(57)【特許請求の範囲】
【請求項１】
素子分離膜が形成された半導体基板上に酸化膜を形成した後、フローティングゲートが形成されるべき部分の前記半導体基板が露出されるように前記酸化膜をエッチングして酸化膜パターンを形成する段階と、
前記酸化膜パターンの側壁および上部面と前記半導体基板の露出した表面に沿ってトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に第１ポリシリコン層を形成する段階と、
前記トンネル酸化膜が露出するまで前記第１ポリシリコン層を平坦化してフローティングゲートを形成する段階と、
前記トンネル酸化膜が、前記酸化膜パターンの側壁と前記フローティングゲートの側壁との間に残留するように前記トンネル酸化膜及び前記酸化膜パターンの露出した部分を所定の厚さほどエッチングする段階と、
残留された前記トンネル酸化膜及び残留された前記酸化膜パターンの表面と前記フローティングゲートの表面に誘電体膜を形成する段階と、
前記誘電体膜上に第２ポリシリコン層、タングステンシリサイド層及びハードマスクを順次形成した後、パターニングしてコントロールゲートを形成する段階と、
前記フローティングゲートの両側部の露出した半導体基板に不純物イオンを注入して接合領域を形成する段階を含んでなることを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記酸化膜が熱酸化膜（ＨＴＯ）及び高密度プラズマ酸化膜のいずれか一つであることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記酸化膜を５００〜２０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項４】
前記酸化膜を−３０〜０℃の温度でフッ素に酸素が混合されたガスを用いたドライエッチング法によりエッチングすることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項５】
前記平坦化を、化学的機械的研磨工程及び回転を用いたウェットエッチング工程のいずれかで行うことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項６】
前記平坦化工程後、エッチバックする段階をさらに含んでなることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項７】
前記トンネル酸化膜及び前記酸化膜パターンの露出した部分をエッチングする段階は、前記フローティングゲートの厚さの２０％にあたる厚さほど前記トンネル酸化膜および酸化膜パターンがエッチングされるように行われることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリセルの製造方法に係り、特にフローティングゲートの段差によるステップカバレージ不良を防止したフラッシュメモリセルの製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセルは、チャネル領域の半導体基板上に積層されたフローティングゲート及びコントロールゲートと、フローティングゲートの両側部の半導体基板に形成された接合領域とからなり、コントロールゲート及び接合領域に印加されるバイアス電圧条件に応じてフローティングゲートに熱電子が注入されるか、注入された電子が放電されることにより、プログラム或いは消去されるように構成される。
【０００３】
以下、前記のように構成されたフラッシュメモリセルの製造方法を図１に基づいて説明する。
【０００４】
素子分離膜２が形成された半導体基板１上にトンネル酸化膜３及びポリシリコン層４を順次形成した後、パターニングしてフローティングゲート４を形成する。全体上部面に酸化膜、窒化膜及び酸化膜からなる誘電体膜５を形成した後、前記誘電体膜５上にポリシリコン層６を形成し、前記ポリシリコン層６上にタングステンシリサイド層（ＷＳｉｘ）７を形成する。その後、前記タングステンシリサイド層７、ポリシリコン層６及び誘電体膜５を順次パターニングしてポリシリコン層６とタングステンシリサイド層７とからなるコントロールゲートを形成し、露出された前記フローティングゲート４の両側部の半導体基板１に不純物イオンを注入して接合領域（図示せず）を形成する。
【０００５】
ところで、前述した従来の方法を用いると、前記フローティングゲート４の段差によって前記誘電体膜５、ポリシリコン層６及びタングステンシリサイド層７のステップカバレージが不良になる。
【０００６】
このようなステップカバレージ不良は半導体素子の高集積化に伴うメモリセルのサイズ減少によって隣接するフローティングゲート４間の距離が微細化されるために一層酷くなり、酷い場合はポリシリコン層６及びタングステンシリサイド層７を蒸着する過程でボイド８が発生してコントロールゲートの自体抵抗（Ｒｓ）が増加する。
【０００７】
ボイド８の生成を回避するためには、フローティングゲート４を成すポリシリコン層の厚さを薄くするか、フローティングゲート４間の距離を増加させなければならない。しかし、フローティングゲート４の厚さ減少はメモリセルのキャパシタンスの変化を招き、フローティングゲート４間の距離減少はデザインルールと写真工程のしきい値に影響を受けるため、難しい実状がある。よって、新しい工程技術の開発が望まれる。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、ダマシン(damascene)工程を用いて酸化膜パターンの間にフローティングゲートを形成した後、酸化膜パターンの厚さを減少させてフローティングゲートの段差を減少させることにより、前記短所を解消することができるフラッシュメモリセルの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係るフラッシュメモリセルの製造方法は、素子分離膜が形成された半導体基板上に酸化膜を形成した後、フローティングゲートが形成されるべき部分の前記半導体基板が露出されるように前記酸化膜をエッチングして酸化膜パターンを形成する段階と、前記酸化膜パターンの側壁および上部面と前記半導体基板の露出した表面に沿ってトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１ポリシリコン層を形成する段階と、
前記トンネル酸化膜が露出するまで前記第１ポリシリコン層を平坦化してフローティングゲートを形成する段階と、前記トンネル酸化膜が、前記酸化膜パターンの側壁と前記フローティングゲートの側壁との間に残留するように前記トンネル酸化膜及び前記酸化膜パターンの露出した部分を所定の厚さほどエッチングする段階と、残留された前記トンネル酸化膜及び残留された前記酸化膜パターンの表面と前記フローティングゲートの表面に誘電体膜を形成する段階と、前記誘電体膜上に第２ポリシリコン層、タングステンシリサイド層及びハードマスクを順次形成した後、パターニングしてコントロールゲートを形成する段階と、前記フローティングゲートの両側部の露出した半導体基板に不純物イオンを注入して接合領域を形成する段階を含んでなることを特徴とする。
【００１０】
前記酸化膜は熱酸化膜（ＨＴＯ）または高密度プラズマ酸化膜であり、前記平坦化は化学的機械的研磨法或いは回転を用いたウェットエッチング法で行う。また、前記露出された部分のトンネル酸化膜及び酸化膜を、前記フローティングゲートの厚さの２０％以上エッチングする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１２】
図２ａ〜図２ｇは本発明に係るフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【００１３】
図２ａは素子分離膜１２が形成された半導体基板１１上に酸化膜１３を形成した後、フローティングゲートが形成されるべき部分の前記酸化膜が露出されるように感光膜パターン１４を形成した状態の断面図である。前記酸化膜１３は熱酸化膜（ＨＴＯ）または高密度プラズマ酸化膜（ＨＤＰ Ｏｘｉｄｅ）で形成し、前記酸化膜１３の代わりに窒化膜またはシリコン窒化膜（ＳｉＯＮ）を使用することができる。前記酸化膜１３は５００〜２０００Åの厚さに形成する。
【００１４】
図２ｂは前記感光膜パターン１４をマスクとして前記酸化膜１３の露出部分をエッチングした状態の断面図である。前記エッチング工程は−３０〜０℃の温度で前記半導体基板１１と２：１以上のエッチング選択比を有するエッチングガス、例えば、フッ素に酸素（Ｏ2）が混合されたガスを用いたドライエッチング方法で行うが、５０％以上のオーバーエッチングが行われるようにガスの混合比を調節する。
【００１５】
図２ｃは全体上部面にトンネル酸化膜１５を形成した状態の断面図であり、図２ｄは前記トンネル酸化膜１５上に第１ポリシリコン層１６を形成した状態の断面図である。
【００１６】
図２ｅは前記トンネル酸化膜１５が露出するまで前記第１ポリシリコン層１６を平坦化することにより、フローティングゲート１６ａを形成した状態の断面図である。前記平坦化は化学的機械的研磨(Chemical Mechanical Polishing)工程或いは回転を用いたウエットエッチング(Spin Wet Etch)工程により行い、平坦化後には低エッチング率を有するエッチバックを追加的に行う。
【００１７】
図２ｆは露出した部分の前記トンネル酸化膜１５及び酸化膜１３をさらに所定の厚さエッチングした後、全体上部面に誘電体膜１７を形成した状態の断面図である。この際、前記フローティングゲート１６ａの厚さの２０％以上の前記トンネル酸化膜１５及び酸化膜１３を除去し、前記誘電体膜１７を酸化膜、窒化膜及び酸化膜が積層されたＯＮＯ構造で形成する。
【００１８】
図２ｇは前記誘電体膜１７上に第２ポリシリコン層１８、タングステンシリサイド層１９及びハードマスク２０を順次形成した状態の断面図である。
【００１９】
次に、前記ハードマスク２０、タングステンシリサイド層１９及び第２ポリシリコン層１８を順次パターニングして、第２ポリシリコン層１８とタングステンシリサイド層１９とからなるコントロールゲートを形成した後、前記フローティングゲート１６ａの両側部の露出された半導体基板１１に不純物イオンを注入して接合領域（図示せず）を形成する。
【００２０】
【発明の効果】
上述したように、本発明はダマシン工程を用いて酸化膜パターンの間にフローティングゲートが形成されるようにした後、酸化膜パターンの厚さを減少させてフローティングゲートの段差を減少させた後、誘電体膜、ポリシリコン層及びタングステンシリサイド層を順次形成する。従って、フローティングゲートの段差減少によって誘電体膜、ポリシリコン層及びタングステンシリサイド層のステップカバレージが良好になる。
【００２１】
従って、本発明を用いると、ボイドの生成が防止されてコントロールゲートの自体抵抗増加が防止され、これにより素子の電気的特性が向上する。また、本発明によれば、全体的な表面の段差が減少するので、後続工程の遂行が容易になり、工程の安定化を図ることができて素子の歩留りが増大する。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【図２】図２ａ乃至図２ｇは、本発明に係るフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【符号の説明】
１，１１  半導体基板
２，１２  素子分離膜
３，１５  トンネル酸化膜
４，１６ａ  フローティングゲート
５，１７  誘電体膜
６  ポリシリコン層
７，１９  タングステンシリサイド層
８  ボイド
１３  酸化膜
１４  感光膜パターン
１６  第１ポリシリコン層
１８  第２ポリシリコン層
２０  ハードマスク
【図１】
0005093945.tif 000002
【図２】
0005093945.tif 000003