(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
平面視における一方向としての第１方向、および前記第１方向と交差する第２方向のそれぞれに所定のピッチで配置される複数の活性領域と、
複数の前記活性領域を画定する素子分離領域と、
複数の前記活性領域の各々の一部に形成された第２導電型の拡散領域と、
複数の前記活性領域の一部を被覆するキャパシタ絶縁膜と、前記キャパシタ絶縁膜を被覆するように配置され、前記第１方向に延在するセルプレート電極とを有するキャパシタ構造と、
複数の前記活性領域の各々に形成され、ゲート電極、ソース領域およびドレイン領域を有し、前記ソース領域または前記ドレイン領域のいずれか一方に前記第２導電型の拡散領域が接続された電界効果トランジスタと、
前記電界効果トランジスタの、前記ソース領域または前記ドレイン領域のいずれか一方とは異なる他方に接続されたビット線コンタクトと、
複数の前記活性領域の各々の上方に配置され、前記第２方向に沿って延在する１対のビット線とを備え、
前記電界効果トランジスタの前記ゲート電極は、前記セルプレート電極と同一の配線層であり、
前記第２方向に関して隣接する１対の前記活性領域の一方である第１の活性領域は、１対の前記ビット線の一方である第１のビット線と接続され、１対の前記活性領域のうち前記第１の活性領域とは異なる第２の活性領域は、１対の前記ビット線のうち前記第１のビット線とは異なる第２のビット線と接続され、
前記第１の活性領域と前記第１のビット線とは、前記ビット線コンタクトの１つである第１のビット線コンタクトにより接続され、前記第２の活性領域と前記第２のビット線とは、前記第１のビット線コンタクトとは前記第１方向に関する位置座標が異なる第２のビット線コンタクトにより接続される、半導体集積回路装置。
【請求項２】
１対の前記ビット線に接続されるセンスアンプをさらに有する、請求項１に記載の半導体集積回路装置。
【請求項３】
複数の前記活性領域のうち前記セルプレート電極が形成されない空き領域の一部において、前記第１方向に沿って延在するゲート酸化膜をさらに有し、
前記キャパシタ絶縁膜と前記ゲート酸化膜との膜厚が同一である、請求項１に記載の半導体集積回路装置。
【請求項４】
前記キャパシタ絶縁膜は前記ゲート酸化膜に比べて膜厚が薄い、請求項３に記載の半導体集積回路装置。
【請求項５】
前記第２導電型の拡散領域の下に、不純物濃度の高い第１導電型の他の拡散領域をさらに有する、請求項１に記載の半導体集積回路装置。
【請求項６】
前記活性領域の一部に溝部が形成され、
前記溝部の底面および側面に前記第２導電型の拡散領域が形成され、
前記第２導電型の拡散領域の表面を覆うように前記キャパシタ絶縁膜が形成され、
前記キャパシタ絶縁膜に接するように形成された前記セルプレート電極が前記溝部を埋設する、請求項１に記載の半導体集積回路装置。
【請求項７】
前記第１導電型がＰ型であり、かつ前記第２導電型がＮ型であるか、あるいは、前記第１導電型がＮ型であり、かつ前記第２導電型がＰ型である、請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＤＲＡＭを搭載したシステムＬＳＩなどの半導体集積回路装置およびその製造方法ならびにＤＲＡＭメモリセルのセルサイズ算出方法に関するものである。
【０００２】
【従来の技術】
近年、プロセッサまたはＡＳＩＣなどのロジックと大規模のＤＲＡＭとを同一半導体基板上に集積化したＤＲＡＭ混載システムＬＳＩが使用されるようになってきた。このようなシステムＬＳＩでは、ＤＲＡＭとロジック間を１２８〜５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭとを相互接続することで、端子数の少ない汎用ＤＲＡＭとロジックＬＳＩとをプリント基板上で接続して用いる場合に比べて、１〜２桁位上の高速データ転送速度が実現できる。
【０００３】
また、ロジックに対して、汎用ＤＲＡＭの外付けのシステム構成に比べて、外部入力ピン端子数を削減することができる。さらに、システムＬＳＩ内部では、ＤＲＡＭブロックとロジックとは内部配線で接続される。この内部配線の長さは、プリント基板上の配線に比べて、十分短く、寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減でき、かつ、高速に信号の転送を行うことができる。
【０００４】
これらの理由により、ＤＲＡＭ混載システムＬＳＩでは、３次元グラフィック処理、画像・音声処理等の大量のデータを扱う情報機器の高性能化に大きく寄与している。
【０００５】
図２０は従来の半導体集積回路装置の構成例を示す概略ブロック図であり、ＤＲＡＭを混載するシステムＬＳＩを示すものである。図において、１００は電源電位ｅｘＶｄｄを供給する電源ピン端子、１０１は大規模ロジック（ＬＧ）、１０２はアナログコア（ＡＣＲ）、１０３はＤＲＡＭコア（ＭＣＲ）、１０４はテストインタフェース回路（ＴＩＣ）、１０５は第１外部ピン端子群（ＬＰＧＡ）、１０６は第２外部ピン端子群（ＡＰＧ）、１０７はテストピン端子群（ＴＰＧ）である。
【０００６】
このシステムＬＳＩは、第１外部ピン端子群１０５に接続され、指令された処理を実行する大規模ロジック１０１と、大規模ロジック１０１と第２外部ピン端子群１０６との間に接続され、アナログ信号についての処理を行うアナログコア１０２と、大規模ロジック１０１に内部配線を介して接続され、この大規模ロジック１０１が必要とするデータを格納するＤＲＡＭコア１０３と、テストモード時に大規模ロジック１０１とＤＲＡＭとを切り離し、テストピン端子群１０７を介してＤＲＡＭコア１０３に対するテスト動作を行うためのテストインタフェース回路１０４を含む。このＤＲＡＭコア１０３は電源ピン端子１００を介して電源電圧ｅｘＶＤＤを受ける。
【０００７】
アナログコア１０２は、内部のクロック信号が発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジック１０１から与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器を含む。
【０００８】
図２１は従来のＤＲＡＭ−ロジック混載プロセスにおける、大規模ロジック部の任意線に沿った概略断面図である。図において、２０１は基板、２０２は第１層間絶縁膜、２０３ａ，２０３ｂは第２層間絶縁膜、２０４は第３層間絶縁膜、２０５は第４層間絶縁膜、２０６はカバー膜、２１１はワード線、２２１はビット線、２２２は第１金属配線、２２３は第２金属配線、２２４は第３金属配線、２３１はタングステンＷなどのビアプラグ、２４１はコンタクトホール、２４２は第１金属配線２２２と第２金属配線２２３を接続するための第１スルーホール、２４３は第２金属配線２２３と第３金属配線２２４と接続するための第２スルーホールである。
【０００９】
図２１では、先ずトレンチ分離により電気的に分離された半導体基板上にＮｃｈ、あるいは、ＰｃｈのＭＯＳトランジスタが形成されている。ゲート電極は、例えば、不純物が導入された多結晶シリコン（ドープトポリシリコン）、あるいはタングステンシリサイドＷＳｉｘなどのポリサイドなどのシリコンを含む材質による配線層で構成され、これが微細加工によりワード線２１１になる。
【００１０】
また、ＭＯＳトランジスタの上層には、第１〜第４層間絶縁膜２０２〜２０５を間に挟んで、アルミニウムＡｌなどの金属、または、それに銅Ｃｕなどを含む合金よりなる多層の金属配線層が形成され、これが個別に微細加工され第１金属配線２２２、第２金属配線２２３、および第３金属配線２２４になる。
【００１１】
これらの金属配線２２２〜２２４は、コンタクトホール２４１やスルーホール２４２，２４３にタングステンＷなどを埋め込んだビアプラグ２３１を介して、タングステン等の材質で形成するビット線２２１の配線層と電気的に接続される。
なお、ＤＲＡＭを混載しない完全なＣＭＯＳロジックプロセスにおいては、上記のビット線２２１は不要になる。
【００１２】
図２２は従来の半導体集積回路装置のＤＲＡＭコアにおけるメモリセルアレイ部の概略構成図、図２３は図２２のメモリセルアレイ部の縦方向における任意線に沿った断面概略図である。図２２において、３０１はセルプレート電極ＣＰ、３０２はストレージノードコンタクト、３０３はビット線コンタクト、３０５はセンスアンプＳ／Ａ、３１０はサブワードドライバー帯（ｏｄｄ）、３１１はサブワードドライバー帯（ｅｖｅｎ）、３１５，３１６はそれぞれメインワード線ＭＷＬ＜ｉ＞，ＭＷＬ＜ｉ＋１＞（ｉ＝自然数）、ＢＬ，ＺＢＬはそれぞれ非反転ビット線、反転ビット線、ＷＬはワード線であり、メインワード線ＭＷＬと論理ゲートを経由してつながっている。
【００１３】
このメモリセルは通常、電荷を蓄積するキャパシタとセル選択用スイッチとして動作する電界効果トランジスタまたはＭＯＳトランジスタから構成され、１トランジスタ形と呼ばれる。このトランジスタのゲート電極はメモリセルの選択信号が供給されるワード線ＷＬに接続され、メモリセルの開閉を制御する。また、トランジスタのドレインはワード線ＷＬに直交して配線されるセル情報取り出し用のビット線ＢＬ，ＺＢＬに接続され、メモリセルと読み出しあるいは書き込み回路間のデータのやり取りを行う。
【００１４】
また、図２３において、４０１は半導体基板、４０２はトレンチ分離領域、４０３はワード線、４０３ａはトランジスタゲート配線、４０５は形状ダミービット線、４０６はビット線、４０７はストレージノード、４０８はセルプレート電極ＣＰ、４０９ａ，４０９ｂ，４１１はタングステンＷなどのピアプラグが埋め込まれたコンタクト、４１０はメインワード線である第１金属配線、４１２はＶＣＰ電源線である第２金属配線、４２１は第１層間絶縁膜、４２２ａ，４２２ｂは第２層間絶縁膜、４２３は第３層間絶縁膜である。
なお、ストレージノード４０７とセルプレート電極ＣＰ４０８との間にはキャパシタ絶縁膜が形成されており、これらがスタックト型キャパシタを構成し信号電荷を蓄積する。
【００１５】
次に動作について説明する。
ビット線ＢＬ，ＺＢＬの各々には微小信号を増幅するセンスアンプＳ／Ａが接続し、複数本のビット線ＢＬ，ＺＢＬから特定のビット線を選択するマルチプレクサを介して外部とデータの入出力を行う。センスアンプＳ／Ａには、通常フリップフロップＦＦが用いられ、１対のビット線信号が差動信号として入力される。ビット線信号と対をなす基準信号の電圧は、メモリセルと同様の回路で構成したダミーセルを用いて生成する。
【００１６】
読み出し時には、例えば、ビット線ＢＬをある電位に充電後、サブワードドライバ帯３１０，３１１からなるワード線ドライバにより選択すべきワード線ＷＬを立ち上げ、キャパシタに蓄えていた電荷をビット線ＢＬに読み出す。一方、対をなすビット線ＺＢＬにはダミーセルにより基準電圧が与えられる。セルデータが読み出されたビット線電圧と基準電圧との差による微小信号の電圧差をセンスアンプＳ／Ａで増幅し、マルチプレクサを介して出力回路に転送する。
一方、書き込み時には、選択ワード線ＷＬを立ち上げセル選択トランジスタを導通させ、ビット線ＢＬ，ＺＢＬ上の高電位あるいは低電位レベルをセル内に取り込むことにより行われる。
【００１７】
次に、図２３に示される従来の半導体集積回路装置の製造方法を概略的に以下に示す。
まず、半導体基板４０１にトレンチ分離領域を形成してトランジスタ領域となる活性領域を画定し、レジストパターンの形成を伴い複数のイオン注入プロセスを経てトランジスタ部を作成し、これにワード線４０３を形成する。そして、これに第１層間絶縁膜４２１を堆積し写真製版／エッチングからなる微細加工で所望のコンタクトホールを開口し、これにスパッタ法で配線層を堆積し、やはり微細加工でビット線４０６と形状ダミービット線４０５を形成する。
【００１８】
さらに、この上に第２層間絶縁膜４２２ａを堆積し、微細加工により所望のコンタクトホールを開口し、基板４０１ともコンタクトするようにストレージノード４０７を形成し、さらにこのストレージノード４０７上にキャパシタ絶縁膜を挟んでセルプレート電極４０８を形成して従来のスタックト型キャパシタ構造が与えられる。
【００１９】
その後、このトポグラフィーに第２層間絶縁膜４２２ｂを形成して、スルーホールを開口し、タングステンＷなどのビアプラグを埋め込みコンタクト４０９ａ，４０９ｂを形成する。そして、これらと電気接続する第１金属配線４１０を形成し、第３層間絶縁膜４２３を堆積し第２金属配線４１２を形成して成るものである。
【００２０】
ここで、図２２のメモリセルの配置に関しては、ビット線コンタクトを斜め方向に結んで求められるメモリセルの最小ピッチ長を列方向すなわちビット線方向へ射影した長さが、メモリセルの列方向における配置ピッチの１／２となる「ハーフピッチセル」配置となっている点に注目すべきである。また、センスアンプに接続されるビット線対は、雑音耐性に強い折り返し型ビット線構成になっている。
【００２１】
そして、上記に示されるＤＲＡＭメモリセルのセルサイズ算出方法においては、設計の最小微細加工寸法すなわちフィーチャサイズ（Feature Size）と呼ばれるＦで表すとすると、一般的に縦横のサイズ比は２：１に近いもので、横のサイズが２Ｆ、縦のサイズが４Ｆの８Ｆ２セルが採用されている。
【００２２】
図２３において、トレンチ分離領域４０２により電気的に分離された半導体基板４０１上に、メモリセルトランジスタおよびアレイ制御回路を構成するＮｃｈあるいはＰｃｈのＭＯＳトランジスタが形成される。ゲート電極はドープトポリシリコンあるいはＷＳＩｘなどのポリサイドなどのシリコンを含む材質による配線層から形成され、ワード線４０３と同一層によるもので、ゲート配線４０３ａも同様である。
【００２３】
その上層に例えばドープトポリシリコンあるいはＷＳＩｘなどのポリサイドなどのシリコンを含む材質により形成されるビット線４０６と、ストレージノード４０７およびセルプレート電極４０８の層で構成されるキャパシタ構造とが形成され、さらにその上層にロジック部と同じ構造の多層の金属配線層、すなわち第１金属配線４１０および第２金属配線層４１２がコンタクト４１１を介して形成されている。
【００２４】
図２３のように、容量確保のために、スタックト型キャパシタにおいて、さらにキャパシタ面積を大きくすることにより、ストレージノードを高くするといったような複雑な立体構造の３次元キャパシタ構造が形成される場合、メモリアレイ部とそれ以外の周辺回路部との間に大きな段差が生じて、金属配線層の配線ピッチをつめることが困難になるため、化学機械研磨法ＣＭＰ（ケミカル・メカニカル・ポリッシュング）による平坦化プロセスの導入によって、上記の段差を大幅に低減することが必要である。
【００２５】
【発明が解決しようとする課題】
従来の半導体集積回路装置およびその製造方法ならびにＤＲＡＭメモリセルのセルサイズ算出方法は以上のように構成されているので、例えば、ＤＲＡＭ混載システムＬＳＩでは、通常のＣＭＯＳロジックプロセス以外にＤＲＡＭコアのキャパシタ部を構成する配線、電極を形成するためのプロセスステップに加えて、立体構造キャパシタに起因する段差を低減するための平坦化プロセスステップを追加する必要があり、プロセスステップ数の大幅な増加につながり、その結果、全体のチップコストが増大してしまうといった課題があった。
【００２６】
一方、完全なＣＭＯＳロジックプロセスで形成できる混載メモリとしてＳＲＡＭがあり、これは従来プロセッサに対するキャッシュメモリ、レジスタファイルメモリ等に使われてきた。
このＳＲＡＭは、ＤＲＡＭに不可欠なリフレッシュ周期ごとのリフレッシュ動作やさらにリフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待機するといったような、リフレッシュに係わる複雑なメモリコントロールが不要であることから、さらに小型化の要求が厳しい携帯情報端末等においては、システム構成を簡単にするために扱いやすくメインメモリとして広く使われている。
しかしながら、携帯情報端末においても、最近になって動画をも取り扱うように機能が大幅に向上してきており、さらに大容量のメモリが必要になってきている。
【００２７】
すなわち、ＤＲＡＭでは、微細加工プロセスの進展とともにメモリサイズのシュリンクが進み、例えば、０．１８μｍのＤＲＡＭプロセスでは、０．３平方μｍのセルサイズが実現しているが、一方、ＳＲＡＭでは、メモリセルはＰｃｈ，Ｎｃｈ合わせて６個のトランジスタで構成されており、微細加工プロセスが進んでも、Ｐ−ウエル／Ｎ−ウエル間分離距離の制約等を受けて、ＤＲＡＭほどはメモリセルサイズのシュリンクは進んでおらず、０．１８μｍのＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズは７平方μｍ程度と、ＤＲＡＭのメモリサイズの２０倍以上もあるというのが現状である。
したがって、ＳＲＡＭでは、大容量になるとチップサイズが大幅に上昇してしまうため、４Ｍ（メガ）以上のＳＲＡＭをロジックと混載するのは極めて困難になるといった課題があった。
【００２８】
この発明は上記のような課題を解決するためになされたもので、通常のＤＲＡＭのメモリセルサイズほどは小さくはないが、ＳＲＡＭのメモリサイズよりは十分に小さく、ＣＭＯＳロジックプロセスに近いプロセスで形成できるＤＲＡＭメモリセルで構成され、ＳＲＡＭでは困難な大容量も可能な混載メモリを実現する半導体集積回路装置およびその製造方法ならびにＤＲＡＭメモリセルのセルサイズ算出方法を得ることを目的とする。
【００２９】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、ＤＲＡＭ動作に必要なキャパシタ容量を確保するため、通常のＤＲＡＭのメモリサイズほどは小さくないが、ＳＲＡＭのメモリサイズよりは十分に小さいＤＲＡＭのメモリセルに構成することで、プレーナ型キャパシタ構造でも十分大きいキャパシタ面積が得られ、さらにメモリセルトランジスタのゲート電極であるワード線と同一の層でセルプレート電極が形成でき、しかもストレージノードが半導体基板上の拡散層で形成できるので、メモリセルアレイ部と周辺回路部との段差を完全になくすことができることを特徴とするものである。
【００３０】
この発明に係る半導体集積回路装置は、第１導電型の半導体基板と、平面視における一方向としての第１方向、および第１方向と交差する第２方向のそれぞれに所定のピッチで配置される複数の活性領域と、複数の活性領域を画定する素子分離領域と、複数の活性領域の各々の一部に形成された第２導電型の拡散領域と、複数の活性領域の一部を被覆するキャパシタ絶縁膜と、キャパシタ絶縁膜を被覆するように配置され、第１方向に延在するセルプレート電極とを有するキャパシタ構造と、複数の活性領域の各々に形成され、ゲート電極、ソース領域およびドレイン領域を有し、ソース領域またはドレイン領域のいずれか一方に第２導電型の拡散領域が接続された電界効果トランジスタと、電界効果トランジスタの、ソース領域またはドレイン領域のいずれか一方とは異なる他方に接続されたビット線コンタクトと、複数の活性領域の各々の上方に配置され、第２方向に沿って延在する１対のビット線とを備える。上記電界効果トランジスタのゲート電極は、セルプレート電極と同一の配線層であり、第２方向に関して隣接する１対の活性領域の一方である第１の活性領域は、１対のビット線の一方である第１のビット線と接続され、１対の活性領域のうち第１の活性領域とは異なる第２の活性領域は、１対のビット線のうち第１のビット線とは異なる第２のビット線と接続される。上記第１の活性領域と第１のビット線とは、ビット線コンタクトの１つである第１のビット線コンタクトにより接続され、第２の活性領域と第２のビット線とは、第１のビット線コンタクトとは第１方向に関する位置座標が異なる第２のビット線コンタクトにより接続される。
【００３１】
この発明に係る半導体集積回路装置は、１対のビット線に接続されるセンスアンプをさらに有する。
【００３２】
この発明に係る半導体集積回路装置は、複数の活性領域のうちセルプレート電極が形成されない空き領域の一部において、第１方向に沿って延在するゲート酸化膜をさらに有し、キャパシタ絶縁膜とゲート酸化膜との膜厚を同一にするものである。
【００３３】
この発明に係る半導体集積回路装置は、キャパシタ絶縁膜はゲート酸化膜に比べて膜厚を薄くしたものである。
【００３４】
この発明に係る半導体集積回路装置は、第２導電型の拡散領域の下に、不純物濃度の高い第１導電型の他の拡散領域をさらに有するものである。
【００３５】
この発明に係る半導体集積回路装置は、活性領域の一部に溝部が形成され、溝部の底面および側面に第２導電型の拡散領域が形成され、第２導電型の拡散領域の表面を覆うようにキャパシタ絶縁膜が形成され、キャパシタ絶縁膜に接するように形成されたセルプレート電極が溝部を埋設するものである。
【００３６】
この発明に係る半導体集積回路装置は、第１導電型がＰ型であり、かつ第２導電型がＮ型であるか、あるいは、第１導電型がＮ型であり、かつ第２導電型がＰ型となるものである。
【００４４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路装置のメモリセルアレイの構成を概略的に示すレイアウト図、図２は図１のビット線コンタクトＢＣを通る縦方向の任意線に沿った断面概略図である。
図において、ＢＣはビット線コンタクト、ＷＬはワード線、ＢＬは非反転ビット線、ＺＢＬは反転ビット線、ＣＰはセルプレート電極、Ｓ／Ａはセンスアンプ、１はシリコンなどの半導体基板、２はＰ型ウエル（分離下のチャネルカットを含む）、３は酸化膜などの素子分離領域、４はプレーナキャパシタ用のＮ型不純物領域、３１はゲート酸化膜およびキャパシタ絶縁膜、６はゲート電極、７はプレーナキャパシタ用のセルプレート電極ＣＰ、８は絶縁性のサイドウオール、９はトランジスタのＮ−不純物領域、１０はトランジスタのＮ＋不純物領域、１１は基板１上に形成したメタルサリサイド、１２はゲート電極６上に形成したメタルサリサイド、１３は第１層間絶縁膜、１４はビット線コンタクトＢＣ、１５は第１バリアメタル層、１６はホール埋め込み用ＣＶＤ−Ｗからなるビアプラグ、１７はビット線ＢＬ，ＺＢＬとなる第１アルミ配線、１８は写真製版用の第１反射防止膜、１９は第２層間絶縁膜、２０は第２バリアメタル層、２１は第２アルミ配線、２２は写真製版用の第２反射防止膜である。
【００４５】
図１および図２において、セルプレート電極ＣＰ７とメモリセルトランジスタのゲート電極６となるサブワード線（上記のワード線ＷＬに対応）は、リンＰなどの不純物が導入された多結晶シリコンまたはドープトポリシリコン、あるいはＷＳｉｘなどのポリサイドなどのシリコンを含む材質による同一の配線層で構成される。また、プレーナ型キャパシタ構造のため、図２３に示したスタックト型キャパシタにおけるストレージノード４０７は半導体基板上の拡散層になる。
【００４６】
また、ワード線ＷＬ直下、セルプレート電極ＣＰ７直下の絶縁膜は、それぞれメモリセルトランジスタのゲート酸化膜３１、キャパシタ絶縁膜３１であり、通常このキャパシタ絶縁膜３１も酸化膜で形成されるものであるが、デュアルゲート酸化膜プロセスによって、これらを膜厚の違う酸化膜として形成することもできるし、また、キャパシタ絶縁膜３１のみＴａ２Ｏ５等の高誘電体絶縁膜で形成することもできる。また、ビット線ＢＬ，ＺＢＬがセルプレート電極ＣＰ７の上層に形成されるＣＵＢ（Capacitor Under Bitline)構造になっている。
【００４７】
また、従来技術のように、セルプレート電極ＣＰ７、ストレージノード４０７（図２３）のための配線層を新たに追加する必要がなく、またプレーナ型キャパシタ構造ではセルプレート電極ＣＰとワード線ＷＬは同一の配線層で形成するため、メモリアレイ部と周辺回路部の間に段差が生じることもないので、段差緩和のためのＣＭＰ等による平坦化プロセスを導入する必要もなく、ＣＭＯＳロジックプロセスに近いプロセスでメモリセルアレイを形成することができる。
【００４８】
次に動作について説明する。
ビット線ＢＬ，ＺＢＬの各々には微小信号を増幅するセンスアンプＳ／Ａが接続し、複数本のビット線ＢＬ，ＺＢＬから特定のビット線を選択するマルチプレクサを介して外部とデータの入出力を行う。センスアンプＳ／Ａには、通常フリップフロップＦＦが用いられ、１対のビット線信号が差動信号として入力される。ビット線信号と対をなす基準信号の電圧は、メモリセルと同様の回路で構成したダミーセルを用いて生成する。
【００４９】
読み出し時には、例えば、ビット線ＢＬをある電位に充電後、ワード線ドライバにより選択すべきワード線ＷＬを立ち上げ、不純物領域４とセルプレート電極７との間に存在するキャパシタ絶縁膜３１からなるキャパシタに蓄えていた信号電荷がコンタクトＢＣ１４を介してビット線ＢＬに読み出される。一方、対をなす他のビット線ＺＢＬにはダミーセルにより基準電圧が与えられる。セルデータが読み出されたビット線電圧と基準電圧との差による微小信号の電圧差をセンスアンプＳ／Ａで増幅し、マルチプレクサを介して出力回路に転送する。
一方、書き込み時には、選択ワード線ＷＬを立ち上げセル選択トランジスタを導通させ、ビット線ＢＬ，ＺＢＬ上の高電位あるいは低電位レベルをセル内に取り込む。
【００５０】
次にこの実施の形態１による半導体集積回路装置の製造方法を図３〜図５の断面工程図にしたがい説明する。図において、３０はレジストパターン、３１はゲート酸化膜、３２はリンＰなどの不純物をドープしたドープトポリシリコン、３３，３３ａはＣＶＤ酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【００５１】
まず、ステップＳＴ１にて、基板１上の所定位置に素子分離領域３を形成した後、高エネルギによる不純物注入によりＰ型ウエル２を形成し（図３（ａ））、ステップＳＴ２にて、ＤＲＡＭの信号電荷を蓄積するためのＮ型不純物領域４をレジストパターン３０の形成後、Ｎ＋イオン注入により、活性領域内に形成する（図３（ｂ））。そして、ステップＳＴ３にて、基板１のＰ型ウエル２上に２〜８ｎｍの膜厚でゲート酸化膜３１を形成し、その上に１０ｎｍ程度のＰドープトポリシリコン３２を形成し、さらに１０〜１５ｎｍの膜厚でＣＶＤ酸化膜３３を形成し積層する（図３（ｃ））。この上に、ステップＳＴ４にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極６とセルプレート電極７を形成する（図３（ｄ））。
【００５２】
次に、ステップＳＴ５にて、酸化膜を１０ｎｍ堆積して形成し、これを異方性ドライエッチングによってサイドウオール８を形成する（図４（ｅ））。そして、ステップＳＴ６にて、イオン注入によりＮ＋不純物領域１０を形成する（図４（ｆ））。これに、ステップＳＴ７にて、基板１のＰ型ウエル２上とゲート電極６およびプレーナ型キャパシタ用のセルプレート電極７上にメタルシリサイド膜１２を形成する（図４（ｇ））。
【００５３】
さらに、ステップＳＴ８にて、その上に第１層間絶縁膜１３を形成し写真製版／エッチングによりコンタクトホール３４，３５を形成する（図５（ｈ））。そして、ステップＳＴ９にて、スパッタ法により第１バリアメタル層１５を堆積し、ホール埋め込みのためＣＶＤ−Ｗを堆積しこれを全面エッチバックすることによりビアプラグ１６を形成し、その後、スパッタ法によりアルミ堆積層と反射防止膜を順に形成し、第１反射防止膜１８を上面に備えた第１アルミ配線１７を写真製版／エッチングからなる微細加工により形成する（図５（ｉ））。最後に、ステップＳＴ１０にて、第２層間絶縁膜１９を形成した後、スパッタ法により同様にアルミ堆積層と反射防止膜を順に形成し、第２反射防止膜２２を上面に備えた第２アルミ配線２１を微細加工により形成する（図５（ｊ））。
【００５４】
以上のプロセスフローを経ることにより、この実施の形態１による所望の半導体集積回路装置が得られる。
【００５５】
次にこの発明の実施の形態１による特徴部分であるメモリセルのレイアウト配置について説明する。
図１に示すように実施の形態１によるメモリセルは、最密充填セル配置により構成されているが、これは、フィールド配置において、Ｐ型の半導体基板１のＰ型ウエル２上において縦方向および横方向のそれぞれに所定のピッチで配置され、ＭＯＳトランジスタの活性領域および素子分離領域３を画定する複数のメモリセルからなるメモリセルアレイを最密充填セル配置により作出する。
【００５６】
次に、セルプレート配置において、活性領域に不純物注入により形成された第２導電型の拡散領域と、横方向に所定の縦方向サイズをもって延在し、活性領域の一部がキャパシタ絶縁膜を介して被覆するように形成されたセルプレート電極ＣＰ７との間でキャパシタ構造を与え、しかもワード線配置において、セルプレート電極ＣＰ７が形成されていない活性領域の空き領域の横方向に、ゲート酸化膜３１を介して形成されるワード線ＷＬが配置され活性領域上ではＭＯＳトランジスタのゲート電極６とすることにより実現できる。
【００５７】
通常のＤＲＡＭにおけるメモリセルアレイにおける最密充填セル配置では、雑音耐性に弱い、開放型ビット線構成しかとり得ない。しかし、図１に示すように、行方向または横方向（ワード線方向）のピッチを緩めてメモリセル１ピッチあたりにビット線を２本配置することによって、折り返しビット線配置構成にすることができる。
【００５８】
一方、図６はメモリセルをハーフピッチセル配置に適用した構成を示すレイアウト図であり、図において、ＣＬはキャパシタロス領域であり、その他の上記と同一符号は同一部分または相当部分を示すものでありその説明は省略する。この図６に示すように、従来のＤＲＡＭのメモリアレイに従って、ハーフピッチセル配置について、ワード線ＷＬとセルプレートＣＰ電極を同一配線層で形成すると、キャパシタにできない無駄な領域が生じる。
【００５９】
なお、従来のＤＲＡＭにおけるメモリセルは、一般的には縦横のサイズ比は２：１に近く、横のサイズが２Ｆ、縦のサイズが４Ｆの８Ｆ２セルが採用されてきた。ここで、Ｆは設計のフィーチャサイズ（Feature Size）と呼ばれる値で、設計基準（＝最小寸法）に余裕度（転写プロセスにおける重ね合わせ等）を加えたものである。
【００６０】
そこで、この実施の形態１におけるＤＲＡＭメモリセルのセルサイズ算出方法により最適なセルサイズについて、図７と図８を参照して説明する。
図７と図８はこの発明の実施の形態１によるメモリセル構成の別の説明図であり、図７はｎｘ×ｎｙＦ２  ｆｏｌｄｅｄ−ＢＬ方式によるもので、図８は６×１９Ｆ２  ｆｏｌｄｅｄ−ＢＬ方式によるものである。
【００６１】
図において、ＷＬ０〜ＷＬ３とＢＬ０〜ＢＬ５はそれぞれ横方向のワード線と、縦方向のビット線を示すもので、横（ワード線方向）のセルサイズをｎｘＦ、縦（ビット線方向）のセルサイズをｎｙＦとした場合、メモリセル中のプレーナ型キャパシタの面積Ｓｃａｐは、次の式（１）により与えられる。
Ｓｃａｐ＝（ｎｘＦ−Ｆ）・（ｎｙＦ−ｎａＦ−０．５Ｆ）  （１）
ここで、ｎａ≧２．５、ｎｘ≧２、ｎｙ≧４であり、ｎｘ，ｎｙは共に整数であり、Ｆ＝最小微細加工寸法、Ｓｃａｐ：信号用キャパシタ面積を示す。
【００６２】
また、セル面積Ｓｃｅｌｌは、次の式（２）により与えられる。
Ｓｃｅｌｌ＝ｎｘＦ・ｎｙＦ                              （２）
上記の式（１），（２）より、セル面積Ｓｃｅｌｌが最小となるｎａ，ｎｘ，ｎｙ値を導出する。
【００６３】
さて、ＤＲＡＭのメモリセルとして必要なキャパシタ容量２５ｆＦを確保するための必要条件において、キャパシタ絶縁膜Ｔｏｘを例えば、Ｆ＝０．１８μｍ、酸化膜換算でＴｏｘ＝５ｎｍ、３．５ｎｍ、２ｎｍの場合について調べたＤＲＡＭメモリセルのセルサイズ算出結果を図９〜図１１の表に示す（ｎａ＝２．５としたときの計算値）。
【００６４】
これによれば、Ｔｏｘ＝５ｎｍの場合、最小セルサイズは６．９８μｍ２（横サイズ＝８Ｆ、縦サイズ＝２７Ｆ）で実現でき、Ｔｏｘ＝３．５ｎｍの場合、最小セルサイズは３．６２μｍ２（横サイズ＝６Ｆ、縦サイズ＝１９Ｆ）で実現でき、Ｔｏｘ＝２ｎｍの場合、最小セルサイズは１．９２μｍ２（横サイズ＝５Ｆ、縦サイズ＝１２Ｆ）で実現できることがわかる。
【００６５】
以上のように、この実施の形態１によれば、フィールド配置において、メモリセルからなるアレイ状のフィールドパターンを最密充填することにより作出し、キャパシタ構造をなすセルプレート電極ＣＰ７と、ゲート電極６となるワード線をそれぞれセルプレート配置およびワード線配置で与えるようにしたので、出来上がりのメモリセルはキャパシタロス領域を極力減少した最密充填セル配置でレイアウト構成することができ、これにより、従来のＤＲＡＭに比べて、メモリセルの縦横比を大幅に大きくすることで、ＳＲＡＭのメモリセルサイズよりも十分に小さいメモリセルを実現する効果が得られる。
【００６６】
また、フィールド配置におけるフィールドパターンの各メモリにおいて、横方向のピッチを緩和し、縦方向に配置されるビット線ＢＬ，ＺＢＬをメモリセル領域のピッチ毎に少なくとも２本配置することにより、雑音耐性に強い折り返し型ビット線構成にすることができる効果が得られる。
【００６７】
さらに、メモリセルのゲート電極６をなすワード線、セルプレート電極７を同一の工程で形成した配線層を微細加工することで作出するので、ロジックプロセスでＤＲＡＭメモリセルが容易に形成することができる効果が得られる。
【００６８】
実施の形態２．
図１２はこの発明の実施の形態２による半導体集積回路装置の断面構造図を示すもので、ＰＤＲＡＭメモリセル断面構造を示す。図において、４０は接合容量増加のためのＰ＋の高不純物領域であり、上記と同一の他の符号は同一構成要素または相当部分を示すものであるからその説明は省略し、以下も同様とする
【００６９】
この実施の形態２の半導体集積回路装置では、上記実施の形態１のメモリセル構造において、さらにプレーナキャパシタ用不純物領域４の下部に接合容量増加のためＰ＋の高不純物領域４０を設けた点が特徴部分である。これは、いわゆるＨｉ−Ｃ構造を有するメモリセルにしたもので、ソフトエラーによるメモリセルのデータ破壊を防ぐため、データを保持しているノードの容量を大きくしてある。
【００７０】
次にこの実施の形態２による半導体集積回路装置の製造方法を図１３の断面工程図にしたがい説明する。図において、３０はレジストパターン、３１はゲート酸化膜、３２はリンＰをドープしたＰドープトポリシリコン、３３，３３ａはＣＶＤ酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【００７１】
まず、ステップＳＴ２１にて、基板１上の所定位置に素子分離領域３を形成した後、高エネルギによる不純物注入によりＰ型ウエル２を形成し（図１３（ａ））、ステップＳＴ２２にて、レジストパターン３０の形成後、ＤＲＡＭの信号電荷を蓄積するためのＮ型不純物領域４とＰ＋不純物領域４０をＮ＋／Ｐ＋イオン注入により活性領域内に形成する（図１３（ｂ））。
【００７２】
そして、ステップＳＴ２３にて、基板１のＰ型ウエル２上に２〜８ｎｍの膜厚でゲート酸化膜３１を形成し、その上に１０ｎｍ程度のＰドープトポリシリコン３２を形成し、さらに１０〜１５ｎｍの膜厚でＣＶＤ酸化膜３３を形成し積層する（図１３（ｃ））。この上に、ステップＳＴ２４にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極６とセルプレート電極７を形成する（図１３（ｄ））。
なお、それ以後の工程は実施の形態１と同様なのでその説明は省略する。
【００７３】
以上のプロセスフローを経ることにより、この実施の形態２による所望の半導体集積回路装置が得られる。
【００７４】
以上のように、この実施の形態２によれば、メモリセル構造において、さらにプレーナキャパシタ用不純物領域４の下部に接合容量増加のためＰ＋の高不純物領域４０を設けＨｉ−Ｃ構造としたので、キャパシタに蓄える信号電荷が増加し、これによりセルサイズを小さくすることができる効果が得られる。
【００７５】
実施の形態３．
図１４はこの発明の実施の形態３による半導体集積回路装置の断面構造図を示すもので、ＰＤＲＡＭメモリセル断面構造を示す。図において、３１はＭＯＳトランジスタ用のゲート酸化膜、３１ａは信号電荷キャパシタ用のキャパシタ絶縁膜である。なお、その他の構成は上記実施の形態１と同様である。
【００７６】
すなわち、この実施の形態３の半導体集積回路装置では、そのメモリセル構造において信号電荷キャパシタ用のキャパシタ絶縁膜３１ａの膜厚をＭＯＳトランジスタ用のゲート酸化膜３１より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりできることが特徴部分である。
【００７７】
次にこの実施の形態３による半導体集積回路装置の製造方法を図１５の断面工程図にしたがい説明する。
まず、ステップＳＴ３１にて、基板１上の所定位置に素子分離領域３を形成した後、高エネルギによる不純物注入によりＰ型ウエル２を形成し（図１５（ａ））、ステップＳＴ３２にて、この上にレジストパターン３０の形成後、ＤＲＡＭの信号電荷を蓄積するためのＮ型不純物領域４をＮ＋イオン注入により活性領域内に形成する（図１５（ｂ））。
【００７８】
そして、ステップＳＴ３３にて、基板１のＰ型ウエル２上に２〜８ｎｍの膜厚でゲート酸化膜３１を形成し、その上に１０ｎｍ程度のＰドープトポリシリコン３２を形成し、さらに１０〜１５ｎｍの膜厚でＣＶＤ酸化膜３３を形成し積層する（図１５（ｃ））。この上に、ステップＳＴ３４にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極６とセルプレート電極７を形成する（図１５（ｄ））。
なお、それ以後の工程は実施の形態１と同様なのでその説明は省略する。
【００７９】
以上のプロセスフローを経ることにより、この実施の形態３による所望の半導体集積回路装置が得られる。
【００８０】
以上のように、この実施の形態３によれば、メモリセル構造において、信号電荷キャパシタ用のキャパシタ絶縁膜３１ａの膜厚をＭＯＳトランジスタ用のゲート酸化膜３１より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりでき、セルサイズの縮小化が実現できる効果が得られる。
【００８１】
実施の形態４．
図１６はこの発明の実施の形態４による半導体集積回路装置の断面構造図を示すもので、ＰＤＲＡＭメモリセル断面構造を示す。図において、４１は信号電荷用トレンチ型キャパシタ、３１はＭＯＳトランジスタ用のゲート酸化膜、３１ａは信号電荷キャパシタ用のキャパシタ絶縁膜である。なお、その他の構成は上記実施の形態１，３と同様である。
【００８２】
すなわち、この実施の形態４の半導体集積回路装置では、そのメモリセル構造において、信号電荷キャパシタがトレンチ構造すなわちトレンチ型キャパシタであるため、セルサイズを格段に縮小することが可能となることが特徴部分であり、さらに、キャパシタ絶縁膜３１ａの膜厚をＭＯＳトランジスタ用のゲート酸化膜３１より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりする相乗効果が得られる。
【００８３】
なお、この実施の形態４による半導体集積回路装置の製造方法は、上記実施の形態１のステップＳＴ１にて、Ｐ型ウエル２を形成した後にトレンチをエッチングにより作成するステップが加わっただけで他は同様なのでその説明は省略する。
【００８４】
以上のように、この実施の形態４によれば、メモリセル構造において、トレンチ型キャパシタ構造を有し、キャパシタ絶縁膜３１ａの膜厚をゲート酸化膜３１に比べて薄くすることで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりできる効果が得られ、しかもゲート電極６とセルプレート電極７は同一工程で形成すれば、ロジックプロセス並みにＤＲＡＭメモリセルが容易に形成できる効果が得られる。
【００８５】
実施の形態５．
図１７はこの発明の実施の形態５による半導体集積回路装置の断面構造図を示すもので、Ｐｃｈ型ＰＤＲＡＭメモリセル断面構造を示す。図において、１はシリコンなどの半導体基板、２ｂはＮ型ウエル（分離下のチャネルカットを含む）、３は酸化膜などの絶縁体による素子分離領域、４ｂはプレーナキャパシタ用不純物領域、３１はゲート酸化膜、３１ａはキャパシタ絶縁膜、６ｂはゲート電極、７ｂはプレーナキャパシタ用のセルプレート電極、８はサイドウオール用の絶縁膜、９はトランジスタのＮ−不純物領域、１０ｂはトランジスタのＰ＋不純物領域、１１は基板１上に形成したメタルサリサイド、１２はゲート電極６ｂ上に形成したメタルサリサイド、１３は第１層間絶縁膜、１４はビット線コンタクトＢＣ、１５は第１バリアメタル層、１６はホール埋め込み用ＣＶＤ−Ｗからなるビアプラグ、１７はビット線ＢＬ，ＺＢＬとなる第１アルミ配線、１８は写真製版用の第１反射防止膜、１９は第２層間絶縁膜、２０は第２バリアメタル層、２１は第２アルミ配線、２２は写真製版用の第２反射防止膜である。
【００８６】
次にこの実施の形態５による半導体集積回路装置の製造方法を図１８と図１９の断面工程図にしたがい説明する。図において、３０はレジストパターン、３１はゲート酸化膜、３２ｂはリンＰをドープしたＰドープトポリシリコン、３３，３３ａはＣＶＤ酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【００８７】
まず、ステップＳＴ５１にて、基板１上の所定位置に素子分離領域３を形成した後、高エネルギによる不純物注入によりＮ型ウエル２ｂを形成し（図１８（ａ））、ステップＳＴ５２にて、ＤＲＡＭの信号電荷を蓄積するための不純物領域４ｂをレジストパターン３０の形成後、Ｐ＋イオン注入により、活性領域内に形成する（図１８（ｂ））。
【００８８】
そして、ステップＳＴ５３にて、基板１のＮ型ウエル２ｂ上に２〜８ｎｍの膜厚でゲート酸化膜３１を形成し、その上に１０ｎｍ程度のＰドープトポリシリコン３２ｂを形成し、さらに１０〜１５ｎｍの膜厚でＣＶＤ酸化膜３３を形成し積層する（図１８（ｃ））。この上に、ステップＳＴ５４にて、所望のレジストパターンを形成しエッチング加工を行い微細加工を施し、メモリセルトランジスタのゲート電極６ｂとセルプレート電極７ｂを形成する（図１８（ｄ））。
【００８９】
次に、ステップＳＴ５５にて、酸化膜を１０ｎｍ堆積して形成し、これを異方性ドライエッチングによってサイドウオール８を形成する（図１９（ｅ））。そして、ステップＳＴ５６にて、イオン注入によりＰ＋不純物領域１０ｂを形成する（図１９（ｆ））。これに、ステップＳＴ５７にて、基板１のＮ型ウエル２ｂ上とゲート電極６ｂおよびプレーナキャパシタ用のセルプレート電極７ｂ上にメタルシリサイド１２を形成する（図１９（ｇ））。
その後の工程は上記実施の形態１による図５のＳＴ８〜ＳＴ１０に準ずるものなのでその説明は省略する。
【００９０】
以上のプロセスフローを経ることにより、この実施の形態５による所望の半導体集積回路装置が得られる。
【００９１】
以上のように、この実施の形態５によれば、ＣＭＯＳロジックプロセスによりプレーナ型キャパシタを有するＤＲＡＭメモリセルが容易に形成することができる効果が得られる。
また、上記実施の形態１と同様に、メモリセルのレイアウトを最密充填セル配置にすることができるのでセルサイズを小さくすることができ、従来のＤＲＡＭメモリセルに比べて、縦横比を大幅に大きくすることで、ＳＲＡＭのメモリセルサイズよりも十分に小さいメモリセルを実現することができる効果が得られる。
さらに、上記実施の形態３と同様に、キャパシタ絶縁膜３１ａの膜厚をゲート酸化膜３１より薄めにしてキャパシタ容量を増大したり、セルサイズをより小さくできる効果が得られる。
【００９２】
【発明の効果】
以上のように、この発明によれば、フィールド配置にて、第１導電型の半導体基板上に、所定の縦横サイズのメモリセルパターンを有するメモリセルであって、これがアレイ状に縦方向および横方向のそれぞれに所定のピッチで配置され、電界効果トランジスタの活性領域および素子分離領域を画定するフィールドパターンを最密充填し、セルプレート配置にて、活性領域に不純物注入により形成された第２導電型の拡散領域と、所定の縦方向サイズをもって横方向に延在する所定のセルプレートパターンで活性領域の一部がキャパシタ絶縁膜を介して被覆するように形成されたセルプレート電極との間でキャパシタ構造を与え、ワード線配置にて、セルプレート電極が形成されていない活性領域の空き領域の横方向に、所定の間隔をもってゲート酸化膜を介して形成されるワード線パターンが配置され活性領域上では上記電界効果トランジスタのゲート電極となるワード線配置とを備え、半導体集積回路装置のメモリセルアレイのレイアウト構成を最密充填セル配置するように構成したので、キャパシタ構造はプレーナ型を有し、しかもキャパシタロス領域を極力削減した形でレイアウト構成することができ、これにより、メモリセルサイズを縮小でき全体として半導体集積回路装置のチップサイズを縮小できる効果がある。
【００９３】
この発明によれば、横方向のピッチを緩和し、メモリセル領域のピッチ毎にビット線を少なくとも２本配置することにより折り返し型ビット線構成にするビット線配置をさらに備えるように構成したので、センスアンプに接続するビット線対は、雑音耐性に強くすることができる効果がある。
【００９４】
この発明によれば、キャパシタ絶縁膜とゲート酸化膜の膜厚を同一にするように構成したので、これらを同一工程で形成できプロセスを簡略化できる効果がある。
【００９５】
この発明によれば、キャパシタ絶縁膜はゲート酸化膜に比べて膜厚を薄くするように構成したので、ソフトエラー対策などで設計上要求される信号電荷蓄積量を満たしつつキャパシタの面積を縮小でき、メモリセルサイズを縮小できる効果がある。
【００９６】
この発明によれば、拡散領域の下にさらに不純物濃度の高い第１導電型の他の拡散領域をさらに備えるように構成したので、プレーナ型キャパシタの信号電荷量の増加をもたらすＨｉ−Ｃ構造を与えることができ、これにより、上記と同様にしてキャパシタの面積を縮小でき、メモリセルサイズを縮小できる効果がある。
【００９７】
この発明によれば、キャパシタ構造がトレンチ型キャパシタ構造からなるように構成したので、上記のプレーナ型キャパシタよりも、さらに小さいメモリセルサイズまでキャパシタ面積を縮小でき、さらにメモリセルサイズを縮小できる効果がある。
【００９８】
この発明によれば、第１導電型がＰ型であり、かつ第２導電型がＮ型であるか、あるいは、第１導電型がＮ型であり、かつ第２導電型がＰ型となるように構成したので、前者によれば、Ｎｃｈ型のＤＲＡＭメモリセルが実現でき、後者によれば、Ｐｃｈ型のＤＲＡＭメモリセルが実現できる効果がある。
【００９９】
この発明によれば、第１ステップが半導体基板の主表面に活性領域および素子分離領域を形成しメモリセルアレイのフィールドパターンを作出し、第２ステップが主表面側から不純物注入を行い一定の深さにわたる第１導電型のウエル領域を形成し、第３ステップが活性領域の一部を被覆するレジストパターンを形成しこれを介して不純物注入を行い第２導電型の拡散領域を形成し、第４ステップがレジストパターン除去後に所定の膜厚の絶縁膜および配線層を順に形成し、第５ステップがこの上に所望のレジストパターンを形成しエッチング加工を行い微細加工を施し、ゲート電極およびセルプレート電極を形成し、第６ステップがゲート電極とセルプレート電極に絶縁性のサイドウオールを形成した後、高不純物濃度のイオン注入を行い第２導電型の高濃度拡散領域を形成し、第７ステップが第１層間絶縁膜を形成し微細加工によりコンタクトホールを形成し、第８ステップがこの上に金属配線層を形成し微細加工により金属配線を形成するように構成したので、フィールドパターンを最密充填して与え、これに整合してゲート電極およびセルプレート電極をパターン配置すれば、個々のメモリセルがプレーナ型キャパシタを有したメモリセルアレイのレイアウト構成が最密充填セル配置で与えることができ、これによりＳＲＡＭに比べてメモリサイズを縮小したメモリセルを備えた半導体集積回路装置を提供できる効果がある。
【０１００】
この発明によれば、第３ステップが第２導電型の拡散領域の下方に延在する第１導電型の高濃度拡散領域を形成するステップを含むように構成したので、プレーナ型キャパシタがＨｉ−Ｃ構造を備えたものになり、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【０１０１】
この発明によれば、第２ステップがウエル領域形成後に他の絶縁膜を形成するステップを含むとともに、第３ステップが第２導電型の拡散領域を形成した後に他の絶縁膜を除去するステップを含むように構成したので、他の絶縁膜がゲート酸化膜であるとともに、絶縁膜がキャパシタ絶縁膜であれば、後者のキャパシタ絶縁膜を薄膜化することによりキャパシタ容量を増大することができ、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【０１０２】
この発明によれば、第１ステップがメモリセルアレイ部にトレンチを形成するステップを含むように構成したので、キャパシタ構造をトレンチ型キャパシタで与えることができ、これにより、さらにキャパシタ容量を増大することができ、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【０１０３】
この発明によれば、第１導電型がＰ型であり、かつ第２導電型がＮ型であるか、あるいは、第１導電型がＮ型であり、かつ第２導電型がＰ型となるように構成したので、前者によれば、Ｎｃｈ型のＤＲＡＭメモリセルが実現でき、後者によれば、Ｐｃｈ型のＤＲＡＭメモリセルが実現できる効果がある。
【０１０４】
この発明によれば、最密充填セル配置によりレイアウトされるメモリセル中のプレーナ型キャパシタのセルサイズは、最小微細加工寸法により求めるように構成したので、最小セルサイズをキャパシタ絶縁膜の膜厚に応じて算出できる効果がある。
【０１０５】
この発明によれば、最小微細加工寸法Ｆに基づき、横方向のセルサイズをｎｘＦ、縦方向のセルサイズをｎｙＦと表し、信号用キャパシタ面積をＳｃａｐ、セル面積をＳｃｅｌｌと表す場合において、ｎａ≧２．５、ｎｘ≧２（整数）、ｎｙ≧４（整数）の条件下で、以下の式（１）、（２）により、
Ｓｃａｐ＝（ｎｘＦ−Ｆ）・（ｎｙＦ−ｎａＦ−０．５Ｆ）  （１）
Ｓｃｅｌｌ＝ｎｘＦ・ｎｙＦ                              （２）
セル面積Ｓｃｅｌｌが最小となるようにｎａ、ｎｘ、ｎｙ値を導出するように構成したので、最小セルサイズを具体的なキャパシタ絶縁膜の種類、膜厚により算出できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路装置のメモリセルアレイのレイアウト図である。
【図２】  この発明の実施の形態１による半導体集積回路装置のメモリセルの概略断面図である。
【図３】  この発明の実施の形態１による半導体集積回路装置の製造方法を示す断面工程図である。
【図４】  この発明の実施の形態１による半導体集積回路装置の製造方法を示す断面工程図である。
【図５】  この発明の実施の形態１による半導体集積回路装置の製造方法を示す断面工程図である。
【図６】  この発明の実施の形態１による半導体集積回路装置のメモリセルアレイをハーフピッチセル配置に適用したレイアウト図である。
【図７】  この発明の実施の形態１によるメモリセル構成の別の説明図である。
【図８】  この発明の実施の形態１によるメモリセル構成の別の説明図である。
【図９】  この発明の実施の形態１によるＤＲＡＭメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図１０】  この発明の実施の形態１によるＤＲＡＭメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図１１】  この発明の実施の形態１によるＤＲＡＭメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図１２】  この発明の実施の形態２による半導体集積回路装置のメモリセルの概略断面図である。
【図１３】  この発明の実施の形態２による半導体集積回路装置の製造方法を示す断面工程図である。
【図１４】  この発明の実施の形態３による半導体集積回路装置のメモリセルの概略断面図である。
【図１５】  この発明の実施の形態３による半導体集積回路装置の製造方法を示す断面工程図である。
【図１６】  この発明の実施の形態４による半導体集積回路装置のメモリセルの概略断面図である。
【図１７】  この発明の実施の形態５による半導体集積回路装置のメモリセルの概略断面図である。
【図１８】  この発明の実施の形態５による半導体集積回路装置の製造方法を示す断面工程図である。
【図１９】  この発明の実施の形態５による半導体集積回路装置の製造方法を示す断面工程図である。
【図２０】  従来のＤＲＡＭを混載するシステムＬＳＩの構成例を示す概略ブロック図である。
【図２１】  従来のＤＲＡＭ−ロジック混載プロセスにおける、大規模ロジックを示す概略断面図である。
【図２２】  従来のＤＲＡＭコアにおけるメモリセルアレイ部の概略構成図である。
【図２３】  従来のＤＲＡＭコアにおけるメモリセルアレイ部の概略断面図である。
【符号の説明】
１  半導体基板、２  Ｐ型ウエル、２ｂ  Ｎ型ウエル、３  素子分離領域、４Ｎ型不純物領域、４ｂ  Ｐ＋不純物領域、６，６ｂ  ゲート電極、７，７ｂ  セルプレート電極、８  サイドウオール、９  Ｎ−不純物領域、１０  Ｎ＋不純物領域、１０ｂ  Ｐ＋不純物領域、１１，１２  メタルサリサイド、１３  第１層間絶縁膜、１４  ビット線コンタクト、１５  第１バリアメタル層、１６  ビアプラグ、１７  第１アルミ配線、１８  第１反射防止膜、１９  第２層間絶縁膜、２０  第２バリアメタル層、２１  第２アルミ配線、２２  第２反射防止膜、３０  レジストパターン、３１  ゲート酸化膜（絶縁膜、他の絶縁膜）およびキャパシタ絶縁膜、３１ａ  キャパシタ絶縁膜（絶縁膜）、３２，３２ｂ  ドープトポリシリコン、３３，３３ａ  ＣＶＤ酸化膜、３４，３５  コンタクトホール、ＢＣ  ビット線コンタクト、ＣＰ  セルプレート電極、ＦＬ  フィールドパターン、ＷＬ  ワード線。
【図１】
0004963750.tif 000002
【図２】
0004963750.tif 000003
【図３】
0004963750.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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