(57)【特許請求の範囲】
【請求項１】
パルス幅がｍ（ｍは正の整数）クロック周期の入力フレームパルス信号のパルス幅をｍクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手段と、
指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手段と、
前記パルス幅伸張手段から出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第１のラッチ手段と、
前記出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手段から出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手段と、
前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手段でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手段とを備えることを特徴とするフレームパルス信号ラッチ回路。
【請求項２】
請求項１記載のフレームパルス信号ラッチ回路において、
前記レーシング検出手段は、
前記第１のラッチ手段の出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成するｍ個の第２のラッチ手段と、
前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積をとる論理積手段とからなることを特徴とするフレームパルス信号ラッチ回路。
【請求項３】
請求項１または２記載のフレームパルス信号ラッチ回路において、
前記制御手段は、前記最悪位相調整量から１８０度位相がずれた位相調整量を前記最適位相調整量とすることを特徴とするフレームパルス信号ラッチ回路。
【請求項４】
請求項１乃至３のいずれか１項に記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段から出力されるフレームパルス信号は、（ｍ＋１）クロックでラッチできる最小限の長さのフレームパルス信号であることを特徴とするフレームパルス信号ラッチ回路。
【請求項５】
請求項４記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、前記入力フレームパルス信号が入力されるバッファからなることを特徴とするフレームパルス信号ラッチ回路。
【請求項６】
請求項４記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、
前記入力フレームパルス信号を遅延させる遅延ゲートと、
この遅延ゲートの出力と前記入力フレームパルス信号との論理和をとる論理和手段とからなることを特徴とするフレームパルス信号ラッチ回路。
【請求項７】
請求項４記載のフレームパルス信号ラッチ回路において、
前記パルス幅伸張手段は、
一方の入力端子に前記入力フレームパルス信号が入力され、他方の入力端子にスレッショルド電圧が入力される差動バッファからなることを特徴とするフレームパルス信号ラッチ回路。
【請求項８】
パルス幅がｍ（ｍは正の整数）クロック周期の入力フレームパルス信号のパルス幅をｍクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手順と、
位相調整手段が、指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手順と、
前記パルス幅伸張手順で出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第１のラッチ手順と、
前記出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手順で出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手順と、
前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手順でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手順とを備えることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。
【請求項９】
請求項８記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記レーシング検出手順は、
前記第１のラッチ手順の出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成するｍ個の第２のラッチ手順と、
前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積をとる論理積手順とからなることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。
【請求項１０】
請求項８または９記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記制御手順は、前記最悪位相調整量から１８０度位相がずれた位相調整量を前記最適位相調整量とすることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。
【請求項１１】
請求項８乃至１０のいずれか１項に記載のフレームパルス信号ラッチ回路の位相調整方法において、
前記パルス幅伸張手順で出力されるフレームパルス信号は、（ｍ＋１）クロックでラッチできる最小限の長さのフレームパルス信号であることを特徴とするフレームパルス信号ラッチ回路の位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定パルス幅で繰り返し送信されるフレームパルス信号をラッチするフレームパルス信号ラッチ回路に係り、特にラッチタイミングの評価・調整を容易にしたフレームパルス信号ラッチ回路および位相調整方法に関するものである。
【背景技術】
【０００２】
電子回路の高速化や複雑化に伴って、電子回路の制御に用いるシステムクロック周波数が高くなる傾向にあり、プリント配線基板間あるいは装置間でデジタル信号の受け渡しを行う場合、デジタル信号の位相変化に関する許容誤差が厳しくなる。
一般に、クロックを用いてデジタル信号の受け渡しを行う場合、例えば、周期的に変化するフレームパルス信号を受け渡しする場合、より周波数の高い同期用のクロックをフレームパルス信号と並行して受け渡しし、受信側でこのクロックを用いてフレームパルス信号をラッチすることにより、クロックと同期したフレームパルス信号を生成する（例えば特許文献１、特許文献２参照）。
【０００３】
フレームパルス信号ラッチ回路の構成を図１６に示す。図１６において、１００は送信側のＬＳＩ、１０１は受信側のＬＳＩ、１０２はクロックに同期してフレームパルス信号をラッチするフリップフロップ、１０３はＦＦ１０２から出力されたフレームパルス信号を受信側に送り出すバッファ、１０４はクロックを受信側に送り出すバッファ、１０５はフレームパルス信号を受信するバッファ、１０６はクロックを受信するバッファ、１０７はバッファ１０６で受信されたクロックの位相を調整するＰＬＬ（Phase-Locked Loop）回路、１０７はバッファ１０５で受信されたフレームパルス信号をＰＬＬ回路１０６で位相調整されたクロックに同期してラッチするフリップフロップである。
【０００４】
図１６のようなフレームパルス信号ラッチ回路では、図１７（Ａ）に示すクロックの立ち上がりでフレームパルス信号をラッチする。このとき、ラッチの有効範囲は図１７（Ｂ）のようになる。
【０００５】
【特許文献１】特開平０５−２９２３４３号公報
【特許文献２】特開平０６−３０３２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１６に示したフレームパルス信号ラッチ回路では、フレームパルス信号の変化点とクロックによるラッチタイミングとが重なった場合、ラッチしたフレームパルス信号の時間位置が１クロック分だけ前後に変化するというレーシング状態が発生し、本来の周期を持つフレームパルス信号を生成できなくなる。したがって、受信側のクロックの位相を最適化して、フレームパルス信号を確実にラッチできるようにしなければならない。
【０００７】
図１６に示したフレームパルス信号ラッチ回路において、クロックの位相を調整するには、ＰＬＬ回路１０６の位相調整量を変化させて、位相調整後のクロックに基づきフリップフロップ１０８でラッチしたフレームパルス信号を確認し、フレームパルス信号が安定してラッチできた位相調整量を選択すればよい。
【０００８】
しかしながら、この調整方法では、ＰＬＬ回路１０６によってクロックの位相を１周期分、すなわち３６０度変化させて最適位相点を見つける必要があり、評価や調整に時間がかかるという問題点があった。また、ＰＬＬ回路１０６の位相をグラフにプロットし、最適位相点を技術者の判断で感覚的に決めているため、調整を自動化しにくいという問題点があった。さらに、評価を短時間で終わらせるため、プリント配線基板の配線長に制限を設けて、設計時の位相変動量を最低限に抑えることが一般的に求められるため、プリント配線基板の設計が難しくなるという問題点があった。システムクロック周波数が高くなれば高くなるほど、プリント配線基板に許容される位相誤差が厳しくなり、プリント配線基板の設計、プリント配線基板の出来ばえ検証、装置評価・調整の全ての場面で難易度が増してきている。また、それゆえ位相調整の自動化も難しくなる。
【０００９】
本発明は、上記課題を解決するためになされたもので、ラッチタイミングの評価と調整が容易で、かつフレームパルス信号とクロックとの位相調整の自動化に適したフレームパルス信号ラッチ回路および位相調整方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のフレームパルス信号ラッチ回路は、パルス幅がｍ（ｍは正の整数）クロック周期の入力フレームパルス信号のパルス幅をｍクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手段と、指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手段と、前記パルス幅伸張手段から出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第１のラッチ手段と、前記出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手段から出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手段と、前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手段でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手段とを備えるものである。
【００１１】
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記レーシング検出手段は、前記第１のラッチ手段の出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成するｍ個の第２のラッチ手段と、前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積をとる論理積手段とからなるものである。
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記制御手段は、前記最悪位相調整量から１８０度位相がずれた位相調整量を前記最適位相調整量とするものである。
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記パルス幅伸張手段から出力されるフレームパルス信号は、（ｍ＋１）クロックでラッチできる最小限の長さのフレームパルス信号である。
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記パルス幅伸張手段は、前記入力フレームパルス信号が入力されるバッファからなるものである。
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記パルス幅伸張手段は、前記入力フレームパルス信号を遅延させる遅延ゲートと、この遅延ゲートの出力と前記入力フレームパルス信号との論理和をとる論理和手段とからなるものである。
また、本発明のフレームパルス信号ラッチ回路の１構成例において、前記パルス幅伸張手段は、一方の入力端子に前記入力フレームパルス信号が入力され、他方の入力端子にスレッショルド電圧が入力される差動バッファからなるものである。
【００１２】
また、本発明のフレームパルス信号ラッチ回路の位相調整方法は、パルス幅がｍ（ｍは正の整数）クロック周期の入力フレームパルス信号のパルス幅をｍクロック周期より長くしたフレームパルス信号を出力するパルス幅伸張手順と、位相調整手段が、指示された位相調整量に基づき入力クロックの位相を調整した出力クロックを生成する位相調整手順と、前記パルス幅伸張手順で出力されたフレームパルス信号を前記出力クロックに同期してラッチして出力フレームパルス信号を得る第１のラッチ手順と、前記出力フレームパルス信号に対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成し、前記出力フレームパルス信号と１〜ｍクロックシフトした各信号との論理積の結果に基づいて、前記パルス幅伸張手順で出力されたフレームパルス信号と前記出力クロックとの位相関係に起因して前記出力フレームパルスに発生するレーシング状態を検出するレーシング検出手順と、前記位相調整手段に対して異なる位相調整量を順次選択して指示し、前記レーシング検出手順でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して前記位相調整手段へ指示する制御手順とを備えるものである。
【発明の効果】
【００１３】
本発明によれば、レーシング検出手段でレーシング状態を検出し、位相調整手段の位相調整量を最適位相調整量に設定するので、フレームパルス信号を確実にラッチできるクロックの最適位相を短時間で見つけることができる。また、本発明では、レーシング検出手段の出力に明確に検出結果が出てくるので、容易に位相調整ができ、かつ自動調整も容易に可能になる。また、本発明では、確実に最適位相を見つけだすことができるので、プリント配線基板の設計が厳密でない場合でも対応することができる。さらに、本発明では、確実に最適位相を見つけだすことができるので、高周波帯でも容易にシステムが実現できる。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
本実施の形態のフレームパルス信号ラッチ回路は、送信側からパルス幅がｍ（ｍは正の整数）クロック周期の入力フレームパルス信号ＦＰを受信して、このフレームパルス信号ＦＰのパルス幅をｍクロック周期より長くしたフレームパルス信号ＦＰＩＮを出力するパルス幅伸張部１と、送信側からクロックを受信するバッファ２と、指示された位相調整量に基づき入力クロックＣＬＫの位相を調整した出力クロックＣＬＫ’を生成する位相調整部３と、パルス幅伸張部１から出力されたフレームパルス信号ＦＰＩＮを出力クロックＣＬＫ’に同期してラッチして出力フレームパルス信号ＦＰＯＵＴを得るラッチ部であるフリップフロップ４と、出力フレームパルス信号ＦＰＯＵＴに対して、１クロックシフトした信号からｍクロックシフトした信号までの各信号を生成し、出力フレームパルス信号ＦＰＯＵＴと１〜ｍクロックシフトした各信号との論理積の結果に基づいて、パルス幅伸張部１から出力されたフレームパルス信号ＦＰＩＮと出力クロックＣＬＫ’との位相関係に起因して出力フレームパルスＦＰＯＵＴに発生するレーシング状態を検出するレーシング検出部５と、位相調整部３に対して異なる位相調整量を順次選択して指示し、レーシング検出部５でレーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して位相調整部３へ指示する制御部６とを備える。
【００１５】
本実施の形態は、位相調整部３でのクロックＣＬＫに対する位相調整量を順次変化させて、レーシング状態を検出し、その時の最悪位相調整量に基づいて、フレームパルス信号ＦＰＩＮを安定してラッチできる最適位相調整量を決定している。
【００１６】
次に、本実施の形態のフレームパルス信号ラッチ回路の動作を説明する。図２はフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
フレームパルス信号ＦＰＩＮは、パルス幅が本来のフレームパルス信号ＦＰのパルス幅（すなわちｍクロック周期）より僅かに長い信号である。ｍクロック周期より僅かに長いフレームパルス信号ＦＰＩＮとは、（ｍ＋１）クロックでラッチできる最小限の長さ程度のフレームパルス信号のことを言う。実際のフレームパルス信号ＦＰＩＮの長さは、（ｍ＋１）クロックでラッチできる最小限の長さに対してクロックのジッタ分やフレームパルス信号のジッタ分だけ長い程度である。なお、パルス幅伸張部１は、送信側に実装してもよい。
【００１７】
位相調整動作の開始を示す開始指示信号の入力に応じて、制御部６は、位相調整部３の位相調整量を例えばゼロに初期化する（ステップＳ１）。これにより、位相調整部３からはクロックＣＬＫに対して位相調整量がゼロのクロックＣＬＫ’が出力される（ステップＳ２）。
フリップフロップ４は、パルス幅伸張部１から出力されたフレームパルス信号ＦＰＩＮをクロックＣＬＫ’に同期してラッチして、フレームパルス信号ＦＰＯＵＴを出力する（ステップＳ３）。
【００１８】
続いて、レーシング検出部５は、レーシング状態を検出する（ステップＳ４）。レーシング状態とは、フリップフロップ４により１つのフレームパルス信号ＦＰＩＮを（ｍ＋１）度ラッチした状態であり、フレームパルス信号ＦＰＩＮの立ち上がり／立ち下がりタイミングとクロックＣＬＫ’の立ち上がりタイミングとが同期した最悪の位相関係の状態を示している。
【００１９】
制御部６は、レーシング検出部５の出力ＡＯＵＴに、レーシング状態が発生し最悪位相調整量であることを示す「Ｈ」レベルの検出信号が出力されているかどうかを判定する（ステップＳ５）。制御部６は、「Ｈ」レベルの検出信号が出力されていない場合、位相調整部３の位相調整量を所定の単位量だけ変更し（ステップＳ６）、ステップＳ３へ戻る。こうして、検出信号が出力されるまで、ステップＳ３〜Ｓ６の処理が繰り返される。
【００２０】
制御部６は、レーシング検出部５の出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力された場合（ステップＳ５においてＹＥＳ）、位相調整部３の現在の位相調整量、すなわち最悪位相調整量からクロックの半周期分、すなわち１８０度ずれた位相調整量を最適位相調整量とし、位相制御信号ＣＴＬを出力することにより位相調整部３の位相調整量を最適位相調整量に設定する（ステップＳ８）。これで、位相調整動作が終了する。以後、位相調整部３の位相調整量は、この位相調整動作で設定された最適位相調整量に固定される。
【００２１】
本実施の形態によれば、レーシング検出部５でレーシング状態を検出し、位相調整部３の位相調整量を最適位相調整量に設定するので、フレームパルス信号を確実にラッチできるクロックの最適位相を短時間で見つけることができる。また、本実施の形態では、レーシング検出部５の出力に明確に検出結果が出てくるので、容易に位相調整ができ、かつ自動調整も容易に可能になる。また、本実施の形態では、確実に最適位相を見つけだすことができるので、プリント配線基板の設計が厳密でない場合でも対応することができる。さらに、本実施の形態では、確実に最適位相を見つけだすことができるので、高周波帯でも容易にシステムが実現できる。
【００２２】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。本実施の形態は、第１の実施の形態をより具体的に説明するものである。本実施の形態は、フレームパルス信号ＦＰのパルス幅が１クロック周期である場合を示している。
【００２３】
本実施の形態のフレームパルス信号ラッチ回路は、送信側からフレームパルス信号ＦＰを受信するパルス幅伸張手段となるバッファ１０と、送信側からクロックを受信するバッファ１１と、バッファ１１から出力されたクロックＣＬＫの位相を調整し、位相調整されたクロックＣＬＫ’を出力する位相調整手段となるＰＬＬ回路１２と、バッファ１０から出力されたフレームパルス信号ＦＰＩＮをＰＬＬ回路１２で位相調整されたクロックＣＬＫ’に同期してラッチして、フレームパルス信号ＦＰＯＵＴを出力するラッチ手段となるフリップフロップ１３と、フリップフロップ１３から出力されたフレームパルス信号ＦＰＯＵＴをＰＬＬ回路１２で位相調整されたクロックＣＬＫ’に同期してラッチするフリップフロップ１４と、フリップフロップ１３の出力ＦＰＯＵＴとフリップフロップ１４の出力ＦＯＵＴとの論理積をとるＡＮＤ回路１５と、ＡＮＤ回路１５の出力ＡＯＵＴに基づいてＰＬＬ回路１２の位相調整量を制御する制御回路１６とを有する。フリップフロップ１４とＡＮＤ回路１５とは、レーシング検出手段を構成している。
【００２４】
ここでのレーシング状態とは、フレームパルス信号ＦＰＩＮの変化点とクロックＣＬＫによるラッチタイミングとが重なった場合、ラッチした出力フレームパルス信号ＦＰＯＵＴの時間位置が１クロック分だけ前後に変化し、フレームパルス信号ＦＰＯＵＴのフレーム周期が１クロック分だけ変化する状態をいう。
このレーシング状態が発生する期間は、図１７（Ｂ）に示したようにクロックの立ち上がりタイミングの前後に位置する期間で発生する可能性が高く、その期間幅は１００〜２００ｐｓｅｃと非常に狭い。この期間をレーシング発生範囲といい、レーシング発生範囲以外の区間が、入力フレームパルス信号ＦＰを安定してラッチできるラッチ有効期間となる。
【００２５】
次に、本実施の形態のフレームパルス信号ラッチ回路の動作を説明する。図４はフレームパルス信号ラッチ回路の位相調整時の動作を説明するためのタイミングチャート、図５は図４の時間を拡大したタイミングチャート、図６はフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
フレームパルス信号ＦＰＩＮは、パルス幅が本来のフレームパルス信号ＦＰのパルス幅（すなわち１クロック周期）より僅かに長い信号である。フレームパルス信号ＦＰＩＮのパルス幅を１クロック周期より僅かに長くする方法については後述する。
【００２６】
位相調整動作の開始を示す開始指示信号の入力に応じて、制御回路１６は、位相制御信号ＣＴＬを出力することによりＰＬＬ回路１２の位相調整量を例えばゼロに初期化する（ステップＳ１０）。これにより、ＰＬＬ回路１２からはクロックＣＬＫに対して位相調整量がゼロのクロックＣＬＫ’が出力される（ステップＳ１１）。
フリップフロップ１３は、バッファ１０から出力されたフレームパルス信号ＦＰＩＮをクロックＣＬＫ’に同期してラッチして、フレームパルス信号ＦＰＯＵＴを出力する（ステップＳ１２）。
【００２７】
続いて、フリップフロップ１４は、フリップフロップ１３から出力されたフレームパルス信号ＦＰＯＵＴをクロックＣＬＫ’に同期してラッチする。フレームパルス信号ＦＰＯＵＴをラッチすることにより、フリップフロップ１４の出力ＦＯＵＴは、フレームパルス信号ＦＰＯＵＴに対して１クロックシフトした信号となる（ステップＳ１３）。
ＡＮＤ回路１５は、フリップフロップ１３の出力ＦＰＯＵＴとフリップフロップ１４の出力ＦＯＵＴとの論理積をとる（ステップＳ１４）。
【００２８】
制御回路１６は、ＡＮＤ回路１５の出力ＡＯＵＴに、レーシング状態が発生し最悪位相調整量であることを示す「Ｈ」レベルの検出信号が出力されているかどうかを判定する（ステップＳ１５）。制御回路１６は、「Ｈ」レベルの検出信号が出力されていない場合、位相制御信号ＣＴＬを出力することによりＰＬＬ回路１２の位相調整量を所定の単位量だけ変更し（ステップＳ１６）、ステップＳ１２へ戻る。こうして、検出信号が出力されるまで、ステップＳ１２〜Ｓ１６の処理が繰り返される。
【００２９】
制御回路１６は、ＡＮＤ回路１５の出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力された場合（ステップＳ１５においてＹＥＳ）、ＰＬＬ回路１２の現在の位相調整量、すなわち最悪位相調整量からクロックの半周期分、すなわち１８０度ずれた位相調整量を最適位相調整量とし、位相制御信号ＣＴＬを出力することによりＰＬＬ回路１２の位相調整量を最適位相調整量に設定する（ステップＳ１７）。これで、位相調整動作が終了する。以後、ＰＬＬ回路１２の位相調整量は、この位相調整動作で設定された最適位相調整量に固定される。
【００３０】
図５に示すように、ＡＮＤ回路１５の出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力されることは、フリップフロップ１３によりフレームパルス信号ＦＰＩＮをその立ち上がり付近と立ち下がり付近で２度ラッチしたことを示しており、フレームパルス信号ＦＰＩＮの立ち上がり／立ち下がりタイミングとクロックＣＬＫ’の立ち上がりタイミングとが同期した最悪の位相関係であることを示している。したがって、最悪位相調整量から１８０度ずれた位相が、フレームパルス信号ＦＰＩＮの有意期間長の中央となり、このタイミングでラッチすることにより安定したラッチ動作が得られる。したがって、最悪位相調整量から１８０度ずれた位相が最適位相調整量となる。なお、最適位相調整量は、これに限定されるものではなく、図１７（Ｂ）のレーシング発生範囲を除くラッチ有効期間のいずれに設定してもよい。
【００３１】
次に、フレームパルス信号ＦＰＩＮのパルス幅を１クロック周期より僅かに長くする方法について説明する。
本実施の形態では、単純なデバイス特性を利用する方法を用いる。つまり、バッファ１０として出力信号の立ち上がり、立ち下がりに時間差のあるデバイスを使用すれば、図７に示すように、バッファ１０から出力されるフレームパルス信号ＦＰＩＮのパルス幅を１クロック周期より僅かに長くすることができる。図７の例では、バッファの立ち上がり時間Ｔｐｄ＿ｒｉｓｅに対して立ち下がり時間Ｔｐｄ＿ｆａｌｌが長くなっている。なお、このようなフレームパルス信号のパルス幅伸張機能は、送信側に実装してもよい。
【００３２】
以上のように、本実施の形態では、クロックの位相調整量を順次変化させてレーシング状態を発生させ、このレーシング状態が発生した最悪位相調整量を基準として最適位相調整量を設定するようにしたので、事前に評価や調整を行うことなく、フレームパルス信号とクロックとの間の位相変化を自動調整することができる。このため、個々のプリント配線基板や回路に固有の特性に左右されることなく、いずれのケースにも容易に適用することができる。これにより、事前に位相ずれの評価や調整を行う必要がなくなり、例えばプリント配線基板や回路の設計、製作、品質管理などに要する作業負担を大幅に削減することが可能となる。特に、クロック周波数が高い高周波帯用のプリント配線基板であっても、パタン設計に対する制約を極めて少なくすることが可能となる。
【００３３】
また、レーシング状態を検出するまでに要する時間は、平均してクロックの半周期分、すなわち１８０度変化させるのに要する時間で済むため、クロックの１周期分、すなわち３６０度変化させる場合と比較して、確実にラッチできるクロックの最適位相を短時間に見つけることができ、自動調整に要する時間を短縮することができる。また、レーシング状態は非常に狭い範囲の位相関係でしか発生しないため、最悪位相調整量は一意に検出することができる。したがって、これを基準とした最適位相点も一意に決定することができ、位相調整を容易に自動化できる。また、評価を短時間で終わらせるため、プリント配線基板の配線長に制限を設けて、設計時の位相変動量を最低限に抑えるという設計上の制約も無くなるため、プリント配線基板設計の自由度が拡がる。
【００３４】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図であり、図３と同様の構成には同一の符号を付してある。本実施の形態は、フレームパルス信号ＦＰのパルス幅が２クロック周期である場合を示している。
【００３５】
本実施の形態のフレームパルス信号ラッチ回路は、送信側からフレームパルス信号ＦＰを受信するバッファ１０と、送信側からクロックを受信するバッファ１１と、バッファ１１から出力されたクロックＣＬＫの位相を調整し、位相調整されたクロックＣＬＫ’を出力するＰＬＬ回路１２と、バッファ１０から出力されたフレームパルス信号ＦＰＩＮをＰＬＬ回路１２で位相調整されたクロックＣＬＫ’に同期してラッチして、フレームパルス信号ＦＰＯＵＴを出力するフリップフロップ１３と、フリップフロップ１３から出力されたフレームパルス信号ＦＰＯＵＴをクロックＣＬＫ’に同期してラッチするフリップフロップ１４と、フリップフロップ１４の出力ＦＯＵＴ１をクロックＣＬＫ’に同期してラッチするフリップフロップ１７と、フリップフロップ１３の出力ＦＰＯＵＴとフリップフロップ１４の出力ＦＯＵＴ１とフリップフロップ１７の出力ＦＯＵＴ２との論理積をとるＡＮＤ回路１５ａと、ＡＮＤ回路１５ａの出力ＡＯＵＴに基づいてＰＬＬ回路１２の位相調整量を制御する制御回路１６とを有する。
【００３６】
次に、本実施の形態のフレームパルス信号ラッチ回路の動作を説明する。図９はフレームパルス信号ラッチ回路の位相調整時の動作を説明するためのタイミングチャート、図１０はフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
【００３７】
本実施の形態のフレームパルス信号ＦＰＩＮは、パルス幅が本来のフレームパルス信号ＦＰのパルス幅（すなわち２クロック周期）より僅かに長い信号である。２クロック周期より僅かに長いフレームパルス信号ＦＰＩＮとは、３クロックでラッチできる最小限の長さ程度のフレームパルス信号のことを言う。このようなフレームパルス信号の伸張は、第２の実施の形態と同様にして実現できる。
【００３８】
位相調整動作の開始を示す開始指示信号の入力に応じて、制御回路１６は、ＰＬＬ回路１２の位相調整量を例えばゼロに初期化する（ステップＳ２０）。これにより、ＰＬＬ回路１２からはクロックＣＬＫに対して位相調整量がゼロのクロックＣＬＫ’が出力される（ステップＳ２１）。
フリップフロップ１３は、バッファ１０から出力されたフレームパルス信号ＦＰＩＮをクロックＣＬＫ’に同期してラッチして、フレームパルス信号ＦＰＯＵＴを出力する（ステップＳ２２）。
【００３９】
続いて、フリップフロップ１４は、フリップフロップ１３から出力されたフレームパルス信号ＦＰＯＵＴをクロックＣＬＫ’に同期してラッチする。フレームパルス信号ＦＰＯＵＴをラッチすることにより、フリップフロップ１４の出力ＦＯＵＴ１は、フレームパルス信号ＦＰＯＵＴに対して１クロックシフトした信号となる（ステップＳ２３）。
フリップフロップ１７は、フリップフロップ１４の出力ＦＯＵＴ１をクロックＣＬＫ’に同期してラッチする。フリップフロップ１７の出力ＦＯＵＴ２は、フレームパルス信号ＦＰＯＵＴに対して２クロックシフトした信号となる（ステップＳ２４）。
【００４０】
ＡＮＤ回路１５ａは、フリップフロップ１３の出力ＦＰＯＵＴとフリップフロップ１４の出力ＦＯＵＴ１とフリップフロップ１７の出力ＦＯＵＴ２との論理積をとる（ステップＳ２５）。
制御回路１６は、ＡＮＤ回路１５ａの出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力されているかどうかを判定する（ステップＳ２６）。制御回路１６は、「Ｈ」レベルの検出信号が出力されていない場合、ＰＬＬ回路１２の位相調整量を所定の単位量だけ変更し（ステップＳ２７）、ステップＳ２２へ戻る。こうして、検出信号が出力されるまで、ステップＳ２２〜Ｓ２７の処理が繰り返される。
【００４１】
制御回路１６は、ＡＮＤ回路１５ａの出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力された場合（ステップＳ２６においてＹＥＳ）、ＰＬＬ回路１２の現在の位相調整量からクロックの半周期分、すなわち１８０度ずれた位相調整量を最適位相調整量とし、ＰＬＬ回路１２の位相調整量を最適位相調整量に設定する（ステップＳ２８）。これで、位相調整動作が終了する。以後、ＰＬＬ回路１２の位相調整量は、この位相調整動作で設定された最適位相調整量に固定される。
【００４２】
図９に示すように、ＡＮＤ回路１５ａの出力ＡＯＵＴに「Ｈ」レベルの検出信号が出力されることは、フリップフロップ１３によりフレームパルス信号ＦＰＩＮを３度ラッチしたことを示しており、フレームパルス信号ＦＰＩＮの立ち上がり／立ち下がりタイミングとクロックＣＬＫ’の立ち上がりタイミングとが同期した最悪の位相関係であることを示している。したがって、最悪位相調整量から１８０度ずれた位相が、フレームパルス信号ＦＰＩＮの有意期間長の中央となり、このタイミングでラッチすることにより安定したラッチ動作が得られる。
以上のように、本実施の形態では、フレームパルス信号のパルス幅が２クロック周期である場合であっても、第２の実施の形態と同様の効果を得ることができる。
【００４３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。第１〜第３の実施の形態では、異なるプリント配線基板や装置との間でフレームパルス信号の受け渡しを行う場合を例として説明したが、複数本のデータ信号を受け渡すことも可能である。図１１は本発明の第４の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図であり、図３と同様の構成には同一の符号を付してある。
【００４４】
本実施の形態では、送信側のユニット９０において、フリップフロップ９１によりクロックに同期してデータ信号をラッチすると共に、フリップフロップ９２によりクロックに同期してフレームパルス信号をラッチし、ｎ本のデータ信号とフレームパルス信号とを互いに同期した状態で並行して送出すると共にクロックを送出している。
【００４５】
受信側のユニット９３のフレームパルス信号ラッチ回路では、第２の実施の形態と同様の動作が行われる。加えて、フレームパルス信号ラッチ回路のフリップフロップ１９は、バッファ１８が受信したデータ信号ＤＩＮをクロックＣＬＫ’に同期してラッチして、データ信号ＤＯＵＴを出力する。
【００４６】
こうして、本実施の形態では、１本のフレームパルス信号に対して、ｎ本のデータ信号を同一のクロックで受け渡す場合は、フレームパルス信号を用いて受信側クロックの最適位相化が図られるため、並送されるデータ信号のラッチも位相も最適化が図られ、複数本のデータ信号を正確にラッチすることができるので、多ビットのデータ信号を確実に伝送することができる。
【００４７】
なお、本実施の形態では、フレームパルス信号のパルス幅が１クロック周期である場合について説明しているが、フレームパルス信号のパルス幅が２クロック周期以上である場合にも同様に適用できることは言うまでもない。
【００４８】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図１２は本発明の第５の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
第２の実施の形態では、パルス幅伸張部としてバッファ１０を用いたが、本実施の形態は、バッファ伸張部を、入力フレームパルス信号ＦＰを遅延させる遅延ゲート５０と、遅延ゲート５０の出力ＧＯＵＴと入力フレームパルス信号ＦＰとの論理和の結果をフレームパルス信号ＦＰＩＮとして出力するＯＲ回路５１とから構成したものである。
【００４９】
図１３に示すように、入力フレームパルス信号ＦＰを遅延ゲート５０により遅延量Ｔｐｄ＿ｄだけ遅延させ、遅延させた信号ＧＯＵＴと入力フレームパルス信号ＦＰとの論理和をとることにより、パルス幅を広げることができ、フレームパルス信号ＦＰＩＮを生成することができる。
【００５０】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図１４は本発明の第６の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
本実施の形態は、バッファ伸張部として差動バッファ６０を用いたものである。図１５に示すように、差動バッファ６０のスレッショルド電圧Ｖｔを調整することにより、フレームパルス信号ＦＰＩＮのパルス幅を変えることができる。
【産業上の利用可能性】
【００５１】
本発明は、フレームパルス信号をラッチする技術に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
【図２】図１のフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
【図３】本発明の第２の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
【図４】図３のフレームパルス信号ラッチ回路の位相調整時の動作を説明するためのタイミングチャートである。
【図５】図４の時間を拡大したタイミングチャートである。
【図６】図３のフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
【図７】本発明の第２の実施の形態においてフレームパルス信号のパルス幅を１クロック周期より長くする方法を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
【図９】図８のフレームパルス信号ラッチ回路の位相調整時の動作を説明するためのタイミングチャートである。
【図１０】図８のフレームパルス信号ラッチ回路の位相調整時の動作を示すフローチャートである。
【図１１】本発明の第４の実施の形態に係るフレームパルス信号ラッチ回路の構成を示すブロック図である。
【図１２】本発明の第５の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
【図１３】図１２のパルス幅伸張部の動作を説明するためのタイミングチャートである。
【図１４】本発明の第６の実施の形態に係るパルス幅伸張部の構成を示すブロック図である。
【図１５】図１４のパルス幅伸張部の動作を説明するためのタイミングチャートである。
【図１６】関連するフレームパルス信号ラッチ回路の構成を示すブロック図である。
【図１７】図１６のフレームパルス信号ラッチ回路のラッチ有効範囲を示す図である。
【符号の説明】
【００５３】
１…パルス幅伸張部、２，１０，１１，１８…バッファ、３…位相調整部、４，１３，１４，１７，９１，９２，９３…フリップフロップ、５…レーシング検出部、６…制御部、１２…ＰＬＬ回路、１５，１５ａ…ＡＮＤ回路、１６…制御回路、５０…遅延ゲート、５１…ＯＲ回路、６０…差動バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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