(57)【特許請求の範囲】
【請求項１】
一端がグランドに接続された第１〜第Ｎ−１（Ｎは偶数）のキャパシタと、
一端が前記第１〜第Ｎ−１のキャパシタの他端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、
一端が直流電源に接続され、他端が前記第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のスイッチ素子の一端に接続されたインダクタと、
前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、
を有することを特徴とする交流電流発生回路。
【請求項２】
一端がグランドに接続された第１〜第Ｍ（Ｍは奇数）のキャパシタと、
一端が前記第１〜第Ｍのキャパシタの他端にそれぞれ接続された第１〜第Ｍのスイッチ素子と、
グランドと直流電源との間に直列に接続された第Ｍ＋１〜第Ｎ（Ｎは偶数）のキャパシタと、
一端が前記第Ｍ＋１〜第Ｎのキャパシタの直流電源側の一端に接続された第Ｍ＋１〜第Ｎのスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のスイッチ素子の一端に接続されたインダクタと、
前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｍ，第Ｍ＋１，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、
を有することを特徴とする交流電流発生回路。
【請求項３】
前記第１〜第Ｎ−１のスイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、
前記第１〜第Ｎ−１のスイッチ素子の一端における当該１周期後の電荷の変化ΔＱは、当該一端の電位の変化ΔＶと、Ｎ−１次の正方行列であり且つ正値対象行列であるＦとを用いて、ΔＱ＝Ｆ・ΔＶの関係式で表現されることを特徴とする請求項１又は２に記載の交流電流発生回路。
【請求項４】
前記制御手段は、時間ｔにおいて前記インダクタで発生する交流電流ｉ（ｔ）の１周期の時間をＴとし、当該交流電流ｉ（ｔ）の値がある時間ｔａにおいてｉ（ｔａ）＝０（ゼロ）の時にｔａ＋Ｔ／２を基点とした場合に前記交流電流ｉ（ｔ）が奇関数であることを保ちつつ、前記第１〜第Ｎのスイッチ素子をオンに制御する時間を変調することを特徴とする請求項１乃至３のいずれか１項に記載の交流電流発生回路。
【請求項５】
前記制御手段により変調された前記交流電流の波形は、正弦波形であることを特徴とする請求項４に記載の交流電流発生回路。
【請求項６】
前記第１〜第Ｎ−１のスイッチ素子の一端を、定電圧電源として用いることを特徴とする請求項１乃至５のいずれか１項に記載の交流電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源から交流電流を発生する交流電流発生回路の技術に関する。
【背景技術】
【０００２】
図１４は、従来の交流電流発生回路の回路構成の一例を示す回路図である。この従来の交流電流発生回路は、Ｖ／２［ｖ］の直流電圧を発生する第１の直流電源１０ａと、Ｖ［ｖ］の直流電圧を発生する第２の直流電源１０ｂと、一端が第１の直流電源１０ａに接続された第１のスイッチ素子１３ａと、一端が第２の直流電源１０ｂに接続された第２のスイッチ素子１３ｂと、一端が第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端とに接続され、他端がグランド１１に接続された第０のスイッチ素子１３ｚと、一端が第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端がＶ／２［ｖ］の直流電圧点に接続されたインダクタ１４と、第０のスイッチ素子１３ｚと第１のスイッチ素子１３ａと第２のスイッチ素子１３ｂとを、第０，第１，第２の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。
【０００３】
ここで、説明の都合上、第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１のスイッチ素子１３ａをオンに制御する信号を第１の制御信号Ｔ１と称し、第２のスイッチ素子１３ｂをオンに制御する信号を第２の制御信号Ｔ２と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【０００４】
図１５は、各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧Ｖｏｕｔの波形を示した波形図である。時間ｔ０から時間ｔ１の間は、制御回路１５からの第０の制御信号Ｔ０の入力により第０のスイッチ素子１３ｚがオンに制御されるので、出力端子から出力される出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。時間ｔ１から時間ｔ２の間は、第０のスイッチ素子１３ｚがオフに制御されると共に第１の制御信号Ｔ１の入力により第１のスイッチ素子１３ａがオンに制御されるので、出力電圧ＶｏｕｔはＶ／２［ｖ］になる。時間ｔ２から時間ｔ３の間は、第１のスイッチ素子１３ａがオフに制御されると共に第２の制御信号Ｔ２の入力により第２のスイッチ素子１３ｂがオンに制御されるので、出力電圧ＶｏｕｔはＶ［ｖ］になる。時間ｔ３から時間ｔ４の間は、第２のスイッチ素子１３ｂがオフに制御されると共に第１の制御信号Ｔ１の入力により第１のスイッチ素子１３ａがオンに制御されるので、出力電圧ＶｏｕｔはＶ／２［ｖ］になる。時間ｔ４から時間ｔ５の間は、第１のスイッチ素子１３ａがオフに制御されると共に第０の制御信号Ｔ０の入力により第０のスイッチ素子１３ｚがオンに制御されるので、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。以降、同様の動作を繰り返すことで、出力端子から出力される出力電圧Ｖｏｕｔの波形は、図１５に示すように、０［ｖ］→Ｖ／２［ｖ］→Ｖ［ｖ］→Ｖ／２［ｖ］→０［ｖ］の階段状の連続波形となる。
【０００５】
次に、インダクタ１４で発生する電流Ｉについて説明する。まず、インダクタ１４に印加される印加電圧Ｅは、前述したようにインダクタ１４の他端はＶ／２［ｖ］の直流電圧点に接続されているため、出力電圧Ｖｏｕｔを用いて式（１）で表現することができる。
【数１】
0004971921.tif 000002
【０００６】
また、インダクタ１４を流れる電流Ｉは、式（２）で表現することができる。
【数２】
0004971921.tif 000003
【０００７】
但し、Ｌはインダクタ１４の自己インダクタンス、ｄＩ／ｄｔは単位時間当りの電流の変化率を意味するものである。
【０００８】
従って、インダクタ１４で発生する電流Ｉは時間の１次関数であり、式（３）に示すように変化することがわかる。
【数３】
0004971921.tif 000004
【０００９】
但し、Ｉ０は定数である。
【００１０】
即ち、時間の変化に伴って発生する電流Ｉは、図１６で示す波形となる。図１６は、図１５に示す出力電圧Ｖｏｕｔによりインダクタ１４で発生する電流Ｉの波形を示す波形図である。出力端子から出力される出力電圧Ｖｏｕｔは、図１５に示すように、時間ｔ０から時間ｔ１の間で０［ｖ］，時間ｔ１から時間ｔ２の間でＶ／２［ｖ］，時間ｔ２から時間ｔ３の間でＶ［ｖ］なので、これらの時間幅に対応するそれぞれの印加電圧Ｅは、式（１）を用いて、＋Ｖ／２［ｖ］，０［ｖ］，−Ｖ／２［ｖ］と算出することができる。そして、算出した印加電圧Ｅの値を式（２）に代入することで、それらの期間でそれぞれ発生する電流Ｉの傾きｄＩ／ｄｔを、＋Ｖ／２Ｌ［Ａ／ｓｅｃ］，０，−Ｖ／２Ｌ［Ａ／ｓｅｃ］と算出することができる。
【００１１】
従って、図１４に示す従来の交流電流発生回路によれば、図１６に示す交流電流の波形を得ることができる。
【００１２】
そして、図１６に示す交流電流の波形をより正弦波に近似させるため、非特許文献１に開示されたＰＷＭ（Pulse Width Modulation）制御の技術が用いられる。ＰＷＭ制御とは、インダクタ１４に印加される印加電圧Ｅの印加時間を時間に対して変調する制御方法である。インダクタ１４に印加される印加電圧Ｅは、前述したように、−Ｖ／２［ｖ］，０［ｖ］，Ｖ／２［ｖ］の３種類なので、これら３種類の電圧をインダクタ１４に印加する３レベルの場合に、ＰＷＭ制御を適用した動作について説明する。
【００１３】
図１７は、３レベルのＰＷＭ制御を行った場合にインダクタ１４に印加される印加電圧Ｅ、及び、印加電圧Ｅの印加によりインダクタ１４で発生する電流Ｉの波形の一例を示す波形図である。図１７の上側に示す印加電圧Ｅの波形の領域Ａは、印加電圧Ｅをロー（Ｌｏｗ）とする時間が前後の領域よりも長く、同波形の領域Ｂは、印加電圧Ｅをハイ（Ｈｉｇｈ）とする時間が前後の領域よりも長くなるよう制御されている。このとき、より長い時間スケールで見た場合、インダクタ１４で発生する電流Ｉは、図１７の下側に示すように、図１６で示す波形よりも正弦波に近い交流電流の波形となる。
【００１４】
また、印加電圧Ｅを制御することにより、図１８に示すような印加電圧Ｅ及び電流Ｉを発生させることも可能である。図１８は、３レベルのＰＷＭ制御を行った場合にインダクタ１４に印加される印加電圧Ｅ、及び、印加電圧Ｅの印加によりインダクタ１４で発生する電流Ｉの波形の他の一例を示す波形図である。
【００１５】
しかしながら、ＰＷＭ制御により、図１４で示す従来の交流電流発生回路で発生した電流の波形は、図１７及び図１８の下側に示すように非常に大きな高調波成分の歪みを持つ交流波形となる。例えば、図１８に示す交流電流の波形を用いてスピーカの駆動を行った場合には、歪み成分の影響により非常に大きなノイズが発生し、また、図１７に示す交流波形を用いてモータ駆動を行った場合には、歪み成分の影響により非常に大きな騒音が発生してしまう。
【００１６】
このような高調波成分の歪みを防止する方法として、１個の直流電源とＮ個（Ｎは偶数）のキャパシタとを用いる技術が非特許文献２に開示されている。図１９は、従来の交流電流発生回路の回路構成の他の一例を示す回路図である。この交流電流発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、グランド１１ａと直流電源１０との間に直列に接続された第１〜第４のキャパシタ１２ａ〜１２ｄと、一端が第１〜第４のキャパシタ１２ａ〜１２ｄの直流電源側の一端に接続された第１〜第４のスイッチ素子１３ａ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタ１２ｂと第３のキャパシタ１２ｃとの間（即ち、Ｖ／２［ｖ］の直流電圧点）に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。
【００１７】
ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ１〜Ｃ４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端の電圧を、第１〜第４のノード電圧Ｖｃ１〜Ｖｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ１〜Ｔ４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【００１８】
ここで、グランド１１ａから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間のノード電圧をＶｃｉとした場合、各ノード電位Ｖｃｉは、ｉ×Ｖ／Ｎに収束することが非特許文献２に開示されている。但し、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはキャパシタの総数である。これにより、図１９に示す交流電流発生回路における出力端子の出力電圧Ｖｏｕｔの波形は、図２０に示すように、０［ｖ］→Ｖ／４［ｖ］→Ｖ／２［ｖ］→３Ｖ／４［ｖ］→Ｖ［ｖ］→３Ｖ／４［ｖ］→Ｖ／２［ｖ］→Ｖ／４［ｖ］→０［ｖ］の階段状の連続波形となる。
【００１９】
また、各ノード電位Ｖｃｉが上述したようにｉ×Ｖ／Ｎに収束し、安定した動作を提供することは、ＳＰＩＣＥによるシミュレーションの結果からも確認されている。図２１は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示すシミュレーション結果である。このシミュレーション結果は、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第４のキャパシタ容量Ｃ１〜Ｃ４を２０［ｐＦ］としたシミュレーション結果である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］であり、このインダクタ１４の他端に接続された直流電圧点の電圧はＶＣ２としている。また、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。更に、周期を２００［ｎｓ］としている。なお、第４のノード電圧Ｖｃ４は、直流電源１０に直接接続されているので、この第４のノード電圧Ｖｃ４に出力される電圧は２．０［ｖ］になることは当然であるため、ここでは、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３についてのみ説明する。
【００２０】
図２１に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００２１】
図２２は、９９．６［μｓ］から１００．０［μｓ］の時間における出力電圧Ｖｏｕｔのシミュレーション波形を示す図である。図２２で示す出力電圧Ｖｏｕｔの波形は、前述したように第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３が収束しているので、明瞭な階段状の波形であることを確認することができる。なお、図２２及び後述する図２３に示す時間の領域ｒ０，領域ｒ１，領域ｒ２，領域ｒ３，領域ｒ４，領域ｒ５，領域ｒ６，領域ｒ７は、図２０に示す、第０の制御信号Ｔ０，第１の制御信号Ｔ１，第２の制御信号Ｔ２，第３の制御信号Ｔ３，第４の制御信号Ｔ４，第３の制御信号Ｔ３，第２の制御信号Ｔ２，第１の制御信号Ｔ１が入力される時間のそれぞれに対応している。
【００２２】
ここで、インダクタ１４に印加される各領域ｒ０〜ｒ７の印加電圧Ｅは、前述したようにインダクタ１４の他端にはＶｃ２（＝１．０［ｖ］）の直流電圧点が接続されているため、Ｅ＝Ｖｃ２−Ｖｏｕｔを用いて、１．０［ｖ］，０．５［ｖ］，０［ｖ］，−０．５［ｖ］，−１．０［ｖ］，−０．５［ｖ］，０［ｖ］，０．５［ｖ］と算出することができる。そして、算出した印加電圧Ｅの値を式（２）に代入することで、それらの期間でそれぞれ発生する電流Ｉの傾きであるｄＩ／ｄｔを算出することができる。
【００２３】
図２３は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。例えば、図２２の領域ｒ２及び領域ｒ６の場合、上記計算での印加電圧Ｅは０［ｖ］なので、インダクタ１４に電圧は印加されないはずである。図２３に示すシミュレーション結果においても、同領域における電流Ｉの値は一定となっている。
【００２４】
また、図２２の領域ｒ３及び領域ｒ５の場合、上記計算での印加電圧Ｅは−０．５［ｖ］なので、時間の経過に従い一定の傾きで電流は変化するはずである。図２３に示すシミュレーション結果においても、同領域における電流Ｉは所定の傾きで直線状に変化している。
【００２５】
更に、図２２の領域ｒ４の場合、上記計算での印加電圧Ｅは−１．０［ｖ］なので、時間の経過に従い、領域ｒ３及び領域ｒ５の場合よりも２倍の傾きで電流は変化するはずである。図２３に示すシミュレーション結果においても、同領域における電流Ｉは領域ｒ３及び領域ｒ５の場合よりも２倍の傾きで直線状に変化している。
【００２６】
即ち、時間の変化に伴って発生する電流Ｉは、時間ｔ＝０の時に電流Ｉ＝０とした場合に、図２４で示す波形となる。また、１周期後（Ｔ＝８×Δｔ）の電流Ｉは、周期性により０（ゼロ）となる。
【００２７】
従って、図１９に示す交流電流発生回路を用いることにより、歪みの小さい交流電流を発生することが可能となる。
【非特許文献１】「半導体電力変換回路」、第２版、社団法人電気学会、オーム社、1987年8月20日、p.141
【非特許文献２】S. Nakata、「Stability of an adiabatic circuit with inductive load using 1D-capaciror array between the power supply and ground」、IEICE Elections Express、2007、vol.4、No.15、p.485-491
【非特許文献３】S. Nakata、「The stability of adiabatic reversible logic using asymmetric tank capacitors and its application to SRAM」、IEICE Elections Express、2005、vol.2、No.20、p.512-518
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、図１９に示す交流電流発生回路は、複数のキャパシタを直流電源１０とグランド１１ａとの間に直列接続する必要があるため、キャパシタの接続方法が極めて限定的であり、その自由度が小さいという問題があった。
【００２９】
本発明は、上記を鑑みてなされたものであり、簡易で自由度の大きい回路構成で歪みの小さい交流電流を発生する交流電流発生回路を提供することを課題とする。
【課題を解決するための手段】
【００３０】
第１の請求項に係る発明は、一端がグランドに接続された第１〜第Ｎ−１（Ｎは偶数）のキャパシタと、一端が前記第１〜第Ｎ−１のキャパシタの他端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、一端が直流電源に接続され、他端が前記第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のスイッチ素子の一端に接続されたインダクタと、前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、を有することを要旨とする。
【００３１】
本発明にあっては、一端がグランドに接続された第１〜第Ｎ−１（Ｎは偶数）のキャパシタと、一端が第１〜第Ｎ−１のキャパシタの他端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、一端が直流電源に接続され、他端が第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端と第０のスイッチ素子の一端とに接続され、他端が第Ｎ／２のスイッチ素子の一端に接続されたインダクタとを備え、第０のスイッチ素子及び第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することにより、１つの直流電源を用いて所定の電圧に収束した階段状の電圧をインダクタに印加するため、簡易で自由度の大きい回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【００３２】
第２の請求項に係る発明は、一端がグランドに接続された第１〜第Ｍ（Ｍは奇数）のキャパシタと、一端が前記第１〜第Ｍのキャパシタの他端にそれぞれ接続された第１〜第Ｍのスイッチ素子と、グランドと直流電源との間に直列に接続された第Ｍ＋１〜第Ｎ（Ｎは偶数）のキャパシタと、一端が前記第Ｍ＋１〜第Ｎのキャパシタの直流電源側の一端に接続された第Ｍ＋１〜第Ｎのスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のスイッチ素子の一端に接続されたインダクタと、前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｍ，第Ｍ＋１，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、を有することを要旨とする。
【００３３】
本発明にあっては、一端がグランドに接続された第１〜第Ｍ（Ｍは奇数）のキャパシタと、一端が第１〜第Ｍのキャパシタの他端にそれぞれ接続された第１〜第Ｍのスイッチ素子と、グランドと直流電源との間に直列に接続された第Ｍ＋１〜第Ｎ（Ｎは偶数）のキャパシタと、一端が第Ｍ＋１〜第Ｎのキャパシタの直流電源側の一端に接続された第Ｍ＋１〜第Ｎのスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端と第０のスイッチ素子の一端とに接続され、他端が第Ｎ／２のスイッチ素子の一端に接続されたインダクタとを備え、第０のスイッチ素子及び第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｍ，第Ｍ＋１，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することにより、１つの直流電源を用いて所定の電圧に収束した階段状の電圧をインダクタに印加するため、簡易で自由度の大きい回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【００３４】
第３の請求項に係る発明は、前記第１〜第Ｎ−１のスイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、前記第１〜第Ｎ−１のスイッチ素子の一端における当該１周期後の電荷の変化ΔＱは、当該一端の電位の変化ΔＶと、Ｎ−１次の正方行列であり且つ正値対象行列であるＦとを用いて、ΔＱ＝Ｆ・ΔＶの関係式で表現されることを要旨とする。
【００３５】
第４の請求項に係る発明は、前記制御手段が、時間ｔにおいて前記インダクタで発生する交流電流ｉ（ｔ）の１周期の時間をＴとし、当該交流電流ｉ（ｔ）の値がある時間ｔａにおいてｉ（ｔａ）＝０（ゼロ）の時にｔａ＋Ｔ／２を基点とした場合に前記交流電流ｉ（ｔ）が奇関数であることを保ちつつ、前記第１〜第Ｎのスイッチ素子をオンに制御する時間を変調することを要旨とする。
【００３６】
第５の請求項に係る発明は、前記制御手段により変調された前記交流電流の波形は、正弦波形であることを要旨とする。
【００３７】
第６の請求項に係る発明は、前記第１〜第Ｎ−１のスイッチ素子の一端を、定電圧電源として用いることを要旨とする。
【発明の効果】
【００３８】
本発明によれば、簡易で自由度の大きい回路構成で歪みの小さい交流電流を発生する交流電流発生回路を提供することができる。
【発明を実施するための最良の形態】
【００３９】
〔第１の実施の形態〕
＜交流電流発生回路の回路構成についての説明＞
図１は、第１の実施の形態に係る交流電流発生回路の回路構成を示す回路図である。この交流電流発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、一端がグランド１１ａ〜１１ｃにそれぞれ接続された第１〜第３のキャパシタ１２ａ〜１２ｃと、一端が第１〜第３のキャパシタ１２ａ〜１２ｃの他端にそれぞれ接続された第１〜第３のスイッチ素子１３ａ〜１３ｃと、一端が直流電源１０に接続され、他端が第１〜第３のスイッチ素子１３ａ〜１３ｃの他端に接続された第４のスイッチ素子１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｄに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御回路１５と、を備えた構成である。
【００４０】
ここで、第１〜第３のキャパシタ１２ａ〜１２ｃのそれぞれの容量を、第１〜第３のキャパシタ容量Ｃ１〜Ｃ３と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端を第１〜第４のノードと称し、これら各ノードに発生する電圧を第１〜第４のノード電圧Ｖｃ１〜Ｖｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ１〜Ｔ４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【００４１】
第１のスイッチ素子１３ａは、例えば図２に示すように、ｎＭＯＳＦＥＴ（negative Metal Oxide Semiconductor Field Effect Transistor）とｐＭＯＳＦＥＴ（positive Metal Oxide Semiconductor Field Effect Transistor）とを並列接続させたアナログＣＭＯＳスイッチを用いることができる。図２に示す回路で構成された第１のスイッチ素子１３ａは、第１の制御信号Ｔ１が入力された場合に、Ｔ１はＨｉｇｈ，ＮＴ１はＬｏｗとなる。この時、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは共にオンとなる。第１の制御信号Ｔ１が入力されない場合には、Ｔ１はＬｏｗ，ＮＴ１はＨｉｇｈとなる。この時、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは共にオフとなる。第０のスイッチ素子１３ｚ及び第２〜第４のスイッチ素子１３ｂ〜１３ｄの場合についても、図２に示す回路と同様の回路を用いることができる。また、図２で示す回路以外にも、１個のｎＭＯＳＦＥＴを用いて各スイッチ素子を構成してもよい。
【００４２】
＜交流電流発生回路の動作についての説明＞
次に、図１に示す交流電流発生回路の動作について説明する。図３は、各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧Ｖｏｕｔの波形を示した波形図である。
【００４３】
制御回路１５は、時間ｔ０から時間ｔ１の間に、第０の制御信号Ｔ０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ１０１）。これにより、出力端子は第０のスイッチ素子１３ｚを介してグランド１１ｄに接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００４４】
次に、制御回路１５は、時間ｔ１から時間ｔ２の間に、第０のスイッチ素子１３ｚをオフに制御すると共に第１の制御信号Ｔ１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０２）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００４５】
そして、制御回路１５は、時間ｔ２から時間ｔ３の間に、第１のスイッチ素子１３ａをオフに制御すると共に第２の制御信号Ｔ２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０３）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００４６】
続いて、制御回路１５は、時間ｔ３から時間ｔ４の間に、第２のスイッチ素子１３ｂをオフに制御すると共に第３の制御信号Ｔ３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０４）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００４７】
そして、制御回路１５は、時間ｔ４から時間ｔ５の間に、第３のスイッチ素子１３ｃをオフに制御すると共に第４の制御信号Ｔ４を出力して第４のスイッチ素子１３ｄをオンに制御する（ステップＳ１０５）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００４８】
その後、制御回路１５は、時間ｔ５から時間ｔ６の間に、第４のスイッチ素子１３ｄをオフに制御すると共に第３の制御信号Ｔ３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０６）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００４９】
そして、制御回路１５は、時間ｔ６から時間ｔ７の間に、第３のスイッチ素子１３ｃをオフに制御すると共に第２の制御信号Ｔ２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０７）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００５０】
その後、制御回路１５は、時間ｔ７から時間ｔ８の間に、第２のスイッチ素子１３ｂをオフに制御すると共に第１の制御信号Ｔ１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０８）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００５１】
最後に、制御回路１５は、時間ｔ８から時間ｔ９（図示せず）の間に、第１のスイッチ素子１３ａをオフに制御すると共に第０の制御信号Ｔ０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ１０９）。これにより、出力端子は第０のスイッチ素子１３ｚを介してグランド１１ｄに接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００５２】
ここで、各ノード電圧をＶｃｉとした場合に、ステップＳ１０１〜ステップＳ１０９の動作を繰り返すことにより、ステップＳ１０２〜ステップＳ１０８において出力端子から出力される出力電圧Ｖｏｕｔはｉ×Ｖ／Ｎに収束する。但し、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎ（Ｎは偶数）はノードの総数である。
【００５３】
本実施の形態の場合、第１のノード電圧Ｖｃ１は１×Ｖ／４に収束するため、ステップＳ１０２及びステップＳ１０８の場合の出力電圧ＶｏｕｔはＶ／４［ｖ］になる。また、第２のノード電圧Ｖｃ２は２×Ｖ／４に収束するため、ステップＳ１０３及びステップＳ１０７の場合の出力電圧ＶｏｕｔはＶ／２［ｖ］になる。更に、第３のノード電圧Ｖｃ３は３×Ｖ／４に収束するため、ステップＳ１０４及びステップＳ１０６の場合の出力電圧Ｖｏｕｔは３Ｖ／４［ｖ］になる。また、第４のノード電圧Ｖｃ４はＶであるから、ステップＳ１０５の場合の出力電圧ＶｏｕｔはＶ［ｖ］になる。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述する。
【００５４】
従って、１つの直流電源１０を用いて、図３に示すような階段的な出力電圧Ｖｏｕｔをインダクタ１４に印加電圧Ｅとして印加することができる。
【００５５】
＜シミュレーション結果についての説明＞
続いて、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果と、段階的な印加電圧Ｅとその印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果とについて説明する。
【００５６】
最初に、出力端子から出力される出力電圧Ｖｏｕｔが、ｉ×Ｖ／Ｎに収束することを示すシミュレーション結果について説明する。図４は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第１のシミュレーション結果である。この第１のシミュレーション結果は、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第３のキャパシタ容量Ｃ１〜Ｃ３を２０［ｐＦ］としたシミュレーション結果である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］である。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。また、周期Ｔを２００［ｎｓ］としている。なお、第４のノード電圧Ｖｃ４は、直流電源１０に直接接続されているので、この第４のノード電圧Ｖｃ４に出力される電圧は２．０［ｖ］になることは当然であるため、ここでは、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３についてのみ説明する。
【００５７】
図４に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］（＝１×２［ｖ］／４），第２のノード電圧Ｖｃ２は１．０［ｖ］（＝２×２［ｖ］／４），第３のノード電圧Ｖｃ３は１．５［ｖ］（＝３×２［ｖ］／４）に収束していることを確認することができる。
【００５８】
図５は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第２のシミュレーション結果である。第３のキャパシタ容量Ｃ３を１００［ｐＦ］に変更し、他は第１のシミュレーション結果で用いたそれぞれの値と同じである。キャパシタの容量を変更した場合であっても、第１のシミュレーション結果と同様に、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。これらシミュレーション結果により、キャパシタの容量に依存することなく、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを確認することができる。
【００５９】
なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束するシミュレーション結果のみについて説明したが、その収束する理由については後述する。
【００６０】
次に、段階的な印加電圧Ｅと、その印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果について説明する。図６は、１００．０［μｓ］経過時における出力電圧Ｖｏｕｔのシミュレーション波形を示す図である。図６で示すＶｏｕｔの波形は、前述したように第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３が収束しているので、明瞭な階段状の波形であることを確認することができる。なお、図６及び後述する図７に示す領域ｒ０〜領域ｒ７のそれぞれは、図３を用いて説明したステップＳ１０１〜ステップＳ１０８にそれぞれ対応している。
【００６１】
図７は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。同図から、インダクタ１４で発生する電流Ｉの曲線は、正弦波に近い波形であり、滑らかな曲線であることが確認できる。なお、図６及び図７に示すそれぞれの波形は、図２２及び図２３で示すそれぞれの波形と同じ波形となっている。従って、図１９に示す従来の交流電流発生回路の構成よりもキャパシタの数が１個少ない簡易な構成の交流電流発生回路を用いて、歪みの小さい交流電流を発生することができる。キャパシタの数量を更に増加することにより、より滑らかな交流電流を発生できることは言うまでも無い。
【００６２】
＜出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由についての説明＞
各スイッチ素子を順次オンに制御することにより、各キャパシタの持つキャパシタ容量に依存することなく、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由について説明する。なお、ここでは、階段状の出力電圧Ｖｏｕｔを構成する各電圧をステップ電圧と称し、ｉ番目のステップ電圧に対するノード電圧をＶｃｉ、ステップ電圧との差分をＶｉ（即ち、Ｖｉ＝Ｖｉ−ｉ×Ｖ／Ｎ）、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間である１周期後のＶｉの変化分をΔＶｉとする。また、ｉ番目のステップ電圧を生成する各ノードの電荷量をＱｉ、１周期後のＱｉの変化分をΔＱｉとする。このとき、非特許文献２，３に開示された技術から、式（４）〜式（６）が成立する。
【数４】
0004971921.tif 000005
【数５】
0004971921.tif 000006
【数６】
0004971921.tif 000007
【００６３】
但し、ＡはＮ次の正方行列、Ｆは（Ｎ−１）次の正方行列である。また、εは、図２４において、ノイズが入ったと仮定して、ｔ＝０におけるノイズ電流ε＝ｉ（０）を示している。なお、ノイズが無い状態では、ε＝０である。
【００６４】
ここで、ｑ＋とｖ＋というベクトルを式（７）として定義する。
【数７】
0004971921.tif 000008
【００６５】
式（５）〜式（７）から、式（８）を得ることができる。
【数８】
0004971921.tif 000009
【００６６】
ここでＦ＋は、Ｎ次の正方行列である。また、式（４）及び式（７）から、式（９）を得ることができる。
【数９】
0004971921.tif 000010
【００６７】
また、式（８）及び式（９）から、式（１０）を得ることができる。
【数１０】
0004971921.tif 000011
【００６８】
次に、行列Ｆ＋の性質について説明する。Ｆは正値対称行列であるから、Ｆ＋も正値対称行列である。正値対称行列であれば、非特許文献２に開示された技術から、ＰｔＦ＋Ｐ＝Ｉを満たす正則行列Ｐが存在する。なお、ＰｔＦ＋Ｐは、通常、合同変換（congruent transformation）と称されている。
【００６９】
続いて、ジョルダン標準形の行列理論について説明する。この行列理論では、任意の行列Ｋに対して、Ｔ−１ＫＴをジョルダン標準形Ｊに変換する行列Ｔが存在している。従い、式（１１）とすることが可能である。
【数１１】
0004971921.tif 000012
【００７０】
ここで、Ｊはｎｉ次正方行列で対角成分αｉを持つジョルダン細胞Ｊｉ（αｉ，ｎｉ）の直和であるため、式（１２）を意味している。
【数１２】
0004971921.tif 000013
【００７１】
式（１１）は、最初にＰにより合同変換を行い、次にＴにより相似変換（similarity transformation）を行う事により、ＡとＦ＋をそれぞれジョルダン標準形Ｊと単位行列Ｉに変換できることを意味している。
【００７２】
式（１１）と、非特許文献２に開示された技術から、図１に示す交流電流発生回路の各ノード電圧Ｖｃｉ、即ち出力電圧Ｖｏｕｔはｉ×Ｖ／Ｎに収束する。
【００７３】
本実施の形態によれば、一端がグランド１１ａ〜１１ｃに接続された第１〜第３のキャパシタ１２ａ〜１２ｃと、一端が第１〜第３のキャパシタ１２ａ〜１２ｃの他端にそれぞれ接続された第１〜第３のスイッチ素子１３ａ〜１３ｃと、一端が直流電源１０に接続され、他端が第１〜第３のスイッチ素子１３ａ〜１３ｃの他端に接続された第４のスイッチ素子１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｄに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタの他端に接続されたインダクタ１４とを備え、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することにより、１つの直流電源を用いて所定の電圧に収束した階段状の電圧をインダクタ１４に印加するので、簡易で自由度の大きい回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【００７４】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態に係る交流電流発生回路の回路構成は、図１に示す第１の実施の形態に係る回路構成と同様なので、ここでは重複した説明は省略する。
【００７５】
第１の実施の形態に係る交流電流発生回路の動作では、図３に示したように、各スイッチ素子をオンに制御しておく時間幅を略同一とした場合について説明したが、本実施の形態では、その時間幅を示すパルス幅（ｔｉ＋１−ｔｉ）を変化させ、インダクタ１４に印加する印加電圧Ｅの印加時間を時間に対して変調するＰＷＭ制御を適用した場合について説明する。即ち、図６及び図７で示す領域ｒ０〜領域ｒ７のそれぞれの時間幅を、４０［ｎｓ］，２５［ｎｓ］，１０［ｎｓ］，２５［ｎｓ］，４０［ｎｓ］，２５［ｎｓ］，１０［ｎｓ］，２５［ｎｓ］にした場合のシミュレーション結果について説明する。なお、本実施の形態に係る交流電流発生回路の動作についても、第１の実施の形態で説明した動作と同様なので説明は省略する。
【００７６】
図８は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第３のシミュレーション結果である。各領域に対する時間幅の変更以外のシミュレーション条件は、図４で示したシミュレーション結果を得た場合のシミュレーション条件と同様なので、ここでは重複した説明は省略する。図４で示すシミュレーション結果と同様に、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００７７】
図９は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第４のシミュレーション結果である。各領域に対する時間幅の変更以外のシミュレーション条件は、図５で示した第２のシミュレーション結果を得た場合のシミュレーション条件と同様なので、ここでは重複した説明は省略する。図５で示す第２のシミュレーション結果と同様に、キャパシタの容量を変更した場合であっても、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００７８】
図１０は、１００．０［μｓ］経過時における出力電圧Ｖｏｕｔのシミュレーション波形を示す図である。図１１は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。ＰＷＭ制御により、各領域で印加される印加電圧Ｅの時間幅が変化していることを確認することができる。また、印加される印加電圧Ｅの各時間幅の変動により、インダクタ１４で発生する電流Ｉの波形が変化していることも確認することができる。更に、発生した電流Ｉの波形は、図７で示す波形よりも正弦波に近い波形であることを確認することができる。
【００７９】
従って、図１９に示す従来の交流電流発生回路の構成よりも簡易な構成の交流電流発生回路を用いて、歪みの小さい交流電流を発生することができる。また、ＰＷＭ制御することにより、より正弦波に近い交流電流を生成することができる。第１の実施の形態と同様に、キャパシタの数量を更に増加することにより、より滑らかな交流電流を発生できることは言うまでも無い。
【００８０】
式（２）で示す関係式から考察すれば、上述したＰＷＭ制御を用いて、Ｎを非常に大きくし、階段状の出力電圧Ｖｏｕｔの波形を正弦波に近い形状に設定すれば、インダクタ１４を流れる電流もこれを積分した波形、即ち、正弦波とすることが可能であることが分かる。
【００８１】
ここで、ＰＷＭ制御を行った場合に、各ノード電圧Ｖｃｉがｉ×Ｖ／Ｎに収束し、出力電圧Ｖｏｕｔが階段状の波形となることは、非特許文献２に開示された記載内容と同様に説明することができる。即ち、図２４において、ｉ（ｔ）がＴ＝８×Δｔの周期関数、且つ、ｔ＝４を基点としたとき奇関数、という条件を満たしながらｔｉ＋１−ｔｉのパルス幅を変調するものとする。このとき、ＰＷＭ制御した場合であっても、周期関数および奇関数という特徴より、ΔＱｉ＝Δε＝０が導かれる。即ち、周期性という条件から、Δε＝０を得ることができる。また、ｔｉ＋１−ｔｉが等しくなくとも奇関数という条件から、領域ｒ０におけるＶｃ２のノードからの電荷移動量Ｓ０は０（ゼロ）となる。また、ｔｉ＋１−ｔｉが等しくなくとも奇関数という条件から、領域ｒ４におけるＶｃ２のノードからの電荷移動量Ｓ４も０（ゼロ）となる。また、ｔｉ＋１−ｔｉが等しくなくとも奇関数という条件から、電荷移動量Ｓ１とＳ７の和は０（ゼロ）となる。また、同様に、電荷移動量Ｓ３とＳ５の和は０（ゼロ）となる。
【００８２】
従って、非特許文献２で開示された式である、ΔＱ０＝Ｓ０，ΔＱ１＝Ｓ１＋Ｓ７，ΔＱ３＝Ｓ３＋Ｓ５，ΔＱ４＝Ｓ４，ΔＱ２＝−ΔＱ０−ΔＱ１−ΔＱ３−ΔＱ４より、ΔＱｉ＝０となる。
【００８３】
仮に、階段状の波形がｉ×Ｖ／Ｎの安定状態でない場合には、ΔＱｉ＝Δε＝０の関係が成立しなくなる。このとき、安定状態からの差分を表すＶｉとεとが小さいと仮定すると、ΔＱｉとΔεをＶｉ＝ε＝０を中心にＶｉとεに関してテーラ展開を行い、Ｖｉとεの１次の項のみを用いて近似的にΔＱｉ及びΔεを表すことができる。即ち、第１の実施の形態で説明した式（４）が、本実施の形態におけるＰＷＭ制御の場合にも成立することが分かる。これにより、非特許文献２で示す場合と同様に、Ｖｉとεが０（ゼロ）に収束することが分かる。
【００８４】
本実施の形態によれば、第１の実施の形態で説明した交流電流発生回路において、インダクタに印加する印加電圧の時間幅を変調するので、より正弦波に近い交流電流を生成することができる。
【００８５】
〔第３の実施の形態〕
図１２は、第３の実施の形態に係る交流電流発生回路の回路構成を示す回路図である。この交流電流発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、一端がグランド１１ａに接続された第１のキャパシタ１２ａと、グランド１１ｂと直流電源１０との間に直列に接続された第２〜第４のキャパシタ１２ｂ〜１２ｄと、一端が第１のキャパシタ１２ａの他端に接続された第１のスイッチ素子１３ａと、一端が第２〜第４のキャパシタ１２ｂ〜１２ｄの直流電源側の一端に接続された第２〜第４のスイッチ素子１３ｂ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｃに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタ１２ｂと第３のキャパシタ１２ｃとの間に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。
【００８６】
ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ１〜Ｃ４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端を第１〜第４のノードと称し、これら各ノードに発生する電圧を第１〜第４のノード電圧Ｖｃ１〜Ｖｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ１〜Ｔ４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【００８７】
なお、図１２に示す交流電流発生回路は、図１９に示す従来の交流電流発生回路（図１２に示す（ｉ）の部分）と、図１に示す第１の実施の形態における交流電流発生回路（図１２に示す（ｉｉ）の部分）とを組み合わせた回路構成である。第１の実施の形態と比べてコンデンサの数量が異なるが、ノードの総数は同じである。
【００８８】
なお、本実施の形態に係る交流電流発生回路の動作は、第１の実施の形態で説明した動作と同様なので説明は省略する。
【００８９】
図１３は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第５のシミュレーション結果である。このシミュレーション条件は、図４で示したシミュレーション結果を得た場合のシミュレーション条件とキャパシタの値以外は同じなので、ここでは重複した説明は省略する。第１のキャパシタ容量Ｃ１を４０［ｐＦ］とし、第２〜第４のキャパシタ容量Ｃ２〜Ｃ４を２０［ｐＦ］としている。図４で示すシミュレーション結果と同様に、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００９０】
従って、第１の実施の形態と同様に、歪みの小さい交流電流を発生することができる。また、第１の実施の形態と同様に、キャパシタの数量を更に増加することにより、より滑らかな交流電流を発生できることは言うまでも無い。
【００９１】
ここで、図１２に示す回路構成の場合であっても、各ノード電圧Ｖｃｉがｉ×Ｖ／Ｎに収束することを説明する。第２〜第４のキャパシタ１２ｂ〜１２ｄと第２〜第４のスイッチ素子１３ｂ〜１３ｄとで構成された回路は、前述したように図１９に示す従来の交流電流発生回路と同様の回路構成であるので、この回路構成おけるＦは式（１３）となる（非特許文献２参照）。
【数１３】
0004971921.tif 000014
【００９２】
従って、図１２に示す回路構成において、式（６）及び式（１３）を用いることにより、Ｆを式（１４）に変形することができる。
【数１４】
0004971921.tif 000015
【００９３】
Ｆ２は正値対象行列なので、非特許文献２に開示された技術に基づけば、各ノード電圧Ｖｃｉがｉ×Ｖ／Ｎに収束することがわかる。
【００９４】
なお、図１２に示す（ｉｉ）の部分を、第１の実施の形態で説明した図１に示す第１〜第３のキャパシタ１２ａ〜１２ｃと、第１〜第３のスイッチ素子１３ａ〜１３ｃとに代えた場合であっても、同様の効果が得られることは言うまでも無い。その場合には、ノードの数量が４つから６つに増加するものの、総数としては偶数なので、第１〜第３の実施の形態で説明したのと同様の理由から、各ノード電圧Ｖｃｉはｉ×Ｖ／Ｎに収束する。
【００９５】
最後に、第１〜第３の実施の形態で説明した交流電流発生回路は、出力端子で発生する階段状の出力電圧を利用することで、複数の低電圧を生成する定電圧電源として用いることも可能である。例えば、この定電圧を利用することで、定電圧とグランドとの間に接続したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を動作させることも可能である。このとき、出力端子の電圧に対してノイズが発生する可能性があるが、ＬＳＩの消費電力が非常に小さい場合には、このノイズは小さくなるので、前述したように所定の電圧に収束することになり、定電圧として利用することができる。
【００９６】
本実施の形態によれば、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、一端がグランド１１ａに接続された第１のキャパシタ１２ａと、グランド１１ｂと直流電源１０との間に直列に接続された第２〜第４のキャパシタ１２ｂ〜１２ｄと、一端が第１のキャパシタ１２ａの他端に接続された第１のスイッチ素子１３ａと、一端が第２〜第４のキャパシタ１２ｂ〜１２ｄの直流電源側の一端に接続された第２〜第４のスイッチ素子１３ｂ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｃに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタ１２ｂと第３のキャパシタ１２ｃとの間に接続されたインダクタ１４とを備え、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することにより、１つの直流電源を用いて所定の電圧に収束した階段状の電圧をインダクタ１４に印加するので、簡易で自由度の大きい回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【図面の簡単な説明】
【００９７】
【図１】第１の実施の形態に係る交流電流発生回路の回路構成を示す回路図である。
【図２】各スイッチ素子の回路構成を示す回路図である。
【図３】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図４】第１〜第３のノード電圧に出力される電圧値を示す第１のシミュレーション結果である。
【図５】第１〜第３のノード電圧に出力される電圧値を示す第２のシミュレーション結果である。
【図６】１００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。
【図７】インダクタで発生した電流のシミュレーション波形を示す図である。
【図８】第１〜第３のノード電圧に出力される電圧値を示す第３のシミュレーション結果である。
【図９】第１〜第３のノード電圧に出力される電圧値を示す第４のシミュレーション結果である。
【図１０】１００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。
【図１１】インダクタで発生した電流のシミュレーション波形を示す図である。
【図１２】第３の実施の形態に係る交流電流発生回路の回路構成を示す回路図である。
【図１３】第１〜第３のノード電圧に出力される電圧値を示す第５のシミュレーション結果である。
【図１４】従来の交流電流発生回路の回路構成の一例を示す回路図である。
【図１５】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図１６】図１５に示す出力電圧によりインダクタで発生する電流の波形を示す波形図である。
【図１７】３レベルのＰＷＭ制御を行った場合にインダクタに印加される印加電圧、及び、印加電圧の印加によりインダクタで発生する電流の波形の一例を示す波形図である。
【図１８】３レベルのＰＷＭ制御を行った場合にインダクタに印加される印加電圧、及び、印加電圧の印加によりインダクタで発生する電流の波形の他の一例を示す波形図である。
【図１９】従来の交流電流発生回路の回路構成の他の一例を示す回路図である。
【図２０】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図２１】第１〜第３のノード電圧に出力される電圧値を示すシミュレーション結果である。
【図２２】９９．６［μｓ］から１００．０［μｓ］の時間における出力電圧のシミュレーション波形を示す図である。
【図２３】インダクタで発生した電流のシミュレーション波形を示す図である。
【図２４】インダクタで発生した電流を示す図である。
【符号の説明】
【００９８】
Ｃ１〜Ｃ４…第１〜第４のキャパシタ容量
ｒ０〜ｒ７…領域
Ｓ１０１〜Ｓ１０９…ステップ
Ｔ０〜Ｔ４…第０〜第４の制御信号
ｔ０〜ｔ９…時間
１０…直流電源
１０ａ…第１の直流電源
１０ｂ…第２の直流電源
１１，１１ａ〜１１ｄ…グランド
１２ａ〜１２ｄ…第１〜第４のキャパシタ
１３ａ〜１３ｄ…第１〜第４のスイッチ素子
１３ｚ…第０のスイッチ素子
１４…インダクタ
１５…制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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