(57)【特許請求の範囲】
【請求項１】
メモリセルが行列状に複数配置されてメモリセルアレイを有し、
上記メモリセルが、
半導体からなるチャネル形成領域と、
上記チャネル形成領域と逆導電型の半導体からなりチャネル形成領域を挟んで行方向で互いに離間する２つの不純物領域と、
積層された複数の誘電体膜からなり、電荷保持のために上記チャネル形成領域の両端部上に重なる２つの記憶部を有する電荷蓄積膜と、
上記２つの記憶部間で上記チャネル形成領域上に接した単層の誘電体膜と、
互いに対向する面の主な領域が順テーパ状となるように上記記憶部の各々の上に１つずつ形成された２つの第１制御電極と、
上記２つの第１制御電極間のスペースに各第１制御電極と絶縁された状態で埋め込まれ、かつ上記単層の誘電体膜上に接した第２制御電極と、
上記２つの不純物領域上に各々形成され、上記第１制御電極の、上記メモリセルの外側に面したそれぞれの面に近接した２つの補助層と、
を有し、
上記２つの補助層のそれぞれが、列方向に長く配置されて複数のメモリセルで共有され、かつ行方向に隣接した２つのメモリセルで共有され、
上記２つの第１制御電極が、上記２つの補助層に沿って配置されて複数のメモリセルで共有され、
上記第２制御電極が、行方向に長く配置されて複数のメモリセルで共有された
不揮発性半導体記憶装置。
【請求項２】
上記補助層は、誘電体膜を介在させた状態で上記第１制御電極の外側面に近接した導電層からなる
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記導電層は、上記不純物領域と同じ導電型の不純物が導入された多結晶珪素または非晶質珪素の層からなる
請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記補助層は、上記第１制御電極の外側面に近接した誘電体層からなる
請求項１記載の不揮発性半導体記憶装置。
【請求項５】
行方向に隣接した２つのメモリセルで共有された上記補助層を幅方向両側から挟む２つの上記第１制御電極が電気的に導通している
請求項２または３記載の不揮発性半導体記憶装置。
【請求項６】
上記第１制御電極が、上記補助層の幅方向両側に形成されたサイドウォール形状の導電層からなり、
上記サイドウォール形状を有した２つの第１制御電極が、上記メモリセルアレイの外側で互いに接続された
請求項５記載の不揮発性半導体記憶装置。
【請求項７】
上記２つの第１制御電極は、上記補助層の２つの側面と上面とを覆う導電層によって共通化されている
請求項５記載の不揮発性半導体記憶装置。
【請求項８】
列方向に隣接したメモリセル間で上記チャネル形成領域を電気的に分離する誘電体分離層が、少なくとも上記第２制御電極間の上記半導体の表面領域に形成された
請求項１から７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
上記第２制御電極は、その幅方向両側にサイドウォールを有し、
当該サイドウォールのそれぞれが上記誘電体分離層の縁部上に重なった
請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
第１導電型半導体からなるチャネル形成領域と、
上記チャネル形成領域を挟んで離間し第２導電型半導体からなる２つの不純物領域と、
上記２つの不純物領域に近い上記チャネル形成領域の両端部上に複数の誘電体膜からなる電荷蓄積膜を介在させた状態で形成された２つの第１制御電極と、
第１制御電極間の上記チャネル形成領域上に単層の誘電体膜を介在させた状態で対面し、上記不純物領域の離間方向に長く配置された第２制御電極と
を有した不揮発性半導体記憶装置の製造方法であって、
上記製造方法が以下の諸工程、すなわち、
上記不純物領域の離間方向と直交する方向に長いライン形状を有した補助層を上記不純物領域上または上記不純物領域が形成される半導体領域上に形成し、
上記補助層の表面と上記チャネル形成領域の表面との上に上記電荷蓄積膜を形成し、
上記電荷蓄積膜を介在させた状態で上記補助層に沿って上記第１制御電極を形成し、
上記第１制御電極をマスクとしたエッチングにより電荷蓄積膜の一部を除去し、
上記電荷蓄積膜の除去により露出した上記チャネル形成領域の表面と上記第１制御電極の表面とに単層の誘電体膜を形成し、
上記単層の誘電体膜と上記補助層との上に上記第２制御電極を形成する
各工程を含む不揮発性半導体記憶装置の製造方法。
【請求項１１】
上記補助層は、誘電体層からなる
請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
上記補助層は、導電層からなる
請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
上記補助層は、第２導電型不純物が導入された多結晶珪素または非晶質珪素からなる
請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
上記補助層を拡散源とした固相拡散により上記第２導電型の不純物領域を形成する工程をさらに含む
請求項１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
上記第２制御電極と上記補助層との間を絶縁するために、上記補助層をなす多結晶珪素または非晶質珪素の表面を選択的に熱酸化する工程をさらに含む
請求項１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
上記補助層の形成工程が以下の諸工程、すなわち、
パッド酸化膜、窒化膜および犠牲層をこの順で積層して積層膜を形成し、
上記積層膜の一部をエッチングにより除去し、
第２導電型不純物が導入された多結晶珪素または非晶質珪素を上記積層膜の除去した部分に埋め込んで上記補助層を形成し、
上記犠牲層を除去し、
上記窒化膜を酸化阻止膜として上記多結晶珪素または非晶質珪素の表面を熱酸化する
各工程を含む請求項１５記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
上記多結晶珪素または非晶質珪素の表面を熱酸化する際に、上記多結晶珪素または非晶質珪素を拡散源とした固相拡散により第２導電型の上記不純物領域を形成する
請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
上記補助層の形成工程が以下の諸工程、すなわち、
上記補助層のパターンにて上記積層膜に開口部を形成し、
上記開口部を通して第２導電型不純物を導入して、上記開口部底面に露出する半導体領域に第２導電型の上記不純物領域を形成し、
不純物が導入された多結晶珪素または非晶質珪素を上記開口部内に埋め込む
各工程をさらに含む請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
上記第１制御電極の形成工程では、導電膜を堆積しエッチバックすることにより上記補助層の幅方向両側にサイドウォール形状の第１制御電極を形成する
請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
上記第１制御電極の形成工程が、
導電膜を堆積し、
上記補助層の上方に位置する導電膜上にエッチング保護層を形成し、
補助層の上方部分をエッチング保護層により保護しながら上記導電膜をエッチングし、
上記チャネル形成領域の中央部の上方に位置する部分で上記導電膜を分離する
各工程をさらに含む請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
上記エッチング保護層の形成工程が、
上記補助層の形状を反映してできた上記導電膜の凹部の内壁に酸化阻止膜を形成し、
酸化阻止膜に覆われていない上記補助層の上方に位置する導電膜部分の表面を熱酸化して上記エッチング保護層を形成し、
上記酸化阻止膜を除去する
各工程をさらに含む請求項２０記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
一方向に長い平行ライン状の誘電体分離層を第１導電型の半導体に形成し、
不純物が導入された多結晶珪素または非晶質珪素からなる補助層を、上記誘電体分離層と直交する方向に長い平行ライン状に形成し、
上記誘電体分離層の間で上記補助層の配置領域と重なる半導体箇所に、第２導電型の上記不純物領域を形成する
各工程をさらに含む請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
上記第１制御電極を形成する工程が以下の諸工程、すなわち、
上記第１制御電極となる導電膜を堆積し、
上記第１制御電極の引き出し領域となる導電膜部分の上にエッチング保護層を形成し、
上記導電膜をエッチバックする
各工程を含む請求項１０記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャネル形成領域の両端部に、複数の誘電体膜を積層させた電荷蓄積膜からなる２つの記憶部を有し、当該記憶部に対し２ビット情報を独立に記憶可能な不揮発性半導体記憶装置と、その製造方法とに関する。
【０００２】
【従来の技術】
従来より、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型など、複数の誘電体膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することで情報の記憶を行う不揮発性半導体記憶素子が知られている。
【０００３】
最近になって、従来のＣＨＥ(Channel Hot Electron)注入方式によって電荷を離散的な電荷トラップの分布領域の一部に注入できることに注目して、電荷蓄積膜のソース側とドレイン側に２値情報を独立に書き込むことにより、１メモリセル当たり２ビットを独立に記憶可能な技術が報告された。
【０００４】
たとえば“2000 Symposium on VLSI Technology, pp.122-123 ”では、ソース側とドレイン側に電荷蓄積膜を分離して設け、電荷蓄積膜上に制御電極を設け、かつ、制御電極間のチャネル中央部に電荷保持能力を有しない単層の誘電体膜を介在させた状態でワードゲート電極を設けている。ワードゲート電極はワード線に接続され、制御電極はワード線と直交する方向に配線されて、ワードゲート電極とは独立に制御される。このため、電荷注入の位置の制御性および電荷注入効率を上げることができ、その結果、高速書き込みを達成している。
【０００５】
このメモリセルはツインＭＯＮＯＳセルと称せられ、行方向に一定間隔で繰り返したワードゲート電極を有し、その行方向両側の壁面にサイドウォール形の導電層を有している。このサイドウォール形の導電層の直下にＯＮＯ(Oxide-Nitride-Oxide) 膜、すなわち電荷保持能力を有した電荷蓄積膜を有している。これに対し、ワードゲート電極の直下には単層の誘電体膜が形成され、そのため、この部分は電荷保持能力を有しない。
サイドウォール形の導電層とワードゲート電極をマスクとして、隣接するサイドウォール形の導電層間に表出する基板箇所にＮ型不純物を導入し、ソースまたはドレインとなるＮ+ 不純物領域を形成している。
【０００６】
【発明が解決しようとする課題】
前記した論文には具体的な製造方法は開示されていないが、このツインＭＯＮＯＳセルは、以下に示す製造上および構造上の問題点がある。
【０００７】
このツインＭＯＮＯＳセルでは、ワードゲート電極を形成した後、その側面にサイドウォール形の導電層を形成する。そのため、その後、ワードゲート電極をワード線と接続する工程が必要である。
【０００８】
また、このツインＭＯＮＯＳセルにおけるワードゲート電極は、最初は、列方向に長い平行ライン状にパターンニングする必要がある。このとき、通常、ワードゲート電極材料を堆積した後、その上にレジストのパターンを形成し、このレジストをマスクとして異方性が強いエッチング方法、たとえばＲＩＥ(ReactiveIon Etching)によりワードゲート電極材料を加工する。レジストパターンの断面形状は側面が順テーパとなるのが普通であり、またエッチング時のレジストが多少なりとも後退するため、加工後のワードゲート電極の側面も順テーパとなる。また、レジストを用いないでエッチング時に後退しない材料を用いても、エッチング時の側壁付着物の影響等により、加工後のワードゲート電極の側面に多少なりとも順テーパが出来やすい。
このワードゲート電極は、その後、たとえばワード線をパターンニングする際に同時に加工しセル間で分離する必要がある。ところが、このとき既にワードゲート電極の側壁に対し絶縁膜を介在させた状態で制御電極が形成されているため台形状の断面形状を有した穴を掘りながら、ワードゲート電極を選択的にエッチングにより除去しなければならない。したがって、このエッチング時に逆テーパ状の制御電極の側面の下部側がエッチングされ難く、この部分に制御電極に沿って導電性の残渣が生じやすい。導電性の残渣が生じると、ワード線間のショート不良となる。
【０００９】
また、サイドウォール形の導電層は、ワードゲート電極となるライン状の導電層の周囲を一周して環状に形成される。このままサイドウォール形の導電層を制御電極とすると、ソース側の制御電極とドレイン側の制御電極は電気的に短絡した状態となる。したがって、ソース側の制御電極とドレイン側の制御電極とに異なる電圧を印加するには、両制御電極を分離しなければならない。この分離は他の工程、たとえばワード線加工時に一括して行うことができないため、たとえばワードゲート電極となるライン状の導電層の両端部側のみ開口したエッチングマスクを形成し、この開口部を通してサイドウォール形の導電層を覆う絶縁膜を除去してから導電層をエッチングにより切断する工程が必要となる。
【００１０】
さらに、ツインＭＯＮＯＳセルではサイドウォール形の導電層の直下にＯＮＯ膜を形成しているため、チャネル形成領域に接するＯＮＯ膜は、サイドウォール形の導電層に沿って列方向に長く延びている。動作時に、チャネルと交差するＯＮＯ膜領域（以下、記憶部という）に電荷を注入して書き込みが行われ、また、この記憶部に対し、蓄積電荷を基板側に引き抜いたり逆導電型の電荷を注入することによって消去が行われる。この書き換え動作を何度も繰り返すうちに、記憶部の隣接領域に電荷が定常的に溜まりやすくなる。そして、この電荷によってチャネルの外側にリークパスができやすくなる。蓄積された電荷を電子でチャネル全面から引き抜いて消去する場合は、記憶部と同様に、その隣接領域も制御電極の支配下にあり、隣接領域に溜まった電子も同時に引き抜きかれるので余り問題とならない。ところが、とくに蓄積された電荷を消去するするため逆極性の電荷を記憶部に注入する場合に、チャネルをオンする方向の極性をもった電荷、たとえばＮ型チャネルの場合の正孔が記憶部の隣接領域に溜まるとリークパスが生じやすくなるため、これによるリーク特性の低下が問題となる。
【００１１】
本発明の第１の目的は、ワードゲート電極をワード線（第２制御電極）と一体として形成することを構造上可能にすることによって、ワードゲート電極とワード線を接続する工程を不要とすることにある。
本発明の第２の目的は、ワード線間を短絡するような導電性残渣の発生を防止し、また、同一セル内の２つの制御電極間を切断するための工程を構造上不要にすることにある。
本発明の第３の目的は、記憶部に対し制御電極に沿った方向の隣接領域あるいは記憶部間に不要な電荷が溜まることを防止し、リーク電流が発生しない構造とすることにある。
【００１２】
【課題を解決するための手段】
上記第１および第２の目的を達成するために、本発明に係る不揮発性半導体記憶装置は、メモリセルが行列状に複数配置されてメモリセルアレイを有し、上記メモリセルが、半導体からなるチャネル形成領域と、上記チャネル形成領域と逆導電型の半導体からなりチャネル形成領域を挟んで行方向で互いに離間する２つの不純物領域と、積層された複数の誘電体膜からなり、電荷保持のために上記チャネル形成領域の両端部上に重なる２つの記憶部を有する電荷蓄積膜と、上記２つの記憶部間で上記チャネル形成領域上に接した単層の誘電体膜と、互いに対向する面の主な領域が順テーパ状となるように上記記憶部の各々の上に１つずつ形成された２つの第１制御電極と、上記２つの第１制御電極間のスペースに各第１制御電極と絶縁された状態で埋め込まれ、かつ上記単層の誘電体膜上に接した第２制御電極と、上記２つの不純物領域上に各々形成され、上記第１制御電極の、上記メモリセルの外側に面したそれぞれの面に近接した２つの補助層と、を有し、上記２つの補助層のそれぞれが、列方向に長く配置されて複数のメモリセルで共有され、かつ行方向に隣接した２つのメモリセルで共有され、上記２つの第１制御電極が、上記２つの補助層に沿って配置されて複数のメモリセルで共有され、上記第２制御電極が、行方向に長く配置されて複数のメモリセルで共有されている。
【００１３】
上記補助層は、好適に、誘電体膜を介在させた状態で上記第１制御電極に近接し、導電層もしくは、上記不純物領域と同じ導電型の不純物が導入された多結晶珪素または非晶質珪素の層からなる。あるいは、上記補助層は、上記第１制御電極に近接した誘電体層からなる。
【００１４】
複数のメモリセルを行列状に配置した構成において、行方向に隣接した２つのメモリセル間で共有された上記補助層を幅方向両側から挟む２つの上記第１制御電極は、その形状をサイドウォール形としてもよいし、補助層の上方で互いに接続された形状としていもよい。後者の形状の第１制御電極は、上記補助層の２つの側面と上面とを覆う導電層からなり、サイドウォール形と比べて配線抵抗が低い。
【００１６】
上記第１および第２の目的を達成するために、本発明に係る不揮発性半導体記憶装置の製造方法は、第１導電型半導体からなるチャネル形成領域と、上記チャネル形成領域を挟んで離間し第２導電型半導体からなる２つの不純物領域と、上記２つの不純物領域に近い上記チャネル形成領域の両端部上に複数の誘電体膜からなる電荷蓄積膜を介在させた状態で形成された２つの第１制御電極と、上記第１制御電極間の上記チャネル形成領域上に単層の誘電体膜を介在させた状態で対面し、上記不純物領域の離間方向に長く配置された第２制御電極とを有した不揮発性半導体記憶装置の製造方法であって、上記製造方法が以下の諸工程、すなわち、上記不純物領域の離間方向と直交する方向に長いライン形状を有した補助層を上記不純物領域上または上記不純物領域が形成される半導体領域上に形成し、上記補助層の表面と上記チャネル形成領域の表面との上に上記電荷蓄積膜を形成し、上記電荷蓄積膜を介在させた状態で上記補助層に沿って上記第１制御電極を形成し、上記第１制御電極をマスクとしたエッチングにより電荷蓄積膜の一部を除去し、上記電荷蓄積膜の除去により露出した上記チャネル形成領域の表面と上記第１制御電極の表面とに単層の誘電体膜を形成し、上記単層の誘電体膜と上記補助層とに上記第２制御電極を形成する各工程を含む。
【００１７】
上記第３の目的を達成するために、前記した本発明に係る不揮発性半導体記憶装置の製造方法において、一方向に長い平行ライン状の誘電体分離層を第１導電型の半導体に形成し、不純物が導入された多結晶珪素または非晶質珪素からなる補助層を、上記誘電体分離層と直交する方向に長い平行ライン状に形成し、上記誘電体分離層の間で上記補助層の配置領域と重なる半導体箇所に、第２導電型の上記不純物領域を形成する各工程をさらに含む。
【００１８】
本発明に係る不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法によれば、１メモリセルを構成する２つの第１制御電極の対向面の主な領域が順テーパ状となるため、第２制御電極を加工する際に、第２制御電極間をショートするような導電物質の残渣が発生しない。また、第２制御電極を加工するだけでワード線の形成が終了する。
本発明に係る不揮発性半導体記憶装置の他の形態によれば、記憶部となる電荷蓄積膜部分に対し第１制御電極の長手方向両側に隣接した電荷蓄積膜の領域が、チャネル形成領域間の誘電体分離層上に乗り上げている。誘電体分離層の厚さをたとえば数十ｎｍ程度とするだけで、この隣接領域に電荷が蓄積された場合でも、その電荷の、誘電体分離層直下の半導体に対する影響が従来より格段に弱められる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を、Ｎ型チャネルのメモリセルを用い、メモリセルアレイ方式がＶＧ(Vertual Ground)型の不揮発性メモリを例として、図面を参照しながら説明する。
図１（Ａ）はメモリセルの平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線に沿った断面図である。また、図２（Ａ）は図１（Ａ）のＢ−Ｂ線に沿った断面図、図２（Ｂ）は図１（Ａ）のＣ−Ｃ線に沿った断面図である。
【００２０】
これらの図において、符号ＳＵＢは、Ｐ型の半導体基板、Ｐ型のウエルまたはＳＯＩ(Silicon On Insulator)層などＰ型の各種の半導体層を示している。便宜上、以下、基板ＳＵＢという。
基板ＳＵＢ上に、図の横方向（行方向）に長い平行ストライプ状の誘電体分離層ＩＳＯが形成されている。誘電体分離層ＩＳＯは、ＬＯＣＯＳ(Local Oxidation of Silicon)法、ＳＴＩ(Shallow Trench Isolation)法あるいはフィールドアイソレーション(Field Isolation) 法の何れかによって形成される。ここでは、フィールドアイソレーション法が採用され、数１０ｎｍ程度の厚さの誘電体膜（誘電体分離層ＩＳＯ）が基板ＳＵＢ上に形成されている。この誘電体分離層ＩＳＯ間の行方向に長いライン状の領域が、当該メモリセルの半導体活性領域である。
【００２１】
半導体活性領域内で、所定間隔をおいて、Ｎ型不純物が導入されたソース・ドレイン領域Ｓ／Ｄが形成されている。ソース・ドレイン領域Ｓ／Ｄ間の半導体活性領域がトランジスタのチャネル形成領域ＣＨである。
Ｎ型不純物が高濃度に導入された多結晶珪素からなるビット線ＢＬ１，ＢＬ２が、行方向と直交する図の縦方向（列方向）に長い平行ライン状のパターンにて形成されている。ビット線ＢＬ１，ＢＬ２は、誘電体分離層ＩＳＯ上を横切りながら、列方向のメモリセルのソース・ドレイン領域Ｓ／Ｄ上に接触し、これらのメモリセルに共通のソース電圧またはドレイン電圧を供給する。ビット線ＢＬ１，ＢＬ２を構成する多結晶珪素の厚さは、たとえば１００ｎｍ〜５００ｎｍ程度である。この多結晶珪素の表面は、誘電体膜ＤＦ１により覆われている。
【００２２】
複数の誘電体膜からなる電荷蓄積膜ＣＳＦが、このビット線ＢＬ１，ＢＬ２の側面の誘電体膜ＤＦ１とチャネル形成領域の端部上とに接した状態で形成されている。電荷蓄積膜ＣＳＦは断面Ｌ字形状を有し、その底部上にサイドウォール形状の第１制御電極（以下、制御ゲートという）ＣＧ１，ＣＧ２が形成されている。制御ゲートＣＧ１，ＣＧ２は、電荷蓄積膜ＣＳＦとともにビット線ＢＬ１，ＢＬ２に沿って列方向に長く配置されている。制御ゲートＣＧ１，ＣＧ２は、詳細は後述するが、たとえば、ビット線ＢＬ１，ＢＬ２の表面を誘電体膜ＤＦ１および電荷蓄積膜ＣＳＦで覆った状態で多結晶珪素の膜を堆積し、これをエッチバックすることにより形成される。制御ゲートＣＧ１，ＣＧ２は、ビット線ＢＬ１，ＢＬ２の側面に誘電体膜を介在させた状態で支持されている。したがって、ビット線ＢＬ１，ＢＬ２は、制御ゲートＣＧ１，ＣＧ２に対しては“補助層”として機能する。また、制御電極ＣＧ１，ＣＧ２とチャネル形成領域ＣＨとに挟まれた電荷蓄積膜部分、すなわち電荷蓄積膜ＣＳＦの底部が、電荷が注入蓄積されて情報の記憶が行われる“記憶部”となる。
【００２３】
制御ゲートＣＧ１，ＣＧ２間の対向面の主な領域が順テーパとなっている。この対向面が順テーパとなっていることの利点は後述する。制御ゲートＣＧ１，ＣＧ２の対向面上およびチャネル形成領域ＣＨ上に、単層の誘電体膜ＤＦ２が形成されている。
この制御ゲート間の空間を埋める導電物質により、ワード線ＷＬが形成されている。ワード線ＷＬは、ビット線ＢＬ１，ＢＬ２上の誘電体膜ＤＦ１上を横切りながら半導体活性領域とほぼ同じパターンにて形成されている。また、ワード線ＷＬの幅方向両側の側面に、導電物質からなるサイドウォールＷＬ’が形成されている。
【００２４】
サイドウォールＷＬ’を設けた理由は、次の通りである。
列方向のセルサイズを最小にするには、誘電体分離層ＩＳＯのラインとスペース、ワード線ＷＬのラインとスペースを、ともにフォトリソグラフィの解像限界等で決まる最小線幅Ｆで形成することが望ましい。その場合、必然的に、誘電体分離層ＩＳＯのスペース幅である半導体活性領域の幅は、ワード線ＷＬの幅とほぼ一致し、両者の間に合わせ余裕がとれなくなる。したがって、図２（Ｂ）に示す制御ゲートＣＧ１，ＣＧ２間の対向スペースにおいて、半導体活性領域（チャネル形成領域ＣＨ）に対し、ワード線ＷＬが幅方向にずれると、チャネル形成領域ＣＨの一部でワード線ＷＬに重ならない領域ができてしまう。この領域はワード線ＷＬによる電界の支配を受けないため、ソースとドレイン間のリークパスとなり、その結果、チャネルをオフ状態にすることができなくなる。とくに、ワード線が幅方向にずれることによって、記憶部端にホットエレクトロンが注入されない領域が出来る。ところがホットホール注入を用いて消去を行う場合、この記憶部端は制御ゲートの電界支配下にあるためホットホールが注入され、その直下の半導体部分のしきい値電圧のみが大きく低下し、そこを通してリーク電流が増大してしまう。
また、ワード線ＷＬの位置ずれによってチャネル幅が減少するという問題がある。ワード線幅の減少は読み出し電流の低下につながり、リーク電流の増大と相まって、読み出し信号のＳ／Ｎ比の低下を加速するという不利益をともなう。
本実施形態では、ワード線ＷＬの側面に、ワード線ＷＬの幅を実質的に拡張するサイドウォールＷＬ’を設けることにより、ワード線ＷＬを最小線幅Ｆで形成しながらも上記したリークパスの形成およびチャネル幅の減少を防止することが可能となる。なお、この目的を達成するために、サイドウォールＷＬ’の幅はフォトリソグラフィの合わせ余裕と同じか、それ以上必要である。また、この目的を達成するためには、ワード線ＷＬを加工する際に、その下地の誘電体膜ＤＦ２まで連続してエッチングしないことが重要となる。なぜなら、誘電体膜ＤＦ２がチャネル形成領域ＣＨの表面を完全に覆っていないと、図２（Ｂ）においてワード線ＷＬが幅方向にずれた場合にサイドウォールＷＬ’が直接チャネル形成領域ＣＨの表面に接触してしまうことから、このような事態を避けるためである。
【００２５】
このような構成のメモリセルにおいては、ワード線ＷＬをゲートとする中央のワードトランジスタＷＴと、ワードトランジスタＷＴを挟んで両側に位置し制御ゲートＣＧ１またはＣＧ２をゲートとする２つのメモリトランジスタＭＴａ，ＭＴｂとが直列接続されて形成されている。すなわち、動作時に、ワードトランジスタＷＴを、２つのメモリトランジスタＭＴａ，ＭＴｂのチャネルをソースとドレインとして機能させ、メモリトランジスタＭＴａ，ＭＴｂを、ソース・ドレイン領域Ｓ／Ｄの何れか一方とワードトランジスタＷＴのチャネルとをソースとドレインとして機能させる。
【００２６】
図３は、制御ゲートの電極引き出し用のパッドを含めて示すメモリセルアレイの平面図である。
この図示例は、ビット線両側の制御ゲートＣＧ１同士、制御ゲートＣＧ２同士、および制御ゲートＣＧ３同士を同電位で制御する制御方法に対応する。本実施形態では、制御ゲートがビット線の周囲に形成されるサイドウォール形の導電層からなるため、１つのメモリセル内における２つの制御ゲート、すなわち制御ゲートＣＧ１とＣＧ２、あるいは制御ゲートＣＧ２とＣＧ３は、制御ゲート形成時に既に分離されている。したがって、１つのメモリセル内における２つの制御ゲートを切断する必要がない。
【００２７】
制御パッドＣＰ１，ＣＰ２，ＣＰ３を形成するには、制御ゲート形成時に、制御ゲートとなる導電膜を堆積した後、制御パッドＣＰ１，ＣＰ２，ＣＰ３を形成する領域に面積の大きな矩形パターンのエッチング保護層を形成し、その後、エッチバックを行う。エッチバック後にエッチング保護層を除去すると、その部分に制御パッドＣＰ１，ＣＰ２，ＣＰ３が残される。図３は、環状の制御ゲートの短辺に接続するように制御パッドを形成した例である。
なお、行方向のメモリセル間でシリアルアクセスの自由度を高めるために、隣接するセル間で制御ゲートに独立に異なる電圧を印加させたい場合は、ビット線両側の制御ゲートを切断する工程が必要となり、また、切断した制御ゲートに対し個々に制御パッドの形成が必要となる。
【００２８】
図４は、メモリセルの主要部分を拡大して示す断面図である。
この図４に示すように、電荷蓄積膜ＣＳＦは、たとえば３層の誘電体膜から構成される。最下層のボトム膜ＢＴＭおよび最上層のトップ膜ＴＯＰは、たとえば、二酸化珪素、酸化窒化珪素(silicon oxynitride)または電荷トラップが少ない窒化珪素などからなる。ボトム膜ＢＴＭは基板との間で電位障壁として機能し、トップ膜ＴＯＰは、蓄積電荷がゲート側に抜けたり不要な電荷がゲート側から電荷が入ることを防止する膜として機能する。中間の膜ＣＳには電荷トラップが多く含まれ、主として電荷蓄積を担う膜として機能する。中間の膜ＣＳは、電荷トラップを多く含む窒化珪素や酸化窒化珪素、あるいは金属酸化物からなる絶縁性物質（誘電体）などにより構成される。
【００２９】
書き込み時に、記憶部１に電荷注入を行う場合は、ビット線ＢＬ１に正のドレイン電圧、ビット線ＢＬ２に基準電圧を印加し、制御ゲートＣＧ１，ＣＧ２に個別に最適化された正電圧を印加し、ワード線ＷＬにチャネルを形成する程度の正電圧を印加する。このとき、ビット線ＢＬ２に接続されたソース・ドレイン領域Ｓ／Ｄからチャネルに供給された電子がチャネル内を加速され、ビット線ＢＬ１に接続されたソース・ドレイン領域Ｓ／Ｄ側で高いエネルギーを得て、ボトム膜ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄積される。
記憶部２に電荷を注入する場合は、制御ゲートＣＧ１，ＣＧ２間の電圧を切り替え、かつビット線ＢＬ１，ＢＬ２間の電圧を切り替える。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００３０】
読み出し時には、読み出し対象のビットが書き込まれた記憶部側がソースとなるようにビット線ＢＬ１，ＢＬ２間に所定の読み出しドレイン電圧を印加する。また、チャネルをオンさせ得るがメモリトランジスタＭＴａ，ＭＴｂのしきい値電圧を変化させない程度に低く、かつ、それぞれ最適化された正の電圧を、制御ゲートＣＧ１，ＣＧ２とワード線ＷＬに印加する。このとき、読み出し対象の記憶部の蓄積電荷量、あるいは電荷の有無の違いによってチャネルの導電率が有効に変化し、その結果、記憶情報がドレイン側の電流量あるいは電位差に変換されて読み出される。
もう一方のビットを読み出す場合は、そのビットが書き込まれた記憶部側がソースとなるように、ビット線電圧を切り替え、また制御ゲート電圧を切り替えることにより、上記と同様に読み出しを行う。
【００３１】
消去時には、チャネル形成領域ＣＨとソース・ドレイン領域Ｓ／Ｄ側が高く、制御ゲート電極ＣＧ１および／またはＣＧ２側が低くなるように、上記書き込み時とは逆方向の消去電圧を印加する。これにより、記憶部の一方または双方から蓄積電荷が基板ＳＵＢ側に引き抜かれ、メモリトランジスタが消去状態に戻る。なお、他の消去方法としては、ソース・ドレイン領域Ｓ／Ｄ側または基板内部の図示しないＰＮ接合付近で発生し蓄積電荷とは逆極性の高エネルギー電荷を、制御ゲートの電界により引き寄せることによって記憶部に注入する方法も採用可能である。
【００３２】
つぎに、メモリセルの製造方法を、図５から図１１に示す断面図を参照しながら説明する。
まず、基板ＳＵＢ上に、図１（Ａ）および図３に示すように、列方向に長い平行ストライプ状の誘電体分離層ＩＳＯを形成する。誘電体分離層ＩＳＯ上および誘電体分離層ＩＳＯ間の半導体活性領域上の全面に、図５に示すように、パッド層ＰＡＤ，酸化阻止層ＯＳおよび犠牲層ＳＦを順次形成する。酸化阻止層ＯＳは酸化されにくい緻密な膜であり、たとえば５０ｎｍ程度の窒化珪素の膜からなる。その下のパッド層ＰＡＤは、酸化阻止層ＯＳの基板ＳＵＢに対する密着性向上および応力緩和を目的として必要に応じて形成される薄い膜であり、たとえば５ｎｍ〜８ｎｍ程度の二酸化珪素の膜からなる。犠牲層ＳＦは、酸化阻止層ＯＳに対してエッチング時の選択性が高い材料の膜、たとえば二酸化珪素膜からなり、その膜厚はビット線の高さに応じて決められる。
【００３３】
この積層膜ＰＡＤ，ＯＳおよびＳＦを、レジスト等をマスクにパターンニングし、列方向に長い平行ストライプ状の開口部を形成する。この開口部内に、その長手方向に沿って誘電体分離層ＩＳＯと半導体活性領域とが交互に並んで露出する。
【００３４】
Ｎ型不純物が高濃度にドープされた多結晶珪素を厚く堆積し、これを表面から研磨またはエッチバックすることにより、犠牲層ＳＦ表面で分離する。これにより、図７に示すように、積層膜ＰＡＤ，ＯＳおよびＳＦの開口部に埋め込まれたビット線ＢＬ１，ＢＬ２が形成される。ビット線ＢＬ１，ＢＬ２により、開口部内の底面に表出していた半導体活性領域が電気的に接続される。
【００３５】
犠牲層ＳＦを選択的に除去した後、表出したビット線ＢＬ１，ＢＬ２の面を熱酸化して、たとえば数１０ｎｍ程度の誘電体膜ＤＦ１を形成する。誘電体膜ＤＦ１と酸化阻止層ＯＳの膜厚を最適化することにより、酸化阻止層ＯＳの端面側でも酸化が十分に進み、十分な厚さの誘電体膜ＤＦ１によりビット線ＢＬ１，ＢＬ２の表面を完全に覆うことができる。また、この加熱工程で、ビット線ＢＬ１，ＢＬ２を構成する多結晶珪素を固相拡散源としてＮ型不純物が半導体活性領域に拡散し、その結果、ソース・ドレイン領域Ｓ／Ｄが形成される。なお、この拡散のみではソース・ドレイン領域Ｓ／Ｄの深さおよび不純物濃度が不十分な場合は、追加の加熱をするか、あるいは、先の図６の工程で、開口部を通したイオン注入により必要な濃度の不純物を予め半導体活性領域に導入しておくとよい。
【００３６】
酸化阻止層ＯＳおよびパッド層ＰＡＤを順次除去し、表出したチャネル形成領域ＣＨと誘電体膜ＤＦ１の表面とを含む全面に、電荷蓄積膜ＣＳＦを形成する。なお、電荷蓄積膜ＣＳＦが図４に示す３層構造でボトム膜ＢＴＭを熱酸化により形成する場合は、ボトム膜ＢＭＴはチャネル形成領域ＣＨ表面にのみ形成される。
【００３７】
不純物が十分にドープされた多結晶珪素を厚く堆積し、図３に例示し前述した制御パッドＣＰ１，ＣＰ２，ＣＰ３…を形成するためのエッチング保護層を多結晶珪素上の必要な箇所に形成した後、多結晶珪素をエッチバックする。これにより、図１０に示すように、ビット線ＢＬ１，ＢＬ２の両側面に対し、誘電体膜ＤＦ１，ＣＳＦを介在させた状態でサイドウォール形状の制御ゲートＣＧ１，ＣＧ２が形成される。また、同時に、制御ゲートＣＧ１，ＣＧ２，ＣＧ３，…に適宜接続された制御パッドＣＰ１，ＣＰ２，ＣＰ３…が形成される。このときの不純物が十分にドープされた多結晶珪素の厚さは、制御ゲート幅を決めるので厳密に制御される。
その後、エッチング保護層を除去する。
【００３８】
図１（Ｂ）の構造とするために、まず、制御ゲートＣＧ１，ＣＧ２をマスクとして電荷蓄積膜ＣＳＦをエッチングする。これにより、制御電極ＣＧ１，ＣＧ２間のチャネル形成領域ＣＨ上の電荷蓄積膜部分と、ビット線ＢＬ１，ＢＬ２の上方の電荷蓄積膜部分とが除去される。つぎに、熱酸化して、制御電極ＣＧ１，ＣＧ２表面と、制御ゲートＣＧ１，ＣＧ２間に露出したチャネル形成領域ＣＨの表面とに二酸化珪素膜を形成する。これにより、多結晶珪素または単結晶珪素の表面に単層の誘電体膜ＤＦ２が形成されるが、他の部分は誘電体膜であるため殆ど熱酸化されない。なお、ドープド多結晶珪素の熱酸化膜厚は、単結晶珪素の熱酸化膜厚の２倍ほどとなるので中央のＭＯＳトランジスタのゲート酸化膜厚が薄い場合でも配線間の絶縁性は十分確保される。
続いて、全面にワード線ＷＬとなる導電材料を厚く堆積し、その上に行方向に長い平行ストライプ状のレジスト等のパターンを形成する。このパターンをマスクとしたＲＩＥ等の異方性が強いエッチングにより導電材料を加工して、ワード線ＷＬを形成する。また、図２（Ｂ）に示すワード線ＷＬのサイドウォールＷＬ’を形成する。以上により、メモリセルの基本構造が完成する。
【００３９】
つぎに、本実施形態に係るメモリセル構造の、従来技術を示す前記論文に記載されたメモリセル構造に対する利点を説明する。なお、以下の説明では、上記論文に記載された断面構造において制御ゲートを２つのサイドウォールに分割した場合を比較例とするが、本発明の利点は制御ゲートを分割しない場合でも同じである。
図１２（Ａ）は、上記論文に記載されたセルの断面構造において、さらに制御ゲートを２つに分割した場合の行方向に沿った断面図である。図１２（Ｂ）は２メモリセルを中心に描いた平面図、図１３は制御パッドも含めたメモリセルアレイの平面図である。なお、これらの図において、本実施形態と共通する構成を指示する符号は、本実施形態で用いたものに統一している。
【００４０】
この比較例のメモリセルは、ワードトランジスタＷＴと、これを挟んで２つのメモリトランジスタＭＴａ，ＭＴｂとが直列接続されている点を含む基本的なセル構成は本実施形態のメモリセルと共通している。
【００４１】
ただし、比較例のメモリセルは、ワード線ＷＬに接続されるワードゲートＷＧを有し、その側面に電荷蓄積膜ＣＳＦを介在させた状態でサイドウォール状の制御ゲートＣＧ１，ＣＧ２，ＣＧ３を形成している点と、列方向のセル間分離を行う誘電体分離層ＩＳＯを有していない点で、本実施形態のメモリセルと構造上、大きく異なる。制御ゲートＣＧ１，ＣＧ２，ＣＧ３は列方向に長く形成する必要から、少なくとも、その形成時に補助層となるワードゲートＷＧも列方向に長い平行ストライプ状に形成する必要がある。しかし、その一方で、ワード線ＷＬ間を電気的に分離するためには、ストライプ状のワードゲートＷＧを各セルごとの孤立パターンに分断する必要がある。以上の点は、セル構造上明らかである。
【００４２】
以下、比較例のセル構造から予想される製造方法を、順を追って簡潔に述べる。
まず、単層の誘電体膜ＤＦとワードゲートＷＧとなる導電膜を基板ＳＵＢ上に積層させ、これらをパターンニングして列方向に長い平行ストライプ状のパターンを形成する。このパターン表面および基板ＳＵＢ表面を含む全面に、ＯＮＯ膜からなる電荷蓄積膜ＣＳＦを形成する。この状態で、ワードゲートＷＧとなる導電層間を埋め込むように不純物がドープされた多結晶珪素を厚く堆積し、たとえば図１３に示す制御パッドＣＰ１，ＣＰ２，ＣＰ３，…の位置など必要な箇所にエッチング保護層を形成し、その状態で、多結晶珪素を異方性の強い条件でエッチバックする。その結果、ワードゲートＷＧとなる導電層の両側面に電荷蓄積膜ＣＳＦを介在させた状態で多結晶珪素からなるサイドウォールが、制御ゲートＣＧ１，ＣＧ１，ＣＧ２，ＣＧ２，ＣＧ３，ＣＧ３，…として形成される。また、同時に制御パッドＣＰ１，ＣＰ２，ＣＰ３，…が形成される。多結晶珪素からなるサイドウォール（ポリサイドウォール）の表面を熱酸化法により酸化した後、ポリサイドウォールおよびワードゲートＷＧとなる導電層をマスクとし、かつポリサイドウォール間の電荷蓄積膜ＣＳＦをスルー膜としたイオン注入により、ポリサイドウォール間の基板表面領域にＮ型不純物を導入しソース・ドレイン領域Ｓ／Ｄを形成する。その後、ポリサイドウォール間のスペースを二酸化珪素などの誘電体で埋め込んだ後、研磨またはエッチバックにより、その表面高さがほぼワードゲートＷＧとなる導電層の高さと等しくなるように誘電体の表面を平坦化する。この平坦化は、ワードゲートＷＧとなる導電層表面が露出するが、ポリサイドウォール表面は熱酸化膜の存在により露出しない程度で止める。続いて、平坦化面上にワード線ＷＬとなる導電物質を堆積し、その上に行方向に長い平行ストライプ状のレジストを形成する。レジストをマスクとして導電体をエッチングしワード線ＷＬ間を分離する。また、連続してワード線ＷＬ間の下地に露出した導電層をエッチングにより分断する。これにより、ワードゲートＷＧがセルごとに孤立したパターンにて形成される。
【００４３】
この比較例の第１の問題は、最終工程で、ワードゲートＷＧとなる導電層をセルごとのパターンに分断する際に多結晶珪素の残渣が生じやすいことである。すなわち、前記したようにワードゲートＷＧとなる導電層の断面が台形状であることに起因して、これを分断する際には逆テーパ状の側面を有した穴を掘ることとなり、その結果、表面の開口部から見て影となる部分の最も奥まった箇所、すなわち図１２（Ｂ）に示すように側面の下辺に沿った部分に筋状に多結晶珪素が残りやすい。このような多結晶珪素の残渣は、ワードゲートＷＧ間を電気的にショートさせるため、このメモリセルアレイはワード線ショート不良となる。
【００４４】
本実施形態に係るセル構造においては、ワードゲートＷＧとなる導電層を有していないため、これを分断する必要がない。また、ワード線ＷＬを分離する際にエッチング除去する箇所の下地にはサイドウォール形の制御ゲート形状を反映して順テーパの側面を有している。したがって、この部分に導電物質が残り難いという利点がある。
【００４５】
比較例の第２の問題点は、本実施形態のように誘電体分離層ＩＳＯを有していないため、書き換え動作を何度も繰り返すうちに記憶部に隣接した電荷蓄積膜ＣＳＦの領域に電荷が定常的に溜まりやすくなることである。とくに書き換え動作で注入だけが行われる電荷、たとえば消去のために注入される逆極性の電荷（正孔）は、注入だけされて意図的に引き抜かれることがないため、この領域に徐々に留まりやすい。その結果、チャネルの外側にリークパスができやすくなる。図１２（Ｂ）は、この電荷の残留領域とリークパスの方向を示す。
【００４６】
本実施形態では、図２（Ａ）においてチャネル形成領域ＣＨに接した電荷蓄積膜ＣＳＦの部分が記憶部となるが、その記憶部の隣接領域は誘電体分離層ＩＳＯ上に乗り上げている。したがって、この隣接領域に電荷が定常的に溜まることがあっても、その電荷によってチャネルが影響を受けず、リークパスが生じないという利点がある。なお、誘電体分離層をＬＯＣＯＳ法やＳＴＩ法により形成した場合は、基板表面領域が絶縁化されるため更にリーク電流が発生しにくい。
【００４７】
比較例の第３の問題点として、図１３に示すように、制御ゲートがワードゲートＷＧとなる導電層の周囲を一周したに環状に形成されるため、この制御ゲートを、たとえば導電層の短辺側で２か所切断する必要がある。なぜなら、１メモリセル内の２つの制御ゲートＣＧ１とＣＧ２，ＣＧ２とＣＧ３，…は、独立に異なる電圧を印加できないと効率良く２ビット記憶動作させることが困難だからである。
【００４８】
本実施形態のセル構造では、１メモリセル内の２つの制御ゲートＣＧ１とＣＧ２，ＣＧ２とＣＧ３，…は、図３に示すように、形成時点で既に分離されている。したがって、本実施形態では、隣接する制御ゲートＣＧ１とＣＧ１，ＣＧ２とＣＧ２，…を同電位で用いる限りは制御ゲートを切断するための工程は不要であるという利点がある。なお、ＶＧセルアレイのシリアルアクセス動作の自由度を高めるために制御ゲートの全てを独立に制御させたい場合は、図３において制御ゲートＣＧ１とＣＧ１，ＣＧ２とＣＧ２，…をそれぞれ切断する必要が生じ、制御ゲートの切断箇所が比較例と異なるだけで、切断する箇所の数は同じとなる。
【００４９】
その他、本実施形態では、補助層が導電物質（たとえば不純物をドープした多結晶珪素）からなり、ビット線を半導体内に埋め込まれた不純物領域のみで形成した比較例と比べビット線ＢＬ１，ＢＬ２，…の抵抗が低減されている。
また、本実施形態では、ワードトランジスタＷＴのチャネル長を最小線幅Ｆより小さくすることができる。ワードトランジスタＷＴのソースとドレインはメモリトランジスタＭＴａ，ＭＴｂのチャネルであることから、ワードトランジスタＷＴのチャネル長を微細化してもパンチスルーが問題となり難い。
【００５０】
本実施形態では、本発明の技術的思想の範囲内で種々の改変が可能である。
たとえば、制御ゲートを形成する対象となる補助層は、多結晶珪素に限らず非晶質珪素、その他の導電体から構成することもでき、また誘電体から構成することも可能である。その場合、誘電体分離層ＩＳＯの下にソース・ドレイン領域を埋め込んで形成するか、誘電体分離層ＩＳＯを記憶部の両側までとしソース・ドレイン領域Ｓ／Ｄ上で切断する必要がある。その結果、ソース・ドレイン領域Ｓ／Ｄが列方向に長いライン状に形成され、このソース・ドレイン領域Ｓ／Ｄをビット線として用いる。
【００５１】
また、図８の工程において多結晶珪素の表面に熱酸化による誘電体膜ＤＦ１を形成せずに、図９の工程の電荷蓄積膜ＳＣＦの形成を行ってもよい。その場合、図１１の工程において、電荷蓄積膜ＳＣＦのエッチングによりビット線ＢＬ１，ＢＬ２，…となる多結晶珪素の上面が露出するが、その後、制御ゲートＣＧ１，ＣＧ２，…の表面を熱酸化する際に、このビット線となる多結晶珪素の上面にも熱酸化され二酸化珪素膜が形成されることから、ワード線との絶縁分離膜は十分になされる。この方法では、図５におけるパッド層ＰＡＤおよび酸化阻止層ＯＳの成膜工程と、その後の除去工程、および図８における熱酸化工程が不要であり、その分、工程が簡略化される利点がある。
【００５２】
さらに、制御ゲートＣＧ１，ＣＧ２，…の形状は、導電体または誘電体からなる補助層（上記説明では、ビット線ＢＬ１，ＢＬ２，…）の側面に形成されたサイドウォール形状に限定されない。たとえば、図１４に示すように、制御ゲートＣＧ１，ＣＧ２，…を、ビット線ＢＬ１，ＢＬ２，…の側面および上面を覆う形状としてもよい。ただし、この形状は、ビット線を挟んで異なるセルに属する制御ゲートを電気的に同電位で用いる用途に限定される。
また、この構成では、必然的に、電荷蓄積膜ＣＳＦも、ビット線ＢＬ１，ＢＬ２，…の側面および上面を覆う形状となっている。先に説明した図１１の電荷蓄積膜ＣＳＦの分離工程において、ビット線上の電荷蓄積膜部分は、制御ゲートＣＧ１，ＣＧ２，…により保護されるからである。
【００５３】
以下、この制御ゲートＣＧ１，ＣＧ２，…の形成方法を２例、図面を参照しながら説明する。
第１の方法を、図１５〜図１７に示す。この製造方法は、先に説明し図１０に示すサイドウォール形の制御ゲートの形成工程を、図１５と図１６に示す工程で置き換えることで実施できる。
【００５４】
図５〜図９と同じ工程を経て、ビット線ＢＬ１，ＢＬ２、ソース・ドレイン領域Ｓ／Ｄ、誘電体ＤＦ１および電荷蓄積膜ＣＳＦの形成を行った後、図１５に示すように、全面に、たとえば多結晶珪素または非晶質珪素などからなる導電膜ＣＧＦを形成する。また、ビット線ＢＬ１，ＢＬ２上に位置する導電膜ＣＧＦ部分の上に、フォトリソグラフィによりレジストパターンＲ１を形成する。
【００５５】
このレジストパターンＲ１をマスクとしたエッチングにより、導電膜ＣＧＦをパターンニングする。これにより、図１６に示すように、チャネル形成領域の中央部の上方で分離した制御ゲートＣＧ１，ＣＧ２が形成される。
このときのエッチングは、異方性が適度に強く、レジストパターンＲ１がやや後退する条件が望ましい。エッチング中にレジストパターンＲ１が膜減りすることにともなって、レジストパターンＲ１のエッジが後退し、その結果、制御ゲートＣＧ１，ＣＧ２の側面の主な領域が順テーパとなるからである。なお、エッジの後退を容易化するために、たとえば比較的高温のポストベークなどによって、レジストパターンＲ１のエッジを予めラウンドさせておいてもよい。
【００５６】
図１７に示すように、この制御ゲートＣＧ１，ＣＧ２をマスクとしたエッチングを行い、電荷蓄積膜ＣＳＦを分離する。また、図１４の構造とするために、前記したと同様な方法によって、誘電体膜ＤＦ２およびワード線ＷＬを形成し、当該メモリセルの基本構造を完成させる。
【００５７】
第２の方法は、導電膜ＣＧＦの加工時のマスク層を下地形状に対し自己整合的に形成する方法である。第２の方法を、図１８〜図２２に示す。この製造方法は、先に説明し図１０に示すサイドウォール形の制御ゲートの形成工程を、図１８〜図２２に示す工程で置き換えることで実施できる。
【００５８】
図５〜図９と同じ工程を経て、ビット線ＢＬ１，ＢＬ２、ソース・ドレイン領域Ｓ／Ｄ、誘電体ＤＦ１および電荷蓄積膜ＣＳＦの形成を行った後、図１８に示すように、全面に、たとえば多結晶珪素または非晶質珪素などからなる導電膜ＣＧＦを形成する。続いて、たとえば窒化珪素などからなる酸化阻止膜ＯＳＦを導電膜ＣＧＦ表面に薄く形成する。また、レジストを塗布しベーキング後にエッチバックして、表面の凹部をレジストＲ２により埋め込む。
【００５９】
この状態でレジストＲ２をマスクとしたエッチングにより、図１９に示すように、ビット線ＢＬ１，ＢＬ２の上方に位置する酸化阻止膜ＯＳＦの一部を除去する。
【００６０】
レジストＲ２を除去後、酸化阻止膜ＯＳＦの周囲に露出した導電膜ＣＧＦを選択的に熱酸化して、図２０に示すように、ビット線ＢＬ１，ＢＬ２の上方に誘電体膜ＤＦ２を形成する。
図２１に示すように、酸化阻止膜ＯＳＦを除去する。
【００６１】
誘電体膜ＤＦ２をマスクとしたエッチングにより、導電膜ＣＧＦをパターンニングする。これにより、図２２に示すように、チャネル形成領域の中央部の上方で分離した制御ゲートＣＧ１，ＣＧ２が形成される。
このときのエッチングは、異方性が適度に強く、誘電体膜ＤＦ２がやや後退する条件が望ましい。誘電体膜ＤＦ２は、酸化阻止膜ＯＳＦをマスクとした選択酸化により形成することから、いわゆるＬＯＣＯＳのバーズビークと同様に、そのエッジ部分において先端ほど膜厚が薄くなっている。したがって、制御ゲートのエッチング中に誘電体膜ＤＦ２が膜減りすると、それにともなって誘電体膜ＤＦ２のエッジが後退し、その結果、制御ゲートＣＧ１，ＣＧ２の側面の主な領域が順テーパとなる。
【００６２】
その後、この制御ゲートＣＧ１，ＣＧ２をマスクとしたエッチングを行い、電荷蓄積膜ＣＨＳを分離する。また、図１４の構造とするために、前記したと同様な方法によって、制御ゲートＣＧ１，ＣＧ２の側面に誘電体膜ＤＦ２を形成し、ワード線ＷＬを形成し、当該メモリセルの基本構造を完成させる。
【００６３】
【発明の効果】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、従来例のようにワードゲート電極とワード線を接続する工程が不要であり、また第２制御電極を加工する際に、第２制御電極間をショートするような導電物質の残渣が発生しない。
第１制御電極に沿った方向で記憶部より外側の近接領域に制御できない電荷が定常的に溜まる場合でも、誘電体分離層の存在により、その電荷のチャネルへの影響が格段に弱められ、その結果、書き換え動作を繰り返してもリーク特性が劣化しない。
１メモリセル内の２つの第１制御電極を形成する時点で既に両者が分離されており、これを独立に制御するために分離する工程が不要である。
補助層が導電物質からなる場合、ビット線を半導体内に埋め込まれた不純物領域のみで構成した場合に比べビット線の抵抗が格段に低減された。また、第１制御電極を補助層の側面と上面を覆う形状とした場合、第１制御電極の抵抗がサイドウォール形に比べ低減された。
さらに、第２制御電極のラインとスぺースの幅をリソグラフィの最小限界値で形成しても、第２制御電極の合わせずれによりリーク電流が増大したりチャネル幅が減少することがなく、その結果、読み出し信号のＳ／Ｎ比が低下しない。
【図面の簡単な説明】
【図１】（Ａ）は実施形態に係るメモリセルの平面図である。（Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図である。
【図２】（Ａ）は実施形態に係るメモリセルにおいて、図１（Ａ）のＢ−Ｂ線に沿った断面図である。（Ｂ）は図１（Ａ）のＣ−Ｃ線に沿った断面図である。
【図３】実施形態に係る不揮発性メモリにおいて、制御ゲートの電極引き出し用のパッドを含めて示すメモリセルアレイの平面図である。
【図４】実施形態に係る図１（Ａ）のメモリセルの主要部分を拡大して示す断面図である。
【図５】実施形態に係るメモリセルの製造において、犠牲層の成膜後の断面図である。
【図６】実施形態に係るメモリセルの製造において、犠牲層等にビット線のパターンを開口した後の断面図である。
【図７】実施形態に係るメモリセルの製造において、ビット線形成後の断面図である。
【図８】実施形態に係るメモリセルの製造において、ビット線の表面を熱酸化した後の断面図である。
【図９】実施形態に係るメモリセルの製造において、電荷蓄積膜を形成した後の断面図である。
【図１０】実施形態に係るメモリセルの製造において、制御ゲート形成後の断面図である。
【図１１】実施形態に係るメモリセルの製造において、制御ゲートをマスクとした電荷蓄積膜の一部を除去後の断面図である。
【図１２】（Ａ）は実施形態の比較例に係るメモリセルの構造を示す概略断面図である。（Ｂ）は実施形態の比較例に係る２つのメモリセルを中心としたメモリセルアレイの平面図である。
【図１３】実施形態の比較例に係るメモリセルアレイと制御パッドの平面図である。
【図１４】実施形態の制御ゲート形状の変形例を示す、図１（Ａ）のＡ−Ａ線に沿った断面図である。
【図１５】変形例の制御ゲートを形成する第１の方法に関し、レジストパターンの形成後の断面図である。
【図１６】変形例の制御ゲートを形成する第１の方法に関し、制御ゲートのエッチング後の断面図である。
【図１７】変形例の制御ゲートを形成する第１の方法に関し、電荷蓄積膜のエッチング後の断面図である。
【図１８】変形例の制御ゲートを形成する第２の方法に関し、レジストの埋込後の断面図である。
【図１９】変形例の制御ゲートを形成する第２の方法に関し、酸化阻止膜の一部除去後の断面図である。
【図２０】変形例の制御ゲートを形成する第２の方法に関し、誘電体膜の形成後の断面図である。
【図２１】変形例の制御ゲートを形成する第２の方法に関し、残りの酸化阻止膜の除去後の断面図である。
【図２２】変形例の制御ゲートを形成する第２の方法に関し、制御ゲートのエッチング後の断面図である。
【符号の説明】
ＭＴａ，ＭＴｂ…メモリトランジスタ、ＷＴ…ワードトランジスタ、ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３…ワード線（第２制御電極）、ＷＬ’…サイドウォール、ＢＬ１，ＢＬ２，ＢＬ３…ビット線、ＣＧ１，ＣＧ２１，ＣＧ３…制御ゲート（第１制御電極）、ＩＳＯ…誘電体分離層、ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領域（不純物領域）、ＣＨ…チャネル形成領域、ＤＦ１…誘電体膜、ＤＦ２…単層の誘電体膜、ＣＳＦ…電荷蓄積膜、ＣＰ１，ＣＰ２，ＣＰ３…制御パッド（第１制御電極の引き出し領域）、ＢＴＭ…ボトム膜、ＣＳ…中間の電荷蓄積膜、ＴＯＰ…トップ膜、ＰＡＤ…パッド層、ＯＳ…酸化阻止層、ＳＦ…犠牲層、ＷＧ…ワードゲート、ＯＳＦ…酸化阻止膜、Ｒ１，Ｒ２…レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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