(57)【特許請求の範囲】
【請求項１】
一連の電圧増幅ステージを含み、薄膜トランジスタを駆動するために必要な制御信号を供給するチャージポンプ回路であって、 前記電圧増幅ステージの各々は、前記電圧増幅ステージへの入力部とそれぞれの電圧制御端子との間で連続して接続されたコンデンサ素子とスイッチング手段とを含み、
前記各電圧増幅ステージからの出力部は、前記スイッチング手段と前記コンデンサ素子との間の節点を含み、
前記電圧制御端子は、それぞれのクロックト制御電圧を受け取る端子群を少なくとも２つ含み、 隣接する前記電圧増幅ステージは、異なる端子群に接続され、
１つまたは複数の前記電圧増幅ステージの前記スイッチング手段は、ラテラルＰＩＮ接合ダイオードを含む、
ことを特徴とするチャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路において、
前記電圧制御端子は、２つの端子群を含み、
前記クロックト制御電圧は、１つの端子群用の第１のクロックト制御電圧と、その他の端子群用の第２の補完的なクロックト制御電圧とを含む、
ことを特徴とするチャージポンプ回路。
【請求項３】
請求項１または２に記載のチャージポンプ回路において、
前記ラテラルＰＩＮ接合ダイオードは、電界をこのダイオードの真性領域に印加させることを可能にするラテラルゲート電極を含む、
ことを特徴とするチャージポンプ回路。
【請求項４】
請求項３に記載のチャージポンプ回路において、
前記のラテラルＰＩＮ接合ダイオードの真性領域は、ｎ型ドーピングを有し、
前記ラテラルゲート電極は、
前記ラテラルＰＩＮ接合ダイオードの順バイアス時のこのダイオードのカソードにおける電圧と少なくとも同じである電圧に結合されている、
ことを特徴とするチャージポンプ回路。
【請求項５】
請求項３に記載のチャージポンプ回路において、
前記ラテラルＰＩＮ接合ダイオードの真性領域は、ｐ型ドーピングを有し、
前記ラテラルゲート電極は、
前記ラテラルＰＩＮ接合ダイオードの順バイアス時のこのダイオードのアノードにおける電圧よりも低い電圧に結合されている、
ことを特徴とするチャージポンプ回路。
【請求項６】
請求項４に記載のチャージポンプ回路において、
入力電圧範囲の最も高いレベルよりも高い電圧を生成するように構成され、
前記ラテラルゲート電極が、前記一連の電圧増幅ステージにおいて先の方にある電圧増幅ステージの出力部に接続される、
ことを特徴とするチャージポンプ回路。
【請求項７】
請求項６に記載のチャージポンプ回路において、
前記チャージポンプ回路の出力部が、出力ステージの出力部に設けられ、
さらに、この出力ステージの後に一連のステージが設けられる、
ことを特徴とするチャージポンプ回路。
【請求項８】
請求項４に記載のチャージポンプ回路において、
入力電圧範囲の最も低いレベルよりも低い負電圧を生成するように構成され、
前記ラテラルゲート電極が、前記一連の電圧増幅ステージにおいて手前の方にある電圧増幅ステージの出力部に接続される、
ことを特徴とするチャージポンプ回路。
【請求項９】
請求項６，７，８のいずれか１項に記載のチャージポンプ回路において、
前記ラテラルゲート電極が、
前記の電圧制御端子の同一の端子群に接続された前記一連の電圧増幅ステージの出力部に接続される、
ことを特徴とするチャージポンプ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のチャージポンプ回路において、
前記ラテラルＰＩＮ接合ダイオードは、ポリシリコン多結晶シリコンフィルム内に横に配置されたｐ型、真性、およびｎ型の領域を含む、
ことを特徴とするチャージポンプ回路。
【請求項１１】
請求項１〜６及び請求項８のいずれか１項に記載のチャージポンプ回路において、
前記チャージポンプ回路の出力部が、出力ステージの出力部に設けられ、
前記ラテラルＰＩＮ接合ダイオードは、ポリシリコン多結晶シリコンフィルム内に横に配置されたｐ型、真性、およびｎ型の領域を含み、
前記チャージポンプ回路の出力負荷は、前記出力ステージのコンデンサ素子を含む、
ことを特徴とするチャージポンプ回路。
【請求項１２】
請求項１〜１１のいずれか１項に記載のチャージポンプ回路を含む電子装置であって、
前記電子装置は、基板、および、この基板の絶縁表面上の薄膜回路素子を含み、
この薄膜回路素子の少なくとも幾つかは、前記チャージポンプ回路の前記ラテラルＰＩＮ接合ダイオードを含む、
ことを特徴とする電子装置。
【請求項１３】
請求項１２に記載の電子装置において、
前記基板と同じ基板上に前記チャージポンプ回路と、ディスプレイ用のＴＦＴスイッチングアレイと、を有するアクティブマトリックスディスプレイを含む、
ことを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
(発明の属する技術分野)
本発明は、多数の電圧増幅ステージを有するチャージポンプ（電荷ポンプ）回路に関するものである。特に、回路内の電圧増幅ステージ内のスイッチとしてダイオードを使用するチャージポンプ回路に関するものである。また、本発明は、このような回路を含む電子機器、特に、アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）やその他のタイプのアクティブマトリックスディスプレイなどのラージエリア用電子機器（ＬＡＥ）に関するものである。但し、本発明はこれらのラージエリア用に限定されるものではない。例えば、半導体デバイスや半導体集積回路は、チャージポンプ回路を使用することができるその他の形態である。
【０００２】
(従来の技術)
チャージポンプ回路は、より低い直流電圧供給源から増幅された直流電圧を与えるものとして知られている。増幅された電圧は、入力供給電圧源の高いレベルよりも正電圧にする、或いは、入力供給電圧源の低いレベルよりも負電圧にすることができる。このような回路は、キャパシタ素子即ちコンデンサ素子に接続されているスイッチをそれぞれに含む一連の電圧増幅ステージを具えることができ、このスイッチはキャパシタへの電荷の流入を制御する。このような回路は、欧州特許出願公開番号第EP-A-0813290号で公開されている。各ステージのスイッチは、ステージの入力部に設けられ、各ステージの出力部は、スイッチとキャパシタとの間の接合部である。回路への入力は、より低い大きさの電圧の直流電流源である。これらのキャパシタは、交互に切替え動作を制御する補完的なクロック制御線の２つのうちの１つに接続されていて、この線は、一連のステージに沿ういわゆる電荷のポンプを順番に制御する。
【０００３】
回路の動作中は、１クロックサイクルで、それぞれの次のステージのキャパシタに通過させるべき制御線の１つの接続されたキャパシタ内に蓄積された電荷を生じさせる。キャパシタ内の電圧は、一連の電圧増幅ステージを通過して漸次的に増幅する。ステージを多数設ければ、回路の出力電圧がより高くなる。チャージポンプの性能は、スイッチの性能の限界を含む多数の要因によって決定される。スイッチに関して制限となる２つの主要な要因は、オン状態（on-state）における抵抗や寄生キャパシタンス（parasitic capacitance）である。チャージポンプをより高性能にすればより高効率となり、従って、電力消費がより少なくなるであろう。欧州特許出願公開番号第EP-A-0813290号におけるチャージポンプ回路は、スイッチングデバイスとしてトランジスタを使用してこのように動作する。
【０００４】
チャージポンプ回路の応用の一例は、ディスプレイスクリーンを有する携帯電子機器である。このような機器のディスプレイには、比較的に高い電圧、例えば１５Ｖなどが必要とされ、一方、電子機器自体は、比較的に低い電圧供給源、例えば３Ｖなどが供給されている。チャージポンプ回路などの電圧増幅デバイスの利用は、明らかに適切である。
【０００５】
(発明が解決しようとする課題)
アクティブマトリックス液晶ディスプレイでは、低温ポリシリコン（ＬＴＰＳ）薄膜プロセスを使用することがトレンドとなっている。このようなディスプレイは、典型的には、アクティブマトリックススイッチングアレイ用に薄膜トランジスタ（ＴＦＴ‘ｓ）をスイッチとして組み込むものである。複数の低温ポリシリコンＴＦＴを駆動するために必要とする制御信号は、少なくとも、典型的には３〜６ＶであるＴＦＴの閾値電圧に匹敵させなければならない。或いは、好適には、この閾値電圧よりも高くしなければならない。このことは、ＬＴＰＳのＴＦＴのみを使用する効率的なチャージポンプを設計するのを困難にさせる。
【０００６】
(課題を解決するための手段)
本発明によれば、一連の電圧増幅ステージを含むチャージポンプ回路であって、各ステージは、それぞれの電圧制御端子と前記電圧増幅ステージへの入力部との間で連続で接続されるキャパシタおよびスイッチング手段を含み、各ステージからの出力部は、キャパシタとスイッチング手段との間の節点を含み、電圧制御端子は、それぞれの、タイムド（timed）制御電圧、即ち時間による周期的なクロックト制御電圧を受け取る端子の群を少なくとも２群含み、隣接するステージは異なる端子群に接続され、１つまたは複数のステージのスイッチング手段は、ラテラルＰＩＮ接合ダイオードを含むような回路を提供する。
【０００７】
ダイオードの使用は、ＴＦＴの使用による電圧よりも低い供給電圧で動作させる。ラテラルＰＩＮダイオードの使用は、増幅された電圧が供給される装置や回路のその他の素子用に必要とされるのと同じように、同様の薄膜プロセスを使用してチャージポンプ回路を形成させることを可能にする。このことは、チャージポンプ回路を、例えばより高い電圧のＴＦＴ回路と共に共通基板上に形成させることを可能にする。例えば、このことは、本発明によるチャージポンプ回路を、ＡＭＬＣＤの低温ポリシリコン（ＬＰＴＳ）型の薄膜回路素子と一体化させることを可能にする。また、本チャージポンプ回路を、例えばパワーＭＯＳＦＥＴの集積制御回路などの大半の半導体デバイスの絶縁層上にポリシリコンフィルムと共に形成させることができるようになる。
【０００８】
電圧制御端子には、２つの端子群を含むようにすること、および、１つの端子群用の第１の時間によるクロックト制御電圧と、その他の端子群用の補完的なクロックト制御電圧と、を含むようにすることが好適である。
【０００９】
ラテラルＰＩＮ接合ダイオードの１つ或いは各自は、電界をこのダイオードの真性領域に印加することが可能であるゲート電極を含み、その結果、ダイオードの導電率を選択的に増加させることが好適である。このゲート電極は、中間にある誘電体（intermediate dielectric）を介して、真性領域と静電容量的に結合することができる。この増幅された導電率は、オン状態の抵抗（即ち、順バイアス時におけるカソード−アノードの抵抗）の減少、かつ、順バイアスの電圧降下に対応するこのダイオードの立ち上がり（turn-on）電圧の低下を引き起こす。
【００１０】
ダイオードのオン状態の抵抗を小さくすることによって、所定の数の電圧増幅ステージを用いてより高い電圧を達成することが可能になる。立ち上がり電圧の低下は、さらに供給電圧を低下させて使用することができるチャージポンプ回路を作製することを可能にする。
【００１１】
ダイオードのオン状態の抵抗を小さくすること、および、立ち上がり電圧の低下は、効率を改善する結果となり、そして、所定の数の増幅ステージを用いて、より高い出力電圧を達成できることを可能にする。
【００１２】
ＰＩＮダイオードの真性領域が弱く即ち少量のｎ型でドープされている場合は、ゲート電極を、順バイアス時にダイオードのアノードにおける電圧と少なくとも同じ、即ち同じかそれ以上の電圧でバイアスするべきことが望ましい。このことは、ダイオードに順バイアスがかけられているときに、真性領域の導電率を増大させる。しかしながら、ダイオードのアノードとカソードとの間のシャントキャパシタンスの効果を最小化することが望ましい。ゲートを接続すべきである回路中の最適な節点を選択する際には、抵抗を小さくすることとシャントキャパシタンスを増大することとの間のトレードオフが存在する。
【００１３】
真性領域が弱いｎ型であって、チャージポンプが正の増幅電圧を生成するように設計される場合は、ゲート電極が、一連の電圧増幅ステージの先にあるステージの出力部に接続されるのが好適である。このことは、電極の電圧がダイオードのアノードの電圧よりも高いことを保証する。その後、シャントキャパシタンスに流れる電荷は、ステージに対する入力信号から得られなくなる。この電極は、同じ電圧制御端子の端子群に接続されているような電圧増幅ステージの出力部に接続するのが好適である。
【００１４】
ＰＩＮ接合ダイオードは、多結晶シリコン（ポリシリコン）デバイスであって、ポリシリコンの材料は低温で提供されることが好適である。
【００１５】
また、本発明は、例えば、低温ポリシリコンプロセスを使用して形成することができるような集積回路やその他の電子機器を提供するものであり、これらの回路には本発明にチャージポンプ回路を含むものである。これらの機器は、共通基板上に設けられたチャージポンプ回路やディスプレイ用のＴＦＴスイッチングアレイと一体となっているアクティブマトリックス液晶ディスプレイ装置を含むことができる。
【００１６】
(発明の実施の形態)
以降、本発明による実施例を添付の図面を例示として参照しつつ説明する。
図１は、本発明によるチャージポンプ回路の回路図である。回路１は幾つかの電圧増幅ステージ１１を含み、各ステージは、ステージの出力部とそれぞれの電圧制御端子１４或いは１５との間で連続して接続されるキャパシタ１２とスイッチングデバイス１０とから成る。各ステージ１１からの出力部は、スイッチングデバイス１０とキャパシタ１２との間にある節点を含むものである。
【００１７】
２つの電圧制御端子１４，１５があり、それぞれ、異なる組の電圧増幅ステージ１１に接続されている。２つの補完的なクロックト制御電圧が、電圧制御端子１４、１５に供給される。１つ隣りのキャパシタ１２が２つの制御端子へ交互に接続されるように、隣接する電圧増幅ステージを異なる制御端子に接続する。
【００１８】
電圧制御端子１４、１５に供給される電圧は、制御電圧レベルと接地との間で単純に交互に切り替えることができる。一方の信号がその他の信号の反対の極性を有するが当該信号は同時に時を刻んで、一方の端子の電圧はもう一方の端子の電圧を補完するものである。
【００１９】
回路１の出力部１６は、一連の電圧増幅ステージ１１の最後部にある。
【００２０】
作動中は、直流電流源として作用する入力電圧（要求に応じて、電流を変えて供給する）が、チャージポンプ回路１の入力部１３に対して印加される。第１の電圧増幅ステージ１１ａのスイッチ１０ａが閉じているとき、電荷は第１ステージ１１ａのキャパシタ１２ａに流れ、その結果、キャパシタを入力電圧（スイッチを通過する際の電圧降下を差し引いた）まで充電する。この電荷は、以下の方法で一連の電圧増幅ステージ１１の間を介して有効にかつ漸次的にロードキャパシタ１８へと渡される。
【００２１】
ステージが低い制御電圧（例えば０Ｖ）に結合され、かつ、スイッチが閉じているとき、電荷が電圧増幅ステージのキャパシタに供給される。電荷は、この間に、前段のステージの出力部からキャパシタへ流れる。次のクロックサイクルであり、かつ、キャパシタが充電された後、当該ステージのスイッチは開けられ、制御端子上の電圧は反対にされる。キャパシタ内の電圧には、その後、制御端子上の新たな電圧（例えば、３Ｖ）が加算され、その結果、増幅された電圧がステージの出力部に現れる。次段のステージ１１のスイッチが同時に閉じられるため、電荷はあるステージのキャパシタから次段のステージのキャパシタへ流れる、或いは、ポンプ即ちくみ上げられる。次ステージのキャパシタは、そのときは、低い方の制御電圧が印加され、その結果、この次ステージのキャパシタは、前段のステージのキャパシタ内の電圧よりも高い電圧をそのキャパシタ内に有する。従って、キャパシタの電圧は、一連のステージ１１に沿って増大してゆく。
【００２２】
あるキャパシタ内の電圧は、前段のキャパシタ内の電圧よりも、制御電圧同士の差異分（スイッチを通過するときの電圧降下は無視する）だけ高くなる。これが、いわゆる増幅電圧である。回路の動作は、電荷が平衡レベルに達するまでに要する初期安定化期間の後に成立する。電荷が回路に沿ってポンプされるに従って、蓄積された電荷は、この平衡レベル位で増加および下降をする。
【００２３】
上述した程度まで、図１の回路の動作は知られている。本発明は、特に、回路中で使用されるスイッチングデバイス１０に関係する。また、本発明によれば、ラテラルＰＩＮダイオードＤ１、Ｄ２，Ｄ３，．．が使用され、低い抵抗を生じさせるが、予測され得るようなシャントキャパシタンスの増大がない。
【００２４】
図２は、ラテラルのゲートの付いたＰＩＮダイオード１０を示すものである。ダイオード１０は、ｐ型でドープされたアノード２２、真性領域、およびｎ型でドープされたカソード２４から成る。真性領域２３は、フィルムに加えることができるドーパント即ち微量の添加物の種類や濃度、または、既にフィルムに添加され得る元々からある何らかのドーパントのレベルに応じて、弱いｎ型、或いは、弱いｐ型とすることもできる。本実施例では、真性領域（層）は弱いｎ型であるものと仮定する。領域２３、２４，２５は、縦に積み重ねられたものとは対照的に基板上における１層の状態で相互即ち各領域から見てラテラル即ち横に配置される。ダイオード１０は、絶縁されたゲート電極２５を有し、この電極を使用して電界を真性領域２３に印加することができる。ラテラルＰＩＮダイオードのオン状態の抵抗および立ち上がり電圧は、真性領域２３に電界を印加することによって小さくすることができることがわかった。このために、ゲート電極２５をダイオード１０の一部として設けた。
【００２５】
寄生キャパシタが、ゲート２５と、キャパシタ２６、２７、２８で指し示されるダイオード１０のその他の部品との間に生じる。これらキャパシタを、ゲートｐ領域（ＧＰ）キャパシタ２６、ゲート真性（ＧＩ）キャパシタ２７、および、ゲートｎ（ＧＮ）キャパシタ２８と称する。
【００２６】
ステージのダイオード１０は、電圧制御端子１４，１５の電圧変化に応じて切り替わる。ステージに対する制御電圧が低から高へスイッチされたとき、次段のステージのダイオードは、順バイアスとなり、その結果、電荷はそのステージから次のステージへ流れる。ステージに対する制御電圧が高から低へスイッチされたとき、当該ステージのダイオードは、順バイアスとなり、故に、電荷は前段のステージから当該ステージのキャパシタへ流れる。このようにして、キャパシタ１２に蓄積された電荷は、一連のステージに沿って交互に「ポンプ」される。この動作によって、電荷は負荷キャパシタ１８に一連のステージ１１によって増幅された電圧で集められる。
【００２７】
ゲート電極２５を同じダイオード１０のアノード２２と接続することが可能である。従って、アノード２２およびゲート電極は、順バイアス中はカソード２４に対しては正の電圧である。ゲート電極２５とカソード２４との間の正のバイアスは、弱いｎ型の真性領域２３の導電率を増加させ、このことは、チャージポンプ回路の性能を向上させる傾向がある。
【００２８】
しかしながら、ゲート電極２５とアノード２２を接続することも、アノード２２とカソード２４との間のシャントキャパシタンスを増加させる傾向がある。理由は、ダイオード１０の冶金の接合部が、アノード２２と真性領域２３との間の境界においてアノード２２に接近するからである。真性領域２３は、弱いｎ型であるカソード２４に直接接続される。ダイオード１０の合計のシャントキャパシタンス（静電容量）は、ＧＩキャパシタンス２７とＧＮキャパシタンス２８との和とほぼ同じ程度となる。シャントキャパシタンスが増大すると、１ステージあたりの電圧増幅が減少することによって、このような回路の性能が悪くなる傾向がある。
【００２９】
ゲート２５をカソード２４と接続した場合、シャントキャパシタンスはＧＰキャパシタンス２６に減少されるが、ゲート電圧の信号（sign）はオン電流（on-current）を減少させる傾向がある。
【００３０】
従って、電荷増幅性能という点では、ラテラルのゲート付きのダイオード１０のシャントキャパシタンスおよび向上させた導電率の間のトレードオフが存在する。
【００３１】
好適な接続構成を図１に示すが、それぞれのゲート電極２５と、２つ先にあるステージのダイオード１０のカソード２４（即ち、ステージの出力部）との間が接続されるものである。この接続は、それぞれのダイオード１０のゲート電極が、カソード２４に対して正の直流電圧を有することを保証する。チャージポンプ回路が所定の負荷条件のもとで一旦安定化するとすぐに、この正電圧は、制御端子１４、１５上で補完的にクロックされた２つの電圧とは無関係になり、そして、チャージポンプ回路１の２つのステージによって達成される電圧増幅と同じになる。このことは、順バイアス時（真性領域（層）は軽くｎ型でドープされているものと仮定する）においてダイオードの導電率を向上させる役目を果たす。さらに、ダイオード１０内の有効シャントキャパシタンスを最小化する役目も果たす。チャージポンプを作動させている間において、キャパシタ２７、２８内の電圧変化がないという理由で、シャントキャパシタンスが最小化される。この場合、残りのシャントキャパシタンスは、ちょうどＧＰキャパシタンス２６である。
【００３２】
チャージポンプ回路１の出力部は、負荷端子１６である。負荷１７を、並列で負荷キャパシタ（コンデンサ）１８に接続することができる。この負荷キャパシタ１８は、本質的には、最後の電圧増幅ステージ１１（Ｄ８を内蔵する）のキャパシタである。典型的には、負荷キャパシタ１８は比較的大きく、その結果、負荷１７によって経験される電圧リップル（ripple）を最小化させる。
【００３３】
チャージポンプ回路１は、負荷端子１６を越えて配置される３つの追加の電圧増幅ステージ１１（Ｄ９−Ｃ８、Ｄ１０−Ｃ９、Ｄ１１−Ｃ１０を内蔵する）を有する。これらの追加ステージの目的は、負荷端子１６の直前に配置された３つの電圧増幅ステージ１１のゲート電極２５に対して、適切な電圧を供給することである。これらの追加ステージは、負荷端子１６へ負荷電流を少しも供給しない。それ故に、ダイオードＤ９〜１１およびキャパシタＣ８〜Ｃ１０を比較的小さくすることができる。これらの追加ステージにおいて接続されるゲートの節点は、それほど重要ではない。図においては、ゲート電極が、カソードに接続されるように示してあるが、このことは、オン状態の抵抗の消費においてシャントキャパシタンスを最小化する。幾つかの状況においては、追加ステージのダイオードのゲート電極を、そのステージのそれぞれのアノードに接続することが好適である。
【００３４】
図３は、薄膜構造、および、本発明による電子装置内にこのようなチャージポンプ回路のラテラルＰＩＮダイオード１０の一体化の特定の例を示すものである。本装置は、基板３６と、この基板３６の絶縁表面４０上の薄膜回路素子とを含むものである。本発明がＬＡＥ装置（ＡＭＬＣＤなどの）に使用されるときは、バルクの基板３６は、典型的には低コストの電気的に絶縁の物質、例えば、ガラスプレートやポリマーフィルムにすることができる。典型的には、例えば二酸化珪素の絶縁の堆積層をこの基板上に存在させて、本装置の薄膜回路に適する表面４０を提供することができる。図３に示すように、薄膜回路素子の少なくとも幾つかは、チャージポンプ回路のラテラルＰＩＮ接合ダイオードを含むものである。
【００３５】
ｐ型、真性、ｎ型の導電率のダイオードの領域２２，２３，２４は、基板４０帖の多結晶シリコンフィルム２０内に形成させることができる。既知の薄膜プロセスを使用することができる。従って、フィルム２０は、実質的にドーピングなしで、アモルファス、或いは、微小結晶として堆積させることができる。
そして、少なくとも、ポリシリコンのダイオードＤ１，Ｄ２，．．．などのためのフィルムエリアを、その他の回路素子のためのエリアを乱さないように低温プロセスを使用して結晶化することができる。典型的には、この局所的な結晶化は、これらのフィルムのエリアを紫外線レーザービームに曝露することによって達成することができる。その後、高度にドープされたアノード領域２２とカソード領域２４とを、ドーパントのインプランテーション（implantation）即ち打込み、および／または、拡散によって、ポリシリコンフィルム内に局所的に形成させることができる。中間の領域、即ち真性領域２３は、これらのドーピング段階においては真性の導電率を保持するようにマスクされる。
【００３６】
アノード領域２２およびカソード領域２４を形成させるためのドーピング段階は、ゲート２５を設ける前、或いは後で、実効することができる。しかしながら、はじめにゲート２５を形成させ、その後、ゲート２５をマスクの一部として用いてドーピングを局所化させる。従って自動位置合わせプロセスを利用する。ゲート２５は、金属フィルム或いはドープされたポリシリコンフィルムから作ることができる。図３に示すように、ゲート２５は、少なくとも１つの中間にある誘電体フィルム２９によって、ダイオードの各領域から離れている。この誘電体フィルム２９は、ゲート電極２５と真性領域２３との静電結合を提供するものである。従って、ゲート電極２５は、誘電体フィルム２９上に堆積させることができ、例えば、ポリシリコンフィルム製の誘電体フィルム２９上の二酸化珪素である。キャパシタンス２６〜２８は、中間の誘電体フィルム２９内に生じる。
【００３７】
金属フィルム３０によって形成された導電性の経路は、アノード領域２２およびカソード領域２４の電極接続を提供することができる。金属フィルム３０は、ゲート２５電極の分離されたところへの接続を形成する経路を形成させることができる。例示として、図３は、一連の回路において２つ先のステージにあるダイオードのカソード２４と、ゲート電極２５と、の好適な接続構成を示す。金属フィルム３０のエリア即ち領域は、各キャパシタ１２のための一つのプレートを提供し、これらは、基板３６上の薄膜のキャパシタとして形成される。従って、これらのキャパシタ１２は、その他の導電性フィルムから中間にある誘電体フィルムによって分離された金属フィルム３０を含むことができる。
【００３８】
図３はＰＩＮダイオード１０用のトップゲート（top-gate）構成、即ち最上部にゲートを設けたものを示すが、ＰＩＮダイオード１０用のボトムゲート（bottom-gate）構成、即ち一番下にゲートを設ける構成を提供するために、はじめに、ゲート電極２５を基板表面４０上に堆積させ、その後に誘電体フィルム２９、さらにその後にシリコンフィルム２０を堆積させることもできる。図３は、単一のフィルム２０において単独でドープされた領域から成るアノード領域２２およびカソード領域２４が付いたＰＩＮダイオード１０を示すものである。このようなアノード領域２２およびカソード領域２４は、フィルム２０のこれらの領域の中に対するドーパント打込みによって生じる。しかしながら、ダイオード１０のカソード２４および／またはアノード２２は、さらに加えて、シリコンフィルム２０の前或いは後に堆積されるような、高い電導性の追加のフィルムの各エリアを含むこともできる。高い電導性の追加のフィルムからなるこれらのエリアは、フィルム２０内のそれぞれの領域であるカソード領域２４および／またはアノード領域２２に隣接し、そして、当該領域に対する電極接合部を形成させることもできる。フィルム２０内のカソード領域２４およびアノード領域２２は、ドーパント拡散、および／または、このようなそれぞれの高い導電性の追加のフィルムを用いて合金化することによって形成することができる。図３は、ゲートの誘電体フィルム２９上に高い導電率を持つ追加フィルムを有するゲート付きのダイオードを示すものである。チャージポンプ回路がゲートなしのＰＩＮダイオード（即ち、ゲートフィルム２９なしで）と共に形成されるとき、抵抗を減じるために真性領域２３を弱くドープすること（或いは、弱くドーピングされた真性領域のドーピングを増大させること）が有利である。
【００３９】
本発明によるチャージポンプ回路は、低温ポリシリコン（ＬＴＰＳ）ダイオードと共に構成させることができ、これは、ＬＴＰＳのＡＭＬＣＤとして同じ基板上に一体化することができる。ラテラルのゲート付きのＰＩＮダイオードは、同じプロセスで形成することができ、かつ、ＬＴＰＳのＡＭＬＣＤによって必要とされるＴＦＴの付属する共通の基板上に形成することができるように、回路をスイッチさせることに使用される。従って、ＴＦＴは、フィルム２０の分離されたトランジスタエリア内に形成することができ、ゲート電極２５とフィルム２９とを分離することによって得られる絶縁されたゲートと共に形成することができる。本装置がｎチャネルおよびｐチャネルのＴＦＴを含むとき、本ダイオードのアノード領域２２を、ｐチャネルＴＦＴのソースおよびドレイン領域と共に形成することができ、ダイオードのカソード領域２４を、ｎチャネルＴＦＴのソースおよびドレイン領域と共に形成することができる。
【００４０】
図４は、ＴＦＴスイッチングアレイ３２を使用するアクティブマトリックス液晶ディスプレイ装置を含むタイプの集積回路装置３１を示すものである。スイッチングアレイ３２およびチャージポンプ回路３４を、共通基板３６上に設け、低電圧電源３８（例えば３Ｖのバッテリー）は集積回路３６に電力を供給する。
【００４１】
しかしながら、本発明は、その他のタイプの装置と共に使用することができる。例えば、半導体の電源スイッチの集積制御回路である。電源スイッチは、例えば、ＭＯＳＦＥＴとすることができる。このタイプの装置では、基板３６（図３）の大部分（bulk）は、例えば単結晶シリコンからできているアクティブトランジスタ本体とすることができる。絶縁表面４０は、厚い二酸化珪素層によって、即ち、シリコン本体の上側の表面において熱で成長させた、および／または、堆積させることによって提供することができる。ラテラルＰＩＮダイオード１０が付属したチャージポンプ回路１を、この薄い二酸化珪素層上の薄膜回路内に構成させることができる。本発明によるチャージポンプ回路から生じる増幅された直流電圧を、シリコン本体（body）内に、および／または、厚い絶縁層上に一体化された制御回路へ供給することができる。従って、チャージポンプ回路の一体化は、このような装置で既に使用される薄膜技術と両立することができ、例えば、装置本体の上部表面にある絶縁層上のポリシリコンフィルム内に形成される、１つまたは複数の保護ダイオード、或いは、温度センサに対して一体化できる。
【００４２】
上述したように、同じ原理を使用して、チャージポンプ回路が、真性領域が軽くｐ型でドープされたＰＩＮダイオードと共に使用することに適合するようにすることができる。この場合は、ダイオードのゲート電極を、チャージポンプ回路内の２ステージ手前のステージに接続して、その結果、ゲート上の電圧がアノードを基準として負になる。このことは、軽いｐ型の真性領域の導電率を増加させ、一方、シャントキャパシタンスを最小化する。ゲートとアノードとの間の負の直流電圧が、２つの補完的なクロックト制御電圧とは無関係となるため、シャントキャパシタンスは最小化される。このことは、ゲート−アノードのキャパシタンス２６およびゲート−真性領域のキャパシタンス２７の効力が、効果的に除去されることを意味する。残りのシャントキャパシタンスは、ゲート−カソードのキャパシタンス２８である。
【００４３】
チャージポンプ回路は、入力電圧範囲の最も低いレベルよりも負の電圧を生成するように構成することもできることを理解されたい。この場合は、ダイオードの接合部は、図１の回路と比べて、反対（即ちＰＩＮではなくＮＩＰ）にすべきである。また、入力端子１３を、最も負である入力供給線であるＶＳＳに接続すべきである。真性領域２３が弱いｎ型である場合、ゲート電極２５を、２つ手前にあるステージに接続すべきであり、その結果、正の電圧が、カソード２４に対して存在し、真性領域２３の導電率を増大させ、ゲート−アノードのキャパシタンス２６までシャントキャパシタンスを最小化する。真性領域２３が弱いｐ型である場合、ゲート電極２５を、２つ先にあるステージに接続すべきであり、その結果、負の電圧がアノード２２に対して存在し、真性領域２３の導電率を増大させ、ゲート−カソードのキャパシタンス２８までシャントキャパシタンスを最小化する。
【００４４】
本実施例では、ゲート接続は２ステージ先か手前のどちらかで構成されるものと仮定する。実際には、２の何らかの倍数でも、同様の所望の効果が得られる。即ち、ゲートは、適切に２、４、６などの数だけ先に、或いは、手前に構成させることができる。
【００４５】
本実施例では、チャージポンプ回路内のスイッチングデバイスのみがラテラルのダイオードであると仮定する。実際には、薄膜トランジスタなどのラテラルダイオードを用いてその他のスイッチングデバイスを並列で追加することが望ましい。これらのトランジスタを使用して、ダイオード内の順方向の電圧降下をさらに減少させることができる。トランジスタの適切なバイアスは、チャージポンプ回路内の節点から得ることができる。このように選択した場合は、ダイオードは、チャージポンプを始動させる必要があり、動作中において電荷の大部分をポンプすることができる。
【００４６】
本明細書で使用した用語「ＰＩＮダイオード」とは、真性領域によって、ｐ型でドープされた領域から分離された、ｎ型でドープした領域を有する半導体デバイスのことを指すが、これらの領域が基板上で横方向になっているものに限定することを意図するものではない。領域の順序は、Ｐ、Ｉ，Ｎ、或いは、Ｎ、Ｉ、Ｐとすることができる。
【図面の簡単な説明】
【図１】  本発明によるチャージポンプ回路の回路図である。
【図２】  図１の回路で使用されるラテラルＰＩＮダイオードをゲート電極と共に示す略図である。
【図３】  図２のＰＩＮダイオードの一例の横断面図である。
【図４】  ディスプレイとチャージポンプ回路とを一体化したＬＡＥデバイスの概略平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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