(57)【特許請求の範囲】
【請求項１】
外部の符号化装置によって符号化された画像データのペイロードを前記符号化装置から入力可能なデータ処理部と、
非画像データのペイロードを、外部の制御装置の制御によって外部バスを介して入力可能であり、入力された前記非画像データのペイロードを格納可能なデータバッファと
を備え、
前記データ処理部には、所定のＮＡＬ（Network Abstraction
Layer）ヘッダを、前記制御装置の制御によって前記外部バスを介して入力可能であり、
前記データ処理部は、
前記画像データのペイロードを格納可能な第１のレジスタと、
前記データバッファから読み出した前記非画像データのペイロードを格納可能な第２のレジスタと、
前記ＮＡＬヘッダを格納可能な第３のレジスタと、
前記第１乃至第３のレジスタに接続された選択回路と
を有し、
前記データ処理部は、
前記第３のレジスタに格納されている前記ＮＡＬヘッダと、前記第２のレジスタに格納されている前記非画像データのペイロードとを、この順に前記選択回路から出力し、それによって前記非画像データのペイロードに前記ＮＡＬヘッダを付加することにより、非画像データに対応する第１のＮＡＬユニットを生成し、
前記第３のレジスタに格納されている前記ＮＡＬヘッダと、前記第１のレジスタに格納されている前記画像データのペイロードとを、この順に前記選択回路から出力し、それによって前記画像データのペイロードに前記ＮＡＬヘッダを付加することにより、画像データに対応する第２のＮＡＬユニットを生成し、
前記第１のＮＡＬユニットと前記第２のＮＡＬユニットとを配列することにより、アクセスユニットを生成する、データ処理装置。
【請求項２】
前記データ処理部は、複数のＮＡＬユニットを格納可能なレジスタを有し、
前記データ処理部は、生成した前記第１のＮＡＬユニット及び前記第２のＮＡＬユニットをこの順に前記レジスタに格納し、前記レジスタから、前記第１のＮＡＬユニット及び前記第２のＮＡＬユニットをこの順に出力することにより、前記アクセスユニットを生成する、請求項１に記載のデータ処理装置。
【請求項３】
前記データバッファには、所定のダミーデータを格納可能であり、
前記データ処理部は、前記ダミーデータを前記データバッファから繰り返し読み出すことにより、フィラーＮＡＬを生成可能である、請求項１又は２に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、Ｈ．２６４規格におけるＮＡＬ化装置に関する。
【背景技術】
【０００２】
Ｈ．２６４規格では、動画像を符号化する符号化処理と、ビットストリームをＰＥＳパケット（ＰＥＳ：Packetized Elementary Stream）に多重化するＰＥＳ化処理との間に、ＮＡＬ化処理（ＮＡＬ：Network Abstraction Layer）が規定されている。ＮＡＬ化処理では、符号化データやパラメータセットからＮＡＬユニットが生成され、さらには複数のＮＡＬユニットが所定の順序で配列されてアクセスユニットが生成される。
【０００３】
従来のシステムでは、ＤＳＰ（Digital Signal Processor）やＣＰＵを用いたソフトウェア処理によって、ＮＡＬ化処理が行われていた。ソフトウェア処理において処理速度の高速化を図るためには、メモリバス帯域の拡張や動作周波数の向上が必要となる。
【０００４】
なお、Ｈ．２６４規格のＮＡＬ化処理に関連する技術は、例えば下記特許文献１に開示されている。
【０００５】
【特許文献１】特開２００５−２０３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の通り、ソフトウェア処理において処理速度の高速化を図るためには、メモリバス帯域の拡張や動作周波数の向上が必要となる。しかし、メモリバス帯域の拡張は、メモリ容量の増大を引き起こすため、部品点数が増大するなど、システム設計上のデメリットが発生する。また、動作周波数の向上は、消費電力の増大を引き起こすため、同じくシステム設計上のデメリットが発生する。
【０００７】
本発明はかかる事情に鑑みて成されたものであり、メモリバス帯域の拡張や動作周波数の向上を必要とせずにＮＡＬ化処理の高速化を実現することが可能な、データ処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明に係るデータ処理装置は、外部の符号化装置によって符号化された画像データのペイロードを前記符号化装置から入力可能なデータ処理部と、非画像データのペイロードを、外部の制御装置の制御によって外部バスを介して入力可能であり、入力された前記非画像データのペイロードを格納可能なデータバッファとを備え、前記データ処理部には、所定のＮＡＬ（Network Abstraction Layer）ヘッダを、前記制御装置の制御によって前記外部バスを介して入力可能であり、前記データ処理部は、前記画像データのペイロードを格納可能な第１のレジスタと、前記データバッファから読み出した前記非画像データのペイロードを格納可能な第２のレジスタと、前記ＮＡＬヘッダを格納可能な第３のレジスタと、前記第１乃至第３のレジスタに接続された選択回路とを有し、前記データ処理部は、前記第３のレジスタに格納されている前記ＮＡＬヘッダと、前記第２のレジスタに格納されている前記非画像データのペイロードとを、この順に前記選択回路から出力し、それによって前記非画像データのペイロードに前記ＮＡＬヘッダを付加することにより、非画像データに対応する第１のＮＡＬユニットを生成し、前記第３のレジスタに格納されている前記ＮＡＬヘッダと、前記第１のレジスタに格納されている前記画像データのペイロードとを、この順に前記選択回路から出力し、それによって前記画像データのペイロードに前記ＮＡＬヘッダを付加することにより、画像データに対応する第２のＮＡＬユニットを生成し、前記第１のＮＡＬユニットと前記第２のＮＡＬユニットとを配列することにより、アクセスユニットを生成することを特徴とするものである。
【０００９】
第２の発明に係るデータ処理装置は、第１の発明に係るデータ処理装置において特に、前記データ処理部は、複数のＮＡＬユニットを格納可能なレジスタを有し、前記データ処理部は、生成した前記第１のＮＡＬユニット及び前記第２のＮＡＬユニットをこの順に前記レジスタに格納し、前記レジスタから、前記第１のＮＡＬユニット及び前記第２のＮＡＬユニットをこの順に出力することにより、前記アクセスユニットを生成することを特徴とするものである。
【００１０】
第３の発明に係るデータ処理装置は、第１又は第２の発明に係るデータ処理装置において特に、前記データバッファには、所定のダミーデータを格納可能であり、前記データ処理部は、前記ダミーデータを前記データバッファから繰り返し読み出すことにより、フィラーＮＡＬを生成可能であることを特徴とするものである。
【発明の効果】
【００１１】
第１〜第３の発明に係るデータ処理装置によれば、ＮＡＬ化装置としてのデータ処理装置がハードウェアによって構成されているため、メモリバス帯域の拡張や動作周波数の向上を伴うことなく、ＮＡＬ化処理の高速化を実現することが可能となる。しかも、非画像データのペイロードの入力処理及びＮＡＬヘッダの入力処理を、外部の制御装置の制御によるソフトウェア処理で実行することにより、全ての処理をハードウェア構成で実現する場合と比較して、装置構成の簡略化を図ることが可能となる。
【００１２】
特に第２の発明に係るデータ処理装置によれば、複数のＮＡＬユニットを所定の順序で配列することによるアクセスユニットの生成処理を、ハードウェア構成とソフトウェア処理との協働によって簡易に実現することが可能となる。
【００１３】
特に第３の発明に係るデータ処理装置によれば、フィラーＮＡＬの生成処理を、ハードウェア構成とソフトウェア処理との協働によって簡易に実現することが可能となる。しかも、データバッファからのダミーデータの読み出しを繰り返すことにより、データバッファの容量以上の大容量のフィラーＮＡＬを生成することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００１５】
図１は、Ｈ．２６４規格に準拠した画像処理システムの構成の一部を抜き出して示すブロック図である。図１に示すように、この画像処理システムは、符号化装置１、ＮＡＬ化装置２、ＰＥＳ化装置３、ＤＲＡＭ等のメモリ４、及びＣＰＵ５（制御装置）を備えて構成されている。符号化装置１、ＮＡＬ化装置２、ＰＥＳ化装置３、及びメモリ４は、バス６に接続されている。符号化装置１、ＮＡＬ化装置２、ＰＥＳ化装置３、及びＣＰＵ５は、バス７に接続されている。
【００１６】
符号化装置１は、動画像の符号化処理を行うことにより符号化データを生成する。ＮＡＬ化装置２は、符号化データに基づいてＮＡＬユニットの生成処理及びアクセスユニットの生成処理を行う。ＰＥＳ化装置３は、アクセスユニットをＰＥＳパケットに多重化する処理を行う。
【００１７】
図２は、図１に示したＮＡＬ化装置２の具体的な構成を示すブロック図である。図２に示すように、ＮＡＬ化装置２は、インタフェース１０〜１４、データ処理部２０、ＤＭＡバッファ２１（ＤＭＡ：Direct Memory Access）、コントローラ２２、及びデータバッファ２３を備えて構成されている。
【００１８】
データバッファ２３の出力にはデータ処理部２０が接続されており、データ処理部２０の出力にはＤＭＡバッファ２１が接続されている。コントローラ２２は、データ処理部２０、ＤＭＡバッファ２１、及びデータバッファ２３にそれぞれ接続されており、これらの動作を制御する。
【００１９】
インタフェース１０には、ＮＡＬ化装置２の内部において、データ処理部２０及びコントローラ２２が接続されている。また、インタフェース１０には、ＮＡＬ化装置２の外部において、符号化装置１が接続されている。従って、データ処理部２０は、インタフェース１０を介して符号化装置１に接続されている。変形例として、ＮＡＬ化装置２の外部において、インタフェース１０にはバス６が接続されていても良い。この変形例の場合、データ処理部２０は、インタフェース１０及びバス６を介して、メモリ４（及び符号化装置１）に接続されている。
【００２０】
インタフェース１１には、ＮＡＬ化装置２の内部において、ＤＭＡバッファ２１が接続されている。また、インタフェース１１には、ＮＡＬ化装置２の外部において、バス６が接続されている。従って、ＤＭＡバッファ２１は、インタフェース１１及びバス６を介して、メモリ４（及びＰＥＳ化装置３）に接続されている。
【００２１】
インタフェース１２には、ＮＡＬ化装置２の内部において、コントローラ２２が接続されている。また、インタフェース１２には、ＮＡＬ化装置２の外部において、バス７が接続されている。従って、コントローラ２２は、インタフェース１２及びバス７を介して、ＣＰＵ５に接続されている。
【００２２】
インタフェース１３には、ＮＡＬ化装置２の内部において、データ処理部２０が接続されている。また、インタフェース１３には、ＮＡＬ化装置２の外部において、バス７が接続されている。従って、データ処理部２０は、インタフェース１３及びバス７を介して、ＣＰＵ５に接続されている。
【００２３】
インタフェース１４には、ＮＡＬ化装置２の内部において、データバッファ２３が接続されている。また、インタフェース１４には、ＮＡＬ化装置２の外部において、バス７が接続されている。従って、データバッファ２３は、インタフェース１４及びバス７を介して、ＣＰＵ５に接続されている。
【００２４】
図３は、図２に示したデータ処理部２０の具体的な構成を示すブロック図である。図３に示すように、データ処理部２０は、インタフェース４０〜４４、レジスタ３０〜３４、選択回路５０、及び処理部５１，５２を備えて構成されている。
【００２５】
レジスタ３０〜３３の各出力には選択回路５０が接続されている。選択回路５０の出力には処理部５１が接続されている。処理部５１の出力にはレジスタ３４が接続されている。レジスタ３４の出力には処理部５２が接続されている。
【００２６】
インタフェース４０には、データ処理部２０の内部において、レジスタ３０が接続されている。また、インタフェース４０には、データ処理部２０の外部において、インタフェース１０が接続されている。従って、レジスタ３０は、インタフェース４０を介して、インタフェース１０に接続されている。
【００２７】
インタフェース４１には、データ処理部２０の内部において、レジスタ３１，３２が接続されている。また、インタフェース４１には、データ処理部２０の外部において、インタフェース１３が接続されている。従って、レジスタ３１，３２は、インタフェース４１を介して、インタフェース１３に接続されている。
【００２８】
インタフェース４２には、データ処理部２０の内部において、レジスタ３３が接続されている。また、インタフェース４２には、データ処理部２０の外部において、データバッファ２３が接続されている。従って、レジスタ３３は、インタフェース４２を介して、データバッファ２３に接続されている。
【００２９】
インタフェース４３には、データ処理部２０の内部において、選択回路５０が接続されている。また、インタフェース４３には、データ処理部２０の外部において、コントローラ２２が接続されている。従って、選択回路５０は、インタフェース４３を介して、コントローラ２２に接続されている。
【００３０】
インタフェース４４には、データ処理部２０の内部において、処理部５２が接続されている。また、インタフェース４４には、データ処理部２０の外部において、ＤＭＡバッファ２１が接続されている。従って、処理部５２は、インタフェース４４を介して、ＤＭＡバッファ２１に接続されている。
【００３１】
以下、本実施の形態に係るＮＡＬ化装置２の動作について説明する。
【００３２】
＜非画像データに対応するＮＡＬユニットの生成＞
ＮＡＬ化装置２は、画像データ（以下の説明では例としてスライスデータとする）に対応するＮＡＬユニットの生成を開始する前に、ＡＵデリミタ（Access Unit Delimiter）、ＳＰＳ（Sequence Parameter Set）、ＰＰＳ（Picture Parameter Set）、及びＳＥＩ（Supplemental Enhancement Information）等の、各種の非画像データに対応するＮＡＬユニットの生成を行う。
【００３３】
図４は、非画像データに対応するＮＡＬユニット６０の構成を示す図である。ＮＡＬユニット６０は、ＮＡＬヘッダ６１、非画像データに対応するＲＢＳＰ６２（ＲＢＳＰ：Raw Byte Sequence Payload）、及び必要に応じてトレイリングビット６３が、この順に配列された構成を有している。トレイリングビット６３は、バイトアライメント処理を行うための調整用のビットであり、必要に応じてトレイリングビット６３を付加することにより、ＲＢＳＰ６２とトレイリングビット６３との合計のビット長が、８ビット（１バイト）の整数倍の長さに揃えられる。トレイリングビット６３の付加の要否の判定処理、及び付加処理は、図３に示す処理部５１によって実行される。
【００３４】
図２，３を参照して、ＮＡＬヘッダ６１に関するデータは、ＣＰＵ５の制御によって、バス７からインタフェース１３，４１を介して、レジスタ３２に格納される。また、ＮＡＬヘッダ６１に関するデータは、レジスタ３２からデータＳ３として選択回路５０に入力される。
【００３５】
ＲＢＳＰ６２に関するデータは、ＣＰＵ５の制御によって、バス７からインタフェース１４を介して、データバッファ２３に格納される。また、ＲＢＳＰ６２に関するデータは、コントローラ２２の制御によって、データバッファ２３から読み出され、インタフェース４２を介して、レジスタ３３に格納される。また、ＲＢＳＰ６２に関するデータは、レジスタ３３からデータＳ４として選択回路５０に入力される。
【００３６】
コントローラ２２は、データＳ３，Ｓ４をこの順に選択すべき旨の選択信号Ｓ５を、インタフェース４３を介して選択回路５０に入力する。その結果、データＳ３（ＮＡＬヘッダ）及びデータＳ５（ＲＢＳＰ）がこの順に配列されたデータＳ６が、選択回路５０から出力される。また、処理部５１が必要に応じてデータＳ６にトレイリングビット６３を付加することにより、図４に示した構成のＮＡＬユニット６０が生成される。処理部５１から出力されたＮＡＬユニット６０は、レジスタ３４に格納される。
【００３７】
非画像データに対応するＮＡＬユニット６０としては、必要に応じて、ＡＵデリミタに関するＮＡＬユニット６０Ａ、ＳＰＳに関するＮＡＬユニット６０Ｂ、ＰＰＳに関するＮＡＬユニット６０Ｃ、及びＳＥＩに関するＮＡＬユニット６０Ｄがこの順に生成され、生成された順にレジスタ３４に格納される（図７参照）。
【００３８】
なお、図４には示さないが、必要に応じて、各ＮＡＬユニット６０の先頭に、所定のスタートコードを挿入することも可能である。図２，３を参照して、スタートコードに関するデータは、ＣＰＵ５の制御によって、バス７からインタフェース１３，４１を介して、レジスタ３１に格納される。また、スタートコードに関するデータは、レジスタ３１からデータＳ２として選択回路５０に入力される。選択回路５０に対し、データＳ３の前にデータＳ２を選択させることにより、データＳ２（スタートコード）、データＳ３（ＮＡＬヘッダ）、データＳ５（ＲＢＳＰ）、及びトレイリングビットがこの順に配列されたＮＡＬユニット６０を生成することができる。
【００３９】
＜スライスデータに対応するＮＡＬユニットの生成＞
非画像データに対応するＮＡＬユニット６０の生成が完了すると、次にＮＡＬ化装置２は、スライスデータに対応するＮＡＬユニットの生成処理を行う。この処理の開始タイミングは、ＣＰＵ５からバス７及びインタフェース１２を介してコントローラ２２に通知される。
【００４０】
図５は、スライスデータに対応するＮＡＬユニット７０の構成を示す図である。ＮＡＬユニット７０は、図４に示したＮＡＬユニット６０と同様に、ＮＡＬヘッダ７１、スライスデータに対応するＲＢＳＰ７２、及び必要に応じてトレイリングビット７３が、この順に配列された構成を有している。トレイリングビット７３は、バイトアライメント処理を行うための調整用のビットであり、必要に応じてトレイリングビット７３を付加することにより、ＲＢＳＰ７２とトレイリングビット７３との合計のビット長が、８ビット（１バイト）の整数倍の長さに揃えられる。トレイリングビット７３の付加の要否の判定処理、及び付加処理は、図３に示す処理部５１によって実行される。
【００４１】
図２，３を参照して、ＮＡＬヘッダ７１に関するデータは、ＣＰＵ５の制御によって、バス７からインタフェース１３，４１を介して、レジスタ３２に格納される。また、ＮＡＬヘッダ７１に関するデータは、レジスタ３２からデータＳ３として選択回路５０に入力される。
【００４２】
ＲＢＳＰ７２に関するデータは、符号化装置１からインタフェース１０，４０を介して、レジスタ３０に格納される。あるいは、ＲＢＳＰ７２に関するデータは、符号化装置１からバス６を介してメモリ４に書き込まれた後、メモリ４からバス６及びインタフェース１０，４０を介して、レジスタ３０に格納される。また、ＲＢＳＰ７２に関するデータは、レジスタ３０からデータＳ１として選択回路５０に入力される。
【００４３】
コントローラ２２は、データＳ３，Ｓ１をこの順に選択すべき旨の選択信号Ｓ５を、インタフェース４３を介して選択回路５０に入力する。その結果、データＳ３（ＮＡＬヘッダ）及びデータＳ１（ＲＢＳＰ）がこの順に配列されたデータＳ６が、選択回路５０から出力される。また、処理部５１が必要に応じてデータＳ６にトレイリングビット７３を付加することにより、図５に示した構成のＮＡＬユニット７０が生成される。処理部５１から出力されたＮＡＬユニット７０は、レジスタ３４に格納される。
【００４４】
この時点では、非画像データに対応するＮＡＬユニット６０Ａ〜６０Ｄがすでにレジスタ３４に格納されているため、スライスデータに対応するＮＡＬユニット７０は、ＮＡＬユニット６０Ｄの後に、レジスタ３４に格納されることとなる（図７参照）。
【００４５】
なお、図５には示さないが、必要に応じて、ＮＡＬユニット７０の先頭に、所定のスタートコードを挿入することも可能である。スタートコードの挿入手法は、上述の手法と同様である。
【００４６】
＜フィラーＮＡＬの生成＞
本実施の形態に係るＮＡＬ化装置２においては、スライスデータに対応するＮＡＬユニット７０を生成した後、必要に応じて、フィラーＮＡＬを生成することが可能である。この処理の開始タイミングは、ＣＰＵ５からバス７及びインタフェース１２を介してコントローラ２２に通知される。
【００４７】
図６は、フィラーＮＡＬ８０の構成を示す図である。フィラーＮＡＬ８０は、図４に示したＮＡＬユニット６０と同様に、ＮＡＬヘッダ８１、フィラーＮＡＬに対応するＲＢＳＰ８２、及び必要に応じてトレイリングビット８３が、この順に配列された構成を有している。トレイリングビット８３は、バイトアライメント処理を行うための調整用のビットであり、必要に応じてトレイリングビット８３を付加することにより、ＲＢＳＰ８２とトレイリングビット８３との合計のビット長が、８ビット（１バイト）の整数倍の長さに揃えられる。トレイリングビット８３の付加の要否の判定処理、及び付加処理は、図３に示す処理部５１によって実行される。
【００４８】
図２，３を参照して、ＮＡＬヘッダ８１に関するデータは、ＣＰＵ５の制御によって、バス７からインタフェース１３，４１を介して、レジスタ３２に格納される。また、ＮＡＬヘッダ８１に関するデータは、レジスタ３２からデータＳ３として選択回路５０に入力される。
【００４９】
ＲＢＳＰ８２に関するデータとしては、ＣＰＵ５の制御によって、所定のダミーデータ（例えば０ｘＦＦ）が、データバッファ２３に格納される。ここで、データバッファ２３のデータ容量を１ページとすると、フィラーＮＡＬ８０のＲＢＳＰ８２は、通常、Ｎページ（Ｎは自然数）分のデータサイズを有している。
【００５０】
コントローラ２２の制御によって、ダミーデータは、データバッファ２３から読み出され、インタフェース４２を介して、レジスタ３３に格納される。また、レジスタ３３からデータＳ４として選択回路５０に入力される。
【００５１】
コントローラ２２は、データＳ３，Ｓ４をこの順に選択すべき旨の選択信号Ｓ５を、インタフェース４３を介して選択回路５０に入力する。このとき、データＳ４に関しては、ＣＰＵ５からコントローラ２２に通知されているＲＢＳＰ８２のデータサイズに応じて、データバッファ２３からレジスタ３３へのダミーデータの読み出しと、レジスタ３３から選択回路５０へのデータＳ４の入力とが、繰り返し実行される。
【００５２】
その結果、データＳ３（ＮＡＬヘッダ）とＮページ分のデータＳ４（ＲＢＳＰ）とがこの順に配列されたデータＳ６が、選択回路５０から出力される。また、処理部５１が必要に応じてデータＳ６にトレイリングビット８３を付加することにより、図６に示した構成のフィラーＮＡＬ８０が生成される。処理部５１から出力されたフィラーＮＡＬ８０は、レジスタ３４に格納される。
【００５３】
この時点では、非画像データに対応するＮＡＬユニット６０Ａ〜６０Ｄと、スライスデータに対応するＮＡＬユニット７０とがすでにレジスタ３４に格納されているため、フィラーＮＡＬ８０は、ＮＡＬユニット７０の後に、レジスタ３４に格納されることとなる（図７参照）。
【００５４】
なお、図６には示さないが、必要に応じて、フィラーＮＡＬ８０の先頭に、所定のスタートコードを挿入することも可能である。スタートコードの挿入手法は、上述の手法と同様である。
【００５５】
また、フィラーＮＡＬ８０がレジスタ３４に格納された後、上述した非画像データに対応するＮＡＬユニット６０の生成と同様の手法により、ＥＯＳ（End Of Sequence）に関するＮＡＬユニット６０Ｅと、ＥＯＳ（End Of Stream）に関するＮＡＬユニット６０Ｆとが、必要に応じて生成され、フィラーＮＡＬ８０の後にレジスタ３４に格納される。
【００５６】
＜アクセスユニットの生成＞
図７は、レジスタ３４の格納内容を示す図である。また、図８は、アクセスユニット９０の構成を示す図である。
【００５７】
図７を参照して、これまでの動作により、レジスタ３４には、ＡＵデリミタに関するＮＡＬユニット６０Ａ、ＳＰＳに関するＮＡＬユニット６０Ｂ、ＰＰＳに関するＮＡＬユニット６０Ｃ、ＳＥＩに関するＮＡＬユニット６０Ｄ、スライスデータ（主ピクチャ）に対応するＮＡＬユニット７０、フィラーＮＡＬ８０、ＥＯＳに関するＮＡＬユニット６０Ｅ、及びＥＯＳに関するＮＡＬユニット６０Ｆが、この順に格納されている。
【００５８】
レジスタ３４に格納された順に（つまり格納された時刻が古い順に）、レジスタ３４からこれらのＮＡＬユニットを出力することにより、図８に示すように、ＡＵデリミタを先頭とするアクセスユニット９０が得られる。
【００５９】
図３を参照して、アクセスユニット９０は、データＳ７としてレジスタ３４から出力され、処理部５２に入力される。処理部５２は、スタートコードのビットパターンと同一のビットパターンがアクセスユニット９０内に存在しているか否かをチェックし、存在している場合には、所定のビット列をそのビットパターン内に挿入する。これにより、アクセスユニット９０内における疑似スタートコードの発生が防止される。変形例として、処理部５２は、データ処理部２０の内部ではなく、データ処理部２０の外部、例えば、インタフェース１４とデータバッファ２３との間、又はインタフェース１０とデータ処理部２０との間に配置することも可能である。
【００６０】
アクセスユニット９０は、データＳ８として処理部５２から出力され、インタフェース４４を介して、ＤＭＡバッファ２１に格納される。そして、ＤＭＡバッファ２１からインタフェース１１及びバス６を介して、メモリ４に格納される。ＤＭＡバッファ２１からメモリ４へのアクセスユニット９０の転送は、コントローラ２２の制御により、ＤＭＡバッファ２１の容量がフルになった時点で開始される。コントローラ２２は、アクセスユニット９０をメモリ４に転送している間は、データ処理部２０によるＮＡＬ化処理を停止させることができる。その間、レジスタ３０へのスライスデータの入力も停止する必要があるため、コントローラ２２は、前段の符号化装置１に対してＷａｉｔ信号を出力する。
【００６１】
ＮＡＬ化装置２からのアクセスユニット９０の出力が完了すると、コントローラ２２は、インタフェース１２及びバス７を介して、その完了の旨をＣＰＵ５に通知する。この通知は、ＣＰＵ５への割り込み処理として実行される。ＣＰＵ５は、これを受けて、ＮＡＬ化装置２の後段のＰＥＳ化装置３に対して、ＰＥＳ化処理の開始命令を送出する。
【００６２】
変形例として、ＤＭＡバッファ２１とレジスタ３４（図３参照）とを兼用しても良い。他の変形例として、ＤＭＡバッファ２１を省略し、データ処理部２０から出力されたアクセスユニット９０を、インタフェース１１を介して後段のＰＥＳ化装置３に直接的に（つまりバス６及びメモリ４を経由することなく）入力しても良い。
【００６３】
＜まとめ＞
このように本実施の形態に係るＮＡＬ化装置２によれば、ＮＡＬ化装置２（データ処理装置）がハードウェアによって構成されているため、メモリバス帯域の拡張や動作周波数の向上を伴うことなく、ＮＡＬ化処理の高速化を実現することが可能となる。しかも、非画像データのペイロードの入力処理及びＮＡＬヘッダの入力処理を、ＣＰＵ５の制御によるソフトウェア処理で実行することにより、全ての処理をハードウェア構成で実現する場合と比較して、装置構成の簡略化を図ることが可能となる。
【００６４】
また、本実施の形態に係るＮＡＬ化装置２によれば、複数のＮＡＬユニットを所定の順序で配列することによるアクセスユニット９０の生成処理を、ハードウェア構成とソフトウェア処理との協働によって簡易に実現することが可能となる。
【００６５】
また、本実施の形態に係るＮＡＬ化装置２によれば、フィラーＮＡＬ８０の生成処理を、ハードウェア構成とソフトウェア処理との協働によって簡易に実現することが可能となる。しかも、データバッファ２３からのダミーデータの読み出しを繰り返すことにより、データバッファ２３の容量以上の大容量のフィラーＮＡＬ８０を生成することが可能となる。
【図面の簡単な説明】
【００６６】
【図１】Ｈ．２６４規格に準拠した画像処理システムの構成の一部を抜き出して示すブロック図である。
【図２】図１に示したＮＡＬ化装置の具体的な構成を示すブロック図である。
【図３】図２に示したデータ処理部の具体的な構成を示すブロック図である。
【図４】非画像データに対応するＮＡＬユニットの構成を示す図である。
【図５】スライスデータに対応するＮＡＬユニットの構成を示す図である。
【図６】フィラーＮＡＬの構成を示す図である。
【図７】レジスタの格納内容を示す図である。
【図８】アクセスユニットの構成を示す図である。
【符号の説明】
【００６７】
１  符号化装置
２  ＮＡＬ化装置
３  ＰＥＳ化装置
４  メモリ
５  ＣＰＵ
６，７  バス
２０  データ処理部
２１  ＤＭＡバッファ
２２  コントローラ
２３  データバッファ
３０〜３４  レジスタ
５０  選択回路
６０，７０  ＮＡＬユニット
６１，７１，８１  ＮＡＬヘッダ
６２，７２，８２  ＲＢＳＰ
８０  フィラーＮＡＬ
９０  アクセスユニット
【図１】
0005055497.tif 000002
【図２】
0005055497.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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