(57)【特許請求の範囲】
【請求項１】
第１導電型の低不純物濃度のＩ型ドリフト層と、
前記ドリフト層の一方の主面側に形成された第２導電型の高不純物濃度ベース領域と、
前記ベース領域内に形成された第１導電型のエミッタ領域と、
前記エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、
前記ベース領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト層の他方の主面側に形成された第２導電型のコレクタ層と、
前記コレクタ層に電気的に接続するコレクタ電極と、
前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止するとともに、ターンオフ時に前記コレクタ層寄りの領域に過剰キャリアを有する第１導電型のバッファ層と、
前記ドリフト層の一方の主面から前記バッファ層まで、個々の素子に切り分ける際の切断面に沿って延びる第１導電型の高不純物濃度分離領域と、
を具備し、
前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12であり、
前記ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤであることを特徴とする半導体装置。
【請求項２】
第１導電型のＦＺウェハの一方の主面側に選択的に第１導電型の高不純物濃度の分離領域を形成する工程と、
隣り合う分離領域間のウェハ表面に、第２導電型のベース領域、第１導電型のエミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成する工程と、
ウェハの他方の主面を研削する工程と、
ウェハの研削後に、ウェハの他方の主面に第２導電型のコレクタ層を形成する工程と、
ウェハの研削後に、ウェハの他方の主面にプロトンを照射し、３００℃以上５００℃以下の温度でアニールをおこなって第１導電型のバッファ層を形成する工程と、
前記コレクタ層の形成後に、コレクタ電極を形成する工程と、
を含み、
前記バッファ層を形成する工程では、前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12を満たす前記バッファ層を形成し、
前記分離領域を形成する工程では、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤを満たす前記分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型のＦＺウェハの一方の主面側に選択的に第１導電型の高不純物濃度の分離領域を形成する工程と、
隣り合う分離領域間のウェハ表面に、第２導電型のベース領域、第１導電型のエミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成する工程と、
ウェハの他方の主面を研削する工程と、
ウェハの研削後に、ウェハの他方の主面に第２導電型のコレクタ層を形成する工程と、
ウェハの研削後に、ウェハの他方の主面に酸素イオンを照射し、３００℃以上５００℃以下の温度でアニールをおこなって第１導電型のバッファ層を形成する工程と、
前記コレクタ層の形成後に、コレクタ電極を形成する工程と、
を含み、
前記バッファ層を形成する工程では、前記バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時の前記バッファ層中の電子濃度をＮ（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12を満たす前記バッファ層を形成し、
前記分離領域を形成する工程では、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤを満たす前記分離領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換装置などに使用される半導体装置およびその製造方法に関し、特にＦＺウェハを用いたパンチスルー型のＩＧＢＴおよびその製造方法に関する。
【０００２】
【従来の技術】
電力変換装置などに使用される半導体装置としてＩＧＢＴがある。ＩＧＢＴには、ブロッキングモード（エミッタ・コレクタ間に定格電圧が印加され、ゲートにしきい値以上の電圧が印可されていないオフ状態）時にエミッタ領域から伸びる空乏層がコレクタ層にまで伸展しないようにドリフト層を厚くしたノンパンチスルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）と、ドリフト層とコレクタ層との間にバッファ層を設けて空乏層がコレクタ層にまで伸展するのを防ぐパンチスルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）とがある。一般に、ＮＰＴ−ＩＧＢＴは安価なＦＺウェハを用いて製造される。一方、ＰＴ−ＩＧＢＴにはエピタキシャルウェハが用いられる。
【０００３】
図１１は、従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＮＰＴ−ＩＧＢＴでは、図１１に示すように、ＦＺウェハよりなるｎ-ドリフト層１１の一方の主面（以下、表面とする）側にｐベース領域１２およびｎ+エミッタ領域１３が設けられており、もう一方の主面（以下、裏面とする）側にｐ+コレクタ層１４が設けられている。そして、ベース領域１２上にはゲート絶縁膜であるゲート酸化膜１５を介してゲート電極１６が形成されており、さらにその上に層間絶縁膜１７を介してエミッタ電極１８が形成されている。また、コレクタ層１４の表面上にはコレクタ電極１９が形成されている。
【０００４】
図１１に示す構成のＮＰＴ−ＩＧＢＴでは、コレクタ電極１９に正電圧を印加するとともにゲート電極１６に正電圧を印加すると、ＩＧＢＴ表面にチャネルが形成され、ドリフト層１１中を電子電流が流れる。電子がコレクタ層１４に到達すると、ドリフト層１１にホールが注入される。それによって、ドリフト層１１は高注入状態となり、抵抗が激減するため、低オン電圧が実現される。しかし、この構成のＮＰＴ−ＩＧＢＴでは、ドリフト層１１が十分に厚いため、その分抵抗が上昇し、ＩＧＢＴのオン状態における電圧降下量が大きくなるとともに、ドリフト層１１での蓄積キャリア量が増大してターンオフ時の損失が大きくなるという欠点がある。
【０００５】
図１２は、従来のＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＰＴ−ＩＧＢＴでは、図１２に示すように、ｐ+コレクタ層２４上にｎ+バッファ層２０およびｎ-ドリフト層２１が順に設けられる。これら３つの層（コレクタ層２４、バッファ層２０およびドリフト層２１）は、高濃度ｐ型シリコン基板上に高濃度ｎ型エピタキシャル層を成長させ、さらにその上に低濃度ｎ型エピタキシャル層を成長させたウェハにより構成される。ｎ-ドリフト層２１の表面部分にはｐベース領域２２およびｎ+エミッタ領域２３が設けられている。そして、さらにその上に、ゲート絶縁膜であるゲート酸化膜２５、ゲート電極２６、層間絶縁膜２７およびエミッタ電極２８が形成されている。また、コレクタ層２４の裏面にはコレクタ電極２９が形成されている。
【０００６】
図１２に示す構成のＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層２０で止められるため、ドリフト層２１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。しかし、順方向導通時にコレクタ層２４から注入されるホールの量が極めて多いため、ターンオフ損失が大きいという欠点がある。また、エピタキシャルウェハは高価格であるため、ＮＰＴ−ＩＧＢＴに比べてコストが増大するという欠点もある。
【０００７】
そこで、ＦＺウェハを用いたＰＴ−ＩＧＢＴが知られている。図１３は、ＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＰＴ−ＩＧＢＴは、図１３に示すように、ＦＺウェハよりなるｎ-ドリフト層３１の裏面側にｐ+コレクタ層３４およびｎ+バッファ層３０がイオン注入法により形成され、コレクタ電極３９が設けられた構成となっている。ｎ-ドリフト層３１の表面側には、ｐベース領域３２、ｎ+エミッタ領域３３、ゲート酸化膜（ゲート絶縁膜）３５、ゲート電極３６、層間絶縁膜３７およびエミッタ電極３８が形成されている。
【０００８】
図１３に示す構成のＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層３０で止められるため、ドリフト層３１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。また、コレクタ層３４が低濃度であるため、順方向導通時におけるホール注入量が少ない。したがって、ターンオフ損失が小さいという利点も有する。
【０００９】
【発明が解決しようとする課題】
一般に、ＩＧＢＴの損失を低減するためには、ドリフト層をできるだけ短くするのが望ましい。しかし、ドリフト層を短くすると耐圧が低くなってしまう。図１４は、ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフである。このグラフにおいて、各ＩＧＢＴの、ＰＮ接合部における最大電界強度が臨界電界強度に達したときの電界分布の積分値、すなわち各電界分布の面積がそれぞれのＩＧＢＴの耐圧を表す。この面積が大きいほど耐圧特性が高くなる。したがって、短いドリフト層で高い耐圧特性を得るためには、図１４に実線で示す「ＰＴ−ＩＧＢＴ（以下、Ｉ型ドリフト層ＰＴ−ＩＧＢＴとする）」のように、ドリフト層中での電界分布の傾きをできるだけ小さくして四角形電界分布を実現すればよいことがわかる。ドリフト層中での電界分布の傾きを小さくするためには、ドリフト層の不純物濃度を非常に小さくしてＩ層化すればよい。
【００１０】
しかしながら、ドリフト層をＩ層化すると、ターンオフ時に非常に高いサージ電圧を伴う激しい振動が発生するという問題点がある。この振動が発生する理由は以下のとおりである。バッファ層付きのＩＧＢＴは、ターンオフ時に空乏層の電界によってドリフト層中の蓄積キャリアが掃き出されて、ブロッキングモードに移行する。スイッチング時のコレクタ・エミッタ間電圧はＩＧＢＴの定格耐圧の半分程度である。ターンオフ時に空乏層がバッファ層に到達すると、ドリフト層中に過剰キャリアが存在せず、ＩＧＢＴは容量ε／Ｗのコンデンサとなる。ここで、εはシリコンの誘電率であり、Ｗはドリフ卜層幅である。このＩＧＢＴの容量と配線の寄生インダクタンスによりＬＣ回路が構成されることになるため、振動が発生する。
【００１１】
また、ドリフト層をＩ層化すると、空乏層が素子の側面（ダイシング面）にまで容易に到達してしまう。この素子側面にはダイシング後の物理的な歪が残っているため、キャリア寿命が非常に短い。したがって、素子側面に空乏層が到達すると非常に大きな発生電流が流れてしまい、十分な耐圧を得ることができないという問題点もある。したがって、実際には、定格電圧が印加されたときに空乏層が素子側面に到達しない程度にドリフト層の不純物濃度を高くする必要があるので、ドリフト層をＩ層化することは極めて困難である。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、ＦＺウェハを用い、Ｉ層化したドリフト層を有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、ＦＺウェハを用い、ドリフト層の不純物濃度を非常に小さくしてドリフト層をＩ層化し、さらにバッファ層を、ブロッキングモード時に空乏層の伸びを途中で阻止するとともに、ターンオフ時に空乏層の伸びを阻止した状態でコレクタ層寄りの領域に過剰キャリアを有する程度の幅と濃度に設定する。また、素子側面（ダイシング面）に沿ってドリフト層の表面からバッファ層に至るまで高不純物濃度の分離領域を設ける。そして、バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時のバッファ層中の電子濃度をＮ（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12であり、ドリフ卜層幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、ドリフト層の不純物濃度をＮＤ（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤであることを特徴とする。
【００１４】
この発明によれば、バッファ層により、ブロッキングモード時の空乏層の伸びがコレクタ層に到達するのが阻止されるとともに、ターンオフ時に空乏層の伸びを阻止した状態でバッファ層の、コレクタ層寄りの領域に過剰キャリアが存在する。また、分離領域により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止される。
【００１５】
また、本発明にかかる半導体装置の製造方法は、ＦＺウェハの表面側に選択的に分離領域を形成し、エミッタ領域、ゲート酸化膜、ゲート電極およびエミッタ電極を形成した後、ウェハ裏面を研削し、ウェハ裏面にコレクタ層を形成するとともに、ウェハ裏面にプロトンを照射し、３００℃以上５００℃以下の温度でアニールをおこなってバッファ層を形成し、コレクタ電極を形成するものである。そして、バッファ層の厚さをｘ（ｃｍ）とし、順方向導通時のバッファ層中の電子濃度をＮ（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12を満たすバッファ層を形成し、ウェハにより構成される低不純物濃度のＩ型ドリフ卜層の幅をＷ（ｃｍ）とし、定格耐圧をＶ（Ｖ）とし、ドリフト層の不純物濃度をＮＤ（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤを満たす分離領域を形成することを特徴とする。この発明によれば、ＦＺウェハを用い、素子側面に沿って分離領域を有し、かつバッファ層を有するＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図である。このＩ型ドリフト層ＰＴ−ＩＧＢＴは、図１に示すように、ｎ-ドリフト層４１、ｐベース領域４２、ｎ+エミッタ領域４３、ｐ+コレクタ層４４、ゲート絶縁膜であるゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７、エミッタ電極４８、コレクタ電極４９、ｎ+バッファ層４０およびｎ+分離領域５１を備えている。図１においては、ｎ-ドリフト層４１にはＰベース領域４２が１つしか形成されていないが、ｐベース領域４２を複数形成することができる。そしてそれぞれのｐベース領域４２に対してｎ+エミッタ領域４３、ゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７を備えるようにすることもできる。
【００１７】
ドリフト層４１はＦＺウェハにより構成される。ベース領域４２はドリフト層４１の表面部分に形成されている。エミッタ領域４３はベース領域４２の表面部分に形成されている。ゲート酸化膜４５はベース領域４２のチャネル領域となる部分の表面に形成されており、その上にゲート電極４６が形成されている。エミッタ電極４８は、層間絶縁膜４７によりゲート電極４６およびドリフト層４１から絶縁された状態で、エミッタ領域４３およびベース領域４２に電気的に接続されている。コレクタ層４４およびコレクタ電極４９は、ドリフト層４１の裏面部分に形成されている。バッファ層４０はコレクタ層４４とドリフト層４１との間に設けられている。分離領域５１は、素子側面に沿ってドリフト層４１の表面からバッファ層４０に達するように設けられている。
【００１８】
ここで、ドリフト層４１は、不純物濃度が非常に小さく、Ｉ層化されている。また、バッファ層４０は、図２に示すように、バッファ層幅が長く、さらに低めの濃度に設定されている。これによって、ターンオフ時に、空乏層の伸びがバッファ層４０中で阻止される。また、バッファ層濃度が低いため、空乏層が阻止された位置よりもさらにコレクタ側に過剰キャリアが存在する。一般に、Ｉ型ドリフト層ＰＴ−ＩＧＢＴでターンオフ時に振動が発生するのは、ドリフト層中の過剰キャリアが枯渇することが原因である。本実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴでは、バッファ層４０中のコレクタ側に存在する過剰キャリアによってターンオフ時の振動が抑制される。
【００１９】
ここで、順方向導通時のバッファ層４０中の電子濃度をＮとすると、バッファ層４０の平均ドーピング濃度がＮ以下の場合に高注入状態となり、過剰キャリアが存在する。したがって、バッファ層４０の厚さをｘとすると、バッファ層４０中の総不純物濃度はｘ・Ｎ以下である必要がある。一方、バッファ層４０において空乏層を阻止するためには、バッファ層４０内で臨界電界、たとえば２×１０5Ｖ／ｃｍをゼロにする必要がある。したがって、シリコン中の誘電率をＥｐｓ、素電荷をｑとすると、２×１０5＜ｑ・（バッファ層中の総不純物濃度）／Ｅｐｓという式が成り立つ必要がある。この式について定数を計算すると、ｘ・Ｎ＞（バッファ層中の総不純物濃度）＞１．３×１０12が得られる。
【００２０】
また、定格耐圧をＶ、ドリフト層４１の不純物濃度をＮＤとすると、縦方向の空乏層幅は√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））で与えられる。横方向の空乏層幅を縦方向の空乏層幅のたとえば６倍であるとすると、横方向の空乏層幅は６√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））となる。これを計算すると、横方向の空乏層幅は√（４．６８×１０8Ｖ／ＮＤ）となる。
【００２１】
本実施の形態では、定格耐圧Ｖ、ドリフト層４１の不純物濃度ＮＤおよびドリフ卜層幅Ｗの間には、Ｗ2＜４．６８×１０8Ｖ／ＮＤという関係が成り立つ。つまり、ドリフ卜層幅Ｗは横方向の空乏層幅よりも短い。したがって、分離領域５１がないと仮定すると、ブロッキングモード時に空乏層が素子側面にまで広がり、漏れ電流が大きくなってしまう。これを防ぐため、本実施の形態では分離領域５１が設けられている。つまり、分離領域５１により空乏層が素子側面に到達するのを防いでいるため、漏れ電流が従来のＩＧＢＴと同程度かそれ以下に抑えられる。なお、ドリフ卜層幅Ｗが横方向の空乏層幅よりも長い場合に分離領域５１を設けても何ら特性上の問題はない。
【００２２】
つぎに、図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造プロセスについて説明する。図３〜図８は、製造途中のＩ型ドリフト層ＰＴ−ＩＧＢＴの要部を示す縦断面図である。一例として、このＩＧＢＴの耐圧を１２００Ｖとする。まず、たとえば比抵抗が１０００Ωｃｍで厚さが５００μｍのＦＺウェハの表面に、たとえば１００μｍの間隔をあけて選択的にマスク６１を形成する（図３）。そして、ウェハ表面からｎ型不純物をイオン注入する。これによって、ウェハ表面の、マスク６１で被われていない領域に不純物注入領域６２ができる（図４）。
【００２３】
つづいて、熱処理によって不純物注入領域６２のｎ型不純物をたとえば１１０μｍの深さまで選択拡散させて分離領域５１を形成する（図５）。ウェハ表面の熱酸化膜６３を除去した後、隣り合う分離領域５１，５１間に、ベース領域４２、エミッタ領域４３、ゲート酸化膜４５およびゲート電極４６を形成する。そして、表面に層間絶縁膜４７を形成した後、アルミニウムを蒸着し、パターニングしてエミッタ電極４８を形成する（図６）。しかる後、ＦＺウェハを裏面から研削し、シリコン領域の厚さをたとえば９５μｍにする（図７）。
【００２４】
つづいて、ウェハ裏面にボロンイオンを照射した後、３００℃〜５００℃でアニールをおこない、ボロン原子を活性化させて、たとえば厚さ０．５μｍのコレクタ層４４を形成する。つづいて、ウェハ裏面にプロトンまたは酸素イオンを照射した後、３００℃〜５００℃でアニールをおこない、たとえばピーク濃度が５×１０15ｃｍ-3で厚さが２０μｍのバッファ層４０を形成する（図８）。このとき、ドリフト層４１の厚さはたとえば７５μｍとなる。最後に、ウェハ裏面にコレクタ電極４９を形成し、ダイシングすれば図１に示すＩ型ドリフト層ＰＴ−ＩＧＢＴが完成する。なお、図１および図３〜図８において、ダイシング面を破線で示す。
【００２５】
上述した実施の形態によれば、バッファ層４０により、ブロッキングモード時の空乏層の伸びがコレクタ層４４に到達するのが阻止されるとともに、空乏層の伸びを阻止した状態でバッファ層４０の、コレクタ層寄りの領域に過剰キャリアが存在するので、Ｉ層化したドリフト層４１を有するＩＧＢＴにおいてターンオフ時に振動が発生するのを防ぐことができる。図９に、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）についてターンオフ波形を示す。実施の形態によれば、ターンオフ時に振動が発生していないことがわかる。
【００２６】
また、上述した実施の形態によれば、分離領域５１により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、ドリフ卜層幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【００２７】
また、上述した実施の形態において、順方向導通時の過剰キャリア分布に関して、ドリフト層中間位置における過剰キャリア濃度がドリフト層４１とバッファ層４０の境界における可能キャリア濃度以上で、かつ５倍以下になるようにするとよい。そうすれば、オン電圧対ターンオフ損失のトレードオフを最適化することができる。これにはトレンチゲート構造を採用するとよい。図１０に、定格耐圧を１２００Ｖとした場合の、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴ、それにトレンチゲート構造を採用したＩ型ドリフト層ＰＴ−ＩＧＢＴ、従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）、および従来のＮＰＴ−ＩＧＢＴ（図１１参照）のトレードオフを示す。また、オン電圧と耐圧のトレードオフも改善される。
【００２８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明はその逆でも同様に成り立つ。また、寸法や濃度等は一例であり、本発明はこれに限定されるものではない。
【００２９】
【発明の効果】
本発明によれば、バッファ層により、ブロッキングモード時の空乏層の伸びがコレクタ層に到達するのが阻止されるとともに、ターンオフ時に空乏層の伸びを阻止した状態でバッファ層の、コレクタ層寄りの領域に過剰キャリアが存在するので、Ｉ層化したドリフト層を有するＩＧＢＴにおいてターンオフ時に振動が発生するのを防ぐことができる。また、分離領域により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、ドリフ卜層幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図である。
【図２】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴにおいてバッファ層中に過剰キャリアが存在することを説明するための図である。
【図３】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図４】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図５】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図６】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図７】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図８】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図である。
【図９】実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴについてターンオフ波形を示す波形図である。
【図１０】実施の形態を含む種々のＩ型ドリフト層ＰＴ−ＩＧＢＴについてオン電圧対ターンオフ損失のトレードオフを示す図である。
【図１１】従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図である。
【図１２】従来のＰＴ−ＩＧＢＴの構成を示す縦断面図である。
【図１３】従来のＰＴ−ＩＧＢＴの別の構成を示す縦断面図である。
【図１４】ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフである。
【符号の説明】
４０    バッファ層
４１    ドリフト層
４２    ベース領域
４３    エミッタ領域
４４    コレクタ層
４５    ゲート酸化膜（ゲート絶縁膜）
４６    ゲート電極
４８    エミッタ電極
４９    コレクタ電極
５１    分離領域
【図１】
0004904635.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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