(57)【特許請求の範囲】
【請求項１】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタＡを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタＡが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、
トランジスタＢとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタＢがオンとなって前記複数のトランジスタＡ相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタＡ相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、
ことを特徴とする液晶表示装置。
【請求項２】
前記各画素は、前記所定の電位が印加された共通電極を有し、
前記トランジスタＢは、前記第二のゲート線によって選択されたときにオンとなって、前記キャパシタに前記共通電極を接続することにより当該キャパシタに前記所定の電位を供給する、
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第一のスイッチ手段は、前記複数のトランジスタＡとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記第二のスイッチ手段は、前記トランジスタＢとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が前記接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記共通電極に接続された、
ことを特徴とする請求項２記載の液晶表示装置。
【請求項４】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタＡを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタＡが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、
一画素の前記複数のトランジスタＡ相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタＡ相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタＢと、このトランジスタＢを接続した前記各画素の前記複数のトランジスタＡ相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、
を備えたことを特徴とする液晶表示装置。
【請求項５】
前記各画素は、前記画素電極が配置された基板と同一の基板又は別の基板に配置された対向電極を有しており、
前記各画素の液晶は、前記画素電極と前記対向電極との間の電界により制御され、
前記トランジスタＢにより、前記トランジスタＡ相互間の接続点の少なくとも一つが互いに接続された二つの前記画素において、
前記対向電極は同一の電位であり、前記二つの画素の各々の画素電極に印加される信号の、前記対向電極に対する極性が異なる、
ことを特徴とする請求項４記載の液晶表示装置。
【請求項６】
前記第一のスイッチ手段は、前記複数のトランジスタＡとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記トランジスタＢとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が一画素の前記第一及び第二のトランジスタ相互間の接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が他の画素の前記第一及び第二のトランジスタ相互間の接続点に接続されたことを特徴とする請求項４記載の液晶表示装置。
【請求項７】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項３記載の液晶表示装置。
【請求項８】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項６記載の液晶表示装置。
【請求項９】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項３記載の液晶表示装置。
【請求項１０】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項６記載の液晶表示装置。
【請求項１１】
前記共通電極は相互に電気的な影響を及ぼさない第一及び第二の共通電極に分けられ、前記キャパシタが前記接続点と前記第一の共通電極との間に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記第二の共通電極に接続されたことを特徴とする請求項３記載の液晶表示装置。
【請求項１２】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項３記載の液晶表示装置。
【請求項１３】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項６記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
各画素にアクティブ素子であるトランジスタを設けたアクティブマトリクス型液晶表示装置は、高精細かつ高画質の表示が可能なことから、液晶テレビ、携帯機器の表示装置などに多く用いられている。そのアクティブマトリクス型液晶表示装置の中でも、トランジスタに多結晶シリコン薄膜トランジスタ（以下「poly−Ｓｉ ＴＦＴ」という。）を用いたものは、トランジスタの電流駆動能力が高いため、各画素に配置するトランジスタのサイズを小型化できること、各画素に供給する信号を生成する回路を各画素と同一基板上に作製できることなどの理由により、特に画素サイズの小さい液晶表示装置に多く用いられている。
【０００３】
図２２は、poly−Ｓｉ ＴＦＴを用いた液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【０００４】
図中、各画素にはトランジスタＴｒ１が設けられる。トランジスタＴｒ１のソース電極に接続された画素キャパシタＣｐｉｘは、画素電極と対向電極とこれらに挟まれた液晶層とで形成される。また、トランジスタＴｒ１のソース電極には、保持キャパシタＣｓｔが接続されている。トランジスタＴｒ１のゲート電極はゲート線Ｇｎに接続され、トランジスタＴｒ１のドレイン電極はデータ線Ｄｍに接続されている。
【０００５】
液晶表示装置に一画面分の画像を表示する期間において、トランジスタＴｒ１は、そのほとんどの期間、画素キャパシタＣｐｉｘ及び保持キャパシタＣｓｔに書き込んだ映像信号を保持するように動作する。この保持期間中に画素キャパシタＣｐｉｘ及び保持キャパシタＣｓｔの電圧が変動しなければ、フリッカ及びクロストークの少ない良好な画質が得られる。
【０００６】
近年、表示装置に対して高精細かつ高輝度という性能が市場から強く求められるようになり、それに伴い液晶表示装置の画素ピッチが小さくなるとともに、光源であるバックライトの輝度が高くなってきている。液晶表示装置の輝度はバックライトの輝度と液晶表示装置の画素の透過率とでほぼ決まり、画素の透過率は開口率によって大きく変わる。高精細化により画素ピッチが小さくなると必然的に開口率も小さくなり、更に画素キャパシタ及び保持キャパシタの値も小さくなる。また、トランジスタのリーク電流は、トランジスタに照射される光量に依存して大きくなる。そのため、高精細かつ高輝度の液晶表示装置では、保持期間中に画素キャパシタ及び保持キャパシタの電圧が変動してしまい、フリッカやクロストークが発生するという問題が生じていた。
【０００７】
特にトップゲート型のpoly−Ｓｉ  ＴＦＴを用いた液晶表示装置の場合、トランジスタのチャネル部に直接バックライトの光が照射されるため、ボトムゲート型が一般的なアモルファスシリコン薄膜トランジスタ（以下「ａ−Ｓｉ  ＴＦＴ」という。）を用いた液晶表示装置に比べ、光リーク電流が大きくなり、より深刻な問題となる。
【０００８】
また、クロストークは、トランジスタのリーク電流の大きさだけでなく、「ソース−ドレイン間の電圧Ｖｄｓに対するリーク電流の依存性」にも大きな影響を受ける。また、データ線Ｄｍの電位をＶｄａｔａ、画素キャパシタＣｐｉｘの電圧をＶｐｉｘとすると、ＶｄｓはＶｄａｔａとＶｐｉｘの関数となる。そのため、共通のデータ線に接続された各画素にどのような輝度の信号を書き込むかによって、各画素のトランジスタのソース−ドレイン間電圧が大きく変動するので、そのトランジスタのリーク電流が変化することになる。したがって、特定のパターンを表示させると、そのパターンを表示させていない画素にその影響が及んでクロストークが発生する。
【０００９】
このような問題に対処する関連技術の一例が、特許文献１に開示されている。図２３［１］は、特許文献１に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【００１０】
この技術では、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタＴｒ１，Ｔｒ２としている。そして、画素への映像信号の書き込みが終了した後に、二つのトランジスタＴｒ１，Ｔｒ２を非導通状態とすると同時に、その二つのトランジスタＴｒ１，Ｔｒ２の接続点である中間ノードを、第三のトランジスタＴｒ３ｐを介して対向電極と等しい電圧の共通配線ＳＴに接続させている。これらの動作により、直列に接続された二つのトランジスタＴｒ１，Ｔｒ２の内、画素に接続された側のトランジスタＴｒ２のソース−ドレイン間の電圧Ｖｄｓが、データ線Ｄｍの電位に無関係となるので、クロストークを低減できるとしている。
【００１１】
上記関連技術の他の例が、特許文献２に開示されている。図２３［２］は、特許文献２に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【００１２】
この技術も特許文献１の技術と同様に、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタＴｒ１，Ｔｒ２としている。そして、二つのトランジスタＴｒ１，Ｔｒ２を非導通状態とした後に、第三のトランジスタＴｒ３により、二つのトランジスタＴｒ１，Ｔｒ２の接続点である中間ノードを、対向電極の電位に近い電圧の共通配線ＳＴに接続させるという方法である。これにより、直列に接続された二つのトランジスタＴｒ１，Ｔｒ２の内、画素に接続された側のトランジスタＴｒ２のソース−ドレイン間の電圧Ｖｄｓが、データ線Ｄｍの電位に無関係となるので、クロストークを低減できるとしている。
【００１３】
なお、特許文献１，２に開示された液晶表示装置については、本発明との相違点を明確にするために、その一部を簡略化して説明した。
【００１４】
【特許文献１】特開２０００−０１００７２号公報（図１等）
【特許文献２】特開２００６−１８９４７３号公報（図２等）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、これらの関連技術には次のような問題点があった。
【００１６】
第一の問題点は、製造コストが上昇するという点である。特許文献１に記載の技術では、画素へ映像信号を書き込む直列に接続された二つのトランジスタＴｒ１，Ｔｒ２と、二つのトランジスタＴｒ１，Ｔｒ２の接続点である中間ノードに電位を与える第三のトランジスタＴｒ３ｐとの、伝導形が異なる必要が生ずる。特許文献１では、トランジスタＴｒ１，Ｔｒ２をｎチャネルとし、トランジスタＴｒ３ｐをｐチャネルとした例を図示している。このように伝導形の異なるトランジスタを用いることで、トランジスタＴｒ１，Ｔｒ２のゲート電極に接続される制御線（ゲート線Ｇｎ）とトランジスタＴｒ３ｐのゲート電極に接続される制御線（ゲート線Ｇｎ）とを共通にして、一方のトランジスタを導通状態にすると同時に、他方のトランジスタを非導通にする制御が可能となる。これにより、両方のトランジスタに、それぞれ別の制御線を用いる必要がなくなる。このことは、画素の開口率を向上させる上で有利であるが、ｐチャネルとｎチャネルのトランジスタを作製するプロセスが必要となるため、製造コストが上昇するという問題が生ずる。
【００１７】
第二の問題点は、開口率が低下するという問題点である。特許文献２に記載の技術では、画素に用いるトランジスタＴｒ１〜Ｔｒ３を全て同じ伝導形とすることが可能である。そのため、製造コストの上昇は生じないが、直列に接続された二つのトランジスタＴｒ１，Ｔｒ２のゲート電極と、第三のトランジスタＴｒ３のゲート電極とを、別々の制御線で制御する必要がある。つまり、各画素行ごとに第三のトランジスタＴｒ３を制御するための新たな制御線Ｃｏｎを設ける必要があるので、画素の開口率を低下させるという問題が生ずる。
【００１８】
そこで、本発明の目的は、上記問題点を鑑み、画素の開口率を低下させることなく、かつ製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上できる液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素表示装置において、前記各画素は、直列に接続された複数のトランジスタＡを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタＡが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、トランジスタＢとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタＢがオンとなって前記複数のトランジスタＡ相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタＡ相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、ことを特徴とする。
【００２０】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、前記各画素は、直列に接続された複数のトランジスタＡを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタＡが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、一画素の前記複数のトランジスタＡ相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタＡ相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタＢと、このトランジスタＢを接続した前記各画素の前記複数のトランジスタＡ相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、を備えたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第一のゲート線によって選択されたときに、複数のトランジスタＡを同時にオンにして、データ線から供給された電圧を画素電極に印加し、第二のゲート線によって選択されたときに、トランジスタＢをオンにして前記複数のトランジスタＡ相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記トランジスタＡ及びトランジスタＢをオフとし、前記複数のトランジスタＡ相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持することにより、第一のゲート線によって選択されていないとき、複数のトランジスタＡ相互間の接続点の電圧が安定化するので、複数のトランジスタＡのリーク電流を低減でき、これにより画素電極の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、第一及び第二のゲート線の選択信号によってトランジスタＡ，Ｂがオンするということは、これらのトランジスタＡ，Ｂがともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタＢを駆動する第二のゲート線は、他の画素のトランジスタＡを駆動するための配線である。したがって、トランジスタＢを駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素の開口率を向上できる。すなわち、画素の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス等を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図に基づいて詳細に説明する。
＜第一実施形態＞
図１及び図２は本発明に係る画素マトリクスを有する液晶表示装置の第一実施形態を示す回路図であり、図１は一画素分の等価回路であり、図２は全体の等価回路である。以下、これらの図面に基づき説明する。
【００２３】
図１の画素２０は、図２の画素マトリクス１１の任意の一画素分を抜き出したものである。そのため、図１においてゲート線及びデータ線の符号は一般化してｎ，ｍを使用する。本実施形態の画素マトリクス１１は、ゲート線Ｇ１〜Ｇ４とデータ線Ｄ１〜Ｄ４との交点近傍に、画素電極２３を有する画素２０がマトリクス状に配置されて成る。各画素２０は、第一のスイッチ手段としてのスイッチ手段２１と、第二のスイッチ手段としてのスイッチ手段２２とを備えている。スイッチ手段２１は、直列に接続された複数のトランジスタＡとしてトランジスタＴｒ１，Ｔｒ２を有するとともに、ゲート線Ｇ１〜Ｇ４の一つであるゲート線Ｇｎによって選択されたときにトランジスタＴｒ１，Ｔｒ２が同時にオンとなって、データ線Ｄ１〜Ｄ４の一つであるデータ線Ｄｍから供給された電圧を画素電極２３に印加する。スイッチ手段２２は、トランジスタＢとしてのトランジスタＴｒ３とキャパシタとしての制御容量Ｃａとを有するとともに、ゲート線Ｇｎとは異なるゲート線Ｇ１〜Ｇ４の一つであるゲート線Ｇｎ＋１によって選択されたときにトランジスタＴｒ３がオンとなってトランジスタＴｒ１，Ｔｒ２相互間の接続点２４に所定の電位を供給するとともに制御容量Ｃａによりこの所定の電位を記憶させ、ゲート線Ｇｎ及びゲート線Ｇｎ＋１によって選択されていないときに接続点２４の電位を制御容量Ｃａに記憶させた電位に保持する。
【００２４】
また、各画素２０は、所定の電位が印加された共通電極としての共通配線ＳＴを有する。トランジスタＴｒ３は、ゲート線Ｇｎ＋１によって選択されたときにオンとなって、制御容量Ｃａに共通配線ＳＴを接続することにより制御容量Ｃａに所定の電位を供給する。
更に、スイッチ手段２１において、トランジスタＴｒ１，Ｔｒ２のゲート電極がゲート線Ｇｎに共通に接続され、トランジスタＴｒ１のソース電極とトランジスタＴｒ２のドレイン電極とが接続され、トランジスタＴｒ１のドレイン電極がデータ線Ｄｍに接続され、トランジスタＴｒ２のソース電極が画素電極２３に接続されている。スイッチ手段２２において、トランジスタＴｒ１，Ｔｒ２相互間の接続点２４と共通配線ＳＴとの間に制御容量Ｃａが接続され、トランジスタＴｒ３のゲート電極がゲート線Ｇｎ＋１に接続され、トランジスタＴｒ３のソース電極が接続点２４に接続され、トランジスタＴｒ３のドレイン電極が共通配線ＳＴに接続されている。
【００２５】
本実施形態の液晶表示装置１０は、画素マトリクス１１が配置されたトランジスタ基板と、液晶層１３を挟んでトランジスタ基板と対向配置される対向基板とを有する。トランジスタ基板は、ＴＦＴ基板ともいい、例えばガラス基板上に、画素マトリクス１１、ゲートドライバ回路１４、データドライバ回路１５等が形成されたものである。対向基板は、例えばガラス基板上に対向電極１２等が形成されたものである。
【００２６】
なお、ここでは、液晶表示装置１０から対向電極１２、液晶層１３、ゲートドライバ回路１４及びデータドライバ回路１５を除いた構成を、画素マトリックス１１と呼ぶことにする。また、一画素分の液晶層１３は画素容量Ｃｐｉｘを構成し、保持容量ＣｓｔはトランジスタＴｒ２のソース電極と共通配線ＳＴとの間に接続されている。保持容量Ｃｓｔは、場合によっては省略することができる。
【００２７】
次に、本実施形態の作用及び効果について説明する。本実施形態の画素マトリクス１１及び液晶表示装置１０によれば、ゲート線Ｇｎによって選択されたときに、トランジスタＴｒ１，Ｔｒ２を同時にオンにして、データ線Ｄｍから供給された電圧を画素電極２３に印加し、ゲート線Ｇｎ＋１によって選択されたときに、トランジスタＴｒ３をオンにしてトランジスタＴｒ１，Ｔｒ２相互間の接続点２４に所定の電位を供給するとともに制御容量Ｃａによりこの所定の電位を記憶させ、ゲート線Ｇｎ，Ｇｎ＋１によって選択されていないときにトランジスタＴｒ１〜Ｔｒ３をオフとし、接続点２４の電位を制御容量Ｃａに記憶させた電位に保持することにより、ゲート線Ｇｎによって選択されていないとき、接続点２４の電圧が安定化するので、トランジスタＴｒ２のリーク電流を低減でき、これにより画素電極２３の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、ゲート線Ｇｎ，Ｇｎ＋１の選択信号によってトランジスタＴｒ１〜Ｔｒ３がオンするということは、これらのトランジスタＴｒ１〜Ｔｒ３がともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタＴｒ３を駆動するゲート線Ｇｎ＋１は、他の画素のトランジスタＴｒ１，Ｔｒ２を駆動するための配線である。したがって、トランジスタＴｒ３を駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素２０の開口率を向上できる。すなわち、画素２０の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス１１等を得ることができる。
【００２８】
なお、各トランジスタＴｒ〜Ｔ３のソースとドレインとは同じ構造であるので、これらを逆に呼んでもよい。ここでいう「接続」とは、言うまでもなく電気的な接続を意味する。「所定の電位」は、共通電極の電圧に限定するものではなく、データ線に依存しない電圧、例えば一定の直流電圧や、データ線の電圧よりも変動の少ない（すなわち安定な）電圧などでもよい。これらのことは、以下の実施形態でも同様である。
【００２９】
以下、本実施形態の画素マトリクス１１及び液晶表示装置１０について、更に詳しく説明する。
【００３０】
図２は本実施形態の液晶表示装置１０の構成を示し、図１はその中の任意の一つの画素２０を示したものである。縦横に配置されたデータ線（Ｄ１〜Ｄ４）とゲート線（Ｇ１〜Ｇ４）の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに接続され、直列配置された２つの画素トランジスタＴｒ１、Ｔｒ２と、Ｔｒ２に接続された画素容量Ｃｐｉｘ、保持容量Ｃｓｔ、Ｔｒ１とＴｒ２の接続点に接続された制御容量Ｃａ、Ｃａと並行に配置されたトランジスタＴｒ３からなる画素がマトリクス状に配置された画素マトリクス１１と、データ線を駆動するデータドライバ回路１５、ゲート線を駆動するゲートドライバ回路１４で構成されている。保持容量Ｃｓｔと制御容量Ｃａのもう一端は全画素に共通の配線ＳＴに接続されており、各画素容量Ｃｐｉｘはトランジスタが表面に形成されるＴＦＴ基板上の画素電極と、図示されていないが、ＴＦＴ基板と液晶層１３を挟んで対峙する対向基板の対向電極１２とで構成される容量である。また、ゲートドライバ回路１４の出力端子の数は、画素マトリクス１１の表示に寄与する有効画素の画素行の数よりも少なくとも１つ多く、その端子は画素マトリクス１１の有効画素の端部に沿って配置されているゲート線Ｇ５に接続されている。Ｔｒ１、Ｔｒ２のゲート端子は共通のゲート線に接続され、Ｔｒ３のゲート端子は、隣接する２本のゲート線でＴｒ１およびＴｒ２に接続されたゲート線とは異なるゲート線に接続されている。
【００３１】
なお、図２ではデータ線の数を４本、有効画素に接続されたゲート線の数を４本としているが、これら数値に限定されるものではない。またデータドライバ回路１５およびゲートドライバ回路１４は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【００３２】
次に図３のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間ＴＨ１〜ＴＨ４はそれぞれ１画素行分の画素に映像信号を書き込む１水平期間を示している。Ｇ１〜Ｇ５はそれぞれゲート線Ｇ１〜Ｇ５の電圧波形を示したものであり、Ｄ１はデータ線Ｄ１の電圧波形を示したものである。Ｖｐｉｘ（１，１）はゲート線Ｇ１とデータ線Ｄ１に接続された画素の画素電極電位（画素容量電位）を示したものであり、Ｖａはその画素の制御容量Ｃａの電圧を示したものである。同様にＶｐｉｘ（２，１）はゲート線Ｇ２とデータ線Ｄ１に接続された画素の画素電極電位を示しており、Ｖａ（２，１）はその画素の制御容量Ｃａの電圧を示している。
【００３３】
期間ＴＨ１において、ゲート線Ｇ１の電位が画素トランジスタＴｒ１、Ｔｒ２を導通にする電圧に変化することで、Ｔｒ１、Ｔｒ２がＯＮ状態となり、データ線Ｄ１の電位Ｖｓｉｇ１が画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに書き込まれる。ここでＶｓｉｇ１は画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Ｃａにも同じ電圧Ｖｓｉｇ１が書き込まれる。この際Ｔｒ３のゲート端子はゲート線Ｇ２に接続されているため、ｏｆｆ状態である。そしてＧ１の電位が画素トランジスタＴｒ１、Ｔｒ２を非道通状態にする電位に変化することで、Ｔｒ１、Ｔｒ２、Ｔｒ３の全てのトランジスタがｏｆｆ状態となる。データ線Ｄ２〜Ｄ４とゲート線Ｇ１に接続された各画素でも同様の動作が行われ、１画素行分の映像信号が画素容量Ｃｐｉｘと保持容量Ｃｓｔに書き込まれる。
【００３４】
次に期間ＴＨ２においてゲート線Ｇ２が画素トランジスタを導通状態にする電位に変化する為、ゲート線Ｇ１に接続された各画素のＴｒ３がオン状態となり、制御容量Ｃａに配線ＳＴの電位であるＶｓｔが書き込まれ、ゲート線Ｇ２がトランジスタをオフ状態とする電位に変化した後、Ｖｓｔを保持する。これと同時にゲート線Ｇ２に接続された各画素の画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに先述と同様の動作により映像信号が書き込まれる。
【００３５】
期間ＴＨ４は、有効画素の中で最後に映像信号が書き込まれるゲート線Ｇ４に接続された各画素に、映像信号が書き込まれる期間である。ゲート線Ｇ４に接続された各画素の画素容量Ｃｐｉｘおよび保持容量Ｃｓｔ、に映像信号が書き込まれる動作は先述の動作と同様であり、期間ＴＨ４の終わりの時点でゲート線Ｇ４に接続された各画素の画素容量Ｃｐｉｘ、保持容量Ｃｓｔ、制御容量Ｃａには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【００３６】
次に期間ＴＨ５においてゲート線Ｇ５が画素トランジスタを導通状態とする電位に変わるため、ゲート線Ｇ４に接続された各画素のＴｒ３がオン状態となる。これによりゲート線Ｇ４に接続された各画素の制御容量Ｃａに配線ＳＴの電位であるＶｓｔが書き込まれる。
【００３７】
これら一連の動作により、有効画素の全ての画素容量Ｃｐｉｘおよび保持容量Ｃｓｔのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作（各画素の画素トランジスタＴｒ１、Ｔｒ２がオフ状態の動作）期間において、制御容量Ｃａには配線ＳＴの電圧Ｖｓｔが書き込まれ保持されることになる。ここで、Ｖｓｔは対向電極の電圧とほぼ等しい値としている。
【００３８】
ここまでの説明で示した例では、画素トランジスタＴｒ１、Ｔｒ２およびＴｒ３をｎ型としていたが、ｐ型のトランジスタを用いても良い。その際は各ゲート線の電位をｐ型が導通、非道通となる状態へ変えるだけで良い。また、Ｔｒ１、Ｔｒ２、Ｔｒ３のチャネル幅Ｗ１〜Ｗ３（図１１）に関して、Ｔｒ３のチャネル幅Ｗ３をＴｒ１、Ｔｒ２のチャネル幅Ｗ１，Ｗ２よりも小さくしても良い。Ｔｒ３は制御容量Ｃａを書き込むのに十分な特性であれば良く、Ｃａの値は、画素容量Ｃｐｉｘと保持容量Ｃｓｔの合計よりも小さい値で良いからである。さらに、ここでは液晶表示装置が１画面分の映像信号を表示する１フレーム期間において、同一のデータ線に接続された上下に隣接する２つの画素に書き込まれる映像信号の対向電極に対する極性が異なるドット反転、あるいはゲートライン反転の例を示したが、極性が同一となるデータライン反転、フレーム反転であっても良い。さらに、１水平期間の中で同一のゲート線に接続された画素を複数のブロックに分割し、そのブロック単位に時分割で映像信号を書き込む動作であっても良い。
【００３９】
本発明の液晶表示装置では、画素容量Ｃｐｉｘ、保持容量Ｃｓｔの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することが無い。その理由を以下に説明する。
【００４０】
液晶をＡＣ駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに映像信号が書き込まれてから次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタＴｒ１とＴｒ２の接続点に制御容量Ｃａが設けられ、そのＣａにはＴｒ１、Ｔｒ２が保持動作を行うほとんどの期間においてデータ線電位とは無関係の配線ＳＴの電位であるＶｓｔが書き込まれている。したがって画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに接続されたトランジスタＴｒ２のソース−ドレイン電圧Ｖｄｓは画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに書き込まれた電圧とＶｓｔの電位差となる。ここで、Ｖｓｔは対向電極電位とほぼ等しい電圧であるため、Ｔｒ２のＶｄｓは最大でもデータ線に供給される電圧の半分程度となる。トランジスタのリーク電流はＶｄｓに依存し、Ｖｄｓが大きいほどリーク電流も大きくなる為、Ｖｄｓを小さくすることはリーク電流を小さくする事と等価である。したがってフリッカやクロストークを低減することが可能となる。また、クロストークの原因は、画素が保持動作を行っている期間において、データ線に書き込まれる電圧に依存してトランジスタのリーク電流が変動するために生じるため、本発明のように保持期間においてＴｒ２のソース−ドレイン間電圧Ｖｄｓにデータ線電位が無関係となればクロストークは発生しない。
【００４１】
データ線反転およびフレーム反転を用いた場合、液晶表示装置の各画素の中で１フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタＴｒ２のソース−ドレイン間電圧Ｖｄｓがデータ線電位と無関係となる為、初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを大幅に低減することが可能となる。
【００４２】
さらに、画素に用いられるトランジスタを全て同じ型のトランジスタで構成できるため、ｐ型、ｎ型の両方を用いて構成する場合と比較して、プロセスコストを低減することが可能となる。また、各画素において３つのトランジスタＴｒ１〜Ｔｒ３を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【００４３】
次に、図１乃至図３に基づき、画素マトリクス１１の駆動方法について説明する。この駆動方法は、本発明に係る画素マトリクスの駆動方法の一実施形態であり、前述した画素マトリクス１１の動作を駆動方法として説明するものである。
【００４４】
本実施形態の駆動方法は、ゲート線Ｇ１〜Ｇ４とデータ線Ｄ１〜Ｄ４との交点近傍に、画素電極２３を有する画素２０がマトリクス状に配置されて成る画素マトリクス１１を駆動する方法である。まず、直列に接続されたトランジスタＴｒ１〜Ｔｒ３と、制御容量Ｃａとを有する各画素２０に対して、ゲート線Ｇ１〜Ｇ４の一つであるゲート線Ｇｎによって選択されたときに、トランジスタＴｒ１，Ｔｒ２を同時にオンにして、データ線Ｄ１〜Ｄ４の一つであるデータ線Ｄｍから供給された電圧を画素電極２３に印加する。続いて、ゲート線Ｇｎ＋１によって選択されたときに、トランジスタＴｒ３をオンにしてトランジスタＴｒ１，Ｔｒ２相互間の接続点２４に所定の電位を供給するとともに制御容量Ｃａによりこの所定の電位を記憶させる。続いて、ゲート線Ｇ１，Ｇ２によって選択されていないときにトランジスタＴｒ１〜Ｔｒ３をオフとし、トランジスタＴｒ１，Ｔｒ２相互間の接続点２４の電位を制御容量Ｃａに記憶させた電位に保持する。本実施形態の駆動方法によれば、前述の画素マトリクス１１と同様の作用及び効果を奏する。
【００４５】
＜第二実施形態＞
図４［１］は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。
【００４６】
本実施形態の液晶表示装置全体の構成は、画素内を除き図２で示した構成と同じである。本実施形態では、画素３０のスイッチ手段３１が第一実施形態と異なる。この例では各画素３０に画素トランジスタを４つ設け、その中のＴｒ１、Ｔｒ２、Ｔｒ４は直列に接続され、その一端であるＴｒ１がデータ線Ｄｍに、もう一端であるＴｒ４が画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに接続されている。またＴｒ１、Ｔｒ２、Ｔｒ４のゲート電極は共通のゲート線Ｇｎに接続されている。またＴｒ１とＴｒ２の接続点には制御容量ＣａとトランジスタＴｒ３が接続されている。ＣｓｔおよびＣａのもう一端は、全ての画素に共通の配線ＳＴに接続されている。また、Ｔｒ３のもう一端も配線ＳＴに接続され、ゲート端子はＧｎに隣接するゲート線Ｇｎ＋１に接続されている。
【００４７】
つまりこの構成は、図１で示した構成の画素トランジスタＴｒ２をダブルゲート化した構成である。もちろん図１で示した構成の画素トランジスタＴｒ１に相当するデータ線に接続されたトランジスタもダブルゲート化しても良く、さらにダブルゲートだけでなくトリプルゲートのようにさらにマルチゲート化しても良い。しかしながら、トランジスタをマルチゲート化するとトランジスタを配置する為の面積が大きくなり開口率が低下するため、図１で示した構成の画素トランジスタＴｒ２に相当する画素容量に接続されたトランジスタのみをマルチゲート化することが望ましい。また、ここでは画素トランジスタをｎ型で構成する例を示しているが、ｐ型で構成しても良い。
【００４８】
本実施形態の液晶表示装置の動作は図２で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Ｃｐｉｘ、保持容量Ｃｓｔの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由で画素容量に接続されたトランジスタＴｒ２、Ｔｒ４のリーク電流を低減できるためである。さらに、図１で示したと比較して、画素容量に書き込まれた電圧を保持するトランジスタが、Ｔｒ２、Ｔｒ４を２つ直列に接続した構成となることから、Ｔｒ２、Ｔｒ４個々のトランジスタのソース−ドレイン間電圧が分圧されることでさらに小さくなり、よりリーク電流を低減できる。
【００４９】
＜第三実施形態＞
図４［２］は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。
【００５０】
本実施形態の液晶表示装置全体の構成は、画素内を除き図２で示した構成と同じである。本実施形態では、画素４０のスイッチ手段４２が第一実施形態と異なる。スイッチ手段４２では、制御容量Ｃａに信号を書き込むトランジスタＴｒ３が、配線ＳＴとは別の配線ＳＴＡに接続されている。ここで、配線ＳＴＡの電圧は、配線ＳＴと同様に対向電極１２の電位とほぼ等しい電圧とする。つまり、配線ＳＴと配線ＳＴＡとは、例えばバッファ回路を介して接続されることにより、相互に電気的な影響を及ぼさないようになっている。ここでは、画素トランジスタをｎ型で構成する例を示しているが、ｐ型で構成しても良い。
【００５１】
本実施形態の液晶表示装置の動作は図２で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Ｃｐｉｘ、保持容量Ｃｓｔの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由である。さらに本実施形態の構成では、補助容量Ｃａに対向電極電位とほぼ等しい電圧を書き込むトランジスタＴｒ３が配線ＳＴとは別の配線ＳＴＡに接続されている為、Ｔｒ３がオン状態となった際に流れる電流により、全ての画素の保持容量に接続されている配線ＳＴの電位が変動することもなく、フリッカをより低減することが可能となる。
【００５２】
＜第四実施形態＞
図５及び図６は、本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、図５は二画素分の等価回路であり、図６は全体の等価回路である。以下、これらの図面に基づき説明する。ただし、図１及び図２と同じ部分は、同じ符号を付すことにより説明を省略する。
【００５３】
本実施形態の画素マトリクス５１では、第一実施形態の画素マトリクス１１に対して、画素６０Ａ，６０Ｂ内のスイッチ手段６２Ａ，６２Ｂが異なる。すなわち、画素マトリクス５１は、ゲート線Ｇ１〜Ｇ４とデータ線Ｄ１〜Ｄ４との交点近傍に、画素電極２３を有する画素６０Ａ，６０Ｂがマトリクス状に配置されて成る。各画素６０Ａ，６０Ｂは、第一のスイッチ手段としてのスイッチ手段２１をそれぞれ備えている。スイッチ手段２１は、直列に接続された複数のトランジスタＡとしてのトランジスタＴｒ１，Ｔｒ２を有するとともに、ゲート線Ｇ１〜Ｇ４の一つであるゲート線Ｇｎによって選択されたときにＴｒ１，Ｔｒ２が同時にオンとなって、データ線Ｄ１〜Ｄ４の一つであるデータ線Ｄｍ又はデータ線Ｄｍ＋１から供給された電圧を画素電極２３に印加する。また、画素マトリクス５１は、画素６０Ａに設けられたトランジスタＢとしてのトランジスタＴｒ３と、画素６０Ａ，６０Ｂにそれぞれ設けられた複数のキャパシタとしての制御容量Ｃａを備えている。トランジスタＴｒ３は、画素６０ＡのトランジスタＴｒ１，Ｔｒ２相互間の接続点２４と画素６０ＢのトランジスタＴｒ１，Ｔｒ２相互間の接続点２４との間にソース電極及びドレイン電極が接続され、ゲート線Ｇｎとは異なるゲート線Ｇｎ＋１にゲート電極が接続されている。制御容量Ｃａは、一端が接続点２４に接続され、他端が所定の電位の配線ＳＴに接続されている。
【００５４】
また、各画素６０Ａ，６０Ｂは、画素電極２３が配置された基板と同一の基板又は別の基板に配置された対向電極１２を有している。各画素６０Ａ，６０Ｂの液晶は、画素電極２３と対向電極１２との間の電界により制御される。トランジスタＴｒ３により、トランジスタＴｒ１，Ｔｒ２相互間の接続点２４が互いに接続された二つの画素６０Ａ，６０Ｂにおいて、対向電極１２は同一の電位であり、画素６０Ａ，６０Ｂの各々の画素電極２３に印加される信号は、対向電極１２に対する極性が異なる。
【００５５】
更に、各画素６０Ａ，６０Ｂは、共通電極としての配線ＳＴを有する。トランジスタＴｒ１，Ｔｒ２のゲート電極がゲート線Ｇｎに共通に接続され、トランジスタＴｒ１のソース電極とトランジスタＴｒ２のドレイン電極とが接続され、画素６０ＡのトランジスタＴｒ１のドレイン電極がデータ線Ｄｍに接続され、画素６０ＢのトランジスタＴｒ１のドレイン電極がデータ線Ｄｍ＋１に接続され、トランジスタＴｒ２のソース電極が画素電極２３に接続されている。トランジスタＴｒ１，Ｔｒ２相互間の接続点２４と配線ＳＴとの間に制御容量Ｃａが接続され、トランジスタＴｒ３のゲート電極がゲート線Ｇｎ＋１に接続され、トランジスタＴｒ３のドレイン電極が画素６０Ａの接続点２４に接続され、トランジスタＴｒ３のソース電極が画素素６０Ｂの接続点２４に接続されている。
【００５６】
以下、本実施形態の画素マトリクス５１及び液晶表示装置５０について、更に詳しく説明する。
【００５７】
図６は本実施形態の液晶表示装置５０の構成を示し、図５はその中の任意の隣接する二画素６０Ａ，６０Ｂを示したものである。縦横に配置されたデータ線（Ｄ１〜Ｄ４）とゲート線（Ｇ１〜Ｇ４）の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに接続され、直列配置された２つの画素トランジスタＴｒ１、Ｔｒ２と、Ｔｒ２に接続された画素容量Ｃｐｉｘ、保持容量Ｃｓｔ、Ｔｒ１とＴｒ２の接続点に接続された制御容量Ｃａを少なくとも有する画素がマトリクス状に配置された画素マトリクス５１と、データ線を駆動するデータドライバ回路１５、ゲート線を駆動するゲートドライバ回路１４で構成されている。そして、隣接する２本のデータ線に接続され、かつ同一のゲート線に接続される２つの画素のうち少なくとも一つは、第３の画素トランジスタＴｒ３を有しており、Ｔｒ３のゲート端子はその画素の画素トランジスタＴｒ１、Ｔｒ２が接続されたゲート線とは異なるゲート線に接続され、ソース、ドレイン端子はそれぞれ、隣接する２つの画素の画素トランジスタＴｒ１とＴｒ２の接続点に接続される。各画素の保持容量Ｃｓｔと制御容量Ｃａのもう一端は全画素に共通の配線ＳＴに接続されており、各画素容量Ｃｐｉｘはトランジスタが表面に形成されるＴＦＴ基板上の画素電極２３と、図示されていないが、ＴＦＴ基板と液晶層１３を挟んで対峙する対向基板の対向電極１２とで構成される容量である。また、ゲートドライバ回路１４の出力端子の数は、画素マトリクス５１の表示に寄与する有効画素の画素行の数よりも少なくとも１つ多く、その端子は画素マトリクス５１の有効画素の端部に沿って配置されているゲート線Ｇ５に接続されている。
【００５８】
次に、ゲート線Ｇｎ及びデータ線Ｄｍを具体的に特定して説明する。具体的にはゲート線Ｇ１に接続され、隣接する２本のデータ線Ｄ１とＤ２に接続され、左右に隣接する２の画素６０Ａ，６０Ｂにおいては、Ｄ１に接続される画素６０ＡではＴｒ１、Ｔｒ２のゲート端子はＧ１に接続され、この画素６０ＡにＴｒ３が配置され、Ｔｒ３のゲート端子はＧ２に接続されており、Ｄ２に接続される画素６０ＢにはＴｒ３が無く、Ｔｒ１、Ｔｒ２のゲート端子はＧ１に接続されている。Ｄ１に接続される画素６０ＡのＴｒ３のソース、ドレイン端子はそれぞれ、Ｄ１に接続された画素６０ＡのＴｒ１とＴｒ２の接続点２４と、Ｄ２に接続された画素６０ＢのＴｒ１とＴｒ２の接続点２４とに接続される。同様に隣接するデータ線Ｄ３とＤ４に接続される左右に隣接した２つの画素６０Ａ，６０Ｂでも、Ｄ３に接続される画素６０ＡにＴｒ３が配置され、そのＴｒ３のソース、ドレイン端子は、Ｄ３に接続された画素６０ＡのＴｒ１とＴｒ２の接続点２４と、Ｄ４に接続された画素６０ＢのＴｒ１とＴｒ２の接続点２４とに接続される。
【００５９】
しかしながら、隣接するデータ線Ｄ２とＤ３に接続され左右に隣接する画素では、トランジスタを介してＴｒ１とＴｒ２の中間点が接続されることは無い。つまり左右に隣接する２つの画素の内、そのどちらか一方とペアを組み、そのどちらかの画素に配置された第３のトランジスタＴｒ３により、それぞれの画素のＴｒ１とＴｒ２の接続点が接続されていることになる。
【００６０】
図６で示した例では、データ線の数を４本、有効画素に接続されたゲート線の数を４本としているが、これら数値に限定されるものではない。またデータドライバ回路１５およびゲートドライバ回路１４は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【００６１】
次に図７のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間ＴＨ１〜ＴＨ４はそれぞれ１画素行分の画素に映像信号を書き込む１水平期間を示している。Ｇ１〜Ｇ５はそれぞれゲート線Ｇ１〜Ｇ５の電圧波形を示したものであり、Ｄ１、Ｄ２はそれぞれ、データ線Ｄ１とデータ線Ｄ２の電圧波形を示したものである。Ｖｐｉｘ（１，１）はゲート線Ｇ１とデータ線Ｄ１に接続された画素の画素電極電位（画素容量電位）を示したものであり、Ｖａはその画素の制御容量Ｃａの電圧を示したものである。同様にＶｐｉｘ（１，２）はゲート線Ｇ１とデータ線Ｄ２に接続された画素の画素電極電位を示しており、Ｖａ（１，２）はその画素の制御容量Ｃａの電圧を示している。
【００６２】
期間ＴＨ１においてゲート線Ｇ１とデータ線Ｄ１に接続された画素では、ゲート線Ｇ１の電位が画素トランジスタＴｒ１、Ｔｒ２を導通にする電圧に変化することで、Ｔｒ１、Ｔｒ２がＯＮ状態となり、データ線Ｄ１の電位Ｖｓｉｇ１Ａが画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに書き込まれる。ここでＶｓｉｇ１Ａはこの画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Ｃａにも同じ電圧Ｖｓｉｇ１Ａが書き込まれる。この際Ｔｒ３のゲート端子はゲート線Ｇ２に接続されているため、ｏｆｆ状態である。同時にゲート線Ｇ１とデータ線Ｄ２に接続された画素でも、データ線Ｄ２の電圧Ｖｓｉｇ１Ｂが、画素容量Ｃｐｉｘ、保持容量Ｃｓｔ、制御容量Ｃａに書き込まれる。そしてＧ１の電位が画素トランジスタＴｒ１、Ｔｒ２を非道通状態にする電位に変化することで、Ｇ１に接続された各画素のＴｒ１、Ｔｒ２、Ｔｒ３の全てのトランジスタがｏｆｆ状態となる。データ線Ｄ３、Ｄ４とゲート線Ｇ１に接続された各画素でも同様の動作が行われ、１画素行分の映像信号が画素容量Ｃｐｉｘと保持容量Ｃｓｔに書き込まれる。
【００６３】
次に期間ＴＨ２においてゲート線Ｇ２が画素トランジスタを導通状態にする電位に変化する為、ゲート線Ｇ１に接続された画素の各Ｔｒ３がオン状態となり、制御容量Ｃａの電位が隣接する２つの画素の電位の平均電圧に変化する。具体的にはゲート線Ｇ１とデータ線Ｄ１に接続された画素と、ゲート線Ｇ１とデータ線Ｄ２に接続された画素では、両方の画素の制御容量Ｃａの電位が、図７に示したように、（Ｖｓｉｇ1Ａ+Ｖｓｉｇ1Ｂ）/２の電圧に変化する。これと同時にゲート線Ｇ２に接続された各画素の画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに先述と同様の動作により映像信号が書き込まれる。
【００６４】
期間ＴＨ４は、有効画素の中で最後に映像信号が書き込まれるゲート線Ｇ４に接続された各画素に、映像信号が書き込まれる期間である。ゲート線Ｇ４に接続された各画素の画素容量Ｃｐｉｘおよび保持容量Ｃｓｔ、に映像信号が書き込まれる動作は先述の動作と同様であり、期間ＴＨ４の終わりの時点でゲート線Ｇ４に接続された各画素の画素容量Ｃｐｉｘ、保持容量Ｃｓｔ、制御容量Ｃａには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【００６５】
次に期間ＴＨ５においてゲート線Ｇ５が画素トランジスタを導通状態とする電位に変わるため、ゲート線Ｇ４に接続された画素の各Ｔｒ３がオン状態となる。これによりゲート線Ｇ４に接続された各画素の制御容量Ｃａの電位が隣接する２つの画素の電位の平均電圧に変化する。これら一連の動作により、有効画素の全ての画素容量Ｃｐｉｘおよび保持容量Ｃｓｔのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作（各画素の画素トランジスタＴｒ１、Ｔｒ２がオフ状態の動作）期間において、制御容量Ｃａには隣接する２つの画素の電位の平均電圧となる。ここで、この液晶表示装置では任意の水平期間において隣接するデータ線の電位の対向電極に対する極性が異なるＡＣ駆動方式（ドット反転あるいはデータライン反転）とすると、各画素の制御容量Ｃａの電位は、平均的に対向電極電位に近い値となる。
【００６６】
ここまでの説明で示した例では、画素トランジスタＴｒ１、Ｔｒ２およびＴｒ３をｎ型としていたが、ｐ型のトランジスタを用いても良い。その際は各ゲート線の電位をｐ型が導通、非道通となる状態へ変えるだけで良い。Ｔｒ１、Ｔｒ２、Ｔｒ３のチャネル幅Ｗ１〜Ｗ３（図１７）に関して、Ｔｒ３のチャネル幅Ｗ３をＴｒ１、Ｔｒ２のチャネル幅Ｗ１，Ｗ２よりも小さくしても良い。Ｔｒ３は制御容量Ｃａを書き込むのに十分な特性であれば良く、Ｃａの値は、画素容量Ｃｐｉｘと保持容量Ｃｓｔの合計よりも小さい値で良いからである。
【００６７】
本発明の液晶表示装置では、画素容量Ｃｐｉｘ、保持容量Ｃｓｔの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することがない。その理由を以下に説明する。
【００６８】
液晶をＡＣ駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに映像信号が書き込まれてから、次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタＴｒ１とＴｒ２の接続点に制御容量Ｃａが設けられ、そのＣａにはＴｒ１、Ｔｒ２が保持動作を行うほとんどの期間において対向電極電位に近い電圧が書き込まれている。したがって画素容量Ｃｐｉｘおよび保持容量Ｃｓｔに接続されたトランジスタＴｒ２のソース−ドレイン電圧Ｖｄｓはデータ線電位とは無関係になる。さらに、制御容量Ｃａの電位が平均的に見ると対向電極電位に近くなる為、Ｖｄｓの大きさも平均的には小さくすることが可能となる。したがってフリッカやクロストークを低減することが可能となる。
【００６９】
データ線反転駆動を用いた場合、液晶表示装置に各画素の中で１フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。
【００７０】
一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタＴｒ２のソース−ドレイン間電圧Ｖｄｓがデータ線電位と無関係となり、制御容量Ｃａの電位が平均的に見ると対向電極電位に近くなる為Ｖｄｓの大きさも平均的には小さくすることが可能となる。よって初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを低減することが可能となる。
【００７１】
さらに、画素で用いられるトランジスタを全て同じ型のトランジスタで構成できるため、ｐ型、ｎ型を構成する場合と比較して、プロセスコストを低減することが可能となる。
また、各画素において３つのトランジスタＴｒ１〜Ｔｒ３を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【００７２】
＜第五実施形態＞
図８は、本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。以下、この図面に基づき説明する。ただし、図５及び図６と同じ部分は、同じ符号を付すことにより説明を省略する。
【００７３】
本実施形態の画素マトリクス７１及び液晶表示装置７０は、図５及び図６の画素マトリクス５１及び液晶表示装置５０にして対して、画素６０Ａ，６０Ｂの配置が異なる。すなわち、すなわち、隣接する２つの画素６０Ａ，６０Ｂで、トランジスタＴｒ３を介して制御容量Ｃａが接続されるペアの組み方が異なっている。図６で示した例では、画素の中でＴｒ３が配置された画素が、隣接する２本のデータ線のどちらか一方に偏って配置されていていたが、この例では、交互に配置するようになっている。それ以外については、図６で示した例と同じであり、動作方法も同じである。また、画素トランジスタＴｒ１、Ｔｒ２およびＴｒ３をｐ型で構成しても良い。
【００７４】
本実施形態の液晶表示装置では、図６で示した液晶表示装置と同様の効果が得られる。さらに、Ｔｒ３が配置される画素が入れ子状になっているため、Ｔｒ３を配置することによって開口率が低下する画素も入れ子状になる。そのため、開口率の差による輝度の差が平均化されるという効果が得られる。
【００７５】
＜第六実施形態＞
図９［１］は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図５と同じ部分は同じ符号を付すことにより説明を省略する。
【００７６】
本実施形態における画素８０Ａ，８０Ｂは、図５の画素６０Ａ，６０Ｂの構成に対して、スイッチ手段８２Ａ，８２Ｂが異なる。すなわち、異なるのは全ての画素８０Ａ，８０ＢにＴｒ３を設けた点である。図５で示した例では、隣接する２つの画素６０Ａ，６０Ｂで、制御容量Ｃａが一つのトランジスタＴｒ３で接続されていたが、この例では個々の画素８０Ａ，８０Ｂに配置された２つのＴｒ３によって接続されている点が異なる。それ以外については、図５で示した例と同じであり、動作方法も同じである。また、画素トランジスタＴｒ１、Ｔｒ２およびＴｒ３をｐ型で構成しても良い。
【００７７】
本実施形態の液晶表示装置では、図６で示した液晶表示装置と同様の効果が得られる。さらに、Ｔｒ３が全ての画素に配置されているため、全ての画素の開口率の平均値は小さくなるが、個々の画素の開口率を同じにすることが可能となる。
【００７８】
＜第七実施形態＞
図９［２］は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図５と同じ部分は同じ符号を付すことにより説明を省略する。
【００７９】
本実施形態における画素９０Ａ，９０Ｂは、図５の画素６０Ａ，６０Ｂの構成に対して、スイッチ手段９１Ａ，９１Ｂが異なる。すなわち、図５で示した構成との違いは、左右に隣接する２つの画素素９０Ａ，９０Ｂにおいてデータ線と液晶容量を接続するトランジスタの内、液晶容量に接続される側のトランジスタがダブルゲート（Ｔｒ２、Ｔｒ４）になっている点である。ここでは、画素トランジスタをｎ型で構成する例を示しているが、ｐ型で構成しても良い。
【００８０】
本実施形態の液晶表示装置の動作は図６で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、図６で示した液晶表示装置と同様の効果が得られる。さらに、画素容量に接続されるトランジスタがＴｒ２とＴｒ４によるダブルゲートとなっている為、個々のトランジスタのソース−ドレイン間電圧が分圧により小さくなり、よりリーク電流を低減することが可能となる。
【００８１】
＜第八実施形態＞
図１０乃至図１５は、第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【００８２】
図１０乃至図１５では、主なプロセスステップ単位での画素レイアウトを示している。まず、ガラスや石英、プラスチックなどの透明基板上にＳｉＯ２やＳｉＮなどの絶縁膜を成膜して、その上にＴＦＴとなる半導体層１０１を成膜、パターニングする。図１０は、半導体層１０１のパターニングまで終了した段階の画素レイアウトを示している。この半導体層１０１には、必要に応じて、アニール、不純物ドープ、水素化、活性化などの処理が、個々に最適なプロセスステップの中でなされる。
【００８３】
半導体層１０１の上には、ＳｉＯ２などによる薄い絶縁膜を挟んで、ゲート金属層１０２が成膜、パターニングされる。図１１は、ゲート金属層１０２のパターニング終了後の画素レイアウトを示している。図中Ｔｒ１〜Ｔｒ３で示した二点鎖線で囲まれる部分が、図１及び図２の画素マトリクス１１及び液晶表示装置１０の各画素２０におけるトランジスタＴｒ１〜Ｔｒ３となる部分であり、Ｃｓｔ、Ｃａで示した二点鎖線で囲まれる部分が同じく保持容量Ｃｓｔ、制御容量Ｃａとなる部分である。これらの容量は、ゲート金属層１０２と半導体層１０１とで挟まれた薄いゲート絶縁膜で構成され、その部分の半導体層１０１はあらかじめ高濃度の不純物ドープがなされている。ゲートに用いる金属は、プロセスの最高温度により使用できる材料が異なるが、ＷＳｉ、Ｍｏ、Ｃｒ、Ａｌなどを用いることができる。
【００８４】
その後、ＳｉＯ２などの絶縁膜を成膜し、必要箇所にデータ線金属層（後述）と半導体層１０１又はゲート金属層１０２との電気的な接続をとるコンタクトホール１０３を形成する。その状態を示したのが図１２である。
【００８５】
その後、データ線金属層１０４を成膜、パターニングする。図１３は、データ線金属層１０４のパターニング終了後の画素レイアウトを示している。データ線金属層１０４には、Ａｌなどの低抵抗金属を用いることが望ましい。データ線金属層１０４の上には、ＳｉＯ２、ＳｉＮなどの絶縁膜が成膜され、必要に応じて更に有機又は無機の平坦化膜が成膜される。
【００８６】
図１４は、データ線金属層１０４と画素電極金属層（後述）との電気的接続のためのコンタクトホール１０５を形成した後のレイアウトを示している。
【００８７】
図１５は、画素電極金属層１０６のパターニング後の画素レイアウトを示している。画素電極金属層１０６には透明電極膜が用いられ、その材料の一例としてＩＴＯが挙げられる。
【００８８】
画素電極金属層１０６は、ＴＦＴを形成する半導体層１０１と電気的に接続する必要がある。図１５では、データ線金属層１０４を介して画素電極金属層１０６と半導体層１０１とを接続する例を示したが、画素電極金属層１０６と半導体層１０１とを直接接続しても良い。
【００８９】
また、例示した絶縁膜や金属膜の材料は、本発明の本質とは関係が無いので、別の材料を用いても良い。これらステップにより、第一実施形態で示したＴＦＴ基板を作製することができる。このＴＦＴ基板と対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【００９０】
＜第九実施形態＞
図１６乃至図２１は、第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【００９１】
図１６乃至図２１では、主なプロセスステップ単位での画素レイアウトを示している。まず、図１６は、半導体層２０１のパターニングまで終了した段階の画素レイアウトを示している。
【００９２】
図１７は、ゲート金属層２０２のパターニング終了後の画素レイアウトを示している。図中Ｔｒ１〜Ｔｒ３で示した二点鎖線で囲まれる部分が、図８の画素マトリクス７１及び液晶表示装置７０の各画素６０Ａ，６０Ｂにおける画素トランジスタＴｒ１〜Ｔｒ３となる部分であり、Ｃｓｔ、Ｃａで示した二点鎖線で囲まれる部分が保持容量Ｃｓｔ、制御容量Ｃａとなる部分である。
【００９３】
図１８は、データ線金属層（後述）と半導体層２０１又はゲート金属層２０２との電気的な接続をとるコンタクトホール２０３を形成した後のレイアウトを示している。
【００９４】
図１９は、データ線金属層２０４のパターニング終了後の画素レイアウトを示している。
【００９５】
図２０は、データ線金属層２０４と画素電極金属層（後述）との電気的接続のためのコンタクトホール２０５を形成した後のレイアウトを示している。
【００９６】
図２１は、画素電極金属層２０６のパターニング後の画素レイアウトを示している。
【００９７】
これらステップにより第四実施形態で示した構成のＴＦＴ基板を作製することができる。このＴＦＴ基板及び対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。絶縁膜や金属膜の材料は、例えば前述したものを使用する。
【００９８】
ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、一画素分の等価回路である。
【図２】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、全体の等価回路である。
【図３】図１及び図２の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図４】図４［１］は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。図４［２］は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。
【図５】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、二画素分の等価回路である。
【図６】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、全体の等価回路である。
【図７】図５及び図６の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図８】本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。
【図９】図９［１］は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。図９［２］は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。
【図１０】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ａ）を示す平面図である。
【図１１】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｂ）を示す平面図である。
【図１２】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｃ）を示す平面図である。
【図１３】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｄ）を示す平面図である。
【図１４】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｅ）を示す平面図である。
【図１５】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｆ）を示す平面図である。
【図１６】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ａ）を示す平面図である。
【図１７】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｂ）を示す平面図である。
【図１８】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｃ）を示す平面図である。
【図１９】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｄ）を示す平面図である。
【図２０】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｅ）を示す平面図である。
【図２１】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例（ｆ）を示す平面図である。
【図２２】poly−Ｓｉ ＴＦＴを用いた液晶表示装置の一画素分の等価回路を示す回路図である。
【図２３】図２３［１］は特許文献１に開示された液晶表示装置の一画素分の等価回路を示す回路図である。図２３［２］は特許文献２に開示された液晶表示装置の一画素分の等価回路を示す回路図である。
【符号の説明】
【０１００】
１０，５０，７０  液晶表示装置
１１，５１，７１  画素マトリクス
１２  対向電極（一画素分）
１３  液晶層（一画素分）
２０，３０，４０，６０Ａ，６０Ｂ，８０Ａ，８０Ｂ，９０Ａ，９０Ｂ  画素、
２１，３１，９１Ａ，９１Ｂ，  スイッチ手段（第一のスイッチ手段）
２２，４２，６２Ａ，６２Ｂ，８２Ａ，８２Ｂ，  スイッチ手段（第二のスイッチ手段）
２３  画素電極
２４  接続点
Ｇ１〜Ｇ５，Ｇｎ，Ｇｎ＋１  ゲート線
Ｄ１〜Ｄ４，Ｄｍ，Ｄｍ＋１  データ線
ＳＴ，ＳＴＡ  共通配線（共通電極）
Ｔｒ１，Ｔｒ２，Ｔｒ４  トランジスタ（トランジスタＡ）
Ｔｒ３  トランジスタ（トランジスタＢ）
Ｃｐｉｘ  画素容量
Ｃｓｔ  保持容量
Ｃａ  制御容量（キャパシタ）
【図１】
0005093730.tif 000002
【図２】
0005093730.tif 000003
【図３】
0005093730.tif 000004
【図４】
0005093730.tif 000005
【図５】
0005093730.tif 000006
【図６】
0005093730.tif 000007
【図７】
0005093730.tif 000008
【図８】
0005093730.tif 000009
【図９】
0005093730.tif 000010
【図１０】
0005093730.tif 000011
【図１１】
0005093730.tif 000012
【図１２】
0005093730.tif 000013
【図１３】
0005093730.tif 000014
【図１４】
0005093730.tif 000015
【図１５】
0005093730.tif 000016
【図１６】
0005093730.tif 000017
【図１７】
0005093730.tif 000018
【図１８】
0005093730.tif 000019
【図１９】
0005093730.tif 000020
【図２０】
0005093730.tif 000021
【図２１】
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【図２２】
0005093730.tif 000023
【図２３】
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