(57)【特許請求の範囲】
【請求項１】
内部バスと、
前記内部バスに結合されている中央演算部と、
前記内部バスに結合された不揮発メモリと、を有し、
前記不揮発性メモリは、第１ゲートを含む第１トランジスタ部、及びビット線に接続されていて前記第１トランジスタ部を選択する第２ゲートを備える第２トランジスタ部を有する複数の不揮発メモリセルと、
前記複数の不揮発メモリセルの一つの前記第１ゲートに結合される第１回路と、
前記複数の不揮発メモリセルの一つの前記第２ゲートに結合される第２回路と、
前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路と、
前記ビット線をグローバルビット線に接続可能なスイッチＭＯＳトランジスタをオン状態に駆動する第３回路と、を含み、
前記第２回路と前記第３回路のゲート耐圧は前記第１回路のゲート耐圧より低いことを特徴とするマイクロコンピュータ。
【請求項２】
前記複数の不揮発メモリセルは、チャネル領域と前記第１ゲートとの間に電荷蓄積領域を有することを特徴とした請求項１に記載のマイクロコンピュータ。
【請求項３】
前記第１回路は、前記複数の不揮発メモリセルの一方側に配置されていることを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項４】
前記第２回路は、前記一方側に対向している前記複数の不揮発メモリセルの他方側に配置されることを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項５】
前記中央演算部はＭＯＳ型トランジスタを有し、
前記ＭＯＳ型トランジスタのゲート耐圧は前記第１回路のゲート耐圧より低いことを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項６】
半導体チップ上に形成されたマイクロコンピュータであって、
内部バスと、
ＭＯＳ型トランジスタを有し前記内部バスと結合された中央演算部と、
前記内部バスに結合されたフラッシュメモリと、を有し、
前記フラッシュメモリは、第１ゲートを含む第１トランジスタ部、及びビット線に接続されていて前記第１トランジスタ部を選択する第２ゲートを備える第２トランジスタ部を含む複数の不揮発メモリセルと、
前記複数の不揮発メモリセルの１つの前記第１ゲートに結合される第１ドライバと、
前記複数の不揮発メモリセルの１つの前記第２ゲートに結合される第２ドライバと、
前記第１ドライバに供給する第１電圧と前記第２ドライバに供給する第２電圧とを生成する電圧生成回路と、
前記ビット線をグローバルビット線に接続可能なスイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバと、を含み、
前記第２ドライバと前記第３ドライバのゲート耐圧と前記中央演算部の前記ＭＯＳトランジスタのゲート耐圧とは、前記第１ドライバのゲート耐圧より低いことを特徴とするマイクロコンピュータ。
【請求項７】
前記複数の不揮発メモリセルは、チャネル領域と前記第１ゲートとの間に電荷蓄積領域を有することを特徴とした請求項６に記載のマイクロコンピュータ。
【請求項８】
前記第１ドライバは、前記複数の不揮発メモリセルの一方側に配置されていることを特徴とする請求項６に記載のマイクロコンピュータ。
【請求項９】
前記第２ドライバは、前記一方側に対向している前記複数の不揮発メモリセルの他方側に配置されることを特徴とする請求項８に記載のマイクロコンピュータ。
【請求項１０】
半導体チップ上に形成されたデータプロセッサであって、
内部バスと、
ＭＯＳ型トランジスタを有し前記内部バスに結合された中央演算部と、
前記内部バスに結合されたフラッシュメモリと、を有し、
前記フラッシュメモリは、夫々に第１制御ゲートと第２制御ゲートを有する複数の不揮発メモリセルと、
１つのワード線、１つの制御線、１つのソース線、及び１つのビット線が１つの不揮発メモリセルに接続されるように前記複数の不揮発メモリセルに結合される複数のワード線、複数の制御線、複数のソース線、及び複数のビット線と、
前記ワード線を介して前記複数のメモリセルの前記第１制御ゲートに結合される第１ドライバと、
前記制御線を介して前記複数のメモリセルの前記第２制御ゲートに結合される第２ドライバと、
前記ビット線をグローバルビット線に接続可能なスイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバと、を含み
前記第１ドライバと第３ドライバのゲート耐圧は前記第２ドライバのゲート耐圧より低いことを特徴とするデータプロセッサ。
【請求項１１】
前記複数の不揮発メモリセルは、チャネル領域と前記第２制御ゲートとの間に電荷蓄積領域を有することを特徴とした請求項１０に記載のデータプロセッサ。
【請求項１２】
前記中央演算部はＭＯＳ型トランジスタを有し、
前記ＭＯＳ型トランジスタのゲート耐圧は前記第２ドライバのゲート耐圧より低いことを特徴とする請求項１０に記載のデータプロセッサ。
【請求項１３】
前記第１ドライバは、前記複数の不揮発メモリセルの一方側に配置されていることを特徴とする請求項１０に記載のデータプロセッサ。
【請求項１４】
前記第２ドライバは、前記一方側に対向している前記複数の不揮発メモリセルの他方側に配置されることを特徴とする請求項１０に記載のデータプロセッサ。
【請求項１５】
内部バスと、
前記内部バスに結合されている中央演算部と、
前記内部バスに結合されている不揮発性メモリと、を有し、
前記不揮発性メモリは、第１ゲートを備えソース線に接続する第１ＭＯＳトランジスタ部、及びビット線に接続されていて前記第１ＭＯＳトランジスタ部を選択的に前記ビット線に接続するための第２ゲートを備える第２ＭＯＳトランジスタ部を有する複数の不揮発メモリセルと、
前記複数の不揮発メモリセルの一つの前記第１ゲートに結合される第１回路と、
前記複数の不揮発メモリセルの一つの前記第２ゲートに結合される第２回路と、
前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路と、
第３ゲートを有し前記ビット線をグローバルビット線に接続するための選択ＭＯＳトランジスタと、
前記選択ＭＯＳトランジスタの前記第３ゲートに結合される第３回路と、
を有し、
前記第１ＭＯＳトランジスタ部は、前記第１ゲートの下方に配置されていて電荷の蓄積量に応じて情報が記憶される電荷蓄積領域を有し、
前記第１ＭＯＳトランジスタ部と第２トランジスタ部は相互間に絶縁領域が形成されて隣接され、
前記絶縁領域の下には前記第１トランジスタ部と第２トランジスタ部の双方のチャネル領域に連続するチャンネル領域を有し、
前記第２回路と前記第３回路のゲート耐圧は前記第１回路のゲート耐圧よりも低く、
前記第２ＭＯＳトランジスタ部と前記第３ＭＯＳトランジスタのゲート耐圧は前記第１ＭＯＳトランジスタ部のゲート耐圧よりも低い、ことを特徴とするマイクロコンピュータ。
【請求項１６】
半導体チップ上に形成されたマイクロコンピュータであって、
内部バスと、
ＭＯＳ型トランジスタを有し前記内部バスと結合されている中央演算部と、
前記内部バスに結合されているフラッシュメモリと、を有し、
前記フラッシュメモリは、第１ゲートを備えソース線に接続する第１ＭＯＳトランジスタ部、及びビット線に接続されていて前記第１ＭＯＳトランジスタ部を選択的に前記ビット線に接続するための第２ゲートを備える第２ＭＯＳトランジスタ部を有する複数の不揮発メモリセルと、
前記複数の不揮発メモリセルの１つの前記第１ゲートに結合される第１ドライバと、前記複数の不揮発メモリセルの１つの前記第２ゲートに結合される第２ドライバと、前記第１ドライバに供給する第１電圧と前記第２ドライバに供給する第２電圧とを生成する電圧生成回路と、
第３ゲートを有し前記ビット線をグローバルビット線に接続するための選択ＭＯＳトランジスタと、
前記選択ＭＯＳトランジスタの前記第３ゲートに結合される第３ドライバと、
を有し、
前記第１ＭＯＳトランジスタ部は、前記第１ゲートの下方に配置されていて電荷の蓄積量に応じて情報が記憶される電荷蓄積領域を有し、
前記第１ＭＯＳトランジスタ部と第２トランジスタ部は双方の間に絶縁領域が形成されて隣接され、
前記絶縁領域の下には前記第１トランジスタ部と第２トランジスタ部の双方のチャネル領域に連続するチャンネル領域を有し、
前記第２ドライバと前記第３ドライバのゲート耐圧と前記中央演算部の前記ＭＯＳトランジスタのゲート耐圧とは前記第１ドライバのゲート耐圧よりも低く、
前記第２ＭＯＳトランジスタ部と前記第３ＭＯＳトランジスタのゲート耐圧は前記第１ＭＯＳトランジスタ部のゲート耐圧よりも低い、ことを特徴とするマイクロコンピュータ。
【請求項１７】
半導体チップ上に形成されたデータプロセッサであって、
内部バスと、
ＭＯＳ型トランジスタを有し前記内部バスに結合された中央演算部と、
前記内部バスに結合されているフラッシュメモリと、を有し、
前記フラッシュメモリは、夫々に第１制御ゲートを備える第1トランジスタ部と第２制御ゲートを備える第２トランジスタ部と有する複数の不揮発メモリセルと、
１つのワード線、１つの制御線、１つのソース線、１つのビット線が１つの不揮発メモリセルに接続されるように前記複数の不揮発メモリセルに結合される複数のワード線と複数の制御線と複数のソース線と複数のビット線と、
前記ワード線を介して前記複数のメモリセルの前記第１制御ゲートに結合される第１ドライバと、
前記制御線を介して前記複数のメモリセルの前記第２制御ゲートに結合される第２ドライバと、
前記ビット線をグローバルビット線に接続するための選択ＭＯＳトランジスタと、
前記選択ＭＯＳトランジスタの第３制御ゲートに結合される第３ドライバと、
を有し、
前記第１トランジスタ部は前記第１ドライバから前記ワード線を介して前記第１制御ゲートが選択レベルに駆動されることにより第２トランジスタ部をビット線に接続し、
前記第２ＭＯＳトランジスタ部は、前記第２ゲートの下方に配置されていて電荷の蓄積量に応じて情報が記憶される電荷蓄積領域を有し、
前記第１ＭＯＳトランジスタ部と第２トランジスタ部は双方の間に絶縁領域が形成されて隣接され、
前記絶縁領域の下には前記第１トランジスタ部と第２トランジスタ部の双方のチャネル領域に連続するチャンネル領域を有し、
前記第１ドライバと第３ドライバのゲート耐圧は前記第２ドライバのゲート耐圧より低く、
前記第１ＭＯＳトランジスタ部と前記選択ＭＯＳトランジスタのゲート耐圧は前記第２ＭＯＳトランジスタ部のゲート耐圧よりも低い、ことを特徴とするデータプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを有する半導体装置、特に記憶情報の高速読み出し技術に関し、例えばフラッシュメモリ或はオンチップでフラッシュメモリを有するマイクロコンピュータなどに適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリセルとしてスプリットゲート型メモリセルやスタックゲート型メモリセルを挙げることができる。スプリットゲート型メモリセルは記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を取り出すための選択ＭＯＳ型トランジスタの２つのトランジスタから構成されている。公知文献としては、アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム（IEEE、VLSI  Technology  Symposium）の１９９４年予稿集７１ページ乃至７２ページ記載の技術がある。そのメモリセルの構造と動作を簡単に説明する。このスプリットゲート型メモリセルは、ソース、ドレイン、浮遊ゲート、及び制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いるソースサイド・インジェクション方式である。浮遊ゲートに蓄積された電荷は、浮遊ゲート尖端部から制御ゲートへ放出する。このとき、制御ゲートには１２ボルトの高電圧を掛けることが必要になる。電荷放出電極として機能した制御ゲートは、読出し用の選択ＭＯＳ型トランジスタのゲート電極でもある。選択ＭＯＳ型トランジスタ部のゲート酸化膜は堆積酸化膜であり、浮遊ゲートと選択ＭＯＳ型トランジスタのゲート電極とを電気的に絶縁する膜としても機能している。スプリットゲート型メモリセルの他の公知技術としては、ＵＳＰ４６５９８２８、ＵＳＰ５４０８１１５、特開平５−１３６４２２の各号公報などがある。
【０００３】
スタックゲート型メモリセルは、ソース、ドレイン、及びチャネル形成領域上にスタックされた浮遊ゲートと制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いる。浮遊ゲートに蓄積された電荷は、基板に放出する。このとき、制御ゲートには−１０ボルトの負の高電圧を掛けることが必要になる。読み出しは制御ゲートに３．３ボルトのような読み出し電圧を印加して行う。スタックゲート型メモリセルについては特開平１１−２３２８８６などに記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＵＳＰ４６５９８２８号
【特許文献２】ＵＳＰ５４０８１１５号
【特許文献３】特開平５−１３６４２２
【非特許文献】
【０００５】
【非特許文献１】アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム（IEEE、VLSI  Technology  Symposium）の１９９４年予稿集７１ページ乃至７２ページ
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ処理の高速化の観点よりすれば、不揮発性記憶装置においても、その読出し動作の高速性が重要となる。前記スプリットゲート型メモリセルにおいては、選択ＭＯＳトランジスタのゲート電極が消去電極としても機能する構成である。そのため、ゲート絶縁膜も絶縁耐圧を確保するために、書込み・消去電圧制御用の高耐圧ＭＯＳトランジスタのそれと同じ膜厚にせざるを得なかった。これにより、選択ＭＯＳトランジスタのＧｍ（電流供給能力としての相互コンダクタンス）は小さくなり、読出し電流を十分に取ることが出来る構造とは言い難い。このままでは低電圧下での高速動作には適さない。スタックゲート型セルの場合は書き込み・消去動作で高電圧が印加されるコントロールゲートに高耐圧を実現する厚いゲート酸化膜が採用されるので、これが読み出し動作時のＧｍを小さくし、読出し電流を十分に取ることができる構造とは言い難い。
【０００７】
前記公知文献のＵＳＰ４,６５９,８２８及びＵＳＰ５,４０８,１１５は、書込み・消去動作に関しての発明であり、読出し動作性能の向上については言及されていない。さらに、公知文献の特開平５−１３６４２２号公報は本発明と最も類似した形状を開示しているが、隣接する２つのゲート電極を絶縁する方法についての発明であり、読出し性能についての開示は無い。高性能化した論理演算装置に適合した、従来技術には無い不揮発性記憶装置が必要である。
【０００８】
ビット線を主ビット線と副ビット線に階層化し、動作選択されるべきメモリセルが接続される副ビット線だけを選択して主ビット線に接続し、メモリセルによるビット線の寄生容量を見掛け上減らすことによって高速読み出し動作を実現する構造が採用されている。しかしながら、スタックゲート型メモリセルのように書き込み時にビット線にも高電圧の印加を要する場合には副ビット線を主ビット線に選択的に接続するためのＭＯＳトランジスタに対して高耐圧化しなければならず、読み出し経路のＧｍが更に小さくなり、主・副ビット線による階層化ビット線構造による高速化が十分機能しない虞のあることが本発明者によって見出された。
【０００９】
本発明の目的は、記憶情報の読み出し経路から高速性を損なう厚膜の高耐圧ＭＯＳトランジスタを排除することにある。
【００１０】
本発明の目的は、不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供することである。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕半導体装置は複数個の不揮発性メモリセル（１）を有し、不揮発性メモリセルは、情報記憶に用いるＭＯＳ型の第１トランジスタ部（３）と前記第１トランジスタ部を選択するＭＯＳ型の第２トランジスタ部（４）とから成る。前記第２トランジスタ部は、ビット線（ＢＬ）に接続するビット線電極（１６）、及びコントロールゲート制御線（ＣＬ）に接続するコントロールゲート電極（１８）を有する。前記第１トランジスタ部は、ソース線に接続するソース線電極（１０）、メモリゲート制御線（ＭＬ）に接続するメモリゲート電極（１４）、及び前記メモリゲート電極の直下に配置された電荷蓄積領域（１１）を有する。前記第２トランジスタ部のゲート絶縁耐圧は第１トランジスタ部のゲート絶縁耐圧よりも低い。換言すれば、前記第２トランジスタ部におけるコントロールゲート電極のゲート絶縁膜（１７）の膜厚をｔｃ、前記第１トランジスタ部におけるメモリゲート電極のゲート絶縁膜（１１，１２，１３）の膜厚をｔｍとすると、ｔｃ<ｔｍの関係を持つ。ここで、ＭＯＳとは絶縁ゲート電界効果型のトランジスタ構造を総称する。
【００１４】
上記より、データ読み出し動作では不揮発性メモリセルの第２トランジスタ部をオン状態にしたとき、第１トランジスタ部の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。第２トランジスタ部は第１トランジスタ部よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のＭＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の双方を高耐圧で形成する場合に比べ、選択用のＭＯＳトランジスタ部に対して比較的低いゲート電圧で比較的大きなＧｍを得ることが容易になり、不揮発性メモリセル全体の電流供給能力、即ちＧｍを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。
【００１５】
第１トランジスタ部に比較的高い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第２トランジスタ部をオン動作させてソース線からビット線に電流を流し、コントロールゲート側の電荷蓄積領域近傍で発生したホットエレクトロンを電荷蓄積領域に保持させればよい。第１トランジスタ部に比較的低い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第２トランジスタ部をオン動作させてビット線電極及びソース線電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、第１トランジスタ部に比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ部のゲート耐圧が比較的低くてよいことを保証する。
【００１６】
電荷蓄積領域に蓄積した電荷がコントロールゲート電極にリークし難くするには、例えば、前記コントロールゲート電極と電荷蓄積領域との間の絶縁膜（９）の膜厚をｔｉとすると、ｔｍ≦ｔｉの関係を持つことが望ましい。
【００１７】
第２トランジスタ部の低いゲート耐圧をデバイス構造的に保証するには、例えば、ウェル領域に形成される前記ビット線電極とソース線電極との間に高濃度不純物領域（３０）を形成しないようにすればよい。前記高濃度不純物領域は例えば不純物の拡散領域である。記憶保持用のＭＯＮＯＳ部と選択用のＭＯＳトランジスタ部の直列回路で構成される不揮発性メモリセルの場合は、双方のトランジスタ部の直列接続ノードが双方に共通の拡散領域（ソース・ドレイン領域）とされている。前記双方のトランジスタに共通の拡散領域が介在すると、書き込み時のＭＯＮＯＳ部に高電圧が印加されてチャネルが形成せれると、ＭＯＮＯＳ側の高電圧がそのチャネルから前記双方のトランジスタ部に共通の拡散領域を介して選択ＭＯＳトランジスタ部に印加される。よってＭＯＮＯＳ型メモリセルの場合には選択ＭＯＳトランジスタ部は高耐圧であることが必須になる。
【００１８】
前記電荷蓄積領域には、絶縁膜に覆われた導電性浮遊ゲート電極、又は絶縁膜に覆われた電荷トラップ性絶縁膜、絶縁膜に覆われた導電性微粒子層等を採用してよい。
【００１９】
前記ビット線をグローバルビット線（ＧＬ）に接続可能なスイッチＭＯＳトランジスタ（１９）を設け、デバイデッドビット線構造（階層型ビット線構造）を採用してよい。デバイデッドビット線構造により、読み出し動作において一部の不揮発性メモリセルだけをグローバルビット線に接続して、ビット線に寄生容量を見掛け上小さくして更に読み出し動作の高速化を図ることに寄与する。このとき、消去・書き込み動作において前記ビット線には高電圧を印加しなくても済むから、前記スイッチＭＯＳトランジスタのゲート酸化膜厚は第１トランジスタ部のゲート酸化膜厚よりも薄く形成すればよい。要するに、前記スイッチＭＯＳトランジスタには比較的大きな電流供給能力を与えることが容易であり、デバイデッドビット線構造による読み出し動作の高速化を保証することが可能になる。
【００２０】
〔２〕更に詳細な態様として、半導体装置は、前記コントロールゲート制御線を駆動する第１ドライバ（２１）、前記メモリゲート制御線を駆動する第２ドライバ（２２）、前記スイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバ（２３）、前記ソース線を駆動する第４ドライバ（２４）を有し、前記第１ドライバ及び第３ドライバは第１電圧を動作電源とし、前記第２ドライバ及び第４ドライバは前記第１電圧よりも高い電圧を動作電源とする。
【００２１】
前記第１トランジスタ部の閾値電圧を高くするとき、第１ドライバの動作電源を第１電圧、第４ドライバの動作電源を第１電圧よりも高い第２電圧、第２ドライバの動作電源を第２電圧よりも高い第３電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする制御回路（７６）を有する。
【００２２】
前記制御回路は、前記第１トランジスタ部の閾値電圧を低くするとき、前記第２ドライバの動作電源を第３電圧よりも高い第４電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させる。
【００２３】
閾値電圧が低くされた第１トランジスタ部は例えばデプレション型とされ、閾値電圧が高くされた第１トランジスタ部は例えばエンハンスメント型とされてよい。読み出し動作時におけるメモリゲート電極は回路の接地電圧にすればよい。また、第１トランジスタ部に対し第１トランジスタ部を選択する第２トランジスタ部を有するので書込みおよび消去の厳密なベリファイ動作を行わない選択も可能になる。
【００２４】
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧、メモリゲート電極及びソース線電極を回路の接地電位としてよい。読み出し動作時の電流の向きはビット線からソース線の向きになる。
【００２５】
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧、メモリゲート電極及びビット線電極を回路の接地電位としてよい。読み出し動作時の電流の向きは上記とは逆にソース線からビット線の向きになる。
【００２６】
以上説明した半導体装置は不揮発性メモリ単体だけでなく、不揮発性メモリをオンチップしたマイクロコンピュータやデータプロセッサ等の半導体装置であってもよい。例えば、半導体装置は更に、前記第１電圧を動作電源として論理動作を行う論理動作ユニット（６１）を有する。
【００２７】
レイアウト的な観点に立つと、前記第１ドライバ及び第３ドライバはアドレスデコード信号（５１）を入力して動作が選択され、前記第２ドライバ及び第４ドライバは第１ドライバの出力（５２）を入力して動作が選択されるものであってよい。
【００２８】
前記不揮発性メモリセルアレイ（５０）を挟んで一方側に前記第１ドライバ及び第３ドライバが配置され、他方側に前記第２ドライバ及び第４ドライバが配置されてよい。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが可能になる。
【００２９】
前記メモリアレイ内においてメモリゲート制御線（ＭＬ）はメモリゲート電極と一体に形成され、ポリシリコン層（ＭＧｐｓ）に低抵抗メタル層（ＭＧｍｔ）を積層して構成してよい。コントロールゲート制御線（ＣＬ）もコントロールゲート電極と一体に、ポリシリコン層（ＣＧｐｓ）に低抵抗メタル層（ＣＧｍｔ）を積層して構成してよい。配線の抵抗を小さくすることができる。
【００３０】
読み出し動作に応答して前記メモリゲート制御線を回路の接地電位に導通させるディスチャージＭＯＳトランジスタ５３をメモリゲート制御線の異なる位置に設けてよい。読み出し動作可能状態へ速やかに遷移することが可能になる。
【００３１】
前記デバイデッドビット線構造における前記スイッチＭＯＳトランジスタとして、ｐチャネル型ＭＯＳトランジスタ（１９ｐ）を採用してよい。信号レベルがスイッチＭＯＳトランジスタの閾値電圧分下がるのを防止でき、ビット線への読み出し信号レベルの低電圧化に良好に対処することができる。但し、不揮発性メモリセルの閾値電圧を高くするとき、ビット線を回路の接地電位にしようとしても、そのｐチャンネル型スイッチＭＯＳトランジスタの閾値電圧よりも低いレベルにはならない。これを解消するには、前記スイッチＭＯＳトランジスタをＣＭＯＳトランスファゲート（１９ｐ，１９ｎ）で構成すればよい。
【００３２】
前記スイッチＭＯＳトランジスタと相補的にスイッチ動作されるｎチャネル型ディスチャージＭＯＳトランジスタ（２０ｎ）をビット線に設けてよい。これにより、ビット線がスイッチＭＯＳトランジスタを介して選択されたとき、ビット線はディスチャージＭＯＳトランジスタにより完全にディスチャージされているから、読み出し開始前にプリチャージされたグローバルビット線のレベルが不所望に変動する事態を防止することができ、読み出し信号のセンス動作の安定化、読み出し動作の高速化に寄与する。
【００３３】
〔３〕本発明を上記とは少し異なった観点より把握する。半導体装置は、半導体基板（２）にマトリクス配置された不揮発性メモリセル（１）を有し、前記不揮発性メモリセルは、前記半導体基板に、ソース線（ＳＬ）に接続するソース線電極（１０）と、ビット線（ＢＬ）に接続するビット線電極（１６）と、前記ソース線電極とビット線電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記ビット線電極寄りに第１絶縁膜（１７）を介して配置されコントロールゲート制御線（ＣＬ）に接続されたコントロールゲート電極（１８）と、第２絶縁膜（１２、１３）及び電荷蓄積領域（１１）を介して配置され前記コントロールゲート電極（１８）と電気的に分離され且つメモリゲート制御線（ＭＬ）に接続されたメモリゲート電極（１４）とを有する。前記第１絶縁膜の耐圧は第２絶縁膜の耐圧よりも低い。
【００３４】
前記コントロールゲート電極を有する選択用のＭＯＳトランジスタ部に対しては比較的低いゲート電圧で比較的大きなＧｍを得ることが容易になり、不揮発性メモリセル全体の電流供給能力、即ちＧｍを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。
【００３５】
不揮発性メモリセルの前記メモリゲートから見た閾値電圧を比較的高く設定するには、例えばメモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてソース線からビット線に電流を流し、コントロールゲート電極側の電荷蓄積領域近傍で発生したエレクトロンを電荷蓄積領域に保持させればよい。逆に比較的低い閾値電圧を設定するには、例えば、メモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてビット線電極及びソース線電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、不揮発性メモリセルに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、コントロールゲート電極側のゲート耐圧が比較的低くてよいことを保証する。
【００３６】
上記不揮発性メモリセルを有する更に具体的な態様の半導体装置は、前記コントロールゲート制御線を駆動するコントロールゲートドライバ、前記メモリゲート制御線を駆動するメモリゲートドライバ、前記ソース線を駆動するソースライバを有し、このとき、前記コントロールゲートドライバは第１電圧を動作電源とし、前記メモリゲートドライバ及びソースドライバは前記第１電圧よりも高い電圧を動作電源とすればよい。
【００３７】
前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を高くするとき、コンロロールゲートドライバの動作電源を第１電圧、ソースドライバの動作電源を第１電圧よりも高い第２電圧、メモリゲートドライバの動作電源を第２電圧以上の第３電圧として、ビット線電極側から電荷蓄積領域にエレクトロンを注入可能にする制御回路を有する。
【００３８】
前記制御回路は、前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を低くするとき、前記メモリゲートドライバの動作電源を第３電圧以上の第４電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させる。
【００３９】
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第１電圧、メモリゲート電極及びソース線電極を回路の接地電位とする。この読み出し動作時の電流の向きはビット線からソース線の向きになる。尚、そのときメモリゲート電極は接地電位よりも高い電圧であってもよい。
【００４０】
また、前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第１電圧、メモリゲート電極及びビット線電極を回路の接地電位とする。この読み出し動作時の電流の向きは上記とは逆にソース線からビット線の向きになる。上記同様に、そのときメモリゲート電極は接地電位よりも高い電圧であってもよい。
【００４１】
半導体装置は不揮発性メモリ単体だけでなく、不揮発性メモリをオンチップしたマイクロコンピュータやデータプロセッサなどであってもよい。例えば半導体装置は、前記第１電圧を動作電源として論理動作を行う論理動作ユニットを有する。
【００４２】
前記コントロールゲートドライバはアドレスデコード信号を入力して動作が選択され、前記メモリゲートドライバ及びソースドライバはコントロールゲートドライバの出力に基づいて動作が選択されるものであってよい。
【００４３】
前記不揮発性メモリセルのアレイを挟んで一方側に前記コントロールゲートドライバが配置され、他方側に前記メモリゲートドライバ及びソースドライバが配置されてよい。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが容易になる。
【００４４】
前記不揮発性メモリセルのアレイ内においてメモリゲート制御線はメモリゲート電極と一体に形成され、ポリシリコン層に低抵抗メタル層が積層されて形成されてよい。配線の抵抗を小さくすることができる。
【００４５】
前記メモリゲートドライバ及びソースドライバによるチップ占有面積の低減に着目すると、前記不揮発性メモリセルのアレイ内において、前記コントロールゲート制御線と対を成すメモリゲート制御線の複数本単位で前記メモリゲートドライバ（２２Ａ）を共有し、前記コントロールゲート制御線と対を成すソース線の複数本単位で前記ソースドライバ（２４）を共有するのがよい。このとき、メモリゲートドライバによるメモリゲート制御線の共有本数は、ソースドライバによるソース線の共有本数以下であることが望ましい。例えば、不揮発性メモリセルに対する書き込み形式としてソース・ドレイン間に電流を流してメモリゲートに高電圧を印加させる場合、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択の不揮発性メモリセルのうち、書き込み選択メモリセルのソース・ドレイン間に電流を流すためのソース電位がソース線を介して与えられていれば、ソース・メモリゲート間の電界は特別大きくならない。そのソース電位が書き込み非選択の低いソース電位であれば、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択のメモリセルにはそのソース・メモリゲート間に消去時に匹敵するような大きな電界が作用される虞がある。このような大きな電界は書込み状態のメモリセルの閾値電圧を不所望に変化させるというディスターブを生ずる。上記メモリゲートドライバによるメモリゲート制御線の共有本数とソースドライバによるソース線の共有本数との上記関係は、そのようなディスターブの虞を未然に防止するのに役立つ。
【００４６】
前記メモリゲートドライバ及びソースドライバは、対応する複数本のコントロールゲート制御線に対する選択状態の論理和を形成する論理和回路の出力に基づいて駆動されればよい。このとき、前記論理和回路のレイアウト面積を小さくするには、前記論理和回路の入力段に、コントロールゲート制御線の延長部分をゲート電極として用いるトランジスタを用いればよい。
【００４７】
読み出し動作の高速化という観点より、読み出し動作に応答して前記メモリゲート制御線を前記第１の電源電圧に導通させるチャージＭＯＳトランジスタをメモリゲート制御線の異なる位置に複数設けるとよい。メモリゲート制御線を読み出し動作上望ましいレベルに遷移される時間を短縮できる。
【００４８】
さらにはメモリセルのしきい値電圧を所定の電圧分布内となるよう制御するために、書き込み動作後に書き込みベリファイ動作及び消去動作後に消去ベリファイ動作を行っても良い。
【００４９】
〔４〕ここで、メモリセルのデバイス構造の観点より本発明の要点を列挙する。必ずしも全ての要点を具備する必要はなく、単独或いは種々組合せにおいて有効である。尚、書込み・消去時に高電圧が印加されるゲート電極と、選択ＭＯＳ型トランジスタのゲート電極を分離して構成する点は本発明における前提要件である。（１）選択ＭＯＳ型トランジスタのゲート絶縁膜厚を、書込み・消去電圧を扱う高耐圧ＭＯＳ型トランジスタのそれよりも薄くすることで、選択ＭＯＳ型トランジスタのＧｍを高くする。また、選択ＭＯＳ型トランジスタのゲート絶縁膜厚は最も薄い場合で論理演算部（コア・ロジック）を受け持つＭＯＳ型トランジスタあるいは外部との信号入出力を扱うＩ／Ｏ用ＭＯＳ型トランジスタのゲート酸化膜と同等に設定する。また、選択ＭＯＳ型トランジスタのゲート電極を、高速に動作するコア・ロジック用ＭＯＳ型トランジスタで駆動する。（２）セルを構成する選択ＭＯＳ型トランジスタの拡散層は、そのゲート酸化膜を有するコア・ロジック用あるいはＩ／Ｏ用ＭＯＳ型トランジスタの拡散層と共通化し、短チャネル効果を抑制する。また、記憶保持用ＭＯＳ型トランジスタの拡散層は、選択ＭＯＳ型トランジスタの拡散層よりも高い接合耐圧を持たせる。（３）選択ＭＯＳ型トランジスタのしきい値を決めるチャネル不純物のｐ型濃度は、そのトランジスタのしきい値が正になるように且つ記憶保持用ＭＯＳ型トランジスタのそれよりも濃く設定する。また、記憶保持用ＭＯＳ型トランジスタは、消去時のしきい値が十分に低くなって読出し電流を大きく取れるよう、その中性しきい値を負にする。そのチャネル不純物のｐ型濃度は選択ＭＯＳ型トランジスタのそれよりも低く設定する。あるいは、記憶保持用ＭＯＳ型トランジスタの中性しきい値を負に設定するために、そのチャネルのｎ型不純物濃度を、しきい値が正である選択ＭＯＳ型トランジスタのチャネルのｎ型不純物濃度よりも高くする。
【００５０】
これにより、半導体不揮発性記憶装置の読出し速度改善を図ることができる。したがって、半導体不揮発性記憶装置を高速なプログラム読出しに供することができる。本発明の技術を用いた半導体集積回路装置を用いれば、高性能情報機器を、低コストで実現することが可能になる。特に、高速読出しが可能な一次格納記憶装置を組込む余裕の無い携帯機器などで有効である。
【図面の簡単な説明】
【００５１】
【図１】第１図は本発明で用いる不揮発性メモリセルの一例を示す断面図である。
【図２】第２図は第１図の不揮発性メモリセルに対する特徴を代表的に示した説明図である。
【図３】第３図は不揮発性メモリセルの消去，書き込み状態をデプレション型，エンハンスメント型としたときの閾値電圧状態を例示する説明図である。
【図４】第４図は不揮発性メモリセルの消去，書き込み状態を共にエンハンスメント型としたときの閾値電圧状態を例示する説明図である。
【図５】第５図は第２図に示した不揮発性メモリセルに関する最適化前の幾つかの接続態様を比較例として示した説明図である。
【図６】第６図はフローティングゲートを有するスタックゲート型のフラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
【図７】第７図はスプリットゲート型フラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
【図８】第８図は１トランジスタ／１メモリセルのＭＯＮＯＳ・スタックゲート型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
【図９】第９図は２トランジスタ／１メモリセルのＭＯＮＯＳ型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
【図１０】第１０図は第２図の不揮発性メモリセルの書き込み動作に着目したときのデバイス断面を示す断面図である。
【図１１】第１１図は記憶保持用のＭＯＮＯＳと選択用のＭＯＳトランジスタの直列回路で構成される不揮発性メモリセルの構造に第１０図の書き込み電圧状態と類似の電圧印加状態を与えたときの様子を示す断面図である。
【図１２】第１２図は第１図の不揮発性メモリセルの平面的な構成を例示する平面図である。
【図１３】第１３図は第６図及び第８図の不揮発性メモリセルの平面的な構成を例示する平面図である。
【図１４】第１４図は第７図の不揮発性メモリセルの平面的な構成を例示する平面図である。
【図１５】第１５図は第９図の不揮発性メモリセルの平面的な構成を例示する平面図である。
【図１６】第１６図は第１図の不揮発性メモリセルを採用したメモリセルアレイの一例を示す回路図である。
【図１７】第１７図はＺＭＯＳをＣＭＯＳトランスファゲートで構成したメモリセルアレイの一例を示す回路図である。
【図１８】第１８図は副ビット線ディスチャージトランジスタを採用したメモリセルアレイの一例を示す回路図である。
【図１９】第１９図は第１図の不揮発性メモリセルを採用したメモリセルアレイに対するドライバの配置を例示する回路図である。
【図２０】第２０図はメモリセルアレイの一例を示す回路図である。
【図２１】第２１図はメモリセルアレイの別の例を示す回路図である。
【図２２】第２２図はメモリセルアレイの更に別の例を示す回路図である。
【図２３】第２３図は不揮発性メモリセルの読み出し動作における電流の向きをソース線からビット線方向とするときの動作タイミングを例示するタイミングチャートである。
【図２４】第２４図は不揮発性メモリセルを採用した不揮発性メモリをオンチップで備えるマイクロコンピュータのブロック図である。
【図２５】第２５図はフラッシュメモリモジュールの詳細な一例を示すブロック図である。
【図２６】第２６図は不揮発性メモリセルに対する順方向読み出し動作形態を例示する回路図である。
【図２７】第２７図は第２６図の順方向読み出し動作における主な信号波形を例示するタイミングチャートである。
【図２８】第２８図は不揮発性メモリセルに対する逆方向読み出し動作形態を例示する回路図である。
【図２９】第２９図は第２８図の逆方向読み出し動作としてセンスアンプの入力側の主ビット線をプリチャージしてから読み出し動作を開始するときの主な信号波形を例示するタイミングチャートである。
【図３０】第３０図は第２８図の逆方向読み出し動作としてセンスアンプの入力側の主ビット線をプリチャージしないで読み出し動作を開始するときの主な信号波形を例示するタイミングチャートである。
【図３１】第３１図は不揮発性メモリセルに対する別の書き込み電圧条件等を例示する説明図である。
【図３２】第３２図は不揮発性メモリセルを採用したメモリセルアレイとドライバ配置の別の例を示す回路図である。
【図３３】第３３図は第１９図のようにメモリゲート制御線をコントロールゲート制御線の選択に応じて個別にドライバで駆動する回路形式を例示する回路図である。
【図３４】第３４図は第３２図に応ずるメモリゲート制御線の駆動形式を主に示す回路図である。
【図３５】第３５図は許容されるディスターブ状態におけるメモリセルの電圧印加状態を詳述する説明図である。
【図３６】第３６図はメモリゲート制御線の駆動形態としてコントロールゲート制御線の引き回しを要する構成を例示する回路図である。
【図３７】第３７図は論理回路の具体的な構成を例示する回路図である。
【図３８】第３８図はノアゲートのレイアウト構成を例示する平面図である。
【図３９】第３９図はソース線連結ＭＯＳトランジスタの採用可否による効果の相違を例示する説明図である。
【図４０】第４０図は本発明による第１の実施形態に係るメモリセルの断面図である。
【図４１】第４１図は本発明による第１の実施形態に係るメモリセルの動作と印加電圧の説明図である。
【図４２】第４２図は本発明による第１の実施形態に係るメモリセルに別のＭＯＳトランジスタを混載した状態を示した断面図である。
【図４３】第４３図は本発明による第２の実施形態に係るメモリセルの断面図である。
【図４４】第４４図は本発明による第２の実施形態に係るメモリセルの動作と印加電圧の説明図である。
【図４５】第４５図は本発明による第２の実施形態に係るメモリセルの変形例の断面図である。
【図４６】第４６図は本発明による第２の実施形態に係るメモリセルにおけるチャネル濃度の差異を示した断面図である。
【図４７】第４７図は本発明による第３の実施形態に係るメモリセルの断面図である。
【図４８】第４８図は本発明による第４の実施形態に係るメモリセルの断面図である。
【図４９】第４９図は本発明による第５の実施形態に係るメモリセルの断面図である。
【図５０】第５０図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第１の断面図である。
【図５１】第５１図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第２の断面図である。
【図５２】第５２図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第３の断面図である。
【図５３】第５３図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第４の断面図である。
【図５４】第５４図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第５の断面図である。
【図５５】第５５図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第６の断面図である。
【図５６】第５６図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第７の断面図である。
【図５７】第５７図は本発明によるメモリセルに他のＭＯＳ型トランジスタを混載した半導体集積回路を製造するプロセスにおける第８の断面図である。
【図５８】第５８図は本発明によるメモリセルを適用したメモリアレイの構成を例示する回路図である。
【図５９】第５９図は本発明による第６の実施形態に係るメモリセルの断面図である。
【図６０】第６０図は本発明による第６の実施形態のメモリセルを製造するプロセスにおける第１の断面図である。
【図６１】第６１図は本発明による第６の実施形態のメモリセルを製造するプロセスにおける第２の断面図である。
【図６２】第６２図は本発明による第６の実施形態のメモリセルを製造するプロセスにおける第３の断面図である。
【図６３】第６３図は本発明による第７の実施形態に係るメモリセルの断面図である。
【発明を実施するための形態】
【００５２】
第１図には不揮発性メモリセル（以下単にメモリセルとも記す）の一例が示される。不揮発性メモリセル１は、シリコン基板上に設けたｐ型ウエル領域２に、情報記憶に用いるＭＯＳ型の第１トランジスタ部３と、前記第１トランジスタ部３を選択するＭＯＳ型の第２トランジスタ部４（選択ＭＯＳトランジスタ部）とを有して成る。第１トランジスタ部３は、ソース線に接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）１０、電荷蓄積領域（例えばシリコン窒化膜）１１、電荷蓄積領域１１の表裏に配置された絶縁膜（例えば酸化シリコン膜）１２，１３、書込み・消去時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）１４、及びメモリゲート電極保護用の酸化膜（例えば酸化シリコン膜）１５を有する。前記絶縁膜１２は膜厚５ｎｍ、電荷蓄積領域１１は膜厚１０ｎｍ（酸化シリコン膜換算）、前記酸化膜１３は膜厚３ｎｍとされる。前記第２トランジスタ部４は、ビット線に接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）１６、ゲート絶縁膜（例えば酸化シリコン膜）１７、コントロールゲート電極（例えばｎ型ポリシリコン層）１８、前記コントロールゲート電極１８とメモリゲート電極１４を絶縁する絶縁膜（例えば酸化シリコン膜）９を有する。
【００５３】
前記第１トランジスタ部３の電荷蓄積領域１１とその表裏に配置された絶縁膜１２及び絶縁膜１３（併せてメモリゲート絶縁膜１１，１２，１３と称する）との膜厚の総和をｔｍ、コントロールゲート電極１８のゲート絶縁膜１７の膜厚をｔｃ、コントロールゲート電極１８と電荷蓄積領域１１との間の絶縁膜の膜厚をｔｉとすると、ｔｃ<ｔｍ≦ｔｉの関係が実現されている。ゲート絶縁膜１７とメモリゲート絶縁膜１１，１２，１３との寸法差より、第２トランジスタ部４のゲート絶縁耐圧は第１トランジスタ部３のゲート絶縁耐圧よりも低くされる。第１２図には第１図の不揮発性メモリセル１の平面的な構成が例示される。
【００５４】
尚、拡散層１６の部分に記載されたドレイン（ｄｒａｉｎ）の語はデータ読み出し動作において当該拡散層１６がトランジスタのドレイン電極として機能し、拡散層１０の部分に記載されたソース（ｓｏｕｒｃｅ）の語はデータ読み出し動作において当該拡散層１０がトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン電極，ソース電極の機能はドレイン（ｄｒａｉｎ），ソース（ｓｏｕｒｃｅ）の表記に対して入れ替ることがある。
【００５５】
第２図には第１図の不揮発性メモリセルに対する特徴が代表的に示される。第２図には階層型ビット線構造における不揮発性メモリセル１の接続形態が例示される。前記拡散層１６は副ビット線ＢＬ（以下単にビット線ＢＬとも記す）に、拡散層１０はソース線ＳＬに、メモリゲート電極１４はメモリゲート制御線ＭＬに、コントロールゲート電極１８はコントロールゲート制御線ＣＬに接続される。副ビット線ＢＬはｎチャンネル型のスイッチＭＯＳトランジスタ（ＺＭＯＳ）１９を介して主ビット線（グローバルビット線とも記す）ＧＬに接続される。特に図示はしないが、副ビット線ＢＬには複数個の不揮発性メモリセル１が接続され、１本の主ビット線ＧＬには夫々前記ＺＭＯＳ１９を介して複数本のビット線ＢＬが接続される。
【００５６】
第２図では前記コントロールゲート制御線ＣＬを駆動する第１ドライバ（ワードドライバ）２１、メモリゲート制御線ＭＬを駆動する第２ドライバ２２、前記ＺＭＯＳ１９をスイッチ駆動する第３ドライバ（Ｚドライバ）２３、前記ソース線ＳＬを駆動する第４ドライバ２４が代表的に図示されている。前記ドライバ２２，２４はゲート絶縁耐圧が高耐圧のＭＯＳトランジスタを用いた高耐圧ＭＯＳドライバによって構成される。ドライバ２１，２３はゲート絶縁耐圧が比較的低いＭＯＳトランジスタを用いたドライバによって構成される。
【００５７】
不揮発性メモリセル１の第１トランジスタ部３に比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電圧Ｖｍｇ及びソース線電圧Ｖｓを高電圧とし、制御ゲート電圧Ｖｃｇに１．８Ｖを与え、書き込み選択ビット線を０Ｖ（回路の接地電位）、書き込み非選択ビット線を１．８Ｖとして、書き込み選択ビット線の第２トランジスタ部４をオン動作させて、拡散層１０から拡散層１６に電流を流す。この電流により、コントロールゲート電極１８側の電荷蓄積領域１１近傍で発生したホットエレクトロンを電荷蓄積領域１１に保持させればよい。書き込み電流を数マイクロ・アンペア〜数十マイクロ・アンペア程度の定電流で書き込む場合、書き込み選択ビット線電位は接地電位に限らず、例えば０．８Ｖ程度印加し、チャネル電流を流せばよい。書き込み動作においては、ｎチャンネル型のメモリセルにとって、拡散層１０がドレインとして機能し、拡散層１６がソースとして機能する。この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。
【００５８】
第１トランジスタ部３に比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Ｖｍｇに高電圧を印加し、電荷蓄積領域１１に保持されているエレクトロンをメモリゲート電極１４に放出させる。このとき、拡散層１０を回路の接地電位とする。このとき、第２トランジスタ部４をオン状態にしてもよい。
【００５９】
第１トランジスタ部３に対する上記書き込み・消去動作より明らかなように、コントロールゲート制御線ＣＬやビット線ＢＬに高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ部４のゲート耐圧が比較的低くてよいことを保証する。ＺＭＯＳ１９も高耐圧であることを要しない。
【００６０】
特に制限されないが、第３図に例示されるように、閾値電圧が低くされた消去状態の第１トランジスタ部３はデプレション型とされ、閾値電圧が高くされた書き込み状態の第１トランジスタ部３はエンハンスメント型とされる。第３図の消去・書き込み状態において、読み出し動作時におけるメモリゲート電極１４は回路の接地電圧にすればよい。更に読み出し動作を高速化する場合はメモリゲート電極１４に例えば電源電圧Ｖｄｄを印加してもよい。これに対し、第４図のように消去及び書き込みの双方の状態をエンハンスメント型にする場合には、読み出し動作時におけるメモリゲート電極１４は例えば電源電圧Ｖｄｄを印加する。第３図及び第４図の閾値状態とも、本発明の場合、情報記憶に用いるＭＯＳ型の第１トランジスタ部３に対し第１トランジスタ部３を選択するＭＯＳ型の第２トランジスタ部４を有するので、書込み及び消去のベリファイ（検証）動作は必要がない。書き込み動作及び消去動作によるメモリセルへのストレス緩和が必要な場合、例えば書込み回数を多くする場合等では、ベリファイ動作を行なうことは妨げない。
【００６１】
第３図の閾値状態において第２図の不揮発性メモリセル１に対する読み出し動作では、ソース線電圧Ｖｓ，メモリゲート電圧Ｖｍｇを０Ｖにし、読み出し選択すべきメモリセルのコントロールゲート電圧Ｖｃｇを１．８Ｖの選択レベルにすればよい。第２トランジスタ部４がオン状態にされたとき、第１トランジスタ部３の閾値電圧状態に従って電流が流れるか否かに応じてビット線ＢＬに記憶情報が読み出される。第２トランジスタ部４は第１トランジスタ部３よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のＭＯＳトランジスタと選択用のＭＯＳトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセル１全体の電流供給能力を相対的に大きくする事ができ、データ読み出し速度を高速化することができる。
【００６２】
不揮発性メモリセル１に対する読み出し動作では電流の向きを上記の順方向とは逆向（逆方向）きにすることが可能である。例えば第２３図に例示されるように、ソース線電圧Ｖｓを１．８Ｖ、ビット線電圧Ｖｄを０Ｖとする。読み出し選択メモリセルに対しては、第２３図の時刻ｔ０でコントロールゲート電圧Ｖｃｇが選択レベル（１．８Ｖ）にされる。この例の場合にはメモリセルは消去状態であるので低閾値電圧であるとするから、ビット線電圧Ｖｄは上昇する。この電圧変化が図示を省略するセンスアンプで検出される。
【００６３】
第２６図には不揮発性メモリセル１に対する順方向読み出し動作形態が回路図で例示される。Ｉｒｅａｄは読み出し電流の向きを示す。第２７図にはその時の主な信号波形が例示される。第２８図には不揮発性メモリセル１に対する逆方向読み出し動作形態が回路図で例示される。第２９図及び第３０図にはその時の主な信号波形が例示される。第２９図はセンスアンプの入力側のＧＬをプリチャージしてから読み出し動作を開始する場合、第３０図はセンスアンプの入力側のＧＬをプリチャージしないで読み出し動作を開始する場合を示す。第２６図及び第２８図のセンスアンプは差動入力型であっても良い。この場合センスアンプのリファレンス入力は、第２７図、第２９図、第３０図のデータ入力側のメモリＶｔｈの高電圧側と低電圧側との間の電圧である。
【００６４】
第５図には第２図に示した不揮発性メモリセル２に関する最適化前の幾つかの接続態様が比較例として示される。本発明に対して比較例１は、書き込み電流の向き（Ｉｐｒｏｇ）を本発明とは逆にした態様を示す。この場合、副ビット線ＢＬに書き込み高電圧６Ｖを印加しなければならないので、ＺＭＯＳを高耐圧ＭＯＳトランジスタとし、Ｚドライバを高耐圧ＭＯＳドライバにすることが必要になり、階層型ビット線構造では本発明の形態に比べて記憶情報に読み出し動作が遅くなる。
【００６５】
比較例２は第１トランジスタ部３を副ビット線ＢＬに、第２トランジスタ部４をソース線ＳＬに接続し、書き込み電流をソース線ＳＬ側から副ビット線ＢＬ側に流す構成になっている。この場合にはソース線ＳＬ側に書き込み高電圧を印加するから第２トランジスタ部４を高耐圧構造とし、ワードドライバを高耐圧ＭＯＳドライバにすることが必要になり、この点で読み出し動作の高速化に不向きである。
【００６６】
比較例３は第１トランジスタ部３をビット線ＢＬに、第２トランジスタ部４をソース線ＳＬに接続し、書き込み電流をビット線ＢＬ側からソース線ＳＬ側に流す構成になっている。この場合も比較例１と同様にＺＭＯＳ及びＺドライバを高耐圧ＭＯＳトランジスタにすることが必要になり、この点で読み出し動作の高速化に不向きである。
【００６７】
第５図より、不揮発性メモリセル１の読み出し動作を高速化するには、第１トランジスタ部３をソース線ＳＬに、第２トランジスタ部４をビット線ＢＬに接続し、書き込み電流の向きをソース線ＳＬ側からビット線ＢＬ側にすることが最適条件となる。
【００６８】
第６図乃至第９図には第２図の不揮発性メモリセルと異なる不揮発性メモリセルを比較例として例示する。第６図はフローティングゲートを有するスタックゲート型のフラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第７図はスプリットゲート型フラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第８図は１Ｔｒ（トランジスタ）／１ＭＣ（メモリセル）のＭＯＮＯＳ（メンタル・オキサイド・窒化膜（ナイトライド）・オキサイド・セミコンダクタ）・スタックゲート型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第９図は２Ｔｒ／１ＭＣのＭＯＮＯＳ型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第６図及び第８図の不揮発性メモリセルの平面的な構成は第１３図に例示され、第７図の不揮発性メモリセルの平面的な構成は第１４図に例示され、第９図の不揮発性メモリセルの平面的な構成は第１５図に例示される。
【００６９】
スタックゲート型、スプリットゲート型、ＭＯＮＯＳ型では、書き込み、消去の動作時にビット線電圧Ｖｄ或はコントロールゲート電圧Ｖｃｇに高電圧を印加する必要がある。従って、コントロールゲート電極を駆動するワードドライバを構成するＭＯＳトランジスタ、メモリセルのコントロールゲート電極直下のＭＯＳ型トランジスタ部、ドレインと接続するＺＭＯＳ、及びＺＭＯＳを駆動するＺドライバを構成するＭＯＳトランジスタは、必要に応じて高電圧が印加されるので厚膜の高耐圧ＭＯＳトランジスタを用いて構成される。これらの厚膜の高耐圧ＭＯＳトランジスタは読み出し経路中に含まれており、読み出し速度を律束させる。従って、それら不揮発性メモリセルを用いたのでは高速な読み出し動作は困難である。
【００７０】
第６図に示すスタックゲート型の不揮発性メモリセルにおける消去動作はＦ―Ｎトンネルで電子を蓄積している浮遊ゲートＦＧから基板に電子を引き抜く動作とされ、書き込み動作はホットエレクトロンによる電子を浮遊ゲートＦＧに蓄積する動作とされる。第７図に示すスプリットゲート型の不揮発性メモリセルにける消去動作はＦ―Ｎトンネルで電子を蓄積している浮遊ゲートＦＧから制御ゲートに電子を引き抜く動作とされ、書き込み動作は制御ゲート端で発生したホットエレクトロンをソースサイド注入で浮遊ゲートＦＧに蓄積する動作とされる。第８図に示す１Ｔｒ／１セルのＭＯＮＯＳ型の不揮発性メモリセルにける消去動作はＦ―Ｎトンネルで電子を蓄積している電荷畜積層ＯＮＯの窒化膜Ｎから制御ゲートに電子を引き抜く動作とされ、書き込み動作はソース端子に電圧を印加し（トランジスタレベルではソースとドレインを入換えて）ホットエレクトロンを電荷蓄積領域ＯＮＯの窒化膜Ｎに蓄積する動作とされる。第９図に示す２Ｔｒ／１セルのＭＯＮＯＳ型の不揮発性メモリセルにける消去動作はメモリゲートに負の電圧を印加することで電子を蓄積している電荷畜積層ＯＮＯの窒化膜Ｎから基板にＦ―Ｎトンネル電子を引き抜く動作とされ、書き込み動作はメモリゲート直下のチャネルの電位によりＦ―Ｎトンネルで電子を電荷畜積層ＯＮＯの窒化膜Ｎに蓄積する動作とされる。
【００７１】
第６図乃至第９図の比較例として挙げられたスタックゲート型、スプリットゲート型、ＭＯＮＯＳ型の何れも、記憶情報の読み出し経路に高耐圧ＭＯＳトランジスタが介在され、読み出し動作の高速化には限界のあることが明らかである。
【００７２】
第１０図には第２図の不揮発性メモリセルの書き込み動作に着目したときのデバイス断面が示される。図の書き込み電圧状態では電荷蓄積領域１１直下のコントロールゲート電極１８附近まで６Ｖのチャネルが形成され、これに対し、コントロールゲート電極１８直下のチャネルは０Ｖであり、これにより、電荷蓄積領域１１のメモリゲート電極１８側直下で急峻な電界（急電界）が形成され、ソース-ドレイン間のチャネルを流れる電流を制御することが出来る。この急電界によりホットエレクトロンが生成され、電荷蓄積領域１１に蓄積される。コントロールゲート電極１８直下のチャネルは０Ｖであるからコントロールゲート電極１８の絶縁膜１７は、高耐圧を要しない論理回路などの大多数のＭＯＳトランジスタと同じまたは同程度の薄膜化が保証される。電流を絞る場合には、コントロールゲート電極１８直下のチャネルは０．８Ｖ程度である。
【００７３】
書き込み動作においてコントロールゲート電極１８直下のチャネルが６Ｖにならないのは、ウェル領域２に形成される前記ビット線電極１６とソース線電極１０との間に高濃度不純物領域例えば拡散層が形成されていないからである。第１１図に例示されるように、記憶保持用のＭＯＮＯＳと選択用のＭＯＳトランジスタの直列回路で構成される不揮発性メモリセル（第９図のＭＯＮＯＳに相当）の構造を一例とすると、双方のトランジスタの直列接続ノードが双方に共通の拡散領域（ソース・ドレイン領域）３０とされている。前記双方のトランジスタに共通の拡散領域３０が介在すると、書き込み時の高電圧がＭＯＮＯＳに印加されてチャネルが形成されると、ＭＯＮＯＳ側の高電圧がそのチャネルから前記双方のトランジスタに共通の拡散領域３０を介して選択ＭＯＳトランジスタに印加される。第１０図の書き込み電圧状態と類似の電圧印加状態を示す第１１図において、コントロールゲート電極３１とメモリゲート電極３２との間にある拡散層３０には５Ｖ近くの電圧がかかり、ホットエレクトロンはドレイン端で発生し電荷蓄積層３３に取り込まれる。コントロールゲート電極３１の絶縁膜は、コントロールゲート電極３１とメモリゲート電極３２間の拡散層３０が５Ｖになるので、高耐圧ＭＯＳの絶縁膜の膜厚とすることが必要になり、高速化の読み出し動作はできない。第９図の場合もそうであるように、ＭＯＮＯＳ型メモリセルの場合には選択ＭＯＳトランジスタは高耐圧であることが必須になる。
【００７４】
第１６図には前記不揮発性メモリセル１を採用したメモリセルアレイの一例が示される。不揮発性メモリセル１は１０２４行×２０４８列でマトリクス配置され、１６行×２０４８列単位でソース線ＳＬを共有する。副ビット線ＢＬには１列６４個の不揮発性メモリセルが接続され、夫々ｐチャンネルのＺＭＯＳ１９ｐを介して主ビット線ＧＬに接続される。ＺＭＯＳ１９ｐとしてｐチャンネル型ＭＯＳトランジスタを採用すると、伝播信号レベルはＺＭＯＳ１９ｐの前後で閾値電圧分下がることはない。したがって、ビット線ＬＢへの読み出し信号レベルの低電圧化に良好に対処することができる。
【００７５】
但し、不揮発性メモリセル１の書き込み又は消去を行うとき、ビット線ＬＢを回路の接地電位（０Ｖ）にしようとしても、そのｐチャンネル型のＺＮＯＳ１９ｐの閾値電圧よりも低いレベルにはならない。これを解消するには、第１７図に例示されるように、ｐチャンネル型ＺＭＯＳ１９ｐとｎチャンネル型ＺＭＯＳ１９ｎを並列接続したＣＭＯＳトランスファゲートを採用すればよい。前記ＣＭＯＳトランスファゲートを構成するＺＭＯＳ１９ｐ、１９ｎはアドレスデコーダのデコード信号によってスイッチ制御される。４０で示される論理はアドレスデコーダの最終デコード出力段を意味する。
【００７６】
第１８図には前記不揮発性メモリセル１を採用したメモリセルアレイの別の例が示される。同図に示される例は、ｐチャンネル型のＺＭＯＳ１９ｐと相補的にスイッチ動作されるｎチャネル型ディスチャージＭＯＳトランジスタ２０ｎを対応する副ビット線ＬＢに設けてある。これにより、副ビット線ＬＢがＺＭＯＳ１９ｐを介して選択されたとき、副ビット線ＬＢはディスチャージＭＯＳトランジスタ２０ｎにより完全にディスチャージされているから、読み出し開始前にプリチャージされた主ビット線ＧＬのレベルが不所望に変動する事態を防止することができ、差動センスアンプなどによる読み出し信号のセンス動作を安定化でき、読み出し動作の高速化に寄与することができる。前記ＺＭＯＳ１９ｐ及びディスチャージＭＯＳトランジスタ２０ｎはアドレスデコーダのデコード信号によってスイッチ制御される。４１で示される論理はアドレスデコーダの最終デコード出力段を意味する。
【００７７】
第１９図には前記不揮発性メモリセル１を採用したメモリセルアレイに対するドライバの配置が例示される。メモリセルアレイ５０，５０は、例えば第１６図で説明した構成を備える。２個の前記メモリセルアレイ５０，５０を挟んで一方側に前記第１ドライバ２１及び第３ドライバ２３が配置され、他方側に前記第２ドライバ２２及び第４ドライバ２４が配置される。前記第１ドライバ２１及び第３ドライバ２３はアドレスデコード信号５１を入力して動作が選択される。前記第２ドライバ２２及び第４ドライバ２４は第１ドライバ２１の出力信号５２を入力して動作が選択される。これにより、高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離左右に分離することが可能になる。
【００７８】
尚、第１９図の構成では書き込み動作をコントロールゲート即ちメモリゲート単位で行うことが可能である。このとき、ソース線は１６行分のメモリセルを単位に共通化されており、１６本のコントロールゲート制御線５２の論理和信号を用いてソース線を駆動制御するようになっている。Ｐｒｏｇは書き込み動作制御信号である。
【００７９】
前記メモリアレイ５０，５０内においてメモリゲート制御線ＭＬはメモリゲート電極と一体に形成され、ポリシリコン層ＭＧｐｓに低抵抗メタル層ＭＧｍｔを積層して構成される。ポリシリコン層ＭＧｐｓと低抵抗メタル層ＭＧｍｔは適宜の個所でコンタクトが採られている。コントロールゲート制御線ＣＬもコントロールゲート電極と一体に、ポリシリコン層ＣＧｐｓに低抵抗メタル層ＣＧｍｔを積層して構成される。ポリシリコン層ＣＧｐｓと低抵抗メタル層ＣＧｍｔも適宜の位置でコンタクトが採られている。上記低抵抗メタル層でポリシリコン配線を裏打ちするシャント構造を採用することにより、配線抵抗を小さくすることができる。
【００８０】
読み出し動作に応答して前記メモリゲート制御線ＭＬを回路の接地電位Ｖｓｓ（０Ｖ）に導通させるディスチャージＭＯＳトランジスタ５３を各メモリゲート制御線ＭＬの異なる位置に設けてある。メモリゲート制御線ＭＬの寄生容量や配線抵抗などによる比較的大きな遅延成分があっても、読み出し動作の為にメモリゲート制御線ＭＬを０Ｖに速やかにディスチャージでき、読み出し動作可能状態へ速やかに遷移することが可能になる。
【００８１】
第１６図乃至第１９図で説明したメモリセルアレイ５０の構成において、書き込み単位はバイト（８ビット）書き込みが可能であり、さらに前述したようにソースサイドインジェクションであるので書き込み電流が通常のホットエレクトロンに比較して少ないので１２８バイト等のコントロールゲート制御線（ワード線）単位での書き込みも可能である。消去単位は基本的にワード線単位であるが、第１６図に例示されるソース線ＳＬを共通とする単位であってもよく、また複数のソース線ＳＬの単位をまとめて一括に行ってもよい。
【００８２】
尚、ワード線方向の欠陥救済を考えた場合は、欠陥救済の単位は少なくともソース線ＳＬを共通とする単位になる。特に図示はしないが、欠陥救済の為には、欠陥部分と置き換えられる救済用のメモリアレイ、救済すべきアドレスを不揮発性メモリ等によって記憶する救済アドレスプログラム回路、救済アドレスプログラム回路に記憶されたアドレスとアクセスアドレスを比較するアドレスコンパレータ、及び救済用選択回路が設けられる。前記救済用選択回路は、前記アドレスコンパレータによる比較結果が一致のとき、アクセスアドレスによるアクセスを禁止し、それに代えて一致に係る救済用のアドレスを用い、前記救済用メモリアレイを動作させる。
【００８３】
第２０図乃至第２２図には本発明に係る不揮発性メモリセル１の別の断面構造を示す。第２０図に例示されるように、コントロールゲート電極１８の上方に電荷蓄積領域１１及びメモリゲート電極１４を配置してもよい。また、第２１図のように、コントロールゲート電極１８の隣に電荷蓄積領域１１及びメモリゲート電極１４を配置し、メモリゲート電極１４をサイドウォールゲートとして形成してもよい。或は第２２図のように、コントロールゲート電極１８をサイドウォールゲートとして形成してもよい。
【００８４】
特に図示はしないが、前記電荷蓄積領域１１には、前記シリコン窒化膜（シリコンナイトライド膜）のような、絶縁膜に覆われた電荷トラップ性絶縁膜を採用することに限定されず、絶縁膜に覆われた導電性浮遊ゲート電極（例えばポリシリコン電極）、又は絶縁膜に覆われた導電性微粒子層等を採用してよい。導電性微粒子層は、例えばポリシリコンをドット状とするナノドットによって構成することができる。
【００８５】
第２４図には、以上説明した不揮発性メモリセルを採用した不揮発性メモリをオンチップで備える半導体装置、例えばマイクロコンピュータの全体的な構成が示される。マイクロコンピュータ６０は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。このマイクロコンピュータ６０は、ＣＰＵ（中央処理装置）６１、揮発性メモリとしてのＲＡＭ６２、不揮発性メモリとしてのフラッシュメモリモジュール６３、フラッシュメモリコントローラ６４、バスステートコントローラ６５、入出力ポート回路などの入出力回路（Ｉ／Ｏ）６６、及びその他の周辺回路６７を備え、それら回路モジュールは内部バス６８に接続される。内部バス６８はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ６１は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリモジュール６３はＣＰＵ６１の動作プログラムやデータを格納する。ＲＡＭ６２はＣＰＵ６１のワーク領域もしくはデータ一時記憶領域とされる。フラッシュメモリモジュール６３の動作はＣＰＵ６１がフラッシュコントローラ６４に設定した制御データに基づいて制御される。バスステートコントローラ６５は内部バス６８を介するアクセス、外部バスアクセスに対するアクセスサイクル数、ウェイトステート挿入、バス幅等の制御を行う。
【００８６】
第２４図において２点鎖線で囲んだ領域６９の回路は比較的ゲート酸化膜の薄いＭＯＳトランジスタによって構成される回路部分を意味する。領域６９の外の回路は、比較的ゲート酸化膜の厚い高耐圧ＭＯＳトランジスタによって構成される回路部分になる。例えばフラッシュメモリモジュール６３において高耐圧ドライバ２２，２４等が形成される領域になる。
【００８７】
第２５図にはフラッシュメモリモジュールの詳細な一例が示される。メモリセルアレイ７０は第１６図及び第１９図等で説明した構成を有する。ドライバ回路７１は前記ドライバ２３，２１等を備えて回路ブロックであり、Ｘアドレスデコーダ（ＸＤＣＲ）７３から供給されるアドレスでコード信号に従って出力動作されるべきドライバが選択される。ドライバ回路７２は前記ドライバ２２，２４などを備え、コントロールゲート制御線ＣＬ状態等に従って出力動作されるべきドライバが選択される。グローバルビット線ＧＬにはセンスアンプ回路及び書き込み制御回路７８が接続される。センスアンプ回路７８はグローバルビット線ＧＬに読み出されたリードデータを増幅してラッチする。書き込み制御回路７８は書き込み動作によってグローバルビット線に供給すべき書き込み制御情報をラッチする。センスアンプ回路及び書き込み制御回路７８は、Ｙ選択回路（ＹＧ）７９を介してデータ入出力バッファ（ＤＴＢ）８０に接続され、内部バス６８に含まれるデータバス６８Ｄとインタフェース可能にされる。読み出し動作においてＹ選択回路７８は、Ｙアドレスデコーダ（ＹＤＣＲ）７４から出力されるアドレスデコード信号に従って、センスアンプ回路７８にラッチされた読み出しデータを選択する。選択された読み出しデータはデータ入出力バッファ８０を介して外部に出力可能にされる。書き込み動作においてＹ選択回路７８は、データ入出力バッファ８０から供給される書込みデータをどのグローバルビット線に対応させて書き込み制御回路７８にラッチさせるかを制御する。
【００８８】
アドレス信号はアドレスバス６８Ａからアドレスバッファ７５に供給され、アドレスバッファ７５からＸアドレスデコーダ７３及びＹアドレスデコーダ７４に供給される。読み出し、消去、書き込みに必要な動作電源は電圧発生回路（ＶＳ）７７が外部電源Ｖｄｄ，Ｖｓｓに基づいて生成する。例えば第２図の書き込み動作電圧を想定すると、Ｖｄｄ＝１．８Ｖ、ＶＣＣＥ＝１２Ｖ、ＶＣＣＰ＝８Ｖ、ＶＣＣＤ＝６Ｖになる。
【００８９】
制御回路（ＣＯＮＴ）７６はフラッシュメモリコントローラ６４に設定された制御情報に従って、フラッシュメモリモジュール６３の、読み出し動作、消去動作、及び書き込み動作の制御シーケンスや動作電源の切換え制御を行う。動作電源に切換え制御とは、読み出し動作、消去動作、及び書き込み動作に応じて、ドライバ２１〜２４の動作電源を第２図の動作態様に従って適切に切換える制御である。
【００９０】
第３１図には前記不揮発性メモリセルに対する別の書き込み電圧条件等が例示される。第２図との基本的な相違は電源電圧Ｖｄｄを１．８Ｖから１．５Ｖに変更し、読み出し時のメモリゲート電圧Ｖｍｇを０ＶからＶｄｄ＝１．５Ｖに変更したことである。更に、書き込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）時のソース電圧Ｖｓ及びメモリゲート電圧Ｖｍｇも変更されている。また、第３１図ではビット線ＢＬにはＺＭＯＳ１９を用いた階層構造を採用していない。第２図のようなビット線階層構造を採用することは妨げない。図３１においても図２と同様の効果を得ることができる。
【００９１】
第３２図には前記不揮発性メモリセル１を採用したメモリセルアレイとドライバの配置に関する別の例が示される。第３２図の例では、第１９図と同様に、前記コントロールゲートドライバ２１はアドレスデコード信号を入力して動作が選択され、メモリゲートドライバ２２Ａ及びソースドライバ２４はコントロールゲートドライバ２１の出力に基づいて動作が選択される。そして、メモリアレイ５０を挟んで一方側に前記コントロールゲートドライバ２１が配置され、他方側に前記メモリゲートドライバ２２Ａ及びソースドライバ２４が配置され、高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路が分離されている。ここまでの構成は第１９図と同じであり、以下に相違点を説明する。尚、メモリゲートドライバ２２Ａは、メモリゲートドライバ２２に対して駆動負荷が増えるので、不足する場合にはメモリゲートドライバ２２よりも大きな駆動能力を持てばよい。
【００９２】
第１の相違点はメモリゲート制御線ＭＬを複数本単位で共通接続している。即ち、前記コントロールゲート制御線ＣＬと対を成すメモリゲート制御線ＭＬは例えば１６本単位で前記メモリゲートドライバ２２Ａを共有する。ソース線ＳＬに関しても例えば１６本単位で前記ソースドライバ２４を共有する。このとき、メモリゲートドライバ２２Ａによるメモリゲート制御線ＭＬの共有本数Ｎｍｌは、ソースドライバ２４によるソース線ＳＬの共有本数数Ｎｓｌ以下にするという条件（Ｎｍｌ≦Ｎｓｌ）を満足させている。
【００９３】
上記条件は以下の理由による。不揮発性メモリセルに対する書き込み形式としてソース・ドレイン間に電流を流してメモリゲート電極１４に高電圧を印加させる場合、書き込み選択のメモリセルとの間でメモリゲート制御線ＭＬを共有する書き込み非選択の不揮発性メモリセルのうち、書き込み選択メモリセルのソース・ドレイン間に電流を流すためのソース電位Ｖｓがソース線ＳＬを介して与えられていれば、ソース・メモリゲート間の電界は特別大きくならない。第３１図及び第３２図の例ではソース・メモリゲート間の電位差は６Ｖ程度である。そのソース電位が書き込み非選択の低いソース電位であれば、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択のメモリセルにはそのソース・メモリゲート間に１２Ｖのような大きな電位差が形成され、これは消去時に匹敵するような大きな電界を作用する虞がある。このような大きな電界は書込み状態のメモリセルの閾値電圧を不所望に変化させるというディスターブを生ずる。上記メモリゲートドライバ２２Ａによるメモリゲート制御線ＭＬの共有本数とソースドライバ２４によるソース線ＳＬの共有本数との上記関係は、そのようなディスターブの虞を未然に防止するのに役立つ。
【００９４】
その理由を更に詳述する。第３３図は第１９図のようにメモリゲート制御線ＭＬをコントロールゲート制御線と一対一対応させて個別にドライバ２２で駆動する回路形式を例示してあり、ディスターブ受けるのはメモリゲート制御線ＭＬを書き込み選択メモリセルと共有する同一行のＡで示されるメモリセルだけである。このＡのメモリセルにおいても書き込み選択のメモリセルと同じくソース線ＳＬには６Ｖが印加されているから、ソース・メモリゲート間には６Ｖ程度の電位差しか生ぜず、消去時程の大きな電界を生ぜず、許容されるディスターブとなる。また、第３３図において、その他のメモリセルは書き込み選択メモリセルとソース線が共通接続されていても書き込み選択メモリセルとメモリゲート制御線ＭＬが異なれば、ソース・メモリゲート間には消去時と逆向きの電界しか生ぜず、書き込み時のディスターブを生じない。前記許容されるディスターブ状態におけるメモリセルの電圧印加状態を詳述すれば第３５図のようになる。第３２図に応ずる第３４図の場合には、Ｂ、Ｃで示されるメモリセルにはＡのメモリセルと同じようにソース・メモリゲート間には６Ｖ程度の電位差を生ずるが、これは第３３図のＡのメモリセルの場合と同じで許容されるディスターブを生ずるだけである。第３４図において書き込み選択されるメモリゲート制御線ＭＬの本数が書込み選択のソース線本数よりも多いと、書き込み非選択ソース線に０Ｖ、書き込み選択メモリゲート制御線に１２Ｖが印加される関係上、書き込み非選択ソース線と書き込み選択メモリゲート制御線とに接続するメモリセルのソース・メモリゲート間には消去時と同じ電界の向きに１２Ｖの電位差が形成され、消去時に匹敵する状態に置かれることになるからである。
【００９５】
前述の条件Ｎｍｌ≦Ｎｓｌでメモリゲートドライバ２２Ａにメモリゲート制御線ＭＬを共有させ、且つソースドライバ２４にソース線ＳＬを共有させることにより、第３４図に例示されるようにドライバ２２Ａ，２４によるチップ占有面積を大幅に減らすことができる。例えば１０２４本のコントロールゲート制御ＣＬに対し、第３３図ではメモリゲートドライバ２２は１０２４個配置され、第３４図ではその１／１６の６４個で済む。
【００９６】
第２の相違点はメモリゲートドライバ２２Ａとソースドライバ２４の駆動制御信号を生成する論理構成である。即ち、第３２図に示されるように、前記メモリゲートドライバ２２Ａ及びソースドライバ２４は、対応する１６本のコントロールゲート制御線ＣＬ０〜ＣＬ１５に対する選択状態の論理和を形成する論理和回路９０の出力に基づいて駆動するように構成される。このとき、コントロールゲート制御線ＣＬ０〜ＣＬ１５の引き回しを少なくするために、論理和回路９０をメモリアレイ５０に寄せて配置し、その論理和結果信号ＣＬｏｕｔ０をドライバ２２Ａ，２４に供給するように構成する。これにより第３６図に例示されるような配線の引き回しが不要になり、ドライバ２２Ａの近傍にコントロールゲート制御線ＣＬ０〜ＣＬ１５を延在させて論理和回路１００に入力させることを要しない。
【００９７】
前記論理和回路９０の具体的な構成は第３７図に示される。論理和回路９０はノア（ＮＯＲ）ゲートにより構成される。ここでは後段にノアゲート９１が介在され、信号Ｒｅａｄによる読み出し動作の指示に対してはノアゲート９１は使用せず、全てのメモリゲートに電圧Ｖｄｄを印可している。言い換えるなら読み出し動作以外の消去動作や書き込み動作ではノアゲート９１を使用する。
【００９８】
特に、前記ノアゲート９０は、そのレイアウト面積を小さくするために。コントロールゲート制御線ＣＬ０〜ＣＬ１５の延長部分をゲート電極として用いるトランジスタＱ０〜Ｑ１５を用いて構成される。前記ノアゲート９０のレイアウト構成は第３８図に例示される。
【００９９】
第３の相違点は読み出し動作の高速化という観点よりの改良である。即ち、第３２図に例示されるように、読み出し動作に応答して前記メモリゲート制御線ＭＬ０…を前記電源電圧Ｖｄｄに導通させるチャージＭＯＳトランジスタ９２をメモリゲート制御線ＭＬの異なる位置に複数設ける。メモリゲート制御線ＭＬを読み出し動作上望ましいレベルに遷移させる時間を短縮することができる。前記チャージＭＯＳトランジスタ９２は、信号ＳＷＥにより書換えディスエーブルが指示される状態に応答してオン状態にされる。
【０１００】
更に第３２図に例示されるように、１６本単位でソースドライバ２４を共有するソース線ＳＬ０…を読み出し動作に応答して回路の接地電位に導通させるＭＯＳトランジスタ９５を設け、更に１６本単位のソース線ＳＬのグループを選択的に導通させる連結ＭＯＳトランジスタ９４を設ける。第３９図に例示されるように読み出し動作時に前記連結ＭＯＳトランジスタ９４及びＭＯＳトランジスタ９５をオン動作させることにより、見掛け上ソース線ＳＬを低抵抗化することができる。前記ＭＯＳトランジスタ９４，９５は、図３２において、信号Ｐにより非書き込みが指示される状態に応答してオン状態にされる。
【０１０１】
第４０図は、浮遊ゲートを用いたメモリセルにおける本発明の第１の実施形態を示す断面図である。メモリセルは、シリコン基板上に設けたｐ型ウエル領域ＰＷＥＬ、ソース領域となるｎ型拡散層ＭＳ、ドレイン領域となるｎ型拡散層ＭＤ、浮遊ゲートＦＬＧ、トンネル酸化膜ＦＴＯ、層間絶縁膜ＩＮＴＰ、書込み・消去時に高電圧を印加するためのメモリゲート電極ＭＧ（材質はｎ型ポリシリコン）、メモリゲート電極ＭＧ保護用の酸化膜ＣＡＰ、選択ＭＯＳ型トランジスタのゲート酸化膜ＳＴＯＸ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、及び選択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶縁膜ＧＡＰＯＸで構成される。ゲート酸化膜ＳＴＯＸの膜厚は、絶縁膜ＧＡＰＯＸよりも薄く、書込み・消去用の高耐圧ＭＯＳ型トランジスタのそれよりも薄く製造することを特徴とする。ゲート酸化膜ＳＴＯＸと絶縁膜ＧＡＰＯＸは、別層で形成される。層間絶縁膜ＩＮＴＰは、浮遊ゲート型では一般的に用いられているシリコンの酸化膜／窒化膜／酸化膜の積層構造で良い。
【０１０２】
第４１図には第４０図に開示したセルの動作と電圧の掛け方を示す。ここでは、浮遊ゲートＦＬＧへの電荷注入を書込み（Program）と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ソース領域ＭＳに印加する電圧Ｖｓは５ボルト、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０ボルト、選択ＭＯＳ型トランジスタのゲート電極ＳＧへ印加する電圧Ｖsｇはそのトランジスタのしきい値と概ね同じとする。ホットエレクトロンの発生領域は、第４０図と同様、二つのゲート電極が絶縁されたＧＡＰＯＸ領域下のチャネル部である。
【０１０３】
消去動作となる浮遊ゲートＦＬＧからの電荷放出の場合は、蓄積電荷（電子）をｐ型ウエル領域ＰＷＥＬに向けて放出するような電界を発生させる。例えば、電位差２０Ｖとする場合は、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−２０ボルト、ｐ型ウエル領域ＰＷＥＬに印加する電圧Ｖｗｅｌｌを０とする。或いは、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−１０ボルト、ｐ型ウエル領域ＰＷＥＬに印加する電圧Ｖｗｅｌｌを１０Ｖ、ゲート電極ＳＧへ印加する電圧Ｖｓｇを１０ボルトとする。ゲート電極ＳＧへ印加する電圧Ｖｓｇは、ゲート電極ＳＧとｐ型ウエル領域ＰＷＥＬの電位差を無くしてゲート酸化膜ＳＴＯＸが破損しないために必要な電圧である。
【０１０４】
混載するコア・ロジックの動作電圧が１．８ボルトである場合、読出し時のソース・ドレインへの電圧を書込み時と逆方向に印加するのであれば、ソース領域ＭＳに印加する電圧Ｖｓを０ボルト、ドレイン領域ＭＤに印加する電圧Ｖｓを１．８ボルト、ゲート電極ＳＧへ印加する電圧Ｖｓｇを１．８ボルトとする。この時、消去状態におけるメモリのしきい値を０より十分低くしておけば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは０ボルトで読み出すことが出来る。順方向読出しの場合は、ドレイン領域ＭＤに印加する電圧Ｖｄを１．８ボルト、ドレイン領域ＭＳに印加する電圧Ｖｓを０とすれば良い。また、コア・ロジックの他に混在する可能性が高いものに、外部との入出力信号を扱うＩ／Ｏ用ＭＯＳ型トランジスタがある。これはコア・ロジックよりも高い電圧、例えば、３．３ボルト，２．５ボルトなどを扱う。これらＩ／Ｏ用のＭＯＳ型トランジスタのゲート絶縁膜の膜厚は絶縁膜ＧＡＰＯＸよりも薄い。３．３ボルトの場合で概ね８ナノメートル、２．５ボルトの場合で６ナノメートル程度である。高い絶縁耐圧が必要になる絶縁膜ＧＡＰＯＸよりも薄いが故に、ゲート酸化膜ＳＴＯＸの膜厚としてはこれらを採用することも可能である。印加する読出し電圧としては先の１．８ボルトでも、Ｉ／Ｏ用の３．３ボルト又は２．５ボルトでも良い。
【０１０５】
第４２図には第４０図の第１の実施形態であるメモリセルとこれに混載される他のＭＯＳ型トランジスタとの双方が断面構造で示される。第４２図の断面構造に新たに表記として加わったものは、素子分離領域ＳＧＩ、コア・ロジック用のｎＭＯＳ型トランジスタ（Core Logic MOS）用ｐ型ウエルＬＰＷＥＬ、そのゲート酸化膜ＬＶＧＯＸ、そのゲート電極ＬＶＧ、そのソース・ドレイン領域ＬＶＳＤ、書込み・消去用高耐圧ＭＯＳ型トランジスタのｐ型ウエルＨＰＷＥＬ、そのゲート酸化膜ＨＶＧＯＸ、そのゲート電極ＨＶＧ、そのソース・ドレイン領域ＨＶＳＤ、配線層間絶縁膜ＩＮＳＭ１、第１の配線層の内でコア・ロジックＭＯＳ型トランジスタの低い出力電圧を選択ゲート電極ＳＧに供給する配線Ｍ１ａ、及び書込み・消去用ＭＯＳ型トランジスタの高い出力電圧をメモリゲート電極ＭＧに供給する配線Ｍ１ｂである。実際には更に上層の配線が存在するが、本図では省略する。
【０１０６】
ゲート酸化膜ＳＴＯＸ，ＬＶＧＯＸ，ＨＶＧＯＸ及びトンネル酸化膜ＦＴＯが全てシリコン酸化膜として、それらの物理的膜厚を夫々、ｔＳ，ｔＬ，ｔＨ，ｔＦと定義すれば、本発明による不揮発性記憶装置では、ｔＬ≦ｔＳ＜ｔＦ＜ｔＨなる関係とする。ここでは、Ｉ／Ｏ用のＭＯＳ型トランジスタ断面図の記載を省略したが、そのゲート絶縁膜の膜厚をｔＩＯとすれば、ｔＬ＜ｔＩＯ＜ｔＦの関係とする。膜厚ｔＳとして膜厚ｔＩＯと同じ膜厚を採用してもｔＬ≦ｔＳ＜ｔＦ＜ｔＨの関係は保たれ、本発明の範疇に入れることができる。これらの膜がシリコン酸化膜のみでは無い場合、例えば一部に窒化膜が用いられている場合であれば、本発明を特徴付ける膜厚関係を、物理的膜厚から電気的膜厚に一般化することができる。何故ならば、ゲート絶縁膜の構造および膜厚は夫々の印加電圧に対応して設定されるものであり、それに準じた膜厚構成をセル構造にも適用する本発明の特徴と合致する。
【０１０７】
また、本発明の他の特徴をＭＯＳ型トランジスタとメモリセルとの接続関係で言えば、選択ゲート電極ＳＧとコア・ロジック用ＭＯＳ型トランジスタのソース・ドレイン領域ＬＶＳＤとが配線層Ｍ１ａで直接接続されていること、及び、メモリゲート電極ＭＧと書込み・消去用ＭＯＳ型トランジスタのソース・ドレイン領域ＨＶＳＤとが配線層Ｍ１ｂで直接接続されていることである。
【０１０８】
第４３図は、離散型電荷記憶を行うＭＯＮＯＳ型メモリセルに対して本発明を適用した場合の第２の実施形態を示す断面図である。第４０図と異なる点は、電荷蓄積領域がシリコンの窒化膜ＳＩＮになり、その直下に酸化膜ＢＯＴＯＸ、直上に酸化膜ＴＯＰＯＸとなる積層構造としたことである。窒化膜ＳＩＮの膜厚は５０ナノメートル以下とする。酸化膜ＴＯＰＯＸの厚さをｔＴ、酸化膜ＢＯＴＯＸの厚さをｔＢとすれば、酸化膜ＴＯＰＯＸを介して蓄積電荷を引きぬく場合はｔＢ＞ｔＴの関係、酸化膜ＢＯＴＯＸを介して蓄積電荷を引き抜く場合はｔＢ＜ｔＴの関係となるように設定する。いずれの場合でも、第４２図で説明した膜厚の関係、ｔＬ≦ｔＳ＜ｔＦ＜ｔＨは同様とする。ここでは電荷蓄積層としてシリコンの窒化膜を例示したが、他の絶縁性トラップ膜、例えばアルミナ等であっても本発明が適用できる。
【０１０９】
第４４図には第４３図に開示したセルの動作と電圧の掛け方を示す。基本的には第４１図と同一だが、メモリゲート電極ＭＧへ電荷を放出して消去する場合にメモリゲート電極ＭＧへの印加電圧Ｖｍｇを１２ボルトとする。これは、酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも厚い場合の電圧印加方法である。また、ｐ型ウエル領域ＰＷＥＬへ放出して消去する場合はメモリゲート電極ＭＧへの印加電圧Ｖｍｇを−１２ボルトとする。これは酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも薄い場合の電圧印加方法である。なお、消去電圧の絶対値１２ボルトは一例であり、この数値をもって本発明が限定されるものではない。
【０１１０】
第４５図は第４３図のメモリセルにおけるソース及びドレイン構造を例示する。前提として、動作電圧は第４４図の書込み，消去，逆方向読出しに対応する。この場合、ドレインの接合耐圧は１．８ボルト動作のＣＭＯＳ（コア・ロジック用ＭＯＳ型トランジスタ）と同一で良い。したがって、ドレイン領域はコア・ロジックのものと同じ構造を採用することが出来る。即ち、ドレイン領域を低濃度領域ＭＤＭと高濃度領域ＭＤからなるＬＤＤ構造とし、コア・ロジック用ＭＯＳ型トランジスタのソース・ドレイン領域と共通化することができる。これにより、選択ＭＯＳ型トランジスタの短チャネル効果を抑制することができるので、そのゲート長を短くすることが可能になる。これは低電圧下で大きな読出し電流を得るのに適している。一方、書込み時に高電圧を印加するドレイン領域は、コア・ロジック用トランジスタのソース・ドレイン領域と同じ構造を用いることは出来ず、高濃度領域ＭＳと耐圧向上のための拡散層ＭＳＭからなる二重ドレイン構造となる。このソース領域は、書込み・消去電圧制御用の高耐圧ＭＯＳ型トランジスタのソース・ドレイン領域と共通化することも可能であり、必要に応じてメモリセル専用の構造としても良い。
【０１１１】
第４６図は、第４３図のメモリセルにおける選択ＭＯＳ型トランジスタとメモリＭＯＳ型トランジスタのチャネル濃度の差異を表したものである。低電圧で大きな読出し電流を取るためには、ＭＯＳ型トランジスタのしきい値は低いほど良い。しかし、選択ＭＯＳ型トランジスタのしきい値があまり低過ぎると、そのゲート電圧が０の場合でも完全にはオフにならない。これではリーク電流が正常な読出し動作を阻害してしまう。したがって、選択ＭＯＳ型トランジスタのしきい値は正の範囲で低いことが望ましい。一方、読出し電流を大きく取るためには、メモリＭＯＳ型トランジスタのしきい値を十分低くする必要がある。電荷の長時間蓄積を可能にするため、読出しの際のメモリゲート電極ＭＧの電圧は０ボルトに設定しておくことが望ましい。したがって、選択ＭＯＳ型トランジスタにリークを生じないことを前提とすれば、メモリＭＯＳ型トランジスタの消去状態のしきい値を負にする必要がある。
【０１１２】
従来の浮遊ゲート型であれば、消去電圧を高くすること或いは消去電圧を長時間印加することで十分低いしきい値を得ることが可能である。しかし、本実施形態のようにトラップ性膜を用いたメモリセルの場合、一定値以下にはしきい値が下がらないという特性がある。故に、メモリＭＯＳ型トランジスタのしきい値を下げるにはチャネル濃度を調整して、元々のしきい値を低く設定しておかなければならない。中性しきい値が負になるようにチャネル不純物濃度を設定すれば、消去後のしきい値も負にすることが可能である。そのような設定をしておけば、選択ＭＯＳ型トランジスタをオンにして信号を読み出す際に、大きな読出し電流値を得る事ができる。したがって、選択ＭＯＳ型トランジスタのチャネル領域ＳＥの不純物濃度とメモリＭＯＳ型トランジスタのチャネル領域ＭＥの不純物濃度とでは、必然的に差異を設けなければならない。第４６図のようにｐ型ウエル領域ＰＷＥＬ上に形成したメモリセルの場合でチャネル領域ＳＥのｐ型不純物濃度Ｎｓｅとチャネル領域ＭＥのｐ型不純物濃度Ｎｍｅを比較すれば、Ｎｓｅ＞Ｎｍｅの関係が成立するように各不純物濃度を設定する。あるいは、ｐ型不純物濃度は同一でも、ＭＥ領域のｎ型不純物濃度をＳＥ領域のｎ型不純物濃度よりも高く設定する。この濃度差は、低電圧下で大きな読出し電流をとることを目的とした本発明の要点の一つである。
【０１１３】
尚、従来の浮遊ゲート型を用いた場合にメモリＭＯＳ型トランジスタのしきい値を負に設定する場合は、放置状態においてしきい値が変動する量を小さく押さえるため、メモリＭＯＳ型トランジスタの中性しきい値を低く押さえる必要がある。読出し時にメモリゲート電極ＭＧの電圧を０とする場合には、その中性しきい値も負に設定しておくことが望ましい。したがって、上述した要点は、メモリＭＯＳ型トランジスタの電荷蓄積方法に拘らず成立するものである。
【０１１４】
第４７図は、電荷蓄積部位として微細な粒子を用いたメモリセルに対して本発明を適用した場合の第３の実施形態を示す断面図である。下地となる酸化膜ＢＯＴＯＸ上に微粒子ＤＯＴＳを設置する。微粒子ＤＯＴＳの材質としてはポリシリコンが挙げられるが、他の材質でも良い。その粒子直径は、１０ナノメートル以下が望ましい。微粒子ＤＯＴＳを覆い隠すように層間絶縁膜ＩＮＴＯＸを堆積し、その直上にメモリゲート電極ＭＧを設置する。電荷蓄積部位が離散的になる点で、トラップ性の電荷蓄積膜と同等に考えて良い。したがって、これまで説明をした本発明内容のいずれかの組合わせあるいは全てと併せて適用することが可能である。
【０１１５】
以上、本発明の骨子であるｔＬ≦ｔＳ＜ｔＨの関係およびセル構造を説明した。以下、具体的な製法を第４８図の第４の実施形態を示す断面図で説明する。ここで開示するのは、異方性ドライエッチにより形成される側壁スペーサＧＡＰＳＷを第２の実施形態における選択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶縁膜ＧＡＰＯＸとして用いた場合の断面構造である。側壁スペーサＧＡＰＳＷは、通常のＭＯＳ型トランジスタで用いられる拡散層のＬＤＤ（Lightly Doped Drain）構造を形成する場合に用いられる側壁スペーサを形成する方法と同様の手法で形成する。しかし、ドライエッチ直後の酸化膜はエッチダメージにより耐圧が低下する。通常のＣＭＯＳであれば印加電圧が低いこと及び側壁スペーサを介して隣接する電極がないので、耐圧低下はそれほど問題にはならない。しかし、選択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶縁膜ＧＡＰＯＸとして使用する場合は１５ボルト程度の耐圧を確保する必要がある。したがって、全面に堆積したシリコン酸化膜を異方性ドライエッチでエッチバックして側壁スペーサＧＡＰＳＷに形成した後、選択ゲート電極ＳＧとなるポリシリコンの堆積前に、耐圧を向上させるために酸素雰囲気中でアニールを施す処理を行うことが肝要である。本実施形態のメモリセル構造を実現するに当たり、欠かせないプロセスである。
【０１１６】
第４９図は、第４８図の選択ＭＯＳ型トランジスタのゲート電極を、メモリ部に対して自己整合構造とした第５の実施形態の断面図である。この構造は、全面にゲート電極材料（例えばポリシリコン）を堆積して、異方性ドライエッチ処理を施して形成するものである。そのような手法で形成した選択ＭＯＳ型トランジスタのゲート電極が図中のＳＧＲ１，ＳＧＲ２である。同一の機能を有する第４８図のゲート電極ＳＧとは形状が異なるが、違いはその点だけである。即ち、本発明の要点である、ｔＬ≦ｔＳ＜ｔＨの関係他は崩れてはいない。
【０１１７】
以上の本発明によるメモリセルと他のＭＯＳ型トランジスタとを混載したときの製造プロセスに関する断面図を第５０図乃至第５６図に開示する。
【０１１８】
まず、第５０図を説明する。ｐ型シリコン基板ＰＳＵＢ上に、素子分離酸化膜領域ＳＧＩを形成し、コア・ロジック用ｎ型ＭＯＳ型トランジスタ（ｎＭＯＳ）用のｐ型ウエルＰＷＬ，コア・ロジック用ｐ型ＭＯＳ型トランジスタ（ｐＭＯＳ）用のｎ型ウエルＮＷＬ，書込み・消去用の高電圧制御用ｎ型ＭＯＳ型トランジスタ（ｎＨＶＭＯＳ）用のｐ型ウエルＨＰＷＬ，高電圧制御用ｐ型ＭＯＳ型トランジスタ（ｐＨＶＭＯＳ）用のｎ型ウエルＨＮＷＬ，メモリセル領域のｎ型ウエルＭＷＬを形成する。次に、夫々のＭＯＳ型トランジスタのしきい値を制御するための不純物を、チャネル表面になる領域に導入する。これにより、ｎＭＯＳ用不純物層ＮＥ，ｐＭＯＳ用不純物層ＰＥ，ｎＨＶＭＯＳ用不純物層ＨＮＥ，ｐＨＶＭＯＳ用不純物層ＨＰＥ，メモリＭＯＳ型トランジスタ用不純物層ＭＥを形成する。
【０１１９】
次に、第５１図を説明する。シリコン基板表面を清浄に処理した後、メモリＭＯＳ型トランジスタの下部酸化膜ＢＯＴＯＸ（５ナノメートル）を熱酸化で形成し、その直上にシリコン窒化膜ＳＩＮ（１５ナノメートル）を気相成長法で堆積する。その後、シリコン窒化膜ＳＩＮ表面に熱酸化処理を施し、上部酸化膜ＴＯＰＯＸ（２ナノメートル）を形成する。続いて、後にメモリゲート電極となるｎ型ポリシリコン層ＮＭＧ（１００ナノメートル）及びメモリゲート電極ＭＧ保護用のシリコン酸化膜ＣＡＰ（１００ナノメートル）を、順次堆積する。
【０１２０】
次に、第５２図を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、第５１図でシリコン基板上に形成した５層の積層膜ＢＯＴＯＸ，ＳＩＮ，ＴＯＰＯＸ，ＮＭＧ，ＣＡＰをメモリＭＯＳ型トランジスタのゲート電極ＭＧ１，ＭＧ２の形状に加工する。これは図面の奥行き方向に長い線状の形状であり、ワード線と同じ本数だけ存在するが、図面上では２本だけ代表して示している。加工の際は、下部酸化膜ＢＯＴＯＸ表面が露出する段階でドライエッチを停止し、残った下部酸化膜ＢＯＴＯＸをフッ酸で除去する。これは基板表面に不要なエッチングダメージが入らないようにするための手法である。このフッ酸処理により、基板表面が露出される。続いて、熱酸化膜ＢＯＸ（５ナノメートル）を形成し、シリコン酸化膜ＨＶＧＯＸ（１５ナノメートル）を堆積する。後に、この２層の酸化膜は、高電圧制御用ＭＯＳ型トランジスタのゲート酸化膜に供される。単なる堆積膜だけでは信頼性が劣るために積層構造とする。
【０１２１】
次に、第５３図を説明する。フォトリソグラフィ技術により加工し、コア・ロジック用ＭＯＳ型トランジスタを形成する領域と高電圧制御用ＭＯＳ型トランジスタを形成する領域を覆うフォトレジスト膜ＲＥＳ１を形成する。その後、シリコン酸化膜ＨＶＧＯＸに対する異方性ドライエッチング技術により、選択ＭＯＳ型トランジスタのチャネル領域に存在する酸化膜を除去して基板表面を露出させる。この工程により、メモリＭＯＳ型トランジスタの選択ＭＯＳ型トランジスタ側にはシリコン酸化膜ＨＶＧＯＸが加工された側壁スペーサＧＡＰＳＷも同時に形成される。続いて、フォトレジスト膜ＲＥＳ１を残したまま、選択ＭＯＳ型トランジスタのチャネル領域にしきい値調整用の不純物層ＳＥを形成する。不純物層ＳＥと不純物層ＭＥの不純物濃度は、第４６図にて開示した関係を満たすものとする。
【０１２２】
次に、第５４図を説明する。フォトリソグラフィ技術を用いてフォトレジスト膜ＲＥＳ２を加工し、コア・ロジック用ＭＯＳ型トランジスタを形成する領域のみを開口した後、フッ酸処理により熱酸化膜ＢＯＸとシリコン酸化膜ＨＶＧＯＸからなる積層構造の酸化膜を完全に除去する。
【０１２３】
次に、第５５図を説明する。前図に記載のフォトレジスト膜ＲＥＳ２を除去して洗浄工程を経た後、露出したシリコン基板表面（コア・ロジック用ＭＯＳ型トランジスタ部と選択ＭＯＳ型トランジスタ部）に熱酸化膜（４ナノメートル）を形成する。この熱酸化膜がコア・ロジック用ＭＯＳ型トランジスタのゲート酸化膜ＬＶＧＯＸ及び選択ＭＯＳ型トランジスタのゲート酸化膜ＳＴＯＸになる。便宜上、本図ではコア・ロジック用ＭＯＳ型トランジスタと選択ＭＯＳ型トランジスタの各ゲート酸化膜を別符号ＬＶＧＯＸ，ＳＴＯＸとして示しているが、この製造方法であれば両者の膜厚は同一となる。続いて、全面にノンドープのポリシリコン膜（１５０ナノメートル）を堆積した後、ｎＭＯＳ及びｎＨＶＭＯＳを形成する領域上ではｎ型，ｐＭＯＳ及びｐＨＶＭＯＳを形成する領域ではｐ型となるようにポリシリコン膜に不純物を導入する。この不純物の濃度は、夫々１×１０２０/ｃｍ３以上とする。続いて、全面にシリコン酸化膜（２０ナノメートル）を堆積した後、フォトリソグラフィ技術とドライエッチ技術を用いてポリシリコン膜とシリコン酸化膜の積層膜を加工し、ｎＭＯＳのゲート電極ＬＶＧｎ、ｐＭＯＳのゲート電極ＬＶＧｐ、ｎＨＶＭＯＳのゲート電極ＨＶＧｎ、及びｐＨＶＭＯＳのゲート電極ＨＶＧｐを形成する。この時、メモリ領域では選択ＭＯＳ型トランジスタのソース側のゲート電極端のみを加工しておく。０．１８ミクロン世代でのゲート長は、例えばコア・ロジック用ＭＯＳ型トランジスタでは０．１５ミクロン、高電圧制御用ＭＯＳ型トランジスタＨＶＭＯＳでは１．０ミクロンとなるが、これは扱う電圧が異なる事による必然的結果である。続いて、適宜、フォトリソグラフィ技術と不純物イオンのインプランテーション技術を用いて、ｎＭＯＳ用の浅い接合を持つｎ型ソース／ドレインＬＬＤＤｎ、ｐＭＯＳ用の浅い接合を持つｐ型ソース／ドレインＬＬＤＤｐ、ｎＨＶＭＯＳ用の高耐圧接合を持つｎ型ソース／ドレインＨＬＤＤｐ、及びｐＨＶＭＯＳ用の高耐圧接合を持つｐ型ソース／ドレインＨＬＤＤｐを形成する。これらソース／ドレインは、使用する電圧に対して十分な接合耐圧を確保することを前提として設計されるべきものである。ここで導入したソース／ドレイン不純物の濃度は、コア・ロジック用ＭＯＳ型トランジスタの方が高電圧制御用ＭＯＳ型トランジスタＨＶＭＯＳのそれよりも高くする。また、選択ＭＯＳ型トランジスタのドレインにはｎ型拡散層ＭＤＭを形成するが、ここで開示した製造方法によれば、このｎ型拡散層ＭＤＭとｎ型ソース／ドレインＬＬＤＤｎの不純物の濃度を同一のものとすることができる。
【０１２４】
次に、第５６図を説明する。ここではメモリＭＯＳ型トランジスタのドレイン領域を形成する。フォトリソグラフィ工程により、メモリＭＯＳ型トランジスタのドレインとなる領域に対して開口を有し、その開口端がメモリゲート電極ＭＧ１，ＭＧ２上となるフォトレジスト膜ＲＥＳ３を形成した後、ポリシリコン膜とシリコン酸化膜の積層膜を異方性ドライエッチで加工して、２つの選択ＭＯＳ型トランジスタの各ゲート電極ＳＧ１，ＳＧ２を形成する。続いて、フォトレジスト膜ＲＥＳ３を除去せずに、ｎ型不純物のイオン打込みを行い、メモリＭＯＳ型トランジスタのソース領域ＭＳＭを形成する。
【０１２５】
次に、第５７図を説明する。全面にシリコン酸化膜（１００ナノメートル）を堆積し、続いて全面に異方性ドライエッチを施す。この処理により、全てのゲート電極の側壁にスペーサＳＷＳＰＬＤＤを形成する。全てのｎ型トランジスタのソース／ドレインに高濃度のｎ型拡散層ＮＳＤ，ＭＳを、ｐ型トランジスタのソース／ドレインに高濃度のｐ型拡散層ＰＳＤを、イオン打込みと熱処理で形成する。続いて、全てのソース・ドレインＮＳＤ，ＭＳ，ＰＳＤ及びゲート電極ＬＶＧｎ，ＬＶＧｐ，ＨＶＧｎ，ＨＶＧｐ，ＳＧ１，ＳＧ２の表面から酸化膜を除去し、シリコンを露出させる。全面に金属コバルト（１０ナノメートル）を堆積し、７００℃の熱処理を加えて自己整合コバルトシリサイドを形成する。反応しなかった不要なコバルトを洗浄により除去し、再び７５０℃で処理を施して、低抵抗のコバルトシリサイド層ＣＯＳＩを形成する。その後、全面に絶縁用の酸化膜ＩＮＳＭ１を堆積する。以降の配線工程は、従来技術を用いて差し支え無い。
【０１２６】
第５８図は、本発明のメモリセル技術を用いて構成したメモリアレイの一実施形態である。基本構成はＮＯＲ型で、階層型ビット線構造をとる。簡略化のため、ここでは２本のグローバルビット線を代表して示す。センスアンプＳＡＰにはグローバルビット線ＢＬＰが接続されている。グローバルビット線ＢＬＰにはローカルビット線への分岐がある。ＺＡＰはローカルビット線ＬＢＡＰを選択するための選択ＭＯＳ型トランジスタである。ローカルビット線ＬＢＡＰには複数のメモリセルＭＰＡ１〜４が接続されている。図では４個のメモリセルを代表して示すが、接続されるメモリセル数としては１６個、３２個、６４個といった場合がある。ローカルビット線ＬＢＡＰに接続されるのはメモリセルの選択ＭＯＳ型トランジスタ側である。選択ＭＯＳ型トランジスタＺＡＰ及びメモリセルＭＰＡ１〜４を纏めてブロックＢＬＣＰＡとする。ブロックＢＬＣＰＡに対し対称に並ぶブロックＢＬＣＱＡでは、メモリセルＭＱＡ１〜４がローカルビット線ＬＢＡＱに接続され、ＺＡＱがそれらを選択するＭＯＳ型トランジスタである。ブロックＢＬＣＱＡに対応するグローバルビット線はＢＬＱであり、センスアンプＳＡＱに繋がる。選択ＭＯＳ型トランジスタＺＡＰ，ＺＡＱはコア・ロジック用ＭＯＳ型トランジスタと同じゲート酸化膜厚を有するＭＯＳ型トランジスタであり、それらのゲート電極に信号を送るドライバがＺＳＬＡである。ドライバＺＳＬＡもコア・ロジック用ＭＯＳ型トランジスタで構成する。セル選択ＭＯＳ型トランジスタのゲート電極は、横方向に隣接するブロックを横断したワード線に接続される。例えば、ワード線ＷＡＰ１はブロックＢＬＣＰに属するメモリセルＭＰＡ１のセル選択ＭＯＳ型トランジスタのゲート電極が、ブロックＢＬＣＱに属するメモリセルＭＰＡ２のセル選択ＭＯＳ型トランジスタのゲート電極が接続されている。ワード線ＷＡＰ１を選択するのはドライバＷＳＬＡ１である。これもコア・ロジック用ＭＯＳ型トランジスタを用いる。ワード線ＷＡＰ２乃至ワード線ＷＡＰ４にはドライバＷＳＬＡ２乃至ドライバＷＳＬＡ４が１対１で対応する。ドライバＷＳＬＡ１乃至ドライバＷＳＬＡ４及びドライバＺＳＬＡを纏めて、ドライバ群ＤＥＣＡと名付ける。メモリゲートも図の横方向を横断する。ＭＷＡＰ１はメモリセルＭＰＡ１及びメモリセルＭＱＡ１のメモリゲートに共通する配線である。書込み・消去時に高電圧を印加するため、配線ＭＷＡＰ１に電圧を供給するドライバＭＧＳＬＡ１を高耐圧ＭＯＳ型トランジスタで構成する。配線ＭＷＡＰ２乃至配線ＭＷＡＰ４にはドライバＭＧＳＬＡ２乃至ドライバＭＧＳＬＡ４が１対１で対応する。書込み時はブロックＢＬＣＰＡとブロックＢＬＣＱＡで共有する配線ＣＯＭＳＬに５ボルトを供給する必要がある。これは高耐圧ＭＯＳ型トランジスタで構成するドライバＰＲＶＳで行う。高耐圧ＭＯＳ型トランジスタで構成するドライバＭＳＧＬＡ１乃至ドライバＭＳＧＬＡ４及びドライバＰＲＶＳＡを纏めて、ドライバ群ＨＶＤＲＶＡと名付ける。図に示すように、グローバルビット線ＢＬＰ，ＢＬＱには、更に他のブロックＢＬＰＢ，ＢＬＱＢが接続され、それらに対応するドライバ群ＤＥＣＢ，ＨＶＤＲＶＢが存在する。同様に、ブロックＢＬＰＣ，ＢＬＱＣ、ドライバ群ＤＥＣＣ，ＨＶＤＲＶＣが存在する。読出し時にはドライバ群ＤＥＣＡ乃至ドライバ群ＤＥＣＣに含まれる個々のドライバが、アドレスに応じてワード線を選択するが、これらはコア・ロジックと同等の性能を持つが故に、選択したワード線を高速に駆動できる。したがって、情報の読出しを高速に行うことが可能となる。これが本発明のメモリセル構造と対応するメモリアレイの構成方法である。
【０１２７】
第５９図に、本発明のメモリセルにおいて、書込み時の電子がトラップ膜以外の領域に捕獲されることを低減するための構造を示す。これまで説明してきたメモリセルと基本的には同一であるが、選択ゲート電極ＳＧとメモリゲート電極ＭＧとを隔てる絶縁膜の形状およびその形成方法に特徴がある。図で示すとおり、ＳＧとＭＧを隔てるＭＧ側壁部の絶縁膜形状は、ＭＧ側壁部では厚く、トラップ膜ＳＩＮの側壁部では薄くなっている。ソースサイド・インジェクションによる電子の注入はＳＧ寄りのＭＧ端部付近で起きるが、ＳＧとＭＧを隔てる絶縁膜中に一部の電子が蓄積することは避けられない。その領域は本来の電子蓄積部位ではないので、消去時に必要な電界をかける事ができず、蓄積した電子を放出させにくい。結果として、所望の書込みおよび消去動作を阻害するおそれがある。したがって、この領域は、ＳＧとＭＧの絶縁耐圧が許す範囲で、できる限り狭める方が望ましい。ＳＧとＭＧの側面同士が相対する領域の絶縁膜の膜厚のみを厚くすることで、本来の書込みおよび消去動作を損ねることなく、ＳＧとＭＧの絶縁耐圧を確保することができる。
【０１２８】
第６０図乃至第６２図を用いて製法を説明する。第６０図において、ＭＧを異方性ドライエッチで加工した後、ＩＳＳＧ酸化と呼ばれる方法で全面に１０ナノメートル程度の酸化膜ＩＳＳＧＯＸを被着する。この酸化手法は、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ（IEEE ELECTRON DEVICE LETTERS）、ボリューム２１、ナンバー９、２０００年９月、４３０ページから４３２ページ、に掲載されているもので、絶縁耐圧の高い、高品質の薄い酸化膜を形成する事が可能な技術である。また、シリコン表面だけでなく、窒化膜表面にも同等の厚さの酸化膜を形成できることも特徴のひとつである。この２つの特徴故に、記憶用トラップ膜の露出した側壁にも、絶縁耐圧の優れた酸化膜を被着することが可能になる。
【０１２９】
第６１図は、第６０図に続く工程である。ＩＳＳＧＯＸを被着した後に熱酸化を追加するが、ＳＩＮ側壁は殆ど酸化されず、ポリシリコンであるＭＧの側壁が厚く酸化される。この工程により、ＳＧと記憶用トラップ膜との間の絶縁膜は薄く、ＳＧとＭＧの間の絶縁膜を厚くする事ができる。
【０１３０】
第６２図は、第６１図に続く工程である。第６１図の形状を形成した直後は、シリコン基板表面も熱酸化される。ここで酸化膜の異方性エッチングを行うと、基板表面上に形成された酸化膜のみが除去され、ＭＧ側壁の厚い酸化膜ＧＡＰＯＸ−ＴＨを必要な絶縁膜形状として残す事ができる。シリコン基板表面は、除去した熱酸化膜の分だけ後退する。その後、洗浄工程を経て、選択ＭＯＳ型トランジスタ用の薄いゲート酸化膜ＳＴＯＸＲを熱形成すれば良い。以降、ＳＧ、ソース（ＭＳＭおよびＭＳ）、及びドレイン（ＭＤＭおよびＭＤ）を順次形成すれば良い。これは本発明の他の実施項目と同様である。尚、第５９図乃至第６２図で説明してきた構造は、浮遊ゲート、トラップ膜、導電性微小粒子のいずれを用いた場合でも使用できる。
【０１３１】
第６３図は、選択ＭＯＳ型トランジスタのゲート絶縁膜に堆積酸化膜を使用した場合の対処法である。通常、堆積酸化膜中には多量の欠陥が存在し、不要な電荷蓄積やリーク電流の元となっている。ゲート絶縁膜として使用するには信頼性が著しく低いという欠点があった。酸素雰囲気中で熱処理を施すことで酸化膜中の欠陥（Ｅ‘センタ）を低減できる事、および水素雰囲気で高温熱処理を施す事で界面準位（Ｐｂセンタ）を低減できる事が、１９９６年版ジャーナル・オブ・アプライド・フィジクス、ＮＯ．８０、３４３０ページに掲載の、神垣らの論文に記されている。本発明のメモリセルを構成する選択ＭＯＳ型トランジスタのゲート絶縁膜を堆積酸化膜で形成した場合にこの手法を用いれば、信頼性の高いＭＯＳ型トランジスタとして使用する事ができる。ＧＡＰＯＸ形成は、第４８図で説明したエッチバック方式を用いて形成すれば良い。その後、全面に堆積酸化膜ＳＴＯＸＣＶを被着する。ＳＴＯＸＣＶは選択ゲート電極ＳＧとメモリ電極ＭＧとを絶縁するために供されるのと同時にＳＧ直下にも存在して、選択ＭＯＳ型トランジスタのゲート絶縁膜としても機能する。ＳＴＯＸＣＶを被着直後、酸素雰囲気中の熱処理を施し、続いてＳＧを被着、形成する手順を取る。本発明では、ＳＴＯＸＣＶに施す酸素雰囲気中の熱処理を、８００℃乃至８５０℃でのパイロジェニック酸化、１０分乃至２０分とする。その後、ソースＭＳ、ドレインＭＤなどの拡散層を形成する。水素雰囲気での高温熱処理は、７００℃乃至７５０℃で行うのが良い。水素雰囲気での熱処理を施すと、シリコン窒化膜中の電子伝導率を著しく下げる事ができる。したがって、本発明で用いた、ホットエレクトロンを窒化膜などのトラップ膜に局所的に注入して蓄積させる方式においては、自己電界により電子が横方向に拡散することを防止するために重要な工程となる。この水素雰囲気での熱処理は、７００℃以上の他の熱処理が全て終了した配線工程直前に施す事で、最も良い効果を上げることができる。ここではＳＴＯＸＣＶを１層の堆積酸化膜として説明したが、熱酸化膜あるいはＩＳＳＧ酸化膜形成後に堆積酸化膜を被着した積層構造でも良い。
【０１３２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３３】
例えば、不揮発性メモリセルに対する閾値電圧状態と書き込み・消去状態との対応は相対的な概念であり上記とは逆の定義を行うことも可能である。
【０１３４】
不揮発メモリセルの低い閾値電圧状態はデプレッション型に限定されず、エンハンスメント型であってよいことは言うまでもない。
【０１３５】
また、書き込み、消去、読み出しの動作電圧は第２図の説明に限定されず適宜変更可能である。また、消去動作では電荷蓄積領域１１のエレクトロンをメモリゲート１４に放出させる形態に限定されず、消去時における電界の向きを逆向きとして、電荷蓄積領域１１のエレクトロンをウェル領域２に放出させるようにしてもよい。
【０１３６】
ビット線にはグローバルビット線に対して階層化された構成を採用しなくてもよく、ビット線をセンスアンプ回路又は書き込み回路の接続してよい。また、センスアンプ回路又は書き込み回路の片方のみを上述の階層化構造にしてもよい。また、電源電圧、書き込み及び消去の高電圧等は更に別の電圧に適宜変更可能である。
【０１３７】
また、不揮発性メモリセルのＯＮＯ構造における膜厚は、チャネル領域寄りより、３ｎｍ（ナノ・メータ）、２６．５ｎｍ、０ｎｍ近傍の組み合わせであったり、或は、５ｎｍ、１０ｎｍ、３ｎｍの組み合わせであったりしてよい。
【産業上の利用可能性】
【０１３８】
本発明に係る半導体装置は揮発性メモリをオンチップしたマイクロコンピュータに限定されず、単体フラッシュメモリ等の不揮発性メモリＬＳＩ、更にはシステム・オンチップ化されたところの比較的論理規模の大きなシステムＬＳＩなどに広く適用することができる。更に、本発明に係る半導体装置は不揮発不揮発性メモリを用いたところのＩＤＥ（Integrated Device Electronics），ＡＴＡ（AT Attachment）等に準拠のメモリカードにも適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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