(57)【特許請求の範囲】
【請求項１】
プログラム及びデータを外部ソースから伝送するためのインターフェイスを有する第１の制御ユニットを含む，少なくとも２つの制御ユニットと，前記制御ユニットのプログラム及びデータが格納される，１つの共通のプログラミング可能なメモリ装置とを有する制御装置において，
前記第１の制御ユニットは，前記インターフェイスを介して受信した前記プログラム及び前記データを，前記制御装置内の全ての制御ユニットがアクセスできるように前記共通のメモリ装置に格納し，全ての制御ユニットによっては実行されないプログラム部分には、そのプログラム部分を実行する制御ユニットを特定するコードが与えられることを特徴とする制御装置。
【請求項２】
前記共通のメモリ装置は，前記制御ユニットを介して格納された前記プログラム及び前記データに対してランダムアクセス可能なメモリとして形成されることを特徴とする請求項１に記載の制御装置。
【請求項３】
前記制御装置は，内燃機関を制御する車両制御装置として形成されることを特徴とする請求項１又は２に記載の制御装置。
【請求項４】
プログラム及びデータを外部ソースから伝送するためのインターフェイスを有する第１の制御ユニットを含む，少なくとも２つの制御ユニットと，前記制御ユニットのプログラム及びデータが格納される，１つの共通のプログラミング可能なメモリ装置とを有する制御装置のプログラミング方法であって，
前記インターフェイスを介して受信された前記プログラム及び前記データは，前記制御装置の全ての制御ユニットが前記プログラム及び前記データにアクセスできるように，前記第１の制御ユニットから前記共通のメモリ装置に格納され，全ての制御ユニットによっては実行されないプログラム部分には、そのプログラム部分を実行する制御ユニットを特定するコードが与えられることを特徴とする制御装置のプログラミング方法。
【請求項５】
各プログラムの処理コマンドは、全ての制御ユニットがそのコマンドを実際に実行した場合に処理されることを特徴とする請求項４に記載の制御装置のプログラミング方法。
【請求項６】
プログラム及びデータ処理の間にエラー通知された場合には、制御ユニットがエラー通知により該当する制御ユニットを識別可能であることを特徴とする請求項５に記載の制御装置のプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，制御装置及び制御装置のプログラミング方法に関し，さらに詳細には，少なくとも２つの制御ユニットと少なくとも１つのプログラミング可能なメモリ装置とを有する制御装置及び制御装置のプログラミング方法に関する。
【０００２】
【従来の技術】
従来の制御装置は，例えばドイツ公開公報第ＤＥ１９６１６１６６Ａ１号により既知である。上記公報では，第１と第２の制御ユニットを備えた制御装置が開示されている。各制御ユニットには，プログラミング可能なメモリ装置が付設されている。
【０００３】
第１の制御ユニットは，第１のインターフェイスを介して外部ソースと接続される。制御装置に格納されるプログラム及びデータは，第１のインターフェイスを介して外部ソースから第１の制御ユニットに伝送される。伝送されたプログラム及びデータは，第１の制御ユニットから，付設される第１のメモリ装置に格納される。
【０００４】
上記公報では，複数のプログラミング可能なメモリ装置のプログラミングを，簡易かつエラーが発生しないように実行するために，第２の制御ユニットを第２のインターフェイスを介して第１の制御ユニットと接続する方法が提案されている。
【０００５】
このとき，第１の制御ユニットは，外部ソースから受信したプログラム及びデータを選択的に第１のメモリ装置に格納するか，あるいは第２のインターフェイスを介して第２の制御ユニットに伝送した後，第２の制御ユニットがプログラム及びデータを第２の制御ユニットに付設されている第２のメモリ装置に格納する。
【０００６】
上記制御装置は，外部ソースと２つの制御ユニットとを別々のインターフェイスを介して接続せずに，単一のインターフェイスを介して接続しているので，制御装置のメモリ装置を簡易かつエラーが発生しないようにプログラミングすることができる。即ち，上記制御装置は，単一のインターフェイスを介して外部ソースと接続されるので，各制御ユニットのインターフェイスに外部ソースを反対に接続することによりエラープログラミングが発生することもない。
【０００７】
【発明が解決しようとする課題】
しかしながら，上記制御装置は，プログラミングに比較的長時間を要するという問題がある。これは，２つの制御ユニットが異なるプログラム及び／又はデータで作動するにもかかわらず，異なるプログラム及びデータが単一のインターフェイスのみを介して外部ソースから第１及び第２の制御ユニットのメモリ装置に伝送されるからである。
【０００８】
したがって，本発明の課題は，少なくとも２つの制御ユニットと１又は複数のプログラミング可能なメモリ装置を有する制御装置において，プログラミングを簡易かつ迅速に実行することが可能な，新規かつ改良された制御装置及び制御装置のプログラミング方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため，請求項１に記載の発明では，プログラム及びデータを外部ソースから伝送するためのインターフェイスを有する第１の制御ユニットを含む，少なくとも２つの制御ユニットと，前記制御ユニットのプログラム及びデータが格納される，１又は複数のプログラミング可能なメモリ装置とを有する制御装置において，前記第１の制御ユニットは，前記インターフェイスを介して受信した前記プログラム及び前記データを，前記制御装置内の全ての制御ユニットがアクセスできるように１又は複数の前記メモリ装置に格納することを特徴とする制御装置が提供される。
【００１０】
本項記載の発明では，従来の制御装置と比較して，１又は複数のメモリ装置に確実に同一のプログラム及びデータが格納されるので，制御ユニットは，確実に同一のプログラム及びデータにアクセスできる。プログラム及びデータは制御装置に対して一度だけ伝送すればよいので，各制御ユニットに対して別途に伝送する必要はない。このことにより，外部ソースにより制御ユニットをプログラミングあるいは又は再プログラミングする時間を著しく低減することができる。
【００１１】
また，請求項２に記載の発明のように，前記制御装置は，２つの制御ユニットと，前記２つの制御ユニット内部にそれぞれ付設される２つの第１のメモリ装置と，を有する如く構成すれば，第１の制御ユニットに格納されたプログラム及びデータを第１のメモリ装置に伝送して格納することができる。従って，かく制御ユニットは，それぞれ付設される第１のメモリ装置に格納される同一のプログラム及びデータにアクセスすることができる。例えば高いシリンダ数（例えば１２シリンダ）の内燃機関を制御する制御装置の場合には，第１のシリンダ列と第２のシリンダ列とを異なる制御ユニットにより制御することができる。
【００１２】
また，請求項３に記載の発明のように，前記制御装置は，２つの制御ユニットと，前記２つの制御ユニットに接続される第２のメモリ装置とを有する如く構成すれば，第２のメモリ装置が２つの制御ユニットと接続しているので，外部ソースからインターフェイスを介して第１の制御ユニットに伝送されたプログラム及びデータを，この一つの第２のメモリ装置に格納するだけで，２つの制御ユニットは第２のメモリ装置内のプログラム及びデータにアクセスすることができる。したがって，インターフェイスを介して外部ソースと接続されている第１の制御ユニットが，受信したプログラム及びデータを複数のメモリ装置に伝送する必要がない。
【００１３】
また，請求項４に記載の発明のように，１又は複数の前記メモリ装置は，前記制御ユニットを介して格納された前記プログラム及び前記データに対してランダムアクセス可能なメモリとして形成される如く構成すれば，例えばデュアルポートＲＡＭとして形成すれば，メモリ装置は，プログラミング及び駆動の間にデータ及びプログラムを迅速に並列に伝送することができる。
【００１４】
また，請求項５に記載の発明のように，前記制御装置は，内燃機関を制御する車両制御装置として形成される如く構成することができる。
【００１５】
また，上記課題を解決するため，請求項６に記載の発明では，プログラム及びデータを外部ソースから伝送するためのインターフェイスを有する第１の制御ユニットを含む，少なくとも２つの制御ユニットと，前記制御ユニットのプログラム及びデータが格納される，１又は複数のプログラミング可能なメモリ装置とを有する制御装置のプログラミング方法であって，前記インターフェイスを介して受信された前記プログラム及び前記データは，前記制御装置の全ての制御ユニットが前記プログラム及び前記データにアクセスできるように，前記第１の制御ユニットから１又は複数のメモリ装置に格納されることを特徴とする制御装置のプログラミング方法が提供される。
【００１６】
本項記載の発明では，第１の制御ユニットは，受信したプログラム及びデータを１又は複数のメモリ装置に伝送し，全ての制御ユニットがプログラム及びデータにアクセスできるように，１又は複数のメモリ装置に格納されるので，外部ソースからプログラム及びデータを制御装置に１回伝送するだけでよい。したがって，制御装置のプログラミングを簡易かつ迅速に実行することができる。
【００１７】
また，請求項７に記載の発明のように，前記制御装置は，２つの制御ユニットと，前記２つの制御ユニット内部にそれぞれに付設される第１のメモリ装置と，を有し，前記各第１のメモリ装置には，同一のプログラム及びデータが格納される如く構成すれば，第１の制御ユニットに格納されたプログラム及びデータを第１のメモリ装置に伝送して格納することができる。従って，かく制御ユニットは，それぞれ付設される第１のメモリ装置に格納される同一のプログラム及びデータにアクセスすることができる。例えば高いシリンダ数（例えば１２シリンダ）の内燃機関を制御する制御装置の場合には，第１のシリンダ列と第２のシリンダ列とを異なる制御ユニットにより制御することができる。
【００１８】
また，請求項８に記載の発明のように，前記制御装置は，２つの制御ユニットと，前記２つの制御ユニットに接続される第２のメモリ装置とを有し，前記２つの制御ユニットは，同一のプログラム及びデータを有する前記第２のメモリ装置にアクセス可能である如く構成すれば，第２のメモリ装置が２つの制御ユニットと接続しているので，外部ソースからインターフェイスを介して第１の制御ユニットに伝送されたプログラム及びデータを，この一つの第２のメモリ装置に格納するだけで，２つの制御ユニットは第２のメモリ装置内のプログラム及びデータにアクセスすることができる。したがって，インターフェイスを介して外部ソースと接続されている第１の制御ユニットが，受信したプログラム及びデータを複数のメモリ装置に伝送する必要がない。
【００１９】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明及び添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２０】
（第１の実施の形態）
以下，図１を参照しながら，第１の実施の形態について説明する。図１は，本実施形態にかかる制御装置のブロック図である。
【００２１】
図１に示すように，制御装置１は，車両制御装置として形成されており，車両の内燃機関，トランスミッション又はブレーキ（図示せず）を制御するために使用される。制御装置１は，第１の制御ユニット２，第２の制御ユニット３及びメモリ装置４を有する。
【００２２】
制御ユニット２，３は，例えばマイクロプロセッサとして，あるいはマイクロコントローラとして形成される。第１の制御ユニット２は，インターフェイス５を介して外部ソース６と接続されている。外部ソース６は，プログラミング装置として，特にパーソナルコンピュータとして形成される。外部ソース６から，プログラム及びデータがインターフェイス５を介して制御ユニット２に伝送される。プログラム及びデータは，外部ソース６からインターフェイス回線７を介してインターフェイス５に伝送される。インターフェイス回線７は，例えば国際規格（ＩＳＯ規格），特に車両分野で使用される，いわゆるＫ回線として形成することができる。
【００２３】
第１の制御ユニット２は，受信したプログラム及びデータをメモリ装置４に伝送し，プログラム及びデータは，制御装置１の２つの制御ユニット２，３がアクセス可能であるように格納される。従って，２つの制御ユニット２，３は，同一プログラム及びデータを処理する。
【００２４】
本実施形態にかかる制御装置１においては，各制御ユニット２，３が，長時間かけて，複数の異なるプログラム及びデータを外部ソース６からインターフェイス回線７及びインターフェイス５を介して伝送する処理をする必要がない。即ち，２つの制御ユニット２，３は同一のメモリ装置４にアクセスすることができるので，制御ユニット２，３の同一プログラム及びデータを制御装置１に対して１回のみ伝送するだけでよい。
【００２５】
なお，このメモリ装置４は，格納されているプログラム及びデータへの２つの制御ユニット２，３によるランダムアクセス可能なメモリとして形成される。かかるメモリは，例えばデュアルポートＲＡＭとして形成されることにより，メモリ装置は，メモリ装置は，プログラミング及び駆動の間にデータ及びプログラムを迅速に並列に伝送することができる。
【００２６】
本実施形態においては，１又は複数のメモリ装置に格納されているプログラム及びデータの少なくとも一部は，制御装置の複数の制御ユニットにより処理される。好ましくはプログラム及びデータは，全ての制御ユニットにより処理される。各プログラムの処理コマンドは，プログラム処理する全ての制御ユニットがそのコマンドを実際に実行した場合に初めて処理される。
【００２７】
また，プログラム及びデータは，制御装置に対して一度だけ伝送すればよく，各制御ユニットに対して別途に伝送する必要はない。このことにより，制御ユニットをプログラミング又は再プログラミングする時間を著しく低減することができる。外部ソースとのインターフェイスが各制御ユニットに設けられる従来の制御装置と比較して，１又は複数のメモリ装置に確実に同一のプログラム及びデータが格納されるので，制御ユニットは確実に同一のプログラム及びデータにアクセスすることができる。
【００２８】
また，本実施形態においては，複数の制御ユニット（好ましくは，全ての制御ユニット）は，同一のプログラム及びデータを処理する。１又は複数のメモリ装置は，各制御ユニットに対して異なる機能のプログラム部分を有することができる。必ずしも全ての制御ユニットが処理するプログラム部分でない場合には，このプログラム部分を処理すべき制御ユニットを特定するコードを有することができる。即ち，１又は複数のメモリ装置に格納されている同一のプログラム（及びプログラム部分）に対して全ての制御ユニットがアクセスすることができるほか，所定のプログラム部分については，選択された制御ユニットのみがアクセス可能とすることもできる。
【００２９】
制御装置に対し同一のプログラム及びデータが１回だけ伝送され，受信したプログラム及びデータは，第１の制御ユニットにより１又は複数のメモリ装置に分配される。したがって，各制御ユニットに対して異なるプログラム及びデータを短時間で伝送することができる。
【００３０】
また，プログラム及びデータ処理の間にエラー通知された場合には，エラー通知は，該当する制御ユニットを識別することができる。このことにより，発生したエラーの原因を，所定の制御ユニットに限定して即座に探求することができる。かかるエラーは，特に，制御装置，制御ユニット又は制御装置のプログラムの開発段階において通知されるの好ましい。
【００３１】
（第２の実施の形態）
本実施形態は，第１の実施の形態とは異なり，各制御ユニット２，３に対して，ローカルメモリと称される専用メモリ装置８，９を設置する。以下，図２に基づいて，本実施形態を説明する。
【００３２】
本実施形態においては，図２に示すように，制御ユニット２，３は，プログラミング処理の間，付設され専用メモリ装置８，９に，プログラミング処理の間に消去されない伝送プログラム及びデータのコピーを格納する。したがって，２つの専用メモリ装置８，９には，同一のプログラム及びデータが格納される。制御ユニット２，３は，付設されている専用メモリ装置８，９内のプログラム及びデータにアクセスすることができる。
【００３３】
メモリ装置８，９は，消去可能な不揮発性メモリの形式で実現されている。かかるメモリは，例えばフラッシュＥＰＲＯＭと称され，通常のＥＰＲＯＭの長所（狭い空間に高いメモリセル密度）とＥＥＰＲＯＭの利点（メモリ内容を電気的に簡易かつ快適な消去）を併せ持つものである。
【００３４】
本実施形態かかる制御装置は，例えば高いシリンダ数（例えば１２シリンダ）の内燃機関を制御するために採用される。かかる内燃機関においては，全てのシリンダが１つの制御ユニットにより制御されるのではなく，例えば第１のシリンダ列のシリンダは一方の制御ユニットにより制御し，他方のシリンダ列のシリンダは他方の制御ユニットにより制御することができる。
【００３５】
第１の制御ユニット２は，インターフェイス５を介して外部ソース６から受信されたプログラム及びデータは，付設された専用メモリ装置８に伝送され格納される。同様に，受信されたプログラム及びデータは他方の制御ユニット３と付設された専用メモリ装置９に伝送され，同様に格納される。２つの制御ユニット２，３によりプログラム及びデータを処理する場合に，これらの制御ユニット２，３は，各制御ユニット２，３に付設された２つのメモリ装置８，９に格納されている同一のプログラム及びデータにアクセスすることができる。
【００３６】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例および変更例を想定し得るものであり，それらの修正例および変更例についても本発明の技術範囲に包含されるものと了解される。
【００３７】
例えば，制御装置の複数の制御ユニットに付設されるメモリ装置を，外部ソースによりできるだけ短時間内にプログラミングあるいは再プログラミングすることを必要とする制御装置であれば，いかなる制御装置であっても実施することができる。
【００３８】
【発明の効果】
プログラム及びデータを制御装置に対して一度だけ伝送すればよく，各制御ユニットに対して別途に制御装置に伝送する必要はない。このことにより，制御装置の制御ユニットをプログラミング又は再プログラミングする時間を著しく低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる制御装置を示すブロック図である。
【図２】第２の実施の形態にかかる制御装置を示すブロック図である。
【符号の説明】
１      制御装置
２，３  制御ユニット
４      メモリ装置
５      インタフェース
６      外部ソース
７      インターフェース回線
８，９  専用メモリ装置
【図１】
0004917198.tif 000002
【図２】
0004917198.tif 000003