(57)【特許請求の範囲】
【請求項１】
第１のデータ保持ノード及び第２のデータ保持ノードを有する回路と、
前記第１のデータ保持ノードに接続された第１のＭＯＳ電界効果トランジスタと、
前記第２のデータ保持ノードに接続された第２のＭＯＳ電界効果トランジスタと、
前記第１のＭＯＳ電界効果トランジスタの第１のゲート電極に接続され、クロック信号を出力するクロック生成回路とを有し、
前記第１のゲート電極は前記第２のＭＯＳ電界効果トランジスタを介して前記第２のデータ保持ノードに接続され、
前記第２のＭＯＳ電界効果トランジスタの第２のゲート電極は前記第１のＭＯＳ電界効果トランジスタを介して前記第１のデータ保持ノードに接続されることを特徴とする半導体装置。
【請求項２】
前記回路の入力線に設けられた第１のスイッチ素子をさらに有し、
前記第１のスイッチ素子は、前記クロック生成回路により制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路は、複数のインバータを含むループ回路を有するラッチ回路であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のゲート電極又は前記第２のゲート電極の少なくとも一方は、第２のスイッチ素子を介して固定電位電源線に接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極又は前記第２のゲート電極の少なくとも一方は、第２のスイッチ素子を介して固定電位電源線に接続され、
前記第１のスイッチ素子がオンしている期間の少なくとも一部において前記第２のスイッチ素子がオンすることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１及び第２のデータ保持ノードは、相互に反転したデータを保持し、
前記第１及び第２のＭＯＳ電界効果トランジスタは、相互に逆導電型のチャネルを有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１のスイッチ素子は、前記第１のデータ保持ノードに接続され、前記クロック信号又は前記クロック信号の反転信号に応じて制御されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のスイッチ素子は、前記第２のデータ保持ノードに接続され、前記クロック信号又は前記クロック信号の反転信号に応じて制御されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２のゲート電極は、第２のスイッチ素子を介して固定電位線又は前記クロック信号の反転信号の線に接続されることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１及び第２のスイッチ素子は、同じオン／オフ動作を行うことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ソフトエラーとは回路の特定箇所が永久的に破壊されるハードエラーと異なり、半導体チップ中にランダムに発生する動作再生可能な一過性の誤動作のことである。二次宇宙線の中性子線やＬＳＩ材料からのアルファ線などがＬＳＩに入射するのが原因である。
【０００３】
現在ソフトエラーに対して様々な対策方法が考案されている。最も効果的で一般的な対策として、エラーが発生してもシステムに影響しない回路構成を採用する方法がある。例えば、ＥＣＣ（Error Correction Code）は比較的容易にエラー修正することが可能である。しかし、これらの対策方法は面積増加を伴う上、ロジック回路には適用できない。したがって、ソフトエラー率が高集積化とともに増加するならば、これまで以上にソフトエラーの問題が深刻になる可能性が高い。
【０００４】
一般的なソフトエラー回避手段として、下記の特許文献１がある。これはデータ保持ノードに容量を付加して、放射線に基づく電荷発生によるデータ反転を防ぐ方法である。ラッチ回路にこれを適用した場合、セットアップ時間、遅延時間等において、性能劣化が伴う。
【０００５】
また、下記の特許文献２には、実質交差結合されることで第１のラッチを構成する第１及び第２の論理ゲートと、上記第１の論理ゲートと実質交差結合されることで第２のラッチを構成する第３の論理ゲート、あるいは上記第２の論理ゲートと実質交差結合されることで第３のラッチを構成する第４の論理ゲートとを含むフリップフロップを具備することを特徴とする半導体集積回路装置が記載されている。
【０００６】
また、下記の特許文献３には、ソフトエラーを低減するためのトライステート可能なラッチであって、ａ）入力と出力とを有する第１のインバータと、ｂ）入力と出力とを有する第２のインバータとを備え、ｃ）前記第１のインバータの前記入力は、前記第２のインバータの前記出力に接続され、ｄ）前記第２のインバータの前記入力は、前記第１のインバータの前記出力に接続され、ｅ）前記第２のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第２のインバータは、ある信号によってトライステートにされることからなる、トライステート可能なラッチが記載されている。
【０００７】
また、下記の特許文献４には、データ信号をその第１の入力端子に入力され、クロック信号をその第２の入力端子に入力される第１のＯＲ回路と、前記クロック信号を入力され、前記クロック信号と同一の論理を出力するゲート回路と、前記第１のＯＲ回路の出力をその第１の入力端子に入力され、前記ゲート回路の出力をその第２の入力端子に入力される第２のＯＲ回路と、前記クロック信号と反転関係にある反転クロック信号をその第１の入力端子に入力される第３のＯＲ回路と、前記第２のＯＲ回路の出力をその第１の入力端子に入力され、前記第３のＯＲ回路の出力をその第２の入力端子に入力され、その出力をデータ出力端子及び前記第３のＯＲ回路の第２の入力端子に供給するようにされたＡＮＤ回路とを設けて構成されていることを特徴とするラッチ回路が記載されている。
【０００８】
【特許文献１】特開２００５−１９１４５４号公報
【特許文献２】特開平１０−３３５９９２号公報
【特許文献３】特開２００６−１２９４７７号公報
【特許文献４】特開平０４−３７２２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、データ保持ノードのソフトエラー耐性を向上させることができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１のデータ保持ノード及び第２のデータ保持ノードを有する回路と、前記第１のデータ保持ノードに接続された第１のＭＯＳ電界効果トランジスタと、前記第２のデータ保持ノードに接続された第２のＭＯＳ電界効果トランジスタと、前記第１のＭＯＳ電界効果トランジスタの第１のゲート電極に接続され、クロック信号を出力するクロック生成回路とを有し、前記第１のゲート電極は前記第２のＭＯＳ電界効果トランジスタを介して前記第２のデータ保持ノードに接続され、前記第２のＭＯＳ電界効果トランジスタの第２のゲート電極は前記第１のＭＯＳ電界効果トランジスタを介して前記第１のデータ保持ノードに接続されることを特徴とする。
【発明の効果】
【００１１】
第１又は第２のＭＯＳ電界効果トランジスタのゲート容量を第１又は第２のデータ保持ノードに接続することができるので、第１及び／又は第２のデータ保持ノードのソフトエラー率を下げることができる。また、クロック生成回路を接続することにより、第１及び／又は第２のデータ保持ノードのソフトエラー率を下げることができる。これにより、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
図１２（Ａ）は一般的なラッチ回路の構成例を示す回路図であり、図１２（Ｂ）はクロック生成回路の構成例を示す回路図であり、図１２（Ｃ）は図１２（Ａ）及び（Ｂ）の回路の動作を示すタイミングチャートである。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。
【００１３】
図１２（Ａ）において、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２は、スイッチＳＷを構成する。ｐチャネルトランジスタ１０１は、ゲートがクロック信号ｃｌｋに接続され、ソース及びドレインがデータ入力端子Ｄｉｎ及びインバータ１０３の入力端子に接続される。ｎチャネルトランジスタ１０２は、ゲートがクロック信号ｘｃｌｋに接続され、ソース及びドレインがデータ入力端子Ｄｉｎ及びインバータ１０３の入力端子に接続される。インバータ１０３の出力端子は、データ出力端子Ｄｏｕｔに接続される。インバータ１０３及び１０４は、ラッチ回路を構成する。インバータ１０４は、入力端子がインバータ１０３の出力端子に接続され、出力端子がインバータ１０３の入力端子に接続される。ラッチ回路のデータ保持ノードＡは、インバータ１０３の入力端子及びインバータ１０４の出力端子の相互接続ノードである。ラッチ回路のデータ保持ノードＢは、インバータ１０３の出力端子及びインバータ１０４の入力端子の相互接続ノードである。
【００１４】
図１２（Ｂ）において、クロック生成回路は、インバータ１１１及び１１２を有する。インバータ１１１は、基準クロック信号ＣＬＯＣＫを反転したクロック信号ｘｃｌｋを出力する。インバータ１１２は、クロック信号ｘｃｌｋを反転したクロック信号ｃｌｋを出力する。クロック信号ｃｌｋ及びｘｃｌｋは、相互に反転した信号である。
【００１５】
クロック信号ｘｃｌｋがハイレベル、クロック信号ｃｌｋがローレベルになると、トランジスタ１０１及び１０２がオンし、スイッチＳＷがオンする。逆に、クロック信号ｘｃｌｋがローレベル、クロック信号ｃｌｋがハイレベルになると、トランジスタ１０１及び１０２がオフし、スイッチＳＷがオフする。
【００１６】
クロック信号ｘｃｌｋがハイレベルになると、スイッチＳＷがオンし、データ入力端子Ｄｉｎ及びデータ保持ノードＡが接続される。すると、データ保持ノードＡのデータは、データ入力端子Ｄｉｎのデータと同じになる。
【００１７】
クロック信号ｘｃｌｋがローレベルになると、スイッチＳＷがオフし、データ入力端子Ｄｉｎ及びデータ保持ノードＡが切断される。インバータ１０３は、データ保持ノードＡのデータを反転し、その反転したデータをデータ保持ノードＢに出力する。インバータ１０４は、データ保持ノードＢのデータを反転し、その反転したデータをデータ保持ノードＡに出力する。インバータ１０３及び１０４はラッチ回路を構成し、データ保持ノードＡ及びＢのデータは保持される。データ出力端子Ｄｏｕｔはデータ保持ノードＢに接続されているので、データ出力端子Ｄｏｕｔのデータはデータ保持ノードＢのデータと同じである。クロック信号ｘｃｌｋがローレベルの期間では、データ入力端子Ｄｉｎのデータが変化しても、スイッチＳＷがオフであるので、データ保持ノードＡ及びＢのデータは保持される。
【００１８】
以上のように、クロック信号ｘｃｌｋがハイレベルのとき、データ書き込み状態になり、クロック信号ｘｃｌｋがローレベルのときに、データ保持状態になる。
【００１９】
（第１の実施形態）
図１（Ａ）及び（Ｂ）は、本発明の第１の実施形態による半導体装置の構成例を示す回路図である。図１（Ａ）はラッチ回路を有する回路の構成例を示す回路図であり、図１（Ｂ）はクロック生成回路の構成例を示す回路図であり、図１（Ｃ）は図１（Ａ）及び（Ｂ）の回路の動作を示すタイミングチャートである。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。図１（Ａ）の回路は、図１２（Ａ）の回路に対して、トランジスタＭＡＮ及びＭＡＰを追加したものである。以下、図１（Ａ）が図１２（Ａ）に対して異なる点を説明する。
【００２０】
ｎチャネルトランジスタＭＡＮは、ゲートがｐチャネルトランジスタＭＡＰのドレインに接続され、ドレインがデータ保持ノードＡに接続され、ソースがｐチャネルトランジスタＭＡＰのゲートに接続される。ｐチャネルトランジスタＭＡＰのソースは、データ保持ノードＢに接続される。トランジスタＭＡＮのゲートには、クロック信号ｃｌｋが入力される。ノードＡ２は、ｐチャネルトランジスタＭＡＰのゲートのノードである。ノードＢ２は、ｎチャネルトランジスタＭＡＮのゲートのノードである。
【００２１】
図１（Ｂ）のクロック生成回路は、図１２（Ｂ）のクロック生成回路と同じ構成を有する。図１（Ｃ）のタイミングチャートは、図１２（Ｃ）のタイミングチャートと同じである。
【００２２】
図２（Ａ）及び（Ｂ）は、図１（Ａ）のトランジスタＭＡＮ及びＭＡＰの動作を説明するための回路図である。
【００２３】
図２（Ａ）は、データ保持ノードＡにデータ「１」、データ保持ノードＢにデータ「０」が保持されている場合の回路図である。ここで、データ「１」がハイレベル、データ「０」がローレベルである。クロック信号ｃｌｋがハイレベル（信号「１」）のとき、スイッチＳＷはオフし、データ保持ノードＡにデータ「１」、データ保持ノードＢにデータ「０」が保持される。クロック信号ｃｌｋがハイレベルであるので、ｎチャネルトランジスタＭＡＮがオンし、データ保持ノードＡはｐチャネルトランジスタＭＡＰのゲートに接続される。このゲートが有する容量にもデータ保持ノードＡのデータが記憶されるので、データ保持ノードＡのデータが安定的に保持され、データ保持ノードＡのソフトエラーを防止することができる。
【００２４】
また、ｎチャネルトランジスタＭＡＮがオンすると、ｐチャネルトランジスタＭＡＰのゲートがハイレベルになり、トランジスタＭＡＰはオフする。
【００２５】
以上のように、データ保持ノードＡにデータ「１」、データ保持ノードＢにデータ「０」が書き込まれ、保持状態になるとき、つまりクロック信号ｃｌｋが「０」から「１」になるとき、ノードＢ２はクロック信号ｃｌｋに接続されているのでデータ「１」になり、ｎチャネルトランジスタＭＡＮはオンする。これにより、データ保持ノードＡはノードＡ２に接続され、さらにトランジスタＭＡＰのゲートに接続されるため、このゲートの容量分がデータ保持ノード容量として追加され、ノイズに強くなる。つまりソフトエラー耐性が上がる。また、データ保持ノードＡとノードＡ２は接続され、ノードＡ２の電位はデータ保持ノードＡと同じ「１」であり、トランジスタＭＡＰはオフになり、データ保持ノードＢとノードＢ２は接続されない。
【００２６】
図２（Ｂ）は、データ保持ノードＡにデータ「０」、データ保持ノードＢにデータ「１」が保持されている場合の回路図である。クロック信号ｃｌｋがハイレベル（信号「１」）のとき、スイッチＳＷはオフし、データ保持ノードＡにデータ「０」、データ保持ノードＢにデータ「１」が保持される。クロック信号ｃｌｋがハイレベルであるので、ｎチャネルトランジスタＭＡＮがオンし、データ保持ノードＡはｐチャネルトランジスタＭＡＰのゲートに接続される。このゲートの有する容量にもデータ保持ノードＡのデータが記憶されるので、データ保持ノードＡのデータが安定的に保持され、データ保持ノードＡのソフトエラーを防止することができる。
【００２７】
また、ｎチャネルトランジスタＭＡＮがオンすると、ｐチャネルトランジスタＭＡＰのゲートがローレベルになり、トランジスタＭＡＰはオンする。すると、「１」のクロック信号ｃｌｋがデータ保持ノードＢに入力され、データ保持ノードＢのデータ「１」の保持を補強することができる。これにより、データ保持ノードＢのデータ「１」が安定的に保持され、データ保持ノードＢのソフトエラーを防止することができる。
【００２８】
以上のように、データ保持ノードＡにデータ「０」、データ保持ノードＢにのデータ「１」が書き込まれ、保持状態になるとき、つまりクロック信号ｃｌｋが「０」から「１」になるとき、ノードＢ２はクロック信号ｃｌｋに接続されているのでデータ「１」になり、ｎチャネルトランジスタＭＡＮはオンする。これにより、データ保持ノードＡはノードＡ２に接続され、さらにトランジスタＭＡＰのゲートに接続されるため、このゲートの容量分がデータ保持ノードＡの容量として追加され、ノイズに強くなる。つまりソフトエラー耐性が上がる。
【００２９】
また、データ保持ノードＡとノードＡ２は接続され、ノードＡ２の電位はデータ保持ノードＡと同じデータ「０」であり、トランジスタＭＡＰはオン状態であり、データ保持ノードＢとノードＢ２は接続される。データ保持ノードＢの保持データは「１」であり、ノードＢ２はクロック信号ｃｌｋと同様に「１」の電位であるため、データ保持ノードＢのデータの保持を補い、ノイズに強くなる。つまりソフトエラー耐性が上がる。
【００３０】
なお、クロック信号ｃｌｋが「０」になり、スイッチＳＷがオンし、データ書き込み状態になると、トランジスタＭＡＮはオフする。これにより、トランジスタＭＡＰのゲート容量は、データ保持ノードＡから切断されるので、データ書き込み時間の遅れを防止することができる。具体的には、セットアップ時間及び遅延時間等の性能劣化を防止することができる。
【００３１】
本実施形態は、データ保持ノードＢにクロック信号ｃｌｋを接続することによりデータ保持を補う。また、本実施形態は、データ保持ノードＢがデータ「１」を保持しているときに有効であり、データ保持ノードＢの電気容量が小さいときに特に効果的である。
【００３２】
（第２の実施形態）
図３は、本発明の第２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。ｎチャネルトランジスタＭＡＮのゲートにクロック信号ｃｌｋを入力する代わりに、ｐチャネルトランジスタＭＡＰのゲートにクロック信号ｘｃｌｋを入力する。
【００３３】
クロック信号ｘｃｌｋが「１」から「０」になると、スイッチＳＷがオフし、データ保持状態になる。クロック信号ｘｃｌｋが「０」であるので、ｐチャネルトランジスタＭＡＰがオンし、データ保持ノードＢにトランジスタＭＡＮのゲート容量が接続されるので、データ保持ノードＢのソフトエラーを防止することができる。
【００３４】
データ保持ノードＢにデータ「１」が保持されている場合には、トランジスタＭＡＮはオンする。すると、データ保持ノードＡはクロック信号ｘｃｌｋに接続される。この場合、データ保持ノードＡにはデータ「０」が保持されているので、「０」のクロック信号ｘｃｌｋがデータ保持ノードＡのデータ保持を補う。これにより、データ保持ノードＡのソフトエラーを防止することができる。
【００３５】
これに対し、データ保持ノードＢにデータ「０」が保持されている場合には、トランジスタＭＡＮはオフし、データ保持ノードＡはクロック信号ｘｃｌｋから切断される。
【００３６】
なお、クロック信号ｘｃｌｋが「１」になり、スイッチＳＷがオンし、データ書き込み状態になると、トランジスタＭＡＰはオフする。これにより、トランジスタＭＡＮのゲート容量は、データ保持ノードＢから切断されるので、データ書き込み時間の遅れを防止することができる。具体的には、セットアップ時間及び遅延時間等の性能劣化を防止することができる。
【００３７】
本実施形態は、データ保持ノードＡにクロック信号ｘｃｌｋを接続することによりデータ保持を補う。また、本実施形態は、データ保持ノードＡがデータ「０」を保持しているときに有効であり、データ保持ノードＡの電気容量が小さいときに特に効果的である。
【００３８】
また、第１の実施形態では、ｐチャネルトランジスタＭＡＰがクロック信号ｃｌｋ及びデータ保持ノードＢを接続し、電流パスを形成した。これに対し、本実施形態では、ｎチャネルトランジスタＭＡＮがクロック信号ｘｃｌｋ及びデータ保持ノードＡを接続し、電流パスを形成する。同じ電流を流すのであれば、ｐチャネルトランジスタよりもｎチャネルトランジスタの方が面積を小さくことができる。したがって、本実施形態の回路は、第１の実施形態の回路に比べ、面積を小さくすることができる。
【００３９】
（第３の実施形態）
図４は、本発明の第３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図４の回路は、図１（Ａ）の回路に対して、ｎチャネルトランジスタＭＡＮ及びｐチャネルトランジスタＭＡＰを入れ替えたものである。ｐチャネルトランジスタＭＡＰは、ゲートがｎチャネルトランジスタＭＡＮのソースに接続され、ソースがデータ保持ノードＡに接続され、ドレインがｎチャネルトランジスタＭＡＮのゲートに接続される。ｎチャネルトランジスタＭＡＮのドレインは、データ保持ノードＢに接続される。トランジスタＭＡＮのゲートには、クロック信号ｃｌｋが入力される。ノードＡ２は、ｎチャネルトランジスタＭＡＮのゲートのノードである。ノードＢ２は、ｐチャネルトランジスタＭＡＰのゲートのノードである。
【００４０】
クロック信号ｃｌｋが「０」から「１」になると、スイッチＳＷがオフし、データ保持状態になる。クロック信号ｃｌｋが「１」であるので、ｎチャネルトランジスタＭＡＮがオンし、データ保持ノードＢにトランジスタＭＡＰのゲート容量が接続されるので、データ保持ノードＢのソフトエラーを防止することができる。
【００４１】
データ保持ノードＢにデータ「０」が保持されている場合には、トランジスタＭＡＰはオンする。すると、データ保持ノードＡはクロック信号ｃｌｋに接続される。この場合、データ保持ノードＡにはデータ「１」が保持されているので、「１」のクロック信号ｃｌｋがデータ保持ノードＡのデータ保持を補う。これにより、データ保持ノードＡのソフトエラーを防止することができる。
【００４２】
これに対し、データ保持ノードＢにデータ「１」が保持されている場合には、トランジスタＭＡＰはオフし、データ保持ノードＡはクロック信号ｃｌｋから切断される。
【００４３】
本実施形態は、データ保持ノードＡにクロック信号ｃｌｋを接続することによりデータ保持を補う。また、本実施形態は、データ保持ノードＡがデータ「１」を保持しているときに有効であり、データ保持ノードＡの電気容量が小さいときに特に効果的である。
【００４４】
（第４の実施形態）
図５は、本発明の第４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第３の実施形態と異なる点を説明する。ｎチャネルトランジスタＭＡＮのゲートにクロック信号ｃｌｋを入力する代わりに、ｐチャネルトランジスタＭＡＰのゲートにクロック信号ｘｃｌｋを入力する。
【００４５】
クロック信号ｘｃｌｋが「１」から「０」になると、スイッチＳＷがオフし、データ保持状態になる。クロック信号ｘｃｌｋが「０」であるので、ｐチャネルトランジスタＭＡＰがオンし、データ保持ノードＡにトランジスタＭＡＮのゲート容量が接続されるので、データ保持ノードＡのソフトエラーを防止することができる。
【００４６】
データ保持ノードＡにデータ「１」が保持されている場合には、トランジスタＭＡＮはオンする。すると、データ保持ノードＢはクロック信号ｘｃｌｋに接続される。この場合、データ保持ノードＢにはデータ「０」が保持されているので、「０」のクロック信号ｘｃｌｋがデータ保持ノードＢのデータ保持を補う。これにより、データ保持ノードＢのソフトエラーを防止することができる。
【００４７】
これに対し、データ保持ノードＡにデータ「０」が保持されている場合には、トランジスタＭＡＮはオフし、データ保持ノードＢはクロック信号ｘｃｌｋから切断される。
【００４８】
本実施形態は、データ保持ノードＢにクロック信号ｘｃｌｋを接続することによりデータ保持を補う。また、本実施形態は、データ保持ノードＢがデータ「０」を保持しているときに有効であり、データ保持ノードＢの電気容量が小さいときに特に効果的である。
【００４９】
また、第３の実施形態では、ｐチャネルトランジスタＭＡＰがクロック信号ｃｌｋ及びデータ保持ノードＡを接続し、電流パスを形成した。これに対し、本実施形態では、ｎチャネルトランジスタＭＡＮがクロック信号ｘｃｌｋ及びデータ保持ノードＢを接続し、電流パスを形成する。同じ電流を流すのであれば、ｐチャネルトランジスタよりもｎチャネルトランジスタの方が面積を小さくことができる。したがって、本実施形態の回路は、第３の実施形態の回路に比べ、面積を小さくすることができる。
【００５０】
（第５の実施形態）
図６は、本発明の第５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図６の回路は、図１（Ａ）の回路に対して、ｐチャネルトランジスタＱＰを追加したものである。ｐチャネルトランジスタＱＰは、ドレインがｐチャネルトランジスタＭＡＰのゲートに接続され、ゲートがクロック信号ｃｌｋに接続され、ソースがノードＸに接続される。ノードＸは、電源電圧（ハイレベル電位）のノードである。ノードＡ１は、ｐチャネルトランジスタＭＡＰのゲートのノードである。ノードＢ１は、ｎチャネルトランジスタＭＡＮのゲートのノードである。
【００５１】
クロック信号ｃｌｋが「１」のとき、スイッチＳＷはオフし、データ保持状態になる。この時、ｐチャネルトランジスタＱＰはオフになるので、図１（Ａ）の回路と同じ回路になり、第１の実施形態と同じ動作を行う。
【００５２】
これに対し、クロック信号ｃｌｋが「０」のとき、スイッチＳＷはオンし、データ書き込み状態になる。この時、トランジスタＭＡＮがオフする。また、トランジスタＱＰがオンし、ハイレベルノードＸがトランジスタＭＡＰのゲートに接続される。これにより、トランジスタＭＡＰはオフする。トランジスタＭＡＮ及びＭＡＰが確実にオフになるので、データ入力端子Ｄｉｎのデータをデータ保持ノードＡ及びＢに安定的に書き込むことができる。
【００５３】
なお、ノードＸは、電源電圧のノードではなく、クロック信号ｘｃｌｋのノードでもよい。クロック信号ｘｃｌｋは、トランジスタＱＰがオンのときにはハイレベルになる信号である。
【００５４】
（第６の実施形態）
図７は、本発明の第６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第２の実施形態と異なる点を説明する。図７の回路は、図３の回路に対して、ｎチャネルトランジスタＱＮを追加したものである。ｎチャネルトランジスタＱＮは、ドレインがｎチャネルトランジスタＭＡＮのゲートに接続され、ゲートがクロック信号ｘｃｌｋに接続され、ソースがノードＸに接続される。ノードＸは、グランド電位（ローレベル電位）のノードである。ノードＡ１は、ｐチャネルトランジスタＭＡＰのゲートのノードである。ノードＢ１は、ｎチャネルトランジスタＭＡＮのゲートのノードである。
【００５５】
クロック信号ｘｃｌｋが「０」のとき、スイッチＳＷはオフし、データ保持状態になる。この時、ｎチャネルトランジスタＱＮはオフになるので、図３の回路と同じ回路になり、第２の実施形態と同じ動作を行う。
【００５６】
これに対し、クロック信号ｘｃｌｋが「１」のとき、スイッチＳＷはオンし、データ書き込み状態になる。この時、トランジスタＭＡＰがオフする。また、トランジスタＱＮがオンし、ローレベルノードＸがトランジスタＭＡＮのゲートに接続される。これにより、トランジスタＭＡＮはオフする。トランジスタＭＡＮ及びＭＡＰが確実にオフになるので、データ入力端子Ｄｉｎのデータをデータ保持ノードＡ及びＢに安定的に書き込むことができる。
【００５７】
なお、ノードＸは、グランド電位のノードではなく、クロック信号ｃｌｋのノードでもよい。クロック信号ｃｌｋは、トランジスタＱＮがオンのときにはローレベルになる信号である。
【００５８】
（第７の実施形態）
図８は、本発明の第７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第３の実施形態と異なる点を説明する。図８の回路は、図４の回路に対して、ｎチャネルトランジスタＱＮを追加したものである。ｎチャネルトランジスタＱＮは、ソースがｐチャネルトランジスタＭＡＰのゲートに接続され、ゲートがクロック信号ｘｃｌｋに接続され、ドレインがノードＸに接続される。ノードＸは、電源電圧（ハイレベル電位）のノードである。ノードＡ１は、ｎチャネルトランジスタＭＡＮのゲートのノードである。ノードＢ１は、ｐチャネルトランジスタＭＡＰのゲートのノードである。
【００５９】
クロック信号ｃｌｋが「１」、クロック信号ｘｃｌｋが「０」のとき、スイッチＳＷはオフし、データ保持状態になる。この時、ｎチャネルトランジスタＱＮはオフになるので、図４の回路と同じ回路になり、第３の実施形態と同じ動作を行う。
【００６０】
これに対し、クロック信号ｃｌｋが「０」、クロック信号ｘｃｌｋが「１」のとき、スイッチＳＷはオンし、データ書き込み状態になる。この時、トランジスタＭＡＮがオフする。また、トランジスタＱＮがオンし、ハイレベルノードＸがトランジスタＭＡＰのゲートに接続される。これにより、トランジスタＭＡＰはオフする。トランジスタＭＡＮ及びＭＡＰが確実にオフになるので、データ入力端子Ｄｉｎのデータをデータ保持ノードＡ及びＢに安定的に書き込むことができる。
【００６１】
なお、ノードＸは、電源電圧のノードではなく、クロック信号ｘｃｌｋのノードでもよい。クロック信号ｘｃｌｋは、トランジスタＱＮがオンのときにはハイレベルになる信号である。
【００６２】
（第８の実施形態）
図９は、本発明の第８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、本実施形態が第４の実施形態と異なる点を説明する。図９の回路は、図５の回路に対して、ｐチャネルトランジスタＱＰを追加したものである。ｐチャネルトランジスタＱＰは、ソースがｎチャネルトランジスタＭＡＮのゲートに接続され、ゲートがクロック信号ｃｌｋに接続され、ドレインがノードＸに接続される。ノードＸは、グランド電位（ローレベル電位）のノードである。ノードＡ１は、ｎチャネルトランジスタＭＡＮのゲートのノードである。ノードＢ１は、ｐチャネルトランジスタＭＡＰのゲートのノードである。
【００６３】
クロック信号ｘｃｌｋが「０」、クロック信号ｃｌｋが「１」のとき、スイッチＳＷはオフし、データ保持状態になる。この時、ｐチャネルトランジスタＱＰはオフになるので、図５の回路と同じ回路になり、第４の実施形態と同じ動作を行う。
【００６４】
これに対し、クロック信号ｘｃｌｋが「１」、クロック信号ｃｌｋが「０」のとき、スイッチＳＷはオンし、データ書き込み状態になる。この時、トランジスタＭＡＰがオフする。また、トランジスタＱＰがオンし、ローレベルノードＸがトランジスタＭＡＮのゲートに接続される。これにより、トランジスタＭＡＮはオフする。トランジスタＭＡＮ及びＭＡＰが確実にオフになるので、データ入力端子Ｄｉｎのデータをデータ保持ノードＡ及びＢに安定的に書き込むことができる。
【００６５】
なお、ノードＸは、グランド電位のノードではなく、クロック信号ｃｌｋのノードでもよい。クロック信号ｃｌｋは、トランジスタＱＰがオンのときにはローレベルになる信号である。
【００６６】
（第９の実施形態）
図１０（Ａ）は、本発明の第９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図であり、第１の実施形態及び第３の実施形態を組み合わせたものである。
【００６７】
トランジスタＭＡＮａ及びＭＡＰａは、第１の実施形態に対応する。ｎチャネルトランジスタＭＡＮａは、ドレインがデータ保持ノードＡに接続され、ゲートがｐチャネルトランジスタＭＡＰａのドレインに接続され、ソースがｐチャネルトランジスタＭＡＰａのゲートに接続される。ｐチャネルトランジスタＭＡＰａのソースは、データ保持ノードＢに接続される。トランジスタＭＡＮａのゲートには、クロック信号ｃｌｋが入力される。
【００６８】
トランジスタＭＡＮｂ及びＭＡＰｂは、第３の実施形態に対応する。ｐチャネルトランジスタＭＡＰｂは、ソースがデータ保持ノードＡに接続され、ゲートがｎチャネルトランジスタＭＡＮｂのソースに接続され、ドレインがｎチャネルトランジスタＭＡＮｂのゲートに接続される。ｎチャネルトランジスタＭＡＮｂのドレインは、データ保持ノードＢに接続される。トランジスタＭＡＮｂのゲートには、クロック信号ｃｌｋが入力される。
【００６９】
第１の実施形態はデータ保持ノードＢが「１」を保持するときに有効な回路であり、第３の実施形態はデータ保持ノードＡが「１」を保持するときに有効な回路である。本実施形態は、第１及び第３の実施形態を組み合わせた回路であるので、データ保持ノードＡが「１」を保持する場合でもデータ保持ノードＢが「１」を保持する場合でも、いずれの場合もノイズ耐性を上げ、ソフトエラーをより効果的に防止することができる。
【００７０】
（第１０の実施形態）
図１０（Ｂ）は、本発明の第１０の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図であり、第２の実施形態及び第３の実施形態を組み合わせたものである。
【００７１】
トランジスタＭＡＮａ及びＭＡＰａは、第２の実施形態に対応する。ｎチャネルトランジスタＭＡＮａは、ドレインがデータ保持ノードＡに接続され、ゲートがｐチャネルトランジスタＭＡＰａのドレインに接続され、ソースがｐチャネルトランジスタＭＡＰａのゲートに接続される。ｐチャネルトランジスタＭＡＰａのソースは、データ保持ノードＢに接続される。トランジスタＭＡＰａのゲートには、クロック信号ｘｃｌｋが入力される。
【００７２】
トランジスタＭＡＮｂ及びＭＡＰｂは、第３の実施形態に対応する。ｐチャネルトランジスタＭＡＰｂは、ソースがデータ保持ノードＡに接続され、ゲートがｎチャネルトランジスタＭＡＮｂのソースに接続され、ドレインがｎチャネルトランジスタＭＡＮｂのゲートに接続される。ｎチャネルトランジスタＭＡＮｂのドレインは、データ保持ノードＢに接続される。トランジスタＭＡＮｂのゲートには、クロック信号ｃｌｋが入力される。
【００７３】
第２の実施形態はデータ保持ノードＢが「１」を保持するときに有効な回路であり、第３の実施形態はデータ保持ノードＡが「１」を保持するときに有効な回路である。本実施形態は、第２及び第３の実施形態を組み合わせた回路であるので、データ保持ノードＡが「１」を保持する場合でもデータ保持ノードＢが「１」を保持する場合でも、いずれの場合もノイズ耐性を上げ、ソフトエラーをより効果的に防止することができる。
【００７４】
（第１１の実施形態）
図１０（Ｃ）は、本発明の第１１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図であり、第２の実施形態及び第４の実施形態を組み合わせたものである。
【００７５】
トランジスタＭＡＮａ及びＭＡＰａは、第２の実施形態に対応する。ｎチャネルトランジスタＭＡＮａは、ドレインがデータ保持ノードＡに接続され、ゲートがｐチャネルトランジスタＭＡＰａのドレインに接続され、ソースがｐチャネルトランジスタＭＡＰａのゲートに接続される。ｐチャネルトランジスタＭＡＰａのソースは、データ保持ノードＢに接続される。トランジスタＭＡＰａのゲートには、クロック信号ｘｃｌｋが入力される。
【００７６】
トランジスタＭＡＮｂ及びＭＡＰｂは、第４の実施形態に対応する。ｐチャネルトランジスタＭＡＰｂは、ソースがデータ保持ノードＡに接続され、ゲートがｎチャネルトランジスタＭＡＮｂのソースに接続され、ドレインがｎチャネルトランジスタＭＡＮｂのゲートに接続される。ｎチャネルトランジスタＭＡＮｂのドレインは、データ保持ノードＢに接続される。トランジスタＭＡＰｂのゲートには、クロック信号ｘｃｌｋが入力される。
【００７７】
第２の実施形態はデータ保持ノードＢが「１」を保持するときに有効な回路であり、第４の実施形態はデータ保持ノードＡが「１」を保持するときに有効な回路である。本実施形態は、第２及び第４の実施形態を組み合わせた回路であるので、データ保持ノードＡが「１」を保持する場合でもデータ保持ノードＢが「１」を保持する場合でも、いずれの場合もノイズ耐性を上げ、ソフトエラーをより効果的に防止することができる。
【００７８】
第９〜第１１の実施形態と同様に、他の２個の実施形態を組み合わせることもできる。第１、第２、第５及び第６の実施形態はデータ保持ノードＢが「１」を保持するときに有効な回路であり、第３、第４、第７及び第８の実施形態はデータ保持ノードＡが「１」を保持するときに有効な回路である。したがって、第１、第２、第５及び第６の実施形態のうちの少なくとも１つの回路と、第３、第４、第７及び第８の実施形態のうちの少なくとも１つの回路とを組み合わせることにより、データ保持ノードＡが「１」を保持する場合でもデータ保持ノードＢが「１」を保持する場合でも、いずれの場合もノイズ耐性を上げ、ソフトエラーをより効果的に防止することができる。
【００７９】
（第１２の実施形態）
図１１（Ａ）及び（Ｂ）は、他の半導体装置の構成例を示す回路図である。図１１（Ａ）はラッチ回路を有する回路の構成例を示す回路図であり、図１１（Ｂ）はクロック生成回路の構成例を示す回路図である。図１１（Ａ）は、図１２（Ａ）に対し、インバータ１０４の代わりに、クロックゲート１１００を設けたものである。図１１（Ｂ）の回路は、図１２（Ｂ）の回路と同じである。
【００８０】
次に、クロックゲート１１００の構成を説明する。ｐチャネルトランジスタ１１０１は、ソースが電源電圧に接続され、ゲートがデータ保持ノードＢに接続され、ドレインがｐチャネルトランジスタ１１０２のソースに接続される。ｐチャネルトランジスタ１１０２は、ゲートがクロック信号ｘｃｌｋに接続され、ドレインがデータ保持ノードＡに接続される。ｎチャネルトランジスタ１１０３は、ドレインがデータ保持ノードＡに接続され、ゲートがクロック信号ｃｌｋに接続され、ソースがｎチャネルトランジスタ１１０４のドレインに接続される。ｎチャネルトランジスタ１１０４は、ゲートがデータ保持ノードＢに接続され、ソースがグランド電位（基準電位）に接続される。
【００８１】
クロック信号ｘｃｌｋが「１」、クロック信号ｃｌｋが「０」のとき、スイッチＳＷはオンし、データ書き込み状態になる。その時、トランジスタ１１０２及び１１０３はオフするので、クロックゲート１１００の出力はデータ保持ノードＡに対してハイインピーダンス状態になる。これにより、データ入力端子Ｄｉｎのデータは、データ保持ノードＡ及びＢに安定的に書き込まれる。
【００８２】
これに対し、クロック信号ｘｃｌｋが「０」、クロック信号ｃｌｋが「１」のとき、スイッチＳＷはオフし、データ保持状態になる。その時、トランジスタ１１０２及び１１０３はオンするので、クロックゲート１１００は図１２（Ａ）のインバータ１０４と同じ構成になる。すなわち、図１１（Ａ）の回路は、図１２（Ａ）の回路に対して、回路構成及び動作が同じになる。
【００８３】
図１１（Ａ）及び（Ｂ）の回路は、データ書き込み状態及びデータ保持状態において、図１２（Ｃ）のタイミングチャートと同じ動作を行う。すなわち、図１２（Ａ）のインバータ１０４を図１１（Ａ）のクロックゲート１１００に置き換えても、図１１（Ａ）の回路は図１２（Ａ）の回路と同じ動作を行う。
【００８４】
本発明の第１２の実施形態は、上記と同様に、第１〜第１１の実施形態のインバータ１０４をクロックゲート１１００に置き換えた半導体装置として構成される。例えば、図１１（Ａ）の回路に図１（Ａ）のトランジスタＭＡＮ及びＭＡＰを追加することができる。第１〜第１１の実施形態は、インバータ１０４をクロックゲート１１００に置き換えても、同じ動作を行うことができる。
【００８５】
以上のように、第１〜第１２の実施形態の半導体装置は、第１のデータ保持ノード及び第２のデータ保持ノードを有するラッチ回路と、前記第１のデータ保持ノードに接続された第１のＭＯＳ電界効果トランジスタと、前記第２のデータ保持ノードに接続された第２のＭＯＳ電界効果トランジスタと、前記第１のＭＯＳ電界効果トランジスタのゲート電極に接続され、クロック信号を生成及び出力するクロック生成回路とを有し、前記第１のＭＯＳ電界効果トランジスタのゲート電極は前記第２のＭＯＳ電界効果トランジスタを介して前記第２のデータ保持ノードに接続され、前記第２のＭＯＳ電界効果トランジスタのゲート電極は前記第１のＭＯＳ電界効果トランジスタを介して前記第１のデータ保持ノードに接続される。
【００８６】
例えば、前記ラッチ回路は、第１〜第１１の実施形態ではインバータ１０３及び１０４で構成され、第１２の実施形態ではインバータ１０３及びクロックゲート１１００で構成される。ラッチ回路は、他の構成でもよい。前記クロック生成回路は、図１（Ｂ）のクロック生成回路である。
【００８７】
第１の実施形態では、第１のＭＯＳ電界効果トランジスタはトランジスタＭＡＮ、第２のＭＯＳ電界効果トランジスタはトランジスタＭＡＰ、第１のデータ保持ノードはデータ保持ノードＡ、第２のデータ保持ノードはデータ保持ノードＢである。
【００８８】
第２の実施形態では、第１のＭＯＳ電界効果トランジスタはトランジスタＭＡＰ、第２のＭＯＳ電界効果トランジスタはトランジスタＭＡＮ、第１のデータ保持ノードはデータ保持ノードＢ、第２のデータ保持ノードはデータ保持ノードＡである。
【００８９】
第１のスイッチ素子ＳＷは、前記ラッチ回路の入力線に設けられる。前記第１のスイッチ素子ＳＷは、前記クロック生成回路により制御される。前記ラッチ回路は、複数のインバータ１０３及び１０４等を含むループ回路を有する。
【００９０】
前記第１のＭＯＳ電界効果トランジスタのゲート電極又は前記第２のＭＯＳ電界効果トランジスタのゲート電極の少なくとも一方は、第２のスイッチ素子ＱＰ又はＱＮを介して固定電位電源線Ｘに接続される。
【００９１】
前記クロック生成回路は、前記第１のスイッチ素子ＳＷがオンしている期間の少なくとも一部において前記第２のスイッチ素子ＱＰ又はＱＮがオンする。
【００９２】
前記第１及び第２のデータ保持ノードは、相互に反転したデータを保持する。前記第１及び第２のＭＯＳ電界効果トランジスタは、相互に逆導電型のチャネルを有する。例えば、第１の実施形態では、第１のＭＯＳ電界効果トランジスタＭＡＮはｎチャネルを有し、第２のＭＯＳ電界効果トランジスタＭＡＰはｐチャネルを有する。
【００９３】
第１の実施形態等では、前記第１のスイッチ素子ＳＷは、前記第１のデータ保持ノードＡに接続され、前記クロック信号又は前記クロック信号の反転信号に応じて制御される。前記第１のスイッチ素子ＳＷは、トランジスタ１０１及び１０２のいずれか一方のみで構成してもよい。例えば、第１の実施形態では、第１のスイッチ素子ＳＷは、クロック信号ｃｌｋ又は前記クロック信号の反転信号ｘｃｌｋに応じて制御される。
【００９４】
第２の実施形態等では、前記第１のスイッチ素子ＳＷは、前記第２のデータ保持ノードＡに接続され、前記クロック信号又は前記クロック信号の反転信号に応じて制御される。
【００９５】
前記第２のＭＯＳ電界効果トランジスタのゲート電極は、第２のスイッチ素子ＱＰ又はＱＮを介して固定電位線（電源電圧線又はグランド電位線）又は前記クロック信号の反転信号の線に接続される。
【００９６】
前記第１のスイッチ素子ＳＷ及び第２のスイッチ素子ＱＰ又はＱＮは、同じオン／オフ動作を行う。
【００９７】
上記実施形態によれば、第１又は第２のＭＯＳ電界効果トランジスタのゲート容量をラッチ回路に接続することができるので、ラッチ回路のソフトエラー率を下げることができる。また、クロック生成回路を接続することにより、ラッチ回路のソフトエラー率を下げることができる。これにより、ラッチ回路の信頼性を向上させることができる。
【００９８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００９９】
【図１】図１（Ａ）〜（Ｃ）は本発明の第１の実施形態による半導体装置を説明するための図である。
【図２】図２（Ａ）及び（Ｂ）は図１（Ａ）のトランジスタＭＡＮ及びＭＡＰの動作を説明するための回路図である。
【図３】本発明の第２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図４】本発明の第３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図５】本発明の第４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図６】本発明の第５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図７】本発明の第６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図８】本発明の第７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図９】本発明の第８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図１０】図１０（Ａ）〜（Ｃ）は本発明の第９〜第１１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図１１】図１１（Ａ）及び（Ｂ）は他の半導体装置の構成例を示す回路図である。
【図１２】図１２（Ａ）〜（Ｃ）はラッチ回路を説明するための図である。
【符号の説明】
【０１００】
１０１，１０２  トランジスタ
１０３，１０４  インバータ
ＭＡＮ，ＭＡＰ  トランジスタ
１１１，１１２  インバータ
Ｄｉｎ  データ入力端子
Ｄｏｕｔ  データ出力端子
ＳＷ  スイッチ
【図１】
0004946798.tif 000002
【図２】
0004946798.tif 000003
【図３】
0004946798.tif 000004
【図４】
0004946798.tif 000005
【図５】
0004946798.tif 000006
【図６】
0004946798.tif 000007
【図７】
0004946798.tif 000008
【図８】
0004946798.tif 000009
【図９】
0004946798.tif 000010
【図１０】
0004946798.tif 000011
【図１１】
0004946798.tif 000012
【図１２】
0004946798.tif 000013