(57)【特許請求の範囲】
【請求項１】
集積回路の中の走査ＢＩＳＴ回路であって、
複数の走査経路部を有する走査経路回路であって、各走査経路部が、個別の走査入力と走査出力とクロック入力とイネーブル入力とを有する、前記走査経路回路と、
制御入力と励振データ出力とを有するテスト・パターン発生回路であって、前記励振データ出力が各走査経路部の前記走査入力に結合されている、前記テスト・パターン発生回路と、
制御入力とレスポンス・データ入力とを有する圧縮回路であって、前記レスポンス・データ入力が各走査経路部の前記走査出力に選択的に結合されている、前記圧縮回路と、
クロック出力と、イネーブル出力と、前記テスト・パターン発生回路の前記制御入力に結合される制御出力と、前記圧縮回路の前記制御入力に結合される制御出力とを有する制御回路と、
前記制御回路のそれぞれのクロック出力とイネーブル出力とに結合されるクロック入力とイネーブル入力とを有し、各走査経路部の前記個別のクロック入力とイネーブル入力とに結合される個別のクロック出力とイネーブル出力とを有するアダプタ回路と、
を含み、
前記複数の走査経路部の１つだけが同時にアクセスされるように、前記アダプタ回路が前記複数の走査経路部にクロック信号を逐次に供給する、走査ＢＩＳＴ回路。
【請求項２】
請求項１に記載の走査ＢＩＳＴ回路であって、
前記走査経路回路が走査セルを含み、各走査セルがマルチプレクサとフリップフロップとを含み、前記マルチプレクサの出力が前記フリップフロップへの入力であり、前記マルチプレクサがレスポンス・データ及び走査データ入力を有し、前記フリップフロップが励振データと走査データとを供給する出力を有する、走査ＢＩＳＴ回路。
【請求項３】
請求項１に記載の走査ＢＩＳＴ回路であって、
前記走査経路回路が走査セルを含み、各走査セルがマルチプレクサとフリップフロップとを含み、前記マルチプレクサの出力が前記フリップフロップへの入力であり、前記マルチプレクサがレスポンス・データ及び走査データ入力を有し、前記フリップフロップが励振データと走査データとを供給する出力を有し、前記マルチプレクサが前記走査経路部のイネーブル入力に接続される走査イネーブル制御入力を有し、前記フリップフロップが前記走査経路部の前記クロック入力に接続されるクロック入力を有する、走査ＢＩＳＴ回路。
【請求項４】
請求項１に記載の走査ＢＩＳＴ回路であって、
前記走査経路回路に結合され、前記走査経路回路から励振データを受信し、前記走査経路回路にレスポンス・データを返信する機能回路を含む、走査ＢＩＳＴ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＩ特許明細書ＴＩ−２８０８５ＰＳ「非常に大型な回路の低電力試験」、およびＴＩ特許「低電力動作への走査アーキテクチャの適合」に関するもので、これらの特許は、引用によって本明細書の記載に援用する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
図１は、ある回路１００を試験中に構成することができる従来の走査ＢＩＳＴアーキテクチャである。通常の機能的構成の場合には、回路１００は、集積回路に内蔵されている機能的なサブ回路であるが、試験構成の場合には、回路１００は図１に示すような構成になっている。走査ＢＩＳＴアーキテクチャは、通常、知的所有権コアＤＳＰ回路またはＣＰＵのサブ回路のような集積回路のサブ回路で実行される。走査ＢＩＳＴアーキテクチャは、ゼネレータ回路１０２、圧縮装置回路１０６、走査経路回路１０４、試験対象のロジック回路１０８、およびコントローラ回路１１０を含む。ゼネレータ１０２は、動作することにより直列試験励振パターンを発生し、それを経路１１８を通して走査経路１０４に出力する。圧縮装置１０６は、動作することにより、経路１２０を通して、走査経路１０４からの直列試験レスポンス・パターンを入力し、圧縮する。走査経路１０４は、その直列入力モードおよび出力モードの他に、動作することにより並列試験励振パターンを、経路１２２を通してロジック１０８に出力し、経路１２４を通してロジック１０８から並列レスポンス・パターンを入力する。コントローラ１１０は、動作することにより、経路１１２を通してゼネレータ１０２を動作し、経路１１４を通して走査経路１０４を動作し、経路１１６を通して、圧縮装置１０６を動作するために必要な制御を発生し、出力する。ゼネレータ１０２は、リニア・フィードバック・シフト・レジスタのような励振パターンを発生するための任意の適当なタイプの回路を使用して設計することができる。圧縮装置１０６は、署名分析レジスタのようなレスポンス・パターンを署名に圧縮するための任意の適当なタイプの回路を使用して設計することができる。コントローラ１１０は、試験中に、ゼネレータ１０２、走査経路１０４、および圧縮装置１０６を自動的に動作するように設計された任意の適当なタイプのコントローラ、または状態マシンを使用して設計することができる。
【０００３】
図１の回路は、図に示す走査ＢＩＳＴアーキテクチャの形に構成し、下記の方法を含む種々の方法に従って試験動作をスタートすることができるようにすることができる。下記の方法とは、（１）回路の電源オンに応じる方法、（２）回路への外部入力の操作に応じる方法、または（３）ＩＥＥＥ１１４９．１  ＴＡＰ命令レジスタのようなレジスタ内にロードされたデータに応じる方法である。
【０００４】
図２は、走査経路１０４内で使用することができる従来の走査セルの一例である。（注：点線で示す、オプションとしての走査セル・マルチプレクサ２１８、および接続経路２２０および２２４は、ここでは説明しないが、後で図７および図８のところで説明する。）走査セルは、Ｄ−ＦＦ２０４およびマルチプレクサ２０２からなる。回路１００の通常の構成の場合には、マルチプレクサ２０２およびＤ−ＦＦ２０４は、制御入力ＳＣＡＮＥＮＡ信号２１０およびＳＣＡＮＣＫ信号２１２を受信し、それぞれ、経路２０６および２１６を通してロジック１０８へ機能データを入力し、出力する。通常の構成の場合には、Ｄ−ＦＦ２０４へのＳＣＡＮＣＫ信号は、通常、機能ブロックである。ＳＣＡＮＥＮＡ信号は、Ｄ−ＦＦがいつでも機能データを、経路２０６を通してロジック１０８からクロック制御するように設定される。図２の試験構成の場合、マルチプレクサ２０２およびＤ−ＦＦ２０４は、制御入力ＳＣＡＮＥＮＡ信号２１０およびＳＣＡＮＣＫ信号２１２を受信して、経路２０６を通してロジック１０８から試験レスポンスデータを捕捉し、データを走査入力経路２０８から走査出力経路２１４にシフトし、試験励振データを経路２１６を通してロジック１０８へ送る。試験構成の場合、Ｄ−ＦＦへのＳＣＡＮＣＫ信号は、試験クロックであり、ＳＣＡＮＥＮＡ信号は、ロジック１０８からレスポンスデータを捕捉し、データを走査入力２０８から走査出力２１４にシフトすることができるように動作する。試験構成の場合、ＳＣＡＮＥＮＡ信号は、コントローラ１１０により制御される。ＳＣＡＮＣＫ信号も、コントローラにより制御されるか、または、例えば、機能クロック・ソースのような他のソースにより制御される。動作の説明を簡単にするために、ＳＣＡＮＣＫ信号は、コントローラにより制御されるものと仮定する。
【０００５】
複数の走査セルの走査入力２０８および走査出力２１４は結合して、直列走査経路１０４を形成する。走査経路１０４内の複数の走査セルの励振経路２１６およびレスポンス経路２０６は、走査経路１０４とロジック１０８との間に、それぞれ、励振バス経路１２２およびレスポンス・バス経路１２４を形成する。この走査セルの説明を読めば、Ｄ−ＦＦが、通常の機能構成および試験構成で使用される際に共有されることが分かる。走査経路１０４を通しての走査動作中に、各走査セルからの励振出力２１６はリップル波動を行う。何故なら、励振経路２１６は、走査出力経路２１４に接続しているからである。このリップル波動により、ロジック１０８へのすべての入力は、走査動作中に、大きく状態が変化する。ロジック１０８への入力がリップル波動すると、ロジック１０８内の相互接続およびゲート・キャパシタンスにより電力が消費される。
【０００６】
図３は、試験中のコントローラ１１０の動作３００の簡単な例である。最初に、コントローラは、アイドル状態３０２、すなわち、動作していない状態にある。例えば、上記の方法の中の一つによる、試験動作スタート入力に応じて、コントローラは、アイドル状態から動作状態３０４へ遷移する。動作状態になると、コントローラは、ゼネレータ、走査経路および圧縮装置に制御を発行する。この制御に応じて、ゼネレータは、走査経路への励振データの形成をスタートし、走査経路は、励振データの受け入れ、およびレスポンスデータの出力をスタートし、圧縮装置は、走査経路からのレスポンスデータの入力および圧縮をスタートする。コントローラは、走査経路が励振データで満たされ、レスポンスデータがなくなるまで動作状態を維持する。動作状態から、コントローラは、捕捉状態３０６を経由してロジック１０８からのレスポンスデータをロードし、その後で再び動作状態に入る。例えば、走査経路が、試験のスタート時に初期化されない限り、走査経路からの最初のレスポンスデータは、未知のデータであるので、コントローラが、最初に、捕捉状態２０６を経由するまで圧縮装置は遅延を起こすか、マスクオフされる。励振を走査経路にロードし、走査経路からのレスポンスデータをゼロにするために、動作状態に入り、その後で、新しいレスポンスデータをロードするために捕捉状態を経由する方法は、試験終了まで反復して行われる。試験が終了すると、コントローラは、再びアイドル状態に入る。再びアイドル状態に入ると、コントローラは、試験が終了したことを示すために、試験終了（ＥＯＴ）信号１１１を出力することができる。圧縮装置は、試験により入手した署名と比較するための予想レスポンス署名の数値を含むように設計することもできる。このような設計の場合には、圧縮装置は、通常、入手した署名が予想署名と一致したかどうかを示すために、試験の終了時に、合格／不合格信号１１７を出力する。図２および以降の図面は、試験終了信号および合格／不合格信号使用していると仮定した図面であるが、図にはそれを示していない。
【０００７】
図４は、走査動作中に、コントローラ１１０が、走査経路１０４に、ＳＣＡＮＥＮＡ信号およびＳＣＡＮＣＫ信号を出力する方法のタイミング例である。この例の場合には、時間的間隔４０２中に、ＳＣＡＮＣＫ信号が発生すると同時に、時点４０６において、ＳＣＡＮＥＮＡ信号上で、高レベルから低レベルへの遷移が起こると、ゼネレータ１０２からの励振データが走査経路に入力され、一方、レスポンスデータは、圧縮装置１０６に出力される。時点４０４において、ＳＣＡＮＣＫ信号が発生すると同時に、時点４０８において、ＳＣＡＮＥＮＡ信号上で、低レベルから高レベルへの遷移が起こると、ロジック１０８からのレスポンスデータが、走査経路にロードされる。時間的間隔４０２は、動作状態３０４に関連し、時間的間隔４０４は、図３の捕捉状態３０６に関連する。図３および４のタイミングおよび動作図に示すように、時間的間隔シーケンス４０４（すなわち、状態３０６）および４０２（すなわち、状態３０４）は、ロジック１０８へすべての励振を入力し、ロジック１０８からすべてのレスポンスを入手するために、試験中、十分な回数反復される。
【０００８】
図１、図２、図３および図４のところで説明した走査ＢＩＳＴアーキテクチャを見れば、走査動作中に、データが走査経路１０４を通してシフトした場合、励振１２２がリップル波動を出力し、ロジック１０８に入力することが分かる。ロジック１０８の入力が、リップル波動により変動すると、ロジック１０８の相互接続およびゲートに関連するキャパシタンスによる充電および放電が同時に起こる。例えば、ロジック１０８への各走査セルの励振出力２１６は、走査セルを通して走査中のデータ・ビットに関連する周波数で、ロジック１０８内である量のキャパシタンスにより充電および放電を行う。各走査セルの励振出力は、ロジック１０８内のいくつかのゲートにだけ直接入力することができる。各ゲートは、他のゲートの入力にファンアウトする出力、およびさらに他のゲートの入力に再びファンアウトする他のゲートの出力を持つ。以下同じ。それ故、一つの走査セルの励振出力上の状態の遷移は、信号遷移ファンアウトの結果、ロジック１０８内で数百の遷移をスタートさせることができる。
【０００９】
所与の走査セル出力２１６のリップル波動が消費した個々の電力（Ｐｉ）は、ＣＶ２Ｆにより近似することができる。この場合、Ｃは走査セル出力が充電または放電中のキャパシタンス（すなわち、上記の信号遷移ファンアウトのキャパシタンス）であり、Ｖは、スイッチング電圧レベルであり、Ｆは走査セル出力のスイッチング周波数である。走査経路１０４内で、同時に走査を行うすべての走査セルが消費する全部の電力（Ｐｔ）は、ほぼ、各走査セル電力の合計に等しい。すなわち、Ｐｔ＝Ｐｉ1＋Ｐｉ2＋．．ＰｉNである。図１の走査ＢＩＳＴアーキテクチャの構成の場合に、回路１００が消費する全部の電力は、通常の機能モードに構成された場合の回路１００の消費電力を超える場合がある。このことは、上記の走査ＢＩＳＴ試験動作中に行われる走査動作中には、すべてのＤ−ＦＦ２０４が同時に動作するが、回路１００が通常の機能モードの場合には、すべてのＤ−ＦＦ２０４が、同時に動作しないという事実から理解することができる。さらに、複数の回路１００を内蔵する集積回路の場合、その集積回路を試験する際には、上記試験電力消費が制限されているために、各回路１００を個々に試験しなければならない。そのため、集積回路の試験時間が長くなり、その結果、集積回路の製造コストが高くなる。このため、携帯用のバッテリーにより作動するシステム内の、集積回路の電力供給自己試験の時間が長くなる。
【００１０】
試験動作中の電力消費を低減する周知の第一の方法は、走査動作中、ロジック１０８への入力が、走査リップル波動の影響を受けないようにするために、各走査セルの励振経路２１６内に、阻止回路を挿入する方法である。この第一の方法が抱える問題は、Ｄ−ＦＦ２０４とロジック１０８との間の励振経路２１６内に、不必要な遅延（すなわち、阻止回路遅延）が新たに発生することである。この遅延は、通常の機能モードに構成されている場合、回路１００の性能に悪影響を与える恐れがある。周知の第二の方法は、リップル周波数（Ｆ）が低くなるように、走査クロック速度を低減する方法である。この第二の方法が抱える問題は、試験時間が長くなることである。何故なら、走査動作が、遅い走査クロック速度で行われるからである。
【００１１】
現在、図１の走査ＢＩＳＴアーキテクチャに構造が類似している、走査ＢＩＳＴアーキテクチャを合成し、集積回路に挿入することができる、試験合成ベンダ・ツールは多数ある。カスタマイズされた走査ＢＩＳＴ設計の代わりに、このような「プッシュ・ボタン」走査ＢＩＳＴ挿入ツールを使用するということは、魅力のあることである。何故なら、その場合、プロセスが自動的に行われるからである。以下に説明するように、本発明は、必要な低電力モードで動作できるように、これらの合成された走査ＢＩＳＴアーキテクチャを適合する方法を提供する。低電力動作用の走査ＢＩＳＴアーキテクチャを適合する方法も容易に自動化することができる。
【００１２】
本発明は、低電力モードでの動作を行うように合成走査ＢＩＳＴアーキテクチャを適合する方法を提供する。
【００１３】
【発明を解決するための手段】
低電力動作用の走査ＢＩＳＴアーキテクチャを適合させる方法は、上記合成コントローラ１１０、ゼネレータ１０２、または圧縮装置１０６の修正を行わなくても達成される。また、低電力動作用に走査ＢＩＳＴアーキテクチャを適合させる方法は、上記問題、すなわち、（１）信号の遅延をさらに増大する阻止回路を励振経路内に挿入しなければならない問題、および（２）走査クロック速度を遅くしなければならないために、試験時間が長くなる問題を起こさないで達成される。
【００１４】
【発明の実施の形態】
図５は、本発明の低電力走査ＢＩＳＴアーキテクチャにすでに適合させた、図１の走査ＢＩＳＴアーキテクチャである。図５を見れば、ゼネレータ１０２、圧縮装置１０６、およびコントローラ１１０が、図１のものと同じであることが分かる。図１の走査ＢＩＳＴアーキテクチャと、図５の低電力走査ＢＩＳＴアーキテクチャとの間の違いは、走査経路１０４が走査経路５０２に修正されていること、およびコントローラ１１０と走査経路５０２との間の、制御経路１１４内にアダプタ回路５０４が挿入されていること等である。
【００１５】
走査経路１０４を走査経路５０２に適合させる方法は、走査経路１０４を、すべての走査セル（Ｍ）を含む一本の走査経路から、必要な数の選択可能な個々の走査経路を持つ走査経路へ再編成するステップを含む。図５の場合には、走査経路５０２は、三つの個々の走査経路Ａ、ＢおよびＣ、５０６−５１０にすでに再編成されている。この時点において、三つの個々の走査経路Ａ、ＢおよびＣが、等しい数の走査セル（Ｍ／３）を含むように、走査経路１０４内の走査セルの数（Ｍ）を３で割ることができると仮定する。走査経路１０４が、必要な個々の走査経路の数で割った場合に、個々の各走査経路内の走査セルの数を等しくすることができない、多数の走査セル（Ｍ）を含んでいる場合については、図９のところで後で説明する。
【００１６】
走査経路Ａ、ＢおよびＣは、走査経路５０２内で、下記のように構成されている。各走査経路Ａ、ＢおよびＣの直列入力は、通常、接続１１８を通して、ゼネレータ１０２に送られる。走査経路Ａの直列出力は、三状態バッファ５１２の入力に送られ、走査経路Ｂの直列出力は、三状態バッファ５１４の入力に送られ、走査経路Ｃの直列出力は、三状態バッファ５１６の入力に送られる。三状態バッファ５１２−５１６の出力は、共通に、接続１２０を通して、圧縮装置１０６に送られる。走査経路Ａ、ＢおよびＣは、それぞれ、ロジック１０８に対して、等しい数の並列励振入力５２６、５３０、５３４を出力し、各入力は、ロジック１０８から、等しい数の並列レスポンス５２４、５２８、５３２を出力する。図１および図５のロジック１０８に対する、励振出力信号の数は同じである。図１および図５のロジック１０８からのレスポンス入力信号の数は同じである。走査経路Ａおよびバッファ５１２は、バス５１８を通してアダプタ回路５０４から制御入力を受信し、走査経路Ｂおよびバッファ５１４は、バス５２０を通してアダプタ回路５０４から制御入力を受信し、走査経路Ｃおよびバッファ５１６は、バス５２２を通してアダプタ回路５０４から制御入力を受信する。
【００１７】
アダプタ回路５０４は、バス５１８−５２２を通して、走査経路Ａ、ＢおよびＣに接続していて、バス１１４を通してコントローラ１１０に接続している。このアダプタの目的は、コントローラ１１０からの走査制御出力１１４を傍受し、この走査制御出力１１４を、それぞれ、走査経路Ａ、ＢおよびＣへの、個々の走査制御出力５１８−５２２のシーケンスに変換することである。個々の各走査制御出力５１８−５２２は、走査経路Ａ、ＢおよびＣの中の一つを動作するために使用される。
【００１８】
図６は、試験中、コントローラ１１０およびアダプタ回路５０４の、結合動作６００の簡単な例である。コントローラ１１０の動作は、図３のところですでに説明した動作と同じである。コントローラが動作状態３０４に遷移すると、このコントローラは、ゼネレータ１０２、アダプタ５０４、および圧縮装置１０６への制御の出力をスタートする。ゼネレータおよび圧縮装置は、図１および図３のところですでに説明したように制御入力に応答する。アダプタは、走査経路Ａ、ＢおよびＣを走査するために、それを個々の制御出力５１８、５２０、５２２に変換することによって制御入力に応答する。アダプタ動作ブロック６０２に示すように、アダプタは、最初、制御５１８を出力するために、アダプタが動作状態６０４にある間にコントローラ１１４に応答するが、上記制御５１８は、ゼネレータ１０２から励振データを入力し、圧縮装置１０６へレスポンスデータを出力するために、バッファ５１２を動作可能にし、走査経路Ａを動作させる。走査経路Ａが励振で満たされ、レスポンスがゼロになると、アダプタ５０４は、制御５２０を出力するために、動作状態６０６にある間に制御１１４に応答するが、上記制御５２０は、ゼネレータ１０２から励振データを入力し、圧縮装置１０６へレスポンスデータを出力するために、バッファ５１４を動作可能にし、走査経路Ｂを動作させる。走査経路Ｂが励振で満たされ、レスポンスが空になると、アダプタ５０４は、制御５２２を出力するために、動作状態６０８にある間に制御１１４に応答するが、上記制御５２２は、ゼネレータ１０２から励振データを入力し、圧縮装置１０６へレスポンスデータを出力するために、バッファ５１６を動作可能にし、走査経路Ｃを動作させる。走査経路Ａ、ＢおよびＣが励振で満たされ、そして空になると、コントローラ１１０は、捕捉状態３０６を通して、動作状態３０４から遷移して、動作状態３０４に戻る。この遷移状態において、アダプタは捕捉状態３０６中は、アイドル状態になるが、動作状態３０４に再び入ると、その走査制御順次実行動作を再開する。その後で、レスポンスデータをロードするために捕捉動作を実行する、逐次走査走査経路Ａ、ＢおよびＣのこのプロセスは、試験が実行され、コントローラ１１０がアイドル状態３０２に入るまで、反復して行われる。
【００１９】
動作状態６０４−６０８が順次実行されている間にバッファ５１２−５１６に中の一つだけが、圧縮装置１０６へレスポンスデータを出力した時点で動作可能になる。また、アダプタ動作状態６０４−６０８の逐次実行は、ゼネレータ１０２からの励振データが、走査経路１０４に入力されたように、上記励振データが走査経路５０２に入力され、また圧縮装置１０４へのレスポンスデータが、走査経路１０４から出力されたように、上記レスポンスデータが、走査経路５０２から出力されるように継目無しに行われる。コントローラ、ゼネレータおよび圧縮装置への走査経路５０２およびアダプタ５０４の両者の行動は、図１の走査経路１０４の行動と区別することはできない。それ故、図５のロジック１０８の試験時間１０８は、図１のロジック１０８の試験時間と同じである。
【００２０】
上記説明から、ロジック１０８への励振入力バス１２２の、一つのサブセットだけ（すなわち、サブセットＡ５２６、Ｂ５３０、またはＣ５３４だけ）が、図５および図６のアダプタ作動走査動作中の任意の所与の時点で、リップル波動を起こすことができる。対照的に、ロジック１０８への全励振入力バス１２２は、図１および図３のコントローラによる走査動作中にリップル波動する。本発明を使用した場合には、ロジック１０８への励振入力の中の一つのサブセットだけが、任意の時点でリップル波動することができるので、走査動作中に、同時に充電および放電するロジック１０８の、上記の相互接続およびゲート動作キャパシタンスは少なくなる。ロジック１０８の量を低減することにより、本発明は、走査動作中に、同時に充電および放電中の、キャパシタンスを有利に低減する。
【００２１】
＜アダプタ回路の例＞
図７は、アダプタ回路５０４のある実施形態である。アダプタ５０４は、ＳＣＡＮＣＫ信号２１２およびＳＣＡＮＥＮＡ信号２１０を、バス１１４を通して、コントローラ１１０から入力する。アダプタ５０４は、ＳＣＡＮＣＫ−Ａ信号７１２、ＳＣＡＮＥＮＡ−Ｂ信号７１４、ＳＣＡＮＣＫ−Ｃ信号７１６、ＥＮＡＢＵＦ−Ａ信号７１８、ＥＮＡＢＵＦ−Ｂ信号７２０、ＥＮＡＢＵＦ−Ｃ信号７２２、およびＳＣＡＮＥＮＡ信号２１０を出力する。ＳＣＡＮＥＮＡ信号２１０は、図２に示すように、すべての走査セル２００のマルチプレクサ２０２に送られる。ＳＣＡＮＣＫ−Ａ信号７１２は、ＳＣＡＮＣＫ信号２１２の代わりに、走査経路Ａのすべての走査セル２００のＤ−ＦＦ２０４のクロック入力に送られる。ＳＣＡＮＣＫ−Ｂ信号７１４は、ＳＣＡＮＣＫ信号２１２の代わりに、走査経路Ｂのすべての走査セル２００のＤ−ＦＦ２０４のクロック入力に送られる。ＳＣＡＮＣＫ−Ｃ信号７１６は、ＳＣＡＮＣＫ信号２１２の代わりに、走査経路Ｃのすべての走査セル２００のＤ−ＦＦ２０４のクロック入力に送られる。ＥＮＡＢＵＦ−Ａ信号７１８は、バッファ５１２のイネーブル入力に送られる。ＥＮＡＢＵＦ−Ｂ信号７２０は、バッファ５１４のイネーブル入力に送られる。ＥＮＡＢＵＦ−Ｃ信号７２２は、バッファ５１６のイネーブル入力に送られる。
【００２２】
アダプタ５０４は、状態マシン７０２、カウンタ７０４、およびゲート７０６−７１０を含む。回路５００の機能モード中、ＳＣＡＮＥＮＡ信号は、図８のアダプタ・タイミング図内の時点８１０に示すように高レベルである。ＳＣＡＮＥＮＡ信号が高レベルになっている間は、状態マシン７０２は、ＳＣＡＮＣＫ−Ａ信号、ＳＣＡＮＣＫ−Ｂ信号、およびＳＣＡＮＣＫ−Ｃ信号により、走査経路Ａ、ＢおよびＣの、すべてのＤ−ＦＦ２０４を機能的にクロックするために、ＳＣＡＮＣＫ信号が、ゲート７０６−７１０を通過することができるようにする制御信号７２４−７２８を出力する。この例の場合には、ＳＣＡＮＣＫ信号は、回路５００が機能モードである間、機能クロックであると見なされ、回路５００が試験モード中は、試験クロックであると見なされる。ＳＣＡＮＥＮＡ信号が高レベルである場合には、状態マシン７０２は、バッファ５１２−５１６を動作不能にするために、制御信号７１８−７２２を出力する。図８の時点８１２に示すように、ＳＣＡＮＥＮＡ信号が低レベルになると、モードは、走査動作モードに入る。ＳＣＡＮＥＮＡ信号は、コントローラ１１０が、図６に示すように、アイドル状態３０２から、動作状態３０４に遷移すると低レベルになる。
【００２３】
走査動作モードのスタート時に、状態マシンは、制御（ＣＴＬ）信号によりカウンタ７０４を初期化し、信号７２６および７２８によりＳＣＡＮＣＫゲート７０８および７１０を動作不能にすることにより、走査経路ＢおよびＣへの走査アクセスを不能にし、（１）信号７２４によりＳＣＡＮＣＫゲート７０６を動作可能にし、（２）信号７１８によりバッファ５１２を動作可能にすることにより、走査経路Ａへの走査アクセスを可能にする。走査経路Ａの走査アクセスは、図８の時間的間隔８０２中に起こる。時間的間隔８０２中に、ゼネレータ１０２から励振データをロードし、圧縮装置１０６にレスポンスをアンロードするために、走査経路Ａがアクセスされる。走査経路Ａがアクセスされている間に、状態マシンは、走査経路Ａに出力する目的で、ＳＣＡＮＣＫ信号−Ａ’の数（Ｍ／３）を決定するために、制御信号７３０により、カウンタ７０４を動作させる。カウンタが、正しい数（Ｍ／３）のＳＣＡＮＣＫ−Ａ入力を受信中の走査経路Ａを示す、あるカウントに近づくと、カウンタは、状態マシン７０２に、第一のカウント終了１（ＣＣ１）信号７３２を出力する。
【００２４】
第一のＣＣ１信号に応じて、状態マシンは、制御信号７３０により、カウンタ７０４を初期化し、走査経路ＡおよびＣへの走査アクセスを不能にし、時間的間隔８０４の間に、走査経路Ｂへの走査アクセスを可能にする。状態マシンは、（１）信号７２６により、ＳＣＡＮＣＫゲート７０８を動作可能にし、（２）信号７２０により、バッファ５１４を動作可能にすることにより、走査経路Ｂへの走査アクセスを可能にする。走査経路Ｂがアクセスされている間に、状態マシンは、走査経路Ｂに出力する目的で、ＳＣＡＮＣＫ信号−Ｂ’の数を決定するために、制御信号７３０により、カウンタ７０４を動作させる。カウンタが、正しい数（Ｍ／３）のＳＣＡＮＣＫ−Ｃ入力を受信中の走査経路Ｂを示す、あるカウントに近づくと、カウンタは、状態マシン７０２に、第二のカウント終了１（ＣＣ１）信号７３２を出力する。
【００２５】
第二のＣＣ１信号に応じて、状態マシンは、制御信号７３０によりカウンタ７０４を初期化し、走査経路ＡおよびＢへの走査アクセスを不能にし、時間的間隔８０６の間に走査経路Ｃへの走査アクセスを可能にする。状態マシンは、（１）信号７２８により、ＳＣＡＮＣＫゲート７１０を動作可能にし、（２）信号７２２により、バッファ５１６を動作可能にすることにより、走査経路Ｃへの走査アクセスを可能にする。走査経路Ｃがアクセスされている間に、状態マシンは、走査経路Ｃに出力目的で、ＳＣＡＮＣＫ−Ｃ’信号の数を決定するために、制御信号７３０により、カウンタ７０４を動作させる。カウンタが、正しい数（Ｍ／３）のＳＣＡＮＣＫ−Ｂ入力を受信中の走査経路Ｃを示す、あるカウントに近づくと、カウンタは、状態マシン７０２に第三のカウント終了１（ＣＣ１）信号７３２を出力する。
【００２６】
第三のＣＣ１信号に応じて、状態マシンは、走査経路Ａ、ＢおよびＣのすべての走査セルへＳＣＡＮＣＫ信号を送るために、信号７１８−７２２を通してすべてのバッファ５１２−５１６を動作不能にし、ゲート７０６−７１０を動作可能にする。走査経路Ａ、ＢおよびＣは、等しい数の走査セル（Ｍ／３）を持っていると見なされていて、走査経路Ａ、ＢおよびＣ内の走査セルの合計は、走査経路１０４内の走査セルの数（Ｍ）に等しいので、第三のＣＣ１は、コントローラ１１０が、ＳＣＡＮＣＫ信号を高レベルに設定する前に、一つのＳＣＡＮＣＫ信号を、それが、図６の動作状態３０４から、捕捉状態３０６に遷移中の時点８１４で発生する。ＳＣＡＮＥＮＡ信号が高レベルである間は、時点８０８において、すべての走査経路Ａ、ＢおよびＣは、ＳＣＡＮＣＫ信号を受信し、これら走査経路に、図５のロジック１０８からレスポンスデータをロードさせる。時点８０８におけるレスポンスデータのロード動作の後で、コントローラ１１０からのＳＣＡＮＥＮＡ信号は、時点８１２において、低レベルに戻り、試験が終了し、コントローラ１１０が図６のアイドル状態３０２に遷移するまで、走査経路Ａ、ＢおよびＣに個々にアクセスする上記シーケンスが反復して実行される。
【００２７】
図４と図８の走査タイミング図を対比すれば、コントローラ１１０が、両方の図面において、同じＳＣＡＮＥＮＡタイミングを供給していることが分かる。例えば、（１）図４の時点４０６における、ＳＣＡＮＥＮＡ信号の高レベルから低レベルへの遷移は、図８の時点８１２における、ＳＣＡＮＥＮＡ信号の高レベルから低レベルへの遷移と同じものであり、（２）図４の時点４０８における、ＳＣＡＮＥＮＡ信号の低レベルから高レベルへの遷移は、図８の時点８１４における、ＳＣＡＮＥＮＡ信号の低レベルから高レベルへの遷移と同じものであり、（３）同じ数のＳＣＡＮＣＫ信号が、両方の図面の時点４０６／８１２と時点４０８／８１４の間に発生し、（４）図４の時点４０４および図８の時点８０８において、同じレスポンス・ロードＳＣＡＮＣＫ信号が発生している。二つのタイミング図の間の差は、アダプタ５０４が、一度に走査経路の中の一本だけがアクセスされるように、時間的間隔８０２、８０４、および８０６中に、走査経路Ａ、ＢおよびＣに、Ｍ／３ＳＣＡＮＣＫ信号のバーストが、逐次供給される方法にある。
【００２８】
走査経路Ａ、ＢおよびＣの走査セル２００への、アクセスを制御するためのゲート付きクロック制御スキームを使用して、図７の例示としてのアダプタ回路を説明してきたが、同じ走査経路Ａ、ＢおよびＣ内で使用している、他のタイプの走査セルへのアクセスを制御するために、他の例示としての設計のアダプタ５０４を使用することができる。例えば、図２の走査セル２００は、マルチプレクサ２０２の出力と、Ｄ−ＦＦ２０４の入力との間に、状態保持マルチプレクサ２１８を含むように設計することができる。状態保持マルチプレクサ２１８は、状態保持マルチプレクサ２１８が、マルチプレクサ２０２の出力と、Ｄ−ＦＦの入力との間に接続２２２を供給するように、または状態保持マルチプレクサ２１８が、ＤＦＦ２０４の出力とＤＦＦ−２０４への入力との間に状態保持接続２２４を供給するように、状態マシン７０２からのＥＮＡＣＫ−Ａ７２４、ＥＮＡＣＫ−Ｂ７２６信号、およびＥＮＡＣＫ−Ｃ７２８信号への接続２２０を通して制御することができる。走査経路Ａ、ＢおよびＣ内に、このタイプの走査セル２００を使用した場合には、ＳＣＡＮＣＫ信号２１２を、図７のアダプタ５０４のところで説明したように、ＳＣＡＮＣＫ−Ａ信号、ＳＣＡＮＣＫ−Ｂ信号、ＳＣＡＮＣＫ−Ｃ信号により、Ｄ−ＦＦ２０４のクロック入力にゲートする代わりに、すべてのＤ−ＦＦ２０４のクロック入力に直接送ることができる。アダプタ５０４は、ゲート７０６−７１０、およびＳＣＡＮＣＫ−Ａ信号出力、ＳＣＡＮＣＫ−Ｂ信号出力およびＳＣＡＮＣＫ−Ｃ信号出力を除去し、出力として、状態マシン７０２からのＥＮＡＣＫ−Ａ７２４、ＥＮＡＣＫ−Ｂ７２６、およびＥＮＡＣＫ−Ａ７２８を供給することにより、状態保持走査セルを動作するように修正することができる。ＥＮＡＣＫ−Ａの出力は、制御入力２２０として、走査経路Ａの走査セル内の、状態保持マルチプレクサ２１８に送ることができる。ＥＮＡＣＫ−Ｂの出力は、制御入力２２０として、走査経路Ｂの走査セル内の、状態保持マルチプレクサ２１８に送ることができる。ＥＮＡＣＫ−Ｃの出力は、制御入力２２０として、走査経路Ｃの走査セル内の、状態保持マルチプレクサ２１８に送ることができる。
【００２９】
機能動作およびレスポンス捕捉動作中、修正したアダプタ５０４からの、ＥＮＡＣＫ−Ａ出力、ＥＮＡＣＫ−Ｂ出力、およびＥＮＡＣＫ−Ｃ出力は、マルチプレクサ２０２および状態保持マルチプレクサ２１８を通して、レスポンス信号２０６と各走査セルのＤ−ＦＦ２０４への入力との間の接続を動作可能にするように設定される。走査経路Ａへの走査動作中（タイミング間隔８０２中）、ＥＮＡＣＫ−Ｂ出力およびＥＮＡＣＫ−Ｃ出力は、走査経路ＢおよびＣの走査セルを、その状態保持接続構成にするように設定され、ＥＮＡＣＫ−Ａは、走査経路Ａの走査アクセスができるように、走査経路Ａ内の走査セルの走査入力２０８と、Ｄ−ＦＦ２０４への入力との間に、接続が形成されるように設定される。走査経路Ｂへの走査動作中（タイミング間隔８０４中）、ＥＮＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｃ出力は、走査経路ＡおよびＣの走査セルを、その状態保持接続構成にするように設定され、ＥＮＡＣＫ−Ｂは、走査経路Ｂの走査アクセスができるように、走査経路Ｂ内の走査セルの走査入力２０８と、Ｄ−ＦＦ２０４への入力との間に、接続が形成されるように設定される。走査経路Ｃへの走査動作中（タイミング間隔８０６中）、ＥＮＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｂ出力は、走査経路ＡおよびＢの走査セルを、その状態保持接続構成にするように設定され、ＥＮＡＣＫ−Ｃは、走査経路Ｃの走査アクセスができるように、走査経路Ｃ内の走査セルの走査入力２０８とＤ−ＦＦ２０４への入力との間に接続が形成されるように設定される。
【００３０】
修正したアダプタ５０４および上記状態保持タイプの走査セルは、修正前のアダプタ５０４および走査セル２００のところですでに説明したように、走査経路Ａ、ＢおよびＣへの走査アクセスの低電力モードを達成するために動作する。上記の二つのアダプタ／走査セルの組合せの間の違いは、修正前のアダプタ／走査セルの組合せは、ゲート付きクロック・モードで動作するが、（すなわち、ゲート付きクロック、ＳＣＡＮＣＫ−Ａ信号、ＳＣＡＮＣＫ−Ｂ信号およびＳＣＡＮＣＫ−Ｃ信号を使用する）が、修正しアダプタ／走査セルの組合せは、同期クロック・モードＣで動作することである（すなわち、ＳＣＡＮＣＫ信号を使用することである。）。
【００３１】
＜走査経路の適合＞
すでに説明したように、図１のものに類似の走査ＢＩＳＴアーキテクチャの実例を自動的に示すことができる、試験合成ツールが開発されている。これらのツールは、（１）ゼネレータ１０２がどんな励振データを発生し、走査経路１０４を通してロジック１０８へ供給しなければならないかを決定し、（２）走査経路１０６からのレスポンス出力から、圧縮装置１０６によりどんな試験署名の入手が期待できるのかを決定し、（３）走査経路１０４を通してのロジック１０８への励振データ、およびロジック１０８からのレスポンスデータの通信を組織的に行うには、どんなタイプのコントローラ１１０が必要なのかを決定するために、ロジック１０８および走査経路１０４への、その励振インターフェースおよびレスポンス・インターフェースを分析することができる。この分析から、上記ツールは、適当なコントローラ回路１１０、適当なゼネレータ回路１０２、および圧適当な縮装置回路１０６を生成し、図１に示すように、これら回路を走査経路１０４に接続する。図１の合成した走査ＢＩＳＴアーキテクチャを、図５の低電力走査ＢＩＳＴアーキテクチャに適合するための労力を軽減するために、好適には、以下に説明する走査経路適合方法を実行することが好ましい。
【００３２】
図９においては、走査経路１０４は、接続１１８を通してゼネレータから励振フレーム９２０を受信し、接続１２０を通して圧縮装置１０６にレスポンス・フレーム９２２を出力する。「フレーム」という用語は、単に、図３の動作状態３０４中に、ゼネレータ１０２からの励振データにより走査経路１０４を満たし、圧縮装置１０６へのレスポンスデータの走査経路１０４を空にするために必要な走査ビットの数（Ｍ）を示す。試験は、試験ロジック１０８へ、多数の励振およびレスポンス・フレームの、送信を必要とする場合がある。本発明の低電力モードの動作を達成するためには、走査経路１０４を、複数の個々の走査経路に再編成することが望ましい。この例の場合には、走査経路１０４を再編成すると、すでに説明した、三つの個々の走査経路５０６−５１０を含む、走査経路５０２が形成される。また、合成ゼネレータ１０２、合成圧縮装置１０６または合成コントローラ１１０にするために、いかなる修正を行う必要がないような方法で、走査経路１０４を走査経路５０２に適合させることが望ましい。
【００３３】
図５のところですでに説明したように、走査経路１０４内の走査セルの数（Ｍ）は、走査経路１０４が、三つの個々の走査セグメントＡ、ＢおよびＣからなり、各走査セグメントが、走査経路１０４内に、走査セル（Ｍ）の１／３（Ｍ／３）を含むように、三つに分割することができるものと仮定する。走査経路１０４の走査セグメントＡは、それぞれ、全部の励振バス１２２およびレスポンス・バス１２４の励振信号およびレスポンス信号のサブセット９１２を含む。走査経路１０４の走査セグメントＢは、それぞれ、全部の励振バス１２２およびレスポンス・バス１２４の、励振信号およびレスポンス信号のサブセット９１０を含む。走査経路１０４の走査セグメントＣは、それぞれ、全部の励振バス１２２およびレスポンス・バス１２４の、励振信号およびレスポンス信号のサブセット９１２を含む。
【００３４】
ゼネレータ１０２から、走査経路１０４内に走査した各励振走査フレーム９２０は、それぞれ、走査セグメントＡ、ＢおよびＣを満たす、ビット位置フィールド（ＣＢＡ）を持っていると見なすことができる。例えば、走査動作の後で、ビット位置フィールドＡは、セグメントＡ内にロードされ、ビット位置フィールドＢは、セグメントＢ内にロードされ、ビット位置フィールドＣは、セグメントＣ内にロードされる。同様に、走査経路１０４から圧縮装置１０６へ走査された各レスポンス走査フレーム９２２は、それぞれ、走査セグメントＡ、ＢおよびＣを空にする、ビット位置フィールド（ＣＢＡ）を持っていると見なすことができる。例えば、走査動作の後で、ビット位置フィールドＡは、セグメントＡからアンロードされ、ビット位置フィールドＢは、セグメントＢからアンロードされ、ビット位置フィールドＣは、セグメントＣからアンロードされる。走査経路１０４が、低電力構成に再編成された場合に、ゼネレータ１０２から圧縮装置１０６へ、励振フレーム９２０およびレスポンス・フレーム９２２が、それぞれ、確実に再利用することができるようにするために、以下に説明するように、再編成プロセスが実行される。
【００３５】
走査経路１０４のセグメントＡは、点線９１４で示すように、個々の走査経路Ａ５０６として構成される。走査経路１０４のセグメントＢは、点線９１６で示すように、個々の走査経路Ｂ５０８として構成される。走査経路１０４のセグメントＣは、点線９１８で示すように、個々の走査経路Ｃ５１０として構成される。走査経路Ａ、ＢおよびＣ５０６−５１０への走査入力は、接続１１８を通して、ゼネレータ１０２に送られる。走査経路Ａ、ＢおよびＣ５０６−５１０からの走査出力は、すでに説明した三状態バッファ５１２−５１６を通して、また、接続１２０を通して圧縮装置１０６に送られる。個々の各走査経路５０６−５１０は、ロジック１０８への、励振バス接続およびレスポンス・バス接続９０８−９１２を維持する。
【００３６】
走査経路１０４を動作するために使用する同じゼネレータ回路１０２および圧縮装置回路１０６を使用して、再編成した走査経路５０２を動作させると、下記の行動が行われる。この行動は、図５、図６、図７および図８のところで説明したように、走査経路５０２を制御するために、アダプタ５０４が、すでにコントローラ１１０と走査経路５０２の間に挿入されているとの仮定のもとに行われる。励振フレーム９２０およびレスポンス・フレーム９２２［ＣＢＡ］の、それぞれの入力および出力中、（１）励振ビット・フィールドＡは、レスポンス・ビット・フィールドＡが、走査経路Ａから圧縮装置１０６に直接アンロードされる時に、ゼネレータ１０２から走査経路Ａ内に直接ロードされ、（２）励振ビット・フィールドＢは、レスポンス・ビット・フィールドＢが、走査経路Ｂから圧縮装置１０６に直接アンロードされる時に、ゼネレータ１０２から走査経路Ｂ内に直接ロードされ、（３）励振ビット・フィールドＣは、レスポンス・ビット・フィールドＣが、走査経路Ｃから圧縮装置１０６に直接アンロードされる時に、ゼネレータ１０２から走査経路Ｃ内に直接ロードされる。この説明から分かるように、走査経路１０４が、すでに説明したように、走査経路５０２に再構成された場合には、走査経路５０２は、元来走査経路１０４により使用されるはずの、同じ励振フレーム、およびレスポンス・フレームを使用することができる。それ故、合成ゼネレータ回路１０２、合成圧縮装置回路１０６、または合成コントローラ回路１１０にするために修正する必要はない。
【００３７】
走査経路１０４が、走査経路５０２内で、必要な数の個々の走査経路（Ｎ）により等しく分割されない多数の走査セル（Ｍ）を含んでいる場合には、個々の走査経路の中の一つの長さを、走査フレーム９２０および９２２が正しい入力および出力を行うように、走査経路５０２を補償するために調整することができる。例えば、走査経路１０４内の走査セルの数（Ｍ）が、必要な低電力モードの動作を行うために必要な、個々の走査経路の数（Ｎ）で等しく分割できない場合には、Ｍ＋ＹがＮにより等しく分割できるように、数値（Ｙ）を加えることにより、Ｍの数値を増大することができる。このようにした場合には、Ｎ個の個々の走査経路を形成することができる。Ｎ−１個の個々の走査経路は、（Ｍ＋Ｙ）／Ｎという長さを持ち、個々の走査経路の中の一つは、（（Ｍ＋Ｙ）／Ｎ）−Ｙの長さを持つ。例えば、走査経路１０４が９７個の走査セル（Ｍ）を持つ場合には、５０２の走査経路ＡおよびＢは、それぞれ、３３個［（Ｍ＋Ｙ）／Ｎ＝（９７＋２）／３＝３３］の走査セルを含むように構成することができ、一方、走査経路Ｃは、３１個［（（Ｍ＋Ｙ）／Ｎ）−Ｙ＝（（９７＋２）／３）−２＝３１］の走査セルを含むように構成される。この例の場合には、走査フレーム９２０および９２２［ＣＢＡ］のセグメントは、セグメントＡ＝３３ビット、セグメントＢ＝３３ビット、およびセグメントＣ＝３１ビットのように見える。
【００３８】
上記走査フレーム補償技術を含むように、走査経路５０２を形成した場合には、アダプタ５０４の動作は、アダプタ５０４が、補償走査経路５０２を正しく制御することができるように調整される。図７および図８は、アダプタ５０４の回路および動作を詳細に示す。上記３３ビットの走査経路Ａ、３３ビットの走査経路Ｂ、および３１ビットの走査経路Ｃからなる、走査経路５０２に、走査フレームを送信するために、図８のアダプタのタイミング図が使用されていると仮定した場合、アダプタ５０４を下記の用に変更する必要がある。アダプタの状態マシン７０２は、図８において、それぞれ、時間的間隔８０２および８０４において、走査経路ＡおよびＢに対する、３３ビット走査動作を何時停止すべきかを決定するために、すでに説明したように、カウンタ７０４からのＣＣ１  ７３２出力を引き続くモニタする。しかし、走査経路Ｃへの走査タイミング間隔８０６は、走査タイミング間隔８０２および８０４とは異なっているので、状態マシンの動作は、走査経路Ｃに対する３１ビットの走査動作の停止するために、カウンタ７０４からの、カウント終了２（ＣＣ２）出力７３４をモニタするように変更される。走査経路Ｃに対するＣＣ２  ７３４出力は、３１ビットの走査動作を停止すべき時間を示すように設計され、一方、ＣＣ１  ７３２は、走査経路ＡおよびＢに対する、３３ビットの走査動作を停止すべき時間を表示するように設計される。
【００３９】
＜並列走査ＢＩＳＴアーキテクチャ＞
図１０は、従来の並列走査ＢＩＳＴアーキテクチャにより試験を行うように、すでに構成済みの回路１０００である。図１の一つの走査ＢＩＳＴアーキテクチャの場合にように、並列走査ＢＩＳＴアーキテクチャを合成し、埋設試験機構として機能するように、集積回路内に自動的に挿入することができる。並列走査ＢＩＳＴアーキテクチャは、ゼネレータ１００２、圧縮装置１００４、コントローラ１００８、および走査経路１−Ｎ、１０１０−１１６を含む。回路１０００の機能モード中、走査経路１−ＮのＤ−ＦＦ２０４は、回路１０００に機能性を与えるために、ロジック１００６と一緒に動作するように構成される。試験モード中、走査経路１−ＮのＤ−ＦＦ２０４は、ロジック１００６を試験するために、ゼネレータ１００２、圧縮装置１００４、およびコントローラ１００８と一緒に動作する。走査経路、１−Ｎは、経路１０４０−１０４６を通して、ロジック１００６からレスポンスを受信し、経路１０４８−１０５４を通して、ロジック１００６に励振を出力する。走査経路、１−Ｎは、経路１０１０−１０２４を通して、ゼネレータ１００２から直列励振を受信し、経路１０２６−１０３２を通して、圧縮装置１００４に直列レスポンスを出力する。走査経路、１−Ｎは、経路１０３４を通して、コントローラ１００８から、制御入力を受信し、ゼネレータ１００２は、経路１０３８を通してコントローラ１００８から制御入力を受信し、圧縮装置１００４は、回路１０３６を通して、コントローラ１００８から、制御入力を受信する。
【００４０】
回路１０００の構成が、最初に、図１０の試験構成になると、並列走査ＢＩＳＴアーキテクチャは、図１１の動作図１１００のアイドル状態１１０２になる。試験スタート信号に応じて、図１のところですでに説明したように、並列走査ＢＩＳＴアーキテクチャは、アイドル状態１１０２から動作状態１１０４に遷移する。動作状態の場合には、コントローラ１００８は、試験をスタートさせるために、ゼネレータ１００２、走査経路、１−Ｎ、および圧縮装置１００４に制御を出力する。動作状態中、走査経路１−Ｎは、ゼネレータ１００２からロジック１００６へ入力される、励振により満たされ、ロジック１００６から圧縮装置１００４へのレスポンスをゼロにする。走査経路１−Ｎが満たされ、空になると、コントローラ１００８は、次のレスポンスデータをロードするために、捕捉状態１１０６へ遷移し、その後で、ゼネレータ１００２から次の励振を入力し、圧縮装置１００４に次のレスポンスを送るために、動作状態１１０４に戻る。すべての励振パターンおよびレスポンス・パターンが適用された後で、動作状態と捕捉状態の間で遷移を繰り返し行うことにより、試験が終了し、コントローラは、アイドル状態１１０２に戻る。
【００４１】
図１０の並列走査ＢＩＳＴアーキテクチャの構造および動作は、図１の一つの走査ＢＩＳＴアーキテクチャの構造および動作に非常によく似ている。図１と図１０の走査ＢＩＳＴアーキテクチャとの間の最も注目すべき違いとしては、下記の違い等がある。（１）図１の試験構成中に、一つの走査経路１０４が形成されたのに対して、図１０の場合には、試験構成中に、複数の並列走査経路、１−Ｎが形成される。（２）ゼネレータ１０２が、走査経路１０４に、一つの励振出力１１８を出力するのに対して、図１０の場合には、ゼネレータ１００２は、走査経路、１−Ｎに対して、複数の並列励振出力１０１８−１０２４を出力する。（３）圧縮装置１０６が、走査経路１０４から、一つのレスポンス出力１２０を入力するのに対して、図１０の場合には、圧縮装置１００４は、走査経路、１−Ｎから、複数の並列レスポンス出力１０２６−１０３２を入力する。
【００４２】
図１０の並列走査ＢＩＳＴアーキテクチャは、図１の走査ＢＩＳＴアーキテクチャのところで説明したのと同じ電力消費の問題を抱えている。走査動作以降、ロジック１００６は、走査経路１−Ｎから、同時にリップル波動を行う励振入力を受信する。それ故、図１０の並列走査ＢＩＳＴアーキテクチャは、以下に説明するように、低電力並列走査ＢＩＳＴアーキテクチャに適合させることにより、試験中、より少ない電力を消費するように改善することができる。
【００４３】
＜低電力並列走査ＢＩＳＴアーキテクチャ＞
図１２は、低電力動作用に適合させた図１０の並列走査ＢＩＳＴアーキテクチャである。適合方法は、図１走査ＢＩＳＴアーキテクチャの低電力適合のところですでに説明したように下記のステップを含む。ステップ１は、図１０の走査経路１−Ｎ、１０１０−１０１６を、図１２の走査経路１−Ｎ、１２０２−１２０８への再構成を含む。この場合、各走査経路１−Ｎ、１２０２−１２０８は、そのそれぞれの入力１０１８−１０２４と、その各出力１０２６−１０３２との間に、複数の個々の走査経路を含む。この例の場合には、各走査経路１−Ｎ、１２０２−１２０８は、図１の走査経路１０４が図５の走査経路５０２に再構成されたように、個々の走査経路Ａ、ＢおよびＣに、すでに再構成されているものと仮定する。ステップ２は、コントローラ１００８と走査経路１−Ｎ、１２０２−１２０８との間への、アダプタ１２１０の挿入を含む。この例の場合には、アダプタ１２１０は、それが各走査経路１−Ｎ、１２０２−１２０８内の、個々の走査経路Ａ、ＢおよびＣを動作するという点で、アダプタ５０４に非常によく似ている。それ故、アダプタ１２１０の動作については、以下に簡単に説明する。
【００４４】
図１３の動作図が示すように、アダプタ１２１０は、コントローラ１００８に応答して、動作状態１１０４に入り、（１）ゼネレータ１００２から励振を入力し、圧縮装置１００４にレスポンスを出力するために、制御バス１２１２を通して、走査経路１２０２−１２０８の走査経路Ａを同時に動作し、その後で、（２）ゼネレータ１００２から励振を入力し、圧縮装置１００４にレスポンスを出力するために、制御バス１２１２を通して、走査経路１２０２−１２０８の走査経路Ｂを同時に動作し、（３）ゼネレータ１００２から励振を入力し、圧縮装置１００４にレスポンスを出力するために、制御バス１２１２を通して、走査経路１２０２−１２０８の走査経路Ｃを同時に動作する。アダプタ１２１０は、コントローラが捕捉状態に入った場合に、走査経路１２０２−１２０８の走査を中止し、コントローラが、動作状態１１０４に再度入った場合に、走査経路１２０２−１２０８の走査経路Ａ、ＢおよびＣに対して、上記走査動作シーケンスを再開する。試験が終了すると、コントローラ１００８は、アイドル状態１１０２に入り、アダプタ１２１０は動作不能になる。この説明から、アダプタ１２１０の動作は、アダプタ１２１０が、その制御状態図のシーケンス１３０２中に、複数の走査経路、複数の走査経路Ｂ、および複数の走査経路Ｃを制御する点を除けば、アダプタ５０４の動作と同じものであることが分かる。反対に、アダプタ５０４は、その制御状態図のシーケンス６０２中に、一本の走査経路Ａ、一本の走査経路Ｂ、および一本の走査経路Ｃだけを制御する。
【００４５】
＜低電力走査ＢＩＳＴアーキテクチャの直接合成＞
低電力動作用の従来の走査ＢＩＳＴアーキテクチャを適合する方法について説明してきたが、本発明の低電力の利点を理解すれば、試験合成ツールは、低電力走査ＢＩＳＴアーキテクチャに直接合成するように改善される。低電力走査ＢＩＳＴアーキテクチャの直接合成の場合には、上記適合ステップを行う必要がなくなる。何故なら、上記ステップを合成プロセスに内蔵させることができるからである。下記の例は、本発明の低電力走査ＢＩＳＴアーキテクチャを説明している。何故なら、図１４および図１６の合成した低電力走査ＢＩＳＴアーキテクチャ内に、内蔵させることができるからである。
【００４６】
図１４は、一つの走査経路の低電力走査ＢＩＳＴアーキテクチャの、例示としての合成を示す。この図は、走査ＢＩＳＴアーキテクチャの合成に含まれる、走査経路１０４を走査経路５０２に再構成する、上記適合ステップを示す。この図は、また、走査ＢＩＳＴアーキテクチャの合成内に含まれる、走査経路５０２の走査経路Ａ、ＢおよびＣに個々にアクセスするように、動作することができる制御を行う上記適合ステップも示す。合成した低電力コントローラ１４０２は、図５の上記コントローラ１１０およびアダプタ５０４の制御機能を、一つの制御回路に統合する。コントローラ１４０２は、図１５のコントローラ状態図に従って動作する。コントローラ１４０２は、図６のアイドル状態３０２に対応するアイドル状態１５０２を含み、図６の動作状態３０４および６０４−６０８に対応する状態１５０４−１５０８、および図６の捕捉状態３０６に対応する捕捉状態１５１０を含む。
【００４７】
図１６は、並列走査経路低電力走査ＢＩＳＴアーキテクチャの例示としての合成である。走査ＢＩＳＴアーキテクチャの合成内に含まれる走査経路１０１０−１０１６を走査経路１２０２−１２０８に再構成する、上記適合ステップを示す。この図は、また、走査ＢＩＳＴアーキテクチャの合成内に含まれる走査経路１２０２−１２０８の走査経路Ａ、ＢおよびＣに個々にアクセスするように、動作することができる制御を行う上記適合ステップも示す。合成した低電力コントローラ１６０２は、図１２の上記コントローラ１００８およびアダプタ１２１０の制御機能を一つの制御回路に統合する。コントローラ１６０２は、図１７のコントローラ状態図に従って動作する。このコントローラ１６０２は、図１３のアイドル状態１１０２に対応するアイドル状態１７０２を含み、図１３の動作状態１１０４および１３０４−１３０８に対応する動作状態１７０４−１７０８、および図１３の捕捉状態１１０６に対応する捕捉状態１７１０を含む。
【００４８】
＜スケール可能な走査ＢＩＳＴアーキテクチャ＞
本発明の上記説明から予想することができるように、低電力走査ＢＩＳＴアーキテクチャにより試験中の、ロジック回路の電力消費は、低電力走査経路内の個々の走査経路の数が増大するにつれて低減する。例えば、所与の従来の走査経路を、二つの個々の走査経路を備える、一つの低電力走査経路に内蔵させると、最大５０％電力消費を低減することができる。何故なら、動作中、二つの個々の各走査経路は、従来の走査経路により充電および放電された、ロジック回路のキャパシタンスの１／２だけを潜在的に別々に充電し、放電するからである。さらに、同じ従来の走査経路を、三つの個々の走査経路を備える低電力走査経路にまとめると、最大６６％電力消費を低減することができる。何故なら、動作中、三つの個々の各走査経路は、従来の走査経路により充電および放電された、ロジック回路のキャパシタンスの、１／３だけを潜在的に別々に充電し、放電するからである。さらに、同じ従来の走査経路を、四つの個々の走査経路を備える低電力走査経路にまとめると、最大７５％電力消費を低減することができる。何故なら、動作中、四つの個々の各走査経路は、従来の走査経路により充電および放電された、ロジック回路のキャパシタンスの、１／４だけを潜在的に別々に充電し、放電するからである。このことから、本発明を使用すれば、合成ツールに、ある回路の試験動作の必要な低電力モードに適合するように、所与の合成走査ＢＩＳＴアーキテクチャの電力消費をスケーリングする能力を与えることができることが分かる。
【００４９】
＜スケール可能な走査ＢＩＳＴノイズ低減＞
本発明の上記説明から予想することができるように、低電力走査ＢＩＳＴアーキテクチャにより試験中のロジック回路の電力消費は、低電力走査経路内の個々の走査経路の数が増大するにつれて低減する。例えば、所与の従来の走査経路を、二つの個々の走査経路を備える一つの低電力走査経路に内蔵させると、最大５０％電力消費を低減することができる。何故なら、動作中、二つの個々の各走査経路は、従来の走査経路により充電および放電されたロジック回路のキャパシタンスの１／２だけを潜在的に別々に充電し、放電するからである。さらに、同じ従来の走査経路を、三つの個々の走査経路を備える低電力走査経路にまとめると、最大６６％電力消費を低減することができる。何故なら、動作中、三つの個々の各走査経路は、従来の走査経路により充電および放電された、ロジック回路のキャパシタンスの１／３だけを潜在的に別々に充電し、放電するからである。さらに、同じ従来の走査経路を、四つの個々の走査経路を備える低電力走査経路にまとめると、最大７５％電力消費を低減することができる。何故なら、動作中、四つの個々の各走査経路は、従来の走査経路により充電および放電された、ロジック回路のキャパシタンスの１／４だけを潜在的に別々に充電し、放電するからである。このことから、本発明を使用すれば、合成ツールに、ある回路の試験動作の必要な低電力モードに適合するように、所与の合成走査ＢＩＳＴアーキテクチャの電力消費をスケーリングする能力を与えることができることが分かる。
【００５０】
図の実施形態を参照しながら本発明を説明してきたが、通常の当業者であれば、これら実施形態を種々に変更することができ、またこれらの変更も本発明の精神および範囲内に含まれることを理解することができるだろう。従って、通常の当業者であれば、特許請求の範囲に記載する精神および範囲から逸脱することなしに、種々に修正することができる。
【００５１】
走査ＢＩＳＴアーキテクチャは、通常、集積回路内のデジタル回路を試験するために使用される。本発明は、従来の走査ＢＩＳＴアーキテクチャを、低電力走査ＢＩＳＴアーキテクチャに適合する方法を記載する。本発明の低電力走査ＢＩＳＴアーキテクチャは、走査ＢＩＳＴアーキテクチャの試験時間を維持する一方で、従来の走査ＢＩＳＴアーキテクチャと比較した場合、動作電力をかなり低減することができる。低電力走査ＢＩＳＴアーキテクチャは、集積回路／ダイの製造業者にとって有利なものである。何故なら、この低電力走査ＢＩＳＴアーキテクチャにより、集積回路／ダイ内に埋設されている、（ＤＳＰまたはＣＰＵのコア回路のような）、多数の回路を、集積回路／ダイ内であまり多くの電力を消費しないで、平行して試験することができるからである。この低電力走査ＢＩＳＴアーキテクチャは、無線電話のような携帯用のバッテリーで動作するシステムの設計者にとっても有利なものである。何故なら、システム内の集積回路を、従来の走査ＢＩＳＴアーキテクチャが必要とする、バッテリーの内蔵エネルギーの一部を使用するだけで、この低電力走査ＢＩＳＴアーキテクチャにより、電力を供給して、自分自身で試験することができるからである。
【００５２】
以上の説明に関して更に以下の項を開示する。
（１）  低電力動作用の合成走査ＢＩＳＴアーキテクチャを適合する方法であって、
前記走査ＢＩＳＴアーキテクチャの走査経路を、それぞれが、一つの走査入力と一つの走査出力を持つ多数の個々の走査経路セクションに分割するステップと、
各走査経路セクションの前記走査入力の間に一つの接続を形成するステップと、
各走査経路セクションの前記走査出力の間に一つの接続を形成するステップと、
個々の走査制御出力を持つ走査制御回路を供給するステップと、
前記個々の各制御出力と前記走査経路セクションの中の一つの間に個々の接続を形成するステップとを含む方法。
（２）  集積回路内の回路の走査ＢＩＳＴ試験構成であって、
それぞれが、一つの走査入力と、一つの走査出力と、一つの制御入力を持つ複数の走査経路と、
一つの制御入力と一つの励振データ出力を持つゼネレータ回路と、
一つの制御入力および一つのレスポンスデータ入力を持つ圧縮装置回路と、
前記走査経路、ゼネレータ回路、および圧縮装置回路の前記制御入力に制御出力を供給する制御回路と、
前記ゼネレータ回路の前記励振データ出力と前記複数の走査経路の前記走査入力との間に形成された第一の接続と、
前記圧縮装置回路の前記レスポンスデータ入力と前記複数の走査経路の前記走査入力との間に形成された第二の接続とを備える走査ＢＩＳＴ試験構成。
（３）  集積回路内の回路の走査ＢＩＳＴ試験構成であって、
第一の制御入力を持つ走査経路と、
第二の制御入力を持つゼネレータと、
第三の制御入力を持つ圧縮装置と、
第一の制御出力を持つ第一のコントローラと、
第四の制御入力と第二の制御出力を持つ第二のコントローラと、
前記第一の制御出力と、前記第二、第三、および第四の制御入力との間の接続と、
前記第二の制御出力と前記第一の制御入力との間の接続を備える走査ＢＩＳＴ試験構成。
（４）  低電力走査ＢＩＳＴアーキテクチャに適合される走査ＢＩＳＴアーキテクチャ。ゼネレータ１０２、圧縮装置１０６、およびコントローラ１１０は、従来技術のものと同じものである。従来技術の走査ＢＩＳＴアーキテクチャと、低電力走査ＢＩＳＴアーキテクチャとの間の違いとしては、走査経路Ａ  ５０６、走査経路Ｂ  ５０８および走査経路Ｃ  ５１０を挿入するために、周知の走査経路を走査経路５０２に修正したこと、およびコントローラ１１０と走査経路５０２との間の制御経路１１４内にアダプタ回路５０４を挿入したこと等がある。
【図面の簡単な説明】
【図１】図１は、ある回路を試験中に構成することができる従来の走査ＢＩＳＴアーキテクチャである。
【図２】図２は、走査経路内で使用することができる従来の走査セルの一例である。
【図３】図３は、試験中のコントローラの動作の簡単な例である。
【図４】図４は、走査動作中に、コントローラが、走査経路に、ＳＣＡＮＥＮＡ信号およびＳＣＡＮＣＫ信号を出力する方法のタイミング例である。
【図５】図５は、本発明の低電力走査ＢＩＳＴアーキテクチャにすでに適合させた、図１の走査ＢＩＳＴアーキテクチャである。
【図６】図６は、試験中、コントローラおよびアダプタ回路の結合動作の簡単な例である。
【図７】図７は、アダプタ回路のある実施形態である。
【図８】図８は、走査タイミング図である。
【図９】図９は、走査経路である。
【図１０】図１０は、構成済みの回路を示す。
【図１１】図１１は、動作図である。
【図１２】図１２は、低電力動作用に適合させた図１０の並列走査ＢＩＳＴアーキテクチャである。
【図１３】図１３は、動作図である。
【図１４】図１４は、一つの走査経路の低電力走査ＢＩＳＴアーキテクチャの例示としての合成を示す。
【図１５】図１５は、コントローラ状態図である。
【図１６】図１６は、並列走査経路低電力走査ＢＩＳＴアーキテクチャの例示としての合成である。
【図１７】図１７は、コントローラ状態図である。
【符号の説明】
１０８  口ジック
２０８  デンタ走査入力
２１４  走査出力
２１６  励振経路
４０２  時間的間隔
４０４  時間的間隔
５０２  走査回路
５１２  バッファ
５１４  バッファ
５１６  バッファ
５２６  並列共振入力
５３０  並列共振入力
５３４  並列共振入力
５２８  並列レスポンス
５３０  並列レスポンス
５３２  並列レスポンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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