(57)【特許請求の範囲】
【請求項１】
シリコンが除去されうるシリコン層の露出表面領域を決める工程、
前記シリコン層の部分を除去して、前記シリコン層の露出表面領域から前記シリコン層に伸びるトレンチの中間区域を形成させる工程、
シリコンが除去されうる前記シリコン層の付加的露出表面領域を決める工程、
前記シリコン層にＰ−型不純物を注入してボディ領域を形成させる工程、
前記シリコン層の一部を除去し前記シリコン層の付加的部分を除去して、前記シリコン層の付加的露出表面領域から前記シリコン層に伸びる前記トレンチの外部区域を、前記トレンチの中間区域が、前記トレンチの外部区域よりも深く前記シリコン層に伸びるように形成させる工程、
前記トレンチを部分的に満たすゲート電極を、前記トレンチの外部区域より下方でゲート電極が前記トレンチを満たすように形成する工程、
Ｎ−型不純物を注入することにより前記シリコン層のボディ領域に、ボディ領域の表面に沿って前記トレンチの外部区域の下方に直接的に伸びる第１の領域を形成させる工程、
前記トレンチの上面を横切って伸びる誘電体層を形成する工程、
前記トレンチの外部区域よりも下方に位置する第１の領域の部分のみが残り第１の領域の残った部分が半導体デバイスのソース領域を形成し、且つボディ領域の表面領域が露出されるまで、露出されたシリコンを除去する工程、
を含み、
前記露出されたシリコンを除去する工程は、誘電体層の側壁を露出させることを含み、各ソース領域の露出された側壁とともに誘電体層の側壁が、ボディ領域及びソース領域と接触させるためのコンタクト穴の側壁を形成する、
半導体デバイスの製造方法。
【請求項２】
トレンチが側壁を有し、
前記シリコン層の付加的部分を除去する工程は、前記トレンチの外部区域に位置する側壁の部分が、前記トレンチの中間区域に位置する側壁の部分によって決定される穴よりも大きい穴を決め、前記トレンチの外部区域に位置する前記側壁の部分が、前記トレンチの中間区域に位置する側壁の部分に隣接する前記シリコン層の部分の上方に直接伸びるように、前記トレンチの側壁を形成する、請求項１記載の方法。
【請求項３】
シリコン層の露出表面領域を決める工程が、絶縁層の一部を形成及び除去して、シリコン層の露出表面領域を決めることを含み、
シリコン層の付加的露出表面領域を決める工程が、絶縁層の残りの領域を等方的エッチングして、前記シリコン層の付加的表面領域を露出させることを含む、請求項１記載の方法。
【請求項４】
前記トレンチが側壁を有し、
ゲート電極を形成させる工程が、少なくとも前記トレンチの側壁に沿って伸びるゲート絶縁体を形成させる工程、ポリシリコンを蒸着させる工程、及び、前記トレンチの外部区域より下方でポリシリコンが前記トレンチを部分的に満たすように、ポリシリコンをエッチバックする工程、
を含む、請求項１記載の方法。
【請求項５】
前記シリコン層は、基板の上に伸びるエピタキシャル層と、エピタキシャル層中にあるボディ領域とを有し、
エピタキシャル層、基板及び第１の領域は、ボディ領域とは逆の導電型を有する、請求項１記載の方法。
【請求項６】
誘電体層を形成させる工程は、
前記トレンチ及びボディ領域の上に伸び、ゲート電極の上に、前記トレンチの残りの部分を満たす誘電体層を形成させる工程、
誘電体フローを行ない、誘電体層の上面を平面状にする工程、及び、
シリコンに達するまで、誘電体層を均一にエッチングする工程であり、シリコンに達するに際して、（ｉ）前記トレンチの上面にわたって伸びる誘電体層の部分だけが残り、かつ（ｉｉ）第１の領域の表面領域が露出される工程、
を含む、請求項１記載の方法。
【請求項７】
ボディ領域の露出された表面領域に沿って、ボディ領域と同じ導電型の高濃度にドープした領域を形成させる工程、及び、
金属層を形成させて、高濃度にドープした領域及びソース領域を接触させる工程、
をさらに含む、請求項１記載の方法。
【請求項８】
シリコン層の上に絶縁層を形成させる工程、
絶縁層の予め決められた部分を除去して、シリコン層の隔離された露出表面領域を決める工程、
第１のシリコンエッチングを行ない、シリコン層の隔離された露出表面領域からシリコン層に伸びる複数のトレンチそれぞれの中間区域を形成させる工程、
絶縁層の残りの領域を等方的にエッチングして、シリコン層の付加的表面領域を露出させる工程、及び、
第２のシリコンエッチングを行ない、シリコン層の付加的露出表面領域からシリコン層に伸び、各トレンチの中間区域が、その外部区域よりも深くシリコン層に伸びるように、各トレンチの外部区域を形成させる工程、
前記各トレンチを部分的に満たすゲート電極を、各トレンチの外部区域の下まで各トレンチを部分的に満たすポリシリコン層を形成させることにより形成する工程、
前記シリコン層にＰ−型不純物を注入してボディ領域を形成させる工程、
隣接するトレンチの間にＮ−型不純物を注入することにより、前記シリコン層のボディ領域に、ボディ領域の表面に沿って前記トレンチの外部区域の下方に直接的に伸びる第１の領域を形成させる工程、
前記トレンチの上面を横切って伸びる誘電体層を形成する工程、及び、
前記トレンチの外部区域よりも下方に位置する第１の領域の部分のみが残り第１の領域の残った部分がＭＯＳＦＥＴのソース領域を形成し、且つ各ボディ領域の表面領域が露出されるまで、露出されたシリコンを除去する工程、を含み、
前記露出されたシリコンを除去する工程は、ソース領域の露出された側壁とともに各トレンチ中の誘電体層の側壁が、２つの隣接するトレンチ毎の間にコンタクト穴を形成させるように、各トレンチ中の誘電体層の側壁を露出させることを含む、
トレンチＭＯＳＦＥＴの製造方法。
【請求項９】
各トレンチが側壁を有し、
第２のシリコンエッチングを行うステップは、前記トレンチの外部区域に位置する側壁の部分が、前記トレンチの中間区域に位置する側壁の部分によって決定される穴よりも大きい穴を決め、前記トレンチの外部領域に位置する前記側壁の部分が、前記トレンチの中間区域に位置する側壁の部分に隣接する前記シリコン層の部分の上方に直接伸びるように、各トレンチの側壁を形成させる、請求項８記載の方法。
【請求項１０】
各トレンチが側壁を有し、
ゲート電極を形成する工程が、
少なくとも各トレンチの側壁に沿って伸びるゲート絶縁体を形成させることをさらに含む、請求項８記載の方法。
【請求項１１】
シリコン層は、トレンチが形成されるエピタキシャル層を有し、
各ボディ領域が、エピタキシャル層とは逆の導電型であり且つ隣接するトレンチ間のエピタキシャル層中に形成され、しかも、
各第１の領域が、対応する各ボディ領域とは逆の導電型である、請求項１０記載の方法。
【請求項１２】
誘電体層を形成する工程は、各トレンチ及び各ボディ領域の上に伸び、対応するゲート電極の上で各トレンチの残りの部分を満たす誘電体層を形成することを含む、請求項１１記載の方法。
【請求項１３】
金属層を形成させ、コンタクト穴を通して、各ボディ領域の露出された表面領域とソース領域の露出された側壁とを接触させることをさらに含む、請求項１２記載の方法。
【請求項１４】
誘電体層を形成する工程が、さらに、
誘電体フローを行ない、誘電体層の上面を平面化すること、及び、
シリコンに達するまで、誘電体層を均一にエッチングし、シリコンに達する際、（ｉ）各トレンチの上面にわたって伸びる誘電体層の部分のみが残り、かつ（ｉｉ）各第１の領域の表面領域が露出されること、
を含む、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本発明は、半導体ＭＯＳＦＥＴ技術に関し、より詳しくは、自己整合性を有するトレンチＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴｓ（金属酸化膜半導体型電界効果トランジスタ）は、半導体産業で周知である。パワーＭＯＳＦＥＴｓの１つの種類は、垂直導電型トレンチＭＯＳＦＥＴである。このようなＭＯＳＦＥＴの断面図を図１に示す。ＭＯＳＦＥＴ  １００は、ゲート誘電体１１０によりボディ領域１１４から絶縁されたポリシリコンゲート１１２をそれぞれ含むトレンチ１１１を有する。ソース領域１１６は、トレンチ１１１のそれぞれの辺に位置する。誘電体層１２０は、覆っている金属層１２６からゲート１１２を絶縁する。基板領域１０２は、ＭＯＳＦＥＴ  １００のドレインを形成する。
【０００３】
ＭＯＳＦＥＴ  １００が、オン状態にバイアスをかける場合、電流は、ソース領域１１６と基板１０２との間を垂直に流れる。オン状態でのＭＯＳＦＥＴ  １００の電流容量は、ソース抵抗（Ｒｄｓon）に対するドレインの関数である。ＭＯＳＦＥＴの電流可能出力を向上させるために、Ｒｄｓonを低減させる必要がある。トレンチＭＯＳＦＥＴのＲｄｓonを低減させる１つの方法は、トレンチ密度を増加させること（すなわち、単位面積あたりのトレンチ数を増加させること）である。これは、セルピッチの縮小により達成されてもよい。しかしながら、ＭＯＳＦＥＴｓのセルピッチの縮小は、ＭＯＳＦＥＴセル構造及びＭＯＳＦＥＴを製造するために用いられる特定のプロセスレシピの詳細により制限される。セルピッチの縮小は、フォトリソグラフィーツールが分解するよう形状が決められている最小限界寸法、設計基準寸法により決まる異なるセル領域間の最小要求間隔及びミスアラインメント許容範囲のような製造プロセス技術の限界により、さらに困難になる。
【０００４】
トレンチＭＯＳＦＥＴ  １００の最小セルピッチを決める種々の寸法が、図１に示される。寸法Ａは、フォトリソグラフィーツールが分解するよう形状が決められている最小トレンチ幅であり、寸法Ｂは、フォトリソグラフィーツールが分解するよう形状が決められている最小コンタクト穴であり、寸法Ｃは、設計基準寸法により決まる最小トレンチ−対−接触間隔であり、寸法Ｄは、接触整合誤差許容範囲又はミスアラインメント許容範囲である。ＭＯＳＦＥＴ  １００の最小セルピッチは、Ａ＋Ｂ＋２Ｃ＋２Ｄに相当する。プロセス技術を複雑化させることなくこれらの寸法のいずれかを縮小することは、達成することが困難である。
【０００５】
したがって、プロセスの複雑性を増加させることなく、トレンチＭＯＳＦＥＴのセルピッチが、縮小されうる新たなアプローチが望まれる。
【発明の開示】
【０００６】
発明の簡単な要旨
本発明の実施態様によれば、半導体デバイスは、以下のように形成される。シリコンが除去されうるシリコン層の露出表面領域が決められる。シリコン層の一部が除去されて、シリコン層の露出表面領域から前記シリコン層に伸びるトレンチの中間区域を形成する。シリコンが除去されるシリコン層の付加的露出表面領域が決められる。前記シリコン層の付加的部分が除去されて、トレンチの外部区域が前記シリコン層の前記付加的露出表面区域から前記シリコン層に伸びるようにトレンチの外部区域を形成する。前記トレンチの中間区域は、トレンチの外部区域よりもより深く伸びる。
【０００７】
他の実施態様において、前記トレンチの外部区域より下方に前記トレンチを部分的に満たすゲート電極が形成される。
【０００８】
他の実施態様において、前記シリコン層は、ボディ領域を備える。不純物を注入して、ボディ領域に第１の領域を形成させる。前記第１の領域は、ボディ領域の表面に沿って前記トレンチの外部区域の下方に直接的に伸びる。
【０００９】
他の実施態様において、前記トレンチの上面を横切って伸びる誘電体層が形成される。露出されたシリコンは、（ｉ）第１の領域の、前記トレンチの外部区域よりも下方に実質的に直接的に位置する部分のみが残り、第１の領域の残った部分が半導体デバイスのソース領域を形成し、かつ（ｉｉ）ボディ領域の表面領域が露出しはじめるまでに除去される。
【００１０】
他の実施態様において、各ソース領域の露出された側壁に加えて、誘電体の側壁が露出される。誘電体層の露出された側壁は、ボディ領域及びソース領域と接触させるためのコンタクト穴の側壁を形成する。
【００１１】
本発明の他の実施態様によれば、半導体デバイスは、以下のように形成される。マスク層は、シリコン層の上に形成される。前記マスク層は、前記シリコン層の表面領域を露出させる穴を有する。前記シリコン層は、マスク層穴を通して、前記シリコン層の碗形の部分を除去するように、等方的にエッチングされる。碗形の部分は、前記シリコン層の露出された表面領域及びマスク層の下部に直接伸びる外部部分に沿って中間部分を有する。マスク層の下部に直接伸びる除去されたシリコン層の外部領域は、トレンチの外部区域を形成する。前記シリコン層の付加的部分は、前記トレンチの外部区域よりも前記シリコン層に、より深く伸びる前記トレンチの中間区域を形成させるように、マスク層穴を通して除去される。
【００１２】
本発明の他の実施態様によれば、半導体デバイスを以下のように形成させる。複数のトレンチが、シリコン層に形成される。第１の導電型の第１の領域は、前記シリコン層中で形成される。各トレンチの上部部分を満たす絶縁層を形成する。露出されたシリコンは、少なくとも（ｉ）各トレンチの絶縁層の端部が露出され、（ｉｉ）第１の領域の各トレンチの側壁に隣接する部分のみが残るまで、除去される。各トレンチの側壁に隣接する第１の領域の残りの部分は、半導体デバイスのソース領域を形成する。
【００１３】
本発明の他の実施態様によれば、半導体デバイスは、シリコン層中にトレンチを有する。ソース領域は、前記トレンチの各側壁に隣接するシリコン層中にある。トレンチ側壁は、前記トレンチ側壁が、各ソース領域の少なくとも１部分の上方で直接伸びるように、前記シリコン層に沿って形成される。
【００１４】
他の実施態様において、ゲート電極は、前記トレンチを部分的に満たすが、前記トレンチ側壁に沿って、各ソース領域に重なる。絶縁層は、ゲート電極の上で、前記トレンチの残りの部分を実質的に満たす。対応するソース領域の側壁とともに前記トレンチの絶縁層の側壁は、少なくともソース領域と接触させられるコンタクト穴の側壁を形成する。
【００１５】
他の実施態様において、ボディ領域は、各トレンチの側壁に隣接し、ボディ領域は、ソース領域のものと逆の半導体型である。金属層は、ボディ領域と、コンタクト穴を介してソース領域と接触する。
【００１６】
本発明の他の実施態様によれば、半導体デバイスは、シリコン層中に複数のトレンチを有する。絶縁層は、各トレンチの上部を満たす。ソース領域は、各トレンチの側壁に隣接するシリコン層中にある。対応するソース領域の側壁とともに各絶縁層の側壁が、２つの隣接するトレンチ毎の間にコンタクト穴を形成する。
【００１７】
以下の詳細な説明及び添付の図面により、本発明の本質及び利点をよりよい理解を与える。
【発明を実施するための最良の形態】
【００１８】
発明の詳細な説明
【００１９】
本発明によれば、プロセスの複雑性を増加させることなくセルピッチ縮小をもたらす、自己整合性を有するトレンチＭＯＳＦＥＴの構造及び製造方法が開示される。１つの実施態様では、トレンチは、エピタキシャル層内に形成される。ソース領域とともに、各トレンチの上端部分に沿って形成された絶縁層は、ソース領域に接触する隣接するトレンチとボディ領域との間のコンタクト穴を決める。この構造及びトレンチの製造方法は、トレンチに自己整合したソース領域とコンタクト穴とを有するＭＯＳＦＥＴをもたらす。これは、従来技術のＭＯＳＦＥＴ１００（図１）のセルピッチの２Ｄ部分を除去し、寸法Ｂを縮小させ、こうして、いかなるプロセスの複雑さを導入することなく、縮小されたセルピッチを得ることを可能にする。
【００２０】
図２Ａ−２Ｋは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段顔での断面図である。図２Ａにおいて、低濃度でドープしたＮ−型エピタキシャル層２０４は、高濃度にドープしたＮ−型基板２０２の上に伸びる。２，０００−１０，０００Åの範囲の厚さを有するシリコンエッチに耐性である物質の層は、エピタキシャル層２０４上に形成される。１つの実施態様では、約５，０００Åの厚さの酸化物層を用いる。マスキングステップを用い、シリコンエッチに耐性な物質の層の予め定められた部分を、領域２０６のみが残るように除去する。酸化物層が用いられる前記実施態様において、慣用のドライエッチング又はウェットエッチングを用いて、前記酸化物層の予め定められた部分を除去してもよい。
【００２１】
図２Ｂにおいて、複数のトレンチの中間区域２０８を形成させるように、第１のシリコンエッチングが行なわれる。領域２０６間の間隔は、０．２−２．０μｍの範囲である中間区域２０８の幅を決める。中間区域２０８は、エピタキシャル層２０４の露出された表面領域から０．５−３．０μｍの範囲の深さに伸びる。１つの実施態様において、中間区域２０８の幅及び深さは、それぞれ、約０．３５μｍ及び１．０μｍである。シリコンをエッチングする慣用の方法、例えば、反応性イオン・エッチング（ＲＥＩ）を、トレンチの中間区域２０８を形成させるのに用いてもよい。
【００２２】
図２Ｃにおいて、領域２０６の部分を除去して、エピタキシャル層２０４の付加的表面領域２０７を露出させる。したがって、１，０００−９，０００Åの範囲の厚さを有するより小さい領域２０６ａが残る。領域２０６が酸化物のものである実施態様において、領域２０６は、約２，５００Åの厚さを有するより小さい酸化物領域２０６ａが残るように、等方的にエッチングされる。
【００２３】
図２Ｄにおいて、第２のシリコンエッチングを行ない、エピタキシャル層２０４の部分を、その露出された表面に沿って除去し、それにより、トレンチの外部区域２０８ｂを形成させる。示されるように、中間区域２０８ａは、外部区域２０８ｂよりも深く伸びる。外部区域２０８ｂは、エピタキシャル層２０４の表面領域２０８ｂから０．１−１．０μｍの範囲の深さに伸びる。１つの実施態様において、外部区域２０８ｂの深さは、約０．４μｍである。ここで留意すべきは、また、第２のシリコンエッチングは、中間区域２０８の底部に沿って、シリコンを除去するが、そうする必要はないことである。第１のシリコンエッチングのように、慣用のシリコンエッチング方法、例えば、反応性イオン・エッチング（ＲＥＩ）を、第２のシリコンエッチングに用いてもよい。
【００２４】
図２Ａ−２Ｄは、深い中間区域と浅い外部区域とを有するトレンチを形成する１つの方法を示すが、本発明は、この特定の方法に限定されるものではない。例えば、同様の物理的特徴を有するトレンチを形成する別法を、図４Ａ及び４Ｂに示す。例えば、図２Ａ等の場合、酸化物又はフォトレジストの孤立領域２０６を形成後、等方性のシリコンエッチングが行なわれ、穴２０３が、図４Ａに示されるように、隣接する領域２０６間のエピタキシャル層２０４中につくりだされる。等方性のエッチングは、示されるように領域２０６の下からシリコンを除去する。ついで、領域２０６を損なわないように保ち、慣用のシリコンエッチングを行ない、図４Ｂに示されるようにトレンチのより深い中間区域２０３ａを形成させる。以上のように、各トレンチは、深い中間区域２０３ａと２０６の下に伸びる浅い外部区域２０３ｂを有する。
【００２５】
図２Ａ−２Ｋからすると、図２Ｅにおいて、残りの領域２０６ａは、プロセスのこのステージで、任意に除去されてもよい。ついで、絶縁層２１０は、慣用の方法を用いて、エピタキシャル層２０４の表面に沿って形成される。そのため、トレンチの側壁は、絶縁層２１０で覆われる。絶縁層２１０は、５０−１，０００Åの範囲の厚さを有する。１つの実施態様では、絶縁層２１０は、約４００Åの厚さを有するゲート酸化物である。
【００２６】
ついで、慣用のポリシリコンシリコン蒸着技術を用いて、１，０００−１５，０００Åの範囲の厚さを有するポリシリコン層２１２を、絶縁層２１０の上に蒸着させ、トレンチを満たす。１つの実施態様では、ポリシリコン層２１２は、約５，５００Åの厚さを有し、不純物でドープされる。さらに他の実施態様では、ポリシリコン層２１２を形成させるに先立ち、厚い絶縁層を、トレンチの中間区域２０８ａの底部に沿って形成させる。これは、ＭＯＳＦＥＴのゲート容量を有利に低減する。
【００２７】
図２Ｆにおいて、ポリシリコン層２１２をエッチバックし、トレンチの中間区域２０８ａ中のゲート２１２ａを形成させる。ポリシリコン層２１２を、その上面が、トレンチの外部区域２０８ｂの下方に埋め込まれるように、エッチバックする。これは、ポリシリコンが、別のやり方で、ゲートとソースとが短絡し、また、プロセスにおいて、よりあとで行なわれる、ソース及びボディ注入をブロックしてもよいトレンチの外部区域２０８ｂ中に残らないことを保証する。しかしながら、ポリシリコン層２１２がエッチバックされる程度を、注意深く制御して、ゲートの少なくとも１部分が、後の工程で形成されるソース領域と重なることを保証しなけらばならない。慣用のポリシリコンエッチング技術を、ポリシリコン層２１２をエッチバックするのに用いてもよい。
【００２８】
ついで、Ｐ−型ボディ領域２１４は、ホウ素等のＰ−型不純物を注入することにより、隣接するトレンチ間のエピタキシャル層２０４中に形成される。Ｐ−型注入は、矢印２１８により象徴的に示され、マスクが必要とされないことを示す。ボディ領域２１４は、目的となるチャネル長により最初に決定される深さまで、エピタキシャル層２０４に伸びる。つぎに、高濃度にドープしたＮ−型領域２１６が、砒素、リン等のＮ−型不純物を注入することにより、ボディ領域２１４中に形成される。Ｎ−型領域２１６は、ボディ領域２１４の上面に沿って、トレンチの外部区域２０８ｂの下に直接的に伸びる。Ｎ−型注入は、矢印２１９で象徴的に示され、この注入にはマスキングが必要とされないことを示す。慣用のイオン注入技術を、両方の注入工程に用いてもよい。
【００２９】
図２Ｇにおいて、ＢＰＳＧ等の誘電体層２２０を、慣用の技術を用いて、全構造にわたって形成する。誘電体層２２０は、２，０００−１５，０００Åの範囲の厚さを有する。１つの実施態様において、誘電体層２２０の厚さは、約８，０００Åである。つぎに、慣用の誘電体フロー工程を行ない、図２Ｈに示される平面を得る。ついで、誘電体層２２０ａは、図２Ｉに示されるように、シリコンが到達するまでエッチングされる。誘電体エッチング後、トレンチに十分に含まれる誘電体領域２２０ｂは、Ｎ−型領域２１６の表面領域が露出されたまま残る。
【００３０】
図２Ｊにおいて、慣用のシリコンエッチングを行ない、コンタクト穴２２２を形成させる。Ｎ−型領域２１６ａの上部に沿って、ボディ領域２１４の最上層を除去するように、十分量のシリコンを除去する。これは、（ｉ）ボディ領域２１４ａに接触がなされうるように、ボディ領域２１４ａの最上層が露出されはじめること、（ｉｉ）ボディ領域２１４ａにより隔てられたＮ−型領域２１６のソース領域２１６ａが残ること、及び（ｉｉｉ）ソース領域２１６ａに接触がなされうるように、ソース領域２１６ａの側壁区域が、露出されはじめること、を保証する。図２Ｋにおいて、金属層２２６は、ボディ領域２１４ａ及びソース領域２１６ａに接触させるべく蒸着される。金属２２６を蒸着させる前、多量にドープしたＰ−型領域２２４の層は、ボディ領域２１４ａの上面に沿って、慣用のイオン注入技術を用いて、任意に形成されてもよい。多量にドープした領域２２４は、金属２２６とボディ領域２１４ａとの間の抵抗接点を得るのに役立つ。示されるように、金属層２２４は、ゲート２１２ａから、各トレンチの上面に沿って伸びる誘電体層２２０ｂにより絶縁される。
【００３１】
図２Ｊからみると、コンタクト穴２２２を形成させるために行なわれる前記シリコンエッチングは、トレンチの外部区域２０８ｂの側壁に沿って伸びる絶縁層２１０の部分を露出させる。以上のように、ソース領域２１６ａの露出された側壁区域とともに、絶縁層２１０の露出された部分は、隣接するトレンチ間のコンタクト穴２２２を有利に決める。したがって、ソース領域２１６ａ又はコンタクト穴２２２のいずれかを形成させることに用いられるマスキング工程をなく、トレンチに自己整合化する、ソース領域２１６ａ及びコンタクト穴２２２が形成される。
【００３２】
ソース領域２１６ａ及びコンタクト穴２２２がトレンチに自己整合されるため、慣用の技術（図１の寸法Ｄ）における接触不均衡を考慮する必要は、除去される。さらに、コンタクト穴（図１の寸法Ｂ）は、フォトリソグラフィツールが一般的に分解するよう形状が決められているものよりも小さくつくられうる。したがって、２Ｄ項が、図１の慣用のトレンチＭＯＳＦＥＴの最小セルピッチＡ＋Ｂ＋２Ｃ＋２Ｄから除去されるだけでなく、Ｂ項がより小さくつくられうる。同じプロセス技術について、より小さいセルピッチが、プロセスの複雑さを増すことなく得られる。
【００３３】
小さいセルピッチは、単位面積あたりのトレンチ数の増加をもたらし、言い換えると、Ｒｄｓonを低減させる望ましい効果を有する。これは、図３により明確に示される。図３は、Ｒｄｓonにおけるセルピッチ減少の影響を示すグラフである。縦軸は、Ｒｄｓonを示し、横軸は、セルピッチを示す。縦軸の数字は、単に説明のためのものであり、Ｒｄｓonの実効値を反映するものではない。２つの曲線は、４．５Ｖのゲート−ソースバイアスに対応する上側の曲線及び１０Ｖのゲート−ソースバイアスに対応する下側の曲線である。同じプロセスについて、本発明の有する自己整合性は、１．８μｍから１．０μｍのセルピッチの縮小をもたらす。このセルピッチ縮小は、１０Ｖバイアスの場合で約３０％のＲｄｓonの減少、４．５Ｖバイアスの場合で、約２５％の減少をもたらす。
【００３４】
図２Ａ−２Ｋの断面図は、単に実例であり、セルアレイの配置又は他の構造的な外観を限定することを意図するものではない。さらに、これらの図は、実際のデバイスに現れるであろう種々の領域の全ての実際の形状を厳密に反映しないであろう。図５は、図２Ｋに対応する典型的な断面図であり、本発明の１つの実施態様による、トレンチの輪郭のより厳密な表現を示すために提供される。領域のいくつかの小さい寸法及び、温度サイクルのような処理工程の影響のため、処理工程の間、輪郭の多くの丸み付けが起こる。結果として、前記トレンチは、図２Ｋに示されるＴ−型よりもむしろ図５に示されるＹ−型が現れる。しかしながら、本発明は、トレンチの特定の形状に限定されるものではないことが理解される。
【００３５】
上述は、本発明の当該実施態様の完全な記載であるが、種々の代替物、改変物及び均等物を用いることができる。例えば、図２Ａ−２Ｋに描かれたプロセスステップは、Ｎ−チャンネルＭＯＳＦＥＴを製造するためのものである。これらのステップを改変して、Ｐ−チャンネルＭＯＳＦＥＴの均等物を得ることは、前記教示の観点から、当業者に明らかであろう。同様に、前記プロセスを改変して、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の他のタイプの半導体デバイスを得ることは、前記教示の観点から、当業者にとって明らかであろう。
【００３６】
また、ボディ領域２１４（図２Ｆ）は、プロセスの順序のもっと早い段階で形成されてもよい。例えば、図２Ａにおいて、領域２０６を形成するに先立ち、Ｐ−型不純物を、エピタキシャル層２０４に注入してもよく、あるいは、Ｐ−型エピタキシャル層を、エピタキシャル層２０４上に成長させてもよい。同様に、Ｎ−型領域２１６（図２Ｆ）は、プロセスの順序のもっと早い段階で形成されてもよい。例えば、Ｎ−型不純物のブランケットの埋め込みを行ない、トレンチを形成させる前に、ボディ領域において、高濃度ドープＮ−型領域を形成させてもよい。しかしながら、高濃度ドープＮ−型領域は、トレンチを形成させた後、Ｎ−型領域の少なくとも一部がトレンチの外部区域の下に伸びるように、図２Ｆに描かれるものよりも、より深くボディ領域に伸ばす必要がある。また、図２Ｊにおいて、ボディ領域の表面に達するために、より深いシリコンエッチが必要とされるであろう。
【００３７】
さらなる変形において、エピタキシャル層２０４は、一定のドープ濃度よりもむしろ段階的なドープ濃度であってもよく、あるいは、それぞれ異なるドープ濃度を有するいくつかのエピタキシャル層からなってもよく、あるいは設計目的に応じて一度に除去されてもよい。さらに、前記トレンチは、エピタキシャル層２０４を通って基板２０２内で終結してもよい。
【００３８】
したがって、本発明の範囲は、上記説明を基準にして説明するべきでなく、代わりに、添付の特許請求の範囲を基準として、それらの全範囲の均等物に沿って決定されるべきである。
【図面の簡単な説明】
【００３９】
【図１】図１は、従来のトレンチＭＯＳＦＥＴの断面図を示す。
【図２Ａ】図２Ａは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｂ】図２Ｂは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｃ】図２Ｃは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｄ】図２Ｄは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｅ】図２Ｅは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｆ】図２Ｆは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｇ】図２Ｇは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｈ】図２Ｈは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｉ】図２Ｉは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｊ】図２Ｊは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図２Ｋ】図２Ｋは、本発明の実施態様によるトレンチＭＯＳＦＥＴの製造の種々の段階での断面図を示す。
【図３】図３は、Ｒｄｓonに対するセルピッチ縮小の影響を示すグラフである。
【図４Ａ】図４Ａは、本発明の他の実施態様によるトレンチを形成させる代替方法を示す。
【図４Ｂ】図４Ｂは、本発明の他の実施態様によるトレンチを形成させる代替方法を示す。
【図５】図５は、図２Ｋのものに対応する典型的な断面図であり、本発明の１つの実施態様による前記トレンチの輪郭のより厳密な表示を示すために提供される。
【図１】
0004981450.tif 000002
【図２Ａ】
0004981450.tif 000003
【図２Ｂ】
0004981450.tif 000004
【図２Ｃ】
0004981450.tif 000005
【図２Ｄ】
0004981450.tif 000006
【図２Ｅ】
0004981450.tif 000007
【図２Ｆ】
0004981450.tif 000008
【図２Ｇ】
0004981450.tif 000009
【図２Ｈ】
0004981450.tif 000010
【図２Ｉ】
0004981450.tif 000011
【図２Ｊ】
0004981450.tif 000012
【図２Ｋ】
0004981450.tif 000013
【図３】
0004981450.tif 000014
【図４Ａ】
0004981450.tif 000015
【図４Ｂ】
0004981450.tif 000016
【図５】
0004981450.tif 000017