(57)【特許請求の範囲】
【請求項１】
ドットクロック信号とライン単位の表示データと該表示データに同期するデータイネーブル信号とを入力して、データイネーブル信号の立ち上がりタイミング及びデータイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングで発生した基準信号に同期する垂直クロック信号によりゲートドライバが出力するゲート駆動信号のパルス幅を規定し、
前記垂直クロック信号の立ち上がりが遅延する場合、直前の垂直クロック信号の立ち上がりから所定時間後に立ち上がり、遅延した前記垂直クロック信号が立ち上がるタイミングで立ち下がる、ゲートドライバ・アウトプットイネーブル信号を出力するゲートイネーブル信号発生回路を備え、
前記ゲートドライバ・アウトプットイネーブル信号がハイレベルである期間は、前記ゲート駆動信号の出力を遮断することを特徴とする液晶表示制御回路。
【請求項２】
前記基準信号に同期してソースドライバに対する表示データ、水平スタートパルス信号、水平クロック信号、ライン単位の表示データのラッチを制御するデータラッチ信号、ソースドライバに対する垂直スタートパルス信号を出力することを特徴とする請求項１記載の液晶表示制御回路。
【請求項３】
前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最大値であり、かつフレーム間の最小値として設定することを特徴とする請求項１又は２記載の液晶表示制御回路。
【請求項４】
データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロック信号を計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタと、前記フレーム内最大値保持レジスタに保持した計数値をフレーム単位で順次比較して、小さい方の計数値を保持するフレーム間最小値保持レジスタと、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットする一致検出回路と、前記垂直クロック信号によりリセットされドットクロック信号を計数するカウンタの計数値と前記フレーム間最小値保持レジスタの計数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする請求項３記載の液晶表示制御回路。
【請求項５】
前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最大値以下の固定値として設定することを特徴とする請求項１又は２記載の液晶表示制御回路。
【請求項６】
データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロック信号を計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタと、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットする一致検出回路と、前記垂直クロック信号によりリセットされドットクロック信号を計数するカウンタの計数値と前記固定値に対応する固定数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする請求項５記載の液晶表示制御回路。
【請求項７】
前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最小値として設定することを特徴とする請求項１又は２記載の液晶表示制御回路。
【請求項８】
前記基準信号でリセットされ、前記ドットクロック信号を計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、小さい方の計数値を保持するフレーム内最小値保持レジスタと、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタに保持した計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットする一致検出回路と、前記垂直クロック信号によりリセットされドットクロック信号を計数するカウンタの計数値と前記フレーム内最小値保持レジスタの計数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする請求項７記載の液晶表示制御回路。
【請求項９】
前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の平均値又は発生頻度の最も高い計数値として設定することを特徴とする請求項１又は２記載の液晶表示制御回路。
【請求項１０】
データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロック信号を計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタと、水平カウンタの前記最大の計数値の平均の計数値又は発生頻度の最も高い計数値を出力する演算手段と、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから前記一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットする一致検出回路と、前記垂直クロック信号によりリセットされドットクロック信号を計数するカウンタの計数値と前記演算手段の出力の計数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする請求項９記載の液晶表示制御回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、液晶表示に関し、特に、液晶パネルの表示制御を行う液晶表示制御回路に関する。
【０００２】
【従来の技術】
近年、コンピュータやＯＡ機器、移動端末機器等には、液晶表示装置（ＬＣＤ）が最も一般的な表示装置として利用されてきている。従来のコンピュータにおけるＴＦＴ液晶表示装置の概要について図面を参照して以下説明する。
【０００３】
図６及び図７は、それぞれ液晶表示システムの全体構成及び各部の信号形態を示す図である。
【０００４】
液晶表示システムの全体構成は、図６に示すようにディジタル表示データ（表示データ）をクロック信号、制御信号とともに出力するコンピュータ７と、液晶表示装置本体（液晶表示装置）６と、コンピュータ７からの各信号を入力し液晶表示装置６を駆動、制御する液晶表示制御回路５とから構成される。
【０００５】
液晶表示装置６は、基板上に表示用の画素電極と、該画素電極に電圧を印加するＴＦＴトランジスタとをマトリクス状に配置した液晶表示パネル６１と、該液晶表示パネル６１の上辺に配置したソースドライバ６２と左辺に配置したゲートドライバ６３を備え、ソースドライバ６２において水平方向の１ライン単位でラッチした表示データをＤ／Ａ変換して階調電圧として前記液晶表示パネル６１の画素電極に水平方向の１ライン単位で上方から下方に順次書き込むことにより、画素電極と共通電極間に画素毎の電圧を印加し、印加電圧値に応じてその電極間の液晶の透過度を制御して表示するように構成されている。
【０００６】
一方コンピュータ７は、グラフィック・チップ・コントローラ７１等を備え、画像データを処理し、ライン単位に区切った表示データＤＡＴＡ、前記表示データＤＡＴＡに同期する単一の同期制御信号（「データイネーブル信号」という。）ＤＥ及びドットクロック信号ＤＣＫの３種類の信号をバスを介して液晶表示装置側に出力する。
【０００７】
液晶表示制御回路５は、前記３種類の信号（ＤＡＴＡ、ＤＥ、ＤＣＫ）に基づいて液晶表示装置６に対する各種信号を生成してソースドライバ６２及びゲートドライバ６３を制御し、前記ドライバ６２、６３は液晶表示パネル６１を駆動する。
以下、液晶表示制御回路における信号処理の概要及び液晶表示パネルの駆動方法等について、図７を参照して説明する。
【０００８】
図７において、表示データＤＡＴＡは、画像データを時間軸上で１ライン単位に区切った表示用のデータであり、ドットクロック信号ＤＣＫは、前記表示データのデータレート（繰り返し周波数）を有するクロック信号である。そして、データイネーブル信号ＤＥは、前記表示データの１ラインのデータ期間を有効な表示データであることを示すハイレベル、データ間を無効期間として示すローレベル、フレーム間、即ち１フレームの最後の１ラインと次のフレームの最初の１ラインの間を示す長いローレベルとする同期制御信号である。つまり、データイネーブル信号ＤＥは、ローレベルからハイレベルへの立ち上がりで水平同期制御、長いローレベル期間により垂直同期制御をそれぞれ行うための同期制御信号とも云える。これらの信号は前述のようにコンピュータ側から供給される。
【０００９】
液晶表示制御回路１では、データイネーブル信号ＤＥの１ライン毎のハイレベルの立ち上がりタイミングを検出して出力される基準信号及び後述するフレームの最後の１ライン後の長いローレベルに出力されるダミー基準信号からなる基準信号ＨＲＳＴを出力し、このＨＲＳＴに同期し数ドットクロック後に発生する水平走査の開始を制御する水平スタートパルス信号ＨＳＰ、水平クロック信号ＨＣＫを出力し、また、ＤＥの長いローレベルを検出して垂直走査の垂直スタートパルス信号ＶＳＰを出力する。
【００１０】
前記ダミー基準信号ＨＲＳＴは、基準信号ＨＲＳＴ毎に直前の基準信号ＨＲＳＴまでの間隔を計測し、常にその最大間隔（最大値）を更新記憶して、１フレーム最後のＤＥのハイレベルの後縁から前記最大値を経過しても次のＤＥの立ち上がりが生じないときに発生する。
【００１１】
また、液晶表示制御回路５では、前記基準信号ＨＲＳＴ及びダミー基準信号ＨＲＳＴでリセットされ、ＤＣＫを計数するカウンタを使用してＤＥの後縁より少し前方に発生する垂直同期用の垂直クロック信号（ゲートクロック）ＶＣＫと、同様にＤＥの後縁より少し後方に発生する１ライン単位の表示データのラッチを行うためのデータラッチパルス信号ＤＬＰとを出力する。
【００１２】
図８は、前記各信号を発生する液晶表示制御回路の具体例を示す図である。立上がり検出回路２１、水平カウンタ２２、デコーダ２５、前記最大間隔（最大値）を検出するＴＤ値（最大値）決定回路部、一致検出回路２７及びデータ変換部３０等を備える。水平カウンタ２２はＯＲ回路２３から出力する立上がり検出回路２１の基準信号ＨＲＳＴによりリセットされＤＣＫを計数して常時、計数値を出力する。ＴＤ値（最大値）決定回路部は、前記基準信号の発生時点の水平カウンタ２２の計数値をラッチするレジスタ２６と、最大間隔のデータを保持するためのレジスタ２８（初期値０）と、前記両レジスタの出力を比較して何れか大きい方のデータを前記レジスタ２８に更新保持する大値検出回路２９とにより、常時それまでの最大間隔相当の計数値（最大値）を更新記憶し、一致検出回路２７は、ＤＥの長いローレベル期間において水平カウンタ２２の計数値がレジスタ２８の記憶データ（ＴＤ値）を越えるときダミー基準信号ＨＲＳＴを発生しＯＲ回路２３に出力する。ＯＲ回路２３は、結果的にダミー基準信号を含むＨＲＳＴを出力する。また、以上の動作中における水平カウンタ２２が出力する計数値をデコーダ２５において所定の計数値と比較することによりＤＥの立ち上がりタイミングに同期する前述のＨＳＰ、ＨＣＫ、ＤＬＰ、ＶＣＫ等を出力する。また、データ変換部３０は、１画素毎にＲＧＢ各々６ビットで構成される１８ビット（６ビット×３）のシリアルデータでなる前記表示データをドットクロック信号ＤＣＫに同期して入力し、該表示データをパラレルデータに変換して水平クロック信号ＨＣＫに同期して出力する。（特開平１０−３０１５４４号公報参照）。
【００１３】
なお、ＤＣＫは液晶表示制御回路５に入力する前記表示データに同期する外部クロック信号であり、ＨＣＫは液晶表示制御回路５から出力する表示データに同期する内部クロック信号である。ＨＣＫは、ソースドライバのドライバ群構成及びソースドライバの入力形式等により決まる出力表示データの形式に応じた形態としてＤＣＫから作られる。また、垂直クロック信号ＶＣＫはゲートドライバが出力するゲート駆動信号のパルス幅を規定する。
【００１４】
液晶表示パネル６１のソースドライバ６２及びゲートドライバ６３は以上の信号により制御される。ソースドライバ６２及びゲートドライバ６３の動作は以下のとおりである。
ソースドライバ６２は、水平スタートパルス信号ＨＳＰをスタート（水平同期）信号としてＤＥのハイレベル期間のＤＡＴＡを水平クロック信号ＨＣＫにより順次読み込み、１ライン分のデータを読み込むとＤＬＰにより、内部のラッチ回路にラッチしＤ／Ａ変換して１ライン分の画素に対応する数の階調電圧とし、対応するＴＦＴトランジスタのソース線に供給する動作を繰り返す。
【００１５】
ゲートドライバ６３は、ＶＳＰをスタート（垂直同期）信号として垂直クロック信号ＶＣＫのパルス間隔のゲート駆動信号をゲート線に順次出力し、１ライン分のＴＦＴトランジスタを順次駆動してライン単位のトランジスタをＯＮ状態とする動作を繰り返す。
【００１６】
図９は、特定のゲート線及びソース線の駆動動作時の信号を示す図である。データラッチパルス信号ＤＬＰ、垂直クロック信号ＶＣＫ、当該ゲート線のゲート駆動信号（ゲートＯＮ期間を制御する信号）及びデータ出力（階調電圧）によるソース線の充電電圧（以下、単にデータ出力ともいう）を示している。ソースドライバ６２はＤＬＰのパルス間隔の間、ソース線に階調電圧に出力し、ゲートドライバ６３はＶＣＫのパルス間隔の間、ゲート線を駆動する。このときソース線に供給された階調電圧は、ソース線及び画素電極を充電する充電波形となり、画素電極への最終的な充電電圧はゲートＯＮ期間の後縁での充電電圧となり、この電圧は次のフレームまで保持され液晶表示パネルの画素単位の透過度を決定する。
【００１７】
以上のように、ソースドライバ６２は、１ライン分のデータを取り込み階調電圧として出力する期間は、１ライン分のデータの取り込み後のＤＬＰのパルスから次のＤＬＰのパルスまでの期間、つまり、１ライン前のデータをその後の次のラインに跨る期間に書き込みを行うというタイミング関係となる。なお、階調電圧の出力の最後のタイミングを規定するＤＬＰと、ゲートＯＮ期間の後縁を規定するＶＣＫは、何れもＤＥの立ち上がりを基準にＤＣＫを計数して出力することから、フレーム最後の１ラインの次の存在しない立ち上がりとしてダミー基準信号ＨＲＳＴが不可欠である。
【００１８】
【発明が解決しようとする課題】
データイネーブル信号ＤＥを使用して液晶表示用の表示データを出力する表示データ供給装置（コンピュータ等）においては、画像データを液晶表示パネルの精細度等に応じたライン単位の表示データ等へ変換する処理等に起因して、出力する表示データのライン単位のデータ間の間隔、つまり、データイネーブル信号ＤＥの立ち上がりタイミングは遅延（ローレベルの後縁が遅延）することがある。また、データイネーブル信号の垂直同期用の長いローレベル期間に発生する擬似的なＨＲＳＴ（ダミーＨＲＳＴ）は、その直前のＤＥの立ち上がり（ＨＲＳＴ）に対して原理的にそれまでの各ライン単位のＨＲＳＴのパルス間隔と比べて、やはり発生タイミングが遅延することになる（特開平１０−３０１５４４号公報参照）。
【００１９】
以上のようにＨＲＳＴの発生タイミングは、データイネーブル信号ＤＥの立ち上がりタイミング及びダミー基準信号ＨＲＳＴの発生タイミングの遅延変動により変動するため、ＤＬＰ及びＶＣＫの発生タイミングも遅延変動し液晶表示パネルの表示に影響を与える。
【００２０】
図１０は、液晶表示パネルの表示に影響を与える原理を示す図である。図１０の点線に示すようにＤＥの水平同期用のローレベル期間が長くなったり、垂直同期用の長いローレベルで発生するダミー基準信号ＨＲＳＴが遅れた場合、ＤＬＰ及びＶＣＫも遅延する。この結果、図１０に点線で示すようにＤＬＰ及びＶＣＫの遅延により、階調電圧による充電時間が長くなり、ＴＦＴトランジスタのＯＮ期間も長くなるから、画素電極に対する最終的な充電電圧が変動し、液晶表示パネルの透過度が影響され表示ムラ等の表示品質の劣化の原因となる。
【００２１】
（目的）
本発明の目的は、データイネーブル信号の変動等による表示ムラの発生を抑制できる液晶表示制御回路及び液晶表示装置を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の液晶表示制御回路は、ドットクロック（ＤＣＫ）とライン単位の表示データ（ＤＡＴＡ）と該表示データに同期するデータイネーブル信号（ＤＥ）とを入力して、データイネーブル信号の立ち上がりタイミング及びデータイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングで発生した基準信号（ＨＲＳＴ）に同期する垂直クロック信号（ＶＣＫ）によりゲートドライバ（例えば図１の２３）が出力するゲート駆動信号のパルス幅を規定する液晶表示制御回路において、
前記垂直クロック信号（ＶＣＫ）から所定時間幅（例えば図２のｔｘ）のゲートドライバ・アウトプットイネーブル信号（例えば図２のＶＯＥ）を出力するゲートイネーブル信号発生回路（例えば図１の１０）を備え、前記ゲートドライバ・アウトプットイネーブル信号（例えば図２のＶＯＥ）の前記所定時間（例えば図２のｔｘ）のみ前記ゲート駆動信号の出力を可能に前記ゲートドライバ（例えば図１の２３）を制御し、データイネーブル信号の立ち上がりタイミングの変動（例えば図２のｔｓ）による表示への影響を抑制することを特徴とする。また、前記液晶表示制御回路は、前記基準信号に同期してソースドライバに対する表示データ（例えば図２のＤＡＴＡ）、水平クロック信号（ＨＣＫ）、水平スタートパルス信号（例えば図２のＨＳＰ）、ライン単位の表示データのラッチを制御するデータラッチパルス信号（例えば図２のＤＬＰ）、ソースドライバに対する垂直スタートパルス信号（例えば図２のＶＳＰ）を出力することを特徴とする。
【００２３】
前記各液晶表示制御回路において、
前記ゲートドライバ・アウトプットイネーブル信号の前記所定時間（例えば図２のｔｘ）は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最大値であり、かつフレーム間の最小値として設定することを特徴とし、具体的には、
データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロックを計数する水平カウンタ（例えば図４の１３）と、前記水平カウンタのリセット前の最大の計数値を順次比較（例えば図４の１５３）して、大きい方の計数値を保持するフレーム内最大値保持レジスタ（例えば図４の１５２）と、前記フレーム内最大値保持レジスタに保持した計数値をフレーム単位で順次比較（例えば図４の１７４）して、小さい方の計数値を保持するフレーム間最小値保持レジスタ（例えば図４の１７３）と、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号（例えば図４のダミー基準信号ＨＲＳＴ）を発生して前記水平カウンタをリセットするデコーダ（例えば図４の１４）と、前記垂直クロック信号によりリセットされドットクロックを計数するカウンタ（例えば図４の１８１）の計数値と前記フレーム間最小値保持レジスタ（例えば図４の１７３）の計数値とを比較（例えば図４の１８２）することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号（例えば図４のＶＯＥ）を出力する前記ゲートイネーブル信号発生回路（例えば図４の１８）と、を有することを特徴とする。
【００２４】
また、前記ゲートドライバ・アウトプットイネーブル信号の前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最大値以下の固定値として設定することを特徴とし、具体的には、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロックを計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタ（例えば図４の１５２）と、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットするデコーダ（例えば図４の１４）と、前記垂直クロック信号によりリセットされドットクロックを計数するカウンタ（例えば図４の１８１）の計数値と前記固定値に対応する固定数値（例えば図４の１７に代えて固定数値を設定）とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路（例えば図４の１８）と、を有することを特徴とする。
【００２５】
前記ゲートドライバ・アウトプットイネーブル信号の前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の最小値として設定することを特徴とし、具体的には、
前記基準信号でリセットされ、前記ドットクロックを計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタ（例えば図４の１５２）と、前記水平カウンタのリセット前の最大の計数値を順次比較して、小さい方の計数値を保持するフレーム内最小値保持レジスタと、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタに保持した計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットするデコーダ（例えば図４の１４）と、前記垂直クロック信号によりリセットされドットクロックを計数するカウンタの計数値と前記フレーム内最小値保持レジスタの計数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする。
【００２６】
前記ゲートドライバ・アウトプットイネーブル信号の前記所定時間は、データイネーブル信号の立ち上がりタイミングで発生した前記基準信号の間隔のフレーム内の平均値又は発生頻度の最も高い計数値として設定することを特徴とし、具体的には、
データイネーブル信号の立ち上がりタイミングで発生した前記基準信号でリセットされ、前記ドットクロックを計数する水平カウンタと、前記水平カウンタのリセット前の最大の計数値を順次比較して、大きい方の計数値を保持するフレーム内最大値保持レジスタと、水平カウンタの前記最大の計数値の平均の計数値又は発生頻度の最も高い計数値を出力する演算手段と、前記水平カウンタの計数値と前記フレーム内最大値保持レジスタの計数値とを比較することにより、データイネーブル信号のフレーム内の最後の立ち上がりから前記一定時間後のタイミングの前記基準信号を発生して前記水平カウンタをリセットするデコーダと、前記垂直クロック信号によりリセットされドットクロックを計数するカウンタの計数値と前記演算手段の出力の計数値とを比較することにより所定時間幅のゲートドライバ・アウトプットイネーブル信号を出力する前記ゲートイネーブル信号発生回路と、を有することを特徴とする。
【００２７】
（作用）
データイネーブル信号の立ち上がりタイミングの変動に起因するゲート駆動信号の後縁の変動による画素電極の充電期間の変動を防止し液晶表示パネルの表示への影響を防止するため、所定時間幅のみゲートドライバからゲート線への出力を可能とする制御信号（「ゲートドライバ・アウトプットイネーブル」という。）を生成して、ゲートドライバから出力するゲート駆動信号の後縁部の遅延出力を禁止する。ゲートドライバ・アウトプットイネーブル信号の幅は、ライン内の最大値でフレーム間の最小値として設定する。あるいは所定の固定値、１水平期間の最小値、１水平期間等における平均値又は最頻度値等とすることができる。
【００２８】
【発明の実施の形態】
本発明の液晶表示制御回路の実施の形態について以下図面を参照して説明する。
図１は、本実施の形態の構成を示す図である。本実施の形態の液晶表示システムの全体構成は、従来例と同様に、コンピュータ７と、液晶表示装置本体（液晶表示装置）２と、前記コンピュータ３からの各信号を入力し液晶表示装置２を駆動、制御する液晶表示制御回路１と、から構成される。
【００２９】
特に本実施の形態では、液晶表示装置２は、ゲートドライバ２２にその出力を制御する制御信号を入力するゲートイネーブル端子２３０を備え、液晶表示制御回路１は、前記ゲートドライバ２２の出力を制御する前記制御信号であるゲートドライバ・アウトプットイネーブル信号を生成するゲートイネーブル信号発生回路１０を備える点で特徴を有する。各部の構成及び機能は以下のとおりである。
【００３０】
液晶表示装置２は、従来例と同様の構成として、基板上に表示用の画素電極と、該画素電極に電圧を印加するＴＦＴトランジスタとをマトリクス状に配置した液晶表示パネル２１と、該液晶表示パネル２１の上辺に配置したソースドライバ２２及び左辺に配置したゲートドライバ２３を備え、ソースドライバ２２において水平方向の１ライン単位でラッチした表示データをＤ／Ａ変換して階調電圧として前記液晶表示パネル２１の画素電極に水平方向の１ライン単位で順次書き込むことにより、画素電極と共通電極間に画素毎の電圧を印加し、印加電圧値に応じてその電極間の液晶の透過度を制御して表示する構成を有する。
【００３１】
また、液晶表示装置２のゲートドライバ２３は、シフトレジスタ２３１と、該シフトレジスタ２３１からのライン単位の複数の出力をそれぞれ禁止制御する禁止回路２３２とから構成され、禁止回路２３２は、ゲートイネーブル信号発生回路１０から入力するゲートドライバ・アウトプットイネーブル信号によりシフトレジスタ２３１からゲート線へ出力するゲート駆動信号の遅延した後縁部を禁止制御する機能を有する。
【００３２】
コンピュータ３は、内部のグラフィック・チップ・コントローラ３１等から、従来例と同様のライン単位に区切った表示データＤＡＴＡ、前記表示データＤＡＴＡに同期する単一のデータイネーブル信号ＤＥ及び表示データのデータレート（繰り返し周波数）のドットクロック信号ＤＣＫの３種類の信号を出力する。
【００３３】
液晶表示制御回路１は、前記３種類の信号により従来例と同様の各種信号を液晶表示装置２に出力する。つまり、データイネーブル信号の立ち上がりタイミング及び前記データイネーブル信号のフレーム内の最後の立ち上がりから一定時間後のタイミングにおいて発生した基準信号ＨＲＳＴに基づいて、これに同期する水平スタートパルス信号ＨＳＰ、水平クロック信号ＨＣＫ、データラッチパルス信号ＤＬＰ及び垂直クロック信号ＶＣＫ、前記データイネーブル信号のフレームの最初に発生する垂直スタートパルス信号ＶＳＰを出力する。更に液晶表示制御回路１は、従来例と同様のデータ変換部を備え、１画素がＲＧＢ各々６ビットで構成される１８ビット（６ビット×３）のシリアルデータでなる前記表示データをドットクロック信号ＤＣＫに同期して入力し、該表示データをパラレルデータに変換して水平クロック信号ＨＣＫに同期して出力する。ここでＤＣＫは前記表示データに同期する外部クロック信号であり、ＨＣＫは液晶表示制御回路５から出力する表示データに同期する内部クロック信号である。ＨＣＫは、ソースドライバのドライバ群構成及びソースドライバの入力形式等により決まる出力表示データの形式に応じた形態としてＤＣＫから作られる。また、垂直クロック信号ＶＣＫはゲートドライバが出力するゲート駆動信号のパルス幅を規定する。
【００３４】
液晶表示制御回路１は、更にゲートイネーブル信号発生回路１０からゲートドライバのゲート駆動信号を所定期間のみ通過させるゲートドライバ・アウトプットイネーブル信号ＶＯＥを生成して液晶表示パネル２１のゲートドライバ２３を制御し、データイネーブル信号ＤＥの立ち上がりタイミングの遅延による表示ムラを防止する機能を有する。
【００３５】
図２は、本実施の形態の液晶表示制御回路の機能及び出力信号の例を示す図である。本例ではコンピュータ３から液晶表示制御回路１に出力される前記３種類の信号は、１ライン単位に区切られた表示データＤＡＴＡと前記表示データの１ラインのデータ期間を有効な表示データであることを示すハイレベル、ライン間を無効期間として示すローレベル、フレーム間、即ち１フレームの最後の１ラインと次のフレームの最初の１ラインの間を示す長いローレベルでなるデータイネーブルＤＥは、ハイレベルへの立ち上がりタイミングがｔｓのように遅延しており、ｔｓ時点のＨＳＰとその直前のＨＳＰとの間隔は他より長くなり、また、最後の１ラインの表示データＤ後に発生されるＨＲＳＴは、それまでのＨＳＰの間隔の最大値以上（最大値＋所定のマージン）として発生されるので、同様に該ＨＲＳＴとその直前のＨＳＰとの間隔も他より長くなっている例として示している。
【００３６】
本実施の形態では、ゲートイネーブル信号発生回路１０は、ＶＣＫのパルスを基準にゲートドライバ・アウトプットイネーブル信号ＶＯＥを発生する。ゲートドライバ・アウトプットイネーブル信号ＶＯＥとしては、ＶＣＫのパルスを基準に、直後のＶＣＫパルスの発生が遅延したとき、当該直後のＶＣＫパルスが本来発生されるべき時点ｔｘで立ち上がり、当該直後のＶＣＫパルスで立ち下がるパルス信号として発生される。
【００３７】
ゲートドライバ・アウトプットイネーブル信号ＶＯＥはゲートドライバ２３のゲートイネーブル端子２３０に出力され、ゲートドライバ２３は、前記ゲートドライバ・アウトプットイネーブル信号ＶＯＥのハイレベルの期間のみシフトレジスタ２３１からゲート線に供給するゲート駆動信号は禁止回路２３２により遮断され、ソース線に印加された階調電圧の書き込み期間は全て同一になるように制御される。
【００３８】
図３は、本実施の形態におけるソース線と特定のゲート線の駆動動作及び画素電極への階調電圧の書き込み（充電）期間（ゲートＯＮ期間）を示す図である。同図にはデータイネーブル信号の立ち上がりの遅延の影響を示している。垂直クロック信号ＶＣＫ及びデータラッチパルス信号ＤＬＰがデータイネーブル信号の立ち上がりの遅延に起因して、例えば点線のように遅延すると、垂直クロック信号ＶＣＫにより発生されるゲート駆動信号も点線のように延長する。この結果、ソースドライバからの当該ラインの書き込みのためのデータ出力（階調電圧）による充電期間が他のラインの充電期間より延長するとともに、当該ラインの全てのＴＦＴトランジスタのＯＮ期間も延長し、当該ラインの画素電極に対するソース線からの最終充電電圧の値に影響を与える。しかし、本実施の形態ではゲートドライバ・アウトプットイネーブル信号ＶＯＥによりゲート駆動信号の後縁部はゲートドライバから出力されないので、ＴＦＴトランジスタのＯＮ期間は一定化し、最終充電電圧の値に対する影響は抑制される。つまり、データＢ及びデータＤの書き込み期間はデータイネーブル信号ＤＥの立ち上がりの遅延時間に相当する期間だけ延長されることがなく、全ラインとも一定化し画素電極への階調電圧の充電電圧が常に一定化し、表示ムラの発生は防止される。
【００３９】
【実施例】
次に、本発明の液晶表示制御回路の具体的な実施の形態について説明する。
（構成の説明）
図４は、本発明の液晶表示制御回路の実施例を示すブロック図である。本実施例ではＶＯＥのハイレベルの立ち上がりタイミングであるｔｘの決定を「フレーム内の最大」で且つ「フレーム間の最小」の期間として設定する例を示す図である。なお、液晶表示制御回路には前述のデータ変換部も存在するが図示を省略している。
【００４０】
データイネーブル信号ＤＥの立ち上がりを検出してそのタイミングでパルスを出力する立ち上がり検出回路１１、データイネーブル信号ＤＥの立ち上がりでリセットされドットクロック信号ＤＣＫを計数し、計数値データを出力する水平カウンタ１３、水平カウンタ１３の計数値データをデコードすることにより、前記ＤＥに同期するソースドライバーへの水平同期用の水平スタートパルス信号ＨＳＰと、水平クロック信号ＨＣＫと、データラッチパルス信号ＤＬＰと、垂直クロック信号ＶＣＫとを出力するデコーダ１４、１ライン内のＨＳＰのパルスの間隔を前記計数値データにより順次比較して常にその最大間隔の計数値データの値（最大値）ｔ０を決定する最大値検出回路１５、１フレーム内の前記最大値ｔ０を順次比較してフレーム内の最大であり且つフレーム間の最小のｔｘを決定するｔｘ設定回路１７、ｔｘ設定回路１７で決定したｔｘによりＶＯＥを出力するＶＯＥ発生回路１８から構成されている。
【００４１】
（動作の説明）
次に、図４に示す本実施例の動作を、図２に示す出力信号例により詳細に説明する。
立ち上がり検出回路１１は、データイネーブル信号ＤＥをドットクロック信号ＤＣＫにより読み込みＤＥの立ち上がりパルスを出力する。水平カウンタ１３はＤＣＫを計数し、計数値は前記ＤＥの立ち上がりパルスによりリセットされる。つまり、水平カウンタ１３はＤＥの立ち上がりパルス間隔内でＤＣＫの計数値を繰り返し出力する。デコーダ１４は、前記計数値をデコードし、ＤＥの立ち上がりタイミングから数ドットクロック（５ドットクロック）程度遅延するＨＳＰに加え、ＤＥの立ち下がり前及び立ち下がり後のタイミングで、それぞれ垂直同期用の垂直クロック信号ＶＣＫ及びデータラッチパルス信号ＤＬＰを出力する。
【００４２】
最大値検出回路１５は、レジスタ１５１、最大値保持用のレジスタ１５２、大値検出回路１５３とからなり、レジスタ１５１は水平カウンタ１３の計数値をＤＥの立ち上がりのタイミングで、ラッチして保持する。この時、大値検出回路１５３は以前に保持されている最大値保持用のレジスタ１５２の値と前記計数値とを比較して、大きい方の値を大値としてレジスタ１５２に出力して、ＯＲ回路１２を介するＤＥの立ち上がりタイミングによりラッチして保持する。つまり、常にＯＲ回路１２の出力のタイミングでそれまでの最大の間隔に相当する計数値ｔ０がレジスタ１５２に保持される。
【００４３】
一致検出回路１６は、最大値検出回路１５のレジスタ１５２が保持する計数値ｔmaxに一定のマージンαを加えた値ｔ０（＝ｔmax＋α）と水平カウンタ１３の計数値データを比較し一致するタイミングでダミー基準信号ＨＲＳＴを出力する。このため、一致検出回路１６は、フレームのライン単位でＨＲＳＴを出力することはなく、フレームとフレームの間の長いローレベルの期間のみ水平カウンタ１３の計数値がｔ０値に達してＨＲＳＴを発生する。
【００４４】
ｔｘ設定回路１７においては、ＲＳフリップフロップ１７１は１フレームの最初のＤＥの立ち上がりタイミングでセットされ、ＨＲＳＴによりリセットされ、フレーム単位のパルスを出力する。レジスタ１７２はフレームの最初の時点で１５の最大値保持用のレジスタ１５２に保持されている計数値をラッチして保持し、直前までの最小の計数値を保持しているレジスタ１７３の値とを小値検出回路１７４が比較し、より小さい値を出力してレジスタ１７３にラッチして保持する。つまり、レジスタ１７３には、フレーム内では最大であるがフレーム間では最小の値ｔｘを出力する。
【００４５】
次にＶＯＥ発生回路１８は、ＶＣＫでリセットされドットクロック信号ＤＣＫを計数するカウンタ１８１の計数値と前記値ｔｘとを一致回路１８２で比較し一致した時点でフリップフロップ１８３をセットし、ＶＣＫによりリセットすることによりＶＯＥを出力する。つまり、フリップフロップ１８３から、ＶＣＫパルスからフレーム内では最大であるがフレーム間では最小の値ｔｘだけ経過した時点でのみ立ち上がり次のＶＣＫパルスにより立ち下がるＶＯＥのパルス信号を出力する。
【００４６】
以上の動作により液晶表示制御回路１で発生したゲートイネーブル信号ＶＯＥは、ゲートドライバ２３の禁止回路２３２を遮断しゲート駆動信号の後縁側の延長分の通過を禁止する。従って、データイネーブル信号ＤＥのローレベルの変動に拘わらず、ソースドライバ２２から出力されるデータ出力（階調電圧）による画素電極への書き込み（充電）期間は一定化し、表示ムラの発生を防止することが可能となる。
【００４７】
以上の動作におけるｔｘ設定回路１７のフレーム内では最大であるがフレーム間では最小の値ｔｘの決定について、図５を用いてより詳細に説明する。
図５は、前記実施例の動作による値ｔｘの決定方法を示す図であり、図５（ａ）はフレーム内の最大値の推移とフレーム間の最小値の例を経時的に示す図、図５（ｂ）はＨＲＳＴの発生タイミングを示す図、図５（ｃ）は最終ラインの書き込み期間を示す図である。
【００４８】
図５（ａ）に示すように、経時的なフレーム１、２、３、４の例でそれぞれのフレーム内最大値ｔmaxをｔmax１、ｔmax２、ｔmax３、ｔmax４とし、その大小関係がｔmax３＜ｔmax１＜ｔmax２＜ｔmax４であるとすると、フレーム内最大値ｔmaxは、それぞれｔmax１、ｔmax２、ｔmax２、ｔmax４となり、フレーム内最大値であり且つフレーム間最小値ｔｘは、それぞれｔmax１、ｔmax１、ｔmax３、ｔmax３となる。
従って、フレーム１〜４毎のダミー基準信号ＨＲＳＴの発生タイミングは図５（ｂ）に示すようになり、また、フレーム１〜４毎の最終ラインの書き込み期間と、ＶＯＥによる非書き込み期間は、図５（ｃ）に示すようになる。
本実施例の制御によれば、最終ラインの書き込み期間は、最終的に標準の１水平期間に近いところに収束していく。
【００４９】
（他の実施例）
以上説明した実施例において、ｔｘの決定には各種の方法がある。以下ｔｘの他の決定方法について説明する。
（１）固定値
表示データを供給するコンピュータ側のデータ処理方式に応じて、データイネーブル信号の立ち上がりタイミング間の最小値が略一定している場合等には、その最小値に所望のマージンを加味した固定値を設定し、前記ｔｘとして使用することができる。この場合、図４に示すｔｘ設定回路１７を前記固定値ｔｘを設定して出力するレジスタ回路等に置き換えることにより実現することができる。
【００５０】
（２）１水平期間の最小値
データイネーブル信号の立ち上がりタイミング間の最小値を検出して、全てのラインの書き込み期間を前記最小値とすることにより、書き込み期間の一定化を図ることができる。この場合、図４に示すｔｘ設定回路１７のレジスタ１７２のデータ入力端子Ｄに水平カウンタ１３の出力の計数値データを入力する構成に置換すること、又は、図４に示す最大値検出回路１５と並列に大値検出回路１５３を小値検出回路（例えば図４の１７４）に代えた同様の構成を用いること、により実現することができる。なお、前記固定値又は最小値の設定の場合は、ＶＣＫにより立ち下がり、前記固定値又は最小値に対応する所定時間後に立ち上がる繰り返しパルスでなる信号がＶＯＥとして出力されることになる。
【００５１】
（３）平均値、最も発生頻度の高い最頻度値
表示ムラの抑制のためには、書き込み期間の均一化が図れれば良いことから、１水平期間毎にデータイネーブル信号の立ち上がりタイミング間の間隔の平均値、又は前記最頻度値とすることができる。この場合図４に示すｔｘ設定回路１７はフレーム毎に水平カウンタ１３の出力の計数値データを入力し、ライン単位の前記間隔の履歴に基づく平均の計数値又は発生頻度の高い計数値を選択する演算手段を構成とすることにより実現することができる。平均の計数値の演算は、例えば計数値の発生時に、以前発生した全計数値に当該計数値を加算しそれまでの前記全計数値の発生回数＋１で割った値として算出することができる。発生頻度の高い計数値の演算は、例えば所定の有効桁数で計数値を丸めた後に同一計数値の発生頻度の高いものを選択することにより算出することができる。
【００５２】
【発明の効果】
本発明によれば、データイネーブル信号の立ち上がりタイミングの間隔の変動やフレームの最終ラインのダミー基準信号の遅れに対して、ゲートドライバから出力するゲート駆動信号を一定化するように構成しているから、液晶表示パネルのＴＦＴトランジスタのＯＮ期間を常に一定にすることができ、前記変動等に拘わらず画素電極に対する充電電圧の影響を抑制することが可能であり、表示ムラの抑制が実現できる。
【図面の簡単な説明】
【図１】  本発明の液晶表示制御回路の実施の形態を示す図である。
【図２】  本実施の形態の液晶表示制御回路の機能及び出力信号の例を示す図である。
【図３】  本実施の形態におけるソース線と特定のゲート線の駆動動作及び画素電極への階調電圧の書き込み（充電）期間を示す図である。
【図４】  本発明の液晶表示制御回路の実施例を示すブロック図である。
【図５】  本実施例の動作による値ｔｘの決定方法を示す図である。
【図６】  従来の液晶表示システムの全体構成を示す図である。
【図７】  従来の液晶表示システムの各部の信号形態を示す図である。
【図８】  液晶表示装置を制御する各種信号を発生する液晶表示制御回路の従来例を示す図である。
【図９】  ソース線と特定のゲート線の駆動動作及び画素電極への階調電圧の書き込み（充電）期間を示す図である。
【図１０】  前記表示ムラが生じる原理を示す図である。
【符号の説明】
１、５  液晶表示制御回路
２、６  液晶表示装置
３、７  コンピュータ
１０  ゲートイネーブル信号発生回路
１１、２１  立ち上がり検出回路
１２、２３  ＯＲ回路
１３、２２  水平カウンタ
１４、２５  デコーダ
１５  最大値検出回路
１６、２７、１８２  一致検出回路
１７  ｔｘ値設定回路
１８  ＶＯＥ発生回路
２２、６２  ソースドライバ
２３、６３  ゲートドライバ
２６、２８、１５１、１５２、１７２、１７３  レジススタ
２９、１５３  大値検出回路
３０  データ変換部
３１、７１  グラフィックチップコントローラ
１７４  小値検出回路
１７１、１８３  ＲＳフリップフロップ回路
２３１  シフトレジスタ
２３２  禁止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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