(57)【特許請求の範囲】
【請求項１】
第１の極性の第１の出力信号を出力する第１の出力部と、入力信号と前記第１の出力信号との差動信号を出力する第１の差動部と、前記第１の差動部と並列接続され、前記差動信号を入力する複数の直列接続された第１の容量素子から成る第１の容量部と、前記第１の容量部と並列接続され、前記第１の容量部と第１の出力部との間に設けられた複数の直列接続された第１の位相補償用容量素子から成る第１の位相補償容量部と、を含む第１の出力回路と、
前記第１の極性と逆相の第２の出力信号を出力する第２の出力部と、入力信号と前記第２の出力信号との差動信号を出力する第２の差動部と、前記第２の差動部と並列接続され、前記差動信号を入力する複数の直列接続された第２の容量素子から成る第２の容量部と、前記第２の容量部と並列接続され、前記第２の容量部と第２の出力部との間に設けられた複数の直接接続された第２の位相補償用容量素子から成る第２の位相補償容量部と、を含む第２の出力回路と、
を備え、
前記複数の第１の容量素子の間と前記複数の第２の位相補償用容量素子の間とが接続されると共に、前記複数の第２の容量素子の間と前記複数の第１の位相補償用容量素子の間とが接続される、駆動装置。
【請求項２】
前記第１の出力回路が、データ入力信号に基づく階調電圧を選択して前記第１の差動部に出力する第１のデコーダを備え、前記第２の出力回路が、データ入力信号に基づく階調電圧を選択して前記第２の差動部に出力する第２のデコーダを備えた、請求項１に記載の駆動装置。
【請求項３】
前記第１の差動部及び前記第２の差動部の各々が、差動アンプである、請求項１または請求項２に記載の駆動装置。
【請求項４】
前記第１の出力部が、直列接続された第１のＰチャネルトランジスタと第１のＮチャネルトランジスタとを含み、前記第１のＰチャネルトランジスタのゲートが、前記第１の差動部の第１の出力側に接続され、前記第２の出力部が、直列接続された第２のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、前記第２のＰチャネルトランジスタのゲートが、前記第２の差動部の第１の出力側に接続された、請求項１から請求項３の何れか１項に記載の駆動装置。
【請求項５】
前記第１の出力回路が、第１の差動増幅部を前記第１の差動部と前記第１の容量との間に備え、前記第２の出力回路が、第２の差動増幅部を前記第２の差動部と前記第２の容量部との間に備えた、請求項１から請求項４の何れか１項に記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置に関し、特に、出力の極性が逆の遷移を行う複数の出力回路により構成される駆動装置に関する。
【背景技術】
【０００２】
一般に、ソースドライバの出力を行う出力回路であるソースアンプとして、オペアンプ回路（Ｒａｉｌ  ｔｏ  Ｒａｉｌ  アンプ）が知られている（例えば、特許文献１参照）。
【０００３】
このようなオペアンプ回路の回路構成の例を図７に、当該オペアンプ回路の動作波形の例を図８に示す。オペアンプ回路５２は、差動部５６、差動増幅部５７、出力部５８、及び位相補償部５９から構成される。差動部５６には、入力データ及び出力からのフィードバックが入力され、その電圧差により差動アンプ（差動部５６）が動作し、電流を発生する。その電流を差動増幅部５７で増幅し、出力部のＰチャネルトランジスタ及びＮチャネルトランジスタ（Ｐｃｈ／Ｎｃｈ）を駆動して、出力に入力と同じ電位を出力する。位相補償部５９は、出力と出力部のＰｃｈ／Ｎｃｈのゲート（ＰＧ／ＮＧ）の間に設置された位相補償用容量Ｃ１から成り、負帰還の安定性（位相余裕）を補償する。
【０００４】
ソースドライバを駆動装置として使用する液晶ディスプレイは、映像の焼け付きを防止するため、液晶セルの画素電位極性を反転駆動させる必要がある。その方法として、一般に、ドット反転動作やライン反転動作等が用いられる。図９に示すように、ドット反転動作は、ソースドライバの出力端子（ｏｕｔ１〜ｏｕｔｎ）毎に出力の極性を切り替える動作である。図１０に反転駆動動作を考慮した駆動装置の概略構成を示す。ＶＨ１〜ＶＨｎ／２が正極性の入力レベル、ＶＬ１〜ＶＬｎ／２が負極性の入力レベルである。正極性、負極性とは、コモン電圧ＶＣＯＭを基準電圧とした時の極性であり、図１１のような曲線を示す。コモン電圧ＶＣＯＭとの電圧差は、正極側と負極側とで同じになる。信号ＲＥＶは極性反転信号である。ドット反転動作時（ＲＥＶ＝固定）、奇数番号出力（ｏｕｔ１、３、・・・、（ｎ−１））と偶数番号出力（ｏｕｔ２、４、・・・、ｎ）の極性は反転となる。すなわち、出力ｏｕｔ１に正極性が出力される場合、その隣の出力ｏｕｔ２には負極性が出力される。ライン反転動作時は、ライン毎に信号ＲＥＶが反転し、出力ｏｕｔ１と出力ｏｕｔ２の出力の極性はライン毎に反転される。
【０００５】
ソースドライバに用いられるソースアンプには、高スルーレートと位相余裕が要求される。一般に、ソースアンプ回路内にスイッチを設けて、当該スイッチを切り替えることにより、任意の周期に色々な補償キャパシタ（容量）のノード接続を変化させて、スルーレートを向上させる技術が知られている（例えば、特許文献２参照）。
【特許文献１】特開平０５−０６３４５９号公報
【特許文献２】特開２００６−０９４５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ソースアンプに要求される位相余裕の拡大と高スルーレート化とは、相反する特性であるため、位相余裕の拡大と高スルーレート化を両立するのは困難である。
【０００７】
出力の遷移時（Ｈ→Ｌ、または、Ｌ→Ｈ）に、位相補償用容量Ｃ１を介したカップリングの影響を受けて、出力部５８のＰｃｈ／Ｎｃｈのゲート電位（ＰＧ／ＮＧ）が抑え込まれてしまうため、位相補償部５９の位相補償用容量Ｃ１を大きくすると、位相余裕は大きくなるがスルーレートは遅くなる。特に、反転駆動動作の場合、出力する極性が代わるため、出力の振幅が大きくなる（図１１におけるＶＨ６３／ＶＬ６３レベルをライン毎に交互に出力する場合等）。そのため、ソースアンプ内では、位相補償部５９の位相補償用容量Ｃ１を介したカップリングの影響が大きくなり、スルーレートの遅延を招くこととなる（図８参照）。
【０００８】
一方、位相補償部５９の位相補償用容量Ｃ１を小さくすると、出力の揺れを吸収できなくなるため、スルーレートは速くなるが位相余裕は悪くなる。
【０００９】
本発明は、上記問題点を解消するためになされたもので、位相余裕を拡大すると共に、高スルーレート化することができる出力回路を備えた駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１に記載の駆動装置は、第１の極性の第１の出力信号を出力する第１の出力部と、入力信号と前記第１の出力信号との差動信号を出力する第１の差動部と、前記第１の差動部と並列接続され、前記差動信号を入力する複数の直列接続された第１の容量素子から成る第１の容量部と、前記第１の容量部と並列接続され、前記第１の容量部と第１の出力部との間に設けられた複数の直列接続された第１の位相補償用容量素子から成る第１の位相補償容量部と、を含む第１の出力回路と、前記第１の極性と逆相の第２の出力信号を出力する第２の出力部と、入力信号と前記第２の出力信号との差動信号を出力する第２の差動部と、前記第２の差動部と並列接続され、前記差動信号を入力する複数の直列接続された第２の容量素子から成る第２の容量部と、前記第２の容量部と並列接続され、前記第２の容量部と第２の出力部との間に設けられた複数の直接接続された第２の位相補償用容量素子から成る第２の位相補償容量部と、を含む第２の出力回路と、を備え、前記複数の第１の容量素子の間と前記複数の第２の位相補償用容量素子の間とが接続されると共に、前記複数の第２の容量素子の間と前記複数の第１の位相補償用容量素子の間とが接続される。
【００１１】
請求項２に記載の駆動装置は、請求項１に記載の駆動装置において、前記第１の出力回路が、データ入力信号に基づく階調電圧を選択して前記第１の差動部に出力する第１のデコーダを備え、前記第２の出力回路が、データ入力信号に基づく階調電圧を選択して前記第２の差動部に出力する第２のデコーダを備えたものである。
【００１２】
請求項３に記載の駆動装置は、請求項１または請求項２に記載の駆動装置において、前記第１の差動部及び前記第２の差動部の各々が、差動アンプである。
【００１３】
請求項４に記載の九度装置は、請求項１から請求項３の何れか１項に記載の駆動装置において、前記第１の出力部が、直列接続された第１のＰチャネルトランジスタと第１のＮチャネルトランジスタとを含み、前記第１のＰチャネルトランジスタのゲートが、前記第１の差動部の第１の出力側に接続され、前記第２の出力部が、直列接続された第２のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、前記第２のＰチャネルトランジスタのゲートが、前記第２の差動部の第１の出力側に接続されたものである。
【００１４】
なお、直列接続とは、ＰチャネルトランジスタのソースとＮチャネルトランジスタのドレインとが接続された状態を示しており、具体的にはＣＭＯＳ回路が挙げられる。
【００１５】
請求項５に記載の駆動装置は、請求項１から請求項４の何れか１項に記載の駆動装置において、前記第１の出力回路が、第１の差動増幅部を前記第１の差動部と前記第１の容量との間に備え、前記第２の出力回路が、第２の差動増幅部を前記第２の差動部と前記第２の容量部との間に備えたものである。
【発明の効果】
【００１６】
本発明の駆動装置によれば、位相余裕を拡大すると共に、高スルーレート化することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
まず、本発明の実施の形態に係る駆動装置の概略構成について説明する。図１は、本実施の形態に係る駆動装置１０の概略構成の一例を示す構成図である。
【００１９】
本実施の形態の駆動装置１０は、ｎ個（ｎは２の倍数）の出力回路（ドライバセル）１２１〜１２ｎを備えて構成されている。ＶＨ１〜ＶＨｎ／２は、正極性の入力レベル、ＶＬ１〜ＶＬｎ／２は、負極性の入力レベルである。なお、正極性、負極性とは、コモン電圧ＶＣＯＭを基準電圧としたときの極性である（図１１参照）。信号ＲＥＶは、極性反転信号である。
【００２０】
駆動装置１０は、信号ＲＥＶによりドット反転動作及びライン反転動作するものであり、奇数番号出力（ｏｕｔ１、３、・・・、（ｎ−１））と偶数番号出力（ｏｕｔ２、４、・・・、ｎ）との出力の極性は逆相になっている（図９（Ｂ）参照）。
【００２１】
次に、本発明の実施の形態の駆動装置１０における出力回路（ドライバセル）１２１〜１２ｎの概略について説明する。図２は、本実施の形態に係るドライバセル１２１及びドライバセル１２２の概略構成の一例を示す構成図である。また、図３は、本実施の形態の差動部１６１及び１６２と出力部１８１及び１８２の具体的一例を示した構成図である。なお、奇数番号のドライバセル（ドライバセル１２１、１２３、・・・、（ｎ−１））同士は略同一の構成であるため、ここではドライバセル１２１のみを示す。また、偶数番号のドライバセル（ドライバセル１２２、１２４、・・・、ｎ）同士は略同一の構成であるため、ここではドライバセル１２２のみを示す。
【００２２】
本実施の形態のドライバセル１２１は、デコーダ１４１、差動部１６１、出力部１８１、２つの位相補償用容量Ｃ１１、及び２つの容量Ｃａ１を含んで構成されている。また、ドライバセル１２２は、デコーダ１４２、差動部１６２、出力部１８２、２つの位相補償用容量Ｃ１２、及び２つの容量Ｃａ２を含んで構成されており、ドライバセル１２１と略同様の構成をしている。
【００２３】
デコーダ１４１及び１４２は、ラスタ周期毎にデータ入力信号（図示省略）に基づいて入力される階調電圧のいずれかを選択し、デコーダ出力として出力するものである。
【００２４】
差動部１６１は、入力と出力からのフィードバックとの電圧差により動作し、電流を発生するためのものである。図３に示すように、具体的一例としては、オペアンプ等の差動アンプが挙げられる。
【００２５】
出力部１８１及び１８２は、図３に示すように、具体的一例としては、ＰチャネルトランジスタＰ１、Ｐ２及びＮチャネルトランジスタＮ１、Ｎ２を含んだＣＭＯＳ回路で構成される。ＰチャネルトランジスタＰ１、Ｐ２のゲートはそれぞれ、オペアンプ１６１、１６２の第１の出力側１５１、１５２に接続されている。
【００２６】
位相補償用容量Ｃ１１及びＣ１２は、負帰還の安定性（位相余裕）を補償するためのものであり、具体的一例としては、コンデンサが挙げられる。
【００２７】
容量Ｃａ１及びＣａ２は、位相補償用容量Ｃ１１及びＣ１２によるカップリングの影響を低減させるためのものであり、具体的一例としては、コンデンサが挙げられる。
【００２８】
次に本実施の形態のドライバセル１２１及び１２２の動作をドライバセル１２１及び１２２の具体的一例を用いて詳細に説明する。図４にドライバセル（オペアンプ回路）１２１及び１２２の具体的構成の一例を示す。なお、ここでは、デコーダ１４１及び１４２は図示を省略している。また、差動部１６１及び１６２の後段に、差動増幅部１７１及び１７２を備えた構成としている。差動増幅部１７１及び１７２は、差動部１６１及び１６２で発生した電流を増幅し、出力部１８１及び１８２のＰチャネルトランジスタＰ１及びＰ２、ＮチャネルトランジスタＮ１及びＮ２をそれぞれ駆動して、出力に入力と同じ電位を出力するためのものである。
【００２９】
容量Ｃａ１は、ゲートＰＧ１とオペアンプ回路１２２の出力ｏｕｔ２との間及びゲートＮＧ１とオペアンプ回路１２２の出力ｏｕｔ２との間に備えられている。また、容量Ｃａ２は、ゲートＰＧ２とオペアンプ回路１２１の出力ｏｕｔ１との間及びゲートＮＧ２とオペアンプ回路１２１の出力ｏｕｔ１との間に備えられている。なお、容量Ｃａ１及びＣａ２は、それぞれ位相補償用容量Ｃ１１及びＣ１２よりも小さい容量とする。
【００３０】
図４に示した本実施の形態のオペアンプ回路１２１及び１２２の動作波形の具体的一例を図５に示す。
【００３１】
ドット反転、ライン反転駆動動作の場合、最初のラインでの出力ｏｕｔ１が正極とすると、出力ｏｕｔ２は負極となる。次のラインでは、出力ｏｕｔ１が負極となり、出力ｏｕｔ２が正極となる。出力が正極から負極に変わるとき、出力は”Ｈ−Ｌ”（ＨレベルからＬレベルへ）の遷移となり、出力が負極から正極に変わるとき、出力は”Ｌ−Ｈ”（ＬレベルからＨレベルへ）の遷移となる。すなわち、出力ｏｕｔ１と出力ｏｕｔ２とは、常に逆の遷移を行うことになる。
【００３２】
オペアンプ回路１２１では、出力ｏｕｔ１が”Ｈ−Ｌ”に遷移するとき、ゲートＮＧ１には位相補償用容量Ｃ１１によるカップリングが発生するが、オペアンプ回路１２２の出力ｏｕｔ２は”Ｌ−Ｈ”の遷移となるので、容量Ｃａ１による逆相のカップリングが発生し、位相補償用容量Ｃ１１によるゲートＮＧ１へのカップリング量を低減することができる。また、同様に位相補償用容量Ｃ１１によるゲートＰＧ１へのカップリング量を、容量Ｃａ１により発生する逆相のカップリングにより低減することができる。
【００３３】
一方、オペアンプ回路１２２では、出力ｏｕｔ２が出力ｏｕｔ１とは逆に”Ｌ−Ｈ”に遷移し、ゲートＮＧ２には位相補償用容量Ｃ１２によるカップリングが発生するが、出力ｏｕｔ１は”Ｈ−Ｌ”の遷移となるので、容量Ｃａ２による逆相のカップリングが発生し、位相補償用容量Ｃ１２によるゲートＮＧ２へのカップリング量を低減することができる。また、同様に位相補償用容量Ｃ１２によるゲートＰＧ２へのカップリング量を、容量Ｃａ２により発生する逆相のカップリングにより低減することができる。
【００３４】
また、オペアンプ回路１２１の出力ｏｕｔ１が”Ｌ−Ｈ”の遷移となる（出力ｏｕｔ２が”Ｈ−Ｌ”の遷移となる）ときも同様に、オペアンプ回路１２１では、位相補償用容量Ｃ１１により発生するゲートＰＧ１及びＮＧ１へのカップリング量を容量Ｃａ１により発生する逆相のカップリングにより低減することができ、同様に、オペアンプ回路１２２では、位相補償用容量Ｃ１２により発生するゲートＰＧ２及びＮＧ２へのカップリング量を容量Ｃａ２により発生する逆相のカップリングにより低減することができる。
【００３５】
このように、出力の遷移時に発生する位相補償用容量Ｃ１による出力部１８１のＰチャネルトランジスタＰ１のゲートＰＧ１及びＮチャネルトランジスタＮ１のゲートＮＧ１へのカップリング量を低減することができ、同様に、位相補償用容量Ｃ２による出力部１８２のＰチャネルトランジスタＰ２のゲートＰＧ２及びＮチャネルトランジスタＮ２のゲートＮＧ２へのカップリング量を低減することができる。
【００３６】
従って、出力ｏｕｔ１及びｏｕｔ２がフル振幅した場合は、オペアンプ回路１２１では、容量が”Ｃ１１−Ｃａ１”の位相補償容量を付加したときと同じ程度になり、ゲートＰＧ１及びＮＧ１のゲート電位の抑え込みが小さくなるため、スルーレートが速くなる。また、同様に、オペアンプ回路１２２では、容量が”Ｃ１２−Ｃａ２”の位相補償容量を付加したときと同じ程度になり、ゲートＰＧ２及びＮＧ２のゲート電位の抑え込みが小さくなるため、スルーレートが速くなる。
【００３７】
図６に、本実施の形態のオペアンプ回路１２１のゲートＰＧ１、ＮＧ１の電位及び出力ｏｕｔ１の動作波形と、図７に示した従来のオペアンプ回路５０のゲートＰＧ１、ＮＧ１の電位及び出力ｏｕｔ１の動作波形との比較を示す。図６に示したように、本実施の形態のオペアンプ回路１２１の方がゲートＰＧ１及びＮＧ１の電位が大きく（Ｙ＞ｙ）、ゲート電位の抑え込みが小さくなっており、スルーレート（出力が最大値となるまでの時間）が高速に（Ｘ＜ｘ）なっていることがわかる。
【００３８】
また、オペアンプ回路１２１では、位相補償用容量Ｃ１１と容量Ｃａ１が並列に接続されているため、位相余裕は、合成容量である”Ｃ１１＋Ｃａ１”の位相補償容量を付加したときと同じ程度になり、位相補償容量が大きくなるため、位相余裕が大きくなる。また、同様に、オペアンプ回路１２２では、位相補償用容量Ｃ１２と容量Ｃａ２が並列に接続されているため、位相余裕は、合成容量である”Ｃ１２＋Ｃａ２”の位相補償容量を付加したときと同じ程度になり、位相補償容量が大きくなるため、位相余裕が大きくなる。
【００３９】
なお、具体的一例として、容量Ｃ１１及びＣ１２が３５０ｆＦ、容量Ｃａ１及びＣａ２が８７．５ｆＦの場合、従来のオペアンプ回路５０（図７参照）では、位相余裕が、１１．０ｄｅｇであったものが、本実施の形態のオペアンプ回路１２１及び１２２では、１２．５ｄｅｇに、拡大される。
【００４０】
なお、本実施の形態では、出力の極性の異なるオペアンプ回路１２１及び１２２同士を組み合わせた（接続した）場合について詳細に説明したが、その他の奇数番号のオペアンプ回路１２１、１２３、・・・、（ｎ−１）と偶数番号のオペアンプ回路１２１、１２３、・・・、（ｎ−１）とを組み合わせた場合においても同様である。
【００４１】
また、本実施の形態では、ドット反転、ライン反転駆動を行うソースドライバのソースアンプで使用されるオペアンプ回路について記述しているが、これに限らず、出力が逆の遷移を行う複数のオペアンプ回路により構成される駆動装置であれば同様に容量Ｃａを付加して、出力の極性が異なるオペアンプ同士を接続することにより適用することができる。
【００４２】
以上説明したように、本実施の形態のオペアンプ回路１２ｍ（ｍ＝１〜ｎ）によれば、容量Ｃａｍを、位相補償用容量Ｃ１ｍと並行かつ、出力部１８ｍのゲートＰＧｍ及びＮＧｍと出力の極性の異なるオペアンプ回路１２ｍとの間に設けたため、出力の遷移時に発生する位相補償用容量Ｃ１ｍによる出力部１８ｍのＰチャネルトランジスタＰｍのゲートＰＧｍ及びＮチャネルトランジスタＮｍのゲートＮＧｍへのカップリング量を低減することができ、ゲート電位の抑え込みを小さくすることができるので、スルーレートを高速化することができる。
【００４３】
また、位相補償容量は、合成容量である”Ｃ１ｎ＋Ｃａｎ”の位相補償容量を付加したときと同じ程度になるため、位相余裕を拡大することができる。
【００４４】
従って、本実施の形態の駆動装置１０に備えられるオペアンプ回路１２ｍでは、位相余裕を拡大すると共に、高スルーレート化することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る駆動装置の概略構成の一例を示す構成図である。
【図２】本発明の実施の形態に係る駆動装置におけるドライバセル（出力回路）の概略構成の一例を示す構成図である。
【図３】本発明の実施の形態に係る駆動装置におけるドライバセル（出力回路）の概略構成の一例を示す構成図である。
【図４】本発明の実施の形態に係るオペアンプ回路の具体的構成の一例を示す構成図である。
【図５】本発明の実施の形態に係るオペアンプ回路の動作波形の具体的一例を示す動作波形図である。
【図６】本発明の実施の形態に係るオペアンプ回路のスルーレートと従来のオペアンプ回路のスルーレートとの比較を示す動作波形図である。
【図７】従来のオペアンプ回路の回路構成の一例を示す概略構成図である。
【図８】従来のオペアンプ回路の動作波形の具体的一例を示す動作波形図である。
【図９】ドット反転動作及びライン反転動作を説明するための説明図である。
【図１０】従来の駆動装置の概略構成の一例を示す構成図である。
【図１１】６４階調時の正極負極曲線の一例を示す説明図である。
【符号の説明】
【００４６】
１０  駆動装置
１２ｍ（ｍ＝１〜ｎ）  オペアンプ回路（出力回路、ドライバセル）
１４ｍ  デコーダ
１６ｍ  差動部
１７ｍ  差動増幅部
１８ｍ  出力部
Ｃ１ｍ  位相補償用容量
Ｃａｍ  容量
Ｐｍ  Ｐチャネルトランジスタ
Ｎｍ  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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