(57)【特許請求の範囲】
【請求項１】
下層レイヤに周期構造を有し、その周期構造を跨いで形成されたラインパターンを有する半導体装置の寸法測定に用いられる寸法測定装置であって、
前記ラインパターンを含む領域の顕微境画像を取得する画像取得手段と、
前記画像取得手段で取得した画像を用いて、前記ラインパターンの幅方向のエッジ点からライン幅を求め、エッジ点の位置とライン幅とを対応つけたデータ系列を生成するエッジプロファイル生成手段と、
前記ラインパターンの長手方向に沿った前記周期構造を構成する領域の幅とピッチの情報を取得する手段と、
前記エッジプロファイル生成手段で生成したデータ系列上で、前記周期構造を構成する領域の幅とピッチに対応させた解析領域を配置し、当該解析領域に含まれるエッジ点の位置に対応付けられたライン幅を抽出し、当該解析領域内における前記ラインパターンのライン幅の代表値を計算する一連の処理を、前記解析領域の位置を前記ラインパターンの長手方向に沿って前記データ系列上で所定の長さだけ移動させながら行い、当該解析領域の配置位置ごとのライン幅の代表値を計算する代表値算出手段と、
得られた代表値を用いて、予め定めた規則に従って、前記ラインパターンの寸法を決定する寸法決定手段と
を備えることを特徴とする寸法測定装置。
【請求項２】
請求項１に記載の寸法測定装置であって、
前記代表値算出手段は、
前記一連の処理を、前記解析領域の幅をずらしながら行い、当該解析領域の配置位置及び幅ごとのライン幅の代表値を計算する
を備えることを特徴とする寸法測定装置。
【請求項３】
請求項１に記載の寸法測定装置であって、
前記代表値算出手段は、
前記一連の処理を、前記解析領域のピッチをずらしながら行い、当該解析領域の配置位置及びピッチごとのライン幅の代表値を計算する
を備えることを特徴とする寸法測定装置。
【請求項４】
請求項１に記載の寸法測定装置であって、
前記代表値算出手段は、
前記一連の処理において、
前記エッジプロファイル生成手段で生成したデータ系列上で、前記周期構造を構成する領域の幅とピッチに対応させた第１の解析領域と、前記周期構造を構成する領域以外の領域に対応させた第２の解析領域とを配置し、
当該第１の解析領域に含まれるエッジ点の位置に対応付けられたライン幅を抽出し、抽出したライン幅を用いて、ライン幅の第１の代表値を計算するとともに、
当該第２の解析領域に含まれるエッジ点の位置に対応付けられたライン幅を抽出し、抽出したライン幅を用いて、ライン幅の第２の代表値を計算し、
前記寸法決定手段は、
前記第１の代表値と前記第２の代表値とを用いて、予め定めた規則に従って、前記ラインパターンの寸法を決定する
ことを特徴とする寸法測定装置。
【請求項５】
請求項４に記載の寸法測定装置であって、
前記代表値算出手段は、
前記第１の解析領域と前記第２の解析領域との間に所定の幅の非解析領域を設ける
ことを特徴とする寸法測定装置。
【請求項６】
請求項１に記載の寸法測定装置であって、
前記寸法決定手段は、
前記代表値の最大値を用いて、前記ラインパターンの寸法を決定する
ことを特徴とする寸法測定装置。
【請求項７】
請求項４に記載の寸法測定装置であって、
前記寸法決定手段は、
前記第１の代表値と前記第２の代表値との差を用いて、予め定めた規則に従って、前記ラインパターンの寸法を決定する
ことを特徴とする寸法測定装置。
【請求項８】
請求項１に記載の寸法測定装置であって、
前記下層レイヤの周期構造は、
活性化領域と素子分離領域からなる
ことを特徴とする寸法測定装置。
【請求項９】
請求項１に記載の寸法測定装置であって、
前記ラインパターンは、ゲート電極のパターンである
ことを特徴とする寸法測定装置。
【請求項１０】
請求項１に記載の寸法測定装置であって、
前記ラインパターンは、ゲート電極加工前のレジストパターンである
ことを特徴とする寸法測定装置。
【請求項１１】
請求項１に記載の寸法測定装置であって、
前記ラインパターンは、オフセットスペーサのパターンである
ことを特徴とする寸法測定装置。
【請求項１２】
請求項１に記載の寸法測定装置であって、
前記ラインパターンは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）スペーサのパターンである
ことを特徴とする寸法測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の寸法測定技術に関し、例えば、活性化領域上のゲート電極寸法を測定する技術に関する。
【背景技術】
【０００２】
近年、半導体装置の寸法の微細化が進み、精度に関しては０．１μｍ以下のゲート電極を１０％以下の寸法精度で加工しなければならないほど厳しくなっている。例えば、ゲート電極の寸法は、半導体装置の動作特性を決定する主要因の一つであり、特に活性化領域上のゲート電極寸法を管理する必要がある。製造工程においては、ゲート電極の加工工程だけでなく、ゲート電極の膜厚や加工時のマスクとなるレジストパターンの寸法などのゲート電極の加工工程より前の工程の影響を受けることにより、ゲート電極寸法が変動する。そのため、同一の処理条件、同一の加工工程によりゲート電極を加工した場合においても、各工程の微小な変動の累積により、ゲート電極の加工寸法は一定の値にならず、ある範囲、例えばゲート電極の加工寸法の目標値９０ｎｍに対し、３σで１０ｎｍ程度の範囲で寸法変動が発生する。したがって、寸法精度が悪化し、ひいては生産性の低下を引き起こす。そのため、ゲート電極寸法の管理は半導体装置の製造工程において必須の技術となっている。
【０００３】
半導体装置の製造工程では、ゲート電極寸法の計測結果から、管理値を外れた場合には、そのウエハを破棄する、または再処理を施すといった処理をすることにより、歩留まり向上や生産性の向上を行っている。また近年ではこの計測値を用いたプロセス制御の導入が進んでいる。例えば、制御工程の処理条件を修正する方法としては、特許文献１に示されている。この特許文献１には、半導体ウエハに第１のプロセスを実行し、このプロセスに関連した統合計測データ取得する。この統合計測データから、少なくとも一つの誤差を特定し、この誤差を補償するべく、第２のプロセスに対して調整プロセスを実行する方法が開示されている。
【０００４】
また、もう一つの例が、特許文献２に示されている。この特許文献２には、ワークピースを加工するステップと、測定された特徴パラメータからトランジスタモデルを用いて特徴パラメータを出力するステップがある。この出力ステップを用いてウエハ電気テストを予測するステップとその予測値に基づき欠陥のある工程を検出するステップと、欠陥のある工程を訂正するステップを用いる方法が開示されている。
また、フィードフォワードにより素子分離領域の寸法を制御する方法が、特許文献３に記されている。この特許文献３には、素子分離領域と活性化領域の表面の段差のモデル式を作成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）後の膜厚計測データから、モデル式を用い、埋め込み酸化膜を除去する洗浄工程の時間を制御することにより、上記段差を一定に制御する方法が開示されている。
【０００５】
以上のようなプロセス制御を行う場合、計測結果の測定精度やスループットの向上が、プロセス制御の精度に対し重要な要因となる。
一方、近年のリソグラフィ技術では、配線幅の微細化に対応するため、光源波長が短くなり、それに伴いレジスト材料も変更されている。非特許文献１に記すように、特に光源波長１９３ｎｍのＡｒＦエキシマレーザに対応したレジスト材料（以下、ＡｒＦレジスト）では、ラインエッジラフネス（ＬＥＲ：Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）という配線幅の変動が顕著になっている。その配線幅の変動は３σで６ｎｍ程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれ測定した寸法が異なる問題が発生する。そのため、このＬＥＲが大きいレジストパターンを用いた半導体装置の製造工程の寸法検査工程では、寸法の測定精度が悪化するという問題がある。また、配線幅が０．１μｍ以下の微細なパターンを高精度、かつ高速に測定する方法が必要とされる。
このような状況の中、配線幅の測定方法がいくつか提案されている。そのうちの一つは、現在最も広く使用されている走査型電子顕微鏡ＣＤ−ＳＥＭ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いた配線幅の測定方法である。このＣＤ−ＳＥＭの特徴は、電子線を使用するため、配線幅が０．１μｍ以下であっても高解像度の画像を取得することが可能であり、また任意の測定対象を計測することが可能である。また、一般的にＡｒＦレジストは電子線照射によりシュリンクする事が知られており、そのシュリンク量は電子線の照射量に依存する。しかし、最新型のＣＤ−ＳＥＭでは、測定を自動化することにより、測定対象毎のシュリンク量を最低限にする機能や、電子線の走査間隔を広くとることによりシュリンク量を低減する機能（Ｒｅｃｔａｎｇｕｌａｒ  Ｓｃａｎ）を有している。このＲｅｃｔａｎｇｕｌａｒ  Ｓｃａｎ機能は電子線の走査間隔を変えることにより、縦方向と横方向の倍率が異なる画像を取得することが可能である。このＣＤ−ＳＥＭによる配線幅の測定方法は比較的高速であり、任意な測定対象に対し高精度な測定ができる特徴を持つ。ＣＤ−ＳＥＭではこのように取得した配線パターンの画像を用いて、その輝度プロファイルから、配線の両端のエッジポイントを多数検出し、そのエッジ間の距離の平均値を配線寸法とする処理が行われている。またこのように測定する際、測定領域の長さが長いほどＬＥＲによる測定バラツキを低減できる。このようにＣＤ−ＳＥＭを用いた計測方法は、電子線を使うために、非常に高精度で計測することが可能である。
【０００６】
もう一つの方法としては、非特許文献２に示すようにスキャトロメトリを使用した方法がある。この方法は、５０μｍ角以上の領域にわたって、ピッチ的に配列されたパターンに対し、光の干渉波形を取得する。そして、測定対象の構造モデルからシミュレーションした干渉波形と、実際に取得した干渉波形とを比較することにより、測定対象の寸法を計測する方法である。このスキャトロメトリを使用した配線幅の測定方法は、上記のようなシミュレーションする上で単純な構造であり、かつ５０μｍ以上の領域に渡りピッチ的に配列されているような限定されたパターンに対しては、比較的高速に測定できる特徴を持つ。
【０００７】
また、もう一つの方法としては、非特許文献３に示すように原子間力顕微鏡を用いたＣＤ−ＡＦＭ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）による配線幅の測定方法がある。この方法は、微細なプローブを用いて、測定対象を直接３次元計測することにより、配線幅を測定する方法である。また、測定対象を直接測定するため、測定対象の３次元構造を把握することが可能である。また、その測定精度は測定対象の大きさと、プローブの形状および寸法に大きく依存する。以上のように配線寸法を計測する手法は複数有り、計測の目的に応じて使い分けられている。
【０００８】
寸法管理における計測対象は、通常管理（ＱＣ：  Ｑｕａｌｉｔｙ  Ｃｈｅｃｋ）パターンと呼ばれる。ＱＣパターンは、製品チップの隙間のスクライブラインと呼ばれるダイシングで切断される箇所の上に配置されることが多い。また、ＱＣパターンのレイアウトは、計測しやすいように単純な１本のラインや、複数のライン／スペースで形成されることが多い。しかし、実際に半導体装置の性能や歩留まりを決めるのは、動作する回路パターンにおける配線寸法であり、特に活性化領域上の配線寸法である。回路パターンとＱＣパターンでは、下層レイヤも含めたパターン形状の複雑性が大きく異なるため、寸法変動に対する挙動も異なることが多い。そのため、寸法管理において、ＱＣパターンの寸法を管理しても、実際の半導体装置の性能や歩留まりを管理するのは限界がある。直接回路パターンのゲート電極寸法を計測すればよいのだが、回路内の特定箇所の配線寸法を計測するのは、計測レシピの作成が煩雑であること、また先に述べたＬＥＲの影響により、一点一点の寸法の測定精度が低くなるため、寸法管理に使用するのは困難である。非特許文献４には、回路パターン内の寸法計測用の計測レシピを簡便に作成できる技術が記載されている。これは設計データを用いて、計測レシピを作成する技術であり、複数のレイヤを考慮して測定位置を計測することが可能である。つまり、活性化領域上の配線寸法を計測することも可能である。
【０００９】
また回路パターンでは活性化領域と素子分離領域が周期的に配置されていることが多い。このように下層レイヤに構造がある場合、その構造に応じてゲート電極寸法が変動することが非特許文献５に記載されている。つまりゲート電極の活性化領域上の寸法と、素子分離上の寸法が異なることを意味する。そのため、下層レイヤに構造がある場合には、配線全体の平均寸法と活性化領域上の寸法は異なることになる。またエッチング時のマスクとなるレジストパターンにおいても、この下層レイヤの影響により、活性化領域上と素子分離上で配線寸法が変動する現象が確認されている。このように半導体装置の性能や歩留まりに直接影響する配線寸法としては、活性化領域上の寸法を計測する必要がある。
【００１０】
以上述べてきたように、半導体装置の製造工程においては、微細な測定対象を高精度に測定する方法が提案されている。
【特許文献１】特表２００５−５１００８３号公報
【特許文献２】特表２００３−５３１４９１号公報
【特許文献３】特開２００２−１５１４６５号公報
【非特許文献１】Ａ．Ｙａｍａｇｕｃｈｉ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５３７５，ｐ４６８−４７６（２００４）
【非特許文献２】Ｂ．Ｃｈｅｕｎｇ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ３０−４０（２００５）
【非特許文献３】Ｖ．Ａ．Ｕｋｒａｉｎｔｓｅｖ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ１２７−１３９（２００５）
【非特許文献４】Ｃ．Ｔａｂｅｒｙ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ１４２４−１４３４（２００５）
【非特許文献５】Ｍ．  Ｋｕｒｉｈａｒａ，  ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＤＰＳ  ，ｐ１８１−１８２（２００６）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年の加工精度の厳しい要求に対し、個々の加工工程の高精度化のみでは、要求される加工精度を実現するのが困難になっている。そのため管理対象の寸法を一定の規格値に安定化するため、プロセス制御をする方法がある。また半導体製品の性能や歩留まりを決めるのは、ＱＣパターンではなく、回路パターンの配線寸法、特に活性化領域上の配線寸法である。そのため、活性化領域上の寸法を高精度かつ高速に計測する必要があり、その配線寸法を管理する必要がある。
【００１２】
また配線寸法の計測方法として、非特許文献１にはＣＤ−ＳＥＭを用いて、配線の長さ方向に長い領域の画像を用いて、配線寸法を計測する手法が記載されている。この方法はＬＥＲに起因した測定バラツキを低減し、測定精度を向上する効果が期待できる。しかし、全測定領域の平均値を配線幅として算出するため、活性化領域上のみの寸法を計測するには、不十分である。また測定箇所の特定には、画像認識が使用されており、測定のスループットを低下する要因のひとつとなっている。
【００１３】
また別の計測方法として、非特許文献２にはスキャトロメトリを使用した計測方法が記載されている。この手法は高速に計測することが可能であるが、５０ミクロン角の領域の平均寸法しか計測することができないため、活性化領域上の寸法を算出するには十分でない。
また別の計測方法として、非特許文献３に分子間力顕微鏡（ＡＦＭ）を使用した方法が記載されている。この方法は計測パターンの３次元像を取得するには有効な手法である。しかし、１点あたりの計測時間が長くかかること、また活性化領域上の寸法を抽出する機構がないため、半導体装置の製造工程における配線寸法の検査装置としては不十分である。
【００１４】
また別の配線寸法の計測手法として、非特許文献４に、ＣＤ−ＳＥＭを用いて活性化領域上の配線寸法を計測する方法が記載されている。この方法は設計データを使用するため、回路パターン内の任意の活性化領域上の配線寸法を計測することが可能である。また活性化領域上の測定値を特定するには、設計データから作成したパターンレイアウトと実際のＳＥＭ画像から得られたパターンを比較し、画像認識により測定箇所を特定する。しかしこの方法は、先に述べたＬＥＲによる測定バラツキがあるため、一点あたりの計測精度が低い。また測定点数を増加することにより、ＬＥＲによる測定バラツキを低減することは可能であるが、画像認識により測定箇所を特定するため、一点あたりの測定時間が長くなるため、配線寸法の検査工程に適用するにはスループットが不十分である。
【００１５】
以上をまとめると、半導体装置の性能向上、歩留まり向上するには、回路パターンの活性化領域上の寸法を計測する手段が必要であり、かつその計測した寸法を管理し、制御する方法が必要とされる。しかし既存の技術では、活性化領域上の配線寸法を高精度かつ高速に計測するには不十分である。
【００１６】
通常、寸法を管理する時に計測するパターンは、半導体チップの間にあり、ダイシングで切断される部分に配置されたＱＣパターンを計測する。ＱＣパターンは計測しやすいように比較的簡単なレイアウトである。寸法管理ではこの簡単なレイアウトの寸法を計測し、異常値等がないか検査している。またプロセス制御においても、このＱＣパターンの計測データが使用されている。しかしながら、実際に動作する回路パターンのレイアウトはＱＣパターンのレイアウトに比べ、ゲート電極だけでなく、素子分離等の下層レイヤも含めて複雑な形状をしているため、回路パターンの寸法とＱＣパターンの寸法の挙動、つまりウエハ面内でのばらつきやウエハ間、ロット間での変動といいた挙動が必ずしも一致しない。半導体装置の製造において重要なのは、デバイス特性の向上や、歩留まりの向上である。またその向上に直接的に影響するのは、ＱＣパターンの寸法ではなく、回路パターンの寸法である。特に活性化領域上のゲートパターンの寸法を正確に管理することが必要不可欠となる。また回路パターンをスクライブライン上に配置し、ＱＣパターンとして扱いその寸法を管理する方法も考えられるが、レイアウトが複雑なため精度の高い計測をすることは難しい。しかしながら、この回路パターンにおける活性化領域上のゲート電極寸法を計測することは、計測装置における計測レシピの作成が煩雑であること、またＬＥＲによる測定バラツキがあるため、測定精度が低いという２点の理由により、実際の生産ラインでは、回路パターンの寸法管理は導入が困難である。
【００１７】
この回路パターンにおける活性化領域上のゲート電極寸法を計測する手段としては、非特許文献４に示すように、設計データから計測装置の計測レシピを作成する方法がある。この方法はゲート電極のレイアウトだけでなく、下層レイヤの設計データを利用するため、回路パターンの中の任意の箇所の活性化領域上の寸法を計測する計測レシピを容易に作成することができる。しかし、この方法を用いても、ＬＥＲによるバラツキのため、一点一点の測定データの精度は低い。また測定点数を多くして、その平均値を取ることにより測定誤差を低減する方法も考えられるが、測定点数の増加は、測定のスループットとトレードオフの関係にあるため、良い方法とは言いがたい。以上のことから、半導体装置の安定的な生産のためには、回路パターンと挙動が同等であり、かつ計測しやすいＱＣパターンを設計し、そのＱＣパターンの活性化領域上の寸法を高精度かつ高速に計測する方法が必要である。
【００１８】
本発明は、上記課題を解決するべく成されたものであり、その目的は、半導体装置の特定の部分の寸法を高精度かつ高速に測定する技術を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決すべく、本発明は、下層レイヤに周期構造を有し、その周期構造を跨いで形成されたラインパターンを有する半導体装置の寸法測定に用いられる寸法測定装置であって、前記ラインパターンを含む領域の顕微境画像を取得する画像取得手段と、前記画像取得手段で取得した画像を用いて、前記ラインパターンの幅方向のエッジ点からライン幅を求め、エッジ点の位置とライン幅とを対応つけたデータ系列を生成するエッジプロファイル生成手段と、前記ラインパターンの長手方向に沿った前記周期構造を構成する領域の幅とピッチの情報を取得する手段と、前記エッジプロファイル生成手段で生成したデータ系列上で、前記周期構造を構成する領域の幅とピッチに対応させた解析領域を配置し、当該解析領域に含まれるエッジ点の位置に対応付けられたライン幅を抽出し、当該解析領域内における前記ラインパターンのライン幅の代表値を計算する一連の処理を、前記解析領域の位置を前記ラインパターンの長手方向に沿って前記データ系列上で所定の長さだけ移動させながら行い、当該解析領域の配置位置ごとのライン幅の代表値を計算する代表値算出手段と、得られた代表値を用いて、予め定めた規則に従って、前記ラインパターンの寸法を決定する寸法決定手段とを備える。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本願発明の実施形態の例について説明する。
【００２１】
＜第１の実施形態＞  図１は、半導体装置の製造工程におけるゲート電極形成工程を示す図である。通常の半導体装置の製造工程は、加工工程と計測を含む検査工程から成る。なお、図１においては、各工程を、そこで使用される装置（例えば、成膜装置、膜厚測定装置、露光装置、ＣＤ−ＳＥＭ、エッチング装置等）により示している。
【００２２】
図２は、ゲート電極形成工程における半導体装置の断面図を示す。ゲート電極形成工程では、活性化領域４０２上に素子分離領域４０３及びゲート酸化膜４０７が形成された基板に対して、まず、成膜装置により、ゲート電極４０１となるポリシリコン４００を成膜する（Ｓ１１）。次に、膜厚測定装置により、そのポリシリコン４００の膜厚ｍ１を計測する（Ｓ１２）。次に、露光装置により、反射防止膜４１１を塗布する。続いて、レジスト材料を塗布し、回路パターンを露光することにより、レジストパターン４１２を形成する（Ｓ１３）。
【００２３】
次に、ＣＤ−ＳＥＭにより、そのレジストパターン４１２の寸法ｎ１を計測する（Ｓ１４）。次に、エッチング装置により、レジストパターン４１２をマスクとしてエッチングし、その後残存したレジストパターン４１２および反射防止膜４１１を除去する（Ｓ１５）。
【００２４】
ここで、ＣＤ−ＳＥＭにより、ゲート電極４０１の寸法ｎ２を計測する（Ｓ１６）。次に、成膜装置により、酸化膜４１３を成膜し（Ｓ１７）、膜厚測定装置により酸化膜４１３の膜厚ｍ２を計測する（Ｓ１８）。次に、エッチング装置により、酸化膜４１３をエッチバックすることによりオフセットスペーサ４１４を形成する（Ｓ１９）。次に、ＣＤ−ＳＥＭによりオフセットスペーサ４１４の寸法ｎ３を計測する（Ｓ２０）。次に、成膜装置により、シリコン窒化膜４１５を成膜する（Ｓ２１）。次に、膜厚測定装置により、シリコン窒化膜４１５の膜厚ｍ３を測定する（Ｓ２２）。次に、エッチング装置により、シリコン窒化膜４１５をエッチバックすることにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）スペーサ４１６を形成する（Ｓ２３）。最後に、ＣＤ−ＳＥＭにより、ＬＤＤスペーサ４１６の寸法ｎ４を計測する（Ｓ２４）。
【００２５】
次に、ＣＤ−ＳＥＭにより、活性化領域４０２上のゲート電極４０１の寸法ｎ２を計測する方法について説明する。
【００２６】
図３は、寸法計測に用いる寸法測定システム（上述の「ＣＤ−ＳＥＭ」）の概略構成を示す図である。寸法測定システムは、半導体装置の外観の２次元画像を取得する電子顕微鏡２０１と、半導体装置の設計データを記憶する設計データ記憶装置２０２と、半導体装置の所望の部分の寸法を得る解析装置２０３とで構成される。電子顕微鏡２０１は、電子光学系と、電子光学系制御部と、制御用パーソナルコンピュータからなる。制御用パーソナルコンピュータは、取得した画像データを、解析装置２０３に送る。
【００２７】
解析装置２０３は、電子顕微鏡２０１から取得した画像を解析し、設計データを用いて、半導体装置の所望の部分の寸法を求め、その結果を出力する。そのため、解析装置２０１は、演算部２０４と、入力部２０５と、出力部２０６とを備えている。演算部２０４は、操作者からの要求に応じて、半導体装置の特定の部分の幅を測定するなど、様々な計算処理を行う。入力部２０５は、キーボード、マウス等を含んで構成され、操作者からの要求を受け付け、受け付けた要求を演算部２０４に送る。出力部２０６は、ディスプレイ、プリンタなどの出力装置を含んで構成され、演算部２０４での演算結果を操作者に対して出力する処理を行う。
【００２８】
解析装置２０３は、ＣＰＵ（中央演算装置）、メモリ、外部装置とのインターフェースなどからなる汎用のコンピュータで構成することができる。設計データ記憶装置２０２は、ハードディスクなどの記憶装置であり、解析装置２０３の補助記憶装置として機能する。
【００２９】
なお、解析装置２０３は、電子顕微鏡２０１からの画像データをネットワークを介して取得することができる。また、可搬性の記録媒体を介して、画像データを取得することもできる。
【００３０】
下記で説明する演算部２０４の処理は、ＣＰＵがメモリの所定の領域にロードしたプログラムを実行することにより達成される。そのため、メモリには、所定の処理を実行するためのプログラムが記憶されている。
【００３１】
以下、図４の半導体装置の上面図に示すように、素子分離領域４０３に活性化領域４０２が周期的に配置されている場合を例にして説明する。図示するように、活性化領域４０２は、帯状の複数の領域が所定の間隔で平行に並んで構成されている。すなわち、活性化領域４０２は、帯状の領域を１単位とする繰り返しパターンで構成されている。活性化領域４０２の上層には、活性化領域４０２の周期構造（繰り返しパターン）に跨って、ライン状（帯状）のゲート電極４０１が配置されている。上層のゲート電極４０１は、下層の活性化領域４０２に直行している。
【００３２】
活性化領域４０２は、素子分離領域４０３に対して窪んでいる。ゲート電極４０１の配線幅４０１は、その窪みのために、活性化領域４０２に重なる部分において、素子分離領域４０３に重なる部分に比べて、太くなっている。
【００３３】
以下では、このような構造を備える半導体装置における、ゲート電極４０１の活性化領域４０２上の配線寸法４０６を算出する例について説明する。
【００３４】
なお、活性化領域４０２の短手方向の幅４０４と、活性化領域４０２のピッチ４０５とを、それぞれＷとＴで示す。ここで、ピッチＴは、隣り合う帯状の活性化領域４０２の間の距離に、幅Ｗを足した長さである。
【００３５】
図５（ａ）は、このゲート電極４０１の長手方向の断面（図４のＡ−Ａ'断面）を示し、図５（ｂ）は、活性化領域４０２の長手方向の断面（図４のＢ−Ｂ'断面）を示す。
【００３６】
Ａ−Ａ'断面では、活性化領域４０２と素子分離領域４０３とがピッチＴで繰り返されるため、周期的な段差が存在し、その段差と同期してゲート電極４０１となるポリシリコンの表面も粗くなっている。
【００３７】
Ｂ−Ｂ'断面では、活性化領域４０２上のゲート電極４０１の下にはゲート酸化膜４０７がある。
【００３８】
以下の配線寸法算出処理では、この活性化領域４０２上のゲート電極４０１の各部分の幅から、その代表値を求めて、配線寸法４０６を決定する。
【００３９】
図６は、このゲート電極４０１の活性化領域４０２上の配線寸法４０６を算出する処理の流れを示す図である。図７は、電子顕微鏡２０１から得られる画像の例を示す。
【００４０】
まず、演算部２０４は、電子顕微鏡２０１から、図７に示すように、このゲート電極４０１周辺の画像を取得する（Ｓ１０１）。この時、演算部２０４は、ゲート電極４０１が、その長手方向の長さにして２μｍ以上含まれるように、画像を取得するとよい。そうすれば、サンプル数（後述するエッジポイントＥＰの数）が十分となり、配線寸法４０６をより精度よく求めることができる。
【００４１】
次に、演算部２０４は、このゲート電極４０１の幅方向のエッジポイントＥＰを検出する（Ｓ１０２）。具体的には、画像４０３上で、ゲート電極４０１の幅方向の直線Ｌを設定し、直線Ｌとゲート電極４０１の縁との交点をエッジポイントＥＰとして求める。ゲート電極４０１には所定の幅があるので、同一直線Ｌ上に、２つのエッジポイントＥＰが求められる。そして、演算部２０４は、同一直線Ｌ上の２つのエッジポイントＥＰの間の距離を求めて、その距離をその地点におけるゲート電極４０１の配線幅４０６'とする。演算部２０４は、この処理を、直線Ｌを画像４０３の一方の端（初期位置）から他方の端まで、所定間隔ごとに少しずつずらしながら行う。そして、ゲート電極４０１の長手方向の各部分における配線幅４０６'（各エッジポイントＥＰ間の距離）を得る。そして、ゲート電極４０１の初期位置からの位置と、得られた配線幅４０６'とを対応付けたデータ列（「エッジプロファイル」という）を作成する。
【００４２】
なお、演算部２０４は、ゲート電極４０１の長手方向に１０ｎｍ以下の間隔でエッジポイントＥＰを求めるのが望ましい。そのためには、上述のエッジポイントＥＰを求めるための直線Ｌを、１０ｎｍ以下の間隔で画像上でずらしていけばよい。
【００４３】
図８は、実際に実験で得たエッジプロファイル９００を示す。下層の活性化領域４０２の幅ＷとピッチＴに同期して、ゲート電極４０１の配線幅４０６'（エッジポイントＥＰ間の距離）がピッチ変動していることが明確に示されている。
【００４４】
次に、演算部２０４は、設計データ記憶装置２０２から活性化領域４０２の幅ＷとピッチＴを含む設計データを取得する（Ｓ１０３）。なお、演算部２０４は、かかる設計データを、操作者から入力装置２０５を介して受け付けてもよい。例えば、ディスプレイの画面上で、幅ＷとピッチＴを数値入力により受け付けてもよい。または、図７で示したようなゲート電極４０１周辺の画像をディスプレイに表示し、画像上で、カーソル操作により矩形の描画を受け付け、描画された矩形の幅に相当する長さを、活性領域４０２の幅Ｗとして受け付けてもよい。また、２つの矩形の描画を受け付け、その矩形のピッチに相当する長さを、活性領域４０２のピッチＴとして受け付けてもよい。
【００４５】
次に、演算部２０４は、図９に示すように、所定の初期位置（ｘ＝ｘ０）を始点９０１として、Ｓ１０３で取得した活性化領域４０２の幅Ｗ及びピッチＴに対応する解析領域９０２を、エッジプロファイル９００上に配置する（Ｓ１０４）。
【００４６】
そして、演算部２０４は、エッジプロファイル９００の中から、解析領域９０２に含まれている配線幅４０６'を抽出し、その代表値ＡＥＩ＿Ａ（ｘ＝ｘ０）を計算する（Ｓ１０５）。ここでは、平均値を代表値ＡＥＩ＿Ａ（ｘ＝ｘ０）とする。すなわち、演算部２０４は、抽出した配線幅４０６'の値を合計し、抽出した配線幅２０６'の個数で割って、代表値ＡＥＩ＿Ａ（ｘ＝ｘ０）を求める。
【００４７】
ここで、解析領域９０２の位置が実際の活性化領域４０２の位置と合致していれば、上記で求めた代表値を、活性化領域４０２上のゲート電極４０１の配線寸法４０６とすることができる。しかし、解析領域９０２の位置が実際の活性化領域４０２の位置とずれていると、上記で求めた代表値を活性化領域４０２上のゲート電極４０１の配線寸法４０６とするのは適切ではない。
【００４８】
そこで、演算部２０４は、解析領域９０２の位置を所定間隔ずつずらしながら代表値ＡＥＩ＿Ａを求めることを行う。そして、求めた代表値ＡＥＩ＿Ａを用いて、予め定めた方法により、ゲート電極４０１の活性化領域４０２上の配線寸法４０６を決定する。
【００４９】
ここでは、演算部２０４は、代表値ＡＥＩ＿Ａの中の最大値を配線寸法４０６と決定することにする。
【００５０】
具体的には、演算部２０４は、まず、ピッチＴの範囲内で、初期位置ｘ０からの解析領域９０２のずらし量Δｘを決定する。そして、解析領域９０２の始点９０１をΔｘだけずらして、解析領域９０２を配置し直し、上記と同様に、解析領域９０２に含まれている配線幅４０６'を抽出し、代表値ＡＥＩ＿Ａ（ｘ＝ｘ０＋Δｘ）を計算する。この処理を、設定したΔｘの個数だけ行い、ずらし量Δｘごとの、代表値ＡＥＩ＿Ａ（ｘ＝ｘ０＋Δｘ）を求めていく（Ｓ１０６）。
【００５１】
なお、演算部２０４は、Δｘを、エッジポイントＥＰの間隔（ここでは、ゲート電極４０１の長手方向における間隔）の５０％以下で設定するのが望ましい。
【００５２】
図１０は、こうして得られた、ずらし量Δｘと代表値ＡＥＩ＿Ａの関係（以下、「特性曲線」ともいう）を示す。解析領域９０２の位置と実際の活性化領域４０２とがずれていた場合には、活性化領域４０２上の配線幅４０６'に比べ細い、素子分離領域４０３上の配線幅４０６'も、代表値ＡＥＩ＿Ａの計算に含まれてしまう。そして、平均値である代表値ＡＥＩ＿Ａは、正確な寸法より小さい値となる。このような代表値ＡＥＩ＿Ａは、活性化領域４０２上のゲート電極４０１の配線寸法４０６として採用すべきでない。
【００５３】
一方、解析領域９０２の位置と実際の活性化領域４０２の位置とが一致した場合には、平均値である代表値ＡＥＩ＿Ａは、図１０のグラフ上の最大値になるはずである。言い換えれば、平均値である代表値ＡＥＩ＿Ａの最大値を、ゲート電極４０１の活性領域４０２上の配線寸法４０６と決定するのが適当と言える。
【００５４】
なお、数値解析上では、０からＴの間でΔｘを設定し、平均値である代表値ＡＥＩ＿Ａの最大値を求める処理になる。もちろん値を逆転して、最小値を求める問題に変換しても、解析領域と実際の活性化領域が一致するΔｘを求める上では等価である。
【００５５】
こうして、演算部２０４は、代表値ＡＥＩ＿Ａの最大値を、ゲート電極４０１の活性化領域４０２上の配線寸法４０６と決定する（Ｓ１０７）。
【００５６】
なお、この代表値ＡＥＩ＿Ａの最大値を求める場合、演算部２０４は、ΔｘをピッチＴの領域全てにわたって設定して解析することが望ましい。しかし、計算負荷を軽減するためには、ニュートン法などの数値解析手法を適用するのがより好ましい。最終的にこの最大値を活性化領域４０２上の配線寸法４０６とする。
【００５７】
以上、ゲート電極４０１の活性化領域４０２上の部分の配線寸法４０６を求める処理について説明した。
【００５８】
その後、演算部２０４は、求めた配線寸法４０６を、出力部２０６を介して、表示装置に表示する。
【００５９】
また、演算部２０４は、求めた配線寸法４０６の適否をユーザが判定できるように、所定の情報を表示する。例えば、演算装置２０４は、図１１に示すように、配線寸法４０６として採用した代表値ＡＥＩ＿Ａを求めるに至った解析領域９０２を、顕微境の画像（図４で示した画像）に重ねて表示する。言い換えれば、演算部２０４は、代表値ＡＥＩ＿Ａが最大値となる解析領域９０２に相当する、幅Ｗ、ピッチＴ、及びずらし量Δｘで規定される領域を、顕微境画像に重ねて表示する。
【００６０】
以上、第１の実施形態について説明した。
【００６１】
本実施形態によれば、簡易な方法で精度よく、かつ迅速に、活性化領域４０２上のゲート電極４０１の配線寸法４０６を求めることができる。
【００６２】
なお、解析領域９０２の幅Ｗが狭い場合には、特性曲線（ずらし量Δｘと代表値ＡＥＩ＿Ａとの関係）は、図１０に示したようにはならず、図１２に示すように、ピークが広くなる。この場合、いずれの地点を最大値とするかが問題となる。そこで、演算部２０４は、解析領域９０２の幅Ｗが所定の幅より狭い場合、図１３に示すように、特性曲線の半値幅をパラメータとして、解析領域９０２の幅ＷとピッチＴの設定を確認するのが望ましい。具体的には、演算部２０４は、半値幅が所定の値以上の場合、あるいはピッチＴに対して所定の割合以上の場合、解析領域９０２の幅ＷとピッチＴが不適切である旨のメッセージを表示する。これにより、ユーザは、入力値の妥当性や算出された配線寸法４０６の妥当性を検討することができる。
【００６３】
また、演算部２０４は、ユーザから活性化領域４０２の幅Ｗ及びピッチＴを受け付けた場合、それを用いて求めた配線寸法４０６と、それを用いずに設計データに格納されていた幅ＷとピッチＴを用いて求めた配線寸法４０６とを比較できるように表示してもよい。
【００６４】
具体的には、演算部２０４は、それぞれの場合の特性曲線（ずらし量Δｘと代表値ＡＥＩ＿Ａとの関係）を求め、図１４（Ａ）に示すように、表示装置に表示する。さらに、演算部２０４は、二つの特性曲線の相似性を用いて、ユーザの入力値の妥当性を検証してもよい。例えば、図１４（Ｂ）に示すように、それぞれの場合の特性曲線の相関係数を指標として用いて、相関係数が予め定めた範囲（例えば、０．９〜１．０）にない場合、演算部２０４は、入力値が妥当でないとして、その旨のメッセージを表示する。
【００６５】
また、演算部２０４は、相関係数が予め定めた値（例えば、０．９）以下の場合に、再解析を行うようにしてもよい。例えば、ユーザから活性化領域２０４の幅ＷとピッチＴの入力を再度受け付けて再計算する。もしくは、二つの特性曲線のそれぞれの最大値の平均をとり、配線寸法４０６としてもよい。
【００６６】
また、上記説明では、配線幅４０６'の平均値を代表値ＡＥＩ＿Ａとしたが、代表値ＡＥＩ＿Ａの求め方はこれに限定されない。
【００６７】
例えば、解析領域９０２内の配線幅４０６'の最大値又は最小値を代表値ＡＥＩ＿Ａとしてもよい。また、最大値と最小値の平均値を代表値ＡＥＩ＿Ａとしてもよい。
【００６８】
または、解析領域９０２内の配線幅４０６'の標準偏差（一般的にＬｉｎｅ  Ｗｉｄｔｈ  Ｒｏｕｇｈｎｅｓｓとよばれる）や解析領域９０２内のエッジポイントＥＰの座標の標準偏差（一般的にＬｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓとよばれる）を代表値ＡＥＩ＿Ａとすることも可能である。
【００６９】
演算部２０４は、いずれの方法で代表値を求めるかを、ユーザから入力部２０５を介して受け付けて設定してもよい。
【００７０】
また、ここでは、図２のゲート電極４０１の寸法ｎ２の測定（図１のＳ１６）を例に説明したが、同様の手法を、オフセットスペーサ４１４の寸法ｎ３の測定（図１のＳ２０）、またはＬＤＤスペーサ４１６の寸法ｎ４の測定（図１のＳ２４）に適用することもできる。
【００７１】
また、本実施形態では、図５（ｂ）に示したように、段差４０９により、素子分離領域４０３が活性化領域４０２より高い場合について説明したが、逆の場合であっても、本実施形態は有効である。素子分離領域４０３が活性化領域４０２より低い場合、活性化領域４０２上の寸法は、素子分離領域４０３上の寸法より細くなる。かかる場合、演算部４０４は、上記のようにして求めた平均値ＡＥＩ＿Ａの最小値を、ゲート電極４０１の活性化領域４０２上の配線寸法と決定することになる。
【００７２】
また、本実施形態ではプレーナ型トランジスタのゲート電極の寸法計測を例に説明したが、Ｆｉｎ−ＦＥＴに代表されるような三次元型トランジスタにおける配線幅の計測にも適用可能である。特にＭｕｌｔｉ−Ｆｉｎと呼ばれる複数の活性化領域を跨るゲート長の寸法計測に有効である。
【００７３】
＜第２の実施形態＞  第２の実施形態は、上記第１の実施形態と似た構成を備えているので、共通する部分については説明を省略する。
【００７４】
実際の半導体装置の製造工程では、加工工程の変動や、露光工程の変動により、活性化領域の幅ＷやピッチＴが設計データと異なる場合がある。かかる場合に上記第１の実施形態をそのまま適用すると、配線幅の細い素子分離領域上の寸法も平均化処理に加えられてしまうため、正確な寸法から細い方にずれが生じる。この理由から、活性化領域の幅ＷとピッチＴについても最適化するのが望ましい。ここでは、設計データと異なる場合においても、高精度に活性化領域上のゲート電極の寸法を高精度に計測する方法について説明する。
【００７５】
図１５は、かかる場合の配線寸法算出処理の流れを示すフロー図である。Ｓ２０１〜Ｓ２０４までの処理は、第１の実施形態のＳ１０１〜Ｓ１０４までの処理と同様である。
【００７６】
本実施形態では、演算部２０４は、解析領域９０２の位置をずらしながら代表値（ここでは、平均値）ＡＥＩ＿Ａを求めるだけでなく、解析領域９０２の幅ＷとピッチＴとを、それぞれ所定の範囲（ここでは、±１０％の範囲）でずらしながら、代表値ＡＥＩ＿Ａを求める。
【００７７】
具体的には、まず、演算部２０４は、解析領域９０２の幅ｗとして、設計データの幅Ｗの−１０％の値を設定する。また、解析領域９０２の幅ｔとして、設計データのピッチＴの−１０％の値を設定する。
【００７８】
そして、演算部２０４は、上記第１の実施形態と同様に、設定された幅ｗとピッチｔの解析領域９０２の始点９０１を、初期位置（ｘ＝ｘ０）からピッチｔ分の位置（ｘ＝ｘ０＋ｔ）までずらしながら（Ｓ２０６でＹｅｓ）、ずらし量Δｘに対応する代表値ＡＥＩ＿Ａを求めていく（Ｓ２０５）。
【００７９】
演算部２０４は、解析領域９０２の始点９０１をピッチｔまでずらし終えると（Ｓ２０６でＹｅｓ）、解析領域９０２の幅ｗを、所定量だけ増加させる。そして、Ｓ２０５及びＳ２０６の処理を行い、設定した幅ｗにおける、ずらし量Δｘに対応する代表値ＡＥＩ＿Ａを求めていく。そして、幅ｗが設計データの幅Ｗの＋１０％を超えるまで（Ｓ２０７でＮｏ）、かかる処理を繰り返す。
【００８０】
幅ｗが設計データの幅Ｗの＋１０％を超えると（Ｓ２０７でＹｅｓ）、演算部２０４は、解析領域９０２のピッチｔを、所定量だけ増加させる。そして、上述のＳ２０５〜Ｓ２０７の処理を行う。これにより、設定したピッチｔにおける、幅ｗ及びずらし量Δｘに対応する代表値ＡＥＩ＿Ａが求められる。そして、ピッチｔが設計データのピッチＴの＋１０％を超えるまで（Ｓ２０８でＮｏ）、かかる処理Ｓ２０５〜Ｓ２０７を繰り返す。
【００８１】
ピッチｔが設計データのピッチＴの＋１０％を超えると（Ｓ２０８でＹｅｓ）、演算部２０４は、これまで求めた代表値ＡＥＩ＿Ａの最大値を求める。
【００８２】
図１６は、こうして求めた、ずらし量Δｘ、幅ｗ、及びピッチｔを変化させた場合の、代表値ＡＥＩ＿Ａの変化（特性曲線）示す。
【００８３】
演算部２０４は、平均値ＡＥＩ＿Ａの最大値を、ゲート電極４０１の活性化領域４０２上の配線寸法４０６と決定する（Ｓ２０９）。
【００８４】
以上、第２の実施形態について説明した。本実施形態によれば、実際の活性化領域４０２が設計データと多少ずれていても、精度よくゲート電極４０１の活性化領域４０２上の配線寸法４０６を求めることができる。
【００８５】
また、設計データとのずれが所定範囲内（上記では、±１０％）であると想定して演算することで、配線寸法４０６として非現実的な値が算出されるのを防止できる。
【００８６】
＜第３の実施形態＞  第３の実施形態は、上記第１の実施形態及び第２の実施形態と似た構成を備えているので、共通する部分については説明を省略する。
【００８７】
本実施形態では、さらに高精度に、配線寸法４０６を算出する方法について説明する。
【００８８】
上記実施形態では、活性化領域４０２に対応する解析領域のみを設けた。これに対して、本実施形態では、活性化領域４０２に対応する解析領域と、活性化領域でない領域（素子分離領域４０３）に対応する解析領域との、２つの解析領域を設ける。そして、それぞれの解析領域に含まれる配線幅４０６'から、それぞれの解析領域における代表値（ここでは、平均値）を求め、その差分から、解析領域の適切な位置を求める。そして、その位置の解析領域における、代表値を用いて、配線寸法４０６を決定する。
【００８９】
なお、ここでは、素子分離領域４０３の段差４０９（図５（ｂ）参照）が活性化領域４０２より高い場合には、素子分離領域４０３上のゲート電極４０２の配線幅４０６は、活性化領域４０２上に比べて細くなることも利用している。
【００９０】
図１７は、かかる場合の配線寸法算出処理の流れを示す。Ｓ３０１〜Ｓ３０４までの処理は、第１の実施形態のＳ１０１〜Ｓ１０４までの処理と同様である。
【００９１】
Ｓ３０５において、演算部２０４は、図１８に示すように、エッジプロファイル９００上に、設計データの活性化領域４０２の幅Ｗ及びピッチＴに対応させて、活性化領域４０２の解析領域１６０１と、素子分離領域４０３の解析領域１６０２とを交互に設ける。そして、活性化領域４０２の解析領域１６０１に含まれる配線幅４０６'の代表値ＡＥＩ＿Ａ（ｘ）と、素子分離領域４０３の解析領域１６０２に含まれる配線幅４０６'の代表値ＡＥＩ＿Ｓ（ｘ）とを求める。なお、ここでは、配線幅４０６'の平均値を代表値ＡＥＩ＿Ａ（ｘ）とする。
【００９２】
そして、演算部２０４は、両者の差ＤＩＦ（ｘ）＝ＡＥＩ＿Ａ（ｘ）−ＡＥＩ＿Ｓ（ｘ）を計算する（Ｓ３０６）。
【００９３】
上記第１の実施形態と同様に、演算部２０４は、ずらし量Δｘ（０〜ピッチＴの範囲）を設定しながら、解析領域１６０１、１６０２の位置ｘの始点１６０３を、ずらし量Δｘ（０〜ピッチＴの範囲）でずらしながら、ＤＩＦ（ｘ）を求めていく。
【００９４】
これにより、図１９に示すように、ずらし量Δｘと代表値の差ＤＩＦ（ｘ）との関係（特性曲線）が求められる。
【００９５】
演算部２０４は、平均値の差ＤＩＦ（ｘ）の最大値を求め、最大値となる解析領域の位置ｘａを求める（Ｓ３０８）。
【００９６】
そして、演算部２０４は、この位置ｘａにおける、活性化領域の解析領域１６０１の平均値ＡＥＩ＿Ａ（ｘ＝ｘａ）を求め、ゲート電極４０１の活性化領域４０２上の配線寸法４０６と決定する（Ｓ３０９）。
【００９７】
以上、第３の実施形態について説明した。本実施形態によれば、活性化領域の解析領域だけを用いて解析する方法に比べ、活性化領域の実際の位置を高精度に検出し、ゲート電極の配線寸法を精度良く求めることが可能になる。
【００９８】
本実施形態は、上記に限らず、様々な変形が可能である。例えば、図２０に示すように、非解析領域１８０１を、活性化領域の解析領域１６０１の両端に設定することも有効である。
【００９９】
図５に示したように、素子分離領域４０３の端は、斜面になっていることがある。この場合、ＣＤ−ＳＥＭで画像を取得した場合は、この斜面の部分の輝度が高くなる。そのため、この斜面の上にある配線の幅を計測する場合、輝度プロファイルからの寸法計測では精度が低下することが懸念される。そのため、この斜面部分に相当する配線幅４０６'を計算に含ませないために、非解析領域１８０１を設定する。これにより、配線幅の測定精度を向上することが可能となる。
【０１００】
具体的には、演算部２０４は、エッジプロファイル９００上に、設計データの活性化領域４０２の幅Ｗ及びピッチＴに対応させて、活性化領域４０２の解析領域１６０１を設け、その両脇に、所定幅の非解析領域１８０１を設ける。そして、残った領域を、素子分離領域４０３の解析領域１６０２とする。こうすれば、上記図１７で示した処理において、非解析領域１８０１に属する配線幅４０６'を代表値の計算に含ませないことができる。
【０１０１】
なお、本実施形態では、ＤＩＦ（Ｘ）が極値をとる座標ｘａにおける平均値を代表値としたが、これに限定されない。ｘ＝ｘａにおける解析領域内の平均値だけでなく、解析領域内の最大値や最小値、または解析領域内の配線幅の標準偏差（一般的にＬｉｎｅ  Ｗｉｄｔｈ  Ｒｏｕｇｈｎｅｓｓとよばれる）や解析領域内のエッジポイントＥＰの座標の標準偏差（一般的にＬｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓとよばれる）を代表値とすることも可能である。
【０１０２】
＜第４の実施形態＞  第４の実施形態は、上記第１の実施形態と似た構成を備えているので、共通する部分については説明を省略する。
【０１０３】
上記実施形態では、ゲート電極４０１の配線幅４０６の寸法測定について説明したが、本実施形態では、レジストパターン４１２の寸法測定について説明する。
【０１０４】
図２１は、活性領域４０２上に形成された反射防止膜４１１にレジストパターン４１２が形成された半導体装置の上面図である。図２２（Ａ）は、レジストパターン４１２の長手方向の断面（図２１のＡ−Ａ'断面）を示し、図２２（Ｂ）は、活性化領域４０２の長手方向の断面（図２１のＢ−Ｂ'断面）を示す。図２３は、レジストパターン４１２の配線幅４１７'のエッジプロファイル９１０を示す図である。
【０１０５】
下層レイヤに活性化領域４０２の周期構造がある場合には、この周期に同期して、レジストパターン４１２の配線幅４１７も図２３に示すように変動する。
【０１０６】
なぜなら、図２２に示すように、その断面を見た場合、反射防止膜４１１の膜厚が、この活性化領域４０２の周期構造に同期して変動するからである。リソグラフィ工程において、この反射防止膜４１１の膜厚が変動することは、下層レイヤからの光の反射量が変動するため、レジストパターン４１２の寸法も変動する。したがって、レジストパターン４１２の寸法も、下層レイヤの活性化領域４０２のピッチ４０５に同期して変動する。
【０１０７】
そのため、第１の実施形態と同様の手法を用いれば、図２３に示すように、レジストパターン４１２の各部分における配線幅４１７'のエッジプロファイル９１０が求められ、さらに、活性化領域４０２の設計データを使用すれば、第１の実施形態と同様の方法により、活性化領域４０２上のレジストパターン４１２の寸法４１７も算出することができる。
【０１０８】
本実施形態により、ゲート電極４０１の活性化領域４０２上の配線寸法４０６だけでなく、レジストパターン４１２の活性化領域４０２上の寸法４１７も高精度かつ高速に計測することが可能になる。そのため、リソグラフィ工程後のレジストパターン４１２の寸法４１７の管理を高精度化することが可能になる。例えばこのレジストパターン４１２の寸法４１７が異常値で合った場合には、リソグラフィ工程の再処理、あるいは以降のウエハまたはロットに対し、フィードバック制御することが考えられる。
【０１０９】
＜第５の実施形態＞  第５の実施形態は、上記第１〜４の実施形態と似た構成を備えているので、共通する部分については説明を省略する。
【０１１０】
本実施形態では、下層のパターンが複数の周期をもつ場合の上層のパターンの寸法計測方法を説明する。図２４に示すように、幅が等しい二つ帯状領域４０２ａ、４０２ｂが、ピッチＴ１、Ｔ２で、それぞれ配置されてなる、活性化領域４０２が形成されているとする。
【０１１１】
かかる場合、演算部２０４は、設計データから活性化領域２０４の幅ＷおよびピッチＴ１、Ｔ２を取得する。その後、上記図６のフローと同様にして、ゲート電極の配線寸法４０６を求める。具体的には、図２５に示すように、幅Ｗ及びピッチＴ１、Ｔ２に対応するように、解析領域９１２を設定し、ずらし量Δｘを０からＴ１＋Ｔ２の間で設定する。そして、上記第１の実施形態と同様にして、ずらし量Δｘと代表値（ここでは、平均値）ＡＥＩ＿Ａ（ｘ）との関係を求める。図２６は、この時に得られる特性曲線（ずらし量Δｘと代表値ＡＥＩ＿Ａ（ｘ）との関係）を示す。そして、演算部２０４は、この特性曲線の最大値を計測値とする。
【０１１２】
なお、ここで活性化領域２０４を構成する２つの帯状領域２０４ａ、２０４ｂの位置関係を、ピッチで設定した。しかし、これに限らず、２つの帯状領域２０４ａ、２０４ｂの間隔（Ｔ１−Ｗ）と（Ｔ２−Ｗ）で設定してもよい。
【０１１３】
＜第６の実施形態＞  第６の実施形態は、上記第１〜４の実施形態と似た構成を備えているので、共通する部分については説明を省略する。
【０１１４】
本実施形態では、複数種類の形状の活性化領域が周期的にあり、そのうち特定の活性化領域上の寸法を計測する方法について説明する。
【０１１５】
図２７に示すように、幅がそれぞれＷ１，Ｗ２の２種類の帯状の活性化領域４０２ｍ、４０２ｎがピッチＴ１，Ｔ２で配置されているとする。そして。演算部２０４は、幅Ｗ２の活性化領域４０２ｎ上のゲート電極４０１の寸法４０６ｎを計測するとする。
【０１１６】
演算部２０４は、まず、設計データから活性化領域２０４ｎの幅Ｗ２、およびピッチＴ１，Ｔ２を取得する。次に図２８に示すように、エッジプロファイル９２０上に、幅Ｗ２およびピッチＴ１，Ｔ２に対応させて、解析領域９２２を設定する。そして、ずらし量Δｘを０からＴ１＋Ｔ２の間で設定し、上記第１の実施形態と同様にして、ずらし量Δｘで解析領域９２２をずらしながら、代表値ＡＥＩ＿Ａ（ｘ）を求めていく。
【０１１７】
図２９は、この時に得られる特性曲線（ずらし量Δｘと代表値ＡＥＩ＿Ａ（ｘ）との関係）を示す。図示するように、ピークが２つ存在する。解析領域９２２の幅と活性化領域４０２の幅がずれる場合には、その最大値および半値幅がそれぞれ異なることになる。演算装置２０４は、Ｗ２＞Ｗ１の場合には、２つのピークのうち、最大値を配線寸法４０６ｎと決定する。逆に、Ｗ２＜Ｗ１の場合には、半値幅が狭い方のピークの極値を配線寸法４０６ｎとする。この方法により、複数種類の活性化領域が存在した場合にも、目的の活性化領域上の寸法を計測することが可能となる。
【０１１８】
以上、いくつかの実施形態について説明したが、上記実施形態は、適宜組み合わせることも可能である。
【０１１９】
本発明を適用することにより、半導体装置の性能および歩留まりに直接影響する活性化領域上の寸法を高精度に計測できるため、半導体装置の管理精度が向上し、ひいては半導体装置の性能向上、および歩留まりを向上することができる。
上記の実施形態では、半導体装置の製造工程におけるラインパターンの寸法を計測する方法について述べたが、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）やＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）等の半導体装置の製造方法と同様の技術を用いて製造するデバイスの製造工程に適用することも可能である。
【図面の簡単な説明】
【０１２０】
【図１】ゲート電極の形成工程を示す図。
【図２】ゲート電極の形成工程における半導体装置の断面図。
【図３】ＣＤ−ＳＥＭのシステム構成図。
【図４】複数の活性化領域を含むゲート電極の配線画像を示す図。
【図５】図５（Ａ）は、ゲート電極のＡ−Ａ'断面図。図５（Ｂ）は、ゲート電極のＢ−Ｂ'断面図。
【図６】活性化領域の配線寸法算出処理のフロー図（第１の実施形態）。
【図７】ゲート電極のエッジプロファイルを求める方法を説明する図。
【図８】ゲート電極の配線幅のエッジプロファイルを示す図。
【図９】配線幅のエッジプロファイルと活性化領域に対応する解析領域の位置関係を示す図。
【図１０】特性曲線（解析領域のずらし量Δｘと代表値ＡＥＩ＿Ａ（ｘ）との関係）を示す図。
【図１１】解析領域９０２の配置を示す図。
【図１２】ピークがなだらかな特性曲線を示す図。
【図１３】特性曲線の半値幅を示す図。
【図１４】図１４（Ａ）は、ユーザ入力値を用いた場合の特性曲線と、設計データを用いた場合の特性曲線とを示す図。図１４（Ｂ）は、両者の相関度を示す図。
【図１５】活性化領域の配線寸法算出処理のフロー図（第２の実施形態）。
【図１６】第２の実施形態における、特性曲線の例を示す図。
【図１７】活性化領域の配線寸法算出処理のフロー図（第３の実施形態）。
【図１８】第３の実施形態にかかる、解析領域の配置を示す図。
【図１９】第３の実施形態にかかる、特性曲線（解析領域のずらし量Δｘと差ＤＩＦ（ｘ）との関係）を示す図。
【図２０】第３の実施形態の変形例にかかる、解析領域の配置を示す図。
【図２１】第４の実施形態にかかる、レジストパターンの配線画像を示す図。
【図２２】図２２（Ａ）は、第５の実施形態にかかる、レジストパターンのＡ−Ａ'断面図。図２２（Ｂ）は、Ｂ−Ｂ'断面図。
【図２３】第４の実施形態にかかる、レジストパターンのエッジプロファイルを示す図。
【図２４】第５の実施形態にかかる、ゲート電極の配線画像を示す図
【図２５】第５の実施形態にかかる、ゲート電極のエッジプロファイルを示す図。
【図２６】第５の実施形態にかかる、特性曲線を示す図。
【図２７】第６の実施形態にかかる、ゲート電極の配線画像を示す図
【図２８】第６の実施形態にかかる、ゲート電極のエッジプロファイルを示す図。
【図２９】第６の実施形態にかかる、特性曲線を示す図。
【符号の説明】
【０１２１】
２０１  電子顕微鏡
２０２  設計データ記憶装置
２０３  解析装置
２０４  演算部
２０５  入力部
２０６  出力部
４０１  ゲート電極
４０２  活性化領域
４０３  素子分離領域
４０４  活性化領域の幅
４０５  活性化領域のピッチ
４０６  ゲート電極の配線寸法
４０６'  配線幅（エッジ間距離）
４０７  ゲート絶縁膜
４０８  ポリシリコン膜厚
４０９  素子分離領域の段差
ＥＰ  エッジポイント
Δｘ  解析領域のずらし量
９０２  解析領域
【図１】
0004971050.tif 000002
【図２】
0004971050.tif 000003
【図３】
0004971050.tif 000004
【図４】
0004971050.tif 000005
【図５】
0004971050.tif 000006
【図６】
0004971050.tif 000007
【図７】
0004971050.tif 000008
【図８】
0004971050.tif 000009
【図９】
0004971050.tif 000010
【図１０】
0004971050.tif 000011
【図１１】
0004971050.tif 000012
【図１２】
0004971050.tif 000013
【図１３】
0004971050.tif 000014
【図１４】
0004971050.tif 000015
【図１５】
0004971050.tif 000016
【図１６】
0004971050.tif 000017
【図１７】
0004971050.tif 000018
【図１８】
0004971050.tif 000019
【図１９】
0004971050.tif 000020
【図２０】
0004971050.tif 000021
【図２１】
0004971050.tif 000022
【図２２】
0004971050.tif 000023
【図２３】
0004971050.tif 000024
【図２４】
0004971050.tif 000025
【図２５】
0004971050.tif 000026
【図２６】
0004971050.tif 000027
【図２７】
0004971050.tif 000028
【図２８】
0004971050.tif 000029
【図２９】
0004971050.tif 000030