(57)【特許請求の範囲】
【請求項１】
絶縁型ＤＣ／ＤＣコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、
前記直流電源と前記スイッチング素子との間に、予め定められた巻数比を有する補助巻線付インダクタを直列に接続し、前記補助巻線付インダクタの補助巻線とダイオードとから成る直列回路を、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に接続することにより、前記スイッチング素子のスイッチング動作によって前記補助巻線付インダクタに蓄積されたエネルギーを、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に回生するとともに、前記補助巻線付インダクタの作用により前記スイッチング素子に印加されるサージ電圧を、前記補助巻線付インダクタの補助巻線に接続された電圧の前記巻数比に対応した電圧にクランプすることを特徴とする回生型スナバ回路。
【請求項２】
絶縁型ＤＣ／ＤＣコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、
前記スイッチング素子の電流経路に直列に補助巻線付インダクタを接続し、該補助巻線付インダクタの補助巻線を整流手段を介して、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に並列接続して成ることを特徴とする回生型スナバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インダクタンスを使用したスナバ回路に関し、特にそのインダクタンスに蓄積されたエネルギーを回生して高能率のスイッチング回路を実現する回生型スナバ回路に関する。
【０００２】
【従来の技術】
図３（Ａ）と（Ｂ）は、従来から良く知られているブリッジ回路の上下アームの貫通電流防止回路図である。
【０００３】
図３（Ａ）に示す回路においては、スイッチング素子Ｑ１０１とＱ１０２とが直列され、各スイッチング素子Ｑ１０１とＱ１０２のそれぞれにダイオードＤ１０１とＤ１０２が並列接続されている。
【０００４】
かかる回路構成においては、スイッチング素子Ｑ１０２がオンからオフに遷移するとき、ダイオードＤ１０１を通して転流電流が流れ続ける。その状態でスイッチング素子Ｑ１０２が再度オン状態になるとダイオードＤ１０１は逆バイアス状態となるが、ダイオードＤ１０１の逆回復時間中は貫通電流が流れてしまう。
【０００５】
通常、上記スイッチング素子Ｑ１０１とＱ１０２としてはＭＯＳＦＥＴが多用され、接続されるダイオードＤ１０１としてはそのボディダイオード（寄生ダイオード）を使用せざるを得ない。一方、このボディダイオードは一般のダイオードと同程度の逆回復特性しか期待出来ず、その結果、大きな貫通電流が流れる。
【０００６】
この貫通電流を防止するための回路例が図３（Ａ）と（Ｂ）に示す回路であり、図３（Ａ）に示す回路では、直列接続されたスイッチング素子Ｑ１０１とＱ１０２に直列に逆回復特性の良いダイオードＤ１０３とＤ１０４を追加挿入しており、図３（Ｂ）に示す回路では、直列接続されたスイッチング素子Ｑ２０１とＱ２０２に直列にインダクタＬ２０１、Ｌ２０２を追加挿入している。
【０００７】
【発明が解決しようとする課題】
上述従来の２種類の貫通電流防止方式があるが、これらの方式を採用した回路では次のような問題が生ずる。
【０００８】
図３（Ａ）に示す回路では、貫通電流防止用ダイオードＤ１０３とＤ１０４が追加直列挿入されているので出力電圧がダイオードの順方向電圧（Ｖｆ）２個分だけ低下する。その結果、出力電圧が低い場合には、この２個分のＶｆが無視出来なくなり変換効率が悪化してしまう。
【０００９】
また、図３（Ｂ）に示す回路では、追加直列挿入されているインダクタＬ２０１、Ｌ２０２の効果により貫通電流を防止でき、しかも抵抗成分による出力電圧低下は無視できるが、これら追加インダクタに蓄積されたエネルギーによりスイッチング素子に印加される跳ね返り電圧が大きくなり、その対策としてスナバ回路が必要となり、効率の悪化、価格の上昇に繋がる。
【００１０】
そこで、本発明の目的は、スイッチング素子への耐電圧の問題を解決し、低ノイズで高変換効率を実現できる回生型スナバ回路を提供することにかる。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明による回生型スナバ回路は、次のような特徴的な構成を採用している。
【００１２】
（１）絶縁型ＤＣ／ＤＣコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、前記直流電源と前記スイッチング素子との間に、予め定められた巻数比を有する補助巻線付インダクタを直列に接続し、前記補助巻線付インダクタの補助巻線とダイオードとから成る直列回路を、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に接続することにより、前記スイッチング素子のスイッチング動作によって前記補助巻線付インダクタに蓄積されたエネルギーを、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に回生するとともに、前記補助巻線付インダクタの作用により前記スイッチング素子に印加されるサージ電圧を、前記補助巻線付インダクタの補助巻線に接続された電圧の前記巻数比に対応した電圧にクランプする回生型スナバ回路。
【００１３】
（２）絶縁型ＤＣ／ＤＣコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、前記スイッチング素子の電流経路に直列に補助巻線付インダクタを接続し、該補助巻線付インダクタの補助巻線を整流手段を介して、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に並列接続して成る回生型スナバ回路。
【００１４】
【発明の実施の形態】
以下、本発明による回生型スナバ回路の好適実施形態例を添付図を参照して説明する。
【００１５】
図１は本発明による回生型スナバ回路の一実施形態の回路図である。この実施形態による回路は、入力直流電力をＤＣ／ＤＣコンバータ部１００及び後段に接続されたＰＷＭインバータ部２００を用いて直流または交流電力に変換する回路であり、このＰＷＭインバータ部分２００に本発明による回生型スナバ回路を適用し、このスナバ回路に蓄積された電磁エネルギーを回生トランス部３００（すなわち、補助巻線付インダクタ、以下の説明ではトランスと言い換える）を介してＤＣ／ＤＣコンバータ部１００に回生して高い変換効率の回路を実現している。
【００１６】
図１において、降圧・昇圧コンバータとしてのＤＣ／ＤＣコンバータ部１００は、入力直流電圧Ｖｉを必要に応じて降圧、昇圧してＰＷＭインバータ部２００に必要な直流電圧を得ている。
【００１７】
ＤＣ／ＤＣコンバータ部１００は、直流電圧源Ｖｉが１次側に接続され、２次側にダイオードＤ６が直列接続され、その出力にキャパシタＣ２が並列接続されているトランスＴ２と、このトランスＴ２の１次側にスイッチング素子Ｑ５（例えば、ＭＯＳＦＥＴ）が直列接続されている。ＰＷＭ発生器ＶＧ５からはスイッチング素子Ｑ５を駆動するためのパルス幅変調されたパルス信号が生成される。
【００１８】
ＰＷＭインバータ部２００は、スイッチング素子（例えば、ＭＯＳＦＥＴ）Ｑ１〜Ｑ４でフルブリッジを構成しており、スイッチング素子Ｑ１、Ｑ２の接続点とスイッチング素子Ｑ３、Ｑ４の接続点との間から出力インダクタＬ１、出力キャパシタＣ１を介して出力Ｖ０を取り出している。スイッチング素子Ｑ１〜Ｑ４は、それぞれＶＧ５と同様なＰＷＭ発生器ＶＧ１〜ＶＧ４が接続され、駆動される。
【００１９】
尚、図中、これらスイッチング素子Ｑ１〜Ｑ４はＭＯＳＦＥＴで構成されているが、「スイッチ」の機能を強調するためにあえて通常使用されているＭＯＳＦＥＴとは異なるシンボルで表現している。
【００２０】
ダイオードＤ１〜Ｄ４は、スイッチング素子Ｑ１〜Ｑ４のボディダイオードである。各スイッチング素子Ｑ１〜Ｑ４のゲート端子には、ＰＷＭ発生器ＶＧ１〜ＶＧ４からＰＷＭ信号が印加されており、各スイッチング素子Ｑ１〜Ｑ４は予め定められたタイミングでスイッチング動作を行い出力に直流または交流電力を得ている。
【００２１】
上記フルブリッジ構成のＰＷＭインバータ部２００と、供給電源（Ｃ２の両端）側との間に、図示の回生トランス部３００を構成する回生トランスＴ１の１次巻線が接続される。また、回生トランスＴ１の２次巻線とダイオードＤ５とから成る直列回路がＤＣ／ＤＣコンバータ部１００の入力側に並列接続されている。
【００２２】
ダイオードＤ１に転流電流が流れている状態で、スイッチング素子Ｑ２がオンした瞬間、回生トランスＴ１の１次巻線は貫通電流を阻止するインダクタとして働き、蓄積されたエネルギーはダイオードＤ５により放出されるが、このダイオードＤ５の出力は入力直流電源Ｖｉに接続されているため、回生トランスＴ１の１次側電圧は回生トランスＴ１の巻数比で決定され、この電圧がスイッチング素子Ｑ１、Ｑ２の跳ね返り電圧として現れる。
【００２３】
その後のＱ２のオン期間は、回生トランスＴ１の１次側インダクタンスと出力インダクタＬ１とのインダクタンス比で決定される電圧が回生トランスＴ１の１次側に印加され、そのエネルギーが蓄積される。
【００２４】
スイッチング素子Ｑ２がオフの瞬間、その蓄積エネルギーはダイオードＤ５により放出される。そのとき、ダイオードＤ５のカソードは回生側の入力直流電圧Ｖｉに固定されているため、回生トランスＴ１の１次側電圧はＬ１の巻数比で決定される電圧となり、この電圧がスイッチング素子Ｑ２の跳ね返り電圧となる。
【００２５】
図２には、上記図１に示す本実施形態による回路動作時のスイッチング素子Ｑ１とＱ２の電圧波形、電流波形、回生トランスＴ１の１次巻線の電流、電圧波形及びダイオードＤ５の電流波形が示されている。図１に示す本実施形態による回路によれば、図２に動作波形を示すように格別な効果が得られる。
【００２６】
先ず、図２におけるスイッチング素子Ｑ１、Ｑ２の電圧波形から明らかなように、オン、オフ時に発生する跳ね返り電圧は見事にクランプされており、スイッチング素子Ｑ１、Ｑ２への過大なサージ電圧が防止されている。
【００２７】
本実施形態によれば、どのような入力直流電圧のインバータであっても、回生トランスＴ１の巻数比を適切に選ぶことにより、その中で使用しているスイッチング素子の跳ね返り電圧を抑制できる。
【００２８】
例えば、入力直流電圧＝３０Ｖ、インバータ入力電圧＝３６０Ｖ，回生トランスの巻数比＝１：１で入力電圧に回生した場合、回生トランスの２次電圧は３０Ｖに抑えられる。１次側も３０Ｖとなり、ＭＯＳＦＥＴにかかる跳ね返り電圧は３６０Ｖ＋３０Ｖ＝３９０Ｖにしかならない。
【００２９】
上述実施形態例では、回生トランスＴ１の２次側をダイオードＤ５を介して前段の降圧・昇圧コンバータ部１００の入力に回生したが、ダイオードＤ５の接続先は図中ａ’、ｂ’の箇所であっても構わない。すなわち、回生電圧を入力電源Ｖｉに接続する代わりにａとａ’及びｂとｂ’を接続して降圧・昇圧コンバータの出力に回生しても良いことは明らかである。これは、回生される側の電圧源の電圧、使用するＭＯＳＦＥＴの許容印加電圧に応じて回生トランスＴ１の巻数比を決めることによりケースバイケースで回生電力の最適なリターン先を定めることができることを意味する。
【００３０】
また、上述実施形態例ではインバータに適用したが、これはコンバータであっても良いことも明らかである。
【００３１】
以上、本発明による回生型スナバ回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることは当業者には容易に理解できよう。
【００３２】
上述実施形態の回生型スナバ回路では、インバータあるいはコンバータ内のスイッチング回路において、貫通電流を防止するため、そのスイッチング素子の電流経路に直列に回生トランスの１次巻線を接続し、２次側を整流手段を介して前記インバータあるいはコンバータの入力側の直流電源に並列に加えて（回生して）いる。このため前記回生トランスの２次側の電圧は前記インバータあるいはコンバータの入力側の直流電圧にクランプされ、その結果、回生トランスの１次側もその回生トランスの巻線比に応じた電圧にクランプされるため、貫通電流防止用インダクタ（前記回生トランスの１次巻線）に蓄えられたエネルギーによるスイッチング素子への跳ね返り電圧を予め定めた電圧に設定することができる。従って、過渡的に動作電圧の何倍ものスパイク状の電圧がかからなくなるため、スイッチング素子の耐電圧を過大に見積もる必要がなくなりコストダウンにつながる。
【００３３】
また、前記貫通電流防止用インダクタ（回生型トランスＴ１の１次巻線）に蓄えられたエネルギーを入力側に回生できるのでスイッチング素子のオン時の貫通電流を防止するとともに、オン時の電流波形が遅れることによりスイッチング素子の電圧電流のクロス損失を軽減でき、さらにオン状態の時に前記インダクタ（回生トランスＴ１の１次巻線）に蓄積されたエネルギーを含めて入力側に回生できるので、低ノイズで高変換効率を実現できるというメリットがある。
【００３４】
【発明の効果】
以上説明したように、本発明による回生型スナバ回路によれば、貫通電流防止用インダクタ（前記回生トランスの１次巻線）に蓄えられたエネルギーによるスイッチング素子への跳ね返り電圧に起因するスイッチング素子の破壊を抑え耐電圧を過大に見積もる必要がなくなりコストダウンを図ることができるだけでなく、低ノイズで高変換効率を実現できるという格別な効果を奏することができる。
【図面の簡単な説明】
【図１】本発明による回生型スナバ回路の一実施形態例を示す回路図である。
【図２】図１に示す実施形態の回路の各部電圧、電流波形を示すタイミング図である。
【図３】従来のスナバ回路を示す回路図である。
【符号の説明】
１００          ＤＣ／ＤＣコンバータ部
２００          ＰＷＭインバータ部
３００          回生トランス部
Ｃ１            出力キャパシタ
Ｃ２            キャパシタ
Ｄ１〜Ｄ７、Ｄ１０１〜Ｄ１０４、Ｄ２０１、Ｄ２０２    ダイオード
Ｌ１            出力インダクタ
Ｑ１〜Ｑ５、Ｑ２０１、Ｑ２０１、Ｑ１０１、Ｑ１０２、Ｑ２０１、Ｑ２０２
スイッチング素子（ＭＯＳＦＥＴ）
Ｔ１            回生トランス
Ｔ２            トランス
Ｖｉ            入力直流電圧源
ＶＧ１〜ＶＧ５      ＰＷＭ発生器
Ｌ２０１、Ｌ２０２  インダクタ
【図１】
0005093950.tif 000002
【図２】
0005093950.tif 000003
【図３】
0005093950.tif 000004