(57)【特許請求の範囲】
【請求項１】
能動素子と、
前記能動素子上に形成された電極と、
前記能動素子のスクライブライン上及び前記電極上を開口して、前記能動素子上を覆う第１の絶縁層と、
前記電極と接続して、前記第１の絶縁層上から前記スクライブライン上まで形成された導電層と、
前記スクライブライン上の前記導電層上を除き、前記能動素子の全面を覆う第２の絶縁層と、を備え、
前記スクライブライン上で前記第２絶縁層から前記能動素子の側面に沿って露出される前記導電層に、前記能動素子の側面から前記スクライブラインを露出する凹部が形成されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体チップ等の能動素子をウエハレベルでパッケージ化された半導体装置に関する。
【背景技術】
【０００２】
従来、能動素子をウエハレベルでパッケージするためには、ウエハ上で能動素子の電極を取り出して再配線を行い、外部電極を取り付けていた。
通常、能動素子にはシリコンが使われ、能動素子を実装する基板には有機基板が使われる。そして、能動素子と有機基板とを接続する外部電極は、はんだペーストを印刷、はんだボールの搭載、めっき等により形成されている。このため、実装後の有機基板と能動素子との支持は、はんだボール等の外部電極のみによって行われる。
しかし、線膨張係数が有機基板とシリコンで異なるため、熱が加えられた際の線膨張係数の差による応力が、接合部である外部電極に集中する。このため、実装の信頼性が低下してしまう。
【０００３】
能動素子の大きさが４．５ｍｍ以上の場合には、アンダーフィルを形成することで信頼性を向上することができる。しかし能動素子の大きさが４．５ｍｍ以下の場合には、アンダーフィルによる対応が困難となる。このため、実装するボールバンプの大きさの変更や、配線ピッチのサイズを大きくすることによって、応力を緩和する構造を設けていた。しかし、このような構造により応力を緩和した場合にも、信頼性を充分に得ることはできていない。
【０００４】
このため、外部電極を形成するボールバンプの外側に補強板を形成する方法や、ボールバンプを２重構造にすることで、実装の信頼性を向上させることが提案されている。
しかし、外部電極の構造を上述の構造とすることでも充分な信頼性が得られず、また、製造工程の増加等によりコストが高くなり、実用化が困難である。
【０００５】
このため、能動素子に設けられる電極上に、能動素子を封止する樹脂を貫通するようにＣｕポストを形成し、このＣｕポスト上に外部電極を形成することが提案されている（例えば、特許文献１、非特許文献１参照）。
この構造では、ＣｕポストとＣｕポストの回りの樹脂とによって、能動素子と有機基板との線膨張係数の差に起因する応力を緩和することができる。
【０００６】
【特許文献１】特開２００３−１７９１８４号公報
【非特許文献１】IEEE TRANSACTIONS ON ADVANCED PACKAGING, VOL.23, NO.2, MAY 2000
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｃｕポストによって応力を緩和する構成では、Ｃｕポストを形成する工程やポスト上に外部電極を形成する工程など、製造工程数が多くなるためコストが増加してしまう。
【０００８】
また、実装の信頼性を向上させるために、電極の形状を凸状に形成することで、能動素子と基板との接合部における実装面積を増やすことが考えられる。しかし、コフィン‐マンソンの式から、接合面積を大きくした場合においても、接合部分の厚さが小さいと接合強度を向上できないことが知られている。このため、能動素子の実装には、アンダーフィルを用いなければ信頼性を向上させることができない。しかし、アンダーフィルを用いる場合においても、アンダーフィルを充填するための作業が必要となり、製造工程数やコストが増加してしまう。
【０００９】
上述した問題の解決のため、本発明においては、アンダーフィルを用いることなく、半導体装置の実装信頼性を向上する。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、能動素子と、能動素子のスクライブライン上及び電極上を開口して、能動素子上を覆う第１の絶縁層と、電極と接続して、第１の絶縁層上からスクライブライン上まで形成された導電層と、スクライブライン上の導電層上を除き、能動素子の全面を覆う第２の絶縁層とを備える。そして、スクライブライン上で第２絶縁層から能動素子の側面に沿って露出される導電層に、能動素子の側面からスクライブラインを露出する凹部が形成されている。
【００１１】
上述の半導体装置は、能動素子ウエハ上の電極及びスクライブラインを除いて、能動素子ウエハ上に第１の絶縁膜を形成する工程と、第１の絶縁層及びスクライブライン上に導電層を形成する工程と、少なくとも導電層の一部を露出し、導電層上に第２の絶縁層を形成する工程と、能動素子ウエハを薄固片化する工程とにより製造される。
【００１２】
本発明の半導体装置では、絶縁層から導電層が露出され、そして、絶縁層と露出された導電層との間に段差が設けられる。導電層は、能動素子の電極に接続され、これにより再配線すると、この露出部によって能動素子と外部機器とを接続することができる。そして、導電層の露出部と絶縁層との間に段差が形成されることにより、外部機器に接続する際の接合部の厚さを増加させることができる。このため、接合部の強度を向上させることができ、実装信頼性が向上する。
【００１３】
上述の半導体装置は、能動素子ウエハの電極と接続した導電層上において、導電層の一部を露出して第２の絶縁層を形成する。このため、第２の絶縁層と、第２の絶縁層から露出する導電層との間に段差を形成することができる。そして、半導体装置を外部機器に接続する際には、第２の絶縁層から露出した導電層に外部機器との接合部を形成する。このため、第２の絶縁層と導電層との間に設けた段差により、半導体装置と外部機器との接合部の厚さが増加し、接合強度を向上することができる。したがって、半導体装置の実装信頼性が向上する。
【発明の効果】
【００１４】
本発明によれば、アンダーフィルを用いることなく、半導体装置の実装信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について図面を用いて説明する。
図１は本発明の一実施形態に係わる半導体装置１００の断面図である。
【００１６】
本実施の形態の半導体装置１００は、能動素子１０と、能動素子１０の電極１２に接続された導電層１５と、能動素子１０を覆うように構成される第１の絶縁層１４と第２の絶縁層１６とによって形成される。
【００１７】
能動素子１０は、シリコン等からなる基体２０上に、下部絶縁膜１１、トランジスタ等の半導体素子を含む電子回路（図示省略）、及び、電極１２が形成される。さらに、電極１２上を除いて、能動素子１０の回路形成面を保護するためのパッシベーション膜１３が形成される。
能動素子１０において電極１２は、例えば能動素子１０の外周部に沿って形成され、いわゆるペリフェラル配置とされる。電極１２は、例えばアルミニウム（Ａｌ）によって形成される。
また、能動素子１０の端部には、能動素子ウエハ上において、各素子の大きさに合わせて形成されたスクライブライン２６が設けられる。そして、このスクライブライン２６上には下部絶縁膜１１及びパッシベーション膜１３が形成されない構成である。
【００１８】
導電層１５は、能動素子１０の電極１２と、シード層１７を介して電気的に接続される。そして、電極１２の位置を、能動素子１０の端部まで引き出し、すなわち再配線により、例えばスクライブライン２６上においてランド部１８が形成される。このランド部１８には、半導体装置１００を例えば有機基板等に実装する際に、はんだ等による接合部が形成される。
導電層１５には、半導体装置１００の側面において凹部１９が形成される。この凹部１９は、ランド部１８の内側面が例えば円柱状の空洞が縦に形成されてなる。
導電層１５は、例えばＣｕによって形成される。そして、表皮効果が導電層１５の上下で起こる場合を考慮し、例えば厚さ７μｍで形成される。シード層１７は、例えば厚さ１６０ｎｍのＴｉ層と、厚さ６００ｎｍのＣｕ層とにより形成される。シード層１７のＴｉ層は、Ｃｕ層の密着性を向上させるため、また、Ｃｕの拡散を防止するバリア膜として形成される。
この導電層１５に凹部１９を設けることにより、ランド部１８の表面積を大きくすることができる。ランド部１８の接合面積を大きくすることにより、半導体装置１００を基板等に接合する際にはんだ等による接合部との接触面積を大きくし、接続強度を高くすることができる。
なお、ランド部に形成する凹部の形状は上述の形状に限らず、半導体装置を基板等に実装する際に、はんだ等による接合部とランド部との接触面積を大きくできる形状であればよい。特に凹部を上述の形状とすることにより、導電層１５の形成工程において工程数の増加等がなく、容易に作ることができる。
【００１９】
また、半導体装置１００の上部は、ランド部１８を除いて絶縁膜によって被覆されている。この絶縁膜は、能動素子１０の表面上に形成される第１の絶縁層１４と、第１の絶縁層１４上に形成される第２の絶縁層１６からなる。
第１の絶縁層１４は、能動素子１０において、電極１２上を除いて形成される。また第１の絶縁層１４上には導電層１５が形成され、第１の絶縁層１４の開口１４ａを通じて、電極１２と導電層１５とが接続される。第１の絶縁層１４は、例えば、エポキシ樹脂、ポリイミド樹脂、ポリベンゾオキサゾール樹脂、アクリル樹脂等によって形成される。
第２の絶縁層１６は、第１の絶縁層１４及び導電層１５を被覆して形成される。第２の絶縁層１６は、例えばＣｕめっき等によって形成された導電層１５を保護するために形成される。また、第２の絶縁層１６から、導電層１５によるランド部１８が露出する構成である。
さらに、導電層１５と第２の絶縁層１６には、ランド部１８の上部において段差が形成される。第２の絶縁層１６は、例えば、エポキシ樹脂、ＰＢＯ（ポリパラフェニレンベンゾビスオキサゾール）樹脂、ＰＡＩ（ポリアミドイミド）樹脂、アクリル樹脂等によって形成される。
【００２０】
ランド部１８の上部において、導電層１５と第２の絶縁層１６との間に段差が形成されることにより、半導体装置１００を基板等に接続する際、はんだ等による接合部の厚さを導電層１５と第２の絶縁層１６との段差分だけ増加させることができる。
そして、この接合部の厚さの増加と、上述したランド部１８に形成された凹部１９による接触面積の増加とを合わせることにより、実装の際の接続強度を高くすることができる。このため、半導体装置１００の実装信頼性を向上することができる。
従って、例えば、シリコン等による能動素子の線膨張係数と、有機基板との線膨張係数の差に起因する応力が接合部に集中した場合においても、接合部の破損等による実装不良を低減することができ、半導体装置の実装信頼性を向上することができる。
【００２１】
次に、上述の半導体装置の製造方法の一例について説明する。
なお、以降の半導体装置の製造方法の説明において、図１と対応する部分には同一符号を付して重複説明を省略する。
【００２２】
まず、図２（ａ）に示すように、能動素子ウエハ２５上に下部絶縁膜１１及び図示しないトランジスタ等の能動素子を含む電子回路を形成する。そして、この電子回路に接続する電極１２、及び、電極１２を露出して電子回路を被覆するパッシベーション膜１３を形成する。
また、能動素子ウエハ２５には、後の工程で個片化する大きさに合わせてスクライブライン２６が形成される。スクライブライン２６には、例えばブレードダイサーを用いて個片化する際に膜はがれの原因となるため、下部絶縁膜１１及びパッシベーション膜１３を形成しない。
【００２３】
次に、図２（ｂ）に示すように、能動素子ウエハ２５上の全面に、第１の絶縁層１４を形成する。第１の絶縁層１４は、例えば、エポキシ樹脂、ポリイミド樹脂、ポリベンゾオキサゾール樹脂、アクリル樹脂等により形成する。また、例えば、スピンコート法、印刷法、ディスペンス法、物理気相成長（ＰＶＤ：Physical Vapor Deposition）法、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法、シートラミネート法を用いて形成する。第１の絶縁層１４の厚さは、例えば１０μｍ程度の厚さで形成する。
【００２４】
次に、図２（ｃ）に示すように、能動素子ウエハ２５上の全面に形成した第１の絶縁層１４をパターニングし、電極１２及びスクライブライン２６を露出する。第１の絶縁層１４が感光性材料である場合には、電極１２及びスクライブライン２６に合わせてパターンが形成されたフォトマスクを用いて露光した後、現像により不要な部分の絶縁層を除去することにより、第２の絶縁層１４のパターンを形成する。
【００２５】
次に、図３（ｄ）に示すように、能動素子ウエハ２５上及び第１の絶縁層１４上の全面に、シード層１７を形成する。シード層１７は、例えばスパッタリング法により、厚さ例えば１６０ｎｍのＴｉ膜等を形成した後、このＴｉ膜上に厚さ例えば６００ｎｍのＣｕ膜等を形成する。
シード層１５は、例えば、第１の絶縁層１４上に導電層１５を電解Ｃｕめっきによって形成するための下地層として形成する。また、導電層１５と電極１２とを電気的に接続するために形成する。
【００２６】
次に、シード層１７の全面に、スピンコート法、真空ラミネート等によりレジスト層２１を形成する。そして、フォトリソグラフィー工程により、レジスト層２１に露光、現像処理を行い、図３（ｅ）に示すように、後の工程で導電層１５を形成する部分を除いてレジスト層２１を形成する。また、このときスクライブライン２６上に円柱状のレジスト層２１ａを形成する。
【００２７】
そして、図３（ｆ）に示すように、レジスト層２１が除去された部分に、例えば、電解めっきにより厚さ例えば７μｍのＣｕ層等を成長させ、導電層１５を形成する。
電解めっきは、例えば、電流密度を１．５Ａ／ｄｍ２で行う。
【００２８】
次に、図４（ｇ）に示すように、溶剤等によりレジスト層２１を除去した後、不要なシード層１７を除去する。シード層１７の除去は、導電層１５をマスクとしてウェットエッチング等により行い、まず、例えば上層のＣｕ層を除去した後下層のＴｉ層を除去することにより行う。
【００２９】
上述の工程において形成された導電層１５は、スクライブライン２６上において、隣り合う能動素子同士によって配線及びランド部１８が共有される。
そして、図３（ｅ）に示したように、共有するランド部１８を形成する部分の中央に、例えば円柱状のレジスト層２１ａを形成する。このため、電解めっきによって導電層１５を形成する際に、この円柱状のレジスト層２１ａが残存するため、このスクライブライン２６上の導電層１５の中央には、導電体がめっき成長しない。
このため、レジスト層２１ａを除去すると、図４（ｇ）に示すように隣り合う能動素子同士と共有する部分の導電層１５において、スクライブライン２６の一部が露出する。
このように、スクライブライン２６上の導電層１５に、スクライブライン２６を露出する空洞２２が形成される。そして、後の工程において、能動素子ウエハ２５の個片化を行う際に、スクライブライン２６上の空洞２２を切断することで、ランド部１８に図１において説明した凹部１９を形成することができる。
【００３０】
次に、図４（ｈ）に示すように、第１の絶縁層１４及び導電層１５上に第２の絶縁層１６を形成する。
第２の絶縁層１６は、例えば、エポキシ樹脂、ポリイミド樹脂、ポリベンゾオキサゾール樹脂、アクリル樹脂等により形成する。また、例えば、スピンコート法、印刷法、ディスペンス法、ＰＶＤ法、ＣＶＤ法、シートラミネート法を用いて形成する。第２の絶縁層１６の厚さは、例えば１０μｍ程度の厚さで形成する。
このとき、第２の絶縁層１６は、半導体装置１００の側面において、スクライブライン２６上に形成した導電層１５の一部を露出して形成する。そして、第２の絶縁層１６から露出した部分の導電層１５が、半導体装置１００を例えば有機基板等に実装する際に、はんだ等によって接合されるランド部１８となる。
また、上述のランド部１８を露出して第２の絶縁層１６を形成することにより、第２の絶縁層１６の上面と、ランド部１８の上面とには段差が形成される。このため、半導体装置１００を基板等に接続する際、はんだ等による接合部の厚さを段差分だけ増加させることができる。
【００３１】
次に、能動素子ウエハ２５の薄個片化を行うことにより、図４（i）に示す半導体装置１００を形成することができる。
薄固片化は、例えば、能動素子ウエハ２５の回路形成面の反対側の面から、半導体装置１００の最終厚さまで、グラインダーで研削することで能動素子ウエハ２５の薄化を行う。
そして、例えば、ブレードダイサーを用いて、スクライブライン２６において能動素子ウエハ２５の個片化を行う。
薄固片化後の基体２０の厚さは、例えば４００μｍ以上とする。これは、４００μｍより薄く形成すると破損の可能性が高くなるためである。
【００３２】
上述のように、スクライブライン２６上に円柱状のレジスト層２１ａを残存させるようにレジスト層２１をパターン形成し、さらに、導電層１５を形成した後、スクライブライン２６において、能動素子ウエハ２５の個片化を行う。これにより、ランド部１８に凹部１９を形成することができる。この方法によれば、ランド部１８の凹部１９の形成を、導電層１５の形成と同じ工程で行うことができるため、工程数を増加させずに表面積の大きなランド部１８を形成することができる。
【００３３】
なお、スクライブライン上に残存させるレジスト層２１ａの形状は、上述の円柱状に限られない。例えば、スクライブライン上に残存させるレジスト層２１ａの形状を適宜変更することにより、ランド部１８に形成する凹部の形状を所望の形状に形成することができる。
【００３４】
また、スクライブライン２６においてブレードダイサーで個片化を行う際、図４（ｈ）に示すように導電層１５に空洞２２が設けられているため、特殊ブレードを使用する必要がない。また、ブレードの負荷を低減させることができるため、ダイシングスピードを低下させずに個片化が可能である。このため、製造工程において、スループットの悪化を防ぐことができる。
例えば能動素子ウエハ２５の個片化に、２５〜３０μｍ幅のダイシングブレードを用いる場合には、空洞２２の内径をダイシングブレードの幅に＋１５μｍ以上とすることによりブレードへの負荷を低減することができる。
【００３５】
通常、半導体装置では、はんだバンプ等によって外部電極が形成された状態で能動素子ウエハの薄個片化を行う。このとき、ウエハを均一に研削するためには、外部電極がある程度の高さを有するため、バックグラインド用の保護テープを用いて外部電極を埋め込み、保護する必要があった。このため、保護テープには、外部電極の埋め込みが可能な、糊厚の厚いテープ等のように特殊なテープを用いる必要がある。
例えば、外部電極に標準的な３００μｍΦのボールを用いた場合では、このボールを埋め込むことができるバックグラインド用の保護テープがないことで、ウエハの薄化後に外部電極が搭載される。このため、能動素子ウエハの厚さも３００μｍ程度とする。
また、例えば、外部電極として標準的な３００μｍΦのＬＧＡ（Land Grid Array）を用いた構造であれば、外部電極を１００μｍ厚程度の金属板のマスクとスキージを用いて印刷法で形成する。そして、形成後の外部電極の高さは８０μｍ程度となる。このため、半導体装置にＬＧＡを形成後、特殊テープを用いて裏面から薄化を行うことができる。
以上の工程により、本実施の形態の半導体装置１００を製造することができる。
【００３６】
次に上述の方法で製造した半導体装置１００の斜視図を図５（ａ）に示す。また、ランド部１８周辺の拡大図を図５（ｂ）に示す。
【００３７】
図５（ａ）に示すように、半導体装置１００では、能動素子１０上に第２の絶縁層１６と、この第２の絶縁層１６から露出した導電層１５が形成される。そして、図５（ｂ）に示すように、第２の絶縁層１６から露出された導電層１５と第２の絶縁層１６との間には段差が形成される。また、第２の絶縁層１６から露出された導電層１５は、例えば、半導体装置１００が基板等に実装される際にはんだ等による接合部が形成されるランド部１８となる。ランド部１８の内側面には、円柱状等の凹部１９が形成される。
なお、図５（ａ）及び（ｂ）に示す半導体装置１００では、ランド部１８が半導体装置１００の片面において外周部に沿って形成される、いわゆるペリフェラル配置で形成される。
【００３８】
次に、図５（ａ）及び（ｂ）に示した半導体装置１００を例えば基板に実装した状態の概略構成図を図６に示す。
図６に示すように、半導体装置１００を基板２３へ実装する場合では、半導体装置１００と基板２３との接続箇所に、例えばはんだ等による接合部２４を形成することで接続される。
【００３９】
具体的には、例えば、基板２３上の半導体装置１００を接合する部分に、例えばはんだペーストを印刷した後、リフローによってはんだを溶融、固化することによって行う。このとき、半導体装置１００と基板２３との接合部２４には、はんだペースト印刷後のリフローにより、半導体装置１００の側面と底面の両側にはんだによるフィレットが形成された状態となる。
これは、図５（ｂ）に示すように、半導体装置１００においてランド部１８が、第２の絶縁層よりも低く形成され、また、ランド部１８の側面には、円柱状等の凹部１９が形成されるため、この段差部分と凹部１９とにフィレットが形成されるためである。
【００４０】
上述のように、例えば半導体装置１００を基板等に実装した場合、ランド部１８が第２の絶縁層１６よりも低いことにより段差が形成され、この段差によって半導体装置１００と基板との接合部における厚さが増加する。また、ランド部１８に、円柱状等の凹部１９が形成されることにより、接合部とランド部１８との接触面積が増加する。このように、接合部の厚さと接触面積を増加させることにより、半導体装置１００と基板との接続強度を向上することができる。このため、半導体装置１００の実装信頼性を向上することができる。
従って、例えば、シリコン等による能動素子の線膨張係数と、有機基板との線膨張係数の差に起因する応力が接合部に集中した場合においても、接合部の破損等による実装不良を低減することができ、半導体装置の実装信頼性を向上させることができる。
【００４１】
なお、上述の実施の形態では、半導体装置に形成するランド部をペリフェラル配置で形成した場合について説明したが、例えばランド部をエリアアレイ配置で形成した半導体装置においても同様の効果を得ることができる。
図７（ａ）にランド部をエリアアレイ配置で形成した半導体装置１０１を示し、また、エリアアレイ配置に形成したランド部の周辺拡大図を図７（ｂ）に示す。なお、ランド部の配置をエリアアレイ配置とした以外は、上述の図１及び５に示した半導体装置１００と同じ構成であるため、半導体装置１００と対応する部分には同一符号を付して重複説明を省略する。
【００４２】
図７（ａ）に示すように、半導体装置１０１には、能動素子１０上に形成された第２の絶縁層１６と、この第２の絶縁層１６から露出される導電層１５及び１５ａが形成される。絶縁層１６から露出される導電層１５は、半導体装置１０１の外周部に沿って形成される。また、絶縁層１６から露出される導電層１５ａはいわゆるエリアアレイ配置に形成され、半導体装置１０１の上面内側に縦横に配置される。
なお、半導体装置１０１の外周部沿いに露出される導電層１５は、図５（ｂ）で示した導電層１５と同様の構成である。
第２の絶縁層１６から露出された導電層１５ａは、例えば、図７（ｂ）に示すように半導体装置１０１が基板等に実装される際に導電層１５と共にはんだ等による接合部が形成されるランド部２７となる。
【００４３】
そして上述のランド部２７では、ランド部２７と第２の絶縁層１６との間に段差が形成される。そして、ランド部２７の内側には、円形等の凹部による空洞２９が形成される。また、半導体装置１０１を基板等に実装する際、はんだ接合により空洞２９内に溜まる空気を排出するため、導電層１５ａの１箇所以上にスリット２８が形成される。スリット２８は、例えばランド部２７において周縁部に沿って導電層１５ａが連続して形成されないよう、ランド部２７の外側から空洞２９に向かって第２の絶縁層１６の一部を突出させて導電層１５ａを分断するように形成される。なお、図７（ｂ）には、ランド部２７にスリット２８をそれぞれ２箇所、４箇所、１箇所形成した場合を例示している。ランド部２７にスリット２８を形成することにより、はんだ等による接合の際、ランド部２７の空洞２９内に溜まる空気を、空洞２９外に排出することができる。また、ランド部２７に形成するスリット２８の数及び位置は、ランド部２７内の内径や空洞２９の深さに応じて任意に設計することができる。
【００４４】
次に、図７（ａ）で示す半導体装置１０１のランド部２７をエリアアレイ配置で形成する方法について説明する。
半導体装置１０１のランド部２７は、例えば、半導体装置１０１の内側の導電層１５ａを形成する部分に、図３（ｅ）に示した円柱等の形状によるレジスト層と同様のパターンを形成した後、図３（ｆ）に示した導電層を例えばＣｕめっきによって形成する。そして、円柱状等のレジスト層を除去することにより、形成された導電層１５ａにおいて円形等の空洞２９が形成される。このため、図７（ａ）に示すようにランド部２７に凹部による空洞２９を形成することができる。
そして、図４（ｈ）に示したように、半導体装置１０１のランド部となる導電層１５，１５ａを露出して第２の絶縁層１６を形成する。このとき、第２の絶縁層１６は、上述したスリット２８を構成するように、ランド部２７の外側から空洞２９に向かって一部が突出するパターンとして形成する。
これにより、半導体装置１０１において第２の絶縁層１６から露出した導電層１５，１５ａがランド部２７となり、導電層１５，１５ａと第２の絶縁層１６との間に段差が形成される。また、ランド部２７において導電層１５ａを分断する形状のスリット２８が第２の絶縁層１６によって形成される。
【００４５】
図７（ａ）に示したエリアアレイ配置の半導体装置１０１においても、半導体装置１０１を基板等に実装した場合、導電層１５，１５ａと第２の絶縁層１６との段差により接合部の厚さが増加し、また、ランド部１８，２７に形成された凹部により接触面積が増加するため、接合部の強度を高くすることができる。
また、半導体装置の２次実装での基板等との熱膨張係数の差による応力は、パッケージの端部に集中する。しかし、基板等にエリアアレイ配置でランド部を形成した半導体装置を実装した場合には、半導体装置の内側に基板等との接合部が形成されるため、端部へかかる応力を緩和することができる。従って、例え、シリコン等による能動素子の線膨張係数と、有機基板との線膨張係数の差に起因する応力が接合部に集中した場合においても、接合部の破損等による実装不良を低減することができ、半導体装置の実装信頼性を向上することができる。
【００４６】
また、従来は、例えば出入力端子の数が少なくペリフェラル配置で半導体装置を製造することができる場合にも、応力を緩和するため、半導体装置と基板との出入力に用いられないランド部によるダミー端子を、半導体装置の内側に形成することが行われている。このとき、半導体装置が実装される基板側には、半導体装置のダミー端子となるランド部と対応する位置にランド部が形成される。
半導体装置及び基板にダミー端子が形成されると、半導体装置及び基板上にダミー端子を形成するための余分な配線が増加し、配線の自由度が低下して設計する際の制約となる。また、半導体装置に形成するランド部の数が多くなり、製造コストが増加してしまう。
これに対し、上述の実施の形態のペリフェラル配置でランド部を形成した半導体装置によれば、図５，６を用いて説明した上述の理由により、接合部の厚さと接触面積を増加させ、半導体装置と基板との接続強度を向上することができる。このため、例えば、シリコン等による能動素子の線膨張係数と、有機基板との線膨張係数の差に起因する応力が接合部に集中した場合においても、接合部の破損等による実装不良を低減することができ、半導体装置の実装信頼性を向上することができる。
このため、例えば半導体装置のランド部をペリフェラル配置で形成した場合であっても、ダミー端子を形成することなく、実装信頼性の高い半導体装置を提供することができる。また、半導体装置においてダミー端子を形成する必要なないため、配線を設計する際の制約が少なく、製造コストの少ない半導体装置を提供することができる。
【００４７】
上述のように、本実施の形態の半導体装置よれば、ランド部の配置がペリフェラル配置であっても、実装信頼性の高い半導体装置を提供することができる。また、半導体装置をエリアアレイ配置とした場合においても、従来能動素子の大きさが４．０ｍｍ以上で必要とされたアンダーフィルを用いずに、実装信頼性の高い半導体装置を提供することができる。
【００４８】
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態による半導体装置の断面図である。
【図２】（ａ）〜（ｃ）は半導体装置の製造工程図である。
【図３】（ｄ）〜（ｆ）は半導体装置の製造工程図である。
【図４】（ｇ）〜（ｉ）は半導体装置の製造工程図である。
【図５】（ａ）は本発明の一実施の形態による半導体装置の斜視図である。（ｂ）は半導体装置のランド部の周辺拡大図である。
【図６】本発明の一実施の形態による半導体装置を基板に実装した状態の概略構成図である。
【図７】（ａ）は本発明の一実施の形態による半導体装置の斜視図である。（ｂ）は半導体装置のランド部の周辺拡大図である。
【符号の説明】
【００５０】
１００，１０１  半導体装置、１０  能動素子、１１  下部絶縁膜、１２  電極、１３  パッシベーション膜、１４  第１の絶縁層、１５，１５ａ  導電層、１６  第２の絶縁層、１７  シード層、１８，２７  ランド部、１９  凹部、２０  基体、２１，２１ａ  レジスト層、２２，２９  空洞、２３  基板、２４  接合部、２５  能動素子ウエハ、２６  スクライブライン、８２  スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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