(57)【特許請求の範囲】
【請求項１】
シリコンウェーハのＧＯＩ評価方法であって、少なくとも、シリコンウェーハ上にゲート酸化膜を形成し、該形成されたゲート酸化膜直下の前記シリコンウェーハ表層部をＸ線回折測定して、該測定により得られるロッキングカーブの半値幅が０．００１１０°以下であるか否かにより、前記ゲート酸化膜の電気的特性の良否判定をすることを特徴とするシリコンウェーハのＧＯＩ評価方法。
【請求項２】
前記ゲート酸化膜を、厚さ５〜２５ｎｍ形成することを特徴とする請求項１に記載のシリコンウェーハのＧＯＩ評価方法。
【請求項３】
前記ゲート酸化膜の形成方法を、乾燥酸化、希釈酸化、Ｐｙｒｏ酸化のいずれかにより形成することを特徴とする請求項１又は請求項２に記載のシリコンウェーハのＧＯＩ評価方法。
【請求項４】
ＭＯＳ型半導体装置の製造方法であって、少なくとも、請求項１乃至請求項３のいずれか一項に記載のシリコンウェーハのＧＯＩ評価方法により評価して良品と判定されたシリコンウェーハのゲート酸化膜上に、導電膜を形成することを特徴とするＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置に用いられるシリコンウェーハのＧＯＩ評価方法及びＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
シリコンウェーハの主表面にはＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタやトランジスタ等の半導体素子が形成される。それら半導体素子に形成されるゲート酸化膜等の絶縁膜は、半導体素子の高密度化に伴いその厚みが減る一方、電源電圧を低くすることは困難であるため、絶縁膜は高い電界強度の下で使用されている。そのためより品質の高い絶縁膜が必要とされている。
【０００３】
この絶縁膜の信頼性評価方法としてＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）評価がある（たとえば非特許文献１参照）。この評価は以下のような手順で行われる。まず、シリコンウェーハ主表面に絶縁膜となるシリコン酸化膜を形成し、その直上にポリシリコン層を成長させた後、該ポリシリコン層を島状に残すようにエッチングする。これによりＭＯＳ構造のキャパシタが形成され、前記島状ポリシリコン層は電極として活用される。
【０００４】
このＭＯＳキャパシタのポリシリコン電極を通して絶縁膜に電圧を印加することにより、（絶縁破壊電圧／絶縁膜の厚み）で表される絶縁破壊電界強度を測定してＧＯＩ評価を行うのであるが、この絶縁破壊電界強度を測定する方法としては、ＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法がある。
【０００５】
この方法では、０〜１５ＭＶ／ｃｍ程度まで階段状に電界強度を変化させながら、ＭＯＳキャパシタに流れる電流値をモニタし、ＭＯＳキャパシタの絶縁膜が破壊されたとき、すなわちブレイクダウンしたときの電界強度を測定する。この絶縁破壊電界強度が所定の値以上、例えば８ＭＶ／ｃｍ以上である絶縁膜を良とし、そうでないものを不良として、印加したＭＯＳキャパシタ総数に対する良であったキャパシタ数の割合にもとづいて絶縁膜の品質を評価する。
【０００６】
このようにＧＯＩ評価においてＴＺＤＢ法は短時間で評価を行うことができる手法であるが、半導体素子の使用状態に応じた評価，即ち経時的な評価を行うことができないという問題があった。そのため、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法という絶縁破壊耐圧測定法が用いられることがある。
【０００７】
ＴＤＤＢ法とは、絶縁膜に一定の電圧ないしは電流を連続的に印加し続け、所定の時間間隔で電流ないしは電圧を検出して経時的な変化を求め、絶縁破壊に至るまでの時間，その経過等を詳細に評価する方法である。すなわち特定ストレス印加時の絶縁膜寿命を評価しており、ＦＬＡＳＨメモリはもとより各種デバイスの動作と密接な係わりがあり、より長寿命の酸化膜を形成することは先端デバイスのみならず、非常に大切なことである。
【０００８】
ＴＤＤＢ法による酸化膜寿命について、一定電流密度（Ｊ  Ａ／ｃｍ２）をＭＯＳキャパシタに印加し、破壊までの時間（ｔ  ｓｅｃ）を測定し、これらの積（Ｊ×ｔ＝Ｑ）をもって表現することがよく行なわれる。これは絶縁膜が破壊されるまでに印加された電荷量（Ｑｂｄ  Ｃ／ｃｍ２）である。この電荷量が大きい絶縁膜程長寿命・高信頼性を有するといえる。
【０００９】
このＱｂｄは大きく３つのモードに分解される。一つは比較的短時間で破壊される初期不良と呼ばれるものであり、シリコン基板に存在するＣＯＰなどが影響する。これに対して酸化膜そのものがもつ寿命によるものが真性破壊などと呼ばれるものである。最後の一つが真性破壊と初期不良の中間に位置するものである。初期不良低減はもちろん重要であるが、スクリーニング等で排除可能である。従って、寿命、すなわち長期信頼性の観点からは、より真性破壊領域が重要である。すなわちよりＱｂｄ値が大きい絶縁膜が求められる。
【００１０】
一方、このような絶縁膜の評価（ＧＯＩ評価）を行うために、上記のようなＴＤＤＢ法やＴＺＤＢ法は破壊検査であり、評価したウェーハはその後の製造に用いることができず、製品そのものの評価を行うことはできないので評価の信頼性としては高いとはいえず、しかも、コスト高となるため、非破壊で信頼性が高く簡便なＧＯＩ評価方法が求められていた。
【００１１】
【非特許文献１】ＳＥＭＩ  ＳＴＡＮＤＡＲＤ  Ｍ６０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで本発明は、上記問題点に鑑みてなされたものであって、非破壊検査により簡便に信頼性高く行うことができるシリコンウェーハのＧＯＩ評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、シリコンウェーハのＧＯＩ評価方法であって、少なくとも、シリコンウェーハ上にゲート酸化膜を形成し、該形成されたゲート酸化膜直下の前記シリコンウェーハ表層部をＸ線回折測定して、該測定により得られるロッキングカーブの半値幅が０．００１１０°以下であるか否かにより、前記ゲート酸化膜の電気的特性の良否判定をすることを特徴とするシリコンウェーハのＧＯＩ評価方法を提供する（請求項１）。
【００１４】
ゲート酸化膜直下のシリコンウェーハ表層部をＸ線回折測定して得られるロッキングカーブの半値幅が０．００１１０°以下である場合に、ゲート酸化膜の電気的特性が良い。このように、Ｘ線回折測定を行うのみでゲート酸化膜の電気的特性の良否判定をすることができるので、ウェーハを非破壊で評価することができる。従って、シリコンウェーハの全数検査をすることも可能であり、簡便に信頼性の高いＧＯＩ評価を行うことができる上に、コストも低減することができる。
【００１５】
このとき、前記ゲート酸化膜を、厚さ５〜２５ｎｍ形成することが好ましい（請求項２）。
このように、ゲート酸化膜の厚さを５ｎｍ以上とすることにより、直接トンネル電流が増加してゲート酸化膜の評価が困難になることもなく、２５ｎｍ以下とすることで、ゲート酸化膜直下のシリコンウェーハ表層部からの影響が出やすく、より正確にＧＯＩ評価を行うことができる。
【００１６】
このとき、前記ゲート酸化膜の形成方法を、乾燥酸化、希釈酸化、Ｐｙｒｏ酸化のいずれかにより形成することができる（請求項３）。
このように、本発明の評価方法では、ゲート酸化膜がいずれの方法によって形成されていても、ＧＯＩ評価を行うことができる。
【００１７】
また、ＭＯＳ型半導体装置の製造方法であって、少なくとも、本発明のシリコンウェーハのＧＯＩ評価方法により評価して良品と判定されたシリコンウェーハのゲート酸化膜上に、導電膜を形成することを特徴とするＭＯＳ型半導体装置の製造方法を提供する（請求項４）。
このように、本発明のＧＯＩ評価方法は非破壊検査であるＸ線回折測定により行うことができるため、製品ウェーハに適用することができ、ウェーハの全数検査も可能であり、良品と判定されたシリコンウェーハのゲート酸化膜上に導電膜を形成するようにすることができるため、ウェーハが原因での不良品を作製することが排除され、ゲート酸化膜の電気的特性の保証されたＭＯＳ型半導体装置を製造することができる。
【００１８】
また本発明は、シリコンウェーハ上にゲート酸化膜を有し、該ゲート酸化膜上に導電膜を有するＭＯＳ型半導体装置であって、前記ゲート酸化膜直下の前記シリコンウェーハ表層部をＸ線回折測定して得られるロッキングカーブの半値幅が、０．００１１０°以下であることを特徴とするＭＯＳ型半導体装置を提供する。
このように、ゲート酸化膜直下のシリコンウェーハ表層部をＸ線回折測定して得られるロッキングカーブの半値幅が０．００１１０°以下であると、ゲート酸化膜の電気的特性が良く、信頼性の高い高品質のＭＯＳ型半導体装置となる。
【００１９】
このとき、前記ゲート酸化膜の厚さが、５〜２５ｎｍであることが好ましい。
このように、ゲート酸化膜の厚さが５ｎｍ以上であれば、直接トンネル電流が増加してゲート酸化膜の絶縁性が低くなることがなくなり、２５ｎｍ以下とすることで、ゲート酸化膜直下のシリコンウェーハ表層部の影響がより出やすいため、５〜２５ｎｍの厚さのゲート酸化膜が好ましい。
【００２０】
このとき、前記ゲート酸化膜が、乾燥酸化、希釈酸化、Ｐｙｒｏ酸化のいずれかにより形成されたものとすることができる。
このように、本発明のＭＯＳ型半導体装置のゲート酸化膜は、上記いずれかの方法で形成したものとすることができる。
【００２１】
このとき、前記導電膜が、ポリシリコン膜であることが好ましい。
このように、導電膜がポリシリコンであれば、加工が容易であり、その後の工程で電極を形成しやすい。
【発明の効果】
【００２２】
以上のように、本発明のシリコンウェーハのＧＯＩ評価方法によれば、Ｘ線回折測定によりＧＯＩ評価を行うことができるため、非破壊で行うことができ、たとえばウェーハを全数検査して信頼性高く簡便に低コストでＧＯＩ評価を行うことができる。また、この評価によって良品と判定されたシリコンウェーハを用いることによって、電気的特性が良く信頼性の高いＭＯＳ型半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明のシリコンウェーハのＧＯＩ評価方法について、実施態様の一例として、詳細に説明するが、本発明はこれに限定されるものではない。
【００２４】
本発明のＧＯＩ評価方法では、まずシリコンウェーハ上にゲート酸化膜を形成する。
このとき、本発明のＧＯＩ評価方法においてゲート酸化膜の形成方法としては、特に限定されないが、乾燥酸化、希釈酸化、Ｐｙｒｏ酸化のいずれかにより形成することができる。
例えばＰｙｒｏ酸化（パイロジェニック酸化）では、水素を燃焼させて水蒸気を発生させ、その水蒸気と酸素の雰囲気下、約７００℃の温度でゲート酸化膜を形成する。また、このゲート酸化膜の形成方法としては、ＣＶＤ法により形成することも可能である。
【００２５】
また、このゲート酸化膜の厚さを５〜２５ｎｍ形成することができる。
ゲート酸化膜の厚さが５ｎｍ以上であると、直接トンネル電流が増加してゲート酸化膜の絶縁性が低くなることが無くなり、厚さが２５ｎｍ以下であると、シリコンウェーハ表層部のゲート酸化膜への影響が出やすく、より精度の高いＧＯＩ評価ができる。
【００２６】
次に、本発明のＧＯＩ評価方法では、形成されたゲート酸化膜直下のシリコンウェーハ表層部をＸ線回折測定する。
例えば、Ｉｎ−Ｐｌａｎｅ  Ｘ線回折測定により、ゲート酸化膜直下のシリコンウェーハ表層部からのＸ線の回折を測定してロッキングカーブを得ることができる。
また、Ｘ線回折測定において、測定されるシリコンウェーハ表層部は、Ｘ線の侵入深さによって測定深さが変化するため、ゲート酸化膜の厚さやＸ線回折装置によって異なるが、ゲート酸化膜直下数ｎｍ程度の深さのシリコン層となる。
【００２７】
この測定により得られるロッキングカーブの半値幅が０．００１１０°以下であるか否かにより、ゲート酸化膜の電気的特性の良否判定をする。
ゲート酸化膜が形成されている状態で、ゲート酸化膜直下のシリコンウェーハ表層部のロッキングカーブの半値幅が０．００１１０°以下である場合にはゲート酸化膜の電気的特性が良い。
【００２８】
Ｘ線回折測定により得られるロッキングカーブの半値幅は、ゲート酸化膜直下のシリコンウェーハ表層部の結晶性を表しており、半値幅が小さいほど結晶性が良い。ただし、バルクシリコンの表面に膜等が無い状態での半値幅が約０．０００７９°であり、これは結晶に応力のかかっていない状態での物質固有の値であるため、この０．０００７９°という値が、測定されるロッキングカーブの半値幅の下限値であると考えられる。
【００２９】
このように、本発明のＧＯＩ評価方法であれば、Ｘ線回折測定により非破壊で行うことができるため、ウェーハ全数の検査が可能であり、簡便に信頼性の高いＧＯＩ評価を行うことができる。
【００３０】
次に、本発明のＧＯＩ評価方法により評価して良品と判定されたシリコンウェーハのゲート酸化膜上に導電膜を形成することができる。
このように、本発明のＧＯＩ評価方法により良品と判定されたシリコンウェーハのみを次工程に流すことで、より確実にゲート酸化膜の電気的特性の良いＭＯＳ型半導体装置を製造することができる。また、本発明のＧＯＩ評価方法であれば、非破壊検査であり評価したウェーハを次工程に流せるため、評価用サンプルを別途作製する必要がなく、信頼性の高いＭＯＳ型半導体装置を低コストで製造することができる。
【００３１】
このとき、形成される導電膜をポリシリコン膜とすることが好ましい。
導電膜がポリシリコン膜であれば、加工が容易であり、その後の工程で電極を形成しやすい。
【実施例】
【００３２】
以下、本発明を実施例によりさらに具体的に説明するが、本発明はこれに限定されない。
【００３３】
（実施例）
まず、ボロンをドープした直径２００ｍｍのＰ型半導体シリコンウェーハを２枚、表面状態が異なるように研磨した。
これら２枚のシリコンウェーハをボートに載置して縦型熱処理炉に投入し、Ｐｙｒｏ酸化で７００℃、１５ｍｉｎで厚さ５ｎｍのゲート酸化膜を前記ウェーハ主表面に形成した。
【００３４】
このＰｙｒｏ酸化後の２枚のウェーハを、Ｉｎ−Ｐｌａｎｅ  Ｘ線回折測定して酸化膜直下シリコンからのロッキングカーブの半値幅を得た。この得られたロッキングカーブの半値幅が一方のウェーハ（サンプルＡ）は、０．０００７９°〜０．００１１０°で、平均０．０００９５°であった。もう一方のウェーハ（サンプルＢ）は、半値幅が０．００１１０°よりも大きく０．００１１０°〜０．００１４０°で、平均０．００１２０°であった。このとき得られたロッキングカーブの半値幅の平均値を図１に示す。
【００３５】
次に、サンプルＡとサンプルＢのウェーハをＣＶＤ炉に投入し、リンをドープしながらゲート酸化膜上にポリシリコン膜を成長させた。成長したポリシリコン膜の厚さは約３００ｎｍ、抵抗値はシート抵抗にして約２５Ω／ｓｑであった。
【００３６】
次に、これらのウェーハに、フォトリソグラフィ技術を用いたパターニングとエッチングによるポリシリコン膜除去を行い、ポリシリコン膜を電極としたＭＯＳキャパシタをシリコンウェーハ面内にそれぞれ１００個作製した。なお、フォトリソグラフィ後のポリシリコンエッチングは、フッ硝酸によるウエットエッチングで行った。最後に、シリコンウェーハ背面に形成されているシリコン酸化膜を除去するために、シリコンウェーハ主表面にレジストを塗布し、希フッ酸によるウエットエッチングを行ってウェーハ背面のシリコン酸化膜を除去した。
【００３７】
次に、シリコンウェーハへ一定電流をゲート酸化膜が破壊するまで印加する定電流ＴＤＤＢ法を用いて、ゲート酸化膜に電界ストレスを印加した。印加した電流ストレスは０．００１Ａ／ｃｍ２であり、測定温度は測定時間短縮もあり１００℃とした。測定には、フルオートプローバに接続したテスタを用いた。今回の電極面積は４ｍｍ２であった。
【００３８】
このときのＴＤＤＢ法による測定方法を図２、３により説明する。図２は絶縁破壊電界強度測定装置の模式図であり、図３はＴＤＤＢ法における電流と時間（ａ）、電圧と時間（ｂ）の関係を表すグラフである。
まず、シリコンウェーハ１２にＭＯＳキャパシタが形成されたＭＯＳキャパシタ型半導体素子１８を絶縁破壊電界強度測定装置１７のステージ（図示せず）上に載置する。そして、ＭＯＳキャパシタ型半導体素子１８のポリシリコン電極１１に前後左右移動自在に支持されているプローブ１６の下端を接触させる。
【００３９】
プローブ１６は印加電圧の大きさを変化させることができる可変電源１５の一端子に接続されており、一方、可変電源１５の他端子は絶縁破壊電界強度測定装置１７のステージに接続されている。ステージにはＭＯＳキャパシタ型半導体素子１８が載置されているので、ＭＯＳキャパシタ型半導体素子１８の背面はポリシリコン電極１１に対応する電極として作用する。また、可変電源１５にはその印加電圧を測定する電圧計１４が並列接続されており、プローブ１６と可変電源１５との間には電流計１３が介装されている。
【００４０】
測定にあたっては、まず、プローブ１６をポリシリコン電極１１に接触させる。ここでは定電流ＴＤＤＢ測定について説明するが、可変電源１５はオンとなり、図３（ａ）に示すような一定の電流（そのときの時間に対する電圧の推移は図３（ｂ）に示す）を印加する。絶縁破壊電界強度測定装置１７内には閾値電圧が予め設定されており、ゲート酸化膜１０の絶縁破壊が起こると電圧変化が起こり絶縁破壊した時間を求めることが出来る。このような操作を所定の位置にあるＭＯＳキャパシタ全てに対して行なう。
【００４１】
測定結果をゲート酸化膜の寿命を示す例を図４に示す。
図４はワイブルプロットと呼ばれるもので、ＴＤＤＢをはじめ半導体デバイスの故障分布を記述する際によく用いられ、横軸は酸化膜に印加された電荷量Ｑｂｄ（Ｃ／ｃｍ２）を指数で表示したもので、縦軸はｌｎｌｎ（１／（１−Ｆ（ｔ）））で表記したものである。ここでＦ（ｔ）は累積故障率であり、ちなみに累積故障率が５０％のときのワイブル値は−０．３７となる。
図４からわかるように、ゲート酸化膜直下シリコンウェーハ表層部の結晶性をＸ線にて評価し得られるシリコンからのロッキングカーブ半値幅が、０．００１１０°以下であるゲート酸化膜／シリコン界面をもつもの（サンプルＡ）は、半値幅が０．００１１０°より大きいもの（サンプルＢ）と比較して真性領域でのＱｂｄが改善されている。
【００４２】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００４３】
【図１】Ｘ線回折測定により得られるロッキングカーブの半値幅の平均値を示すグラフである。
【図２】絶縁電界強度測定装置の模式図である。
【図３】（ａ）ＴＤＤＢ法における電流と時間の関係を表すグラフである。（ｂ）ＴＤＤＢ法における電圧と時間の関係を表すグラフである。
【図４】ＴＤＤＢ評価結果のワイブルプロットを表すグラフである。
【符号の説明】
【００４４】
１０…ゲート酸化膜、  １１…ポリシリコン電極、  １２…シリコンウェーハ、
１３…電流計、  １４…電圧計、  １５…可変電源、  １６…プローブ、
１７…絶縁破壊電界強度測定装置、  １８…ＭＯＳキャパシタ型半導体素子。
【図１】
0005092857.tif 000002
【図２】
0005092857.tif 000003
【図３】
0005092857.tif 000004
【図４】
0005092857.tif 000005