(57)【特許請求の範囲】
【請求項１】
磁気を検知する磁気センサ回路であって、
貫く磁束に応じたホール電圧を出力するホール素子と、
前記ホール電圧としきい値電圧とを比較するコンパレータ回路と、
前記コンパレータ回路の出力信号に基づいて第一の方向の磁気の強弱判定結果を記憶する第一の記憶回路と、前記コンパレータ回路の出力信号に基づいて第二の方向の磁気の強弱判定結果を記憶する第二の記憶回路と、前記第一及び第二の記憶回路に記憶された前記第一の方向の磁気の強弱判定結果及び前記第二の方向の磁気の強弱判定結果から決定された磁気センサ回路の出力論理を記憶する第三の記憶回路と、を備えた出力論理決定回路と、
前記出力論理決定回路が出力する信号によって、前記しきい値電圧を決定するしきい値電圧制御回路と、
前記しきい値電圧制御回路が出力する信号によって、前記コンパレータ回路にしきい値電圧を切り替えて出力するしきい値電圧出力回路と、を備え、
前記しきい値電圧出力回路が、前記コンパレータ回路にしきい値電圧を切り替えて出力することによって、ヒステリシスを有する
ことを特徴とする磁気センサ回路。
【請求項２】
前記出力論理決定回路は、
第一のクロック信号によって、前記第一の方向の磁気の強弱判定結果を前記第一の記憶回路に記憶し、
第二のクロック信号によって、前記第二の方向の磁気の強弱判定結果を前記第二の記憶回路に記憶し、
第三のクロック信号によって、前記出力論理を前記第三の記憶回路に記憶する、
ことを特徴とする請求項１に記載の磁気センサ回路。
【請求項３】
前記出力論理決定回路は、
前記第一の記憶回路と前記第二の記憶回路の少なくともいずれかの信号と、前記第三の記憶回路の信号を、前記しきい値電圧制御回路に出力し、
前記しきい値電圧制御回路は、前記しきい値電圧を、
前記しきい値電圧制御回路の出力した信号によって決定し、第四のクロック信号によって前記しきい値電圧出力回路に出力する、
ことを特徴とする請求項２に記載の磁気センサ回路。
【請求項４】
前記しきい値電圧出力回路は、
前記第一のクロック信号によって、第一の方向の磁気に対するしきい値電圧を前記コンパレータ回路に出力し、
前記第二のクロック信号によって、第二の方向の磁気に対するしきい値電圧を前記コンパレータ回路に出力する、
ことを特徴とする請求項３に記載の磁気センサ回路。
【請求項５】
前記ホール電圧は、前記貫く磁束がゼロであるとき、電源電圧の半分と等しい電圧である請求項１から４に記載の磁気センサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気を検知する磁気センサ回路に関する。
【背景技術】
【０００２】
携帯通信機器など小型化に伴い、折り畳み機構を有する機器が増えている。折たたみ機構の状態を検出する方法に、磁石と磁気センサ回路を用いたものがある。磁気センサ回路は、シリコン基板を用いた半導体ＩＣ上に、磁気検出素子と信号処理回路を一体に構成する場合、磁気検出素子としてホール素子が一般的に用いられる。図５は、ホール素子を用いた磁気センサ回路図である（特許文献１参照）。
【０００３】
図５の磁気センサ回路は、ホール素子１を貫く順方向の磁束と単調増加の関係にあるホール電圧が入力されるヒステリシス機能付きコンパレータ回路７と、ホール素子１を貫く逆方向の磁束と単調増加の関係にあるホール電圧が入力されるヒステリシス機能付きコンパレータ回路８とを備え、各出力の論理和を取る構成としたものである。従って、磁石の磁気極性に関係なく、磁石が近接位置にあるか否かを検知できる。
【０００４】
図５の磁気センサ回路の、ホール素子を貫く磁束と出力信号の関係は図６に示す様になる。
【特許文献１】特開２００５−２６０６２９号（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし従来の磁気センサ回路では、コンパレータ回路よりも複雑な構成のヒステリシス機能付きコンパレータ回路を２つも使用しているため、回路規模が大きくなり、消費電流の増加やコストアップの要因となっていた。
【０００６】
本発明は、上記のような課題を解決するために考案されたものであり、簡便な回路を用いて、消費電流の増加やコストアップを抑えた磁気センサ回路を実現するものである。
【課題を解決するための手段】
【０００７】
本発明の磁気センサ回路は、ホール素子と、ホール素子を貫く磁束に応じたホール電圧としきい値電圧とを比較するコンパレータ回路と、コンパレータ回路の出力信号から磁気センサ回路の出力論理を決定する出力論理決定回路と、出力論理決定回路の出力するデータ信号によって、しきい値電圧を決定するしきい値電圧制御回路と、しきい値電圧制御回路の出力するデータ信号によって、コンパレータ回路のしきい値電圧を出力するしきい値電圧出力回路と、を備えた磁気センサ回路とした。
【発明の効果】
【０００８】
本発明の磁気センサ回路によれば、複雑な構成のヒステリシス機能付きコンパレータ回路を２つも使用することなく、ただ１つのコンパレータ回路を使用した磁気センサ回路を構成することが可能になり、消費電流の増加やコストアップを抑えた磁気センサ回路を提供することが出来る。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
図１は、本実施形態の磁気センサ回路の回路図である。
【００１１】
本実施形態の磁気センサ回路は、コンパレータ回路１１と、出力論理決定回路１２と、しきい値電圧制御回路１３及びしきい値電圧出力回路１４とを備えている。
【００１２】
入力端子ＩＮには、図示しないホール素子および増幅回路から、ホール素子を貫く磁束に応じたホール電圧が与えられる。便宜上、本実施形態では、ホール素子を貫く順方向（Ｎ極）磁束が大きければ、このホール電圧も大きくなるものとしている。このホール電圧は、ホール素子を貫く磁束がゼロである場合に、所定の値となるように設定されている。すなわちホール電圧を増幅する図示しない増幅回路の出力動作点が、ホール素子を貫く磁束がゼロである場合に所定の値となるように設定されている。便宜上、本実施形態では、所定の値が電源電圧Ｖｄｄの半分の値、すなわちＶｄｄ/２になるように設定されているものとしている。
【００１３】
コンパレータ回路１１は、入力端子ＩＮの電圧としきい値電圧出力回路１４の出力する電圧を比較動作する。出力論理決定回路１２は、コンパレータ回路１１の出力信号とクロック信号ＣＬＫ１、２、３によって、磁気センサ回路の出力信号を磁気センサ回路の出力端子ＯＵＴに出力する。さらに出力論理決定回路１２は、しきい値電圧出力回路１４のしきい値電圧を決定するための元となるデータ信号を出力する。しきい値電圧制御回路１３は、出力論理決定回路１２の出力するデータ信号とクロック信号ＣＬＫ４によって、しきい値電圧出力回路１４が出力するしきい値電圧を決定する制御信号を出力する。しきい値電圧出力回路１４は、しきい値電圧制御回路１３の制御信号とクロック信号ＣＬＫ１、２によって、コンパレータ回路１１に適当なしきい値電圧を出力する。
【００１４】
図３は、クロック信号ＣＬＫ１、２、３、４のタイミングを示す波形図である。クロック信号ＣＬＫ１、２、３、４は、順次、互いに他と重なりのないパルスが繰り返されるものとしている。クロック信号ＣＬＫ１がＨである期間を第１の期間、クロック信号ＣＬＫ２がＨである期間を第２の期間、クロック信号ＣＬＫ３がＨである期間を第３の期間、クロック信号ＣＬＫ４がＨである期間を第４の期間とする。
【００１５】
第１の期間において、しきい値電圧出力回路１４は、Ｖｄｄ/２よりも高い、順方向（Ｎ極）磁束に対する第１のしきい値電圧を出力し、出力論理決定回路１２は、コンパレータ回路１１の出力論理をラッチ動作する。
【００１６】
第２の期間において、しきい値電圧出力回路１４は、Ｖｄｄ/２よりも低い、逆方向（Ｓ極）磁束に対する第２のしきい値電圧を出力し、出力論理決定回路１２は、コンパレータ回路１１の出力論理をラッチ動作する。
【００１７】
第３の期間において、出力論理決定回路１２は、第１の期間にラッチ動作したコンパレータ回路１１の出力論理と、第２の期間にラッチ動作したコンパレータ回路１１の出力論理から、磁気センサ回路としての出力論理を決定し、これを磁気センサ回路の出力端子ＯＵＴに出力する。例えば、順方向（Ｎ極）または逆方向（Ｓ極）の磁束が強ければＨを、弱い場合にはＬを出力する。
【００１８】
第４の期間において、しきい値電圧制御回路１３は、出力論理決定回路１２の出力するデータ信号から、次の第１の期間における第１のしきい値電圧と、次の第２の期間における第２のしきい値電圧とを決定する制御信号をしきい値電圧出力回路１４に出力する。
【００１９】
出力論理決定回路１２と、しきい値電圧制御回路１３と、しきい値電圧出力回路１４は、例えば図２に示す回路により実現される。
【００２０】
出力論理決定回路１２は、第１の期間にコンパレータ回路１１の出力論理をラッチ動作する記憶回路２１、第２の期間にコンパレータ回路１１の出力論理をラッチ動作する記憶回路２２、インバータ回路２３、第１の期間にラッチ動作されたコンパレータ回路１１の出力論理と、第２の期間にラッチ動作されたコンパレータ回路１１の出力論理から、磁束磁気センサ回路としての出力論理を決定するインバータ回路２３とオア回路２４、オア回路２４の出力をラッチ動作し磁気センサ回路としての出力論理を決定する記憶回路２５によって構成されている。
【００２１】
しきい値電圧制御回路１３は、出力論理決定回路１２の出力するデータ信号から、次の第１の期間における第１のしきい値電圧と、次の第２の期間における第２のしきい値電圧を決定するためのデータ信号を生成する論理回路３１、前記データ信号をラッチ動作する記憶回路３２、記憶回路３３、記憶回路３４、記憶回路３５によって構成されている。
【００２２】
しきい値電圧出力回路１４は、しきい値電圧制御回路１３の出力する制御信号によってオン／オフ制御（例えば、制御信号がＨのときにオン）されるスイッチ４２、４３、４５、および４６と、クロック信号ＣＬＫ１によってオン／オフ制御されるスイッチ４１と、クロック信号ＣＬＫ２によってオン／オフ制御されるスイッチ４４と、これらのスイッチによって選択される、Ｖthnoなる電圧値の電圧源４７、Ｖthnrなる電圧値の電圧源４８、Ｖthsoなる電圧値の電圧源４９、Ｖthsrなる電圧値の電圧源５０、によって構成されている。
【００２３】
上述したような磁気センサ回路は、以下のように動作してホール素子を貫く磁束を検出して検出信号を出力する機能を有する。
【００２４】
強い順方向（Ｎ極）磁束がホール素子を貫くときは、Ｖｄｄ/２よりも非常に高い電圧が端子ＩＮに入力される。コンパレータ回路１１は、第１の期間と第２の期間ともＨレベルを出力する。記憶回路２１は、第１の期間にＨレベルをラッチ動作して出力する。記憶回路２２は、第２の期間にＨレベルをラッチ動作して出力する。オア回路２４の出力はＨレベルになるので、記憶回路２５は第３の期間にＨレベルをラッチ動作して出力する。すなわち、強い順方向（Ｎ極）磁束がホール素子を貫く場合には、磁気センサ回路はＨレベルを出力する。
【００２５】
強い逆方向（Ｓ極）磁束がホール素子を貫くときは、Ｖｄｄ/２よりも非常に低い電圧が端子ＩＮに入力される。コンパレータ回路１１は、第１の期間と第２の期間ともＬレベルを出力する。記憶回路２１は、第１の期間にＬレベルをラッチ動作して出力する。記憶回路２２は、第２の期間にＬレベルをラッチ動作して出力する。オア回路２４の出力はＨレベルになるので、記憶回路２５は第３の期間にＨレベルをラッチ動作して出力する。すなわち、強い逆方向（Ｓ極）磁束がホール素子を貫く場合には、磁気センサ回路はＨレベルを出力する。
【００２６】
ホール素子を貫く磁束が弱く、ゼロ（またはゼロに近い）ときは、Ｖｄｄ/２（またはＶｄｄ/２に近い）電圧が端子ＩＮに入力される。コンパレータ回路１１は、第１の期間にＬレベルを出力し、第２の期間にＨレベルを出力する。記憶回路２１は、第１の期間にＬレベルをラッチ動作して出力する。記憶回路２２は、第２の期間にＨレベルをラッチ動作して出力する。オア回路２４の出力はＬレベルになるので、記憶回路２５は第３の期間にＬレベルをラッチ動作して出力する。すなわち、ホール素子を貫く磁束がゼロの場合には、磁気センサ回路はＬレベルを出力する。
【００２７】
次に、磁気センサ回路が、図６に示すようなヒステリシス特性を有するために必要な条件について説明する。必要な条件とは、下記（１）〜（３）の３条件である。
【００２８】
（１）  強い順方向（Ｎ極）磁束がホール素子１を貫き、磁気センサ回路の出力端子ＯＵＴにＨレベルが出力されているときには、次の第１の期間及び次の第２の期間において、しきい値電圧出力回路１４がコンパレータ回路１１に対して出力するしきい値電圧は、それぞれ順方向（Ｎ極）磁束ＢrpN、及び逆方向（Ｓ極）磁束ＢopSの大きさに対応するしきい値電圧、すなわち、Ｖthnr、及びＶthsoであること。
【００２９】
（２）  強い順方向（Ｓ極）磁束がホール素子１を貫き、磁気センサ回路の出力端子ＯＵＴにＨレベルが出力されているときには、次の第１の期間及び次の第２の期間において、しきい値電圧出力回路１４がコンパレータ回路１１に対して出力するしきい値電圧は、それぞれ順方向（Ｎ極）磁束ＢopN、及び逆方向（Ｓ極）磁束ＢrpSの大きさに対応するしきい値電圧、すなわち、Ｖthno、及びＶthsrであること。
【００３０】
（３）  弱い磁束がホール素子１を貫き、磁気センサ回路の出力端子ＯＵＴにＬレベルが出力されているときには、次の第１の期間及び次の第２の期間において、しきい値電圧出力回路１４がコンパレータ回路１１に対して出力するしきい値電圧は、それぞれ順方向（Ｎ極）磁束ＢopN、及び逆方向（Ｓ極）磁束ＢopSの大きさに対応するしきい値電圧、すなわち、Ｖthno、及びＶthsoであること。
【００３１】
以上３条件を満たすために、図２の回路において論理回路３１が達成すべき真理値表を図４に示す。論理回路３１は、記憶回路２１の出力信号ｘ１と記憶回路２５の出力信号ｘ２をデータ信号として入力して、図４の真理値表にしたがって、コンパレータ回路１１のしきい値電圧を決定するデータ信号ｙ１、ｙ２、ｙ３、及びｙ４を出力する。
【００３２】
すなわち、しきい値電圧制御回路１３は、出力論理決定回路１２の出力するデータ信号ｘ１、ｘ２を入力して、クロック信号ＣＬＫ４によって、しきい値電圧出力回路１４にデータ信号ｙ１、ｙ２、ｙ３、及びｙ４を出力する。しきい値電圧出力回路１４は、データ信号ｙ１、ｙ２、ｙ３、及びｙ４に従ってスイッチ４２、４３、４４、及び４５を適当にオン／オフ動作して、コンパレータ回路１１のしきい値電圧を決定する。以上のように磁気センサ回路が動作することによって、図６に示すようなヒステリシス特性を有することが可能となる。
【００３３】
ここで、図２の磁気センサ回路の回路図、及び図４の論理回路３１の真理値表は一例であり、本発明の磁気センサ回路はこの回路及び真理値表に限定されるものではない。例えば、記憶回路２１、２２、２５、３２、３３、３４、及び３５は、スイッチと容量によって構成される一般的なサンプルホールド回路で代用してもよい。また例えば、出力論理決定回路１２が出力するデータ信号を、図２で示すデータ信号とは異なるデータ信号を適用した場合においては、その場合に対応した真理値表を論理回路３１に対して設定し、これに従えばよい。
また、本実施形態では、コンパレータ回路１１は、第１の期間において順方向（Ｎ極）磁束、第２の期間において、逆方向（Ｓ極）磁束に対する比較動作をするものとしているが、この逆の動作、すなわち、第１の期間において逆方向（Ｓ極）磁束、第２の期間において順方向（Ｎ極）磁束に対する比較動作をさせたい場合には、出力論理決定回路１２などの構成を適当に与えれば、本実施形態同様の効果が得られることは明白である。
また、本実施形態では、入力端子ＩＮ与えられるこのホール電圧は、ホール素子を貫く順方向（Ｎ極）磁束が大きいほど大きくなるものとしているが、ホール素子を貫く逆方向（Ｓ極）磁束が大きいほど大きくなるとした場合には、出力論理決定回路１２などの構成を適当に与えれば、本実施形態同様の効果が得られることは明白である。
なお、本実施形態における、各種クロック信号は、磁気センサ回路と同一デバイスにて生成されるものとしてもよいし、磁気センサ回路外部デバイスにて生成されるものとしてもよく、その生成については限定されるものではない。
また、本実施形態における、各種電圧源は、例えば電源電圧を複数の抵抗により分圧することで与えられるものとしてもよく、その他の方法で生成されるものとしてもよく、その生成については限定されるものではない。
【００３４】
上述のように、本発明の磁気センサ回路によれば、複雑な構成のヒステリシス機能付きコンパレータ回路を用いることなく、論理回路とスイッチを用いて磁気センサ回路を実現できる。従って、従来の磁気センサ回路よりも、回路規模を小さくすることが可能となり、さらに消費電流の増大やコストアップという問題を解消することが出来る。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態における磁気センサ回路のブロック図である。
【図２】本発明の実施形態における磁気センサ回路の回路図である。
【図３】本発明の実施形態における磁気センサ回路のクロック信号の説明図である。
【図４】本発明の実施形態における磁気センサ回路のしきい値電圧制御回路における動作説明図である。
【図５】従来の磁気センサ回路のブロック図である。
【図６】磁気センサ回路のホール素子を貫く磁束と出力信号の関係の説明図である。
【符号の説明】
【００３６】
１                                              ホール素子
２、５、６、４７、４８、４９、５０              電圧源
３、４                                          増幅器
７、８                                          ヒステリシス機能付きコンパレータ回路
１１                                            コンパレータ回路
１２                                            出力論理決定回路
１３                                            しきい値電圧制御回路
１４                                            しきい値電圧出力回路
２１、２２、２５、３２、３３、３４、３５        記憶回路
２３                                            インバータ回路
２４、９                                        オア回路
３１                                            論理回路
４１、４２、４３、４４、４５、４６              スイッチ
【図１】
0004965387.tif 000002
【図２】
0004965387.tif 000003
【図３】
0004965387.tif 000004
【図４】
0004965387.tif 000005
【図５】
0004965387.tif 000006
【図６】
0004965387.tif 000007