(57)【特許請求の範囲】
【請求項１】
ソースを第１の電源電圧を供給する第１の電源線に接続し、ドレインを第１のノードに接続し、ゲートを入力信号が与えられる信号入力端子に接続した第１のＰチャネル電界効果トランジスタと、
ソースを前記第１のノードに接続し、ドレインを第２のノードに接続し、ゲートを前記信号入力端子に接続した第２のＰチャネル電界効果トランジスタと、
ドレインを前記第２のノードに接続し、ソースを前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記信号入力端子に接続したＮチャネル電界効果トランジスタと、
入力端子を前記第２のノードに接続し、出力端子を信号出力端子に接続したインバータと、
ソースを前記第２の電源線に接続し、ドレインを前記第１のノードに接続し、ゲートを前記第２のノードに接続した第３のＰチャネル電界効果トランジスタと、
第１の入力端子を前記信号入力端子に接続し、第２の入力端子を前記インバータの出力端子に接続し、前記入力信号に対する回路しきい値電圧を、前記第１のＰチャネル電界効果トランジスタと前記第２のＰチャネル電界効果トランジスタと前記Ｎチャネル電界効果トランジスタとからなる入力部のみにより決まる回路しきい値電圧よりも前記第２の電源電圧側に設定されたノア回路と、
ソースを前記第２の電源線に接続し、ドレインを前記第１のノードに接続し、ゲートを前記ノア回路の出力端子に接続した第４のＰチャネル電界効果トランジスタと
を有することを特徴とするシュミット回路。
【請求項２】
ソースを第１の電源電圧を供給する第１の電源線に接続し、ドレインを第１のノードに接続し、ゲートを入力信号が与えられる信号入力端子に接続したＰチャネル電界効果トランジスタと、
ドレインを前記第１のノードに接続し、ソースを第２のノードに接続し、ゲートを前記信号入力端子に接続した第１のＮチャネル電界効果トランジスタと、
ドレインを前記第２のノードに接続し、ソースを前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記信号入力端子に接続した第２のＮチャネル電界効果トランジスタと、
入力端子を前記第１のノードに接続し、出力端子を信号出力端子に接続したインバータと、
ドレインを前記第１の電源線に接続し、ソースを前記第２のノードに接続し、ゲートを前記第１のノードに接続した第３のＮチャネル電界効果トランジスタと、
第１の入力端子を前記信号入力端子に接続し、第２の入力端子を前記インバータの出力端子に接続し、前記入力信号に対する回路しきい値電圧を、前記Ｐチャネル電界効果トランジスタと前記第１のＮチャネル電界効果トランジスタと前記第２のＮチャネル電界効果トランジスタとからなる入力部のみにより決まる回路しきい値電圧よりも前記第１の電源電圧側に設定されたナンド回路と、
ドレインを前記第１の電源線に接続し、ソースを前記第２のノードに接続し、ゲートを前記ナンド回路の出力端子に接続した第４のＮチャネル電界効果トランジスタと
を有することを特徴とするシュミット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置において入力回路等として用いられるシュミット回路に関する。
【背景技術】
【０００２】
図６は従来のシュミット回路の一例を示す回路図である。図６中、１は入力信号ＥＡが与えられる信号入力端子、２は出力信号Ｘが出力される信号出力端子、３は正の電源電圧ＶＤＤを供給するＶＤＤ電源線、４は接地電圧又は負電圧である電源電圧ＶＳＳを供給するＶＳＳ電源線である。５は入力部であり、６、７はＰチャネル電界効果トランジスタの一種であるＰＭＯＳトランジスタ、８、９はＮチャネル電界効果トランジスタの一種であるＮＭＯＳトランジスタである。１０は出力部であり、１１はインバータである。
【０００３】
１２は第１のヒステリシス設定部である。第１のヒステリシス設定部１２は、入力信号ＥＡの立ち下がり時に入力信号ＥＡをＬレベル（論理０）と見なす電圧、即ち、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬを設定するためのものであり、１３はＰＭＯＳトランジスタである。
【０００４】
１４は第２のヒステリシス設定部である。第２のヒステリシス設定部１４は、入力信号ＥＡの立ち上がり時に入力信号ＥＡをＨレベル（論理１）と見なす電圧、即ち、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨを設定するためのものであり、１５はＮＭＯＳトランジスタである。
【０００５】
なお、ＰＭＯＳトランジスタ６、７、１３のバルク（バックゲート）には電源電圧ＶＤＤが与えられ、ＮＭＯＳトランジスタ８、９、１５のバルクには電源電圧ＶＳＳが与えられる。
【０００６】
図７は図６に示す従来のシュミット回路のヒステリシス特性を示す図であり、縦軸に入力信号ＥＡの電圧、横軸に時間を取っており、ＶthＣは第１のヒステリシス設定部１２及び第２のヒステリシス設定部１４を設けない場合の回路しきい値電圧、即ち、入力部５のみにより決まる回路しきい値電圧である。
【０００７】
ここで、例えば、入力信号ＥＡがＬレベル（ＶＳＳ）の時は、ＰＭＯＳトランジスタ６、７はＯＮ（導通）状態、ＮＭＯＳトランジスタ８、９はＯＦＦ（非導通）状態、ノード１６はＨレベル（ＶＤＤ）、ＰＭＯＳトランジスタ１３はＯＦＦ状態、ＮＭＯＳトランジスタ１５はＯＮ状態、ノード１７はＨレベル（ＶＤＤ）の状態にある。
【０００８】
この状態から、入力信号ＥＡが立ち上がりを開始し、ＶＳＳからＶＤＤに向かって徐々に変化すると、ＰＭＯＳトランジスタ６、７はＯＮ状態からＯＦＦ情報へ徐々に変化し、ＮＭＯＳトランジスタ８、９はＯＦＦ状態からＯＮ状態へ徐々に変化する。この時、ＮＭＯＳトランジスタ１５がＯＮ状態にあるので、ＶＤＤ電源線３からＮＭＯＳトランジスタ１５とＮＭＯＳトランジスタ９とを介してＶＳＳ電源線４への電流パスが発生し、ノード１７の電圧がＶＤＤからＶＳＳ側へ徐々に変化する。
【０００９】
この時、ＮＭＯＳトランジスタ８のバルク・ソース間電圧Ｖｂｓは負の状態にあるが、ＮＭＯＳトランジスタ８のバルク・ソース間電圧Ｖｂｓが負の状態にあると、基板バイアス効果により、ＮＭＯＳトランジスタ８の見かけ上の素子しきい値電圧Ｖth８が大きくなり、この結果、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨは、入力部５のみにより決まる回路しきい値電圧ＶthＣよりもＶＤＤ側にシフトすることになる。
【００１０】
そして、入力信号ＥＡが入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨに到達すると、ノード１６はＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化し、出力信号ＸはＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化する。
【００１１】
また、入力信号ＥＡがＨレベル（ＶＤＤ）の時は、ＰＭＯＳトランジスタ６、７はＯＦＦ状態、ＮＭＯＳトランジスタ８、９はＯＮ状態、ノード１６はＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタ１３はＯＮ状態、ノード１８はＬレベル（ＶＳＳ）、ＮＭＯＳトランジスタ１５はＯＦＦ状態にある。
【００１２】
この状態から、入力信号ＥＡが立ち下がりを開始し、ＶＤＤからＶＳＳに向かって徐々に変化すると、ＰＭＯＳトランジスタ６、７はＯＦＦ状態からＯＮ状態へ徐々に変化し、ＮＭＯＳトランジスタ８、９はＯＮ状態からＯＦＦ状態へ徐々に変化する。この時、ＰＭＯＳトランジスタ１３がＯＮ状態にあるので、ＶＤＤ電源線３からＰＭＯＳトランジスタ６とＰＭＯＳトランジスタ１３とを介してＶＳＳ電源線４への電流パスが発生し、ノード１８の電圧がＶＳＳからＶＤＤ側へ徐々に変化する。
【００１３】
この時、ＰＭＯＳトランジスタ７のバルク・ソース間電圧Ｖｂｓは正の状態にあるが、ＰＭＯＳトランジスタ７のバルク・ソース間電圧Ｖｂｓが正であると、基板バイアス効果により、ＰＭＯＳトランジスタ７の見かけ上の素子しきい値電圧｜Ｖth７｜が大きくなり、この結果、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬは、入力部５のみにより決まる回路しきい値電圧ＶthＣよりＶＳＳ側へシフトする。
【００１４】
以上の様に、図６に示す従来のシュミット回路においては、第２のヒステリシス設定部１４により、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨを入力部５のみにより決まる回路しきい値電圧ＶthＣよりＶＤＤ側にシフトさせることができ、また、第１のヒステリシス設定部１２により、入力信号の立ち下がり時の回路しきい値電圧ＶＩＬを入力部５のみにより決まる回路しきい値電圧ＶthＣよりＶＳＳ側にシフトさせることができる。
【特許文献１】特開平８−６５１４２号公報
【特許文献２】特開２００５−３０３８５９号公報
【特許文献３】特開２００３−３３３１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
近年、高速データ転送の多様化に伴い、異なる電源電圧で使用するＬＳＩチップ間を接続したり、動作モードの検知や動作確認等に信号電圧範囲を使用するという事がある。この様な場合、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様は、ＶＤＤ／２近傍でなく、ＶＳＳ側又はＶＤＤ側に極端に偏る事となる。しかし、この様な仕様を図６に示す従来のシュミット回路で実現することは困難である。
【００１６】
例えば、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＳＳ側に極端に偏っている場合、このＤＣ仕様を図６に示す従来のシュミット回路で実現するには、設計上、まず、ＮＭＯＳトランジスタ８、９に対してＰＭＯＳトランジスタ６、７のチャネル・コンダクタンスｇｍを大きくとる事で、入力部５のみにより決まる回路しきい値電圧ＶthＣをＶＳＳ側にシフトし、次に、所望のヒステリシス幅ＶＨとなる様にＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１５を設定する必要がある。
【００１７】
しかしながら、ＮＭＯＳトランジスタ８、９のチャネル・コンダクタンスｇｍを最小として、ＰＭＯＳトランジスタ６、７のチャネル・コンダクタンスｇｍを大きくしていくと、入力部５のみにより決まる回路しきい値電圧ＶthＣのシフト量は飽和してしまい、調整幅に限界が生じてしまう。この問題は、ＰＴＶ（プロセス、温度、電圧）条件のばらつきを考慮するとさらに厳しいものとなる。
【００１８】
したがって、図６に示す従来のシュミット回路の構成では、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＳＳ側に極端に偏っている場合には、これを満足させる事が出来ず、ＰＴＶ条件等のばらつきによっては、論理誤動作という問題を生じてしまうという問題点があった。入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤ側に極端に偏っている場合も同様である。
【００１９】
本発明は、かかる点に鑑み、入力信号の立ち上がり時の回路しきい値電圧及び立ち下がり時の回路しきい値電圧のＤＣ仕様が第１の電源電圧と第２の電源電圧との中心電圧近傍から第２の電源電圧側又は第１の電源電圧側に極端に偏っている場合であっても、入力信号の立ち上がり時の回路しきい値電圧及び立ち下がり時の回路しきい値電圧のＤＣ仕様を満足させることができ、歩留りの向上を図ることができるようにしたシュミット回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本出願で開示する第１のシュミット回路は、入力信号が与えられる信号入力端子と、入力部と、出力部と、第１のヒステリシス設定部と、第２のヒステリシス設定部と、出力信号が出力される信号出力端子を有している。
【００２１】
前記入力部は、ソースを第１の電源電圧を供給する第１の電源線に接続し、ドレインを第１のノードに接続し、ゲートを前記信号入力端子に接続した第１のＰチャネル電界効果トランジスタと、ソースを前記第１のノードに接続し、ドレインを第２のノードに接続し、ゲートを前記信号入力端子に接続した第２のＰチャネル電界効果トランジスタと、ドレインを前記第２のノードに接続し、ソースを前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記信号入力端子に接続したＮチャネル電界効果トランジスタとを有している。
【００２２】
前記出力部は、入力端子を前記第２のノードに接続し、出力端子を前記信号出力端子に接続したインバータを有している。前記第１のヒステリシス設定部は、ソースを前記第２の電源線に接続し、ドレインを前記第１のノードに接続し、ゲートを前記第２のノードに接続した第３のＰチャネル電界効果トランジスタを有している。
【００２３】
前記第２のヒステリシス設定部は、第１の入力端子を前記信号入力端子に接続し、第２の入力端子を前記インバータの出力端子に接続し、前記入力信号に対する回路しきい値電圧を、前記入力部のみにより決まる回路しきい値電圧よりも前記第２の電源電圧側に設定されたＮＯＲ回路と、ソースを前記第２の電源線に接続し、ドレインを前記第１のノードに接続し、ゲートを前記ＮＯＲ回路の出力端子に接続した第４のＰチャネル電界効果トランジスタとを有している。
【００２４】
本出願で開示する第２のシュミット回路は、入力信号が与えられる信号入力端子と、入力部と、出力部と、第１のヒステリシス設定部と、第２のヒステリシス設定部と、出力信号が出力される信号出力端子を有している。
【００２５】
前記入力部は、ソースを第１の電源電圧を供給する第１の電源線に接続し、ドレインを第１のノードに接続し、ゲートを前記信号入力端子に接続したＰチャネル電界効果トランジスタと、ドレインを前記第１のノードに接続し、ソースを第２のノードに接続し、ゲートを前記信号入力端子に接続した第１のＮチャネル電界効果トランジスタと、ドレインを前記第２のノードに接続し、ソースを前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記信号入力端子に接続した第２のＮチャネル電界効果トランジスタとを有している。
【００２６】
前記出力部は、入力端子を前記第１のノードに接続し、出力端子を前記信号出力端子に接続したインバータを有している。前記第１のヒステリシス設定部は、ドレインを前記第１の電源線に接続し、ソースを前記第２のノードに接続し、ゲートを前記第１のノードに接続した第３のＮチャネル電界効果トランジスタを有している。
【００２７】
前記第２のヒステリシス設定部は、第１の入力端子を前記信号入力端子に接続し、第２の入力端子を前記インバータの出力端子に接続し、前記入力信号に対する回路しきい値電圧を、前記入力部のみにより決まる回路しきい値電圧よりも前記第１の電源電圧側に設定されたＮＡＮＤ回路と、ドレインを前記第１の電源線に接続し、ソースを前記第２のノードに接続し、ゲートを前記ＮＡＮＤ回路の出力端子に接続した第４のＮチャネル電界効果トランジスタとを有している。
【発明の効果】
【００２８】
開示した第１のシュミット回路によれば、第２のヒステリシス設定部によって、入力信号の立ち上がり時の回路しきい値電圧を、入力部のみにより決まる回路しきい値電圧より低い第２の電源電圧側にシフトさせることができる。また、第１のヒステリシス設定部及び第２のヒステリシス設定部によって、入力信号の立ち下がり時の回路しきい値電圧を、入力部のみにより決まる回路しきい値電圧より低い第２の電源電圧側、かつ、入力信号の立ち上がり時の回路しきい値電圧よりも低い電圧にシフトさせることができる。
【００２９】
したがって、開示した第１のシュミット回路によれば、入力信号の立ち上がり時の回路しきい値電圧及び立ち下がり時の回路しきい値電圧のＤＣ仕様が第１の電源電圧と第２の電源電圧との中心電圧近傍から第２の電源電圧側に極端に偏っている場合であっても、このＤＣ仕様を満足させることができ、歩留りの向上を図ることができる。
【００３０】
開示した第２のシュミット回路によれば、第１のヒステリシス設定部及び第２のヒステリシス設定部によって、入力信号の立ち上がり時の回路しきい値電圧を、入力部のみにより決まる回路しきい値電圧より高い第１の電源電圧側にシフトさせることができる。また、第２のヒステリシス設定部により、入力信号の立ち下がり時の回路しきい値電圧を、入力部のみにより決まる回路しきい値電圧より第１の電源電圧側、かつ、入力信号の立ち上がり時の回路しきい値電圧よりも低い電圧にシフトさせることができる。
【００３１】
したがって、開示した第２のシュミット回路によれば、入力信号の立ち上がり時の回路しきい値電圧及び立ち下がり時の回路しきい値電圧のＤＣ仕様が第１の電源電圧と第２の電源電圧との中心電圧近傍から第１の電源電圧側に極端に偏っている場合であっても、このＤＣ仕様を満足させることができ、歩留りの向上を図ることができる。
【発明を実施するための最良の形態】
【００３２】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＳＳ側に極端に偏っている場合に対応することができるようにしたものである。
【００３３】
図１中、２１は入力信号ＥＡが与えられる信号入力端子、２２は出力信号Ｘが出力される信号出力端子、２３は正の電源電圧ＶＤＤを供給するＶＤＤ電源線、２４は接地電圧又は負電圧である電源電圧ＶＳＳを供給するＶＳＳ電源線である。
【００３４】
２５は入力部であり、２６、２７はＰＭＯＳトランジスタ、２８はＮＭＯＳトランジスタである。２９は出力部であり、３０はインバータである。３１は第１のヒステリシス設定部であり、３２はＰＭＯＳトランジスタである。３３は第２のヒステリシス設定部であり、３４はＮＯＲ回路、３５はＰＭＯＳトランジスタである。
【００３５】
ＰＭＯＳトランジスタ２６は、ソースをＶＤＤ電源線２３に接続し、ドレインをノード３６に接続し、ゲートを信号入力端子２１に接続している。ＰＭＯＳトランジスタ２７は、ソースをノード３６に接続し、ドレインをノード３７に接続し、ゲートを信号入力端子２１に接続している。ＮＭＯＳトランジスタ２８は、ドレインをノード３７に接続し、ソースをＶＳＳ電源線２４に接続し、ゲートを信号入力端子２１に接続している。
【００３６】
インバータ３０は、入力端子をノード３７に接続し、出力端子を信号出力端子２２に接続している。ＰＭＯＳトランジスタ３２は、ソースをＶＳＳ電源線２４に接続し、ドレインをノード３６に接続し、ゲートをノード３７に接続している。ＮＯＲ回路３４は、第１の入力端子を信号入力端子２１に接続し、第２の入力端子をインバータ３０の出力端子に接続している。ＰＭＯＳトランジスタ３５は、ソースをＶＳＳ電源線２４に接続し、ドレインをノード３６に接続し、ゲートをＮＯＲ回路３４の出力端子に接続している。
【００３７】
なお、ＮＯＲ回路３４の入力信号ＥＡに対する回路しきい値電圧は、第１のヒステリシス設定部３１及び第２のヒステリシス設定部３３を設けない場合の入力部２５の回路しきい値電圧、即ち、入力部２５のみにより決まる回路しきい値電圧ＶthＣよりもＶＳＳ側に設定される。また、ＰＭＯＳトランジスタ２６、２７、３２、３５のバルクには電源電圧ＶＤＤが与えられ、ＮＭＯＳトランジスタ２８のバルクには電源電圧ＶＳＳが与えられる。
【００３８】
図２は本発明の第１実施形態のヒステリシス特性を示す図であり、縦軸に入力信号ＥＡの電圧、横軸に時間を示している。ここで、入力信号ＥＡがＬレベル（ＶＳＳ）の時は、ＰＭＯＳトランジスタ２６、２７はＯＮ状態、ＮＭＯＳトランジスタ２８はＯＦＦ状態、ノード３７はＨレベル（ＶＤＤ）、ＰＭＯＳトランジスタ３２はＯＦＦ状態、インバータ３０の出力（出力信号Ｘ）はＬレベル（ＶＳＳ）、ＮＯＲ回路３４の出力はＨレベル（ＶＤＤ）、ＰＭＯＳトランジスタ３５はＯＦＦ状態にある。
【００３９】
この状態から、入力信号ＥＡが立ち上がりを開始し、ＶＳＳからＶＤＤに向かって徐々に変化すると、ＰＭＯＳトランジスタ２６、２７はＯＮ状態からＯＦＦ状態へ徐々に変化し、ＮＭＯＳトランジスタ２８はＯＦＦ状態からＯＮ状態へ徐々に変化する。
【００４０】
本発明の第１実施形態では、ＮＯＲ回路３４の入力信号ＥＡに対する回路しきい値電圧は、入力部２５のみにより決まる回路しきい値電圧ＶthＣよりもＶＳＳ側に設定されるので、入力信号ＥＡの上昇により、ノード３７よりも先にＮＯＲ回路３４の出力がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化し、ＰＭＯＳトランジスタ３５がＯＦＦ状態からＯＮ状態となる。
【００４１】
この結果、ＶＤＤ電源線２３からＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３５とを介してＶＳＳ電源線２４への電流パスが発生し、ノード３６の電圧は、ＶＤＤとＶＳＳの差電圧をＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３５とで按分した電圧となる。
【００４２】
この時、ＰＭＯＳトランジスタ２７のバルク・ソース間電圧Ｖｂｓは正であるが、ＰＭＯＳトランジスタ２７のバルク・ソース間電圧Ｖｂｓが正であると、基板バイアス効果により、ＰＭＯＳトランジスタ２７の見かけ上の素子しきい値電圧｜Ｖth２７｜が大きくなり、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨは、入力部２５のみにより決まる回路しきい値電圧ＶthＣよりもＶＳＳ側へシフトすることになる。
【００４３】
そして、入力信号ＥＡが入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨまで到達すると、ノード３７はＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）へ変化し、出力信号ＸはＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化する。この様に、本発明の第１実施形態においては、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨは、第２のヒステリシス設定部３３により、入力部２５のみにより決まる回路しきい値電圧ＶthＣよりＶＳＳ側にシフトする。
【００４４】
また、入力信号ＥＡがＨレベル（ＶＤＤ）の時は、ＰＭＯＳトランジスタ２６、２７はＯＦＦ状態、ＮＭＯＳトランジスタ２８はＯＮ状態、ノード３７はＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタ３２はＯＮ状態、インバータ３０の出力（出力信号Ｘ）はＨレベル（ＶＤＤ）、ＮＯＲ回路３４の出力はＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタ３５はＯＮ状態にある。
【００４５】
この状態から、入力信号ＥＡが立ち下がりを開始し、ＶＤＤからＶＳＳに向かって徐々に変化すると、ＰＭＯＳトランジスタ２６、２７はＯＦＦ状態からＯＮ状態へ徐々に変化し、ＮＭＯＳトランジスタ２８はＯＮ状態からＯＦＦ状態へ徐々に変化する。この結果、ＶＤＤ電源線２３からＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３２とを介してＶＳＳ電源線２４への電流パスと、ＶＤＤ電源線２３からＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３５とを介してＶＳＳ電源線２４への電流パスが発生する。
【００４６】
したがって、ノード３６の電圧は、ＶＤＤとＶＳＳとの差電圧をＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３２、３５とで按分した電圧（＜ＶＤＤとＶＳＳの差電圧をＰＭＯＳトランジスタ２６とＰＭＯＳトランジスタ３５とで按分した電圧）となり、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬは、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側へシフトすることになる。
【００４７】
そして、入力信号ＥＡが入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬまで到達すると、ノード３７はＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）へ変化し、出力信号ＸはＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化する。この様に、本発明の第１実施形態においては、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬは、第１のヒステリス設定部３１及び第２のヒステリシス設定部３３により、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側へシフトする。
【００４８】
図３は本発明の第１実施形態の動作波形を示す図であり、回路シミュレーション波形を示している。図３中、（Ａ）は入力信号ＥＡ（Ｂ）はノード３７のレベル変化、（Ｃ）は出力信号Ｘ、（Ｄ）はＮＯＲ回路３４の出力信号、（Ｅ）はノード３６のレベル変化、（Ｆ）は入力部２５に流れる電源電流Ｉｄｄの変化を示している。
【００４９】
以上のように、本発明の第１実施形態によれば、第２のヒステリシス設定部３３により、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨを、入力部２５のみにより決まる回路しきい値電圧ＶthＣよりＶＳＳ側にシフトさせることができる。また、第１のヒステリス設定部３１及び第２のヒステリシス設定部３３により、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬを、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側へシフトさせることができる。
【００５０】
したがって、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤとＶＳＳとの中心電圧近傍からＶＳＳ側に極端に偏っている場合であっても、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様を満足させることができ、歩留りの向上を図ることができる。
【００５１】
（第２実施形態）
図４は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤ側に極端に偏っている場合に対応することができるようにしたものである。
【００５２】
図４中、４１は入力信号ＥＡが与えられる信号入力端子、４２は出力信号Ｘが出力される信号出力端子、４３は正の電源電圧ＶＤＤを供給するＶＤＤ電源線、４４は接地電圧又は負電圧である電源電圧ＶＳＳを供給するＶＳＳ電源線である。
【００５３】
４５は入力部であり、４６はＰＭＯＳトランジスタ、４７、４８はＮＭＯＳトランジスタである。４９は出力部であり、５０はインバータである。５１は第１のヒステリシス設定部であり、５２はＮＭＯＳトランジスタである。５３は第２のヒステリシス設定部であり、５４はＮＡＮＤ回路、５５はＮＭＯＳトランジスタである。
【００５４】
ＰＭＯＳトランジスタ４６は、ソースをＶＤＤ電源線４３に接続し、ドレインをノード５６に接続し、ゲートを信号入力端子４１に接続している。ＮＭＯＳトランジスタ４７は、ドレインをノード５６に接続し、ソースをノード５７に接続し、ゲートを信号入力端子４１に接続している。ＮＭＯＳトランジスタ４８は、ドレインをノード５７に接続し、ソースをＶＳＳ電源線４４に接続し、ゲートを信号入力端子４１に接続している。
【００５５】
インバータ５０は、入力端子をノード５６に接続し、出力端子を信号出力端子４２に接続している。ＮＭＯＳトランジスタ５２は、ドレインをＶＤＤ電源線４３に接続し、ソースをノード５７に接続し、ゲートをノード５６に接続している。ＮＡＮＤ回路５４は、第１の入力端子を信号入力端子４１に接続し、第２の入力端子をインバータ５０の出力端子に接続している。ＮＭＯＳトランジスタ５５は、ドレインをＶＤＤ電源線４３に接続し、ソースをノード５７に接続し、ゲートをＮＡＮＤ回路５４の出力端子に接続している。
【００５６】
なお、ＮＡＮＤ回路５４の入力信号ＥＡに対する回路しきい値電圧は、第１のヒステリシス設定部５１及び第２のヒステリシス設定部５３を設けない場合の入力部４５の回路しきい値電圧、即ち、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりもＶＤＤ側に設定される。また、ＰＭＯＳトランジスタ４６のバルクには電源電圧ＶＤＤが与えられ、ＮＭＯＳトランジスタ４７、４８、５２、５５のバルクには電源電圧ＶＳＳが与えられる。
【００５７】
図５は本発明の第２実施形態のヒステリシス特性を示す図であり、縦軸に入力信号ＥＡの電圧、横軸に時間を示している。ここで、入力信号ＥＡがＬレベル（ＶＳＳ）の時は、ＰＭＯＳトランジスタ４６はＯＮ状態、ＮＭＯＳトランジスタ４７、４８はＯＦＦ状態、ノード５６はＨレベル（ＶＤＤ）、ＮＭＯＳトランジスタ５２はＯＮ状態、インバータ５０の出力（出力信号Ｘ）はＬレベル（ＶＳＳ）、ＮＡＮＤ回路５４の出力はＨレベル（ＶＤＤ）、ＮＭＯＳトランジスタ５５はＯＮ状態にある。
【００５８】
この状態から、入力信号ＥＡが立ち上がりを開始し、ＶＳＳからＶＤＤに向かって徐々に変化すると、ＰＭＯＳトランジスタ４６はＯＮ状態からＯＦＦ状態へ徐々に変化し、ＮＭＯＳトランジスタ４７、４８はＯＦＦ状態からＯＮ状態へ徐々に変化する。
【００５９】
本発明の第２実施形態では、ＮＡＮＤ回路５４の入力信号ＥＡに対する回路しきい値電圧は、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりもＶＤＤ側に設定されるので、入力信号ＥＡの上昇により、ノード５７よりも先にＮＡＮＤ回路５４の出力がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化することはない。
【００６０】
この結果、ＶＤＤ電源線４３からＮＭＯＳトランジスタ５２とＮＭＯＳトランジスタ４８とを介してＶＳＳ電源線４４への電流パスと、ＶＤＤ電源線４３からＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ４８とを介してＶＳＳ電源線４４への電流パスとが発生し、ノード５７の電圧は、ＶＤＤとＶＳＳの差電圧をＮＭＯＳトランジスタ５２、５５とＮＭＯＳトランジスタ４８とで按分した電圧となる。
【００６１】
この時、ＮＭＯＳトランジスタ４７のバルク・ソース間電圧Ｖｂｓは負であるが、ＮＭＯＳトランジスタ４７のバルク・ソース間電圧Ｖｂｓが負であると、基板バイアス効果により、ＮＭＯＳトランジスタ４７の見かけ上の素子しきい値電圧Ｖth４７が大きくなり、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨは、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりＶＤＤ側へシフトする。
【００６２】
そして、入力信号ＥＡが入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨまで到達すると、ノード５６のレベルはＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）へ変化し、出力信号ＸはＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化する。この様に、本発明の第２実施形態においては、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨは、第１のヒステリシス設定部５１及び第２のヒステリシス設定部５３により、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりＶＤＤ側にシフトする。
【００６３】
また、入力信号ＥＡがＨレベル（ＶＤＤ）の時は、ＰＭＯＳトランジスタ４６はＯＦＦ状態、ＮＭＯＳトランジスタ４７、４８はＯＮ状態、ノード５６はＬレベル（ＶＳＳ）、ＮＭＯＳトランジスタ５２はＯＦＦ状態、インバータ５０の出力（出力信号Ｘ）はＨレベル（ＶＤＤ）、ＮＡＮＤ回路５４の出力はＬレベル（ＶＳＳ）であり、ＮＭＯＳトランジスタ５５はＯＦＦ状態にある。
【００６４】
この状態から、入力信号ＥＡが立ち下がりを開始し、ＶＤＤからＶＳＳに向かって徐々に変化すると、ＰＭＯＳトランジスタ４６はＯＦＦ状態からＯＮ状態へ徐々に変化し、ＮＭＯＳトランジスタ４７、４８はＯＮ状態からＯＦＦ状態へ徐々に変化する。
【００６５】
本発明の第２実施形態では、ＮＡＮＤ回路５４の入力信号ＥＡに対する回路しきい値電圧は、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりもＶＤＤ側に設定されるので、入力信号ＥＡの下降により、ノード５６よりも先にＮＡＮＤ回路５４の出力がＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化し、ＮＭＯＳトランジスタ５５がＯＦＦ状態からＯＮ状態となる。
【００６６】
この結果、ＶＤＤ電源線４３からＮＭＯＳトランジスタ５５及びＮＭＯＳトランジスタ４８を介してＶＳＳ電源線４４への電流パスが発生し、ノード５７の電圧は、ＶＤＤとＶＳＳとの差電圧をＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ４８とで按分した電圧（＜ＶＤＤとＶＳＳの差電圧をＮＭＯＳトランジスタ５２、５５とＮＭＯＳトランジスタ４８とで按分した電圧）となり、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬは、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側、かつ、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりも高い電圧となる。
【００６７】
そして、入力信号ＥＡが入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬまで到達すると、ノード５６のレベルはＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）へ変化し、出力信号ＸはＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化する。この様に、本発明の第２実施形態においては、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬは、第２のヒステリシス設定部５３により、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側、かつ、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりも高い電圧にシフトさせることができる。
【００６８】
以上のように、本発明の第２実施形態によれば、第１のヒステリシス設定部５１及び第２のヒステリシス設定部５３により、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨを、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりＶＤＤ側にシフトさせることができる。また、第２のヒステリシス設定部５３により、入力信号ＥＡの立ち下がり時の回路しきい値電圧ＶＩＬを、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨよりＶＳＳ側、かつ、入力部４５のみにより決まる回路しきい値電圧ＶthＣよりも高い電圧にシフトさせることができる。
【００６９】
したがって、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤとＶＳＳとの中心電圧近傍からＶＤＤ側に極端に偏っている場合であっても、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様を満足させることができ、歩留りの向上を図ることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態のヒステリシス特性を示す図である。
【図３】本発明の第１実施形態の動作波形を示す図である。
【図４】本発明の第２実施形態を示す回路図である。
【図５】本発明の第２実施形態のヒステリシス特性を示す図である。
【図６】従来のシュミット回路の一例を示す回路図である。
【図７】図６に示す従来のシュミット回路のヒステリシス特性を示す図である。
【符号の説明】
【００７１】
１…信号入力端子
２…信号出力端子
３…ＶＤＤ電源線
４…ＶＳＳ電源線
５…入力部
６、７…ＰＭＯＳトランジスタ
８、９…ＮＭＯＳトランジスタ
１０…出力部
１１…インバータ
１２…第１のヒステリシス設定部
１３…ＰＭＯＳトランジスタ
１４…第２のヒステリシス設定部
１５…ＮＭＯＳトランジスタ
１６〜１８…ノード
２１…信号入力端子
２２…信号出力端子
２３…ＶＤＤ電源線
２４…ＶＳＳ電源線
２５…入力部
２６、２７…ＰＭＯＳトランジスタ
２８…ＮＭＯＳトランジスタ
２９…出力部
３０…インバータ
３１…第１のヒステリシス設定部
３２…ＰＭＯＳトランジスタ
３３…第２のヒステリシス設定部
３４…ＮＯＲ回路
３５…ＰＭＯＳトランジスタ
３６、３７…ノード
４１…信号入力端子
４２…信号出力端子
４３…ＶＤＤ電源線
４４…ＶＳＳ電源線
４５…入力部
４６…ＰＭＯＳトランジスタ
４７、４８…ＮＭＯＳトランジスタ
４９…出力部
５０…インバータ
５１…第１のヒステリシス設定部
５２…ＮＭＯＳトランジスタ
５３…第２のヒステリシス設定部
５４…ＮＡＮＤ回路
５５…ＮＭＯＳトランジスタ
５６、５７…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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