(57)【特許請求の範囲】
【請求項１】
ドライエッチングにより表出したＧａＮ系材料層の表面にＡｌ，Ｔｉ，Ｔａ，Ｐｔ，Ｗ，Ｎｉ，Ａｇの群から選ばれる少なくとも１種の金属もしくはそれらの合金またはそれら金属とＳｉとの合金を所定のパターンで付着せしめ、温度３００℃以上の熱処理を施して、前記ドライエッチングによる加工損傷を受けた箇所に前記金属または合金の拡散層を形成し、ついで、湿式処理を施して前記拡散層を除去したのち、前記拡散層を除去することで表出したＧａＮ系材料層の表面に、目的とする電極を形成することを特徴とするＧａＮ系材料層への電極形成方法。
【請求項２】
前記ＧａＮ系材料層が電界効果トランジスタの活性層であり、前記電極がゲート電極である請求項１のＧａＮ系材料層への電極形成方法。
【請求項３】
ドライエッチングにより表出したＧａＮ系材料層の表面にＡｌ，Ｔｉ，Ｔａ，Ｐｔ，Ｗ，Ｎｉ，Ａｇの群から選ばれる少なくとも１種の金属もしくはそれらの合金またはそれら金属とＳｉとの合金を所定のパターンで付着せしめ、温度３００℃以上の熱処理を施して、前記ドライエッチングによる加工損傷を受けた箇所に前記金属または合金の拡散層を形成し、ついで、湿式処理を施して前記拡散層を除去したのち、前記拡散層を除去することで表出したＧａＮ系材料層の表面に、目的とする電極を形成することを特徴とするＧａＮ系半導体素子の製造方法。
【請求項４】
前記ＧａＮ系材料層が電界効果トランジスタの活性層であり、前記電極がゲート電極である請求項３のＧａＮ系半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＧａＮ系材料層への電極形成方法に関し、更に詳しくは、例えばＧａＮ系材料で電界効果トランジスタ（ＦＥＴ）を製造するときのゲート電極形成時に適用すると、ゲートリーク電流の少ないＧａＮ系ＦＥＴを得ることができるＧａＮ系材料層への電極形成方法に関する。
【０００２】
【従来の技術】
耐熱性が優れ、また高電界印加時にも絶対破壊を起こすことなく動作するということから、ＧａＮ系材料を用いたＦＥＴの開発が進められている。
このＧａＮ系ＦＥＴの製造方法の１例を以下に説明する。
まず、例えばサファイア基板のような半絶縁性基板の上に、ＭＯＣＶＤ法やＧＳＭＢＥ法などを適用して所望厚みのＧａＮバッファ層が形成される。ついで、このバッファ層の上に、アンドープＧａＮ層（絶縁層）と、例えばＳｉドープのｎ−ＧａＮ層（活性層）を順次成膜して成る層構造を形成する。
【０００３】
そして、この層構造の上には、次のようにしてゲート電極、ソース電極、ドレイン電極がそれぞれ形成される。
まず、上記層構造の表面に例えばプラズマＣＶＤ法でＳｉＯ2膜を保護膜として形成する。そして、この保護膜にフォトリソグラフィー技術とエッチング技術を適用して、層構造の表面のうち、ゲート電極を形成すべき箇所の表面を表出させる。その後、その表出表面にゲート電極用の電極材料を例えば蒸着してゲート電極を形成する。
【０００４】
ついで、残余の保護膜を除去したのち、再び全面に保護膜を形成し、そこにファオトリソグラフィー技術とエッチング技術を適用して、層構造の表面のうち、ソース電極とドレイン電極を形成すべき箇所の表面を表出させる。そして、それらの表出箇所にソース電極用、ドレイン電極用の電極材料をそれぞれ例えば蒸着してソース電極とドレイン電極を形成する。
【０００５】
ところで、ＧａＮ系材料は酸やアルカリに難溶性の材料である。なお、熱リン酸は溶解するが、その溶解面は凹凸のある粗面になる。
このようなことから、上記した一連の工程におけるエッチング工程は、ウェットエッチングではなく、例えばＡｒ，ＣＨ4，Ｃｌ2，Ｈ2などを用いたプラズマエッチングのようなドライエッチングが一般に適用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＧａＮ層の表面に例えばプラズマエッチングを行ったのち、そこにゲート電極を形成すると、得られたＦＥＴを作動したときに、大きなゲートリーク電流を生じて、良好なピンチオフ状態を実現できないという問題が発生する。
【０００７】
この現象は、ＧａＮ層のエッチング表面近傍がある深さに亘って生成したプラズマによって損傷を受け、そのため、当該表面近傍が半導体としては不完全になっていることに基因するものと考えられる。したがって、ゲートリーク電流の発生を防止して設計目標のＧａＮ系ＦＥＴを製造するためには、プラズマエッチングに伴う上記した損傷を防止した状態でゲート電極を形成することが必要になる。
【０００８】
本発明は、エッチング時における上記した問題を解決し、例えばゲート電極を形成したときに、ゲートリーク電流の発生が従来に比べて大幅に抑制されるようになるＧａＮ系材料層への電極形成方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明者は、上記した問題がエッチング加工時にエッチング表面近傍で起こるＧａＮ系材料の損傷（加工損傷）に基づいて発生することに着目した。そして、電極形成に先立ち、その加工損傷箇所を除去することにより半導体として良質な表面、すなわち加工損傷を受けていない材料面を表出せしめ、そこに電極を形成すれば上記リーク電流の発生は抑制できるとの着想を抱き、その着想の下で様々な検討を加えた結果、後述の処理は有効であるとの事実を見い出し、本発明のＧａＮ系材料層への電極形成方法を開発するに至った。
【００１０】
すなわち、本発明のＧａＮ系材料層への電極形成方法は、ドライエッチングにより表出したＧａＮ系材料層の表面にＡｌ，Ｔｉ，Ｔａ，Ｐｔ，Ｗ，Ｎｉ，Ａｇの群から選ばれる少なくとも１種の金属もしくはそれらの合金またはそれら金属とＳｉとの合金を所定のパターンで付着せしめ、温度３００℃以上の熱処理を施して、前記ドライエッチングによる加工損傷を受けた箇所に前記金属または合金の拡散層を形成し、ついで、湿式処理を施して前記拡散層を除去したのち、前記拡散層を除去することで表出したＧａＮ系材料層の表面に、目的とする電極を形成することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明方法を適用することによりＧａＮ系ＦＥＴを製造する場合を例にして本発明方法を詳細に説明する。
まず、図１で示したように、サファイア基板（半絶縁性基板）１の上に、エピタキシャル成長法で、ＧａＮバッファ層２、アンドープＧａＮ層３，およびｎ−ＧａＮ層４を順次成膜して出発素材ａ1を製造する。
【００１２】
ここで、ｎ−ＧａＮ層４が活性層であって、その表面にＦＥＴを駆動するためのゲート電極、ソース電極、ドレイン電極などの動作電極が形成される。
本発明では、上記した活性層４の場合のように、その表面に動作電極が形成される層のことを指してＧａＮ系材料層という。
その場合、図１では活性層４としてｎ−ＧａＮ層を示したが、製造目的のデバイスとの関係で、例えば、ＩｎＧａＮ，ＩｎＧａＡｌＮ，ＡｌＧａＮ，ＧａＮＰ，ＧａＮＡｓ，ＩｎＧａＮＡｓＰ，ＡｌＧａＮＩｎＮＡｓＰなどの材料を用いることができ、それらの材料を本発明では一括してＧａＮ系材料という。
【００１３】
ついで、図２で示したように、活性層４の表面にＳｉＯ2のような保護膜５Ａを形成したのち、フォトリソグラフィー技術とドライエッチング技術で、形成すべきゲート電極のパターンと同じパターンの開口部を形成して活性層４の表面４Ａを表出せしめ、その表面に金属または合金６を例えば真空蒸着法で付着せしめて出発素材ａ2を製造する。
【００１４】
この過程で、活性層４の表面４Ａは、ある深さに亘り、ドライエッチングによって加工損傷を受けている。そして、その加工損傷した表面が金属または合金６で覆われた状態になっている。
金属または合金６に用いる金属としては、Ａｌ，Ｔｉ，Ｔａ，Ｐｔ，Ｎｉ，Ｗ，Ａｇのいずれか１種をあげることができ、また合金としては、前記金属の２種以上から成る合金、例えばＡｌ−Ｔｉ，Ａｌ−Ｓｉ，Ｔｉ−Ｓｉ，Ｔａ−Ｓｉ，Ｐｔ−Ｓｉ，Ｎｉ−Ｗ，Ｗ−Ｓｉ，Ａｇ−Ｓｉ，Ａｌ−Ｐｔ，Ａｌ−Ｔａ，Ａｌ−Ｎｉ，Ａｌ−Ａｇをあげることができる。
【００１５】
ついで、図２で示した素材ａ2に熱処理が施される。
この熱処理により、金属または合金６が活性層４の加工損傷を受けている箇所に熱拡散していき、図３で示したように、ある深さに亘った拡散層４Ｂを形成し、素材ａ3が製造される。
このときの熱処理は温度３００℃以上で行われる。雰囲気は、空気、Ｎ2ガス、酸素ガス、水素ガス、または不活性ガスのいずれであってもよい。温度が３００℃より低い場合は、金属または合金６の熱拡散が進まないので上記拡散層４Ｂは形成されなくなる。また、熱処理温度を高くしすぎると、素材を構成しているＧａＮ系材料の熱劣化が進んでしまうので、その上限は、用いるＧａＮ系材料の種類によっても異なるが、概ね、６００℃である。
【００１６】
なお、熱処理温度が低温域にある場合は、上記した拡散層４Ｂを形成するためには、長い処理時間が必要となるため、熱処理温度は４００〜６００℃であることが好ましい。そのときの熱処理時間は１時間程度であればよい。
ついで、図３で示した素材を王水または塩酸に浸漬して湿式処理が行われる。
この湿式処理により、図３で示した素材ａ3の表面から金属または合金６と拡散層４Ｂの両者が溶解除去される。そして、続いて表面の保護膜５（ＳｉＯ2膜）５を例えばフッ酸で溶解除去する。
【００１７】
その結果、図４で示したように、活性層４の表面には、前記した拡散層４Ｂの厚みに対応する段差を有する凹部４Ｃを有する素材ａ4が製造される。
形成された凹部４Ｃから表出している表面は、ドライエッチング時に損傷を受けた箇所と金属または合金との相互熱拡散によって形成された拡散層４Ｂが溶解除去された結果として表出した表面、すなわち加工損傷を受けていない表面になっている。
【００１８】
ついで、図４で示した素材の表面の全体に例えばＳｉＯ2から成る保護膜５Ｂを形成し、更にその上にフォトレジスト層を形成し、そこにゲート電極、ソース電極、およびドレイン電極用の開口をフッ酸を用いて形成したのち、それぞれの開口に、電極材料を蒸着する。
その結果、図５で示したようなＦＥＴａが得られる。
【００１９】
このＦＥＴａの場合、ゲート電極Ｇは既に加工損傷箇所を除去した活性層４の表面に形成されているので、ゲートリーク電流の発生が抑制されている。
なお、上記した説明は、ゲート電極Ｇ、ソース電極Ｓ、およびドレイン電極Ｄのいずれもが活性層４の上に形成される場合であるが、活性層４の上にコンタクト層を設け、活性層４にゲート電極Ｇを、コンタクト層に、ソース電極Ｓとドレイン電極Ｄを形成するリセス構造の場合は次のようになる。
【００２０】
まず、図６で示したように、図１の素材ａ1における活性層４の上にコンタクト層７が形成されている素材ｂ1が製造される。
そして、素材ｂ1のコンタクト層７の上に保護膜を形成したのちゲートリセスエッチングを行って、図７で示したように、コンタクト層７に、活性層４の表面に至る開口が形成されている素材ｂ2を製造する。
【００２１】
ついで、素材ｂ2の全面に保護膜５Ａを形成し、そこに、ゲート電極を形成すべき箇所に開口部を設けたのち金属または合金６を蒸着して、図８で示した素材ｂ3を製造する。
そして、素材ｂ3に前記した熱処理を行って活性層４に拡散層を形成したのち、前記した湿式処理を行い、更に保護膜を除去して図９で示した素材ｂ4を製造する。
【００２２】
この素材ｂ4の場合、図４で示した素材ａ4の場合と同じように、活性層４にはエッチングによる加工損傷箇所が除去された凹部４Ｃが形成されている。
ついで、この素材ｂ4に対し、保護膜５Ｂの形成、フォトレジストによるパターニング、各開口部の形成を順次行い、それぞれの開口部にゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを形成した図１０で示したリセス構造のＦＥＴｂが得られる。
【００２３】
【実施例】
実施例１
ＦＥＴａを次のようにして製造した。
まず、サファイア基板１の上に、ＧＳＭＢＥ法により、窒素（３×１０-6Torr），Ｇａ（５×１０-7Torr），Ｓｉ（５×１０-9Torr）を用い、温度６４０℃でｎ-−ＧａＮから成る厚み５０nmのバッファ層２、Ｇａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）を用い、温度８５０℃で厚み１０００nmのアンドープＧａＮ層３、Ｇａ（１×１０-7Torr）とアンモニア（５×１０-5Torr）とＳｉ（５×１０-9Torr）を用い、温度８５０℃でｎ−ＧａＮから成る厚み２００nmの活性層４を順次成膜した（図１）。
【００２４】
上記活性層４におけるホール濃度は５×１０18cm-3になっている。
ついで、活性層４の表面全体にプラズマＣＶＤ法でＳｉＯ2から成る保護膜５Ａを形成し、そこにフォトリソグラフィー技術でパターニングを行い、フッ酸を用いてゲート電極を形成すべき箇所に開口部を設け、更に、全体にＰｔを蒸着したのちリフトオフを行い、ゲート電極を形成すべき箇所の活性層４の表面にのみＰｔを付着させた（図２）。
【００２５】
ついで、温度４００℃の大気雰囲気中で１時間の熱処理を行ったのち、室温下で王水に３０分間浸漬した。Ｐｔは全て溶解した。
王水から取り出し、表面の保護膜を除去した。活性層４の表面には、段差が１００〜２００Å程度の凹部４Ｃが形成されていた（図４）。
ついで、全面に再びＳｉＯ2から成る保護膜５Ｂを形成し、そこにフォトリソグラフィー技術でパターニングを行い、フッ酸を用いて、ゲート電極を形成すべき箇所（ゲート部）、ソース電極を形成すべき箇所（ソース部）、ドレイン電極を形成すべき箇所（ドレイン部）にそれぞれ開口部を設け、ゲート部にはＰｔ／Ａｕを蒸着し、ソース部とドレイン部にはＡｌ／Ｔｉ／Ａｕを蒸着してゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを形成した（図５）。
【００２６】
このＦＥＴは、ゲート部とソース部間の耐圧が４００Ｖ以上であり、またゲートリーク電流は１０nAより小さい値になっていた。
【００２７】
【発明の効果】
以上の説明で明らかなように、本発明のＧａＮ系ＦＥＴは、そのゲートリーク電流が非常に小さい値になっている。これは、本発明方法では、ＦＥＴ構造を形成する際のＧａＮ系材料層のエッチング加工時に、ゲート電極が形成される活性層の表面近傍における加工損傷を、その損傷箇所への金属または合金の熱拡散を利用することによって除去したのち、そこにゲート電極を形成しているからである。
【００２８】
したがって、本発明方法は、それを適用することにより、ゲートリーク電流が抑制されたＧａＮ系ＦＥＴを製造することができ、その工業的価値は大である。
【図面の簡単な説明】
【図１】本発明方法で製造されるＦＥＴａの出発素材ａ1を示す層構造の断面図である。
【図２】活性層の加工損傷箇所に金属または合金を付着させた状態の素材ａ2を示す断面図である。
【図３】素材ａ2に熱処理を施した素材ａ3を示す断面図である。
【図４】拡散層除去後の素材ａ4を示す断面図である。
【図５】本発明方法で製造されたＦＥＴａを示す断面図である。
【図６】本発明方法で製造される別のＦＥＴｂの出発素材ｂ1を示す層構造の断面図である。
【図７】コンタクト層にゲートリセスエッチングを行ったのちの素材ｂ2を示す断面図である。
【図８】活性層の加工損傷箇所に金属または合金を付着させた状態の素材ｂ3を示す断面図である。
【図９】拡散層除去後の素材ｂ4を示す断面図である。
【図１０】本発明方法で製造されたＦＥＴｂを示す断面図である。
【符号の説明】
１          半絶縁性基板（サファイア基板）
２          ｎ-−ＧａＮバッファ層
３          アンドープＧａＮ層
４          ｎ−ＧａＮ層（活性層）
４Ａ        活性層の表面
４Ｂ        拡散層
４Ｃ        凹部
５Ａ，５Ｂ  保護膜
６          金属または合金
７          コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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