(57)【特許請求の範囲】
【請求項１】
交流電源から供給された交流電圧を直流電圧に変換する整流手段と、この整流手段の出力電圧を降圧する降圧手段と、前記整流手段の出力電圧からサージ電圧を検出する電圧検出手段と、この電圧検出手段がサージ電圧を検出したとき前記降圧手段の出力電圧を昇圧させる昇圧手段と、前記降圧手段の出力側に設けられ、前記降圧手段の出力電圧が所定値に達したときサージ電流を吸収する電流吸収手段とを備え、
前記降圧手段は、前記整流手段の正側出力端子にドレインが接続された電界効果トランジスタと、この電界効果トランジスタのドレインとゲートとの間に接続された第１の抵抗と、前記電界効果トランジスタのゲートと前記整流手段の負側出力端子との間に接続された第１のツェナーダイオードとからなり、
前記電圧検出手段は、前記電界効果トランジスタのドレインとゲートとの間に接続された第２のツェナーダイオードであり、
前記昇圧手段は、前記電界効果トランジスタのゲートと前記整流手段の負側出力端子との間に前記第１のツェナーダイオードと直列に接続された第２の抵抗であり、
前記電流吸収手段は第３のツェナーダイオードであることを特徴とする電源回路。
【請求項２】
交流電源から供給された交流電圧を直流電圧に変換する整流手段と、この整流手段の出力電圧を降圧する降圧手段と、前記整流手段の出力電圧からサージ電圧を検出する電圧検出手段と、この電圧検出手段がサージ電圧を検出したとき前記降圧手段の出力電圧を昇圧させる昇圧手段と、前記降圧手段の出力側に設けられ、前記降圧手段の出力電圧が所定値に達したときサージ電流を吸収する電流吸収手段とを備え、
前記降圧手段は、前記整流手段の正側出力端子にドレインが接続された電界効果トランジスタと、この電界効果トランジスタのドレインとゲートとの間に接続された第１の抵抗と、前記電界効果トランジスタのゲートと前記整流手段の負側出力端子との間に接続された第１のツェナーダイオードとからなり、
前記電圧検出手段は、前記整流手段の正側出力端子と負側出力端子間に前記正側出力端子側から順に直列に接続された第４のツェナーダイオードと第３の抵抗と第４の抵抗とからなり、
前記昇圧手段は、前記整流手段の負側出力端子と前記第１のツェナーダイオード間に設けられた第２の抵抗と前記第４のツェナーダイオードが導通していないとき前記第３の抵抗と前記第４の抵抗の接続点の電圧に応じて前記第２の抵抗を短絡するスイッチ回路とからなり、
前記電流吸収手段は第３のツェナーダイオードであることを特徴とする電源回路。
【請求項３】
前記整流手段の入力側に電流制限手段を備えたことを特徴とする請求項１または請求項２に記載の電源回路。
【請求項４】
電路の漏電電流を検出する零相変流器と、前記零相変流器で検出した信号に基づいて漏電を判別する漏電検出回路と、前記漏電検出回路の出力により前記電路に設けられた開閉接点を開放する引き外し装置と、前記電路から前記漏電検出回路と前記引き外し装置へ電力を供給する請求項１ないし請求項３のいずれか１項に記載の電源回路とを備えた漏電遮断器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、交流電路に接続された漏電遮断器などに内蔵される電源回路及びこの電源回路を用いた漏電遮断器に関するものである。
【背景技術】
【０００２】
この種の漏電遮断器に内蔵された電源回路は、交流電路から供給された交流電圧（例えばＡＣ１００Ｖ）を整流手段により直流電圧に変換した後、整流された直流電圧を降圧手段により、より低電圧の直流電圧（例えばＤＣ２４Ｖ）に変換して、漏電検出回路や引き外し装置に駆動電源として供給するものである。
このような電源回路では、交流電路に落雷やアーク接地等によりサージ電圧が誘起された場合、このサージ電圧から漏電検出回路や引き外し装置を保護する必要がある。
その保護手段としては、電源回路の整流手段の前段にサージアブソーバを設けたものが知られている。（例えば、特許文献１参照）
また、電源回路の整流手段の直後に保護用ツェナーダイオードを設けたものも知られている。（例えば、特許文献２参照）
【０００３】
【特許文献１】特開２００５−１３７０９５号公報（図５）
【特許文献２】特開昭６４−２３７２２号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように整流手段の前段もしくは直後に設けたサージアブソーバや保護用ツェナーダイオードなどのサージ吸収素子には、交流電路の電圧がそのまま印加されるので、サージ電圧によるサージ吸収素子の損失電力が大きくなる。そのため、最大許容損失が大きくて外形の大きなサージ吸収素子を使用する必要があり、電源回路の小形化、薄形化が困難となるという問題があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、最大許容損失が小さいサージ吸収素子の使用を可能とし、小形化、薄形化を図ることができる電源回路、および漏電遮断器を得ることを目的とするものである。
【課題を解決するための手段】
【０００６】
この発明の電源回路は、交流電源から供給された交流電圧を直流電圧に変換する整流手段と、この整流手段の出力電圧を降圧する、電界効果トランジスタと第１の抵抗と第１のツェナーダイオードとからなる降圧手段と、整流手段の出力電圧からサージ電圧を検出する第２のツェナーダイオードである電圧検出手段と、この電圧検出手段がサージ電圧を検出したとき降圧手段の出力電圧を昇圧させる第２の抵抗である昇圧手段と、降圧手段の出力側に設けられ、降圧手段の出力電圧が所定値に達したときサージ電流を吸収する第３のツェナーダイオードである電流吸収手段とを備えたものである。さらにまた、この発明の電源回路は、交流電源から供給された交流電圧を直流電圧に変換する整流手段と、この整流手段の出力電圧を降圧する、電界効果トランジスタと第１の抵抗と第１のツェナーダイオードとからなる降圧手段と、整流手段の出力電圧からサージ電圧を検出する、第４のツェナーダイオードと第３の抵抗と第４の抵抗とからなる電圧検出手段と、この電圧検出手段がサージ電圧を検出したとき降圧手段の出力電圧を昇圧させる、第２の抵抗とスイッチ回路とからなる昇圧手段と、降圧手段の出力側に設けられ、降圧手段の出力電圧が所定値に達したときサージ電流を吸収する第３のツェナーダイオードである電流吸収手段とを備えたものである。
【発明の効果】
【０００７】
この発明は、整流手段の出力電圧を降圧する降圧手段の出力側にサージ電流を吸収する電流吸収手段を設けたことにより、電流吸収手段として最大許容損失が小さくて外形も小さいサージ吸収素子の使用が可能となり、電源回路の小形化、薄形化を図ることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は本発明の実施の形態１における電源回路を用いた漏電遮断器の構成を示すブロック図である。
図１において、漏電遮断器１００は、交流電路を開閉する開閉接点２と、交流電路１中に挿入された零相変流器３に接続され、その検出信号に基づいて漏電を検出する漏電検出回路６と、この漏電検出回路６の出力信号によりスイッチング手段８を介して付勢される引き外しコイル４ａとこの引き外しコイル４ａの付勢時に開閉接点２を開離駆動する引き外し機構４ｂとを有した引き外し装置４と、漏電検出回路６と引き外し装置４の両方に給電する電源回路５とを有している。
【０００９】
電源回路５は、交流電路１から入力される交流電圧を所定の直流電圧に変換して引外しコイル４ａに励磁電流を供給するとともに、第１の定電圧回路７により電源回路５の出力電圧より低い所定の電圧に変換し漏電検出回路６へ供給する。
【００１０】
以下、電源回路５の詳細について説明する。交流電路１に接続され、電流を制限する電流制限抵抗５１すなわち電流制限手段の後段にはフルダイオードブリッジからなる整流回路５２すなわち整流手段が接続されている。この整流回路５２の出力側には、その出力電圧を降圧する第２の定電圧回路５３すなわち降圧手段が接続され、整流回路５２の出力正側にドレインが接続された電界効果トランジスタ（以下、ＦＥＴと記す）５３ａと、ＦＥＴ５３ａのゲートと整流回路５２の出力負側との間に接続された第１のツェナーダイオード５３ｂと、第１のツェナーダイオード５３ｂにツェナー電流を供給するＦＥＴ５３ａのドレインとゲート間に接続された第１の抵抗５３ｃ（抵抗値は数百ｋ〜数ＭΩ程度）とで構成されている。第２の定電圧回路５３の第１の抵抗５３ｃには、第２のツェナーダイオード５４（ツェナー電圧＞整流回路５２の出力電圧）すなわち電圧検出手段が並列接続されており、この第２のツェナーダイオード５４により整流回路５２の出力電圧からサージ電圧を検出する。ＦＥＴ５３ａのゲートと整流回路５２の出力負側との間には、第１のツェナーダイオード５３ｂと直列に接続された第２の抵抗５５（抵抗値は数十〜数百Ω程度）すなわち昇圧手段が接続されており、この第２の抵抗５５により第２のツェナーダイオード５４がサージ電圧を検出したとき第２の定電圧回路５３の出力電圧を上昇させる。ＦＥＴ５３ａのソースと整流回路５２の出力負側との間には、第３のツェナーダイオード５６すなわち電流吸収手段が接続されており、この第３のツェナーダイオード５６により第２の定電圧回路５３の出力電圧が所定値に達したときサージ電流を吸収する。そして、第３のツェナーダイオード５６の両端すなわち電源回路５の出力端には引き外し装置４と漏電検出回路６が接続されている。
【００１１】
なお、第１のツェナーダイオード５３ｂがＦＥＴ５３ａのゲート側、第２の抵抗５５が整流回路５２の出力負側に設けられているが、ＦＥＴ５３ａのゲート側に第２の抵抗５５を、整流回路５２の出力負側に第１のツェナーダイオード５３ｂを設けてもよい。
【００１２】
また、電流吸収手段としてはツェナーダイオードに限らず、バリスタを用いてもよい。
【００１３】
次に動作について説明する。
通常状態においては、交流電路１からＡＣ１００Ｖ〜４００Ｖ程度の交流電圧が供給されると、電流制限抵抗５１に交流の電流Ｉａが流れ、整流回路５２で直流電圧Ｖｂに変換される。整流回路５２から出力された電流Ｉｂにより、第１の抵抗５３ｃを介して第１のツェナーダイオード５３ｂおよび第２の抵抗５５に電流Ｉｃが流れる。一方、第２のツェナーダイオード５４のツェナー電圧は、整流回路５２の出力電圧Ｖｂよりも高いので、第２のツェナーダイオード５４はオンせず、第２のツェナーダイオード５４を介して第１のツェナーダイオード５３ｂおよび第２の抵抗５５には電流が流れない。
【００１４】
このとき、第１の抵抗５３ｃの抵抗値は数百ｋ〜数ＭΩと大きいのに対し、第２の抵抗５５の抵抗値は数十〜数百Ωと小さいので、第２の抵抗５５に流れる電流Ｉｃが第１の抵抗５３ｃによりほぼ決定され、例えば数十μＡ〜数百μＡと微小となる。このため、第２の抵抗５５の電圧降下はほとんど無視することができる。よって、第２の抵抗５５と第１のツェナーダイオード５３ｂにかかる電圧（ＦＥＴ５３ａのゲート電圧）をＶｃとすると、Ｖｃ≒（第１のツェナーダイオード５３ｂのツェナー電圧）となる。
また、第２の定電圧回路５３の出力電圧Ｖｄは、Ｖｄ＝Ｖｃ−（ＦＥＴ５３ａのＯＮ電圧）となるが、前述のとおり、Ｖｃ≒（第１のツェナーダイオード５３ｂのツェナー電圧）なので、Ｖｄ≒（第１のツェナーダイオード５３ｂのツェナー電圧）−（ＦＥＴ５３ａのＯＮ電圧）となる。
ここで、ＦＥＴ５３ａのオン電圧を３Ｖ程度とし、第１のツェナーダイオード５３ｂのツェナー電圧を２４Ｖ程度とすると、第２の定電圧回路５３の出力電圧Ｖｄは、Ｖｄ≒２４Ｖ−３Ｖ＝２１Ｖ程度となる。
【００１５】
また、第３のツェナーダイオード５６のツェナー電圧を２４Ｖ程度すると、第３のツェナーダイオード５６にかかる電圧Ｖｄは、２１Ｖ程度で第３のツェナーダイオード５６のツェナー電圧を超えない。よって、第３のツェナーダイオード５６はオンせず、電流Ｉｄが流れない。その結果、電源回路５の出力端からは引き外しコイル４ａ及び第１の定電圧回路７にＤＣ２１Ｖ程度が給電され、第１の定電圧回路７は電源回路５の出力電圧を降圧して漏電検出回路６に所定の一定電圧（例えばＤＣ５Ｖ）を給電する。
【００１６】
このような給電状態において、交流電路１に漏電が発生した場合は、零相変流器３の出力に信号が発生し、漏電検出回路６により零相変流器３の出力信号レベルが所定の基準値を超えたことを判別し、漏電トリップ信号をスイッチング手段８に出力する。スイッチング手段８はその出力によりオンとなり電源回路５からスイッチング手段８を介して引外しコイル４ａに励磁電流が流れ、引き外し機構４ｂが動作することにより、開閉接点２が開路する。
【００１７】
次に、交流電路中の交流電圧にサージ電圧が重畳された場合について説明する。
交流電圧に数ｋＶのサージ電圧が重畳されると、第２のツェナーダイオード５４と第１のツェナーダイオード５３ｂの直列回路に印加される印加電圧は、第２のツェナーダイオード５４と第１のツェナーダイオード５３ｂとの合計ツェナー電圧値を超えるので、第２のツェナーダイオード５４もオンとなる。
【００１８】
この時、第２の抵抗５５を流れる電流Ｉｃは通常時の数十μＡ〜数百μＡに比較して数十ｍＡと大きくなり、第２の抵抗５５で電圧降下が発生し、第２の抵抗５５と第１のツェナーダイオード５３ｂにかかる電圧Ｖｃは上昇する。例えば第２の抵抗５５の抵抗値が１００オーム程度で、電流Ｉｃが４０ｍＡ程度とすると、第２の抵抗５５の電圧降下は４Ｖ程度となり、第２の抵抗５５と第１のツェナーダイオード５３ｂにかかる電圧Ｖｃは、Ｖｃ＝２４Ｖ＋４Ｖ＝２８Ｖ程度となる。第２の定電圧回路５３の出力電圧Ｖｄは、通常時の電圧２１Ｖ程度に対して第２の抵抗５５の電圧降下分である４Ｖ程度を加えて、２５Ｖ程度に上昇しようとする。しかし、第３のツェナーダイオード５６のツェナー電圧（２４Ｖ程度）を超えるため、第３のツェナーダイオード５６がオンし、第２の定電圧回路５３の出力電圧Ｖｄは第３のツェナーダイオード５６のツェナー電圧（２４Ｖ程度）に抑制される。
【００１９】
このように、第２の定電圧回路５３の出力電圧Ｖｄは、第３のツェナーダイオード５６のツェナー電圧に抑制されることになり、サージ電圧から漏電検出回路６や引き外し装置４を保護できる。
【００２０】
本実施の形態によれば、第３のツェナーダイオード５６を降圧手段の後段である２４Ｖ程度という低電圧下に設けたので、サージ電圧による第３のツェナーダイオード５６の損失電力が大幅に低減される。
【００２１】
したがって、第３のツェナーダイオード５６として最大許容損失が小さくて外形も小さいツェナーダイオードの使用が可能となり、電源回路の小形化、薄形化を図ることができる。
【００２２】
また、整流回路５２の前段に電流制限抵抗５１を設けているので、サージ電圧が交流電圧に重畳されたときの第３のツェナーダイオード５６に流れるサージ電流も抑制できる。これにより、更に第３のツェナーダイオード５６として最大許容損失が小さくて外形の小さいツェナーダイオードの使用が可能となり、より一層の小形化、薄形化を図ることができる。
【００２３】
また、サージ電流は主として第３のツェナーダイオード５６に流れ、第２のツェナーダイオード５４には小さい電流しか流れないので、第２のツェナーダイオード５４の損失電力は小さくなる。したがって、第２のツェナーダイオード５４として最大許容損失が小さくて外形の小さいツェナーダイオードの使用が可能となり、更に電源回路の小形化、薄形化を図ることができる。
【００２４】
また、サージ電圧が交流電圧に重畳されたとき、整流回路５２の出力電圧Ｖｂが第２のツェナーダイオード５４のツェナー電圧に抑制されることになり、整流回路５２をサージ電圧から保護することができる。
【００２５】
また、降圧手段として動作速度が速い電界効果トランジスタを用いたことにより、急峻なスパイク状のサージ電圧が交流電圧に重畳されてもサージ電流を第３のツェナーダイオード５６で吸収できる。よって、第２の定電圧回路５３の出力電圧Ｖｄは第３のツェナーダイオード５６のツェナー電圧に抑制され、漏電検出回路６や引き外し装置４をサージ電圧から保護することができる。
【００２６】
また、本実施の形態における電源回路を漏電遮断器に用いることによって、機器の小形化、薄形化を図ることができる。
【００２７】
実施の形態２．
図２はこの発明の実施の形態２における電源回路の構成を示す回路図である。
本実施の形態は、実施の形態１における電源回路５の別の実施の形態を示すものであり、上述した実施の形態１と同様な種々の効果を奏するものである。
図２において、第２のツェナーダイオード５４の代わりに電圧検出手段として第４のツェナーダイオード５４’（ツェナー電圧＞整流回路５２の出力電圧）を整流回路５２の出力正側と出力負側の間に第３の抵抗５８と第４の抵抗５９とともに直列に接続している。このとき第４のツェナーダイオード５４’が整流回路５２の出力正側に、第４の抵抗５９が整流回路５２の出力負側に接続されている。
【００２８】
また、第１のツェナーダイオード５３ｂのアノードと第２の抵抗５５との間には、ｎｐｎ型トランジスタ５Ａが、コレクタを第１のツェナーダイオード５３ｂ側に、エミッタを第２の抵抗５５側にして接続されている。ｎｐｎ型トランジスタ５Ａのベースは第３の抵抗５８と第４の抵抗５９の接続点に接続されている。また、第１のツェナーダイオード５３ｂのアノードと整流回路５２の出力負側との間には、ｐｎｐトランジスタ５Ｂが、エミッタを第１のツェナーダイオード５３ｂ側に、コレクタを整流回路５２の出力負側にして接続されている。ｐｎｐトランジスタ５Ｂのベースはｎｐｎ型トランジスタ５Ａのベースと同じく第３の抵抗５８と第４の抵抗５９の接続点に接続されている。
なお、その他の構成と動作については、実施の形態１と同様であるので、以下、説明は省略する。
【００２９】
次に動作について説明する。
通常状態においては、整流回路５２の出力電圧Ｖｂは第４のツェナーダイオード５４’のツェナー電圧を超えないので、第４のツェナーダイオード５４’はオンしない。よって、第３の抵抗５８及び第４の抵抗５９には電流が流れず、ｐｎｐトランジスタ５Ｂとｎｐｎ型トランジスタ５Ａの各ベース電圧は０Ｖとなる。その結果、ｐｎｐトランジスタ５Ｂはオン、ｎｐｎ型トランジスタ５Ａはオフとなるので、第１の抵抗５３ｃとｐｎｐトランジスタ５Ｂを介してツェナー電流が流れ、ＦＥＴ５３ａのゲート電圧Ｖｃは、第１のツェナーダイオード５３ｂのツェナー電圧となる。
【００３０】
また、第２の定電圧回路５３の出力電圧Ｖｄは、Ｖｄ＝Ｖｃ−（ＦＥＴ５３ａのＯＮ電圧）となるが、前述のとおり、Ｖｃ＝（第１のツェナーダイオード５３ｂのツェナー電圧）なので、Ｖｄ＝（第１のツェナーダイオード５３ｂのツェナー電圧）−（ＦＥＴ５３ａのＯＮ電圧）となる。
ここで、ＦＥＴ５３ａのオン電圧を３Ｖ程度とし、第１のツェナーダイオード５３ｂのツェナー電圧を２４Ｖ程度とすると、第２の定電圧回路５３の出力電圧Ｖｄは、Ｖｄ＝２４Ｖ−３Ｖ＝２１Ｖ程度となる。
【００３１】
また、第３のツェナーダイオード５６のツェナー電圧を２４Ｖ程度とすると、第３のツェナーダイオード５６にかかる電圧Ｖｄは、２１Ｖ程度で第３のツェナーダイオード５６のツェナー電圧を超えない。よって、第３のツェナーダイオード５６はオンせず、電流Ｉｄが流れない。その結果、電源回路５の出力端からは引き外しコイル４ａ及び第１の定電圧回路７にＤＣ２１Ｖ程度が給電され、第１の定電圧回路７は電源回路５の出力電圧を降圧して漏電検出回路６に所定の一定電圧（例えばＤＣ５Ｖ）を給電する。
【００３２】
次に、交流電路中の交流電圧にサージ電圧が重畳された場合について説明する。
交流電圧に数ｋＶのサージ電圧が重畳されると、第４のツェナーダイオード５４’に印加される印加電圧は、第４のツェナーダイオード５４’のツェナー電圧を超えるので、第４のツェナーダイオード５４’はオンとなる。すると、第４のツェナーダイオード５４’を介して電流が第３の抵抗５８と第４の抵抗５９に流れ、ｐｎｐトランジスタ５Ｂとｎｐｎ型トランジスタ５Ａの各ベースには電圧が発生する。その結果、ｐｎｐトランジスタ５Ｂはオフ、ｎｐｎ型トランジスタ５Ａはオンとなり、ｎｐｎ型トランジスタ５Ａを介して第２の抵抗５５に電流Ｉｃが流れ電圧降下が発生する。
【００３３】
実施の形態１と同様に、第２の抵抗５５の抵抗値を１００オーム程度とすると、電流Ｉｃが４０ｍＡ程度流れることにより、第２の抵抗５５の電圧降下は４Ｖ程度となり、ＦＥＴ５３ａのゲート電圧Ｖｃは、Ｖｃ＝２４Ｖ＋４Ｖ＝２８Ｖ程度となる。第２の定電圧回路５３の出力電圧Ｖｄは、通常時の電圧２１Ｖ程度に対して第２の抵抗５５の電圧降下分である４Ｖ程度を加えて、２５Ｖ程度に上昇しようとする。しかし、第３のツェナーダイオード５６のツェナー電圧（２４Ｖ程度）を超えるため、ツェナーダイオード５６はオンし、第２の定電圧回路５３の出力電圧Ｖｄは第３のツェナーダイオード５６のツェナー電圧（２４Ｖ程度）に抑制される。
【００３４】
このように、第２の定電圧回路５３の出力電圧Ｖｄは、第３のツェナーダイオード５６のツェナー電圧に抑制されることになり、サージ電圧から漏電検出回路６や引き外し装置４を保護できる。
【００３５】
本実施の形態によれば、第３のツェナーダイオード５６を降圧手段の後段である２４Ｖ程度という低電圧下に設けたので、サージ電圧による第３のツェナーダイオード５６の損失電力が大幅に低減される。
したがって、第３のツェナーダイオード５６として最大許容損失が小さくて外形も小さいツェナーダイオードの使用が可能となり、電源回路の小形化、薄形化を図ることができる。
【００３６】
また、整流回路５２の前段に電流制限抵抗５１を設けているので、サージ電圧が交流電圧に重畳されたときの第３のツェナーダイオード５６に流れるサージ電流も抑制できる。これにより、更に第３のツェナーダイオード５６として最大許容損失が小さくて外形の小さいツェナーダイオードの使用が可能となり、より一層の小形化、薄形化を図ることができる。
【００３７】
また、本実施の形態における電源回路を漏電遮断器に用いることによって、機器の小形化、薄形化を図ることができる。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施の形態１における電源回路を用いた漏電遮断器を示す回路図である。
【図２】この発明の実施の形態２における電源回路を示す回路図である。
【符号の説明】
【００３９】
５  電源回路、５１  電流制限抵抗、５２  整流回路、５３  第２の定電圧回路、
５３ａ  電界効果トランジスタ（ＦＥＴ）、５３ｂ  第１のツェナーダイオード、
５３ｃ  第１の抵抗、
５４  第２のツェナーダイオード、５５  第２の抵抗、
５６  第３のツェナーダイオード、
１００  漏電遮断器。
【図１】
0004983523.tif 000002
【図２】
0004983523.tif 000003