(57)【特許請求の範囲】
【請求項１】
（ａ）ロー及びカラムに配列されたメモリ素子をそれぞれ含む複数のブロックであって、前記メモリ素子はカラムアドレス信号及びローアドレス信号をそれぞれのカラム及びローに与えることにより活性化され、前記ブロックはブロック選択信号により選択的に活性化され、
（ｂ）入力で受けたデコードされたメモリアドレス信号に応答して、少なくとも１つの通常カラム（６２）を作動させる通常カラムドライバ（６６ｂ）と、
（ｃ）入力で受けた冗長カラムアドレス信号に応答して、少なくとも１つの冗長カラム（６４）を選択的に作動させる冗長カラムドライバ（７０）と、
（ｄ）冗長カラムアドレス信号に応答して、選択的に冗長カラムドライバ（７０）を作動させるとともに、プログラムされた欠陥メモリアドレスに関連づけられた通常カラムドライバ（６６ｂ）を作動させなくするスイッチ（７２）と、を備え、通常及び冗長カラムメモリアドレス信号パスの間のタイミングに実質的な違いがない、半導体メモリ装置。
【請求項２】
コアＩ／Ｏ制御信号に応答して選択された冗長カラムをデータバスに結合するパスゲートスイッチを含むことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
さらに、プログラムされた欠陥メモリアドレス及び前記ブロック選択信号に応答して、冗長カラムアドレス信号を供給する冗長カラムデコーダ（６８）を備え、冗長カラムは、前記複数のブロックの任意のひとつにおける欠陥カラムを置き換える、ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
通常カラムドライバ（６６ｂ）及び冗長カラムドライバ（７０）はカラムクロック信号（ＹＳＧ）に応答し、前記スイッチは、冗長カラムデコーダ（６８）からの出力に応答して、カラムクロック信号（ＹＳＧ）を通常カラムドライバ（６６ｂ）または冗長カラムドライバ（７０）のいずれか一方に切り換える、ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
冗長カラムデコーダ（６８）はアドレス比較デコーダである、ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】
冗長カラムデコーダ（６８）は、それぞれカラムアドレスをプログラムされることができる少なくとも２つのアドレス比較回路を含み、冗長カラムデコーダは、ローアドレス信号に応答して、前記少なくとも２つのアドレス比較回路のうちの１つにより供給される欠陥通常カラムを示す信号を選択的に出力する、ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項７】
（ａ）ロー及びカラムに配列されたメモリ素子であって、前記メモリ素子はそれぞれ関連付けられたカラムまたはローにカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能であり、
（ｂ）関連づけられた通常カラム（６２）を作動させる通常カラムドライバ（６６ｂ）であって、その入力で受けたデコードされたメモリアドレス信号に応答して前記通常カラム（６２）を作動させる通常カラムドライバと、
（ｃ）関連づけられた冗長カラム（６４）を作動させる冗長カラムドライバ（７０）であって、その入力で受けたデコードされたメモリアドレス信号に応答して、複数のメモリアレイブロックのいずれかにおいて少なくともひとつの冗長カラムを作動させる冗長カラムドライバと、
（ｄ）データパス制御信号を発生する手段であって、前記複数のメモリアレイブロック内のどの冗長カラムドライバ（７０）も作動されないとき、前記データパス制御信号はブロック選択信号により選択されるメモリブロック内で動作中であり、また前記複数のメモリブロック内で少なくともひとつの冗長カラムデコーダ（６８）が作動されているとき、前記ブロック選択信号にかかわらず、前記データパス制御信号は冗長カラムドライバ（７０）が作動されているメモリアレイブロックで動作中であり、
（ｅ）欠陥通常カラムを示す信号に応答して、選択的に冗長カラムドライバ（７０）を作動させるとともに、前記欠陥カラムに関連づけられた通常カラムドライバ（６６ｂ）を作動させなくする切換手段とを備え、通常及び冗長カラムメモリアドレス信号パスの間のタイミングに実質的な違いがない、半導体メモリ装置。
【請求項８】
複数のブロックを備える半導体メモリ装置において、前記ブロックはブロック選択信号(ＢＳＥＬ)により選択的に活性化され、前記ブロックはそれぞれ
(a)ロー及びカラムに配列されたメモリ素子であって、前記メモリ素子はそれぞれのカラムまたはローにカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能であり、
(b)関連付けられた少なくとも１つの通常カラムを作動させる通常カラムドライバであって、前記通常カラムドライバは、通常クロック作動信号を受けて関連付けられたカラムを作動させるために、通常カラムデコーダによりデコードされたデコードメモリアドレス信号(ＤＥＣ)に応答し、
(c)欠陥通常カラムを示す冗長カラムデコーダからの信号及び冗長クロック作動信号に応答して、それとともに関連付けられた少なくとも１つの冗長カラムを選択的に作動させる冗長カラムドライバと、
(d)前記冗長カラムデコーダからの信号のレベルに応答するスイッチであって、クロック信号を通常カラムドライバのための通常クロック作動信号又は冗長カラムドライバのための冗長クロック作動信号のいずれかに切り換えることによって、冗長カラムドライバ又は通常カラムドライバのいずれか１つを選択的に作動させ、欠陥メモリアドレスに関連付けられた冗長カラムへ及びからのデータを提供するスイッチと、
を備える、半導体メモリ装置。
【請求項９】
(a)ロー及びカラムに配列されたメモリ素子を各自含む複数のブロックであって、前記メモリ素子はそれぞれカラム及びローにカラム及びローアドレス信号を与えることにより活性化され、前記ブロックはブロック選択信号により選択的に活性化され、
(b)その入力で受けたデコードされたメモリアドレス信号に応答して少なくとも１つの通常カラムを作動させる通常カラムドライバと、
(c)その入力で受けた冗長カラムアドレス信号に応答して少なくとも１つの冗長カラムを作動させるために選択可能な冗長カラムドライバと、
(d)前記冗長カラムアドレス信号に応答して前記冗長カラムドライバを選択的に作動させるとともに、前記欠陥通常カラムに関連付けられた通常カラムドライバを作動させなくする切換手段と、
(e)プログラムされた欠陥メモリアドレス及び前記ブロック選択信号に応答して前記冗長カラムアドレス信号を発生させるための冗長カラムデコーダであって、これによって前記冗長カラムは前記ブロックのいずれか１つにおける欠陥カラムに取って代わることができる、冗長カラムデコーダと、
を備える、半導体メモリ装置。
【請求項１０】
(a) ロー及びカラムに配列されたメモリ素子であって、関連付けられたカラム及びローにそれぞれカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能である前記メモリ素子と、
(b) 関連付けられた通常カラムを作動させる通常カラムドライバであって、前記通常カラムドライバはカラムを作動させるためにそれぞれの入力で受けたデコードされたメモリアドレス信号に応答し、
(c)冗長カラムを作動させるためにその入力で受けたデコードされたメモリアドレス信号に応答して、関連付けられた少なくとも１つの冗長カラムを作動させるための冗長カラムドライバと、
(d)欠陥通常カラムを示す信号に応答して、通常カラムドライバを作動させなくし、そして、欠陥通常カラムに関連付けられた冗長カラムドライバを選択的に作動させるとともに、関連付けられた冗長カラムへの及びからのデータを提供する切換手段とを備え、通常及び冗長カラムメモリアドレス信号パスの間のタイミングに実質的に違いがない、半導体メモリ装置。
【請求項１１】
(a)通常カラムデコーダにより選択的に作動される複数の通常カラムと、
(b)冗長カラムデコーダにより選択的に作動される冗長メモリカラムとを備え、前記通常及び冗長カラムデコーダはカラムクロック信号に応答し、
(c)前記冗長カラムデコーダからの出力に応答して通常ドライバ又は冗長ドライバのいずれか一方に前記カラムクロック信号を切り換える局所信号分配回路とを備える、半導体メモリ装置。
【請求項１２】
(a)ロー及びカラムに配列されたメモリ素子であって、前記メモリ素子はそれぞれのカラムまたはローにカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能であり、
(b)関連付けられた通常カラムを作動させる通常カラムドライバであって、前記通常カラムドライバはカラムを作動させるためにそれぞれの入力で受けたデコードされたメモリアドレス信号に応答し、
(c)冗長カラムにアクセスする冗長カラムデコーダであって、前記冗長カラムデコーダは、それぞれにカラムアドレスをプログラムすることができるアドレス比較回路を少なくとも２つ含み、前記冗長カラムデコーダは、ローアドレス信号に応答して前記少なくとも２つのアドレス比較回路のうちの１つにより供給される欠陥通常カラムを示す信号を選択的に出力し、
(d)欠陥通常カラムを示す信号に応答して、それとともに関連付けられた少なくとも１つの冗長カラムを作動させる冗長カラムドライバと、
(e) 欠陥通常カラムを示す信号に応答して、前記冗長カラムドライバを選択的に作動させるとともに、前記欠陥通常カラムに関連付けられた通常カラムドライバを作動させなくする切換手段と、
を備える、半導体メモリ装置。
【請求項１３】
(a)ロー及びカラムに配列されたメモリ素子であって、前記メモリ素子はそれぞれのカラムまたはローにカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能であり、
(b)関連付けられた通常カラムを作動させる通常カラムドライバであって、前記通常カラムドライバはカラムを作動させるためにそれぞれの入力で受けたデコードされたメモリアドレス信号に応答し、
(c)関連付けられた冗長カラムを作動させる冗長カラムドライバであって、その入力で受けたデコードされたメモリアドレス信号に応答して、複数のメモリアレイブロックのいずれかにおいて少なくとも１つの冗長カラムを作動させる冗長カラムドライバと、
(d)データパス制御信号を発生する手段であって、前記複数のメモリアレイブロック内のどの冗長カラムドライバも作動されないとき、前記データパス制御信号はブロック選択信号により選択されるメモリブロック内で動作中であり、また前記複数のメモリブロック内で少なくとも１つの冗長カラムデコーダが作動されているとき、前記ブロック選択信号にかかわらず、前記データパス制御信号は冗長カラムドライバが作動されているメモリアレイブロックで動作中であり、
(e)欠陥通常カラムを示す信号に応答して、冗長カラムドライバを選択的に作動させるとともに、欠陥通常カラムドライバが関連付けられた冗長カラムを作動させなくする切換手段とを備える、半導体メモリ装置。
【発明の詳細な説明】
【０００１】
この発明は半導体メモリに関し、特に欠陥のあるカラムを冗長カラムで置きかえるための柔軟で効率的な回路を備える半導体メモリに関する。
【０００２】
従来の技術
半導体ダイナミックランダムアクセスメモリ（DRAMs）は、典型的にはワードラインとこのワードラインに交差するカラムから形成される。ローラインとカラムの交差部分にそれぞれに近接するキャパシタは電荷を蓄積し、格納されるデータを示す。これらキャパシタは、ローライン上に適当な電圧を受け取って充電したりあるいは放電させるために、アクセストランジスタによりカラムに結合されている。ローライン及びカラムは、ロー（またはＸ）デコーダ及びカラム（またはＹ）デコーダ手段により特定のキャパシタに読み書きできるように選択される。
【０００３】
カラムあるいは関連要素に関連して物理的欠陥が生じることがときどきある。このためRAMは通常は、余分なメモリ要素及びカラム回路の備えである冗長（予備）カラムを含む。余分なメモリ及び欠陥のあるカラムの代わりにこのメモリにアクセスするために必要な冗長デコーダは貴重な半導体チップの領域を使用してメモリの領域の効率を減少させる。
【０００４】
同期型ダイナミックランダムアクセスメモリ（SDRAMs）において、カラム冗長方式を提供するためさまざまな手法が実現されている。これらの中には、アドレス比較手法、アドレス検出器手法、シフト器手法、及びアドレスまたはデータステアリング手法とともにこれらの組み合わせがある。例えば、これらの手法の最初のものにおいて、図１に示されるように再生成されたYアドレス信号（PY1:N)をヒューズを通して送り、冗長カラムエネーブル信号（RCE)を発生させるYアドレスコンパレータを利用している。冗長コンパレータ２に関連づけられたこれらヒューズは固有の容量及び抵抗をもち、Ｙ冗長パスに余分な遅延を加えてしまう。
【０００５】
ふたつめの手法はＹアドレスデコーダ４に関し、ここでのＹアドレス信号（ＡＹ（Ｎ−１）：０）は、図２に示されるようにヒューズを通してプリチャージ接続点に接続するとともにそれぞれが冗長カラムエネーブル信号を発生するＮＭＯＳゲートを制御する。Ｙアドレスがあるヒューズプログラミングパターンに一致するとき、カラム冗長エネーブル信号（ＣＯＬ＿ＲＥＤ＿ＥＮ）が、現在のＹアドレスに対応するカラムが冗長カラムで置きかえられることを示すために高レベルに維持される。この冗長検出回路のために通常のパスと冗長カラムのパスの間のタイミングは通常異なる。このタイミングの違いを調整するための付加的なロジック回路、すなわち冗長パスで遅くなったタイミングを補償するために通常のアドレス信号パスに用いられなければならない遅延回路が必要とされる。
【０００６】
他の手法として知られるシフト置換ＹデコーダはＹデコーダにおいてヒューズを利用するが、その信号パスに接続されていない。一般的に、２つのＹ選択線はヒューズのひとつのグループを分け合っている。カラムを置き換えるために、そのカラムはＹデコーダの内部のヒューズを切断することにより動作しなくなる。欠陥のあるブロックへのＹドライバのアクセスを隣接するドライバへシフトすることにより置換は完了する。このシステムの利点は、ヒューズがカラムアドレスパスに接続されていないため、通常のパスと冗長パスの間でタイミングの違いが存在しないという点である。さらに、ブロック置換が可能である（欠陥が存在するカラムは各ブロックの異なるデコーディングを用いて各ブロックで欠陥を直すことができる）。このシステムの欠点は、２つの隣接するＹ選択線を同時に置き換えなければならず、この手法は他の手法に比べて柔軟性がない点である。さらに、カラムに一方向シフティングを必要とする。
【０００７】
図３において、冗長回路１０は、チェン他からモサイドテクノロジーズインコーポレイテッドに譲渡された合衆国特許出願第０８／９０４，１５３に開示された発明の実施の形態に係るアドレスステアリング手法を用いて実現したものである。この手法によれば、各Ｙデコーダは、ヒューズ回路１４にプログラムされた情報に従ってカラム選択信号を通常または冗長パスのいずれか一方に向けるＮＭＯＳマルチプレクサ１２からなる。マルチプレクサのNMOSトランジスタはこれらを完全にオンするためにはVDDよりも高い電圧を必要とするので、NMOSトランジスタはチップ上で昇圧された電源電圧VPPに接続して用いられ、適切なパスを選択する。冗長選択線RYSEL１６は長く、かなり大きなRC遅延が存在する。この実装例において、２つの冗長カラムドライバが６４の通常カラムによりアクセス可能であるが、冗長ドライバはそのブロック内においてのみ欠陥カラムを置き換えることに用いられるにすぎず、四分の一（quadrant）内のほかのどのブロックの欠陥カラムも置き換えることに用いることができない。この柔軟性の欠如は、６４M  SDRAMの集積度から２５６M  SDRAMの集積度へ移行するときに耐えがたいことが証明されている。さらに、冗長選択線RYSEL１６の長さは２５６M世代のSDRAMにとって遅すぎる設計の原因となる。
【０００８】
したがって、通常のパスと冗長カラムパスの間のタイミングの違いを減らし、ヒューズの数を減らして欠陥カラムを修理する際の柔軟性を増やし、大きなメモリの速度要求に適応することができる冗長手法に対する要求が存在したのである。
【０００９】
発明の要約
この発明は、通常のアドレスパスと冗長カラムのアドレスパスの間のタイミングの違いを最小化するとともに欠陥カラムを直すときに切断が必要とされるヒューズの数を最小化する半導体メモリにおけるカラム冗長方法及び装置を提供するためになされたものである。
【００１０】
この発明によれば、
ａ）通常カラムデコーダにより選択的に動作可能にされる複数の通常メモリカラムと、
ｂ）冗長カラムデコーダにより選択的に動作可能にされる冗長メモリカラムとを備え、前記通常及び冗長カラムデコーダはカラムクロック信号に応答し、
ｃ）前記冗長カラムデコーダからの出力に応答して、通常ドライバまたは対応する冗長ドライバのいずれか一方に前記カラムクロック信号を切り換える局所信号分配回路とを備える半導体メモリ装置が提供される。
【００１１】
好適な実施例の詳細な説明
以下の説明において、図面の同様な要素は類似の数字で参照される。図４を参照すると、この発明の一般的な実施の形態に係るカラム冗長機構を実装するＳＤＲＡＭの部分の配置が符号６０で示されている。さらに具体的には、示されているカラム冗長機構は、メモリチップが４つのバンク（バンク当たり１６×３２ブロック、すなわちローラインの中の１６ブロック、カラムの３２ブロック）に分割される２５６Ｍ（Ｍｂｉｔ）ＳＤＲＡＭ用である。各バンクはローデコーダによりカラム方向に２つの半分のバンクに物理的に分離され、各半分のバンクは１６カラムブロックを備える。各ブロックは６４の通常カラム６２と１つの冗長カラムを備える。図中に示される部分６０は、ＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３及びＢＬＯＣＫ４と番号が付けられたブロックをもち、この配置はひとつの半分のバンクについて４回、バンク全体について８回繰り返される。各ブロックに関連付けられている冗長カラム６４は各ブロックの右手側に示されている。各ブロックはコアＹデコーダドライバ回路（ＹＤＥＣ）６６（通常カラムデコーダドライバ６６）（注：コア回路は、物理的及び機能的にメモリアレイに関連づけられている回路を言う。カラムとＹという用語は相互に交換可能に用いられる）と、冗長Ｙデコーダ（冗長カラムデコーダＲＹ）６８と、冗長カラムドライバ（ＲＹＤＥＣ）７０とを備える。コアＹデコーダドライバ回路（ＹＤＥＣ）６６はチップの全体のＹデコーディングの第２段階である。コアＹデコーダドライバ回路（ＹＤＥＣ）６６はＹプリデコーダ（図示されていない）の出力ＰＹから入力を得て、カラムデコーディングを完遂する。カラムデコーディングの第１段階は、グローバルカラムアドレス信号ＡＣＬ［０：８］（図示されていない）から次のプリデコードされたＹアドレス：ＰＹ０＿１＿２（７：０）、ＰＹ３＿４（３：０）、ＰＹ５＿６（３：０）、ＰＹ７＿８（３：０）を発生するＹプリデコーダにより実行される。これらのアドレスの全ては、コアＹデコーダドライバ回路（ＹＤＥＣ）６６及び冗長Ｙデコーダ（ＲＹ）６８へプリデコードされたアドレス信号を運ぶバスＰＹとして図４に一般的に示されている。全てＳＤＲＡＭの分野においてよく知られた機能である、Ｙアドレスラッチ、バースト制御、インターリーブ制御、シーケンシャルバースト、インターリーブバースト及びＹアドレスプリフェッチ等の論理機能は、全てＹプリデコーダ回路に実装されている。
【００１２】
上述のように、各ブロックはそのブロックの側に位置するひとつの冗長カラム６４と冗長Ｙデコーダ（ＲＹ）６８を備える。冗長Ｙデコーダ（ＲＹ）６８とその対応するＢＬＯＣＫコアＹデコーダは同じブロック選択信号（ＢＳＥＬ）を共用する。結果として、ブロック選択信号ＢＳＥＬを切り換えることにより、ひとつのブロックの冗長カラムはバンク内の任意の隣接する４つのブロックのひとつの欠陥通常カラムを置き換えることに使用できる。さらに詳細は以下で説明される。コアＹデコーダドライバ回路（ＹＤＥＣ）６６及び冗長カラム６４は共通のＹ選択クロック信号ＹＳＧによりクロックされる。４つの関連する冗長Ｙデコーダ（ＲＹ）６８の概略構造、これらのコアＹデコーダ及びコアＩ／Ｏとの関係は図４に示されている。
【００１３】
この発明の実施の形態において、ＹＳＧ信号は局所的に分配される。バンクの中央にあるＹＳＧ信号ドライバはバンク全体にわたってＹＳＧ信号を送る。ＹＳＧ１、ＹＳＧ２、ＹＳＧ３などと示され、図９においてその詳細が示される、局所ＹＳＧ信号分配回路７２は各ブロックに備えられる。局所ＹＳＧ信号分配回路７２のそれぞれは、冗長Ｙデコーダ（ＲＹ）６８からの出力ＲＤＥＣに応答して、コアＹデコーダドライバ回路（ＹＤＥＣ）６６または対応する冗長カラムドライバ７０のいずれか一方にＹＳＧ信号を切り換えてドライブする。ＹＳＧ１、ＹＳＧ２、ＹＳＧ３などの局所ＹＳＧ信号分配回路７２は、図９に示されるようにＢＵＳＬ及び／ＢＵＳＬ信号（負論理を「／」で表す。以下同じ）によりクロックされ、２クロックサイクルの間それに対応する冗長Ｙデコーダ（ＲＹ）６８の出力ＲＤＥＣをラッチする。もしラッチされた論理値が高（high）であるならば、ＹＳＧ信号は冗長カラムドライバ７０へ切り換えられ、冗長カラム６４をドライブする。もしラッチされた論理値が低（low）であるならば、ＹＳＧ信号はコアＹデコーダドライバ回路（ＹＤＥＣ）６６へ切り換えられ、通常カラムをドライブする。
【００１４】
一般的に、隣接する奇数または偶数のブロック内の４つの冗長Ｙデコーダ（ＲＹ１〜ＲＹ４）６８は４つのブロック全てにより共用され、これら４つのブロック内のいかなる欠陥通常カラムを置き換えるためにも使用することができる。冗長Ｙデコーダ（ＲＹ）６８の／ＤＢ＿ＣＴＬ出力は４入力ＡＮＤゲート６８ｂに接続されている。このゲートからの出力／ＲＹ１０Ｆ４は４つの冗長Ｙデコーダ（ＲＹ１〜ＲＹ４）６８に共有される。したがって、冗長Ｙデコーダ（ＲＹ）６８が動作しているとき、その出力信号／ＤＢ＿ＣＴＬは低（low）にセットされ、そして／ＲＹ１０Ｆ４は低（low）にセットされ、冗長Ｙデコーダ（ＲＹ）６８が使用中であることをコアＩ／Ｏ回路（コアデータパス回路）に知らせる。
【００１５】
あるブロック内で通常カラムが選択されているとき、ＢＳＥＬ信号は高（high）になる。対応するコアＩ／Ｏはイネーブルされる必要があり、コアＩ／Ｏ制御信号ＤＢＳＷ＿ＣＴＬは高（high）になる。もし、選択された通常カラムが不良であるなら、それは現在のブロックの内部または外部いずれか一方の冗長Ｙデコーダ（ＲＹ）６８により置き換えられる。たとえＢＳＥＬが高（high）のままであるとしてもこの欠陥の場合、ＤＢＳＷ＿ＣＴＬは高（high）になるかどうかは、欠陥が置換される位置に依存する。ＤＢＳＷ＿ＣＴＬ信号は、選択されたカラムデータをデータバスに結合する、適切なデータバスのＣＭＯＳパスゲート６７を切り換える。／ＲＹ１０Ｆ４及びＢＳＥＬは図６に記述される冗長Ｙデコーダ（ＲＹ）６８へ入力され、出力ＤＢＳＷ＿ＣＴＬを決定するために用いられる。これはコアＩ／Ｏスイッチを制御する。コアＩ／Ｏスイッチの規則は次の表に示される。
【００１６】
【表１】
0004965025.tif 000002
【００１７】
図示されている２５６Ｍ  ＳＤＲＡＭにおいて、全ての制御信号とデータバスの２つのバージョンがある。ひとつはＢ０と記号が付されたものであり、他方はＢ１と記号が付されたものである。Ｂ０信号がアクティブの間、Ｂ１信号はプリチャージしている。Ｂ１信号がアクティブの間、Ｂ０信号はプリチャージしている。このように、より高速な動作のためにプリチャージ時間を隠している。この二重データバスアーキテクチャは、モサイドテクノロジーズに譲渡された合衆国特許第５，４１６，７４３号に記載されており、ここに言及することにより本明細書に組み込まれる。ＢＵＳＬ及び／ＢＵＳＬ信号はＢ０とＢ１信号の間の切換の予定を制御する。
【００１８】
ここで図５（ａ）及び図５（ｂ）を参照すると、コアＹデコーダ６６ａ及びカラムドライバ回路６６ｂの回路図が示されている。組み合わされた回路は図４のブロック６６に概略的に示されている。コアＹデコーダ６６ａは、Ｙプリデコーダ出力ＰＹ０＿１＿２，ＰＹ３＿４，ＰＹ５＿６及びＰＹ７＿８を受ける一組のＮＡＮＤゲート７２及び７４を備える。ＮＡＮＤゲート７２及び７４からの出力はＮＯＲゲート７６で組み合わされ、デコードされた出力信号ＤＥＣを提供する。デコーダ回路６６ａは４入力ＡＮＤゲートと等価である。コアＹデコーダ６６ａからの出力ＤＥＣは、図５（ａ）に示されるようにカラムドライバ回路６６ｂに結合される。
【００１９】
通常または冗長のカラムドライバ回路６６ｂは、信号ＢＵＳＬ及び／ＢＵＳＬとともに出力信号ＤＥＣにより制御される各ＣＭＯＳパスゲート８２及び８４でＹクロックエネーブル信号／ＹＳＧ＿Ｂ０及び／ＹＳＧ＿Ｂ１を受ける。クロックエネーブル信号／ＹＳＧ＿Ｂ０及び／ＹＳＧ＿Ｂ１は適当な時間にそのＣＭＯＳパスゲートを通過してインバータ８６に到達し、このインバータはＢＵＳＬまたは／ＢＵＳＬ信号の状態に応じて信号Ｙ＿Ｂ０またはＹ＿Ｂ１で対応するカラムをドライブする。このように、デコードされた信号ＤＥＣはＣＭＯＳパスゲート８２及び８４を制御する。
【００２０】
図４に示される全体のコアＹデコーダドライバ回路（ＹＤＥＣ）６６は、図５（ａ）及び図５（ｂ）に示される２つの部品で作られてもよい。例えば、Ｙアドレスが９ビットであるならば、５１２の異なるデコーディング出力を備える。偶数ビット及び奇数ビットはそれぞれ４つの偶数ブロック及び４つの奇数ブロックをドライブするように分離されていてもよい。その配列は、半分のバンクのための完全なコア幅デコーダを実現するためにそれ自身を２回繰り返したり、全体のバンクために４回繰り返す。
【００２１】
図６を見ると、図４の冗長Ｙデコーダ（ＲＹ）６８の詳細な図面が示されている。冗長Ｙデコーダ（ＲＹ１、ＲＹ２、・・・ＲＹＮ）６８は、冗長カラムへのアクセスが要求されているかどうかを判定する。これらの冗長Ｙデコーダ（ＲＹ）６８はアドレス比較機構を利用してこの判定を行う。繰り返すが、各メモリブロックはそのブロック側に位置するひとつの冗長カラムを備える。冗長Ｙデコーダ（ＲＹ）６８及びその対応するコアＹデコーダＹＤＥＣは同じブロック選択信号（ＢＳＥＬ）を共有する。図６に示される冗長Ｙデコーダ（ＲＹ）６８は、プリデコードされたアドレスＰＹ０＿１＿２、ＰＹ３＿４，ＰＹ５＿６及びＰＹ７＿８を受ける一組のアドレス比較回路９０を含む。各アドレス比較回路９０は単一のアドレスにプログラムされることができ、したがって冗長Ｙデコーダ（ＲＹ）６８は２つの冗長アドレスにプログラムされることができる。アドレス比較回路９０の詳細は図７を参照して説明される。
【００２２】
通常カラムはブロック内の上側または下側の部分に分離してアドレスされている可能性があるので、ローアドレス信号ＡＸ１２は冗長Ｙデコーダ（ＲＹ）６８へ供給されて上側または下側のカラム部分の選択を行う。ローアドレス信号ＡＸ１２は、アドレス比較回路９２及び９４からのそれぞれの出力を受ける一組のＣＭＯＳパスゲート９６及び９８の制御入力に結合される。従って、ひとつの冗長カラムは、２つの異なるアドレスの通常カラムの下側半分と通常カラムの上側半分を置き換えに用いることができ、またその逆も可能である。／ＲＹ信号はインバータ９９に結合されてＲＤＥＣ信号をドライブする。これは次に図５（ｂ）に示されたカラムドライバ回路６６ｂ及び図４に示された局所ＹＳＧ信号分配回路７２をドライブする。
【００２３】
回路は、またＩＮＩ１及びＩＮＩ０発生回路を含む。一般的にはこの回路はメインのＩＮＩ信号線からドライブされる直列に接続されたインバータ１００の連鎖を備え、ＩＮＩ０及びＩＮＩ１信号は連鎖に沿うタップから取られる。
【００２４】
図７を参照すると、図６のアドレス比較回路９０の詳細が示されている。プリデコーダ（図４）はプリデコードされた出力の４つのグループ：ＰＹ０＿１＿２，ＰＹ３＿４，ＰＹ５＿６及びＰＹ７＿８をもつので、アドレス比較回路はプログラム可能なヒューズ回路１４２の４つのグループを備える。ヒューズ回路の各グループ１４２は、図８に示されるヒューズ状態評価回路１８０に関連付けられた４つのヒューズを含む。ひとつのグループの構成ヒューズ評価回路のそれぞれへの入力は各グループのプリデコードされたカラムアドレス信号、すなわちＰＹ０＿１＿２，ＰＹ３＿４，ＰＹ５＿６またはＰＹ７＿８から得られる。グループ１４２のそれぞれのヒューズからの出力ＰＹ＿ＯＵＴは、それぞれの信号ＰＹ＿ＯＵＴ１、ＰＹ＿ＯＵＴ２、ＰＹ＿ＯＵＴ３及びＰＹ＿ＯＵＴ４を供給するように組み合わされる。これらの信号は、アドレス組み合わせ回路１４６で組み合わされる前に、初期化回路１４４を通過する。アドレス組み合わせ回路１４６は本質的には図６で示される冗長選択信号／ＲＹを出力する４入力ＮＡＮＤゲートである。これらの回路部のそれぞれは以下に詳しく説明される。
【００２５】
アドレス比較回路９０の動作は次のとおりである。欠陥カラムがなく冗長カラムを必要としないとき、いずれのヒューズ回路も切断されず、ＰＹ＿ＯＵＴ線は、回路の初期化回路１４４により全てロジック低（low）に初期化される。これは、全ての非欠陥カラムのヒューズが切断される一方で、欠陥アドレスのヒューズは損なわれていないままにされていた、いくつかの先行技術のアドレス比較の具体例と対照的である。この手法は冗長プログラミングプロセスをかなり複雑にする。初期化回路１４４は一組のＮＯＲゲート１４８及び１５０を備え、これらのそれぞれはその入力部でそれぞれのＰＹ＿ＯＵＴ信号を受けるように接続されている。各ＮＯＲゲート入力は、それぞれＮＭＯＳトランジスタ１５２及び１５４に結合される。これらのトランジスタのゲートはそれぞれのＮＯＲゲート出力に接続されている。従って、ＮＯＲゲート１４８、１５０への全てのロジック低（low）ＰＹ＿ＯＵＴ入力について、フィードバックトランジスタを通るフィードバック接続がさらに入力をロジック低（low）にラッチする間、ＮＯＲゲートの出力はロジック高（high）である。線ＰＹ＿ＯＵＴの同じロジック低（low）信号がＮＡＮＤゲート１５５及び１５６に供給され、そのためこれらの出力にロジック高（high）を生成する。信号ＣＳＴ＿ＢＬＫは、通常は高（high）であるブロック冗長試験信号であり、それによりＮＡＮＤゲート１５７及び１５８をイネーブルする。ＮＡＮＤゲート１５５及び１５６からの出力がロジック高（high）でありかつＣＳＴ＿ＢＬＫ信号がロジック高（high）であると、ＮＡＮＤゲート１５７及び１５８からの両方の出力はロジック低（low）である。これは次にＮＡＮＤゲート１６０のロジック高（high）出力を生成し、冗長性は使用されていない、すなわち／ＲＹはロジック高（high）であることを示す。
【００２６】
もし、欠陥位置が試験中に発見されると、適切なプレデコーダカラムアドレスが、先に記述されたようにヒューズ回路グループのそれぞれにプログラムされる。アドレス比較回路出力は初期化装置に優先する（この処理はさらに詳しく後述される）ので、結果として、プログラミング信号線ＰＹ＿ＯＵＴ１，ＰＹ＿ＯＵＴ２，ＰＹ＿ＯＵＴ３及びＰＹ＿ＯＵＴ４はプリデコードされた信号を受けてすべてロジック高（high）に設定される。その結果、ＮＡＮＤゲート１５５及び１５６に２つのロジック高（high）入力が供給されるので、それぞれのゲートはロジック低（low）出力を提供し、この低（low）出力がＮＡＮＤゲート１５７及び１５８で通常高（high）のＣＳＴ＿ＢＬＫ信号と結合されたとき、ＮＡＮＤゲート１６０に２つのロジック高（high）入力信号を供給し、このゲートからアクティブ低（low）出力信号／ＲＹが供給され、冗長性の使用を示す。この発明の実施の形態において、第一に、欠陥アドレスが検出されないときヒューズは切断される必要はないのに対して、図１の先行技術のアドレス比較手法において全てのヒューズは切断されなければならない点に注意することは重要である。第二に、欠陥アドレスが検出され、欠陥アドレスをプログラムするとき、この発明の実施の形態において、先行技術のアドレス比較機構で１２個のヒューズを切断しなければならないのに対して、この発明の実施の形態において、わずか４つのヒューズが切断されなければならないにすぎない。これらの違いにより、冗長プログラミング機能の相当の簡易化が実現されるのである。
【００２７】
図８を参照すると、図７のヒューズ状態評価回路１８０の詳細な回路図が示されている。上述のように、ヒューズ状態評価回路１８０はそのＰＹ＿ＩＮ端子にプリデコードされたアドレス信号のうちのひとつを受け、この信号は次にＮＭＯＳ及びＰＭＯＳトランジスタの１８３及び１８４それぞれにより形成されるＣＭＯＳパスゲート１８２に接続される。ＣＭＯＳパスゲート１８２の出力は信号ＰＹ＿ＯＵＴである。ＣＭＯＳパスゲート１８２はヒューズ素子１８６により制御される。ＣＭＯＳパスゲート１８２に対する初期状態はＮＡＮＤゲート１８８により設定され、このＮＡＮＤゲートは信号ＩＮＩ０及びＩＮＩ１から受ける入力により決定される初期状態をもつ。ＩＮＩ０及びＩＮＩ１信号は、図６に示されるように、ＩＮＩ１の前にＩＮＩ０が来るように互いに少しだけ遅延させたバージョンである。
【００２８】
フィードバックＰＭＯＳトランジスタ１９０は、ＮＡＮＤゲート１８８の出力に接続されたゲートと、ＮＡＮＤゲート１８８の入力１８８ｂに接続されたドレインを備え、ハーフラッチを形成する。フィードバックトランジスタ１９０はプログラムされた冗長アドレスをラッチするために使用される。ＩＮＩ１信号は、ＮＡＮＤゲート１８８のもう一方の入力１８８ａのうちのひとつ及びひとつの端が接地されたヒューズ１８６の他の端に接続されたソースをもつＮＭＯＳトランジスタ１９２のゲートへ直接加えられる。ＮＭＯＳトランジスタ１９２のドレイン端子はＰＭＯＳトランジスタ１９４のドレイン端子に接続され、このＰＭＯＳトランジスタ１９４のソースはＶDD電源に接続される。ＩＮＩ０信号はＰＭＯＳトランジスタ１９４のゲートに加えられる。ＰＭＯＳトランジスタ１９４及びＮＭＯＳトランジスタ１９２の間の共通ドレイン接続はＮＡＮＤゲート１８８の最初の入力１８８ｂに接続される。ＮＡＮＤゲート１８８からの出力はインバータ１９６を経由してＣＭＯＳパスゲート１８２の２つのトランジスタの一方のＮＭＯＳトランジスタの１８３に接続され、これをドライブする。
【００２９】
ヒューズ状態は次のように評価される。信号ＩＮＩ０及びＩＮＩ１はＰＯＷＥＲ＿ＯＫ信号から発生され、ＩＮＩ１はＩＮＩ０よりも遅延させられる。最初に、ＩＮＩ０及びＩＮＩ１の両方が低（low）であり、ＣＭＯＳパスゲート１８２はオープンの状態であり、プリデコードされた信号は通過できない。一般的な動作において、ヒューズが切断されていないとき、ＩＮＩ０及びＩＮＩ１の両方が一度高（high）になると、CMOSパスゲート１８２はオープン状態を保持する。他方、ヒューズが切断されているとき、CMOSパスゲート１８２はクローズし、プリデコードされた信号ＰＹ＿ＩＮは冗長プリデコードアドレス信号ＰＹ＿ＯＵＴとして通過する。
【００３０】
図６を参照して以前に述べたように、信号ＩＮＩ０及びＩＮＩ１の伝播の間に遅延が存在する。ＩＮＩ０からのＩＮＩ１の遅延は、ヒューズが切断されていないとき、電源電圧ＶDDからヒューズ１８６を通って接地へ流れる直流電流は存在しないことを保証する。上述のように、フィードバックトランジスタ１９０は、ＣＭＯＳパスゲート１８２に対するヒューズ回路の冗長状態をラッチすることに使用される。典型的には、先行技術の回路においてこのＰＭＯＳ素子１９０はかなり長く、ハーフラッチのリセット性を容易にすることができる。しかしながら、長いチャンネルのトランジスタは短いチャンネルをもつものと比べてより多くの電力を消費するとともに、より大きな領域を取る傾向がある。遅延された初期化信号ＩＮＩ０及びＩＮＩ１の役割は、また、フィードバックトランジスタ１９０の大きさを通常のサイズに減少させることに役立つことである。したがってこの実装によりヒューズ評価の間の電流消費量を減少させることができる。さらに、ＩＮＩ０及びＩＮＩ１信号の遅延された活性化はレース状況を避ける。これは次のように避けられる。ＩＮＩ０及びＩＮＩ１がひとつで同じ信号であるならば、低（low）から高（high）へ移行する間、両方の素子１９４及び１９２は導通するであろう。素子１９４は、ヒューズの抵抗のために１９２を通るプルダウンよりもプルアップの方が早くなるため、ノード１８８ｂは高（high）のまま残る傾向があり、またＩＮＩ１が一度十分に高（high）くなったら、ＮＡＮＤゲート１８８への両方の入力は高（high）となり、その出力を低（low）に引っ張り、トランジスタ１９０をオンにする。しかし、トランジスタ１９０がオンになっている一方で、トランジスタ１９２もまたオンにされるため、ヒューズが切断されていないとしてＶＤＤから接地へのパスを形成する。このレースは、したがって１９４、１９２及び１９０のターンオンの間である。対照的に、ＩＮＩ０及びＩＮＩ１の遷移を互い違いに配置することにより、ＩＮＩ０が最初に低（low）から高（high）になりその後遅延したＩＮＩ１もまた低（low）から高（high）になり、引き続く動作は上述したレース状況を避けることができる。ＩＮＩ０が初期に低（low）であるので、素子１９４はパワーアップが発生しているときオン状態にある。ＩＮＩ０が低（low）から高（high）になるので、素子１９４はターンオフし、ノード１８８ｂは一時的に高（high）に浮いたままである。ＩＮＩ１がまだ低（low）であるということのために、１８８の出力はまだ高（high）であり、素子１９０はオフ状態にあることに注意する。ＩＮＩ１が低（low）から高（high）への遷移を始める（実際の動作においてどのロジック遷移も方形波型の瞬間的な遷移を行うことはできず、よりランプ形状に近い遷移を生じさせるわずかな遅延が常に存在するであろう）とき、素子１９４について競争はないのでトランジスタ１９２はターンオンを開始し、ノード１８８ｂは容易に放電される。ＩＮＩ１（ノード１８８ａ）が低（low）から高（high）になるとき、ノード１８８ｂは浮いている（floating）高（high）から低（low）になり、したがってＮＡＮＤゲート１８８の出力は、ヒューズが切断されていない限り、高（high）のままであり、トランジスタ１９０���ターンオンされず、ＣＭＯＳパスゲート１８２はオフのままであるという結果になる。結果として、ＰＹ＿ＩＮ信号はＣＭＯＳパスゲートを通って送り出されず、ＰＹ＿ＯＵＴ端子信号は上述のように初期化された状態のままである。
【００３１】
もしヒューズ１８６が切断されると、ＮＡＮＤゲート１８８の入力１８８ｂはロジック低（low）レベルに引かれない。結果として、ＮＡＮＤゲート１８８の両方の入力１８８ａ及び１８８ｂはロジック高（high）になり、ＮＡＮＤゲートからのロジック低（low）出力を生じさせる。このロジック低（low）出力はトランジスタ１９０のターンオンを通してラッチされ、ＣＭＯＳパスゲート１８２をイネーブルにする。結果として、冗長動作（ヒューズ切断を伴う）に対して、ＣＭＯＳパスゲート１８２は信号ＰＹ＿ＩＮを信号ＰＹ＿ＯＵＴとして通過させ、図７に示される対応するプリチャージ線のプリチャージ値を無効にする。欠陥アドレスのヒューズのみが切断される必要があり、欠陥のないアドレスのヒューズはその必要がないことに注意することが重要である。
【００３２】
図９を参照すると、局所ＹＳＧ信号分配回路７２（図４）の詳細が示されている。切換回路は結合された一組のＹＳＧラッチ２００を含み、入力ＲＤＥＣ信号をラッチして遅延する。ＹＳＧ信号は、二重データバス構造のために２クロックサイクルの間保持される。出力／ＲＹＳＧ＿Ｂ（１：０）及び／ＹＳＧ＿Ｂ（１：０）はそれぞれ冗長カラムドライバ（ＲＹＤＥＣ）７０と通常Ｙドライバに結合される。ラッチ２００からのＲＣＴＬ（冗長デコーダ制御）出力は各ゲート２０２及び２０４の入力に結合され、一方、ＣＴＬ（デコーダ制御）出力は第２の組のＮＡＮＤゲート２０６及び２０８の入力に結合される。ＮＡＮＤゲート２０２，２０４及び２０６、２０８の両方の組は、これらの他の入力のひとつにＹＳＧ信号を受ける。図１０を参照すると、ＹＳＧラッチ２００は相補的極性の出力ＲＣＴＬ及びＣＴＬを備える。そのため、ＮＡＮＤゲート２０２、２０４及び２０６，２０８はＲＹＳＧ＿ＢまたはＹＳＧ＿Ｂのいずれか一方へＹＳＧ信号を切り換えるように動作する。
【００３３】
この発明は具体的なその実施の形態に関して、具体的な使用において説明されているが、その種々の変形は、添付された請求の範囲に明らかにされた発明の精神から離れずにこの技術分野の知識を有する者に行い得る。例えば、通常のＹドライバのグループに関連づけられる冗長ドライバの数を変えてもよい。さらに、カラム冗長システムはＤＲＡＭ、ＳＤＲＡＭ、ＳＧＲＡＭなどの全てのタイプのＲＡＭに適用することもできる。同様に、回路によく知られた修正を加えることにより、ここで記述された冗長システムはロー冗長の実装に適用することもできる。
【００３４】
この明細書で用いられた用語や表現は説明の言葉として用いられ、限定するものではなく、そのような用語や表現において示されたり記述された特徴またはその部分の均等物を除外する意図はない。請求された発明の範囲内において様々な変形が可能であることが認識される。
【図面の簡単な説明】
【図１】  図１は先行技術に係る冗長プログラミング回路を示す。
【図２】  図２は先行技術に係る他の冗長プログラミング回路を示す。
【図３】  図３は先行技術に係る冗長アドレス切換機構の回路図である。
【図４】  図４はこの発明の実施の形態に係るカラム冗長機構を備える半導体メモリのうちの一部の配置を示す平面図である。
【図５】  図５（ａ）はこの発明の実施の形態に係る通常カラムデコーダの回路図である。
図５（ｂ）はこの発明の実施の形態に係るカラムドライバの回路図である。
【図６】  図６はこの発明の実施の形態に係る冗長カラムデコーダ（冗長Ｙデコーダ）の回路図である。
【図７】  図７はこの発明の実施の形態に係るアドレス比較回路の回路図である。
【図８】  図８はこの発明の実施の形態に係るヒューズ評価回路の回路図である。
【図９】  図９はこの発明の実施の形態に係るカラムクロック分配回路の回路図である。
【図１０】  図１０はこの発明の実施の形態に係る冗長カラムデコーダ（冗長Ｙデコーダ）ラッチの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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