(57)【特許請求の範囲】
【請求項１】
並列接続された複数のスイッチング回路を備え、
前記スイッチング回路をスイッチングすることにより電力供給を行うスイッチング電源装置であって、
該装置の出力電圧とその比較対象電圧との大小関係を示すビットデータをクロックに同期して生成する生成手段と、
前記ビットデータから成るビット列が入力されてそのビット列のローパスフィルタ値を制限値以下にして出力するデジタルフィルタと、
前記デジタルフィルタの出力値に基づいて、第１のスイッチング回路をスイッチングする第１の駆動手段と、
前記デジタルフィルタの出力値から前記デジタルフィルタの入力値を引いた差分に基づいて、第２のスイッチング回路をスイッチングする第２の駆動手段とを備えることを特徴とする、スイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置であって、
該装置の入力電圧と出力電圧とに応じて、前記第１及び第２のスイッチング回路のスイッチングのオン時間を可変するオン時間可変手段を備える、スイッチング電源装置。
【請求項３】
請求項２に記載のスイッチング電源装置であって、
該装置の入力電圧と出力電圧とに応じて、前記クロックの周波数を可変する周波数可変手段を備える、スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された複数のスイッチング回路を備え、前記スイッチング回路をスイッチングすることにより電力供給を行うスイッチング電源装置に関する。
【背景技術】
【０００２】
従来技術として、並列接続された複数のスイッチング回路部と、前記複数のスイッチング回路部にそれぞれ対応する並列接続された複数の出力リアクトルと、前記複数のスイッチング回路部の動作を制御する制御回路とを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置であって、前記制御回路は、前記スイッチング電源装置の出力電圧を安定化させる電圧制御ループと、前記複数の出力リアクトルに流れる各リアクトル電流を均等化する電流制御ループとを備える、スイッチング電源装置が知られている（例えば、特許文献１参照）。前記電圧制御ループは、出力電圧の変動に関して複数のスイッチング回路に対して共通にフィードバックをかけるループであって、出力電圧の安定を図るものである。一方、前記電流制御ループは、２つのリアクトル電流との差に基づいてスイッチング回路をそれぞれ制御するループであって、前記電圧制御ループに対して補正をすることにより２つのリアクトル電流を均等化し、リップルの低減を図るものである。
【特許文献１】特開２００３−２７４６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の従来技術では、各リアクトル電流を検出する電流検出回路及びそれらを均等化／補正するための回路が必要になったり、並列接続された出力リアクトルの数だけデルタシグマ変調回路が必要になったりするなど、回路構成が複雑化せざるを得ない。
【０００４】
そこで、本発明は、並列駆動型において簡易な構成で安定した電力供給を実現することができる、スイッチング電源装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、第１の発明に係るスイッチング電源装置は、
並列接続された複数のスイッチング回路を備え、
前記スイッチング回路をスイッチングすることにより電力供給を行うスイッチング電源装置であって、
該装置の出力電圧とその比較対象電圧との大小関係を示すビットデータをクロックに同期して生成する生成手段と、
前記ビットデータから成るビット列が入力されてそのビット列のローパスフィルタ値を制限値以下にして出力するデジタルフィルタと、
前記デジタルフィルタの出力値に基づいて、第１のスイッチング回路をスイッチングする第１の駆動手段と、
前記デジタルフィルタの出力値から前記デジタルフィルタの入力値を引いた差分に基づいて、第２のスイッチング回路をスイッチングする第２の駆動手段とを備えることを特徴とする。
【０００６】
第２の発明は、第１の発明に係るスイッチング電源装置であって、
該装置の入力電圧と出力電圧とに応じて、前記第１及び第２のスイッチング回路のスイッチングのオン時間を可変するオン時間可変手段を備えることを特徴とする。
【０００７】
第３の発明は、第２の発明に係るスイッチング電源装置であって、
該装置の入力電圧と出力電圧とに応じて、前記クロックの周波数を可変する周波数可変手段を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、並列駆動型において簡易な構成で安定した電力供給を実現することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の一実施形態である降圧型スイッチング電源１００の全体構成を示した概略図である。降圧型スイッチング電源１００は、基準電圧入力端子に接続された基準電源からの入力電圧ＶＩＮを用いて出力端子に接続された負荷に電力を供給する電源装置であって、入力電圧ＶＩＮの電圧変動や負荷の消費電流（負荷電流）の変動に対して、基準電源からの入力電圧ＶＩＮを降圧変換した一定の電圧ＶＯＵＴを負荷側に出力する電源装置（いわゆる降圧型スイッチングレギュレータ）である。降圧型スイッチング電源１００が車両に搭載された場合、例えば、基準電源は車載バッテリに相当するものであり、負荷は車載の電気負荷（例えば、マイクロコンピュータ、ＩＣ、抵抗負荷、モータなど）に相当するものである。車両に搭載される電気負荷は多種多様であり、各電気負荷の消費電流の違いにより車載バッテリの電圧は変動しやすいため、本実施形態のような降圧型スイッチング電源を搭載することは効果的である。また、降圧型スイッチング電源１００は、複数の電圧系（例えば、１４Ｖ系と４２Ｖ系）を有する車両において、両電圧系間の電圧変換を行うコンバータとして用いても、効果的である。
【００１０】
降圧型スイッチング電源１００は、三角波やノコギリ波などのランプ信号と誤差増幅器の出力とを比較することにより出力電圧ＶＯＵＴが所定の目標電圧となるようなデューティ比のＰＷＭ信号を生成するパルス幅変調方式でインダクタに接続されたスイッチング素子を駆動するのではなく、デルタシグマ変調（パルス密度変調）方式でスイッチング素子を駆動する。デルタシグマ変調器は、Ａ／Ｄコンバータ等で良く知られているように、１ビットのビットストリームを出力する。それをデジタルフィルタ等にかけることによって、マルチビットの情報を得ることができる。その情報はＡ／ＤコンバータではＡ／Ｄ変換値となるが、これを電流不連続タイプのスイッチングレギュレータの駆動段に用いると、その１ビットのビットストリームがレギュレータに必要な駆動出力の情報となる。
【００１１】
降圧型スイッチング電源１００は、スイッチング素子２とダイオード３とインダクタ４とを構成要素として含んだスイッチング回路を複数備える。それらの複数のスイッチング回路は降圧型スイッチング電源１００の入出力端子間に並列に接続されている。
【００１２】
誤差増幅器２０は、負荷に印加される出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの誤差を所定の増幅度で増幅した増幅電圧をデルタシグマ変調器１０に出力する。誤差増幅器２０は、後述の実施例のように、デルタシグマ変調器１０の回路構成に応じてコンパレータ等の比較器で構成してもよい。
【００１３】
発振器８０は、スイッチング素子２（２Ａ，２Ｂ）をスイッチングさせる駆動信号をデルタシグマ変調によって生成するために、クロック信号をデルタシグマ変調器１０に出力する。デルタシグマ変調器１０は、そのクロック信号に同期して動作する。
【００１４】
デルタシグマ変調器１０は、誤差増幅器２０からの入力信号を発振器８０からのクロック信号に応じてサンプリングし、移動平均制限回路３０を介してそのサンプリング結果をスイッチ駆動回路４０（４０Ａ，４０Ｂ）に出力する。スイッチ駆動回路４０は、移動平均制限回路４０から入力される駆動データＡ，Ｂと入力電圧ＶＩＮとに従って、並列接続されたスイッチング素子２Ａ，２Ｂをそれぞれ駆動するための駆動信号ＡとＢを出力する。駆動信号Ａ，Ｂに基づきスイッチング素子２のそれぞれがスイッチング動作を行うことによって、基準電源に基づき入力電圧ＶＩＮの降圧がなされる。なお、スイッチング素子２の具体例として、ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタ等の半導体素子が挙げられる。
【００１５】
駆動信号Ａ（Ｂ）に基づき、ハイサイドのスイッチング素子２Ａ（２Ｂ）がオンすると、スイッチング素子２Ａ（２Ｂ）の出力端子側に接続されたインダクタ４Ａ（４Ｂ）に電流が流れ、出力コンデンサ６に蓄電される。そして、駆動信号Ａ（Ｂ）に基づき、スイッチング素子２Ａ（２Ｂ）がオフすると、インダクタ４Ａ（４Ｂ）に流れていた電流を流し続けようと、インダクタ４Ａ（４Ｂ）とインダクタ４Ａ（４Ｂ）の出力側に接続された出力コンデンサ６とインダクタ４Ａ（４Ｂ）の入力側に接続されたダイオード３Ａ（３Ｂ）とを還流する電流が生ずる。このようなスイッチング動作をすることによって、平滑された出力電圧ＶＯＵＴが出力端子から出力される。なお、ダイオード３Ａ（３Ｂ）の発熱を抑えるため、ダイオード３Ａ（３Ｂ）に並列にスイッチング素子（ローサイドのスイッチング素子）を設けてもよい。この場合、ローサイドの素子とハイサイドの素子がいずれも同時期にオンすると貫通電流が流れることを考慮し、ハイサイドの素子がオンのときローサイドの素子がオフしてハイサイドの素子がオフのときローサイドの素子がオンするようにスイッチングさせればよい。
【００１６】
図２は、降圧型スイッチング電源（レギュレータ）１００の入出力部及びデルタシグマ変調器１０の実施例である。図３は、図２の実施例の動作波形である。
【００１７】
駆動信号Ａによりインダクタ４Ａにインダクタ電流Ａが流れ，駆動信号Ｂによりインダクタ４Ｂにインダクタ電流Ｂが流れる（電流不連続モード）。インダクタ電流により、レギュレータの出力電圧にはリップルが生ずる。このリップルは、出力コンデンサ６によりレギュレータの出力として十分小さく抑えられているが、図３では、理解を容易にするため、出力電圧の変動方向を拡大して示している。
【００１８】
レギュレータ１００の出力部には、コンパレータ２１が設けられている。コンパレータ２１の反転入力端子には出力電圧ＶＯＵＴが入力され、コンパレータ２１の非反転入力端子には出力電圧ＶＯＵＴの目標電圧ＶＲＥＦ１が入力される。コンパレータ２１の出力信号は、デルタシグマ変調器に相当するラッチ回路（Ｄフリップフロップ）１１のデータ入力端子Ｄに入力される。ラッチ回路１１のクロック端子ＣＫには、発振器８０からのクロック信号として、変調クロックが入力される。ラッチ回路１１は、データ入力端子Ｄに供給されるコンパレータ２１の出力信号を、クロック端子ＣＫに供給される発振器８０の変調クロックの立ち下がりエッジ（又は、立ち上がりエッジ）に同期してラッチし、デルタシグマ変調器の出力信号として、そのラッチデータをデータ出力端子Ｑに出力する。例えば、ラッチ回路１１は、変調クロックの立ち下がりエッジが入力された時のコンパレータ２１の出力信号の値を取り込み、次の立ち下がりエッジが入力されるまでその値をデータ出力端子Ｑに出力したまま保持する。
【００１９】
レギュレータの出力電圧ＶＯＵＴが目標電圧ＶＲＥＦ１より高くなるとコンパレータ２１の出力信号は０（Ｌレベル）となる。データ入力端子Ｄに０が入力されたラッチ回路１１は、変調クロックに同期してデータ出力端子Ｑからビットデータ０を出力する（図３（ｅ）（ｆ）（ｇ）参照）。データ出力端子Ｑが０のときスイッチング素子２がオフするように駆動信号Ａ及びＢを出力させれば、インダクタ４に流れる電流が減少し、出力電圧ＶＯＵＴを低下させることができる。
【００２０】
一方、レギュレータの出力電圧ＶＯＵＴが目標電圧ＶＲＥＦ１より低くなるとコンパレータ２１の出力信号は１（Ｈレベル）となる。データ入力端子Ｄに１が入力されたラッチ回路１１は、変調クロックに同期してデータ出力端子Ｑからビットデータ１を出力する（図３（ｅ）（ｆ）（ｇ）参照）。データ出力端子Ｑが１のときスイッチング素子２の少なくとも一方がオンするように駆動信号Ａ及びＢを出力させれば、インダクタ４に流れる電流が増加し、出力電圧ＶＯＵＴを上昇させることができる。
【００２１】
このように、データ出力端子Ｑ（すなわち、デルタシグマ変調器１０によって生成されて出力されたビットデータ）の値に応じて駆動信号Ａ及びＢを変化させることによりインダクタ４に流れる電流を調整することによって、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦ１に近づけることができる。すなわち、降圧スイッチング電源１００は、変調クロックに同期して駆動信号Ａ及びＢのオン時間（又はオフ時間）の長さを変化させることによって出力電圧ＶＯＵＴの安定化を図るデルタシグマ変調制御を行っている。
【００２２】
ところが、負荷電流が大きくなりすぎることなどによって、レギュレータの出力電圧ＶＯＵＴが目標電圧ＶＲＥＦ１より大きくならない結果、ラッチ回路１１のデータ出力端子Ｑから１が出力され続けてスイッチング素子２がオンのままになり、出力電圧ＶＯＵＴの安定化が図れないことがある。この状態を防ぐために、降圧型スイッチング電源１００は、出力制限（過電流検出）をする手段を備える。
【００２３】
降圧型スイッチング電源１００は、出力制限（過電流検出）を行うため、デルタシグマ変調器１０の出力値のＮビット（Ｎは２以上の整数）の移動平均値を所定の上限値に制限する制限手段として、図１に示されるような移動平均制限回路３０を備える。
【００２４】
Ｎビットの移動平均値は、ｘ［＊］を変調クロック毎のビットデータ、ｈ＊を重み定数とすると、
ｙ［ｎ］＝ｈ０ｘ［ｎ］＋ｈ１ｘ［ｎ−１］＋・・・＋ｈＮｘ［ｎ−Ｎ］
で表現されるＮビットのＦＩＲ（Finite  Impulse  Response）フィルタに基づいて算出される。本実施例では、説明の便宜上、ｈ＊をすべて１とした場合を、Ｎビットの移動平均値とする。このような移動平均値をとることによって、変調クロックに応じた遮断周波数を有するローパスフィルタをかけたことになる。
【００２５】
移動平均制限回路３０は、例えば、２ビットの移動平均値の上限値を１に設定することによって、デルタシグマ変調器１０の出力値が「０１１１」と１が連続したとしても、１が連続しないビット列に変換する。すなわち、ビット列「０１１１」の２ビットの移動平均値は「＊１２２」となるため、デルタシグマ変調器１０から入力されたビット列についてその移動平均値を１以下にする制限処理を行うデジタルフィルタを備える移動平均制限回路３０は、入力された「０１１１」のビット列を「＊１０１」に変換して出力する。つまり、移動平均制限回路３０から出力されたビット列「＊１０１」の移動平均値は、「＊＊１１」となり、移動平均値が１以下となっている。このように、デルタシグマ変調器１０から出力されるビット列の移動平均値の上限を一定値に制限するデジタルフィルタを設けることによって、デルタシグマ変調器１０から１が出力され続けることによりスイッチング素子２がオンのままになることを防ぐことができる。
【００２６】
また、移動平均制限回路３０は、その制限処理後のビット列を駆動データＡとして出力するとともに、デルタシグマ変調器１０から入力された制限処理前のビット列から制限処理後のビット列を引くことによって得られる余剰ビット列を駆動データＢとして出力する。
【００２７】
図４は、移動平均制限回路３０の実施例を示す。図５は、図４の実施例の動作波形を示す。ＡＮＤ回路３１、ラッチ回路（Ｄフリップフロップ）３２及び反転回路３３を図４のように構成された移動平均制限回路３０は、デルタシグマ変調器１０の出力値と同変調器で用いた同一の変調クロックでラッチされた１つ前の駆動データＡとによって、駆動データＡの移動平均が２以上とならないように制御する。すなわち、１が２回続かない駆動データＡを変調クロックに同期して出力する。また、反転回路３４及びＡＮＤ回路３５を図４のように構成された移動平均制限回路３０は、デルタシグマ変調器１０の出力値と駆動データＡとによって、余剰データ（駆動データＢ）を出力する。したがって、移動平均制限回路３０は、図５に示されるように、移動平均値が２以上とならない駆動データＡを生成しつつ、デルタシグマ変調器１０の出力値を駆動データＡと駆動データＢに配分することができる。
【００２８】
したがって、駆動データＡを駆動信号Ａとし、駆動データＢを駆動信号Ｂとみなせば、図３に示されるように、インダクタ電流ＡとＢを流すことができ、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦ１に追従させることができる。
【００２９】
なお、図１２は、２ビットの移動平均をとる場合のビット列のデータ例を示した図である。図１２は、デルタシグマ変調器１０の出力値に対して生成される駆動データＡ，Ｂ、並びに当該出力値の移動平均値及び駆動データＡ，Ｂの移動平均値を例示している。動作例（１）において、デルタシグマ変調器１０の出力値が図１２（ａ）の場合、その出力値の２ビット移動平均値は、図１２（ｄ）となる。移動平均制限回路３０は、移動平均が２以上にならない駆動データＡを生成するとともに（図１２（ｂ）（ｅ））、デルタシグマ変調器１０の出力値から駆動データＡの差分をとることによって（（ａ）−（ｂ））、駆動データＢとして余剰データを生成することができる（図１２（ｃ））。動作例（２）も同様の関係を示している。
【００３０】
このようなデジタル制御によって簡易な構成で出力制限機能を実現することができるとともに、アナログ処理を介さないことによりばらつきのない処理が可能となる。また、並列接続された複数のスイッチング回路を駆動しそれらの出力電流のバランスを保つように制御する従来技術と異なり、本実施例は、負荷の大きさに応じて、駆動すべきスイッチング回路の数を可変することができるので、出力電流のバランスをとる必要がない。また、変調器や誤差増幅器をスイッチング回路毎に設ける必要はなく、デジタル処理のみの簡易な構成で、安定かつシームレスな並列駆動が実現できる。また、電流フィードバックの構成を有さないので、シャント抵抗などの電流検出用素子による電力損失を無くすことができる。
【００３１】
ところで、移動平均制限回路３０は、駆動データＡとＢを生成することによって、スイッチング素子２Ａ，２Ｂそれぞれをオンするタイミングを決定することができるものの、いずれか一方の素子のみをオンさせることしかできず、オン期間を重複して両方の素子をオンさせることができない。オン期間を重複させることができれば、レギュレータ１００の出力電圧のリップルを更に抑制することができる。そこで、降圧型スイッチング電源１００は、図１に示されるように、スイッチング素子２Ａのオン時間を可変させることができるスイッチ駆動回路４０Ａと、スイッチング素子２Ｂのオン時間を可変させることができるスイッチ駆動回路４０Ｂとを有する。
【００３２】
スイッチ駆動回路４０を実現するための考え方について説明する。図６は、スイッチ駆動回路４０によって実現すべき、駆動データＡ（Ｂ）と駆動信号Ａ（Ｂ）とインダクタ電流Ａ（Ｂ）のタイミングチャートである。
【００３３】
【数１】
0004973404.tif 000002
インダクタ４に流れるインダクタ電流の電流値ＩＬは、ＶＬをインダクタ４の両端電圧、Ｌをインダクタンスとすると、式（１）にて与えられる。そのため、スイッチング素子２がオンしている駆動時のインダクタ電流はそのオン時間をｔＯＮとすると式（２）で表され、スイッチング素子２がオフしている還流時のインダクタ電流はその還流時間をｔＯＦＦとすると式（３）で表すことができる。なお、還流時のダイオード３の順方向電圧は無視している。ここで、オン期間ｔＯＮを式（４）に示されるようにＶＩＮとＶＯＵＴの関数に設定することによって、式（５）のように表すことができる。すなわち、式（４）の関係に設定してオン期間ｔＯＮの長さを可変させるように駆動信号Ａ（Ｂ）を出力することによって、インダクタ電流のピーク電流ＩＰＥＡＫをＶＩＮやＶＯＵＴといった入出力電圧によらない固定値にすることができる。したがって、定格が固定値ＩＰＥＡＫに適するようにインダクタ４の部品選定を行うことができ、インダクタ４の素子定格内の不要なマージンを抑えることができる。また、駆動データＡ（Ｂ）のみではオン期間を重複させることができないが、駆動信号Ａ（Ｂ）を生成することによって、多段の並列駆動を行う際に、他のスイッチング素子のオン期間が終了するまでの待機時間がない効率のよいインダクタ４の駆動が可能となる。
【００３４】
図７は、スイッチ駆動回路４０の実施例を示す。図８は、スイッチ駆動回路４０の動作波形を示す。図７のように構成されたスイッチ駆動回路４０は、駆動データＡ（Ｂ）の信号エッジ（立ち上がりエッジ）の検出をすることにより駆動信号Ａ（Ｂ）をセットする（図８（ａ）（ｂ）（ｅ））。すなわち、インバータ４１，４２，４３とＡＮＤ回路４４とによって駆動信号Ａ（Ｂ）の立ち上がりタイミングが決められる。
【００３５】
また、スイッチ駆動回路４０は、コンデンサ５０を定電流充電するタイマーによって一定時間後に電圧Ｖ３が基準電圧ＶＲＥＦ２を超えることにより駆動信号Ａ（Ｂ）をリセットする（図８（ａ）（ｃ）（ｄ）（ｅ））。コンデンサ５０への充電は、駆動データＡ（Ｂ）の信号エッジ（立ち上がりエッジ）によってトランジスタ４９がオフすることにより開始する。その充電電流の電流値は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差を増幅する差動増幅器４７の出力電圧を電流値に変換するＶ−Ｉ変換器（電圧−電流変換器）４８によって、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差に比例することになる。
【００３６】
つまり、スイッチ駆動回路４０は、式（４）に示されるように、入出力電圧の差が大きくなるにつれてオン時間ｔＯＮが短くなる駆動信号Ａ（Ｂ）を出力し、入出力電圧の差が小さくなるにつれてオン時間ｔＯＮが長くなる駆動信号Ａ（Ｂ）を出力する。
【００３７】
ところで、上述のように、インダクタ電流ＩＰＥＡＫが一定になるようにｔＯＮを入出力電圧の関数に設定すると（式（４））、変調クロックが一定の周波数で駆動データが同じである場合、入出力電圧により出力電力が変化する。逆に言えば、入出力電圧が変化した際、駆動データを変化させなければ、レギュレータの追従が遅れることになる。そこで、降圧型スイッチング電源１００は、入出力電圧に基づいて変調クロックの周波数を可変可能な発振器８０を有する。
【００３８】
図９は、駆動信号とインダクタ電流との関係を示したタイミングチャートである。
【００３９】
【数２】
0004973404.tif 000003
レギュレータの出力電力はインダクタに流れる電流の時間平均に比例するため、駆動信号の周期をｔＣＹＣＬＥとすると、式（６）のように表すことができる。駆動時のインダクタ電流は式（７）で表され、還流時のインダクタ電流は式（８）で表すことができるので、インダクタ電流がピーク値から零になるまでの時間ｔＯＦＦは、式（９）のように表すことができる。式（９）を式（６）に代入することによって、式（１０）が得られる。上述したように、オン期間ｔＯＮは入力電圧ＶＩＮから出力電圧ＶＯＵＴを引いた電圧差に反比例するように設定されているので（式（１１））、式（１０）は式（１２）のように変形できる。ここで、ｔＣＹＣＬＥを式（１３）に示されるようにＶＩＮとＶＯＵＴの関係に設定することによって、出力電力Ｗは式（１４）のように表すことができる。すなわち、式（１３）の関係に設定して周期ｔＣＹＣＬＥを可変させるように変調クロックを出力することによって、出力電力ＷをＶＩＮやＶＯＵＴといった入出力電圧によらない固定値にすることができ、安定した動作が可能となる。
【００４０】
図１０は、発振器８０の実施例を示した図である。図１１は、発振器８０の動作波形を示した図である。コンデンサ８７への定電流充放電により発振回路を構成する。その充電電流の電流値は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差を増幅する差動増幅器８１の出力電圧を電流値に変換するＶ−Ｉ変換器８２によって、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差に比例することになる。一方、その放電電流の電流値は、出力電圧ＶＯＵＴを電流値に変換するＶ−Ｉ変換器８５によって、出力電圧ＶＯＵＴに比例することになる。コンデンサ８７の電圧Ｖ１とコンパレータ８８，８９の基準電圧とＮＯＲ回路９０，９１とインバータ８６との関係によって、スイッチ８３，８４のスイッチングタイミングが制御されることにより、変調クロックの周期ｔＣＹＣＬＥが可変する（図１１参照）。つまり、発振回路８０は、式（１３）に従って、変調クロックの周期ｔＣＹＣＬＥを可変する。
【００４１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４２】
例えば、降圧型スイッチング電源を例に挙げて説明したが、昇圧型などのスイッチング電源の場合でも適用可能である。また、移動平均制限回路、スイッチ駆動回路及び発振器回路の実施例は、図示の構成に限定することはなく、同様な動作をするものであれば、回路構成、アナログ処理、デジタル処理などは問わない。また、図１３は、降圧型スイッチング電源（レギュレータ）１００の入出力部及びデルタシグマ変調器１０の第２の実施例である。図４の実施例では、コンパレータを使った例を示したが、出力電圧と基準電圧との誤差を増幅してデルタシグマ変調器１２に出力する誤差増幅器２２を用いてもよい。デルタシグマ変調器１２は、上述と同様の動作をするものであれば、回路構成、アナログ処理、デジタル処理などは問わない。
【００４３】
また、２つのスイッチング回路が並列接続している構成を例示したが、３つ以上の並列構成としてもよい。並列接続された３つのスイッチング回路を有する構成の場合であれば、入力されたビット列のローパスフィルタ値を制限するための第１の制限値とそれより大きい第２の制限値を設け、第１の制限値以内で第１のスイッチング回路をスイッチングさせ、第２の制限値以内で第２のスイッチング回路をスイッチングさせ、第２の制限値を超える余剰分で第３のスイッチング回路をスイッチングさせる構成にすればよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態である降圧型スイッチング電源１００の全体構成を示した概略図である。
【図２】降圧型スイッチング電源（レギュレータ）１００の入出力部及びデルタシグマ変調器１０の第１の実施例である。
【図３】図２の実施例の動作波形である。
【図４】移動平均制限回路３０の実施例を示す。
【図５】移動平均制限回路３０の動作波形を示す。
【図６】スイッチ駆動回路４０によって実現すべき、駆動データＡ（Ｂ）と駆動信号Ａ（Ｂ）とインダクタ４に流れるインダクタ電流Ａ（Ｂ）のタイミングチャートである。
【図７】スイッチ駆動回路４０の実施例を示す。
【図８】スイッチ駆動回路４０の動作波形を示す。
【図９】駆動信号とインダクタ電流との関係を示したタイミングチャートである。
【図１０】発振器８０の実施例を示す。
【図１１】発振器８０の動作波形を示す。
【図１２】各デジタルデータの関係を示す。
【図１３】降圧型スイッチング電源（レギュレータ）１００の入出力部及びデルタシグマ変調器１０の第２の実施例である。
【符号の説明】
【００４５】
２（２Ａ，２Ｂ）  スイッチング素子
１０  デルタシグマ変調器
３０  移動平均制限回路
４０（４０Ａ，４０Ｂ）  スイッチ駆動回路
８０  発振器
１００  スイッチング電源
【図１】
0004973404.tif 000004
【図２】
0004973404.tif 000005
【図３】
0004973404.tif 000006
【図４】
0004973404.tif 000007
【図５】
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【図６】
0004973404.tif 000009
【図７】
0004973404.tif 000010
【図８】
0004973404.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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