(57)【特許請求の範囲】
【請求項１】
複数の伝送路からのフレーム単位のデータを多重化して単一の伝送路に出力する多重化伝送装置において、
前記複数の伝送路の各伝送路に対応して少なくとも３個のメモリを設けてなり、当該少なくとも３個のメモリが各伝送路を伝送するフレーム単位のデータを順次格納する記憶部と、
前記複数の伝送路の各伝送路に対応して配設され、当該各伝送路を伝送するフレーム単位のデータに対して、当該各フレームの位相を検出するフレーム位相検出部と、
前記複数の伝送路の各伝送路に対応して配設され、前記フレーム位相検出部により検出される各フレームの位相に基づき、当該一のフレームを構成する複数のデータを各フレームの先頭から順番にカウントし、計数値をアドレスとして設定して、前記記憶部の各メモリに対応させて各フレームのデータを順次書き込む書込制御部と、
前記記憶部における書き込み中のメモリと異なるメモリに書き込まれたデータのうち、前記所定のアドレスのデータを指定して、前記各記憶部における共通のメモリを同期させて指定したアドレスのデータを読み出す読出制御部と、
前記読出制御部により読み出される複数のデータを多重化する多重化部と、
を備え、
前記書込制御部が、前記各メモリを循環的に切り換えてデータを書き込み、書込タイミングと読出タイミングとが同期している場合に、直前のフレームにおけるデータを保持したメモリを、書込対象のメモリとし、
前記読出制御部が、前記各メモリを循環的に切り換えてデータを読み出し、書込タイミングと読出タイミングとが同期している場合に、直前のフレームにおけるデータを書き込んだメモリを、読出対象のメモリとすることを特徴とする多重化伝送装置。
【請求項２】
複数の伝送路からのフレーム単位のデータを多重化して単一の伝送路に出力する多重化伝送装置において、
前記複数の伝送路の各伝送路に対応して少なくとも３個のメモリを設けてなり、当該少なくとも３個のメモリが各伝送路を伝送するフレーム単位のデータを順次格納する記憶部と、
前記複数の伝送路の各伝送路に対応して配設され、当該各伝送路を伝送するフレーム単位のデータに対して、当該各フレームの位相を検出するフレーム位相検出部と、
前記複数の伝送路の各伝送路に対応して配設され、前記フレーム位相検出部により検出される各フレームの位相に基づき、当該一のフレームを構成する複数のデータを各フレームの先頭から順番にカウントし、計数値をアドレスとして設定して、前記記憶部の各メモリに対応させて各フレームのデータを順次書き込む書込制御部と、
前記記憶部における書き込み中のメモリと異なるメモリに書き込まれたデータのうち、前記所定のアドレスのデータを指定して、前記各記憶部における共通のメモリを同期させて指定したアドレスのデータを読み出す読出制御部と、
前記読出制御部により読み出される複数のデータを多重化する多重化部と、
を備え、
前記書込制御部が、前記各メモリを循環的に切り換えてデータを書き込み、書込タイミングと読出タイミングとが非同期の場合に、現時点の保持タイミングに対する直前のフレームにおけるデータを保持したメモリを、書込対象のメモリとし、
前記読出制御部が、前記各メモリを循環的に切り換えてデータを読み出し、書込タイミングと読出タイミングとが非同期の場合に、現時点の書込タイミングに対する直前のフレームにおけるデータを書き込んだメモリを、読出対象のメモリとすることを特徴とする多重化伝送装置。
【請求項３】
前記請求項１又は２に記載の多重化伝送装置において、
前記各記憶部が、３個のメモリからなり、
前記読出制御部が、前記各記憶部における読出対象のメモリからのデータを読み出す読出タイミングを、前記各記憶部における書込対象のメモリに書き込む書込タイミングのうち最も遅い書込タイミングに対して同一又は遅いタイミングとし、かつ、前記各記憶部における書込対象のメモリに書き込む書込タイミングのうち最も早い書込タイミングから１フレーム後のタイミングに対して同一又は早いタイミングとすることを特徴とする多重化伝送装置。
【請求項４】
前記請求項２に記載の多重化伝送装置において、
前記３個のメモリが、書込、保持及び読出の各動作を循環的に実行され、
前記書込制御部により前記３個のメモリのうち一のメモリを書込対象に切り換える書込タイミングに対して、前記読出制御部により当該一のメモリを読出対象に切り換える読出タイミングを、１フレーム後から２フレーム前までのタイミングにすることを特徴とする多重化伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の伝送路からのフレーム単位のデータを多重化して単一の伝送路に出力する多重化伝送装置に関し、特に、クロスコネクト（Cross-Connect）方式を利用する多重化伝送装置に関する。
【背景技術】
【０００２】
近年、インターネットの普及により、ブロードバンド通信の利用が増大しており、端末装置によるデータ転送速度の高速化や大容量化が要求されている。また、端末装置は、多種多様化しており、端末装置から出力されるデータが、ネットワーク上の中継装置としてのデータ伝送システムや当該システム内の多重装置の内部タイミングなどに同期していない場合が多数存在する。
【０００３】
このため、従来のデータ伝送システムにおいては、内蔵されているクロスコネクト部を正常に機能させるために、クロスコネクト部の前段側又は後段側に配設される端末インターフェース部において、多重装置内又はシステム全体のタイミングに変換する必要がある。このタイミングの変換を実現するために、従来のデータ伝送システムは、メモリやＦＩＦＯ（First-In First-Out）のようなバッファと、バッファに対する書き込み及び読み出しを制御する制御回路とを備える構成であった。
【０００４】
なお、既に多重化された多重信号を取り込むクロスコネクト装置ではあるが、多重信号をその構成に基づいて回線毎に分離する分離手段と、その分離された回線をルーティング制御情報で示される宛先毎に組合せて多重化し、出力ポートに個別に対応したフレームを送出する内部多重化手段とを有し、個々の入力ポートに対応した入力手段と、内部多重化手段から送出されたフレームで特定の宛先に対応するものを取り込んで回線毎に分離する内部分離手段と、その分離された回線を特定の宛先に対応した出力ポートに多重化して送出する多重化手段とを有し、出力ポートに個別に対応した出力手段とを備えて構成されるクロスコネクト装置という技術が知られている。
【特許文献１】特開平０７−７９２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のデータ伝送システムにおいては、内蔵するメモリやＦＩＦＯなどのバッファと制御回路とが物理的に大きくなる傾向にある。特に、メモリやＦＩＦＯに対するそれぞれの制御が煩雑になり、データ転送の障害を潜伏させる要因になるという課題があった。
【０００６】
この発明は、上述のような課題を解決するためになされたもので、ＦＩＦＯを内蔵させることなく、複数の伝送路からそれぞれ入力されるフレーム単位のデータの位相を調節して、単一の伝送路に出力することができる多重化伝送装置を提供するものである。
【課題を解決するための手段】
【０００７】
この発明に係る多重化伝送装置は、前記複数の伝送路の各伝送路に対応して少なくとも３個のメモリを設けてなり、当該少なくとも３個のメモリが各伝送路を伝送するフレーム単位のデータを順次格納する記憶部と、前記複数の伝送路の各伝送路に対応して配設され、当該各伝送路を伝送するフレーム単位のデータに対して、当該各フレームの位相を検出するフレーム位相検出部と、前記複数の伝送路の各伝送路に対応して配設され、前記フレーム位相検出部により検出される各フレームの位相に基づき、当該一のフレームを構成する複数のデータを各フレームの先頭から順番にカウントし、計数値をアドレスとして設定して、前記記憶部の各メモリに対応させて各フレームのデータを順次書き込む書込制御部と、前記記憶部における書き込み中のメモリと異なるメモリに書き込まれたデータのうち、前記所定のアドレスのデータを指定して、前記各記憶部における共通のメモリを同期さ
せて指定したアドレスのデータを読み出す読出制御部と、前記読出制御部により読み出される複数のデータを多重化する多重化部と、を備え、前記書込制御部が、前記各メモリを循環的に切り換えてデータを書き込み、書込タイミングと読出タイミングとが同期している場合に、直前のフレームにおけるデータを保持したメモリを、書込対象のメモリとし、前記読出制御部が、前記各メモリを循環的に切り換えてデータを読み出し、書込タイミングと読出タイミングとが同期している場合に、直前のフレームにおけるデータを書き込んだメモリを、読出対象のメモリとするものである。
【発明の効果】
【０００８】
開示の多重化伝送装置は、記憶部のメモリに対する書込タイミングと読出タイミングとが非同期な場合であっても、複数の伝送路からのデータの時間関係を一致させた多重化データを生成することができるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
（本発明の第１の実施形態）
図１は本実施形態に係る多重化伝送装置の一実施例における概略構成を示すブロック図、図２は図１に示す多重化伝送装置の処理動作の一例を説明するためのタイムチャート、図３は図１に示す多重化伝送装置の処理動作の他の例を説明するためのタイムチャート、図４は図１に示す多重化伝送装置の処理動作のさらに他の例を説明するためのタイムチャート、図５は書込タイミングに対する読出タイミングの位相差の限界を説明するための説明図である。
【００１０】
多重化伝送装置１００は、端末装置２００からのフレーム単位のデータ（端末データ）が伝送路を介して入力されるインターフェース部（以下、端末インターフェース部１と称す）を、装置仕様で決められた数だけ有する。
【００１１】
なお、端末装置２００からの端末データは、通信規格であるＳＯＮＥＴ（Synchronous Optical Network）を、国際電気通信連合・電気通信標準化セクタ（ＩＴＵ−ＴＳ）がＳＤＨ（Synchronous Digital Hierarchy）として標準化した、光ファイバーを用いた高速デジタル通信方式の国際規格（ＳＯＮＥＴ／ＳＤＨ）に沿ったデータであり、一定のフレーム単位で伝送される。
【００１２】
端末インターフェース部１は、各端末装置２００のプロトコルに対応し、電気変換を行なう部分であり、後述するクロスコネクト部１０に端末データを出力する。
【００１３】
クロスコネクト部１０は、各端末インターフェース部１に対応して、記憶部２、フレーム位相検出部３及び書込制御部４をそれぞれ備え、全ての記憶部２に対して共通の読出制御部５及び多重化部６を備える。すなわち、クロスコネクト部１０は、端末データを格納する記憶部２を備え、この記憶部２の書き込み又は読み出しを制御することにより、タイムスロット変換を行なうものである。
【００１４】
記憶部２は、端末インターフェース部１を介して入力される一の伝送路からのフレーム単位の端末データに対して、少なくとも３個のメモリ（第１のメモリ２１、第２のメモリ２２、第３のメモリ２３）をバッファとする。
【００１５】
なお、本発明の理解を容易にするために、本実施形態に係る多重化伝送装置１００は、クロスコネクト部１０内のメモリを３個とした場合について説明するが、メモリが３個以上であれば、本実施形態に係る多重化伝送装置１００の作用効果を奏することができる。特に、クロスコネクト部１０内のメモリの個数を３個とすることで、最低限のメモリによるコストの削減及び実装面積の削減を図ることができるので好ましい。
【００１６】
フレーム位相検出部３は、端末インターフェース部１を介して入力される一の伝送路からのフレーム単位の端末データに対して、各フレームの位相を検出し、後述する書込制御部４に出力する。また、フレーム位相検出部３は、記憶部２の各メモリにデータを書き込むタイミング（以下、書込タイミングと称す）を生成し、後述する書込制御部４に出力する。
【００１７】
書込制御部４は、カウンタの機能を有し、フレーム位相検出部３により検出される各フレームの位相に基づき、当該一のフレームを構成する複数のデータを各フレームの先頭から順番にカウントする。そして、書込制御部４は、計数値をアドレス（書込アドレス）として設定し、フレーム位相検出部３により生成された書込タイミングに合わせて、記憶部２の各メモリに対応させて各フレームの端末データを順次書き込む。
【００１８】
特に、書込制御部４は、書込タイミングの初期の立上げ時から、第１のメモリ２１、第２のメモリ２２、第３のメモリ２３、第１のメモリ２１、・・・、というように、記憶部２の各メモリを固定的に切り換えて、端末データを書き込んでいくものとする。
【００１９】
読出制御部５は、記憶部２における書き込み中のメモリと異なるメモリに書き込まれたデータのうち、所定のアドレス（読出アドレス）のデータを指定し、各端末インターフェース部１に対応する各記憶部２における該当するメモリから同期させて読み出す。また、読出制御部５は、後述する多重化部６を制御する。
【００２０】
なお、読出制御部５は、ＡＣＭ（Access Control Memory）に対応するものであり、ＡＣＭのメモリに記憶されるネットワーク設定で決められた順番で、記憶部２のメモリを読み出すものである。また、所定の読出アドレスは、多重化伝送装置１００外部の図示しないカウンタによって指示され、多重化伝送装置１００内の基準タイミングが与えられえる。
【００２１】
特に、読出制御部５は、記憶部２の各メモリからデータを読み出すタイミング（以下、読出タイミングと称す）の初期の立上げ時に、記憶部２の第３のメモリ２３からデータを読み出すものとする。そして、読出制御部５は、書込タイミング時に、書込タイミングと読出タイミングとの同期又は非同期の状態を判断し、同期又は非同期の状態に応じた、データを読み出す記憶部２のメモリを設定する。
【００２２】
すなわち、書込タイミングと読出タイミングとが同期している場合には、データを読み出す記憶部２のメモリを、直前のフレームにおける端末データを書き込んだメモリに対応させる。これにより、ダブルバッファ構造のクロスコネクトにおける時間スイッチと同一の遅延時間において、クロスコネクトを機能させることができるという作用効果を奏する。また、書込タイミングと読出タイミングとが非同期の場合には、次の読出しタイミングにおける端末データを読み出す記憶部２のメモリを、現時点の書込タイミングに対する直前のフレームにおける端末データを書き込んだメモリに対応させる。
【００２３】
多重化部６は、読出制御部５により読み出される複数のデータを多重化して、出力側の伝送路３００とのインターフェースであるインターフェース部（以下、伝送路インターフェース部７と称す）に多重化データを出力する。
【００２４】
伝送路インターフェース部７は、多重化伝送装置１００に対応する電気変換や光変換等を行なう部分であり、伝送路３００に多重化データを出力する。
【００２５】
つぎに、本実施形態に係る多重化伝送装置の処理動作について、図２、図３及び図４を用いて説明する。
なお、本発明の理解を容易にするために、多重化伝送装置１００は、２つの端末装置２００から端末データがそれぞれ入力される場合について説明するが、多重化伝送装置１００に接続される端末装置２００の数に依存することなく、同様の作用効果を奏するものである。
【００２６】
また、以下の説明においては、２つの端末装置２００を、第１の端末装置２００ａと第２の端末装置２００ｂとして説明する。また、第１の端末装置２００ａに対応する多重化伝送装置１００の各構成要素については、符号の末尾にａを付加し、第２の端末装置２００ｂに対応する多重化伝送装置１００の各構成要素については、符号の末尾にｂを付加して説明する。
【００２７】
また、図２、図３及び図４は、第１の端末装置２００ａに対応する、第１の書込タイミング、第１の端末データ、第１の書込バッファ面（記憶部２ａの書込対象のメモリ）、第１の読出タイミング、第１の読出バッファ面（記憶部２ａの読出対象のメモリ）、及び、第１の読出データを、上から順に示している。
【００２８】
同様に、図２、図３及び図４は、第２の端末装置２００ｂに対応する、第２の書込タイミング、第２の端末データ、第２の書込バッファ面（記憶部２ｂの書込対象のメモリ）、第２の読出タイミング、第２の読出バッファ面（記憶部２ｂの読出対象のメモリ）、及び、第２の読出データを、上から順に示している。
【００２９】
また、図２、図３及び図４において、第１の端末装置２００ａに対応する第１の読出データと第２の端末装置２００ｂに対応する第２の読出データとを多重化した多重化データを、最下部に示している。
【００３０】
さらに、図２、図３及び図４においては、第１の端末装置２００ａ及び第２の端末装置２００ｂに対応する、読出タイミングをそれぞれ示しているが、これらの読出タイミングは、読出制御部５で制御される多重化伝送装置１００内で共通する基準タイミングである。
また、図２、図３及び図４に示す書込バッファ面は、Ａ面が第１のメモリ２１に相当し、Ｂ面が第２のメモリ２２に相当し、Ｃ面が第３のメモリ２３に相当する。
【００３１】
また、図２、図３及び図４においては、第１の端末装置２００ａからの端末データのうち、データｄ１１、ｄ１２、ｄ１３、ｄ１４、ｄ１５及びｄ１６に対して、時間スイッチ（ＴＳＷ：Time Switch）する例を示している。また、第２の端末装置２００ｂからの端末データのうち、データｄ２１、ｄ２２、ｄ２３、ｄ２４、ｄ２５及びｄ２６に対して、時間スイッチする例を示している。
【００３２】
すなわち、書込制御部４ａからの書込アドレス及び読出制御部５ａからの読出アドレスにそれぞれ対応するデータがｄ１１、ｄ１２、ｄ１３、ｄ１４、ｄ１５及びｄ１６である。また、書込制御部４ｂからの書込アドレス及び読出制御部５ｂからの読出アドレスにそれぞれ対応するデータがｄ２１、ｄ２２、ｄ２３、ｄ２４、ｄ２５及びｄ２６である。
【００３３】
まず、図２に示すように、２つの端末装置２００からの端末データによるフレームの位相が同期して多重化伝送装置１００に入力された場合であり、記憶部２の各メモリに対する書込タイミングと読出タイミングとが非同期の場合について説明する。
ここで、第１の端末装置２００ａからの第１の端末データに対応する多重化伝送装置１００の処理動作について説明する。
【００３４】
端末インターフェース部１ａは、第１の端末装置２００ａからのフレーム単位（図２に示す第１の端末データにおける、＃１，＃２，＃３，＃４，＃５，＃６に相当）の第１の端末データを受信し、所定の電気信号に変換して、記憶部２ａに向けて出力する。
【００３５】
フレーム位相検出部３ａは、各フレームの位相を検出し、各フレームにおける先頭の第１の端末データに基づき、書込タイミング（図２に示す第１の書込タイミングに相当）を生成して、書込制御部４ａに出力する。
【００３６】
書込制御部４ａは、各フレームにおける所定の書込アドレスを指定し、第１の書込タイミングに基づき、記憶部２ａの各メモリに対応させて、指定した書込アドレスの第１の端末データを順次書き込む。ここでは、第１フレーム＃１に対応する書込バッファ面はＡ面（第１のメモリ２１ａに相当）であり、データｄ１１を書き込むことになる。また、第２フレーム＃２に対応する書込バッファ面はＢ面（第２のメモリ２２ａに相当）であり、データｄ１２を書き込むことになる。また、第３フレーム＃３に対応する書込バッファ面はＣ面（第３のメモリ２３ａに相当）であり、データｄ１３を書き込むことになる。
このように、書込制御部４ａは、各フレームに対応して書込バッファ面を切り替え、対応する第１の端末データを書き込むことになる。
【００３７】
読出制御部５は、各フレームにおける所定の読出アドレスを指定し、基準タイミング（図２に示す第１の読出タイミングに相当）に基づき、記憶部２ａの各メモリに対応させて、指定した読出アドレスの第１の端末データを順次読み出す。特に、図２は、記憶部２の各メモリに対する書込タイミングと読出タイミングとが非同期の場合を説明する図であり、フレーム位相検出部３により生成する書込タイミングと基準タイミングとが非同期である。
【００３８】
なお、書込バッファ面がＢ面（第２のメモリ２２ａに相当）の場合に、読出バッファ面がＣ面（第３のメモリ２３ａに相当）又はＡ面（第１のメモリ２１ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＢ面にデータｄ１２が書き込まれているときに、読出バッファのＡ面からｄ１１が読み出されている。
【００３９】
また、書込バッファ面がＣ面（第３のメモリ２３ａに相当）の場合に、読出バッファ面がＡ面（第１のメモリ２１ａに相当）又はＢ面（第２のメモリ２２ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＣ面にデータｄ１３が書き込まれているときに、読出バッファのＢ面からｄ１２が読み出されている。
【００４０】
また、書込バッファ面がＡ面（第１のメモリ２１ａに相当）の場合に、読出バッファ面がＢ面（第２のメモリ２２ａに相当）又はＣ面（第３のメモリ２３ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＡ面にデータｄ１４が書き込まれているときに、読出バッファのＣ面からｄ１３が読み出されている。
このように、読出制御部５は、各フレームに対応して読出バッファ面を切り替え、対応する第１の端末データを読み出すことになる。
【００４１】
つぎに、第２の端末装置２００ｂからの第２の端末データに対応する多重化伝送装置１００の処理動作について説明する。
端末インターフェース部１ｂは、第２の端末装置２００ｂからのフレーム単位（図２に示す第２の端末データにおける、＃１，＃２，＃３，＃４，＃５，＃６に相当）の第２の端末データを受信し、所定の電気信号に変換して、記憶部２ｂに向けて出力する。
【００４２】
フレーム位相検出部３ｂは、各フレームの位相を検出し、各フレームにおける先頭の第２の端末データに基づき、書込タイミング（図２に示す第２の書込タイミングに相当）を生成して、書込制御部４ｂに出力する。特に、図２は、２つの端末装置２００からの端末データによるフレームの位相が同期して多重化伝送装置１００に入力された場合を説明する図であり、フレーム位相検出部３ａ及びフレーム位相検出部３ｂにより生成する書込タイミングが同期する。
【００４３】
書込制御部４ｂは、各フレームにおける所定の書込アドレスを指定し、第２の書込タイミングに基づき、記憶部２ｂの各メモリに対応させて、指定した書込アドレスの第２の端末データを順次書き込む。ここでは、第１フレーム＃１に対応する書込バッファ面はＡ面（第１のメモリ２１ｂに相当）であり、データｄ２１を書き込むことになる。また、第２フレーム＃２に対応する書込バッファ面はＢ面（第２のメモリ２２ｂに相当）であり、データｄ２２を書き込むことになる。また、第３フレーム＃３に対応する書込バッファ面はＣ面（第３のメモリ２３ｂに相当）であり、データｄ２３を書き込むことになる。
このように、書込制御部４ｂは、各フレームに対応して書込バッファ面を切り替え、対応する第２の端末データを書き込むことになる。
【００４４】
読出制御部５は、各フレームにおける所定の読出アドレスを指定し、基準タイミング（図２に示す第２の読出タイミングに相当）に基づき、記憶部２ｂの各メモリに対応させて、指定した読出アドレスの第２の端末データを順次読み出す。
【００４５】
なお、書込バッファ面がＢ面（第２のメモリ２２ｂに相当）の場合に、読出バッファ面がＣ面（第３のメモリ２３ｂに相当）又はＡ面（第１のメモリ２１ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＢ面にデータｄ２２が書き込まれているときに、読出バッファのＡ面からｄ２１が読み出されている。
【００４６】
また、書込バッファ面がＣ面（第３のメモリ２３ｂに相当）の場合に、読出バッファ面がＡ面（第１のメモリ２１ｂに相当）又はＢ面（第２のメモリ２２ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＣ面にデータｄ２３が書き込まれているときに、読出バッファのＢ面からｄ２２が読み出されている。
【００４７】
また、書込バッファ面がＡ面（第１のメモリ２１ｂに相当）の場合に、読出バッファ面がＢ面（第２のメモリ２２ｂに相当）又はＣ（第３のメモリ２３ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図２においては、書込バッファのＡ面にデータｄ２４が書き込まれているときに、読出バッファのＣ面からｄ２３が読み出されている。
このように、読出制御部５は、各フレームに対応して読出バッファ面を切り替え、対応する第２の端末データを読み出すことになる。
【００４８】
そして、多重化部６は、読出制御部５により、記憶部２ａから読み出された第１の端末データと記憶部２ｂから読み出された第２の端末データとを多重化して、伝送路インターフェース部７に多重化データを出力する。
【００４９】
なお、時間スイッチすべき端末データは、第１の端末装置２００ａからの第１の端末データがフレームの前半においてスイッチされ、第２の端末装置２００ｂからの第２の端末データがフレームの後半においてスイッチされる。
【００５０】
ここで、第１の端末装置２００ａからの第１の端末データ及び第２の端末装置２００ｂからの第２の端末データをスイッチ多重するタイミングが、例えば、第１の読出タイミング及び第２の読出タイミングの第３フレーム目にする場合を考える。
【００５１】
この場合に、第１の読出バッファ及び第２の読出バッファ面は共にＡ面であり、読み出すデータが、第２の端末データにおける第１フレーム目のデータ(ｄ２１)と第１の端末データにおける第１フレーム目のデータ(ｄ１１)となる。
【００５２】
したがって、第１の端末データと第２の端末データとは、同一のフレームを構成（時間ペアが一致）して多重化され、異なる端末装置２００からの端末データの時間関係を一致させて伝送させることができる。
【００５３】
なお、図３に示すように、２つの端末装置２００からの端末データによるフレームの位相が同期して多重化伝送装置１００に入力された場合であり、記憶部２の各メモリに対する書込タイミングと読出タイミングとが同期する場合についても、図２の場合と同様の考え方であるので、ここでの説明は省略する。
【００５４】
特に、図３においては、記憶部２の各メモリに対する書込タイミングと読出タイミングとが同期する場合を説明する図であり、フレーム位相検出部３により生成する書込タイミングと基準タイミングとが同期する。
【００５５】
また、図３においては、２つの端末装置２００からの端末データによるフレームの位相が同期して多重化伝送装置１００に入力された場合を説明する図であり、フレーム位相検出部３ａ及びフレーム位相検出部３ｂにより生成する書込タイミングが同期する。
【００５６】
つぎに、図４に示すように、２つの端末装置２００からのデータによるフレームの位相が非同期で多重化伝送装置１００に入力された場合であり、記憶部２の各メモリに対する書込タイミングと読出タイミングとが非同期の場合について説明する。
【００５７】
まず、第１の端末装置２００ａからの第１の端末データに対応する多重化伝送装置１００の処理動作について説明する。
端末インターフェース部１ａは、第１の端末装置２００ａからのフレーム単位（図４に示す第１の端末データにおける、＃１，＃２，＃３，＃４，＃５，＃６に相当）の第１の端末データを受信し、所定の電気信号に変換して、記憶部２ａに向けて出力する。
【００５８】
フレーム位相検出部３ａは、各フレームの位相を検出し、各フレームにおける先頭の第１の端末データに基づき、書込タイミング（図４に示す第１の書込タイミングに相当）を生成して、書込制御部４ａに出力する。
【００５９】
書込制御部４ａは、各フレームにおける所定の書込アドレスを指定し、第１の書込タイミングに基づき、記憶部２ａの各メモリに対応させて、指定した書込アドレスの第１の端末データを順次書き込む。ここでは、第１フレーム＃１に対応する書込バッファ面はＣ面（第３のメモリ２３ａに相当）であり、データｄ１１を書き込むことになる。また、第２フレーム＃２に対応する書込バッファ面はＡ面（第１のメモリ２１ａに相当）であり、データｄ１２を書き込むことになる。また、第３フレーム＃３に対応する書込バッファ面はＢ面（第２のメモリ２２ａに相当）であり、データｄ１３を書き込むことになる。
このように、書込制御部４ａは、各フレームに対応して書込バッファ面を切り替え、対応する第１の端末データを書き込むことになる。
【００６０】
読出制御部５は、各フレームにおける所定の読出アドレスを指定し、基準タイミング（図４に示す第１の読出タイミングに相当）に基づき、記憶部２ａの各メモリに対応させて、指定した読出アドレスの第１の端末データを順次読み出す。特に、図４は、記憶部２の各メモリに対する書込タイミングと読出タイミングとが非同期の場合を説明する図であり、フレーム位相検出部３により生成する書込タイミングと基準タイミングとが非同期である。
【００６１】
なお、書込バッファ面がＡ面（第１のメモリ２１ａに相当）の場合に、読出バッファ面がＢ面（第２のメモリ２２ａに相当）又はＣ面（第３のメモリ２３ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＡ面にデータｄ１２が書き込まれているときに、読出バッファのＣ面からｄ１１が読み出されている。
【００６２】
また、書込バッファ面がＢ面（第２のメモリ２２ａに相当）の場合に、読出バッファ面がＣ面（第３のメモリ２３ａに相当）又はＡ面（第１のメモリ２１ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＢ面にデータｄ１３が書き込まれているときに、読出バッファのＡ面からｄ１２が読み出されている。
【００６３】
また、書込バッファ面がＣ面（第３のメモリ２３ａに相当）の場合に、読出バッファ面がＡ面（第１のメモリ２１ａに相当）又はＢ面（第２のメモリ２２ａに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＣ面にデータｄ１４が書き込まれているときに、読出バッファのＢ面からｄ１３が読み出されている。
このように、読出制御部５は、各フレームに対応して読出バッファ面を切り替え、対応する第１の端末データを読み出すことになる。
【００６４】
つぎに、第２の端末装置２００ｂからの第２の端末データに対応する多重化伝送装置１００の処理動作について説明する。
端末インターフェース部１ｂは、第２の端末装置２００ｂからのフレーム単位（図４に示す第２の端末データにおける、＃１，＃２，＃３，＃４，＃５，＃６に相当）の第２の端末データを受信し、所定の電気信号に変換して、記憶部２ｂに向けて出力する。
【００６５】
フレーム位相検出部３ｂは、各フレームの位相を検出し、各フレームにおける先頭の第２の端末データに基づき、書込タイミング（図４に示す第２の書込タイミングに相当）を生成して、書込制御部４ｂに出力する。特に、図４は、２つの端末装置２００からの端末データによるフレームの位相が非同期で多重化伝送装置１００に入力された場合を説明する図であり、フレーム位相検出部３ａ及びフレーム位相検出部３ｂにより生成する書込タイミングが非同期である。
【００６６】
書込制御部４ｂは、各フレームにおける所定の書込アドレスを指定し、第２の書込タイミングに基づき、記憶部２ｂの各メモリに対応させて、指定した書込アドレスの第２の端末データを順次書き込む。ここでは、第１フレーム＃１に対応する書込バッファ面はＣ面（第３のメモリ２３ｂに相当）であり、データｄ２１を書き込むことになる。また、第２フレーム＃２に対応する書込バッファ面はＡ面（第１のメモリ２１ｂに相当）であり、データｄ２２を書き込むことになる。また、第３フレーム＃３に対応する書込バッファ面はＢ面（第２のメモリ２２ｂに相当）であり、データｄ２３を書き込むことになる。
このように、書込制御部４ｂは、各フレームに対応して書込バッファ面を切り替え、対応する第２の端末データを書き込むことになる。
【００６７】
読出制御部５は、各フレームにおける所定の読出アドレスを指定し、基準タイミング（図４に示す第２の読出タイミングに相当）に基づき、記憶部２ｂの各メモリに対応させて、指定した読出アドレスの第２の端末データを順次読み出す。
【００６８】
なお、書込バッファ面がＡ面（第１のメモリ２１ｂに相当）の場合に、読出バッファ面がＢ面（第２のメモリ２２ｂに相当）又はＣ（第３のメモリ２３ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＡ面にデータｄ２２が書き込まれているときに、読出バッファのＣ面からｄ２１が読み出されている。
【００６９】
また、書込バッファ面がＢ面（第２のメモリ２２ｂに相当）の場合に、読出バッファ面がＣ面（第３のメモリ２３ｂに相当）又はＡ面（第１のメモリ２１ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＢ面にデータｄ２３が書き込まれているときに、読出バッファのＡ面からｄ２２が読み出されている。
【００７０】
また、書込バッファ面がＣ面（第３のメモリ２３ｂに相当）の場合に、読出バッファ面がＡ面（第１のメモリ２１ｂに相当）又はＢ面（第２のメモリ２２ｂに相当）となるように、書込バッファ面と読出バッファ面とを対応させている。図４においては、書込バッファのＣ面にデータｄ２４が書き込まれているときに、読出バッファのＢ面からｄ２３が読み出されている。
このように、読出制御部５は、各フレームに対応して読出バッファ面を切り替え、対応する第２の端末データを読み出すことになる。
【００７１】
そして、多重化部６は、読出制御部５により、記憶部２ａから読み出された第１の端末データと記憶部２ｂから読み出された第２の端末データとを多重化して、伝送路インターフェース部７に多重化データを出力する。
【００７２】
なお、時間スイッチすべき端末データは、第１の端末装置２００ａからの第１の端末データがフレームの前半においてスイッチされ、第２の端末装置２００ｂからの第２の端末データがフレームの後半においてスイッチされる。
【００７３】
ここで、第１の端末装置２００ａからの第１の端末データ及び第２の端末装置２００ｂからの第２の端末データをスイッチ多重するタイミングが、例えば、第１の読出タイミング及び第２の読出タイミングの第３フレーム目にする場合を考える。
【００７４】
この場合に、第１の読出バッファ及び第２の読出バッファ面は共にＣ面であり、読み出すデータが、第２の端末データにおける第１フレーム目のデータ(ｄ２１)と第１の端末データにおける第１フレーム目のデータ(ｄ１１)となる。
【００７５】
したがって、第１の端末データと第２の端末データとは、同一のフレームを構成（時間ペアが一致）して多重化され、異なる端末装置２００からの端末データの時間関係を一致させて伝送させることができる。
【００７６】
なお、各記憶部２に３個のメモリを設けてなる多重化伝送装置１００は、図５に示すように、書込タイミングに対する読出タイミングの位相差に、書込側の全ての書込対象面と読出対象面とが一致しないことを条件とする許容範囲が存在する。
【００７７】
すなわち、読出タイミングは、各記憶部２のメモリ（ここでは、第１の書込バッファ面、第２の書込バッファ面）に対する書込タイミングのうち、最も遅い書込タイミング（ここでは、第２の書込バッファ面のＡ面とＢ面との境界におけるタイミング）に対して、同一又は遅いタイミングとする必要がある。
【００７８】
そのうえ、読出タイミングは、各記憶部２のメモリ（ここでは、第１の書込バッファ面、第２の書込バッファ面）に対する書込タイミングのうち、最も早い書込タイミング（ここでは、第１の書込バッファ面のＡ面とＢ面との境界におけるタイミング）から１フレーム後のタイミング（ここでは、第１の書込バッファ面のＢ面とＣ面との境界におけるタイミング）に対して同一又は早いタイミングとする必要がある。
【００７９】
つぎに、本実施形態に係る多重化伝送装置１００の特徴である、ＦＩＦＯを内蔵することなく、各記憶部２のメモリを３個以上にしたことによる有利な効果を説明するために、各記憶部２のメモリを２個としたダブルバッファ構造と比較して説明する。
【００８０】
図６は比較例１に係る多重化伝送装置の概略構成を示すブロック図、図７は図６に示す多重化伝送装置の処理動作の一例を説明するためのタイムチャートである。図６及び図７において、図１〜図５と同じ符号は、同一又は相当部分を示し、その説明を省略する。
【００８１】
なお、比較例１は、本実施形態に係る多重化伝送装置１００の構成に対して、図６に示すように、後述するＦＩＦＯ部８を備え、各記憶部２のメモリが２個であるダブルバッファ構造とし、フレーム位相検出部３を備えていない構成の多重化伝送装置１０１とする。
【００８２】
ＦＩＦＯ部８は、端末インターフェース部１と記憶部２との間に配設される。また、ＦＩＦＯ部８は、端末インターフェース部１による端末タイミング（端末装置２００から与えられるタイミング）で出力した端末データを一旦保持し、多重化伝送装置１０１外部の図示しない制御装置による装置タイミングで端末データを記憶部２に出力する。
【００８３】
また、ＦＩＦＯ部８は、複数の端末装置２００からの端末データにより構成されるフレーム間の位相を同期させて、クロスコネクト部１０の各記憶部２に出力するように、図示しない制御装置によってタイミング調整される。
【００８４】
すなわち、ＦＩＦＯ部８は、フレーム位相が非同期である第１の端末装置２００ａ及び第２の端末装置２００ｂからの端末データが端末インターフェース部１に入力された場合であっても、第１の書込タイミングと第２の書込タイミングとを同期させることができる。
【００８５】
なお、第１の書込タイミングと第２の書込タイミングとが非同期の場合には、記憶部２の２個のメモリに対して、書込対象のメモリと読出対象のメモリとが重複してしまうことになり、クロスコネクトを機能させることができない。このため、記憶部２のメモリが２個の場合には、ＦＩＦＯ部８が必須の構成要素である。
【００８６】
また、多重化伝送装置１０１は、書込制御部４に対する書込アドレスの指定及び書込タイミングの制御並びに読出制御部５に対する読出アドレスの指定及び読出タイミングの制御が、図示しない制御装置による装置タイミングにより与えられる。
【００８７】
また、多重化伝送装置１０１は、装置内タイミングにより、ＦＩＦＯ部８から端末データを読み出し、それと同時に、クロスコネクト部１０の記憶部２の各メモリに書き込む。書込制御部４及び読出制御部５は、装置タイミングで制御され、メモリＡに書き込んでいるときにメモリＢから読み出すように交互に制御される。
【００８８】
つぎに、比較例１に係る多重化伝送装置１０１の問題点について説明する。
図７に示すように、記憶部２の各メモリに対する書込タイミングと読出タイミングとが非同期の場合に、以下のような問題点が生じることになる。
【００８９】
なお、図７における各項目におけるタイムチャートの説明は、前述した図２を用いた説明と同様の考え方であるので、ここでの説明は省略する。以下、図７に示す多重化データにおけるタイムチャートについて説明する。
【００９０】
ここで、第１の端末装置２００ａからの第１の端末データ及び第２の端末装置２００ｂからの第２の端末データをスイッチ多重するタイミングが、例えば、第１の読出タイミング及び第２の読出タイミングの第３フレーム目にする場合を考える。
【００９１】
この場合に、第２の読出バッファ面はＡ面であり、読み出すデータが、第２の端末データにおける第１フレーム目のデータ(ｄ２１)となる。これに対し、第１の読出バッファはＢ面であり、読み出すデータが、第１の端末データにおける第２フレーム目のデータ(ｄ１２)となる。
【００９２】
したがって、多重化伝送装置１０１においては、同一のフレーム内に、第２の端末データとして前段のフレームのデータが入り、第１の端末データとして後段のフレームのデータが入ることになる。すなわち、多重化伝送装置１０１は、異なる端末装置２００からの端末データの時間関係がずれた多重化データを伝送することがわかる。このように、時間関係がずれた多重化データを伝送することは、各フレームのデータを組み立て、元データに復元する場合に、各データを配列させる順番が変わり、元データに復元できない可能性があるという問題点がある。
【００９３】
以上のように、本実施形態に係る多重化伝送装置１００においては、記憶部２のメモリに対する書込タイミングと読出タイミングとが非同期な場合であっても、複数の端末装置２００間の端末データの時間関係を一致させた多重化データを生成することができる。
【００９４】
また、書込制御部４が２フレームに跨って２つのメモリにデータを書き込む間に、読出出制御部５が残りのメモリからデータを読み出すことができ、書込タイミングと読出タイミングとが非同期の場合であっても、クロスコネクトを正常に機能させることができる。
特に、多重化伝送装置１００は、クロスコネクト部１０の各記憶部２のメモリに対する書込タイミングを同期させる必要がないために、クロスコネクト部１０の前段にＦＩＦＯ部８を配設する必要がなく、コスト及び実装面積の削減を実現することができる。
【００９５】
［付記］  上記実施形態に関し、更に以下の付記を開示する。
（付記１）  複数の伝送路からのフレーム単位のデータを多重化して単一の伝送路に出力する多重化伝送装置において、前記複数の伝送路の各伝送路に対応して少なくとも３個のメモリを設けてなり、当該少なくとも３個のメモリが各伝送路を伝送するフレーム単位のデータを順次格納する記憶部と、前記複数の伝送路の各伝送路に対応して配設され、当該各伝送路を伝送するフレーム単位のデータに対して、当該各フレームの位相を検出するフレーム位相検出部と、前記複数の伝送路の各伝送路に対応して配設され、前記フレーム位相検出部により検出される各フレームの位相に基づき、当該一のフレームを構成する複数のデータを各フレームの先頭から順番にカウントし、計数値をアドレスとして設定して、前記記憶部の各メモリに対応させて各フレームのデータを順次書き込む書込制御部と、前記記憶部における書き込み中のメモリと異なるメモリに書き込まれたデータのうち、前記所定のアドレスのデータを指定して、前記各記憶部における共通のメモリを同期させて指定したアドレスのデータを読み出す読出制御部と、前記読出制御部により読み出される複数のデータを多重化する多重化部と、を備えていることを特徴とする多重化伝送装置。
【００９６】
（付記２）  前記各記憶部が、３個のメモリからなり、前記読出制御部が、前記各記憶部における読出対象のメモリからのデータを読み出す読出タイミングを、前記各記憶部における書込対象のメモリに書き込む書込タイミングのうち最も遅い書込タイミングに対して同一又は遅いタイミングとし、かつ、前記各記憶部における書込対象のメモリに書き込む書込タイミングのうち最も早い書込タイミングから１フレーム後のタイミングに対して同一又は早いタイミングとすることを特徴とする多重化伝送装置。
【００９７】
（付記３）  前記読出制御部が、書込タイミングと読出タイミングとが同期している場合に、直前のフレームにおけるデータを書き込んだメモリを、読出対象のメモリとすることを特徴とする多重化伝送装置。
【００９８】
（付記４）  前記読出制御部が、書込タイミングと読出タイミングとが非同期の場合に、現時点の書込タイミングに対する直前のフレームにおけるデータを書き込んだメモリを、読出対象のメモリとすることを特徴とする多重化伝送装置。
【００９９】
（付記５）  前記３個のメモリが、書込、保持及び読出の各動作を循環的に実行され、前記書込制御部により前記３個のメモリのうち一のメモリを書込対象に切り換える書込タイミングに対して、前記読出制御部により当該一のメモリを読出対象に切り換える読出タイミングを、１フレーム後から２フレーム前までのタイミングにすることを特徴とする多重化伝送装置。
【図面の簡単な説明】
【０１００】
【図１】本実施形態に係る多重化伝送装置の一実施例における概略構成を示すブロック図である。
【図２】図１に示す多重化伝送装置の処理動作の一例を説明するためのタイムチャートである。
【図３】図１に示す多重化伝送装置の処理動作の他の例を説明するためのタイムチャートである。
【図４】図１に示す多重化伝送装置の処理動作のさらに他の例を説明するためのタイムチャートである。
【図５】書込タイミングに対する読出タイミングの位相差の限界を説明するための説明図である。
【図６】比較例１に係る多重化伝送装置の概略構成を示すブロック図である。
【図７】図６に示す多重化伝送装置の処理動作の一例を説明するためのタイムチャートである。
【符号の説明】
【０１０１】
１，１ａ，１ｂ      端末インターフェース部
２，２ａ，２ｂ      記憶部
３，３ａ，３ｂ      フレーム位相検出部
４，４ａ，４ｂ      書込制御部
５，５ａ，５ｂ      読出制御部
６      多重化部
７      伝送路インターフェース部
８      ＦＩＦＯ部
１０    クロスコネクト部
２１，２１ａ，２１ｂ    第１のメモリ
２２，２２ａ，２２ｂ    第２のメモリ
２３，２３ａ，２３ｂ    第３のメモリ
１００，１０１  多重化伝送装置
２００  端末装置
２００ａ  第１の端末装置
２００ｂ  第２の端末装置
３００  伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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