(57)【特許請求の範囲】
【請求項１】
強磁性体からなるソースと、  
強磁性体からなるドレインと、
前記ソース及び前記ドレインとショットキー接合を成す第１導電型の半導体層と、
前記半導体層に直接又は絶縁体層を介して、前記半導体層の電位を制御するように設けられたゲート電極と、
を備えるスピントランジスタにおいて、
前記半導体層上に設けられ、前記半導体層における前記ドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、前記ドレイン近傍の半導体層の電位を制御する新たなゲート電極を更に備えることを特徴とするスピントランジスタ。
【請求項２】
強磁性体からなるソースと、  
強磁性体からなるドレインと、
前記ソース及び前記ドレインとショットキー接合を成すｎ型の半導体層と、
前記半導体層に直接又は絶縁体層を介して、前記半導体層の電位を制御するように設けられたゲート電極と、
を備えるスピントランジスタにおいて、
前記半導体層内に設けられ、前記半導体層における前記ドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、前記ドレイン近傍の半導体層の電位を制御するｐ型不純物がドープされた半導体領域を更に備えることを特徴とするスピントランジスタ。
【請求項３】
強磁性体からなるソースと、  
強磁性体からなるドレインと、
前記ソース及び前記ドレインとショットキー接合を成すｐ型の半導体層と、
前記半導体層に直接又は絶縁体層を介して、前記半導体層の電位を制御するように設けられたゲート電極と、
を備えるスピントランジスタにおいて、
前記半導体層内に設けられ、前記半導体層における前記ドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、前記ドレイン近傍の半導体層の電位を制御するｎ型不純物がドープされた半導体領域を更に備えることを特徴とするスピントランジスタ。
【請求項４】
前記強磁性体は、ハーフメタル、Fe又はCoを含むものであることを特徴とする請求項１乃至３のいずれか１項に記載のスピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタに関する。
【背景技術】
【０００２】
近年、スピンエレクトロニクスに対する研究が注目されている。スピントランジスタは、新たな構造の記憶素子や、多機能の論理回路として利用することもでき、また、磁性体プロセスを用いて製造されることから、磁性素子の制御素子としての利用も考えられる。制御素子は強磁性体／非磁性体／強磁性体というスピンバルブ構造と呼ばれる薄膜の磁気抵抗効果を利用する。すなわち、一方の強磁性体の磁化方向を固定し、他方の強磁性体の磁化方向を平行、反平行に切れ変えたときの抵抗変化を利用するものである。磁気ヘッド等では非磁性体としてCu等の金属が使用される。また、スピントランジスタでの非磁性体としてSiやGaAs等の半導体を用いることが提案されているが、強磁性金属との電気抵抗率が４桁から6桁と大きく異なるため、強磁性金属と半導体との界面で電流のスピン分極率が著しく減衰し磁気抵抗効果が小さくなる。また、これは抵抗不整合の問題としてよく知られている。
【０００３】
そこで、この抵抗不整合の問題を解決するため様々な構造のスピントランジスタが提案されており、特に、特許文献１においては、強磁性体からなるソースとドレインとの間に非磁性の半導体チャネル層を設け、その半導体チャネル層上に、ゲート絶縁体層を介してゲート電極を設けたスピントランジスタが開示されている。このスピントランジスタにおいては、ソース及びドレインは半導体チャネル層にショットキー接触しているため、ソースと半導体チャネル層との界面及びドレインと半導体チャネル層との界面にはショットキーバリアというポテンシャル障壁が形成される。そのため、引用文献１に記載されたスピントランジスタは、そのショットキーバリアというポテンシャル障壁をトンネルバリアとして利用してトンネルによってキャリアを半導体チャネル層に注入することで、上述の抵抗不整合問題の解決を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ソースとドレインとの間の電圧が小さいとドレイン側にはトンネルバリアが残るが、ソースとドレインとの間の電圧がショットキーバリアより大きいとドレイン側のトンネルバリアが非常に小さくなり、実効的にトンネルバリアがなくなる。従って、上述の抵抗不整合の問題が非磁性の半導体層とドレインとの界面で生じ、ドレインに注入された電流のスピン分極率が低下し、そのため磁化反転による電流制御幅が著しく低下する。
【０００５】
本発明は上記事情を鑑みてなされたものであり、ドレインに注入されるキャリア量の低下及び磁化反転によるキャリア注入変化量の低下を抑制することができるスピントランジスタを提供することを課題とする。
【特許文献１】特開２００４−１１１９０４号公開
【課題を解決するための手段】
【０００６】
上述の問題を解決するため、本発明に係る第１のスピントランジスタは、強磁性体からなるソースと、強磁性体からなるドレインと、ソース及びドレインとショットキー接合を成す第１導電型の半導体層と、半導体層に直接又は絶縁体層を介して、半導体層の電位を制御するように設けられたゲート電極と、を備えるスピントランジスタにおいて、半導体層上に設けられ、半導体層におけるドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、ドレイン近傍の半導体層の電位を制御する新たなゲート電極を更に備えることを特徴とする。
本発明に係る第２のスピントランジスタは、強磁性体からなるソースと、強磁性体からなるドレインと、前記ソース及び前記ドレインとショットキー接合を成すｎ型の半導体層と、半導体層に直接又は絶縁体層を介して、半導体層の電位を制御するように設けられたゲート電極と、を備えるスピントランジスタにおいて、前記半導体層内に設けられ、前記半導体層における前記ドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、前記ドレイン近傍の半導体層の電位を制御するｐ型不純物がドープされた半導体領域を更に備えることを特徴とする。
本発明に係る第３のスピントランジスタは、強磁性体からなるソースと、強磁性体からなるドレインと、前記ソース及び前記ドレインとショットキー接合を成すｐ型の半導体層と、半導体層に直接又は絶縁体層を介して、半導体層の電位を制御するように設けられたゲート電極と、を備えるスピントランジスタにおいて、前記半導体層内に設けられ、前記半導体層における前記ドレイン側にキャリアがトンネル可能な厚さのショットキーバリアが形成されるよう、前記ドレイン近傍の半導体層の電位を制御するｎ型不純物がドープされた半導体領域を更に備えることを特徴とする。
【０００７】
本発明のスピントランジスタによれば、ゲート電極に加えてドレイン近傍の半導体層の電位を制御する制御手段（新たなゲート電極、ｐ型不純物がドープされた半導体領域、又は、ｎ型不純物がドープされた半導体領域）を更に備えることで、ドレイン側にキャリアがトンネルする程度の厚さのショットキーバリアを復活させ、ソース側から注入されたスピン分極した電流がそのスピン分極を保存したまま半導体層に伝導し、ショットキーバリアをトンネルして磁化方向がソースと同一向きであるドレインに流れ込むことが可能となる。その結果、抵抗不整合の問題は生じず、またドレインに注入される電流のスピン分極率の低下及び磁化反転による磁気抵抗変化量の低下を抑制することができる。
【０００８】
上述のように、制御手段が、ドレイン近傍の電位を制御する新たなゲート電極であることが好適である。
【０００９】
また、第１導電型の半導体層はｎ型の半導体層であり、前記制御手段はｐ型不純物がドープされた半導体領域であることが好適である。
【００１０】
これにより、ｐ型不純物がドープされた半導体領域の電位が下がり、ドレイン側のショットキーバリアからなるトンネルバリアを復活させ、ソース側からスピン分極された正孔がスピン分極を保存したまま、ショットキーバリアをトンネルして磁化方向がソースの磁化向きと同一向きであるドレインに流れ込むことが可能となる。
【００１１】
また、第１導電型の半導体層はｐ型の半導体層であり、制御手段がｎ型不純物でドープされた半導体領域であることが好適である。
【００１２】
これにより、ｎ型不純物でドープされた半導体領域の電位が上がり、ドレイン側のショットキーバリアからなるトンネルバリアを復活させ、ソース側からスピン分極された電子がスピン分極を保存したまま、ショットキーバリアをトンネルして磁化方向がソースの磁化向きと同一向きであるドレインに流れ込むことが可能となる。
【００１３】
また、本発明に係るスピントランジスタは、強磁性体としては、ハーフメタル、Fe又はCoFeを含むものであることが好適である。
【００１４】
これにより、アップスピン及びダウンスピンのいずれかの状態のキャリア（電子又は正孔）のみを選択的にソース側から注入して、ドレイン側から選択的に取り出すことが可能となる。
【発明の効果】
【００１５】
本発明のスピントランジスタによれば、ドレインに注入される電流の分極率の低下及び磁化反転による電流制御幅の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、実施形態に係るスピントランジスタについて説明する。なお、同一要素は同一符号を用いることとし、重複する説明は省略する。
（第1実施形態）
【００１７】
図１（a）は、第１実施形態のスピントランジスタ1の平面図である。図1（ｂ）は、図１（a）のＩｂ−Ｉｂ線に沿ったスピントランジスタ１の断面図である。また、図１（ｃ）は、スピントランジスタ１の回路図である。図１に示されるように、スピントランジスタ１は、ＳＯＩ（Si On Insulator）基板１Ａ、ソース２０、ドレイン３０、主ゲート電極４０、補助ゲート電極５０、チャネル層６６、及び電極パッド２２、３２を備える。
【００１８】
ＳＯＩ基板１Ａは支持基板１４、ＢＯＸ(Buried Oxide)層(酸化膜：絶縁体層)１２、及びＳＯＩ層１０が順次に積層された構造を有している。支持基板１４は、例えばｎ型Ｓｉからなるものであり、その厚さは６２５μｍである。ＢＯＸ層１２は、支持基板１４上に設けられている。ＢＯＸ層１２は、ＳｉＯ2からなるものであり、その厚さは０．１μｍである。ＳＯＩ層１０は、ＢＯＸ層１２上に設けられている。ＳＯＩ層１０は、例えばｐ型Ｓｉなどの半導体層からなるものであり、その厚さは０．０５μｍである。
【００１９】
ＳＯＩ層１０上には絶縁体層６０を介在させて電極パッド２２と電極パッド３２とが２００μｍの間隔をもって設けられている。絶縁体層６０は、例えばＳｉＯ２からなるものであり、その厚さは０．０３μｍである。電極パッド２２及び電極パッド３２は、Ｃｕからなるものであり、０．１５μｍの厚さの一辺が２００μｍである正方形を有している。
【００２０】
電極パッド２２と３２との間には強磁性体からなるソース２０及び強磁性体からなるドレイン３０が、チャネル長６２を隔てて設けられている。本実施形態において、チャネル長６２は５μｍであり、この５μｍはスピン拡散長以下である。ゲート電圧の印加によって形成される反転層（チャネル層）６６はＳＯＩ層１０の内の少なくともソース２０とドレイン３０との間に形成されており、チャネル層６６上には絶縁体層６０が設けられている。ソース２０は、電極パッド２２上からチャネル層６６の一端に至るまで形成されており、一部が電極パッド２２と電気的に接触し、他の部分はＳＯＩ層１０にショットキー接触している。同様に、ドレイン３０は電極パッド３２上からチャネル層６６の他端に至るまで形成されており、一部が電極パッド３２と電気的に接触し、他の部分はＳＯＩ層１０にショットキー接触している。ソース２０及びドレイン３０は、ＣｏＦｅなどの強磁性体から構成されており、その厚さは０．０２μｍである。
【００２１】
チャネル層６６上の絶縁体層６０上のドレイン３０近傍には、補助ゲート電極（新たなゲート電極：制御手段）５０が設けられている。なお、「ドレイン３０近傍」とは、ドレイン３０からの距離がチャネル長６２を二分割した値より小さいことを意味する。
【００２２】
補助ゲート電極５０は、チャネル長６２よりも短いゲート長を有し、補助ゲート電圧ＶＧＳ２を印加することで、チャネル層６６の電位を制御し、結果的にドレイン３０近傍にキャリアがトンネル可能な厚さのショットキーバリアを復活することができる。また、主ゲート電極４０はＳＯＩ基板１Ａの裏面に設けられている。
【００２３】
図１（ｃ）に示されるように、電極パッド２２、３２を介してソース２０とドレイン３０との間には一定の電圧ＶＤＳが印加され、電極パッド２２、４２を介してソース２０と主ゲート電極４０との間には主ゲート電圧ＶＧＳ１を印加する。また、電極パッド２２、５２を介して補助ゲート電極５０とソース２０との間には補助ゲート電圧ＶＧＳ２を印加する。主ゲート電圧ＶＧＳ１及び補助ゲート電圧ＶＧＳ２の印加の有無は主ゲート電極４０とソース２０との間に介在するスイッチＳＷ１と補助ゲート電極５０とソース２０との間に介在するスイッチＳＷ２によってそれぞれ決定される。
【００２４】
従来の半導体ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）においては、キャリアが発生する方をソースと定義しており、ゲート直下の半導体の導電型とは異なるのが通常である。しかし、本発明の実施形態のスピントランジスタにおいては、ＳＯＩ層１０の導電型に拘わらず、キャリア（電子又は正孔）がチャネル層６６に流れ込む方をソースとする。また、キャリアが正孔である場合には、抜けた電子のスピンと反対の向きを有するスピンを保持しているものとする。
【００２５】
次に、上述のスピントランジスタ１の動作について説明する。
【００２６】
図２及び図３は、図１に示したスピントランジスタ１の主ゲート電極４０上に位置するチャネル層６６及びこれに隣接するソース２０及びドレイン３０のエネルギーバンド図である。図２及び３においては、縦の正方向に大きいほどエネルギーが高く、縦の負方向に大きいほど電位が高い。なお、同図中のＥｃはＳＯＩ層１０の伝導体の下端のエネルギー準位、Ｅｖは価電子帯の上端のエネルギー準位を示している。
【００２７】
図２及び図３いずれにおいても、ｐ型のＳＯＩ層１０の一部の導電型が反転してなるチャネル層６６の導電型はｎ型であって、図１（ｃ）のスイッチＳＷ１を接続し、主ゲート電極４０に正電圧が印加されている。なお、図２はソース２０とドレイン３０との電圧ＶＤＳが低い場合におけるエネルギーバンド図であって、図３はソース２０とドレイン３０との電圧ＶＤＳが高い場合におけるエネルギーバンド図である。なお、図３は、図２と同じ箇所のエネルギーバンド図を表す。
【００２８】
原則として、ドレイン３０の磁化方向ＦＤを外部から制御することによって、スピントランジスタ１を流れる電流量を制御することができる。磁化方向ＦＳとＦＤとが同一に場合、ドレインに流れ込む電流（ドレイン電流）は大きく、逆方向の場合にはドレイン電流は小さい。ドレイン３０の磁化方向ＦＤは、別の経路から注入されるスピンによるスピン注入磁化反転によって制御することができる。本実施形態においては、ドレイン３０の磁化方向ＦＤはソース２０の磁化方向ＦＳと同一方向であるとする。
【００２９】
図１の主ゲート電極４０に図１（ｃ）のように正の主ゲート電圧ＶＧＳ１を印加すると、この正電位に対応して図２及び図３のようにチャネル長６２を含む領域内にｎ型のチャネル層６６が形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少するため、このポテンシャル障壁をトンネルしてＳＯＩ層１０のｎ型のチャネル層６６に流れ込む電子が増加する。このとき、ソース２０は強磁性体からなるため、ソース２０からチャネル層６６へ流れ込む電子のスピン方向はソース２０の磁化方向ＦＤと同一方向を有する。また、磁化方向ＦＳに平行なスピンの電子の状態密度と、反平行なスピンの電子の状態密度との比は、磁化方向ＦＳに平行な電子の数と、反平行な電子の数との比となる。
【００３０】
しかし、このチャネル層６６に流れ込んだ電子のドレイン３０への注入率は、ソース２０とドレイン３０との間の電圧ＶＤＳの大きさによって変化する。具体的に、図２及び図３の場合を比較しながら、以下詳説する。
【００３１】
まず、図２に示されるように、ソース２０とドレイン３０との間に印加される電圧ＶＤＳが低いと、ドレイン３０とチャネル層６６との間に形成されたショットキーバリアはその厚みが減少し、そのまま残存する。その結果、上述のソース２０側から流れ込んだ電子はチャネル層６６とドレイン３０との間に厚みが減少されたショットキーバリアを電子のスピン分極方向を保存しつつ、トンネルする。その結果、ドレイン３０の磁化方向ＦＤがソース２０の磁化方向ＦＳと同一である場合は、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。
【００３２】
これに対して、図３のように、ソース２０とドレイン３０との間に印加される電圧ＶＤＳが高い場合は、ドレイン３０とチャネル層６６との間のショットキーバリアが非常に小さくなり、実効的にトンネルバリアがなくなる。従って、電圧ＶＤＳが低い場合のように電子のスピン分極方向を保存しつつショットキーバリアをトンネルすることはできず、ドレイン３０内に拡散注入されるため、抵抗不整合の問題が非磁性のチャネル層６６とドレインとの界面で現れる。その結果、ドレイン３０に注入されるキャリア量が低下する。また、磁化方向ＦＤの反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることもできない。
【００３３】
図４は、スピントランジスタ１の図２及び図３と同じ箇所のエネルギーバンド図である。同図では、図１（ｃ）のスイッチＳＷ１を接続して主ゲートに正電圧の主ゲート電圧ＶＧＳ１を印加し、高い電圧ＶＤＳを印加し、且つ、スイッチＳＷ２を接続してドレイン３０近傍に位置する補助ゲート電極５０に正電圧の  補助ゲート電圧ＶＧＳ２を印加した状態を示している。
【００３４】
補助ゲート電極５０に正電圧の補助ゲート電圧ＶＧＳ２を印加すると、図４のように補助ゲート電極５０直下のＳＯＩ層１０の電位が上がる。これにより、実効的に消滅したドレイン３０側にキャリアがトンネル可能な厚さのショットキーバリアが形成され、ソース２０側からスピン分極された電子がスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルしてドレイン３０に流れ込むことが可能となる。従って、高い電圧ＶＤＳが印加された場合でも、抵抗不整合の現象が抑制され、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。
（第２実施形態）
【００３５】
図５（a）は、第２実施形態のスピントランジスタ２の平面図である。図５（ｂ）は、図５（a）のＶｂ−Ｖｂ線に沿ったスピントランジスタ２の断面図である。また、図５（ｃ）は、スピントランジスタ２の回路図である。スピントランジスタ２は、スピントランジスタ１に比べて、主ゲート電極４０がＳＯＩ基板１Ａの裏面ではなく、ソース２０及びドレイン３０が設けられたＳＯＩ基板１Ａ側に設けられている点において相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一または同様であるので、ここでは説明を省略する。
【００３６】
図５に示されるように、スピントランジスタ２においては、主ゲート電極４０は絶縁体層６４を介在して反転層（チャネル層）６６上に設けられた補助ゲート電極５０上に設けられている。また、主ゲート電極４０上には、主ゲート電圧ＶＧＳ１を印加するための電極パッド４２が設けられている。
【００３７】
本実施形態の補助ゲート電極５０の機能及び効果は上述したスピントランジスタ１の補助ゲート電極５０と同様であり、本実施形態のスピントランジスタ２の動作は上述したスピントランジスタ１の動作と同様である。  
（第３実施形態）
【００３８】
図６（a）は、第３実施形態のスピントランジスタ３の平面図である。図６（ｂ）は、図６（a）のＶＩｂ−ＶＩｂ線に沿ったスピントランジスタ３の断面図である。また、図６（ｃ）は、スピントランジスタ３の回路図である。スピントランジスタ３は、スピントランジスタ１に比べて、補助ゲート電極５０に替えてスピントランジスタ１のドレイン３０近傍のチャネル層６６内にｎ型不純物がドープされているｎ型領域（半導体領域：制御手段）６７を有する点で相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一または同様であるので、ここでは説明を省略する。
【００３９】
チャネル層６６のうちドレイン３０近傍の領域にｎ型不純物でドープされたｎ型領域６７を設けることで、そのｎ型領域６７の電位が他の領域と比べて増加する。その結果、ソース２０とドレイン３０との間の電圧ＶＤＳが高くなることで実効的に消滅したチャネル層６６とドレイン３０との間のショットキーバリアを復活することができる。従って、ソース２０側からスピン分極された電子がそのスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込むことが可能となる。その結果、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。
【００４０】
次に、上述のスピントランジスタ３の動作について説明する。
【００４１】
図６の主ゲート電極４０に正の主ゲート電圧ＶＧＳ１を印加すると、この正電位に対応してＳＯＩ層１０内にｎ型のチャネル層６６が形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少し、このポテンシャル障壁をトンネルしてｎ型のチャネル層６６に流れ込む電子が増加する。このとき、ソース２０は強磁性体からなるため、ソース２０からチャネル層６６へ流れ込む電子のスピン分極はソース２０の磁化方向ＦＳと同一方向を有する。
【００４２】
係る場合、ソース２０とドレイン３０との電圧ＶＤＳが低い場合には、図２のようにドレイン３０側のショットキーバリアが残るため、チャネル層６６に流れ込んだ電子はスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込む。一方、ソース２０とドレイン３０との電圧ＶＤＳが高い場合は、図３のように実効的にショットキーバリアがなくなるが、ドレイン３０近傍のｎ型不純物でドープされたｎ型領域６７の電位が部分的に上がるため、ショットキーバリアが復活され、チャネル層６６に流れ込んだ電子はスピン分極状態を保存した状態でドレイン３０にトンネルする。
（第４実施形態）
【００４３】
図７（a）は、第４実施形態のスピントランジスタ４の平面図である。図７（ｂ）は、図７（a）のＶＩＩｂ−ＶＩＩｂ線に沿ったスピントランジスタ４の断面図である。また、図７（ｃ）は、スピントランジスタ４の回路図である。スピントランジスタ４は、スピントランジスタ３に比べて、ＳＯＩ層１０の導電型がｎ型であり、反転層（チャネル層）６６の導電型がｐ型である点、及びチャネル層６６のうちドレイン３０近傍にｎ型不純物ではなくｐ型不純物がドープされているｐ型領域（半導体領域：制御手段）６８を有する点で相違する。その他の構成は、第４実施形態の半導体光素子３と同一または同様であるので、ここでは説明を省略する。
【００４４】
本実施形態のスピントランジスタ４においては、ソース２０からチャネル層６６に注入されたキャリアはスピン分極した正孔である。スピン分極した正孔はゲート電極に負電圧を印加したことで厚みが減少したショットキーバリアをトンネルしてソース２０からチャネル層６６に注入することができる。また、高い負の電圧ＶＤＳが印加され、実効的にドレイン３０側のショットキーバリアがなくなった場合であっても、ｐ型不純物でドーピングされているドレイン３０近傍のｐ型領域６８の電位が下がり、図８に示されるようにドレイン３０側のショットキーバリアが復活化できる。
【００４５】
従って、ソース２０方からショットキーバリアをトンネルして、ｐ型のチャネル層６６に流れ込んだ正孔がスピン分極状態をそのまま保った状態でドレイン３０側のショットキーバリアをトンネルしてドレイン３０に流れ込む（図８）。その結果、ドレイン３０に注入される正孔注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。
【００４６】
次に、上述のスピントランジスタ４の動作について説明する。
【００４７】
本実施形態のスピントランジスタ４においては、上述のようにスピントランジスタ３とはＳＯＩ層１０の導電型が逆である。また、図７（ｃ）で示すように、印加する電位の極性も逆である。すなわち、図７の主ゲート電極４０に負の主ゲート電圧ＶＧＳ１を印加すると、この負電位に対応してソース２０とドレイン３０との間にｐ型チャネルが形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少し、このポテンシャル障壁をトンネルしてｐ型のチャネル層６６に流れ込む正孔が増加する。このとき、図８に示されるように、ソース２０からチャネル層６６へ流れ込む正孔のスピンの向きはソース２０の磁化方向ＦＳと逆方向を有する。
【００４８】
係る場合、ソース２０とドレイン３０との電圧ＶＤＳが低い場合には、ドレイン３０側のショットキーバリアが残るため、チャネル層６６に流れ込んだ電子はスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込む。一方、ソース２０とドレイン３０との電圧ＶＤＳが高い場合は、実効的にショットキーバリアがなくなるが、ドレイン３０近傍のｐ型不純物でドープされたｐ型領域６８の電位が部分的に下がるため、ショットキーバリアが活性化され、チャネル層６６に流れ込んだ正子はスピン分極状態を保存した状態でドレイン３０に流れこむ。
（第５実施形態）
【００４９】
図９（a）は、第５実施形態のスピントランジスタ５の平面図である。図９（ｂ）は、図９（a）のＩＸｂ−ＩＸｂ線に沿ったスピントランジスタ５の断面図である。また、図９（ｃ）は、スピントランジスタ９の回路図である。スピントランジスタ５は、主ゲート電極４０がソース２０及びドレイン３０が設けられたＳＯＩ基板１Ａ側に設けられている点においてスピントランジスタ２と共通するが、主ゲート電極４０と補助ゲート電極５０とが同一平面（絶縁体層６０）上に設けられている点においてはスピントランジスタ２と相違する。その他の構成は、第２実施形態のスピントランジスタ３と同一または同様であるので、ここでは説明を省略する。
【００５０】
図９に示されるように、スピントランジスタ５において、補助ゲート電極５０は、チャネル層６６上の絶縁体層６０上のドレイン３０近傍に設けられている。また、主ゲート電極４０は、チャネル層６６上の絶縁体層６０上の内、補助ゲート電極５０が存在しない部分を覆うように設けられている。また、主ゲート電極４０上には、主ゲート電圧ＶＧＳ１を印加するための電極パッド４２が設けられている。
【００５１】
本実施形態の補助ゲート電極５０の機能及び効果は上述したスピントランジスタ２の補助ゲート電極５０と同様であり、本実施形態のスピントランジスタ５の動作は上述したスピントランジスタ１及びスピントランジスタ２の動作と同様である。
【００５２】
以上、本発明の好適な実施形態及について説明してきたが、本実施形態は本発明の要旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態においては、ソース２０とドレイン３０を構成する強磁性体としてＣｏＦｅが用いられているが、Ｃｏ、Ｆｅ等の遷移金属、Ｃｏ２ＭｎＳｉ等のホイスラー合金などのハーフメタル、Ｆｅ３Ｓｉ等の強磁性シリサイドであってもよい。また、チャネル長６２が５μｍであるが、Ｓｉのスピン拡散長より短い範囲（例えば、０．０１μｍ〜１００μｍ）であればよい。
【００５３】
本実施形態においては、電極パッド２２、３２、４２及び５２がＣｕからなるものであるが、Ａｌ又はＡｕなどで構成されてもよい。また、本実施形態おいては、補助ゲート電極５０、ｎ型領域６７、ｐ型領域６８がドレイン３０近傍のチャネル層６６に設けられているが、ドレイン３０側のショットキーバリアを活性化させることが可能であれば、チャネル層６６の中心部等に設けられてもよい。
【図面の簡単な説明】
【００５４】
【図１】第１実施形態に係るスピントランジスタ１を示す図である。
【図２】スピントランジスタのエネルギーバンド図である。
【図３】スピントランジスタのエネルギーバンド図である。
【図４】スピントランジスタのエネルギーバンド図である。
【図５】第２実施形態に係るスピントランジスタ２を示す図である。
【図６】第３実施形態に係るスピントランジスタ３を示す図である。
【図７】第４実施形態に係るスピントランジスタ４を示す図である。
【図８】スピントランジスタのエネルギーバンド図である。
【図９】第５実施形態に係るスピントランジスタ５を示す図である。
【符号の説明】
【００５５】
１〜５…スピントランジスタ、１Ａ…ＳＯＩ基板、１０…ＳＯＩ層、１２…ＢＯＸ層、１４…支持基板、２０…ソース、３０…ドレイン、４０…主ゲート電極、５０…補助ゲート電極、６０、６４…絶縁体層、２２、３２、４２、５２…電極パッド、６２…チャネル長、６６…チャネル層、６７…ｎ型領域、６８…ｐ型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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