(57)【特許請求の範囲】
【請求項１】
３相の交流電圧または交流電流のアナログ検出値を、片極性のアナログ／ディジタル変換手段を用いてディジタル値に変換するアナログ／ディジタル変換装置において、
第１〜第３のアナログ検出値にそれぞれ同一の直流量を加算する手段と、
前記直流量を加算して得た第１〜第３のアナログ検出値を第１〜第３のディジタル検出値に変換する前記アナログ／ディジタル変換手段と、
第１のアナログ／ディジタル変換値を、（２×第１のディジタル検出値−第２のディジタル検出値−第３のディジタル検出値）／３により演算し、
第３のアナログ／ディジタル変換値を、（２×第３のディジタル検出値−第１のディジタル検出値−第２のディジタル検出値）／３により演算し、
第２のアナログ／ディジタル変換値を、（−第１のアナログ／ディジタル変換値−第３のアナログ／ディジタル変換値）により演算する手段と、
を備えたことを特徴とするアナログ／ディジタル変換装置。
【請求項２】
３相の交流電圧または交流電流のアナログ検出値を、片極性のアナログ／ディジタル変換手段を用いてディジタル値に変換するアナログ／ディジタル変換装置において、
第１〜第３のアナログ検出値にそれぞれ同一の直流量を加算する手段と、
前記直流量を加算して得た第１〜第３のアナログ検出値を第１〜第３のディジタル検出値に変換する前記アナログ／ディジタル変換手段と、
第１のアナログ／ディジタル変換値を、（２×第１のディジタル検出値−第２のディジタル検出値−第３のディジタル検出値）／３により演算し、
第２のアナログ／ディジタル変換値を、（２×第２のディジタル検出値−第１のディジタル検出値−第３のディジタル検出値）／３により演算し、
第３のアナログ／ディジタル変換値を、（２×第３のディジタル検出値−第１のディジタル検出値−第２のディジタル検出値）／３により演算する手段と、
を備えたことを特徴とするアナログ／ディジタル変換装置。
【請求項３】
請求項１または２に記載したアナログ／ディジタル変換装置において、
３相の交流電圧または交流電流のアナログ検出値が、電力変換器の出力電圧または出力電流のアナログ検出値であることを特徴とするアナログ／ディジタル変換装置。
【請求項４】
請求項３に記載したアナログ／ディジタル変換装置において、
前記電力変換器の停止時に演算した第１〜第３のアナログ／ディジタル変換値を記憶しておき、
これらのアナログ／ディジタル変換値を、前記電力変換器の運転時に演算した第１〜第３のアナログ／ディジタル変換値からそれぞれ減じて最終的な第１〜第３のアナログ／ディジタル変換値を求めることを特徴とするアナログ／ディジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば３相交流出力の電力変換器の出力電圧または出力電流を検出するためのアナログ／ディジタル変換装置に関するものである。
【背景技術】
【０００２】
図５は、後述する特許文献１に記載された３相ＰＷＭインバータの制御装置であり、インバータの各相出力電圧を指令値通りに制御するためのものである。
図５において、１は負荷としての誘導電動機、２は半導体スイッチング素子からなるインバータ部、３は平滑コンデンサ、４は３相交流電圧を直流電圧に変換する整流回路、２０は中点電位検出回路、３０〜３２は３相各相の出力電圧検出用絶縁回路（絶縁アンプ）、２７〜２９は減算器、２４〜２６は補正電圧演算回路（係数器）、２１〜２３は加算器、５〜７はインバータ部２の半導体スイッチング素子に対する駆動信号を生成する駆動回路である。
【０００３】
この従来技術では、中点電位検出回路２０により検出した直流中間回路の中点電位を基準にして各相の出力電圧を検出し、各相の出力電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊と出力電圧検出値との偏差を補正電圧演算回路２４〜２６によりゲイン倍した値を用いて元の出力電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を補正することにより、インバータ部２の出力電圧が出力電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊通りになるように制御を行っている。
【０００４】
さて、電力変換器をディジタル制御する場合には、電圧検出値等のアナログ量をディジタル量に変換する必要がある。このため、図５に示した制御装置でも、アナログ量である出力電圧検出値をディジタル量に変換しているが、便宜的に、図５ではＡ／Ｄ変換部を省略してある。
【０００５】
ここで、インバータ部２の出力電圧は正負の値をとるものであるが、Ａ／Ｄ変換部が片極性にしか対応しておらず、例えば正極性のアナログ電圧しかディジタル量に変換できない場合には、次のような方法によって負極性のアナログ電圧に対処している。
すなわち、アナログ量である正負の電圧検出値に予め直流のバイアス電圧Ｖｂｉａｓを加算して全ての電圧検出値を正の値に変換し、この値をＡ／Ｄ変換器によりＡ／Ｄ変換したうえでソフトウェアによって前記バイアス電圧Ｖｂｉａｓを減算することにより、インバータ部２の正負の出力電圧をディジタル量に変換している。
【０００６】
図６は、上述した動作を行うＡ／Ｄ変換部の構成図であり、図５と同一の構成要素には同一の符号を付してある。この図６において、３５〜３７は、中点電位検出回路２０の中点ｎを基準とした各相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとバイアス電圧Ｖｂｉａｓとをそれぞれ加算する加算手段、３３は加算手段３５〜３７の出力をＡ／Ｄ変換するＡ／Ｄ変換器、３４は、Ａ／Ｄ変換器３３の出力からソフトウェアによりバイアス電圧Ｖｂｉａｓを減算して得た電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔを用いて、インバータ部２の半導体スイッチング素子の駆動信号を生成するための演算を行う制御演算部である。この制御演算部３４は、ＣＰＵ等によって実行されるソフトウェアに相当する。
なお、４０は、図５における平滑コンデンサ３及び整流回路４をまとめて示した直流電源である。
ここで、上記Ａ／Ｄ変換器３３は、正極性のアナログ電圧しかディジタル量に変換できないものとする。
【０００７】
【特許文献１】特開平５−２３６７９４号公報（段落［０００３］〜［０００５］、図６等）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６に示した従来技術では、装置の運転状況や周囲環境に応じてバイアス電圧Ｖｂｉａｓに温度ドリフト等による変動が生じる。この場合、ソフトウェア内部では、バイアス電圧Ｖｂｉａｓは一定であるものとして減算処理することから、バイアス電圧Ｖｂｉａｓの変動は、出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔにオフセット電圧として現れる。
【０００９】
上記の点を数式によって表現すると、数式１のようになる。この数式１において、ΔＶｂｉａｓはバイアス電圧Ｖｂｉａｓの変動分であり、その他は前述した通りである。
【００１０】
【数１】
0004946886.tif 000002
【００１１】
数式１に示すように、Ａ／Ｄ変換後の出力電圧検出値をソフトウェア処理した値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔには、バイアス電圧Ｖｂｉａｓの変動分ΔＶｂｉａｓがオフセット電圧として現れることになる。
ここで、ＰＷＭインバータが交流電動機の駆動等に用いられることを想定すると、交流電動機を低速で運転するような場合、すなわちインバータの出力電圧が低い場合には、オフセット電圧の真値に対する比率が相対的に大きくなり、交流電動機の制御性能を著しく悪化させるおそれがある。
このような不都合を回避するためには、バイアス電圧Ｖｂｉａｓの精度が高く、また、温度ドリフトが小さい電圧源を用意する必要が生じるが、この種の電圧源は一般に高価であることから、装置全体の低コスト化を妨げる原因となっていた。
【００１２】
そこで、本発明の解決課題は、低オフセットで高価な電圧源を用いることなく高精度なＡ／Ｄ変換を可能にした低コストのアナログ／ディジタル変換装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、請求項１に係る発明は、３相の交流電圧または交流電流のアナログ検出値を、片極性のアナログ／ディジタル変換手段を用いてディジタル値に変換するアナログ／ディジタル変換装置において、
第１〜第３のアナログ検出値にそれぞれ同一の直流量を加算する手段と、
前記直流量を加算して得た第１〜第３のアナログ検出値を第１〜第３のディジタル検出値に変換する前記アナログ／ディジタル変換手段と、
第１のアナログ／ディジタル変換値を、（２×第１のディジタル検出値−第２のディジタル検出値−第３のディジタル検出値）／３により演算し、
第３のアナログ／ディジタル変換値を、（２×第３のディジタル検出値−第１のディジタル検出値−第２のディジタル検出値）／３により演算し、
第２のアナログ／ディジタル変換値を、（−第１のアナログ／ディジタル変換値−第３のアナログ／ディジタル変換値）により演算する手段と、を備えたものである。
【００１４】
請求項２に係る発明は、３相の交流電圧または交流電流のアナログ検出値を、片極性のアナログ／ディジタル変換手段を用いてディジタル値に変換するアナログ／ディジタル変換装置において、
第１〜第３のアナログ検出値にそれぞれ同一の直流量を加算する手段と、
前記直流量を加算して得た第１〜第３のアナログ検出値を第１〜第３のディジタル検出値に変換する前記アナログ／ディジタル変換手段と、
第１のアナログ／ディジタル変換値を、（２×第１のディジタル検出値−第２のディジタル検出値−第３のディジタル検出値）／３により演算し、
第２のアナログ／ディジタル変換値を、（２×第２のディジタル検出値−第１のディジタル検出値−第３のディジタル検出値）／３により演算し、
第３のアナログ／ディジタル変換値を、（２×第３のディジタル検出値−第１のディジタル検出値−第２のディジタル検出値）／３により演算する手段と、を備えたものである。
【００１５】
請求項３に係る発明は、請求項１または２に記載したアナログ／ディジタル変換装置において、３相の交流電圧または交流電流のアナログ検出値が、インバータ等の電力変換器の出力電圧または出力電流のアナログ検出値であることを特徴とする。
【００１６】
請求項４に係る発明は、請求項３に記載したアナログ／ディジタル変換装置において、
前記電力変換器の停止時に演算した第１〜第３のアナログ／ディジタル変換値を記憶しておき、これらのアナログ／ディジタル変換値を、前記電力変換器の運転時に演算した第１〜第３のアナログ／ディジタル変換値からそれぞれ減じて最終的な第１〜第３のアナログ／ディジタル変換値を求めるものである。
【発明の効果】
【００１７】
本発明によれば、従来技術に比べて、高精度、低オフセットの電圧源が不要になり、高精度のアナログ／ディジタル変換装置を低コストにて提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図に沿って本発明の第１実施形態を説明する。
まず、図１は請求項１，３に係る本発明の第１実施形態を示す構成図であり、図６と同一の構成要素には同一の参照符号を付してある。
【００１９】
図１において、中点電位検出回路２０の中点ｎを基準としたインバータ部２のＵ，Ｖ，Ｗ各相の出力電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎが絶縁アンプ３０，３１，３２によりそれぞれ検出され、これらの電圧に加算手段３５，３６，３７によりバイアス電圧Ｖｂｉａｓを加算して全てが正極性となった電圧がＡ／Ｄ変換器３３に入力される。このＡ／Ｄ変換器３３は、図６と同様に正極性のアナログ電圧しかディジタル量に変換できないものであり、電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとバイアス電圧Ｖｂｉａｓとの各加算値をＡ／Ｄ変換し、Ｖｕｎ’，Ｖｖｎ’，Ｖｗｎ’として出力する。
【００２０】
上記の電圧Ｖｕｎ’，Ｖｖｎ’，Ｖｗｎ’は、ソフトウェアによる数式２の演算に用いられ、各相の出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔが求められる。
【００２１】
【数２】
0004946886.tif 000003
【００２２】
なお、図１において、１０１〜１０４は係数、１０５〜１０７は加減算手段であり、これらは、数式２におけるＶｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔの演算に用いられる。
インバータ部２の出力電圧が３相平衡出力である場合には、
Ｖｕｎ＋Ｖｖｎ＋Ｖｗｎ＝０
が成立するため、数式２の演算により、３相各相の出力電圧Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔをバイアス電圧Ｖｂｉａｓの影響を受けずに検出することができる。
【００２３】
ここで、バイアス電圧Ｖｂｉａｓに変動分ΔＶｂｉａｓがある場合でも、前記数式２によって各相電圧を計算することになるから、以下の数式３のように、変動分ΔＶｂｉａｓの影響を相殺できることが明らかである。
【００２４】
【数３】
0004946886.tif 000004
【００２５】
なお、出力電圧の演算式は上述した数式２，３に限定されず、以下の数式４を用いても良い。
【００２６】
【数４】
0004946886.tif 000005
【００２７】
図２は、上記数式４を演算するための、請求項２，３に係る本発明の第２実施形態であり、図２において、１０８，１０９は係数、１１０は加減算手段である。
【００２８】
上述した第１，第２実施形態では、中点電位検出回路２０の中点ｎを基準としてＵ，Ｖ，Ｗ相の出力電圧を検出している。しかし、本発明はこれに限定されるものではなく、例えば、図３に示す第３実施形態のように、インバータ部２の各相出力端子に抵抗５０，５１，５２をスター結線して中点ｎを生成し、この中点ｎを基準にして各相の出力電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎを求め、これらの出力電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎに基づいてＡ／Ｄ変換を行っても良い。
なお、図３では、ソフトウェアによる演算内容として図２と同様に数式４を用いているが、図１のように数式２を用いたり、数式３を用いても良い。
【００２９】
第１〜第３実施形態では、Ａ／Ｄ変換器３３の入力側にはアナログ回路が介在している。ここで、アナログ回路は、一般にオフセット量を持っている。
このため、第１〜第３実施形態ではバイアス電圧Ｖｂｉａｓの変動分ΔＶｂｉａｓを補償することは可能であってもアナログ回路のオフセット量を補正することができず、インバータ等の高精度な制御を望む場合には、アナログ回路のオフセット量を無視することができない。
【００３０】
そこで、本発明の第４実施形態は、上記の点を考慮してなされたものである。
図４は請求項４に係る本発明の第４実施形態を示しており、インバータの運転が停止している時の出力電圧（図１〜図３における出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔ）を第１〜第３実施形態の何れかによって予め演算し、これらの値をＶｕｄｅｔ’’’，Ｖｖｄｅｔ’’’，Ｖｗｄｅｔ’’’として記憶しておく。
【００３１】
そして、インバータの運転時に、図１〜図３における出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔ（図４では、図１における出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔに相当するＶｕｄｅｔ’’，Ｖｖｄｅｔ’’，Ｖｗｄｅｔ’’）を演算し、これらの演算値から、予め記憶しておいた前記電圧値Ｖｕｄｅｔ’’’，Ｖｖｄｅｔ’’’，Ｖｗｄｅｔ’’’を加減算手段１１１，１１２，１１３にて各々減じることにより、最終的な出力電圧検出値Ｖｕｄｅｔ，Ｖｖｄｅｔ，Ｖｗｄｅｔを得る。
この実施形態によれば、アナログ回路のオフセットによる影響を低減できるため、必要以上に高価な低オフセットのアナログ回路を用いる必要がなくなるので、コストの低減を図ることができる。
【００３２】
なお、本発明は、３相ＰＷＭインバータの出力電流の検出にも適用可能であると共に、これらの電力変換器ばかりでなく、一般に３相交流系統の電圧または電流を検出するためのアナログ／ディジタル変換装置に適用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態を示す構成図である。
【図２】本発明の第２実施形態を示す構成図である。
【図３】本発明の第３実施形態を示す構成図である。
【図４】本発明の第４実施形態を示す構成図である。
【図５】従来技術を示す回路図である。
【図６】図５におけるＡ／Ｄ変換部の構成図である。
【符号の説明】
【００３４】
２：インバータ部
２０：中点電位検出回路
３０，３１，３２：絶縁アンプ
３３：Ａ／Ｄ変換器
３４：制御演算部
３５〜３７：加算手段
４０：直流電源
５０，５１，５２：抵抗
１０１〜１０４，１０８，１０９：係数
１０５〜１０７，１１０〜１１３：加減算手段
【図１】
0004946886.tif 000006
【図２】
0004946886.tif 000007
【図３】
0004946886.tif 000008
【図４】
0004946886.tif 000009
【図５】
0004946886.tif 000010
【図６】
0004946886.tif 000011