(57)【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形
成する工程と、
前記ダミーゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成す
る工程と、
酸化シリコンよりもフッ酸耐性を有する絶縁性材料により前記ダミーゲート電極よりも
厚い膜厚で前記ダミーゲート電極を被覆して第１絶縁膜を形成する工程と、
前記第１絶縁膜の上層に前記第１絶縁膜と異なる絶縁性材料により第２絶縁膜を形成す
る工程と、
前記第２絶縁膜の上面から前記第１絶縁膜の頂部が露出するまで前記第２絶縁膜を除去
する工程と、
前記第１絶縁膜の上面から前記ダミーゲート電極が露出するまで前記第１絶縁膜と残存
する前記第２絶縁膜とを平坦化しながら同時に除去する工程と、
前記ダミーゲート電極及び前記ダミーゲート絶縁膜を除去してゲート電極用溝を形成す
る工程と、
前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上における前記ゲート電極用溝内を導電性材料で埋め込んでゲート電
極を形成する工程と
を有し、電界効果トランジスタを形成することを特徴とする
半導体装置の製造方法。
【請求項２】
前記第１絶縁膜と残存する前記第２絶縁膜とを同時に除去する工程において、前記第１
絶縁膜及び残存する前記第２絶縁膜を研磨除去する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を除去する工程において、前記第２絶縁膜を研磨除去する
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程
の前に、前記ダミーゲート電極の両側部にオフセットスペーサを形成する工程と、前記オ
フセットスペーサ及び前記ダミーゲート電極をマスクとして前記半導体基板にエクステン
ション領域を形成する工程と、前記オフセットスペーサの両側部にサイドウォールスペー
サを形成する工程とをさらに有し、
前記ソース・ドレイン領域を形成する工程において、前記サイドウォールスペーサ、前
記オフセットスペーサ及び前記ダミーゲート電極をマスクとして前記半導体基板にソース
・ドレイン領域を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極用溝を形成する工程においては、１対の前記オフセットスペーサで挟ま
れた領域に前記ゲート電極用溝を形成する
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程が、前記ゲート絶縁膜上における前記ゲート電極用溝の
内部及び外部に導電性材料を堆積させる工程と、前記ゲート電極用溝の外部の前記導電性
材料を除去する工程とを含む
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極用溝を形成する工程において、前記ダミーゲート絶縁膜をフッ酸系の薬
液で除去する
請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁膜を形成する工程において、窒化シリコン、ホウ素がドープされた窒化シ
リコン、炭化シリコン、窒化炭化シリコン、及び炭化酸化シリコンのいずれかを含む絶縁
性材料により形成する
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法において、配線の形成方法としてダマシン（Damascene）プロセスが知られている。
ダマシンプロセスにおいては、例えば、基板の絶縁膜にゲート電極用溝を形成し、ゲート電極用溝の内部を埋めこんで導電性材料を堆積させ、ＣＭＰ（化学機械研磨）処理などを行い、ゲート電極用溝内に導電性材料を残して外部の導電性材料を除去することにより、配線とする。
【０００３】
ところで、半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ；以下ＭＯＳトランジスタと称する）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきており、スケーリングに従ってゲート長とともにゲート絶縁膜も薄膜化しなければならない。
ゲート絶縁膜として用いられるＳｉＯＮ系絶縁膜は、３２ｎｍルール以降の世代ではリークが大きくなってしまうのでゲート絶縁膜として用いることは難しい。
【０００４】
そこで、ゲート絶縁膜材料として、物理膜厚を厚くできる高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）を用いる方法が検討されている。
一般に、Ｈｉｇｈ−ｋ膜は耐熱性が弱いため、高温処理が必要なソース・ドレイン領域の拡散熱処理の後でゲート絶縁膜を形成する必要がある。
上記の手順を可能にする方法として、上記のダマシンプロセスを用いて、ＭＯＳトランジスタのゲート電極を形成するダマシンゲートプロセスが知られている。
【０００５】
特許文献１〜３には、上記のダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する方法が開示されている。
【０００６】
上記のダマシンゲートプロセスによる製造方法の一例について説明する。
まず、図１０（ａ）に示す構造に至るまでの工程について説明する。
例えば、チャネル形成領域を有するシリコンの半導体基板１００において、ＳＴＩ（shallow trench isolation）法により、活性領域を区切る素子分離絶縁膜１０１を形成する。
次に、例えば熱酸化法により全面に酸化シリコンを形成し、さらにＣＶＤ（chemical vapor deposition）法によりポリシリコンを堆積し、さらに窒化シリコンを堆積させる。つづいて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、半導体基板１００の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１０２、ポリシリコンからなるダミーゲート電極１０３、及び窒化シリコンからなるハードマスク層１０４を積層する。
【０００７】
次に、例えば、ＣＶＤ法により全面に窒化シリコンを堆積し、全面にエッチバックすることで、ダミーゲート電極１０３の両側部にオフセットスペーサ１０５を形成する。
次に、例えば、活性領域においてオフセットスペーサ１０５及びハードマスク層１０４をマスクとして不純物をイオン注入して、半導体基板１００中にポケット層（不図示）及びエクステンション領域１０６を形成する。
【０００８】
次に、例えば、プラズマＣＶＤ法により全面に窒化シリコンを堆積し、さらに酸化シリコンを堆積し、全面にエッチバックすることで、オフセットスペーサ１０５の両側部に窒化シリコン膜１０７ａと酸化シリコン膜からなるサイドウォールスペーサを形成する。
次に、例えば、活性領域においてサイドウォールスペーサ、オフセットスペーサ１０５及びハードマスク層１０４をマスクとして不純物をイオン注入して、半導体基板１００中にソース・ドレイン領域１０９を形成する。
この後、レジスト膜を剥離し、希フッ酸（ＤＨＦ）処理によりサイドウォールスペーサを構成する酸化シリコン膜やその他の露出している酸化シリコン膜を除去し、不純物の活性化のためにスパイクＲＴＡ（rapid thermal annealing）処理（１０５０℃）などの熱処理を施す。
【０００９】
次に、例えば、スパッタリングにより全面にコバルトなどの高融点金属を堆積させ、ＲＴＡ処理によりソース・ドレイン領域の表面における高融点金属とシリコンが接しているところでシリサイド化させ、高融点金属シリサイド層１１０を形成する。この後、未反応の高融点金属を除去する。
以上のようにして、図１０（ａ）に示す構成となる。
【００１０】
上記のＤＨＦ処理においてサイドウォールスペーサを構成する酸化シリコン膜が除去されるが、以降は窒化シリコン膜１０７ａのみでもサイドウォールスペーサと称することがある。
【００１１】
次に、図１０（ｂ）に示すように、例えば、サイドウォールスペーサ、オフセットスペーサ１０５及びハードマスク層１０４を被覆するように全面にＣＶＤ法などで酸化シリコンを堆積させて第１層間絶縁膜１１１を形成する。
【００１２】
次に、図１１（ａ）に示すように、ダミーゲート電極１０３の表面が露出するまで上面からＣＭＰ（chemical mechanical polishing）法により研磨する。
【００１３】
次に、図１１（ｂ）に示すように、例えば、所定条件のエッチング処理によりダミーゲート電極１０３及びダミーゲート絶縁膜１０２を除去する。これにより、ダミーゲート電極１０３及びダミーゲート絶縁膜１０２が存在していた部分に、ゲート電極用溝Ｔが形成される。
上記のエッチングにおいては、酸化シリコンからなるダミーゲート電極をエッチング除去する工程が含まれるため、酸化シリコンからなる第１層間絶縁膜１１１が表面からエッチング除去されて、半導体基板１００側へ後退してしまうことになる。
【００１４】
次に、図１２（ａ）に示すように、例えば、ＡＬＤ（atomic layer deposition）法に
より、ゲート電極用溝Ｔの内側を被覆して全面に酸化ハフニウムなどからなるゲート絶縁
膜１１３を形成する。
次に、例えば、スパッタリング法あるいはＣＶＤ法などにより、ゲート絶縁膜１１３の
上層において、ゲート電極用溝Ｔを埋め込んで全面にタングステンなどを堆積させて導電
層１１４を形成する。
【００１５】
次に、図１２（ｂ）に示すように、例えば、導電層１１４の上面から研磨などを行い、ゲート電極用溝Ｔの外部に堆積された導電層１１４を除去し、ゲート電極用溝Ｔ内にゲート電極１１４ａを形成する。
このとき、上記のように第１層間絶縁膜１１１の表面が後退していることから、ゲート電極用溝Ｔの外部において、ソース・ドレイン領域１０９の上方に、導電層残渣１１４ｒ及びゲート絶縁膜残渣１１３ｒが残されてしまう。
【００１６】
次に、図１３（ａ）に示すように、例えば、ＣＶＤ法により全面に酸化シリコンを堆積させて、第２層間絶縁膜１１５を形成し、図１３（ｂ）に示すように、ソース・ドレイン領域に達するコンタクトホールＣＨを開口しようとすると、上記のようにソース・ドレイン領域１０９の上方に導電層残渣１１４ｒが残されていることから、コンタクトホールの開口が導電層残渣１１４ｒに達したところで終了してしまう。
さらに、上記の導電層残渣１１４ｒは短絡の原因ともなる。
【特許文献１】特開２００５−３０３２５６号公報
【特許文献２】国際公開２００１／０９７９４３号パンフレット
【特許文献３】特開２００１−３０８３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする課題は、上記のダマシンゲートプロセスにおいて、ゲート電極用溝を形成するときの層間絶縁膜の後退に起因して導電層の残渣が残ってしまい、コンタクトホールの開口が困難であり、短絡の原因となってしまうことである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、酸化シリコンよりもフッ酸耐性を有する絶縁性材料により前記ダミーゲート電極よりも厚い膜厚で前記ダミーゲート電極を被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜の上層に前記第１絶縁膜と異なる絶縁性材料により第２絶縁膜を形成する工程と、前記第２絶縁膜の上面から前記第１絶縁膜の頂部が露出するまで前記第２絶縁膜を除去する工程と、前記第１絶縁膜の上面から前記ダミーゲート電極が露出するまで前記第１絶縁膜と残存する前記第２絶縁膜とを平坦化しながら同時に除去する工程と、前記ダミーゲート電極及び前記ダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上における前記ゲート電極用溝内を導電性材料で埋め込んでゲート電極を形成する工程とを有し、電界効果トランジスタを形成することを特徴とする。
【００１９】
上記の本発明の半導体装置の製造方法は、まず、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成し、ゲート電極をマスクとして半導体基板にソース・ドレイン領域を形成する。
次に、酸化シリコンよりもフッ酸耐性を有する絶縁性材料によりダミーゲート電極よりも厚い膜厚でダミーゲート電極を被覆して第１絶縁膜を形成し、第１絶縁膜の上層に第１絶縁膜と異なる絶縁性材料により第２絶縁膜を形成し、第２絶縁膜の上面から第１絶縁膜の頂部が露出するまで第２絶縁膜を除去し、第１絶縁膜の上面からダミーゲート電極が露出するまで第１絶縁膜と残存する第２絶縁膜とを平坦化しながら同時に除去する。
次に、ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成し、ゲート電極用溝の底部にゲート絶縁膜を形成し、ゲート絶縁膜上におけるゲート電極用溝内を導電性材料で埋め込んでゲート電極を形成する。
以上のようにして、電界効果トランジスタを形成する。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法によれば、上記のダマシンゲートプロセスにおいて、ゲート電極用溝を形成するときの層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しないので、容易にコンタクトホールの開口を行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２２】
図１は、本実施形態に係る半導体装置の模式断面図である。
例えば、チャネル形成領域を有するシリコンの半導体基板１０に、活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１が形成されており、また、半導体基板１０上に、所定の間隔で離間して窒化シリコンなどからなる１対のオフセットスペーサ１５が形成され、オフセットスペーサ１５の両側部において窒化シリコンなどからなる１対のサイドウォールスペーサ１７ａが形成され、さらにサイドウォールスペーサ１７ａの両側部において窒化シリコンなどからなる第１絶縁膜２１が形成されている。
【００２３】
また、例えば、上記の１対のオフセットスペーサ１５の間の領域がゲート電極用溝Ｔとなっており、ゲート電極用溝Ｔの底部には、酸化ハフニウムあるいは酸化アルミニウムなどの酸化シリコンより誘電率が高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２３が形成されている。また、ゲート絶縁膜２３の上層においてゲート電極用溝Ｔに埋め込まれて、ポリシリコンあるいはタングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなるゲート電極２４ａが形成されている。
【００２４】
また、例えば、少なくともオフセットスペーサ１５及びサイドウォールスペーサ１７ａの下部における半導体基板１０において、エクステンション領域１６を有するソース・ドレイン領域１９が形成されている。ソース・ドレイン領域１９の表層部分には、ＮｉＳｉなどの高融点金属シリサイド層２０が形成されている。
上記のようにして、電界効果トランジスタが構成されている。
【００２５】
また、上記のゲート電極２４ａ、オフセットスペーサ１５、サイドウォールスペーサ１７ａ及び第１絶縁膜２１の上層に、酸化シリコンなどからなる上層絶縁膜２５が形成されている。
上層絶縁膜２５及び第１絶縁膜２１を貫通して、ソース・ドレイン領域１９の高融点金属シリサイド層２０などに達するコンタクトホールＣＨが設けられ、金属などの導電性材料からなるプラグ２６と上層配線２７が形成されている。
【００２６】
上記の第１絶縁膜２１は、酸化シリコンよりもフッ酸耐性を有する絶縁性材料により形成されており、例えば、窒化シリコン、ホウ素がドープされた窒化シリコン、炭化シリコン、窒化炭化シリコン、及び炭化酸化シリコンのいずれかを含む絶縁性材料などからなる。
また、オフセットスペーサ１５、サイドウォールスペーサ１７ａ及び第１絶縁膜２１は平坦化されており、ゲート電極２４ａはこれらの絶縁膜と同じ高さとなっている。
【００２７】
また、例えば、上記のオフセットスペーサ１５はエクステンション領域を形成するためのマスクとなっていた層であり、活性化熱処理の条件などにも依存するが、オフセットスペーサ１５のゲート電極２４ａと反対側端面の位置が実質的にエクステンション領域１６のチャネル側の先端の位置決めになっており、また、サイドウォールスペーサ１７ａはソース・ドレイン領域を形成するためのマスクとなっていた層であり、サイドウォールスペーサ１７ａのゲート電極２４ａと反対側端面の位置が実質的にソース・ドレイン領域１９のチャネル側の先端の位置決めになっている。
【００２８】
上記の本実施形態に係る半導体装置は、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いることができる、ダマシンゲートプロセスによるＭＯＳトランジスタを有する半導体装置である。
【００２９】
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えば、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ法により活性領域を区切る素子分離絶縁膜１１を形成する。
ＳＴＩ法では、例えば、半導体基板１０に、ドライ酸化により酸化シリコン膜（不図示）を形成し、さらに減圧ＣＶＤ（chemical vapor deposition）により窒化シリコン膜（不図示）を形成し、活性領域を形成する部分を保護するレジスト膜（不図示）をパターニング形成し、このレジスト膜をマスクにして窒化シリコン、酸化シリコン及び半導体基板のエッチングを順次行い、素子分離用溝を形成する。このとき、素子分離用溝の深さは、例えば１００〜４００ｎｍ程度とする。
【００３０】
次に、例えば、高密度プラズマＣＶＤ法などにより素子分利用溝を埋め込んで６５０〜７００ｎｍ酸化シリコンを堆積させ、ＣＭＰ（Chemical Mechanical Polishing）により研磨を行い、平坦化して、酸化シリコンからなる素子分離絶縁膜１１とする。このとき、例えば、活性境域で窒化シリコン膜上の酸化シリコン膜が除去できる程度まで研磨を行う。
【００３１】
上記において、例えば、ＣＭＰ工程におけるウェハ面内での段差、いわゆるグローバル段差を低減するために、フォトリソグラフィ工程によりレジスト膜をパターニング形成してエッチングを行うことなどにより、広い活性領域上の酸化シリコンを予め除去してもよい。
【００３２】
次に、例えば、窒化シリコン膜を熱燐酸により除去し、活性領域で半導体基板を露出させる。ここで、窒化シリコン膜を剥離する前に、窒素、酸素、あるいは水素／酸素中でアニールを行い、酸化シリコン膜の緻密化や活性領域のコーナー部のラウンディングを行ってもよい。
【００３３】
次に、例えば、活性領域において半導体基板の表面に８〜１０ｎｍ程度の酸化シリコン膜を形成し、必要に応じてｐまたはｎウェルなどのウェル形成、パンチスルー防止の埋め込み層の形成及び／または閾値調整などのための導電性不純物のイオン注入を行う。
【００３４】
次に、図２（ｂ）に示すように、例えば、熱酸化法により全面に膜厚１〜３ｎｍ程度の酸化シリコンを形成し、さらにシランを原料ガスとする堆積温度５８０〜６５０℃の減圧ＣＶＤ法により膜厚が１００〜１５０ｎｍのポリシリコンを堆積し、減圧ＣＶＤ法により膜厚が５０〜１００ｎｍの窒化シリコンを堆積させる。
【００３５】
次に、例えば、フォトリソグラフィによりゲート形成領域を保護するレジスト膜を形成し、ＨＢｒやＣｌ系のガスによる異方性エッチングを行ってパターン加工することにより、半導体基板１０の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。
上記において、レジスト膜の形成後に、酸素プラズマによるトリミングを行ってレジスト膜の幅を細くするようにしてもよい。例えば、３２ｎｍノード技術では、ゲート長を２０〜３０ｎｍ程度で形成することもできる。
【００３６】
次に、図２（ｃ）に示すように、例えば、減圧ＣＶＤ法により全面に６〜１０ｎｍの膜厚の窒化シリコンを堆積し、全面にエッチバックすることで、ダミーゲート電極１３の両側部に半導体基板１０に接してオフセットスペーサ１５を形成する。
【００３７】
次に、図３（ａ）に示すように、例えば、活性領域においてオフセットスペーサ１５及びハードマスク層１４をマスクとして不純物をイオン注入して、半導体基板１０中にポケット層（Ｈａｌｏ；不図示）及びエクステンション領域１６を形成する。
【００３８】
次に、図３（ｂ）に示すように、例えば、減圧ＣＶＤ法により全面に１５〜３０ｎｍの膜厚の窒化シリコン膜１７を形成し、さらにＴＥＯＳ（tetraethylorthosilicate）を原料ガスとするＣＶＤ法により４０〜６０ｎｍの膜厚の酸化シリコン膜１８を形成する。
【００３９】
次に、図４（ａ）に示すように、例えば、酸化シリコン膜１８と窒化シリコン膜１７に対して全面にエッチバックすることで、オフセットスペーサ１５の両側部に半導体基板１０に接して、窒化シリコン膜１７ａと酸化シリコン膜１８ａを有するサイドウォールスペーサを形成する。サイドウォールスペーサは、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜などの３層積層絶縁膜であってもよい。
【００４０】
次に、図４（ｂ）に示すように、例えば、活性領域においてサイドウォールスペーサ（窒化シリコン膜１７ａと酸化シリコン膜１８ａ）、オフセットスペーサ１５及びハードマスク層１４をマスクとして不純物をイオン注入して、半導体基板１０中にソース・ドレイン領域１９を形成する。
以上のようにして、オフセットスペーサ１５及びサイドウォールスペーサの下部における半導体基板１０において、エクステンション領域１６を有するソース・ドレイン領域１９が形成される。
【００４１】
次に、図５（ａ）に示すように、例えば、イオン注入に用いたレジスト膜を剥離し、希フッ酸（ＤＨＦ）処理によりサイドウォールスペーサを構成する酸化シリコン膜１８ａやその他の露出している酸化シリコン膜を除去し、不純物の活性化のためにスパイクＲＴＡ（rapid thermal annealing）処理（１０５０℃）などの熱処理を施す。
上記のＤＨＦ処理において、サイドウォールスペーサを構成する酸化シリコン膜１８ａが除去されるが、以降の工程及び最終形態において、窒化シリコン膜１７ａのみでもサイドウォールスペーサと称することがある。
【００４２】
次に、例えば、スパッタリングにより全面に６〜９ｎｍの膜厚でコバルト（Ｃｏ）を堆積させ、５００〜６００℃で３０秒程度のＲＴＡ処理によりソース・ドレイン領域の表面における高融点金属とシリコンが接しているところでシリサイド（ＣｏＳｉ）化させ、高融点金属シリサイド層２０を形成する。この後、硫酸／過酸化水素処理などで未反応の高融点金属を除去する。さらに、６５０〜８５０℃のＲＴＡ処理を行って低抵抗なＣｏＳｉ２として、所望の高融点金属シリサイド層２０を形成する。
また、Ｃｏの代わりに、ＮｉやＮｉＰｔを堆積させてＮｉＳｉを形成してもよい。
【００４３】
次に、図５（ｂ）に示すように、例えば、ダミーゲート電極１３よりも厚い膜厚でダミーゲート電極（ハードマスク層１４）を被覆するように全面に、酸化シリコンよりもフッ酸耐性を有する絶縁性材料により第１絶縁膜２１を形成する。例えば、１００〜１５０ｎｍの膜厚の窒化シリコンを堆積させて第１絶縁膜２１を形成する。
上記の第１絶縁膜２１は、酸化シリコンよりもフッ酸耐性を有する絶縁性材料により形成するが、窒化シリコンの他、例えば、ホウ素がドープされた窒化シリコン、炭化シリコン、窒化炭化シリコン、及び炭化酸化シリコンのいずれかを含む絶縁性材料により形成する。
【００４４】
窒化シリコン膜の成膜条件は、例えば、ＨＣＤ（ヘキサジクロロシラン）を原料ガスとする減圧ＣＶＤ法の場合、以下のとおりである。
処理温度：４５０〜６００℃
圧力：１０〜２００Ｐａ
流量：ＨＣＤ＝１０〜１００ｃｃ，ＮＨ３＝１００〜１０００ｃｃ，Ｎ２＝１００〜５００ｃｃ
【００４５】
また、プラズマＣＶＤ法の場合、以下のとおりである。
処理温度：３００〜５００℃
圧力：１〜１０Ｔｏｒｒ
パワー：５００〜１０００Ｗ
流量：ＳｉＨ４＝１００〜２０００ｓｃｃｍ，ＮＨ３＝１００〜２０００ｓｃｃｍ
【００４６】
また、ＡＬＤ法の場合、以下のとおりである。
処理温度：４００〜６００℃
圧力：１０〜２００Ｐａ
流量：ＳｉＨ２Ｃｌ２＝１０〜１００ｃｃ，ＮＨ３＝１００〜１０００ｓｃｃｍ，Ｎ２＝１００〜５００ｃｃ
【００４７】
次に、例えば、第１絶縁膜２１の上層に第１絶縁膜と異なる絶縁性材料により第２絶縁膜２２を形成する。
例えば、ＣＶＤ法により５０〜３００ｎｍの膜厚の酸化シリコンを堆積させて第２絶縁膜２２とする。
酸化シリコン膜の成膜条件は、例えば、以下のとおりである。
処理温度：４００〜５５０℃
圧力：１０〜３００Ｔｏｒｒ
流量：ＴＥＯＳ＝１〜５ｇ，Ｏ３＝１０００〜３００００ｓｃｃｍ
【００４８】
次に、図６（ａ）に示すように、例えば、窒化シリコンに対して高い選択比で酸化シリコンを除去する条件のＣＭＰ処理により、第２絶縁膜２２の上面から第１絶縁膜２１の頂部が露出するまで研磨処理を行って第２絶縁膜を研磨除去する。
研磨のトルクの変化により第１絶縁膜２１の頂部の露出を検出でき、上記のように第２絶縁膜２２の研磨により絶縁膜を平坦化することができる。
研磨の他、等方性エッチングなどでエッチングしてもよい。
【００４９】
上記の第２絶縁膜２２が酸化シリコンからなる場合、ＣＭＰ処理としては、例えば以下の条件で行うことができる。
研磨圧力：１００〜５００ｈＰａ
回転数：定盤５０〜１５０ｒｐｍ、研磨ヘッド５０〜１５０ｒｐｍ
研磨パッド：発泡ポリウレタン樹脂
スラリー：酸化セリウム系スラリー
流量：１００〜３００ｃｃ／分
温度：２５〜３０℃
研磨時間：トルクエンドポイント使用
【００５０】
次に、図６（ｂ）に示すように、例えば、ダミーゲート電極１３が露出するまで、酸化シリコンと窒化シリコンの選択比が１：１のＣＭＰ処理により、第１絶縁膜２１及び残存する第２絶縁膜２２を平坦化しながら研磨除去する。
研磨のトルクの変化によりダミーゲート電極１３の頂部の露出を検出でき、上記のように第１絶縁膜２１と残存する第２絶縁膜２２の研磨により絶縁膜を平坦化することができる。
研磨の他、等方性エッチングなどでエッチングしてもよい。
上記のようにして、オフセットスペーサ１５、サイドウォールスペーサ１７ａ及び第１絶縁膜２１を平坦化することができる。
【００５１】
上記の第１絶縁膜２１が窒化シリコンからなり、第２絶縁膜２２が酸化シリコンからなる場合、ＣＭＰ処理としては、例えば以下の条件で行うことができる。
研磨圧力：１００〜５００ｈＰａ
回転数：定盤５０〜１５０ｒｐｍ、研磨ヘッド５０〜１５０ｒｐｍ
研磨パッド：発泡ポリウレタン樹脂
スラリー：シリカ系スラリー
流量：１００〜３００ｃｃ／分
温度：２５〜３０℃
研磨時間：トルクエンドポイント使用
【００５２】
次に、図７（ａ）に示すように、例えば、化学ドライエッチング処理によりポリシリコンなどからなるダミーゲート電極１３を除去する。上記のエッチングが、酸化シリコンのダミーゲート絶縁膜に対して十分に選択比を有するようなエッチング条件とする。
さらに、例えば、フッ酸系の薬液を用いたエッチング処理により、ダミーゲート絶縁膜１２を除去する。
以上のようにして、１対のオフセットスペーサ１５で挟まれた領域にゲート電極用溝Ｔを形成する。
【００５３】
上記のダミーゲート絶縁膜１２の除去において、第１絶縁膜２１が酸化シリコンよりもフッ酸耐性を有する絶縁性材料により形成されているので、ダミーゲート絶縁膜１２を除去する際に第１絶縁膜２１の表面が後退するのを抑制することができる。
【００５４】
次に、図７（ｂ）に示すように、例えば、熱酸化法によりゲート電極用溝Ｔの底面を被
覆して窒化酸化シリコン、あるいは、ＡＬＤ法によりゲート電極用溝Ｔの内側表面を被覆
して、酸化ハフニウムあるいは酸化アルミニウムなどのＨｉｇｈ−ｋ膜からなるゲート絶
縁膜２３を形成する。Ｈｉｇｈ−ｋ膜を形成した後の工程においては、Ｈｉｇｈ−ｋ膜は
耐熱性が低いため、処理温度が５００℃を超えないような工程で行う。
【００５５】
次に、図８（ａ）に示すように、例えば、ゲート絶縁膜２３の上層におけるゲート電極用溝Ｔの内部及び外部に、スパッタリング法あるいはＣＶＤ法などによりハフニウムシリサイド（ＨｆＳｉｘ）を堆積、あるいはＡＬＤ法により窒化チタンを堆積して、５〜５０ｎｍの膜厚の導電層２４を形成する。
【００５６】
次に、図８（ｂ）に示すように、例えば、導電層２４を上方からＣＭＰ処理により研磨し、ゲート電極用溝Ｔの外部に堆積された導電層２４を除去し、ゲート電極用溝Ｔ内に埋め込まれたゲート電極２４ａを形成する。
【００５７】
次に、図９（ａ）に示すように、例えば、ＣＶＤ法によって、ゲート電極２４ａ、オフ
セットスペーサ１５、サイドウォールスペーサ１７ａ及び第１絶縁膜２１の上層に、酸化
シリコンを２００〜１０００ｎｍの膜厚で堆積させて、上層絶縁膜２５を形成する。
必要に応じて、ゲート電極２４ａの上層において１００〜８００ｎｍ程度の膜厚になる
ように、上層絶縁膜２５の表面をＣＭＰ法で研磨して平坦化する。
【００５８】
次に、図９（ｂ）に示すように、例えば、フォトリソグラフィ工程により、コンタクト
ホールのパターンで開口するレジスト膜（不図示）を形成し、ＲＩＥ（反応性イオンエッ
チング）などのドライエッチング処理を行って、上層絶縁膜２５及び第１絶縁膜２１を貫
通して、ソース・ドレイン領域１９の高融点金属シリサイド層２０などに達するコンタク
トホールＣＨを形成する。
【００５９】
上記において、例えば、高融点金属シリサイド層２０の上層に予め窒化シリコン膜を形成しておき、窒化シリコンとの選択比を確保できる条件でコンタクトホールを開口することによって、窒化シリコン膜表面でエッチングを一旦停止させることができる。この後は、窒化シリコン膜の膜厚分のみ、窒化シリコンを除去するエッチングすることで、高融点金属シリサイド層２０への過剰エッチングを防止することが可能であり、接合リーク低減の為の補償イオン注入を削減することができる。
【００６０】
次に、例えば、Ｔｉ、ＴｉＮをＣＶＤ法により堆積し、Ｗを堆積し、さらにＣＭＰ処理で平坦化研磨して、下地との密着層を介して、Ｗなどからなるプラグ２６を形成する。
Ｔｉ、ＴｉＮの形成方法としては、ＣＶＤ法の他に、ＩＭＰ法を用いたスパッタリングなどの方法で行うことも可能であり、プラグ２６の形成方法としてコンタクトホール外部に堆積した導電層を除去する全面エッチバックを用いてもよい。
【００６１】
次に、例えば、Ａｌなどの配線材料により配線を行い、上層配線２７を形成する。
上層配線としては、ダマシンプロセスを用いたＣｕなどの配線を形成することも可能である。
以上で、図１に示す構造の半導体装置と同様の半導体装置を製造することができる。
【００６２】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスにおいて、ゲート電極用溝を形成するときの層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しないので、容易にコンタクトホールの開口を行うことができる。
また、第１絶縁膜やオフセットサイドウォールなどの高さを一定にすることができ、ダマシンゲートプロセスにおけるゲート電極の高さのばらつきを低減することも可能である。
【００６３】
本発明は上記の説明に限定されない。
上記の実施形態においては、第１絶縁膜と第２絶縁膜を積層して、平坦化研磨を行っているが、第１絶縁膜のみを堆積して研磨するようにしてもよい。第１絶縁膜は酸化シリコンよりもフッ酸耐性があるので、ダミーゲート絶縁膜除去時の後退を防止できる。この場合第１絶縁膜が厚いほど平坦化研磨時の平坦性が高められる。
但し、第１絶縁膜として窒化シリコンなどを厚くしすぎると、研磨に要する時間が長くなってしまう。そこで、上記実施形態のように、窒化シリコンなどの第１絶縁膜と酸化シリコンなどの第２絶縁膜を積層させることで、研磨に要する時間を短縮しながら、研磨時のディッシング生成を抑制して、高い平坦性を得ることが可能となる。
また、例えば、ゲート絶縁膜及びゲート電極を構成する材料は、上記の実施形態に限定されない。
高融点金属シリサイド層は形成されていなくてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６４】
本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００６５】
【図１】図１は本発明の実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は従来例に係る半導体装置の製造方法の工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は従来例に係る半導体装置の製造方法の工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は従来例に係る半導体装置の製造方法の工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は従来例に係る半導体装置の製造方法の工程を示す断面図である。
【符号の説明】
【００６６】
１０…半導体基板、１１…素子分離絶縁膜、１２…ダミーゲート絶縁膜、１３…ダミーゲート電極、１４…ハードマスク層、１５…オフセットスペーサ、１６…エクステンション領域、１７…窒化シリコン膜、１７ａ…窒化シリコン膜（サイドウォールスペーサ）、１８，１８ａ…酸化シリコン膜、１９…ソース・ドレイン領域、２０…高融点金属シリサイド層、２１…第１絶縁膜、２２…第２絶縁膜、２３…ゲート絶縁膜、２４…導電層、２４ａ…ゲート電極、２５…上層絶縁膜、２６…プラグ、２７…上層配線、Ｔ…ゲート電極用溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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