(57)【特許請求の範囲】
【請求項１】
フォトダイオードが複数配列された第１の領域と、周辺回路が設けられた第２の領域と、が共通の半導体基体に設けられた光電変換装置において、
前記フォトダイオードの上には前記半導体基体に接する第１絶縁膜が設けられており、
前記フォトダイオードは、第１導電型の第１半導体領域と、前記第１半導体領域の下に位置する第２導電型の第２半導体領域とを有し、前記第１半導体領域と前記第１絶縁膜との間に第２導電型の第３半導体領域が設けられており、
前記第１の領域には、前記第２半導体領域よりも濃度が濃い第２導電型の第４半導体領域と、前記第４半導体領域の上に設けられた、前記第１絶縁膜よりも厚い素子分離用の第２絶縁膜と、を含む第１の素子分離構造が配されており、
前記第１の領域において、前記第３半導体領域と前記第４半導体領域とが、同一レベルの平面内で互いに連続しており、
前記第２の領域には、前記第２絶縁膜の底面より深い底面を有する素子分離用の第３絶縁膜を含む、第２の素子分離構造が配されていることを特徴とする光電変換装置。
【請求項２】
前記第３半導体領域は前記第４半導体領域よりも厚みが薄い請求項１に記載の光電変換装置。
【請求項３】
前記第１半導体領域と前記第４半導体領域とが互いに接している請求項１または２に記載の光電変換装置。
【請求項４】
前記第１半導体領域と前記第４半導体領域とが互いに重なるように形成されている請求項１乃至３のいずれか一項に記載の光電変換装置。
【請求項５】
前記第４半導体領域が、前記第２絶縁膜の下から前記第１絶縁膜と前記第１半導体領域との間に延在している請求項１乃至４のいずれか一項に記載の光電変換装置。
【請求項６】
前記第２絶縁膜は、メサ型である請求項１乃至５のいずれか一項に記載の光電変換装置。
【請求項７】
前記第１の領域には、前記フォトダイオードおよび複数のＭＯＳトランジスタを備えた画素が複数配列されている請求項１乃至６のいずれか一項に記載の光電変換装置。
【請求項８】
前記画素は、前記第１絶縁膜の上から前記第２絶縁膜の上に延在して前記第１絶縁膜および前記第２絶縁膜に接する、ポリシリコンからなるゲート線を有する請求項７に記載の光電変換装置。
【請求項９】
前記前記第１の素子分離構造は、前記複数の画素の互いに隣接する画素間に設けられている請求項７または８に記載の光電変換装置。
【請求項１０】
前記画素の前記複数のＭＯＳトランジスタは、第１導電型の第１のＭＯＳトランジスタと、第１導電型の第２のＭＯＳトランジスタと、を含み、
前記第１の素子分離構造は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に設けられており、前記第４半導体領域が、前記第２のＭＯＳトランジスタのソース領域、ドレイン領域およびチャネル領域の少なくともいずれかに接している請求項７乃至９のいずれか一項に記載の光電変換装置。
【請求項１１】
前記画素の前記複数のＭＯＳトランジスタは、第１導電型の第１のＭＯＳトランジスタと、第１導電型の第２のＭＯＳトランジスタと、を含み、
前記第１の素子分離構造は、前記フォトダイオードに隣接して設けられており、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間には、前記第２の素子分離構造が設けられている請求項７乃至９のいずれか一項に記載の光電変換装置。
【請求項１２】
前記第１のＭＯＳトランジスタは、前記第１半導体領域の信号電荷を転送する転送トランジスタであり、前記第２のＭＯＳトランジスタは、前記信号電荷に基づく信号を増幅する増幅ＭＯＳトランジスタ、前記増幅ＭＯＳトランジスタのゲートの電位をリセットするリセットＭＯＳトランジスタ、および前記画素を選択する選択ＭＯＳトランジスタのうち、少なくともいずれかである請求項１０または１１に記載の光電変換装置。
【請求項１３】
前記第１絶縁膜は熱酸化法により形成された酸化シリコン膜である請求項１乃至１２のいずれか一項に記載の光電変換装置。
【請求項１４】
前記第３絶縁膜は、選択酸化法により形成された酸化シリコン膜である請求項１乃至１３のいずれか一項に記載の光電変換装置。
【請求項１５】
第１導電型の半導体領域を有するフォトダイオードおよび第１導電型のＭＯＳトランジスタを備えた画素が配された第１の領域と、周辺回路が配された第２の領域と、が共通の半導体基体に設けられた光電変換装置において、
前記第１の領域には、前記半導体基体内の第２導電型の半導体領域と、前記半導体基体に対して前記第２導電型の半導体領域の上方向に突出した第１の素子分離用絶縁膜と、を含み、前記第２導電型の半導体領域の幅が前記第１の素子分離用絶縁膜の幅以上である第１の素子分離構造が設けられており、
前記第２の領域には、前記第１の素子分離用絶縁膜の底面より深い底面を有する第２の素子分離用絶縁膜を含む第２の素子分離構造が配されていることを特徴とする光電変換装置。
【請求項１６】
前記ＭＯＳトランジスタのゲート電極が、前記第１の素子分離用絶縁膜の上に延在して、前記第１の素子分離用絶縁膜に接している請求項１５に記載の光電変換装置。
【請求項１７】
前記第２絶縁膜はＣＶＤ法により形成された酸化シリコン膜である請求項１乃至１４のいずれか一項に記載の光電変換装置、または、
前記第１の素子分離用絶縁膜はＣＶＤ法により形成された酸化シリコン膜である請求項１５または１６に記載の光電変換装置。
【請求項１８】
前記第２絶縁膜と前記第４半導体領域との間には熱酸化法により形成された酸化シリコン膜が設けられている請求項１乃至１４のいずれか一項に記載の光電変換装置、または、
前記第１の素子分離用絶縁膜と前記第２導電型の半導体領域との間には熱酸化法により形成された酸化シリコン膜が設けられている請求項１５または１６に記載の光電変換装置。
【請求項１９】
前記第１導電型はＮ型であり、前記第２導電型はＰ型である請求項１乃至１８のいずれか一項に記載の光電変換装置。
【請求項２０】
前記周辺回路は、前記複数の画素を駆動するための駆動回路と、前記複数の画素からの信号を読みだすための読み出し回路と、を含む請求項１乃至１９のいずれか一項に記載の光電変換装置。
【請求項２１】
前記周辺回路は、Ａ／Ｄ変換器を含む請求項１乃至２０のいずれか一項に記載の光電変換装置。
【請求項２２】
請求項１乃至２１のいずれか一項に記載の光電変換装置と、前記光電変換装置から出力された信号を処理する処理部と、を有することを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光電変換装置、およびそれを用いた増幅型固体撮像装置、システムに関するものでありディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの撮像装置およびシステムに関する。
【０００２】
【従来の技術】
光電変換素子を含む固体撮像素子を１次元あるいは２次元に配列したイメージセンサはディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに数多く搭載されている。固体撮像素子には例えばＣＣＤ撮像素子や増幅型固体撮像素子がある。
【０００３】
これらの撮像素子は多画素化の傾向に有り、１画素の面積の縮小にともないフォトダイオード面積もまた減少していく傾向にある。特にMOS型固体撮像素子では単位画素内に少なくともフォトダイオードとフォトダイオードに蓄積された信号電荷を読み出す為のMOSトランジスタを有している。
【０００４】
図１１は、従来の単位画素のフォトダイオードの断面構造を示したものである。図１１に示されるように、P型シリコン基板２００とともにフォトダイオードを構成するN型半導体からなるＮ型領域２０３は素子分離のLOCOS（Local  Oxidization  of  Silicon）酸化膜２０１に対して自己整合的に作られており、フォトダイオードの面積に相当するN型領域２０３の面積を限界まで大きくする構造になっている。また、LOCOS酸化膜２０１の下には予めP型チャネルストップ層２０２が形成されている。
【０００５】
しかしながら、LOCOS酸化膜２０１に対して自己整合的にフォトダイオードのN型領域２０３を形成した場合は、LOCOS酸化膜２０１形成時に生じるストレスによる欠陥領域２０がフォトダイオードの空乏層内に取り込まれることにより、大きなリーク電流が発生する。
【０００６】
図１２は、別のフォトダイオードの断面構造を示したものであり、LOCOS酸化膜２０１の下には予めP型チャネルストップ層２０２を形成している。この従来例では、フォトダイオードを構成するN型領域２０３をLOCOS酸化膜２０１端から離すことで、欠陥領域２０からフォトダイオードの空乏層２０５が欠陥領域２０に接しにくい構造としている。
【０００７】
しかしながら、空乏層２０５から欠陥領域２０までの距離Lが必要であるほかに、LOCOS酸化膜２０１に対して自己整合的にN型領域２０３の形成を行うことができなくなるためアライメントマージンＬ’が別途必要となり、フォトダイオードの実質的な受光領域の面積が減る。従って画素の微細化が進むにつれてこの(L+L’)の占める割合は大きくなり、フォトダイオードの開口率を低減することとなる。
【０００８】
一方、図１３に示す別のフォトダイオードの断面構造は、LOCOS酸化膜２０１端に新たにチャネルストップ層２０２より不純物濃度の高いP++層２０４を形成してリーク電流を減少させる構造をとっている。しかしながら、Ｐ++層２０４を形成する工程が増えるばかりでなく、P++層２０４は欠陥領域２０を完全に覆う必要があるため、フォトダイオードに占めるP++層２０４の面積が大きくなり感度が低下する。さらには、N型層２０３とＰ++層２０４との接合部では耐圧が低下してしまう。
【０００９】
また、LOCOS酸化膜２０１の形成時に形成されるバーズビークがフォトダイオードの開口率を向上できない原因になっている。
【００１０】
一方、図１４の（ａ）は特開昭５５−１５４７８４に記載されているＰＩＮフォトダイオードの断面構造を示している。図１４の（ｂ）は図１４の（ａ）における空乏層の拡がりを拡大して示している。具体的には、Ｎ型高抵抗基板２０５に、イオン注入によりリンを全面に打込み低抵抗層２０６を形成し、次に、受光部のＰ＋層２０８をボロン拡散により、低抵抗層２０６と同等かわずかに深く形成する。そして、次にＮ＋型チャンネルストッパー２０７の形成と、受光効率をあげるための窒化膜による無反射コーティング膜２１２を形成する。２１１は酸化膜である。また、図１４の（ａ）の素子に逆バイアスを印加した時の空乏層の拡がりが図１４の（ｂ）における２０９と２１０である。
【００１１】
しかしながら、複数のフォトダイオードを集積化することに関する記載はない。
【００１２】
【発明が解決しようとする課題】
光電変換装置、およびそれを用いた増幅型個体撮像装置において、単位画素における光電効果によって発生した信号電荷以外のノイズ、すなわちリーク電流はできるだけ小さいことが望ましい。さらには、隣接画素間もできるだけ小さいことが望ましいので、隣接画素間を狭くしても十分な素子分離の実現が求められる。さらに、画素においてはその感度を下げないことは勿論のことである。
【００１３】
前記素子分離用絶縁膜にLOCOS酸化膜を用いた場合には、LOCOS酸化膜により生じるストレスによる欠陥領域がフォトダイオードの空乏層内に取り込まれることにより、リーク電流が発生していた。さらに、LOCOS酸化膜のバーズビークにより、フォトダイオードの開口率を向上できない。
【００１４】
本発明は上述の問題に鑑みて発明されたもので、その目的は、リーク電流の低減と、フォトダイオードの開口率を向上させることができる光電変換装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決するための第１の観点は、第１導電型の半導体からなる領域を有する隣接する一対のフォトダイオードの間に設けられた第２導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と、を有する光電変換装置において、前記フォトダイオードと前記絶縁膜との界面と、前記チャネルストップ層と前記素子分離用絶縁膜との界面が、同一レベルの平面上にあり、前記第１導電型の半導体領域と前記チャネルストップ層とが互いに接していることを特徴とする。
【００１６】
上記課題を解決するための第２の観点は、第１導電型の半導体からなる領域を有するフォトダイオードと第１導電型の半導体からなるソース・ドレイン領域を有するＭＯＳトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置において、前記フォトダイオードと前記ＭＯＳトランジスタとの間に形成された第２導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、を有する素子分離構造を備えており、前記チャネルストップ層と前記素子分離用絶縁膜との界面と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と前記フォトダイオードとの界面とが、同一レベルの平面上にあることを特徴とする。
【００１７】
上記課題を解決するための第３の観点は、第１導電型の半導体からなる領域を有するフォトダイオードを備えた画素が複数配列された撮像領域と、前記画素を駆動するための駆動回路と前記画素からの信号を読み出すための読み出し回路とが形成された周辺回路領域と、が共通の半導体基体上に設けられた光電変換装置において、前記撮像領域の素子分離構造は、素子間に形成された第２導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、を有し、前記チャネルストップ層と前記素子分離用絶縁膜との界面と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と前記フォトダイオードとの界面とが、同一レベルの平面上にある構造であり、前記周辺回路領域の素子分離構造は、素子間に形成された第２のチャネルストップ層と、前記チャネルストップ層の上に設けられ、前記素子分離用絶縁膜の底面より深い底面を有する第２の素子分離用絶縁膜と、を有する構造であることを特徴とする。
また、上記課題を解決するための第４の観点は、フォトダイオードが複数配列された第１の領域と、周辺回路が設けられた第２の領域と、が共通の半導体基体に設けられた光電変換装置において、前記フォトダイオードの上には前記半導体基体に接する第１絶縁膜が設けられており、前記フォトダイオードは、第１導電型の第１半導体領域と、前記第１半導体領域の下に位置する第２導電型の第２半導体領域とを有し、前記第１半導体領域と前記第１絶縁膜との間に第２導電型の第３半導体領域が設けられており、前記第１の領域には、前記第２半導体領域よりも濃度が濃い第２導電型の第４半導体領域と、前記第４半導体領域の上に設けられた、前記第１絶縁膜よりも厚い素子分離用の第２絶縁膜と、を含む第１の素子分離構造が配されており、前記第１の領域において、前記第３半導体領域と前記第４半導体領域とが、同一レベルの平面内で互いに連続しており、前記第２の領域には、前記第２絶縁膜の底面より深い底面を有する素子分離用の第３絶縁膜を含む、第２の素子分離構造が配されていることを特徴とする。
また、上記課題を解決するための第５の観点は、第１導電型の半導体領域を有するフォトダイオードおよび第１導電型のＭＯＳトランジスタを備えた画素が配された第１の領域と、周辺回路が配された第２の領域と、が共通の半導体基体に設けられた光電変換装置において、前記第１の領域には、前記半導体基体内の第２導電型の半導体領域と、前記半導体基体に対して前記第２導電型の半導体領域の上方向に突出した第１の素子分離用絶縁膜と、を含み、前記第２導電型の半導体領域の幅が前記第１の素子分離用絶縁膜の幅以上である第１の素子分離構造が設けられており、前記第２の領域には、前記第１の素子分離用絶縁膜の底面より深い底面を有する第２の素子分離用絶縁膜を含む第２の素子分離構造が配されていることを特徴とする。
【００１８】
【発明の実施の形態】
（実施形態１）
図１は、本発明の実施形態１の光電変換装置の１画素の構成を示す模式図である。図１の(ｂ)は本実施形態の光電変換装置の平面構造を示しており、図１の(ａ)は図１の(ｂ)のＱ−Ｑ’における断面構造を示している。また、図１は１画素のみを示しているが、実際の光電変換装置は、このような構造の画素が１次元又は２次元状に多数隣接して配置されている。図１において、１０１はP型基板、１０２は第１導電型の半導体からなる領域を有するフォトダイオードとしてのN型半導体からなるN型領域、１０５は隣接する一対のフォトダイオード間に設けられた第２導電型の半導体からなるチャネルストップ層としてのP型基板１０１よりも濃いP+型のチャネルストップ層、１０３はチャネルストップ層１０５の上に設けられたメサ型にパターニングされた素子分離用絶縁膜、１０４はN型領域１０２の表面に設けられた素子分離用絶縁膜１０３より薄い絶縁膜である。
【００１９】
このフォトダイオード構造を形成するためには、始めに、後に隣接する一対のフォトダイオードの間に設けられたことになるP+型のチャネルストップ層１０５を、Ｐ型基板１０１の表面付近にイオン注入により形成する。次に、CVD法によって堆積した酸化膜を異方性エッチングによりメサ型にパターニングして素子分離用絶縁膜１０３をチャネルストップ層１０５の上に形成する。次に、N型領域１０２がP型基板１０１の表面付近に、素子分離用絶縁膜１０３に対して自己整合的にイオン注入される。さらにN型領域１０２の表面に熱酸化法によって素子分離用絶縁膜１０３より薄い絶縁膜１０４を形成する。以上の手順により、N型領域１０２と絶縁膜１０４との界面と、チャネルストップ層１０５と素子分離用絶縁膜１０３との界面が同一レベルの平面上に形成できる。よって、LOCOS構造のような凹凸を形成しないことで、LOCOS酸化膜形成時にできる欠陥領域がフォトダイオードの空乏層内に取り込まれることで流れるリーク電流と、LOCOS酸化膜のバーズビークがフォトダイオードの開口率を下げていた問題を改善した。
【００２０】
さらに、本発明では、チャネルストップ層１０５がN型領域１０２と必ず互いに接するように工夫されている。そのためには、チャネルストップ層１０５の上に素子分離用絶縁膜１０３を形成する際に、チャネルストップ層１０５の端部が、CVD法で堆積された酸化膜を異方性エッチングしてできた素子分離用絶縁膜１０３の端部よりも界面方向に沿って長さAだけ外側に形成されるようにする素子分離用絶縁膜１０３を形成する。さらに、その素子分離用絶縁膜１０３に対してN型領域１０２は自己整合的にイオン注入で形成するので、チャネルストップ層１０５の端部は素子分離用絶縁膜１０３の端部よりも長さAだけN型領域１０２の受光面内方に形成され、その重なった領域が重なり幅Aとなる。
【００２１】
このことに関して図２を用いてさらに詳しく述べる。
【００２２】
図２は、図１の光電変換装置における重なり幅Aを有しない光電変換装置の模式図である。図２の(ａ)はチャネルストップ層１０５が素子分離用絶縁膜１０３の直下に形成された構造を示しており、図２の(ｂ)は図２の(ａ)の素子分離用絶縁膜１０３を形成する際にアライメントのズレが生じた構造を示している。
【００２３】
N型領域１０２表面におけるリーク電流は、空乏層が絶縁膜１０４、または素子分離用絶縁膜１０３に接している幅に依存するので、できるだけその幅は狭い方が良い。理想的には図２の(ａ)のようにチャネルストップ層１０５の端部とN型領域１０２の端部とが一致している状態である。この時、界面付近における空乏層の拡がりは最も狭くなり、流れるリーク電流も小さくなる。しかしながらこのような構造を再現性良く形成することはきわめて難しい。実際には図２の(ｂ)に示すように、チャネルストップ層１０５と素子分離用絶縁膜１０３を形成するときに、アライメントのズレが生じるなどのプロセス的な要因で、図２の（ｂ）の領域Xが形成される。領域Ｘでは空乏層の幅の拡がりを充分に小さくできないので、チャネルストップ層105がN型領域１０２に接していない時よりも若干大きなリーク電流が流れてしまう。一方で、空乏層が絶縁膜１０４又は、素子分離用絶縁膜１０３に接しないようにするためには、Ｐ+型のチャネルストップ層１０５をN型領域１０２の表面を覆うように配置することでも可能であるが、この方法だとＮ型領域１０２の表面付近における感度が低下してしまう。また、同様にＰ+型のチャネルストップ層１０５とN型領域１０２とが受光面内方に重なれば重なるほど、Ｎ型領域１０２の感度は低下する。そこで、チャネルストップ層１０５とN型領域１０２とが受光面内方に重なって形成された領域の界面方向に沿った重なり幅Aは、界面方向に沿って薄い程よく、さらにアライメントのズレなどが生じても、互いに離れてしまい領域Ｘを形成しないことが望まれる。したがって、重なり幅Aとしては、素子分離用絶縁膜１０３とチャネルストップ層１０５の間のアライメントズレ、あるいは加工寸法の変動が生じた場合でもチャネルストップ層１０５とＮ型領域１０２とが必ず接するような値が求められる。また、その重なり幅Ａの値は望ましくは、リーク電流の抑制とアライメント誤差と開口率とのバランスを考慮し0.05μm〜0.3μmとすることが良い。
【００２４】
また、本実施形態では、チャネルストップ層１０５とN型領域１０２との重なり幅Aの導電型はチャネルストップ層１０５と同一の導電型で表示されているが、例えば、N型領域１０２の濃度がチャネルストップ層１０５に比べて濃度が充分に濃ければ、重なり幅Aの導電型はN型領域１０２と同一の導電型となる。その場合は、チャネルストップ層１０５の端部はN型領域１０２の端部と一致することになる。
【００２５】
また、以後本明細書で述べる界面方向とはＮ型領域１０２と絶縁膜１０４との界面を含む平面のことである。
【００２６】
（実施形態２）
図３は、本発明の実施形態２の光電変換装置における１画素の構成を示す模式図である。図3の(ｂ)は本実施形態の光電変換装置の平面構造を示しており、図３の(ａ)は図３の(ｂ)のR−R’における断面構造を示している。より効果的にリーク電流を低減するために、図１の構成の中にＰ+型のチャネルストップ層１０５と同じ導電型で、且つ、絶縁膜１０４とＮ型領域１０２との界面からの深さがチャネルストップ層１０５よりも浅くなるようにP+層１０６をN型領域１０２の表面全域にイオン注入により形成した光電変換装置である。この方法によりN型領域１０２はＰ型導電型の半導体で完全に囲まれたことになる。
【００２７】
また、図３は１画素のみを示しているが、実際の光電変換装置は、このような構造の画素が１次元又は２次元状に多数隣接して配置されている。
【００２８】
このフォトダイオード構造は、P+層１０６を、実施形態１のフォトダイオードを形成する中で、N型領域１０２がP型基板１０１の表面付近に素子分離用絶縁膜１０３に対して自己整合的にイオン注入によって形成された後に、同じく素子分離用絶縁膜１０３に対して自己整合的にイオン注入することで形成できる。
【００２９】
本実施形態では、実施形態１における効果に加えて、さらにP+層１０６を形成したことで、P型基板１０１とN型領域１０２とで形成されたフォトダイオードの空乏層が絶縁膜１０４に接することが無くなり、リーク電流が発生しなくなった。
【００３０】
また、本実施形態は、実施形態１と同様に、チャネルストップ層１０５とN型領域１０２とが重なり幅Aで重なる領域を有する構造である。
【００３１】
このことに関して図４を用いてさらに詳しく説明する。
【００３２】
図４は、図３の光電変換装置における重なり幅Aを有しない光電変換装置の模式図である。図４の(ａ)はチャネルストップ層１０５が素子分離用絶縁膜１０３の直下に形成された構造を示しており、図４の(ｂ)は図４の(ａ)の素子分離用絶縁膜１０３を形成する際にアライメントのズレが生じた構造を示している。
【００３３】
図４の(ａ)のようにチャネルストップ層１０５の端部とN型領域１０２の端部とが一致している状態が、最もＮ型領域１０２における感度を低下させず理想的であるが、このような構造を再現性良く形成することはきわめて難しい。実際には図４の(ｂ)に示すように、チャネルストップ層１０５と素子分離用絶縁膜１０３を形成するときに、アライメントのズレが生じるなどのプロセス的な要因で、図４の（ｂ）の領域Xが形成される。その結果、リーク電流が流れてしまうこととなる。一方、Ｐ+型のチャネルストップ層１０５とN型領域１０２との重なり幅Aが大きければ大きいほど、フォトダイオードの感度は低下するので、重なり幅Aは界面方向に沿って薄い程よい。したがって、重なり幅Aは、素子分離用絶縁膜１０３とチャネルストップ層１０５を形成する際のアライメントのズレ、あるいは加工寸法の変動が生じた場合でもN型領域１０２とチャネルストップ層１０５とが必ず接するような値が求められる。また、その重なり幅Ａの値は望ましくは、リーク電流の抑制とアライメント誤差と開口率とのバランスを考慮し0.05μm〜0.3μmとすることが良い。
【００３４】
また、本実施形態では、N型領域１０２とチャネルストップ層１０５との重なり幅Aの導電型はチャネルストップ層１０５と同一の導電型で表示されているが、例えば、N型領域１０２の濃度がチャネルストップ層１０５に比べて濃度が充分に濃ければ、重なり幅Aの導電型はN型領域１０２と同一の導電型となる。その場合は、チャネルストップ層１０５の端部はN型領域１０２の端部と一致することになる。
【００３５】
（実施形態３）
図５は、本発明の実施形態３による光電変換装置を示す模式図であり、詳しくはフォトダイオードとソース・ドレイン領域を有するMOSトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置における単位画素領域の一部を示している。図５の(ｂ)は単位画素領域の一部の平面構造を示しており、図５の(ａ)は図５の(ｂ)のＢ−Ｂ’間における断面構造を示している。一方、図５の(ｃ)、(ｄ)、(ｅ)は図５の(ｂ)のＴ−Ｔ’の断面における領域Ｙの断面構造を示している。
【００３６】
本実施形態は、光電変換装置において、リーク電流や、開口率の問題から、フォトダイオードとMOSトランジスタとの間の素子分離用絶縁膜にはLOCOSを用いない分離方法で形成し、画素内における複数のMOSトランジスタ間の素子分離用絶縁膜にはLOCOS酸化膜４０１を形成するものである。
【００３７】
本実施形態は、第１導電型の半導体からなる領域を有するフォトダイオードとしてＮ型半導体からなるＮ型領域１０２と、フォトダイオードと隣接するＭＯＳトランジスタとを素子分離するためにメサ型にパターニングされた素子分離用絶縁膜１０３とＰ+型のチャネルストップ層１０５と、Ｎ型領域１０２の表面付近にチャネルストップ層１０５よりも浅く形成されたP+層１０６と、Ｎ型領域１０２の表面に素子分離用絶縁膜１０３より薄い絶縁膜１０４と、第１導電型の半導体からなるソース・ドレイン領域を有するＭＯＳトランジスタとして転送ＭＯＳトランジスタ３０２と増幅ＭＯＳトランジスタ３０３と、複数のMＯＳトランジスタ間に設けられた第２導電型の半導体からなる第２のチャネルストップ層としてチャネルストップ層４０２と、第２チャネルストップ層の上に設けられ素子分離用絶縁膜１０３よりも深い底面を有する第２の素子分離用絶縁膜としてLOCOS酸化膜４０１と、増幅ＭＯＳトランジスタで増幅された信号電荷を出力する信号線３０７で構成されている。また、本実施形態では、複数のＭＯＳトランジスタとして転送ＭＯＳトランジスタ及び増幅ＭＯＳトランジスタを用いたが、リセットMOSトランジスタなどのように、ソース・ドレイン領域を有するMOSトランジスタを有するものであってもよい。
【００３８】
Ｎ型領域１０２で光電変換された信号電荷はゲート線３０４への転送信号の印加によって転送MOSトランジスタ３０２のドレイン領域３０９に転送され、増幅MOSトランジスタ３０３のゲート部３０５の電位を変化させる。増幅MOSトランジスタ３０３のドレイン領域３０６は動作するのに適当な電圧が供給されており、ゲート部３０５の電圧に応じた出力がソース領域３１０に接続された信号線３０７に出力される構成となっている。
【００３９】
本実施形態では、素子分離用絶縁膜１０３とチャネルストップ層１０５との界面と、N型領域１０２表面のP+層１０６と絶縁膜１４との界面は同一レベルの平面にある。
【００４０】
さらに、本実施形態では、転送MOSトランジスタ３０２と増幅MOSトランジスタ３０３との間の素子分離構造にLOCOS酸化膜４０１とチャネルストップ層４０２とを配置した事を特徴としており、すなわちチャネルストップ層４０２と増幅MOSトランジスタ３０３のソース領域３０６とドレイン領域３１０の間のチャネル領域とは離れた構造となる。その結果、増幅MOSトランジスタ３０３のチャネル領域のチャネル幅は最大にできることから、駆動能力も最大となる。
【００４１】
しかしながら、単位画素領域内においてLOCOS酸化膜４０１と素子分離用絶縁膜１０３とを併用すると図５の(ｂ)における領域Ｙで問題が生じる。領域Ｙとは素子分離用絶縁膜１０３とLOCOS酸化膜４０１とのつなぎ目の領域である。
【００４２】
図５の(ｃ)のように、領域Yにおいてアライメントのズレが完全にない場合でも微妙な凹部分にゲート線３０４を形成する配線用のポリシリコンが残り易くなり配線の短絡を生じる可能性がある。
【００４３】
また、図５の(ｄ)のように、領域Yにおいてアライメントのズレにより素子分離用絶縁膜１０３とLOCOS酸化膜４０１とが離れて形成された場合、その隙間にゲート線３０４を走らせてしまうと余計なMOSトランジスタを形成し誤作動を誘発する可能性や、面積的に無駄が多い構成となる。
【００４４】
また、図５(ｅ)のように、領域YにおいてLOCOS酸化膜４０１と素子分離用絶縁膜１０３とが重なり合って形成された場合、ゲート線３０４のような配線を走らせる時に凹凸が大きくなるため、細かい配線の形成が困難となる。
【００４５】
よって、単位画素領域内において素子分離用絶縁膜１０３とLOCOS酸化膜４０１とを併用することは好ましくない。
【００４６】
また、本実施形態では、Ｎ型領域１０２で光電変換されている間ゲート線３０４に負電圧を印加することで、ゲート線３０４の下のＰ型基盤を比較的濃いＰ型にすることで空乏層が絶縁膜１０４と接しないことから、リーク電流は発生しない。
【００４７】
また、増幅MOSトランジスタ３０３でリーク電流を考慮に入れなくて良いのは、増幅MOSトランジスタのゲート部３０５に電圧がかかる瞬間は一瞬（受光領域で電荷をためる事に比べて）であるため、リーク電流の影響が少ないからである。
【００４８】
（実施形態４）
図６は、本発明の実施形態４による光電変換装置を示す図であり、詳しくはフォトダイオードとソース・ドレイン領域を有するMOSトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置における単位画素領域の一部を示している。図６の(ｂ)は単位画素領域の一部の平面構造を示しており、図６の(ａ)は図６の(ｂ)のD−D’間における断面構造を示しており、また、図６の(ｃ)は図６の(ｂ)のE−E’間における断面構造を示している。
【００４９】
図５との相違点は、実施形態３の問題に備えて、複数MOSトランジスタ間の素子分離構造に、すなわち転送MOSトランジスタ３０２と増幅MOSトランジスタ３０３との素子分離構造に素子分離用絶縁膜１０３と第２導電型の半導体からなるチャネルストップ層としてP+型のチャネルストップ層３０８とを配置したことである。
【００５０】
図６の(ｃ)は、N型領域１０２と増幅MOSトランジスタ３０３のソース領域３１０とを素子分離するために素子分離用絶縁膜１０３とチャネルストップ層３０８と配置した構成を示している。N型領域１０２表面のP+層１０６と絶縁膜１０４との界面と、素子分離用絶縁膜１０３とチャネルストップ層３０８との界面が同一レベルの平面上になるように形成している。従来はフォトダイオードと隣接するMOSトランジスタとの間の素子分離用絶縁膜にはLOCOS酸化膜が用いられてきたが、本実施形態の構成にすることでリーク電流が低減されるとともに、フォトダイオードの開口率を向上できる。また、図６においては、チャネルストップ層１０５と同じ導電型の薄いＰ+層１０６をN型領域１０２表面に形成した構造を示しているが、P+層１０６は無くてもよい。
【００５１】
また、N型領域１０２と増幅MOSトランジスタ３０３との間の電気的な耐圧は、N型領域１０２と増幅ＭＯＳトランジスタ３０３との距離により決まる。N型領域１０２及びドレイン領域３０９、ソース領域３１０は共に素子分離用絶縁膜１０３に対して自己整合的に形成することができるため、仮にチャネルストップ層１０５及び３０８と素子分離用絶縁膜１０３間にアライメントのズレが生じても素子間の距離は変化しないため安定した素子分離耐圧が得られ、精度の良い微細な加工が可能となる。
【００５２】
一方、図６の（ａ）では転送ＭＯＳトランジスタ３０２と増幅ＭＯＳトランジスタ３０３とを素子分離するために素子分離用絶縁膜１０３とチャネルストップ層３０８とを配置した構造を示している。本実施形態では、ソース・ドレイン領域を有するＭＯＳトランジスタのソース領域とチャネルストップ層３０８との重なり幅、或いはドレイン領域とチャネルストップ層３０８との重なり幅、或いはソース領域とドレイン領域との間のチャネル領域とチャネルストップ層３０８との重なり幅は、チャネルストップ層１０５とＮ型領域１０２との重なり幅よりも小さくても良い。さらには、重なり幅がなく離れて形成されていても良い。
【００５３】
それは、図６の(ａ)において、転送MOSトランジスタ３０２と増幅MOSトランジスタ３０３とを素子分離する際に、チャネルストップ層３０８の端部が素子分離用絶縁膜１０３の端部よりも界面方向に沿って外側に形成されていると、増幅MOSトランジスタ３０３のゲート部３０５に電圧が印加された際に反転するチャネル領域が狭くなる。すなわちチャネル幅が狭くなることで増幅MOSトランジスタ３０３の駆動能力が低減することとなる。
【００５４】
また、チャネルストップ層３０８の端部が界面方向に沿って素子分離用絶縁膜１０３よりも内側に形成されていると、チャネルストップ層３０８と増幅MOSトランジスタ３０３のソース領域との、或いはドレイン領域との、或いは前記ソース領域と前記ドメイン領域との間のチャネル領域との重なり幅はなく、離れた構成となる。結果、増幅MOSトランジスタ３０３のチャネル幅は最大となるので駆動能力も最大となる。
【００５５】
よって、増幅MOSトランジスタ３０３の駆動能力を低減しないためにはチャネルストップ層３０８と増幅MOSトランジスタ３０３との重なり幅は小さい、もしくは離れた構成が望ましい。
【００５６】
また、本実施形態では、Ｎ型領域１０２で光電変換されている間ゲート線３０４に負電圧を印加することで、ゲート線３０４の下のＰ型基盤を比較的濃いＰ型にすることで空乏層が絶縁膜１０４と接しないことから、リーク電流は発生しない。
また、増幅MOSトランジスタ３０３でリーク電流を考慮に入れなくて良いのは、増幅MOSトランジスタのゲート部３０５に電圧がかかる瞬間は一瞬（受光領域で電荷をためる事に比べて）であるため、リーク電流の影響が少ないからである。
【００５７】
（実施形態５）
図７は、本発明の実施形態５による光電変換装置を示す図である。本図はフォトダイオードを備えた画素が複数配列された撮像領域と、前記画素を駆動するための駆動回路と前記画素からの信号を読み出すための読み出し回路とが形成された周辺回路領域と、が共通の半導体基体上に設けられた光電変換装置を概念的に示したものである．図７の(ｂ)は本実施形態の光電変換装置の平面構造を示しており、図７の(ａ)は図７(ｂ)のＣ−Ｃ’における断面構造の中で配置されているの素子分離用絶縁膜を示している。
【００５８】
本実施形態の光電変換装置のセンサチップ基板５０１は、フォトダイオードを有する画素が複数配列された撮像領域５０２と、センサを駆動するための周辺回路の領域５０３〜５０６とから構成されている。さらに詳しく述べると、５０３はセンサを順次駆動する垂直シフトレジスタ、５０４は水平シフトレジスタ、５０５は、必要に応じて設けられるタイミングジェネレータ、５０６は、必要に応じて設けられるＡ／Ｄ変換器である。実際に駆動する際にはその他にアンプ等も必要であるが本概念図では特に図示していない。また、本実施例は光電変換装置のセンサチップの一例を示したもので、センサチップ内の構成はこの限りでない。
【００５９】
本実施例では図７の(ａ)に示したように、撮像領域５０２ではすべて素子分離用絶縁膜１０３を用いて素子分離し、それ以外の周辺領域は、LOCOS酸化膜４０１により素子分離することを特徴としている。
【００６０】
それは、撮像領域５０２は、フォトダイオードに流れ込むリーク電流および開口率を考慮して、フォトダイオードと隣接する素子間の間の素子分離には、ストレスによる欠陥領域やバーズビークを形成しない素子分離用絶縁膜１０３を配置するが望ましい。さらには、実施形態３のように単位画素領域内においてLOCOS酸化膜４０１と素子分離用絶縁膜１０３とを併用する時の問題から、撮像領域内において素子間を素子分離するにはすべて素子分離用絶縁膜１０３を形成することが望ましい。一方、LOCOS酸化膜４０１は、各素子を自己整合的に形成できるので、微細化に関して素子分離用絶縁膜１０３よりも優れているため、リーク電流の影響も少なく、開口率の問題も無い周辺回路領域５０３〜５０６ではLOCOS酸化膜４０１を素子間の間に形成することが望ましい。
【００６１】
このことにより周辺回路の分離性能、集積性が向上する一方、画素のリーク電流が低減されたＳ／Ｎの高い光電変換装置が実現できた。
【００６２】
また一方で、撮像領域５０２、周辺回路領域５０３〜５０６をすべて素子分離用絶縁膜１０３で各素子間を分離すれば、LOCOS酸化膜401と両方を併用する時に比べて工程が少なくなるので、コスト面ではメリットがある。
【００６３】
図８は、本発明に用いられる光電変換装置の回路構成図である。図８では、単位画素はフォトダイオード３１と、転送ＭＯＳトランジスタ３２と、増幅MOSトランジスタ３３と、増幅MOSトランジスタ３３のゲート電極をリセットするリセットMOSトランジスタ３４と、フォトダイオードを選択する選択MOSトランジスタ３５と、で構成されている。図８では、タイミングジェネレータ５０５やA／D変換器５０６は省略されている。図８では、単位画素が３×４個配列された回路を示しているが、本発明はその画素数、及び単位画素の回路構成はこれに限定されず、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００６４】
図９は、本発明の撮像装置として、前述した各実施形態の光電変換装置を用いた撮像装置のシステムの構成図である。撮像装置は、レンズのプロテクトとメインスイッチを兼ねるバリア１、被写体の光学像を固体撮像素子４に結像させるレンズ２、レンズ２を通った光量を可変するための絞り３、レンズ２で結像された被写体を画像信号として取り込むための固体撮像素子４（上記の各実施形態で説明した光電変換装置に相当する）、固体撮像素子４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路５、固体撮像素子４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器６、Ａ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部７、固体撮像素子４及び撮像信号処理回路５及びＡ／Ｄ変換器６及び信号処理部７に各種タイミング信号を出力するタイミング発生部８で構成される。なお、５〜８の各回路は固体撮像素子４と同一チップ上に形成しても良い。また、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部９、画像データを一時的に記憶するためのメモリ部１０、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１１、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１３で固体撮像システムは構成される。
【００６５】
次に、図９の動作について説明する。バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号は、撮像信号処理回路５をスルーしてＡ／Ｄ変換器６へ出力される。Ａ／Ｄ変換器６は、その信号をＡ／Ｄ変換して、信号処理部７に出力する。信号処理部７は、そのデータを基に露出の演算を全体制御・演算部９で行う。
【００６６】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。次に、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズ２を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ２を駆動し測距を行う。
【００６７】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子４から出力された画像信号は、撮像信号処理回路５において補正等がされ、さらにＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算９によりメモリ部１０に蓄積される。その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００６８】
次に、本発明に用いられるメサ型の素子分離領域の形成方法の一例について説明する。図１０は、メサ型にパターニングされた素子分離用絶縁膜１０３と、重なり幅Aを有してチャネルストップ層１０５とN型領域１０２とが接する構造の形成方法を説明するための模式的断面図である。
【００６９】
シリコンからなるP型基板１０１上に熱酸化膜６０２を形成した後、既存のフォトリソグラフィー技術によりレジストパターン６０３を形成し、そこに選択的にチャネルストップ層１０５を、イオン注入技術により形成する（図１０の(ａ)）。
【００７０】
上記レジストパターン６０３を剥離した後、減圧CVD法によりCVD酸化膜６０５を堆積させる。これに、またリソグラフィー技術によって新たにレジストパターン６０６を形成する。このリソグラフィー工程は、先程のチャネルストップ層１０５を形成するためのリソグラフィー工程とは異なる工程であり、これら2層間の整合精度には有限のアライメントのズレZが存在する（図１０の(ｂ)）。
【００７１】
次に、選択的にCVD酸化膜６０５を反応性イオンエッチング装置を用いて異方性エッチングを行い、CVD酸化膜からなる素子分離用絶縁膜１０３を形成する。この際、異方性エッチングといえども、残した素子分離用絶縁膜１０３の側壁に、適度なテーパー角が付くように条件を定めれば、後の膜形成およびエッチング工程での素子分離用絶縁膜１０３側壁におけるエッチング残渣等を回避できる。また、このエッチングの際に、素子分離用絶縁膜１０３を残さない領域の熱酸化膜６０２は完全にエッチングされる。この後、レジストパターン６０６を剥離する（図１０の(ｃ)）。
【００７２】
さらに、素子領域に閾値コントロールのためのイオン注入を行うために、熱酸化により犠牲酸化膜６０８を形成してから、イオン注入を行う。この工程は同時に素子分離用絶縁膜１０３のデンシファイ工程を兼ねている。デンシファイ工程とは、CVDフィールド酸化膜である素子分離用絶縁膜１０３を密な膜にするために熱を加えることである（図１０の(ｄ)）。
【００７３】
続いて、犠牲酸化膜６０８を、HF溶液を用いたウェットエッチング法により剥離する。このとき素子分離用絶縁膜１０３の寸法は幅、高さともに縮小する。この後、熱酸化により素子分離用絶縁膜１０３より薄い熱酸化膜である絶縁膜１０４を形成する（図１０の(ｅ)）。前記素子分離用絶縁膜１０３とチャネルストップ層１０５との間のアライメントのズレZがあっても、素子分離用絶縁膜１０３の端部が、チャネルストップ層１０５の端部よりも、界面方向に沿って長さAだけ短く形成されるように、レジストパターン６０６の位置と寸法が定められている。
【００７４】
しかる後、絶縁膜１０４を介して、P型基板１０１上の素子領域内に選択的にMOSトランジスタのゲート電極となるゲート線３０４やドレイン領域３０９、およびN型領域１０２を形成する（図１０の(ｆ)）。
【００７５】
上記半導体装置の製造方法によれば、素子分離用絶縁膜１０３とチャネルストップ層１０５との間にアライメントのズレZが存在しても、素子分離用絶縁膜１０３の下に常にチャネルストップ層１０５が形成されるとともに、N型領域１０２とチャネルストップ層１０５とは必ず重なり幅Aを有して接する構造となる。
【００７６】
また、上記半導体装置の製造方法によれば、素子分離用絶縁膜１０３とチャネルストップ層１０５との界面と、N型領域１０２と絶縁膜１０４との界面が、同一レベルの平面上に形成されることとなる。
【００７７】
また、ここでいう同一レベルの平面とは、素子分離用絶縁膜１０３の下界面がLOCOS酸化膜のように極端に下方向に突出しない構造であり、実際にはN型領域１０２と絶縁膜１０４との界面は、製造工程におけるエッチング作用により若干、素子分離用絶縁膜１０３の下界面よりも深く形成されることもあるが、これも同一レベルの平面という範疇に含む。具体的な数値としては、素子分離用絶縁膜１０３の下界面と絶縁膜１０４の下界面との深さの差が１６．７ｎｍ程度であれば同一レベルの平面とする。本数値は現状どの程度N型領域１０２と絶縁膜１０４との界面が下がるかを考慮した値である。
【００７８】
【発明の効果】
以上述べたようにこの発明によれば、フォトダイオードのリーク電流を低減できるとともに、フォトダイオードの開口率を向上した光電変換装置及び固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の光電変換装置の断面図及び平面図
【図２】素子分離用絶縁膜とチャネルストップ層との内包関係を示した断面図
【図３】本発明の光電変換装置の別実施形態の断面図及び平面図
【図４】素子分離用絶縁膜とチャネルストップ層との内包関係を示した断面図
【図５】本発明の光電変換装置の別実施形態の断面図及び平面図
【図６】本発明の光電変換装置の別実施形態の断面図及び平面図
【図７】本発明の光電変換装置の別実施形態の断面図及び平面図
【図８】本発明の光電変換装置を用いたの回路構成図
【図９】本発明の光電変換装置を用いた固体撮像システムの構成図
【図１０】本発明の光電変換装置の構成手順
【図１１】従来の増幅型MOSセンサにおける単位セル内のフォトダイオードの断面構造
【図１２】従来の増幅型MOSセンサにおける単位セル内のフォトダイオードの断面構造
【図１３】従来の増幅型MOSセンサにおける単位セル内のフォトダイオードの断面構造
【図１４】従来のPINフォトダイオード
【符号の説明】
１  バリア
２  レンズ
３  絞り
４  固体撮像素子
５  撮像信号処理回路
６  Ａ／Ｄ変換器
７  信号処理部
８  タイミング発生部
９  全体制御・演算部
１０  メモリ部
１１  記録媒体制御インターフェース（Ｉ／Ｆ）部
１２  記録媒体
１３  外部インターフェース（Ｉ／Ｆ）部
２０  欠陥領域
３１  フォトダイオード
３２  転送MOSトランジスタ
３３  増幅MOSトランジスタ
３４  リセットMOSトランジスタ
３５  選択MOSトランジスタ
１０１  P型基板
１０２  N型領域
１０３  素子分離用絶縁膜
１０４  絶縁膜
１０５  チャネルストップ層
１０６  薄いP+層
２００  P型シリコン基板
２０１  LOCOS酸化膜
２０２  チャネルストップ層
２０３  N型領域
２０４  P++層
２０５  N型高抵抗基板
２０６  表面の低抵抗層
２０７  N+型チャンネルストッパー
２０８  受光部のP+層
２０９  表面付近の空乏層の拡がり
２１０  受光部分の拡がり
２１１  熱酸化膜
２１２  受光部の無反射コーティング膜
３０２  転送MOSトランジスタ
３０３  増幅MOSトランジスタ
３０４  ゲート線
３０５  増幅MOSトランジスタのゲート部
３０６  増幅MOSトランジスタのドレイン領域
３０７  信号線
３０８  チャネルストップ層
３０９  転送ＭＯＳトランジスタのドレイン領域
３１０  増幅ＭＯＳトランジスタのソース領域
４０１  ＬＯＣＯＳ酸化膜
４０２  ＬＯＣＯＳ酸化膜下のチャネルストップ層
５０１  センサチップ基板
５０２  画素部分を構成する領域
５０３  垂直シフトレジスタ
５０４  水平シフトレジスタ
５０５  タイミングジェネレータ
５０６  A／D変換装置
６０２  熱酸化膜
６０３  レジストパターン
６０５  ＣＶＤ酸化膜
６０６  レジストパターン
６０８  犠牲酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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