(57)【特許請求の範囲】
【請求項１】
メモリ構造であって、
基板と、
前記基板上に設けられる制御ゲートと、
前記制御ゲートの両側に設けられ、それぞれが基板に埋まったＵ字型の底部を備える複数のフローティングゲートと、
前記フローティングゲートの底部の周りに設けられるＵ字型のフローティングゲートチャネルと、
前記制御ゲートと基板の間に設けられる第一誘電層と、
前記フローティングゲートのＵ字型底部と基板の間に設けられる第二誘電層と、
前記制御ゲートとフローティングゲートの間に設けられる第三誘電層と、
前記Ｕ字型のフローティングゲートチャネルに設けられるローカルドープ領域であって、パンチスルー現象を防止し、閾値電圧を増加させるローカルドープ領域と、
前記基板の中でフローティングゲートの一方の側に設けられるソース／ドレインドープ領域と含む、メモリ構造。
【請求項２】
前記第一誘電層は酸化珪素を含む、請求項１に記載のメモリ構造。
【請求項３】
前記第一誘電層はＯＮＯ（酸化物−窒化物−酸化物）構造を含む、請求項１に記載のメモリ構造。
【請求項４】
前記第三誘電層はＯＮＯ構造を含む、請求項１に記載のメモリ構造。
【請求項５】
前記ソース／ドレインドープ領域はＰ型であり、前記ローカルドープ領域はＮ型である、請求項１に記載のメモリ構造。
【請求項６】
前記第二誘電層はＵ字型である、請求項１に記載のメモリ構造。
【請求項７】
前記ローカルドープ領域の底部はＵ字型である、請求項１に記載のメモリ構造。
【請求項８】
請求項１に記載のメモリ構造を製作する方法であって、
基板の表面を被覆する前記第一誘電層を形成する段階と、
前記基板の中に位置する第一トレンチと第二トレンチとを設ける段階と、
前記第一トレンチと第二トレンチの底部に前記ローカルドープ領域を形成する段階と、
前記第一トレンチの表面と、第二トレンチの表面と、前記第一トレンチと前記第二トレンチとの間の基板の表面を被覆する前記第二誘電層を形成する段階と、
前記第一トレンチと第二トレンチを被覆して充填する第一導電層を形成する段階と、
前記第一導電層の両側に前記第三誘電層を形成する段階と、
前記第一導電層の、第一トレンチと第二トレンチとの間に開口を形成することによって、前記第一導電層の前記開口以外の部分を前記フローティングゲートとする段階と、
前記基板の中の、第一トレンチと第二トレンチとの間に前記ソース／ドレインドープ領域を形成する段階とを含む、メモリ構造の製作方法。
【請求項９】
前記第一トレンチの底部と第二トレンチの底部はＵ字型である、請求項８に記載のメモリ構造の製作方法。
【請求項１０】
前記開口を形成した後に、開口内にコンタクトプラグを形成する、請求項８に記載のメモリ構造の製作方法。
【請求項１１】
前記第三誘電層はＯＮＯ構造を含む、請求項８に記載のメモリ構造の製作方法。
【請求項１２】
前記第三誘電層は第一導電層の両側に凹部を定め、前記方法は更に、開口を形成する段階の前、第三誘電層を形成する段階の後に、
前記凹部を第二導電層で充填する段階と、
前記第二導電層の一部を化学機械研磨法で研磨して第一導電層を露出させる段階とを含む、請求項８に記載のメモリ構造の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ構造とそれを製作する方法に関し、特にＵ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法に関する。
【背景技術】
【０００２】
フラッシュメモリは複数回のデータ書き込み、読み出し、消去が可能なメモリ装置であって、広範囲に利用され、主として携帯型製品に用いられる技術である。電子装置の小型化に伴い、フラッシュメモリセルの大きさも縮小しつつある。現在、フラッシュメモリセルの小型化は高装置密度へのトレンドにおいて重要に思われる。
【０００３】
図１では、従来の２ビットフラッシュメモリセルの構造を示している。図１に示すように、従来の２ビットフラッシュメモリセルは、基板１０と、基板１０上に設けられる制御ゲート１２と、制御ゲート１２の両側に設けられるフローティングゲート１４ａ、１４ｂと、制御ゲート１２と基板１０、及びフローティングゲート１４ａ、１４ｂと基板１０の間に設けられる誘電層１６と、制御ゲート１２とフローティングゲート１４ａ、１４ｂの間に設けられる誘電層１８と、フローティングゲート１４ａ、１４ｂの一方の側の基板１０中に設けられるソース／ドレインドープ領域２０と、ソース／ドレインドープ領域２０とフローティングゲートチャネル２４に隣接したポケットドープ領域２２とを含む。ポケットドープ領域２２は、ドーパント（不純物）をポケットドープ領域２２に注入して加熱し、横方向に拡散させることで形成する。
【０００４】
２ビットデータを保存するために、前記２ビットフラッシュメモリセルは、制御ゲート１２の側壁に設けられるフローティングゲート１４ａ、１４ｂを備える。電子装置の小型化に伴って、フローティングゲートチャネルは短くなる。フローティングゲートチャネルの長さはフラッシュメモリの性能にとって重要である。一般的にいえば、フローティングゲートチャネルが長ければ長いほど、フラッシュメモリの性能はよくなる。しかし、装置の集積度が装置の小型化とともに増加すると同時に、フローティングゲートチャネルは短くなり、性能はそれによって低下する。また、プロセスウィンドウも減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポケットドープ領域はソース／ドレインドープ領域に隣接しているので、製作プロセスにおいてポケットドープ領域はソース／ドレインドープ領域に影響され、それによりプロセス制御に問題が生じる。したがって、フラッシュメモリの制御問題を改善し、性能を向上するために、新規のメモリ構造と製作方法が必要とされる。
【課題を解決するための手段】
【０００６】
本発明では新規のメモリ構造とその製作方法を提供する。本発明によれば、フラッシュメモリのフローティングゲートはＵ字型の底部を備える。そうすると、装置の小型化にもかかわらず、フローティングゲートチャネルを長くし、フラッシュメモリの性能を向上させることができる。従来のポケットドープ領域に代わるものとして、ローカルドープ領域をフローティングゲートの下に直接に設置する。したがって、制御上の問題は改善される。また、本発明によるメモリ構造はＧＩＤＬ（ゲート誘発ドレインリーク）効果を増加させることができる。そうすると、フラッシュメモリのプログラミング速度と読み出し速度は向上する。
【０００７】
本発明の好ましい実施例によれば、メモリ構造は、基板と、基板上に設けられる制御ゲートと、制御ゲートの両側に設けられ、それぞれが基板に埋まったＵ字型の底部を備える複数のフローティングゲートと、フローティングゲートの底部の周りに設けられるＵ字型のフローティングゲートチャネルと、制御ゲートと基板の間に設けられる第一誘電層と、フローティングゲートのＵ字型底部と基板の間に設けられる第二誘電層と、制御ゲートとフローティングゲートの間に設けられる第三誘電層と、Ｕ字型のフローティングゲートチャネルの周りに設けられるローカルドープ領域と、基板の中でフローティングゲートの一方の側に設けられるソース／ドレイン領域と含む。
【０００８】
本発明の他の好ましい実施例によれば、メモリ構造を製作する方法は、基板の中に位置する第一トレンチと第二トレンチとを有する基板を設ける段階と、第一トレンチと第二トレンチの底部にローカルドープ領域を形成する段階と、第一トレンチの表面と、第二トレンチの表面と、基板の表面を被覆する第一誘電層を形成する段階と、第一トレンチと第二トレンチを被覆して充填する第一導電層を形成する段階と、第一導電層の両側に第二誘電層を形成する段階と、第一導電層の、第一トレンチと第二トレンチとの間に開口を形成する段階と、基板の中の、第一トレンチと第二トレンチとの間にドープ領域を形成する段階とを含む。
【発明を実施するための最良の形態】
【０００９】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【００１０】
図２〜図７は本発明によるメモリ構造を制作する方法を表す説明図である。図２に示すように、基板５０を設ける。基板５０は誘電層５２とパターン化されたハードマスク層５４で被覆されている。誘電層５２は酸化珪素を含み、ハードマスク層５４は窒化珪素５４を含む。
【００１１】
図３に示すように、ハードマスク層５４をマスクとして基板５０にトレンチ５６を形成する。トレンチ５６はＵ字型の底部５７を備える。次に、基板５０の中でトレンチ５６のＵ字型底部５７の周りにローカルドープ領域５８を形成する。その後、フォトマスク（図示せず）を利用して領域６０内のハードマスク層５４と誘電層５２を除去し、領域６０内の基板５０を露出させる。
【００１２】
図４に示すように、トレンチ５６の表面と領域６０内の基板５０の表面に、トンネル酸化層として働く誘電層６２を形成する。本発明の好ましい実施例によれば、誘電層６２は高温酸化（ＨＴＯ）法で形成する。次に、導電層６４を形成してトレンチ５６を充填する。その後、導電層６４の表面とハードマスク層５４の表面を化学機械研磨（ＣＭＰ）プロセスでそろえる。
【００１３】
図５に示すように、ハードマスク層５４をすべて除去して凹部６６を形成する。次に、導電層６４と凹部６６の表面に誘電層６８を均一に形成する。このとき、凹部６６は誘電層６８に囲まれる。本発明の好ましい実施例によれば、誘電層６８はＯＮＯ（酸化物−窒化物−酸化物）構造を含む。ＯＮＯ構造での酸化珪素は高温酸化（ＨＴＯ）プロセスで形成し、ＯＮＯ構造での窒化珪素は低圧化学気相成長（ＬＰＣＶＤ）プロセスで形成することができる。
【００１４】
図６に示すように、導電層６４の上表面と凹部６６の底部に設けられる誘電層６８を除去し、凹部６６の両側の誘電層６８のみ残す。本発明の他の好ましい実施例によれば、凹部６６の底部にある誘電層６８の除去は任意である。導電層６４の上表面の誘電層６８のみ除去すればよい。
【００１５】
図７に示すように、制御ゲートとして働く導電層７０で凹部６６を充填する。次に、前記フォトマスクを利用して領域６０内の導電層６４を除去し、導電層６４に開口７２を形成する。そうすると、誘電層６２の一部は開口７２により露出し、フローティングゲート７４は形成される。その後、基板５０の中で開口７２の底部の下にソース／ドレインドープ領域７６を形成する。それと同時に、フローティングゲート７４のＵ字型底部の周りにフローティングゲートチャネル８０を形成する。本発明によるメモリ構造は以上により完成する。その後、開口７２の底部の誘電層６２を除去し、開口７２の側壁に他の誘電層を形成し、更に開口７２内にコンタクトプラグを形成することができる。
【００１６】
図７は本発明によるメモリ構造を表す説明図である。メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部を備えるフローティングゲート７４と、フローティングゲート７４の底部の周りに設けられるＵ字型のフローティングゲートチャネル８０と、制御ゲート誘電層として働き、制御ゲート７０と基板５０の間に設けられる誘電層５２と、トンネル酸化層として働き、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる誘電層６８と、Ｕ字型のフローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。前記誘電層５２はシリコン酸化膜とＯＮＯ構造を含む。シリコン酸化膜は下層でＯＮＯ構造は上層である。また、誘電層５２は酸化珪素のみで形成することができる。
【００１７】
本発明の好ましい実施例によれば、ソース／ドレインドープ領域７６のドーパントがＰ型（例えばホウ素）であれば、ローカルドープ領域５８のドーパントはＮ型（例えば砒素）である。ローカルドープ領域５８は、５×Ｅ１３イオン／ｃｍ２のドープ量と５０ＫｅＶのエネルギーでドーパントを注入することで形成する。
【００１８】
本発明によるローカルドープ領域５８は、従来のポケットドープ領域に代わるものとして用いられる。そうすると、ソースとドレインの間のパンチスルー現象を防止し、メモリ構造の閾値電圧を増加させることができる。また、製作プロセスではローカルドープ領域５８はソース／ドレインドープ領域に影響されない。したがって、より良好なプロセス制御が得られる。
【００１９】
なお、本発明によるフローティングゲート７４は、基板５０内に埋まったＵ字型底部５７を備える。集積度の向上とともに短縮する従来のフローティングゲートチャネル（図１を参照）と異なって、Ｕ字型の底部５７を備えるフローティングゲート７４は集積度の向上時により長いフローティングゲートチャネル８０を提供することができる。また、メモリの性能を改善するためにＧＩＤＬ効果を向上させることができる。したがって、本発明によるメモリ構造はより良好な性能と、より長いプロセスウィンドウを有する。
【００２０】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して同等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図面の簡単な説明】
【００２１】
【図１】従来の２ビットフラッシュメモリセルの構造を表す説明図である。
【図２】本発明によるメモリ構造を制作する方法を表す説明図である。
【図３】本発明によるメモリ構造を制作する方法を表す説明図である。
【図４】本発明によるメモリ構造を制作する方法を表す説明図である。
【図５】本発明によるメモリ構造を制作する方法を表す説明図である。
【図６】本発明によるメモリ構造を制作する方法を表す説明図である。
【図７】本発明によるメモリ構造を制作する方法を表す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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