(57)【特許請求の範囲】
【請求項１】
主表面側に受光素子が形成された第１の基板と、
前記第１の基板の主表面に接合された第２の基板とを備え、
前記第２の基板は、第１のＳｉ層、ＳｉＯ２層及び第２のＳｉ層からなるＳＯＩ基板であり、前記第１のＳｉ層は、前記第１の基板の主表面に接合された枠体部と、バネ部を介して水平方向に揺動自在な状態で前記枠体部に支持され、表面にクロム膜が形成された中央部と、前記中央部の垂直方向に形成された貫通孔とを有し、前記バネ部及び前記中央部は、前記第１の基板、前記枠体部及び前記第２のＳｉ層により封止され、前記受光素子は、前記貫通孔の揺動範囲内に形成され、前記貫通孔の揺動に伴う受光量の変化を検出することにより物理量を検出する
ことを特徴とする半導体物理量検出デバイス。
【請求項２】
請求項１に記載の半導体物理量検出デバイスにおいて、前記中央部は２軸方向に揺動自在な状態で前記枠体部に支持され、前記貫通孔と前記受光素子の対を各軸毎に備えることを特徴とする半導体物理量検出デバイス。
【請求項３】
請求項１又は請求項２に記載の半導体物理量検出デバイスにおいて、前記枠体部において前記第２の基板と接合され、前記枠体部と前記第１の基板とにより前記バネ部及び前記中央部を封止する光透過性基板を備えることを特徴とする半導体物理量検出デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、傾斜角度や加速度等の物理量を検知する半導体物理量検出デバイスに関する。
【背景技術】
【０００２】
第１の従来技術として、上面にピエゾ抵抗素子が形成された半導体基板と、半導体基板の下面に形成され、傾斜に伴い左右に変位する重りとを備える半導体物理量検出デバイスが知られている（特許文献１参照）。この半導体物理量検出デバイスは、重りによって半導体基板に発生する歪みをピエゾ抵抗素子の抵抗値の変化として検出することにより、傾斜角度を検出する。
【０００３】
第２の従来技術として、半導体基板に形成された片持梁と、片持梁の先端部に形成された重り部とを備える半導体物理量検出デバイスが知られている（特許文献２参照）。この半導体物理量検出デバイスは、加速度の変化に伴う半導体基板と重り部間の隙間に形成される静電容量の変化を検出することにより、加速度を検出する。
【特許文献１】特開平５−３２２５６６号公報
【特許文献２】特開昭６２−２３２１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
第１の従来技術では、微小電圧を増幅するための増幅回路が必要になる上に、ピエゾ抵抗素子の抵抗値が動作温度によって変化するために温度補償補償回路が必要となる。このため、第１の従来技術によれば、半導体物理量検出デバイスを安価、且つ、小型に構成することが難しい。また第２に従来技術も同様に、静電容量を電圧に変換するためのＣ−Ｖ変換回路や増幅回路が必要になるために、半導体物理量検出デバイスを安価、且つ、小型に構成することが難しい。
【０００５】
第１及び第２の従来技術は、歪みや隙間寸法の変化を利用して物理量を検出する構成となっているが、この歪みや隙間寸法は半導体物理量検出デバイスを製造する際に発生する機械的なストレス（内部残留応力）の影響を受ける。このため、第１及び第２の従来技術によれば、半導体物理量検出デバイスを製造する際、機械的なストレスを緩和するためのアニール処理等の付加的な処理が必要になる上に、歪みや隙間寸法のばらつきによって歩留まりが低下したり、歪みや隙間寸法の経時変化によって信頼性が低下したりする。
【０００６】
本発明は、上記課題を解決するためになされたものであり、その目的は、歪みや隙間寸法の変化を利用することなく物理量を検出する小型、且つ、安価な半導体物理量検出デバイスを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体物理量検出デバイスは、主表面側に受光素子が形成された第１の基板と、第１の基板の主表面に接合された第２の基板とを備え、第２の基板は、第１のＳｉ層、ＳｉＯ２層及び第２のＳｉ層からなるＳＯＩ基板であり、前記第１のＳｉ層は、第１の基板の主表面に接合された枠体部と、バネ部を介して水平方向に揺動自在な状態で枠体部に支持され、表面にクロム膜が形成された中央部と、中央部の垂直方向に形成された貫通孔とを有し、前記バネ部及び前記中央部は、前記第１の基板、前記枠体部及び前記第２のＳｉ層により封止され、受光素子は、貫通孔の揺動範囲内に形成され、貫通孔の揺動に伴う受光量の変化を検出することにより物理量を検出する。
【発明の効果】
【０００８】
本発明に係る半導体物理量検出デバイスによれば、貫通孔の揺動に伴う受光素子の受光量の変化を検出することにより物理量を検出するので、歪みや隙間寸法の変化を利用することなく物理量を検出する小型、且つ、安価な半導体物理量検出デバイスを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明の実施形態となる半導体物理量検出デバイスの構成について説明する。
【００１０】
〔半導体物理量検出デバイスの構成〕
本発明の実施形態となる半導体物理量検出デバイス１は、図２に示すように、半導体基板２と、ポリイミド樹脂等の感光性接着剤３により半導体基板２の主表面に接合された、Ｓｉ層４ａ，ＳｉＯ２層４ｂ，及びＳｉ層４ｃからなるＳＯＩ基板４とを主な構成要素として備える。Ｓｉ層４ａは、図１に示すように、感光性接着剤３により半導体基板２の主表面に接合された、矩形形状の開口部５を有する枠体部６と、開口部５内においてバネ部７ａ，７ｂを介してｘ方向に揺動自在な状態で枠体部６に対し支持された中央部８と、中央部８の垂直方向に形成された貫通孔９とを有する。Ｓｉ層４ｃは、上面からの光を透過可能なように数μｍ〜数１０μｍ程度の厚さに形成されている。半導体基板２の主表面にはフォトダイオード等の受光素子１０が形成されている。受光素子１０は、貫通孔９の揺動範囲内に形成され、貫通孔９の揺動に伴う受光量の変化を検出する。
【００１１】
本実施形態では、枠体部６、バネ部７ａ，７ｂ、中央部８、及び貫通孔９をＳＯＩ基板４により形成したが、ＳＯＩ基板４を用いずに形成してもよい。具体的には、感光性接着剤３により半導体基板２の主表面にシリコン基板を接合し、ドライエッチング技術を利用してシリコン基板に枠体部６、バネ部７ａ，７ｂ、中央部８、及び貫通孔９を形成した後、接着剤を用いた接着又は陽極接合法による接合によりシリコン基板上にガラス板を配置することにより形成してもよい。
【００１２】
〔半導体物理量検出デバイスの動作〕
上記半導体物理量検出デバイス１は、以下に示すように動作することにより、傾斜角度や加速度等の物理量を検出する。いまＳｉ層４ｃの上方に赤外線ＬＥＤ等の発光素子を配置し、Ｓｉ層４ｃを介して貫通孔９に向けて赤外線を照射すると、半導体物理量検出デバイス１が傾斜状態にない場合は、赤外線は貫通孔９を介して受光素子１０が形成されていない半導体基板２表面に照射される。このため受光素子１０には光が照射されず、受光素子１０は電流を出力しない。一方、半導体物理量検出デバイスが傾斜状態にある場合には、中央部８が図２に示す矢印方向に揺動することにより貫通孔９は受光素子１０上方に移動し、赤外線は貫通孔９を介して受光素子１０に照射される。これにより、受光素子１０の受光量が変化するので、受光素子１０の出力電流を検出することにより物理量を検出することができる。
【００１３】
〔半導体物理量検出デバイスの実装構造〕
上記半導体物理量検出デバイス１は、本出願の出願時点で公知の光結合デバイスのプラスチックモールド実装技術（例えば特開２００３−８０５０号参照）を利用して、例えば図３乃至図５に示すような実装構造により発光素子１２と共に実装することが望ましい。図３に示す実装構造１１では、ＳＯＩ基板４に発光素子１２が対向配置され、発光素子１２から発せられた光はＳＯＩ基板４のＳｉ層４ｃに入射する。この実装構造１１では、入力端子１３を介して電流を供給することにより発光素子１２から光を照射し、出力端子１４を介して受光素子１０の電流出力を検出することにより物理量を検出する。図４に示す実装構造２１では、図３に示す実装構造１１とは異なり発光素子１２が半導体物理量検出デバイスと並列に配置され、発光素子１２から発せられた光は反射板１５により反射されてＳＯＩ基板４のＳｉ層４ｃに入射する。図５に示す実装構造３１では、図３に示す実装構造１１において、ＭＯＳＦＥＴ等の出力素子１６が、半導体物理量検出デバイス１と並列に配置され、一体化されている。この実装構造３１では、出力素子１６は受光素子１０の電流出力により駆動される。
【００１４】
〔半導体物理量検出デバイスの製造方法〕
上記半導体物理量検出デバイス１は、以下に示す製造工程によって半導体基板２とＳＯＩ基板４を個別に製造した後に感光性接着剤３によって半導体基板２とＳＯＩ基板４とを接合することにより、製造することができる。以下、図６及び図７を参照して、ＳＯＩ基板４と半導体基板２の製造工程を順に説明する。
【００１５】
〔ＳＯＩ基板の製造方法〕
ＳＯＩ基板４を製造する際は、始めに図６（ａ）に示すように、Ｓｉ層４ａ表面にフォトレジスト膜４１を塗布した後、枠体部６、バネ部７ａ，７ｂ、中央部８、及び貫通孔９の形成位置及び形状に合わせてフォトレジスト膜４１をパターンニングする。なお本実施形態では、フォトレジスト膜４１をパターンニングしたが、フォトレジスト膜４１の代わりにクロム膜をパターンニングしてもよい。
【００１６】
次に図６（ｂ）に示すように、フォトレジスト膜４１をマスクとしてＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）処理によりエッチングＳｉ層４ａをエッチングした後、図６（ｃ）に示すようにフォトレジスト膜４１を除去する。なおフォトレジスト膜４１の代わりにクロム膜をパターンニングした場合にはクロム膜は除去しない。クロム膜を残しておくことにより、発光素子の照射光が貫通孔９以外の領域から透過することを抑制し、受光素子１０への光の透過及び遮断を確実に行うことができる。
【００１７】
次に図６（ｄ）に示すように、ウェットエッチング処理によりバネ部７ａ，７ｂ、中央部８、及び貫通孔９に対応する位置のＳｉＯ２層４ｂを除去した後、図６（ｅ）に示すように基板を反転させることにより、一連のＳＯＩ基板４の製造工程は完了する。なおこの際、Ｓｉ層４ｃの厚さが数μｍ〜数１０μｍ程度以上である場合には、ウェットエッチング処理によりＳｉ層４ｃの厚さを数μｍ〜数１０μｍ程度にし、Ｓｉ層４ｃを光が透過できるようにする。
【００１８】
〔半導体基板の製造方法〕
半導体基板２を製造する際は、始めに図７（ａ）に示すように、半導体基板２の主表面に受光素子１０を形成した後、図７（ｂ）に示すように半導体基板２の主表面の全面に感光性接着剤３を塗布する。そして図７（ｃ）に示すように、枠体部６の形成位置及び形状に合わせて感光性接着剤３をパターンニングすることにより、半導体基板２の一連の製造工程は完了する。以後、感光性接着剤３を介して半導体基板２とＳＯＩ基板の枠体部６を接合することにより、本発明の実施形態となる半導体物理量検出デバイス１を製造できる。
【００１９】
以上の説明から明らかなように、本発明の実施形態となる半導体物理量検出デバイス１は、受光素子１０の受光量の変化を検出することにより物理量を検出するので、増幅回路や温度補償回路等の外付け部品や制御用ＩＣが不要となる。これにより、半導体物理量検出デバイス１を小型、且つ、安価に構成することができる。
【００２０】
また本発明の実施形態となる半導体物理量検出デバイス１によれば、機械的に変形する部分に物理量を検出するためのピエゾ抵抗素子や静電容量を形成しないので、製造の際に発生する機械的なストレスが物理量の検出に影響を与えることがない。これにより、特性ばらつきによる歩留まりの低下や半導体物理量検出デバイス１の経時変化を大幅に抑制することができる。
【００２１】
また本発明の実施形態となる半導体物理量検出デバイス１によれば、機械的に変形する部分に物理量を検出するためのピエゾ抵抗素子や静電容量を形成しないので、ピエゾ抵抗素子や静電容量の電気特性の変化を検出するための取り出し電極をＳｉ層４ｃに形成する必要がない。これにより、実装構造を簡素化し、半導体物理量検出デバイス１の小型化及び製造コストの低減を実現できる。
【００２２】
また本発明の実施形態となる半導体物理量検出デバイス１によれば、バネ部７ａ，７ｂ及び中央部８は半導体基板２，枠体部６，及びＳｉ層４ｃにより封止されているので、バネ部７ａ，７ｂ及び中央部８に水分が浸入することによって固着が発生し、バネ部７ａ，７ｂ及び中央部８が誤作動することを防止できる。
【００２３】
以上、本発明者によってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす論述及び図面により本発明は限定されることはない。例えば本実施形態では、中央部８はｘ軸方向にのみ揺動可能であるとしたが、図８に示すようにバネ部７ｃ，７ｄを形成することにより中央部８をｘｙ軸方向に揺動可能なように構成し、中央部８にｘ方向の揺動を検出するための貫通孔９ａと、ｙ方向の揺動を検出するための貫通孔９ｂ，９ｃを設けるようにしてもよい。このような構成によれば、貫通孔９ａ，９ｂ，９ｃの各揺動範囲に受光素子１０ａ，１０ｂ，１０ｃを配置しておくことにより、ｘｙ軸方向の物理量を検出することができる。このように、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論であることを付け加えておく。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態となる半導体物理量検出デバイスの構成を示す上面図である。
【図２】図１に示す半導体物理量検出デバイスの構成を示す断面図である。
【図３】図１に示す半導体物理量検出デバイスの実装構造の一例を示す断面図である。
【図４】図１に示す半導体物理量検出デバイスの実装構造の他の例を示す断面図である。
【図５】図１に示す半導体物理量検出デバイスの実装構造の他の例を示す断面図である。
【図６】本発明の実施形態となるＳＯＩ基板の製造方法の流れを示す断面工程図である。
【図７】本発明の実施形態となる半導体基板の製造方法の流れを示す断面工程図である。
【図８】図１に示す半導体物理量検出デバイスの応用例の構成を示す上面図である。
【符号の説明】
【００２５】
１：半導体物理量検出デバイス
２：半導体基板
３：感光性接着剤
４：ＳＯＩ基板
４ａ，４ｃ：Ｓｉ層
４ｂ：ＳｉＯ２層
５：開口部
６：枠体部
７ａ，７ｂ：バネ部
８：中央部
９：貫通孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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