(57)【特許請求の範囲】
【請求項１】
入力されるアナログ映像信号をＡ／Ｄ変換するとともに、複数系統のデジタルデータにデマルチプレクスして出力するＡ／Ｄコンバータと、
出力された前記複数系統のデジタルデータを信号処理するデジタル信号処理ブロックと、
該デジタル信号処理ブロックに接続されたシリアルインターフェースと、
信号処理後の前記複数系統のデジタルデータを別々にＤ／Ａ変換する複数のＤ／Ａコンバータと、
前記複数のＤ／Ａコンバータのうち、第１のＤ／Ａコンバータの後段に接続された第１のドライバと、
前記複数のＤ／Ａコンバータのうち、第２のＤ／Ａコンバータの後段に接続された第２のドライバと、
マイクロコンピュータと、
を有し、
前記デジタル信号処理ブロックは、前記デジタルデータの系統ごとに設けられた、入力側の調整回路および出力側の調整回路を含み、
前記マイクロコンピュータは、前記Ａ／Ｄコンバータから出力される前記複数系統のデジタルデータのうち、２系統のデジタルデータの出力波形を測定し、当該測定結果から第１の補正値を求め、前記第１と第２のドライバの出力波形を測定し、当該測定結果から第２の補正値を求め、求めた第１と第２の補正値を、前記シリアルインターフェースを介して前記デジタル信号処理ブロックに出力し、
前記２系統のデジタルデータが入力される２つの前記入力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第１の補正値に基づいて可変し、前記２つの入力側の調整回路でゲインとオフセットを調整された後の２系統のデジタルデータが入力される２つの前記出力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第２の補正値に基づいて可変することによって、前記複数系統のデジタルデータに対してそれぞれ独立に振幅調整およびオフセット調整を行う
デジタル信号処理回路。
【請求項２】
前記入力側と出力側の各調整回路は、前記デジタルデータを系統ごとに独立に調整するゲインブロックとブライトブロックを有し、
該ゲインブロックは振幅調整を行う乗算器で構成され、
前記ブライトブロックはオフセット調整を行う加減算器から構成される
請求項１記載のデジタル信号処理回路。
【請求項３】
前記入力側の調整回路はデジタルフィルタから構成され、該デジタルフィルタは前記デジタルデータの系統ごとに配される
請求項１記載のデジタル信号処理回路。
【請求項４】
画像を表示する表示部と、
該表示部を駆動するための回路部と、
前記表示部および前記回路部を制御するマイクロコンピュータと、
を有し、
前記回路部は、
入力されるアナログ映像信号をＡ／Ｄ変換するとともに、複数系統のデジタルデータにデマルチプレクスして出力するＡ／Ｄコンバータと、
出力された前記複数系統のデジタルデータを信号処理するデジタル信号処理ブロックと、
該デジタル信号処理ブロックに接続されたシリアルインターフェースと、
信号処理後の前記複数系統のデジタルデータを別々にＤ／Ａ変換する複数のＤ／Ａコンバータと、
前記複数のＤ／Ａコンバータのうち、第１のＤ／Ａコンバータと前記表示部との間に接続された第１のドライバと、
前記複数のＤ／Ａコンバータのうち、第２のＤ／Ａコンバータと前記表示部との間に接続された第２のドライバと、
を有し、
前記デジタル信号処理ブロックは、前記デジタルデータの系統ごとに設けられた、入力側の調整回路および出力側の調整回路を含み、
前記マイクロコンピュータは、前記Ａ／Ｄコンバータから出力される前記複数系統のデジタルデータのうち、２系統のデジタルデータの出力波形を測定し、当該測定結果から第１の補正値を求め、前記第１と第２のドライバの出力波形を測定し、当該測定結果から第２の補正値を求め、求めた第１と第２の補正値を、前記シリアルインターフェースを介して前記デジタル信号処理ブロックに出力し、
前記２系統のデジタルデータが入力される２つの前記入力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第１の補正値に基づいて可変し、前記２つの入力側の調整回路でゲインとオフセットを調整された後の２系統のデジタルデータが入力される２つの前記出力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第２の補正値に基づいて可変することによって、前記複数系統のデジタルデータに対してそれぞれ独立に振幅調整およびオフセット調整を行う
表示装置。
【請求項５】
前記入力側と出力側の各調整回路は、
前記デジタルデータを系統ごとに独立に振幅調整する乗算器と、
前記デジタルデータを系統ごとに独立にオフセット調整する加減算器と、
から構成される
請求項４記載の表示装置。
【請求項６】
前記入力側の調整回路はデジタルフィルタから構成され、該デジタルフィルタは前記デジタルデータの系統ごとに配される
請求項４記載の表示装置。
【請求項７】
前記表示部は、液晶セルがマトリックス状に配置されてなる
請求項４から６の何れか一項記載の表示装置。
【請求項８】
前記表示部は、液晶セルがマトリックス状に配置されてなるＬＣＤパネルであり、
前記ＬＣＤパネルに光を照射する照射手段と、
前記ＬＣＤパネルを経た光をスクリーン上に投影する投影手段と、
をさらに有する請求項７に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータからデマルチプレクスされて出力される複数系統のデジタルデータに対して並列に信号処理を行うデジタル信号処理回路およびこれを用いた表示装置に関する。
【０００２】
【従来の技術】
近年、表示装置、例えば液晶表示装置（ＬＣＤ；Liquid Crystal Display）においては、その信号処理系としてゲートアレイのＭＯＳプロセスで構成されるデジタル信号処理（ＤＳＰ；Digital Signal Processor）ＩＣを用いるのが一般的となっている。このデジタル信号処理ＩＣの前段には、当然のことながら、Ａ／Ｄ（アナログ／デジタル）コンバータが設けられることになる。
【０００３】
ところで、駆動周波数が高いシステムを考えた場合に、Ａ／Ｄコンバータは通常バイポーラプロセスで構成されることから高速動作が可能であるが、ＭＯＳプロセスで構成されるデジタル信号処理ＩＣは駆動周波数が高すぎると動作できなくなったり、あるいは高周波クロックに起因する不要輻射によってノイズが増えたりする。このため、入力されるアナログ映像信号をＡ／Ｄコンバータでデジタルデータに変換する際に、複数系統、例えば２系統にデマルチプレクスすることによって以降の駆動周波数を低くする手法が採られている。
【０００４】
すなわち、Ａ／Ｄコンバータにおいて、図９に示すように、マスタークロックＭＣＬＫに同期したデジタルデータＤＡＴＡを、例えばポート１、ポート２の２系統のデジタルデータにデマルチプレクスして出力する。そして、デジタル信号処理ＩＣでは、ポート１、ポート２のデジタルデータをそれぞれに対応した２系統の信号処理系によってマスタークロックＭＣＬＫの１／２の駆動周波数で並列に処理を行うようにする。
【０００５】
ここで、図１０に示すＡ／Ｄコンバータにおいて、アナログ入力信号のダイナミック（Ｄ）レンジを決めるリファレンス電圧Ｖｒｈ，Ｖｒｌや、アナログ入力信号自身のＤＣレベルが、Ａ／Ｄコンバータやデジタル信号処理ＩＣなどが搭載された基板上のノイズなどによって変動すると、相対的にアナログ入力信号のダイナミックレンジが変動することになる。その結果、Ａ／Ｄ変換されたデジタルデータが、図３に示す理想的な出力波形に対して、図４に示すように、出力波形が変動することになる。つまり、基板上のノイズもＡ／Ｄ変換されている状態になっている。
【０００６】
そして、特にクロックノイズなどが原因でノイズが周期的になるため、Ａ／Ｄコンバータからデマルチプレクスされて出力されてくるポート１、ポート２の両デジタルデータの値がばらつく現象が発生する。このポート１、ポート２の両デジタルデータの差が、デジタル信号処理ＩＣと後段のＬＣＤドライバで増幅されるため、ＬＣＤパネルに映像信号を表示した際に、２系統のデマルチプレクスに起因して２ドット周期の縦すじとなって見えてしまう。
【０００７】
一方、デジタル信号処理ＩＣの後段においては、信号処理後のポート１、ポート２のデジタルデータを別々にＤ／Ａ（デジタル／アナログ）コンバータでアナログ信号に変換し、別々のＬＣＤドライバを介してＬＣＤパネルを駆動することになる。
【０００８】
このときに、Ｄ／ＡコンバータおよびＬＣＤドライバ内部のアンプのゲインやオフセットなどの特性が、２系統のアナログＩＣ（Ｄ／ＡコンバータおよびＬＣＤドライバ）間の特性ばらつきによって揃わないため、ＬＣＤドライバの出力におけるポート１、ポート２間の出力レベルが、図５に示す理想的な出力波形に対して、図６に示すように、出力レベルがばらついて見えてしまう。その結果、ＬＣＤパネルに映像信号を表示した際に、２ドット周期の縦すじとなって見えてしまう。
【０００９】
【発明が解決しようとする課題】
Ａ／Ｄコンバータからデマルチプレクスされて出力されてくるポート１、ポート２の両デジタルデータのばらつきに関しては、図１０に示すＡ／Ｄコンバータにおいて、アナログ信号線にダンピング抵抗Ｒを挿入したり、リファレンス電圧入力端子にバイパスコンデンサＣ１，Ｃ２を接続したりしてノイズを取り除く手法が、従来一般的に採られていた。しかしながら、基板上のノイズは数十ｍＶといった微小なレベルであり、このような微小レベルのノイズをこれらの対策だけで取り除くのは、現実的には不可能である。
【００１０】
一方、Ｄ／ＡコンバータおよびＬＣＤドライバのゲインやオフセットのＩＣ間ばらつきに関しては、各ＩＣのアンプのゲインを個別に調整したり、Ｄ／Ａコンバータについては、図１１に示すように、アナログ出力の振幅を決めるリファレンス電圧をＶｒ１，Ｖｒ２を調整することによって補正することになるが、ＬＣＤドライバの場合は、アンプのゲインが固定で調整機能を持たないのが一般的であるため、ＩＣ間ばらつきを補正することはできない。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、Ａ／Ｄコンバータからデマルチプレクスされて出力されてくる複数系統のデジタルデータのばらつきや、Ｄ／ＡコンバータおよびＬＣＤドライバのゲインやオフセットのＩＣ間ばらつきを確実に補正し得るデジタル信号処理回路およびこれを用いた表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によるデジタル信号処理回路は、入力されるアナログ映像信号をＡ／Ｄ変換するとともに、複数系統のデジタルデータにデマルチプレクスして出力するＡ／Ｄコンバータと、出力された前記複数系統のデジタルデータを信号処理するデジタル信号処理ブロックと、該デジタル信号処理ブロックに接続されたシリアルインターフェースと、信号処理後の前記複数系統のデジタルデータを別々にＤ／Ａ変換する複数のＤ／Ａコンバータと、前記複数のＤ／Ａコンバータのうち、第１のＤ／Ａコンバータの後段に接続された第１のドライバと、前記複数のＤ／Ａコンバータのうち、第２のＤ／Ａコンバータの後段に接続された第２のドライバと、マイクロコンピュータと、を有し、前記デジタル信号処理ブロックは、前記デジタルデータの系統ごとに設けられた、入力側の調整回路および出力側の調整回路を含み、前記マイクロコンピュータは、前記Ａ／Ｄコンバータから出力される前記複数系統のデジタルデータのうち、２系統のデジタルデータの出力波形を測定し、当該測定結果から第１の補正値を求め、前記第１と第２のドライバの出力波形を測定し、当該測定結果から第２の補正値を求め、求めた第１と第２の補正値を、前記シリアルインターフェースを介して前記デジタル信号処理ブロックに出力し、前記２系統のデジタルデータが入力される２つの前記入力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第１の補正値に基づいて可変し、前記２つの入力側の調整回路でゲインとオフセットを調整された後の２系統のデジタルデータが入力される２つの前記出力側の調整回路は、入力した２系統のデジタルデータのゲインとオフセットを前記第２の補正値に基づいて可変することによって、前記複数系統のデジタルデータに対してそれぞれ独立に振幅調整およびオフセット調整を行う。
このデジタル信号処理回路は、液晶表示装置や液晶プロジェクタなどの表示装置において、その信号処理系に用いられる。
【００１３】
上記構成のデジタル信号処理回路またはこれを信号処理系に用いた表示装置において、デジタル信号処理回路の入力側および／または出力側に配された調整手段が、複数系統のデジタルデータに対してそれぞれ独立に振幅調整およびオフセット調整を行うことで、基板上のノイズに起因する複数系統のデジタルデータ間のばらつきを補正でき、また後段のＩＣ間の特性ばらつきに起因する複数系統のアナログ信号間のばらつきを前もって補正できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る液晶表示装置のシステム構成の一例を示すブロック図である。
【００１５】
図１に示すように、本システムは、Ｒ（赤）Ｇ（緑）Ｂ(青)に対応して設けられたＡ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂ、ＰＬＬ(Phase Locked Loop)回路１２、デジタルシグナルドライバ（ＤＳＤ）ＩＣ１３、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２、ＬＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２およびＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂを有する構成となっている。
【００１６】
本システムにおいては、デジタルシグナルドライバＩＣ１３へのデジタル入力を８ビットパラレル、デジタルシグナルドライバＩＣ１３内部の信号処理とそのデジタル出力を１０ビットパラレル、ＬＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２の出力のＣＨ（チャンネル）数を６本、そしてＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂの信号線の本数を１２本とする。ただし、これらの数値は一例に過ぎず、特にＬＣＤドライバとＬＣＤパネルとの間の信号線の本数、即ちＬＣＤパネルの信号線の本数はこれに限定されない。
【００１７】
Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂは、Ｒ，Ｇ，Ｂの各アナログ映像信号Ｒin，Ｇin，ＢinをそれぞれＡ／Ｄ変換するとともに、複数系統、例えば２系統のデジタルデータとして出力する。すなわち、図９に示すように、マスタークロックＭＣＬＫに同期したデジタルデータＤＡＴＡを、ポート１、ポート２の２系統のデジタルデータにデマルチプレクスして出力する。
【００１８】
ＰＬＬ回路１２は、入力されるアナログ映像信号から同期分離されて与えられる水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣに基づいて、本システムで用いるマスタークロックＭＣＬＫ、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣを生成し、デジタルシグナルドライバＩＣ１３に与える。
【００１９】
デジタルシグナルドライバＩＣ１３は、Ｒ，Ｇ，Ｂに対応して設けられたデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂ、シリアルＩ／Ｆ（インターフェース）２２およびタイミングジェネレータ（ＴＧ）２３を有する構成となっている。デジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂの具体的な構成については後述する。
【００２０】
シリアルＩ／Ｆ２２には、本システム全体の制御を司る図示せぬマイクロコンピュータ（以下、マイコンと略称する）から種々の情報がシリアルデータとして与えられる。そして、シリアルＩ／Ｆ２２は、このシリアルデータを受けてデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂの制御をなすとともに、タイミングジェネレータ２３のタイミング制御をなす。
【００２１】
タイミングジェネレータ２３には、ＰＬＬ回路１２で生成されたマスタークロックＭＣＬＫ、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣが供給される。タイミングジェネレータ２３は、マスタークロックＭＣＬＫおよび各同期信号ＨＳＹＮＣ，ＶＳＹＮＣに基づいて各種のタイミング信号を生成し、本システムの全てのタイミング制御を行う。
【００２２】
Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２．１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２は、デジタルシグナルドライバＩＣ１３のデジタル信号処理ブロック２１Ｒ−２１Ｇ−２１Ｂで各種の信号処理がなされたＲ，Ｇ，Ｂの各２系統のデジタルデータを別々にＤ／Ａ変換してＬＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２に供給する。
【００２３】
また、ＬＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２は、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２から供給されるＲ，Ｇ，Ｂの各２系統のアナログ映像信号に対して増幅処理、１Ｈ（Ｈは水平走査期間）反転処理およびサンプル／ホールド処理などを行った後、液晶セルを含む画素(図示せず)がマトリックス状に配置されてなるＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂに与えて表示駆動する。
【００２４】
次に、本発明の特徴部分であるデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂの具体的な構成について説明する。
【００２５】
［第１実施形態］
図２は、本発明の第１実施形態に係るデジタル信号処理回路（デジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂ）の構成例を示すブロック図である。なお、Ｒ，Ｇ，Ｂに対応したデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂは全く同じ構成となっている。
【００２６】
デジタル信号処理ブロック２１（２１Ｒ，２１Ｇ，２１Ｂ）は、本来の信号処理機能を持つ信号処理ブロック３１−１，３１−２を備えている。ここで、信号処理ブロック３１−１，３１−２で行われる本来の信号処理とは、ユーザ調整、ホワイトバランス調整、ＯＳＤ(On Screen Display)ＭＩＸ（表示画面上にメニュー画面などの別画面を表示する処理）、ガンマ補正などの通常の画質調整を行う信号処理である。
【００２７】
このデジタル信号処理ブロック２１はさらに、信号処理ブロック３１−１，３１−２の入力側にプリゲインブロック３２−１，３２−２およびプリブライトブロック３３−１，３３−２をそれぞれ有し、また出力側にポストゲインブロック３４−１，３４−２およびポストブライトブロック３５−１，３５−２をそれぞれ有している。
【００２８】
上記構成の第１実施形態に係るデジタル信号処理ブロック２１において、プリゲインブロック３２−１，３２−２は乗算器によって構成され、ポート１、ポート２のデジタルデータに対してそれぞれ独立にゲイン調整（振幅調整）が行えるようになっている。プリブライトブロック３３−１，３３−２は加減算器によって構成され、プリゲインブロック３２−１，３２−２でゲイン調整されたポート１、ポート２のデジタルデータに対してそれぞれ独立にブライト調整（オフセット調整）が行えるようになっている。
【００２９】
一方、ポストゲインブロック３４−１，３４−２は乗算器によって構成され、信号処理ブロック３１−１，３１−２から出力されるポート１、ポート２のデジタルデータに対してそれぞれ独立にゲイン調整（振幅調整）が行えるようになっている。ポストブライトブロック３５−１，３５−２は加減算器によって構成され、ポストゲインブロック３４−１，３４−２でゲイン調整されたポート１、ポート２のデジタルデータに対してそれぞれ独立にブライト調整（オフセット調整）が行えるようになっている。
【００３０】
ところで、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂにおいて、そのアナログ信号入力のダイナミックレンジが基板上のノイズによって変動したとき、先述したように、そのデジタル出力は、図３に示す理想的な出力波形に対して、図４に示すように、ゲインが違っていたり、オフセットがついたりする。これが原因となって、ポート１、ポート２の両デジタルデータ間に値のばらつきが生じ、最終的に、ＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂに映像を表示したときに２ドット周期の縦すじとなって見えてしまう。
【００３１】
これに対して、本実施形態に係るデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂでは、ポート１、ポート２の各デジタルデータに対して、プリゲインブロック３２−１，３２−２でゲイン差を補正し、プリブライトブロック３３−１，３３−２でオフセットを補正することができる。
【００３２】
このように、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂからデマルチプレクスされて出力されるポート１、ポート２の各デジタルデータに対して、信号処理ブロック３１−１，３１−２の入力側においてそれぞれ独立してゲイン調整およびブライト調整が可能であることで、信号処理ブロック３１−１，３１−２の入力側では、基板上のノイズに起因して発生するポート１、ポート２の両デジタルデータの値のばらつきを補正する演算を行うことができる。
【００３３】
一方、デジタルシグナルドライバＩＣ１３の後段において、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２．１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２のアンプの特性がばらつくと、アナログ出力の振幅やそのＤＣレベルがＩＣ間でばらつくことになる。さらに、そのアナログ信号をＩＣ間ばらつきのあるＬＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２で増幅するため、これらＬＣＤドライバの出力は、図５に示す理想的な出力波形に対して、図６に示すように、ゲイン差とオフセットがついてしまう。
【００３４】
これに対して、本実施形態に係るデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂでは、信号処理ブロック３１−１，３１−２から出力されるポート１、ポート２のデジタルデータに対して、ポストゲインブロック３４−１，３４−２で前もって後段で発生するゲイン差を補正し、さらにポストブライトブロック３５−１，３５−２で前もって後段で発生するオフセットを補正することができる。
【００３５】
このように、信号処理ブロック３１−１，３１−２から出力されるポート１、ポート２のデジタルデータに対してそれぞれ独立してゲイン調整およびブライト調整が可能であることで、信号処理ブロック３１−１，３１−２の出力側では、ポート１、ポート２に対応したアナログＩＣ間（即ち、図１のＤ／Ａコンバータ１４Ｒ−１と１４Ｒ−２，１４Ｇ−１と１４Ｇ−２，１４Ｂ−１と１４Ｂ−２およびＬＣＤドライバ１５Ｒ−１と１５Ｒ−２，１５Ｇ−１と１５Ｇ−２，１５Ｂ−１と１５Ｂ−２）のばらつきを前もって補正する演算を行うことができる。
【００３６】
ここで、プリゲインブロック３２−１，３２−２、プリブライトブロック３３−１，３３−２、ポストゲインブロック３４−１，３４−２およびポストブライトブロック３５−１，３５−２の各演算処理に用いられる係数は、外部のマイコンからシリアルＩ／Ｆ２２（図１を参照）を通して与えられるシリアルデータによって設定される。
【００３７】
この係数設定は、デジタルシグナルドライバＩＣ１３の最終的な調整段階において、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂからデマルチプレクスされて出力されるポート１、ポート２の各デジタル出力波形を実際に観測することによって両デジタルデータ間のばらつきを測定し、また一対のＬＣＤドライバから出力されるポート１、ポート２の各アナログ出力波形を実際に観測することによってアナログＩＣ間のばらつきを測定し、その測定結果に基づいてそれらのばらつきがなくなるようにポート１とポート２に対して各々独立に行われる。
【００３８】
上述したように、第１実施形態に係るデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂでは、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂからデマルチプレクスされて出力されるポート１、ポート２の各デジタルデータに対して、信号処理ブロック３１−１，３１−２の入力側および出力側において独立にゲイン調整およびブライト調整が可能であることにより、ポート１、ポート２間のばらつきを補正することができるため、このばらつきに起因する２ドット周期の縦すじの発生を抑えることができる。
【００３９】
［第２実施形態］
図７は、本発明の第２実施形態に係るデジタル信号処理回路（デジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂ）の構成例を示すブロック図である。なお、Ｒ，Ｇ，Ｂに対応したデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂは全く同じ構成となっている。また、図中、図２と同等部分には同一符号を付して示している。
【００４０】
デジタル信号処理ブロック２１（２１Ｒ，２１Ｇ，２１Ｂ）は、通常の画質調整を行う信号処理ブロック３１−１，３１−２に加えて、その入力側にデジタルフィルタ３６−１，３６−２をそれぞれ有し、またその出力側にポストゲインブロック３４−１，３４−２およびポストブライトブロック３５−１，３５−２をそれぞれ有する構成となっている。
【００４１】
上記構成の第２実施形態に係るデジタル信号処理ブロック２１において、デジタルフィルタ３６−１，３６−２は、高周波のノイズをカットする特性を持っており、そのフィルタリング処理によって、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂでアナログ映像信号と一緒にＡ／Ｄ変換されてしまう基板上のノイズを取り除く作用をなす。なおここでは、デジタルフィルタ３６−１，３６−２の型式および次数、フィルタ係数の設定の仕方については特に問わない。
【００４２】
ここで、基板上のノイズは、先述したように、ポート１とポート２のデジタルデータのばらつきの原因となるものである。したがって、デジタルフィルタ３６−１，３６−２のフィルタリング処理により、アナログ映像信号と一緒にＡ／Ｄ変換されてしまう基板上のノイズを取り除くことで、ポート１とポート２のデジタルデータのばらつきを補正することができる。
【００４３】
また、第１実施形態の場合と同様に、ポストゲインブロック３４−１，３４−２は乗算器によって構成され、信号処理ブロック３１−１，３１−２から出力されるポート１、ポート２のデジタルデータに対してそれぞれ独立にゲイン調整が行えるようになっている。ポストブライトブロック３５−１，３５−２は加減算器によって構成され、ポストゲインブロック３４−１，３４−２でゲイン調整されたポート１、ポート２のデジタルデータに対してそれぞれ独立にブライト調整が行えるようになっている。
【００４４】
これにより、信号処理ブロック３１−１，３１−２の出力側では、ポート１、ポート２に対応したアナログＩＣ間（即ち、図１のＤ／Ａコンバータ１４Ｒ−１と１４Ｒ−２，１４Ｇ−１と１４Ｇ−２，１４Ｂ−１と１４Ｂ−２およびＬＣＤドライバ１５Ｒ−１と１５Ｒ−２，１５Ｇ−１と１５Ｇ−２，１５Ｂ−１と１５Ｂ−２）のばらつきを前もって補正する演算を行うことができる。
【００４５】
上述したように、第２実施形態に係るデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂでは、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂからデマルチプレクスされて出力されるポート１、ポート２の各デジタルデータに対して、信号処理ブロック３１−１，３１−２の入力側においてノイズを取り除くことができるとともに、その出力側において独立にゲイン調整およびブライト調整が可能であることにより、ポート１、ポート２間のばらつきを補正することができるため、このばらつきに起因する２ドット周期の縦すじの発生を抑えることができる。
【００４６】
特に、信号処理ブロック３１−１，３１−２の入力側にデジタルフィルタ３６−１，３６−２を配したことにより、第１実施形態の場合に比べて回路規模が大きくなる点で不利であるものの、ポート１、ポート２の両デジタルデータ間のばらつきの原因となるノイズを取り除くことになるため、両デジタルデータ間のばらつきを確実に補正できるとともに、無調整にて所期の目的を達成できる利点がある。
【００４７】
なお、上記各実施形態では、信号処理ブロック３１−１，３１−２の入力側および出力側の双方に、ポート１、ポート２の両デジタルデータ間のばらつきを補正するための手段を設けるとしたが、必ずしも入力側および出力側の双方に設ける必要はなく、いずれか一方のみに補正のための手段を配する構成を採ることも可能である。
【００４８】
すなわち、信号処理ブロック３１−１，３１−２の入力側のみに、プリゲインブロック３２−１，３２−２およびプリブライトブロック３３−１，３３−１／デジタルフィルタ３６−１，３６−２を配することで、基板上のノイズに起因して発生するポート１、ポート２の両デジタルデータ間のばらつきについて補正できる。また、信号処理ブロック３１−１，３１−２の出力側のみに、ポストゲインブロック３４−１，３４−２およびポストブライトブロック３５−１，３５−２を配することで、ポート１、ポート２に対応したアナログＩＣ間のばらつきについて補正できる。
【００４９】
また、上記各実施形態では、カラー液晶表示装置に適用した場合を例に採って説明したが、本発明はカラー液晶表示装置への適用に限定されるものではなく、モノクロ液晶表示装置であっても良く、さらには表示デバイスとしてＣＲＴ（陰極線管）や有機ＥＬ素子等を用いた表示装置など、アナログ映像信号をＡ／Ｄコンバータでデジタルデータに変換する際に、複数系統、例えば２系統にデマルチプレクスして並列に処理するデジタル信号処理回路を持つ表示装置全般に適用可能である。
【００５０】
［適用例］
また、上記各実施形態に係るデジタル信号処理ブロック２１（２１Ｒ，２１Ｇ，２１Ｂ）は、液晶プロジェクタのデジタル信号処理回路として用いることも可能である。図８に、液晶プロジェクタの構成の概略を示す。
【００５１】
図８において、光源４１から発せられる白色光は、第１のビームスプリッタ４２で特定の色成分、例えば一番波長の短いＢ（青）の光成分のみが透過し、残りの色の光成分は反射される。第１のビームスプリッタ４２を透過したＢの光成分は、ミラー４３で光路が変更され、レンズ４４を通してＢのＬＣＤパネル１１Ｂに照射される。
【００５２】
第１のビームスプリッタ４２で反射された光成分については、第２のビームスプリッタ４５で例えばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透過する。第２のビームスプリッタ４５で反射されたＧの光成分は、レンズ４６を通してＧのＬＣＤパネル１１Ｇに照射される。第２のビームスプリッタ４５を透過したＲの光成分は、ミラー４７，４８で光路が変更され、レンズ４９を通してＲのＬＣＤパネル１１Ｒに照射される。
【００５３】
ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを経たＲ，Ｇ，Ｂの各光は、クロスプリズム５０で光合成される。そして、このクロスプリズム５０から出射される合成光は、投射プリズム５１によってスクリーン５２に投射される。
【００５４】
上記構成の液晶プロジェクタにおいて、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、図１に示す信号処理系でＲ，Ｇ，Ｂ毎に並列に信号処理された例えば２系統の映像信号が入力される。
【００５５】
ここで、デジタルシグナルドライバ１３のデジタル信号処理ブロック２１Ｒ，２１Ｇ，２１Ｂに対して、先述した第１または第２実施形態が適用されることにより、ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、２系統間でばらつきの無いアナログ映像信号が入力される。これにより、スクリーン５２上に画像を表示した際に、２系統のデマルチプレクスに対応した２ドット周期の縦すじの発生を抑えることができるので、良好な画像表示を実現できる。
【００５６】
なお、ここでは、カラーの液晶プロジェクタに適用した場合を例に採って説明したが、モノクロの液晶プロジェクタにも同様に適用可能である。このときは、当然のことながら、信号処理系は１チャンネル分で良いことになる。ただし、信号処理は、少なくとも２系統で並列に行われることが前提となる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、デジタル信号処理回路の入力側および出力側において、複数系統のデジタルデータに対してそれぞれ独立に振幅調整およびオフセット調整を行うようにしたことにより、基板上のノイズに起因する複数系統のデジタルデータ間のばらつきを補正できるとともに、後段のＩＣ間の特性ばらつきに起因する複数系統のアナログ信号間のばらつきを前もって補正できるので、これらのばらつきに起因する例えば２ドット周期の縦すじの発生を確実に抑えることができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置のシステム構成の一例を示すブロック図である。
【図２】本発明の第１実施形態に係るデジタル信号処理回路の構成例を示すブロック図である。
【図３】理想的なＡ／Ｄコンバータのデジタル出力の波形図である。
【図４】実際のＡ／Ｄコンバータのデジタル出力の波形図である。
【図５】理想的なＬＣＤドライバのデジタル出力の波形図である。
【図６】実際のＬＣＤドライバのデジタル出力の波形図である。
【図７】本発明の第２実施形態に係るデジタル信号処理回路の構成例を示すブロック図である。
【図８】液晶プロジェクタの一例を示す概略構成図である。
【図９】Ａ／Ｄコンバータでポート１、ポート２のデジタルデータにデマルチプレクスする動作を説明するためのタイミングチャートである。
【図１０】従来技術の課題（その１）を説明するための回路図である。
【図１１】従来技術の課題（その２）を説明するための回路図である。
【符号の説明】
１１Ｒ，１１Ｇ，１１Ｂ…Ａ／Ｄコンバータ、１３…デジタルシグナルドライバ、１４Ｒ−１，１４Ｒ−２，１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２…Ｄ／Ａコンバータ、１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−２…ＬＣＤドライバ、１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、２１，２１Ｒ，２１Ｇ，２１Ｂ…デジタル信号処理ブロック、３１−１，３１−２…信号処理ブロック、３２−１，３２−２…プリゲインブロック、３３−１，３３−２…プリブライトブロック、３４−１，３４−２…ポストゲインブロック、３５−１，３５−２…ポストブライトブロック、３６−１，３６−２…デジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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