(57)【特許請求の範囲】
【請求項１】
第１ＭＯＳ型ＦＥＴ、第２ＭＯＳ型ＦＥＴ、第３ＭＯＳ型ＦＥＴ、第４ＭＯＳ型ＦＥＴ及び第５ＭＯＳ型ＦＥＴと、
第１オペアンプ、第２オペアンプ及び第３オペアンプと、
外部回路からの電流入力を受ける入力端と、
前記電流入力に応じた電流を出力する検出端と、
を備え、
前記第１ＭＯＳ型ＦＥＴの第１の電流端子及び前記第２ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧ＶＣＣが印加され、
前記第１オペアンプの反転入力端子及び前記第２オペアンプの非反転入力端子に参照電圧Ｖｒｅｆが入力され、
前記第１オペアンプの非反転入力端子が、前記第１ＭＯＳ型ＦＥＴの第２の電流端子及び前記入力端に接続されており、
前記第１オペアンプの出力端子が、前記第１ＭＯＳ型ＦＥＴの制御端子及び前記第２ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第２オペアンプの出力端子が、前記第３ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第２ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されており、
前記第３ＭＯＳ型ＦＥＴの第２の電流端子が前記検出端に接続されており、
前記第４ＭＯＳ型ＦＥＴの第１の電流端子と前記第５ＭＯＳ型ＦＥＴの第１の電流端子に前記電源電圧ＶＣＣと等しい電圧が印加され、
前記第３オペアンプの反転入力端子に前記参照電圧Ｖｒｅｆと等しい電圧が入力されていると共に、前記第３オペアンプの出力端子が前記第４ＭＯＳ型ＦＥＴの制御端子及び前記第５ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第４ＭＯＳ型ＦＥＴの第２の電流端子が前記第３オペアンプの非反転入力端子及び前記入力端に接続されており、
前記第５ＭＯＳ型ＦＥＴの第２の電流端子が、前記第３ＭＯＳ型ＦＥＴの第１の電流端子及び前記第２オペアンプの反転入力端子に接続されているカレントミラー回路。
【請求項２】
前記第１ＭＯＳ型ＦＥＴのゲート幅Ｗ１とゲート長Ｌ１及び前記第２ＭＯＳ型ＦＥＴのゲート幅Ｗ２とゲート長Ｌ２がＮ×Ｗ１＝Ｗ２（Ｎは１以上の整数）及びＬ１＝Ｌ２の関係を満たし、
前記第４ＭＯＳ型ＦＥＴのゲート幅Ｗ４とゲート長Ｌ４及び前記第５ＭＯＳ型ＦＥＴのゲート幅Ｗ５とゲート長Ｌ５がＮ×Ｗ４＝Ｗ５及びＬ４＝Ｌ５の関係を満たし、
Ｗ１／Ｌ１がＷ４／Ｌ４より大きい請求項１に記載のカレントミラー回路。
【請求項３】
大電流領域では前記第１ＭＯＳ型ＦＥＴと前記第１オペアンプとを含む閉ループの利得が大きく、小電流領域では前記第４ＭＯＳ型ＦＥＴと前記第３オペアンプとを含む閉ループの利得が大きく、前記第１及び２のＭＯＳ型ＦＥＴが弱反転領域に至る前に前記２つの閉ループが切替わることを特徴とする請求項１に記載のカレントミラー回路。
【請求項４】
前記第１〜第３のオペアンプに含まれるトランジスタが、ＭＯＳ型ＦＥＴであることを特徴とする請求項１〜請求項３のいずれか一項に記載のカレントミラー回路。
【請求項５】
前記第１、第２、第４及び第５のＭＯＳ型ＦＥＴが、弱反転領域に入らないようにバイアスされていることを特徴とする請求項１〜請求項４のいずれか一項に記載のカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路に関する。
【背景技術】
【０００２】
光受信機等において、カレントミラー回路が、フォトダイオードに流れる光電流をモニタする光電流モニタ回路等に用いられていることは知られている。特許文献１〜２に記載されている発明においても、光電流モニタ回路としてカレントミラー回路が用いられており、１つのカレントミラー回路にはベース同士が接続されている２つのＰＮＰトランジスタが使用されている。
【特許文献１】特開２００３−１９８２７９号公報
【特許文献２】特開平１１−２８４４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
光受信機等における部品点数の削減、コスト低減などのためにはカレントミラー回路をＣＭＯＳ化する必要がある。しかし、上記各文献に記載されたカレントミラー回路を構成するＰＮＰトランジスタを単にＣＭＯＳ化しただけでは、ＭＯＳ型ＦＥＴのチャネル長変調効果の影響により精度が低下してしまい、正確な電流比を得ることが困難である。
【０００４】
本発明は、かかる問題を鑑みてなされたものであり、精度の低下を抑制し、正確な電流比を得ることができるカレントミラー回路を提供することを課題としている。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明のカレントミラー回路は、第１ＭＯＳ型ＦＥＴ、第２ＭＯＳ型ＦＥＴ及び第３ＭＯＳ型ＦＥＴと、第１オペアンプ及び第２オペアンプと、外部回路からの電流入力を受ける入力端と、電流入力に応じた電流を出力する検出端と、を備え、第１ＭＯＳ型ＦＥＴの第１の電流端子及び第２ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧ＶＣＣが印加され、第１オペアンプの反転入力端子及び第２オペアンプの非反転入力端子に参照電圧Ｖｒｅｆが入力され、第１オペアンプの非反転入力端子が、第１ＭＯＳ型ＦＥＴの第２の電流端子及び前記入力端に接続されており、第１オペアンプの出力端子が、第１ＭＯＳ型ＦＥＴの制御端子及び第２ＭＯＳ型ＦＥＴの制御端子に接続されており、第２オペアンプの出力端子が、第３ＭＯＳ型ＦＥＴの制御端子に接続されており、第２ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されており、第３ＭＯＳ型ＦＥＴの第２の電流端子が検出端に接続されている。
【０００６】
本発明のカレントミラー回路によれば、安価なＣＭＯＳプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。また、本発明のカレントミラー回路においては、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴの第１の電流端子に同一の電源電圧ＶＣＣが印加される。また、第１オペアンプによって、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴの制御端子の電圧が同一となると共に、第１ＭＯＳ型ＦＥＴの第２の電流端子の電圧が参照電圧Ｖｒｅｆに維持される。また、第３ＭＯＳ型ＦＥＴ及び第２オペアンプによって、第２ＭＯＳ型ＦＥＴの第２の電流端子の電圧が第１ＭＯＳ型ＦＥＴの第２の電流端子に印加された参照電圧Ｖｒｅｆと同一になる。そのため、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴそれぞれの第１の電流端子及び第２の電流端子の間の電圧を同一にすることができ、チャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路の精度の低下を抑制し、正確な電流比を得ることができる。
【０００７】
また、このカレントミラー回路は、第４ＭＯＳ型ＦＥＴ及び第５ＭＯＳ型ＦＥＴと、第３オペアンプと、を更に備え、第４ＭＯＳ型ＦＥＴの第１の電流端子と第５ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧ＶＣＣと等しい電圧が印加され、第３オペアンプの反転入力端子に参照電圧Ｖｒｅｆと等しい電圧が入力されていると共に、第３オペアンプの出力端子が第４ＭＯＳ型ＦＥＴの制御端子及び第５ＭＯＳ型ＦＥＴの制御端子に接続されており、第４ＭＯＳ型ＦＥＴの第２の電流端子が第３オペアンプの非反転入力端子及び入力端に接続されており、第５ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されていることが好適である。
【０００８】
これにより、第１及び第２のＭＯＳ型ＦＥＴの制御端子同士に同一の電圧を印加し、また第４及び第５のＭＯＳ型ＦＥＴの制御端子同士に同一の電圧を印加した上で、第１及び第２のＭＯＳ型ＦＥＴそれぞれの第１の電流端子と第２の電流端子との間の電圧を同一にすると共に第４及び第５のＭＯＳ型ＦＥＴそれぞれの第１の電流端子と第２の電流端子との間の電圧を同一にすることができる。そのため、２組以上のＭＯＳ型ＦＥＴを備える場合でも、精度の低下を抑制し、正確な電流比を得ることができる。
【０００９】
また、第１ＭＯＳ型ＦＥＴのゲート幅Ｗ１とゲート長Ｌ１及び第２ＭＯＳ型ＦＥＴのゲート幅Ｗ２とゲート長Ｌ２がＮ×Ｗ１＝Ｗ２（Ｎは１以上の整数）及びＬ１＝Ｌ２の関係を満たし、第４ＭＯＳ型ＦＥＴのゲート幅Ｗ４とゲート長Ｌ４及び第５ＭＯＳ型ＦＥＴのゲート幅Ｗ５とゲート長Ｌ５がＮ×Ｗ４＝Ｗ５及びＬ４＝Ｌ５の関係を満たし、Ｗ１／Ｌ１がＷ４／Ｌ４より大きいことが好適である。
【００１０】
第１ＭＯＳ型ＦＥＴのゲート幅Ｗ１とゲート長Ｌ１及び第２ＭＯＳ型ＦＥＴのゲート幅Ｗ２とゲート長Ｌ２がＮ×Ｗ１＝Ｗ２（Ｎは１以上の整数）及びＬ１＝Ｌ２の関係を満たし、第４ＭＯＳ型ＦＥＴのゲート幅Ｗ４とゲート長Ｌ４及び第５ＭＯＳ型ＦＥＴのゲート幅Ｗ５とゲート長Ｌ５がＮ×Ｗ４＝Ｗ５及びＬ４＝Ｌ５の関係を満たすため、第１ＭＯＳ型ＦＥＴに流れる電流を第２ＭＯＳ型ＦＥＴによって比率Ｎで正確にコピーし、第４ＭＯＳ型ＦＥＴに流れる電流を第５ＭＯＳ型ＦＥＴによって比率Ｎで正確にコピーすることが可能となる。
【００１１】
また、Ｗ１／Ｌ１がＷ４／Ｌ４より大きいため、第１及び第２のＭＯＳ型ＦＥＴの一組と第４及び第５のＭＯＳ型ＦＥＴの一組の受け持つ入力電流の電流範囲をオーバーラップさせ、第１及び第２のＭＯＳ型ＦＥＴが弱反転領域で動作させることなく、広い電流範囲をカバーすることができる。なお、ここで弱反転領域とは入力端に入力される電流が第１の電流端子と第２の電流端子との間の電圧により指数関係的に変化する領域をいう。
【００１２】
大電流領域では第１ＭＯＳ型ＦＥＴと第１オペアンプとを含む閉ループの利得が大きく、小電流領域では第４ＭＯＳ型ＦＥＴと第３オペアンプとを含む閉ループの利得が大きく、第１及び２のＭＯＳ型ＦＥＴが弱反転領域に至る前に２つの閉ループが切替わることが好適である。
【００１３】
また、第１〜第３のオペアンプに含まれるトランジスタは、ＭＯＳ型ＦＥＴであることが好適である。また、第１、第２、第４及び第５のＭＯＳ型ＦＥＴは、弱反転領域に入らないようにバイアスされていることが好適である。
【発明の効果】
【００１４】
本発明のカレントミラー回路によれば、精度の低下を抑制し、正確な電流比を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明に係るカレントミラー回路の好適な実施形態について詳細に説明する。なお、図面の説明において同一の要素に同一の符号を付し、重複する説明を省略する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態に係るカレントミラー回路１Ａの構成を示す図である。カレントミラー回路１Ａは、入力端３、検出端５、第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３、第３ＭＯＳ型ＦＥＴ１５、第１オペアンプ２０、第２オペアンプ２２及びモニタ抵抗Ｒｍｏｎを備える。
【００１７】
入力端３は、外部回路（図１の点線部分）から電流入力を受けるものであり、第１ＭＯＳ型ＦＥＴ１１のドレイン（第２の電流端子）と第１オペアンプ２０の非反転入力端子に接続されている。外部回路は光受信回路であり、その電流源としては例えば第１オペアンプ２０の非反転入力端子を介して供給される参照電圧Ｖｒｅｆによって逆バイアスが安定して供給されているフォトダイオードが用いられる。第１オペアンプ２０は、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート電圧を同時に決定すると共に、第１ＭＯＳ型ＦＥＴ１１のドレイン電圧を参照電圧Ｖｒｅｆに維持させるために用いられるものである。また、第２オペアンプ２２は、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧をＶｒｅｆに維持させるために用いられるものである。また、第１及び第２のオペアンプ２０、２２に含まれるトランジスタはＭＯＳ型ＦＥＴである。
【００１８】
第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３及び第３ＭＯＳ型ＦＥＴ１５は、例えばｐ−ＭＯＳ型ＦＥＴである。また、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３は同じ特性を有する。具体的には、第１ＭＯＳ型ＦＥＴ１１は、ゲート幅Ｗ１が２０μｍでゲート長Ｌ１が０．３μｍであり、第２ＭＯＳ型ＦＥＴ１３は、ゲート幅Ｗ２が２０μｍでゲート長Ｌ２が０．３μｍである。従って、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３は、Ｎ×Ｗ１＝Ｗ２（Ｎ＝１）及びＬ１＝Ｌ２の関係を満たす。
【００１９】
また、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３との互いのゲート同士は共通接続されている。第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のソース（第１の電流端子）は共に正電圧（３．０Ｖ）の電源電圧ＶＣＣが印加されている電源端子に接続されている。第１ＭＯＳ型ＦＥＴ１１は、ドレインが入力端３及び第１オペアンプ２０の非反転入力端子に接続されており、ゲートが第１オペアンプ２０の出力端子に接続されている。なお、第１オペアンプ２０の反転入力端子には正電圧（２．５Ｖ）の参照電圧Ｖｒｅｆが印加される。第１オペアンプ２０による帰還回路により、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組に対してＩｉｎの大きさに対応したＶＧＳＨが第１及び第２のＭＯＳ型ＦＥＴ１１、１３それぞれのソースとゲートとの間の電圧として発生する。
【００２０】
第２ＭＯＳ型ＦＥＴ１３は、第１ＭＯＳ型ＦＥＴ１１に流れる電流をコピーするものであって、ドレインが第３ＭＯＳ型ＦＥＴ１５のソース及び第２オペアンプ２２の反転入力端子に接続されている。また、第２オペアンプ２２は、非反転入力端子に２．５Ｖの参照電圧Ｖｒｅｆが与えられている。
【００２１】
第３ＭＯＳ型ＦＥＴ１５は、そのゲートが第２オペアンプ２２の出力端子に接続され、第２オペアンプ２２と共に第２ＭＯＳ型ＦＥＴ１３のドレイン電圧を第１ＭＯＳ型ＦＥＴ１１のドレインに印加された参照電圧Ｖｒｅｆと同一にするものであり、第３ＭＯＳ型ＦＥＴ１５のドレインは検出端５と一端が接地されているモニタ抵抗Ｒｍｏｎとに接続される。第２ＭＯＳ型ＦＥＴ１３のドレインは、帰還回路を構成する第３ＭＯＳ型ＦＥＴ１５のソースと第２オペアンプ２２に接続されている。これにより、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧は第２オペアンプ２２の非反転入力端子に印加されているＶｒｅｆと同一の電圧となる。
【００２２】
以下、本実施形態に係るカレントミラー回路１Ａの動作を説明する。本実施形態において、第１オペアンプ２０によって２．５Ｖの参照電圧Ｖｒｅｆと同一の電圧が第１ＭＯＳ型ＦＥＴ１１のドレイン電圧になるように適切に制御される。また、第１ＭＯＳ型ＦＥＴ１１のソースには３．０Ｖの電源電圧ＶＣＣが印加された電源端子が接続されているため、第１ＭＯＳ型ＦＥＴ１１のソース及びドレイン間電圧ＶDSが一定となる。そのため、第１ＭＯＳ型ＦＥＴ１１は、入力端３に入力されるＩｉｎ（図１参照）の大きさによって抵抗値が変化する可変抵抗として動作する。
【００２３】
また、第２オペアンプ２２の非反転入力端子にＶｒｅｆが供給されており、第２オペアンプ２２及び第３ＭＯＳ型ＦＥＴ１５が帰還回路をなしているため、第３ＭＯＳ型ＦＥＴ１５のソース及び第２オペアンプ２２の反転入力端子に接続している第２ＭＯＳ型ＦＥＴ１３のドレイン電圧は参照電圧Ｖｒｅｆ（２．５Ｖ）となるように制御される。
【００２４】
第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３のゲート同士が接続されているため、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３のゲートには同一の電圧が印加されており、またそれぞれのゲート幅とゲート長との比（２００／３）が同一であるため、第１ＭＯＳ型ＦＥＴ１１に流れる電流Ｉｉｎの電流量と同一の電流量のモニタ電流Ｉｍｏｎが第２ＭＯＳ型ＦＥＴ１３によりコピーされる。また、モニタ側ではモニタ抵抗Ｒｍｏｎによってモニタ電流Ｉｍｏｎをモニタ電圧Ｖｍｏｎに変換、或いはコピーされた正確なモニタ電流Ｉｍｏｎを他回路で利用することが可能となる。
【００２５】
このように、本実施形態に係るカレントミラー回路１Ａによれば、安価なＣＭＯＳプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。
【００２６】
また、本実施形態に係るカレントミラー回路１Ａにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート幅とゲート長との比が２００／３で同一であるため、第２ＭＯＳ型ＦＥＴ１３によって第１ＭＯＳ型ＦＥＴ１１に流れる電流を正確にコピーすることができる。
【００２７】
また、本発明のカレントミラー回路１Ａにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソースに同一の３．０Ｖの電源電圧ＶＣＣが印加される。また、第１オペアンプ２０によって、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート電圧が同一となると共に、第１ＭＯＳ型ＦＥＴ１１のドレイン電圧が参照電圧Ｖｒｅｆに維持される。また、第３ＭＯＳ型ＦＥＴ１５及び第２オペアンプ２２によって、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧が第１ＭＯＳ型ＦＥＴ１１のドレインに印加された参照電圧Ｖｒｅｆと同一になる。そのため、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソース及びドレインの間の電圧を同一にすることができ、十分なドレインーソース間電圧が得られない条件においてもチャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路１Ａの精度の低下を抑制し、正確な電流比を得ることができる。
【００２８】
より具体的に、図２〜図４を用い、単純なカレントミラー回路と比較して、このカレントミラー回路１Ａの効果を説明する。図２は、モニタ抵抗Ｒｍｏｎを有し、外部回路（点線部分）から電流入力を受ける従来の単純なｐＭＯＳカレントミラー回路の構成図である。図３及び図４はそれぞれ、この単純なｐＭＯＳカレントミラー回路及びカレントミラー回路１Ａの具体的な動作例を表す図であり、図３（ａ）及び図４（ａ）においてはソースとゲートとの間の電圧（ＶＧＳＨ）の電流Ｉｉｎ依存性を、図３（ｂ）及び図４（ｂ）においてはモニタ電流ＩｍｏｎのＩｉｎ依存性を、図３（ｃ）及び図４（ｃ）においては誤差（（Ｉｍｏｎ−Ｉｉｎ）／Ｉｉｎ×１００）のＩｉｎ依存性を示している。
【００２９】
図３（ｃ）に示されているように、単純なカレントミラー回路では、±１０％以内の精度を得られる範囲が、いわゆるチャネル長変調効果の影響により２０ｄＢ程度の領域に限定される。一方、カレントミラー回路１Ａでは、図４（ｃ）に示されるように、±１０％以内の精度を得られる範囲が４０ｄＢ程度の領域まで拡大される。これは、第１オペアンプ２０及び第２オペアンプ２２を用いて第１及び第２のＭＯＳ型ＦＥＴ１１、１３のＶＤＳが同一になるように制御されてチャネル長変調効果の影響が低減されたことによる。
【００３０】
ところで、入力端３に入力される電流をＩｉｎ、第１ＭＯＳ型ＦＥＴ１１のソースとゲートとの間の電圧をＶＧＳＨ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の閾値電圧をＶＴ、ゲート酸化膜の単位容量をＣＯＸ、定数をγ、ゲート幅をＷ、ゲート長をＬ、キャリア移動度をμ、係数βをＷ／ＬμＣＯＸとした場合、入力端３に入力される電流Ｉｉｎと第１ＭＯＳ型ＦＥＴ１１のゲート電圧ＶＧＳＨの間には次の３つの状態が生じる。
【００３１】
【数１】
0005092727.tif 000002
【数２】
0005092727.tif 000003
【数３】
0005092727.tif 000004
【００３２】
このように、ゲート電圧ＶＧＳＨの大きさによって３つの状態が生じ、式（１）の状態、式（２）の状態、式（３）の状態それぞれは、通常、飽和領域、線形領域（非飽和領域）、弱反転領域（サブスレッショルド）と呼ばれる。本実施形態に係るカレントミラー回路１Ａにおいては、電源電圧ＶＣＣが３．０Ｖ、参照電圧Ｖｒｅｆが２．５Ｖ、ＶＣＣ−Ｖｒｅｆが０．５Ｖになるので、ほとんどの場合、線形領域あるいは弱反転領域で動作する。また、第１ＭＯＳ型ＦＥＴ１１を流れるＩｉｎが大きい領域では、線形領域で動作するため、Ｉｉｎの最大電流をＩｉｎｍａｘとするとＭＯＳ型ＦＥＴに必要な最低限のサイズを抵抗値０．５Ｖ／Ｉｉｎｍａｘから求めることができる。この線形領域での第１及び第２のＭＯＳ型ＦＥＴ１１、１３の動作を用いて、第２のＭＯＳ型ＦＥＴ１３による第１のＭＯＳ型ＦＥＴ１１の電流のコピーを精度よく実現することができる。
【００３３】
しかし、Ｉｉｎが小さくなりＶＧＳＨがＶTに近づくと、第１ＭＯＳ型ＦＥＴ１１は徐々に弱反転領域で動作し始め、更にＩｉｎを小さくするとついにはＶＧＳＨ＜ＶＴとなる。すると、式（３）の状態になるため、Ｉｉｎの大きさはＶＧＳＨに対して指数関数的に変化する。そのため、第１のＭＯＳ型ＦＥＴ１１のＶＴバラツキにより、大きく影響を受けるおそれがある（後述する図６参照）。従って、より広い電流範囲をカバーするためには、後述する第２実施形態に係るカレントミラー回路１Ｂのように２組のＭＯＳ型ＦＥＴを用いることがより有効である。
【００３４】
（第２実施形態）
図５は、本発明の第２実施形態に係るカレントミラー回路１Ｂの構成を示す図である。カレントミラー回路１Ｂは、入力端３、検出端５、第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３、第３ＭＯＳ型ＦＥＴ１５、第４ＭＯＳ型ＦＥＴ１７、第５ＭＯＳ型ＦＥＴ１９、第１オペアンプ２０、第２オペアンプ２２、第３オペアンプ２４及びモニタ抵抗Ｒｍｏｎを備える。カレントミラー回路１Ｂは、第４ＭＯＳ型ＦＥＴ１７、第５ＭＯＳ型ＦＥＴ１９からなる新たなＭＯＳ型ＦＥＴの組及び第３オペアンプ２４を更に備える点において第１実施形態に係るカレントミラー回路１Ａと相違する。
【００３５】
第３オペアンプ２４は、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９のゲート電圧を同時に決定すると共に、第４ＭＯＳ型ＦＥＴ１７のドレイン電圧を参照電圧Ｖｒｅｆ（２．５Ｖ）に維持させるために用いられるものである。第３オペアンプ２４のゲインは、大電流領域では第１ＭＯＳ型ＦＥＴ１１と第１オペアンプ２０からなる閉ループ利得が大きくなり、小電流領域では第４ＭＯＳ型ＦＥＴ１７と第３オペアンプ２４からなる閉ループ利得が大きくなるように選ばれ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３がサブスレッショルト領域に至る前に閉ループ利得が切り替わるように選ばれる。第３オペアンプ２４に含まれるトランジスタはＭＯＳ型ＦＥＴである。
【００３６】
第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９は、例えばｐ−ＭＯＳ型ＦＥＴであって、互いに同一の特質を有する。具体的には、第４ＭＯＳ型ＦＥＴ１７は、ゲート幅Ｗ４が４μｍでゲート長Ｌ４が１０μｍであり、第５ＭＯＳ型ＦＥＴ１９は、ゲート幅Ｗ５が４μｍでゲート長Ｌ５が１０μｍである。従って、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９は、Ｎ×Ｗ４＝Ｗ５（Ｎ＝１）及びＬ４＝Ｌ５の関係を満たす。第４ＭＯＳ型ＦＥＴ１７は、ソースが正電圧（３．０Ｖ）の電源電圧ＶＣＣが印加された電源端子に接続されており、ドレインが入力端３と第３オペアンプ２４の非反転入力端子に接続している。また、第４ＭＯＳ型ＦＥＴ１７は、ゲートが第５ＭＯＳ型ＦＥＴ１９のゲートと接続されている。
【００３７】
第５ＭＯＳ型ＦＥＴ１９は、第４ＭＯＳ型ＦＥＴ１７を流れる電流をコピーするためのものであり、ソースは、正電圧（３．０Ｖ）の電源電圧ＶＣＣが印加された電源端子に接続されている。また、第５ＭＯＳ型ＦＥＴ１９は、ドレインが第２オペアンプ２２の反転入力端子及び第３ＭＯＳ型ＦＥＴ１５のソースに接続されている。
【００３８】
以下、本実施形態に係るカレントミラー回路１Ｂの動作を説明する。本実施形態に係るカレントミラー回路１Ｂにおいては、第１オペアンプ２０により帰還回路が構成され、先に第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組がオンになり、この組に対してＩｉｎの大きさに対応したＶＧＳＨが発生する。大電流領域において第１及び第２のＭＯＳ型ＦＥＴ１１、１３は線形領域で動作し、第４及び第５のＭＯＳ型ＦＥＴ１７、１９も共に動作する。しかし、第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲート幅とゲート長の比（４／１０）が第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲート幅とゲート長の比（１００／３）に比べて小さいため、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組に並列に挿入された高抵抗体として動作するに過ぎない。従って、大電流領域において、カレントミラー回路１Ｂは、主として第１及び第２のＭＯＳ型ＦＥＴ１１、１３によりその動作が決まり、安定的に動作する。
【００３９】
しかし、Ｉｉｎが小さくなってＶＧＳＨがＶＴに近づいていくと、上述のように、第１及び第２のＭＯＳ型ＦＥＴ１１、１３は徐々に弱反転領域で動作しはじめ、更にＩｉｎを小さくするとついにはＶＧＳＨ＜ＶＴとなってしまう。このようなバイアスの状態となると、第１及び第２のＭＯＳ型ＦＥＴ１１、１３は、上述の数３の状態の領域となり、Ｉｉｎの大きさはＶＧＳＨに対して指数関数的に変化するため、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶＴバラツキに大きく影響を受ける。
【００４０】
図６は、カレントミラー回路のＶＴバラツキ特性を表す図であり、ΔＩＤＳ（ソースとドレインとの間の電流）の誤差のＶＧＳ−ＶＴ依存性を示している。図６に示すとおり、ＶＧＳＨ−ＶＴが−０．２Ｖになると、カレントミラー回路のΔＩＤＳ（ソースとドレイン間の電流）の誤差は６０％超まで悪化する。
【００４１】
かかる場合、第４及び第５のＭＯＳ型ＦＥＴ１７、１９の新たなＭＯＳ型ＦＥＴの組を用いることで、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域に入る前に第４及び第５のＭＯＳ型ＦＥＴ１７、１９への帰還を開始させ、上述の第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶＴバラツキの対する大きな影響を回避することができる。
【００４２】
すなわち、第４及び第５のＭＯＳ型ＦＥＴ１７、１９を新たに採用することで、小電流領域において第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組をオフとして、第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を線形領域で動作させることができる。これは、カレントミラー回路１Ｂにおいて、第３オペアンプ２４及び第４ＭＯＳ型ＦＥＴ１７を含む閉ループ利得が、第１オペアンプ２０及び第１ＭＯＳ型ＦＥＴ１１を含む閉ループ利得より大きくなることによる。なお、この小電流領域においては、Ｉｉｎの大きさに対応したＶＧＳＬが第４及び第５のＭＯＳ型ＦＥＴ１７、１９それぞれのソースとゲートとの間の電圧となる。
【００４３】
以下、図７に基づいて、カレントミラー回路１Ａに第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を更に加えたカレントミラー回路１Ｂの効果を具体的に説明する。図７はカレントミラー回路１Ｂの具体的な動作例を表す図であり、図７（ａ）においてはソースとゲート間の電圧（ＶＧＳ）の電流Ｉｉｎ依存性を、図７（ｂ）においてはモニタ電流ＩｍｏｎのＩｉｎ依存性を、図７（ｃ）においては精度（（Ｉｍｏｎ−Ｉｉｎ）／Ｉｉｎ×１００）のＩｉｎ依存性を示している。なお、図７（ａ）中のＶＧＳＨは、大電流領域における第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組に対してＩｉｎの大きさに対応したゲートとソースとの間の電圧である。また、ＶＧＳＬは、小電流領域における第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９の組に対してＩｉｎの大きさに対応したゲートとソースとの間の電圧である。図７（ｃ）に示すように、カレントミラー回路１Ｂでは、±１０％以内の精度を得られる範囲が８０ｄＢ以上の領域に拡大される。
【００４４】
上述したように、カレントミラー回路１Ａにより、チャネル長変調効果を抑制して±１０％以内の精度を得られる範囲が４０ｄＢ程度の領域まで拡大された（図４（ｃ）参照）。しかし、カレントミラー回路１Ａに新たに第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を加えたカレントミラー回路１Ｂによれば、±１０％以内の精度を得られる範囲が更に８０ｄＢ以上の領域にまで拡大される。これは、チャネル長変調効果の抑制に加えて第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶＴバラツキの影響を抑制したことによる。
【００４５】
以上の実施形態に係るカレントミラー回路１Ｂによれば、回路をＣＭＯＳ化することによって集積化することで、部品点数の削減、コスト低減が可能となる。また、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９のゲート幅とゲート長の比が４／１０で同一であるため、第５ＭＯＳ型ＦＥＴ１９によって第４ＭＯＳ型ＦＥＴ１７に流れる電流を正確にコピーすることが可能となる。
【００４６】
また、カレントミラー回路１Ｂによれば、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソース及びドレインの間の電圧を同一にすると共に第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９それぞれのソース及びドレインの間の電圧をも同一とすることができるため、２組のＭＯＳ型ＦＥＴが用いられる場合においても、チャネル長変調効果の影響を低減することが可能となり、広いダイナミックレンジで精度よく電流をコピーすることができる。
【００４７】
また、第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲート幅とゲート長の比（２００／３）が第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲート幅とゲート長の比（４／１０）より大きい、つまり第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲインが第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲインと比べて飽和領域で５００／３倍大きく、且つ第３オペアンプ２４のゲインが４０ｄＢで第１オペアンプ２０のゲイン６０ｄＢであるため、大電流領域では必ず第１ＭＯＳ型ＦＥＴ１１と第１オペアンプ２０とを含む閉ループが動作し、入力電流の低下と共に閉ループゲインの大小関係が切り替わり、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の一組と第４及び第５のＭＯＳ型ＦＥＴ１７、１９の一組が受け持つ入力電流の電流範囲をオーバーラップさせ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域で動作することを抑制できる。第１及び第３のオペアンプ２０、２４のゲインは、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域に入る前に適切に第４及び第５のＭＯＳ型ＦＥＴ１７、１９にカレントミラー動作が切り替わる様に設定している。
【００４８】
すなわち、このカレントミラー回路１Ｂにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲートに入力される電圧が第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３の閾値電圧を下回る前に、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９への帰還が機能し始める。そのため、第１、第２、第４及び第５のＭＯＳ型ＦＥＴ１１、１３、１７、１９が線形領域で動作し、また第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶＴバラツキの影響が抑制され、広いダイナミックレンジで精度よく電流をコピーすることができる。
【００４９】
以上、本発明の好適な実施形態について説明してきたが、本実施形態は本発明の趣旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態に係るカレントミラー回路においては、１組のＭＯＳ型ＦＥＴ又は２組のＭＯＳ型ＦＥＴが用いられているが、必要なダイナミックレンジに応じてＭＯＳ型ＦＥＴの組の数を増やしてもよい。また、本実施形態において、ＭＯＳ型ＦＥＴがｐ−ＭＯＳであるが、電流Ｉｉｎの向きを反転させてｎ−ＭＯＳとして構成してもよい。また、電流をコピーする際の比率Ｎは自由に選ぶことができる。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態に係るカレントミラー回路１Ａの構成図である。
【図２】単純なｐ−ＭＯＳカレントミラー回路の構成図である。
【図３】単純なｐ−ＭＯＳカレントミラー回路の具体的な動作例を示す図である。
【図４】カレントミラー回路１Ａの具体的な動作例を示す図である。
【図５】第２実施形態に係るカレントミラー回路１Ｂの構成図である。
【図６】カレントミラー回路のバラツキ特性を示す図である。
【図７】カレントミラー回路１Ｂの具体的な動作例を示す図である。
【符号の説明】
【００５１】
１Ａ，１Ｂ…カレントミラー回路、３…入力端、５…検出端、１１，１３，１５，１７，１９…第１〜第５ＭＯＳ型ＦＥＴ、２０，２２，２４…第１〜第３オペアンプ、ＶＣＣ…電源電圧、Ｖｒｅｆ…参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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