(57)【特許請求の範囲】
【請求項１】
データビットを通信する装置において、
前記データビットに対応し、周期的な遷移を有する送信信号を生成する送信部と、
前記生成された送信信号を伝達するデータ線と、
前記データ線を通じて伝達された前記送信信号（以下、受信信号という）の前記周期的な遷移から受信クロック信号を生成し、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する受信部とを含み、
前記送信信号が、前記データビットと同じ振幅を有することを特徴とする装置。
【請求項２】
前記周期的な遷移は、前記データビットにダミービットを周期的に挿入して生成されることを特徴とする請求項１に記載の装置。
【請求項３】
前記ダミービットは、前記データビットのうち前記ダミービット直前のデータビットと異なる値を有することを特徴とする請求項２に記載の装置。
【請求項４】
前記ダミービットは、前記データビットのうち前記ダミービット直後のデータビットと異なる値を有することを特徴とする請求項２に記載の装置。
【請求項５】
前記受信部は、ＤＬＬ（Delay-Locked Loop）を利用して前記伝達された受信信号の前記周期的な遷移から前記受信クロック信号を生成し、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元することを特徴とする請求項１に記載の装置。
【請求項６】
前記受信部は、
前記伝達された受信信号の遷移を検出する遷移検出器と、
前記検出された遷移のうち前記周期的な遷移に対応するクロック信号である基準クロック信号を生成する基準クロック信号生成部と、
前記基準クロック信号生成部が前記検出された遷移のうち前記周期的な遷移によって動作するようにするイネーブル信号を生成するイネーブル信号生成部と、
前記生成された基準クロック信号を利用して前記受信クロック信号を生成するＤＬＬと、
前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元するサンプラーとを含むことを特徴とする請求項１に記載の装置。
【請求項７】
前記ＤＬＬは、
前記生成された基準クロック信号の遷移とフィードバッククロック信号の遷移との位相差を検出し、前記検出された位相差に比例する電圧信号を生成する位相検出器と、
前記生成された電圧信号から高周波成分を減少させてフィードバック電圧信号を生成するループフィルタと、
前記生成されたフィードバック電圧信号によって前記生成された基準クロック信号を遅延させて前記受信クロック信号を生成する遅延線と、を含むことを特徴とする請求項６に記載の装置。
【請求項８】
前記受信部は、
前記受信信号の前記周期的な遷移に対応する周期を有する送信クロック信号を受信し、前記受信された送信クロック信号及び前記生成された基準クロック信号のうちいずれか１つの信号を前記位相検出器に提供するスイッチをさらに含み、
前記位相検出器は、前記スイッチによって提供された信号の遷移と前記フィードバッククロック信号の遷移との位相差を検出し、前記検出された位相差に比例する電圧信号を生成することを特徴とする請求項7に記載の装置。
【請求項９】
前記イネーブル信号生成部は、前記遅延線から求められることができる様々な遅延クロック信号のうち少なくともいずれか１つによって前記イネーブル信号を生成することを特徴とする請求項7に記載の装置。
【請求項１０】
前記受信部は、
前記受信信号の前記周期的な遷移及びフィードバッククロック信号の遷移との時間差に対応する信号を出力する遷移検出器と、
前記遷移検出器が前記受信信号の様々な遷移のうち前記周期的な遷移によって動作するようにするイネーブル信号を提供するイネーブル信号生成部と、
前記時間差に対応する信号によって前記フィードバッククロック信号及び前記受信クロック信号の位相を変更する発振器と、
前記受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元するサンプラーとを含むことを特徴とする請求項１に記載の装置。
【請求項１１】
前記送信部は、
前記データビットに前記送信信号が前記周期的な遷移を有するようにするダミービットを挿入して送信ビットを生成するダミービット挿入部と、
前記生成された送信ビットに対応する前記送信信号を出力する駆動部とを含むことを特徴とする請求項１に記載の装置。
【請求項１２】
データビットを通信するための方法において、
前記データビットに対応し、周期的な遷移を有する送信信号を生成する段階と、
前記生成された送信信号をデータ線を通じて伝達する段階と、
前記データ線を通じて伝達された前記送信信号（以下、受信信号という）の前記周期的な遷移から受信クロック信号を生成する段階と、
前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する段階とを含み、
前記送信信号が、前記データビットと同じ振幅を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック情報とデータを伝送する装置及び方法に関する。
【背景技術】
【０００２】
ディスプレイ装置のタイミング制御部とデータ駆動部間のインターフェースの従来技術として、ナショナルセミコンダクタ社で発表したＰＰＤＳ（point-to-point differential signaling）方式がある。
【０００３】
図１は、ＰＰＤＳ方式を説明するための図である。図１を参照すれば、ＰＰＤＳ方式は、タイミング制御部１と各データ駆動部２との間に独立的なデータ線３が連結される。このようなＰＰＤＳ方式は、従来のＲＳＤＳ（Reduced Swing Differential Signaling）及びｍｉｎｉ−ＬＶＤＳ（Low Voltage Differential Signaling）方式に比べてＥＭＩ（electromagnetic interference）が減少し、全体信号線の個数が減少するという長所を有する。タイミング制御部１とデータ駆動部２との間にはクロック線４及びロード線５が連結される。クロック線４及びロード線５は、データ駆動部２に対して共通的に連結される。データ信号及びクロック信号の伝送には、差動信号方式（differential signaling）が使用されるので、データ線３及びクロック線４それぞれは、差動対（differential pair）で構成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したＰＰＤＳ方式は、いくつかの改善事項がある。
第一に、ＰＰＤＳ方式において、データ線と別途にクロック線が要求される。より具体的に、クロック信号がデータ信号と異なる別途の線を通じてタイミング制御部１からデータ駆動部２に伝達されるので、クロック信号の伝送のためのクロック線が要求され、これは、配線の複雑度を増加させ、ディスプレイ製造費用を増加させる。
【０００５】
第二に、ＰＰＤＳ方式において、クロック線を通じて伝送される高い周波数のクロック信号はＥＭＩ成分を増加させる。
第三に、ＰＰＤＳ方式において、データ線を通じて伝送されるデータ信号とクロック線を通じて伝送されるクロック信号との間にスキューが存在する場合、データサンプリング過程でエラーが発生することができる。
【０００６】
したがって、本発明の目的は、クロック情報とともにデータを伝送することによって、別途のクロック線を必要としない方法及び装置を提供することにある。
また、本発明の他の目的は、クロック情報とともにデータを伝送することによって、別途のクロック線から発生するＥＭＩ成分を除去することができる方法及び装置を提供することにある。
【０００７】
また、本発明のさらに他の目的は、クロック情報とともにデータを伝送することによって、スキューや相対ジッターなどの問題を解決することができる方法及び装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係るデータビットを通信する装置は、前記データビットに対応し、周期的な遷移を有する送信信号を生成する送信部と、前記生成された送信信号を伝達するデータ線と、前記データ線を通じて伝達された前記送信信号（以下、受信信号という）の前記周期的な遷移から受信クロック信号を生成し、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する受信部とを含む。
【０００９】
また、本発明の他の態様に係るデータビットを通信するための方法は、前記データビットに対応し、周期的な遷移を有する送信信号を生成する段階と、前記生成された送信信号をデータ線を通じて伝達する段階と、前記データ線を通じて伝達された前記送信信号（以下、受信信号という）の前記周期的な遷移から受信クロック信号を生成する段階と、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する段階とを含む。
【発明の効果】
【００１０】
本発明による通信装置及び方法は、データ線と分離した別途のクロック線なしもクロック情報を伝送することができるという長所がある。
本発明による通信装置及び方法は、別途のクロック線から発生するＥＭＩ成分が除去されるという長所がある。
【００１１】
本発明による通信装置及び方法は、クロック情報がデータとともに提供されるので、スキューや相対ジッターなどの問題が発生しないという長所がある。
本発明による通信装置及び方法は、多様な電子装置、特にタイミング制御部とデータ駆動部間のインターフェースなどに適用されることができる。
【００１２】
本発明による通信装置及び方法は、受信信号からＤＬＬ（Delay Lock Loop）を使用して受信クロック信号を生成するので、ＰＬＬ（Phase Lock Loop）と異なって別途の発振器を必要としない長所がある。
【発明を実施するための最良の形態】
【００１３】
図２は、本発明の一実施例による通信装置の構成を示すブロック図である。
図２を参照すれば、通信装置は、送信部１０、データ線２０及び受信部３０を備える。
送信部１０は、データビットに対応し、周期的な遷移を有する送信信号を生成する。データビットは、多様な情報を含むことができる。例えば、データビットは、イメージ情報を含むことができる。他の例として、データビットは、各種制御情報を含むことができる。さらに他の例として、データビットは、エラー検出及び／またはエラー補正などに使用されることができる情報を含むことができる。例えば、周期的な遷移は、Ｌ（Ｌは２以上の整数）個のデータビットごとに挿入されたダミービットによって発生することができる。
【００１４】
データ線２０は、送信部１０で生成された送信信号を受信部３０に伝達する。送信信号の伝達には、１つの線を利用した単一信号方式（single-ended signaling）が使用されることもでき、ＬＶＤＳのように２個の線を利用した差動信号方式（differential signaling）が使用されることもできる。
【００１５】
受信部３０は、データ線２０を通じて送信信号（以下、受信信号という）を伝達され、伝達された受信信号の周期的な遷移から受信クロック信号を生成する。受信部３０は、生成された受信クロック信号によって受信信号をサンプリングし、データビットを復元する。
【００１６】
図３は、データビットに対応し、周期的な遷移を有する送信信号の例を示す図である。
図３を参照すれば、データ線２０を通じて伝送しようとするデータビットは、２進数であり、‘１０１０１１００１０００１１１００’である。データ線２０を通じて実際に伝送される送信信号は、データビットにダミービットが挿入された信号である。データ線２０が差動対（differential pair）の場合には、実線で表示された送信信号及び点線で表示された送信信号が差動対を通じて伝送され、データ線２０が単一線である場合には、実線で表示された送信信号及び点線で表示された送信信号のうちいずれか１つの送信信号が単一線を通じて伝送される。
【００１７】
図３の（ａ）は、８個のデータビットごとに１個のダミービットが挿入される例を示す図であり、特にダミービットがダミービット直前のデータビットと異なる値を有する場合を示す図である。
【００１８】
図３の（ａ）を参照すれば、一番目のダミービットの値は、一番目のダミービット直前のデータビットの値である‘１’と異なる値である‘０’である。二番目のダミービットの値は、二番目のダミービット直前のデータビットの値である‘１’と異なる値である‘０’である。三番目のダミービットの値は、三番目のダミービット直前のデータビットの値である‘０’と異なる値である‘１’である。このようにダミービットが挿入されれば、図３の（ａ）に示されたように、送信信号に周期的な遷移が発生する。周期的な遷移が上昇遷移及び下降遷移のうちいずれかは、ダミービット直前のデータビットによって決定される。したがって、データビットを持続的に伝送すれば、上昇遷移及び下降遷移が発生する。
【００１９】
図３の（ｂ）は、８個のデータビットごとに１個のダミービットが挿入される例を示す図であって、特にダミービットがダミービット直後のデータビットと異なる値を有する場合を示す図である。
【００２０】
図３の（ｂ）を参照すれば、一番目のダミービットの値は、一番目のダミービット直後のデータビットの値である‘１’と異なる値である‘０’である。二番目のダミービットの値は、二番目のダミービット直後のデータビットの値である‘１’と異なる値である‘０’である。三番目のダミービットの値は、三番目のダミービット直後のデータビットの値である‘０’と異なる値である‘１’である。このようにダミービットが挿入されれば、図３の（ｂ）に示されたように、送信信号に周期的な遷移が発生する。周期的な遷移が上昇遷移及び下降遷移のうちいずれかは、ダミービット直後のデータビットによって決定される。したがって、データビットを持続的に伝送すれば、上昇遷移及び下降遷移が発生する。
【００２１】
図３の（ｃ）は、８個のデータビットごとに２個のダミービットが挿入される例を示す図である。挿入される２個のダミービットは、所定の値を有する。このようにダミービットが挿入されれば、図３の（ｃ）に示されたように、送信信号に周期的な遷移が発生する。周期的な遷移が上昇遷移及び下降遷移のうちいずれかは、所定の値によって決定される。仮に所定の値が図３の（ｃ）のように二進数であって、‘０１’なら、上昇遷移だけが持続的に発生する。仮に所定の値が図３の（ｃ）と異なって、二進数であって、‘１０’なら、下降遷移だけが持続的に発生する。このように、Ｌ個のデータビットごとに２個のダミービットを挿入すれば、Ｌ個のデータビットごとに１個のダミービットを挿入する場合に比べて、受信部３０、特に受信部３０に含まれる位相検出器の構造が簡単になる長所を有するが、動作周波数が増加するという短所を有する。
【００２２】
図４は、図２の送信部の構成を示すブロック図である。
図４を参照すれば、送信部１０は、ダミービット挿入部１１及び駆動部１２を含む。
ダミービット挿入部１１は、データビットを入力され、入力されたデータビットの間に１つまたは複数（例えば、２個）のダミービットを周期的に挿入して送信ビットを生成する。送信信号は、挿入された１つまたは複数のダミービットによって周期的な遷移を有する。
【００２３】
ダミービット挿入部１１は、インバータ１６と並列−直列変換部１７を含む。インバータ１６は、８ビットで構成されたデータビットのうち１個のデータビット（ｄａｔａ ｂｉｔｓ［１］）の値を反転させる。並列−直列変換部１７は、全体９個のビット、すなわち８ビットで構成されたデータビット（ｄａｔａ ｂｉｔｓ［８：１］）及び１ビットで構成されたインバータ１６の出力ビットを並列で入力される。並列−直列変換部１７は、入力された９個のビットを１ビットずつ順次に出力する。例えば、データビット（ｄａｔａ ｂｉｔｓ［８：１］）が二進数であって、‘０１０１１００１’である場合、並列−直列変換部１７は、‘０１０１１００１０’を並列で入力され、‘０’、‘１’、‘０’、‘１’、‘１’、‘０’、 ‘０’、‘１’及び‘０’を順次に出力する。これにより、ダミービット挿入部１１は、インバータ１６と並列−直列変換部１７を利用して８個のデータビットごとに１個のダミービットが挿入されていて、ダミービットがダミービット直前のデータビットと異なる値を有する送信ビットを生成することができる。
【００２４】
８個のデータビットごとに１個のダミービットが挿入され、ダミービットがダミービット直後のデータビットと異なる値を有する送信信号を生成しようとする場合には、並列−直列変換部は、図４に示されたものと違って、最上位データビット（ｄａｔａ ｂｉｔｓ［８］）の反転ビット及びデータビット（ｄａｔａ ｂｉｔｓ［８：１］）を入力されて、最上位データビット（ｄａｔａ ｂｉｔｓ［８］）の反転ビットを先に出力した後、データビット（ｄａｔａ ｂｉｔｓ［８：１］）を最上位ビットから順次に出力する。
【００２５】
８個のデータビットごとに２個のダミービットが挿入された送信信号を生成しようとする場合には、並列−直列変換部は、図４に示されたものと違って、データビット（ｄａｔａ ｂｉｔｓ［８：１］）及び所定のダミービット（一例として二進数であって、‘０１’）を入力されて、データビット（ｄａｔａ ｂｉｔｓ［８：１］）を最上位ビットから順次に出力した後、所定のダミービットを最上位ビットから順次に出力する。
【００２６】
駆動部１２は、送信ビットに対応する送信信号（例えば、ＬＶＤＳ信号）を出力する。駆動部１２で出力される送信信号がデータ線２０に印加される。
図５は、図２の受信部の構成を示すブロック図である。
図５を参照すれば、受信部３０は、クロック生成部３１及びサンプラー３２を含む。
クロック生成部３１は、データ線２０を通じて受信信号を伝達され、伝達された受信信号の周期的な遷移から受信クロック信号を生成する。したがって、受信クロック信号は、受信信号の周期的な遷移の周期に対応する周期を有する。例えば、受信クロック信号は、周期的な遷移の周期と同一の周期を有し、互いに位相を異にするＬ（Ｌは連続された２個の周期的な遷移の間に存在するデータビットの個数）個のクロックで構成されることもできる。この場合、サンプラー３２は、Ｌ個のクロックを使用してＬ個のデータビットをサンプリングする。他の例として、受信クロック信号は、周期的な遷移の周波数（周期的な遷移の周期の逆数）の整数倍（一例として、Ｌ個のデータビットごとにＭ個のダミービットが挿入された場合に、（Ｌ＋Ｍ）倍）に該当する周波数を有する１個のクロックで構成されることもできる。この場合、サンプラー３２は、１個のクロックを使用してＬ個のデータビットをサンプリングする。
【００２７】
サンプラー３２は、受信クロック信号によって受信信号をサンプリングし、データビットを復元する。
図６は、図５のクロック生成部の一例を示す図であり、図７は、図６に示された主要信号を説明するための図である。
【００２８】
図６及び図７を参照すれば、クロック生成部３１は、遷移検出器６１０、イネーブル信号生成部６２０、基準クロック信号生成部６３０及びＤＬＬ６４０を含む。基準クロック信号生成部６３０は、論理積演算器６３２及びフリップフロップ６３４を含み、ＤＬＬ６４０は、位相検出器６４２、ループフィルタ６４４及び遅延線６４６を備える。
【００２９】
遷移検出器６１０は、受信信号を入力され、入力された受信信号の遷移を検出する。例えば、遷移検出器６１０は、受信信号を遅延させた後、受信信号と遅延された受信信号に対して排他的論理和を行い、受信信号の遷移を検出することができる。
【００３０】
イネーブル信号生成部６２０は、遷移検出器６１０が検出した受信信号の様々な遷移のうちダミービットによる周期的な遷移によって基準クロック信号生成部６３０が動作し、基準クロック信号を生成することができるようにするイネーブル信号ＥＮを生成する。
【００３１】
例えば、周期的な遷移が行われる時点をＴ、周期的な遷移の周期をＰ、前記Ｐの間に受信されるビットの個数をＮ（連続された２個の周期的な遷移の間に位置するデータビットの個数をＬ、連続された２個の周期的な遷移の間に位置する少なくとも１つのダミービットの個数をＭとすれば、ＮはＬ＋Ｍである）と仮定すれば、イネーブル信号の開始時点であるＴ＿ＳＴＡＲＴ及びイネーブル信号の終了時点であるＴ＿ＥＮＤは、下記数式１を満足する。
［数式１］
Ｔ−（Ｐ／Ｎ）＜Ｔ＿ＳＴＡＲＴ＜Ｔ
Ｔ＜Ｔ＿ＥＮＤ＜Ｔ＋（Ｐ／Ｎ）
仮に、開始時点Ｔ＿ＳＴＡＲＴが［Ｔ−（Ｐ／Ｎ）］以下であるか、終了時点Ｔ＿ＥＮＤが［Ｔ＋（Ｐ／Ｎ）］以上であれば、イネーブル信号ＥＮが印加される期間の間に、周期的な遷移以外の受信信号の所望しない遷移が存在するようになる。また、開始時点Ｔ＿ＳＴＡＲＴがＴ超過であるか、終了時点Ｔ＿ＥＮＤがＴ未満であれば、イネーブル信号ＥＮが印加される期間の間に、周期的な遷移が存在しなくなる。図７には、開始時点が［Ｔ−（Ｐ／２Ｎ）］であり、終了時点が［Ｔ＋（Ｐ／２Ｎ）］である場合が表現されている。
【００３２】
他の例として、周期的な遷移があるビットの前にダミービットをもう１つ含んでいる場合には、イネーブル信号ＥＮが印加される時点である開始時点がさらに早くなってもよいので、イネーブル信号の開始時点であるＴ＿ＳＴＡＲＴ及びイネーブル信号の終了時点であるＴ＿ＥＮＤは、下記数式２を満足する。
［数式２］
Ｔ−２×（Ｐ／Ｎ）＜Ｔ＿ＳＴＡＲＴ＜Ｔ
Ｔ＜Ｔ＿ＥＮＤ＜Ｔ＋（Ｐ／Ｎ）
イネーブル信号生成部６２０は、ＤＬＬ６４０で求められることができる様々な遅延クロックのうち少なくとも１つによってイネーブル信号ＥＮを生成する。図６には、イネーブル信号生成部６２０が第１インバータＩ１で出力される第１遅延クロックＤＣ１及び第１７インバータＩ１７で出力される第１７遅延クロックＤＣ１７を入力される例が示されている。第１遅延クロックＤＣ１は、ＤＬＬ６４０に入力される信号に対して（Ｐ／２Ｎ）だけ遅延された信号であり、第１７遅延クロックＤＣ１７は、ＤＬＬ６４０に入力される信号に対して−（Ｐ／２Ｎ）だけ遅延された信号である。
【００３３】
例えば、イネーブル信号生成部６２０は、図６に示されたように、ＳＲラッチ６２２を使用し、第１７遅延クロックＤＣ１７をＳＲラッチ６２２のＳ入力にし、第１遅延クロックＤＣ１をＳＲラッチ６２２のＲ入力にし、ＳＲラッチ６２２のＱ出力をイネーブル信号ＥＮにすることができる。他の例として、イネーブル信号生成部６２０は、インバータ及び論理積演算器を備え、第１７遅延クロックＤＣ１７を反転させ、反転された第１７遅延クロックと第１遅延クロックＤＣ１を論理積演算し、イネーブル信号ＥＮを生成することができる。
【００３４】
基準クロック信号生成部６３０は、遷移検出器６１０が検出した受信信号の様々な遷移のうちダミービットによる周期的な遷移に対応するクロック信号である基準クロック信号を生成する。
【００３５】
論理積演算器６３２は、遷移検出器６１０が検出した受信信号の遷移とイネーブル信号生成部６２０が生成したイネーブル信号に対して論理積演算を行い、遷移検出器６１０が検出した受信信号の遷移のうちダミービットによる周期的な遷移のみをフリップフロップ６３４のクロック端ＣＬＫに入力する。
【００３６】
フリップフロップ６３４は、陽端動作（positive edge triggered）Ｄフリップフロップであることができる。フリップフロップ６３４の入力端Ｄには、ビット‘１’に対応する信号（例えば、電源電圧ＶＤＤ）が入力され、クロック端ＣＬＫには、論理積演算器６３２からの出力が入力され、リセット端ＲＳには、ＤＬＬ６４０によって生成される様々な遅延クロックのうちいずれか１つが入力される。フリップフロップ６３４は、基準クロック信号としてクロック端ＣＬＫに入力される信号の上昇エッジが発生した時から‘１’を出力し、その後、リセット端ＲＳに‘１’が入力された後には、‘０’を出力する。
【００３７】
ＤＬＬ６４０は、フリップフロップ６３４から入力された基準クロック信号から受信クロック信号を生成する。位相検出器６４２は、基準クロック信号とフィードバッククロック信号ＦＣの遷移間の位相差を検出し、検出した位相差に比例する電圧信号をループフィルタ６４４に出力する。ループフィルタ６４４は、位相検出器６４２から出力される電圧信号から高周波成分を除去または減少させてコントロール電圧を生成する。
【００３８】
遅延線６４６は、コントロール電圧によって、基準クロック信号を遅延させることによって、受信クロック信号を生成する。遅延線６４６は、複数のインバータＩ１乃至Ｉ１８を備える。複数のインバータＩ１乃至Ｉ１８それぞれの遅延は、ループフィルタ６４４から入力されるコントロール電圧によって調整される。例えば、コントロール電圧が増加すれば、インバータＩ１乃至Ｉ１８それぞれの遅延は、減少することができる。複数のインバータＩ１乃至Ｉ１８それぞれは、略（Ｐ／２Ｎ）に該当する遅延を有する。第３、第５、第７、第９、第１１、第１３、第１５及び第１７インバータＩ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ１５、Ｉ１７でそれぞれ出力される第３、第５、第７、第９、第１１、第１３、第１５及び第１７遅延クロックＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５、ＤＣ１７が受信クロック信号としてサンプラー３２に出力される。
【００３９】
基準クロック信号の上昇エッジがイネーブル信号ＥＮが印加される期間内に位置するようにするためには、基準クロック信号の初期同期が必要である。基準クロック信号の初期同期のためには、データビットに対応し、周期的な遷移を有する送信信号を受信部３０に伝送しない期間の間に、送信部１０が送信信号の周期的な遷移の周期に対応する周期（例えば、同一の周期）を有する送信クロック信号を受信部３０に伝送する必要がある。送信クロック信号は、データ線２０と別途の線を通じて伝送されることもでき、データ線２０を通じて伝送されることもできる。
【００４０】
より具体的に、初期には送信部１０が送信クロック信号を生成し、生成された送信クロック信号をデータ線２０を通じて受信部３０に伝送する。例えば、送信部１０は、図４に示されたデータビット（ｄａｔａ ｂｉｔｓ［８：１］）に所定の値（例えば、‘１１１１００００’）を繰り返し的に印加し、送信信号の周期的な遷移と同一の周期及び同一の位相を有する送信クロック信号を生成することができる。受信部３０は、受信された送信クロック信号によって基準クロック信号及び受信クロック信号の位相を調節する。
【００４１】
受信部３０が初期同期を獲得した後には、送信部１０は、データ線２０を通じてデータビットに対応し、周期的な遷移を有する送信信号を受信部３０に伝送する。
図８は、図５のクロック生成部の他の例を示す図である。
【００４２】
受信部３０が受信された送信クロック信号から初期同期を獲得するためには、図６に示されたクロック生成部を図８に示されたクロック生成部に代替すればよい。
図８を参照すれば、クロック生成部３１は、図６のクロック生成部３１に比べて、遅延部８１０及びスイッチ８２０をさらに含む。
【００４３】
遅延部８１０は、複数のインバータで構成されることができ、送信クロック信号を遅延させる。スイッチ８２０は、基準クロック信号及び送信クロック信号のうちいずれか１つの信号をＤＬＬ６４０に出力する。スイッチ８２０は、初期同期を獲得する期間には、送信クロック信号をＤＬＬ６４０に出力し、初期同期を獲得した後には、フリップフロップ６３４によって生成された基準クロック信号をＤＬＬ６４０に出力する。
【００４４】
図９は、図５のクロック生成部のさらに他の例を示す図であり、図１０は、図９に示された主要信号を説明するための図である。
図９を参照すれば、クロック生成部３１は、遷移検出回路４０及び発振器５０を含む。
【００４５】
遷移検出回路４０は、受信信号及びフィードバッククロック信号ＦＣを入力され、受信信号の周期的な遷移及びフィードバッククロック信号ＦＣの遷移との時間差に対応する信号ＤＩＦＦを出力する。遷移検出回路４０は、遷移検出器４１、イネーブル信号生成部４２及び低帯域通過フィルタ４３を含む。
【００４６】
遷移検出器４１は、受信信号及びフィードバッククロック信号ＦＣを入力され、受信信号の様々な遷移のうちイネーブル信号ＥＮが印加される期間の受信信号の遷移とフィードバッククロック信号ＦＣの様々な遷移のうちイネーブル信号ＥＮが印加される期間のフィードバッククロック信号ＦＣの遷移との時間差に対応する信号ＵＰ、ＤＮを出力する。
【００４７】
イネーブル信号生成部４２は、遅延線５１で求められることができる様々な遅延クロックのうち少なくとも１つを利用して、遷移検出器４１が受信信号の様々な遷移のうちダミービットによる周期的な遷移によって動作することができるようにするイネーブル信号ＥＮを生成する。図９には、イネーブル信号生成部４２が第１インバータＩ１で出力される第１遅延クロックＤＣ１及び第１７インバータＩ１７で出力される第１７遅延クロックＤＣ１７を入力される例が示されている。第１遅延クロックＤＣ１は、フィードバッククロック信号ＦＣの反転が（Ｐ／２Ｎ）だけ遅延された信号であり、第１７遅延クロックＤＣ１７は、フィードバッククロック信号ＦＣの反転が−（Ｐ／２Ｎ）だけ遅延された信号である。例えば、イネーブル信号生成部４２は、インバータＩＮＶ及び論理積演算器ＡＮＤを備え、第１７遅延クロックＤＣ１７を反転させ、反転された第１７遅延クロックと第１遅延クロックＤＣ１を論理積演算し、イネーブル信号ＥＮを生成することができる。
【００４８】
低帯域通過フィルタ４３は、遷移検出器４１から遷移差に対応する信号ＵＰ、ＤＮを入力され、遷移差に対応する信号ＵＰ、ＤＮの高周波成分を除去または減少させた信号ＤＩＦＦを生成する。例えば、低帯域通過フィルタ４３は、電荷ポンプ(charge pump)であってもよい。
【００４９】
発振器５０は、遷移検出回路４０から入力される信号ＤＩＦＦによってフィードバッククロック信号ＦＣ及び受信クロック信号の位相を変更する。発振器５０は、遅延線５１及びフィードバック線５２を含むことができる。
【００５０】
遅延線５１は、複数のインバータＩ１乃至Ｉ１８を備え、複数のインバータＩ１乃至Ｉ１８それぞれの遅延は、遷移検出回路４０で出力される信号ＤＩＦＦによって変更される。複数のインバータＩ１乃至Ｉ１８それぞれは、略（Ｐ／２Ｎ）に該当する遅延を有する。第３、第５、第７、第９、第１１、第１３、第１５及び第１７インバータＩ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ１５、Ｉ１７でそれぞれ出力される第３、第５、第７、第９、第１１、第１３、第１５及び第１７遅延クロックＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５、ＤＣ１７が受信クロック信号としてサンプラー３２に出力される。
【００５１】
フィードバック線５２は、遅延線５１から出力されるフィードバッククロック信号ＦＣを遅延線５１の入力にフィードバックする。
図１１は、図９の遷移検出器の一例を説明するための図である。
【００５２】
図１１を参照すれば、遷移検出器４１は第１乃至第３ＤフリップフロップＦＦ１、ＦＦ２、ＦＦ３、第１及び第２論理合演算器ＯＲ１、ＯＲ２、論理積演算器ＡＮＤ及びインバータＩＮＶを含む。
【００５３】
第１フリップフロップＦＦ１は、陽端動作（positive edge triggered）Ｄフリップフロップである。第１フリップフロップＦＦ１の入力端Ｄ、クロック端ＣＬＫ及びリセット端ＲＳには、それぞれビット‘１’に対応する信号（例えば、電源電圧ＶＤＤ）、受信信号及び第２論理合演算器ＯＲ２の出力がそれぞれ入力される。したがって、第１フリップフロップＦＦ１は、第２論理合演算器ＯＲ２の出力が‘１’になった後には、‘０’を出力する。また、第１フリップフロップＦＦ１は、第２論理合演算器ＯＲ２の出力が‘０’の状態で受信信号の上昇エッジが発生した後には、‘１’を出力する。
【００５４】
第２フリップフロップＦＦ２は、陰端動作（negative edge triggered）Ｄフリップフロップである。第２フリップフロップＦＦ２の入力端Ｄ、クロック端ＣＬＫ及びリセット端ＲＳには、それぞれビット‘１’に対応する信号、受信信号及び第２論理合演算器ＯＲ２の出力がそれぞれ入力される。したがって、第２フリップフロップＦＦ２は、第２論理合演算器ＯＲ２の出力が‘１’になった後には、‘０’を出力する。また、第２フリップフロップＦＦ２は、第２論理合演算器ＯＲ２の出力が‘０’の状態で受信信号の下降エッジが発生した後には、‘１’を出力する。
【００５５】
第３フリップフロップＦＦ３は、陽端動作Ｄフリップフロップである。第３フリップフロップＦＦ３の入力端Ｄ、クロック端ＣＬＫ及びリセット端ＲＳには、それぞれビット‘１’に対応する信号、フィードバッククロック信号ＦＣ及び第２論理合演算器ＯＲ２の出力がそれぞれ入力される。したがって、第３フリップフロップＦＦ３は、第２論理合演算器ＯＲ２の出力が‘１’になった後には、‘０’を出力する。また、第３フリップフロップＦＦ３は、第２論理合演算器ＯＲ２の出力が‘０’の状態でフィードバッククロック信号ＦＣの上昇エッジが発生した後には、‘１’を出力する。
【００５６】
第１論理合演算器ＯＲ１は、第１フリップフロップＦＦ１の出力及び第２フリップフロップＦＦ２の出力を入力される。第２論理合演算器ＯＲ２は、インバータＩＮＶの出力及び論理積演算器ＡＮＤの出力を入力される。論理積演算器ＡＮＤは、第１論理合演算器ＯＲ１の出力及び第３フリップフロップＦＦ３の出力を入力される。インバータＩＮＶは、イネーブル信号ＥＮを入力される。
【００５７】
図１１に示された遷移検出部４１は、次のように動作する。
まず、イネーブル信号が印加されない期間には、第１乃至第３フリップフロップＦＦ１、ＦＦ２、ＦＦ３のリセット端ＲＳに‘１’が印加されるので、第１乃至第３フリップフロップＦＦ１、ＦＦ２、ＦＦ３は、‘０’を出力する。したがって、遷移差信号ＵＰ、ＤＮは０，０になる。遷移差信号ＵＰ、ＤＮが０，０であることは、遷移差がないことを意味する。イネーブル信号ＥＮが印加されても、受信信号の上昇エッジ、受信信号の下降エッジ及びフィードバッククロック信号ＦＣの上昇エッジのうち少なくともいずれか１つが発生する前には、遷移差信号ＵＰ、ＤＮは０，０状態を維持する。
【００５８】
イネーブル信号ＥＮが印加され、遷移差信号ＵＰ、ＤＮが０，０の状態で、受信信号の上昇エッジ及び受信信号の下降エッジのうちいずれか１つが発生すれば、遷移差信号ＵＰ、ＤＮは、１，０になる。イネーブル信号ＥＮが印加され、遷移差信号ＵＰ、ＤＮが１，０の状態で、フィードバッククロック信号ＦＣの上昇エッジが発生すれば、遷移差信号ＵＰ、ＤＮは０，０になる。
【００５９】
また、イネーブル信号ＥＮが印加され、遷移差信号ＵＰ、ＤＮが０、０の状態で、フィードバッククロック信号ＦＣの上昇エッジが発生すれば、遷移差信号ＵＰ、ＤＮは０，１になる。イネーブル信号ＥＮが印加され、遷移差信号ＵＰ、ＤＮが０，１の状態で、受信信号の上昇エッジ及び受信信号の下降エッジのうちいずれか１つが発生すれば、遷移差信号ＵＰ、ＤＮは０，０になる。
【００６０】
仮に、遷移検出器４１がイネーブル信号ＥＮと無関係に常に動作すれば、図11でインバータＩＮＶ及び第２論理合演算器ＯＲ２は省略され、論理積演算器ＡＮＤの出力が直ちに第１乃至第３フリップフロップＦＦ１、ＦＦ２、ＦＦ３のリセット端ＲＳに入力される。この場合、遷移検出器４１は、受信信号の遷移及びフィードバッククロック信号ＦＣの遷移によって次のように動作する。ここで、受信信号の遷移は、受信信号の上昇エッジ及び下降エッジを含み、フィードバッククロック信号ＦＣの遷移は、フィードバッククロック信号ＦＣの上昇エッジのみを含む。しかし、第３フリップ−プルロブＦＦ３に代わって、１個の陽端動作Ｄフリップフロップ、１個の陰端動作動作Ｄフリップフロップ及び論理合演算器を使用する場合、フィードバッククロック信号ＦＣの遷移がフィードバッククロック信号ＦＣの上昇エッジ及び下降エッジを含むようにすることができる。
【００６１】
遷移差信号ＵＰ、ＤＮが０，０の状態で、受信信号及びフィードバッククロック信号ＦＣのうち１つの信号の遷移が発生する場合に、１，０及び０，１のうちいずれか１つの値を有する遷移差信号ＵＰ、ＤＮが出力される。より具体的に、受信信号の遷移が発生した場合に、１，０の値を有する遷移差信号ＵＰ、ＤＮが出力され、フィードバッククロック信号ＦＣの遷移が発生した場合に、０，１の値を有する遷移差信号ＵＰ、ＤＮが出力される。
【００６２】
その後、受信信号及びフィードバッククロック信号ＦＣのうち残りの１つの信号の遷移が発生する場合に、０，０の値を有する遷移差信号ＵＰ、ＤＮが出力される。
フィードバッククロック信号ＦＣの上昇エッジがイネーブル信号ＥＮが印加される期間内に位置するようにするためには、フィードバッククロック信号ＦＣの初期同期が必要である。フィードバッククロック信号ＦＣの初期同期のためには、データビットに対応し、周期的な遷移を有する送信信号を受信部３０に伝送しない期間の間に、送信部１０が送信信号の周期的な遷移の周期に対応する周期（例えば、同一の周期）を有する送信クロック信号を受信部３０に伝送する必要がある。送信クロック信号は、データ線２０と別途の線を通じて伝送されることもでき、データ線２０を通じて伝送されることもできる。
【００６３】
より具体的に、初期には、送信部１０が送信クロック信号を生成し、生成された送信クロック信号をデータ線２０を通じて受信部３０に伝送する。例えば、送信部１０は、図４に示されたデータビット（ｄａｔａ ｂｉｔｓ［８：１］）に所定の値（例えば、‘１１１１００００’）を繰り返し的に印加し、送信信号の周期的な遷移と同一の周期及び同一の位相を有する送信クロック信号が生成することができる。受信部３０は、受信された送信クロック信号によってフィードバッククロック信号ＦＣ及び受信クロック信号の位相を調節する。
【００６４】
受信部３０が初期同期を獲得した後には、送信部１０は、データ線２０を通じてデータビットに対応し、周期的な遷移を有する送信信号を受信部３０に伝送する。
図１２は、図５のクロック生成部のさらに他の例を示す図であり、図１３は、図１２の遷移検出器を示す図である。
【００６５】
受信部３０が受信された送信クロック信号から初期同期を獲得するためには、図９に示されたクロック生成部及び図１１に示された遷移検出器をそれぞれ図１２に示されたクロック生成部及び図１３に示された遷移検出器に代替すればよい。
図１２を参照すれば、クロック生成部３１は、図９のクロック生成部３１に比べて、スイッチ５３をさらに含む。
【００６６】
スイッチ５３は、受信信号及びフィードバッククロック信号ＦＣのうち選択信号ＩＮＩによって選択されたいずれか１つの信号を遅延線５１に出力する。スイッチ５３は、初期同期を獲得する期間には受信信号を出力し、初期同期を獲得した後には、フィードバッククロック信号ＦＣを出力する。
【００６７】
図１３を参照すれば、遷移検出器４１は、図１１の遷移検出器４１に比べて、第１及び第２スイッチＳＷ１、ＳＷ２をさらに含む。
第１スイッチＳＷ１は、第２フリップフロップＦＦ２の出力及び‘０’のうち選択信号ＩＮＩによって選択されたいずれか１つの信号を第１論理合演算器ＯＲ１に出力する。より具体的に、第１スイッチＳＷ１は、初期同期を獲得する期間には‘０’を出力し、初期同期を獲得した後には、第２フリップフロップＦＦ２の出力を出力する。第２スイッチＳＷ２は、イネーブル信号ＥＮ及び‘１’のうち選択信号ＩＮＩによって選択されたいずれか１つの信号をインバータＩＮＶに出力する。より具体的に、第２スイッチＳＷ２は、初期同期を獲得する期間には‘１’を出力し、初期同期を獲得した後には、イネーブル信号ＥＮを出力する。
【００６８】
また、本発明は、コンピューターなどのマシンが読み取り可能な記録媒体にマシンが読み取り可能なコードで具現することが可能である。マシンが読み取り可能な記録媒体は、マシンによって読み出されることができるデータが格納されるすべての種類の記録装置を含む。マシンが読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ格納装置などが挙げられる。また、マシンが読み取り可能な記録媒体は、網で連結された様々なマシンに分散され、分散方式でマシンが読み取り可能なコードが格納されて実行されることができる。また、本発明を具現するための機能的なプログラム、コード及びコードセグメントは、本発明の属する技術分野におけるプログラマーによって容易に推論されることができる。
【００６９】
このような本願発明による方法及び装置は、理解を助けるために図面に示された実施例を参照して説明されたが、これは、例示的なものに過ぎず、当該分野における通常の知識を有する者ならこれから多様な変形及び均等な他の実施例が可能であることを理解することができる。したがって、本発明の真正な技術的保護範囲は、添付の特許請求範囲によって定められるべきである。
【図面の簡単な説明】
【００７０】
【図１】従来技術によるデータ通信方式の一種であるＰＰＤＳ方式を説明するための図である。
【図２】本発明の一実施例による通信装置の構成を示すブロック図である。
【図３】データビットに対応し、周期的な遷移を有する送信信号の例を示す図である。
【図４】図２の送信部の構成を示すブロック図である。
【図５】図２の受信部の構成を示すブロック図である。
【図６】図５のクロック生成部の一例を示す図である。
【図７】図６に示された主要信号を説明するための図である。
【図８】図５のクロック生成部の他の例を示す図である。
【図９】図５のクロック生成部のさらに他の例を示す図である。
【図１０】図９に示された主要信号を説明するための図である。
【図１１】図９の遷移検出器を説明するための図である。
【図１２】図５のクロック生成部のさらに他の例を示す図である。
【図１３】図１２の遷移検出器を示す図である。
【符号の説明】
【００７１】
１０  送信部
３０  受信部
３１  クロック生成部
３２  サンプラー
４０  遷移検出回路
４１  遷移検出器
４２  イネーブル信号生成部
４３  低帯域通過フィルタ
５０  発振器
５１  遅延線
５２  フィードバック線
５３  スイッチ
【図１】
0005066121.tif 000002
【図２】
0005066121.tif 000003
【図３】
0005066121.tif 000004
【図４】
0005066121.tif 000005
【図５】
0005066121.tif 000006
【図６】
0005066121.tif 000007
【図７】
0005066121.tif 000008
【図８】
0005066121.tif 000009
【図９】
0005066121.tif 000010
【図１０】
0005066121.tif 000011
【図１１】
0005066121.tif 000012
【図１２】
0005066121.tif 000013
【図１３】
0005066121.tif 000014