(57)【特許請求の範囲】
【請求項１】
記録媒体に記録されたデータを読み出す読出し手段と、
チャネルクロック周波数またはチャネルクロックの半分の周波数でクロックを発振するクロック発生手段と、
前記読出し手段からの出力データを前記クロック発生手段が発振するクロックでアナログ／デジタル変換するアナログ／デジタル変換手段と、
前記アナログ／デジタル変換手段からの出力データを2並列のデータに変換する2並列化変換手段と、
前記アナログ／デジタル変換手段からの出力データを補間する補間手段と、
前記2並列化変換手段により変換されたデータを出力するか、前記補間手段により補間されたデータを出力するかを切替えるデータ切り替え手段と、
前記クロック発生手段により生成されたクロックを2分周する2分周クロック手段と、
前記2分周クロック手段により分周されたクロックを生成するかを切替えるクロック切り替え手段と、
前記クロック切り替え手段により切替えられたクロックで、前記データ切り替え手段により切替えられた出力データの位相誤差を検出する位相誤差検出手段と、
前記データ切り替え手段と前記クロック切り替え手段を制御する切替制御手段と、を備え、
前記切替制御手段は、前記クロック発生手段がチャネルクロック周波数でクロックを発振した場合、前記2並列化変換手段により変換されたデータを出力し、前記クロック発生手段がチャネルクロックの半分の周波数でクロックを発振した場合、前記補間手段により補間されたデータを出力するよう前記データ切り替え手段を制御し、
前記切替制御手段は、前記クロック発生手段がチャネルクロック周波数でクロックを発振した場合、前記2分周クロック手段により分周されたクロックを生成し、前記クロック発生手段がチャネルクロックの半分の周波数でクロックを発振した場合、前記クロック発生手段からのクロックを分周せずに生成するよう前記クロック切り替え手段を制御する、データ再生装置。
【請求項２】
請求項１記載のデータ再生装置であって、
前記位相誤差検出手段における演算処理は、前記クロック発生手段が、チャネルクロック周波数でクロックを発振する場合、チャネルクロックの半分の周波数でクロックを発振する場合に係らずチャネルクロックの半分の周波数のクロックにより動作する、データ再生装置。
【請求項３】
請求項１または２記載のデータ再生装置であって、
記録媒体を再生する速度を検出する速度検出手段を有し、
前記速度検出手段の検出された速度から得られる周波数結果に基づいて前記データ切り替え手段及び前記クロック切り替え手段を制御する、データ再生装置。
【請求項４】
請求項３記載のデータ再生装置であって、
予め設定した閾値周波数と前記速度検出手段により検出された速度から得られる周波数と比較し、閾値周波数に満たない場合は、前記クロック発生手段はチャネルクロック周波数でクロックを発振し、閾値周波数を越える場合は、前記クロック発生手段はチャネルクロックの半分の周波数でクロックを発振するよう切り替える、データ再生装置。
【請求項５】
請求項１または２記載のデータ再生装置であって、
前記アナログ／デジタル変換手段からの出力データを所望の特性に等化する等化手段と、
前記等化手段からの出力データを最尤復号する最尤復号手段と、
前記最尤復号手段からの出力データから復調処理、誤り訂正処理のデコード処理を行うデコード手段を有し、
前記デコード手段の誤り数の結果に基づいて前記データ切り替え手段及び前記クロック切り替え手段を制御する、データ再生装置。
【請求項６】
請求項５記載のデータ再生装置であって、
予め設定した誤り数と検出された誤り数を比較し、閾値誤り数を越える場合は、前記クロック発生手段はチャネルクロック周波数でクロックを発振し、閾値誤り数に満たない場合は、前記クロック発生手段はチャネルクロックの半分の周波数でクロックを発振するよう切り替える、データ再生装置。
【請求項７】
請求項５記載のデータ再生装置であって、
前記デコード手段からのリトライ条件発生の要因を検出し、前記クロック発生手段がチャネルクロックの半分の周波数でクロックを発振する場合にリトライが発生した場合には、リトライ時には、前記クロック発生手段がチャネルクロック周波数でクロックを発振するように切り替える、データ再生装置。
【請求項８】
請求項１または２記載のデータ再生装置であって、
周辺温度を計測する温度計測手段を有し、
前記温度計測手段の温度測定結果に基づいて前記データ切り替え手段及び前記クロック切り替え手段を制御する、データ再生装置。
【請求項９】
請求項８記載のデータ再生装置であって、
予め設定した温度と比較し、閾値温度に満たない場合は、前記クロック発生手段はチャネルクロック周波数でクロックを発振し、閾値温度を越える場合は、前記クロック発生手段はチャネルクロックの半分の周波数でクロックを発振するように切り替える、データ再生装置。
【請求項１０】
請求項１または２記載のデータ再生装置であって、
前記位相誤差検出手段に入力するデータとして、前記データ切り替え手段に切り替えられ出力されるデータと、該切り替えデータを等化して出力されるデータを切り替えて選択する手段を有し、
波形等化後のデータに制御されてクロックを生成する、データ再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録媒体、例えば光ディスクからデータを再生するデータ再生装置に関する。
【背景技術】
【０００２】
本技術分野の背景技術としては、例えば特開２００２−２６９９２５号公報（以下、特許文献１）がある。特許文献1の段落［００１５］には、「同じ符号が少なくとも3つ以上連続する制約を有する記録符号によりデジタル記録されている光記録媒体から、デジタルデータ復調を行う手段として、主にチャネルビット周波数を用いてデータ復調処理を行うチャネルレート処理用データ復調手段と、チャネルビット周波数の半分の周波数を用いてデータ復調処理を行うハーフレート処理用データ復調手段と、データ復調時の処理レートを切り替えるための処理レート切り替え手段を有し、データ復調状態に応じて、該処理レート切り替え手段により、該チャネルレート処理用復調手段と該ハーフレート処理用データ復調手段を切り替えてデジタルデータ復調を行う」と記載があり、段落［００１６］に記載のように「通常状態においては、チャネルビット周波数の半分の周波数を用いてデータ復調を行うことにより、低消費電力を優先することが可能であり、データ復調が困難な状態においては、チャネルビット周波数を用いてデータ復調を行うことにより、復調データ品質を優先することが可能」と記載がある。
【０００３】
【特許文献１】特開２００２−２６９９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
背景技術で挙げた特許文献1で示される技術は、チャネルレートとハーフレートでそれぞれ動作する2つの復調手段を有して切り替える構成であるために、回路規模の増大や演算方法の違いによる設計、検証負担の増加を招いてしまう。
【０００５】
本発明の目的は、データ再生装置の消費電力低減、コスト低減を図る。
【課題を解決するための手段】
【０００６】
本発明の目的は、例えば回路を共有化することで達成できる。
【発明の効果】
【０００７】
本発明によれば、データ再生装置の消費電力低減、コスト低減を図ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例について説明する。
【０００９】
図１は本発明の第１の実施例であるデータ再生装置である。101はディスク、102はピックアップ、103はスピンドルモータ、104はディスク101より読み取られた再生データにおけるアナログ処理を行うアナログ・フロント・エンド（Analog Front End：以下、AFE）である。105はA／D変換器、106は波形等化回路、107は最尤復号回路、108はデコード回路である。109はA／D変換後のデジタルデータにより位相誤差の検出を行う位相誤差検出回路、110はPLLの特性を決定付けるループフィルタ、111はD／A変換器、112はD／A変換後のコードにより再生クロックを発振する電圧制御器（VCO）である。113はチャネルククロックの周波数によりサンプリングされたA／D変換後データを並列データに変換する回路、114はチャネルクロックの半分の周波数によりサンプリングされたA／D変換後のデータから欠落しているデータを補間する回路、115はチャネルクロックを半分の周波数に分周するクロック分周回路である。116はチャネルクロック動作時とチャネルクロックの半分の周波数であるハーフクロック動作時の出力データ、クロックを切り替えるセレクタ、117はシステムの再生速度を検出する回路であり、118は検出された再生速度によりセレクタ116を切り替える制御回路である。119はPLLループ、120は信号処理用LSI、121はシステムを統括するマイコンである。
【００１０】
以下、図1における光ディスク101の再生動作について説明する。ピックアップ102を介してディスク101より読み出された信号は、AFE 104においてアナログ処理を行い、PLLループ119に入力される。PLLループ119においては、アナログ信号をA／D変換器105により所望のクロックにおいてサンプルしてデジタル信号に変換される。変換されたデジタル信号を用いて位相誤差検出回路109において位相誤差の検出を行い、ループフィルタ110へ出力され、D／A変換器111を介して電圧制御発振器112に負帰還をかけることで、再生クロックを生成し、A／D変換器105のサンプル位相を制御する。一方、サンプルされたデジタル信号は、波形等化回路106、最尤復号回路107を介して復号されて2値の復号データとして、デコード回路108に入力され、復調、誤り訂正処理等の処理を行い、再生データとして外部へ出力する。本実施例において、A／D変換器105のサンプル再生クロックが、目的周波数のチャネルクロックの周波数で生成される場合（以降、チャネルクロック動作）と、チャネルクロックの半分の周波数で生成される場合（以降、ハーフクロック動作）と切り替える構成を備えている。
【００１１】
それぞれの場合におけるPLLループ119の動作について、図2、図3を用いて説明する。図2、図3のタイミングチャート図において、実際の演算方法、回路構成により演算遅延量は変化するが、ここでは簡略的に演算遅延を1クロック以内として説明する。図2は、チャネルクロック動作時のタイミングチャート図である。図1中の2並列化変換回路113を用いて、チャネルクロック（202）でサンプルされたデータ（203）に対して、2並列データ（204、205）への変換を行う。そこで、2分周回路115によりチャネルクロックを周波数の半分に分周した2分周クロック（206）を用いて、以降の演算処理行う。
【００１２】
位相誤差検出回路109における動作の一例として、図5を用いて説明する。2並列データ（204、205）を2分周クロック（206）に同期されたデータ（207、208）が入力されて、遅延回路501により得られる1時刻前のデータを含めて、時刻（t-1）、（t）、（t+1）3時刻のデータから2点間の位相誤差演算を2系統並列に処理する。それぞれの位相誤差演算回路508では、2時刻2点間の符号の比較を行い、中心レベルの0レベルを横切っている、すなわちエッジかどうか判別する。エッジである場合は、各2点間の加算結果を位相間の誤差として検出することが出来る。Blu-ray DISC（BD）やHD DVDのような光ディスクにおいて、最小となるデータ長は2Tであるため、2系統の位相誤差演算回路508のどちらか一方のみでエッジが検出され、それぞれの位相誤差を加算507することで、常にチャネルクロックの半分の周波数により演算される位相誤差210が得られる。
【００１３】
また、波形等化回路106の一例として、図7を用いて説明する。波形等化回路106は、遅延回路701と乗算回路702と加算回路703により構成されるFIRフィルタである。2分周クロックに同期した並列データ（207、208）から得られる時刻（t-1）、（t）、（t+1）3時刻のデータ（207、208、209）を用いて、2系統の同時演算することで、チャネルレートの波形に対する等化データを得ることが出来る。
【００１４】
また、最尤復号回路107の動作の一例として、図8を用いて説明する。図8は、PR（a、b、b、a）のPRML（Partial Response Maximum likehood）演算における状態遷移図とトレリス線図であり、実際の波形と想定されるパスを比較し最も確からしいパスを選択して復号を行うというものである。本来、トレリス線図を用いて1時刻毎にパス選択を行うが、波形等化回路106からは、2並列のデータが入力されるので、2時刻毎に2個の状態遷移を考えることで、容易に対応が可能である。これにより、A／D変換器105にサンプルされたデジタルデータを全て並列処理することが可能となる。
【００１５】
次に、図3を用いて、ハーフクロック動作時について説明する。PLLループ119における再生クロックは、チャネルクロックの半分の周波数で動作するため、A／D変換器105によりサンプルされるデータは、半分に間引かれてしまい、図3中の黒丸●か、白丸○のいずれか一方のみであり、本実施例では黒丸●のみがサンプルされるものとして説明する。そのため、データ補間回路114を用いて、欠落したデータ（ここでは、白丸○のサンプル点）を近似して求める。
【００１６】
図6に、補間回路114の一例を示す。図6は、補間データ（305）として求めたいサンプル点の前後4点を用いて演算を行う。ハーフクロックでサンプルされたデータ（黒丸●、304）、及びハーフクロックに同期して演算することで得られる補間データ（白丸○の近似、305）の2並列データを用いて、以下同様に位相誤差、波形等化等の演算処理を行う。ここで、位相誤差検出回路109や波形等化回路106は並列処理可能な構成としているため、再生クロックの動作のレートに係らず処理回路を切り替える必要がなく、演算回路を共有することが出来るため、回路規模や設計、検証負担を抑えることが出来る。
【００１７】
次に、PLLループ119で生成される再生クロックの切り替え方法について説明する。光ディスクを再生する場合、標準速のチャネルクロック周波数に対し、倍速再生時は単純に標準速時の速度倍の周波数が必要になってしまう。例えば、DVD-RAMの場合は、標準速29.18MHzに対して16倍速は466.88MHzとなり、Blu-ray DISC（BD）の場合は、標準速66MHzに対して8倍速は528MHzとなる。また、CAV（Constant Angular Velocity）方式での再生の場合は、ディスクの回転速度を一定にするため、ディスクの内周から外周にかけて線速度が速くなり、線速度に応じてチャネルクロックの周波数も変化する。そのため、PLLループ119を構成するA／D変換器105、D／A変換器111、VCO 112といったアナログ部品において、高周波数と広帯域の仕様が要求されるため、開発の難易度が上がり多大な開発期間、コストも要してしまう。そこで、高いチャネルクロック周波数が必要とされるケースにおいて、PLLループ119の再生クロックを切り替えることで、最高周波数を抑える。例えば、アナログ部品の性能の上限が300MHzだとすると、300MHz以下のチャネルクロックを必要とするケースではチャネルクロックの周波数で発振する再生クロックで動作し、300MHz以上のチャネルクロックを必要とするケースではチャネルクロックの半分の周波数となる再生クロックで動作させる。
【００１８】
本実施例においては、セレクタ116により2並列のデータ生成元と、2分周クロックの供給元を切り替える。切り替えを行うセレクタ116の制御においては、再生速度検出回路117により行う。再生速度検出回路117において、再生しているディスク101の種類と倍速や、ディスク再生位置などから、必要とされるチャネルクロック周波数を算出し、切り替え制御回路118内に予め設定しておいた閾値となる周波数と比較し、セレクタ116によりチャネルクロック動作とハーフクロック動作の切り替えの制御を行う。チャネルクロック動作時には、2並列化変換回路113により生成された2並列データ、PLLループ119で生成されるチャネルクロックをクロック2分周回路115により分周したクロックをそれぞれ選択し、ハーフクロック動作時にはデータ補間回路114により生成された2並列データ、PLLループ119で生成されるハーフクロックそのものをそれぞれ選択する。こうすることで、システム全体の最高周波数を抑え、アナログ部品の性能や、デジタル同期回路における設計負担を軽減することが出来るので、開発期間の短縮、開発コストの抑制を図ることができる。また、内部的に発振する周波数を抑え、処理回路の動作クロックを低減することが出来るので、回路内の消費電力を抑えることが出来る。
【００１９】
以上のように本実施例では、チャネルクロックの周波数とチャネルクロックの半分の周波数両方で動作が可能な、データ再生装置を提供することが出来る。また、チャネルクロック動作時及びハーフクロック動作時に係らず、演算処理回路をハーフクロックにより共有して動作する構成であるため、データ補間回路114を追加するだけで容易に対応が可能で、回路規模の増加や回路設計、検証の負担を抑えることが出来る。
【００２０】
本実施例において位相誤差検出回路109の構成（図5）、データ補間回路114の構成、フィルタのタップ数（図6）、波形等化回路106の構成やフィルタのタップ数（図７）や、最尤復号回路108でのパーシャルレスポンス特性（図8）の一例を用いて説明したが、異なる演算方法、フィルタタップ構成や特性を有する回路を用いても同様に実現は可能である。
【００２１】
図4は本発明の第2の実施例であるデータ再生装置である。図1との差異は、再生速度判定回路117の結果ではなくて、デコード回路108からの再生情報により切り替え制御回路118を制御するところであり、その他は同一とする。
【００２２】
本実施例において、デコード回路108から得られる誤り検出数やリトライ発生などの再生情報を用いてセレクタ116を切り替える。まず通常状態において、PLLループ119をハーフクロックで動作するようにセレクタ116を制御する。こうすることで、データ再生装置内のクロックはハーフクロックのみで構成されるため、消費電力を抑えることが出来る。ただし、ハーフクロック動作時はあくまでもデータ補間により近似の波形を用いているため演算の精度が悪く、再生性能が劣化する恐れが生じる。そこで、デコード回路108からの再生情報において誤り数が多い場合や、誤り訂正不能によりリトライに陥る場合などには、切り替え制御回路118を介して、チャネルクロック動作に切り替えることができる。これにより、データの品質が悪い状態には再生性能を上げることができる。
【００２３】
以上のように本実施例では、チャネルクロックの周波数とチャネルクロックの半分の周波数両方で動作が可能な、データ再生装置を提供することが出来る。通常は、ハーフクロック動作により消費電力を抑えることができ、データの誤りが多発する場合にはチャネルクロック動作により再生性能を上げることが出来る。
【００２４】
図9は本発明の第3の実施例であるデータ再生装置である。図1との差異は、再生速度判定回路117の結果ではなくて、信号処理LSI 120外部に備えるデータ再生装置全体の温度を感知する温度センサー901が観測する温度により、切り替え制御回路118を制御するところであり、その他は同一とする。
【００２５】
本実施例において、信号処理LSI 120の消費電力が主な起因となる温度上昇を感知し、予め設定しておいた温度閾値と比較し、温度閾値を越える場合には信号処理LSI 120に対して情報を入力する。情報入力方法として、2値化されたデジタル信号でも、マイコン121を介して情報を入力してもよい。通常は、チャネルクロック動作により再生性能を上げるように動作し、温度センサー901から温度上昇の情報が入力された場合には、切り替え制御回路118を介してセレクタ116を切り替えて、PLLループ119をハーフクロックで動作させる。これにより、システム全体の消費電力を抑えることが出来る。
【００２６】
以上のように本実施例では、チャネルクロックの周波数とチャネルクロックの半分の周波数両方で動作が可能な、データ再生装置を提供することが出来る。通常は、チャネルクロック動作により再生性能を上げ、消費電力の増加に伴う温度上昇する場合にはハーフクロック動作により消費電力を抑えることが出来る。
【００２７】
図10は本発明の第4の実施例であるデータ再生装置である。図1との差異は、位相誤差検出回路109への入力を切り替える選択回路1001を追加し、波形等化回路106からの出力データを選択可能な構成としており、その他は同一とする。
【００２８】
本実施例において、位相誤差検出回路109への入力するデータとして、A／D変換後データと波形等化後のデータを選択回路1001により選択することが出来る。波形等化後のデータにより位相誤差検出演算をすることができるため、より安定した位相調整が可能で、クロック生成の精度を上げることが出来る。チャネルクロック動作時の、PLL引き込み時にはPLLループ119におけるループ遅延が最も早くなるA／D変換後（2並列化処理後）のデータを選択して位相同期にかかる時間を短縮し、その後波形等化後のデータによる位相調整が実施可能で、クロック生成の安定化を図ることができる。また、ハーフクロック動作時にはデータ補間回路114により擬似的にデータを生成しているため完全にデータの復元ができず多少の歪みを生じてしまう。そこで、波形等化後のデータを用いることで波形の精度を向上させることが可能で、そのデータを用いることでより良いクロックの位相調整が可能で、再生性能を上げることが出来る。
【００２９】
以上のように本実施例では、チャネルクロックの周波数とチャネルクロックの半分の周波数両方で動作が可能な、データ再生装置を提供することが出来る。ハーフクロック時に波形等化後のデータを用いるPLLループ119を構成することで、消費電力を抑えて、PLLを安定化させて再生性能を上げることが出来る。
【００３０】
本実施例のデータ再生装置により、回路規模を抑えてチャネルクロック、ハーフクロック動作の両方に対応し、ハーフクロックによる演算処理動作により消費電力の低減、A／D変換器やD／A変換器、クロック発振器やデジタル同期回路の最高動作周波数を抑えることが出来るため、開発コストを低減することが出来る。
【図面の簡単な説明】
【００３１】
【図１】本発明の第1の実施例であるデータ再生装置の構成を示すブロック図である。
【図２】チャネルクロック動作時のタイミングチャート図である。
【図３】ハーフクロック動作時のタイミングチャート図である。
【図４】本発明の第2の実施例であるデータ再生装置の構成を示すブロック図である。
【図５】位相誤差検出回路の構成を示す図である。
【図６】データ補間回路の構成を示す図である。
【図７】波形等化回路の構成を示す図である。
【図８】最尤復号回路の動作原理を示す図である。
【図９】本発明の第3の実施例であるデータ再生装置の構成を示すブロック図である。
【図１０】本発明の第4の実施例であるデータ再生装置の構成を示すブロック図である。
【符号の説明】
【００３２】
101…ディスク、102…ピックアップ、103…スピンドルモータ、104…AFE、105…A／D変換器、106…波形等化回路、107…最尤復号回路、108…デコード回路、109…位相誤差検出回路、110…ループフィルタ、111…D／A変換器、112…電圧制御発振器（VCO）、113…2並列化変換回路、114…データ補間回路、115…クロック2分周回路、116…セレクタ、117…再生速度判定回路、118…切り替え制御回路、119…PLLループ、120…信号処理LSI、121マイコン、501…遅延回路、502…符号検出器、503…加算器、504…セレクタ、505…E-OR、506…積算器、507…加算器、508…位相誤差演算回路、601…遅延回路、602…積算器、603…加算器、701…遅延回路、702…積算器、703…加算器、704…FIRフィルタ、901…温度センサー、1001…選択回路
【図１】
0004946632.tif 000002
【図２】
0004946632.tif 000003
【図３】
0004946632.tif 000004
【図４】
0004946632.tif 000005
【図５】
0004946632.tif 000006
【図６】
0004946632.tif 000007
【図７】
0004946632.tif 000008
【図８】
0004946632.tif 000009
【図９】
0004946632.tif 000010
【図１０】
0004946632.tif 000011