(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は空洞部を有することを特徴とする半導体装置。
【請求項２】
前記空洞部は、
前記第２の半導体層を成長させる過程において前記第２の半導体層に形成されたトレンチと、
水素アニールによって前記トレンチの上部を閉鎖するように形成された閉鎖部と
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域と
を具備し、
前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置。
【請求項５】
前記第４の半導体層は、前記第２の半導体層よりも不純物濃度が高いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体層はシリコン基板、前記第２の半導体層は前記シリコン基板上に形成されたシリコンエピタキシャル層であることを特徴する請求項１乃至４のいずれかに記載の半導体装置。
【請求項７】
前記第１の電極は前記第３の半導体層にも電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項８】
前記半導体装置はＦＥＴを構成し、前記第１乃至第４の半導体層は、夫々ドレインコンタクト層、ドレイン層、チャネル領域を有するベース層、ソース層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項９】
各ヘテロ領域は、前記第１および第２の電極を接続する第１の方向、並びに前記第１の方向と直交する第２および第３の方向の夫々において、０．１〜１００μｍの範囲内の長さを有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項１０】
前記ヘテロ領域は、前記第１および第２の半導体層の界面に接しないように配設されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、高耐圧を要求されるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
近年、電気自動車（ＥＶ）のインバータなどに用いられるパワーＭＯＳ ＦＥＴは、市場からさらなる小型化、省エネルギー化、低価格化などが求められている。
【０００３】
このような要求が強いパワーＭＯＳ ＦＥＴの分野において、素子耐圧とオン抵抗とのトレードオフを改善するものとして、たとえば図３に示すような構造を有するＭＯＳ ＦＥＴが知られている。これは、Ｎドレイン層１０１中に多段のＰ埋め込みエピタキシャル層１０２を形成することによって、Ｎドレイン層１０１の抵抗を下げつつ、Ｎドレイン層１０１の内部のＰ／Ｎ拡散層を逆バイアス時に完全に空乏化させようとするものである（ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）原理）。
【０００４】
その他にも、Ｎドレイン層中にＰピラー／Ｎストライプと称する拡散層を形成するなど、類似した構造が提案されている。
【０００５】
【表１】
0004965756.tif 000002
【０００６】
しかしながら、上記した構造のＭＯＳ ＦＥＴなどの場合、Ｎドレイン層中における不純物プロファイルの制御が困難であるという問題があった。
【０００７】
すなわち、ＲＥＳＵＲＦ原理を実現するには、Ｎドレイン層中のＰ型／Ｎ型の活性化不純物の総和が〜Ｎｉに近いこと、および、逆バイアス時にすべての領域で完全に空乏化し、すべての領域で電界強度がＥ＜Ｅｃｒｉｔであること、が要求される。
【０００８】
【発明が解決しようとする課題】
上記したように、従来においては、高耐圧化と低オン抵抗化との両立が試みられているものの、ＲＥＳＵＲＦ原理の実現にはＮドレイン層中の不純物プロファイルの制御が困難であるという問題があった。
【０００９】
そこで、この発明は、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は空洞部を有することを特徴とする半導体装置が提供される。
【００１１】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１２】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が低い複数のヘテロ領域とを具備し、前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【００１４】
上記の構成によって、不純物プロファイルを制御することなく、第２の半導体層の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時における第２の半導体層の内部電界を、実効的に第２の半導体層がアバランシェを起こさない程度に低下させることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。
【００１７】
すなわち、図１に示すパワーＭＯＳ ＦＥＴは、ｎ+ 型のシリコン基板（第１導電型の第１の半導体領域）１１上にドレイン（または、コレクタ）領域となるｎ- 型のエピタキシャル層（第１導電型の第２の半導体領域）１２が形成され、このエピタキシャル層１２の表面領域に、ｐベース領域となるｐ型不純物領域（第２導電型の第３の半導体領域）１３，１３とｎ+ ソース領域となるｎ+ 型不純物領域（第１導電型の第４の半導体領域）１４，１４とが選択的に形成された構造になっており、上記エピタキシャル層１２は複数の空洞部１２ａが取り混ぜて設けられたヘテロな構造（ヘテロなＮバッファ構造）とされている。
【００１８】
そして、上記ｐ型不純物領域１３，１３間に対応する、上記エピタキシャル層１２の表面（チャネル）上には、ゲート酸化膜（ゲート絶縁膜）１５を介して、ポリシリコンなどからなるゲート電極１６が設けられている。
【００１９】
また、上記ｎ+ 型不純物領域１４，１４間に対応する、上記ｐ型不純物領域１３の表面上にはソース電極１７がそれぞれ形成され、さらに、上記シリコン基板１１の裏面側がドレイン電極となっている。
【００２０】
上記エピタキシャル層１２は、複数の空洞部１２ａを有するヘテロなＮバッファ構造が形成されてなる構成とされている。
【００２１】
この場合、上記空洞部１２ａは、たとえば、上記エピタキシャル層１２を形成するためのシリコン（Ｓｉ）を成長させる過程において、適宜、サブミクロン単位のトレンチを形成した後、水素アニールによって表面原子のマイグレーションを促して、上記トレンチの上部を閉口させることにより形成することができる。そして、この工程を繰り返すことにより、上記のような内部に複数の空洞部１２ａが作り込まれてなるエピタキシャル層１２が得られる。
【００２２】
ここで、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴを例に、そのエピタキシャル層の形成方法について、より具体的に説明する。
【００２３】
たとえば、枚葉式のエピタキシャル成長装置を用いて、まず、ｎ+ 型のシリコン基板１１上に、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、第１層目のエピ層（第１のエピタキシャル層）を形成する。
【００２４】
次いで、この第１層目のエピ層の表面上に、ＣＶＤ酸化膜を約５０００オングストロームの厚さで形成する。
【００２５】
次いで、このＣＶＤ膜をドライエッチングによりパターニングして、たとえば、１ｍｍ角程度の大きさの開口パターンを形成する。この場合、開口面積比が３０％以下となるように、複数の開口パターンが形成される。
【００２６】
次いで、複数の開口パターンが形成されたＣＶＤ膜をマスクに、ＲＩＥなどを行って、上記第１のエピ層の表面領域に、約０．６μｍ角で、深さが１μｍ程度のトレンチをそれぞれ形成する。
【００２７】
次いで、ＣＶＤ膜を除去した後、上記エピタキシャル成長装置を用いて、８００℃以上の温度により水素還元処理を行って、上記第１のエピ層の表面にできる自然酸化膜を除去する。その際、表面原子のマイグレーション効果により、各トレンチの上部（開口部）が閉口させられて、複数の空洞部が形成される。
【００２８】
引き続き、上記エピタキシャル成長装置を用いて、約１０００℃の温度により、ｎ型不純物の濃度が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚さで成長させて、上記第１のエピ層上に、第２層目のエピ層（第２のエピタキシャル層）を形成する。
【００２９】
そして、この第２のエピ層に対して、上述の各工程が繰り返された後、さらに、第３層目のエピ層の形成が、第１層目，第２層目のエピ層の形成と同様にして行われることにより、５００Ｖ系耐圧を有するパワーＭＯＳ ＦＥＴのエピタキシャル層として、図１とは異なる、複数の空洞部が２段構えで作り込まれてなるエピタキシャル層が得られる。
【００３０】
なお、空洞部１２ａの大きさ、個数、および、位置などは、必要とする素子の特性（素子耐圧やオン抵抗）に応じて決定されることになる。
【００３１】
このような空洞部１２ａを有するエピタキシャル層１２の濃度は平均的なエピタキシャル層の濃度の１０倍程度、あるいはそれ以上まで上げることができる。空洞部１２ａの誘電率はＳｉの１２分の１であるため、絶縁破壊はＥｃｒｉｔの１００倍以上が期待できる。
【００３２】
マクロに見た、ヘテロなＮバッファ構造のエピタキシャル層１２におけるＩ層は、抵抗を下げつつ、破壊電界強度を上昇させることが可能である。別な言い方をすると、ＳｉＣなどのＥｃｒｉｔがＳｉの１０倍の新材料に匹敵する。
【００３３】
この場合の構造は、後掲する表２に示すように定義される。
【００３４】
【表２】
0004965756.tif 000003
【００３５】
このように、空洞部１２ａをバルクに形成することで、不純物プロファイルを制御することなく、エピタキシャル層１２の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度にまで低下させることが可能となる。
【００３６】
したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになる。
【００３７】
（第２の実施形態）
図２は、この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示すものである。なお、ここでは、空洞部に代えて、エピタキシャル層中に複数の誘電体層を取り混ぜて設けた場合の例である。
【００３８】
すなわち、この場合のエピタキシャル層１２’は、たとえば、負の固定電荷（−）をもつ、複数の誘電体層１２ｂがバルクに形成されたヘテロなＮバッファ構造とされている。
【００３９】
このように、エピタキシャル層１２’中に誘電体層１２ｂを形成することによっても、エピタキシャル層１２’の平均濃度を〜Ｎｉに制御できるようになる。その結果、上述した第１の実施形態の場合とほぼ同様な効果が得られる。
【００４０】
なお、空洞部や誘電体層をバルクに形成する場合に限らず、たとえば、エピタキシャル層中に複数の多孔質シリコン層（図示していない）を設け、これによりヘテロなＮバッファ構造を実現することによっても、上述した第１，第２の実施形態の場合と同様な効果が期待できる。
【００４１】
上記したように、不純物プロファイルを制御することなく、エピタキシャル層の平均濃度を〜Ｎｉに制御できるようにしている。
【００４２】
すなわち、空洞部や多孔質シリコン層または誘電体層をバルクに形成してなるヘテロなＮバッファ構造を実現するようにしている。これにより、逆バイアス時におけるバルクの内部電界を、実効的にＳｉ自体がアバランシェを起こさない程度に低下させることが可能となる。したがって、複雑な不純物プロファイルの制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化とを容易に両立できるようになるものである。
【００４３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図２】この発明の第２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成を示す断面図。
【図３】従来技術とその問題点を説明するために示す、パワーＭＯＳ ＦＥＴの概略断面図。
【符号の説明】
１１…ｎ+ 型のシリコン基板
１２，１２’…ｎ- 型のエピタキシャル層
１２ａ…空洞部
１２ｂ…誘電体層
１３…ｐ型不純物領域
１４…ｎ+ 型不純物領域
１５…ゲート酸化膜
１６…ゲート電極
１７…ソース電極
【図１】
0004965756.tif 000004
【図２】
0004965756.tif 000005
【図３】
0004965756.tif 000006