(57)【特許請求の範囲】
【請求項１】
第１キャパシタと、
一方の入力端子に基準電圧が印加され、他方の入力端子に前記第１キャパシタの一端が接続されるオペアンプと、
一端が前記オペアンプの出力端子と接続され、他端が前記オペアンプの他方の入力端子と接続される第２キャパシタと、
電池の一方の端子の電圧及び他方の端子の電圧を順に前記第１キャパシタの他端に印加する電圧印加回路と、
前記電池の他方の端子の電圧が前記第１キャパシタの他端に印加される前に前記第２キャパシタを放電させる放電回路と、
前記第１キャパシタの他端に電圧が印加された後に入力される放電開始信号に応じて、前記第２キャパシタに蓄積された電荷を所定速度で放電する定電流を出力する定電流回路と、
一方の入力端子に前記基準電圧が印加され、他方の入力端子が前記オペアンプの前記出力端子と接続されるコンパレータと、
前記放電開始信号が入力されてから前記コンパレータの出力信号が一方の論理レベルに変化するまでの時間を、前記電池の電圧に応じた時間として計測する計測回路と、
を備え、
前記オペアンプの前記他方の入力端子に印加される電圧が前記基準電圧より低い所定レベルの電圧になると前記コンパレータの前記出力信号が前記一方の論理レベルに変化するよう、前記オペアンプまたは前記コンパレータの少なくとも一方にオフセットが設けられてなること、
を特徴とする電池電圧検出回路。
【請求項２】
請求項１に記載の電池電圧検出回路であって、
前記電圧印加回路は、前記第１キャパシタの他端に接地電圧を印加可能であり、
前記放電回路は、前記接地電圧が前記第１キャパシタの他端に印加される前に前記第２キャパシタを放電し、
前記計測回路は、前記第１キャパシタの他端に前記接地電圧が印加されると、前記放電開始信号が入力されてから前記コンパレータの出力信号の論理レベルが変化するまでの時間を、前記接地電圧に応じた時間として計測すること、
を特徴とする電池電圧検出回路。
【請求項３】
請求項１又は２に記載の電池電圧検出回路であって、
前記放電回路は、前記コンパレータの前記出力信号が前記一方の論理レベルになると前記オペアンプの前記他方の入力端子と前記出力端子との間を接続するスイッチ回路であること、
を特徴とする電池電圧検出回路。
【請求項４】
請求項１〜３の何れか一項に記載の電池電圧検出回路であって、
前記オペアンプは、一方のトランジスタの制御電極が前記一方の入力端子となり、他方のトランジスタの制御電極が前記他方の入力端子となる差動トランジスタ対を含んで構成され、
前記オペアンプの前記他方の入力端子に印加される電圧が前記基準電圧より低い所定レベルの電圧になると前記コンパレータの前記出力信号が前記一方の論理レベルに変化するよう、前記オペアンプにおける前記一方のトランジスタ及び前記他方のトランジスタのサイズを異ならせてなること、
を特徴とする電池電圧検出回路。
【請求項５】
請求項１〜４の何れか一項に記載の電池電圧検出回路であって、
前記コンパレータは、一方のトランジスタの制御電極が前記一方の入力端子となり、他方のトランジスタの制御電極が前記他方の入力端子となる差動トランジスタ対を含んで構成され、
前記オペアンプの前記他方の入力端子に印加される電圧が前記基準電圧より低い所定レベルの電圧になると前記コンパレータの前記出力信号が前記一方の論理レベルに変化するよう、前記コンパレータにおける前記一方のトランジスタ及び前記他方のトランジスタのサイズを異ならせてなること、
を特徴とする電池電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電池電圧検出回路に関する。
【背景技術】
【０００２】
充電式電池を用いるノートＰＣ等の機器においては、直列に接続された電池の充電／放電を管理するために、各電池の電圧を精度良く検出する必要がある。図７は、電池電圧検出回路の一般的な構成を示す図である（特許文献１参照）。電池電圧検出回路１００は、直列に接続された４つの電池ＢＶ１〜ＢＶ４の電圧を検出するためのものであり、オペアンプ１１０、抵抗Ｒ１〜Ｒ４、スイッチＳＷ０Ｍ〜ＳＷ４Ｍ，ＳＷ０Ｐ〜ＳＷ３Ｐ、及び基準電圧ＶREFを出力する電源１１５を含んで構成されている。このような電池電圧検出回路１００において、電池ＢＶ４の電圧ＶBV4を検出する場合、スイッチＳＷ４Ｍ，ＳＷ３Ｐがオンとされ、その他のスイッチはオフとされる。これにより、電池ＢＶ４のプラス側の端子の電圧Ｖ４とマイナス側の端子の電圧Ｖ３との差に応じた電圧ＶOUTがオペアンプ１１０からＡＤコンバータ（ＡＤＣ）１２０に出力される。そして、ＡＤＣ１２０で電圧ＶOUTをデジタル値に変化することにより、電池ＢＶ４の電圧ＶBV4を検出することができる。同様に、スイッチＳＷ３Ｍ，ＳＷ２Ｐがオンとされ、その他のスイッチがオフとされることにより、電池ＢＶ３の電圧ＶBV3を検出することができる。また、スイッチＳＷ２Ｍ，ＳＷ１Ｐがオンとされ、その他のスイッチがオフとされることにより、電池ＢＶ２の電圧ＶBV2を検出することができる。さらに、スイッチＳＷ１Ｍ，ＳＷ０Ｐがオンとされ、その他のスイッチがオフとされることにより、電池ＢＶ１の電圧ＶBV1を検出することができる。
【特許文献１】特開２００２−２４３７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電池ＢＶ１〜ＢＶ４にリチウムイオン電池を用いる場合、満充電時における各電池ＢＶ１〜ＢＶ４の両端の電圧ＶBV1〜ＶBV4は４．５Ｖ近くに達する。設計上の余裕を考慮して各電池ＢＶ１〜ＢＶ４の電圧ＶBV1〜ＶBV4を５Ｖとすると、直列に接続された電池ＢＶ１〜ＢＶ４全体では２０Ｖの電圧を発生することとなり、電池電圧検出回路１００は高耐圧とする必要がある。一方、ＡＤＣ１２０を含む制御系の回路は３．３Ｖ程度の電源電圧を用いることが一般的であり、電池電圧検出回路１００から出力される電圧ＶOUTを３．３Ｖ以下とする必要がある。
【０００４】
ここで、抵抗Ｒ３，Ｒ４の抵抗値をそれぞれＲ３，Ｒ４とすると、オペアンプ１１０のゲインＧAMPはＲ４／Ｒ３となる。したがって、電池ＢＶ４の電圧ＶBV4を検出する際に出力される電圧ＶOUTは、ＶOUT＝ＶBV4ＧAMP＋ＶREF＝（Ｖ４−Ｖ３）Ｒ４／Ｒ３＋ＶREFとなる。そして、ＶBV4を５Ｖ、ＶREFを０．２Ｖとすると、ＶOUT≦３．３Ｖとするためのオペアンプ１１０のゲインＧAMPの条件は、ＧAMP≦（ＶOUT−ＶREF）／ＶBV4＝（３．３−０．２）／５≒０．６となる。これより、オペアンプ１１０のゲインＧAMPが０．６程度となるように抵抗Ｒ３，Ｒ４の抵抗値を選択することにより、ＡＤＣ１２０に出力される電圧ＶOUTの電圧を３．３Ｖ以下とすることができる。ただし、この場合、オペアンプ１１０を高耐圧とする必要があり、電池電圧検出回路１００のコスト上昇を招くこととなる。
【０００５】
そこで、オペアンプ１１０を高耐圧不要とするためには、オペアンプ１１０に印加される電圧を３．３Ｖ以下とする必要がある。つまり、オペアンプ１１０の＋入力端子に印加される電圧Ｖ＋を３．３Ｖ以下とするためには、（Ｖ３−ＶREF）Ｒ４／（Ｒ３＋Ｒ４）＋ＶREF≦３．３を満たす必要がある。これより、Ｒ４／（Ｒ３＋Ｒ４）≦（３．３−ＶREF）／（Ｖ３−ＶREF）＝（３．３−０．２）／（１５−０．２）＝３．１／１４．８≒０．２１となる。したがって、オペアンプ１１０のゲインＧAMPは、ＧAMP＝Ｒ４／Ｒ３≦０．２１／（１−０．２１）≒０．２６となる。したがって、オペアンプ１１０のゲインＧAMPが０．２６程度となるように抵抗Ｒ３，Ｒ４の抵抗値を選択することにより、オペアンプ１１０を高耐圧不要とすることができる。ただし、この場合、オペアンプ１１０のゲインＧAMPが小さいため、ＡＤＣ１２０に入力される電圧ＶOUTが低くなる。そのため、電池電圧を精度良く検出するためには、ＡＤＣ１２０を高精度にする必要が生じ、コスト上昇を招くこととなる。
【０００６】
また、電池電圧検出回路１００では、電池ＢＶ１〜ＢＶ４の電圧を検出する際にオペアンプの入力端子に接続された抵抗Ｒ１，Ｒ３に電流が流れる。したがって、この電流による電池ＢＶ１〜ＢＶ４の放電を抑制するためには、抵抗Ｒ１，Ｒ３の抵抗は数メガオーム程度の大きなものを用いる必要がある。また、電池ＢＶ１〜ＢＶ４の電圧を精度良く検出するためには、抵抗Ｒ１〜Ｒ４を、抵抗値の電圧依存性が少ないものとする必要がある。このように抵抗値が大きく電圧依存性が少ない抵抗を用いた集積回路を製造する場合、特別な工程を設ける必要が生じ、コスト上昇を招くこととなる。
【０００７】
本発明は上記課題を鑑みてなされたものであり、低コストで高精度に電池の電圧を検出可能な電池電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、第１キャパシタと、一方の入力端子に基準電圧が印加され、他方の入力端子に前記第１キャパシタの一端が接続されるオペアンプと、一端が前記オペアンプの出力端子と接続され、他端が前記オペアンプの他方の入力端子と接続される第２キャパシタと、電池の一方の端子の電圧及び他方の端子の電圧を順に前記第１キャパシタの他端に印加する電圧印加回路と、前記電池の他方の端子の電圧が前記第１キャパシタの他端に印加される前に前記第２キャパシタを放電させる放電回路と、前記第１キャパシタの他端に電圧が印加された後に入力される放電開始信号に応じて、前記第２キャパシタに蓄積された電荷を所定速度で放電する定電流を出力する定電流回路と、一方の入力端子に前記基準電圧が印加され、他方の入力端子が前記オペアンプの前記出力端子と接続されるコンパレータと、前記放電開始信号が入力されてから前記コンパレータの出力信号が一方の論理レベルに変化するまでの時間を、前記電池の電圧に応じた時間として計測する計測回路と、を備え、前記オペアンプの前記他方の入力端子に印加される電圧が前記基準電圧より低い所定レベルの電圧になると前記コンパレータの前記出力信号が前記一方の論理レベルに変化するよう、前記オペアンプまたは前記コンパレータの少なくとも一方にオフセットが設けられてなる。
【発明の効果】
【０００９】
低コストで高精度に電池の電圧を検出可能な電池電圧検出回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
＜＜第１実施形態＞＞
＝＝回路構成＝＝
図１は、本発明の第１実施形態である電池電圧検出回路の構成を示す図である。電池電圧検出回路１０Ａは、直列に接続された４つの電池ＢＶ１〜ＢＶ４の電圧を検出するためのものであり、オペアンプ２０、コンパレータ２５、キャパシタＣ１，Ｃ２、スイッチＳＷ０〜ＳＷ６、電源３０，３１、スイッチ制御回路３５、ＰチャネルＭＯＳＦＥＴ４１〜４５、電流源４７、及びカウンタ５０を備えている。
【００１１】
オペアンプ２０は、＋入力端子に電源３０から出力される基準電圧ＶREF1が印加され、−入力端子はキャパシタＣ１の一端と接続されている。このように、オペアンプ２０の−入力端子にはキャパシタＣ１が接続されており直流電圧が印加されないため、オペアンプ２０を高耐圧とする必要がない。なお、オペアンプ２０は、オフセットを無くすように設計された一般的なオペアンプとは異なり、＋入力端子の電圧に対して−入力端子の電圧が例えば０．１Ｖ程度高くなるようにオフセットが設けられている。図２は、オペアンプ２０の等価回路を示す図である。オペアンプ２０は、オフセットの無い理想のオペアンプ５２の＋入力端子に例えば０．１Ｖのオフセット電圧ＶOFFが付加された形で表現することができる。結果として、オペアンプ５２の＋入力端子には基準電圧ＶREF1にオフセット電圧ＶOFFが加算された電圧ＶREF1＋ＶOFFが印加されることになり、オペアンプ５２は電圧ＶREF1＋ＶOFFを基準電圧として動作する。一般的なオペアンプでは、同サイズのトランジスタを用いること等によって差動トランジスタ対等の対称性を高めることが行われる。これに対し、オペアンプ２０では、例えば、制御電極が＋入力端子及び−入力端子となる差動トランジスタ対を構成する２つのトランジスタのサイズを故意に不均衡とすることにより積極的にオフセットを持たせることができる。なお、オフセットを設ける方法はこれに限られず、本来であれば同サイズとすべき抵抗のサイズを変更したり、電流の流れが不均衡となるように電流源を追加したり、様々な方法を用いることができる。
【００１２】
コンパレータ２５は、＋入力端子に印加されるオペアンプ２０の出力電圧ＶOUTと、−入力端子に印加される電源３０からの基準電圧ＶREF1との比較結果を示す信号ＣＭＰを出力する。なお、コンパレータ２５は、オフセットを無くすように設計された一般的なコンパレータとは異なり、−入力端子の電圧に対して＋入力端子の電圧が例えば０．１Ｖ程度低くなると信号ＣＭＰの論理レベルが変化するようにオフセットが設けられている。図３は、コンパレータ２５の等価回路を示す図である。コンパレータ２５は、オフセットの無い理想のコンパレータ５３の−入力端子に例えば０．１Ｖのオフセット電圧ＶOFFが付加された形で表現することができる。結果として、コンパレータ５３の−入力端子には基準電圧ＶREF1からオフセット電圧ＶOFFが減算された電圧ＶREF1−ＶOFFが印加されることになり、コンパレータ５３は電圧ＶREF1−ＶOFFを基準電圧として動作する。コンパレータ２５においてオフセットを設ける方法は、例えば、制御電極が＋入力端子及び−入力端子となる差動トランジスタ対を構成する２つのトランジスタのサイズを故意に不均衡とする等、オペアンプ２０と同様に、様々な方法を用いることができる。
【００１３】
キャパシタＣ１（第１キャパシタ）は、一端がオペアンプ２０の−入力端子と接続され、他端がスイッチＳＷ０〜ＳＷ５の一端と接続されている。キャパシタＣ２（第２キャパシタ）は、一端がオペアンプ２０の出力端子と接続され、他端がオペアンプ２０の−入力端子と接続されている。ここで、電池ＢＶ１〜ＢＶ４にリチウムイオン電池を用いる場合を想定すると、満充電時における各電池ＢＶ１〜ＢＶ４の両端の電圧ＶBV1〜ＶBV4は４．５Ｖ近くに達する。設計上の余裕を考慮して各電池ＢＶ１〜ＢＶ４の電圧ＶBV1〜ＶBV4を５Ｖとすると、直列に接続された電池ＢＶ１〜ＢＶ４全体では２０Ｖの電圧を発生することとなり、キャパシタＣ１は高耐圧とする必要がある。そこで、本実施形態では、一般的に電圧依存性の少ない配線容量によりキャパシタＣ１，Ｃ２を構成している。
【００１４】
スイッチＳＷ０は、一端がキャパシタＣ１の他端と接続され、他端が端子ＶSSを介して電池ＢＶ１のマイナス端子と接続されている。スイッチＳＷ１は、一端がキャパシタＣ１の他端と接続され、他端が端子Ｖ１を介して電池ＢＶ１のプラス端子及び電池ＢＶ２のマイナス端子と接続されている。スイッチＳＷ２は、一端がキャパシタＣ１の他端と接続され、他端が端子Ｖ２を介して電池ＢＶ２のプラス端子及び電池ＢＶ３のマイナス端子と接続されている。スイッチＳＷ３は、一端がキャパシタＣ１の他端と接続され、他端が端子Ｖ３を介して電池ＢＶ３のプラス端子及び電池ＢＶ４のマイナス端子と接続されている。スイッチＳＷ４は、一端がキャパシタＣ１の他端と接続され、他端が端子Ｖ４を介して電池ＢＶ４のプラス端子と接続されている。スイッチＳＷ５は、一端がオペアンプ２０の出力端子と接続され、他端がオペアンプ２０の−入力端子と接続されている。スイッチＳＷ５は、一端がキャパシタＣ１の他端と接続され、他端に電源３１から出力される基準電圧ＶREF2が印加されている。スイッチＳＷ６は、キャパシタＣ２の両端間に接続されている。なお、スイッチＳＷ０〜ＳＷ５が本発明の電圧印加回路に相当し、スイッチＳＷ６が本発明の放電回路に相当する。
【００１５】
電源３０は、基準電圧ＶREF1を出力する電源回路であり、電源３１は、基準電圧ＶREF2を出力する電源回路である。また、ノイズによる電源３０の変動を抑制するため、ノイズカット用のキャパシタＣｎが端子ＮＣを介して電源３０に接続されている。なお、本実施形態では、ノイズカットのためにキャパシタＣｎを用いることとしたが、ノイズカットの方法はこれに限られず、例えば、電源３０の配線をシールドする等、あらゆる手法を用いることができる。また、本実施形態では、ＶREF1＝０．８Ｖ、ＶREF2＝２．４Ｖであることとする。
【００１６】
スイッチ制御回路３５は、端子ＳＷを介してマイコン５５から入力される信号に基づいて、スイッチＳＷ０〜ＳＷ６のオンオフを制御する。なお、スイッチ制御回路３５と同等の機能をソフトウェアにより実現することも可能である。
【００１７】
ＰチャネルＭＯＳＦＥＴ４１は、ソースに電源電圧ＶDDが印加され、ドレインがＰチャネルＭＯＳＦＥＴ４３のソースと接続され、ゲートとドレインとが接続されている。ＰチャネルＭＯＳＦＥＴ４２は、ソースに電源電圧ＶDDが印加され、ドレインがＰチャネルＭＯＳＦＥＴ４４のソースと接続され、ゲートがＰチャネルＭＯＳＦＥＴ４１のゲートと接続されている。ＰチャネルＭＯＳＦＥＴ４３は、ソースがＰチャネルＭＯＦＳＥＴ４１のドレインと接続され、ドレインが電流源４７と接続され、ゲートとドレインとが接続されている。ＰチャネルＭＯＳＦＥＴ４４は、ソースがＰチャネルＭＯＳＦＥＴ４２のドレインと接続され、ドレインがキャパシタＣ２の他端（オペアンプ２０の−入力端子側）と接続され、ゲートがＰチャネルＭＯＳＦＥＴ４３のゲートと接続されている。ＰチャネルＭＯＳＦＥＴ４５は、ソースに電源電圧ＶDDが印加され、ドレインが電流源４７と接続され、ゲートに信号ＣＨＧが入力されている。つまり、ＰチャネルＭＯＳＦＥＴ４１〜４４は電流ミラー回路を構成しており、信号ＣＨＧがＨレベルの場合にＰチャネルＭＯＳＦＥＴ４５がオフとなり、電流源４７から出力される定電流に応じた定電流がキャパシタＣ２に向かって流れることとなる。
【００１８】
カウンタ５０（計測回路）には、スイッチ制御回路３５から出力される信号ＣＨＧ、コンパレータ２５から出力される信号ＣＭＰ、例えばＲＣ発振回路等により生成される所定周波数のクロック信号ＣＬＫが入力されている。そして、カウンタ５０は、信号ＣＨＧがＬレベルからＨレベルに変化するとクロック信号ＣＬＫのカウントを開始し、信号ＣＭＰがＨレベルからＬレベルに変化するとカウントを停止する。
【００１９】
＝＝動作＝＝
次に、電池電圧検出回路１０Ａの動作について説明する。図４は、電池電圧検出回路１０Ａの動作の一例を示すタイミングチャートである。なお、端子Ｖ１〜Ｖ４に印加される電圧を、それぞれＶ１〜Ｖ４と表すこととする。また、電池ＢＶ１〜ＢＶ４の電圧を、それぞれＶBV1〜ＶBV4、キャパシタＣ１，Ｃ２の容量をＣ１，Ｃ２と表すこととする。また、スイッチＳＷ０〜ＳＷ６は、Ｈレベルがオン状態、Ｌレベルがオフ状態であることとする。また、オペアンプ２０及びコンパレータ２５のオフセット電圧をＶOFF＝０．１Ｖであることとする。
【００２０】
まず、時刻Ｔ１に、スイッチＳＷ０，ＳＷ６がオン、スイッチＳＷ１〜ＳＷ５がオフとなる。このとき、スイッチＳＷ６がオンであるため、キャパシタＣ２は放電され、キャパシタＣ２の両端間の電圧ＶC2は０Ｖとなる。また、スイッチＳＷ６がオンであるため、オペアンプ２０はゲイン１のアンプとなる。そして、オペアンプ２０のオフセットが０．１Ｖであるため、＋入力端子に印加される基準電圧ＶREF1にオフセット電圧ＶOFFを加えた０．９Ｖが出力電圧ＶOUTとして出力される。また、コンパレータ２５のオフセットが０．１Ｖであるため、コンパレータ２５の閾値電圧が基準電圧ＶREF1よりオフセット電圧ＶOFFだけ低い０．７Ｖとなっており、出力信号ＣＭＰはＨレベルのままである。また、スイッチＳＷ０がオンとなっているため、キャパシタＣ１の一端には接地電圧ＶSS（＝０Ｖ）が印加されている。
【００２１】
その後、時刻Ｔ２にスイッチＳＷ０，ＳＷ６がオフとなり、続いて時刻Ｔ３にスイッチＳＷ０が再びオンとなる。このとき、キャパシタＣ１の一端に印加される電圧は時刻Ｔ１〜Ｔ２の間と同じ接地電圧であるため、キャパシタＣ１の電荷は変化しない。したがって、キャパシタＣ２の電荷も変化せず、出力電圧ＶOUTも０．９Ｖのまま変化しない。
【００２２】
そして、時刻Ｔ４にスイッチＳＷ０がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、ＰチャネルＭＯＳＦＥＴ４５がオフとなり、電流源４７が生成する電流に応じた定電流がＰチャネルＭＯＳＦＥＴ４４からキャパシタＣ２、オペアンプ２０の出力端子に向かって流れることとなる。この定電流によってキャパシタＣ２が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。また、信号ＣＨＧがＨレベルになることにより、カウンタ５０はクロック信号ＣＬＫに基づいてカウント値ＣＮＴのカウントアップを開始する。
【００２３】
その後、時刻Ｔ５に出力電圧ＶOUTがコンパレータ２５の閾値電圧である０．７Ｖより低くなると、出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ４からＴ５までの時間Ｔ0Vを計測することができる。この計測された時間Ｔ0Vが、接地電圧ＶSS（＝０Ｖ）に応じた時間となる。そして、時刻Ｔ６に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。
【００２４】
このように、電池電圧検出回路１０Ａでは、オペアンプ２０及びコンパレータ２５にオフセットを持たせているため、０Ｖを計測することができる。すなわち、仮に、オペアンプ２０及びコンパレータ２５のオフセットがゼロであるとすると、時刻Ｔ１〜Ｔ４の間、出力電圧ＶOUT＝基準電圧ＶREF1となり、０Ｖに応じた時間をカウントすることができなくなる。そこで、オペアンプ２０及びコンパレータ２５のオフセットがゼロの場合、例えば、電源３０とは別に、基準電圧ＶREF1より低い電圧（例えば０．７Ｖ）を出力する電源を設け、この低い電圧をコンパレータ２５の−入力端子に印加することによって、０Ｖを検出可能とすることもできるが、検出精度を高めるためには別途設けた電源についてもノイズカットの対策を施す必要が生じ、コスト上昇を招く恐れがある。一方、本実施形態の電池電圧検出回路１０Ａでは、オペアンプ２０及びコンパレータ２５にオフセットを設けることによって電源３０のみを用いて０Ｖを検出可能となっており、コストを抑制することができる。
【００２５】
また、時刻Ｔ６には、スイッチＳＷ５，ＳＷ６がオンとなる。スイッチＳＷ６がオンとなることにより、キャパシタＣ２の両端間の電圧ＶC2が０Ｖになるとともに、出力電圧ＶOUTが０．９Ｖとなり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。そして、スイッチＳＷ５がオンとなることにより、キャパシタＣ１の一端には電源３１から出力される基準電圧ＶREF2が印加され、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝ＶREF2−ＶREF1−ＶOFFとなる。
【００２６】
その後、時刻Ｔ７にスイッチＳＷ５，ＳＷ６がオフとなり、続いて時刻Ｔ８にスイッチＳＷ０がオンとなる。これにより、キャパシタＣ１の一端に接地電圧ＶSSが印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ０、端子ＶSSに向かって電流が流れ、キャパシタＣ２に基準電圧ＶREF2に応じた電荷が蓄積されて出力電圧ＶOUTが上昇する。
【００２７】
キャパシタＣ１の電荷が安定した状態においては、ＶC1＝ＶSS−ＶREF1−ＶOFFとなっている。したがって、キャパシタＣ１の電荷ＱC1の変化量ΔＱC1は、ΔＱC1＝（ＶREF2−ＶREF1−ＶOFF）・Ｃ１−（ＶSS−ＶREF1−ＶOFF）・Ｃ１＝ＶREF2・Ｃ１となる。そして、キャパシタＣ２にも、ΔＱC1と同量の電荷が蓄積されるため、キャパシタＣ２の電荷ＱC2は、ＱC2＝ＶREF2・Ｃ１となる。そのため、キャパシタＣ２の両端間の電圧ＶC2は、ＶC2＝ＶREF2・Ｃ１／Ｃ２となり、出力電圧ＶOUTは、ＶOUT＝ＶREF1＋ＶOFF＋ＶC2＝ＶREF1＋ＶOFF＋ＶREF2・Ｃ１／Ｃ２となる。
【００２８】
続いて、時刻Ｔ９に、スイッチＳＷ０がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、ＰチャネルＭＯＳＦＥＴ４５がオフとなり、電流源４７が生成する電流に応じた定電流がＰチャネルＭＯＳＦＥＴ４４からキャパシタＣ２、オペアンプ２０の出力端子に向かって流れることとなる。この定電流によってキャパシタＣ２に蓄積された電荷が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。また、信号ＣＨＧがＨレベルになることにより、カウンタ５０はクロック信号ＣＬＫに基づいてカウント値ＣＮＴのカウントアップを開始する。
【００２９】
その後、時刻Ｔ１０に出力電圧ＶOUTがコンパレータ２５の閾値電圧０．７Ｖ（＝ＶREF1−ＶOFF）より低くなると、コンパレータ２５の出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ９から時刻Ｔ１０までの時間ＴREF2を計測することができる。そして、時刻Ｔ１１に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。
【００３０】
さらに、時刻Ｔ１１にスイッチＳＷ４，ＳＷ６がオンとなる。そして、スイッチＳＷ６がオンとなることにより、出力電圧ＶOUTが０．９Ｖ（＝ＶREF1＋ＶOFF）となり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。このとき、コンパレータ２５の閾値電圧０．７Ｖ（＝ＶREF1−ＶOFF）に対して、出力電圧ＶOUTが０．９Ｖ（＝ＶREF1＋ＶOFF）であり、コンパレータ２５の＋入力端子と−入力端子との間に２×ＶOFFの電圧差が生じることとなる。したがって、スイッチＳＷ６をオンとした際にコンパレータ２５の出力信号ＶCMPにチャタリングが発生することを抑制することができる。また、スイッチＳＷ６がオンであるため、キャパシタＣ２の両端間の電圧ＶC2はＶC2＝０Ｖとなる。そして、スイッチＳＷ４がオンであるため、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝Ｖ４−ＶREF1−ＶOFFとなる。
【００３１】
その後、時刻Ｔ１２にスイッチＳＷ４，ＳＷ６がオフとなり、続いて時刻Ｔ１３にスイッチＳＷ３がオンとなる。これにより、キャパシタＣ１の一端に電圧Ｖ３が印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ０、端子ＶSSに向かって電流が流れ、キャパシタＣ２にＶBV4（＝Ｖ４−Ｖ３）に応じた電荷が蓄積されて出力電圧ＶOUTが上昇する。
【００３２】
キャパシタＣ１の電荷が安定した状態においては、ＶC1＝Ｖ３−ＶREF1−ＶOFFとなっている。したがって、キャパシタＣ１の電荷ＱC1の変化量ΔＱC1は、ΔＱC1＝（Ｖ４−ＶREF1−ＶOFF）・Ｃ１−（Ｖ３−ＶREF1−ＶOFF）・Ｃ１＝ＶBV4・Ｃ１となる。そして、キャパシタＣ２にも、ΔＱC1と同量の電荷が蓄積されるため、キャパシタＣ２の電荷ＱC2は、ＱC2＝ＶBV4・Ｃ１となる。そのため、キャパシタＣ２の両端間の電圧ＶC2は、ＶC2＝ＶBV4・Ｃ１／Ｃ２となり、出力電圧ＶOUTは、ＶOUT＝ＶREF1＋ＶOFF＋ＶC2＝ＶREF1＋ＶOFF＋ＶBV4・Ｃ１／Ｃ２となる。
【００３３】
続いて、時刻Ｔ１４に、スイッチＳＷ３がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、ＰチャネルＭＯＳＦＥＴ４５がオフとなり、電流源４７が生成する電流に応じた定電流がＰチャネルＭＯＳＦＥＴ４４からキャパシタＣ２、オペアンプ２０の出力端子に向かって流れることとなる。この定電流によってキャパシタＣ２に蓄積された電荷が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。また、信号ＣＨＧがＨレベルになることにより、カウンタ５０はクロック信号ＣＬＫに基づいてカウント値ＣＮＴのカウントアップを開始する。
【００３４】
その後、時刻Ｔ１５に出力電圧ＶOUTがコンパレータ２５の閾値電圧０．７Ｖ（＝ＶREF1−ＶOFF）より低くなると、コンパレータ２５の出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ１４から時刻Ｔ１５までの時間ＴBV4を計測することができる。そして、時刻Ｔ１６に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。
【００３５】
そして、マイコン５５は、カウンタ５０により計測されたＴ0V，ＴREF2，ＴBV4に基づいて、電池ＢＶ４の電圧ＶBV4を求めることができる。具体的には、ＴREF2からＴ0Vを差し引いた時間が、電圧ＶREF2に応じた時間であり、ＴBV4からＴ0Vを差し引いた時間が、電圧ＶBV4に応じた時間となっている。したがって、ＶBV4／ＶREF2＝（ＴBV4−Ｔ0V）／（ＴREF2−Ｔ0V）の関係が成立し、ＶBV4＝｛（ＴBV4−Ｔ0V）／（ＴREF2−Ｔ0V）｝ＶREF2となる。
【００３６】
このように、基準電圧ＶREF2の場合のカウント値ＴREF2と電池ＢＶ４の電圧ＶBV4の場合のカウント値ＴBV4との対比により電圧ＶBV4を求めることにより、電池電圧の検出精度を高めることができる。例えば、クロック信号ＣＬＫがＲＣ発振回路等の精度の低い回路により生成される場合、カウンタ５０で計測されたＴBV4のみに基づいて電池ＢＶ４の電圧ＶBV4を求めることとすると、温度変化等によるクロック周波数の変化の影響により電圧ＶBV4の検出精度が低下してしまう。そこで、本実施形態に示すように、所定の基準電圧ＶREF2の場合のカウント値ＴREF2と対比させることにより、クロック周波数の変化による影響を打ち消し、電池の電圧を高精度に検出することが可能となる。
【００３７】
さらに、時刻Ｔ１６にスイッチＳＷ３，ＳＷ６がオンとなる。そして、スイッチＳＷ６がオンとなることにより、出力電圧ＶOUTが０．９Ｖ（＝ＶREF1＋ＶOFF）となり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。また、スイッチＳＷ６がオンであるため、キャパシタＣ２の両端間の電圧ＶC2はＶC2＝０Ｖとなる。そして、スイッチＳＷ３がオンであるため、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝Ｖ３−ＶREF1−ＶOFFとなる。
【００３８】
その後、時刻Ｔ１７にスイッチＳＷ３，ＳＷ６がオフとなり、続いて時刻Ｔ１８にスイッチＳＷ２がオンとなる。これにより、キャパシタＣ１の一端に電圧Ｖ２が印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ０、端子ＶSSに向かって電流が流れ、キャパシタＣ２にＶBV3（＝Ｖ３−Ｖ２）に応じた電荷が蓄積され、電圧ＶBV3が検出されることとなる。以後同様の処理により、電圧ＶBV2，電圧ＶBV1が検出される。
【００３９】
＜＜第２実施形態＞＞
＝＝回路構成＝＝
図５は、本発明の第２実施形態である電池電圧検出回路の構成を示す図である。電池電圧検出回路１０Ｂは、第１実施形態の電池電圧検出回路１０Ａを差動構成にしたものである。具体的には、電池電圧検出回路１０Ｂは、電池電圧検出回路１０ＡのスイッチＳＷ０〜ＳＷ６に代えて、スイッチＳＷ０Ｐ〜ＳＷ３Ｐ，ＳＷ６Ｐ，ＳＷ７Ｐ，ＳＷ０Ｍ〜ＳＷ７Ｍ，ＳＷ８、及び、オペアンプ７０を備えている。また、電池電圧検出回路１０Ｂは、第１実施形態の電池電圧検出回路１０ＡのキャパシタＣ１，Ｃ２に加えて、キャパシタＣ３，Ｃ４を備えている。なお、スイッチＳＷ０Ｐ〜ＳＷ３Ｐ，ＳＷ７Ｐ，ＳＷ０Ｍ〜ＳＷ５Ｍ，ＳＷ７Ｍ，ＳＷ８が本発明の電圧印加回路に相当し、スイッチＳＷ６Ｐ，ＳＷ６Ｍが本発明の放電回路に相当する。
【００４０】
＝＝動作＝＝
電池電圧検出回路１０Ｂの動作について説明する。図６は、電池電圧検出回路１０Ｂの動作の一例を示すタイミングチャートである。ここで、キャパシタＣ１〜Ｃ４の容量をＣ１〜Ｃ４と表すこととし、Ｃ１／Ｃ２＝Ｃ３／Ｃ４の関係が成り立っていることとする。また、スイッチＳＷ０Ｐ〜ＳＷ３Ｐ，ＳＷ６Ｐ，ＳＷ７Ｐ，ＳＷ０Ｍ〜ＳＷ７Ｍ，ＳＷ８は、スイッチ制御回路３５によって制御され、Ｈレベルがオン状態、Ｌレベルがオフ状態であることとする。なお、図６に示す期間においては、スイッチＳＷ２Ｐ，ＳＷ３Ｍ，ＳＷ３Ｐ，ＳＷ４Ｍはオフとなっている。
【００４１】
まず、時刻Ｔ２１に、スイッチＳＷ０Ｍ，ＳＷ０Ｐ，ＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍ，ＳＷ７Ｐがオン、スイッチＳＷ１Ｐ〜ＳＷ３Ｐ，ＳＷ１Ｍ〜ＳＷ５Ｍ，ＳＷ８がオフとなる。
【００４２】
このとき、スイッチＳＷ６Ｍ，ＳＷ６Ｐがオンであるため、オペアンプ２０はゲイン１のアンプとなり、バッファアンプであるオペアンプ７０を介して＋入力端子に印加される基準電圧ＶREF1にオフセット電圧ＶOFFを加えた０．９Ｖが出力電圧ＶOUTとして出力される。また、コンパレータ２５の閾値電圧が基準電圧ＶREF1よりオフセット電圧ＶOFFだけ低い０．７Ｖであるため、出力信号ＣＭＰはＨレベルのままである。また、スイッチＳＷ６Ｍ，ＳＷ６Ｐがオンとなることにより、キャパシタＣ２，Ｃ４は放電される。そして、スイッチ０Ｍ，ＳＷ０Ｐ，ＳＷ７Ｍ，ＳＷ７Ｐがオンであるため、キャパシタＣ１，Ｃ３の他端には接地電圧ＶSS（＝０Ｖ）が印加されている。
【００４３】
その後、時刻Ｔ２２にスイッチＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオフとなり、時刻Ｔ２３にスイッチＳＷ８がオンとなる。このとき、キャパシタＣ１に印加される電圧は変化しないため、キャパシタＣ１，Ｃ２の両端間の電圧及び出力電圧ＶOUTは変化しない。
【００４４】
そして、時刻Ｔ２４に、スイッチＳＷ０Ｍ，ＳＷ０Ｐ，ＳＷ８がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、キャパシタＣ２が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。また、信号ＣＨＧがＨレベルになることにより、カウンタ５０はクロック信号ＣＬＫに基づいてカウント値ＣＮＴのカウントアップを開始する。
【００４５】
その後、時刻Ｔ２５に出力電圧ＶOUTがコンパレータ２５の閾値電圧である０．７Ｖより低くなると、出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ２４からＴ２５までの時間Ｔ0Vを計測することができる。この計測された時間Ｔ0Vが、接地電圧ＶSS（＝０Ｖ）に応じた時間となる。そして、時刻Ｔ２６に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。
【００４６】
また、時刻Ｔ２６には、ＳＷ０Ｐ，ＳＷ５，ＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオンとなる。そして、スイッチＳＷ６Ｍ，ＳＷ６Ｐがオンとなることにより、キャパシタＣ２，Ｃ４の両端間の電圧ＶC2，ＶC4が０Ｖになるとともに、出力電圧ＶOUTが０．９Ｖとなり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。そして、スイッチＳＷ５Ｍがオンとなることにより、キャパシタＣ１の一端には電源３１から出力される基準電圧ＶREF2が印加され、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝ＶREF2−ＶREF1−ＶOFFとなる。
【００４７】
その後、時刻Ｔ２７にスイッチＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオフとなり、時刻Ｔ２８にスイッチＳＷ８がオンとなる。これにより、キャパシタＣ１の他端に接地電圧ＶSS（０Ｖ）が印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ８、スイッチＳＷ０Ｐ、端子ＶSSに向かって電流が流れ、キャパシタＣ２に基準電圧ＶREF2に応じた電荷が蓄積されて出力電圧ＶOUTが上昇する。
【００４８】
キャパシタＣ１の電荷が安定した状態においては、ＶC1＝ＶSS−ＶREF1−ＶOFFとなっている。したがって、キャパシタＣ１の電荷ＱC1の変化量ΔＱC1は、ΔＱC1＝（ＶREF2−ＶREF1−ＶOFF）・Ｃ１−（ＶSS−ＶREF1−ＶOFF）・Ｃ１＝ＶREF2・Ｃ１となる。そして、キャパシタＣ２にも、ΔＱC1と同量の電荷がキャパシタＣ２に蓄積されるため、キャパシタＣ２の電荷ＱC2は、ＱC2＝ＶREF2・Ｃ１となる。そのため、キャパシタＣ２の両端間の電圧ＶC2は、ＶC2＝ＶREF2・Ｃ１／Ｃ２となり、出力電圧ＶOUTは、ＶOUT＝ＶREF1＋ＶOFF＋ＶC2＝ＶREF1＋ＶOFF＋ＶREF2・Ｃ１／Ｃ２となる。
【００４９】
続いて、時刻Ｔ２９に、スイッチＳＷ０Ｐ，ＳＷ５Ｍ，ＳＷ８がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、キャパシタＣ２が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。また、信号ＣＨＧがＨレベルになることにより、カウンタ５０はクロック信号ＣＬＫに基づいてカウント値ＣＮＴのカウントアップを開始する。
【００５０】
その後、時刻Ｔ３０に出力電圧ＶOUTがコンパレータ２５の閾値電圧である０．７Ｖより低くなると、出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ２９から時刻Ｔ３０までの時間ＴREF2を計測することができる。そして、時刻Ｔ３１に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。
【００５１】
そして、時刻Ｔ３１にスイッチＳＷ０Ｐ，ＳＷ１Ｍ，ＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオンとなる。そして、スイッチＳＷ６Ｍ，ＳＷ６Ｐがオンとなることにより、キャパシタＣ２，Ｃ４の両端間の電圧ＶC2，ＶC4が０Ｖになるとともに、出力電圧ＶOUTが０．９Ｖとなり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。そして、スイッチＳＷ１Ｍ，ＳＷ７Ｍがオンであるため、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝Ｖ１−ＶREF1−ＶOFFとなる。
【００５２】
その後、時刻Ｔ３２にスイッチＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオフとなり、時刻Ｔ３３にスイッチＳＷ８がオンとなる。これにより、キャパシタＣ１の他端に接地電圧ＶSS（０Ｖ）が印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ８、スイッチＳＷ０Ｐ、端子ＶSSに向かって電流が流れ、電圧ＶBV1に応じた電荷がキャパシタＣ２に蓄積される。
【００５３】
そして、時刻Ｔ３４にＳＷ０Ｐ，ＳＷ１Ｍ，ＳＷ８がオフとなり、信号ＣＨＧがＨレベルになる。信号ＣＨＧがＨレベルになることにより、キャパシタＣ２が定速度で放電され、出力電圧ＶOUTが定速度で降下していく。そして、時刻Ｔ３５に、出力電圧ＶOUTがコンパレータ２５の閾値電圧０．７Ｖより低くなると、出力信号ＣＭＰがＬレベルに変化し、カウンタ５０がカウントを停止する。これにより、マイコン５５では、時刻Ｔ３４からＴ３５までの時間ＴBV1を計測することができる。そして、時刻Ｔ３６に、信号ＣＨＧがＬレベルに変化すると、ＰチャネルＭＯＳＦＥＴ４５がオンとなり、定電流によるキャパシタＣ２の放電が停止される。  
そして、マイコン５５は、カウンタ５０により計測されたＴ0V，ＴREF2，ＴBV1に基づいて、電池ＢＶ１の電圧ＶBV1を求めることができる。
【００５４】
さらに、時刻Ｔ３６にスイッチＳＷ１Ｐ，ＳＷ２Ｍ，ＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオンとなる。そして、スイッチＳＷ６Ｍ，ＳＷ６Ｐがオンとなることにより、キャパシタＣ２，Ｃ４の両端間の電圧ＶC2，ＶC4が０Ｖになるとともに、出力電圧ＶOUTが０．９Ｖとなり、コンパレータ２５の出力信号ＣＭＰがＨレベルとなる。そして、スイッチＳＷ２Ｍ，ＳＷ７Ｍがオンであるため、キャパシタＣ１の両端間の電圧ＶC1はＶC1＝Ｖ２−ＶREF1−ＶOFFとなる。
【００５５】
その後、時刻Ｔ３７にスイッチＳＷ６Ｍ，ＳＷ６Ｐ，ＳＷ７Ｍがオフとなり、時刻Ｔ３８にスイッチＳＷ８がオンとなる。これにより、キャパシタＣ１の他端に電圧Ｖ１が印加され、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ８、スイッチＳＷ１Ｐ、端子Ｖ１に向かって電流が流れ、電圧ＶBV2（＝Ｖ２−Ｖ１）に応じた電荷がキャパシタＣ２に蓄積され、電圧ＶBV2が検出されることとなる。以後同様の処理により、電圧ＶBV3，電圧ＶBV4が検出される。
【００５６】
ここで、電池ＢＶ１〜ＢＶ４を例えばノートＰＣの駆動電源として用いる場合、処理負荷の増大時等に電圧Ｖ１〜Ｖ４が同時に同程度降下することがある。例えば、時刻Ｔ３３にキャパシタＣ２の充電が開始されて出力電圧ＶOUTが安定した後に、電圧Ｖ１がＶ１'に降下する現象が生じたとする。これにより、キャパシタＣ１の他端に印加される電圧がＶ１からＶ１'に降下するため、オペアンプ２０の出力端子からキャパシタＣ２、キャパシタＣ１、スイッチＳＷ８、スイッチＳＷ１Ｐ、端子Ｖ１に向かって電流がさらに流れる。また、キャパシタＣ３の他端に印加される電圧もＶ１からＶ１'に降下するため、オペアンプ７０の出力端子からキャパシタＣ４、キャパシタＣ３、スイッチＳＷ７Ｐ、スイッチＳＷ１Ｐ、端子Ｖ１に向かって電流が流れる。
【００５７】
このとき、キャパシタＣ３の電荷ＱC3の変化量ΔＱC3は、ΔＱC3＝（Ｖ１−Ｖ１'）・Ｃ３となる。そして、ΔＱC3と同量の電荷がキャパシタＣ４に蓄積されるため、キャパシタＣ４の電荷ＱC4は、ＱC4＝（Ｖ１−Ｖ１'）・Ｃ３となる。そのため、キャパシタＣ４の両端間の電圧ＶC4は、ＶC4＝（Ｖ１−Ｖ１'）・Ｃ３／Ｃ４となり、オペアンプ２０の＋入力端子に印加される電圧Ｖ+は、ＶREF1−ＶC4となる。また、キャパシタＣ１の電荷ＱC1の変化量ΔＱC1は、ΔＱC1＝（Ｖ１−Ｖ１'）・Ｃ１となる。そして、ΔＱC1と同量の電荷がキャパシタＣ２にさらに蓄積されるため、キャパシタＣ２の電荷ＱC2は、ＱC2＝（Ｖ２−Ｖ１）・Ｃ１＋（Ｖ１−Ｖ１'）・Ｃ１＝（Ｖ２−Ｖ１'）・Ｃ１となる。そのため、キャパシタＣ２の両端間の電圧ＶC2は、ＶC2＝（Ｖ２−Ｖ１'）・Ｃ１／Ｃ２となる。また、オペアンプ２０の−入力端子に印加される電圧Ｖ-は、Ｖ-＝Ｖ+＋ＶOFF＝ＶREF1−ＶC4＋ＶOFF＝ＶREF1−（Ｖ１−Ｖ１'）・Ｃ３／Ｃ４＋ＶOFFとなる。したがって、オペアンプ２０の出力電圧ＶOUTは、ＶOUT＝ＶREF1−（Ｖ１−Ｖ１'）・Ｃ３／Ｃ４＋ＶOFF＋（Ｖ２−Ｖ１'）・Ｃ１／Ｃ２＝ＶREF1＋（Ｖ２−Ｖ１）・Ｃ１／Ｃ２＋ＶOFF＝ＶREF1＋ＶBV2・Ｃ１／Ｃ２＋ＶOFFとなり、電圧Ｖ１の降下の影響を受けていないことがわかる。
【００５８】
つまり、電圧Ｖ１〜Ｖ４が同時に同程度降下したとしても、スイッチＳＷ８がオンとなっていることにより、オペアンプ２０の±入力端子の電圧の変化量が同程度となり、出力電圧ＶOUTは変化せず、タイミングによらず高精度に電池の電圧を検出することが可能となる。なお、オペアンプ７０は、電池電圧検出回路１０Ｂにおいて、オペアンプ２０との対称性を持たせて検出精度を高めるために設けられている。
【００５９】
以上、本実施形態の電池電圧検出回路１０Ａ，１０Ｂについて説明した。前述したように電池電圧検出回路１０Ａ，１０Ｂでは、オペアンプ２０を用いて差動増幅するために、抵抗ではなくキャパシタＣ１，Ｃ２またはキャパシタＣ１〜Ｃ４を用いている。したがって、オペアンプ２０に電池ＢＶ１〜ＢＶ４の直流電圧が印加されず、オペアンプ２０を高耐圧とする必要がない。そして、キャパシタＣ１〜Ｃ４の容量比を調整することで出力電圧ＶOUTの電圧レベルを高くすることもできるため、高精度のＡＤコンバータを用いる必要もない。したがって、低コストで高精度に電池電圧を検出することが可能となる。
【００６０】
そして、電池電圧検出回路１０Ａ，１０Ｂでは、オペアンプ２０及びコンパレータ２５に対する基準電圧を生成する電源回路を電源３０の１つとしたうえで、負の電圧を検出することが可能である。したがって、オペアンプ２０及びコンパレータ２５に対して夫々別の電源回路を設ける場合と比較して、電池電圧の検出精度を高くするために電源回路に対するノイズカットの対策を施す際のコストを抑制することが可能となる。なお、負の電圧は、例えば、端子Ｖ４が短絡した場合に端子Ｖ４と端子Ｖ３との間で発生することとなる。つまり、負の電圧が検出することにより、異常状態の検知が可能となる。
【００６１】
さらに、電池電圧検出回路１０Ａ，１０Ｂでは、オペアンプ２０及びコンパレータ２５に対する基準電圧を生成する電源回路を電源３０の１つとしたうえで、０Ｖに応じた時間Ｔ0Vを計測可能である。したがって、時間Ｔ0Vを用いることにより、オペアンプ２０及びコンパレータ２５のオフセット電圧ＶOFFによる計測時間への影響を考慮した上で、電池電圧を高精度に検出することが可能となる。
【００６２】
また、電池電圧検出回路１０Ａ，１０Ｂでは、スイッチＳＷ６またはスイッチＳＷ６Ｍ，ＳＷ６Ｐがオンとなった際に、コンパレータ２５の＋入力端子に印加される電圧と−入力端子に印加される電圧との間にオペアンプ２０及びコンパレータ２５のオフセット電圧ＶOFFに応じた差が生じるため、コンパレータ２５の出力信号ＣＭＰにチャタリングが発生することを防ぐことができる。
【００６３】
また、電池電圧検出回路１０Ａ，１０Ｂでは、例えば、オペアンプ２０において差動トランジスタ対を構成する２つのトランジスタのサイズを異ならせることにより、オペアンプ２０にオフセットを設けることができる。つまり、新たな回路を追加することなく、トランジスタのサイズを変更するのみで良いため、コストの増加を抑制した上で、オペアンプ２０及びコンパレータ２５に対する基準電圧を生成する電源を１つにすることができる。
【００６４】
同様に、電池電圧検出回路１０Ａ，１０Ｂでは、例えば、コンパレータ２５において差動トランジスタ対を構成する２つのトランジスタのサイズを異ならせることにより、コンパレータ２５にオフセットを設けることができる。つまり、新たな回路を追加することなく、トランジスタのサイズを変更するのみで良いため、コストの増加を抑制した上で、オペアンプ２０及びコンパレータ２５に対する基準電圧を生成する電源を１つにすることができる。
【００６５】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６６】
例えば、本実施形態では、オペアンプ２０及びコンパレータ２５の双方にオフセットを設けることとしたが、オペアンプ２０の−入力端子に印加される電圧が基準電圧ＶREF1より低い所定レベルの電圧になるとコンパレータ２５の出力信号ＣＭＰの論理レベルが変化するように、オペアンプ２０またはコンパレータ２５の何れか一方のみにオフセットをもうけることとしてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態である電池電圧検出回路の構成を示す図である。
【図２】オペアンプの等価回路を示す図である。
【図３】コンパレータの等価回路を示す図である。
【図４】第１実施形態の電池電圧検出回路の動作の一例を示すタイミングチャートである。
【図５】本発明の第２実施形態である電池電圧検出回路の構成を示す図である。
【図６】第２実施形態の電池電圧検出回路の動作の一例を示すタイミングチャートである。
【図７】電池電圧検出回路の一般的な構成を示す図である。
【符号の説明】
【００６８】
１０Ａ，１０Ｂ  電池電圧検出回路
２０，７０  オペアンプ
２５  コンパレータ
Ｃ１〜Ｃ４  キャパシタ
３０，３１  電源
３５  スイッチ制御回路
５５  マイコン
４１〜４５  ＰチャネルＭＯＳＦＥＴ
４７  電流源
５０  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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