(57)【特許請求の範囲】
【請求項１】
接地と第１の電源電圧間の振幅レベルである入力信号を、接地と第２の電源電圧間の振幅レベルである出力信号に変換するレベルシフト回路であって、
前記入力信号の立ち上がりで第１のパルス信号を立ち上げ、前記入力信号の立ち下がりで前記第１のパルス信号と同極性の第２のパルス信号を立ち上げる、前記第１の電源電圧で動作する入力部と、
前記第１のパルス信号の信号レベルを前記第２の電源電圧の振幅レベルに変換する第１のレベル変換回路と、前記第２のパルス信号の信号レベルを前記第２の電源電圧の振幅レベルに変換する第２のレベル変換回路とを含むレベルシフト部と、
前記レベル変換された第１および第２のパルス信号に対応して駆動され、前記出力信号を生成する、前記第２の電源電圧で動作する出力部と、
前記生成された出力信号のレベルを保持する、前記第２の電源電圧で動作する保持部と、
を備え、
前記入力部は、前記第１のパルス信号を前記出力信号の立ち上がりに応じて立ち下げ、前記第２のパルス信号を前記出力信号の立ち下がりに応じて立ち下げるように構成されることを特徴とするレベルシフト回路。
【請求項２】
前記入力部は、前記入力信号と前記出力信号との論理レベルの一致不一致を判断して不一致である時に、前記入力信号の立ち上がりエッジに対応して前記第１のパルス信号を立ち上げ、かつ前記入力信号の立ち下がりエッジに対応して前記第２のパルス信号を立ち上げるように構成され、
前記出力部は、前記第１および第２のパルス信号の立ち上がりタイミングに対応して前記出力信号の論理レベルが遷移するように構成されることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１および第２のレベル変換回路のそれぞれは、
ゲートにそれぞれ前記第１および第２のパルス信号を供給し、ソースを第１の電源に接続し、ドレインからレベル変換されたパルス信号を出力する第１導電型トランジスタと、
ゲートを前記第１導電型トランジスタのゲートに接続し、ドレインを前記第１導電型トランジスタのドレインに接続し、ソースをトランジスタ接続群を介して第２の電源に接続する第１の第２導電型トランジスタと、
を備え、
前記トランジスタ接続群は、１乃至２以上の第２導電型のトランジスタで構成されることを特徴とする請求項１記載のレベルシフト回路。
【請求項４】
前記トランジスタ接続群は、ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第２の第２導電型トランジスタであることを特徴とする請求項３記載のレベルシフト回路。
【請求項５】
前記トランジスタ接続群は、
ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第１の第２導電型トランジスタのソースに接続する第２の第２導電型トランジスタと、
ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第２の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第３の第２導電型トランジスタと、
からなることを特徴とする請求項３記載のレベルシフト回路。
【請求項６】
前記トランジスタ接続群は、
ゲートに前記第１導電型トランジスタのドレインの反転信号を供給し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第２の第２導電型トランジスタと、
ゲートに前記出力信号に係る信号を供給し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第３の第２導電型トランジスタと、
からなり、
前記トランジスタ接続群が前記第１のレベル変換回路に含まれる場合、前記第３の第２導電型トランジスタのゲートは、前記出力信号の反転信号が供給され、
前記トランジスタ接続群が前記第２のレベル変換回路に含まれる場合、前記第３の第２導電型トランジスタのゲートは、前記出力信号が供給されることを特徴とする請求項３記載のレベルシフト回路。
【請求項７】
入力信号の立ち上がりで第１のパルス信号を生成し、該入力信号の立ち下がりで該第１のパルス信号と同極性の第２のパルス信号を生成する入力部と、
前記第１のパルス信号の信号レベルを変換する第１のレベル変換回路と、前記第２のパルス信号の信号レベルを変換する第２のレベル変換回路とを含むレベルシフト部と、
前記レベル変換された第１および第２のパルス信号に対応して駆動され、出力信号を生成する出力部と、
前記生成された出力信号のレベルを保持する保持部と、
を備え、
前記入力部は、前記生成した第１および第２のパルス信号を前記出力信号によって立ち下げるように構成されることを特徴とするレベルシフト回路。
【請求項８】
前記入力部は、前記入力信号と前記出力信号との論理レベルの一致不一致を判断して不一致である時に、前記入力信号の立ち上がりエッジに対応して前記第１のパルス信号を生成し、かつ前記入力信号の立ち下がりエッジに対応して前記第２のパルス信号を生成するように構成され、
前記出力部は、前記第１および第２のパルス信号の生成タイミングに対応して前記出力信号の論理レベルが遷移するように構成されることを特徴とする請求項７記載のレベルシフト回路。
【請求項９】
前記第１および第２のレベル変換回路のそれぞれは、
ゲートにそれぞれ前記第１および第２のパルス信号を供給し、ソースを第１の電源に接続し、ドレインからレベル変換されたパルス信号を出力する第１導電型トランジスタと、
ゲートを前記第１導電型トランジスタのゲートに接続し、ドレインを前記第１導電型トランジスタのドレインに接続し、ソースをトランジスタ接続群を介して第２の電源に接続する第１の第２導電型トランジスタと、
を備え、
前記トランジスタ接続群は、１乃至２以上の第２導電型のトランジスタで構成されることを特徴とする請求項７記載のレベルシフト回路。
【請求項１０】
前記トランジスタ接続群は、ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第２の第２導電型トランジスタであることを特徴とする請求項９記載のレベルシフト回路。
【請求項１１】
前記トランジスタ接続群は、
ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第１の第２導電型トランジスタのソースに接続する第２の第２導電型トランジスタと、
ゲートを前記第１導電型トランジスタのゲートまたは接地に接続し、ドレインを前記第２の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第３の第２導電型トランジスタと、
からなることを特徴とする請求項９記載のレベルシフト回路。
【請求項１２】
前記トランジスタ接続群は、
ゲートに前記第１導電型トランジスタのドレインの反転信号を供給し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第２の第２導電型トランジスタと、
ゲートに前記出力信号に係る信号を供給し、ドレインを前記第１の第２導電型トランジスタのソースに接続し、ソースを前記第２の電源に接続する第３の第２導電型トランジスタと、
からなり、
前記トランジスタ接続群が前記第１のレベル変換回路に含まれる場合、前記第３の第２導電型トランジスタのゲートは、前記出力信号の反転信号が供給され、
前記トランジスタ接続群が前記第２のレベル変換回路に含まれる場合、前記第３の第２導電型トランジスタのゲートは、前記出力信号が供給されることを特徴とする請求項９記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の異なる回路間でインタフェースとして機能するレベルシフト回路に関する。
【背景技術】
【０００２】
モバイル製品等で低消費電力化のために半導体装置の内部コア電圧の低電圧対応が必須である。ＩＯバッファにおいては、内部コア電圧とＩＯ電圧間でのレベルシフトが不可欠である。このようなＩＯバッファに適用可能なレベルシフト回路が特許文献１に開示されている。
【０００３】
図８は、特許文献１のレベルシフト回路の回路図である。図８において、レベルシフト回路は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、インバータＩＮＶ１０１、ＩＮＶ１０２、ＩＮＶ１０３から構成される。ＰＭＯＳトランジスタＭＰ１０１は、ソースを電源ＶＤＤＱに接続し、ゲートを襷掛け部の出力ノードＮ９１を接続する。ＰＭＯＳトランジスタＭＰ１０２は、ソースをＰＭＯＳトランジスタＭＰ１０１のドレインに接続し、ゲートをインバータＩＮＶ１０１の出力であるノードＮ９３に接続する。ＮＭＯＳトランジスタＭＮ１０１は、ソースを接地し、ドレインをＰＭＯＳトランジスタＭＰ１０２のドレインであるノードＮ９２に接続し、ゲートをインバータＩＮＶ１０１の出力であるノードＮ９３に接続する。
【０００４】
ＰＭＯＳトランジスタＭＰ１０３は、ソースを電源ＶＤＤＱに接続し、ゲートをノードＮ９２に接続する。ＰＭＯＳトランジスタＭＰ１０４は、ソースをＰＭＯＳトランジスタＭＰ１０３のドレインに接続し、ゲートをインバータＩＮＶ１０２の出力であるノードＮ９４に接続する。ＮＭＯＳトランジスタＭＮ１０２は、ソースを接地し、ドレインをＰＭＯＳトランジスタＭＰ１０４のドレインである襷掛け部の出力ノードＮ９１に接続し、ゲートをノードＮ９４に接続する。
【０００５】
インバータＩＮＶ１０１は、入力を入力端子ＩＮに接続し、電源電圧はＶＤＤである。インバータＩＮＶ１０２は、入力をインバータＩＮＶ１０１の出力であるノードＮ９３に接続し、電源電圧はＶＤＤである。インバータＩＮＶ１０３は、入力を襷掛け部の出力ノードＮ９１に接続し、出力を出力端子ＯＵＴに接続し、電源電圧はＶＤＤＱである。
【０００６】
図９は、図８のレベルシフト回路のタイミングチャートである。まず、ノードＩＮが立ち上がった時に関して動作を説明する。また、ＶＤＤ＝１．２Ｖ、ＶＤＤＱ＝１．８Ｖとして以下説明を行う。
【０００７】
時刻ＴＣ１において、ノードＩＮが立ち上がるとインバータＩＮＶ１０１によって信号が反転し、インバータＩＮＶ１０１の遅延時間ＴＣ２後にノードＮ９３が立ち下がる。従って、ＮＭＯＳトランジスタＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０２のゲートには立ち下がり信号が与えられる。また、インバータＩＮＶ１０２で再度信号が反転してインバータＩＮＶ１０２の遅延時間ＴＣ３後にノードＮ９４は立ち上がる。従って、ＮＭＯＳトランジスタＭＮ１０２、ＰＭＯＳトランジスタＭＰ１０４のゲートには、立ち上がり信号が与えられる。この時、ＮＭＯＳトランジスタＭＮ１０２がオンする為、遅延時間ＴＣ４後にノードＮ９１の電圧は低下する。
【０００８】
しかしながら、ＰＭＯＳトランジスタＭＰ１０４の入力信号であるゲートにはＶＤＤ＝１．２Ｖのレベルまでしか上昇せず、ＰＭＯＳトランジスタＭＰ１０４は完全なオフ状態とはならない。したがって、ノードＮ９１の電圧は、ＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４とＮＭＯＳトランジスタＭＮ１０２とのオン抵抗の分圧電圧であるＶ１まで引き下がることになる。これに伴い、遅延時間ＴＣ５後にＰＭＯＳトランジスタＭＰ１０１がオン状態となり、この時ＮＭＯＳトランジスタＭＮ１０１とＰＭＯＳトランジスタＭＰ１０２のゲートには、立ち下がり信号が入力されている。したがって、ＮＭＯＳトランジスタＭＮ１０１はオフ、ＰＭＯＳトランジスタＭＰ１０２はオン状態となり、ノードＮ９２の電圧は、ＶＤＤＱ＝１．８Ｖレベルまで上昇する。これに伴いＰＭＯＳトランジスタＭＰ１０３は、完全なオフ状態となりノードＮ９１は０Ｖまで引き下がり、インバータＩＮＶ１０３の遅延時間ＴＣ６後、出力端子ＯＵＴは立ち上がる。
【０００９】
次に、ノードＩＮが立ち下がった時に関して動作を説明する。時刻ＴＤ１において、ノードＩＮが立ち下がるとインバータＩＮＶ１０１によって信号が反転し、ノードＮ９３がインバータＩＮＶ１０１の遅延時間ＴＤ２後に立ち上がる。従って、ＮＭＯＳトランジスタＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０２のゲートには、立ち上がり信号が与えられる。また、インバータＩＮＶ１０２で再度信号が反転してインバータＩＮＶ１０２の遅延時間ＴＤ３後にノードＮ９４は立ち下がる。従って、ＮＭＯＳトランジスタＭＮ１０２、ＰＭＯＳトランジスタＭＰ１０４のゲートには、立ち下がり信号が与えられる。この時、ＮＭＯＳトランジスタＭＮ１０１がオンする為、遅延時間ＴＤ４後にノードＮ９２の電圧は低下する。
【００１０】
しかしながら、ＰＭＯＳトランジスタＭＰ１０２の入力信号であるゲートは、ＶＤＤ＝１．２Ｖのレベルまでしか上昇せず、ＰＭＯＳトランジスタＭＰ１０２は、完全なオフ状態とはならない。したがって、ノードＮ９２の電圧は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２とＮＭＯＳトランジスタＭＮ１０１とのオン抵抗の分圧電圧であるＶ２まで引き下がることになる。それに伴い、遅延時間ＴＤ５後にＰＭＯＳトランジスタＭＰ１０３がオン状態となり、この時ＮＭＯＳトランジスタＭＮ１０２とＰＭＯＳトランジスタＭＰ１０４のゲートには、立ち下がり信号が入力されている。したがって、ＮＭＯＳトランジスタＭＮ１０２はオフ、ＰＭＯＳトランジスタＭＰ１０４はオン状態となり、ノードＮ９１の電圧は、ＶＤＤＱ＝１．８Ｖレベルまで上昇する。それに伴いＰＭＯＳトランジスタＭＰ１０１は、完全なオフ状態となりノードＮ９２は０Ｖまで引き下がり、インバータＩＮＶ１０３の遅延時間ＴＤ６後、出力端子ＯＵＴは立ち下がる。
【００１１】
なお、関連する技術として、特許文献２には、貫通電流を流さず、消費電力を少なくできるレベルシフタが記載されている。
【００１２】
また、関連する技術として、特許文献３には、レベル変換にラッチ構造を採用せずに低消費電力で、かつ高速動作するレベルシフト回路が記載されている。
【００１３】
【特許文献１】米国特許第４８４５３８１号明細書
【特許文献２】特開２００４−３６３７４０号公報
【特許文献３】特開２００４−７８２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、図８のレベルシフト回路において、時刻ＴＤ１以降、ノードＮ９２の電圧が充分低くなることによってノードＮ９１は、立ち上がる。ノードＮ９２の電圧は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２とＮＭＯＳトランジスタＭＮ１０１とのオン抵抗の分圧値である。したがって、ＮＭＯＳトランジスタＭＮ１０１のオン抵抗が大きくなると、ノードＮ９２の電圧は、充分に低い電圧まで下がらなくなり、ノードＮ９１が立ち上がらないという状態が生じる。ＶＤＤの低下、つまりＮＭＯＳトランジスタＭＮ１０１のゲート電圧の低下は、ＮＭＯＳトランジスタＭＮ１０１のオン抵抗が大きくなる要因である。したがって、ＶＤＤが低くなるほどノードＮ９１の立ち上がり特性が悪化する。この回路は左右対称であるので、ノードＮ９２の立ち上がり特性に関しても同様なことがいえる。
【００１５】
そこで、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のＷサイズを大きくすることで、ＶＤＤが低い時でもレベルシフトを行うことが可能であると考えられる。すなわち、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のＷサイズを大きくすればオン抵抗が小さくなる。これにより、ＶＤＤが低くなってもノードＮ９１、Ｎ９２の電圧を充分に低くすることができるのでレベルシフト動作可能となる。
【００１６】
しかしながら、この方法には、弊害がある。それは、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４のＷサイズを大きくすることが出来ず、ノードＮ９１、Ｎ９２の立ち上がり特性が悪くなってしまうことである。ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４のＷサイズを大きくできないのは、大きくするとノードＮ９１、Ｎ９２の電圧が高くなってしまうからである。
【００１７】
一方、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、Ｗサイズを大きくしているので、ノードＮ９１、Ｎ９２の立ち下がり特性は、良化する。したがって、低電圧でも動作するようなトランジスタのディメンジョンを採用すると、立ち上がり／立ち下がりのバランスが悪くなる。このため、回路のジッタ特性が悪化し、レベルシフトの高速動作が出来なくなる。例えば、昨今のメモリインタフェース規格であるＤＤＲ２バッファの場合、数十ｐｓのジッタの変動が、特性に影響されることが知られており、立ち上がり／立ち下がりのバランスが悪くなり数十ｐｓの差が生じた場合には、そのままジッタの悪化につながることになる。
【００１８】
以上の問題は、ノードＩＮが立ち上がった時と立ち下がった時とで、動作に関係するトランジスタが異なり、各トランジスタに能力差があることによって生じている。これらの欠点を補う回路として、立ち上がり時も立ち下がり時も、動作するトランジスタが、出来るだけ同じ種類でかつ同じサイズのものでレベルシフト動作をさせることが望ましい。この目的に合った回路として、本来の目的とは異なるが、特許文献２の技術を適用することができる。しかしながら、特許文献２の回路を、本発明で解決しようとしている低電圧動作特性の改善に適用した場合、コンデンサによる動作であるため、周囲からの外部ノイズに弱く、信頼性上、誤動作による回路の不安定さが生じてしまう。また、ノイズ対策でガードリングなど設ければ部品点数が増えてしまう。また、この回路のコンデンサをＬＳＩチップ上に配置することは、通常のロジック素子を配置する面積に比べ、数十倍の面積を有し、ブロックサイズ増大の懸念が考えられる。
【課題を解決するための手段】
【００１９】
本発明の１つのアスペクトに係るレベルシフト回路は、接地と第１の電源電圧間の振幅レベルである入力信号を、接地と第２の電源電圧間の振幅レベルである出力信号に変換するレベルシフト回路であって、入力信号の立ち上がりで第１のパルス信号を立ち上げ、入力信号の立ち下がりで第１のパルス信号と同極性の第２のパルス信号を立ち上げる、第１の電源電圧で動作する入力部と、第１のパルス信号の信号レベルを第２の電源電圧の振幅レベルに変換する第１のレベル変換回路と、第２のパルス信号の信号レベルを第２の電源電圧の振幅レベルに変換する第２のレベル変換回路とを含むレベルシフト部と、レベル変換された第１および第２のパルス信号に対応して駆動され、出力信号を生成する、第２の電源電圧で動作する出力部と、生成された出力信号のレベルを保持する、第２の電源電圧で動作する保持部と、を備え、入力部は、第１のパルス信号を出力信号の立ち上がりに応じて立ち下げ、第２のパルス信号を出力信号の立ち下がりに応じて立ち下げるように構成される。
本発明の他のアスペクトに係るレベルシフト回路は、入力信号の立ち上がりで第１のパルス信号を生成し、入力信号の立ち下がりで第１のパルス信号と同極性の第２のパルス信号を生成する入力部と、第１のパルス信号の信号レベルを変換する第１のレベル変換回路と、第２のパルス信号の信号レベルを変換する第２のレベル変換回路とを含むレベルシフト部と、レベル変換された第１および第２のパルス信号に対応して駆動され、出力信号を生成する出力部と、生成された出力信号のレベルを保持する保持部と、を備え、入力部は、生成した第１および第２のパルス信号を出力信号によって立ち下げるように構成される。
【発明の効果】
【００２０】
本発明によれば、第１のおよび第２のパルス信号の信号レベルを第１および第２のレベル変換回路によって変換し出力信号を生成するので、出力信号における立ち上がりと立下がりの遅延時間のバランスを良くすることができる。したがって、レベルシフトを高速に動作させることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係るレベルシフト回路は、入力部と、レベルシフト部と、出力部と、保持部と、を備える。入力部は、入力信号の立ち上がりで第１のパルス信号を生成し、入力信号の立ち下がりで第１のパルス信号と同極性の第２のパルス信号を生成し、生成した第１および第２のパルス信号を出力信号によって立ち下げる。レベルシフト部は、第１のパルス信号の信号レベルを変換する第１のレベル変換回路と、第２のパルス信号の信号レベルを変換する第２のレベル変換回路とを含む。出力部は、レベル変換された第１および第２のパルス信号に対応して駆動され、出力信号を生成する。保持部は、生成された出力信号のレベルを保持する。
【００２２】
本発明のレベルシフト回路において、入力部は、入力信号と出力信号との論理レベルの一致不一致を判断して不一致である時に、入力信号の立ち上がりエッジに対応して第１のパルス信号を生成し、かつ入力信号の立ち下がりエッジに対応して第２のパルス信号を生成するように構成され、出力部は、第１および第２のパルス信号の生成タイミングに対応して出力信号の論理レベルが遷移するように構成されることが好ましい。
【００２３】
本発明のレベルシフト回路において、第１および第２のレベル変換回路のそれぞれは、ゲートにそれぞれ第１および第２のパルス信号を供給し、ソースを第１の電源に接続し、ドレインからレベル変換されたパルス信号を出力する第１導電型トランジスタと、ゲートを第１導電型トランジスタのゲートに接続し、ドレインを第１導電型トランジスタのドレインに接続し、ソースをトランジスタ接続群を介して第２の電源に接続する第１の第２導電型トランジスタと、を備え、トランジスタ接続群は、１乃至２以上の第２導電型のトランジスタで構成されることが好ましい。
【００２４】
本発明のレベルシフト回路において、トランジスタ接続群は、ゲートを第１導電型トランジスタのゲートまたは接地に接続し、ドレインを第１の第２導電型トランジスタのソースに接続し、ソースを第２の電源に接続する第２の第２導電型トランジスタであってもよい。
【００２５】
本発明のレベルシフト回路において、トランジスタ接続群は、ゲートを第１導電型トランジスタのゲートまたは接地に接続し、ドレインを第１の第２導電型トランジスタのソースに接続する第２の第２導電型トランジスタと、ゲートを第１導電型トランジスタのゲートまたは接地に接続し、ドレインを第２の第２導電型トランジスタのソースに接続し、ソースを第２の電源に接続する第３の第２導電型トランジスタと、からなっていてもよい。
【００２６】
本発明のレベルシフト回路において、トランジスタ接続群は、ゲートに第１導電型トランジスタのドレインの反転信号を供給し、ドレインを第１の第２導電型トランジスタのソースに接続し、ソースを第２の電源に接続する第２の第２導電型トランジスタと、ゲートに出力信号に係る信号を供給し、ドレインを第１の第２導電型トランジスタのソースに接続し、ソースを第２の電源に接続する第３の第２導電型トランジスタと、からなり、トランジスタ接続群が第１のレベル変換回路に含まれる場合、第３の第２導電型トランジスタのゲートは、出力信号の反転信号が供給され、トランジスタ接続群が第２のレベル変換回路に含まれる場合、第３の第２導電型トランジスタのゲートは、出力信号が供給されるようにしてもよい。
【００２７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２８】
図１は、本発明の第１の実施例に係るレベルシフト回路の回路図である。図１において、レベルシフト回路は、保持回路１、入力部２、レベルシフト部３、出力反転部４を備える。入力部２の電源は、低電圧側の電源ＶＤＤから供給され、保持回路１、レベルシフト部３、出力反転部４のそれぞれの電源は、高電圧側の電源ＶＤＤＱから供給される。
【００２９】
入力部２は、排他論理和回路ＸＯＲ１、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２及びインバータ回路ＩＮＶ４を備え、全て電源ＶＤＤに接続される。排他論理和回路ＸＯＲ１は、２つの入力端をそれぞれノードＩＮ２とノードＯＵＴ２に接続し、出力端をＡＮＤ回路ＡＮＤ１、ＡＮＤ２のそれぞれの一方の入力端に接続する。ＡＮＤ回路ＡＮＤ１は、他方の入力端をノードＩＮ２に接続し、出力端をノードＮ３に接続する。また、ＡＮＤ回路ＡＮＤ２は、他方の入力端をインバータ回路ＩＮＶ４を介してノードＩＮ２に接続し、出力端をノードＮ４に接続する。
【００３０】
図２は、入力部２における入出力の真理値表である。入力部２の入出力間の論理は、図２に示すように、ノードＩＮ２、ＯＵＴ２の論理が一致している時に、ノードＮ３、Ｎ４が共に「０」となる。また、ノードＩＮ２、ＯＵＴ２の論理が不一致で、かつノードＩＮ２が「１」の時は、ノードＮ３のみが「１」となる。さらに、ノードＩＮ２、ＯＵＴ２の論理が不一致で、かつノードＩＮ２が「０」の時は、ノードＮ４のみが「１」となる。入力部２の回路は、図２に示す真理値表の論理を出力する回路であれば、図１の回路に限定されず、他の回路構成であっても良い。
【００３１】
レベルシフト部３は、レベル変換回路ＬＳ１、ＬＳ２及びインバータ回路ＩＮＶ５を備え、全て電源ＶＤＤＱに接続される。レベル変換回路ＬＳ１は、入力端をＡＮＤ回路ＡＮＤ１の出力であるノードＮ３に接続し、出力端をノードＮ５に接続する。レベル変換回路ＬＳ２は、入力端をＡＮＤ回路ＡＮＤ２の出力であるノードＮ４にし、出力端をインバータ回路ＩＮＶ５を介してノードＮ７に接続する。
【００３２】
図３は、レベル変換回路ＬＳ１、ＬＳ２の回路図である。レベル変換回路ＬＳ１、ＬＳ２は、ＰｃｈトランジスタＭＰ９１、ＭＰ９２及びＮｃｈトランジスタＭＮ９１で構成されており、全てのトランジスタのゲートは、入力端ＬＳＩＮ１に接続される。ＰｃｈトランジスタＭＰ９２及びＮｃｈトランジスタＭＮ９１のドレインは、出力端ＬＳＯＵＴ１に接続される。また、ＰｃｈトランジスタＭＰ９１のドレインは、ＰｃｈトランジスタＭＰ９２のソースに接続され、ＰｃｈトランジスタＭＰ９１のソースは、ＶＤＤＱに接続され、ＮｃｈトランジスタＭＮ９１のソースは、ＧＮＤに接続されている。
【００３３】
このような構成のレベル変換回路は、入力端ＬＳＩＮ１に与えられるＶＤＤ−接地間の電位のパルス信号を、接地（正確には接地に近い電位）−ＶＤＤＱ間の電位のパルス信号にレベル変換して出力端ＬＳＯＵＴ１に出力する。
【００３４】
また、図４は、レベル変換回路ＬＳ１、ＬＳ２の他の例を示す回路図である。図４に示すように、図３におけるＰｃｈトランジスタＭＰ９１のゲート入力を「０」レベルにクランプ（接地）しても同様の動作をさせることができる。
【００３５】
さらに、図５は、レベル変換回路ＬＳ１、ＬＳ２のさらに他の例を示す回路図である。図５に示すように、図３におけるＰｃｈトランジスタＭＰ９１と電源ＶＤＤＱの間に、ゲートを入力端ＬＳＩＮ１に接続するＰｃｈトランジスタＭＰ９４を追加するなどして縦積み段数を変えても同様の動作をさせることができる。また、図５において、ＰｃｈトランジスタＭＰ９１、ＭＰ９４のいずれか一方、または双方のゲートを「０」レベルにクランプ（接地）してもよい。
【００３６】
出力反転部４は、ＰｃｈトランジスタＭＰ５及びＮｃｈトランジスタＭＮ３を備える。ＮｃｈトランジスタＭＮ３は、ゲートをインバータ回路ＩＮＶ５の出力であるノードＮ７に接続し、ソースをＧＮＤに接続し、ドレインをノードＯＵＴ２に接続する。また、ＰｃｈトランジスタＭＰ５は、ゲートをレベル変換回路ＬＳ１の出力であるノードＮ５に接続し、ソースを電源ＶＤＤＱに接続し、ドレインをノードＯＵＴ２に接続する。
【００３７】
保持回路１は、電源ＶＤＤＱに接続されたインバータ回路ＩＮＶ６、ＩＮＶ７を備える。インバータ回路ＩＮＶ６は、入力端をノードＯＵＴ２に接続し、出力端をインバータ回路ＩＮＶ７の入力端に接続する。インバータ回路ＩＮＶ７は、出力端をノードＯＵＴ２に接続する。
【００３８】
次に、レベルシフト回路の動作について説明する。図６は、本発明の第１の実施例に係るレベルシフト回路の動作を表すタイミングチャートである。ここでは、ローレベルを「０」、ハイレベルを「１」として表す。
【００３９】
初期状態において、ＩＮ２＝「０」、ＯＵＴ２＝「０」であり、ノードＮ３、Ｎ４は、「０」となっている。この時、ノードＮ５の電圧レベルは、ＶＤＤＱであるので、ＶＤＤＱの電圧がゲートに印加されているＰｃｈトランジスタＭＰ５はオフ状態である。また、ノードＮ６の電圧レベルは、ノードＮ５と同様ＶＤＤＱであり、ノードＮ７の電圧は、インバータ回路ＩＮＶ５によって反転され「０」レベルである。したがって、「０」レベルの電圧がゲートに印加されているＮｃｈトランジスタＭＮ３はオフ状態である。出力ＯＵＴ２の電圧は、保持回路１によって「０」レベルに保持されている。
【００４０】
時刻ＴＡ１において、入力ＩＮ２が立ち上がると、図２の真理値表に示すようにノードＮ３が入力回路２の遅延時間ＴＡ２後に立ち上がる（「１」になる）。つまり、ノードＮ３の電圧レベルがＶＤＤとなり、ＶＤＤの電圧がゲートに印加されているレベル変換回路ＬＳ１のＮｃｈトランジスタＭＮ９１がオンする。この結果、レベル変換回路ＬＳ１の遅延時間ＴＡ３後、ノードＮ５の電圧が引き下げられ、ＰｃｈトランジスタＭＰ５がオン状態となる。ＰｃｈトランジスタＭＰ５がオン状態になると、出力ＯＵＴ２の電圧は、出力反転部４の遅延時間ＴＡ４後、引き上げられ、保持回路１の状態（出力ＯＵＴ２のレベル）がＶＤＤＱレベルへと反転する。
【００４１】
出力ＯＵＴ２がＶＤＤＱレベル（「１」レベル）となると、図２の真理値表に示すようにノードＮ３は、入力回路２の遅延時間ＴＡ５後に「０」レベルとなる。それに伴い、レベル変換回路ＬＳ１のＮｃｈトランジスタＭＮ９１が、レベルシフト部３の遅延時間ＴＡ６後にオフする。この結果、ノードＮ５がＶＤＤＱレベルとなり、ＰｃｈトランジスタＭＰ５がオフ状態となる。このオフ状態において、出力ＯＵＴ２の電圧は、保持回路１において「１」レベルに保持される。
【００４２】
時刻ＴＢ１において、入力ＩＮ２が立ち下がると、図２の真理値表に示すようにノードＮ４が入力回路２の遅延時間ＴＢ２後に立ち上がる（「１」になる）。つまり、ノードＮ４の電圧レベルがＶＤＤとなり、ＶＤＤの電圧がゲートに印加されているレベル変換回路ＬＳ２のＮｃｈトランジスタＭＮ９１がオンする。この結果、レベル変換回路ＬＳ２の遅延時間ＴＢ３後、ノードＮ６の電圧が引き下げられ、ノードＮ７の電圧がインバータ回路ＩＮＶ５によってインバータ回路ＩＮＶ５の遅延時間ＴＢ４後に反転されＶＤＤＱレベルとなる。したがって、ＮｃｈトランジスタＭＮ３がオン状態となる。ＮｃｈトランジスタＭＮ３がオン状態になると、出力ＯＵＴ２の電圧は、出力反転部４の遅延時間ＴＢ５後、引き下げられ、保持回路１が「０」レベルへと反転する。
【００４３】
出力ＯＵＴ２が「０」レベルとなると、図２の真理値表に示すようにノードＮ４は、入力回路２の遅延時間ＴＢ６後に「０」レベルとなる。それに伴い、レベル変換回路ＬＳ２のＮｃｈトランジスタＭＮ９１が、レベルシフト部３の遅延時間ＴＢ７後にオフして、ノードＮ６がＶＤＤＱレベルとなる。この結果、ノードＮ７の電圧がインバータ回路ＩＮＶ５によって反転されてインバータ回路ＩＮＶ５の遅延時間ＴＢ８後に「０」レベルとなり、ＮｃｈトランジスタＭＮ３がオフ状態となる。このオフ状態で出力ＯＵＴ２の電圧は、保持回路１において「０」レベルに保持される。
【００４４】
ここで、ＶＤＤの電圧が低くなってもレベル変換回路ＬＳ１、ＬＳ２を動作させるには、入力端ＬＳＩＮ１の電圧がＶＤＤとなった時に、ＮｃｈトランジスタＭＮ９１のオン抵抗がＰｃｈトランジスタＭＰ９１、ＭＰ９２のオン抵抗に対して充分小さくなるようにトランジスタのディメンジョンを設定する必要がある。ＶＤＤがＮｃｈトランジスタＭＮ９１の閾値電圧程度まで低くなっても、ＮｃｈトランジスタＭＮ９１のオン抵抗がＰｃｈトランジスタＭＰ９１、ＭＰ９２のオン抵抗に対して小さくなるようなディメンジョンに設定し、出力端ＬＳＯＵＴ１の電圧を引き下げることができれば、レベル変換回路ＬＳ１、ＬＳ２は動作可能である。
【００４５】
従来の回路では、このようなディメンジョンの設定をした場合に立ち上がり動作が悪化するので、立ち上がり／立ち下がりの遅延時間のバランスが悪化することは前述の通りである。これに対し、本発明のレベルシフト回路によれば、以下のような効果を奏する。
【００４６】
前述の通り、出力ＯＵＴ２が立ち上がる時は、レベル変換回路ＬＳ１のみが動作し、出力ＯＵＴ２が立ち下がる時は、レベル変換回路ＬＳ２のみが動作する。レベル変換回路ＬＳ１、ＬＳ２は、入力ＩＮ２の論理値を出力ＯＵＴ２に伝達する際、両者とも立ち下がりで動作する。レベル変換回路ＬＳ１、ＬＳ２が立ち上がり動作するのは、出力ＯＵＴ２の論理が決定した後にＰｃｈトランジスタＭＰ５またはＮｃｈトランジスタＭＮ３をオフ状態にする時のみであって、入力ＩＮ２から出力ＯＵＴ２への遅延時間には影響を与えない。
【００４７】
つまり、低電圧でも動作するようにレベル変換回路ＬＳ１、ＬＳ２におけるトランジスタのディメンジョンを設定しても、立ち下がり動作でしか入力ＩＮ２の論理を出力ＯＵＴ２に伝達せず、レベル変換回路ＬＳ１、ＬＳ２の立ち上がり動作の悪化は、遅延時間に影響を与えない。したがって、立ち上がり／立ち下がりの遅延時間のバランスは悪化しないことになる。
【実施例２】
【００４８】
図７は、本発明の第２の実施例に係るレベルシフト回路の主要部の回路図である。図７に示すレベルシフト回路は、図１のレベルシフト部３及び出力反転部４の部分に対して変更を加えたものであり、変更部分のみを示している。他の部分は、図１と同じに構成される。図７に示すレベルシフト回路は、図３のレベル変換回路ＬＳ１、ＬＳ２に対して、ＰｃｈトランジスタＭＰ９３ａ、ＭＰ９３ｂ、インバータ回路ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０を追加している。インバータ回路ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０は、全て電源ＶＤＤＱに接続されている。なお、ＮｃｈトランジスタＭＮ９１ａ、ＭＮ９１ｂは、図３のＮｃｈトランジスタＭＮ９１と同等であり、ＰｃｈトランジスタＭＰ９２ａ、ＭＰ９２ｂは、図３のＰｃｈトランジスタＭＰ９２と同等である。
【００４９】
また、図３のＰｃｈトランジスタＭＰ９１の代わりにＰｃｈトランジスタＭＰ９１ａ、ＭＰ９１ｂをそれぞれ備え、ＰｃｈトランジスタＭＰ９１ａ、ＭＰ９１ｂのゲートの接続先を変更している。ＰｃｈトランジスタＭＰ９１ａのゲートは、ノードＮ５の反転信号を出力するインバータ回路ＩＮＶ８の出力に接続される。また、ＰｃｈトランジスタＭＰ９１ｂのゲートは、ノードＮ６の反転信号を出力するインバータ回路ＩＮＶ９の出力に接続される。
【００５０】
ＰｃｈトランジスタＭＰ９３ａは、ゲートを出力ＯＵＴ２の反転信号を出力するインバータ回路ＩＮＶ１０の出力に接続し、ドレインをＰｃｈトランジスタＭＰ９２ａのソースに接続し、ソースをＶＤＤＱに接続する。ＰｃｈトランジスタＭＰ９３ｂは、ゲートを出力ＯＵＴ２に接続し、ドレインをＰｃｈトランジスタＭＰ９２ｂのソースに接続し、ソースをＶＤＤＱに接続する。
【００５１】
まず始めにノードＮ４が立ち上がる場合（図６の時刻ＴＢ１以降）について説明する。ノードＮ４が立ち上がるということは、実施例１で前述したように出力ＯＵＴ２が立ち下がるということである。したがって、出力ＯＵＴ２の初期電圧レベルはＶＤＤＱである。出力ＯＵＴ２がゲートに接続されているＰｃｈトランジスタＭＰ９３ｂは、この時オフ状態である。また、ノードＮ４が立ち上がるということは、ノードＮ６が立ち下がるということである。したがって、ノードＮ６の電圧レベルはＶＤＤＱである。ノードＮ６の反転信号がゲートに接続されているＭＰ９１ｂは、この時オン状態である。
【００５２】
ノードＮ４が立ち上がってＮｃｈトランジスタＭＮ９１ｂがオン状態となると、ＰｃｈトランジスタＭＰ９３ｂはオフ状態である。したがって、ノードＮ６の電圧は、ＰｃｈトランジスタＭＰ９１ｂ、ＭＰ９２ｂとＮｃｈトランジスタＭＮ９１ｂとで分圧された電圧となる。この時、ＰｃｈトランジスタＭＰ９１ｂのオン抵抗が大きいほどノードＮ６の電圧を低くすることができる。但し、ＰｃｈトランジスタＭＰ９１ｂがオン状態のままであると、ノードＮ６の立ち上がり特性が悪くなる。立ち上がり特性の悪化は、入力ＩＮ２から出力ＯＵＴ２までの遅延時間に影響を与えないが、レベルシフト動作期間が長くなることを意味する。
【００５３】
本実施例は、この動作期間を短くする工夫を行っている。ＰｃｈトランジスタＭＰ９１ｂは、初期状態（図６の時刻ＴＢ１）でオンしているが、ノードＮ６が立ち下がるとオフ状態となる。その後、出力ＯＵＴ２が立ち下がると、ＰｃｈトランジスタＭＰ９３ｂがオンする。ＰｃｈトランジスタＭＰ９３ｂのオン抵抗をＰｃｈトランジスタＭＰ９１ｂに対して小さくなるようにトランジスタのディメンジョンを設定しておく。この設定によって、ノードＮ４が立ち下がってノードＮ６が立ち上がる際、ＰｃｈトランジスタＭＰ９１ｂで引き上げるよりも高速で動作することができる。
【００５４】
なお、以上の説明では、ノードＮ４に係る経路について説明したが、ノードＮ３に係る経路についても、同様の構成で動作する。ただし、ＰｃｈトランジスタＭＰ９１ａに対してオン抵抗が小さくなるように設定されるＰｃｈトランジスタＭＰ９３ａは、出力ＯＵＴ２をインバータ回路ＩＮＶ１０を介してゲートに与えられ、出力ＯＵＴ２が立ち上がると、オンするように動作する。
【００５５】
以上のように立ち下がり時と立ち上がり時でオン抵抗を切り替える回路構成とすることで、レベルシフトの動作期間を短くすることができる。レベルシフトの動作期間が終了しないと入力ＩＮ２における信号の次の遷移を行うことができない。したがって、レベルシフトの動作期間を短くすることは、レベルシフト回路をより高い周波数で動作させる上で効果的である。
【００５６】
また、ＰｃｈトランジスタＭＰ９１ａ、ＭＰ９１ｂのオン抵抗を極端に大きくすることも可能であるので、その分だけＮｃｈトランジスタＭＮ９１ａ、ＭＮ９１ｂのオン抵抗も大きくすることができる。つまり、ＮｃｈトランジスタＭＮ９１ａ、ＭＮ９１ｂのＷサイズを小さくできることになる。また、ＶＤＤの電圧レベルが低くなることによるＮｃｈトランジスタＭＮ９１ａ、ＭＮ９１ｂのオン抵抗増大に対する耐性も高まる。このため、レベルシフト回路は、より低電圧で動作しやすくなる。
【００５７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例に係るレベルシフト回路の回路図である。
【図２】入力部における入出力の真理値表である。
【図３】レベル変換回路ＬＳ１、ＬＳ２の回路図である。
【図４】レベル変換回路ＬＳ１、ＬＳ２の他の例を示す回路図である。
【図５】レベル変換回路ＬＳ１、ＬＳ２のさらに他の例を示す回路図である。
【図６】本発明の第１の実施例に係るレベルシフト回路の動作を表すタイミングチャートである。
【図７】本発明の第２の実施例に係るレベルシフト回路の主要部の回路図である。
【図８】特許文献１のレベルシフト回路の回路図である。
【図９】特許文献１のレベルシフト回路のタイミングチャートである。
【符号の説明】
【００５９】
１  保持回路
２  入力部
３  レベルシフト部
４  出力反転部
ＡＮＤ１、ＡＮＤ２  ＡＮＤ回路
ＩＮ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、ＯＵＴ２  ノード
ＩＮＶ４〜ＩＮＶ１０  インバータ回路
ＬＳ１、ＬＳ２  レベル変換回路
ＬＳＩＮ１  入力端
ＬＳＯＵＴ１  出力端
ＭＮ３、ＭＮ９１、ＭＮ９１ａ、ＭＮ９１ｂ  Ｎｃｈトランジスタ
ＭＰ５、ＭＰ９１、ＭＰ９１ａ、ＭＰ９１ｂ、ＭＰ９２、ＭＰ９２ａ、ＭＰ９２ｂ、ＭＰ９３ａ、ＭＰ９３ｂ、ＭＰ９４  Ｐｃｈトランジスタ
ＶＤＤ、ＶＤＤＱ  電源
ＸＯＲ１  排他論理和回路
【図１】
0004987607.tif 000002
【図２】
0004987607.tif 000003
【図３】
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【図４】
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【図５】
0004987607.tif 000006
【図６】
0004987607.tif 000007
【図７】
0004987607.tif 000008
【図８】
0004987607.tif 000009
【図９】
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