(57)【特許請求の範囲】
【請求項１】
レベル制御信号に従ってアナログの入力信号の振幅レベルを制御するレベル制御部と、
前記レベル制御部から出力される信号を、前記信号の振幅に比例するデューティ比を有するパルス幅変調信号に変調して出力するパルス幅変調部と、
前記パルス幅変調信号に基づき、矩形波の駆動信号を生成して出力する駆動信号生成部と、
前記レベル制御信号によって前記レベル制御部に対する設定レベルが所定の値より大きいか小さいかを判定して判定結果を求め、前記判定結果が前記所定の値より大きい場合には、第１の駆動制御信号を出力し、前記判定結果が前記所定の値より小さい場合には、第２の駆動制御信号を出力する駆動制御部と、
正電源及び負電源間に直列に接続された導電型の異なる第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなるドライバが複数個並列に接続され、前記駆動制御部から前記第１の駆動制御信号が出力されたときには、前記駆動信号と前記第１の駆動制御信号との論理を求め、この論理結果に基づき、同時にオン／オフ動作する前記ドライバの数を多くして前記ドライバから増幅された出力信号を出力し、前記駆動制御部から前記第２の駆動制御信号が出力されたときには、前記駆動信号と前記第２の駆動制御信号との論理を求め、この論理結果に基づき、同時にオン／オフ動作する前記ドライバの数を少なくして前記ドライバから増幅された出力信号を出力する出力回路と、
を備えたことを特徴とするＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオアンプ等の電力増幅回路として使用されるＤ級増幅回路、特にその電源効率の改善に関するものである。
【背景技術】
【０００２】
近年、オーディオ帯域の増幅回路において、スピーカ等の低インピーダンス負荷を駆動する場合、ＡＢ級に比べて電力効率の高いＤ級増幅回路が多用されるようになっている。特に、小型軽量の携帯機器では、電池容量も制限されるため、長時間動作のために電源効率の向上は重要な課題となっている。
【０００３】
図２は、従来のＤ級増幅回路の構成図である。
Ｄ級増幅回路は、図２に示すように、パルス幅変調部１、駆動信号生成部２、出力ドライバ３、及び低域通過フィルタ（以下、「ＬＰＦ」という）４で構成されている。
【０００４】
パルス幅変調部１は、入力されるアナログのオーディオ信号ＡＩＮの振幅に比例するデューティ比を持った２値のパルス列、即ちパルス幅変調信号ＰＷＭに変換するものである。パルス幅変調信号ＰＷＭは、例えば、比較器を使用して、オーディオ信号ＡＩＮを比較基準となる十分に高い周波数の鋸歯状波と比較することによって得ることができる。
【０００５】
駆動信号生成部２は、出力ドライバ３を構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３ｐとＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３ｎに対する駆動信号ＰＧＣ，ＮＧＣを、パルス幅変調信号ＰＷＭに基づいて生成するものである。駆動信号生成部２は、例えば、パルス幅変調信号ＰＷＭがレベル“Ｈ”の時には、ＰＭＯＳ３ｐをオンにするための駆動信号ＰＧＣを出力し、このパルス幅変調信号ＰＷＭがレベル“Ｌ”の時にはＮＭＯＳ３ｎをオンにするための駆動信号ＮＧＣを出力するものであるが、パルス幅変調信号ＰＷＭのレベルが変化するときに、ＰＭＯＳ３ｐとＮＭＯＳ３ｎが同時にオン状態とならないように、これらの駆動信号ＰＧＣ，ＮＧＣを制御するものである。
【０００６】
出力ドライバ３は、正電源ＶＤＤと負電源ＶＳＳ間に前述のＰＭＯＳ３ｐとＮＭＯＳ３ｎを直列に接続したものである。ＰＭＯＳ３ｐとＮＭＯＳ３ｎの接続点ＮにはＬＰＦ４が接続され、このＬＰＦ４から出力信号ＯＵＴが出力されるようになっている。
【０００７】
次に動作を説明する。
アナログのオーディオ信号ＡＩＮがパルス幅変調部１に与えられると、このパルス幅変調部１から、例えば１ＭＨｚのディジタルのパルス幅変調信号ＰＷＭが出力される。パルス幅変調信号ＰＷＭは駆動信号生成部２に与えられ、このパルス幅変調信号ＰＷＭのレベル“Ｌ”，“Ｈ”に応じて、駆動信号ＰＧＣ，ＮＧＣが生成される。駆動信号ＰＧＣ，ＮＧＣは、出力ドライバ３のＰＭＯＳ３ｐ，ＮＭＯＳ３ｎのゲートにそれぞれ与えられる。
【０００８】
これにより、パルス幅変調信号ＰＷＭが“Ｈ”の時、ＰＭＯＳ３ｐがオンになると共にＮＭＯＳ３ｎがオフになり、出力ドライバ３の接続点Ｎは、正電源ＶＤＤとほぼ同じ電位となる。一方、パルス幅変調信号ＰＷＭが“Ｌ”の時、ＰＭＯＳ３ｐがオフになると共にＮＭＯＳ３ｎがオンになり、出力ドライバ３の接続点Ｎは、負電源ＶＳＳとほぼ同じ電位となる。
【０００９】
接続点Ｎに出力された信号は、ＬＰＦ４によって高周波成分が除去され、増幅された音声帯域のアナログ信号が出力信号ＯＵＴとして、図示しないスピーカ等の負荷に供給される。
【００１０】
ここで、出力ドライバ３を構成するＰＭＯＳ３ｐ，ＮＭＯＳ３ｎは、単なるスイッチ素子として動作するので、この出力ドライバ３における電力損失の内の最大の要因は、スイッチ素子（ＰＭＯＳ３ｐ，ＮＭＯＳ３ｎ）のオン抵抗ＲＯＮによる損失ＰＤである。損失ＰＤは、出力電流の大きさをＩＯ、負荷抵抗をＲＬ、出力電力をＰＯとすると、次式のように表される。
ＰＤ＝ＩＯ２×ＲＯＮ＝（ＰＯ／ＲＬ）×ＲＯＮ
【００１１】
即ち、損失ＰＤは、出力電力ＰＯとスイッチ素子のオン抵抗ＲＯＮに比例する。従って、スイッチ素子であるＰＭＯＳ３ｐ，ＮＭＯＳ３ｎのオン抵抗ＲＯＮを小さくすることにより、損失ＰＤを小さくすることができる。
【００１２】
【特許文献１】特開２００４−４８３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記Ｄ級増幅回路において出力ドライバ３の出力インピーダンスを小さくすると、オン抵抗ＲＯＮによる損失ＰＤは比例して減少するが、以下に述べる別の要因による損失が増加する。
【００１４】
出力ドライバとしてＰＭＯＳやＮＭＯＳを使用する場合、その出力インピーダンスは、次式で近似することができる。
ＲＯＮ＝１／｛Ｋ×（Ｗ／Ｌ）×（ＶＧＯＮ−ＶＴ）｝
【００１５】
ここで、Ｋは製造プロセスで決まる係数、ＷとＬはＰＭＯＳやＮＭＯＳのゲート幅とゲート長、ＶＧＯＮはＰＭＯＳやＮＭＯＳをオンさせるときのゲート電圧、及びＶＴはＰＭＯＳやＮＭＯＳの閾値電圧である。
【００１６】
この内、ＶＴはＫと共に製造プロセスで決まり、Ｌは製造プロセスで下限が制約され、ＶＧＯＮも通常電源電圧で制約される。従って、オン抵抗ＲＯＮを小さくするには、ゲート幅Ｗを大きくする必要がある。
【００１７】
ところが、ＰＭＯＳやＮＭＯＳのゲート幅Ｗを大きくすると、ゲート容量ＣＧが増加する。スイッチング素子のゲートを駆動するための電力ＰＧは、スイッチング周波数をＦＳＷとすると、次式で表される。
ＰＧ＝ＣＧ×ＶＧＯＮ２×ＦＳＷ
【００１８】
従って、ゲート容量ＣＧが増加すると、ゲートを駆動するための電力ＰＧも比例して増加してしまう。また、スイッチング周波数ＦＳＷも、通常は一定の周波数で動作させることが多く、このため、出力電力が小さい状態で電源効率が低下するという課題があった。
【００１９】
本発明は、出力電力が小さい状態におけるＤ級増幅回路の電源効率を改善することを目的としている。
【課題を解決するための手段】
【００２０】
本発明のＤ級増幅回路は、レベル制御信号に従ってアナログの入力信号の振幅レベルを制御するレベル制御部と、前記レベル制御部から出力される信号を、前記信号の振幅に比例するデューティ比を有するパルス幅変調信号に変調して出力するパルス幅変調部と、前記パルス幅変調信号に基づき、矩形波の駆動信号を生成して出力する駆動信号生成部と、駆動制御部と、出力回路と、を備えている。
前記駆動制御部は、前記レベル制御信号によって前記レベル制御部に対する設定レベルが所定の値より大きいか小さいかを判定して判定結果を求め、前記判定結果が前記所定の値より大きい場合には、第１の駆動制御信号を出力し、前記判定結果が前記所定の値より小さい場合には、第２の駆動制御信号を出力するものである。更に、前記出力回路は、正電源及び負電源間に直列に接続された導電型の異なる第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなるドライバが複数個並列に接続され、前記駆動制御部から前記第１の駆動制御信号が出力されたときには、前記駆動信号と前記第１の駆動制御信号との論理を求め、この論理結果に基づき、同時にオン／オフ動作する前記ドライバの数を多くして前記ドライバから増幅された出力信号を出力し、前記駆動制御部から前記第２の駆動制御信号が出力されたときには、前記駆動信号と前記第２の駆動制御信号との論理を求め、この論理結果に基づき、同時にオン／オフ動作する前記ドライバの数を少なくして前記ドライバから増幅された出力信号を出力する回路である。
【発明の効果】
【００２１】
本発明のＤ級増幅回路によれば、レベル制御部を介してパルス幅変調部でアナログの入力信号からパルス幅変調信号に変換された信号を、駆動信号生成部を介して増幅して出力する出力回路を複数のドライバで構成し、これらの複数のドライバの個々の動作を、その入力信号のレベルに応じて制御するようにしている。これにより、入力信号のレベルが高いときには多数のドライバを駆動して大出力に対応することができる。一方、入力信号のレベルが低いときには少数のドライバのみを駆動することができる。これにより、入力信号のレベルが低いときに、その他のドライバが切り離され、ドライバの容量が減少して無駄な電力消費が削減され、出力電力が小さい状態での電源効率を改善することができる。
【発明を実施するための最良の形態】
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例を示すＤ級増幅回路の構成図である。
このＤ級増幅回路は、レベル制御部である利得制御部１０、駆動制御部２０、パルス幅変調部３０、駆動信号生成部４０、出力回路である出力ドライバ５０、及びＬＰＦ６０で構成されている。
【００２４】
利得制御部１０は、アナログの入力信号であるオーディオ信号ＡＩＮの振幅レベルを、レベル制御信号である音量制御信号ＶＯＬに従って制御するもので、この利得制御部１０の出力信号がパルス幅変調部３０に与えられている。
【００２５】
駆動制御部２０は、音量制御信号ＶＯＬによって利得制御部１０に対する設定レベルである設定音量が所定の値より大きいか小さいかを判定し、その判定結果に基づいて出力ドライバ５０に対する駆動制御信号ＲＯＣを生成するものである。例えば、設定音量が所定の値より大きい場合は、第１の駆動制御信号である“Ｈ”の駆動制御信号ＲＯＣが出力され、小さい場合は第２の駆動制御信号である“Ｌ”の駆動制御信号ＲＯＣが出力されるようになっている。
【００２６】
パルス幅変調部３０は、利得制御部１０から与えられるアナログのオーディオ信号を、その振幅に比例するデューティ比を持った２値のパルス幅変調信号ＰＷＭに変換するものである。パルス幅変調信号ＰＷＭは、図２中のパルス幅変調部１と同様に、比較器を使用して、オーディオ信号を比較基準となる十分に高い周波数の鋸歯状波と比較することによって得ることができる。パルス幅変調部３０から出力されるパルス幅変調信号ＰＷＭは、駆動信号生成部４０に与えられている。
【００２７】
駆動信号生成部４０は、図２中の駆動信号生成部２と同様に、パルス幅変調信号ＰＷＭに基づいて出力ドライバ５０に対する矩形波の駆動信号ＰＧＣ，ＮＧＣを生成するものである。駆動信号生成部４０は、例えば、パルス幅変調信号ＰＷＭが“Ｈ”の時には、出力ドライバ５０中のＰＭＯＳをオンにするための駆動信号ＰＧＣを出力し、このパルス幅変調信号ＰＷＭが“Ｌ”の時には出力ドライバ５０中のＮＭＯＳをオンにするための駆動信号ＮＧＣを出力するものであるが、パルス幅変調信号ＰＷＭのレベルが変化するときに、ＰＭＯＳとＮＭＯＳが同時にオン状態とならないように、これらの駆動信号ＰＧＣ，ＮＧＣを制御するようになっている。
【００２８】
出力ドライバ５０は、正電源ＶＤＤと負電源ＶＳＳ間に直列に接続された第１のドライバである第１ＭＯＳトランジスタとしてのＰＭＯＳ５１と第２ＭＯＳトランジスタとしてのＮＭＯＳ５２とを有すると共に、同様に正電源ＶＤＤと負電源ＶＳＳ間に直列に接続された第２のドライバである第１ＭＯＳトランジスタとしてのＰＭＯＳ５３と第２ＭＯＳトランジスタとしてのＮＭＯＳ５４とを有している。これらのＰＭＯＳ５１，５３、ＮＭＯＳ５２，５４のドレインは、接続点Ｎに共通に接続されている。
【００２９】
第１のドライバのＰＭＯＳ５１のゲートには、駆動信号生成部４０の駆動信号ＰＧＣが、バッファ５５を介して与えられ、ＮＭＯＳ５２のゲートには、この駆動信号生成部４０の駆動信号ＮＧＣが、バッファ５６を介して与えられている。
【００３０】
一方、第２のドライバのＰＭＯＳ５３のゲートには、インバータ５７で反転された駆動制御信号ＲＯＣと駆動信号ＰＧＣが、論理和ゲート（以下、「ＯＲ」という）５８で論理和がとられて与えられている。また、ＮＭＯＳ５４のゲートには、駆動制御信号ＲＯＣと駆動信号ＮＧＣが、論理積ゲート（以下、「ＡＮＤ」という）５９で論理積がとられて与えられている。
【００３１】
ＬＰＦ６０は、図２中のＬＰＦ４と同様に、出力ドライバ５０の接続点Ｎに出力される信号の高周波成分を除去して、オーディオ信号ＡＩＮと同じ音声帯域のアナログの出力信号ＯＵＴを出力するものである。このＬＰＦ６０は、例えば、インダクタとキャパシタを組み合わせて構成されている。
【００３２】
次に動作を説明する。
アナログのオーディオ信号ＡＩＮと音量制御信号ＶＯＬが利得制御部１０に与えられると、このオーディオ信号ＡＩＮは、音量制御信号ＶＯＬに従ってその振幅が制御され、パルス幅変調部３０に与えられる。これにより、パルス幅変調部３０から、例えば１ＭＨｚのディジタルのパルス幅変調信号ＰＷＭが出力される。パルス幅変調信号ＰＷＭは駆動信号生成部４０に与えられ、このパルス幅変調信号ＰＷＭのレベル“Ｌ”，“Ｈ”に応じて、駆動信号ＰＧＣ，ＮＧＣが生成される。駆動信号ＰＧＣ，ＮＧＣは、出力ドライバ５０に与えられる。
【００３３】
一方、音量制御信号ＶＯＬは、利得制御部１０と共に駆動制御部２０にも与えられる。駆動制御部２０では、音量制御信号ＶＯＬによって利得制御部１０に対する設定音量が所定の値より大きいか小さいかが判定され、その判定結果に基づいて駆動制御信号ＲＯＣが出力ドライバ５０に出力される。
【００３４】
ここで、設定音量が所定の値より小さい場合、出力ドライバ５０に与えられる駆動制御信号ＲＯＣは“Ｌ”となる。これにより、出力ドライバ５０のＯＲ５８の出力信号は、駆動信号ＰＧＣに拘らず常に“Ｈ”となる。また、ＡＮＤ５９の出力信号は、駆動信号ＮＧＣに拘らず常に“Ｌ”となる。従って、ＰＭＯＳ５３とＮＭＯＳ５４は、共にオフ状態となり、接続点Ｎから切り離される。なお、出力ドライバ５０のＰＭＯＳ５１とＮＭＯＳ５２のゲートには、それぞれバッファ５５，５６を介して、駆動信号ＰＧＣ，ＮＧＣが与えられる。これにより、出力ドライバ５０では、第１のドライバのみが動作する。
【００３５】
一方、設定音量が所定の値より大きい場合、出力ドライバ５０に与えられる駆動制御信号ＲＯＣは“Ｈ”となる。これにより、出力ドライバ５０のＯＲ５８の出力信号は、駆動信号ＰＧＣと同じものとなる。また、出力ドライバ５０のＡＮＤ５９の出力信号は、駆動信号ＮＧＣと同じものとなる。更に、出力ドライバ５０のＰＭＯＳ５１とＮＭＯＳ５２のゲートには、それぞれバッファ５５，５６を介して、駆動信号ＰＧＣ，ＮＧＣが与えられる。従って、出力ドライバ５０では、第１のドライバと第２のドライバが共に動作する。
【００３６】
以上のように、本実施例のＤ級増幅回路は、出力ドライバ５０に第１と第２の２つのドライバを設けると共に、音量制御信号ＶＯＬに基づいて第２のドライバの動作を制御するための駆動制御信号ＲＯＣを生成する駆動制御部２０を有している。これにより、設定音量が所定の値よりも大きいときには、第１と第２のドライバが同時に駆動されて大出力に対応することができる。一方、設定音量が所定の値よりも小さいときには、第２のドライバを切り離すことができるので、出力電力が小さい状態での電源効率を改善することができるという利点がある。
【００３７】
図３は、図１のＤ級増幅回路の出力電力対電源効率特性を示すグラフである。この図において、実線は駆動制御信号ＲＯＣが“Ｌ”、即ち第２のドライバを切り離したときの特性、破線は駆動制御信号ＲＯＣが“Ｈ”、即ち第２のドライバを接続したときの特性を示している。これにより、出力電力が小さいときに第２のドライバを切り離すことにより、電源効率を改善させることができることがわかる。
【００３８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  オーディオ増幅器を例にＤ級増幅回路を説明したが、Ｄ級増幅回路は、例えばモータのようにインピーダンスの小さい負荷の駆動回路として適用することができる。
（２）  出力ドライバ５０は２個のドライバを有しているが、３個以上のドライバを設け、音量制御信号ＶＯＬに基づいて同時に動作させるドライバの数を制御するようしても良い。
（３）  出力ドライバ５０を構成する２個のドライバのゲート幅Ｗについて特に言及していないが、第１のドライバと第２のドライバのゲート幅を、例えば１：２に設定し、駆動制御信号ＲＯＣによって、第１のドライバのみ、第２のドライバのみ、第１と第２の両方のドライバ、の３通りの選択をできるようにしても良い。これにより、出力電力の大きさによって適切な駆動能力を選択することが可能になり、電源効率を更に改善させることができる。
（４）  出力ドライバ５０の構成は一例であり、上述の機能を有するものであれば適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例を示すＤ級増幅回路の構成図である。
【図２】従来のＤ級増幅回路の構成図である。
【図３】図１のＤ級増幅回路の出力電力対電源効率特性を示すグラフである。
【符号の説明】
【００４０】
１０    利得制御部
２０    駆動制御部
３０    パルス幅変調部
４０    駆動信号生成部
５０    出力ドライバ
５１，５３    ＰＭＯＳ
５２，５４    ＮＭＯＳ
６０    ＬＰＦ
【図１】
0005095312.tif 000002
【図２】
0005095312.tif 000003
【図３】
0005095312.tif 000004