(57)【特許請求の範囲】
【請求項１】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサと、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタとを含み、
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタを含み、
キャリブレーションの動作期間にキャリブレーション・テスト信号を前記一対の受信用ローパスフィルタの一対の入力端子に供給する信号供給ユニットと、
前記一対の受信用ローパスフィルタの一対の出力端子の信号が一対のカップリング容量を介して入力端子に供給される一対のリミッタ増幅器と、前記一対のリミッタ増幅器の一対の出力端子が入力端子に接続される位相検出器と、前記位相検出器の一対の出力端子が入力端子に接続され且つ前記位相検出器による位相比較の結果の累積が格納される一対のカウンタとを含み、前記キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記一対のカウンタの一対の出力端子が入力端子に接続され且つ前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と
を更に具備する半導体集積回路。
【請求項２】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサと、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタとを含み、
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタを含み、
キャリブレーションの動作期間にキャリブレーション・テスト信号を前記一対の受信用ローパスフィルタの一対の入力端子に供給する信号供給ユニットと、
前記キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と
を更に具備し、
前記一対の受信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続されストレート接続とクロス接続とに接続が変更可能なスイッチユニットを更に具備し、
前記スイッチユニットは、前記ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作と前記クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作とを可能とする
ことを特徴とする半導体集積回路。
【請求項３】
請求項１または２において、
前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の受信用ローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである
ことを特徴とする半導体集積回路。
【請求項４】
請求項１または２において、
前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の受信用ローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである
ことを特徴とする半導体集積回路。
【請求項５】
請求項１または２において、
前記RFレシーバーの前記受信ミキサは前記ローノイズアンプの前記出力からの前記RF増幅信号を受信ベースバンド信号である前記一対のダウンコンバート信号にダイレクトダウンコンバージョンするものである
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【請求項８】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFトランスミッターは、ベースバンド処理プロセッサで形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号が供給される一対の送信用ローパスフィルタと、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサと、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含み、
キャリブレーションの動作期間にキャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給する信号供給ユニットと、
前記一対の送信用ローパスフィルタの一対の出力端子の信号が一対のカップリング容量を介して入力端子に供給される一対のリミッタ増幅器と、前記一対のリミッタ増幅器の一対の出力端子が入力端子に接続される位相検出器と、前記位相検出器の一対の出力端子が入力端子に接続され且つ前記位相検出器による位相比較の結果の累積が格納される一対のカウンタとを含み、前記キャリブレーションの動作期間に前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記一対のカウンタの一対の出力端子が入力端子に接続され且つ前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と
を更に具備する半導体集積回路。
【請求項９】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFトランスミッターは、ベースバンド処理プロセッサで形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号が供給される一対の送信用ローパスフィルタと、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサと、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含み、
キャリブレーションの動作期間にキャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給する信号供給ユニットと、
前記キャリブレーションの動作期間に前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と
を更に具備し、
前記一対の送信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続されストレート接続とクロス接続とに接続が変更可能なスイッチユニットを更に具備し、
前記スイッチユニットは、前記ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作と前記クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作とを可能とする
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８または９において、
前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の送信用ローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである
ことを特徴とする半導体集積回路。
【請求項１１】
請求項８または９において、
前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の送信用ローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである
ことを特徴とする半導体集積回路。
【請求項１２】
請求項８または９において、
前記RFトランスミッターの前記送信ミキサと前記加算器とは前記送信用ローパスフィルタの前記一対の出力信号を前記RF送信信号である前記アップコンバート信号にダイレクトアップコンバージョンするものである
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【請求項１５】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサと、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタとを含み、
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタを含み、
前記RFトランスミッターは、ベースバンド処理プロセッサで形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号が供給される一対の送信用ローパスフィルタと、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサと、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含み、
受信キャリブレーションの動作期間に受信キャリブレーション・テスト信号を前記一対の受信用ローパスフィルタの一対の入力端子に供給する受信信号供給ユニットと、
前記一対の受信用ローパスフィルタの一対の出力端子の信号が一対のカップリング容量を介して入力端子に供給される一対のリミッタ増幅器と、前記一対のリミッタ増幅器の一対の出力端子が入力端子に接続される位相検出器と、前記位相検出器の一対の出力端子が入力端子に接続され且つ前記位相検出器による位相比較の結果の累積が格納される一対のカウンタとを含み、前記受信キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記一対のカウンタの一対の出力端子が入力端子に接続され且つ前記受信キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と、
送信キャリブレーションの動作期間に送信キャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給する送信信号供給ユニットと
を更に具備し、
前記送信キャリブレーションの動作期間に前記送信信号供給ユニットは前記送信キャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給するものであり、
前記送信キャリブレーションの動作期間に前記位相検出ユニットは前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出するものであり、
前記送信キャリブレーションの動作期間に前記キャリブレーション制御回路は前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するものである
半導体集積回路。
【請求項１６】
アンテナで受信されるRF受信信号を処理するRFレシーバーと、前記アンテナから送信されるRF送信信号を生成するRFトランスミッターと、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザーとを具備し、
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサと、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタとを含み、
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタを含み、
前記RFトランスミッターは、ベースバンド処理プロセッサで形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号が供給される一対の送信用ローパスフィルタと、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサと、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含み、
受信キャリブレーションの動作期間に受信キャリブレーション・テスト信号を前記一対の受信用ローパスフィルタの一対の入力端子に供給する受信信号供給ユニットと、
前記受信キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニットと、
前記受信キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路と、
送信キャリブレーションの動作期間に送信キャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給する送信信号供給ユニットと
を更に具備し、
前記送信キャリブレーションの動作期間に前記送信信号供給ユニットは前記送信キャリブレーション・テスト信号を前記一対の送信用ローパスフィルタの一対の入力端子に供給するものであり、
前記送信キャリブレーションの動作期間に前記位相検出ユニットは前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出するものであり、
前記送信キャリブレーションの動作期間に前記キャリブレーション制御回路は前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するものであり、
前記一対の受信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続され受信ストレート接続と受信クロス接続とに接続が変更可能なスイッチユニットを更に具備し、
前記スイッチユニットは、前記受信ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによる受信キャリブレーション動作と前記受信クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによる受信キャリブレーション動作とを可能とし、
前記スイッチユニットは、更に前記一対の送信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの前記一対の入力端子との間に接続され送信ストレート接続と送信クロス接続とに接続が変更可能とし、
前記スイッチユニットは、前記送信ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによる送信キャリブレーション動作と前記送信クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによる送信キャリブレーション動作とを可能とする
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１５または１６において、
前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される一対のローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１５または１６において、
前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される一対のローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１５または１６において、
前記RFレシーバーの前記受信ミキサは前記ローノイズアンプの前記出力からの前記RF増幅信号を受信ベースバンド信号である前記一対のダウンコンバート信号にダイレクトダウンコンバージョンするものであり、
前記RFトランスミッターの前記送信ミキサと前記加算器とは前記送信用ローパスフィルタの前記一対の出力信号を前記RF送信信号である前記アップコンバート信号にダイレクトアップコンバージョンするものである
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１９において、
前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【請求項２１】
請求項２０において、
前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、RFトランシーバーを具備する半導体集積回路に関するもので、特にRFトランシーバーでクォドラチャー信号のための一対の内蔵ローパスフィルタを効率的に校正するのに有益な技術に関する。
【背景技術】
【０００２】
広帯域無線通信への要求のために、現行のIEEE802.11b/gの無線LANシステムと比較して、直交周波数分割多重(OFDM)に基づく新規な無線LANの規格としてIEEE802.11aは略５倍のデータレートと少なくとも２０倍のオーバーオールシステム容量とを提供するものである。５ＧＨｚ周波数帯域は、高いデータ・レートの利点によって、無線LANは２．４ＧＨｚから５ＧＨｚにシフトしている。尚、OFDMは、Orthogonal Frequency Division Multiplexの略である。また、LANは、Local Area Networkの略である。
【０００３】
下記非特許文献１には、IEEE802.11a無線LANシステムが物理層(PHY)とメディアアクセス層(MAC)とで構成され、この物理層は直交周波数分割多重(OFDM)に基づいていることが記載されている。多重キャリアを使用した変調技術はマルチパスの効果を緩和して、OFDMは正確な周波数で分離された多重キャリアにデータを分散するものである。この下記非特許文献１には、IEEE802.11a無線LANシステムをCMOS  RFトランシーバーチップとディジタルベースバンドチップとで構成することが記載されている。
【０００４】
このRFトランシーバーは、受信のためのRFレシーバーと送信のためのRFトランスミッターと周波数シンセサイザーとにより構成されている。周波数シンセサイザーは、RFレシーバーとRFトランスミッターとに供給するRFローカル信号とIFローカル信号とを生成する。
【０００５】
RFトランスミッターのためのアナログベースバンド送信信号I/Qは、ベースバンドチップ上の２個のD/A変換器で生成される。RFレシーバーのアナログベースバンド受信クォドラチャー信号I/Qは、ベースバント・MACプロセッサで処理される前にベースバンドチップ上の２個のA/D変換器でディジタル信号に変換される。
【０００６】
RFレシーバーとRFトランスミッターのアーキテクチャーとでは、ダイレクトコンバージョンではなく、デュアルコンバージョンが採用されている。RFレシーバーでは、RF受信信号は周波数シンセサイザーからのRFローカル信号とIFローカル信号とにより受信ベースバンド信号I/Qにダウンコンバートされる。
【０００７】
RFトランスミッターでは、アナログベースバンド送信信号I/Qは周波数シンセサイザーからのRFローカル信号とIFローカル信号とによりRF送信信号にアップコンバートされ、電力増幅器により増幅される。
【０００８】
ディジタルベースバンドチップでは、RFトランシーバーのレシーバーからの受信ベースバンド信号I/QはA/D変換器に供給される。A/D変換器の出力のディジタル信号は２個のFIRフィルタを介して自動相関器に供給される。A/D変換器の出力と自動相関器の出力とは信号検出・AGCユニットに供給され、このユニットの出力によりアナログフロントエンドの受信ゲインの設定が実行される。信号検出と周波数オフセット評価とシンボルタイミングとは、プリアンブルに供給される周期トレーニングシンボルの自動相関に全て依存している。
【０００９】
A/D変換器の出力のディジタル信号は、１個のFIRフィルタ、DCオフセット除去ユニット、周波数ローテータ、高速フーリェ変換器(FFT)、チャンネル選択フィルタ、ビダビデコーダに供給される。ビダビデコーダの出力から、メディアアクセス層(MAC)への受信データが生成される。また、高速フーリェ変換器(FFT)は、トランスミッターのための逆高速フーリェ変換器(IFFT)とハードウェアを共有している。
【００１０】
また下記非特許文献２には、2.4GHz無線LANに対応するトランシーバーが記載され、ツーステップダウンコンバージョンのレシーバーとツーステップアップコンバージョンのトランスミッターと周波数シンセサイザーとベースバンド・MACユニットとを含むシングルチップ・インプリメンテーションのSoC(システム・オン・チップ)が採用されている。シングルチップ・インプリメンテーションはRFトランシーバーとディジタルベースバンドとの間のワイドビット幅インターフェースを可能とし、このワイドビット幅インターフェースは種々のアナログ/RF非ペア性のキャリブレーションに使用できる。
【００１１】
RFループバックパスが送信RFミキサの出力と受信RFキサーの入力との間に接続され、キャリブレーションの間に所定のディジタルシーケンスがレシーバーにループバック転送される。受信されたディジタルコードは、DCオフセット、I/QミスマッチのようなRF非ペア性とRFリャリアリークとの補正に使用される。
【００１２】
また、下記特許文献１には、ダイレクトコンバージョントランシーバーのトランスミッターとレシーバーとに使用されるRFキャリアをフラクショナルフェーズロックドループで生成することが記載されている。トランスミッターとレシーバーでのI/Q位相と振幅との誤差訂正には、第２のパイロット・トーンフラクショナルフェーズロックドループが使用される。
【００１３】
レシーバーの２個のダウンコンバージョンミキサのRF入力端子には、第１のカップラーを介して第２のパイロット・トーンフラクショナルフェーズロックドループのパイロットトーン電圧制御発振器の発振出力信号が供給される。２個のダウンコンバージョンミキサの出力の受信ベースバンド信号I/Qはベースバンド・ディジタル信号処理回路に供給され、レシーバーの２個の可変アッテネータと２個の制御可能な位相シフターとでの誤差補正値が計算される。
【００１４】
トランスミッターの２個のアップコンバージョンミキサの合成RF出力は、第２のカップラーを介して第２のパイロット・トーンフラクショナルフェーズロックドループの送信I/Qミスマッチモニター用ミキサの一方の入力端子に供給される。送信I/Qミスマッチモニター用ミキサの他方の入力端子には、第２のパイロット・トーンフラクショナルフェーズロックドループのパイロットトーン電圧制御発振器の発振出力信号が供給される。送信I/Qミスマッチモニター用ミキサの出力信号は、ローパスフィルタを介して対数検出器の入力に供給される。対数検出器の出力から、トランスミッターの２個の可変アッテネータと２個の制御可能な位相シフターとでの誤差補正値が計算される。
【００１５】
一方、下記特許文献２には、GSM方式等の携帯電話機に使用するRFアナログ集積回路のダウンコンバージョンのための直交受信ミキサの出力からのI、Q受信ベースバンド信号が供給される多段の可変利得増幅器と多段のローパスフィルタとからなる受信回路が記載されている。受信回路の特性は、妨害波レベルを抑圧すると伴に受信信号歪を低減する。下記特許文献２では、受信時のビットエラーレートが悪化しないように、ローパスフィルタのフィルタ特性のRFアナログ集積回路の製造プロセスによるばらつきを、キャリブレーション回路とコントロールロジックとで校正する。
【００１６】
キャリブレーション回路は、基準クロック信号を初段のローパスフィルタに供給する増幅器と、多段の可変利得増幅器の遅延時間に相当する時間だけ基準クロック信号を遅延するディジタル位相シフト回路とを含む。キャリブレーション回路は、更に位相シフト回路の出力に接続された第1リミッタ回路と、最終段のローパスフィルタの出力に接続された第2リミッタ回路と、両方のリミッタ回路の出力が供給されるD型フリップフロップとを含む。D型フリップフロップの出力がコントロールロジックに供給されて、コントロールロジックは両方のリミッタ回路の出力のどちらの位相が早いかを判定して、ローパスフィルタ内部の可変容量の容量値を切り換える制御コードを生成するものである。
【００１７】
【非特許文献１】Ｔｅｒｅｓａ  Ｈ．  Ｍｅｎｇ  ｅｔ  ａｌ，  “Ｄｅｓｉｇｎ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｉｏｎ  ｏｆ  ａｎ  Ａｌｌ−ＣＭＯＳ  ８０２．１１ａ  Ｗｉｒｅｌｅｓｓ  ＬＡＮ  Ｃｈｉｐｓｅｔｓ”，  ＩＥＥＥ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｍａｇａｚｉｎｅ，  Ａｕｇｕｓｔ  ２００３，  ＰＰ．１６０−１６８．
【非特許文献２】Ｍａｓｏｕｄ  Ｚａｒｇａｒｉ  ｅｔ  ａｌ，  “Ｃｈａｌｌｅｎｇｅ  ｉｎ  Ｔｈｅ  Ｄｅｓｉｇｎ  ｏｆ  ＣＭＯＳ  Ｔｒａｎｓｃｅｉｖｅｒｓ  ｆｏｒ  ｔｈｅ  ＩＥＥＥ  ８０２．１１  Ｗｉｒｅｌｅｓｓ  ＬＡＮｓ；  Ｐａｓｔ，  Ｐｒｅｓｅｎｔ  ａｎｄ  Ｆｕｔｕｒｅ”，  ２００５  ＩＥＥＥ  Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｓｙｍｐｏｓｉｕｍ，  ＰＰ．３５３−３５６．
【特許文献１】米国特許第６、７６０、５７７  Ｂ２号  明細書
【特許文献２】特開２００６−２８７９００号  公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明者等は本発明に先立って、無線LANの規格としてIEEE802.11aの規格に準拠するRFアナログ集積回路の研究・開発に従事した。また、研究・開発の途中で本発明者等には、無線LANの新しいIEEE802.11ｎの規格にも対応することが要求された。IEEE802.11ｎの規格は最大スループット100Mbpsの高スループットを可能とするものであり、MIMO(マルチ入力マルチ出力)や64QAM(直交振幅変調)の機能も要求され、信号劣化に対する対応の要求も厳しくなっている。
【００１９】
従って、IEEE802.11ｎの規格による無線LANにおける高速化の要求が高まり、受信電力が高い場合は、それに応じた通信速度(スループット)を求められるようになった。通信速度の向上には、S/N比の向上が必要である。従って、受信電力が高い場合にも、更に雑音を低減する必要がある。通信速度の向上には、雑音低減と伴に受信回路の性能向上が必要となる。受信回路の性能向上には、I、Q受信ベースバンド信号の復調信号精度の向上が必要である。もし、I、Q受信ベースバンド信号を生成するローパスフィルタにばらつきが存在すれば、前記特許文献２に記載されているようにキャリブレーション回路により校正する必要がある。この校正が行われなければ、I、Q受信ベースバンド信号のコンステレーション(constellation)特性が、劣化する。従って、前記特許文献２に記載された校正方法を、I、Q受信ベースバンド信号を生成する両方のローパスフィルタの校正に採用すると仮定する。すると、I、Q信号の両方のローパスフィルタの特性を、基準となるディジタル位相シフト回路の基準遅延時間に校正すると言う絶対的校正方法となる。
【００２０】
しかし、RFアナログ集積回路の受信回路によって生成されるI、Q受信ベースバンド信号は、ベースバンド処理プロセッサでのディジタル信号処理によりベクトル合成される。それにより、バイナリ位相シフトキーイング(BPSK)、クォーターナリィー位相シフトキーイング(QPSK)、16QAM(直交振幅変調)、64QAM等の種々のタイプの変調信号が、復調されることができる。このベースバンド処理プロセッサでのディジタル信号処理によるベクトル合成に際して、I、Q信号の両方の絶対的なばらつきではなく、I、Q信号の両方の相対的なばらつきによってI、Q受信ベースバンド信号のコンステレーション特性が劣化する。
【００２１】
すなわち、I、Q信号の両方の絶対的なばらつきを持っていても、両方の相対的なばらつきがなければ(両方の信号の振幅値の比が等しければ)、ベクトル合成されるI、Q受信ベースバンド信号のコンステレーション特性が劣化することはない。従って、このような場合には、I、Q受信ベースバンド信号を生成する両方のローパスフィルタの特性の絶対的なばらつきを校正する必要が無いのである。このようにして、本発明者等は、I、Q受信ベースバンド信号を生成する両方のローパスフィルタの特性の絶対的なばらつきを校正するのは効率的ではないとの結論に到達したものである。
【００２２】
更に、本発明者等による検討によって、前記特許文献２に記載されたキャリブレーション回路のD型フリップフロップの両方の入力端子の位相検出動作の検出誤差が存在する場合には、キャリブレーション回路による校正結果にも誤差が発生することも明らかとされた。
【００２３】
また、RFアナログ集積回路の送信回路によって処理されるI、Q送信アナログベースバンド信号は、ベースバンド処理プロセッサでのディジタル信号処理により形成されたI、Q送信ディジタルベースバンド信号を送信用D/A変換器によりD/A変換することにより生成される。しかし、良く知られているように、D/A変換ではD/A変換周波数をfcとすると、原信号の周波数fよりも高い周波数領域にfN＝nfc±fの周波数の折り返し雑音がD/A変換の出力に含まれている。従って、D/A変換周波数fcの半分の周波数fc/2に設定された最大周波数fmaxを有するポストフィルタと呼ばれるローパスフィルタをD/A変換の出力に接続して、折り返し雑音等の不必要な成分が抑圧されて、必要とする周波数成分が取り出される。
【００２４】
ローパスフィルタにより不必要な成分が抑圧されたI、Q送信アナログベースバンド信号は、送信用ローカル信号が供給された送信ミキサの2個のバランスドミキサによってI、Q送信RF信号にアップコンバートされる。I、Q送信アナログベースバンド信号は2個のバランスドミキサに接続された加算器によりベクトル合成され、ベクトル合成されたRF送信信号はRFパワー増幅器で増幅されてアンテナから送信される。
【００２５】
しかし、折り返し雑音等の不必要な成分が抑圧してI、Q送信アナログベースバンド信号を生成するためのローパスフィルタ(ポストフィルタ)の相対的なばらつきによっても送信特性が劣化して、高スループットの信号送信の妨げとなる。
【００２６】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００２７】
従って、本発明の目的とするところは、受信回路でI、Qベースバンド受信信号に含まれる不所望な成分を抑圧する一対の受信用ローパスフィルタの特性を効率的に校正することが可能なRFアナログ集積回路を提供することにある。
【００２８】
また、本発明の他の目的とするところは、送信回路でI、Q送信アナログベースバンド信号に含まれるD/A変換による雑音を抑圧する一対の送信用ローパスフィルタの特性を効率的に校正することが可能なRFアナログ集積回路を提供することにある。
【００２９】
また、本発明の更に他の目的とするところは、ローパスフィルタの特性を校正するキャリブレーション回路の検出誤差によるキャリブレーション回路による校正誤差を低減することにある。
【００３０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３２】
即ち、本発明の１つの代表的なRFアナログ集積回路の受信キャリブレーションでは、受信用の一対のローパスフィルタ(LPF_Rx_I、Q)の出力信号の位相差を検出する位相検出器(PD)の出力信号に応答してキャリブレーション制御回路(Cal_Cnt)は前記一対のローパスフィルタの特性の相対的なばらつきを校正するものである(図２参照)。
【００３３】
また、本発明の他の代表的なRFアナログ集積回路の送信キャリブレーションでは、送信用の一対のローパスフィルタ(LPF_Tx_I、Q)の出力信号の位相差を検出する位相検出器(PD)の出力信号に応答してキャリブレーション制御回路(Cal_Cnt)は前記一対のローパスフィルタの特性の相対的なばらつきを校正するものである(図８参照)。
【発明の効果】
【００３４】
本願において開示される種々の発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３５】
すなわち受信回路でI、Q受信ベースバンド信号を生成する一対の受信用ローパスフィルタの特性を効率的に校正することが可能なRFアナログ集積回路を提供することができる。
【００３６】
また、送信回路でI、Q送信アナログベースバンド信号が供給される一対の送信用ローパスフィルタの特性を効率的に校正することが可能なRFアナログ集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３７】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３８】
〔１〕本発明の代表的な実施の形態による半導体集積回路(400)は、アンテナ(1)で受信されるRF受信信号を処理するRFレシーバー(RF Rx)と、前記アンテナから送信されるRF送信信号を生成するRFトランスミッター(RF Tx)と、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザー(30)とを具備する。
【００３９】
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプ(24)と、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサ(25)と、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタ(27)とを含む。
【００４０】
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタ(LPF_Rx_I、LPF_Rx_Q)を含む。
【００４１】
前記半導体集積回路は、キャリブレーションの動作期間にキャリブレーション・テスト信号(Ref_Osc)を前記一対の受信用ローパスフィルタの一対の入力端子に供給する信号供給ユニット(Rx_I_Sw、Rx_Q_Sw)を具備する。
【００４２】
前記半導体集積回路は、前記キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニット(C1、C2、Lmt1、Lmt2、PD)を具備する。
【００４３】
前記半導体集積回路は、前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路(Cal_Cnt)を更に具備する(図２参照)。
【００４４】
前記実施の形態によれば、前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきが校正され、前記一対のダウンコンバート信号の周波数スペクトラムの相対的なばらつきが低減されて、受信回路の性能向上が実現されることができる。
【００４５】
好適な実施の形態による半導体集積回路は、前記一対の受信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続されストレート接続とクロス接続とに接続が変更可能なスイッチユニット(Cr_Sw)を更に具備する。前記スイッチユニットは、前記ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作と前記クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作とを可能とする。
【００４６】
前記好適な実施の形態によれば、前記位相検出ユニットの一対の入力端子の間の位相比較誤差の影響を受けないキャリブレーション動作が可能となる。
【００４７】
より好適な実施の形態による半導体集積回路では、前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の受信用ローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである。
【００４８】
前記より好適な実施の形態によれば、前記キャリブレーションに際してローパスフィルタの抵抗が増加されるので、回路の消費電力を削減することができる。
【００４９】
他のより好適な実施の形態による半導体集積回路では、前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の受信用ローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである。
【００５０】
前記他のより好適な実施の形態によれば、前記キャリブレーションに際してローパスフィルタの抵抗が減少されるので、抵抗による熱雑音を削減することができる。
【００５１】
更により好適な実施の形態による半導体集積回路では、前記RFレシーバーの前記受信ミキサは前記ローノイズアンプの前記出力からの前記RF増幅信号を受信ベースバンド信号である前記一対のダウンコンバート信号にダイレクトダウンコンバージョンするものである。
【００５２】
具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである。
【００５３】
最も具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである。
【００５４】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路(400)は、アンテナ(1)で受信されるRF受信信号を処理するRFレシーバー(RF Rx)と、前記アンテナから送信されるRF送信信号を生成するRFトランスミッター(RF Tx)と、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザー(30)とを具備する。
【００５５】
前記RFトランスミッターは、ベースバンド処理プロセッサ(500)で形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号(Tx_I、Tx_Q)が供給される一対の送信用ローパスフィルタ(32、LPF_Tx_I、LPF_Tx_Q)と、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサ(33)と、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含む。
【００５６】
前記半導体集積回路は、キャリブレーションの動作期間にキャリブレーション・テスト信号(Ref_Osc)を前記一対の送信用ローパスフィルタの一対の入力端子に供給する信号供給ユニット(Tx_I_Sw、Tx_Q_Sw)を具備する。
【００５７】
前記半導体集積回路は、前記キャリブレーションの動作期間に前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニット(C1、C2、Lmt1、Lmt2、PD)を具備する。
【００５８】
前記半導体集積回路は、前記キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路(Cal_Cnt)を更に具備する(図８参照)。
【００５９】
前記実施の形態によれば、前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきが校正され、前記一対のアップコンバート信号の周波数スペクトラムの相対的なばらつきが低減されて、送信回路の性能向上が実現されることができる。
【００６０】
好適な実施の形態による半導体集積回路は、前記一対の送信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続されストレート接続とクロス接続とに接続が変更可能なスイッチユニット(Cr_Sw)を更に具備する。前記スイッチユニットは、前記ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作と前記クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによるキャリブレーション動作とを可能とする。
【００６１】
前記好適な実施の形態によれば、前記位相検出ユニットの一対の入力端子の間の位相比較誤差の影響を受けないキャリブレーション動作が可能となる。
【００６２】
より好適な実施の形態による半導体集積回路では、前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の送信用ローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである。
【００６３】
前記より好適な実施の形態によれば、前記キャリブレーションに際してローパスフィルタの抵抗が増加されるので、回路の消費電力を削減することができる。
【００６４】
他のより好適な実施の形態による半導体集積回路では、前記キャリブレーションの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される前記一対の送信用ローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである。
【００６５】
前記他のより好適な実施の形態によれば、前記キャリブレーションに際してローパスフィルタの抵抗が減少されるので、抵抗による熱雑音を削減することができる。
【００６６】
更により好適な実施の形態による半導体集積回路では、前記RFトランスミッターの前記送信ミキサと前記加算器とは前記送信用ローパスフィルタの前記一対の出力信号を前記RF送信信号である前記アップコンバート信号にダイレクトアップコンバージョンするものである。
【００６７】
具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである。
【００６８】
最も具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである。
【００６９】
〔３〕本発明の更に異なる観点の代表的な実施の形態による半導体集積回路(400)は、アンテナ(1)で受信されるRF受信信号を処理するRFレシーバー(RF Rx)と、前記アンテナから送信されるRF送信信号を生成するRFトランスミッター(RF Tx)と、前記RFレシーバーに供給する受信用ローカル信号と前記RFトランスミッターに供給する送信用ローカル信号とを生成する周波数シンセサイザー(30)とを具備する。
【００７０】
前記RFレシーバーは、前記RF受信信号を増幅するローノイズアンプ(24)と、前記ローノイズアンプの出力のRF増幅信号と前記受信用ローカル信号とが供給される受信ミキサ(25)と、前記受信ミキサから生成されるダウンコンバート信号が供給される受信用ローパスフィルタ(27)とを含む。
【００７１】
前記ダウンコンバート信号は一対のダウンコンバート信号であり、前記受信用ローパスフィルタは前記一対のダウンコンバート信号が供給される一対の受信用ローパスフィルタ(LPF_Rx_I、LPF_Rx_Q)を含む。
【００７２】
前記RFトランスミッターは、ベースバンド処理プロセッサ(500)で形成された一対の送信ディジタルベースバンド信号のD/A変換により生成された一対の送信アナログベースバンド信号(Tx_I、Tx_Q)が供給される一対の送信用ローパスフィルタ(32、LPF_Tx_I、LPF_Tx_Q)と、前記送信用ローパスフィルタの一対の出力信号と前記送信用ローカル信号とが供給される一対の送信ミキサ(33)と、前記一対の送信ミキサの一対の出力信号が供給されることによりアップコンバート信号を生成する加算器とを含む。
【００７３】
前記半導体集積回路は、受信キャリブレーションの動作期間に受信キャリブレーション・テスト信号(Ref_Osc)を前記一対の受信用ローパスフィルタの一対の入力端子に供給する受信信号供給ユニット(Rx_I_Sw、Rx_Q_Sw)を具備する。
【００７４】
前記半導体集積回路は、前記受信キャリブレーションの動作期間に前記一対の受信用ローパスフィルタの一対の出力端子の信号の位相差を検出する位相検出ユニット(C1、C2、Lmt1、Lmt2、PD)を具備する。
【００７５】
前記半導体集積回路は、前記受信キャリブレーションの動作期間に前記位相検出ユニットの出力に応答して前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するキャリブレーション制御回路(Cal_Cnt)を更に具備する(図２参照)。
【００７６】
前記半導体集積回路は、送信キャリブレーションの動作期間に送信キャリブレーション・テスト信号(Ref_Osc)を前記一対の送信用ローパスフィルタの一対の入力端子に供給する送信信号供給ユニット(Tx_I_Sw、Tx_Q_Sw)を具備する。
【００７７】
前記送信キャリブレーションの動作期間に前記送信信号供給ユニット(Tx_I_Sw、Tx_Q_Sw)は前記送信キャリブレーション・テスト信号(Ref_Osc)を前記一対の送信用ローパスフィルタの一対の入力端子に供給するものである。
【００７８】
前記送信キャリブレーションの動作期間に前記位相検出ユニット(C1、C2、Lmt1、Lmt2、PD)は前記一対の送信用ローパスフィルタの一対の出力端子の信号の位相差を検出するものである。
【００７９】
前記送信キャリブレーションの動作期間に前記キャリブレーション制御回路(Cal_Cnt)は前記位相検出ユニットの出力に応答して前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきを校正するものである(図８参照)。
【００８０】
前記実施の形態によれば、前記一対の受信用ローパスフィルタのカットオフ周波数の相対的なばらつきが校正され、前記一対のダウンコンバート信号の周波数スペクトラムの相対的なばらつきが低減されて、受信回路の性能向上が実現されることができる。また、前記一対の送信用ローパスフィルタのカットオフ周波数の相対的なばらつきが校正され、前記一対のダウンコンバート信号の周波数スペクトラムの相対的なばらつきが低減されて、受信回路の性能向上が実現されることができる。更に、受信キャリブレーションと送信キャリブレーションとに、前記位相検出ユニットと前記キャリブレーション制御回路とを兼用することができる。
【００８１】
好適な実施の形態による半導体集積回路は、前記一対の受信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの一対の入力端子との間に接続され受信ストレート接続と受信クロス接続とに接続が変更可能なスイッチユニット(Cr_Sw)を更に具備する。前記スイッチユニットは、前記受信ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによる受信キャリブレーション動作と前記受信クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによる受信キャリブレーション動作とを可能とする。前記スイッチユニットは、更に前記一対の送信用ローパスフィルタの前記一対の出力端子と前記位相検出ユニットの前記一対の入力端子との間に接続され送信ストレート接続と送信クロス接続とに接続が変更可能である。前記スイッチユニットは、前記送信ストレート接続の状態での前記位相検出ユニットと前記キャリブレーション制御回路とによる送信キャリブレーション動作と前記送信クロス接続での前記位相検出ユニットと前記キャリブレーション制御回路とによる送信キャリブレーション動作とを可能とする。
【００８２】
前記好適な実施の形態によれば、受信キャリブレーション動作と送信キャリブレーション動作とで、前記位相検出ユニットの一対の入力端子の間の位相比較誤差の影響を受けないキャリブレーション動作が可能となる。
【００８３】
より好適な実施の形態による半導体集積回路では、前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される一対のローパスフィルタの出力信号のうち位相の進んでいる方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の増加により増加させるものである。
【００８４】
前記より好適な実施の形態によれば、前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間でも、ローパスフィルタの抵抗が増加されるので、回路の消費電力を削減することができる。
【００８５】
他のより好適な実施の形態による半導体集積回路では、前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間に前記位相検出ユニットと前記キャリブレーション制御回路とは前記位相検出ユニットの前記一対の入力端子に伝達される一対のローパスフィルタの出力信号のうち位相の遅れている方のローパスフィルタの時定数を当該ローパスフィルタの抵抗の減少により減少させるものである。
【００８６】
前記他のより好適な実施の形態によれば、前記受信キャリブレーションと前記送信キャリブレーションとのいずれの前記動作期間でも、ローパスフィルタの抵抗が減少されるので、抵抗による熱雑音を削減することができる。
【００８７】
更により好適な実施の形態による半導体集積回路では、前記RFレシーバーの前記受信ミキサは前記ローノイズアンプの前記出力からの前記RF増幅信号を受信ベースバンド信号である前記一対のダウンコンバート信号にダイレクトダウンコンバージョンするものである。前記RFトランスミッターの前記送信ミキサと前記加算器とは前記送信用ローパスフィルタの前記一対の出力信号を前記RF送信信号である前記アップコンバート信号にダイレクトアップコンバージョンするものである。
【００８８】
具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーは略5GHzの無線LAN周波数の前記RF受信信号を処理して、前記RFトランスミッターは略5GHzの無線LAN周波数の前記RF送信信号を生成するものである。
【００８９】
最も具体的な一つの実施の形態による半導体集積回路では、前記RFレシーバーはIEEE802.11nの規格による無線LANの前記RF受信信号を処理して、前記RFトランスミッターはIEEE802.11nの規格による無線LANの前記RF送信信号を生成するものである。
【００９０】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００９１】
《ワイヤレスLANに使用されるRFアナログ半導体集積回路とベースバンド処理LSI》
図１は、本発明の１つの実施の形態によるRFアナログ回路400である半導体集積回路とベースバンド処理LSI500とを含む無線LANシステムを示す図である。図１の無線LANシステムは、ワイヤレスLANの子機(LAN端末)と子機の通信パートナーの親機(アクセスポイントハブ)とに共通に使用可能である。
【００９２】
アンテナスイッチ２がアンテナ１に接続され、アンテナ１からレシーバーシステムへのRF受信入力信号の供給とトランスミッターシステムからアンテナ１へのRF送信出力信号の供給とを時分割多重アクセス方式(TDMA)で行う。また、図１の無線LANシステムは、IEEE802.11nの規格に準拠する最大スループット100Mbpsの通信を可能とするものである。
【００９３】
《RFアナログ半導体集積回路》
《レシーバー・システム》
図１のRFアナログ半導体集積回路400のダイレクト・ダウンコンバージョン・レシーバー・システムRF  Rxは、IEEE802.11a規格の約5 GHz (5.15GHz〜5.35GHz)の周波数帯域に対応するため、ローノイズアンプ24、受信ミキサ25、プログラマブルゲインアンプ26、28、内蔵ローパスフィルタ27で構成されている。
【００９４】
アンテナ1で受信された約5 GHzの周波数帯域のRF受信信号はローノイズアンプ24で増幅された後、受信ミキサ25内部の2個のバランスドミキサの一方の入力端子に供給される。受信ミキサ25内部の2個のバランスドミキサの他方の入力端子には、ΣΔフラクショナルPLL周波数シンサセイザー30で形成された約5 GHzの周波数の略90°位相差を持つ2つの受信用ローカル信号が供給される。その結果、受信ミキサ25内部の2個のバランスドミキサの出力から、アンテナ1で受信されたRF受信信号の周波数と受信用ローカル信号の周波数との差の周波数成分を持つ略90°位相差の2つのアナログ受信ベースバンド信号が生成される。
【００９５】
このアナログ受信ベースバンド信号は1段目のプログラマブルゲインアンプ26によって増幅された後、ローパスフィルタ27に供給される。ローパスフィルタ27の出力信号は、最終段のプログラマブルゲインアンプ28によって増幅される。受信ミキサ25の出力のベースバンド信号はイメージ信号や隣接チャンネル妨害波や受信信号歪の高周波成分を含んでいるため、受信ベースバンドのローパスフィルタ27でこれらが除去される。尚、イメージ信号は、RF受信信号の周波数と受信用ローカル信号の周波数との和の周波数成分を持つ不所望な信号成分である。
【００９６】
このようにしてダイレクト・ダウンコンバージョン・レシーバー・システムRF  Rxで生成されたアナログ受信ベースバンド信号Rx_I、Rx_Qは、ベースバンド処理ユニット500であるLSIの受信A/D変換器Rx_A/Dに供給される。尚、受信A/D変換器Rx_A/Dは、ベースバンド処理LSI500のチップではなく、RFアナログ半導体集積回路400に形成されることもできる。尚、プログラマブルゲインアンプ26、28、ローパスフィルタ27は、実際は３段のプログラマブルゲインアンプと４段のローパスフィルタとを含んでいる。１個のプログラマブルゲインアンプの入力と出力には、入力ローパスフィルタと出力ローパスフィルタとがそれぞれ接続されている。従って、最終段のローパスフィルタまたは最終段のプログラマブルゲインアンプ28の出力信号が、ベースバンド処理LSI500の受信A/D変換器Rx_A/Dに供給される。
【００９７】
《トランスミッター・システム》
ベースバンド処理LSI500の送信D/A変換器Tx_D/Aから生成されるアナログ送信ベースバンド信号Tx_I、Tx_Qは、RFアナログ半導体集積回路400に供給される。尚、送信D/A変換器Tx_D/Aは、ベースバンド処理LSI500のチップではなく、RFアナログ半導体集積回路400に形成されることもできる。
【００９８】
図１のRFアナログ半導体集積回路400のダイレクト・アップコンバージョン・トランスミッター・システムRF  Txは、IEEE802.11a規格の約５ＧＨｚの周波数帯域に対応するため、内蔵ローパスフィルタ32、送信ミキサ33、ドライバアンプ35で構成されている。RFアナログ半導体集積回路400の外部では、ドライバアンプ35の出力にはRFパワー増幅器36とバンドパスフィルタBPFとが接続されている。また、RFアナログ半導体集積回路400の外部では、ローノイズアンプ24の入力に表面弾性波フィルタ3が接続されている。
【００９９】
ローパスフィルタ32により送信D/A変換器Tx_D/Aの折り返し雑音等が抑圧されたアナログ送信ベースバンド信号Tx_I、Tx_Qは送信ミキサ33内部の2個のバランスドミキサの一方の入力端子に供給される。送信ミキサ33内部の2個のバランスドミキサの他方の入力端子には、ΣΔフラクショナルPLL周波数シンサセイザー30で形成された約5 GHzの周波数の略90°位相差を持つ2つの送信用ローカル信号が供給される。従って、送信ミキサ33内部の2個のバランスドミキサの出力から、約5 GHzのRF送信周波数にアップコンバートされた2つの送信信号が形成される。その結果、送信ミキサ33内部の2個のバランスドミキサの出力に接続された加算器の出力から、ベクトル合成されたRF送信信号が生成され、ドライバアンプ35の入力に供給される。
【０１００】
《PLL周波数シンセサイザー》
RFアナログ半導体集積回路400の受信ミキサ25に供給される受信用ローカル信号と送信ミキサ33に供給される送信用ローカル信号とは、ΣΔフラクショナルPLL周波数シンセサイザー30から生成される。PLL周波数シンセサイザー30には、システム基準周波数発振器(TCXO)39が接続され、RFアナログ半導体集積回路400の外部でシステム基準周波数発振器39には水晶振動子40が接続されている。
【０１０１】
尚、システム基準周波数発振器(TCXO)39をRFアナログ半導体集積回路400の外部に形成して、RFアナログ半導体集積回路400の内部にクロックバッファを形成してもよい。集積回路内部のクロックバッファは、外部のシステム基準周波数発振器(TCXO)39から形成されたシステム基準周波数クロック信号を受信して、集積回路内部のΣΔフラクショナルPLL周波数シンセサイザー30にクロック信号を供給する。
【０１０２】
《ベースバンド処理LSI、フラッシュメモリ、ホスト》
RFアナログ半導体集積回路400には、ベースバンド処理LSI500が接続されている。
【０１０３】
ベースバンド処理LSI500は、受信A/D変換器Rx_A/D、送信D/A変換器Tx_D/A、送受信ベースバンド処理ユニット51、DMA転送ユニット56、ホストインターフェースユニット57、バスBUS、中央処理ユニット58、ランダムアクセスメモリ59を含んでいる。
【０１０４】
送受信ベースバンド処理ユニット51は、復調器(Demod)52、高速フーリェ変換器(FFT)・逆高速フーリェ変換器(IFFT)53、変調器(Mod)54、ビタビ復調器55を含んでいる。復調器(Demod)52には受信A/D変換器Rx_A/Dからのディジタル受信ベースバンド信号が供給され、変調器(Mod)54から送信D/A変換器Tx_D/Aへディジタル送信ベースバンド信号が生成される。
【０１０５】
尚、図１では図示されていないがベースバンド処理LSI500の受信A/D変換器Rx_A/Dの出力には、信号検出・AGCユニットの入力が接続されている。この信号検出・AGCユニットの自動利得制御出力信号は、RFアナログ半導体集積回路400のダイレクト・ダウンコンバージョン・レシーバー・システムRF  Rxのローノイズアンプ24、プログラマブルゲインアンプ26、28に供給されて、自動利得制御が行われる。
【０１０６】
パーソナルコンピュータ(PC)のようなホスト600には、PCIバスを介してホストインターフェースユニット57が接続される。ホスト600は、中央処理ユニット61、メモリコントローラ／PCIバスフリッジ62、ランダムアクセスメモリ63を含んでいる。ホストインターフェースユニット57と送受信ベースバンド処理ユニット51との間の送受信データは、DMA転送ユニット56により転送される。尚、PCIはPeripheral Component Interconnectの略であり、DMAはDirect Memory Accessの略である。また、ベースバンド処理LSI500のバスには、外部のフラッシュ不揮発性メモリ700が接続される。外部のフラッシュ不揮発性メモリ700には、RFアナログ半導体集積回路400とベースバンド処理LSI500とのための制御プログラムが格納されている。
【０１０７】
特に、本発明の実施の形態に従ってI、Q受信ベースバンド信号を生成する受信用ローパスフィルタ27内部の２個のローパスフィルタの相対的ばらつきを低減する校正のためのキャリブレーション制御プログラムは、RFアナログ半導体集積回路400内部のリードオンリメモリ(ROM)に格納されている。また、本発明の他の実施の形態に従ってI、Q送信アナログベースバンド信号が供給される送信用ローパスフィルタ32内部の２個のローパスフィルタの相対的ばらつきを低減する校正のためのキャリブレーション制御プログラムは、RFアナログ半導体集積回路400内部のリードオンリメモリ(ROM)に格納されている。
【０１０８】
しかし、他の実施の形態では、これらのキャリブレーション制御プログラムは、外部フラッシュ不揮発性メモリ700に格納されることも可能である。電源投入により、外部フラッシュ不揮発性メモリ700から制御プログラムをRFアナログ半導体集積回路400内部のランダムアクセスメモリに転送して、制御プログラムの命令をRFアナログ半導体集積回路400内部のキャリブレーション制御回路が実行することができる。
【０１０９】
《OFDM送受信のための高速フーリェ変換・逆高速フーリェ変換》
無線LANのOFDMに基づくデータ受信・復調の信号処理は、主としてRFアナログ半導体集積回路400のダイレクトダウンコンバージョンレシーバーシステムRF Rx、ベースバンド処理LSI500の受信A/D変換器Rx_A/D、復調器52、高速フーリェ変換器53、ビタビ復調器55によって制御される。
【０１１０】
無線LANのOFDMに基づく変調・データ送信の信号処理は、主としてベースバンド処理LSI500の変調器54、逆高速フーリェ変換器53、送信D/A変換器Tx_D/A、RFアナログ半導体集積回路400のダイレクトアップコンバージョントランスミッターシステムRF Tx、RFパワー増幅器38によって制御される。
【０１１１】
《I、Q受信ベースバンド信号を生成する受信用ローパスフィルタのキャリブレーション》
RFアナログ集積回路400のレシーバー・システムRF  Rxの受信ミキサ25の出力から、I、Q直交受信ベースバンド信号が生成される。受信ミキサ25の出力のベースバンド信号はイメージ信号や隣接チャンネル妨害波や受信信号歪の高周波成分を含んでいるため、受信ベースバンドのローパスフィルタ27でこれらが除去される。最終段のローパスフィルタ27または最終段のプログラマブルゲインアンプ28の出力信号であるI、Q受信ベースバンド信号Rx_I、Rx_Qが、ベースバンド処理LSI500の受信A/D変換器Rx_A/Dに供給され、ディジタルベースバンド信号に変換される。
【０１１２】
RFアナログ集積回路400のレシーバー・システムRF  Rxによって生成されたI、Q受信ベースバンド信号Rx_I、Rx_Qは受信A/D変換器Rx_A/Dでディジタルベースバンド信号に変換された後、ベースバンド処理LSI500の送受信ベースバンド処理ユニット51でのディジタル信号処理によりベクトル合成される。それにより、BPSK、QPSK、16QAM、64QAM等の種々のタイプの変調信号が、復調されることができる。
【０１１３】
このディジタル信号処理によるベクトル合成に際して、I、Q信号の両方の相対的なばらつきによってI、Q受信ベースバンド信号のコンステレーション特性が劣化する。I、Q信号の両方の相対的なばらつきであるミスマッチにより生じる信号は雑音となり、IEEE802.11nの規格による高スループットの実現の妨げとなる。
【０１１４】
従って、図１のRFアナログ集積回路400のレシーバー・システムRF  RxでI、Q受信ベースバンド信号Rx_I、Rx_Qを生成するローパスフィルタ27の両方のフィルタ特性の相対的なばらつき(ミスマッチ)を校正するキャリブレーションが必要である。図１に示したRFアナログ集積回路400のレシーバー・システムRF  Rxは、ローパスフィルタ27の両方のフィルタ特性のミスマッチを校正するキャリブレーションの機能を有している。
【０１１５】
《キャリブレーション機能を有する受信用ローパスフィルタ》
図２は、図１に示したRFアナログ集積回路400のレシーバー・システムRF  RxでI、Q受信ベースバンド信号Rx_I、Rx_Qを生成するローパスフィルタ27の両方のフィルタ特性の相対的なばらつき(ミスマッチ)を校正するキャリブレーション機能を有するローパスフィルタ27の構成を示す図である。
【０１１６】
図２に示したローパスフィルタ27の信号入力端子Rx_I_InSig、Rx_Q_InSigには、図１に示したRFアナログ集積回路400のレシーバー・システムRF  Rxの受信ミキサ25の出力からのI、Q直交受信ベースバンド信号が供給される。ローパスフィルタ27の信号入力端子Rx_I_InSig、Rx_Q_InSigにはスイッチRx_I_Sw、Rx_Q_Swの一方の入力端子が接続され、スイッチRx_I_Sw、Rx_Q_Swの他方の入力端子にはキャリブレーションのための基準信号発生器Ref_Oscからのテスト信号が供給される。スイッチRx_I_Sw、Rx_Q_Swの入力選択制御端子には、キャリブレーション制御回路Cal_Cntからの入力選択制御信号が供給される。
【０１１７】
スイッチRx_I_Sw、Rx_Q_Swの出力端子には、キャリブレーションの対象であるローパスフィルタ27のコアのローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qが接続されている。尚、キャリブレーションのために基準信号発生器Ref_Oscから生成されるテスト信号の波形は正弦波が使用されているが、このテスト信号の他の波形として矩形パルス波形を使用することができる。
【０１１８】
ローパスフィルタ27のコアのローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qのそれぞれは、実際は３段のプログラマブルゲインアンプと４段のローパスフィルタとを含んでいる。１個のプログラマブルゲインアンプの入力と出力には、入力ローパスフィルタと出力ローパスフィルタとがそれぞれ接続されている。従って、最終段のローパスフィルタまたは最終段のプログラマブルゲインアンプの出力信号であるI、Q受信ベースバンド信号Rx_I、Rx_Qが、ローパスフィルタ27の信号出力端子Rx_I_OutSig、Rx_Q_OutSigに生成される。ローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qは、キャリブレーション制御回路Cal_Cntからのキャリブレーションのための制御コードを格納する制御レジスタReg_ Rx_I、Reg_ Rx_Qを含む。
【０１１９】
ローパスフィルタ27の信号出力端子Rx_I_OutSig、Rx_Q_OutSigは、ベースバンド処理LSI500は受信A/D変換器Rx_A/Dの入力端子に接続される一方、クロススイッチCr_Swの一対の入力端子に接続されている。クロススイッチCr_Swの一対の出力端子はカップリング容量C1、C2を介して波形整形用のリミッタ増幅回路Lmt1、Lmt2の入力端子に接続される。クロススイッチCr_Swのクロス入力選択制御端子には、キャリブレーション制御回路Cal_Cntからのクロス入力選択制御信号が供給される。リミッタ増幅回路Lmt1、Lmt2の出力端子は位相検出器PDの入力端子に接続され、位相検出器PDの出力端子は位相比較結果の累積を格納するカウンタCNT1、CNT2の入力端子に接続され、カウンタCNT1、CNT2の出力端子はキャリブレーション制御回路Cal_Cntの入力端子に接続されている。
【０１２０】
従って、位相検出器PDの両方の入力には、ローパスフィルタ27のコアのローパスフィルタ回路LPF_ Rx_I、LPF_Rx_Qのそれぞれを構成する３段のプログラマブルゲインアンプの周波数特性と４段のローパスフィルタの特性との全体のフィルタ特性が供給されることに注意されたい。従って、位相検出器PDは、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの全体フィルタ特性の相対的なばらつき(ミスマッチ)を検出する。
【０１２１】
《基本的な受信キャリブレーション動作》
理想的な状態では、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの全体フィルタ特性は完全に同一となり、位相検出器PDの両方の入力の信号も完全に同一となる。しかし、実際的な状態では、RFアナログ集積回路の製造プロセスのばらつきや回路素子の温度依存性のばらつきによりローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの全体フィルタ特性に相対的なばらつき(ミスマッチ)が発生する。ローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの相対的なばらつきは、位相検出器PDの両方の入力信号の位相差に反映される。
【０１２２】
本発明の実施の形態に従って、図１の無線LANシステムでは電源投入時と通信動作開始時には、RFアナログ集積回路400のローパスフィルタ27内部の両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの相対的なばらつきを低減するキャリブレーションが図２に示すローパスフィルタ27内部で実行される。
【０１２３】
すなわち、キャリブレーションの動作が開始されると、キャリブレーション制御回路Cal_CntはスイッチRx_I_Sw、Rx_Q_Swの選択を変更することにより、スイッチRx_I_Sw、Rx_Q_Swを介して基準信号発生器Ref_Oscのテスト信号をローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの入力に供給する。キャリブレーション制御回路Cal_Cntは、クロス入力選択制御信号によってクロススイッチCr_Swをストレート接続に設定する。すると、基準信号発生器Ref_Oscの同一波形のテスト信号に応答する両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの出力信号が、ストレート接続のクロススイッチCr_Swとカップリング容量C1、C2とを介してリミッタ増幅回路Lmt1、Lmt2の入力端子に供給される。
【０１２４】
位相比較器PDは、リミッタ増幅回路Lmt1、Lmt2の出力から位相検出器PDの両方の入力端子に供給される両方の入力信号の間の位相差を検出する。位相比較器PDの出力の位相誤差信号に応答して、キャリブレーション制御回路Cal_Cntは制御レジスタReg_Rx_I、Reg_Rx_Qのいずれかの一方の制御コードを変更する。かくして、位相比較器PDとキャリブレーション制御回路Cal_Cntとを使用することによって、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_Rx_Qの全体フィルタ特性の相対的なばらつき(ミスマッチ)が校正されることができる。
【０１２５】
結果としては、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_Rx_Qのカットオフ周波数の相対的なばらつき(ミスマッチ)が校正される。その結果、I、Q受信ベースバンド信号Rx_I、Rx_Qの周波数スペクトラムの相対的なばらつきが低減されて、受信回路の性能向上が実現されることができる。
【０１２６】
《クロススイッチによる２回目の受信キャリブレーション》
クロススイッチCr_Swの入出力端子間の伝達遅延特性の誤差やカップリング容量C1、C2の誤差や２つのリミッタ増幅回路Lmt1、Lmt2の遅延誤差により、位相検出器PDの両方の入力端子の位相比較機能に誤差を含む可能性がある。
【０１２７】
従って、クロススイッチCr_Swのストレート接続による上述の１回目のキャリブレーションの後に、他のレベルのクロス入力選択制御信号によってクロススイッチCr_Swをストレート接続からクロス接続に変更する。その結果、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの出力信号は、クロス接続のクロススイッチCr_Swとカップリング容量C2、C１とを介してリミッタ増幅回路Lmt2、Lmt1の入力端子にそれぞれ供給される。尚、この時には、上述の１回目のキャリブレーションと同様に、スイッチRx_I_Sw、Rx_Q_Swを介して基準信号発生器Ref_Oscの同一波形のテスト信号が、ローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの入力に供給されている。
【０１２８】
この状態で、位相比較器PDは、リミッタ増幅回路Lmt2、Lmt1の出力から位相検出器PDの両方の入力端子に供給される両方の入力信号の間の位相差を、もう一度、検出する。キャリブレーション制御回路Cal_Cntは制御レジスタReg_Rx_I、Reg_Rx_Qを先程とクロスにして制御レジスタの一方の制御コードを変更する。その結果、クロススイッチCr_Swのクロス接続による２回目のキャリブレーションが実行されたことになる。
【０１２９】
従って、位相検出器PDの位相比較誤差に影響を受けないローパスフィルタ27のローパスフィルタ回路LPF_ Rx_I、LPF_Rx_Qの正確なキャリブレーションが可能となる。
【０１３０】
尚、位相比較器PDの出力とキャリブレーション制御回路Cal_Cntの入力との間に接続されたカウンタCNT1、CNT2が、位相比較器PDによる位相比較結果の累積を格納する。それにより、キャリブレーション制御回路Cal_Cntは、位相比較結果の累積の統計結果からローパスフィルタ回路のキャリブレーションを行うこともできる。
【０１３１】
《低消費電力の受信キャリブレーション動作》
本発明の１つの実施の形態では、１回目と２回目とのキャリブレーションで、位相比較器PDとキャリブレーション制御回路Cal_Cntとは、リミッタ増幅回路Lmt1、Lmt2の出力から位相検出器PDの両方の入力端子に供給される両方の入力信号のうち位相が進んでいる方のローパスフィルタ回路の時定数を増加させるものである。
【０１３２】
ローパスフィルタ回路の時定数は、ローパスフィルタ回路を構成する抵抗と容量によって設定されることができる。抵抗の抵抗値もしくは容量の容量値のいずれかを増加することにより、時定数を増加することができる。
【０１３３】
リミッタ増幅回路Lmt2の出力信号よりもリミッタ増幅回路Lmt1の出力信号の位相が進んでいると、位相比較器PDが検出したとする。すると、位相比較器PDの出力に応答してキャリブレーション制御回路Cal_Cntが、制御レジスタReg_ Rx_Iの制御コードを制御する。それによって、ローパスフィルタ27の一方のローパスフィルタ回路LPF_ Rx_Iの時定数が増加する。
【０１３４】
すると、位相検出器PDの両方の入力信号の位相が、一致するようになる。その結果、ローパスフィルタ27のローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qの全体フィルタ特性の相対的なばらつき(ミスマッチ)が、キャリブレーション制御回路Cal_Cntによって校正されることができる。
【０１３５】
ローパスフィルタ回路の抵抗の抵抗値の増大は、複数の抵抗に接続された複数のスイッチの接続形態を変更することで可能である。また、オペレーショナルトランスコンダクタンスアンプ(OTA)を使用したGmCフィルタでは、オペレーショナルトランスコンダクタンスアンプ(OTA)の直流バイアス電流を低下することにより、実効抵抗(Reff＝１／Gm)を増加することができる。いずれの場合も、ローパスフィルタ回路の抵抗の抵抗値の増大により、回路の消費電力を削減することができる。
【０１３６】
《低雑音の受信キャリブレーション動作》
本発明の他の１つの実施の形態では、１回目と２回目とのキャリブレーションで、位相検出器PDの両方の入力端子に供給される両方の入力信号のうち位相が遅れている方のローパスフィルタ回路の時定数を減少させるものである。
【０１３７】
ローパスフィルタ回路を構成する抵抗の抵抗値を減少することにより、時定数を減少することができる。ローパスフィルタ回路の抵抗の抵抗値の減少は、複数の抵抗に接続された複数のスイッチの接続形態を変更することで可能である。
【０１３８】
また、オペレーショナルトランスコンダクタンスアンプ(OTA)を使用したGmCフィルタでは、オペレーショナルトランスコンダクタンスアンプ(OTA)の直流バイアス電流を増加することにより、実効抵抗(Reff＝１／Gm)を減少することができる。いずれの場合も、ローパスフィルタ回路の抵抗の抵抗値の減少により、回路の抵抗による熱雑音を低減することができる。
【０１３９】
《位相検出器》
図３は、図２に示したローパスフィルタ27の位相比較器PDの構成の一例を示す図である。図３に示した位相比較器PDの入力端子in_A、in_Bはそれぞれ図２のカップリング容量C1、C2に接続され、マスク信号入力端子Maskには基準信号発生器Ref_Oscのテスト信号から生成したマスク信号が供給される。
【０１４０】
また、位相比較器PDの出力端子out_A、out_Bは、カウンタCNT1、CNT2に接続される。図３に示した位相比較器PDは、バッファBF1…3、インバータInv1…Inv6、NAND回路NAND1…6、フリップフロップFF1、FF2、出力バッファOBF1、OBF2を含んでいる。
【０１４１】
図４は、図３に示した位相比較器PDの動作を説明するための位相比較器PDの内部各部の波形を示す図である。
【０１４２】
同図に示すように、位相比較器PDの他方の入力端子in_Bに供給される他方のローパスフィルタ回路LPF_Rx_Qの出力信号の位相よりも位相比較器PDの一方の入力端子in_Aに供給される一方のローパスフィルタ回路LPF_ Rx_Iの出力信号の位相が若干進んでいる。50〜100ピコ秒の間に、入力端子in_Aのハイレベル“1”、入力端子in_Bのローレベル“0” に応答して、NAND回路NAND1の出力aはローレベル“0”、NAND回路NAND2の出力bはハイレベル“1”となる。
【０１４３】
NAND回路NAND1の出力aとNAND回路NAND2の出力bとマスク信号入力端子Maskのハイレベル“1”に応答して、NAND回路NAND3の出力はハイレベル“1”、NAND回路NAND4の出力はローレベル“0”、NAND回路NAND5の出力はローレベル“0”、NAND回路NAND6の出力はハイレベル“1”となる。すると、NAND回路NAND4の出力のローレベル“0”に応答してインバータInv3の出力cはハイレベル“1”となり、NAND回路NAND6の出力のハイレベル“1” に応答してインバータInv4の出力dはローレベル“0”となる。
【０１４４】
フリップフロップFF1はインバータInv3の出力cのハイレベル“1”に応答して反転出力端子/Qのローレベル“0”をデータ入力Dにラッチするので、非反転出力端子Qもローレベル“0”となる。インバータInv4の出力dがローレベル“0”に維持されているので、フリップフロップFF2は非反転出力端子Qのハイレベル“1”の状態に維持されている。
【０１４５】
フリップフロップFF1の非反転出力端子Qのローレベル“0”に応答してインバータInv5の出力eはハイレベル“1”となり、フリップフロップFF2の非反転出力端子Qのハイレベル“1”に応答してインバータInv6の出力fはローレベル“0”となる。インバータInv5の出力eのハイレベル“1”は出力バッファOBF1を介して出力端子out_Aに伝達され、インバータInv6の出力fのローレベル“0”は出力バッファOBF2を介して出力端子out_Bに伝達される。
【０１４６】
このように、位相比較器PDの他方の入力端子in_Bに供給される信号の位相よりも一方の入力端子in_Aに供給される信号の位相が若干進んでいることに応答して、一方の出力端子out_Aにハイレベル“1”が伝達され、他方の出力端子out_Bはローレベル“0”に維持される。
【０１４７】
尚、マスク信号入力端子Maskのマスク信号は、位相比較器PDの誤動作を防止するものである。すなわち、このマスク信号は、次の50〜100ピコ秒の間に位相の遅れた入力端子in_Bの信号のハイレベル“1” に応答したNAND回路NAND2の出力bのローレベル“0”によってNAND回路NAND5、NAND6で構成されたラッチが反転されることを禁止するものである。
【０１４８】
《コアの受信ローパスフィルタ回路》
上記において、RFアナログ集積回路400のレシーバー・システムRF  Rxの受信ローパスフィルタ27のコアの受信ローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qのそれぞれは、実際は３段のプログラマブルゲインアンプと４段のローパスフィルタとを含んでいることを説明した。
【０１４９】
図５は、ローパスフィルタ27のコアのローパスフィルタ回路LPF_ Rx_I、LPF_ Rx_Qのそれぞれを構成する３段のプログラマブルゲインアンプPGA1、PGA2、PGA3と４段のローパスフィルタAct_Flt1、Act_Flt2、Act_Flt3、Act_Flt4の構成を示す図である。４段のローパスフィルタAct_Flt1、Act_Flt2、Act_Flt3、Act_Flt4のそれぞれは、基本的に2個の抵抗Rと2個の容量Cと非反転増幅器Ampとで構成されたサレン・キー(Sallen-Key)型アクティブフィルタである。
【０１５０】
図５では1段目のローパスフィルタAct_Flt1の入力端子Inの付加抵抗ΔRの抵抗値を制御データCnt_Rにより制御することにより、ローパスフィルタ27のコアのローパスフィルタ回路の全体の特性を変更するものである。尚、制御データCnt_Rは、ローパスフィルタ27の制御レジスタReg_Rx_I、Reg_Rx_Qから供給されるキャリブレーション制御データである。１段目のローパスフィルタAct_Flt1の特性のみ可変としたが、他の方法を採用することもできる。すなわち、２段目のローパスフィルタAct_Flt2の特性、３段目のローパスフィルタAct_Flt3の特性を可変としても、同様の効果を得ることができる。また、複数の段の特性を可変としても同様である。同様に、2個の容量Cのうちの1個の容量Cの容量値を可変とすることもできる。
【０１５１】
図６は、図５に示した1段目のローパスフィルタAct_Flt1の入力端子Inの付加抵抗ΔRの抵抗値を制御データCnt_Rにより制御する具体的な様子を示す図である。入力端子Inの付加抵抗ΔRは、5つの抵抗グループr0、r1…r4と5つのスイッチSW0、SW1…SW4とにより構成されている。
【０１５２】
抵抗グループr0は1個の抵抗rを含み、抵抗グループr1は直列接続された2個の抵抗rを含み、抵抗グループr2は直列接続された4個の抵抗rを含んでいる。抵抗グループr3は直列接続された8個の抵抗rを含み、抵抗グループr4は直列接続された16個の抵抗rを含んでいる。
【０１５３】
抵抗グループr0の両端の間にはスイッチSW0が接続され、抵抗グループr1の両端の間にはスイッチSW1が接続され、抵抗グループr2の両端の間にはスイッチSW2が接続されている。抵抗グループr3の両端の間にはスイッチSW3が接続され、抵抗グループr4の両端の間にはスイッチSW4が接続されている。
【０１５４】
5つのスイッチSW0、SW1、SW2、SW3、SW4は、制御データCnt_Rの5ビットのデータD0、D1、D2、D3、D4によりそれぞれ制御される。
【０１５５】
制御データCnt_Rの5ビットのデータD0、D1…D4のハイレベル“1”により5つのスイッチSW0、SW1…SW4がオフ状態に設定されるとすれば、5ビットのデータD0、D1…D4のビットパターンのステップ変化と付加抵抗ΔRの抵抗値の変化は下記のようになる。
【０１５６】
Step No    D0    D1    D2    D3    D4    ΔR
0   “0”  “0”  “0”  “0”  “0”     0
1   “1”  “0”  “0”  “0”  “0”     r
2   “0”  “1”  “0”  “0”  “0”     2r
3   “1”  “1”  “0”  “0”  “0”     3r
4   “0”  “0”  “1”  “0”  “0”     4r
5   “1”  “0”  “1”  “0”  “0”     5r
…        …        …        …        …
29   “0”  “0”  “1”  “1”  “1”    29r
30   “0”  “1”  “1”  “1”  “1”    30r
31   “1”  “1”  “1”  “1”  “1”    31r
従って、位相が進んだ方のローパスフィルタのキャリブレーション用制御レジスタの制御データCnt_Rの5ビットのデータD0、D1…D4のビットパターンをステップ0からステップ31の方向に変化させれば、位相が進んだ方のローパスフィルタの時定数を増加させることができる。この制御方法は、低消費電力化に適切となる。
【０１５７】
逆に、位相が遅れた方のローパスフィルタのキャリブレーション用制御レジスタの制御データCnt_Rの5ビットのデータD0、D1…D4のビットパターンをステップ31からステップ0の方向に変化させれば、位相が進んだ方のローパスフィルタの時定数を減少させることができる。この制御方法は、低雑音化に適切となる。
【０１５８】
《他の構成の受信ローパスフィルタ》
図７は、図１に示したRFアナログ集積回路400のレシーバー・システムRF  Rxでキャリブレーション機能を有する受信ローパスフィルタ27の他の構成を示す図である。
【０１５９】
図７に示す受信ローパスフィルタ27が図２に示したローパスフィルタ27と相違するのは、図２のリミッタ増幅回路Lmt1、Lmt2が図７では増幅器Amp1、Amp2に置換され、図２の位相比較器PDが図７では振幅比較器ACに置換されていることで、その他の変更はない。しかしこの置換によっても、図７に示すローパスフィルタ27では、振幅比較器ACは増幅器Amp1、Amp2の出力から振幅比較器ACの両方の入力端子に供給される両方の入力信号の位相関係を検出する。振幅比較器ACの出力信号に応答して、キャリブレーション制御回路Cal_Cntは制御レジスタReg_Rx_I、Reg_Rx_Qのいずれかの一方の制御コードを変更する。かくして、振幅比較器ACとキャリブレーション制御回路Cal_Cntとを使用することによって、ローパスフィルタ27の両方のローパスフィルタ回路LPF_ Rx_I、LPF_Rx_Qの全体フィルタ特性の相対的なばらつきが校正されることができる。
【０１６０】
《I、Qアナログ送信ベースバンド信号の送信D/A変換器による折り返し雑音を抑圧する送信用ローパスフィルタのキャリブレーション》
RFアナログ集積回路400のローパスフィルタ32により送信D/A変換器Tx_D/Aの折り返し雑音等が抑圧されたアナログ送信ベースバンド信号Tx_I、Tx_Qは、送信ミキサ33内部の2個のバランスドミキサの一方の入力端子に供給される。送信ミキサ33内部の2個のバランスドミキサの他方の入力端子には、ΣΔフラクショナルPLL周波数シンサセイザー30で形成された約5 GHzの周波数の略90°位相差を持つ2つの送信用ローカル信号が供給される。従って、送信ミキサ33内部の2個のバランスドミキサの出力から、約5 GHzのRF送信周波数にアップコンバートされた2つの送信信号が形成される。その結果、送信ミキサ33内部の2個のバランスドミキサの出力に接続された加算器の出力から、ベクトル合成されたRF送信信号が生成され、ドライバアンプ35の入力に供給される。
【０１６１】
送信D/A変換器Tx_D/Aの折り返し雑音を抑圧するローパスフィルタ32の相対的なばらつきによって送信特性が劣化して、高スループットの信号送信の妨げとなる。
【０１６２】
従って、図１のRFアナログ集積回路400のトランスミッター・システムRF  Txでアナログ送信ベースバンド信号Tx_I、Tx_Qが供給されるローパスフィルタ32の両方のフィルタ特性の相対的なばらつき(ミスマッチ)を校正するキャリブレーションが必要である。図１に示したRFアナログ集積回路400のトランスミッター・システムRF  Txは、ローパスフィルタ32の両方のフィルタ特性のミスマッチを校正するキャリブレーションの機能を有している。
【０１６３】
《キャリブレーション機能を有する送信用ローパスフィルタ》
図８は、図１に示したRFアナログ集積回路400のトランスミッター・システムRF  Txでアナログ送信ベースバンド信号Tx_I、Tx_Qが供給されるローパスフィルタ32の一対のフィルタ特性の相対的なばらつき(ミスマッチ)を校正するキャリブレーション機能を有するローパスフィルタ32の構成を示す図である。
【０１６４】
図８に示した送信用ローパスフィルタ32の基準信号発生器Ref_Osc、クロススイッチCr_Sw、カップリング容量C1、C2、リミッタ増幅回路Lmt1、Lmt2、位相比較器PD、カウンタCNT1、CNT2は、図２に示した受信用ローパスフィルタ27のこれらの回路とハードウェアリソースが共用されているものである。従って、RFアナログ集積回路400のチップ占有面積を削減することが可能となる。
【０１６５】
図８に示した送信用ローパスフィルタ32の信号入力端子Tx_I_InSig、Tx_Q_InSigには、図１に示したベースバンド処理LSI500の送信D/A変換器Tx_D/Aで変換されたアナログ送信ベースバンド信号Tx_I、Tx_Qが供給される。ローパスフィルタ32の信号入力端子Tx_I_InSig、Tx_Q_InSigにはスイッチTx_I_Sw、Tx_Q_Swの一方の入力端子が接続され、スイッチTx_I_Sw、Tx_Q_Swの他方の入力端子にはキャリブレーションのための基準信号発生器Ref_Oscからのテスト信号が供給される。スイッチTx_I_Sw、Tx_Q_Swの入力選択制御端子には、キャリブレーション制御回路Cal_Cntからの入力選択制御信号が供給される。
【０１６６】
スイッチTx_I_Sw、Tx_Q_Swの出力端子には、キャリブレーションの対象であるローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qが接続されている。尚、キャリブレーションのために基準信号発生器Ref_Oscから生成されるテスト信号の波形は正弦波が使用されているが、このテスト信号の他の波形として矩形パルス波形を使用することができる。
【０１６７】
送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qは、キャリブレーション制御回路Cal_Cntからのキャリブレーションのための制御コードを格納する制御レジスタReg_ Tx_I、Reg_ Tx_Qを含む。
【０１６８】
送信用ローパスフィルタ32の信号出力端子Tx_I_OutSig、Tx_Q_OutSigは、図１のRFアナログ集積回路400のトランスミッター・システムRF  Txの送信ミキサ33の一対の入力端子に接続される一方、クロススイッチCr_Swの一対の入力端子に接続されている。クロススイッチCr_Swの一対の出力端子はカップリング容量C1、C2を介して波形整形用のリミッタ増幅回路Lmt1、Lmt2の入力端子に接続される。クロススイッチCr_Swのクロス入力選択制御端子には、キャリブレーション制御回路Cal_Cntからのクロス入力選択制御信号が供給される。
【０１６９】
リミッタ増幅回路Lmt1、Lmt2の出力端子は位相検出器PDの入力端子に接続され、位相検出器PDの出力端子は位相比較結果の累積を格納するカウンタCNT1、CNT2の入力端子に接続され、カウンタCNT1、CNT2の出力端子はキャリブレーション制御回路Cal_Cntの入力端子に接続されている。
【０１７０】
従って、位相検出器PDの両方の入力には、送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qのフィルタ特性が供給される。従って、位相検出器PDは、送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qの相対的なばらつき(ミスマッチ)を検出する。
【０１７１】
《基本的な送信キャリブレーション動作》
理想的な状態では、送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qのフィルタ特性は完全に同一となり、位相検出器PDの両方の入力の信号も完全に同一となる。しかし、実際的な状態では、RFアナログ集積回路の製造プロセスのばらつきや回路素子の温度依存性のばらつきにより送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qのフィルタ特性に相対的なばらつき(ミスマッチ)が発生する。ローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qの相対的なばらつきは、位相検出器PDの両方の入力信号の位相差に反映される。
【０１７２】
本発明の実施の形態に従って、図１の無線LANシステムでは電源投入時と通信動作開始時には、RFアナログ集積回路400の送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qの相対的なばらつきを低減する基本的な送信キャリブレーションが図８に示す送信用ローパスフィルタ32で実行される。図８に示す送信用ローパスフィルタ32で実行される基本的な送信キャリブレーションの詳細は、図２に示す受信用ローパスフィルタ27で実行される基本的な受信キャリブレーションと同様なので、説明を省略する。その結果、RFアナログ集積回路400のトランスミッター・システムRF  Txの送信ミキサ33の一対の入力端子に供給されるI、Q送信アナログベースバンド信号の周波数スペクトラムの相対的なばらつきが低減されて、送信ミキサ33のベクトル加算器の出力から生成されるRF送信信号の性能向上が実現されることができる。
【０１７３】
《クロススイッチによる２回目の送信キャリブレーション》
クロススイッチCr_Swのストレート接続による１回目の送信キャリブレーションと、クロススイッチCr_Swのクロス接続による２回目の送信キャリブレーションとが実行される。このクロススイッチCr_Swによる２回目の送信キャリブレーションの詳細は、クロススイッチCr_Swによる２回目の受信キャリブレーションと同様なので、説明を省略する。その結果、位相検出器PDの位相比較誤差に影響を受けない送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_Tx_Qの正確なキャリブレーションが可能となる。
【０１７４】
尚、受信キャリブレーションと同様に、位相比較器PDの出力とキャリブレーション制御回路Cal_Cntの入力との間に接続されたカウンタCNT1、CNT2が、位相比較器PDによる位相比較結果の累積を格納する。それにより、キャリブレーション制御回路Cal_Cntは、位相比較結果の累積の統計結果から送信用ローパスフィルタ32のキャリブレーションを行うことができる。
【０１７５】
《低消費電力の送信キャリブレーション動作》
低消費電力の受信キャリブレーション動作と同様に、１回目と２回目とのキャリブレーションで、位相比較器PDとキャリブレーション制御回路Cal_Cntとは、リミッタ増幅回路Lmt1、Lmt2の出力から位相検出器PDの両方の入力端子に供給される両方の入力信号のうち位相が進んでいる方の送信ローパスフィルタ回路の時定数を増加させるものである。
【０１７６】
リミッタ増幅回路Lmt2の出力信号よりもリミッタ増幅回路Lmt1の出力信号の位相が進んでいると、位相比較器PDが検出したとする。すると、位相比較器PDの出力に応答してキャリブレーション制御回路Cal_Cntが、制御レジスタReg_ Tx_Iの制御コードを制御する。それによって、送信用ローパスフィルタ32の一方のローパスフィルタ回路LPF_ Tx_Iの時定数が増加する。
【０１７７】
すると、位相検出器PDの両方の入力信号の位相が、一致するようになる。その結果、送信用ローパスフィルタ32のローパスフィルタ回路LPF_ Tx_I、LPF_ Tx_Qのフィルタ特性の相対的なばらつき(ミスマッチ)が、キャリブレーション制御回路Cal_Cntによって校正されることができる。
【０１７８】
ローパスフィルタ回路の抵抗の抵抗値の増大は、複数の抵抗に接続された複数のスイッチの接続形態を変更することで可能である。
【０１７９】
また、オペレーショナルトランスコンダクタンスアンプ(OTA)を使用したGmCフィルタでは、オペレーショナルトランスコンダクタンスアンプ(OTA)の直流バイアス電流を低下することにより、実効抵抗(Reff＝１／Gm)を増加することができる。いずれの場合も、ローパスフィルタ回路の抵抗の抵抗値の増大により、回路の消費電力を削減することができる。
【０１８０】
《低雑音の送信キャリブレーション動作》
低消費電力の受信キャリブレーション動作と同様に、１回目と２回目とのキャリブレーションで、位相検出器PDの両方の入力端子に供給される両方の入力信号のうち位相が遅れている方のローパスフィルタ回路の時定数を減少させるものである。
【０１８１】
ローパスフィルタ回路を構成する抵抗の抵抗値を減少することにより、時定数を減少することができる。ローパスフィルタ回路の抵抗の抵抗値の減少は、複数の抵抗に接続された複数のスイッチの接続形態を変更することで可能である。
【０１８２】
また、オペレーショナルトランスコンダクタンスアンプ(OTA)を使用したGmCフィルタでは、オペレーショナルトランスコンダクタンスアンプ(OTA)の直流バイアス電流を増加することにより、実効抵抗(Reff＝１／Gm)を減少することができる。いずれの場合も、ローパスフィルタ回路の抵抗の抵抗値の減少により、回路の抵抗による熱雑音を低減することができる。
【０１８３】
以上のようにして、受信用ローパスフィルタ27の受信キャリブレーションと、送信用ローパスフィルタ32の送信キャリブレーションとが完了する。その後、RFアナログ集積回路400とベースバンド処理LSI500とからなる図１に示す無線LANシステムは、IEEE802.11nの規格に準拠する最大スループット100MbpsのRF送受信動作を開始するものである。
【０１８４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８５】
例えば、受信キャリブレーションのためのテスト信号の受信ローパスフィルタ27への供給方法としては前記非特許文献２に記載されているようなRFループバックパスを送信RFミキサの出力と受信RFミキサの入力との間に接続することでも可能である。図９は、トランスミッター・システムRF Txの送信RFミキサ33の出力とレシーバー・システムRF Rxの受信ミキサ25の入力との間に、受信キャリブレーションのためのRFループバックパスRF Loop Backを接続したRFアナログ集積回路400の構成を示す図である。その結果、レシーバー・システムRF Rxで受信ミキサ25の2個のバランスドミキサの相対的なばらつきも含めたキャリブレーションが可能となる。
【０１８６】
また、RFアナログ集積回路400とベースバンド処理LSI500とはそれぞれ別の半導体チップで構成されていたが、他の実施の形態ではそれらは1つの半導体チップに統合された統合ワンチップとされることもできる。
【０１８７】
また、本発明は高スループットの無線通信を行う無線LANに限定されるものではなく、大容量の動画データを送信する携帯電話にも適用することができる。
【図面の簡単な説明】
【０１８８】
【図１】図１は、本発明の１つの実施の形態によるRFアナログ回路である半導体集積回路とベースバンド処理LSIとを含む無線LANシステムを示す図である。
【図２】図２は、図１に示したRFアナログ集積回路のレシーバー・システムで受信ベースバンド信号を生成する受信ローパスフィルタの一対のフィルタ特性の相対的なばらつきを校正するキャリブレーション機能を有する受信ローパスフィルタの構成を示す図である。
【図３】図３は、図２に示した受信ローパスフィルタの位相比較器の構成の一例を示す図である。
【図４】図４は、図３に示した位相比較器の動作を説明するための位相比較器の内部各部の波形を示す図である。
【図５】図５は、受信ローパスフィルタのコアの受信ローパスフィルタ回路のそれぞれを構成する３段のプログラマブルゲインアンプと４段のローパスフィルタの構成を示す図である。
【図６】図６は、図５に示した1段目のローパスフィルタの入力端子の付加抵抗の抵抗値を制御データにより制御する具体的な様子を示す図である。
【図７】図７は、図１に示したRFアナログ集積回路のレシーバー・システムでキャリブレーション機能を有する受信ローパスフィルタの他の構成を示す図である。
【図８】図８は、図１に示したRFアナログ集積回路のトランスミッター・システムでアナログ送信ベースバンド信号が供給されるローパスフィルタの一対のフィルタ特性の相対的なばらつきを校正するキャリブレーション機能を有するローパスフィルタの構成を示す図である。
【図９】図９は、トランスミッター・システムの送信RFミキサの出力とレシーバー・システムの受信ミキサの入力との間に、受信キャリブレーションのためのRFループバックパスを接続したRFアナログ集積回路の構成を示す図である。
【符号の説明】
【０１８９】
1  アンテナ
2  アンテナスイッチ
3  表面弾性波フィルタ
400  RFアナログ集積回路
RF Rx  レシーバー・システム
24  ローノイズアンプ
25  受信ミキサ
26、28  プログラマブルゲインアンプ
27  受信用ローパスフィルタ
30  ΔΣフラクショナルPLL周波数シンサセイザー
39  システム基準周波数発振器
40  水晶振動子
RF Tx  トランスミッター・システム
32  送信用ローパスフィルタ
33  送信ミキサ
35  ドライバアンプ
36  RFパワー増幅器
500  ベースバンド処理LSI
Rx_A/D  受信用A/D変換器
Tx_D/A  送信用D/A変換器
51  送受信ベースバンド処理ユニット
52  復調器
53  高速フーリェ変換器・逆高速フーリェ変換器
54  変調器
55  ビタビ復調器
56  DMA転送ユニット
57  ホストインターフェースユニット
58  中央処理ユニット
59  ランダムアクセスメモリ
600  ホスト
61    中央処理ユニット
62  メモリコントローラ/PCIブリッジ
63  ランダムアクセスメモリ
700  フラッシュ不揮発性メモリ
Rx_I_InSig、Rx_Q_ InSig  受信用ローパスフィルタ信号入力端子
Rx_I_Sw、Rx_Q_Sw  スイッチ
Ref Osc  基準信号発生器
LPF_Rx_I、LPF_Rx_Q  受信用ローパスフィルタ
Reg_Rx_I、Reg_ Rx_Q  制御レジスタ
Cr_Sw  クロススイッチ
C1、C2  カップリング容量
Lmt1、Lmt2  リミッタ増幅回路
PD  位相比較器
CNT1、CNT2  カウンタ
Cal_Cnt  キャリブレーション制御回路
Act_Flt1、Act_Flt2、Act_Flt3、Act_Flt4  アクティブフィルタ
R  抵抗
C  容量
ΔR  付加抵抗
Cnt_R  制御データ
PGA1、PGA2、PGA3  プログラマブルゲインアンプ
Amp1、Amp2  増幅器
AC  振幅比較器
Tx_I_InSig、Tx_Q_ InSig  送信用ローパスフィルタ信号入力端子
Tx_I_Sw、Tx_Q_Sw  スイッチ
LPF_Tx_I、LPF_Tx_Q  送信用ローパスフィルタ
Reg_Tx_I、Reg_ Tx_Q  制御レジスタ
RF Loop Back   RFループバックパス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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