(57)【特許請求の範囲】
【請求項１】
第一の時間間隔を周期としてクロック信号を出力するクロック信号発生部と、
前記周期で所定ビット数の並列データを出力するデジタルパターン生成部と、
前記クロック信号発生部および前記デジタルパターン生成部からそれぞれ前記クロック信号および前記並列データを入力し、前記並列データをシリアル変換して出力するシリアル信号生成部と、
前記デジタルパターン生成部から前記並列データを入力し、「１」のビットが含まれる前記並列データの周期を含む所定の期間だけ前記シリアル変換の処理を行うように前記シリアル信号生成部を制御する制御部と、
前記シリアル信号生成部の出力信号を入力し、前記出力信号が前記並列データの「１」のビットに対応する信号のときにパルス信号を生成して出力するパルス生成部と、を備える
ことを特徴とするパルス発生装置。
【請求項２】
前記シリアル信号生成部は、
前記制御部からの制御により前記クロック信号を通過または阻止するスイッチ手段と、
前記スイッチ手段から前記クロック信号を入力すると前記シリアル変換の処理を行ってＰ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、を備える
ことを特徴とする請求項１に記載のパルス発生装置。
【請求項３】
前記シリアル信号生成部は、
前記クロック信号に駆動されて前記シリアル変換の処理を行い、Ｐ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、
前記制御部からの制御により前記シリアライザに電力を供給または停止する電源供給部と、を備える
ことを特徴とする請求項１に記載のパルス発生装置。
【請求項４】
前記パルス生成部は、
前記シリアライザから前記Ｎ信号を入力して所定の閾値と比較し、前記Ｎ信号が前記閾値以下のときに前記パルス信号を生成して出力するコンパレータを備える
ことを特徴とする請求項２または３に記載のパルス発生装置。
【請求項５】
前記パルス生成部は、
前記シリアライザから前記Ｐ信号を入力して所定の閾値と比較し、前記Ｐ信号が前記閾値以上のときに前記パルス信号を生成して出力するコンパレータを備える
ことを特徴とする請求項２または３に記載のパルス発生装置。
【請求項６】
前記デジタルパターン生成部は、第二の時間間隔において前記第一の時間間隔の周期で  前記並列データを所定回数出力し、前記第二の時間間隔を周期として前記所定回数の前記並列データを繰り返し出力する
ことを特徴とする請求項１乃至５のいずれか１項に記載のパルス発生装置。
【請求項７】
前記第二の時間間隔は、前記第一の時間間隔の１０以上の整数倍である
ことを特徴とする請求項６に記載のパルス発生装置。
【請求項８】
前記所定回数出力される前記並列データのうち、「１」のビットを含む前記並列データは1回のみである
ことを特徴とする請求項７に記載のパルス発生装置。
【請求項９】
「１」のビットを含む前記並列データは、前記第二の時間間隔の周期で出力される
ことを特徴とする請求項８に記載のパルス発生装置。
【請求項１０】
前記制御部は、「１」のビットが含まれる前記並列データの周期のみ前記シリアル変換の処理を行わせ、「１」のビットが含まれない前記並列データの周期では前記シリアル変換の処理を行わないように前記シリアル信号生成部を制御する
ことを特徴とする請求項１乃至９のいずれか１項に記載のパルス発生装置。
【請求項１１】
前記パルス信号の時間幅は、前記閾値を調整することで変更する
ことを特徴とする請求項４または５に記載のパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超広帯域を利用して短距離通信を行う超広帯域無線通信装置に用いられるパルス発生装置に関するものである。
【背景技術】
【０００２】
従来、パルス発生装置として、特許文献１に開示されたものが知られている（図１４）。
図１４において、（ａ）は、特許文献１に開示されたパルス発生装置９００のブロック図である。パルス発生装置９００では、デジタルパターン生成部９０１により作成された並列データ９０２、例えば１０ビットの”1000000000”というデータを、例えば１００ＭＨｚのクロック信号により動作するシリアライザ（高速差動Ｉ／Ｏ部）９０３に入力すると、シリアルデータとして１０００ＭＨｚの差動信号９０４が出力され、そのＰ信号９０４ＰまたはＮ信号９０４Ｎのどちらかの直流電圧をＤＣブロック部９０５でカットすることで所望のパルス列９０６が得られる。
【０００３】
図１４（ｂ）は、パルス発生装置９００で発生させたパルス列９０６の一例を示す図であり、並列データ９０２の「１」に対応してインパルスが発生している。同図の数字を囲う枠は、例えば１０ビットの並列データ”1000000000”のように、シリアライザ９０３に入力する並列データを示す。シリアライザ９０３はこのデータを１ビットずつ並べて順番に出力する。並列データのどこに’１’を並べるかで所望のパルスパターンが得られる。
【特許文献１】特開２００６−１９１４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来の技術では、高速なシリアライザを用いてインパルスを生成していることから、シリアライザによる消費電力の問題がある。すなわち、パラレルデータに‘１’が含まれているか否かにかかわらず、シリアライザを常に高速（例えば１ＧＨｚ）で動作させているため、シリアライザによる消費電力が非常に高くなってしまうといった問題があった。
【０００５】
そこで、本発明は上記問題を解決するためになされたものであり、パルス信号を出力しないときのシリアライザの消費電力を低減することで消費電力の低減されたパルス発生装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のパルス発生装置の第１の態様は、第一の時間間隔を周期としてクロック信号を出力するクロック信号発生部と、前記周期で所定ビット数の並列データを出力するデジタルパターン生成部と、前記クロック信号発生部および前記デジタルパターン生成部からそれぞれ前記クロック信号および前記並列データを入力し、前記並列データをシリアル変換して出力するシリアル信号生成部と、前記デジタルパターン生成部から前記並列データを入力し、「１」のビットが含まれる前記並列データの周期を含む所定の期間だけ前記シリアル変換の処理を行うように前記シリアル信号生成部を制御する制御部と、前記シリアル信号生成部の出力信号を入力し、前記出力信号が前記並列データの「１」のビットに対応する信号のときにパルス信号を生成して出力するパルス生成部と、を備えることを特徴とする。
【０００７】
本発明のパルス発生装置の他の態様は、前記シリアル信号生成部は、前記制御部からの制御により前記クロック信号を通過または阻止するスイッチ手段と、前記スイッチ手段から前記クロック信号を入力すると前記シリアル変換の処理を行ってＰ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、を備えることを特徴とする。
【０００８】
本発明のパルス発生装置の他の態様は、前記シリアル信号生成部は、前記クロック信号に駆動されて前記シリアル変換の処理を行い、Ｐ（ポジティブ）信号およびＮ（ネガティブ）信号からなる差動信号を出力するシリアライザと、前記制御部からの制御により前記シリアライザに電力を供給または停止する電源供給部と、を備えることを特徴とする。
【０００９】
本発明のパルス発生装置の他の態様は、前記パルス生成部は、前記シリアライザから前記Ｎ信号を入力して所定の閾値と比較し、前記Ｎ信号が前記閾値以下のときに前記パルス信号を生成して出力するコンパレータを備えることを特徴とする。
【００１０】
本発明のパルス発生装置の他の態様は、前記パルス生成部は、前記シリアライザから前記Ｐ信号を入力して所定の閾値と比較し、前記Ｐ信号が前記閾値以上のときに前記パルス信号を生成して出力するコンパレータを備えることを特徴とする。
【００１１】
本発明のパルス発生装置の他の態様は、前記デジタルパターン生成部は、第二の時間間隔において前記第一の時間間隔の周期で前記並列データを所定回数出力し、前記第二の時間間隔を周期として前記所定回数の前記並列データを繰り返し出力する
ことを特徴とする。
【００１２】
本発明のパルス発生装置の他の態様は、前記第二の時間間隔は、前記第一の時間間隔の１０以上の整数倍であることを特徴とする。
【００１３】
本発明のパルス発生装置の他の態様は、前記所定回数出力される前記並列データのうち、「１」のビットを含む前記並列データは1回のみであることを特徴とする。
【００１４】
本発明のパルス発生装置の他の態様は、「１」のビットを含む前記並列データは、前記第二の時間間隔の周期で出力されることを特徴とする。
【００１５】
本発明のパルス発生装置の他の態様は、前記制御部は、「１」のビットが含まれる前記並列データの周期のみ前記シリアル変換の処理を行わせ、「１」のビットが含まれない前記並列データの周期では前記シリアル変換の処理を行わないように前記シリアル信号生成部を制御することを特徴とする。
【００１６】
本発明のパルス発生装置の他の態様は、前記パルス信号の時間幅は、前記閾値を調整することで変更することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、パルス信号を出力しないときにシリアライザの動作を停止することで、消費電力を低減したパルス発生装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の好ましい実施の形態におけるパルス発生装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
【００１９】
（第１の実施形態）
本発明のパルス発生装置の第１の実施形態を、図１、２を用いて説明する。図１は、本実施形態のパルス発生装置１００の構成を示すブロック図である。また図２は、本実施形態のパルス発生装置１００の動作の一例を説明するための信号の時間変化を示す図である。
【００２０】
本実施形態のパルス発生装置１００は、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部１３０、パルス生成部１４０、および制御部１５０を備えている。また、シリアル信号生成部１３０はシリアライザ１３１とスイッチ手段１３２を備えており、パルス生成部１４０は、コンパレータ１４１、安定化電源１４２、およびＤＣブロック素子（例えばコンデンサ）１４３を備えている。
【００２１】
デジタルパターン生成部１１０は、クロック信号発生部１２０から第一の時間間隔（Ｔ１とする）で発生されるクロック信号を入力し、これに同期して所望のパルスパターンに対応するデジタルパターンとして所定ビット数の並列データ１０を生成し、これを第一の時間間隔Ｔ１を周期としてシリアル信号生成部１３０に出力している。また、デジタルパターンのデジタル値１１を制御部１５０に出力している。
クロック信号発生部１２０は、第一の時間間隔Ｔ１でクロック信号１２をシリアル信号生成部１３０に出力している。
【００２２】
シリアル信号生成部１３０では、デジタルパターン生成部１１０から出力された並列データ１０がシリアライザ１３１のデータ入力ポート１３１ａに入力される。また、クロック信号発生部１２０から出力されたクロック信号１２は、スイッチ手段１３２に入力され、スイッチ手段１３２がこれを通過させた場合には、クロック信号１３としてシリアライザ１３１のクロック入力ポート１３１ｂに入力される。スイッチ手段１３２は、制御部１５０からの制御信号１４に従ってクロック信号１２を通過させるか、またはその通過を阻止する。
【００２３】
シリアライザ１３１は、デジタルパターン生成部１１０から入力した並列データ１０をシリアル変換してＰ（ポジティブ）信号２０ＰとＮ（ネガティブ）信号２０Ｎからなる差動信号２０をそれぞれＰ出力ポート１３１ｃ、Ｎ出力ポート１３１ｄから出力する。シリアライザ１３１は、クロック信号発生部１２０からのクロック信号１２によって駆動されているため、スイッチ手段１３２でクロック信号１２の通過が阻止されるとシリアライザ１３１は動作しない。
【００２４】
本実施形態では、制御部１５０がデジタルパターン生成部１１０からデジタルパターンのデジタル値１１を入力し、これをもとにスイッチ手段１３２を開閉制御するように構成されている。デジタル値１１が０となるのは並列データ１０のビットの値がすべて「０」となっているときであり、この場合にはパルスを発生させないことから、制御部１５０はスイッチ手段１３２を開にしてクロック信号１２の通過を阻止する。これにより、シリアライザ１３１は動作しない。
【００２５】
また、並列データ１０に「１」のビットが含まれるときはデジタル値１１が０より大きくなることから、制御部１５０はこれを判断してスイッチ手段１３２を閉にし、クロック信号１２を通過させてクロック信号１３としてシリアライザ１３１に入力する。シリアライザ１３１は、クロック信号１３を入力する毎に駆動し、デジタルパターン生成部１１０から入力した並列データ１０をシリアル変換して差動信号２０を出力する。差動信号２０は、ポジティブ信号（Ｐ信号）２０Ｐと、これを反転させたネガティブ信号（Ｎ信号）２０Ｎとで構成されている。
【００２６】
パルス生成部１４０では、コンパレータ１４１がシリアライザ１３１から出力される差動信号２０のうちＮ信号２０Ｎの方を入力し、これを安定化電源１４２から入力した一定電圧と比較している。Ｎ信号２０Ｎは、並列データ１０の「１」のビットに対しては「０」のビットよりも低い電圧となっている。そこで、安定化電源１４２の出力電圧を適切に設定してこれを閾値１５に用い、シリアライザ１３１から入力したＮ信号２０Ｎが閾値１５より低いときに、コンパレータ１４１がインパルス状のＮ側コンパレータ信号３０Ｎを出力する。このＮ側コンパレータ信号３０Ｎに対して、直流成分をＤＣブロック素子１４３でカットすると、パルス発生装置１００の出力パルスとなる。なお、上記において、安定化電源１４２は適切な閾値電圧が与えられるものであればよいので、ＤＡＣ（Digital Analog Converter）などで置き換えてもよい。
【００２７】
上記の通り、本実施形態のパルス発生装置１００では、高速で動作するため消費電力が大きいシリアライザ１３１に対し、スイッチ手段１３２とこれを制御する制御部１５０とを設けることにより、並列データ１０に「１」のビットが含まれずパルスが出力されないときはクロック信号１２がシリアライザ１３１に出力されるのを阻止して動作させないようにしている。これにより、シリアライザ１３１の動作時間を短縮し、その消費電力を低減させている。
【００２８】
上記のように構成された本実施形態のパルス発生装置１００の動作を、図２を用いて説明する。図２（ａ）はクロック信号発生部１２０から出力されるクロック信号１２を示しており、一例として第一の時間間隔Ｔ１を１０ｎｓ、周波数を１００ＭＨｚとしている。デジタルパターン生成部１１０は、図２（ａ）に示すクロック信号１２に同期して図２（ｂ）に一例を示す並列データ１０をシリアライザ１３１に出力する。ここで、破線枠で囲まれた１０ビットからなる信号を一つの並列データ１０としている。
【００２９】
図２（ｂ）に示す実施例では、時刻ｔ０で「１」を含まない並列データ「００００００００００」が出力され、次のクロック信号１２の立上り時刻ｔ１で「１」を含む並列データ「０００１００００１０」が出力され、次のｔ２でも「１」を含む並列データ「０００００１００００」が出力されている。さらに、次のクロック信号１２の立上り時刻ｔ３では、「１」を含まない並列データ「００００００００００」が出力される。その後しばらくは、「１」を含まない並列データ「００００００００００」が出力され、時刻ｔｎ＋１において再び「１」を含む並列データ「０００１００００００」が出力されている。
【００３０】
図２（ｂ）に示すような並列データ１０に対し、デジタルパターン生成部１１０から制御部１５０にそれぞれのデジタル値１１が出力される。すなわち、時刻ｔ０ではデジタル値１１として０が出力され、次の時刻ｔ１ではデジタル値１１として６６（２６＋２１）が出力され、次の時刻ｔ２でもデジタル値１１として１６（２４）が出力される。さらに、次の時刻ｔ３からｔｎまではデジタル値１１として０が出力され、時刻ｔn+1においてデジタル値１１として６４（２６）が出力される。
【００３１】
制御部１５０は、デジタル値１１が０となる時刻ｔ０およびｔ３からｔｎまではスイッチ手段１３２に対し制御信号１４として開要求を出力する。また、デジタル値１１が０より大きい時刻ｔ１、ｔ２およびｔｎ＋１では、スイッチ手段１３２に対し制御信号１４として閉要求を出力する。
【００３２】
なお、デジタルパターン生成部１１０から制御部１５０に出力されるデジタル値１１として、上記では１０ビットの並列データ１０を１０進数に変換した値を用いているが、これに限定されず、並列データ１０が「１」のビットを含むか否かが判定できるものであればよい。
【００３３】
制御部１５０による上記のような制御により、スイッチ手段１３２は、図２（ｃ）に示すように、時刻ｔ０からｔ１の期間は開状態となり、時刻ｔ１からｔ３までは閉状態となる。そして、時刻ｔ３からｔｎ＋１までは再び開状態となり、時刻ｔｎ＋１で閉状態となる。その結果、スイッチ手段１３２からシリアライザ１３１に出力されるクロック信号１３は、図２（ａ）に示したクロック信号１２と図２（ｃ）に示したスイッチ手段１３２の開閉状態との論理積からなる図２（ｄ）に示すような信号波形となる。
【００３４】
シリアライザ１３１は、スイッチ手段１３２から図２（ｄ）に示すようなクロック信号１３を入力することで、時刻ｔ１からｔ３までの期間動作し、時刻ｔ０からｔ１の期間および時刻ｔ３からｔｎ＋１の期間は不動作となる。そして、動作する時刻ｔ１からｔ３までの期間は、並列データ１０の「１」のビットに対応して差動信号２０が出力される。時刻ｔｎ＋１以降も同様の動作が行われる。図２（ｅ）は、差動信号２０の一例を示しており、ここでは２つの信号のうちＮ信号２０Ｎのみを示している。
【００３５】
シリアライザ１３１から出力されるＮ信号２０Ｎは、クロック信号１３が入力されず動作しない期間は、シリアライザ１３１の基準電圧Ｖ１となっている。また、クロック信号１３が入力されてシリアライザ１３１が動作する期間は、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３が出力される。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ハイレベル電圧Ｖ２が出力され、並列データ１０の「１」のビットに対応して出力ローレベル電圧Ｖ３が出力される。シリアライズされた並列データ１０の１ビットあたりの時間間隔は、第一の時間間隔１０ｎｓをビット数１０で割った１ｎｓ程度となる。
【００３６】
図２（ｅ）に例示したＮ信号２０Ｎはパルス生成部１４０に出力され、これと安定化電源１４２から出力される閾値（Ｖｔｈ）１５がコンパレータ１４１に入力される。コンパレータ１４１は、入力電圧（Ｎ信号２０Ｎの電圧）が閾値（Ｖｔｈ）１５より高い場合を「１」、それ以外を「０」、と判定することから、Ｐ側コンパレータ信号３０Ｐとして、Ｎ信号２０Ｎのインパルスが存在している時間のみ「０」に相当する信号を出力し、それ以外の時間は「１」に相当する信号を出力する。従って、Ｐ側コンパレータ信号３０Ｐの反転波形であるＮ側コンパレータ出力３０Ｎは、図３(ｆ)に示すような所望のインパルスとなる。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。
【００３７】
上記説明のように、デジタルパターン生成部１１０から出力される並列データ１０が「１」のビットを含むときの第一の時間間隔Ｔ１において、スイッチ手段１３２が閉となってシリアライザ１３１にクロック信号１３が出力され、それ以外の期間はシリアライザ１３１にクロック信号１３が出力されない。シリアライザ１３１は、高速動作のためその消費電力が大きいが、クロック信号１３を入力した期間だけ高速動作し、それ以外の期間は動作しないように動作時間を短縮することで、その消費電力を大幅に低減することができる。
【００３８】
図２では、シリアライザ１３１は時刻ｔ１〜ｔ３および時刻ｔｎ＋１〜ｔｎ＋２の期間のみ高速動作し、それ以外の期間は動作しないことから、全期間高速動作させていた従来のパルス発生装置に比べて、シリアライザ１３１による消費電力を大幅に低減することができる。
【００３９】
本実施形態のパルス発生装置１００は、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部１３０、および制御部１５０を、ＦＰＧＡ（Field Programmable Gate Array）を用いて一体に形成することができる。各機能のほとんどをＦＰＧＡの一つのデバイス内に構築することができ、より小型化することができる。また、ＦＰＧＡ内ではすべてデジタル処理されることから、処理時間をより高速化することができる。
【００４０】
（第２の実施形態）
本発明のパルス発生装置の第２の実施形態として、パルス発生部１４０からパルス信号が周期的に出力されるように構成することができる。この実施形態では、クロック信号発生部１２０からクロック信号１２を出力する周期である第一の時間間隔Ｔ１に比べて十分に長い第二の時間間隔Ｔ２を設定し、この時間間隔Ｔ２内で複数の並列データ１０を組み合わせてパルス信号を所定回数だけ所定の時間に出力させるようにパルス発生パターンを形成し、この同じパルス発生パターンを周期Ｔ２で繰り返し出力させるようにしている。
【００４１】
パルス発生パターンの周期である第二の時間間隔Ｔ２は、第一の時間間隔Ｔ１の整数倍となるが、Ｔ２をＴ１の１０倍以上とするのがより好ましい。第二の時間間隔Ｔ２を長くして「０」のみの並列データ１０を多くすることで、シリアライザ１３１が停止している時間が長くなり、消費電力をより低減することができる。
【００４２】
第二の時間間隔Ｔ２で周期的にパルス発生パターンを出力させるようにした実施例を、図３を用いて説明する。図３は、図２と同様、信号の時間変化を示す図である（なお、ブロック図は第１の実施形態のものと同一である。）。図３（ａ）に示すクロック信号は、図２（ａ）に示したクロック信号と同じものとしている。本実施形態では、図３（ｂ）に示すように、第二の時間間隔Ｔ２内に出力される複数組の並列データ１０が、周期Ｔ２で繰り返し出力されている。
【００４３】
第二の時間間隔Ｔ２内の複数の並列データ１０を一組としてこれを周期Ｔ２で繰り返し出力させることで、図３（ｃ）に示すスイッチ手段１３２の開閉状態、同図（ｄ）に示すシリアライザ１３１に入力されるクロック信号１３、および同図（ｅ）に示すシリアライザ１３１から出力されるＮ信号２０Ｎも、それぞれ同じ周期Ｔ２で繰り返し出力される。  その結果、コンパレータ１４１から出力されるＮ側コンパレータ信号３０Ｎとして、図３（ｆ）に示すようなパルス発生パターンが周期Ｔ２で出力される。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。
【００４４】
上記実施形態において、パルス発生パターンをより限定した実施例を図４に示す。図４に示すパルス発生パターンは、第二の時間間隔Ｔ２内にパルスを１回だけ発生させるものである。すなわち、図４（ｂ）に示す第二の時間間隔Ｔ２に含まれる複数の並列データ１０のうち、「１」のビットを有するものが１つだけ含まれており、かつ、この並列データ１０は「１」のビットを１つだけ有している。これにより、図４（ｆ）に示すように、周期Ｔ２でインパルスを一つだけ出力させるようにすることができる。
【００４５】
インパルスを用いた通信システムやインパルスレーダ等では、パルス幅のより狭いインパルスを第二の時間間隔Ｔ２の長い周期で繰り返し出力するパルス発生装置が望まれている。本実施形態のパルス発生装置１００はこれらのシステムに用いることができ、また、インパルスを出力する周期が決定されていることから、制御部１５０によるスイッチ手段１３２の制御を容易に行うことができる。
【００４６】
（第３の実施形態）
本発明のパルス発生装置の第３の実施形態として、シリアライザ１３１の動作期間を「１」のビットを有する並列データ１０が出力される第一の時間間隔Ｔ１の期間だけに限定せず、これをさらに拡大して動作させるようにすることができる。一例として、スイッチ手段１３２の過渡応答時間を見込んで、「１」のビットを有する並列データ１０が出力されるより前にシリアライザ１３１の動作を開始させるようにすることができる。あるいは、「１」のビットを有する並列データ１０の出力期間が終了した後直ちにシリアライザ１３１の動作を停止せず、さらに一定期間継続させるようにすることができる。
【００４７】
シリアライザ１３１の動作期間を拡大した実施形態を、図５の実施例を用いて説明する。図５は、図２と同様、信号の時間変化を示す図である（なお、ブロック図は第１の実施形態のものと同一である。）。図５に示す実施例では、第二の時間間隔Ｔ２の間にインパルスが１回だけ出力されており、時刻ｔ１５の時点で「１」のビットを含む並列データ１０が出力されている。なお、図５（ｂ）では、白抜きの破線枠で「０」のみの並列データ１０を示しており、ハッチ付の破線枠で「１」を１ビットだけ有する並列データ１０を示している。
【００４８】
本実施形態では、「１」のビットを含む並列データ１０が１つであるのに対し、時刻ｔ１５の前３つの並列データ１０の出力期間ｔ１２〜ｔ１５もシリアライザ１３１を動作させるようにしている。さらに、時刻ｔ１５の次の並列データ１０の出力時刻であるｔ１６でシリアライザ１３１の動作を直ちに停止させず、第一の時間間隔Ｔ１だけ延長して動作させるようにしている。これにより、本実施形態では「１」のビットを含む並列データ１０を含めて、第一の時間間隔Ｔ１の５倍の期間だけシリアライザ１３１を動作させている。
【００４９】
図５（ｃ）に示すスイッチ手段１３２の開閉状態は、時刻ｔ１２で開状態から閉状態となり、それから第一の時間間隔Ｔ１の５倍の期間だけ閉状態が継続される。スイッチ手段１３２をこのように開閉させるために、たとえば制御部１５０がデジタルパターン生成部１１０から入力するデジタル値１１として、シリアル信号生成部に出力される並列データ１０より３周期分遅く出力される並列データのデジタル値を入力するようにする。また、制御部１５０が０より大きいデジタル値１１を入力すると、それから５周期分スイッチ手段１３２に閉要求信号を出力する。これにより、図５（ｃ）に示すスイッチ手段１３２の開閉状態が実現され、図５（ｄ）に示すように、クロック信号１２が５回継続してシリアライザ１３１に出力される。
【００５０】
シリアライザ１３１は、図５（ｅ）に示すように、クロック信号１２が入力されている期間、すなわち第一の時間間隔Ｔ１の５倍の期間その動作を継続する。そして、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３を出力する。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ハイレベル電圧Ｖ２が出力され、並列データ１０の「１」のビットに対応して出力ローレベル電圧Ｖ３が出力される。本実施形態では、「０」のビットに対応する出力ハイレベル電圧Ｖ２がこれまでより長く出力されており、「１」のビットに対応する出力ローレベル電圧Ｖ３が出力される時点では、シリアライザ１３１は十分安定した状態で動作することができる。
【００５１】
図５に示した実施例では、「１」のビットを含む並列データ１０の前３つ分、および後１つ分の並列データ１０に相当する期間だけシリアライザ１３１を動作させるようにしたが、これに限定されず、シリアライザ１３１の動作期間を柔軟に設定することができる。シリアライザ１３１の動作期間は、たとえば下記の目的に対応して好適に設定することができる。
【００５２】
（１）タイミングの正確な調整が困難な場合に、時間的余裕を持たせる。
（２）シリアライザは、入力クロック信号を受けると高速なクロックを動作させてシリアルデータを出力させるためのＰＬＬ（位相同期回路：Phase Locked Loop）を有しているが、このＰＬＬが安定する（位相がロックする）までの時間を確保する。
（３）周辺温度等の外部環境の変化により動作条件が微妙に変化したときの影響を回避するためのマージンを確保する。
【００５３】
（第４の実施形態）
本発明のパルス発生装置の第４の実施形態を、図６、７を用いて説明する。図６は、本実施形態のパルス発生装置２００の構成を示すブロック図である。また図７は、本実施形態のパルス発生装置２００の動作の一例を説明するための信号の時間変化を示す図である。
【００５４】
第１乃至第３の実施形態のパルス発生装置１００では、シリアル信号生成部１３０がシリアライザ１３１から出力される差動信号２０のうちＮ信号２０Ｎの方を出力し、パルス生成部１４０がこれを入力してコンパレータ１４１のＮ側コンパレータ信号３０ＮをＤＣブロック素子１４３を介して出力していた。これに対し、本実施形態のパルス発生装置２００では、シリアル信号生成部２３０がシリアライザ１３１から出力される差動信号２０のうち他方のＰ信号２０Ｐを出力し、パルス生成部２４０がこれを入力してコンパレータ１４１のＰ側コンパレータ信号３０ＰをＤＣブロック素子１４３を介して出力するように構成している。
【００５５】
本実施形態のパルス発生装置２００の動作を、図７を用いて説明する。同図において、（ａ）クロック信号１２、（ｂ）並列データ１０、（ｃ）スイッチ手段１３２の開閉状態、および（ｄ）シリアライザ１３１に入力されるクロック信号１３は、図４に示した実施例と同じとしている。
【００５６】
シリアライザ１３１は、図７（ｄ）に示したクロック信号１３を入力して動作すると、並列データ１０に基づいて図７（ｅ）に示すようなＰ信号２０Ｐを出力する。Ｐ信号２０Ｐは、図４（ｅ）のＮ信号２０Ｎを反転させた信号となっている。そして、クロック信号１３が入力されず動作しない期間は、シリアライザ１３１の基準電圧Ｖ６となっている。また、クロック信号１３が入力されてシリアライザ１３１が動作する期間は、並列データ１０の各ビットの値に対応して差動信号２０の出力ローレベル電圧Ｖ５または出力ハイレベル電圧Ｖ４が出力される。すなわち、シリアライズされた並列データ１０の「０」のビットに対応して出力ローレベル電圧Ｖ５が出力され、並列データ１０の「１」のビットに対応して出力ハイレベル電圧Ｖ４が出力される。
【００５７】
図７（ｅ）に例示したＰ信号２０Ｐはパルス生成部２４０に出力され、これと安定化電源１４２から出力される閾値（Ｖｔｈ’）２５がコンパレータ１４１に入力される。コンパレータ１４１は、入力電圧（Ｐ信号２０Ｐの電圧）が閾値（Ｖｔｈ’）２５より高い場合を「１」、それ以外を「０」、と判定することから、Ｐ側コンパレータ信号３０Ｐとして、Ｐ信号２０Ｐのインパルスが存在している時間のみ「１」に相当する信号を出力し、それ以外の時間は「０」に相当する信号を出力する。図７（ｆ）に示すように、本実施形態でも図４（ｆ）と同様のインパルスが得られる。これをＤＣブロック素子１４３に通して直流成分をカットすることにより、目的とするパルス信号を得ることができる。
【００５８】
上記説明のように、本実施形態でもスイッチ手段１３２を設けてシリアライザ１３１にクロック信号１３を出力する期間を制限してシリアライザ１３１が高速動作する期間を限定することで、その消費電力を大幅に低減することができる。
【００５９】
本実施形態のパルス発生装置２００についても、デジタルパターン生成部１１０、クロック信号発生部１２０、シリアル信号生成部２３０、および制御部１５０を、ＦＰＧＡ（Field Programmable Gate Array）を用いて一体に形成することができ、より小型化することができる。
【００６０】
（第５の実施形態）
本発明のパルス発生装置の第５の実施形態を、図８、９を用いて説明する。図８は、本実施形態のパルス発生装置３００の構成を示すブロック図である。また図９は、本実施形態のパルス発生装置３００の動作の一例を説明するための信号の時間変化を示す図である。
【００６１】
本実施形態のパルス発生装置３００では、シリアル信号生成部３３０の構成がこれまでの実施形態のものと異なっている。本実施形態のシリアル信号生成部３３０は、スイッチ手段１３２を設けず、クロック信号発生部１２０から出力されるクロック信号１２をシリアライザ３３１に直接入力している。それとともに、制御部３５０はシリアライザ３３１の電源供給を制御する構成としている。シリアライザ３３１は、駆動用電源を受電するための電源供給部３３１ｅを備えており、制御部３５０からの制御信号３４に従って電源供給部３３１ｅをオン／オフするように構成されている。なお、シリアライザ３３１への給電をオン／オフさせる手段は、電源供給部３３１ｅに限定されず、たとえばより電源に近いところでオン／オフさせるようにしてもよい。
【００６２】
本実施形態のパルス発生装置３００の動作を、図９を用いて説明する。図９は、図５と同様に、「１」のビットを含む並列データ１０が出力される第一の時間間隔Ｔ１の期間だけでなくその前後の所定数の並列データ１０が出力される期間も含めてシリアライザ３３１を動作させる場合について、各信号の時間変化を示している。なお、図９（ｂ）でも、白抜きの破線枠で「０」のみの並列データ１０を示しており、ハッチ付の破線枠で「１」を１ビットだけ有する並列データ１０を示している。
【００６３】
図９において、（ａ）クロック信号１２と（ｂ）並列データ１０は、それぞれ図５（ａ）、（ｂ）と同じ例としている。また、図９（ｃ）ではシリアライザ３３１の電源のオン／オフ状態の変化を示している。制御部３５０は、「１」のビットを含む並列データ１０の３つ前の並列データ１０の出力時刻ｔ１２から、「１」のビットを含む並列データ１０の直後の並列データ１０の終了時刻ｔ１７までの期間、電源供給部３３１ｅに対しオンの制御信号を出力している。これにより、その間シリアライザ３３１に電源が供されることが図９（ｃ）に示されている。
【００６４】
本実施形態では、シリアライザ３３１の電源を図９（ｃ）のようにオン／オフすることで、シリアライザ３３１の動作が制御されている。図９（ｄ）はシリアライザ３３１から出力されるＮ信号２０Ｎを示しており、図５（ｅ）に示したものと同じ変化を示している。すなわち、シリアライザ３３１は、時刻ｔ１２から第一の時間間隔Ｔ１の５倍の期間その動作を継続し、並列データ１０の各ビットの値に対応して差動信号２０の出力ハイレベル電圧Ｖ２または出力ローレベル電圧Ｖ３を出力する。また、シリアライザ３３１の電源がオフに制御されている期間は、シリアライザ１３１の基準電圧Ｖ１を出力する。
【００６５】
本実施形態のパルス発生装置３００では、スイッチ手段を設けてクロック信号の伝送を制御するのに代えて、シリアライザ３３１の電源供給をオン／オフするようにしており、クロック信号を制御する場合と同様に、シリアライザ３３１の消費電力を大幅に低減することが可能となっている。
【００６６】
また、本実施形態のパルス発生装置３００をＦＰＧＡを用いて実現する場合、シリアライザ３３１のモジュールに「powerdown」の端子を形成し、これに制御部３５０からの制御信号３４を入力するように構成することで、シリアライザ３３１への電力供給を容易にオン／オフすることができる。
【００６７】
上記いずれの実施形態においても、コンパレータを用いて所定のインパルスを発生させる構成としている。このように、パルス発生にコンパレータを用いた場合には、以下のような効果が得られる。図１０〜１３を用いてその効果を説明する。、
【００６８】
シリアライザ１３１、３３１は、クロック信号による駆動でデジタル処理を行っているため、出力信号であるＰ信号２０ＰおよびＮ信号２０Ｎにはクロックノイズが重畳されている。Ｐ信号２０Ｐ（Ｎ信号２０Ｎ）のスペクトラムおよび時間波形の模式図を図１０に示す。図１０（ａ）は、スペクトラム４０１の模式図を示しており、クロックノイズと思われる周期にスプリアス４０３が重畳されていることが示されている。このようなスプリアス４０３は、他の信号との干渉等のおそれがある。
【００６９】
図１０に示すような信号をコンパレータ１４１に入力すると、コンパレータ１４１は、時間波形４０２が所定の閾値４０４以上となる期間（図１０（ｂ）参照）だけインパルスを出力する。このように、コンパレータ１４１は入力信号を閾値４０４との比較だけに用いており、出力するインパルスはコンパレータ１４１内で発生させている。そのため、入力信号に重畳されているスプリアス４０３の影響を受けることはなく、図１１に示すような（ａ）スペクトラム４１１よび（ｂ）時間波形４１２のインパルスを出力することが可能となる。
【００７０】
コンパレータ１４１を用いることによる別の効果として、出力インパルスの時間幅やスペクトラム波形を任意に調整することができるという点がある。一例として、コンパレータ１４１の入力信号を図１２に示す３種類の閾値と比較させたときの出力インパルスの波形を図１３に示す。図１２において、符号４２１は、コンパレータ１４１の入力信号の時間波形を示しており、４２２ａ、４２２ｂ、４２２ｃは大きさの異なる３種類の閾値を示している。それぞれの閾値を用いたときの出力信号のスペクトラムおよび時間波形を、それぞれ図１３（ａ）、（ｂ）、（ｃ）に示す。各図の左側に出力信号のスペクトラムを示し、右側に時間波形を示している。
【００７１】
コンパレータ１４１の閾値として最も値の大きい閾値４２２ａを用いた場合、図１２に示すように、入力信号の時間波形４２１が閾値４２２ａを超える時間がもっとも短くなる。この場合、図１３（ａ）に示すように、たとえば３ＧＨｚ程度の広帯域を使用して時間幅の小さいインパルスを発生させることができる。コンパレータ１４１の閾値を閾値４２２ｂ、４２２ｃと小さくするにつれて、入力信号の時間波形４２１が閾値４２２ｂ、４２２ｃを超える時間が長くなっていく。これにより、図１３（ｂ）、（ｃ）に示すように、使用周波数帯域が狭くなるとともに時間波形の時間幅が拡がっていく。
【００７２】
図１２，１３に示した一例を用いて説明したように、コンパレータ１４１を用いてインパルスを発生させる構成とすることで、コンパレータ１４１の閾値を調整して出力インパルスの時間幅やスペクトラムを任意に変更することが可能となる。
【００７３】
なお、本実施の形態における記述は、本発明に係るパルス発生装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるパルス発生装置の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態に係るパルス発生装置の構成を示すブロック図である。
【図２】第１の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。
【図３】第２の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。
【図４】第２の実施形態のパルス発生装置の別の実施例を説明するための信号の時間変化を示す図である。
【図５】第３の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。
【図６】第４の実施形態に係るパルス発生装置の構成を示すブロック図である。
【図７】第４の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。
【図８】第５の実施形態に係るパルス発生装置の構成を示すブロック図である。
【図９】第５の実施形態のパルス発生装置の一例を説明するための信号の時間変化を示す図である。
【図１０】コンパレータの入力信号の一例を示すスペクトラムおよび時間波形の図である。
【図１１】コンパレータの出力信号の一例を示すスペクトラムおよび時間波形の図である。
【図１２】コンパレータの入力信号の一例を示す時間波形および閾値の図である。
【図１３】閾値を変更したときのコンパレータの出力信号の一例を示すスペクトラムおよび時間波形の図である。
【図１４】特許文献１に開示された従来のパルス発生装置を示す図である。
【符号の説明】
【００７５】
１０、９０２    並列データ
１１      デジタル値
１２      クロック信号
１４      制御信号
１５      閾値
２０、９０４      差動信号
２０Ｐ    Ｐ信号
２０Ｎ    Ｎ信号  ３０Ｐ    Ｐ側コンパレータ信号
３０Ｎ    Ｎ側コンパレータ信号
１００、２００、３００、９００    パルス発生装置
１１０、９０１    デジタルパターン生成部
１２０    クロック信号発生部
１３０，２３０、３３０    シリアル信号生成部
１３１、３３１、９０３    シリアライザ
１３２    スイッチ手段
１４０、２４０    パルス生成部
１４１    コンパレータ
１４２    安定化電源
１４３    ＤＣブロック素子
１５０、３５０    制御部
３３１ｅ  電源供給部
９０５    ＤＣブロック部  ９０６    パルス列
【図１】
0005089367.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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