(57)【特許請求の範囲】
【請求項１】
第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
低電位側の電源と前記第１の出力端子との間に直列に接続された第１及び第２のインピーダンス素子と、
前記低電位側の電源と前記第２の出力端子との間に直列に接続された第３及び第４のインピーダンス素子と、
前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、
前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、
前記第１及び第２のインピーダンス素子の間に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、
前記第３及び第４のインピーダンス素子の間に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソース電極及び前記第２のＰＭＯＳトランジスタのソース電極と前記高電位側の電源との間に設けられ、一定電流を発生する電流源と、
を備えることを特徴とする信号変換回路。
【請求項２】
第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
低電位側の電源と前記第１の出力端子との間に直列に接続された第１及び第２のインピーダンス素子と、
前記低電位側の電源と前記第２の出力端子との間に直列に接続された第３及び第４のインピーダンス素子と、
前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたソース電極と、を有する第１のＰＭＯＳトランジスタと、
前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたソース電極と、を有する第２のＰＭＯＳトランジスタと、
前記第１及び第２のインピーダンス素子の間に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、
前記第３及び第４のインピーダンス素子の間に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、
を備えることを特徴とする信号変換回路。
【請求項３】
前記第１及び第２のインピーダンス素子に電流を供給すると共に、該電流の大きさを変更可能な第１の可変電流源と、
前記第３及び第４のインピーダンス素子に電流を供給すると共に、該電流の大きさを変更可能な第２の可変電流源と、
を更に備える、請求項１又は２に記載の信号変換回路。
【請求項４】
前記第１〜４のインピーダンス素子は抵抗器である、請求項１〜３に記載の信号変換回路。
【請求項５】
請求項３に記載の信号変換回路と、
前記信号変換回路の第１の出力端子及び第２の出力端子に接続された差動増幅回路と、
を備え、
前記信号変換回路は、前記差動増幅回路の動作点に変動をもたらすパラメータのすくなくともいずれか１つを監視し、該パラメータの変動に応じて第１の可変電流源及び第２の可変電流源に電流を変更させる制御回路を更に備えることを特徴とする、レール・ツー・レール回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換回路、特に差動電圧信号の同相電圧を変換する信号変換回路と、この信号変換回路を備えたレール・ツー・レール回路に関するものである。
【背景技術】
【０００２】
差動電圧信号を受信する受信装置において、送信装置及び伝送線路の状況に依存する同相電圧オフセットや、低電圧のインターフェイスに対応するために幅広い入力同相電圧が求められている。このような受信装置には、入力差動信号の同相電圧を所定の電圧レベルに変換するための信号変換回路と、その後段に接続された１つ又は複数の差動増幅回路とを有するレール・ツー・レール回路が備えられている。例えば、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する小振幅差動信号方式（ＬＶＤＳ:Low-Voltage Differential Signaling）の受信装置において、信号変換回路は、後段の高速ＮＭＯＳ差動アンプを動作させるため、入力同相電圧をＮＭＯＳトランジスタのしきい値（Ｖｔｈｎ）に所定のオフセット電圧を加えた値より高い電圧に変換する。また、低電源電圧化の進む電子機器において、回路にはダイナミックレンジを確保するためいわゆるレール・ツー・レール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）動作をすることが求められている。
【０００３】
特許文献１に記載の入力レール・ツー・レール信号変換回路は、一対のｎ型トランジスタが入力差動信号を受ける差動増幅回路と、一対のｐ型トランジスタが入力差動信号を受けて差動増幅回路の一対の負荷抵抗にそれぞれ電流を供給するソースフォロア回路とを備えている。この信号変換回路では、入力電圧レベルが第１の閾電圧より高い領域で差動増幅回路が動作し、入力電圧レベルが第２の閾電圧より低い領域でソースフォロア回路が動作することによって、補い合って入力レール・ツー・レールを実現している。また、入力電圧レベルが第１の閾電圧以上第２の閾電圧以下である協調領域では、差動増幅回路とソースフォロア回路とが共に動作している。
【０００４】
また、特許文献１に記載の別の入力レール・ツー・レール信号変換回路は、一対のｐ型トランジスタが入力差動信号を受ける差動増幅回路と、一対のｎ型トランジスタが入力差動信号を受けて差動増幅回路の一対の負荷抵抗にそれぞれ電流を供給するソースフォロア回路とを備えている。この信号変換回路は、入力電圧レベルが第１の閾電圧より低い領域で差動増幅回路が動作し、入力電圧レベルが第２の閾電圧より高い領域でソースフォロア増幅回路が動作することによって、補い合って入力レール・ツー・レールを実現している。また、入力電圧レベルが第２の閾電圧以上第１の閾電圧以下である協調領域では、差動増幅回路とソースフォロア回路とが共に動作している。
【特許文献１】国際公開第２００６／１２６４３６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記した信号変換回路の後段の高速ＮＭＯＳ差動アンプでは、低消費電力化等のために低電源電圧化を行うことが好ましい。この場合、信号変換回路としては、後段の高速ＮＭＯＳ差動アンプにおけるＮＭＯＳトランジスタのしきい値（Ｖｔｈｎ）から電源電圧レベルまでクリッピングせずに出力することができる上記の別の信号変換回路、すなわちｐ型トランジスタを有する差動増幅回路とｎ型トランジスタを有するソースフォロア回路とを備える信号変換回路を用いることが好ましい。
【０００６】
この種の信号変換回路では、差動増幅回路の利得が低下しはじめる協調領域においても利得を大きくし、信号品質を高めたいという要求がある。
【０００７】
そこで、本発明は、従来に比して、協調領域における利得を大きくすることが可能な信号変換回路、及び、この信号変換回路を備えたレール・ツー・レール回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（ａ）低電位側の電源と第１の出力端子との間に直列に接続された第１及び第２のインピーダンス素子と、（ｂ）低電位側の電源と第２の出力端子との間に直列に接続された第３及び第４のインピーダンス素子と、（ｃ）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、（ｄ）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、（ｅ）第１及び第２のインピーダンス素子の間に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、（ｆ）第３及び第４のインピーダンス素子の間に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、（ｇ）第１のＰＭＯＳトランジスタのソース電極及び第２のＰＭＯＳトランジスタのソース電極と高電位側の電源との間に設けられ、一定電流を発生する電流源と、を備えることを特徴とする。
【０００９】
この信号変換回路では、第１〜第４のインピーダンス素子と、第１及び第２のＰＭＯＳトランジスタと、電流源とが差動増幅回路を構成しており、第１及び第２のＮＭＯＳトランジスタがソースフォロア回路を構成している。ソースフォロア回路における第１のＮＭＯＳトランジスタのソースは第１及び第２のインピーダンス素子の間に接続されており、ソースフォロア回路における第２のＮＭＯＳトランジスタのソースは第３及び第４のインピーダンス素子の間に接続されているので、ＰＭＯＳトランジスタのドレイン電流に起因した第１及び第２のＮＭＯＳトランジスタのソースの電圧の上昇が従来に比べて抑制される。したがって、従来に比して、ソースフォロアの利得を大きくすることができ、信号変換回路の協調領域における利得を大きくすることができる。
【００１０】
本発明の別の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（ａ）低電位側の電源と第１の出力端子との間に直列に接続された第１及び第２のインピーダンス素子と、（ｂ）低電位側の電源と第２の出力端子との間に直列に接続された第３及び第４のインピーダンス素子と、（ｃ）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたソース電極と、を有する第１のＰＭＯＳトランジスタと、（ｄ）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたソース電極と、を有する第２のＰＭＯＳトランジスタと、（ｅ）第１及び第２のインピーダンス素子の間に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、（ｆ）第３及び第４のインピーダンス素子の間に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１１】
この信号変換回路では、第１〜第４のインピーダンス素子と第１及び第２のＰＭＯＳトランジスタとが擬似差動増幅回路を構成しており、第１及び第２のＮＭＯＳトランジスタがソースフォロア回路を構成している。ソースフォロア回路における第１のＮＭＯＳトランジスタのソースは第１及び第２のインピーダンス素子の間に接続されており、ソースフォロア回路における第２のＮＭＯＳトランジスタのソースは第３及び第４のインピーダンス素子の間に接続されているので、ＰＭＯＳトランジスタのドレイン電流に起因した第１及び第２のＮＭＯＳトランジスタのソースの電圧の上昇が従来に比べて抑制される。したがって、従来に比して、ソースフォロアの利得を大きくすることができ、信号変換回路の協調領域における利得を大きくすることができる。
【００１２】
上記した信号変換回路は、第１及び第２のインピーダンス素子に電流を供給すると共に、該電流の大きさを変更可能な第１の可変電流源と、第３及び第４のインピーダンス素子に電流を供給すると共に、該電流の大きさを変更可能な第２の可変電流源と、を更に備えることが好ましい。
【００１３】
この構成によれば、第１及び第２の可変電流源の出力電流を調整することによって、第１及び第２のインピーダンス素子の電圧降下量、第３及び第４のインピーダンス素子の電圧降下量を調整することができる。したがって、信号変換回路の出力同相電圧レベルを後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作できるように適切に設定することができる。
【００１４】
本発明のレール・ツー・レール回路は、上記した信号変換回路と、信号変換回路の第１の出力端子及び第２の出力端子に接続された差動増幅回路とを備え、信号変換回路は、差動増幅回路の動作点に変動をもたらすパラメータのすくなくともいずれか１つを監視し、パラメータの変動に応じて第１の可変電流源及び第２の可変電流源に電流を変更させる制御回路を更に備えることを特徴とする。
【００１５】
このレール・ツー・レール回路によれば、上記した信号変換回路を備えているので、電源電圧等の変動に起因して後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作可能な入力同相電圧レベルが変動しても、信号変換回路の出力同相電圧レベルを後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作可能な電圧レベルに近づけ、利得を高めることができる。また、プロセスばらつきや温度変動に起因して、例えばトランジスタの閾電圧が変動し、信号変換回路の出力同相電圧レベルや後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作可能な入力同相電圧レベルが変動しても、後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作できるように出力同相電圧レベルを適切に調整することができる。
【００１６】
上記した第１〜４のインピーダンス素子は抵抗器であることが好ましい。
【発明の効果】
【００１７】
本発明によれば、従来に比して、信号変換回路の協調領域における利得を大きくすることができる。したがって、この信号変換回路を備えたレール・ツー・レール回路の協調領域における利得を従来に比して大きくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００１９】
図１は、本発明の第１の実施形態に係る信号変換回路を含むレール・ツー・レール式の差動増幅回路の構成図である。このレール・ツー・レール回路１は、幅広い同相電圧範囲の入力信号を取得し、所定の増幅をして出力する差動増幅回路であり、例えばＬＶＤＳの受信装置に用いられる。レール・ツー・レール回路１は、入力された差動電圧信号の同相電圧レベルを所定の同相電圧レベルに変換する信号変換回路２と、所定の同相電圧レベルに変換された変換差動電圧信号を増幅する差動増幅回路４とを備える。
【００２０】
信号変換回路２の第１の入力端子５及び第２の入力端子６には、差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力される。信号変換回路２は、この差動電圧信号ＩＮｐ及びＩＮｎの同相電圧レベルを所定の同相電圧レベルに変換し、第１の出力端子７及び第２の出力端子８から差動電圧信号ＯＵＴｐ及びＯＵＴｎとしてそれぞれ出力する。差動増幅回路４は、差動電圧信号ＯＵＴｐ及びＯＵＴｎをそれぞれ取得し、電圧増幅して出力する。
【００２１】
図２は、本発明の第１の実施形態に係る信号変換回路を示す回路図である。信号変換回路２は、差動増幅動作する差動アンプ部１０と、ソースフォロア動作するソースフォロア部２０と、を有している。
【００２２】
差動アンプ部１０は、第１のＰＭＯＳトランジスタ１５と、第２のＰＭＯＳトランジスタ１６とにより構成され、さらに第１〜第４の抵抗器（インピーダンス素子）１１〜１４と、電流源１８と、を有している。第１及び第２の抵抗器１１，１２は低電位側の電源Ｖｓｓと第１の出力端子７との間に直列に接続され、第３及び第４の抵抗器１３，１４は低電位側の電源Ｖｓｓと第２の出力端子８との間に直列に接続されている。第１のＰＭＯＳトランジスタ１５のドレイン電極は第１の出力端子７に接続され、ソース電極は電流源１８に接続され、ゲート電極は第２の入力端子６に接続されている。第２のＰＭＯＳトランジスタ１６のドレイン電極は第２の出力端子８に接続され、ソース電極は電流源１８に接続され、ゲート電極は第１の入力端子５に接続されている。電流源１８は、第１のＰＭＯＳトランジスタ１５のソース電極及び第２のＰＭＯＳトランジスタ１６のソース電極と高電位側の電源Ｖｄｄとの間に設けられ、一定電流Ｉｓｓを発生する。
【００２３】
ソースフォロア部２０は、ソースフォロアとして動作する第１のＮＭＯＳトランジスタ２２と、第２のＮＭＯＳトランジスタ２４と、を有している。より具体的には、第１のＮＭＯＳトランジスタ２２のソース電極は第１及び第２の抵抗器１１，１２の間のノードに接続され、ゲート電極は第１の入力端子５に接続され、ドレイン電極は高電位側の電源Ｖｄｄに接続されている。第２のＮＭＯＳトランジスタ２４のソース電極は第３及び第４の抵抗器１３，１４の間のノードに接続され、ゲート電極は第２の入力端子６に接続され、ドレイン電極は高電位側の電源Ｖｄｄに接続されている。なお、図２では、便宜上、第２のＰＭＯＳトランジスタ１６のゲート電極が接続される第１の入力端子５と、第１のＮＭＯＳトランジスタ２２のゲート電極が接続される第１の入力端子５とを分けて示したが、これらは同じものである。第１のＰＭＯＳトランジスタ１５のゲート電極が接続される第２の入力端子６と、第２のＮＭＯＳトランジスタ２４のゲート電極が接続される第２の入力端子６とについても同様である。
【００２４】
なお、第１のＰＭＯＳトランジスタ１５のトランジスタサイズと第２のＰＭＯＳトランジスタ１６のトランジスタサイズとは同一であり、第１のＮＭＯＳトランジスタ２２のトランジスタサイズと第２のＮＭＯＳトランジスタ２４のトランジスタサイズとは同一である。ここで、ＭＯＳトランジスタのトランジスタサイズは、ゲート幅／ゲート長で略決まる。また、第１の抵抗器１１の抵抗値と第３の抵抗器１３の抵抗値は同一であり、第２の抵抗器１２の抵抗値と第４の抵抗器１４の抵抗値は同一である。
【００２５】
次に、信号変換回路２の動作を説明する。以下、第１及び第３の抵抗器１１，１３の抵抗値をそれぞれＲ１と表し、第２及び第４の抵抗器１２，１４の抵抗値をそれぞれＲ２と表す。また、第１及び第２のＰＭＯＳトランジスタ１５，１６の電流Ｉ１５，Ｉ１６の差動平衡状態での電流値をＩ１と表し、第１及び第２のＮＭＯＳトランジスタ２２，２４の電流Ｉ２２，２４の差動平衡状態での電流値をＩ２と表す。また、第１のＰＭＯＳトランジスタ１５及び第２のＰＭＯＳトランジスタ１６のしきい値をＶｔｈｐと表し、第１のＮＭＯＳトランジスタ２２及び第２のＮＭＯＳトランジスタ２４のしきい値をＶｔｈｎと表す。さらに、第１の入力端子５に入力された差動電圧信号ＩＮｐ及び第２の入力端子６に入力された差動電圧信号ＩＮｎによる入力同相電圧のレベルをＶｉｃと表し、第１の出力端子７から出力される差動電圧信号ＯＵＴｐ及び第２の出力端子８から出力される差動電圧信号ＯＵＴｎの出力同相電圧のレベルをＶｏｃと表す。信号変換回路２は、（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上かつＶｔｈｎ以下の領域、（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上かつＶｄｄ以下の領域、及び（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上かつＶｄｄ−Ｖｔｈｐ以下の領域においてそれぞれ異なる動作をする。以下、それぞれの領域おける信号変換回路２の動作を説明する。
【００２６】
（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下の場合、差動アンプ部１０の第１のＰＭＯＳトランジスタ１５及び第２のＰＭＯＳトランジスタ１６が動作し、ソースフォロア部２０は動作しない。この場合、出力同相電圧レベルＶｏｃは以下の式（１）で表すことができる。
【数１】
0005022789.tif 000002
ここでは、低電位側の電源Ｖｓｓの電圧値を０Ｖとして考えている。第１の出力端子７及び第２の出力端子８からは、上述したレベルの同相電圧の差動電圧信号ＯＵＴｐ及びＯＵＴｎがそれぞれ出力されることとなる。
【００２７】
（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下の場合、ソースフォロア部２０の第１のＮＭＯＳトランジスタ２２及び第２のＮＭＯＳトランジスタ２４が動作し、差動アンプ部１０は動作しない。この場合、第１のＮＭＯＳトランジスタ２２及び第２のＮＭＯＳトランジスタ２４はソースフォロア回路を構成しているから、出力同相電圧レベルＶｏｃは以下の式（２）で表すことができる。
【数２】
0005022789.tif 000003
【００２８】
（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下の場合、差動アンプ部１０とソースフォロア部２０とが共に動作する。出力同相電圧レベルＶｏｃは以下の式（３）のように決まる。
【数３】
0005022789.tif 000004
【００２９】
なお、信号変換回路２において、電流源１８、第１〜第４の抵抗器１１〜１４、第１のＰＭＯＳトランジスタ１５、第２のＰＭＯＳトランジスタ１６、第１のＮＭＯＳトランジスタ２２、及び第２のＮＭＯＳトランジスタ２４のサイズや値は、上述した式（１）〜（３）を満たし、かつ出力同相電圧レベルＶｏｃが差動増幅回路４の動作領域に入るように調整される。
【００３０】
次に、第１の実施形態の信号変換回路２と比較例の信号変換回路とを比較しつつ、第１の実施形態の信号変換回路２の利点について説明する。図３は、比較例の信号変換回路２Ｘを示す回路図である。図３に示す比較例の信号変換回路２Ｘは、信号変換回路２において、第１及び第２の抵抗器１１，１２に代えて抵抗器１１Ｘを備えており、第３及び第４の抵抗器１３，１４に代えて抵抗器１３Ｘを備えている点で第１の実施形態と異なっている。また、比較例の信号変換回路２Ｘは、信号変換回路２において、ソースフォロア部２０におけるトランジスタ２２，２４のソースがそれぞれ出力端子７，８に接続されている点でも第１の実施形態と異なっている。比較例の信号変換回路２Ｘのその他の構成は、信号変換回路２と同一である。
【００３１】
ここで、この比較例の信号変換回路２Ｘ及び第１の実施形態の信号変換回路２のシミュレーション結果を示す。図４は、入力同相電圧に対する各部電圧及び各部電流のシミュレーション結果を示す図である。図４（ａ）には各部電圧が示されており、図４（ｂ）には各部電流が示されている。
【００３２】
図４（ａ）において、曲線ＩＮｐ，ＩＮｎは、信号変換回路２及び２Ｘの入力電圧ＩＮｐ，ＩＮｎを示しており、例えば、入力電圧ＩＮｐ，ＩＮｎの電圧差は１００ｍＶである。また、曲線ＯＵＴｐ−２Ｘ，ＯＵＴｎ−２Ｘは、それぞれ、比較例の信号変換回路２Ｘの出力電圧ＯＵＴｐ，ＯＵＴｎを示しており、曲線ＯＵＴｐ，ＯＵＴｎは、それぞれ、第１の実施形態の信号変換回路２の出力電圧ＯＵＴｐ，ＯＵＴｎを示している。
【００３３】
図４（ｂ）において、曲線Ｉ２２−２Ｘ，Ｉ２４−２Ｘは、それぞれ、比較例の信号変換回路２Ｘにおけるソースフォロア部２０の第１のＮＭＯＳトランジスタ２２に流れる電流Ｉ２２、第２のＮＭＯＳトランジスタ２４に流れる電流Ｉ２４を示しており、曲線Ｉ２２，Ｉ２４は、それぞれ、第１の実施形態の信号変換回路２におけるソースフォロア部２０の第１のＮＭＯＳトランジスタ２２に流れる電流Ｉ２２、第２のＮＭＯＳトランジスタ２４に流れる電流Ｉ２４を示している。また、曲線Ｉ１５，Ｉ１６は、それぞれ、信号変換回路２，２Ｘにおける差動アンプ部１０の第１のＰＭＯＳトランジスタ１５に流れる電流Ｉ１５、第２のＰＭＯＳトランジスタ１６に流れる電流Ｉ１６を示している。
【００３４】
また、図４（ａ），（ｂ）において、領域Ａは、上記した（ｉ）差動アンプ部１０が動作し、ソースフォロア部２０が動作しない領域であり、領域Ｂは、上記した（ｉｉ）ソースフォロア部２０が動作し、差動アンプ部１０が動作しない領域である。そして、領域Ｃが、上記した（ｉｉｉ）差動アンプ部１０とソースフォロア部２０とが動作する協調領域である。
【００３５】
差動アンプ部１０のみが独立して動作すると仮定すると、入力電圧ＩＮｐ，ＩＮｎが差動平衡状態に対してそれぞれ＋５０ｍＶ、−５０ｍＶの電圧差となっているこのシミュレーションの条件では、電流Ｉ１６より電流Ｉ１５の方が大きくなる。一方、ソースフォロア部２０のみが独立して動作すると仮定すると、入力電圧ＩＮｐ，ＩＮｎが差動平衡状態に対してそれぞれ＋５０ｍＶ、−５０ｍＶの電圧差となっているこのシミュレーションの条件では、電流Ｉ２４より電流Ｉ２２の方が大きくなる。
【００３６】
曲線Ｉ２２−２Ｘ，Ｉ２４−２Ｘが示すように、比較例の信号変換回路２Ｘでは、協調領域Ｃにおける高入力同相電圧側領域Ｃ１−２Ｘでは、電流の大小関係が上記のようになっていることがわかる。この領域Ｃ１−２Ｘでは、差動アンプ部１０の利得に、ソースフォロア部２０からの出力電流に起因する正の利得が加わる（有効領域）。
【００３７】
しかしながら、協調領域Ｃにおける低入力同相電圧側領域Ｃ２−２Ｘでは、ソースフォロア部２０の電流Ｉ２４より電流Ｉ２２の方が小さくなってしまうことがわかる。この領域Ｃ２−２Ｘでは、差動アンプ部１０の利得に、ソースフォロア部２０からの出力電流に起因する負の利得が加わる（無効領域）。
【００３８】
これは、以下の原因が考えられる。入力電圧ＩＮｐ，ＩＮｎが差動平衡状態からそれぞれ＋５０ｍＶ、−５０ｍＶ変化すると、差動アンプ部１０の電流Ｉ１５の増加により抵抗器１１Ｘの電圧降下量が増加し、その結果、出力端子７の電圧ＯＵＴｐ、すなわちソースフォロア部２０の第１のＮＭＯＳトランジスタ２２のソース電圧が上昇して、電流Ｉ２２が減少してしまう。また、差動アンプ部１０の電流Ｉ１６の減少により抵抗器１３Ｘの電圧降下量が減少し、その結果、出力端子８の電圧ＯＵＴｎ、すなわちソースフォロア部２０の第２のＮＭＯＳトランジスタ２４のソース電圧が低下して、電流Ｉ２４が増加してしまう。その結果、協調領域Ｃにおける無効領域Ｃ２−２Ｘでは、曲線ＯＵＴｐ−２Ｘ，ＯＵＴｎ−２Ｘに示すように、出力差動電圧（電圧ＯＵＴｐ−２Ｘと電圧ＯＵＴｎ−２Ｘとの差分）が小さくなってしまう。
【００３９】
しかしながら、曲線Ｉ２２，Ｉ２４が示すように、第１の実施形態の信号変換回路２では、協調領域Ｃの無効領域Ｃ２において電流Ｉ２２と電流Ｉ２４との逆転は生じているものの、この逆転が生じている入力同相電圧範囲の上限が低くなり、無効領域Ｃ２が狭まっていることがわかる。また、無効領域Ｃ２において、電流Ｉ２２，Ｉ２４の逆転差分電流が小さくなっていることがわかる。その結果、協調領域Ｃにおいて、信号変換回路２の利得が大きくなり、曲線ＯＵＴｐ，ＯＵＴｎに示すように、出力差動電圧（電圧ＯＵＴｐと電圧ＯＵＴｎとの差分）が大きくなる。
【００４０】
このように、第１の実施形態の信号変換回路２によれば、差動アンプ部１０の出力電流に起因したソースフォロア部２０における第１及び第２のＮＭＯＳトランジスタ２２，２４のソース電圧の上昇が従来に比べて抑制されることによって、信号変換回路２の協調領域Ｃにおける利得を大きくすることができる。
【００４１】
また、第１の実施形態の信号変換回路２では、入力同相電圧レベルＶｉｃが、差動アンプ部１０のみが動作する領域と差動アンプ部１０及びソースフォロア部２０が動作する領域との境界、すなわちＶｔｈｎ近傍で変動したときには、差動アンプ部１０及びソースフォロア部２０のうち一方の動作が強まるに従い、他方の動作が弱まる。入力同相電圧レベルＶｉｃが、ソースフォロア部２０のみが動作する領域と差動アンプ部１０及びソースフォロア部２０が動作する領域との境界、すなわちＶｄｄ−Ｖｔｈｐ近傍で変動したときにも、差動アンプ部１０及びソースフォロア部２０のうち一方の動作が強まるに従い、他方の動作が弱まる。したがって、ＶｓｓからＶｄｄまでの入力同相電圧レベルＶｉｃの変化に対して、なめらかに連続した出力同相電圧レベルＶｏｃを得ることができる。
【００４２】
この第１の実施形態の信号変換回路２を構成する差動アンプ部１０及びソースフォロア部２０は、２つの差動アンプ回路により構成する回路と比較して、素子数が少ないため、回路面積を小さくすると共に消費電流を減らすことができる。また、ソースフォロア部２０の第１及び第２のＮＭＯＳトランジスタ２２，２４は、差動電圧信号ＩＮｐ及びＩＮｎを正転で増幅するため、反転増幅回路に比べ負荷容量が小さく高速動作することが可能となる。さらに、ソースフォロアの動作速度は第１及び第２のＮＭＯＳトランジスタ２２，２４のサイズに依らないため、回路の高速性を保ったまま、第１及び第２のＮＭＯＳトランジスタ２２，２４のサイズを小さくすることができる。その結果、入力容量を低減でき、高速で動作する信号変換回路２を実現することが可能となる。
【００４３】
更に、第１の実施形態の信号変換回路２によれば、第１〜第４の抵抗器１１〜１４の抵抗値を大きくすることなく、利得を大きくすることができる。また、電流増加すなわちトランジスタサイズ（ゲート幅／ゲート長）を増加させることによって、差動アンプ部１０のトランジスタ（第１及び第２のＰＭＯＳトランジスタ１５，１６）及びソースフォロア部２０のトランジスタ（第１及び第２のＮＭＯＳトランジスタ２２，２４）の相互コンダクタンスを大きくすることなく、利得を大きくすることができる。したがって、この第１の実施形態の信号変換回路２によれば、高速特性を低下させることなく、且つ回路面積および消費電力を大きく増加させることなく、利得を大きくすることができる。
【００４４】
したがって、この第１の実施形態の信号変換回路２を備えたレール・ツー・レール回路１によれば、高速特性を低下させることなく、且つ回路面積および消費電力を大きく増加させることなく、協調領域Ｃにおける利得を大きくすることができるので、信号品質を向上させることができる。
［第２の実施形態］
【００４５】
図５は、本発明の第２の実施形態に係る信号変換回路を示す回路図である。図５に示すように、信号変換回路２Ａは、信号変換回路２において第１及び第２の可変電流源３１，３２と制御回路４１とを更に備えている構成で第１の実施形態と異なっている。信号変換回路２Ａの他の構成は、信号変換回路２と同一である。
【００４６】
第１の可変電流源３１は、第１の出力端子７と高電位側の電源Ｖｄｄとの間に接続されており、第１及び第２の抵抗器１１，１２に電流を供給する。第１の可変電流源３１は、供給する電流の電流値を、制御回路４１からの制御信号に応じて変更することができる。
【００４７】
同様に、第２の可変電流源３２は、第２の出力端子８と高電位側の電源Ｖｄｄとの間に接続されており、第３及び第４の抵抗器１３，１４に電流を供給する。第２の可変電流源３２は、供給する電流の電流値を、制御回路４１からの制御信号に応じて変更することができる。
【００４８】
制御回路４１は、後段の差動増幅回路４の電源電圧を監視し、この電源電圧の変動に応じて第１及び第２の可変電流源３１，３２からの出力電流を変更するように制御信号を生成する。
【００４９】
具体的には、制御回路４１は、後段の差動増幅回路４の電源電圧が上昇した場合、第１及び第２の可変電流源３１，３２の出力電流が増加するように第１及び第２の可変電流源３１，３２を制御する。一方、後段の差動増幅回路４の電源電圧が低下した場合には、制御回路４１は、第１及び第２の可変電流源３１，３２の出力電流が減少するように第１及び第２の可変電流源３１，３２を制御する。
【００５０】
ここで、差動増幅回路４の動作点は、電圧増幅利得が高く、高速動作可能な入力同相電圧範囲の中間点であることが好ましい。しかしながら、電源電圧は、差動増幅回路４の動作点に変動をもたらすパラメータであり、電源電圧が上昇した場合には、後段の差動増幅回路４が高利得かつ高速動作可能な入力同相電圧レベル範囲である有効入力同相電圧レベル範囲が上昇し、電源電圧が低下した場合には、後段の差動増幅回路４の有効入力同相電圧レベル範囲が低下する。
【００５１】
この第２の実施形態の信号変換回路２Ａよれば、後段の差動増幅回路４の電源電圧が上昇した場合、第１及び第２の可変電流源３１，３２の出力電流を増加させることによって、第１及び第２の抵抗器１１，１２の電圧降下量、第３及び第４の抵抗器１３，１４の電圧降下量を増加させ、出力同相電圧レベルを上昇させることができる。一方、後段の差動増幅回路４の電源電圧が低下した場合、第１及び第２の可変電流源３１，３２の出力電流を減少させることによって、第１及び第２の抵抗器１１，１２の電圧降下量、第３及び第４の抵抗器１３，１４の電圧降下量を減少させ、出力同相電圧レベルを低下させることができる。したがって、第２の実施形態の信号変換回路２Ａよれば、電源電圧の変動に起因して後段の差動増幅回路４の有効入力同相電圧レベルが変動しても、出力同相電圧レベルを適切に調整することができる。
【００５２】
したがって、この第２の実施形態の信号変換回路２Ａを備えたレール・ツー・レール回路１によれば、電源電圧の変動に起因して後段の差動増幅回路４の有効入力同相電圧レベル範囲が変動しても、信号変換回路２Ａの出力同相電圧レベルを適切に調整することができるので、利得の低下を防ぎ信号品質の低下を抑制することができる。
［第３の実施形態］
【００５３】
図６は、本発明の第３の実施形態に係る信号変換回路を示す回路図である。図６に示すように、信号変換回路２Ｂは、信号変換回路２Ａにおいて制御回路４１に代えて制御回路４１Ｂを備えている構成で第２の実施形態と異なっている。また、信号変換回路２Ｂは、更に基準電圧発生回路５１を備えている。信号変換回路２Ｂの他の構成は、信号変換回路２Ａと同一である。
【００５４】
基準電圧発生回路５１は、差動アンプ部１０及びソースフォロア部２０と同一のチップ内に形成されており、チップのプロセスばらつきや温度変動に依存して変動する基準電圧を生成する。
【００５５】
制御回路４１Ｂは、基準電圧発生回路５１から基準電圧を受けて、この基準電圧の変動に応じて第１及び第２の可変電流源３１，３２の出力電流を変更するように制御信号を生成する。
【００５６】
ここで、プロセスばらつきや温度変動は、信号変換回路２Ｂの動作点及び差動増幅回路４の動作点に変動をもたらすパラメータであり、プロセスばらつきや温度変動が生じた場合、例えば、抵抗素子の抵抗値の変動、トランジスタの閾電圧やオン抵抗値の変動に依存して動作点が変動し、出力同相電圧レベルや後段の高速ＮＭＯＳ差動アンプの動作点が変動する。その結果、信号変換回路を含むレール・ツー・レール式の差動増幅回路の利得も変動してしまう。
【００５７】
制御回路４１Ｂは、基準電圧発生回路５１からの基準電圧の変動に応じて、出力同相電圧レベルや入力同相電圧レベルの変動を抑制するように、第１及び第２の可変電流源３１，３２の出力電流を制御する。
【００５８】
この第３の実施形態の信号変換回路２Ｂよれば、プロセスばらつきや温度変動に起因して出力同相電圧レベルが変動しても、出力同相電圧レベルを後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作できる範囲に調整することができる。これにより、信号変換回路２Ｂの利得を適切に調整することができる。
【００５９】
したがって、この第３の実施形態の信号変換回路２Ｂを備えたレール・ツー・レール回路１によれば、プロセスばらつきや温度変動に起因して信号変換回路２Ｂの出力同相電圧レベルが変動しても、信号変換回路２Ｂの出力同相電圧レベルを適切に調整することができるので、信号変換回路を含むレール・ツー・レール式の差動増幅回路の利得を適切に調整して信号品質を向上させることができる。
【００６０】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態の差動アンプ部１０は電流源１８を備えない構成であってもよい。図７に示すように、変形例の信号変換回路２Ｃは、差動アンプ部１０に代えて、第１及び第２のＰＭＯＳトランジスタ１５，１６のソースが高電位側の電源Ｖｄｄに接続されている擬似差動アンプ部１０Ｃを備えていてもよい。この構成でも、同様の利点を得ることができる。
【００６１】
また、本実施形態では、差動アンプ部１０の負荷として抵抗器を例示したが、差動アンプ部１０の負荷には、抵抗値、もしくは目的の周波数でインピーダンスを有する素子であれば様々な素子が適用可能である。例えば、この種の素子としてはトランジスタが考えられ、アクティブロードといった負荷を形成することができる。
【００６２】
また、第１の実施形態では、第１のＮＭＯＳトランジスタ２２のドレイン電極が高電位側の電源Ｖｄｄに直接接続され、第２のＮＭＯＳトランジスタ２４のドレイン電極が高電位側の電源Ｖｄｄに直接接続される回路を示したが、図８に示すように、高電位側の電源Ｖｄｄと第１のＮＭＯＳトランジスタ２２のドレイン電極、および第２のＮＭＯＳトランジスタ２４のドレイン電極との間に高電位側の電源Ｖｄｄから第１のＮＭＯＳトランジスタ２２、および第２のＮＭＯＳトランジスタ２４への電流の供給のオンオフを行うためのスイッチ２６，２７を介しても良い。このスイッチ２６，２７は、外部からのオンオフ信号によりオンオフする。
【００６３】
例えば、このスイッチ２６，２７をオフにして高電位側の電源Ｖｄｄから第１のＮＭＯＳトランジスタ２２、および第２のＮＭＯＳトランジスタ２４への電流の供給を停止すると、第１の実施形態に係る信号変換回路２の動作がこの他の回路ブロックに与える影響を排除することができ、信号変換回路２と同一基板上に集積した他の回路ブロックの動作を確認することができる。
【００６４】
詳説すれば、信号変換回路２が、ＮＭＯＳトランジスタを用いた差動増幅回路、すなわち高電位側の電源Ｖｄｄに接続された負荷抵抗を有する差動増幅回路からの出力電圧を受ける場合、データ信号が無くＮＭＯＳトランジスタがオフであると、差動増幅回路の出力電圧は高電位側の電源Ｖｄｄに相当する。このとき、信号変換回路２における差動アンプ部１０の第１及び第２のＰＭＯＳトランジスタ１５，１６はオフとなるが、ソースフォロア部２０の第１及び第２のＮＭＯＳトランジスタ２２，２４はオンとなる。
【００６５】
そこで、スイッチ２６，２７をオフすることによって、ソースフォロア部２０に過大な電流が流れることを防止する。その結果、電源の電流をモニタするだけで、例えば他の回路ブロックが異常動作しているか否かを確認することができる。
【００６６】
また、第２の実施形態では、制御回路４１が後段の差動増幅回路４の電源電圧に応じ制御信号を生成したが、信号変換回路２Ａ自身の電源電圧に応じ制御信号を生成してもよい。例えば、信号変換回路２Ａの電源電圧が高くなると、信号変換回路２Ａの出力同相電圧レベルが上昇する。これは、後段の差動増幅回路４では、高利得かつ高速動作可能な入力同相電圧レベル範囲である有効入力同相電圧レベル範囲が低下することに相当する。この場合、制御回路４１は、信号変換回路２Ａの電源電圧をモニタして信号変換回路２Ａの出力同相電圧レベルを低下するように調整することで、後段の差動増幅回路４の動作点に対して信号変換回路２Ａの出力同相電圧レベルを適切に調整することができる
【００６７】
また、第２の実施形態では、制御回路４１が後段の差動増幅回路４の電源電圧に応じ制御信号を生成し、第３の実施形態では、制御回路４１Ｂが基準電圧発生回路５１の基準電圧に応じて制御信号を生成する例について説明したが、制御回路４１，４１Ｂは、後段の差動増幅回路４の有効同相入力電圧範囲に変動をもたらすパラメータであれば、電源電圧や同一のチップ内に形成された基準電圧発生回路の基準電圧に限らず、そのパラメータに応じて制御電流を生成するものとしてもよい。例えば、制御回路４１，４１Ｂが後段の差動増幅回路４内の電源電圧に依存する電圧ないし電流を取得し、その電流ないし電圧に応じて制御電流を生成することにより、出力同相電圧レベルを後段の高速ＮＭＯＳ差動アンプが高利得かつ高速動作できる同相入力電圧範囲に調整することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係る信号変換回路を含むレール・ツー・レール式の差動増幅回路の構成図である。
【図２】本発明の第１の実施形態に係る信号変換回路を示す回路図である。
【図３】比較例の信号変換回路を示す回路図である。
【図４】入力同相電圧に対する各部電圧及び各部電流のシミュレーション結果を示す図である。
【図５】本発明の第２の実施形態に係る信号変換回路を示す回路図である。
【図６】本発明の第３の実施形態に係る信号変換回路を示す回路図である。
【図７】本発明の変形例に係る信号変換回路を示す回路図である。
【図８】本発明の変形例に係る信号変換回路を示す回路図である。
【符号の説明】
【００６９】
１…レール・ツー・レール回路、２，２Ａ，２Ｂ，２Ｃ，２Ｘ…信号変換回路、４…差動増幅回路、５，６…第１及び第２の入力端子、７，８…第１及び第２の出力端子、１０…差動アンプ部、１０Ｃ…擬似差動アンプ部、１１〜１４…第１〜第４の抵抗器（第１〜第４のインピーダンス素子）、１１Ｘ，１３Ｘ…抵抗器、１５，１６…第１及び第２のＰＭＯＳトランジスタ、１８…電流源、２０…ソースフォロア部、２２，２４…第１及び第２のＮＭＯＳトランジスタ、３１，３２…第１及び第２の可変電流源、４１，４１Ｂ…制御回路、５１…基準電圧発生回路、Ｖｄｄ…高電位側の電源、Ｖｓｓ…低電位側の電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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