(57)【特許請求の範囲】
【請求項１】
アナログ信号を出力する画素を行列状に配列した画素領域と、
前記画素領域の前記画素の列に対応して設けられ、前記アナログ信号をデジタル信号にＡ／Ｄ変換する複数のＡ／Ｄ変換回路と、を有し、
前記複数のＡ／Ｄ変換回路の各々が、
入力選択手段と、増幅器と、前記入力手段に一端が電気的に接続され、前記増幅器に他端が電気的に接続された入力容量と、前記増幅器の入力と出力との間に設けられた帰還容量と、前記増幅器と電気的に接続された比較器とを有し、
前記比較器は、前記増幅器の出力信号と比較レベルとを比較する比較器である固体撮像装置であって、
前記固体撮像装置は、前記複数の入力選択手段に電気的に接続された参照信号生成回路を有し、
前記参照信号生成回路は、単位時間あたり第１の変化量で電位が変化する第１の参照信号と、前記第１の変化量よりも単位時間当たりの電位変化量が小さく前記第１の参照信号とは反対の方向に電位が変化する第２の参照信号を順次供給する回路であり、
前記入力選択手段は、対応する列の前記画素が出力する前記アナログ信号の前記入力容量の前記一端への入力と、前記第１の参照信号及び前記第２の参照信号の前記入力容量の前記一端への入力と、を選択して行う手段であることを特徴とする固体撮像装置。
【請求項２】
前記アナログ信号と、前記第１の参照信号と、前記第２の参照信号と、のそれぞれが、前記入力容量と前記帰還容量の比によって決定される同一のゲインで増幅されてそれぞれ前記増幅器から出力されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記比較レベルは、容量を介して電源から供給されることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記Ａ／Ｄ変換回路の解像度をＮビットとし、さらにＮ＝ｍ＋ｎとして、
前記アナログ信号は、
前記第１の参照信号に基づいて上位ｍビットのＡ／Ｄ変換が行われ、
前記第２の参照信号に基づいて下位ｎビットのＡ／Ｄ変換が行われることを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記第１の変化量に対する前記第２の変化量が１／（２＾ｎ）であることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
さらに前記参照信号生成回路は、少なくとも第１の容量と、第２の容量と、第３の容量と、演算増幅器と、を有し、
前記第１の容量および前記第２の容量のそれぞれの一方の端子が、前記演算増幅器の一方の入力端子に接続され、
前記第３の容量は、前記演算増幅器の前記一方の入力端子と出力端子とに接続され、
前記参照信号生成回路は、
前記第１の容量と前記第３の容量との容量比に基づいて、前記第１の参照信号を生成し、
前記第２の容量と前記第３の容量との容量比に基づいて、前記第２の参照信号を生成し、
前記第１の容量と前記第２の容量とのそれぞれの他方の端子に印加される電圧が同一であることを特徴とする請求項４または５に記載の固体撮像装置。
【請求項７】
前記第１の容量と前記第２の容量とのそれぞれの前記他方の端子が、共通の電源に接続されることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記参照信号生成回路が前記複数のＡ／Ｄ変換回路が設けられた領域の外に設けられていることを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記参照信号生成回路が前記第１の参照信号と前記第２の参照信号とのそれぞれにより、前記増幅器の出力する信号が単位時間当たりに変化する量を計測する計測回路と、
前記計測回路によって計測された結果に基づいて前記Ａ／Ｄ変換回路からの出力を補正する補正手段と、を有することを特徴とする請求項１乃至８のいずれかに記載の固体撮像装置。
【請求項１０】
前記参照信号生成回路が前記第１の参照信号と前記第２の参照信号により、前記増幅器の出力する信号が単位時間当たりに変化する量を計測する計測回路と、
前記計測回路によって計測された結果に基づいて前記参照信号生成回路からの出力を補正する補正手段と、を有することを特徴とする請求項１乃至８のいずれかに記載の固体撮像装置。
【請求項１１】
前記計測回路が前記計測を行う計測期間と、前記Ａ／Ｄ変換回路の変換動作を行う期間とが、少なくとも一部で重なっていることを特徴とする請求項９又は１０に記載の固体撮像装置。
【請求項１２】
前記複数の画素の各々は、画素増幅部を有し、
前記入力容量が、前記画素増幅部をリセットしたことに応じた前記アナログ信号をクランプすることを特徴とする請求項１乃至１１のいずれかに記載の固体撮像装置。
【請求項１３】
前記複数のＡ／Ｄ変換回路が、同時にＡ／Ｄ変換を行うことを特徴とする請求項１〜１２のいずれか１項に記載の固体撮像装置。
【請求項１４】
請求項１乃至１３のいずれかに記載の固体撮像装置と、
前記画素領域に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理する信号処理部と、を備えることを特徴とする撮像システム。
【請求項１５】
画素を行列状に配列した画素領域と、
前記画素領域の前記画素の列に対応して設けられた複数のＡ／Ｄ変換回路と、を有し、
前記Ａ／Ｄ変換回路の各々が、
入力選択手段と、増幅器と、前記入力手段に一端が電気的に接続され、前記増幅器に他端が電気的に接続された入力容量と、前記増幅器の入力と出力との間に設けられた帰還容量と、比較器と、
を有する固体撮像装置の駆動方法であって、
前記入力選択手段が前記画素の出力するアナログ信号を、前記入力容量を介して前記増幅器に与える第１工程と、
単位時間あたり第１の変化量で電位が変化する第１の参照信号を前記複数のＡ／Ｄ変換回路の各々の前記入力選択手段に共通して供給し、前記入力選択手段が、前記入力容量を介して前記第１の参照信号を前記増幅器に供給し、前記比較器が前記増幅器の出力する信号と比較レベルの信号とを比較する第２工程と、
単位時間あたり前記第１の変化量よりも小さい第２の変化量で、前記第１の参照信号とは反対の方向に電位が変化する第２の参照信号を前記複数のＡ／Ｄ変換回路の各々の前記入力選択手段に共通して供給し、前記入力選択手段が、前記入力容量を介して前記第２の参照信号を前記増幅器に供給し、前記比較器が前記増幅器の出力する信号と比較レベルの信号とを比較する第３工程と、
を有し、前記第１工程、前記第２工程、前記第３工程を順に行うことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる固体撮像装置に係る。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサはデジタルカメラやデジタルカムコーダ、携帯電話用カメラユニットなどに広く使われるようになってきている。部品数の削減や消費電力の低減などの要求から、ＣＭＯＳイメージセンサにＡ／Ｄ変換回路を内蔵したものが研究されている。その一形態として、画素配列の列（カラム）ごとにＡ／Ｄ変換回路を設けた、カラムＡ／Ｄと呼ばれる形式がある。カラムＡ／Ｄに用いられるＡ／Ｄ変換形式としてはさまざまなものが提案されているが、特許文献１や特許文献２に開示されている積分型Ａ／Ｄ変換形式が知られている。特許文献１に開示された積分型Ａ／Ｄ変換器のように上位ビットと下位ビットの２段階で変換を行うと、変換時間が２×２＾（Ｎ／２）に比例するようになり、例えば三角波と入力信号とを比較する形式と比べて変換時間を短縮できるという特徴がある。なお、α＾βはαのβ乗を表すものとする。
【０００３】
特許文献２に開示されているＡ／Ｄ変換形式においては、画素からの信号を記憶部に保持させた後、固定信号によって充放電を２回行うことでＡ／Ｄ変換している。特許文献２においても、上位ビットと下位ビットの２段階でＡ／Ｄ変換を行っているため、三角波と入力信号とを比較する変換形式と比べてＡ／Ｄ変換に要する時間を短縮することができる。
【特許文献１】特開２００２−２３２２９１号公報
【特許文献２】特開２００５−３４８３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のようなＡ／Ｄ変換器をカラムＡ／Ｄとして用いた場合には次のような課題がある。上位ビット変換時の１クロックあたりに容量に保持される電荷量の変化量（上位変換時単位積分量）と下位ビット変換時の１クロックあたりに容量に保持される電荷量の変化量（下位単位変換時単位積分量）の比にずれがあると、微分直線性誤差が発生する。例えば、１２ビットを上位６ビット、下位６ビットの２段階で変換する場合、理想的には上位変換時単位積分量は、下位変換時単位積分量の６４倍であることが求められるが、現実の回路においては回路を構成する素子の相対精度などにより誤差が生じる。素子の相対精度は、例えば製造時のばらつきが原因となる。
【０００５】
図８は、特許文献１の図５を引用したものである。簡略化のために一部の符号を削除している。図８に示すＡ／Ｄ変換器において、上位ビット変換時には階段波状に変化する信号であるＶｃ１を、Ｃ５／Ｃ４のゲインで増幅しているのに対し、下位ビット変換時には傾きがＶｃ１と同一で極性が逆のＶｃ２を、Ｃ６／Ｃ４のゲインで増幅している。このとき、上位変換時単位積分量は、下位変換時単位積分量のＣ５／Ｃ６倍になる。ところが、この容量素子Ｃ５とＣ６は、各列毎に異なる容量素子であるから、容量素子の相対精度が異なることにより、各列ごとにＣ５／Ｃ６はわずかに異なる値となることが考えられる。特に画素サイズの縮小に伴って画素配列の列幅が縮小された場合、その列内に設けることができる容量素子のサイズ、すなわち容量値は小さくなるため、一般に容量素子の相対精度は悪化する。仮に、要求されるリニアリティの精度に対し、この上位変換時単位積分量と下位変換時単位積分量の比の列間誤差が無視できない量になった場合、各列毎に補正係数を格納し、補正演算を実行する必要が生じる。これは、特に変換ビット数が増えた場合にリニアリティ補正処理が非常に大きな負荷となる問題が生じる。
【０００６】
一方、図９は、特許文献２の図６を引用したものである。説明のために新たに符号を付している。図９の構成においては、固定電圧Ｖ＿ＤＥ１またはＶ＿ＤＥ２と演算増幅器Ａｍｐの反転入力端子（−）の電位との電位差と、抵抗Ｒの大きさに基づく電流が抵抗Ｒを流れる。ここで、演算増幅器Ａｍｐの反転入力端子の電位は、仮想接地により理想的には非反転入力端子（＋）の電位と等しくなる。しかしながら、実際の回路においては演算増幅器Ａｍｐを構成する素子の特性が必ずしも理想的なものになっていないので、両入力端子は異なる電位となり、オフセットとして現れる。つまり、演算増幅器Ａｍｐを構成する素子によるオフセットのために理想的な積分が行われなくなる。
【０００７】
Ａ／Ｄ変換器の分解能が高くない場合には理想値からのずれが問題になることはないが、分解能が高くなると、理想値からのずれが無視できなくなり、Ａ／Ｄ変換結果が正しく得られなくなるという問題が生じる。
【０００８】
本発明の固体撮像装置は、上記の課題を解決する固体撮像装置及び当該固体撮像装置を用いた撮像システムを提供するものである。
【課題を解決するための手段】
【０００９】
本発明の１つの側面である固体撮像装置は、アナログ信号を出力する画素を行列状に配列した画素領域と、前記画素領域の前記画素の列に対応して設けられ、前記アナログ信号をデジタル信号にＡ／Ｄ変換する複数のＡ／Ｄ変換回路と、を有し、前記複数のＡ／Ｄ変換回路の各々が、入力選択手段と、増幅器と、前記入力手段に一端が電気的に接続され、前記増幅器に他端が電気的に接続された入力容量と、前記増幅器の入力と出力との間に設けられた帰還容量と、前記増幅器と電気的に接続された比較器とを有し、前記比較器は、前記増幅器の出力信号と比較レベルとを比較する比較器である固体撮像装置であって、前記固体撮像装置は、前記複数の入力選択手段に電気的に接続された参照信号生成回路を有し、前記参照信号生成回路は、単位時間あたり第１の変化量で電位が変化する第１の参照信号と、前記第１の変化量よりも単位時間当たりの電位変化量が小さく前記第１の参照信号とは反対の方向に電位が変化する第２の参照信号を順次供給する回路であり、前記入力選択手段は、対応する列の前記画素が出力する前記アナログ信号の前記入力容量の前記一端への入力と、前記第１の参照信号及び前記第２の参照信号の前記入力容量の前記一端への入力と、を選択して行う手段であることを特徴とする。
また、本発明の他の側面である固体撮像装置の駆動方法は、画素を行列状に配列した画素領域と、前記画素領域の前記画素の列に対応して設けられた複数のＡ／Ｄ変換回路と、を有し、前記Ａ／Ｄ変換回路の各々が、入力選択手段と、増幅器と、前記入力手段に一端が電気的に接続され、前記増幅器に他端が電気的に接続された入力容量と、前記増幅器の入力と出力との間に設けられた帰還容量と、比較器と、を有する固体撮像装置の駆動方法であって、前記入力選択手段が前記画素の出力するアナログ信号を、前記入力容量を介して前記増幅器に与える第１工程と、単位時間あたり第１の変化量で電位が変化する第１の参照信号を前記複数のＡ／Ｄ変換回路の各々の前記入力選択手段に共通して供給し、前記入力選択手段が、前記入力容量を介して前記第１の参照信号を前記増幅器に供給し、前記比較器が前記増幅器の出力する信号と比較レベルの信号とを比較する第２工程と、単位時間あたり前記第１の変化量よりも小さい第２の変化量で、前記第１の参照信号とは反対の方向に電位が変化する第２の参照信号を前記複数のＡ／Ｄ変換回路の各々の前記入力選択手段に共通して供給し、前記入力選択手段が、前記入力容量を介して前記第２の参照信号を前記増幅器に供給し、前記比較器が前記増幅器の出力する信号と比較レベルの信号とを比較する第３工程と、を有し、前記第１工程、前記第２工程、前記第３工程を順に行うことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、Ａ／Ｄ変換器のリニアリティの精度を高くできるとともに、Ａ／Ｄ変換器の分解能を高くしてもオフセットの影響によるＡ／Ｄ変換精度の悪化を低減できる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施例）
本発明を適用できる第１の実施例に係る固体撮像装置について、図を用いて説明する。
【００１２】
まず、図１（ａ）のブロック図を用いて本実施例に係る固体撮像装置の概略を説明する。固体撮像装置１は、画素１００を行列状に配列してなる画素領域を備え、画素１００は図２の等価回路で示す構成となっている。画素１００から出力された信号は、アナログ信号として垂直出力線１０６を介して、各列に設けられた列読み出し回路１２４に入力される。複数の列読み出し回路１２４の各々は積分回路１２５と比較器１２６とを有するＡ／Ｄ変換回路と、上位ビットのＡ／Ｄ変換結果および下位ビットのＡ／Ｄ変換結果を格納するメモリ１３０、１３１とを含む。積分回路１２５には入力容量１０８、スイッチ１０９、増幅器１２０、帰還容量１２１、スイッチ１１０を含む。入力容量はその一方の端子に画素からのアナログ信号及び後述する参照信号生成回路１４０からの参照信号を受け、他方の端子は増幅器１２０の入力端子に接続されている。上位ビットメモリ１３０及び下位ビットメモリ１３１に格納されたＡ／Ｄ変換結果は、列選択スイッチ１１４を介してビット出力線１３６及び１３７に出力され、加算手段である加算回路１３８でＮビットのデジタル信号に合成されたのち、出力される。ここでは加算回路１３８を用いているが、信号の極性によっては減算回路を代わりに用いてもよい。
【００１３】
図２に、画素１００の一例を等価回路で示している。１０１は入射光に応じて光電変換を行い、得られた電荷を蓄積するフォトダイオードであり、そのカソードは、転送ＭＯＳトランジスタ１０２と接続されている。転送ＭＯＳトランジスタ１０２がハイレベルの信号ＰＴＸを受けると、フォトダイオード１０１に蓄積された電荷が増幅ＭＯＳトランジスタ１０４のゲートが接続されたノードに転送される。信号ＰＳＥＬにより選択ＭＯＳトランジスタ１０５が導通すると、増幅ＭＯＳトランジスタ１０４は垂直出力線１０６に設けられた定電流源１０７とでソースフォロワ回路を形成する。これにより増幅ＭＯＳトランジスタ１０４のゲートの電位に応じた電位が信号として垂直出力線１０６に現れる。１０３はリセットＭＯＳトランジスタであり、信号ＰＲＥＳにより導通すると、増幅ＭＯＳトランジスタ１０４のゲートが接続されたノードを電源電圧ＶＤＤにリセットする。
【００１４】
図１（ｂ）の等価回路図と図３（ａ）のタイミングチャートを用いて、本実施例の固体撮像装置の動作を詳細に説明する。各信号パルスの符号は図１（ｂ）、または図２中の各端子の符号と対応している。また、図３には参照信号供給配線１１３に供給される参照信号をランプ信号電圧として示している。さらに、列読み出し回路１２４に含まれる積分回路１２５の出力も併せて示している。なお、図１（ｂ）及び図２に示されているスイッチは、入力される信号がハイレベルでオンすなわち導通状態に、ローレベルでオフすなわち非導通状態になるものとする。また、図中の入力選択スイッチ１１２は、パルスのハイレベル及びローレベルで接続される経路を、それぞれ「Ｈ」及び「Ｌ」で示している。
【００１５】
画素信号の読み出し動作にさきだって、所定の露光時間が経過し、フォトダイオード１０１には光電変換により得られた電荷が蓄積されているものとし、入力選択スイッチ１１２は垂直出力線１０６側に接続された状態にあるとする。ここで、パルスＰＲＥＳ、ＰＴＸ、ＰＳＥＬは垂直走査回路１２３から画素１００に供給される。
【００１６】
まず時刻ｔ１において、画素リセットパルスＰＲＥＳがハイレベルからローレベルとなり、増幅ＭＯＳトランジスタ１０４のゲートのリセット状態が解除される。このとき、ゲート電極に接続された浮遊拡散層（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ；以下、ＦＤ部とする）の容量（以後ＣＦＤとする）には、リセット終了直後、すなわち暗時に対応する電圧が保持される。また、時刻ｔ１では積分開始信号ＥＮＩＴがハイレベルになることでＲＳラッチ１２９がセットされる。
【００１７】
続いて時刻ｔ２において、行選択パルスＰＳＥＬがハイレベルとなると、増幅ＭＯＳトランジスタと定電流源１０７とによって形成するソースフォロワ回路によって、浮遊拡散層に保持された暗時に対応する暗時出力が垂直出力線１０６に現れる。一方、時刻ｔ２にパルスＲＥＳ１がハイレベルとされると、スイッチ１０９がオンするため、各積分回路１２５内の演算増幅器１２０は、電圧フォロワ状態になる。このときの演算増幅器１２０の出力にはそれぞれ固有のオフセット成分が含まれるが、ほぼ基準電圧ＶＣ０Ｒに等しいものとなる。
【００１８】
時刻ｔ３ａにおいて、パルスＲＥＳ１がハイレベルからローレベルとなると、スイッチ１０９はオンからオフとなり、垂直出力線１０６上の暗時出力が入力容量１０８によりクランプされる。
【００１９】
この直後ｔ３ｂにパルスＲＥＳ２がハイレベルからローレベルとなり、スイッチ１１１がオフとなると、暗時出力の成分と演算増幅器１２０のオフセット成分とを含むリセットレベルが接続容量１２７ａに保持される。比較器１２６の正の入力端子（＋）は仮想接地により負の入力端子（−）の電位と等しくなるので、正の入力端子に入力される信号と、比較レベルである、接続容量１２７ｂを介して負の入力端子に入力される信号でとの比較を行うことができる。正の入力端子に入力される信号と負の入力端子に入力される信号との差電圧が正であるときには、正の出力端子からハイレベル、負の出力端子からローレベルを出力するように動作する。逆に、差電圧が負であるときには、負の出力端子からハイレベル、正の出力端子からローレベルを出力するように動作する。
【００２０】
続いて、時刻ｔ４から時刻ｔ５にわたって転送パルスＰＴＸがハイレベルになることによって、転送ＭＯＳトランジスタ１０２がオンとなり、フォトダイオード１０１に蓄積された電荷が増幅ＭＯＳトランジスタ１０４のゲートのノードに転送される。ここで転送される電荷は電子であり、転送された電荷量の絶対値をＱとすると、増幅ＭＯＳトランジスタのゲート電位はＱ／ＣＦＤだけ低下し、これに対応して、垂直出力線１０６の電位も変化し、これを明時出力とする。ソースフォロワ回路のゲインをＧｓｆとすると、垂直出力線電位Ｖｖｌの、暗時出力からの変化分ΔＶｖｌは次式で表される。
【００２１】
【数１】
0005094498.tif 000002
【００２２】
この垂直出力線１０６の電位変化は演算増幅器１２０、入力容量１０８および帰還容量１２１によって構成される反転増幅回路によって増幅され、帰還容量１２１には次式で表される信号Ｖｓが保持される。
【００２３】
【数２】
0005094498.tif 000003
【００２４】
ここでＣ０は入力容量１０８の容量値、Ｃｆは帰還容量１２１の容量値を示している。また、反転増幅回路のゲインは、−Ｃ０／Ｃｆとなる。
【００２５】
次に時刻ｔ６において、信号ＶｓをＡ／Ｄ変換するステップに入る。まず、入力選択スイッチ１１２が、参照信号供給配線１１３側に接続される。参照信号供給配線１１３には、参照信号生成回路１４０から、参照信号である階段状の上位変換用ランプアップ信号が供給される。ここではランプアップ信号として、後述する信号ＡＤＣＫに同期して階段状に信号レベルが単調に変化する信号を用いているが、例えば階段状ではなく滑らかに信号レベルが単調に変化する信号をランプアップ信号として用いても良い。なお、単調に変化するとは、例えば階段状にレベルが上昇する場合に、レベルが低下する方向には変化しないようなことを指す。すなわち、時間に対するレベルの変化がない期間を持っていても良い。参照信号生成回路１４０は、図４のようなスイッチトキャパシタ積分器から成っている。上位ビットの変換時にはパルスＵＳＥＬがハイレベル、ＬＳＥＬがローレベルとなり、ＡＤＣＫの１周期毎に、（Ｃｒ１／Ｃｒ３）・ＶＲＥＦずつ増加するランプアップ信号を発生させる。一方下位ビットの変換時には、パルスＬＳＥＬがハイレベル、パルスＵＳＥＬがローレベルとなり、（Ｃｒ２／Ｃｒ３）・ＶＲＥＦずつ減少する別の参照信号であるランプダウン信号を発生させる。つまり、ランプダウン信号とランプアップ信号とは信号レベルの変化する方向が互いに異なる。また、パルスＲＥＳ１にハイレベルを印加することで、容量Ｃｒ３の電荷をリセットし、初期化することができる。ここで、パルスＲＥＳ１は、列読み出し回路１２４に供給されるパルスＲＥＳ１と同じものが入力される場合を示しているが、参照信号生成回路１４０と列読み出し回路１２４には異なる信号が入力されても良い。ここではランプダウン信号として、信号ＡＤＣＫに同期して階段状に信号レベルが単調に変化する信号を用いているが、例えば階段状ではなく滑らかに信号レベルが単調に変化する信号をランプダウン信号として用いても良い。なお、単調に変化するとは、例えば階段状にレベルが上昇する場合に、レベルが低下する方向には変化しないようなことを指す。すなわち、時間に対するレベルの変化がない期間を持っていても良い。
【００２６】
時刻ｔ６より、上位ビット変換用のランプアップ信号が積分回路１２５に入力されると、積分が開始される。上位ビット変換用のランプアップ信号は、−（Ｃ０／Ｃｆ）のゲインで反転増幅され、結果的にＡＤＣＫの１クロック毎に（Ｃ０／Ｃｆ）・（Ｃｒ１／Ｃｒ３）・ＶＲＥＦずつ積分回路１２５の出力は低下していく。積分回路１２５の出力は、接続容量１２７ａを介して比較器１２６の正の入力端子に入力される。接続容量１２７ａには時刻ｔ３ｂでサンプリングしたリセットレベルが保持されているので、比較器１２６には、積分回路１２５の出力からリセットレベルを差し引いた信号の変動分のみが入力される。つまり、積分回路１２５を構成する素子が理想的なものでなかったとしても、積分回路１２５のオフセット成分は比較器に入力されないので、精度の高いＡ／Ｄ変換を行うことができる。接続容量１２７ａを介して比較器１２６の正の入力端子に入力される信号の変動分は、接続容量１２７ｂを介して比較器１２６の負の入力端子に入力される基準電圧と比較される。そして、積分回路１２６の出力がこのリセットレベルより下回った時点ｔ７でラッチ信号ｌａｔｃｈ１が出力される。ラッチ信号ｌａｔｃｈ１は、上位ビットメモリ１３０に伝達され、上位ビットメモリ１３０には、その時刻に上位ビット用カウンタ１３２から供給されているカウンタ値が取り込まれる。同時に、ラッチ信号ｌａｔｃｈ１はＲＳラッチ１２９のリセット端子にも供給され、積分回路１２５の積分動作を停止させる。このときのカウンタ値をＣＵとすると、積分動作中にＣＵ・（Ｃ０／Ｃｆ）・（Ｃｒ１／Ｃｒ３）・ＶＲＥＦだけ出力が低下しており、残差電圧として、ＣＵ・（Ｃ０／Ｃｆ）・（Ｃｒ１／Ｃｒ３）・ＶＲＥＦ−Ｖｓが帰還容量１２１に保持された状態となる。積分動作が停止する時刻は、各列の画素信号Ｖｓによって異なるが、上位ビットのカウンタは、全部の列の積分動作が終了した後にパルスＵＳＥＬがローレベルとなり停止する。
【００２７】
続いて、時刻ｔ８において、パルスＬＳＥＬがハイレベル、ＵＳＥＬがローレベルとなり、下位ビットのＡ／Ｄ変換を行うステップが開始する。参照信号生成回路１４０からは、上位ビットの変換を行ったときとは極性が逆の、（Ｃｒ２／Ｃｒ３）・ＶＲＥＦずつ減少する下位ビット変換用のランプダウン信号が積分回路１２５に供給される。積分開始信号ＥＮＩＮＴが再び入力され、積分回路１２５での積分動作が開始される。下位ビット変換用のランプダウン信号は−（Ｃ０／Ｃｆ）のゲインで反転増幅され、ＡＤＣＫの１クロック毎に（Ｃ０／Ｃｆ）・（Ｃｒ２／Ｃｒ３）・ＶＲＥＦずつ積分回路１２５の出力は増加していく。比較器１２６において、接続容量１２７ａに保持されたリセットレベルからの積分回路１２５の出力の変動分が、接続容量１２７ｂを介して比較器１２６に入力される基準電圧と比較される。そして積分回路１２５の出力がこの基準電圧を上回った時点ｔ９でラッチ信号ｌａｔｃｈ２が出力される。ラッチ信号ｌａｔｃｈ２は、下位ビットメモリ１３１に伝達され、下位ビットメモリ１３１には、その時刻に下位ビット用カウンタ回路１３３から供給されているカウンタ値が取り込まれる。同時に、ラッチ信号ｌａｔｃｈ２はＲＳラッチ１２９のリセット端子にも供給され、積分回路１２５の積分動作を停止させる。この積分動作の停止は必須ではない。また、この時点で残差は下位変換時単位積分量未満、すなわち１ＬＳＢ相当の積分量未満になっている。
【００２８】
上位変換時単位積分量／下位変換時単位積分量の比は、ＮビットＡ／Ｄを上位Ｎ／２ビット、下位Ｎ／２ビットの２段階でＡ／Ｄ変換する場合、理想的には２＾（Ｎ／２）になっていなければならない。一方、本実施例の回路における上位変換時単位積分量／下位変換時単位積分量の比は次式で決定される。
【００２９】
【数３】
0005094498.tif 000004
【００３０】
すなわち、各列に設けられた容量Ｃ０、Ｃｆの値に関係なく、参照信号生成回路１４０内の容量Ｃｒ１とＣｒ２の比のみによって決定されている。このため、従来問題となっていた列間誤差を低減することが可能となる。一般的に容量素子のサイズが大きくなるほど、すなわち容量値が大きいほど、容量の相対精度は向上する傾向がある。画素ピッチにより制限される列読み出し回路１２４内に設けられた容量Ｃ０、Ｃｆと比べて、参照信号生成回路１４０内に設けられるＣｒ１、Ｃｒ２の方が大容量化しやすく、Ａ／Ｄ変換の精度をさらに高められるという効果がある。
【００３１】
また、Ａ／Ｄの解像度Ｎが比較的小さい場合には、Ｃｒ１、Ｃｒ２を大容量化することで補正を不要にすることもできる。その場合には加算回路１３８において、上位ビットメモリおよび下位ビットメモリに格納されたＡ／Ｄ変換結果をそのまま加算することで、最終的なＮビットのデジタル値が得られる。下位ビット用カウンタ回路１３３がアップカウンタであるならば減算処理を行う。または、下位ビット用カウンタ回路１３３をダウンカウンタで構成しておいて、加算（または減算）回路１３８で加算（または減算）処理を行ってもよい。
【００３２】
また、本実施例に固有な特徴として、画素信号Ｖｓも、列読み出し回路１２４内の積分回路１２５でＣ０／Ｃｆのゲインで増幅されており、ＡＤ変換後の結果にはＣ０／Ｃｆの比の影響はあらわれてこない。すなわち、列間ゲイン誤差の少ない良好な画像信号を得ることができる。
【００３３】
なお、本実施例ではカウンタ回路１３２、１３３を共通としたが、各列ごとに設けても良い。
【００３４】
例えば、上位変換時には上位ビット用カウンタ回路１３２のクロック入力に通常のＡＤＣＫを供給し、下位変換時には下位ビット用カウンタ回路１３３の桁上がり信号を供給するようにすれば、残差の減算処理が可能である。
【００３５】
図３（ａ）では参照信号として、ＡＤＣＫに同期してステップ状に変化する信号を入力したが、例えば図３（ｂ）に示すようなスロープ状に変化する参照信号であってもよい。
【００３６】
（第２の実施例）
本発明を適用できる第２の実施例の固体撮像装置について、図５を用いて説明する。本実施例の固体撮像装置は、比較的解像度の高いカラムＡ／Ｄ形式に好適なものである。図５（ａ）は、概略を示したブロック図であり、図５（ｂ）はその等価回路の一部を示したものである。第１実施例と異なる点は、参照信号生成回路１４０で決定される上位変換時単位積分量／下位変換時単位積分量の比を計測する計測回路１５０と、その計測結果に基づき補正を実施する補正回路１５１が追加されている点である。さらに、下位ビットメモリ１３１ａが第１の実施例の列読み出し回路１２４ではＮ／２ビットだったものが（Ｎ／２）＋１ビットに変更されており、冗長１ビットが追加されている。計測回路１５０は、第１実施例で説明した、画素信号を読み出す列読み出し回路１２４とほぼ同様な構成となっているが、入力選択スイッチ１１２を持たず、参照信号のみが入力されるようになっている。また、上位ビットメモリ１３０が省略されている。さらに、ラッチ信号ｌａｔｃｈ１を発生する回路がなくなり、ラッチ信号ｌａｔｃｈ３を発生させる１ビットカウンタ１５２が新たに追加されている。なお、ここでは画素の構成は第１の実施例で示したものと同じものであるとして説明する。
【００３７】
図６に計測回路１５０を含めた動作タイミングを示す。本実施例において、計測回路１５０は通常の画素信号を読み出す列読み出し回路１２４の動作と並行して、計測を実行する。時刻ｔ１〜ｔ６の間の画素信号読み出しの期間では、計測回路１５０においては、パルスＲＥＳ１による積分回路１２５のリセット動作と、パルスＲＥＳ２による比較器１２６によるリセットレベルのサンプリングのみが行われる。時刻ｔ６において、上位ビット変換用参照信号が入力され、列読み出し回路１２４と同様に積分が開始されるが、１ビットカウンタ１５２により、１クロック後の時刻ｔ１０に積分動作は停止される。したがって、ちょうど上位変換時単位積分量に等しい電荷が帰還容量１２１に保持される。
【００３８】
続いて、時刻ｔ８から始まる下位ビットの変換ステップにおいて、積分された上位変換時単位積分量がＡ／Ｄ変換される。上位変換時単位積分量が、理想値である（Ｎ／２）・ＬＳＢを越えた場合に備えて、下位ビットメモリ１３１ａは列読み出し回路１２４における下位ビットメモリ１３１のＮ／２ビットに冗長１ビットを加えたＮ／２＋１ビットに変更されている。
【００３９】
Ａ／Ｄ変換の結果は、ラッチ信号ｌａｔｈｃｈ２が出力される時刻ｔ９において、下位ビットメモリ１３１ａに書き込まれ、さらに補正回路１５１に入力される。補正回路１５１には、列読み出し回路１２４からの下位ビットをＡ／Ｄ変換した結果が入力され、計測回路１５０からの計測結果に基づいて、補正がなされる。補正後の下位ビットのＡ／Ｄ変換結果は、加算回路１３８において、上位ビットのＡ／Ｄ変換を行った結果と合成され、最終的なＡ／Ｄ変換出力すなわちデジタル出力となる。
【００４０】
本実施例に固有の特徴を説明する。本実施例では計測回路１５０および補正回路１５１によって、参照信号生成回路で発生する上位変換時積分量／下位変換時積分量の比の誤差を計測し、Ａ／Ｄ変換結果に補正を加えることで、よりリニアリティ精度の高いＡ／Ｄ変換出力を得られる。
【００４１】
また、本実施例の固体撮像装置では、列読み出し回路１２４においてＡ／Ｄ変換を行う期間と計測回路１５０が計測を行う計測期間が重なっている。そのため、例えば上位変換時単位積分量／下位変換時単位積分量の比が温度に依存して変化するような場合に温度に依存して現れる影響を逐次補正することができる。したがって、環境の変化に対しても安定してＡ／Ｄ変換を精度良く行うことが可能となる。なお、上位変換時積分量／下位変換時積分量の比の計測は、電源投入直後や、撮像開始の初期に実行することも、もちろん可能であり、上位変換時に積分する積分時間を２クロック以上に伸ばして計測してもよい。
【００４２】
なお、本実施例では、列読み出し回路１２４からのデジタル信号に補正を加えているが、参照信号生成回路１４０に補正を加えるようにすることもできる。例えば図４で示すような回路で構成されている参照信号生成回路１４０において、容量Ｃｒ２あるいはＣｒ１の値を微調整できるようなキャパシタアレイを用意し、その接続を制御することで、上位変換時単位積分量／下位変換時単位積分量の比を補正してもよい。
【００４３】
また、図１（ｂ）や図５に示した構成例において、比較器１２６の負の入力端子には接続容量１２７ｂが接続されている。これは、接続容量１２７ａと等しい容量値を持つもので、正の入力端子との対称性を合わせるために設けられている。したがって、対称性がそれほど求められない場合には接続容量１２７ｂを省略してもよい。
【００４４】
ここでは参照信号としてステップ状に変化するものを例にとって説明したが、第１の実施例と同様に、スロープ状に変化するものであってもよい。
【００４５】
（第３の実施例）
図７は、本発明を適用した前述の各実施形態の固体撮像装置を用いた撮像システム１０００の構成図である。１００１は、レンズのプロテクトとメインスイッチを兼ねるバリア、１００２は、被写体の光学像を固体撮像装置１００４に結像させる光学系であるレンズである。レンズ１００２を通過した光量は、絞り１００３によって可変される。固体撮像装置１００４（上術の各実施形態で説明した固体撮像装置に相当する）は、レンズ１００２により結像された光学像を画像データとして変換する。信号処理部１００７は、固体撮像装置１００４から出力された画像データに対して各種の補正を行ったりデータを圧縮したりする。タイミング発生部１００８は、信号処理部１００７に各種タイミング信号を出力する。なお、１００７、１００８の各回路は固体撮像装置１００４と同一チップ上に形成しても良い。撮像システム１０００は、各種演算と撮像システム１０００の全体を制御する全体制御・演算部１００９、画像データを一時的に記憶するためのメモリ部１０１０や、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１０１１を備える。さらに、画像データの記録又は読み出しを行うための半導体メモリ等が着脱可能な記録媒体１０１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備える。
【００４６】
次に、図７に示す撮像システム１０００の動作について説明する。バリア１００１がオープンされるとメイン電源がオンされ、次に全体制御・演算部１００９などのコントロール系の電源がオンし、さらに、固体撮像装置１００４などの撮像系回路の電源がオンされる。
【００４７】
次に、露光量を制御する動作を行う。全体制御・演算部１００９は絞り１００３を開放にし、このとき固体撮像装置１００４から出力された信号は、信号処理部１００７へ入力される。信号処理部１００７は、その信号を基に、露出を求めるための演算を全体制御・演算部１００９に行わせる。この演算を行った結果により被写体の明るさを判断し、全体制御・演算部１００９は絞りを制御する。この判断は、例えば全体制御・演算部に予め記憶されたデータの比較等によって行うことができる。
【００４８】
次に、固体撮像装置１００４から出力された信号をもとに、高周波成分を取り出し被写体までの距離を求めるための演算を全体制御・演算部１００９で行う。その後、レンズ１００２を駆動し、その状態で合焦しているか否かを判断し、合焦していないと判断したときは、再びレンズ１００２を駆動し測距を行う。この判断は、例えば全体制御・演算部に予め記憶されたデータの比較等によって行うことができる。
【００４９】
そして、合焦していると判断された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された画像信号は、信号処理部１００７で処理された後に全体制御・演算１００９によってメモリ部１０１０に蓄積される。その後、メモリ部１０１０に蓄積されたデータは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して半導体メモリ等の着脱可能な記録媒体１０１２に記録される。また外部Ｉ／Ｆ部１０１３を介して直接コンピュータ等に入力しても良い。
【００５０】
以上で説明した各実施例は、いずれも例示的なものであり、本発明の要旨を逸脱しない範囲で具体的な構成を変更しても良い。
【００５１】
（その他）
上述の実施例において説明した参照信号生成回路１４０は、図４に示した構成のものに限られない。信号レベルの変化する方向が異なる少なくとも２つの参照信号を供給することができれば、その構成は任意である。つまり、３以上の異なる参照信号を生成する回路であっても良い。
【００５２】
また、Ａ／Ｄ変換回路の解像度がＮビットであり、その上位ｍビットを１つの参照信号に基づいてＡ／Ｄ変換し、下位ｎビットとを別の１つの参照信号に基づいてＡ／Ｄ変換動作を行う場合を考える。ここでＮ＝ｍ＋ｎとなる。この時の上位ｍビットをＡ／Ｄ変換するのに用いる参照信号の、単位時間すなわち１ステップ当たりの変化量に対して、下位ｎビットのＡ／Ｄ変換に用いられる参照信号の単位時間当たりの変化量は１／（２＾ｎ）となる。
【００５３】
また、上述の実施例においては、１つの参照信号生成回路が全てのＡ／Ｄ変換器に共通に参照信号を供給する構成のみを示しているが、例えば、複数の参照信号生成回路を設けて、それぞれの参照信号生成回路が異なる複数のＡ／Ｄ変換器に参照信号を供給しても良い。より具体的には、画素の奇数列と偶数列とで接続される参照信号生成回路を異ならせたり、画素領域の左右で接続される参照信号生成回路を異ならせたりすることが考えられる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施例に係る固体撮像装置のブロック図及びその等価回路の一部を示す図
【図２】本発明の第１及び第２の実施例に係る固体撮像装置における単位がその等価回路図
【図３】本発明の第１の実施例に係る固体撮像装置のタイミングチャート
【図４】本発明の第１の実施例に係る参照信号生成回路の等価回路図
【図５】本発明の第２の実施例に係る固体撮像装置のブロック図及びその等価回路の一部を示す図。
【図６】本発明の第２の実施例に係る固体撮像装置のタイミングチャート
【図７】第３の実施例に係る撮像システムの構成例を示す図
【図８】特許文献１に係るＡＤ変換部を示す回路図
【図９】特許文献２の図６を引用した図
【符号の説明】
【００５５】
１００  画素
１０１  フォトダイオード
１０２  転送ＭＯＳトランジスタ
１０３  リセットＭＯＳトランジスタ
１０４  増幅ＭＯＳトランジスタ
１０５  選択ＭＯＳトランジスタ
１０６  垂直出力線
１０７  定電流源
１０８  入力容量（容量値Ｃ０）
１０９  スイッチ
１１０  スイッチ
１１１  スイッチ
１１２  入力選択スイッチ
１１３  参照信号供給配線
１１４  列選択スイッチ
１２０  演算増幅器
１２１  帰還容量（容量値Ｃｆ）
１２３  垂直走査回路
１２４  列読み出し回路
１２５  積分回路
１２６  比較器
１２７ａ  容量
１２７ｂ  容量
１２８  ＡＮＤゲート
１２９  ＲＳラッチ
１３０  上位ビットメモリ
１３１  下位ビットメモリ
１３１ａ  下位ビットメモリ
１３２  上位ビット用カウンタ
１３３  下位ビット用カウンタ
１３６  ビット出力線
１３７  ビット出力線
１３８  加算回路
１４０  参照信号生成回路
１４１  容量（容量値Ｃｒ１）
１４２  容量（容量値Ｃｒ２）
１４３  容量（容量値Ｃｒ３）
１４４  演算増幅器
１５０  計測回路
１５１  補正回路
１０００  撮像システム
１００１  バリア
１００２  レンズ
１００３  絞り
１００４  固体撮像装置
１００７  信号処理部
１００８  タイミング発生部
１００９  全体制御・演算部
１０１０  メモリ部
１０１１  記録媒体制御インターフェース（Ｉ／Ｆ）部
１０１２  記録媒体
１０１３  外部インターフェース（Ｉ／Ｆ）部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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