(57)【特許請求の範囲】
【請求項１】
半導体基板と、上記基板上に配置された第１の導電型のドープされた上層とを有する高密度ＭＯＳゲート型デバイスであって、
上記上層は、上記上層の上面に、第１の導電型の高濃度ドープされたソース領域と、第１の導電型とは反対の第２の導電型のドープされたウェル領域とを有し、
上記上面は、上記ソース領域のコンタクト表面を有し、
当該ＭＯＳゲート型デバイスは更に、上記ソース領域内の窪み部分と、上記上層内の第２の導電型の高濃度ドープされた深いボデー領域とを有し、上記深いボデー領域は上記窪み部分の下にあり、
上記窪み部分は、上記ソース領域の縦方向の表面によって部分的に画成され、且つ当該窪み部分の底に上記深いボデー領域のコンタクト表面を有し、
当該ＭＯＳゲート型デバイスは更に、上記ソース領域の下に、上記ウェル領域より高濃度にドープされた第２の導電型の浅いボデー領域を有し、上記浅いボデー領域は上記ソース領域のコンタクト表面全体の下に形成され、
当該ＭＯＳゲート型デバイスは更に、上記上層内に、絶縁層によって上記上層から離隔された導電材料を有するトレンチゲートを有し、
当該ＭＯＳゲート型デバイスは、パワーＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ、及びＭＯＳ制御サイリスタから成る群から選択される、
ことを特徴とするデバイス。
【請求項２】
上記ソース領域のコンタクト表面と、上記上層の上記上面の上記窪み部分の上記深いボデー領域のコンタクト表面との上にメタルコンタクトを含む、請求項１記載のデバイス。
【請求項３】
上記上層はエピタキシャル層を有し、上記第１の導電型はＮ型であり上記第２の導電型はＰ型であり、上記基板は単結晶シリコンを有し、上記絶縁層は二酸化シリコンを有する、請求項２記載のデバイス。
【請求項４】
上記トレンチゲートの上記導電材料は高濃度ドープされたポリシリコンを有し、インターレベル誘電材料はボロホスホシリケートガラス又はホスホシリケートガラスであり、上記深いボデー領域のコンタクト表面は上記ソース領域のコンタクト表面よりも小さい、請求項１記載のデバイス。
【請求項５】
基板の上層内にゲート用トレンチを形成する工程と、上記上層内にウェル領域を形成する工程と、上記ゲート用トレンチに隣接して上記ウェル領域内にソース領域を形成するよう、上記ウェル領域内に第１の導電型のドーパントを打込む工程と、を含む高密度ＭＯＳゲート型デバイスを製造する方法であって、
上記ソース領域の一部分を選択的にエッチングすることで、深いボデー領域のコンタクト表面となる面を底に有する窪みを形成する工程であり、上記ソース領域のエッチングされない部分はその上面に上記ソース領域のコンタクト表面を有する、工程と、
上記窪みの中に第２の導電型のドーパントを打込むことで、上記窪みの下の上記深いボデー領域を形成すると同時に、上記ソース領域のエッチングされずに残存した部分を介して第２の導電型のドーパントを打ち込むことで、上記ソース領域のコンタクト表面の下且つ上記ソース領域の下の浅いボデー領域を形成する工程と、
を有することを特徴とする方法。
【請求項６】
上記ソース領域のコンタクト表面及び上記深いボデー領域のコンタクト表面の上にメタルコンタクトを形成する工程を有し、上記上層はエピタキシャル層を有し、上記第１の導電型はＮ型であり上記第２の導電型はＰ型であり、上記基板は単結晶シリコンを有し、上記深いボデー領域のコンタクト表面は上記ソース領域のコンタクト表面よりも小さい、ことを特徴とする請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＭＯＳ装置に係わり、特に高密度ＭＯＳゲート型パワーデバイス及びこれを製造する方法に関する。
【０００２】
【従来の技術】
図１４は、既知のトレンチｎ型ＭＯＳＦＥＴデバイス１００を示す略断面図である。この装置は、ゲート誘電体１０９が両壁及び底面に配置されるトレンチ１０８を含むゲート領域を有する。トレンチ１０８は、ゲート電極として機能するポリシリコンで充填される。ソース領域のコンタクトは、ソース領域１０６及びボデー領域１０４の両方に夫々接触するトップメタル１１２を介して達成される。Ｎ＋基板１０１の裏側はドレインとして使用される。
【０００３】
Ｎ＋ソース領域１０６は、トレンチのコーナーまで延在し大きい電界の形成を発生し得るＰウェル領域１０３の中に形成される。Ｐウェル領域１０３の降伏電圧を下げるために作られるＰ＋ボデー打込み物１０４は大きく、従ってデバイス１００の活性領域を減少する。図１４では一つのＭＯＳＦＥＴのみが示されるが、一般的なデバイスは現在工業で使用されるようにセル状又はストライプ状といった様々な形状でこれらＭＯＳＦＥＴが配置されるアレーを含む。
【０００４】
【発明が解決しようとする課題】
図１４に示されるような装置がブロッキング（オフ）状態にあるとき、正の電圧がドレイン端子に印加され、これによってＰウェルとＮドレインとのダイオードを逆方向にバイアスする。ゲート電極に電圧が印加されないときは、ドレイン電極とソース電極との間で電流を流すことを可能にするためのチャネルが存在しない。Ｐウェル／Ｎ−ドレインダイオードが逆方向にバイアスされるため、電界を含む空乏層領域が形成される。この電界は、トレンチの底面のコーナー（点１８）のゲート酸化物とＰウェル領域のシリコンとの界面で最大となる。大きな電界がシリコン−酸化物界面で作られ得る場合、酸化物がキャリアの注入によって帯電され、その降伏電圧を不安定にし、極端な場合では酸化物を破壊しゲートドレイン短絡を発生する。さほど破壊的でない場合では、デバイスのチャネル領域の近傍が局部的にイオン化されることでデバイスの高温時の降伏電圧が減少され、クランプされない誘導スイッチング（ＵＩＳ）能力が低下する。
【０００５】
【課題を解決するための手段】
上記問題を解決するために、Ｐウェル領域の中央の降伏電圧を下げ、インパクトイオン化をデバイスのチャネル及びトレンチコーナーから遠ざける、高濃度な深いＰ＋ボデーが使用される。降伏電圧を下げることで、シリコン−酸化物界面におけるトレンチコーナーでの臨界も低下される。この深いＰ＋ボデー設計を従来デバイスで達成するためには、トレンチ間の真中のＰ＋ボデー域を画成するよう別の臨界アライメントのＰ＋ボデーのフォトレジスト段階が用いられ、又、Ｐ＋ボデーをシリコンの中に深く拡散するよう高い熱量のドライブと組合わされた、より高エネルギーな打込みが用いられる。ドーパントが縦方向に拡散されるとき、ドーパントはその縦方向の深さの８０％といった典型的な比率で横方向にも拡散される。Ｐ＋ボデー領域は高いドーズ濃度で形成されるため、横方向のボデー領域の拡散がデバイスのチャネル領域の中に入ることを防止するようデバイスの寸歩は増加されなくてはならない。仮にＰ＋ドーズが幾らかチャネルに達することが許されるとすれば、デバイスの閾値は使用可能なレベルを超えて増加され得、大きくバラつくことになり得る。要求される高いＰ＋ドーズ及び実際的な打込みエネルギーにおける限界のため、要求されるドライブ熱量を低減し且つ装置の寸法を減少するためにより高いエネルギーの（より深い）Ｐ＋の打込みを使用することは実行可能でない。
【０００６】
本発明の高密度ＭＯＳゲート型デバイスは、半導体基板と基板上に堆積される第１の導電型のドープされた上層とを有する。上層は、第１の導電型の高濃度ドープされたソース領域と第１の導電型とは反対の第２の導電型のドープされたウェル領域とを有する。上層の上面は、ソース領域のコンタクト領域と、上層の中の第２の導電型の高濃度ドープされた深いボデー領域のコンタクト領域を含む窪み部分（リセス部）とを有し、深いボデー領域は窪み部分の下に位置する。デバイスは、上層内に配置され、絶縁層によって上層から離隔された導電材料を含むトレンチゲートを更に有する。
【０００７】
本発明は、半導体基板と、基板上に堆積される第１の導電型のドープされた上層とを有する高密度ＭＯＳゲート型デバイスであって、上層はその上面で第１の導電型の高濃度ドープされたソース領域と第１の導電型とは反対の第２の導電型のドープされたウェル領域とを有し、上層の上面はソース領域のコンタクト領域と、上層の中の第２の導電型の高濃度ドープされた上記深いボデー領域のコンタクト領域を含む窪んだ部分とを有し、深いボデー領域は窪んだ部分の下にあり、又浅いボデー領域はソース領域のコンタクト領域の下にあり、上層には絶縁層によって上層から離隔された導電材料を含むトレンチゲートが配置され、パワーＭＯＳＦＥＴと絶縁ゲート型バイポーラトランジスタとＭＯＳ制御サイリスタとを含む群から選択されることを特徴とする高密度ＭＯＳゲート型デバイスを含む。
【０００８】
本発明は又、基板の上層にトレンチゲートを形成する工程を含み、上層にウェル領域を形成し、トレンチゲートに隣接してウェル領域の中にソース領域を形成するようウェル領域の中に第１の導電型のドーパントを打込む工程を含む高密度ＭＯＳゲート型デバイスを製造する方法であって、ソース領域のエッチングされない部分はソース領域のコンタクト領域を有し、ソース領域の一部分を選択的にエッチングすることでボデー領域のコンタクト領域を有する窪みを形成する工程と、窪みの中に第２の導電型のドーパントを打込むことで上記窪みの下に深いボデー領域を形成する工程と、第２の導電型のドーパントをソース領域のコンタクト領域の中に打込むことでソース領域のコンタクト領域の下に浅いボデー領域を形成する工程とを有する方法を含む。
【０００９】
有利には、高密度ＭＯＳゲート型デバイスを製造する方法は、第１の導電型のドープされた上層を含む半導体基板を設けることを有する。上層の上面に第１の導電型とは反対の第２の導電型のドープされたウェル領域が形成され、高濃度ドープされたソース領域を形成するために第１の導電型のドーパントがそのウェル領域に打込まれる。上面の上に窒化物の層が形成され、窒化物の層及び上層を選択的にエッチングすることで上層内にトレンチが形成される。トレンチの内側は絶縁層で覆われ、トレンチゲートを形成するために導電材料で充填される。窒化物の層が除去され、トレンチゲート及び上層の上面の上にインターレベル誘電材料の層が形成される。インターレベル誘電層が選択的にエッチングされることでソース領域のコンタクト領域が形成される。ソース領域は、ボデー領域のコンタクト領域を有する浅い窪みを形成するために選択的にエッチングされる。第２の導電型のドーパントが、窪みの下に深いボデー領域を形成するよう窪みの中に打込まれる。
【００１０】
【発明の実施の形態】
本発明は、添付図を参照して例によって説明される。
【００１１】
トレンチＭＯＳＦＥＴ装置１００を構築する現在の典型的な手順は最初に、高濃度ドープされたＮ＋基板１０１上に、望ましい降伏電圧のために必要な厚さ及び抵抗率といった特徴を有するＮ−ドープされたエピタキシャル層１０２を堆積する（図１参照）ことである。次に、Ｐウェル領域１０３（図２参照）を形成するためのＰウェル打込みが一面に実施される。
【００１２】
マスクＭを使用するフォトリソグラフィ工程は、Ｐ＋ボデー領域１０４を形成するためにＰウェル領域１０３の中に例えばボロンの選択的な高いドーズのＰ＋打込みを可能にする（図３及び図４参照）。マスクＭの剥離に続き、薄いスクリーン酸化物１０５がウェーハ上に形成され、高い熱量の処理工程がＰ＋ボデー領域１０４及びＰウェル領域１０３を層１０２の中に深くドライブするために使用される（図５参照）。この高熱量処理工程は、高濃度ドープされたＰ＋ボデー領域１０４の横方向拡散をもたらし、如何なる高いＰ＋ドーピングもデバイスチャネルに達すること又それによるデバイス閾値電圧への影響を防止するために、後に形成されるトレンチとの間で更に長い横方向距離を必要とする。この横方向距離の必要性は、デバイス１００の寸法を減少する努力に対して明らかに逆効果である。
【００１３】
ソースマスクＳＭによってＰ＋ボデー領域１０４と整列されるＮ＋ソース領域１０６が、例えばヒ素イオン又はリンイオン及び標準のフォトリソグラフィ工程を用いて選択的に打込まれる（図６参照）。窒化物の層１０７が、その後のトレンチエッチングのためのハードマスクとして機能するよう一面に堆積される（図７参照）。フォトリソグラフィによるトレンチマスクＴＭを使用することで、トレンチ１０８が標準の手順によって画成され、ドライエッチングされる（図８参照）。そして、ゲート誘電体として機能するように、ゲート酸化物１０９がトレンチ１０８内に成長あるいは堆積される（図９参照）。ゲート電極として使用されるべきポリシリコン１１０が、ウェーハ全体に堆積される（図１０参照）。ポリシリコン１１０は、平坦化エッチングを用いてプレーナ表面から除去されるがトレンチの中には残在される（図１１参照）。
【００１４】
一般的にボロホスホシリケートガラス（ＢＰＳＧ）又はホスホシリケートガラス（ＰＳＧ）であるインターレベル誘電材料１１１が、ウェーハ上に堆積され、選択的にエッチングされる（図１２及び１３参照）。従来技術のデバイス１００の加工は、ソース領域のコンタクトとして機能するようメタル１１２をウェ−ハの上面の上に堆積し、ドレインコンタクト（図１４参照）として機能するようウェーハの裏側（図示せず）に堆積することで完了される。
【００１５】
図１乃至図１４の工程によって加工されるデバイスの寸法は、臨界的にアライメントされるフォトレジストによって形成されるＰ＋ボデー領域の、及び更に臨界的にアライメントされるトレンチ、ソース領域及びコンタクト開口部の工程によって実質的に制御される。ミスアライメント耐性のための対策はフォトレジスト工程で成されるべきである。加えて、既知のデバイスはＰ＋ボデー領域を望ましい深さに拡散するために高い熱量の拡散を必要とする。深いボデー領域の形成において、高濃度ドープされたＰ＋ボデー領域がチャネルと接触することを防止するために、更に長い横方向距離を必要とする。ボデー領域がチャネルに達するとき、デバイスの閾値電圧は大きくバラつくことになるか又はデバイスを使用不可能にするほどに高くなる。従って、臨界的フォトレジストのアライメントと深いボデー領域の打込みとの組合わせは、上記説明されたプロセスによって製造されるデバイスの寸法を減少する如何なる努力をも厳密に制約してしまう。
【００１６】
製造されるデバイスの寸法を実質的に減少することを可能にするプロセスは、図１５乃至図３１に示される。プロセスは特定の工程フローで例示される。例えば、ソース及びウェルのドーパントの打込み及びそれらの活性化の順序は、最終的なデバイスの構造及び機能に影響すること無く変更され得る。更に、窒化物の層及びスクリーン酸化物が使用され剥離される順序も変更され得る。窒化物の層はハードマスキング材料として使用されるため、酸化物のような他の材料が同様の目的のために使用され得る。本発明のプロセスは、Ｎチャネル型シリコンデバイスに関して例示されるが、他のデバイス及び他の半導体材料及びドーパントにも適用可能である。デバイスが形成される上層は、エピタキシャル層として説明されるが、上層は基板内に含まれてもよい。説明するデバイスはパワーＭＯＳＦＥＴであるが、他のＭＯＳゲート型デバイス例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴｓ）又はＭＯＳ制御サイリスタも意図して説明する。
【００１７】
基板上にエピタキシャル層１０２を堆積し、続いてスクリーン酸化物１０５の成長及びＰウェル領域１０３（図１５、１６、１７参照）を形成するための打込みといった初期の工程段階は、説明された従来技術（図１、２、３参照）の工程段階と同様である。この時点において、説明された従来技術の工程段階から発展する。Ｐ＋を画成するために、説明された従来技術によって設けられる自己アライメントしないフォトレジスト手順を用いるのではなく、例えばヒ素イオン又はリンイオンのＮ＋の打込みがＮ＋ソース領域２０１を形成するために用いられ、この後窒化物の層２０２が堆積される（図１８及び１９参照）。トレンチ２０３がフォトレジストマスクＴＭによって画成される。窒化物の層２０２及びスクリーン酸化物１０５がハードマスクを形成するためにエッチングされ、トレンチ２０３が層１０２の中までエッチングされる（図２０参照）。ゲート酸化物２０４がトレンチ２０３（図２１参照）内に成長され、この後、ポリシリコン２０５（図２２参照）が堆積される。ゲート酸化物の熱成長もＰウェル領域１０３をドライブする。幾つかの設計又はゲートの酸化中における不十分な熱量によっては、Ｐウェルを望ましい深さまでドライブするために別のＰウェルのドライブ工程を必要とし得る。平坦化を用いることでポリシリコン２０５をトレンチ２０３の中に残在させ、標準のエッチング工程が窒化物の層２０２を除去する（図２３参照）。インターレベル誘電材料２０６が堆積され（図２４参照）、ソース領域２０１にパターン化されたインターレベル誘電体２０７及びコンタクト領域２０８を設けるために標準マスキング技術によって選択的にエッチングされる（図２５参照）。
【００１８】
この時点で、デバイス内に、新規のセルフアライメントされた周期的なＰ＋ボデー領域が形成される。コンタクト領域２０８を横切って配置されるストライプ状のマスクＰＭとして示されるフォトレジスト層が形成される（図２６参照）。パターン化されたインターレベル誘電体２０７及びコンタクト領域２０８によってその平行方向が明確にされるマスクＰＭは、前に形成された層と非臨界的に整列されるため、従来技術の工程とは異なり、デバイスの寸法に影響しない。ウェーハの浅く窪んだ部分を形成するディンプルエッチングが、Ｐ＋コンタクト領域２０９を形成するために実施される（図２７参照）。Ｎ＋ソース領域２０１の一部及びプレーナのＮ＋コンタクト領域２０８はマスクＰＭによって保護され、従ってエッチングされない。標準の方法を用いてマスクＰＭを剥離した後、浅いディンプルエッチングを用いて形成されたコンタクト領域２０９の中に例えばボロンのＰ＋を打込むことは、結果として深いＰ＋ボデー領域２１０を形成する（図２８参照）。選択肢として、深いＰ＋ボデー２１０はマスクＰＭを剥離する前に打込められ得る。Ｐ＋の打込みは、ソース領域のコンタクト領域２０８の下に浅いボデー領域２１１を形成することも結果とする。
【００１９】
従来技術で典型的に用いられるよりも低い熱量の工程、即ち低温及び／又はより短かい時間、がＰ＋の打込みを活性化するためのみに用いられ、ここでは基板の中にＰ＋ボデー領域２１０をより深く拡散する必要がない。本発明のデバイス２００の形成は、デバイスの面上に、夫々Ｎ＋ソース領域２０１及びＰ＋ボデー領域２１０の両方に接触するメタルの層２１２を、又、ドレイン接点を設けるために装置の裏側（図２９参照）にメタルの他の層（図示せず）を堆積することで完了される。
【００２０】
図３０は、本発明のプロセスによって形成されるデバイス２００のＰ＋ボデー領域のコンタクト領域を通る、図２９の断面Ａ−Ａを示し、図３１はデバイス２００のＮ＋ソース領域のコンタクト領域を通る、図２９の断面Ｂ−Ｂを示す図である。深いＰ＋ボデー領域２１０を作るためにＰ＋打込み物が中に形成される、浅くエッチングされたＰ＋ボデー領域のコンタクト領域２０９はＰＭマスクによって保護されるＮ＋ソース領域のコンタクト領域２０８の部分よりも小さいことが好ましい。
【００２１】
【発明の効果】
図１５乃至図３１に例示されるように、高密度トレンチＭＯＳゲート型パワーデバイスを製造するプロセスは、その寸法の実質的な減少を可能にする一方で、深いＰ＋ボデーの設計の利点を保持する。本発明のプロセスにおいてウェーハの面における周期的な浅いディンプルエッチングは、基板の上面の下に望ましい深さの窪みを形成するために実施される。このエッチングはコンタクト開口部に対してセルフアライメントされるため、臨界的アライメントのフォトレジストマスキング段階は必要とされない。面上の窪みのため、Ｐ＋打込み物はシリコンの中に深く打込まれ、その後の低熱量工程はドーパントを活性化するためのみに用いられ、Ｐ＋ボデー領域を基板の中に深く拡散するためには用いられない。ボロンのＰ＋の高いドースがチャネル領域に達することを防止するために必要である横方向距離がより短くてよいため、得られるデバイスは小さく形成され得る。更なる利点は、フォトレジストマスキング工程におけるミスアライメントの耐性に必要とされる如何なる寸法の増加も回避するＰ＋ボデー領域のセルフアライメントである。本発明によって提供されるデバイス寸法の減少は、デバイスの効率性及び電力操作能力を実質的に改善する。
【００２２】
高密度ＭＯＳゲート型デバイスは、半導体基板と基板上に堆積される第１の導電型のドープされた上層とを有する。上層は、第１の導電型の高濃度ドープされたソース領域と、第１の導電型とは反対の第２の導電型のドープされたウェル領域とを有する。上層の上面は、ソース領域のコンタクト領域と、上層の中の第２の導電型の高濃度ドープされた深いボデー領域のコンタクト領域を含む窪み部分とを有する。デバイスは、上層に堆積され、絶縁層によって上層から離隔された導電材料を含むトレンチゲートを更に有する。高密度ＭＯＳゲート型デバイスを製造する方法は、第１の導電型のドープされた上層を含む半導体基板を設けることを有する。上層の上面に第１の導電型とは反対の第２の導電型のドープされたウェル領域が形成され、高濃度ドープされたソース領域を形成するために第１の導電型のドーパントがそのウェル領域に打込まれる。上層の上面の上に窒化物の層が形成され、窒化物の層及び上層を選択的にエッチングすることで上層内にトレンチが形成される。トレンチの内側は絶縁層で覆われ、トレンチゲートを形成するために導電材料で充填される。窒化物の層が除去され、トレンチゲート及び上層の上面の上にインターレベル誘電材料の層が形成される。インターレベル誘電層は選択的にエッチングされることでソース領域のコンタクト領域を形成する。ソース領域は、ボデー領域のコンタクト領域を有する浅い窪みを形成するために選択的にエッチングされる。第２の導電型のドーパントが、窪みの下に深いボデー領域を形成するよう窪みの中に打込まれる。
【図面の簡単な説明】
【図１】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図２】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図３】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図４】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図５】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図６】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図７】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図８】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図９】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図１０】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図１１】  トレンチＭＯＳＦＥＴ装置を製造するための従来技術工程の段階を示す図である。
【図１２】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図１３】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図１４】  トレンチＭＯＳＦＥＴデバイスを製造するための従来技術工程の段階を示す図である。
【図１５】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図１６】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図１７】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図１８】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図１９】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２０】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２１】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２２】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２３】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２４】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２５】  本発明によるＭＯＳゲートデバイスのＰウェル領域、トレンチゲート及びインターレベル誘電体を形成する段階を示す図である。
【図２６】  本発明によって製造されるデバイスのボデー領域及びソース領域の構造の三次元表現を示す図である。
【図２７】  本発明によって製造されるデバイスのボデー領域及びソース領域の構造の三次元表現を示す図である。
【図２８】  本発明によって製造されるデバイスのボデー領域及びソース領域の構造の三次元表現を示す図である。
【図２９】  本発明によって製造されるデバイスのボデー領域及びソース領域の構造の三次元表現を示す図である。
【図３０】  本発明のプロセスによって製造されるデバイスを示す図２９の破線Ａ−Ａに沿った断面図である。
【図３１】  本発明のプロセスによって製造されるデバイスを示す図２９の破線Ｂ−Ｂに沿った断面図である。
【符号の説明】
１０１  基板
１０２  エピタキシャル層
１０３  ウェル領域
２０１  ソース領域
２０４  ゲート酸化物
２０５  ポリシリコン
２０７  インターレベル誘電体
２１０  ボデー領域
２１２  メタルの層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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