(57)【特許請求の範囲】
【請求項１】
入力されたデジタル信号に応じて第１の電流を出力するデジタルアナログ変換部と、
前記第１の電流に応じてミラー電流を生成し、アナログ信号として出力する第１のカレントミラー回路とを備え、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路であって、
前記第１の電流に応じて、第１のミラー電流を生成する第２のカレントミラー回路と、
基準電圧に接続されるとともに、前記第１のミラー電流が入力され、当該第１のミラー電流に応じて、前記第１の電流と等しい第２のミラー電流を前記デジタルアナログ変換部と前記第２のカレントミラー回路の間に生成する第３のカレントミラー回路とを備えたデジタルアナログ変換回路。
【請求項２】
前記第１のカレントミラー回路の入力側トランジスタと、前記第２のカレントミラー回路の入力側トランジスタを共有したことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記第３のカレントミラー回路の入力側トランジスタが前記基準電圧に接続され、出力側トランジスタが前記デジタルアナログ変換部と接続される請求項１または請求項２に記載のデジタルアナログ変換回路。
【請求項４】
前記第２のカレントミラー回路と第３のカレントミラー回路のミラー電流の電流比が略同じである請求項１乃至請求項３のいずれか１項に記載のデジタルアナログ変換回路。
【請求項５】
前記第１、第２のカレントミラー回路が有するトランジスタと、前記第３のカレントミラー回路が有するトランジスタの導電型が異なることを特徴とする請求項１乃至請求項４のいずれか１項に記載のデジタルアナログ変換回路。
【請求項６】
前記第１〜第３のカレントミラー回路が有するトランジスタがＭＯＳ型トランジスタもしくはバイポーラ型トランジスタである請求項１乃至請求項５のいずれか１項に記載のデジタルアナログ変換回路。
【請求項７】
前記デジタルアナログ変換部が、電流セル型の回路もしくはセグメント電流型の回路もしくは電流セル型、セグメント電流型の混載した回路で構成される請求項１乃至請求項６のいずれか１項に記載のデジタルアナログ変換回路。
【請求項８】
入力されたデジタル信号に応じて差動関係にある第１の電流と第２の電流を出力するデジタルアナログ変換部と、
前記第１、第２の電流に応じてミラー電流を生成し、差動アナログ信号として出力する第１、第４のカレントミラー回路とを備え、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路であって、
前記第１の電流に応じて、第１のミラー電流を生成する第２のカレントミラー回路と、
基準電圧に接続されるとともに、前記第１のミラー電流が入力され、当該第１のミラー電流に応じて、前記第１の電流と等しい第２のミラー電流を前記デジタルアナログ変換部と前記第２のカレントミラー回路の間に生成する第３のカレントミラー回路と、
前記第２の電流に応じて、第３のミラー電流を生成する第５のカレントミラー回路と、
基準電圧に接続されるとともに、前記第３のミラー電流が入力され、当該第３のミラー電流に応じて、前記第２の電流と等しい第４のミラー電流を前記デジタルアナログ変換部と前記第５のカレントミラー回路の間に生成する第６のカレントミラー回路と、を備えたデジタルアナログ変換回路。
【請求項９】
前記第１のカレントミラー回路の入力側トランジスタと、前記第２のカレントミラー回路の入力側トランジスタを共有し、
前記第４のカレントミラー回路の入力側トランジスタと、前記第５のカレントミラー回路の入力側トランジスタを共有し、たことを特徴とする請求項８に記載のデジタルアナログ変換回路。
【請求項１０】
前記第３のカレントミラー回路の入力側トランジスタが前記基準電圧に接続され、出力側トランジスタが前記デジタルアナログ変換部と接続され、
前記第６のカレントミラー回路の入力側トランジスタが前記基準電圧に接続され、出力側トランジスタが前記デジタルアナログ変換部と接続される請求項８または請求項９に記載のデジタルアナログ変換回路。
【請求項１１】
前記第３、第６のカレントミラー回路の入力側トランジスタが前記基準電圧を供給する同一の端子に接続される請求項１０に記載のデジタルアナログ変換回路。
【請求項１２】
前記第３、第６のカレントミラー回路の入力側トランジスタが、それぞれ前記基準電圧を供給する第１の端子、第２の端子に接続される請求項１０に記載のデジタルアナログ変換回路。
【請求項１３】
前記第２のカレントミラー回路と第３のカレントミラー回路のミラー電流の電流比が略同じであり、
前記第５のカレントミラー回路と第６のカレントミラー回路のミラー電流の電流比が略同じである請求項８乃至請求項１２のいずれか１項に記載のデジタルアナログ変換回路。
【請求項１４】
前記第１、第２、第４、第５のカレントミラー回路が有するトランジスタと、前記第３、第６のカレントミラー回路が有するトランジスタの導電型が異なることを特徴とする請求項８乃至請求項４１３のいずれか１項に記載のデジタルアナログ変換回路。
【請求項１５】
前記第１〜第６のカレントミラー回路が有するトランジスタがＭＯＳ型トランジスタもしくはバイポーラ型トランジスタである請求項８乃至請求項１４のいずれか１項に記載のデジタルアナログ変換回路。
【請求項１６】
前記デジタルアナログ変換部が、電流セル型の回路もしくはセグメント電流型の回路もしくは電流セル型、セグメント電流型の混載した回路で構成される請求項８乃至請求項１５のいずれか１項に記載のデジタルアナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路に関するものである。
【背景技術】
【０００２】
ＵＷＢ（Ultra Wide Band：超広帯域無線通信）の受信機等のブロック図を図１１に示す。まず、アンテナ１で受信された信号は、バンドパスフィルタＢＰＦ２で周波数帯域の選択をされ、ローノイズアンプＬＮＡ３で増幅される。増幅された信号は直交復調部４で復調されベースバンド信号としてローパスフィルタＬＰＦ５へ送られる。ローパスフィルタＬＰＦ５で高周波成分を除去された後、信号は可変利得アンプＶＧＡ６により所定の信号レベルまで増幅される。この可変利得アンプＶＧＡ６は、アンテナ部１での信号の受信強度に応じて、ゲインを調節する。
【０００３】
このような受信機等に使用される可変利得アンプＶＧＡ（Variable Gain Amplifier）は、一般的に高利得をもつため、素子のばらつきにより大きなオフセットが発生する。特にＵＷＢの受信機では、ＶＧＡで発生したオフセットが残留した場合、通信距離の劣化など、受信特性に影響があるため、オフセット電圧を除去する必要がある。オフセット電圧を除去する方法の一つとして、デジタルアナログ変換回路（以下、ＤＡＣと称す）を利用した方法がある。ＤＡＣは、デジタル量をアナログ量に変換する回路である。ＤＡＣは、入力されるデジタル量に対応したアナログ量を正確に出力することが求められる。また、ＤＡＣの出力方式には、電流出力型と電圧出力型がある。
【０００４】
以下に、図１２を用いて従来の電流出力型のＤＡＣ１０を示す。ＤＡＣ１０は、デジタルアナログ変換部２０と、カレントミラー回路３０からなる。
【０００５】
デジタルアナログ変換部２０は、基準電流源２１と、複数のスイッチＳ２２〜Ｓ２９と、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２９からなる。スイッチＳ２２〜Ｓ２９はＤＡＣ１０に入力されるデジタルコードに応じてオン、オフされる。基準電流源２１は、電源電圧端子ＶＤＤ（供給電圧ＶＤＤ）とトランジスタＭＮ２１間に接続され、定電流Ｉ４をトランジスタＭＮ２１へ供給する。トランジスタＮＭ２２〜ＭＮ２９は、ドレインがスイッチＳ２２〜Ｓ２９、ソースが接地端子ＧＮＤ、ゲートが基準電流源２１に接続される。よって、トランジスタＭＮ２２からＭＮ２９は、トランジスタＭＮ２１を入力トランジスタとしたカレントミラー回路となっている。よって、トランジスタＭＮ２２からＭＮ２９は、定電流Ｉ４に応じた一定のソース電流をそれぞれ流すことになる。
【０００６】
なお、スイッチＳ２２〜Ｓ２９の上方に示す、×１、×２、×４・・・の数字は、トランジスタＭＮ２２が流す電流の何倍かを示している。よって、例えばトランジスタＭＮ２３はトランジスタＭＮ２２が流す電流の２倍、トランジスタＭＮ２４はトランジスタＭＮ２２が流す電流の４倍の電流を流すことになる。これは、トランジスタのゲート幅Ｗを調整することで行われる。また、この電流量の比が、入力デジタルコードのビットごとの桁重みとなる。
【０００７】
カレントミラー回路３０は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２からなる。トランジスタＭＰ３１、ＭＰ３２は、トランジスタＭＰ３１を入力トランジスタとしたカレントミラーを構成する。よって、トランジスタＭＰ３１に流れる電流Ｉ１応じたカレントミラー電流Ｉ２が、トランジスタＭＰ３２から出力される。
【０００８】
ここで、ＤＡＣ１０にデジタルコード信号が入力され、そのデジタルコードに応じて、デジタルアナログ変換部２０のスイッチＳ２２〜Ｓ２９がオン、オフされる。このとき、オン状態のスイッチに接続されるトランジスタＭＮ２２〜ＭＮ２９に電流が流れる。各オン状態のスイッチに接続されたトランジスタには、前述したようにデジタルコードのビットの桁重みに応じた量の電流が流れる。このため、デジタルコードに応じてオンになったスイッチに接続されたトランジスタに流れる電流の合計がデジタルアナログ変換部２０から出力される。この合計された電流が上述した電流Ｉ１となり、電流Ｉ１に応じたミラー電流Ｉ２が出力端子４０からＤＡＣ１０の出力アナログ信号として出力される。
【０００９】
ここで、図１２中のノードＰの電位は以下のような式で表すことができる。
【数１】
0004960216.tif 000002
ここで、式（１）のＶ（Ｐ）はノードＰの電位、ＶＤＤは電源電圧、ＶＴＰはＰＭＯＳトランジスタのしきい値電圧、ＩＭＰ３１はトランジスタＭＰ３１のソースドレイン電流、ＫＰはＰＭＯＳトランジスタのキャリア移動度（μＰ）とゲート酸化膜の容量（Ｃｏｘ）の積、ＬＭＰ３１はトランジスタＭＰ３１のゲート長、ＷＭＰ３１はトランジスタＭＰ３１のゲート幅である。
【００１０】
式（１）において、変数はＩＭＰ３１である。これは、電流ＩＭＰ３１は、電流Ｉ１と同じであるため、入力デジタルコードに応じて、電流ＩＭＰ３１が変化するからである。
【００１１】
更に、一般的にトランジスタの電流は以下のような式に表すことができる。
【数２】
0004960216.tif 000003
ここで、式（２）のＩＤＳはドレインソース電流、ＫはＰＭＯＳもしくはＮＭＯＳトランジスタのキャリア移動度とゲート酸化膜の容量の積、Ｗはトランジスタのゲート幅、Ｌはトランジスタのゲート長、ＶＧＳはゲートソース電圧、ＶＴはトランジスタのしきい値電圧である。しかし、式（２）は、厳密には以下に示す式（３）のように（１＋λＶＤＳ）の項が存在する。
【数３】
0004960216.tif 000004
この（１＋λＶＤＳ）の項があるため、ＶＤＳが変動すると電流ＩＤＳも変動する。この変動をアーリー効果という。
【００１２】
ここで、式（１）からわかるようにノードＰの電位Ｖ（Ｐ）は、ＩＭＰ３１（＝Ｉ１）により変動する。この電位Ｖ（Ｐ）の変動は、トランジスタＭＮ２２〜ＭＮ２９において、式（３）のＶＤＳの変動となりＩＤＳが変動する。よって、各入力デジタルコードのビットごとの桁重みバランスが崩れてしまい、デジタルアナログ変換の線形性の劣化する問題が生じる。なお、この線形性の劣化を表す指標として、ＩＮＬ（Ｉｎｔｅｇｒａｌ  ｎｏｎ  Ｌｉｎｅａｒｉｔｙ）やＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ  ｎｏｎ  Ｌｉｎｅａｒｉｔｙ）がある。
【００１３】
ここで、特許文献１にカレントミラー回路のカレントミラー比の精度の向上を目的とした技術が開示されている。しかし、特許文献１の回路構成ではデジタルアナログ変換部（Ｄ／Ａ変換部）とカレントミラー（ＣＭ）間のノードの電圧が変動してしまい、上述したアーリー効果により、デジタルアナログ変換の線形性が劣化する問題が生じる。
【特許文献１】特開２００２−９６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、入力デジタルコードに応じてカレントミラー回路３０の入力トランジスタに流れる電流ＩＭＰ３１が変化する。この電流の変化によりデジタルアナログ変換部２０の出力点、つまりノードＰの電位が変動する。この電位の変動は、デジタルアナログ変換部２０を構成するトランジスタのアーリー効果により、トランジスタのドレインソース電流ＩＤＳを変動させるため、デジタルアナログ変換部２０の出力する電流のビットごとの桁重みバランスを崩してしまう。このことにより、ＤＡＣ１０のデジタルアナログ変換の線形性が劣化する問題が生じる。また、特許文献１の回路においても同様の問題が生じる。
【課題を解決するための手段】
【００１５】
本発明の一態様は、入力されたデジタル信号に応じて第１の電流を出力するデジタルアナログ変換部と、前記第１の電流に応じてミラー電流を生成し、アナログ信号として出力する第１のカレントミラー回路とを備え、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路であって、前記第１の電流に応じて、第１のミラー電流を生成する第２のカレントミラー回路と、基準電圧に接続されるとともに、前記第１のミラー電流が入力され、当該第１のミラー電流に応じて、前記第１の電流と等しい第２のミラー電流を前記デジタルアナログ変換部と前記第２のカレントミラー回路の間に生成する第３のカレントミラー回路とを備えたデジタルアナログ変換回路である。
【００１６】
本発明にかかるデジタルアナログ変換回路によれば、基準電圧と等しい電圧が第３のカレントミラー回路とデジタルアナログ変換部との間に生成できる。
【００１７】
本発明の別の態様は、入力されたデジタル信号に応じて差動関係にある第１の電流と第２の電流を出力するデジタルアナログ変換部と、前記第１、第２の電流に応じてミラー電流を生成し、差動アナログ信号として出力する第１、第４のカレントミラー回路とを備え、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路であって、前記第１の電流に応じて、第１のミラー電流を生成する第２のカレントミラー回路と、基準電圧に接続されるとともに、前記第１のミラー電流が入力され、当該第１のミラー電流に応じて、前記第１の電流と等しい第２のミラー電流を前記デジタルアナログ変換部と前記第２のカレントミラー回路の間に生成する第３のカレントミラー回路と、前記第２の電流に応じて、第３のミラー電流を生成する第５のカレントミラー回路と、基準電圧に接続されるとともに、前記第３のミラー電流が入力され、当該第３のミラー電流に応じて、前記第２の電流と等しい第４のミラー電流を前記デジタルアナログ変換部と前記第５のカレントミラー回路の間に生成する第６のカレントミラー回路と、を備えたデジタルアナログ変換回路である。
【発明の効果】
【００１８】
本発明にかかるデジタルアナログ変換回路によれば、デジタルアナログ変換の線形性の劣化を抑えることができる。
【発明を実施するための最良の形態】
【００１９】
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかるデジタルアナログ変換回路１００の構成の一例を示す。
【００２０】
図１に示すように、デジタルアナログ変換回路１００は、デジタルアナログ変換部１２０と、出力段カレントミラー回路１３０とを有する。デジタルアナログ変換部１２０と出力段カレントミラー回路１３０はノードＰで接続されている。
【００２１】
デジタルアナログ変換部１２０は、デジタルコードが入力されると、そのデジタルコードに応じた電流量の電流を出力段カレントミラー回路１３０へ出力する。ここでは、８ビットのデジタルコードが入力されるものとする。デジタルアナログ変換部１２０は、基準電流源２１と、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２９と、スイッチＳ２２〜Ｓ２９を有する。基準電流源２１は、電源電圧端子ＶＤＤ（供給電圧ＶＤＤ）とトランジスタＭＮ２１間に接続され、定電流Ｉ４をトランジスタＭＮ２１へ供給する。トランジスタＭＮ２１は、ドレインとゲートが基準電流源２１、ソースが接地端子ＧＮＤに接続される。
【００２２】
スイッチＳ２２〜Ｓ２９は、一方の端子がノードＰに接続され、他方の端子がそれぞれトランジスタＮＭ２２〜ＭＮ２９のドレインに接続される。スイッチＳ２２〜Ｓ２９は、上記入力デジタルコードに応じて、オン、オフされる。例えば、上記入力デジタルコードが「０」のときスイッチオフ、デジタルコードが「１」のときスイッチオンとなる。よってこのとき、入力デジタルコードのＬＳＢ（least significant bit：最下位ビット）をスイッチＳ２２、ＭＳＢ（most significant bit：最上位ビット）をスイッチＳ２９が対応している場合、ＭＳＢ＿ＦＩＲＳＴとするとデジタルコード「１１０００００１」が入力されると、スイッチＳ２２、Ｓ２８、Ｓ２９がオンになる。
【００２３】
トランジスタＮＭ２２〜ＭＮ２９のそれぞれは、ドレインがスイッチＳ２２〜Ｓ２９の他方の端子、ソースが接地端子ＧＮＤ、ゲートが基準電流源２１に接続される。よって、トランジスタＭＮ２２からＭＮ２９は、トランジスタＭＮ２１を入力トランジスタとしたカレントミラー回路となっている。よって、トランジスタＭＮ２２からＭＮ２９は、接続されるスイッチがオンになった場合に、定電流Ｉ４に応じた一定のソース電流をそれぞれ流すことになる。
【００２４】
トランジスタＭＮ２２〜ＭＮ２９の電流が流れる電流路上に示す「×１」「×２」・・・「×６４」「×１２８」は、トランジスタＭＮ２２〜ＭＮ２９に流れる電流量を示している。よって、例えば、スイッチＳ２３がオンになることでトランジスタＭＮ２３に流れる電流量は、スイッチＳ２２がオンになることでトランジスタＭＮ２２に流れる電流量の２倍となる。同様に、スイッチＳ２９がオンになることでトランジスタＭＮ２９に流れる電流量は、スイッチＳ２２がオンになることでトランジスタＭＮ２２に流れる電流量の１２８倍となる。この電流量の比が入力デジタルコードの桁の重み付けに対応する。この電流量の比は各トランジスタのゲート幅の比を調整して設計するなどして実現している。
【００２５】
出力段カレントミラー回路１３０は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３３とを有する。トランジスタＭＰ３１は、ソースが電源電圧端子ＶＤＤ、ドレインとゲートがノードＲに接続される。トランジスタＭＰ３２は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子４０、ゲートがノードＲに接続される。トランジスタＭＰ３３は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＳ、ゲートがノードＲに接続される。トランジスタＭＮ３１は、ドレインがノードＲ、ソースがノードＰ、ゲートがノードＳに接続される。トランジスタＭＮ３３は、ドレインとゲートがノードＳ、ソースが基準電圧端子５０に接続される。基準電圧端子５０には基準電圧Ｖｒｅｆが供給されている。
【００２６】
トランジスタＭＰ３２、ＭＰ３３は、トランジスタＭＰ３１を入力トランジスタとした第１、第２のカレントミラー回路となっている。また、トランジスタＭＮ３１は、トランジスタＭＮ３２を入力トランジスタとした第３のカレントミラー回路となっている。よって、トランジスタＭＰ３１に電流Ｉ１（第１の電流）が流れると、電流Ｉ１に応じたミラー電流Ｉ３（第２のミラー電流）がトランジスタＭＰ３３に流れる。同様に、電流Ｉ１に応じたミラー電流Ｉ２（第１のミラー電流）がトランジスタＭＰ３２に流れる。この電流Ｉ２が出力端子４０からＤＡＣ１００の出力電流として出力される。
【００２７】
ここで、トランジスタＭＰ３１、ＭＰ３２、ＭＰ３３のゲート幅Ｗとゲート長ＬをそれぞれＷＭＰ３１、ＬＭＰ３１、ＷＭＰ３２、ＬＭＰ３２、ＷＭＰ３３、ＬＭＰ３３とし、トランジスタＭＮ３１、ＭＮ３３のゲート幅Ｗとゲート長ＬをそれぞれＷＭＮ３１、ＬＭＮ３１、ＷＭＮ３３、ＬＭＮ３３とする。
【００２８】
本実施の形態１では、ＷＭＰ３１／ＬＭＰ３１とＷＭＰ３２／ＬＭＰ３２の比をＣとなるようトランジスタを形成する。更にＷＭＮ３１／ＬＭＮ３１とＷＭＮ３３／ＬＭＮ３３の比もＣとなるようトランジスタを形成する。このとき、この条件下では上記電流Ｉ１とＩ３の関係は、Ｉ１／Ｉ３＝Ｃとなる。
【００２９】
以上のような構成の出力段カレントミラー回路１３０の回路動作の説明を以下に示す。まず、ノードＰにデジタルアナログ変換部１２０から入力デジタルコードに応じた電流が出力される。この電流は上述した電流Ｉ１となる。このため、トランジスタＭＰ３１には、電流Ｉ１に応じたゲートソース間電圧ＶｇｓＭＰ３１が発生する。トランジスタＭＰ３３とトランジスタＭＰ３１は、トランジスタＭＰ３１を入力トランジスタとするカレントミラー回路を構成する。よって、電流Ｉ１に応じた、つまり、ゲート電圧ＶＤＤ−ＶｇｓＭＰ３１に応じたミラー電流Ｉ３がトランジスタＭＰ３のソースドレイン間に流れる。上述したようにトランジスタＭＰ３１とＭＰ３３のゲート幅Ｗ／ゲート長Ｌの比がＣであるため、電流Ｉ３は、Ｉ３＝Ｉ１／Ｃとなる。
【００３０】
トランジスタＭＰ３３とトランジスタＭＮ３３は、同一電流経路上にあるため、トランジスタＭＮ３３にも電流Ｉ３が流れる。トランジスタＭＮ３３には、上記電流Ｉ３に応じたゲートソース間電圧ＶｇｓＭＮ３３が発生する。トランジスタＭＮ３３とトランジスタＭＮ３１は、トランジスタＭＮ３３を入力トランジスタとするカレントミラー回路を構成する。よって、電流Ｉ３に応じたミラー電流がトランジスタＭＮ３１のドレインソース間に流れる。上述したようにトランジスタＭＮ３１とＭＮ３３のゲート幅Ｗ／ゲート長Ｌの比もＣとなっているため、結局、このトランジスタＭＮ３１に流れるミラー電流は、トランジスタＭＰ３１を流れる電流Ｉ１と等しくなる。なお、この電流Ｉ１がデジタルアナログ変換部１２０へ供給される。
【００３１】
電流Ｉ３は、電流Ｉ１に応じた、つまり、トランジスタＭＰ３３のゲートソース間電圧により決まり、トランジスタＭＮ３１に流れる電流Ｉ１は、電流Ｉ３に応じた、つまり、トランジスタＭＮ３３のゲートソース間電圧により決まる。このことから、トランジスタＭＮ３３のゲートソース間電圧ＶｇｓＭＮ３３と、トランジスタＭＮ３１のゲートソース間電圧ＶｇｓＭＮ３１が等しくなることがわかる。これは、トランジスタＭＰ３１とＭＰ３３のゲート幅Ｗ／ゲート長Ｌの比と、トランジスタＭＮ３１とＭＮ３３のゲート幅Ｗ／ゲート長Ｌの比が共にＣであることから成り立つ。
【００３２】
トランジスタＭＮ３３のソースは基準電圧端子５０に接続されている。このため、トランジスタＭＮ３３のソース電圧は、基準電圧Ｖｒｅｆとなる。また、トランジスタＭＮ３３には、上記電流Ｉ３に応じたゲートソース間電圧ＶｇｓＭＮ３３が発生する。このため、ノードＳの電位は、ＶｇｓＭＮ３３＋Ｖｒｅｆとなっている。ここで、トランジスタＭＮ１とトランジスタＭＮ３のゲートはノードＳに共通接続されている。このため、トランジスタＭＮ３１のゲート電圧もＶｇｓＭＮ３３＋Ｖｒｅｆとなっている。よって、上述したようにトランジスタＭＮ３１とＭＮ３３のゲートソース間電圧ＶｇｓＭＮ３１とＶｇｓＭＮ３３は等しいため、トランジスタＭＮ３１のソース電圧はＶｒｅｆとなる。つまり、ノードＰの電圧がＶｒｅｆとなる。
【００３３】
以上の内容を式で表すと以下のように示される。ここで、トランジスタＭＰ３１のゲート幅をＷＭＰ３１、ゲート長をＬＭＰ３１、トランジスタＭＰ３３のゲート幅をＷＭＰ３３、ゲート長をＬＭＰ３３、トランジスタＭＮ３１のゲート幅をＷＭＮ３１、ゲート長をＬＭＮ３１、トランジスタＭＮ３３のゲート幅をＷＭＮ３３、ゲート長をＬＭＮ３３とする。トランジスタＭＰ３１、ＭＰ３３、ＭＮ３１、ＭＮ３３を流れる電流をＩＭＰ３１、ＩＭＰ３３、ＩＭＮ３１、ＩＭＮ３３とする。但し、Ｉ１＝ＩＭＰ３１＝ＩＭＮ３１、Ｉ３＝ＩＭＰ３３＝ＩＭＮ３３である。ノードＲ、ノードＳ、ノードＰの電位をＶ（Ｒ）、Ｖ（Ｓ）、Ｖ（Ｐ）とする。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのキャリア移動度μｐ、μｎとゲート酸化膜の容量Ｃｏｘの積をＫＰ、ＫＮとする。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのしきい値電圧をＶＴＰ、ＶＴＮとする。
【００３４】
まず、トランジスタＭＰ３１とＭＰ３３のゲート幅Ｗ／ゲート長Ｌの比と、トランジスタＭＮ３１とＭＮ３３のゲート幅Ｗ／ゲート長Ｌの比が共にＣであるため、式（４）のようになる。
【数４】
0004960216.tif 000005
ノードＲとノードＳの電位は、式（５）、式（６）となる。
【数５】
0004960216.tif 000006
【数６】
0004960216.tif 000007
式（４）と、トランジスタＭＰ３１とＭＰ３３、トランジスタＭＮ３１とＭＮ３３のカレントミラー構成の関係から、式（７）となる。
【数７】
0004960216.tif 000008
トランジスタＭＮ３１のゲート電圧は、ノードＳの電位Ｖ（Ｓ）である。よって、トランジスタＭＮ３１のソースドレイン間電流ＩＭＮ３１は、Ｖ（Ｓ）、Ｖ（Ｐ）を用いて式（８）のようになる。
【数８】
0004960216.tif 000009
式（６）、式（７）と使って、式（８）を整理すると、式（９）のようになる。
【数９】
0004960216.tif 000010
以上から本実施の形態１の出力段カレントミラー回路１３０により、ノードＰの電位、つまりデジタルアナログ変換部１２０の電流出力点の電位をＶｒｅｆに固定できることがわかる。このことは、入力デジタルコードにより、デジタルアナログ変換部から出力される電流が変化しても、ノードＰの電位が変化しないことを意味する。よって、従来で課題となっていたノードＰの電位が変動によるアーリー効果で、デジタルアナログ変換部を構成するトランジスタのビットごとの桁重みバランスを崩してしまう問題を解消することができる。また、この基準電圧端子５０から供給するＶｒｅｆを変えることで、ノードＰの電圧も変えることができる。
【００３５】
なお、本実施の形態１の出力段カレントミラー回路１３０は、電流出力型のＤＡＣ全てに適用可能であり、この出力段カレントミラー回路１３０によって、デジタルアナログ変換部の電流出力点（ノードＰ）の電圧を一定の値に固定できる。以下に、出力段カレントミラー回路１３０に接続されるデジタルアナログ変換部のバリエーションの回路構成を示す。
【００３６】
まず、図２にセグメント電流型ＤＡＣのデジタルアナログ変換部１２１を有するＤＡＣ１００を示す。デジタルアナログ変換部１２１は、基準電流源２１と、ＮＭＯＳトランジスタＭＮ２１、ＭＮ４０と、スイッチＳ３２〜Ｓ３９を有する。基準電流源２１は、電源電圧端子ＶＤＤ（供給電圧ＶＤＤ）とトランジスタＭＮ２１間に接続され、定電流Ｉ４をトランジスタＭＮ２１へ供給する。トランジスタＭＮ２１は、ドレインとゲートが基準電流源２１、ソースが接地端子ＧＮＤに接続される。
【００３７】
スイッチＳ３２〜Ｓ３９は、それぞれａ、ｂ、ｃ端子の３つの端子を有しており、入力デジタルコードに応じてａ端子、ｂ端子のどちらか一方がｃ端子と接続される。例えば、入力デジタルコードのＬＳＢをスイッチＳ３２、ＭＳＢをスイッチＳ３９が対応している場合、デジタルコード「１１０００００１」が入力されると、スイッチＳ３２、Ｓ３８、Ｓ３９のｂ端子とｃ端子が接続され、その他のスイッチはａ端子とｃ端子が接続される。スイッチＳ３２〜Ｓ３９のそれぞれのａ端子が基準電圧Ｖｒｅｆを供給する基準電圧端子５１に接続される。なお、このａ端子には基準電圧端子５０と同じ電圧が供給されればよいため、ａ端子と基準電圧端子５０が直接接続されてもよい。ｂ端子はノードＰと接続される。ｃ端子はトランジスタＭＮ４０のドレインと接続される。
【００３８】
トランジスタＮＭ４０は、ドレインがスイッチＳ３２〜Ｓ３９のｃ端子、ソースが接地端子ＧＮＤ、ゲートが基準電流源２１に接続される。このため、トランジスタＭＮ４０は、トランジスタＭＮ２１を入力トランジスタとしたカレントミラー回路となっている。よって、トランジスタＭＮ４０は、定電流Ｉ４に応じた一定のソース電流をミラー電流として流すことになる。
【００３９】
ここで、セグメント電流型ＤＡＣのデジタルアナログ変換部１２１では、電流源として１個のトランジスタＭＮ４０で、ノードＰに出力する電流を生成している。このため、入力デジタルコードの桁の重み付けに対応する各スイッチに流れる電流量は、各スイッチが有するオン抵抗の比で生成する。例えば、スイッチＳ３２が有するオン抵抗の抵抗値をＲとすると、スイッチＳ３３の抵抗値をＲ／２、スイッチＳ３４の抵抗値をＲ／４などとする。
【００４０】
基準電圧Ｖｒｅｆを供給する基準電圧端子５１は、各スイッチのｂ端子とｃ端子の接続状態がａ端子とｃ端子の接続に切り替わったときの、この切り替わったスイッチ以外のスイッチに流れる電流が変化するのを防ぐ。例えば、この基準電圧端子５１により、基準電圧Ｖｒｅｆがスイッチのａ端子に供給されないと、ｃ端子とｂ端子に接続されているスイッチの数が変化しても、トランジスタＭＮ４０は上記のように一定電流を流そうとするため、ｃ端子とｂ端子に接続されているスイッチに流れる電流が変化してしまう。このため、各スイッチに流れる電流量に対して付けられた桁の重み付けが変化し、デジタルアナログ変換の線形性が劣化してしまう。よって、基準電圧端子５０及びノードＰと同じ電圧であるＶｒｅｆを供給する基準電圧端子５１を各スイッチのａ端子と接続することでデジタルアナログ変換の線形性が劣化を防止している。
【００４１】
ここで、図１のデジタルアナログ変換部１２０のような回路構成を有するＤＡＣを電流セル型ＤＡＣといい、図２のデジタルアナログ変換部１２１のような回路構成を有するＤＡＣをセグメント電流型ＤＡＣという。セグメント電流型ＤＡＣは、デジタルアナログ変換部に流れる電流が少なくてすむため、電流セル型ＤＡＣより省電力であるメリットがある。ただし、デジタルアナログ変換部の電流出力点（ノードＰ）の電圧の変動による線形性の影響が、電流セル型ＤＡＣより大きい。このため、図２のように、本実施の形態１の出力段カレントミラー回路１３０を、セグメント電流型ＤＡＣに用いるとノードＰの電圧を固定できるため、デジタルアナログ変換の線形性の特性の改善効果がより大きくなる。
【００４２】
また、図３に示すように、ＤＡＣ１００が、セグメント電流型と電流セル型の両方の回路構成を有したデジタルアナログ変換部１２２を有してもよい。図３に示すように、デジタルアナログ変換部１２２は、基準電流源２１と、ＮＭＯＳトランジスタＭＮ２１、ＭＮ４１〜ＭＮ４５と、スイッチＳ３２〜Ｓ３９を有する。スイッチＳ３２〜Ｓ３５とトランジスタＭＮ４１がセグメント電流型の回路１４１、スイッチＳ３６〜Ｓ３９とトランジスタＭＮ４２〜ＭＮ４５が電流セル型の回路１４２を構成している。また、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４５が、トランジスタＭＮ２１を入力トランジスタとして、カレントミラー回路を構成している。また、図２と同様、スイッチＳ３２〜Ｓ３９は、それぞれａ、ｂ、ｃ端子の３つの端子を有しており、入力デジタルコードに応じてａ端子、ｂ端子のどちらか一方がｃ端子と接続される。ａ端子は、基準電圧端子５１、ｂ端子はノードＰと接続されている。本実施の形態１の出力段カレントミラー回路１３０は、このようなセグメント電流型と電流セル型の両方の回路構成を有したデジタルアナログ変換部と接続されていても、電流出力点（ノードＰ）の電圧を一定に固定することができ、ＤＡＣ１００のデジタルアナログ変換の線形性を改善することができる。
【００４３】
なお、デジタルアナログ変換部がセグメント電流型と電流セル型を混載させる理由として以下のようなものがある。セグメント電流型の回路構成は、出力電流をスイッチのオン抵抗で分流して生成するため、消費電力を抑えられる。一方、電流セル型の回路構成では、消費電流が大きいが高速動作が可能である。このような、タイプの違う回路構成を混載させることで、各タイプの利点を生かした回路を構成することができる。
【００４４】
また、図４のブロック図に示すように、ノードＰに接続されるデジタルアナログ変換部が、１２３から１２５のように複数であってもよい。
【００４５】
図５の表に、図３に示す本実施の形態１のＤＡＣ１００と、図６に示す従来のＤＡＣ１０と、図７に示す図６のＤＡＣ１０にゲート接地回路（ＮＭＯＳトランジスタＭＮ３４）を加えたＤＡＣ１１のＤＮＬ、ＩＮＬ特性のシミュレーションの結果を示す。電源電圧ＶＤＤは１．１４Ｖとしている。なお、図３、図６、図７に示したＤＡＣは全てデジタルアナログ変換部がセグメント電流型と電流セル型の混載タイプとしている。このセグメント電流型と電流セル型の混載タイプのデジタルアナログ変換部の説明は図３で行っており省略する。
【００４６】
図５の表からわかるように、本実施の形態１のＤＡＣ１００と従来のＤＡＣ１０とでは、ＤＡＣ１００の方がＤＮＬ及びＩＮＬ共に特性がよいことがわかる。これは、上述したようにＤＡＣ１００のデジタルアナログ変換部の電流出力点（ノードＰ）の電圧が固定され、アーリー効果が抑えられることに起因する。
【００４７】
ここで、図７に示すＤＡＣ１１の出力段カレントミラー回路１３１は、図６の出力段カレントミラー回路３０のトランジスタＭＰ３１とノードＰの間に、ＮＭＯＳトランジスタＭＮ３４を挿入した回路構成となっている。トランジスタＭＮ３４のゲートは電源電圧端子と接続され、電源電圧ＶＤＤが供給されている。このような回路構成のＤＡＣ１１では、ノードＰの電位が、電源電圧ＶＤＤとトランジスタＭＮ３４のゲートソース間電圧ＶｇｓＭＮ３４の差で決められ、ほぼ固定することができる。よって、ＤＡＣ１００と同様、デジタルアナログ変換の線形性を劣化させず、ＤＡＣ１０より線形性でよいＤＮＬ及びＩＮＬ特性が得られると考えられる。
【００４８】
しかし、図５のシミュレーション結果では、ＤＡＣ１０よりも特性が悪化している。これは、電源電圧ＶＤＤを１．１４Ｖのような低電圧の電源電圧下において、電源電圧ＶＤＤと電流出力点（ノードＰ）の間にゲート接地回路（トランジスタＭＮ３４）が挿入されると、更に電流出力点（ノードＰ）の電位が低下してしまうことに起因する。電源電圧の低い条件がWorst条件となる図７の回路では、デジタルアナログ変換部にとって更に電源電圧が下がるように見えるため特性の悪化につながる。一方、本実施の形態１のＤＡＣ１００では、このような低電源電圧下においても、優れたＤＮＬ及びＩＮＬ特性が得られており、低電源電圧下で動作するデバイスに適していることがわかる。
【００４９】
図８は、出力段カレントミラー回路の変形例である。ＤＡＣ１００は、図８に示すように、出力段カレントミラー回路１３２が、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ４１と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３３を有していてもよい。
【００５０】
ＰＭＯＳトランジスタＭＰ４１とＭＰ３２が、トランジスタＭＰ４１を入力トランジスタとしたカレントミラー回路を構成している。ＰＭＯＳトランジスタＭＰ３１とＭＰ３２が、トランジスタＭＰ３１を入力トランジスタとしたカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ３１とＭＮ３３が、トランジスタＭＮ３３を入力トランジスタとしたカレントミラー回路を構成している。トランジスタＭＰ３２のドレインが出力端子４０と接続されており、トランジスタＭＰ３２を流れるミラー電流がＤＡＣ１００の出力電流となる。
【００５１】
ここで、トランジスタＭＰ３１、ＭＰ３２、ＭＮ３１、ＭＮ３３の接続構成は図１の出力段カレントミラー回路１３０と同様である。図１の回路構成では、トランジスタＭＰ３１がトランジスタＭＰ３３とＭＰ３２の両方のカレントミラー回路の入力トランジスタとなっていたが、図８の出力段カレントミラー回路１３２ではトランジスタＭＰ３３の構成するカレントミラー回路の入力トランジスタをトランジスタＭＰ４１としている。但し、ノードＡの電圧と同じ電圧をトランジスタＭＰ３３のソースに接続されている電圧端子Ｖａが供給するよう制御する必要がある。
【００５２】
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１の出力段カレントミラー回路１３０を２つ用いて出力段カレントミラー回路２３０を構成し、差動電流出力型のＤＡＣ２００としている。なお、実施の形態１と同一符号のものは同様の構成であるため説明は省略する。
【００５３】
図９に示すように、デジタルアナログ変換回路２００は、デジタルアナログ変換部１２２と、出力段カレントミラー回路２３０とを有する。デジタルアナログ変換部１２２と出力段カレントミラー回路２３０はノードＰ、ノードＱで接続されている。
【００５４】
デジタルアナログ変換部１２２は、デジタルコードが入力されると、そのデジタルコードに応じた電流量の電流を出力段カレントミラー回路２３０へ出力する。このデジタルアナログ変換部１２２の構成は図３の回路構成とほぼ同様であるため、詳細な説明は省略する。但し、図３と異なる点は、各スイッチのａ端子がノードＰ、ｂ端子がノードＱで出力段カレントミラー回路２３０と接続さているところである。このことから、あるスイッチが端子ｃと端子ｂが接続しているとき、そのスイッチの桁重みに応じた電流が、ノードＱに出力され、ノードＰには出力されない。逆に、あるスイッチの端子ｃと端子ａが接続しているとき、そのスイッチの桁重みに応じた電流が、ノードＰに出力され、ノードＱには出力されない。このように、ノードＰとノードＱに出力される電流は差動の関係となる。なお、ノードＰ、ノードＱに出力される電流はそれぞれ出力段カレントミラー回路２３０に流れる電流Ｉ１、Ｉ５になる。
【００５５】
出力段カレントミラー回路２３０は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３５、ＭＰ３６、ＭＰ３７と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３３、ＭＮ３５、ＭＮ３７とを有する。ここで、トランジスタＭＰ３１とＭＰ３５、ＭＰ３２とＭＰ３６、ＭＰ３３とＭＰ３７、ＭＮ３１とＭＮ３５、ＭＮ３３とＭＮ３７は同じトランジスタサイズとする。
【００５６】
トランジスタＭＰ３１は、ソースが電源電圧端子ＶＤＤ、ドレインとゲートがノードＲに接続される。トランジスタＭＰ３２は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子４０、ゲートがノードＲに接続される。トランジスタＭＰ３３は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＳ、ゲートがノードＲに接続される。トランジスタＭＮ３１は、ドレインがノードＲ、ソースがノードＰ、ゲートがノードＳに接続される。トランジスタＭＮ３３は、ドレインとゲートがノードＳ、ソースが基準電圧端子５０に接続される。基準電圧端子５０には基準電圧Ｖｒｅｆが供給されている。
【００５７】
ここで、トランジスタＭＰ３２、ＭＰ３３は、トランジスタＭＰ３１を入力トランジスタとしたカレントミラー回路となっている。また、トランジスタＭＮ３１は、トランジスタＭＮ３３を入力トランジスタとしたカレントミラー回路となっている。よって、トランジスタＭＰ３１に電流Ｉ１が流れると、電流Ｉ１に応じたミラー電流Ｉ３がトランジスタＭＰ３３に流れる。同様に、電流Ｉ１に応じたミラー電流Ｉ２がトランジスタＭＰ３２に流れる。この電流Ｉ２が出力端子４０からＤＡＣ２００の差動出力電流ａとして出力される。
【００５８】
トランジスタＭＰ３５は、ソースが電源電圧端子ＶＤＤ、ドレインとゲートがノードＴに接続される。トランジスタＭＰ３６は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子４１、ゲートがノードＴに接続される。トランジスタＭＰ３７は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＵ、ゲートがノードＴに接続される。トランジスタＭＮ３５は、ドレインがノードＴ、ソースがノードＱ、ゲートがノードＵに接続される。トランジスタＭＮ３７は、ドレインとゲートがノードＵ、ソースが基準電圧端子５０に接続される。
【００５９】
ここで、トランジスタＭＰ３６、ＭＰ３７は、トランジスタＭＰ３５を入力トランジスタとしたカレントミラー回路となっている。また、トランジスタＭＮ３５は、トランジスタＭＮ３７を入力トランジスタとしたカレントミラー回路となっている。よって、トランジスタＭＰ３５に電流Ｉ５が流れると、電流Ｉ５に応じたミラー電流Ｉ７がトランジスタＭＰ３７に流れる。同様に、電流Ｉ５に応じたミラー電流Ｉ６がトランジスタＭＰ３６に流れる。この電流Ｉ６が出力端子４１からＤＡＣ２００の差動出力電流ｂとして出力される。
【００６０】
本実施の形態２のトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＮ３１、ＭＮ３３からなる回路と、トランジスタＭＰ３５、ＭＰ３６、ＭＰ３７、ＭＮ３５、ＭＮ３７からなる回路の構成は、実施の形態１の出力段カレントミラー回路１３０と同様の構成である。このため、実施の形態１と同様、デジタルアナログ変換部１２２からの出力電流である電流Ｉ１、Ｉ５が変化しても、ノードＰ、ノードＱの電位は、基準電圧Ｖｒｅｆに固定され変化しない。よって、従来で課題となっていたデジタルアナログ変換部からの電流出力点（ノードＰ、ノードＱ）の電位の変動によるアーリー効果で、デジタルアナログ変換部を構成するトランジスタのビットごとの桁重みバランスを崩してしまう問題を本実施の形態２の回路構成においても解消することができる。
【００６１】
図１１に示したようなＵＷＢ受信機等の可変利得アンプ（ＶＧＡ）では、差動信号を利用する場合が多い。差動信号を利用するＶＧＡの差動間の素子で発生する相対誤差により、素子の動作点が差動間でずれてしまう問題が生じる。この動作点のずれは、ＶＧＡのオフセットとなって現れる。ＶＧＡはゲインが大きく、ＶＧＡから出力される信号は前記オフセット分も増幅してしまい、受信機の受信特性に大きく影響する。この受信特性の劣化は、具体的には通信距離の劣化等となって現れる。このため、ＵＷＢ無線通信において、受信機等のオフセットは可能な限り小さく抑える必要がある。よって、ＶＧＡにおける差動間の素子の相対誤差を極力減らし、受信特性の劣化を低減させるため、高精度のオフセット補償用ＤＡＣが必要とされている。
【００６２】
本実施の形態の２のＤＡＣは上述したように、アーリー効果によるノードＰ、ノードＱの電位の変動を抑え、差動電流出力型のデジタルアナログ変換部からの出力電流を正確に増幅し出力する。このため、ＶＧＡが本実施の形態２のＤＡＣを用いることで、問題となっていた差動間の素子の相対誤差を減らし、受信特性の劣化を低減させることができる。
【００６３】
なお、本実施の形態２の出力段カレントミラー回路２３０に接続されるデジタルアナログ変換部は、図２の出力段カレントミラー回路１２１のように電流セル型で構成されてもよい。また、デジタルアナログ変換部をセグメント電流型で構成してもよい。また、基準電圧Ｖｒｅｆを供給する端子をそれぞれ別にしてトランジスタＭＮ３３、ＭＮ３７のソースに接続してもよい。
【００６４】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１０に示すようなＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３とＰＭＯＳトランジスタＭＰ５１、ＭＰ５３からなる出力段カレントミラー回路１５１を有するＤＡＣ回路３００であってもよい。このＤＡＣ回路３００の出力段カレントミラー回路１５１は、図１の出力段カレントミラー回路１３０が有するトランジスタの導電型と、電源電圧と接地電圧の関係を逆にした回路構成としている。なお、この出力段カレントミラー回路１５１に接続されるデジタルアナログ変換部１２６は、出力段カレントミラー回路１５１に正の電流を供給する回路構成となる必要がある。
【００６５】
更に、上述した実施の形態のいずれにおいて、ＰＭＯＳトランジスタをＰＮＰ型のバイポーラトランジスタ、ＮＭＯＳトランジスタをＮＰＮ型のバイポーラトランジスタに置き換えて適用してもよい。また、上述したデジタルアナログ変換部は、入力デジタルコードを８ビットの構成としているが、Ｎビット（N≧1の整数）として適用可能である。
【図面の簡単な説明】
【００６６】
【図１】実施の形態１にかかるＤＡＣ回路の回路構成である。
【図２】実施の形態１にかかるＤＡＣ回路の別の回路構成例である。
【図３】実施の形態１にかかるＤＡＣ回路の別の回路構成例である。
【図４】実施の形態１にかかるＤＡＣ回路の別の回路構成例である。
【図５】実施の形態１にかかるＤＡＣ回路と従来の回路との特性を比較する表である。
【図６】従来のＤＡＣ回路の回路構成である。
【図７】従来のＤＡＣ回路の回路構成である。
【図８】実施の形態１にかかるＤＡＣ回路の別の回路構成例である。
【図９】実施の形態２にかかるＤＡＣ回路の回路構成である。
【図１０】その他の実施の形態にかかるＤＡＣ回路の回路構成である。
【図１１】ＵＷＢ受信機のブロック構成図である。
【図１２】従来のＤＡＣ回路の回路構成である。
【符号の説明】
【００６７】
１００  ＤＡＣ
１２０  デジタルアナログ変換部
１３０  出力段カレントミラー回路
２１  電流源
Ｓ２２〜Ｓ２９  スイッチ
ＭＮ２１〜ＭＮ２９、ＭＮ３１、ＭＮ３３  ＮＭＯＳトランジスタ
ＭＰ３１〜ＭＰ３３  ＰＭＯＳトランジスタ
４０  出力端子
５０基準電圧端子
Ｉ１〜Ｉ４  電流
Ｐ、Ｒ、Ｓ  ノード
【図１】
0004960216.tif 000011
【図２】
0004960216.tif 000012
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004960216.tif 000017
【図８】
0004960216.tif 000018
【図９】
0004960216.tif 000019
【図１０】
0004960216.tif 000020
【図１１】
0004960216.tif 000021
【図１２】
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