(57)【特許請求の範囲】
【請求項１】
接合型ＦＥＴのゲート−ソース間に順方向電圧を印加する順バイアス手段を備えた駆動回路であって、
前記接合型ＦＥＴと同一チップ上に形成されたダイオードであって、その順方向特性が該接合型ＦＥＴのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードと、
該温度補償用ダイオードに順方向電圧を印加し、該順方向電圧をビルトイン電圧に保持するダイオード駆動手段と、
前記接合型ＦＥＴのゲート−ソース間の順方向電圧を該温度補償用ダイオードの順方向電圧よりも低くなるよう制限する電圧制限手段と、
を備えたことを特徴とする接合型ＦＥＴの駆動回路。
【請求項２】
請求項１記載の接合型ＦＥＴの駆動回路において、
前記温度補償用ダイオードは、前記接合型ＦＥＴのドレイン電極と電気的に分離されていることを特徴とする接合型ＦＥＴの駆動回路。
【請求項３】
接合型ＦＥＴのゲート−ソース間に順方向電圧を印加する順バイアス手段を備えた駆動回路であって、
前記接合型ＦＥＴと同一チップ上に形成されたダイオードであって、その順方向特性が該接合型ＦＥＴのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードと、
該温度補償用ダイオードに順方向に、所定量の電流を流す電流源回路と、
前記接合型ＦＥＴのゲート−ソース間の順方向電圧を前記温度補償用ダイオードの順方向電圧と等しくなるように保持する電圧保持手段と、
を備えたことを特徴とする接合型ＦＥＴの駆動回路。
【請求項４】
請求項３に記載の接合型ＦＥＴの駆動回路において、
前記チップ上における前記温度補償用ダイオードの占める面積は、前記接合型ＦＥＴが占める面積よりも小さいことを特徴とする駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、接合型ＦＥＴの駆動回路に関する。
【０００２】
【従来の技術】
従来、接合型ＦＥＴ（ＪＦＥＴ）のオン動作時に、そのオン電圧を下げるためにゲート−ソース間に順方向電圧を印加する手法があるが、その印加電圧がビルトイン電圧を超えると、チャネルに少数キャリアが注入され、ユニポーラデバイスの特質であるスイッチング速度の低下したり、駆動電力の増大によってゲートドライブ回路が大きくなったりする等の問題があった。
【０００３】
その問題を回避する手段として、特開平１０−３２７０５９号公報に開示された技術がある。この技術は、ゲート−ソース間の電圧を所定電圧以下に抑制するため、ゲート−ソース間に電圧クランプ用のダイオードを設けるものである。ゲート−ソース間のビルトイン電圧以上の電圧がゲート−ソース間に印加されないよう、ゲート−ソース間のビルトイン電圧よりクランプダイオードの電圧を低く設定することにより、少数キャリアの注入が抑制される。
【０００４】
【発明が解決しようとする課題】
しかし、温度変化に応じて、ＪＦＥＴのゲート−ソース間におけるビルトイン電圧が変化するため、高温の条件下では、そのビルトイン電圧とクランプダイオードの両端の電圧の差の関係がくずれ、その結果、ビルトイン電圧以上の順方向電圧がゲート−ソース間に印加されてしまうといった問題があった。
【０００５】
本発明は、こうしたことを背景としてなされたものであり、温度変化が生じたときでも、ゲートからの少数キャリアの注入量を抑制できるようにすることを目的とする。
【０００６】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた本発明（請求項１記載）の駆動回路においては、接合型ＦＥＴと同一チップ上に形成され、その順方向特性が接合型ＦＥＴのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードを備えており、ダイオード駆動手段が、その温度補償用ダイオードに順方向電圧を印加し、その順方向電圧をビルトイン電圧に保持する。そして、電圧制限手段が、接合型ＦＥＴのゲート−ソース間の順方向電圧を、温度補償用ダイオードの順方向電圧よりも低くなるよう制限する。
【０００７】
この様に構成された駆動回路においては、接合型ＦＥＴのゲート−ソース間の順方向特性と温度補償用ダイオードの順方向特性とは、略等しい温度依存性を有するため、接合型ＦＥＴのゲート−ソース間のｐｎ接合と温度補償用ダイオードのｐｎ接合は、同じ温度下において、略等しいビルトイン電圧を有する。一方、温度補償用ダイオードに印加される順方向電圧は、そのビルトイン電圧に保持され、接合型ＦＥＴのゲート−ソース間には、温度補償用ダイオードの順方向電圧よりも低い電圧が印加される。
【０００８】
そのため請求項１の駆動回路によれば、接合型ＦＥＴのゲート−ソース間の順方向電圧を、そのゲート−ソース間のビルトイン電圧よりも低く抑制することができ、ゲート電流も抑制することが可能となる。このことは温度が変化した場合であっても同様である。つまり、請求項１の駆動回路によれば、温度変化が生じたときでも、接合型ＦＥＴのチャネル領域への少数キャリアの注入量を制御でき、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【０００９】
ここで温度補償用ダイオードは、請求項２に記載の様に、接合型ＦＥＴのドレイン電極と電気的に分離するとよい。そうすれば、接合型ＦＥＴにおける電気的動作や、接合型ＦＥＴに一時的に加わる外部からのサージエネルギなどが、温度補償用ダイオードに影響を与えることを防ぐことができる。
【００１０】
次に請求項３に記載の駆動回路においては、接合型ＦＥＴと同一チップ上に形成され、その順方向特性が接合型ＦＥＴのゲート−ソース間の順方向特性と略等しい温度依存性を有する温度補償用ダイオードを備えており、電流源回路が、温度補償用ダイオードに順方向に所定量の電流を流し、そして電圧保持手段が、接合型ＦＥＴのゲート−ソース間の順方向電圧を、温度補償用ダイオードの順方向電圧と等しくなるように保持する。
【００１１】
この様に構成された請求項３の駆動回路においては、接合型ＦＥＴのゲート−ソース間の順方向特性と温度補償用ダイオードの順方向特性とは、略等しい温度依存性を有するため、温度補償ダイオードの順方向電流と接合型ＦＥＴのゲート電流との間の関係は、温度に依らず略一定となる。
【００１２】
そのため、請求項３記載の駆動回路によれば、温度補償ダイオードに流す順方向電流を制御することで、ゲート電流を制御し、ゲート領域からチャネル領域への少数キャリアの注入を抑制することができる。そして、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を抑制できる。なお、請求項３の”所定量の電流”とは、チャネルへの少数キャリアの注入が抑制するように制御された電流量である。
【００１３】
ここで、請求項４に記載のように、チップ上における温度補償用ダイオードの占める面積は、接合型ＦＥＴが占める面積よりも小さいことが好ましい。そうすれば、接合型ＦＥＴの面積を大きくすることができ、チップ全体のオン抵抗を小さくすることができる。また、温度補償用ダイオードに流れる電流を少なくすることができるので、電流源回路を小さくすることができる。
【００２９】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図１は、第１実施例として、ノーマリオフ型のＪＦＥＴ２の駆動回路を示す図である。ＪＦＥＴ２の駆動回路は、図１に示す様に、抵抗４、ＮＰＮトランジスタ６、電池８、温度補償用ダイオード１０から構成されている。
【００３０】
ＮＰＮトランジスタ６のコレクタ端子は、抵抗４を介して正電源に接続されており、エミッタ端子はＪＦＥＴ２のゲート端子Ｇに接続されている。電池８の負極はＮＰＮトランジスタ６のエミッタ端子に接続され、電池８の正極は温度補償用ダイオード１０のアノード端子Ａに接続されている。
【００３１】
温度補償用ダイオード１０は、炭化シリコンからなるｐｎ接合ダイオードであり、ＪＦＥＴ２と同一のチップの上に形成され、そのカソード端子は、ＪＦＥＴ２のソース端子Ｓに接続されている。
ＪＦＥＴ２は炭化シリコンからなるｎ型チャネルＦＥＴである。本実施例では、モータ１２の通断電を制御するスイッチング素子として用いられており、そのドレイン端子Ｄは、モータ１２を介して正電源に接続され、一方、ソース端子Ｓはグランドに接続されている。
【００３２】
ＪＦＥＴ２および温度補償用ダイオード１０は、ＪＦＥＴ２のゲート−ソース間の順方向特性と温度補償用ダイオード１０の順方向特性とが等しい温度依存性を有するように形成されており、ＪＦＥＴ２のゲート−ソース間のｐｎ接合と温度補償用ダイオード１０のｐｎ接合は、同じ温度下において等しいビルトイン電圧を有している。
【００３３】
ＮＰＮトランジスタ６のベース端子に入力端子inを介してオン信号が入力されると、ＮＰＮトランジスタ６はターンオンし、ＪＦＥＴ２のゲート−ソース間に順方向電圧が印加され、また、電池８を介して、温度補償用ダイオード１０にも順方向電圧が印加される。
【００３４】
このとき、図２に示す様に、温度補償用ダイオード１０に印加される順方向電圧Vfはそのビルトイン電圧Vbiに保持される。そして、ＪＦＥＴ２のゲート−ソース間には、電池８の起電力VBの分だけ、温度補償用ダイオード１０の順方向電圧よりも低い電圧Voが印加される。つまり、ＪＦＥＴ２のゲート−ソース間の順方向電圧（ゲート電圧VG）は、ゲート−ソース間のビルトイン電圧よりも低い値（Vo）に抑制され、ゲート電流IGも抑制されることになる。
【００３５】
またＪＦＥＴ２のゲート−ソース間の順方向特性と温度補償用ダイオード１０の順方向特性とは温度依存性が等しいため、図２に示す様に、温度が変化した場合（例えば２５℃から３００℃に変化した場合）であっても、ＪＦＥＴ２のゲート−ソース間の順方向電圧は、そのビルトイン電圧よりも低く抑制される。なお図２（ａ）と図２（ｂ）の縦軸のスケールは必ずしも等しいものでない。
【００３６】
この結果、温度変化が生じたときでも、ゲート電圧VG及びゲート電流IGを抑制して、ＪＦＥＴ２のチャネル領域への少数キャリアの注入量を制御できる。従って、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【００３７】
なお図１に示す構成においては、ＮＰＮトランジスタ６が請求項の「順バイアス手段」として機能し、ＮＰＮトランジスタ６と電池８が「ダイオード駆動手段」として機能している。そして、負極がゲート端子Ｇに接続され、正極が温度補償用ダイオード１０のアノードに接続された電池８が「電圧制限手段」として機能している。
【００３８】
図３は、半導体装置（チップ）の要部を模式的に示す断面図である。
この図に示すように、半導体装置は、同一のチップの上に、複数のＪＦＥＴ２と温度補償用ダイオード１０とを有している。
ＪＦＥＴ２は、トレンチゲート構造からなるものであり、ｎ型の高不純物濃度の基板２０の上に形成された低不純物濃度のドリフトエピ層２２と、ドリフトエピ層２２の上に形成されたｐ型の高不純物濃度のバリッドゲートエピ層２４と、このバリッドゲートエピ層２４の上に形成されたｎ型の高不純物濃度のソース層２６を備えている。
【００３９】
トレンチは、ソース層２６側から、ソース層２６およびバリッドゲートエピ層２４を貫通してドリフトエピ層２２に到達するように形成されており、このトレンチの内面およびトレンチの内面から開口外周部にかけて、ｎ型の低不純物濃度のチャネルエピ層２８が形成されている。そして、その上に、チャネルエピ層２８に沿って、ｐ型の高不純物濃度のトップゲート層３０が形成されている。
【００４０】
なお基板２０の、ドリフトエピ層２２と反対側にはドレイン電極２０ａが設けられている。  ソース層２６の上には、低温熱ＣＶＤ酸化膜で、絶縁性の層間膜３２が形成されている。ＪＦＥＴ２との電気的接触をとるべき個所においては、層間膜３２にコンタクトホールが穿設されており、そこにメタル電極３４が形成されている。
【００４１】
メタル電極３４上には、アルミニウム（Ａｌ）配線３６が設けられている。このＡｌ配線３６により、半導体装置上における必要な電気的接続が図られている。なおＡｌ配線のうち、断面図として表せない部分については、太線で示している。
【００４２】
温度補償用ダイオード１０は、ソース層２６の上に平坦に形成されたｎ−層１０ａと、ｎ−層１０ａの上に平坦に形成されたｐ＋層１０ｂとから構成され、そのｐｎ接合がプレーナ構造をとっている。ｎ−層１０ａはチャネルエピ層２８と同じ半導体材料で同時に形成されたものであり、またｐ＋層１０ｂはトップゲート層３０と同じ半導体材料で同時に形成されたものである。ｐ＋層１０ｂの上にはメタル電極３４、Ａｌ配線３６が順に形成されており、ｐ＋層１０ｂは、Ａｌ配線３６を介してアノード端子Ａに接続されている。チップ上における温度補償用ダイオード１０の面積は、ＪＦＥＴ２の面積よりも小さい。
【００４３】
以上の構成をとる半導体装置においては、バリッドゲートエピ層２４により素子分離されているため、誘導負荷駆動時のフライバックエネルギーが、温度補償用ダイオード１０に集中することがない。
また、チップ上における温度補償用ダイオード１０の占める面積は、ＪＦＥＴ２が占める面積よりも小さいので、チップ全体のオン抵抗を小さくすることができる。
【００４４】
図４は、ｎ−層１０ａおよびチャネルエピ層２８を同時に形成し、更に、ｐ＋層１０ｂおよびトップゲート層３０を同時に形成することによって、温度補償用ダイオード１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とを、同一の半導体材料で形成する工程を示す図である。
【００４５】
図４（ａ）に示す様に、ソース層２６側から、ソース層２６およびバリッドゲートエピ層２４を貫通するトレンチをドリフトエピ層２２に至るまで形成した後、図４（ｂ）に示す様に、エピタキシャル成長により、チャネルエピ層２８を形成し、更に図４（ｃ）に示す様に、チャネルエピ層２８の上に、トップゲート層３０を堆積して形成する。そして図４（ｄ）に示す様に、エッチングで、チャネルエピ層２８およびトップゲート層３０の不要部分を除去する。こうして、温度補償用ダイオード１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とが、同一の半導体材料で同時に形成される。なお、チャネルエピ層２８にｐ型ドーパントのイオン注入を行い、更に活性化アニールを行うことにより、チャネルエピ層２８の上部の導電型を反転させてトップゲート層３０を形成するという手法を用いても良い。
【００４６】
以上の工程を有する製造方法によれば、ＪＦＥＴ２のゲート領域−チャネル領域間におけるｐｎ接合の濃度プロファイルと、温度補償用ダイオード１０のｐｎ接合の濃度プロファイルとを等しくすること、即ち両者のｐｎ接合の順方向特性の温度依存性を等しくすることが容易となる。
【００４７】
なお、温度依存性を等しく又は略等しくすることができれば良く、温度補償用ダイオード１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とは、別工程で形成したり、別材料で形成したりしても良い。
次に第２実施例について説明する。
【００４８】
図５に示す第２実施例の半導体装置は、第１実施例の駆動回路に用いることができるものであるが、温度補償用ダイオード１１０の構成に関して図３の半導体装置と異なっている。即ち、図３の半導体装置においては、温度補償用ダイオード１０のｐｎ接合はプレーナ構造をとるものであったのに対し、本実施例においては、図５に示す様に、トレンチ内に温度補償用ダイオード１１０のｐｎ接合が形成されている。トレンチの内面には、チャネルエピ層２８と同一の組成のｎ−層１１０ａが形成され、その上にトップゲート層３０と同一の組成のｐ＋層１１０ｂが形成されることにより、ｐｎ接合が構成されている。
【００４９】
このトレンチは、バリッドゲートエピ層２４の底部よりも浅いものであり、バリッドゲートエピ層２４を貫通していない。そのため、本実施例においても、温度補償用ダイオード１１０は、バリッドゲートエピ層２４により、ドレイン電極２０ａと電気的に分離されている。なお、その他については、第１実施例と略同様であるので説明を省略する。
【００５０】
本実施例の半導体装置においては、第１実施例の半導体装置と同様の効果を奏するほか、次の様な効果を奏する。即ち、温度補償用ダイオード１１０のｐｎ接合をトレンチの側面を使用して形成しているので、そのｐｎ接合の濃度プロファイルを、ＪＦＥＴ２のゲート領域−チャネル領域間におけるｐｎ接合の濃度プロファイルと等しくすること、即ち両者のｐｎ接合の順方向特性の温度依存性を等しくすることが比較的容易となる。
【００５１】
なお、温度補償用ダイオード１１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とは、第１実施例と同様に同一の半導体材料で形成されるものである。ただし、温度依存性を等しく又は略等しくすることができれば、温度補償用ダイオード１１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とは、別工程で形成したり、別材料で形成したりしても良い。
【００５２】
次に第３実施例について説明する。
図６は、第３実施例としてＪＦＥＴ２の駆動回路を示す図である。本実施例の駆動回路においては、図１の駆動回路と異なり、ＮＰＮトランジスタ６のエミッタ端子から温度補償用ダイオード１０のアノード端子Ａに電流が供給される代わりに、アノード端子Ａに接続された定電流回路１４（請求項の「電流源回路」に相当する）から、温度補償用ダイオード１０へ微少電流が供給される。
【００５３】
アノード端子Ａは、オペアンプ１６の非反転入力端子（＋）に接続されており、そのオペアンプ１６の出力端子は、ＮＰＮトランジスタ６のベース端子に接続されていると共に、反転入力端子（−）は、ＮＰＮトランジスタ６のエミッタ端子およびＪＦＥＴ２のゲート端子Ｇに接続されている。これにより、温度補償用ダイオード１０アノード端子ＡとＪＦＥＴ２のゲート端子Ｇの電位が等しくなる。なお、本実施例ではオペアンプ１６が、請求項の「電圧保持手段」として機能している。
【００５４】
定電流回路１４は、温度補償用ダイオード１０の順方向特性の温度変化にかかわらず、所定量の電流を流すことのできるものである。ＪＦＥＴ２を駆動しない間、図７（ａ）に示す様に、温度補償用ダイオード１０の順方向電流If＝「０」とされ、駆動させる間は、If＝「Ii」とされる。
【００５５】
ＪＦＥＴ２のゲート−ソース間の順方向特性と温度補償用ダイオード１０の順方向特性とは温度依存性が等しいため、後述する理由により、温度補償用ダイオード１０の順方向電流Ifと、ＪＦＥＴ２のゲート電流IGとの関係は温度に依存しない。そこで、上記駆動回路では、温度補償用ダイオード１０に流す電流Iiを適切な値に設定して、それに対応するゲート電流IGを抑制している。
【００５６】
温度補償用ダイオード１０の順方向電流Ifと、ＪＦＥＴ２のゲート電流IGとの関係が温度に依存しない理由は、以下の通りである。
まず温度Ｔ＝２５℃のときの温度補償用ダイオード１０の順方向特性を、順方向電圧Vfから順方向電流Ifへの関数Fで表す（即ち、If＝F(Vf,T)）ものとする。
【００５７】
ＪＦＥＴ２のゲート−ソース間の順方向特性と温度補償用ダイオード１０の順方向特性とは温度依存性が等しいため、ゲート−ソース間の順方向特性、即ちゲート電流IGとゲート電圧VGとの関係は、上記関数Fを用いて、IG＝K×F(VG,T)と表すことができる。ここで、Kは、温度には依存しない。
【００５８】
さてゲート電圧VGは、オペアンプ１６を用いたフィードバック回路により、温度補償用ダイオード１０の順方向電圧Vfと等しい。従って、温度補償用ダイオード１０の順方向電流Ifとゲート電流IGとの間には、If＝K×IGという関係が成り立つ。
【００５９】
温度Ｔ＝３００℃のときには、関数Fの形が変化するが、その場合でも上記と同様に、If＝K×IGという関係が成立し、定数Kは温度に依存しないので、温度補償用ダイオード１０の順方向電流Ifとゲート電流IGとの関係は温度に依存しない。
【００６０】
以上の様に本実施例の駆動回路においては、温度補償用ダイオード１０に流す電流Ifの制御を通じてＪＦＥＴ２のゲート電流IGを制御することにより、ＪＦＥＴ２のゲート領域からチャネル領域への少数キャリアの注入を抑制することができる。そのためスイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を抑制できる。
【００６１】
なお、チップ上における温度補償用ダイオード１０の占める面積は、ＪＦＥＴ２が占める面積よりも小さいので、チップ全体のオン抵抗を小さくすることができる。そして、温度補償用ダイオード１０に流れる電流を少なくすることができるので、定電流回路１４は小さいものとなっている。
【００６２】
本実施例の駆動回路を構成するには図３の半導体装置のほか、例えば、図５に示した半導体装置や、図８に示す半導体装置を用いることができる。図８の半導体装置は、図３に示したものとは温度補償用ダイオード２１０の構成に関して異なっており、トレンチ内に温度補償用ダイオード２１０のｐｎ接合が形成されている。トレンチの内面には、ｎ−層２１０ａが形成され、その上にｐ＋層２１０ｂが形成されることにより、ｐｎ接合が構成されている。
【００６３】
このトレンチは、ＪＦＥＴ２を構成しているトレンチと同一形状のものであり、バリッドゲートエピ層２４を貫通し、ドリフトエピ層２２に達している。なお、その他の構成については、図３の半導体装置と略同様であるので説明を省略する。
【００６４】
図８の半導体装置においては、第１実施例の半導体装置と略同様の効果を奏するほか、以下の効果を奏する。
まず温度補償用ダイオード２１０は、バリッドゲートエピ層２４によりドレイン電極と電気的に分離されているものではないが、ＪＦＥＴ２と同等の耐圧構造をとっているため、誘導性負荷を駆動する際に発生するフライバックエネルギーが温度補償用ダイオード２１０のみに集中することがない。
【００６５】
また、温度補償用ダイオード２１０のｐｎ接合を、ＪＦＥＴ２のトレンチ構造と同一形状のトレンチの側面を使用して形成しているので、そのｐｎ接合の濃度プロファイルを、ＪＦＥＴ２のゲート領域−チャネル領域間におけるｐｎ接合の濃度プロファイルと等しくすること、即ち両者のｐｎ接合の順方向特性の温度依存性を等しくすることが更に容易となる。
【００６６】
また、図５の温度補償用ダイオード１１０とは異なり、図８の温度補償用ダイオード２１０が形成されるトレンチは、ＪＦＥＴ２のトレンチと形状が同一であるので、それと同時に形成することができ、工程の増加がない。
また、温度補償用ダイオード２１０として使用する部分もＪＦＥＴ２と同様の動作をさせることができるため、ＪＦＥＴ２のオン抵抗を下げることができる。
【００６７】
なお、温度補償用ダイオード２１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とは、第１実施例と同様に同一の半導体材料で形成されるものである。ただし、温度依存性を等しく又は略等しくすることができれば、温度補償用ダイオード２１０のｐｎ接合と、ＪＦＥＴ２のゲート領域−チャネル領域間のｐｎ接合とは、別工程で形成したり、別材料で形成したりしても良い。
【００６８】
次に第４実施例について説明する。
図９は、第４実施例としてＪＦＥＴ２の駆動回路を示す図である。本実施例の駆動回路は、制御部３０４と、温度検出用ダイオード３０６とを備えている。
温度検出用ダイオード３０６は、ＪＦＥＴ２と同一チップの上に形成され、ＪＦＥＴ２の温度を検出するためのものである。
【００６９】
制御部３０６は、温度検出用ダイオード３０６に電流を流す電源部３０４ａと、温度検出用ダイオード３０６に流れる電流と電圧との関係（電流−電圧特性）を検出する特性を検出し、その電流−電圧特性に基づいてＪＦＥＴ２の温度を求める温度算出部３０４ｂと、その求められたＪＦＥＴ２の温度に基づいて、ＪＦＥＴ２のゲート−ソース間に印加すべき順方向電圧を決定する印加電圧決定部３０４ｃと、を備えており、その決定された順方向電圧を、ＪＦＥＴ２のゲート−ソース間に印加する。
【００７０】
温度検出用ダイオード３０６の電流−電圧特性（Ｉ−Ｖ特性）は、温度によって変化し、所定電流を流すための電圧は温度が高くなるほど小さくなる。温度算出部３０４ｂでは、予め計測されているＩ−Ｖ特性と温度との関係を示す第１のデータを保持しており、温度検出用ダイオード３０６のＩ−Ｖ特性から、その時点での温度検出用ダイオード３０６の温度、つまりＪＦＥＴ２の温度を求める。
【００７１】
そして、印加電圧決定部３０４ｃは、ＪＦＥＴ２の温度とその温度に応じた印加電圧との関係を示す第２のデータを保持しており、温度算出部３０４ｂで求められた温度に基づいて、ＪＦＥＴ２のゲート端子Ｇへの出力電圧（即ち、ゲート−ソース間電圧）を決定する。ＪＦＥＴ２の温度に応じた印加電圧とは、その温度において、ＪＦＥＴ２のゲート領域からチャネル領域への少数キャリアの注入を抑制するために適切な印加電圧をいう。
【００７２】
以上の構成を有する本実施例の駆動回路においては、ＪＦＥＴ２の温度に応じてゲート端子Ｇへの印加電圧を制御して、ゲート領域からチャネル領域への少数キャリアの注入を抑制することができるため、スイッチング速度の低下や、駆動電力の増大によるゲートドライブ回路の巨大化を回避することができる。
【００７３】
図１０は、第４実施例の駆動回路を構成する半導体装置の構造を模式的に示す断面図である。この半導体装置は、図３の半導体装置と同様の構成のＪＦＥＴ２を有するものであるが、温度補償用ダイオード１０に替えて、温度検出用ダイオード３０６を、ＪＦＥＴ２と同一のチップ上に備えている。
【００７４】
温度検出用ダイオード３０６は、ソース層２６の上に形成された層間膜３２の上において、多結晶シリコンからなるｎ型領域３０６ａおよびｐ型領域３０６ｂを接合して形成（具体的には、堆積させた多結晶シリコンにｐ型ドーパントおよびｎ型ドーパントを注入することにより形成）されたものであり、複数（本実施例では２つ）設けられている。複数の温度検出用ダイオード３０６は、Ａｌ配線３６を介して、温度検出用端子Ｇ２からソース端子Ｓに向けて順方向に、直列に接続されている。
【００７５】
この半導体装置においては、温度検出用ダイオード３０６として、多結晶シリコンからなるｐｎダイオードを用いているため、Ｉ−Ｖ特性からの温度検出が容易である。
次に第５実施例について説明する。
【００７６】
図１１に示す第５実施例の半導体装置は、第４実施例の駆動回路に用いることができるものであるが、温度検出用ダイオード４０６の構成に関して図１０の半導体装置と異なっている。即ち、ＪＦＥＴ２が形成されているトレンチと同じ形状のトレンチの内面に、チャネルエピ層４２８が形成されているが、その上には、トップゲート層３０と同一の組成および形状を有するｐ＋層４０６ｂが形成され、更に、ｐ＋層４０６ｂの上に、トレンチ内部を埋めるように多結晶シリコンからなるｎ＋領域４０６ａが形成されている。
【００７７】
温度検出用ダイオード４０６は、炭化シリコンからなるｐ＋層４０６ｂと多結晶シリコンからなるｎ＋領域４０６ａとのヘテロ接合を有するヘテロｐｎダイオードで構成されている。そして、ｐ＋層４０６ｂは、温度検出用端子Ｇ２に接続され、ｎ＋領域４０６ａは表面が平坦化された上でソース端子Ｓに接続されている。なお、その他の構成については、第４実施例と略同様であるので説明を省略する。
【００７８】
本実施例の半導体装置においては、温度検出用ダイオード４０６として、炭化シリコンのｐ型半導体とシリコンのｎ型半導体のｐｎダイオードを用いているためビルトイン電圧は約１．６Ｖとなり、いわゆるシリコンダイオードのビルトイン電圧（約０.７Ｖ）より大きくなり、高温でも温度検出用ダイオード４０６として用いることができる。また、多結晶シリコンを用いて温度検出用ダイオード４０６を構成しているため、チップ表面をこの多結晶シリコンで平坦化することができ、実装時の信頼性も向上できる。
【００７９】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様をとることができる。
【図面の簡単な説明】
【図１】  第１実施例の駆動回路の構成を示す図である。
【図２】  温度補償用ダイオードの順方向電圧と接合型ＦＥＴのゲート−ソース間の順方向電圧との関係を示す図である。
【図３】  第１実施例の半導体装置を示す断面図である。
【図４】  温度補償用ダイオードのｐｎ接合と接合型ＦＥＴのｐｎ接合とを同時に形成する様子を示す図である。
【図５】  第２実施例の半導体装置を示す断面図である。
【図６】  第３実施例の駆動回路の構成を示す図である。
【図７】  温度補償用ダイオードの順方向電流と接合型ＦＥＴのゲート−ソース間の順方向電流との関係を示す図である。
【図８】  第３実施例の半導体装置を示す図である。
【図９】  第４実施例の駆動回路の構成を示す図である。
【図１０】  第４実施例の半導体装置を示す断面図である。
【図１１】  第５実施例の半導体装置を示す断面図である。
【符号の説明】
２…接合型ＦＥＴ  ４…抵抗
６…ＮＰＮトランジスタ  ８…電池
１０，１１０，２１０…温度補償用ダイオード
１２…モータ  １４…定電流回路
１６…オペアンプ
３０４…制御部  ３０４ａ…電源部
３０４ｂ…温度算出部
３０４ｃ…印加電圧決定部
３０６，４０６…温度検出用ダイオード
【図１】
0004872176.tif 000002
【図２】
0004872176.tif 000003
【図３】
0004872176.tif 000004
【図４】
0004872176.tif 000005
【図５】
0004872176.tif 000006
【図６】
0004872176.tif 000007
【図７】
0004872176.tif 000008
【図８】
0004872176.tif 000009
【図９】
0004872176.tif 000010
【図１０】
0004872176.tif 000011
【図１１】
0004872176.tif 000012