(57)【特許請求の範囲】
【請求項１】
スイッチングレギュレータの出力電圧と基準電圧とを比較する比較器と；
前記比較器の出力によってセットされるフリップフロップと；
前記フリップフロップがセットされてから所定のオン期間が経過すると前記フリップフロップをリセットするパルス制御回路と；
前記出力電圧をモニタし、その電圧レベルが所望の目標電圧と一致するように、前記基準電圧を可変制御する基準電圧制御回路と；
を有して成り、
前記フリップフロップの出力パルスをスイッチング素子の制御信号として出力することを特徴とするスイッチングレギュレータ用制御信号生成回路。
【請求項２】
前記基準電圧制御回路は、前記出力電圧と前記目標電圧との差分を増幅して前記基準電圧を生成するアンプを有して成ることを特徴とする請求項１に記載のスイッチングレギュレータ用制御信号生成回路。
【請求項３】
前記アンプは、前記出力電圧が前記目標電圧よりも高いときには前記基準電圧を下げるように動作し、逆に、前記出力電圧が前記目標電圧よりも低いときには前記基準電圧を上げるように動作することを特徴とする請求項２に記載のスイッチングレギュレータ用制御信号生成回路。
【請求項４】
ＤＣ−ＤＣコンバータと、該ＤＣ−ＤＣコンバータの出力電圧に応じた制御信号を生成する制御信号生成回路と、前記制御信号に基づいて前記ＤＣ−ＤＣコンバータ内のスイッチング素子を駆動するドライバ回路と、を備えたスイッチングレギュレータにおいて、
前記制御信号生成回路が、請求項１〜３のいずれかに記載のスイッチングレギュレータ用制御信号生成回路であることを特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
従来のスイッチングレギュレータは、エラーアンプが基準電圧とスイッチングレギュレータの出力電圧に基づく電圧との誤差を増幅し、ＰＷＭ［Pulse Width Modulation］コンパレータが前記エラーアンプの出力電圧と三角波とを比較してＰＷＭ信号を作成し、そのＰＷＭ信号に基づいてＤＣ−ＤＣコンバータ内のスイッチング素子をオン／オフ制御する構成が一般的であった（例えば、特許文献１や特許文献２を参照）。しかしながら、このような構成のスイッチングレギュレータでは、帰還部分に設けられているエラーアンプが増幅動作をするため、高速動作を行うことができなかった。
【０００３】
また、高速動作が可能なスイッチングレギュレータとして、カレントモード制御スイッチングレギュレータが挙げられる。カレントモード制御スイッチングレギュレータとは、基準電圧とスイッチングレギュレータの出力電圧に基づく電圧との差に応じてオフセットされる可変電圧と、スイッチングレギュレータの出力電流に応じた電圧とを比較し、その比較結果に応じたデューティのパルス信号を生成し、そのパルス信号に基づいてＤＣ−ＤＣコンバータ内のスイッチング素子をオン／オフ制御するスイッチングレギュレータである（例えば、特許文献３を参照）。
【０００４】
また、特許文献４には、エラーアンプやカレントモード制御を用いることなく、高速動作が可能なスイッチングレギュレータが本願出願人によって開示・提案されている。
【特許文献１】特開２００３−２１９６３８号公報
【特許文献２】特開平１０−２５１０５号公報
【特許文献３】特開２００３−３１９６４３号公報
【特許文献４】特開２００６−１４１１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、上記のカレントモード制御スイッチングレギュレータであれば、エラーアンプを用いる構成に比べて、ある程度の高速動作が可能である。
【０００６】
しかしながら、カレントモード制御スイッチングレギュレータでは、基準電圧とスイッチングレギュレータの出力電圧に基づく電圧との差に応じてオフセットされる可変電圧を生成するための帰還がかかるために、ある一定以上の高速動作が困難である。例えば、特許文献３で開示されているカレントモード制御スイッチングレギュレータでは、トランスコンダクタンスアンプ（ｇｍアンプ）が基準電圧とスイッチングレギュレータの出力電圧との差に応じて可変電圧のオフセットを行っており、前記ｇｍアンプがスイッチングレギュレータの出力電圧に応じた増幅動作を行うため、ある一定以上の高速動作を行うことが困難であった。
【０００７】
なお、特許文献４に記載のスイッチングレギュレータは、エラーアンプやカレントモード制御を用いることなく、極めて高速に動作することが可能であるが、入力変動や負荷変動に伴う出力変動については、さらなる改善の余地を有していた。
【０００８】
本発明は、上記の問題点に鑑み、入力変動や負荷変動に伴う出力変動を抑えつつ、スイッチングレギュレータの高速動作を可能とするスイッチングレギュレータ用制御信号生成回路、及び、高速動作が可能なスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達すべく、本発明に係るスイッチングレギュレータ用制御信号生成回路は、スイッチングレギュレータの出力電圧と基準電圧とを比較する比較器と；前記比較器の出力によってセットされるフリップフロップと；前記フリップフロップがセットされてから所定のオン期間が経過すると前記フリップフロップをリセットするパルス制御回路と；前記出力電圧をモニタし、その電圧レベルが所望の目標電圧と一致するように、前記基準電圧を可変制御する基準電圧制御回路と；を有して成り、前記フリップフロップの出力パルスをスイッチング素子の制御信号として出力する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成るスイッチングレギュレータ用制御信号生成回路にて、前記基準電圧制御回路は、前記出力電圧と前記目標電圧との差分を増幅して前記基準電圧を生成するアンプを有して成る構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るスイッチングレギュレータ用制御信号生成回路にて、前記アンプは、前記出力電圧が前記目標電圧よりも高いときには前記基準電圧を下げるように動作し、逆に、前記出力電圧が前記目標電圧よりも低いときには前記基準電圧を上げるように動作する構成（第３の構成）にするとよい。
【００１２】
また、本発明に係るスイッチングレギュレータは、ＤＣ−ＤＣコンバータと、該ＤＣ−ＤＣコンバータの出力電圧に応じた制御信号を生成する制御信号生成回路と、前記制御信号に基づいて前記ＤＣ−ＤＣコンバータ内のスイッチング素子を駆動するドライバ回路とを備えたスイッチングレギュレータにおいて、前記制御信号生成回路が、上記第１〜第３いずれかの構成から成るスイッチングレギュレータ用制御信号生成回路である構成（第４の構成）とされている。
【発明の効果】
【００１３】
本発明によると、入力変動や負荷変動に伴う出力変動を抑えつつ、スイッチングレギュレータの高速動作を可能とするスイッチングレギュレータ用制御信号生成回路、及び、高速動作が可能なスイッチングレギュレータを実現することができるので、例えば大電流化に対応することが可能となる。
【発明を実施するための最良の形態】
【００１４】
まず、本発明に係るスイッチングレギュレータの特徴的構成を説明する前に、図１〜図３を参照しながら、本発明に係るスイッチングレギュレータの基本的構成及び動作について、詳細な説明を行う。
【００１５】
図１は、本発明に係るスイッチングレギュレータの基本的構成を示す図である。
【００１６】
図１に示すスイッチングレギュレータは、制御信号生成回路１と、ドライバ論理回路２と、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ（以下、ＮＭＯＳ或いはＮＭＯＳトランジスタという）３及び４と、ツェナーダイオード５と、コンデンサ６と、コイル７と、出力コンデンサ８と、によって構成されている。なお、入力電圧ＶINは、制御信号生成回路１を形成する回路要素の駆動電圧ＶDDより高いものとする。図１では、入力電圧ＶINが＋２５［Ｖ］とされ、駆動電圧ＶDDは＋５［Ｖ］とされる。また、図１では、ＮＭＯＳ３及び４と、コイル７と、出力コンデンサ８と、によって構成されるＤＣ−ＤＣコンバータが、入力電圧ＶINを出力電圧ＶOに変換する。したがって、出力電圧ＶOは、図１に示すスイッチングレギュレータの出力電圧でもあり、前記ＤＣ−ＤＣコンバータの出力電圧でもある。
【００１７】
制御信号生成回路１は、出力信号ＶOを入力とし、パルス信号（制御信号）ＶQを生成してドライバ論理回路２へ送出する。ドライバ論理回路２は、制御信号生成回路１から出力されるパルス信号ＶQに基づいてＮＭＯＳ３及び４をオン／オフ制御する。
【００１８】
ＮＭＯＳ３がオフされてＮＭＯＳ４が相補的にオンされると、駆動電圧ＶDDが印加されている端子から、ショットキーダイオード５を介して、コンデンサ６に充電電流が流れ込み、コンデンサ６の両端電圧は約＋５［Ｖ］になる。その後、ＮＭＯＳ３がオンされてＮＭＯＳ４が相補的にオフされると、コンデンサ６とＮＭＯＳ３との接続点の電圧は＋２５［Ｖ］となり、コンデンサ６とショットキーダイオード５との接続点の電圧は約＋３０［Ｖ］となる。そして、コンデンサ６とショットキーダイオード５との接続点に発生する約＋３０［Ｖ］が、ドライバ論理回路２に供給される。
【００１９】
ドライバ論理回路２は、コンデンサ６とショットキーダイオード５との接続点から供給される＋３０［Ｖ］を用いて、制御信号生成回路１から出力されるパルス信号を高電位側にレベルシフトし、そのレベルシフトした信号に基づく第１のドライブ信号をＮＭＯＳ３のゲートに供給するとともに、制御信号生成回路１から出力されるパルス信号を反転し、その反転した信号に基づく第２のドライブ信号をＮＭＯＳ４のゲートに供給する。
【００２０】
また、ＮＭＯＳ３とＮＭＯＳ４との接続点の電圧は、コイル７と出力コンデンサ８により平滑されて出力電圧ＶOとなる。
【００２１】
続いて、制御信号生成回路１について詳細に説明する。制御信号生成回路１は、比較器１０と、基準電圧源１１と、フリップフロップ１２と、パルス制御回路１３と、によって構成される。
【００２２】
比較器１０は、出力電圧ＶOと基準電圧源１１から出力される基準電圧ＶREFとを比較し、その比較出力をセット信号Ｖｓとしてフリップフロップ１２のセット端子（Ｓ）に供給する。また、パルス制御回路１３は、入力電圧ＶIN、基準電圧ＶREF2、及び、フリップフロップ１２の反転出力を入力とし、下記に示す（１）式を満たすように、入力電圧ＶINと基準電圧ＶREF2の比（ＶREF2／ＶIN）に応じて、制御信号生成回路１から出力されるパルス信号ＶQのオン期間ＴONを設定し、制御信号生成回路１から出力されるパルス信号ＶQが立ち上がってからオン期間ＴONが経過するとフリップフロップ１２をリセットさせる周波数ｆの信号をリセット信号ＶRとして、フリップフロップ１２のリセット端子（Ｒ）に供給する。そして、フリップフロップ１２から出力されるパルス信号ＶQがドライバ論理回路２に供給される。なお、基準電圧ＶREF2は、バンドギャップ回路等により設定しても良いし、出力電圧ＶOを用いても良い。
【００２３】
【数１】
0005094512.tif 000002
【００２４】
制御信号生成回路１の一構成例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図２に示す制御信号生成回路１が具備するパルス制御回路１３は、入力電圧ＶINを分圧する抵抗Ｒ１及びＲ２と、ｎｐｎ型バイポーラトランジスタＱ３と、トランジスタＱ３のエミッタ電流が流れる抵抗Ｒ３と、入力電圧ＶINの分圧と抵抗Ｒ３の両端電圧との差を増幅してトランジスタＱ３のベースに供給する高速アンプＡＭＰ１と、コンデンサＣ１と、ｐｎｐ型バイポーラトランジスタＱ１及びＱ２から成りトランジスタＱ３のエミッタ電流と同一値または所定倍の充電電流をコンデンサＣ１に供給するカレントミラー回路と、フリップフロップ１２の反転出力に応じてコンデンサＣ１の充放電を切り替えるＮチャネル型ＭＯＳ電界効果トランジスタＱ４と、基準電圧ＶREF2を分圧する抵抗Ｒ４及びＲ５と、基準電圧ＶREF2の分圧とコンデンサＣ１の両端電圧とを比較して比較出力をフリップフロップ１２のリセット端子（Ｒ）に供給する比較器ＣＯＭ１と、によって構成されている。
【００２５】
続いて、図１に示すスイッチングレギュレータ及び図２に示す制御信号生成回路１の各部電圧又は電流のタイムチャートを図３に示し、図３を参照して図１に示すスイッチングレギュレータ及び図２に示す制御信号生成回路１の動作を説明する。
【００２６】
フリップフロップ１２の出力端子（Ｑ）からドライバ論理回路２に供給されるパルス信号ＶQがＬｏｗレベルであるときには、ＮＭＯＳ３がオフであり、ＮＭＯＳ４が相補的にオンであるため、コイル７を流れる電流ＩL及び出力電圧ＶOは徐々に減少する。また、このとき、フリップフロップ１２の反転出力はＨｉｇｈレベルであるので、ＮＭＯＳトランジスタＱ４はオンであり、コンデンサＣ１の両端電圧ＶC1は零である。したがって、比較器ＣＯＭ１からフリップフロップ１２のリセット端子（Ｒ）に供給されるリセット信号ＶRはＬｏｗレベルである。
【００２７】
そして、出力電圧ＶOが基準電圧ＶREFより小さくなると、比較器１０からフリップフロップ１２のセット端子（Ｓ）に供給されるセット信号ＶSがＬｏｗレベルからＨｉｇｈレベルに切り替わる。これにより、パルス信号ＶQがＬｏｗレベルからＨｉｇｈレベルに切り替わり、ＮＭＯＳ３がオンになり、ＮＭＯＳ４が相補的にオフになるため、出力電圧ＶOが基準電圧ＶREFより大きくなる。したがって、セット信号ＶSはすぐにＬｏｗレベルに戻る。また、このときフリップフロップ１２の反転出力は、ＨｉｇｈレベルからＬｏｗレベルに切り替わるので、ＮＭＯＳトランジスタＱ４はオフになり、コンデンサＣ１に充電電流が供給され始める。
【００２８】
その後、フリップフロップ１２の出力であるパルス信号ＶQがＨｉｇｈレベルである間は、コイル７を流れる電流ＩL、出力電圧ＶO、及び、コンデンサＣ１の両端電圧ＶC1が徐々に増加する。
【００２９】
そして、コンデンサＣ１の両端電圧ＶC1が閾値ＶTH（抵抗Ｒ４と抵抗Ｒ５の接続点の電圧と同一値）に達すると、リセット信号ＶRがＬｏｗレベルからＨｉｇｈレベルに切り替わる。これにより、パルス信号ＶQがＨｉｇｈレベルからＬｏｗレベルに切り替わる。パルス信号ＶQがＬｏｗレベルになると、フリップフロップ１２の反転出力がＨｉｇｈレベルになってＮＭＯＳトランジスタＱ４がオンになり、コンデンサＣ１の両端電圧ＶC1が零になるので、リセット信号ＶRはすぐにＬｏｗレベルに戻る。
【００３０】
図１に示すスイッチングレギュレータ及び図２に示す制御信号生成回路１は、以上のような動作を行うので、パルス信号ＶQのオン期間ＴONは、コンデンサＣ１の充電時間と一致する。したがって、パルス信号ＶQのオン期間ＴONは、下記に示す（２）式で表すことができる。ただし、Ｃ1はコンデンサＣ１の静電容量を示し、ｉはコンデンサＣ１の充電電流値を示し、Ｒ1〜Ｒ5は抵抗Ｒ１〜Ｒ５それぞれの抵抗値を示している。
【００３１】
【数２】
0005094512.tif 000003
【００３２】
ここで、降圧形ＤＣ−ＤＣコンバータを有するスイッチングレギュレータでは、ＤＣ−ＤＣコンバータ内のスイッチング素子のオン／オフ制御に用いられるパルス信号のオン期間ＴON（ＤＣ−ＤＣコンバータ内のコイルにエネルギーが蓄えられる期間）は、上述の（１）式で表せるので、コンデンサＣ１の静電容量Ｃ1と抵抗Ｒ３の抵抗値Ｒ3の積が、パルス信号ＶQの周波数ｆとなる。これにより、たとえ入力電圧ＶINの値を変更しても、制御信号ＶQの周波数ｆを固定することができる。
【００３３】
図１に示すスイッチングレギュレータでは、帰還部分が出力電圧ＶOと基準電圧ＶREFとの比較動作及び充電電圧ＶC1と基準電圧ＶREF2との比較動作を主に行うため、高速動作が可能となる。従って、近年、動作スピードの高速化が著しいデジタル家電やパーソナルコンピュータの電源としても十分に対応することができる。
【００３４】
ところで、上記の基本的構成から成るスイッチングレギュレータにおいて、その出力電圧ＶOの平均値は、下記の（３）式で示すように、基準電圧ＶREFに対して、出力電圧ＶOに生じるリップル電圧ΔＶの１／２を加えた電圧値となる。なお、出力電圧ＶO、基準電圧ＶＲＥＦ、及び、出力電圧ＶOに生じるリップル電圧ΔＶの関係については、先出の図３に示されている。
【００３５】
【数３】
0005094512.tif 000004
【００３６】
一方、出力電圧ＶOに生じるリップル電圧ΔＶは、下記の（４）式で求めることができる。なお、下記の（４）式において、パラメータＬ、パラメータｆ、及び、パラメータＥＳＲは、各々、コイル７のインダクタンス値、スイッチング素子３、４の駆動周波数、及び、出力コンデンサ８の等価直列抵抗値（ＥＳＲ［Equivalent Series Resistance］）を示している。また、下記の（４）式では、基準電圧ＶREF2として、出力電圧ＶOを用いた場合を示している。
【００３７】
【数４】
0005094512.tif 000005
【００３８】
上記の（４）式からも分かるように、出力電圧ＶOに生じるリップル電圧ΔＶは、入力変動（入力電圧ＶINの変動）や負荷変動（出力トランジスタ３のオン期間ＴONの変動）に起因して、その大きさが変動するものである。従って、上記の基本的構成から成るスイッチングレギュレータでは、入力変動や負荷変動に起因して、出力電圧ＶOに生じるリップル電圧ΔＶが増減されると、これに依存して出力電圧ＶOまで変動してしまう、という問題があった。
【００３９】
入力変動時の挙動について具体的に説明する。先述した通り、出力電圧ＶOに生じるリップル電圧ΔＶの大きさは、入力電圧ＶINに依存する。そのため、入力電圧ＶINが変動すると、出力電圧ＶOに生じるリップル電圧ΔＶが増減され、延いては、出力電圧ＶOが変動する。
【００４０】
例えば、ＶO＝１．８［Ｖ］、Ｌ＝２．５［μＨ］、ｆ＝３００［ｋＨｚ］、ＥＳＲ＝１５［ｍΩ］とした場合、ＶIN＝２５［Ｖ］であるときには、ΔＶ＝３３．４［ｍＶ］であるのに対して、ＶIN＝５［Ｖ］であるときには、ΔＶ＝２３．０［ｍＶ］となる。すなわち、出力電圧ＶOに生じるリップル電圧ΔＶが１０．４［ｍＶ］変動し、これに依存して出力電圧ＶOが５．２［ｍＶ］変動する。
【００４１】
次に、負荷変動時の挙動について具体的に説明する。先にも述べたように、上記の基本的構成から成るスイッチングレギュレータにおいて、パルス制御回路１３では、パルス信号ＶQの周波数ｆを固定するように、パルス信号ＶQの周波数制御が行われるため、ＤＣ−ＤＣコンバータを形成する出力トランジスタ３のオン期間ＴONは、入力変動や負荷変動に依ることなく、基本的に一定となるはずである。しかしながら、実際には、ＤＣ−ＤＣコンバータを形成する同期整流トランジスタ４がオフしたときに、コイル７に流れる電流ＩLがゼロ値よりも大きいか否か（延いては、軽負荷であるか重負荷であるか）に応じて、出力トランジスタ３のオン期間ＴONが変動する。
【００４２】
図４は、負荷変動によって出力トランジスタ３のオン期間ＴONが変動する様子を示したタイミングチャートである。なお、図４の上段には、上から順に、軽負荷時におけるコイル電流ＩL、出力トランジスタ３のゲート電圧、及び、同期整流トランジスタ４のゲート電圧が示されている。また、図４の下段には、上から順に、重負荷時におけるコイル電流ＩL、出力トランジスタ３のゲート電圧、及び、同期整流トランジスタ４のゲート電圧が示されている。
【００４３】
図４の上段に示すように、負荷が軽く、同期整流トランジスタ４がオフしたときに、コイル７に流れる電流ＩLがゼロ値よりも小さいときには、出力トランジスタ３と同期整流トランジスタ４の同時オフ期間ＴD（デッドタイム）において、出力トランジスタ３のゲート電圧がローレベルとならず、出力トランジスタ３のオン期間ＴONが実質的に延長された形となる。一方、図４の下段に示すように、負荷が重く、同期整流トランジスタ４がオフしたときに、コイル７に流れる電流ＩLがゼロ値よりも大きいときには、出力トランジスタ３と同期整流トランジスタ４の同時オフ期間ＴDにおいて、出力トランジスタ３のゲート電圧がローレベルとなるため、出力トランジスタ３のオン期間ＴONが延長されることはない。
【００４４】
従って、図４の上段と下段を比較すれば分かるように、負荷変動時（特に、軽負荷から重負荷への変更点）には、出力トランジスタ３のオン期間ＴONが変動するので、出力電圧ＶＯに生じるリップル電圧ΔＶが増減され、延いては、出力電圧ＶOが変動する。
【００４５】
例えば、ＶIN＝１２［Ｖ］、ＶO＝１．２［Ｖ］、Ｌ＝１．５［μＨ］、ＴON＝１４０［ｎｓｅｃ］、ＥＳＲ＝３０［ｍΩ］、ＴＤ＝３０［ｎｓｅｃ］とした場合、軽負荷時にはΔＶ＝３８．９［ｍＶ］であるのに対して、重負荷時にはΔＶ＝３２．４［ｍＶ］となる。すなわち、出力電圧ＶOに生じるリップル電圧ΔＶが６．５［ｍＶ］変動し、これに依存して出力電圧ＶOが３．２［ｍＶ］変動する。
【００４６】
このように、上記の基本的構成から成るスイッチングレギュレータでは、入力変動や負荷変動に起因して、出力電圧ＶOに生じるリップル電圧ΔＶが増減し、延いては、これに依存して出力電圧ＶOまで変動してしまう、という問題があった。
【００４７】
以下では、上記の改善すべき点を踏まえた上で、本発明に係るスイッチングレギュレータの特徴的構成について詳細な説明を行う。
【００４８】
図５は、本発明に係るスイッチングレギュレータの特徴的構成を示す図である。なお、本図の構成は、図１とほぼ同様であり、制御信号生成回路１の内部に、基準電圧源１１に代えて、基準電圧制御回路１４を設けた点に特徴を有している。そこで、先述と同様の構成部分については、図１と同一の符号を付すことで重複した説明を省略し、以下では、基準電圧制御回路１４の構成及び動作について、重点的な説明を行うことにする。
【００４９】
基準電圧制御回路１４は、出力電圧ＶOをモニタし、その電圧レベルが所望の目標電圧ＶTARGETと一致するように、基準電圧ＶREFを可変制御する手段であって、図５の例では、反転入力端（−）に入力される出力電圧ＶOと、非反転入力端（＋）に入力される目標電圧ＶTARGETとの差分を増幅して基準電圧ＶREFを生成するアンプＡＭＰ２を有して成る構成とされている。
【００５０】
ここで、アンプＡＭＰ２は、図６に示すように、出力電圧ＶOが目標電圧ＶTARGETよりも高いときには基準電圧ＶREFを下げるように動作し、逆に、出力電圧ＶOが目標電圧ＶTARGETよりも低いときには基準電圧ＶＲＥＦを上げるように動作する。
【００５１】
このように、目標電圧ＶTARGETを比較器１０に直接入力するのではなく、アンプＡＭＰ２を用いて出力電圧ＶOと目標電圧ＶTARGETとの差分に応じた基準電圧ＶREFを生成し、これを比較部１０に入力する構成とすることにより、常に出力電圧ＶOの状態をモニタしておき、出力電圧ＶOが低下したときには基準電圧ＶREFを持ち上げ、逆に、出力電圧ＶOが上昇したときには基準電圧ＶREFを下げることができるので、入力変動や負荷変動に起因して、出力電圧ＶOに生じるリップル電圧ΔＶが増減したとしても、これに依ることなく、出力電圧ＶOを目標電圧ＶTARGETに一致させることが可能となる。
【００５２】
図７及び図８は、それぞれコイル電流ＩLと出力電圧ＶOとの関係を示した図である。なお、図７は、入力電圧ＶINが６［Ｖ］である場合の挙動を示しており、図８は、入力電圧ＶINが１３．２［Ｖ］である場合の挙動を示している。また、両図中の実線は、基準電圧ＶREFの可変制御を行う場合の挙動を示しており、両図中の破線は、基準電圧ＶＲＥＦの可変制御を行わない場合の挙動を示している。
【００５３】
図７及び図８の各々において、実線と破線を比較すれば分かるように、基準電圧ＶREFの可変制御を行う場合には、負荷変動（コイル電流ＩLの変動）に依ることなく、出力電圧ＶOがほぼ目標電圧ＶTARGET（図７及び図８の例では、０．８［Ｖ］付近）に維持されていることが分かる。また、図７及び図８を互いに比較すれば分かるように、基準電圧ＶREFの可変制御を行う場合には、入力変動（入力電圧ＶINの変動）に依ることなく、出力電圧ＶOがほぼ目標電圧ＶTARGET（図７及び図８の例では、０．８［Ｖ］付近）に維持されていることが分かる。
【００５４】
なお、上記実施形態では、ブートストラップ方式のＤＣ−ＤＣコンバータを有するスイッチングレギュレータについて説明したが、当然の事ながら本発明は他の構成のＤＣ−ＤＣコンバータを有するスイッチングレギュレータにも適用することができる。また、上記実施形態では、ブートストラップ手段として、ツェナーダイオード５及びコンデンサ６を用いているが、本発明の構成はこれに限定されるものではない。また、オン期間ＴONに影響がないのであれば、比較器１０にヒステリシス特性を持たせるようにしても良い。
【００５５】
その他、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００５６】
例えば、上記実施形態では、出力電圧ＶOと目標電圧ＶTARGETとの差分を増幅して基準電圧ＶREFを生成するアンプＡＭＰ２を用いて、基準電圧制御回路１４を形成した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、出力電圧ＶOをモニタし、その電圧レベルが所望の目標電圧ＶTARGETと一致するように、基準電圧ＶREFを可変制御し得る構成であれば、いかなる構成を採用しても構わない。
【産業上の利用可能性】
【００５７】
本発明は、スイッチングレギュレータの高速化と出力安定化の両立を図る上で有用な技術である。
【図面の簡単な説明】
【００５８】
【図１】は、本発明に係るスイッチングレギュレータの基本的構成を示す図である。
【図２】は、図１のスイッチングレギュレータが具備する制御信号生成回路の一構成例を示す図である。
【図３】は、図１に示すスイッチングレギュレータ及び図２に示す制御信号生成回路の各部電圧又は電流のタイムチャートである。
【図４】は、負荷変動によって出力トランジスタ３のオン期間ＴONが実質的に変動する様子を示したタイミングチャートである。
【図５】は、本発明に係るスイッチングレギュレータの特徴的構成を示す図である。
【図６】は、出力電圧ＶO、基準電圧ＶREF、目標電圧ＶTARGET、及び、出力電圧ＶOに生じるリップル電圧ΔＶの関係を示した波形図である。
【図７】は、コイル電流ＩLと出力電圧ＶOとの関係（入力電圧ＶINが低い場合）を示した図である。
【図８】は、コイル電流ＩLと出力電圧ＶOとの関係（入力電圧ＶINが高い場合）を示した図である。
【符号の説明】
【００５９】
１    制御信号生成回路
２    ドライバ論理回路
３、４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
５    ツェナーダイオード
６    コンデンサ
７    コイル
８    出力コンデンサ
１０    比較器
１１    基準電圧源
１２    フリップフロップ
１３    パルス制御回路
１４    基準電圧制御回路
Ｒ１〜Ｒ５    抵抗
Ｑ１、Ｑ２    ｐｎｐ型バイポーラトランジスタ
Ｑ３    ｎｐｎ型バイポーラトランジスタ
Ｑ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＡＭＰ１    高速アンプ
ＡＭＰ２    アンプ
ＣＯＭ１    比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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