(57)【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ(ＤＲＡＭ)装置において、
複数個の行及び列の形態に配列されており且つ各々が前記各行と各一対のビット線の内の一方のビット線との交点に配置されている複数個のメモリセルと、各ビット線がメモリセルからなる別個の列へ結合しており且つ各ビット線対がツイスト型アーキテクチャを有している複数対のビット線と、複数の行の基準セルと、欠陥を有するいずれか１つの行のメモリセルを置換させるために形態特定可能な一対の冗長行の冗長メモリセルであって各々が前記各冗長行と各一対のビット線の内の一方のビット線との交点に配置されている一対の冗長行の冗長メモリセルとを有しているメモリセルアレイ、
ＤＲＡＭ装置へ供給されるアドレス値に基づいて１つの行のメモリセルと１つ又はそれ以上の対応する行の基準セルとを前記ビット線対へ接続させる行デコード回路、
ＤＲＡＭ装置へ供給される欠陥を有している１つの行のメモリセルに対応するアドレス値に応答して前記一対の冗長行の冗長メモリセルを前記ビット線対へ接続させる冗長行デコード回路、
を有していることを特徴とするＤＲＡＭ装置。
【請求項２】
請求項１において、前記一対の冗長行の冗長メモリセルが前記ビット線対へ接続される場合に、前記行デコード回路が各行の基準セルを前記ビット線対から切断させることを特徴とするＤＲＡＭ装置。
【請求項３】
請求項２において、前記一対の冗長行からなる冗長メモリセルが前記ビット線対へ接続される場合に、前記冗長行デコード回路が、各行の基準セルを前記ビット線対から切断させるために前記行デコード回路への入力を駆動するディスエーブル信号を発生することを特徴とするＤＲＡＭ装置。
【請求項４】
請求項１において、前記冗長メモリセルからなる冗長行の対の位置が前記ビット線対におけるツイストの位置とは独立的であることを特徴とするＤＲＡＭ装置。
【請求項５】
請求項１において、前記冗長メモリセルからなる冗長行の対の位置が１つ又はそれ以上の対のビット線におけるツイストの数とは独立していることを特徴とするＤＲＡＭ装置。
【請求項６】
請求項１において、
各ビット線対が真ビット線と補元ビット線とを有しており、
前記一対の冗長行の内の第一冗長行における各冗長メモリセルが別個の真ビット線へ結合しており、
前記一対の冗長行の内の第二冗長行における各冗長メモリセルが別個の補元ビット線へ結合しており、従って１つのビット線対へ結合している前記一対の冗長行における冗長メモリセルが前記真及び補元ビット線の間のデータ値を格納する、
ことを特徴とするＤＲＡＭ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ (ＤＲＡＭ)装置用のメモリセルからなる冗長行に関するものであって、更に詳細には、ツイスト型ビット線アーキテクチャを有しているＤＲＡＭ装置用のメモリセルからなる冗長行を使用する技術に関するものである。
【０００２】
【従来の技術】
従来のＤＲＡＭ装置は行及び列の形態に配列したメモリセルからなるアレイを有している。各行のメモリセルは別個のワード線へ結合しており、且つメモリセルからなる各列は別個のビット線へ結合している。該アレイは、更に、基準セルからなる行を有しており、それらは、メモリセル内に格納されているデータ値を決定するためのメモリアクセス動作期間中に、各対のビット線上に電荷差を与えるために選択された行のメモリセルと協働する。
【０００３】
特に、１個の基準セルとアドレスされた行からの１個のメモリセルとがメモリアクセス動作期間中に１個のビット線対へ接続され且つその上に検知されるべき電荷差を提供する。次いで、該メモリセルはリフレッシュされ、ＤＲＡＭ出力は該電荷差の極性に基づいて高又は低のいずれかの論理レベルを表す電圧レベルへ駆動される (メモリ読取動作期間中に)。
【０００４】
メモリセルアレイは、典型的に、ツイスト型ビット線アーキテクチャを使用しており、その場合に、ビット線対のビット線は隣接するビット線に対しての信号結合を補償するために１つ又はそれ以上の位置においてツイストされている。図１はＤＲＡＭ装置に対する典型的なツイスト型ビット線アーキテクチャを例示している。理解されるように、１つのビット線対に対応するツイストの位置はそれに沿って実質的に均等に分布されている。
【０００５】
非ツイスト型ビット線アーキテクチャの場合には基準セルからなる２つの行のみが必要であるに過ぎないが (基準セルからなる第一行が真ビット線へ接続され且つ基準セルからなる第二行が補元ビット線へ接続されている)、ツイスト型ビット線アーキテクチャを使用しているＤＲＡＭ装置によってメモリアクセス動作を実行するためにはより多くの数の基準セルが必要とされる。図１の従来のＤＲＡＭセルアレイにおいては、基準セルからなる４個の行Ａ−Ｄが必要である。
【０００６】
４個の行の基準セルのデコーディングはツイスト位置と相対的なアドレスされた行のメモリセルの位置に依存している。例えば、領域Ｘ内のメモリセルからなる偶数 (奇数)行は基準行Ａ及びＢ (Ｃ及びＤ)がビット線へ接続されることを必要とする。領域Ｙ内の偶数 (奇数)行のメモリセルは基準行Ｂ及びＣ (Ａ及びＤ)がビット線へ接続されることを必要とする。理解されるように、基準セルからなる行のデコーディングはツイスト型ビット線アーキテクチャを有するＤＲＡＭ装置においてはより複雑である。
【０００７】
従来のＤＲＡＭ装置は、典型的に、欠陥を有するメモリセルアレイ内のメモリセルからなる１つの行を置換すべく適合されているメモリセルからなる１つ又はそれ以上の冗長行を包含することが可能である。ツイスト型ビット線アーキテクチャを有するメモリセルアレイにおいて冗長行が設けられる場合には、基準行のデコーディングは欠陥性の行を置換する冗長行の位置を考慮にいれねばならない。
【０００８】
基準セルからなる行をデコーディングする従来のアプローチは、ビット線ツイストによって境界が決められる各領域 (領域Ｘ−Ｘ，Ｙ−Ｙ，Ｚ−Ｚ等)内に１つ又はそれ以上冗長行を配設し且つ欠陥性の行を同一の領域内の１つの冗長行でのみ置換させることである。然しながら、このアプローチは回路のオーバーヘッドが増加し且つ冗長行の使用が制限されるという欠点を有しており、従ってその効率は乏しいものである。
【０００９】
前述したことに鑑み、欠陥を有するメモリセル行の場合にメモリセルからなる冗長行を効果的に利用するツイスト型ビット線アーキテクチャを有するＤＲＡＭ装置に対する必要性が存在している。
【００１０】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、メモリセルからなる欠陥行を効果的に置換させることが可能なツイスト型ビット線アーキテクチャを有するダイナミックランダムアクセスメモリ (ＤＲＡＭ)装置及びそのアクセス方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本ダイナミックランダムアクセスメモリ (ＤＲＡＭ)装置は、メモリセルからなる少なくとも一対の冗長行を具備しているメモリセルアレイを有している。冗長行対の第一冗長行からの各メモリセルは別個の真ビット線へ結合され、且つ該冗長行対の第二冗長行からの各メモリセルは別個の補元ビット線へ結合される。１つのビット線対と関連している冗長メモリセルはデータ値のデータ真バージョン及びデータ補元バージョンを格納する。冗長行対が置換する欠陥行に対応するデータ値がＤＲＡＭへ供給されると、第一及び第二冗長行の両方におけるメモリセルが活性化され及び／又はビット線対へ接続される。このように、メモリセルからなる各対の冗長行は欠陥を有するメモリセルからなるいずれか１つの行を置換するためにコンフィギャラブル (ｃｏｎｆｉｇｕｒａｂｌｅ)、即ち形態特定可能である。データ値の真バージョン及び補元バージョンが格納され且つ１つのビット線対のビット線上に配置されるので、メモリセルアレイ内の基準セルからなる行は冗長行対が関与するメモリアクセス動作を実施する場合に必要なものではない。
【００１２】
ＤＲＡＭのメモリアクセス動作の実行は、欠陥を有するメモリセルからなる１つの行に対応するアドレスを受取ること、欠陥を有するメモリセルからなるアドレスされた行を置換するために前もって形態特定されたメモリセルからなる一対の冗長行を活性化させること、及びメモリアクセス動作全体にわたって基準セルからなる行の各々を切断させること、を包含している。
【００１３】
【発明の実施の形態】
図２−３を参照すると、本発明の好適実施例に基づくダイナミックランダムアクセスメモリ (ＤＲＡＭ)装置１が示されている。ＤＲＡＭ装置１は集積回路２の一部又は全てを形成することが可能である。例えば、ＤＲＡＭ装置１はスタンドアローンで既製のメモリ装置２とすることが可能である。一方、ＤＲＡＭ装置１は応用特定集積回路 (ＡＳＩＣ)を形成するための応用特定回路 (点線で示してある)をも包含する集積回路２内の埋込型メモリとすることが可能である。
【００１４】
ＤＲＡＭ装置１は、複数個の行５及び列６ (図３)の形態としたメモリセル４を具備するメモリセルアレイ３を有している。メモリセル４からなる各行５は別個のワード線７へ結合されており、且つメモリセル４からなる各列６は別個のビット線８へ結合している。対応するワード線７が高基準電圧Ｖｄｄへ駆動されると、メモリセル４からなる１つの行５が活性化され且つビット線８へ接続される。ビット線８はビット線対９にグループ化されており、各ビット線対９は真ビット線８ｔと補元 (相補的)ビット線８ｃとを有している。各ビット線対９は別個のセンスアンプ１０へ結合している。各センスアンプ１０はそれに接続されている対応するビット線８を横断して表われる電荷差を検知し且つその電荷差の極性に基づいて、ビット線８を高供給電圧Ｖｄｄ及び低供給電圧Ｖｓｓへ向かって駆動する。メモリセル３、ワード線７、ビット線８、センスアンプ１０は当該技術分野において公知の如く、メモリ読取、書込、リフレッシュ動作を実行すべく機能する。
【００１５】
各ビット線対９に対して、そのビット線８は対応するセンスアンプ１０によるビット線８の検知の前に、隣接するビット線８の間の信号結合を実質的に補償するか又はその他の対応でバランスさせるためにツイストされている。図３に示した本発明の好適実施例においては、ビット線対９における均等に分布されたツイストの数は隣接するビット線対９における均等に分布したツイストの数とは２倍だけ異なっている。即ち、奇数 (偶数)番号のビット線対９は偶数 (奇数)ビット線対９よりも２倍 (半分)の均等に分布したツイストを有している。理解されるように、隣接するビット線対９の間のツイストの数及び位置の関係は図３に示したものとは異なるものとすることが可能である。
【００１６】
メモリセルアレイ３は基準セル１２からなる複数個の行１１を有している。基準セル１２は、活性化された場合に、論理高レベルに対応する電荷と論理低レベルに対応する電荷との間の電荷を供給するようにビット線８へ結合されている。このように、アドレスされたメモリセル４をビット線対９のうちの第一ビット線８へ接続させ且つ選択された基準セル１２をビット線対９のうちの第二ビット線８へ接続させることによって電荷差をビット線対９を横断して与えることが可能である。
【００１７】
非ツイスト型ビット線アーキテクチャを有するＤＲＡＭ装置においては、基準セル１２からなる２つの行１１のみが必要であるに過ぎない (第一行は真ビット線８ｔへ接続されている基準セルを有しており、且つ第二行は補元ビット線８ｃへ接続している基準セルを有している)。然しながら、ビット線８はツイスト型アーキテクチャを有しているので、メモリセル４からなる行５が関与するメモリアクセス動作を実行するために、基準セル１２からなる２つを超える行が必要である。図３に示したツイスト型ビット線アーキテクチャを有する実施例においては、メモリセル行５内のメモリセル４へデータを書込み且つそれからデータを読取る場合に、基準セル１２からなる４つの行が必要である。
【００１８】
図２を参照すると、ＤＲＡＭ装置１は行デコーダ２０及び列デコーダ２１を有しており、それらは、入力として、アドレスバス２２上に与えられるアドレス値を受取り、且つ夫々対応するワード線７及びビット線８を選択し、従って適宜のメモリセル４がアクセスされる。ＤＲＡＭ装置１は、更に、データ入力／出力 (Ｉ／Ｏ)ブロック２３を有しており、それはメモリセルアレイ３内に格納されるべきデータ及びＤＲＡＭ装置１の出力としてメモリセルアレイ３から読取ったデータを与える。制御ブロック２４は、メモリ読取、書込及びリフレッシュ動作を実行する場合の必要な制御機能を実施するために、行デコーダ２０、列デコーダ２１、センスアンプ１０、データＩ／Ｏブロック２３と協働する。
【００１９】
装置の歩留まりを増加させるために、ＤＲＡＭ装置１は、更に、行５を使用不可能なものとさせる欠陥を有するメモリセル４からなる行５を置換させるべく適合されている冗長メモリセル３２からなる冗長行３０を有している。本発明の好適実施例によれば、冗長メモリセル３２からなる冗長行３０は対３１にグループ化されている。各冗長行対３１は真ビット線８ｔへ結合されている冗長メモリセル３２からなる第一冗長行３０と、補元ビット線８ｃへ結合されている冗長メモリセル３２からなる第二冗長行とを有している。各真ビット線８ｔは第一冗長行３０における別個の冗長メモリセル３２へ結合しており、且つ各補元ビット線８ｃは第二冗長行３０における別個の冗長メモリセル３２へ結合している。ビット線対９の真ビット線８ｔ及び補元ビット線８ｃへ接続している冗長メモリセル３２は異なる形態でデータ値を格納することが可能である。即ち、データ値の真及び補元の両方の形態がビット線対９と関連する冗長メモリセル３２からなる対によって維持される。
【００２０】
本発明の好適実施例においては、冗長行３０からなる１つの対３１は欠陥を有するメモリセル４からなる単一の行５を置換することが可能である。特に、ビット線対９へ結合されている冗長行対３１の２個の冗長メモリセル３２はデータ値を表す電荷を格納するために同時的にそれに対して接続される。２個の冗長メモリセル３２のうちの１つは高供給電圧Ｖｄｄへ充電され且つ該２つの冗長メモリセル３２のうちの他方は低供給電圧Ｖｓｓへ充電される。関連するビット線対９のビット線８へ接続されると、該２つの冗長メモリセル３２は所望のデータ値を表す極性を有するビット線対９上の電荷差を与える。その電荷差は適宜寸法設定され、従ってビット線対９へ接続されているセンスアンプ１０はその電荷差を検知し且つその電荷差の極性に基づいてビット線８を高供給電圧Ｖｄｄ及び低供給電圧Ｖｓｓへ駆動することが可能である。
【００２１】
冗長メモリセル３２からなる冗長行３０を適宜活性化させるために、ＤＲＡＭ装置１は冗長行デコーダ３５を有しており、それは、対応する欠陥性のメモリセル行５がアドレスバス２２上に与えられたアドレスにおいて識別される場合に各冗長行対３１を活性化させる。
【００２２】
冗長行対３１における冗長行３０の各々からの２つの冗長メモリセル３２がビット線対９へ接続され且つデータ値を表す対応するビット線対３２上に一体となって電荷差を与えるので、冗長行対３１内に格納されているデータへアクセスする場合に該電荷差を発生するために基準セル１２を使用することは必要ではない。従って、冗長行対３１からのデータへアクセスするメモリアクセス動作期間中に基準セル行１１は不活性化される。本発明の例示的実施例においては、冗長行対３１が活性化され且つビット線８へ接続される場合には、冗長行デコーダ３５がディスエーブル信号３６ (図２)を発生し、それは行デコーダ２０への入力であり且つビット線８に対する全ての基準セル１１上の活性化及び／又は接続をディスエーブルさせるべくアサート即ち活性化される。
【００２３】
本発明の動作について図４を参照して説明する。最初に、集積回路２の一部又は全てを形成しているＤＲＡＭ装置１をタイミング及び機能性条件についてテストする。メモリセル４がＤＲＡＭ装置１のテスト期間中に欠陥を有するものであることが判明すると、ＤＲＡＭ装置１はステップ４１においてコンフィギュア即ち形態特定され、及び／又はプログラムされ、従って欠陥性のメモリセル４を有する行５が冗長行３０からなる一対３１で置換される。このことは、例えば、行デコーダ２０及び／又は冗長行デコーダ３５ (不図示)におけるヒューズを破壊することによって行うことが可能である。この時点において、冗長行対３１における冗長メモリセル３２は欠陥を有する行５のメモリセル４内に格納されることが意図されているデータを格納するために使用される。
【００２４】
特に、欠陥性のメモリセル４を有する行５に対応するアドレス値がメモリアクセス動作の開始においてアドレスバス２２上で受取られると (ステップ４２)、ビット線８がステップ４３においてプレチャージされ且つ平衡化される。ビット線８をプレチャージし且つ平衡化させるステップ及びその回路は当該技術分野において公知であり、且つその詳細な説明は割愛する。欠陥性のメモリセル行５に対応するアドレス値を検知すると、冗長行デコーダ３５はステップ４４においてディスエーブル信号３６をアサート即ち活性化させ、そのことは行デコーダ２０をして基準セル１２からなる全ての行１１をビット線８から切断させる (又はその接続が形成されることを阻止する)。ほぼ同時に、冗長行対３１の冗長行３０が活性化され、従って選択された冗長行対３１の冗長行３０の冗長メモリセル３２はステップ４５においてビット線８へ電気的に接続される。各ビット線対９ヘ接続されている冗長メモリセル３２内に格納されている電荷は対応するビット線８上に与えられ、及び／又はその他の態様で共用される。各ビット線対９へ接続されている冗長メモリセル３２上に格納されている電荷は格納されているデータ値の真バージョン及び補元バージョンの両方を包含しているので、各ビット線対８を横断して格納されているデータ値を表す電荷差が形成される。
【００２５】
メモリ読取動作の場合には、次いで、センスアンプ１０がステップ４６において各ビット線対９上に表われる電荷差を検知し且つステップ４７において、それに対応する電荷差の極性に基づいてビット線８を高供給電圧Ｖｄｄ又は低供給電圧Ｖｓｓへ向かって駆動する。ビット線８へ接続されているので、冗長メモリセル３２もこの時に高供給電圧Ｖｄｄ又は低供給電圧Ｖｓｓのいずれかへ充電される。ステップ４７において、選択されたビット線対９がデータＩ／Ｏブロック２３へ接続されてＤＲＡＭ装置１の出力を選択された冗長メモリセル３２内に格納されているデータに対応する電圧レベルへ駆動する。冗長行対３１内の冗長メモリセル３２がステップ４８においてビット線８から切断されると、メモリ読取動作が完了する。
【００２６】
メモリ書込動作の場合には、ＤＲＡＭ装置１内に格納すべきデータがステップ４５に続くステップ４９において１つ又はそれ以上の選択されたビット線対９上に与えられる。該データは差動形態で与えられ、該データの真バージョンと補元バージョンの両方が選択されたビット線対９のビット線８上に表われる。このように、選択されたビット線対９のビット線８及びそれに接続されている冗長メモリセル３２が高供給電圧Ｖｄｄ又は低供給電圧Ｖｓｓのいずれかに向かって駆動される。該新たなデータを格納するために選択されていないビット線対９に関しては、そのビット線８及びそれに接続されている冗長メモリセル３２は、メモリ読取動作のステップ４６及び４７に関して上に説明したように、それと関連するセンスアンプ１０によってステップ５０においてＶｄｄ又はＶｓｓへ駆動される。冗長行デコーダ２０が冗長行対３１を不活性化させ及び／又はビット線８から切断することによって、メモリ書込動作が完了する。
【００２７】
メモリセル４からなる単一の欠陥性の行５を置換するために冗長行３０を対で使用することは多数の利点を提供する。例えば、基準行１１をデコードするためのデコード回路は冗長行３０が存在することによって更に複雑なものとされることはない。実際に、基準行１１をビット線８へ接続することから行デコーダ２０をディスエーブルさせる付加的な回路はオーバーヘッドにおいて些細な増加を発生するに過ぎない。データ値の真及び補元の両方がビット線対９に対応する冗長行対３１のメモリセル３２によって格納されるので、冗長メモリセル３２に対する雑音余裕はメモリセル４に対する雑音余裕と相対的に増加される。更に、冗長行３０からなる対３１は偶数番号又は奇数番号のいずれかの欠陥性のメモリセル行５を置換することが可能である。冗長行対３１は、又、ビット線対８におけるツイストの位置又は数とは独立的にメモリセルアレイ３内に配置させることが可能である。
【００２８】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  ツイスト型ビット線アーキテクチャを有する従来のＤＲＡＭセルアレイを示した概略図。
【図２】  本発明の好適実施例に基づくダイナミックランダムアクセスメモリ装置を含む集積回路を示した概略図。
【図３】  図２に示したダイナミックランダムアクセスメモリ装置のメモリセルアレイの一部を示した概略図。
【図４】  本発明の好適実施例に基づくダイナミックランダムアクセスメモリ装置の動作を示したフローチャート。
【符号の説明】
１  ＤＲＡＭ装置
２  集積回路
３  メモリセルアレイ
４  メモリセル
５  行
６  列
７  ワード線
８  ビット線
９  ビット線対
１０  センスアンプ
１１  行
１２  基準セル
２０  行デコーダ
２１  列デコーダ
２２  アドレスバス
３０  冗長行
３２  冗長メモリセル
３５  冗長行デコーダ
【図１】
0005095052.tif 000002
【図２】
0005095052.tif 000003
【図３】
0005095052.tif 000004
【図４】
0005095052.tif 000005