(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、このメモリセルアレイにおいて行をなす複数個のメモリセルが共通接続された複数本のワード線と、これらのワード線の中から入力されたアドレス信号が示すメモリセルが属するワード線をその電圧を立ち上げることにより選択するワード選択回路と、前記ワード選択回路を活性化するロウイネーブル信号を出力するロウ系制御回路と、前記ワード選択回路が前記ワード線を選択する前に予め前記ワード選択回路に前記ワード線に供給すべき電圧として前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給しておく先行昇圧手段であって、前記ワード選択回路を活性化する前記ロウイネーブル信号が非活性化状態のときのみ入力されたアクティブ命令又はリフレッシュ命令に基づいて前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給する先行昇圧手段と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったとき及び前記昇圧制御信号が入力されたときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有し、前記昇圧電位検出回路は、前記昇圧制御信号が入力されたときに前記基準電圧をより高い電圧に設定し前記ワード線の選択後に前記基準電圧を元の電圧に戻す基準電圧変更手段を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記オシレータ回路は、前記昇圧電位検出回路から入力される信号の論理レベルに応じて一方が動作する第１及び第２の遅延部を有することを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
オシレータ回路の出力を昇圧容量に充放電することにより定常的に所望の昇圧電圧を発生する昇圧回路を有する半導体記憶装置の制御方法において、ワード線を選択するアドレス信号及びコマンドを入力するステップと、前記コマンドをデコードするステップと、前記コマンドがアクティブ命令又はリフレッシュ命令でありワード線を活性化させるロウイネーブル信号が非活性化状態であったときのみ前記コマンドをデコードしたコマンド信号の変化に基づいて昇圧制御信号を出力するステップと、前記昇圧制御信号の変化に基づいて前記所望の昇圧電圧より高い事前昇圧電圧まで昇圧するステップと、前記事前昇圧電圧を選択されたワード線に供給するステップと、前記昇圧電圧の昇圧を停止するステップと、前記選択されたワード線に接続されたメモリセルにおいてデータの読み出し又は書き込みを行うステップと、を有することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリセルアレイを備えた半導体記憶装置及びその制御方法に関し、特に、ワード線選択時における電圧低下の抑制により動作の高速化を図った半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
一般に、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）においては、１つのメモリセルはデータ保持用のキャパシタとＮ型トランジスタとで構成されており、このトランジスタのゲートがワード線に接続され、ドレイン（ソース）がビット線に接続され、ソース（ドレイン）がキャパシタの一端に接続されている。トランジスタのソース電位は、通常、ゲートに印加された電位よりトランジスタのしきい値電圧Ｖｔだけ低い電位になる。従って、ワード線を通常の電源電圧Ｖｉｎｔで駆動すると、キャパシタに保持される電位の最大値は「電源電圧Ｖｉｎｔ−しきい値電圧Ｖｔ」となる。このため、ビット線に電源電圧Ｖｉｎｔ相当のデータ（電圧）を与えても、キャパシタにはしきい値電圧Ｖｔだけ低い電圧が供給されるため、有効な記憶電荷の保持ができない。
【０００３】
これを防ぐため、ワード線に電源電圧Ｖｉｎｔより高い電圧を与えることが知られている。
【０００４】
電源電圧Ｖｉｎｔより高い電圧を得る方法としては、２つの方法がある。
【０００５】
第１の昇圧方法は、内部に発振回路を設け、この発振回路の出力を倍圧整流回路で昇圧することで定常的に電源電圧Ｖｉｎｔより高い電圧を準備しておく方法である。
【０００６】
第２の昇圧方法は、ワード線が選択されたときだけ、ワード線駆動回路の電源に一時的にパルスを重畳させることで、一時的に電源電圧Ｖｉｎｔより高い電圧を得る方法である。図９は従来のＤＲＡＭの一部を示すブロック図である。
【０００７】
従来のＤＲＡＭには、中央処理装置（ＣＰＵ）からのコマンドをデコードするコマンドデコーダ１０１が設けられている。また、アドレス信号を入力するアドレスバッファ１０２及びこのアドレスバッファ１０２から出力されたアドレス信号に応じてワード線を選択するワード選択回路１０３が設けられている。更に、コマンドデコーダからの出力信号によりアドレスバッファ１０２及びワード選択回路１０３の動作を制御するロウ系制御回路１０４が設けられている。
【０００８】
また、ワード線の電位レベルを昇圧するために昇圧電圧ＶＰＰを出力する昇圧回路１０８が設けられている。更に、昇圧電圧ＶＰＰと所定の基準電位との差を検出してその検出結果を昇圧信号ＶＢＵＰとして出力する昇圧電位検出回路１０６、及び昇圧信号ＶＢＵＰを入力し発振信号ＶＢＯＳを出力するオシレータ回路１０７が設けられている。昇圧回路１０８には、昇圧信号ＶＢＵＰ及び発振信号ＶＢＯＳが入力される。図１０は昇圧電位検出回路１０６の構造を示す回路図であり、図１１はオシレータ回路１０７の構造を示す回路図である。また、図１２は昇圧回路１０８の構造を示す回路図である。
【０００９】
図１０に示すように、昇圧電位検出回路１０６には、互いに直列に接続された抵抗素子Ｒ１０１ａ及びＲ１０１ｂが設けられており、抵抗素子Ｒ１０１ａの一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ１０１ｂの一端は接地ＧＮＤに接続されている。抵抗素子Ｒ１０１ａ及びＲ１０１ｂの共通接続点には、比較回路ＣＯＭ１０１の一入力端が接続されている。この比較回路ＣＯＭ１０１の他の一入力端には基準電位が入力される。この比較回路ＣＯＭ１０１からの出力信号が昇圧電位検出回路１０６の昇圧信号ＶＢＵＰとして出力される。なお、抵抗素子Ｒ１０１ａ及びＲ１０１ｂの抵抗値は昇圧電圧ＶＰＰ及び基準電圧Ｖｓの値によって決まり、昇圧電圧ＶＰＰを抵抗Ｒ１０１ａとＲ１０１ｂとで抵抗分割した電圧が基準電圧Ｖｓに等しくなるように決定される。
【００１０】
図１１に示すように、オシレータ回路１０７には、ＮＡＮＤゲートＮＡＮＤ１１０と、ＮＡＮＤゲートＮＡＮＤ１１０の出力に直列に接続されたインバータＩＶ１１１乃至ＩＶ１１５とが設けられている。ＮＡＮＤゲートＮＡＮＤ１１０の一方の入力端子には昇圧信号ＶＢＵＰが入力され、他方の入力端子にはインバータＩＶ１１４の出力信号が入力される。そして、インバータＩＶ１１５の出力端子から発振信号ＶＢＯＳが出力される。
【００１１】
昇圧信号ＶＢＵＰがハイレベルのとき、オシレータ回路１０７は発振し、発振信号ＶＢＯＳは周期的に変化する。一方、昇圧信号ＶＢＵＰがロウレベルのとき、オシレータ回路１０７は発振を停止し、発振信号ＶＢＯＳは一定の電位を保持される。
【００１２】
図１２に示すように、昇圧回路１０８には、トランジスタＴｒ１１１及びＴｒ１１２と、昇圧容量Ｃｃと、平滑容量Ｃｄと、インバータＩＶ１１６とが設けられている。トランジスタＴｒ１１１のゲート及びソースに電源電圧Ｖｉｎｔが入力され、インバータＩＶ１１６に発振信号ＶＢＯＳが入力される。インバータＩＶ１１６の出力端に昇圧容量Ｃｃの一端が接続され、昇圧容量Ｃｃの他端、トランジスタＴｒ１１１のドレイン並びにトランジスタＴｒ１１２のゲート及びソースが共通接続されている。また、トランジスタＴｒ１１２のドレインに平滑容量Ｃｄの一端が接続され、これらの接続点から昇圧電圧ＶＰＰが出力される。なお、平滑容量Ｃｄの他端は接地されている。
【００１３】
次に、図１２に示す昇圧回路１０８の動作について説明する。
【００１４】
発振信号ＶＢＯＳがハイレベルになると、ノードｂはロウレベルになり、トランジスタＴｒ１１１がオンする。この結果、電源電圧ＶｉｎｔがトランジスタＴｒ１１１を介してノードａに印加され、昇圧容量Ｃｃのノードａが電源電圧Ｖｉｎｔに充電される。
【００１５】
発振信号ＶＢＯＳがロウレベルになると、ノードｂはハイレベルになり、０Ｖから電源電圧Ｖｉｎｔに変化する。このため、ノードａの電位は電源電圧ＶｉｎｔにインバータＩＶ１１６の出力電圧が重畳したものになり、電源電圧Ｖｉｎｔの２倍程度となる。
【００１６】
このとき、トランジスタＴｒ１１１はオフし、トランジスタＴｒ１１２はオンするので、昇圧容量Ｃｃと平滑容量Ｃｄの各容量をＣとすると、昇圧容量Ｃｃに蓄積された電荷（約２Ｃ・Ｖｉｎｔ）はトランジスタＴｒ１１２を介して平滑容量Ｃｄに転送され、ノードｃの電位を上昇させる。
【００１７】
以上の動作を繰り返すことで、ノードｃの電位は、理想的には約２・Ｖｉｎｔに昇圧される。
【００１８】
昇圧電圧ＶＰＰは、トランジスタＴｒ１１２及び昇圧容量Ｃｃの段数を増やすことで更に高い電圧とすることができる。
【００１９】
図１３は従来のＤＲＡＭにおける昇圧動作を示すタイミングチャートである。上述のように構成された従来のＤＲＡＭにおいては、コマンドがコマンドデコーダ１０１に入力されると、コマンドデコーダ１０１はそのコマンドをデコードし、データの読み出し又は書き込みを行う場合にはＡＣＴ信号を、リフレッシュ動作を行う場合にはＲＥＦ信号を、例えばワンショット信号としてロウ系制御回路１０４に出力する。これにより、ロウ系制御回路１０４はアドレスバッファ１０２及びワード選択回路１０３を活性化させるロウイネーブル信号ＲＥを出力する。アドレスバッファ１０２にはアドレス信号も入力される。アドレス信号は、ロウイネーブル信号ＲＥの立ち上がりに同期して取り込まれる。
【００２０】
昇圧電位検出回路１０６においては、抵抗素子Ｒ１０１ａの一端に昇圧電圧ＶＰＰが入力されており、抵抗素子Ｒ１０１ａ及びＲ１０１ｂの接続点の電位はＶＰＰ／２となっている。ＡＣＴ／ＲＥＦ信号が立ち上がる以前では、比較回路ＣＯＭ１０１によりＶＰＰ／２と基準電位とが比較される。従って、ＶＰＰ／２が基準電位Ｖｓ（例えば、２．０Ｖ）より高い期間においては、比較回路ＣＯＭ１０１の出力はロウである。しかし、昇圧電圧ＶＰＰが低下し、ＶＰＰ／２が基準電位Ｖｓより低くなると、即ち昇圧電圧ＶＰＰが４．０Ｖより小さくなると、図１３に示すように、若干の遅延の後、比較回路ＣＯＭ１０１の出力信号、即ち昇圧信号ＶＢＵＰが立ち上がり、オシレータ回路１０７が動作して発振信号ＶＢＯＳを出力する。そして、昇圧回路１０８が昇圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧ＶＰＰが４．０Ｖを超えるようになると、比較回路ＣＯＭ１０１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下がるので、オシレータ回路１０７における発振が停止する。なお、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧動作の開始、即ちオシレータ回路１０７の発信開始までには、時間Δｔ1の遅延が生じる。遅延が生ずる理由は、昇圧電位検出回路１０６の遅延時間及び発振回路１０８が安定した発振動作を行うまでの立ち上がり時間等があるためである。
【００２１】
その後、図１３に示すように、ＡＣＴ／ＲＥＦ信号が立ち上がると、所定時間経過した時刻ｔwで、ワード選択回路１０３により１つのワード線が選択される。このため、昇圧電圧ＶＰＰがワード線に供給され、昇圧電圧ＶＰＰは瞬間的に低下して４．０Ｖ以下となる。従って、昇圧電位検出回路１０６において、比較回路ＣＯＭ１０１の出力信号、即ち昇圧信号ＶＢＵＰが立ち上がり、オシレータ回路１０７が発振する。そして、昇圧回路１０８は、昇圧電圧ＶＰＰが瞬間的に低下してからΔｔ2の時間を経過してから昇圧電圧ＶＰＰの昇圧を開始する。
【００２２】
その後、昇圧電圧ＶＰＰが４．０Ｖよりも下がると、昇圧信号ＶＢＵＰはハイになり、昇圧電圧ＶＰＰが上昇して４．０Ｖ以上になると、比較回路ＣＯＭ１０１の出力が立ち下がって昇圧が停止される。
【００２３】
【発明が解決しようとする課題】
近年、ＤＲＡＭの記憶容量はますます増加しており、これに伴い、ワード線の長さも長くなってきている。これに加えて、１つのワード線につながるメモリセルの数も増えてきた。このため、ワード線選択回路からみた寄生容量Ｃｗも大きくなってきた。
【００２４】
一方、ワード線が選択されたときには、平滑容量Ｃｄに蓄積された電荷が寄生容量Ｃｗに移動するので、昇圧電圧ＶＰＰがこれらの容量値で分割された電圧に低下する。このため、前述のように、レベルダウンから昇圧電圧ＶＰＰの上昇までにΔｔ2の時間が必要となる。つまり、昇圧電位検出回路１０６による電圧判定、昇圧回路１０８の駆動及び電位復帰という過程が必要とされるので、十分な昇圧電圧ＶＰＰを瞬時に得ることができないという問題点がある。このように昇圧電圧ＶＰＰが基準電位よりも著しく低下すると、図１３に示すように、ワード線の電位Ｖｗの立ち上がり速度が遅くなってしまう。このため、高速動作を行うことができない。
【００２５】
このような問題点に対し、平滑容量Ｃｄの値を大きくすることで電圧降下の程度を緩和させる方法もあるが、近時における省面積化の要請の下では、大きな容量自体を配置するために面積を割くことが困難になっている。
【００２６】
第２の昇圧方法の例として特開平５−１５１７７３号公報がある。
【００２７】
この第２の昇圧方法では、ＲＡＳＢ信号が与えられたことを検出して、ワードドライバの電位ＲＸを一時的に上昇させようとするものである。しかしながら、１つのパルスを利用して一時的に昇圧しているので、昇圧レベルのばらつきが大きい。昇圧レベルをばらつかせる要因には、昇圧容量のばらつき、これを駆動するトランジスタの特性ばらつき、配線抵抗及び寄生容量のばらつき並びに電源電圧及び周辺温度の変動等様々な事項がある。
【００２８】
昇圧レベルが高すぎると、メモリセルトランジスタの劣化を招き、半導体記憶装置の寿命を短くする。逆に昇圧レベルが低すぎると、前述のように、メモリセルのキャパシタに十分な電荷が供給できず、電荷保持特性が悪くなり、リフレッシュの周期を短くする必要が生じる。また、データの読み出し時には、メモリセルトランジスタのゲート電圧からしきい値電圧Ｖｔ分を差し引いた電圧がビット線に出力されるので、メモリセルのキャパシタから十分な電荷が取り出せなくなり、センスアンプで記憶データを判定するまでの時間が長くなる。リフレッシュ時には、書き込みと読み出しとが続けて行われるので、前述の問題が同様に発生する。
【００２９】
更に、半導体記憶装置が大規模化し、ワード線の寄生容量が大きくなると、昇圧容量を大きくしなければ、所定の昇圧レベルを確保できなくなる。このため、大きな昇圧容量を大きなトランジスタで駆動する必要がでてくる。この結果、半導体記憶装置のチップサイズが大きくなり、ノイズが発生して誤動作及び誤読み出しが発生しやすくなる。
【００３０】
本発明はかかる問題点に鑑みてなされたものであって、面積の増大を招くことなくワード線を高速で立ち上げることができる半導体記憶装置及びその制御方法を提供することを目的とする。
【００３１】
また、他の目的は、ワード線が選択されたとき、昇圧電圧の出力電位の落ち込みを低減すると共に、元の電位への復旧を短時間で行い、高速な読み出し動作及び書き込み動作を可能にすることである。
【００３２】
更に他の目的は、ワード線が選択されたとき、昇圧電圧の出力からハザード等のノイズ発生を抑制し、安定した読み出し動作及び書き込み動作を可能にすることである。
【００３３】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイにおいて行をなす複数個のメモリセルが共通接続された複数本のワード線と、これらのワード線の中から入力されたアドレス信号が示すメモリセルが属するワード線をその電圧を立ち上げることにより選択するワード選択回路と、前記ワード選択回路を活性化するロウイネーブル信号を出力するロウ系制御回路と、前記ワード選択回路が前記ワード線を選択する前に予め前記ワード選択回路に前記ワード線に供給すべき電圧として前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給しておく先行昇圧手段であって、前記ワード選択回路を活性化する前記ロウイネーブル信号が非活性化状態のときのみ入力されたアクティブ命令又はリフレッシュ命令に基づいて前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給する先行昇圧手段と、を有することを特徴とする。
【００３４】
本発明においては、ワード線の選択が行われた際には、ワード選択回路に供給されている電圧がワード線に供給されるため、従来と同様に電圧降下が生じるが、その選択前に予めワード選択回路にワード線の選択に必要とされる電圧よりも高い電圧が供給されているので、昇圧電位検出回路等による判定が遅れても、昇圧電圧ＶＰＰのレベルを短時間で所定のレベルまで戻すことができる。この結果、ワード線の電圧は瞬時に立ち上がり、高速動作が可能である。
【００３５】
なお、前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったとき及び前記昇圧制御信号が入力されたときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有してもよい。
【００３６】
また、前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有し、前記昇圧電位検出回路は、前記昇圧制御信号が入力されたときに前記基準電圧をより高い電圧に設定し前記ワード線の選択後に前記基準電圧を元の電圧に戻す基準電圧変更手段を有してもよい。
【００３７】
更に、前記オシレータ回路は、前記昇圧電位検出回路から入力される信号の論理レベルに応じて一方が動作する第１及び第２の遅延部を有してもよい。
【００３８】
本発明に係る半導体記憶装置の制御方法は、オシレータ回路の出力を昇圧容量に充放電することにより定常的に所望の昇圧電圧を発生する昇圧回路を有する半導体記憶装置の制御方法において、ワード線を選択するアドレス信号及びコマンドを入力するステップと、前記コマンドをデコードするステップと、前記コマンドがアクティブ命令又はリフレッシュ命令でありワード線を活性化させるロウイネーブル信号が非活性化状態であったときのみ前記コマンドをデコードしたコマンド信号の変化に基づいて昇圧制御信号を出力するステップと、前記昇圧制御信号の変化に基づいて前記所望の昇圧電圧より高い事前昇圧電圧まで昇圧するステップと、前記事前昇圧電圧を選択されたワード線に供給するステップと、前記昇圧電圧の昇圧を停止するステップと、前記選択されたワード線に接続されたメモリセルにおいてデータの読み出し又は書き込みを行うステップと、を有することを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の実施例に係る半導体記憶装置について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係るＤＲＡＭの一部を示すブロック図である。
【００４０】
第１の実施例に係るＤＲＡＭには、外部から供給されるクロックをクロックバッファ１０で増幅したクロック信号ＣＫに同期して中央処理装置（ＣＰＵ）から入力されたＡＣＴコマンド及びＲＥＦコマンド等を取り込むコマンドデコーダ１が設けられている。コマンドデコーダ１では、ＡＣＴコマンド及びＲＥＦコマンド等のコマンドがデコードされＡＣＴ信号及びＲＥＦ信号等が出力される。また、コマンドデコーダ１から出力されたＡＣＴ信号及びＲＥＦ信号を入力し所定時間経過後にハイレベルで所定のパルス幅の信号ＰＲＥＶＢＴをワンショット信号として出力する昇圧制御回路５が設けられている。更に、アドレス信号を入力するアドレスバッファ２、このアドレスバッファ２から出力されたアドレス信号に応じて所定のワード線１１を選択するワード選択回路３及び所定のビット線１２を選択するビット選択回路９が設けられている。なお、ワード線１１及びビット線１２は、従来のＤＲＡＭと同様に、夫々メモリセルアレイ１０の行、列を構成する複数個のメモリセル１３に共通接続されている。更に、コマンドデコーダ１からの出力信号によりアドレスバッファ２及びワード選択回路３の動作を制御するロウ系制御回路４が設けられている。また、ビット線１２を介して入出力される信号はセンスアンプで増幅され、入出力回路（Ｉ／Ｏ）１５を介して記憶データとしてクロック信号ＣＫに同期して入出力される。
【００４１】
図２は昇圧制御回路５の構造を示すブロック図である。
【００４２】
昇圧制御回路５には、ＡＣＴコマンド及びＲＥＦコマンドが各ゲートに印加されるＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２が設けられている。また、ロウイネーブル信号を反転するインバータＩＶ１及びその出力信号がゲートに印加されるＮチャネルトランジスタＴｒ３が設けられている。トランジスタＴｒ１のソースには電源電位Ｖｃｃが供給され、トランジスタＴｒ３のソースは接地されている。また、トランジスタＴｒ１及びＴｒ２の各ドレインは共通接続され、トランジスタＴｒ２のソースはトランジスタＴｒ３のドレインに接続されている。
【００４３】
また、トランジスタＴｒ１及びＴｒ２からなるインバータの出力信号をラッチするラッチ回路Ｌ１及び前記出力信号を入力する第１の遅延回路Ｄ１が設けられている。ラッチ回路Ｌ１は、互いの入力端と出力端とが接続されたインバータＩＶ２及びＩＶ３から構成されている。一方、第１の遅延回路Ｄ１は奇数段のインバータチェーンから構成されている。更に、第１の遅延回路Ｄ１の出力信号を入力する第２の遅延回路Ｄ２及びその出力信号と第１の遅延回路Ｄ１の出力信号との否定論理積をとるナンド回路ＮＡＮＤ１が設けられている。第２の遅延回路Ｄ２は奇数段のインバータチェーンから構成されている。また、第２の遅延回路Ｄ２の出力信号を入力する第３の遅延回路Ｄ３及びその出力信号とナンド回路ＮＡＮＤ１の出力信号との論理積をとるナンド回路ＮＡＮＤ２が設けられている。第３の遅延回路Ｄ３は奇数段のインバータチェーンから構成されている。ナンド回路ＮＡＮＤ２の出力信号がワンショットの昇圧制御信号ＰＲＥＶＢＴとなる。
【００４４】
なお、第１の遅延回路Ｄ１の遅延時間によりＡＣＴ／ＲＥＦ信号が入力されてから信号ＰＲＥＶＢＴが立ち上がるまでの時間が決定され、第２の遅延回路Ｄ２及び第３の遅延回路Ｄ３の各遅延時間の和により信号ＰＲＥＶＢＴのパルス幅が決定される。第２の遅延回路Ｄ２及び第３の遅延回路Ｄ３を設けることにより、短いパルス幅のＡＣＴ／ＲＥＦ信号が入力されても、確実に所定のパルス幅の信号ＰＲＥＶＢＴを出力することができる。
【００４５】
ＡＣＴ／ＲＥＦ信号のパルス幅が所定の幅以上であれば、第３の遅延回路Ｄ３及びナンド回路ＮＡＮＤ２はなくてもよい。
【００４６】
なお、ＡＣＴコマンドは、データの読み出し又は書き込みを示す命令であり、ＲＥＦコマンドは、リフレッシュ動作を示す命令であり、ＡＣＴコマンド及びＲＥＦコマンドに同期して行アドレス信号が半導体記憶装置に入力される。これらのコマンドは、例えばワンショット信号又はワンサイクル信号で構成される。また、ロウイネーブル信号は、アドレスバッファ２及びワード選択回路３を活性化させる信号である。
【００４７】
更に、ＤＲＡＭには、昇圧制御回路５からの昇圧制御信号ＰＲＥＶＢＴを入力すると共に、ワード線に供給される昇圧電圧ＶＰＰを検出する昇圧電位検出回路６が設けられている。図３は第１の実施例における昇圧電位検出回路６の構造を示す回路図である。
【００４８】
昇圧電位検出回路６には、互いに直列に接続された抵抗素子Ｒ１ａ及びＲ１ｂが設けられており、抵抗素子Ｒ１ａの一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ１ｂの一端は接地ＧＮＤに接続されている。例えば、抵抗素子Ｒ１ａ及びＲ１ｂの抵抗値は１０００ｋΩであるが、これに限定されるものではない。抵抗素子Ｒ１ａ及びＲ１ｂの接続点は比較回路ＣＯＭ１の一入力端に接続されている。この比較回路ＣＯＭ１の他の一入力端には基準電位が入力される。基準電位は、例えば２．０Ｖであるが、これに限定されるものではない。比較回路ＣＯＭ１は、トランジスタＴｒ４の他端の電位（ＶＰＰ／２）が基準電位よりも高いときにロウを出力し、基準電位以下となるとハイを出力する。
【００４９】
更に、比較回路ＣＯＭ１の比較結果を示す出力信号と昇圧制御信号ＰＲＥＶＢＴとの論理和をとるオア回路ＯＲ１が設けられており、このオア回路ＯＲ１からの出力信号が昇圧電位検出回路６の昇圧信号ＶＢＵＰとして出力される。この昇圧信号ＶＢＵＰは、ワード線の電位レベルを上昇させることを示す信号である。
【００５０】
また、本実施例には、昇圧信号ＶＢＵＰを入力し発振信号ＶＢＯＳを出力するオシレータ回路７が設けられている。図４はオシレータ回路７の構造を示す回路図である。オシレータ回路７は、第１のリングオシレータ部７ａと第２のリングオシレータ部７ｂとを有する。第１のリングオシレータ部７ａは、昇圧信号ＶＢＵＰがハイレベルのとき、即ちＡＣＴコマンド又はＲＥＦコマンドが入力されたときに一時的に動作し、第２のリングオシレータ部７ｂは、昇圧信号ＶＢＵＰがロウレベルのとき、即ちＡＣＴコマンド又はＲＥＦコマンドが入力されたとき以外の通常の状態で動作する。
【００５１】
第２のリングオシレータ部７ｂは第１のリングオシレータ部７ａに比べて低い周波数で発振するため、消費電流の増加を抑制できる。逆に、第１のリングオシレータ部７ａは第２のリングオシレータ部７ｂに比べて高い周波数で発振するため、高速に昇圧電圧を上昇させることができる。
【００５２】
オシレータ回路７には、参照電圧Ｖｒｅｆがゲートに入力されるＮチャネルトランジスタＴｒ１１及びＴｒ１２が設けられている。トランジスタＴｒ１１のソースは接地されており、トランジスタＴｒ１１のドレインとトランジスタＴｒ１２のソースとが接続されている。また、ソースに電源電位が供給されゲートがトランジスタＴｒ１２のドレインに接続されたＰチャネルトランジスタＴｒ１３及びＴｒ１５乃至Ｔｒ２０が設けられている。トランジスタＴｒ１３においては、ドレインもトランジスタＴｒ１２のドレインに接続されている。更に、ソースに電源電位が供給されドレインがトランジスタＴｒ１２のドレインに接続されたＰチャネルトランジスタＴｒ１４が設けられている。更にまた、昇圧信号ＶＢＵＰを反転するインバータＩＶ１１及びその出力信号を反転するインバータＩＶ１２が設けられている。インバータＩＶ１２の出力信号はトランジスタＴｒ１４のゲートに入力される。
【００５３】
また、インバータＩＶ１１の出力信号がゲートに入力されソースが接地されたＮチャネルトランジスタＴｒ２１が設けられている。このトランジスタＴｒ２１のドレインはトランジスタＴｒ１５のドレインに接続されている。更に、トランジスタＴｒ１５及びＴｒ２１の各ドレインにゲートが接続されソースが接地されたＮチャネルトランジスタＴｒ２２乃至Ｔｒ２７が設けられている。トランジスタＴｒ２２においては、ドレインもトランジスタＴｒ１５及びＴｒ２１の各ドレインに接続されている。
【００５４】
また、トランジスタＴｒ１６乃至Ｔｒ２０のドレインに、夫々ソースが接続されたＰチャネルトランジスタＴｒ２８乃至Ｔｒ３２が設けられている。更に、トランジスタＴｒ２３乃至Ｔｒ２７のドレインに、夫々ソースが接続されたＴｒ３３乃至Ｔｒ３７が設けられている。トランジスタＴｒ２８乃至Ｔｒ３２の各ドレインとトランジスタＴｒ３３乃至Ｔｒ３７の各ドレインとは、夫々共通接続されている。
【００５５】
更に、オシレータ回路７には、昇圧信号ＶＢＵＰを反転するインバータＩＶ１３及びその出力信号を反転するインバータＩＶ１４が設けられている。また、インバータＩＶ１４の出力信号がゲートに入力されるＰチャネルトランジスタＴｒ４１乃至Ｔｒ４５及びインバータＩＶ１３の出力信号がゲートに入力されるＮチャネルトランジスタＴｒ４６乃至Ｔｒ５０が設けられている。トランジスタＴｒ４１乃至Ｔｒ４５のソースには電源電位Ｖｉｎｔが供給され、トランジスタＴｒ４６乃至Ｔｒ５０のソースは接地されている。
【００５６】
また、トランジスタＴｒ４１乃至Ｔｒ４５のドレインに、夫々ソースが接続されたＰチャネルトランジスタＴｒ５１乃至Ｔｒ５５が設けられている。更に、トランジスタＴｒ４６乃至Ｔｒ５０のドレインに、夫々ソースが接続されたＴｒ５６乃至Ｔｒ５０が設けられている。トランジスタＴｒ５１乃至Ｔｒ５５の各ドレインとトランジスタＴｒ５６乃至Ｔｒ６０の各ドレインとは、夫々共通接続されている。
【００５７】
更に、オシレータ回路７においては、トランジスタＴｒ３２、Ｔｒ３７、Ｔｒ５５及びＴｒ６０の各ドレインにＰチャネルトランジスタＴｒ６１及びＮチャネルトランジスタＴｒ６２からなるトランスファゲートＧ１の一端（入力側）が接続されている。トランジスタＴｒ６１及びＴｒ６２のゲートには、夫々インバータＩＶ１３及びＩＶ１４の出力信号が入力される。トランスファゲートＧ１の他端（出力側）には、トランジスタＴｒ２８、Ｔｒ３３、Ｔｒ５１及びＴｒ５６のゲートが接続されている。トランジスタＴｒ２８、Ｔｒ３３、Ｔｒ５１及びＴｒ５６のドレインには、トランジスタＴｒ２９、Ｔｒ３４、Ｔｒ５２及びＴｒ５７のゲートが接続されている。トランジスタＴｒ２９、Ｔｒ３４、Ｔｒ５２及びＴｒ５７のドレインには、トランジスタＴｒ３０、Ｔｒ３５、Ｔｒ５３及びＴｒ５８のゲートが接続されている。トランジスタＴｒ３０、Ｔｒ３５、Ｔｒ５３及びＴｒ５８のドレインには、トランジスタＴｒ３１、Ｔｒ３６、Ｔｒ５４及びＴｒ５９のゲートが接続されている。トランジスタＴｒ３１、Ｔｒ３６、Ｔｒ５４及びＴｒ５９のドレインには、トランジスタＴｒ３２、Ｔｒ３７、Ｔｒ５５及びＴｒ６０のゲートが接続されている。
【００５８】
更に、トランスファゲートＧ１の出力側には、インバータＩＶ１５乃至ＩＶ１７が直列に接続されている。また、インバータＩＶ１４及びＩＶ１３の各出力信号が、夫々ゲートに入力されるＰチャネルトランジスタＴｒ６３及びＮチャネルトランジスタＴｒ６４、トランジスタＴｒ６３のドレインにソースが接続されたＰチャネルトランジスタＴｒ６５、並びにトランジスタＴｒ６３のドレインにソースが接続されたＮチャネルトランジスタＴｒ６６が設けられている。トランジスタＴｒ６５及びＴｒ６６のゲートはインバータＩＶ１５及びＩＶ１６間に共通接続され、ドレインはトランスファゲートＧ１とインバータＩＶ１５との間に共通接続されている。そして、インバータＩＶ１７から発振信号ＶＢＯＳが出力される。
【００５９】
更に、本実施例には、昇圧信号ＶＢＵＰ及び発振信号ＶＢＯＳを入力しワード線の電位レベルを昇圧する昇圧回路８が設けられている。
【００６０】
次に、上述のように構成された第１の実施例のＤＲＡＭの動作について説明する。図５は昇圧制御回路５の動作を示すタイミングチャートであり、図６は第１の実施例における昇圧動作を示すタイミングチャートである。
【００６１】
コマンドがコマンドデコーダ１に入力されると、コマンドデコーダ１はそのコマンドをデコードし、データの読み出し又は書き込みを行う場合にはＡＣＴ信号を、リフレッシュ動作を行う場合にはＲＥＦ信号を、例えばワンショット信号としてロウ系制御回路４及び昇圧制御回路５に出力する。これにより、ロウ系制御回路４はアドレスバッファ２及びワード選択回路３を活性化させるロウイネーブル信号ＲＥを出力する。このロウイネーブル信号ＲＥは昇圧制御回路５にも入力される。一方、アドレスバッファ２にはアドレス信号も入力される。
【００６２】
昇圧制御回路５においては、コマンドデコーダ１からＡＣＴ／ＲＥＦ信号が入力され、ロウ系制御回路４からロウイネーブル信号ＲＥが入力されると、図５に示すように、第１の遅延回路Ｄ１によりＡＣＴ／ＲＥＦ信号の入力から時間Ｔ１の遅延が生じた後、昇圧制御信号ＰＲＥＶＢＴが立ち上がる。また、その立ち上がりから、遅延回路Ｄ２及びＤ３による時間Ｔ２の遅延が生じた後、昇圧制御信号ＰＲＥＶＢＴは立ち下がる。
【００６３】
このように、昇圧制御回路５においては、ロウイネーブル信号ＲＥが非活性化状態でなければ、昇圧制御信号ＰＲＥＶＢＴは立ち上がらないので、ＡＣＴ／ＲＥＦ信号は内部の状態に関係なく発生するものではあるが、昇圧制御信号ＰＲＥＶＢＴの立ち上がりはワード線が選択されるタイミングのみに限定される。また、図２に示すように、昇圧制御回路５にはラッチ回路Ｌ１が設けられているため、ＡＣＴ／ＲＥＦ信号がロウで、ロウイネーブル信号ＲＥがハイとなった場合でも、その前のタイミングにおける論理がラッチ回路Ｌ１にラッチされるため、遅延回路Ｄ１の入力がフローティングになることが予め防止されている。
【００６４】
昇圧電位検出回路６においては、抵抗素子Ｒ１ａの一端に昇圧電圧ＶＰＰが入力されており、抵抗素子Ｒ１ａ及びＲ１ｂの接続点の電位はＶＰＰ／２となっている。ＡＣＴ／ＲＥＦ信号が立ち上がる以前で昇圧制御信号ＰＲＥＶＢＴがロウとなっている間、トランジスタＴｒ４はオンとなっているので、比較回路ＣＯＭ１によりＶＰＰ／２と基準電位とが比較される。従って、ＶＰＰ／２が基準電位（例えば、２．０Ｖ）より高い期間においては、比較回路ＣＯＭ１の出力はロウである。しかし、昇圧電圧ＶＰＰが低下し、ＶＰＰ／２が基準電位より低くなると、即ち昇圧電圧ＶＰＰが４．０Ｖより小さくなると、図６に示すように、若干の遅延の後、比較回路ＣＯＭ１の出力が立ち上がる。これにより、昇圧信号ＶＢＵＰも立ち上がり、オシレータ回路７が動作して発振信号ＶＢＯＳを出力する。そして、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧ＶＰＰが４．０Ｖを超えるようになると、比較回路ＣＯＭ１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下がるので、オシレータ回路７における発振が停止する。なお、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧動作の開始、即ちオシレータ回路７の発信開始までには、時間Δｔの遅延が生じる。
【００６５】
その後、図６に示すように、ＡＣＴ／ＲＥＦ信号が立ち上がって昇圧制御信号ＰＲＥＶＢＴが立ち上がると、トランジスタＴｒ４がオフとなる一方で、オア回路ＯＲ１の出力信号である昇圧信号ＶＢＵＰはハイに固定される。この結果、オシレータ回路７が発振を開始し、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始する。そして、昇圧中にワード選択回路３によりワード線が選択されると、昇圧電圧ＶＰＰがワード線に供給されるので、昇圧電圧ＶＰＰは瞬間的に低下する。しかし、予め昇圧されているので、その低下によるワード線の電位の立ち上がり遅れは生じない。
【００６６】
その後、ワンショット信号である昇圧制御信号ＰＲＥＶＢＴが立ち下がり、通常動作へと移行するが、この移行の時点で昇圧電圧ＶＰＰが４．０Ｖよりも下がっていると、比較回路ＣＯＭ１の出力が立ち上がり、昇圧信号ＶＢＵＰはハイのままとなる。そして、昇圧電圧ＶＰＰが上昇して４．０Ｖに達すると、比較回路ＣＯＭ１の出力が立ち下がって昇圧が停止される。なお、ここでいう通常動作とは、昇圧電圧ＶＰＰを４．０Ｖに保持しようとする動作のことである。
【００６７】
次に、オシレータ回路７における発振動作について説明する。オシレータ回路７においては、昇圧信号ＶＢＵＰがハイであると、カレントミラーを構成するトランジスタＴｒ１１乃至Ｔｒ１５及びＴｒ２１及びＴｒ２２等の後段に接続されたトランジスタＴｒ１６乃至Ｔｒ３７からなる遅延部（発振回路）を通じてレベルが推移する。このとき、インバータＩＶ１３及びＩＶ１４の後段に接続されたトランジスタＴｒ４１乃至Ｔｒ６０からなる遅延部（発振回路）は非導通状態となっている。また、トランスファゲートＧ１はオンとなるので、インバータＩＶ１７から発振信号ＶＢＯＳが出力される。
【００６８】
一方、昇圧信号ＶＢＵＰがロウであると、インバータＩＶ１３及びＩＶ１４の後段に接続されたトランジスタＴｒ４１乃至Ｔｒ６０からなる遅延部が活性化され、トランジスタＴｒ１６乃至Ｔｒ３７からなる遅延部は非活性の状態となる。また、トランスファゲートＧ１はオフとなっており、トランジスタＴｒ６３乃至Ｔｒ６６を介してインバータＩＶ１７から発振信号ＶＢＯＳが出力される。この場合、前記カレントミラー内のトランジスタＴｒ１４がオンしてカレントミラーにおける電源供給が停止するので、消費電流が削減される。
【００６９】
このオシレータ回路７には、従来と同様に消費電流削減用のトランジスタＴｒ１４が設けられているが、トランジスタＴｒ４１乃至Ｔｒ６０からなる低速の遅延部（発振回路）が設けられ、トランジスタＴｒ４１乃至Ｔｒ６０からなる遅延部（発振回路）の後段にはトランスファゲートＧ１が設けられているので、昇圧信号ＶＢＵＰのレベルが変化した場合であっても、ハザードが発生する虞がない。
【００７０】
これに対し、従来のオシレータ回路１０７を、本実施例におけるオシレータ回路７の代替とした場合には、昇圧信号ＶＢＵＰがロウの場合に、オシレータ回路７と昇圧回路８との間にオシレータ回路７の前回動作における最後の出力レベルを保持しておくための回路が必要となるという欠点がある。また、このような回路では、昇圧信号ＶＢＵＰがロウとなる度に最後の出力レベルのリセットを行う必要があるため、昇圧信号ＶＢＵＰがハイとなる直前にロウに変化した場合には、短パルスとして発振信号ＶＢＯＳが昇圧回路８に入力されてハザードが発生する虞がある。
【００７１】
事前昇圧電圧ＶＰＰＢの電圧は、信号ＰＲＥＶＢＴのパルス幅、即ち第２の遅延回路Ｄ２及び第３の遅延回路Ｄ３の各遅延時間の和Ｔ２によって決定され、パルス幅Ｔ２を短く設定すると、従来と同様の課題を生じ、長く設定すると、メモリセルトランジスタが破壊する。従って、事前昇圧電圧ＶＰＰＢは、ワード線１１が選択されると平滑容量Ｃｄと寄生容量Ｃｗとで分割された電圧になるが、このとき、ワード線１１に生ずる電圧Ｖｗがメモリセルトランジスタのゲート耐圧以下に収まるようにパルス幅Ｔ２（事前昇圧電圧ＶＰＰＢ）を設定すればよい。特に、ワード線１１が選択されたときに低下した結果の昇圧電圧ＶＰＰが所定の昇圧電圧（４Ｖ）になるように、パルス幅Ｔ２（事前昇圧電圧ＶＰＰＢ）を設定することがより望ましい。
【００７２】
このように、第１の実施例によれば、ワード線を選択する前に予め昇圧電圧ＶＰＰをその基準電位である４．０Ｖよりも高い電圧に昇圧しているので、ワード線選択によりそのレベルが低下したとしても、ワード線の電位レベルは、十分早いタイミングで立ち上がることが可能となる。また、オシレータ回路７においては、昇圧信号ＶＢＵＰのレベルが変化した場合のハザードを防止することが可能である。
【００７３】
次に、本発明の第２の実施例について説明する。第２の実施例においては、昇圧電位検出回路６の構成が第１の実施例と異なっている。図７は第２の実施例における昇圧電位検出回路６を示す回路図である。
【００７４】
第２の実施例における昇圧電位検出回路６には、互いに直列に接続された抵抗素子Ｒ１ａ及びＲ１ｂが設けられており、抵抗素子Ｒ１ａの一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ１ｂの一端は接地ＧＮＤに接続されている。また、互いに直列に接続された抵抗素子Ｒ２及びＲ３が設けられており、抵抗素子Ｒ２の一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ３の一端は接地ＧＮＤに接続されている。例えば、抵抗素子Ｒ１ａ及びＲ１ｂの抵抗値は１０００ｋΩであり、抵抗素子Ｒ２の抵抗値は１０４８ｋΩ、抵抗素子Ｒ３の抵抗値は９５２ｋΩであるが、これらに限定されるものではない。抵抗素子Ｒ１ａ及びＲ１ｂの接続点にＮチャネルトランジスタＴｒ４が接続されており、このトランジスタＴｒ４のゲートには、昇圧制御信号ＰＲＥＶＢＴを反転するインバータＩＶ４が接続されている。また、抵抗素子Ｒ２及びＲ３の接続点にＮチャネルトランジスタＴｒ５が接続され、このトランジスタＴｒ５のゲートには、インバータＩＶ４の出力信号を反転するインバータＩＶ５が接続されている。トランジスタＴｒ４及びＴｒ５の他端は互いに共通接続されて比較回路ＣＯＭ１の一入力端に接続されている。この比較回路ＣＯＭ１の他の一入力端には基準電位が入力される。基準電位は、例えば２．０Ｖであるが、これに限定されるものではない。この比較回路ＣＯＭ１からの出力信号が昇圧電位検出回路６の昇圧信号ＶＢＵＰとして出力される。
【００７５】
なお、他の回路の構成は第１の実施例と同様である。
【００７６】
次に、上述のように構成された第２の実施例のＤＲＡＭの動作について説明する。図８は第２の実施例における昇圧動作を示すタイミングチャートである。
【００７７】
第２の実施例においては、第１の実施例と同様に、昇圧電位検出回路に設けられた抵抗素子Ｒ１ａの一端に昇圧電圧ＶＰＰが入力されており、抵抗素子Ｒ１ａ及びＲ１ｂの接続点の電位はＶＰＰ／２となっている。ＡＣＴ／ＲＥＦ信号が立ち上がる以前で昇圧制御信号ＰＲＥＶＢＴがロウとなっている間、トランジスタＴｒ４はオンとなり、トランジスタＴｒ５はオフとなっているので、比較回路ＣＯＭ１によりＶＰＰ／２と基準電位とが比較される。従って、ＶＰＰ／２が基準電位（例えば、２．０Ｖ）より高い場合には比較回路ＣＯＭ１の出力はロウとなる。しかし、昇圧電圧ＶＰＰが低下し、ＶＰＰ／２が基準電位より低くなると、即ち昇圧電圧ＶＰＰが４．０Ｖより小さくなると、図８に示すように、若干の遅延の後、比較回路ＣＯＭ１の出力信号、即ち昇圧信号ＶＢＵＰが立ち上がり、オシレータ回路７が動作して発振信号ＶＢＯＳを出力する。そして、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧ＶＰＰが４．０Ｖを超えるようになると、比較回路ＣＯＭ１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下がるので、オシレータ回路７における発振が停止する。なお、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧動作の開始、即ちオシレータ回路７の発信開始までには、第１の実施例と同様に、時間Δｔの遅延が生じる。
【００７８】
その後、図８に示すように、ＡＣＴ／ＲＥＦ信号が立ち上がって昇圧制御信号ＰＲＥＶＢＴが立ち上がると、トランジスタＴｒ４がオフとなり、トランジスタＴｒ５がオンになる。この結果、比較回路ＣＯＭ１により、ＶＰＰ×９５２／（１０４８＋９５２）と基準電位とが比較される。従って、ＶＰＰ×０．４７２が基準電位（例えば、２．０Ｖ）より高い場合には、即ち電位ＶＰＰが約４．２Ｖより高い場合には比較回路ＣＯＭ１の出力はロウとなる。つまり、図８に示すように、昇圧電圧ＶＰＰの基準電位が４．０Ｖから４．２Ｖに変化することになる。しかし、昇圧制御信号ＰＲＥＶＢＴが立ち上がった瞬間においては、昇圧電圧ＶＰＰは４．０Ｖより若干高いだけで、４．２Ｖには達していない。このため、比較回路ＣＯＭ１の出力信号、即ち昇圧信号ＶＢＵＰが立ち上がる。この結果、オシレータ回路７が発振を開始し、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始する。そして、昇圧中にワード選択回路３によりワード線が選択されると、昇圧電圧ＶＰＰがワード線に供給されるので、昇圧電圧ＶＰＰは瞬間的に低下する。しかし、予め昇圧されているので、その低下によるワード線の電位の立ち上がり遅れは生じない。
【００７９】
その後、ワンショット信号である昇圧制御信号ＰＲＥＶＢＴが立ち下がり、通常動作へと移行する。昇圧制御信号ＰＲＥＶＢＴの立ち下がりにより、トランジスタＴｒ４がオンし、トランジスタＴｒ５がオフするため、比較回路ＣＯＭ１の一端には抵抗素子Ｒ１ａ及びＲ１ｂによりＶＰＰが抵抗分割されたＶＰＰ／２が入力される。即ち、ＶＰＰの基準電圧は、４．０Ｖに戻る。従って、昇圧制御信号ＰＲＥＶＢＴの立ち下がりのタイミングで昇圧電圧ＶＰＰが４．０Ｖよりも下がっていると、比較回路ＣＯＭ１の出力が立ち上がり、昇圧信号ＶＢＵＰはハイのままとなる。そして、昇圧電圧ＶＰＰが上昇して４．０Ｖに達すると、比較回路ＣＯＭ１の出力が立ち下がって昇圧が停止される。
【００８０】
以上の説明では、事前昇圧電圧ＶＰＰＢを４．２Ｖとして説明したが、これに限定されるものではない。事前昇圧電圧ＶＰＰＢを低く設定すると、従来と同様の課題を生じ、高く設定すると、メモリセルトランジスタが破壊する。従って、事前昇圧電圧ＶＰＰＢは、ワード線１１が選択されると平滑容量Ｃｄと寄生容量Ｃｗとで分割された電圧になるが、このとき、ワード線１１に生ずる電圧Ｖｗがメモリセルトランジスタのゲート耐圧以下に収まるように抵抗素子Ｒ２及びＲ３の各抵抗値（事前昇圧電圧ＶＰＰＢ）を設定すればよい。特に、ワード線１１が選択されたときに低下した結果の昇圧電圧ＶＰＰが所定の昇圧電圧（４Ｖ）になるように、抵抗素子Ｒ２及びＲ３の各抵抗値（事前昇圧電圧ＶＰＰＢ）を設定することがより望ましい。
【００８１】
なお、昇圧電位検出回路については、図３及び図７に示す回路を統合し、第１の実施例として使用する場合には、トランジスタＴｒ５のゲートを接地電位に固定されたものとし、第２の実施例として使用する場合には、オア回路ＯＲ１の一入力端を昇圧制御信号ＰＲＥＶＢＴが入力されるものではなく接地電位に固定されたものとしてもよい。このような構成としておけば、実際の製造工程では、マスタースライスにより、第１及び第２の実施例から一方のＤＲＡＭを選択することができるようになる。
【００８２】
【発明の効果】
以上詳述したように、本発明によれば、先行昇圧手段により、ワード線の選択前に予めワード選択回路にワード線の選択に必要とされる電圧よりも高い電圧が供給されているので、電圧降下が生じても、基準電圧からの低下を小さなものとすることができる。このため、ワード線の電圧は選択から瞬時に立ち上がり、高速動作を行うことができる。また、補償容量は必要ないので、面積の増大を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの一部を示すブロック図である。
【図２】昇圧制御回路５の構造を示すブロック図である。
【図３】第１の実施例における昇圧電位検出回路６の構造を示す回路図である。
【図４】オシレータ回路７の構造を示す回路図である。
【図５】昇圧制御回路５の動作を示すタイミングチャートである。
【図６】第１の実施例における昇圧動作を示すタイミングチャートである。
【図７】第２の実施例における昇圧電位検出回路６を示す回路図である。
【図８】第２の実施例における昇圧動作を示すタイミングチャートである。
【図９】従来のＤＲＡＭの一部を示すブロック図である。
【図１０】昇圧電位検出回路１０６の構造を示す回路図である。
【図１１】オシレータ回路１０７の構造を示す回路図である。
【図１２】昇圧回路１０８の構造を示す回路図である。
【図１３】従来のＤＲＡＭにおける昇圧動作を示すタイミングチャートである。
【符号の説明】
１、１０１；コマンドデコーダ
２、１０２；アドレスバッファ
３、１０３；ワード選択回路
４、１０４；ロウ系制御回路
５；昇圧制御回路
６、１０６；昇圧電位検出回路
７、１０７；オシレータ回路
８、１０８；昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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