(57)【特許請求の範囲】
【請求項１】
メモリアレーと、
それぞれ外部コマンドを受信するＮ組（Ｎは２以上の整数）の外部ポートと、
内部で独自に定期的にリフレッシュコマンドを発生する内部コマンド発生回路とを備える半導体記憶装置であって、
各組の前記外部ポートから入力される前記外部コマンドの最小入力サイクル時間は、該最小入力サイクル時間のｍ（ｍは２以上の整数）倍の時間の間に、当該半導体記憶装置がｍ×Ｎ回の前記外部コマンドに対応した動作と前記リフレッシュコマンドに対応したリフレッシュを実施することが可能な時間に設定されており、
さらに、前記メモリアレーの制御を行う制御回路と、
前記外部コマンドと前記リフレッシュコマンドを前記制御回路に転送する前に一時的に保持するコマンドレジスタと、
前記外部コマンドと前記リフレッシュコマンドの到着順位を判定し、前記到着順位の順番で前記コマンドレジスタに転送するように制御する裁定回路とを備え、
前記コマンドレジスタは、前記外部コマンドと前記リフレッシュコマンドを受信した順番に前記制御回路に転送する
ことを特徴とする半導体記憶装置。
【請求項２】
前記コマンドレジスタが前記制御回路に前記外部コマンドと前記リフレッシュコマンドを転送するタイミングは、前記メモリアレーの動作サイクルに基づいて決定される請求項１に記載の半導体記憶装置。
【請求項３】
前記コマンドレジスタは、シフトレジスタで構成されている請求項２に記載の半導体記憶装置。
【請求項４】
前記コマンドレジスタは、前記裁定回路から転送されたコマンドを取り込んだら取り込み完了信号を発生し、前記裁定回路は前記取り込み完了信号を検出したら、次の順位のコマンドを転送する請求項２に記載の半導体記憶装置。
【請求項５】
前記Ｎ組の外部ポートは、それぞれ外部からクロックを受信するクロック入力回路を備え、それぞれが受信したクロックに同期して各外部ポートの入出力動作を行う請求項１に記載の半導体記憶装置。
【請求項６】
前記Ｎ組の外部ポートは、それぞれ外部から設定されるデータレイテンシを記憶するモードレジスタを備え、各外部ポートはそれぞれ設定されたデータレイテンシでデータの出力を行う請求項５に記載の半導体記憶装置。
【請求項７】
前記Ｎ組の外部ポートは、それぞれバースト型のデータ入出力部を備え、
前記モードレジスタは、外部から設定されるバースト長を記憶し、
各外部ポートは、前記外部コマンドの入力サイクルの間に、それぞれ設定されたバースト長に対応する回数分データの入出力を行う請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１チップのマルチポート半導体記憶装置（以下、メモリと称する。）に関し、特にＤＲＡＭメモリアレーを用いたマルチポートメモリに関する。
【０００２】
【従来の技術】
マルチポートメモリはいくつかの種類があるが、ここでは複数のポートを持ちそれぞれのポートから共通のメモリアレーに対し独立にアクセスできるものを言う。例えば，２ポートのマルチポートメモリは、ＡポートとＢポートを備え、Ａポートに接続したＣＰＵ−ＡとＢポートに接続したＣＰＵ−Ｂから共通のメモリアレーに独立に読み書きできるものである。
【０００３】
このようなマルチポートメモリとしては、メモリアレーとしてＳＲＡＭを使用し、ワード線及びビット線対をそれぞれ２重に設け、各メモリセルを２組のワード線及びビット線対にそれぞれ接続したものが知られている。しかし、このマルチポートメモリは、ワード線及びビット線対をそれぞれ２重に設ける必要があり、集積度が低いという問題がある。
【０００４】
そこで、マルチプロセッサ構成のコンピュータなどで使用される共有メモリと同様の機構を使用することが考えられる。共有メモリは、共通のメモリに対して、複数のポートを設けたもので、メモリとしてＳＲＡＭを使用し、複数のポートをディスクリートＩＣを使用して構成するのが一般的である。共有メモリでは複数のポートから同時にアクセスが行われた場合、メモリアレーが共通であるため、複数のポートからの動作処理を同時に実行できないという問題が生じる。このような問題を防止するためのもっとも簡単な対策は、あるポートからアクセスが行われている時には、他のポートにはビジー信号を出力してアクセスが行われないようにすることであるが、これでは使用方法が制限されるという問題がある。そこで、共有メモリでは、アービタと呼ばれる裁定回路を設け、複数のポートから受信したアクセス要求の優先順位を決定し、メモリアレーの制御回路が順位に従ってそれらを順次実施するようにしている。例えば各ポートへの入力が早いものから順に優先的に実施する。例えば各ポートへの入力が早いものから順に優先的に実施する。しかし、他のポートのコマンドを処理している間には新たなコマンドを処理できないことは同じであり、そのような場合にはビジー信号を出す必要があり、メモリにアクセスする側にビジー信号に対する処理機構を設けなければならないという問題がある。
【０００５】
メモリアレーは複数のポートからランダムにアクセスされることになるため、ＤＲＡＭで一般的に行われる同一のロウアドレスに対して連続したコラムアドレスを連続してアクセスするコラムアクセス動作は行われない。すなわち、１回のアクセスに対しセルを選択し読み出しまたは書き込みを実施しリセットする。
このため、共有メモリを構成する場合、従来はメモリアレーとして一般的にＳＲＡＭが用いられてきた。これは、ＳＲＡＭはランダムアクセスが高速であり、またリフレッシュが不要なため使い易いからである。また、１チップのマルチポートメモリは、上記のようなワード線及びビット線対をそれぞれ２重に設ける構成のもので、通常のＳＲＡＭと同様のメモリアレーを使用した１チップのマルチポートメモリは実用化されていなかった。
【０００６】
【発明が解決しようとする課題】
いずれにしろ、従来のマルチポートメモリ及び共有メモリではＳＲＡＭが使用され、リフレッシュが必要なＤＲＡＭは使用されていなかった。
システムが高性能化するにつれ扱うデータ量も増大し、マルチポートメモリも大容量が必要とされてきている。そのため、ＳＲＡＭに比べて高集積度のＤＲＡＭアレーをマルチポートメモリに採用し、低コストで記憶容量の大きなマルチポートメモリを実現する考えが出てきた。しかし、ここで問題になるのがメモリセルのリフレッシュである。
【０００７】
通常のＤＲＡＭにおいては書き込み／読み出し命令の合間に定期的に外部からリフレッシュ命令を与える必要があり、そのためＤＲＡＭを搭載するシステムのコントローラデバイスはリフレッシュ管理用のタイマーや制御回路を備えている。しかし、ＳＲＡＭを使用したこれまでのマルチポートメモリを搭載するシステムにはこのような回路は備えられていない。メモリアレーをＤＲＡＭで構成する場合でも、そのようなシステムで従来のマルチポートメモリと同じように使用できることが要求される。すなわち、メモリアレーをＤＲＡＭで構成したマルチポートメモリは、リフレッシュについてメモリデバイス自身で何かの対策をとる必要がある。
【０００８】
また、上記のように、アービタがビジー信号を出力すると、使い勝手がよくないという問題がある。
本発明は、メモリアレーをＤＲＡＭコアで構成してもリフレシュを意識せずに使用でき、大容量で使い勝手のよいマルチポートメモリが低コストで実現することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、本発明のマルチポート半導体記憶装置は、各組の外部ポートから入力される第１のコマンドの最小入力サイクル時間が、最小入力サイクル時間のｍ（ｍ≧２）倍の時間の間に、当該半導体記憶装置が少なくともｎ回の内部動作を実施することが可能で、
ｍ×Ｎ ＜ ｎ ＜ ｍ×（Ｎ＋１）の条件を満たすように設定することを特徴とする。
【００１０】
この条件は、言い換えれば、Ｎ個の各ポートの最小外部コマンドサイクルを［Ｎ回の内部動作サイクルが可能な時間＋1回の内部動作サイクルより短い時間α］をとすることであり、例えば、Ｎ＝２の場合には、各ポートの最小外部コマンドサイクルを［２回の内部動作サイクルが可能な時間＋α］をとする。ここでαは、“α＜1回の内部動作サイクル”である。
【００１１】
本発明では、上記のアービタがビジー信号を出力すると使い勝手がよくないという問題は、“２回の内部動作サイクルが可能な時間”で対処し、リフレシュの問題は、“＋α”で対処する。
図１は、本発明の原理を説明する図であり、２ポートで読み出し動作を行う場合を示している。
【００１２】
ＡポートとＢポートの２つの外部ポートに入力されるコマンドは、２．２回の内部動作サイクルが可能な時間を最小サイクルとして入力される。すなわち、内部動作サイクル×２．２回＝最小外部コマンドサイクルとなっており、外部コマンドサイクルは、２．２回の内部動作サイクルが可能な時間以上に設定される。ＡポートとＢポートには、それぞれクロックＣＬＫＡとＣＬＫＢが入力され、コマンド、アドレス及びデータの外部と外部ポートとの間の入出力は、それぞれのクロックに同期して行われる。図示していないが、アドレスはコマンドと同時に入力される。図示のように、ＡポートとＢポートから最小外部コマンドサイクルで読み出しコマンドが入力されると、裁定回路が先に入力された方を優先してコア動作を行うように制御する。
【００１３】
ＤＲＡＭコアは、外部コマンドサイクルの間にメモリアレーから２つの読み出し動作を行い、読み出したデータをＡポートとＢポートに出力する。ＡポートとＢポートは、それぞれ読み出しデータを保持し、読み出しコマンドの入力から６クロック目のクロックに同期して読み出しデータを出力する。すなわち、この場合のデータレイテンシは６である。
【００１４】
内部にはリフレッシュタイマーが内蔵され、リフレッシュコマンドを内部で自動的に発生する。リフレッシュが発生していない時にはデバイス内部は通常動作で動作し、外部コマンドサイクルの間に、内部ではコマンド−Ａとコマンド−Ｂの２つの処理が実行される。このとき、上記のように外部コマンドサイクルの間に２．２回の内部動作が可能であるから、ＤＲＡＭコアは２回の内部動作を実施して更に余裕の時間（ｔα）を持っている。
【００１５】
内部でリフレッシュコマンドが発生するとデバイス内部は高速動作で動作する。高速動作とは余裕の時間（ｔα）を持たないで動作することである。リフレッシュコマンドが発生したらデバイスはリフレッシュを実行する。その間にもＡポートとＢポートからコマンドが入力されるため、処理すべきコマンドがたまってしまう。デバイスはｔαを無くして高速動作で順次コマンド実施していく。その間にもＡポートとＢポートからコマンドが入力されるが、リフレシュコマンドは外部コマンドサイクルより十分に長い周期で発生されるので、次のリフレシュコマンドが発生されるまでの間処理するコマンドはコマンド−Ａとコマンド−Ｂの２つであり、内部でコマンドを処理するスピードの方が速いため、最終的にはたまっているコマンドは無くなる。すなわち言い方を変えれば、内部動作が外部コマンド入力に追いつく。そうしたら、デバイス内部は再び通常動作となる。なお、余裕の時間αは、外部ポート数や内部動作のサイクル，リフレシュ間隔などを考慮して、適宜決定する。
【００１６】
また、Ｒｅａｄコマンド（ＲＤ）に対するデータ出力の遅延時間（データレイテンシ）については、直前に他ポートのコマンドおよび内部のリフレッシュコマンドが発生した場合が最悪になるため、内部動作サイクルの約３サイクル分（２ポートの場合）が必要である。ただし、外部コマンドサイクルは内部動作サイクルの２サイクル強で動作可能なのでデータ転送レートは高い。
【００１７】
以上のように、本発明によれば、リフレッシュを外部から完全に隠しつつ、外部コマンドサイクルは内部動作サイクルの２サイクル強（２ポートの場合）の高速に設定することが可能である。そして、外部からはリフレッシュ制御を行なう必要がなく、また内部でリフレッシュを実施しても、外部からはそれが完全に隠されており、また外部から見えるデバイスの動作にまったく影響を与えない。従って、それぞれの外部ポートからは、他のポートを意識せずにメモリにアクセスすることが可能である。
【００１８】
すなわち、本発明によれば、ＤＲＡＭメモリセルを用いるが、ＳＲＡＭを使用した場合と同様に外部からはリフレッシュを意識する必要がなく、大容量でデータ転送レートの高いマルチポートメモリを実現することができる。
図１の例では、１回の読み出しコマンドに対して、読み出しデータの出力は外部クロックに同期して１回行われる。すなわち、バースト長は１である。そのため、読み出しデータの出力が１クロックサイクルで終了すると、外部コマンドサイクルの残りの間（この場合は３クロックサイクルの間）、外部ポートはデータの出力を行わないことになり、データの転送効率が悪いという問題がある。この問題は、バースト長を大きくすることにより解決できる。
【００１９】
図２は、本発明の原理を説明する図であり、バースト長が４の場合の例である。この例でも、２つの外部ポートの外部コマンドサイクルは、２．２回の内部動作サイクルが可能な時間に設定される。更に、１外部コマンドサイクルは４クロックサイクルであり、１外部コマンドサイクルの間に、外部ポートからクロックに同期してデータが４回、データレイテンシ６で出力される。従って、１外部コマンドサイクルのクロック数に応じてバースト長を設定すれば、２つのポートでギャップレス読み出しが可能となり、データ転送レートを大幅にアップすることができる。なお、この場合、内部ではメモリアレーに対してバースト長分のデータが１回の動作で入出力できることが必要である。例えば、外部ポートのデータ入出力端子が４個で、バースト長が４であれば、メモリアレーに対して１６ビットのデータが１回の動作で入出力できるようにする。
【００２０】
なお、ＡポートとＢポートは同期して動作する必要はなく、それぞれの外部コマンドサイクルは、［Ｎ回の内部動作サイクルが可能な時間＋1回の内部動作サイクルより短い時間α］を最小サイクルとする条件を満たせば、独立して任意に設定できる。
図３と図４は、ポート数が２，３及びＮの場合の、最小外部コマンドサイクルと内部動作サイクルの関係を示す図である。図示のように、ポート数が２の場合には、最小外部コマンドサイクルは［２回の内部動作が可能な時間＋α］であり、ポート数が３の場合には、最小外部コマンドサイクルは［３回の内部動作が可能な時間＋α］であり、ポート数がＮの場合には、最小外部コマンドサイクルは［Ｎ＋１回の内部動作が可能な時間＋α］である。
【００２１】
【発明の実施の形態】
図５と図６は、本発明の実施例のマルチポートメモリの構成を示す図であり、図５はＤＲＡＭコアとその周辺部を示し、図６の（Ａ）はＡポートを、図６の（Ｂ）はＢポートを、図６の（Ｃ）はリフレシュ回路を示し、図６の（Ａ）から（Ｃ）の部分は図５の部分に接続される。
【００２２】
図示のように、実施例のマルチポートメモリは、ＤＲＡＭコア１１と、処理の順番を決めて順番どおりに処理が行われるように制御するアービタ２６と、アービタ２６から転送されたコマンドを一時的に保持してその順番でＤＲＡＭコア１１の制御回路１４に転送するコマンドレジスタ２５と、各ポートのコマンドやアドレスやデータを一時的に保持するレジスタ群と、Ａポート３０とＢポート４０の２個の外部ポートと、リフレシュ回路５０とを備える。
【００２３】
Ａポート３０とＢポート４０は、それぞれ、モードレジスタ３１，４１と、ＣＬＫバッファ３２，４２と、データ入出力回路３３，４３と、アドレス入力回路３４，４４と、コマンド入力部３５，４５とを備え、それぞれが外部から供給される別々のクロック周波数で動作できると共に、データレイテンシおよびバースト長をモードレジスタ３１，４１を記憶して別々に設定できるようになっている。データ入出力回路３３，４３は、バースト長に応じて、入出力データをパラレル・シリアル及びシリアル・パラレル変換する機構を備えている。
【００２４】
リフレシュ回路５０は、リフレッシュタイマ５１とリフレッシュコマンド発生器５２を備えており、リフレッシュタイマ５１が所定の周期でリフレシュ起動信号を発生し、リフレッシュコマンド発生器５２がそれに応じてリフレシュコマンドを発生する。
Ａ・Ｂ両ポートから入力されたコマンドはそれぞれ参照番号２８Ａ，２８Ｂで示すコマンドレジスタＡ，Ｂに保持され、アドレスはそれぞれ参照番号１９Ａ，１９Ｂで示すアドレスレジスタＡ，Ｂに保持され、書き込みデータはそれぞれ参照番号２２Ａ，２２Ｂで示すＷｒｉｔｅデータレジスタＡ，Ｂに保持される。またリフレッシュコマンドもリフレシュコマンドレジスタ２７に保持され、リフレッシュアドレスはリフレッシュアドレスカウンタ／レジスタ１８に保持される。
【００２５】
アービタ２６はコマンドの到着順に基づきコマンドの実行順番を決定しそのコマンドを順番にコマンドレジスタ２５に転送する。コマンドレジスタ２５は、アービタ２６から転送されるコマンドをその順番でＤＲＡＭコア１１の制御回路１４に転送したら、ＤＲＡＭコアでそのコマンドが実施され、制御回路１４が次のコマンドを受け取れる状態になったら次のコマンドを制御回路１４に転送する。
その間にアービタ２６から転送されてきたコマンドはコマンドレジスタ２５に一時的に保持しておく。コマンドレジスタ２５は、コマンドをＤＲＡＭコア１１の制御回路１４に転送するとともに、対応するアドレスレジスタおよびデータレジスタ（書込みの場合）に転送信号を送信する。ＤＲＡＭコア１１では、制御回路１４が受信したコマンドに応じて、デコーダ１３、ライトアンプ(Write Amp)１５、センスバッファ１６を制御して、メモリアレー１２へのアクセス動作を行う。書き込み動作の場合には、デコーダ１３が書き込み先のアドレスをデコードして、メモリアレー１２のワード線とコラム信号線を活性化し、WriteデータレジスタＡとＢに保持された書き込みデータをWrite Amp１５からメモリアレー１２に書き込む。読み出しの場合は、同様にメモリアレー１２にアクセスして、センスバッファ１６から読み出したデータが，参照番号２４Ａ，２４Ｂで示される転送ゲートＡ、Ｂを介して各ポートのデータ出力回路に送られる。転送ゲートの転送タイミングはＤＲＡＭコア１１の動作サイクルで決まり制御回路１４により発生される。出力データは，各ポートのデータ出力回路において外部クロックに同期して出力される。
【００２６】
以下、コマンド、アドレス、データのそれぞれの処理に関係する部分について詳しく説明する。
図７と図８は、第１実施例のコマンドに関連する部分の構成を示す図であり、図５と図６に示された部分と同じ部分には同一の参照番号を付している。なお、以下の他の図についても同様である。
【００２７】
図７に示すように、Ａポートのコマンド入力部３５は、入力バッファ３６と、コマンドデコーダ３７と、（ｎ−１）クロックディレイ３８とを有し、Ｂポートのコマンド入力部４５は、入力バッファ４６と、コマンドでコーダ４７と、（ｍ−１）クロックディレイ４８とを有する。ｎとｍは、バースト長である。また、図８に示すように、コマンドレジスタＡは、ＲｅａｄコマンドレジスタＡＲと、ＷｒｉｔｅコマンドレジスタＡＷとを有し、コマンドレジスタＢは、ＲｅａｄコマンドレジスタＢＲと、ＷｒｉｔｅコマンドレジスタＢＷとを有する。
【００２８】
入力バッファ３６，４６は、入力されたＲｅａｄコマンドをクロックＣＬＫＡ１，ＣＬＫＢ１に同期して取り込み、コマンドデコーダ３７，４７は、取り込んだコマンドをデコードして、読み出しコマンドであればＲＡ１，ＲＢ１を発生し、書き込みコマンドであればＷＡ１，ＷＢ１を発生する。ＲＡ１，ＲＢ１はそのままのタイミングでＲｅａｄコマンドレジスタＡＲ，ＢＲに転送されるが、ＷＡ１，ＷＢ１は（ｎ−１）クロックディレイ３８と（ｍ−１）クロックディレイ４８でバーストデータの最終データが入力されるまで遅延された後、ＷｒｉｔｅコマンドレジスタＡＷ，ＢＷに転送される。また、リフレシュ回路５０で発生されたリフレシュコマンドＲＥＦ１は、リフレシュコマンドレジスタ２７に転送される。
【００２９】
アービタ２６は、上記の５個のコマンドレシスタＡＲ，ＡＷ，ＢＲ，ＢＷ，２７にコマンドが転送された順番を検出し、コマンドレジスタ２５にその順番でコマンドを転送する。コマンドレジスタ２５は、アービタ２６から送信されたコマンドを取り込んだら，コマンド受信通知をアービタ２６に送信する。アービタ２６は、コマンド受信通知を受け取ったら次のコマンドをコマンドレジスタに発信する。
【００３０】
コマンドレジスタ２５は、アービタ２５から転送されたコマンドをその順番でＤＲＡＭコア１１の制御回路１４に１個づつ転送する。ＤＲＡＭコアの制御回路１４は受信したコマンドを実施しそれが終了したら（または終了に近づいたら）コマンド受付可能信号をコマンドレジスタ２５に送信する。コマンドレジスタ２５は、コマンド受信可能信号を受信したら、次のコマンドを制御回路１４に転送する。その間にアービタ２６から転送されたコマンドはコマンドレジスタ２５に一時的に保持しておく。
【００３１】
図９は、アービタ２６の実施例である。図８の５個のレジスタ（ＲｅａｄコマンドレジスタＡＲ，ＷｒｉｔｅコマンドレジスタＡＷ，ＲｅａｄコマンドレジスタＢＲ，ＷｒｉｔｅコマンドレジスタＢＷ，リフレシュコマンドレジスタ２７）にコマンドが到着した順番を図のような比較器５３を用いて判定する。各比較器５３は２個のコマンドレジスタのタイミングを比較し先に”Ｈ”が入力された側の出力が”Ｈ”となる。ＡＮＤゲート５４は、関連する比較器５３の出力がすべて”Ｈ”になるかを判定することにより、各コマンドが他の４個のコマンドのすべてに対して先に入力されたかを判定する。各コマンドに対応する信号ＲＡ３１，ＷＡ３１，ＲＢ３１，ＷＢ３１，ＲＥＦ３１は、最先のコマンドである場合に”Ｈ”を示し、コマンドレジスタ２５に転送される。例えば、ＲＡ２〜ＲＥＦ２の中でＲＡ２が最も早かったとすればＲＡ２が接続された比較器の出力はＲＡ２側がすべて”H”となり、その結果ＲＡ３１が“Ｈ”となる。このときはまだコマンド受信通知は発生していない（＝”L”）のでＮ１＝“Ｈ”となっており、ＲＡ３が“Ｈ”となり、コマンドレジスタ２５にコマンドＲＡ３が送られる。
【００３２】
コマンドレジスタ２５はコマンドを受信するとコマンド受信通知を発生する。これに応じて、Ｎ１に“Ｌ”パルスが発生しＲＡ３〜ＲＥＦ３はすべて“Ｌ”となる。その間にＲｅｓｅｔＲＡ〜ＲｅｓｅｔＲＥＦのいずれかが発生する。ＲＡ３１が“Ｈ”になっていたらＲｅｓｅｔＲＡが発生し、ＲｅａｄコマンドレジスタＡＲをリセットする。するとＲＡ２が“Ｌ”になり、ＲＡ３１〜ＲＥＦ３１は次の順位のコマンドが“Ｈ”になる。そしてＮ１の“Ｌ”パルスが切れてＮ１＝“Ｈ”になると次の順位のコマンドがコマンドレジスタ２５に転送される。以上の動作を繰り返す。
【００３３】
図１０と１１は、実施例のコマンドレジスタ２５の構成を示す図であり、２つの図に分けて示してある。
コマンドレジスタ２５は、コマンドを格納し順番にＤＲＡＭコア１１に出力するシフトレジスタ９２およびアービタ２６から受信したコマンドをシフトレジスタ９２に転送するスイッチ（ＳＷ１〜ＳＷ３）８２〜８４を中心に構成されている。この例ではシフトレジスタ９２は３段構成になっており、コマンドを保持するレジスタ８５〜８７と、レジスタ８５〜８７の保持状態を示すフラグ８８〜９０と、レジスタ８５〜８７の状態をリセットするリセットデータ部９１とが設けられている。レジスタ８５〜８７にコマンドが格納されていない状態ではフラグ８８〜９０（ＦＬ１〜ＦＬ３＝“Ｌ”）でありスイッチ８２（ＳＷ１）が接続されている。最初のコマンドはＳＷ１を介してレジスタ８５に格納されＦＬ１＝“Ｈ”となる。ＦＬ１＝“Ｈ”になると、“Ｈ”エッジパルス化回路９３でパルスが発生し、コマンド受信通知がアービタ２６に送信される。
【００３４】
このときＤＲＡＭコア１１からコマンド受付可能信号が出ていればゲート９７が接続されてレジスタ８５のコマンドはラッチ９８に転送され、そのままＤＲＡＭコア１１の制御回路１４に送られる。この時、コマンドに対応するアドレスなどがＤＲＡＭコア１１に転送される。ＤＲＡＭコア１１は受信したコマンドに従い動作を開始するとともにコマンド受付可能信号を切断する。するとゲート９７は切断される。そしてレジスタ制御回路９６はシフト信号を発生しレジスタ８６の内容をレジスタ８５に送りレジスタ８７の内容をレジスタ８６に送る。シフト信号発生前にレジスタ８６にコマンドが格納されていなければシフトすることによりレジスタ８５はリセットされＦＬ１＝“Ｌ”となる。レジスタ制御回路９６はシフト信号を発生すると同時に転送禁止信号を発生しＳＷ１〜ＳＷ３を切断し、シフト動作中にシフトレジスタ９２にデータが転送されるのを禁止する。最初のコマンド（コマンド１）がＳＷ１を介してレジスタ８５に格納された時に、ＤＲＡＭコア１１でそれ以前のコマンドを実行中だった場合はコマンドはレジスタ８５に保持される。ＦＬ１＝“Ｈ”となりＳＷ１が切断され、所定の遅延の後にＳＷ２が接続される。所定の遅延とはコマンド受信通知が発生しアービタの出力がリセットされるまでの時間に相当する時間である。ＤＲＡＭコア１１がコマンド受付可能になる前に次のコマンド（コマンド２）がアービタ２６から送信されてきたらＳＷ２を介してコマンド２はレジスタ８６に格納される。ＦＬ２＝“Ｈ”となり、コマンド受信通知が発生し、ＳＷ２が切断され所定の遅延時間の後にＳＷ３が接続される。この後にＤＲＡＭコアがコマンド受付可能状態になるとコマンド受付可能信号が発生しゲート９７が接続されレジスタ８５のコマンド１がラッチ９８に転送され、ＤＲＡＭコア１１に送られる。ＤＲＡＭコア１１はコマンド1に従い動作を開始するとともにコマンド受付可能信号を切断する。するとゲート９７は切断される。そしてレジスタ制御回路９６はシフト信号を発生しレジスタ８６のコマンド２をレジスタ８５に送りレジスタ８７の内容（リセット状態）をレジスタ８６に送る。レジスタ８５にはコマンド２が格納されレジスタ８６とレジスタ８７はリセット状態になる。ＦＬ１＝“Ｈ”、ＦＬ２，ＦＬ３＝“Ｌ”となるためＳＷ２が接続され、ＳＷ１とＳＷ３は切断される。
【００３５】
シフトレジスタ９２のレジスタ８７の左にリセットデータ部９１がついているのは、レジスタ８７までコマンドが格納された場合、その後のシフト信号でレジスタ８７のコマンドをレジスタ８６にシフトしレジスタ８７をリセットするためである。このように、コマンドレジスタ２５はアービタ２６から送られたコマンドを一時的に蓄積しＤＲＡＭコア１１の状態を検出して順次コマンドを転送する。
【００３６】
レジスタ制御回路９６にコマンド発生検出信号が入力されている。コマンド発生検出信号はアービタ２６からコマンドが送信されると発生する信号である。図１２にレジスタ制御回路９６動作を示す。レジスタ制御回路９６コマンド受付可能信号が切断されたらシフト信号と転送禁止信号を発生するが、コマンド受付可能信号が切断される直前にアービタ２６からコマンドが送信されてきた場合は先に送れてきたコマンドをシフトレジスタ９２に転送した後にシフトを行った方がよい。よって、コマンド受付可能信号の立ち下がりエッジとコマンド発生検出信号の立ち上がりエッジのどちらが早いかを比較して、前者が早い場合は前者の立ち下がりエッジからシフト信号および転送禁止信号を発生させ、後者が早い場合には後者の立ち下がりエッジからシフト信号および転送禁止信号を発生させる。
【００３７】
図１３と図１４はコマンドレジスタ２５の動作図である。入力コマンドが最も密になるＷｒｉｔｅ→Ｒｅａｄ切り替え時に内部でＲｅｆｒｅｓｈが発生した場合（すなわち、図２６と図２７の場合）を例にして書いてある。ＳＷ１〜ＳＷ３の動作図に書いてある番号は接続されているSWの番号であり、そのスイッチが接続されている期間を示している。また、レジスタ１〜３は、それぞれ参照番号８５〜８７のレジスタである。
【００３８】
図１５は、実施例のアドレスに関連する部分の構成を示す図である。なお、以下の図において、信号の終わりに”Ｐ”が付されているのは、元の信号の立ち上がりエッジをパルス化するなどして生成したパルス上の信号である。図示のように、アドレス入力回路３４，４４は、入力バッファ５７Ａ，５７Ｂと、転送ゲート５８Ａ，５８Ｂを有する。また、アドレスレジスタ１９Ａ及びアドレスレジスタ１９Ｂは、アドレスラッチＡ１〜Ａ４，Ｂ１〜Ｂ４と、転送ゲート５９Ａ〜６３Ａ，５９Ｂ〜６３Ｂとを有する。転送ゲート６２Ａ，６２Ｂ，６３Ａ，６３Ｂからのアドレスは、アドレスバス１７を介してＤＲＡＭコア１１に転送される。更に、リフレシュアドレスカウンタ／レジスタ１８の出力するリフレシュアドレスも、転送ゲート６４とアドレスバス１７を介してＤＲＡＭコア１１に転送される。
【００３９】
ＲｅａｄコマンドまたはＷｒｉｔｅコマンドが外部から入力されると、それと同時に入力バッファ５７Ａ，５７Ｂに入力されたアドレスが転送ゲート５８Ａ，５８Ｂを介してアドレスラッチＡ１，Ｂ１に転送される。コマンドがＲｅａｄコマンドならば転送ゲート６１Ａ，６３Ａ，６１Ｂ，６３Ｂ及びアドレスラッチＡ４，Ｂ４を介して、コマンドの転送と同期してＤＲＡＭコア１１に転送される。コマンドがＷｒｉｔｅコマンドならば，最終データ取り込みタイミングで更にアドレスラッチＡ２，Ｂ２に転送された後、コマンドの転送と同期して転送ゲート６２Ａ，６２ＢからＤＲＡＭコア１１に転送される。また、リフレッシュアドレスは、リフレッシュアドレシカウンタ／レジスタ１８で発生され保持され、同様にリフレシュコマンドのＤＲＡＭコアへの転送と同期して転送ゲート６４からＤＲＡＭコア１１に転送される。
【００４０】
図１６は実施例のデータ出力に関連する部分の構成を示す図であり、図１７はその中の転送信号発生回路を示す図である。Ａポート３０とＢポート４０のデータ入出力回路３３，４３は、データ出力用回路６５Ａ，６５Ｂと、後述するデータ入力用回路７４Ａ，７４Ｂとを有する。図示のように、メモリアレー１２からセンスバッファ１６を介して読み出されたデータは、データバス２１と転送ゲート２４Ａ，２４Ｂを介して、データ出力用回路６５Ａ，６５Ｂに転送される。
【００４１】
データ出力用回路６５Ａ，６５Ｂは、それぞれデータラッチＡ１，Ｂ１と、転送信号発生回路６７Ａ，６７Ｂと、転送ゲート６８Ａ，６８Ｂと、データラッチＡ２，Ｂ２と、パラレル−シリアル（パラシリ）変換器７０Ａ，７０Ｂと、出力バッファ７１Ａ，７１Ｂとを有する。
転送ゲート２４Ａと２４Ｂは、ＤＲＡＭコア１１の制御回路14により内部動作に基づいて制御され、実施したコマンドがＲｅａｄ−Ａ（Ａポートからの読み出し動作）であれば、転送ゲート２４Ａ開き、Ｒｅａｄ−Ｂであれば転送ゲート２４Ｂが開く。データラッチＡ１，Ｂ１においてデータが保持され、転送ゲート６８Ａ，６８Ｂで各ポートでのＲｅａｄコマンド受信から所定のレイテンシ後にデータラッチＡ２，Ｂ２に転送され、パラシリ変換器７０Ａ，７０Ｂで変換され出力バッファ７１Ａ，７１Ｂに転送され出力される。
【００４２】
図１７に示すように、転送信号発生回路６７は、直列に接続されたフリップ・フロップ７２により、ＲｅａｄコマンドＲＡ１，ＲＢ１を、設定されたレイテンシに応じたクロック数分遅延させてデータ転送信号２を発生する。転送ゲート６８Ａ，６８Ｂからの読み出しデータの転送はデータ転送信号２に応じて行われるので、読み出しデータは読み出し動作からレイテンシに応じたクロック数分遅延されることになる。
【００４３】
図１８と図１９は実施例のデータ入力に関連する部分の構成を示す図である。データ入力用回路７４Ａ，７４Ｂは、データ入力（Ｄｉｎ）バッファ７５Ａ，７５Ｂと、シリアル−パラレル変換器７６Ａ，７６Ｂと、データ転送部７７Ａ，７７Ｂとを有する。データ転送部７７Ａ，７７Ｂからの書き込みデータＷＤＡ，ＷＤＢは、第１Ｗｒｉｒｅデータレジスタ７８Ａ，７８Ｂとデータ転送ゲート７９Ａ，７９Ｂ及び第２Ｗｒｉｒｅデータレジスタ８０Ａ，８０Ｂとデータ転送ゲート８１Ａ，８１Ｂとデータバス２１を介して、Write Amp.１５に送られ、メモリアレー１２に書き込まれる。
【００４４】
シリアル入力されたデータは、バースト長に応じてシリアル−パラレル変換され最後のデータが入力された時点で第１Ｗｒｉｔｅデータレジスタ７８Ａ，７８Ｂに転送される。コマンドレジスタ２５からＷｒｉｔｅコマンドがＤＲＡＭコア１１に転送されたら、それに対応するデータもＤＲＡＭコア１１に転送される。
図２０から図２８は、第１実施例のマルチポートメモリの動作を示すタイムチャートである。図２０と図２１、図２３と図２４、及び図２６と図２７は、表示の都合上１つのタイムチャートを分割した図であり、一方がタイムチャートの前半部分を、他方が後半部分を示し、一部を重複して示している。
【００４５】
図２０と図２１は、２つのポートに連続してＲｅａｄ動作のコマンドが入力された場合の動作を示す。ＡポートとＢポートは、それぞれ周波数の異なるクロックＣＬＫＡとＣＬＫＢが入力され、入力されるクロックに同期してコマンド、アドレス及び書き込みデータの取り込みを行うと共に、クロックに同期して読み出しデータの出力を行う。この例では、Ａポートは最高クロック周波数で動作し、Ｂポートはそれより遅いクロック周波数で動作し、ＡポートはＲｅａｄコマンドサイクル＝４（ＣＬＫＡ）、データレイテンシ＝６（ＣＬＫＡ）、バースト長＝４、ＢポートはＲｅａｄコマンドサイクル＝２（ＣＬＫＢ）、データレイテンシ＝３（ＣＬＫＢ）、バースト長＝２である。データレイテンシとバースト長はそれぞれのポートのモードレジスタ３１，４１に設定される。従って、Ａポートでは１回のコマンドに対して、データの入出力動作はクロックに同期して４回行われ、読み出しのコマンドの入力から６クロック後から読み出しデータの出力が行われ、Ｂポートでは１回のコマンドに対して、データの入出力動作はクロックに同期して２回行われ、読み出しのコマンドの入力から３クロック後から読み出しデータの出力が行われる。
【００４６】
ＡとＢの両ポートが受信したコマンドは、それぞれコマンドレジスタ２８Ａ，２８Ｂに保持される。またリフレッシュタイマー５１が信号を発生するとリフレッシュコマンドがリフレッシュコマンドレジスタ２７に保持される。アービタ２６はこれらのコマンドレジスタを監視し、早く発生したコマンドから順番にコマンドレジスタ２５に転送する。コマンドレジスタ２５は、送られたコマンドを一時的に保持して、ＤＲＡＭコア１１の動作状況に応じて、送られた順番で順次コマンドをＤＲＡＭコア１１に転送する。すなわち、前回転送したコマンドの処理が終了してから次ぎのコマンドを転送する。
【００４７】
図示のように、ＲｅａｄコマンドレジスタＡＲにコマンドＲｅａｄ−Ａ２が入力され、ＲｅａｄコマンドレジスタＢＲにコマンドＲｅａｄ−Ｂ２が入力される前に、リフレッシュが１回発生し、リフレシュコマンドレジスタにリフレシュコマンドが入力されると、発生順番に従いアービタ２６はＲｅａｄ−Ａ２→Ｒｅｆ→Ｒｅａｄ−Ｂ２の順にＤＲＡＭコア１１に転送し、コアで順次実施する。
【００４８】
コア動作でＲｅａｄ−Ｂ１とＲｅａｄ−Ａ２の間には余裕の時間があり、ここまでは通常動作である。リフレッシュが発生するとＲｅａｄ−Ａ２の後に余裕時間無しでＲｅｆｒｅｓｈが実行され更に続けて余裕時間なしでＲｅａｄ−Ｂ２，Ｒｅａｄ−Ａ３，…と連続して実行されＲｅａｄ−Ａ５まで余裕時間がなく、ここまでが高速動作である。
【００４９】
リフレッシュコマンドの実行により外部からのコマンド入力に対し内部動作に遅れが発生するが、高速動作によりそれを挽回しＲｅａｄ−Ａ５で追いついている。Ｒｅａｄ−Ａ５とＲｅａｄ−Ｂ５の間には余裕時間が発生しており通常動作に戻っている。ＤＲＡＭコア１１からセンスバッファ１６で読み出されたデータは転送ゲートによりＲｅａｄコマンドに対応するポートのデータラッチ（データラッチＡ１またはＢ１）に転送される。データラッチＡ１またはＢ１でデータは時間調整されデータラッチＡ２またはＢ２に転送され、それぞれのポートのクロックに同期して出力される。
【００５０】
リフレッシュを内部で実施していても外部から見るとデータは所定のデータレイテンシ後に出力されており、外部からはリフレッシュを意識する必要がない。
図２２は、同様な条件で連続してＷｒｉｔｅコマンドが入力された例である。Ｗｒｉｔｅ時の外部からのデータ入力もバースト入力である。このときＷｒｉｔｅコマンドレジスタＡＷにＷｒｉｔｅコマンドが保持されるタイミングは最終データが入力された時点からとする。この場合も、内部でリフレッシュが発生しそれを実施しても外部からは意識する必要がないことがわかる。
【００５１】
図２３と図２４は、ＡとＢの両ポートが最高クロック周波数でＲｅａｄ動作した場合の動作図であり、図２５は、ＡとＢの両ポートが最高クロック周波数でＷｒｉｔｅ動作した場合の動作図である。この場合、両ポートのクロックに位相差があってもよい。両ポートともＲｅａｄコマンドサイクル＝４、Ｗｒｉｔｅコマンドサイクル＝４、データレイテンシ＝６、バースト長＝４、である。図示のように、このような場合でも問題なく動作しているのが分かる。
【００５２】
図２６と図２７は、両ポートが最高周波数で動作し、ＷｒｉｔｅコマンドからＲｅａｄコマンドに切り替わり、更に内部でリフレッシュが発生した場合のタイムチャートであり、この場合がコマンドが最も混み合う状態である。
図示のように、ＤＲＡＭコア１１はＲｅｆ→Ｗｒｉｔｅ−Ａ１→Ｗｒｉｔｅ−Ｂ１→Ｒｅａｄ−Ａ２→Ｒｅａｄ−Ｂ２の順で実施しておりその間に隙間はない。この例では、Ｒｅａｄ−Ａ２とＲｅａｄ−Ｂ２をＷｒｉｔｅコマンド入力から６クロック後に入力しているが、もしこれを２クロック前進させたとしてもＤＲＡＭコアでの動作を前進させることはできない。それに対し読み出しデータの出力タイミングはＲｅａｄコマンド入力からデータレイテンシで決まる。よってＲｅａｄ−Ａ２とＲｅａｄ−Ｂ２の入力タイミングを前進させればその分データ出力タイミングも前進させる必要がある。しかし、そうするとたとえばＲｅａｄ−Ｂ２をＷｒｉｔｅ−Ｂ１の４クロック後に入力すると、Ｒｅａｄ−Ｂ２はＤＲＡＭコアでの動作開始とほとんど同時にデータ出力タイミングが来てしまい、動作不能となる。以上のような理由で、Ｗｒｉｔｅ→Ｒｅａｄの切り替えに関してはコマンド間隔を長くし、例えばこの例では６クロックとする。
【００５３】
Ｒｅａｄ→Ｗｒｉｔｅのコマンド間隔については、Ｒｅａｄデータの出力を完了しないとＷｒｉｔｅデータをＤＱ端子から受信できないため、必然的にコマンド間隔は広くなる。
図２８はＤＲＡＭコア１１の動作図であり、（Ａ）はＲｅａｄ動作を、（Ｂ）はＷｒｉｔｅ動作を示す。このように１個のコマンドに対し、ワード線選択→データ増幅→ライトバック→プリチャージを実施し、動作を完結させる。ＤＲＡＭコア１１は、コマンドレジスタ２５からコマンドを受信したらコマンド受付可能信号を切断し、コマンドに対応した動作が終了するか又は終了に近づいたらコマンド受付可能信号を発生する。
【００５４】
(付記１)  メモリアレーと、
それぞれ第１のコマンドを受信するＮ組（Ｎは２以上の整数）の外部ポートと、
内部で独自に第２のコマンドを発生する内部コマンド発生回路とを備える半導体記憶装置であって、
各組の前記外部ポートから入力される前記第１のコマンドの最小入力サイクル時間は、該最小入力サイクル時間のｍ（ｍ≧２）倍の時間の間に、当該半導体記憶装置が少なくともｎ回の内部動作を実施することが可能で、
ｍ×Ｎ ＜ ｎ ＜ ｍ×（Ｎ＋１）の条件を満たすように設定されていることを特徴とする半導体記憶装置。
【００５５】
(付記２)  前記ｎ回の内部動作は、ｍ×Ｎ回の前記第１のコマンドに対応した動作と、少なくとも１回の前記第２のコマンドに対応した動作を含む付記１に記載の半導体記憶装置。
(付記３)  前記メモリアレーはダイナミック型メモリセルから構成され、前記第２のコマンドはリフレッシュコマンドである付記２に記載の半導体記憶装置。
【００５６】
(付記４)  前記メモリアレーの制御を行う制御回路と、
前記第１のコマンドと前記第２のコマンドを前記制御回路に転送する前に一時的に保持するコマンドレジスタと、
前記第１のコマンドと前記第２のコマンドの到着順位を判定し、その順番で前記コマンドレジスタに転送するように制御する裁定回路とを備え、
前記コマンドレジスタは、前記第１のコマンドと前記第２のコマンドを受信した順番に前記制御回路に転送する付記１に記載の半導体記憶装置。
【００５７】
(付記５)  前記コマンドレジスタが前記制御回路に前記第１のコマンドと前記第２のコマンドを転送するタイミングは、前記メモリアレーの動作サイクルに基づいて決定される付記４に記載の半導体記憶装置。
(付記６)  前記コマンドレジスタは、シフトレジスタで構成されている
付記５に記載の半導体記憶装置。
【００５８】
(付記７)  前記コマンドレジスタは、前記裁定回路から転送されたコマンドを取り込んだら取り込み完了信号を発生し、前記裁定回路は前記取り込み完了信号を検出したら、次の順位のコマンドを転送する付記５に記載の半導体記憶装置。
(付記８)  前記Ｎ組の外部ポートは、それぞれ外部からクロックを受信するクロック入力回路を備え、それぞれが受信したクロックに同期して各外部ポートの入出力動作を行う付記１に記載の半導体記憶装置。
【００５９】
(付記９)  前記Ｎ組の外部ポートは、それぞれ外部から設定されるデータレイテンシを記憶するモードレジスタを備え、各外部ポートはそれぞれ設定されたデータレイテンシでデータの出力を行う付記８に記載の半導体記憶装置。
(付記１０)  前記Ｎ組の外部ポートは、それぞれバースト型のデータ入出力部を備え、
前記モードレジスタは、外部から設定されるバースト長を記憶し、
各外部ポートは、前記第１のコマンドの入力サイクルの間に、それぞれ設定されたバースト長に対応する回数分データの入出力を行う付記９に記載の半導体記憶装置。
【００６０】
(付記１１)  当該マルチポート半導体記憶装置は、前記メモリアレーと各外部ポートの間で、１バースト長分のデータを１回の動作で入出力できる付記４に記載の半導体記憶装置。
(付記１２)  前記第１のコマンドは、読み出しコマンドと書き込みコマンドを含み、
前記裁定回路は、前記読み出しコマンドについては前記外部ポートに取り込まれた第１のタイミングに基づいて順番を決定し、前記書き込みコマンドについてはバースト入力される最後のデータが入力される第２のタイミングに基づいて順番を決定する付記４に記載の半導体記憶装置。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、マルチポートメモリのメモリアレーをＤＲＡＭコアで構成してもリフレシュを意識せずに使用でき、大容量で使い勝手のよいマルチポートメモリが低コストで実現できる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】バースト長が４の場合の本発明の原理説明図である。
【図３】バースト長が４の場合の本発明の原理説明図である。
【図４】本発明の原理説明図である。
【図５】本発明の実施例のマルチポートメモリの構成を示す図（その１）である。
【図６】本発明の実施例のマルチポートメモリの構成を示す図（その２）である。
【図７】実施例のマルチポートメモリのコマンドに関連する部分の構成を示す図（その１）である。
【図８】実施例のマルチポートメモリのコマンドに関連する部分の構成を示す図（その２）である。
【図９】実施例のマルチポートメモリのアービタの構成を示す図である。
【図１０】実施例のコマンドレジスタの構成を示す図（その１）である。
【図１１】実施例のコマンドレジスタの構成を示す図（その２）である。
【図１２】実施例のコマンドレジスタで使用されるレジスタ制御回路の動作を示すタイムチャートである。
【図１３】実施例のコマンドレジスタの動作を示すタイムチャート（その１）である。
【図１４】実施例のコマンドレジスタの動作を示すタイムチャート（その２）である。
【図１５】実施例のマルチポートメモリのアドレスに関連する部分の構成を示す図である。
【図１６】実施例のマルチポートメモリのデータ出力に関連する部分の構成を示す図である。
【図１７】実施例の転送信号発生回路の構成を示す図である。
【図１８】実施例のマルチポートメモリのデータ入力に関連する部分の構成を示す図（その１）である。
【図１９】実施例のマルチポートメモリのデータ入力に関連する部分の構成を示す図（その２）である。
【図２０】実施例のマルチポートメモリの動作（連続Ｒｅａｄ）を示すタイムチャート（その１）である。
【図２１】実施例のマルチポートメモリの動作（連続Ｒｅａｄ）を示すタイムチャート（その２）である。
【図２２】実施例のマルチポートメモリの動作（連続Ｗｒｉｔｅ）を示すタイムチャートである。
【図２３】実施例のマルチポートメモリの動作（最速連続Ｒｅａｄ）を示すタイムチャート（その１）である。
【図２４】実施例のマルチポートメモリの動作（最速連続Ｒｅａｄ）を示すタイムチャート（その２）である。
【図２５】実施例のマルチポートメモリの動作（最速連続Ｗｒｉｔｅ）を示すタイムチャートである。
【図２６】実施例のマルチポートメモリの動作（ＷｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチャート（その１）である。
【図２７】実施例のマルチポートメモリの動作（ＷｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチャート（その２）である。
【図２８】実施例のマルチポートメモリのＤＲＡＭコア動作を示すタイムチャートである。
【符号の説明】
１１…ＤＲＡＭコア
１２…メモリアレー
１４…制御回路
１５…Ｗｒｉｔｅ  Ａｍｐ．
１６…センスバッファ
１８…リフレシュアドレスカウンタ／レジスタ
１９Ａ…アドレスレジスタＡ
１９Ｂ…アドレスレジスタＢ
２２Ａ…ＷｒｉｔｅデータレジスタＡ
２２Ｂ…ＷｒｉｔｅデータレジスタＢ
２４Ａ…転送ゲートＡ
２４Ｂ…転送ゲートＢ
２５…コマンドレジスタ
２６…アービタ
３０，４０…（Ａ，Ｂ）外部ポート
３１，４１…モードレジスタ
３２，４２…ＣＬＫバッファ
３３，４３…データ入出力回路
３４，４４…アドレス入力回路
３５，４５…コマンド入力回路
５０…リフレシュ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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