(57)【特許請求の範囲】
【請求項１】
ＣＣＤ構造の電荷転送レジスタが出力ゲートを介して電荷検出部に接続され、前記電荷検出部とリセットドレイン間にリセットゲートを備え、前記出力ゲートには、前記リセットゲートに印加するリセットパルスとは逆相の出力ゲートパルスが印加されるＣＣＤ装置であって、
前記電荷検出部のポテンシャルを検出する手段と、
前記電荷検出部のポテンシャルの検出結果に基づき、前記出力ゲートに印加する出力ゲートパルスの振幅をコントロールする調整回路と、
を備えたことを特徴とするＣＣＤ装置。
【請求項２】
前記電荷検出部のポテンシャルを検出するための手段が、前記電荷検出部と同等のダミーの電荷検出部を備えている、ことを特徴とする請求項１記載のＣＣＤ装置。
【請求項３】
前記調整回路が、前記電荷検出部のポテンシャルの検出結果を受け、前記電荷検出部のポテンシャルの値に応じてゲインを調整することで前記出力ゲートパルスの振幅をコントロールし前記出力ゲートに供給する、ことを特徴とする請求項１又は２記載のＣＣＤ装置。
【請求項４】
前記調整回路が、入力電圧に追従した電圧を出力するフォロワ構成の第１のトランジスタと、フォロワの負荷を構成する第２のトランジスタを備え、
前記第１のトランジスタが前記出力ゲートパルスを受け、
前記第２のトランジスタには前記ダミーの電荷検出部で検出されたポテンシャルに対応したバイアス電圧が与えられる、ことを特徴とする請求項２又は３記載のＣＣＤ装置。
【請求項５】
前記電荷検出部の拡散層のポテンシャルが高い方向に変化し、前記電荷検出部のフローティング後の前記リセットゲートの振幅が小となると、前記調整回路は、前記出力ゲートパルスの振幅を小とし、
前記電荷検出部の拡散層のポテンシャルが低い方向に変化し、前記電荷検出部のフローティング後の前記リセットゲートの振幅が大となると、前記調整回路は、前記出力ゲートパルスの振幅を大とする、ことを特徴とする請求項１乃至４のいずれか１項に記載のＣＣＤ装置。
【請求項６】
ＣＣＤ構造の電荷転送レジスタが出力ゲートを介して電荷検出部に接続され、前記電荷検出部とリセットドレイン間にリセットゲートを備えたＣＣＤの駆動方法であって、
前記出力ゲートには前記リセットゲートに印加するリセットパルスとは逆相の出力ゲートパルスが印加し、
前記電荷検出部のポテンシャルを検出し、
前記電荷検出部のポテンシャルの検出結果に基づき、前記出力ゲートパルスの振幅をコントロールする、ことを特徴とするＣＣＤの駆動方法。
【請求項７】
前記電荷検出部と同等のダミーの電荷検出部のポテンシャルを検出することで前記電荷検出部のポテンシャルを検出する、ことを特徴とする請求項６記載のＣＣＤの駆動方法。
【請求項８】
前記電荷検出部のポテンシャルの検出結果を受け、前記電荷検出部のポテンシャルの値に応じてゲインを調整することで前記出力ゲートパルスの振幅をコントロールし前記出力ゲートに供給する、ことを特徴とする請求項６又は７記載のＣＣＤの駆動方法。
【請求項９】
前記電荷検出部の拡散層のポテンシャルが高い方向に変化し、前記電荷検出部のフローティング後の前記リセットゲートの振幅が小となると、前記出力ゲートパルスの振幅を小とし、
前記電荷検出部の拡散層のポテンシャルが低い方向に変化し、前記電荷検出部のフローティング後の前記リセットゲートの振幅が大となると、前記出力ゲートパルスの振幅を大とする、ことを特徴とする請求項６乃至８のいずれか１項に記載のＣＣＤの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ装置及び駆動方法に関し、特にＣＣＤの電荷検出器で発生するリセット・フィードスルー・ノイズの抑制に対応した構成及び駆動方法に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）のリセット・フィードスルー・ノイズの抑制に関する関連技術として、例えば特許文献１等の記載が参照される。特許文献１には、ＣＣＤ構造の電荷転送レジスタの終段に水平出力ゲート部を介してフローティング・ディフージョン領域が接続され、フローティング・ディフージョン領域とリセットドレイン領域間にリセットゲートが設けられてなるＣＣＤ素子において、水平出力ゲート部（出力ゲート）に、リセットゲートに印加するリセットゲートパルスφＲと逆相の出力ゲートパルスφＯＧを印加することで、フローティング・ディフージョン領域とリセットゲート部間の寄生容量の影響を抑え、高感度化を促進可能とする構成が開示されている。
【０００３】
図４乃至図６を参照して、ＣＣＤの電荷検出器の典型的な構成及び駆動方法を説明する。なお、図４乃至図６は、本発明の背景技術を説明するために、本発明者が新たに作成したものであり、特許文献１の図面の内容そのままではないことを付言しておく。図４（Ａ）はレイアウトと出力回路部との回路接続を示し、図４（Ｂ）は出力ゲートとリセットゲートの電荷検出部間の寄生容量を等価回路で示している。図５（Ａ）は図４（Ａ）のＸ−Ｘ’線の断面構成を模式的に示している。図５（Ｂ）は、図５（Ａ）の断面の対応位置でのポテンシャル（縦軸）を示している。図６は、タイミング波形を示す図であり、（ａ）はリセットゲート１０４に印加されるパルス（リセットゲートパルス）φＲ、（ｂ）は出力ゲート１０２に印加される出力ゲートパルスφＯＧ、（ｃ）は駆動クロックφ１（φ２はφ１の相補信号）、（ｄ）はＣＣＤ出力波形（電荷検出部１０３の電位）を示している。
【０００４】
図４（Ａ）、図５（Ａ）において、１０１ａは第１層ポリシリ（ｐｏｌｙｓｉｌｉｃｏｎ）、１０１ｂは第２層ポリシリ（ｐｏｌｙｓｉｌｉｃｏｎ）、１０２は出力ゲート、１０３は電荷検出部、１０４はリセットゲート、１０５はリセットドレイン（Ｎ＋領域）、１０６は出力回路部である。φ１、φ２は２相の駆動パルスであり、信号電荷を水平方向に転送する。なお、図４において、２相の駆動パルスφ１、φ２で駆動される第１層ポリシリ１０１ａと第２層ポリシリ１０１ｂはＣＣＤシフトレジスタの終段をなす。出力回路部１０６は、電荷検出部１０３の電位を入力として受け、該入力電圧に追従した同相電圧信号を出力するソースフォロワ・バッファよりなり、１０６−１はソースフォロワ構成のＮＭＯＳＦＥＴ、１０６−２はゲートが定電圧でバイアスされた負荷トランジスタ（ＮＭＯＳＦＥＴ）である。
【０００５】
図４（Ａ）、図４（Ｂ）を参照すると、出力ゲート１０２と電荷検出部容量Ｃｆｄの一端の間に、出力ゲート−電荷検出部間寄生容量Ｃ１、リセットゲート１０４と電荷検出部容量Ｃｆｄの一端の間には、リセットゲート−電荷検出部間寄生容量Ｃ２が存在する。
【０００６】
第１層ポリシリ１０１ａと第２層ポリシリ１０１ｂからなるＣＣＤシフトレジスタを順次転送されてきた電荷は、出力ゲートパルスφＯＧでＯＮとされた出力ゲート１０２を介して電荷検出部１０３へ転送される。
【０００７】
電荷検出部１０３へ転送されてきた電荷は、電荷検出部容量Ｃｆｄにより電圧へ変換され、出力回路部１０６を介して出力される（図６の（ｄ）の「信号出力」参照）。
【０００８】
その後、次の電荷が転送されてくる前に、リセットゲートパルスφＲを印加してリセットゲート１０４をＯＮし、電荷検出部１０３の電位をリセットドレイン１０５の電位（図６（ｄ）の「リセットドレイン電圧」）にセットする。
【０００９】
このとき、リセットゲート１０４がＯＮからＯＦＦへ変化すると、出力ゲート１０２もＯＦＦであるため、電荷検出部１０３はフローティングとなる。電荷検出部１０３がフローティングになってからのリセットゲートパルスφＲの振幅（電圧変化）Ｖｒと寄生容量Ｃ２により、リセット・フィードスルー・ノイズが発生する。すなわち、図６の（ｄ）の「出力波形」において、リセットゲート１０４がＯＦＦした後、すなわち電荷検出部１０３のフローティング状態での電位は、電荷検出部１０３とリセットゲート１０４間の寄生容量Ｃ２（図４（Ｂ）参照）の容量結合により、リセットドレイン電位（基準電位）にはならず、リセットドレイン電位から、図６の（ｄ）において、（１）の矢線で示す分だけ引き下げられた電位（図６の（ｄ）の矢印（１）の先端が当接する一点鎖線：フィールドスルーレベル）となる。
【００１０】
そこで、特許文献１では、このリセット・フィードスルー・ノイズを抑えるために、出力ゲート１０２（図４（Ａ））に印加する出力ゲートパルスφＯＧ（図６の（ｂ）参照）を、リセットゲート１０４（図４（Ａ））に印加するリセットゲートパルスφＲ（図６の（ａ）参照）とは逆相で電圧変化させ、寄生容量Ｃ１と出力ゲートパルスφＯＧの振幅（電圧変化）Ｖｏｇにより、リセット・フィードスルー・ノイズを抑制している。図６の（ｄ）において、矢印（１）の先端の一点鎖線から上方に向かう矢印（２）は、出力ゲート１０２の電圧変化Ｖｏｇと出力ゲート１０２の寄生容量Ｃ１の容量結合による電圧変化抑制分を示し、電荷検出部１０３の電位は、この電圧変化抑制分だけ、引き上げられる。
【００１１】
すなわち、図６の（ｄ）の「出力波形」において、リセットドレイン電位（破線）からリセットゲートの電圧変化Ｖｒと寄生容量Ｃ２による変化分（１）の落ち込みに対して、出力ゲートの電圧変化と寄生容量Ｃ１による変化抑制分（２）だけリセットドレイン電位側に引き上げた電位が、リセット・フィールドスルーレベルとなる。
【００１２】
【特許文献１】特開平５−２０８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記特許文献１の開示は引用によって本書に組み込まれるものとする。以下に本発明による関連技術の分析を与える。
【００１４】
図４乃至図６を参照して説明した関連技術においては、ＣＣＤシフトレジスタや電荷検出部１０３を構成するＮ型拡散層のポテンシャルが、Ｎ型不純物の注入ばらつきや熱拡散による押し込みよって変動した場合、電荷検出部１０３がフローティングになってからの、リセットゲートの振幅（電圧変化）Ｖｒが変化する。図７（Ｂ）には、ＣＣＤシフトレジスタや電荷検出部１０３を構成するＮ型拡散層のポテンシャルのばらつきによる、電荷検出部１０３のフローティング後の電位（ポテンシャル）の変化分にばらつきが生じる様子が模式的に示されている。
【００１５】
ＣＣＤシフトレジスタや電荷検出部１０３を構成するＮ型拡散層のポテンシャルが高くなると、電荷検出部１０３のフローティング後のリセットゲートの振幅Ｖｒが小さくなり、Ｎ型拡散層のポテンシャルが低くなると、電荷検出部１０３のフローティング後のリセットゲートの振幅Ｖｒが大きくなる。このため、電荷検出部１０３のフローティング後のリセットゲートの振幅Ｖｒと寄生容量Ｃ２で発生するリセット・フィードスルー・ノイズの大きさも同様に変化する。
【００１６】
しかしながら、上記関連技術においては、出力ゲート１０２に印加される出力ゲートパルスφＯＧの振幅Ｖｏｇは一定であるため、振幅Ｖｏｇと寄生容量Ｃ１でコントロールしているリセット・フィードスルー・ノイズを抑制する効果は一定である。ずなわち、図６の（ｄ）において、フリーティング後の変化分（１）のばらつきに対して、（２）の変化抑制分は一定となっている。
【００１７】
したがって、特許文献１等の上記関連技術の構成において、リセット・フィードスルー・ノイズの抑制効果は、Ｎ型拡散層のポテンシャルばらつきに弱く、限定的な効果しか得られないものとなっている。すなわち、特許文献１等の上記関連技術においては、リセット・フィードスルー・ノイズのばらつきに対する認識を欠いており、その対策はいっさい講じられていない、というのが実情である。
【００１８】
リセット・フィードスルー・ノイズが大きく、ばらつきがあると、高速／高ゲイン出力回路を用いる場合、動作点の設計マージンが少なくなる。この結果、設計を困難とし、また製品歩留の低下を招くことになる。
【００１９】
また、ＣＣＤセンサからの出力信号を後段のＡ／Ｄ変換デバイス等に入力する場合、リセット・フィードスルー・ノイズが大きいと、ダイナミックレンジの低下を招き、問題となる場合がある。
【００２０】
したがって、上記のような問題を抑制するためにも、リセット・フィードスルー・ノイズは出来るだけ小さく、かつ、ばらつきなく、安定的に抑制することが望まれている。
【課題を解決するための手段】
【００２１】
本発明は、本発明者による上記課題の認識に基づき、創案されたものであり、概略以下の構成とされる。
【００２２】
本発明の１つの側面によれば、ＣＣＤ構造の電荷転送レジスタが出力ゲートを介して電荷検出部に接続され、前記電荷検出部とリセットドレイン領域間にリセットゲートを備え、前記出力ゲートには、前記リセットゲートに印加するリセットパルスとは逆相の出力ゲートパルスが印加され、前記電荷検出部のポテンシャルを検出する手段と、前記電荷検出部のポテンシャルの検出結果に基づき、前記出力ゲートに印加する出力ゲートパルスの振幅をコントロールする調整回路（出力ゲートパルスゲイン調整回路）を備えたＣＣＤ装置が提供される。前記電荷検出部のポテンシャルを検出するための手段は、前記電荷検出部と同等のダミーの電荷検出部を備えている。
【００２３】
本発明の他の側面によれば、ＣＣＤ構造の電荷転送レジスタが出力ゲートを介して電荷検出部に接続され、前記電荷検出部とリセットドレイン領域間にリセットゲートを備えたＣＣＤの駆動方法であって、前記出力ゲートには、前記リセットゲートに印加するリセットパルスとは逆相の出力ゲートパルスが印加し、
前記電荷検出部のポテンシャルを検出し、
前記電荷検出部のポテンシャルの検出結果に基づき、前記出力ゲートに印加する出力ゲートパルスの振幅をコントロールする駆動方法が提供される。
【発明の効果】
【００２４】
本発明によれば、拡散層のポテンシャルばらつき等に対して、リセット・フィードスルー・ノイズを抑制することができる。
【発明を実施するための最良の形態】
【００２５】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明においては、ＣＣＤ構造の電荷転送レジスタが出力ゲート（２）を介して電荷検出部（３）に接続され、電荷検出部（３）とリセットドレイン（５）間にリセットゲート（４）を備え、出力ゲート（２）には、リセットゲート（４）に印加するリセットパルスとは逆相の出力ゲートパルスが印加されるＣＣＤデバイスにおいて、電荷検出部（３）のポテンシャルを検出するための手段をなすダミー電荷検出部（７）の拡散層のポテンシャルの検出結果に基づき、出力ゲート（２）に印加する出力ゲートパルスの振幅をコントロールする調整回路（出力ゲートパルスゲイン調整回路）（８）を備えている。ダミーの電荷検出部（７）等で電荷検出部（３）のＮ型拡散層のポテンシャルを検出し、出力ゲートパルスの振幅をＮ型拡散層のポテンシャルのばらつきに追従するように可変制御することで、より良いリセット・フィードスルー・ノイズ抑制効果を得るようにしたものである。調整回路（８）は、電荷検出部のポテンシャルの検出結果を受け、電荷検出部のポテンシャルの値に応じてゲインを調整することで出力ゲートパルスの振幅をコントロールし出力ゲート（２）に供給する。以下実施例に即して説明する。
【実施例】
【００２６】
図１は、本発明の一実施例の構成を示す図である。１ａは第１層ポリシリ（ｐｏｌｙｓｉｌｉｃｏｎ）、１ｂは第２層ポリシリ、２は出力ゲート、３は電荷検出部、４はリセットゲート、５はリセットドレイン（Ｎ＋領域）、６は出力回路部（ソースフォロワ・バッファ）、７はダミー電荷検出部、８は出力ゲートパルスゲイン調整回路である。φ１、φ２は２相の駆動パルスであり、信号電荷を水平方向に転送する。なお、図１において、２相の駆動パルスφ１、φ２で駆動される第１層ポリシリ１０１ａと第２層ポリシリ１０１ｂはＣＣＤシフトレジスタの終段をなす。
【００２７】
図４（Ａ）の構成の場合、出力ゲート１０２には、出力ゲートパルスφＯＧが印加されていたが、本実施例においては、出力ゲート２に、出力ゲートパルスφＯＧを直接印加するのではなく、図１に示すように、ダミー電荷検出部７を設け、ダミー電荷検出部７の電位（ポテンシャル）を取り出し、出力ゲートパルスゲイン調整回路８に入力する。出力ゲートパルスゲイン調整回路８は、出力ゲートパルスφＯＧを受け、ダミー電荷検出部７の電位に基づき出力ゲートパルスのゲインを調整して出力ゲート２に印加する。
【００２８】
出力ゲートパルスゲイン調整回路８は、電荷検出部３がフローティングになってからのリセットゲート４の振幅Ｖｒ（図６のリセットゲートパルスφＲの振幅Ｖｒ参照）に追従するように、出力ゲートパルスφＯＧの振幅Ｖｏｇ（図６の出力ゲートパルスφＯＧの振幅Ｖｏｇ参照）をコントロールする。特に制限されないが、本実施例においては、出力ゲートパルスゲイン調整回路８は、ダミー電荷検出部７の出力電圧を受けるバッファアンプ８−３と、出力ゲートパルスφＯＧをゲートに受け、ソースフォロワ回路を構成するトランジスタ（ＮＭＯＳＦＥＴ）８−１と、負荷トランジスタ（ＮＭＯＳＦＥＴ）８−２と、を備えている。ソースフォロワの負荷トランジスタ８−２のゲートにはバッファアンプ８−３の出力が接続され、ダミー電荷検出部７の出力電圧に応じて、ソースフォロワのゲインを可変させる。なお、出力ゲートパルスゲイン調整回路８は、同等の機能動作をする回路であれば、図１の構成に制限されるものでないことは勿論である。
【００２９】
図２は、ダミー電荷検出部７の構成（レイアウト）の一例を示す図である。この一例では、電荷検出部３と同じ構成としている。すなわち、出力ゲート２’、電荷検出部３’、リセットゲート４’、リセットドレイン５’を備えている。図１の電荷検出部３からの出力が出力回路部６へ接続されているように、図２のダミー電荷検出部７において、電荷検出部３’から引き出される端子は、図１の出力ゲートパルスゲイン調整回路８に接続される。図２のダミー電荷検出部７において、リセットゲート４’には、リセットゲートパルスφＲ（図６参照）を印加するのではなく、例えばリセットゲートパルスφＲのＬＯＷレベルと同等の電圧が印加され、出力ゲート２’には、出力ゲートパルスφＯＧ（図６参照）を印加するのではなく、例えば出力ゲートパルスφＯＧのＨＩＧＨレベルと同等の電圧が印加された状態で、Ｎ型拡散層のポテンシャルが検出される。なお、ダミー電荷検出部７は、Ｎ型拡散層のポテンシャルモニタ用の回路であるため、出力ゲート２’は、ＣＣＤシフトレジスタ（２相駆動クロックφ１、φ２で駆動される）の終段に接続しないでよい。
【００３０】
本実施例において、ＣＣＤシフトレジスタや電荷検出部３を構成するＮ型拡散層のポテンシャルが高くなると、電荷検出部３のフローティング後のリセットゲートの振幅Ｖｒが小さくなり、電荷検出部３のフローティング後のリセットゲートの振幅Ｖｒと寄生容量Ｃ２で発生するリセット・フィードスルー・ノイズも小さくなる。すなわち図６の（ｄ）の（１）が小となり、電荷検出部３の出力波形（図６（ｄ）の一点鎖線で示す電位）は、リセットドレイン電位に近づく（電荷検出部３の出力電圧は高くなる）。したがって、ダミー電荷検出部７から取り出された電圧も高い方向に変化する。
【００３１】
ダミー電荷検出部７から取り出した電圧をバッファアンプ８−３を介してソースフォロワ回路の負荷をなすトランジスタ８−２のゲートへ印加することにより、図３に示すソースフォロワ入出力特性変化からもわかるように、ソースフォロワのゲインを落とし、出力ゲートパルスφＯＧ（リセットゲートパルスφＲと逆相）の振幅を小さくして出力ゲート２に印加する。
【００３２】
Ｎ型拡散層のポテンシャルが低い方向に変化した場合には、電荷検出部３がフローティングになってからのリセットゲート４の電圧変化（振幅）Ｖｒは大きくなり、電荷検出部３のフローティング後のリセットゲート４の電圧変化（振幅）Ｖｒと寄生容量Ｃ２で発生するリセット・フィードスルー・ノイズも大きくなる。すなわち図６の（ｄ）の（１）が大となり、電荷検出部３の出力波形（図６（ｄ）の一点鎖線で示す電位）は、リセットドレイン電位から離れる（電荷検出部３の出力電圧は低くなる）。したがって、ダミー電荷検出部７から取り出された電圧も低い方向に変化する。この場合、本実施例においては、ダミー電荷検出部７から取り出された電圧をソースフォロワ回路の負荷トランジスタ８−２のゲートへ入力する構成としたことにより、ソースフォロワのゲインを上げ、出力ゲートパルスφＯＧの振幅を大きくして出力ゲート２に印加する。このとき、図６の（ｄ）の（２）は大となる。なお、図１のソースフォロワ・バッファ（８−１、８−２）において、負荷トランジスタ８−２のバイアス電圧（バッファアンプ８−３の出力電圧）が低くなると、ソースが接地された負荷トランジスタ８−２のオン抵抗が上がり、入力電圧に対するソースフォロワの出力電圧（トランジスタ８−１のソース電圧）のゲインが上昇し（図３のゲインＵＰ）、バイアス電圧（バッファ８−３の出力電圧）が高くなると、負荷トランジスタ８−２のオン抵抗が下がり、入力電圧に対するソースフォロワの出力電圧（トランジスタ８−１のソース電圧）のゲインが低下する（図３のゲインｄｏｗｎ）。
【００３３】
上記のように、電荷検出部３を構成するＮ型拡散層のポテンシャルを検出し、出力パルスゲートφＯＧの振幅を電荷検出部３がフローティングになってからのリセットゲートパルスφＲの振幅に追従するようにコントロールしたことにより、リセット・フィードスルー・ノイズを抑制することが可能となる。すなわち、図６の（ｄ）の電荷検出部の出力波形において、電荷検出部３のフローティング後のリセットゲートの電圧変化（Ｖｒ）と寄生容量Ｃ２による変化分（１）の変動に追従させて、出力ゲートの電圧変化（Ｖｏｇ）と寄生容量（Ｃ１）による変化抑制分（２）を可変制御することで、リセット・フィードスルー・ノイズを抑制することが可能となる。
【００３４】
なお、本発明は、図１に示した簡易的な回路構成に限らず、電荷検出部のポテンシャルを検出し、それを用いてφＯＧパルスの振幅をコントロールするような回路構成全般に適用される。
【００３５】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例におけるダミー電荷検出部の構成を示す図である。
【図３】φＯｇパルスゲイン調整回路の入出力特性例を示す図である。
【図４】関連技術の構成を示す図である。
【図５】関連技術の断面構成とポテンシャルを示す図である。
【図６】関連技術のタイミング＆出力波形を示す図である。
【図７】関連技術の断面構成とＮ型拡散層ポテンシャルがばらついたときの説明図である。
【符号の説明】
【００３７】
１ａ  第１層ポリシリ（ｐｏｌｙｓｉｌｉｃｏｎ）
１ｂ  第２層ポリシリ
２、２’  出力ゲート
３、３’  電荷検出部
４、４’  リセットゲート
５、５’  リセットドレイン（Ｎ＋領域；Ｎ＋拡散層）
６  出力回路部
６−１、６−２  ＮＭＯＳＦＥＴ
７  ダミー電荷検出部
８  出力ゲートパルスゲイン調整回路
８−１、８−２  ＮＭＯＳＦＥＴ
８−３  バッファアンプ
１０１ａ  第１層ポリシリ（ｐｏｌｙｓｉｌｉｃｏｎ）
１０１ｂ  第２層ポリシリ
１０２  出力ゲート
１０３  電荷検出部
１０４  リセットゲート
１０５  リセットドレイン（Ｎ＋領域；Ｎ＋拡散層）
１０６  出力回路部
１０６−１、１０６−２  ＮＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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