(57)【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された電荷蓄積層と、該電荷蓄積層上に形成された絶縁膜と、該絶縁膜上に形成されたコントロールゲートと、から成る電界効果型トランジスタによって構成される半導体装置であって、前記ゲート絶縁膜として、電荷の直接トンネリングが可能な薄膜を用いており、前記半導体基板に対する基板バイアス電圧の印加手段を設けることで前記チャネル領域における反転層の形成に必要なゲート電圧の閾値を可変とした半導体記憶装置の動作方法であって、
情報の書き込み時は、基板バイアス電圧を印加せずにゲート電圧を印加して反転層を形成し、前記電荷蓄積層へ電荷を注入して情報の書き込みを行い、情報の読み出し時は、基板バイアス電圧を印加して閾値を低下させ、前記ゲート絶縁膜を通過する電荷が無視できる程度に低いゲート電圧を印加し、反転層が形成されるか否かで、前記電荷蓄積層に蓄えられた電荷の多寡を判別して情報の読み出しを行うことを特徴とする半導体記憶装置の動作方法。
【請求項２】
半導体基板と、該半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された電荷蓄積層と、該電荷蓄積層上に形成された絶縁膜と、該絶縁膜上に形成されたコントロールゲートと、から成る電界効果型トランジスタによって構成される半導体装置であって、前記ゲート絶縁膜として、電荷の直接トンネリングが可能な薄膜を用いており、前記半導体基板に対する基板バイアス電圧の印加手段を設けることで前記チャネル領域における反転層の形成に必要なゲート電圧の閾値を可変とした半導体記憶装置の動作方法であって、
情報の書き込み時は、基板バイアス電圧を印加して閾値を上昇させ、ゲート電圧を印加して反転層を形成し、前記電荷蓄積層へ電荷を注入して情報の書き込みを行い、情報の読み出し時は、基板バイアス電圧を印加せずに前記ゲート絶縁膜を通過する電荷が無視できる程度に低いゲート電圧を印加し、反転層が形成されるか否かで、前記電荷蓄積層に蓄えられた電荷の多寡を判別して情報の読み出しを行うことを特徴とする半導体記憶装置の動作方法。
【請求項３】
基板バイアス電圧を印加するステップと、ゲート電圧、ソース電圧、及び、ドレイン電圧を印加するステップと、書き込み動作時に流れるチャネル電流を所定の判定基準と比較するステップと、メモリセル各部への電圧印加を停止するステップと、を有する書き込み時の動作方法であって、前記基板バイアス電圧は、フローティングゲートに電荷が蓄積されていない状態のメモリセルの閾値電圧が前記ゲート絶縁膜のトンネリング可能となる最低電圧よりも高くなるように印加され、該ゲート電圧は、前記閾値電圧よりも高く印加されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置の動作方法。
【請求項４】
基板バイアス電圧を印加するステップと、ゲート電圧、ソース電圧、及び、ドレイン電圧を印加するステップと、チャネル電流を所定の判定基準と比較するステップと、を有する読み出し時の動作方法であって、前記基板バイアス電圧は、メモリセルの閾値電圧が前記ゲート絶縁膜のトンネリング可能となる最低電圧よりも低くなるように印加され、該ゲート電圧は、書き込み状態と非書き込み状態のそれぞれの閾値電圧の間の値であることを特徴とする請求項１〜請求項３のいずれかに記載の半導体記憶装置の動作方法。
【請求項５】
前記ゲート絶縁膜の中央部は、その周辺部よりも電荷の直接トンネリングが生じやすいように形成されていることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項６】
前記ゲート絶縁膜は、前記ソース領域及び前記ドレイン領域に近い部分の膜厚の方が、前記ソース領域と前記ドレイン領域との中間付近の膜厚に比べて厚いことを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項７】
前記ゲート絶縁膜は、前記ソース領域と前記ドレイン領域との中間付近の膜の方が、前記ソース領域及び前記ドレイン領域に近い部分の膜に比べて欠陥を多く含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項８】
前記電荷蓄積層は、離散的なキャリアトラップによって形成されていることを特徴とする請求項１〜請求項７のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項９】
前記離散的なキャリアトラップは、シリコンナノドットであることを特徴とする請求項８に記載の半導体記憶装置の動作方法。
【請求項１０】
前記半導体記憶装置は、さらに絶縁体から成る側壁を有することを特徴とする請求項１〜請求項９のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項１１】
前記ソース領域及び前記ドレイン領域と、前記電荷蓄積層の直下領域はオフセットされていることを特徴とする請求項１〜請求項１０のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項１２】
前記ソース領域及び前記ドレイン領域とフローティングゲート部分は、基板に平行な面に投影した場合にオーバーラップしていることを特徴とする請求項１〜請求項１０のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項１３】
前記基板バイアス電圧の印加手段は、バルク基板への深い不純物注入によって形成されたウェルを溝型素子分離して形成された複数のメモリセルと、該メモリセルを構成するウェル毎に基板バイアス電圧を印加する手段と、を有して成ることを特徴とする請求項１〜請求項１２のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項１４】
前記基板バイアス電圧は、印加時と非印加時との電位差が−５〜５Ｖの範囲内であることを特徴とする請求項１〜請求項１３のいずれか一項に記載の半導体記憶装置の動作方法。
【請求項１５】
読み出し時のゲート電圧が３Ｖ以下であることを特徴とする請求項１〜請求項１４のいずれか一項に記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に読み書き及び消去が可能な半導体記憶装置と、その書き込み方法及び読み出し方法、並びにそれを用いた集積回路装置に関する。
【０００２】
【従来の技術】
一般的な不揮発性半導体記憶装置としては、電気的に読み書き及び消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等が知られている。ＥＥＰＲＯＭもフラッシュメモリも、各々を構成するメモリセルは基本的にＭＩＳ（Metal-Insulator-Semiconductor）型構造の電界効果トランジスタから成り、絶縁体で挟まれたフローティングゲートと呼ばれる電荷蓄積層に電荷を蓄積させることで、記憶すべき情報の内容に合わせてメモリセルの閾値を制御するようにしている。
【０００３】
図１０は従来の半導体記憶装置を構成するメモリセルの一構成例を示す模式的断面図である。本図に示すメモリセルは、半導体基板４０と、半導体基板４０に形成されたソース領域４１及びドレイン領域４２と、ソース領域４１とドレイン領域４２との間にわたって半導体基板４０上に形成されたゲート絶縁膜４３と、ゲート絶縁膜４３上に形成されたフローティングゲート４４と、フローティングゲート４４上に形成された絶縁膜４５と、絶縁膜４５上に形成されたコントロールゲート４６と、から成るＭＯＳ電界効果トランジスタである。なお、本図ではコントロールゲート４６に閾値以上のゲート電圧が印加され、ソース・ドレイン間のチャネル領域に反転層４７が形成された状態を示している。
【０００４】
上記構成から成るメモリセルに対して書き込みを行う場合、コントロールゲート４６には、ソース・ドレイン間のチャネル領域に反転層４７が形成され、かつ電荷がゲート絶縁膜４３をトンネリング可能となるゲート電圧（例えば１２Ｖ）が印加される。このとき、コントロールゲート４６とチャネル領域との間に発生する電界によって、反転層４７に存在する電荷は高エネルギー状態となり、その一部はゲート絶縁膜４３をトンネリングする。しかし、これらの電荷は絶縁膜４５をもトンネリングするほどの高エネルギーを有していないため、フローティングゲート４４のキャリアトラップに捕獲される。これは、該メモリセルに情報が書き込まれたことを意味する。
【０００５】
【発明が解決しようとする課題】
上記構成から成るフローティングゲート型半導体記憶装置のメモリセルでは、フローティングゲート４４に蓄積された電荷のリークや、読み出し時における電荷の出入りによる電荷蓄積量の変動を避けるために、読み出し時と同程度の低いゲート電圧（例えば５Ｖ）下では電荷のトンネリングが生じない絶縁膜（より正確には、トンネリングが生じたとしてもそれに伴う蓄積電荷の変動量が無視できるほど微小な絶縁膜）がゲート絶縁膜４３として用いられていた。
【０００６】
例えば、「COMPARISON AND TRENDS IN TODAY'S DOMINANT E2 TECHNOLOGIES」（S.K.Lai and V.K.Dham著、IEDM86）では、「フローティングゲート型半導体記憶装置のゲート絶縁膜における電荷の直接トンネリング（上記のように、読み出し時と同程度の低いゲート電圧下で生じる電荷のトンネリング）を回避するためには、ゲート絶縁膜の厚さを６ｎｍ以上としなければならず、信頼性を考慮すればゲート絶縁膜の薄膜化は８〜１０ｎｍが限界である。」との報告がなされており、このような報告等に基づいて、従来の半導体記憶装置ではメモリセルのゲート絶縁膜４３が比較的厚く製膜されていた。
【０００７】
確かに、上記構成から成る従来の半導体記憶装置であれば、フローティングゲート４４に蓄積された電荷のリークや、読み出し時における電荷の出入りによる電荷蓄積量の変動を避けることができるので、情報の保持特性に優れた半導体記憶装置を実現することができる。
【０００８】
しかしながら、従来の半導体記憶装置では、情報保持特性の向上を実現するために、電荷の直接トンネリングが生じないゲート絶縁膜４３を用いていたので、メモリセルに対する情報の書き込み機構としては、上記で説明した通り、高エネルギー状態の電荷をゲート絶縁膜４３を通してフローティングゲート４４に注入する機構、例えばホットエレクトロン注入やＦ−Ｎ（Fowler-Nordheim）注入を用いる必要があった。そのため、情報の書き込みに際して高電圧が必要であるという課題を有していた。また、このような書き込み機構では、情報を書き込む際に印加するゲート電圧の僅かな変動に起因して、フローティングゲート４４に蓄積される電荷量が大きくばらつくため、情報書き込み後の閾値ばらつきが大きいといった課題も有していた。
【０００９】
一方、半導体記憶装置の大容量化、高集積化を図る技術として、メモリセル自体を微細化するのではなく、１つのメモリセルに２値以上の情報を記憶させるように構成した多値レベル方式の半導体記憶装置（以下、多値メモリと呼ぶ）の開発が進められている。多値メモリとはフローティングゲートの電荷蓄積量を制御し、記憶すべき情報に合わせて複数の閾値を設定することで、１つのメモリセルに２値以上の情報を記憶するものである。そのため、多値メモリではフローティングゲートの電荷蓄積量を高精度に制御する必要がある。
【００１０】
従って、信頼性の高い多値メモリを実現するためには、情報を書き込む際に印加するゲート電圧の変動等に起因した電荷蓄積量のばらつきを抑え、情報の書き込み制御を容易なものとする必要がある。例えば、特開平１１−８３２５号公報に開示された多値メモリでは、電荷捕獲膜（フローティングゲート）を電荷蓄積層と絶縁膜との多層構造によって構成し、かつ該電荷蓄積層間の絶縁膜を順次厚くすることで、いわゆる「情報化け」の発生を防止することが提案されている。
【００１１】
確かに、上記構成から成る多値メモリであれば、情報の書き込み制御を容易に行うことができる。しかしながら、このような多値メモリであっても、通常のフローティングゲート型半導体記憶装置と同様、高エネルギー状態の電荷（ホットエレクトロン等）を絶縁膜を通して電荷蓄積層に注入するといった書き込み機構に変わりはないため、情報の書き込みに際して高電圧が必要であるという課題は依然として解決されていなかった。それどころか、電荷捕獲膜を多層化すれば、一般にメモリセル全体の膜厚は増大するので、書き込み動作に必要なゲート電圧はより高くなる傾向があった。
【００１２】
また、上記構成から成る多値メモリであっても、絶縁膜の製造ばらつきに起因する電場強度のばらつきの影響を避けることはできない。そのため、同一のゲート電圧を印加した場合でも電荷捕獲膜の電荷蓄積量にばらつきが生じ、結果として書き込み後の閾値がメモリセル毎にばらつくおそれがあった。特に、上記のように電荷捕獲膜を多層化した多値メモリでは、１つのメモリセルに複数の絶縁膜が存在することになるので、各メモリセルの製造ばらつきが一層拡大し、信頼性や歩留まりが低下するといった課題があった。
【００１３】
このような絶縁膜の製造ばらつきに起因した閾値のばらつきは、情報を書き込む際に印加するゲート電圧を低減すればするほど顕著となる。これは、ゲート電圧の低下に伴って、電荷捕獲膜に注入される電荷量が、絶縁膜の製造ばらつきに起因する電場強度のばらつきだけでなく、電荷捕獲膜に加わる実効電場自体のばらつきによっても、大きな影響を受けるようになるからである。そのため、上記構成から成る従来の多値メモリでは、多値数の増大に伴って基本的にメモリセルの閾値を上げ、情報の読み書き動作に必要なゲート電圧を高くすることで、相対的にメモリセルの製造ばらつきの影響を低減していた。
【００１４】
しかしながら、閾値の違いから情報を読み出す限り、上記構成では閾値のステップ幅を閾値ばらつきよりも大きく設定しなければならないため、メモリセルの多値化を進めれば進めるほど、その動作に必要なゲート電圧が一層高くなるといった課題を有していた。
【００１５】
本発明は上記の問題点に鑑み、複雑なメモリセル構造や制御回路を要することなく効果的に閾値ばらつきを抑えることができ、かつ低消費電力性に優れた信頼性の高い半導体記憶装置と、その書き込み方法及び読み出し方法、並びにそれを用いた集積回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体記憶装置においては、半導体基板と、該半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された電荷蓄積層と、該電荷蓄積層上に形成された絶縁膜と、該絶縁膜上に形成されたコントロールゲートと、から成る電界効果型トランジスタによって構成される半導体記憶装置において、前記ゲート絶縁膜として電荷の直接トンネリングが可能な薄膜を用いた構成としている。
【００１７】
また、上記構成から成る半導体記憶装置では、前記ゲート絶縁膜の中央部を、その周辺部よりも電荷の直接トンネリングが生じやすいように形成するとよい。また、前記ゲート絶縁膜は、前記ソース領域及び前記ドレイン領域に近い部分の膜厚の方が、前記ソース領域と前記ドレイン領域との中間付近の膜厚に比べて厚くするとよい。また、前記ゲート絶縁膜は、前記ソース領域と前記ドレイン領域との中間付近の膜の方が、前記ソース領域及び前記ドレイン領域に近い部分の膜に比べて欠陥を多く含むとよい。また、前記電荷蓄積層を離散的なキャリアトラップによって形成するとよい。また、前記離散的なキャリアトラップは、シリコンナノドットであるとよい。また、さらに絶縁体から成る側壁を有するとよい。また、前記ソース領域及び前記ドレイン領域と、前記電荷蓄積層の直下領域とをオフセットするとよい。また、前記ソース領域及び前記ドレイン領域とフローティングゲート部分は、基板に平行な面に投影した場合にオーバーラップしているとよい。さらに、前記半導体基板に対するバイアス電圧の印加手段を設けることで、前記チャネル領域における反転層の形成に必要なゲート電圧の閾値を可変にするとよい。なお、前記基板バイアス電圧の印加手段は、バルク基板への深い不純物注入によって形成されたウェルを溝型素子分離して形成された複数のメモリセルと、該メモリセルを構成するウェル毎に基板バイアス電圧を印加する手段と、を有して成るとよい。また、基板バイアス電圧は、印加時と非印加時との電位差が−５〜５Ｖの範囲内であるとよい。また、読み出し時のゲート電圧が３Ｖ以下であるとよい。
【００１８】
なお、上記構成から成る半導体記憶装置の動作方法に関して、情報の書き込み時は、基板バイアス電圧を印加せずにゲート電圧を印加して反転層を形成し、前記電荷蓄積層へ電荷を注入して情報の書き込みを行い、情報の読み出し時は、基板バイアス電圧を印加して閾値を低下させ、前記ゲート絶縁膜を通過する電荷が無視できる程度に低いゲート電圧を印加し、反転層が形成されるか否かで、前記電荷蓄積層に蓄えられた電荷の多寡を判別して情報の読み出しを行うとよい。また、情報の書き込み時は、基板バイアス電圧を印加して閾値を上昇させ、ゲート電圧を印加して反転層を形成し、前記電荷蓄積層へ電荷を注入して情報の書き込みを行い、情報の読み出し時は、基板バイアス電圧を印加せずに、前記ゲート絶縁膜を通過する電荷が無視できる程度に低いゲート電圧を印加し、反転層が形成されるか否かで、前記電荷蓄積層に蓄えられた電荷の多寡を判別して情報の読み出しを行ってもよい。また、上記の動作方法は、基板バイアス電圧を印加するステップと、ゲート電圧、ソース電圧、及び、ドレイン電圧を印加するステップと、書き込み動作時に流れるチャネル電流を所定の判定基準と比較するステップと、メモリセル各部への電圧印加を停止するステップと、を有する書き込み時の動作方法であって、前記基板バイアス電圧は、フローティングゲートに電荷が蓄積されていない状態のメモリセルの閾値電圧が前記ゲート絶縁膜のトンネリング可能となる最低電圧よりも高くなるように印加され、該ゲート電圧は、前記閾値電圧よりも高く印加されているとよい。また、上記の動作方法は、基板バイアス電圧を印加するステップと、ゲート電圧、ソース電圧、及び、ドレイン電圧を印加するステップと、チャネル電流を所定の判定基準と比較するステップと、を有する読み出し時の動作方法であって、前記基板バイアス電圧は、メモリセルの閾値電圧が前記ゲート絶縁膜のトンネリング可能となる最低電圧よりも低くなるように印加され、該ゲート電圧は、書き込み状態と非書き込み状態のそれぞれの閾値電圧の間の値であるとよい。また、上記構成から成る半導体記憶装置に対して情報を書き込む際には、前記チャネル領域に反転層が形成され、かつ前記ゲート絶縁膜において電荷の直接トンネリングが生じるゲート電圧を、前記反転層が消滅するまで印加し続けるとよい。
【００１９】
具体的に言えば、前記チャネル領域に反転層が形成され、かつ前記ゲート絶縁膜において電荷の直接トンネリングが生じるゲート電圧を設定するステップと、該ゲート電圧を前記コントロールゲートに一定して印加するステップと、前記チャネル領域に流れるチャネル電流を検出するステップと、前記チャネル電流が所定値以下となった時点で前記ゲート電圧の印加を停止するステップと、から成る情報の書き込み動作を行えばよい。
【００２０】
また、上記構成から成る半導体記憶装置に対して多値情報を書き込む際には、前記ゲート電圧と前記バイアス電圧のいずれか一方、或いは両方を変化させることによって記憶すべき情報に合わせた複数の閾値を設定するとよい。また、本発明に係る半導体記憶装置については、上記の方法で、３値以上の多値データが書き込まれる構成とされている。
【００２１】
一方、上記構成から成る半導体記憶装置から情報を読み出す際には、所望の情報が書き込まれていなければ前記反転層が形成され、かつ前記ゲート絶縁膜における電荷の直接トンネリングが生じないように、前記ゲート電圧と前記バイアス電圧のいずれか一方、或いは両方を変化させるとよい。特に、非書き込み状態の閾値が前記ゲート絶縁膜のトンネリング可能となる電圧よりも低くなるような基板バイアス電圧と、非書き込み状態の閾値よりも高くかつトンネリング可能となる電圧よりも低いゲート電圧を少なくとも印加するステップと、比較的書き込み量が少ない状態の閾値が前記ゲート絶縁膜のトンネリング可能となる電圧よりも低くなるような基板バイアス電圧と、比較的書き込み量が少ない状態の閾値よりも高く、かつ、比較的書き込み量が多い状態の閾値よりも低く、かつ、トンネリング可能となる電圧よりも低いゲート電圧を少なくとも印加するステップと、を有して成り、３値以上の多値データを読み出すとよい。
【００２２】
また、上記構成から成る半導体記憶装置をメモリ素子やロジック部のトランジスタとして用いた集積回路装置を構成するとよい。或いは、該半導体記憶装置を用いて回路間の接続切換を行う集積回路装置を構成するのもよい。また、この集積回路装置を用いて携帯端末機器を構成するのもよい。
【００２３】
なお、本発明に係る半導体記憶装置は、より一般的に言えば、絶縁体で挟まれた電荷蓄積部を有するＭＩＳ（Metal-Insulator-Semiconductor）型構造の半導体記憶装置において、前記電荷蓄積部と半導体との間に存在する絶縁体として、電荷の直接トンネリングが可能な薄膜を用いた構成であると言える。
【００２４】
また、本発明に係る半導体装置に対する情報の書き込み方法は、より一般的に言えば、電場によって形成される反転層を介して電荷供給部から電荷蓄積部に電荷を供給し、その電荷蓄積量を情報として記憶する半導体記憶装置に対して情報を書き込む方法であって、前記反転層が形成するのに充分な電場を発生し、その後、前記反転層が消滅するまで前記電場と同じ強度の電場を発生し続ける情報の書き込み方法であると言える。
【００２５】
【発明の実施の形態】
図１は本発明に係る半導体記憶装置を構成するメモリセルの一実施形態を示す模式的断面図である。本図に示すように、本実施形態のメモリセルは、ｐ型の半導体基板１０（例えばシリコン基板）と、半導体基板１０上においてフィールド酸化膜等（図示せず）の素子分離構造により画定された素子形成領域の表面部分に形成された一対の高濃度ｎ型不純物拡散領域（ソース領域１１及びドレイン領域１２）と、ソース領域１１とドレイン領域１２との間のチャネル領域上に形成され、ポテンシャル障壁として機能するゲート絶縁膜１３（例えばシリコン酸化膜）と、ゲート絶縁膜１３上に形成され、電荷蓄積層として機能するフローティングゲート１４（例えばポリシリコン膜）と、フローティングゲート１４上に形成された絶縁膜１５（例えばシリコン酸化膜）と、絶縁膜１５上に形成されたコントロールゲート１６（例えばアルミニウム膜）と、から成るＭＯＳ電界効果型トランジスタによって構成されている。なお、本図ではコントロールゲート１６に閾値以上のゲート電圧が印加され、ソース・ドレイン間のチャネル領域に反転層１７が形成された状態を示している。また、本実施形態のメモリセルでは、ゲート電極の側壁がサイドウォールスペーサ１８によって被覆されている。
【００２６】
ここで、本実施形態の半導体記憶装置は、メモリセルを構成するゲート絶縁膜１３として、電荷の直接トンネリングが可能な薄膜を用いたことを特徴の一つとしている。電荷の直接トンネリングが可能な薄膜とは、ある電圧を印加した場合に直接トンネル電流が支配的に流れる薄膜のことを言う。言い換えれば、情報の読み出し時と同程度の低いゲート電圧（例えば、フローティングゲート１４に電荷が蓄積されていない状態で反転層１７の形成に要する閾値近傍）下でも電荷のトンネリングが可能な薄膜であると言うこともできる。
【００２７】
なお、電荷の直接トンネリングが可能なゲート絶縁膜１３として最も容易に用いることができるのは膜厚５ｎｍ以下のシリコン酸化膜であり、本実施形態では膜厚１ｎｍ〜４ｎｍ程度のシリコン酸化膜を用いている。
【００２８】
このように、電荷の直接トンネリングが可能な薄膜をゲート絶縁膜１３として用いたことにより、該メモリセルに対して情報を書き込む際、従来の半導体記憶装置（例えばフラッシュメモリ）のように、高エネルギー状態の電荷（ホットエレクトロン等）をゲート絶縁膜１３を通してフローティングゲート１４に注入する必要がなくなる。従って、情報の書き込み時に高電圧を必要としない低消費電力性に優れた半導体記憶装置を実現することが可能となる。
【００２９】
また、本実施形態の半導体記憶装置では、ゲート絶縁膜１３の中央部を、その周辺部よりも電荷の直接トンネリングが生じやすいように形成している。具体的には、ゲート絶縁膜１３の中央部をその周辺部よりも薄く形成し、ソース領域１１及びドレイン領域１２近傍におけるゲート絶縁膜１３の膜厚を確保した構成としている。特に、本構成はソース領域１１及びドレイン領域１２と、フローティングゲート１４の直下領域とがオーバーラップしている場合に有効である。
【００３０】
このような構成とすることにより、フローティングゲート１４に対する不正な電荷の出入り（例えば、上記のオーバーラップ領域を通した電荷の誤注入や蓄積電荷のリークといった反転層１７を介さない電荷の出入り）を防止、低減することができるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。
【００３１】
なお、ゲート絶縁膜１３の中央部をその周辺部よりも薄く形成するには、側壁酸化を行うことでゲート絶縁膜１３の周縁部にバーズビークを形成し、相対的にゲート絶縁膜１３の中央部を薄くすればよい。このような製造プロセスであれば既存の標準的なゲート絶縁膜の一部を厚くするだけなので、特別な工程を追加する必要がなくプロセスの再現性もよい。また、新たな設備投資等が不必要なため経済性にも優れている。
【００３２】
その他、ゲート絶縁膜１３の中央部を、その周辺部よりも電荷の直接トンネリングが生じやすいように形成する方法としては、ウェットエッチング等によってゲート絶縁膜１３の中央部をその周辺部よりも薄くする方法や、ゲート絶縁膜１３の中央部に多数の欠陥を導入して、その周辺部よりも電荷の伝導を生じやすくする方法などが考えられる。
【００３３】
また、本実施形態の半導体記憶装置では、フローティングゲート１４を離散的なキャリアトラップによって形成している。このような構成とすることにより、例えば、フローティングゲート１４を取り囲む絶縁体（ゲート絶縁膜１３や絶縁膜１５）の一部に電荷を通しやすい部分があったとしても、その部分に近いキャリアトラップから蓄積電荷がリークするだけで、その他大部分のキャリアトラップの蓄積電荷は保持されたままとなる。また、仮にソース領域１１及びドレイン領域１２とフローティングゲート１４の直下領域とがオーバーラップしており、そのオーバーラップ領域を通して反転層１７を介することなく電荷が誤注入された場合であっても、その電荷はオーバーラップ領域直上のキャリアトラップに注入されるだけで、その他大部分のキャリアトラップには注入されない。
【００３４】
このように、フローティングゲート１４を離散的なキャリアトラップによって形成することで、フローティングゲート１４に対する不正な電荷の出入りを最小限に食いとどめることができる。従って、情報の正確な保持が可能となるので、信頼性の高い半導体記憶装置を実現することができる。
【００３５】
なお、離散的なキャリアトラップとしては、シリコン微粒子（粒径数十ｎｍ以下）を離散的に分布させたシリコンナノドットを用いてもよいし、界面準位などを用いてもよい。また、シリコン酸化膜上にシリコン窒化膜を形成し、さらに該シリコン窒化膜の表面を強く酸化することで離散的なキャリアトラップを形成してもよい。ただし、情報の書き込みに要するゲート電圧を下げ、半導体記憶装置の低消費電力化を実現するためには、シリコン窒化膜よりもシリコンナノドットを用いる方がより好適である。
【００３６】
さらに、本実施形態の半導体記憶装置では、ソース領域１１及びドレイン領域１２と、フローティングゲート１４の直下領域とをオフセットさせ、両者がオーバーラップしないようにしている。このような構成とすることにより、フローティングゲート１４に対する不正な電荷の出入り（すなわち、上記のオーバーラップ領域を通した電荷の誤注入や蓄積電荷のリークといった反転層１７を介さない電荷の出入り）を防止、低減することができるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。
【００３７】
なお、上記のオフセット構造を実現するには、サイドウォールスペーサ１８をマスクとしてソース１１及びドレイン領域１２を形成するための不純物注入を行えばよい。このような製造プロセスであれば、フローティングゲート１４から側壁方向への電荷リークもサイドウォールスペーサ１８によって防止できる。
【００３８】
上記のオフセット構造を実現するその他の方法としては、レジスト等のマスクを用いてソース１１及びドレイン領域１２を形成するための不純物注入を行う方法や、側壁酸化等を施すことでゲート電極の側壁部を絶縁化し、実質的なゲート電極の幅を縮小させる方法などが考えられる。
【００３９】
また、本実施形態の半導体記憶装置では、半導体基板１０に対するバイアス電圧（以下、基板バイアスと呼ぶ）の印加手段を設けることで、チャネル領域における反転層１７の形成に必要なゲート電圧の閾値（以下、メモリセルの閾値と呼ぶ）を可変としている。なお、本図に示す半導体記憶装置では、半導体基板１０の裏面から基板バイアスを印加する構成とている。このような構成とすることにより、書き込み時と読み出し時で基板バイアスを変えて、メモリセルの閾値を適宜設定することが可能となる。
【００４０】
メモリセルの閾値と基板バイアスとの関係について説明する。次の（１）式はＭＯＳ電界効果型トランジスタによって構成されるメモリセルの閾値Ｖthと基板バイアスＶbとの関係を簡略的に示した式である。
【数１】
0004987195.tif 000002
なお、Φbはフェルミポテンシャル、ＶFBはフラットバンド電圧、ｑは電子の電荷量、ＮSWは半導体基板の不純物濃度、εSは半導体基板の誘電率、Ｃoxは単位面積当たりのゲート絶縁膜容量、をそれぞれ表している。
【００４１】
上記（１）式から、半導体基板に対して順方向の基板バイアスＶbを加えた場合にはメモリセルの閾値Ｖthの絶対値が小さくなり、逆方向の基板バイアスＶbを加えた場合にはメモリセルの閾値Ｖthの絶対値が大きくなることが分かる。
【００４２】
例えば、基板バイアスを印加するとメモリセルの閾値が下がるように半導体記憶装置を構成するとよい。このような構成とすることにより、書き込み時には基板バイアスを印加せずにメモリセルの閾値を上げ、反転層１７が形成されればゲート絶縁膜１３の直接トンネリングも可能であるようにすることができる。逆に読み出し時には基板バイアスを印加することでメモリセルの閾値を下げ、反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは不可能であるようにすることができる。
【００４３】
このような閾値制御により、ゲート絶縁膜１３として電荷の直接トンネリングが可能な薄膜を用いた場合であっても、読み出し時における誤書き込みを防止、低減することができるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。また、書き込み動作に必要なゲート電圧と電源電圧との差を低減することができるので、チャージポンプ等の昇圧回路が不要となり、半導体記憶装置を低電圧駆動させることが可能となる。
【００４４】
一方、基板バイアスを印加するとメモリセルの閾値が上がるように半導体記憶装置を構成してもよい。このような構成とすることにより、書き込み時には基板バイアスを印加することでメモリセルの閾値を上げ、反転層１７が形成されればゲート絶縁膜１３の直接トンネリングも可能であるようにすることができる。逆に、読み出し時には基板バイアスを印加せずにメモリセルの閾値を下げ、反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは不可能であるようにすることができる。
【００４５】
このような閾値制御により、前述の閾値制御と同様、読み出し時における誤書き込みを防止、低減することができるので、半導体記憶装置の信頼性向上や低電圧駆動を実現することができる。また、本構成は前述の構成と異なり、読み出し時に基板バイアスを加える必要がないので、読み出し時のさらなる消費電力低減を図ることが可能である。つまり、本構成は書き込み頻度よりも読み出し頻度の方が高い半導体記憶装置に適用することが望ましい。
【００４６】
なお、基板バイアスの印加方法としては、バルク基板への深い不純物注入によって形成されたウェルを溝型素子分離することで複数のメモリセルを形成し、該メモリセルを構成するウェル毎に基板バイアスを印加するようにしてもよい。このような構成とすることにより、高価なＳＯＩ（Silicon On Insulator）基板を用いることなくメモリセル毎に基板バイアスを印加することができる。従って、書き込みを行いたくないメモリセルと、書き込みを行いたいメモリセルを適宜選択することができるので、メモリセル毎のランダムアクセスが可能となる。
【００４７】
また、上記した基板バイアスをいつ、どの程度印加するかは、半導体記憶装置の使用目的によって任意に設定することができる。しかし、基板バイアスを大きく設定し過ぎると半導体記憶装置の破壊を招くおそれがあるため、基板バイアスの印加時と非印加時との電位差は数十Ｖ以下とすることが望ましい。なお、本実施形態では該電位差が−５〜５Ｖとなるように、基板バイアスを設定している。
【００４８】
また、上記した基板バイアスの効果は、半導体記憶装置の動作電圧が低いほど顕著となる。従って、基板バイアスを用いてメモリセルの閾値を可変させる本構成は、低電圧駆動が可能な半導体記憶装置（例えば、動作電圧が３Ｖ以下）に適用することが望ましく、さらに極低電圧駆動が可能な半導体記憶装置（例えば、動作電圧が０．５Ｖ）にも適用することが可能である。
【００４９】
なお、上記した本実施形態のメモリセルでは、ゲート絶縁膜１３をポテンシャル障壁と同一としている。このような構成とすることにより、書き込みと読み出しを基本的に１セル１トランジスタで行えるので、メモリセルの製造工程を簡略化することができる。
【００５０】
上記したポテンシャル障壁とは、電荷（電子又はホール）の運動を阻害するものであり、その周囲に比べて電荷の通過に要するエネルギーが高い領域、或いは電荷が通過できない領域である。そのため、ポテンシャル障壁に囲まれた導電体に注入された電荷は、平均として直ちにポテンシャル障壁外に放出されることはなく、一定時間以上はポテンシャル障壁内に保持される。
【００５１】
例えば、金属と半導体に挟まれた絶縁層や、異なる特性を持つ物質の接合面及び界面は、電荷の運動を阻害するのでポテンシャル障壁として機能する。また、不純物や格子欠陥、或いは格子のずれが存在する領域も、電荷の通過を阻害するならばポテンシャル障壁に成り得る。或いは、外部からの電場や磁場等も、電荷の運動を阻害し得るのでポテンシャル障壁に成り得る。
【００５２】
従って、ポテンシャル障壁としては、シリコン酸化膜やシリコン窒化膜、或いはＰＮ接合部やショットキー障壁等を用いることができる。また、必ずしも単層である必要はなく、多層膜であっても複合膜であってもよい。
【００５３】
次に、上記構成から成る半導体記憶装置に対する情報の書き込み方法について図２を用いて説明する。図２は書き込み方法の一実施形態を示すフローチャートである。
【００５４】
メモリセルに情報を書き込む場合、まずステップＳ５において、書き込み動作に必要なメモリセル各部の電圧値（基板バイアス、ゲート電圧、ソース電圧、及びドレイン電圧）が設定される。
【００５５】
このときの基板バイアスは、フローティングゲート１４に電荷が蓄積されていない状態で反転層１７の形成に要するゲート電圧の閾値（以下、メモリセルの初期閾値と呼ぶ）が、ゲート絶縁膜１３の直接トンネリングが可能となる最低電圧（以下、トンネリング可能電圧と呼ぶ）よりも高くなるように設定すればよい。
【００５６】
このような基板バイアスの設定により、所定のゲート電圧印加によって反転層１７が形成されている間はゲート絶縁膜１３の直接トンネリングも可能となる。なお、本実施形態の半導体記憶装置では、上記条件を満たす基板バイアスが接地電位（０Ｖ）となるように、半導体基板１０の不純物濃度調整やゲート絶縁膜１３の膜厚設計がなされている。
【００５７】
一方、ゲート電圧としては、上記したメモリセルの初期閾値よりも高い電圧値が設定される。このようなゲート電圧の設定により、チャネル領域には反転層１７が形成され、ゲート絶縁膜１３では電荷の直接トンネリングが可能となる。
【００５８】
また、ソース電圧及びドレイン電圧としては、読み出し動作時の電圧値（反転層１７が形成された場合に流れるチャネル電流が好適値となる電圧値）を設定するとよい。このようなソース電圧及びドレイン電圧の設定により、後述するステップＳ２０において、メモリセルに対する書き込み動作と同時に、その書き込み動作が十分であるか否かの確認動作を行うことができる。
【００５９】
なお、ここではゲート絶縁膜１３のトンネリング可能電圧及びメモリセルの初期閾値がそれぞれ１．４Ｖ、１．７Ｖであり、ステップＳ５において、基板バイアス及びゲート電圧がそれぞれ０Ｖ、２．３Ｖに設定された場合を例に挙げて説明を行う。また、ソース電圧及びドレイン電圧としては、ソース領域１１とドレイン領域１２との間に０．５Ｖの電圧が加わるような電圧値が設定されている。ただし、これらの数値はあくまでも理解を容易とするための一具体例であり、本発明を限定するものではない。
【００６０】
次に、ステップＳ１０では、半導体基板１０に対する基板バイアスの印加が開始される。また、続くステップＳ１５では、ゲート電圧、ソース電圧、及びドレイン電圧の印加が開始される。このような電圧印加動作により、コントロールゲート１６とチャネル領域との間には電場が発生し、該電場によってチャネル領域には反転層１７が形成され、ゲート絶縁膜１３では電荷の直接トンネリングが可能となる。従って、ソース領域１１やドレイン領域１２から供給された電荷は、反転層１７からゲート絶縁膜１３を直接トンネリングしてフローティングゲート１４に注入される。なお、ステップＳ１０とステップＳ１５は同時でもよいが、基板バイアスを速やかに半導体基板１０に伝達することが望まれる。
【００６１】
上記の電荷注入動作によってフローティングゲート１４に電荷が蓄積されるに従い、ゲート絶縁膜１３に加わる実効電圧は低下する。言い換えれば、メモリセルの閾値が上昇する。従って、ステップＳ１５におけるフローティングゲート１４への電荷注入が継続されると、メモリセルの閾値はいずれ２．３Ｖ（書き込み動作時のゲート電圧と同値）に達する。その時点でチャネル領域の反転層１７は消滅するので、ゲート絶縁膜１３の直下は空乏層が拡がった状態となる。
【００６２】
このように、チャネル領域に電荷が殆ど存在せず、またゲート絶縁膜１３に加わる実効電圧も非常に小さくなった状態では、ソース領域１１或いはドレイン領域１２からゲート絶縁膜１３までの電荷供給経路が失われるので、フローティングゲート１４への電荷注入が停止する。従って、本方法によって情報の書き込みが行われたメモリセルの閾値は、ほぼ２．３Ｖ（書き込み動作時のゲート電圧と同値）に揃うことになる。
【００６３】
このような書き込み方法によれば、複雑なメモリセル構造や制御回路を要することなく、情報の書き込みが行われたメモリセルの閾値ばらつきを効果的に抑えることができるので、ゲート電圧のばらつきやメモリセルの製造ばらつき等に依らない信頼性の高い半導体記憶装置を実現することが可能となる。
【００６４】
また、本実施形態における書き込み方法では、コントロールゲート１６に書き込み動作時のゲート電圧を印加する一方で、ソース領域１１及びドレイン領域１２には読み出し動作時のソース電圧及びドレイン電圧を印加している。このような書き込み方法によれば、メモリセルに対する書き込み動作と同時に、ソース領域１１とドレイン領域１２との間に流れるチャネル電流を検出すること、すなわち該メモリセルに対する読み出し動作を行うことが可能である。
【００６５】
そこで、本実施形態の書き込み方法では、ステップＳ２０において、書き込み動作時に流れるチャネル電流と所定の判定基準値とを比較することで、その書き込み動作が十分であるか否かの確認、言い換えれば、その書き込み動作の終了判定を行っている。
【００６６】
前述した通り、フローティングゲート１４に電荷が蓄積されるに従い、メモリセルの閾値は上昇するので、フローティングゲート１４への電荷注入が継続されると、チャネル電流は徐々に減少していく。従って、ステップＳ２０において検出されたチャネル電流が判定基準値より大きい場合、メモリセルに対する書き込み動作は不十分であると判断され、メモリセル各部への電圧印加が継続される。一方、検出されたチャネル電流が判定基準値より小さい場合、メモリセルに対する書き込み動作は十分であると判断され、続くステップＳ２５においてメモリセル各部への電圧印加が停止される。
【００６７】
このような書き込み方法を採用することにより、書き込み動作が十分であるか否かの確認と、書き込み動作が不十分であったときの再書き込み動作とを同時に行うことができる。従って、確認のための読み出し動作と、修正のための再書き込み動作とを繰り返す必要がなくなるので、不要な読み書き動作の回数を削減が可能となり、書き込み動作速度や低消費電力性の向上を図ることができる。
【００６８】
なお、上記の判定基準値は、原則的にチャネル領域のオン／オフを判断できる値として、メモリセルのオフ電流（より正確に言えば、ゲート電圧としてメモリセルの閾値を印加したときのチャネル電流）とすることが望ましい。このような設定とすることにより、前述した通り、情報の書き込みが行われたメモリセルの閾値を、書き込み動作時のゲート電圧に精度良く揃えることができる。
【００６９】
一方、フローティングゲート１４への電荷注入は反転層１７の形成直後に急激に起こり、反転層１７の消滅直前には殆ど起こっていないことを鑑みれば、上記の判定基準値を、許容できる範囲内で大きく設定することも可能である。このような設定により、書き込み動作は反転層１７が完全に消滅する前に終了されるので、書き込み動作の高速化を図ることが可能となる。なお、このような設定を行った場合でも、フローティングゲート１４に対する電荷注入量の上限は書き込み動作時のゲート電圧によって規定されるため、メモリセルの閾値ばらつきは従来よりも低減される。
【００７０】
上記したように、ステップＳ２０においてチャネル電流との比較に用いられる判定基準値は、メモリセルに対する書き込み動作の精度を優先するか、速度を優先するかによって、その最適値が異なる。そのため、ステップＳ２０における判定基準値は適宜変更可能とすることが望ましい。このように判定基準値を可変とした書き込み方法によれば、例えば、多値化や低電圧化に対応して書き込み精度が優先される場合や、頻繁な情報の書き換えに対応して書き込み速度が優先される場合など、半導体記憶装置の使用状態や用途が異なっていたとしても、判定基準値を変更することで、迅速に適応が可能である。
【００７１】
さらに、ステップＳ２０にて検出されたチャネル電流を、所定の上限値及び下限値と比較するようにすれば、チャネル電流の大きさからメモリセルの閾値を判定することができるので、より確実に閾値の範囲を決定することができる。
【００７２】
なお、ステップＳ５においてソース電圧及びドレイン電圧をともに０Ｖとし、ステップＳ２０における書き込み動作の終了判定を行わない書き込み方法でも、情報を書き込まれたメモリセルの閾値を精度よく揃えることは可能である。ただし、このような書き込み方法では、その書き込み動作が十分であったか否かを確認するために改めて読み出し動作を行わねばならないので、読み書き動作の回数が不必要に増加する。従って、書き込み動作速度や低消費電力性の向上を図るためには、前述した書き込み方法を採用する方が望ましい。
【００７３】
また、上記した書き込み方法によってメモリセルに書き込まれた情報を消去する場合には、フローティングゲート１４から電荷を引き抜くように、メモリセル各部に所定の消去電圧を印加すればよい。
【００７４】
続いて、上記構成から成る半導体記憶装置から情報を読み出す方法について図３を用いて説明する。図３は読み出し方法の一実施形態を示すフローチャートである。
【００７５】
メモリセルの情報を読み出す場合、まずステップＳ３０において、読み出し動作に必要なメモリセル各部の電圧値（基板バイアス、ゲート電圧、ソース電圧、及びドレイン電圧）が設定される。
【００７６】
このときの基板バイアスは、前出した（１）式に基づいて、メモリセルの閾値（少なくとも初期閾値）がゲート絶縁膜１３のトンネリング可能電圧よりも低くなるように設定される。例えば、書き込み方法の説明で例示したように、ゲート絶縁膜１３のトンネリング可能電圧及びメモリセルの初期閾値がそれぞれ１．４Ｖ、１．７Ｖであり、情報を書き込まれたメモリセルの閾値が２．３Ｖに揃っている場合には、基板バイアスとしてメモリセルの閾値（初期閾値及び書き込み後の閾値）を１．０Ｖだけ低下させる電圧値を設定すればよい。
【００７７】
このような基板バイアスの設定によって、読み出し動作時におけるメモリセルの初期閾値及び書き込み後の閾値はそれぞれ０．７Ｖ、１．３Ｖとなるので、読み出し動作時のゲート電圧を低く抑えることが可能となり、半導体記憶装置の低消費電力性向上に貢献することができる。また、書き込み時と読み出し時で基板バイアスを変えることで、書き込みセルと読み出しセルの選択も可能となる。
【００７８】
一方、ゲート電圧としては、上記したメモリセルの初期閾値よりも高く、かつ情報を書き込まれたメモリセルの閾値よりも低い電圧値（ここでは１．０Ｖ）が設定される。このようなゲート電圧の設定により、チャネル電流の大小に基づいたメモリセルの閾値判定が可能となる。また、ゲート電圧の印加によって反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。
【００７９】
なお、ソース電圧及びドレイン電圧としては、反転層１７が形成された場合に流れるチャネル電流が好適値となる電圧値を設定するとよく、例えば、ソース領域１１とドレイン領域１２との間に０．５Ｖの電圧が加わるような電圧値が設定されている。ただし、これらの数値はあくまでも理解を容易とするための一具体例であり、本発明を限定するものではない。
【００８０】
次に、ステップＳ３５では、半導体基板１０に対する基板バイアスの印加が開始される。また、続くステップＳ４０では、ゲート電圧、ソース電圧、及びドレイン電圧の印加が開始される。このような電圧印加動作により、コントロールゲート１６とチャネル領域との間には電場が発生する。なお、ステップＳ３５とステップＳ４０は同時でもよいが、基板バイアスを速やかに半導体基板１０に伝達することが望まれる。
【００８１】
続くステップＳ４５では、センスアンプ等で検出されたチャネル電流と所定の判定基準値とを比較することで、メモリセルの閾値判定、すなわちメモリセルに情報が書き込まれているか否かの判定が行われる。
【００８２】
メモリセルに情報が書き込まれている場合、該メモリセルの閾値は１．３Ｖとなっているので、１．０Ｖのゲート電圧を印加しても反転層１７は形成されず、チャネル電流は流れない。従って、ステップＳ４５にてチャネル電流が所定の判定基準値に満たない場合にはステップＳ５０に進み、そのメモリセルには情報が書き込まれていると判定される。
【００８３】
一方、メモリセルに情報が書き込まれていない場合には、メモリセルの閾値が０．７Ｖとなっているので、１．０Ｖのゲート電圧を印加すれば反転層１７が形成され、所定のチャネル電流が流れる。従って、ステップＳ４５にてチャネル電流が所定の判定基準値を上回った場合にはステップＳ５５に進み、そのメモリセルには情報が書き込まれていないと判定される。
【００８４】
このような読み出し方法によれば、読み出し動作時のゲート電圧を低く抑えることが可能となるので、半導体記憶装置の低消費電力性向上に貢献することができる。また、ゲート電圧の印加によって反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。
【００８５】
また、上記した書き込み方法及び読み出し方法によれば、メモリセルの閾値ばらつきを従来に比べて大幅に低減できるので、半導体記憶装置の動作マージンを小さく抑えることが可能となる。従って、本方法を用いて読み書き動作時のゲート電圧低減や閾値のステップ幅縮小を図ることにより、低電圧で動作する多値レベル方式の半導体記憶装置（以下、多値メモリと呼ぶ）が実現可能となる。そこで、以下では、図１のメモリセルに対して３値の多値データ（０、１、２）を読み書きする方法について説明を行う。
【００８６】
情報が書き込まれていないメモリセルにデータ「１」を書き込む場合、まず、書き込み動作に必要なメモリセル各部の電圧値が設定される。このときの基板バイアスは、メモリセルの初期閾値がゲート絶縁膜１３のトンネリング可能電圧よりも高くなるように設定すればよい。なお、メモリセルの初期閾値をＶth、ゲート絶縁膜１３のトンネリング可能電圧をＶtuとすると、このときの基板バイアスＶb1は、次の（２）式を満たす電圧値に設定すればよい。
【数２】
0004987195.tif 000003
【００８７】
また、本実施形態の多値メモリでは上記条件を満たす基板バイアスＶb1が接地電位（０Ｖ）となるように、半導体基板１０の不純物濃度調整やゲート絶縁膜１３の膜厚設計がなされている。従って、このときのメモリセルの初期閾値Ｖth0は、次の（３）式で表される電圧値となる。
【数３】
0004987195.tif 000004
【００８８】
なお、ゲート電圧としては、上記したメモリセルの初期閾値Ｖth0以上の適当な電圧値Ｖw1が設定される。また、ソース電圧及びドレイン電圧としては、読み出し時の電圧値を設定してもよいし、ともに接地電位（０Ｖ）としてもよい。
【００８９】
次に、メモリセル各部に対して上記した設定電圧の印加が開始される。このような電圧印加動作により、コントロールゲート１６とチャネル領域との間には電場が発生し、該電場によってチャネル領域には反転層１７が形成され、ゲート絶縁膜１３では電荷の直接トンネリングが可能となる。従って、ソース領域１１やドレイン領域１２から供給された電荷は、反転層１７からゲート絶縁膜１３を直接トンネリングしてフローティングゲート１４に注入される。
【００９０】
上記の電荷注入動作によってフローティングゲート１４に電荷が蓄積されるに従い、ゲート絶縁膜１３に加わる実効電圧は低下する。言い換えれば、メモリセルの閾値が上昇する。従って、フローティングゲート１４への電荷注入が継続されると、メモリセルの閾値はいずれＶw1（書き込み動作時のゲート電圧と同値）に達するので、その時点でフローティングゲート１４への電荷注入が停止する。これは、メモリセルにデータ「１」が書き込まれたことを意味する。
【００９１】
同様に、メモリセルにデータ「２」を書き込む場合、まず、書き込み動作に必要なメモリセル各部の電圧値が設定される。このときの基板バイアスＶb2は、メモリセルの初期閾値がゲート絶縁膜１３のトンネリング可能電圧よりも高くなるように設定すればよい。なお、本実施形態ではＶb2＝Ｖb1としている。一方、ゲート電圧としては、データ「１」書き込み時のゲート電圧Ｖw1よりも高い電圧値Ｖw2が設定される。また、ソース電圧及びドレイン電圧としては、読み出し時の電圧値を設定してもよいし、ともに接地電位（０Ｖ）としてもよい。
【００９２】
次に、メモリセル各部に対して上記した設定電圧の印加が開始される。このような電圧印加動作により、フローティングゲート１４への電荷注入が継続されると、メモリセルの閾値はいずれＶw2（書き込み動作時のゲート電圧と同値）に達するので、その時点でフローティングゲート１４への電荷注入が停止する。これは、メモリセルにデータ「２」が書き込まれたことを意味する。
【００９３】
上記の書き込み方法によれば、データ「１」の書き込みが行われたメモリセル（以下、メモリセル［１］と呼ぶ）の閾値はＶw1’（ほぼＶw1）に揃い、データ「２」の書き込みが行われたメモリセル（以下、メモリセル［２］と呼ぶ）の閾値はＶw2’（ほぼＶw2）に揃う（図４参照）。従って、複雑なメモリセル構造や制御回路を要することなく、ゲート電圧ばらつきやメモリセルの製造ばらつき等に依らない信頼性の高い多値メモリを実現することができる。また、基板バイアス及びゲート電圧の設定は多様であるため、大幅な多値化にも対応可能である。
【００９４】
なお、上記の実施形態では、基板バイアス一定でゲート電圧を変化させる書き込み方法を例に挙げて説明を行ったが、基板バイアスを変化させることでフローティングゲート１４への電荷注入量を調整することも可能である。基板バイアス一定でゲート電圧を変化させるか、ゲート電圧一定で基板バイアスを変化させるか、或いは基板バイアスとゲート電圧をともに変化させるか、については、多値メモリにどのような特性を持たせるのかによって適宜選択すればよい。
【００９５】
ただし、ある程度の閾値マージンΔＶtmを確保しようとするならば、メモリセルにおける多値化の度合いＮ（Ｎ値の場合）が大きくなるに従い、閾値の幅を少なくともＮ×ΔＶtmだけは確保しなければならず、それに伴って情報の記憶に要する電荷注入量も多くなる。そのため、フローティングゲート１４に対する電荷注入が進むとゲート絶縁膜１３に加わる実効電圧が大幅に低下し、電荷が十分に通過できなくなって書き込み速度が低下する。このような状態では、ゲート電圧一定で基板バイアスを変化させてもフローティングゲート１４への電荷注入量は変わらない。
【００９６】
それに対して、基板バイアス一定でゲート電圧を変化させる書き込み方法であれば、ゲート絶縁膜１３に加わる実効電圧を高めることで電荷注入の高速化を図り、効果的な書き込み動作を行うことができる。従って、メモリセルの多値化を進めるならば、主にゲート電圧を変化させる書き込み方法が望ましい。
【００９７】
続いて、上記構成から成る多値メモリから多値情報を読み出す方法について図５及び図６を用いて説明する。図５は多値情報の読み出し方法の一実施形態を示すフローチャートであり、図６はメモリセルの閾値と基板バイアスとの関係を示した模式図である。
【００９８】
メモリセルの多値情報を読み出す場合、まずステップＳ６０において、読み出し動作の第１段階（書き込みの有無判定）に必要なメモリセル各部の電圧値（基板バイアス、ゲート電圧、ソース電圧、及びドレイン電圧）が設定される。
【００９９】
前出の（１）式によれば、基板バイアスとして電圧値Ｖbr1を印加した場合の閾値低下量ΔＶt1は、次の（４）式で表される。
【数４】
0004987195.tif 000005
従って、基板バイアスとして電圧値Ｖbr1を印加した場合のメモリセルの初期閾値Ｖtr1は、次の（５）式で表される。
【数５】
0004987195.tif 000006
なお、上式中のＶth0は基板バイアスが接地電位（０Ｖ）であるとき、すなわち、基板バイアスの非印加時におけるメモリセルの初期閾値である。
【０１００】
上記した（５）式に基づいて、ステップＳ６０では、メモリセルの初期閾値Ｖtr1がゲート絶縁膜１３のトンネリング可能電圧Ｖtuよりも低くなるように、基板バイアスの電圧値Ｖbr1が設定される。このような基板バイアスの設定によって、読み出し動作時のゲート電圧を低く抑えることが可能となり、多値メモリの低消費電力性向上に貢献することができる。また、書き込み時と読み出し時で基板バイアスを変えることで、書き込みセルと読み出しセルの選択も可能となる。
【０１０１】
一方、基板バイアスとして電圧値Ｖbr1を印加した場合のメモリセル［１］の閾値Ｖw1r1は、次の（６）式で表される。
【数６】
0004987195.tif 000007
なお、上式中のＶw1’は基板バイアスが接地電位（０Ｖ）であるとき、すなわち、基板バイアスの非印加時におけるメモリセル［１］の閾値である。
【０１０２】
上記した（６）式に基づいて、ステップＳ６０では、メモリセルの初期閾値Ｖtr1よりも高く、メモリセル［１］の閾値w1r1及びトンネリング可能電圧Ｖtuよりも低い電圧値Ｖr1がゲート電圧として設定される。このようなゲート電圧の設定により、チャネル電流の大小に基づいたメモリセルの閾値判定が可能となる。また、ゲート電圧Ｖr1の印加によって反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。
【０１０３】
なお、ソース電圧及びドレイン電圧としては、反転層１７が形成された場合に流れるチャネル電流が好適値となる電圧値を設定するとよく、例えば、ソース領域１１とドレイン領域１２との間に０．５Ｖの電圧が加わるような電圧値が設定されている。
【０１０４】
次に、ステップＳ６５では、半導体基板１０に対する基板バイアスＶbr1の印加が開始される。また、続くステップＳ７０では、ゲート電圧Ｖr1などの印加が開始される。このような電圧印加動作により、コントロールゲート１６とチャネル領域との間には電場が発生する。なお、ステップＳ６５とステップＳ７０は同時でもよいが、基板バイアスＶbr1を速やかに半導体基板１０に伝達することが望まれる。
【０１０５】
続くステップＳ７５では、センスアンプ等で検出されたチャネル電流と所定の判定基準値とを比較することで、メモリセルの閾値判定、すなわちメモリセルに情報が書き込まれているか否かの判定が行われる。
【０１０６】
メモリセルにデータ「１」もしくはデータ「２」が書き込まれている場合、該メモリセルの閾値は少なくともＶw1r1以上となっているので、ゲート電圧Ｖr1を印加しても反転層１７は形成されず、チャネル電流は流れない。従って、ステップＳ７５にてチャネル電流が所定の判定基準値に満たない場合にはステップＳ８０に進み、そのメモリセルに書き込まれた情報はデータ「１」もしくはデータ「２」であると判定される。
【０１０７】
一方、メモリセルに情報が書き込まれていない場合には、メモリセルの閾値がＶtr1となっているので、ゲート電圧Ｖr1を印加すれば反転層１７が形成され、所定のチャネル電流が流れる。従って、ステップＳ７５にてチャネル電流が所定の判定基準値を上回った場合にはステップＳ８５に進み、そのメモリセルに書き込まれた情報はデータ「０」である、すなわち、そのメモリセルには情報が書き込まれていないと判定される。
【０１０８】
また、前述したステップＳ８０において、メモリセルに書き込まれた情報がデータ「１」もしくはデータ「２」であると判定された場合、続くステップＳ９０では、読み出し動作の第２段階（データ「１」とデータ「２」の判別）に必要なメモリセル各部の電圧値（基板バイアス、ゲート電圧、ソース電圧、及びドレイン電圧）が設定される。
【０１０９】
前出の（１）式によれば、基板バイアスとして電圧値Ｖbr2を印加した場合の閾値低下量ΔＶt2は、次の（７）式で表される。
【数７】
0004987195.tif 000008
従って、基板バイアスとして電圧値Ｖbr2を印加した場合のメモリセル［１］及びメモリセル［２］の各閾値Ｖw1r2、Ｖw2r2はそれぞれ、次の（８）、（９）式で表される。
【数８】
0004987195.tif 000009
なお、上式中のＶw1’、Ｖw2’はそれぞれ、基板バイアスが接地電位（０Ｖ）であるとき、すなわち、基板バイアスの非印加時におけるメモリセル［１］及びメモリセル［２］の各閾値である。
【０１１０】
上記した（８）式に基づいて、ステップＳ９０では、メモリセル［１］の閾値Ｖw1r2がゲート絶縁膜１３のトンネリング可能電圧Ｖtuよりも低くなるように、基板バイアスの電圧値Ｖbr2が設定される。また、上記した（８）、（９）式に基づいて、ステップＳ９０では、メモリセル［１］の閾値w1r2よりも高く、メモリセル［２］の閾値w2r2及びトンネリング可能電圧Ｖtuよりも低い電圧値Ｖr2がゲート電圧として設定される。なお、電圧値Ｖr2は電圧値Ｖr1と一致させることが望ましい。
【０１１１】
このようなゲート電圧の設定により、チャネル電流の大小に基づいたメモリセルの閾値判定が可能となる。また、ゲート電圧Ｖr2の印加によって反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。
【０１１２】
なお、ソース電圧及びドレイン電圧としては、反転層１７が形成された場合に流れるチャネル電流が好適値となる電圧値を設定するとよく、例えば、ソース領域１１とドレイン領域１２との間に０．５Ｖの電圧が加わるような電圧値が設定されている。
【０１１３】
次に、ステップＳ９５では、半導体基板１０に対する基板バイアスＶbr2の印加が開始される。また、続くステップＳ１００では、ゲート電圧Ｖr2などの印加が開始される。このような電圧印加動作により、コントロールゲート１６とチャネル領域との間には電場が発生する。なお、ステップＳ９５とステップＳ１００は同時でもよいが、基板バイアスＶbr2を速やかに半導体基板１０に伝達することが望まれる。
【０１１４】
続くステップＳ１０５では、センスアンプ等で検出されたチャネル電流と所定の判定基準値とを比較することで、メモリセルの閾値判定、すなわちメモリセルに書き込まれた情報がデータ「１」／「２」いずれであるかの判別が行われる。
【０１１５】
メモリセルにデータ「２」が書き込まれている場合、該メモリセルの閾値はＶw2r2となっているので、ゲート電圧Ｖr2を印加しても反転層１７は形成されず、チャネル電流は流れない。従って、ステップＳ１０５にてチャネル電流が所定の判定基準値に満たない場合にはステップＳ１１０に進み、そのメモリセルに書き込まれた情報はデータ「２」であると判定される。
【０１１６】
一方、メモリセルにデータ「１」が書き込まれている場合には、メモリセルの閾値がＶw1r2となっているので、ゲート電圧Ｖr2を印加すれば反転層１７が形成され、所定のチャネル電流が流れる。従って、ステップＳ１０５にてチャネル電流が所定の判定基準値を上回った場合にはステップＳ１１５に進み、そのメモリセルに書き込まれた情報はデータ「１」であると判定される。
【０１１７】
このような読み出し方法によれば、読み出し動作時のゲート電圧を低く抑えることができるので、多値メモリの低消費電力性向上を図ることができる。また、ゲート電圧の印加によって反転層１７が形成されてもゲート絶縁膜１３の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。さらに、上記した書き込み方法及び読み出し方法によれば、メモリセルの閾値ばらつきを従来に比べて大幅に低減できるので、多値メモリの動作マージンを小さく抑えることが可能となる。
【０１１８】
なお、上記の実施形態では、ゲート電圧一定で基板バイアスを変化させる書き込み方法を例に挙げて説明を行ったが、ゲート電圧を変化させることで多値情報の読み出しを行うことも可能である。ゲート電圧一定で基板バイアスを変化させるか、基板バイアス一定でゲート電圧を変化させるか、或いは基板バイアスとゲート電圧をともに変化させるか、については、多値メモリにどのような特性を持たせるのかによって適宜選択すればよい。
【０１１９】
ただし、ゲート電圧をあまり高く設定し過ぎると、情報の読み出し動作時にフローティングゲート１４への電荷誤注入を生じるおそれがある。それに対して、ゲート電圧一定で基板バイアスを変化させる読み出し方法であれば、メモリセルの多値化を進めてもゲート電圧を過度に大きくする必要がないので、フローティングゲート１４への電荷誤注入を効果的に防止することができる。従って、メモリセルの多値化を進めるならば、主に基板バイアスを変化させる読み出し方法が望ましい。特に、複数のメモリセルによってメモリセルアレイを構成する場合には、共通ゲート線を有するメモリセルへの誤書き込みを避けることができるので非常に有利である。
【０１２０】
なお、上記した実施形態では、メモリセルに３値（「０」、「１」、「２」）の多値情報を読み書きする場合を例に挙げて説明を行ったが、４値以上の多値情報を読み書きする場合にも適用が可能であることは言うまでもない。
【０１２１】
続いて、本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置について説明する。図７は本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置の一実施形態を示す回路図である。
【０１２２】
本図に示す集積回路装置は、一般的なトランジスタ２０と、本発明に係る半導体記憶装置２１、２２と、から成る。トランジスタ２０と半導体記憶装置２１の一端（例えばソース端子）はいずれも端子Ｚに接続されており、他端（例えばドレイン端子）はいずれも半導体記憶装置２２の一端に接続されている。また、半導体記憶装置２２の他端は端子Ｖに接続されている。なお、トランジスタ２０の制御端子（ゲート端子）は端子Ａに接続されており、半導体記憶装置２１、２２の制御端子（ゲート端子）はいずれも端子Ｂに接続されている。
【０１２３】
ここで、集積回路装置の回路構成を変更する場合には、半導体記憶装置２１、２２を記憶装置として機能させるための入力手段（図示せず）によって、半導体記憶装置２１、２２に対する情報の書き込み動作を行う。このような書き込み動作は半導体記憶装置２１、２２の閾値を変化させることに他ならない。従って、例えば、半導体記憶装置２１の読み出し動作時における閾値がトランジスタ２０の閾値と等しくなるように書き込みを行うとともに、半導体記憶装置２２の閾値を下げて常時開状態とすれば、本集積回路装置は２個のトランジスタ２０を並列接続した回路と同等の機能を有することになる。
【０１２４】
一方、半導体記憶装置２１の閾値を上げて常時閉状態にするとともに、半導体記憶装置２２の読み出し動作時における閾値をトランジスタ２０の閾値と等しくなるように書き込みを行えば、本集積回路装置は２個のトランジスタ２０を直列接続した回路と同等の機能を有することになる。
【０１２５】
このように、本実施形態の集積回路装置を構成する半導体記憶装置は、従来の再プログラム可能な回路、例えばＦＰＧＡ（Field Programmable Gate Array）のような回路間スイッチとしての機能だけでなく、論理回路を構成するトランジスタとしての機能や、記憶回路を構成するメモリとしての機能を併せ持っているので、回路素子数の削減を図ることが可能となる。
【０１２６】
図８は本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置の別実施形態を示す回路図である。本図に示す集積回路装置は、本発明に係る半導体記憶装置３１、３２と、抵抗体３３、３４と、から成る。半導体記憶装置３１、３２の一端（例えばソース端子）からはそれぞれ抵抗体３３、３４を介して信号Ｉoutが取り出されており、他端（例えばドレイン端子）はいずれも端子Ｖに接続されている。なお、半導体記憶装置３１、３２の制御端子（ゲート端子）にはいずれも信号Ｖinが入力されている。
【０１２７】
本集積回路装置の動作時には、書き込み手段（図示せず）によって半導体記憶装置３１、３２に情報の書き込みが行われ、読み出し時における閾値がそれぞれＶth1、Ｖth2に設定される。このような制御を行うことにより、本集積回路装置によって信号Ｖinを信号Ｉoutに変換することができる。さらに、Ｖth1、Ｖth2の設定値を変えることにより、図９（ａ）もしくは図９（ｂ）のような出力を得ることができる。このように、本発明に係る半導体記憶装置を回路素子として用いることにより、様々な信号変換を容易に行うことが可能となる。
【０１２８】
なお、上記の本実施形態では説明を簡略なものとするために、集積回路装置を数個の回路素子で構成した例を挙げたが、本発明の適用範囲はこれに限定されるものではなく、大規模集積回路にも応用することが可能である。
【０１２９】
さらに、本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置では、該半導体記憶装置をトランジスタ或いはメモリとして、任意に使い分けることができる。最も簡単な一例としては、論理回路と記憶回路の両方の機能を持つ半導体記憶装置を有する集積回路装置を挙げることができる。
【０１３０】
例えば、本発明に係る半導体記憶装置をトランジスタとして機能させ、全体では論理回路として機能させるために必要な配線と、該半導体記憶装置をメモリとして機能させ、全体では記憶回路として機能させるために必要な配線と、を集積回路内に両方設ける。このような構成から成る集積回路装置であれば、本発明に係る半導体記憶装置を、必要に応じて論理回路として機能させたり、記憶回路として機能させたりすることができる。
【０１３１】
従って、本発明に係る集積回路装置を内蔵するシステムにおいて、システムとしてメモリ容量が不足した場合には、本発明に係る半導体記憶装置を記憶回路として機能させることにより、メモリ容量不足を解決することができる。一方、システムとしてメモリ容量が十分な場合は、本発明に係る半導体記憶装置を論理回路として機能させることにより、処理速度等の向上を図ることができる。特に、携帯端末などの小規模化、低消費電力化が要求されるシステムには、本発明に係る半導体記憶装置を回路素子として用いた集積回路装置が非常に有効である。
【０１３２】
また、本発明に係る半導体記憶装置を用いて回路の再構成を行えば、その回路保持に何ら電力を消費しないので、従来のトランジスタを用いるより経済的である。また、半導体記憶装置に対して基板バイアスを印加する手段を設け、基板バイアスの効果によって閾値を変化させる構成とすれば、書き込み動作を省略して回路の再構成を高速に行うこともできる。このような構成は、再構成動作を短時間に何度も行う必要がある場合に非常に有利である。
【０１３３】
また、本発明に係る集積回路装置の回路構成素子としては、閾値の変化を用いる素子であればよいが、例えば基板バイアスの効果等で閾値を変化させる場合には基板バイアスを加え続ける必要があり、閾値の変化する不揮発性メモリを用いる方が低消費電力性に優れる。さらに、閾値の変化する不揮発性メモリとして、例えばＭＮＯＳ型メモリやフラッシュメモリなども使用できるが、本発明に係る閾値自己整合型の半導体記憶装置を用いる方が、閾値制御の容易性、低電圧性、低消費電力性、従来の論理回路中に組み込む際の製造の容易性に優れる。
【０１３４】
このように、本発明に係る半導体記憶装置は、従来のロジック部として機能することができるだけでなく、必要に応じて閾値を制御すれば、常時オフ状態或いは常時オン状態にすることもできる。従って、任意の箇所で回路を分離或いは結合することができるので、極めて柔軟な集積回路装置を構成することが可能である。また、本発明に係る半導体記憶装置の閾値は極めて正確に制御できるので、多種多様な回路を構成することができる。
【０１３５】
なお、上記した実施形態では、ＭＯＳ電界効果型トランジスタから成る半導体記憶装置を例に挙げて説明を行ったが、本発明はこれに限らず、ゲート電圧によって電流の制御を行う電界効果型素子に広く応用することができる。また、本発明に係る情報の書き込み方法及び読み出し方法は、ＭＯＳ電界効果型トランジスタやそれに類似した構造を有する極めて多種多様の半導体記憶装置に応用可能である。さらに、本発明に係る半導体記憶装置の閾値は様々に設定することが可能であるので、多種多様な回路素子として利用でき、組み替え可能な可変回路を構築することも可能である。
【０１３６】
【発明の効果】
上記した通り、本発明に係る半導体記憶装置は、半導体基板と、該半導体基板に形成されたソース領域及びドレイン領域と、ソース領域とドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された電荷蓄積層と、該電荷蓄積層上に形成された絶縁膜と、該絶縁膜上に形成されたコントロールゲートと、から成る電界効果型トランジスタによって構成される半導体記憶装置において、ゲート絶縁膜として電荷の直接トンネリングが可能な薄膜を用いた構成としている。
【０１３７】
このような構成とすることにより、半導体記憶装置に情報を書き込む際、従来の半導体記憶装置（例えばフラッシュメモリ）のように、高エネルギー状態の電荷（ホットエレクトロン等）をゲート絶縁膜を通して電荷蓄積層に注入する必要がなくなる。従って、情報の書き込み時に高電圧を必要としない低消費電力性に優れた半導体記憶装置を実現することが可能となる。
【０１３８】
また、上記構成から成る半導体記憶装置では、ゲート絶縁膜の中央部を、その周辺部よりも電荷の直接トンネリングが生じやすいように形成するとよい。このような構成とすることにより、電荷蓄積層に対する不正な電荷の出入り（反転層を介さない電荷の出入り）を防止、低減できるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。
【０１３９】
また、上記構成から成る半導体記憶装置では、電荷蓄積層を離散的なキャリアトラップによって形成してもよい。このような構成とすることにより、電荷蓄積層に対する不正な電荷の出入りを最小限に食いとどめることができる。従って、情報の正確な保持が可能となるので、信頼性の高い半導体記憶装置を実現することができる。
【０１４０】
また、上記構成から成る半導体記憶装置では、ソース領域及びドレイン領域と電荷蓄積層の直下領域とをオフセットさせてもよい。このような構成とすることにより、電荷蓄積層に対する不正な電荷の出入り（反転層を介さない電荷の出入り）を防止、低減することができるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。
【０１４１】
さらに、上記構成から成る半導体記憶装置では、半導体基板に対するバイアス電圧の印加手段を設けることで、チャネル領域における反転層の形成に必要なゲート電圧の閾値を可変とすればよい。このような構成とすることにより、書き込み時には、反転層が形成されればゲート絶縁膜の直接トンネリングも可能であるようにし、読み出し時には、反転層が形成されてもゲート絶縁膜の直接トンネリングは不可能であるようにすることができる。
【０１４２】
このような閾値制御により、ゲート絶縁膜として電荷の直接トンネリングが可能な薄膜を用いた場合であっても、読み出し時における誤書き込みを防止、低減することができるので、情報の正確な保持が可能となる。従って、信頼性の高い半導体記憶装置を実現することができる。また、書き込み動作に必要なゲート電圧と電源電圧との電位差を低減することができるので、チャージポンプ等の昇圧回路が不要となり、半導体記憶装置を低電圧駆動させることが可能となる。
【０１４３】
なお、上記構成から成る半導体記憶装置に情報を書き込む際には、チャネル領域に反転層が形成され、かつゲート絶縁膜において電荷の直接トンネリングが生じるゲート電圧を、反転層が消滅するまで一定して印加し続けるとよい。具体的には、チャネル領域に反転層が形成され、かつゲート絶縁膜において電荷の直接トンネリングが生じるゲート電圧を設定するステップと、該ゲート電圧をコントロールゲートに一定して印加するステップと、チャネル領域に流れるチャネル電流を検出するステップと、チャネル電流が所定値以下となった時点でゲート電圧の印加を停止するステップと、から成る情報の書き込み動作を行えばよい。
【０１４４】
このような書き込み方法によれば、複雑なメモリセル構造や制御回路を要することなく、情報の書き込みが行われたメモリセルの閾値ばらつきを効果的に抑えることができるので、メモリセルの製造ばらつき等に依らない信頼性の高い半導体記憶装置を実現することが可能となる。
【０１４５】
また、上記構成から成る半導体記憶装置に対して多値情報を書き込む際には、ゲート電圧とバイアス電圧のいずれか一方、或いは両方を変化させることによって記憶すべき情報に合わせた複数の閾値を設定するとよい。このような書き込み方法によれば、上記と同様に、複雑なメモリセル構造や制御回路を要することなく、ゲート電圧のばらつきやメモリセルの製造ばらつき等に依らない信頼性の高い多値メモリを実現することができる。また、基板バイアス及びゲート電圧の設定は多様であるため、大幅な多値化にも対応可能である。
【０１４６】
一方、上記構成から成る半導体記憶装置から情報を読み出す際には、所望の情報が書き込まれていなければ反転層が形成され、かつゲート絶縁膜における電荷の直接トンネリングが生じないように、ゲート電圧とバイアス電圧のいずれか一方、或いは両方を変化させるとよい。
【０１４７】
このような読み出し方法によれば、読み出し動作時のゲート電圧を低く抑えることが可能となるので、半導体記憶装置の低消費電力性向上に貢献することができる。また、ゲート電圧の印加によって反転層が形成されてもゲート絶縁膜の直接トンネリングは生じないので、読み出し動作時におけるメモリセルへの誤書き込みを防止することができる。
【０１４８】
また、上記構成から成る半導体記憶装置をメモリ素子やロジック部のトランジスタとして用いた集積回路装置を構成するとよい。或いは、該半導体記憶装置を用いて回路間の接続切換を行う集積回路装置を構成するのもよい。このような集積回路装置を構成することにより、例えば、該集積回路装置を内蔵するシステムにおいて、システムとしてメモリ容量が不足した場合には、本発明に係る半導体記憶装置を記憶回路として機能させることにより、メモリ容量不足を解決することができる。一方、システムとしてメモリ容量が十分な場合は、本発明に係る半導体記憶装置を論理回路として機能させることにより、処理速度等の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置を構成するメモリセルの一実施形態を示す模式的断面図である。
【図２】書き込み方法の一実施形態を示すフローチャートである。
【図３】読み出し方法の一実施形態を示すフローチャートである。
【図４】メモリセルにおける閾値分布特性の一例を示す図である。
【図５】多値情報の読み出し方法の一実施形態を示すフローチャートである。
【図６】メモリセルの閾値と基板バイアスとの関係を示した模式図である。
【図７】本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置の一実施形態を示す回路図である。
【図８】本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置の別実施形態を示す回路図である。
【図９】本発明に係る半導体記憶装置を回路構成素子として用いた集積回路装置における信号変換動作の一例を示す図である。
【図１０】従来の半導体記憶装置を構成するメモリセルの一構成例を示す模式的断面図である。
【符号の説明】
１０    半導体基板
１１    ソース領域
１２    ドレイン領域
１３    ゲート絶縁膜
１４    フローティングゲート（電荷蓄積層）
１５    絶縁膜
１６    コントロールゲート
１７    反転層
１８    サイドウォールスペーサ
２０    トランジスタ
２１、２２、３１、３２  半導体記憶装置
３３、３４    抵抗体
【図１】
0004987195.tif 000010
【図２】
0004987195.tif 000011
【図３】
0004987195.tif 000012
【図４】
0004987195.tif 000013
【図５】
0004987195.tif 000014
【図６】
0004987195.tif 000015
【図７】
0004987195.tif 000016
【図８】
0004987195.tif 000017
【図９】
0004987195.tif 000018
【図１０】
0004987195.tif 000019