(57)【特許請求の範囲】
【請求項１】
第１または第２電源電圧と、第３電源電圧とが供給されるレギュラーメモリセルを有するレギュラーセルアレイと、
前記第１または第２電源電圧と、前記第３電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラーセルアレイおよび前記冗長セルアレイへの前記第１または第２電源電圧の供給を制御する電源制御回路とを備え、
前記第２電源電圧と前記第３電源電圧の差は、前記第１電源電圧と前記第３電源電圧の差より小さく、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに前記第１電源電圧を供給し、前記冗長セルアレイに前記第２電源電圧を供給することを特徴とする半導体メモリ。
【請求項２】
請求項１に記載の半導体メモリにおいて、
前記電源制御回路は、前記通常動作モード中に、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイに前記第２電源電圧を供給し、前記冗長セルアレイに前記第１電源電圧を供給することを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記第２電源電圧を供給し、前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第１または第２電源電圧が供給される第１端子と、前記第３電源電圧が供給される第２端子を有し、
前記冗長メモリセルは、前記第１または第２電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子を有し、
前記各サブ制御回路は、
ソースで前記第１電源電圧を受け、ドレインが前記第１端子および第３端子に接続され、ゲートで前記冗長信号を受ける第１トランジスタと、
ソースで前記第１電源電圧を受け、ドレインおよびゲートが、前記第１端子および第３端子に接続された第２トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項２記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記レギュラーセルアレイおよび前記冗長セルアレイに前記第２電源電圧を供給することを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、前記スリープモードを示すスリープ信号または対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記第２電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
【請求項７】
第１電源電圧と第３電源電圧とが供給されるレギュラーメモリセルを有するレギュラーセルアレイと、
前記第１電源電圧と前記第３電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラーセルアレイおよび前記冗長セルアレイへの前記第１電源電圧の供給を制御する電源制御回路とを備え、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに前記第１電源電圧を供給し、前記冗長セルアレイへの前記第１電源電圧の供給を停止し、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイへの前記第１電源電圧の供給を停止し、前記冗長セルアレイに前記第１電源電圧を供給し、前記メモリセルのアクセスを禁止するスリープモード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに第２電源電圧を供給し、前記冗長セルアレイへの前記第１および第２電源電圧の供給を停止し、前記冗長セルアレイが使用されるときに、前記不良のレギュラーセルアレイへの前記第１および第２電源電圧の供給を停止し、前記冗長セルアレイに前記第２電源電圧を供給し、
前記レギュラーセルアレイおよび前記冗長セルアレイは、前記第１電源電圧または第２電源電圧を前記第１端子および第３端子で受け、
前記第２電源電圧と前記第３電源電圧の差は、前記第１電源電圧と前記第３電源電圧の差より小さいことを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
【請求項９】
請求項７記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１および第２電源電圧の供給を停止し、前記スリープモードを示すスリープ信号のみを受けたときに前記第２電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良のセルアレイを救済する冗長セルアレイを有する半導体メモリに関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ等の半導体メモリは、レギュラーメモリセルと冗長メモリセルとを有している。そして、レギュラーメモリセルが不良を有する場合に、不良のメモリセルの使用を禁止し、不良のメモリセルの代わりに冗長メモリセルを使用する。メモリセルの置き換えにより不良のメモリセルを救済することで、良品率である歩留は向上する。しかしながら、不良のメモリセルは、不良が救済された後にも物理的に存在するため、リーク電流が増加する原因になる。スタンバイ電流がリーク電流により規格値を超える場合、その半導体メモリは、不良品として取り除かれる。不良のメモリセルにリーク電流が流れることを防止するために、不良のメモリセルを含むメモリセル列に接続される電源線をフローティング状態に設定する手法が提案されている。あるいは、例えば、不良のメモリセルを含むメモリセル列に接続される電源線に接地電圧を供給する手法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−１９５８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
レギュラーメモリセルが不良を有していない場合、冗長メモリセルは使用されない。使用されない冗長メモリセルは、わずかなリーク電流を流す。特に、レギュラーメモリセルで構成されるセルアレイと、冗長メモリセルで構成されるセルアレイとを有する半導体メモリは、セルアレイ単位で不良が救済される。この場合、冗長メモリセルの数が多いため、スタンバイ電流中に占める冗長メモリセルのリーク電流の比率は大きくなる。しかしながら、使用されない冗長メモリセルのリーク電流を削減するための工夫は行われていない。
【０００４】
本発明の目的は、不良のセルアレイを救済する冗長セルアレイを有する半導体メモリにおいて、使用されないセルアレイのメモリセルのリーク電流を削減することである。特に、不良のメモリセルが存在しないときに、リーク電流を削減することである。
【課題を解決するための手段】
【０００５】
本発明の第１の形態では、レギュラーセルアレイは、第１または第２電源電圧と、第３電源電圧とを受けるレギュラーメモリセルを有する。冗長セルアレイは、第１または第２電源電圧と、第３電源電圧とを受ける冗長メモリセルを有する。第２電源電圧と第３電源電圧の差は、第１電源電圧と第３電源電圧の差より小さい。
【０００６】
電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、すなわち、不良のメモリセルが存在しないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。使用されない冗長セルアレイの冗長メモリセルに供給される２つの電源電圧の差を小さくできるため、使用されない冗長メモリセルのリーク電流（電源電流）を小さくできる。この結果、不良のメモリセルが存在しないときに、半導体メモリのスタンバイ電流を削減できる。
【０００７】
本発明の第１の形態における好ましい例では、電源制御回路は、冗長セルアレイが使用されるときに、不良のレギュラーセルアレイ（使用されないレギュラーセルアレイ）に第２電源電圧を供給し、冗長セルアレイに第１電源電圧を供給する。すなわち、電源制御回路は、使用されないレギュラーセルアレイまたは使用されない冗長セルアレイに第１電源電圧の代わりに第２電源電圧を供給する。これにより、使用されない冗長メモリセルまたはレギュラーメモリセルのリーク電流を小さくでき、半導体メモリのスタンバイ電流を削減できる。
【０００８】
本発明の第１の形態における好ましい例では、電源制御回路は、レギュラーセルアレイおよび冗長セルアレイにそれぞれ対応するサブ制御回路を有する。各サブ制御回路は、対応するレギュラーセルアレイまたは冗長セルアレイの使用の禁止を示す冗長信号を受けたときに、第１電源電圧の供給を停止し、第２電源電圧を供給し、冗長信号を受けないときに、第１電源電圧を供給する。サブ制御回路の機能は、互いに同じであり、サブ制御回路は、冗長信号に応じて独立に動作する。これにより、サブ制御回路を共通の回路として設計できる。
【０００９】
本発明の第１の形態における好ましい例では、レギュラーメモリセルは、第１または第２電源電圧が供給される第１端子と、第３電源電圧が供給される第２端子を有する。冗長メモリセルは、第１または第２電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子を有する。各サブ制御回路は、第１および第２トランジスタで構成される。第１トランジスタは、ソースで第１電源電圧を受け、ドレインが第１および第３端子に接続され、ゲートで冗長信号を受ける。第２トランジスタは、ソースで第１電源電圧を受け、ドレインおよびゲートが第１および第３端子に接続されている。すなわち、第２トランジスタは、ダイオードとして機能する。第１トランジスタが冗長信号によりオンするとき、レギュラーメモリセルの第１端子または冗長メモリセルの第３端子は、第１電源電圧に設定される。第１トランジスタが冗長信号によりオフするとき、レギュラーメモリセルの第１端子または冗長メモリセルの第３端子は、第２トランジスタの閾値電圧だけ第３電源電圧に近い電圧（＝第２電源電圧）に設定される。このように、レギュラーメモリセルまたは冗長メモリセルの電源端子に供給する第１および第２電源電圧を、第１電源電圧のみを用いて生成できる。第２電源電圧がサブ制御回路内で生成できるため、半導体メモリは、第２電源電圧を外部から受ける必要がない。この結果、半導体メモリが搭載されるシステムを簡易に設計できる。特に、システムの電源の設計を簡易にできる。
【００１０】
本発明の第１の形態における好ましい例では、電源制御回路は、メモリセルのアクセスを禁止するスリープモード中に、レギュラーセルアレイおよび冗長セルアレイに第２電源電圧を供給する。これにより、スリープモード中に各セルアレイの消費電流を削減できる。また、冗長信号による第１電源電圧から第２電源電圧への切り替えと、スリープモード時の第１電源電圧から第２電源電圧への切り替えとを、共通の電源制御回路により制御できる。この結果、半導体メモリの回路規模を削減でき、半導体メモリのチップサイズを削減できる。
【００１１】
本発明の第２の形態では、レギュラーセルアレイは、第１電源電圧および第３電源電圧を受けるレギュラーメモリセルを有する。冗長セルアレイは、第１電源電圧および第３電源電圧を受ける冗長メモリセルを有する。
【００１２】
電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、すなわち、不良のメモリセルが存在しないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイへの第１電源電圧の供給を停止する。これにより、使用されないメモリセルのリーク電流（電源電流）をほぼゼロにできる。この結果、不良のメモリセルが存在しないときに、半導体メモリのスタンバイ電流を削減できる。
【００１３】
本発明の第２の形態における好ましい例では、また、電源制御回路は、冗長セルアレイが使用されるときに、不良のレギュラーセルアレイ（使用されないレギュラーセルアレイ）への第１電源電圧の供給を停止し、冗長セルアレイに第１電源電圧を供給する。すなわち、電源制御回路は、使用されないレギュラーセルアレイまたは使用されない冗長セルアレイへの第１電源電圧の供給を停止する。これにより、使用されない冗長メモリセルまたはレギュラーメモリセルのリーク電流を小さくでき、半導体メモリのスタンバイ電流を削減できる。
【００１４】
本発明の第２の形態における好ましい例では、電源制御回路は、レギュラーセルアレイおよび冗長セルアレイにそれぞれ対応するサブ制御回路を有する。各サブ制御回路は、対応するレギュラーセルアレイまたは冗長セルアレイの使用の禁止を示す冗長信号を受けたときに、第１電源電圧の供給を停止し、冗長信号を受けないときに、第１電源電圧を供給する。サブ制御回路の機能は、互いに同じであり、サブ制御回路は、冗長信号に応じて独立に動作する。これにより、サブ制御回路を共通の回路として設計できる。
【００１５】
本発明の第２の形態における好ましい例では、電源制御回路は、メモリセルのアクセスを禁止するスリープモード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第２電源電圧を供給し、冗長セルアレイへの第１および第２電源電圧の供給を停止する。また電源制御回路は、冗長セルアレイが使用されるときに、不良のレギュラーセルアレイへの第１および第２電源電圧の供給を停止し、冗長セルアレイに第２電源電圧を供給する。第２電源電圧と第３電源電圧の差は、第１電源電圧と第３電源電圧の差より小さい。これにより、スリープモード中に冗長セルアレイまたはレギュラーセルアレイの消費電流を削減できる。また、冗長信号による第１電源電圧から第２電源電圧への切り替えと、スリープモード時の第１電源電圧から第２電源電圧への切り替えとを、共通の電源制御回路により制御できる。この結果、半導体メモリの回路規模を削減でき、半導体メモリのチップサイズを削減できる。
【００１６】
本発明の第１および第２の形態における好ましい例では、第１および第２トランジスタは、第１端子または第３端子に接続されたｎＭＯＳトランジスタである。レギュラーセルアレイおよび冗長セルアレイは、レギュラーメモリセルおよび冗長メモリセルに接続されたワード線およびビット線を有する。レギュラーメモリセルおよび冗長メモリセルの各々は、ラッチおよび一対のトランスファスイッチを有している。レギュラーメモリセルのラッチは、第１端子および第２端子に接続された一対の反転回路で構成されている。冗長メモリセルのラッチは、第３端子および第４端子に接続された一対の反転回路で構成されている。各トランスファスイッチは、ソースおよびドレインの一方および他方がラッチの相補の記憶ノードの一方およびビット線に接続され、ゲートがワード線に接続されたｎＭＯＳトランジスタで構成されている。ワード線の非選択レベルは、第１電源電圧に等しい。
【００１７】
第１トランジスタがオフするとき、レギュラーメモリセルおよび冗長メモリセルの低レベル電源線は、第１電源電圧に比べて高い第２電源電圧に設定される。これにより、相補の記憶ノードのいずれかの電圧は、第１トランジスタがオンするときに比べて高くなる。これにより、ワード線の非選択レベルは、記憶ノードのいずれかの電圧に対して負電圧になる。したがって、メモリセルがアクセスされないスタンバイ期間に、ビット線からトランスファスイッチおよび記憶ノードを介して第１電源電圧線に流れるリーク電流（電源電流）を削減できる。
【発明の効果】
【００１８】
本発明では、使用されない冗長セルアレイの冗長メモリセルのリーク電流を小さくできる。特に、不良のメモリセルが存在しないときに、半導体メモリのスタンバイ電流を削減できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”が付く信号は負論理を示している。
【００２０】
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、複数のレギュラーメモリセルＭＣを有するレギュラーセルアレイＡＲＹと、複数の冗長メモリセルＲＭＣを有し、不良のレギュラーセルアレイＡＲＹの代わりに使用される冗長セルアレイＲＡＲＹと、レギュラーセルアレイＡＲＹと冗長セルアレイＲＡＲＹに第１または第２電源電圧ＰＳ１、ＰＳ２を供給する電源制御回路ＰＳＣＮＴを有している。なお、半導体メモリＭＥＭは、２以上のレギュラーセルアレイＡＲＹを有してもよい。
【００２１】
なお、本実施形態のレギュラーセルアレイＡＲＹは、以上に述べたレギュラーセルアレイＡＲＹに限定されない。レギュラーセルアレイＡＲＹは、１つのレギュラーメモリセルＭＣで構成されてもよく、あるいは１つのビット線に接続する複数のレギュラーメモリセルＭＣで構成されてもよい。これは、後述する実施形態でも同様である。
【００２２】
第１および第２電源電圧ＰＳ１、ＰＳ２は、高レベル電源電圧または低レベル電源電圧の一方である。第３電源電圧ＰＳ３は、高レベル電源電圧または低レベル電源電圧の他方である。第２電源電圧ＰＳ２は、第１電源電圧ＰＳ１と第３電源電圧ＰＳ３の間に設定される。レギュラーメモリセルＭＣは、第１または第２電源電圧ＰＳ１、ＰＳ２の一方と、第３電源電圧ＰＳ３とを、高レベル電源端子および低レベル電源端子の一方(第１端子）と、他方（第２端子）とで受けて動作する。冗長メモリセルＲＭＣは、第１または第２電源電圧ＰＳ１、ＰＳ２の一方と、第３電源電圧ＰＳ３とを、高レベル電源端子および低レベル電源端子の一方(第３端子）と、他方（第４端子）とで受けて動作する。メモリセルＭＣ、ＲＭＣの電源端子は、図中に黒い四角印で示している。
【００２３】
例えば、電源制御回路ＰＳＣＮＴは、セルアレイＡＲＹ、ＲＡＲＹにそれぞれ対応するサブ制御回路ＳＵＢＣＮＴを有している。レギュラーセルアレイＡＲＹに対応するサブ制御回路ＳＵＢＣＮＴは、メモリセルＭＣのアクセスを許可する通常動作モード中に、対応するレギュラーセルアレイＡＲＹの使用の禁止を示す冗長信号ＲＥＤａを受けたときに、第１電源電圧ＰＳ１のレギュラーセルアレイＡＲＹへの供給を停止し、第２電源電圧ＰＳ２をレギュラーセルアレイＡＲＹに供給する。レギュラーセルアレイＡＲＹに対応するサブ制御回路ＳＵＢＣＮＴは、通常動作モード中に、冗長信号ＲＥＤａを受けないときに、第１電源電圧ＰＳ１をレギュラーセルアレイＡＲＹに供給する。
【００２４】
同様に、冗長セルアレイＲＡＲＹに対応するサブ制御回路ＳＵＢＣＮＴは、メモリセルＭＣのアクセスを許可する通常動作モード中に、対応する冗長セルアレイＲＡＲＹの使用の禁止を示す冗長信号ＲＥＤｂを受けたときに、第１電源電圧ＰＳ１の冗長セルアレイＲＡＲＹへの供給を停止し、第２電源電圧ＰＳ２を冗長セルアレイＲＡＲＹに供給する。冗長セルアレイＲＡＲＹに対応するサブ制御回路ＳＵＢＣＮＴは、通常動作モード中に、冗長信号ＲＥＤｂを受けないときに、第１電源電圧ＰＳ１を冗長セルアレイＲＡＲＹに供給する。
【００２５】
これにより、メモリセルＭＣのアクセスを許可する通常動作モードでは、冗長セルアレイＲＡＲＹが使用されないとき（すなわち、不良のレギュラーセルアレイがないとき）、レギュラーセルアレイＡＲＹに第１電源電圧ＰＳ１が供給され、冗長セルアレイＲＡＲＹに第２電源電圧ＰＳ２が供給される。第２電源電圧と第３電源電圧の差は、第１電源電圧と第３電源電圧の差より小さい。使用されない冗長メモリセルＲＭＣに供給される高レベル電源電圧と低レベル電源電圧の差を小さくできるため、冗長メモリセルＲＭＣのリーク電流（電源電流）を小さくできる。特に、不良の救済がセルアレイ単位で実施される場合、冗長セルアレイＲＡＲＹは、多数の冗長メモリセルＲＭＣにより構成される。したがって、使用されない冗長セルアレイＲＡＲＹのリーク電流を削減でき、メモリＭＥＭのスタンバイ電流を削減できる。
【００２６】
一方、通常動作モード中に、冗長セルアレイＲＡＲＹが使用されるとき（すなわち、不良のレギュラーセルアレイがあるとき）、不良のレギュラーセルアレイＡＲＹに第２電源電圧ＰＳ２が供給され、冗長セルアレイＲＡＲＹに第１電源電圧ＰＳ１が供給される。レギュラーセルアレイＡＲＹが不良のとき、レギュラーメモリセルＭＣは、リーク電流を増加させるリークパスを含んでいる場合がある。この場合に、使用しないレギュラーメモリセルＭＣに供給される高レベル電源電圧と低レベル電源電圧の差を小さくすることで、レギュラーメモリセルＭＣのリーク電流を小さくできる。したがって、使用されないレギュラーセルアレイＡＲＹのリーク電流を削減でき、メモリＭＥＭのスタンバイ電流を削減できる。
【００２７】
サブ制御回路ＳＵＢＣＮＴは、セルアレイＡＲＹ、ＲＡＲＹに対応してそれぞれ設けられ、冗長信号ＲＥＤａ（またはＲＥＤｂ）に応じて独立に動作する。サブ制御回路ＳＵＢＣＮＴの機能は、互いに同じである。これにより、サブ制御回路ＳＵＢＣＮＴを共通の回路として設計できる。
【００２８】
なお、電源制御回路ＰＳＣＮＴは、通常動作モード中に、冗長セルアレイＲＡＲＹが使用されないときに、レギュラーセルアレイＡＲＹに第１電源電圧ＰＳ１を供給し、冗長セルアレイＲＡＲＹへの第１および第２電源電圧ＰＳ１、ＰＳ２の供給を停止してもよい。この場合、使用されない冗長セルアレイＲＡＲＹのリーク電流をさらに削減でき、メモリＭＥＭのスタンバイ電流を大幅に削減できる。
【００２９】
さらに、通常動作モード中に、冗長セルアレイＲＡＲＹが使用されるときに、不良のレギュラーセルアレイＡＲＹへの第１および第２電源電圧ＰＳ１、ＰＳ２の供給を停止し、冗長セルアレイＲＡＲＹに第１電源電圧ＰＳ１を供給してもよい。この場合、不良のレギュラーセルアレイＡＲＹのリーク電流を大幅に削減でき、メモリＭＥＭのスタンバイ電流を大幅に削減できる。
【００３０】
以上、第１の実施形態では、使用されない冗長セルアレイＲＡＲＹに第２電源電圧ＰＳ２が供給され、あるいは、使用されない冗長セルアレイＲＡＲＹへの第１および第２電源電圧ＰＳ１、ＰＳ２の供給が停止される。これにより、冗長セルアレイＲＡＲＹのリーク電流を削減でき、メモリＭＥＭのスタンバイ電流を削減できる。また、不良のレギュラーセルアレイＡＲＹに第２電源電圧ＰＳ２が供給され、あるいは、不良のレギュラーセルアレイＡＲＹへの第１および第２電源電圧ＰＳ１、ＰＳ２の供給が停止される。これにより、不良のレギュラーセルアレイＡＲＹのリーク電流を削減でき、メモリＭＥＭのスタンバイ電流を削減できる。
【００３１】
図２は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。セルアレイＡＲＹ、ＲＡＲＹは、図１と同じ構成である。この実施形態では、各サブ制御回路ＳＵＢＣＮＴは、冗長信号ＲＥＤａ（またはＲＥＤｂ）とともにスリープ信号ＳＬＰを受けて動作する。スリープ信号ＳＬＰは、メモリセルＭＣのアクセスを禁止するスリープモード中に生成される。なお、メモリＭＥＭは、２以上のレギュラーセルアレイＡＲＹを有してよい。
【００３２】
第１および第２電源電圧ＰＳ１、ＰＳ２は、高レベル電源電圧または低レベル電源電圧の一方である。第３電源電圧ＰＳ３は、高レベル電源電圧または低レベル電源電圧の他方である。第２電源電圧ＰＳ２は、第１電源電圧ＰＳ１と第３電源電圧ＰＳ３の間に設定される。レギュラーメモリセルＭＣは、第１または第２電源電圧ＰＳ１、ＰＳ２の一方と、第３電源電圧ＰＳ３とを、高レベル電源端子および低レベル電源端子の一方(第１端子）と、他方（第２端子）とで受けて動作する。冗長メモリセルＲＭＣは、第１または第２電源電圧ＰＳ１、ＰＳ２の一方と、第３電源電圧ＰＳ３とを、高レベル電源端子および低レベル電源端子の一方(第３端子）と、他方（第４端子）とで受けて動作する。メモリセルＭＣ、ＲＭＣの電源端子は、図中に黒い四角印で示している。
【００３３】
各サブ制御回路ＳＵＢＣＮＴは、スリープ信号ＳＬＰまたは対応する冗長信号ＲＥＤａ（またはＲＥＤｂ）を受けたときに、第１電源電圧ＰＳ１のセルアレイＡＲＹ（またはＲＡＲＹ）への供給を停止し、第２電源電圧ＰＳ２をセルアレイＡＲＹ（またはＲＡＲＹ）に供給する。各サブ制御回路ＳＵＢＣＮＴは、スリープ信号ＳＬＰおよび冗長信号ＲＥＤａ（またはＲＥＤｂ）を受けないときに、第１電源電圧ＰＳ１をセルアレイＡＲＹ（またはＲＡＲＹ）に供給する。
【００３４】
これにより、スリープモードでは、レギュラーセルアレイＡＲＹおよび冗長セルアレイＲＡＲＹの両方に第２電源電圧ＰＳ２が供給される。第２電源電圧ＰＳ２の供給により、セルアレイＡＲＹ、ＲＡＲＹのリーク電流を削減でき、メモリＭＥＭのスリープモード中の消費電流（すなわち、スタンバイ電流）を削減できる。通常動作モード中の動作は、第１の実施形態と同じである。
【００３５】
使用しないセルアレイＡＲＹ、ＲＡＲＹに供給する第１または第２電源電圧ＰＳ１、ＰＳ２の切り替え、および通常動作モードとスリープモードとの相互の切り替え時の第１または第２電源電圧ＰＳ１、ＰＳ２の切り替えは、共通の電源制御回路ＰＳＣＮＴ（すなわち、サブ制御回路ＳＵＢＣＮＴ）により実施される。回路の共通化により、半導体メモリＭＥＭの回路規模を削減できる。
【００３６】
なお、第１の実施形態と同様に、電源制御回路ＰＳＣＮＴは、通常動作モード中およびスリープモード中に、使用しない冗長セルアレイＲＡＲＹまたはレギュラーセルアレイＡＲＹへの第１および第２電源電圧ＰＳ１、ＰＳ２の供給を停止してもよい。この場合、使用されないセルアレイＡＲＹ、ＲＡＲＹのリーク電流をさらに削減でき、メモリＭＥＭのスタンバイ電流を大幅に削減できる。
【００３７】
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードを有するメモリＭＥＭにおいて、スタンバイ電流を削減できる。また、通常動作モードとスリープモードとで、共通のサブ制御回路ＳＵＢＣＮＴを用いて、電源電圧ＰＳ１、ＰＳ２の供給を制御できる。この結果、回路の共通化により、メモリＭＥＭの回路規模を削減できる。
【００３８】
図３は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、例えば、スタティックＲＡＭ（以下、ＳＲＡＭと称する）である。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。メモリＭＥＭは、アドレスデコーダＡＤＥＣ、コマンドデコーダＣＭＤＥＣ、プログラム回路ＰＲＧ、ワードデコーダＷＤＥＣ、プリチャージ回路ＰＲＥ、レギュラーセルアレイＡＲＹ０−２、冗長セルアレイＲＡＲＹ、電源制御回路ＰＳＣＮＴ、コラムデコーダＣＤＥＣ、コラムスイッチＣＳＷ、センスアンプＳＡ、データ入出力制御回路Ｉ／ＯＣおよび動作制御回路ＣＮＴＬを有している。
【００３９】
アドレスデコーダＡＤＥＣは、アドレス端子を介して供給されるアドレス信号ＡＤをデコードし、デコードにより生成されるアドレスデコード信号をワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣにそれぞれ出力する。コマンドデコーダＣＭＤＥＣは、コマンド端子を介して供給されるコマンド信号ＣＭＤをデコードし、デコードにより生成される動作制御信号を動作制御回路ＣＮＴＬに出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号、ライトイネーブル信号およびアウトプットイネーブル信号等のメモリＭＥＭに書き込み動作および読み出し動作を実行させるための制御信号である。
【００４０】
プログラム回路ＰＲＧは、ヒューズ回路ＦＵＳＥおよびヒューズデコーダＦＤＥＣを有している。ヒューズ回路ＦＵＳＥは、２つのヒューズを有しており、ヒューズのプログラム状態応じてヒューズ信号ＦＳ０−１を出力する。ヒューズ信号ＦＳ０−１の論理値は、不良のレギュラーセルアレイＡＲＹ（ＡＲＹ０−２のいずれか）を示し、または不良が存在しないことを示す。ヒューズデコーダＦＤＥＣは、ヒューズ信号ＦＳ０−１に応じて冗長信号ＲＥＤ０−３のいずれかを活性化する。冗長信号ＲＥＤ０−３の末尾の数字は、セルアレイＡＲＹ０−３の番号をそれぞれ示す。冗長信号ＲＥＤ０−３のいずれかの活性化により、対応するセルアレイＡＲＹ０−２、ＲＡＲＹの使用が禁止される。プログラム回路ＰＲＧの動作（信号ＦＳ０−１、ＲＥＤ０−３の論理）は、図５で説明する。
【００４１】
ワードデコーダＷＤＥＣは、読み出し動作時および書き込み動作時に、アドレスデコーダＡＤＥＣからのアドレスデコード信号（ロウアドレス）に応じてワード線ＷＬ（図４）のいずれかを低レベル電圧から高レベル電圧に活性化する。ワード線ＷＬの低レベル電圧は、接地電圧ＶＳＳ（０Ｖ；非選択レベル）であり、ワード線ＷＬの高レベル電圧（選択レベル）は、電源電圧ＶＤＤ（例えば、１．２Ｖ）である。接地電圧ＶＳＳおよび電源電圧ＶＤＤは、図示しない外部電源端子および外部接地端子を介してメモリＭＥＭの外部から供給される。ワード線ＷＬは、例えば、セルアレイＡＲＹ０−２、ＲＡＲＹに共通に配線される。レギュラーセルアレイＡＲＹ０−２および冗長セルアレイＲＡＲＹは、互いに同じ回路構成である。各セルアレイＡＲＹ０−２は、マトリックス状に配置された複数のレギュラーメモリセルＭＣを有している。各セルアレイＡＲＹ０−２のメモリセルＭＣは、共通の仮想接地線ＶＶＳＳ（ＶＶＳＳ０−２のいずれか）に接続されている。冗長セルアレイＲＡＲＹは、マトリックス状に配置された複数の冗長メモリセルＲＭＣを有している。冗長メモリセルＲＭＣは、共通の仮想接地線ＶＶＳＳ３に接続されている。
【００４２】
プリチャージ回路ＰＲＥは、セルアレイＡＲＹ０−２またはＲＡＲＹが読み出し動作または書き込み動作を実行しないときに（すなわち、スタンバイ期間）、ビット線ＢＬ、／ＢＬをプリチャージ電圧に設定する。プリチャージ電圧は、例えば、電源電圧ＶＤＤである。
【００４３】
電源制御回路ＰＳＣＮＴは、セルアレイＡＲＹ０−２、ＲＡＲＹにそれぞれ対応するサブ制御回路ＳＵＢＣＮＴを有している。各サブ制御回路ＳＵＢＣＮＴは、仮想接地線ＶＶＳＳ０−３のいずれかと、接地線ＶＳＳに接続されている。サブ制御回路ＳＵＢＣＮＴの詳細は、図４に示す。
【００４４】
コラムデコーダＣＤＥＣは、読み出し動作時および書き込み動作時に、アドレスデコーダＡＤＥＣからのアドレスデコード信号（コラムアドレス）に応じてコラムスイッチＣＳＷをオンするためのコラム選択信号を低論理レベルから高論理レベルに活性化する。コラム選択信号により、アドレス信号ＡＤにより選択されるレギュラーセルアレイＡＲＹ（ＡＲＹ０−２のいずれか）内の所定数のビット線対ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷがオンし、メモリセルＭＣに対してデータが入力または出力される。なお、レギュラーセルアレイＡＲＹ０−２のいずれかに不良が存在するとき、コラムデコーダＣＤＥＣは、冗長信号ＲＥＤ０−３に応じて、不良のレギュラーセルアレイＡＲＹの代わりに冗長セルアレイＲＡＲＹを選択する。
【００４５】
ビット線対ＢＬ、／ＢＬの上記所定数は、例えば、データ端子Ｉ／Ｏの数に等しい。例えば、データ端子Ｉ／Ｏの数は、３２個であり、各レギュラーセルアレイＡＲＹ０−２および冗長セルアレイＲＡＲＹは、３２個のビット線対ＢＬ、／ＢＬを有する８個のコラム領域（図示せず）で構成されている。読み出し動作または書き込み動作において、コラムデコーダＣＤＥＣは、コラム領域のいずれかを選択するためのコラム選択信号を出力する。コラム選択信号に応じてビット線対ＢＬ、／ＢＬに対応する６４個のコラムスイッチＣＳＷがオンする。そして、オンしたコラムスイッチＣＳＷに接続された３２個のレギュラーメモリセルＭＣまたは冗長メモリセルＲＭＣからデータが読み出され、あるいは、これ等メモリセルＭＣ、ＲＭＣにデータが書き込まれる。
【００４６】
コラムスイッチＣＳＷは、ビット線ＢＬ、／ＢＬにそれぞれ接続されている。コラムスイッチＣＳＷは、コラム選択信号に応じてオンし、ビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。センスアンプＳＡは、コラムスイッチＣＳＷを介してビット線ＢＬ、／ＢＬから伝達される読み出しデータ信号の信号量を増幅する。センスアンプＳＡの数は、例えば、データ端子Ｉ／Ｏの数に等しい。
【００４７】
データ入出力制御回路Ｉ／ＯＣは、読み出し動作時にビット線ＢＬ、／ＢＬおよびコラムスイッチＣＳＷを介してメモリセルＭＣまたはＲＭＣから出力される読み出しデータ信号をデータ端子Ｉ／Ｏに出力する。また、データ入出力制御回路Ｉ／ＯＣは、書き込み動作時にデータ端子Ｉ／Ｏで受ける書き込みデータ信号を、コラムスイッチＣＳＷを介してメモリセルＭＣまたはＲＭＣに出力する。動作制御回路ＣＮＴＬは、コマンド信号ＣＭＤのデコードにより生成される動作制御信号に応じて、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプＳＡおよびデータ入出力制御回路Ｉ／ＯＣの動作を制御する制御信号（タイミング信号）を出力する。
【００４８】
図４は、図３に示したセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。セルアレイＡＲＹ０−２、ＲＡＲＹは、接続される仮想接地線ＶＶＳＳ０−３が異なることを除き、互いに同じ回路構成である。セルアレイＡＲＹ０−２、ＲＡＲＹに接続されるサブ制御回路ＳＵＢＣＮＴは、接続される仮想接地線ＶＶＳＳ０−３および受ける冗長信号ＲＥＤ０−３が異なることを除き、互いに同じ回路である。
【００４９】
セルアレイＡＲＹ０（またはＡＲＹ１−２、ＲＡＲＹ）では、ワード線ＷＬは、図の横方向に配列されるメモリセルＭＣ（またはＲＭＣ）に接続され、ビット線対ＢＬ、／ＢＬは、図の縦方向に配列されるメモリセルＭＣ（またはＲＭＣ）に接続されている。なお、図では、縦方向に配列されるメモリセルＭＣ、ＲＭＣの記載を省略している。各メモリセルＭＣ、ＲＭＣは、一対のＣＭＯＳインバータ（反転回路）で構成され、相補の記憶ノードＮＤ１、ＮＤ２を有するラッチＬＴと、記憶ノードＮＤ１、ＮＤ２にソース・ドレインの一方が接続された一対のトランスファスイッチＴ１、Ｔ２（ｎＭＯＳトランジスタ）とを有する。すなわち、レギュラーメモリセルＭＣと冗長メモリセルＲＭＣの構造は、互いに同じである。
【００５０】
出力がノードＮＤ１に接続されたＣＭＯＳインバータは、負荷トランジスタＬ１（ｐＭＯＳトランジスタ）および駆動トランジスタＤ１（ｎＭＯＳトランジスタ）で構成される。出力がノードＮＤ２に接続されたＣＭＯＳインバータは、負荷トランジスタＬ２（ｐＭＯＳトランジスタ）および駆動トランジスタＤ２（ｎＭＯＳトランジスタ）で構成される。すなわち、メモリセルＭＣ、ＲＭＣは、６トランジスタタイプのスタティックメモリセルである。レギュラーメモリセルＭＣの負荷トランジスタＬ１、Ｌ２のソース（電源端子）は、図中に黒い四角印で示した第２端子を介して電源線ＶＤＤに直接接続されている。レギュラーメモリセルＭＣの駆動トランジスタＤ１、Ｄ２のソース（接地端子）は、図中に黒い四角印で示した第１端子を介して仮想接地線ＶＶＳＳ０（またはＶＶＳＳ−２；以下ＶＶＳＳとも称する）に接続されている。同様に、冗長メモリセルＲＭＣの負荷トランジスタＬ１、Ｌ２のソース（電源端子）は、図中に黒い四角印で示した第４端子を介して電源線ＶＤＤに直接接続されている。冗長メモリセルＲＭＣの駆動トランジスタＤ１、Ｄ２のソース（接地端子）は、図中に黒い四角印で示した第３端子を介して仮想接地線ＶＶＳＳ３（以下ＶＶＳＳとも称する）に接続されている。
【００５１】
サブ制御回路ＳＵＢＣＮＴは、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）と接地線ＶＳＳの間に並列に配置されたｎＭＯＳトランジスタＮＭ１、ＮＭ２と、ｎＭＯＳトランジスタＮＭ１のゲートに接続されたインバータＩＮＶとを有している。インバータＩＮＶは、冗長信号ＲＥＤ０（またはＲＥＤ１−３；以下ＲＥＤとも称する）の論理を反転して冗長信号／ＲＥＤ０（または／ＲＥＤ１−３；以下／ＲＥＤとも称する）を出力する。ｎＭＯＳトランジスタＮＭ２は、ドレインとゲートが互いに接続されている。なお、実際の回路では、仮想接地線ＶＶＳＳの電源抵抗を下げるために、多数のｎＭＯＳトランジスタＮＭ１−２が、サブ制御回路ＳＵＢＣＮＴ内に配置される。
【００５２】
サブ制御回路ＳＵＢＣＮＴは、低論理レベルの冗長信号ＲＥＤを受けているときに、ｎＭＯＳトランジスタＮＭ１をオンし、仮想接地線ＶＶＳＳを接地線ＶＳＳに接続する。サブ制御回路ＳＵＢＣＮＴは、高論理レベルの冗長信号ＲＥＤを受けているときに、ｎＭＯＳトランジスタＮＭ１をオフする。このとき、ｎＭＯＳトランジスタＮＭ２は、ｎＭＯＳダイオードとして機能し、仮想接地線ＶＶＳＳは、接地電圧ＶＳＳより所定値だけ高い電圧に設定される。ここで、所定値（図６に示すα）は、ｎＭＯＳトランジスタＮＭ２の閾値電圧に等しく、例えば、０．５Ｖである。
【００５３】
図５は、図２に示したプログラム回路ＰＲＧの動作を示している。図中の丸印は、ヒューズ回路ＦＵＳＥのヒューズ（ＦＳ０、ＦＳ１）がプログラムされていないことを示す（未溶断）。図中のＸ印は、ヒューズ回路ＦＵＳＥのヒューズがプログラムされていることを示す（溶断）。ヒューズ回路ＦＵＳＥは、ヒューズがプログラムされていないときに高論理レベルＨのヒューズ信号ＦＳ０（またはＦＳ１）を出力し、ヒューズがプログラムされているときに低論理レベルＬのヒューズ信号ＦＳ０（またはＦＳ１）を出力する。
【００５４】
ヒューズ信号ＦＳ１−０の論理により示される２ビットの値は、不良のレギュラーセルアレイＡＲＹ０−２を示している。但し、ヒューズ信号ＦＳ１−０の”３”（Ｈ、Ｈ）は、不良のセルアレイＡＲＹ０−２が存在しないことを示す。このとき、冗長セルアレイＲＡＲＹが擬似的に不良のセルアレイとして扱われる。
【００５５】
図３に示したヒューズデコーダＦＤＥＣは、ヒューズ信号ＦＳ１−０に応じて冗長信号ＲＥＤ０−３のいずれかを高論理レベルＨに設定し、残りの冗長信号ＲＥＤを低論理レベルＬに設定する。冗長信号ＲＥＤ０−３の末尾の数字は、不良のセルアレイＡＲＹ０−２、ＲＡＲＹの番号を示している。例えば、冗長信号ＲＥＤ３が高論理レベルＨのとき、冗長セルアレイＲＡＲＹが、擬似的に不良のセルアレイＢＡＤＡＲＹとして扱われ、使用が禁止される。冗長信号ＲＥＤ２が高論理レベルＨのとき、レギュラーセルアレイＡＲＹ２が不良のセルアレイＢＡＤＡＲＹとして扱われ、使用が禁止される。
【００５６】
なお、冗長信号ＲＥＤ０−３は、不良のレギュラーセルアレイＡＲＹを冗長セルアレイＲＡＲＹに置き換えるためにコラムデコーダＣＤＥＣに供給される。例えば、コラムデコーダＣＤＥＣは、高論理レベルＨの冗長信号ＲＥＤ０を受けたとき、レギュラーセルアレイＡＲＹ０に接続されたコラムスイッチＣＳＷの使用を禁止し、冗長セルアレイＲＡＲＹのコラムスイッチＣＳＷを使用する。これにより、レギュラーセルアレイＡＲＹ０の代わりに、冗長セルアレイＲＡＲＹが動作する。すなわち、レギュラーセルアレイＡＲＹ０は、冗長セルアレイＲＡＲＹに置き換えられる。同様に、コラムデコーダＣＤＥＣは、高論理レベルＨの冗長信号ＲＥＤ１（またはＲＥＤ２）を受けたときに、レギュラーセルアレイＡＲＹ１（またはＡＲＹ２）に接続されたコラムスイッチＣＳＷの使用を禁止し、冗長セルアレイＲＡＲＹのコラムスイッチＣＳＷを使用する。さらに、コラムデコーダＣＤＥＣは、高論理レベルＨの冗長信号ＲＥＤ３を受けたとき、不良のレギュラーセルアレイＡＲＹが存在しないと判定し、冗長セルアレイＲＡＲＹに接続されたコラムスイッチＣＳＷの使用を禁止する。
【００５７】
図６は、第３の実施形態の動作を示している。図中の丸印は、セルアレイＡＲＹまたはＲＡＲＹに不良が存在しないことを示す。図中の三角印は、冗長セルアレイＲＡＲＹが擬似的に不良のセルアレイとして扱われることを示す。図中の×印は、不良のレギュラーセルアレイＡＲＹを示す。
【００５８】
レギュラーセルアレイＡＲＹに不良が存在しないとき（非冗長時）、冗長信号ＲＥＤ３が高論理レベルＨに設定される。このとき、図４に示した電源制御回路ＰＳＣＮＴでは、レギュラーセルアレイＡＲＹ０−２に対応するｎＭＯＳトランジスタＮＭ１がオンし、冗長セルアレイＲＡＲＹに対応するｎＭＯＳトランジスタＮＭ１がオフする。これにより、仮想接地線ＶＶＳＳ０−２は、接地電圧ＶＳＳ（第１電源電圧）に設定され、仮想接地線ＶＶＳＳ３は、電圧ＶＳＳ＋α（第２電源電圧）に設定される。ここで、αは、ｎＭＯＳトランジスタＮＭ２の閾値電圧を示す。
【００５９】
使用しない冗長セルアレイＲＡＲＹに供給される接地電圧を高くすることで、冗長セルアレイＲＡＲＹの冗長メモリセルＲＭＣに供給される電源電圧ＶＤＤ（第３電源電圧）と接地電圧の差は小さくなる。例えば、電源電圧ＶＤＤが１．２Ｖ、ｎＭＯＳトランジスタＮＭ２の閾値電圧が０．５Ｖのとき、上記差は、０．７Ｖになる。これにより、冗長メモリセルＲＭＣの負荷トランジスタＬ１と駆動トランジスタＤ１を介して、電源線ＶＤＤから接地線ＶＳＳに流れるリーク電流（電源電流）を削減できる。
【００６０】
さらに、接地電圧を高くすることで、図４に示したメモリセルＲＭＣの記憶ノードＮＤ１、ＮＤ２の電圧は、接地電圧ＶＳＳ（０Ｖ）より高くなる。これにより、ワード線ＷＬの非選択レベル（０Ｖ）の電圧は、記憶ノードＮＤ１−２の電圧に対して負の値になる。したがって、冗長メモリセルＲＭＣがアクセスされないスタンバイ期間に、ビット線ＢＬ（または／ＢＬ）からトランスファスイッチＴ１（またはＴ２）およびノードＮＤ１（またはＮＤ２）を介して接地線ＶＳＳに流れるリーク電流（電源電流）を削減できる。
【００６１】
一方、例えば、レギュラーセルアレイＡＲＹ１に不良が存在するとき（冗長時）、レギュラーセルアレイＡＲＹ１の代わりに冗長セルアレイＲＡＲＹを使用するために、冗長信号ＲＥＤ１が高論理レベルＨに設定される。このとき、電源制御回路ＰＳＣＮＴでは、レギュラーセルアレイＡＲＹ０、２および冗長セルアレイＲＡＲＹに対応するｎＭＯＳトランジスタＮＭ１がオンし、レギュラーセルアレイＡＲＹ１に対応するｎＭＯＳトランジスタＮＭ１がオフする。これにより、仮想接地線ＶＶＳＳ０、２、３は、接地電圧ＶＳＳに設定され、仮想接地線ＶＶＳＳ１は、電圧ＶＳＳ＋αに設定される。したがって、上述した非冗長時と同様に、不良のレギュラーセルアレイＡＲＹ１のリーク電流（電源電流）を削減できる。この結果、メモリＭＥＭの消費電流（特に、スタンバイ電流）を削減できる。
【００６２】
以上、第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、サブ制御回路ＳＵＢＣＮＴをｎＭＯＳトランジスタＮＭ１−２で構成することにより、仮想接地線ＶＶＳＳ０−３に供給する２種類の接地電圧を、接地電圧ＶＳＳのみを用いて生成できる。第２電源電圧（ＶＳＳ＋α）がサブ制御回路ＳＵＢＣＮＴ内で生成できるため、メモリＭＥＭは、第２電源電圧を外部から受ける必要がない。この結果、メモリＭＥＭが搭載されるシステムを簡易に設計できる。特に、システムの電源の設計を簡易にできる。
【００６３】
図７は、本発明の第４の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴは、仮想電源線ＶＶＤＤ０−３に接続されている。すなわち、図８に示すように、各レギュラーメモリセルＭＣの電源端子（第１端子）は、仮想電源線ＶＶＤＤ０−２を介して電源線ＶＤＤに接続され、各レギュラーメモリセルＭＣの接地端子(第２端子）は、接地線ＶＳＳに直接接続されている。冗長メモリセルＲＭＣの電源端子（第３端子）は、仮想電源線ＶＶＤＤ３を介して電源線ＶＤＤに接続され、冗長メモリセルＲＭＣの接地端子(第４端子）は、接地線ＶＳＳに直接接続されている。その他の構成は、第３の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、スタティックＲＡＭ（以下、ＳＲＡＭと称する）である。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。
【００６４】
図８は、図７に示したセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第３の実施形態（図４）と同じ要素については、詳細な説明は省略する。セルアレイＡＲＹ０−２、ＲＡＲＹは、接続される仮想電源線ＶＶＤＤ０−３が異なることを除き、互いに同じ回路構成である。すなわち、各メモリセルＭＣ、ＲＭＣの電源端子（第１端子または第３端子）は、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）に接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第２端子または第４端子）は、接地線ＶＳＳに直接接続されている。また、この実施形態では、レギュラーセルアレイＡＲＹ０−２、および冗長セルアレイＲＡＲＹに接続されるサブ制御回路ＳＵＢＣＮＴは、冗長信号ＲＥＤ０−３に応じて、電源線ＶＤＤと仮想電源線ＶＶＤＤ０−３の接続をそれぞれ制御する。サブ制御回路ＳＵＢＣＮＴは、接続される仮想電源線ＶＶＤＤ０−３および受ける冗長信号ＲＥＤ０−３が異なることを除き、互いに同じ回路である。セルアレイＡＲＹ０−２、ＲＡＲＹの構造およびメモリセルＭＣ、ＲＭＣの構造は、第１の実施形態と同じである。
【００６５】
サブ制御回路ＳＵＢＣＮＴは、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）と電源線ＶＤＤの間に並列に配置されたｐＭＯＳトランジスタＰＭ１、ＰＭ２を有している。ｐＭＯＳトランジスタＰＭ１のゲートは、冗長信号ＲＥＤ０（またはＲＥＤ１−３）を受けている。ｐＭＯＳトランジスタＰＭ２は、ドレインとゲートが互いに接続されている。なお、実際の回路では、仮想電源線ＶＶＤＤの電源抵抗を下げるために、多数のｐＭＯＳトランジスタＰＭ１−２が、サブ制御回路ＳＵＢＣＮＴ内に配置される。
【００６６】
サブ制御回路ＳＵＢＣＮＴは、低論理レベルの冗長信号ＲＥＤを受けているときに、ｐＭＯＳトランジスタＰＭ１をオンし、仮想電源線ＶＶＤＤを電源線ＶＤＤに接続する。サブ制御回路ＳＵＢＣＮＴは、高論理レベルの冗長信号ＲＥＤを受けているときに、ｐＭＯＳトランジスタＰＭ１をオフする。このとき、ｐＭＯＳトランジスタＰＭ２は、ｐＭＯＳダイオードとして機能し、仮想電源線ＶＶＤＤは、電源線ＶＤＤより所定値だけ低い電圧に設定される。ここで、所定値（図９に示すα）は、ｐＭＯＳトランジスタＰＭ２の閾値電圧（例えば、−０．５Ｖ）の絶対値に等しく、例えば、０．５Ｖである。
【００６７】
図９は、第４の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。図６と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。
【００６８】
この実施形態では、レギュラーセルアレイＡＲＹに不良が存在しない非冗長時に、レギュラーセルアレイＡＲＹ０−２に対応するｐＭＯＳトランジスタＰＭ１がオンし、冗長セルアレイＲＡＲＹに対応するｐＭＯＳトランジスタＰＭ１がオフする。これにより、仮想電源線ＶＶＤＤ０−２は、電源電圧ＶＤＤ（第１電源電圧）に設定され、仮想電源線ＶＶＤＤ３は、電圧ＶＤＤ−α（第２電源電圧）に設定される。
【００６９】
使用しない冗長セルアレイＲＡＲＹに供給される電源電圧を低くすることで、冗長セルアレイＲＡＲＹの冗長メモリセルＲＭＣに供給される電源電圧と接地電圧ＶＳＳ（第３電源電圧）の差は小さくなる。例えば、電源電圧が１．２Ｖ、ｐＭＯＳトランジスタＰＭ２の閾値電圧が−０．５Ｖのとき、仮想電源線ＶＶＤＤ３は０．７Ｖになり、上記差は、０．７Ｖになる。これにより、第３の実施形態と同様に、冗長メモリセルＲＭＣを介して、電源線ＶＤＤから接地線ＶＳＳに流れるリーク電流（電源電流）を削減できる。
【００７０】
一方、例えば、レギュラーセルアレイＡＲＹ１に不良が存在するとき、冗長信号ＲＥＤ１が高論理レベルＨに設定される。このとき、電源制御回路ＰＳＣＮＴでは、レギュラーセルアレイＡＲＹ０、２および冗長セルアレイＲＡＲＹに対応するｐＭＯＳトランジスタＰＭ１がオンし、レギュラーセルアレイＡＲＹ１に対応するｐＭＯＳトランジスタＰＭ１がオフする。これにより、仮想電源線ＶＶＤＤ０、２、３は、電源電圧ＶＤＤに設定され、仮想電源線ＶＶＤＤ１は、電圧ＶＤＤ−αに設定される。したがって、上述した非冗長時と同様に、不良のレギュラーセルアレイＡＲＹ１のリーク電流（電源電流）を削減できる。この結果、メモリＭＥＭの消費電流（特に、スタンバイ電流）を削減できる。
【００７１】
以上、第４の実施形態においても、第１および第３の実施形態と同様の効果を得ることができる。すなわち、サブ制御回路ＳＵＢＣＮＴをｐＭＯＳトランジスタＰＭ１−２で構成することにより、仮想電源線ＶＶＤＤ０−３に供給する２種類の電源電圧を、電源電圧ＶＤＤのみを用いて生成できる。したがって、簡易な回路で消費電流を削減できる。
【００７２】
図１０は、本発明の第５の実施形態を示している。第１、第２および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴは、冗長信号ＲＥＤ０−３とともに、外部端子に供給されるスリープ信号ＳＬＰを受けて動作する。その他の構成は、第３の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。スリープ信号ＳＬＰは、システムＬＳＩに搭載される機能ブロックの消費電力を下げるために使用されてもよい。
【００７３】
メモリＭＥＭをアクセスするコントローラは、セルアレイＡＲＹまたはＲＡＲＹのアクセスが許可される通常動作モードＮＲＭＬ中に、スリープ信号ＳＬＰを低論理レベルに設定し、メセルアレイＡＲＹまたはＲＡＲＹのアクセスが禁止されるスリープモードＳＬＥＥＰ（図１２）中に、スリープ信号ＳＬＰを高論理レベルに設定する。メモリＭＥＭは、高論理レベルのスリープ信号ＳＬＰを受けている間、消費電力が少ないスリープモードＳＬＥＥＰにエントリする。スリープモードＳＬＥＥＰは、スタンバイモードの一種である。
【００７４】
図１１は、図１０に示したセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第３の実施形態（図４）と同じ要素については、詳細な説明は省略する。セルアレイＡＲＹ０−２、ＲＡＲＹの構造およびメモリセルＭＣ、ＲＭＣの構造は、第１の実施形態と同じである。セルアレイＡＲＹ０−２、ＲＡＲＹに接続されるサブ制御回路ＳＵＢＣＮＴは、接続される仮想接地線ＶＶＳＳ０−３および受ける冗長信号ＲＥＤ０−３が異なることを除き、互いに同じ回路である。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００７５】
サブ制御回路ＳＵＢＣＮＴは、第３の実施形態のサブ制御回路ＳＵＢＣＮＴにＮＯＲゲートを追加して構成されている。ＮＯＲゲートは、冗長信号ＲＥＤ０（またはＲＥＤ１−３）とスリープ信号ＳＬＰのいずれかが高論理レベルのときに、制御信号ＮＤＡ０（またはＮＤＡ１−３）を低論理レベルに設定する。すなわち、この実施形態では、対応するセルアレイＡＲＹ０−２のいずれかが不良のセルアレイのとき、または対応する冗長セルアレイＲＡＲＹが不良のセルアレイとして扱われるとき、またはスリープモードＳＬＥＥＰ中に、対応するｎＭＯＳトランジスタＮＭ１はオフする。そして、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）は、電圧ＶＳＳ＋αに設定される。αは、ｎＭＯＳトランジスタＮＭ２の閾値電圧に等しく、例えば、０．５Ｖである。なお、実際の回路では、仮想接地線ＶＶＳＳの電源抵抗を下げるために、多数のｎＭＯＳトランジスタＮＭ１−２が、サブ制御回路ＳＵＢＣＮＴ内に配置される。
【００７６】
図１２は、第５の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第３の実施形態（図６）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。
【００７７】
この実施形態では、第３の実施形態の動作（図６）にスリープモードＳＬＥＥＰの動作が追加される。スリープ信号ＳＬＰが低論理レベルＬの期間の動作（すなわち、通常動作モードＮＲＭＬの動作）は、図６の冗長信号／ＲＥＤ０−３が制御信号ＮＤＡ０−３に置き換えられることを除き、第３の実施形態と同じである。すなわち、通常動作モードＮＲＭＬ中、アクセスされるセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣの電源端子（第２端子または第４端子）および接地端子（第１端子または第２端子）に、電源電圧ＶＤＤ（第３電源電圧）および接地電圧ＶＳＳ（第１電源電圧）がそれぞれ供給される。通常動作モードＮＲＭＬ中、制御信号ＮＤＡ０−３の論理は、冗長信号／ＲＥＤ０−３の論理と同じである。
【００７８】
スリープモードＳＬＥＥＰ中（ＳＬＰ＝Ｈ）、全ての制御信号ＮＤＡ０−３は、低論理レベルＬに設定される。このため、冗長信号ＲＥＤ０−３の論理に関わりなく、全てのセルアレイＡＲＹ０−２、ＲＡＲＹの仮想接地線ＶＶＳＳ０−３は、電圧ＶＳＳ＋α（第２電源電圧）に設定される。これにより、全てのセルアレイＡＲＹ０−２、ＲＡＲＹのメモリセルＭＣ、ＲＭＣの電源端子および接地端子にそれぞれ供給される電源電圧ＶＤＤと接地電圧の差は小さくなり、リーク電流（電源電流）は削減される。
【００７９】
以上、第５の実施形態においても、第１、第２および第３の実施形態と同様の効果を得ることができる。すなわち、スリープモードＳＬＥＥＰを有するメモリＭＥＭにおいて、スリープモードＳＬＥＥＰ中の消費電流（スタンバイ電流）を削減できる。さらに、冗長信号ＲＥＤ０−３による仮想接地線ＶＶＳＳ０−３の電源電圧の切り替えと、スリープ信号ＳＬＰによる仮想接地線ＶＶＳＳ０−３の電源電圧の切り替えとを、共通の電源制御回路ＰＳＣＮＴにより制御できる。この結果、メモリＭＥＭの回路規模を削減でき、メモリＭＥＭのチップサイズを削減できる。
【００８０】
図１３は、本発明の第６の実施形態を示している。第１−第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴは、冗長信号ＲＥＤ０−３とともに、外部端子に供給されるスリープ信号ＳＬＰを受けて動作する。その他の構成は、第４の実施形態と同じである。すなわち、電源制御回路ＰＳＣＮＴは、仮想電源線ＶＶＤＤ０−３に接続されている。また、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。スリープ信号ＳＬＰは、システムＬＳＩに搭載される機能ブロックの消費電力を下げるために使用されてもよい。
【００８１】
メモリＭＥＭをアクセスするコントローラは、セルアレイＡＲＹまたはＲＡＲＹのアクセスが許可される通常動作モードＮＲＭＬ中に、スリープ信号ＳＬＰを低論理レベルに設定し、セルアレイＡＲＹまたはＲＡＲＹのアクセスが禁止されるスリープモードＳＬＥＥＰ中に、スリープ信号ＳＬＰを高論理レベルに設定する。メモリＭＥＭは、高論理レベルのスリープ信号ＳＬＰを受けている間、消費電力が少ないスリープモードＳＬＥＥＰにエントリする。
【００８２】
図１４は、図１３に示したセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第３および第４の実施形態（図４および図８）と同じ要素については、詳細な説明は省略する。セルアレイＡＲＹ０−２、ＲＡＲＹは、接続される仮想電源線ＶＶＤＤ０−３が異なることを除き、互いに同じ回路構成である。すなわち、各メモリセルＭＣ、ＲＭＣの電源端子（第１端子、第３端子）は、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）に接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第２端子、第４端子）は、接地線ＶＳＳに直接接続されている。サブ制御回路ＳＵＢＣＮＴは、接続される仮想電源線ＶＶＤＤ０−３および受ける冗長信号ＲＥＤ０−３が異なることを除き、互いに同じ回路である。セルアレイＡＲＹ０−２、ＲＡＲＹの構造およびメモリセルＭＣ、ＲＭＣの構造は、第１の実施形態と同じである。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００８３】
サブ制御回路ＳＵＢＣＮＴは、第４の実施形態のサブ制御回路ＳＵＢＣＮＴにＯＲ回路を追加して構成されている。ＯＲ回路は、ＮＡＮＤゲートと、ＮＡＮＤゲートの入力にそれぞれ接続されるインバータＩＮＶにより構成される。
【００８４】
ＯＲ回路は、冗長信号ＲＥＤ０（またはＲＥＤ１−３）とスリープ信号ＳＬＰのいずれかが高論理レベルのときに、制御信号ＮＤＡ０（またはＮＤＡ１−３）を高論理レベルに設定する。すなわち、この実施形態では、対応するセルアレイＡＲＹ０−２のいずれかが不良のセルアレイのとき、または対応する冗長セルアレイＲＡＲＹが不良のセルアレイとして扱われるとき、またはスリープモードＳＬＥＥＰ中に、ｐＭＯＳトランジスタＰＭ１はオフする。そして、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）は、電圧ＶＳＳ−αに設定される。αは、ｐＭＯＳトランジスタＰＭ２の閾値電圧の絶対値に等しく、例えば、０．５Ｖである。なお、実際の回路では、仮想接地線ＶＶＳＳの電源抵抗を下げるために、多数のｐＭＯＳトランジスタＰＭ１−２が、サブ制御回路ＳＵＢＣＮＴ内に配置される。
【００８５】
図１５は、第６の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第４の実施形態（図９）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。
【００８６】
この実施形態では、第４の実施形態の動作（図９）にスリープモードＳＬＥＥＰの動作が追加される。スリープ信号ＳＬＰが低論理レベルＬの期間の動作（すなわち、通常動作モードＮＲＭＬの動作）は、第４の実施形態と同じである。すなわち、通常動作モードＮＲＭＬ中、アクセスされるセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣの電源端子（第２端子または第４端子）および接地端子（第１端子または第２端子）に、電源電圧ＶＤＤ（第１電源電圧）および接地電圧ＶＳＳ（第３電源電圧）がそれぞれ供給される。アクセスが禁止されるセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣの電源端子および接地端子に、電源電圧ＶＤＤ−α（第２電源電圧）および接地電圧ＶＳＳ（第３電源電圧）がそれぞれ供給される。通常動作モードＮＲＭＬ中、制御信号ＮＤＡ０−３の論理は、冗長信号／ＲＥＤ０−３の反転論理である。
【００８７】
スリープモードＳＬＥＥＰ中（ＳＬＰＰ＝Ｈ）、全ての制御信号ＮＤＡ０−３は、高論理レベルＨに設定される。このため、冗長信号ＲＥＤ０−３の論理に関わりなく、全てのセルアレイＡＲＹ０−２、ＲＡＲＹの仮想電源線ＶＶＤＤ０−３は、電圧ＶＤＤ−α（第２電源電圧）に設定される。これにより、全てのセルアレイＡＲＹ０−２、ＲＡＲＹのメモリセルＭＣ、ＲＭＣに供給される電源電圧と接地電圧の差は小さくなり、リーク電流（電源電流）は削減される。以上、第６の実施形態においても、第１−第５の実施形態と同様の効果を得ることができる。
【００８８】
図１６は、本発明の第７の実施形態におけるセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴのサブ制御回路ＳＵＢＣＮＴが、第３の実施形態（図４）と相違している。その他の構成は、第３の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００８９】
各メモリセルＭＣ、ＲＭＣの電源端子（第２端子、第４端子）は、電源線ＶＤＤに直接接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第１端子、第３端子）は、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）に接続されている。サブ制御回路ＳＵＢＣＮＴは、第３の実施形態のサブ制御回路ＳＵＢＣＮＴ（図４）からｎＭＯＳトランジスタＮＭ２を削除して構成されている。この実施形態では、冗長信号ＲＥＤ０（またはＲＥＤ１−３）が低論理レベルのとき、ｎＭＯＳトランジスタＮＭ１はオフする。これにより、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）はオープン状態（フローティング状態）になる。
【００９０】
図１７は、第７の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第３の実施形態（図６）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。図１７と図６の違いは、図６における仮想接地線ＶＶＳＳ３、ＶＶＳＳ１が、電圧ＶＳＳ＋αではなく、オープンＯＰＥＮになる点である。その他の状態は、図６と同じである。この実施形態では、使用しないセルアレイＡＲＹ（ＡＲＹ０−２、ＲＡＲＹのいずれか）のメモリセルＭＣまたはＲＭＣの接地端子をオープンにすることで、使用しないセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣに流れるリーク電流（電源電流）をほぼゼロにできる。以上、第７の実施形態においても、第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭの消費電流（特に、スタンバイ電流）を大幅に削減できる。
【００９１】
図１８は、本発明の第８の実施形態におけるセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第１、第３および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴのサブ制御回路ＳＵＢＣＮＴが、第４の実施形態（図８）と相違している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００９２】
各メモリセルＭＣ、ＲＭＣの電源端子（第１端子、第３端子）は、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）に接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第２端子、第４端子）は、接地線ＶＳＳに直接接続されている。サブ制御回路ＳＵＢＣＮＴは、第４の実施形態のサブ制御回路ＳＵＢＣＮＴ（図８）からｐＭＯＳトランジスタＰＭ２を削除して構成されている。この実施形態では、冗長信号ＲＥＤ０（またはＲＥＤ１−３）が高論理レベルのとき、ｐＭＯＳトランジスタＰＭ１はオフする。これにより、仮想電源線ＶＶＤＤ０（またはＶＤＤ１−３）はオープン状態（フローティング状態）になる。
【００９３】
図１９は、第８の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第４の実施形態（図９）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。図１９と図９の違いは、図９における仮想電源線ＶＶＤＤ３、ＶＶＤＤ１が、電圧ＶＤＤ−αではなく、オープンＯＰＥＮになる点である。その他の状態は、図９と同じである。この実施形態では、使用しないセルアレイＡＲＹ（ＡＲＹ０−２、ＲＡＲＹのいずれか）のメモリセルＭＣまたはＲＭＣの電源端子をオープンにすることで、使用しないセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣに流れるリーク電流（電源電流）をほぼゼロにできる。以上、第８の実施形態においても、第１、第３および第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭの消費電流（特に、スタンバイ電流）を大幅に削減できる。
【００９４】
図２０は、本発明の第９の実施形態におけるセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第１、第２、第３、第５および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴのサブ制御回路ＳＵＢＣＮＴが、第５の実施形態（図１１）と相違している。その他の構成は、第５の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００９５】
各メモリセルＭＣ、ＲＭＣの電源端子（第２端子、第４端子）は、電源線ＶＤＤに直接接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第１端子、第３端子）は、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）に接続されている。サブ制御回路ＳＵＢＣＮＴは、第５の実施形態のサブ制御回路ＳＵＢＣＮＴにｎＭＯＳトランジスタＮＭ３を追加して構成されている。ｎＭＯＳトランジスタＮＭ３は、ｎＭＯＳトランジスタＮＭ２のソースと接地線ＶＳＳの間に配置される。ｎＭＯＳトランジスタＮＭ３のゲートは、インバータＩＮＶを介して冗長信号ＲＥＤ０（またはＲＥＤ１−３）の反転論理／ＲＥＤ０（または／ＲＥＤ１−３）を受けている。この実施形態では、冗長信号ＲＥＤ０（またはＲＥＤ１−３）が高論理レベルのとき、ｎＭＯＳトランジスタＮＭ１、ＮＭ３はともにオフする。これにより、仮想接地線ＶＶＳＳ０（またはＶＶＳＳ１−３）はオープン状態（フローティング状態）になる。
【００９６】
図２１は、第９の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第５の実施形態（図１２）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。図２１と図１２の違いは、図１２における仮想接地線ＶＶＳＳ３、ＶＶＳＳ１が、電圧ＶＳＳ＋αではなく、オープンＯＰＥＮになる点である。その他の状態は、図１２と同じである。この実施形態では、使用しないセルアレイＡＲＹ（ＡＲＹ０−２、ＲＡＲＹのいずれか）のメモリセルＭＣまたはＲＭＣの接地端子をオープンにすることで、使用しないセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣに流れるリーク電流（電源電流）をほぼゼロにできる。以上、第９の実施形態においても、第１、第２、第３、第５および第７の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードＳＬＥＥＰを有するメモリＭＥＭにおいて、スリープモードＳＬＥＥＰ中の消費電流をさらに削減できる。
【００９７】
図２２は、本発明の第１０の実施形態におけるセルアレイＡＲＹ０−２、ＲＡＲＹおよびサブ制御回路ＳＵＢＣＮＴの詳細を示している。第１−第４、第６および第８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、電源制御回路ＰＳＣＮＴのサブ制御回路ＳＵＢＣＮＴが、第６の実施形態（図１４）と相違している。その他の構成は、第６の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。プログラム回路ＰＲＧの動作は、図５と同じである。図中の黒い四角印は、メモリセルＭＣ、ＲＭＣの電源端子を示している。
【００９８】
各メモリセルＭＣ、ＲＭＣの電源端子（第１端子、第３端子）は、仮想電源線ＶＶＤＤ０（またはＶＶＤＤ１−３）に接続され、各メモリセルＭＣ、ＲＭＣの接地端子（第２端子、第４端子）は、接地線ＶＳＳに直接接続されている。サブ制御回路ＳＵＢＣＮＴは、第６の実施形態のサブ制御回路ＳＵＢＣＮＴにｐＭＯＳトランジスタＰＭ３を追加して構成されている。ｐＭＯＳトランジスタＰＭ３は、ｐＭＯＳトランジスタＰＭ２のソースと電源線ＶＤＤの間に配置される。ｐＭＯＳトランジスタＰＭ３のゲートは、冗長信号ＲＥＤ０（またはＲＥＤ１−３）を受けている。この実施形態では、冗長信号ＲＥＤ０（またはＲＥＤ１−３）が高論理レベルのとき、ｐＭＯＳトランジスタＰＭ１、ＰＭ３はともにオフする。これにより、仮想電源線ＶＶＤＤ０（またはＶＤＤ１−３）はオープン状態（フローティング状態）になる。
【００９９】
図２３は、第１０の実施形態の動作を示している。図中の丸印等の記号の意味は、図６と同じである。第６の実施形態（図１５）と同じ動作については、詳細な説明は省略する。冗長信号ＲＥＤ０−３の論理は、第３の実施形態と同じである。図１９と図１５の違いは、図１５における仮想電源線ＶＶＤＤ３、ＶＶＤＤ１が、電圧ＶＤＤ−αではなく、オープンＯＰＥＮになる点である。その他の状態は、図１５と同じである。この実施形態では、使用しないセルアレイＡＲＹ（ＡＲＹ０−２、ＲＡＲＹのいずれか）のメモリセルＭＣまたはＲＭＣの電源端子をオープンにすることで、使用しないセルアレイＡＲＹまたはＲＡＲＹのメモリセルＭＣまたはＲＭＣに流れるリーク電流（電源電流）をほぼゼロにできる。以上、第１０の実施形態においても、第１−第４、第６および第８の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードＳＬＥＥＰを有するメモリＭＥＭにおいて、スリープモードＳＬＥＥＰ中の消費電流をさらに削減できる。
【０１００】
図２４は、本発明の第１１の実施形態を示している。第１−第３および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、スリープ信号ＳＬＰは、外部端子を介して供給されるのではなく、コマンドデコーダＣＭＤＥＣから出力される。その他の構成は、第５の実施形態（図１０、図１１）と同じである。この実施形態の動作は、図１２と同じである。
【０１０１】
コマンドデコーダＣＭＤＥＣは、第３の実施形態の機能に加えて、コマンド端子に供給されるスリープエントリコマンドおよびスリープイクジットコマンドをデコードする機能を有している。ＣＭＤＥＣは、スリープエントリコマンドを受けたときに、スリープ信号ＳＬＰを高論理レベルに設定し、スリープイクジットコマンドを受けたときに、スリープ信号ＳＬＰを低論理レベルに設定する。
【０１０２】
メモリＭＥＭをアクセスするコントローラは、セルアレイＡＲＹまたはＲＡＲＹのアクセスが許可される通常動作モードＮＲＭＬ中に、スリープエントリコマンドをメモリＭＥＭに供給し、メモリＭＥＭを消費電力が少ないスリープモードにエントリする。また、コントローラは、メモリＭＥＭのアクセスが禁止されるスリープモードＳＬＥＥＰ中に、スリープイクジットコマンドをメモリＭＥＭに供給し、メモリＭＥＭをスリープモードから通常動作モードＮＲＭＬに移行する。
【０１０３】
以上、第１１の実施形態においても、第１−第３および第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コマンド信号ＣＭＤに応じてスリープモードＳＬＥＥＰにエントリするメモリＭＥＭにおいても、消費電流（スタンバイ電流）を削減できる。また、スリープ信号ＳＬＰを受ける外部端子が不要になるため、メモリＭＥＭのチップサイズを小さくできる。
【０１０４】
なお、上述した第２−第１１の実施形態では、サブ制御回路ＳＵＢＣＮＴ内で第２電源電圧（電圧ＶＳＳ＋αまたは電圧ＶＤＤ−α）を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２電源電圧は、第１および第３電源電圧とともに、外部電源端子を介してメモリＭＥＭの外部から供給されてもよい。
【０１０５】
上述した実施形態では、本発明を６トランジスタタイプのメモリセルＭＣ、ＲＭＣを有するＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、８トランジスタタイプのメモリセルを有する２ポートＳＲＡＭに適用してもよい。
【０１０６】
上述した第１１の実施形態におけるスリープ信号ＳＬＰをコマンド信号ＣＭＤに応じて生成する手法は、第５、第６、第９および第１０の実施形態に適用可能である。この場合、スリープ信号ＳＬＰを受ける外部端子は不要になり、メモリＭＥＭのチップサイズを小さくできる。
【０１０７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１または第２電源電圧と、第３電源電圧とが供給されるレギュラーメモリセルを有するレギュラーセルアレイと、
前記第１または第２電源電圧と、前記第３電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラーセルアレイおよび前記冗長セルアレイへの前記第１または第２電源電圧の供給を制御する電源制御回路とを備え、
前記第２電源電圧と前記第３電源電圧の差は、前記第１電源電圧と前記第３電源電圧の差より小さく、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに前記第１電源電圧を供給し、前記冗長セルアレイに前記第２電源電圧を供給することを特徴とする半導体メモリ。
（付記２）
付記１に記載の半導体メモリにおいて、
前記制御回路は、前記通常動作モード中に、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイに前記第２電源電圧を供給し、前記冗長セルアレイに前記第１電源電圧を供給することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記第２電源電圧を供給し、前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第１または第２電源電圧が供給される第１端子と、第３電源電圧が供給される第２端子を有し、
前記冗長メモリセルは、前記第１または第２電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子を有し、
前記各サブ制御回路は、
ソースで前記第１電源電圧を受け、ドレインが前記第１端子および第３端子に接続され、ゲートで前記冗長信号を受ける第１トランジスタと、
ソースで前記第１電源電圧を受け、ドレインおよびゲートが、前記第１端子および第３端子に接続された第２トランジスタとを備えていることを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記レギュラーセルアレイおよび前記冗長セルアレイに前記第２電源電圧を供給することを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、前記スリープモードを示すスリープ信号または対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記第２電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第１または第２電源電圧が供給される第１端子と、第３電源電圧が供給される第２端子とを有し、
前記冗長メモリセルは、前記第１または第２電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子とを有し、
前記各サブ制御回路は、
ソースで前記第１電源電圧を受け、ドレインが前記第１端子および第３端子に接続され、ゲートで前記スリープ信号および前記冗長信号のオア論理を受ける第１トランジスタと、
ソースで前記第１電源電圧を受け、ドレインおよびゲートが、前記第１端子および第３端子に接続された第２トランジスタとを備えていることを特徴とする半導体メモリ。
（付記８）
第１電源電圧と第３電源電圧とが供給されるレギュラーメモリセルを有するレギュラーセルアレイと、
前記第１電源電圧と前記第３電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラーセルアレイおよび前記冗長セルアレイへの前記第１電源電圧の供給を制御する電源制御回路とを備え、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに前記第１電源電圧を供給し、前記冗長セルアレイへの前記第１電源電圧の供給を停止することを特徴とする半導体メモリ。
（付記９）
付記８に記載の半導体メモリにおいて、
前記電源制御回路は、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイへの前記第１電源電圧の供給を停止し、前記冗長セルアレイに前記第１電源電圧を供給する半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１電源電圧の供給を停止し、前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第１電源電圧が供給される第１端子と、第３電源電圧が供給される第２端子とを有し、
前記冗長メモリセルは、前記第１電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子とを有し、
前記各サブ制御回路は、
ソースで前記第１電源電圧を受け、ドレインが前記第１端子および第３端子に接続され、ゲートで前記冗長信号を受ける第１トランジスタを備えていることを特徴とする半導体メモリ。
（付記１２）
付記９記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記冗長セルアレイが使用されないときに、前記レギュラーセルアレイに第２電源電圧を供給し、前記冗長セルアレイへの前記第１および第２電源電圧の供給を停止し、前記冗長セルアレイが使用されるときに、前記不良のレギュラーセルアレイへの前記第１および第２電源電圧の供給を停止し、前記冗長セルアレイに前記第２電源電圧を供給し、
前記レギュラーセルアレイおよび前記冗長セルアレイは、前記第１電源電圧または第２電源電圧を前記第１端子および第３端子で受け、
前記第２電源電圧と前記第３電源電圧の差は、前記第１電源電圧と前記第３電源電圧の差より小さいことを特徴とする半導体メモリ。
（付記１３）
付記１２記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第１および第２電源電圧の供給を停止し、前記スリープモードを示すスリープ信号のみを受けたときに前記第２電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第１電源電圧を供給することを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第１電源電圧が供給される第１端子と、第３電源電圧が供給される第２端子とを有し、
前記冗長メモリセルは、前記第１電源電圧が供給される第３端子と、第３電源電圧が供給される第４端子とを有し、
前記各サブ制御回路は、
ソースで前記第１電源電圧を受け、ドレインが前記第１端子および第３端子に接続され、ゲートで前記スリープ信号および前記冗長信号のオア論理を受ける第１トランジスタと、
ドレインおよびゲートが前記第１端子および第３端子に接続された第２トランジスタと、
ソースで前記第１電源電圧を受け、ドレインが前記第２トランジスタのソースに接続され、ゲートで前記冗長信号を受ける第３トランジスタとを備えていることを特徴とする半導体メモリ。
（付記１５）
付記４、付記７および付記１４のいずれか１項記載の半導体メモリにおいて、
前記第１および第２トランジスタは、前記第１端子または前記第３端子に接続されたｎＭＯＳトランジスタであり、
前記第１電源電圧は、前記第３電源電圧より低く、
前記レギュラーセルアレイおよび前記冗長セルアレイは、前記レギュラーメモリセルおよび冗長メモリセルに接続されたワード線およびビット線を備え、
前記各レギュラーメモリセルおよび冗長メモリセルは、
前記第１および第２端子、または第３および第４端子に接続された一対の反転回路で構成されたラッチと、
ソースおよびドレインの一方および他方が前記ラッチの相補の記憶ノードの一方および前記ビット線に接続され、ゲートが前記ワード線に接続されたｎＭＯＳトランジスタで構成された一対のトランスファスイッチとを備え、
前記ワード線の非選択レベルは、前記第１電源電圧に等しいことを特徴とする半導体メモリ。
（付記１６）
付記４、付記７および付記１４のいずれか１項記載の半導体メモリにおいて、
前記第１および第２トランジスタは、前記第１端子または前記第３端子に接続されたｐＭＯＳトランジスタであることを特徴とする半導体メモリ。
（付記１７）
付記３、付記６、付記１０および付記１３のいずれか１項記載の半導体メモリにおいて、
前記不良のレギュラーセルアレイの有無に応じてプログラムされ、プログラム状態に応じて前記冗長信号を出力するプログラム回路を備えていることを特徴とする半導体メモリ。
【０１０８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１０９】
本発明は、不良のセルアレイを救済するための冗長セルアレイを有する半導体メモリに適用可能である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】本発明の第２の実施形態を示すブロック図である。
【図３】本発明の第３の実施形態を示すブロック図である。
【図４】図３に示したセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図５】図２に示したプログラム回路の動作を示す説明図である。
【図６】第３の実施形態の動作を示す説明図である。
【図７】本発明の第４の実施形態を示すブロック図である。
【図８】図７に示したセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図９】第４の実施形態の動作を示す説明図である。
【図１０】本発明の第５の実施形態を示すブロック図である。
【図１１】図１０に示したセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図１２】第５の実施形態の動作を示す説明図である。
【図１３】本発明の第６の実施形態を示すブロック図である。
【図１４】図１３に示したセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図１５】第６の実施形態の動作を示す説明図である。
【図１６】第７の実施形態のセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図１７】第７の実施形態の動作を示す説明図である。
【図１８】第８の実施形態のセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図１９】第８の実施形態の動作を示す説明図である。
【図２０】第９の実施形態のセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図２１】第９の実施形態の動作を示す説明図である。
【図２２】第１０の実施形態のセルアレイおよびサブ制御回路の詳細を示す回路図である。
【図２３】第１０の実施形態の動作を示す説明図である。
【図２４】本発明の第１１の実施形態を示すブロック図である。
【符号の説明】
【０１１１】
ＡＤＥＣ‥アドレスデコーダ；ＡＲＹ、ＡＲＹ０−２‥レギュラーセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＥＣ‥コマンドデコーダ；ＣＮＴＬ‥動作制御回路；ＣＳＷ‥コラムスイッチ；Ｉ／ＯＣ‥データ入出力制御回路；ＭＥＭ‥半導体メモリ；ＭＣ‥レギュラーメモリセル；ＰＲＥ‥プリチャージ回路；ＰＲＧ‥プログラム回路；ＰＳ１‥第１電源電圧；ＰＳ２‥第２電源電圧；ＰＳ３‥第３電源電圧；ＰＳＣＮＴ‥電源制御回路；ＲＡＲＹ‥冗長セルアレイ；ＲＥＤ０−３、ＲＥＤａ、ＲＥＤｂ‥冗長信号；ＲＭＣ‥冗長メモリセル；ＳＡ‥センスアンプ；ＳＬＰ‥スリープ信号；ＳＵＢＣＮＴ‥サブ制御回路；ＷＤＥＣ‥ワードデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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