(57)【特許請求の範囲】
【請求項１】
基準発振器と位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器、チャージポンプ、ループフィルタ、リング発振器および分周器を備えており、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されており、前記リング発振器は２つの遅延セル増幅器を有する対称型の遅延セル発振器であり、前記２つの遅延セル増幅器はＩ出力信号とＱ出力信号を発生させるための二重出力段を含むものである形式の高周波発振器において、
前記リング発振器のＩ出力信号とＱ出力信号の間の位相制御のためにＩ出力信号とＱ出力信号に接続された位相検出器を備えたループがさらに設けられており、
前記チャージポンプの入力段は、差動増幅器であり、信号経路内にｎｐｎトランジスタだけを有し、前記ｎｐｎトランジスタはコレクタを含み、前記ループフィルタは前記チャージポンプの前記コレクタおよび出力バッファに差動的に接続され、
前記チャージポンプは、２つのｐｎｐトランジスタを有する第１の電流源と、第２の共通電流源とを有しており、前記両方の電流源は、前記差動増幅器に接続されており、前記第１の電流源の電流は、基準電圧によって制御され、これによって前記ｐｎｐトランジスタのそれぞれに前記第２の共通電流源の電流の半分を供給する、
ことを特徴とする高周波発振器。
【請求項２】
前記基準発振器は、タンク回路を備えたコルピッツ型発振器であり、前記基準発振器と前記位相同期ループ回路は、集積回路内に集積されており、前記タンク回路は前記集積回路の外部にある、請求項１記載の高周波発振器。
【請求項３】
前記基準発振器の同調範囲が、１．２５〜１．５ＧＨｚであり、前記分周器の分周係数が、５〜６ＧＨｚの同調された出力範囲を提供するために、４である、請求項２記載の高周波発振器。
【請求項４】
前記遅延セル発振器は、周波数制御のための２つの対称型の増幅器セクションと、位相制御のための増幅器とを有しており、前記増幅器セクションは、それぞれ遅延セル増幅器の出力側に接続されており、前記増幅器は、前記２つの増幅器セクションに接続されている、請求項１から３のいずれか１項記載の高周波発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、５〜６ＧＨｚの帯域に同調された周波数域を提供する、位相同期ループ（ＰＬＬ）を有する高周波発振器に関する。
【０００２】
【従来の技術】
今日では、５〜６ＧＨｚの帯域における新しいワイヤレスサービスを開設するさまざまな活動が存在する。例えば、ヨーロッパのＨｙｐｅｒｌａｎ２、および合衆国のＩＥＥＥ８０２．１１ａがある。その結果、良好な位相ノイズを有する集積発振器とＩ／Ｑ発生回路に対する大きな需要がある。
【０００３】
位相同期ループを使用した高周波発振器は文献においてはよく知られている。例えば、“Der Elektroniker,No.6/1975”所収のRoland Bestによる“Theorie und Anwendungen des Phase-Locked Loops”から公知である。位相周波数検出器と、フィルタ付きチャージポンプと、電圧制御発振器と、分圧器とを有し、基準周波数によって制御される位相同期ループ付き高周波発振器が、Mehmet Soyuer et al.:“A FULLY MONOLITHIC 1.25 GHZ CMOS FREQUENCY SYNTHESIZER”Symposuim on VLSI Circuits,US,New York,IEEE,9 June 1994,pages 127〜128,ISBN:0-7803-1919-2、さらに、Buchwald et al.:“A 6 GHZ INTEGRATED PHASE-LOCKED LOOP USING ALGAAS/GAAS HETEROJUNCTION BIPOLAR TRANSISTORS”,IEEE Journal of Solid State Circuits,US,IEEE Inc.New York,Vol.27,No.12,01.12.1992,pages 1752〜1762,XP000329025、およびNovof et al.:“Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and 50 ps jitter”,IEEE Journal of Solid State Circuits,US,IEEE Inc New York,Vol.30,No.11,01.11.1995,pages 1259〜1266,XP000553064から公知である。ＧＨｚ域の完全集積発振器とリング発振器とに関連するさらなる参考文献は、Pottbaecker and Langmannによる、“AN 8 GHZ SIILLICON BIPOLAR CLOCK-RECOVERY AND DATA-REGENERATOR IC”,IEEE Journal of Solid-State Circuits,IEEE,Dec.1994,Vol.29,pp.1572〜1576である。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、５〜６ＧＨｚ帯域の良好な位相ノイズを有する高周波発振器において、ＩＣ上に特にコスト効率のよい集積を可能とすることである。
【０００５】
【課題を解決するための手段】
上記課題は、本発明により、基準発振器と位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を備えており、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、２つの遅延セル増幅器（Ａ１，Ａ２）を有する対称型の遅延セル発振器にすることで解決される。
【０００６】
【発明の実施の形態】
本発明の高周波発振器は、基準発振器と位相同期ループ回路とを有しており、この位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を有しており、基準発振器は、周波数制御のために位相周波数検出器に接続されている。基準発振器は、有利には１．２５〜１．５ＧＨｚの範囲で動作し、低位相ノイズを供給する外部タンク回路を備えたコルピッツ型デジタル制御周波数シンセサイザである。分周器の分周係数は４であり、これは、５〜６ＧＨｚの同調された出力範囲を提供するためである。リング発振器は、２つの遅延セル増幅器を有する対称型遅延セル発振器であり、２つの遅延セル増幅器は、有利には、位相同期ループによる非常に低い位相ノイズを有する無接地Ｉ／Ｑ出力信号を供給する。
【０００７】
位相同期ループ回路は、基準発振器とともに集積回路に集積されており、これは、有利には、ＲＦアプリケーションによく適したＢＩＣＭＯＳシリコン／ゲルマニウムプロセスを用いて行われる。基準発振器のタンク回路と、チャージポンプのループフィルタは、集積回路の外部にある。特にチャージポンプとリング発振器とに関する有利な実施例は従属請求項に示されており、以下の記述において説明される。
【０００８】
【実施例】
図１に示されているように、同調回路である外部タンク回路７を備えた基準発振器６は、良好な位相ノイズを有する基準周波数を供給するためにＶＣＯとして使用されている。５〜６ＧＨｚのローカル発振器（ＬＯ）範囲をカバーするために、有利には１．２５〜１．５ＧＨｚの小さな同調範囲が、基準発振器６に対して使用されている。これは、適度に高いＱの外部ＬＣタンク７によって達成することができる。
【０００９】
基準発振器６の基準周波数は、位相同期ループ（ＰＬＬ）回路の位相周波数検出器１に印加され、この位相周波数検出器１は１．２５〜１．５ＧＨｚで動作し、位相同期ループ回路はさらに、ループフィルタ３を備えたチャージポンプ２、リング発振器４（ＤＣＯ、すなわち遅延セル発振器）および分周器５を有している。ＰＦＤ（位相周波数検出器）１は、ＤＣＯ４の位相と周波数を基準発振器６と比較する。ＰＦＤ出力は、チャージポンプ２のループフィルタ３によってフィルタリングされ、周波数制御のためにＤＣＯ４に印加される。
【００１０】
チャージポンプ２とループフィルタ３に対しては、同調制御電圧上の妨害を避けるために、完全に差動的な構成が用いられている。ループ帯域が高い場合には、位相変化に対するループ反応は非常に迅速であり、したがって位相ノイズは低減される。ＤＣＯ周波数は、ＰＦＤ１に印加される前に、分周器５によって係数４で分周される。このため、ＰＬＬ制御されたＤＣＯの位相ノイズの性能は、基準ソース６の位相ノイズの性能よりも、理論的に１２ｄＢ分だけ劣る。
【００１１】
位相周波数検出器１は、２つのＤフリップフロップ（ＤＦＦ）と、ＲＥＳＥＴパスのための１つのＡＮＤゲートとから成る。ＥＣＬ構造が使用されており、１．８ＧＨｚまで動作するように最適化されている。基準ソースとして、外部ＬＣタンク７を備えた集積コルピッツ型発振器が、基準発振器６のために使用されている。係数４の分周器５はＥＣＬフリップフロップによって実現されており、速度と電流消費の観点から最適化されている。
【００１２】
次に、遅延セル発振器４（ＤＣＯ）とチャージポンプ２を、図２および図３を参照してより詳細に説明する。
【００１３】
図２によるチャージポンプ２は広い帯域を有しており、この帯域は、外部ループフィルタ３へのピンパッドインタフェースと、ループフィルタ３自体とによってしか制限されない。これは、信号経路にｎｐｎトランジスタしか使用せず、また高速のｐｎｐまたはｐＭＯＳトランジスタを要求しない構成によって達成される。第１の電流源、ｐｎｐトランジスタ１２は、Ｖｒｅｆによって制御される一定の電流Ｉ０をｎｐｎトランジスタ対１１のコレクタに供給する。ｎｐｎトランジスタ対１１の入力側ＩＮｃｈには、ＰＦＤ１の出力信号が印加される。トランジスタ対１１のエミッタは、第２の電流源２＊Ｉ０を介して、アースＧＮＤに接続されている。出力側ＯＵＴｃｈでは、±２×Ｉ０−Ｉ０の差分が外部ループフィルタ３へ流れる。ループフィルタ３における信号はバッファ１３によってセンシングされ、出力制御電圧Ｖｃｏｎｔとして、ＤＣＯ４の制御入力側に順方向で送られる。
【００１４】
出力ノードを適切な動作範囲に保持するために、同相増幅器１４は、ｐｎｐトランジスタ１２の平均電流を制御し、これがｎｐｎトランジスタ１１の電流の正確に半分となるようにする。クランプ回路１５は、ＤＣＯ４の制御信号が許容限界内にあることを保証する。ループフィルタ３は、同調ライン上での歪みおよびクロストークを避けるために、差動的に接続されている。ループフィルタ３に対しては、アース経路が存在しない。これは、ＤＣＯ４の急峻な同調特性のために必要である。
【００１５】
電圧制御されたＤＣＯ４は、図３で示されているように、２つの増幅器Ａ１およびＡ２から構成されており、対称型のリング発振器を成している。図２のチャージポンプ２からの電圧Ｖｃｏｎｔは、増幅器Ａ１およびＡ２のためのテイル電流２Ｉ０を制御増幅器Ａｃを介して制御する。図６も参照せよ。増幅器Ａ１およびＡ２の遅延は、電流２Ｉ０に依存してほぼ線形であり、周波数同調特性のかなりの線形性を可能にする。増幅器Ａ１およびＡ２の電流出力によって、負荷抵抗Ｒｃを介した電圧降下が生じ、およそＩ０・Ｒｃ／ＶＴの小信号ゲインが得られる。図６も参照せよ。
【００１６】
完全にチップ上に差動的構成を実現することによって（集積回路）、ＬＯ漏れのようなＲＦ干渉作用が最小化される。これは、現代の直接変換受信機コンセプトのための要請である。この回路の原理は、マルチＧＨｚ範囲の完全集積発振器によく適しており、非常に広い同調範囲を提供する。
【００１７】
リング発振器の位相ノイズは、多くの研究においてモデル化されている。例えば、参考文献として、A.Hajimiri,S.Limotyrakis and T.H.Lee,“Jitter and Phase Noise in Ring Oscillators”,IEEE Journal of Solid-State Circuits,IEEE,June 1999,Vol.34,pp.790〜804[1]、およびB.Razavi,“A Study of Phase Noise in CMOS Oscillators”,IEEE Journal of Solid-State Circuits,IEEE,March 196,Vol.31,pp.331〜343[2]を参照せよ。この研究における位相ノイズの計算は、A.Hajimiri and T.H.Leeの参考文献“The Design of Low Noise Oscillators”,Kluwer Academic Publishers,Norwell,Massachusetts,USA,1999[3]の包括的研究に従っている。
【００１８】
［３］の単側波帯位相ノイズの計算を、図３に示されているようなバイポーラ差動リング発振器４に適用すると、
【００１９】
【数１】
0004970667.tif 000002
【００２０】
が得られる。この式において、Ｎは遅延段の数、ｆ０は発振器周波数、Δｆは周波数オフセットであり、この場合、位相ノイズが測定される。ノイズ源として、コレクタ電流ショットノイズと負荷抵抗のノイズが考慮され、その一方で、ベース抵抗と１／ｆノイズは無視される。Ｅｑ．１から、テイル電流Ｉ０と電圧変動Ｒ０・Ｉ０は、大きくすべきであることが理解されるが、これは低電力設計とは相反する。Ｅｑ．１からの別の結論は、最小数の遅延段しか必要でないということである。
【００２１】
Ｅｑ．１をＮ＝２，Ｉ０＝４００μＡ，Ｒｃ＝４００Ω，ｆ０＝６ＧＨｚおよびΔｆ＝１０ｋＨｚで評価すると、Ｌ（１０ｋＨｚ）＝−４１ｄＢｃ／Ｈｚの位相ノイズが得られる。このことは、ＱＡＭのような比較的に高次の変調方法を備えたシステムにとって、この発振器は、比較的低い位相ノイズの基準発振器を有する広帯域ＰＬＬによって制御されなければならない、ということを意味する。
【００２２】
したがって、遅延セル発振器４の位相ノイズ性能は、現代のデジタル伝送システムシステムの要求を満たさない。ＰＬＬ内で制御されている場合には、基準発振器６は、ＶＣＯの位相ノイズをループ帯域内で支配する。周波数オフセットΔｆの関数としての、ＰＬＬ出力の位相ノイズＳφｏは、したがって、
【００２３】
【数２】
0004970667.tif 000003
【００２４】
と表すことができる。Ｅｑ．２において、ＳφＤＣＯはＥｑ．１に関連して計算されたＤＣＯの位相ノイズであり、Ｓφｒｅｆは基準発振器６の位相ノイズであり、Ｇ（Δｆ）は順方向ループゲインであり、Ｈ（Δｆ）は逆方向ループゲインを表している。
【００２５】
基準発振器６は、共振周波数がｆ０ｒｅｆ、ＱがＱｒｅｆ、ノイズ指数がＦｒｅｆ、出力電力がＰｒｅｆのタンク回路７に通じているので、その位相ノイズＳφｒｅｆはＬｅｅｓｏｎｓ式に従って、
【００２６】
【数３】
0004970667.tif 000004
【００２７】
と表すことができる。順方向ループゲインＧ（Δｆ）は、
【００２８】
【数４】
0004970667.tif 000005
【００２９】
に従って、位相検出器およびチャージポンプ定数Ｋφと、ループフィルタ３のインピーダンスＺＬと、ＶＣＯ４の定数ＫＶＣＯとに依存する。
【００３０】
逆方向ループゲインＨ（Δｆ）は、分周比Ｎの関数として、
Ｈ（Δｆ）＝１／Ｎ                        （Ｅｑ．５）
と表すことができる。
【００３１】
Ｅｑ．３からＥｑ．５をＥｑ．２に代入すると、ＰＬＬ回路１〜５の位相ノイズを計算することができる。現実的な実施例のためには、計算は以下の仮定に基づく。
【００３２】
６．セクション３．１においてｆＤＣＯに対して計算されたＤＣＯ位相ノイズ＝６ＧＨｚ
７．ＤＣＯ同調定数ＫＤＣＯ＝１０００  ２πＭＨｚ／Ｖ
８．位相検出器定数Ｋφ＝０．５ｍＡ／（２πｒａｄ）
９．分周係数Ｎ＝４
１０．ループフィルタＺＬにおいて、Ｃ１＝０，Ｃ２＝２２ｐＦ，Ｒ２＝１５ｋΩ
１１．基準発振器において、Ｑｒｅｆ＝２０，ｆ０ｒｅｆ＝１．５ＧＨｚ，Ｆｒｅｆ＝３，Ｐｒｅｆ＝０．２ｍＷ
結果としてＰＬＬは、例えば１０ｋＨｚオフセット周波数において、−４１ｄＢｃ／Ｈｚ（自励ＶＣＯ）から−７８ｄＢｃ／Ｈｚ（ＶＣＯはＰＬＬ制御されている）まで位相ノイズを改善することができる。しかしながら、周波数が低くなるにつれて、位相ノイズは増大する。というのも、基準発振器６の位相ノイズが増大するからである。ループフィルタ３の選択は、ＰＬＬの特性周波数における共振に影響するという観点から重要である。良好な位相ノイズ性能を達成するためには、低ノイズ基準発振器６はＱｒｅｆ＞２０の高Ｑ共振器においても動作しなければならず、ループＰＬＬの帯域は＞２０ＭＨｚであるべきである。
【００３３】
測定によれば、ＤＣＯ周波数は、３．５ＧＨｚから６ＧＨｚまで同調させることができる。位相ノイズ性能は基準発振器６によって制限されている。１．２５ＧＨｚの動作周波数においてＬ（１０ｋＨｚ）＝−１０４ｄＢｃ／Ｈｚである外部基準を使用すると、測定される位相ノイズは、全体的に、５ＧＨｚで−９０ｄＢｃ／Ｈｚである。これは、基準とＤＣＯとの間の位相ノイズにおいて理論的に予測される１２ｄＢの低減よりも、２ｄＢだけ劣る。
【００３４】
高周波発振器はまた、位相検出器２１を備えた第２のループも有しており、位相検出器２１は、図４で示されているように、リング発振器４のＩ／Ｑ出力信号に接続されている。位相検出器２１は、Ｉ信号とＱ信号の位相差が９０゜ではないとき、リング発振器４に対してエラー信号Ｖｐｈａｓｅを供給し、これによって常にＩ信号とＱ信号の間の直交性が、高周波発振器の動作中に周波数帯域全体において維持される。
【００３５】
位相制御信号Ｖｐｈａｓｅは、図５で示されているように、リング発振器４の遅延セル増幅器Ａ１およびＡ２に接続されている。遅延セル増幅器Ａ１およびＡ２は直列に接続されており、それぞれ９０゜の位相シフトを提供する。遅延セルＡ１，Ａ２の出力は無接地であり、遅延セルＡ２の出力はＩ＋信号およびＩ−信号のために使用され、遅延セルＡ１の出力はＱ＋信号およびＱ−信号のために使用される。図３も参照せよ。遅延セルＡ２の出力は、逆変換器ＩＶを介して遅延セルＡ１の入力側に接続されており、これによって３６０゜の振動条件が満たされる。
【００３６】
リング発振器４はさらに、２Ｉ０の電流を遅延セルＡ１およびＡ２のそれぞれに供給するための増幅器セクション２Ｉ０を有しており、この増幅器セクションには、周波数制御のために、チャージポンプ２の制御信号Ｖｃｏｎｔが接続されている。これら増幅器セクション２Ｉ０は同一であり、これによって遅延セルＡ１およびＡ２は対称的に同調される。これら増幅器セクション２Ｉ０は、同じ電流源２３に接続されている。
【００３７】
位相検出器２１の制御信号は、制御可能な電流源２２に接続されており、この電流源２２は、増幅器セクション２Ｉ０のそれぞれに接続されている。電流源２２を介して、制御電圧Ｖｐｈａｓｅは、電流源２３の電流の非対称性をもたらし、この電流源２３を介して、Ｉ／Ｑ信号の所望の９０゜の位相差からのずれが補正される。
【００３８】
遅延セル発振器４の詳細な回路線図が図６に示されている。リング発振器４は、実質的に、遅延セル増幅器Ａ１およびＡ２と、逆変換器ＩＶを備えたフィードバックループと、位相および周波数の制御のための制御増幅器Ａｃとから成っている。遅延セル増幅器Ａ１は増幅器３１を有しており、この増幅器３１は、遅延セル増幅器Ａ２の増幅器３２の入力側に接続されており、出力側は、出力信号Ｉ＋／Ｉ−およびＱ＋／Ｑ−を負荷抵抗Ｒｃを介して供給し、負荷抵抗Ｒｃは、給電電圧ＶＣＣに接続されている。
【００３９】
増幅器３１の出力側には、２つの増幅器３３および３４が、遅延のために、したがって増幅器３１の周波数同調のために接続されている。遅延セル増幅器Ａ２は、遅延セル増幅器Ａ１に相応して増幅器３２，３５および３６で構成されているが、これは、対称型の遅延セル発振器を提供するためである。
【００４０】
増幅器３７の出力側は、信号Ｑ＋、Ｑ−の電圧制御のために、増幅器３３，３４の入力側に接続されており、また遅延のために増幅器３３，３４の出力側に接続されているが、これはそれぞれ周波数調整のためである。周波数調整は、制御増幅器Ａｃの増幅器３７によって提供され、この増幅器３７の入力側には、制御信号Ｖｃｏｎｔが印加され、出力側は、それぞれ給電電圧として、増幅器３３および３４に接続されている。遅延セルＡ２のための増幅器３５，３６は、増幅器３３，３４と同様に構成されている。制御増幅器Ａｃはさらに、遅延セルＡ２のための増幅器３８を有しており、この増幅器３８の入力側にも、遅延セルＡ１およびＡ２の対称的同調のために、制御信号Ｖｃｏｎｔが印加される。
【００４１】
制御増幅器Ａｃはさらに増幅器３９を有しており、この増幅器３９の入力側には、位相制御信号Ｖｐｈａｓｅが印加される。増幅器３９の出力側は、増幅器３７および３８に接続されているが、これは、出力信号ＩおよびＱに対して、９０゜の正しい位相差が得られるように、増幅器３７を増幅器３８に対してシフトさせるためである。遅延セル発振器４は、したがって、周波数制御のための２つの対称型増幅器セクション３３，３４，３７；３５，３６，３８と、位相制御を提供し、かつこれら増幅器セクションに接続されている増幅器３９とを有している。
【図面の簡単な説明】
【図１】５〜６ＧＨｚの範囲の高周波発振器を示す。
【図２】図１の高周波発振器のチャージポンプを示す。
【図３】図１の高周波発振器のリング発振器を示す。
【図４】位相検出器を備えたループを有する、図１によるリング発振器を示す。
【図５】位相と周波数の制御のための構成を有する、図３による遅延セル発振器を示す。
【図６】図５による遅延セル発振器の回路線図を示す。
【符号の説明】
１  位相周波数検出器
２  チャージポンプ
３  ループフィルタ
４  リング発振器
５  分周器
６  基準発振器
７  タンク
１１  ｎｐｎトランジスタ
１２  ｐｎｐトランジスタ
１３  バッファ
１４  同相増幅器
１５  クランプ回路
２１  位相検出器
２２  制御可能な電流源
２３  電流源
３１〜３９  増幅器
【図１】
0004970667.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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