(57)【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数の回路にそれぞれ接続された複数の外部端子のうち、いずれかの外部端子に過電圧が印加されたときに、その過電圧によって流れる過電流が各回路に流れないようにするための過電圧保護回路であって、
前記過電圧の印加によってオン動作し、前記過電流を前記外部端子またはグランドに流す半導体スイッチング素子が各外部端子と前記グランドとの間にそれぞれ接続されており、かつ、各半導体スイッチング素子は、いずれかの半導体スイッチング素子がオン動作したときに当該半導体スイッチング素子以外の半導体スイッチング素子が連動してオン動作するように接続されており、
前記各半導体スイッチング素子を制御するための制御端子は共通接続され、それら制御端子と前記グランドとは、直接接続されるか又は抵抗を介して接続されていることを特徴とする過電圧保護回路。
【請求項２】
前記過電圧保護回路は複数のグループに分けられており、かつ、各グループを構成する各半導体スイッチング素子はそれぞれ相互に連動してオン動作するように接続されており、さらに、相互に隣接するグループの相互に隣接する端部において、一方のグループの端部には、他方のグループの端部に配置された前記半導体スイッチング素子の駆動電圧によってオン動作する半導体スイッチング素子が配置されており、その半導体スイッチング素子のオン動作によって前記一方のグループを構成する各半導体スイッチング素子が連動してオン動作することを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記半導体スイッチング素子は、コレクタが前記外部端子にエミッタが前記グランドにそれぞれ接続されてなるバイポーラトランジスタであり、かつ、各バイポーラトランジスタの前記制御端子であるベース間が接続されてなることを特徴とする請求項１または請求項２に記載の過電圧保護回路。
【請求項４】
前記半導体スイッチング素子は、エミッタが前記外部端子にコレクタが前記グランドにそれぞれ接続されてなるバイポーラトランジスタであり、かつ、各バイポーラトランジスタの前記制御端子であるベース間が接続されてなることを特徴とする請求項１または請求項２に記載の過電圧保護回路。
【請求項５】
前記半導体スイッチング素子は、ソースが前記外部端子にドレインが前記グランドにそれぞれ接続されてなるＭＯＳトランジスタであり、かつ、各ＭＯＳトランジスタの前記制御端子であるゲート間が接続されてなることを特徴とする請求項１または請求項２に記載の過電圧保護回路。
【請求項６】
前記半導体スイッチング素子は、ドレインが前記外部端子にソースが前記グランドにそれぞれ接続されてなるＭＯＳトランジスタであり、かつ、各ＭＯＳトランジスタの前記制御端子であるゲート間が接続されてなることを特徴とする請求項１または請求項２に記載の過電圧保護回路。
【請求項７】
前記ベース間と前記グランドとの間に抵抗が接続されてなることを特徴とする請求項３または請求項４に記載の過電圧保護回路。
【請求項８】
前記ゲート間と前記グランドとの間に抵抗が接続されてなることを特徴とする請求項５または請求項６に記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上に配置された複数の回路にそれぞれ外部端子が接続されたＩＣ（集積回路）などを過電圧から保護するための過電圧保護回路に関する。
【背景技術】
【０００２】
従来、この種の過電圧保護回路として図８に示すものが知られている。図８（ａ）に示すように、ＩＣ１には、カウンタ回路３１、サンプリング回路３２および入力／出力回路３３が配置されている。外部端子Ｔ１およびカウンタ回路３１間には過電圧保護回路２１が、外部端子Ｔ２およびサンプリング回路３２間には過電圧保護回路２２が、外部端子Ｔ３および入力／出力回路３３間には過電圧保護回路２３がそれぞれ接続されている。
【０００３】
過電圧保護回路２１〜２３は、図８（ｂ）に示すように、トランジスタＴｒおよび抵抗Ｒから構成される。トランジスタＴｒのコレクタが外部端子Ｔ１（Ｔ２，Ｔ３）に、エミッタがグランドＧＮＤにそれぞれ接続されており、トランジスタＴｒのベースとグランドＧＮＤとの間には、抵抗Ｒが直列接続されている。
【０００４】
外部端子にサージやノイズによる正極性の過電圧が印加されると、その過電圧により、トランジスタＴｒのコレクタ・ベース間の静電容量Ｃが増加し、ベース電流が流れ、トランジスタＴｒがオン動作する。そして、過電圧によって外部端子に流れる過電流は、トランジスタＴｒを介してグランドにバイパスされる。また、過電流の一部は、抵抗Ｒを通じてグランドにバイパスされる。さらに、過電圧が負極性である場合は、過電流は、トランジスタＴｒの寄生ダイオードＤを介して、過電圧が印加された元の外部端子にバイパスされる。
【０００５】
【特許文献１】特開２００３−３１８２７６号公報（第５３、５８段落、図１）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の過電圧保護回路は、ある外部端子にサージやノイズが侵入した場合、その外部端子に接続された回路は保護することができるが、その外部端子に接続された回路以外の回路を、サージやノイズによる誘導性または容量性のカップリングあるいは電位干渉などから保護することができないという問題があった。
例えば、図８（ａ）の外部端子Ｔ２にサージやノイズが侵入した場合、その一部が、経路Ｐ１を経て入力／出力回路３３に侵入したり、経路Ｐ２を経てカウンタ回路３１に侵入するおそれがあった。
特に、サージやノイズが侵入した外部端子の近傍に配置された回路では、上記の問題が顕著に現れる。
【０００７】
そこでこの発明は、上述の諸問題を解決するためになされたものであり、過電圧が外部端子に印加された場合に、その外部端子に接続された回路の他に、他の外部端子に接続された回路をも保護することのできる過電圧保護回路を実現することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、上記目的を達成するため、請求項１に記載の発明では、
半導体基板上に配置された複数の回路（３，４，５）にそれぞれ接続された複数の外部端子（Ｔ１，Ｔ２，Ｔ３）のうち、いずれかの外部端子に過電圧が印加されたときに、その過電圧によって流れる過電流をバイパスすることにより、各回路を前記過電圧から保護するための過電圧保護回路（２）であって、
前記過電圧の印加によってオン動作し、前記過電流を前記外部端子またはグランド（ＧＮＤ）にバイパスする半導体スイッチング素子（Ｔｒ１，Ｔｒ２，Ｔｒ３）が各外部端子と前記グランドとの間にそれぞれ接続されており、かつ、各半導体スイッチング素子は、いずれかの半導体スイッチング素子がオン動作したときに当該半導体スイッチング素子以外の半導体スイッチング素子が連動してオン動作するように接続されており、
前記各半導体スイッチング素子を制御するための制御端子は共通接続され、それら制御端子と前記グランドとは、直接接続されるか又は抵抗（Ｒ１〜Ｒｎ）を介して接続されているという技術的手段を用いる。
【０００９】
ある外部端子に過電圧が印加されると、その外部端子に接続された半導体スイッチング素子の他にも他の外部端子に接続された半導体スイッチング素子もオン動作する。このため、過電圧によって流れる過電流が、過電圧が印加された外部端子に接続された回路に流れないようにするとともに、他の外部端子に接続された回路にも流れないようにすることができる。
したがって、過電圧が印加された外部端子に接続された回路の他に、他の外部端子に接続された回路をも過電圧から保護することができる。
【００１０】
また、過電圧が外部端子に印加され、その過電圧による誘導ノイズが他の外部端子に侵入した場合であっても、他の外部端子に接続された半導体スイッチング素子が連動してオン動作するため、他の外部端子に侵入した誘導ノイズが、他の外部端子に接続された回路に侵入するおそれがない。
そして、過電圧によって流れる過電流の一部は、半導体スイッチング素子の制御端子からグランドにバイパスされる。そのため、各半導体スイッチング素子に流れる過電流を分流することができるため、各回路の耐圧を高めることができる。
【００１１】
請求項２に記載の発明では、請求項１に記載の過電圧保護回路（２）において、前記過電圧保護回路は複数のグループ（２ａ、２ｂ、２ｃ）に分けられており、かつ、各グループを構成する各半導体スイッチング素子（Ｔｒ１〜Ｔｒ２４）はそれぞれ相互に連動してオン動作するように接続されており、さらに、相互に隣接するグループの相互に隣接する端部において、一方のグループの端部には、他方のグループの端部に配置された前記半導体スイッチング素子の駆動電圧によってオン動作する半導体スイッチング素子（Ｔｒａ、Ｔｒｂ）が配置されており、その半導体スイッチング素子のオン動作によって前記一方のグループを構成する各半導体スイッチング素子が連動してオン動作するという技術的手段を用いる。
【００１２】
隣接するグループにおける他方のグループの端部に配置された半導体スイッチング素子がオン動作すると、その駆動電圧によって、一方のグループの端部に配置された半導体スイッチング素子がオン動作し、その半導体スイッチング素子のオン動作に連動して一方のグループの各半導体スイッチング素子が連動してオン動作することができる。
【００１３】
例えば、各トランジスタのベース（ゲート）間を接続して各トランジスタを連動させる構成の場合、トランジスタの数が多いと、ベース（ゲート）間を接続する配線の配線容量の増加によって総てのトランジスタがオン動作しないおそれがある。
しかし、各トランジスタを複数のグループに分け、隣接するグループの他方のグループの端部に配置されたトランジスタの駆動電圧によって、一方のグループの端部に配置されたトランジスタがオン動作するように構成することにより、上記の配線容量の影響を受けることなく各グループを連動してオン動作させることができる。
【００１４】
請求項３に記載の発明では、請求項１または請求項２に記載の過電圧保護回路（２）において、前記半導体スイッチング素子は、コレクタが前記外部端子（Ｔ１，Ｔ２，Ｔ３）にエミッタが前記グランド（ＧＮＤ）にそれぞれ接続されてなるバイポーラトランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）であり、かつ、各バイポーラトランジスタの前記制御端子であるベース間が接続されてなるという技術的手段を用いる。
【００１５】
ある外部端子に正極性の過電圧が印加されると、その外部端子に接続されたバイポーラトランジスタのコレクタ・ベース間の静電容量が増加し、ベース電流が流れ、そのバイポーラトランジスタがオン動作する。また、各バイポーラトランジスタのベース間が接続されてなるため、上記のオン動作したバイポーラトランジスタ以外のバイポーラトランジスタも連動してオン動作する。
したがって、正極性の過電圧によって流れる過電流を、各バイポーラトランジスタの各エミッタを通じてグランドにバイパスすることができる。
【００１６】
請求項４に記載の発明では、請求項１または請求項２に記載の過電圧保護回路（２）において、前記半導体スイッチング素子は、エミッタが前記外部端子（Ｔ１，Ｔ２，Ｔ３）にコレクタが前記グランドにそれぞれ接続されてなるバイポーラトランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）であり、かつ、各バイポーラトランジスタの前記制御端子であるベース間が接続されてなるという技術的手段を用いる。
【００１７】
ある外部端子に負極性の過電圧が印加されると、その外部端子に接続されたバイポーラトランジスタのコレクタ・ベース間の静電容量が増加し、ベース電流が流れ、そのバイポーラトランジスタがオン動作する。また、各バイポーラトランジスタのベース間が接続されてなるため、上記のオン動作したバイポーラトランジスタ以外のバイポーラトランジスタも連動してオン動作する。
したがって、負極性の過電圧によって流れる過電流を、各バイポーラトランジスタの各寄生ダイオードを通じて各外部端子にバイパスすることができる。
【００１８】
請求項５に記載の発明では、請求項１または請求項２に記載の過電圧保護回路（２）において、前記半導体スイッチング素子は、ソースが前記外部端子（Ｔ１，Ｔ２，Ｔ３）にドレインが前記グランドにそれぞれ接続されてなるＭＯＳトランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）であり、かつ、各ＭＯＳトランジスタの前記制御端子であるゲート間が接続されてなるという技術的手段を用いる。
【００１９】
ある外部端子に正極性の過電圧が印加されると、その外部端子に接続されたＭＯＳトランジスタのソース・ゲート間の静電容量が増加し、ゲート電流が流れ、そのＭＯＳトランジスタがオン動作する。また、各ＭＯＳトランジスタのゲート間が接続されてなるため、上記のオン動作したＭＯＳトランジスタ以外のＭＯＳトランジスタも連動してオン動作する。
したがって、正極性の過電圧によって流れる過電流を、各ＭＯＳトランジスタの各ドレインを通じてグランドにバイパスすることができる。
【００２０】
請求項６に記載の発明では、請求項１または請求項２に記載の過電圧保護回路（２）において、前記半導体スイッチング素子は、ドレインが前記外部端子（Ｔ１，Ｔ２，Ｔ３）にソースが前記グランドにそれぞれ接続されてなるＭＯＳトランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）であり、かつ、各ＭＯＳトランジスタの前記制御端子であるゲート間が接続されてなるという技術的手段を用いる。
【００２１】
ある外部端子に負極性の過電圧が印加されると、その外部端子に接続されたＭＯＳトランジスタのソース・ゲート間の静電容量が増加し、ゲート電流が流れ、そのＭＯＳトランジスタがオン動作する。また、各ＭＯＳトランジスタのゲート間が接続されてなるため、上記のオン動作したＭＯＳトランジスタ以外のＭＯＳトランジスタも連動してオン動作する。
したがって、負極性の過電圧によって流れる過電流を、各ＭＯＳトランジスタの各寄生ダイオードを通じて各外部端子にバイパスすることができる。
【００２２】
請求項７に記載の発明では、請求項３または請求項４に記載の過電圧保護回路（２）において、前記ベース間（２ｄ）と前記グランド（ＧＮＤ）との間に抵抗（Ｒ１）が接続されてなるという技術的手段を用いる。
【００２３】
各バイポーラトランジスタに流れる過電流を抵抗に分流することができるため、各回路の耐圧を高めることができる。
【００２４】
請求項８に記載の発明では、請求項５または請求項６に記載の過電圧保護回路（２）において、前記ゲート間（２ｄ）と前記グランド（ＧＮＤ）との間に抵抗（Ｒ１）が接続されてなるという技術的手段を用いる。
【００２５】
各ＭＯＳトランジスタに流れる過電流を抵抗に分流することができるため、各回路の耐圧を高めることができる。
【００２６】
なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２７】
＜第１実施形態＞
この発明に係る第１実施形態について図を参照して説明する。図１は、この実施形態に係る過電圧保護回路の説明図であり、（ａ）はＩＣを模式的に示す説明図、（ｂ）は過電圧保護回路の回路図、（ｃ）は過電圧保護回路の変更例である。なお、以下の説明では、サージおよびノイズをまとめてサージという。
【００２８】
図１（ａ）に示すように、ＩＣ１の各外部端子Ｔ１〜Ｔ３と、カウンタ回路３、サンプリング回路４および入力／出力回路５との間には、過電圧保護回路２が配置されている。図１（ｂ）に示すように、外部端子Ｔ１〜Ｔ３にはバイポーラトランジスタＴｒ１〜Ｔｒ３のコレクタがそれぞれ接続されている。各バイポーラトランジスタＴｒ１〜Ｔｒ３の各ベースは配線２ｄによって共通接続されている。各バイポーラトランジスタＴｒ１〜Ｔｒ３の各エミッタはグランドＧＮＤに接続されている。また、配線２ｄとグランドＧＮＤとの間には、抵抗Ｒ１が接続されている。
【００２９】
例えば、図１（ａ）に示すように、外部端子Ｔ２にサージによる正極性の過電圧が印加されたとすると、外部端子Ｔ２に接続されたバイポーラトランジスタＴｒ２がオン動作する。これにより、バイポーラトランジスタＴｒ２のベース電流が配線２ｄに流れるため、他のバイポーラトランジスタＴｒ１，Ｔｒ２もオン動作する。
したがって、外部端子Ｔ２に印加された過電圧により発生した過電流は、各バイポーラトランジスタＴｒ１〜Ｔｒ３を通じてグランドＧＮＤにバイパスされる。また、過電流の一部は、抵抗Ｒ１を通じてグランドＧＮＤにバイパスされる。
【００３０】
つまり、バイポーラトランジスタＴｒ２がオン動作することにより、外部端子Ｔ２に接続されたサンプリング回路４を過電圧から保護することができると同時に、バイポーラトランジスタＴｒ１，Ｔｒ３もオン動作するため、外部端子Ｔ１，Ｔ３に接続されたカウンタ回路３および入力／出力回路５をも過電圧から保護することができる。
【００３１】
特に、ＣＭＯＳによって構成された回路のように、保護する対象の耐圧が低い（たとえば、耐圧が１０〜１２Ｖ）場合は、サージにより発生するカップリングや電位干渉などによる影響が大きく、破壊される可能性が大きくなる。
しかし、この実施形態に係る過電圧保護回路２を使用すれば、上記のカップリングや電位干渉による回路への影響を少なくすることができるため、耐圧の低い回路も確実に保護することができる。
【００３２】
また、外部端子Ｔ２に侵入したサージに誘導されて外部端子Ｔ１，Ｔ３にもサージが侵入した場合であっても、バイポーラトランジスタＴｒ１，Ｔｒ３がオン動作しているため、侵入したサージは、グランドＧＮＤにバイパスされ、カウンタ回路３および入力／出力回路５に侵入するおそれがない。
【００３３】
例えば、図８（ａ）に示した従来の過電圧保護回路では、バイポーラトランジスタがオン動作しない程度のサージが外部端子から侵入した場合、そのサージは過電圧保護回路を通過して回路に達してしまう。このような事態が発生すると、ＩＣに搭載されたＣＰＵが侵入したサージによって誤動作するおそれがある。
しかし、この実施形態に係る過電圧保護回路２によれば、ある外部端子にサージが侵入した瞬間に各外部端子から各回路へ通じる電路が接地されるため、サージが回路に侵入するおそれがない。
したがって、ＩＣに搭載されたＣＰＵをサージから保護することができるため、サージによってＣＰＵが誤動作するおそれがない。
【００３４】
図１（ｃ）に示すように、各バイポーラトランジスタＴｒ１〜Ｔｒ３をそれぞれコレクタ接地にして過電圧保護回路２を構成することもできる。この過電圧保護回路２を使用すれば、サージによる印加された負極性の過電圧が外部端子に印加された場合に、総てのバイポーラトランジスタＴｒ１〜Ｔｒ３を連動してオン動作させることができる。そして、サージによる過電流を各バイポーラトランジスタＴｒ１〜Ｔｒ３を通じて各外部端子へバイパスすることができる。
【００３５】
なお、抵抗Ｒ１の大きさは、予測し得るサージ電圧に応じて決定し、予測し得るサージ電圧が低い場合には、抵抗Ｒ１を設けないようにすることもできる。また、各バイポーラトランジスタＴｒ１〜Ｔｒ３は、動作速度が速いという理由からＮＰＮ型を用いるが、ＰＮＰ型でも可能である。
【００３６】
以上のように、上記の第１実施形態に係る過電圧保護回路２を使用すれば、過電圧が外部端子に印加された場合に、各バイポーラトランジスタを連動してオン動作させることができるため、過電圧が印加された外部端子に接続された回路の他に、他の外部端子に接続された回路をも保護することができる。
【００３７】
＜第２実施形態＞
次に、この発明の第２実施形態について図２を参照して説明する。図２（ａ），（ｂ）は、この実施形態に係る過電圧保護回路の回路図である。
【００３８】
図２（ａ）に示すように、過電圧保護回路２を構成する各バイポーラトランジスタＴｒ１〜Ｔｒ３は、それぞれエミッタ接地で接続されている。各バイポーラトランジスタＴｒ１〜Ｔｒ３の各ベースを共通接続する配線２ｄとグランドＧＮＤとの間には、複数の抵抗Ｒ１〜Ｒｎが並列接続されている。
【００３９】
つまり、抵抗Ｒ１〜Ｒｎの各抵抗値を選択することにより、配線２ｄおよびグランドＧＮＤ間の抵抗値を調整することができるため、ＩＣ１の用途によるサージ電圧の変化に対応した過電圧保護回路２を構成することができる。
【００４０】
また、図２（ｂ）に示すように、各バイポーラトランジスタＴｒ１〜Ｔｒ３をそれぞれコレクタ接地にすることもできる。この構成の場合も同様に、抵抗Ｒ１〜Ｒｎの各抵抗値を選択することにより、配線２ｄおよびグランドＧＮＤ間の抵抗値を調整することができるため、ＩＣ１の用途によるサージ電圧の変化に対応した過電圧保護回路２を構成することができる。
【００４１】
図３（ａ）は、図２（ａ）に示した過電圧保護回路の変更例を示し、図３（ｂ）は、図２（ｂ）に示した過電圧保護回路の変更例を示す。図３（ａ），（ｂ）に示すように、抵抗Ｒ１〜Ｒｎは、所望の位置に配置することができる。例えば、保護対象となる回路の耐圧に応じて各抵抗の配置位置および抵抗値を選択することができる。
【００４２】
＜第３実施形態＞
次に、この発明の第３実施形態について図４を参照して説明する。図４は、この実施形態に係る過電圧保護回路の回路図である。
【００４３】
外部端子Ｔ１〜Ｔ３にはＭＯＳトランジスタＴｒ１〜Ｔｒ３のソースがそれぞれ接続されている。各ＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲートは配線２ｄ，２ｅによって共通接続されている。各ＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ドレインはグランドＧＮＤに接続されている。また、配線２ｄとグランドＧＮＤとの間には、抵抗Ｒ１が接続されている。
【００４４】
例えば、外部端子Ｔ２にサージによる正極性の過電圧が印加されたとすると、外部端子Ｔ２に接続されたＭＯＳトランジスタＴｒ２がオン動作する。これにより、ＭＯＳトランジスタＴｒ２のゲート電流が配線２ｄ，２ｅに流れるため、他のＭＯＳトランジスタＴｒ１，Ｔｒ２もオン動作する。
したがって、外部端子Ｔ２に印加された過電圧により発生した過電流は、各ＭＯＳトランジスタＴｒ１〜Ｔｒ３を通じてグランドＧＮＤにバイパスされる。また、過電流の一部は、抵抗Ｒ１を通じてグランドＧＮＤにバイパスされる。
【００４５】
以上のように、上記の第３実施形態に係る過電圧保護回路２を使用すれば、過電圧が外部端子に印加された場合に、各ＭＯＳトランジスタを連動してオン動作させることができるため、過電圧が印加された外部端子に接続された回路の他に、他の外部端子に接続された回路をも保護することができる。
【００４６】
図５および図６は、第３実施形態の変更例を示す回路図である。図５に示すように、配線２ｄおよびグランドＧＮＤ間に複数の抵抗Ｒ１〜Ｒｎを並列接続することもできる。
つまり、抵抗Ｒ１〜Ｒｎの各抵抗値を選択することにより、配線２ｄ，２ｅおよびグランドＧＮＤ間の抵抗値を調整することができるため、ＩＣ１の用途によるサージ電圧の変化に対応した保護回路２を構成することができる。
【００４７】
また、図６に示すように、抵抗Ｒ１〜Ｒｎは、所望の位置に配置することができる。例えば、保護対象となる回路の耐圧に応じて各抵抗の配置位置および抵抗値を選択することができる。
なお、各ＭＯＳトランジスタをソース接地にすることにより、負極性の過電圧が印加された場合に各ＭＯＳトランジスタを連動してオン動作させ、過電流を各外部端子にバイパスさせることもできる。
【００４８】
＜第４実施形態＞
次に、この発明の第４実施形態について図７を参照して説明する。図７は、この実施形態に係る過電圧保護回路の回路図である。
【００４９】
過電圧保護回路２は、複数のグループ２ａ〜２ｃに分かれている。各グループの基本的な構成は、第１ないし第３実施形態と同じである。相互に隣接するグループ２ａ，２ｂの相互に隣接する端部において、一方のグループ２ｂの端部には、他方のグループ２ａの端部に配置されたバイポーラトランジスタＴｒ８の駆動電流によってオン動作するバイポーラトランジスタＴｒａが配置されている。
【００５０】
また、同様に、グループ２ｃの端部には、グループ２ｂの端部に配置されたバイポーラトランジスタＴｒ１６の駆動電流によってオン動作するバイポーラトランジスタＴｒｂが配置されている。
【００５１】
例えば、外部端子Ｔ２にサージによる過電圧が印加されると、バイポーラトランジスタＴｒ２がオン動作し、それに連動して他のバイポーラトランジスタＴｒ１，Ｔｒ３〜Ｔｒ８がオン動作する。続いて、バイポーラトランジスタＴｒ８の駆動電流によってグループ２ｂのバイポーラトランジスタＴｒａがオン動作し、それに連動した他のバイポーラトランジスタＴｒ９〜Ｔｒ１６がオン動作する。続いて、バイポーラトランジスタＴｒ１６の駆動電流によってグループ２ｃのバイポーラトランジスタＴｒｂがオン動作し、それに連動した他のバイポーラトランジスタＴｒ１７（図示せず）〜Ｔｒ２４がオン動作する。
【００５２】
例えば、各バイポーラトランジスタの各ベース間を接続して各バイポーラトランジスタを連動させる構成の場合、バイポーラトランジスタの数が多いと、ベース間を接続する配線２ａの配線容量などによって総てのバイポーラトランジスタがオン動作しないおそれがある。
【００５３】
しかし、上記のように、各バイポーラトランジスタを複数のグループに分け、隣接するグループの他方のグループの端部に配置されたバイポーラトランジスタの駆動電圧によって、一方のグループの端部に配置されたバイポーラトランジスタがオン動作するように構成することにより、各ベース間を接続する配線の配線容量の影響を受けることなく各グループを連動してオン動作させることができる。
【００５４】
特に、最近のＩＣは外部端子（ピン）数が増加する傾向にあるため、各外部端子に接続された各回路をサージから確実に保護するためには、上記のように保護回路を複数のグループに分けて、各グループが連動してオン動作させる構成が望ましい。
なお、各バイポーラトランジスタをコレクタ接地に変更することもできる。また、各バイポーラトランジスタに代えてＭＯＳトランジスタを用いてもよく、ソース接地でもよいし、ドレイン接地でもよい。
【図面の簡単な説明】
【００５５】
【図１】第１実施形態に係る過電圧保護回路の説明図であり、（ａ）はＩＣを模式的に示す説明図、（ｂ）は過電圧保護回路の回路図、（ｃ）は過電圧保護回路の変更例である。
【図２】図２（ａ），（ｂ）は、第２実施形態に係る過電圧保護回路の回路図である。
【図３】図３（ａ）は、図２（ａ）に示した過電圧保護回路の変更例を示し、図３（ｂ）は、図２（ｂ）に示した過電圧保護回路の変更例を示す。
【図４】第３実施形態に係る過電圧保護回路の回路図である。
【図５】第３実施形態の変更例を示す回路図である。
【図６】第３実施形態の変更例を示す回路図である。
【図７】第４実施形態に係る過電圧保護回路の回路図である。
【図８】従来の過電圧保護回路を模式的に示す説明図である。
【符号の説明】
【００５６】
１・・ＩＣ、２・・過電圧保護回路、Ｔ１〜Ｔ３・・外部端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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