(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタを製造する方法であって、
ポリシリコンを含むゲートスタックを有するＮＦＥＴおよびＰＦＥＴを基板上に形成するステップと、
前記ゲートスタックのポリシリコンをアモルファス化するステップと、
前記アモルファス化後の前記ＮＦＥＴのみを硬質層で覆うステップと、
前記ＮＦＥＴおよび前記ＰＦＥＴを加熱して、前記ＰＦＥＴのチャネル領域内に引張応力を生じさせることなく、前記硬質層で覆われた前記ＮＦＥＴのチャネル領域内に引張応力を生じさせるステップと、を含む方法。
【請求項２】
前記硬質層で覆うステップの前に、前記ＮＦＥＴ上に酸化物層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記アモルファス化するステップは、前記ゲートスタックにイオンを注入するステップを含む、請求項１に記載の方法。
【請求項４】
前記加熱ステップの間、前記硬質層で覆われた前記ＮＦＥＴのゲートスタックの結果として前記ＮＦＥＴの前記ゲートスタック内に圧縮応力を生じさせ、当該圧縮応力が前記ＮＦＥＴのチャネル領域内に引張応力を生じさせる、請求項１に記載の方法。
【請求項５】
前記ＮＦＥＴのゲートスタックの体積膨張は、前記ポリシリコンのアモルファス化により生成されたアモルファスシリコンの結晶化により生ずる、請求項４に記載の方法。
【請求項６】
前記硬質層は、窒化ケイ素または炭化ケイ素を含む、請求項１に記載の方法。
【請求項７】
前記ＮＦＥＴのみを硬質層で覆うステップは、
前記ＮＦＥＴおよび前記ＰＦＥＴを硬質層で覆うステップと、
前記硬質層の一部をパターン形成して、前記硬質層を前記ＮＦＥＴ上にのみ残すステップと、を含む請求項１に記載の方法。
【請求項８】
ＣＭＯＳトランジスタの製造方法であって、
ポリシリコンを含むゲートスタックを有するＮＦＥＴおよびＰＦＥＴを基板上に形成するステップと、
前記ＰＦＥＴをマスクで保護するステップと、
前記ＮＦＥＴにイオンを注入して、前記ＮＦＥＴのゲートスタックのポリシリコンをアモルファス化するステップと、
前記ＰＦＥＴの前記マスクを除去するステップと、
前記イオン注入後の前記ＮＦＥＴと前記マスク除去後の前記ＰＦＥＴを硬質層で覆うステップと、
前記硬質層で覆われた前記ＮＦＥＴおよび前記ＰＦＥＴを加熱して、前記ＰＦＥＴのチャネル領域内に引張応力を生じさせることなく、前記ＮＦＥＴのチャネル領域内に引張応力を生じさせるステップと、を含む方法。
【請求項９】
前記硬質層で覆うステップの前に、前記前記ＮＦＥＴおよび前記ＰＦＥＴ上に酸化物層を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記加熱ステップの間、前記ＮＦＥＴのゲートスタックの体積膨張を制限し、結果として前記ＮＦＥＴの前記ゲートスタック内に圧縮応力を生じさせ、当該圧縮応力が前記ＮＦＥＴのチャネル領域内に引張応力を生じさせる、請求項８に記載の方法。
【請求項１１】
前記ＮＦＥＴのゲートスタックの体積膨張は、前記ポリシリコンのアモルファス化により生成されたアモルファスシリコンの結晶化により生ずる、請求項１０に記載の方法。
【請求項１２】
前記ＰＦＥＴをマスクで保護するステップの前に、
前記ＮＦＥＴをマスクで保護するステップと、
前記ＰＦＥＴにイオンを注入して、前記ＰＦＥＴのゲートスタックのポリシリコンをアモルファス化するステップと、
前記ＮＦＥＴの前記マスクを除去するステップと、
前記イオン注入後の前記ＰＦＥＴを加熱するステップと、をさらに含む請求項８に記載の方法。
【請求項１３】
前記硬質層は、窒化ケイ素または炭化ケイ素を含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタ・デバイスの性能を改善するために歪工学を使用する分野に関する。
【背景技術】
【０００２】
より詳細には、本発明は、ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させることに関する。
【特許文献１】米国特許第５,６７０,３８８号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
相補型金属酸化物半導体（ＣＭＯＳ）デバイスの性能は、チャネル領域に適用される応力によって改善又は劣化されることがある。この応力は、ウェハを曲げるか、又は負荷材料を近くに配置することによって適用できる。引張応力がＮ型金属酸化物半導体（ＮＭＯＳあるいはＮＦＥＴ）にそのチャネル方向に沿って適用される場合、電子移動度が改善されて、オン電流及び速度がより高くなる。一方で、ＮＭＯＳ性能は、その応力が圧縮性である場合は劣化する。Ｐ型金属酸化物半導体（ＰＭＯＳあるいはＰＦＥＴ）デバイスの性能は、正孔移動度を向上させる圧縮応力を用いて改善することができる。同様に、ＰＭＯＳの性能は、チャネル方向に沿って適用される引張応力によって劣化する。
【課題を解決するための手段】
【０００４】
本明細書に示される相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（第１型及び第２型トランジスタ）を基板上に形成する。本発明は、これらのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ上に任意の酸化物層を形成し、次いでＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを硬い材料、例えば窒化ケイ素層で覆う。この後、本発明は、この窒化ケイ素層の一部をパターン形成し、窒化ケイ素層がＮＭＯＳトランジスタ上にのみ残るようにする。次に、本発明は、ＮＭＯＳトランジスタを加熱し、次いで窒化ケイ素層の残存部分を除去する。
【０００５】
任意の酸化物層が、窒化ケイ素層の残存部分の除去プロセスを制御するエッチング停止層として使用される。加熱プロセスは、ゲート内に圧縮応力を生じさせるので、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、ＰＭＯＳトランジスタのチャネル領域内に引張応力を生じさせることなく、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセス中に、ＮＭＯＳトランジスタのゲート導体の体積膨張が制限され、結果としてＮＭＯＳトランジスタのゲート導体内に圧縮応力をもたらす。ＮＭＯＳトランジスタのゲート導体内の圧縮応力は、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。
【０００６】
別の実施形態において、本発明はまた、基板上にＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタを形成する。しかし、本実施形態においては、本発明はまず、ＮＭＯＳトランジスタを保護し、次いでＰＭＯＳトランジスタにイオンを注入してＰＭＯＳトランジスタをアモルファスにする。次いで、本発明は、アニールプロセスを行ない、ＰＭＯＳトランジスタを結晶化する。この後、本発明は、ＮＭＯＳトランジスタにイオンを注入する前にＰＭＯＳトランジスタをマスクで保護する。次いでＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を硬質層で覆い、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを加熱する。この加熱プロセスの間、硬質層は、ＮＭＯＳトランジスタのゲートが膨張するのを防止し、ＮＭＯＳトランジスタのゲート内に圧縮圧力を生じさせる。また、このＮＭＯＳトランジスタのゲート内の圧縮圧力は、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。この後、この硬質層は除去され、トランジスタの残りの構造体が完成される。
【０００７】
ＰＭＯＳトランジスタ（ＰＦＥＴ）のゲート又はチャネル領域内に応力を生じさせることなく、ＮＭＯＳトランジスタ（ＮＥＦＴ）のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、ＰＦＥＴの性能を劣化させることなくＮＦＥＴの性能を改善する。
本発明のこれら及びその他の態様を以下でさらに詳細に説明する。
【発明を実施するための最良の形態】
【０００８】
添付の図面に示され、以下の記載に詳述される非限定的な実施形態を参照して、本発明及び種々の特徴、並びにそれらの有利な詳細をより完全に説明する。図面に示される特徴は、必ずしも一定の縮尺で描かれていないことに留意すべきである。周知の構成要素及び加工技術の詳細は、本発明を不必要に不鮮明にしないために省略する。本明細書にて使用される例は、単に、本発明を実施できる方法を容易に理解するため、そしてさらに当業者が本発明を実施できるようにするためのものである。従って、そうした例は本発明の範囲を限定するものとして解釈されるべきではない。
【０００９】
上述したように、ＮＭＯＳ性能は、チャネル領域が引張応力下に置かれる場合に改善され、応力が圧縮性である場合には劣化する。しかし、ＰＭＯＳデバイスの性能は、チャネル方向に沿って適用される引張応力によって劣化する。故に、本発明は、ＰＭＯＳデバイス内に引張応力を生じさせることなく、ＮＭＯＳデバイス内にのみ引張応力を生じさせる製造方法を提供する。より詳細には、本発明は、トランジスタ・ゲート内に圧縮応力を生じさせ、ゲートとチャネルとの間の近接性に起因してチャネル内に引張応力を誘起する。
【００１０】
トランジスタ・ゲートスタックは、一般にゲート・ポリシリコン及び（酸化物及び窒化物の）スペーサを含む。トランジスタが高温でアニールされるときに、ポリシリコン粒子が成長することができ（又はポリシリコンがアニールの前にアモルファスである場合は結晶化することができ）、ゲート導体サイズの体積を増大させることになる。しかし、アニールプロセスの間、ゲートスタックが剛性の硬い材料で覆われている場合、ゲートのサイズは増大することができず、ゲート内に圧縮応力が生じる。
【００１１】
この圧縮応力は、上述のようなポリシリコンの結晶化による体積変化に加えて、ゲートスタックにおける材料間の異なる熱膨張係数によっても生じる。以下でより詳細に議論されるように、本発明は、ゲートスタックのアニーリングの前に硬い層（例えば窒化ケイ素層）でゲートスタックを覆う。このことが、ゲートスタック内に圧縮応力を生じさせる。本発明は、窒化ケイ素、炭化ケイ素などのような硬い材料を使用して、アニーリング・プロセスの間、ゲートを覆う。本発明は、例えば酸化物でゲートスタックを覆う場合と比較して、こうした硬質膜を使用することに利点がある。酸化物及び硬質でない他の膜を使用する場合、こうした膜は、アニーリング・プロセス中に変形してわずかに形状を変化させて、ゲート内の応力に屈し、ゲートスタック内に応力を有効に生じさせないことがある。トランジスタ・ゲートがアニールされ、Ｓｉ３Ｎ４層で覆われる場合、ポリシリコンの体積変化及びスペーサの変形はＳｉ３Ｎ４層によって制限され、アニール後にゲートスタック内に大きな応力を誘起する。この応力は、Ｓｉ３Ｎ４が除去された後でさえもゲート及びチャネル内に残る。
【００１２】
ここで図を参照すると、図１から図９は、第１の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図であり、図１０から図１６は、第２の実施形態に従う電界効果トランジスタ製造プロセスにおける異なる段階を示す概略断面図である。本発明の硬質層で覆われたトランジスタを形成するために使用されるプロセス及び材料の多くは、当業者に周知である（例えば、特許文献１を参照のこと）。
【００１３】
図１において、浅いトレンチ分離（ＳＴＩ）領域１４及びゲート酸化物１６を周知の加工技術を用いて形成した後、ポリシリコン１０をウェハ１２（例えばシリコンウェハ）上に堆積させる。ポリシリコン１０は、図２に示されるように、例えば周知のマスキング及びエッチング・プロセスを用いてパターン形成されてゲートスタック２０、２２を形成する。この例において、左側のゲートスタック２０は、Ｐ型トランジスタ（ＰＦＥＴ）のような或る型のトランジスタに使用される一方で、右側のゲートスタック２２はＮ型トランジスタ（ＮＥＦＴ）のような反対の型のトランジスタに使用される。図３において、側壁スペーサ３０をゲートスタック２０上に形成し、延長／ハロ注入をＮＦＥＴ及びＰＦＥＴの両方に行う。
【００１４】
図４では、別の側壁スペーサ４０が形成され、ソース／ドレーンのイオン注入４２が行われる。ソース／ドレーンのイオン注入のイオン衝撃によって、ゲート・ポリシリコン２０、２２（並びにソース／ドレーン領域４２）が、図面では異なる陰影によって表されるようにアモルファスになることに留意されたい。このプロセスにおいて、結晶性又は多結晶性シリコンは、アモルファス・シリコンになり、加熱されたときに膨張する。
【００１５】
図５において、硬質（硬い）膜５０、例えば窒化ケイ素、炭化ケイ素などを、従来の堆積プロセス、例えば化学気相堆積法（ＣＶＤ）又はプラズマ強化ＣＶＤプロセスあるいはその他のプロセスを用いてウェハ１２上に堆積させる。硬質膜５０を形成する前に、任意のエッチング停止層５２、例えばＳｉＯ２などを成長又は堆積させてもよい。硬質膜５０に用いられる材料は、以下で説明されるアニーリング・プロセス中にゲート導体２２が膨張しようとする際に実質的に変形しない好適な材料を含むことができる。硬質膜５０の厚さ及び任意のエッチング停止層５２は、硬質膜５０がアニーリング・プロセス中にゲート導体２２が顕著に膨張するのを防止するのに十分な厚さを有する限り、利用される製造プロセス、及び、含まれるトランジスタの具体的な設計に応じて、適切ないずれかの厚さにすることができる。例えば、硬質層５０の厚さは、５００Åから１５００Åの範囲であってもよく、エッチング停止層の厚さは２０Åから５０Åの範囲であってもよい。
【００１６】
図６において、硬質膜５０は周知のマスキング及び材料除去プロセスを用いてパターン形成され、ＮＦＥＴだけを覆うように硬質膜５０を残す。図７において、熱アニールを行ない、注入されたドーパントを活性化させ、アモルファス・シリコンを結晶化させる。アニール温度は、例えば７００℃から１１００℃の範囲であってもよい。ＮＦＥＴゲート２２は、それが硬質層５０によって内包され、顕著には膨張できないために、応力を受けることに留意されたい。アモルファス・シリコンが結晶化するときに、その体積が膨張する。しかし、硬質層５０はＮＦＥＴゲート２２の外面のサイズが大きくなるのを妨げるので、応力がＮＦＥＴゲート２２内に蓄積される。一旦温度がアニール温度未満まで下がると、ゲート・ポリシリコン２２の外側部分がその形状及びサイズを保つので、硬質層５０が除去された後でさえも、この応力はＮＦＥＴのゲート２２内に留まる。ＮＦＥＴゲート２２内のこの圧縮応力は、ＮＦＥＴチャネル領域内に引張応力７０を生じさせる。チャネル方向に沿った引張応力７０は、電子移動度を向上させ、故にＮＦＥＴデバイスの性能を改善する。同じ応力は、正孔移動度を低下させるので、ＰＦＥＴの性能を低下させる。故に、図６において、硬質層５０は、アニーリング・プロセスの前にＰＦＥＴ領域から除去され、ＰＦＥＴ２０を自由に膨張可能にした。
【００１７】
図８において、再び周知の材料除去プロセスを用いて硬質層５０の残存部分を除去する。エッチング停止層５２を利用した場合、ここで、例えばＨＦ含有化学物質を用いる洗浄プロセスを用いてそれを除去することができる。上述したように、それらの圧縮応力はゲート２２内に残り、それ故に硬質膜５０を除去した後でさえも、引張応力７０がチャネル領域に残る。図９において、シリサイド領域６５は、ゲート２０、２２の最上部及びソース／ドレーン領域上に形成される。自己整合シリサイド（サリサイド）は、Ｎｉ又はＣｏを用いて３００℃から７００℃にて形成できる。次いで反応しなかった金属をウェハから剥離する。次いで層間誘電体（ＩＬＤ）及び相互接続部を、周知の加工及び材料を用いて形成する。
【００１８】
ＰＭＯＳトランジスタ（ＰＦＥＴ）のゲート又はチャネル領域内に応力を生じさせることなく、ＮＭＯＳトランジスタ（ＮＦＥＴ）のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、ＰＦＥＴの性能を低下させることなく、ＮＦＥＴの性能を改善する。
【００１９】
別の実施形態を図１０から図１６に示す。より詳細には、図１０において、マスク１０２、例えばフォトレジスト・マスクをパターン形成し、ＰＦＥＴソース／ドレーン注入１００を行なう間、ＮＦＥＴをフォトレジスト１０２で覆う。述べたように、注入プロセス中は、ＰＦＥＴゲート２０がアモルファスになる。次いで図１１において、マスク１０２を剥離し、加熱プロセス、例えば高速熱アニール（ＲＴＡ）を行ない、ＰＦＥＴアモルファス・シリコン２０を結晶化させる。このゲート２０の結晶化プロセスはゲート２０を膨張させるが、ゲート２０上に硬質層がないので、この膨張はゲート２０内に圧縮応力を生じない。
【００２０】
図１２において、別のフォトレジスト・マスク１２２をパターン形成し、ＰＦＥＴを覆い、第２のイオン注入プロセスを露出したＮＦＥＴに行ない、ソース／ドレーン領域１２０を形成し、ゲート導体２２をアモルファスにする。次いで、図１３において、フォトレジスト１２２を再び剥離する。このＰＦＥＴはマスク１２２で保護されたので、ＮＦＥＴだけにアモルファスのシリコン領域が残ることに留意されたい。
【００２１】
図１４において、硬質層５０及び任意の酸化物層５２を上記で議論したように形成する。次いで、図１５において、熱アニールを行ない、注入されたドーパントを活性化し、アモルファス・シリコンを結晶化する。また、アニール温度は、例えば７００℃から１１００℃の範囲とすることができる。ＰＦＥＴゲート２０はゲート２２内にあったアモルファス状態の材料を含有しなかったので、ＮＦＥＴゲートポリ２２だけが圧縮応力を受けることに留意されたい。次いで、図１６において、硬質層５０及び任意の酸化物膜５２が除去され、ウェハは、上記で議論されたようにサリサイド化の準備が整う。
【００２２】
図１７は、第１の実施形態をフローチャートの形態で示す。より詳細には、アイテム１７０では、この方法は、異なる（例えば反対の）型のトランジスタ、例えばＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（第１及び第２トランジスタ）を基板上に形成する。アイテム１７２において、本発明は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ上に任意の酸化物層を形成し、次いでアイテム１７４において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを硬質材料、例えば窒化ケイ素層で覆う。この後、本発明は、アイテム１７６において硬質層の一部をパターン形成し、硬質層がＮＭＯＳトランジスタ上にのみ残るようにする。次に本発明は、アイテム１７８においてＮＭＯＳトランジスタを加熱し、次いでアイテム１８０において硬質層の残存部分を除去する。
【００２３】
図１８にフローチャートの形態で示される第２の実施形態において、本発明はまた、アイテム１９０において、Ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタを基板上に形成する。しかし、この実施形態において、本発明はまず、アイテム１９２において、ＮＭＯＳトランジスタを保護し、次いでアイテム１９４において、ＰＭＯＳトランジスタにイオンを注入し、ＰＭＯＳトランジスタをアモルファスにする。次いで、本発明は、アイテム１９６において、アニーリング・プロセスを行ない、ＰＭＯＳトランジスタを結晶化する。この後、本発明は、アイテム１９８においてＰＭＯＳトランジスタをマスクで保護した後、アイテム２００においてＮＭＯＳトランジスタにイオンを注入する。次いで、アイテム２０２において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方が硬質層で覆われ、アイテム２０４において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが加熱される。この加熱プロセスの間、硬質層は、ＮＭＯＳトランジスタのゲートが膨張するのを防止して、ＮＭＯＳトランジスタのゲート内に圧縮応力を生じさせる。また、ＮＭＯＳトランジスタのゲート内のこの圧縮応力は、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。この後、アイテム２０６において硬質層を除去し、アイテム２０８においてトランジスタの残りの構造体が完成される。
【００２４】
加熱プロセスは、ゲート内に圧縮応力を生じさせ、それによって、窒化ケイ素層によって覆われたトランジスタのチャネル領域内に引張応力を生じさせる。故に、加熱プロセスは、ＰＭＯＳトランジスタのチャネル領域内に引張応力を生じさせることなく、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。より詳細には、加熱プロセスの間、ＮＭＯＳトランジスタのゲート導体の体積膨張が制限され、結果としてＮＭＯＳトランジスタのゲート導体に圧縮応力が生じる。ＮＭＯＳトランジスタのゲート導体内の圧縮応力が、ＮＭＯＳトランジスタのチャネル領域内に引張応力を生じさせる。ＰＭＯＳトランジスタ（ＰＦＥＴ）のゲート又はチャネル領域内に応力を生じさせることなく、ＮＭＯＳトランジスタ（ＮＦＥＴ）のゲート内に圧縮応力、チャネル領域内に引張応力を生じさせることによって、本発明は、ＰＦＥＴの性能を低下させることなく、ＮＦＥＴの性能を改善する。
本発明は好ましい実施形態に関して説明されたが、当業者は、本発明が添付の特許請求の範囲の精神及び範囲内の変更を実施できることを認識する。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図２】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図３】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図４】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図５】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図６】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図７】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図８】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図９】第１実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１０】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１１】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１２】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１３】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１４】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１５】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１６】第２実施形態に従う電界効果トランジスタ製造プロセスにおける段階を示した概略断面図である。
【図１７】本発明の好ましい方法を示す流れ図である。
【図１８】本発明の好ましい方法を示す流れ図である。
【符号の説明】
【００２６】
１２：基板
１４：浅いトレンチ分離（ＳＴＩ）領域
１６：ゲート酸化物
２０：ゲート
２２：ゲート
４０：側壁スペーサ
６５：シリサイド領域
７０：引張応力
【図１】
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【図２】
0004979587.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004979587.tif 000014
【図１４】
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【図１５】
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【図１６】
0004979587.tif 000017
【図１７】
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【図１８】
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