(57)【特許請求の範囲】
【請求項１】
光素子を基板にはんだを用いて接続して搭載する光素子搭載方法であって、
前記光素子が搭載される前記基板の主面側の、前記光素子が搭載される領域の少なくとも一部に第１の導体層を形成する導体層形成工程と、
該導体層形成工程で形成された第１の導体層の少なくとも一部に固体の薄膜はんだを形成するはんだ形成工程と、
前記基板の主面側における光素子が搭載される領域内において、前記第１の導体層上あるいは前記基板の主面上に、複数の突起物を形成する突起物形成工程と、
前記固体の薄膜はんだ上に前記光素子を載置する光素子載置工程と、
前記固体の薄膜はんだを溶融させて、該突起物形成工程で形成された複数の突起物で前記電子部品を支えた状態となるように前記光素子を前記基板の主面側の第１の導体層に接続して搭載する接続工程とを有し、
前記固体の薄膜はんだはその平面形状の輪郭部に窪みを有し、当該窪み内に前記突起物が位置するように、前記固体の薄膜はんだ及び前記突起物は形成される
ことを特徴とする光素子搭載方法。
【請求項２】
前記光素子の主面側の少なくとも一部には、前記接続工程において前記薄膜はんだと接続される第２の導体層を有することを特徴とする請求項１に記載の光素子搭載方法。
【請求項３】
前記突起物形成工程において形成する前記突起物の高さが前記第１の導体層の高さ以上で前記薄膜はんだの高さより低く、かつ前記突起物を構成する材料の融点が、前記薄膜はんだの融点よりも高いことを特徴とする請求項１または２に記載の光素子搭載方法。
【請求項４】
前記接続工程において、前記光素子に予め形成されたＡｕ層若しくはＡｕバンプを前記溶融した薄膜はんだに押し付けてＡｕと薄膜はんだ成分との反応により前記接続を得ることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項５】
前記突起物形成工程において形成する前記突起物を構成する材料が金属材料であることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項６】
前記第１の導体層および前記薄膜はんだを形成する前に、前記突起物形成工程において、前記基板の主面の前記突起物以外の領域を、予め削ることによって前記突起物を形成することを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項７】
前記突起物形成工程において形成する前記突起物を構成する材料がＣｕ、Ａｌ若しくはＮｉの金属、またはＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌのはんだであることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項８】
前記はんだ形成工程で形成されるＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌの薄膜はんだの表面に、Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が形成されていることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項９】
前記薄膜はんだの表面に、前記Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が蒸着、スパッタまたはめっきにより形成されることを特徴とする請求項８記載の光素子搭載方法。
【請求項１０】
前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだ、Ｉｎ−ＳｎはんだまたはＩｎ−Ｂｉ−Ｓｎはんだであることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【請求項１１】
前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだであって、Ｂｉ濃度が２１重量％以上９９.９％以下であることを特徴とする請求項１乃至３の何れか一つに記載の光素子搭載方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ等の電子部品を導電層上にはんだが形成されたサブマウント等の基板に接続して搭載する電子部品搭載方法及び電子部品基板搭載構造体に関する。
【背景技術】
【０００２】
従来の電子部品搭載方法としては、特開平８−１９５４７２号公報（特許文献１）および特開２００６−１３５２６４号公報（特許文献２）において知られている。
【０００３】
特許文献１には、半導体素子が搭載された基板と該基板に接合する封止部材との間にはんだプリフォームを配置した３つの電子部品を、各々の電子部品の外周部を囲むガイド部材によって案内しながら２枚の平板間に挟んで支持し、前記平板ごと３つの電子部品を加熱することにより、前記はんだプリフォームを溶かして各々の封止部材を接合するはんだを用いた半導体素子の封止方法が記載されている。
【０００４】
また、特許文献２には、第１の接合層と第２の接合層におけるＡｕとＳｎの重量比が８４：１６〜６２：３８の範囲内となるように、第１の基板に前記第１の接合層を形成し、第２の基板に前記第２の接合層を形成する第１のステップと、前記第１の基板と前記第２の基板を、前記第１の接合層と前記第２の接合層とが当接するように挟持して、２００℃以上２８０℃未満の温度で熱圧着する第２のステップと、前記第１の基板と前記第２の基板を、加圧を第２のステップより小さくして、２８０℃以上５２１℃未満で熱処理する第３のステップとを有する電子部品の製造方法が記載されている。
【０００５】
また、従来の電子部品搭載方法としては、ヒートシンクとなるセラミック基板上に、電極となる導電層を形成し、この導電層上にはんだ膜を形成し、該基板のはんだ膜に、ＣＤ、ＤＶＤ等の光記録用あるいは通信用の光素子のＡｕ層の電極を押し付け、その状態ではんだを溶融させて接続が行われる。
【０００６】
【特許文献１】特開平８−１９５４７２号公報
【特許文献２】特開２００６−１３５２６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年、高出力でサイズの大きな光素子をセラミック製基板に導電層及びはんだが形成されたサブマウントに実装することが多くなっている。サブマウントとは光素子から出る熱を放熱させるためのものである。この場合の課題としては、光素子の発熱量が大きくなることから、サブマウントへの高い放熱性を確保することが挙げられる。ところが、はんだ接続部に大きなボイドによる濡れ不良などが存在すると、放熱性が低下して、光素子の発光効率が低下してしまうことになる。
【０００８】
本発明の目的は、上記課題を解決すべく、はんだ接続部においてはんだの良好な濡れ性を確保して放熱性の低下を防止して光素子等の電子部品の特性を向上させた電子部品搭載方法及び電子部品基板搭載構造体を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明では、光素子を基板（サブマウント等）にはんだを用いて接続して搭載する光素子搭載方法において、前記光素子が搭載される前記基板の主面側の、前記光素子が搭載される領域の少なくとも一部に第１の導体層を形成する導体層形成工程と、該導体層形成工程で形成された第１の導体層の少なくとも一部に固体の薄膜はんだを形成するはんだ形成工程と、前記基板の主面側における光素子が搭載される領域内において、前記第１の導体層上あるいは前記基板の主面上に、複数の突起物を形成する突起物形成工程と、前記固体の薄膜はんだ上に前記光素子を載置する光素子載置工程と、前記固体の薄膜はんだを溶融させて、該突起物形成工程で形成された複数の突起物で前記電子部品を支えた状態となるように前記光素子を前記基板の主面側の第１の導体層に接続して搭載する接続工程とを有し、前記固体の薄膜はんだはその平面形状の輪郭部に窪みを有し、当該窪み内に前記突起物が位置するように、前記固体の薄膜はんだ及び前記突起物は形成されるようにした。
【００１０】
また、本発明は、前記光素子搭載方法において、前記光素子の主面側の少なくとも一部には、前記接続工程において前記はんだと接続される第２の導体層を有するようにした。
【００１１】
また、本発明は、前記突起物形成工程において形成する前記突起物の高さが前記第１の導体層の高さ以上で前記薄膜はんだの高さより低く、かつ前記突起物を構成する材料の融点が、前記薄膜はんだの融点よりも高いことを特徴とする。
【００１２】
また、本発明は、前記接続工程において、前記光素子に予め形成されたＡｕ層若しくはＡｕバンプを前記溶融した薄膜はんだに押し付けてＡｕと薄膜はんだ成分との反応により前記接続を得るようにした。
【００１３】
また、本発明は、前記突起物形成工程において形成する前記突起物を構成する材料が金属材料であることを特徴とする。
【００１４】
また、本発明は、前記第１の導体層および前記薄膜はんだを形成する前に、前記突起物形成工程において、前記基板の主面の前記突起物以外の領域を、予め削ることによって前記突起物を形成することを特徴とする。
【００１５】
また、本発明は、前記突起物形成工程において形成する前記突起物を構成する材料がＣｕ、Ａｌ若しくはＮｉの金属、またはＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌのはんだであることを特徴とする。
【００１６】
また、本発明は、前記はんだ形成工程で形成されるＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌの薄膜はんだの表面に、Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が形成されていることを特徴とする。
【００１７】
また、本発明は、前記薄膜はんだの表面に、前記Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が蒸着、スパッタまたはめっきにより形成されることを特徴とする。
【００１８】
また、本発明は、前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだ、Ｂｉ−Ｓｎはんだの共晶温度１３９℃未満の融点を有するＩｎ−Ｓｎはんだ（融点が１１７℃程度）またはＩｎ−Ｂｉ−Ｓｎはんだ（融点が６０℃程度）であることを特徴とする。
【００１９】
また、本発明は、前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだであって、Ｂｉ濃度が２１重量％以上９９.９％以下であることを特徴とする。
【００２０】
また、本発明は、前記接続工程において接続されたはんだ接続部の高さが前記突起物と概ね同等の高さであることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、接続時において接続に関与するはんだの量を確保でき、被接続部の導電層と十分反応し、濡れの良い良好な接続を実現して放熱性の低下を防止して光素子等の電子部品の特性を向上させることが可能となる。
【００２３】
また、本発明によれば、比較的接続温度の低いＳｎ−Ｂｉはんだ等を用いて半導体チップ等の電子部品を基板上に濡れの良い良好な接続を実現して、融点が低い有機材料で作られた基板の上に半導体チップを接続することが可能となる。
【００２４】
また、本発明によれば、電気的に接続されたはんだ部が複数箇所に隣接する場合において、はんだの流出を抑制できることで隣接するはんだ同士の接触を避け、ショートを防止することができる。
【発明を実施するための最良の形態】
【００２５】
本発明に係る電子部品搭載方法及び電子部品を基板に搭載した電子部品基板搭載構造体の実施の形態について、図１乃至図１３を参照しながら説明する。
【００２６】
［第１の実施の形態］
本発明に係る第１の実施の形態である高出力でサイズの大きな光素子などの半導体チップ搭載用のサブマウントについて、図１乃至図４を用いて説明する。図１は、半導体チップ１をサブマウント２上に実装する前の断面図である。図２は半導体チップ１をサブマウント２上に実装する前の斜視図であり、図１を立体的に斜め前方より見た図である。図３は、光素子などの半導体チップ１をサブマウント２上に接続する前に、半導体チップ１の上方から荷重がかけられている状態の断面図である。図４は、光素子などの半導体チップ１をサブマウント２上に接続した状態を示す断面図である。
【００２７】
電子部品である半導体チップ１に例えばＧａＡｓが主成分の光素子（半導体レーザ）を用いた場合、サブマウント２を構成する基板４にはＳｉＣ、ＡｌＮなどのセラミックを用いることが、高絶縁、高放熱で、かつＧａＡｓの光素子に近い熱膨張率を有し、好適である。なお、光素子としてはＧａＡｓに限定されるものではなく、ＧａＮやＩｎＧａＮなどにも適用可能である。そして、電子部品である半導体チップ１が搭載（実装）されるサブマウント２の主面側の、半導体チップ１が搭載される領域の少なくとも一部にセラミックとの密着性を確保するために基板側導体層５が形成される。該基板側導体層５は、基板４の主面側から順に密着層／拡散防止層／電極層としてのＴｉ，Ｐｔ，Ａｕ（以降、Ｔｉ／Ｐｔ／Ａｕと表記）やＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどで形成される。半導体チップ１を構成する基板３の主面上にも、主面側から順に密着層／拡散防止層／電極層としてのＴｉ，Ｐｔ，Ａｕ（以降、Ｔｉ／Ｐｔ／Ａｕと表記）やＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどの半導体チップ側導体層２１が形成される。基板側導体層５及び半導体チップ側導体層２１がＴｉ／Ｐｔ／Ａｕで形成される場合、Ｔｉは０．１μｍ程度、Ｐｔは０．２μｍ程度、Ａｕは０．０５μｍ〜５μｍ程度の厚さとすることができる。ただし、導体層の種類、層の数、厚さはこれに限定されるものではなく、また基板側導体層５と半導体チップ側導体層２１とは同じである必要はない。光素子を形成する基板３の主面上の導体層２１の一部にＡｕ層８が形成されている。このＡｕ層８の厚さははんだ６との濡れ性を良好にするために、０．０５μｍ〜５μｍ程度が好適である。
【００２８】
さらに、上記基板側導体層５の少なくとも一部にははんだ６が形成され、前記半導体チップ１が搭載される領域内で、かつ前記はんだ６以外の基板側導体層５上或いは前記サブマウント２の主面上に、はんだ６に隣接した少なくとも一箇所にはんだ６の融点よりも高い融点を有する金属材料で形成された突起物７が設けられ、該突起物７の高さが、前記基板側導体層５の高さ以上でかつ前記はんだの高さよりも低く形成される。なお、接続後のはんだ接続部の高さは突起物７と概ね同等の高さで形成される。
【００２９】
サブマウント２に形成するはんだ６は、半導体チップ１が光素子の場合、薄膜はんだであることが必須である。その理由は、（１）はんだが厚いと接続後のはんだの体積膨張や、接続後の原子の拡散が原因で接続部に体積移動が起こるため、光素子の位置ずれ量が大きくなり、光軸がずれてしまうこと、（２）溶融中に接続部外部へのはんだの流出量が増えることにより光素子の側面にはんだが付着し、光素子の特性が劣化してしまうこと、（３）熱伝導率が比較的低いはんだを薄くすることで高放熱性を得ることが挙げられる。なお、薄膜はんだ６の厚さは１μｍ〜１０μｍ程度が好適である。従って、突起物７の高さは、１μｍ〜１０μｍ程度の薄膜はんだ６の表面の高さよりも低く形成されることになる。なお、接続後のはんだ接続部の高さは突起物７と概ね同等の高さで形成される。
【００３０】
なお、薄膜はんだ６の組成としては、後述するように例えばＢｉ−Ｓｎはんだ、またはＩｎ−Ｓｎはんだ(融点１１７℃)、またはＩｎ−Ｂｉ−Ｓｎはんだ（融点６０℃）等の共晶組成が好適であるが、必ずしも共晶組成に限定されるものではなく、共晶組成から多少ずれていても、望ましい接続状態が得られれば良い。
【００３１】
ところで、図３に示すように、接続する前の、半導体チップ１に荷重を負荷した状態では、突起物７の高さが基板側導体層５の表面より高く、薄膜はんだ６の表面より低く形成されており、突起物７の先端は半導体チップ１のＡｕ層８の下面とは接していない。なお、荷重は、半導体チップ１を実装する際に、半導体チップ１の位置ずれを防ぐために必須である。ただし、荷重を負荷せずとも位置ずれを起こさない場合も考えられる。例えば、半導体チップ１の自重により動かない場合である。この場合でも、図４に示すように、はんだの融点以上に昇温してはんだを溶融して接続する時には、突起物７が半導体チップ１の荷重または自重を支持することにより、薄膜はんだ６の厚さ低減（薄膜はんだ６の流出）を抑制して接続に関与するはんだ量を維持してはんだの濡れを良くすることで、流動性が増し、接続時に巻き込んだボイドを接続部外部へ排出するはたらきをするので、良好な接続が可能となる。その結果放熱性の低下を防止して光素子の発光効率等の電子部品の特性を向上さすることが可能となる。
【００３２】
はんだ厚低減が接続不良を引き起こす理由は、はんだ量が少ない場合、つまり、薄膜はんだの場合、半導体チップ側に接続のために形成されているＡｕ層８とサブマウント側の薄膜はんだ６が反応することではんだの組成が変動し、融点の上昇、または、融点が上昇せずとも液相線温度の上昇による融点と液相線温度の差の拡大が起こり濡れが低下するためである。融点と液相線温度との差が大きいと濡れが悪くなる理由は、差が大きいほど共存する固相の割合が増すためである。
【００３３】
このように接続時において突起物７によって半導体チップ１の荷重または自重を支持することによって薄膜はんだ６の厚さ低減（薄膜はんだ６の流出）を抑制して接続に関与するはんだ量を維持することによって反応部の周囲に残っているはんだが供給され、組成のずれによる濡れの低下を防止することができる。このように接続時において突起物７によって薄膜はんだ６のＡｕ層８に対する濡れ性を良くすることで、流動性が増し、接続時に巻き込んだボイドを接続部の外部へ排出するはたらきをするので、薄膜はんだ６のＡｕ層８への良好な接続が可能となる。即ち、接続時において突起物７によって半導体チップ１の荷重または自重を支持することにより、接続時に接続部以外へのはんだの流出を抑制し、はんだ量を維持することが、濡れの良い良好な接続部を得るのに効果的である。
【００３４】
ところで、図４に示すように、はんだの融点以上に昇温してはんだを溶融して半導体チップ１をサブマウント２上に接続して実装する時に、突起物７と半導体チップ１が接し、半導体チップ１に荷重を加えても突起物７によりこれ以上はんだに圧力がかからない状態となり、圧力によるはんだの接続部以外への流出を抑えられる。この結果、はんだの厚さ低減を抑制できる。このように接続に寄与するはんだ量の減少を抑制することで、半導体チップ１側に形成されているＡｕ層８と反応するはんだ量を保持できるため、巻き込んだボイド等を排出した濡れの良い良好な接続部を得ることができる。
【００３５】
次に、本発明に係るサブマウント形成プロセスの概略について説明する。まず、ヒートシンクとなるサブマウント用（Ｓｉ、ＡｌＮ、ＳｉＣ、およびＡｌ２Ｏ３など）の基板４上に、電極となる基板側導体層５をフォトリソグラフィー技術を用いた半導体プロセスにより形成する。次に突起物７の形成に移る。突起物７の形成は、蒸着、スパッタ、あるいはめっきなどを用いるが、大きく分けて二つのプロセスが適用できる。一つ目のプロセスはマスクパターンを形成した後に、突起物となる材料の膜を形成し、余分な材料膜を取り除くプロセスである。レジストパターンを用いたリフトオフや、メタルマスクを用いての成膜などが当てはまる。二つ目のプロセスは、先に蒸着、スパッタあるいはめっきなどを用いて突起物となる材料膜を成膜して、その上にマスクパターンを形成し、余分なはんだ膜をエッチングで除去するプロセスである。該除去プロセスとしては、ミリングなどのドライのエッチングや、溶液を使ったウェットエッチングを適用することができる。また、その他のプロセスとしてはセラミック基板４上に基板側導電層５を形成し、めっき法により突起物7を形成することも考えられる。
【００３６】
また、突起物７を構成する材料としては、はんだ６の融点よりも融点が高いＣｕ，Ａｌ，Ｎｉ等の金属材料、またはＢｉ−Ｓｎ，Ｓｎ−Ａｇ，Ｓｎ−Ａｇ−Ｃｕ，Ｓｎ−Ｃｕ，Ａｕ−Ｓｎ，Ｓｎ−Ｚｎ，Ａｕ−Ｓｉ，Ａｕ−Ｇｅ，Ｓｎ−ＡｌなどのＰｂフリーはんだで形成される。次に、はんだ６の形成に移る。はんだ６の形成は、蒸着、スパッタ、あるいはめっきなどを用いるが、大きく分けて二つのプロセスが適用できる。一つ目のプロセスはマスクパターンを形成した後に、はんだ部の形成を行い、余分なはんだ部を取り除くプロセスである。レジストパターンを用いたリフトオフや、メタルマスクを用いての成膜などが当てはまる。二つ目のプロセスは、先に蒸着、スパッタなどを用いてはんだ膜を成膜して、その上にマスクパターンを形成し、余分なはんだ膜をエッチングで除去するプロセスである。該除去プロセスとしては、ミリングなどのドライのエッチングや、溶液を使ったウェットエッチングを適用することができる。また、その他のプロセスとしてはセラミック基板４上に基板側導電層５を形成し、めっき法によりはんだ６を形成することも考えられる。
【００３７】
本技術は、はんだの接続温度に関わらず良好な接続を得るのに効果的であるが、比較的低融点なはんだ（融点が２００℃を超えないはんだ）に対し、特に効果的である。融点の低いはんだの接続温度は例えば１６０℃〜２００℃程度と概して低く、その接続温度で溶融したはんだの濡れ性や流動性は比較的低い。特にはんだ厚が薄い場合、前記のようにさらに濡れ性、流動性が低い。しかしながら、本発明のように、はんだに隣接してはんだの融点よりも融点が高い材料（例えばＣｕまたはＣｕ合金など）で形成された突起物７を設けることにより、接続時に半導体チップ１に荷重を加えたとしても、接続に寄与するはんだ量の減少を抑制することで、半導体チップ側に形成されているＡｕ層と反応するはんだ量を保持できるため、濡れの良い良好な接続部を得ることができる。その結果、比較的低融点のはんだ６を使用することが可能となり、融点が低い有機材料で作られた基板４の上に半導体チップ１を接続することが可能となる。
【００３８】
ここで、比較的低融点なはんだを代表してＳｎ−Ｂｉ薄膜はんだについて説明する。Ｓｎ−Ｂｉは接続温度が１６０℃〜２００℃程度であり、Ａｕ層に対する濡れ広がり性が小さいため、特に接続に寄与するはんだ量の保持が重要である。使用するＳｎ−Ｂｉはんだは、共晶が含まれる組成範囲、すなわち、Ｂｉ濃度２１ｗｔ％以上９９．９ｗｔ％以下と規定する。図５は、Ｂｉ−Ｓｎの二元平衡状態図である。まず、Ｂｉ濃度２１ｗｔ％以上とすることで、１３９℃で液相が生成することがわかる。次に、図５より１３９℃で溶融するＢｉ−Ｓｎ共晶は、Ｂｉが９９．９ｗｔ％まで存在することがわかる。接続温度は、融点の２０℃〜４０℃程度、多少高めならば５０℃程度高い温度を選択するのが一般的である。したがって、１３９℃で溶融するＢｉ−Ｓｎはんだならば、例えば１６０℃〜１８０℃、多少高めで２００℃などが典型的な接続温度と言え、はんだの接続温度としては比較的低い。その結果、融点が低い有機材料で作られた基板４の上に半導体チップを接続することが可能となる。
【００３９】
図６は、半導体チップ１をサブマウント２上に実装した状態の斜視図であり、図４を立体的に斜め前方より見た図である。ただし、ここでの突起物７の形成位置は一実施例であり、はんだ６に隣接した少なくとも一箇所に形成されていればよい。
【００４０】
例えば、はんだ６がＳｎ−Ｂｉの低融点はんだの場合、突起物７としてはＣｕやＣｕ合金などの融点が接続温度（１６０℃〜２００℃程度）より高く、接続前と接続後の高さがほぼ等しい金属材料を使用する。これらの材料以外にも、接続温度でほぼその高さが低減しない材料であれば、突起物７として適用可能である。突起物７としてＣｕやＣｕ合金を使う場合、基板４上に形成する電極引き回し配線に用いられるものと共通化できるため、引き回し配線と同時形成してもよい。
【００４１】
また、近年、多波長の出力が可能な光素子をサブマウントに実装することが多くなってきている。この場合、光素子とサブマウントとの間に複数の接続部が存在するため、接続時に隣り合うはんだ同士が接触して短絡する可能性がある。しかしながら、本発明のようにはんだ６に隣接して突起物７を設けることによって接続時に接続部以外へのはんだの流出を防止して、隣り合うはんだ同士が接触して短絡が生じるのを防止することが可能となる。
【００４２】
以上、半導体チップが光素子で構成される場合について説明したが、半導体チップが光素子で構成されない場合には、基板側導体層５、半導体チップ側導体層２１、及び薄膜はんだ６の厚さは、前述した厚さに限定されるものではなく、前述した厚さよりも大きくても小さくても良い。また、光素子以外としてホトダイオードなどの半導体チップ全般に適用可能である。
【００４３】
［第２の実施の形態］
次に、本発明に係る第２の実施の形態について説明する。第２の実施の形態としては、半導体パッケージ内の実装において、ベースとなる基板４上にはんだ６を供給し、この上に半導体チップ１を載せて接続する半導体チップのダイボンディングがある。この場合のはんだの供給方法としては、ベース基板上にはんだペーストを印刷するか、あるいはシート状のはんだ剤をベース基板に載せる方法がある。さらに、この第２の実施の形態においては、ダイボンディング後、半導体チップ１の上面の電極から、リードフレーム（図示せず）へワイヤーボンディングにより接続を行い、全体を樹脂でモールドする構造となる。
【００４４】
第２の実施の形態においても、特に半導体チップで発生した熱を放熱させるためには、ダイボンディング部にはボイドが少ないことが望ましく、そのためにははんだの良好な濡れ性の確保が必要となる。このように良好な濡れ性を確保するための手段として、前記第１の実施の形態で説明したようにはんだ６に隣接して突起物７を設けて半導体チップ１の荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性の確保が可能となる。
【００４５】
［第３の実施の形態］
次に、本発明に係る第３の実施の形態について説明する。第３の実施の形態としては、半導体パッケージ内における半導体チップのフリップチップボンディングがあり、濡れ不良が起きると、そこが電気抵抗または熱抵抗になり、半導体チップの性能を十分引き出せなくなる。そこで、第３の実施の形態においても、第１及び第２の実施の形態と同様に、はんだ６に隣接して突起物７を設けて半導体チップ１の荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性を確保することにより、電気抵抗または熱抵抗を発生させずに半導体チップの性能を十分引き出せることが可能となる。
【００４６】
［第４の実施の形態］
次に、本発明に係る第４の実施の形態としては、半導体チップを積層したＳｉＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）と呼ばれる電子部品と基板との間のフリップチップボンディング接続がある。前記第４の実施の形態においても、濡れ不良が起きると、そこが電気抵抗または熱抵抗になり、ＳｉＰの性能を十分引き出せなくなる。そこで、第４の実施の形態においても、第１乃至第３の実施の形態と同様に、はんだ６に隣接して突起物７を設けてＳｉＰの荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性を確保することにより、電気抵抗または熱抵抗を発生させずにＳｉＰの性能を十分引き出せることが可能となる。
【００４７】
また、ＳｉＰは小型化してきており、半導体チップの電極パッドの幅及び間隔が小さくなってきている。そのため、接続時に隣り合うはんだ同士が接触して短絡する可能性がある。しかしながら、本発明のようにはんだ６に隣接して突起物７を設けることによって接続時に接続部以外へのはんだの流出を防止して、隣り合うはんだ同士が接触して短絡が生じるのを防止することが可能となる。
【００４８】
［第５の実施の形態］
次に、本発明に係る第５の実施の形態について図７を用いて説明する。第５の実施の形態において、第１乃至第４の実施の形態と相違する点は、突起物７を設けてはんだ６を用いて接続する代わりに、突起物７を設けて電極パッド１０上のバンプ形状のはんだまたは金属９を用いて接続する場合である。このように第５の実施の形態においても、接続時において、電子部品である半導体チップ１の荷重を支えることができるため、接続に寄与するはんだ量の減少を抑制することで、半導体チップ側に形成されているＡｕ層と反応するはんだ量を保持できるため、巻き込んだボイド等を排出した濡れの良い良好な接続部を得ることができる。
【００４９】
［第６の実施の形態］
次に、本発明に係る第６の実施の形態について図８を用いて説明する。第６の実施の形態において、第１及び第５の実施の形態と相違する点は、基板４を掘削加工することで、突起物７を形成することである。その際の基板４の掘削加工は、ミリングなどのドライエッチングや、溶液を使ったウェットエッチングを適用することができる。
【００５０】
このように、第６の実施の形態によれば、掘削加工によって高精度な突起物７を形成することでサブマウント２からの半導体チップ１の高さ、および傾きを制御することが可能となる。
【００５１】
［第７の実施の形態］
本発明に係る第７の実施の形態について説明する。第７の実施の形態は、第１の実施の形態で説明したはんだ６の表面に、さらにＡｇ膜あるいはＡｕ膜が形成されており、Ａｇ膜を形成する場合は、さらにＡｇ膜の表面にＡｕ膜が形成され、はんだ表面の酸化を防止している。Ａｇ膜は０．１μｍ程度の厚さで、酸化防止能力を発揮し、特にノンフラックスの接続プロセスに有効な技術である。ただし、Ａｇ膜あるいはＡｕ膜の形成は必須ではない。例えば、フラックスが使える場合や、はんだ表面の酸化防止をしなくても良好な接続ができる場合など、Ａｇ膜あるいはＡｕ膜の形成が必要ないこともある。
【００５２】
以上説明したように、第７の実施の形態によれば、はんだの濡れ性を向上させるはたらきのあるフラックスをはんだに塗布することもフラックスを洗浄することも必要ないため、フラックスによる光素子や半導体チップが特性劣化を起こす懸念も、フラックス残渣によって配線部を腐食させて電子部品が故障することも防止することが可能となる。
【００５３】
［第８の実施の形態］
次に、本発明に係る第８の実施の形態について図９を用いて説明する。第８の実施の形態において、第１乃至第４の実施の形態と相違する点は、突起物７を金属材料で形成する代わりにレジスト１１で形成した点にある。図９は、サブマウント２に半導体チップ１が実装される前の状態で、導体層（基板側）５の主面上にレジスト１１が塗布された状態を示す断面図である。基板４の主面上には、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどの導体層（基板側）５が電気的観点からパターニングされて形成され、その上に、レジスト１１をパターンングして形成することにより、レジスト１１ははんだ６の端部に前述の突起物７と同じ役割を果たすことが可能となる。該レジスト１１は、フォトリソグラフィー技術を用いた半導体プロセスにより形成する。はんだ６の形状は板状でもバンプ状でもよい。また、基板側導体層５、はんだ６の厚さ（高さ）は第１の実施の形態と同様であることが望ましいが、はんだの流出を防ぎ、接続に寄与するはんだ量を確保することで、半導体チップ側に形成されている導電層と反応し、組成変動することによる融点上昇、あるいは液相線温度と融点の差の拡大を抑止でき、良好な接続が可能となる効果が現れるのであれば、この厚さ（高さ）に限られるものではない。
【００５４】
［第９の実施の形態］
次に、本発明に係る第９の実施の形態について図１０乃至図１２を用いて説明する。図１０は２個のサブマウント２で半導体チップ１を挟持して接続する前の状態を示す断面図である。図１１は接続後の状態を示す断面図である。半導体チップ１を上下から図１０のように２個のサブマウント２で挟持する。半導体チップ１が発熱体であるとき、２個のサブマウント２で挟持したことにより１個のサブマウント２で放熱する場合より多くの熱を放熱でき、半導体チップ１の冷却効果が向上する。半導体チップ１の２つの主面上に形成されている導体層（半導体チップ側）２１の仕様は第１の実施の形態と同様である。サブマウントの仕様も第１の実施の形態と同様であり、はんだ６はバンプ形状でもよい。
【００５５】
図１２は半導体チップ１を２個のサブマウント２で挟持して実装した状態を示す斜視図であり、図１０を立体的に斜め前方より見た図である。ただし、ここでの突起物７の形成位置は一実施例であり、はんだ６に隣接した少なくとも一箇所に形成されていればよい。
【００５６】
［第１０の実施の形態］
次に、本発明に係る第１０の実施の形態について図１３を用いて説明する。該第１０の実施の形態では、２枚以上の基板１７、２０を積層して電子機器を作る。そして第１０の実施の形態では、半導体（回路素子部）１３の実装高さを保持し、はんだ６の流出を抑制するために、突起物７が基板１７、２０の主面上に形成され、半導体の積層体の基板同士の間隔が保たれる。突起物７は、第１の実施の形態と同じ構成でよいが、第８の実施の形態のようにレジスト材料により形成しても構わない。本第１０の実施の形態において、このような突起物７を形成する理由は、接続時に突起物７によって半導体の積層体を支持することによってはんだ６の接続部以外への流出を抑制し、濡れの良い良好な接続部を得るためである。また、これには、隣接する配線に接し短絡することを防ぐ効果がある。
【００５７】
なお、半導体の積層部は、その一実施例を図１３に示したが、他の積層構造でも構わない。
【００５８】
本発明は、半導体の積層部の突起物７の形成構造がポイントであり、全体が樹脂でモールドされていなくても構わない。例えば、樹脂でモールドせず、半導体の積層体を、セラミック等のパッケージ（箱）内に実装する構造でも構わない。
【００５９】
また樹脂１６でモールドする際にも、特に信頼性を重視して、半導体の積層体を切断して個片化し、基板上に実装した後にモールドしているが、これも別の形態にすることができる。すなわち、ウェハの状態で半導体を積層し、これをウェハの状態で、基板１７上に接続を行い、そのまま樹脂１６を流し込む構造である。ウェハのギャップの端部から樹脂が流れ込むが、ギャップが小さくなるので、樹脂の充填が難しいことが予想される。この場合、個片化する際の切断部に、貫通電極１８を作る際に、一緒に貫通穴を形成しておく。このような構造を形成し、雰囲気を真空にして、樹脂１６を流し込むことにより、樹脂の充填状態を改善することができる。樹脂の充填状態は、樹脂の粘性とも大きな関係があるので、半導体の積層部のギャップの高さに応じて、適切な粘性のものを選択する。
【００６０】
ウェハの状態で樹脂を流し込んだ場合、切断することで、基板１７が、切断面に現れる。樹脂と基板１７の密着力が重要であるが、要求される信頼性仕様によっては、このような側面に基板１７が露出した構造も採用可能である。
【００６１】
なお、９はバンプ、１０は電極パッド、１２は陥没部、１３は回路素子部、１４は配線（半導体チップ側）、１５は電極パッド（半導体チップ側）、１６は充填される樹脂、１７は基板（半導体チップ側）、１８は貫通電極（基板側）、１９はプリント基板、２０は樹脂基板である。
【産業上の利用可能性】
【００６２】
本発明は、基板１７上に形成されたはんだ部と隣接する少なくとも一箇所に突起物７を形成するもので、突起物７の高さが接続前と接続後でほとんど低下しないため、接続に関与するはんだの量を保持でき、被接続部の導電層と十分反応し、濡れの良い良好な接続を実現するものである。本発明は、特に以下の分野に適用できる可能性がある。
【００６３】
融点が低い有機材料で作られた基板の上に半導体チップを接続する場合、Ａｕ−Ｓｎはんだなどの接続温度が３００℃程度のはんだは、有機材料が劣化してしまうため使えない。そこで候補となる一実施例が、比較的接続温度の低いＳｎ−Ｂｉはんだである。Ｓｎ−Ｂｉはんだは、特に１０μｍ程度以下の薄膜では、接続時のはんだの流出を考えると接続時に寄与するはんだ量が減少し、そのことが原因で濡れ性が下がり、良好に接続できない。そこで、突起物７を形成し、接続部の高さの低下を抑制することで、接続部からのはんだの流出を抑制し、良好な接続部を得ることができる。
【００６４】
この様に、比較的低温で接続する必要があるときや、低温接続でなくともはんだの流出が原因で接続不良が起こる場合に必要になる技術である。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る基本構造である半導体チップをサブマウント上に実装する前の状態を示す断面図である。
【図２】本発明に係る基本構造である半導体チップをサブマウント上に実装する前の状態を示す斜視図であり、図１を立体的に斜め前方より見た図である。
【図３】本発明に係る基本構造である光素子などの半導体チップをサブマウント上に接続する前に、半導体チップの上方から荷重がかけられている状態を示す断面図である。
【図４】本発明に係る基本構造である光素子などの半導体チップをサブマウント上に接続した状態を示す断面図である。
【図５】本発明に係るＢｉ−Ｓｎはんだの組成範囲を説明するための二元状態図である。
【図６】本発明の一実施例を示す半導体チップをサブマウント上に実装した状態の斜視図であり、図４を立体的に斜め前方より見た図である。
【図７】本発明に係る第５の実施の形態について示す図である。
【図８】本発明に係る第６の実施の形態について示す図である。
【図９】本発明に係る第８の実施の形態について示す図である。
【図１０】本発明に係る第９の実施の形態である２個のサブマウントで半導体チップを挟持して接続する前の状態を示す断面図である。
【図１１】本発明に係る第９の実施の形態である２個のサブマウントで半導体チップを挟持して接続後の状態を示す断面図である。
【図１２】本発明に係る第９の実施の形態である半導体チップを２個のサブマウントで挟持して実装した状態を示す斜視図であり、図１０を立体的に斜め前方より見た図である。
【図１３】本発明に係る第１０の実施の形態について示す図である。
【符号の説明】
【００６６】
１…半導体チップ、２…サブマウント、３…基板（半導体チップ側）、４…基板（サブマウント側）、５…導電層（基板側）、６…はんだ、７…突起物、８…Ａｕ層、９…バンプ、１０…電極パッド、１１…レジスト、１２…陥没部、１３…回路素子部、１４…配線（半導体チップ側）、１５…電極パッド（半導体チップ側）、１６…樹脂、１７…基板（半導体チップ側）、１８…貫通電極（基板側）、１９…プリント基板、２０…樹脂基板、２１…導電層（半導体チップ側）２０１…Ｂｉ−Ｓｎ共存領域、２０２…Ｓｎ／液相共存領域、２０３…Ｂｉ／液相共存領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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