(57)【特許請求の範囲】
【請求項１】
第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備える半導体装置の製造方法であって、
基板上に前記第一ゲート電極と、前記第二ゲート電極と、を形成する工程と、
陽極酸化法により、前記第二ゲート電極の表面を酸化して第二ゲート絶縁膜を形成すると共に、前記第一ゲート電極の表面を酸化して、前記第二ゲート絶縁膜の膜厚よりも膜厚の大きい第一ゲート絶縁膜を形成する工程と、
前記第一ゲート絶縁膜上にｐ型有機半導体材料を含む第一半導体膜を形成すると共に、前記第二ゲート絶縁膜上にｎ型有機半導体材料を含む第二半導体膜を形成する工程と、
前記第一半導体膜上に前記第一ソース電極を、第二半導体膜上に前記第二ソース電極をそれぞれ形成すると共に、前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続されるように、前記第一半導体膜上に第一ドレイン電極を、前記第二半導体膜上に第二ドレイン電極を、それぞれ形成する工程と、
前記第一ゲート電極と前記第二ゲート電極とを電気的に接続する工程と、
を有し、
前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極同士を電気的に接続するための部分を除いて、前記第一および第二ゲート電極を電解液に浸漬し、前記第一および第二ゲート電極を前記電解液中で前記陽極酸化法により酸化して前記第一および第二ゲート絶縁膜を形成し、
前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート絶縁膜の非形成部に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする半導体装置の製造方法。
【請求項２】
第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備える半導体装置の製造方法であって、
基板上に前記第一ゲート電極と、前記第二ゲート電極と、を形成する工程と、
陽極酸化法により、前記第二ゲート電極の表面を酸化して第二ゲート絶縁膜を形成すると共に、前記第一ゲート電極の表面を酸化して、前記第二ゲート絶縁膜の膜厚よりも膜厚の大きい第一ゲート絶縁膜を形成する工程と、
前記第一ゲート絶縁膜上にｐ型有機半導体材料を含む第一半導体膜を形成すると共に、前記第二ゲート絶縁膜上にｎ型有機半導体材料を含む第二半導体膜を形成する工程と、
前記第一半導体膜上に前記第一ソース電極を、第二半導体膜上に前記第二ソース電極をそれぞれ形成すると共に、前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続されるように、前記第一半導体膜上に第一ドレイン電極を、前記第二半導体膜上に第二ドレイン電極を、それぞれ形成する工程と、
前記第一ゲート電極と前記第二ゲート電極とを電気的に接続する工程と、
を有し、
前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート電極同士を電気的に接続するための部分にそれぞれマスクを形成し、前記第一および第二ゲート電極を前記電解液に浸漬し、前記電解液中で前記陽極酸化法により前記第一および第二ゲート電極表面の前記マスクの非形成部を前記電解液中で酸化して前記第一および第二ゲート絶縁膜を形成し、
前記第一および第二ゲート電極を電気的に接続する工程において、前記マスクを除去して前記第一および第二ゲート電極の表面を露出させ、前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも大きい陽極酸化電圧を印加することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも長時間、陽極酸化電圧を印加することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート絶縁膜の一部をエッチングにより除去し、前記エッチングにより露出した前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、複数の有機電界効果トランジスタ（以下、有機ＦＥＴという）によって構成される半導体装置として、例えば、スイッチング用有機ＦＥＴと駆動用ＦＥＴによって構成され、アクティブマトリクス有機ＥＬディスプレイ等に組み込まれるものが知られている。また、ＣＭＯＳインバータ回路等を備えたものが知られている。このような半導体装置として、ｎ型半導体およびｐ型半導体をインクジェット印刷により堆積し、相補型論理回路を製造するものが開示されている（例えば、特許文献１参照）。
【特許文献１】特表２００５−５３１１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の半導体装置では、異なる特性をもつ有機ＦＥＴを組み合せて用いるため、半導体装置の出力特性における対称性が損なわれるという課題がある。
例えば、ＣＭＯＳインバータ回路ではｐ型ＦＥＴとｎ型ＦＥＴという２種類のＦＥＴから構成される。ｐ型有機ＦＥＴはゲート電圧とドレイン電圧がソース電圧を基準として負の領域で動作する。一方、ｎ型有機ＦＥＴではゲート電圧とドレイン電圧がソース電圧を基準として正の領域で動作する。ｐ型有機ＦＥＴの特性とｎ型有機ＦＥＴの出力特性は、電圧の絶対値で比較してできる限り一致していることが望ましい。特に、ドレイン電流の対称性が要求される。
【０００４】
しかし、ｐ型有機ＦＥＴの有機半導体膜の電界効果移動度は、ｎ型有機ＦＥＴのそれとは大きく異なる。このため、ｐ型有機ＦＥＴの特性とｎ型有機ＦＥＴの出力特性は、電圧の絶対値で比較して大きく異なったものとなる。これにより、ＣＭＯＳインバータ回路の出力特性の対称性は劣化する。ＣＭＯＳインバータ回路の出力特性の対称性が劣化すると、入力電圧信号のＯＮ領域とＯＦＦ領域の一方が狭くなるという問題がある。
ドレイン電流はチャネル幅に比例する。したがって、従来、各有機ＦＥＴの特性の調整は有機ＦＥＴのチャネル幅で行なっていた。しかし、この方法では大きなドレイン電流を得るためには広いチャネル幅が必要になり、微細化、集積化が困難になる。
【０００５】
また、チャネル長を変えても有機ＦＥＴの特性は変化する。しかし、チャネル長は短いほど特性が良く、回路設計の段階でプロセス上作製可能な最短チャネル長に設計されている。したがって、特性の調整のためにチャネル長を長くすると有機ＦＥＴの特性が悪化してしまう。
また、有機半導体材料やソースやドレインの電極材料を変えても有機ＦＥＴの特性は調整できる。しかし、何種類もの異なる材料を用いることでプロセスが複雑化し、合理的ではない。
【０００６】
そこで、本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明に係る半導体装置の製造方法の形態のひとつは、第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備える半導体装置の製造方法であって、基板上に前記第一ゲート電極と、前記第二ゲート電極と、を形成する工程と、陽極酸化法により、前記第二ゲート電極の表面を酸化して第二ゲート絶縁膜を形成すると共に、前記第一ゲート電極の表面を酸化して、前記第二ゲート絶縁膜の膜厚よりも膜厚の大きい第一ゲート絶縁膜を形成する工程と、前記第一ゲート絶縁膜上にｐ型有機半導体材料を含む第一半導体膜を形成すると共に、前記第二ゲート絶縁膜上にｎ型有機半導体材料を含む第二半導体膜を形成する工程と、前記第一半導体膜上に前記第一ソース電極を、第二半導体膜上に前記第二ソース電極をそれぞれ形成すると共に、前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続されるように、前記第一半導体膜上に第一ドレイン電極を、前記第二半導体膜上に第二ドレイン電極を、それぞれ形成する工程と、前記第一ゲート電極と前記第二ゲート電極とを電気的に接続する工程と、を有し、前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極同士を電気的に接続するための部分を除いて、前記第一および第二ゲート電極を電解液に浸漬し、前記第一および第二ゲート電極を前記電解液中で前記陽極酸化法により酸化して前記第一および第二ゲート絶縁膜を形成し、前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート絶縁膜の非形成部に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする。
また、本発明に係る半導体装置の製造方法の他の形態のひとつは、第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備える半導体装置の製造方法であって、基板上に前記第一ゲート電極と、前記第二ゲート電極と、を形成する工程と、陽極酸化法により、前記第二ゲート電極の表面を酸化して第二ゲート絶縁膜を形成すると共に、前記第一ゲート電極の表面を酸化して、前記第二ゲート絶縁膜の膜厚よりも膜厚の大きい第一ゲート絶縁膜を形成する工程と、前記第一ゲート絶縁膜上にｐ型有機半導体材料を含む第一半導体膜を形成すると共に、前記第二ゲート絶縁膜上にｎ型有機半導体材料を含む第二半導体膜を形成する工程と、前記第一半導体膜上に前記第一ソース電極を、第二半導体膜上に前記第二ソース電極をそれぞれ形成すると共に、前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続されるように、前記第一半導体膜上に第一ドレイン電極を、前記第二半導体膜上に第二ドレイン電極を、それぞれ形成する工程と、前記第一ゲート電極と前記第二ゲート電極とを電気的に接続する工程と、を有し、前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート電極同士を電気的に接続するための部分にそれぞれマスクを形成し、前記第一および第二ゲート電極を前記電解液に浸漬し、前記電解液中で前記陽極酸化法により前記第一および第二ゲート電極表面の前記マスクの非形成部を前記電解液中で酸化して前記第一および第二ゲート絶縁膜を形成し、前記第一および第二ゲート電極を電気的に接続する工程において、前記マスクを除去して前記第一および第二ゲート電極の表面を露出させ、前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする。
【００１４】
このように製造することで、陽極酸化電圧、陽極酸化時間等を制御して、第一トランジスタと第二トランジスタに膜厚の異なるゲート絶縁膜を形成することができる。そして、ｐ型の半導体膜を備えた第一トランジスタのゲート絶縁膜の膜厚が、ｎ型の半導体膜を備えた第二トランジスタのゲート絶縁膜の膜厚よりも大きいＣＭＯＳインバータ回路を形成することができる。
また、このように製造することで、第一トランジスタおよび第二トランジスタのゲート電極同士を電気的に接続するための部分は酸化されず、ゲート絶縁膜の非形成部となる。したがって、ゲート電極同士を電気的に接続する際に、ゲート絶縁膜の非形成部同士を接続することができる。したがって、ゲート絶縁膜を除去する必要が無く、製造工程を簡略化し、生産性を向上させることができる。
【００１５】
また、本発明に係る半導体装置の製造方法の他の形態のひとつは、前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも大きい陽極酸化電圧を印加することを特徴とする。
このように製造することで、第一トランジスタの第一ゲート絶縁膜の膜厚を第二トランジスタの第二ゲート絶縁膜の膜厚よりも大きくすることができる。
【００１６】
また、本発明に係る半導体装置の製造方法の他の形態のひとつは、前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも長時間、陽極酸化電圧を印加することを特徴とする。
このように製造することで、第一トランジスタの第一ゲート絶縁膜の膜厚を第二トランジスタの第二ゲート絶縁膜の膜厚よりも大きくすることができる。
【００１９】
また、本発明に係る半導体装置の製造方法の他の形態のひとつは、前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート絶縁膜の一部をエッチングにより除去し、前記エッチングにより露出した前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする。
このように製造することで、第一および第二ゲート電極表面に形成された第一および第二ゲート絶縁膜を除去し、第一および第二ゲート電極を露出させることができる。そして、第一および第二ゲート電極を露出させた部分に配線を形成することで、第一トランジスタと第二トランジスタのゲート電極同士を電気的に接続することができる。
【発明を実施するための最良の形態】
【００２０】
次に、この発明の実施の形態を図面に基づいて説明する。なお、以下の各図面では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を適宜変更している。
【００２１】
（半導体装置）
図１および図２に示すように、半導体装置１００は、基板１上に第一トランジスタ（以下、ｐ型有機ＦＥＴ１０という）と第二トランジスタ（以下、ｎ型有機ＦＥＴ２０という）からなるＣＭＯＳインバータ回路３０を備えている。基板１は、例えば、ガラス等の電気絶縁材料によって形成されている。ｐ型有機ＦＥＴ１０およびｎ型有機ＦＥＴ２０は、それぞれ、基板１上に形成されたｐ型用ゲート電極１１およびｎ型用ゲート電極２１を備えている。各ゲート電極１１，２１は、例えば、タンタルによって形成されている。
【００２２】
各ゲート電極１１，２１上には、図１に示す接続部１１ａ，２１ａを除いて、各ゲート電極１１，２１を覆うようにｐ型用ゲート絶縁膜１２およびｎ型用ゲート絶縁膜２２が形成されている。
図２に示すように、ｐ型用ゲート絶縁膜１２の膜厚Ｔ１は、ｎ型用ゲート絶縁膜２２の膜厚Ｔ２よりも大きくなるように形成されている。各ゲート絶縁膜１２，２２は、例えば、酸化タンタルによって形成されている。ここで、ｐ型用ゲート絶縁膜１２の膜厚Ｔ１は、例えば、約４００ｎｍであり、ｎ型用ゲート絶縁膜２２の膜厚Ｔ２は、例えば、約１３３ｎｍとなるように形成されている。
接続部１１ａ，２１ａは、ｐ型用ゲート電極１１およびｎ型用ゲート電極２１に跨って形成された配線３１によって電気的に接続され、半導体装置１００の入力電極１０１を構成している。配線３１は、アルミニウムと金が順次積層されて形成されている。
【００２３】
各ゲート絶縁膜１２，２２上には、各ゲート絶縁膜１２，２２の一部を覆うように、それぞれｐ型半導体膜１３およびｎ型半導体膜２３が形成されている。各半導体膜１３，２３は（チオフェン/フェニレン）コオリゴマーによって形成され、ｐ型半導体膜１３は、下記の式（１）で表されるｐ型有機半導体材料であるＢＰ３Ｔを含んで形成されている。ｎ型半導体膜２３は、下記の式（２）で表されるｎ型有機半導体材料であるＡＣ５Ｆ６ｐｍを含んで形成さている。
【００２４】
【化１】
0005104057.tif 000002
【００２５】
【化２】
0005104057.tif 000003
【００２６】
ｐ型半導体膜１３およびｎ型半導体膜２３上には、それぞれ、ｐ型用ソース電極１４、ｐ型用ドレイン電極１５およびｎ型用ソース電極２４、ｎ型用ドレイン電極２５が形成されている。ｐ型用ドレイン電極１５とｎ型用ドレイン電極２５とは、一部が互いに重なり合うように積層されて電気的に接続され、半導体装置１００の出力電極１０２を構成している。
ここで、ｐ型用ソース電極１４およびｐ型用ドレイン電極１５は、例えば、金によって形成されている。また、ｎ型用ソース電極２４、ｎ型用ドレイン電極２５は、例えば、アルミニウムによって形成されている。
【００２７】
図１に示すように、ｐ型有機ＦＥＴ１０のチャネル幅Ｗ１は、ｎ型有機ＦＥＴ２０のチャネル幅Ｗ２よりも小さくなるように形成されている。ｐ型有機ＦＥＴ１０のチャネル幅Ｗ１は、例えば、約１ｍｍに形成され、ｎ型有機ＦＥＴ２０のチャネル幅Ｗ２は、約３ｍｍに形成されている。また、ｐ型有機ＦＥＴ１０およびｎ型有機ＦＥＴ２０のチャネル長Ｌ１，Ｌ２は略等しくなるように形成され、それぞれ、例えば、約２０μｍに形成されている。
【００２８】
次に、この実施の形態の作用について説明する。
図１および図２に示すように、ｐ型有機ＦＥＴ１０およびｎ型有機ＦＥＴ２０を備えたＣＭＯＳインバータ回路３０において、ｎ型用ソース電極２４を接地し、ｐ型用ソース電極１４に正の電源電圧ＶＤＤを印加する。電源電圧ＶＤＤを約１０Ｖとし、入力電極１０１に約０〜１０Ｖの入力電圧Ｖｉｎを印加し、出力電極１０２からの出力電圧Ｖｏｕｔを測定することで、図３に示す出力特性を得た。
【００２９】
入力電極１０１に、図３に示すように、入力電圧Ｖｉｎとして約０（Ｖ）〜１０（Ｖ）の電圧を印加すると、出力電極１０２には入力電圧Ｖｉｎが反転して、約１０（Ｖ）〜０（Ｖ）の出力電圧Ｖｏｕｔが出力される。また、反転電圧ＶＲを出力電圧Ｖｏｕｔが電源電圧ＶＤＤの半分の値（５Ｖ）になる入力電圧Ｖｉｎとして定義する。
ここで、ｎ型半導体膜２３に用いられているＡＣ５Ｆ６ｐｍの電界効果移動度は約１０−３ｃｍ２／Ｖｓ程度であり、ｐ型半導体膜に用いられているＢＰ３Ｔの電界効果移動度より、およそ１桁のオーダーで小さくなっている。
【００３０】
そこで、本実施形態の半導体装置１００では、出力特性の劣化を防止するために、ｐ型用ゲート絶縁膜１２の膜厚Ｔ１がｎ型用ゲート絶縁膜２２の膜厚Ｔ２よりも大きく形成されている。これにより、ｐ型有機ＦＥＴ１０のゲート容量が減少し、ｐ型有機ＦＥＴ１０の電界効果移動度は低下する。
また、ｐ型用ゲート絶縁膜１２およびｎ型用ゲート絶縁膜２２はそれぞれ酸化タンタルによって形成され、膜厚Ｔ１，Ｔ２は、それぞれ約４００ｎｍおよび約１３３ｎｍとなるように形成されている。
【００３１】
このようにｎ型用ゲート絶縁膜２２の膜厚Ｔ２をｐ型用ゲート絶縁膜の膜厚の約１／３にすることによって、ｎ型有機ＦＥＴ２０の電界効果を相対的に大きくして、ｐ型有機ＦＥＴ１０の電界効果移動度をｎ型有機ＦＥＴ２０の電界効果移動度と略等しくすることができる。これにより、図３に示すように、反転電圧ＶＲを入力電圧Ｖｉｎの最小値０Ｖと最大値１０Ｖの略中間値である約５．１Ｖとすることができる。
したがって、本実施形態によれば、ＣＭＯＳインバータ回路３０の反転電圧ＶＲを入力電圧Ｖｉｎの最小値と最大値の略中間値として、出力特性の対称性が良好な半導体装置１００を得ることができる。これにより、ＯＮ／ＯＦＦのマージンを拡大し、半導体装置１００の設計の自由度を向上させることができる。
【００３２】
また、チャネル幅Ｗ１，Ｗ２やチャネル長Ｌ１，Ｌ２を調整する必要が無いので、半導体装置１００を小型化することができ、半導体装置１００の微細化、集積化が可能になる。また、ｐ型用ドレイン電極１５の一部とｎ型用ドレイン電極２５の一部とが積層されているので、基板１上に並べて形成する場合と比較して、出力電極１０２の面積を縮小させ、半導体装置１００の微細化、高集積化を実現することができる。
また、ｐ型有機ＦＥＴ１０のチャネル幅Ｗ１がｎ型有機ＦＥＴ２０のチャネル幅Ｗ２よりも小さいので、ｐ型有機ＦＥＴ１０の電界効果を小さくし、ＣＭＯＳインバータ回路３０の出力特性のバランスを改善することができる。
【００３３】
さらに、各ゲート電極１１，２１はタンタルによって形成され、各ゲート絶縁膜１２，２２は酸化タンタルによって形成されているので、各ゲート電極１１，２１の表面を酸化させて各ゲート絶縁膜１２，２２を形成することができる。したがって、各ゲート絶縁膜１２，２２の形成が容易で、欠陥が少なく、製造設備も簡略化することができる。また、各ゲート絶縁膜１２，２２は酸化タンタルによって形成されているので、緻密で高品質なゲート絶縁膜１２，２２となる。
【００３４】
（半導体装置の製造方法）
次に、この実施の形態の半導体装置の製造方法について説明する。
まず、基板１の表面に、例えば、スパッタ法等によりタンタル膜を形成する。次いで、形成したタンタル膜を、例えば、フォトリソグラフィ法、ドライエッチング法等によりパターニングして、図４（ａ）に示すように、ｐ型用ゲート電極１１およびｎ型用ゲート電極２１を形成する。これにより、ｐ型用ゲート電極１１およびｎ型用ゲート電極２１は電気的に独立した状態になる。
【００３５】
次に、図４（ｂ）に示すように、ｎ型用ゲート電極２１の表面を酸化してｎ型用ゲート絶縁膜２２を形成すると共に、ｐ型用ゲート電極１１の表面を酸化して、ｎ型用ゲート絶縁膜２２の膜厚Ｔ２よりも膜厚Ｔ１の大きいｐ型用ゲート絶縁膜１２を形成する。ｐ型用ゲート絶縁膜１２とｎ型用ゲート絶縁膜２２は、陽極酸化法によって形成する。
【００３６】
陽極酸化法によりｐ型用ゲート絶縁膜１２とｎ型用ゲート絶縁膜２２を形成する際には、まず、図５に示すように、陽極酸化液槽５１に満たされた陽極酸化電解液５２に、ｐ型用ゲート電極１１およびｎ型用ゲート電極２１が形成された基板１を浸漬する。このとき、ｐ型用ゲート電極１１およびｎ型用ゲート電極２２の接続部１１ａ，２１ａが陽極酸化電解液５２に接触しないように、接続部１１ａ，２１ａが陽極酸化電解液５２の液面５２ｓよりも上側に位置するように基板１を固定する。
【００３７】
次に、ｎ型用ゲート電極２１を陽極酸化電源５３の陽極５３ｐに接続する。次いで、ｐ型用ゲート電極１１および陰極用電極５４を陽極酸化電源５３の陰極５３ｎに接続する。また、陰極用電極５４は基板１と共に陽極酸化電解液５２に浸漬する。そして、陽極酸化電源５３によって約７０Ｖの陽極酸化電圧Ｖを印加する。陽極酸化法によるタンタル酸化膜の膜厚は、陽極酸化電圧Ｖに比例し、その比例係数は約１．９ｎｍ／Ｖである。
したがって、約７０Ｖの陽極酸化電圧Ｖを印加することによって、ｎ型用ゲート電極２１の表面には約１３３ｎｍの膜厚Ｔ２のｎ型用ゲート絶縁膜２２が形成される。このとき、陽極酸化電源５３の陰極５３ｎに接続されたｐ型用ゲート電極１１の表面、および、陽極酸化電解液５２の液面上５２ｓに露出された接続部２１ａは酸化されない。
【００３８】
次に、ｐ型用ゲート電極１１およびｎ型用ゲート電極２１を、陽極酸化電源５３の陰極５３ｎおよび陽極酸化電源５３の陽極５３ｐから取り外す。そして、配線を入れ替えて、ｐ型用ゲート電極１１を陽極酸化電源５３の陽極５３ｐに接続し、ｎ型用ゲート電極２１を陽極酸化電源５３の陰極５３ｎに接続する。次いで、陽極酸化電源５３によって約２１０Ｖの陽極酸化電圧Ｖを印加する。
これにより、接続部１１ａを除くｐ型用ゲート電極１１の表面には、約４００ｎｍのｐ型用ゲート絶縁膜１２が形成される。
【００３９】
このように、陽極酸化法によりｐ型用ゲート絶縁膜１２およびｎ型用ゲート絶縁膜２２を形成することで、陽極酸化電圧Ｖを制御し、ｐ型用ゲート絶縁膜１１の膜厚Ｔ１とｎ型用ゲート絶縁膜２１の膜厚Ｔ２を独立かつ自由に制御することができる。そして、ｐ型用ゲート電極１１に対する陽極酸化電圧Ｖを、ｎ型用ゲート電極２１に対する陽極酸化電圧Ｖよりも大きくすることで、図４（ｂ）に示すように、ｐ型用ゲート絶縁膜１２の膜厚Ｔ１をｎ型用ゲート絶縁膜２２の膜厚Ｔ２よりも大きくすることができる。
【００４０】
次に、図４（ｃ）に示すように、例えば、蒸着法等により、ｐ型用ゲート絶縁膜１２上にｐ型半導体膜１３を形成すると共に、ｎ型用ゲート絶縁膜２２上にｎ型半導体膜２３を形成する。
次いで、図４（ｄ）に示すように、ｎ型半導体膜２３上に、例えば、マスク蒸着法等により、ｎ型用ソース電極２４およびｎ型用ドレイン電極２５を形成する。同時に、図１に示すように、ｐ型用ゲート電極１１の接続部１１ａとｎ型用ゲート電極２１の接続部２１ａを跨ぐように、配線３１の下層側を形成する。
【００４１】
このとき、接続部１１ａ，２１ａには絶縁膜が形成されていないので、配線３１によってｐ型用ゲート電極１１の接続部１１ａとｎ型用ゲート電極２１の接続部２１ａが電気的に接続される。
すなわち、上述のように接続部１１ａ，２１ａが陽極酸化時に陽極酸化電解液５２に浸漬されないようにしたことで、接続部１１ａ，２１ａの表面の導電性を維持し、ｐ型用ゲート電極１１とｎ型用ゲート電極２１を電気的に接続することができる。したがって、製造工程を簡略化し、生産性を向上させることができる。
【００４２】
次に、図１および図２に示すように、ｐ型半導体膜１１上に、例えば、マスク蒸着法等により、ｐ型用ソース電極１４およびｐ型用ドレイン電極１５を形成する。同時に、ｐ型用ゲート電極１１の接続部１１ａとｎ型用ゲート電極２１の接続部２１ａを跨ぐように、配線３１の上層側を形成する。また、ｐ型用ドレイン電極１５の一部がｎ型用ドレイン電極２５に重なるように形成する。これにより、ｐ型用ドレイン電極１５とｎ型用ドレイン電極２５が電気的に接続される。以上により、図１および図２に示す半導体装置１００が製造される。
【００４３】
（比較例）
次に、上述の実施の形態の半導体装置１００に対する比較例について、図１を援用し、図６および図７を用いて説明する。本比較例では上述の実施の形態で説明した半導体装置１００と、ｐ型用ゲート絶縁膜１２’とｎ型用ゲート絶縁膜２２’の膜厚Ｔ１’，Ｔ２’が等氏くなるように形成されている点で異なっている。その他の点は上述の実施の形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００４４】
図６に示すように、ｐ型用ゲート絶縁膜１２’とｎ型用ゲート絶縁膜２２’の膜厚Ｔ１’，Ｔ２’は、約２６６ｎｍであり、略等しい膜厚Ｔ１’，Ｔ２’となっている。この膜厚Ｔ１’，Ｔ２’は上述の実施の形態におけるｐ型用ゲート絶縁膜１２とｎ型用ゲート絶縁膜２２の膜厚Ｔ１，Ｔ２の略中間値である。
上述の実施の形態と同様に、ｎ型用ソース電極２４を接地し、ｐ型用ソース電極１４に正の電源電圧ＶＤＤを印加する。電源電圧ＶＤＤを約１０Ｖとし、入力電極１０１に約０〜１０Ｖの入力電圧Ｖｉｎを印加し、出力電極１０２からの出力電圧Ｖｏｕｔを測定することで、図７に示す出力特性を得た。
【００４５】
上述のように、ｎ型半導体膜２３の電界効果移動度はｐ型半導体膜１３のそれより、およそ１桁のオーダーで小さくなっている。そのため、ｐ型半導体膜１３とｎ型半導体膜２３の膜厚Ｔ１’，Ｔ２’が等しい場合には、ｎ型有機ＦＥＴ１０’のＯＮ電流はｐ型有機ＦＥＴ２０’のＯＮ電流よりも小さくなる。
両者のＯＮ電流を等しくするためには、ｎ型有機ＦＥＴ１０’のゲート電圧の絶対値をｐ型有機ＦＥＴ２０’のゲート電圧の絶対値よりも大きくしなければならない。
このため、図７に示すように、反転電圧ＶＲは、入力電圧Ｖｉｎの最小値と最大値の中間値から、最大値側に大きくずれた７．２Ｖとなり、上述の実施の形態と比較して、出力特性の対称性が劣化する。
【００４６】
ｎ型有機ＦＥＴ２０’のチャネル幅Ｗ２は、上述の実施の形態と同様にｐ型有機ＦＥＴ１０’のチャネル幅Ｗ１の約３倍になっている。しかし、これだけでは十分に出力特性を向上させることができなかった。チャネル幅Ｗ１，Ｗ２の調整だけで十分な対称性を有する出力特性を得るためには、ｎ型有機ＦＥＴ２０’のチャネル幅Ｗ２をさらに数倍広くする必要がある。しかし、この方法ではＣＭＯＳインバータ回路３０’の面積が拡大し、上述の実施の形態と比較して、半導体装置１００’の微細化、集積化が困難になる。
【００４７】
尚、この発明は上述した実施の形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述の実施の形態で説明した半導体装置の製造方法では、印加する陽極酸化電圧の大きさでゲート絶縁膜の膜厚を制御しているが、陽極酸化電圧を一定にして、酸化時間を制御することで膜厚を制御してもよい。この場合、ｐ型用ゲート電極の陽極酸化電圧の印加時間をｎ型用ゲート電極の陽極酸化電圧の印加時間よりも長くすることで、ｐ型用ゲート絶縁膜の膜厚をｎ型用ゲート絶縁膜の膜厚よりも大きくすることができる。
【００４８】
また、上述の実施の形態では、接続部に絶縁膜を形成しないために、接続部を陽極酸化電解液に浸漬しないようにしたが、接続部にマスクを形成してから、各ゲート電極を前記電解液に浸漬し、陽極酸化電解液中で各ゲート電極表面のマスクの非形成部を酸化して各ゲート絶縁膜を形成してもよい。これにより、マスクの形成部にはゲート絶縁膜は形成されず、マスクの非形成部にのみ、ゲート絶縁膜が形成される。
したがって、この方法によれば、各ゲート電極を電気的に接続する工程において、基板上にｐ型有機ＦＥＴおよびｎ型有機ＦＥＴがそれぞれ複数形成されている場合に、上述の実施の形態で説明した方法と比較して、各接続部の酸化をより確実に防止することができる。
【００４９】
また、上述の実施の形態のように接続部への酸化膜の形成を防止せず、各ゲート電極を完全に陽極酸化電解液に浸漬し、各ゲート電極の全面にゲート絶縁膜を形成してもよい。この場合、各ゲート電極を電気的に接続する工程において、接続部に対応する各ゲート絶縁膜の一部をエッチングにより除去し、エッチングにより露出した各ゲート電極の表面に、ゲート電極同士を電気的に接続する配線を形成する。これにより、上述の実施の形態と同様に、ゲート電極同士を電気的に接続することができる。
【００５０】
また、ゲート電極はタンタル以外の導電性を有する金属材料等によって形成してもよい。また、半導体膜の材料は、発光性の有機半導体材料であれば、上述の実施形態において説明した材料に限られない。ｐ型有機半導体材料としては、上述のＢＰ３Ｔの他に、例えば、以下の式（３）で表されるＡＣ５、あるいはペンタセン等を用いることができる。
【００５１】
【化３】
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【００５２】
また、ｎ有機半導体材料としては、例えば、以下の式（４）によって表される（チオフェン／フェニレン）コオリゴマー系のＡＣ５ＣＦ３、あるいは式（５）によって表されるＰＴＣＤＩ等を用いることができる。
【００５３】
【化４】
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【００５４】
【化５】
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【００５５】
また、ｎ型半導体膜として、ｐ型半導体材料であるＡＣ５やＡＣ５Ｆ６ｐｍにフッ素置換処理を行ったものを用いてもよい。また、その他の材料としては、Ｃ６０フラーレン等を用いてもよい。
【００５６】
また、上述の実施の形態では、ｎ型用ゲート絶縁膜とｐ型用ゲート絶縁膜の膜厚比を１：３にしたが、膜厚比はこの値に限られず、ｎ型有機半導体とｐ型有機半導体の電界効果移動度などの材料特性やｎ型ＦＥＴとｐ型ＦＥＴの各部の寸法などに応じて設定すればよい。
【００５７】
また、本発明は上述の実施の形態において説明したＣＭＯＳインバータ回路に限られず、例えば、有機ＦＥＴアクティブマトリクスディスプレイにおけるスイッチング用有機ＦＥＴと駆動用有機ＦＥＴからなる回路等、有機ＦＥＴのグループ毎に異なる特性を要求される回路に応用することができる。また、個々の有機ＦＥＴの特性を同じ特性、あるいはそれぞれ所望の特性に合わせ込むことが必要な回路にも応用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】本発明の実施の形態に係る半導体装置の出力特性を示す図である。
【図４】（ａ）〜（ｄ）は、同、半導体装置の製造工程の説明図である。
【図５】本発明の実施の形態における陽極酸化法の説明図である。
【図６】比較例における半導体装置の図２に対応する断面図である。
【図７】比較例における半導体装置の出力特性を示す図である。
【符号の説明】
【００５９】
１  基板、１０  ｐ型有機ＦＥＴ（第一トランジスタ）、１１  ｐ型用ゲート電極（第一ゲート電極）、１１ａ  接続部（ゲート絶縁膜の非形成部）、１２  ｐ型用ゲート絶縁膜（第一ゲート絶縁膜）、１３  ｐ型半導体膜（第一半導体膜）、１４  ｐ型用ソース電極（第一ソース電極）、１５  ｐ型用ドレイン電極（第一ドレイン電極）、２０  ｎ型有機ＦＥＴ（第二トランジスタ）、２１  ｎ型用ゲート電極（第二ゲート電極）、２１ａ  接続部（ゲート絶縁膜の非形成部）、２２  ｎ型用ゲート絶縁膜（第二ゲート絶縁膜）、２３  ｎ型半導体膜（第二半導体膜）、２４  ｎ型用ソース電極（第二ソース電極）、２５  ｎ型用ドレイン電極（第二ドレイン電極）、１００  半導体装置、Ｔ１  膜厚、Ｔ２  膜厚、Ｗ１  チャネル幅、Ｗ２  チャネル幅、Ｖ  陽極酸化電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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