(57)【特許請求の範囲】
【請求項１】
第一導電型の基板上に受光素子を備える半導体装置であって、
前記第一導電型の基板上に形成されたバイポーラトランジスタと、
前記バイボーラトランジスタの直下に設けられる前記第一導電型の基板に埋め込まれた第一導電型とは逆導電型の第二導電型の埋込領域と、
前記第二導電型の埋込領域の内部に設けられた第一導電型の埋込領域と、
を備え、
前記バイポーラトランジスタは、
第二導電型のウェルと、
前記第二導電型のウェル内に形成された第一導電型のボディ領域と、
前記第一導電型のボディ領域内に形成された第一導電型の拡散層からなるベース及び第二導電型の拡散層からなるエミッタと、
前記第一導電型のボディ領域と間隔をもって形成された第二導電型の拡散層からなるコレクタと、
を有し、
前記第一導電型の埋込領域の表面と接するように前記第二導電型のウェルが設けられていることを特徴とする半導体装置。
【請求項２】
前記バイポーラトランジスタに並列し、前記第一導電型の基板上に設けられたコンデンサを備え、
前記コンデンサの直下に設けられた前記第一導電型の基板に埋め込まれた第二導電型の埋込領域と、
前記コンデンサの直下の第二導電型の埋込領域の内部に設けられた第一導電型の埋込領域と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンデンサに並列し、前記第一導電型の基板上に設けられた抵抗部をさらに有し、
前記抵抗部の直下にＬＯＣＯＳ膜が設けられていないことを特徴する請求項２記載の半導体装置。
【請求項４】
前記バイポーラトランジスタは、ＮＰＮトランジスタであることを特徴とする請求項１乃至３いずれか１項に記載の半導体装置。
【請求項５】
第一導電型の基板上に受光素子を備える半導体装置の製造方法であって、
第一導電型の基板に第二導電型の埋込領域を形成する工程と、
前記第二導電型の埋込領域の内部に第一導電型の埋込領域を形成する工程と、
前記第一導電型の埋込領域の上部にバイポーラトランジスタを形成する工程と、
を含み、
前記バイポーラトランジスタを形成する工程において、
第二導電型のウェル、
前記第二導電型のウェル内に第一導電型のボディ領域、
前記第一導電型のボディ領域内に第一導電型の拡散層からなるベース及び第二導電型の拡散層からなるエミッタ、並びに、
前記第一導電型のボディ領域と間隔をもって第二導電型の拡散層からなるコレクタ
をそれぞれ形成し、
前記第一導電型の埋込領域の表面と接するように前記第二導電型のウェルを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に受光素子を備える半導体装置に関する。
【背景技術】
【０００２】
現在普及しているＣＤ（コンパクトディスク）やＤＶＤ（ディジタルバーサタイルディスク）の再生及び記録は、ＣＤやＤＶＤの記録媒体にレーザー光を照射させ、記録媒体からの反射光を受光素子により電気信号に変換することによって行われる。
【０００３】
記録媒体の表面状態が平滑であれば反射光の散乱は少ない。しかしながら、表面には、アレ、キズがあったり、表面が変形したり、ゴミが付着したりすることがある。この場合、表面が平滑でないため、散乱光が発生し、受光素子のフォトダイオード部以外の回路部（トランジスタ、コンデンサ、抵抗などの素子からなる）に光が入射され、回路の誤動作の原因となる。
【０００４】
記録媒体の使用状況は一定ではなく、媒体表面を平滑に保つのは困難である。そのため、散乱光が入射しても誤動作の生じない受光素子を開発する必要がある。
【０００５】
散乱光の入射を防ぐためには、フォトダイオードを形成された領域以外で発生する不要なキャリアの影響を防ぐ。このため、半導体回路表面をアルミニウム等の金属配線層からなる遮光膜で覆う。しかし、この遮光膜により受光素子に寄生容量が発生し、周波数特性の広帯域の支障となる。
【０００６】
この欠点を生じる理由としては、基板の側面等、遮光されていない部分への光照射により、基板内にキャリアが発生し、拡散する。これにより、バイポーラトランジスタやコンデンサにキャリアが移動する。移動したキャリアは遮断されず回路部に流れ電流として寄与する。したがって、回路部に電流が流れ回路動作に影響を及ぼし、誤動作の原因となる。
【０００７】
特許文献１には、シリコン基板表面のフォトダイオード部に対向した裏面にＰＮ接合を形成し、そのＰＮ接合部により、不要キャリアを吸収させ、裏面の電極を介して不良キャリアを再結合させることが記載されている。これにより、接合部での発生キャリアを防止できるため、拡散成分を抑えることができる。
【０００８】
特許文献２には、フォトダイオード部、回路部の表面下のうち、これら表面の近傍に、ＰＮ接合を形成し、不要キャリアを吸収させる半導体光照度センサが記載されている。このセンサには、均一なＰ型シリコン基板の上部にＮＰＮバイポーラトランジスタが形成されている。
【特許文献１】特開２００３−６９０７１号公報
【特許文献２】特開２００２−２１７４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【００１０】
特許文献１については、可視〜長波長（６００ｎｍ〜１０００ｎｍ）の幅広い波長帯が混在する条件で使用される場合、入射するある波長の光により、不要キャリアを吸収する効率は異なり、不要キャリアの影響を受け誤動作となる。また、フォトダイオード部以外に入射する光は不要キャリアが発生しても吸収される効率は低い。フォトダイオード部に入射することが制約条件となる。
【００１１】
特許文献２については、フォトダイオード部、回路部の表面に近い下部に、ＰＮ接合を形成し吸収させる構造を有するものである。バイポーラトランジスタ下部で発生したキャリアは空乏層の電界により引きよせられる傾向はあるが、それ以外の拡散するキャリアを遮断できない。遮断されないキャリアはベース領域に拡散し電流が流れ、回路に影響を及ぼす。
【００１２】
本発明は上記事情に鑑みてなされたものであり、基板表面からの光の入射によって発生するキャリアが回路部に拡散することを防止する。
【課題を解決するための手段】
【００１３】
本発明によれば、
第一導電型の基板上に受光素子を備える半導体装置であって、
第一導電型の基板上に形成されたバイポーラトランジスタと、
バイボーラトランジスタの直下に設けられる第一導電型の基板に埋め込まれた第一導電型とは逆導電型の第二導電型の埋込領域と、
第二導電型の埋込領域の内部に設けられた第一導電型の埋込領域と、
を備え、
前記バイポーラトランジスタは、
第二導電型のウェルと、
前記第二導電型のウェル内に形成された第一導電型のボディ領域と、
前記第一導電型のボディ領域内に形成された第一導電型の拡散層からなるベース及び第二導電型の拡散層からなるエミッタと、
前記第一導電型のボディ領域と間隔をもって形成された第二導電型の拡散層からなるコレクタと、
を有し、
前記第一導電型の埋込領域の表面と接するように前記第二導電型のウェルが設けられていることを特徴とする半導体装置
が提供される。
【００１４】
本発明の半導体装置によれば、第二導電型の埋込領域の内部に第一導電型の埋込領域が設けられている。したがって、基板表面の入射光により発生した第一導電型の基板のキャリアは、第二導電型の埋込領域と第一導電型の埋込領域との界面に形成されるＰＮ接合部の空乏層により、拡散を遮断される。また、ＰＮ接合部で発生したキャリアは、ＰＮ接合に逆バイアスされていて、ＰＮ接合部の空乏層内で吸収される。したがって、基板及びＰＮ接合部で発生したキャリアが、トランジスタや発光素子に拡散するのを防ぐことができる。
【００１５】
また、本発明によれば、
第一導電型の基板上に受光素子を備える半導体装置の製造方法であって、
第一導電型の基板に第二導電型の埋込領域を形成する工程と、
第二導電型の埋込領域の内部に第一導電型の埋込領域を形成する工程と、
第一導電型の埋込領域の上部にバイポーラトランジスタを形成する工程と、
を含み、
前記バイポーラトランジスタを形成する工程において、
第二導電型のウェル、
前記第二導電型のウェル内に第一導電型のボディ領域、
前記第一導電型のボディ領域内に第一導電型の拡散層からなるベース及び第二導電型の拡散層からなるエミッタ、並びに、
前記第一導電型のボディ領域と間隔をもって第二導電型の拡散層からなるコレクタ
をそれぞれ形成し、
前記第一導電型の埋込領域の表面と接するように前記第二導電型のウェルを形成することを特徴とする半導体装置の製造方法
が提供される。
【００１６】
ここで、例えば「第一導電型」はＮ型、「第二導電型」はＰ型を指す。逆に「第一導電型」がＰ型、「第二導電型」はＮ型であってもよい。
【００１７】
さらに、本発明では前後左右上下の方向を規定しているが、これは本発明の構成要素の相対関係を簡単に説明するために便宜的に規定したものであり、本発明を実施する場合の製造時や使用時の方向を限定するものではない。
【発明の効果】
【００１８】
本発明によれば、基板表面からの光の入射によって発生するキャリアがバイボーラトランジスタに拡散することを防止する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の構成を示す図である。この半導体装置１は、Ｐ型基板３上にフォトダイオード１０３を備える。Ｐ型基板３上に形成されたＮＰＮトランジスタ１０１と、ＮＰＮトランジスタ１０１の直下に設けられるＰ型基板３に埋め込まれたＮ＋型埋込領域４と、Ｎ＋型埋込領域４の内部に設けられたＰ＋型埋込領域２とを備える。
【００２１】
ＮＰＮトランジスタ１０１は、Ｎ−型ウェル５と、Ｎ−型ウェル５内に形成されたＰ型ボディ領域１７と、Ｐ型ボディ領域１７内に形成されたＰ型の拡散層からなるＰ型ベース１０及びＮ型の拡散層からなるＮ型エミッタ１２と、Ｐ型ボディ領域１７と間隔をもって形成されたＮ型の拡散層からなるＮ型コレクタ１４とを有する。Ｐ＋型埋込領域２の表面と接するようにＮ−型ウェル５が設けられている。
【００２２】
ＮＰＮトランジスタ１０１の表面は、遮光膜１１で覆われている。遮光膜１１は、例えばアルミニウム等の金属を用いた配線層からなる。
【００２３】
遮光膜１１で遮光されてない部分への光照射及び長波長の光照射により、Ｐ型基板３にキャリアが発生する。発生したキャリアはＰ型基板３を拡散する。Ｎ＋埋込領域４の内部にＰ＋型埋込領域２が設けられることにより、Ｎ＋埋込領域４及びＰ＋型埋込領域２へのバイアスしたときに形成される空乏層によりＰ型基板３で発生したキャリアは遮断される。
【００２４】
Ｎ＋型埋込領域４を＋電位、Ｐ型基板３をＧＮＤ電位にすることでＰＮ接合部の空乏層をさらに広げることができる。広がった空乏層により、空乏層内で発生するキャリアは、Ｎ＋型埋込領域４を介してＰ型基板３に流れる。したがって、キャリアは空乏層の障壁によりＮＰＮトランジスタ１０１に拡散できなくなり、回路動作に影響を及ぼす電流の発生を回避することができる。
【００２５】
次に、本実施の形態における半導体装置１の動作を説明する。Ｐ型ベース１０及びＮ型エミッタ１２間に電位Ｖｂｅをバイアスする。この状態にて、Ｎ型エミッタ１２及びＮ型コレクタ１４間にバイアスすると、そのバイアスに依存してＮ型エミッタ１２及びＮ型コレクタ１４間にキャリアが流れる。これにより、ＮＰＮトランジスタ１０１が動作することとなる。
【００２６】
また、Ｎ−型エピタキシャル層９及びＰ型エピタキシャル層７に電位Ｖccをバイアスする。これにより、回路（図示しない）が動作することなる。Ｎ＋埋込領域４はＮ−エピタキシャル層９と接続し、Ｐ＋型埋込領域２はＰ型エピタキシャル層７と接続している。したがって、Ｎ＋埋込領域４及びＰ＋埋込領域２はバイアスされることとなり、Ｎ＋埋込領域４及びＰ＋埋込領域２との界面に空乏層が形成される。これにより、Ｐ型基板３で発生したキャリアが遮断されることとなり、回路動作に与える影響を抑制することができる。
【００２７】
図２は、本実施の形態における半導体装置１の製造手順の一部を示す工程断面図である。
Ｐ型基板３の材料として、Ｐ型の単結晶シリコン基板を用いることができる。このシリコン基板の表面はシリコン結晶構造の（１００）面になっている。Ｐ型基板３上にヒ素やアンチモン等のＮ型不純物をイオン注入してＮ＋型埋込領域４を作成する（図２（ａ））。
【００２８】
つづいて、Ｎ＋埋込領域４にホウ素等のＰ型不純物をイオン注入してＰ＋型埋込領域２を形成する（図２（ｂ））。
【００２９】
次に、エピタキシャルシリコン層１３がＰ型基板３へ供給された後、ＮおよびＰエリアが、イオン打ち込みと組み合わせたリソグラフィを用いてＰ型基板３上に形成される。例えばヒ素を用いるイオン打ち込みによってＮ−型ウェル５がＰ＋型埋込領域２の直上に形成される。また、リンを用いるイオン打ち込みによってＮ−型エピタキシャル層９がＮ＋型埋込領域４と接続するように形成される。また、Ｐ型エピタキシャル層７がＰ＋型埋込層２と接続するように形成される。その他の領域は、Ｐにドープされており、例えばホウ素のイオン打ち込みによって製造され、Ｐ型エピタキシャル層７が形成される（図２（ｃ））。
【００３０】
その後、不純物のイオン注入を行い、Ｐ型ボディ領域１７、Ｎ型コレクタ１４、Ｐ型ベース１０、およびＮ型エミッタ１２を形成し、ＮＰＮトランジスタ１０１を形成する。また、フォトダイオード１０３を形成する。これにより、図１に示した構成の半導体装置１が得られる。
【００３１】
半導体装置１は、例えば以下の構成とすることができる。
図３は、半導体装置１の具体例を示す図である。Ｐ型エピタキシャル層７にＬＯＣＯＳ層６が設けられている。
【００３２】
ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法は、半導体装置内の素子間分離に使われる局所酸化膜技術である。ＬＯＣＯＳ工程によって素子間の距離を短くでき、高集積化に非常に有効な技術である。ＬＯＣＯＳ層を形成させるためには、図２（ｂ）の工程の後、エピタキシャルシリコン層１３を窒化膜（Ｓｉ3Ｎ4）で覆う。その後、高温酸化処理をすると、窒化膜のない領域に酸化膜が作られる。この酸化膜がＬＯＣＯＳ層６となる。窒化膜を除去した後、不純物のイオン注入を行い、Ｐ型ボディ領域１７、Ｎ型ウェル５、Ｎ型コレクタ１４、Ｐ型ベース１０、およびＮ型エミッタ１２を形成してＮＰＮトランジスタ１０１を構築する。これにより、ＮＰＮトランジスタ１０１とフォトダイオード１０３等の他の素子とを分離形成することができる。
【００３３】
つづいて、本実施の形態における効果について説明する。本実施の形態の半導体装置１によれば、Ｎ＋型埋込領域４の内部にＰ＋型埋込領域２が設けられている。したがって、Ｐ型基板３表面の入射光により発生したＰ型基板３のキャリアは、Ｎ＋型埋込領域４とＰ＋型埋込領域２の界面に形成されるＰＮ接合部の空乏層により、拡散を遮断される。また、ＰＮ接合部で発生したキャリアは、ＰＮ接合に逆バイアスされていて、ＰＮ接合部の空乏層内で吸収される。したがって、Ｐ型基板３及びＰＮ接合部で発生したキャリアが、ＮＰＮトランジスタ１０１やフォトダイオード１０３等の回路に拡散するのを防ぐことができる。
【００３４】
図８は、従来の半導体装置の構成を示す図である。従来の構成は、均一なＰ型基板３の上部にＮＰＮトランジスタ１０１が形成され、図３で示される本実施形態の半導体装置１におけるＮ＋型埋込領域４やＰ＋型埋込領域２が形成されていない点で本実施形態の構成と相違する。そのため、Ｐ型基板３等の遮光膜１１により遮光されてない部分から入射される光によりキャリアが発生する。発生したキャリアは拡散し、ＮＰＮトランジスタ１０１に到達し、回路部への電流として寄与する。その電流が回路動作に影響を与える。
【００３５】
一方、本実施の形態の半導体装置によれば、Ｐ型基板３表面からの入射光によりＰＮ接合部の空乏層内で発生したキャリアはＰＮ接合に逆バイアスされ、ＰＮ接合部の空乏層内で吸収される。したがって、発生したキャリアをＮＰＮトランジスタ１０１に影響を与えないように遮断することができる。また、Ｐ＋型埋込領域２の表面と接するようにＮ型ウェル５が設けられている。バイポーラトランジスタ１０１とＰ型基板３とは、Ｎ＋型埋込領域４とＰ＋型埋込領域２との間に形成されるＰＮ接合部により、完全に遮断されることとなる。
【００３６】
また、キャリアの遮断構造となるＮ＋型埋込領域４やＰ＋型埋込領域２を形成にするに当り、重大な工程変更を用いることなく形成可能である。そのためコストを上げることなく品質、特性の向上を図ることが可能である。また、可視〜長波長の広範囲の波長帯のフォトダイオード１０３に用いることが可能である。
【００３７】
（第２の実施形態）
図４は第２の実施形態に係る半導体装置の構成を示す図である。この半導体装置３０は、第１の実施形態に係る半導体装置１にさらにコンデンサ３０１を備える。このコンデンサ３０１は、ＮＰＮトランジスタ１０１に並列し、Ｐ型基板３上に設けられている。コンデンサ３０１の直下に設けられたＰ型基板３に埋め込まれたＮ＋型埋込領域４と、コンデンサ３０１の直下のＮ＋型埋込領域４の内部に設けられたＰ＋型埋込領域２と、を備える。
【００３８】
コンデンサ３０１には、層間膜１８を介して電極１６が設けられている。また、Ｎ＋型引出し領域２０が備えられている。Ｎ＋型引出し領域２０の電位により、回路に電流が流れる。
【００３９】
半導体装置３０の製造方法について以下に説明する。半導体装置１と同様な方法により、Ｎ＋型埋込領域４及びＰ＋型埋込領域２を形成し、エピタキシャルシリコン層１３をＰ型基板３へ供給させた後、ＮおよびＰエリアが、イオン打ち込みと組み合わせたリソグラフィを用いてＰ型基板３上に形成される。不純物の注入によりＮ＋型引出し領域２０を形成する。ＮＰＮトランジスタ１０１、フォトダイオード１０３を構築後、層間膜１８で覆い、電極１６を搭載して、コンデンサ３０１を形成する。
【００４０】
また、半導体装置３０は、例えば以下の構成とすることができる。図５は、第２の実施形態の半導体装置３０の構成の具体例を示す図である。Ｐ型エピタキシャル層７にＬＯＣＯＳ層６が設けられている。
【００４１】
本実施の形態のＬＯＣＯＳ層６も、半導体装置１と同様な方法により形成される。これにより、コンデンサ３０１と、ＮＰＮトランジスタ１０１、フォトダイオード１０３等の他の素子とを分離形成することができる。
【００４２】
続いて、本実施の形態の効果について説明する。コンデンサ３０１へのキャリア拡散についても、第１の実施形態で説明した効果と同様の効果が得られる。遮光されてない部分への光照射及び長波長の光照射により、Ｐ型基板３にキャリアが発生する。発生したキャリアはＰ型基板３を拡散する。半導体装置３０は、Ｎ＋型埋込領域４の内部にＰ＋型埋込領域２を備えるため、Ｎ＋型埋込領域４及びＰ＋型埋込領域２へバイアスすることによりＮ＋型埋込領域４とＰ＋型埋込領域２との界面に形成される空乏層でキャリアは遮断されることとなる。
【００４３】
図９は、従来の半導体装置の構成を示す図である。従来の構成は、均一なＰ型基板３の上部にコンデンサ３０１が形成されており、図５で示される本実施形態の半導体装置３０におけるＮ＋型埋込領域４やＰ＋型埋込領域２が従来の半導体装置のコンデンサ３０１の直下に形成されていない点で本実施形態の構成と相違する。
【００４４】
Ｐ型基板３等の遮光されてない部分から入射される光によりキャリアが発生する。Ｎ＋型引出し領域２０がＧＮＤであれば、発生したキャリアはＧＮＤに流れて回路部には影響しないが、Ｎ＋型引出し領域２０がＧＮＤより高い電位を持つ場合、その電位によりキャリアが移動し、回路部への電流として寄与する。その電流が回路動作に影響を与える。
【００４５】
しかしながら、本実施の形態の構造によれば、Ｎ＋型埋込領域４の内部にＰ＋型埋込領域２が設けられている。したがって、基板表面の入射光により発生したＰ型基板３のキャリアは、Ｎ＋型埋込領域４の内部にＰ＋型埋込領域２との界面に形成されるＰＮ接合部の空乏層により、拡散を遮断される。また、ＰＮ接合部で発生したキャリアは、ＰＮ接合に逆バイアスされていて、ＰＮ接合部の空乏層内で吸収される。さらに、Ｐ＋型埋込領域２の表面と接するようにＮ型ウェル５が設けられている。コンデンサ３０１とＰ型基板３とは、Ｎ＋型埋込領域４とＰ＋型埋込領域２との間に形成されるＰＮ接合部によって、完全に遮断されることとなる。したがって、Ｐ型基板３で発生したキャリアが、トランジスタ等の回路部に拡散するのを防ぐことができる。
【００４６】
また、Ｎ＋型埋込領域４を＋電位、Ｐ型基板３をＧＮＤ電位にすることでＰＮ接合部空乏層が広がる。広がった空乏層により、空乏層内で発生するキャリアはＮ＋型埋込領域４を介してＰ型基板３に流れ、回路動作に影響を与えない。よって、キャリアは空乏層の障壁により回路部に拡散できなくなり、回路動作に影響を及ぼす電流の発生を回避することができる。
【００４７】
（第３の実施形態）
図６は第３の実施形態に係る半導体装置の構成を示す図である。この半導体装置４０は、第２の実施形態に係る半導体装置３０にさらに抵抗４０１を備える。抵抗４０１は、コンデンサ３０１に並列し、Ｐ型基板３上に設けられている。抵抗４０１の直下にＬＯＣＯＳ層が設けられていない。
【００４８】
図７は、本実施の形態の半導体装置３０の抵抗４０１を示す図である。Ｐ型基板３上にＮ−型エピタキシャル層９が形成されている。Ｎ−型エピタキシャル層９上にポリシリコン層４１が設けられている。
【００４９】
図１０は、従来の半導体装置における抵抗を示す図である。従来のポリシリコン層４１の直下には、ＬＯＣＯＳ層６が形成されている。従来もＮ−エピタキシャル層９とＰ型基板３により、ＰＮ接合は形成されているが、ＬＯＣＯＳ層６により＋電位で接続することが不可能なため、ポリシリコン層４１で発生するキャリアは十分に吸収されない。
【００５０】
半導体装置４０は、ＬＯＣＯＳ層形成を無くし、Ｎ−型エピタキシャル層９を＋電位で接続することで、ＰＮ接合部の空乏層で発生するキャリアを吸収することが可能である。
【００５１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、実施の形態では、ＮＰＮトランジスタを用いて説明したが、ＰＮＰトランジスタを使用する構成を採用してもよい。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第１の実施の形態における半導体装置の製造手順の一部を示す工程断面図である。
【図３】第１の実施形態に係る半導体装置の具体例を示す図である。
【図４】第２の実施形態に係る半導体装置の構成を示す図である。
【図５】第２の実施形態に係る半導体装置の具体例を示す図である。
【図６】第３の実施形態に係る半導体装置の構成を示す図である。
【図７】第３の実施形態に係る半導体装置の抵抗部を示す図である。
【図８】従来の半導体装置の構成を示す図である。
【図９】従来の半導体装置の構成を示す図である。
【図１０】従来の半導体装置の抵抗部を示す図である。
【符号の説明】
【００５３】
１    半導体装置
２    Ｐ＋型埋込領域
３    Ｐ型基板
４    Ｎ＋型埋込領域
５    Ｎ−型ウェル
６    ＬＯＣＯＳ層
７    Ｐ型エピタキシャル層
９    Ｎ−型エピタキシャル層
１０    Ｐ型ベース
１１    遮光膜
１２    Ｎ型エミッタ
１３    エピタキシャルシリコン層
１４    Ｎ型コレクタ
１６    電極
１７    Ｐ型ボディ領域
１８    層間膜
２０    Ｎ＋型引出し領域
３０    半導体装置
４０    半導体装置
４１    ポリシリコン層
１０１    ＮＰＮトランジスタ
１０３    フォトダイオード
３０１    コンデンサ
４０１    抵抗
【図１】
0004979513.tif 000002
【図２】
0004979513.tif 000003
【図３】
0004979513.tif 000004
【図４】
0004979513.tif 000005
【図５】
0004979513.tif 000006
【図６】
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【図７】
0004979513.tif 000008
【図８】
0004979513.tif 000009
【図９】
0004979513.tif 000010
【図１０】
0004979513.tif 000011