(57)【特許請求の範囲】
【請求項１】
第１制御信号に基づいて導通電流を制御される第１出力トランジスタ及び当該第１出力トランジスタと同じ導電型であり第２制御信号に基づいて導通電流を制御される第２出力トランジスタを備え、これら両出力トランジスタによりＡＢ級プッシュプル回路として動作する出力段回路と、
入力信号に応じて、前記第１制御信号及び前記第２制御信号を生成する前段回路と、
を有し、
前記第１制御信号は、前記入力信号が正である正信号期間に対応して設定される第１オン期間にて、前記第１出力トランジスタをＡＢ級動作させ、かつ前記入力信号が負である負信号期間に対応して設定される第１オフ期間にて、前記第１出力トランジスタをカットオフ状態とし、
前記第２制御信号は、前記負信号期間に対応して設定される第２オン期間にて、前記第２出力トランジスタをＡＢ級動作させ、かつ前記正信号期間に対応して設定される第２オフ期間にて、前記第２出力トランジスタをカットオフ状態とし、
前記前段回路は、
前記第１出力トランジスタをＡＢ級動作させる第１の制御原信号を、前記入力信号に基づいて生成し、前記第１出力トランジスタに制御信号として印加可能な第１制御回路と、
前記第１の制御原信号とは逆相の信号であって前記第２出力トランジスタをＡＢ級動作させる第２の制御原信号を、前記入力信号に基づいて生成し、前記第２出力トランジスタに制御信号として印加可能な第２制御回路と、
前記第１出力トランジスタと同じ導電型のトランジスタからなり、前記第１の制御原信号に基づいて前記第２オフ期間にてオンし、前記第２出力トランジスタがカットオフする電圧源を前記第２制御回路の出力端に接続し、前記第２制御信号を当該カットオフ電圧とする第２出力トランジスタカットオフ回路と、
前記第１出力トランジスタと同じ導電型のトランジスタからなり、前記第２の制御原信号に基づいて前記第１オフ期間にてオンし、前記第１出力トランジスタがカットオフする電圧源を前記第１制御回路の出力端に接続し、前記第１制御信号を当該カットオフ電圧とする第１出力トランジスタカットオフ回路と、
を有することを特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
互いに導電型が異なり一方が前記正信号期間に対応してオンし他方が前記負信号期間に対応してオンする一対のトランジスタからなるプッシュプル回路であり、前記出力段回路の出力端子に当該出力段回路と並列に設けられた補助出力段回路と、
前記入力信号に応じた第３制御信号を前記補助出力段回路の前記一対のトランジスタの制御端子に印加して、前記補助出力段回路をＡＢ級プッシュプル回路として動作させ、前記出力段回路と同相の出力信号を前記出力端子へ出力させる補助前段回路と、
を有し、
前記補助出力段回路は、前記出力段回路よりも小さな負荷駆動能力を有すること、
を特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、特にＡＢ級プッシュプル増幅回路に関する。
【背景技術】
【０００２】
図６は、従来のＡＢ級プッシュプル増幅回路であるオペアンプ２の回路構成を示す模式図である。オペアンプ２は、非反転入力端子ＮＩＮ＋、反転入力端子ＮＩＮ−それぞれに入力される電圧信号Ｖ＋，Ｖ−の電位差ＶＩＮ（≡Ｖ＋−Ｖ−）応じて動作し、ＶＩＮを増幅した出力信号ＶＯＵＴを出力端子ＮＯＵＴから出力する。
【０００３】
オペアンプ２は前段アンプ１０，１２と、出力段回路１４とを含んで構成される。出力段回路１４は、トランジスタＴｒ１，Ｔｒ２で構成されたプッシュプル回路であり、Ｔｒ１は、正電源ＶＣＣとＮＯＵＴとの間にドレイン−ソースを接続され、Ｔｒ２は、ＮＯＵＴと接地電位ＧＮＤとの間にドレイン−ソースを接続される。
【０００４】
Ｔｒ１は前段アンプ１０の出力により制御され、Ｔｒ２は前段アンプ１２の出力により制御される。ここでは、Ｔｒ１，Ｔｒ２を共にｎチャネルＭＯＳトランジスタで構成することに対応して、前段アンプ１０，１２へは、オペアンプ２への差動入力であるＶＩＮが互いに反対の極性で入力される。前段アンプ１０，１２はそれぞれＡＢ級動作し、これにより、出力段回路１４はＡＢ級プッシュプル回路として動作する。
【０００５】
図７は、図６に示すオペアンプ２の動作を説明する信号波形図であり、それぞれ縦軸が信号値、横軸が時間である。図７（ａ）はオペアンプ２への差動入力ＶＩＮの一例として１周期の正弦波を示している。図７（ｂ），（ｃ）はそれぞれＴｒ１，Ｔｒ２のドレイン電流ＩＤ１，ＩＤ２の時間変化であり、出力端子ＮＯＵＴに流れ込む向きを正としている。図７（ｄ）は、出力端子ＮＯＵＴに生じる出力電流ＩＯＵＴの時間変化である。
【０００６】
前段アンプ１０，１２は上述のようにＡＢ級動作し、動作点は所定電圧ｖＢＩＡＳだけ正方向にバイアスされる。バイアス電圧ｖＢＩＡＳは例えば、ｐｎ接合電位差に応じた約０．７Ｖ程度とすることができる。前段アンプ１０，１２はそれぞれの差動入力が負又は０のとき、バイアス電圧ｖＢＩＡＳを出力し、差動入力が正のとき、ｖＢＩＡＳを基準として各前段アンプ１０，１２への差動入力に応じた電圧変化を出力端子に生じる。ここで、前段アンプ１０への差動入力はＶＩＮであるので、ＶＩＮの正の期間Ｐ＋に対応して出力電圧はｖＢＩＡＳを超えて変化する。Ｔｒ１は、この前段アンプ１０の出力をゲートに印加され、図７（ｂ）に示すＩＤ１の変化を生じる。すなわち、Ｔｒ１は、ＶＩＮの正の期間Ｐ＋に対応して、ＮＯＵＴへ流れ込む電流ＩＤ１を増加させ、それ以外の期間では、ｖＢＩＡＳに対応したアイドル電流ｉＢＩＡＳを流す。一方、前段アンプ１２への差動入力は、−ＶＩＮであるので、ＶＩＮの負の期間Ｐ−に対応して出力電圧はｖＢＩＡＳを超えて変化する。Ｔｒ２は、この前段アンプ１２の出力をゲートに印加され、図７（ｃ）に示すＩＤ２の変化を生じる。すなわち、Ｔｒ２は、ＶＩＮの負の期間Ｐ−に対応して、ＮＯＵＴから引き込む電流ＩＤ２を増加させ、それ以外の期間では、ｖＢＩＡＳに対応したアイドル電流ｉＢＩＡＳをＮＯＵＴから引き込む。
【０００７】
ＮＯＵＴにはこれらＩＤ１，ＩＤ２を合成した電流ＩＯＵＴが生じ、ＮＯＵＴに接続される負荷に応じてＶＯＵＴを生じる。この合成によりＮＯＵＴには、ＶＩＮに対応して変化する出力信号波形が得られる。
【特許文献１】特開２００３−１１５７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
両トランジスタＴｒ１，Ｔｒ２それぞれのｉＢＩＡＳは出力端子ＮＯＵＴにて相殺されるため、出力電流ＩＯＵＴには基本的にアイドル電流は現れない。すなわち、アイドル電流ｉＢＩＡＳは、電源ＶＣＣからＴｒ１，Ｔｒ２を経由してＧＮＤへ貫通し、消費電力の観点では無駄であるという問題があった。特に、出力段回路１４は、負荷駆動能力を確保するため、大きなサイズのトランジスタを用いて構成され、それに伴いｉＢＩＡＳも大きくなり、消費電力の損失が大きくなる。
【０００９】
本発明は上記問題点を解決するためになされたものであり、出力段回路を構成するＡＢ級プッシュプル回路での貫通電流による電力消費を低減できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る増幅回路は、第１制御信号に基づいて導通電流を制御される第１出力トランジスタ及び第２制御信号に基づいて導通電流を制御される第２出力トランジスタを備え、これら両出力トランジスタによりＡＢ級プッシュプル回路として動作する出力段回路と、入力信号に応じて、前記第１制御信号及び前記第２制御信号を生成する前段回路と、を有し、前記第１制御信号が、前記入力信号が正である正信号期間に対応して設定される第１オン期間にて、前記第１出力トランジスタをＡＢ級動作させ、かつ前記入力信号が負である負信号期間に対応して設定される第１オフ期間にて、前記第１出力トランジスタをカットオフ状態とし、前記第２制御信号が、前記負信号期間に対応して設定される第２オン期間にて、前記第２出力トランジスタをＡＢ級動作させ、かつ前記正信号期間に対応して設定される第２オフ期間にて、前記第２出力トランジスタをカットオフ状態とする。
【発明の効果】
【００１１】
本発明によれば、ＡＢ級プッシュプル回路を構成する出力段回路の第１出力トランジスタ及び第２出力トランジスタのうち一方が入力信号に応じて変化する電流を生成する期間に対応して、他方はカットオフ状態とされ、基本的にアイドル電流が流れないように動作するので、その分、消費電力の低減が図られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１３】
図１は、本発明の実施形態であるＡＢ級オペアンプ２０の概略の回路構成を示す模式図である。オペアンプ２０は、非反転入力端子ＮＩＮ＋、反転入力端子ＮＩＮ−それぞれに入力される電圧信号Ｖ＋，Ｖ−の電位差ＶＩＮ（≡Ｖ＋−Ｖ−）応じて動作し、ＶＩＮを増幅した出力信号ＶＯＵＴを出力端子ＮＯＵＴに生じる。
【００１４】
オペアンプ２０は、前段回路２２と、出力段回路２４とを含んで構成される。前段回路２２は、アンプ２６，２８と、トランジスタＴｒ３，Ｔｒ４とを含んで構成される。出力段回路２４は、トランジスタＴｒ１，Ｔｒ２で構成されたプッシュプル回路である。
【００１５】
Ｔｒ１，Ｔｒ２は例えば、それぞれｎチャネルＭＯＳトランジスタで構成され、また、基本的に共通のサイズ及び動作特性に構成される。Ｔｒ１は、正電源ＶＣＣにドレイン、ＮＯＵＴにソースを接続される。Ｔｒ１は、アンプ２６，２８の出力信号に基づいて生成される第１の制御信号を前段回路２２からゲートに印加され、ドレイン電流ＩＤ１を制御される。一方、Ｔｒ２は、ＮＯＵＴにドレイン、ＧＮＤにソースを接続され、アンプ２６，２８の出力信号に基づいて生成される第２の制御信号を前段回路２２からゲートに印加されドレイン電流ＩＤ２を制御される。
【００１６】
アンプ２６は、その非反転入力端子（＋）をＮ＋、反転入力端子（−）をＮ−に接続され、差動信号ＶＩＮを入力される。そして、アンプ２６は、この入力されたＶＩＮをＡＢ級動作によりゲインｇＦで増幅して、Ｔｒ１，Ｔｒ２に対する第１制御信号、第２制御信号の元となる第１制御原信号ＶＡＭＰ１を出力する。一方、アンプ２８は、アンプ２６とは逆に、非反転入力端子（＋）をＮ−、反転入力端子（−）をＮ＋に接続され、アンプ２６とは逆相の差動信号、つまり（−ＶＩＮ）を入力信号とする。そして、アンプ２８は、この入力された（−ＶＩＮ）をＡＢ級動作によりゲインｇＦで増幅して、Ｔｒ１，Ｔｒ２に対する第１制御信号、第２制御信号の元となる第２制御原信号ＶＡＭＰ２を生成する。
【００１７】
具体的には、ＡＢ級動作の動作点の電圧をｖＢＩＡＳ（＞０）とすると、アンプ２６は、ＶＩＮ＞０である正信号期間Ｐ＋にて、
ＶＡＭＰ１＝ｖＢＩＡＳ＋ｇＦ・ＶＩＮ
を出力し、それ以外の期間にて、
ＶＡＭＰ１＝ｖＢＩＡＳ
を出力する。一方、アンプ２８は、ＶＩＮ＜０である負信号期間Ｐ−にて、
ＶＡＭＰ２＝ｖＢＩＡＳ＋ｇＦ１・（−ＶＩＮ）
を出力し、それ以外の期間にて、
ＶＡＭＰ２＝ｖＢＩＡＳ
を出力する。ｖＢＩＡＳは例えば、ｐｎ接合電位差に応じた約０．７Ｖ程度に設定することができる。
【００１８】
Ｔｒ３，Ｔｒ４は基本的にそれぞれＴｒ１，Ｔｒ２と同じ動作特性を有するように構成され、ここではＴｒ１，Ｔｒ２と同様、ｎチャネルＭＯＳトランジスタで構成される。Ｔｒ３は、ゲートをアンプ２６の出力端子に、またドレインをアンプ２８の出力端子に接続される。Ｔｒ４は、ゲートをアンプ２８の出力端子に、またドレインをアンプ２６の出力端子に接続される。Ｔｒ３，Ｔｒ４それぞれのソースはＧＮＤに接地される。
【００１９】
Ｔｒ３は、アンプ２６の出力ＶＡＭＰ１に基づいて動作し、出力段回路２４にてＴｒ１が支配的に動作する期間に対応して、Ｔｒ２のゲートをカットオフ電圧に設定する機能を有する。一方、Ｔｒ４は、アンプ２８の出力ＶＡＭＰ２に基づいて動作し、出力段回路２４にてＴｒ２が支配的に動作する期間に対応して、Ｔｒ１のゲートをカットオフ電圧に設定する機能を有する。すなわち、Ｔｒ３はＴｒ２についての、またＴｒ４はＴｒ１についてのカットオフ回路である。
【００２０】
これらカットオフ回路を備えていることにより、前段回路２２は、第１の出力トランジスタＴｒ１の導通電流を制御する第１制御信号として、正信号期間Ｐ＋では基本的にアンプ２６からの第１制御原信号ＶＡＭＰ１を出力してＴｒ１をＡＢ級動作させるが、負信号期間Ｐ−では第１制御信号として、第１制御原信号ＶＡＭＰ１ではなく、Ｔｒ１をカットオフ状態とする信号を出力する。一方、第２の出力トランジスタＴｒ２に対して、前段回路２２は、当該トランジスタＴｒ２の導通電流を制御する第２制御信号として、負信号期間Ｐ−では基本的にアンプ２８からの第２制御原信号ＶＡＭＰ２を出力してＴｒ２をＡＢ級動作させるが、正信号期間Ｐ＋では第２制御信号として、第２制御原信号ＶＡＭＰ２ではなく、Ｔｒ２をカットオフ状態とする信号を出力する。これらカットオフ回路の動作については後述する。
【００２１】
なお、図１では、理解を容易とするため、Ｔｒ３，Ｔｒ４それぞれのドレインはＴｒ２，Ｔｒ１のゲートに接続され、それらゲートの電位を直接に制御可能な構成を示しているが、カットオフ回路としての機能が実現されるものであれば、他の回路構成とすることもできる。例えば、Ｔｒ３のドレイン電流に応じてアンプ２８の内部の差動増幅回路の動作状態を制御し、ＶＩＮの正信号期間に対応するＶＡＭＰ２が上述のｖＢＩＡＳに代えてＴｒ２のカットオフ電圧となるように構成し、一方、Ｔｒ４のドレイン電流に応じてアンプ２６を制御し、ＶＩＮの負信号期間に対応するＶＡＭＰ１がＴｒ１のカットオフ電圧となるように構成することができる。
【００２２】
次に、図１の回路の動作について説明する。図２から図４は、図１に示すオペアンプ２０の動作を説明する模式的な信号波形図であり、それぞれ縦軸が信号値、横軸が時間である。
【００２３】
図２（ａ）はオペアンプ２０への差動入力ＶＩＮの一例として２周期の正弦波を示している。このＶＩＮに対し、アンプ２６，２８それぞれの出力信号ＶＡＭＰ１，ＶＡＭＰ２は、図２（ｂ），（ｃ）に示す波形となる。ＶＡＭＰ１は、ＶＩＮの正信号期間Ｐ＋ではＶＩＮに応じて変化する一方、負信号期間Ｐ−ではｖＢＩＡＳに維持される。一方、ＶＡＭＰ２は、ＶＩＮの正信号期間Ｐ＋にてｖＢＩＡＳに維持され、負信号期間Ｐ−にてＶＩＮに応じて変化する。
【００２４】
Ｔｒ３は、基本的に、Ｐ＋におけるＶＡＭＰ１を印加されてＰ−よりも良好に導通する状態（オン状態）となり、Ｔｒ２のゲートに印加される電圧ＶＧ２を、アンプ２８の出力電圧ｖＢＩＡＳから接地電位ＧＮＤに引き下げる。一方、Ｔｒ４は、基本的に、Ｐ−におけるＶＡＭＰ２を印加されてＰ＋よりも良好に導通する状態（オン状態）となり、Ｔｒ１のゲートに印加される電圧ＶＧ１を、アンプ２６の出力電圧ｖＢＩＡＳから接地電位ＧＮＤに引き下げる。図３（ａ），（ｂ）はこれらＶＧ１，ＶＧ２の波形を示している。
【００２５】
出力段回路２４のＴｒ１，Ｔｒ２は、ＶＡＭＰ１，ＶＡＭＰ２から生成された制御信号ＶＧ１，ＶＧ２に応じたドレイン電流ＩＤ１，ＩＤ２を流す。図４（ａ），（ｂ）はそれぞれドレイン電流ＩＤ１，ＩＤ２の時間変化であり、出力端子ＮＯＵＴに流れ込む向きを正としている。
【００２６】
Ｐ＋においては、出力段回路２４を構成するＴｒ１，Ｔｒ２のうちＴｒ１が優勢に動作する。当該期間にてＴｒ１はＶＧ１に基づいてＡＢ級動作し、ｖＢＩＡＳに対応したアイドル電流ｉＢＩＡＳに、（ｇＦ・ＶＩＮ）に応じた信号電流を上乗せしたＩＤ１をＮＯＵＴへ流し込む。一方、当該期間において、Ｔｒ２はゲートにＧＮＤを印加されて基本的にカットオフ状態となる。すなわち、Ｔｒ２にはアイドル電流ｉＢＩＡＳは流れず、ＩＤ２は基本的に０に制御される。
【００２７】
また、Ｐ−においてはＴｒ２が優勢に動作し、ＶＧ２に基づいてＡＢ級動作して、ｖＢＩＡＳに対応したアイドル電流ｉＢＩＡＳに、｛ｇＦ・（−ＶＩＮ）｝に応じた信号電流を上乗せしたＩＤ２をＮＯＵＴから引き込む。一方、当該期間においてＴｒ１は基本的にカットオフ状態となり、ＩＤ１は基本的に０に制御される。ＮＯＵＴには、これらＩＤ１及びＩＤ２を合成した出力電流ＩＯＵＴが得られる。図４（ｃ）は、出力電流ＩＯＵＴの時間変化を示している。
【００２８】
なお、Ｔｒ３，Ｔｒ４は上述のようにそれぞれＴｒ１，Ｔｒ２と基本的に同じ特性を有するが、サイズは同じである必要はない。すなわち、Ｔｒ３，Ｔｒ４については、出力段回路２４のＴｒ１，Ｔｒ２とは異なり、一般に大きなドレイン電流は必要とされないので、Ｔｒ１，Ｔｒ２よりも小さなサイズに構成することができる。
【００２９】
以上、図１に示すオペアンプ２０について説明した。この図１に示すオペアンプ２０は、本発明の基本的な構成であり、その主な特徴は、出力段回路２４にてＡＢ級プッシュプル回路を構成する２つのトランジスタのうち一方が出力信号において支配的である場合に、他方をカットオフ状態として、アイドル電流による電力消費を抑制する点にある。本発明の増幅回路は、この特徴を保ちつつ他の回路構成とすることができる。
【００３０】
図５は、図１の構成に変更を加えたＡＢ級オペアンプ４０の概略の回路構成を示す模式図である。オペアンプ４０において、上述のオペアンプ２０と同じ構成要素には同一の符号を付して説明の簡素化を図る。オペアンプ４０がオペアンプ２０と相違する主な点は、アンプ４２（補助前段回路）と、出力段回路４４（補助出力段回路）とが付加されている点である。
【００３１】
出力段回路４４は、トランジスタＴｒ５，Ｔｒ６で構成され、ＮＯＵＴに対して出力段回路２４と並列に設けられたプッシュプル回路である。Ｔｒ５，Ｔｒ６は例えば、ＭＯＳトランジスタで構成される。Ｔｒ５は、正電源ＶＣＣにドレイン、ＮＯＵＴにソースを接続され、Ｔｒ６はＮＯＵＴにドレイン、ＧＮＤにソースを接続される。Ｔｒ５，Ｔｒ６は、それぞれのゲートにアンプ４２の出力を共通に印加され、相補的に動作するように構成される。例えば、Ｔｒ５はｎチャネルＭＯＳトランジスタ、Ｔｒ６はｐチャネルＭＯＳトランジスタとされる。
【００３２】
アンプ４２は、その非反転入力端子（＋）をＮ＋、反転入力端子（−）をＮ−に接続され、差動信号ＶＩＮを入力される。そして、アンプ４２は、この入力されたＶＩＮをＡＢ級動作により増幅して、出力信号ＶＡＭＰ３を生成する。
【００３３】
出力段回路４４は、Ｔｒ５，Ｔｒ６のゲートに印加されるＶＡＭＰ３に応じてＡＢ級プッシュプル増幅回路として動作する。出力段回路４４は基本的に出力段回路２４と同位相で動作する一方、出力段回路２４より小さな駆動能力に構成される。この観点から例えば、Ｔｒ５，Ｔｒ６のサイズはＴｒ１，Ｔｒ２より小さく設定される。上述した出力段回路２４は、一方のトランジスタをカットオフし、またカットオフするトランジスタを正信号期間Ｐ＋と負信号期間Ｐ−とで切り換えるといった動作を行う。これに対して、出力段回路４４はそのような動作は行わず、基本的に常時、アイドル電流がＶＣＣからＧＮＤへ流れる。このアイドル電流は、上述のように駆動能力を小さく構成することに対応して、出力段回路２４におけるｉＢＩＡＳより小さく設定される。
【００３４】
オペアンプ２０では、Ｔｒ１〜Ｔｒ４の動作タイミングのずれによって、ゼロクロス点付近でＴｒ１，Ｔｒ２の両方がカットオフ状態となることも考えられ、そのとき、ＮＯＵＴはハイインピーダンスとなり得る。この点、出力段回路４４を設けるオペアンプ４０では、ゼロクロス点近傍にてＴｒ１，Ｔｒ２の両方がカットオフ状態となっても、出力段回路４４のＴｒ５，Ｔｒ６がオン状態であることから、ＮＯＵＴの出力インピーダンスが高くなることを回避、緩和できる。
【００３５】
また、出力段回路４４を設ける構成では、意図的にゼロクロス点近傍にてＴｒ１，Ｔｒ２の両方がカットオフ状態となるように構成してもよい。これにより例えば、Ｔｒ１〜Ｔｒ４の動作タイミングのずれ等によるゼロクロス点近傍での不安定な動作を回避することができる。
【００３６】
そのようなオペアンプ４０は、例えば、アンプ２６の出力ＶＡＭＰ１に対して、Ｔｒ３がＴｒ１より先にオン状態となり、アンプ２８の出力ＶＡＭＰ２に対して、Ｔｒ４がＴｒ２より先にオン状態となるように構成することができる。より具体的には、ダイオードやソースフォロワ回路を用いて、Ｔｒ３のゲート電位がＴｒ１のゲート電位より約０．７Ｖ高くなり、またＴｒ４のゲート電位がＴｒ２のゲート電位より約０．７Ｖ高くなる構成とすることができる。
【００３７】
この構成では、Ｐ−に対応してＴｒ４がＴｒ１をカットオフ状態とする期間（第１カットオフ期間）はＰ−の前後に少しずつ延長され、また、Ｐ＋に対応してＴｒ３がＴｒ２をカットオフ状態とする期間（第２カットオフ期間）はＰ＋の前後に少しずつ延長され、その結果、第１カットオフ期間と第２カットオフ期間とはゼロクロス点近傍にてオーバーラップする。ちなみに、この場合、Ｐ＋の両端に第１カットオフ期間が食い込む結果、Ｔｒ１がＡＢ級動作しＶＩＮを増幅し得る期間（第１オン期間）はＰ＋より短く設定され、またＰ−の両端に第２カットオフ期間が食い込む結果、Ｔｒ２がＡＢ級動作しＶＩＮを増幅し得る期間（第２オン期間）はＰ−より短く設定される。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態であるＡＢ級オペアンプの概略の回路構成を示す模式図である。
【図２】図１に示すＡＢ級オペアンプの動作を説明する模式的な信号波形図である。
【図３】図１に示すＡＢ級オペアンプの動作を説明する模式的な信号波形図である。
【図４】図１に示すＡＢ級オペアンプの動作を説明する模式的な信号波形図である。
【図５】図１に示す構成に変更を加えた本発明に係るＡＢ級オペアンプの概略の回路構成を示す模式図である。
【図６】従来のＡＢ級オペアンプの回路構成を示す模式図である。
【図７】図６に示す従来のオペアンプの動作を説明する信号波形図である。
【符号の説明】
【００３９】
２０，４０  ＡＢ級オペアンプ、２２  前段回路、２４，４４  出力段回路、２６，２８，４２  アンプ、Ｔｒ１〜Ｔｒ６  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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