(57)【特許請求の範囲】
【請求項１】
グレイコードで表された所定数のシンボルからなる入力情報に対して所定の処理を施し、グレイコードで表された所定数のシンボルからなる出力情報を生成するプリコーダ装置において、
グレイコードで表された前記入力情報を、バイナリコードで表された入力情報に変換する第１変換部と、
前記第１変換部で変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算する積算部と、
前記積算部で前記シンボル毎に累積積算された値を、グレイコードで表された出力情報に変換する第２変換部と
を備えることを特徴とするプリコーダ装置。
【請求項２】
前記積算部は、複数段からなる積算回路を備えており、当該積算回路の段数分に応じたクロック数で前記シンボルの値を累積積算することを特徴とする請求項１記載のプリコーダ装置。
【請求項３】
前記積算回路は、前記入力情報をなすシンボルの数と同数の積算ブロックを備えることを特徴とする請求項２記載のプリコーダ装置。
【請求項４】
前記積算ブロックは、前記前回の最終シンボルから今回の最終シンボルまでの間におけるシンボルの値を部分的に積算することを特徴とする請求項３記載のプリコーダ装置。
【請求項５】
前記入力情報をなすシンボルの数をＸ、前記積算ブロックの入力端の数をＹ、前記積算回路の段数をＴとすると、
（Ｙ−１）・Ｙ（Ｔ−１）≧Ｘ
なる関係が満たされることを特徴とする請求項３又は請求項４記載のプリコーダ装置。
【請求項６】
前記第１変換部の前段に設けられ、グレイコードで表された前記入力情報をなすシンボルの各々の値を反転する反転部を備えることを特徴とする請求項１から請求項５の何れか一項に記載のプリコーダ装置。
【請求項７】
所定の出力情報を生成するプリコーダ装置と、当該プリコーダ装置からの前記出力情報を用いて位相偏移変調を行って送信データを生成するトランスポンダとを備える送信装置において、
前記プリコーダ装置として、請求項１から請求項６の何れか一項に記載のプリコーダ装置を備えることを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定数のシンボルからなる入力情報に対して所定の処理を施して所定数のシンボルからなる出力情報を生成するプリコーダ装置、及び当該プリコーダ装置から出力される出力情報を用いて位相偏移変調を行って送信データを生成する送信装置に関する。
【背景技術】
【０００２】
近年、光ファイバの普及率が高まってきており、近い将来には殆どの一般家庭に光ファイバが敷設されると予想される状況にある。かかる状況下においては、今まで以上に大容量化が求められており、最大伝送速度を現在の１０Ｇｂｐｓ（bit per second）から４０Ｇｂｐｓに引き上げた長距離伝送の検討がなされている。ここで、上記の長距離伝送を実現させる技術の一つとして、差動２相位相偏移変調（ＤＢＰＳＫ：Differential Binary Phase Shift Keying）方式や差動４相位相偏移変調（ＤＱＰＳＫ：Differential Quadrature Phase Shift Keying）方式等の位相偏移変調方式が注目されている。
【０００３】
図９は、差動４相位相偏移変調を用いる従来の送信器の要部構成を示すブロック図である。図９に示す通り、送信器１００は、フレーマ機能部１０１、並列プリコーダ１０２、及びトランスポンダ１０３を備える。フレーマ機能部１０１は、送信すべきデータを、ＳＯＮＥＴ（Synchronous Optical NETwork：同期型光ネットワーク）、ＳＤＨ（Synchronous Digital Hierarchy：同期ディジタルハイアラーキー）、ＯＴＮ（Optical Transport Network：光伝送ネットワーク）等の多重フレームにフレーム化し、２ビットを１チャネルとした８チャネル分（８シンボル分）のデータＤ１０１を、転送クロックに同期して出力する。尚、ＯＴＮの場合には、上記のデータＤ１０１を２．７ＧＨｚの転送クロックに同期して出力する。
【０００４】
並列プリコーダ１０２は、フレーマ機能部１０１から出力される入力情報としてのデータＤ１０１に対して所定の演算を施し、出力情報としてのデータＤ１０２を出力する。トランスポンダ１０３は、並列プリコーダ１０２から出力されるデータＤ１０２を用いて位相偏移変調（例えば、ＤＱＰＳＫ）を行うことにより送信データＤ１０３を生成して外部に送信する。また、トランスポンダ１０３は、外部から送信されてくる送信データＤ１０４を受信して復調し、これにより得られた受信データＤ１０５をフレーマ機能部１０１に出力する。尚、受信データＤ１０５は、フレーマ機能部１０１から出力されるデータＤ１０１と同様に、２．７ＧＨｚの転送クロックに同期した８チャネル分のデータである。
【０００５】
図１０は、並列プリコーダ１０２の内部構成を示すブロック図である。図１０に示す通り、並列プリコーダ１０２は、データＤ１０１のチャネル数（シンボル数）と同数の８個のプリコーダ１１０を並列的に設け、第８段（最終段）のプリコーダ１１０の出力端を、保持回路１１１ａ，１１１ｂを介して第１段のプリコーダ１１０の入力端に接続した構成である。この並列プリコーダ１０２は、順番に８個ずつ取り出したシンボル（データＤ１０１）に対して並列的に同時に論理演算を行い、その次の周期で、再び次の順番の８個のシンボル（データＤ１０１）に対して並列的に同時に論理演算を行い、以降同様の演算処理を繰り返すものである。
【０００６】
図１１は、並列プリコーダ１０２に設けられるプリコーダ１１０の内部構成を示す回路図である。図１１に示す通り、プリコーダ１１０は、複数のＡＮＤ（論理積）回路、ＯＲ（論理和）回路、及びＮＡＮＤ（否定論理積）回路等から構成される。そして、プリコーダ１１０の各々は、送信すべき１チャネル分（２ビット）のデータ（Ｉｊ，Ｑｊ）と１シンボル前の１チャネル分（２ビット）のデータ（ρｋ−１，ηｋ−１）とを用いて以下の（１）式に示される演算を行って１チャネル分（２ビット）のデータ（ρｋ，ηｋ）を生成する。
【数１】
0004877133.tif 000002
【０００７】
尚、以上説明した送信器及び並列プリコーダの詳細については、以下の特許文献１を参照されたい。
【特許文献１】特開２００６−２４５６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、従来の送信器１００が備える並列プリコーダ１０２においては、上述した通り、並列的に設けられたプリコーダ１１０の各々で同時に上記（１）式に示される演算が行われる。しかしながら、図１０を参照すると、プリコーダ１１０は、隣接して設けられた他のプリコーダ１１０の出力を入力としているため、１つのプリコーダ１１０で生ずる遅延時間が他のプリコーダ１１０に影響を与えてしまう。よって、例えばデータＤ１０１のチャネル数（シンボルの数）が増加してプリコーダ１１０の数が増えると、各々のプリコーダ１１０における遅延時間の累積が大きくなってしまい、全てのプリコーダ１１０の演算が終了するまでに要する時間が転送クロックの１周期の時間以上になって誤動作が生ずる虞がある。
【０００９】
また、近年においては、種々の回路が安価なＦＰＧＡ（Field Programmable Gate Array）を用いて実現されているが、ＦＰＧＡはゲートアレイ等に比べ動作周波数範囲が低い。このため、全てのプリコーダ１１０の演算が終了するまでに要する時間を転送クロックの１周期内に抑えるためには、並列プリコーダ１１０を高価な高速の素子で実現せざるを得ず、コスト上昇の原因になる可能性がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、入力情報をなすシンボルの数が増加した場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができるプリコーダ装置、及び当該プリコーダ装置を備える送信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のプリコーダ装置は、グレイコードで表された所定数のシンボル（Ｓ１〜Ｓ８）からなる入力情報に対して所定の処理を施し、グレイコードで表された所定数のシンボル（Ｓ１１〜Ｓ１８）からなる出力情報を生成するプリコーダ装置（１）において、グレイコードで表された前記入力情報を、バイナリコードで表された入力情報に変換する第１変換部（１２）と、前記第１変換部で変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算する積算部（１３）と、前記積算部で前記シンボル毎に累積積算された値を、グレイコードで表された出力情報に変換する第２変換部（１４）とを備えることを特徴としている。
この発明によると、グレイコードで表された所定数のシンボルからなる入力情報が入力されると第１変換部においてバイナリコードで表された入力情報に変換され、この変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値が積算部においてそれぞれ累積積算され、シンボル毎に累積積算された値が第２変換部においてグレイコードで表された出力情報に変換される。
また、本発明のプリコーダ装置は、前記積算部が、複数段からなる積算回路（１３ａ、１３ｂ）を備えており、当該積算回路の段数分に応じたクロック数で前記シンボルの値を累積積算することを特徴としている。
また、本発明のプリコーダ装置は、前記積算回路が、前記入力情報をなすシンボルの数と同数の積算ブロック（２１ａ〜２１ｈ、２２ａ〜２２ｈ）を備えることを特徴としている。
また、本発明のプリコーダ装置は、前記積算ブロックが、前記前回の最終シンボルから今回の最終シンボルまでの間におけるシンボルの値を部分的に積算することを特徴としている。
また、本発明のプリコーダ装置は、前記入力情報をなすシンボルの数をＸ、前記積算ブロックの入力端の数をＹ、前記積算回路の段数をＴとすると、（Ｙ−１）・Ｙ（Ｔ−１）≧Ｘなる関係が満たされることを特徴としている。
更に、本発明のプリコーダ装置は、前記第１変換部の前段に設けられ、グレイコードで表された前記入力情報をなすシンボルの各々の値を反転する反転部（１１）を備えることを特徴としている。
本発明の送信装置は、所定の出力情報を生成するプリコーダ装置と、当該プリコーダ装置からの前記出力情報を用いて位相偏移変調を行って送信データを生成するトランスポンダ（１０３）とを備える送信装置において、前記プリコーダ装置として、上記の何れかに記載のプリコーダ装置を備えることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、グレイコードで表された所定数のシンボルからなる入力情報をバイナリコードで表された入力情報に変換し、この変換した入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算し、シンボル毎に累積積算した値をグレイコードで表された出力情報に変換しているため、入力情報をなすシンボルの数が増加した場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態によるプリコーダ装置及び送信装置について詳細に説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態によるプリコーダ装置の構成を示すブロック図である。図１に示す通り、本実施形態のプリコーダ装置１は、反転部１１、変換部１２（第１変換部）、積算部１３、及び変換部１４（第２積算部）を備えており、グレイコードで表された８つのシンボルＳ１〜Ｓ８からなる入力情報に対して所定の処理を施し、グレイコードで表された８つのシンボルＳ１１〜Ｓ１８からなる出力情報を生成する。尚、シンボルＳ１〜Ｓ８，Ｓ１１〜１８はそれぞれ２ビットのデータからなり、転送クロック（図示省略）に同期してプリコーダ装置１に対して入出力される。また、本実施形態のプリコーダ装置１は、上記の転送クロックに同期して動作し、差動４相位相偏移変調（ＤＱＰＳＫ）方式に適した出力情報を生成するものであるとする。
【００１５】
まず、プリコーダ装置１が備える各ブロックの詳細を説明する前に、プリコーダ装置１の概要について説明する。本実施形態のプリコーダ装置１は、グレイコードで表された入力情報を変換部１２でバイナリコードに変換し、バイナリコードに変換された入力情報をなすシンボルの各々について積算部１３で累積積算し、累積積算された値を変換部１４で再度グレイコードに変換することにより出力情報を生成している。ここで、ＤＱＰＳＫ等の差動位相変調方式は、先行する信号の位相に対する相対的な位相差をとって変調する変調方式であるため、現時点における信号の位相は先行する全ての信号の位相差を累積積算することで得られると考えられる。かかる考え方に基づき、本実施形態のプリコーダ装置１は、入力情報をなすシンボルの各々について積算部１３で累積積算することにより現時点における信号の位相を示す値を求めている。
【００１６】
ここで、積算部１３は、位相差そのものを累積積算している訳ではなく、位相に対応付けられているシンボルを累積積算している。このため、上記の現時点における位相を示す値の算出を容易にするには、位相の大小関係とシンボルの大小関係とが一致していることが望ましい。本実施形態では、現時点における位相を示す値の算出を容易にするために、変換部１２でグレイコードをバイナリコードに変換している。尚、ＤＱＰＳＫを行う際に用いる情報はグレイコードで表されている必要があるため、積算部１３で積算されたバイナリコードで表現されている値をグレイコードに変換する変換部１４も備えている。
【００１７】
以下、具体的に説明する。図２は、ＤＱＰＳＫにおける位相とシンボルとの関係を示す図であって、（ａ）はシンボルがグレイコードで表されている場合の関係を示す図であって、（ｂ）はシンボルがバイナリコードで表されている場合の関係を示す図である。図２（ａ）を参照すると、シンボルがグレイコードで表されている場合には、シンボル（００），（０１），（１１），（１０）に対して位相π／４，３π／４，５π／４，７π／４がそれぞれ対応付けられている。これに対し、図２（ｂ）を参照すると、シンボルがバイナリコードで表されている場合には、シンボル（００），（０１），（１０），（１１）に対して位相π／４，３π／４，５π／４，７π／４がそれぞれ対応付けられている。
【００１８】
いま、シンボル（００），（０１），（１０），（１１）は、１０進数で「０」，「１」，「２」，「３」と表すことができる。図２（ａ）を参照すると、グレイコードの場合には、位相π／４，３π／４，５π／４，７π／４に対して値「０」，「１」，「３」，「２」が対応付けられた関係にあり、位相の大小関係とシンボルの大小関係とが一致しない。これに対し、図２（ｂ）を参照すると、バイナリコードの場合には位相π／４，３π／４，５π／４，７π／４に対して値「０」，「１」，「２」，「３」が対応付けられた関係にあり、位相の大小関係とシンボルの大小関係とが一致する。よって、変換部１２でグレイコードをバイナリコードに変換することとしている。
【００１９】
次に、プリコーダ装置１が備える各ブロックを詳細に説明する。反転部１１は、入力情報をなすシンボルＳ１〜Ｓ８の各々に対応する８個のインバータ回路１１ａ〜１１ｈを備える。このインバータ回路１１ａ〜１１ｈは、図１１に示す従来のプリコーダ１１０の入出力関係と同様の入出力関係を得るために設けられる。図３は、反転部１１を設ける理由を説明するための図であって、（ａ）は図１１に示す従来のプリコーダ１１０の入出力関係を示す真理値表であり、（ｂ）は（ａ）の真理値表をバイナリコードに書き換えた真理値表である。
【００２０】
図３（ａ）において、「前シンボル」は１シンボル前のシンボル（図１１に示す（ρｋ−１，ηｋ−１））であり、「入力シンボル」は新たに入力されるシンボル（図１１に示す（Ｉｊ，Ｑｊ））である。また、「前シンボル」と「入力シンボル」とによって特定される１６個のシンボルは、新たに生成されるシンボル（図１１に示す（ρｋ，ηｋ））である。図３（ａ）の真理値表を参照すると、新たなシンボルは、前シンボルに対して入力シンボルが示す位相偏移量を加えたものであることが分かる。
【００２１】
例えば、入力シンボルが「００」の場合であって、前シンボルが「００」のときには新たなシンボル「１１」が生成され、前シンボルが「０１」のときには新たなシンボル「１０」が生成される。同様に、前シンボルが「１１」，「１０」のときには新たなシンボル「００」，「０１」がそれぞれ生成される。ここで、図２（ａ）を参照すると、新たなシンボル「１１」は前シンボル「００」に対して位相がπだけずれている。同様に、新たなシンボル「１０」，「００」，「０１」は、前シンボル「０１」，「１１」，「００」に対してそれぞれ位相がπだけずれている。このため、入力シンボル「００」が示す位相偏移量はπであることが分かる。また、同様の手法で、入力シンボル「０１」が示す位相偏移量は３π／２であり、入力シンボル「１１」が示す位相偏移量は０であり、入力シンボル「１０」が示す位相偏移量はπ／２であることが分かる。
【００２２】
次いで、図２を参照すると、グレイコードのシンボル（００），（０１），（１１），（１０）とバイナリコードのシンボル（００），（０１），（１０），（１１）とがそれぞれ対応している。かかる対応関係に基づいて図３（ａ）に示す真理値表をバイナリコードのものついて書き換えると図３（ｂ）に示す真理値表になる。ここで、図３（ａ）に示す真理値表を用いて説明した通り、新たなシンボルは、前シンボルに対して入力シンボルが示す位相偏移量を加えた関係にあるため、図３（ｂ）中のＡ，Ｂ，Ｃ，Ｄの値は、それぞれ（１０），（１１），（００），（０１）になる。これにより、位相差の累積積算量をバイナリコードで表す場合には、入力シンボル（００），（０１），（１１），（０１）を、入力シンボル（１０），（１１），（００），（０１）と変換する必要がある。かかる変換は、入力シンボルの各々を反転させる第１変換と、グレイコートからバイナリコードへの変換規則を用いて変換する第２変換とにより実現できる。本実施形態では上記の第１変換を行うために変換部１１を設けている。尚、上記の第２変換は、変換部１２で実現される。かかる変換を行うことで、本実施形態においても、図１１に示す従来のプリコーダ１１０の入出力関係と同様の入出力関係が得られる。
【００２３】
変換部１２は、入力情報をなすシンボルＳ１〜Ｓ８の各々に対応する８個の変換回路１２ａ〜１２ｈを備える。図４は、変換回路１２ａ〜１２ｈの内部構成を示す回路図である。図４に示す通り、変換回路１２ａ〜１２ｈは、ＥＸＯＲ（排他的論理和）回路３１を備えており、入力されるシンボルの上位ビットｂ１をそのまま上位ビットｂ３として出力するとともに、入力されるシンボルの下位ビットｂ２と上位ビットｂ１との排他的論理和をＥＸＯＲ回路３１で演算し、その演算結果を下位ビットｂ４として出力する。これにより、グレイコードのシンボル（００），（０１），（１１），（１０）がバイナリコードのシンボル（００），（０１），（１０），（１１）にそれぞれ変換される。
【００２４】
積算部１３は、２段からなる積算回路１３ａ，１３ｂを備えており、変換回路１２ａ〜１２ｈで変換されたシンボルの各々について、前回の最終シンボル（前回のクロックで入力されたシンボルのうちの最終シンボル）からそれら各々のシンボルまでの値をそれぞれ累積積算する。ここで、積算部１３は、積算回路１３ａ，１３ｂの段数に応じた転送クロックのクロック数（２クロック）でバイナリコードに変換されたシンボルを累積積算する。積算回路１３ａは、入力情報をなすシンボルＳ１〜Ｓ８と同数の積算ブロック２１ａ〜２１ｈを備えている。同様に、積算回路１３ｂも、入力情報をなすシンボルＳ１〜Ｓ８と同数の積算ブロック２２ａ〜２２ｈを備えている。
【００２５】
図５は、積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈの内部構成を示す図である。図５に示す通り、積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈは、４ビット分のシンボルを加算する加算器４１と、入力端が加算器４１の出力端に接続されたＤフリップフロップ４２とを備える。尚、積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈは不図示の転送クロックに同期して動作する。２ビットからなる４つのシンボルが積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈに入力されると加算器４１で加算され、その加算結果がＤフリップフロップ４２を介して不図示の転送クロックに同期して外部に出力される。つまり、積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈの各々は、前回の最終シンボルから今回の最終シンボル（今回のクロックで入力されたシンボルのうちの最終シンボル）までの間におけるシンボルの値を部分的に積算する。
【００２６】
ここで、積算部１３で行われる累積積算の処理についてより具体的に説明する。図６は、積算部１３で行われる累積積算処理を説明するための図である。いま、図６に示す通り、変換回路１２ａ〜１２ｈから出力されるシンボルをそれぞれＶ１〜Ｖ８とする。尚、図６において、シンボルＶ０は前回の最終シンボルを表している。図１を参照すると、積算ブロック２１ａの入力端には変換回路１２ａが接続され、積算ブロック２１ｂの入力端には変換回路１２ａ，１２ｂが接続され、積算ブロック２１ｃの入力端には変換回路１２ａ〜１２ｃが接続され、積算ブロック２１ｄの入力端には変換回路１２ａ〜１２ｄが接続されている。また、積算ブロック２１ｅの入力端には変換回路１２ｂ〜１２ｅが接続され、積算ブロック２１ｆの入力端には変換回路１２ｃ〜１２ｆが接続され、積算ブロック２１ｇの入力端には変換回路１２ｄ〜１２ｇが接続され、積算ブロック２１ｈの入力端には変換回路１２ｅ〜１２ｈが接続されている。
【００２７】
以上の接続関係によって、積算ブロック２１ａ〜２１ｈからは、図６において符号Ａ１〜Ａ８を付した実線の矢印で示された範囲のシンボルを積算した値がそれぞれ出力される。具体的には、積算ブロック２１ａからはシンボルＶ１が部分積算値Ｖ１１として出力され、積算ブロック２１ｂからはシンボルＶ１，Ｖ２を積算した値が部分積算値Ｖ１２として出力され、積算ブロック２１ｃからはシンボルＶ１〜Ｖ３を積算した値が部分積算値Ｖ１３として出力され、積算ブロック２１ｄからはシンボルＶ１〜Ｖ４を積算した値が部分積算値Ｖ１４として出力される。また、積算ブロック２１ｄからはシンボルＶ２〜Ｖ５を積算した値が部分積算値Ｖ１５として出力され、積算ブロック２１ｅからはシンボルＶ３〜Ｖ６を積算した値が部分積算値Ｖ１６として出力され、積算ブロック２１ｆからはシンボルＶ４〜Ｖ７を積算した値が部分積算値Ｖ１７として出力され、積算ブロック２１ｇからはシンボルＶ５〜Ｖ８を積算した値が部分積算値Ｖ１８として出力される。
【００２８】
次いで、積算ブロック２２ａ〜２２ｄの入力端には積算ブロック２１ａ〜２１ｄの出力端がそれぞれ接続されている。また、積算ブロック２２ｅの入力端には積算ブロック２１ａ，２１ｅの出力端が接続され、積算ブロック２２ｆの入力端には積算ブロック２１ｂ，２１ｆの出力端が接続されている。同様に、積算ブロック２２ｇの入力端には積算ブロック２１ｃ，２１ｇの出力端が接続され、積算ブロック２２ｈの入力端には積算ブロック２１ｄ，２１ｈの出力端が接続されている。更に、積算ブロック２２ａ〜２２ｈには、共通して積算ブロック２２ｈの出力端が接続されている。尚、積算ブロック２２ｈの出力端からは前回の最終シンボルが出力される。
【００２９】
以上の関係から、積算ブロック２２ａ〜２２ｄから出力される累積積算値Ｖ２１〜Ｖ２８は、以下の式で表すことができる。
Ｖ２１＝Ｖ０＋Ｖ１１
Ｖ２２＝Ｖ０＋Ｖ１２
Ｖ２３＝Ｖ０＋Ｖ１３
Ｖ２４＝Ｖ０＋Ｖ１４
Ｖ２５＝Ｖ０＋Ｖ１１＋Ｖ１５
Ｖ２６＝Ｖ０＋Ｖ１１＋Ｖ１６
Ｖ２７＝Ｖ０＋Ｖ１１＋Ｖ１７
Ｖ２８＝Ｖ０＋Ｖ１１＋Ｖ１８
【００３０】
つまり、上記式及び図６を参照すると、積算ブロック２２ａ〜２２ｈから出力される累積積算値Ｖ２１〜Ｖ２８は、前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算したものである。例えば、積算ブロック２２ａから出力される累積積算値Ｖ２１は前回の最終シンボルＶ０とシンボルＶ１１とを加算した値であり、積算ブロック２２ｄから出力される累積積算値Ｖ２４は前回の最終シンボルＶ０からシンボルＶ４までを積算した値である。同様に、積算ブロック２２ｈから出力される累積積算値Ｖ２８は前回の最終シンボルＶ０からシンボルＶ８までを積算した値である。
【００３１】
変換部１４は、変換回路１４ａ〜１４ｈを備えており、積算部１３から出力される累積積算値Ｖ２１〜Ｖ２８の各々をグレイコードに変換する。この変換部１４に設けられる変換回路１４ａ〜１４ｈの内部構成は、図４に示した変換回路１２ａ〜１２ｈの内部構成と同様である。これにより、バイナリコードのシンボル（００），（０１），（１０），（１１）がグレイコードのシンボル（００），（０１），（１１），（１０）にそれぞれ変換される。
【００３２】
上記構成において、グレイコードで表された８つのシンボルＳ１〜Ｓ８からなる入力情報が転送クロックに同期してプリコーダ装置１に入力されると、入力情報をなす各々のシンボルＳ１〜Ｓ８は、反転部１１が備えるインバータ回路１１ａ〜１１ｈにそれぞれ入力されて論理が反転される。論理が反転された各シンボルは、変換部１２が備える変換回路１２ａ〜１２ｈにそれぞれ入力されてバイナリコードで表されたシンボルに変換される。変換回路１２ａ〜１２ｈで変換された各シンボルは、図１に示す接続関係に従って、積算部１３の積算回路１３ａが備える積算ブロック２１ａ〜２１ｈに入力され、これにより部分積算値Ｖ１１〜Ｖ１８（図６参照）が求められる。ここで、積算回路１３ａは、不図示の転送クロックに同期して動作するため、同期クロックの１周期分の間に上記の部分積算値Ｖ１１〜Ｖ１８が求められる。
【００３３】
積算ブロック２１ａ〜２１ｈの各々で求められた部分積算値Ｖ１１〜Ｖ１８は、不図示の転送クロックに同期して積算ブロック２１ａ〜２１ｈから出力され、図１に示す接続関係に従って、積算部１３の積算回路１３ｂが備える積算ブロック２２ａ〜２２ｈに入力され、これにより前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算した累積積算値Ｖ２１〜Ｖ２８が求められる。ここで、積算回路１３ｂも不図示の転送クロックに同期して動作するため、同期クロックの１周期分の間に上記の累積積算値Ｖ２１〜Ｖ２８が求められる。積算ブロック２２ａ〜２２ｈの各々で求められた累積積算値Ｖ２１〜Ｖ２８は、不図示の転送クロックに同期して積算ブロック２２ａ〜２２ｈから出力され、変換部１４が備える変換回路１４ａ〜１４ｈにそれぞれ入力されてグレイコードで表されたシンボルに変換されてシンボルＳ１１〜Ｓ１８としてプリコーダ装置１から出力される。
【００３４】
以上の通り、本実施形態のプリコーダ装置１においては、グレイコードで表されたシンボルＳ１〜Ｓ８をバイナリコードで表されたシンボルに変換し、前回の最終シンボルから今回の各々のシンボルまでの値をそれぞれ累積積算して累積積算値Ｖ２１〜Ｖ２８を求め、この累積積算値Ｖ２１〜Ｖ２８をグレイコードで表されたシンボルに変換して出力している。ここで、上記の累積積算を行う際に、積算回路１３ａにより転送クロックの１クロックで部分積算値Ｖ１１〜Ｖ１８を求め、積算回路１３ｂにより転送クロックの次の１クロックで累積積算値Ｖ２１〜Ｖ２８を求めている。以上から、本実施形態のプリコーダ装置１は、ＦＰＧＡ等を用いて安価に実現することができ、コストの上昇を招くことなく従来と同様の出力情報を得ることができる。
【００３５】
〔第２実施形態〕
図７は、本発明の第２実施形態によるプリコーダ装置の構成を示すブロック図である。図７に示す通り、本実施形態のプリコーダ装置２は、図１に示すプリコーダ装置１が備える反転部１１、変換部１２、積算部１３、及び変換部１４にそれぞれ相当する反転部５１、変換部５２（第１変換部）、積算部５３、及び変換部５４（第２積算部）を備えており、グレイコードで表された２５６個のシンボルＳ１〜Ｓ２５６からなる入力情報に対して所定の処理を施し、グレイコードで表された２５６個のシンボルＳ１００１〜Ｓ１２５６からなる出力情報を生成する。
【００３６】
反転部５１は、図１に示す反転部１１と同様に、入力情報をなすシンボルの値を反転するものであるが、入力情報をなすシンボルＳ１〜Ｓ２５６の数に合わせて２５６個のインバータ回路を備える点が反転部１１とは異なる。同様に、変換部５２はグレイコードで表されたシンボルＳ１〜Ｓ２５６をバイナリコードで表されたシンボルに変換し、変換部５２はバイナリコードで表現されている値をグレイコードに変換するものであるが、それぞれ２５６個の変換回路を備える点が図１に示す変換部１２，１４とは異なる。
【００３７】
積算部５３は、図１に示す積算部１３と同様に、バイナリコードに変換された入力情報をなすシンボルの各々について、前回の最終シンボルからそれら各々のシンボルまでの値をそれぞれ累積積算するものであるが、３段からなる積算回路５３ａ，５３ｂ，５３ｃを備えており、転送クロックの３クロックで累積積算する点が積算部１３とは相違する。また、積算回路５３ａ，５３ｂ，５３ｃの各々が、図８に示す８つの入力端を有する積算ブロックを２５６個ずつ備える点も相違する。
【００３８】
図８は、積算回路５３ａ，５３ｂ，５３ｃが備える積算ブロックの内部構成を示す図である。図８に示す通り、積算ブロックは、８ビット分のシンボルを加算する加算器６１と、入力端が加算器６１の出力端に接続されたＤフリップフロップ６２とを備え、不図示の転送クロックに同期して動作する。かかる構成の積算ブロックも、図１に示した積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈと同様に、前回の最終シンボルから今回の最終シンボル（今回のクロックで入力されたシンボルのうちの最終シンボル）までの間におけるシンボルの値を部分的に積算する。尚、図７においては、図示の簡略化のために、積算ブロック間の接続する接続線の図示を省略している。
【００３９】
上記構成において、グレイコードで表された２５６個のシンボルＳ１〜Ｓ２５６からなる入力情報が転送クロックに同期してプリコーダ装置２に入力されると、入力情報をなす各々のシンボルＳ１〜Ｓ２５６は、反転部５１が備えるインバータ回路にそれぞれ入力されて論理が反転される。論理が反転された各シンボルは、変換部５２が備える変換回路にそれぞれ入力されてバイナリコードで表されたシンボルに変換される。
【００４０】
この変換回路で変換された各シンボルは、積算部５３の積算回路５３ａが備える積算ブロックに入力され、同期クロックの１周期分の間に部分積算値が求められる。積算回路５３ａが備える積算ブロックで求められた２５６個の部分積算値は、積算回路５３ｂが備える積算ブロックに入力され、同様に同期クロックの１周期分の間に２５６個の部分積算値が求められる。そして、積算回路５３ｂが備える積算ブロックで求められた２５６個の部分積算値は、積算回路５３ｃが備える積算ブロックに入力され、これにより前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算した２５６個の累積積算値が同期クロックの１周期分の間に求められる。
【００４１】
積算回路５３ｃの積算ブロックで求められた２５６個の累積積算値は、不図示の転送クロックに同期して積算回路５３ｃから出力され、変換部５４が備える変換回路にそれぞれ入力されてグレイコードで表されたシンボルに変換されてシンボルＳ１００１〜Ｓ１２５６としてプリコーダ装置２から出力される。以上の通り、本実施形態のプリコーダ装置２は、入力情報をなすシンボルの数が２５６個と多い場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができる。
【００４２】
ここで、複数段からなる積算回路を備える積算部を備えるプリコーダ装置においては、入力される入力情報をなすシンボルの数をＸ、積算部が備える積算回路の各々に設けられる積算ブロックの入力端の数をＹ、積算回路の段数をＴとすると、以下の（２）式に示される関係が満たされる。
（Ｙ−１）・Ｙ（Ｔ−１）≧Ｘ  …（２）
ここで、積算回路の段数Ｔに着目して上記（２）式を書き換えると以下の（３）式になる。
Ｔ≧ＬＯＧＹ（Ｘ／（Ｙ−１））＋１  …（３）
【００４３】
図１に示すプリコーダ装置１においては、入力情報をなすシンボルの数Ｘが「８」であり、積算ブロックの入力端の数Ｙが「４」である。これらの数値を上記（３）式に代入すると、Ｔ≧１．７なる関係式が得られる。かかる関係式により、プリコーダ装置１が備える積算部１３が備える積算回路の段数Ｔは「２」であることが分かる。また、図７に示すプリコーダ装置２においては、入力情報をなすシンボルの数Ｘが「２５６」であり、積算ブロックの入力端の数Ｙが「８」である。これらの数値を上記（３）式に代入すると、Ｔ≧２．７なる関係式が得られる。かかる関係式により、プリコーダ装置２の積算部５３が備える積算回路の段数Ｔは「３」であることが分かる。尚、図７に示すプリコーダ装置２において、積算部５３の積算回路の各々に設けられる積算ブロックの入力端の数Ｙを「４」に変化させると、上記（３）式からＴ≧４．２なる関係式が得られる。これにより、プリコーダ装置２の積算部５３が備える積算回路の段数Ｔが「５」に変化することが分かる。
【００４４】
以上、本発明の実施形態によるプリコーダ装置について説明したが、本実施形態の送信装置は、以上説明したプリコーダ装置１を、例えば図９に示した送信器１００が備える並列プリコーダ１０２に代えて設けることで実現される。或いは、本実施形態の送信装置は、２５６チャネル分のデータを出力するフレーマ機能部と、以上説明したプリコーダ装置２と、プリコーダ装置２から出力されるデータを用いて位相偏移変調（例えば、ＤＱＰＳＫ）を行うことにより２５６チャネル分の送信データの生成を行うトランスポンダとを備えることで実現される。かかる送信装置によれば、プリコーダ装置１，２のコストが低減されるため送信装置のコストも低減される。また、本実施形態のプリコーダ装置１，２は、従来の並列プリコーダ１０２のように遅延時間の累積が生じないため、かかるプリコーダ装置１，２を備える本実施形態の送信装置は、遅延時間の累積に起因する誤動作が生ずることはない。尚、本実施形態の送信装置は、例えば通信状況を解析・試験するアナライザ装置に設けることも可能である。
【００４５】
以上、本発明の実施形態によるプリコーダ装置及び送信装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、積算部が２，３，５段の積算回路からなる場合を例に挙げたが、積算部はこれ以外の複数段の積算回路からなるものであっても良い。また、積算部は、複数段の積算回路を備える場合に限られる訳ではなく、１段の積算回路のみを備える構成であっても良い。尚、本実施形態のプリコーダ装置は、伝送速度が４０Ｇｂｐｓ以上であっても対応が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態によるプリコーダ装置の構成を示すブロック図である。
【図２】ＤＱＰＳＫにおける位相とシンボルとの関係を示す図である。
【図３】反転部１１を設ける理由を説明するための図である。
【図４】変換回路１２ａ〜１２ｈの内部構成を示す回路図である。
【図５】積算ブロック２１ａ〜２１ｈ，２２ａ〜２２ｈの内部構成を示す図である。
【図６】積算部１３で行われる累積積算処理を説明するための図である。
【図７】本発明の第２実施形態によるプリコーダ装置の構成を示すブロック図である。
【図８】積算回路５３ａ，５３ｂ，５３ｃが備える積算ブロックの内部構成を示す図である。
【図９】差動４相位相偏移変調を用いる従来の送信器の要部構成を示すブロック図である。
【図１０】並列プリコーダ１０２の内部構成を示すブロック図である。
【図１１】並列プリコーダ１０２に設けられるプリコーダ１１０の内部構成を示す回路図である。
【符号の説明】
【００４７】
１，２            プリコーダ装置
１２              変換部
１３              積算部
１３ａ，１３ｂ    積算回路
１４              変換部
２１ａ〜２１ｈ    積算ブロック
２２ａ〜２２ｈ    積算ブロック
５１              反転部
５２              変換部
５３              積算部
５３ａ〜５３ｃ    積算回路
５４              変換部
Ｓ１〜Ｓ８        シンボル
Ｓ１１〜Ｓ１８    シンボル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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