(57)【特許請求の範囲】
【請求項１】
一半導体基板で出力用電界効果トランジスタのゲート電極側にオペアンプを接続した構成部分を有するＬＤＯタイプの半導体デバイスとしての電圧安定化装置であって、  
前記一半導体基板の３重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号に基づいて生成した負バイアス電圧を前記オペアンプの負側電源端子に印加する機能を持つ負バイアス生成回路を備え、
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタの前段として、  
前記一半導体基板の所定のＮウエル領域部に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側に入力電圧が印加される初段Ｐ型電界効果トランジスタと、  
前記一半導体基板の所定のＰウエル領域部に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側が接地接続されて接地電圧が印加され、ドレイン電極側が前記初段Ｐ型電界効果トランジスタのドレイン電極側と接続された初段Ｎ型電界効果トランジスタと、を含み、  
前記バイアス生成用電界効果トランジスタは、前記初段Ｐ型電界効果トランジスタのドレイン電極側と前記初段Ｎ型電界効果トランジスタのドレイン電極側にゲート電極側が接続され、且つソース電極側から前記負バイアス電圧を出力することを特徴とする電圧安定化装置。
【請求項２】
前記一半導体基板は、Ｐ型基板であり、  
前記バイアス生成用電界効果トランジスタは、前記一半導体基板の前記３重ウエル領域構造部内の所定のＮウエル領域部内で孤立して表面が露呈されるように形成されたＰウエル領域部に形成されたＮ型電界効果トランジスタであることを特徴とする請求項１記載の電圧安定化装置。  
【請求項３】
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタのゲート電極側が接続される共に、前記初段Ｐ型電界効果トランジスタのドレイン電極側及び前記初段Ｎ型電界効果トランジスタのドレイン電極側を結んだ結線からの引き出し線と、  
前記バイアス生成用電界効果トランジスタのドレイン電極側との間に介在された第1の容量素子と、  
前記バイアス生成用電界効果トランジスタのソース電極側と入力電圧線間に接続された第２の容量素子と、  
を備えたことを特徴とする請求項1又は２記載の電圧安定化装置。  
【請求項４】
前記一半導体基板には、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータが入力側に配備されて成ることを特徴とする請求項１〜３の何れか一つに記載の電圧安定化装置。  
【請求項５】
前記一半導体基板には、前記クロック信号を生成するための発振回路が入力初段側に配備されて成ることを特徴とする請求項１〜４の何れか一つに記載の電圧安定化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として入出力が低電圧で高出力電流が得られるＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）タイプの低耐圧電圧レギュレータに代表される電圧安定化装置に関する。
【背景技術】
【０００２】
従来、一半導体基板で出力用電界効果トランジスタ（通常ＭＯＳトランジスタ）のゲート電極側にオペアンプを接続した基本構成部分を有する汎用的なＬＤＯタイプの低耐圧電圧レギュレータとしては、幾つかの規格のものが知られている。例えば入力電圧３．６Ｖで出力電圧１Ｖとなるタイプでは、入出力の電圧差並びに損失が大きく、効率が低くなっている。しかも、高出力電流を得るためには大型の出力用ＭＯＳトランジスタを用いなければならず、装置構成が大きくなってしまう。
【０００３】
ここでの効率を改善するため、入力側に降圧スイッチレギュレータを介在させ、例えば低耐圧電圧レギュレータに印加される入力電圧を１．８Ｖ、１．５Ｖ、‥、という具合に段階別に降下させた中間電圧を出力するようにしたタイプのスイッチングレギュレータを組み合わせた低耐圧電圧レギュレータ(文献公知に係る発明でないが、汎用的に採用されている技術構成に係るもの)もある。
その他、高出力電流が得られる電圧安定化装置として、例えば高耐圧電圧レギュレータと低耐圧電圧レギュレータとを組み合わせ、低耐圧電圧レギュレータで入力電圧の変動を小さくしてＡＣ(交流)特性の改善を図った半導体装置が特許文献１に開示されている。
【特許文献１】特開２００５−２５５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した入力初段側に降圧スイッチレギュレータを介在させた低耐圧電圧レギュレータの場合、低耐圧電圧レギュレータへの入力電圧が低くなると、出力用ＭＯＳトランジスタのゲート電極−ソース電極間の電圧ＶGSが小さくなり、負荷電流が増大して電圧降下も大きくなってしまうことにより、高出力電流を得難いという問題がある。
具体的に云えば、従来の低耐圧電圧レギュレータの場合、Ｐ型基板内でＮウエル領域とその領域内に形成されるＰ型ＭＯＳトランジスタ、並びにＰウエル領域とその領域内に形成されるＮ型ＭＯＳトランジスタを使用してオペアンプ回路を構成し、Ｎウエル領域に入力電圧ＶIN、Ｐウエル領域に接地電圧ＶSSを加えている構造になっているため、Ｐ型基板とＮウエル領域とによって構成される寄生ダイオード構造が存在する。そして、このダイオードに順方向電圧が加えられると、Ｐ型基板からＮウエル領域に電流が流れることになるため、Ｐ型基板よりＮウエル領域の電位を低くすることはできない。従って、オペアンプの負極側電源端子の電圧を接地電圧ＶSS（０Ｖ程度）に維持するのが限界となる。これに伴って出力用ＭＯＳトランジスタのゲート電極−ソース電極間の電圧ＶGSが０Ｖから入力電圧までの間の低電圧でしか確保されず、大電流で駆動できずに出力電圧が低下することとなる。
【０００５】
又、特許文献１に係る半導体装置（電圧安定化装置）の場合、低耐圧電圧レギュレータ以外に別個に高耐圧電圧レギュレータを入力側に付設するように用いているため、回路構成(装置構成)が大規模になってしまうばかりでなく、用途が低耐圧電圧レギュレータ単体に要求されるような低電圧の入力電圧条件下に限定されれば適用し難く、基本機能として入出力が低電圧な条件下で高出力電流を得難いという問題がある。
そこで、本発明の技術的課題は、入出力が低電圧で高出力電流が得られる簡素な構成の半導体デバイスとしてのＬＤＯタイプの電圧安定化装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記技術的課題を解決するための第１の発明は、
一半導体基板で出力用電界効果トランジスタ(例えば図１の出力用Ｐ型ＭＯＳトランジスタ１)のゲート電極側にオペアンプ(例えば図１のオペアンプ２)を接続した構成部分を有するＬＤＯタイプの半導体デバイスとしての電圧安定化装置であって、
前記一半導体基板の３重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号(例えば図１のクロック信号ＣＬＫ)に基づいて生成した負バイアス電圧(例えば図１の負バイアス電圧ＶM)を前記オペアンプの負側電源端子に印加する機能を持つ負バイアス生成回路(例えば図１の負バイアス生成回路４)を備えたことを特徴としている。
【０００７】
このような構成により、負バイアス生成回路からの負バイアス電圧をオペアンプに印加し、正極側の入力電圧と負極側の負バイアス電圧との間で動作させることにより、増幅時の反転電位差（電圧値）が大きくなって増幅効率が向上し、出力用電界効果トランジスタのゲート電極−ソース電極間の電圧ＶGSが十分に高く確保されてゲート電極側のゲートバイアス電圧を０Ｖ以下までの電位に維持することができる。
【０００８】
従って、この出力用電界効果トランジスタの場合、大型のものを要すること無く、従来通りのサイズのものであっても、ゲート電極−ソース電極間の電圧ＶGSを十分に高く確保できるので、電圧降下も小さくなり、高効率で高出力電流が得られる。
即ち、本発明によれば、１チップの簡素な構成の半導体デバイスとして、入出力が低電圧で高出力電流が得られるＬＤＯタイプの電圧安定化装置を提供できる。
【０００９】
又、第２の発明は、
前記一半導体基板は、Ｐ型基板(例えば図３のＰ型半導体基板１０)であり、
前記バイアス生成用電界効果トランジスタは、前記一半導体基板の前記３重ウエル領域構造部内の所定のＮウエル領域部(例えば図３のＮウエル領域部１３)内で孤立して表面が露呈されるように形成されたＰウエル領域部（例えば図３のＰウエル領域部１４）に形成されたＮ型電界効果トランジスタ（例えば図３のバイアス生成用Ｎ型ＭＯＳトランジスタＮ２）である電圧安定化装置を特徴としている。
【００１０】
このような構成により、例えば接地電位（又はフローティング）とされるＮウエル領域部を０Ｖに近い負電圧値（−１Ｖ未満）に維持し、Ｐウエル領域部に形成されたＮ型電界効果トランジスタ（バイアス生成用電界効果トランジスタ）のソース電極側から−１Ｖ程度の負バイアス電圧を安定して出力させることができる。因みに、３重ウエル領域構造とは、半導体基板に一つのウエルを形成して、その中に更にウェルを形成したもので、例えばＰ型半導体基板上にＮウエルを作り、その中にＰウエルを作る場合を例示できる。
【００１１】
更に、第３の発明は、
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタの前段として、
前記一半導体基板の所定のＮウエル領域部(例えば図３のＮウエル領域部１１)に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側に入力電圧が印加される初段Ｐ型電界効果トランジスタ(例えば図２、図３の初段Ｐ型ＭＯＳトランジスタＰ１)と、
前記一半導体基板の所定の前記Ｐウエル領域部(例えば図３のＰウエル領域部１２)に形成されると共に、前記クロック信号(例えば図２、図３のクロック信号ＣＬＫ)がゲート電極側に入力され、且つソース電極側が接地接続されて接地電圧（基板電圧）ＶSSが印加され、ドレイン電極側が前記初段Ｐ型電界効果トランジスタのドレイン電極側と接続された初段Ｎ型電界効果トランジスタ(例えば図２、図３の初段Ｎ型ＭＯＳトランジスタＮ１)と、
を備え、
前記バイアス生成用電界効果トランジスタ(例えば図２、図３のバイアス生成用Ｎ型ＭＯＳトランジスタＮ２)は、前記初段Ｐ型電界効果トランジスタのドレイン電極側と前記初段Ｎ型電界効果トランジスタのドレイン電極との間にゲート電極側が接続され、且つソース電極側から前記負バイアス電圧(例えば図２、図３の負バイアス電圧ＶM)を出力する電圧安定化装置を特徴としている。
このような構成により、負バイアス生成回路にあってのクロック信号に基づいて負バイアス電圧を生成するためのバイアス生成用電界効果トランジスタに接続される初段回路を、一半導体基板で汎用的なＰ型、Ｎ型の各種電界効果トランジスタの簡素な組み合わせで構築することができる。
【００１２】
加えて、第４の発明は、
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタ(例えば図２のバイアス生成用Ｎ型ＭＯＳトランジスタＮ２)のゲート電極側が接続される共に、前記初段Ｐ型電界効果トランジスタ(例えば図２の初段Ｐ型ＭＯＳトランジスタＰ１)のドレイン電極側及び前記初段Ｎ型電界効果トランジスタ(例えば図２の初段Ｎ型ＭＯＳトランジスタＮ１)のドレイン電極側を結んだ結線からの引き出し線と、
前記バイアス生成用電界効果トランジスタのドレイン電極側との間に介在された第１の容量素子と、前記バイアス生成用電界効果トランジスタのソース電極側と入力電圧線間に接続された第２の容量素子(例えば図２のコンデンサＣ２)と、
を備えた電圧安定化装置を特徴としている。
このような構成により、各種電界効果トランジスタをスイッチ素子として使用し、第１の容量素子に蓄えた電荷を負方向に昇圧して第２の容量素子に蓄え、バイアス生成用電界効果トランジスタのソース電極から安定して所望の負バイアス電圧（例えば−１Ｖ程度）を生成出力することができる。
【００１３】
一方、第５の発明は、
前記一半導体基板には、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータが入力側に配備されて成る電圧安定化装置を特徴としている。
このような構成により、降圧スイッチレギュレータの特徴を活かし、入出力の電圧差が殆ど無い使用条件下でも、入出力が低電圧で高出力電流が得られるため、安定化電源として有効となる。
【００１４】
他方、第６の発明は、
前記一半導体基板には、前記クロック信号を生成するための発振回路（例えば図１の発振回路５）が入力初段側に配備されて成る電圧安定化装置を特徴としている。
このような構成により、外部からのクロック信号が入力されることを前提としなくても、１チップ構成の半導体デバイスとして、オペアンプに負バイアス電圧を印加する機能が構築される。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明に係る電圧安定化装置の実施の形態を説明する。
（実施形態）
（構成）
先ず、構成及び各部の機能を説明する。
図１は、本実施形態に係る電圧安定化装置の概略構成を示す回路ブロック図である。
この電圧安定化装置は、出力用電界効果トランジスタとしての出力用Ｐ型ＭＯＳトランジスタ１と、出力用Ｐ型ＭＯＳトランジスタ１のゲート電極側に接続されてゲートバイアス電圧ＶGを印加するオペアンプ２と、基準電圧Ｖrefを生成するための基準電圧生成回路３と、入力されたクロック信号ＣＬＫに基づいて生成した負バイアス電圧ＶMをオペアンプ２の負側電源端子に印加する負バイアス生成回路４と、を一半導体基板に備えて構成される。尚、クロック信号ＣＬＫを生成するための発振回路５については、ここでは半導体基板外にあるとする。
【００１６】
このうち、出力用Ｐ型ＭＯＳトランジスタ１は、ソース電極側が入力電圧ＶINを印加するための入力端子に接続され、ドレイン電極側が出力電圧ＶOUTを出力するための出力端子に接続されている。
基準電圧生成回路３は、入力端子（正側電源入力端子）と、接地用電源端子（負側電源入力端子）に接続されている。
【００１７】
オペアンプ２は、負極（−）側が基準電圧生成回路３に接続されると共に、正極（＋）側が出力端子及び負側電源端子の間を結んで接地された線に直列に介在された抵抗器Ｒ１、Ｒ２の間部分に接続されている。その他、オペアンプ２における一方の正側電源端子は、出力用Ｐ型ＭＯＳトランジスタ１のソース電極側に接続され、他方の負側電源端子は、負バイアス生成回路４に接続されている。尚、抵抗器Ｒ１は出力端子側寄り、抵抗器Ｒ２は負側電源端子側寄りにそれぞれ配置されている。
負バイアス生成回路４は、一半導体基板の３重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号ＣＬＫに基づいて負バイアス電圧ＶMを生成することを特徴とするものである。
【００１８】
図２は、負バイアス生成回路４の等価回路を例示したものである。図３は、負バイアス生成回路４の等価回路における要部を半導体基板構造の側面断面により例示したものである。
各図を参照すれば、一半導体基板は、Ｐ型半導体基板１０を示している。負バイアス生成回路４のバイアス生成用電界効果トランジスタは、３重ウエル領域構造部として、Ｐ型半導体基板１０の所定のＮウエル領域部１３内で孤立して表面が露呈されるように形成されたＰウエル領域部１４に形成されたＮ型電界効果トランジスタとしてのバイアス生成用Ｎ型ＭＯＳトランジスタＮ２を示すものである。尚、３重ウエル領域構造のＭＯＳトランジスタについては、等価回路の図示上において破線丸領域として区別する。
【００１９】
負バイアス生成回路４は、バイアス生成用Ｎ型ＭＯＳトランジスタＮ２の前段として、Ｐ型半導体基板１０の所定のＮウエル領域部１１（表面側は露呈されている）に形成されると共に、クロック信号ＣＬＫがゲート電極側に入力され、且つソース電極側に入力電圧ＶINが印加される初段Ｐ型ＭＯＳトランジスタＰ１と、Ｐ型半導体基板１０の所定のＰウエル領域部１２（表面側は露呈されている)に形成されると共に、クロック信号ＣＬＫがゲート電極側に入力され、且つソース電極側が接地接続されて接地電圧（基板電圧）ＶSSが印加され、ドレイン電極側が初段Ｐ型ＭＯＳトランジスタＰ１のドレイン電極側と接続された初段Ｎ型ＭＯＳトランジスタＮ１と、を備えている。
【００２０】
Ｎ型ＭＯＳトランジスタＮ２については、初段Ｐ型ＭＯＳトランジスタＰ１のドレイン電極側と初段Ｎ型ＭＯＳトランジスタＮ１のドレイン電極との間にゲート電極側が接続され、且つソース電極側から負バイアス電圧ＶMを出力する。
即ち、この負バイアス生成回路４では、クロック信号ＣＬＫに基づいて負バイアス電圧ＶMを生成するため、Ｎ型ＭＯＳトランジスタＮ２とＰ型半導体基板１０で汎用的なＰ型、Ｎ型の各種電界効果トランジスタを組み合わせてスイッチング素子として使用し、負方向へのチャージポンプ昇圧動作をさせて負バイアスを生成している。
【００２１】
又、負バイアス生成回路４は、Ｎ型ＭＯＳトランジスタＮ２のゲート電極側が接続される共に、初段Ｐ型ＭＯＳトランジスタＰ１のドレイン電極側及び初段Ｎ型ＭＯＳトランジスタＮ１のドレイン電極側を結んだ結線からの引き出し線と、Ｎ型ＭＯＳトランジスタＮ２のドレイン電極側との間に介在された第1の容量素子としてのコンデンサＣ１と、Ｎ型ＭＯＳトランジスタＮ２のソース電極と入力電圧ＶIN線に接続された第２の容量素子としてのコンデンサＣ２と、を備えている。
即ち、この負バイアス生成回路４では、各種電界効果トランジスタをスイッチ素子として使用し、コンデンサＣ１に蓄えた電荷を負方向に昇圧してコンデンサＣ２に蓄え、Ｎ型ＭＯＳトランジスタＮ２のソース電極側から安定して所望の負バイアス電圧ＶM（例えば−１Ｖ程度）を生成出力できるようにしている。
【００２２】
尚、図３に示す負バイアス生成回路４の等価回路における要部について、Ｎウエル領域部１１の表面に露呈される電極接続形成用拡散領域（具体的には初段Ｐ型ＭＯＳトランジスタＰ１のドレイン電極が接続されるＰ＋領域、及びソース電極が接続されるＰ＋領域、Ｎウエル領域部１１の電位が接続されるＮ＋領域）、Ｐウエル領域部１２の表面に露呈される電極接続形成用拡散領域（具体的には初段Ｎ型ＭＯＳトランジスタＮ１のドレイン電極が接続されるＮ＋領域、及びソース電極が接続されるＮ＋領域、Ｐウエル領域部１２の電位が接続されるＰ＋領域）、Ｐ型半導体基板１０の表面に露呈される電極接続形成用拡散領域（具体的には接地電圧ＶSSが接続されるＰ＋領域）、３重ウエル領域構造部におけるＮウエル領域部１３の表面に露呈される電極接続形成用拡散領域（具体的には接地電圧ＶSSが接続されるＮ＋領域を示すが、その電位はフローティングとしても良い）、Ｐウエル領域部１４の表面に露呈される電極接続形成用拡散領域（具体的にはＮ型ＭＯＳトランジスタＮ２のドレイン電極が接続されるＮ＋領域、及びソース電極が接続されるＮ＋領域、Ｐウエル領域部１４の電位が接続されるＰ＋領域）は、何れもコンタクト抵抗を減らすために高濃度化されている。
【００２３】
図４は、オペアンプ２の等価回路を例示したものである。
オペアンプ２は、バイアス回路６とオペアンプ差動回路７とから構成される。バイアス回路６は、３重ウエル領域構造部を有する１個のＮ型ＭＯＳトランジスタと抵抗器Ｒとを備えて構成される。Ｎ型ＭＯＳトランジスタのソース電極側には負バイアス電圧ＶMが印加され、ドレイン電極側には抵抗器Ｒを介して入力電圧ＶINが印加されるようになっている。その他、Ｎ型ＭＯＳトランジスタのゲート電極側とドレイン電極側とは結線されている。
【００２４】
オペアンプ差動回路７は、３重ウエル領域構造部を有する３個のＮ型ＭＯＳトランジスタと通常の２個のＰ型ＭＯＳトランジスタとを組み合わせて構成されている。
このうち、バイアス回路６のＮ型ＭＯＳトランジスタとの間でゲート電極同士が接続された３重ウエル領域構造部を有するＮ型ＭＯＳトランジスタは、ソース電極側に負バイアス電圧ＶMが印加され、ドレイン電極側が他の３重ウエル領域構造部を有する２個のＮ型ＭＯＳトランジスタにおけるソース電極同士の結線に接続されている。
【００２５】
他の３重ウエル領域構造部を有するＮ型ＭＯＳトランジスタのうちの一方のものは、ゲート電極側が正極（＋）端子に接続され、ゲート電極同士が接続された一方の通常のＰ型ＭＯＳトランジスタのドレイン電極側（ゲート電極側と結線されている）にドレイン電極側が接続され、他方のものは、ゲート電極側が負極（−）端子に接続され、ゲート電極同士が接続された他方の通常のＰ型ＭＯＳトランジスタのドレイン電極側にドレイン電極側が接続（この接続線からゲートバイアス電圧ＶGが引き出される）されている。ゲート電極同士が接続された通常のＰ型ＭＯＳトランジスタのソース電極側には、それぞれ入力電圧ＶINが印加される。但し、ここで例示したバイアス回路６とオペアンプ差動回路７とから構成されるオペアンプ２の等価回路は、あくまでも一例であって、他の回路構成でも実現できるものである。
尚、基準電圧生成回路３の等価回路については、周知技術を容易に適用できるので、例示や説明を省略する。
【００２６】
（動作）
次に、動作を説明する。
本実施形態の電圧安定化装置において、電源電圧ＶDDとして所定の入力電圧ＶINを入力端子を通して各部に印加すると、ＬＤＯタイプの低耐圧電圧レギュレータでは、基準電圧生成回路３で生成出力された基準電圧Ｖｒｅｆとの電位差に応じてオペアンプ２が出力用Ｐ型ＭＯＳトランジスタ１のゲート電極側へゲートバイアス電圧ＶGを印加して駆動状態となる。このとき、オペアンプ２の負側電源端子には、外部の発振回路５から出力されたクロック信号ＣＬＫに基づいて負バイアス生成回路４が生成出力した負バイアス電圧ＶMが印加される。
【００２７】
負バイアス生成回路４から出力される負バイアス電圧ＶMは、３重ウエル領域構造部のＮ型ＭＯＳトランジスタＮ２のソース電極側から得られるが、Ｎ型ＭＯＳトランジスタＮ２を形成したＰウエル領域部１４を囲むＮウエル領域部１３の電位を例えば接地電圧ＶSS（又はフローティング）として０Ｖ、或いは０Ｖに近い負電圧値（但し、−１Ｖ未満とする）に維持すれば、ソース電極側から負電位を安定して出力させることができる。図２を参照すれば、接地電圧（基板電圧）ＶSSが０Ｖ、入力電圧ＶINのとき、出力電圧ＶOUTは−ＶIN（厳密に云えば、Ｎ型ＭＯＳトランジスタＮ２のソース・ドレイン間の寄生ダイオードの順方向電圧降下分ＶFが加味されて−ＶIN＋ＶF）となる。
【００２８】
このように、負バイアス生成回路４からの負バイアス電圧ＶMが印加されたオペアンプ２では、正極側の入力電圧ＶINと負極側の負バイアス電圧ＶMとの間で動作する。従来の低耐圧電圧レギュレータでは、Ｐ型基板に設けられたＰウエル領域内にＮ型ＭＯＳトランジスタ、Ｐ型基板内に設けられたＮウエル領域内にＰ型ＭＯＳトランジスタを形成してオペアンプを差動させていたので、負バイアスを生成して電圧印加すると、Ｐ型基板である接地電圧（基板電圧）ＶSSと負バイアス電圧ＶMが印加されるＮ型ＭＯＳトランジスタを形成するＰウエル領域との間が短絡状態になり、且つ負バイアス電圧ＶMが印加されるＮ型ＭＯＳトランジスタのソース電極とＮ型ＭＯＳトランジスタを形成するＰウエル領域及びＰ型基板との間に存在する寄生ダイオード構造に順方向電圧が加えられる条件下となるため、オペアンプの負極（−）側電源端子の電圧を接地電圧ＶSSである０Ｖ程度に維持するのが限界であった。本実施例におけるオペアンプ２の場合、寄生ダイオード構造に順方向電圧が加えられる条件がなくなり、出力用Ｐ型ＭＯＳトランジスタ１のゲート電極−ソース電極間の電圧ＶGSを接地電圧ＶSSである０Ｖ以下にすることが可能となり、出力用Ｐ型ＭＯＳトランジスタ１の抵抗値を低くすることができる。
【００２９】
従って、本実施例における出力用Ｐ型ＭＯＳトランジスタ１の場合、トランジスタサイズを大きくすること無く、従来のトランジスタサイズの場合で、負荷電流が増加してもゲート電極−ソース電極間の電圧ＶGSを負側電位にして十分に電圧を確保できるので、電圧降下も小さくなる。結果として、ドレイン電極側から出力電圧ＶOUTの低下なく、高出力電流を得ることが可能となる。
即ち、本実施形態によれば、１チップの簡素な構成の半導体デバイスとして、入出力が低電圧で高出力電流が得られるＬＤＯタイプの電圧安定化装置を具現できる。尚、本実施形態で説明した負バイアス生成回路４は、負方向2倍昇圧を例としたが、更なる高倍率で負方向に昇圧して負バイアス電圧ＶMを生成する構成にすることも可能である。
【００３０】
（応用例１）
上記実施形態において、Ｐ型半導体基板１０に対し、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータ（図示せず）を入力側、具体的には負バイアス生成回路４の前段に配備し、入力電圧ＶINと発振回路５からのクロック信号ＣＬＫとを入力して電圧を降下させるようにしたものである。
このような構成の電圧安定化装置の場合、降圧スイッチレギュレータの特徴を活かし、入出力の電圧差が殆ど無い使用条件下でも、入出力が低電圧で高出力電流が得られるため、安定化電源として有効となる。
尚、ここでの降圧スイッチレギュレータの等価回路についても、周知技術を容易に適用できるので、例示や説明を省略する。
【００３１】
（応用例２）
上記実施形態において、Ｐ型半導体基板１０に対し、クロック信号ＣＬＫを生成するための図１に示した発振回路５を入力初段側、具体的には負バイアス生成回路４の前段に配備し、クロック信号ＣＬＫの生成出力も合わせて行うようにしたものである。
このような構成の電圧安定化装置の場合、外部からのクロック信号ＣＬＫが入力されることを前提としなくても、１チップ構成の半導体デバイスとして、オペアンプ２に負バイアス電圧ＶMを印加する機能が構築される。
尚、ここでの発振回路５の等価回路についても、周知技術を容易に適用できるので、例示を省くが、通常のＰ型、Ｎ型のＭＯＳトランジスタとコンデンサとを複数組み合わせ、入力電圧ＶIN及び接地電圧（基板電圧）ＶSSに接続した構成として構築することができる。但し、発振回路５を１チップ構成で配備した場合には、比較的大規模な回路構成(装置構成)となるため、係る構成は使用目的に応じて採択されるべきものである。
【００３２】
（応用例３）
上記応用例１において、Ｐ型半導体基板１０に対し、降圧スイッチレギュレータの前段にクロック信号ＣＬＫを生成するための図１に示した発振回路５を配備し、クロック信号ＣＬＫの生成出力、そのクロック信号ＣＬＫの電圧降下も合わせて行うようにしたものである。
このような構成の電圧安定化装置の場合、入力電圧ＶINの他にクロック信号ＣＬＫの電圧も降下させることができるので、オペアンプ２に印加する負バイアス電圧ＶMが低値であることを要求される使用条件下では好適となる。但し、ここでも１チップ構成で配備した場合には、比較的大規模な回路構成(装置構成)となるため、係る構成は使用目的に応じて採択されるべきものである。
【図面の簡単な説明】
【００３３】
【図１】本実施形態に係る電圧安定化装置の概略構成を示した回路ブロック図である。
【図２】図１に示す電圧安定化装置に備えられる負バイアス生成回路４の等価回路を例示したものである。
【図３】図２に示す負バイアス生成回路４の等価回路における要部を半導体基板構造の側面断面により例示したものである。
【図４】図１に示す電圧安定化装置に備えられるオペアンプ２の等価回路を例示したものである。
【符号の説明】
【００３４】
１  出力用Ｐ型ＭＯＳトランジスタ、２  オペアンプ、３  電圧生成回路、４  負バイアス生成回路、５  発振回路、６  バイアス回路、７  オペアンプ差動回路、１０  Ｐ型半導体基板、１１  Ｎウエル領域部、１２、１４  Ｐウエル領域部、１３  Ｎウエル領域部、Ｐ１  初段Ｐ型ＭＯＳトランジスタ、Ｎ１  初段Ｎ型ＭＯＳトランジスタ、Ｎ２  Ｎ型ＭＯＳトランジスタ、Ｃ１、Ｃ２  コンデンサ、Ｒ、Ｒ１、Ｒ２  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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