(57)【特許請求の範囲】
【請求項１】
信号が通過する入出力端子間に直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子に並列接続された１／２波長の電気長を有する第１の伝送線路と
を備え、
前記第１のスイッチング素子の制御電圧印加端子に０Ｖとなる電圧が印加されることで前記第１のスイッチング素子が抵抗とみなされる状態において、入力端子から入力されたミリ波帯の信号が、前記第１のスイッチング素子を通過することで一部減衰する第１の信号と、前記第１の伝送線路を通過することで位相が１８０度ずれた第２の信号との合成信号として出力端子から出力される
ことを特徴とするミリ波帯スイッチ。
【請求項２】
請求項１に記載のミリ波帯スイッチにおいて、
前記第１の伝送線路の前記１／２波長の電気長の１／４波長の電気長の点とグランドとの間に接続された第２のスイッチング素子をさらに備えることを特徴とするミリ波帯スイッチ。
【請求項３】
信号が通過する入出力端子間に一端が並列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子に並列接続された１／２波長の電気長を有する第１の伝送線路と、
前記第１のスイッチング素子と前記第１の伝送線路との並列回路の他端とグランドとの間に接続された１／４波長の電気長を有する第２の伝送線路と
を備えたことを特徴とするミリ波帯スイッチ。
【請求項４】
請求項１ないし３のいずれか１項に記載のミリ波帯スイッチをｎ個（ただしｎは２以上の整数）用いてｎ分岐切替スイッチを構成することを特徴とするミリ波帯スイッチ。
【請求項５】
請求項１ないし４のいずれか１項に記載のミリ波帯スイッチにおいて、
スイッチング素子としてＦＥＴまたはダイオードを用いることを特徴とするミリ波帯スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にミリ波帯で動作するスイッチに関する。
【背景技術】
【０００２】
図２９、図３０は、従来のミリ波帯スイッチの一般的な回路構成図である。図中、Ｔはスイッチング素子として用いられるＦＥＴ（電界効果トランジスタ）、Ｐ１，Ｐ２は入出力端子、Ｌ１は伝送線路、Ｖ１は制御電圧印加端子、Ｄはダイオードを示す。
【０００３】
ミリ波帯で動作するスイッチは、一般に、スイッチオン時の低損失化のため、信号が通過する伝送線路（図中のＬ１に相当）に対して、ＦＥＴあるいはダイオードを並列に配置した構成となる。
【０００４】
従来の構成において、例えば、図２９に示す構成の場合には、スイッチオフ時のアイソレーション特性は、並列に配置したスイッチング素子のオン抵抗値（Ｒｏｎ）に依存する。図３１、図３２は、高アイソレーション化を図った従来のミリ波帯スイッチの回路構成図である。この図３１、図３２に示すように、高アイソレーション化を図るには、２個あるいはそれ以上のスイッチング素子を並列に用いる必要があった。
【０００５】
また、スイッチオフ時に高アイソレーションを得るためのスイッチの構成としては、オフ時のオフ容量と所望の周波数において共振するインダクタンスを直列に配置した構成がある（例えば、特許文献１参照）。図３３は、高アイソレーション化を図るために、インダクタンスを直列に配置した従来のミリ波帯スイッチの回路構成図である。
【０００６】
【特許文献１】特開平１１-２８４２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術には次のような課題がある。
このような従来の回路構成のスイッチでは、アイソレーション特性は向上する。しかしながら、オン時には、スイッチング素子のオン抵抗により、通過損失が増加する問題点があった。
【０００８】
本発明は上述のような課題を解決するためになされたもので、通過損失を増加させずに、高アイソレーション化が可能なミリ波帯スイッチを得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るミリ波帯スイッチは、信号が通過する入出力端子間に直列に接続された第１のスイッチング素子と、第１のスイッチング素子に並列接続された１／２波長の電気長を有する第１の伝送線路とを備え、第１のスイッチング素子の制御電圧印加端子に０Ｖとなる電圧が印加されることで第１のスイッチング素子が抵抗とみなされる状態において、入力端子から入力されたミリ波帯の信号が、第１のスイッチング素子を通過することで一部減衰する第１の信号と、第１の伝送線路を通過することで位相が１８０度ずれた第２の信号との合成信号として出力端子から出力されるものである。
【００１０】
また、本発明に係るミリ波帯スイッチは、信号が通過する入出力端子間に一端が並列に接続された第１のスイッチング素子と、第１のスイッチング素子に並列接続された１／２波長の電気長を有する第１の伝送線路と、第１のスイッチング素子と第１の伝送線路との並列回路の他端とグランドとの間に接続された１／４波長の電気長を有する第２の伝送線路とを備えたものである。
【発明の効果】
【００１１】
本発明によれば、１／２波長の電気長を有する伝送線路とスイッチング素子との並列回路を、信号が通過する入出力端子間に並列または直列に接続することにより、通過損失を増加させずに、高アイソレーション化が可能なミリ波帯スイッチを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明のミリ波帯スイッチの好適な実施の形態につき図面を用いて説明する。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１におけるミリ波帯スイッチの第１の回路構成図である。入出力端子（図中Ｐ１，Ｐ２）間に直列に配置したスイッチング素子の両端に、通過するミリ波帯信号の１／２波長の長さの電気長を有する伝送線路を配置した構成を有している。図１中、Ｌは、長さ１／２波長の伝送線路、Ｔはスイッチング素子として動作するＦＥＴ、Ｖ１は制御電圧印加端子、Ｒは電圧印加用抵抗を示す。
【００１４】
以下、この図１に示した本実施の形態１におけるミリ波帯スイッチの動作について説明する。図２は、本発明の実施の形態１における図１のミリ波帯スイッチのスイッチオン時の等価回路である。また、図３は、本発明の実施の形態１における図１のミリ波帯スイッチのスイッチオフ時の等価回路である。
【００１５】
制御電圧印加端子に、Ｖｃ＜Ｖｐ（ＦＥＴのピンチオフ電圧）となる電圧を印加すると、ＦＥＴは、図２に示したように、Ｃｏｆｆで示す容量（Ｃｏｆｆ）となり、ＦＥＴのインピーダンスＺｔは、下式（１）とみなすことができる。
Ｚｔ＝１／−ｊωＣｏｆｆ                                              （１）
【００１６】
オフ容量が小さいゲート幅のＦＥＴを選択した場合には、周波数の高いミリ波帯において、ＦＥＴのインピーダンス（図２中Ｚｔ）が大きくなり、ミリ波帯の信号は、１／２波長線路を通過する。
【００１７】
一方、スイッチオフ時において、ＦＥＴの制御電圧印加端子に、Ｖｃ＝０Ｖとなる電圧を印加した場合には、ＦＥＴは、ほぼ抵抗（図３中Ｒｏｎ）とみなすことができ、ＦＥＴのインピーダンス（図３中Ｚｔ）は、下式（２）となる。
Ｚｔ＝Ｒｏｎ                                                          （２）
【００１８】
この場合、Ｐ１から入力されたミリ波帯の信号は、Ｒｏｎの抵抗を通過して一部減衰した信号と、１／２波長線路を通過して位相が１８０度遅れた信号とに別れ、図３中のＡ点で合成される。従って、Ａ点において、両信号は、打消し合うように動作するため、高アイソレーション化が可能となる。
【００１９】
図４は、本発明の実施の形態１における図１のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。図４において、Ｓ１＿ｏｆｆは、図１に示した本実施の形態１におけるミリ波帯スイッチのオフ時（図３）のアイソレーションの計算結果を示している。また、Ｓ２＿ｏｆｆは、図２９で示した従来のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示している。本実施の形態１の回路構成を用いることにより、７７ＧＨｚ帯において、アイソレーションが向上する効果が得られる。
【００２０】
図５は、本発明の実施の形態１における図１のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。図５において、Ｓ１＿ｏｎは、図１に示した本実施の形態１におけるミリ波帯スイッチのオン時（図２）の通過損失の計算結果を示している。また、Ｓ２＿ｏｎは、図２９で示した従来のミリ波帯スイッチのオン時の通過損失の計算結果を示している。本実施の形態１の回路構成を用いることにより、７７ＧＨｚ帯において、損失を増加させない効果が得られる。
【００２１】
実際には、ミリ波帯ではＦＥＴの寄生成分を考慮する必要がある。このため、１／２波長線路の長さは、所望の周波数帯域において、若干の増減など調整を必要とするが、この場合にも、同様の効果が得られる。また、上記ＦＥＴとしては、ＧａＡｓ−ＦＥＴ、ＧａＮ−ＦＥＴ、またはＨＢＴなどを用いてもよい。
【００２２】
図６は、本発明の実施の形態１におけるミリ波帯スイッチの第２の回路構成図である。先の図１に示した第１の回路構成図の１／２波長線路中において、１／４波長の点に第２のスイッチング素子としてＦＥＴ（図６中Ｔ２）を用いた構成とする。図７は、本発明の実施の形態１における図６のミリ波帯スイッチのスイッチオフ時の等価回路である。また、図８は、本発明の実施の形態１における図６のミリ波帯スイッチのスイッチオン時の等価回路である。
【００２３】
オフ時（図７）において、位相が１８０度遅れる信号の振幅を、第２のＦＥＴ（Ｔ２）により減衰させて合成することで、先の図１の回路構成よりも、さらにアイソレーションを向上させることが可能となる。第２のＦＥＴのゲート幅は、第１のＦＥＴにより減衰する量とほぼ同程度となるように選択される。
【００２４】
図９は、本発明の実施の形態１における図６のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。図９において、Ｓ１＿ｏｆｆは、先の図１に示した本実施の形態１におけるミリ波帯スイッチのオフ時（図３）のアイソレーションの計算結果を示している。また、Ｓ３＿ｏｆｆは、図６に示した本実施の形態１におけるミリ波帯スイッチのオフ時（図７）のアイソレーションの計算結果を示している。
【００２５】
また、図１０は、本発明の実施の形態１における図６のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。図１０において、Ｓ１＿ｏｎは、先の図１に示した本実施の形態１におけるミリ波帯スイッチのオン時（図２）の通過損失の計算結果を示している。また、Ｓ３＿ｏｎは、図６に示した本実施の形態１におけるミリ波帯スイッチのオン時（図８）の通過損失の計算結果を示している。
【００２６】
これら図９、１０に示すように、第２の回路構成を有するミリ波帯スイッチのオフ時のアイソレーション特性（図９中のＳ３＿ｏｆｆ）は、第１の回路構成を有するミリ波帯スイッチのオフ時のアイソレーション特性（図９中のＳ１＿ｏｆｆ）よりもアイソレーションが増加していることがわかる。さらに、オン時の通過特性は、ほとんど変動しないことがわかる。
【００２７】
図１１は、本発明の実施の形態１におけるミリ波帯スイッチの第３の回路構成図である。先の図１に示した第１の回路構成を用いた、２分岐スイッチの構成例である。図１１中、Ｌ３は分岐点に接続する長さ１／４波長の伝送線路を示す。先の図１に示した第１の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００２８】
図１２は、本発明の実施の形態１におけるミリ波帯スイッチの第４の回路構成図である。先の図１に示した第１の回路構成を用いた、ｎ分岐スイッチの構成例である。ｎ分岐スイッチにおいても、同様に、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００２９】
図１３は、本発明の実施の形態１におけるミリ波帯スイッチの第５の回路構成図である。先の図１に示した第１の回路構成において、スイッチング素子にダイオードを用いた構成例である。ダイオードを用いることにより、ＦＥＴを用いた第１の回路構成よりも、オフ時のオフ容量（Ｃｏｆｆ）およびオン時のオン抵抗（Ｒｏｎ）を、ともに小さくできる。この結果、より低損失で、高アイソレーションのスイッチング特性が得られる。
【００３０】
図１４は、本発明の実施の形態１におけるミリ波帯スイッチの第６の回路構成図である。先の図１３に示した第５の回路構成を用いた、２分岐スイッチの構成例である。先の図１３に示した第５の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００３１】
図１５は、本発明の実施の形態１におけるミリ波帯スイッチの第７の回路構成図である。先の図１３に示した第５の回路構成を用いた、ｎ分岐スイッチの構成例である。先の図１３に示した第５の回路構成を用いることで、ｎ分岐スイッチにおいても、同様に、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００３２】
図１６は、本発明の実施の形態１におけるミリ波帯スイッチの第８の回路構成図である。先の図６に示した第２の回路構成を用いた、２分岐スイッチの構成例である。図１６中、Ｌ３は、分岐点に接続する伝送線路を示す。先の図６に示した第２の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００３３】
図１７は、本発明の実施の形態１におけるミリ波帯スイッチの第９の回路構成図である。先の図６に示した第２の回路構成を用いた、ｎ分岐スイッチの構成例である。図１７中、Ｌ３は、分岐点に接続する伝送線路を示す。先の図６に示した第２の回路構成を用いることで、ｎ分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが同様に可能となる。
【００３４】
図１８は、本発明の実施の形態１におけるミリ波帯スイッチの第１０の回路構成図である。先の図６に示した第２の回路構成において、スイッチング素子にダイオードを用いた構成例である。ダイオードを用いることにより、ＦＥＴを用いた第２の回路構成よりも、オフ時のオフ容量（Ｃｏｆｆ）およびオン時のオン抵抗（Ｒｏｎ）を、ともに小さくできる。この結果、より低損失で、高アイソレーションのスイッチング特性が得られる。
【００３５】
図１９は、本発明の実施の形態１におけるミリ波帯スイッチの第１１の回路構成図である。先の図１８に示した第１０の回路構成を用いた、２分岐スイッチの構成例である。先の図１８に示した第１０の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００３６】
図２０は、本発明の実施の形態１におけるミリ波帯スイッチの第１２の回路構成図である。先の図１８に示した第１０の回路構成を用いた、ｎ分岐スイッチの構成例である。先の図１８に示した第１０の回路構成を用いることで、ｎ分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００３７】
図２１は、本発明の実施の形態１におけるミリ波帯スイッチの第１３の回路構成図である。先の図１に示した第１の回路構成の変形例である。図２１中、Ｌは長さ１／２波長の伝送線路、Ｌ２は長さ１／４波長の伝送線路である。以下、この第１３の回路構成を有するミリ波帯スイッチの動作について説明する。
【００３８】
制御電圧印加端子Ｖ１にＶｃ＝０Ｖを印加したとき、ＦＥＴは、先の図１に示した第１の回路構成を有するミリ波帯スイッチと同様に、オン抵抗（Ｒｏｎ）となる。この結果、図２１中の点Ｓのインピーダンスが小さくなり、入力端子Ｐ１に入力された信号は、遮断される。
【００３９】
また、制御電圧印加端子Ｖ１にＶｃ＜Ｖｐとなる電圧を印加すると、ＦＥＴは、先の図１に示した第１の回路構成を有するミリ波帯スイッチと同様に、オフ容量（Ｃｏｆｆ）となる。この結果、図２１中の点Ｓのインピーダンスが大きくなり、入力端子Ｐ１に入力された信号は、出力端子Ｐ２へ通過する。
【００４０】
図２２は、本発明の実施の形態１における図２１のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。図２２において、Ｓ４＿ｏｆｆは、図２１に示した本実施の形態１におけるミリ波帯スイッチのオフ時のアイソレーションの計算結果を示している。また、Ｓ２＿ｏｆｆは、図２９で示した従来のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示している。
【００４１】
また、図２３は、本発明の実施の形態１における図２１のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。図２３において、Ｓ４＿ｏｎは、図２１に示した本実施の形態１におけるミリ波帯スイッチのオン時の通過損失の計算結果を示している。また、Ｓ２＿ｏｎは、図２９で示した従来のミリ波帯スイッチのオン時の通過損失の計算結果を示している。
【００４２】
図２１に示した第１３の回路構成を用いても、従来例と比較して、オフ時のアイソレーション（図２２中のＳ４＿ｏｆｆ）は増加し、オン時の通過損失（図２３中のＳ４＿ｏｎ）は従来例とほぼ同程度の性能が得られることがわかる。
【００４３】
図２４は、本発明の実施の形態１におけるミリ波帯スイッチの第１４の回路構成図である。先の図２１に示した第１３の回路構成を用いた、２分岐スイッチの構成例である。先の図２１に示した第１３の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００４４】
図２５は、本発明の実施の形態１におけるミリ波帯スイッチの第１５の回路構成図である。先の図２１に示した第１３の回路構成を用いた、ｎ分岐スイッチの構成例である。ｎ分岐スイッチにおいても同様に、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００４５】
図２６は、本発明の実施の形態１におけるミリ波帯スイッチの第１６の回路構成図である。先の図２１に示した第１３の回路構成において、スイッチング素子にダイオードを用いた構成例である。スイッチング素子にダイオードを用いることにより、同様に、より低損失で、高アイソレーションのスイッチング特性が得られる。
【００４６】
図２７は、本発明の実施の形態１におけるミリ波帯スイッチの第１７の回路構成図である。先の図２６に示した第１６の回路構成を用いた、２分岐スイッチの構成例である。先の図２６に示した第１６の回路構成を用いることで、２分岐スイッチにおいても、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００４７】
図２８は、本発明の実施の形態１におけるミリ波帯スイッチの第１８の回路構成図である。先の図２６に示した第１６の回路構成を用いた、ｎ分岐スイッチの構成例である。先の図２６に示した第１６の回路構成を用いることで、ｎ分岐スイッチにおいても、同様に、オン時の通過損失を増加させることなく、オフ時に高アイソレーションを得ることが可能となる。
【００４８】
以上のように、実施の形態１によれば、１／２波長の電気長を有する伝送線路とスイッチング素子との並列回路を、信号が通過する入出力端子間に並列または直列に接続することにより、通過損失を増加させずに、高アイソレーション化が可能なミリ波帯スイッチを得ることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１におけるミリ波帯スイッチの第１の回路構成図である。
【図２】本発明の実施の形態１における図１のミリ波帯スイッチのスイッチオン時の等価回路である。
【図３】本発明の実施の形態１における図１のミリ波帯スイッチのスイッチオフ時の等価回路である。
【図４】本発明の実施の形態１における図１のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。
【図５】本発明の実施の形態１における図１のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。
【図６】本発明の実施の形態１におけるミリ波帯スイッチの第２の回路構成図である。
【図７】本発明の実施の形態１における図６のミリ波帯スイッチのスイッチオフ時の等価回路である。
【図８】本発明の実施の形態１における図６のミリ波帯スイッチのスイッチオン時の等価回路である。
【図９】本発明の実施の形態１における図６のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。
【図１０】本発明の実施の形態１における図６のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。
【図１１】本発明の実施の形態１におけるミリ波帯スイッチの第３の回路構成図である。
【図１２】本発明の実施の形態１におけるミリ波帯スイッチの第４の回路構成図である。
【図１３】本発明の実施の形態１におけるミリ波帯スイッチの第５の回路構成図である。
【図１４】本発明の実施の形態１におけるミリ波帯スイッチの第６の回路構成図である。
【図１５】本発明の実施の形態１におけるミリ波帯スイッチの第７の回路構成図である。
【図１６】本発明の実施の形態１におけるミリ波帯スイッチの第８の回路構成図である。
【図１７】本発明の実施の形態１におけるミリ波帯スイッチの第９の回路構成図である。
【図１８】本発明の実施の形態１におけるミリ波帯スイッチの第１０の回路構成図である。
【図１９】本発明の実施の形態１におけるミリ波帯スイッチの第１１の回路構成図である。
【図２０】本発明の実施の形態１におけるミリ波帯スイッチの第１２の回路構成図である。
【図２１】本発明の実施の形態１におけるミリ波帯スイッチの第１３の回路構成図である。
【図２２】本発明の実施の形態１における図２１のミリ波帯スイッチのオフ時のアイソレーションの計算結果を示す周波数特性の一例である。
【図２３】本発明の実施の形態１における図２１のミリ波帯スイッチのオン時の通過損失の計算結果を示す周波数特性の一例である。
【図２４】本発明の実施の形態１におけるミリ波帯スイッチの第１４の回路構成図である。
【図２５】本発明の実施の形態１におけるミリ波帯スイッチの第１５の回路構成図である。
【図２６】本発明の実施の形態１におけるミリ波帯スイッチの第１６の回路構成図である。
【図２７】本発明の実施の形態１におけるミリ波帯スイッチの第１７の回路構成図である。
【図２８】本発明の実施の形態１におけるミリ波帯スイッチの第１８の回路構成図である。
【図２９】従来のミリ波帯スイッチの一般的な回路構成図である。
【図３０】従来のミリ波帯スイッチの一般的な回路構成図である。
【図３１】高アイソレーション化を図った従来のミリ波帯スイッチの回路構成図である。
【図３２】高アイソレーション化を図った従来のミリ波帯スイッチの回路構成図である。
【図３３】高アイソレーション化を図るために、インダクタンスを直列に配置した従来のミリ波帯スイッチの回路構成図である。
【符号の説明】
【００５０】
Ｌ  伝送線路、Ｔ  ＦＥＴ（スイッチング素子）、Ｄ  ダイオード（スイッチング素子）、Ｐ１、Ｐ２  入出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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