(57)【特許請求の範囲】
【請求項１】
シリコン層のｐウェル上に第１導電層を形成し、前記シリコン層のｎウェル上に第２導電層を形成する工程と、
マスクを用いることなく、前記ｐウェルおよび前記ｎウェルの両方にフッ素イオンを注入する工程と、
前記ｐウェルおよび前記ｎウェルが露出した状態で、前記ｐウェルおよび前記ｎウェルの両方にＳＣ−１洗浄プロセスを実行する工程と、
マスクを用いることなく、前記シリコン層上の前記ｎウェル上のみに選択的にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記ＳＣ−１洗浄プロセスは、水酸化アンモニア及び過酸化物及び水を用いる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳＣ−１洗浄プロセスの後に、前記ｐウェルおよび前記ｎウェルの両方をフッ酸およびアンモニアに晒す工程をさらに具備する、請求項１の半導体装置の製造方法。
【請求項４】
シリコン層上のｐウェル上に第１導電層を形成し、前記シリコン層のｎウェル上に第２導電層を形成する工程と、
前記第１、第２導電層の両側の前記シリコン層上に絶縁層を形成する工程と、
前記シリコン層上に前記絶縁層が設けられている状態で前記ｐウェルおよび前記ｎウェルの両方にフッ素イオンをあてる工程と、
前記絶縁層の一部を除去して前記ｐウェルおよび前記ｎウェルを露出させる工程と、
前記絶縁層の一部を除去した後で、前記ｐウェルおよび前記ｎウェルの両方にＳＣ−１洗浄プロセスを実行する工程と、
マスクを用いることなく、前記シリコン層の前記ｎウェル上のみに選択的にボロン添加されたシリコン・ゲルマニウムをエピタキシャル成長させる工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル成長に関する。
【背景技術】
【０００２】
半導体装置内のｐ型電界効果型トランジスタ（ＰＦＥＴ）の性能は様々な要素に依存する。その１つは、シリサイド・コンタクトと、その下方のシリコン層のソース／ドレイン領域との間の接触抵抗である。この抵抗値が小さいほど、ＰＦＥＴの性能は高くなる。同様に、この抵抗が大きいほど、ＰＦＥＴの性能は低くなる。
【０００３】
従来の半導体装置では、シリサイド・コンタクトとソース／ドレイン領域との間の接触抵抗を減ずるために、ボロンを添加されたシリコン・ゲルマニウム層がシリコン層内に埋め込まれ、シリサイド・コンタクトがこのボロン添加されたシリコン・ゲルマニウム層上に設けられる。ボロン添加されたシリコン・ゲルマニウム層は、ソース／ドレインのアニールの前に形成されなければならない。ソース／ドレインのアニールによって、ボロン・イオンがシリコン・ゲルマニウム層から周囲のシリコン内へと移動するため、シリコン・ゲルマニウム層は、アニール後の添加量が正しい値になるように計算されたさらなるボロン・イオンを添加される。
【０００４】
また、概して、埋め込まれたシリコン・ゲルマニウム層によって、極薄の基板、例としてシリコン・オン・インシュレータ（ＳＯＩ）の一部である薄い上側シリコン層を使用することが妨げられる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Ghani、“A 90 nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”、IEDM 2003、２００３年１２月７日
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置の製造方法は、シリコン層のｐウェル上に第１導電層を形成し、前記シリコン層のｎウェル上に第２導電層を形成する工程と、マスクを用いることなく、前記ｐウェルおよび前記ｎウェルの両方にフッ素イオンを注入する工程と、前記ｐウェルおよび前記ｎウェルが露出した状態で、前記ｐウェルおよび前記ｎウェルの両方にＳＣ−１洗浄プロセスを実行する工程と、マスクを用いることなく、前記シリコン層上の前記ｎウェル上のみに選択的にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる工程と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】フッ素注入前の例示的な半導体装置の側断面図である。
【図２】フッ素注入中の図１の半導体装置の側断面図である。
【図３】図２の半導体装置の側断面図であり、ボロン添加されたシリコン・ゲルマニウム層のエピタキシャル成長を示している。
【図４】図３の半導体装置の側断面図であり、ボロン添加されたシリコン・ゲルマニウム層上に形成されたシリサイド層を示している。
【図５】図１乃至図４の半導体装置の製造についての例示的なステップを示すフローチャートである。
【発明を実施するための形態】
【０００８】
本明細書の開示内容の例示的な側面は、半導体装置内のｐ型電界効果型トランジスタ（ＰＦＥＴ）のシリサイド・コンタクトの抵抗を減ずることに向けられている。この抵抗値は、例えばシリコン層のシリサイド・コンタクトと接する領域のボロン添加濃度を上げることによって、減じることができる。このことは、例えば、シリコン層の上面上に、ボロン添加されたシリコン・ゲルマニウムのエピタキシャル成長層を形成することによって達成される。このエピタキシャル成長は、ソース／ドレインのアニールの前でも後でも行なうことができる。
【０００９】
本明細書の開示内容のさらなる例示的な側面は、このようなボロン添加されたシリコン・ゲルマニウム・エピタキシャル成長層を、マスクを必要とすることなく形成することに向けられている。すなわち、このエピタキシャル成長は自己整合的である。このような自己整合は、ボロン添加されたシリコン・ゲルマニウム・エピタキシャル成長を半導体装置のある領域で促進するとともに別の領域で妨げる適切な準備ステップを実行することによって、達成される。
【００１０】
本明細書の開示内容のこれらの側面および他の側面は、以下の詳細な説明を熟考することによって明らかとなるであろう。
【００１１】
本明細書の開示内容のより完全な理解および本明細書に記載されている様々な側面が有し得る利点は、添付の図面を検討しながら以下の記載を参照することによって、得られる。図面において、同様の参照符号は同様の要素を指している。図面は、必ずしも、一定の比率で描かれていない。
【００１２】
図１を参照すると、半導体装置の例示的な実施形態は、ｐ型ウェル（ｐウェル）１０７とｎ型ウェル（ｎウェル）１０８の少なくとも２つの領域に分割されているシリコン層１０１を含んでいる。少なくとも２つの電界効果型トランジスタ（ＦＥＴ）も含まれており、１つがｐウェル１０７の上および中に設けられているｎ型電界効果型トランジスタ（ＮＦＥＴ）１５０で、もう１つがｎウェル１０８の上および中に設けられているｐ型電界効果型トランジスタ（ＰＦＥＴ）１６０である。ＮＦＥＴ１５０およびＰＦＥＴ１６０の各々は、導電層１０２から形成されているゲートを有している。導電層１０２は、導電性材料の任意の１つまたは複数のもの（例えばポリシリコン（これには限定されない））から形成することができる。また、絶縁層１０４、１０５、１０６が各ゲートの対向する側面上に設けられる。絶縁層１０６は、各ゲートの上および各ゲートを覆うように設けられる。図１の２つのＦＥＴおよび２つの領域は単なる例示であって、図示されているパターンが同じ半導体装置内で同じ基板上に多数に亘って繰り返し設けられていてもよいことが理解されるであろう。
【００１３】
絶縁層１０５は、絶縁材料の任意の１つまたは複数のもの、例として酸化物（例えば酸化シリコン（これに限定されない））から形成することができる。絶縁層１０６は、ゲート側壁スペーサ層として機能し、絶縁材料の任意の１つまたは複数のもの、例として窒化シリコン（これに限定されない）から形成することができる。図１に示されている構造は、様々な例示的な実施形態との関連で、またさらなる図を参照して説明するように、新規な半導体装置の一部として１対の相補的なＦＥＴ（すなわち、ＮＦＥＴおよびＰＦＥＴの対）の形成に先立つ構造として使用可能な既知の構造である。
【００１４】
シリコン層１０１は、基板構成のあらゆるタイプであり得るし、あらゆる部分であり得る。基板構成は、例えばバルク・シリコン層（純粋なシリコン・ウェハ）またはシリコン・オン・インシュレータ（ＳＯＩ）ウェハ構造の上側層（これらに限定されない）である。シリコン層１０１がＳＯＩ構造の一部である場合、シリコン層１０１は非常に薄い。例えば、シリコン層１０１は、厚さが３０ｎｍ未満であり、または２０ｎｍ未満の場合さえある。シリコン層１０１が非常に薄い場合、従来装置で見られるような、基板埋め込み型のボロン添加されたシリコン・ゲルマニウム層は、必ずしも実現可能ではないかもしれない。後述のように、代わりに、例えばボロン添加されたシリコン・ゲルマニウム層が、ＰＦＥＴ１６０のソース／ドレイン領域を覆うように、シリコン層１０１の上面上に設けられる。
【００１５】
図５は、後述のような、図１の構造に対して実行することができる製造プロセスの例示的な実施形態の概略を示している。図２および図５の例を参照すると、ＮＦＥＴ１５０およびＰＦＥＴ１６０のソース／ドレイン領域がイオン注入およびアニールによって形成される（ステップ５０１）。次に、フッ素イオンがＮＦＥＴ１５０の領域およびＰＦＥＴ１６０の領域に、マスクを用いずに、注入される（ステップ５０２）。このようなフッ素イオン注入が、ＰＦＥＴ１６０のソース／ドレイン領域でボロン添加されたシリコン・ゲルマニウムのエピタキシャル成長（これは望まれる）を可能にしつつ、ＮＦＥＴ１５０のソース／ドレイン領域でボロン添加されたシリコン・ゲルマニウムがエピタキシャル成長することを抑制する（この例では、この領域でのそのような成長は望まれない）のに役立つことが見出された。
【００１６】
図３との関連において分かるように、このような選択的エピタキシャル成長の抑制によって、ＰＦＥＴ１６０のソース／ドレイン領域でのボロン添加されたシリコン・ゲルマニウム・エピタキシャル成長を、この工程でマスクの使用を必ずしも要することなく、自己整合的に行なうことができる。
【００１７】
次に、図３および図５を参照すると、絶縁性酸化層１０５の露出している部分の一部または全部が、ＮＦＥＴ１５０およびＰＦＥＴ１６０ソース／ドレイン領域から除去される。この除去は、例えば、ウェット・エッチング・プロセスによって達成することができる。一例では、バッファード・フッ酸が用いられて酸化層１０５の露出している部分が除去される（ステップ５０３）。酸化層１０５の除去後、（例えば）硫酸過酸化水素溶液がウェット・プロセスで適用される（ステップ５０４）。次いで、（例えば）水酸化アンモニアと過酸化物と水との溶液が、露出した表面に対するさらなる個別のウェット洗浄プロセスとして適用される（ステップ５０５）。この具体化されたウェット洗浄プロセスは、一般に、ＳＣ（Standard Clean）−１洗浄またはＲＣＡ−１洗浄と呼ばれている。
【００１８】
ＳＣ−１ステップは、通常、露出したシリコンまたは酸化層を洗浄するのに用いられ、プロセスのこの時点では通常用いられてこなかった。しかしながら、実験を通じて、ＳＣ−１ステップをこの状況で実行することによって、ＰＦＥＴ１６０のｎウェル１０８内のソース／ドレイン領域上のようなｎ添加されたシリコン上のボロン添加されたシリコン・ゲルマニウムのエピタキシャル成長を促進し、ＮＦＥＴ１５０のｐウェル１０７内のソース／ドレイン領域上のようなｐ添加されたシリコン上では促進しないことが見出された。
【００１９】
したがって、ＮＦＥＴ１５０のソース／ドレイン領域上でボロン添加されたシリコン・ゲルマニウムがエピタキシャル成長するのを抑制するフッ素イオン注入と、ＰＦＥＴ１６０のソース／ドレイン領域上でこのようなシリコン・ゲルマニウムがエピタキシャル成長するのを促進するＳＣ−１プロセスと、の組合せを用いて、マスクを要することなく選択的エピタキシャル成長が達成される。
【００２０】
次に、ステップ５０６において、別の洗浄ステップが実行される。このステップは、一般に、ＳＣ−２（Standard Clean 2）洗浄またはＲＣＡ−２洗浄と呼ばれている。このＳＣ−２洗浄ステップは、フッ酸（ＨＦ）ガスおよびアンモニア蒸気を半導体装置に当てることを含んでいる。
【００２１】
ＳＣ−２洗浄ステップ５０６の完了後、ステップ５０７において、（図３に示されているような）ボロン添加されたシリコン・ゲルマニウム（ＳｉＧｅ）層３０１を、露出しているシリコン・ウェハ表面上にエピタキシャル成長させる。以前に実行されたフッ素注入ステップによる抑制作用およびＳＣ−１および（または）ＳＣ−２洗浄ステップによる促進作用のため、シリコン・ゲルマニウムは、実質的またはもっぱらＰＦＥＴ１６０のソース／ドレイン領域上のみに成長し、ＮＦＥＴ１５０のソース／ドレイン領域上には成長しない。ボロン添加されたシリコン・ゲルマニウム層３０１は比較的薄く、例えば厚さが約３００Å未満（これに限定されない）である。しかしながら、ボロン添加されたシリコン・ゲルマニウム層３０１は、所望により、これより厚くても薄くてもよい。
【００２２】
図４および図５の例を参照すると、半導体装置は、別個のシリサイド・コンタクト４０１をシリコン・ゲルマニウム層３０１の様々な部分の上に付加することによって、さらに加工される（ステップ５０８）。
【００２３】
以下の表１は、ＰＦＥＴ１６０上でのボロン添加された適切な量のシリコン・ゲルマニウムのエピタキシャル成長を促しながらＮＦＥＴ１５０上でのそのようなエピタキシャル成長を完全にまたは実質的に抑制する組合せを見つけるために実験的に実行された、イオン注入および洗浄ステップの様々な組合せを示している。
【表１】
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【００２４】
見て分かるように、表１は、イオン注入および洗浄ステップの４つの例示的な組合せを示している。検査された１番目の組合せではＳＣ−２洗浄ステップ（ステップ５０６）のみが実行された。この結果、ＮＦＥＴソース／ドレイン領域およびＰＦＥＴソース／ドレイン領域の両方において、ほとんどまたは全くボロン添加されたシリコン・ゲルマニウムがエピタキシャル成長しなかった。
【００２５】
表１に示されている２番目の組合せでは、ＳＣ−１洗浄ステップおよびＳＣ−２洗浄ステップ（すなわち、ステップ５０５、５０６）が実行されたが、イオン注入ステップは実行されなかった。この結果は、ＰＦＥＴソース／ドレイン領域上にかなりのボロン添加されたシリコン・ゲルマニウムがエピタキシャル成長し、また、ＮＦＥＴソース／ドレイン領域上に望ましくないまばらなエピタキシャル成長が生じた。
【００２６】
表１に示されている、検査された３番目の組合せでは、ステップ５０２がゲルマニウム注入ステップによって置換され、また、ＳＣ−１洗浄ステップおよびＳＣ−２洗浄ステップ（すなわち、ステップ５０５、５０６）の両方が実行された。この場合、ＮＦＥＴソース／ドレイン領域上で望ましくないまばらなボロン添加されたシリコン・ゲルマニウムのエピタキシャル成長が生じ、また、ＰＦＥＴソース／ドレイン領域上で不十分なまばらなエピタキシャル成長が生じた。
【００２７】
表１に示されている、検査された４番目の組合せでは、図５に示されているステップが実行された。具体的には、ステップ５０２のフッ素イオン注入が行なわれ、またステップ５０５、５０６のＳＣ−１洗浄ステップおよびＳＣ−２洗浄の両方が実行された。この検査では、ＮＦＥＴソース／ドレイン領域上でほとんどまたは全くボロン添加されたシリコン・ゲルマニウムのエピタキシャル成長が観察されず、ＰＦＥＴソース／ドレイン領域上でかなりのエピタキシャル成長が観察された。この４番目の組み合わせ検査が、４つの検査された組合せの中で最も望ましかった。
【００２８】
また、この発明は以下の実施態様を取り得る。
【００２９】
（１）シリコン層と、前記シリコン層に設けられたｎ型電界効果型トランジスタ（ＮＦＥＴ）と、前記シリコン層に設けられ、前記シリコン層上に設けられたボロン添加されたシリコン・ゲルマニウム層を含んだ、ｐ型電界効果型トランジスタ（ＰＦＥＴ）と、を具備する半導体装置。
【００３０】
（２）前記ＮＦＥＴが前記ボロン添加されたシリコン・ゲルマニウム層を含まない、（１）の半導体装置。
【００３１】
（３）シリコン層のｐウェル上に第１導電層を形成し、前記シリコン層のｎウェル上に第２導電層を形成し、前記ｐウェルおよび前記ｎウェルの両方にフッ素イオンを注入し、前記ｐウェルおよび前記ｎウェルの両方を水酸化アンモニウムおよび過酸化物に晒し、前記シリコン層上にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる、ことを具備する半導体装置の製造方法。
【００３２】
（４）前記エピタキシャル成長させることがマスク無しに実行される、（３）の方法。
【００３３】
（５）前記ボロン添加されたシリコン・ゲルマニウム層上にシリサイド層を形成することをさらに具備する、（３）の方法。
【００３４】
（６）前記ｎウェルおよび前記ｐウェル上に絶縁層を形成し、次いで前記ｎウェルおよび前記ｐウェルの両方から前記絶縁層を除去する、ことをさらに具備する（３）の方法。
【００３５】
（７）前記ｐウェルおよび前記ｎウェルの両方をフッ酸およびアンモニアに晒すことをさらに具備する、（３）の方法。
【００３６】
（８）エピタキシャル成長させることが、前記ｎウェル上に前記ボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させ、前記ｐウェル上に前記ボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させないことを具備する、（３）の方法。
【００３７】
（９）シリコン層と、前記シリコン層上に設けられたポリシリコン層と、前記ポリシリコン層の第１側上の前記シリコン層上に設けられた第１絶縁層と、前記ポリシリコン層の、前記第１側と反対の第２側上の前記シリコン層上に設けられた第２絶縁層と、前記ポリシリコン層の前記第１側上の前記シリコン層上に設けられた、第１ボロン添加シリコン・ゲルマニウム層と、前記第１ボロン添加シリコン・ゲルマニウム層から物理的に離れ、前記ポリシリコン層の前記第２側の前記シリコン層上に設けられた、第２ボロン添加シリコン・ゲルマニウム層と、前記第１ボロン添加シリコン・ゲルマニウム層上に設けられた第１シリサイド層と、前記第１シリサイド層から離れ、前記第２ボロン添加シリコン・ゲルマニウム層上に設けられた、第２シリサイド層と、を具備する、半導体装置。
【００３８】
（１０）前記ポリシリコン層と前記シリコン層との間に設けられた酸化層をさらに含む、（９）の半導体装置。
【００３９】
（１１）前記第１および第２絶縁層が窒化シリコンである、（９）の半導体装置。
【００４０】
（１２）前記第１および第２ボロン添加シリコン・ゲルマニウム層が、各々、厚さが３００Å未満である、（９）の半導体装置。
【００４１】
（１３）シリコン層と、前記シリコン層に設けられた第１電界効果型トランジスタ（ＦＥＴ）と、を具備し、前記第１ＦＥＴは、前記シリコン層上に設けられたゲートと、前記ゲートの両側の前記シリコン層上に設けられたボロン添加されたシリコン・ゲルマニウムと、前記ゲートの両側の前記ボロン添加されたシリコン・ゲルマニウム上に設けられたシリサイド層と、を具備する半導体装置。
【００４２】
（１４）前記第１電界効果型トランジスタがｐ型ＦＥＴ（ＰＦＥＴ）である、（１３）の半導体装置。
【００４３】
（１５）前記シリコン層に設けられたｎ型ＦＥＴ（ＮＦＥＴ）をさらに含む、（１４）の半導体装置。
【００４４】
（１６）前記ＮＦＥＴがボロン添加されたシリコン・ゲルマニウム層を含まない、（１５）の半導体装置。
【００４５】
（１７）半導体装置の製造方法であって、シリコン層上に導電層を形成し、前記導電層の両側のシリコン層上に絶縁層を形成し、前記シリコン層上に前記絶縁層が設けられている間に前記半導体装置にフッ素イオンをあて、前記絶縁層の一部を除去して前記シリコン層を露出させ、前記絶縁層の一部を除去した後で、前記半導体装置にＳＣ−１洗浄プロセスを実行する、ことを具備する方法。
【００４６】
（１８）前記導電層がポリシリコンを具備する、（１７）の方法。
【００４７】
（１９）前記シリコン層の一部の上のみにボロン添加されたシリコン・ゲルマニウムをエピタキシャル成長させることをさらに具備する、（１７）の方法。
【００４８】
（２０）前記ボロン添加されたシリコン・ゲルマニウム層上にシリサイドを形成することをさらに具備する、（１９）の方法。
【図１】
0004960394.tif 000003
【図２】
0004960394.tif 000004
【図３】
0004960394.tif 000005
【図４】
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【図５】
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