(57)【特許請求の範囲】
【請求項１】
負荷回路を駆動するための所望のアナログ出力信号を目標値として設定する目標出力設定回路と、
前記負荷回路に与えられるアナログ出力信号をフィードバック値として取り込み、前記目標値と前記フィードバック値とを比較して、両者の差分量をフィードバック制御量として出力するフィードバック制御回路と、
前記フィードバック制御量に応じたパルス幅を有するパルス信号を出力するパルス幅変調回路と、
前記パルス幅変調回路より出力される前記パルス信号を絶縁伝送する絶縁トランスと、
前記絶縁トランスにより伝送された前記パルス信号を整流し、前記負荷回路に与えるアナログ出力信号を生成する整流回路と
を備え、
前記目標出力設定回路は、前記目標値のレベルに応じて前記フィードバック制御回路に対して、前記フィードバック値の利得を変更するための利得変更値を、前記目標値のレベルが小さい場合には大きく設定し、前記目標値のレベルが大きい場合には小さく設定するとともに、設定した前記利得変更値に応じて前記目標値のレベルを変更して変更後目標値を設定し、
前記フィードバック制御回路は、前記目標設定出力回路で設定された前記利得変更値に応じて前記フィードバック値の利得を変更可能な可変利得増幅器を有し、前記変更後目標値と、前記可変利得増幅器を介して得られたフィードバック値とを比較して、両者の差分量をフィードバック制御量として出力する
ことを特徴とするアナログ出力装置。
【請求項２】
請求項１に記載のアナログ出力装置において、
前記目標出力設定回路は、前記パルス幅変調回路が出力する前記パルス信号がＯＦＦとなってから所定時間経過後のタイミングに同期して前記フィードバック値をホールドするためのホールド信号を前記フィードバック制御回路に対して出力し、
前記フィードバック制御回路は、前記ホールド信号のタイミングに応じて前記フィードバック値のレベルを維持するサンプルホールド回路を有し、前記サンプルホールド回路を介して出力されるフィードバック値を用いて前記フィードバック制御量を算出する
ことを特徴とするアナログ出力装置。
【請求項３】
請求項１または２に記載のアナログ出力装置において、
前記絶縁トランスは、１次側に設けられた１つの巻き線である第１の巻き線と、２次側に設けられた２つの巻き線である第２の巻き線および第３の巻き線の合計３つの巻き線で構成され、
前記整流回路は、前記絶縁トランスにおける前記第１の巻き線から前記第２の巻き線に絶縁伝送された前記パルス信号を整流し、
前記フィードバック制御回路は、前記絶縁トランスにおける前記第３の巻き線から前記第１の巻き線に絶縁伝送された前記アナログ出力信号を前記フィードバック信号として取り込む
ことを特徴とするアナログ出力装置。
【請求項４】
請求項３に記載のアナログ出力装置において、
前記第１の巻き線に接続され、前記パルス幅変調回路から前記第１の巻き線に出力される前記パルス信号がＯＦＦとなってから所定時間経過後に前記第１の巻き線の励磁電流をゼロにするリセット回路をさらに備え、
前記フィードバック制御回路は、前記第１の巻き線の前記励磁電流がゼロとなったタイミングで、前記第３の巻き線から前記第１の巻き線に絶縁伝送された前記アナログ出力信号を前記フィードバック信号として取り込むことを特徴とするアナログ出力装置。
【請求項５】
請求項４に記載のアナログ出力装置において、
前記目標出力設定回路は、前記フィードバック制御回路が前記アナログ出力信号を前記フィードバック信号として取り込むタイミングで、前記リセット回路を前記第１の巻き線から切り離すように制御することを特徴とするアナログ出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＡ（Factory Automation）や産業用メカトロ機器の分野における制御装置のデジタル信号をアナログ信号に変換して絶縁出力するアナログ出力装置に関する。
【背景技術】
【０００２】
モータ、リレー駆動などを行う制御信号を出力するにあたり、デジタル信号をＤＡＣ（Digital To Analog Converter）回路を介してアナログ信号を絶縁出力するアナログ出力装置が、従来から使用されている。
【０００３】
例えば、図７は、従来のアナログ出力装置の回路構成例である（例えば、特許文献１参照）。この特許文献１によると、ＤＡＣにてアナログに変換された出力信号は、絶縁回路と増幅器（この特許文献１では電圧−電流変換回路に相当）を介して外部の負荷回路に対して出力される。増幅器は、アナログ出力信号の精度や線形性に対する品質を保つため、リニアリティのよい増幅器を使用するのが望ましい。
【０００４】
また、別の応用技術として、レギュレーション回路が一般的に使用される。図８は、レギュレーション回路の回路構成例である。このレギュレーション回路は、パルス幅変調回路（ＰＷＭ）により出力されるパルス信号から整流回路を介して出力信号を得るとともに、出力信号をフィードバック制御回路により帰還し、基準電圧と比較してパルス幅変調回路のパルス幅を調整するように動作する。これにより、出力信号は、所望値に収束する。
【０００５】
【特許文献１】特開平１０−１４９２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術には次のような課題がある。
高いアナログ出力レベル（電圧値、あるいは電流値）が要求されるアナログ出力装置においては、増幅器の駆動電圧を高くする必要がある。このため、増幅器の消費電力が増加するという課題がある。特に、先の図７の回路を多数チャンネル備えるアナログ出力装置の場合には、増幅器周辺の発熱に対する課題が大きい。
【０００７】
さらに、アナログ出力信号の良好な品質を得るためには、アナログ信号の線形性（リニアリティ）や出力精度を高く保つ必要がある。先の図７の回路構成の場合、高い信号品質を得るためには、増幅器の消費電力が大きくなってしまうという課題が発生する。さらに、先の図８の回路構成では、出力値をフィードバック制御回路により、直接、基準電圧と比較する構成であるため、アナログ信号の広範囲な出力レベルにわたって線形性（リニアリティ）や出力精度を高く保つことはできないという課題が発生する。
【０００８】
さらに、アナログ出力装置は、一般に多数の出力チャンネルを備えるため、各チャンネルの出力回路部品が多いと装置の小型化が困難になるという課題がある。
【０００９】
本発明は上述のような課題を解決するためになされたもので、電力効率を高めて低消費電力化を図った上で、所望のアナログ出力を生成することのできるアナログ出力装置を得ることを目的とする。
さらに、目標値に対するアナログ出力の線形性（リニアリティ）や出力精度を高く保つことのできるアナログ出力装置を得ることを目的とする。
さらに、出力回路の部品点数を削減し、小型のアナログ出力装置を得る事を目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るアナログ出力装置は、負荷回路を駆動するための所望のアナログ出力信号を目標値として設定する目標出力設定回路と、負荷回路に与えられるアナログ出力信号をフィードバック値として取り込み、目標値とフィードバック値とを比較して、両者の差分量をフィードバック制御量として出力するフィードバック制御回路と、フィードバック制御量に応じたパルス幅を有するパルス信号を出力するパルス幅変調回路と、パルス幅変調回路より出力されるパルス信号を絶縁伝送する絶縁トランスと、絶縁トランスにより伝送されたパルス信号を整流し、負荷回路に与えるアナログ出力信号を生成する整流回路を備え、目標出力設定回路は、目標値のレベルに応じてフィードバック制御回路に対して、フィードバック値の利得を変更するための利得変更値を、目標値のレベルが小さい場合には大きく設定し、目標値のレベルが大きい場合には小さく設定するとともに、設定した利得変更値に応じて目標値のレベルを変更して変更後目標値を設定し、フィードバック制御回路は、目標設定出力回路で設定された利得変更値に応じてフィードバック値の利得を変更可能な可変利得増幅器を有し、変更後目標値と、可変利得増幅器を介して得られたフィードバック値とを比較して、両者の差分量をフィードバック制御量として出力するものである。
【発明の効果】
【００１１】
本発明によれば、ＰＷＭ回路と整流回路により構成された出力方式を用いることにより、電力効率を高めて低消費電力化を図った上で、所望のアナログ出力を生成することのできるアナログ出力装置を得ることができる。
さらに、フィードバック制御回路における目標値とフィードバック値との比較処理における分解能を高める、あるいは、フィードバック信号の微小リップルあるいはノイズの影響を除去して比較処理を行うことにより、目標値に対するアナログ出力の線形性（リニアリティ）や出力精度を高く保つことのできるアナログ出力装置を得ることができる。
さらに、パルス信号を絶縁伝送する絶縁トランスとフィードバック信号を絶縁伝送する帰還信号絶縁回路を１つのトランス素子で構成することにより、部品点数が削減でき、アナログ出力装置を小型化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明のアナログ出力装置の好適な実施の形態につき図面を用いて説明する。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１におけるアナログ出力装置１の構成図である。図１におけるアナログ出力装置１は、目標出力設定回路２、パルス幅変調回路（ＰＷＭ回路）３、スイッチ回路４、絶縁トランス５、整流回路６、フィードバック制御回路７、およびＤＡ変換器８で構成される。また、整流回路６の出力端には、例えば、モータやリレーなどに相当する負荷回路９が接続されている。
【００１４】
ここで、目標出力設定回路２は、ＤＡＣ出力値設定手段２−１、出力値変更手段２−２、および利得変更手段２−３で構成される。パルス幅変調回路３は、フィードバック制御回路７から出力される制御量に基づいて、出力したいアナログ出力信号レベルに近づくように、パルス信号を生成し、スイッチ回路４に出力する。整流回路６は、絶縁トランス５を介して入力したパルス信号を、所望のアナログ出力信号へ整流する。
【００１５】
また、フィードバック制御回路７は、アナログ出力信号をフィードバック値として取り込み、目標出力設定回路２およびＤＡ変換器８を介して得たアナログ出力信号の目標値と、取り込んだフィードバック値との比較に基づいて、パルス幅変調回路３に与える制御量を算出する。
【００１６】
具体的には、このフィードバック制御回路７は、直流のフィードバック信号であるアナログ出力信号をチョッパするための帰還信号スイッチ回路７−１、帰還信号絶縁回路７−２、帰還信号レベルを保持するサンプルホールド回路７−３、可変利得増幅器７−４、および２つの信号レベルの差分量を抽出する比較器７−５で構成される。
【００１７】
なお、図１においては、目標出力設定回路２、ＤＡ変換器８、およびフィードバック制御回路７をそれぞれ別の構成要素として記載しているが、これらをまとめて、全体を制御回路と位置づけることも可能である。また、ＤＡ変換器８を、目標出力設定回路２の中の構成要素として組み込むことも可能である。
【００１８】
次に、本実施の形態１におけるアナログ出力装置１の動作について詳細に説明する。まず、目標出力設定回路２は、出力したいアナログ信号レベル（デジタル値）をＤＡＣ出力値設定手段２−１に設定する。ＤＡ変換器８は、ＤＡＣ出力値設定手段２−１の設定値に応じたアナログ信号を目標値として出力する。
【００１９】
ただし、目標出力設定回路２は、出力したいアナログ信号レベルに応じて、ＤＡＣ出力値設定手段２−１の設定値を出力値変更手段２−２により変更して出力するが、この変更動作については後述する。
【００２０】
パルス幅変調回路３は、任意のパルス幅を持つパルス信号を出力できる構成である。そして、パルス幅変調回路３は、絶縁トランス５に接続されたスイッチ回路４を制御して、パルス幅を大きくすることにより、大レベルのアナログ出力信号を負荷回路９に供給することができる。
【００２１】
また、逆に、パルス幅変調回路３は、絶縁トランス５に接続されたスイッチ回路４を制御して、パルス幅を小さくすることにより、小レベルのアナログ出力信号を負荷回路９に供給することができる。負荷回路９に供給されるアナログ出力信号は、フィードバック制御回路７に帰還され、パルス幅変調回路３に与える制御量の算出に用いられる。
【００２２】
ここで、フィードバック制御回路７に設けられた比較器７−５は、帰還されたアナログ出力信号（フィードバック値）と、ＤＡ変換器８の信号レベル（目標値）との差分量を制御量として求め、パルス幅変調回路３に与える。パルス幅変調回路３は、帰還されたアナログ出力信号レベル（フィードバック値）がＤＡ変換器８のレベル（目標値）より大きい場合には、出力パルス幅を小さく制御する。一方、パルス幅変調回路３は、帰還されたアナログ出力信号レベルがＤＡ変換器８のレベルより小さい場合には、出力パルス幅を大きく制御する。
【００２３】
このような制御を行うことにより、アナログ出力信号レベルは、目標出力設定回路２が設定したＤＡＣ出力値設定手段２−１への設定値に収束するように動作する。さらに、絶縁トランス５の２次側には、従来必要であったリニアリティの高いアンプ回路が不要となり、受動部品で構成される整流回路６のみでアナログ出力信号を得ることができる。この結果、従来技術においてアンプ回路で課題となっていた電力消費がなく、電力効率のよい低電力なアナログ出力回路を得ることができる。
【００２４】
さらに、アナログ出力装置１が出力するアナログ出力信号は、微小レベルから１０Ｖ以上まで広範囲にわたって非常に高い線形性（リニアリティ）や出力精度が要求される。このため、先の図１の構成を有する本実施の形態１のアナログ出力装置１には、フィードバック制御回路７内に可変利得増幅器７−４が備えられている。
【００２５】
この可変利得増幅器７−４は、目標出力設定回路２内の利得変更手段２−３からの設定に応じて、増幅利得が変更可能な構成となっている。さらに、可変利得増幅器７−４の利得が変更された場合には、比較器７−５に入力される２つの信号の比較レベルを一致させるために、ＤＡＣ出力値設定手段２−１の設定値を変更する出力値変更手段２−２を目標出力設定回路２内に備えている。
【００２６】
図２は、本発明の実施の形態１における目標出力設定回路２内の利得変更手段２−３および出力値変更手段２−２の動作手順を示す図である。ここでは、一例として、アナログ出力信号のレベルとして、ＤＡ変換器８のフルスケール（ＦＳ）に対して、１／２ＦＳと１／４ＦＳの２つの閾値を持つ場合について説明する。
【００２７】
この場合には、図２に示すとおり、アナログ出力信号レベルは、領域Ａ〜領域Ｃの３つ領域に分類される。より具体的には、領域Ａは、アナログ出力が１／２ＦＳ以上の領域であり、領域Ｂは、アナログ出力が１／４ＦＳ以上〜１／２ＦＳ未満の領域であり、領域Ｃは、アナログ出力が１／４ＦＳ未満の領域である。また、本例では、可変利得増幅器７−４の利得は、Ｇ＝１、Ｇ＝２、Ｇ＝４の３通りが備えられ、これらの中から利得選択が行われることとする。
【００２８】
ここで、所望のアナログ出力信号のレベルが大きく、その値が領域Ａである場合には、目標出力設定回路２は、利得制御手段２−３の設定利得をＧ＝１とし、出力値変更手段２−２を変更なし（０ビット左シフト）の設定にする。この場合には、アナログ出力信号のレベルが大きいため、比較器７−５による比較信号の分解能は良好であり、精度の高いアナログ出力信号が得られる。
【００２９】
次に、所望のアナログ出力信号のレベルが領域Ａほど大きくはなく、その値が領域Ｂである場合には、アナログ出力信号の出力レベルが１／２ＦＳ以下となり、比較器７−５による比較信号の分解能が下がる。そこで、この場合には、利得制御手段２−３の設定利得をＧ＝２とし、出力値変更手段２−２を１ビット左シフト（２倍）の設定にする。
【００３０】
すなわち、目標値とフィードバック値の両方を２倍して、比較器７−５による比較処理を行うこととなる。これにより、比較器７−５による比較信号の分解能は、２倍に改善され、精度の高いアナログ出力信号を保つことができる。
【００３１】
さらに、所望のアナログ出力信号のレベルが小さく、その値が領域Ｃである場合には、アナログ出力信号の出力レベルが１／４ＦＳ以下と微小レベルとなり、比較器７−５による比較信号の分解能が大きく下がる。そこで、この場合には、利得制御手段２−３の設定利得をＧ＝４とし、出力値変更手段２−２を２ビット左シフト（４倍）の設定にする。
【００３２】
すなわち、目標値とフィードバック値の両方を４倍して、比較器７−５による比較処理を行うこととなる。これにより、比較器７−５による比較信号の分解能は、４倍に改善され、精度の高いアナログ出力信号を保つことができる。
【００３３】
以上のように、実施の形態１によれば、制御回路、パルス幅変調回路、および整流回路によりアナログ出力信号を生成する装置構成としている。これにより、パルス幅変調回路により出力されたパルス信号を受動部品で構成された整流回路で整流して、出力信号を生成でき、従来技術で課題となっていた増幅器による消費電力や発熱の問題を解消することができる。
【００３４】
さらに、フィードバック制御回路内に、目標出力設定回路から利得制御可能な可変利得増幅器を備える構成としている。これにより、出力されるアナログ出力信号が微小レベルの場合には、可変利得増幅器の利得を上げて、比較器の分解能を高く保つことができ、高い線形性（リニアリティ）と高精度なアナログ出力信号を得ることができる。
【００３５】
なお、図１において、可変利得増幅器７−４は、比較器７−５の前段に配置した例を示したが、可変利得増幅器を比較器７−５の後段に配置し、信号比較の差分量を増幅しても同様の効果を得ることができる。
【００３６】
実施の形態２．
図３は、本発明の実施の形態２におけるアナログ出力装置１の構成図である。先の実施の形態１と比較すると、本実施の形態２のアナログ出力装置１は、目標出力設定回路２及びフィードバック制御回路７のそれぞれの内部構成が異なっている。
【００３７】
図３に示した本実施の形態２のアナログ出力装置１における目標出力設定回路２は、ＤＡＣ出力値設定手段２−１およびホールド信号同期回路２−４で構成される。また、フィードバック制御回路７は、帰還信号スイッチ回路７−１、帰還信号絶縁回路７−２、サンプルホールド回路７−３、比較器７−５、および帰還タイミング信号絶縁回路７−６で構成される。
【００３８】
目標出力設定回路２内のホールド信号同期回路２−４は、フィードバック制御回路７内のサンプルホールド回路７−３が動作するタイミングを通知する。より具体的には、このホールド信号同期回路２−４は、パルス幅変調回路３が出力するパルス信号がＯＦＦとなる期間内にホールド信号を出力するように、サンプルホールド回路７−３の動作タイミングを制御する。また、ホールド信号は、帰還タイミング信号絶縁回路７−６を介して帰還信号スイッチ回路７−１を制御する。これにより、出力されているアナログレベルは、所望のタイミングにてフィードバックされる。
【００３９】
次に、本実施の形態２におけるアナログ出力装置１の構成上の特徴であるホールド信号同期回路２−４、およびサンプルホールド回路７−３の機能について、詳細に説明する。図４は、本発明の実施の形態２のアナログ出力装置１の回路構成における主要部の波形Ｗ１〜Ｗ４を示した図である。
【００４０】
波形Ｗ１は、アナログ出力装置１の出力信号であり、波形Ｗ２は、波形Ｗ１の縦軸（時間軸）を拡大したものである。また、波形Ｗ３は、パルス幅変調回路３の出力パルス波形である。波形Ｗ３と波形Ｗ２は、波形Ｗ３がＯＮのタイミングで波形Ｗ２が上昇し、波形Ｗ３がＯＦＦのタイミングで波形Ｗ２が下降する関係にある。さらに、波形Ｗ４は、ホールド信号同期回路２−４の出力波形である。波形Ｗ４の立ち上がりは、波形Ｗ３のＯＦＦ期間であり、かつ、波形Ｗ３の立下り（ＯＦＦ）からＴ１時間後に同期するように動作する。
【００４１】
ここで、Ｔ１の時間は、スイッチ回路４のスイッチイング動作や信号の過渡遷移に起因して生じるノイズが収束するのに十分な時間間隔とする。これにより、フィードバック制御回路７に入力される帰還信号（アナログ出力信号）に波形Ｗ２のような微小リップルが生じていた場合にも、比較器７−５においては、常にリップル周期に同期した同一レベルで比較処理が行われるので、フィードバックの比較精度が向上する。さらに、波形Ｗ３のＯＦＦのタイミングで比較が実施されるため、スイッチ回路４のスイッチィングノイズの影響を受けることがなく、比較精度が向上する。
【００４２】
以上のように、実施の形態２によれば、サンプルホールド回路を備えたフィードバック制御回路を適用することにより、パルス幅変調回路が出力するパルス信号がＯＦＦとなってから所定時間経過後のタイミングに同期して、帰還信号をホールドすることができる。これにより、フィードバック制御回路は、帰還信号に微小リップルが生じている場合にも、リップル周期に同期した同一レベルで比較を実施することができる。
【００４３】
さらに、パルス信号がＯＦＦとなる期間内に帰還信号をホールドすることができる。これにより、フィードバック制御回路による比較処理において、スイッチングノイズの影響を受けることがない。この結果、帰還信号の比較精度が向上し、高い線形性（リニアリティ）と高い精度を有するアナログ出力信号を得ることができる。
【００４４】
なお、上述の実施の形態１では、図１に示した構成のアナログ出力装置について、その機能および効果について説明した。また、上述の実施の形態２では、図３に示した構成のアナログ出力装置について、その機能および効果について説明した。しかしながら、本発明は、これらの構成に限定されるものではない。図１と図３の構成を両方兼ね備えた構成とすることにより、実施の形態１、２で説明した両方の効果を得ることのできるアナログ出力装置を実現できる。
【００４５】
また、図１、図３では記載を省略したが、帰還信号スイッチ回路７−１を駆動するに当たっては、スイッチ信号絶縁回路を用いることにより、負荷回路９側との絶縁が可能となる。
【００４６】
実施の形態３．
図５は、本発明の実施の形態３におけるアナログ出力装置１の構成図である。先の実施の形態２と比較すると、本実施の形態３のアナログ出力装置１は、絶縁トランス５の構成が異なる点が最も大きな相違点である。
【００４７】
図５に示した本実施の形態３のアナログ出力装置１における絶縁トランス５は、５−１〜５−３の３つの巻き線（第１の巻き線〜第３の巻き線に相当）で構成される。また、目標出力設定回路２は、ＤＡＣ出力値設定手段２−１およびタイミング信号生成回路２−５で構成される。絶縁トランス５の１次側には、リセット回路１０が具備されており、リセット回路制御スイッチ１１により切り離し可能な構成となっている。
【００４８】
さらに、フィードバック制御回路７は、帰還信号スイッチ回路７−１、サンプルホールド回路７−３、比較器７−５および帰還タイミング信号絶縁回路７−６で構成される。すなわち、本実施の形態３におけるフィードバック制御回路７では、絶縁トランス５の構成が異なる結果、帰還信号絶縁回路７−２が不要となっている。
【００４９】
図６は、本発明の実施の形態３のアナログ出力装置１の回路構成における主要部の波形Ｗ５〜Ｗ９を示した図である。波形Ｗ５は、パルス幅変調回路３の出力電圧波形に相当するＰＷＭ出力波形である。波形Ｗ６は、１次巻き線５−１に流れる励磁電流に相当する１次巻き線励磁電流である。波形Ｗ７は、１次巻き線５−１の正極（ドット表示）端子における電圧波形に相当する１次巻き線正極端子電圧である。
【００５０】
波形Ｗ８は、リセット回路制御スイッチ１１のゲート制御を行う信号の電圧波形に相当するリセット回路制御信号である。さらに、波形Ｗ９は、サンプルホールド回路７−３が信号を保持するタイミングを制御する信号の電圧波形に相当するサンプル／ホールド信号である。
【００５１】
次に、これら図５、図６を用いて、本発明の実施の形態３におけるアナログ出力装置１の動作について説明する。パルス幅変調回路３から出力されるパルス信号は、絶縁トランス５の１次巻き線５−１および２次巻き線５−２を経由して絶縁伝送されるが、この動作は、先の実施の形態１および２における動作と同じである。
【００５２】
一方、負荷回路９に対して出力されたアナログ信号は、帰還信号スイッチ回路７−１を経由して、３次巻き線５−３に接続され、１次巻き線５−１を経由してフィードバックされる構成とする。３次巻き線５−３から１次巻き線５−１への絶縁伝送されたフィードバック信号は、サンプルホールド回路７−３へ入力される。そして、サンプルホールド回路７−３以降の動作は、先の実施の形態２における動作と同じである。
【００５３】
絶縁トランス５の１次巻き線５−１は、図６の波形Ｗ５〜Ｗ７に示す通りに動作する。パルス駆動の期間（Ｔｏｎ）において、１次巻き線端子電圧が正電位で印加され（Ｗ７）、２次巻き線５−２へ絶縁伝送される。また、１次巻き線５−１は、端子間電圧で励磁されて、励磁電流が増加する（Ｗ６）。なお、パルス駆動の期間（Ｔｏｎ）において、帰還信号スイッチ回路７−１は、ＯＦＦの状態であるため、１次巻き線５−１から３次巻き線５−３へは、信号は伝達されない。
【００５４】
パルス駆動がＯＦＦされる（Ｔｏｆｆ）と、１次巻き線５−１は、リセット（消磁）状態に移る。１次巻き線５−１の正極端子は、負電位となり（Ｗ７）、巻き線を流れる電流（Ｗ６）は、リセット回路１０に流れ込んで減少していく。電流が０となった時点でリセット期間（Ｔｒｓｔ）が完了する。
【００５５】
リセット状態が完了した後は、アイドル状態（Ｔｉｄｌｅ）となる。リセット期間（Ｔｒｓｔ）の長さは、リセット回路１０の素子値に依存するため、アイドル時間（Ｔｉｄｌｅ）が０とならないように、リセット回路１０の素子値を構成する。
【００５６】
本実施の形態３では、１次巻き線５−１のアイドル期間（Ｔｉｄｌｅ）を活用し、負荷回路９に対して出力されたアナログ信号をフィードバックする。タイミング信号生成回路２−５は、フィードバック信号のレベルを保持するサンプル／ホールド信号（Ｗ９）と、リセット回路の切離しを制御するリセット回路制御信号（Ｗ８）を、図６に示すようなタイミングで出力する。
【００５７】
サンプル／ホールド信号（Ｗ９）が出力されると、帰還タイミング信号絶縁回路７−６を介して帰還信号スイッチ回路７−１がＯＮとなる。この結果、負荷回路９に対して出力されているアナログ信号が、絶縁トランス５の３次巻き線５−３、１次巻き線５−１を介してフィードバックされ、サンプルホールド回路７−３にて保持される。
【００５８】
この時、フィードバック信号（ＶＦＢ）のレベルは、負電位である。従って、リセット回路１０が導通するのを防止するためには、リセット回路を切離す必要がある。そこで、タイミング信号生成回路２−５は、リセット回路制御信号（Ｗ８）を出力し、リセット回路制御スイッチ１１をオフ状態にして、リセット回路を切離すように制御する。
【００５９】
これにより、アナログ信号のレベルは、３次巻き線５−３から１次巻き線５−１へ絶縁伝達（フィードバック）され、サンプルホールド回路７−３にて所望のフィードバック信号ＶＦＢ（Ｗ７）が保持される。また、フィードバック信号は、３次巻き線５−３を負電位に印加するため、２次巻き線へは伝達されない。
【００６０】
サンプルホールド回路７−３以降の動作は、先の実施の形態２と同じであり、アナログ出力値は、ＤＡ変換器８から出力されるアナログ出力信号の目標値に収束するように動作する。
【００６１】
以上のように、実施の形態３によれば、３つの巻き線を有する絶縁トランスを用いることにより、帰還信号を絶縁するために必要であったフィードバック制御回路内の絶縁回路（先の実施の形態２における帰還信号絶縁回路７−２に相当）を不要とすることができる。この結果、絶縁アナログ出力を多チャンネル備えるようなアナログ出力装置であっても、装置を小型化することが可能となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１におけるアナログ出力装置の構成図である。
【図２】本発明の実施の形態１におけるアナログ出力装置の動作手順を示す図である。
【図３】本発明の実施の形態２におけるアナログ出力装置の構成図である。
【図４】本発明の実施の形態２のアナログ出力装置の回路構成における主要部の波形を示した図である。
【図５】本発明の実施の形態３におけるアナログ出力装置の構成図である。
【図６】本発明の実施の形態３のアナログ出力装置の回路構成における主要部の波形を示した図である。
【図７】従来のアナログ出力装置の構成図である。
【図８】従来の別の形態の電圧出力装置の構成図である。
【符号の説明】
【００６３】
１  アナログ出力装置、２  目標出力設定回路、２−１  ＤＡＣ出力値設定手段、２−２  出力値変更手段、２−３  利得制御手段、２−４  ホールド信号同期回路、２−５  タイミング信号生成回路、３  パルス幅変調回路（ＰＷＭ回路）、４  スイッチ回路、５  絶縁トランス、５−１  １次巻き線（第１の巻き線）、５−２  ２次巻き線（第２の巻き線）、５−３  ３次巻き線（第３の巻き線）、６  整流回路、７  フィードバック制御回路、７−１  帰還信号スイッチ回路、７−２  帰還信号絶縁回路、７−３  サンプルホールド回路、７−４  可変利得増幅器、７−５  比較器、７−６  帰還タイミング信号絶縁回路、８  ＤＡ変換器、９  負荷回路、１０  リセット回路、１１  リセット回路制御スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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