(57)【特許請求の範囲】
【請求項１】
センス活性化信号（ＳＥＮＲＥＦ）に応答して第１の論理レベルを検知する際に第１の電流消費と、前記センス活性化信号（ＳＥＮＲＥＦ）に応答して第２の論理レベルを検知する際に第２の電流消費とを有するセンス増幅器であって、前記第１及び第２の電流消費は第１の量だけ異なる前記センス増幅器と、
論理レベル検出に対応する出力を与える読取り若しくはセンス増幅器として働かない、前記センス増幅器と異なるトランジスタ構成を有し、前記センス増幅器にも給電する電源によって給電され、前記センス活性化信号（ＳＥＮＲＥＦ）に応答して前記センス増幅器が前記第１の論理レベルを検知する際に第３の電流消費と、前記センス活性化信号（ＳＥＮＲＥＦ）に応答して前記センス増幅器が前記第２の論理レベルを検知する際に第４の電流消費とを有する消費平衡回路であって、（ｉ）前記第１及び第３の電流消費の合計と（ｉｉ）前記第２及び第４の消費の合計との間の差の大きさが前記第１の量の大きさよりも小さい前記消費平衡回路と、を備える論理レベル検出回路。
【請求項２】
前記センス増幅器が電流検知センス増幅器である、請求項１に記載の論理レベル検出回路。
【請求項３】
前記消費平衡回路が選択的に起動される電流源回路である、請求項２に記載の論理レベル検出回路。
【請求項４】
前記消費平衡回路が前記第３若しくは第４の電流消費を前記センス増幅器によって発生した信号に応答して選択的に消費する、請求項１に記載の論理レベル検出回路。
【請求項５】
前記消費平衡回路が前記センス増幅器のトランジスタ数の少なくとも約３分の１未満のトランジスタ数を有する、請求項１に記載の論理レベル検出回路。
【請求項６】
前記消費平衡回路が９個未満のトランジスタを含む、請求項５に記載の論理レベル検出回路。
【請求項７】
前記センス増幅器が前記第１及び第２の論理レベルを検知する際の前記センス増幅器及び前記消費平衡回路の組合わされた電流消費が、検出された論理レベルと実質的に無関係であるように前記差を小さくさせる、請求項１に記載の論理レベル検出回路。
【請求項８】
前記センス増幅器が前記第１のレベルを検知している間に、前記消費平衡回路が前記第１と第２の電流消費との間の差の大きさに略等しい電流を伝える、請求項７に記載の論理レベル検出回路。
【請求項９】
前記センス増幅器が記憶セルアレイに選択的に結合され、前記センス増幅器、消費平衡回路及び記憶セルアレイが共通の半導体基板に集積化される、請求項１に記載の論理レベル検出回路。
【発明の詳細な説明】
【０００１】
発明の背景
１．技術分野
本発明は一般にはメモリ素子に係り、より詳細には、記憶セルの状態を検知する際に、データ依存電源雑音を低減若しくは排除する回路に関する。
【０００２】
２．背景技術
不揮発性メモリを含む、たいていの半導体メモリ素子の場合に、センス増幅器（センスアンプ）が記憶セルの状態を検出又は「検知」するために使用される。これらのメモリ素子の絶えず繰り返されるスケーリングが、これらのセンス増幅器が記憶セル状態を識別するために検出する必要がある、電流、電荷又は電圧変動の減少し続ける量が生じる。電流検知技法が使用される場合、センス増幅回路は検出される記憶セルの「状態」に通常依存する、様々な量の電流を吸い込むか又は供給するであろう。通例、複数のセンス増幅回路は共通の電源を共有し、複数の記憶セルを同時に読取るように並列になり、これらの電流は付加的であり、「データ依存」電源雑音変動若しくは「スパイク」（すなわち、電流及び／又は電圧変動）を引き起こし得る。例えば、極端な場合には、並列に読取られる全ての記憶セルが同じ状態にある場合、これらのセルを読取る際に電源によって吸い込まれるか又は供給される全体的電流がかなり重大になり、そして電源が急速で大きな電力（電流）需要に対応して瞬間電圧変動範囲を維持できないので、電圧スパイクを起こすことがある。明らかに、記憶セル状態の種々の組合せが様々な量の電流を供給するか、または吸い込み、様々な特性を示す電圧変動を生じ得る。電気的消費におけるこれらの不要な変動（すなわち、供給電圧及び／又は供給／吸い込み電流における変動）は、センスアンプが正しいデータを検出することを困難にし得る雑音を表わす。
【０００３】
さらに、そのようなメモリ素子が機密保護及びプライバシー用の秘密情報（例えば、秘密鍵）を格納するために使用される、装置及び素子において（例えば、スマートカード、携帯電話などにおいて）、これらのデータ依存電源変動は素子、及び該素子が使用される装置又はネットワークの機密保護を危うくすることがある。より具体的にいえば、機密保護素子が機密保護データ読取りを含む種々の動作（例えば、別の素子と通信リンクを設定する、金融取引を実行するなど）を実行する間にデータ依存電源変動（例えば、電流）を監視することによって、十分な情報が「安全に」格納された情報（例えば、秘密鍵）を決定するために取得され得る。
【０００４】
米国特許第４，９３２，０５３号が概して、電流変化、及びそれによってメモリから読取られるどんなデータの真値にも「マスクを掛ける」ように不規則な電流を導入することによって、データ依存電源変動と関連する機密保護問題を扱う。かかる不規則な電流は追加シミュレーション記憶セル及びそれらを制御する疑似乱数発生器を用いることによって導入され、したがって、かなりの量のチップ面積を必要とし、この面積は種々の種類の機密保護素子（例えば、スマートカード）に対して特に限定され、かつ有用であることがある。
【０００５】
米国特許第４，９１６，３３３号もまたこの機密保護問題を扱い、検出される論理レベルに関係なく、同じ電気的消費を本質的に有する２進論理レベル検出器を開示する。この本質的にデータから独立である消費を与えるために、２進論理レベル検出器は、読取り増幅器が検出される同じ論理レベルを受取る場合に相補形論理状態を呈する、２つの並列接続された同一の読取り増幅器から成り、したがって記憶セル論理レベルを検出するために必要なチップ面積を本質的に２倍にし、これは多数のトランジスタを用いる高感度センス増幅器を用いる場合に特にあまり適当ではない。
【０００６】
したがって、記憶セルの状態を検知する場合に電源変動を低減、排除又は極力少なくする、さらなる進歩及び改善の必要性、特に従来のセンス増幅器設計によって具体化するのに充分に適当である一方で、大きなチップ面積を必要とせず、低減されたデータ従属電源変動を与える回路に対する必要性があることが認識され得る。
【０００７】
発明の概要
本発明は、センス増幅器を含む論理レベル検出回路と、該センス増幅器と位相的に異なり、かつ、該センス増幅器のデータ依存電気的消費を補償するデータ依存電気的消費を有することによってデータ依存電気的消費を低減及び／又は排除する消費平衡回路を提供することによって、かかる進歩を付与し、上述の問題並びに背景及び従来技術の他の制限を克服する。
【０００８】
本発明の態様によれば、論理レベル検出回路が、第１の論理レベルを検知する際に第１の電流消費と、第２の論理レベルを検知する際に第２の電流消費とを有するセンス増幅器を備え、第１及び第２の電流消費は第１の量だけ異なる。また、論理レベル検出回路は、センス増幅器と異なるトランジスタ構成を有し、かつセンス増幅器にも給電する電源によって給電される消費平衡回路を備える。消費平衡回路は、センス増幅器が第１の論理レベルを検知する際に第３の電流消費と、センス増幅器が第２の論理レベルを検知する際に第４の電流消費とを有する。（ｉ）第１及び第３の電流消費の合計と（ｉｉ）第２及び第４の消費の合計との間の差の大きさが第１の量の大きさよりも小さいので、論理レベル（データ若しくは状態）依存電気的消費を低減させる。
【０００９】
本発明の別の態様によれば、該差は、センス増幅器が第１及び第２の論理レベルを検知する際のセンス増幅器と消費平衡回路の結合された電流消費が検出された論理レベルの影響を実質上受けないほどに低減される。
【００１０】
本発明のもう一つの態様によれば、センス増幅器は電流検知センス増幅器として具体化され、消費平衡回路は選択的に起動される電流源として具体化される。さらに、この選択的に起動される電流源は、このセンス増幅器が論理レベルを検知する場合に電流検知センス増幅器によって発生された信号に応答し得る。消費平衡回路は、センス増幅器を具体化するために使用されるトランジスタの数の少なくとも３分の１未満の数のトランジスタによって具体化され得る。
【００１１】
本発明のさらにもう一つの態様によれば、論理レベル検出回路は記憶セルアレイと共に共通半導体基板上に集積化され、これはマイクロプロセッサ、入力／出力及び通信回路のような他の回路の集積を含むことがある。少なくとも記憶セルアレイと共に集積化された、かかる論理レベル検出回路はスマートカードとして具体化された集積回路に含まれ得る。
【００１２】
本発明のさらなる態様、特徴および利点が、本発明が添付の図面と共に行なわれる説明に照らして考慮された場合に、理解され、より容易に明らかになるであろう。
【００１３】
発明の詳細な説明
図１を参照して、本発明の実施形態によれば、記憶セルアレイ３０内の選択された記憶セルの状態を検出するために具体化された、センス増幅器４０及び消費平衡回路５０を備える論理レベル検出回路の模式的回路図が示される。センス増幅器４０及び消費平衡回路５０は、接地に対して電圧レベルＶｄｄを与える共通電源によって双方とも給電される。センス増幅器４０及び消費平衡回路５０はセンス増幅回路全体を構成するとしてまとめて考え得るが、参照を簡単にし、説明を明確にするために、本願にて使用されるセンス増幅器は、記憶セルの状態を検知するために必要である以外の回路を言及せず、検知された状態に対応する出力を与え、したがって、図１の実施形態において、消費平衡回路５０には言及しない。センス増幅器４０、消費平衡回路５０及び記憶セルアレイ３０は、メモリチップ又はマイクロコントローラユニットのような集積回路全体を構成する他の回路（例えば、記憶アドレスデコーダ、制御回路など）と共に共通半導体基板（例えば、シリコンチップ）上に集積化され得る。
【００１４】
記憶セルアレイ３０は、示されたように、プロセッサと一体に（すなわち、同じ半導体基板上に）集積化されることもある集積化メモリ素子の通常は一部である記憶セルを含む。より具体的にいえば、図１は記憶セルアレイ３０に含まれる８つの単一トランジスタ記憶セルを示す。各記憶セル（例えば、記憶セル３２）が、各々が共通ビット線（例えば、ＢＬｊ又はＢＬｊ＋１のどちらか）に選択的に（それぞれのワード線ＷＬｉ−Ｗｌｉ＋３を選択することによって）結合される記憶セルのカラムに論理的に位置付けられる。また、各記憶セルは共通ワード線（例えば、ＷＬｉ−Ｗｌｉ＋３のうちの１つ）を選択することによってそれぞれのビット線（ＢＬｊ、ＢＬｊ＋１）に並列に選択的に接続され得る記憶セルのロウに論理的に位置付けられる。メモリ素子設計に応じて、アドレス信号が、論理レベル検出回路、又は対応する論理レベル検出回路にそれぞれ結合するために、個々のセルを選択するか、またはセルのグループ（例えば、バイトまたはワード）を同時に選択し得る。したがって、記憶セル３２が、ＷＬｉ及びＢＬｊを選択するアドレス信号によってアドレス指定される（すなわち、センスアンプ４０の入力ＩОに結合される）ことがあり、メモリ設計にもとづいて、アドレス信号もまたそれらのビット線を選択する場合は、記憶セル３２と同じロウ（すなわち、同じ語線ＷＬｉを有する）の別の記憶セルもまた、対応するセンスアンプ（図示せず）に同時に結合され得る。
【００１５】
図１に、記憶セルアレイ３０はセル当り単一トランジスタのフラッシュメモリとして図示されるが、もう一つの選択肢として、ダイナミック、スタティック、又は強誘電体ランダムアクセスメモリ（すなわち、ＤＲＡＭ、ＳＲＡＭ又はＦＲＡＭ）、または電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）のような、実際上不揮発性若しくは揮発性固体メモリ素子のどれかとして具体化され得る。示された実施形態において、各フラッシュ記憶セルが、ビット線に直接接続されたドラインと、ワード線に接続されたゲートと、ソースライン（ＳＬ）に接続されたソースと、を有するフローティングゲートトランジスタ構造を含む。当業者に公知のように、電荷がフローティングゲートに（例えば、ホットエレクトロン注入によって）選択的に蓄積され、そこから（例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネルによって）除去されることがあり、もって関連する電界効果トランジスタの閾値電圧を実質的に変える。したがって、フローティングゲートの充電状態に応じて、少なくとも２つの状態が、関連する電界効果トランジスタのチャンネルを通って流れる電流によって検知される（読取られる）ことがある。図１の実施形態において、各記憶セルは２つの状態だけを有し（すなわち、１ビットの情報を格納する）、センスアンプ４０によって読取られると、第１及び第２の状態（レベル）がそれぞれ、測定できる、かつ無視できる電流を、記憶セルトランジスタを通して生ずる。この実施形態において、「高」又は論理「１」データレベルが、フローティングゲートから除去された過剰の負電荷に起因して、読取られる場合に電流を伝える（すなわち、「オン」である）記憶セルに対応するのに対して、「低」又は論理「０」データレベルが、フローティングゲートに格納された過剰の負電荷によって、読取られる場合に少しの電流も本質的に伝えない（すなわち、「オフ」である）記憶セルに対応する。一方、本発明はそのような論理レベル規定を有する具体化に限定されないことが理解される。
【００１６】
本発明のこの実施形態において具体化されたように、センス増幅回路４０は当業者に既知の従来設計による単一入力電流検知センス増幅器である。入力ＩＯがメモリアレイ３０の多数のビット線のうちのどれか一つに多重化され得る。
センス増幅器４０が第１の記憶状態を検知する場合に、その全電流消費が第１の値であり、これはセンス増幅器４０が第２の記憶状態を検知する場合のセンス増幅器４０に対する第２の電流消費値と異なる。より具体的にいえば、本実施形態で具体化されたように、センス増幅器４０が「高」又は「オン」セル状態を検知する場合に、その電気的消費が入力ＩＯから記憶セルを通る、測定できる電流を含むのに対して、センス増幅器４０が「オフ」又は「低」セル状態を検知する場合に、入力ＩＯから記憶セルを通る、無視できる電流を含む。さらにこの実施形態において、「オフ」又は「低」記憶セル状態を検知する場合に、一定の電流がセンス増幅器４０全体によって引き出される。一方、本発明による代替電流検知センスアンプの具体化が、両方の状態を検知する場合に無視できる電流を検知することがあり、及び／又は、どんな検知電流にも加えて、「オン」及び／又は「オフ」状態を検知する場合に無視できない電流を電源から吸い込むことがある。センス増幅器４０は種々の方法（例えば、差動電圧／電荷センス増幅器設計）で具体化されることがあり、電流検知設計に限定されないこともまた理解され得る。ただ、代替センスアンプ設計が様々な状態を検知する場合に種々の電流消費量及び機構を有することがあり、一方で、電流消費量は様々な状態を検知する場合に異なるであろう。
【００１７】
本発明によれば、消費平衡回路５０は、様々なデータ状態を検知する場合にセンスアンプ４０に給電する電源から引き出された電力の差が、少なくともデータ依存雑音を低減するために低減され、検出された状態が、センスアンプ４０に給電する電源に関連して電気的消費を監視することによって探知されないことがあるほどに十分に低減され得るように動作する。別の言い方をすれば、消費平衡回路５０は、もしそれが無いか、または動作しないなら、様々な状態（例えば、「高」対「低」状態）を検知する場合に起きるであろう電源消費の差を低減する。かかる低減を与えるために、消費平衡回路５０はデータ依存電気的消費を与えて、センス増幅器のデータ依存電気的消費を補償し、この補償は検出データ状態の影響を実質的に受けない全体の電気的消費を与える。すなわち、記憶セルの検知中のセンス増幅器４０及び消費平衡回路５０の組合わされた電気的消費が、それらの消費は個々にデータに依存することがあるが、センスアンプ４０によって検知された状態の影響を実質的に受けないことがある。
【００１８】
本実施形態において、したがって、トランジスタＮ１４、Ｎ１５、Ｎ１６及びＰ１１を備える消費平衡回路５０は、検出されたセルの状態が電流を引き出さない場合は（「オフ」セル）、電流消費を（センスアンプ４０に給電する同じ電源に関連して）増し、検出されたセルの状態はセルが電流を引き出すほどである場合は（「オン」セル）、少しも電流消費を増さない。この実施形態において、センスアンプ４０はオフ状態を検知する場合に一定の電流を消費するので（さらに下に述べるように）、オフセル検出中に増加した電流消費量が、オンセル検出中にセンスアンプ４０を通る電流の追加量にほぼ等しい。しかし、消費平衡回路５０は種々の方法で具体化され得ることが理解される。例えば、それは様々な状態を検知する間の全電気的消費の差を極力小さくするか、または排除する必要がないし、それは消費を単に増して、この差の大きさを小さくする。くわえて、示すように、１つの状態を検知する場合にセンスアンプが一定の電流を消費するかどうかに関係なく（本実施形態におけるように）、もし全消費の差の結果として生ずる大きさが小さくなれば、消費平衡回路は両状態の間に電流消費を増加させ得る。さらに、消費平衡回路５０は電流源／シンク（本願で使用されるように、電流源は電流シンクを包含する）に選択的になる相補形金属酸化膜半導体（ＣＭＯＳ）として示されるのに対して、種々の他の技術（例えば、ＰＭＯＳ、ＮＭＯＳ、バイポーラＣＭＯＳ、バイポーラ）及び／又はブートストラップ又は調整電流源、電流ミラー、または様々な状態を検知する場合に規定の電流量の選択的（すなわち、データ依存）消費を与える、少なくとも１つのトランジスタの他の構成のようなトランジスタ回路が使用され得る。
【００１９】
図１の論理レベル検出回路の動作、特にデータ依存雑音を低減又は排除するその動作が、次のようにさらに理解され得る。トランジスタＰ７、Ｎ１０、Ｎ９、Ｎ８、Ｐ１０及びＮ１２が検知しない場合の状態を設定するように動作し、この間にタイム信号ＳＥＮが低く（論理０レベル）、ＳＥＮＲＥＦが高くて（論理１レベル）、出力ＳＯＵＴを論理０にセットする。
【００２０】
センスアンプ４０を動作させるために、ＳＥＮ入力は「高」に駆動される。信号ＳＥＮＲＥＦ、ＶｂｉａｓＰ１、ＶｃａｓｃＰ、およびＶｂｉａｓＮ１の電圧が、それらが駆動するトランジスタを「バイアス」するように全てセットされて、
プリセット電流を供給可能にする。これらの入力を駆動する回路が説明をわかりやすくするために示されない。トランジスタＮ１１およびＮ１３を通る電流が小さくて、中間レベルにバイアスされたＩＯノードを保持する。トランジスタＰ５およびＰ６がノードＣを高く引こうと試み、そしてＮＨ４がノードＦを高く引こうと試みるのに対し、ＮＨ２がＩＯを高く引こうと試みるであろう。ＮＨ４及びＮＨ１が速度を考慮して追加され、セルが最後に検出される場合に通常導通しない。述べたように、検知動作中、ＩＯノードはメモリ素子のドレイン（例えば、記憶セル３２のドレイン）に多重化される。
【００２１】
多重化（すなわち、「選択された」）セルが「オン」である場合は、それは電流ＩＯＮを導通して、この電流をノードＢからＮＨ２を通して引き出すであろう。この導通はノードＢを低く引こうと試み、また一方で、トランジスタＰ３がノードＢを電源電圧Ｖｄｄ未満のＰ３閾値電圧の大きさに維持するであろう。いったんＰ３が導通すると、そのゲートにおける電圧がＰ４をオンにし、ノードＡを高く引こうと試みるであろう。ＳＥＮＲＥＦは、Ｎ３のドレインがオンセルの電流の約半分（すなわち、ＩＯＮ／２）を吸い込むことができるようにＮ３を駆動するためにセットされる。Ｐ３およびＰ４トランジスタは全セル電流ＩＯＮ（トランジスタＮ１１およびＮ１３を通る、無視できる電流を無視する）をトランジスタＮ３のドレインに「再現」するので、ノードＡは高く引かれ、トランジスタＰ２、Ｎ２、Ｎ１２、およびＰ１０がこの電圧変化を検出し、それをディジタル電圧レベルに変換するであろう。トランジスタＰ１およびＮ１がディジタル電圧レベルのバッファーとして働いて、ＳＯＵＴ信号を駆動する。
【００２２】
この動作によって、「オン」セルを検出する場合に、電源から消費される電流（すなわち、電圧源Ｖｄｄから流れた電流）が次のように見積もられる。トランジスタＰ５およびＰ６が信号ＶｂｉａｓＰ１およびＶｃａｓｃＰによってバイアスを掛けられて、トランジスタＰ５、Ｐ６、ＮＨ４及びＮ５によって形成されたシングルエンド電圧増幅器に対して一定のバイアス電流（ＩＢＩＡＳ）を与える。ノードＣにおける増幅器の出力電圧がＮＨ２のゲート電圧を与え、これは、次には、記憶セルへの電流、およびまたＮ１１及びＮ１３によって伝えられる、無視できる量の電流を与える。トランジスタＰ８がオフである。記憶セルは１単位の「オンセル電流」（ＩＯＮ）をＮＨ２を通して、したがってＰ３を通して引き出す。Ｎ３はＩＯＮの半分（１／２）を単に駆動（吸い込み）でき、そしてトランジスタＰ４がそのドレイン・ソース電圧（Ｖｄｓ）にバイアスを掛けるまでトランジスタＰ４はノードＡを高く駆動して、ＩＯＮの約半分（１／２）を引き出すように、Ｎ３のゲートがＳＥＮＲＥＦによってバイアスを掛けられる。トランジスタＰ２、Ｐ１０、およびＰ１が完全な論理レベルまで駆動し、無視できる量の電流を引き出す。したがって、「オン」記憶セル状態の検知中、センスアンプ４０は、合計して「オン」セル電流の約１．５倍（すなわち、３ＩＯＮ／２）プラスその電源からの一定電流（ＩＢＩＡＳ）を消費する。
【００２３】
この間に、消費平衡回路５０はこの共通電源から少しも電流を本質的に引き出さない。具体的にいえば、ノードＡの高レベルがトランジスタＰ１１をオフにし、したがって少しも電流は消費平衡回路５０を通して流れないであろう。
【００２４】
多重化記憶セルが「オフ」である場合は、それはどんな有効な電流も伝えず、ＮＨ２によって伝えられる電流が無視できる量であり、Ｎ１１及びＮ１３によって必要とされる電流だけを供給するのに十分な値である。Ｐ５及びＰ６によって形成されたカスコード負荷が高利得を生じ、ノードＩОの電圧が前の事例よりもわずか数１０ミリボルト高く、ここで記憶セルは電流を伝えていた。しかしながら、ノードＣ、ＮＨ２のゲート電圧は、著しく低下され、ＮＨ２及びＰ３によって供給される電流が非常に小さい。ノードＩОが増幅器のバイアス点まで引き上げられている間だけＮＨ１が導通し、そして遮断する。ここで、Ｎ５がＰ５及びＰ６によって供給された電流ＩＢＩＡＳを吸い込む。等しいゲート及びソース電圧を有するので、小さいＰ３ドレイン電流がＰ４で再現されるが、この電流はＮ３の電流吸い込み容量よりもかなり小さいので、ノードＡは接地に近づくように引き下げられる。出力トランジスタがこの電圧変化を検出し、ＳＯＵＴ信号を駆動するディジタル電圧信号に変換する。
【００２５】
したがって、「オフ状態」を検知する場合に電源から消費される電流が次のように見積もられる。「オン」状態記憶セルを検出するのと同様に、トランジスタＰ５およびＰ６は一定バイアス電流（ＩＢＩＡＳ）を入力トランジスタＮ５に供給する。トランジスタＰ８がオフである。「オフ」記憶セルはどんな有効な電流もＮＨ２を通して引き出さず、また一方、Ｐ３はどんな有効な電流も引き出さない。トランジスタＰ３はオフであるので、トランジスタＰ４は同様に事実上オフとなって、どんな有効な電流も引き出さないであろう。ノードＡは低く、したがってトランジスタＮ３はどんな有効な電流も吸い込まない。トランジスタＰ２、Ｐ１０及びＰ１は完全な論理レベルまで駆動し、無視できる量の電流を引き出す。したがって、「オフ」セルを検出する場合に電流ＩＢＩＡＳだけがセンスアンプ回路４０に流入する。
【００２６】
この「オフ」セル検出中、消費平衡回路５０において、ノードＡの低レベルがトランジスタＰ１１をオンにし、これによって中間ノードＣＯＭを高く引き上げるように試みて、トランジスタＮ１４、Ｎ１５及びＮ１６のドレインが高くなるようにする。したがって、トランジスタＮ１４、Ｎ１５及びＮ１６はオンとなり、これらのトランジスタはトランジスタＮ３と整合し（すなわち、同じ幅対長さ比、及び／又は同じ幅と長さを有する）、またＳＥＮＲＥＦによって駆動されるので、それらは「オンセル電流」の１／２（すなわち、ＩＯＮ／２）を各々引き出すであろう。このように、「オフ」状態を検出する間に、消費平衡回路５０を通って流れる全電流が「オン」セル電流の１．５倍（すなわち、３ＩＯＮ／２）に略等しく、これは「オフ」セル状態を検出する場合に電源からの全電流消費に等しい。入力増幅器のバイアス電流（ＩＢＩＡＳ）と共に、電源から流れる全電流は３ＩＯＮ／２＋ＩＢＩＡＳであり、これはセンスアンプが「オン」記憶セルを検知する場合に流れる電流と同じである。
【００２７】
なお、「オン」セル及び「オフ」セル検出中に消費される電流、トランジスタＮ１１及びＮ１３を通る電流の上述の見積もりが無視できると考えられる。たとえこの電流が無視できないとしても、また一方、ＩОノードの実際の電圧が「オフ」セル又は「オン」セルに対して著しく変化しないので、それはメモリの状態に応じてデータ従属電流差を起こさないであろう。ＳＥＮＲＥＦ電圧が、トランジスタＮ３を通る電流が「オンセル電流」の半分（すなわち、ＩＯＮ／２）に本質的に等しいように、慎重に発生されるが、通常この電圧の発生及び分布にばらつきがあることもまた注目される。また、メモリアレイ内のセルがそれらの「オン」状態電流にわずかなばらつきを有することがある。しかし、これらのばらつきは通常小さく、通例、標準的な公称「オン」セル電流と同程度である。したがって、通常電流消費回路及びセンスアンプのトランジスタ間（例えば、図１の実施形態において、トランジスタＮ１４、Ｎ１５、Ｎ１６、とトランジスタＮ３との間）で容易に実現され得る密な整合が、典型的な素子（例えば、トランジスタ）及び回路のばらつきに関係なく、各データ状態を検出する場合に実質的に等しい電流消費（すなわち、実質的にデータ独立性の電流消費）を典型的に実現するであろう。
【００２８】
よって、本発明の特徴及び態様によれば、図１に具体化された論理レベル検出回路は、「オン」記憶セル（「高」状態）及び「オフ」記憶セル（「低」状態）を検出する場合に本質的に等しい量の電流を引き出すことが評価されることがある。そのようなデータ独立性の電流消費は、センスアンプ感度を高める実質的雑音低減を有利に表わす。記憶セルの両方の状態が検知される場合に同じ量の電流を本質的に有することに関連する、関係のある特徴及び利点は、電源を通る電流を監視することによってメモリの状態を推論することが事実上不可能であるということである。
【００２９】
上述の実施形態によって示された本発明のさらなる特徴は、データ従属電源変動は、センス増幅回路を複製、又は実質的に再現せずに、低減、又は実質的に排除されるということである。例えば、トランジスタ数の点から見ると、図１の具体化は電流検知アンプ４０用に２４個のトランジスタ、および消費平衡回路５０用にたった４個のトランジスタを使用する。実際に、一例として、図１に示した実施形態の実際のレイアウトにおいて、センス増幅器４０によって占められる面積は、消費平衡回路５０によって占められる面積の約７倍であった。このように、本発明に従って、高感度センス増幅器が、データ従属雑音低減を与えるために要するチップ面積を著しく増加する必要なしに、データ従属雑音低減回路とともに使用されることがある。そのような特徴は、データ機密保護および高速メモリアクセスを必要とするが、限定されたチップ面積を有する（例えば、暗号化、ユーザーインタフェース、通信などのために、多くの素子および機能を集積化するために必要なので）スマート（メモリ）カードのような応用に特によく適する。
【００３０】
上の説明は多くの特異性を与えるが、これらの実現できる詳細は本発明の範囲を限定するとして構成されるべきではなく、本発明は、この精神から逸脱することなく、またその付随する利点を損なうことなしに、多くの変更、改変及び投下物の具体化が可能であることが当業者によって容易に理解されるであろう。また一方、本発明は開示された実施形態に限定されないが、特許請求の範囲に従って規定される必要があることが意図されている。
【図面の簡単な説明】
【図１】  本発明の実施形態による、電流検知センス増幅器及び消費平衡回路を備える論理レベル検出回路に結合された記憶セルアレイの模式的回路図である。
【図１】
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