(57)【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板が準備される工程と、
前記ＳｉＣ基板上に前記第１導電型のＳｉＣ層が形成される工程と、
前記ＳｉＣ層において、前記ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、前記第１導電型とは導電型の異なる第２導電型の第２導電型領域がイオン注入により形成される工程と、
前記第２の主面に接触するように、前記ＳｉＣ層上に、絶縁体からなる絶縁層が形成される工程と、
前記絶縁層上に、導電体からなる電極が前記絶縁層に接触するように形成される工程と、
前記第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、前記ＳｉＣ層の前記第２の主面を含む領域に、前記ＳｉＣ層よりも高濃度の前記第１導電型の不純物を含む一対の高濃度第１導電型領域が形成される工程とを備え、
前記電極が形成される工程では、前記電極は、前記チャネル領域となるべき領域上に形成され、
前記高濃度第１導電型領域が形成される工程においては、
前記電極がマスクとして用いられることにより、前記第２導電型領域の中に配置される第１の高濃度第１導電型領域と、前記第２導電型領域の内部から前記第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域とが形成され、
前記第２導電型領域が形成される工程よりも後であって、前記電極が形成される工程よりも前に、前記電極の融点よりも高い第１アニール温度に前記第２導電型領域が加熱される工程と、
前記高濃度第１導電型領域が形成される工程よりも後に、前記第１アニール温度および前記電極の融点よりも低い温度である第２アニール温度に高濃度第１導電型領域が加熱される工程とをさらに備え、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型である、酸化膜電界効果トランジスタの製造方法。
【請求項２】
前記一対の高濃度第１導電型領域が形成される工程では、前記第１導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む前記高濃度第１導電型領域が形成される、請求項１に記載の酸化膜電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は酸化膜電界効果トランジスタおよびその製造方法に関し、より特定的には、製造コストを抑制しつつデバイス特性のばらつきを抑制可能なＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ドリフト層等がＳｉ（珪素）からなるＳｉ系ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）においては、製造コストを抑制しつつデバイス特性のばらつきを抑制可能なＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＯＳＦＥＴが提案されている（たとえば、非特許文献１参照）。
【０００３】
すなわち、ＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴにおいては、Ｓｉ層中にｐ型不純物（導電型がｐ型である不純物）とｎ型不純物（導電型がｎ型である不純物）とを同時に拡散させ、その拡散係数の差を利用してチャネル領域が形成される。ここで、ｐ型不純物としてＳｉ層中に添加されるＢ（ホウ素）や、ｎ型不純物としてＳｉ層中に添加されるＡｓ（ヒ素）などの元素のＳｉ中における拡散係数は十分に大きく、かつ上記ｐ型不純物とｎ型不純物との拡散係数の差も十分に大きい。そのため、ＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴは、ｐ型不純物とｎ型不純物とを同時に拡散させることによる製造工程の簡略化が可能であるとともに、チャネル領域の形状を安定して制御することができる。さらに、ＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴにおいては、ポリシリコンなどからなるゲート電極を形成した上で、当該ゲート電極をイオン注入のマスクとして用いて、上記ｐ型不純物およびｎ型不純物をＳｉ層内に導入することができる。その結果、ゲート電極に対するチャネル領域の位置が精度よく制御される（自己整合プロセス）。
【０００４】
チャネル領域の形状、特にゲート電極に沿った方向におけるチャネル領域の長さ（チャネル長）や、ゲート電極に対するチャネル領域の位置は、ＭＯＳＦＥＴのデバイス特性（閾値電流、オン抵抗など）に大きな影響を与える。これに対し、上記従来のＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴによれば、ｐ型不純物およびｎ型不純物を同時に拡散させることにより製造工程を簡略化して製造コストを低減しつつ、チャネル長や、ゲート電極に対するチャネル領域の位置を精度よく制御することにより、デバイス特性のばらつきを抑制することができる。
【０００５】
一方、Ｓｉ系ＭＯＳＦＥＴにおいては、バンドギャップの大きさなどのＳｉの物性に起因して、素子としての動作に限界が存在する。すなわち、高温環境下において使用されるＭＯＳＦＥＴや、高耐圧、高速動作、低損失化が要求されるＭＯＳＦＥＴとしては、Ｓｉ系ＭＯＳＦＥＴは十分な特性を有しているとはいえない。
【０００６】
これに対し、ＭＯＳＦＥＴを含む半導体素子の材料として、Ｓｉよりもバンドギャップの大きいＳｉＣ（炭化珪素）を採用することが提案されている。これにより、高温環境下において使用されるＭＯＳＦＥＴや、高耐圧、高速動作、低損失化が要求されるＭＯＳＦＥＴとして十分な特性を得ることが可能となる（たとえば非特許文献２参照）。
【非特許文献１】Ｓ．Ｍ．Ｓｚｅ、“Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ”、Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｉｎｃ、１９８１年、ｐ．４８９−４９０
【非特許文献２】四戸孝、「ＳｉＣパワーデバイス」、東芝レビュー、株式会社東芝、２００４年、Ｖｏｌ．５９、Ｎｏ．２、ｐ４９−５３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＯＳＦＥＴの素材としてＳｉＣを採用した場合、上述のＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴの構成をそのまま採用し、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴ（ドリフト層等がＳｉＣ（炭化珪素）からなるＭＯＳＦＥＴ）を構成することは、以下に説明するように困難である。
【０００８】
図１３は、ＤＭＯＳ構造を有する従来のＳｉＣ系ＭＯＳＦＥＴの一例を示す概略断面図である。図１３を参照して、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴの一例について説明する。
【０００９】
図１３を参照して、従来のＳｉＣ系ＭＯＳＦＥＴ１００は、ｎ＋ＳｉＣ基板１１０と、ｎ−ＳｉＣ層１２０と、一対のｐウェル１２１と、一対のｎ＋ソース領域１２２と、一対のｐ＋領域１２３とを備えている。ｎ＋ＳｉＣ基板１１０は、ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層１２０は、ｎ＋基板１１０の一方の主面上に形成され、ｎ型不純物を含んでいる。一対のｐウェル１２１は、ｎ−ＳｉＣ層１２０において、ｎ＋ＳｉＣ基板１１０側の主面である第１の主面１２０Ａとは反対側の主面である第２の主面１２０Ｂを含むように形成され、ｐ型不純物（導電型がｐ型である不純物）を含んでいる。一対のｎ＋ソース領域１２２は、第２の主面１２０Ｂを含み、かつｐウェル１２１に取り囲まれるように一対のｐウェル１２１のそれぞれの内部に形成され、高濃度のｎ型不純物を含んでいる。一対のｐ＋領域１２３は、一対のｎ＋ソース領域１２２のうち一方のｎ＋ソース領域１２２から見て他方のｎ＋ソース領域１２２の側とは反対側のそれぞれに第２の主面１２０Ｂを含むように形成され、高濃度のｐ型不純物を含んでいる。
【００１０】
さらに、図１３を参照して、ＳｉＣ系ＭＯＳＦＥＴ１００は、ゲート酸化膜１３０と、ゲート電極１４０と、層間絶縁膜１５０と、ソース電極１６０と、ドレイン電極１７０とを備えている。ゲート酸化膜１３０は、第２の主面１２０Ｂに接触するようにｎ−ＳｉＣ層１２０上に形成され、絶縁体からなっている。ゲート電極１４０は、ゲート酸化膜１３０に接触するようにゲート酸化膜１３０上に形成され、導電体からなっている。層間絶縁膜１５０は、第２の主面１２０Ｂ上にゲート電極１４０を取り囲むように形成され、絶縁体からなっている。ソース電極１６０は、第２の主面１２０Ｂ上において、層間絶縁膜１５０を取り囲み、ｎ＋ソース領域１２２およびｐ＋領域１２３の上部表面上にまで延在するとともに、ｎ＋ソース領域１２２と電気的に接続されており、導電体からなっている。ドレイン電極１７０は、ｎ＋ＳｉＣ基板１１０においてｎ−ＳｉＣ層１２０が形成される側とは反対側の主面に接触して形成され、導電体からなっている。
【００１１】
次に、ＳｉＣ系ＭＯＳＦＥＴ１００の動作について説明する。図１３を参照して、ゲート電極１４０の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜１３０の直下に位置するｐウェル１２１とｎ−ＳｉＣ層１２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１４０に正の電圧を印加していくと、ｐウェル１２１のゲート酸化膜１３０と接触する付近であるチャネル領域１２９において、反転層が形成される。その結果、ｎ＋ソース領域１２２とｎ−ＳｉＣ層１２０とが電気的に接続され、ソース電極１６０とドレイン電極１７０との間に電流が流れる。
【００１２】
ここで、図１３を参照して、チャネル領域１２９のゲート電極１４０に沿った長さであるチャネル長Ｌは、上述のように動作するＳｉＣ系ＭＯＳＦＥＴ１００のデバイス特性に大きく影響する。
【００１３】
しかし、ＳｉＣ系ＭＯＳＦＥＴ１００においては、上述のＳｉ系ＭＯＳＦＥＴの場合とは異なり、ｐ型不純物としてＳｉＣ層中に添加されるＢ、Ａｌ（アルミニウム）や、ｎ型不純物としてＳｉＣ層中に添加されるＮ（窒素）、Ｐ（リン）などの元素のＳｉＣ中における拡散係数は非常に小さい。そのため、ＳｉＣ系ＭＯＳＦＥＴ１００においては、ＳｉＣ層中にｐ型不純物とｎ型不純物とを同時に拡散させ、その拡散係数の差を利用してチャネル領域を形成することは困難である。また、ＳｉＣ層中に導入されるＢ、Ａｌなどのｐ型不純物を活性化させるための加熱（活性化アニール）の温度は１８００℃程度必要であるのに対し、ゲート電極の素材として一般的なポリシリコンの融点は１５００℃程度である。そのため、上述のＳｉ系ＭＯＳＦＥＴの場合のように、ゲート電極をマスクとして用いてｐ型不純物をイオン注入する自己整合プロセスを採用した場合、不純物導入後の活性化アニールが困難となる。
【００１４】
そのため、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴは、レジストや酸化膜などをマスクとして用いたイオン注入やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相蒸着法）などが実施されて、チャネル領域やゲート電極などが形成される。その結果、Ｓｉ系ＭＯＳＦＥＴの場合に比べて製造工程が煩雑なるとともに、チャネル領域やゲート電極などを形成する際のマスクの位置合わせの精度が、チャネル長や、ゲート電極に対するチャネル領域の位置の精度にそのまま影響する。そのため、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴにおいては、製造工程の煩雑化に起因して製造コストが上昇するとともに、マスクの位置合わせのばらつきに起因したデバイス特性のばらつきが問題となる。
【００１５】
そこで、本発明の目的は、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明に従った酸化膜電界効果トランジスタは、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のＳｉＣ層と、第１導電型とは導電型の異なる第２導電型の第２導電型領域と、一対の高濃度第１導電型領域と、絶縁層と、電極とを備えている。第２導電型領域は、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むようにイオン注入により形成されている。高濃度第１導電型領域は、第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、ＳｉＣ層の第２の主面を含む領域に形成され、ＳｉＣ層よりも高濃度の第１導電型の不純物を含んでいる。絶縁層は、第２の主面に接触するようにＳｉＣ層上に形成され、絶縁体からなっている。電極は、絶縁層に接触するようにチャネル領域上の絶縁層上に形成され、導電体からなっている。
【００１７】
そして、高濃度第１導電型領域は、第２導電型領域の中に配置される第１の高濃度第１導電型領域と、第２導電型領域の内部から第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域とを含み、第１の高濃度第１導電型領域および第２の高濃度第１導電型領域は、上記電極がマスクとして用いられてイオン注入が実施されることにより形成されている。
【００１８】
本発明の酸化膜電界効果トランジスタにおいては、チャネル領域を挟んで第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが対向している。したがって、チャネル長は、電極に沿った方向における第１の高濃度第１導電型領域と第２の高濃度第１導電型領域との距離により決定される。そのため、第２導電型領域を形成する際のマスキングの位置合わせにばらつきがあり、第２導電型領域の位置や形状に多少のばらつきが生じたとしても、第２導電型領域の内部において第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
【００１９】
さらに、本発明の酸化膜電界効果トランジスタにおいては、電極の下に形成されたチャネル領域を挟んで第１の上記高濃度第１導電型領域と第２の高濃度第１導電型領域とが互いに対向して配置される。そのため、まず第２導電型領域の形成とその活性化アニールを完了させた上で、上記電極を形成し、その後当該電極をマスクとして用いて第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とを形成することが可能となる。その結果、電極に対する第１の高濃度第１導電型領域および第２の高濃度第１導電型領域の位置が精度よく決定され、当該電極に対するチャネル領域の位置も精度よく制御される（自己整合プロセス）。また、上記電極をマスクとして使用可能であることにより、製造工程の簡略化も可能である。
【００２０】
以上のように、本発明の酸化膜電界効果トランジスタの構成においては、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御可能である。その結果、本発明の酸化膜電界効果トランジスタによれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なＳｉＣ系酸化膜電界効果トランジスタを提供することができる。
【００２１】
上記酸化膜電界効果トランジスタにおいて好ましくは、電極は、高融点金属または高融点金属の珪化物からなっている。融点の高い素材を電極に採用することにより、電極をマスクとして用いる上記自己整合プロセスの採用が容易となる。さらに、抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属とは、融点が７００℃以上の金属であって、たとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｐｔ（白金）などをいう。
【００２２】
上記酸化膜電界効果トランジスタにおいて好ましくは、電極は、ポリシリコンからなるポリシリコン層と、高融点金属または高融点金属の珪化物からなる高融点金属層とを有している。これにより、上述の場合と同様に、自己整合プロセスの採用が容易となるとともに、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層（２層）構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にＷ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどを採用することができる。
【００２３】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記一対の高濃度第１導電型領域は、第１導電型の不純物としてヒ素（Ａｓ）およびリン（Ｐ）の少なくともいずれか一方を含んでいる。
【００２４】
比較的低い温度での活性化アニールが可能なＡｓやＰを第１導電型の不純物として選択することにより、上記電極をマスクとして高濃度第１導電型領域を形成した場合でも、その後に実施される当該第１導電型の不純物の活性化アニールが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を一層の簡略化することが可能となり、製造コストが一層抑制された酸化膜電界効果トランジスタを提供することができる。
【００２５】
上記酸化膜電界効果トランジスタにおいて好ましくは、ＳｉＣ層において、上記第２の主面を含むように、第２導電型領域とは離れて形成された第２導電型の他の第２導電型領域と、当該他の第２導電型領域上の絶縁層上に接触して形成され、導電体からなる他の電極をさらに備えている。そして、上記電極と当該他の電極とは、分離して配置されている。
【００２６】
上記構成においては、上記第２導電型領域とは離れて形成された他の第２導電型領域が存在するとともに、電極が上記第２導電型領域上から他の第２導電型領域上にまで延在する単一の電極から構成されるのではなく、上記第２導電型領域上と他の第２導電型領域上とのそれぞれに分離して配置される。その結果、上記第２導電型領域上および他の第２導電型領域上に配置される電極が単一の電極から構成される場合に比べて、電極の帰還容量成分が小さくなり、酸化膜電界効果トランジスタの高周波特性が向上する。
【００２７】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記他の電極は、高融点金属または高融点金属の珪化物からなっている。融点の高い素材を電極に採用することにより、電極をマスクとして用いる上記自己整合プロセスの採用が容易となる。さらに、抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属としては、Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどを採用することができる。
【００２８】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記他の電極は、ポリシリコンからなるポリシリコン層と、高融点金属または高融点金属の珪化物からなる高融点金属層とを有している。これにより、上述の場合と同様に、自己整合プロセスの採用が容易となるとともに、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層（２層）構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にＷ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどを採用することができる。
【００２９】
本発明に従った酸化膜電界効果トランジスタの製造方法は、基板が準備される工程と、ＳｉＣ層が形成される工程と、第２導電型領域が形成される工程と、絶縁層が形成される工程と、電極が形成される工程と、高濃度第１導電型領域が形成される工程とを備えている。基板が準備される工程では、第１導電型のＳｉＣ基板が準備される。ＳｉＣ層が形成される工程では、ＳｉＣ基板上に第１導電型のＳｉＣ層が形成される。第２導電型領域が形成される工程では、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、第１導電型とは導電型の異なる第２導電型の第２導電型領域がイオン注入により形成される。絶縁層が形成される工程では、上記第２の主面に接触するように、ＳｉＣ層上に、絶縁体からなる絶縁層が形成される。電極が形成される工程では、絶縁層上に、導電体からなる電極が絶縁層に接触するように形成される。高濃度第１導電型領域が形成される工程では、第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、ＳｉＣ層の第２の主面を含む領域に、ＳｉＣ層よりも高濃度の第１導電型の不純物を含む一対の高濃度第１導電型領域が形成される。さらに、本発明の酸化膜電界効果トランジスタの製造方法は、上記第２導電型領域が形成される工程よりも後であって、上記電極が形成される工程よりも前に、上記電極の融点よりも高い第１アニール温度に第２導電型領域が加熱される工程と、上記高濃度第１導電型領域が形成される工程よりも後に、第１アニール温度および上記電極の融点よりも低い温度である第２アニール温度に高濃度第１導電型領域が加熱される工程とをさらに備えている。そして、上記第１導電型はｎ型であり、第２導電型はｐ型である。
【００３０】
電極が形成される工程では、上記電極は、チャネル領域となるべき領域上に形成される。そして、高濃度第１導電型領域が形成される工程においては、上記電極がマスクとして用いられることにより、第２導電型領域の中に配置される第１の高濃度第１導電型領域と、第２導電型領域の内部から第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域とが形成される。
【００３１】
本発明の酸化膜電界効果トランジスタの製造方法では、高濃度第１導電型領域が形成される工程において、チャネル領域を挟んで互いに対向する第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが形成される。したがって、チャネル長は、電極に沿った方向における第１の高濃度第１導電型領域と第２の高濃度第１導電型領域との距離により決定される。そのため、第２導電型領域が形成される工程において第２導電型領域の位置や形状に多少のばらつきが生じたとしても、第２導電型領域の内部において第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
【００３２】
さらに、本発明の酸化膜電界効果トランジスタの製造方法では、電極が形成される工程において、チャネル領域となるべき領域上に電極が形成される。そして、高濃度第１導電型領域が形成される工程においては、この電極がマスクとして用いられることにより、第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが形成される。その結果、電極に対する第１の高濃度第１導電型領域および第２の高濃度第１導電型領域の位置が精度よく決定され、当該電極に対するチャネル領域の位置が精度よく制御される（自己整合プロセス）。また、上記電極をマスクとして使用することにより、製造工程の簡略化も可能である。
【００３３】
以上のように、本発明の酸化膜電界効果トランジスタの製造方法においては、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御可能である。その結果、本発明の酸化膜電界効果トランジスタの製造方法によれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制したＳｉＣ系酸化膜電界効果トランジスタを製造することができる。
【００３４】
上記酸化膜電界効果トランジスタの製造方法は、第２導電型領域が形成される工程よりも後であって、電極が形成される工程よりも前に、第１アニール温度に第２導電型領域が加熱される工程と、高濃度第１導電型領域が形成される工程よりも後に、第１アニール温度および電極の融点よりも低い温度である第２アニール温度に高濃度第１導電型領域が加熱される工程とをさらに備えている。
【００３５】
第２導電型領域に導入された不純物を活性化するために必要なアニール温度（第１アニール温度）が第１導電型領域に導入された不純物を活性化するために必要なアニール温度（第２アニール温度）よりも高い場合、上記工程を採用することにより、上記電極をマスクとして用いた自己整合プロセスによるチャネル領域の決定を容易に実施することができる。
【００３６】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記一対の高濃度第１導電型領域が形成される工程では、第１導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む高濃度第１導電型領域が形成される。
【００３７】
比較的低い温度での活性化アニールが可能なＡｓやＰを第１導電型の不純物として選択することにより、上記電極をマスクとして高濃度第１導電型領域を形成した後、当該領域の第１導電型の不純物をアニールにより活性化させることが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を一層簡略化することができる。
【発明の効果】
【００３８】
以上の説明から明らかなように、本発明の酸化膜電界効果トランジスタおよびその製造方法によれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００４０】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。図１を参照して、実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴ（酸化膜電界効果トランジスタ）について説明する。
【００４１】
図１を参照して、ＭＯＳＦＥＴ１は、導電型がｎ型（第１導電型）であるｎ＋ＳｉＣ基板１０と、ｎ−ＳｉＣ層２０と、一対のｐウェル２１と、ｎ＋ソース領域２２と、一対のｐ＋領域２３とを備えている。ｎ＋ＳｉＣ基板１０は、ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物は、たとえばＮであり、１×１０１９／ｃｍ３程度の高い濃度で含まれている。また、ｎ＋ＳｉＣ基板１０の厚みは、たとえば４００μｍ程度である。
【００４２】
ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５／ｃｍ３程度の濃度で含まれている。また、ｎ−ＳｉＣ層２０の厚みは、ｎ＋ＳｉＣ基板１０の厚みより小さく、たとえば１４μｍ程度である。
【００４３】
一対のｐウェル２１は、一方のｐウェル２１１と他方のｐウェル２１２とを含んでいる。そして、一方のｐウェル２１１と他方のｐウェル２１２とは、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐウェル２１に含まれるｐ型不純物は、たとえばＡｌ、Ｂなどであり、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１６／ｃｍ３程度の濃度で含まれている。また、ｐウェル２１の厚みは、ｎ−ＳｉＣ層２０の厚みより小さく、たとえば１．５μｍ程度である。
【００４４】
ｎ＋ソース領域２２は、一対のｐウェル２１の内部のそれぞれに形成された一対の第１ｎ＋ソース領域２２１と、当該一対の第１ｎ＋ソース領域２２１の間に形成された第２ｎ＋ソース領域２２２とを含んでいる。第２ｎ＋ソース領域２２２は、第２の主面２０Ｂに沿った方向において、一方のｐウェル２１１の内部から他方のｐウェル２１２の内部にまで延在するように、かつ第２の主面２０Ｂを含むように形成されている。一対の第１ｎ＋ソース領域２２１は、第２の主面２０Ｂを含み、かつｐウェル２１に取り囲まれるように一対のｐウェル２１のそれぞれの内部に形成されている。そして、一対の第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とは、一方のｐウェル２１１の内部および他方のｐウェル２１２の内部にそれぞれ位置するチャネル領域２９を挟んで互いに対向している。
【００４５】
第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度の濃度で含んでいる。また、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の厚みはｐウェル２１の厚みより小さく、たとえば０．３μｍ程度である。
【００４６】
一対のｐ＋領域２３は、一対の第１ｎ＋ソース領域２２１のうち一方の第１ｎ＋ソース領域２２１から見て他方の第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の側とは反対側のそれぞれに、第２の主面２０Ｂを含むように形成されている。ｐ＋領域２３は、ｐ型不純物、たとえばＡｌなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度の濃度で含んでいる。また、ｐ＋領域２３の厚みは、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の厚みとほぼ同等であって、たとえば０．３μｍ程度である。
【００４７】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、ソース電極６０と、ドレイン電極７０とを備えている。
【００４８】
ゲート酸化膜３０は、第２の主面２０Ｂに接触し、かつ一方の第１ｎ＋ソース領域２２１の上部表面から他方の第１ｎ＋ソース領域２２１の上部表面にまで延在するようにｎ−ＳｉＣ層２０上に形成され、絶縁体であるＳｉＯ２（二酸化珪素）からなっている。また、ゲート酸化膜３０の厚みは、たとえば５０ｎｍ程度である。
【００４９】
ゲート電極４０は、一方のｐウェル２１１のチャネル領域２９上に形成された一方のゲート電極４１と、他方のｐウェル２１２のチャネル領域２９上に形成された他方のゲート電極４２とを含んでいる。ゲート電極４０は、ゲート酸化膜３０に接触するようにゲート酸化膜３０上に形成されている。
【００５０】
さらに、一方のゲート電極４１において他方のゲート電極４２と対向する側面である第１側面４１Ａは、一方のｐウェル２１１の内部において第１ｎ＋ソース領域２２１と対向する第２ｎ＋ソース領域２２２の側面である第１側面２２２Ａと同一平面内に形成されている。また、他方のゲート電極４２において一方のゲート電極４１と対向する側面である第１側面４２Ａは、他方のｐウェル２１２の内部において第１ｎ＋ソース領域２２１と対向する第２ｎ＋ソース領域２２２の側面である第２側面２２２Ｂと同一平面内に形成されている。さらに、一方のゲート電極４１の第１側面４１Ａとは反対側の側面である第２側面４１Ｂは、一方のｐウェル２１１の内部において第２ｎ＋ソース領域２２２と対向する第１ｎ＋ソース領域２２１の側面である第１側面２２１Ａと同一平面内に形成されている。また、他方のゲート電極４２の第１側面４２Ａとは反対側の側面である第２側面４２Ｂは、他方のｐウェル２１２の内部において第２ｎ＋ソース領域２２２と対向する第１ｎ＋ソース領域２２１の側面である第１側面２２１Ａと同一平面内に形成されている。
【００５１】
つまり、一方のゲート電極４１および他方のゲート電極４２の第１側面４１Ａ，４２Ａおよび第２側面４１Ｂ，４２Ｂは、互いに対向する第２ｎ＋ソース領域２２２の側面２２２Ａ，２２２Ｂおよび第１ｎ＋ソース領域２２１の側面２２１Ａ，２２１Ａと同一平面上に形成されている。そのため、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２は、一方のゲート電極４１および他方のゲート電極４２をマスクとして用いて、たとえばイオン注入により同時に形成することが可能となっている。
【００５２】
なお、ここで「同一平面」とは、厳密な意味での同一平面であることまでは要求せず、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２形成後の不純物の拡散等を考慮して、上述のようにゲート電極４０をマスクとして用いて第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２を形成可能な程度に近似した平面であればよい。
【００５３】
また、ゲート電極は、ポリシリコン、またはＷ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどの高融点金属および／またはこれらの珪化物を素材として採用することができる。
【００５４】
層間絶縁膜５０は、第２の主面２０Ｂ上においてゲート電極４０を取り囲み、かつ一方のｐウェル２１１上から他方のｐウェル２１２上にまで延在するように形成され、たとえば絶縁体であるＳｉＯ２からなっている。層間絶縁膜５０の厚みは、たとえば０．４μｍ程度である。
【００５５】
ソース電極６０は、第２の主面２０Ｂ上において、層間絶縁膜５０を取り囲み、かつｎ＋ソース領域２２およびｐ＋領域２３の上部表面上にまで延在している。また、ソース電極６０は、導電体からなり、ｎ＋ソース領域２２と電気的に接続されている。ここで、ソース電極６０は、一層の導電体からなっていてもよいが、ｎ＋ソース領域２２に接触する領域にｎ＋ソース領域２２とオーミックコンタクト可能な材料、たとえばＮｉ、Ｔｉやこれらの珪化物などからなるオーミックコンタクト電極が配置され、さらに当該オーミックコンタクト電極上にボンディングの容易なＡｌなどからなるボンディング電極を含む多層（二層）構造となっていてもよい。ソース電極６０の厚みは、たとえば２μｍ以上５μｍ以下である。
【００５６】
ドレイン電極７０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。このドレイン電極７０は、たとえばｎ＋ＳｉＣ基板１０上に形成されたｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料、具体的にはＮｉ、Ｔｉまたはこれらの珪化物などからなるオーミックコンタクト電極と、当該オーミックコンタクト電極上に形成され、ダイボンドが容易なＡｇ（銀）などからなるボンディング電極とを含む多層（２層）構造を有している。
【００５７】
すなわち、実施の形態１におけるＭＯＳＦＥＴ１は、第１導電型である導電型がｎ型のＳｉＣ基板であるｎ＋ＳｉＣ基板１０と、ｎ＋ＳｉＣ基板１０上に形成された導電型がｎ型のｎ−ＳｉＣ層２０と、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成された、第２導電型である導電型がｐ型のｐウェル２１とを備えている。さらに、ＭＯＳＦＥＴ１は、ｐウェル２１の内部に位置するチャネル領域２９を挟んで互いに対向するように、ｎ−ＳｉＣ層２０の第２の主面２０Ｂを含む領域に形成され、ｎ−ＳｉＣ層２０よりも高濃度のｎ型不純物を含む一対のｎ＋ソース領域２２と、第２の主面２０Ｂに接触するようにｎ−ＳｉＣ層２０上に形成され、絶縁体からなる絶縁層としてのゲート酸化膜３０と、ゲート酸化膜３０に接触するようにチャネル領域２９上のゲート酸化膜３０上に形成され、導電体からなる電極としてのゲート電極４０とを備えている。
【００５８】
そして、高濃度第１導電型領域としてのｎ＋ソース領域２２は、第２導電型領域としてのｐウェル２１の中に配置される第１の高濃度第１導電型領域としての第１ｎ＋ソース領域２２１と、ｐウェル２１の内部からｐウェル２１の外部にまで延在するように配置される第２の高濃度第１導電型領域としての第２ｎ＋ソース領域２２２とを含んでいる。
【００５９】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜３０の直下に位置するｐウェル２１と第２ｎ＋ソース領域２２２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐウェル２１のゲート酸化膜３０と接触する付近であるチャネル領域２９において、反転層が形成される。その結果、第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。
【００６０】
実施の形態１におけるＭＯＳＦＥＴ１においては、チャネル領域２９を挟んで第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが対向している。したがって、チャネル長Ｌは、ゲート電極４０の延在方向に沿った方向における第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２との距離により決定される。そのため、ｐウェル２１を形成する際のマスキングの位置合わせにばらつきがあり、ｐウェル２１の位置や形状に多少のばらつきが生じたとしても、ｐウェル２１の内部において第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが互いに対向している限り、当該ばらつきはチャネル長Ｌのばらつきの直接の原因とはならない。
【００６１】
さらに、実施の形態１のＭＯＳＦＥＴ１においては、ゲート電極４０の下に形成されたチャネル領域２９を挟んで第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが互いに対向して配置される。そのため、まずｐウェル２１の形成とその活性化アニールを完了させた上で、ゲート電極４０を形成し、そのゲート電極４０をマスクとして用いて第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とを同時に形成することが可能となる。その結果、ゲート電極４０に対する第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の位置が精度よく決定され、ゲート電極４０に対するチャネル領域２９の位置も精度よく制御される（自己整合プロセス）。また、ゲート電極４０をマスクとして使用可能であることにより、製造工程の簡略化も可能である。
【００６２】
以上のように、実施の形態１におけるＭＯＳＦＥＴ１の構成においては、チャネル長Ｌのばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、ゲート電極４０に対するチャネル領域２９の位置も精度よく制御可能である。その結果、ＭＯＳＦＥＴ１は、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なＳｉＣ系ＭＯＳＦＥＴとなっている。
【００６３】
次に、本発明に従ったＭＯＳＦＥＴの製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。また、図３、図５、図７、図８、図１０および図１１は、ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。また、図４は、ｐ＋領域を形成するイオン注入の手順を説明するための図である。また、図６は、ｐウェルを形成するイオン注入の手順を説明するための図である。また、図９は、ｎ＋ソース領域を形成するイオン注入の手順を説明するための図である。図４、図６および図９において、横軸は表面からの距離、縦軸は不純物濃度を示している。また、図４、図６および図９においては、複数回に分けて実施されるイオン注入の各回の注入によって導入される不純物の分布（１ｓｔ〜８ｔｈ）、およびそれらを合計した不純物の分布（Ｔｏｔａｌ）が表示されている。
【００６４】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、基板準備工程が実施される。この工程では、第１導電型のＳｉＣ基板が準備される。具体的には、図３を参照して、たとえばＳｉＣからなり、４００μｍ程度の厚みを有し、ｎ型不純物であるＮを１×１０１９／ｃｍ３程度の高い濃度で含むｎ＋ＳｉＣ基板１０が準備される。
【００６５】
次に、図２を参照して、ＳｉＣ層形成工程が実施される。この工程では、上記ＳｉＣ基板上に第１導電型のＳｉＣ層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０上にｎ−ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用し、基板温度１５００℃の条件下で、１４μｍ程度の膜厚のエピタキシャル膜を形成するように実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５／ｃｍ３程度のｎ型不純物を含むｎ−ＳｉＣ層２０を形成することができる。
【００６６】
次に、図２を参照して、高濃度第２導電型領域形成工程が実施される。この工程では、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、第１導電型とは導電型の異なる第２導電型の高濃度第２導電型領域が形成される。具体的には、図３を参照して、まず、熱酸化（ドライ酸化）が実施されることにより、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂ上に厚み５０ｎｍ程度の熱酸化膜９１が形成される。さらに、ＣＶＤが実施されることにより、熱酸化膜９１上にＳｉＯ２などからなる厚み２．０μｍ程度の酸化膜９２が形成される。
【００６７】
次に、酸化膜９２上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第２導電型領域としてのｐ＋領域２３の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜９１および酸化膜９２がエッチングされ、所望のｐ＋領域２３の形状に応じた開口が熱酸化膜９１および酸化膜９２に形成される。エッチングは、たとえばＣＦ４（四フッ化炭素）およびＣＨＦ３（三フッ化メタン）を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により実施することができる（Ｓｉ−ＲＩＥ）。その後、Ｏ２（酸素）を用いたアッシング（Ｏ２アッシング）によりレジストが除去された上で、上記Ｓｉ−ＲＩＥによりエッチングされた熱酸化膜９１および酸化膜９２の領域から露出しているｎ−ＳｉＣ層２０の表面がドライ酸化されることにより、当該表面に熱酸化膜９１が形成される。ドライ酸化は、たとえば１２００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００６８】
以上の手順で形成されたｎ−ＳｉＣ層２０上の酸化膜９２をマスクとして用いてイオン注入が実施され、一対のｐ＋領域２３が形成される。イオン注入は以下のように実施することができる。
【００６９】
【表１】
0005098489.tif 000002
【００７０】
ｐ＋領域２３を形成するための具体的なイオン注入条件を表１に示す。ｐ＋領域２３を形成するためのｐ型不純物の導入は、図４および表１に示すように、複数回、たとえば４回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図４に示すような所望の不純物分布を有するｐ＋領域２３が形成される。イオン注入の際の基板温度は、たとえば１０００℃とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度のｐ型不純物を含み、厚み０．３μｍ程度のｐ＋領域２３が形成される。
【００７１】
次に、図２を参照して、第２導電型領域形成工程が実施される。この工程では、ＳｉＣ層の第２の主面を含むように、第２導電型の第２導電型領域が、上記高濃度第２導電型領域を含むように形成される。具体的には、図３および図５を参照して、まず、酸化膜９２上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐウェル２１の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜９１および酸化膜９２がエッチングされ、所望のｐウェル２１の形状に応じた開口が熱酸化膜９１および酸化膜９２に形成される。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（Ｓｉ−ＲＩＥ）。
【００７２】
その後、Ｏ２アッシングによりレジストが除去された上で、上記Ｓｉ−ＲＩＥによりエッチングされた熱酸化膜９１および酸化膜９２の領域から露出しているｎ−ＳｉＣ層２０の表面がドライ酸化されることにより、当該表面に熱酸化膜が形成される。ドライ酸化は、たとえば１２００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００７３】
以上の手順で形成されたｎ−ＳｉＣ層２０上の酸化膜９２をマスクとして用いてイオン注入が実施され、ｐウェル２１が形成される。イオン注入は以下のように実施することができる。
【００７４】
【表２】
0005098489.tif 000003
【００７５】
ｐウェル２１を形成するための具体的なイオン注入条件を表２に示す。ｐウェル２１を形成するためのｐ型不純物の導入は、図６および表２に示すように、複数回、たとえば８回のイオン注入により実施することができる。より具体的には、表面から近い領域に注入されるイオン種（ｐ型不純物）としてＡｌが採用され、Ａｌが注入される領域よりも表面から遠い領域に注入されるイオン種としてＢが採用される。そして、加速電圧およびドーズ量が制御されることにより、図６に示すような所望の不純物分布を有するｐウェル２１が形成される。イオン注入の際の基板温度は、たとえば１０００℃とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高く、ｐ＋領域２３に含まれるｐ型不純物よりも低い濃度、たとえば２×１０１６／ｃｍ３程度のｐ型不純物を含み、厚み１．５μｍ程度の一対のｐウェル２１（一方のｐウェル２１１および他方のｐウェル２１２）が形成される。一方のｐウェル２１１および他方のｐウェル２１２は、その領域内にそれぞれｐ＋領域２３を含むように形成される。
【００７６】
次に、図２を参照して、第１アニール工程が実施される。この工程では、ＳｉＣ基板、および高濃度第２導電型領域と第２導電型領域とが形成されたＳｉＣ層が第１アニール温度に加熱される。具体的には、ｎ＋ＳｉＣ基板１０、およびｐ＋領域２３とｐウェル２１とが形成されたｎ−ＳｉＣ層２０が第１アニール温度、たとえば１８００℃に加熱され、３０分間程度保持される。これにより、ｐ＋領域２３およびｐウェル２１に導入されたｐ型不純物が活性化する。
【００７７】
次に、図２を参照して、絶縁層形成工程が実施される。この工程では、ＳｉＣ層の第２の主面に接触するように、ＳｉＣ層上に、絶縁体からなり、ゲート絶縁膜となるべき絶縁層が形成される。具体的には、図５を参照して、たとえばＨＦ（フッ酸）などを用いたエッチングにより、熱酸化膜９１および酸化膜９２が除去された後、図７を参照して、ｎ−ＳｉＣ層２０の第２の主面２０Ｂがドライ酸化されることにより、第２の主面２０Ｂにゲート酸化膜３０となるべき熱酸化膜９１が形成される。ドライ酸化は、たとえば１３００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００７８】
次に、図２を参照して、電極形成工程が実施される。この工程では、上記絶縁層上に、導電体からなる電極が当該絶縁層に接触するように形成される。具体的には、図７を参照して、まず、熱酸化膜９１上に、たとえばＰなどの不純物を高濃度に添加したゲート電極４０となるべき導電性のポリシリコン膜が、０．５μｍ程度の厚みに蒸着される。蒸着は、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ；低圧化学蒸着）により実施することができる。その後、当該ポリシリコン膜上にレジスト９３が塗布された後、露光および現像が行なわれ、所望のゲート電極４０の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極４０が形成される。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（Ｓｉ−ＲＩＥ）。
【００７９】
その後、たとえばＨ２ＳＯ４（硫酸）およびＨ２Ｏ２（過酸化水素）が用いられてレジスト９３が除去される。これにより、一方のｐウェル２１１および他方のｐウェル２１２のそれぞれの上部表面上に、互いに分離したゲート電極４０が形成される。
【００８０】
次に、図２を参照して、高濃度第１導電型領域形成工程が実施される。この工程では、上記第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、ＳｉＣ層の第２の主面を含む領域に、ＳｉＣ層よりも高濃度の第１導電型の不純物を含む一対の高濃度第１導電型領域が形成される。具体的には、図８を参照して、まず、ｎ−ＳｉＣ層２０の第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、ｐ＋領域２３の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストおよびゲート電極４０がマスクとして用いられて、イオン注入が実施され、高濃度第１導電型領域としてのｎ＋ソース領域２２が形成される。イオン注入は以下のように実施することができる。
【００８１】
【表３】
0005098489.tif 000004
【００８２】
ｎ＋ソース領域２２を形成するための具体的なイオン注入条件を表３に示す。ｎ＋ソース領域２２を形成するためのｐ型不純物の導入は、図９および表３に示すように、複数回、たとえば３回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図９に示すような所望の不純物分布を有するｎ＋ソース領域２２が形成される。イオン注入の際の基板温度は、たとえば室温とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度のｎ型不純物（たとえばＰ）を含み、厚み０．３μｍ程度のｎ＋ソース領域２２（一対の第１ｎ＋ソース領域２２１、および第２ｎ＋ソース領域２２２）が形成される。
【００８３】
このとき、ゲート電極４０がマスクとして用いられるため、第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とに挟まれるｐウェル２１の領域であるチャネル領域２９は、ゲート電極４０の直下に形成される。その結果、ゲート電極４０に対するチャネル領域２９の位置は、精度よく制御される。また、チャネル長Ｌは、一対の第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２との距離により決定されるため、ｐウェル２１の位置が多少ばらついた場合でも、チャネル長Ｌは精度よく制御される。
【００８４】
その後、ｐ＋領域２３上のレジストが、たとえばＯ２およびＣＦ４を用いたアッシング（雰囲気温度：３００℃）により除去される。以上の手順により、高濃度第１導電型領域形成工程が完了する。
【００８５】
次に、図２を参照して、層間絶縁膜形成工程が実施される。この工程では、絶縁体からなる層間絶縁膜が、上記絶縁膜上において電極を取り囲み、かつ一方の第２導電型領域上から他方の第２導電型領域上にまで延在するように形成される。具体的には、図１０を参照して、熱酸化膜９１およびゲート電極４０上に、層間絶縁膜５０となるべき絶縁体膜である酸化膜９２（たとえばＳｉＯ２膜）が蒸着される。蒸着は、たとえば常圧ＣＶＤ、ＬＰＣＶＤ、ＰＣＶＤ（Ｐｌａｓｍａ  ＣＶＤ；プラズマＣＶＤ）などにより実施することができる。また、酸化膜９２の厚みは、たとえば０．４μｍ程度とすることができる。
【００８６】
次に、図２を参照して、第２アニール工程が実施される。この工程では、第１アニール温度および上記電極の融点よりも低い温度である第２アニール温度に高濃度第１導電型領域が形成されたＳｉＣ層およびＳｉＣ基板が加熱される。具体的には、図１０を参照して、ｎ＋ＳｉＣ基板１０、およびｎ＋ソース領域２２が形成されたｎ−ＳｉＣ層２０が第２アニール温度、たとえば１３００℃に加熱され、３０分間程度保持される。これにより、ｎ＋ソース領域２２に導入されたｎ型不純物が活性化する。ここで、第２アニール温度（１３００℃）は、第１アニール温度（１８００℃）およびゲート電極４０を構成する素材であるポリシリコンの融点（１５００℃程度）よりも低い温度となっている。
【００８７】
次に、図２を参照して、ソース電極形成工程が実施される。この工程では、ＳｉＣ層の第２の主面上において層間絶縁膜を取り囲み、かつ第１の高濃度第１導電型領域および高濃度第２導電型領域の上部表面上にまで延在するとともに、第１の高濃度第１導電型領域と電気的に接続される導電体からなるソース電極が形成される。具体的には、図１０および図１１を参照して、酸化膜９２上にレジストが塗布された後、露光および現像が行なわれ、所望のゲート酸化膜３０および層間絶縁膜５０の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜９１および酸化膜９２がエッチングされ、図１１に示すゲート酸化膜３０および層間絶縁膜５０が形成される。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（ＳｉＯ２−ＲＩＥ）。
【００８８】
その後、Ｏ２アッシングによりレジストが除去された上で、導電体が、ｎ−ＳｉＣ層２０の第２の主面２０Ｂ上において層間絶縁膜５０を取り囲み、かつ第１ｎ＋ソース領域２２１およびｐ＋領域２３の上部表面上にまで延在するとともに、第１ｎ＋ソース領域２２１と電気的に接続されるように蒸着されて、ソース電極６０が形成される。
【００８９】
ここで、ソース電極６０は、一層の導電体からなるように形成されてもよいが、ｎ＋ソース領域２２に接触する領域にｎ＋ソース領域２２とオーミックコンタクト可能なオーミックコンタクト電極が形成され、さらに当該オーミックコンタクト電極上にボンディングの容易なボンディング電極を含むように多層（二層）構造に形成されてもよい。この場合、ソース電極形成工程は以下のように行なうことができる。すなわち、まず、上述のようにゲート酸化膜３０および層間絶縁膜５０が形成された上で、たとえばオーミックコンタクト電極としてＮｉからなる電極が第１ｎ＋ソース領域２２１に接触するように形成される。Ｎｉからなる電極は、たとえばリフトオフ法により形成することができる。その後、ｎ＋ＳｉＣ基板１０、およびＮｉからなるオーミックコンタクト電極が形成されたｎ−ＳｉＣ層２０が１０００℃に加熱され、１０分間保持されることにより、Ｎｉがシリサイド化される。さらに、ＣＶＤ法によりＡｌが蒸着されてボンディング電極が形成される。
【００９０】
上記工程が実施された後、パッシベーション処理および蒸着によるドレイン電極７０の形成等が実施されることにより、図１に示す実施の形態１におけるＭＯＳＦＥＴが完成する。
【００９１】
なお、上記実施の形態１におけるＭＯＳＦＥＴの製造方法では、ポリシリコンからなるゲート電極４０が形成される場合について説明したが、ゲート電極４０がＷ、Ｔｉ、Ｎｉなどからなる場合、ゲート電極形成工程においてポリシリコンに代えてＷ、Ｔｉ、Ｎｉなどを蒸着すればよい。また、ゲート電極４０がＴｉ、Ｎｉなどのシリサイド（珪化物）からなる場合、これらを蒸着した上で、所定温度に加熱するとによりシリサイド化させればよい。
【００９２】
上記実施の形態１におけるＭＯＳＦＥＴの製造方法では、まず、高い活性化アニール温度の必要なｐ型不純物の導入を行ない、活性化アニールを実施した上で、ゲート電極を形成している。そして、当該ゲート電極をマスクとして用いる自己整合プロセスにより、低い温度で活性化可能なｎ型不純物を導入し、活性化アニールを実施している。このような工程を採用することにより、実施の形態１におけるＭＯＳＦＥＴの製造方法では、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御することができる。
【００９３】
（実施の形態２）
次に、本発明の実施の形態２について説明する。図１２は、本発明の一実施の形態である実施の形態２におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【００９４】
図１２を参照して、実施の形態２におけるＭＯＳＦＥＴ１と、図１に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極４０の構成において、実施の形態２におけるＭＯＳＦＥＴ１は、図１の実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【００９５】
すなわち、図１２を参照して、実施の形態２におけるＭＯＳＦＥＴ１のゲート電極４０を構成する一方のゲート電極４１および他方のゲート電極４２は、それぞれ複数層（２層）構造を有している。より具体的には、一方のゲート電極４１および他方のゲート電極４２は、それぞれ上部層４１１，４１２と下部層４２１，４２２とを含んでいる。下部層４２１，４２２は、たとえばポリシリコンからなっており、上部層４１１，４１２はＷ、Ｔｉ、Ｎｉなどの高融点金属またはこれらのシリサイドからなっている。これにより、ゲート電極４０の抵抗成分が小さくなり、ＭＯＳＦＥＴ１の高周波特性が向上する。さらに、このような多層（２層）構造のゲート電極４０を採用することにより、ゲート電極４０の素材の組合せを適切に選択し、ＭＯＳＦＥＴ１の閾値電圧を調整することが可能となる。
【００９６】
なお、実施の形態２のＭＯＳＦＥＴ１は、ゲート電極形成工程以外の工程において、実施の形態１の場合と同様の製造工程により製造することができる。実施の形態２のゲート電極製造工程は、まず下部層４２１，４２２をＣＶＤなどの蒸着等により形成した上で、下部層４２１，４２２上に上部層４１１，４１２をＣＶＤなどの蒸着等により形成し、必要に応じてこれらを加熱して下部層４２１，４２２および上部層４１１，４１２の少なくともいずれか一方をシリサイド化（珪化）させることにより実施することができる。
【００９７】
上記実施の形態１および２においては、一対の第２導電型領域が形成される場合において、第２の高濃度第１導電型領域が一方の第２導電型領域から他方の第２導電型領域にまで延在する場合について説明したが、本発明のＭＯＳＦＥＴはこれに限られない。一対の第２導電型領域が形成される場合、第２の高濃度第１導電型領域は第２導電型領域の内部から外部にまで延在して形成されていればよく、第２導電型領域の外部において分離して形成されていてもよい。
【００９８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９９】
本発明の酸化膜電界効果トランジスタおよびその製造方法は、製造コストの抑制やデバイス特性のばらつきの抑制が要求されるＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
【図面の簡単な説明】
【０１００】
【図１】実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ｐ＋領域を形成するイオン注入の手順を説明するための図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ｐウェルを形成するイオン注入の手順を説明するための図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ｎ＋ソース領域を形成するイオン注入の手順を説明するための図である。
【図１０】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態２におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【図１３】ＤＭＯＳ構造を有する従来のＳｉＣ系ＭＯＳＦＥＴの一例を示す概略断面図である。
【符号の説明】
【０１０１】
１  ＭＯＳＦＥＴ、１０  ｎ＋ＳｉＣ基板、２０  ｎ−ＳｉＣ層、２０Ａ  第１の主面、２０Ｂ  第２の主面、２１  ｐウェル、２１１  一方のｐウェル、２１２  他方のｐウェル、２２  ｎ＋ソース領域、２２１  第１ｎ＋ソース領域、２２１Ａ  第１側面、２２２  第２ｎ＋ソース領域、２２２Ａ  第１側面、２２２Ｂ  第２側面、２３  ｐ＋領域、２９  チャネル領域、３０  ゲート酸化膜、４０  ゲート電極、４１  一方のゲート電極、４１Ａ，４２Ａ  第１側面、４１Ｂ，４２Ｂ  第２側面、４１１，４１２  上部層、４２  他方のゲート電極、４２１，４２２  下部層、５０  層間絶縁膜、６０  ソース電極、７０  ドレイン電極、９１  熱酸化膜、９２  酸化膜、９３  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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