(57)【特許請求の範囲】
【請求項１】
第１の信号と第２の信号とを入力し、前記第１の信号と前記第２の信号の位相差を予め設定された内分比で分割した値に対応する位相の出力信号を生成して出力する補間回路であって、
前記出力信号が出力される出力端子に接続するノードと第１の電源間に挿入されている第１のスイッチ素子と、
前記第１の信号と前記第２の信号がともに第１の論理値のときに前記第１のスイッチ素子をオン状態とし、前記第1又は第２の信号の少なくとも一方が第２の論理値のときに前記第１のスイッチ素子をオフ状態とする制御手段と、
第１の電流源と前記第１の信号が前記第２の論理値のときにオン状態とされる第２のスイッチ素子とが、前記出力端子に接続するノードと第２の電源間に直列形態に接続されている第１の直列回路、及び、第２の電流源と前記第２の信号が前記第２の論理値のときにオン状態とされる第３のスイッチ素子とが、前記出力端子に接続するノードと前記第２の電源間に直列形態に接続されている第２の直列回路を含む波形合成部と、
前記第１の電流源と前記第２の電流源にそれぞれ流れる電流値を、前記内分比に対応した値に設定するバイアス制御部と、
を備えている、ことを特徴とする補間回路。
【請求項２】
前記バイアス制御部は、入力される制御信号に基づき、電流値の比が前記内分比に対応した第１の電流と第２電流を生成する手段と、前記第１の電流と前記第２の電流の電流値に対応する電流が、前記波形合成部の前記第１の電流源と前記第２の電流源にそれぞれ流れるように制御する手段と、を備えることを特徴とする請求項１記載の補間回路。
【請求項３】
前記バイアス制御部は、入力される制御信号に基づき、二組の電流パスに挿入されたスイッチがオン及びオフされ、電流値の比が前記内分比に対応した第１の電流と第２電流を生成する手段と、前記第１の電流と前記第２の電流の電流値に対応する電流が、前記波形合成部の前記第１の電流源と前記第２の電流源にそれぞれ流れるように制御する手段と、を備えることを特徴とする請求項１記載の補間回路。
【請求項４】
前記制御手段は、前記第１の信号と前記第２の信号を入力し、前記第１の信号と前記第２の信号の所定の論理演算結果を出力する論理回路を備えていることを特徴とする請求項１乃至３のいずれか一に記載の補間回路。
【請求項５】
前記第１の電流源と前記第２のスイッチ素子との接続点ノードを、予備放電又は予備充電する第１のプリチャージ回路を備え、
前記第２の電流源と前記第３のスイッチ素子との接続点ノードを、予備放電又は予備充電する第２のプリチャージ回路を備えている、ことを特徴とする請求項１乃至４のいずれか一に記載の補間回路。
【請求項６】
前記第１のプリチャージ回路が、前記第１の電源と、前記第１の電流源と前記第２のスイッチ素子との接続点ノードと、の間に挿入され、前記論理回路の出力が制御端子に入力されてオン及びオフが制御される第４のスイッチ素子からなり、
前記第２のプリチャージ回路が、前記第１の電源と、前記第２の電流源と前記第３のスイッチ素子との接続点ノードと、の間に挿入され、前記論理回路の出力が制御端子に入力されてオン及びオフが制御される第５のスイッチ素子からなる、ことを特徴とする請求項５記載の補間回路。
【請求項７】
前記バイアス制御部が、定電流源と、前記定電流源に一端が共通に接続され、前記制御信号が制御端子に入力されてオン及びオフされるスイッチ素子と、前記制御信号の反転信号が制御端子に入力されて、オン及びオフされるスイッチ素子からなるスイッチ素子対からなる回路を複数組備え、
前記複数組の回路のスイッチ素子対のうち、前記制御信号が制御端子に入力されるスイッチ素子群に流れる電流の合計が、前記第１の電流値とされ、前記第１の電流値と等しい電流値が、前記第１の電流源に流れるようにし、
前記制御信号の反転信号が制御端子に入力されるスイッチ素子群に流れる電流の合計が前記第２の電流値とされ、前記第２の電流値と等しい電流値が、前記第２の電流源に流れるように制御する手段を備えている、ことを特徴とする請求項１乃至４のいずれか一に記載の補間回路。
【請求項８】
前記バイアス制御部において、前記複数組の回路の前記定電流源の電流値が、前記複数組の回路毎に、重み付けされた値とされている、ことを特徴とする請求項７記載の補間回路。
【請求項９】
前記複数組の回路のスイッチ素子対のうち、前記制御信号が制御端子に入力される前記スイッチ素子群に流れる電流の合計が、ダイオード接続された第１のトランジスタに流れ込み、前記第１のトランジスタの制御端子は、前記第１の電流源を構成するトランジスタの制御端子に接続されており、
前記制御信号の反転信号が制御端子に入力される前記スイッチ素子群に流れる電流の合計が、ダイオード接続された第２のトランジスタに流れ込み、前記第２のトランジスタの制御端子は、前記第２の電流源を構成するトランジスタの制御端子に接続されている、ことを特徴とする請求項７記載の補間回路。
【請求項１０】
前記バイアス制御部が、入力されるパワーダウン制御信号がアクティブとされスタンバイ状態のとき、前記バイアス制御部の前記定電流源の電流パスがオフされる構成とされている、ことを特徴とする請求項７記載の補間回路。
【請求項１１】
前記パワーダウン制御信号がアクティブとされ、スタンバイ状態のとき、前記波形合成部の前記第１の電流源と前記第２の電流源に、所定のバイアスを供給する手段を備えている、ことを特徴とする請求項１０記載の補間回路。
【請求項１２】
入力される基準信号を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路と、
前記遅延回路の奇数番目のタップの一つと、前記遅延回路の偶数番目のタップの一つとを選択し、選択された各々のタップより、奇位相の信号と偶位相の信号とをそれぞれ出力する第１のマルチプレクサ及び第２のマルチプレクサと、
前記第１のマルチプレクサと前記第２のマルチプレクサからそれぞれ出力される奇位相の信号と偶位相の信号とを、第１の信号及び第２の信号として入力し、遅延時間を微調整した信号を出力する微調遅延回路と、
前記微調遅延回路の出力信号と前記基準信号とを入力としこれらの信号の位相差を検知する位相検知器と、
前記位相検知器の出力に基づきカウント値を可変させるカウンタと、
を備え、
前記第１のマルチプレクサ及び前記第２のマルチプレクサは、前記カウンタの出力に基づき、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップをそれぞれ選択する遅延ロックループ回路において、
前記微調遅延回路が、請求項１乃至１１のいずれか一の補間回路よりなる、ことを特徴とする遅延ロックループ回路。
【請求項１３】
入力信号を入力する入力バッファと、
前記入力バッファの出力を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路と、
前記遅延回路の奇数番目のタップの一つと、前記遅延回路の偶数番目のタップの一つとを選択し、選択された各々のタップより、奇位相の信号と偶位相の信号とをそれぞれ出力する第１のマルチプレクサ及び第２のマルチプレクサと、
前記第１のマルチプレクサと前記第２のマルチプレクサからそれぞれ出力される奇位相の信号と偶位相の信号とを、第１の信号及び第２の信号として入力し、遅延時間を微調整した信号を出力する微調遅延回路と、
入力されるデータを、前記微調遅延回路の出力を切替信号として、選択出力する第３のマルチプレクサと、
前記第３のマルチプレクサの出力を入力して出力データとして出力する出力バッファと、
前記微調遅延回路の出力を入力し前記第３のマルチプレクサの遅延時間と等価の遅延時間の第４のマルチプレクサと、
前記第４のマルチプレクサの出力を入力し、前記出力バッファの遅延時間と等価のダミーの第１のバッファと、
前記第１のバッファの出力を入力し、前記入力バッファの遅延時間と等価のダミーの第２のバッファと、
前記第２のバッファの出力信号と前記入力バッファの出力信号とを入力とし、これらの信号の位相差を検知する位相検知器と、
前記位相検知器の出力に基づきカウント値を可変させるカウンタと、
を備え、
前記第１のマルチプレクサ及び前記第２のマルチプレクサは、前記カウンタの出力に基づき、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップをそれぞれ選択し、
前記微調遅延回路が、請求項１乃至１１のいずれか一の補間回路よりなる、ことを特徴とする遅延ロックループ回路。
【請求項１４】
前記カウンタのカウントアップ、カウントダウンのステップを可変させる手段を備えている、ことを特徴とする請求項１２又は１３記載の遅延ロックループ回路。
【請求項１５】
前記補間回路が、前記カウンタから出力される所定ビットのカウント値を、内分比を制御する制御信号として入力し、前記制御信号に基づき、前記第１の信号と前記第２の信号の位相差を内分した位相に対応した信号を出力する、ことを特徴とする請求項１２又は１３記載の遅延ロックループ回路。
【請求項１６】
前記第１のマルチプレクサ及び前記第２のマルチプレクサにおいて、前記遅延回路のタップを切替えるための制御信号のコードが、グレイコードからなる、ことを特徴とする請求項１２又は１３記載の遅延ロックループ回路。
【請求項１７】
前記カウンタがカウント値としてグレイコードを出力する、ことを特徴とする請求項１２又は１３記載の遅延ロックループ回路。
【請求項１８】
前記遅延回路が、複数段の粗調整用遅延回路よりなり、
前記奇数番目、偶数番目のタップを選択する前記第１及び第２のマルチプレクサが、それぞれ、複数個の前記粗調整用遅延回路の出力信号を入力しこのうちの一つを選択信号に基づき選択する１段目の複数のマルチプレクサと、
前記１段目の複数の前記マルチプレクサの出力の一つを選択する２段目のマルチプレクサと、
を備え、
前記２段目のマルチプレクサから出力される奇位相、偶位相の信号が、微調用の遅延回路をなす前記補間回路に入力される、ことを特徴とする請求項１２又は１３記載の遅延ロックループ回路。
【請求項１９】
請求項１乃至１１のいずれか一に記載の補間回路を備えた半導体集積回路装置。
【請求項２０】
請求項１２乃至１８のいずれか一に記載の遅延ロックループ回路を備えた半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力クロックに同期したクロック信号を出力するＤＬＬ（遅延ロックループ）を備えた半導体集積回路関し、特に、位相の調整を行う補間回路、及び、該補間回路を有するＤＬＬ、並びに、ＤＬＬを備えたＤＤＲ−ＳＤＲＡＭ等の半導体集積回路に関する。
【０００２】
【従来の技術】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ；遅延ロックループ）は、基準クロックを入力し、遅延時間の異なるクロック信号を出力する複数のタップを有する遅延回路と、遅延回路のタップを選択して二つのクロック信号を選択するスイッチと、二つのクロック信号の位相差を内分した位相の信号を出力する補間回路と、補間回路の出力信号と基準クロックとの位相差を検出する位相検知器と、位相検知器の出力（ＵＰ／ＤＮ）に基づき、アップカウント、ダウンカウントするカウンタと、を備え、基準クロックに同期した出力クロックを得るものである。本発明の説明に用いられる図３を参照して、ＤＬＬの基本構成について説明しておく。図３の遅延回路１０は、信号を入力し、互いに異なる遅延時間の複数のタップのうち選択されたタップより、入力した信号を遅延させた信号を出力する遅延回路（「ディレイライン」ともいう）であり、マルチプレクサ２０ｏは、遅延回路１０の奇数番目のタップから出力される奇位相信号の一つを選択して出力するスイッチであり、マルチプレクサ２０ｅは、遅延回路１０の偶数番目のタップから出力される偶位相信号の一つを選択して出力するスイッチである。マルチプレクサ２０ｏ、２０ｅから出力される奇位相信号（ｏｄｄ）と偶位相信号（ｅｖｅｎ）を入力とする微調遅延回路３０は補間回路である。位相検知器５０は微調遅延回路３０(補間回路)の出力信号と基準クロックとの位相差を検出し、マルチプレクサ２０ｏ、２０ｅは、カウンタ４０の出力に基づき、遅延回路１０の偶数番目のタップと、遅延回路の奇数番目のタップをそれぞれ選択する。また微調遅延回路３０(補間回路)はカウンタ４０の出力に基づき、入力信号の位相差を内分する比率を変える。
【０００３】
ＤＬＬは、電圧制御発振器を備えたＰＬＬ（位相同期ループ）回路と比べて、基準クロックが入力されない場合、出力クロックは出力されず、動作を停止するため、低消費電力化に適している。
【０００４】
図１２は、特開２００１−５６７２３号公報に開示されている補間回路の構成を示す図である。上記特開２００１−５６７２３号公報には、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）に用いられるＤＬＬの補間回路が開示されている。図１２を参照すると、内部クロックＡＣＬＫ、ＢＣＬＫ（あるいは、／ＡＣＬＫ、／ＢＣＬＫ）、カウンタからのカウンタ信号ＣＮＴ３−ＣＮＴ０を受け、内部クロックＡＣＬＫ、ＢＣＬＫ（あるいは、／ＡＣＬＫ、／ＢＣＬＫ）の間に位相を有する内部クロック信号ＡＢＣＬＫ（あるいは、／ＡＢＣＬＫ）を出力する。バッファ回路は、補間回路から出力される内部クロック信号ＡＢＣＬＫ（あるいは、／ＡＢＣＬＫ）の信号波形を整え、内部クロック信号ＣＬＫ１（あるいは、／ＣＬＫ１）を出力する。補間回路は、内部クロック信号ＡＣＬＫを受けるスイッチ回路７４ａ、７４ｂ、７４ｃ、７４ｄと、内部クロック信号ＢＣＬＫを受けるスイッチ回路７６ａ、７６ｂ、７６ｃ、７６ｄと、４つのインバータ７８と、抵抗Ｒ２、Ｒ３を備え、各スイッチは、クロックドインバータとこのクロックドインバータのｐＭＯＳトランジスタに接続されたインバータとで構成されている。スイッチ回路７４ａ、７４ｂ、７４ｃ、７４ｄの制御端子にはそれぞれインバータ７８を介してカウンタ信号ＣＮＴ０−ＣＮＴ３が供給される。各スイッチ回路のクロックドインバータの数字は、クロックドインバータのゲート幅の比率を表し、スイッチ回路７４ａ、７４ｂ、７４ｃ、７４ｄのクロックドインバータのオン抵抗は、順次２分の１となっており、カウンタ信号ＣＮＴ０−ＣＮＴ３の重み付けに応じて変化する可変抵抗が形成される。抵抗Ｒ２、Ｒ３には、内部クロック信号ＡＣＬＫの遷移エッジと、内部クロック信号ＢＣＬＫの遷移エッジとの間に遷移エッジを有する位相の内部クロック信号ＡＢＣＬＫが形成される。バッファ回路は、ＶＤＤ、ＶＳＳ間に直列に接続された抵抗Ｒ４、Ｒ５と、抵抗Ｒ４、Ｒ５の分圧電位と内部クロック信号ＢＣＬＫとを受ける差動増幅回路８０ａと、差動増幅回路８０ａの出力を受け内部クロックＣＬＫ１を出力するインバータ８０ｂを備えている。カウンタ信号ＣＮＴ０−ＣＮＴ３の重み付けに応じた位相の内部クロック信号ＡＢＣＬＫが生成される。別の補間回路として、上記特開２００１−５６７２３号公報には、図１４に示すような構成も開示されている。
【０００５】
図１４を参照すると、定電流源１６８ａと、定電流源１６８ａから供給される電流を引き抜くゲート幅の異なる４つのｐＭＯＳ１６８ｂ、１６８ｃ、１６８ｄ、１６８ｅと、各トランジスタのソース側に直列に接続された４つのｎＭＯＳｆを２組備え、出力を互いに接続した２つの差動増幅回路１６８ｇ、１６８ｈを備えている。カウンタ信号ＣＮＴ０−ＣＮＴ３の重み付けに応じてノードｖ１、ｖ２の電圧が変化し、差動増幅回路１６８ｇ、１６８ｈの増幅能力が変化することで、内部クロックＡＣＬＫ、ＢＣＬＫ（あるいは、／ＡＣＬＫ、／ＢＣＬＫ）の間に位相を有する内部クロック信号ＣＬＫ１（あるいは、／ＣＬＫ１）が出力される。
【０００６】
上記特開２００１−５６７２３号公報において、図１２に示した補間回路に供給されるクロックＡＣＬＫ、／ＡＣＬＫ、ＢＣＬＫ、／ＢＣＬＫは、図１５に示すように、シフトレジスタ１０６０、１０６４により、スイッチ回路で選択している。図１５は、ＡＣＬＫ、ＢＣＬＫを生成するクロック遅延生成部の構成を示す図であり、遅延回路１０５４と、遅延段活性回路１０５６と、第１スイッチ回路１０５８と、第１シフトレジスタ１０６０と、第２スイッチ回路１０６２と、第２シフトレジスタ１０６４とを備えている。
【０００７】
遅延回路のタップを選択するスイッチを選択するタップ制御信号を生成する回路をシフトレジスタで構成した場合、後に詳細に説明するように、ロックに要するサイクルが増大する。
【０００８】
動作周波数が２倍のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＩＩ（ＤＤＲ  ＳＤＲＡＭの高速仕様）では、出力タイミング精度を上げる必要がある。ＤＤＲ−II−ＳＤＲＡＭでは２００〜３００ＭＨｚ（４００〜６００Ｍｂｐｓ）と高速になる。
【０００９】
遅延回路のタップを選択するタップ制御信号を生成するシフトレジスタにおいて、ラフ（粗調整の）初期値設定のステップは、最大でも、遅延素子１段（図３の遅延素子１０１等）である。
【００１０】
ロック時間を短縮するには、遅延回路のタップ（ディレイライン）の初期値を中央値に設定する必要があるが、最小のクロックサイクルでロックするとは限らない。すなわち、ディレイラインを伝搬する信号の時間が不必要に長くなり、これに比例して、出力タイミングのばらつきや、消費電流が増大する。
【００１１】
例えばシフトレジスタで遅延回路のタップを選択する制御を行う構成では、遅延素子の台数（図１５のＤ０１、Ｄ０２等）を１２８段とし、シフトレジスタの初期値を中点とし、ロック点が、初段又は最終段（１２８段）にあるとき、ロック点に対応するタップの選択に、６４回の位相比較を要し、さらに、補間回路での位相調整用のサイクルを要する。
【００１２】
クロックサイクル数と、最小動作周波数の規定をみたすためには、遅延素子の段数は増やせず、一台あたりの伝搬時間、すなわち、補間される２信号の間隔（補間回路に入力される二つの信号の位相差）は短くできない。
【００１３】
さらに、図１２に示した補間回路において、電流駆動能力の異なるインバータの出力を、ショートして、制御しているため、線形動作する範囲がせまいため、設定分解能を上げようとしても、精度は向上しない。
【００１４】
一方、図１４に示した回路においては、内部クロック信号ＡＣＬＫ、／ＡＣＬＫの逆相信号を差動増幅回路に供給しており、逆相信号が互いに同一タイミングで差動増幅回路に入力される必要がある。内部クロック信号／ＡＣＬＫを、ＡＣＬＫをインバータで反転して生成した場合、インバータの伝搬遅延時間により、補間が正しく行われない。
【００１５】
そして、遅延回路を構成する遅延素子を、互いに逆相の信号を遅延させるための一対の遅延回路が必要とされ、面積、動作電流とも２倍となり、誤差要因ともなる。
【００１６】
また遅延回路の遅延素子を、差動増幅回路で構成した場合、スタンバイ電流が増大する。
【００１７】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、回路規模、動作電流の縮減を図り、高い精度の補間を実現する補間回路とＤＬＬ並びに半導体集積回路を提供することにある。
【００１８】
【課題を解決するための手段】
前記課題を解決する手段を提供する本発明に係る補間回路は、その一つのアスペクト（側面）において、第１の信号と第２の信号とを入力し、前記第１の信号と前記第２の信号の位相差を予め設定された内分比で分割した値に対応する位相の出力信号を生成して出力する補間回路であって、前記出力信号が出力される出力端子に接続するノードと第１の電源間に挿入されている第１のスイッチ素子と、前記第１の信号と前記第２の信号がともに第１の論理値のときに前記第１のスイッチ素子をオン状態とする手段と、第１の定電流源と、前記第１の信号が第２の論理値のときにオン状態とされる第２のスイッチ素子とが直列形態に接続されている第１の直列回路と、第２の定電流源と、前記第２の信号が第２の論理値のときにオン状態とされる第３のスイッチ素子とが直列形態に接続されている第２の直列回路と、を備え、前記第１の直列回路と前記第２の直列回路とが、前記出力端子に接続するノードと第２の電源間に、互いに並列形態に接続されている波形合成部と、前記波形合成部の前記第１電流源と前記第２の電流源にそれぞれ流れる電流値を、前記内分比に対応した値に設定するバイアス制御部と、を備えている。
【００１９】
本発明に係る補間回路において、前記バイアス制御部は、定電流源と、前記定電流源に一端が共通に接続され、前記制御信号が制御端子に入力されてオン及びオフされるスイッチ素子と、前記制御信号の反転信号が制御端子に入力されて、オン及びオフされるスイッチ素子からなるスイッチ素子対からなる回路を複数組備え、前記複数組の回路のスイッチ素子対のうち、前記制御信号が制御端子に入力されるスイッチ素子群に流れる電流の合計が、前記第１の電流値とされ、前記第１の電流値と等しい電流値が、前記第１の電流源に流れるようにし、
前記制御信号の反転信号が制御端子に入力されるスイッチ素子群に流れる電流の合計が前記第２の電流値とされ、前記第２の電流値と等しい電流値が、前記第２の電流源に流れるように制御する手段を備えた構成とされている。
【００２０】
本発明の別のアスペクトにおいて、補間回路は、第１の入力端子と第２の入力端子より第１の信号と第２の信号とを入力し、前記第１の信号と前記第２の信号の位相差を、制御信号入力端子より入力される制御信号により設定される内分比で分割した値に対応する位相の出力信号を生成して出力端子から出力する補間回路であって、前記第１の信号と前記第２の信号とを入力し前記第１及び第２の信号の所定の論理演算結果を出力する論理回路と、前記出力端子に接続するノードと、第１の電源との間に挿入され、前記論理回路の出力信号が制御端子に入力されてオン及びオフが制御される第１のトランジスタと、第１の電流源トランジスタと、前記第１の信号が制御端子に入力されてオン及びオフが制御される第２のトランジスタと、が直列形態に接続されてなる第１の直列回路と、第２の電流源トランジスタと、前記第２の信号が制御端子に入力されてオン及びオフが制御される第３のトランジスタとが直列形態に接続されてなる第２の直列回路と、を備え、前記第１の直列回路と前記第２の直列回路とが、前記ノードと前記第２の電源との間に、並列形態に接続されてなる波形合成部と、前記内分比の比率を規定する制御信号に基づき、前記内分比に応じた電流値が前記波形合成部の前記第１の電流源と前記第２の電流源にそれぞれ流れるように制御するバイアス制御部を備え、前記バイアス制御部は、前記第１電源に接続される定電流源トランジスタと、前記定電流源トランジスタと、前記第１の定電流源トランジスタの制御端子に接続される第１のノードとの間に接続され、前記内分比を規定する制御信号が制御端子に入力されてオン及びオフされる第１のスイッチトランジスタと、前記定電流源トランジスタと、前記第２の定電流源トランジスタの制御端子に接続される第２のノードとの間に接続され、内分比を規定する前記制御信号の反転信号が制御端子に入力されてオン及びオフされる第２のスイッチトランジスタと、からなる回路を複数組備え、前記複数組の回路の前記第１のスイッチトランジスタ群と前記第１のノードとの接続点は、ダイオード接続された第４のトランジスタに接続され、ダイオード接続された前記第４のトランジスタの制御端子は、前記第１の定電流源トランジスタの制御端子に共通接続され、前記複数組の回路の前記第２のスイッチトランジスタ群と前記第２のノードとの接続点は、ダイオード接続された第５のトランジスタに接続され、ダイオード接続された第５のトランジスタの制御端子は、前記第２の定電流源トランジスタの制御端子に共通接続されている。
【００２１】
本発明のさらに別のアスペクトにおいて、ＤＬＬ回路は、入力される基準信号を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路と、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップからの信号を選択して出力する第１のマルチプレクサ及び第２のマルチプレクサと、前記第１のマルチプレクサ及び第２のマルチプレクサからの出力を第１の信号、及び第２の信号として入力し、遅延時間を微調整した信号を出力する微調遅延回路と、前記微調遅延回路の出力信号と前記基準信号とを入力とし位相差を検知する位相検知器と、前記位相検知器の出力に基づきカウント値を可変させるカウンタと、を備え、前記第１のマルチプレクサ及び前記第２のマルチプレクサは、前記カウンタの出力に基づき、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップをそれぞれ選択する構成とされ、前記微調遅延回路は、上記した本発明に係る補間回路よりなる。
【００２２】
本発明の別のアスペクトにおいて、ＤＬＬ回路は、入力信号を入力する入力バッファ回路と、前記入力バッファ回路の出力を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路と、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップからの信号を選択して出力する第１のマルチプレクサ及び第２のマルチプレクサと、前記第１のマルチプレクサ及び前記第２のマルチプレクサからの出力を第１の信号及び第２の信号として入力し、遅延時間を微調整して出力する微調遅延回路と、入力されるデータを、前記微調遅延回路の出力を切替信号として、選択出力する第３のマルチプレクサと、前記第３のマルチプレクサの出力を入力して出力データとして出力する出力バッファと、前記微調遅延回路の出力を入力し前記第３のマルチプレクサの遅延時間と等価の遅延時間の第４のマルチプレクサと、前記第４のマルチプレクサの出力を入力し、前記出力バッファの遅延時間と等価のダミーの第１のバッファ回路と、前記第１のバッファ出力を入力し、前記入力バッファの遅延時間と等価のダミーの第２のバッファ回路と、前記第２のバッファ回路の出力信号と前記入力信号とを入力として位相差を検知する位相検知器と、前記位相検知器の出力に基づきカウント値を可変させるカウンタと、を備え、前記第１のマルチプレクサ及び前記第２のマルチプレクサは、前記カウンタの出力に基づき、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップをそれぞれ選択する構成とされ、前記微調遅延回路が、上記した本発明に係る補間回路よりなる。
【００２３】
【発明の実施の形態】
本発明の好ましい実施の形態について添付図面を参照して以下に説明する。本発明は、その好ましい一実施の形態において、図１を参照すると、入力される第１及び第２の信号の位相差を、設定された内分比で内分した値で規定される位相の出力信号を出力する補間回路において、出力端子(ＯＵＴ)に接続するノード（Ｎ１）の充電パスに挿入されている第１のスイッチ素子（ＭＰ１）と、第１の信号（ＦＩＮＯ）と第２の信号（ＦＩＮＥ）がともに第１の論理値のとき第１のスイッチ素子（ＭＰ１）をオンして、ノード(Ｎ１)を充電する手段と、第１の信号（ＦＩＮＯ）と第２の信号（ＦＩＮＥ）のそれぞれに対応して設けられ、ノード(Ｎ１)に接続する第１の放電パスと第２の放電パスとを備え、第１の放電パスには、第１の電流源（ＭＮ２）と、第１の信号（ＦＩＮＯ）に基づきオン及びオフが制御される第２のスイッチ素子（ＭＮ４）と、が直列形態に挿入されており、第２の放電パスには、第２の電流源（ＭＮ３）と、第２の信号（ＦＩＮＥ）に基づきオン及びオフが制御される第３のスイッチ素子（ＭＮ５）と、が直列形態に挿入されており、第１の信号（ＦＩＮＯ）と第２の信号（ＦＩＮＥ）の少なくとも一つが第２の論理値のとき、第２のスイッチ素子（ＭＮ４）及び第３のスイッチ素子（ＭＮ５）の少なくとも一つがオンし、出力端子に接続するノード（Ｎ１）を放電する波形合成部（１）を備えている。より詳細には、波形合成部（１）は、第１及び第２の信号（ＦＩＮＯ、ＦＩＮＥ）を入力し、これらの信号の論理和演算結果を出力する論理回路（ＯＲ１）と、出力端子（ＯＵＴ）に接続するノード（Ｎ１）と、第１の電源（ＶＤＤ）との間に挿入され、論理回路（ＯＲ１）の出力信号が制御端子に入力されてオン及びオフが制御される第１のスイッチ素子（ＭＰ１）と、第１の定電流源（ＭＮ２）と、第１の信号（ＦＩＮＯ）が制御端子に入力されてオン及びオフが制御される第２のスイッチ素子（ＭＮ４）とからなる第１の直列回路と、第２の定電流源（ＭＮ３）と、第２の信号（ＦＩＮＥ）が制御端子に入力されてオン及びオフが制御される第３のスイッチ素子（ＭＮ５）とからなる第２の直列回路と、を備え、第１の直列回路と第２の直列回路とが、ノード（Ｎ１）と第２の電源（ＶＳＳ）との間に並列形態に接続されて構成される。
【００２４】
波形合成部（１）の第１の定電流源（ＭＮ２）と第２の定電流源（ＭＮ３）とのバイアスを制御するバイアス制御部（２）は、内分比を規定する制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に基づき、該制御信号とその反転信号により、二組の電流パスのスイッチ（ＭＰ２１、ＭＰ２３、ＭＰ２５と、ＭＰ２２、ＭＰ２４、ＭＰ２６）がオン、オフされ、電流値の比が内分比に対応した第１の電流（Ｉ１）と第２の電流（Ｉ２）を生成し、第１の電流（Ｉ１）と第２の電流（Ｉ２）のそれぞれの電流値に対応した電流が、第１の定電流源（ＭＮ２）と第２の定電流源（ＭＮ３）にそれぞれ流れるように制御する。
【００２５】
本発明の実施の形態において、補間回路は、さらに、第１の定電流源（ＭＮ２）と第２のスイッチ素子（ＭＮ４）との接続点ノードを、予備放電又は予備充電する第１のプリチャージ回路（ＰＲ１）を備え、第２の定電流源（ＭＮ３）と第３のスイッチ素子（ＭＮ４）の接続点ノードを、予備放電又は予備充電する第２のプリチャージ回路（ＰＲ２）を備えている。第１のプリチャージ回路（ＰＲ１）は、第１の電源（ＶＤＤ）と、第１の定電流源（ＭＮ２）と第２のスイッチ素子（ＭＮ４）との接続点ノードとの間に挿入され、論理回路（ＯＲ１）の出力が制御端子に入力されてオン及びオフが制御される第４のスイッチ素子（ＭＰ２）からなる。第２のプリチャージ回路（ＰＲ２）は、第１の電源（ＶＤＤ）と、第２の定電流源（ＭＮ３）と第３のスイッチ素子（ＭＮ５）の接続点ノードとの間に挿入され、論理回路（ＯＲ１）の出力が制御端子に入力されてオン及びオフが制御される第５のスイッチ素子（ＭＰ３）からなる。
【００２６】
本発明の実施の形態において、バイアス制御部（２）は、好ましくは、定電流源（Ｉj、ただし、ｊ＝１，２，３）と、定電流源（Ｉj）に一端が共通に接続され、内分比を規定する制御信号（ＳＥＬj-1、ただし、ｊ＝１，２，３）が制御端子に入力されてオン及びオフされるスイッチ素子(ＭＰ22j-1、ただし、ｊ＝１，２，３)と、前記制御信号の反転信号がそれぞれ制御端子に入力されて、オン及びオフされるスイッチ素子(ＭＰ22j、ただし、ｊ＝１，２，３)からなるスイッチ対からなる回路を複数組備えている。制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が制御端子に入力されるスイッチ素子群（ＭＰ２１、ＭＰ２３、ＭＰ２５）に流れる電流の合計の電流と等しい電流（第１の電流値Ｉ１）が、第１の定電流源（ＭＮ２）に流れるようにし、制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）をインバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）で反転した反転信号が制御端子に入力されるスイッチ素子群（ＭＰ２２、ＭＰ２４、ＭＰ２６）に流れる電流の合計の電流と等しい電流（第２の電流値Ｉ２）が、第２の定電流源（ＭＮ３）に流すように制御する構成とされている。
【００２７】
より詳細には、制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が制御端子に入力される前記第１のスイッチ素子群（ＭＰ２１、ＭＰ２３、ＭＰ２５）に流れる電流の合計である第１の電流値Ｉ1は、ダイオード接続された第１のトランジスタ（ＭＮ１１）に流れ込み、第１のトランジスタ（ＭＮ１１）の制御端子は、第１の電流源を構成するトランジスタ（ＭＮ２）の制御端子に接続されており、制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）をインバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）で反転した反転信号が制御端子に入力される第２のスイッチ素子群（ＭＰ２２、ＭＰ２４、ＭＰ２６）に流れる電流の合計である第２の電流値Ｉ２は、ダイオード接続された第２のトランジスタ（ＭＮ１２）に流れ込み、第２のトランジスタ（ＭＮ１２）の制御端子は、前記第２の電流源を構成するトランジスタ（ＭＮ３）の制御端子に接続されている。
【００２８】
バイアス制御部の定電流源（Ｉ１、Ｉ２、Ｉ３）の電流値は、１：２：４等と重み付けされる。例えば制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）の値により、第１、第２の電流値の比は、０：７、１：６、２：５、３：４、４：３、５：２、６：１、７：０と設定される。
【００２９】
本発明に係るＤＬＬ（遅延ロックループ）回路は、その好ましい実施の形態において、図３を参照すると、入力信号を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路（１０）と、遅延回路（１０）の奇数番目のタップと、遅延回路（１０）の偶数番目のタップからの信号を選択して出力するマルチプレクサ（２０ｏ、２０ｅ）と、マルチプレクサ（２０ｏ、２０ｅ）からの出力を第１、第２の信号として入力し、遅延時間を微調整する微調遅延回路（３０）を備え、微調遅延回路（３０）の出力信号と前記入力信号とを入力とし位相の遅れ、進みを検出する位相検知器（５０）と、位相検知器（５０）の出力に基づき、アップ、ダウンカウントするカウンタ（４０）と、を備え、マルチプレクサは、カウンタ（４０）の出力に基づき、前記遅延回路の偶数番目のタップと、前記遅延回路の奇数番目のタップをそれぞれ選択するＤＬＬ回路の微調遅延回路（３０）を、上記補間回路で構成したものである。カウンタ（４０）からの出力に基づき、遅延回路（１０）から奇位相、偶位相の信号を選択するマルチプレクサ（２０ｏ，２０ｅ）において、タップを選択するタップ切替信号は、グレイコードとされ、同時には、一つのビットのみが遷移するため、ハザードの発生が回避される。微調遅延回路（３０）に入力される二つの信号の位相差を内分する制御信号も、カウンタ（４０）から供給される。カウンタ（４０）のカウントアップ、カウントダウンのステップを可変させる手段（６０）を備えている。
【００３０】
本発明に係るＤＬＬ回路は、その好ましい実施の形態において、図４を参照すると、入力信号を入力する入力バッファ（８０）と、入力バッファ（８０）の出力を入力して遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路（１０）と、遅延回路（１０）の奇数番目のタップの一つと、遅延回路（１０）の偶数番目のタップの一つとを選択して、奇位相の信号と偶位相の信号とをそれぞれ出力する第１、第２のマルチプレクサ（２０ｏ、２０ｅ）と、第１、第２のマルチプレクサ（２０ｏ、２０ｅ）からそれぞれ出力される奇位相の信号と偶位相の信号とを、第１の信号及び第２の信号として入力し、遅延時間を微調整した信号を出力する微調遅延回路（３０）と、入力されるデータを、微調遅延回路（３０）の出力を切替信号として、選択出力する第３のマルチプレクサ（７０）と、第３のマルチプレクサ（７０）の出力を入力して出力データとして出力する出力バッファ（９０）と、微調遅延回路（３０）の出力を入力し第３のマルチプレクサの遅延時間と等価の遅延時間の第４のマルチプレクサ（７１）と、第４のマルチプレクサ（７１）の出力を入力し、出力バッファ（９０）の遅延時間と等価のダミーの第１のバッファ（９１）と、第１のバッファの出力を入力し、前記入力バッファ（８０）の遅延時間と等価のダミーの第２のバッファ（８１）と、第２のバッファ（８１）の出力信号と入力バッファ（８０）の出力信号とを入力とし、これらの信号の位相差を検知する位相検知器（５０）と、位相検知器（５０）の出力に基づきカウント値を可変させるカウンタ（４０）と、を備えている。第１、第２のマルチプレクサ（２０ｏ、２０ｅ）は、カウンタ（４０）の出力に基づき、遅延回路（１０）の偶数番目のタップと、遅延回路（１０）の奇数番目のタップをそれぞれ選択し、微調遅延回路（３０）は、上記した本発明に係る補間回路よりなる。
【００３１】
本発明に係るＤＬＬ回路は、その好ましい実施の形態において、カウンタ（４０）より第１、第２のマルチプレクサ（２０ｏ、２０ｅ）に入力され、前記遅延回路（１０）のタップを切替えるための制御信号のコードが、グレイコードからなる。カウンタ（４０）は、カウント値として、グレイコード（Ｇｒｅｙ  ｃｏｄｅ）を出力する構成とされる。
【００３２】
本発明に係るＤＬＬ回路は、その好ましい実施の形態において、遅延回路（１０）が、図６を参照すると、粗調整用の遅延回路よりなり、前記奇数番目、偶数番目のタップを選択する第１、第２のマルチプレクサ（２０ｏ、２０ｅ）が、それぞれ、連続する複数のタップの所定の個数の信号の一つを選択する、１段目の複数のマルチプレクサ（１０５、１０６）と、１段目の複数の前記マルチプレクサの出力の一つを選択する２段目のマルチプレクサ（１０７、１０８）を備え、２段目のマルチプレクサから出力される奇位相、偶位相の信号が、微調整用の補間回路に入力される。
【００３３】
上記した、本発明に係る補間回路、並びに該補間回路を具備したＤＬＬ回路は、リニアリティに優れ、高い補間精度を実現するとともに、低消費電力化を実現しており、ＤＤＲ−ＳＤＲＡＭ等の半導体記憶装置のほか、クロック同期型の半導体集積回路装置に実施して、好適とされる。
【００３４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の補間回路の構成を示す図である。
【００３５】
図１を参照すると、本発明の一実施例をなす補間回路は、波形合成部１と、バイアス制御部２を備えている。波形合成部１は、入力される第１及び第２の信号の位相差を、設定された内分比で内分した値で規定される位相の出力信号を出力する補間回路において、第１及び第２の信号ＦＩＮＯ、ＦＩＮＥを入力しこれらの信号の論理和（ＯＲ）演算結果を出力する論理和回路ＯＲ１と、出力端子ＯＵＴに接続するノードＮ１と、電源ＶＤＤとの間に挿入され、論理和回路ＯＲ１の出力信号がゲート端子に入力されてオン及びオフが制御されるＰチャネルＭＯＳトランジスタＭＰ１を備えている。さらに、波形合成部１は、第１の定電流源をなすＮチャネルＭＯＳトランジスタＭＮ２と、第１の信号ＦＩＮＯがゲート端子に入力されてオン及びオフが制御されるＮチャネルＭＯＳトランジスタＭＮ４とが直列形態に接続された第１の直列回路と、第２の定電流源をなすＮチャネルＭＯＳトランジスタＭＮ３と、第２の信号ＦＩＮＥがゲート端子に入力されてオン及びオフが制御されるＮチャネルＭＯＳトランジスタＭＮ５とが直列形態に接続された第２の直列回路とを備え、第１、第２の直列回路は、ノードＮ１と電源ＶＳＳ間に、並列に接続されている。
【００３６】
バイアス制御部２は、内分比を規定する制御信号（ＳＥＬ０〜ＳＥＬ２）に基づき、内分比に対応した電流値が、波形合成部１の第１及び第２の定電流源トランジスタＭＮ２、ＭＮ３にそれぞれ流れるように制御する。
【００３７】
ＮチャネルＭＯＳトランジスタＭＮ２とＮチャネルＭＯＳトランジスタＭＮ４との接続点ノードを、予備放電又は予備充電する第１のプリチャージ回路ＰＲ１と、ＮチャネルＭＯＳトランジスタＭＮ３とＮチャネルＭＯＳトランジスタＭＮ５の接続点ノードを、予備放電又は予備充電する第２のプリチャージ回路ＰＲ２を備えている。
【００３８】
バイアス制御部２は、電源ＶＤＤに一端が接続される定電流源Ｉj（ただし、ｊ＝１，２，３）と、定電流源Ｉjの他端にソース端子が共通に接続され、内分比を規定する制御信号ＳＥＬj-1（ただし、ｊ＝１，２，３）がゲート端子に入力されてオン及びオフされるＰチャネルＭＯＳトランジスタＭＰ22j-1と、制御信号ＳＥＬj-1（ただし、ｊ＝１，２，３）をインバータＩＮＶｊで反転した信号がそれぞれゲート端子に入力されて、オン及びオフされるＰチャネルＭＯＳトランジスタＭＰ22j（ただし、ｊ＝１，２，３）からなるトランジスタ対からなる回路を複数組備えている。
【００３９】
制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２がゲート端子に入力されるＰチャネルＭＯＳトランジスタ群ＭＰ２１、ＭＰ２３、ＭＰ２５のドレイン端子は共通接続され、ＮチャネルＭＯＳトランジスタＭＮ１１のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１１のゲート端子はそのドレイン端子に接続されるとともに（トランジスタＭＮ１１はダイオード接続されている）、ＮチャネルＭＯＳトランジスタＭＮ２のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１１のソース端子は電源ＶＳＳと接続されている。ＮチャネルＭＯＳトランジスタＭＮ１１は、ＰチャネルＭＯＳトランジスタ群ＭＰ２１,ＭＰ２３、ＭＰ２５に流れる電流の合計の電流と等しい電流を、第１の定電流源トランジスタＭＮ２に流れるように制御する。
【００４０】
制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２をそれぞれインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３で反転した信号がゲート端子に入力されるＰチャネルＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６のドレイン端子は共通接続され、ＮチャネルＭＯＳトランジスタＭＮ１２のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１２のゲート端子はそのドレイン端子に接続されるとともに（トランジスタＭＮ１２はダイオード接続されている）、ＮチャネルＭＯＳトランジスタＭＮ３のゲート端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１２のソース端子は電源ＶＳＳと接続されている。ＮチャネルＭＯＳトランジスタＭＮ１２は、ＰチャネルＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６に流れる電流の合計の電流と等しい電流を、第２の定電流源トランジスタＭＮ３に流れるように制御する。
【００４１】
次に、図１に示した本発明の一実施例の補間回路の動作原理について説明する。波形合成部１に入力される２つの入力信号ＦＩＮＯ、ＦＩＮＥがＬｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１は導通（オン）し、ノードＮ１を電源電位ＶＤＤに充電する。ノードＮ１の容量Ｃとすると、ノードＮ１に蓄積される電荷Ｑは、
Ｑ＝Ｃ×ＶDD
となる。このとき、ノードＮ１の電位はＨｉｇｈレベルとされる。また第１、第２のプリチャージ回路ＰＲ１、ＰＲ２により、ＮチャネルＭＯＳトランジスタＭＮ２とＭＮ４の接続点ノード、ＮチャネルＭＯＳトランジスタＭＮ３とＭＮ５の接続点ノードも、プリチャージされる。
【００４２】
この状態から、ノードＮ１の電位が変化して、論理閾値電圧ＶＴ以下になり、Ｌｏｗレベルとなるまでの電圧変位をＶ（＝ＶＤＤ−ＶＴ）とすると、ノードＮ１がＨｉｇｈからＬｏｗレベルになるまでに放電すべき電荷量は、Ｃ×Ｖとなる。
【００４３】
奇位相の信号ＦＩＮＯ、偶位相の信号ＦＩＮＥの立ち上がりエッジの位相差をＴとする。
【００４４】
信号ＦＩＮＯがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、論理和回路ＯＲ１の出力がＨｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１が非導通となり、トランジスタＭＮ４が導通し、定電流源トランジスタＭＮ２の電流Ｉ１’でノードＮ１の電荷を、時間Ｔの間、放電する。この間に、放電された電荷は、
Ｉ１’×Ｔであり、
ノードＮ１の残留電荷Ｑ’は、
Ｑ’＝Ｃ×ＶDD -Ｉ１’×Ｔ
である。
【００４５】
続いて、信号ＦＩＮＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、論理和回路ＯＲ１の出力はＨｉｇｈレベルに保持され、トランジスタＭＮ５が導通し、定電流源トランジスタＭＮ２の電流Ｉ１’と、定電流源トランジスタＭＮ３の電流Ｉ２’の和で、ノードＮ１の電荷Ｑ’を放電する。
【００４６】
ノードＮ１の電位Ｖが、論理閾値電圧ＶＴ以下になると、Ｌｏｗレベルとなり、出力端子ＯＵＴは、等価的に信号ＦＩＮＯとＦＩＮＥの否定論理和（ＮＯＲ）を出力する。
【００４７】
よって、入力信号ＦＩＮＯの立ち上がりから、出力端子ＯＵＴの出力信号の立ち下がりの位相差ＰＨを時間で表すと、
0004871462.tif 000002
となる。
【００４８】
ここで、Ｃ×Ｖ／（Ｉ１’+Ｉ２’）は、入力信号ＦＩＮＯ、ＦＩＮＥが同時に立ち上がったときの入力信号と出力信号の位相差を表しており、Ｉ１’+Ｉ２’は、一定値であることから、上式のＣ×Ｖ／（Ｉ１’+Ｉ２’）は、定数項である。
【００４９】
Ｔ×Ｉ２’／（Ｉ１’+Ｉ２’）は、Ｉ１’：Ｉ２’＝（１−ｘ）：ｘとすると、信号ＦＩＮＯ、ＦＩＮＥの位相差Ｔを、（１−ｘ）：ｘで内分した値ｘＴとなる。
【００５０】
電流Ｉ１’とＩ２’の比は、バイアス制御部２に入力される制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２の値により決定される。
【００５１】
電流源Ｉ１、Ｉ２、Ｉ３の電流値は、例えば１：２：４と重み付けされている。ＰチャネルＭＯＳトランジスタＭＰ２１、２２の電流駆動能力、ＰチャネルＭＯＳトランジスタＭＰ２３、２４の電流駆動能力、ＰチャネルＭＯＳトランジスタＭＰ２５、２６の電流駆動能力の比は、１：２：４に設定される。
【００５２】
例えば（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）＝（Ｌ、Ｌ、Ｌ）のとき、ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２３、ＭＰ２５がオンし、ＰチャネルＭＯＳトランジスタＭＰ２２、ＭＰ２４、ＭＰ２６はオフし、トランジスタＭＮ１１に流れる電流Ｉ１は、
I1 =（１＋２＋４）I0＝７I0、
トランジスタＭＮ１２に流れる電流Ｉ２は、
I2 =  ０
となる。
【００５３】
（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）＝（Ｈ、Ｌ、Ｌ）のとき、ＰチャネルＭＯＳトランジスタＭＰ２２、ＭＰ２３，ＭＰ２５がオンし、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２４，ＭＰ２６はオフし、
I1 =（２＋４）I0＝６I0、I2 = I0
となる。
【００５４】
（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）＝（Ｈ、Ｈ、Ｌ）のとき、ＰチャネルＭＯＳトランジスタＭＰ２２、ＭＰ２４，ＭＰ２５がオンし、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２３，ＭＰ２６はオフし、
I1 =４I0、I2 =（１＋２）I0=３I0
となる。
【００５５】
他の組み合わせも同様とされ、電流７Ｉ０を、３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ２）に応じて、０：７、１：６、２：５、３：４、４：３、５：２、６：１、７：０の比に対応する電流値Ｉ１、Ｉ２が、ダイオード接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２に流れ、ダイオード接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートは、ＮチャネルＭＯＳトランジスタＭＮ２、ＭＮ３のゲートにそれぞれ接続され、電流値Ｉ１、Ｉ２に対応する電流Ｉ１’，Ｉ２’が、ＮチャネルＭＯＳトランジスタＭＮ２、ＭＮ３に流れる。
【００５６】
これにより、波形合成部１に入力される互いに位相の異なる信号ＦＩＮＯとＦＩＮＥの位相差を、３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ２）に応じた比率で、内分した値で規定される位相を有する出力信号が、出力端子ＯＵＴから出力される。なお、出力端子ＯＵＴに、波形整形用のインバータ、もしくは、ボルテージフォロワあるいはインバータ２段の正転バッファを設けてもよいことは勿論である。
【００５７】
次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例の構成を示す図であり、パワーダウン制御を行い、低消費電力化を図った補間回路の構成を示す図である。この実施例は、図１に示した構成に、スタンバイ制御機能が付加されており、パワーダウン制御信号ＰＷＤＮがＨｉｇｈレベルのときバイアス制御部２は動作を停止し（消費電流は流れない）、パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのときに、バイアス制御部２が活性化される構成とされる。
【００５８】
図２を参照すると、波形合成部１は、第１及び第２の信号ＦＩＮＯ、ＦＩＮＥをそれぞれ入力して反転出力するインバータＩＮＶ５、ＩＮＶ６と、インバータＩＮＶ５、ＩＮＶ６の出力信号をそれぞれ入力して反転出力するインバータＩＮＶ７、ＩＮＶ８と、インバータＩＮＶ５、ＩＮＶ６の出力信号を入力しこれらの信号の否定論理積演算結果を出力する否定論理積回路ＮＡＮＤ１と、出力端子ＯＵＴに接続するノードＮ１と、電源ＶＤＤとの間に挿入され、ＮＡＮＤ１の出力信号がゲート端子に入力されてオン及びオフが制御されるＰチャネルＭＯＳトランジスタＭＰ１を備えている。
【００５９】
さらにノードＮ１にドレイン端子が接続されており第１の定電流源をなすＮチャネルＭＯＳトランジスタＭＮ２と、ＮチャネルＭＯＳトランジスタＭＮ２のソース端子にドレイン端子が接続され、電源ＶＳＳにソース端子が接続され、インバータＩＮＶ７の出力信号がゲート端子に入力されてオン及びオフが制御されるＮチャネルＭＯＳトランジスタＭＮ４と、ノードＮ１にドレイン端子が接続されており第２の定電流源をなすＮチャネルＭＯＳトランジスタＭＮ３と、ＮチャネルＭＯＳトランジスタＭＮ３のソース端子にドレイン端子が接続され、電源ＶＳＳにソース端子が接続され、インバータＩＮＶ８の出力信号がゲート端子に入力されてオン及びオフが制御されるＮチャネルＭＯＳトランジスタＭＮ５と、を備えている。
【００６０】
さらに、ソース端子が電源ＶＤＤに接続され、ゲート端子がＮＡＮＤ１の出力端に接続され、ドレイン端子が、ＮチャネルＭＯＳトランジスタＭＮ２のソース端子とＮチャネルＭＯＳトランジスタＭＮ４のドレイン端子との接続点ノードに接続されているＰチャネルＭＯＳトランジスタＭＰ２と、ソース端子が電源ＶＤＤに接続され、ゲート端子がＮＡＮＤ１の出力端が接続され、ドレイン端子が、ＮチャネルＭＯＳトランジスタＭＮ３のソース端子とＮチャネルＭＯＳトランジスタＭＮ５のドレイン端子との接続点ノードに接続されているＰチャネルＭＯＳトランジスタＭＰ３とは、それぞれ第１のプリチャージ回路と、第２のプリチャージ回路を構成している。
【００６１】
バイアス制御部２は、電源ＶＤＤにソース端子が接続され、パワーダウン制御信号ＰＷＤＮがゲート端子に接続されている、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３を備えている。
【００６２】
ＰチャネルＭＯＳトランジスタＭＰ１１のドレイン端子にソース端子が共通に接続され、内分比を規定する制御信号ＳＥＬ０がゲート端子に入力されてオン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２１と、制御信号ＳＥＬ０をインバータＩＮＶ１で反転した信号がゲート端子に入力されて、オン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２２と、ＰチャネルＭＯＳトランジスタＭＰ１２のドレイン端子にソース端子が共通に接続され、内分比を規定する制御信号ＳＥＬ１がゲート端子に入力されてオン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２３と、制御信号ＳＥＬ１をインバータＩＮＶ２で反転した信号がゲート端子に入力されて、オン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２４と、ＰチャネルＭＯＳトランジスタＭＰ１３のドレイン端子にソース端子が共通に接続され、内分比を規定する制御信号ＳＥＬ２がゲート端子に入力されてオン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２５と、制御信号ＳＥＬ１をインバータＩＮＶ３で反転した信号がゲート端子に入力されて、オン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２６と、を備えている。
【００６３】
ＰチャネルＭＯＳトランジスタ群ＭＰ２１、ＭＰ２３、ＭＰ２５のドレイン端子は共通接続されて、ＮチャネルＭＯＳトランジスタＭＮ１１のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１１のゲート端子はそのドレイン端子に接続されるとともに、ＮチャネルＭＯＳトランジスタＭＮ２のゲート端子に接続されている。図２では、ＮチャネルＭＯＳトランジスタＭＮ１１のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２のゲート端子の接続点ノードを、バイアスノード「ＢＩＡＳＯ」で表している。
【００６４】
ＮチャネルＭＯＳトランジスタＭＮ１１のソース端子は、パワーダウン制御信号ＰＷＤＮをインバータＩＮＶ４で反転した信号がゲート端子に入力されるＮチャネルＭＯＳトランジスタＭＮ１３のドレインに接続されており、ＮチャネルＭＯＳトランジスタＭＮ１３のソース端子は電源ＶＳＳと接続されている。パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき、ＮチャネルＭＯＳトランジスタＭＮ１３はオンし、ＮチャネルＭＯＳトランジスタＭＮ１１は、ＰチャネルＭＯＳトランジスタ群ＭＰ２１、ＭＰ２３、ＭＰ２５にそれぞれ流れる電流の合計の電流Ｉ１に比例するか等しい電流が、第１の定電流源トランジスタＭＮ２に流れるように制御する。
【００６５】
ＰチャネルＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６のドレインは共通接続されて、ＮチャネルＭＯＳトランジスタＭＮ１２のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１２のゲート端子はそのドレイン端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ３のゲート端子に接続されている。図２では、ＮチャネルＭＯＳトランジスタＭＮ１２のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３のゲート端子の接続点ノードをバイアスノード「ＢＩＡＳＥ」で表している。ＮチャネルＭＯＳトランジスタＭＮ１２のソース端子は、パワーダウン制御信号ＰＷＤＮをインバータＩＮＶ４で反転した信号がゲート端子に入力されるＮチャネルＭＯＳトランジスタＭＮ１４のドレイン端子に接続されており、ＮチャネルＭＯＳトランジスタＭＮ１４のソース端子は電源ＶＳＳと接続されている。パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき、ＮチャネルＭＯＳトランジスタＭＮ１４はオンし、ＮチャネルＭＯＳトランジスタＭＮ１２は、ＰチャネルＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６にそれぞれ流れる電流の合計の電流Ｉ２と比例するか等しい電流が、第２の定電流源トランジスタＭＮ３に流れるように制御する。
【００６６】
さらに、ＮチャネルＭＯＳトランジスタＭＮ２のゲート端子にドレイン端子が接続され、電源ＶＤＤにソース端子が接続され、ゲート端子がインバータＩＮＶ４の出力端が接続されているＰチャネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ３のゲートにドレイン端子が接続され、電源ＶＳＳにソース端子が接続され、ゲート端子にパワーダウン制御信号ＰＷＤＮが接続されているＮチャネルＭＯＳトランジスタＭＮ１５と、を備えている。
【００６７】
パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき（バイアス制御部２は動作状態）、ＰチャネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ１５は、ともにオフ状態とされる。
【００６８】
パワーダウン制御信号ＰＷＤＮがＨｉｇｈレベルのとき（バイアス制御部２は停止状態），ＰチャネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ１５はオン状態とされ、ＮチャネルＭＯＳトランジスタＭＮ２、３のゲートバイアス電圧をそれぞれ供給する。
【００６９】
ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３は、パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき定電流源として作用し、それぞれのゲート幅（Ｗ）／ゲート長（Ｌ）が、２／０．８、４／０．８、８／０．８（単位はｕｍ）であることから、ドレイン電流（Ｗ／Ｌに比例）は、２：４：８となる。ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２と、ＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４と、ＰチャネルＭＯＳトランジスタＭＰ２５、ＭＰ２６との電流駆動能力の比は、５：１０：２０とされ、１：２：４とされる。
【００７０】
パワーダウン制御信号ＰＷＤＮがＨｉｇｈレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３はオフ状態、ＮチャネルＭＯＳトランジスタＭＮ１３、１４もオフ状態とされ、電流パスが遮断され、バイアス制御部２は停止されスタンバイ状態となる。このとき、ＰチャネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ１５はオン状態とされ、ＮチャネルＭＯＳトランジスタＭＮ２、３のゲートバイアス電圧をそれぞれ供給する。
【００７１】
パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３はオン状態、ＮチャネルＭＯＳトランジスタＭＮ１３、１４もオン状態とされ、ＰチャネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ１５は、ともにオフ状態とされる。
【００７２】
一方、パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのとき、バイアス制御部２は、図１を参照して説明した通りの動作を行い、波形合成部１に入力される互いに位相の異なる信号ＦＩＮＯとＦＩＮＥの位相差を、３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ２）の値に応じた比率で、内分した値で規定される位相を有する出力信号が出力端子ＯＵＴから出力される。なお、出力端子ＯＵＴに波形成型用のインバータもしくは、正転バッファを設けてもよいことは勿論である。
【００７３】
なお、図２において、ＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１３の数、制御信号ＳＥＬ０−ＳＥＬ２の本数は、あくまで説明を簡単とするため、３つ（３本）の構成を示したものであり、本発明は、かかる構成のみに限定されるものでないことは勿論である。
【００７４】
また、波形合成部１において、ノードＮ１と、電源ＶＳＳ間に挿入される直列回路をなすＮチャネルＭＯＳトランジスタＭＮ２、ＭＮ４と、直列回路をなすＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ５は、その接続の順番を逆としてもよい。すなわち、ノードＮ１側から、ＮチャネルＭＯＳトランジスタＭＮ４、ＭＮ２の直列接続構成、ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ３の直列接続構成としてもよいことは勿論である。
【００７５】
次に、本発明の第３の実施例として、図１、図２を参照して説明した本発明に係る補間回路を、微調遅延回路（ＦＤＬ；Fine  Delay  Line）に用いたＤＬＬの構成について説明する。図３は、本発明の第３の実施例の構成を示す図である。図３を参照すると、このＤＬＬは、複数の遅延素子１０１〜１０２ｎを縦続形態に接続して構成され、入力信号を入力して遅延させ、各タップからそれぞれ異なる遅延時間の信号を出力する遅延回路１０（ＣＤＬ；Coarce  Delay  Line）と、遅延回路１０の奇数番目のタップの信号ｏｄｄを選択して出力するマルチプレクサ２０ｏと，遅延回路１０の偶数番目のタップからの信号ｅｖｅｎを選択して出力するマルチプレクサ２０ｅと、マルチプレクサ２０ｏ、２０ｅからの出力（ｏｄｄ、ｅｖｅｎ）を第１、第２の信号として入力し、遅延時間を微調整する微調遅延回路３０を備え、微調遅延回路３０の出力信号と前記入力信号とを入力とし位相の遅れ、進みを検出する位相検知器５０と、位相検知器５０の出力に基づきアップ、ダウンカウントするカウンタ４０と、を備え、マルチプレクサ２０ｏ、２０ｅは、カウンタ４０の出力に基づき、遅延回路１０の奇数番目のタップと偶数番目のタップをそれぞれ選択する。微調遅延回路３０は、図１、図２を参照して説明した上記実施例に係る補間回路で構成され、内分比を設定する信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はカウンタ４０のカウント値の下位３ビットが供給され、電流値を切り替え、定電流源のバイアスを供給し、ノードＯＵＴを引き抜く速度の調整が行われ、出力信号の位相の微調整が行われる。
【００７６】
カウンタ４０から、マルチプレクサ２０ｏ、２０ｅに供給される、制御信号は、カウンタ４０の上位ビット側（下位３ビットを除く）とされる。
【００７７】
マルチプレクサ２０ｏ、２０ｅにおいて、遅延回路１０のタップを選択する制御信号のコードは、図９（ａ）に示すように、グレイコードが供給される。カウンタ４０は、グレイコードを出力するカウンタとして構成される。
【００７８】
グレイコードは、例えば０００…、１００…、１１０…、０１０…、０１１…，１１１…、１０１…、００１…、という具合に、同時に１ビットしかかわらないため、ハザードは生じない。
【００７９】
図９（ｂ）は、２進コードから（２進カウンタの出力）、グレイコードを生成する回路の一例を示しており、隣接するビット信号の排他的論理和（ＥＸＯＲ）回路を備え、排他的論理和（ＥＸＯＲ）回路の出力をＤ型フリップフロップを備えている。
【００８０】
これに対して、バイナリコード（２進コード）の場合、０００…、１００…、０１０…、１１０…、００１…，１０１…、０１１…、１１１…と変化し、図１０に示すように、同時に２ビットが変化するため、図１０（ｂ）に示すような回路の出力ＡＮＮＮにグリッチ（ハザード）が生じる。信号ＡＮＮＮは、Ｂ０、Ｂ１、Ｂ２が全てＬｏｗレベルのときＨｉｇｈレベルを出力する論理回路の出力信号であり、Ｄ型フリップフロップに入力されるクロックＣＫの立ち上がりエッジで、Ｂ０がＨｉｇｈレベルからＬｏｗレベルへ遷移し、Ｂ１がＬｏｗレベルからＨｉｇｈレベルへ遷移する場合の遅延により、グリッチが生じる。
【００８１】
再び図３を参照して、遅延ステップ制御回路６０は、カウンタ４０のカウントステップを可変に設定するための制御回路である。位相検知器５０の位相の進み、遅れを示す信号を入力して、カウントアップ及びダウンするカウンタ４０では、遅延ステップ制御回路６０で設定されるステップ分、カウント値をアップ、あるいはダウンする。遅延ステップ制御回路６０で行うカウントステップの制御として、例えば遅延回路１０の遅延素子の段数が１２８段の場合、初期設定では、カウントステップを、例えば遅延回路１０の遅延素子の８段分を単位とし、順次、遅延素子１段分、精度を上げていく。微調遅延回路３０をなす補間回路の内分比の比率は、１ステップ単位とし、ロック制御を行う。すなわち、図３の微調遅延回路３０をなす補間回路（図１、図２参照）では、マルチプレクサ２０ｏ、２０ｅで選択された遅延回路１０の偶数、奇数番目のタップの遅延出力を入力し、カウンタ４０のカウント値の第１乃至第３ビット（値０〜７；図１、図２のＳＥＬ０〜ＳＥＬ２）に基づき、１ステップ単位での位相の補間が行われ、例えば値０から順に（最大７まで）、基準クロックと、微調遅延回路３０から出力されるクロック（このクロックを「内部クロック」ともいう）との位相比較が行われる。
【００８２】
かかる構成の本実施例においては、図１５等に示したシフトレジスタ構成の場合（比較例）と較べて、ロックまでの時間を短縮する。以下に説明する。なお、遅延回路１０の遅延素子の段数を１２８段とする。
【００８３】
遅延回路１０のタップを選択する信号をシフトレジスタで構成した比較例において、その初期値を中点に設定した場合、ロック時間は短縮するが、ＤＬＬのサイクル遅延が、増大する場合がある。このため、クロックが遅延回路を伝搬する間のノイズ等による遅延時間の変動（伝搬時間に比例する）が問題となる。図１３は、比較例のロック動作とサイクル遅延を説明するための図である。
【００８４】
図１３に示すように、サイクル遅延は１サイクルで同期設定できるが、例えば位相検知器（図３の５０）において、内部ＣＬＫ（図３の微調遅延回路３０の出力）で、入力ＣＬＫ（図３の基準クロックに対応）のＬｏｗレベルをラッチすると、内部ＣＬＫ（ロック後）のサイクル遅延が２サイクルとなる場合がある。
【００８５】
一方、図５に示すように、本実施例のカウンタ４０の初期値を０にすると、ロック時間は長くなるが、サイクル遅延は必ず最小（１サイクル）となる。このため、遅延回路１０伝搬中のノイズ等による遅延時間の変動（伝搬時間に比例する）は、最小に抑えることができる。図１３は、本実施例におけるロック動作とサイクル遅延を説明するための図であり、図５において、入力ＣＬＫは、図３の基準クロック、内部ＣＬＫは、図３の微調遅延回路３０の出力に対応する。
【００８６】
そして、比較例のように、タップの選択信号を出力する回路を、カウンタ４０の代わりに、シフトレジスタで構成し（図１５参照）、その初期値を中点の６４とした場合、ロック点が、０又は１２８のとき、最悪（worst  case）で、
６４＋７＝７１回、
位相検知器５０での位相比較が行われて、ロックする。この「６４＋７」のうち「＋７」は、微調遅延回路３０をなす補間回路（図１、図２参照）での位相合わせに要する位相比較の回数である。すなわち補間回路（図１、図２参照）の補間に、最悪で７ステップを要するものとする。
【００８７】
また、タップの選択信号を出力する回路をシフトレジスタで構成した比較例において、最小のサイクル遅延で同期するために、シフトレジスタの初期値を０とした場合、ロック点が１２８のとき、最悪（worst  case）で、
１２８＋７＝１３５回、
位相検知器５０で位相比較が行われて、ロックする。
【００８８】
これに対して、上記した実施例においては、カウンタ４０の初期値を０とし、ロック点が例えば１２１の場合、最悪で、
１２８／８＋７／１＋７
＝１６＋７＋７
＝３０回
位相検知器５０で位相比較が行われて、ロックする。この回数において、「１２８／８」の「８」は、遅延素子８台単位のタップ切替動作であり、このタップの切替の遅延素子の台数の単位は、遅延ステップ制御回路６０（図３参照）からカウンタ４０に設定される。位相検知器５０からの出力を受けて、カウンタ４０は、８ステップ、カウントアップ（ダウン）する。また上記回数において、「７／１」の「１」は、遅延回路１０の遅延素子１台単位のタップ切替動作に対応する。すなわち、遅延素子８段単位に、８回カウントアップして１２８段にまで達し、そのあと遅延素子１段単位にカウントダウンして、１２１に達する。そして、上記回数の「＋７」は、微調遅延回路３０をなす補間回路（図１、図２参照）での位相合わせに要する位相比較の回数である。すなわち補間回路（図１、図２参照）の補間に、最悪で７ステップを要するものとする。
【００８９】
ＤＬＬでは、位相検知器５０で位相検知してカウンタ４０の値を変えてから、その遅延時間によるクロックが遅延回路１０を出力されるまでの時間（この時間を「レスポンス」ともいう）は１０ｎｓ近く要する。クロックサイクル３．３ｎｓのＤＤＲ−ＩＩ−ＳＤＲＡＭでは、レスポンスが３サイクルであり、そのマージンを２サイクルとすると、ロック時間は、シフトレジスタを用いた構成（比較例）では、７１回×５＝３５５サイクルとなり、仕様値２００サイクルを満たさない。これに対して、本発明によれば、３０回×５＝１５０サイクルとなり、仕様を満たしている。
【００９０】
さらに、本実施例のＤＬＬにおいては、カウンタ４０から出力されるタップ切替信号を、グレイコードとしたことで、タップ切替時に、ハザードは生じず、安定動作を実現し、信頼性を向上させる。
【００９１】
次に、本発明の第４の実施例について説明する。図４は、ＤＤＲ−ＳＤＲＡＭに用いられるＤＬＬの構成を示す図である。図４を参照すると、入力信号を入力する入力バッファ８０と、入力バッファ８０の出力を遅延させ、複数のタップからそれぞれ異なる遅延時間の信号を出力する遅延回路１０と、遅延回路１０の奇数番目のタップの信号ｏｄｄを選択して出力するマルチプレクサ２０ｏと，遅延回路１０の偶数番目のタップからの信号ｅｖｅｎを選択して出力するマルチプレクサ２０ｅと、マルチプレクサ２０ｏ、２０ｅからの出力（ｏｄｄ、ｅｖｅｎ）を第１、第２の信号として入力し、遅延時間を微調整する微調遅延回路３０を備え、微調遅延回路３０の出力信号（エッジ）に基づき、読み出しデータ（不図示のメモリセルアレイからの読み出しデータ）を選択するマルチプレクサ７０と、マルチプレクサ７０の出力を入力しＤＱｊとして出力する出力バッファ９０とを備え、微調遅延回路３０の出力信号を入力し、マルチプレクサ７０の遅延時間分遅延させるダミーのマルチプレクサ７１と、出力バッファ９０、入力バッファ８０と等しい遅延時間のダミーバッファ９１、８１を備え、入力バッファ８０の出力クロックと、ダミーバッファ８１の出力信号とを入力とし位相の遅れ、進みを検出する位相検知器５０と、位相検知器５０の出力に基づきアップ、ダウンカウントするカウンタ４０と、を備え、マルチプレクサ２０ｏ、２０ｅは、カウンタ４０の出力に基づき、遅延回路１０の奇数番目のタップと偶数番目のタップをそれぞれ選択する。微調遅延回路３０が、上記補間回路で構成され、内分比を設定する信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はカウンタ４０のカウント値の下位３ビットが供給され、電流値を切り替え、定電流源のバイアスを供給し、ノードＯＵＴを引き抜く速度の調整が行われ、出力信号の位相の微調整が行われる。
【００９２】
この実施例でも、前記第３の実施例と同様にして、カウンタ４０から、マルチプレクサ２０ｏ、２０ｅに供給される制御信号は、カウンタ４０の上位ビット（下位３ビットを除く）とされる。また、マルチプレクサ２０ｏ、２０ｅにおいて、遅延回路１０のタップを選択する制御信号のコードは、グレイコード（Ｇｒｅｙ  ｃｏｄｅ）が供給される。カウンタは、グレイコードカウンタとして構成される。本実施例のＤＬＬにおいては、カウンタ４０から出力されるタップ切替信号を、グレイコードとしたことで、タップ切替時に、ハザードは生じない。本実施例において、図３の遅延ステップ制御回路６０を備えた構成としてもよいことは勿論である。
【００９３】
図６は、図３、図４に示したＤＬＬの構成において、粗調遅延回路（ＣＤＬ；Coarce  Delay  Line）と、粗調遅延回路の出力から奇位相信号と偶位相信号を選択出力するマルチプレクサ（ＭＵＸ）と、微調遅延回路（ＦＤＬ：Fine Delay Line）の接続構成の一例を示す図である。図３、図４に示した遅延回路１０は、粗調遅延回路（ＣＤＬ）１０１〜１０４に対応しており、微調遅延回路３０は、ＦＤＬ（Fine Delay Line）１１０に対応しており、図１、図２を参照して説明した補間回路である。
【００９４】
図６を参照すると、ＣＤＬ１０１は、第０番目奇位相ＣＯＵＴＯ０、第０番目偶数位相ＣＯＵＴＥ0の信号を出力し、ＣＤＬ１０２は、ＣＤＬ１０１の出力を入力し、第１番目奇位相ＣＯＵＴＯ１、第１番目偶数位相ＣＯＵＴＥ１の信号を出力し、ＣＤＬ１０３は、ＣＤＬ１０２の出力を入力し、第２番目奇位相ＣＯＵＴＯ２、第２番目偶数位相ＣＯＵＴＥ２の信号を出力し、ＣＤＬ１０４は、ＣＤＬ１０３の出力を入力し、第３番目奇位相ＣＯＵＴＯ３、第１番目偶数位相ＣＯＵＴＥ３の信号を出力し、第０乃至第３の奇位相ＣＯＵＴＯ０〜３は、マルチプレクサ１０５に入力され、カウンタの出力である選択信号によりその一つが選択され、第０乃至第３の偶相ＣＯＵＴＥ０〜３は、マルチプレクサ１０６に入力され、カウンタの出力である選択信号によりその一つが選択され、マルチプレクサ１０５，マルチプレクサ１０６の出力は、それぞれ、次の段のマルチプレクサ１０７，マルチプレクサ１０８に入力され、マルチプレクサ１０７，マルチプレクサ１０８の出力が補間回路１１０に入力される。
【００９５】
図７は、図６の粗調遅延回路（ＣＤＬｊ）一段の構成を示す図である。入力信号ＣＤＬｊを入力とするインバータ２１１の後段に、２段一組のインバータ対が７組直列接続され、最後尾にインバータ２２６が接続されて出力端子に接続されＣＤＬｊ＋１が出力され、８段の遅延段を構成している。
【００９６】
入力信号ＣＤＬｊを入力とするインバータ２１１の後段には、トライステートインバータ（クロックドインバータ）３１１が接続され、トライステートインバータ３１１の出力ノードには、遅延段を構成するインバータ対の偶数番目の組（２１４と２１５、２１８と２１９、２２２と２２３）の出力が、トライステートインバータ３１３、３１５、３１７を介して接続されており、バッファ２２７に入力に接続され、バッファ２２７の出力が奇数位相出力端子ＣＯＵＴＯｊに接続されており、遅延段の第1組を構成するインバータ対２１２、２１３の出力がトライステートインバータ３１２に接続され、トライステートインバータ３１２の出力には、遅延段を構成するインバータ対の奇数番目の組（２１６と２１７、２２０と２２１、２２４と２２５）の出力が、トライステートインバータ３１４、３１６、３１８を介して接続されてており、バッファ２２８に入力に接続され、バッファ２２８の出力が奇数位相出力端子ＣＯＵＴＥｊに接続されている。
【００９７】
トライステートインバータの出力イネーブルを制御する制御信号ＳＥＬＯ４Ｎ５Ｎ〜ＳＥＬＥ４Ｎ５Ｔのうち、トライステートインバータ３１１、３１３、３１５、３１７の一つ、トライステートインバータ３１２、３１４、３１６、３１８の一つを選択される。
【００９８】
図８は、図６のマルチプレクサ（ＭＵＸ）の構成及びその接続関係を示す図である。図８を参照すると、マルチプレクサ１０５ａでは、２ビットの選択信号ＳＥＬＯ６、ＳＥＬＯ７で、０番目から３番目の奇位相信号ＣＯＵＴＯ０、ＣＯＵＴＯ１、ＣＯＵＴＯ２、ＣＯＵＴＯ３の一つが選択される。
【００９９】
マルチプレクサ１０５ｂでは、２ビットの選択信号ＳＥＬＯ６、ＳＥＬＯ７で、７番目から４番目の奇位相信号ＣＯＵＴＯ７、ＣＯＵＴＯ６、ＣＯＵＴＯ５、ＣＯＵＴＯ４の一つが選択される。
【０１００】
マルチプレクサ１０５ｃでは、２ビットの選択信号ＳＥＬＯ６、ＳＥＬＯ７で、８番目から１１番目の奇位相信号ＣＯＵＴＯ８、ＣＯＵＴＯ９、ＣＯＵＴＯ１０、ＣＯＵＴＯ１１の一つが選択される。
【０１０１】
マルチプレクサ１０５ｄでは、２ビットの選択信号ＳＥＬＯ６、ＳＥＬＯ７で、１５番目から１２番目の奇位相信号ＣＯＵＴＯ１５、ＣＯＵＴＯ１４、ＣＯＵＴＯ１３、ＣＯＵＴＯ１２の一つが選択される。
【０１０２】
マルチプレクサ１０７では、２ビットの選択信号ＳＥＬＯ８、ＳＥＬＯ９で、４つのマルチプレクサ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄの出力の一つが選択される。
【０１０３】
なお、選択信号ＳＥＬＯ６、ＳＥＬＯ７のコードは、グレイコードであるため、マルチプレクサ１０５ｂとマルチプレクサ１０５ｄの入力信号の順番（配列）は、逆順とされている。
【０１０４】
図１１は、図２に示した補間回路の特性（リニアリティ）を解析した結果を示す図である。図１１において、黒丸、白丸、黒四角、白抜き四角は、トランジスタのサイズをパラメータとして、＃０〜＃７（図２の制御信号ＳＥＬ０〜ＳＥＬ２で決定される）の各コードでの遅延時間の変化を示している。図１１において、破線で示す直線が、理想値である。図１１からも、この実施例の補間回路によれば、出力信号の遅延時間が線形であり、コード＃７で理想値と一致している。
【０１０５】
以上、本発明を、上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項の発明の範囲で、当業者であれば、なし得るであろう各種、変形、修正を含むことであることは勿論である。
【０１０６】
【発明の効果】
以上説明したように、本発明に係る補間回路によれば、出力信号が出力される出力端子に接続するノードと第１の電源間に挿入されている第１のスイッチと、第１の信号と第２の信号がともに第１の論理値のときに前記第１のスイッチをオン状態とする手段と、第１の定電流源と、前記第１の信号が第２の論理値のときにオン状態とされる第２のスイッチとが直列形態に接続されている第１の直列回路と、第２の定電流源と、前記第２の信号が第２の論理値のときにオン状態とされる第３のスイッチとが直列形態に接続されている第２の直列回路と、を備え、前記第１の直列回路と前記第２の直列回路とが、前記出力端子に接続するノードと第２の電源間に、互いに並列形態に接続されている波形合成部と、前記波形合成部の前記第１電流源と前記第２の電流源にそれぞれ流れる電流値を、前記内分比に対応した値に設定するバイアス制御部と、を備えたことにより、消費電流の低減を図りながら、高精度の補間を実現することができる。
【０１０７】
また本発明に係るＤＬＬによれば、タップ切替信号としてクレーコードを用いたことにより、遅延回路の出力タップ切替時のハザードは生じない。このため、信頼性、安定動作を実現することができる。
【０１０８】
さらに、本発明に係るＤＬＬによれば、カウンタの出力により、遅延回路（ディレイライン）のタップを切替える構成としたことにより、シフトレジスタ構成の場合と比べて、初期値設定を最小のサイクルで設定することができ、ロックに要するサイクルを縮減する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】本発明の実施例のＤＬＬ回路の動作を説明するための図である。
【図６】本発明の一実施例の粗調遅延回路（ＣＤＬ）とマルチプレクサ（ＭＵＸ）と微調遅延回路（ＦＤＬ）の接続構成を示す図である。
【図７】本発明の一実施例の粗調遅延回路（ＣＤＬ）の構成を示す図である。
【図８】本発明の一実施例のマルチプレクサ（ＭＵＸ）の構成を示す図である。
【図９】（ａ）はグレイコードを説明するための図、（ｂ）はグレイコード生成回路の一例を示す図である。
【図１０】（ａ）はバイナリコードにおけるハザードの発生を説明するための図、（ｂ）はバイナリコードによってタップ切替信号を生成する回路の構成を示す図である。
【図１１】本発明の一実施例の補間回路の特性を説明するための図である。
【図１２】従来の補間回路の構成（特開２００１−５６７２３号公報）を示す図である。
【図１３】シフトレジスタを用いた構成のロック動作を説明するための図である。
【図１４】従来の補間回路の別の構成（特開２００１−５６７２３号公報）を示す図である。
【図１５】シフトレジスタを用いたクロック遅延回路の構成を示す図である。
【符号の説明】
１  波形合成部
２  バイアス制御部
１０  遅延回路
１０１〜１０２ｎ  遅延素子
２０ｏ、２０ｅ  マルチプレクサ
３０  微調遅延回路
４０  カウンタ
５０  位相検知器（ＰＤ）
６０  遅延ステップ制御回路
７０  マルチプレクサ（ＭＵＸ）
７１  ダミーのマルチプレクサ
７４ａ〜７４ｄ、７６ａ〜７６ｄ  クロックドインバータ
７８  インバータ
８０  入力バッファ
８０ａ  差動増幅器
８０ｂ  インバータ
８１  入力バッファのダミーバッファ
９０  出力バッファ
９１  出力バッファのダミーバッファ
１０１〜１０４  粗調遅延回路（ＣＤＬ）
１０５、１０６、１０７，１０８  マルチプレクサ（ＭＵＸ）
１１０  微調遅延回路（ＦＤＬ）
１６８  補間回路
１６８ａ  定電流源
１６８ｂ〜１６８ｅ  ｐＭＯＳ
１６８ｇ、１６８ｈ  差動増幅回路
２１１〜２２６  インバータ
２２７、２２８  バッファ
３１１〜３１８  トライステートインバータ
１０３６  遅延クロック生成部
１０５４  遅延回路
１０５６  遅延段活性回路
１０５８  第１スイッチ回路
１０６０  第１シフトレジスタ
１０６２  第２スイッチ回路
１０６４  第２シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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