(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板の表面に設けられたゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の下となる前記第１導電型半導体基板に設けられ、前記第１導電型半導体基板により電気的に分離された第２導電型のソース領域およびその上方にパッド領域を配置することができる大きさを有する低濃度ドレイン領域と、
前記低濃度ドレイン領域に囲まれた領域に設けられた第２導電型の高濃度ドレイン領域と、
前記低濃度ドレイン領域および前記高濃度ドレインの下方にのみ設けられた第２導電型のウェル領域と、
前記低濃度ドレイン領域の上方全面に設けられた厚い酸化膜と、
前記厚い酸化膜の上に層間絶縁膜を介して設けられ、さらに延伸されて前記層間絶縁膜を介して前記ゲート電極を覆っている、前記高濃度ドレイン領域に電気的に接続されたドレインメタル電極と、
前記ドレインメタル電極と間隔を空けて電気的に分離されて設けられたソース電極と、
前記高濃度ドレインを介して前記ゲート電極とは反対側の前記低濃度ドレイン領域の上に位置する前記ドレインメタル電極の一部を前記パッド領域とするために前記ドレインメタル電極上に設けられたパッド開口部を有する保護膜とを有し、
前記ゲート電極は前記ゲート絶縁膜を介して、前記ソース領域から前記高濃度ドレイン領域までの間を連続して覆っており、
前記パッド領域は出力端子であり、
前記ゲート電極は制御回路により制御され、
前記パッド開口部から見て前記ソース電極は前記ドレインメタル電極よりも遠くに配置されている半導体集積回路装置。
【請求項２】
前記パッド開口部と前記ソース電極との間隔が１２μm以上であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記ドレインメタル電極を１．５μmから３μmの膜厚で設けたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記ドレインメタル電極を、銅を含む金属により設けたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記パッド開口部と前記ゲート電極との間隔が１μm以上であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記パッド開口部と前記ゲート電極との間隔が１０μm以下であることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の利用分野】
本発明は、半導体集積回路装置および半導体装置および半導体集積回路装置の製造方法に関する。
【０００２】
【発明の属する技術分野】
本発明は電界効果型の半導体集積回路装置および半導体集積回路装置の製造方法に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣ、携帯機器の電源制御用ＩＣに関する。
【０００３】
また、単位幅あたりの電流量の多いメタル配線を内蔵した半導体集積回路装置に関するものである。特に、狭ピッチの出力端子を有する半導体集積回路装置に適している。
【０００４】
【従来の技術】
従来の半導体集積回路装置は、入出力回路を構成するトランジスタのドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第２の最小間隔２２およびチャネル長方向のゲート電極１１と反対側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第３最小間隔２３を大きく設け、入出力回路を構成するトランジスタのドレイン領域１０のチャネル幅方向端部と前記ドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を比較的小さく設けていた。
【０００５】
従来の半導体集積回路装置の入出力回路用トランジスタの一例を図２に示す。図２は、絶縁ゲート電界効果型トランジスタの平面図である。
【０００６】
図２に記したトランジスタは、電気的にメタル電極１６に接続されたゲート電極１１により電気的に分離されたドレイン領域１０とソース領域１３各々にコンタクト領域１２を設け、ドレイン領域１０とソース領域１３各々をメタル電極１４、１５各々に電気的に接続して、所望の電気特性を得ている。
【０００７】
このトランジスタは、入出力端子に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。その手法として、第２の最小間隔を大きくすることや、チャネル幅を大きくすることや、チャネル幅を小さくすることが従来よく知られていた。
【０００８】
また、従来の半導体集積回路装置は、単位幅あたりの電流量の多いメタル配線を使用する場合膜厚の厚いアルミシリコンを用いるか、またはエレクトロマイグレーション耐性の大きいアルミカッパーシリコンあるいはカッパーを用いるか、または積層メタル配線を用いる等の方法を用いていた。
【０００９】
従来の半導体集積回路装置の例を図７(c)に示す。図７(c)は、膜厚の厚いメタル配線を用いた絶縁ゲート電界効果型半導体集積回路装置の断面図である。
【００１０】
複数の電界効果型トランジスタから構成される半導体集積回路装置において、半導体基板表面付近に設けられた回路素子を被膜する層間絶縁膜４０上にパターンニングされたメタル配線４６を１ｕｍから３ｕｍ程度の膜厚で設け、層間絶縁膜４０およびメタル配線４６を被膜して保護膜４２を設けていた。
【００１１】
また、従来の半導体集積回路装置の製造方法の例を図７(a)〜(c)に示す。図７(a)に示したように、半導体基板３１表面付近に回路素子を作り込み回路素子を被膜する層間絶縁膜４０を形成し、電気接続用の開口部４３を層間絶縁膜４０に形成する第一の工程と、図７(b)に示したように、層間絶縁膜４０上に配線層４４を厚い膜厚で形成し、配線層４４上にエッチングマスク材４５をパターンニングし、配線層４４をエッチングして不要な領域の配線層４４を除去し、メタル配線４６を形成する第２の工程と、図７(c)に示したように、エッチングマスク材４５を除去し、メタル配線４６上および層間絶縁膜４０上に保護膜４２を形成し、外部端子接続部に開口を形成する半導体集積回路装置の製造方法を有していた。
【００１２】
また、従来の半導体集積回路装置は、図９に示したように、第１導電型半導体基板６１表面付近にゲート電極６７とゲート絶縁膜６２により電気的に分離されたソース領域５６と低濃度ドレイン領域５５を設け、低濃度ドレイン領域５５に囲まれた領域に高濃度ドレイン領域５３を設け、低濃度ドレイン領域５５の内側にウェル領域５４を設け、低濃度ドレイン領域の上方に厚い酸化膜５２を設け、厚い酸化膜５２の上方に層間絶縁膜５９を介して高濃度ドレイン領域５３に電気的に接続されたドレインメタル電極５８を設け、ドレインメタル電極５８上にパッド開口部６１を有する保護膜６０を設け、パッド開口部６１とゲート電極５７との間隔を十分に広げて、ワイヤーボンディングによる実装時の衝撃ストレスが、直接素子に印可されないような設計がなされていた。また、ワイヤーボンディングされるドレインメタル電極５８と電気的に分離されたメタル電極６３とパッド開口部６１との間隔も十分に広げ、ワイヤーボンディングによる実装時の衝撃ストレスがメタル電極６３上の保護膜６０に直接印可されないような設計がなされていた。
【００１３】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図２に示した絶縁ゲート電界効果型半導体装置の場合、所望のノイズ耐性（静電気耐性も含む）を得るためには、チャネル幅を大きく設計する必要があり、半導体集積回路装置としてチップサイズを小型化することが困難であった。
【００１４】
また、入出力端子が多い場合は、半導体集積回路装置としてチップサイズの大型化が製造コストを著しく増大させていた。
【００１５】
また、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図７に示した膜厚の厚いメタル配線を用いた絶縁ゲート電界効果型半導体集積回路装置の場合、メタル配線を選択的にエッチング除去する際、エッチングマスク材とエッチングされるメタル配線との選択比が大きくないため、メタル配線を厚く形成するとエッチングマスク材の膜厚の面内分布も踏まえてエッチングマスク材の膜厚をメタル配線膜厚より少なくとも選択比の１．５倍から２．０倍に設定する必要がある。そのため、メタル配線の加工幅を微細に形成することが困難であった。
【００１６】
また、エレクトロマイグレーション耐性の大きいアルミカッパーシリコンあるいはカッパーをメタル配線に用いるか、あるいは積層メタル配線を用いる等の方法の場合は、エレクトロマイグレーション耐性の著しい向上や加工精度の向上や製造コストを低くする等が困難であった。
【００１７】
また、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図９に示した従来の絶縁ゲート電界効果型半導体装置の場合、ワイヤーボンディングによる実装時の衝撃ストレスが、直接、素子や電位の異なるメタル電極上の保護膜に印可されないような設計がなされていたため、半導体集積回路装置のチップサイズを小型化することが困難であった。
【００１８】
また、狭ピッチで隣接するドライバー出力端子の間に出力ドライバーや保護回路等の素子をレイアウトする事ができなかった。
【００１９】
また、入出力端子が多い場合は、半導体集積回路装置としてチップサイズの大型化が製造コストを著しく増大させていた。
【００２０】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００２１】
複数のMOS型電界効果型トランジスタから構成される半導体集積回路において、
入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル幅方向端部とドレインとメタルを電気的に接続するコンタクト領域端部との第１の最小間隔を、入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル長方向のゲート電極側端部とドレインとメタルを電気的に接続するコンタクト領域端部との第２の最小間隔よりも大きく設けた。
【００２２】
また、第１の最小間隔を前記第２の最小間隔より１μm以上大きな間隔で設けた。
【００２３】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、入力信号を受ける入力型トランジスタとで構成した。
【００２４】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、出力信号を出力する出力型トランジスタとで構成した。
【００２５】
また、同一入出力端子に電気的に接続されたMOS型トランジスタのチャネル幅の総和が１４０μm以下で構成した。
【００２６】
さらに、MOS型トランジスタのドレイン領域のチャネル幅方向端部とドレインとメタルを電気的に接続するコンタクト領域端部との第１の最小間隔を入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル長方向のゲート電極と反対側端部とドレインとメタルを電気的に接続するコンタクト領域端部との第３の最小間隔よりも大きく設けた。  また、第１の最小間隔を前記第３の最小間隔より１μm以上大きな間隔で設けた。
【００２７】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、入力信号を受ける入力型トランジスタとで構成した。
【００２８】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、出力信号を出力する出力型トランジスタとで構成した。
【００２９】
また、同一入出力端子に電気的に接続されたMOS型トランジスタのチャネル幅の総和が１４０μm以下で構成した。
【００３０】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００３１】
複数の電界効果型トランジスタから構成される半導体集積回路において、
第１配線の上方部および側壁部に接し、第１配線と前記第１配線の上方部あるいは上方部と側壁部の両方の接面を介して電気的に接続された第２配線を設けた。
【００３２】
また、第２配線を０．１ｕｍ以上の加工幅で設け、第１配線を３ｕｍ以上の加工幅で設けた。
【００３３】
第２配線を３００ｎｍ以上の膜厚で設け、第１配線を１ｕｍ以上の膜厚で設けた。
【００３４】
また、本発明の半導体集積回路装置の製造方法において、
半導体基板表面付近に回路素子を作り込み前記回路素子を被膜する絶縁膜を形成し、電気接続用の開口部を絶縁膜に形成する第一の工程と、
絶縁膜上に第１の配線層を形成し、第１の配線層上にエッチングマスク材をパターンニングし、第１の配線層をエッチングして不要な領域の第１の配線層を除去し、第１配線を形成する第２の工程と、
エッチングマスク材を除去し、第１の配線上および絶縁膜上に第２の配線層を形成し、第２の配線層上にエッチングマスク材をパターンニングし、第２の配線層をエッチングして不要な領域の前記第２の配線層を除去し、第２配線を形成する第３の工程とを有する半導体集積回路装置の製造方法を用いた。
【００３５】
また、半導体集積回路装置の製造方法の第２の工程において、
第１の配線層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする導電材料層との積層構造で形成し、第１の配線層上にエッチングマスク材をパターンニングし、アルミニウムを主体とする導電材料層をエッチングして不要な領域のアルミニウムを主体とする導電材料層を除去し、第１配線のアルミニウムを主体とする導電材料層部分と第１の配線層の前記高融点金属層部分を形成する工程とし、
第３の工程において、エッチングマスク材を除去し、第１配線の前記アルミニウムを主体とする導電材料層部分と第１の配線層の前記高融点金属層部分上に第２の配線層を形成し、エッチングマスク材をパターンニングし、第２の配線層をエッチングして不要な領域の第２の配線層および不要な領域の第１の配線層の高融点金属層部分を除去し、第２配線を形成する工程とした。
【００３６】
また、半導体集積回路装置の製造方法の第１の工程の電気接続用の開口部を前記絶縁膜に形成する工程において
開口部にタングステンまたはアルミニウムまたはカッパー等の導電材料を埋め込む工程を有する半導体集積回路装置の製造方法をもちいた。
【００３７】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００３８】
第１導電型半導体基板表面付近にゲート電極とゲート絶縁膜により電気的に分離されたソース領域と低濃度ドレイン領域を設け、低濃度ドレイン領域に囲まれた領域に高濃度ドレイン領域を設け、低濃度ドレイン領域の内側にウェル領域を設け、低濃度ドレイン領域の上方に厚い酸化膜を設け、厚い酸化膜と高濃度ドレイン領域とゲート電極の上方に層間絶縁膜を介して高濃度ドレイン領域に電気的に接続されたドレインメタル電極を設け、ドレインメタル電極上にパッド開口部を有する保護膜を設けた半導体集積回路装置において、パッド開口部とゲート電極との間隔を１０μm以下にした。
【００３９】
また、パッド開口部とメタル配線との間隔を１２μm以上にした。
【００４０】
また、パッド開口部の下方に低濃度ドレイン領域とウェル領域を設けた。
【００４１】
また、ドレインメタル電極を１．５μmから３μmの膜厚で設けた。
【００４２】
また、ドレインメタル電極を銅を含む金属で設けた。
【００４３】
また、パッド開口部とゲート電極との間隔を１μm以上で設けた。
【００４４】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。
【００４５】
図１に示した本発明の半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路の入出力回路に用いられるトランジスタにおいて、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を大きく設けた。
【００４６】
以下に本発明の半導体集積回路装置を図面に基づいて詳細に説明する。
【００４７】
図１は、本発明の半導体集積回路装置の入出力回路を構成するトランジスタの平面図である。
【００４８】
図１に記したトランジスタは、ゲート電極１１により電気的に分離されたドレイン領域１０とソース領域１３各々にコンタクト領域１２を設け、ドレイン領域１０とソース領域１３各々をメタル電極１４、１５各々に電気的に接続して、所望の電気特性を得ている。  このトランジスタは、入出力端子に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。
【００４９】
本発明では、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を、ドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第２の最小間隔２２およびチャネル長方向のゲート電極１１と反対側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第３最小間隔２３よりも大きく設けたため、
静電気的なノイズがドレイン領域１０に印可された場合に生じる過電流の局所性を緩和し、局所的な発熱によるトランジスタの破壊を抑制することを可能としたものである。
【００５０】
従来から、その手法として、第２の最小間隔２２を大きくすることや、チャネル幅を大きくすることがよく知られていたが、従来の手法では、実用上好ましい静電気耐性を得るために、例えば、ドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０のコンタクト領域１２端部との第２の最小間隔２２とゲート電極１１と反対側端部とドレイン領域１０のコンタクト領域１２端部との第３最小間隔２３を７μm程度以上に設定した場合でも同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を２００μm以上で構成する必要があった。
【００５１】
しかしながら、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０のコンタクト領域１２端部との第１の最小間隔２１を、第２の最小間隔２２および第３最小間隔２３よりも大きく設定した場合、第２の最小間隔２２および第３最小間隔２３が７μm程度でも、同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を１４０μm以下で構成することが可能となった。また、実装条件の違いや、デバイス、プロセス構成の違いにもよるが、１２０μm程度以下や１００μm程度以下で構成することも可能である。また、第１の最小間隔２１は、第２の最小間隔２２および第３最小間隔２３よりも１μm程度大きくするとその効果はさらに大きくなる。さらに、このトランジスタの静的なドレイン耐圧を決定する現象がドレインと半導体基板領域１間のジャンクションブレークダウンの場合、第１最小間隔２１と第３最小間隔２３との関係が静電気的耐性に与える影響をより大きくする。また、このトランジスタの静的なドレイン耐圧を決定する現象がゲート電極に起因する表面ブレークダウンの場合、第１最小間隔２１と第２最小間隔２２との関係が静電気的耐性に与える影響をより大きくする。
【００５２】
ここまでは、電源電圧が３Ｖ程度以下、５Ｖ程度以下、あるいは７Ｖ程度以下の場合に有効な実施例について記述してきたが、本発明は、７Ｖ程度以上４０Ｖ程度以下の場合も同様な効果が得られる。また、４０Ｖ程度以上の場合も類似した効果が得られる。
【００５３】
しかしながら、電源電圧や印可電界の大きい場合に用いられるゲート電極１１の側壁にサイドスぺサーを有するＬＤＤ構造のトランジスタの場合などは、第１最小間隔２１よりもむしろ第２最小間隔２２と第３最小間隔２３を大きく設定したほうが静電気的耐性が高くなる場合もある。
【００５４】
また、ドレイン領域１０の外周の４辺の静的ドレイン耐圧が同程度の場合は、本発明の効果はより大きくなる。
【００５５】
さらに、静電気的なノイズが印可された場合にはドレイン領域１０と半導体基板領域１とソース領域１３とで構成される寄生バイポーラトランジスタによってノイズによる電荷がグランド電位に逃がされることが知られているが、破壊に至る電流容量の小さい寄生バイポーラトランジスタの近傍のドレイン領域１０端部とコンタクト領域１２までの間隔を大きくすることによる本発明の効果は大きい。こうした効果は、電源電圧が２０Ｖから４０Ｖの間の場合顕著となる。
【００５６】
つまり本発明の本質は、静電気的ノイズが印可された場合に過電流が抵抗の高い領域を局所的に流れることを防止したものである。
【００５７】
本発明のトランジスタの導電型は、Ｎチャネル型の場合その効果は大きいが、Ｐチャネル型の場合もある程度の効果は得られる。
【００５８】
図３に本発明の別の実施例を記した。以下に図面に基づいて詳細に説明する。
【００５９】
半導体集積回路装置を構成する場合外部接続端子には入出力素子と静電気保護素子が接続される。これらの素子は外部からのノイズや静電気に対してある程度の耐性を有している。こうした耐性を持たせるために、ノイズや静電気の電流経路の電流容量をを大きくしたり、ノイズや静電気を電源端子（ＶＤＤorＶＳＳ）にダイオードやバイポーラトランジスタ等の静電気保護素子で逃がす経路を設けたりする。本発明は、入出力素子（特にＭＯＳ型トランジスタ）と静電気保護素子（特にゲートオフ型ＭＯＳトランジスタ）のサージや静電気に対する電流容量を大きくする効果を有するものである。
【００６０】
ＭＯＳ型トランジスタ（この後はＭＯＳＴｒ．と記す）のノイズや静電気耐性は一般に寄生ダイオードと寄生バイポーラトランジスタ（この後は寄生バイポーラＴｒ．と記す）の電流容量で決定される。また寄生ダイオードと寄生バイポーラＴｒ．の電流容量は外部入力に直接さらされる半導体領域の電流経路体積や電流経路均一性によって決定される。  図３に示した半導体素子は、ノイズや静電気に対する電流経路均一性を特に高めたものである。
【００６１】
図３は本発明の半導体集積回路装置の入出力素子または静電気保護素子を構成し、ゲート電極１１を２箇所有するＭＯＳＴｒ．の平面図である。
【００６２】
本発明の半導体集積回路装置の入出力素子または静電気保護素子は、半導体基板１表面付近にゲート電極１１下のチャネル領域１８と素子分離領域１７により電気的に分離されたドレイン領域１０を設け、チャネル領域１８と素子分離領域１７により電気的に分離されたソース領域１３を２箇所設け、ドレイン領域１０とソース領域１３とゲート電極１１それぞれに、電気的な配線をするためのコンタクト領域１２を介してメタル電極１４を設け、ここには図示していないが素子分離領域１７に電気的な配線をするためのコンタクト領域を介してメタル電極を設け、ここには図示していないがゲート電極１１と素子分離領域１７はメタル電極１４を介して電気的に接続され、ここには図示していないがソース領域１３およびドレイン領域１０およびチャネル領域１８の下部の半導体領域は素子分離領域１７と同一導電型を有し電気的にも素子分離領域１７と接続されることにより構成されている。
【００６３】
図３のようなレイアウト構成とした場合、ドレイン領域１０と素子分離領域１７との電気的分離は、ドレイン領域１０のチャネル幅方向端部のジャンクションダイオードとドレイン領域１０のチャネル長方向端部のゲート電極１１の電界効果を有するジャンクションダイオードで担われている。
【００６４】
一般に半導体集積回路装置の入出力素子や静電気保護素子は電流容量を確保するためそのチャネル幅は、２００ｕｍ程度から４００ｕｍ程度で構成されるので、チャネル幅方向端部のジャンクションダイオード（この後チャネル幅方向ダイオードと記す）のノイズや静電気の電流経路はチャネル長方向端部のゲート電極１１の電界効果を有するジャンクションダイオード（この後チャネル長方向ダイオードと記す）の電流経路に比べて大幅に小さく構成されてしまう。この構成は、ノイズや静電気に対する電流経路均一性を悪くするものであり、チャネル幅方向ダイオードの分離耐圧がチャネル長方向ダイオードの分離耐圧より低い場合は、さらに電流経路均一性を悪化させることになり、半導体集積回路装置の入出力耐性を著しく悪化させるものである。
【００６５】
そこでチャネル幅方向ダイオードの分離耐圧をチャネル長方向ダイオードの分離耐圧よりも高くする構成が考えられる。この方法はチャネル長方向ダイオードの電流電圧特性とチャネル幅方向ダイオードの電流電圧特性との関係における特定条件でのノイズや静電気に対する電流経路均一性を改善するものではあるが、耐圧を高くするための不純物濃度の低濃度化はドレイン領域１０チャネル幅方向端部の電流容量低下をもたらしチャネル幅方向ダイオードの電流電圧特性に悪影響を内在させることとなる。
【００６６】
この関係の概略図を図４に記した。チャネル長方向ダイオードの電流容量が大きくてもチャネル幅方向ダイオードの電流容量が小さいと、印可された静電気電流量をチャネル長方向ダイオードで流し出す前にチャネル幅方向ダイオードに電流が生じ、電流容量を超える電流になると破壊に至ってしまう現象の概要が示されている。
【００６７】
つまりチャネル幅方向ダイオードの分離耐圧を高くすることだけでは、本質的なノイズや静電気の耐性の向上は望めない。チャネル長方向ダイオード特性とチャネル幅方向ダイオード特性の相関関係を踏まえた最適設計が必要である。
【００６８】
事前に想定される半導体集積回路装置の実際の実装環境や使用環境でのノイズや静電気の電荷量と電流経路の抵抗値と容量値から、入出力素子または静電気保護素子に印可される全ての電圧あるいは電流条件でのチャネル長方向ダイオード特性とチャネル幅方向ダイオード特性の比較を行い、全ての条件でチャネル幅方向ダイオードが破壊に至らない構成にする必要がある。ＭＯＳ型半導体集積回路装置の場合（特に最小加工幅が０．６ｕｍから３．０ｕｍ、チャネル長方向ダイオード分離耐圧が６Ｖから４０Ｖ、チャネル幅方向ダイオード分離耐圧がチャネル長方向ダイオード分離耐圧より３Ｖから１０Ｖ高い場合）、入出力素子または静電気保護素子のチャネル長方向ダイオードの総和の幅は、の２００ｕｍから４００ｕｍにすると最適条件となる。
【００６９】
こうした方法は入出力素子または静電気保護素子の面積を大幅に増加させ、またデバイス設計上大きな課題となり、半導体集積回路装置開発製造上のコストに悪影響を及ぼし好ましくない。
【００７０】
図３に記した本発明の半導体集積回路装置の入出力素子と静電気保護素子の平面図には、チャネル長方向ダイオードとドレイン領域１０のコンタクト領域１２との最短距離である第２最小間隔２２とチャネル幅方向ダイオードとドレイン領域１０のコンタクト領域１２との最短距離である第１最小間隔２１とが記されている。本発明では、この第１最小間隔２１と第２最小間隔２２の長さの違いで、ノイズや静電気による電荷の大部分をチャネル長方向ダイオードから流し出す方法を見いだしたものである。
【００７１】
前述してきたように、外部入力端子と直接接続しているドレイン領域１０は、チャネル幅方向ダイオードとチャネル長方向ダイオードという異なる特性を有するノイズや静電気の電流経路が存在するため、ノイズや静電気の電流経路均一性を有することが困難である。しかし、本発明では、第１最小間隔２１を第２最小間隔２２より２倍以上大きく構成すると、ノイズや静電気の電流経路の大部分がチャネル長方向ダイオードに限定されるためチャネル幅方向ダイオードの電流容量を高くする必要が全く生じない。つまり、チャネル長方向ダイオードの電流容量を想定されるノイズや静電気の電流量より大きく設定すればノイズや静電気耐性が得られてしまう。この場合、従来２００ｕｍから４００ｕｍ必要としていたチャネル長方向ダイオードの総和の幅は、１００ｕｍ程度以下で十分となる効果が得られた。また、第１最小間隔２１を第２最小間隔２２より１ｕｍ程度以上大きく構成するだけでもチャネル長方向ダイオードの総和の幅は１４０μm以下で構成することが可能となった。
【００７２】
ここでの、チャネル長方向ダイオードの総和の幅とはＭＯＳＴｒ．の場合、チャネル幅の総和である。
【００７３】
また、図５に記したようなドレイン領域１０をゲート電極１１で囲んだ構成の半導体装置の場合、ドレイン領域１０と素子分離領域１７との電気的に分離は、チャネル長方向端部のゲート電極１１の電界効果を有するジャンクションダイオードで保たれているためノイズや静電気の電流経路の均一性が得られている。しかし、チャネル幅方向の電流経路の体積は小さいままであるので第４最小間隔２４は、第２最小間隔２２より大きく構成する必要がある。
【００７４】
また、ここでは図示しないが、ドレイン領域を囲む４方向全てにチャネル領域を有する半導体装置の場合は、コーナー部分の電流容量が小さくなるため、コーナー部分のコンタクト領域とコーナーとの距離は、チャネル長方向ダイオードとドレイン領域のコンタクト領域との最短距離よりも大きく設計する必要がある。
【００７５】
図６（ｅ）に示した本発明の半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路において、半導体基板３１表面付近にＣＭＯＳ型またはバイポーラ型回路素子を作り込み、回路素子を被膜する層間絶縁膜４０上に設けられた第１のメタル配線５０の上方部および側壁部に接し、第１のメタル配線５０と上方部かあるいは側壁部の接面を介して電気的に接続された第２のメタル配線５２を設け、第２のメタル配線５２を０．１μｍ以上の加工幅で設け、第１のメタル配線５０を２μｍ以上の加工幅で設けた。また、第２のメタル配線５２を０．６ｕｍ以上の膜厚で設け、第１のメタル配線５０を０．８μｍ以上の膜厚で設けた。
【００７６】
ここで、第２のメタル配線５２は、０．５μｍ以上、１０ｕｍ程度以下の加工幅で設けてもこの技術は実現できるが、０．８μｍ以上、１０μｍ程度以下の加工幅で設けても良い。
【００７７】
さらに、第１のメタル配線５０は、３μｍ以上、５００μｍ程度以下の加工幅で設けてもこの技術は実現できるが、５μｍ以上、５０μｍ程度以下の加工幅で設けても良い。
【００７８】
また、第２のメタル配線５２は、３００ｎｍ以上、１μｍ程度以下の膜厚で設けてもこの技術は実現できるが、５００ｎｍ以上、８００ｎｍ程度以下の膜厚で設けても良い。
【００７９】
また、第１のメタル配線５０は、５００ｎｍ以上、５ｕｍ程度以下の膜厚で設けてもこの技術は実現できるが、１ｕｍ以上、３ｕｍ程度以下の膜厚で設けても良い。
【００８０】
第１のメタル配線５０と第２のメタル配線５２との膜厚差は、第１のメタル配線５０領域上のエッチングマスク材５３と第２のメタル配線５２とのエッチング選択比と膜厚比と第２のメタル配線５２の加工精度によって決定される。
【００８１】
また、第１のメタル配線層５０は、第２のメタル配線層５２に覆われているため、第２のメタル配線５２のエッチングによる第１のメタル配線層５０の膜減りは生じない。
【００８２】
図６（ａ）〜（ｅ）に示した本発明の半導体集積回路装置の製造方法において、
半導体基板表面付近にＣＭＯＳ型またはバイポーラ型回路素子を作り込み回路素子を被膜する層間絶縁膜４０を形成し、電気接続用の開口部４３を絶縁膜に形成する第一の工程と、
層間絶縁膜４０上に第１のメタル層を形成し、第１のメタル層上に第１エッチングマスク材５１をパターンニングし、エッチングにより不要な領域の第１のメタル層を除去し、第１のメタル配線５０を形成する第２の工程と、
第１エッチングマスク材５１を除去し、第１のメタル配線５０上および層間絶縁膜４０上に第２のメタル層を形成し、第２のメタル層上に第２エッチングマスク材５３をパターンニングし、第２のメタル層をエッチングにより不要な領域の第２のメタル層を除去し、第２のメタル配線層５２を形成する第３の工程と、
第２エッチングマスク材５３を除去した後、パッシベーション膜５４を形成する第４の工程と、
を有する半導体集積回路装置の製造方法を用いた。
【００８３】
また、半導体集積回路装置の製造方法の第２の工程において、
第１のメタル層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする低抵抗導電材料層との積層構造で形成し、第１のメタル層上に第１エッチングマスク材５１をパターンニングし、エッチングにより不要な領域を除去し、第１のメタル配線層５０のアルミニウムを主体とする低抵抗導電材料層部分と第１のメタル配線層５０の高融点金属層部分を形成する工程とし、
第３の工程において、第１エッチングマスク材５１を除去し、第１のメタル配線層５０上に第２のメタル層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする低抵抗導電材料層との積層構造で形成し、第２エッチングマスク材５３をパターンニングし、第２のメタル層をエッチングにより不要な領域を除去し、第２のメタル配線層５２を形成する工程としても良い。
【００８４】
また、半導体集積回路装置の製造方法の第１の工程の電気接続用の開口部４３を層間絶縁膜４０に形成する工程において
開口部４３にタングステンまたはアルミニウムまたはカッパー等の導電材料を埋め込む工程を有する半導体集積回路装置の製造方法を用いる場合もある。
【００８５】
また、図６（ａ）〜（ｅ）に示した本発明の半導体集積回路装置の製造方法において、第１のメタル配線層５０および第２のメタル配線層５２の膜厚は例えば２．０ｕｍと０．８ｕｍのように、第１のメタル配線層５０を厚く形成できる。このため、半導体集積回路装置を形成する場合、第１のメタル配線層５０が存在する領域は許容電流量が大きく構成できる。つまり、大きな電流量が必要な配線に、第１のメタル配線層５０を形成すると、小面積で配線層を構成できるので、半導体集積回路装置のチップサイズの縮小が可能となる。
【００８６】
また、上記第２の工程で第１のメタル配線層５０をエッチングにより形成する場合、第１のメタル配線層５０と第１エッチングマスク材５１との選択比と膜厚比が問題となる。第１のメタル層のエッチング量は２０〜５０％程度オーバーエッチされるように設定し、製造バラツキによるエッチング残りを防止する。この被エッチング材であるメタルの膜厚は厚く形成されているので総エッチング時間は大幅に長くなるが、第１エッチングマスク材５１はエッチング終了時にも十分に残っている必要がある。つまり、第１エッチングマスク材５１の被エッチング材に対する選択比が十分に大きいマスク材を使用するか、あるいは選択比が十分に大きくなるエッチング方法を用いるかのいずれかである。選択比が十分に大きくなるエッチング方法としては、リン酸等の酸性溶液の混合物等によるウエットエッチング、あるいは半導体基板側のバイアスを下げた、あるいは添加ガスを混入させた雰囲気を用いたドライエッチングが好ましい。
【００８７】
一般的に、こうしたエッチング方法は加工精度のバラツキが非常に大きく、１ｕｍ以下の微細な配線を用いることができないので、複数のメタル配線層を用途別に形成している。この場合、複数のメタル配線層とメタル配線層間を接続するコンタクトを形成するために３回のフォト工程が必要となる。
【００８８】
しかしながら、本発明では、厚膜な配線は第１のメタル配線層５０で、微細な配線は第２のメタル配線層５２で形成でき、かつ一般的に用いられるメタル配線層間を接続するコンタクトを必要としないので２回のフォト工程で簡便に半導体集積回路装置を形成できる。
【００８９】
図８に示した本発明の半導体装置は、複数の外部出力パッドと出力ドライバーと制御回路から構成される半導体集積回路装置の外部出力パッドと出力ドライバーの一部の概略断面図である。
【００９０】
第１導電型半導体基板６１表面付近にゲート電極６７とゲート絶縁膜７２により電気的に分離されたソース領域６６と低濃度ドレイン領域６５を設け、低濃度ドレイン領域６５に囲まれた領域に高濃度ドレイン領域６３を設け、低濃度ドレイン領域６５の内側にウェル領域６４を設け、低濃度ドレイン領域６５の上方に厚い酸化膜６２を設け、厚い酸化膜６２と高濃度ドレイン領域６３とゲート電極７２の上方に層間絶縁膜６９を介して高濃度ドレイン領域６３に電気的に接続されたドレインメタル電極６８を設け、ドレインメタル電極６８上にパッド開口部７１を有する保護膜７０を設けた半導体集積回路装置において、パッド開口部７１とゲート電極６７との間隔を１０μm以下にした。
【００９１】
ワイヤーボンディングによる実装時、パッド開口部７１からずれて保護膜７０上の一部にワイヤーが打たれる場合がある。この場合、ボンディングによる衝撃ストレスが保護膜７０、ゲート電極６７、ゲート絶縁膜７２、低濃度ドレイン領域６５等々に印可され、トランジスタの電気的特性が変動する可能性がある。そこで、従来は、パッド開口部７１とゲート電極６７、ゲート絶縁膜７２、低濃度ドレイン領域６５等々との間隔をワイヤーボンディングのアライメント精度よりも大きい１３μm程度に設定していた。このため、狭ピッチな多数の外部出力パッドを有する半導体集積回路装置の場合、外部出力パッドの近傍、特に隣接するパッドの間に出力ドライバーや保護回路等の素子をレイアウトすることができなかった。
【００９２】
本発明では、ワイヤーボンディングされるドレインメタル電極６８をパッド開口部近傍にレイアウトされた出力トランジスタの上方にまで延在させたため、ボンディングによる衝撃ストレスが出力トランジスタ上方に印可されても、ドレインメタル電極６８が衝撃ストレスを吸収しトランジスタの電気的特性が損なわれない。そのため、パッド開口部７１とゲート電極６７との間隔を１０μm以下にする事が可能となった。また、５μm程度以下にでも１μm程度以下にでも設定することができるが、外部からの静電気的ノイズ対策のため、実用上は６μm程度以下に設定することが望ましい。
【００９３】
さらに、ワイヤーボンディングによる衝撃ストレスが最も大きいボンディングセンターは、パッド開口部に設定されるので、パッド開口部直下の厚い酸化膜６２の下方にはドレインメタル電極６８と同電位の低濃度ドレイン領域６５とウェル領域６４を設置し、ボンディングによる衝撃ストレスによる欠陥起因のリーク電流が発生することを防止した。
【００９４】
また、ワイヤーボンディングによる衝撃ストレスはボンディングセンターに近づくほど大きくなるので、実使用上は、パッド開口部７１とゲート電極６７との間隔を１μmから３μm程度以上にすることが推奨される。
【００９５】
一方、ワイヤーボンディングされるドレインメタル電極６８と電気的に分離されたメタル電極７３は、ボンディングによる衝撃ストレス耐性が乏しい保護膜７０のみが上方に設置されているだけなので、パッド開口部７１とメタル電極７３との間隔は、ワイヤーボンディングのアライメント精度よりも大きい１２μm程度以上に設定することが望ましい。
【００９６】
また、ボンディングによる衝撃ストレス耐性をより高めるために、ドレインメタル電極５８を１．５μmから３μmの膜厚で設けても良い。また、金属膜の積層構造でも良い。また、ドレインメタル電極６８を銅を含む金属で設けた。例えば、アルミシリコンカッパー合金や、カッパー、がある。
【００９７】
本発明の図８は、外部接続パッド領域と出力ドライバーを示しているが、本説明は、外部接続パッド領域近傍に素子が設置できることを可能としたものであるため、外部接続パッド領域近傍に設置する素子は、保護素子でも、制御用の素子でも問題はない。
【００９８】
また、図８は、外部接続パッド領域一部分を示している。パッド開口部７１を中心にして、上下左右の４辺に同様な構成をすることが好ましい。また、同心円上に設置することも、８角形型に設置することも、２辺のみ設置すること、３辺のみ設置することも、１辺のみ設置すること可能である。
【００９９】
またこの発明は、192bitの出力ドライバーを有するサーマルヘッドドライバー用ＩＣに用いるとその効果は絶大である。
【０１００】
ここまでに説明してきた各実施例は、いずれも別の実施例と合わせて用いることが可能である。
【０１０１】
【発明の効果】
この発明は、以上説明したように、半導体集積回路装置において、入出力回路用トランジスタの静電気的耐性を高めることができるため、小さいチャネル幅で高い信頼性を有する入出力保護回路を容易に形成できる。このため、チップサイズを縮小化による製造コストの削減効果がある。
【０１０２】
また本発明は、以上説明したように、半導体集積回路装置において、メタル配線を２回のフォト工程とエッチング工程で部分的に厚膜化する事を可能にしたため、簡単な工程で膜厚、加工幅の制御性の良いメタル配線を容易に形成できる。このため、製造コストを小さくし、チップサイズを縮小化する効果がある。
【０１０３】
また本発明は、以上説明したように、半導体集積回路装置において、外部接続パッド領域近傍に素子が設置できることを可能としたものであるためチップサイズの小型化が容易に実現できる。このため、チップサイズ縮小化による製造コストの削減効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置概略平面図である。
【図２】従来の半導体集積回路装置の概略平面図である。
【図３】本発明の半導体集積回路装置概略平面図である。
【図４】本発明の半導体集積回路装置の電圧電流特性図である。
【図５】本発明の半導体集積回路装置概略平面図である。
【図６】本発明の半導体集積回路装置の製造工程順概略断面図である。
【図７】従来の半導体集積回路装置の製造工程順概略断面図である。
【図８】本発明の半導体集積回路装置概略断面図である。
【図９】従来の半導体集積回路装置の概略断面図である。
【符号の説明】
１  半導体基板領域
１０  ドレイン領域
１１  ゲート電極
１２  コンタクト領域
１３  ソース領域
１４  メタル電極
１７  素子分離領域
１８  チャネル領域
２１  第１最小間隔
２２  第２最小間隔
２３  第３最小間隔
２４  第４最小間隔
３１  半導体基板
４０  層間絶縁膜
４２  保護膜
４３  電気接続用の開口部
４４  配線層
４５  エッチングマスク材
４６  メタル配線
５０  第１のメタル配線層
５１  第１エッチングマスク材
５２  第２のメタル配線層
５３  第２エッチングマスク材
６１  半導体基板
６２  厚い酸化膜
６３  高濃度ドレイン領域
６４  ウェル領域
６５  低濃度ドレイン領域
６６  ソース領域
６７  ゲート電極
６８  ドレインメタル電極
６９  層間絶縁膜
７０  保護膜
７１  パッド開口部
７２  ゲート酸化膜
７３  メタル配線
【図１】
0004995364.tif 000002
【図２】
0004995364.tif 000003
【図３】
0004995364.tif 000004
【図４】
0004995364.tif 000005
【図５】
0004995364.tif 000006
【図６】
0004995364.tif 000007
【図７】
0004995364.tif 000008
【図８】
0004995364.tif 000009
【図９】
0004995364.tif 000010