(57)【特許請求の範囲】
【請求項１】
発振制御信号が所定論理レベルのときに発振電圧を出力する発振回路と、
前記発振電圧に基づいて第１蓄電制御信号を生成する第１蓄電制御インバータと、
前記第１蓄電制御信号を反転してなる第２蓄電制御信号を生成し、所定遅延時間を与えて出力する第２蓄電制御インバータと、
第１主電極が第１電源ラインに接続され、且つ、制御電極から前記第１および第２蓄電制御信号の一方が入力される第１導電型の第１トランジスタと、
第１主電極が前記第１トランジスタの第２主電極に接続され、且つ、制御電極から前記第１および第２蓄電制御信号の他方が入力される第１導電型の第２トランジスタと、
前記第２トランジスタの第２主電極に第１電極が接続され、且つ、第２電源ラインに第２電極が接続された信号生成キャパシタと、
該信号生成キャパシタの前記第１電極の電圧に基づいて前記発振制御信号および出力電圧を生成する、１段または複数段の信号生成バッファと、
電源投入後に、前記１段の信号生成バッファまたは前記複数段の信号生成バッファのいずれかについて、入力論理レベルを所定レベルに強制的に設定することにより、前記発振制御信号を前記所定論理レベルに強制的に設定する発振制御回路と、
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記第２蓄電制御インバータと前記第１電源ラインとの間に設けられ、且つ、前記信号生成キャパシタの前記第１電極と同じ論理レベルの電圧が制御電極から入力される第１導電型の第３トランジスタと、
前記第２電源ラインに第１主電極が接続され、前記第２蓄電制御インバータの出力端に第２主電極が接続され、且つ、前記信号生成キャパシタの前記第１電極と同じ論理レベルの電圧が制御電極から入力される第２導電型の第４トランジスタと、
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記発振制御回路が、
前記発振電圧に基づいて第３蓄電制御信号を生成する第３蓄電制御インバータと、
前記第３蓄電制御信号を反転してなる第４蓄電制御信号を生成し、所定遅延時間を与えて出力する第４蓄電制御インバータと、
第１主電極が前記第１電源ラインに接続され、且つ、制御電極から前記第３および第４蓄電制御信号の一方が入力される第１導電型の第５トランジスタと、
第１主電極が前記第５トランジスタの第２主電極に接続され、且つ、制御電極から前記第３および第４蓄電制御信号の他方が入力される第１導電型の第６トランジスタと、
前記第６トランジスタの第２主電極に第１電極が接続され、且つ、第２電源ラインに第２電極が接続された発振制御キャパシタと、
前記第４蓄電制御インバータと前記第１電源ラインとの間に設けられ、且つ、前記信号生成キャパシタの前記第１電極と同じ論理レベルの電圧が制御電極から入力される第１導電型の第７トランジスタと、
前記第２電源ラインに第１主電極が接続され、前記第４蓄電制御インバータの出力端に第２主電極が接続され、且つ、前記信号生成キャパシタの前記第１電極と同じ論理レベルの電圧が制御電極から入力される第２導電型の第８トランジスタと、
前記信号生成バッファが複数段であり、前記第１および第２電源ラインの一方に第１主電極が接続され、且つ、前記発振制御信号を出力する前記信号生成バッファよりも前段側の前記いずれかの信号生成バッファの出力端に第２主電極が接続されてなる、電源立ち上げから前記発振制御キャパシタの蓄積電荷量が所定量に達するまで前記発振制御信号を前記所定論理レベルに固定するための第９トランジスタと、
を備えることを特徴とする請求項１または２に記載のパワーオンリセット回路。
【請求項４】
前記発振制御回路が、
前記信号生成キャパシタの前記第１電極と初段の前記信号生成バッファとの間に設けられた非反転バッファと、
前記第１トランジスタの前記第１主電極と前記第１電源ラインとの間に設けられた第２導電型の第１０トランジスタと、
前記第１０トランジスタの制御電極に第１主電極が接続され、且つ、前記信号生成キャパシタの前記第１電極に第２主電極が接続され、且つ、前記非反転バッファの出力端に制御電極が接続された第１１トランジスタと、
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項５】
前記第１トランジスタの前記第１主電極と前記第１電源ラインとの間に設けられた第１導電型の第１２トランジスタと、
前記第１２トランジスタの制御電極と前記第１電源ラインとの間に直列接続され、制御電極がそれぞれ該第１電源ラインに接続された、１個または複数個の第２導電型の第１３トランジスタと、
を含む電源ノイズ抑制回路をさらに備えることを特徴とする請求項４に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のパワーオンリセット回路、すなわち、電源立ち上げ時に論理回路等を初期化するためのリセット信号を生成・出力する回路に関する。
【背景技術】
【０００２】
論理集積回路等の半導体集積回路では、電源立ち上げ時の誤動作を防止するために、パワーオンリセット回路が設けられる。一般的なパワーオンリセット回路は、電源立ち上げ時における電源電圧の上昇を利用して、パワーオンリセット信号を生成する。パワーオンリセット回路としては、発振回路を用いたものが知られている。発振回路を用いたパワーオンリセット回路としては、例えば、下記特許文献１〜４に記載されたものが知られている。
【０００３】
図５（Ａ）は、発振回路を用いないパワーオンリセット回路の一従来例を示す回路図である。また、図５（Ｂ）は当該回路の信号波形図であり、縦軸は電圧であり、横軸は時間である（ともに規格値）。
【０００４】
図５において、電源投入時（時刻ｔ５１）、ｐＭＯＳトランジスタ５０１は、ゲート電圧が、ドレイン電圧よりも、ｎＭＯＳトランジスタ５０２のしきい値電圧分だけ低くなる。したがって、ｐＭＯＳトランジスタ５０１は、オン（導通）する。また、ｎＭＯＳトランジスタ５０２は、抵抗素子５０４を介してゲートが低電位側電源ラインｖｓｓに接続されており、したがってオフ（非導通）する。このため、高電位側電源電圧ｖｄｄの上昇に伴って、ノードｎ５０の電圧も上昇する。
【０００５】
ここで、ｐＭＯＳトランジスタ５０１と並列にキャパシタ５０５が設けられているので、時刻ｔ５１から時刻ｔ５２までの間、ノードｎ５０の電圧はインバータ５０６のしきい値よりも低くなる。このため、インバータ５０６はハイレベル出力となるので、ノードｎ５１の電圧は電源電圧ｖｄｄの上昇に追随して上昇する。
【０００６】
時刻ｔ５２に、ノードｎ５０の電圧がインバータ５０６のしきい値を超えると、インバータ５０６の出力（すなわち、ノードｎ５１の電圧）はローレベルに切り替わる。この結果、インバータ５０７の出力（すなわち、出力電圧ｐｏｒ）は、ハイレベルになる。
【０００７】
ノードｎ５０は、ダイオード接続のｎＭＯＳトランジスタ５０２を介して電源ラインｖｓｓに接続されているため、電源電圧ｖｄｄよりも低い電圧で飽和する。このため、時刻ｔ５３には、再び、インバータ５０６のしきい値電圧よりも低くなる。その結果、ノードｎ５１はハイレベルに切り換わり、したがって、出力電圧ｐｏｒはローレベルに切り換わる。
【０００８】
このようにして、パワーオンリセット信号ｐｏｒが生成される。
【０００９】
図６（Ａ）は、発振回路を用いたパワーオンリセット回路の一従来例を示す回路図である。また、図６（Ｂ）は当該回路の信号波形図であり、縦軸は電圧であり、横軸は時間である（ともに規格値）。
【００１０】
図６は、発振回路６０１が、発振制御電圧（ノードｎ６３の電圧）がローレベルのときに、発振電圧を出力する場合の例である。この場合、電源投入時（時刻ｔ６１）にノードｎ６３の電圧がローレベルであったとすると、発振回路６０１は発振電圧の出力を開始する。このとき、シュミット回路（すなわち、入力論理値と同じ論理値を出力するシュミットトリガバッファ）６０７はハイレベル出力状態になっているので、電源電圧ｖｄｄの上昇に伴ってノードｎ６３の電圧も上昇するが、発振回路６０１は発信制御電圧がローレベルであると判断するので、発信は継続される。
【００１１】
この発振電圧は、インバータ６０２により反転され（ノードｎ６０）、さらに、インバータ６０２の出力がインバータ６０３によって反転される（ノードｎ６１）。そして、ノードｎ６０，ｎ６１の電圧が、ｐＭＯＳトランジスタ６０４，６０５のゲートに印加される。
【００１２】
ここで、ノードｎ６１の発振電圧はインバータ６０３の遅延時間のために位相がずれており、したがって、ノードｎ６０，ｎ６１の電圧がともにローレベルになる期間が存在する。この結果、ｐＭＯＳトランジスタ６０４，６０５が同時にオンする期間が存在することになり、この期間にキャパシタ６０６への蓄電が行われることになる。このため、キャパシタ６０６の端子間電圧（すなわちノードｎ６２の電圧）は、段階的に上昇する。
【００１３】
ノードｎ６２の電圧がシュミット回路６０７の動作しきい値よりも低いとき、該シュミット回路６０７の出力電圧（すなわちノードｎ６３の電圧）はローレベルになる。これにより、インバータ６０８の出力電圧ｐｏｒはハイレベルになる。
【００１４】
その後、ノードｎ６２の電圧がシュミット回路６０７の動作しきい値よりも高くなると、該シュミット回路６０７の出力はハイレベルになり、したがって、インバータ６０８の出力電圧はローレベルになる。これにより、出力電圧ｐｏｒはローレベルになる。また、シュミット回路６０７の出力はハイレベルになルので、発振回路６０１は発振出力を停止する。
【００１５】
このようにして、パワーオンリセット信号ｐｏｒが生成される。
【特許文献１】特開平５−２６８０２９号公報
【特許文献２】特開平６−２８３９８９号公報
【特許文献３】特開平８−６５１１９号公報
【特許文献４】特開２００３−２２３７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図５のパワーオンリセット回路５００は、インバータ５０６がハイレベルのとき（したがって出力信号ｐｏｒがローレベルのとき）、抵抗素子５０４を介して電源ラインｖｓｓに貫通電流が流れる。この貫通電流は、微小であるが、パワーオンリセット信号の出力後も流れ続けることになる。このため図５のパワーオンリセット回路５００には、消費電力が大きくなるという欠点がある。
【００１７】
これに対して、図６のパワーオンリセット回路６００は、発振回路６０１が停止するとインバータ６０２，６０３の一方が必ずハイレベルに設定され、したがってｐＭＯＳトランジスタ６０４，６０５の一方が必ずオフする。このため、パワーオンリセット回路６００では、パワーオンリセット信号出力後の貫通電流はほとんど発生しない。
【００１８】
しかしながら、図６のパワーオンリセット回路６００は、電源を遮断した直後に該電源を再投入したとき、正常動作しない場合があるという欠点を有する。パワーオンリセット回路６００では、パワーオンリセット信号出力後はノードｎ６３がハイレベルに維持されており、電源を遮断したあとの自然放電でローレベルに戻るように構成されている。このため、電源を遮断した後、ノードｎ６３の電圧がローレベルまで降下する前に電源を再投入しても、発振回路６０１の発振出力が開始されないからである。
【００１９】
この発明の課題は、電源の遮断直後に再投入したような場合でもパワーオンリセット信号を確実に生成・出力できるパワーオンリセット回路を提供する点にある。
【課題を解決するための手段】
【００２０】
この発明に係るパワーオンリセット回路は、発振制御信号が所定論理レベルのときに発振電圧を出力する発振回路と、発振電圧に基づいて第１蓄電制御信号を生成する第１蓄電制御インバータと、第１蓄電制御信号を反転してなる第２蓄電制御信号を生成し、所定遅延時間を与えて出力する第２蓄電制御インバータと、第１主電極が第１電源ラインに接続され且つ制御電極から第１および第２蓄電制御信号の一方が入力される第１導電型の第１トランジスタと、第１主電極が第１トランジスタの第２主電極に接続され且つ制御電極から第１および第２蓄電制御信号の他方が入力される第１導電型の第２トランジスタと、第２トランジスタの第２主電極に第１電極が接続され且つ第２電源ラインに第２電極が接続された信号生成キャパシタと、信号生成キャパシタの第１電極の電圧に基づいて発振制御信号および出力電圧を生成する１段または複数段の信号生成バッファと、電源投入後に１段の信号生成バッファまたは複数段の信号生成バッファのいずれかについて入力論理レベルを所定レベルに強制的に設定することにより発振制御信号を所定論理レベルに強制的に設定する発振制御回路とを備える。
【発明の効果】
【００２１】
この発明によれば、発振制御回路を用いて電源投入時に発振制御信号を所定論理レベルに強制設定するので、電源の遮断直後に再投入したような場合でも、発振回路の発振を開始させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について、図面を用いて説明する。
【００２３】
＜第１の実施形態＞
この発明の第１の実施形態に係るパワーオンリセット回路について、図１および図２を用いて説明する。
【００２４】
図１は、この実施形態に係るパワーオンリセット回路１００の構成を示す回路図である。図１に示したように、パワーオンリセット回路１００は、発振回路１１０と、第１および第２蓄電制御インバータ１２１，１２２と、ｐＭＯＳトランジスタ１３１，１３２（この発明の第１および第２トランジスタに対応する）と、信号生成キャパシタ１４０と、インバータ１５１〜１５３（この発明の信号生成バッファに対応する）と、発信制御回路２００と、ｐＭＯＳトランジスタ１６１（この発明の第３トランジスタに対応する）と、ｎＭＯＳトランジスタ１６２（この発明の第４トランジスタに対応する）とを備えている。
【００２５】
発振回路１１０は、発振制御電圧Ｖｃ（すなわちノードｎ１３の電圧）が所定論理レベル（この実施形態ではローレベルとする）のときに、発振電圧Ｖｏを出力する。
【００２６】
第１蓄電制御インバータ１２１は、発振電圧Ｖｏを反転することにより、第１蓄電制御信号（すなわちノードｎ１０の電圧）Ｖ１を生成する。
【００２７】
第２蓄電制御インバータ１２２は、第１蓄電制御信号Ｖ１をさらに反転することにより、第２蓄積制御信号Ｖ２（すなわちノードｎ１１の電圧）を生成する。このとき、インバータ１２２の遅延時間により、蓄積制御信号Ｖ１，Ｖ２の位相は完全に逆転した状態にはならず、若干の位相ズレが発生する。このため、蓄積制御信号Ｖ１，Ｖ２が両方ともローレベルになる期間が周期的に発生する。インバータ１２２は、ｐＭＯＳトランジスタ１２２ａとｎＭＯＳトランジスタ１２２ｂとを有する。ｐＭＯＳトランジスタ１２２ａは、ソースでｐＭＯＳトランジスタ１６１を介して電源ラインｖｄｄに接続され、ゲートでインバータ１２１の出力端に接続されている。また、ｎＭＯＳトランジスタ１２２ｂは、ソースで電源ラインｖｓｓに接続され、ドレインでｐＭＯＳトランジスタ１２２ａのドレインに接続され、ゲートでインバータ１２１の出力端に接続されている。
【００２８】
ｐＭＯＳトランジスタ１３１は、ソースで電源ラインｖｄｄに接続され、ゲートでインバータ１２２の出力端に接続される（すなわち、ゲートから第２蓄電制御信号Ｖ２を入力する）。
【００２９】
ｐＭＯＳトランジスタ１３２は、ソースでｐＭＯＳトランジスタ１３１のドレインに接続され、ゲートでインバータ１２１の出力端に接続される（すなわち、ゲートから第１蓄電制御信号Ｖ１を入力する）。
【００３０】
キャパシタ１４０は、一方の電極でｐＭＯＳトランジスタ１３２のドレインに接続され、他方の電極で電源ラインｖｓｓに接続される。
【００３１】
インバータ１５１〜１５３は、キャパシタ１４０の一方の電極（ノードｎ１２）の電圧に基づいて、発振制御電圧Ｖｃおよび出力電圧ｐｏｒを生成する。この実施形態では、初段のインバータ１５１として、シュミットトリガインバータを使用した。シュミットトリガインバータとは、電圧上昇時と下降時とでハイレベル／ローレベルのしきい値が異なるインバータである。これにより、回路動作を安定させることができる。すなわち、シュミットトリガインバータ１５１の出力電圧は、インバータ１５２で反転されて発振制御電圧Ｖｃとなり、さらに、インバータ１５３で反転されて出力信号ｐｏｒとなる。
【００３２】
ｐＭＯＳトランジスタ１６１は、インバータ１２２を構成するｐＭＯＳトランジスタ１２２ａのソースと電源ラインｖｄｄとの間に設けられ、且つ、キャパシタ１４０の一方の電極の電圧（すなわち、ノードｎ１２の電圧）をゲートから入力する。
【００３３】
ｎＭＯＳトランジスタ１６２は、電源ラインｖｓｓにソースが接続され、インバータ１２２の出力端（すなわち、ノードｎ１１）にドレインが接続され、さらに、ノードｎ１２の電圧をゲートから入力する。
【００３４】
発振制御回路２００は、電源投入時に、インバータ１５２の入力論理レベルをハイレベルに強制的に設定することにより、発振制御信号Ｖｃをローレベルに強制設定する。このために、発振制御回路２００は、インバータ２２１と、第３蓄電制御インバータ２２２と、第４蓄電制御インバータ２２３と、ｐＭＯＳトランジスタ２３１，２３２（この発明の第５、第６トランジスタに対応する）と、発振制御キャパシタ２４０と、ｐＭＯＳトランジスタ２３３（この発明の第７トランジスタに対応する）と、ｐＭＯＳトランジスタ２３４（この発明の第８トランジスタに対応する）と、ｐＭＯＳトランジスタ２３５（この発明の第９トランジスタに対応する）とを備えている。
【００３５】
インバータ２２１は、発振電圧Ｖｏを反転して出力する。
【００３６】
第３蓄電制御インバータ２２２は、インバータ２２１の出力電圧を反転することにより、第３蓄電制御信号Ｖ３（すなわちノードｎ１６の電圧）を生成する。
【００３７】
第４蓄電インバータ２２３は、第３蓄電制御信号Ｖ３をさらに反転することにより、第４蓄積制御信号Ｖ４（すなわちノードｎ１７の電圧）を生成する。このとき、インバータ２２３の遅延時間により、蓄積制御信号Ｖ３，Ｖ４の位相は完全に逆転した状態にはならず、若干の位相ズレが発生する。このため、蓄積制御信号Ｖ３，Ｖ４が両方ともローレベルになる期間が周期的に発生する。インバータ２２３は、ｐＭＯＳトランジスタ２２３ａとｎＭＯＳトランジスタ２２３ｂとを有する。ｐＭＯＳトランジスタ２２３ａは、ソースがｐＭＯＳトランジスタ２３３を介して電源ラインｖｄｄに接続され、ゲートがインバータ２２２の出力端に接続されている。また、ｎＭＯＳトランジスタ２２３ｂは、ソースで電源ラインｖｓｓに接続され、ドレインでｐＭＯＳトランジスタ２２３ａのドレインに接続され、ゲートでインバータ２２２の出力端に接続されている。
【００３８】
ｐＭＯＳトランジスタ２３１は、ソースで電源ラインｖｄｄに接続され、ゲートでインバータ２２３の出力端に接続される（すなわち、ゲートから第４蓄電制御信号Ｖ４を入力する）。
【００３９】
ｐＭＯＳトランジスタ２３２は、ソースでｐＭＯＳトランジスタ２３１のドレインに接続され、ゲートでインバータ２２２の出力端に接続される（すなわち、ゲートから第３蓄電制御信号Ｖ３を入力する）。
【００４０】
キャパシタ２４０は、一方の電極でｐＭＯＳトランジスタ２３２のドレインに接続され、他方の電極で電源ラインｖｓｓに接続される。
【００４１】
ｐＭＯＳトランジスタ２３３は、第４蓄電インバータ２２３を構成するｐＭＯＳトランジスタ２２３ａのソースと電源ラインｖｄｄとの間に設けられ、且つ、キャパシタ１４０の一方の電極の電圧（すなわち、ノードｎ１２の電圧）をゲートから入力する。
【００４２】
ｎＭＯＳトランジスタ２３４は、電源ラインｖｓｓにソースが接続され、第４蓄電制御インバータ２２３の出力端（すなわち、ノードｎ１７）にドレインが接続され、さらに、ノードｎ１２の電圧をゲートから入力する。
【００４３】
ｐＭＯＳトランジスタ２３５は、電源ラインｖｄｄにソースが接続され、シュミットトリガインバータ１５１の出力（すなわちノードｎ１５）にドレインが接続され、且つ、キャパシタ２４０の一方の電極（すなわちノードｎ１４）にゲートが接続される。後述するように、ｐＭＯＳトランジスタ２３５は、発振制御電圧Ｖｃを強制的に所定論理レベル（ここではローレベル）に設定するために使用される。この実施形態では、ノードｎ１５，ｎ１３間に設けられたインバータが奇数個（インバータ１５２のみ）であり、ノードｎ１５，ｎ１３の論理レベルは逆の値になるので、ｐＭＯＳトランジスタ２３３のソースを電源ラインｖｄｄに接続した。これに対して、ノードｎ１５，ｎ１３間のインバータ数を偶数個にする場合には、ノードｎ１５をローレベルに強制的に設定すれば良く、したがって、ｐＭＯＳトランジスタ２３５のソースを電源ラインｖｓｓに接続すればよい。また、発振制御電圧Ｖｃがハイレベルのときに発振する発振回路を使用する場合、ｐＭＯＳトランジスタ２３５のソースは、ノードｎ１５，ｎ１３間のインバータ数が奇数個であれば電源ラインｖｓｓに接続し、偶数個であれば電源ラインｖｄｄに接続すればよい。すなわち、電源立ち上げ時に発振制御電圧Ｖｃを所望の論理レベルに固定できるのであれば、ｐＭＯＳトランジスタ２３５のソースを電源ラインｖｄｄ，ｖｓｓのどちらに接続してもよく、また、該ｐＭＯＳトランジスタ２３５のドレインをどのインバータの入力端子に接続してもよい（発振制御電圧Ｖｃを出力するインバータよりも前段のインバータのうち、どのインバータでも良い）。
【００４４】
なお、図１には示していないが、この実施形態では、インバータ１２１，１５２，１５３，２２１，２２２も、インバータ１２２と同様の構成とした。すなわち、これらのインバータは、ソースが電源ラインｖｄｄに接続されたｐＭＯＳトランジスタと、ソースが電源ラインｖｓｓに接続されたｎＭＯＳトランジスタを有し、両トランジスタのゲートを共通接続して入力端とし、さらに、両トランジスタのドレインを共通接続して出力端としている。したがって、入力がローレベルのときは電源ラインｖｄｄの電圧を出力し、入力がハイレベルのときは電源ラインｖｓｓの電圧を出力する。
【００４５】
次に、図１に示したパワーオンリセット回路１００の動作について、図２の信号波形図を用いて説明する。図２において、縦軸は電圧であり、横軸は時間である（ともに規格値）。
【００４６】
以下の説明では、前回の電源遮断から十分に長い時間が経過した後で、１回目の電源投入が行われるものとする。パワーオンリセット回路１００内の各配線の蓄積電荷はほぼ放電されている。
【００４７】
電源投入時（時刻ｔ１１）、ノードｎ１２，ｎ１４には電荷が蓄積されておらず、ローレベルである。したがって、ｐＭＯＳトランジスタ１６１，２３３はオンしており、ＭＯＳトランジスタ１６２，２３５はオフしている。また、電源投入時、ノードｎ１４に電荷が蓄積されていないことより、ｐＭＯＳトランジスタ２３５はオンしており、したがって、ノードｎ１５は電源ラインｖｄｄに接続された状態となる。
【００４８】
さらに、電源投入時には、ノードｎ１３にも電荷が蓄積されていないので、発信制御電圧Ｖｃはローレベルである。したがって、発振回路１１０は、発振電圧Ｖｏの出力を開始する。ここで、電源投入直後は、インバータ１５２の動作しきい値は電源電圧ｖｄｄよりも低くなり、したがって、インバータ１５２はハイレベル出力状態（すなわち、電源電圧ｖｄｄを出力する状態）である。したがって、電源電圧ｖｄｄの上昇に伴ってノードｎ１３の電圧も上昇する。しかし、この時点では電源電圧ｖｄｄが発振制御電圧Ｖｃのしきい値よりも低いので、発振回路１１０はローレベルであると判断する。
【００４９】
インバータ１２１は、発振電圧Ｖｏを反転することにより、蓄電制御信号Ｖ１を生成する。また、インバータ１２２は、この蓄電制御信号Ｖ１をさらに反転することにより蓄電制御信号Ｖ２を生成する。このようにして生成された蓄電制御信号Ｖ１，Ｖ２は、ｐＭＯＳトランジスタ１３１，１３２のゲートに入力される。
【００５０】
上述のように、蓄電制御信号Ｖ１，Ｖ２は、インバータ１２２の遅延時間のために位相がずれており、したがって、ｐＭＯＳトランジスタ１３１，１３２が同時にオンする期間が存在する。そして、この期間に、キャパシタ１４０への蓄電が行われる。このため、キャパシタ１４０の端子間電圧（すなわちノードｎ１２の電圧）は、段階的に上昇する。
【００５１】
ノードｎ１２の電圧がシュミットトリガインバータ１５１の動作しきい値よりも低いとき、該シュミットトリガインバータ１５１の入力はローレベルである。したがって、ここでは（すなわち１回目の電源投入の直後は）、シュミットトリガインバータ１５１はハイレベル出力状態である。
【００５２】
一方、発振電圧Ｖｏは、インバータ２２１で反転され、インバータ２２２でさらに反転される。これにより、蓄電制御信号Ｖ３が生成される。また、蓄電制御信号Ｖ３がインバータ２２３で反転されることにより、蓄電制御信号Ｖ４が生成される。蓄電制御信号Ｖ３，Ｖ４は、ｐＭＯＳトランジスタ２３１，２３２のゲートに入力される。蓄電制御信号Ｖ３，Ｖ４は位相がずれているので、ｐＭＯＳトランジスタ２３１，２３２が同時にオンする期間が断続的に発生し、したがって、キャパシタ２４０への蓄電が段階的に行われる。これにより、ノードｎ１４の電圧が、段階的に上昇する。
【００５３】
時刻ｔ１２に、ノードｎ１５の電圧がインバータ１５２の動作しきい値よりも高くなる。これにより、インバータ１５２の出力はローレベルになり、さらに、インバータ１５３の出力（すなわち出力電圧ｐｏｒ）はハイレベルになる。発信制御信号Ｖｃがしきい値に達する前にインバータ１５２の出力がローレベルに切り換わるので、発振回路１１０の発振出力は継続される。
【００５４】
その後、ノードｎ１４の電圧が、ｐＭＯＳトランジスタ２３５の動作しきい値に達し、該ｐＭＯＳトランジスタ２３５がオフする。これにより、ノードｎ１５の電圧は、シュミットトリガインバータ１５１のみによって制御されるようになる。すなわち、キャパシタ２４０のキャパシタンスは、ノードｎ１２の電圧がシュミットトリガインバータ１５１の動作しきい値に達するよりも前にｐＭＯＳトランジスタ２３５がオフされるように、決定される。
【００５５】
時刻ｔ１３に、ノードｎ１２の電圧が、シュミットトリガインバータ１５１の動作しきい値に達する。これにより、ノードｎ１５の電圧がローレベルになり、したがって、ノードｎ１３の電圧（発振制御電圧Ｖｃ）はハイレベルになり、さらに出力電圧ｐｏｒはローレベルに立ち下がる。このようにして、図２に示したようなパワーオンリセット信号ｐｏｒ１が生成される。
【００５６】
発振制御電圧Ｖｃがハイレベルになると、発振回路１１０は、停止する。この結果、ノードｎ１０，ｎ１６はローレベルに固定され、したがって、ｐＭＯＳトランジスタ１３２，２３２はオン状態に固定される。また、時刻ｔ１３に、ノードｎ１２の電圧は、ＭＯＳトランジスタ１６１，１６２，２３３，２３４の動作しきい値に到達する。これにより、ｐＭＯＳトランジスタ１６１，２３３はオフし、ｎＭＯＳトランジスタ１６２，２３４はオンする。この結果、ｐＭＯＳトランジスタ１３１，２３１はオン状態に固定される。このようにしてｐＭＯＳトランジスタ１３１，１３２，２３１，２３２がすべてオン状態に固定されるので、キャパシタ１４０，２４０が短時間で完全蓄電される。その結果、ｐＭＯＳトランジスタ１６１，２３３がオフ状態に固定されるので、インバータ１２２，２２３の漏れ電流が防止できる。
【００５７】
時刻ｔ１４に電源を切ると、電源電圧ｖｄｄの電圧が低下する。また、ノードｎ１２，ｎ１３，ｎ１４等の電圧も徐々に低下する。
【００５８】
続いて、電源を遮断した直後に電源を再投入したときの、パワーオンリセット回路１００の動作を説明する。
【００５９】
上述のように、インバータ１５２は、電源を遮断したときにハイレベル出力状態である。このため、時刻ｔ１５に電源が再投入されたとき、インバータ１５２がハイレベル出力状態を維持しているために、発振制御電圧Ｖｃがハイレベルとなる場合がある。この場合、発振回路１１０は発振を開始しない。しかし、ノードｎ１４がローレベルになっていれば、ｐＭＯＳトランジスタ２３５はオンするので、電源ラインｖｄｄの電圧上昇に伴ってノードｎ１５の電圧も上昇する。
【００６０】
そして、時刻ｔ１６にノードｎ１５の電圧がインバータ１５２の動作しきい値に達すると、ノードｎ１３の電圧（すなわち発信制御信号Ｖｃの信号値）がローレベルになり、発振回路１１０の発振出力が開始される。
【００６１】
その後、上述の１回目電源投入時と同様に動作して、パワーオンリセット信号ｐｏｒ２を出力する。
【００６２】
以上説明したように、この実施形態に係るパワーオンリセット回路１００では、ｐＭＯＳトランジスタ２３５がノードｎ１５の電圧を強制的にハイレベルに引き上げることができ、これにより、発信制御信号Ｖｃの電圧を強制的にローレベルにすることができる。したがって、この実施形態によれば、電源を遮断した直後に電源を再投入したような場合でも、発振回路１１０を発振出力を正常に開始させることができ、これによりパワーオンリセット信号ｐｏｒ２を確実に出力することができる。
【００６３】
また、ＭＯＳトランジスタ１６１，１６２，２３３，２３４により、インバータ１２２，２２３への電圧ｖｄｄの印加を確実に遮断することができるので、パワーオンリセット信号ｐｏｒ１，ｐｏｒ２出力後の貫通電流を低減することができる。
【００６４】
＜第２の実施形態＞
この発明の第２の実施形態に係るパワーオンリセット回路について、図３および図４を用いて説明する。
【００６５】
図３は、この実施形態に係るパワーオンリセット回路３００の構成を示す回路図である。図３に示したように、パワーオンリセット回路３００は、発振回路３１０と、第１および第２蓄電制御インバータ３２１，３２２と、ｐＭＯＳトランジスタ３３１，３３２（この発明の第１および第２トランジスタに対応する）と、信号生成キャパシタ３４０と、インバータ３５１，３５２（この発明の信号生成バッファに対応する）と、ｐＭＯＳトランジスタ３６１（この発明の第３トランジスタに対応する）と、ｎＭＯＳトランジスタ３６２（この発明の第４トランジスタに対応する）と、発信制御回路４００と、電源ノイズ抑制回路５００とを備えている。
【００６６】
発振回路３１０は、発振制御電圧Ｖｃ（すなわちノードｎ３４の電圧）が所定論理レベル（この実施形態ではローレベルとする）のときに、発振電圧Ｖｏを出力する。
【００６７】
第１蓄電制御インバータ３２１は、発振電圧Ｖｏを反転することにより、第１蓄電制御信号（すなわちノードｎ３０の電圧）Ｖ１を生成する。
【００６８】
第２蓄電制御インバータ３２２は、第１蓄電制御信号Ｖ１をさらに反転することにより、第２蓄積制御信号Ｖ２（すなわちノードｎ３１の電圧）を生成する。第１の実施形態と同様の理由により、蓄積制御信号Ｖ１，Ｖ２は、両方ともローレベルになる期間が周期的に発生する。インバータ３２２は、ｐＭＯＳトランジスタ３２２ａとｎＭＯＳトランジスタ３２２ｂとを有する。ｐＭＯＳトランジスタ３２２ａは、ソースでｐＭＯＳトランジスタ３６１を介して電源ラインｖｄｄに接続され、ゲートでインバータ３２１の出力端に接続されている。また、ｎＭＯＳトランジスタ３２２ｂは、ソースで電源ラインｖｓｓに接続され、ドレインでｐＭＯＳトランジスタ３２２ａのドレインに接続され、ゲートでインバータ３２１の出力端に接続されている。
【００６９】
ｐＭＯＳトランジスタ３３１において、ソースは電源ノイズ抑制回路５００を介して電源ラインｖｄｄに接続され、ゲートはインバータ３２２の出力端に接続される（すなわち、ゲートから第２蓄電制御信号Ｖ２を入力する）。
【００７０】
ｐＭＯＳトランジスタ３３２は、ソースでｐＭＯＳトランジスタ３３１のドレインに接続され、ゲートでインバータ３２１の出力端に接続される（すなわち、ゲートから第１蓄電制御信号Ｖ１を入力する）。
【００７１】
キャパシタ３４０は、一方の電極（ノードｎ３２）でｐＭＯＳトランジスタ３３２のドレインに接続され、他方の電極で電源ラインｖｓｓに接続される。
【００７２】
インバータ３５１，３５２は、発振制御回路４００の出力（ノードｎ３３）に基づいて、発振制御電圧Ｖｃおよび出力電圧ｐｏｒを生成する。この実施形態では、インバータ３５１がノードｎ３３の電圧を反転することにより出力電圧ｐｏｒを生成し、また、インバータ３５２が出力電圧ｐｏｒを反転することにより発振制御電圧Ｖｃを生成する。
【００７３】
ｐＭＯＳトランジスタ３６１は、インバータ３２２を構成するｐＭＯＳトランジスタ３２２ａのソースと電源ラインｖｄｄとの間に設けられ、且つ、発振制御電圧Ｖｃ（ノードｎ３２と同じ論理レベルになる）をゲートから入力する。
【００７４】
ｎＭＯＳトランジスタ３６２は、電源ラインｖｓｓにソースが接続され、インバータ３２２の出力端（すなわち、ノードｎ３１）にドレインが接続され、さらに、ノードｎ３２の電圧をゲートから入力する。
【００７５】
発振制御回路４００は、電源立ち上げ時に、インバータ３５１の入力論理レベルをローレベルに強制的に設定することにより、発振制御信号Ｖｃをローレベルに強制的に設定する。このために、発振制御回路４００は、シュミット回路４０１（この発明の非反転バッファに相当する）と、ｎＭＯＳトランジスタ４０２（この発明の第１０トランジスタに相当する）と、ｐＭＯＳトランジスタ４０３（この発明の第１１トランジスタに相当する）とを備える。
【００７６】
シュミット回路４０１は、キャパシタ３４０の一方の電極（ノードｎ３２）とインバータ３５１との間に設けられる。シュミット回路４０１は、電圧上昇時と下降時とでハイレベル／ローレベルのしきい値が異なる。ノードｎ３２の電圧が上昇時のしきい値を超えると、シュミット回路４０１の出力はハイレベルになる。逆に、ノードｎ３２の電圧が下降時のしきい値を下回ると、シュミット回路４０１の出力はローレベルになる。非反転バッファとしてシュミット回路４０１を用いることにより、回路動作を安定させることができる。
【００７７】
ｎＭＯＳトランジスタ４０２は、ｐＭＯＳトランジスタ３３１のソースと電源ラインｖｄｄとの間に設けられている。
【００７８】
ｐＭＯＳトランジスタ４０３は、ｎＭＯＳトランジスタ４０２のゲートにソースが接続され、ノードｎ３２にドレインが接続され、且つ、シュミット回路４０１の出力端にゲートが接続されている。
【００７９】
電源ノイズ抑制回路５００は、ｐＭＯＳトランジスタ５０１（この発明の第１２トランジスタに相当する）と、複数のｎＭＯＳトランジスタ５０２−１〜５０２−３（この発明の第１３トランジスタに相当する）とを備えている。
【００８０】
ｐＭＯＳトランジスタ５０１は、ｐＭＯＳトランジスタ３３１のソースと電源ラインｖｄｄとの間に設けられる。
【００８１】
ｎＭＯＳトランジスタ５０２−１〜５０２−３は、ｐＭＯＳトランジスタ５０１と電源ラインｖｄｄとの間に直列接続され、且つ、ゲートがそれぞれ電源ラインｖｄｄに接続されている。なお、ｎＭＯＳトランジスタ５０２−１〜５０２−３は、ｐＭＯＳトランジスタ５０１を低いゲート電圧で（したがって高抵抗状態で）オンさせるために使用される。当該ｎＭＯＳトランジスタの個数は、ｐＭＯＳトランジスタ５０１のゲート電圧の設定値に応じて任意に決定することができるが、ここでは３個とした。
【００８２】
なお、図３には示していないが、インバータ３２１，３５１，３５２も、インバータ３２２と同様の構成であり、したがって、入力がローレベルのときは電源ラインｖｄｄの電圧を出力し、入力がハイレベルのときは電源ラインｖｓｓの電圧を出力する。
【００８３】
次に、図３に示したパワーオンリセット回路３００の動作について、図４の信号波形図を用いて説明する。図４において、縦軸は電圧であり、横軸は時間である（ともに規格値）。
【００８４】
以下の説明では、前回の電源遮断から十分に長い時間が経過した後で、１回目の電源投入が行われるものとする。パワーオンリセット回路３００内の各配線の蓄積電荷はほぼ放電されている。
【００８５】
電源投入時（時刻ｔ２１）、ノードｎ３４には電荷が蓄積されておらず、ローレベルである。したがって、ｐＭＯＳトランジスタ３６１はオンしている。また、電源投入時、ノードｎ３２には電荷が蓄積されていないので、ｎＭＯＳトランジスタ３６２はオフしている。さらに、ノードｎ３４に電荷が蓄積されていないので、発信制御電圧Ｖｃはローレベルである。したがって、発振回路３１０は、発振電圧Ｖｏの出力を開始する。
【００８６】
一方、ｐＭＯＳトランジスタ５０１では、ソース電圧がｖｄｄとなる。加えて、ｐＭＯＳトランジスタ５０１のゲート電圧は、ｎＭＯＳトランジスタ５０２−１〜５０２−３のしきい値電圧分だけ、ｖｄｄよりも低くなる。したがって、ｐＭＯＳトランジスタ５０１は、高抵抗でオンした状態になる。
【００８７】
インバータ３２１は、発振電圧Ｖｏを反転することにより、蓄電制御信号Ｖ１を生成する。また、インバータ３２２は、この蓄電制御信号Ｖ１をさらに反転することにより蓄電制御信号Ｖ２を生成する。このようにして生成された蓄電制御信号Ｖ１，Ｖ２は、ｐＭＯＳトランジスタ３３１，３３２のゲートに入力される。
【００８８】
第１の実施形態と同様、ｐＭＯＳトランジスタ３３１，３３２が同時にオンする期間が存在する。そして、この期間に、キャパシタ３４０への蓄電が行われる。このため、キャパシタ３４０の端子間電圧（すなわちノードｎ３２の電圧）は、段階的に上昇する。この実施形態では、ｐＭＯＳトランジスタ３３１と電源ラインｖｄｄとの間に高抵抗のｐＭＯＳトランジスタ５０１が介在しているので、電源ラインｖｄｄのノイズがｐＭＯＳトランジスタ３３１に伝達しにくくなる。
【００８９】
この時点では、電源電圧ｖｄｄが非常に低く、したがって、シュミット回路４０１の動作しきい値も非常に低い。このため、シュミット回路４０１はハイレベル出力状態になる。しかし、ｐＭＯＳトランジスタ４０３は、ゲート電圧をローレベルであると判断するので、オンする。このため、電源ラインｖｄｄの電圧上昇に伴って、ノードｎ３５の電圧も上昇する。一方、シュミット回路４０１がハイレベル出力状態なので、インバータ３５１はローレベルを出力する。さらに、インバータ３５１がローレベルを出力するのでインバータ３５２はハイレベル出力状態であるが、この電圧は非常に低いので、ｐＭＯＳトランジスタ３６１はオン状態を維持し、また、発振回路３１０は発振出力状態を維持する。
【００９０】
その後、電源電圧ｖｄｄの上昇に伴って、シュミット回路４０１の動作しきい値も上昇する。一方、ノード３２の電圧上昇は、ｐＭＯＳトランジスタ５０１が高抵抗であるために非常に遅い。このため、時刻ｔ２２に、シュミット回路４０１の動作しきい値（低い方の動作しきい値）が、ノードｎ３２の電圧よりも高くなる。これにより、シュミット回路４０１は、ローレベル出力状態になる。その結果、インバータ３５１は、ハイレベル出力状態になって、出力電圧ｐｏｒの電圧上昇が開始される。また、インバータ３５２はローレベル出力状態になるので、ｐＭＯＳトランジスタ３６１はオン状態を維持し、また、発振回路３１０は発振出力状態を維持する。
【００９１】
その後、ｎＭＯＳトランジスタ４０２がオンする。これにより、キャパシタ３４０へのチャージ量が増大する。そして、時刻ｔ２３に、ノードｎ３２の電圧が、シュミット回路４０１の動作しきい値（高い方の動作しきい値）よりも高くなって、シュミット回路４０１の出力電圧（すなわち、ノードｎ３３の電圧）がハイレベルになる。この結果、ｐＭＯＳトランジスタ４０３がオフする。但し、ノードｎ３５の電圧は、ｐＭＯＳトランジスタ４０３がオフした後も、ハイレベルに維持される。したがって、ｎＭＯＳトランジスタ４０２は、オン状態に維持される。
【００９２】
シュミット回路４０１がハイレベル出力状態になると、インバータ３５１の出力電圧ｐｏｒはローレベルになる。これにより、１回目のパワーオンリセット信号ｐｏｒ１が出力されたことになる。
【００９３】
また、インバータ３５１がハイレベル出力状態になると、インバータ３５２はハイレベル出力状態になる。これにより、発振制御電圧Ｖｃがハイレベルになるので、発振回路３１０は発振電圧Ｖ０の出力を停止し、且つ、ｐＭＯＳトランジスタ３６１はオフする。加えて、時刻ｔ２３には、ｎＭＯＳトランジスタ３６２がオンする。
【００９４】
この結果、蓄電制御信号Ｖ１，Ｖ２（すなわち、ノードｎ３０，ｎ３１の電圧）はローレベルに固定されるので、ｐＭＯＳトランジスタ３３１，３３２はオン状態に固定される。したがって、キャパシタ３４０は、短時間で完全蓄電される。なお、ｐＭＯＳトランジスタ３６１がオフ状態に固定されることにより、第１の実施形態と同様、インバータ３２２の漏れ電流が防止できる。
【００９５】
時刻ｔ２４に電源を切ると、電源電圧ｖｄｄの電圧が低下する。また、ノードｎ３２，ｎ３３，ｎ３４等の電圧も徐々に低下する。
【００９６】
続いて、電源を遮断した直後に電源を再投入したときの、パワーオンリセット回路３００の動作を説明する。
【００９７】
上述のように、インバータ３５２は、電源を遮断したときにハイレベル出力状態である。このため、時刻ｔ２５に電源が再投入されたとき、インバータ３５２がハイレベル出力状態を維持しているために、発振制御電圧Ｖｃがハイレベルとなる場合がある。この場合、発振回路３１０は発振を開始せず、したがって、キャパシタ３４０へのチャージも開始しない。また、この場合、シュミット回路４０１もハイレベル出力状態である。しかし、電源電圧ｖｄｄが上昇すると、シュミット回路４０１のしきい値（低い方の動作しきい値）も上昇して、シュミット回路４０１はローレベル出力状態になる（図４の時刻ｔ２６）。この結果、インバータ３５２はローレベル出力状態になって、発振回路３１０の動作が開始される。
【００９８】
その後、上述の１回目電源投入時と同様に動作して、パワーオンリセット信号ｐｏｒ２が出力される。
【００９９】
なお、この実施形態のパワーオンリセット回路３００では、電源の立ち上がりが非常に緩慢な場合に、複数個のパワーオンリセット信号ｐｏｒが連続的に出力される場合がある。電源電圧ｖｄｄの上昇が緩慢であると、時刻ｔ２３に、ｐＭＯＳトランジスタ３６１がオフし且つｎＭＯＳトランジスタ３６２がオンしたにも拘わらず、その後のキャパシタ３４０への蓄電速度が遅くなってしまう。このため、シュミット回路４０１の動作しきい値が上昇して再びノードｎ３２の電圧よりも高くなってしまい、この結果、シュミット回路４０１の出力が再びローレベルになり、発振回路１１０が再び発振出力を再開するためである。すなわち、この実施形態では、電源電圧ｖｄｄが完全に上がりきるまで（したがって、シュミット回路４０１のしきい値電圧が完全に上がりきるまで）、パワーオンリセット信号ｐｏｒの出力が繰り返される可能性がある。しかしながら、多くの回路では、電源投入時に複数個のパワーオンリセット信号ｐｏｒを連続的に入力しても、誤動作の原因にはならない。
【０１００】
以上説明したように、この実施形態に係るパワーオンリセット回路３００では、シュミット回路４０１によってノードｎ３３の電圧を強制的にローレベルに引き下げることができ、これにより、発信制御信号Ｖｃの電圧を強制的にローレベルにすることができる。したがって、この実施形態によれば、電源を遮断した直後に電源を再投入したような場合でも、発振回路３１０の発振出力を正常に開始させることができ、これによりパワーオンリセット信号ｐｏｒ２を確実に出力することができる。
【０１０１】
また、ＭＯＳトランジスタ３６１，３６２により、インバータ３２２への電圧ｖｄｄの印加を確実に遮断することができるので、パワーオンリセット信号ｐｏｒ１，ｐｏｒ２出力後の貫通電流を低減することができる。
【０１０２】
加えて、電源ノイズ抑制回路５００を設けたので、電源ラインｖｄｄのノイズがｐＭＯＳトランジスタ３３１に伝達し難くなり、したがって誤動作を減らすことができる。
【図面の簡単な説明】
【０１０３】
【図１】第１の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【図２】第１の実施形態に係るパワーオンリセット回路の動作を示す波形図である。
【図３】第２の実施形態に係るパワーオンリセット回路の構成を示す回路図である。
【図４】第２の実施形態に係るパワーオンリセット回路の動作を示す波形図である。
【図５】従来のパワーオンリセット回路の説明図であり、（Ａ）は回路図、（ｂ）は波形図である。
【図６】従来の他のパワーオンリセット回路の説明図であり、（Ａ）は回路図、（ｂ）は波形図である。
【符号の説明】
【０１０４】
１００  パワーオンリセット回路
１１０  発振回路
１２１，１２２，１５２，１５３，２２１，２２２，２２３  インバータ
１２２ａ，１３１，１３２，２２３ａ，２３１，２３２，２３３，２３５  ｐＭＯＳトランジスタ
１２２ｂ，１６２，２２３ｂ，２３４  ｎＭＯＳトランジスタ
１４０，２４０  キャパシタ
１５１  シュミットトリガインバータ
２００  発振制御回路
【図１】
0005094355.tif 000002
【図２】
0005094355.tif 000003
【図３】
0005094355.tif 000004
【図４】
0005094355.tif 000005
【図５】
0005094355.tif 000006
【図６】
0005094355.tif 000007