(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体層に格子状に形成される凹溝と、該凹溝内表面に形成されるゲート酸化膜と、前記凹溝内に埋め込まれ、表面が前記半導体層の表面よりも深く掘り込まれるゲート電極と、該ゲート電極周囲の前記半導体層の表面側に形成される第２導電形のチャネル拡散領域と、該チャネル拡散領域の表面側にさらに形成される第１導電形のソース領域と、前記ゲート電極の表面側に該ゲート電極の酸化により前記ソース領域の表面より深く、かつ、該ソース領域の底面よりも浅い位置から前記ソース領域の表面まで形成される絶縁膜と、該絶縁膜表面および前記ソース領域表面に直接設けられる金属膜からなるソース電極と、隣接する前記絶縁膜の間に露出する前記ソース領域の全体で、前記ソース電極の金属が前記ソース領域およびチャネル拡散領域にスパイクすることにより形成される合金層と、前記半導体層に電気的に接続して設けられるドレイン電極とを有する半導体装置。
【請求項２】
前記ゲート酸化膜で囲まれるソース領域の表面に露出する形状が、一辺が１μｍを超えない寸法の四角形状である請求項１記載の半導体装置。
【請求項３】
前記スパイクにより形成される合金層は、先端が尖った形状である請求項１または２記載の半導体装置。
【請求項４】
前記チャネル拡散領域および前記ソース領域が形成される前記半導体層がシリコンからなり、前記ソース電極がＡｌからなる請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電形半導体層が、ｎ+形半導体基板上にエピタキシャル成長されたｎ形エピタキシャル半導体層であり、前記チャネル拡散領域がｐ形拡散領域であり、その上に形成されるソース領域がｎ+形拡散領域である請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
（ａ）ドレイン領域とする第１導電形の半導体層に凹溝を格子状に形成する工程と、
（ｂ）該凹溝内の表面にゲート酸化膜を形成すると共に、該凹溝内にゲート電極を、その表面が前記半導体層の表面よりも深くなるように掘り込んで形成する工程と、
（ｃ）いずれかの工程で前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することにより、前記ゲート電極周囲にチャネル拡散領域およびソース領域を縦方向に形成する工程と、
（ｄ）前記ゲート電極の表面を酸化して前記ソース領域の表面よりも深く、かつ、該ソース領域の底面よりも浅い位置から前記ソース領域の表面まで絶縁膜を形成すると共に、前記ソース領域を露出させる工程と、
（ｅ）該露出したソース領域表面および前記ゲート電極上に形成した絶縁膜の表面に金属膜からなるソース電極を形成する工程と、
（ｆ）熱処理を施し、隣接する前記絶縁膜の間に露出する前記ソース領域の全体で、前記ソース電極の金属膜を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、
（ｇ）前記半導体層と電気的に接続してドレイン電極を形成する工程
とを有する半導体装置の製法。
【請求項７】
前記ゲート電極の表面側に絶縁膜を形成する前に、該ゲート電極周囲の半導体層表面に酸化防止膜を形成し、ゲート電極表面のみを酸化させる請求項６記載の製法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体層の表面から形成される凹溝内にゲート電極を形成する、いわゆるトレンチ構造のトランジスタセルが多数個形成される絶縁ゲート型のパワー用ＭＯＳＦＥＴを有する半導体装置およびその製法に関する。さらに詳しくは、単位面積当りのトランジスタセルの数を多くして、オン抵抗を小さくし、大電流が得られると共に、簡単な製造工程で製造し得るパワー用のゲート駆動型半導体装置およびその製法に関する。
【０００２】
【従来の技術】
従来のトレンチ構造のハイパワー用ゲート駆動型パワーＭＯＳトランジスタは、大電流化のため、トランジスタセルを多数個マトリクス状に並列に形成する構造が採られている。たとえば図５に示されるように、ｎ+形の半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その半導体層２１に凹溝が格子状に形成され、その内表面にゲート酸化膜２４が形成されると共に、ゲート電極２５とするポリシリコンが埋め込まれている。そして、その周囲の半導体層２１にｐ形のチャネル拡散領域２２が形成され、その表面でゲート電極２５の周囲部分にｎ+形ソース領域２３が形成されることにより、ゲート酸化膜２４に接して縦方向にチャネル領域２２ａが形成されている。さらに表面に形成されたＳｉＯ2などからなる絶縁膜２６にコンタクト孔を形成し、露出するソース領域２３およびチャネル拡散領域２２とオーミックコンタクトするようにソース電極２７が形成され、半導体基板２１ａの裏面にドレイン電極２８が形成されている。
【０００３】
なお、このトランジスタセルにおけるゲート電極の平面的構造は、正方形や５角形、６角形などの任意の形状に形成される。また、これらのトランジスタでは、モータのような誘導性負荷に接続されることが多く、その場合、動作をオフにするとき、逆方向の起電力が印加されることがあり、トランジスタが破壊するのを防止するため、前述のように、ソース電極２７をチャネル拡散領域２２とも接続させることにより、ソース・ドレイン間に逆方向の保護用ダイオードを形成する方法が採られている。
【０００４】
【発明が解決しようとする課題】
前述のような大電流用のトランジスタでは、定められた大きさのチップ内にできるだけ多くのトランジスタセルを作り、オン抵抗を下げることが重要である。オン抵抗を小さくするためには、チャネル幅をできるだけ大きくすることが効果的であり、前述の構造のトランジスタでは、ゲート電極周囲に形成されるチャネル領域２２ａの幅（ゲート電極周囲の長さ）の合計をできるだけ多くすることが好ましい。しかし、従来のこの種のトランジスタでは、半導体層の表面で、チャネル拡散領域にソース電極をオーミックコンタクトさせるため、ソース領域とチャネル拡散領域の両方を半導体層の表面に露出させる必要があると共に、ソース領域を拡散するときのマスク重ね合せのマージン、コンタクト孔とソース領域とのマスク重ね合せマージンが必要なことから、たとえば図５に示される構造で、コンタクト孔の大きさＣが２〜２.５μｍ程度となり、セル間隔（ゲート電極間のピッチ）Ａは、４.５〜５μｍ程度が限界である。この場合、ソース領域の幅Ｂは０.８〜１μｍ程度である。そのため、セルの小形化を充分に行うことができず、オン抵抗の低減化を充分に図れないという問題がある。
【０００５】
本発明は、このような問題を解決するためになされたもので、同じ大きさのチップ面積で、ゲート幅を大きくしてオン抵抗を小さくし、大電流化を図ることができるトレンチ構造の絶縁ゲート駆動型素子を有する半導体装置を提供することを目的とする。
【０００６】
本発明の他の目的は、マスクアライメントマージンを必要としないで、自己整合的にソース電極をコンタクトさせることにより、トランジスタセルのピッチを非常に小さくしながら、チャネル拡散領域とソース領域の両方にソース電極をコンタクトさせることができ、非常に小さい面積で、しかも簡単な工程で得られる半導体装置の製法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明者は、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、通常、半導体層の表面にＡｌなどの金属膜を直接電極として設けると、半導体層の中にスパイクしてショートなどの問題を引き起こすため、バリアメタル層を介在させることが常識になっているが、このスパイクにより半導体層中に入り込む量が成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、そのスパイクした合金層が半導体層と充分にオーミックコンタクトが得られることを見出した。しかも、トレンチ構造のゲート電極表面を厚く酸化させておくことにより、表面に絶縁膜を設けて、コンタクト孔を形成しないで、表面に直接設けられたソース電極の金属をスパイクさせても、ゲート電極とソース電極とをショートさせることなく、縦方向に形成されたソース領域およびチャネル拡散領域の両方にオーミックコンタクトをさせることができることを見出した。
【０００８】
その結果、ゲート電極を形成するために凹溝を設ける際にマスクを形成する必要があるが、凹溝を形成した後は、セルフアライメント的に製造することができ、マスク合せのためのマージンは必要がなくなり、非常に小形の半導体装置を得ることができると共に、製造工程が非常に簡単になる。
【０００９】
本発明による半導体装置は、第１導電形の半導体層に格子状に形成される凹溝と、該凹溝内表面に形成されるゲート酸化膜と、前記凹溝内に埋め込まれ、表面が前記半導体層の表面よりも深く掘り込まれるゲート電極と、該ゲート電極周囲の前記半導体層の表面側に形成される第２導電形のチャネル拡散領域と、該チャネル拡散領域の表面側にさらに形成される第１導電形のソース領域と、前記ゲート電極の表面側に該ゲート電極の酸化により前記ソース領域の表面より深く、かつ、該ソース領域の底面よりも浅い位置から前記ソース領域の表面まで形成される絶縁膜と、該絶縁膜表面および前記ソース領域表面に直接設けられる金属膜からなるソース電極と、隣接する前記絶縁膜の間に露出する前記ソース領域の全体で、前記ソース電極の金属が前記ソース領域およびチャネル拡散領域にスパイクすることにより形成される合金層と、前記半導体層に電気的に接続して設けられるドレイン電極とを有している。
【００１０】
この構造にすることにより、ゲート電極の表面側にゲート電極の酸化により絶縁膜が厚く形成されているため、表面に絶縁膜を形成して、ソース領域を露出させるコンタクト孔の形成を行わないで、半導体層の表面に直接ソース電極を形成して熱処理によりスパイクさせても、ゲート電極とショートする虞れは生じない。すなわち、半導体層の表面に絶縁膜を形成してコンタクト孔を設ける必要がないため、ゲート電極の形成のみで、セルフアライメントによりソース領域やソース電極の形成を行うことができる。その結果、マスクアライメンのマージンが全然必要なくなり、トランジスタセルの間隔を非常に狭くすることができ、単位面積当りのトランジスタセルの数を多くすることができるため、オン抵抗を小さくすることができて、大電流のハイパワーＭＯＳＦＥＴが得られる。
【００１１】
前記ゲート電極の表面側が前記半導体層表面より深く掘り込まれ、該ゲート電極の表面に、該ゲート電極の酸化により絶縁膜が形成され、該絶縁膜の表面が前記ソース領域の表面とほぼ近い面になるように前記ゲート電極および前記絶縁膜が形成されることにより、表面が平坦になり、ソース電極（ソース配線）も平坦となり、ソース電極（Ａｌ）の平坦化、均一化ができ、安定してスパイクさせることができるという利点がある。
【００１２】
本発明による半導体装置の製法は、（ａ）ドレイン領域とする第１導電形の半導体層に凹溝を格子状に形成する工程と、（ｂ）該凹溝内の表面にゲート酸化膜を形成すると共に、該凹溝内にゲート電極を、その表面が前記半導体層の表面よりも深くなるように掘り込んで形成する工程と、（ｃ）いずれかの工程で前記半導体層に第２導電形不純物および第１導電形不純物を順次拡散することにより、前記ゲート電極周囲にチャネル拡散領域およびソース領域を縦方向に形成する工程と、（ｄ）前記ゲート電極の表面を酸化して前記ソース領域の表面よりも深く、かつ、該ソース領域の底面よりも浅い位置から前記ソース領域の表面まで絶縁膜を形成すると共に、前記ソース領域を露出させる工程と、（ｅ）該露出したソース領域表面および前記ゲート電極上に形成した絶縁膜の表面に金属膜からなるソース電極を形成する工程と、（ｆ）熱処理を施し、隣接する前記絶縁膜の間に露出する前記ソース領域の全体で、前記ソース電極の金属膜を前記ソース領域およびチャネル拡散領域にスパイクさせることにより、前記ソース電極が該ソース領域およびチャネル拡散領域とそれぞれオーミックコンタクトする合金層を形成する工程と、（ｇ）前記半導体層と電気的に接続してドレイン電極を形成する工程とを有することを特徴とする。
【００１３】
この方法で行うことにより、半導体層の表面に絶縁膜を設けてコンタクト孔を形成する必要がなく、セルフアライメントでソース電極を形成することができるため、非常にセル間隔を狭くすることができてオン抵抗を小さくすることができるのみならず、製造工程が非常に簡単になり、安価に製造することができる。
【００１４】
前記ゲート電極の表面側に絶縁膜を形成する前に、エッチングによりゲート電極表面を前記半導体層表面より深く彫り込み、前記（ｄ）工程により形成する絶縁膜の表面と該（ｄ）工程により露出させる前記ソース領域とがほぼ同一面になるように前記絶縁膜を形成することにより、トレンチ構造型でありながら、表面を平坦化させることができ、表面が平坦なパワーＭＯＳＦＥＴを有する半導体装置が得られる。
【００１５】
別の方法として、前記ゲート電極の表面側に絶縁膜を形成する前に、該ゲート電極周囲の半導体層表面に酸化防止膜を形成し、ゲート電極表面のみを酸化させれば、ＲＩＥなどによるエッチバックを行わなくてもゲート電極上にのみ厚い酸化膜を形成することができる。
【００１６】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置およびその製法について説明をする。本発明による半導体装置は、図１にその一実施形態であるゲート電極がトレンチ構造であるＭＯＳＦＥＴの一部の断面説明図が示されるように、第１導電形（たとえばｎ形）の半導体層１に凹溝１１が形成され、その凹溝１１内表面にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が埋め込まれている。そして、ゲート電極５周囲の半導体層１表面に第２導電形（たとえばｐ形）のチャネル拡散領域２が形成され、さらにそのチャネル拡散領域２の表面にｎ形のソース領域３が拡散などにより形成されている。このゲート電極５の表面側に、そのゲート電極を酸化することにより絶縁膜６が充分な耐圧が得られるように厚く形成されている。さらに、絶縁膜６表面およびソース領域３表面に直接金属膜が設けられることによりソース電極７が形成されている。このソース電極７の金属がソース領域３およびチャネル拡散領域２にスパイクすることにより合金層７ａが形成されてオーミックコンタクトすると共に、半導体層１に電気的に接続してドレイン電極８が設けられている。なお、図では、半導体基板１ａやドレイン電極８が他の部分より薄く書かれており、全体で正確な厚さの関係を示してはいない。
【００１７】
半導体層１は、たとえばシリコンからなり不純物濃度の大きいｎ+形半導体基板１ａに数μｍ〜数十μｍ、たとえば５μｍ程度の厚さにエピタキシャル成長されたシリコンからなるｎ形半導体層で、その表面にボロンなどからなるｐ形不純物が拡散され、さらにリンなどからなるｎ形不純物が拡散されることにより、ｐ形のチャネル拡散領域２が１μｍ程度の厚さで、ｎ+形のソース領域３が０.５μｍ程度の厚さにそれぞれ形成されている。
【００１８】
そして、図１（ｂ）にソース電極を設ける前の平面説明図が示されるように、ピッチが０.７〜２.０μｍ程度の間隔（Ａ）で格子状に０.２〜１μｍ幅（Ｅ）程度で、１.５μｍ程度の深さに凹溝１１が形成され、その凹溝１１内にゲート酸化膜４を介してポリシリコンなどからなるゲート電極５が形成されている。
【００１９】
ゲート電極５は、後述するように、たとえばポリシリコンが全面に堆積された後にエッチバックすることにより凹溝１１内以外の部分のポリシリコン膜が除去されることにより、凹溝１１内のみに形成されている。この際、さらにエッチバックを続けることにより半導体層（ソース領域３）表面から０.１〜０.３μｍ程度下までエッチングして掘り込まれている（ソース領域３表面には酸化膜があり、エッチングされない）。そして、熱処理をすることにより、ポリシリコンは単結晶シリコンより非常に酸化しやすいため、ゲート電極５表面の露出部がとくに酸化し、その表面に厚い酸化膜６が形成され、さらに全面をエッチバックすることによりソース領域３表面を露出させれば、ソース領域３と絶縁膜６がほぼ同一面に形成される。そして、その表面にソース電極７とするためのＡｌなどからなる金属膜を３μｍ程度の厚さ成膜されている。
【００２０】
この状態で、４００℃程度、３０分程度の熱処理を行うことにより、ソース電極７とソース領域３との界面における相互作用と相俟って、ＳｉがＡｌ中に拡散されることにより、ＡｌとＳｉとの合金層が半導体層の内部に進み、図１（ａ）に示されるように先端が尖った合金層７ａが形成される。この合金層７ａは、熱処理の温度および時間により、その内部へのスパイク深さが変化し、チャネル拡散領域２内に入り込み、かつ、チャネル拡散領域２を突き抜けないように形成されている。
【００２１】
すなわち、前述のように、本発明者は、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、半導体層表面に設けられる金属膜がスパイクにより半導体層中に入り込む量は、成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、その制御により図１（ａ）に示されるように、ソース領域３およびチャネル拡散領域２のみにオーミックコンタクトをさせることができ、しかもチャネル拡散領域２を突き抜けないようにすることができることを見出した。
【００２２】
この合金層の深さ、すなわち、いわゆるスパイクの深さは、熱処理の温度を高く、または熱処理の時間を長くすることにより深くなり、非常に精度よく制御できた。たとえばＳｉに対してＡｌ膜を設ける場合、３００℃程度からスパイクは始まるが、４００℃程度で行うのが最も効率的で、しかも精度よくスパイクの深さを制御することができた。たとえば４００℃程度で３０分程度の熱処理を行うことにより、０.６〜０.８μｍ程度の深さだけスパイクし、前述の０.５μｍ程度のソース領域３と、１μｍ程度のチャネル拡散領域２の拡散深さであれば、この条件で合金化処理を行うことにより、両層にオーミックコンタクトを採りながら、チャネル拡散領域２を突き抜ける虞れは全然生じない。その結果、前述のように、チャネル拡散領域２とソース領域３とが縦方向に重なる部分を形成しておくことにより、その表面からＡｌなどの金属をスパイクさせれば、両層と直接オーミックコンタクトをさせることができた。
【００２３】
また、ソース領域３の露出する大きさが、たとえば１辺１μｍ程度以下であれば、横方向はゲート電極５を酸化した絶縁膜６によりブロックされ、縦方向のみにスパイクされ、殆ど全体的に１本のスパイクで入り込む。トランジスタセルの数を多くするため、ゲート電極５間隔は狭い（ソース領域３の露出面積が小さい）方が良く、通常は図１に示されるような形状でスパイクするが、それより大きい、たとえば１０μｍ程度のコンタクト孔では、全体で均一にスパイクしないで、何本にも分れてスパイクができることも判明した。
【００２４】
図１に示される構造にすることにより、凹溝を形成する際のみにマスクを必要とするが、その後には、その凹溝１１を基準にしてマスクを形成する必要がなく、セルフアライメントでソース領域３やソース電極７を形成することができる。その結果、マスク精度の限界までゲート電極幅Ｅおよびその間隔Ｄを小さくすることができ、最小ではＤ＝０.４μｍ、Ｅ＝０.３μｍ程度、すなわちセル間隔Ａを０.７μｍ程度にすることができる。
【００２５】
たとえば図５に示される従来構造でゲート電極５周囲のゲート酸化膜４の幅Ｅが０.５μｍ、隣接するゲート酸化膜４の間隔Ｄが４.５μｍ（セル間隔Ａが５μｍ）であったのを、本発明によりＥは同じで、Ｄを１μｍに狭くすると、トランジスタセルの間隔Ａは、１.５μｍになり、単位面積当り、セルの数を（５／１.５）2＝１１.１倍にすることができる。一方、オン抵抗に影響するゲート幅となるゲート酸化膜周囲の長さは、１／４.５（ゲート電極周囲の長さ（４Ｄ）の減少割合）×１１.１（単位面積当りのセルの数）＝２.４７となり、抵抗が２.４７分の１、すなわち電流を２.４７倍にすることができる。同様に、Ｄを０.５μｍにすると、電流を２.７８倍と増やすことができる。現在のたとえばｉ線による微細加工における露光技術の精度では、０.３５μｍ程度にすることができ、この技術を適用すれば、Ｄを０.３５μｍにできるのみならず、ゲート電極の幅Ｅも０.３５μｍ程度にすることができる（Ａ＝０.７）ため、セルの数は（５／０.７）2＝５１倍となり、電流は（０.３５／４.５）×５１＝４倍となる。
【００２６】
つぎに、このトレンチ構造のＭＯＳＦＥＴの製造方法について、図２〜３を参照しながら説明をする。まず図２（ａ）に示されるように、ｎ+形半導体基板１ａ上にｎ形半導体層１を５μｍ程度エピタキシャル成長する。そして、その表面にＣＶＤ法などによりＳｉＯ2膜１２を０.５μｍ程度成膜し、パターニングすることにより、ゲート電極の形成場所を格子状に露出させる。そして、ＲＩＥなどのドライエッチングにより１.５μｍ程度の深さの凹溝１１を形成する。
【００２７】
その後、図２（ｂ）に示されるように、水蒸気の雰囲気で、９００〜１０００℃程度、３０分程度の熱処理を行うことにより、凹溝１１内表面にゲート酸化膜４を形成する。そして、全面にポリシリコンを堆積して凹溝内にポリシリコンを埋め込む。その後、ＲＩＥ法によりエッチバックを行い、凹溝１１以外の表面に堆積したポリシリコン膜をエッチング除去する。この際、凹溝１１内以外のポリシリコン膜が全てエッチングされると酸化膜１２が露出し、エッチングが停止される。一方、凹溝１１内のゲート電極５とするポリシリコンは、エッチングされつづけるため、凹溝１１内のポリシリコン膜のみがさらに掘り込まれる。この掘り込み深さが半導体層の表面から０.１〜０.３μｍ程度になるまでエッチングをする。この半導体層の表面より深くまでエッチングするのは、セルフアライメントによりゲート電極５上に絶縁膜を形成するためである。
【００２８】
その後、表面の酸化膜１２をエッチングにより除去し、ボロンなどのｐ形不純物を拡散しｐ形のチャネル拡散領域２を形成し、ついで、リンなどのｎ形不純物を拡散してｎ+形のソース領域３を形成する。このチャネル拡散領域２の深さは、表面から０.７〜１μｍ程度になるように、また、ソース領域３は０.３〜０.５μｍ程度になるようにそれぞれの拡散がなされる。
【００２９】
ついで、水蒸気の雰囲気で、９００℃程度、３０分程度の熱処理をすることにより、単結晶シリコンは殆ど酸化しないのに対して、ポリシリコンは酸化しやすいため、ゲート電極５の表面のみの酸化が進み、図２（ｃ）に示されるように、凹溝１１内の掘り込んだ部分に酸化膜６が形成される。
【００３０】
ついで、全面の表面から、ＲＩＥ法によりエッチバックをすることにより、表面の酸化膜１２およびゲート電極５上の絶縁膜６をエッチングし、ソース領域３を露出させる。その結果、露出したソース領域３の表面とゲート電極５上の絶縁膜６の表面がほぼ平坦面に形成される。そして、たとえばスパッタリング法によりＡｌを３μｍ程度の厚さに全面に堆積することにより、図３（ｄ）に示されるように、ソース電極７を形成する。
【００３１】
ついで、チッ素（Ｎ2）雰囲気で、４００℃程度、３０分程度の熱処理を行うことにより、ソース電極７の金属材料が、図３（ｅ）に示されるように、半導体層のＳｉと合金化し、ソース領域３およびチャネル拡散領域２内にスパイクして、合金層７ａを形成する。この場合、前述のように、この熱処理の温度および時間により、スパイクの深さが変るため、チャネル拡散領域２内に入り込んでオーミックコンタクトが得られると共に、チャネル拡散領域２を突き抜けて半導体層１に達しないように熱処理の条件を制御する必要がある。なお、横方向には絶縁膜６によりスパイクは進まない。その後、半導体基板１ａの裏面に、Ｔｉなどの金属をスパッタリングなどにより２μｍ程度成膜して、ドレイン電極８を形成することにより、図１（ａ）に示されるトレンチ構造のＭＯＳＦＥＴが得られる。
【００３２】
なお、図２に示される例では、凹溝１１を形成してゲート酸化膜４およびゲート電極５を形成してから、チャネル拡散領域２およびソース領域３用の拡散をしたが、半導体層１をエピタキシャル成長した後に、全面にチャネル拡散領域２およびソース領域３を形成してから、凹溝１１を形成して、ゲート電極５などを形成してもよいし、図３（ｄ）工程のソース電極７形成前にチャネル拡散領域２およびソース領域３を形成してもよい。
【００３３】
図４は、さらに別の製法を示す同様の断面説明図である。この例は、ゲート電極以外の部分にチッ化シリコンなどの酸化防止膜を設けて酸化させることにより、ゲート電極表面の絶縁膜を厚くするものである。
【００３４】
まず、図４（ａ）に示されるように、前述の例と同様にｎ+形半導体基板１ａ上にｎ形半導体層１を５μｍ程度エピタキシャル成長し、その表面を酸化することなどによりＳｉＯ2膜１２を０.０２μｍ程度、さらに酸化防止膜としての、たとえばＳｉ3Ｎ4膜１３を減圧ＣＶＤ法などを用いて０.２μｍ程度順次成膜し、パターニングすることにより、ゲート電極の形成場所を格子状に露出させる。そして、ＲＩＥなどのドライエッチングにより１.５μｍ程度の深さの凹溝１１を形成する。ＳｉＯ2膜１２は、応力緩和などのため設けられる。
【００３５】
その後、前述の図２（ｂ）と同様に、凹溝１１内表面にゲート酸化膜４を形成し、全面にポリシリコンを堆積してＲＩＥ法によりエッチバックを行い、凹溝内にポリシリコンを埋め込み、ゲート電極５を形成する（図４（ｂ））。
【００３６】
ついで、水蒸気の雰囲気で、９００℃程度、３０分程度の熱処理をすることにより、Ｓｉ3Ｎ4膜１３の下は酸化せず、露出するポリシリコンの表面が酸化して、図４（ｃ）に示されるように、ゲート電極５の表面に厚い酸化膜６が形成される。
【００３７】
ついで、Ｓｉ3Ｎ4膜１３およびＳｉＯ2膜１２をそれぞれエッチングにより除去することにより、図４（ｄ）に示されるように、ゲート電極５上に厚い酸化膜６が形成され、その周囲の半導体層１を露出させた構造が得られる。その後、ボロンなどのｐ形不純物を拡散しｐ形のチャネル拡散領域２を形成し、ついで、リンなどのｎ形不純物を拡散してｎ+形のソース領域３を形成し、たとえばスパッタリング法によりＡｌを３μｍ程度の厚さに全面に堆積することにより、ソース電極７が形成され、図３（ｄ）に示されるのと同様の構造になる。その後は、前述と同様にＡｌをスパイクさせることにより、図１に示される構造と同様の半導体装置が得られる。
【００３８】
この方法を用いることにより、ＲＩＥなどによるエッチバックをしなくても、ゲート電極表面に厚い酸化膜を形成しながら、セルフアライン方式でソース電極のコンタクトを形成することができる。その結果、半導体層にダメージを与えることなく、ゲート幅を大きくして小さなオン抵抗で、大電流化が可能な半導体装置が得られる。
【００３９】
前述の例は、半導体基板１ａおよび成長する半導体層としてシリコンを用いたが、ＳｉＣを用いることにより、より一層直列抵抗を下げることができ、オン抵抗を下げることができるため、大電流化に適している。
【００４０】
さらに、前述の例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でも同様である。
【００４１】
【発明の効果】
本発明によれば、トレンチ構造のＭＯＳＦＥＴを、トレンチ（凹溝）を形成する際にマスクを形成するだけで、後はマスクを形成することなく、セルフアライメントでチャネル拡散領域、ソース領域、ソース電極のソース領域とチャネル拡散領域へのオーミックコンタクトを得ることができるため、製造工程が非常に簡単であると共に、マスクアライメントのマージンが不要となり、トレンチを形成するマスク精度までトランジスタセルを小形化することができる。その結果、単位面積当りのトランジスタセルの数を非常に増やすことができ、オン抵抗を下げて大電流化が可能となり、パワー用ゲート駆動型トランジスタの性能の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一実施形態を示す断面および平面の説明図である。
【図２】図１に示されるＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】図１に示されるＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図４】図１に示されるＭＯＳＦＥＴの他の製法の製造工程を示す断面説明図である。
【図５】従来のトレンチ構造によるＭＯＳＦＥＴの構造を示す断面説明図である。
【符号の説明】
１    半導体層
２    チャネル拡散領域
３    ソース領域
４    ゲート酸化膜
５    ゲート電極
７    ソース電極
７ａ  合金層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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