(57)【特許請求の範囲】
【請求項１】
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第１の内部電圧を生成する第１の内部電圧生成回路と，前記参照電圧を入力し当該参照電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路とを含む内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記通常参照電圧を前記第1の内部電圧生成回路と前記第２の内部電圧生成回路とに供給し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記通常参照電圧と同じ電位を有する第２のバーイン参照電圧と，を生成し，前記第１のバーイン参照電圧を前記第１の内部電圧生成回路に供給し，前記第２のバーイン参照電圧を前記第２の内部電圧生成回路に供給することを特徴とする内部電源回路。
【請求項２】
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記通常参照電圧と同じ電位を有する第２のバーイン参照電圧と，を生成し，
前記参照電圧生成ユニットは，
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第２のバーイン参照電圧を生成する第２のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１及び第２のバーイン参照電圧を出力することを特徴とする内部電源回路。
【請求項３】
前記通常参照電圧生成回路は，前記外部電源の電位に依存しない定電圧と，前記通常参照電圧と第１の比率関係にある電圧と，を比較して，前記通常参照電圧を出力する差動増幅回路を有し，
前記第１のバーイン参照電圧生成回路は，前記外部電源と第２の比率関係にある電圧と，前記第１のバーイン参照電圧と第３の比率関係にある電圧と，を比較して，前記第１のバーイン参照電圧を出力する第１の差動増幅回路を有し，
前記第２のバーイン参照電圧生成回路は，前記外部電源と第４の比率関係にある電圧と，前記第２のバーイン参照電圧と第５の比率関係にある電圧と，を比較して，前記第２のバーイン参照電圧を出力する第２の差動増幅回路を有し，
前記バーイン加速試験時に印加される前記外部電源に対して，前記第１のバーイン参照電圧は前記第２のバーイン参照電圧より高い電位を有することを特徴とする請求項２記載の内部電源回路。
【請求項４】
前記参照電圧生成ユニットは，
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１のバーイン参照電圧を出力するとともに，前記通常参照電圧を前記第２のバーイン参照電圧として出力することを特徴とする請求項１記載の内部電源回路。
【請求項５】
前記通常参照電圧生成回路は，前記外部電源の電位に依存しない定電圧と，前記通常参照電圧と第１の比率関係にある電圧と，を比較して，前記通常参照電圧を出力する差動増幅回路を有し，
前記第１のバーイン参照電圧生成回路は，前記外部電源と第２の比率関係にある電圧と，前記第１のバーイン参照電圧と第３の比率関係にある電圧と，を比較して，前記第１のバーイン参照電圧を出力する第１の差動増幅回路を有し，
前記バーイン加速試験時に印加される前記外部電源に対して，前記第１のバーイン参照電圧は前記通常参照電圧より高い電位を有することを特徴とする請求項４記載の内部電源回路。
【請求項６】
前記第２の内部電圧生成回路は，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項１記載の内部電源回路。
【請求項７】
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第１の内部電圧を生成する第１の内部電圧生成回路と，前記参照電圧を入力し当該参照電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路とを含む内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記通常参照電圧を前記第１の内部電圧生成回路と前記第２の内部電圧生成回路とに供給し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記外部電源の電位に依存し前記第１のバーイン参照電圧より低い第２のバーイン参照電圧と，を生成し，前記第１のバーイン参照電圧を前記第１の内部電圧生成回路に供給し，前記第２のバーイン参照電圧を前記第２の内部電圧生成回路に供給する内部電源回路。
【請求項８】
前記参照電圧生成ユニットは，
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第２のバーイン参照電圧を生成する第２のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１及び第２のバーイン参照電圧を出力することを特徴とする請求項７記載の内部電源回路。
【請求項９】
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第１の内部電圧を生成する第１の内部電圧生成回路と，前記参照電圧を入力し当該参照電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路とを含む内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記通常参照電圧を前記第１の内部電圧生成回路と前記第２の内部電圧生成回路とに供給し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と前記通常参照電圧とを生成し，前記第１のバーイン参照電圧を前記第１の内部電圧生成回路に供給し，前記第２のバーイン参照電圧を前記第２の内部電圧生成回路に供給することを特徴とする内部電源回路。
【請求項１０】
前記参照電圧生成ユニットは，
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１のバーイン参照電圧と前記通常参照電圧とを出力することを特徴とする請求項９記載の内部電源回路。
【請求項１１】
前記第２の内部電圧生成回路は，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項７または９記載の内部電源回路。
【請求項１２】
前記参照電圧生成ユニットは，
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第２のバーイン参照電圧を生成する第２のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１及び第２のバーイン参照電圧を出力することを特徴とする請求項１に記載の内部電源回路。
【請求項１３】
前記通常参照電圧生成回路は，前記外部電源の電位に依存しない定電圧と，前記通常参照電圧と第１の比率関係にある電圧と，を比較して，前記通常参照電圧を出力する差動増幅回路を有し，
前記第１のバーイン参照電圧生成回路は，前記外部電源と第２の比率関係にある電圧と，前記第１のバーイン参照電圧と第３の比率関係にある電圧と，を比較して，前記第１のバーイン参照電圧を出力する第１の差動増幅回路を有し，
前記第２のバーイン参照電圧生成回路は，前記外部電源と第４の比率関係にある電圧と，前記第２のバーイン参照電圧と第５の比率関係にある電圧と，を比較して，前記第２のバーイン参照電圧を出力する第２の差動増幅回路を有し，
前記バーイン加速試験時に印加される前記外部電源に対して，前記第１のバーイン参照電圧は前記第２のバーイン参照電圧より高い電位を有することを特徴とする請求項１２記載の内部電源回路。
【請求項１４】
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加され，バーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記通常参照電圧と同じ電位を有する第２のバーイン参照電圧と，を生成する参照電圧生成ユニットと，
前記通常動作時において，前記参照電圧生成ユニットから供給される前記通常参照電圧に基づいて当該通常参照電圧の値より大きい第１の内部電圧を生成し，前記バーイン加速試験時において，前記参照電圧生成ユニットから供給される前記第１のバーイン参照電圧に基づいて当該第１のバーイン参照電圧の値より大きい第１のバーイン内部電圧を生成する第１の内部電圧生成回路と，
前記通常動作時において，前記参照電圧生成ユニットから供給される前記通常参照電圧に基づいて第２の内部電圧を生成し，前記バーイン加速試験時において，前記参照電圧生成ユニットから供給される前記第２のバーイン参照電圧に基づいて第２のバーイン内部電圧を生成する第２の内部電圧生成回路と，
を有することを特徴とする内部電源回路。
【請求項１５】
前記第２の内部電圧生成回路は，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項１４記載の内部電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体集積回路の内部電源回路に関し，特に，参照電圧生成ユニットと内部電圧生成ユニットとを有する内部電源回路に関する。
【背景技術】
【０００２】
半導体集積回路，例えばＤＲＡＭは，高速動作と低消費電力を両立するために，供給される外部電源から内部降圧電源を生成する内部電源回路を有する。そして，内部降圧電源により内部回路が動作する。また，内部電源回路は，外部供給電源Vddよりも高い内部昇圧電源や，電流源用バイアス電圧も生成する。内部電源回路が生成する内部電圧，つまり内部昇圧電源や内部降圧電源やバイアス電圧などは，所望の電位であることが求められる。そこで，内部電源回路は，外部供給電源Vddから所望の参照電圧を生成し，この参照電圧に基づいて前述の内部電圧を生成する。
【０００３】
内部降圧電源はＤＲＡＭの周辺回路に供給されると共に，メモリセルアレイを有するメモリコアにも供給される。また，内部昇圧電源はメモリコアに供給される。電流源用バイアス電圧は，電圧検出用差動増幅回路や，周辺回路内の遅延回路などの電流源トランジスタに供給され，電流源トランジスタに所望の電流を発生させる。
【０００４】
内部電源回路は，電源起動時において，外部供給電源Vddの立ち上がりを監視し，その立ち上がりを検出した後に参照電圧生成ユニットを起動する。そして，参照電圧が生成されてから，内部降圧電源生成回路と内部昇圧電源生成回路と電流源用バイアス生成回路などの内部電圧生成ユニットを起動する。全ての内部電圧，内部電源の立ち上がりが検出されると，内部電源回路は一連の内部電源起動が終了したことを示すスタート信号を出力する。このスタート信号に応答して内部回路が動作を開始する。
【０００５】
上記の参照電圧は，種々の内部電源や内部電圧の基準電圧として利用されるので，外部供給電源Vddのレベルに依存しない所望の固定レベルであることが要求される。ところが，バーインテスト時においては，種々の内部電源の電位を通常動作時よりも高く制御して，集積回路内の不良を顕在化させることが行われる。よって，バーイン加速試験において参照電圧を通常動作時の電位より高いバーインテスト時の電位にすることが提案されている。
【０００６】
たとえば，特許文献１には，ＤＲＡＭにおいて，外部電源電圧に依存しない通常動作時用の第１の基準電圧を発生する第１の定電圧発生回路と，外部電源に依存したバーイン加速試験用の第２の基準電圧を発生する第２の定電圧発生回路とを設けることが記載されている。
【０００７】
特許文献２には，ＴＭＲ素子をメモリに利用したメモリにおいて，バーインテスト時に通常読み出し動作時の参照電圧に代えてバーインテスト用参照電圧をメモリ素子に印加することが記載されている。しかし，バーインテスト用参照電圧は外部から供給される電圧であり，バーインテスト時にテスタから供給される電圧である。
【０００８】
そして，特許文献３には，ＥＣＬインターフェースのＢｉＶＭＯＳ回路のレベル変換回路において，通常時のカレントスイッチの基準電圧よりエージング時の基準電圧を低くすることが記載されている。この文献は，上記のバーインテスト用参照電圧とは直接的には関係がない。
【特許文献１】特開平６−２０８７９１号公報
【特許文献２】特開２００４−５５００１号公報
【特許文献３】特開平５−１３６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１のＤＲＡＭでは，外部電源に依存したバーイン加速試験用の第２の基準電圧を発生する第２の定電圧発生回路を設けているので，バーイン加速試験時に外部電源の電位を高く制御することにより，メモリコアのセルアレイ内の内部電源電圧を通常動作時よりも高くして，不良箇所を顕在化させ潜在的な不良を有するチップを検出することができる。
【００１０】
しかしながら，参照電圧は内部昇圧電源生成回路だけでなく，遅延回路用の内部降圧電源生成回路や電流源用バイアス生成回路にも供給されている。これらの内部電圧生成回路への参照電圧が通常動作時よりも高く制御されると，これらの内部電圧生成回路が生成する遅延回路用の内部降圧電源や電流源用バイアス電圧なども通常動作時より高くなり，遅延回路用の内部降圧電源や電流源バイアス電圧を使用する回路動作が通常動作と異なり適切な動作試験を行うことができなくなる。
【００１１】
そこで，本発明の目的は，バーイン加速試験で内部回路の動作に支障を与えず不良を顕在化することができる参照電圧生成回路を提供することにある。
【００１２】
さらに，本発明の別の目的は，バーイン加速試験で内部回路の動作に支障を与えず不良を顕在化することができる参照電圧生成回路を有する内部電源回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために，本発明の第１の側面によれば，参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記通常参照電圧と同じ電位を有する第２のバーイン参照電圧と，を生成する。
【００１４】
上記の目的を達成するために，本発明の第２の側面によれば，参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記外部電源の電位に依存し前記第１のバーイン参照電圧より低い第２のバーイン参照電圧と，を生成し，
前記内部電圧生成ユニットは，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給される。
【００１５】
上記の目的を達成するために，本発明の第３の側面によれば，参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と前記通常参照電圧とを生成する。
【発明の効果】
【００１６】
バーイン加速試験時において，ある内部電源を通常動作時より高くすることができるとともに，別の内部電源または内部電圧を通常動作時と同等にすることができ，適切なバーイン加速試験が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１８】
図１は，半導体集積回路の一つであるＤＲＡＭの構成図である。ＤＲＡＭは，外部供給電源Vddから内部電源を生成する内部電源回路１０と，内部電源回路１０が生成した内部電圧bias，Vidや外部供給電源Vddが供給される周辺回路１６と，内部降圧電源Vii，Vpr，Vcp，内部昇圧電源Vppが供給されるメモリコア１７とを有する。周辺回路１６は，図示しないメモリコントローラから制御信号ＣＯＮとアドレスＡＤＤとを入力するとともに，入出力データＤＱを入力または出力する。また，周辺回路１６は遅延回路１８を有し，遅延回路によりメモリコア１７内の回路動作タイミング信号を生成する。メモリコア１７内には，ワードデコーダ，コラムデコーダ，メモリセルアレイ，センスアンプなどが設けられている。
【００１９】
内部電源回路１０は，外部電源Vddから所望の電位を有する参照電圧Vrefを生成する参照電圧生成ユニット１１と，参照電圧Vrefから電流源用バイアス電圧biasを生成する電流源用バイアス生成回路１２と，外部電源Vddと参照電圧Vrefとから内部昇圧電源Vppを生成する昇圧電源生成回路（Vpp生成回路）１３と，参照電圧Vrefから遅延回路用内部電源Vidを生成する遅延回路用内部電源生成回路（Vid生成回路）１４とを有する。これらの電流源用バイアス生成回路１２とVpp生成回路１３とVid生成回路１４とが内部電圧生成ユニットを構成する。
【００２０】
また，図示しないが，内部電源回路１０は，外部電源Vddと参照電圧Vrefとから内部降圧電源Vii，Vpr,Vcpを生成する内部降圧電源生成回路（図示せず）を有する。さらに，Vpp生成回路１３と内部降圧電源生成回路（図示せず）は，それぞれが生成する電源Vpp,Viiレベルを検出する検出回路１５を内蔵する。また，参照電圧生成ユニット１１には，バーイン加速試験時にＨレベルになり通常動作時にＬレベルになるバーイン制御信号bizが入力される。
【００２１】
内部降圧電源Viiは外部電源Vddより低い電位であり，内部降圧電源Vpr,Vcpは内部降圧電源Viiより低い電位である。また，内部昇圧電源Vppは外部電源Vddより高い電位である。内部降圧電源で内部回路を動作させることで，低消費電力，高速動作を可能にする。
【００２２】
図２は，ＤＲＡＭ内のメモリコア１７の構成図である。メモリコア１７内には，複数のワード線ＷＬ０，ＷＬ１と，複数のビット線対ＢＬ，／ＢＬと，それらの交差位置に設けられた複数のメモリセルＭＣ０，ＭＣ１とを有するメモリセルアレイと，ワードデコーダ・ドライバＷＤＥＣ／ＷＤＲと，ビット線プリチャージ回路ＰＲＥと，センスアンプＳＡなどが設けられている。ビット線対ＢＬ，／ＢＬは，ビット線トランスファトランジスタＢＴＲ，／ＢＴＲを介してビット線プリチャージ回路ＰＲＥとセンスアンプＳＡとに接続される。ビット線トランスファトランジスタＢＴＲ，／ＢＴＲのゲートはビット線トランスファ駆動回路ＢＴにより制御される。また，センスアンプＳＡはＮチャネル側駆動回路ＮＳＡとＰチャネル側駆動回路ＰＳＡとにより駆動される。
【００２３】
内部電源回路１０により生成される昇圧電源Vppは，ワードデコーダ・ワードドライバＷＤＥＣ／ＷＤＲに供給され，ワード線ＷＬが昇圧電源レベルVppまで駆動される。ビット線トランスファ駆動回路ＢＴも昇圧電源Vppで駆動される。内部降圧電源ViiはＰチャネル側駆動回路ＰＳＡに供給され，センスアンプＳＡは内部降圧電源Viiとグランド電源Vssとで駆動する。
【００２４】
それに対して，内部降圧電源Vprは，ビット線プリチャージ回路ＰＲＥに接続され，ビット線対ＢＬ，／ＢＬのプリチャージレベルに使用される。また，内部降圧電源Vcpは，メモリセルＭＣ０，ＭＣ１のキャパシタの対向電極に接続される。つまり，内部降圧電源Vprはビット線プリチャージ電源であり，内部降圧電源Vcpはセルプレート電源である。
【００２５】
メモリの動作は次の通りである。まず，ビット線対ＢＬ，／ＢＬが第２の内部降圧電源Vprのレベルにプリチャージされた状態で，ワード線ＷＬ０，ＷＬ１のいずれかが内部昇圧電源Vppのレベルに駆動され，ビット線対にメモリセルの情報が読み出される。その状態で，センスアンプＳＡが活性化されて，ビット線対のいずれか一方を第１の内部降圧電源Viiに引き上げ，いずれか他方をグランド電源Vssに引き下げる。
【００２６】
バーイン加速試験では，少なくとも内部昇圧電源Vppを通常動作時よりも高い電位にし，ワード線ＷＬを通常動作時よりも高い電位に駆動する。この高電圧駆動により，例えば，ワード線とビット線間の短絡不良などを顕在化する。また，内部降圧電源Vii，Vprなども通常動作時より高い電位にして，不良を顕在化する場合もある。そのため，バーイン加速試験時には，試験装置が外部供給電源Vddの電位を通常動作時よりも高い電位に制御し，参照電圧Vrefを通常動作時よりも高く制御する。Vpp生成回路１３の検出回路１５は，通常動作時より高い参照電圧Vrefに基づいて内部昇圧電源Vppの電位を検出し，その結果，Vpp生成回路１３は通常動作時より高い内部昇圧電源Vppを生成する。
【００２７】
以下，図１に示した内部電源回路１０内の回路や遅延回路１８について具体的に説明する。その上で，バーイン加速試験における問題点を説明する。
【００２８】
図３は，遅延回路１８の回路図である。この遅延回路１８は，入力信号INを所定時間遅延させて出力信号OUTを出力する。例えば，遅延回路は，第１の制御信号が入力信号INとして入力し，所定時間後に第２の制御信号が出力信号OUTとして出力する。このような遅延回路を複数設けることで，あらかじめ決められたタイミングで複数の制御信号を順番に生成することができる。これらの制御信号によりメモリコア１７内の回路動作タイミングが制御される。
【００２９】
遅延回路１８は，遅延回路用内部電源VidとグランドVssとの間に，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ２とからなるＣＭＯＳインバータと，バイアス電圧biasに応じて電流を発生する電流源トランジスタＮ３と，遅延用キャパシタＣｐと，インバータＩＮＶ１とを有する。以下，Ｐチャネルトランジスタは参照番号にＰを，Ｎチャネルトランジスタは参照番号にＮを付す。
【００３０】
バイアス電圧biasが印加されると，電流源トランジスタＮ３が導通して所望の電流を発生可能状態になり，トランジスタＰ１，Ｎ２によるＣＭＯＳインバータが活性化状態になる。入力信号ＩＮがＬレベルの状態では，トランジスタＰ１が導通し遅延用キャパシタＣｐが遅延回路用内部電源Vidの電位まで充電されている。この状態では出力信号OUTはＬレベルである。そして，入力信号ＩＮがＨレベルに変化すると，トランジスタＮ２が導通し電流源トランジスタＮ３による電流値により遅延用キャパシタＣｐが放電され，出力信号OUTがＨレベルに変化する。よって，遅延時間は，遅延回路用内部電源Vidの電位と，電流源用バイアス電圧biasの電位とに依存する。
【００３１】
図４は，電流源用バイアス生成回路１２の回路図である。電流源用バイアス生成回路１２は，抵抗Ｒ１とダイオード接続されたトランジスタＮ４とを有し，入力電圧Vinに一定の電圧，参照電圧Vrefが与えられる。トランジスタＮ４はダイオード接続されているので，抵抗Ｒ１に流れる電流Ｉ４は，Ｉ４＝（Vin−Vth）／Ｒ１になる。ここで，VthはトランジスタＮ４の閾値電圧である。
【００３２】
バイアス電圧biasは，電流源トランジスタＮ５のゲートに印加される。トランジスタＮ４とＮ５のゲートに同じバイアス電圧biasが印加されているので，両トランジスタが共に飽和領域で動作しているとすると，両トランジスタに流れる電流I4,I5の比は，トランジ
スタＮ４がゲート幅Ｗ４とゲート長Ｌ４，トランジスタＮ５がゲート幅Ｗ５とゲート長Ｌ５とすると，Ｉ４：Ｉ５＝（Ｗ４／Ｌ４）：（Ｗ５／Ｌ５）になる。つまり，両トランジスタのサイズに比例した電流Ｉ５を電流源トランジスタＮ５に発生させることができる。
【００３３】
以上の通り，電流Ｉ４は入力電圧Vin（参照電圧Vref）に依存する電流量を有し，バイアス電圧biasが供給される電流源トランジスタＮ５の電流量も入力電圧Vin（参照電圧Vref）に依存する電流量になる。よって，図３の遅延回路１８における遅延量は，電流源用バイアス生成回路１２に供給される参照電圧Vrefに依存することが理解できる。
【００３４】
図５は，Vpp生成回路１３の回路図である。Vpp生成回路は，生成される内部昇圧電源Vppの電位が参照電圧Vrefと所定の比率の電位か否かを検出する検出回路１５と，検出回路１５の検出出力detzに応じて発振動作をする発振回路２０と，発振回路２０が生成する発振パルスosczに応じてポンピング動作を行うポンピング回路２１とを有する。ポンピング回路２１は，発振パルスosczに応答して，外部電源Vddから電荷をポンピングして，内部昇圧電源Vppの電位を昇圧する。
【００３５】
ポンプ回路２１により出力される内部昇圧電源Vppは，検出回路１５にフィードバックされている。検出回路１５は，カレントミラー回路を構成するトランジスタＰ１０，Ｐ１１と，フィードバックされた内部昇圧電源Vppを抵抗Ｒ１１，Ｒ１２の抵抗比で分割したモニタ電圧Vmoni1と参照電圧Vrefとを比較するトランジスタＮ１３，Ｎ１４と，ゲートにバイアス電圧biasが印加される電流源トランジスタＮ１７とからなる差動増幅回路を有する。前述のとおり，電流源トランジスタＮ１７は，ドレインソース間電圧Vdsが飽和電圧を超えていれば，一定の電流を流し，差動増幅回路は適正な特性で動作する。また，検出回路１５の検出信号detzは，インバータINV6を介して発振回路２０に供給される。
【００３６】
アクティブ信号actzがＬレベルの時に，トランジスタＰ１２が導通状態，トランジスタＮ１６，Ｎ１８が非導通状態になり，検出信号detzがＨレベルに固定され，発振回路２０の発振動作が停止する。一方，アクティブ信号actzがＨレベルの時に，トランジスタＮ１６，Ｎ１８は導通状態，トランジスタＰ１２は非導通状態になり，Vpp生成回路１３が活性状態になる。
【００３７】
活性状態において，内部昇圧電源Vppがフィードバックされた差動増幅回路は，モニタ電圧Vmoni1と参照電圧Vrefとを比較し，モニタ電圧Vmoni1が参照電圧Vrefと等しくなるように検出信号detzを生成する。すなわち，内部昇圧電源Vppの電位が低下しモニタ電圧Vmoni1が参照電圧Vrefより低くなると，検出信号detzがＬレベルになり，発振回路２０が発振動作を開始し，ポンプ回路２１によるポンピング動作により昇圧電圧Vppの電位が上昇する。逆に，内部昇圧電源Vppの電位が上昇しモニタ電圧Vmoni1が参照電圧Vrefより高くなると，検出信号detzがＨレベルになり，発振回路２０が発振動作を停止し，ポンプ回路２１によるポンピング動作も停止する。その結果，出力Vppは，
Vpp=Vref*(R11+R12)/R12
になる。よって，内部昇圧電源Vppの電位は，参照電圧Vrefと抵抗R11,R12の抵抗比とで決まる。
【００３８】
以上の通り，Vpp生成回路１３では，参照電圧Vrefの電位に応じて内部昇圧電源Vppの電位が制御される。よって，バーイン加速試験時において，参照電圧Vrefの電位を高くすれば，内部昇圧電源Vppの電位を高く制御することができる。
【００３９】
図６は，遅延回路用内部電源生成回路（Vid生成回路）１４の回路図である。Vid生成回路１４は，カレントミラー回路を構成するトランジスタＰ２０，Ｐ２１と，参照電圧Vrefとモニタ電圧Vmoni2とを比較する１対のトランジスタＮ２３，Ｎ２４と，制御信号Vcon1がゲートに供給される電流源トランジスタＮ２５と，出力トランジスタＰ２２と，抵抗Ｒ２１，Ｒ２２とからなる差動増幅回路を有する。また，Vid生成回路１４は，出力キャパシタＣ１とを有する。制御信号Vcon1は，外部電源Vddに依存しない固定電位であり，例えば図示しないバンドギャップレファレンス回路により生成される固有の電位である。これによりトランジスタＮ２５は微少な電流を生成する。
【００４０】
内部電源Vidがフィードバックされた差動増幅回路は，遅延回路用内部電源Vidを抵抗Ｒ２１，Ｒ２２の抵抗比率で分圧したモニタ電圧Vmoni2と参照電圧Vrefとを比較し，両電圧が等しくなるように内部電源Vidを生成する。すなわち，モニタ電圧Vmoni2が参照電圧Vrefより高ければトランジスタＮ２３のドレインノードが上昇しトランジスタＰ２２が非導通になり，モニタ電圧Vmoni2が参照電圧Vrefより低ければトランジスタＰ２２が導通して内部電源Vidを上昇させる。よって，電源Vidは，Vid=Vref*(R21+R22)/R22になる。
【００４１】
以上の通り，Vid生成回路１４では，参照電圧Vrefの電位に応じて遅延回路用内部電源Vidの電位が制御される。
【００４２】
図７は，制御信号Vcon1を生成する回路を示す図である。この制御信号生成回路は，トランジスタＰ２４，Ｐ２５，Ｎ２６，Ｎ２７と，抵抗Ｒ２と，安定化キャパシタＣ３とを有する。この制御信号Vcon1は，外部電源Vddの電位に依存せず固定値になる。その結果，図６の電流源トランジスタＮ２５は微少電流を発生する。
【００４３】
図８は，通常動作状態での外部電源と内部電源との関係を示す図である。横軸が外部電源Vddの電位を，縦軸が各内部電源や内部電圧の電位を示す。横軸方向に外部電源Vddが上昇すると，縦軸方向の外部電源Vddも上昇する。そして，動作範囲OPrange内では，参照電圧Vrefが一定の電位になる。これにより，参照電圧Vrefを基準に生成される内部昇圧電源Vpp，バイアス電圧bias，遅延回路用内部電源Vidなどの内部電圧も一定に制御される。なお，参照電圧Vrefは，フィードバック回路の抵抗比を調整することで，複数種類の電位にすることができ，具体的なDRAMでは，複数のレベルを有する参照電圧Vrefが生成される。
【００４４】
図９は，バーイン加速試験時での外部電源と内部電源との関係を示す図である。バーイン加速試験では，半導体集積回路内の潜在的な故障要因を加速させて故障を顕在化させるために，通常より高い電圧を半導体集積回路に印加する必要がある。そのために，バーイン加速試験では，図９に示されるとおり，外部電源Vddを通常動作時の範囲Oprangeよりも高いバーイン外部電源Vddbiに制御し，その外部電源Vddbiに依存して参照電圧Vrefも高くなるように制御する。これにより，外部電源Vddを適切な高い電位に制御すれば，高い参照電圧Vrefに基づいて生成される内部昇圧電源Vppの電位も適切な高い電位にすることができる。例えば，内部昇圧電源VppはDRAMにおけるワード線セット用電源電圧になるので，この内部昇圧電源Vppを高く制御すればバーイン加速試験を適切に行うことができる。
【００４５】
図１０は，バーイン加速試験を可能にした内部電源回路の構成図である。この内部電源回路は，参照電圧生成ユニット１１が，外部電源Vddに依存しない通常参照電圧Vrefnrを生成する通常参照電圧生成回路１１Ａと，外部電源Vddに依存するバーイン参照電圧Vrefbiを生成するバーイン参照電圧生成回路１１Ｂとを有する。そして，バーイン制御信号biz（通常時Ｌ，バーイン時Ｈ）により，両参照電圧生成回路１１Ａ，１１Ｂが活性化される。
【００４６】
通常動作時に，通常参照電圧生成回路１１Ａが活性状態になり，通常参照電圧Vrefnrを生成する。バーイン参照電圧生成回路１１Ｂは非活性状態になる。一方，バーイン加速試験時には，通常参照電圧生成回路１１Ａは非活性状態になり，バーイン参照電圧生成回路１１Ｂが活性状態になり，外部電源Vddに依存する電位を有するバーイン参照電圧Vrefnrを生成する。
【００４７】
前述のとおり，参照電圧は，Vpp生成回路１３と，遅延回路用内部電源生成回路１４と，電流源用バイアス生成回路１２とからなる内部電圧生成ユニットに供給され，バイアス電圧biasは，Vpp生成回路１３内の検出回路１５と遅延回路１８に供給され，遅延回路用内部電源Vidは遅延回路１８に供給される。そして，通常動作時は，参照電圧が外部電源Vddに依存しない通常参照電圧Vrefnrになり，それに基づいて内部昇圧電源Vpp，遅延回路用内部電源Vid，バイアス電圧biasが生成される。一方，バーイン加速試験時は，参照電圧が外部電源Vddに依存するバーイン参照電圧Vrefbiになり，それに基づいて内部昇圧電源Vppが生成される。バーイン加速試験時では，外部電源Vddが通常動作時よりも高く制御されるので，バーイン参照電圧Vrefbi及び内部昇圧電源Vppもより高い電位になる。これにより，メモリコアに通常動作時よりも高い電圧によるストレスを印加して加速試験を行うことができる。
【００４８】
図１１は，通常参照電圧生成回路１１Ａの回路図である。通常参照電圧生成回路１１Ａは，カレントミラー回路を構成するトランジスタＰ３０，Ｐ３１と，固定電圧Vcon2とモニタ電圧Vmoni3とを比較する１対のトランジスタＮ３３，Ｎ３４と，制御電圧Vcon1がゲートに供給される電流源トランジスタＮ３６と，出力トランジスタＰ３７とからなる差動増幅回路と，抵抗Ｒ３１，Ｒ３２からなるフィードバック回路とを有する。さらに，通常参照電圧生成回路１１Ａは，バーイン制御信号bizで制御されるトランジスタＰ３２，Ｎ３５，Ｎ３８を有する。
【００４９】
通常動作時にバーイン制御信号bizがＬレベルになり，通常参照電圧生成回路１１Ａは活性状態になる。そして，フィードバック回路を有する差動増幅回路は，出力の通常参照電圧Vrefnrを抵抗比Ｒ３１：Ｒ３２で分圧したモニタ電圧Vmoni3が固定電圧Vcon2と一致するように出力トランジスタP37を駆動制御する。その結果，出力の通常参照電圧Vrefnrは，Vrefnr＝Vcon2*（R31+R32）/R32に制御される。つまり，抵抗Ｒ３１，Ｒ３２の抵抗比を調整することで，通常参照電圧Vrefnrを所望の電位にすることができ，しかもその参照電圧は外部電源Vddに依存しない。また，出力トランジスタＰ３７による出力インピーダンスは低いので，出力Voutが供給される被電源供給回路の入力インピーダンスは高くても低くても良い。
【００５０】
一方，バーイン加速試験時にバーイン制御信号bizがＨレベルになり，インバータINV2の出力はＬレベル，トランジスタＰ３２が導通状態，トランジスタＰ３７，Ｎ３８が非導通状態になり，出力Voutは高インピーダンス状態になる。
【００５１】
図１２は，バーイン参照電圧生成回路１１Ｂの回路図である。バーイン参照電圧生成回路１１Ｂは，図１１と同様にトランジスタＰ４０，Ｐ４１，Ｎ４３，Ｎ４４，Ｎ４６，Ｐ４７からなる差動増幅回路と抵抗Ｒ４１，Ｒ４２からなるフィードバック回路とを有している。ただし，参照電圧Vrefvは，外部電源Vddを抵抗Ｒ４３，Ｒ４４の抵抗比で分圧した電位になっている。よって，バーイン加速試験時にバーイン制御信号bizがＨレベルになると，トランジスタＮ４９，Ｎ４８が導通状態，トランジスタＰ４２が非導通状態になり，参照電圧Vrefvは外部電源Vddに依存した電位になる。外部電源Vddを通常時より高いバーインレベルVddbiにすることで，参照電圧Vrefvを高くすることができ，よって，バーイン参照電圧Vrefbiを通常参照電圧Vrefnrより高い電位に制御することができる。
【００５２】
参照電圧Vrefvは，Vrefv＝Vdd*R44/(V43+V44)になるので，バーイン参照電圧Vrefbiは，Vrefbi=Vdd*R44*(R41+R42)/(R43*R44)/R42になる。つまり，バーイン参照電圧Vrefbiは外部電源Vddに依存した電位になる。
【００５３】
一方，通常動作時にバーイン制御信号bizがＬレベルになるので，トランジスタＰ４７，Ｎ４８は非導通状態になり，出力Voutは高インピーダンス状態になる。また，図１２のバーイン参照電圧生成回路は，図１１と同様に出力インピーダンスが低く，バーイン参照電圧Vrefbiが供給される回路の入力インピーダンスは低くても高くてもいずれにも適用可能である。
【００５４】
図１３は，バーイン参照電圧生成回路１１Ｂの別の回路図である。この回路例は，外部電源Vddとグランド電源Vssとの間に，トランジスタＰ５０，抵抗Ｒ５１，Ｒ５２，トランジスタＮ５１とを有し，バーイン制御信号bizがトランジスタＮ５１のゲートに供給され，インバータINV3を介してトランジスタＰ５０のゲートに供給される。バーイン加速試験時に，トランジスタＰ５０，Ｎ５１が導通状態になり，バーイン参照電圧Vrefbiは，（Vdd-Vss）の抵抗Ｒ５１，Ｒ５２の抵抗比倍の電位になる。つまり，Vrefbi＝Vdd*R52/(R51+R52)になり，外部電源Vddに依存した電位になる。一方，通常動作時にバーイン制御信号bizがＬレベルになるので，トランジスタＰ５０，Ｎ５１は非導通状態になり，出力Voutは高インピーダンス状態になる。
【００５５】
図１３のバーイン参照電圧生成回路は，抵抗Ｒ５１，Ｒ５２により出力端子Voutの出力インピーダンスは高くなる。よって，バーイン参照電圧Vrefbiが供給される回路の入力インピーダンスも高いことが求められる。ただし，素子数が少なく，抵抗Ｒ５１，Ｒ５２を高抵抗，小面積にしても動作可能であり，生成回路の専有面積は小さくできる。
【００５６】
図９，図１０に戻って，バーイン加速試験時は，バーイン参照電圧生成回路１１Ｂを動作させて，外部電源Vddに依存したバーイン参照電圧Vrefbiを生成する。これにより，内部昇圧電源Vppを通常動作時よりも高くすることができ，適切なストレスを素子に印加することができる。
【００５７】
しかしながら，バーイン参照電圧Vrefbiが通常時より高くなっているので，それを基準に生成されるバイアス電圧biasや，遅延回路用内部電源Vidも高くなる。図９に示されるとおり，バーイン時の外部電源Vddbiでは，電圧bias，Vidも高くなっている。バイアス電圧biasの上昇により，遅延回路１８（図３）や検出回路１５（図５）の差動増幅回路の電流が増加する。また，遅延回路１８の電源Vidも高くなる。よって，遅延回路での遅延時間が通常動作時とは異なった遅延時間になり，遅延回路により生成されるタイミング制御信号のタイミングが通常動作時と異なってしまう。さらに，検出回路の差動増幅回路の電流増加により適正な動作範囲での差動増幅動作が保証されなくなり，誤動作を招くことになる。
【００５８】
そこで，実施の形態実施では，参照電圧生成ユニットは，通常動作時において，外部供給電源Vddの電位に依存しない通常参照電圧Vrefnrを生成し，バーイン加速試験時において，外部供給電源Vddの電位に依存する第１のバーイン参照電圧と通常参照電圧と同じ電位を有する第２のバーイン参照電圧とを生成する。そして，バーイン加速試験時に，第１のバーイン参照電圧はVpp生成回路に供給され，第２のバーイン参照電圧はVid生成回路と電流源用バイアス生成回路とに供給される。
【００５９】
または，第１の実施の形態では，参照電圧生成ユニットは，通常動作時において，外部供給電源の電位に依存しない通常参照電圧を生成し，バーイン加速試験時において，外部供給電源の電位に依存する第１のバーイン参照電圧と外部供給電源の電位に依存するが第１のバーイン参照電圧より低い第２のバーイン参照電圧とを生成する。第１，第２のバーイン参照電圧の供給先は，上記と同じである。
【００６０】
さらに，第２の実施の形態では，参照電圧生成ユニットは，通常動作時において，外部供給電源の電位に依存しない通常参照電圧を生成し，バーイン加速試験時において，外部供給電源の電位に依存する第１のバーイン参照電圧と通常参照電圧とを生成する。そして，バーイン加速試験時に，第１のバーイン参照電圧はVpp生成回路に供給され，通常参照電圧はVid生成回路と電流源用バイアス生成回路とに供給される。以下，具体的に説明する。
【００６１】
図１４は，第１の実施の形態における内部電源回路の構成図である。この実施の形態では，参照電圧生成ユニット１１が，通常動作時にアクティブ状態になり通常参照電圧Vrefnrを生成する通常参照電圧生成回路１１Ａと，バーイン加速試験時にアクティブ状態になり外部電源Vddに依存する第１のバーイン参照電圧Vrefbi1を生成する第１のバーイン参照電圧生成回路１１Ｂと，同じくバーイン加速試験時にアクティブ状態になり第２のバーイン参照電圧Vrefbi2を生成する第２のバーイン参照電圧生成回路１１Ｃとを有する。第２のバーイン参照電圧Vrefbi2は，バーイン加速試験時に印加されるバーイン外部電源Vddbiに対して通常動作時の通常参照電圧Vrefnrと同じ電位を有する。この第２のバーイン参照電圧Vrefbi2は，第１のバーイン参照電圧Vrefbi1よりは低い電位である。
【００６２】
さらに，参照電圧生成ユニット１１が，バーイン制御信号bizに応じて切り替わるスイッチＳＷ１を有する。通常動作時には，スイッチＳＷ１は通常参照電圧Vrefnrを選択してVid生成回路１４と電流源用バイアス生成回路１２に供給する。一方，バーイン加速試験時には，スイッチＳＷ１は第２のバーイン参照電圧Vrefbi2を選択してVid生成回路１４と電流源用バイアス生成回路１２に供給する。Vpp生成回路１３内の検出回路１５には，通常動作時に外部電源Vddに依存しない通常参照電圧Vrefnrが供給され，バーイン加速試験時には外部電源Vddに依存する第１のバーイン参照電圧Vrefbi1が供給される。
【００６３】
よって，バーイン加速試験時には，Vpp生成回路１３は外部電源Vddに対応して通常時よりも高い内部昇圧電源Vppを生成するが，Vid生成回路１４は通常動作時と同じ電位の遅延回路用内部電源Vidを生成し，電流源用バイアス生成回路１２も通常動作時と同じ電位のバイアス電圧biasを生成する。よって，バーイン加速試験時において，メモリコアの不良部位を加速させることができ，検出回路１５と遅延回路１８は通常動作時と同じ特性で動作することができる。
【００６４】
この通常参照電圧生成回路１１Ａは，図１１に示した回路と同じである。よって，通常参照電圧生成回路１１Ａは，通常動作時（バーイン制御信号bizがＬレベル）で活性状態になり，外部電源Vddに依存しない電位を有する通常参照電圧Vrefnrを生成する。バーイン加速試験時には，その出力Voutはハイインピーダンス状態になる。
【００６５】
第１のバーイン参照電圧生成回路１１Ｂは，図１２，図１３に示した回路のいずれかである。よって，第１のバーイン参照電圧生成回路１１Ｂは，バーイン加速試験時（バーイン制御信号bizがＨレベル）で活性状態になり，外部電源Vddの電位に依存した電位の第１のバーイン参照電圧Vrefbi1を生成する。通常動作時には，その出力Voutはハイインピーダンス状態になる。
【００６６】
第２のバーイン参照電圧生成回路１１Ｃは，図１２，図１３に示した回路のいずれかである。，但し，第１のバーイン参照電圧生成回路１１Ｂとは，抵抗素子の抵抗比が異なり，バーイン加速試験時に供給されるバーイン外部電源Vddに対して，第２のバーイン参照電圧Vrefbi2は，第１のバーイン参照電圧Vrefbi1より低く，通常動作時の通常参照電圧Vrefnrと同等または同じ電位になる。
【００６７】
図１５は，第２のバーイン参照電圧生成回路１１Ｃの一例を示す図である。この回路図は，図１２と同じであるが，各素子の参照番号が異なっていて，また，抵抗Ｒ６３，Ｒ６４の抵抗比または抵抗Ｒ６１，Ｒ６２の抵抗比が，図１２と異なっている。例えば，R64/(R63+R64)＜R43/(R43+R44)になっていて，参照電圧は，Vrefv(図１５)＜Vrefv（図１２）になっている。その結果，Vrefbi1＞Vrefbi2＝Vrefnrになる。
【００６８】
第２のバーイン参照電圧生成回路１１Ｃは，図１３と同じ回路であってもよい。その場合も，抵抗Ｒ５１，Ｒ５２の抵抗比が異なっていて，Vrefbi1＞Vrefbi2＝Vrefnrになる。
【００６９】
図１６は，スイッチＳＷ１の回路図である。スイッチＳＷ１は，ＣＭＯＳトランスファゲートＴＧ１，ＴＧ２とインバータＩＮＶ４とを有する。通常動作時（バーイン制御信号bizがＬレベル）では，ゲートＴＧ１が導通して，第１の入力Ｖｉｎ１を出力Ｖｏｕｔに接続する。通常動作時は第１の入力Ｖｉｎ１には通常参照電圧Vrefnrが入力されている。一方，バーイン加速試験時（バーイン制御信号bizがＨレベル）では，ゲートＴＧ２が導通して，第２の入力Ｖｉｎ２を出力Ｖｏｕｔに接続する。バーイン加速試験時は第２の入力Ｖｉｎ２には第２のバーイン参照電圧Vrefbi2が入力されている。
【００７０】
以上のように，スイッチＳＷ１は，通常動作時には，通常参照電圧Vrefnrを選択してVid生成回路１４と電流源用バイアス生成回路１２とに供給し，一方，バーイン加速試験時には，第２のバーイン参照電圧Vrefbi2を選択してVid生成回路１４と電流源用バイアス生成回路１２とに供給する。
【００７１】
図１７は，第１の実施の形態におけるバーイン加速試験時での外部電源と内部電源との関係を示す図である。前述のとおり，第１，第２のバーイン参照電圧Vrefbi1，Vrefbi2は，外部電源Vddに依存する電位になるが，異なる傾きの電位になる。よって，バーイン外部電源Vddbiに対しては，Vrefbi1>Vrefbi2になる。
【００７２】
バーイン加速試験時，外部電源Vddは通常動作時よりも高く制御される。よって，その外部電源Vddbiに依存する第１のバーイン参照電圧Vrefbi1も，通常動作時の通常参照電圧Vrefnrより高くなる。第１のバーイン参照電圧Vrefbi1がVpp生成回路１３の検出回路に入力されるので，その参照電圧Vrefbi1に基づいて生成される内部昇圧電源Vppは通常時よりも高くなる。
【００７３】
一方，第２のバーイン参照電圧Vrefbi2は外部電源Vddbiに依存するが，第１のバーイン参照電圧Vrefbi1より低くなるように設定され，望ましくは通常参照電圧Vrefnrと同じ電位になるように設定されている。よって，第２のバーイン参照電圧Vrefbi2に基づいて生成される内部電源Vidとバイアス電圧biasは，通常動作時と同等の電位または同じ電位になる。そのため，検出回路１５，遅延回路１８の電流源の電流値は通常動作時と同等または同じになり，遅延回路用内部電源Vidも通常時と同等または同じになる。これにより，検出回路１５は通常時と同等または同じ動作特性となり，遅延回路１８も通常時と同等または同じ遅延特性になる。遅延回路の遅延値が通常時と同等または同じなることで，通常時と同等または同じ内部動作を再現することができ，検出回路の差動増幅回路の動作も通常時とほぼ同じになる。
【００７４】
図１８は，第２の実施の形態における内部電源回路の構成図である。この実施の形態では，参照電圧生成ユニット１１が，通常動作時とバーイン加速試験時の両方でアクティブ状態になり通常参照電圧Vrefnrを生成する通常参照電圧生成回路１１Ａと，バーイン加速試験時にアクティブ状態になり外部電源Vddに依存するバーイン参照電圧Vrefbiを生成するバーイン参照電圧生成回路１１Ｂとを有する。
【００７５】
さらに，参照電圧生成ユニット１１が，バーイン制御信号bizに応じて切り替わるスイッチＳＷ２を有する。通常動作時には，スイッチＳＷ２は通常参照電圧Vrefnrを選択してVpp生成回路内の検出回路１５に供給する。一方，バーイン加速試験時には，スイッチＳＷ２はバーイン参照電圧Vrefbiを選択してVpp生成回路内の検出回路１５に供給する。
【００７６】
そして，Vid生成回路１４と電流源用バイアス生成回路１２には，通常動作時及びバーイン加速試験時のいずれにおいても，外部電源Vddに依存しない通常参照電圧Vrefnrが供給される。
【００７７】
よって，バーイン加速試験時には，Vpp生成回路１３は外部電源Vddに依存した通常時よりも高い内部昇圧電源Vppを生成するが，Vid生成回路１４は通常動作時と同じ電位の遅延回路用内部電源Vidを生成し，電流源用バイアス生成回路１２も通常動作時と同じ電位のバイアス電圧biasを生成する。よって，バーイン加速試験時において，メモリコアの不良部位を加速させることができ，検出回路１５と遅延回路１８は通常動作時と同じ特性で動作することができる。
【００７８】
この通常参照電圧生成回路１１Ａは，図１１に示した回路と同じである。そして，バーイン制御信号bizはＬレベルに固定され，常に活性状態になる。また，バーイン参照電圧生成回路１１Ｂは，図１２，図１３に示した回路のいずれかであり，バーイン制御信号bizがＨレベルのときに活性状態になる。
【００７９】
図１９は，スイッチＳＷ２の回路図である。スイッチＳＷ２は，ＣＭＯＳトランスファゲートＴＧ１１，ＴＧ１２とインバータＩＮＶ５とを有する。通常動作時（バーイン制御信号bizがＬレベル）では，ゲートＴＧ１１が導通して，第１の入力Ｖｉｎ１を出力Ｖｏｕｔに接続する。通常動作時は第１の入力Ｖｉｎ１には通常参照電圧Vrefnrが入力されている。一方，バーイン加速試験時（バーイン制御信号bizがＨレベル）では，ゲートＴＧ１２が導通して，第２の入力Ｖｉｎ２を出力Ｖｏｕｔに接続する。バーイン加速試験時は第２の入力Ｖｉｎ２にはバーイン参照電圧Vrefbiが入力されている。
【００８０】
以上のように，スイッチＳＷ２は，通常動作時には，通常参照電圧Vrefnrを選択してVpp生成回路１３内の検出回路１５に供給し，一方，バーイン加速試験時には，バーイン参照電圧Vrefbi2を選択してVpp生成回路１３内の検出回路１５に供給に供給する。
【００８１】
図２０は，第２の実施の形態におけるバーイン加速試験時での外部電源と内部電源との関係を示す図である。バーイン加速試験時は，外部電源Vddが通常動作時よりも高いVddbiに制御され，それに依存するバーイン参照電圧Vrefbiは，通常参照電圧Vrefnrより高くなる。一方，通常参照電圧Vrefnrは，外部電源Vddに依存しない固定電位になり，それを基準に生成される遅延回路用内部電源Vidやバイアス電圧biasも固定電位になる。これらは通常動作時と同じ電位である。つまり，通常参照電圧Vrefnrは，第１の実施の形態でのバーイン外部電源Vddbiに対して生成される第２のバーイン参照電圧Vrefbi2と同等または同じ電位になる。
【００８２】
なお，動作試験の結果に基づいて，通常参照電圧生成回路内の抵抗値がトリミングされる場合がある。その場合は，トリミング前のバーイン加速試験での動作試験の段階では，通常参照電圧Vrefnrは通常動作時と全く同じではない。かかる点を考慮すれば，第１の実施の形態のように第２のバーイン参照電圧生成回路を設けて，バーイン外部電源Vddbiで通常動作時の参照電圧（設計値）を生成させるようにするほうがメリットがある。トリミング後のバーイン加速試験であれば，第１，第２の実施の形態は同等のメリットを有する。
以上の実施の形態をまとめると，次の付記のとおりである。
【００８３】
（付記１）
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記通常参照電圧と同じ電位を有する第２のバーイン参照電圧と，を生成することを特徴とする内部電源回路。
【００８４】
（付記２）
前記参照電圧生成ユニットは，
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第２のバーイン参照電圧を生成する第２のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１及び第２のバーイン参照電圧を出力することを特徴とする付記１記載の内部電源回路。
【００８５】
（付記３）
前記通常参照電圧生成回路は，前記外部電源の電位に依存しない定電圧と，前記通常参照電圧と第１の比率関係にある電圧と，を比較して，前記通常参照電圧を出力する差動増幅回路を有し，
前記第１のバーイン参照電圧生成回路は，前記外部電源と第２の比率関係にある電圧と，前記第１のバーイン参照電圧と第３の比率関係にある電圧と，を比較して，前記第１のバーイン参照電圧を出力する第１の差動増幅回路を有し，
前記第２のバーイン参照電圧生成回路は，前記外部電源と第４の比率関係にある電圧と，前記第２のバーイン参照電圧と第５の比率関係にある電圧と，を比較して，前記第２のバーイン参照電圧を出力する第２の差動増幅回路を有し，
前記バーイン加速試験時に印加される前記外部電源に対して，前記第１のバーイン参照電圧は前記第２のバーイン参照電圧より高い電位を有することを特徴とする付記２記載の内部電源回路。
【００８６】
（付記４）
前記参照電圧生成ユニットは，
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１のバーイン参照電圧を出力するとともに，前記通常参照電圧を前記第２のバーイン参照電圧として出力することを特徴とする付記１記載の内部電源回路。
【００８７】
（付記５）
前記通常参照電圧生成回路は，前記外部電源の電位に依存しない定電圧と，前記通常参照電圧と第１の比率関係にある電圧と，を比較して，前記通常参照電圧を出力する差動増幅回路を有し，
前記第１のバーイン参照電圧生成回路は，前記外部電源と第２の比率関係にある電圧と，前記第１のバーイン参照電圧と第３の比率関係にある電圧と，を比較して，前記第１のバーイン参照電圧を出力する第１の差動増幅回路を有し，
前記バーイン加速試験時に印加される前記外部電源に対して，前記第１のバーイン参照電圧は前記通常参照電圧より高い電位を有することを特徴とする付記４記載の内部電源回路。
【００８８】
（付記６）
前記内部電圧生成ユニットは，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記１記載の内部電源回路。
【００８９】
（付記７）
前記内部電圧生成ユニットは，第１及び第２の内部電圧生成回路を有し，
前記通常動作時に，前記通常参照電圧が前記第１及び第２の内部電圧生成回路に供給され，
前記バーイン加速試験時に，前記第１のバーイン参照電圧が前記第１の内部電圧生成回路に，前記第２のバーイン参照電圧が前記第２の内部電圧生成回路にそれぞれ供給されることを特徴とする付記１，２，４のいずれかに記載の内部電源回路。
【００９０】
（付記８）
前記内部電圧生成ユニットは，
前記参照電圧を基準にして前記外部電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と，
前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路とを有し，
前記通常動作時において，前記通常参照電圧が前記内部昇圧電源生成回路と前記電流源バイス生成回路とに供給され，
前記バーイン加速試験時において，前記第１のバーイン参照電圧が前記内部昇圧電源生成回路に供給され，前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記１，２，４のいずれかに記載の内部電源回路。
【００９１】
（付記９）
前記電流源用バイアス電圧が，遅延回路の電流源トランジスタまたは内部昇圧電源生成回路の昇圧電源検出回路の電流源トランジスタに供給され，当該電流源用バイアス電圧に対応した電流を前記電流源トランジスタに生成させることを特徴とする付記８に記載の内部電源回路。
【００９２】
（付記１０）
前記内部電圧生成ユニットは，
前記参照電圧を基準にして前記外部用電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と，
前記参照電圧を基準にして遅延回路電源を生成する遅延回路用電源生成回路とを有し，
前記通常動作時において，前記通常参照電圧が前記内部昇圧電源生成回路と前記遅延回路用電源生成回路とに供給され，
前記バーイン加速試験時において，前記第１のバーイン参照電圧が前記内部昇圧電源生成回路に供給され，前記第２のバーイン参照電圧が前記遅延回路用電源生成回路に供給されることを特徴とする付記１，２，４のいずれかに記載の内部電源回路。
【００９３】
（付記１１）
前記遅延回路用電源が，遅延回路に供給され，当該遅延回路が前記遅延回路用電源の電位に応じた遅延特性を持つことを特徴とする付記１０記載の内部電源回路。
【００９４】
（付記１２）
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と，前記外部電源の電位に依存し前記第１のバーイン参照電圧より低い第２のバーイン参照電圧と，を生成し，
前記内部電圧生成ユニットは，少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し，前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され，前記バーイン加速試験時において前記第２のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする内部電源回路。
【００９５】
（付記１３）
前記参照電圧生成ユニットは，
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第２のバーイン参照電圧を生成する第２のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１及び第２のバーイン参照電圧を出力することを特徴とする付記１２記載の内部電源回路。
【００９６】
（付記１４）
参照電圧に基づいて内部電圧を生成する内部電源回路において，
通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に前記第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと，
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し，
前記参照電圧生成ユニットは，前記通常動作時において，前記外部電源の電位に依存しない通常参照電圧を生成し，前記バーイン加速試験時において，前記外部電源の電位に依存する第１のバーイン参照電圧と前記通常参照電圧とを生成することを特徴とする内部電源回路。
【００９７】
（付記１５）
前記参照電圧生成ユニットは，
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と，
前記バーイン加速試験時にアクティブ状態になり前記第１のバーイン参照電圧を生成する第１のバーイン参照電圧生成回路とを有し，
前記通常動作時に前記通常参照電圧を出力し，前記バーイン加速試験時に前記第１のバーイン参照電圧と前記通常参照電圧とを出力することを特徴とする付記１４記載の内部電源回路。
【００９８】
（付記１６）
前記内部電圧生成ユニットは，
前記参照電圧を基準にして前記外部電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と，
前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路とを有し，
前記通常動作時において，前記通常参照電圧が前記内部昇圧電源生成回路と前記電流源バイス生成回路とに供給され，
前記バーイン加速試験時において，前記第１のバーイン参照電圧が前記内部昇圧電源生成回路に供給され，前記通常参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記１４のいずれかに記載の内部電源回路。
【００９９】
（付記１７）
前記電流源用バイアス電圧が，遅延回路の電流源トランジスタまたは内部昇圧電源生成回路の昇圧電源検出回路の電流源トランジスタに供給され，当該電流源用バイアス電圧に対応した電流を前記電流源トランジスタに生成させることを特徴とする付記１６に記載の内部電源回路。
【図面の簡単な説明】
【０１００】
【図１】半導体集積回路の一つであるＤＲＡＭの構成図である。
【図２】ＤＲＡＭ内のメモリコア１７の構成図である。
【図３】遅延回路１８の回路図である。
【図４】電流源用バイアス生成回路１２の回路図である。
【図５】Vpp生成回路１３の回路図である。
【図６】遅延回路用内部電源生成回路（Vid生成回路）１４の回路図である。
【図７】制御信号Vcon1を生成する回路を示す図である。
【図８】通常動作状態での外部電源と内部電源との関係を示す図である。
【図９】バーイン加速試験時での外部電源と内部電源との関係を示す図である。
【図１０】バーイン加速試験を可能にした内部電源回路の構成図である。
【図１１】通常参照電圧生成回路１１Ａの回路図である。
【図１２】バーイン参照電圧生成回路１１Ｂの回路図である。
【図１３】バーイン参照電圧生成回路１１Ｂの別の回路図である。
【図１４】第１の実施の形態における内部電源回路の構成図である。
【図１５】第２のバーイン参照電圧生成回路１１Ｃの一例を示す図である。
【図１６】スイッチＳＷ１の回路図である。
【図１７】第１の実施の形態におけるバーイン加速試験時での外部電源と内部電源との関係を示す図である。
【図１８】第２の実施の形態における内部電源回路の構成図である。
【図１９】スイッチＳＷ２の回路図である。
【図２０】第２の実施の形態におけるバーイン加速試験時での外部電源と内部電源との関係を示す図である。
【符号の説明】
【０１０１】
Vdd：外部電源                            Vpp：内部昇圧電源
Vid：内部電源                            Vrefnr：通常参照電圧
Vrefbi1：第１のバーイン参照電圧          Vrefbi2：第２のバーイン参照電圧
bias：バイアス電圧（内部電圧）
１１：参照電圧生成ユニット              １１Ａ：通常参照電圧生成回路
１１Ｂ：第１のバーイン参照電圧生成回路  １１Ｃ：第２のバーイン参照電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005104118.tif 000006
【図６】
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【図７】
0005104118.tif 000008
【図８】
0005104118.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0005104118.tif 000015
【図１５】
0005104118.tif 000016
【図１６】
0005104118.tif 000017
【図１７】
0005104118.tif 000018
【図１８】
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【図１９】
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【図２０】
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