(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に位置し、チャネル領域、ソース領域、およびドレイン領域を含み、結晶化誘導金属を有し前記結晶化誘導金属を利用することにより結晶化された半導体層と、
前記半導体層の前記チャネル領域とゲート絶縁膜を介し対向して設けられたゲート電極と、
前記半導体層の前記チャネル領域以外の領域の上部または下部に前記ゲート電極と離隔されて位置した、前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層と、
前記半導体層の前記ソース領域および前記ドレイン領域にそれぞれ電気的に連結されたソース電極およびドレイン電極と、を含み、
前記金属層、金属シリサイド層、またはこれらの二重層と、前記ゲート電極と、は前記半導体層内における拡散係数が結晶化誘導金属より小さい金属または前記金属の合金を含む金属層、または前記金属のシリサイドを含む金属シリサイド層を含み、
前記金属層または前記金属シリサイド層の拡散係数は前記結晶化誘導金属の拡散係数の１／１００以下であり、
前記結晶化誘導金属はニッケルであり、前記金属層または前記金属シリサイド層の拡散係数は１０−７ｃｍ２／ｓ以下であり、
熱処理により、前記半導体層の前記チャネル領域に存在する前記結晶化誘導金属を前記金属層、金属シリサイド層、またはこれらの二重層が上部または下部に形成された前記半導体層内の領域に金属シリサイドが形成されるとともに、その領域に前記半導体層の前記結晶化誘導金属がゲッタリングされていることを特徴とする薄膜トランジスタ。
【請求項２】
前記金属層または前記金属シリサイド層は、Ｓｃ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｒｅ、Ｏｓ、Ｉｒ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つの金属、前記金属の合金、前記金属のシリサイド、の少なくともいずれかを含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記金属層、金属シリサイド層、またはこれらの二重層は前記半導体層のチャネル領域から５０μｍ以下離隔されて位置することを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記金属層、金属シリサイド層、またはこれらの二重層の厚さは３０Å〜１００００Åであることを特徴とする請求項１〜３のいずれか一項に記載の薄膜トランジスタ。
【請求項５】
前記金属層、金属シリサイド層、またはこれらの二重層、および前記ゲート電極はＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つの金属、前記金属の合金、前記金属のシリサイド、の少なくともいずれかを含む層と、Ａｌ層またはＡｌ−Ｎｄ合金層と、が積層されてなることを特徴とする請求項１〜４のいずれか一項に記載の薄膜トランジスタ。
【請求項６】
前記金属層、金属シリサイド層、またはこれらの二重層は前記ソース電極および前記ドレイン電極とそれぞれ電気的に連結されることを特徴とする請求項１〜５のいずれか一項に記載の薄膜トランジスタ。
【請求項７】
基板と、
前記基板上に位置し、チャネル領域、ソース領域、およびドレイン領域を含み、結晶化誘導金属を有し前記結晶化誘導金属を利用することにより結晶化された半導体層と、
前記半導体層の前記チャネル領域とゲート絶縁膜を介し対向して設けられたゲート電極と、
前記半導体層のチャネル領域以外の領域の上部または下部に前記ゲート電極と離隔されて位置した、前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層と、
前記半導体層のソース領域およびドレイン領域にそれぞれ電気的に連結されるソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極のいずれか一つと電気的に連結される第１電極と、
前記第１電極上に位置する有機膜層と、
前記有機膜層上に位置する第２電極と、を含み、
前記金属層、金属シリサイド層、またはこれらの二重層と、前記ゲート電極と、は前記半導体層内における拡散係数が結晶化誘導金属より小さい金属または前記金属の合金を含む金属層、または前記金属のシリサイドを含む金属シリサイド層を含み、
前記金属層または前記金属シリサイド層の拡散係数は前記結晶化誘導金属の拡散係数の１／１００以下であり、
前記結晶化誘導金属はニッケルであり、前記金属層または前記金属シリサイド層の拡散係数は１０−７ｃｍ２／ｓ以下であり、
熱処理により、前記半導体層の前記チャネル領域に存在する前記結晶化誘導金属を前記金属層、金属シリサイド層、またはこれらの二重層が上部または下部に形成された前記半導体層内の領域に金属シリサイドが形成されるとともに、その領域に前記半導体層の前記結晶化誘導金属がゲッタリングされていることを特徴とする有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ、これを具備した有機電界発光表示装置、およびこれらの製造方法に関し、さらに詳細には結晶化誘導金属（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ−ｉｎｄｕｃｉｎｇ  ｍｅｔａｌ）を利用して、結晶化した半導体層のチャネル領域に残存する結晶化誘導金属をゲッタリングすることによって、半導体層に残存する結晶化誘導金属の量を減少させて電気的特性が優秀な薄膜トランジスタ、これを具備した有機電界発光表示装置、およびこれらの製造方法に関する。
【背景技術】
【０００２】
一般的に、多結晶シリコン層は、高い電界効果移動度を有し、高速動作回路への適用や、ＣＭＯＳ回路の構成が可能という長所があるため、薄膜トランジスタの半導体層として広く用いられている。このような多結晶シリコン層を利用した薄膜トランジスタは主にアクティブマトリックス液晶ディスプレイ装置（ＡＭＬＣＤ）の能動素子や、アクティブマトリックス有機電界発光表示装置（ＡＭＯＬＥＤ）のスイッチング素子および駆動素子に用いられる。
【０００３】
非晶質シリコンを多結晶シリコンに結晶化する方法は固相結晶化法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ）、エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ：ＥＬＡ）、金属誘導結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＣ）および金属誘導横方向結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＬＣ）があるが、結晶化誘導金属を利用して非晶質シリコン層を結晶化する方法が固相結晶化（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）より低い温度で短時間に結晶化させることができる長所を有しているため広く研究されている。
【０００４】
結晶化誘導金属を利用した結晶化方法は金属誘導結晶化（ＭＩＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法と金属誘導横方向結晶化（ＭＩＬＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法がある。しかし、結晶化誘導金属を利用した方法は、結晶化誘導金属による汚染で薄膜トランジスタの素子特性が低下するという問題がある。
【０００５】
したがって、結晶化誘導金属を利用して非晶質シリコン層を結晶化した後は、結晶化誘導金属を除去するためのゲッタリング（ｇｅｔｔｅｒｉｎｇ）工程が行なわれる。一般的なゲッタリング工程は燐または希ガス（ｎｏｂｌｅ  ｇａｓ）といった不純物を利用したり、多結晶シリコン層上に非晶質シリコン層を形成する方法を利用して行われうる。しかし、当該方法を利用しても多結晶シリコン層内部の結晶化誘導金属の除去効果が大きく改善せず、相変らず漏れ電流が大きいという問題がある。
【特許文献１】特開２００３−１００６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はこのような問題点を解決するためになされたものであって、結晶化誘導金属を利用して結晶化した半導体層のチャネル領域内に残存する結晶化誘導金属をゲッタリングして半導体層のチャネル領域に残存する結晶化誘導金属の量を減少させることにより、電気的特性が優秀な薄膜トランジスタ、これを具備した有機電界発光表示装置、およびこれらの製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、基板と、前記基板上に位置し、チャネル領域、ソース領域、およびドレイン領域を含む半導体層と、前記半導体層の前記チャネル領域とゲート絶縁膜を介し対向して設けられたゲート電極と、前記半導体層の前記チャネル領域以外の領域の上部または下部に前記ゲート電極と離隔されて位置した、前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層と、前記半導体層の前記ソース領域および前記ドレイン領域にそれぞれ電気的に連結されたソース電極およびドレイン電極と、を含むことを特徴とする薄膜トランジスタを提供する。
【０００８】
また本発明は、基板を準備する段階と、前記基板上に結晶化誘導金属を利用して結晶化した半導体層を形成する段階と、前記半導体層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上の、前記半導体層のチャネル領域に対応する位置にゲート電極を形成する段階と、前記半導体層の前記チャネル領域以外の領域の上部に前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層を形成する段階と、前記半導体層のソース領域およびドレイン領域にそれぞれ電気的に連結されるソース電極およびドレイン電極を形成する段階と、を含み、前記金属層、金属シリサイド層、またはこれらの二重層を形成した後には前記基板を熱処理して、前記半導体層の前記チャネル領域に存在する前記結晶化誘導金属を前記金属層、金属シリサイド層、またはこれらの二重層が上部に形成された前記半導体層内の領域にゲッタリングする段階と、を含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【０００９】
また本発明は、基板と、前記基板上に位置し、チャネル領域、ソース領域、およびドレイン領域を含む半導体層と、前記半導体層のチャネル領域に対応する位置に設けられたゲート電極と、前記ゲート電極と前記半導体層間に位置するゲート絶縁膜と、前記半導体層のチャネル領域以外の領域の上部または下部に前記ゲート電極と離隔されて位置した、前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層と、前記半導体層のソース領域およびドレイン領域にそれぞれ電気的に連結されるソース電極およびドレイン電極と、前記ソース電極およびドレイン電極のいずれか一つと電気的に連結される第１電極と、前記第１電極上に位置する有機膜層と、前記有機膜層上に位置する第２電極と、を含むことを特徴とする有機電界発光表示装置を提供する。
【００１０】
また本発明は、基板を提供する段階と、前記基板上に結晶化誘導金属を利用して結晶化した半導体層を形成する段階と、前記半導体層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上の、前記半導体層のチャネル領域に対応する位置にゲート電極を形成する段階と、前記半導体層の前記チャネル領域以外の領域の上部に前記ゲート電極と同一物質からなる金属層、金属シリサイド層、またはこれらの二重層を形成する段階と、前記半導体層のソース領域およびドレイン領域にそれぞれ電気的に連結されるソース電極およびドレイン電極を形成する段階と、前記ソース電極およびドレイン電極のうちいずれか一つと電気的に連結される第１電極を形成する段階と、前記第１電極上に発光層を含む有機膜層を形成する段階と、前記有機膜層上に第２電極を形成する段階と、を含み、前記金属層、金属シリサイド層、またはこれらの二重層を形成した後には前記基板を熱処理して、前記半導体層の前記チャネル領域に存在する前記結晶化誘導金属を前記金属層、金属シリサイド層、またはこれらの二重層が上部に形成された前記半導体層内の領域にゲッタリングする段階と、を含むことを特徴とする有機電界発光表示装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、半導体層のチャネル領域に残留する結晶化誘導金属を除去することにより、電気的特性が優秀な薄膜トランジスタ、これを具備した有機電界発光表示装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をさらに具体的に開示するために本発明に係る望ましい実施形態を、図面を参照してさらに詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の実施形態においても具現化されることができる。
【００１３】
図１Ａ〜図１Ｄは本発明の実施形態に係る薄膜トランジスタの製造方法の結晶化工程を示す断面図である。
【００１４】
まず、図１Ａに示すようにガラスまたはプラスチックのような基板１００上にバッファ層１１０を形成する。バッファ層１１０は化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または物理気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用してシリコン酸化膜、シリコン窒化膜のような絶縁膜を利用して単層またはこれらの複層で形成する。この時、バッファ層１１０は基板１００で発生する水分または不純物の拡散を防止し、結晶化時の熱の伝達速度を調節することにより、非晶質シリコン層の結晶化が十分に行われるようにする役割をする。
【００１５】
続いて、バッファ層１１０上に非晶質シリコン層１２０を形成する。この時、非晶質シリコン層１２０は化学気相蒸着法または物理気相蒸着法を利用することができる。また、非晶質シリコン層１２０を形成する時、または、形成した後に脱水素処理して水素の濃度を低める工程を行うことができる。
【００１６】
次に、非晶質シリコン層１２０を多結晶シリコン層に結晶化する。本発明ではＭＩＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法またはＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ）法のように結晶化誘導金属を利用する結晶化方法を利用して非晶質シリコン層１２０を多結晶シリコン層に結晶化する。
【００１７】
ＭＩＣ法はニッケル（Ｎｉ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）といった結晶化誘導金属を、非晶質シリコン層と接触させ、又は非晶質シリコン層に注入して、結晶化誘導金属が、非晶質シリコン層が多結晶シリコン層へ相変化するのを誘導する現象を利用する方法である。ＭＩＬＣ法は、結晶化誘導金属とシリコンが反応して生成されたシリサイドが横方向に広がって順次にシリコンの結晶化を誘導して非晶質シリコン層を多結晶シリコン層に結晶化させる方法である。
【００１８】
ＳＧＳ法は非晶質シリコン層に拡散する結晶化誘導金属の濃度を低濃度に調節して結晶粒の大きさを数μｍ〜数百μｍまで調節することができる結晶化方法である。非晶質シリコン層に拡散する結晶化誘導金属の濃度を低濃度に調節するための一実施形態においては、非晶質シリコン層上にキャッピング層を形成して、キャッピング層上に結晶化誘導金属層を形成した後熱処理して結晶化誘導金属を拡散させることができ、工程によってはキャッピング層を形成せずに結晶化誘導金属層を低濃度で形成することにより非晶質シリコン層に拡散する結晶化誘導金属の濃度を低濃度に調節することができる。
【００１９】
本発明に係る実施形態においてキャッピング層を形成することによってＭＩＣ法やＭＩＬＣ法に比べて非晶質シリコン層に拡散する結晶化誘導金属の濃度を低濃度に制御することができるＳＧＳ法により結晶化することが望ましい。以下、これについて説明する。
【００２０】
図１Ｂは非晶質シリコン層上にキャッピング層と結晶化誘導金属層を形成する工程の断面図である。
【００２１】
図１Ｂを参照すると、非晶質シリコン１２０上にキャッピング層１３０を形成する。このとき、キャッピング層１３０は後続の工程で形成される結晶化誘導金属が熱処理工程により拡散することができるシリコン窒化膜で形成することが望ましくて、シリコン窒化膜とシリコン酸化膜の複層を用いることができる。キャッピング層１３０は化学気相蒸着法または物理気相蒸着法といった方法で形成する。このとき、キャッピング層１３０の厚さは１〜２０００Åに形成する。キャッピング層１３０の厚さが１Å未満である場合は、キャッピング層１３０により非晶質シリコン１２０へ拡散する結晶化誘導金属の量を阻止しにくい。キャッピング層１３０の厚さが２０００Åを超過する場合には、非晶質シリコン層１２０へ拡散する結晶化誘導金属の量が少なく、多結晶シリコン層へ結晶化するのが難しくなりうる。
【００２２】
続いて、キャッピング層１３０上に結晶化誘導金属を蒸着して結晶化誘導金属層１４０を形成する。このとき、結晶化誘導金属はＮｉ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｔｒ、およびＣｄからなる群から選択されるいずれか一つを用いることができるが、望ましくはニッケル（Ｎｉ）を利用する。このとき、結晶化誘導金属層１４０はキャッピング層１３０上に１０１１〜１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成するが、結晶化誘導金属が１０１１ａｔｏｍｓ／ｃｍ２の面密度より小さく形成された場合には結晶化の核であるシードの量が少なく形成されて非晶質シリコン層が多結晶シリコン層に結晶化しにくいことがある。結晶化誘導金属が１０１５ａｔｏｍｓ／ｃｍ２の面密度より大きく形成された場合には非晶質シリコン層に拡散する結晶化誘導金属の量が多く、多結晶シリコン層の結晶粒が小さくなり、また、残留する結晶化誘導金属の量が多くなり、多結晶シリコン層をパターニングして形成される半導体層の特性が低下することがある。
【００２３】
本実施形態のようにキャッピング層を形成する場合には、結晶化誘導金属層の厚さまたは密度を精密に制御せず、厚く形成してもよい。これはキャッピング層１３０が拡散する結晶化誘導金属を制御して微量の結晶化誘導金属だけが非晶質シリコン層に拡散して結晶化に寄与するように制御することができるためである。
【００２４】
図１Ｃは、基板を熱処理して結晶化誘導金属をキャッピング層を介して拡散させ、非晶質シリコン層の界面に移動させる工程の断面図である。
【００２５】
図１Ｃを参照すると、バッファ層１１０、非晶質シリコン層１２０、キャッピング層１３０および結晶化誘導金属層１４０が形成された基板１００を熱処理して結晶化誘導金属層１４０の結晶化誘導金属のうち一部を非晶質シリコン層１２０の表面に移動させる。すなわち、熱処理によりキャッピング層１３０を通過して拡散する結晶化誘導金属１４０ａ、１４０ｂのうち微量の結晶化誘導金属１４０ｂだけが非晶質シリコン層１２０の表面まで拡散し、大部分の結晶化誘導金属１４０ａは非晶質シリコン層１２０に到達せず、キャッピング層１３０を通過しない。
【００２６】
したがって、キャッピング層１３０の拡散阻止能力により非晶質シリコン層１２０の表面に到達する結晶化誘導金属の量が決定できる。キャッピング層１３０の拡散阻止能力はキャッピング層１３０の厚さと密接な関係がある。すなわち、キャッピング層１３０の厚さが厚くなるほど拡散する量は少なくなり、結晶粒の大きさが大きくなる。厚さが薄くなるほど拡散する量は多くなり、結晶粒の大きさは小さくなる。
【００２７】
このとき、熱処理工程は２００〜９００℃の温度範囲で数秒〜数時間行って結晶化誘導金属を拡散させるが、上述した温度と時間で熱処理を行うと、過度な熱処理工程による基板の変形等を防止することができ、製造費用および収率の面でも望ましい。熱処理工程は炉（ｆｕｒｎａｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｌｉｎｇ）工程、ＵＶ工程またはレーザ（Ｌａｓｅｒ）工程のうちいずれか一つの工程を利用することができる。
【００２８】
図１Ｄは拡散した結晶化誘導金属により非晶質シリコン層が多結晶シリコン層に結晶化する工程の断面図である。
【００２９】
図１Ｄを参照すると、キャッピング層１３０を通過して非晶質シリコン層１２０の表面に拡散した結晶化誘導金属１４０ｂにより非晶質シリコン層１２０が多結晶シリコン層１５０に結晶化される。すなわち、拡散した結晶化誘導金属１４０ｂが非晶質シリコン層のシリコンと結合して金属シリサイドを形成して金属シリサイドが結晶化の核であるシード（ｓｅｅｄ）を形成し、非晶質シリコン層が多結晶シリコン層に結晶化する。
【００３０】
したがって、結晶化の核である金属シリサイドの量、すなわち、結晶化に寄与する拡散した結晶化誘導金属１４０ｂの量を調節することによって、多結晶シリコン層１５０の結晶粒大きさを数μｍ〜数百μｍに調節することができる。また、キャッピング層１３０により微量の結晶化誘導金属だけが多結晶シリコン層１５０に残留するようになるので、多結晶シリコン層１５０は他の結晶化法に比べて優秀な漏れ電流特性を有するようになる。
【００３１】
一方、図１Ｄにおいてはキャッピング層１３０と結晶化誘導金属層１４０を除去しないで熱処理工程を行ったが、結晶化誘導金属を非晶質シリコン層１２０上に拡散させて結晶化の核である金属シリサイドを形成させた後、キャッピング層１３０と結晶化誘導金属層１４０を除去して熱処理することによって多結晶シリコン層を形成してもよい。
【００３２】
図２Ａ〜図２Ｆは本発明の第１実施形態に係るトップゲート薄膜トランジスタを製造する工程の断面図である。
【００３３】
図２Ａを参照すると、バッファ層１１０が形成された基板１００上に図１に示すＳＧＳ結晶化法で結晶化した多結晶シリコン層（図１Ｄの１５０）をパターニングして半導体層１６０を形成する。多結晶シリコン層のパターニングは本実施形態と異なり、後続する工程で行ってもよい。
【００３４】
続いて、図２Ｂに示すように、半導体層１６０が形成された基板１００上にゲート絶縁膜１７０を形成する。ゲート絶縁膜１７０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層でありうる。
【００３５】
次に、ゲート絶縁膜１７０上に半導体層１６０のチャネル領域に定義される領域に対応するようにフォトレジストパターン１８０を形成する。続いて、フォトレジストパターン１８０をマスクとして用いて導電性の不純物イオン１９０を一定量注入してソース領域１６１、ドレイン領域１６３およびチャネル領域１６２を形成する。このとき、不純物イオン１９０としてはｐ型不純物またはｎ型不純物を使用して薄膜トランジスタを形成することができるが、ｐ型不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）からなる群から選択してもよく、ｎ型不純物は燐（Ｐ）、砒素（Ａｓ）およびアンチモン（Ｓｂ）からなる群から選択してもよい。
【００３６】
次に、図２Ｃに示すように、フォトレジストパターン１８０を除去して、ゲート絶縁膜１７０をエッチングして半導体層１６０のチャネル領域１６２以外の領域の一部を露出させる第１ホール２００を形成する。
【００３７】
続いて、基板１００全面にゲート電極物質を蒸着して、これをパターニングしてゲート電極２１０を形成すると同時に、第１ホール２００を介して半導体層１６０の露出した領域と接し、ゲート電極２１０と離隔されて位置する金属層、金属シリサイド層、またはこれらの二重層２１１を形成する。このとき、金属層、金属シリサイド層、またはこれらの二重層２１１は第１ホール２００内に位置させるが、ゲート絶縁膜１７０の表面上に突出させる場合と突出させない場合がある。
【００３８】
ここで、金属層、金属シリサイド層、またはこれらの二重層２１１は半導体層１６０内で拡散係数が結晶化誘導金属より小さい金属またはこれら金属の合金を含む金属層、またはこれら金属の金属シリサイド層を用いることが望ましい。金属層、金属シリサイド層、またはこれらの二重層２１１の金属または金属シリサイドはゲッタリング用金属または金属シリサイドであり、これら金属層、金属シリサイド層、またはこれらの二重層が形成された領域に対応する半導体層１６０内の領域１６０ａに結晶化誘導金属がゲッタリングされる。
【００３９】
半導体層１６０内で金属層、金属シリサイド層、またはこれらの二重層２１１の金属または金属シリサイドの拡散係数は結晶化誘導金属の拡散係数の１／１００以下であることが望ましい。金属または金属シリサイドの拡散係数が結晶化誘導金属の１／１００以下である場合、ゲッタリング用金属または金属シリサイドが半導体層１６０内で金属層、金属シリサイド層、またはこれらの二重層２１１が形成された領域に対応する領域１６０ａから外れて、半導体層１６０内の他の領域に拡散されることを防止し、半導体層１６０内の他の領域に金属または金属シリサイドが位置することを防止することができる。
【００４０】
このとき、半導体層の結晶化に利用される結晶化誘導金属としてはニッケルが広く用いられるが、ニッケルの場合半導体層内での拡散係数は約１０−５ｃｍ２／ｓ以下であるので、ニッケルを結晶化誘導金属に用いる場合には、ゲッタリング用で用いられる金属層、金属シリサイド層、またはこれらの二重層２１１の金属または金属シリサイドの前記半導体層１６０内での拡散係数はニッケルの１／１００倍以下の値、すなわち、１０−７ｃｍ２／ｓ以下の値を有することが望ましい。さらに、半導体層内で拡散係数が５００℃〜９９３℃で１０−７ｃｍ２／ｓ以下であることがさらに望ましい。これは１０−７ｃｍ２／ｓ以下である場合、金属または金属シリサイドが半導体層のチャネル領域１６２に移動することを防止することができる。
【００４１】
金属層、金属シリサイド層、またはこれらの二重層２１１およびゲート電極２１０はＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つ、これらの合金、またはこれらの金属のシリサイドを用いることが望ましい。
【００４２】
このとき、ゲート電極２１０および金属層、金属シリサイド層、またはこれらの二重層２１１は単一層または積層構造で形成できるが、単一層の場合にはＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つ、これらの合金、またはこれら金属のシリサイドを用いることが望ましく、積層構造である場合には下部層２１０ａ、２１１ａとしては単一層物質を、上部層２１０ｂ、２１１ｂとしてはＡｌまたはＡｌ−Ｎｄ合金を用いることが望ましい。上部層２１０ｂ、２１１ｂとしてＡｌまたはＡｌ−Ｎｄ合金を用いた層をさらに形成する場合には、ＡｌまたはＡｌ−Ｎｄ合金は抵抗が低いので、ゲート電極２１０が低抵抗値を有するようにすることができる。
【００４３】
金属層、金属シリサイド層、またはこれらの二重層２１１は半導体層１６０でチャネル１６２が形成される領域から５０μｍ以下離隔された位置に対応する半導体層１６０の上部領域に形成されることが望ましい。５０μｍを越えて離隔された位置に対応する領域に形成される場合、チャネル領域１６２に存在する結晶化誘導金属が領域１６０ａにゲッタリングするためには移動しなければならない距離が長くなるが、この場合、距離を移動させるために加わえる熱処理時間が長くなって基板が変形することがあり、結晶化誘導金属が領域１６０ａまで移動しにくいということがある。
【００４４】
また、金属層、金属シリサイド層、またはこれらの二重層２１１は３０Å〜１００００Åの厚さに形成されることが望ましい。３０Å未満の厚さに形成される場合には金属層、金属シリサイド層、またはこれらの二重層２１１が形成された領域に対応する半導体層１６０内の領域１６０ａに結晶化誘導金属がゲッタリングする効率が低下する場合があり、１００００Åを超えて形成される場合には金属層、金属シリサイド層、またはこれらの二重層２１１が厚くなり、ストレスによって層の剥離（ｐｅｅｌｉｎｇ）が生じうる。
【００４５】
続いて、図２Ｄに示すように、基板１００全面に下部構造を保護および絶縁させる層間絶縁膜２２０を形成する。層間絶縁膜２２０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができる。
【００４６】
続いて、半導体層１６０に残留している、特に半導体層のチャネル領域１６２に残留している結晶化誘導金属（Ｎｉ等）を除去するために熱処理工程を行う。熱処理工程を行うと、金属層または金属シリサイド層２１１と接する半導体層１６０の表面から金属層の金属が半導体層１６０のシリコンと結合して金属シリサイドを形成し、金属シリサイド層の金属シリサイドが半導体層１６０内の領域に拡散する。これにより、半導体層１６０と金属層または金属シリサイド層２１１が接する領域では半導体層１６０の表面から一定深さまで結晶化誘導金属とは異なる金属の金属シリサイドが存在する領域１６０ａが形成される。また、このとき半導体層１６０と接する金属層の一部が金属シリサイド層に変わることができる。
【００４７】
熱処理工程により半導体層１６０のチャネル領域１６２に残留する結晶化誘導金属（Ｎｉ等）が金属層、金属シリサイド層、またはこれらの二重層２１１が形成された領域に対応する半導体層１６０内の領域１６０ａに拡散したとき、結晶化誘導金属は領域１６０ａに沈殿してこれ以上拡散しない。これは、結晶化誘導金属（Ｎｉ等）はシリコン内部にある場合より他の金属シリサイドが存在する領域１６０ａにある場合の方が熱力学的に安定するためである。したがって、このような原理で半導体層１６０のチャネル領域１６２に残留する結晶化誘導金属を除去できる。
【００４８】
このとき、熱処理は５００〜９９３℃の温度範囲で、１０秒以上１０時間以下の間加熱することにより行う。熱処理温度を５００℃未満とすると、半導体層１６０内で結晶化誘導金属（Ｎｉ等）の拡散が生じず、結晶化誘導金属が半導体層１６０内の領域１６０ａまで移動しにくいということがある。熱処理温度が９９３℃を超えると、結晶化誘導金属に用いられるニッケルの共融点（ｅｕｔｅｃｔｉｃ  ｐｏｉｎｔ）が９９３℃であるので、ニッケルが固相となり、また、高温により基板の変形が生じうる。
【００４９】
また、熱処理時間を１０秒未満とすると、半導体層１６０のチャネル領域１６２に残留する結晶化誘導金属（Ｎｉ等）が十分に除去されにくい場合があり、熱処理時間が１０時間を超過する場合には長時間の熱処理により基板が変形する問題と薄膜トランジスタの生産費用および歩留で問題が生じることがある。一方、高温で実施する場合には短時間の加熱により結晶化誘導金属を除去しうる。
【００５０】
一方、熱処理工程は、本実施形態と異なり、金属層、金属シリサイド層、またはこれらの二重層２１１が形成された後であれば、どの段階でも可能である。このとき、ゲート電極２１０上に絶縁膜が形成された後に熱処理が行なわれる場合にはゲート電極２１０が熱処理によって受けうる熱損傷を防止することができる。またゲート電極２１０を保護するために熱処理工程を不活性雰囲気で行なうことができる。
【００５１】
続いて、図２Ｅに示したように、ゲート絶縁膜１７０および層間絶縁膜２２０をエッチングして半導体層１６０のソース／ドレイン領域１６１、１６３を露出させるコンタクトホール２３０を形成する。
【００５２】
次に、基板１００全面にソース／ドレイン電極物質を蒸着してこれをパターニングしてソース／ドレイン電極２４０ａ、２４０ｂを形成する。ソース／ドレイン電極２４０ａ、２４０ｂはコンタクトホール２３０を介して半導体層１６０のソース／ドレイン領域１６１、１６３に電気的に連結される。ここで、ソース／ドレイン電極２４０ａ、２４０ｂはモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン−タングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金、アルミニウム合金、および銅合金からなる群から選択されたいずれか一つで形成することができる。
【００５３】
一方、図２Ｆに示したように、層間絶縁膜２２０をエッチングして金属層、金属シリサイド層、またはこれらの二重層２１１を露出させるようにコンタクトホール２３０ａを形成することもできる。この場合、ソース／ドレイン電極２４０ａ、２４０ｂは第１ホール２００を介して半導体層のソース／ドレイン領域１６１、１６３に電気的に連結されている金属層、金属シリサイド層、またはこれらの二重層２１１とコンタクトホール２３０ａを介して電気的に連結されることによって、半導体層のソース／ドレイン領域１６１、１６３と電気的に連結されうる。
【００５４】
以上より、本発明の第１実施形態に係るトップゲート薄膜トランジスタが完成する。
【００５５】
図３Ａ〜図３Ｃは本発明の第２実施形態に係るボトムゲート薄膜トランジスタを製造する工程の断面図である。特に言及する場合を除き、第１実施形態で言及した内容を参照する。
【００５６】
図３Ａを参照すると、基板３００上にバッファ層３１０を形成する。バッファ層３１０上にゲート電極物質を蒸着して、これをパターニングしてゲート電極３２０を形成すると同時に、ゲート電極３２０と互いに離隔されるように金属層、金属シリサイド層、またはこれらの二重層３２１を形成する。このとき、金属層、金属シリサイド層、またはこれらの二重層３２１は後に形成される半導体層（図３Ｂの３４０）のチャネル領域以外の領域に対応する下部領域に位置するように形成する。
【００５７】
ここで、金属層、金属シリサイド層、またはこれらの二重層３２１は、後に形成される半導体層（図３Ｂの３４０）内で拡散係数が結晶化誘導金属より小さい金属またはこれら金属の合金を含む金属層やまたはこれら金属の金属シリサイド層を用いることが望ましい。金属層、金属シリサイド層、またはこれらの二重層３２１の金属または金属シリサイドは、ゲッタリング用金属または金属シリサイドであり、これら金属層、金属シリサイド層、またはこれらの二重層３２１が形成された領域に対応する半導体層内の領域（図３Ｂの３４０ａ）に結晶化誘導金属がゲッタリングされる。
【００５８】
金属層、金属シリサイド層、またはこれらの二重層３２１およびゲート電極３２０はＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つ、これらの合金、またはこれら金属のシリサイドを用いることが望ましい。
【００５９】
このとき、ゲート電極３２０および金属層、金属シリサイド層、またはこれらの二重層３２１は単一層または積層構造で形成できるが、単一層の場合にはＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、およびＴａＮからなる群から選択された一つ、これらの合金、またはこれら金属のシリサイドを用いることが望ましく、積層構造である場合には下部層３２０ａ、３２１ａとしてはＡｌまたはＡｌ−Ｎｄ合金を用い、上部層３２０ｂ、３２１ｂとしては単一層物質を用いることが望ましい。上述したようにＡｌまたはＡｌ−Ｎｄ合金を用いた層をさらに形成する場合には、ＡｌまたはＡｌ−Ｎｄ合金は抵抗が低いので、ゲート電極３２０が低抵抗値を有するようにすることができる。
【００６０】
金属層、金属シリサイド層、またはこれらの二重層３２１は後に形成される半導体層でチャネルが形成される領域から５０μｍ以下に離隔された位置に対応する半導体層の下部領域に形成されることが望ましい。５０μｍを超えて離隔された位置に対応する領域に形成されると、チャネル領域に存在する結晶化誘導金属が金属層、金属シリサイド層、またはこれらの二重層３２１が形成された領域に対応する半導体層内の領域にゲッタリングするために移動しなければならない距離が長くなる。このとき、当該距離を移動させるための熱処理時間が長くなるため基板が変形する可能性があり、結晶化誘導金属が領域まで移動しにくいということがある。
【００６１】
また金属層、金属シリサイド層、またはこれらの二重層３２１は３０Åないし１００００Åの厚さに形成されることが望ましい。３０Å未満の厚さに形成される場合は、金属層、金属シリサイド層、またはこれらの二重層３２１が形成された領域に対応する半導体層内の領域に結晶化誘導金属がゲッタリングする効率が低下することがあり、１００００Åを超えて形成される場合には金属層、金属シリサイド層、またはこれらの二重層３２１が厚くなりストレスによって当該層の剥離（ｐｅｅｌｉｎｇ）が生じることがある。
【００６２】
続いて、図３Ｂを参照すると、金属層、金属シリサイド層、またはこれらの二重層３２１およびゲート電極３２０が形成された基板３００上にゲート絶縁膜３３０を形成する。金属層、金属シリサイド層、またはこれらの二重層３２１と、後に形成される多結晶シリコン層を直接接触させるために、金属層、金属シリサイド層、またはこれらの二重層３２１上部に対応する位置に形成されたゲート絶縁膜物質は除去して、ゲート絶縁膜３３０を形成する。
【００６３】
続いて、ゲート絶縁膜３３０上に非晶質シリコン層を形成した後、図１に示す実施形態のようにＳＧＳ結晶化法で結晶化して多結晶シリコン層に形成する。多結晶シリコン層をパターニングして半導体層３４０を形成する。多結晶シリコン層をパターニングすることは本実施形態と異なり、後続する工程ですることもできる。一方、結晶化のための熱処理時においては、結晶化が起こると同時に金属層、金属シリサイド層、またはこれらの二重層３２１が形成された領域に対応する半導体層３４０内の領域３４０ａに結晶化誘導金属が移動するゲッタリングが起こることもある。
【００６４】
次に、バッファ層３１０、ゲート電極３２０、金属層、金属シリサイド層、またはこれらの二重層３２１、ゲート絶縁膜３３０、および半導体層３４０が形成された基板３００を熱処理する。熱処理は、半導体層３４０内に存在する、特に半導体層３４０のチャネル領域３４１に残留する結晶化誘導金属を金属層、金属シリサイド層、またはこれらの二重層３２１が形成された領域に対応する半導体層３４０内の領域３４０ａに移動させてゲッタリングするために行う。熱処理は本実施形態と異なり、金属層、金属シリサイド層、またはこれらの二重層３２１が形成された後であればどの段階でも可能である。
【００６５】
次に、図３Ｃを参照すると、半導体層３４０上にオーミックコンタクト物質膜およびソース／ドレイン導電膜を順に積層して、積層されたソース／ドレイン導電膜およびオーミックコンタクト物質膜を順にパターニングしてオーミックコンタクト層（ｏｈｍｉｃ  ｃｏｎｔａｃｔ  ｌａｙｅｒ：３５０）およびソース／ドレイン電極３６０ａ、３６０ｂを形成する。オーミックコンタクト層３５０は不純物がドーピングされた非晶質シリコン膜でありうる。
【００６６】
マスク数を減少させるためにソース／ドレイン導電膜およびオーミックコンタクト物質膜のパターニングを一つのマスクを用いて行うことができる。これによれば、オーミックコンタクト層３５０はソース／ドレイン電極３６０ａ、３６０ｂの下部全体に位置しうる。オーミックコンタクト層３５０は半導体層３４０とソース／ドレイン電極３６０ａ、３６０ｂ間に介在されてソース／ドレイン電極３６０ａ、３６０ｂと半導体層３４０がオーミックコンタクトされるようにする。一方、オーミックコンタクト層３５０は省略することができる。この場合、ソース／ドレイン導電膜を積層する前に半導体層３４０に導電領域を形成してソース／ドレイン電極３６０ａ、３６０ｂとオーミックコンタクトを形成することができる。これにより、ゲート電極３２０、半導体層３４０、およびソース／ドレイン電極３６０ａ、３６０ｂを含むボトムゲート薄膜トランジスタが完成する。
【００６７】
図４は、従来の燐（Ｐ）ドーピングによるゲッタリング方法を利用して形成された薄膜トランジスタの半導体層の単位幅当たりのオフ電流値と本発明の実施形態に係る薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を比較したグラフである。
【００６８】
ここで、横軸のＡ領域は従来の燐（Ｐ）ドーピングによるゲッタリング方法を利用した場合の薄膜トランジスタ、Ｂ及びＣ領域はそれぞれ本発明の実施形態に係る薄膜トランジスタの場合で、Ｂ領域はチタン（Ｔｉ）を利用した場合であって、Ｃ領域はモリブデン（Ｍｏ）を利用した場合である。縦軸は薄膜トランジスタの半導体層の単位幅当たりのオフ電流値（Ａ／μｍ）を示す。
【００６９】
まず、燐（Ｐ）ドーピングによるゲッタリング方法は結晶化誘導金属としてＮｉを用いて結晶化した半導体層のチャネル領域以外の領域に２*ｅ１４／ｃｍ２のドーズ量の燐（Ｐ）を半導体層のチャネル領域になる領域以外の領域にドーピングして、５５０℃で１時間熱処理をすることによって行った。本発明の実施形態に係る薄膜トランジスタでは、半導体層のチャネル領域になる領域以外の領域の上部にゲート電極と離隔されて位置するようにＴｉとＭｏをそれぞれ別途に１００Å厚に蒸着し、ゲッタリングのための熱処理条件は記燐（Ｐ）ドーピングによるゲッタリング方法と同じ条件で行った。熱処理後にそれぞれの薄膜トランジスタのオフ電流を測定した。
【００７０】
本発明のようにＴｉまたはＭｏを蒸着してゲッタリングのための熱処理をすれば、ＴｉまたはＭｏが半導体層のＳｉと反応してＴｉシリサイドまたはＭｏシリサイドが形成される。半導体層でＴｉまたはＭｏ層と接する半導体層の下部領域には半導体層の界面からＴｉシリサイドまたはＭｏシリサイドが形成された領域が存在するようになり、当該領域に結晶化誘導金属がゲッタリングされる。
【００７１】
図４のＡ領域を参照すると、従来の燐（Ｐ）ドーピングによるゲッタリング方法を利用した場合の薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を測定した結果、約４．５Ｅ−１２〜７．０Ｅ−１２（Ａ／μｍ）の値が測定された。しかし、図４のＢおよびＣ領域を参照すると、本発明の実施形態に係る薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を測定した結果はＴｉを利用した場合５．０Ｅ−１３（Ａ／μｍ）以下の値が測定され、Ｍｏを利用した場合には６．０Ｅ−１３（Ａ／μｍ）以下の値が測定されており、従来より単位幅当たりのオフ電流値が減少されたことが顕著に分かる。
【００７２】
上述した結果から、本発明の実施形態に係る薄膜トランジスタの場合は、オフ電流値に反映される半導体層のチャネル領域に残留する結晶化誘導金属の量が大幅に減少されており、これにより漏れ電流が顕著に減少し、電気的特性が優秀な薄膜トランジスタを提供できる。
【００７３】
図５は本発明の一実施形態に係る薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【００７４】
図５を参照すると、本発明の実施形態に係る図２Ｆの薄膜トランジスタを含む基板１００全面に絶縁膜２５０を形成する。絶縁膜２５０は無機膜であるシリコン酸化膜、シリコン窒化膜、シリコンオンガラス（ｓｉｌｉｃｏｎ  ｏｎ  ｇｌａｓｓ）からなる群から選択されたいずれか一つ、または有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓｅｒｉｅｓｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）からなる群から選択されたいずれか一つで形成することができる。または、当該無機膜と当該有機膜の積層構造で形成されることもできる。
【００７５】
絶縁膜２５０をエッチングしてソースまたはドレイン電極２４０ａ、２４０ｂを露出させるビアホールを形成する。ビアホールを介してソースまたはドレイン電極２４０ａ、２４０ｂのうちいずれか一つと連結される第１電極２６０を形成する。第１電極２６０はアノードまたはカソードとして形成することができる。第１電極２６０がアノードである場合、アノードはＩＴＯ、ＩＺＯまたはＩＴＺＯのうちのいずれか一つで構成された透明導電膜で形成することができ、カソードである場合、カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
【００７６】
続いて、第１電極２６０上に第１電極２６０の表面一部を露出させる開口部を有する画素定義膜２７０を形成して、露出した第１電極２６０上に発光層を含む有機膜層２８０を形成する。有機膜層２８０には正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層および電子輸送層からなる群から選択される一つまたは複数の層をさらに含むことができる。続いて、有機膜層２８０上に第２電極２９０を形成する。これにより、本発明の一実施形態に係る有機電界発光表示装置が完成する。
【００７７】
前述したように、結晶化誘導金属を利用して結晶化した多結晶シリコン層で形成された半導体層において、半導体層のチャネル領域以外の領域に対応する半導体層の上部または下部の一定領域に、半導体層内で結晶化誘導金属より拡散係数が小さな金属またはこれらの合金を含む金属層、金属シリサイド層、またはこれらの二重層を形成して熱処理することによって、半導体層のチャネル領域に残っている結晶化誘導金属を除去することができ、薄膜トランジスタのオフ電流を顕著に減少することができる。
【００７８】
また、金属層、金属シリサイド層、またはこれらの二重層をゲート電極物質と同じ物質で同時に形成することによって、工程を単純化させることができる。
【００７９】
以上、本発明について望ましい実施形態を示して説明したが、本発明は前述した実施形態に限られるものではない。すなわち、本発明は、本発明の思想および精神の範囲内で当該発明が属する技術分野における通常の知識を有する者により多様な変更と修正がされうる。
【図面の簡単な説明】
【００８０】
【図１Ａ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｂ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｃ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｄ】本発明の実施形態による結晶化工程の断面図である。
【図２Ａ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図２Ｂ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図２Ｃ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図２Ｄ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図２Ｅ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図２Ｆ】本発明の第１実施形態によるトップゲート薄膜トランジスタを製造する工程の断面図である。
【図３Ａ】本発明の第２実施形態によるボトムゲート薄膜トランジスタを製造する工程の断面図である。
【図３Ｂ】本発明の第２実施形態によるボトムゲート薄膜トランジスタを製造する工程の断面図である。
【図３Ｃ】本発明の第２実施形態によるボトムゲート薄膜トランジスタを製造する工程の断面図である。
【図４】本発明の一実施形態による薄膜トランジスタの半導体層の単位幅当たりのオフ電流値と従来燐（Ｐ）ドーピングによるゲッタリング方法を利用して形成された薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を比較したグラフである。
【図５】本発明の第１実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【符号の説明】
【００８１】
１００、３００    基板、
１１０、３１０    バッファ層、
１７０、３４０    半導体層、
１７０、３３０    ゲート絶縁膜、
２００    第１ホール、
２１０、３２０    ゲート電極、
２１１、３２１    金属層、金属シリサイド層、またはこれらの二重層、
２２０    層間絶縁膜、
２３０、２３０ａ    コンタクトホール、
２４０ａ、２４０ｂ、３６０ａ、３６０ｂ    ソース／ドレイン電極、
２５０    絶縁膜、
２６０    第１電極、
２７０    画素定義膜、
２８０    有機膜層、
２９０    第２電極。
【図１Ａ】
0005043781.tif 000002
【図１Ｂ】
0005043781.tif 000003
【図１Ｃ】
0005043781.tif 000004
【図１Ｄ】
0005043781.tif 000005
【図２Ａ】
0005043781.tif 000006
【図２Ｂ】
0005043781.tif 000007
【図２Ｃ】
0005043781.tif 000008
【図２Ｄ】
0005043781.tif 000009
【図２Ｅ】
0005043781.tif 000010
【図２Ｆ】
0005043781.tif 000011
【図３Ａ】
0005043781.tif 000012
【図３Ｂ】
0005043781.tif 000013
【図３Ｃ】
0005043781.tif 000014
【図４】
0005043781.tif 000015
【図５】
0005043781.tif 000016