(57)【特許請求の範囲】
【請求項１】
第１電源電圧が印加されることにより、液体を吐出するための熱エネルギを発生する電気熱変換素子と、
前記第１電源電圧を降圧して、第２電源電圧を生成する電源電圧発生回路と、
前記第２電源電圧より低い第３電源電圧で動作され、前記電気熱変換素子を駆動するための、前記第３電源電圧の第１の振幅の駆動信号を生成するための論理回路と、
前記駆動信号に基づいて前記電気熱変換素子に電流を通電するかを制御するスイッチング素子と、
前記第３電源電圧と前記第２電源電圧とで動作され、前記論理回路から出力される駆動信号を前記第１の振幅から、前記スイッチング素子が動作させるために必要な前記第２電源電圧の第２の振幅にまで増幅する変換回路と、
を備えるインクジェット記録ヘッド基板であって、
前記電源電圧発生回路は、前記第３電源電圧が印加されていないときは、前記第１電源電圧から、前記第２電源電圧を生成しないことを有することを特徴とするインクジェット記録ヘッド基板。
【請求項２】
前記電源電圧発生回路は、前記第３電源電圧の印加が停止されたときに出力電圧をＧＮＤ電位へと収束する接地回路を有することを特徴とする請求項１に記載のインクジェット記録ヘッド基板。
【請求項３】
前記接地回路には、接地用ｎＭＯＳトランジスタが設けられていることを特徴とする請求項２に記載のインクジェット記録ヘッド基板。
【請求項４】
前記電源電圧発生回路は、ソースフォロア回路として用いられるソースフォロアｎＭＯＳトランジスタを有していることを特徴とする請求項１乃至請求項３のいずれかに記載のインクジェット記録ヘッド基板。
【請求項５】
前記ソースフォロアｎＭＯＳトランジスタのゲート端子は、前記第３電源電圧が印加されているタイミングのみ、電圧が印加されることを特徴とする請求項４に記載のインクジェット記録ヘッド基板。
【請求項６】
請求項１乃至請求項５のいずれかに記載のインクジェット記録ヘッド基板と、前記電気熱変換素子に対応して設けられた吐出口とを有するインクジェット記録ヘッド。
【請求項７】
請求項６に記載のインクジェット記録ヘッドと、インクジェット記録ヘッドに前記第１電源電圧と前記第３電源電圧とを出力する出力回路とを有するインクジェット記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインクジェット記録ヘッド基板及びその基板を用いた記録ヘッドと記録装置に関する。特にインクを吐出するために必要な熱エネルギを発生する電気熱変換素子とそれを駆動するための駆動回路を同一の基板上に形成したインクジェット記録ヘッド基板及びその基板を用いた記録ヘッド、記録装置に関するものである。
【背景技術】
【０００２】
一般に、インクジェット方式に従う記録装置に搭載される記録ヘッドの電気熱変換素子（ヒータ）とその駆動回路は、例えば特許文献１に示されているように半導体プロセス技術を用いて同一基板上に形成されている。この一形態として、インク供給口が基板の中央付近にあり、これを挟んだ位置にヒータが相対する記録ヘッドの構成が提案されている。
【０００３】
図１はこの種のインクジェット記録ヘッド用基板（素子基板）１１０の回路ブロックとインク供給口を模式的に示す図である。
【０００４】
図１は、半導体で構成されるこの素子基板１１０にインク供給口１１１を６個形成したものである。ここでは便宜上、左側のインク供給口の１つについてのみ回路ブロックを図示し、他の５個のインク供給口に対応する回路ブロック図は省略している。インク供給口に対応した回路ブロック内には、インク供給口を挟んで対向する位置にヒータ１１２をアレイ状に配置している。このヒータを選択駆動する回路ブロックが、ヒータに対応して配置されている。またこれらのヒータや回路ブロックへの電源や信号の印加を行うパッド１１４が半導体基板の端部に配置されている。
【０００５】
図２に図１の駆動回路１１３の回路構成と信号の流れを模式的に示す。
【０００６】
パッド２０１に印加される画像データなどを含んだデータは、入力回路２０１を介して内部回路を構成するシフトレジスタ２０４やデコーダ２０５へと接続される。ここで示した例では、入力されるデータはシリアルデータとして印加され、そのシリアルデータをシフトレジスタ２０４でパラレル変換しているものである。パラレル変換されたデータの中の画像データはラッチ（不図示）を介して複数配置されたヒータ駆動ブロック２０６へと入力される。そして前記シフトレジスタ２０４はヒータ駆動ブロックの有効・無効を選択するブロック選択回路としての機能を持つ。また、画像データを受取るヒータ駆動ブロックを８個配置している。またパラレル変換されたデータの別の一部は、隣接配置されたデコーダ２０５へと供給される。デコーダ２０５は、ヒータ駆動ブロック内で駆動するヒータを順次切替える時分割選択信号を出力する時分割選択回路２０２としての機能を持つ。
【０００７】
図３にヒータ駆動ブロック内の回路図を示す。
【０００８】
ヒータ駆動ブロック３００はアレイ状に配置されたヒータ３０６に対応して配置される、ヒータ駆動用ＭＯＳトランジスタ３０５、レベル変換回路３０４、ヒータ選択回路３０５からなる。ヒータ電源配線には外部から供給されるヒータ電源電圧（第１電源電圧）が印加されている。ここでヒータ駆動用ＭＯＳトランジスタ３０５はヒータに電流を通電するかどうかのスイッチとしての機能を果たす。ブロック選択信号３０２および時分割信号３０３はヒータ選択回路であるＡＮＤゲートへと入力され、これら２つの信号が共にアクティブとなった場合にそのＡＮＤゲートの出力がアクティブとなる。このＡＮＤゲートの出力信号は、レベル変換回路３０４によりその信号の電圧振幅を、入力回路からヒータ選択回路３０５までの論理回路レベルの駆動電圧（第３電源電圧）よりも高い電源電圧（第２の電源電圧）にレベル変換される。レベル変換された信号は、ヒータ駆動用ＭＯＳトランジスタ３０５のゲートに印加され、ゲートに電圧が印加されたＭＯＳトランジスタに接続されたヒータ３０６に電流が流れて対応するヒータが駆動されることとなる。
【０００９】
ここでより高い第２電圧にレベル変換を行うのは、ヒータ駆動ＭＯＳトランジスタ３０５のゲートに印加する電圧を高くすることで、そのオン抵抗を低下させ、高い効率でヒータに電流を流すことを可能とするためである。
【００１０】
この第２電源電圧の電圧値は、回路のブレイクダウン耐圧及びＭＯＳのゲート耐圧を越えることなく、可能な限り高く設定することが望ましく、可能であればヒータの電源ラインの電圧値（第１の電源電圧）と共通としてもよい。しかしながら、通常のヒータへの駆動電圧は、２０Ｖ以上の比較的高い値に設定される場合が多く、またＣＭＯＳインバータのブレイクダウン耐圧は１５Ｖ程度までのプロセスで作られることが多い。また、ＭＯＳのゲート耐圧はゲート酸化膜に依存すため、ゲート酸化膜の絶縁耐圧より十分低い電圧とする必要があり、電圧変換回路の最適な電圧とヒータの駆動電圧とを一致させることが難しい場合が多い。特許文献３には、記録ヘッド基板のロジック回路の膜厚をヒータ駆動部の膜厚よりも薄くすることによって、基板外部から入力される電圧を調整する例が開示されている。
【００１１】
ここでヒータ電源電圧（第１の電源電圧）と異なる電圧値である第２電源電圧の電源ラインを別に設けることは、システム全体のコストの増大にも繋がる。
【００１２】
そのため記録基板内部にヒータ電源電圧（第１の電源電圧）から所望の第２電源電圧を発生させる電源発生回路を設けることが行われている。（特許文献２）。また、ロジック回路への入力電圧ＶＤＤが、ヒータ駆動スイッチング素子に入力される回路の構成が知られているが、ヒータ電源電圧ＶＨとＶＤＤの回路の関係については述べられていない。
【００１３】
図９に電源発生回路の一例を示す。
【００１４】
本例で示す回路は、ｎＭＯＳのソースフォロアを構成するｎＭＯＳトランジスタ８０３と抵抗８０４、および分圧抵抗８０１、８０２で構成される。ヒータ電源電圧（第１の電源電圧）を、分圧抵抗８０１、８０２で分圧した電圧をｎＭＯＳトランジスタ８０３のゲートへ印加し、ソースフォロアの出力を第２電源電圧とするものである。分圧抵抗によりｎＭＯＳトランジスタのゲートに印加する電圧を所望の値に設定することで、第２電源電圧をヒータ電源電圧（第１電源電圧）よりも低い電圧値に変換することが可能となる。
【００１５】
図５にレベル変換回路とその周辺回路の内部回路を示す。
【００１６】
ヒータ選択回路からの信号は、第３電源電圧で動作するインバータで反転論理の信号を生成し、第２電源電圧で動作するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートへ印加する構成となっている。ここで第２電源電圧で駆動されるトランジスタは第２電源電圧に対して耐圧を有する素子とする必要がある。
【００１７】
一方、別の回路構成としてレベル変換を、シフトレジスタないしデコーダの出力直後に行う構成が提案されている。
【００１８】
図４にレベル変換をシフトレジスタないしデコーダの直後に行う構成の回路ブロック図を示す。
【００１９】
図４において、前述の回路構成と異なる点は、シフトレジスタ４０４およびデコーダ４０５の出力信号をレベル変換回路４１１および４１２でレベル変換している点である。入力信号の電圧振幅と同電位である第３電圧で駆動される回路は４１５の線で囲った回路ブロック、レベル変換された第１電圧よりも高い第２電圧で駆動される回路ブロックは４１６の線で囲った回路ブロックとなる。
【００２０】
このような構成をとることで、各ヒータ選択回路毎にレベル変換回路を配置する必要がなくなり、ヒータ近傍の回路の高密度化やレイアウト面積の縮小といった効果を得ることができる。
【特許文献１】特開平５−１８５５９４号公報
【特許文献２】特開平１１−１２９４７９号公報
【特許文献３】特開２００２−３７０３６３号公報
【特許文献４】特開２００２−３７０３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上述べてきたように、インクジェット記録ヘッド用の半導体基板の回路においては、入力信号の電圧振幅であり論理回路ブロックを動作させる第３電源電圧を用いている。また、ヒータ電流を制御するスイッチング素子であるＭＯＳトランジスタのゲートに印加するためのより高い第２電源電圧を用いている。そしてこれらの２種類の電源電圧により回路は制御駆動される。さらに第３の電源電圧の駆動回路の出力信号をレベル変換回路にて第２の電源電圧の信号振幅に変換する構成をとっている。
【００２２】
ここで第１および第３の電源電圧は、それぞれ記録ヘッド用半導体基板へ、プリンタ本体から供給されるものである。第２の電源電圧は基板内部に設けられた電源電圧発生回路を経由して第１の電源電圧より低い電圧に変換する場合が多い。
【００２３】
これらの各電圧の記録ヘッド用半導体基板への供給順序は第３の電源電圧を印加した後にヒータ電源電圧（第１の電源電圧）を印加するという順序で電圧を印加している。これは第３の電源電圧が印加されない状態で、ヒータ電圧（第１電源電圧）が印加されると、ヘッドが予期せず動作してしまう可能性があるためである。
【００２４】
すなわち第１電源電圧が印加されている状態では、第２電源電圧も基板内部で印加されることとなるため、レベル変換回路を含むヒータ駆動回路は動作可能となっている。一方、レベル変換回路への入力信号は第３電源電圧により動作する回路から出力されるが、第３電源電圧が印加されていない状態ではその論理は不定となっている。この状態でレベル変換回路の出力も論理不定となり、予期しないヒータを通電する論理となる可能性があるためである。
【００２５】
この論理不定状態を避けるため、第３電源電圧投入後に第１電源電圧を投入、基板内部で第２電源電圧を発生させる必要がある。このような電源投入順序を実現するためにプリンタ本体では対策を講じる必要があり、コスト上昇要因となっている。
【００２６】
本発明の目的は、この電源投入順序として、第２の電源電圧やヒータ電源電圧（第１の電源電圧）が第３の電源電圧よりも先に印加された場合においても、論理不定によるヒータ電流が流れを防止することである。そして、このようなインクジェット記録ヘッド基板、インクジェット記録ヘッドおよびインクジェット記録装置を提供するものである。
【課題を解決するための手段】
【００２７】
上記の目的を達成するための本発明によるインクジェット記録ヘッド基板は以下の構成を備える。
【００２８】
第１電源電圧が印加されることにより、液体を吐出するための熱エネルギを発生する電気熱変換素子と、第１電源電圧を降圧して、第２電源電圧を生成する電源電圧発生回路と、第２電源電圧より低い第３電源電圧で動作され、電気熱変換素子を駆動するための、第３電源電圧の第１の振幅の駆動信号を生成するための論理回路と、駆動信号に基づいて電気熱変換素子に電流を通電するかを制御するスイッチング素子と、第３電源電圧と第２電源電圧とで動作され、論理回路から出力される駆動信号を第１の振幅から、スイッチング素子が動作させるために必要な第２電源電圧の第２の振幅にまで増幅する変換回路と、を備えるインクジェット記録ヘッド基板であって、
電源電圧発生回路は、第３電源電圧が印加されていないときは、第１電源電圧から、第２電源電圧を生成しないことを有することを特徴とするインクジェット記録ヘッド基板。
【発明の効果】
【００２９】
入力信号の電圧振幅である第３電源電圧の供給が何らかの理由により遮断された場合においても、論理不定の状態でヒータに異常電流がながれることはない。
【発明を実施するための最良の形態】
【００３０】
以下添付図面を参照して本発明の好適な実施形態について詳細に説明する。
【００３１】
なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。
【００３２】
「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを示すものではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。
【００３３】
「記録素子」とは、インクジェット記録方式の場合ではインクなどの液体を吐出するための吐出エネルギーを発生する吐出エネルギー発生素子と吐出口や流路などを含む構成である。
【００３４】
＜第１の実施例＞
図６は、素子基板内の回路構成のうち、ヒータ電源電圧である第１の電源電圧から第２の電源電圧を発生するための、本発明第１の実施例を説明するための第２の電源電圧発生回路図である。
【００３５】
図１３は、本発明の記録ヘッド基板３３の模式図である。記録ヘッド基板には、電気熱変換素子であるヒータ３１と、ヒータに与える第１電源ラインであるＶＨ、ヒータを駆動するためのスイッチング素子３２、ヒータ駆動を制御する論理回路が設けられている。この論理回路は、図１３に示されているようにシフトレジスタやラッチ回路などで構成された回路であり、この論理回路を動作させるために第３電源ＶＤＤが入力される。ここで、スイッチング素子を動作させるための第２電源電圧とは、図１３のスイッチング素子３２に入力される電源電圧のことを意味する。第２電源の位置は、例えば図１３の記録ヘッド基板３３において、レベルコンバータから出力され、スイッチング素子に入力される電圧であっても良い。また、図１３においてスイッチング素子を駆動するための電源ラインＶＨＴ上にあっても良い。
【００３６】
図６において、８０１〜８０３は従来例にて示した電圧発生回路と同様の分圧抵抗およびｎＭＯＳソースフォロア回路である。１０１から１０４が本発明において付加された回路を構成する素子であり、この付加回路により電圧供給回路のオン、オフが制御されることとなる。
【００３７】
抵抗１０１、ｎＭＯＳ１０２はヒータ電源電圧で動作する第１のインバータ回路を構成しており、この第１のインバータの入力であるｎＭＯＳ１０２のゲートには第３電源電圧が印加されている。また第１のインバータの出力はｎＭＯＳ１０４のゲートに接続されている。
【００３８】
ヒータ電源電圧は前述のように電気熱変換素子（ヒータ）に印加される電圧である。この電圧は近年２４Ｖ程度であり、素子基板内においては他の電圧に比べ高い電圧となっている。
【００３９】
また第３の電源電圧は、電気熱変換素子の駆動を制御するための図２を用いて説明したシフトレジスタ２０４やデコーダ２０５などの論理回路を駆動するための電源電圧であり、３．３Ｖ程度の電圧が用いられている。なお、シフトレジスタの後段にラッチ回路を設けても良くこのラッチ回路も第３の電源電圧で駆動する。
【００４０】
抵抗１０３は第１のインバータがオフ状態のとき、ｎＭＯＳのゲートに印加される電圧がゲート耐圧を超えることのないように接続された分圧抵抗である。抵抗１０３の値は、ｎＭＯＳ１０２がオフ状態のとき、抵抗１０１との間で得られる分圧値がｎＭＯＳ１０４の閾値電圧以上かつゲート耐圧未満の値となる抵抗値とする必要がある。
【００４１】
抵抗１０３はｎＭＯＳ１０４のゲート耐圧がヒータ電源電圧以上の場合には必要のないものとなる。
【００４２】
ｎＭＯＳ１０４は、電圧供給回路の分圧抵抗である８０１とともに第２のインバータ回路を構成している。すなわち分圧抵抗８０１は電圧供給回路の分圧回路としての機能と、第２のインバータ回路の機能とを兼ねているものである。
【００４３】
第２のインバータの出力はｎＭＯＳソースフォロア回路を構成するｎＭＯＳ８０３のゲートへと接続されている。
【００４４】
以下で本実施例の電源電圧発生回路の動作について説明する。
【００４５】
第３電源電圧がｎＭＯＳ１０２の閾値である電圧値以上印加されている場合、この第１のインバータ回路の出力はほぼ０Ｖとなる。そのため第２のインバータを構成するｎＭＯＳ１０４はオフ状態となり、電源電圧発生回路は従来例に示した回路と同様の動作状態となる。
【００４６】
一方、第３電源電圧がｎＭＯＳ１０２の閾値である電圧値未満となっている場合、第１のインバータ回路の出力は抵抗１０１と抵抗１０３の分圧値となる。ここで抵抗１０１と抵抗１０３の分圧抵抗により得られる電圧はｎＭＯＳ１０４の閾値以上となるように設定しているので、ｎＭＯＳ１０４はオン状態となる。このとき第２のインバータの出力であるｎＭＯＳ８０３のゲート電圧はほぼ０Ｖとなり、ｎＭＯＳ８０３はオフ状態となる。８０３がオフとなるために第２電源電圧の出力は０Ｖに固定される。
【００４７】
第２の電源電圧は電気熱変換素子に電流を流すかどうかのスイッチであるヒータ駆動用のＭＯＳトランジスタ（スイッチング素子）に与える電圧である（図３や図５、図１２）。
【００４８】
すなわち、第３電源電圧が正常に印加されている場合は第２電源電圧が供給される、第３電源電圧が正常に印加されていない場合は第２電源電圧が供給されず０Ｖとなる。
【００４９】
第２電源電圧が０Ｖとなれば、ヒータ駆動回路の出力は０Ｖとなる。すなわち第２電源電圧が０Ｖであれば、ヒータには論理不定による異常電流が流れることはない。
【００５０】
なお、この第２電源電圧が出力されるか否かは、第３電源電圧値がｎＭＯＳ１０２の閾値以上か未満かによっている。ここでｎＭＯＳ１０２は、図５に示したレベル変換回路の第２電源電圧により駆動されるｎＭＯＳトランジスタと同じ構造を有するものとすれば、電源供給回路の閾値はレベル変換回路の閾値とほぼ同等とすることができる。これによりレベル変換回路の閾値未満の第３電源電圧が印加されたときの論理不定状態を防ぐことが可能となる。
【００５１】
＜第２の実施例＞
図７は本発明第２の実施例を説明するための第２の電源電圧発生回路図である。本実施例においては、第１の実施例で示した第２の電源電圧発生回路に対し、第２電源電圧ノードにｎＭＯＳトランジスタ１０５を付加したことを特徴としている。
【００５２】
このｎＭＯＳトランジスタ１０５は、第２電源電圧の出力が有効の時にはオフ、無効の時にはオンとなるようにそのゲートがｎＭＯＳトランジスタ１０４のゲートと並列に接続されている。
【００５３】
ｎＭＯＳトランジスタ１０５は、第２電源電圧発生回路がオン状態からオフ状態になった時に、第２電源電圧を速やかに０Ｖに収束させるための電流パスとして機能させる目的で配置されている。
【００５４】
第２電源電圧には多くのレベル変換回路などを構成する回路が接続されることとなるが、これら回路を構成する素子には容量成分が含まれている。この容量成分には第２電源電圧の出力が有効なときに電荷が蓄えられることとなる。ここで第３電源電圧が正常に印加されていた状態から、なんらかの理由で予期せず供給されなくなった状態に遷移したときを想定する。
【００５５】
ｎＭＯＳトランジスタ１０５がない場合では、ソースフォロアｎＭＯＳ８０３がオフ状態となり、第２電源電圧への電荷の供給は行われず、第２電源電圧ラインの電荷は抵抗８０４を介してＧＮＤへと放電することとなる。
【００５６】
ここで抵抗８０４は、ｎＭＯＳソースフォロア回路を構成する抵抗であり、数十ｋΩ〜数百ｋΩ程度の比較的高い抵抗値に設定されることが多い。第２電源電圧に多くの素子が接続され、第２電源ラインの容量が大きい場合、その容量と抵抗８０４とによる時定数が大きいものとなる。電源供給回路がオン状態からオフ状態に遷移するとき、第３電源電圧が論理確定できない値となっているにもかかわらず第２電源電圧ラインに残留している電荷により論理不定状態のまま第２電源電圧に接続された回路が動作する場合が考えられる。
【００５７】
本実施例においてはこの過渡的な論理不定状態が保持されることを回避することを目的とした構成である。
【００５８】
ｎＭＯＳトランジスタ１０５をソースフォロア抵抗８０４をバイパスするように配置する。このことで、電源供給回路がオン状態からオフ状態に遷移するとき、第２電源ラインに残留している電荷を速やかに放電し、第２電源電圧により動作する回路の遮断を行うことが可能となる。
【００５９】
第３電源電圧が低下しｎＭＯＳ１０２の閾値電圧未満となった場合、第１のインバータ回路の出力は抵抗１０１と抵抗１０３の分圧値となる。ここで抵抗１０１と抵抗１０３の分圧抵抗により得られる電圧はｎＭＯＳ１０４およびｎＭＯＳ１０５の閾値以上となるように設定している。ｎＭＯＳ１０４はオン状態とり、第２のインバータの出力であるｎＭＯＳ８０３のゲート電圧はほぼ０Ｖとなり、ｎＭＯＳ８０３はオフ状態となる。またｎＭＯＳ１０５はオン状態となるため、第２電源電圧ラインに蓄えられている電荷がＧＮＤへと放電され速やかに０Ｖへ収束することとなる。
【００６０】
第２の電源電圧により動作する回路はその電源が速やかに０Ｖへ収束し、ヒータ駆動回路の出力は０Ｖとなるため、ヒータに論理不定による異常電流が長時間流れることはない。
【００６１】
なお上記実施例においては第１電源電圧を外部より記録基板へ印加することを前提に記述してきたが、この第３の電源電圧についてもヒータ電源電圧から記録基板上に電源発生回路を設け、基板内部に供給する構成としてもよい。
【００６２】
基板内部に第３電源発生回路を設けることにより、プリンタ本体から電源電圧を供給する必要がなくなるため、接続端子数の削減やプリンタ本体の電源回路の更なる簡略化などが可能となる。この場合においては記録基板内部の電源電圧発生回路の出力電圧（第３電源電圧）が安定した後に第２電源電圧発生回路の出力が有効となる構成とすることで、論理不定による異常電流が流れることをなくすことができる。
【００６３】
また上記実施例においては第２電源電圧のオン、オフの可否を第３電源電圧の値により判断する構成としていたが、これをヘッドやプリンタ本体の状態を表す信号としてもよい。またこの判断を行う電源、ないし信号を電流として印加する構成としてもよい。
【００６４】
実施例１および２においては、出力用ｎＭＯＳトランジスタ８０３のゲートをＧＮＤ電位にプルダウンするか否かで電源電圧発生回路の出力のオン、オフを切り替えているが、これは回路構成を限定するものではない。たとえば抵抗８０１と８０２の間に直列にｎＭＯＳトランジスタ９０４を挿入し、挿入したｎＭＯＳトランジスタ９０４と抵抗８０２の間のノードをｎＭＯＳトランジスタ８０３のゲートへ接続する図９のような構成でもよい。図８の構成においては、出力が有効なときはｎＭＯＳトランジスタ９０４がオン状態となり、抵抗８０１およびｎＭＯＳトランジスタ９０４の合計電圧と、抵抗８０２の電圧との分圧値がｎＭＯＳトランジスタ８０３のゲートへと印加され、第２電源電圧が出力される。一方、出力が向こうなときはｎＭＯＳトランジスタ９０４のゲート電圧はＧＮＤ電位となり、ｎＭＯＳトランジスタ９０４はオフ状態となる。そのためｎＭＯＳトランジスタ８０４のゲート電圧はＧＮＤ電位となり、第２電源電圧は０Ｖとなる。
【００６５】
ここで示した回路例以外にも様々な回路構成により本発明を実現することができるが、それらに共通する特徴は第３電源電圧の状態により第２電源電圧発生回路の出力制御を行うことにある。すなわち第３電源電圧により動作する回路の出力が、第２電源電圧で動作するレベル変換回路を制御できるか否かに応じて第２電源電圧発生回路の出力をオン（有効）、オフ（無効）制御するものである。
【００６６】
レベル変換回路が制御できないと判断された場合、第２電源電圧発生回路の出力が０Ｖに固定されるため、予期しないヒータが選択駆動されることがなくなるものである。
【００６７】
＜その他の実施例＞
以下に図１０を用いて本発明を適用した記録ヘッドの概略構成を説明する。図１０は３色のカラーインクを吐出する記録ヘッドの立体的な構造を示す斜視図である。
【００６８】
記録ヘッドには、シアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）のインクをそれぞれ供給するインク供給口２Ｃ、２Ｍ、２Ｙがある。
【００６９】
インク流路３０１Ｃ、３０１Ｍ、３０１Ｙが電気熱変換素子（ヒータ）１２１に対応して設けられており、これらのインク流路を経てＣインク、Ｍインク、Ｙインクは夫々、素子基板上に設けられた電気熱変換素子（ヒータ）１２１まで導かれる。そして、電気熱変換素子（ヒータ）１２１が駆動されると、インクが沸騰し、生じた泡によって電気熱変換素子に対応して設けられた吐出口３０２Ｃ、３０２Ｍ、３０２Ｙからインク液滴９００Ｃ、９００Ｍ、９００Ｙが吐出される。
【００７０】
なお、図１０において、電気熱変換素子と上述の駆動回路やパッドが形成された素子基板１１０である。
【００７１】
図１０では３つのインク供給口を有するカラータイプの記録ヘッドＩＪＨＣの立体的な構造を示したが、ブラックインクを吐出する記録ヘッドＩＪＨＫも同様な構造をしている。ただし、その構造は図３に示す構成の３分の１である。即ち、インク供給口は１つであり、配置する記録素子数が同じであれば素子基板の規模も約３分の１程度となる。
【００７２】
次に、このような記録ヘッドを搭載して記録を行う記録装置の概略構成について説明する。
【００７３】
＜インクジェット記録装置の説明＞
図１１は本発明の代表的な実施例であるインクジェット記録装置ＩＪＲＡの概観図である。キャリッジＨＣは、リードスクリュー５００４の螺旋溝５００５に対して係合するピン（不図示）を有し、リードスクリュー５００４の回転に伴って、ガイドレール５００３に支持されて矢印ａ，ｂ方向に往復移動される。このキャリッジＨＣには、インクジェットカートリッジＩＪＣが搭載されている。インクジェットカートリッジＩＪＣは、インクジェット記録ヘッドＩＪＨ（以下、記録ヘッドという）及び記録用のインクを貯蔵するインクタンクＩＴを具備する。
【００７４】
インクジェットカートリッジＩＪＣは記録ヘッドＩＪＨとインクタンクＩＴとを一体化した構成となっている。プラテン５０００は不図示の搬送モータにより回転し記録紙Ｐを搬送する。
【００７５】
図１２は記録装置の制御回路の構成を示すブロック図である。図１４において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭ、１７０３は各種データ（上記記録ヘッドに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。
【００７６】
さらに、１７０９は記録紙Ｐを搬送するための搬送モータ（図１３では不図示）、１７０６は搬送モータ１７０９を駆動するためのモータドライバである。１７０７はキャリッジモータ１７１０を駆動するためのモータドライバ、１７０５は記録ヘッドＩＪＨを駆動するためのヘッドドライバ（ドライバ回路）である。このヘッドドライバは画像データや時分割データや識別データなどのデータや、上述した第１第３の電源電圧をもヘッドに対して出力する。
【００７７】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、キャリッジＨＣに送られた記録データに従って記録ヘッドＩＪＨが駆動され、記録紙Ｐ上への画像記録が行われる。
【００７８】
なお上述した各実施例においては、記録素子を構成する吐出エネルギー発生素子として電気熱変換素子（ヒータ）を用いたインクジェット記録ヘッドを例にして説明した。しかし、本発明は吐出エネルギー発生素子としてピエゾ素子を用いたインクジェット記録ヘッドや昇華型などに利用可能なサーマルヘッドなどでも適用可能である。
【００７９】
ただし、上述のインク供給口を有するインクジェット記録ヘッドの場合には、インク供給口によって回路構成が分断される点でヒータ列は駆動回路を各列単位で設ける必要があるため、本発明の構成を適用する効果が大きい。
【図面の簡単な説明】
【００８０】
【図１】インクジェット記録ヘッド用半導体基板の回路ブロックとインク供給口を模式的に示す図である。
【図２】図１の駆動回路１１３の回路構成と信号の流れを模式的に示す図である。
【図３】従来例のヒータ駆動ブロック内の回路を示す図である。
【図４】従来例におけるレベル変換をシフトレジスタないしデコーダの直後に行う構成の回路ブロック図である。
【図５】レベル変換回路とその周辺回路の内部回路を示す図である。
【図６】本発明第１の実施例を説明するための第２の電源電圧発生回路図である。
【図７】本発明第２の実施例を説明するための第２の電源電圧発生回路図である。
【図８】本発明の回路構成のその他の一例を説明するための第２の電源電圧発生回路図である。
【図９】電源発生回路の一例を示す回路図である。
【図１０】３色のカラーインクを吐出する記録ヘッドＩＪＨＣの立体的な構造を示す斜視図である。
【図１１】本発明に適用可能な記録装置の概略構成図である。
【図１２】記録装置の制御構成を示すブロック図である。
【図１３】本発明のインクジェット記録ヘッド基板模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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