(57)【特許請求の範囲】
【請求項１】
集積回路の出力ドライバー回路の出力のスルーレートの変動を低減する方法であって、
前記出力ドライバー回路の第１トランジスタのゲートに接続されたノードに集積回路パフォーマンスに反比例する一定の大きさを有する第１電流を供給するステップと、
前記出力ドライバー回路が安定な出力値に達するように、前記第１トランジスタの前記ゲートに接続された前記ノードにフィードバック回路を介して付加的な電流（８５５）を供給するステップとを含み、前記安定な出力値が、第１及び第２の出力供給ノードの各々１つに対応し、前記付加的な電流が、前記出力ドライバーでの信号の値に基づいている方法。
【請求項２】
さらに、前記出力ドライバー回路の第２トランジスタのゲートに接続されたノードに、パフォーマンスに反比例する一定の大きさを有する第２入力電流を供給することによりスルーレートの変動を低減するステップを含む請求項１に記載の方法。
【請求項３】
第１の値を有する入力ノード上のデータに応答して、前記第１トランジスタが、前記出力ドライバー回路の出力を第１電源ノードに接続し、
第２の値を有する前記入力ノード上のデータに応答して、前記第２トランジスタが前記出力ドライバー回路の出力を第２電源ノードに接続する請求項２に記載の方法。
【請求項４】
前記第１電流が、参照電流と、パフォーマンスに直接関連する第２電流とを用いて生成される請求項１に記載の方法。
【請求項５】
出力回路と１または２以上の付加的なトランジスタ（８５５）とを備えた集積回路であって、
前記出力回路は、第１の値を有する入力ノード上のデータに応答して、前記集積回路の出力端子（８６９）を第１電源ノードに接続する第１トランジスタ（８１７）を含み、該第１トランジスタのゲートが、前記出力回路のパフォーマンスに反比例する第１電流を受け取るように構成された第１のノード（８６０）に接続されており、
該第１のノードに接続された前記付加的なトランジスタ（８５５）が、前記出力回路の信号が所与の出力値に達したときに、前記第１のノードに付加的な電流を提供するように構成されている集積回路。
【請求項６】
前記出力回路が、さらに第２トランジスタを備え、
該第２トランジスタのゲートが、前記出力回路のパフォーマンスに反比例する第２電流を受け取るように構成された第２のノードに接続され、
前記データが第２の値にあるときに、前記第２トランジスタが第２電源ノードに前記出力端子を接続する請求項５に記載の集積回路。
【請求項７】
プロセス依存電流を供給する第１電流源と、参照電流を供給する第２電流源とをさらに備え、前記第１のノード（８６０）を通る電流が前記プロセス依存電流と前記参照電流とを組み合わせることによって形成される請求項５に記載の集積回路。
【請求項８】
外部抵抗と前記集積回路の出力端子における電圧とによって決まる電流の値に比例した前記参照電流に対応する電流を生成する電流ミラーをさらに備えた請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路で使用する出力バッファに関し、より詳細にはこのような出力バッファのスルーレート制御に関する。
【背景技術】
【０００２】
ＰＣＩＸ２．０などの高速データバスには、スルーレートの変動に関する要件が設けられている。この場合のスルーレートは、出力信号電圧の変化率のことである。例えば、ＰＣＩＸ２．０では、スルーレート要件は１．８Ｖ／ｎｓ＜スルーレート＜３．０Ｖ／ｎｓである。
スルーレート制御を行う１つの手法としては、出力スルーレートを正確に示す出力バッファの複製回路を構築することが挙げられる。
次に、スルーレート制御電流は、複製スルーレートの測定値が範囲内になるまで調整される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複製回路を適切に調整するには、外部時間基準(external time base)とスルーレート測定技術が求められる。
【０００４】
集積回路の製造においては、同じ製造施設で同一部品が製造される場合であっても、製造プロセスが変動すると製造される集積回路のパフォーマンス能力は違ってしまう。よって、プロセスの変動と動作範囲とによって集積回路は違った動作をする。この結果、集積回路はパフォーマンスに基づいて、”ファーストコーナー”と”スローコーナー”とに分類される。ファーストコーナーでは、集積回路はプロセス、電圧、あるいは温度といった要因が変動することでパフォーマンスが高速になる。プロセスの変動には、しきい値電圧（ＶＴ)、ゲート長、入力容量、シート抵抗、および、ゲート−ドレイン間の容量などの要因を含むことができる。
【０００５】
ファーストコーナーで動作する集積回路は、典型的に、パフォーマンスをより高速なものにするプロセス特性を備えている。このようなプロセス特性としては、低しきい値電圧、短ゲート長、低入力容量などが挙げられる。同様に、高供給電圧ＶＤＤも集積回路のパフォーマンスを向上させることができる。スローコーナーの集積回路については、低ＶＤＤや高ＶＴなどの要因によって、その動作が遅くなる。本明細書で特に関心を置いているのは、プロセス、電圧、及び／あるいは温度（ＰＶＴ）の変化により、出力駆動回路のパフォーマンスを変化させることである。
【０００６】
プロセス、電圧、および温度に起因してパフォーマンスが変化すると、通常のプロセスの変動を通じてスルーレート要件を確実に満たすことが困難になる。つまり、出力信号の変化が早すぎる、あるいは遅すぎて、スルーレート要件を満たすことができない。
【課題を解決するための手段】
【０００７】
従って、パフォーマンスに影響を及ぼすプロセス、電圧、および／あるいは温度（ＰＶＴ: process, voltage, and/or temperature）が変化する場合に、より一定のスルーレートを供給する出力駆動回路を提供することが望ましい。ＰＶＴが変化しても、よりコンスタントなスルーレートを供給する１つのオープンエンド型（フィードバックのない）の解決法が用いられる。
【０００８】
一実施形態では、この解決法により、集積回路の出力駆動のスルーレートの変動を減らす方法が提供される。該方法において、第１のパフォーマンス依存電流(performance dependent current)を生成するステップと、参照電流を生成するステップと、この参照電流とパフォーマンス依存性電流とを用いたパフォーマンスに反比例する第３電流を生成するステップと、この第３電流を、出力駆動回路の一部を形成し、これによりＰＶＴが変動する場合にスルーレートを制御する第１トランジスタ回路のゲートへ供給するステップと、を含む。
【０００９】
他の実施形態では、出力回路から出力されるデータが第１の値の場合に、集積回路の出力端子を第１電源供給ノードに接続している第１トランジスタを含む出力回路を備えた集積回路が提供される。この第１トランジスタは、出力回路のパフォーマンスに反比例したゲート電流を受け取るために接続される。したがって、ＰＶＴの変動に起因してパフォーマンスが変化しても、スルーレートは一定のままである。
【発明を実施するための形態】
【００１０】
本発明は、添付の図面を参照することでさらに理解することができるとともに、様々なオブジェクト、特徴および利点は当業者にとっては明らかにされるであろう。
【００１１】
図１に、集積回路の出力ステージのプルダウン部分を示す。トランジスタ１０１は、ノード１０２に送られたＤＡＴＡが０であるという結果によりターンオンされて作動すると、パッド１０３を低レベルに引き下げる。電源１０７からのゲート電流が理想的に一定であると、プロセス、電圧および温度（ＰＶＴ）に対する出力スルーレートの変動は相当なもの（２：１以上）になる。これに代えて、ゲート電流がＰＶＴに対して反比例の関係、つまり、ＰＶＴの変動に起因するパフォーマンスの向上に対してゲート電流が減少する場合、このゲート電流は、プロセス、電圧、および／または温度の変動を通じてより一定の、あるいは実質的に一定の出力スルーレートに必要とされるゲート電流と、より一層マッチングすることになる。
【００１２】
図２のハイレベルブロック図は、プロセス、電圧、および温度に起因したパフォーマンスの変化に反比例したゲート電流を示す。即ち、パフォーマンスが向上すれば電流が減少する。逆の場合もまた同じである。図２の実施形態では、参照電流生成回路２０１に参照電流が生成され、プロセス依存電流生成回路２０３においてプロセス依存電流が生成される。次に、減算回路(subtraction circuit)２０５の参照電流からこの処理依存電流が引き算される。この差分の電流は、出力駆動ステージ２０７のトランジスタのゲート電流として供給される。
【００１３】
図３は参照電流生成回路２０１の実施形態を示す。外部レジスタＲＥＸＴ３０１はパッド３０３の集積回路の出力端子に接続される。このレジスタは外部にあるので、例えば精度が１％以上の高精度レジスタを使用することもできる。パッド３０３の電圧は、電圧ＶＲＥＦ３１０と比較される。この電圧ＶＲＥＦ３１０は、レジスタ３０７と３０８とによって形成される分圧器からコンパレータ３０５に供給される電圧である。可変レジスタ（ＲＴＲＩＭ)３０９を流れる電流は、トランジスタ３１１および３１５を通じてミラーリングされる。参照電流生成回路２０１の出力として、参照電流ＩＯＵＴが使用される。
【００１４】
動作において、コンパレータ３０５がパッド３０３の電圧と、分圧器からこのコンパレータへ供給される電圧と、の間にマッチングを検出するまで、パッド３０３の電圧は可変レジスタ３０９によって変更される。マッチングが生じると、ＶＩＯ、レジスタ３０７、３０８、およびＲＥＸＴ３０１の既知の抵抗によって決定されるパッド３０３の既知の電圧によって電流が決定され、該電流は、内部でミラーリングされて参照電流ＩＯＵＴを生成する。
【００１５】
図３に示す一実施形態では、レジスタ３０１ＲＥＸＴ＝１１４Ω、Ｎ＝３７（Ｎはトランジスタの寸法比である）、レジスタ３０９ＲＴＲＩＭ＝Ｎ×ＲＥＸＴ、および、トランジスタ３１５までのＩＯＵＴは、
Iout=(VIO/2)×(1/REXT)×(1/N)=VIO/4000
である。
【００１６】
電圧ＶＩＯが許容できないほど大きく変動する場合、より安定した供給電圧を使用してもよい点に留意されたい。出力電流ＩＯＵＴのその他の誤差は、トランジスタ３１１、３１３、および３１５のＮ比が完全に一致しないことで生じることもある。また、コンパレータ３０５における低差動増幅ゲインがある程度の誤差を生じさせることもある。
【００１７】
図４にプロセス依存電流生成回路２０３の実施形態を示す。図４の実施形態では、ＰＭＯＳトランジスタ４０１、４０３、および４０５を使用したパフォーマンスと、ＮＭＯＳトランジスタ４１１、４１３、および４１５を使用したパフォーマンスに比例するプロセス依存電流を生成するステップを示す。次に、出力ステージ２０７でトランジスタを駆動するために用いられるゲート電流を取得する際に、ＩＰＶＴとして示すようなパフォーマンスに比例した電流が減算回路２０５（図２を参照のこと）で使用される。
【００１８】
２つの減算回路が、出力駆動回路のプルアップおよびプルダウン部分に電流を供給するために使用されてもよい。プロセス依存電流は、参照電流から減算される。その結果としての差分の電流は、出力端子を出力ステージの高電源電圧か低電源電圧のいずれかに接続する出力トランジスタを駆動する電流リファレンスとして機能する。ファーストコーナーで動作する集積回路については、図４に示した回路によって供給されるプロセス依存電流は、スローコーナーで動作する集積回路よりも高い。この場合、スローコーナーのプロセス依存電流は低い。本明細書の教示がない場合、ファーストコーナーおよびスローコーナーで動作するこれらの集積回路は、それぞれ許容できないほどに異なるスルーレートとなり得るであろう。
【００１９】
図５Ａは、本明細書において考察されるスルーレート制御を利用した出力バッファ回路の略図である。電流リファレンス（current reference)５０１および５０３は、トランジスタ５０５および５０７のゲートに電流をそれぞれ供給する。これにより、トランジスタ５０１および５０３のゲートに供給される制御信号に従いパッド５０２がプルアップ又はプルダウンされる。図１に示した付加的な記載など、出力ドライバのその他の部分は、簡素化のために省略される。電流リファレンス５０３を含む出力ドライバーのプルダウン部分は、（図２に関して説明した方法により生成された）トランジスタ５０７のゲートへ電流を供給する。トランジスタ５０７と、このトランジスタ５０７に関連付けられたゲート−ドレイン間の容量Ｃｇｄ５０９を含む積分器が出力ステージに形成される。出力バッファのプルアップ部分は同様の方法で動作する。
【００２０】
図５Ａに示す回路によって形成された積分器は図５Ｂに示すように表すこともできる。積分器は、ゲインＡｖを有する増幅器５１１を供給する電流源５１０と、コンデンサ５１２とを含む。電流源５１０は電流源５０１あるいは５０３を表し、キャパシタ５１２はトランジスタ５０５あるいは５０７に関連づけられたゲート−ドレイン間の容量を表す。図５の積分器を以下の式で表す。
【数１】
0005043682.tif 000002
なお、Ｃは定数である。
Ａｖが大きい場合、入力がゲートの増幅器のしきい値に到達する前のスルーレートは、
【数２】
0005043682.tif 000003
であり、ｎＩＲＥＦは電流源５１０により供給される電流である。出力スルーの間、
【数３】
0005043682.tif 000004
である。
【００２１】
図６に、図５で使用された電流を供給する図２の減算回路２０５の動作を示す。参照電流ＩＲＥＦ６０１は参照電流生成回路２０１により供給される。この電流は、プロセスおよび電圧の変動を通じて実質的に一定であるか、本明細書にて更に記載しているように、幾分か変動してもよい。図４に示したような回路によって生成されたプロセス依存電流ＩＰＶＴ６０３は参照電流から減算され、その差分の電流ＩＳＬＥＷはゲート電流としてトランジスタ５０７（図５を参照のこと）などに供給される。パフォーマンスが向上するにつれてこのゲート電流ＩＳＬＥＷは低減する点に留意されたい。
【００２２】
図７は、Ｉｉｎが一定であるとして（図５の５１０を参照のこと）、パッド電圧とＶｉｎがどのように変化するかを例示したものであり、Ｖｉｎはパッドを供給電圧（例えば、電源あるいは接地）に接続する出力トランジスタのゲートの電圧であり、Ａｖは出力回路のゲインを表す。Ｉｉｎは出力スルーの前後に入力容量を迅速にチャージする点に留意されたい。
【００２３】
図８に、本発明の実施形態に係る出力バッファ回路の実施形態を例示する。図３に示したような、生成された参照電流はノード８０１に供給される。プロセス依存電流生成回路８０３および８０５は電流を供給するが、この電流は例えばプロセス、電圧、および温度の変化に起因したパフォーマンスに対して直接的に変化する。プロセス依存電流生成回路８０３および８０５はサミングノード８０７および８０９へそれぞれ電流を供給する。ここでは、ノード８０１に供給された参照電流のコピーもまた供給される。処理依存電流は、サミングノード８０７および８０９で参照電流から減算されて、図６に示すゲート電流６０５（ＩＳＬＥＷ）を生成する。ノード８１５に供給された入力データが０の場合は、その値がＩＲＥＦ−ＩＰＶＴで、ノード８６２とトランジスタ８１２を通じてトランジスタ８１１のゲートに供給される電流がブランチ８０７ａで生成される。トランジスタ８１２は、スキュー制御が使用されているときにオン状態になるように制御されたパスゲートとして機能する。ＶＩＯが３．３Ｖのときに保護を与えるようスキュー制御を使用せずに動作を行うよう出力バッファが構成されている場合、ある特定の実施形態では、パスゲートはオフ状態にされ得る。例示された実施形態では、ＶＩＯは、スキュー制御モードにおいて約１．５Ｖである。
【００２４】
ノード８１５に供給されたデータ値が１の場合、ブランチ８０９ａで電流が生成される。この電流の値はＩＲＥＦ−ＩＰＶＴであり、ノード８６０とパストランジスタ８１８を通じてプルアップトランジスタ８１７へと供給される。パストランジスタ８１８はパストランジスタ８１２と同じように構成される。トランジスタ８１４はプレドライブスイング(pre-drive swing)を完了するためにフィードバックを行う。本発明を理解するためには必要ではないが、制御ユニットＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４は、スキュー制御が使用されていないその他の回路（図示せず）とともに３．３ボルトモードで動作できるように構成可能である。これにより、同じ出力ドライバーを異なる動作モードで使用することが可能となり、本発明の特定の実施形態における出力容量が制限される。３．３ボルトの動作では、スキュー制御は用いられていない。よって、本発明を理解するためには不要であることから、そのような機能を提供するための詳細は省略されている。スキュー制御モードでは、ＶＩＯは約１．５Ｖであり、ＣＴＬ１、ＣＴＬ２、およびＣＴＬ４は約３．３Ｖであり、ＣＴＬ３＝０である。
【００２５】
入出力ロジックは多くの場合、ＶＤＤではなく例えばＶｉｏを利用して、異なる電力面に設けられ、２つの電力面間、例えばノード８１５でデータが受信される場所、を当技術分野で周知の方法で接続するために、インターフェースとして適切な回路が必要とされ得る点に留意されたい。
【００２６】
さらに、図８は、プレドライブスイッチを完了するために、付加的プルアップおよびプルダウン回路が与えられた実施形態を示す。このような回路は、割当てられた時間、例えば、ビット時間内にロジックレベルの変更を支援するために利用されてもよい。例示の実施形態では、出力パッド８６９の値はノード８５０にフィードバックされる。これによりトランジスタ８５１か８５３のいずれかが作動することになる。したがって、出力パッドの値が目標値に到達すると、プレドライブはより迅速に完了される。例えば、出力パッドがロジック１レベルに近づいていれば、その電圧はノード８５０にフィードバックされ、これによりトランジスタ８５３が作動を開始する。ノード８１５に入力されたデータ値により、トランジスタ８５５はすでに作動している。したがって、ノード８６９は割当てられた時間でより完全にプルダウンされる。これにより、シンボル間干渉（ＩＳＩ：Inter-Symbol Interference）を回避するために、割当てられた時間でインターナルノードスイング（internal node swing)を確実に完了するように支援がなされる。
【００２７】
図９を参照すると、別の実施形態において、参照電流は、プロセスの変化などに基づいたパフォーマンスに対して直接的に関係する電流である。参照電流は
【数４】
0005043682.tif 000005
であり、Ｖｇｓは、プロセス、電圧、および温度とレジスタ許容度との関数である。図１０を参照すると、電流ＩＰＶＴが生成される。この電流のプロセス依存はさらに大きく、
【数５】
0005043682.tif 000006
である。次に、ＩＰＶＴはＩＲＥＦから減算されて、図１１に示すゲートＲ電流ＩＳＬＥＷを生成する。ＩＰＶＴのカーブはＩＲＥＦのカーブよりも急勾配となっていることから、結果として生じるＩＳＬＥＷは依然としてパフォーマンスに対して反比例している点に留意されたい。さらに、図１１に示すように、Ｒが変化すると電流ＩＰＶＴとＩＲＦＥも同様に変化する点に留意されたい。Ｒに基づくＩＲＥＦとＩＰＶＴ双方の最小および最大のカーブを図示する。ＩＲＥＦに対する単一のカーブが図示されているが、カーブは、ＩＳＬＥＷを生成するためにＩＰＶＴとＩＲＥＦのうち、どちらが使用されたかに基づいても同様に変化することになる。
【００２８】
したがって、出力バッファでスキューを制御する様々な実施形態が記載されている。本明細書に説明した記載は例示的なものであり、以下の請求の範囲で説明されるような本発明の範囲を制限することを意図するものではない。本明細書に開示された実施形態のその他の変形および修正は、以下の請求の範囲で説明される本発明の範囲を逸脱することなく、本明細書に説明された記載に基づいてなされてもよい。
【図面の簡単な説明】
【００２９】
【図１】集積回路の出力ステージのプルダウン部分。
【図２】プロセス、電圧、温度に起因したパフォーマンスの変化に反比例するゲート電流を供給する実施形態を示したハイレベルブロック図。
【図３】図２に示した参照電流生成回路の実施形態の説明図。
【図４】図２に示したプロセス依存性電流生成回路の実施形態の説明図。
【図５Ａ】本明細書において考察したスルーレート制御を用いた出力バッファ回路の実施形態を示した略図。
【図５Ｂ】図５Ａに示した回路によって形成された積分器を示したもう１つの図。
【図６】図５で使用した電流を供給する図２の引き算回路の動作を示した説明図。
【図７】Ｖｉｎを出力トランジスタのゲートにおける電圧として、Ｉｉｎが一定である場合に、パッドの電圧がＶｉｎの変化に応答してどのように変化するかを示した説明図。
【図８】本発明の実施形態に係る出力バッファ回路の実施形態の説明図。
【図９】生成された参照電流が、例えばプロセス変化に基づいたパフォーマンスに反比例する別の実施形態の説明図。
【図１０】図９の電流よりも強く反比例したプロセス依存電流の生成を示した説明図。
【図１１】図９と１０とに示すように生成された電流を使用した本発明の別の実施形態の動作を示した説明図。
【図１】
0005043682.tif 000007
【図２】
0005043682.tif 000008
【図３】
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【図４】
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【図５Ａ−Ｂ】
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【図６】
0005043682.tif 000012
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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