(57)【特許請求の範囲】
【請求項１】
シリコン基板に素子分離膜を形成した後、ウェルを形成する段階と、
１次洗浄工程を行なった後、選択的エピシリコン成長工程で第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層を順次形成し、しきい値電圧調節のためのイオン注入工程を行なう段階と、
前記第２Ｓｉ層の表面にゲート酸化膜を形成し、前記ゲート酸化膜上にゲートポリシリコン層パターンを形成する段階と、
前記ゲートポリシリコン層パターンの両側にゲートスペーサを形成した後、湿式シリコン浸漬工程でゲートポリシリコン層パターン及び第２Ｓｉ層をエッチングして残留ゲートポリシリコン層パターン及び前記ＳｉＧｅ層の露出部位を形成する段階と、
２次洗浄工程を行なった後、選択的ＳｉＧｅ成長工程を行なって前記ＳｉＧｅ層の露出部位にエピＳｉＧｅ層を、前記残留ゲートポリシリコン層パターンの露出部位にポリＳｉＧｅ層を同時に形成する段階と、
ソース／ドレインの形成及びゲートドーピングのためにイオン注入を行なう段階と、
ウェーハの全面にわたってＴｉ層を蒸着し１次熱処理を行い、前記１次熱処理後に未反応Ｔｉ層を除去し、２次熱処理を行なって前記エピＳｉＧｅ層及びポリＳｉＧｅ層の露出部位にＴｉＳｉ２層を形成し、これにより前記残留ゲートポリシリコン層パターン、ポリＳｉＧｅ層及びＴｉＳｉ２層が積層されて形成されたゲート電極、前記第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層が積層されて形成されたエレベイテッドチャネル及び前記第１Ｓｉ層、ＳｉＧｅ層、エピＳｉＧｅ層及びＴｉＳｉ２層が積層されて形成されたベリード／エレベイテッド接合部が完成される段階とを含んでなることを特徴とする半導体素子のトランジスタ製造方法。
【請求項２】
前記ウェルは１×１０１３乃至３×１０１３ドーズ量の燐（Ｐ）を８００乃至１２００ＫｅＶのエネルギーでイオン注入した後、反応炉で略９５０℃の温度で略３０分熱処理しドーパントを活性化させて形成することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項３】
前記選択的エピシリコン成長工程は高真空化学気相成長法または低圧化学気相成長法で行なって前記第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層のそれぞれを膜厚５０乃至１５０Åに形成されるようにすることを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項４】
前記第１Ｓｉ層及び第２Ｓｉ層は前記選択的エピシリコン成長工程を低圧化学気相成長法として形成する場合、その蒸着条件として、蒸着ガスはＤＣＳとＨＣｌを使用し、蒸着の際、ＤＣＳは３０乃至３００ｓｃｃｍ、ＨＣｌは３０乃至２００ｓｃｃｍとし、この際の蒸着圧力は１０乃至５０ｔｏｒｒ程度とし、蒸着温度は７５０乃至９５０℃とすることを特徴とする請求項１または請求項３記載の半導体素子のトランジスタ製造方法。
【請求項５】
前記第１Ｓｉ層及び第２Ｓｉ層は前記選択的エピシリコン成長工程を高真空化学気相成長法として形成する場合、蒸着ガスはＳｉＨ４またはＳｉ２Ｈ６を使用し、蒸着圧力は１ｔｏｒｒ未満とし、蒸着温度は６００乃至７５０℃とすることを特徴とする請求項１または請求項３記載の半導体素子のトランジスタ製造方法。
【請求項６】
前記ＳｉＧｅ層は前記選択的エピシリコン成長工程を低圧化学気相成長法として形成する場合、その蒸着条件として、蒸着ガスはＤＣＳとＨＣｌを使用し、蒸着の際、ＤＣＳは３０乃至３００ｓｃｃｍ、ＨＣｌは３０乃至２００ｓｃｃｍとし、ＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れ、この時の蒸着圧力は１０乃至５０ｔｏｒｒ程度とし、蒸着温度は７５０乃至９５０℃とすることを特徴とする請求項１または請求項３記載の半導体素子のトランジスタ製造方法。
【請求項７】
前記ＳｉＧｅ層は前記選択的エピシリコン成長工程を高真空化学気相成長法として形成する場合、蒸着ガスはＳｉＨ４またはＳｉ２Ｈ６を使用し、ＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れ、蒸着圧力は１ｔｏｒｒ未満とし、蒸着温度は６００乃至７５０℃とすることを特徴とする請求項１または請求項３記載の半導体素子のトランジスタ製造方法。
【請求項８】
しきい値電圧調節のためのイオン注入工程は１×１０１１乃至５×１０１２ドーズ量の燐Ｐ或いはヒ素Ａｓを５０乃至１５０ＫｅＶのエネルギとして形成することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項９】
前傾ゲートポリシリコン層パターンはゲートポリシリコン層を膜厚５０0乃至２０００Åに蒸着した後、ドライエッチング工程によって形成することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１０】
前記ゲートスペーサは窒化膜を膜厚２００乃至８００Åに蒸着した後、全面ドライエッチング工程によって形成することを特徴する請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１１】
前記湿式シリコン浸漬工程は、酢酸、硝酸、フッ酸の混合溶液からなるエッチング溶液を使用することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１２】
前記湿式シリコン浸漬工程は前記ゲートポリシリコン層パターンが５００乃至８００Å程度エッチングされるように設定し、エッチング後残留する前記残留ゲートポリシリコン層パターンが５０乃至２００Å程度となるように調節し、この際、前記第２Ｓｉ層の露出部位は除去され、下部層の前記ＳｉＧｅ層はエッチングストップ層の役割を果たすことを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１３】
前記１次及び２次洗浄工程はエクスサイチュ洗浄工程と、エピシリコン装備内で行なうインサイチュ洗浄工程とからなることを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１４】
前記エクスサイチュ洗浄工程はＲＣＡクリーニングまたはＵＶオゾンクリーニングと、ＨＦ浸漬との混合で行ない、前記インサイチュ洗浄は前記エピシリコン層を形成する前に１乃至５分間８００乃至９００℃のハイドロジェンベークを行なって酸化膜の生成を防止することを特徴とする請求項１３記載の半導体素子のトランジスタ製造方法。
【請求項１５】
前記選択的ＳｉＧｅ成長工程は、高真空化学気相成長法または低圧化学気相成長法で行なって前記エピＳｉＧｅ層及びポリＳｉＧｅ層が膜厚５００乃至１０００Åに形成されるようにすることを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１６】
前記エピＳｉＧｅ層及びポリＳｉＧｅ層は前記選択的ＳｉＧｅ成長工程を低圧化学気相成長法として形成する場合、その蒸着条件として、蒸着ガスはＤＣＳとＨＣｌを使用し、蒸着の際、ＤＣＳは３０乃至３００ｓｃｃｍ、ＨＣｌは３０乃至２００ｓｃｃｍとし、ＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れ、このときの蒸着圧力は１０乃至５０ｔｏｒｒ程度とし、蒸着温度は７５０乃至９５０℃とすることを特徴とする請求項１または請求項１５記載の半導体素子のトランジスタ製造方法。
【請求項１７】
前記エピＳｉＧｅ層及びポリＳｉＧｅ層は前記選択的ＳｉＧｅ成長工程を高真空化学気相成長法として形成する場合、蒸着ガスはＳｉＨ４またはＳｉ２Ｈ６を使用し、ＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れ、蒸着圧力は１ｔｏｒｒ未満とし、蒸着温度は６００乃至７５０℃とすることを特徴とする請求項１または請求項１５記載の半導体素子のトランジスタ製造方法。
【請求項１８】
前記ベリード／エレベイテッド接合部は前記第１Ｓｉ層、ＳｉＧｅ層、エピＳｉＧｅ層及びＴｉＳｉ２層が積層された構造をもつことを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項１９】
前記エレベイテッドチャネルは前記第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層が積層された構造をもつことを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項２０】
前記ゲート電極は前記残留ゲートポリシリコン層パターン、ポリＳｉＧｅ層及びＴｉＳｉ２層が積層された構造をもつことを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項２１】
前記ソース／ドレインの形成及びゲートドーピングのためのイオン注入は１×１０１５乃至１×１０１６のドーズ量のＢＦ２イオンを１０乃至４０ＫｅＶのエネルギーで注入することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【請求項２２】
前記ＴｉＳｉ２層は前記Ｔｉ層を膜厚１００乃至３００Åに蒸着した後、５００乃至７００℃の温度で１次に急速熱処理し、ＳＣ−１のようなウエットエッチング溶液を使用して、反応していないＴｉ層を除去した後、７５０乃至８５０℃の温度で２次に急速熱処理して形成することを特徴とする請求項１記載の半導体素子のトランジスタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のトランジスタ及びその製造方法に係り、特にチャネルをＳｉ／ＳｉＧｅ／Ｓｉのエレベイテッドチャネル(elevated channel)構造に形成し、接合部部位にベリード／エレベイテッド(buried/elevated)ＳｉＧｅ層を形成することにより、トランジスタの電気的特性を向上させることのできる半導体素子のトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子の高集積化、小型化及び高速化に伴って、改善されたショートチャネル効果(short channel effect：ＳＣＥ)、向上したホットキャリアサプレッション(hot carrier suppression：ＨＣＳ)能力及び向上した電流駆動力を有するトランジスタが要求されている。
【０００３】
図１ａ乃至図１ｄは従来の半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【０００４】
図１ａを参照すると、シリコン基板１１に素子分離膜１２を形成してアクティブ領域(active region)とフィールド領域(field region)を確定(define)する。ＰＭＯＳトランジスタの形成のためにＮ型ウェル１３を形成する。しきい値電圧調節のためのイオン注入を行なった後、ゲート酸化膜１４及びゲート電極１５を形成する。
【０００５】
図１ｂを参照すると、ゲートスペーサ１６を形成した後、ソース／ドレインの形成及びゲートドーピングのためにイオン注入を行なうことにより、接合部１７が形成される。
【０００６】
図１ｃを参照すると、ウェーハ全面にわたってＴｉ層１８を蒸着した後、一次熱処理して、シリコンの露出した接合部１７及びゲート電極１５部位にＴｉＳｉ２層１８ａを形成する。
【０００７】
上述したように、ＴｉＳｉ２を用いたサーフェスチャネル−ＰＭＯＳ Ｔｉ−サリサイド(surface channel PMOS Ti-salicide)形成技術を用いたトランジスタ製造は、下部シリコンの消耗によってＴｉＳｉ２を作る構造をもっている。この技術は素子のデザインルール(device design rule)が減少するほど必然的に要求される接合深さの減少を考慮してみれば、極めて不利になる。端的に、０．１３μｍ以下のデザインルールを有する素子において、接合深さはＰＭＯＳの場合には約１０００Å程度であり、この時、約３００Å程度のＴｉを蒸着したら、基板表面から約２００Å以上のシリコン損失を要求する。ところが、この際、１×１０２０以上に高くドープされた素子接合部位が相当部分毀損して当初に期待した接合の電流駆動力は大きく減少してしまう。
【０００８】
一方、既存のポリシリコンを用いるＳＣ−ＰＭＯＳ構造では低いボロン活性化(activation)によりゲートポリデプリーション効果(gate poly depletion effect：ＰＤＥ)が増加し、弱化したゲート電場によって電流駆動力が減少する。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、選択的エピシリコン成長(selective epi-silicon growth：ＳＥＧ)技術を用いてチャネルがＳｉ／ＳｉＧｅ／Ｓｉのエレベイテッドチャネル構造となるようにし、接合部部位にベリード／エレベイテッド(buried/elevated)ＳｉＧｅ層が形成されるようにして、トランジスタの電気的特性を向上させることのできる半導体素子のトランジスタ及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体素子のトランジスタ製造方法は、シリコン基板に素子分離膜を形成した後、ウェルを形成する段階と、１次洗浄工程を行なった後、選択的エピシリコン成長工程で第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層を順次形成し、しきい値電圧調節のためのイオン注入工程を行なう段階と、前記第２Ｓｉ層の表面にゲート酸化膜を形成し、前記ゲート酸化膜上にゲートポリシリコン層パターンを形成する段階と、前記ゲートポリシリコン層パターンの両側にゲートスペーサを形成した後、湿式シリコン浸漬工程でゲートポリシリコン層パターン及び第２Ｓｉ層をエッチングして残留ゲートポリシリコン層パターン及び前記ＳｉＧｅ層の露出部位を形成する段階と、２次洗浄工程を行なった後、選択的ＳｉＧｅ成長工程を行なって前記ＳｉＧｅ層の露出部位にエピＳｉＧｅ層を、前記残留ゲートポリシリコン層パターンの露出部位にポリＳｉＧｅ層を同時に形成する段階と、ソース／ドレインの形成及びゲートドーピングのためにイオン注入を行なう段階と、ウェーハの全面にわたってＴｉ層を蒸着し１次熱処理を行い、前記１次熱処理後に未反応Ｔｉ層を除去し、２次熱処理を行なって前記エピＳｉＧｅ層及びポリＳｉＧｅ層の露出部位にＴｉＳｉ２層を形成し、これにより前記残留ゲートポリシリコン層パターン、ポリＳｉＧｅ層及びＴｉＳｉ２層が積層されて形成されたゲート電極、前記第１Ｓｉ層、ＳｉＧｅ層及び第２Ｓｉ層が積層されて形成されたエレベイテッドチャネル及び前記第１Ｓｉ層、ＳｉＧｅ層、エピＳｉＧｅ層及びＴｉＳｉ２層が積層されて形成されたベリード／エレベイテッド接合部が完成される段階とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【００１２】
図２ａ乃至図２ｅは本発明の実施例に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【００１３】
図２ａを参照すると、シリコン基板２１に素子分離膜２２を形成してアクティブ領域とフィールド領域を確定した後、ウェル２３を形成する。１次洗浄工程で自然酸化膜(native oxide film)を除去した後、エレベイテッドチャネル形成のための選択的エピシリコン成長ＳＥＧ工程で第１Ｓｉ層２４、ＳｉＧｅ層２５及び第２Ｓｉ層２６を順次形成し、しきい値電圧調節のためのイオン注入工程を行なう。
【００１４】
前記において、ウェル２３はＰＭＯＳトランジスタの場合、１×１０１３乃至３×１０１３ドーズ量の燐Ｐを８００乃至１２００ＫｅＶのエネルギーでイオン注入した後、反応炉(furnace)で略９５０℃の温度で略３０分熱処理してドーパントを活性化させて形成する。
【００１５】
１次洗浄工程はエクスサイチュ(ex-situ)洗浄工程と、エピシリコン装備内で行なうインサイチュ(in-situ)洗浄工程とからなる。エクスサイチュ洗浄工程はＲＣＡクリーニング或いはＵＶオゾンクリーニングと、ＨＦ浸漬との混合で行なう。インサイチュ洗浄は第１Ｓｉ層２４を形成する前に１乃至５分間８００乃至９００℃のハイドロジェンベーク(hydrogen bake)を行なって酸化膜の生成を防止する。
【００１６】
エレベイテッドチャネル形成のための選択的エピシリコン成長過程は、高真空化学気相成長法（ＵＨＶＣＶＤ）或いは低圧化学気相成長法（ＬＰＣＶＤ）で選択的にシリコン基板の表面が露出した部位にのみ形成し、第１Ｓｉ層２４、ＳｉＧｅ層２５及び第２Ｓｉ層２６はそれぞれ膜厚５０乃至１５０Åに順次形成する。選択的エピ成長工程は低圧化学気相成長法の場合、その蒸着条件として、蒸着ガスはＤＣＳとＨＣｌを使用し、蒸着の際、ＤＣＳは３０乃至３００ｓｃｃｍ、ＨＣｌは３０乃至２００ｓｃｃｍとし、この時の蒸着圧力は１０乃至５０ｔｏｒｒ程度とし、蒸着温度は７５０乃至９５０℃とする。高真空化学気相成長法の場合、蒸着ガスはＳｉＨ４またはＳｉ２Ｈ６を使用し、蒸着圧力は１ｔｏｒｒ未満、蒸着温度は６００乃至７５０℃である。このような条件で選択的エピシリコン成長工程を行なうが、ＳｉＧｅ層２５の形成工程時にＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れる。
【００１７】
しきい値電圧調節のためのイオン注入工程は、ＰＭＯＳトランジスタの場合、１×１９１１乃至５×１０１２ドーズ量の燐Ｐ或いはヒ素Ａｓを５０乃至１５０ＫｅＶのエネルギーでイオン注入する。
【００１８】
図２ｂを参照すると、第２Ｓｉ層２６の表面にゲート酸化膜２７を形成し、ゲートポリシリコン層を蒸着した後、ゲート電極用マスクを用いたドライエッチング工程でゲートポリシリコン層パターン２８を形成する。
【００１９】
ここで、ゲートポリシリコン層の蒸着厚さは５００乃至２０００Åとし、その適正厚さは１０００Å程度である。
【００２０】
図２ｃを参照すると、ゲートポリシリコン層パターン２８の両側にゲートスペーサ２９を形成した後、湿式シリコン浸漬(wet silicon dipping)工程でゲートポリシリコン層パターン２８を一定の厚さエッチングして残留ゲートポリシリコン層パターン２８ａを形成し、この際、露出した第２Ｓｉ層２６は除去される。
【００２１】
前述において、ゲートスペーサ２９は窒化膜を膜厚２００乃至８００Åに蒸着した後、全面ドライエッチング工程をよって形成される。ウェットシリコン浸漬工程は酢酸、硝酸、フッ酸の混合溶液からなるエッチング溶液を使用し、そのエッチング溶液の組成比は第２Ｓｉ層２６エッチング速度に対するゲートポリシリコン層エッチング速度の比率が略１：１．５となるように選択する。湿式シリコン浸漬工程の間、第２Ｓｉ層２６の露出部位のみエッチングされ、下部層のＳｉＧｅ層２５はエッチングストップ層(etch stop layer)の役割を果たす。従って、エッチング時間はゲートポリシリコン層パターン２８が約５００乃至８００Å程度エッチングされるように設定し、エッチング後残る残留ゲートポリシリコン層パターン２８ａが５０乃至２００Å程度となるように調節する。
【００２２】
図２ｄを参照すると、２次洗浄工程で自然酸化膜を除去した後、選択的ＳｉＧｅ成長工程を行なってＳｉＧｅ層２５の露出部位にエピＳｉＧｅ層３０を、残留ゲートポリシリコン層パターン２８ａの露出部位にポリＳｉＧｅ層３１を同時に形成する。
【００２３】
前記２次洗浄工程はエクスサイチュ洗浄工程とエピシリコン装備内で行なうインサイチュ洗浄工程とからなる。エクスサイチュ洗浄工程はＲＣＡクリーニング或いはＵＶオゾンクリーニングと、ＨＦ浸漬工程との混合で行なう。エクスサイチュ洗浄はエピＳｉＧｅ層３０及びポリＳｉＧｅ層３１を形成する前に１乃至５分間８００乃至９００℃のハイドロジェンベークを行なって酸化膜の生成を防止する。
【００２４】
選択的ＳｉＧｅ成長工程は低圧化学気相成長法の場合、その蒸着条件として、蒸着ガスはＤＣＳとＨＣｌを使用し、蒸着の際、ＤＣＳは３０乃至３００ｓｃｃｍ、ＨＣｌは３０乃至２００ｓｃｃｍとし、GｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れる。この時の蒸着圧力は１０乃至５０ｔｏｒｒ程度とし、蒸着温度は７５０乃至９５０℃とする。高真空化学気相成長法の場合、蒸着ガスはＳｉＨ４またはＳｉ２Ｈ６を使用し、ＧｅドーピングのためにＧｅＨ４を３０乃至３００ｓｃｃｍ程度一緒に入れる。この際、蒸着圧力は１ｔｏｒｒ未満とし、蒸着温度は６００乃至７５０℃とする。このような条件で形成されるエピＳｉＧｅ層３０及びポリＳｉＧｅ層３１の膜厚は５００乃至１０００Å程度である。
【００２５】
図２ｅを参照すると、ソース／ドレインの形成及びゲートドーピングのためにイオン注入を行ない、ウェーハの全面に渡ってＴｉ層を蒸着した後、１次熱処理してエピＳｉＧｅ層３０及びポリＳｉＧｅ層３１の露出部位にＴｉＳｉ２層３２を形成し、１次熱処理によって反応していないＴｉ層をウェットエッチング工程で除去した後、２次熱処理してＴｉＳｉ２層３２を完成する。これにより、第１Ｓｉ層２４、ＳｉＧｅ層２５、エピＳｉＧｅ層３０及びＴｉＳｉ２層３２が積層されたベリード／エレベイテッド接合部１００が形成され、第１Ｓｉ層２４、ＳｉＧｅ層２５及び第２Ｓｉ層２６が積層されたエレベイテッドチャネル２００が定義(define)され、残留ゲートポリシリコン層パターン２８ａ、ポリＳｉＧｅ層３１及びＴｉＳｉ２層３２が積層されたゲート電極３００が形成される。
【００２６】
前述において、ソース／ドレインの形成及びゲートドーピングのためのイオン注入は１×１０１５乃至１×１０１６のドーズ量のＢＦ２イオンを１０乃至４０ＫｅＶのエネルギーで注入する。ＴｉＳｉ２層３２はＴｉ層を膜厚１００乃至３００Åに蒸着した後、５００乃至７００℃の温度で１次に急速熱処理（ＲＴＡ）を行ない、ＳＣ−１等のウェットエッチング溶液を用いて、反応していないＴｉ層を除去した後、７５０乃至８５０℃の温度で２次に急速熱処理して形成する。
【００２７】
前記本発明の実施例は選択的ＳｉＧｅエピシリコン成長技術を用いてエレベイテッドチャネル及びソース／ドレイン(elevated channel and source/drain)を有する新しいデュアルゲートＰ＋サリサイド(dual gate P+ salicide)形成技術に関するものである。本発明は電流駆動力の向上のために、チャネル部位にＳｉ／ＳｉＧｅ／Ｓｉのエレベイテッドチャネル構造を用いてベリードＳｉＧｅ層によって誘発された応力がキャリアモビリティ(carrier mobility)を増加させて電流駆動力を増加させうる効果、ミッドバンドギャップ(mid-band gap)材料であるポリＳｉＧｅの仕事関数(work function)の減少による電流駆動力上昇効果、ＳｉＧｅでボロンの増加した活性化によって向上したゲートポリデプリーションサプレッション(gate poly depletion suppression)効果で改善されたショートチャネル効果、接合部部位はベリード／エレベイテッドＳｉＧｅ層を形成してバンドギャップエンジニアド接合部(band gap engineered junction)を形成することにより、接合漏洩電流を抑制する効果、及び接合層にドープされたボロンの拡散抑制によってさらに浅い接合物が得られる効果などを有する高性能サーフェスチャネル−ＰＭＯＳサリサイド(high performance surface channel PMOS salicide)製造に関して記述する。
【００２８】
一方、前述した本発明の実施例による原理はＮＭＯＳトランジスタにも適用することができる。
【００２９】
【発明の効果】
上述したように、本発明はＳｉ／ＳｉＧｅ／Ｓｉのエレベイテッドチャネル構造を採用してベリードＳｉＧｅ層によって誘発された応力がキャリアモビリティを増加させて電流駆動力を増加させうるのは勿論のこと、ミッドバンドギャップ材料のポリＳｉＧｅを適用し、ポリシリコンに比べて減少した仕事関数によって電流駆動力の増加効果を極大化させることができる効果がある。尚、ポリＳｉＧｅにおけるボロンの一層高い活性化特性によってＳＣ−ＰＭＯＳを使用するにもかかわらず、非常に優れたポリデプリーション抑制効果によって改善されたＳＣＥを得ることができる。しかも、接合部はベリード／エレベイテッドＳｉＧｅ接合層を形成しバンドギャップエンジニアド接合部を形成することにより、接合漏洩電流を抑制する効果、及び接合層にドープされたボロンの拡散抑制によってさらに浅い接合部を得ることができる。
【図面の簡単な説明】
【図１】  図１ａ乃至図１ｄは従来の半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図２】  図２ａ乃至図２ｅは本発明の実施例に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【符号の説明】
１１  シリコン基板
１２  素子分離膜
１３  ウェル
１４  ゲート酸化膜
１５  ゲート電極
１６  ゲートスペーサ
１７  接合部
１８  Ｔｉ層
１８ａ  ＴｉＳｉ２層
２１  シリコン基板
２２  素子分離膜
２３  ウェル
２４  第１Ｓｉ層
２５  ＳｉＧｅ層
２６  第２Ｓｉ層
２７  ゲート酸化膜
２８  ゲートポリシリコン層パターン
２８ａ  残留ゲートポリシリコン層パターン
２９  ゲートスペーサ
３０  エピＳｉＧｅ層
３１  ポリＳｉＧｅ層
３２  ＴｉＳｉ２層
１００  接合部
２００  チャネル
３００  ゲート電極
【図１】
0004992011.tif 000002
【図２】
0004992011.tif 000003