(57)【特許請求の範囲】
【請求項１】
セル部ｐウェル領域と周辺回路部ｎウェル領域に形成される、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層、多結晶シリコン層、及び第２金属層の積層構造からなる第１ゲート電極と、
周辺回路部ｐウェル領域に形成される、多結晶シリコン層及び第２金属層の積層構造からなる第２ゲート電極と、を有することを特徴とするＣＭＯＳを有する半導体素子。
【請求項２】
前記第１金属層は、５〜１０００Åの厚さで形成されることを特徴とする請求項１に記載のＣＭＯＳを有する半導体素子。
【請求項３】
前記多結晶シリコン層は、１００〜１０００Åの厚さで形成されることを特徴とする請求項１に記載のＣＭＯＳを有する半導体素子。
【請求項４】
前記第２金属層は、１００〜１０００Åの厚さで形成されることを特徴とする請求項１に記載のＣＭＯＳを有する半導体素子。
【請求項５】
請求項１に記載のＣＭＯＳを有する半導体素子を製造する方法であって、
ゲート絶縁膜が形成された半導体基板のセル部ｐウェル領域と周辺回路部ｎウェル領域上に、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層を形成するステップと、
表面上部全体に多結晶シリコン層と第２金属層とを順次、形成するステップと、
ゲート電極用マスクを用いたフォトエッチング工程を行い、前記セル部ｐウェルと周辺回路部ｎウェル上に前記第１金属層、前記多結晶シリコン層、及び前記第２金属層の積層構造を有する第１ゲート電極を形成すると同時に、周辺回路部ｐウェル上に前記多結晶シリコン層及び前記第２金属層の積層構造を有する第２ゲート電極を形成するステップと、からなることを特徴とするＣＭＯＳを有する半導体素子の製造方法。
【請求項６】
前記ゲート絶縁膜は、５〜１００Åの厚さで形成することを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項７】
前記ゲート絶縁膜は、Ａｌ２０３、ＨｆＯ２、ＳｉＯ２、及び、ＺｒＳｉＯ２のうちから選択された一つの誘電膜で形成することを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項８】
前記第１金属層は、５〜１０００Åの厚さで形成されることを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項９】
前記多結晶シリコン層は、１００〜１０００Åの厚さで形成されることを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項１０】
前記第２金属層は、１００〜１０００Åの厚さで形成されることを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項１１】
前記第１金属層は、ピラニア溶液ＳＣ−１及びＳＣ−２のうちから選択された一つ又はこれらの混合溶液を用いた湿式エッチング工程によってパターニングされることを特徴とする請求項５に記載のＣＭＯＳを有する半導体素子の製造方法。
【請求項１２】
請求項１に記載のＣＭＯＳを有する半導体素子を製造する方法であって、
ゲート絶縁膜が形成された半導体基板上にセル部ｐウェル領域と周辺回路部ｎウェル領域を露出させる感光膜パターンを形成するステップと、
表面上部全体に、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層を形成するステップと、
前記感光膜パターンを除去してゲート絶縁膜が形成された周辺回路部ｐウェル領域を露出させるステップと、
表面上部全体に多結晶シリコン層と第２金属層を順次、形成するステップと、ゲート電極用マスクを用いたフォトエッチング工程を行い、前記セル部ｐウェル領域と周辺回路部ｎウェル領域上に前記第１金属層、前記多結晶シリコン層、及び前記第２金属層の積層構造を有する第１ゲート電極を形成すると共に、前記周辺回路部ｐウェル領域上に前記多結晶シリコン層及び前記第２金属層の積層構造を有する第２ゲート電極を形成するステップと、前記セル部及び周辺回路部ｐウェル領域にｎ型不純物をイオン注入してｎ型ソース・ドレイン領域を形成するステップと、前記周辺回路部ｎウェル領域にｐ型不純物をイオン注入してｐ型ソース・ドレイン領域を形成するステップと、からなることを特徴とするＣＭＯＳを有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭｅｔａｌＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有する半導体素子及びその製造方法に関するもので、特に、セル（Ｃｅｌｌ）部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ（Ｄｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｎｉｔｒｉｄａｔｉｏｎ）処理してゲート酸化膜表面に窒化膜を形成することで素子の特性、収率及び信頼性を向上させるＣＭＯＳを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、ＣＭＯＳは消費電力に優れるＰＭＯＳと、高速動作が可能なＮＭＯＳを対称に構成したもので、集積度が低く製造工程が複雑であるという点では望ましくないが、消費電力が非常に少ないという特性がある。
【０００３】
図１はセル部と周辺回路部を示した平面図である。図１に示すＣＭＯＳでセル部１００のＮＭＯＳは素子の動作時オフ電流を減らすために、しきい電圧が約＋１Ｖにしなければならないが、周辺回路部２００のＰＭＯＳとＮＭＯＳは、動作速度を大きくするために各々しきい電圧が約−／＋０．５Ｖ以下にしなければならないのでマスク作業とイオン注入工程の追加が必要するなどその製造工程が複雑になっている。
【０００４】
また、ＣＭＯＳのゲート電極は主に高融点、薄膜形成の容易性、線パターンの容易性、酸化雰囲気に対する安定性及び平坦化特性を有する多結晶シリコン層で形成されている。ゲート電極は、ＮＭＯＳ及びＰＭＯＳ領域全てにｎ＋多結晶シリコンを用いているが、ＰＭＯＳ領域ではカウントドーピングによるベリッドチャネル（Ｂｕｒｉｅｄ  ｃｈａｎｎｅｌ）が形成されるのでショート（ｓｈｏｒｔ）チャネル効果及び漏洩電流が増大されるという問題点がある。
【０００５】
近年、上記問題点を解決するためにＮＭＯＳ領域にｎ＋多結晶シリコンを形成し、ＰＭＯＳ領域にｐ＋多結晶シリコンを形成するデュアルゲート電極を形成してＮＭＯＳ及びＰＭＯＳ領域の全てに表面チャネルを形成する。図２乃至図６は、従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図であって“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＰＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を示したものである。
【０００６】
図２を参照すると、半導体基板１１に活性領域を定義する素子分離膜１３を形成する。また、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板１１に選択的に注入しドライブイン（Ｄｒｉｖｅ−ｉｎ）工程を行って、ｐウェル１５とｎウェル１７を形成する。図３を参照すると、熱酸化工程によって半導体基板１１上に第１酸化膜１９を成長させた後、全面に、しきい電圧調節用不純物イオンを注入する。ここで、第１酸化膜１９は、しきい電圧調節用不純物イオンのイオン注入工程時、半導体基板１１の表面欠陥を防止する役割を果たす。
【０００７】
図４を参照すると、第１酸化膜１９を除去し、全面に第２酸化膜２１とドーピングされていない多結晶シリコン層２３を形成する。次に、ｎウェルマスクを用いたイオン注入工程でｐウェル１５上側の多結晶シリコン層２３にリン（Ｐ）イオン又は砒素（Ａｓ）イオンのようなｎ型不純物イオンをドーピングする。次に、ｐウェルマスクを用いたイオン注入工程でｎウェル１７上側の多結晶シリコン層２３に硼素（Ｂ）イオン又はＢＦ２イオンのようなｐ型不純物をドーピングする。
【０００８】
図５を参照すると、選択的にイオンが注入された多結晶シリコン層２３上に金属層２９を形成する。次に、ゲート電極用マスクを用いたフォトエッチング工程で金属層２９、多結晶シリコン層２３及び第２酸化膜２１をエッチングして各ｐウェル１５とｎウェル１７上側に第２酸化膜２１のゲート酸化膜とゲート電極３１を形成する。ここで、ゲート電極３１は、多結晶シリコン層２３と金属層２９に積層されて形成される。
【０００９】
図６を参照すると、ｎウェルマスクを用いた低濃度のｎ型不純物イオンのイオン注入及びドライブイン工程を行うことによってゲート電極３１両側のｐウェル１５表面内に低濃度ｎ型不純物領域３３を形成する。次に、ｐウェルマスクを用いた低濃度のｐ型不純物イオンのイオン注入及びドライブイン工程を行うことによってゲート電極３１両側のｎウェル１７表面内に低濃度ｐ型不純物領域３５を形成する。
【００１０】
次に、ゲート電極３１を含む全面に窒化膜を形成し、エッチバックしてゲート電極３１両側の半導体基板１１上に窒化膜スペーサ３７を形成する。その後、ｎウェルマスクを用いた高濃度のｎ型不純物イオンのイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ３７を含むゲート電極３１両側のｐウェル１５表面内に高濃度ｎ型不純物領域３９を形成する。
【００１１】
次に、ｐウェルマスクを用いた高濃度のｐ型不純物イオンのイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ３７を含むゲート電極３１両側のｎウェル１７表面内に高濃度ｐ型不純物領域４１を形成する。ここで、ｐウェル１５表面内に低濃度及び高濃度ｎ型不純物領域３３、３９の形成により、ｎ型ソース／ドレイン領域を形成し、ｎウェル１７の表面内に低濃度及び高濃度ｐ型不純物領域３５、４１の形成によりｐ型ソース／ドレイン領域を形成する。
【００１２】
上記のような従来技術によるＣＭＯＳを有する半導体素子及びその製造方法は、デュアル多結晶シリコンゲート電極を形成するために次のような理由によって素子の特性が低下してしまう問題があった。ＰＭＯＳ領域のｐ＋多結晶シリコン層ゲート電極でゲート酸化膜部位の硼素の活性化が成されないなどの理由によって、ＣＭＯＳの多結晶シリコンゲート電極でゲート電極の枯渇効果（Ｇａｔｅ  ｄｅｐｌｅｔｉｏｎ  ｅｆｆｅｃｔ）が発生して反転キャパシタンスを減少させ、しきい電圧を増加させる。
【００１３】
また、ｐ＋多結晶シリコンゲート電極内に残存する硼素イオンがゲート酸化膜を通過して半導体基板のチャネル領域に拡散する硼素浸透現象が発生してフラットバンド電圧及びしきい電圧を変化させＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒａｌｉｔｙ）特性を低下させる。
【００１４】
【発明が解決しようとする課題】
そこで、本発明は上記従来のＣＭＯＳを有する半導体素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート電極を仕事関数が４．８〜５．０ｅＶの第１金属層／多結晶シリコン層／第２金属層の積層構造により形成し、ＰＭＯＳゲート電極形成時ドーピング工程を用いる必要がないので従来のデュアルゲート電極にて発生したゲート電極の枯渇効果及び硼素浸透現象を防止するＣＭＯＳを有する半導体素子及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるＣＭＯＳを有する半導体素子は、セル部ｐウェル領域と周辺回路部ｎウェル領域に形成される、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層、多結晶シリコン層、及び第２金属層の積層構造からなる第１ゲート電極と、周辺回路部ｐウェル領域に形成され多結晶シリコン層及び第２金属層の積層構造からなる第２ゲート電極とを有することを特徴とする。
【００１６】
ゲート絶縁膜が形成された半導体基板のセル部ｐウェル領域と周辺回路部ｎウェル領域上に、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層を形成するステップと、表面上部全体に多結晶シリコン層と第２金属層とを順次、形成するステップと、ゲート電極用マスクを用いたフォトエッチング工程を行い、前記セル部ｐウェルと周辺回路部ｎウェル上に前記第１金属層、前記多結晶シリコン層、及び前記第２金属層の積層構造を有する第１ゲート電極を形成すると同時に、周辺回路部ｐウェル上に前記多結晶シリコン層及び前記第２金属層の積層構造を有する第２ゲート電極を形成するステップとからなることを特徴とする。
【００１７】
ゲート絶縁膜が形成された半導体基板上にセル部ｐウェル領域と周辺回路部ｎウェル領域を露出させる感光膜パターンを形成するステップと、表面上部全体に、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層を形成するステップと、前記感光膜パターンを除去してゲート絶縁膜が形成された周辺回路部ｐウェル領域を露出させるステップと、表面上部全体に多結晶シリコン層と第２金属層を順次、形成するステップと、ゲート電極用マスクを用いたフォトエッチング工程を行い、前記セル部ｐウェル領域と周辺回路部ｎウェル領域上に前記第１金属層、前記多結晶シリコン層、及び前記第２金属層の積層構造を有する第１ゲート電極を形成すると共に、前記周辺回路部ｐウェル領域上に前記多結晶シリコン層及び前記第２金属層の積層構造を有する第２ゲート電極を形成するステップと、前記セル部及び周辺回路部ｐウェル領域にｎ型不純物をイオン注入してｎ型ソース・ドレイン領域を形成するステップと、前記周辺回路部ｎウェル領域にｐ型不純物をイオン注入してｐ型ソース・ドレイン領域を形成するステップとからなることを特徴とする。
【００１８】
本発明の原理は、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層、多結晶シリコン層、及び第２金属層の積層構造でセル部ＮＭＯＳ及び周辺回路部ＰＭＯＳの第１ゲート電極を形成し、多結晶シリコン層及び第２金属層の積層構造で周辺回路部ＮＭＯＳの第２ゲート電極を形成して表面チャネルを有するＣＭＯＳを形成するものである。その結果、第１、第２ゲート電極の積層構造で過剰にイオンが注入される工程無しで各々周辺回路部ＰＭＯＳのしきい電圧は−０．５Ｖ以下となり、周辺回路部ＮＭＯＳのしきい電圧は＋０．５Ｖ以下となり、セル部ＮＭＯＳは第１金属層によって＋１Ｖのしきい電圧を有することになる。
【００１９】
【発明の実施の形態】
次に、本発明に係るＣＭＯＳを有する半導体素子及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００２０】
図７乃至図１１は本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図であって、“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＰＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を示したものである。
【００２１】
図７を参照すると、半導体基板５１に活性領域を定義する素子分離膜５３を形成する。次に、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板５１に選択的にイオン注入し、ドライブイン工程を行ってｐウェル５５とｎウェル５７を形成する。その後、熱酸化工程によって半導体基板５１上にゲート酸化膜５９を５〜１００Åの厚さで成長させる。この時、ゲート酸化膜５９を熱酸化工程で形成する代わりに、多結晶シリコンと反応しないＡｌ２０３、ＨｆＯ２、Ｈｆ、ＳｉＯ２及び、Ｚｒ、ＳｉＯ２などの高誘電膜にて形成することもできる。
【００２２】
図８を参照すると、第１酸化膜５９上に第１金属層６１及び第１感光膜を順次形成する。ここで、第１金属層６１は仕事関数４．８〜５．０ｅＶを有する、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ及びＴａＮのうちから選択された一つの金属層で５〜１０００Åの厚さほど形成する。又、第１感光膜を周辺回路部ＮＭＯＳが形成される領域（Ｃ）の上側だけ除去されるように露光及び現像して第１感光膜パターン６３を形成する。
【００２３】
図９を参照すると、第１感光膜パターン６３をマスクにして第１金属層６１をエッチングし、第１感光膜パターン６３を取り除く。ここで、第１金属層６１のエッチング工程は、ピラニア溶液（Ｐｉｒａｎｈａｓｏｌｕｔｉｏｎ）、ＳＣ−１及びＳＣ−２のうちから選択された一つの溶液を用いた湿式エッチング工程で行われる。次に、第１金属層６１を含む全体表面上部に各々１００〜１０００Åの厚さで多結晶シリコン層６５と第２金属層６７を形成する。ここで、多結晶シリコン層の代わりに非晶質シリコン層で形成することもできる。
【００２４】
図１０を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で第２金属層６７、多結晶シリコン層６５及び第１金属層６１をエッチングして第１、第２ゲート電極６９ａ、６９ｂを形成する。このとき、第１ゲート電極６９ａは、セル部ＮＭＯＳが形成される領域（Ａ）と、周辺回路部ＰＭＯＳが形成される領域（Ｂ）の半導体基板５１上に、第１金属層６１、多結晶シリコン層６５及び第２金属層６７の積層構造で形成される。又、第２ゲート電極６９ｂは、周辺回路部ＮＭＯＳが形成される領域（Ｃ）の半導体基板５１上に、多結晶シリコン層６５と第２金属層６７の積層構造で形成される。
【００２５】
図１１を参照すると、セル部ＮＭＯＳが形成される領域（Ａ）の第１ゲート電極６９ａと周辺回路部ＮＭＯＳが形成される領域（Ｃ）の第２ゲート電極６９ｂとの両側のｐウェル５５の表面に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不純物領域７１を形成する。次に、周辺回路部ＰＭＯＳが形成される領域（Ｂ）の第１ゲート電極６９ａ両側のｎウェル５７表面に低濃度ｐ型不純物イオンを注入して低濃度ｐ型不純物領域７３を形成する。
【００２６】
次に、第１、第２ゲート電極６９ａ、６９ｂを含む全面に窒化膜を形成し、エッチバックして第１、第２ゲート電極６９ａ、６９ｂ側壁に窒化膜スペーサ７５を形成する。次に、窒化膜スペーサ７５を含むセル部ＮＭＯＳが形成される領域（Ａ）の第１ゲート電極６９ａと周辺回路部ＮＭＯＳが形成される領域（Ｃ）の第２ゲート電極６９ｂとの両側のｐウェル５５の表面に高濃度ｎ型不純物イオンを注入して高濃度ｎ型不純物領域７７を形成することでＬＤＤ構造のｎ型ソース／ドレイン不純物領域を形成する。その後、窒化膜スペーサ７５を含む周辺回路部ＰＭＯＳが形成される領域（Ｂ）の第１ゲート電極６９ａの両側のｎウェル５７表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不純物領域７９を形成することでＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形成する。
【００２７】
図１２乃至図１８は本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図であって、“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＰＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を示したものである。
【００２８】
図１２を参照すると、半導体基板５１に活性領域を定義する素子分離膜５３を形成する。次に、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板５１に選択的にイオン注入し、ドライブイン工程を行ってｐウェル５５とｎウェル５７を形成する。その後、熱酸化工程によって半導体基板５１上にゲート酸化膜５９を５〜１００Åの厚さで成長させる。この時、ゲート酸化膜５９を熱酸化工程で形成する代わりに、多結晶シリコンと反応しないＡｌ２０３、ＨｆＯ２、ＨｆＳｉＯ２及び、ＺｒＳｉＯ２などの高誘電膜にて形成することもできる。
【００２９】
図１３を参照すると、第１酸化膜５９上に第１感光膜を塗布し、第１感光膜を周辺回路部ＮＭＯＳが形成される領域（Ｃ）の上側にだけ残るように露光及び現像して第１感光膜パターン６０を形成する。
【００３０】
図１４を参照すると、第１感光膜パターン６０含む全面に第１金属層６１を形成する。ここで、第１金属層６１は、仕事関数４．８〜５．０ｅＶを有する、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択された一つの金属層で５〜１０００Åの厚さほど形成する。
【００３１】
図１５を参照すると、第１感光膜パターン６０を除去して第１感光膜パターン６０上の第１金属層６１をリフトオフさせる。
【００３２】
図１６を参照すると、第１金属層６１を含む全体表面上部に各々１００〜１０００Åの厚さで多結晶シリコン層６５と第２金属層６７を形成する。ここで、多結晶シリコン層６５の代わりに非晶質シリコン層にて形成することもできる。
【００３３】
図１７を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で第２金属層６７，多結晶シリコン層６５及び第１金属層６１をエッチングして第１、第２ゲート電極６９ａ、６９ｂを形成する。このとき、第１ゲート電極６９ａは、セル部ＮＭＯＳが形成される領域（Ａ）と周辺回路部ＰＭＯＳが形成される領域（Ｂ）の半導体基板５１上に、第１金属層６１、多結晶シリコン層６５及び第２金属層６７の積層構造で形成される。また、第２ゲート電極６９ｂは、周辺回路部ＮＭＯＳが形成される領域（Ｃ）の半導体基板５１上に、多結晶シリコン層６５と第２金属層６７の積層構造で形成される。
【００３４】
図１８を参照すると、セル部ＮＭＯＳが形成される領域（Ａ）の第１ゲート電極６９ａと周辺回路部ＮＭＯＳが形成される領域（Ｃ）の第２ゲート電極６９ｂとの両側のｐウェル５５表面に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不純物領域７１を形成する。次に、周辺回路部ＰＭＯＳが形成される領域（Ｂ）の第１ゲート電極６９ａ両側のｎウェル５７表面に低濃度ｐ型不純物イオンを注入して低濃度ｐ型不純物領域７３を形成する。
【００３５】
次に、第１、第２ゲート電極６９ａ、６９ｂを含む全面に窒化膜を形成し、エッチバックして第１、第２ゲート電極６９ａ、６９ｂ側壁に窒化膜スペーサ７５を形成する。
【００３６】
次に、窒化膜スペーサ７５を含むセル部ＮＭＯＳが形成される領域（Ａ）の第１ゲート電極６９ａと周辺回路部ＮＭＯＳが形成される領域（Ｃ）の第２ゲート電極６９ｂとの両側のｐウェル５５表面に高濃度ｎ型不純物イオンを注入して高濃度ｎ型不純物領域７７を形成することでＬＤＤ構造のｎ型ソース／ドレイン不純物領域を形成する。その後、窒化膜スペーサ７５を含む周辺回路部ＰＭＯＳが形成される領域（Ｂ）の第１ゲート電極６９ａの両側のｎウェル５７表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不純物領域７９を形成することでＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形成する。
【００３７】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲内で多様に変更実施することが可能である。
【００３８】
【発明の効果】
以上説明したように、本発明に係るＣＭＯＳを有する半導体素子及びその製造方法は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート電極を、ＴｉＡｌＮ、ＴｉＳｉＮ、ＷＮ、及びＴａＮのうちから選択され且つ仕事関数が４．８〜５．０ｅＶの一つの金属層からなる第１金属層、多結晶シリコン層、及び第２金属層の積層構造で形成し、周辺回路部ＮＭＯＳのゲート電極を、多結晶シリコン層及び第２金属層の積層構造で形成するので表面チャネルを有するＣＭＯＳを実現して次のような理由によって素子の特性、歩留まり及び信頼性を向上させる効果がある。
【００３９】
第一に、イオン注入の工程を追加すること無しにゲート電極の形成することによりセル部ＮＭＯＳのしきい電圧は約＋１Ｖとなり、周辺回路部ＰＭＯＳのしきい電圧は約−０．５Ｖ以下となり、周辺回路部ＮＭＯＳのしきい電圧は約＋０．５Ｖ以下となり表面チャネルのＣＭＯＳを容易に形成できる。第二に、セル部ＮＭＯＳは、第１金属層によって＋１Ｖのしきい電圧を有するので＋１Ｖのしきい電圧を有するために別途にバックバイアスを印加することがなく低電力消費の素子を形成できる。第三に、ゲート電極形成時にドーピング工程を用いることがないため従来のデュアル多結晶シリコンゲート電極にて発生していたゲート電極の枯渇効果（Ｇａｔｅ  ｄｅｐｌｅｔｉｏｎ  ｅｆｆｅｃｔ）及び硼素浸透現象を防止することができる。
【図面の簡単な説明】
【図１】セル部と周辺回路部を示した平面図である。
【図２】従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図である。
【図３】従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図である。
【図４】従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図である。
【図５】従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図である。
【図６】従来技術によるＣＭＯＳを有する半導体素子の製造方法を説明する為の断面図である。
【図７】本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図８】本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図９】本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１０】本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１１】本発明の第１実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１２】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１３】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１４】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１５】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１６】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１７】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【図１８】本発明の第２実施例に係るＣＭＯＳを有する半導体素子及びその製造方法を説明するための断面図である。
【符号の説明】
１１、５１  半導体基板
１３、５３  素子分離膜
１５、５５  ｐウェル
１７、５７  ｎウェル
２１、５９  ゲート酸化膜
６０、６３  第１感光膜パターン
２９  金属層
６１  第１金属層
２３、６５  多結晶シリコン層
６７  第２金属層
３１、６９ａ、６９ｂ  ゲート電極
３３、７１  低濃度ｎ型不純物領域
３５、７３  低濃度ｐ型不純物領域
３７、７５  窒化膜スペーサ
３９、７７  高濃度ｎ型不純物領域
４１、７９  高濃度ｐ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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