(57)【特許請求の範囲】
【請求項１】
供給されるデータを論理演算するロジック回路と該ロジック回路の論理出力を一時保持するレジスタ回路とを備えて構成されるデジタル回路と、
前記デジタル回路の前段に設けられて、前記レジスタ回路のテスト用としての機能と外部入力端子から入力される入力データを前記デジタル回路に導入するインタフェースとしての機能を有する初段レジスタ回路であって、前記外部入力端子からの入力データをクロック信号のエッジに同期して取り込み、システム動作時はその取り込んだデータを前記デジタル回路に供給し、テスト時はその取り込んだデータを専用出力端子又は前記デジタル回路をバイパスする径路で該デジタル回路の外部出力端子へ出力する初段レジスタ回路と、
を具備したことを特徴とする半導体集積回路。
【請求項２】
システム動作時とテスト時とで、前記デジタル回路の出力と前記初段レジスタ回路の出力とを切り替えて出力することが可能な選択回路を具備したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記テストは、前記レジスタ回路のセットアップタイム及びホールドタイムを測定するためのものであることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体集積回路を複数用意し、
用意された複数の半導体集積回路における複数の初段レジスタ回路の出力ラインが入力ラインとして接続され、前記複数の初段レジスタ回路のうち動作中の１つの初段レジスタ回路の出力のみを選択的に出力可能とする組み合わせ論理回路を備え、
前記動作中の１つの初段レジスタ回路からの出力のみを１つの出力端子から出力することにより、
前記複数の半導体集積回路それぞれの初段レジスタ回路ごとにその出力を観測可能としたことを特徴とする半導体装置。
【請求項５】
前記組み合わせ論理回路は、複数の排他的論理和回路を組み合わせて構成されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路とレジスタ回路を備えて構成されるデジタル回路を有した半導体集積回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定可能とした半導体集積回路及び半導体装置に関する。
【背景技術】
【０００２】
例えばシステムＬＳＩに見られるように従来のクロック同期式のデジタル回路においては、入力端子の入力バッファの後には、少なくとも１つのロジック回路が配設され、そのロジック出力をフリップフロップで構成されるレジスタ回路に一時保持し更に次のロジック回路を経てそのロジック出力を次のレジスタ回路に供給するといった、構成になっている。
【０００３】
このような構成の回路では、入力端子に与えられたデータは、クロック信号の立ち上がりエッジ或いは立ち下がりエッジに同期してレジスタ回路へ取り込まれる。つまり、レジスタ回路は、そのクロック端子に入力されるクロック信号により、外部から制御される。
【０００４】
レジスタ回路においては、データを取り込むのに要する時間はゼロではなく、取り込む前後のある期間、データを固定(安定)しておかなければならない。この取り込む前の部分(クロック信号の立ち上がりエッジ以前)をセットアップタイムｔsu、取り込んだ後の部分(クロック信号の立ち上がりエッジ以後)をホールドタイムｔholdと呼んでいる。つまり、データを取り込むとき、データは少なくともｔsu＋ｔholdの期間は固定しなくてはならず、これを無視するとフリップフロップの動作は保証されない。従って、レジスタ回路にデータを入力するに際して、クロックエッジに対するデータの入出力のタイミングを検証(観測)する必要がある。このクロックエッジに対するデータの入出力のタイミングを検証するには、通常、ＬＳＩテスタが用いられる。
【０００５】
ところが、従来のデジタル回路の構成は、入力バッファから初段のレジスタ回路までの経路に複雑なロジック回路が複数存在しており、それらロジック回路の後段にロジック出力を取り込むための初段のレジスタ回路があるために、この初段レジスタ回路にデータを取り込む際に前段の複雑なロジック回路に起因してそれぞれのロジック出力に配線遅延が生じるためにクロック信号の立ち上がりエッジ或いは立ち下がりエッジに対してデータのタイミングを合わせることが難しく、また前段に複雑なロジック回路が存在するために後段にある初段レジスタ回路の出力を直接観測するための手段を配設することも難しい。
【０００６】
従来技術の半導体集積回路では、例えば特許文献１のように、被測定ピンＤｉの入力回路１−１の後に設けられたレジスタ回路２−１の出力部にスイッチ回路３を設ける。スイッチ回路３の一方の接点をレジスタ回路２−１の出力に接続し、もう一方の接点を判定用ピンＤｏに接続する。レジスタ回路２−１，２−２はクロック信号Ｃで制御される。被測定ピンＤｉのテストを実施する場合には、テストモード信号ＴＳＴを入力する。これにより、スイッチ回路３がオン状態となり、レジスタ回路２−１の出力と判定用ピンＤｏとがスイッチ回路３を介して接続され、判定用ピンＤｏにレジスタ回路２−１の出力が得られる。
【０００７】
しかしながら、特許文献１は、メモリ製品において用いられるアドレスピンやＩ／Ｏピンに接続した入力バッファ及びレジスタ回路について述べられており、上述のシステムＬＳＩのようなロジック回路とレジスタ回路を備えて構成されるデジタル回路において、そのデジタル回路中で複数用いられているレジスタ回路のセットアップタイムｔsu及びホールドタイムｔholdを観測するものではなかった。
【特許文献１】特開２０００−２５８４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は上記の問題に鑑み、ロジック回路とレジスタ回路を備えて構成されるデジタル回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定することが可能な半導体集積回路及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、供給されるデータを論理演算するロジック回路と該ロジック回路の論理出力を一時保持するレジスタ回路とを備えて構成されるデジタル回路と、前記デジタル回路の前段に設けられて前記レジスタ回路のテスト用としての機能と外部入力端子から入力される入力データを前記デジタル回路に導入するインタフェースとしての機能を有する初段レジスタ回路であって、前記外部入力端子からの入力データをクロック信号のエッジに同期して取り込み、システム動作時はその取り込んだデータを前記デジタル回路に供給し、テスト時はその取り込んだデータを専用出力端子又は前記デジタル回路をバイパスする径路で該デジタル回路の外部出力端子へ出力する初段レジスタ回路と、を具備したことを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１０】
本発明によれば、ロジック回路とレジスタ回路を備えて構成されるデジタル回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定することが可能な半導体集積回路及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
発明の実施の形態について図面を参照して説明する。  
図６は従来例の半導体集積回路のブロック図を示している。
【００１２】
図６において、半導体集積回路は、外部入力端子７１と、入力バッファ７２と、ロジック回路７３，７４と、ディレー回路(以下、単にディレー)７５，７６と、フリップフロップで構成されるレジスタ回路７７，７８と、クロック信号入力端子７９と、リセット信号入力端子８０と、ロジック回路８１と、フリップフロップで構成されるレジスタ回路８２と、出力バッファ８３と、外部出力端子８４とを備えている。
【００１３】
このような構成の半導体集積回路では、外部入力端子７１から入力されたデータは入力バッファ７２を経てロジック回路７３で論理演算して出力され、その出力はディレー７５を経て初段のレジスタ回路７７に一時保持される一方、ロジック回路７４で論理演算して出力されディレー７６を経てレジスタ回路７８に一時保持される。２つのレジスタ回路７７，７８からの出力は更にロジック回路８１に供給されて論理演算された後、後段のレジスタ回路８２に一時保持され、出力バッファ８３を経て出力端子８４から出力される。
【００１４】
ロジック回路７３，７４，８１は、通常は、複数のゲート回路が組み合わされた複雑な構成となっており、ディレー７５，７６は２つのロジック回路７３，７４から出力される信号のタイミング(時間)を調整して次段のレジスタ回路７７，７８へ供給するために挿入されている。
【００１５】
ところで、通常、レジスタ回路を用いた製品では、レジスタ回路の動作を保証するパラメータとしてレジスタ回路のセットアップタイム及びホールドタイムが製品カタログ等に記載されるが、図６の回路構成では、入力バッファ７２から初段のレジスタ回路７７又はレジスタ回路７８までの経路は複雑な構成のロジック回路７３又は／及び７４を経由しており、レジスタ回路７７又はレジスタ回路７８の前段に複雑なロジック回路があるために、初段のレジスタ回路７７又はレジスタ回路７８から出力するデータのタイミングを直接観測することがレイアウト的に難しく、またこのような観測する機能は設けられていなかった。
【００１６】
このように、入力バッファから初段レジスタまでの間にロジック回路を通過する経路が複数存在すること、またロジック回路が複雑なほど、レイアウト後の入力段でのセットアップタイム及びホールドタイム確保のためのディレイ調整を困難にして、設計時間の長期化を招いている。
【００１７】
また、入力段でのセットアップタイム及びホールドタイムを測定する場合は、初段レジスタ回路へのデータ取り込み状態になるまでＬＳＩの内部状態を遷移させなければならないこと、初段レジスタ回路に取り込んだデータをＬＳＩ出力状態になるまでＬＳＩの内部状態を遷移させなければならず、複雑なテストパターンを作成しテストを行っていた。
【００１８】
［第１の実施形態］
図１は本発明の第１の実施形態の半導体集積回路のブロック図を示している。  
図１において、半導体集積回路１０は、データが入力する外部入力端子１１と、入力バッファ１２と、ディレー１３と、２入力のマルチプレクサ１４と、フリップフロップで構成される初段レジスタ回路１５と、テスト用選択信号入力端子１６と、選択信号生成用の２入力オアゲート１７と、クロック信号入力端子１８と、リセット信号入力端子１９と、ロジック回路２０，２１と、２入力のマルチプレクサ２２，２４と、フリップフロップで構成されるレジスタ回路２３，２５と、ロジック回路２６と、フリップフロップで構成されるレジスタ回路２７と、出力バッファ２８と、データが出力する外部出力端子２９と、テスト出力の専用出力端子３１とを備えている。
【００１９】
この半導体集積回路１０は、外部入力端子１１からディレー１３及びマルチプレクサ１４までの入力回路部分と、初段レジスタ回路１５の部分と、テスト出力の専用出力端子３１と、ロジック回路２０，２１とマルチプレクサ２２，２４とレジスタ回路２３，２５とロジック回路２６とレジスタ回路２７とを備えたデジタル回路３０と、出力バッファ２８及び外部出力端子２９の出力回路部分とに分けて考えることができる。
【００２０】
ディレー１３は、外部からの入力データを初段レジスタ回路１５へクロック信号のエッジ（以下、クロックエッジ）に同期して取り込むときにクロックエッジに対して入力データが正常に取り込める時間余裕(以下、セットアップタイム)及びクロックエッジ以後にデータを正常に保持できる時間余裕(以下、ホールドタイム)が得られるようにタイミング調整するために設けられている。
【００２１】
初段レジスタ回路１５は、デジタル回路３０の前段に設けられて、レジスタ回路２３，２５，２７のテスト用としての機能と入力データを外部入力端子１１からデジタル回路３０に導入するインタフェースとしての機能を有するものであって、外部入力端子１１からの入力データをクロックエッジに同期して保持し、システム動作時はその保持出力をデジタル回路３０内に導入し、テスト時はその保持出力を専用出力端子３１に出力する。
【００２２】
なお、テスト時には、図示しないＬＳＩテスタによって出力されるテストデータを外部入力端子１１に入力すると共に、同じＬＳＩテスタによって初段レジスタ回路１５の出力端子Ｑに接続したテスト出力専用出力端子３１からの出力データを観測することにより、入力段でのセットアップタイム及びホールドタイムを測定することができる。
【００２３】
デジタル回路３０は、ロジック回路２０，２１，２６と、これらのロジック回路２０，２１，２６それぞれの論理出力を一時保持するレジスタ回路２３，２５，２７とを備えている。
【００２４】
レジスタ回路１５，２３，２５，２７はいずれも、データ入力端子Ｄと出力端子Ｑと反転出力端子/Ｑとクロック入力端子ＣＫとリセット端子Ｒとを備え、入力端子Ｄに入力するデータをクロックエッジのタイミングで取り込み一時保持する機能を有している。
【００２５】
マルチプレクサ１４，２２，２４はいずれも、２つの入力端子Ａ，Ｂと出力端子Ｚと選択信号入力端子Ｓを備え、選択信号が論理レベル‘１’のときは入力端子Ｂが出力端子Ｚと電気的に接続（即ち短絡）し、選択信号が論理レベル‘０’のときは入力端子Ａが出力端子Ｚと電気的に接続する。ロジック回路２６より出力されるデータ取り込み要求信号と外部より供給されるテスト用選択信号をオアゲート１７の２つの入力端に供給し、その出力信号を選択信号としてマルチプレクサ１４の選択信号入力端子Ｓに供給する。ロジック回路２６から供給されるデータ取り込み要求信号は外部から新たなデータを取り込むときは論理レベル‘１’、新たなデータ取り込みをしないときは論理レベル‘０’となり、外部から入力するテスト用選択信号はテストするときは論理レベル‘１’、テストしないときは論理レベル‘０’となる。
【００２６】
従って、マルチプレクサ１４は、新たにデータ取り込みするか又はテストするとき（即ちテストデータを入力するとき）は、入力端子Ｂが出力端子Ｚに接続することによって、外部からの入力データが初段レジスタ回路１５に取り込まれてデジタル回路３０内のロジック回路２０以降へ供給可能とされる一方、テスト時には専用出力端子３１からテスト出力として出力可能である。また、マルチプレクサ１４は、ロジック回路２６からの要求で新たなデータ取り込みをしないときで且つテスト用選択信号に基づいてテストしないときには、入力端子Ａが出力端子Ｚに接続することによって、初段レジスタ回路１５の出力端子Ｑからの出力がマルチプレクサ１４の端子Ａを経て初段レジスタ回路１５の入力端子Ｄにフィードバックされるので、マルチプレクサ１４の切替え前の保持データが初段レジスタ回路１５にラッチされ続け、そのラッチデータ（‘０’か‘１’かの一定値）が次段のロジック回路２０に供給され続けることになる。ロジック回路２０の出力はマルチプレクサ２２に供給される一方、ロジック回路２１に供給されている。ロジック回路２１，２２はそれぞれゲート回路が組み合わされて構成されており、各々の構成によって決まる論理演算を行う。
【００２７】
一方、マルチプレクサ２２の選択信号入力端子Ｓには、ロジック回路２０より出力される選択用信号が供給されている。マルチプレクサ２４の選択信号入力端子Ｓには、ロジック回路２１より出力される選択用信号が供給されている。マルチプレクサ２２，２４それぞれで２つの入力端子Ａ，Ｂのうちどちらが選択されるかは、ロジック回路２０，２１から選択用として出力される要求信号の内容により決定される。マルチプレクサ２２，２４それぞれで、選択信号Ｓとして‘１’が供給されているときは、ロジック回路２０，２１からの論理出力がマルチプレクサ２２，２４それぞれの端子Ｂから出力端子Ｚへと透過して出力され、その２つの出力信号はそのままレジスタ回路２３，２５を経由することなくロジック回路２６へ入力として供給される。また、マルチプレクサ２２，２４それぞれで、選択信号Ｓとして‘０’が供給されているときは、マルチプレクサ２２，２４では入力端子Ａと出力端子Ｚが接続されるので、マルチプレクサ切替え前にレジスタ回路２３，２５で保持していた出力がマルチプレクサ２２，２４それぞれの入力端子Ａにフィードバックされ続け、レジスタ回路２３，２５それぞれの出力端子Ｑからのラッチデータがロジック回路２６へ入力として供給される。ロジック回路２６もゲート回路が組み合わされて構成されており、その構成によって決まる論理演算を行う。そして、ロジック回路２６からの論理出力は最終段のレジスタ回路２７の入力端子Ｄにクロックエッジに同期して取り込まれ、出力バッファ２８を経て外部出力端子２９から出力される。
【００２８】
図２はクロック信号の有効なクロックエッジに対するセットアップタイムとホールドタイムの関係を示している。クロック信号の有効なクロックエッジとは、クロック信号の立ち上がり又は立ち下がりにおいて、クロック信号のエッジ(傾斜部分)で振幅の例えば１／２まで立ち上がり又は立ち下がったレベル位置を指し、クロック信号がこの位置まで立ち上がった又は立ち下がったときをもって立ち上がりエッジ又は立ち下がりエッジとするものである。
【００２９】
セットアップタイムとホールドタイムはそれぞれ例えば１ｎｓといったナノｓｅｃオーダーの時間であり、クロック信号の周期(例えば９ｎｓ)に対してデータの遅延時間が１０ｎｓと大きい場合には、セットアップタイムとホールドタイムの保証時間を確保(維持)するためにクロック信号の周期を１０ｎｓに変更しなければならない等、の問題が生じるので、セットアップタイムとホールドタイムを測定することが重要となる。
【００３０】
第１の実施形態によれば、入力バッファ１２から初段のレジスタ回路１５にてデータを取り込んだ後、ロジック回路を経由して、レジスタ回路２３、レジスタ回路２５へデータを渡す。本実施形態では、入力バッファの出力を用いて構成していた経路(図６の回路構成)を、入力バッファ１２のデータを取り込んだ初段レジスタ回路１５の出力を用いた経路(図１の回路構成)にする。こうすることで、入力バッファ１２から初段レジスタ回路１５へ到達するまでの経路に複雑なロジック回路を含まず単純化でき、システム動作で必要な入力段でのセットアップタイム及びホールドタイム確保のためのディレイ調整を容易に行える。つまり、初段のレジスタ回路１５は、デジタル回路３０内で用いられているレジスタ回路のセットアップタイム及びホールドタイムを測定するための測定用代替物としての機能も有している。
【００３１】
また、入力段でのセットアップタイム及びホールドタイム測定では複雑なロジック回路を通過しないので、入力バッファから初段レジスタ回路へのデータ取り込み状態までの遷移パターン作成が不要となる。
【００３２】
システムＬＳＩのような半導体集積回路において、入力バッファから初段レジスタ回路までの経路に分岐や複数の回路を通過することなく単純化でき、またテスト出力の専用出力端子３１を配設することで、初段レジスタ回路の出力を観測できる。
【００３３】
上記の経路を単純化することで、レイアウト後の入力段でのセットアップタイム及びホールドタイム確保のためのディレイ調整を容易にできる。また、テスト用出力端子と組み合わせることで、入力段でのセットアップタイム及びホールドタイム測定の信頼性向上と測定時間が短縮される。
【００３４】
［第２の実施形態］
図３は本発明の第２の実施形態の半導体集積回路のブロック図を示している。  
図３において、半導体集積回路１０Ａは、図１における初段レジスタ回路１５の前段に配置したマルチプレクサ１４を削除しかつオアゲート１７を無くし、デジタル回路３０の最終段のレジスタ回路２７と出力バッファ２８との間に２入力のマルチプレクサ３２を配設し、初段レジスタ回路１５の出力と最終段のレジスタ回路２７の出力とのいずれか一方をマルチプレクサ３２にて選択して出力バッファ２８に供給する構成としたものである。これにより、外部出力端子２９をテスト用データの出力端子と兼用することができる。その他の構成は、図１と同様である。
【００３５】
マルチプレクサ３２は、初段レジスタ回路１５の出力を入力する入力端子Ａと、最終段のレジスタ回路２７の出力を入力する入力端子Ｂと、入力端子Ａ，Ｂのいずれか一方を出力端子Ｚに電気的に接続するためのテスト用選択信号の入力端子Ｓと、選択された入力端子Ａ又はＢの入力を出力バッファ２８に供給する出力端子Ｚと、を備えている。
【００３６】
テスト時は、外部のテスト用選択信号入力端子１６からマルチプレクサ３２にテスト用選択信号として例えば‘０’が供給され、このときは、マルチプレクサ３２は入力端子Ａを出力端子Ｚに接続して、初段レジスタ回路１５からの出力を出力バッファ２８を経由して出力端子２９より出力する。また、システム動作時は、外部のテスト用選択信号入力端子１６からテスト用選択信号として‘１’が供給され、このときは、マルチプレクサ３２は入力端子Ｂを出力端子Ｚに接続してデジタル回路３０の最終段のレジスタ回路２７からの出力を出力バッファ２８を経由して出力端子２９より出力する。
【００３７】
図４は図３の第２の実施形態の別の実施例のブロック図を示している。  
図４の半導体集積回路１０Ｂは、図３の構成とはマルチプレクサ３２の挿入位置が最終段のレジスタ回路２７の前後と違うのみである。すなわち、図４では、デジタル回路３０のロジック回路２６と最終段のレジスタ回路２７との間にマルチプレクサ３２を配設する構成としている。
【００３８】
マルチプレクサ３２は、初段レジスタ回路１５の出力を入力する入力端子Ａと、ロジック回路２６の出力を入力する入力端子Ｂと、入力端子Ａ，Ｂのいずれか一方を出力端子Ｚに電気的に接続するためのテスト用選択信号の入力端子Ｓと、選択された入力端子Ａ又はＢの入力を最終段のレジスタ回路２７の入力端子Ｄに供給する出力端子Ｚと、を備えている。
【００３９】
テスト時は、外部のテスト用選択信号入力端子１６からテスト用選択信号として例えば‘０’が供給されているときは、マルチプレクサ３２は入力端子Ａを出力端子Ｚに接続することによって、初段レジスタ回路１５からの出力をクロックエッジに同期して最終段のレジスタ回路２７に取り込み出力バッファ２８を経由して出力端子２９より出力する。また、システム動作時は、外部のテスト用選択信号入力端子１６からテスト用選択信号として‘１’が供給されているときは、マルチプレクサ３２は入力端子Ｂを出力端子Ｚに接続することによって、デジタル回路３０内のロジック回路２６の出力をクロックエッジに同期して最終段のレジスタ回路２７に取り込み出力バッファ２８を経由して出力端子２９より出力する。
【００４０】
図３の構成とするか或いは、図４の構成とするかは、ＬＳＩ開発の仕様によって選択すればよい。  
第２の実施形態によれば、入力バッファ１２から初段のレジスタ回路１５にてデータを容易に取り込んだ後、ロジック回路２６を通過することなく直接的に、初段レジスタ回路１５の出力を観測できるので、初段レジスタ回路１５からデータを出力バッファ２８に遷移させるまでのパターン作成が不要となる。
【００４１】
また、複数のレジスタ回路の出力を観測せずに一箇所で済むことや、内部レジスタ回路や回路構成の遷移状態の影響を受けずに済むので、入力段でのセットアップタイム及びホールドタイム測定の信頼性を向上させることができる。
【００４２】
［第３の実施形態］
図５は本発明の第３の実施形態の半導体装置のブロック図を示している。本実施形態に示す半導体装置４０は、入力データを入力可能な複数の外部入力端子４１，４５，４９と、複数の入力バッファ４２，４６，５０と、複数のディレー４３，４７，５１と、複数の初段レジスタ回路４４，４８，５２，５３と、これらの初段レジスタ回路に接続したデジタル回路３４と、複数の初段レジスタ回路４４，４８，５２，５３のうち動作しているいずれか１つの初段レジスタ回路の出力のみをテスト用出力としてマルチプレクサ６１の一方の入力端子Ａに供給するための複数の排他的論理和回路(ＥＸＯＲ)５８〜６０で構成される組み合わせ論理回路３５と、クロック信号入力端子５４と、リセット信号入力端子５５と、ＥＸＯＲ６０からのテスト用出力を入力する入力端子Ａとデジタル回路３４内のレジスタ回路５７の出力を入力する入力端子Ｂとテスト用選択信号の入力端子Ｓと出力端子Ｚを備え、入力端子Ａ又はＢのいずれか一方の入力を選択して出力端子Ｚに出力するマルチプレクサ６１と、テスト用選択信号入力端子６２と、出力バッファ６３と、出力データが出力される外部出力端子６４と、を備えている。
【００４３】
なお、デジタル回路３４は、複数の初段レジスタ回路４４，４８，５２，５３に共通のデジタル回路として１つのロジック回路５６と、その論理出力を取り込む１つの出力段のレジスタ回路５７でのみ構成されている。しかし、このような共通のデジタル回路を設けずに、複数の初段レジスタ回路４４，４８，５２，５３それぞれに接続したシステム動作用の複数のデジタル回路を配設し、それらのデジタル回路の出力と組み合わせ論理回路３５からのテスト時の初段レジスタ回路出力を入力とする複数入力のマルチプレクサ５８’を配設した構成としてもよい。
【００４４】
また、複数の初段レジスタ回路４４，４８，５２，５３のうち、２つの初段レジスタ回路５２，５３はクロックエッジに同期して同じ入力端子４９及び入力バッファ５０からの入力データを共通に取り込んでいるが、初段レジスタ回路５２はクロック信号の立ち上がりエッジに同期して取り込みを行い、初段レジスタ回路５３はクロック信号の立ち下がりエッジに同期して取り込みを行う構成としている。
【００４５】
上記の構成において、初段レジスタ回路の出力を観測するためのテスト時には、入力端子４１，４５，４９のうちテストする初段レジスタ回路に対応した入力端子(例えば入力端子４１)にのみ入力データ(‘０’と‘１’に時間的に変化する信号)を入力し、他の入力端子４５，４９には一定値(‘０’又は‘１’の時間的に変化しない信号)を入力することによって、テストしている初段レジスタ回路４４から出力されるデータのみが組み合わせ論理回路３５を通過してマルチプレクサ６１の入力端子Ａに供給される。テスト時はテスト用選択信号入力端子６２からは‘０’が供給されるので、マルチプレクサ６１は入力端子Ａ，ＢのうちＡが選択され、従って出力端子Ｚ及び出力バッファ６３を経て外部出力端子６４から観測用データが出力される。
【００４６】
システム動作時についても、例えば入力端子４１にのみ入力データ(‘０’と‘１’に時間的に変化する信号)が入力されているとすれば、初段レジスタ回路４３の反転出力端子/Ｑから出力される反転データがロジック回路５６にて論理演算されて出力され、さらに出力段のレジスタ回路５７に取り込まれた後、マルチプレクサ６１の入力端子Ｂに供給される。テスト用選択信号入力端子６２からは‘１’が供給されるので、マルチプレクサ６１は入力端子Ａ，ＢのうちＢが選択され、従って出力端子Ｚ及び出力バッファ６３を経て外部出力端子６４から動作時の出力データが出力される。
【００４７】
第３の実施形態によれば、図１乃至図３に示したような半導体集積回路が複数あって、その複数の半導体集積回路に対して観測用テスト出力端子を複数確保できない場合は、複数の半導体集積回路の複数の初段レジスタ回路の出力を複数のEXORで構成される組み合わせ論理回路で束ね、測定予定の初段レジスタ回路の出力を１つの出力端子から取り出して測定することが可能となる。個々の入力バッファ、クロックエッジごとに１つの初段レジスタ回路しか出力を観測できないが、このようにすることでテスト出力端子を減らすことができる。
【００４８】
以上述べたように本発明によれば、システム動作で必要な入力バッファから初段レジスタ回路までの経路が共通化されることで、初段レジスタ回路に対する入力段でのセットアップタイム及びホールドタイム保証に必要なディレー調整が容易になり、ＬＳＩの開発期間の短縮が可能となる。初段のレジスタ回路は、デジタル回路内で用いられているレジスタ回路のセットアップタイム及びホールドタイムを測定するための測定用代替物としての機能を有している。
【００４９】
また、入力段でのセットアップタイム及びホールドタイムを測定すべき初段レジスタ回路の遷移状態の準備が容易になることと、初段レジスタ回路の出力を直接観測が可能になることで、複雑なパターン作成と測定に余分なパターンが不要となり、測定準備と測定時間の短縮が可能となる。加えて、入力段でのセットアップタイム及びホールドタイムの確実な測定も可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態の半導体集積回路を示すブロック図。
【図２】有効なクロックエッジに対するセットアップタイムとホールドタイムの関係を示す図。
【図３】本発明の第２の実施形態の半導体集積回路を示すブロック図。
【図４】図３の第２の実施形態の別の実施例を示すブロック図。
【図５】本発明の第３の実施形態の半導体装置を示すブロック図。
【図６】従来例の半導体集積回路を示すブロック図。
【符号の説明】
【００５１】
１０，１０Ａ，１０Ｂ…半導体集積回路
１１…外部入力端子
１５，４４，４８，５２，５３…初段レジスタ回路
２０，２１，２６…ロジック回路
２７…最終段のレジスタ回路
２９…外部出力端子
３０…デジタル回路
３１…テスト出力専用出力端子
４０…半導体装置
【図１】
0004977045.tif 000002
【図２】
0004977045.tif 000003
【図３】
0004977045.tif 000004
【図４】
0004977045.tif 000005
【図５】
0004977045.tif 000006
【図６】
0004977045.tif 000007