(57)【特許請求の範囲】
【請求項１】
トレンチゲート構造の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）半導体基板の半導体層上に、第１酸化珪素膜、第１窒化珪素膜および第２酸化珪素膜を順次形成する工程と、
（ｂ）前記第１酸化珪素膜、前記第１窒化珪素膜および前記第２酸化珪素膜をパターニングする工程と、
（ｃ）前記（ｂ）工程後に、パターニングされた前記第１酸化珪素膜、前記第１窒化珪素膜および前記第２酸化珪素膜をマスクとして、ドライエッチングを行うことで、前記半導体層の主面からその深さ方向に向って溝を形成する工程と、
（ｄ）前記（ｃ）工程後に、ウェットエッチングを行うことで、前記第２酸化珪素膜を除去すると共に、前記溝の上縁部から離れる方向に前記第１酸化珪素膜を後退させる工程と、
（ｅ）前記（ｄ）工程後に、ドライエッチングを行うことで、前記溝の上縁部をなだらかな形状にする工程と、
（ｆ）前記工程（ｅ）の後、前記溝の内面に犠牲熱酸化膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記犠牲熱酸化膜を除去する工程と、
（ｈ）前記工程（ｇ）の後、前記溝の内面および半導体層の主面上に熱酸化によって第１酸化膜を形成する工程と、
（ｉ）前記工程（ｈ）の後、前記溝の内面および半導体層の主面上に形成された前記第１酸化膜上に絶縁膜を堆積する工程と、
（ｊ）前記工程（ｉ）の後、前記絶縁膜上に前記電界効果トランジスタのゲート電極を形成する工程と、
（ｋ）前記半導体層に第１不純物を導入して、前記電界効果トランジスタの第１導電型のチャネル領域を形成する工程と、
（ｌ）前記半導体層に第２不純物を導入して、前記電界効果トランジスタの第２導電型のソース領域を形成する工程を有し、
前記第１酸化膜および前記絶縁膜は、前記電界効果トランジスタのゲート絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｉ）において、前記絶縁膜は、化学気相成長法によって堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜および前記第１酸化膜は、酸化珪素膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｋ）および（ｌ）は、前記工程（ｈ）の後で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜の厚さは、前記第１酸化膜の厚さよりも厚いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記半導体層は、エピタキシャル成長法で形成された層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
トレンチゲート構造の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）半導体基板の半導体層上に、第１酸化珪素膜、第１窒化珪素膜および第２酸化珪素膜を順次形成する工程と、
（ｂ）前記第１酸化珪素膜、前記第１窒化珪素膜および前記第２酸化珪素膜をパターニングする工程と、
（ｃ）前記（ｂ）工程後に、パターニングされた前記第１酸化珪素膜、前記第１窒化珪素膜および前記第２酸化珪素膜をマスクとして、ドライエッチングを行うことで、前記半導体層の主面からその深さ方向に向って溝を形成する工程と、
（ｄ）前記（ｃ）工程後に、ウェットエッチングを行うことで、前記第２酸化珪素膜を除去すると共に、前記溝の上縁部から離れる方向に前記第１酸化珪素膜を後退させる工程と、
（ｅ）前記（ｄ）工程後に、ドライエッチングを行うことで、前記溝の上縁部をなだらかな形状にする工程と、
（ｆ）前記工程（ｅ）の後、前記溝の内面および半導体層の主面上に熱酸化によって第１酸化膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記溝の内面および半導体層の主面上に形成された前記第１酸化膜上に絶縁膜を堆積する工程と、
（ｈ）前記工程（ｇ）の後、前記絶縁膜上に前記電界効果トランジスタのゲート電極を形成する工程と、を有し、
前記第１酸化膜および前記絶縁膜は、前記電界効果トランジスタのゲート絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ｇ）において、前記絶縁膜は、化学気相成長法によって堆積されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜および前記第１酸化膜は、酸化珪素膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜の厚さは、前記第１酸化膜の厚さよりも厚いことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲート構造のトランジスタ素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電力増幅回路、電源回路等のスイッチング素子としてパワートランジスタ（半導体装置）が使用されている。この種のパワートランジスタは、複数個のトランジスタ素子の夫々を電気的に並列に接続した構成になっている。トランジスタ素子は、例えばトレンチゲート構造のＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）で構成されている。以下、トレンチゲート構造のＭＩＳＦＥＴを有するパワートランジスタの製造方法について説明する。
【０００３】
まず、単結晶珪素からなるｎ＋型半導体基板の主面上にエピタキシャル成長法でｎ−型半導体層を形成する。このｎ＋型半導体基板及びｎ−型半導体層はドレイン領域として使用される。次に、前記ｎ−型半導体層の主面の全面にｐ型不純物をイオン打込み法で導入し、チャネル形成領域として使用されるｐ型半導体領域を形成する。次に、前記ｐ型半導体領域の主面にイオン打込み法でｎ型不純物を選択的に導入し、ソース領域であるｎ＋型半導体領域を形成する。
【０００４】
次に、前記ｎ−型半導体層の主面上に例えば酸化珪素膜を形成した後、前記酸化珪素膜にパターンニングを施し、前記ｎ−型半導体層の溝形成領域上に開口部を有するマスクを形成する。次に、前記マスクをエッチングマスクとして使用し、前記ｎ−型半導体層の主面からその深さ方向に向って溝を形成する。溝の形成は、異方性ドライエッチング法で行う。
【０００５】
次に、ウエットエッチング処理を施し、前記マスクを前記溝の上縁部（溝の側面とｎ−型半導体層の主面とが交わる部分）から後退させる。次に、等方性ドライエッチング処理を施し、前記溝の上縁部及び底面縁部（溝の側面とその底面とが交わる部分）をなだらかな形状にする。次に、前記マスクを除去する。
【０００６】
次に、熱酸化処理を施し、前記溝の内面に犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去する。この犠牲熱酸化膜の形成及び除去は、溝を形成する時に生じた欠陥、歪み、汚染等を除去する目的で行なわれる。
【０００７】
次に、熱酸化処理を施し、前記溝の内面に熱酸化膜からなるゲート絶縁膜を形成する。次に、前記溝内を含むｎ−型半導体層の主面上の全面に多結晶珪素膜を化学気相成長（Ｃhemical Ｖapor Ｄeposition）法で形成する。この多結晶珪素膜には抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【０００８】
次に、エッチバック処理を施し、前記多結晶珪素膜の表面を平坦化する。次に、前記多結晶珪素膜にエッチング処理を選択的に施し、前記溝内にゲート電極を形成すると共に、前記ｎ−型半導体層の主面の周辺領域上に前記ゲート電極と一体化されたゲート引出用電極を形成する。この工程により、ｎ−型半導体層の溝内にゲート絶縁膜を介在してゲート電極を形成したトレンチゲート構造のＭＩＳＦＥＴが形成される。
【０００９】
次に、前記ゲート電極上を含むｎ−型半導体層の主面上の全面に層間絶縁膜を形成し、その後、前記層間絶縁膜に接続孔を形成し、その後、ソース配線及びゲート配線を形成し、その後、最終保護膜を形成し、その後、前記最終保護膜にボンディング開口を形成し、その後、前記ｎ＋型半導体基板の裏面にドレイン電極を形成することにより、トレンチゲート構造のＭＩＳＦＥＴを有するパワートランジスタがほぼ完成する。
【００１０】
このように構成されたトレンチゲート構造のＭＩＳＦＥＴは、半導体層の主面上にゲート絶縁膜を介在してゲート電極を形成したＭＩＳＦＥＴに比べて占有面積を縮小できるので、パワートランジスタの小型化及び低オン抵抗化を図ることができる。
【００１１】
なお、トレンチゲート構造のＭＩＳＦＥＴを有するパワートランジスタについては、例えば特開平７−２６３６９２号公報に記載されている。
【００１２】
【特許文献１】特開平７−２６３６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明者等は、前述のパワートランジスタ（半導体装置）について検討した結果、以下の問題点を見出した。
【００１４】
前記パワートランジスタは、ドレイン領域であるｎ−型半導体層にチャネル形成領域であるｐ型半導体領域を形成し、前記ｐ型半導体領域にソース領域であるｎ＋型半導体領域を形成し、前記ｎ−型半導体層に溝を形成した後、熱酸化処理を施して前記溝の内面にゲート絶縁膜である熱酸化膜を形成している。このため、前記ｐ型半導体領域の不純物（例えば硼素(Ｂ)）や前記ｎ＋型半導体領域の不純物（例えば砒素(Ａｓ)）が熱酸化膜中に取り込まれ、ゲート絶縁膜の絶縁耐圧が劣化し易くなるので、パワートランジスタの信頼性が低下する。
【００１５】
また、溝の側面におけるｐ型半導体領域の不純物が熱酸化膜中に取り込まれ、溝の側面におけるチャネル形成領域の不純物濃度にバラツキが生じるので、ＭＩＳＦＥＴのしきい値電圧（Ｖth）が変動し、ＦＥＴ特性を安定に再現性良く提供することが出来ない。
【００１６】
また、熱酸化膜を形成する時の熱処理温度によってソース領域であるｎ＋型半導体領域の不純物が増速拡散してＭＩＳＦＥＴの実効チャネル長が短縮され、パンチスルー耐圧が低下する。そこで、９５０［℃］程度の低温の熱処理温度で熱酸化膜を形成すれば、ソース領域であるｎ＋型半導体領域の不純物の増速拡散を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確保できる。しかしながら、低温の熱処理温度で熱酸化膜を形成した場合、熱酸化膜の成長時に生じる圧縮応力によって溝の上縁部が角張った形状に変形し、この上縁部における熱酸化膜の膜厚が局所的に薄くなるので、ＭＩＳＦＥＴのゲート耐圧が低下する。そこで、１１００［℃］程度の高温の熱処理温度で熱酸化膜を形成すれば、溝の上縁部における変形を抑制でき、ＭＩＳＦＥＴのゲート耐圧を確保できるが、１１００［℃］程度の高温の熱処理温度で熱酸化膜を形成した場合、前述のように、ソース領域であるｎ＋型半導体領域の不純物が増速拡散し、ＭＩＳＦＥＴのパンチスルー耐圧が低下する。即ち、ＭＩＳＦＥＴのパンチスルー耐圧及びゲート耐圧を確保することができないので、パワートランジスタの信頼性が低下する。
【００１７】
本発明の目的は、半導体装置の信頼性を高め、かつ安定で再現性の良いＦＥＴ特性を得ることが可能な技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
トレンチゲート構造のＭＩＳＦＥＴを有する半導体装置の製造方法であって、ドレイン領域である第１導電型半導体層の主面からその深さ方向に向って溝を形成し、前記溝の内面に熱酸化膜と堆積膜からなるゲート絶縁膜を形成し、かつ前記溝内にゲート電極を形成した後、前記第１導電型半導体層に不純物を導入してチャネル形成領域である第２導電型半導体領域を形成すると共に、前記第２導電型半導体領域に不純物を導入してソース領域である第１導電型半導体領域を形成する。前記熱酸化膜の形成は酸素ガス雰囲気中又は水蒸気雰囲気中で行い、前記堆積膜の形成は化学気相成長法で行う。前記堆積膜は、酸化珪素膜又は窒化珪素膜若しくは酸窒化膜で形成する。
【００２１】
上述した手段によれば、ゲート絶縁膜である熱酸化膜を形成した後に、チャネル形成領域である第２導電型半導体領域及びソース領域である第１導電型半導体領域を形成するので、第２導電型半導体領域の不純物や第１導電型半導体領域の不純物が熱酸化膜中に取り込まれることはなく、不純物の取り込みによるゲート絶縁膜の絶縁耐圧の劣化を抑制できる。この結果、半導体装置の信頼性を高めることができる。
【００２２】
また、ゲート絶縁膜である熱酸化膜を形成した後に、チャネル形成領域である第２半導体領域を形成するので、溝の側面における第２導電型半導体領域の不純物が熱酸化膜中に取り込まれることはなく、チャネル形成領域の不純物濃度のバラツキによるＭＩＳＦＥＴのしきい値電圧（Ｖth）の変動を抑制できる。この結果、安定なＦＥＴ特性を再現性良く得ることができる。
【００２３】
また、ゲート絶縁膜である熱酸化膜を形成した後に、ソース領域である第１導電型半導体領域を形成するので、１１００［℃］程度の高温の熱酸化処理温度で熱酸化膜の形成を行っても、第１導電型半導体領域の不純物が増速拡散することはなく、実効チャネル長の縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確保できる。また、９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜の形成を行い、熱酸化膜の成長時に生じる圧縮応力によって溝の上縁部（溝の側面と第１導電型半導体層の主面とが交わる部分）が角張った形状に変形し、この上縁部における熱酸化膜の膜厚が局所的に薄くなっても、その部分を堆積膜で補うことができるので、ＭＩＳＦＥＴのゲート耐圧を確保できる。この結果、半導体装置の信頼性を高めることができる。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２５】
トレンチゲート構造のトランジスタ素子を有する半導体装置の信頼性を高め、かつ安定で再現性の良いＦＥＴ特性を得ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
図１は、本発明の実施形態１であるパワートランジスタ（半導体装置）の要部平面図であり、図２は、図１に示すＡ−Ａ線の位置で切った断面図であり、図３は、図１に示すＢ−Ｂ線の位置で切った断面図である。なお、図１において、図を見易くするため、後述するソース配線１２Ａ、ゲート配線１２Ｂ、最終保護膜１３等は図示を省略している。また、図２及び図３において、図を見易くするため、断面を表わすハッチング（斜線）は一部省略している。
【００２８】
本実施形態のパワートランジスタは、図１及び図２に示すように、例えば、単結晶珪素からなるｎ＋型半導体基板１Ａの主面上にｎ−型半導体層１Ｂが形成された半導体基体を主体とする構成になっている。ｎ−型半導体層１Ｂは、例えばエピタキシャル成長法で形成され、単結晶珪素で構成されている。
【００２９】
前記半導体基体には複数個のトランジスタ素子が形成され、この複数個のトランジスタ素子の夫々は電気的に並列に接続されている。本実施形態のトランジスタ素子はＭＩＳＦＥＴで構成されている。
【００３０】
前記ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６Ａ、ソース領域及びドレイン領域で構成されている。チャネル形成領域は、ｎ−型半導体層１Ｂに形成されたｐ型半導体領域８で構成されている。ソース領域は、ｐ型半導体領域８に形成されたｎ＋型半導体領域９で構成されている。ドレイン領域は、ｎ＋型半導体基板１Ａ及びｎ−型半導体層１Ｂで構成されている。ゲート絶縁膜５は、ｎ−型半導体層１Ｂの主面からその深さ方向に向って形成された溝４の内面に形成されている。ゲート電極６Ａは、溝４内にゲート絶縁膜５を介在して埋め込まれた導電膜で構成されている。導電膜としては、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。即ち、ＭＩＳＦＥＴは、ｎ−型半導体層１Ｂの主面からその深さ方向に向ってソース領域、チャネル形成領域、ドレイン領域の夫々を順次配列した縦型構造で構成され、更に、ｎ−型半導体層１Ｂに形成された溝４内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成したトレンチゲート構造で構成されている。また、ＭＩＳＦＥＴは、溝４の側面におけるｐ型半導体領域８をチャネル形成領域とするｎチャネル導電型で構成されている。
【００３１】
前記ＭＩＳＦＥＴのゲート絶縁膜５は、これに限定されないが、例えば、溝４の内面から熱酸化膜５Ａ、堆積膜５Ｂの夫々を順次配列した多層膜で構成されている。熱酸化膜５Ａは例えば２０［ｎｍ］程度の膜厚で形成され、堆積膜５Ｂは例えば５０［ｎｍ］程度の膜厚で形成されている。熱酸化膜５Ａは、ｎ−型半導体層１Ｂに溝４を形成した後、例えば、酸素ガス雰囲気又は水蒸気雰囲気において９５０［℃］程度の熱処理を施すことによって形成される。堆積膜５Ｂは、例えば化学気相成長（Ｃhemical Ｖapor Ｄeposition）法で堆積した酸化珪素膜で形成されている。この酸化珪素膜は、例えば８００［℃］程度の温度雰囲気中にて、シラン（ＳｉＨ４）を酸素（Ｏ２）と反応させることによって形成される。
【００３２】
前記ｎ−型半導体層１Ｂの主面の素子形成領域は溝４によって複数の島領域に区分されている。この複数の島領域の夫々は行列状に規則的に配置され、その平面形状は扁平八角形で形成されている。即ち、溝４は、ｎ−型半導体層１Ｂの主面の素子形成領域を複数の島領域に区分し、これらの島領域の平面形状が扁平八角形となるパターンで形成されている。なお、ＭＩＳＦＥＴのソース領域であるｎ＋型半導体領域９は、溝４によって区分されたｎ−型半導体層１Ｂの島領域の主面に形成されている。
【００３３】
前記溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）及びその底面縁部（溝４の側面とその底面とが交わる部分）は、なだらかな形状になっている。この溝４の上縁部及び低面縁部の形状は、ｎ−型半導体層１Ｂに溝４を形成した後、塩素ガスと酸素ガスの混合ガスを用いたケミカルドライエッチングを施すことによって形成される。
【００３４】
前記ｎ＋型半導体領域９、ｐ型半導体領域８の夫々には、層間絶縁膜１０に形成された接続孔１１Ａを通してソース配線１２Ａが電気的に接続されている。層間絶縁膜１０は、ゲート電極６Ａとソース配線１２Ａとの間に設けられ、ゲート電極６Ａとソース配線１２Ａとを絶縁分離している。ソース配線１２Ａは、例えばアルミニウム（Ａｌ）膜又はアルミニウム合金膜で形成されている。なお、ゲート電極６Ａと層間絶縁膜１０との間には絶縁膜７が設けられている。
【００３５】
前記ゲート電極６Ａは、図１及び図３に示すように、ｎ−型半導体層１の主面の周辺領域に引き出され、その主面上に形成されたゲート引出用電極６Ｂと一体化されている。ゲート引出用電極６Ｂには、層間絶縁膜１０に形成された接続孔１１Ｂを通してゲート配線１２Ｂが電気的に接続されている。ゲート配線１２Ｂはソース配線１２Ａと同一の層に形成され、互いに電気的に分離されている。
【００３６】
前記ソース配線１２Ａ上及びゲート配線１２Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面には、図２及び図３に示すように、最終保護膜１３が形成されている。この最終保護膜１３は、例えば、ソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成長（Ｐlasma Ｃhemical Ｖapor Ｄeposition）法によって堆積された酸化珪素膜で形成されている。なお、最終保護膜１３には、ソース配線１２Ａの表面の一部を露出するボンディング開口が形成され、更に、ゲート配線１２Ｂの表面の一部を露出するボンディング開口が形成されている。
【００３７】
前記ｎ＋型半導体基板１の裏面にはドレイン電極１４が形成されている。
【００３８】
次に、前記パワートランジスタの製造方法について、図４乃至図１４（製造方法を説明するための要部断面図）を用いて説明する。なお、図８乃至図１４において、図を見易くするため、断面を表わすハッチング（斜線）は、一部省略している。
【００３９】
まず、単結晶珪素からなるｎ＋型半導体基板１Ａを用意する。ｎ＋型半導体基板１は２×１０１９［atoms／cm３］程度の不純物濃度に設定されている。不純物としては、例えば砒素（Ａｓ）が導入されている。
【００４０】
次に、図４に示すように、前記ｎ＋型半導体基板１Ａの主面上に、エピタキシャル成長法でｎ−型半導体層１Ｂを形成する。ｎ−型半導体層１Ｂとしては、例えば、０．４［Ωcm］程度の比抵抗値及び６［μｍ］程度の厚さで形成する。この工程により、ｎ＋型半導体基板１Ａ及びｎ−型半導体基板１Ｂからなる半導体基体が形成される。
【００４１】
次に、前記ｎ−型半導体層１Ｂの主面上に５００［ｎｍ］程度の膜厚の酸化珪素膜を形成する。この酸化珪素膜は、例えば熱酸化法で形成する。
【００４２】
次に、前記酸化珪素膜にパターンニングを施し、図５に示すように、前記ｎ−型半導体層１Ｂの溝形成領域上に開口部３を有するマスク２を形成する。このマスク２は、ｎ−型半導体層１Ｂの主面の素子形成領域において、開口部３で規定された領域の平面形状が扁平八角形となるパターンで形成する。
【００４３】
次に、前記マスク２をエッチングマスクとして使用し、図６に示すように、ｎ−型半導体層１Ｂの主面からその深さ方向に向って溝４を形成する。この溝４の形成は、例えば、塩素ガス又は臭化水素ガスを用い、ＲＦ（Ｒadio Ｆrequency）パワーを高く設定した異方性エッチング法で行う。溝４は、深さが１．５〜２［μｍ］程度、幅が０．５〜２［μｍ］程度となるように形成する。
【００４４】
次に、ウエットエッチング処理を施し、前記マスク２を前記溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）から２００［ｎｍ］程度後退させる。
【００４５】
次に、塩素ガスと酸素ガスの混合ガスを用いたケミカルドライエッチング処理を施し、図７に示すように、前記溝４の上縁部及び底面縁部（溝４の側面とその底面とが交わる部分）をなだらかな形状にする。この工程により、上縁部及び底面縁部の形状がなだらかな溝４が得られる。その後、前記マスク２を除去する。  
【００４６】
次に、熱酸化処理を施し、前記溝４の内面に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去する。この犠牲酸化膜の形成及び除去は、溝４を形成する時に生じた欠陥、歪み、汚染等を除去する目的として行なわれる。犠牲熱酸化膜の形成は、１１００［℃］程度の高温度の酸素ガス雰囲気中で行う。９５０［℃］程度の低温の熱酸化処理温度で犠牲熱酸化膜の形成を行った場合、犠牲熱酸化膜の成長時に生じる圧縮応力により、前段の工程でなだらかな形状に加工した溝４の上縁部が角張った形状に変形してしまうので、犠牲熱酸化膜の形成は１０００［℃］以上の熱酸化処理温度で行う。なお、犠牲酸化膜の形成は、窒素ガスで希釈した酸素ガス雰囲気中で行ってもよい。
【００４７】
次に、熱酸化処理を施し、図８に示すように、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜５Ａを形成した後、図９に示すように、前記熱酸化膜５Ａの表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜からなる堆積膜５Ｂを化学気相成長法で堆積してゲート絶縁膜５を形成する。熱酸化膜５Ａの形成は９５０［℃］程度の低温の酸素ガス雰囲気中又は水蒸気雰囲気中で行う。堆積膜５Ｂの堆積は８００［℃］程度の低温の温度雰囲気中で行う。このゲート絶縁膜５の形成工程において、９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行っているため、熱酸化膜５Ａの成長時に生じる圧縮応力により、前段の工程でなだらかな形状に加工した溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が角張った形状に変形し、この上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなるが、その部分を堆積膜５Ｂで補っているので、ゲート絶縁膜５の絶縁耐圧は確保される。
【００４８】
次に、前記溝４内を含むｎ−型半導体層１Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を化学気相成長法で形成する。この多結晶珪素膜には抵抗値を低減する不純物（例えば燐(Ｐ)）がその堆積中又は堆積後に導入される。多結晶珪素膜は、例えば１［μｍ］程度の膜厚で形成する。
【００４９】
次に、前記多結晶珪素膜の表面を平坦化する。この平坦化は、例えばエッチバック法又は化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）法で行う。
【００５０】
次に、前記多結晶珪素膜にエッチング処理を選択的に施し、図１０に示すように、前記溝４内にゲート電極６Ａを形成すると共に、前記ｎ−型半導体層１Ｂの主面の周辺領域上にゲート電極６Ａと一体化されたゲート引出用電極（図３に示す）６Ｂを形成する。
【００５１】
次に、前記ｎ−型半導体層１Ｂの主面上に残存する堆積膜５Ｂ、熱酸化膜５Ａの夫々を除去した後、図１１に示すように、前記ゲート電極６Ａ上及びゲート引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面に例えば酸化珪素膜からなる絶縁膜７を形成する。この絶縁膜７の形成は熱酸化法又は化学気相成長法で行う。
【００５２】
次に、前記ｎ−型半導体層１Ｂの主面の全面にｐ型不純物（例えば硼素）をイオン打込み法で導入した後、引き伸ばし拡散処理を施し、図１１に示すように、チャネル形成領域であるｐ型半導体領域８を形成する。引き伸ばし拡散処理は、１１００［℃］程度の温度のＮ2ガス雰囲気中にて約１時間程度行う。
【００５３】
次に、前記ｎ−型半導体層１Ｂの主面である前記ｐ型半導体層８の主面にｎ型不純物（例えば砒素）をイオン打込み法で選択的に導入した後、９５０［℃］の温度で約２０分程度のアニール処理を施し、図１２に示すように、ソース領域であるｎ＋型半導体領域９を形成する。ｎ型不純物の導入は、最終的な導入量が５×１０１５［atoms／cm２］程度に設定され、導入時のエネルギ量が８０［ＫｅＶ］に設定された条件下において行う。この工程により、ｎ−型半導体層１Ｂの溝４内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成したトレンチゲート構造のＭＩＳＦＥＴが形成される。
【００５４】
ここまでの工程において、チャネル形成領域であるｐ型半導体領域８及びソース領域であるｎ＋型半導体領域９の形成は、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に行っている。従って、熱酸化膜５Ａの形成工程において、ｐ型半導体領域８の不純物やｎ＋型半導体領域９の不純物が熱酸化膜５Ａ中に取り込まれることはなく、不純物の取り込みによるゲート絶縁膜５の絶縁耐圧の劣化を抑制できる。
【００５５】
また、チャネル形成領域であるｐ型半導体領域８の形成は、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に行っている。従って、溝４の側面におけるｐ型半導体領域８の不純物が熱酸化膜５Ａ中に取り込まれることはなく、チャネル形成領域の不純物濃度のバラツキによるＭＩＳＦＥＴのしきい値電圧（Ｖth）の変動を抑制できる。
【００５６】
また、ソース領域であるｎ＋型半導体領域９の形成は、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に行っている。従って、１１００［℃］程度の高温の熱酸化処理温度で熱酸化膜５Ａの形成を行っても、ｎ＋型半導体領域９の不純物が増速拡散することはなく、実効チャネル長の縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確保できる。また、９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行い、熱酸化膜５Ａの成長時に生じる圧縮応力によって溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が角張った形状に変形し、この上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなっても、その部分を堆積膜５Ｂで補うことができるので、ＭＩＳＦＥＴのゲート耐圧を確保できる。
【００５７】
次に、図１３に示すように、前記ｎ−型半導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜厚の層間絶縁膜１０を形成する。層間絶縁膜１０としては、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlass）膜で形成する。
【００５８】
次に、ＣＨＦ３ガスを用いた異方性ドライエッチング処理を施し、図１４に示すように、前記層間絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す）１１Ｂを形成する。
【００５９】
次に、前記接続孔内を含むｎ−型半導体層１Ｂの主面上の全面に例えばアルミニウム膜又はアルミニウム合金膜からなる導電膜を形成した後、前記導電膜にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半導体領域９の夫々に電気的に接続されるソース配線１２Ａを形成すると共に、ゲート引出用電極６Ｂに電気的に接続されるゲート配線１２Ｂを形成する。
【００６０】
次に、前記ソース配線１２Ａ上及びゲート引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面に最終保護膜１３を形成する。最終保護膜１３としては、例えば、ソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成長法によって堆積した酸化珪素膜で形成する。
【００６１】
次に、前記最終保護膜１３に、ソース配線１２Ａの一部の表面を露出するボンディング開口及びゲート配線１２Ｂの一部の表面を露出するボンディング開口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面に研削処理を施し、その後、前記ｎ＋型半導体基板１の裏面にドレイン電極１４を形成することにより、トレンチゲート構造のＭＩＳＦＥＴを有するパワートランジスタがほぼ完成する。
【００６２】
このように、本実施形態によれば、以下の効果が得られる。
【００６３】
トレンチゲート構造のＭＩＳＦＥＴを有する半導体装置の製造方法であって、ドレイン領域であるｎ−型半導体層１Ｂの表面からその深さ方向に向って溝４を形成し、前記溝４の内面に熱酸化膜５Ａと堆積膜５Ｂからなるゲート絶縁膜５を形成し、かつ前記溝４内にゲート電極６Ａを形成した後、前記ｎ−型半導体層１Ｂに不純物を導入してチャネル形成領域であるｐ型半導体領域８を形成すると共に、前記ｐ型半導体領域８に不純物を導入してソース領域であるｎ＋型半導体領域９を形成する。
【００６４】
これにより、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に、チャネル形成領域であるｐ型半導体領域８及びソース領域であるｎ＋型半導体領域９を形成するので、ｐ型半導体領域８の不純物やｎ＋型半導体領域９の不純物が熱酸化膜５Ａ中に取り込まれることはなく、不純物の取り込みによるゲート絶縁膜５の絶縁耐圧の劣化を抑制できる。この結果、パワートランジスタ（半導体装置）の信頼性を高めることができる。
【００６５】
また、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に、チャネル形成領域であるｐ型半導体領域８を形成するので、溝４の側面におけるｐ型半導体領域８の不純物が熱酸化膜５Ａ中に取り込まれることはなく、チャネル形成領域の不純物濃度のバラツキによるＭＩＳＦＥＴのしきい値電圧（Ｖth）の変動を抑制できる。この結果、安定なＦＥＴ特性を再現性良く得ることができる。
【００６６】
また、ゲート絶縁膜５である熱酸化膜５Ａを形成した後に、ソース領域であるｎ−型半導体領域９を形成するので、１１００［℃］程度の高温の熱酸化処理温度で熱酸化膜５Ａの形成を行っても、ｎ＋型半導体領域９の不純物が増速拡散することはなく、実効チャネル長の縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確保できる。また、９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行い、熱酸化膜５Ａの成長時に生じる圧縮応力によって溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が角張った形状に変形し、この上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなっても、その部分を堆積膜５Ｂで補うことができるので、ＭＩＳＦＥＴのゲート耐圧を確保できる。この結果、パワートランジスタ（半導体装置）の信頼性を高めることができる。
【００６７】
なお、本実施形態は、堆積膜５Ｂを酸化珪素膜で形成した例について説明したが、堆積膜５Ｂは窒化珪素膜又は酸窒化膜で形成してもよい。
【００６８】
（実施形態２）
本実施形態では、溝の形成時にエッチングマスクとして使用されるマスクを酸化珪素膜／窒化珪素膜／酸化珪素膜の夫々からなる多層膜で形成した例について説明する。その理由は、前述の実施形態１のように、溝の形成時にエッチングマスクとして使用されるマスクを酸化珪素膜からなる単層膜で形成した場合、異方性エッチング時に生成された反応性の堆積物を除去するためにフッ酸系のエッチング液を使用する必要があり、この時、図６に示すマスク２の膜厚が薄過ぎると、エッチング後にマスク２が除去されてしまい、等方性エッチングで溝の上縁部をなだらかな形状にする加工ができなくなってしまう。
【００６９】
また、異方性エッチングの条件次第では、反応性の堆積物が溝の側面に厚く生成される結果、これを取り除くために、フッ酸系のエッチングを長時間に亘って行う必要が生じるので、溝の上縁部をなだらかな形状に加工するための等方性エッチング時にマスクが無い状態になる可能性が十分にある。本実施形態ではフッ酸系のエッチング液で全くエッチングされない窒化珪素（Ｓｉ３Ｎ４）膜を溝形成時のマスク材に使用することによって、溝を形成した後に十分なフッ酸系のエッチングが行なえ、結果として等方性エッチング時に窒化珪素膜の下層膜である酸化珪素膜を残すことができるので、溝の上縁部の形状をなだらかな形状に加工することができる。
【００７０】
以下、本発明の実施形態２であるパワートランジスタの製造方法について、図１５乃至図２６を用いて説明する。なお、図１９乃至図２６において、図を見易くするため、断面を表わすハッチング（斜線）は一部省略している。
【００７１】
まず、単結晶珪素からなるｎ＋型半導体基板１Ａの主面上に、エピタキシャル成長法でｎ−型半導体層１Ｂを形成する。ｎ−型半導体層１Ｂとしては、例えば、０．４［Ωcm］程度の比抵抗値及び６［μｍ］程度の厚さで形成する。この工程により、ｎ＋型半導体基板１Ａ及びｎ−型半導体基板１Ｂからなる半導体基体が形成される。
【００７２】
次に、図１５に示すように、前記ｎ−型半導体層１Ｂの主面上に、１００［ｎｍ］程度の膜厚の酸化珪素膜２Ａ、２００［ｎｍ］程度の膜厚の窒化珪素膜２Ｂ、４００［ｎｍ］程度の膜厚の酸化珪素膜２Ｃを順次形成する。酸化珪素膜２Ａは熱酸化法で形成し、窒化珪素膜２Ｂ及び酸化珪素膜２Ｃは化学気相成長法で形成する。
【００７３】
次に、ＣＨＦ３等のガスを用いた異方性ドライエッチングで前記酸化珪素膜２Ｃ、窒化珪素膜２Ｂ、酸化珪素膜２Ａの夫々に順次パターンニングを施し、図１６に示すように、前記ｎ−型半導体層１Ｂの溝形成領域上に開口部３を有するマスク２を形成する。
【００７４】
次に、前記マスク２をエッチングマスクとして使用し、図１７に示すように、ｎ−型半導体層１Ｂの主面からその深さ方向に向って溝４を形成する。この溝４の形成は、例えば、塩素ガス又は臭化水素ガスを用い、ＲＦ(Ｒadio Ｆrequency）パワーを高く設定した異方性エッチング法で行う。溝４は、深さが１．５〜２［μｍ］程度、幅が０．５〜２［μｍ］程度となるように形成する。
【００７５】
次に、ウエットエッチング処理を施し、前記マスク２の酸化珪素膜２Ａを前記溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）から５００［ｎｍ］〜１［μｍ］程度後退させる。この工程において、溝４の側面に生成された反応性の堆積物と酸化珪素膜２Ｃが全面除去され、窒化珪素膜２Ｂの表面が露出される。
【００７６】
次に、塩素ガスと酸素ガスの混合ガスを用いたケミカルドライエッチング処理を施し、図１８に示すように、前記溝４の上縁部及び底面縁部（溝４の側面とその底面とが交わる部分）をなだらかな形状にする。この工程により、上縁部及び底面縁部の形状がなだらかな溝４が形成される。
【００７７】
次に、熱酸化処理を施し、前記溝４の内面に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成し後、前記犠牲熱酸化膜を除去する。犠牲熱酸化膜の形成は、１１００［℃］程度の高温度の酸素ガス雰囲気中で行う。９５０［℃］程度の低温の熱酸化処理温度で犠牲熱酸化膜の形成を行った場合、犠牲熱酸化膜の成長時に生じる圧縮応力により、前段の工程でなだらかな形状に加工した溝４の上縁部が角張った形状に変形してしまうので、犠牲熱酸化膜の形成は１０００［℃］以上の熱酸化処理温度で行う。なお、犠牲酸化膜の形成は、窒素ガスで希釈した酸素ガス雰囲気中で行ってもよい。
【００７８】
次に、熱酸化処理を施し、図１９に示すように、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜５Ａを形成した後、図２０に示すように、前記熱酸化膜５Ａの表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜からなる堆積膜５Ｂを化学気相成長法で堆積してゲート絶縁膜５を形成する。熱酸化膜５Ａの形成は、９５０［℃］程度の低温の酸素ガス雰囲気中又は水蒸気雰囲気中で行う。堆積膜５Ｂの堆積は８００［℃］程度の低温の温度雰囲気中で行う。このゲート絶縁膜５の形成工程において、９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行っているため、熱酸化膜５Ａの成長時に生じる圧縮応力により、前段の工程でなだらかな形状に加工した溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が角張った形状に変形し、この上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなるが、その部分を堆積膜５Ｂで補っているので、ゲート絶縁膜５の絶縁耐圧は確保される。
【００７９】
次に、前記溝４内を含むｎ−型半導体層１Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を化学気相成長法で形成する。この多結晶珪素膜には抵抗値を低減する不純物（例えば燐）がその堆積中又は堆積後に導入される。多結晶珪素膜は、例えば１［μｍ］程度の膜厚で形成する。
【００８０】
次に、前記多結晶珪素膜の表面を平坦化する。この平坦化は、例えばエッチバック法又は化学的機械研磨法で行う。
【００８１】
次に、前記多結晶珪素膜にエッチング処理を選択的に施し、図２１に示すように、前記溝４内にゲート電極６Ａを形成すると共に、前記ｎ−型半導体層１Ｂの主面の周辺領域上にゲート電極６Ａと一体化されたゲート引出用電極（図３に示す６Ｂ）を形成する。
【００８２】
次に、前記窒化珪素膜２Ｂ上に残存する堆積膜５Ｂを除去し、更に窒化珪素膜２Ｂを除去する。その後、図２２に示すように、前記ゲート電極６Ａ上及びゲート引出用電極上を含むｎ−型半導体層１Ｂの主面上の全面に例えば酸化珪素膜からなる絶縁膜７を形成する。この絶縁膜７の形成は熱酸化法又は化学気相成長法で行う。
【００８３】
次に、前記ｎ−型半導体層１Ｂの主面の全面にｐ型不純物（例えば硼素）をイオン打込み法で導入した後、引き伸ばし拡散処理を施し、図２３に示すように、チャネル形成領域であるｐ型半導体領域８を形成する。引き伸ばし拡散処理は、１１００［℃］の温度のＮ２ガス雰囲気中にて約１時間程度行う。
【００８４】
次に、前記ｎ−型半導体層１Ｂの主面である前記ｐ型半導体層８の主面にｎ型不純物（例えば砒素）をイオン打込み法で選択的に導入した後、９５０［℃］の温度で約２０分程度のアニール処理を施し、図２４に示すように、ソース領域であるｎ＋型半導体領域９を形成する。ｎ型不純物の導入は、最終的な導入量が５×１０１５［atoms／cm２］程度に設定され、導入時のエネルギ量が８０［ＫｅＶ］に設定された条件下において行う。この工程により、ｎ−型半導体層１Ｂの溝４内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成したトレンチゲート構造のＭＩＳＦＥＴが形成される。
【００８５】
次に、図２４に示すように、前記ｎ−型半導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜厚の層間絶縁膜１０を形成する。層間絶縁膜１０としては、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlass）膜で形成する。
【００８６】
次に、ＣＨＦ３ガスを用いた異方性ドライエッチング処理を施し、図２５に示すように、前記層間絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す１１Ｂ）を形成する。
【００８７】
次に、前記接続孔内を含むｎ−型半導体層１Ｂの主面上の全面に例えばアルミニウム膜又はアルミニウム合金膜からなる導電膜を形成した後、前記導電膜にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半導体領域９の夫々に電気的に接続されるソース配線１２Ａを形成すると共に、ゲート引出用電極に電気的に接続されるゲート配線（図３に示す１２Ｂ）を形成する。
【００８８】
次に、前記ソース配線１２Ａ上及びゲート引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面に最終保護膜１３を形成する。最終保護膜１３としては、例えば、ソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成長法によって堆積した酸化珪素膜で形成する。
【００８９】
次に、前記最終保護膜１３に、ソース配線１２Ａの一部の表面を露出するボンディング開口及びゲート配線１２Ｂの一部の表面を露出するボンディング開口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面に研削処理を施し、その後、図２６に示すように、前記ｎ＋型半導体基板１の裏面にドレイン電極１４を形成することにより、トレンチゲート構造のＭＩＳＦＥＴを有するパワートランジスタがほぼ完成する。
【００９０】
このように、本実施形態の製造方法は、前述の実施形態１と同様に、ドレイン領域であるｎ−型半導体層１Ｂの主面からその深さ方向に向って溝４を形成し、前記溝４の内面に熱酸化膜５Ａと堆積膜５Ｂからなるゲート絶縁膜５を形成し、かつ前記溝４内にゲート電極６Ａを形成した後、前記ｎ−型半導体層１Ｂに不純物を導入してチャネル形成領域であるｐ型半導体領域８を形成すると共に、前記ｐ型半導体領域８に不純物を導入してソース領域であるｎ＋型半導体領域９を形成するので、前述の実施形態１と同様の効果が得られる。
【００９１】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９２】
例えば、本発明は、トレンチゲート構造のｐチャネル導電型ＭＩＳＦＥＴを有するパワートランジスタ（半導体装置）に適用できる。
【００９３】
また、本発明は、トレンチゲート構造のＩＧＢＴ(Ｉnsulated Ｇate Ｂipolar Ｔransistor）を有するパワートランジスタ（半導体装置）に適用できる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施形態１であるパワートランジスタ（半導体装置）の要部平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図である。
【図３】図１に示すＢ−Ｂ線の位置で切った断面図である。
【図４】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図５】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図６】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図７】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図８】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図９】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１０】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１１】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１２】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１３】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１４】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１５】本発明の実施形態２であるパワートランジスタの製造方法を説明するための要部断面図である。
【図１６】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１７】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１８】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図１９】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２０】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２１】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２２】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２３】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２４】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２５】前記パワートランジスタの製造方法を説明するための要部断面図である。
【図２６】前記パワートランジスタの製造方法を説明するための要部断面図である。
【符号の説明】
【００９５】
１Ａ…ｎ＋型半導体基板、１Ｂ…ｎ−型半導体層、２…マスク、３…開口、４…溝、５…ゲート絶縁膜、５Ａ…熱酸化膜、５Ｂ…堆積膜、６Ａ…ゲート電極、６Ｂ…ゲート引出用電極、７…絶縁膜、８…ｐ型半導体領域、９…ｎ＋型半導体領域、１０…絶縁膜、１１…開口、１２Ａ…ソース配線、１２Ｂ…ゲート配線、１３…最終保護膜、１４…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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