(57)【特許請求の範囲】
【請求項１】
ランダムアクセスメモリアレイ用にランダムアドレスを供給するアドレスバスと、
（ｉ）周期信号の単一のサイクル内で生じる第１の周期信号移行（遷移）に応答して直接または間接的にアドレスバスから第１のランダムアドレスを記憶すると共に、（ii）上記第１の周期信号移行と同一のサイクル内で生じる第２の周期信号移行に応答して直接または間接的にアドレスバスから第２のランダムアドレスを記憶するように構成されたレジスタであって、上記第１のランダムアドレスと上記第２のランダムアドレスとを上記周期信号の同一のサイクル内で記憶するように構成されたレジスタと、を備える回路であって、
上記第１及び第２の周期信号移行が単一の周期信号の相補的な移行であるか又は相補的な周期信号の類似の移行であり、
上記ランダムアクセスメモリアレイが上記レジスタからの上記ランダムアドレスの受信に応答して上記ランダムアクセスメモリアレイの上記ランダムアドレスをアクティブにするように構成されたポストデコーダを備え、
上記レジスタが、（ｉ）第１の制御信号に応答して上記ランダムアクセスメモリアレイに上記第１のランダムアドレスと、（ii）第２の制御信号に応答して上記ランダムアクセスメモリアレイに上記第２のランダムアドレスとを転送するように構成された論理ゲートを備え、
上記第１の制御信号及び上記第２の制御信号は上記第１の周期信号移行及び上記第２の周期信号移行の少なくとも一方と同じである回路。
【請求項２】
上記第２の周期信号移行が上記第１の周期信号移行に対し相補的である請求項１記載の回路。
【請求項３】
上記周期信号が、（ａ）クロック信号と（ｂ）クロック信号移行に応答して発生されるパルスとから構成されるグループから選択される要素を備える請求項１記載の回路。
【請求項４】
上記ランダムアクセスメモリと、
（ｉ）上記ランダムアクセスメモリアレイの上記第１のランダムアドレスでデータを読み取ると共に、（ii）上記ランダムアクセスメモリアレイの上記第２のランダムアドレスにデータを書き込むための回路と、をさらに備える請求項１記載の回路。
【請求項５】
上記アドレスバスが上記第１及び第２の周期信号移行の内の１つの移行の間に上記レジスタに第１のランダムアドレスを供給し、上記回路が、上記第１及び第２の周期信号移行の内の残りの１つの移行の間に上記レジスタに第２のランダムアドレスを供給する第２のアドレスバスをさらに備える請求項１記載の回路。
【請求項６】
上記第１のアドレスバスから第１のランダムアドレス情報を受信して上記第１のランダムアドレス情報を上記レジスタに供給するように構成された第１の入力バッファと、
上記第２のアドレスバスから第２のランダムアドレス情報を受信して上記第２のランダムアドレス情報を上記レジスタに供給するように構成された第２の入力バッファと、をさらに備える請求項５記載の回路。
【請求項７】
上記アドレスバスが、（ｉ）上記第１の周期信号移行に応答して第１のランダム読み取りアドレスと、（ii）上記第２の周期信号移行に応答して第２のランダム読み取りアドレスとを供給し、
上記レジスタが、（ｉ）第１の制御パルスに応答して上記アドレスバスから上記第１のランダム読み取りアドレスと、（ii）上記第１の制御パルスと異なった第２の制御パルスに応答して上記アドレスバスから上記第２のランダム読み取りアドレスとを記憶し、
上記回路が、
（ｉ）上記第１の周期信号移行に応答して第１のランダム書き込みアドレスと（ii）上記第２の周期信号移行に応答して第２のランダム書き込みアドレスとを供給する第２のアドレスバスと、
（ｉ）第３の制御パルスに応答して上記第２のアドレスバスから上記第１のランダム書き込みアドレスと、（ii）上記第３の制御パルスと異なった第４の制御パルスに応答して上記第２のアドレスバスから第２のランダム書き込みアドレスとを記憶するように構成された第２のレジスタと、をさらに備え、
上記第３及び第４の制御パルスが上記第１及び第２の制御パルスと同一であるかまたは異なっている請求項１記載の回路。
【請求項８】
上記第３及び第４の制御パルスが、上記第１及び第２の制御パルスに対しそれぞれ相補的である請求項７記載の回路。
【請求項９】
第３及び第４の周期信号移行に応答して直接または間接的に上記第２のランダムアドレス情報を記憶するように構成された第２のレジスタを更に備え、上記第３及び第４の周期信号移行が上記単一の周期信号サイクル内で生ずる移行であり、且つ、上記第２及び第１の周期信号移行とそれぞれ同一であるかまたは異なっている請求項６記載の回路。
【請求項１０】
上記第１のレジスタが第２の周期信号に応答して上記第１のレジスタから上記第１のランダムアドレス情報または該情報の相補的信号を供給するように構成された第１の論理ゲートをさらに備え、
上記第２のレジスタが第３の周期信号に応答して上記第２のレジスタから上記第２のランダムアドレス情報または該情報の相補的信号を供給するように構成された第２の論理ゲートをさらに備え、
上記第２及び第３の周期信号が、それぞれ独立に、（ｉ）互いに同一であるか異なっており、及び／または（ii）上記第１の周期信号と同一であるか異なっている請求項９記載の回路。
【請求項１１】
上記第２の周期信号移行が、上記第１の周期信号移行に応答して発生される第１のパルス信号であり、且つ、上記第３の周期信号が、上記第１の周期信号移行に対し相補的である移行に応答して発生される第２のパルス信号である請求項１０記載の回路。
【請求項１２】
上記アドレスバスが読み取りアドレスバスを備え、上記回路が独立した書き込みアドレスバスをさらに備え、且つ、上記レジスタが、
（ｉ）第１の周期信号の第１の移行に応答して上記読み取りアドレスバスから第１のランダム読み取りアドレス情報と、（ii）上記第１の周期信号の第２の移行に応答して上記読み取りアドレスバスから第２のランダム読み取りアドレス情報とを記憶するように構成された読み取りレジスタと、
（ｉ）第２の周期信号の第１の移行に応答して上記書き込みアドレスバスから第１のランダム書き込みアドレス情報と、（ii）上記第２の周期信号の第２の移行に応答して上記書き込みアドレスバスから第２のランダム書き込みアドレス情報とを記憶するように構成された書き込みレジスタとを備え、上記第１及び第２の周期信号が同一であるかまたは異なっている請求項４記載の回路。
【請求項１３】
第３の周期信号移行に応答して上記レジスタからランダムアドレス情報または該情報の相補的信号を供給するように構成された論理ゲートをさらに備え、上記第３の周期信号移行が上記第１及び第２の周期信号移行と同一であるかまたは異なっている請求項１記載の回路。
【請求項１４】
上記アドレスレジスタがマスタスレーブ型式レジスタからなる請求項１３記載の回路。
【請求項１５】
周期信号の少なくとも第１の移行に応答して第１のパルスを発生するように構成されたパルス発生器をさらに備え、上記第１のパルスが上記ランダムアドレスの内の少なくとも１つのアドレスを上記レジスタにラッチする請求項１記載の回路。
【請求項１６】
上記パルス発生器が上記周期信号の少なくとも第２の移行に応答して第２のパルスを発生するようにさらに構成され、上記パルスが少なくとも上記ランダムアドレスの内の第２のアドレスを上記レジスタにラッチする請求項１５記載の回路。
【請求項１７】
上記アドレスバスからランダムアドレス情報を受信して上記レジスタに上記ランダムアドレス情報を供給するように構成された入力バッファをさらに備える請求項１記載の回路。
【請求項１８】
ランダムアクセスメモリアレイ用にランダムアドレス情報を供給するアドレスバスと、
上記アドレスバスからの上記ランダムアドレス情報を少なくとも部分的に復号化するように構成されたプリデコーダと、
（ｉ）周期信号の単一のサイクル内で生じる第１の周期信号移行に応答して、上記アドレスバスから少なくとも部分的に復号化された第１のランダムアドレスと、（ii）上記第１の周期信号移行と同一のサイクル内で生じる第２の周期信号移行に応答して、上記アドレスバスから少なくとも部分的に復号化された第２のランダムアドレスとを記憶するように構成されたレジスタであって、上記第１のランダムアドレスと上記第２のランダムアドレスとを上記周期信号の同一のサイクル内で記憶するように構成された、レジスタと、
上記レジスタからの上記ランダムアドレスの受信に応答して上記ランダムアクセスメモリの上記ランダムアドレスをアクティブにするように構成されたポストデコーダと、
（ｉ）第１の制御信号に応答して上記ランダムアクセスメモリアレイに上記第１のランダムアドレスと、（ii）第２の制御信号に応答して上記ランダムアクセスメモリアレイに上記第２のランダムアドレスとを転送するように構成された論理ゲートと、
を備え、
上記第１及び第２の周期信号移行が単一の周期信号の相補的な移行であるか又は相補的な周期信号の類似の移行であり、
上記第１の制御信号及び上記第２の制御信号は上記第１の周期信号移行及び上記第２の周期信号移行の少なくとも一方と同じであるランダムアクセスメモリ。
【請求項１９】
上記第２の周期信号移行が上記第１の周期信号移行に対し相補的である請求項１８記載のランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して半導体及び／または集積回路デバイスの分野に関し、特にランダムアクセスメモリと、同メモリへの書き込み及び同メモリからの読み取り方法とに関し、より詳しくはランダムアクセスメモリ（ＲＡＭ）で単一サイクル読み取り／書き込み動作を実施するための回路と方法に関する。
【０００２】
【発明が解決しようとする課題】
本発明の第１の目的は、同一のクロックサイクルでランダムアクセスメモリからの読み取りと、同メモリへの書き込みとを可能にする回路と方法とを提供することである。
【０００３】
本発明の他の目的は、単一の読み取り／書き込みアドレスバスまたは分離した（別個の）読み取りと書き込みアドレスバスを用いて、同一のクロックサイクルでランダムアクセスメモリからの読み取りと、同メモリへの書き込みとを可能にする回路と方法とを提供することである。
【０００４】
本発明のさらなる目的は、周期信号及び／または制御信号の各エッジ、移行（遷移）またはレベルで新しいアドレスをラッチする回路を提供することである。
【０００５】
本発明のさらなる目的は、データスループットを増加するランダムアクセスメモリを提供することである。
【０００６】
本発明の他の目的は、アドレス情報の送信及び／または記憶専用のチップ領域を減らす上記のような回路及び／またはランダムアクセスメモリを提供することである。
【０００７】
さらなる本発明の目的は、ランダムアクセスメモリと、同一のクロックサイクルで読み取り及び書き込み動作を実行できるようにした上記ランダムアクセスメモリの操作方法とを提供することである。
【０００８】
さらなる本発明の目的は、上記のようなランダムアクセスメモリと、完全なランダムアドレス（完全に任意なアドレス）が使用可能であり、連続的及び／またはアサートされるアドレスを完全に無関係（独立）にすることができ、且つ／または、連続的及び／またはアサートされるアドレスに対して何の制限も課されない上記ランダムアクセスメモリの操作方法と、を提供することである。
【０００９】
本発明の別の目的は、このようなランダムアクセスメモリと、同一のクロックサイクルで同メモリから読み取ると共に同メモリに書き込むために同一のアドレスが使用可能な上記ランダムアクセスメモリの操作方法とを提供することである。
【００１０】
さらなる本発明の別の目的は、このようなランダムアクセスメモリと、周期信号（例えばクロック）が操作性にとって欠くことができない唯一の制御型信号である上記ランダムアクセスメモリの操作方法とを提供することである。
【００１１】
本発明の他の目的と利点は、添付図面に関連して行われる以下の記述から明白になり、以下の記述では図面と例によって本発明の実施形態が開示されている。
【００１２】
【課題を解決するための手段】
本発明は、ランダムアクセスメモリアレイ用にランダムアドレスを供給するアドレスバスと、（ｉ）第１の周期信号移行に応答して直接または間接的に第１のランダムアドレスをアドレスバスからランダムアクセスメモリアレイに記憶または受信すると共に（ii）第２の周期信号移行に応答して直接または間接的に第２のランダムアドレスをアドレスバスからランダムアクセスメモリアレイに記憶または受信するように構成されたレジスタと、を備える回路に関し、上記第２の周期信号移行は上記第１の周期信号移行と同一の周期信号サイクルで行われ（生ずる移行であり）、好ましくは相補的である。
【００１３】
【発明の実施の形態】
本発明の特徴と利点について、図示例を参考にした好適な実施形態の詳細な説明によって以下に記述する。しかし、本発明が種々の形態によって具体化可能であることを理解すべきである。したがって、ここに開示する特定の詳細は、限定的なものと解釈すべきでなく、むしろ請求項の根拠として、且つ実質的にすべての適切な詳細なシステム、構造または方法において本発明を使用する場合に当業者に説明をするための基礎として解釈すべきである。
【００１４】
いくつかの例において、本発明の理解を容易にするために、本発明の種々の観点を誇張してあるいは拡大して示されている場合もあり、他の例においては、本発明のより重要な観点または特徴が不明瞭になるのを避けるため、従来のものと考えられる部分を説明・図示しない場合があることを理解されたい。
【００１５】
本発明のランダムアクセスメモリでは、アドレスバス、アドレスレジスタ、データ入力バス、データ出力バス及びランダムアクセスメモリアレイの各々は、無関係に（それぞれ独立に）ｎまたはｎ・ｍビットの幅であることが可能である。この場合、ｎは整数≧２、好ましくは≧４、さらに好ましくは≧８であり、ｍはｎとは無関係に整数≧２、好ましくは２−８（２から８）、さらに好ましくは２−４である。特定の例では、ｎは８、９、１６、１８、３２、３６、６４、７２、１２８または１４４である。データ入力バスは外部ソースからデータを受信することが可能である。好適な実施形態では、データ入力バス、データ出力バス及びアドレスバスの各々は、単方向性である（すなわちデータは１つの方向のみに流れる）。
【００１６】
本発明で「周期信号」とは、その周波数が当業者に既知の技術に従って予測及び／または制御することが可能な振動波形を有する信号であって、メモリ内の読み取り動作または書き込み動作の一部として実行される１つ以上の回路機能を制御するように構成することができるすべての信号を意味する。周期信号は、周期信号の第１と第２の移行のそれぞれに応答してランダムアクセスメモリアレイへ１つ以上のデータ転送動作、または同アレイからの１つ以上のデータ転送動作を制御するように構成することが可能である。この場合、第２の移行は第１の移行と同一の周期信号サイクル内で行われ、第１の移行に対して相補的であってよい。したがって、メモリは同期的に動作することが可能である。同期動作のために、周期信号は内部または外部のクロック信号であってもよいし、あるいは、書き込みイネーブルや出力イネーブルのような周期的な制御信号であってもよい。読み取り、書き込み、記録及び／またはデータパスゲート機能（例えば、クロック信号及びその相補的信号）を制御する２つ以上の独立した周期信号を使用することが可能である。適切及び／または望ましい場合、周期信号は第１のクロック信号とその相補的信号とからなる。また、周期信号はクロック移行に応答して発生されるパルスからなってもよいし、クロック信号の所定のロジックもしくは電圧レベルに応答して発生されるパルスからなってもよい。
【００１７】
アレイへのアドレスパスに沿ったアドレス情報の送信を含む、メモリアレイに対するアクセスと同アレイからのアクセスは、単一の入力クロックまたは１対の差分入力クロックによって制御することが可能である（ＣＬＫ／ＣＬＫ＊。ここで、「Ｘ＊」で示した信号は対応する信号「Ｘ」の相補的信号を示し、上線または「棒」表示を有する図中の信号に類似している）。本出願で「相補的移行」とは相補的信号同士の同一移行（例えば、ＣＬＫの立ち上がりエッジとＣＬＫ＊の立ち上がりエッジ）または同一信号の反対移行（すなわちＣＬＫの立ち上がりエッジと立ち下がりエッジ）を意味する。すべての同期タイミングは差分入力クロック信号のクロスポイントから参照することが可能である。任意の周期信号の任意のエッジで（好ましくはクロック信号の立ち上がりエッジで）アクセスを始めることができるが（他のすべての制御信号がそれらのアクティブロジックレベルでアサートされると仮定して）、ロジック回路の容易さと簡明さのため、アレイへのアクセスは正のクロック（ＣＬＫ）の立ち上がりエッジで開始される。
【００１８】
本発明のランダムアクセスメモリアレイは、その中のいかなるランダムアドレスにおいてもデータを記憶及び／または検索するように構成することが可能である。アドレスは、アドレスバス上の１つ以上の信号によって規定される。
【００１９】
１つ（または複数の）アドレスバス
図１に示したように、本発明は、ランダムアクセスメモリ（ＲＡＭ）用にランダムアドレスを供給するアドレスバス１２と、（ｉ）第１の周期信号移行１６に応答して第１のランダムアドレスをアドレスバスから受信または記憶すると共に、（ii）第２の周期信号移行１８に応答して第２のランダムアドレスをアドレスバスから受信または記憶するように構成されたレジスタ１４と、を備える回路に関し、上記第２の周期信号移行は上記第１の周期信号移行と同一の周期信号サイクル内で生じ、好ましくは上記第１の周期信号移行に対して相補的な移行である。さらにレジスタは、（ｉ）第１の制御信号２０に応答してメモリ（例えばＲＡＭアレイ）のアドレスパスのレジスタから下流側の回路に第１のランダムアドレスを転送または出力すると共に、（ii）第２の独立した（上記第１の制御信号とは無関係の）制御信号２２に応答して第２のランダムアドレスを転送または出力するように構成することが可能である。
【００２０】
図１に示したように、上記レジスタは、２つの相補的な周期信号移行１６と１８に応答してランダムアドレス情報をアドレスバスから記憶するように構成された２つのレジスタを備えることが可能である（各レジスタは独立してＤ型式レジスタ、Ｔ型式レジスタ、マスタ・スレーブレジスタまたはラッチを備えることが可能であるが、マスタ・スレーブレジスタまたはＤ型式レジスタを備えることが好ましい）。各レジスタは、制御信号２０または２２に応答してレジスタからランダムアドレス情報（またはその相補的信号）を出力するかまたは供給するように構成された論理ゲート２６をさらに独立して備えることが可能である。制御信号２０と２２は、（ｉ）同じ信号であってもよいし異なった信号でもよいし、さらに／または（ii）周期信号移行１６及び／または１８と同じでも異なってもよい。
【００２１】
回路が２つのレジスタを使用する場合、回路は、レジスタに記憶されたアドレス情報を受信する論理ゲートからランダムアドレス情報またはその相補的信号（例えばＯＵＴ）を供給するように構成された論理ゲート２６をさらに備えることが可能である。このような論理ゲートは従来型のもので、当業者には既知であり、ＮＡＮＤまたはＡＮＤ機能を行うトランジスタ及び／またはロジック要素の組合せ（「ＡＮＤ型式論理ゲート」）を備えることが可能である。
【００２２】
図２は、図１に示した回路を使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図である。このように、本発明の回路はランダムアクセスメモリ３０と、（ｉ）ランダムアクセスメモリアレイの第１のランダムアドレスからデータを読み取ると共に、（ii）ランダムアクセスメモリアレイの第２のランダムアドレスにデータを書き込むための回路と、をさらに備えてもよい。ランダムアクセスメモリは、レジスタからのランダムアドレスの受信に応答してランダムアクセスメモリのランダムアドレスをアクティブにするように構成されたデコーダ３２をさらに備えることが可能である。アドレス入力パス１０は、（ｉ）アドレスバスからランダムアドレス情報を受信すると共に、レジスタにランダムアドレス情報を供給するように構成された入力バッファ２４と、及び／または（ii）入力バッファ２４とレジスタ１４との間に設けられる遅延要素３４と、をさらに備えることが可能である。遅延要素３４は、レジスタ１４をイネーブル状態にしてアドレス情報を記憶またはラッチさせるのに十分な時間ノード３６にアドレス情報をセットアップしてホールドするために、当業者に既知の技術と回路素子に従って構成することが可能である。
【００２３】
アドレスレジスタから下流側に配置されたデコーダがアドレス情報を完全に復号化する場合、アドレス情報を（例えばノード３６で）セットアップしてホールドする時間を最小限にすることが可能である。これによって、周期信号のデューティサイクルの大幅な変更が可能となる（色々なデューティサイクルを採用することができる）。同期ＲＡＭのデータスループットの最大化に対する１つの重大な制約は、周期信号のデューティサイクルの変更を許容するための時間の長さ（すなわち従来のクロック回路の最大周波数を効率面で制限するパラメータ）である。本発明では、データスループット速度に対する実際の限界は、セットアップ・ホールドウィンド（set up and hold window）（例えば、ｔs ＋ｔH 。例えば図４のＣＬＫ波形参照）と、アドレス情報及び／またはデータを対応する入力または出力パスのレジスタ内にラッチする制御パルスのパルス幅（例えば、ｃｌｋ０及びｃｌｋ１。図３、図４、図７Ａ及び図７Ｂ参照）と、によって決定することが可能である。
【００２４】
本発明の制御パルスの幅は、例えば周期信号の半サイクルの幅の（１／ｐ）から（１−（１／ｐ））倍であることが可能である（この場合、ｐは例えば、１．１から１０、好ましくは１．５から４である）。図７Ａと図７Ｂの差込み波形図に示された例では、ｐは約２である。本発明のセットアップ・ホールドウィンドは、例えば、周期信号の半サイクル幅の約（（１／ｑ）＋（１／ｒ））倍であることが可能であり、この場合、ｑは例えば、０．５から１０、好ましくは０．７５から４、ｒは無関係に１から２０、好ましくは１．５から１０である。図４の例では、ｑは１、ｒは４である。
【００２５】
アレイのランダムアドレスにデータを書き込むことができる回路は、周期信号の少なくとも１つの移行に応答して当該書き込みを行ってもよい。同様に、本発明のランダムアクセスメモリは、アレイのランダムアドレスからデータを読み取ることができる回路をさらに備えることが可能であり、周期信号の少なくとも１つの移行に応答して当該読み取りを行ってもよい。読み取り回路と書き込み回路が応答する周期信号移行は互いに相補的であることが好ましいが、必ずしもそうである必要はない。例えば、メモリが専用の及び／または独立したデータ入力及びデータ出力ポートを備える場合（１９９８年３月１３日に米国特許庁に出願した２件の仮出願第６０／０７７，９８２号（米国特許第６２６２９３６号明細書）及び第６０／０７８，０２９号（米国特許第６４４５６４５号明細書）参照）、周期信号の各移行は読み取り動作または書き込み動作として独立して指定することが可能である。実際に、メモリが２つ以上の独立したアドレスレジスタを備え（且つ、データバス、データレジスタ及びメモリアレイのすべてが同一幅であ）る場合、周期信号の各移行は読み取り動作、書き込み動作、あるいは読み取りと書き込みの両方の動作として独立して指定することが可能である。
【００２６】
ランダムアクセスメモリは出力パス４０をさらに備えることが可能であり、この出力パスは１つ以上の感度増幅器４２と１つ以上のデータ出力４４とを備えることが可能である。各データ出力４４はデータバスと出力パッドとを備えることが可能である。出力データバスは単方向性であることが可能である。
【００２７】
図３には、図１及び図２の回路に用いることができる模範的なアドレスレジスタが示されている。レジスタは２つ以上のサブレジスタ５２と５４を備えることが可能であり、その各々はＤ型またはマスタスレーブ型レジスタであることが可能である。アドレスバスはレジスタ１４にランダムアドレス情報の１つ以上の入力を供給する（例えばＩＮＡとＩＮＢ）。アドレス情報は、第１及び第２の周期信号移行（例えばＣＬＫ＊とＣＬＫ）のそれぞれに応答してサブレジスタ５２と５４によって受信され、及び／または同サブレジスタ内に通すことが可能である。図３に示したように、第１と第２の周期信号移行は互いに相補的であってよい。
【００２８】
サブレジスタ５２は、第１の周期信号移行またはパルス（例えばＣＬＫ０）に応答してランダムアドレス情報を記憶し、且つ、第２の周期信号移行またはパルス（例えばＣＬＫ０＊）に応答してランダムアドレス情報を出力する。図３に示したように、ランダムアドレス情報の記憶と出力を引き起こす周期信号移行またはパルスは、互いに相補的であることが可能である。クロックのような周期信号の立ち上がりまたは立ち下がりエッジ（図４の例えばｃｌｋ０及び／またはｃｌｋ１参照）に応答して発生されるパルスがレジスタの受信、記憶、ラッチ及び／または出力機能を制御する場合、受信、記憶、ラッチ及び／または出力機能は、少なくとも間接的に周期信号移行に応答すると考えることができる。サブレジスタ５４はサブレジスタ５２と同様の様式で作動するが、異なった周期信号移行またはパルスに応答して動作する（例えばＣＬＫ１とＣＬＫ１＊）。
【００２９】
１つの実施形態では、レジスタは２つの読み取りアドレスまたは２つの書き込みアドレスを周期信号（例えばＣＬＫ）の単一サイクルで記憶する。例えば、レジスタ１４は第１の制御パルスとしての第１の周期信号移行またはパルス（例えばｃｌｋ０）に応答してアドレスバスから第１のランダム読み取りアドレスを記憶し、且つ、第２の制御パルス（例えばｃｌｋ１）に応答してアドレスバスから第２のランダム読み取りアドレスを記憶する。実質的に単一サイクルで周期信号の相補的な移行に応答して制御パルスを発生するように（図４の波形ＣＬＫ、ｃｌｋ０、ｃｌｋ１参照）、周期信号の連続的移行及び／またはその相補的信号に応答して制御パルスを発生することが可能である。
【００３０】
かくして、本発明の回路は、周期信号の第１と第２の移行の少なくとも一方に応答して第１のパルスを発生するように構成されたパルス発生器をさらに備えることが可能であり、第１のパルスはランダムアドレスの少なくとも１つをレジスタにラッチする。パルス発生器は、同一または異なった周期信号の第１と第２の移行の内の少なくとも１つに応答して第２のパルスを発生するように構成することが可能であり、パルスはランダムアドレスの内の少なくとも第２のアドレスをレジスタ内にラッチする。
【００３１】
複数のレジスタ
さらに別の実施形態では、本発明の回路は３つ以上のレジスタを備えることが可能である。このような場合、周期信号及び／またはパルスを発生するロジックは、複数の周期信号及び／またはパルスを供給する回路をさらに備えることが可能であり、各回路は、既知の技術と回路に従って所定の位相遅延によって互いにオフセットされる。例えば、４つのレジスタを備える実施形態では、従来の位相遅延回路によって、第１のクロックから９０°またはｔ／４ｎｓ（ナノセカンド）だけ位相オフセット（位相遅延）された第２の周期信号を発生することができる。ここで、ｔはクロックサイクルの長さ（単位：ナノセカンド）である。上述の方法で第３と第４のアドレスレジスタを制御するために、この第２の位相オフセットされたクロックのエッジまたは移行から、追加の制御パルス（例えばｃｌｋ２とｃｌｋ３）を発生することができる。第２の位相オフセットクロックに相補的な周期信号及びその対応する制御パルスは、第３及び第４のレジスタにおいて、且つ、第３及び第４のレジスタに付随した回路用のＲＡＭの任意の位置において、第１と第２のレジスタの両方について上に説明したように、付随回路については以下に説明するような方法と同様の方法で、他の機能を制御することができる。
【００３２】
アレイとの間のデータ転送（読み取りと書き込み）
図４は読み取り及び書き込み動作の間に生じるデータ転送事象の順序を示している。図４で、文字「Ａ」、「Ｂ」、「Ｃ」等は、ＲＡＭアレイのアドレス、及び当該アドレスに書き込むかまたは当該アドレスから読み取るべき１つまたは複数のワードを意味する。用語「ＲＡ」、「ＲＢ」等は、アドレスＡ、Ｂ等における読み取り機能を指す。用語「ＷＸ」、「ＷＹ」等は、アドレスＸ、Ｙ等における書き込み機能を指す。用語「ｃｌｋ０」と「ｃｌｋ１」は、例えば、図３に示したようにアドレス情報をアドレスレジスタ１４にラッチする制御パルスを意味し、信号「ＯＵＴ」は、例えば図１−図３に示したように、アドレスレジスタ及び関連ロジック回路（もしあれば）からの出力信号を意味する。用語「Ｒ／Ｗ」は、例えば、図１−図３に示したアドレスレジスタに記憶することが可能な読み込みまたは書き込みアドレス情報を指す。図４に示したクロックパルスＣＬＫは４ｎｓのサイクルタイムを有する１２５ＭＨｚクロックであるが、任意の周波数（例えば、１０ｋＨｚから１０ＧＨｚ、好ましくは２００ｋＨｚから４ＧＨｚ、さらに好ましくは１ＭＨｚから１ＧＨｚ）のクロックを使用することが可能である。適切なクロック周波数の例としては、１２．５ＭＨｚ、２０ＭＨｚ、２５ＭＨｚ、３３ＭＨｚ、５０ＭＨｚ、６６ＭＨｚ、７５ＭＨｚ、８３ＭＨｚ、１００ＭＨｚ、１２５ＭＨｚ、１３３ＭＨｚ、１５０ＭＨｚ、１６６ＭＨｚ、１８３ＭＨｚ、２００ＭＨｚ、２５０ＭＨｚ、３３３ＭＨｚ等が挙げられる。
【００３３】
次に図４では、時間ｔ＝０ｎｓにおいて、アドレスＡはパルスｃｌｋ０によってアドレスバスからアドレスレジスタにラッチされるか書き込まれる。上述のように、パルスｃｌｋ０はＬＯＷからＨＩＧＨへの正のクロックＣＬＫ移行から発生することが可能である。アドレスＡは立ち上がりＣＬＫ移行の前のほぼｔs ｎｓときにアドレスバス上に存在している。これは一般に当業者に「セットアップタイム」として知られている。アドレスＡは約（ｔs ＋ｔH ）ｎｓの間アドレスバス上に維持される（「セットアップとホールド時間」。例えば図４の波形ＣＬＫ参照）。読み取り動作のために、読み取りポート選択信号（例えば、図７Ａの「ＲＰＳ＊」参照）を短時間（好ましくは、周期信号ＣＬＫ及び／またはＣＬＫ＊がｔ＝０ｎｓにおいて移行している間に）アサートしてもよい。周期信号ＣＬＫの次の立ち上がり移行は、選択的に制御パルス（例えばｃｌｋ０及び／またはｃｌｋ０＊）と関連させて、アドレスＡにおいてデータを感知し、対応するデータワードをアレイのアドレスＡから１つ以上の（任意の）ラッチ２０６を通して１つ以上の出力レジスタにラッチする（例えば図７Ａの２０２と２０４）。
【００３４】
アレイに記憶され、ｎビット幅のデータ出力バス上に出力される２つのｎビット幅のデータワードまたは１つの２ｎビット幅のデータワードのために、ｔ＝０ｎｓにおけるこの最初の移行の結果として生じるＣＬＫのＨＩＧＨロジックレベルは、出力バッファ２１０をイネーブル状態にし、アドレスＡからデータ出力バスに第１のｎビット幅のデータワードを出力する。次にｎビット幅の回路のために、周期信号の相補的な移行（例えば、立ち下がりＣＬＫ移行または立ち上がりＣＬＫ＊移行）は、第２のｎビット幅のデータワードを出力レジスタ２０４からシャドーレジスタ（例えば図７Ａのレジスタ２０８）にラッチすることが可能である。この相補的なＣＬＫ移行の結果として生じるＣＬＫのＬＯＷロジックレベルは出力バッファ２１２をイネーブル状態にし、第２のｎビット幅のデータワード（例えば、「Ａ＋１」、「Ｂ＋１」、「Ｃ＋１」等）をデータ出力バスとデータ出力パッドの上に出力する。
【００３５】
図４では、時間ｔ＝４ｎｓにおいて、アドレスＸは、パルスｃｌｋ１によってアドレスバスからアドレスレジスタにラッチまたは書き込まれる。上述のように、パルスｃｌｋ１は、（ｉ）ＬＯＷからＨＩＧＨへの負のクロックｃｌｋ＊移行、または（ii）ＨＩＧＨからＬＯＷへの正のクロックＣＬＫ移行から発生することが可能である。アドレスＸも、立ち上がりＣＬＫ移行の前のほぼｔs ナノセカンド（ｎｓ）の時にアドレスバス上に存在している。アドレスＸも約（ｔs ＋ｔH ）ｎｓの間アドレスバス上に維持される（「セットアップとホールド時間」。図４の波形ＣＬＫ参照）。書き込み動作のために、書き込みポート選択信号（例えば図７Ｂの「ＷＰＳ＊」参照）を短時間（好ましくは周期信号ＣＬＫ及び／またはＣＬＫ＊がｔ＝４ｎｓにおいて移行している間に）アサートしてもよい。この周期信号ＣＬＫ／ＣＬＫ＊の相補的な移行は、選択的に制御パルス（例えばｃｌｋ１及び／またはｃｌｋ１＊）と関連させて、１つ以上のデータ入力レジスタ（例えば図７Ｂの２２０と２２２参照）に記憶されたデータをアレイのアドレスＸに書き込む。
【００３６】
より詳しくは、立ち上がり周期信号ＣＬＫ移行は、データインバス上のｎビット幅のデータワードＤ（Ｘ）を第１の書き込みレジスタ２２０にラッチする。尚、２ｎビット幅の回路の場合であれば、正の周期信号ＣＬＫの立ち上がり移行は単一の２ｎビット幅のデータワードを単一の２ｎビット幅のデータ入力レジスタにラッチする。すぐ上に説明した読み取り動作と同様であるが相補的に、アドレスＸは、ＨＩＧＨからＬＯＷへの第２の立ち下がりＣＬＫの移行の間にアドレスバスからアドレスレジスタ内にラッチされるか書き込まれる。新しいアドレス信号（またはＡからＸへのアドレス移行）が、差分外部ＣＬＫとＣＬＫ＊との交差前の少なくとも約ｔs ｎｓに生じる（図４と図７Ｂ参照）。クロック発生器からアドレスレジスタへのバス上に送ることが可能なＣＬＫパルスの立ち下がり移行は、アドレスレジスタをイネーブル状態にし、アドレス移行後にアドレスバス上にあるＸアドレスを記憶させる。
【００３７】
利  点
ＲＡＭは、読み取りアドレスをラッチするクロックエッジと同一のクロックエッジで、各読み取り動作によって２つのデータワードにアクセスすることが可能である。例えば、図７Ａでは、印加される出力制御信号（例えば出力イネーブル信号ＯＥ）がすべてイネーブル状態（例えばＬＯＷ）にアサートされると仮定して、対応する出力レジスタにデータをラッチする単一クロックエッジの結果として生じるクロックロジックレベルで、データの第１のまたは下位（低次）のワードを出力データバス上に出すことが可能である。次のクロック移行で、印加される出力制御信号がすべてイネーブル状態にアサートされたままであると仮定して、第２のまたは高位（高次）のデータワードをシャドーレジスタ２０８にラッチするクロック移行の結果として生じるクロックロジックレベルで、上記第２のデータワードを出力データバス上に出すことが可能である。この構成では、すべてのデータは、例えば、クロック立ち上がり後５．５または６ｎｓという早さで利用可能となり（１２５ＭＨｚのクロック信号を仮定して）、かくして遅延サイクルがほとんどない読み取り動作を提供する。
【００３８】
次のクロックサイクルの同一の移行で、アレイに記憶された次のデータワードは出力レジスタにラッチされ、その後、前と同じクロックロジックレベルで、１つまたは２つ以上（３ステート）の出力バッファを通してデータ出力バス／パッド上に出される。読み取りアクセスは、例えば、正クロックの全ての立ち上がりエッジで開始することができる。このようにすると、クロックの立ち上がり及びたち下がりエッジ毎にデータを装置から排出するという、データフローの「パイプライン処理」が行われることになる。
【００３９】
選択解除される場合（例えばマルチＲＡＭシステム構成で）、本発明のＲＡＭは未完の読み取り処理を最初に完了することが可能である。同期内部回路は、正のクロックの次の立ち上がりエッジの後、出力を自動的に３ステートにすることが可能である。これによって、待ち状態の挿入なしに、本発明のＲＡＭのポートと、任意（すべて）の外部デバイス（限定なしに本発明による第２のＲＡＭを含む）との間のスムーズな移行が可能になる。
【００４０】
本発明のＲＡＭアーキテクチャの入力及び出力ポートは（例えば図７Ａのデータ出力及び図７Ｂのデータ入力）互いに無関係に動作することが可能である。他のポート上の処理アドレスに関係なく、メモリアレイの任意の位置で読み取りまたは書き込みを行うことができる。入力及び出力ポートが周期信号の同一のサイクルで同一の位置にアクセスしたならば、データ入力に提示された情報を、（例えば、読み取り及び書き込みアドレスのＡＮＤ型式のロジック比較に応答して発生される制御信号に応答する従来のバイパスロジック回路によって）データ出力に転送してもよいし、あるいは、出力レジスタに記憶されたデータをまずデータ出力バスに出力し、次に同一の位置に新しいデータを書き込むようにしてもよい。
【００４１】
２つ（または３つ以上）のアドレスバス
さらなる実施形態では、本発明は、図５に示したように第１と第２のアドレス入力パス１０２と１０４を備えることが可能である。より詳しくは、この回路は、（ｉ）同一のまたは異なった周期信号の第１の移行に応答して第３のランダムアドレスを供給すると共に（ii）同一のまたは異なった周期信号の第２の移行に応答して第４のランダムアドレスを供給する第２のアドレスバスと、（ｉ）第３の制御パルスに応答して第２のアドレスバスから第３のランダムアドレスを記憶すると共に（ii）第３の制御パルスとは異なった第４の制御パルスに応答して第２のアドレスバスから第４のランダムアドレスを記憶するように構成された第２のレジスタと、をさらに備えることが可能であり、上記第３及び第４の制御パルスは上記第１及び第２の制御パルスと同一でも異なってもよい。この回路は、第１及び第２のアドレスバスからそれぞれ第１及び第２のランダムアドレス情報を受信すると共に、第１及び第２のランダムアドレス情報を第１及び第２のレジスタに供給するように構成された第１及び第２の入力バッファもさらに備えることが可能である。好適実施形態では、上記第３及び第４の制御パルスはそれぞれ上記第１及び第２の制御パルスに相補的な制御パルスである。
【００４２】
本発明のアドレスバス及び／または回路は読み取りアドレスバスと独立した書き込みアドレスバスとを備えることが可能である。このような場合、レジスタは、（ａ）（ｉ）第１の周期信号の第１の移行に応答して読み取りアドレスバスから第１のランダム読み取りアドレス情報を記憶すると共に（ii）上記第１の周期信号の第２の移行に応答して読み取りアドレスバスから第２のランダム読み取りアドレス情報を記憶するように構成された読み取りレジスタと、（ｂ）（ｉ）第２の周期信号の第１の移行に応答して書き込みアドレスバスから第１のランダム書き込みアドレス情報を記憶すると共に（ii）第２の周期信号の第２の移行に応答して書き込みアドレスバスから第２のランダム書き込みアドレス情報を記憶するように構成された書き込みレジスタと、を備えることが可能である。上記第１及び第２の周期信号は同一でも異なってもよい。
【００４３】
さらなる実施形態では、図６Ａに示したように、本発明は、少なくとも部分的に復号化されたランダムアドレス情報レジスタ１２２に記憶する前に、アドレスバス１２４からのランダムアドレス情報を少なくとも部分的に復号化するように構成されたプリデコーダ１２０にも関連している。したがって、レジスタは、（ｉ）第１の周期信号移行に応答して、アドレスバスから少なくとも部分的に復号化された第１のランダムアドレスを（例えば入力１２６で）記憶すると共に、（ii）第２の周期信号移行に応答して、アドレスバスから少なくとも部分的に復号化された第２のランダムアドレスを記憶するように構成することが可能であり、この場合、上記第２の移行は上記第１の移行に対し相補的である。アドレス入力回路及び／またはＲＡＭは、レジスタからのランダムアドレスの受信に応答してＲＡＭアレイ１３２のランダムアドレスをアクティブにするようにさらに構成されたポストデコーダ１３０もさらに備えることが可能である。
【００４４】
同期してアドレス情報を記憶する前にある程度の復号化が行われるので、本実施形態は、アレイにデータを書き込み及び／またはアレイからデータを読み取るために利用可能な時間量を最大化することが可能である。アレイの「サイクルタイム」（すなわちアレイにデータを書き込み且つアレイからデータを読み取るための時間量）を最大化することによって、ワードライン及び／またはビットラインリカバリタイムを増加する機会が与えられ、かくして電力及び／または電流消費が低減される。これによって、追加の及び／またはより複雑なロジック回路を必要とすることなく、より大きなアレイを使用すること、及び／またはパルス化したまたはセルフリセットによるロジックを実装することも可能になる。
【００４５】
プリデコーダとポストデコーダ回路の適切な例と説明が米国特許出願番号第０８／５７５，５５４号（「集積回路内の入力信号のスキューを低減するための方法と装置」１９９５年１２月２０日出願、米国特許第５９０３１７４号明細書参照）の中に、及び米国特許出願番号第０８／５７５，５５５号（「集積回路内の入力信号とクロック信号のスキューを低減するための方法と装置」１９９５年１２月２０日出願。尚、この出願は１９９７年１０月３０日出願の米国特許継続出願Attorney Docket No.016820. P128C（米国特許第６０４３６８４号明細書参照）により取り下げられた。）の中に確認することができる。例えば、プリデコーダはｍビット幅のアドレスのｊからｋのビットを復号化することが可能であり、ポストデコーダはｍビット幅のアドレスの残りのビットを復号化することが可能である。この場合、ｊ、ｋ及びｍは整数であり、ｊ＜ｋ＜ｍの関係を満たし、且つ、好ましくはｊはｊ≧１、２または３であり、ｋはｋ≦ｍ−１、ｍ−２、またはｍ−３であり、ｍは少なくとも４、好ましくは少なくとも８、さらに好ましくは少なくとも１０である。
【００４６】
さらに別の実施形態では、図６Ｂに例示したように、アドレス入力回路は、図１と図２のレジスタ１４に代わることができる１つのレジスタ１５２（例えばアドレスビット当たり）を備えることが可能である。選択的に、タイミングパラメータとのより良いコンプライアンスを保証するために（より良い兼ね合いを考慮すると）、レジスタは単一の論理要素１５４を通して出力を供給してもよい。図６Ｃに示したように、レジスタ（例えばＣＬＫＲＥＧとＣＬＫＲＥＧ＊）にアドレス情報をラッチすると共に同レジスタからアドレス情報を出力するための制御信号及び／またはパルスは、周期信号（例えばＣＬＫ０とＣＬＫ１。図３と図４参照）の移行に伴って発生するパルスに基づいて発生させてもよい。ＮＯＲまたはＯＲ機能を行う論理ゲート（「ＯＲ型式論理ゲート」）は、この単一レジスタの実施形態のために制御信号及び／またはパルスを発生するのに十分である。したがって、レジスタ１５２は図３のレジスタ１４と本質的に同一の方法で動作する。
【００４７】
詳細なＲＡＭアーキテクチャ図７Ａ及び図７Ｂに示したように、本発明のランダムアクセスメモリ（ＲＡＭ）アーキテクチャはメモリアレイにアクセスするために、分離した第１と第２のポート（例えば、「データ出力（図７Ａ）」と「データ入力（図７Ｂ）」）をさらに備えてもよい。これらポートは単方向性であってよい。この場合、ポートの対（例えば入力／出力ポート対）の各々は、上記した「２つ（または３つ以上）のアドレスバス」の実施形態に従って専用のアドレスバス（例えば、「読み取りアドレス（図７Ａ）」と「書き込みアドレス（図７Ｂ）」）を有することが可能である。各データポートとアドレスパスはｎ個の入力と、１つのバッファまたはドライバと、１つのｎビットレジスタ（上述のような）とを備えることが可能であり、この場合、ｎは、ポートとこれらの関連制御ロジックとの間の完全な独立性を維持するために、１以上の整数である。分離したデータ入力と出力によって、一般的な２方向のＩ／Ｏ装置に必要とされることがあるデータバスの「送受反転・転向」の必要性がなくなる。
【００４８】
入出力ポートを介したアレイへのアクセスはある程度互いに独立させてもよく、このアクセスは１つ以上の周期信号（例えば、内部または外部のクロック信号、１組の差分入力クロック等）に同期して開始される。データスループットを最大にするために、入力ポートは、立ち上がりまたは立ち下がりエッジの一方で、あるいは周期信号サイクルの維持ロジックレベルの１つの間にデータを転送し、出力ポートは、立ち上がりまたは立ち下がりエッジの他方で、あるいは周期信号サイクルの維持ロジックレベルの他方でデータを転送する。本明細書に記述したように、データ転送をロジックレベルでトリガすることも可能である。すなわち、データ転送は、１つ以上の周期信号の特定または所定のロジックレベルに応答して行うようにしてもよい。
【００４９】
メモリアレイの深さは、実質的に、２つ以上のアレイ及び／または独立したＲＡＭ装置（例えば集積回路チップ）並びにこれらに付随する選択ロジック回路によって拡張することが可能である。このようなロジック回路により送られる制御信号（例えばポート選択入力）によって、各ポートは独立した装置であるかのように動作でき、これによって各ポートに対して独立した深度拡張をすることができる。
【００５０】
すべての同期データ入力は、周期信号によって制御される１つ以上の書き込みレジスタ（または入力レジスタ）を通過することが可能である。すべてのデータ出力は、同一または異なった周期信号によって制御される１つ以上の読み取りレジスタ（及び／または出力レジスタ）を通過することが可能である。
【００５１】
すべての書き込みは、インターフェースロジックを簡略化するためにオンチップ同期自己計時書き込み回路（on-chip synchronous self-timed write circuitry）によって行うことが可能である。
【００５２】
例
図７Ａと図７Ｂに示したように、本発明の好適な実施形態に係るＲＡＭアーキテクチャは、同期パイプラインバーストスタティックＲＡＭ（ＳＲＡＭ）として構成される。データはデータインバスを通してＳＲＡＭ内に単方向に流れ、及び／またはデータアウトバスを通して単方向に流出することが可能である。各々のバスは、外部信号を受信または送信するためにそれ自身のパッドを有することが可能である。本発明のＲＡＭアレイは読み取りアドレスバスまたは書き込みアドレスバス上にアドレス情報を受信し、アドレスレジスタにアドレス情報を記憶またはラッチすることが可能である。データ入力ポートとデータ出力ポートを分離することによって、本発明のＲＡＭはデータコンテンション（data contention ）を防止し及び／またはデータバスを「送受反転・転向」する必要をなくしている。
【００５３】
すべてのデータ入力は、正の入力クロック（例えば、差分入力クロックＣＬＫとＣＬＫ＊の交差によって発生されるｃｌｋｒａｗ）の立ち上がりまたは立ち下がりエッジによって制御される１つ以上のｎまたは２ｎビット幅の入力レジスタ（例えば、図７Ｂに示したようなｎビット幅のレジスタ２２０及び２２２）を通過することが可能である。２ｎビット幅の入力レジスタの場合、データ入力バスは入力レジスタと同一の幅を有することが可能である。
【００５４】
本発明のランダムアクセスメモリは、その中のランダム読み取り及び／または書き込みアドレスにおいてデータを記憶及び／または検索するように構成される１つ以上のアレイ（例えば「１２８Ｋｘ３６メモリアレイ」）を備えることが可能である。アレイは概して行と列で配向され、この場合、行数は１から２x ＋ｃ、好ましくは４から２x ＋ｃ、さらに好ましくは１６から２x ＋ｃであることが可能であり、ｘは２から１５、好ましくは３から１４、さらに好ましくは４から１２の整数であることが可能であり、ｃは冗長行の数を表し、０から１２、好ましくは０から８、さらに好ましくは０から（２x ／８）の整数であることが可能であり、列数は無関係に（行数とは独立して）１から２y ＋ｄ、好ましくは４から２y ＋ｄ、さらに好ましくは８から２y ＋ｄであることが可能であり、ｙは０から１０、好ましくは２から９、さらに好ましくは３から８の整数であることが可能であり、ｄは冗長列の数を表し、０から８、好ましくは０から４、さらに好ましくは０から（２y ／８）の整数であることが可能である。
【００５５】
アドレスはアドレスバス上のｎ個の信号によって規定され、この場合、ｎは１以上、好ましくは３以上、さらに好ましくは５から２y ＋ｄの整数であり、ｙとｄは上記した通りである。アドレス情報はアドレスレジスタからアドレスデコーダ２３０（図７Ａ）または２３２（図７Ｂ）を通してアレイに到達し、上記デコーダからの信号は動作が実行されるアレイ内の位置を識別する。ｎまたはｍ・ｎビット幅であることが可能であるアレイは、好ましくは入力レジスタ及び／またはデータ入力バスの全幅と同一の全幅を有する。
【００５６】
本発明のランダムアクセスメモリは、ｎまたはｍ・ｎビット幅であることが可能であると共に入力レジスタ、アレイ及び／またはデータ入力バスの全幅と同一の幅を有することが可能である出力データレジスタをさらに備えてもよい。好ましくは、データ出力バスもｎまたはｍ・ｎビット幅であり、さらに好ましくはデータ入力バス、入力レジスタ、アレイ及び／または入力レジスタと同一の幅である。出力ポート（例えば図７Ａの「データ出力」）は、外部にデータを供給するために複数のパッドをさらに備えることが可能である。
【００５７】
ランダムアクセスメモリが複数のアレイを備える場合、第１のランダムアクセスメモリアレイは第１のデータ入力バス及び／または書き込みデータレジスタからデータを受信することが可能であり、第２のランダムアクセスメモリアレイは第２のデータ入力バス及び／または書き込みデータレジスタからデータを受信することが可能である。同様に、複数のアレイを備えるランダムアクセスメモリは複数のデータ出力バス及び／または読み取りデータレジスタをさらに備えることが可能であり、第１と第２の読み取りデータレジスタは第１と第２のランダムアクセスメモリアレイから転送されたデータをそれぞれ記憶し、第１と第２のデータ出力バスは第１と第２のランダムアクセスメモリアレイまたは読み取りデータレジスタからそれぞれデータを伝送する。この場合、各ランダムアクセスメモリアレイは、（ａ）ランダムアクセスメモリアレイの第１のランダムアドレスにデータを書き込むための第１の回路と、（ｂ）ランダムアクセスメモリアレイの第２のランダムアドレスからデータを読み取るための第２の回路とをさらに備えることが可能であり、各回路は、周期信号の連続的移行またはロジックレベルに応答し、第２のランダムアドレスは第１のランダムアドレスと同一であるかまたは異なっている。各アレイは、読み取り及び書き込みアドレス情報の両方を供給するために特別なアドレスバスを有することも可能である。
【００５８】
図７Ａに示したように、本発明のランダムアクセスメモリはｎビット幅のデータ出力バスと、第１及び第２の（３ステート）出力バッファ（例えばバッファ２１０と２１２）と、第１、第２及び第３のｎビット幅の出力レジスタ（例えばレジスタ２０２、２０４、２０８）とをさらに備えることが可能であり、この場合、
第１及び第２の出力レジスタの各々は、第１の周期信号移行またはレベルに応答して出力レジスタからデータを記憶し、
第３の出力レジスタは、第２の相補的な周期信号移行またはレベルに応答して第１の出力レジスタからデータを記憶し、
第１の出力バッファは、第３の周期信号移行またはレベルによって第３の出力レジスタから出力データバスまでデータを供給するためにイネーブル状態にされ（上記第３の周期信号移行またはレベルは、（ｉ）上記第２の相補的な周期信号移行またはレベルと同一であるかまたは異なることが可能であり、あるいは（ii）上記第１の周期信号移行またはレベルの相補的信号であることが可能であり、特定または所定のロジックレベルあるいは状態の時に好ましくはデータ出力を許可する）、
第２の出力バッファは、第４の周期信号移行またはレベルに応答して第２の出力レジスタから出力データバスまでデータを供給するためにイネーブル状態にされる（上記第４の周期信号移行またはレベルは、（ｉ）上記第１の周期信号移行またはレベルと同一であるかまたは異なることが可能であり、あるいは（ii）上記第２の周期信号移行またはレベルの相補的信号であることが可能であり、特定または所定のロジックレベルあるいは状態の時に好ましくはデータ出力を許可する）。
【００５９】
制御入力（例えば、図７Ａの「同期制御」及び「非同期制御」や図７Ｂの「同期制御」）は、１つ以上の同期制御信号または外部の同期制御信号を備えることが可能である。このような制御信号は１つ以上データ入力または書き込みポート選択信号ＷＰＳまたはＷＰＳ＊、１つ以上のデータ出力または読み取りポート選択信号ＲＰＳまたはＲＰＳ＊、従来の非同期の出力イネーブル信号（図７ＡのＯＥ＊参照）、１つ以上の従来のチップ選択信号（マルチＲＡＭ構造の場合。図７Ａと図７Ｂの例えばＣＳ１＊及び／またはＣＳ２参照）、１つ以上のアドレスストローブまたは妥当性信号（例えば図７Ａと図７Ｂの「ＡＤＳ＊」）等を含むことが可能である。同期の外部制御信号は、アドレス情報と同一または同様の入力パスに沿って通過することが可能である（この通過には、周期信号のエッジまたはロジックレベル（例えばｃｌｋｒａｗ）によって制御される制御入力レジスタを通す通過が含まれる）。
【００６０】
所定の用途（例えば、ネットワークスイッチまたはルータのようなデータ、音声及び／またはビデオ通信装置）に複数のランダムアクセスメモリを使用する場合、複数のポート選択信号（例えば、ＷＰＳ１、ＷＰＳ２、ＷＰＳ１＊、ＷＰＳ２＊、ＲＰＳ１、ＲＰＳ２、ＲＰＳ１＊、ＲＰＳ２＊等）を有利に使用することが可能である。好ましくは、所定のマルチＲＡＭ構造における各ＲＡＭは、特定ポートをアクティブにする読み取り及び書き込みポート選択信号の特定の（特別な）組合せ（例えば、ＷＰＳ１＊とＷＰＳ２、ＷＰＳ１とＷＰＳ２＊、ＲＰＳ１＊とＲＰＳ２、ＲＰＳ１とＲＰＳ２＊等）を少なくとも１つ有する。あるいは、異なった入力及び／または出力ポート選択信号により、マルチレジスタ構造の１つの読み取りまたは書き込みレジスタを選択する（イネーブルまたはディスエーブルする）ようにしてもよい。
【００６１】
図７Ａと図７Ｂに示したＲＡＭは、周期信号及び／または制御パルス（例えば、ｃｌｋ０（図７Ａ参照）またはｃｌｋ１（図７Ｂ参照））に応答してアドレス（ポスト）デコーダへのアドレス情報の通過を制御及び／またはゲート処理するために構成された１つ以上の従来のロジック回路と、メモリアレイと出力ラッチ及び／または出力レジスタとの間に間挿された１つ以上の感度増幅器と、１つ以上の２ｎビット幅のバスを等化することが可能であり、１つ以上の周期信号及び／または制御パルス（例えばｃｌｋｒａｗ及び／またはｃｌｋ０＊。図７Ａ参照）に応答することが可能である従来の感度ライン等価回路と、１つ以上の周期信号及び／または制御パルス（例えばｃｌｋ０。図７Ａ参照）（出力データを出力レジスタにラッチする周期信号及び／または制御パルスと同一でも異なってもよい）に応答して出力データをラッチすることが可能な１つ以上のｎまたは２ｎビット幅の出力ラッチと、周期信号及び／または制御パルス（例えばｃｌｋ１。図７Ｂ参照）に応答してデータをアレイに書き込むように構成することが可能であり、データ入力レジスタとメモリアレイとの間に間挿された１つ以上の書き込みドライバと、所定数のビットラインを等化することが可能であり、１つ以上の周期信号及び／または制御パルス（例えばｃｌｋｒａｗ＊及び／またはｃｌｋ１＊。図７Ｂ参照）に応答することが可能である従来のビットライン等価回路と、１つ以上の差分クロック入力バッファと、及び差分クロック入力バッファからの信号出力から周期信号及び／または制御パルスを発生する１つ以上のクロック位相発生器と、をさらに備えることが可能である。
【００６２】
ある特定の好適な実施形態に関連して本発明について説明してきたが、記述した特定の形態に本発明の範囲を限定することを意図するものではなく、特許請求の範囲に記載した本発明の精神と範囲内に含むことが可能なこのような代替、修正及び等価物を網羅することが意図される。
【図面の簡単な説明】
図面は本明細書の一部を構成し、種々の形態で具体化可能な本発明の模範的な実施例を含む。本発明の利点と特徴が例示的に図面に示されている。
【図１】本発明のアドレススキームの実施形態の概略図。
【図２】図１に示したアドレススキームを使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図。
【図３】図１に示したアドレスレジスタの部分詳細図。
【図４】本発明に従って実行される模範的な読み取り及び／または書き込み動作と関連した種々の信号の相対的なタイミングを示す種々の波形図。
【図５】本発明のアドレススキームの第２の実施形態を使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図。
【図６Ａ】本発明のアドレススキームの第３の実施形態を使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図。
【図６Ｂ】図６Ａに示したアドレスレジスタの部分概略図。
【図６Ｃ】図６Ｂに示したアドレスレジスタのアドレス情報をラッチするために１つ以上のパルスを発生するように構成された模範的な回路の図。
【図７Ａ】本発明のアドレススキームの第４の実施形態を使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図であり、特に１つ以上の読み取り動作を行うために有用な構成要素を示している。
【図７Ｂ】本発明のアドレススキームの第４の実施形態を使用したランダムアクセスメモリ（ＲＡＭ）アーキテクチャの概略図であり、特に１つ以上の書き込み動作を行うために有用な構成要素を示している。
【符号の説明】
１２    アドレスバス
１４    レジスタ
１６    周期信号移行
１８    周期信号移行
２０    制御信号
２２    制御信号
２４    入力バッファ
２６    論理ゲート
３０    ランダムアクセスメモリ
３２    デコーダ
１２０    プリデコーダ
１２２    ランダムアドレス情報レジスタ
１２４    アドレスバス
１３０    ポストデコーダ
１３２    ＲＡＭアレイ
１５２    レジスタ
１５４    論理要素
２０２    出力レジスタ
２０４    出力レジスタ
２１０    出力バッファ
２１２    出力バッファ
２２０    データ入力レジスタ
２２２    データ入力レジスタ
２３０    アドレスデコーダ
２３２    アドレスデコーダ
ｃｌｋ０  制御パルス
ｃｌｋ１  制御パルス
ｃｌｋ２  制御パルス
ｃｌｋ３  制御パルス
ＣＬＫ    クロック
ＯＵＴ    出力信号
Ｄ（Ｘ）  データワード
ＯＥ      出力イネーブル信号
ＷＰＳ    ポート選択信号
ＲＰＳ    ポート選択信号
ＣＳ１    チップ選択信号
ＣＳ２    チップ選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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