(57)【特許請求の範囲】
【請求項１】
チップ上に設置されパッケージング後にＩＣの参照電圧のトリミングを行うタイプのプログラム可能なトリミング回路であって、
テストビット信号のシーケンスと設定ビット信号のシーケンスとを生成するように制御されるレジスタと；
該レジスタに対して選択的に接続される複数のプログラム可能なトリミングセル回路であり、各セル回路が、前記レジスタからテストビット信号および設定ビット信号を受領するとともに、供給された前記テストビット信号または前記設定ビット信号のそれぞれと同じ出力信号を生成し得るように構成されているような、トリミングセル回路と；
前記出力信号に対して接続され、前記出力信号に比例したトリミング電流信号を生成するための、デジタルアナログコンバータ（ＤＡＣ）と；
前記トリミング電流を、前記ＩＣによって生成された参照電圧の初期値に対して加えられるべきトリミング電圧へと、変換するための抵抗（Ｒ０）と；
を具備していることを特徴とするトリミング回路。
【請求項２】
請求項１記載のトリミング回路において、
さらに、前記レジスタと前記トリミングセル回路との間に配置されていて前記レジスタから前記テストビット信号および前記設定ビット信号を受領するとともにこれらテストビット信号および設定ビット信号を前記トリミングセル回路へと供給するものとされた複数の転送スイッチの駆動制御を行うための、絶縁トリミングセルを具備し、
前記転送スイッチは、前記絶縁トリミングセルによって駆動制御されることによって、前記レジスタから開放ビットを受領したときには前記レジスタと前記トリミングセル回路とを接続し、また、前記レジスタから閉塞ビットを受領したときには前記レジスタと前記トリミングセル回路とを絶縁するようになっていることを特徴とするトリミング回路。
【請求項３】
請求項１記載のトリミング回路において、
各トリミングセル回路が、第１入力と第２入力とを有しているとともに該第２入力が前記テストビット信号に対して選択的に接続されているＯＲゲートと；設定回路部と；を備え、
前記設定回路部が、前記設定ビット信号に対して選択的に接続される制御ノードと導電ノードとを有した第１スイッチと、該第１スイッチの前記導電ノードに対して接続される制御ノードと前記ＩＣによって供給される共通電圧レールに対して接続される活性ノードと前記ＯＲゲートの前記第１入力に対して接続される導電ノードとを有した第２スイッチと、該第２スイッチと並列接続されていて前記ＯＲゲートの前記第１入力と前記電圧レールとに接続された公称電流源と、前記ＩＣによって供給されるグラウンド電位と前記ＯＲゲートの前記第１入力との間に接続されたヒューズと、を備え、
前記設定ビット信号が、前記第１スイッチおよび前記第２スイッチの導電状態と、前記ＯＲゲートの前記第１入力への入力値と、を制御するようになっていることを特徴とするトリミング回路。
【請求項４】
請求項３記載のトリミング回路において、
前記設定ビットがハイであれば、前記第１スイッチと前記第２スイッチとの双方が導通状態とされ、前記電圧レールと前記グラウンドとの間において前記ヒューズを介した導電経路が確立され、この導電経路の確立により、前記ヒューズが溶断されて、前記電圧レールが前記ＯＲゲートの前記第１入力に対して恒久的に接続されるようになっているとともに、
前記設定ビットがローであれば、前記第１スイッチと前記第２スイッチとの双方が非導通状態とされて前記ヒューズが溶断されずに残り、前記電圧レールと前記グラウンドとの間において前記ヒューズと前記電流源とを介した導電経路が確立され、これにより、前記ＯＲゲートの前記第１入力にローという入力値が生成されるようになっていることを特徴とするトリミング回路。
【請求項５】
請求項２記載のトリミング回路において、
前記絶縁トリミングセルが、入力と前記転送スイッチの制御ノードに対して接続されていて該制御ノードに対して前記転送スイッチの導通状態を決定するための信号を供給するものとされた出力とを有した、インバータ回路と；絶縁回路部と；を備え、
前記絶縁回路部が、前記レジスタによって生成される前記開放ビットまたは前記閉塞ビットからなる絶縁ビット信号に対して選択的に接続される制御ノードと導電ノードとを有した第１スイッチと、該第１スイッチの前記導電ノードに対して接続される制御ノードと前記ＩＣによって供給される共通電圧レールに対して接続される活性ノードと前記インバータ回路の前記入力に対して接続される導電ノードとを有した第２スイッチと、該第２スイッチと並列接続されていて前記インバータ回路の前記入力と前記電圧レールとに接続された公称電流源と、前記ＩＣによって供給されるグラウンド電位と前記インバータ回路の前記入力との間に接続されたヒューズと、を備え、
前記絶縁ビット信号が、前記第１スイッチおよび前記第２スイッチの導電状態と、前記インバータ回路の前記入力への入力値と、を制御するようになっていることを特徴とするトリミング回路。
【請求項６】
請求項５記載のトリミング回路において、
前記絶縁ビットがローであれば、前記インバータの前記出力がハイとなり；
前記絶縁ビットがハイであれば、前記第１スイッチと前記第２スイッチとの双方が導通状態とされ、前記電圧レールと前記グラウンドとの間において前記ヒューズを介した導電経路が確立され、この導電経路の確立により、前記ヒューズが溶断されて、前記電圧レールが前記インバータ回路の前記入力に対して恒久的に接続され、これにより、前記インバータからの出力が恒久的にローとなって、そのため、前記転送スイッチが非導通状態とされて前記レジスタから前記トリミングセル回路が絶縁されるようになっている；
ことを特徴とするトリミング回路。
【請求項７】
請求項１記載のトリミング回路において、
さらに、前記レジスタを制御することによって、前記設定ビット信号および前記テストビット信号を生成するための、バスコントローラを具備していることを特徴とするトリミング回路。
【請求項８】
請求項３記載のトリミング回路において、
さらに、前記複数のトリミングセル回路のうちの１つが、符号セル回路とされていて、この符号セル回路は、前記ＤＡＣに対して、前記トリミング電流の所望符号を表すビット値を供給するものとされていることを特徴とするトリミング回路。
【請求項９】
集積回路（ＩＣ）のための参照電圧をトリミングするための方法であって、
前記ＩＣによって生成される参照電圧信号の初期値を測定し；
該初期値信号を、高精度参照電圧信号と比較し；
前記初期値信号と前記高精度信号との間の差の符号を表す制御信号を生成し；
複数のトリミングセル回路を制御することによって、トリミング電流の符号および大きさを表すビットシーケンスを生成し；
該ビットシーケンスに比例した大きさおよび符号を有したトリミング電流を生成し；
トリミング電流生成器とＩＣ電圧参照ブロックとの間に配置された抵抗によって、トリミング電圧を生成し；
該トリミング電圧を前記初期値信号に対して加算し、得られた信号が前記高精度参照電圧信号と適切に等しいかどうかを決定し；
前記加算によって得られた信号が前記高精度参照電圧信号と適切に等しい場合には、前記トリミングセル回路によって生成されたビット値を恒久的に設定する；
ことを特徴とする方法。
【請求項１０】
請求項９記載の方法において、
さらに、前記ビット値の前記恒久的設定の後に、前記ＩＣから前記トリミングセル回路を絶縁することを特徴とする方法。
【請求項１１】
請求項９記載の方法において、
さらに、レジスタを制御することによって、前記ビットシーケンスと、前記制御信号に基づく符号ビットと、を生成させることを特徴とする方法。
【請求項１２】
請求項９記載の方法において、
さらに、前記ビットシーケンスを、比例したアナログトリミング電流へと変換することを特徴とする方法。
【請求項１３】
請求項９記載の方法において、
さらに、前記トリミング電流を、該トリミング電流の値に比例した値および符号を有したトリミング電圧へと変換することを特徴とする方法。
【請求項１４】
請求項３記載のトリミング回路において、
前記公称電流源が、前記電圧レールの値に依存したような依存型の電流源であり、前記ヒューズの定格よりも小さな電流値を生成するものとされていることを特徴とするトリミング回路。
【請求項１５】
請求項３記載のトリミング回路において、
前記ヒューズが、前記共通電圧レールによって十分に溶断され得るような定格を有していることを特徴とするトリミング回路。
【請求項１６】
請求項３記載のトリミング回路において、
前記ＯＲゲートが、前記ヒューズのインピーダンスよりも大きな入力インピーダンスを有していることを特徴とするトリミング回路。
【請求項１７】
集積回路（ＩＣ）によって生成された初期電圧参照信号に加えられるトリミング電圧信号を生成するための、ＩＣのためのパッケージング後における電圧トリミング回路であって、
ビットシーケンス信号を受領するとともに、受領したビットシーケンス信号と等価なデジタル信号を供給し得るよう構成された、パッケージング後におけるトリミングセル回路からなる配列と；
前記トリミングセル回路配列からの前記デジタル信号を受領するとともに、そのデジタル信号を表すアナログトリミング電流信号を供給し得るよう構成された、デジタルアナログコンバータ（ＤＡＣ）と；
前記アナログトリミング電流信号を、前記初期電圧参照信号に加えられるべき前記トリミング電圧信号へと、変換するための抵抗素子と；
を具備していることを特徴とするトリミング回路。
【請求項１８】
請求項１７記載のトリミング回路において、
前記抵抗素子が、抵抗とされていることを特徴とするトリミング回路。
【請求項１９】
請求項１７記載のトリミング回路において、
さらに、前記ビットシーケンス信号を生成するよう構成されたレジスタを具備していることを特徴とするトリミング回路。
【請求項２０】
請求項１９記載のトリミング回路において、
さらに、前記レジスタから絶縁のための信号を受領した時には、前記パッケージング後トリミングセル回路配列と前記レジスタとを絶縁し得るよう構成された絶縁トリミング回路を具備していることを特徴とするトリミング回路。
【請求項２１】
請求項１７記載のトリミング回路において、
前記パッケージング後トリミングセル回路配列が、複数のパッケージング後トリミングセル回路を備えていることを特徴とするトリミング回路。
【請求項２２】
請求項２１記載のトリミング回路において、
前記複数のパッケージング後トリミングセル回路の中の１つが、符号セル回路とされていて、この符号セル回路は、前記ＤＡＣに対して、前記トリミング電流信号の所望符号を表すビット値を供給するものとされていることを特徴とするトリミング回路。
【請求項２３】
請求項２１記載のトリミング回路において、
前記ビットシーケンス信号が、所定数のビットを備え、
前記複数のパッケージング後トリミングセル回路の各々が、その所定数からなる複数のビットの中のそれぞれ対応する１つを受領するものとされていることを特徴とするトリミング回路。
【請求項２４】
請求項２３記載のトリミング回路において、
前記複数のトリミングセル回路の各々が、それぞれ対応するビットに応じて、その対応ビットがハイであれば導通状態とされかつその対応ビットがローであれば非導通状態とされる少なくとも１つのスイッチを有していることを特徴とするトリミング回路。
【請求項２５】
請求項２４記載のトリミング回路において、
前記複数のトリミングセル回路の各々が、前記ＤＡＣに対して接続された出力を有する論理決定回路を備え、
その論理決定回路の出力が、前記少なくとも１つのスイッチが導通状態であればハイであり、前記少なくとも１つのスイッチが非導通状態であればローであることを特徴とするトリミング回路。
【請求項２６】
請求項２５記載のトリミング回路において、
前記論理決定回路が、ＯＲゲートを有していることを特徴とするトリミング回路。
【請求項２７】
請求項１９記載のトリミング回路において、
さらに、前記レジスタを制御することによって、前記ビットシーケンス信号を生成するための、バスコントローラを具備していることを特徴とするトリミング回路。
【請求項２８】
集積回路（ＩＣ）のための参照電圧をトリミングするための方法であって、
ビット信号からなるシーケンスを生成し；
出力端子上において前記ビット信号シーケンスを表すトリミング電流を生成し；
前記出力端子に対して接続された抵抗素子によって、トリミング電圧を生成し；
前記参照電圧に対して前記トリミング電圧を加算することにより、合計値を決定し；
その合計値が、高精度参照信号の所定範囲内にあるかどうかを決定し；
その合計値が前記所定範囲内であれば、前記トリミング電圧を固定する；
ことを特徴とする方法。
【請求項２９】
請求項２８記載の方法において、
前記抵抗素子を、抵抗とすることを特徴とする方法。
【請求項３０】
請求項２８記載の方法において、
前記固定ステップにおいては、前記ビット信号シーケンスを、前記所定範囲内の前記合計値をもたらすこととなる前記トリミング電圧を生成する値に、恒久的に設定することを特徴とする方法。
【請求項３１】
請求項２８記載の方法において、
前記ビット信号シーケンスを生成するという前記ステップにおいては、複数のパッケージング後トリミングセルを制御することによって、前記ビット信号シーケンスを生成することを特徴とする方法。
【請求項３２】
請求項３０記載の方法において、
さらに、前記固定ステップ後においては、前記ＩＣから、前記複数のトリミングセルを絶縁することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路をトリミングするための回路および方法に関するものであり、より詳細には、本発明は、トリミングを行うために付加的なパッケージピンや論理を必要とすることなくパッケージされた集積回路をトリミングするための回路および方法に関するものである。本発明は、特に、信号混合タイプのＩＣに関連する参照電圧のトリミングに応用することができる。しかしながら、本発明は、例えば正確な電圧によって制御されるタイプの発振器や高精度のＤＡＣや正確な電流源等といったような、正確な参照電圧を必要とするようなすべてのＩＣに対して、同等に応用することができる。
【０００２】
【従来の技術および発明が解決しようとする課題】
アナログ（信号混合型の）集積回路の製造においては、基本的な構成ブロックは、通常、必要とされるような製造プロセスによっては正確に制御されない。例えば、キャパシタや抵抗は、正確ではない値を有している可能性があり、ＭＯＳトランジスタは、正確ではないゲイン設定とされている可能性がある。製造プロセスに存在している変数が多すぎるために、絶対的に予測可能な結果をもたらすことができない。しかしながら、歴史的には、アナログ回路は、非常に正確な参照電圧や非常に正確な参照周波数や正確に分率された素子を必要とすることが多い。
【０００３】
プロセスの可変性を補償するために、多くの電子回路においては、テスト時にアナログトリミングを使用することによって、回路の正確な動作のために必要とされる抵抗値を設定する。典型的なトリミング技術においては、ヒューズまたはアンチヒューズのいずれかがそれぞれ並列接続されている各抵抗が直列接続されてなる一連の抵抗列とされた抵抗ラダーを使用する。ヒューズとは、溶断により開放状態とされるまでは実質的に電気的短絡状態をなすデバイスのことである。アンチヒューズとは、実質的に電気的短絡状態になるまでは、電気的に開放状態をなすデバイスのことである。
【０００４】
ヒューズの溶断手法は、いくつかの形態とすることができるけれども、いずれもが特有の欠点を有している。レーザーヒューズは、ラダー内の各抵抗素子に対して直接的に使用することができて、抵抗を通しての電導を可能としたりあるいは禁止したりすることができる。テスト時には、分流素子を開放するためにある複数の抵抗が選択され、これにより、直列回路に対して抵抗値が付加される。抵抗ラダーは、ウェーハテスト時には、１０〜２，５６０Ωの範囲にわたって１０Ω刻みで調節可能とされるべきである。
【０００５】
アナログトリミングは、反復的に行うことができる。例えば、テスト、トリム、テスト、トリム、といったようにして、反復的に行うことができる。これにより、トリム時の効果が測定され、必要な詳細トリミングが決定される。反復的トリミングのためには、典型的には、ウェーハテスター上に、レーザートリミングシステムが設置され、テストとトリムとが交互的に行われる。しかしながら、テスターごとに１つずつレーザーシステムを設置することは、非常に高価なことである。レーザーは、テストを待っている待ち状態となっていることが多い。さらに、テストシステムとレーザーとのいずれか一方だけが故障した場合、双方を使用することができなくなる。
【０００６】
他の手法は、抵抗ラダーに対して、ツェナー型のアンチヒューズを使用することである。そのような素子は、テスター上において安価にトリミングを行うことができ、そのため、反復的テストを、テスター上において１回のパスで行うことができる。ツェナー型のアンチヒューズは、プログラムのために大きな電圧を必要とする。チップ上にそのような大きな電圧がもたらされることは、ＩＣの残部に対して、特に低電圧動作に対して、悪影響を及ぼしてしまう。そのため、各アンチヒューズは、それぞれ個別の外部パッドおよびプローブカードを必要とする。このことは、テストパッドのためのダイボンディング領域の前におけるプログラムビットカウントを５〜１０ビット程度に制限してしまい、プローブカードを必要とするという複雑さが、受け入れがたいものとなる。
【０００７】
一般に、反復的テストは、時間のかかる高価なプロセスである。したがって、多くのトリミング技術においては、所望のアナログ回路動作を得るために直列ストリング内のどの複数の抵抗を包含すべきかを評価するに際して、ただ１回だけのパスを使用する。よって、テスト測定の結果を受けて、使用者は、分流用ヒューズ素子を溶断する。これにより、回路は、計画通りに動作することが期待される。ヒューズの溶断プロセスにおいては、典型的には、テストセットからオフラインでレーザートリミングを行って高分子材料をカットし、分流素子を開放する。回路は、適正なトリミングを検証するために、テストセットへと復帰することができる。次なるテストが失敗であれば、分流用ヒューズ素子を復活させることが困難であることにより、この部分は、典型的には、削除される。
【０００８】
さらに、このようなプロセスは、ウェーハレベルにおいて行われる。すなわち、ＩＣのパッケージングを行う前に行われる。そのため、プローブカードや長いケーブル等を必要とし、各ＩＣに関して手間と時間のかかる作業となってしまう。パッケージングプロセス時（例えば、ダイボンディング、カット、セラミック封入またはプラスチック封入）には、ＩＣは、機械的な応力と化学的な応力とを受ける。このことにより、再度、ウェーハトリミングプロセスにおいて既にトリミングが行われた部材のパラメータが変更されてしまう。このため、ウェーハレベルでのトリミングは、あまり魅力的な手法ではない。ウェーハレベルでのトリミング手順の部分的改良は、Russell 氏他に対して付与された米国特許明細書第５，０７９，５１６号に見出すことができる。この特許文献は、ＩＣのパッケージング前に行われたウェーハトリミングプロセスにおけるすべての不一致を補正するように動作するような、LF155 BIFET （登録商標）という一体型JFET入力オペアンプに対しての、パッケージング後における（すなわち、組立後における）トリミングのための回路および方法を開示している。この特許文献に開示されたタイプの JFET ＩＣは、バランスパッケージピン（３８および３９、図２）を備えている。これらバランスパッケージピンは、通常、外部ポテンショメータに取り付けることによってパッケージング後のオフセット電圧を調節するために使用される。しかしながら、上記の特許文献は、既に説明したようなバランスピンを使用することによって、内部トリミング手順に影響を与えるような、チップ上に設置するタイプのトリミング回路を提案するものである。また、上記特許文献においては、バランスピンを、トリミング後の回路残部から絶縁する。このため、トリミング値を、使用者によるバランスピンからの偶発的入力によって変更することができない。しかしながら、トリミング後においては、バランスピンは、不活性なままであり、構成の都合上、ＩＣによって使用することができない。よって、バランスピンは、ＩＣ上において無用のスペースを占有することとなり、パッケージピンやチップの『実際寸法』を最小化するに際しては重大な問題となる。加えて、上記特許文献に開示されたタイプの最近の JFET ＩＣは、外部バランスピンを有していない。そのため、上記特許文献において提案されたトリミングプロセスを使用することができず、そのようなプロセスの代わりに、ウェーハレベルでのトリミングプロセスを使用するしかない。したがって、上記特許文献を、最近のＩＣパッケージに合わせて変更しようとすれば、この場合のトリミング回路は、トリミングのためだけに使用される付加的なパッケージピンを必ず必要とすることとなる。
【０００９】
加えて、ヒューズおよび／またはツェナーダイオードを使用した従来のトリミングプロセスにおいては、ヒューズの溶断またはダイオードの消去を行うのに、かなり大きな入力電流を必要とする。ＩＣ内において大きな電流を必要とすることは、高電流状況から他の部材を絶縁するための付加的な手段を要することは、理解されるであろう。加えて、そのような高電流は、ＩＣ上において大きな電力を必要とするものであり、これは望ましくないことである。
【００１０】
したがって、付加的な外部パッケージピンを必要とすることなく、ＩＣのパッケージピンを使用することができ、さらに、トリミング後には、不要となったパッケージピンを、ＩＣのそれぞれの用途のために使用可能とするような、チップ上に設置されパッケージング後にトリミングを行うタイプのトリミング回路が要望されている。また、ＩＣの機能を妨害することがないようにさらにトリミングプロセスの実行のためにＩＣ内にさらなる付加的な部材を導入しなくても済むように、ＩＣの残部の絶縁のために使用することができる、トリミング回路を提供することが要望されている。また、動的に構成されていて、ＩＣ内に組み込まれているそれぞれ素子のチップ間許容誤差に対して鈍感であるような、トリミング回路および方法が要望されている。
【００１１】
したがって、本発明の目的は、トリミング電圧を設定するためにヒューズを使用するような、集積回路のパッケージング後にトリミングを行うタイプのトリミング回路および方法を提供することである。
【００１２】
本発明の他の目的は、トリミング手順を行うために付加的なピンを必要とはしないような、集積回路のパッケージング後にトリミングを行うタイプのトリミング回路および方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明は、チップ上に設置されパッケージング後にＩＣの参照電圧のトリミングを行うタイプのプログラム可能なトリミング回路を提供することによって、上記の目的および他の目的を達成する。プログラム可能なトリミング回路は、テストビット信号のシーケンスと設定ビット信号のシーケンスとを生成するように制御されるレジスタを具備している。複数のプログラム可能なトリミングセル回路が、レジスタに対して選択的に接続されて、各セル回路が、レジスタからテストビット信号および設定ビット信号を受領する。トリミングセル回路は、供給されたテストビット信号または設定ビット信号のそれぞれと同じ出力信号を生成し得るように構成されている。デジタルアナログコンバータ回路が、出力信号に対して接続され、出力信号に比例したトリミング電流信号を生成する。トリミング電流は、電流生成器と電圧参照ブロックとの間に配置された抵抗に対して適用され、トリミング電圧へと変換される。トリミング電圧信号は、参照電圧の初期値を調節するのに利用可能な符号と大きさとを有している。トリミング電圧が、ＩＣによって生成された参照電圧の初期値に対して加えられる。
【００１４】
好ましい実施形態においては、トリミングセル回路は、第１入力と第２入力とを有しているとともに第２入力がテストビット信号に対して選択的に接続されているＯＲゲートを備えている。トリミングセル回路は、さらに、設定回路部を備えている。設定回路部は、設定ビット信号に対して選択的に接続される制御ノードと導電ノードとを有した第１スイッチと、第１スイッチの導電ノードに対して接続される制御ノードとＩＣによって供給される共通電圧レールに対して接続される活性ノードとＯＲゲートの第１入力に対して接続される導電ノードとを有した第２スイッチと、を備えている。公称電流源が、第２スイッチと並列接続されていてＯＲゲートの第１入力と電圧レールとに接続されている。ヒューズが、ＩＣによって供給されるグラウンド電位とＯＲゲートの第１入力との間に接続されている。設定ビット信号は、第１スイッチおよび第２スイッチの導電状態と、ＯＲゲートの第１入力への入力値と、を制御するようになっている。
【００１５】
動作時には、好ましいトリミング回路は、以下のように動作する。すなわち、設定ビットがハイであれば、第１スイッチと第２スイッチとの双方が導通状態とされ、電圧レールとグラウンドとの間においてヒューズを介した導電経路が確立され、この導電経路の確立により、ヒューズが溶断されて、電圧レールがＯＲゲートの第１入力に対して恒久的に接続されるようになっているとともに、設定ビットがローであれば、第１スイッチと第２スイッチとの双方が非導通状態とされてヒューズが溶断されずに残り、電圧レールとグラウンドとの間においてヒューズと電流源とを介した導電経路が確立され、これにより、ＯＲゲートの第１入力にローという入力値が生成されるようになっている。
【００１６】
方法の形態において、本発明は、集積回路（ＩＣ）のための参照電圧をトリミングするための方法であって、ＩＣによって生成される参照電圧信号の初期値を測定し；初期値信号を、高精度参照電圧信号と比較し；初期値信号と高精度信号との間の差の符号を表す制御信号を生成し；複数のトリミングセル回路を制御することによって、トリミング電流の符号および大きさを表すビットシーケンスを生成し；ビットシーケンスに比例した大きさおよび符号を有したトリミング電流を生成し；トリミング電流生成器とＩＣ電圧参照ポートとの間に配置された抵抗によって、トリミング電圧を生成し；トリミング電圧を初期値信号に対して加算し、得られた信号が高精度参照電圧信号と適切に等しいかどうかを決定し；加算によって得られた信号が高精度参照電圧信号と適切に等しい場合には、トリミングセル回路によって生成されたビット値を恒久的に設定する。好ましい方法においては、さらに、ビット値の恒久的設定の後に、ＩＣからトリミングセル回路を絶縁する。
【００１７】
【発明の実施の形態】
以下の詳細な説明においては、好ましい実施形態および好ましい使用方法を参照して説明を行うけれども、本発明がこれら好ましい実施形態および好ましい使用方法に限定されないものであることは、当業者であれば、理解されるであろう。むしろ、本発明は、広い範囲を有したものであって、添付の請求範囲によって限定されるものである。
【００１８】
本発明の他の特徴点および利点は、添付図面を参照した以下の詳細な説明により、明瞭となるであろう。
【００１９】
図１〜図４は、本発明による参照電圧トリミング回路の一例を詳細に示す回路図である。本発明によるトリミング回路およびトリミング方法を詳細に説明する前に、ＩＣ（１０）が、ここで使用される共通の部材を備えていることに注意されたい。当業者であれば理解されるように、信号混合型のＩＣパッケージは、一般に、ＩＣの機能全体に関して使用される複数のパッケージピンを備えている。それぞれのＩＣ固有の機能は、本発明においては重要ではなく、ＩＣは、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、オペアンプ、ＶＣＯ回路、等を備えることができる。図１〜図４に示す例においては、ここで使用されているパッケージピンは、ＶＤＤ（例えば、共通電圧レール）（２８）と、ＧＮＤ（例えば、グラウンド）（２６）と、ＩＣによって生成されてパッケージの特定の用途（例えば、機能）に関して正確な値を有した内部参照電圧ＶＲＥＦ（２０）と、を備えている。信号混合型のＩＣパッケージは、さらに、典型的には、Ｉ／Ｏ信号ラインと、Ｉ／Ｏ信号ライン（すなわち、データバス）を制御するために内部バスコントローラ（この例においては、ＳＭＢＵＳ  ＩＣコントローラ（４２））に対して動作するためのパッケージピンとを備えており、および／または、共通バスピン出力用バスピンと、ＳＭＢＣＬＫ（２２）と、ＳＭＢＤＡＴＡ（２４）と、を備えている。図１〜図４に示されたバス（ＳＭＢＣＬＫ（２２）およびＳＭＢＤＡＴＡ（２４））は、Ｉ2Ｃ バス構成として示されている。しかしながら、これに代えて、ＰＣＩバス構成や、ＵＳＢや、１３９４や、あるいは、当該技術分野において公知なような他のバス構成とすることもできる。バスが、ＩＣ（１０）に関連した内部レジスタ（１２）を制御したりアドレッシングしたりするために使用可能である限りにおいては、本発明においては、バスの特定のタイプは、重要ではない。図１〜図４に示された例における構成が、ＶＲＥＦピン（５６）上に現れるような参照電圧をトリミングするためのものであることに注意されたい。本発明は、付加的なピンを必要としないとともにさらにトリミング手順のために内部レジスタ（１２）を使用しその完了時には内部レジスタがＩＣによって使用可能とされるような、パッケージング後における参照電圧（ＶＲＥＦ）トリミング回路および方法を提供することを意図したものである。加えて、トリミング回路は、パッケージピンをＩＣによって意図した通りに使用可能とし得るよう、テスト時に使用されるパッケージピンを解放するための絶縁回路を備えている。以下において説明するこれら構成部材は、ＩＣの機能に関係なく、ＩＣパッケージに関して共通のものであることを認識されたい。
【００２０】
好ましくは、本発明による参照電圧トリミング回路は、最適トリミング値をもたらし得るようにプログラム可能なものであり、最適値を恒久的に設定するためのヒューズを備えている。概観すれば、本発明は、１）ＩＣ参照電圧の初期値（Ｖ０）を決定し、その初期値を、既知の高精度参照信号と比較することにより、参照電圧のオフセットを決定するという操作と、２）トリミング回路をビットカウントでもってプログラミングしてトリミング電流を生成し、そのトリミング電流をトリミング電圧へと変換し、トリミング電圧の分だけ参照電圧（Ｖ０）を加減する（増加させるまたは減少させる）ことにより、所定の許容範囲内において参照電圧を得るという操作と、３）トリミング信号（よって、参照電圧）の値を恒久的に固定し、トリミング回路を、内部ＩＣレジスタおよびパッケージピンから絶縁するという操作と、の３つの主要操作を備えている。これら各操作、および、それらを実行するための好ましい回路について、以下、個別に説明する。
【００２１】
［テストインターフェース回路およびＶ０の測定］
明瞭化のために、ＶＲＥＦの初期読取値を、以下、Ｖ０と称することにする。ＩＣ参照電圧Ｖ０を測定するために、また、テスト手順の実施のためにＩ／Ｏライン（２２，２４）を介してＩＣを制御するために、テストインターフェース（５０）が設けられている。テストインターフェースは、高精度比較器（５２）を備えている。この高精度比較器は、ＩＣ参照電圧（ＶＲＥＦ）と、生成器（５４）によって内部で生成される高精度参照信号Ｖｒｅｆ（７２）と、を比較する。ＶＲＥＦのために必要なトリミング量を正確に決定するためには、信号生成器（５４）が、ＶＲＥＦの所望解像度よりも大きな精度を有した参照信号（７２）を生成することが好ましい。高精度参照信号Ｖｒｅｆ（７２）と参照信号Ｖ０（５６）とを（比較器（５２）において）比較することにより、Ｖｒｅｆに対してのＶ０の符号を表す制御信号（５８）が生成される。テストインターフェース回路は、好ましくは、さらに、バスコントローラ（６２）を備えている。このバスコントローラは、バスコントローラ（４２）に対して（Ｉ／Ｏライン（２２，２４）を介して）データを書き込み得るように、適切に構成されている。バステストコントローラ（６２）は、後述するようなレジスタ（１２）に対しての読込操作／書込操作を制御し得るよう、（ＩＣの内部に設置されている）バスコントローラ（４２）に対してのインターフェースをなすように設けられている。テストインターフェースは、好ましくは、さらに、トリミング手順時（後述）にＶ０に対してなされる加減調整を観測するための、電圧計（６０）を備えている。制御信号（５８）がまず最初に決定された後に、この制御信号は、テストコントローラ（６２）を制御するために使用される。ここで、Ｖ０＞Ｖｒｅｆと仮定すれば、制御信号（５８）は、負（−）となり、トリミングによってＶ０の値を減少させる必要があることを示すこととなる。同様に、Ｖ０＜Ｖｒｅｆであれば、制御信号（５８）は、正（＋）となり、トリミングによってＶＲＥＦ（Ｖ０）の値を増大させる必要があることを示すこととなる。Ｖ０の決定後には、コントローラ（６２）（テストインターフェース（５０）に属しているコントローラ）は、制御信号（５８）の値に基づいて、コントローラ（４２）（ＩＣ（１０）に属しているコントローラ）に対して命令を出す。これにより、後述のトリミングテスト手順が開始される。
【００２２】
図５は、Ｖ０の初期読取および制御信号（５８）の符号の決定のための、好ましいフローチャート（１００）を示している。明瞭化のために、図１〜図４に関連して上述した構成部材（すなわち、比較器（５２）と高精度参照信号生成器（５４）とを備えているテストインターフェース（５０））については、以下、参照符号なしで参照する。まず最初に、ステップ１０２において、テストインターフェースが、ＩＣ参照電圧の初期値Ｖ０を読み込む。ステップ１０４において、テストインターフェースが、Ｖ０と、高精度参照電圧Ｖｒｅｆと、を比較する。ステップ１１０において制御信号を生成するために、比較器が、Ｖｒｅｆ＞Ｖ０であるか（ステップ１１２）、あるいは、Ｖｒｅｆ＜Ｖ０であるか（ステップ１１４）を決定する。Ｖｒｅｆ＞Ｖ０であれば、テストインターフェースは、トリミング電圧をＶ０に対して加えなければならないという結論を下し、ステップ１１６において、符号制御信号を正（＋）とする。逆に、Ｖｒｅｆ＜Ｖ０であれば、テストインターフェースは、トリミング電圧をＶ０から差し引かなければならないという結論を下し、ステップ１１８において、符号制御信号を負（−）とする。ステップ１１６の次においては、テストインターフェースは、ステップ１２０において、内部ＩＣレジスタを制御して、符号ビット＝１を割り当てる。符号ビット＝１というのは、トリミング電圧の符号を正とすべきことを表している。一方、ステップ１１８の次においては、テストインターフェースは、ステップ１２２において、内部ＩＣレジスタを制御して、符号ビット＝０を割り当てる。符号ビット＝０というのは、トリミング電圧の符号を負とすべきことを表している。いずれにしても、コントローラは、所定しきい値内へと参照電圧Ｖ０をトリミングし得るよう、テスト手順を開始する。好ましいテスト手順は、図６に示されている（後述）。
【００２３】
［ビットカウントのトリミングおよび好ましいトリミング回路］
さて、チップ上に設置されるトリミング回路に関して概観すれば、好ましい構成は、符号表示トリミングセル（１４Ａ）と、ＩＣレジスタ（１２）に対して選択的に接続される複数のトリミングセル（１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ）と、を備えている。各トリミングセルは、ビットカウントのうちの、ＬＳＢからＭＳＢに向けての、１ビットを形成する。テストセル（１４Ａ）は、符号ビットの生成セルとして示されている。符号ビットの値は、ここで説明するビットカウント手順時においては、不変に（一定に）維持される。付加的なセル（１６）が、アクセスを制御するために、また、テストセル（１４Ａ〜１４Ｅ）を絶縁するために、設けられている。容易に製造するためにはまた全体的に再現性良く製造するためには、セル（１４Ａ〜１４Ｅ、１６）は、互いに実質的に同一のものとすること（詳細に後述する点は除いて）が好ましい。各トリミングセル（１４Ａ〜１４Ｅ）は、テスト入力（Ｔ）および設定入力（Ｓ）という、レジスタ（１２）からの２つの入力を有している。したがって、各トリミングセル（１４Ａ〜１４Ｅ）は、好ましくは、テスト回路と設定回路とを備えている。制御セル（１６）は、レジスタ（１２）から単一の入力（ＯＰＥＮとして示されている）を有している。ビットカウント時には、レジスタ（１２）は、テストセル（１４Ｂ〜１４Ｅ）に対して、それぞれのビットテストライン（Ｔ）上における現在のビットカウントを供給する。好ましくは、テスト手順時には、レジスタは、適正な最適ビット値が決定されて最適ビット値がシミュレートされるまでは、設定回路に対して０というビット値を供給することにより各トリミングセルの設定回路を不活性な状態に維持する。トリミングセル（１４Ａ〜１４Ｅ）として好ましい回路構成につき、以下においてより詳細に説明する。
【００２４】
各テストセル（１４Ａ〜１４Ｅ）は、好ましくは、ＯＲゲート（３０）と、電流源（３２）と、トランジスタ対（ＭＮ（３６）およびＭＰ（３４））と、ヒューズ（４８）と、を備えている。各テストセルは、テスト手順と設定手順とを実行し得るよう構成されている。この目的のために、図１〜図４に示す好ましい実施形態においては、各テストセルは、テスト回路と設定回路とを備えている。複数のトランジスタと電流源とヒューズとは、レジスタ（１２）からの設定ビット入力（Ｓ）に対して接続されており、また、ＯＲゲートに対して接続されている。テスト操作時には、設定ビット入力（Ｓ）がローに保持され、これにより、設定回路が不活性な状態とされる。テストに際しては、テストビット信号（Ｔ）が、レジスタから（転送ゲート（３８）を介して）ＯＲゲートへと、直接的に接続される。テストビット信号は、コントローラ（４２）によって生成されたものである。抵抗（Ｒ１，Ｒ２）は、当業者には理解されるようにトランジスタ（ＭＮ、ＭＰ）のためのバイアス抵抗として設けられたものであり、本発明の理解においては本質的なものではない。同様に、ヒューズが溶断された際にＯＲゲート（３０）が浮いた状態となることを防止するために、抵抗（Ｒ３）が設けられている。両トランジスタは、当該セルに関して適正なビット値が決定された後に各セルにおけるヒューズ（４８）を溶断するために、使用される。溶断操作については、図３を参照して後述する。トランジスタＭＮ（３６）は、好ましくは、低電力のｎＭＯＳトランジスタとされ、設定ビット（レジスタ（１２）からのビット出力（Ｓ））によって制御される。ＭＮのドレインは、ＩＣの電圧源（ＶＤＤ）に対して（バイアス抵抗（Ｒ２）を介して）、また、ＭＰ（３４）のゲートに対して、接続されている。トランジスタ（ＭＰ）は、好ましくは、高電力のｐＭＯＳトランジスタとされ、ソースがＶＤＤに対して接続され、ドレインがＯＲゲート（３０）に対して接続されている。また、ＭＰのソースに対しては（および、ＭＮのドレインに対しては）、電流源（ＩＧ）が接続されている。電流源は、同様に、図示のように、ＯＲゲート（３０）とヒューズ（４８）とに対して接続されている。ＭＰは、ＩＧと並列に接続されており、両者は、ヒューズとグラウンドＧＮＤ（２６）とに対して接続されている。好ましくは、ヒューズ（４８）は、金属製またはポリシリコン製の抵抗とされる。最も好ましくは、ヒューズ（４８）は、電気的な過度の応力によって溶断される。例えば、金属タイプの抵抗は、１Ａ／５Ｖという最大電気応力値（すなわち、定格値）を有したものとされ、ポリシリコンタイプの抵抗は、０．１Ａ／５Ｖという最大電気応力値（すなわち、定格値）を有したものとされる。理解されるように、ヒューズ（４８）の値は、この例示に限定されるものではなく、公知のすべてのタイプのヒューズが、本発明の範囲内において使用可能である。したがって、電流源（３２）は、好ましくは、ヒューズ（４８）を溶断するのに必要な電流値よりも数桁小さいような値の電流を生成する（例えば、たいていの応用に対しては、１μＡで十分である）。
【００２５】
トリミングプロセス時には、テストインターフェース（５０）のコントローラ（６２）は、（例えば、Ｉ／Ｏライン（ＳＭＢＣＬＫおよびＳＭＢＤＡＴＡ）を介して）ＩＣ（１０）のコントローラ（４２）に命令を出して、内部レジスタ（１２）を制御し、テストビット（Ｔ）信号ラインとして既に提示されているビットに関して、ビットカウント手順を開始する。加えて、符号表示トリミングセル（１４Ａ）に対してのテストビット入力は、不変に維持される。この部分は、ビットカウントシーケンスの一部ではない。テストセル（１４Ａ）に対して供給される符号ビット（Ｔ）は、上記のような制御信号（５８）によって決定される。残りのテストセル（１４Ｂ〜１４Ｅ）は、レジスタ（１２）から（テスト信号ライン（Ｔ）を介して）、ビットカウントシーケンスを反映した入力データを受領する。ビットカウントが、ＬＳＢからＭＳＢへと進むことが好ましい。すなわち、テスト手順時におけるビットカウントは、４ビットの解像度のトリミング手順に関しては、０００１，００１０，００１１，０１００，…，１１１１という順で（すなわち、ＬＳＢからＭＳＢへと）進められる。この例においては、各ビットカウントにおいて、（レジスタ（１２）内における）テストビット３，５，７，９が、増分されることとなる。当業者であれば、これら特定のビットの選択に格別の重要性がないこと、および、これら選択が例示のためだけに示されていること、を理解されるであろう。さらに、当業者であれば、所望の解像度を得るために任意の数のテストセルを設けることができること、および、図１〜図４に示す回路図が単なる例示に過ぎないこと、を理解されるであろう。
【００２６】
各カウントステップにおいて、テストセルは、各ビット値を通過させ、ＯＲゲート（３０）へと伝達する。各ＯＲゲートからの出力信号は、電流Ｄ／Ａコンバータ（電流ＤＡＣ、１８）への入力となる。ビット値は、電流ＤＡＣ（１８）を使用して、加算され、トリミング電流（Ｉｔｒｉｍ）へと変換される。電圧降下Ｖｔｒｉｍ（７０）が、初期参照値（Ｖ０）に対して加えられ、これにより、ＶＲＥＦが生成される。したがって、ＶＲＥＦは、Ｖ０（ＶＲＥＦの初期値）にトリミング電圧（Ｖｔｒｉｍ）を加算したものの関数として、決定される（すなわち、ＶＲＥＦ＝ｆ（Ｖ０＋Ｖｔｒｉｍ））。この目的のために、トリミング抵抗Ｒ０が設けられていて、Ｖｔｒｉｍを生成し得るように、Ｉｔｒｉｍに対して接続されている。手順全体にわたってＲ０が不変（一定）である限りにおいては、Ｒ０の値は重要ではない。電流ＤＡＣ（１８）は、アナログ電流（Ｉｔｒｉｍ）を形成する。アナログ電流（Ｉｔｒｉｍ）の絶対値は、テストビットの関数である。すなわち、ビット＿０、ビット＿１、ビット＿２、ビット＿３（テストセル１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅのそれぞれからの出力）の関数である。Ｉｔｒｉｍの符号は、上述のように制御信号（５８）によって示されているビット＿ｓによって決められる。
【００２７】
まず最初に、テストセル（１４Ａ〜１４Ｅ）が、セル（１６）によって、レジスタ（１２）からのデータを受け入れ得るように開放される。セル（１６）（ここでは、開放／絶縁セルとして参照される）は、ＯＰＥＮ信号ライン（４０）を制御する。レジスタ（１２）からの各入力データライン（ＴおよびＳ）と、各セル（１４Ａ〜１４Ｅ）と、の間には、複数の転送ゲート（３８Ａ〜３８Ｅ）が接続されている。転送ゲート（３８Ａ〜３８Ｅ）は、ＯＰＥＮ信号ライン（４０）によって制御される。テスト手順時および設定手順時には、ＯＰＥＮ信号ラインは、レジスタ（１２）からのデータをテストセル（１４Ａ〜１４Ｅ）内へと流通させ得るように、転送ゲート（３８Ａ〜３８Ｅ）を制御する。これを得るため、セル（１６）は、テストセル（１４Ａ〜１４Ｅ）と同様の構成とされているものの、単一の入力（ＯＰＥＮ）によって動作するものとされており、さらに、インバータ（反転器）（４４）を備えている。テスト手順時および設定手順時には、ＯＰＥＮビットは、ローに維持される。これにより、インバータの出力は、ハイとされ、転送ゲート（３８Ａ〜３８Ｅ）を開放する。
【００２８】
図１〜図４に示す例においては、符号信号（５８）が負に決定されている（すなわち、Ｖ０＞Ｖｒｅｆ）と仮定すれば、電流（Ｉｔｒｉｍ）が（よって、トリミング電圧（Ｖｔｒｉｍ）が）負となり、負の値とされたＩｔｒｉｍがＶ０に対して（変換後に）加算されることとなる。変換により、負電流を生成し得るよう電流ＤＡＣに対しては、符号ビットは０である。この場合、コントローラ（６２）は、コントローラ（４２）に命令を出して、テスト手順全体を通して、レジスタが、セル（１４Ａ）に関するテストビット信号ライン（Ｔ）（図におけるビット１）については０というビット値を維持することを確保する。さて、図２に示すように、トリミングテスト手順が実行中であって、テストビット３，５，７，９が、それぞれ０，０，１，１という値を有しているものと仮定する。電流ＤＡＣは、これらビット値に基づいて、電流（Ｉｔｒｉｍ）を生成する（電流（Ｉｔｒｉｍ）が、さらに、抵抗（Ｒ０）によって、比例したトリミング電圧（Ｖｔｒｉｍ）を生成する）。ＶｔｒｉｍがＶ０に対して加えられ、比較器（５８）において、再度Ｖｒｅｆと比較される。この操作が、各ビットカウントに関して、順次的に行われる。ビット＿１＝０であることに注意されたい。そのため、Ｉｔｒｉｍが負となり、Ｖｔｒｉｍも負となる。比較によって符号を変化させたような制御信号（５８）が生成されたときには（例えば、ＶＲＥＦがＶｒｅｆよりも小さくなった）、Ｖｔｒｉｍが１ＬＳＢというしきい値内において確立されたことが確認される。コントローラ（６２）は、設定段階へと移行するために、コントローラ（４２）に対して命令を出して、ビットカウントシーケンスを停止させレジスタ内の電流ビットシーケンスを保持させる。
【００２９】
図示の例においては、適正なビットシーケンスが、テストセル（１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ）のそれぞれに対して０，０，１，１として決定されたことを仮定している（図２参照）。テストセル（１４Ａ）に関しては、Ｖｔｒｉｍが負であるべきことが決定されていることから、セル（１４Ａ）は、０という値とされている。このことは、単なる例示に過ぎず、本発明を特定のビットシーケンスに限定するものではない。
【００３０】
図６は、トリミング電圧（Ｖｔｒｉｍ）の値を得るための好ましいトリミングテスト手順を表すフローチャート（２００）を示している。明瞭化のために、図１〜図４に関連して上述した構成部材（すなわち、比較器（５２）と高精度参照信号生成器（５４）とを備えているテストインターフェース（５０）、および、トリミングセル（１４Ａ〜１４Ｅ）と絶縁セル（１６）とレジスタ（１２）と転送ゲートとを備えてなる、ＩＣ（１０）に関連したトリミング部材）については、以下、参照符号なしで参照する。符号制御信号（５８）の符号が決定された後には、テスト手順は、ステップ２０２において、ビットカウント手順を開始するために、ＩＣデータバスおよび内部レジスタを制御することによって開始される。ステップ２０４において、符号制御信号の符号を反映した符号ビットが、レジスタ内に割り当てられる。ステップ２０６においては、所定の所望の解像度（すなわち、ビット深さ）に応じて、複数の（ｎ個の）テストビットが、レジスタ内において割り当てられる。トリミングセル回路にアクセスするために、ステップ２０８において、ＯＰＥＮビットが、レジスタ内に割り当てられる。これにより、トリミングセルとレジスタとが接続される。ステップ２１０において、レジスタは、ＬＳＢからＭＳＢに向けての順次的なテストビットのカウントの開始を制御する。ステップ２１２においては、各カウントにおいて、各テストビットが、対応するトリミングセル内に配置される。ステップ２１４においては、各カウントにおいて、テストビットどうしが加算され、ステップ２１６においては、加算されたテストビットが変換されて、トリミング電流（Ｉｔｒｉｍ）が生成される。ステップ２１６においては、Ｉｔｒｉｍの絶対値が決定される。Ｉｔｒｉｍの符号は、ステップ２１８において、符号ビットを使用して決定される。Ｉｔｒｉｍは、抵抗（Ｒ０）へと流入し、Ｉｔｒｉｍに比例した電圧降下（Ｖｔｒｉｍ）（ここで、Ｖｔｒｉｍ＝Ｉｔｒｉｍ × Ｒ０）が生成される。ステップ２２０においては、Ｉｔｒｉｍ×Ｒ０（＝Ｖｔｒｉｍ）が、Ｖ０に対して加えられる。テストインターフェースは、Ｖ０＋Ｖｔｒｉｍの値を読み取り、ステップ２２２において、Ｖ０＋Ｖｔｒｉｍと、高精度参照電圧（Ｖｒｅｆ）と、を比較する。テストインターフェースは、テストインターフェースの制御ビットが値を変化させたかどうかを決定する（ステップ２２４）。この時点で値が変化したときには、この時点でのビット値が保持され、トリミング回路がレジスタから絶縁される。これについては、図７を参照して後述する。ステップ２２４において変化がなかったときには、テストインターフェースは、ステップ２２８において、与えられたビット解像度においてＩｔｒｉｍが最大であるかどうかを決定する。最大である場合には、ステップ２３０において、ＩＣが不良品であることが決定され、手順が停止される。最大でない場合には、ステップ２３４において、電流ビットカウントがＩｔｒｉｍとして適切な値に到達していないものと認識され、次なるカウント手順が繰り返される。ステップ２２４において制御信号の符号が変化したときには、ステップ２３６において、Ｉｔｒｉｍが所定のビット解像度（ｎ）の制限内において（すなわち、１つのＬＳＢ内において）確立されたことが認識される。ステップ２３８においては、これらビット値によりＩＣが実行されて、Ｉｔｒｉｍが適切なトリミング電圧Ｖｔｒｉｍを生成することが保証される。テストインターフェースは、ステップ２４０において、これらビット値をメモリ内に保持する。これらビット値は、セルをトリミングするために使用される（ステップ２４２、図７を参照して後述）。
【００３１】
［トリミング値の設定およびトリミング回路の絶縁］
次に、図３に示すように、適正なビットシーケンスが既に決定されたものと仮定すると、コントローラ（６２）は、コントローラ（４２）に対して命令を出すことによって、レジスタ（１２）内において、テストビットの値を、各トリミングセルに関してそれぞれ対応する設定（Ｓ）ビットラインへとシフトさせる。図示の例においては、ビット（０および１）は、テストセル（１４Ａ）内のそれぞれ設定ビット（Ｓ）およびテストビット（Ｔ）への入力である。ビット（２および３）は、テストセル（１４Ｂ）内のそれぞれ設定ビット（Ｓ）およびテストビット（Ｔ）への入力である。これらは、図示のように、テストセル（１４Ａ〜１４Ｅ）に関して同様である。この例においては、ビット１がビット０へとシフトされ、ビット３がビット２へとシフトされ、ビット５がビット４へとシフトされる。これらは、テストセル（１４Ａ〜１４Ｅ）に関して同様である。ビットを図示のようにシフトさせることにより、各テストセルに関連した設定回路が駆動される。例えば、好ましい設定回路の動作は、次のようなものである。この構成においては、テストセル内の特定のビットが１であれば、そのビットに対してのヒューズが溶断されて、そのセルの出力が恒久的に１に設定されることは理解されるであろう。同様に、テストセル内の特定のビットが０であれば、そのビットに対してのヒューズが溶断されることはなく、そのセルの出力が恒久的に０に設定される。
【００３２】
［設定ビット＝１］
図３を参照して、以下の説明は、図示のように設定ビット（Ｓ）が１という値とされているテストセル（１４Ｄ）に関してなされる。この場合、コントローラ（６２）がコントローラ（４２）に対して命令を出すことにより、セル（１６）によってＯＰＥＮ信号ライン（４０）が導通状態に維持されるものとする。このため、レジスタ（１２）からのＯＰＥＮビット入力は、テストセルがレジスタ（１２）から転送ゲート（３８）を介して入力データを受領することを、可能とする。また、テストビットが、既に設定ビットへとシフトされ終わっているものと仮定する。図示のように、設定ビットは、スイッチ（例えば、トランジスタ）ＭＮ（３６）のゲートへの入力であり、ＭＮ（３６）をターンオンさせる（すなわち、導通させる）。ＭＮ（３６）のドレインは、ＶＤＤに対して（バイアス抵抗（Ｒ２）を介して）、また、スイッチＭＰ（３４）のゲートに対して、接続されている。スイッチ（３６）のドレインがＶＤＤに対して導通していることにより、かつ、このドレインがスイッチＭＰ（３４）のゲートに対して接続されていることにより、スイッチ（３４）も同様に導通状態となる。このようにして、ＶＤＤからＭＰ（３４）を経由しさらにヒューズ＿２（図１および図２）を経由しグラウンド（ＧＮＤ）へと至る導通経路が、確立される。ヒューズ＿２は、ＶＤＤよりも小さな定格を有している。そのため、ヒューズ＿２が溶断されて、図３のように消滅する。電流源（３２）は、スイッチ（３４）と並列に、ＶＤＤとＯＲゲート（３０）とに接続されている。同様の現象は、同様に設定ビットが１とされているテストセル（１４Ｅ）についても起こり、これにより、ヒューズ＿３が溶断される。
【００３３】
［設定ビット＝０］
図３を参照して、以下の説明は、図示のように設定ビット（Ｓ）が０という値とされているテストセル（１４Ａ）に関してなされる。テストセル（１４Ａ）が電流ＤＡＣ（１８）を介してＩｔｒｉｍの符号を制御するものであることを思い起こされたい。この場合、コントローラ（６２）がコントローラ（４２）に対して命令を出すことにより、セル（１６）によってＯＰＥＮ信号ライン（４０）が導通状態に維持されるものとする。このため、レジスタ（１２）からのＯＰＥＮビット入力は、テストセル（１４Ａ〜１４Ｅ）がレジスタ（１２）から転送ゲート（３８）を介して入力データを受領することを、可能とする。また、テストビットが、既に設定ビットへとシフトされ終わっているものと仮定する。図示のように、設定ビットは、スイッチ（例えば、トランジスタ）ＭＮ（３６）のゲートへの入力であり、設定ビットＳ＝０であることにより、ＭＮ（３６）はＯＦＦ（すなわち、非導通状態）となっている。ＭＮ（３６）のドレインは、ＶＤＤに対して（バイアス抵抗（Ｒ２）を介して）、また、スイッチＭＰ（３４）のゲートに対して、接続されている。スイッチ（３６）のドレインが導通していないことにより、かつ、スイッチ（３６）のこのドレインがスイッチＭＰ（３４）のゲートに対して接続されていることにより、スイッチ（３４）も同様に非導通状態となっている。よって、ＶＤＤからＭＰ（３４）を経由しさらにヒューズ＿符号（図１および図２）を経由しグラウンド（ＧＮＤ）へと至る導通経路が、確立されることはない。さらに、電流源（３２）がＭＰに対して並列であることより、この電流源は、通常量の電流を流すのみであり、この電流量では、ヒューズ＿符号の溶断には不十分である。よって、ヒューズ＿符号は、溶断されないままであり、電流源のためのグラウンドに対しての導電経路を提供する。この場合、ＯＲゲート（３０）に対しての双方の入力がローのままであることとなり、そのため、ＯＲゲートからの出力もローとなる。同様の現象は、同様に設定ビットが０とされているテストセル（１４Ｂおよび１４Ｃ）についても起こり、これにより、ヒューズ＿１は溶断されないままである。
【００３４】
上述のようにして、適切なヒューズが溶断されまた適切なヒューズが溶断されずに残された後には、好ましい実施形態においては、絶縁手順を実施する。絶縁手順は、他の目的のために内部レジスタ（１２）を自由なものとする（解放する）ものであり、これにより、トリミング手順だけのために付加的なレジスタを専用に準備する必要がない。また、絶縁手順は、テストセルを恒久的に絶縁するものであり、これにより、トリミング手順によって得られたトリミング値が変化してしまうことがない。したがって、図１，３，４に示すように、テストコントローラ（６２）は、バスコントローラ（４２）に命令を出すことにより、レジスタ（１２）のうちの、セル（１６）に対して接続されているＯＰＥＮビットの符号を変化させる。好ましい絶縁操作の説明を行う前に、セル（１６）について以下簡単に説明する。セル（１６）は、好ましくは、ｎＭＯＳトランジスタ（３６’）と、ｐＭＯＳトランジスタ（３４’）と、電流源（３２’）と、ヒューズ（ヒューズ＿フリーズ）と、インバータ（４４）と、を備えている。（図面においてはセル（１６）に関連したバイアス抵抗を示しているけれども、バイアス抵抗は、本発明の理解にとっては本質的なものではないこと、および、バイアス抵抗は、当業者であれば理解されるように、トランジスタ（３６’および３４’）を適正に設定するために設けられていること、に注意されたい）スイッチ（３６’）のゲートは、レジスタ（１２）からのＯＰＥＮビット信号ラインに対して接続されている。スイッチ（３６’）のドレインは、スイッチ（３４’）のゲートに対して、および、スイッチ（３４’）のドレインに対して、接続されている。スイッチ（３４’）のソースは、ヒューズ＿フリーズを介してグラウンド（ＧＮＤ）に対して接続されており、また、インバータ（４４）の入力に対して接続されている。電流源（３２’）は、スイッチ（３４’）と並列に設置されており、上述の電流源（３２）と同様の特性を有している。テスト動作時および設定動作時には、ＯＰＥＮビット信号ラインは、ローに保持される。よって、スイッチ（３４’および３６’）は、非導通状態とされる。そのため、インバータ（４４）の入力がローとなり、インバータ（４４）からの出力は、ハイとなる。これにより、転送ゲート（３８）が導通状態とされる。ヒューズの設定（上述）が完了した後には、以下のようにしてテストセル（１４Ａ〜１４Ｅ）を絶縁することが好ましい。すなわち、コントローラ（６２）がコントローラ（４２）に対して命令を出すことによって、レジスタ（１２）内のＯＰＥＮビットを、ローからハイに変化させる。この時点で、スイッチ（３４’および３６’）が導通し、ヒューズ＿フリーズ（４６）が溶断されて、これにより、トランジスタ（３４’および３６’）を絶縁する。電流源（３２’）がスイッチ（３４’）と並列であることにより、この電流源が、インバータ（４４）に対する入力を制御する。
【００３５】
図４には、この操作の結果が示されている。インバータ（４４）に対する入力は、電流源（３２’）である。インバータは、好ましくは、電流源（３２’）によって実質的に入力をハイへと上げ得るに十分に大きな入力インピーダンスを有している。そのため、出力信号（４０）がローとなる。このため、すべての転送ゲート（３８）がＯＦＦとされ、これにより、レジスタ（１２）とテストセル（１４Ａ〜１４Ｅ）とが絶縁される。テストセルが絶縁されていることにより、上述のテスト手順および設定手順によって設定された各ＯＲゲートにおける値は、固定されたままとされる。特定のセル（この例においては、セル（１４Ａ、１４Ｂ、１４Ｃ））に関する設定ビットが０である場合には、電流源が、非溶断ヒューズ（例えば、ヒューズ＿符号、ヒューズ＿０、ヒューズ＿１）を介してグラウンドへと接続されていることに注意されたい。よって、ＶＤＤ（電流源に対して接続されている）は、回路に対しては何の影響も示すことがなく、ＯＲゲートに対してハイ入力を生成することがない。当業者であれば、ＯＲゲートの入力インピーダンスが、ヒューズの抵抗値よりも数桁大きいものであることを理解されるであろう。よって、電流源からの電流は、ヒューズを介してグラウンドへと流れ、ＯＲゲートに対するハイ入力として使用されることがない。逆に、ヒューズが溶断されている場合（この例においては、テストセル（１４Ｄおよび１４Ｅ）において示されている）には、電流源は、ＯＲゲートの入力に対してのみ接続される。同様に、ＶＤＤは、電流源を介して、ＯＲゲートに対して接続される。よって、ＯＲゲートに対しての入力は、恒久的にハイのままである。よって、電流ＤＡＣにより生成されたトリミング電流（Ｉｔｒｉｍ）は、各テストセルのＯＲゲートからのこれら出力値によって恒久的に設定される。よって、図４に示すように、レジスタ（１２）は、テストセル（１４Ａ〜１４Ｅ）とＯＰＥＮセル（１６）とから完全に絶縁され、レジスタ（１２）を、他の目的のためにＩＣによって使用することができる。さらに、パッケージピン（ＶＤＤ（２８）、ＶＲＥＦ（２０）、Ｉ／Ｏピン（２２，２４）、ＧＮＤ（２６））は、ＩＣの使用者によって自由に使用することができる。
【００３６】
図７は、トリミング電圧（Ｖｔｒｉｍ）の好ましい設定方法、および、レジスタからのトリミング回路の好ましい絶縁方法を表すフローチャート（３００）を示している。明瞭化のために、図１〜図４に関連して上述した構成部材（すなわち、比較器（５２）と高精度参照信号生成器（５４）とを備えているテストインターフェース（５０）、および、トリミングセル（１４Ａ〜１４Ｅ）と絶縁セル（１６）とレジスタ（１２）と転送ゲートとを備えてなる、ＩＣ（１０）に関連したトリミング部材）については、以下、参照符号なしで参照する。図１〜図３および図６に関連して上述したように、ステップ３０２においては、ＶＲＥＦ（Ｖ０＋Ｖｔｒｉｍ）が解像度限界内において既に確立されている。テストインターフェースは、ステップ３０４において、再度、データバスおよびレジスタを制御することにより、トリミング電圧の設定手順と絶縁手順とを開始する。ステップ３０６においては、レジスタ内において、各テストビットを、それぞれ対応する設定ビットへと転送する。符号ビットも同様に設定ビットへと転送する。この場合、各設定ビットは、トリミングセルごとに設けられている。ステップ３０８においては、各トリミングセル内において、符号ビットをなす設定ビットの値も含めて、設定ビット＝１であれば（当該トリミングセルに関連した）ヒューズを溶断する。ステップ３１０においては、テストインターフェースは、レジスタを制御して、ＯＰＥＮビットの符号を変化させる。これにより、トリミング回路へのアクセスを制御するためのセルの導電状態が変化する。ステップ３１２において、ＯＰＥＮビットの符号を変化させることにより、トリミング回路へのアクセスを制御しているセル内のヒューズが溶断し、トリミング回路（すなわち、複数のトリミングセル）がレジスタから絶縁される。テストインターフェースは、ステップ３１４において、再度、ＶＲＥＦとＶｒｅｆとを比較する。ステップ３１６において、１ＬＳＢの精度内においてＶＲＥＦ＝Ｖｒｅｆであれば、ステップ３１８に示すように、ＩＣは、動作可能なものであると考えられ、ＶＲＥＦは、適正なものである。１ＬＳＢの精度内においてＶＲＥＦがＶｒｅｆと等しくないものであれば、ステップ３２０に示すように、ＩＣは、不良品であると考えられ、この場合、適正なＶＲＥＦ信号を得ることができず、チップは、廃棄される。
【００３７】
動作時には、テストビット（Ｔ）は、（後述のように転送ゲート（３８）を介して）ＯＲゲートに対して直接的に接続される。同様に、トランジスタの上記構成であると、設定ビットが０である場合に、ＯＲゲート（３０）が、テスト入力および設定入力という２つの入力を有していることが確保されている。図示の実施形態においては、（レジスタ（１２）によって生成された）テスト入力（Ｔ）は、テストセルを通過し、ＯＲゲートへの入力となる。
【００３８】
よって、上述の目標や目的を満足するような、パッケージング後にトリミングを行う回路および方法が提供されることは、明らかである。当業者であれば、本発明に対して様々な修正を行い得ることを認識されるであろう。例えば、上述の詳細な説明においては４ビットというビット深さを例示しているけれども、所望の解像度に応じて任意のビット深さを選択し得ることは、理解されるであろう。この目的のため、より大きな解像度が所望であれば、付加的なトリミングセル（１４Ａ〜１４Ｅ）を準備する必要がある。当然のことながら、当業者であれば、解像度限界がＩＣレジスタ（１２）のサイズに依存することを、理解されるであろう（ただし、本発明においては、２つ以上のレジスタを使用することができ、その場合でも同等に機能する）。
【００３９】
他の変形も可能である。例えば、トランジスタＭＮ（３６）およびＭＰ（３４）は、ここでは、一般的なＭＯＳトランジスタとして説明されているけれども、ＢＪＴトランジスタによっても、および／または、他の公知のスイッチによっても、同等に代替することができる。同様に、電流ＤＡＣ（１８）は、好ましくは、比例電流（Ｉｔｒｉｍ）を生成するような、上述の入力を有した一般的な電流ＤＡＣである。ここでは、ＤＡＣがビット値入力に線形的に比例した電流（Ｉｔｒｉｍ）を生成するものと仮定されていることに注意されたい。これに代えて、ＤＡＣは、入力に基づいて、非線形（例えば、等比級数的、指数関数的、対数関数的、等）の電流値および／または重みづけされた電流値を生成し得るように構成することもできる。電流源（３２）は、電圧レール（ＶＤＤ）に依存したような依存型の電流源として図示されている。電流源がヒューズに対して直接的に接続されていることにより、電流源の公称出力がヒューズの溶断には不十分であり、グラウンドに対しての導電経路を形成するために設置することが仮定されている。また、電圧レールとヒューズとの間の（スイッチ（３４）を介しての）直接的な接続だけではヒューズの溶断には不十分なことが仮定されている。しかしながら、当業者であれば、この構成は、同じ結果をもたらす付加的な回路を使用して修正することができることは、理解されるであろう。それらすべての変形は、本発明によってカバーされる。
【００４０】
さらに他の変形が可能である。例えば、ここに記載されたテストインターフェース（５０）は、上述のようなＶＤＤとＧＮＤとＶＲＥＦとＩ／Ｏバスラインとを有してなるような、別体をなす一般的な適切に適応するタイプの一時的なＩＣチップホルダとして形成することができる。これに代えて、テストインターフェースは、上述の各機能を有するとともにＩＣ（１０）に対してのインターフェースをなすための取付手段（例えば、ケーブル、チップ、等）を備えたような個別の携帯用ハンドヘルドデバイスを具備することができる。
【００４１】
当業者には、他の変形も可能であろう。例えば、ここに例示された各部材は、汎用的なものと仮定されているけれども、これら各部材は、当該技術分野において公知なような従来の専用回路によって代替することもできる。そのようなすべての変形は、添付の請求範囲によって規定される本発明の精神および範囲内に属するものである。
【図面の簡単な説明】
【図１】  本発明による参照電圧トリミング回路の一例を詳細に示す回路図である。
【図２】  図１の回路におけるテスト手順の一例を詳細に示す回路図である。
【図３】  図１の回路において参照電圧を設定するためのヒューズ溶断手順の一例を詳細に示す回路図である。
【図４】  図１の回路においてトリミングを絶縁するためのヒューズ溶断手順の一例を詳細に示す回路図である。
【図５】  本発明による好ましい参照電圧トリミングプロセスの一部を示すフローチャートである。
【図６】  本発明による好ましい参照電圧トリミングプロセスの一部を示すフローチャートである。
【図７】  本発明による好ましい参照電圧トリミングプロセスの一部を示すフローチャートである。
【符号の説明】
１２    レジスタ
１４Ａ  符号表示トリミングセル（符号セル回路）
１４Ｂ  トリミングセル（トリミングセル回路）
１４Ｃ  トリミングセル（トリミングセル回路）
１４Ｄ  トリミングセル（トリミングセル回路）
１４Ｅ  トリミングセル（トリミングセル回路）
１６    絶縁セル（絶縁トリミングセル）
１８    電流ＤＡＣ（デジタルアナログコンバータ、ＤＡＣ）
３０    ＯＲゲート
３２    電流源
３２’  電流源
３４    トランジスタＭＰ（第２スイッチ）
３４’  スイッチ（第２スイッチ）
３６    トランジスタＭＮ（第１スイッチ）
３６’  スイッチ（第１スイッチ）
３８    転送スイッチ
４２    バスコントローラ
４４    インバータ（インバータ回路）
４６    ヒューズ＿フリーズ（ヒューズ）
４８    ヒューズ
Ｒ０    抵抗
Ｓ      設定ビット信号
Ｔ      テストビット信号
Ｖ０    参照電圧の初期値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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