(57)【特許請求の範囲】
【請求項１】
基板（１０２）内にトレンチ（１０６）を形成する集積回路（１００）を製作するための方法であって、トレンチ（１０６）は基板（１０２）の表面（１１０）下に延び、前記方法は、
トレンチ充填材料（１０８）が基板（１０２）の表面（１１０）上に延びるようにトレンチ充填材料（１０８）をトレンチ（１０６）内に設けるステップと、
トレンチ充填材料（１０８）の少なくとも一部分上に第１の導電層（１１６）を設けるステップとを備え、
トレンチ充填材料（１０８）を設けるステップは
トレンチ（１０６）上にトレンチ充填酸化物（１０８）を設けるステップと、
トレンチ（１０６）上にフォトレジストマスク（１３１）を塗布するステップと、
トレンチ充填酸化物（１０８）をエッチングするステップとを含み、前記方法は、さらに、
トレンチ充填材料（１０８）上に絶縁材料（３４２）を設けるステップと、
絶縁材料（３４２）をパターニングしてトレンチ（１０６）上に第２のトレンチ充填材料（３４６）を製作するステップとを含み、
第１の導電層（１１６）は第２のトレンチ充填材料（３４６）の少なくとも一部分上で延びており、
フォトレジストマスク（１０８）はトレンチ（１０６）上のマスク部分（１３１）と、基板の表面（１１０）上の開口部（１３３）とを有し、前記方法は、
基板（１０２）上にバリア層（１３０）を設けるステップと、
バリア層（１３０）内にアパチャ（１２９）を形成するステップとをさらに含み、バリア層（１３０）はアパチャ（１２９）同士の間に横幅を有し、マスク部分（１３１）の開口部（１３３）はアパチャ（１２９）同士の間のバリア層（１３０）の横幅よりもいくらか広く、バリア層（１３０）は、マスク部分（１３１）を用いるエッチングにより、完全に除去されることを特徴とする、方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般に、増大したゲート結合キャパシタンスを有する集積回路に関する。この発明はさらに、ゲート結合キャパシタンスのために最適化された導電層を有する集積回路に関する。
【０００２】
【背景技術】
この発明は特に不揮発性メモリ集積回路（たとえば、フラッシュ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等）の製作に適用されるが、他の集積回路に適用されてもよい。不揮発性メモリ集積回路は、ハンドヘルド電話、ラジオ、およびデジタルカメラを含む広い範囲の商用および軍事用の電子装置で用いられている。これらの電子装置の市場には、より低い電圧、より低い電力消費、およびより小さなチップサイズに対する需要が引き続き存在している。また、より高い機能性に対する需要によってデザインルールがますます低くなりつつあり、今日の０．３５−０．２５ミクロン技術から０．１８ミクロン、０．１５ミクロン、さらにそれより低くなりつつある。
【０００３】
フラッシュメモリＩＣの従来のフラッシュメモリセルが図１と図２とで示される。図１は、基板１１上の単一のフラッシュメモリセル１０のビット線方向に沿った断面図を示す。セル１０は第１のトランジスタ１２と第２のトランジスタ１４とを含む。トランジスタ１２と１４との各々は、トンネル酸化物層１６、第１のポリシリコン層１８、２０、インターポリ誘電体層２２、２４、第２のポリシリコン層２６、２８、シリサイド層３０、３２、および側壁スペーサ３４、３６を含む。
【０００４】
まず図２から図７を参照すると、従来のフラッシュメモリセル製作プロセスが示される。ワード線方向に沿った断面図で図２から図７において基板１１が示される。基板１１は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、メモリセル等の素子（図示せず）または他の素子の間に浅いトレンチアイソレーション構造（ＳＴＩ）４０を含む。ＳＴＩ４０は酸化物充填材料４２を含む。基板１１上にトンネル酸化物層１６を設ける。第１のポリシリコン層２０内に第１のポリシリコンウィング４６と第２のポリシリコンウィング４８とをパターニングする。ポリシリコンウィング４６、４８およびＳＴＩ４０上にインターポリ誘電体層２４を設ける。インターポリ誘電体層２４上に第２のポリシリコン層２８とシリサイド層３２とを設ける。
【０００５】
図３を参照して、まず基板１１上にパッド酸化物層５０を適用しその後窒化物層５２を成長または堆積させることによって、ＳＴＩ４０を形成する。ＳＴＩマスキングおよびエッチングステップがＳＴＩ窪み５４を形成する。図４を参照すると、ＳＴＩライナー酸化物５６を設けて窪み５４のライナーとし、それに続いてＰＥＣＶＤ（プラズマ増速化学蒸着）酸化物充填材料５８を用いてトレンチを充填する。図５で示されるように、ＰＥＣＶＤ酸化物充填材料５８に平坦化ステップおよびトレンチＣＭＰ（化学的機械的研磨）ステップを適用し、窒化物層５２の上と、窒化物層５２の側面６０、６２に部分的に沿った部分との酸化物を除去する。
【０００６】
図６を参照して、窒化物ストリップステップが窒化物層５２を除去する。犠牲酸化によってパッド酸化物層５０を除去する。その後、基板１１上にトンネル酸化物層６２を成長させる。図７を参照して、第１のポリシリコン層２０を適用する。層２０をパターニングし（つまり、マスクしてエッチングし）、ウィング４６、４８を形成する。図２を再び参照すると、ウィング４６、４８上にインターポリ誘電体層２４（たとえば、酸化物  窒化物  酸化物）を成長させる。次に第２のポリシリコン層２８を堆積させ、それに続いてシリサイド層３２を堆積させる。
【０００７】
動作において、フローティングゲートとも呼ばれるポリシリコン層１８、２０（図１）にデータ要素を記憶させる。データ要素へのアクセスは、コントロールゲートまたはワード線とも呼ばれる第２のポリシリコン層２６、２８を介して得られる。データ要素の電圧は典型的には３．３ボルトのオーダであるが、このデータ要素にアクセスするためにコントロールゲートに与えられなければならない電圧は９ボルトのオーダである。したがって、フラッシュメモリＩＣ上にチャージポンプ（図示せず）を置くことによって、チップ電圧を３．３ボルトから９ボルトの目標電圧へと上げる。
【０００８】
チャージポンプは大きく、フラッシュメモリセル上で実質的なスペースを取り、さらにはＩＣの信頼性を損なう。デザインルールが小さくなり続けているため、チャージポンプのサイズがチップ設計での障害となる。しかし、目標電圧を減少させることによって、チャージポンプのサイズを小さくすることができる。目標電圧は、メモリセルのゲート結合比（α）を増大させることによって減少する。ゲート結合比（α）は以下のように定められる。
α＝Ｃono／（Ｃono＋Ｃtox）
式中、Ｃonoは第１のポリシリコン層１８、２０と第２のポリシリコン層２６、２８との間のキャパシタンスであり、Ｃtoxは基板１１と第１のポリシリコン層２６、２８との間のキャパシタンスである。
【０００９】
したがって、必要なものは、ゲート結合比を増大させ、チャージポンプの目標電圧を減少させ、ＩＣの電力消費を減少させ、チャージポンプのサイズも減少させ、さらに信頼性を改善するようなＩＣと、ＩＣを製作するための方法とである。
【００１０】
【発明の開示】
先行技術のこれらの、および他の制限は、増大したゲート結合キャパシタンスを有する集積回路に関するこの発明によって処理される。集積回路は表面を有する基板を含み、基板は表面下に延びるトレンチを有する。トレンチ内にトレンチ充填材料が配置され、一部が表面上に延びる。トレンチ充填材料に第１の導電層が隣接し、一部は絶縁材料の部分上に延びる。第１の導電層に絶縁層が隣接し、絶縁層に第２の導電層が隣接する。
【００１１】
この発明の他の実施例に従って、増大したゲート結合キャパシタンスを有する集積回路が開示される。集積回路を製作するための方法は、
基板内にトレンチを形成するステップを含み、トレンチは基板の表面下に延び、前記方法はさらに、
トレンチ充填材料が基板の表面上に延びるようにトレンチ充填材料をトレンチ内に設けるステップと、
トレンチ充填材料の少なくとも一部分上に第１の導電層を設けるステップとを含む。
【００１２】
同じ参照番号が同様の部分をさす添付の図とともに以下の詳細な説明を読むと、この発明がより完全に理解されるだろう。
【００１３】
【発明の実施の態様】
上述のように、チャージポンプの目標電圧を減少させ、それに伴ってチャージポンプのサイズを小さくするために、ゲート結合比を増大させることが必要とされる。この発明は、（「ポリ１」と「ポリ２」としてもそれぞれ称される）第１のポリシリコン層と第２のポリシリコン層との間のインターポリ誘電体層にわたるキャパシタンスを増大させることによって、ゲート結合比の増大を達成する。図示されるように、この増大は、ポリ１およびポリ２が接触する表面積を増大させポリ１とポリ２とインターポリ誘電体層とが形成するキャパシタの表面積を増大させることによって、得られる。
【００１４】
図８を参照すると、この発明の１つの実施例に従った改善されたゲート結合比を有する集積回路（ＩＣ）の部分１００が、ワード線方向に沿った断面図で示される。ＩＣはフラッシュメモリ装置であるが、かわりに別の不揮発性メモリ（たとえば、ＥＰＲＯＭ、ＥＥＰＲＯＭ等）または他の集積回路であってもよい。半導体基板１０２（たとえば、シリコン、ゲルマニウム、ヒ化ガリウム等）が窪みまたはトレンチ１０６内に規定されるアイソレーション構造１０４を含む。この実施例では、アイソレーション構造１０４はトレンチ充填材料１０８を含む浅いトレンチアイソレーション構造である。トレンチ充填材料１０８はＰＥＣＶＤ酸化物等の絶縁材料である。トレンチ充填材料１０８は窪み１０６の底部から基板１０２の上面１１０へと延び、上面１１０上で延びる部分１０９を含む。窪み１０６は、上面１１０の下から約１０００から７０００オングストローム（Å）の底面１０５を有し、それは好ましくは上面１１０の下から約４０００Åである。
【００１５】
基板１０２の上面１１０上と、窪み１０６の側壁１１２、１１４上とに、トンネル酸化物層等の第１の絶縁層１１１を設ける。第１の絶縁層１１１とトレンチ充填材料１０８とに隣接して、ドープトポリシリコン等の第１の導電層１１６を設ける。第１の導電層１１６をマスクしてエッチングし、第１の導電ウィングまたは部分１１８と第２の導電ウィングまたは部分１２０とを形成する。第１の導電層１１６はまた導電部分１１８と１２０との間にバイア１４０を規定する。第１の導電部分１１８と第２の導電部分１２０とはトレンチ充填材料の部分１０９上に少なくとも部分的に延び、先行技術に比べて、導電層１１６が後続の層に対して露出する表面積が増える。この表面積の増大の結果としてキャパシタンスが増大し、上述のようにゲート結合比を上げる。この例示的な実施例では、トレンチ充填材料１０８の上面１３４は基板１０２の上面１１０の上から少なくとも１００Åである。上面１３４は基板１０２の上面１１０の上から５０００Åもの高さであってもよく、おそらくは基板１０２の上面１１０の上から約１０００から２０００Åであろう。
【００１６】
第１の導電層１１６とトレンチ充填材料１０８との上に、層間誘電体層（たとえば、酸化物  窒化物  酸化物）等の第２の絶縁層１２２を設ける。絶縁層１２２は導電部分１１８と１２０との間に導電バリアを形成する。第２の絶縁層１２２上にドープトポリシリコン等の第２の導電層１２４を設ける。したがって、絶縁層１２２はまた層１１６と１２４とを互いから絶縁する。第２の導電層１２４上にシリサイド層１２６を設ける。
【００１７】
図９から図１３を参照すると、部分１００を製作するための方法が説明される。図９では、酸化物材料（たとえば、ＳｉＯ2等のパッド酸化物材料）を含む絶縁層１２８を基板１０２上に設けることによって、アイソレーション構造１０４を形成する。層１２８は、従来の熱プロセスで成長させられるか、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）プロセスによって適用される。その後、バリア層１３０、好ましくはシリコン窒化物層、たとえばＳｉ3Ｎ4が、約５００から５０００Å、好ましくは約１０００から２０００Åの厚みでもって絶縁層１２８上に適用される。標準フォトリソグラフィプロセスを用いて、層１２８、１３０において所望の場所でアパチャ１２９を形成する。次にドライまたはプラズマエッチング等の従来のトレンチエッチングプロセスを利用し、基板１０２内で窪み１０６をエッチングする。ライナー酸化ステップが窪み１０６の壁に沿って絶縁ライナー（図示せず）を形成する。
【００１８】
次に、たとえばＰＥＣＶＤ酸化物ステップによって、絶縁トレンチ充填材料１０８で窪み１０６を満たす。トレンチ充填材料１０８は、従来のトレンチ充填材料５８（図４）のそれよりも少ない厚みでもって堆積される。具体的には、上面１１０から底面１０５のトレンチの深さが約４０００Åであると仮定して、トレンチ充填材料１０８は約７０００Åよりも少ない厚みでもって堆積される。
【００１９】
図１０を参照すると、トレンチ充填材料１０８上にマスク層１３１（たとえば、フォトレジスト層）を適用する。マスク層１３１は好ましくは、開口部１３３の横幅がバリア層１３０の横幅よりもいくらか広く、後続のエッチングがバリア層１３０を完全に除去することを確実にするように、適用される。
【００２０】
図１１を参照すると、エッチングステップは、絶縁層１２８、バリア層１３０、およびトレンチ充填材料１０８の部分１３５を除去する。この実施例では、基板１０２の上面１１０が露出するまでトレンチ充填材料１０８をエッチングする。トレンチ充填材料１０８の部分１０９が上面１１０上を超えて延びていることがわかる。先行技術（図６）では窒化物層５２のみが選択性エッチングによってエッチングオフされることに注目されたい。
【００２１】
図１２では、犠牲酸化とストリップオフステップとを行なって角１３６、１３８を丸くする。犠牲酸化では、薄い酸化物層を成長させてストリップオフし、トレンチの角を丸くする。この丸み付けにより、トランジスタのＩ−Ｖ特性曲線における「ダブルハンプ効果」が防止される。この犠牲酸化の間、トレンチ充填材料１０８のレベルは、図１１に関連するエッチングからさらに下げられてもよいし、下げられなくてもよい。
【００２２】
図１３では、第１の絶縁層１１１が熱によって基板１２０上に成長させられるか、または他の方法で公知の蒸着プロセス（たとえば、化学蒸着、物理蒸着）を用いて基板１２０上に設けられる。この実施例では、第１の絶縁層１１１はトンネル酸化物層（ＳｉＯ2）である。次に、第１の絶縁層１１１とトレンチ充填材料１０８との上に第１の導電層１１６（「ポリ１」）を堆積させる。ポリ１層１１６はトレンチ充填材料１０８の部分１０９上に延びることに注目されたい。
【００２３】
図８を再び参照すると、ポリ１層１１６をマスクしてエッチングし（つまり、パターニングし）、第１の導電部分またはウィング１１８と第２の導電部分またはウィング１２０との間にバイア１４０を形成する。次に第１の導電層１１６に隣接して第２の絶縁層１１２（たとえば、ＯＮＯ）を設け、または成長させる。第２の絶縁層１２２は第１の導電部分１１８と第２の導電部分１２０とを電気的に絶縁する。次に、第２の導電層１２４（たとえば、ポリシリコン）を堆積し、それに続いてシリサイド層１２６を堆積させる。
【００２４】
図１４から図１７を参照すると、この発明の代替の実施例が開示される。この第２の実施例では、第１の実施例の図１０で説明されたマスク層１３１の使用が省かれる。図１４を参照すると、酸化物材料（たとえば、ＳｉＯ2等のパッド酸化物材料）を含む絶縁層２２８を基板２０２上に設けることによって、アイソレーション構造２０４を形成する。上の図９で説明されたのと同様に、層１２８に層２２８を設ける。その後、層１２８のそれよりもいくらか大きな厚みでもって、絶縁層２２８上に、バリア層２３０、好ましくはシリコン窒化物層、たとえばＳｉ3Ｎ4を適用する。たとえば、バリア層２３０は約１０００オングストロームと５０００オングストロームとの間の厚みである。標準フォトリソグラフィプロセスを用いて、層２２８、２３０において所望の場所でアパチャ２２９を形成する。次にドライまたはプラズマエッチング等の従来のトレンチエッチングプロセスを利用して、基板２０２内で窪み２０６をエッチングする。ライナー酸化ステップが窪み２０６の壁に沿って絶縁ライナー（図示せず）を形成する。
【００２５】
次に、たとえばＰＥＣＶＤ酸化物ステップによって、絶縁トレンチ充填材料２０８で窪み２０６を満たす。従来のトレンチ充填材料５８（図４）のそれよりも少ない厚みでもって、窪み２０６とバリア層２３０との上にトレンチ充填材料２０８を堆積させる。具体的には、上面２１０から底面２０５のトレンチの深さは約４０００Åであると仮定して、トレンチ充填材料２０８は約７０００Åよりも少ない厚みでもって堆積される。次に、材料２０８の上面２３７がバリア層２３０の上面とほぼ面一になるまで、（たとえば、化学的機械的平坦化またはＣＭＰで）トレンチ充填材料２０８を平坦化する。したがって、理解されるように、バリア層の厚み２２９によって、トレンチ充填材料２０８が基板２０２の上面２１０を超えて延びる程度が規定される。
【００２６】
図１５を参照すると、ストリップステップが絶縁層２２８とバリア層２３０とを除去し、トレンチ充填材料２０８が残される。トレンチ充填材料２０８の部分２０９は上面２１０を超えて延びることがわかる。図１５ではまた、犠牲酸化とストリップオフステップとを行なって角２３６、２３８を丸くする。この犠牲酸化の間、トレンチ充填材料２０８の高さと幅とを選択的に減じてもよいし、減じなくてもよい。
【００２７】
図１６では、第１の絶縁層２１１が熱によって基板２２０上に成長させられるか、または他の方法で公知の蒸着プロセス（たとえば、化学蒸着、物理蒸着）を用いて基板２２０上に設けられる。この実施例では、第１の絶縁層２１１はトンネル酸化物層（ＳｉＯ2）である。次に、第１の絶縁層２１１とトレンチ充填材料２０８との上に第１の導電層２１６（「ポリ１」）を堆積させる。ポリ１層２１６はトレンチ充填材料２０８の部分２０９上で延びることに注目されたい。
【００２８】
図１７を参照すると、ポリ１層２１６をマスクしてエッチングし（つまり、パターニングし）、第１の導電部分またはウィング２１８と第２の導電部分またはウィング２２０との間にバイア２４０を形成する。次に第１の導電層２１６に隣接して、第２の絶縁層２２２（たとえば、ＯＮＯ）を設け、または成長させる。第２の絶縁層２２２は第１の導電部分２１８と第２の導電部分２２０とを電気的に絶縁する。次に、第２の導電層（図示せず）を堆積させ、それに続いて第１の実施例と同様の様態でシリサイド層（図示せず）を堆積させる。
【００２９】
図１８から図２３を参照すると、この発明の第３の実施例が示される。この第３の実施例では、トレンチ充填材料は第１の製作ステップで設けられた第１のトレンチ充填材料と、第２の製作ステップでの第２のトレンチ充填材料とを含む。図１８では、酸化物材料（たとえば、ＳｉＯ2等のパッド酸化物材料）を含む絶縁層３２８を基板３０２上に設けることによって、アイソレーション構造３０４を形成する。層３２８は従来の熱プロセスで成長させられるか、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）プロセスによって適用される。その後、約１０００から７０００Å、典型的には２０００から４０００Åの厚みでもって、バリア層３３０、好ましくは窒化物層、たとえばＳｉ3Ｎ4が絶縁層３２８上に適用される。この厚みは図９で説明された実施例のそれよりもいくらか厚いことに注目されたい。標準フォトリソグラフィプロセスを用いて、層３２８、３３０において所望の場所でアパチャ３２９を形成する。次にドライまたはプラズマエッチング等の従来のトレンチエッチングプロセスを利用し、基板３０２内で窪み３０６をエッチングする。ライナー酸化ステップが窪み３０６の壁に沿って絶縁ライナー（図示せず）を形成する。
【００３０】
次に、たとえばＰＥＣＶＤ酸化物ステップによって、絶縁トレンチ充填材料３０８で窪み３０６を満たす。従来のトレンチ充填材料５８（図４）のそれよりも少ない厚みでもってトレンチ充填材料３０８を堆積させる。具体的には、トレンチ充填材料３０８は約７０００Åよりも少ない厚みでもって堆積される。次に、材料３０８の上面３３７がバリア層３３０の上面とほぼ面一になるまで、（たとえば、化学的機械的平坦化またはＣＭＰで）トレンチ充填材料３０８を平坦化する。
【００３１】
図１９を参照すると、エッチングステップが絶縁層３２８、バリア層３３０、およびトレンチ充填材料３０８の部分３３５を除去する。この実施例では、基板３０２の上面３１０が露出するまでトレンチ充填材料３０８をエッチングする。
【００３２】
図２０を参照すると、約１０００から５０００Å、典型的には２０００から４０００Åの厚みでもって、トレンチ充填材料３０８上に絶縁層３４２（たとえば、ＣＶＤ酸化物）を適用する。次に絶縁層３４２をパターニングし（つまり、上の図１０に関して説明されたようにマスクしてエッチングし）、トレンチ充填材料３０８上に第２のトレンチ充填材料３４６（図２１）を形成する。トレンチ充填材料３４６が上面３１０の上で延びることがわかる。
【００３３】
図２２では、犠牲酸化およびストリップオフステップを行なって角３３６、３３８を丸くする。この犠牲酸化の間、第２のトレンチ充填材料３４６のレベルは、図１９に関連するストリッピングからさらに下げられてもよいし、下げられなくてもよい。第１の絶縁層３１１が熱によって基板３２０上に成長させられるか、または他の方法で公知の蒸着プロセス（たとえば、化学蒸着、物理蒸着）を用いて基板３２０上に設けられる。この実施例では、第１の絶縁層３１１はトンネル酸化物層（ＳｉＯ2）である。次に、第１の絶縁層３１１とトレンチ充填材料３０８との上に第１導電層３１６（「ポリ１」）を堆積させる。この実施例では、第１のポリ１層３１６はまた第２のトレンチ充填材料３４６上で延びる。
【００３４】
図２３を参照すると、ポリ１層３１６をマスクしてエッチングし（つまり、パターニングし）、第１の導電部分またはウィング３１８と第２の導電部分またはウィング３２０との間にバイア３４０を形成する。次に第１の導電層３１６に隣接して、第２の絶縁層３２２（たとえば、ＯＮＯ）を設け、または成長させる。第２の絶縁層３２２は、第１の導電部分３１８と第２の導電部分３２０とを電気的に絶縁する。次に、第２の導電層（図示せず）を堆積させ、それに続いて第１の実施例と同様の様態でシリサイド層（図示せず）を堆積させる。
【００３５】
図示されさらには上で説明された実施例が現在好まれているが、これらの実施例は例としてのみ提供されることが理解されるべきである。たとえば、ここで開示される好ましい実施例で用いる特定の材料と寸法とは例として提供され、これらは同様の材料または寸法という代用物を排除することを意味するのではない。また、開示される実施例はフラッシュＥＰＲＯＭまたは他の不揮発性メモリに対して特に好適であるが、これらを非メモリ装置で応用してもよい。この発明は特定の実施例に制限されておらず、添付の請求項の範囲に入る種々の変形にも適用される。
【図面の簡単な説明】
【図１】  ビット線方向に沿った従来のフラッシュメモリセルの断面図である。
【図２】  ワード線方向に沿った図１のメモリセルの断面図である。
【図３】  図１と図２との従来のフラッシュメモリセルの製作方法のステップを示す図である。
【図４】  図１と図２との従来のフラッシュメモリセルの製作方法のステップを示す図である。
【図５】  図１と図２との従来のフラッシュメモリセルの製作方法のステップを示す図である。
【図６】  図１と図２との従来のフラッシュメモリセルの製作方法のステップを示す図である。
【図７】  図１と図２との従来のフラッシュメモリセルの製作方法のステップを示す図である。
【図８】  この発明の例示的な実施例に従った集積回路の部分を示す図である。
【図９】  図８の集積回路の部分の製作方法のステップを示す図である。
【図１０】  図８の集積回路の部分の製作方法のステップを示す図である。
【図１１】  図８の集積回路の部分の製作方法のステップを示す図である。
【図１２】  図８の集積回路の部分の製作方法のステップを示す図である。
【図１３】  図８の集積回路の部分の製作方法のステップを示す図である。
【図１４】  この発明の第２の例示的な実施例に従った集積回路の部分の製作方法のステップを示す図である。
【図１５】  図１４の集積回路の部分の製作方法のステップを示す図である。
【図１６】  図１４の集積回路の部分の製作方法のステップを示す図である。
【図１７】  図１４の集積回路の部分の製作方法のステップを示す図である。
【図１８】  この発明の第３の例示的な実施例に従った集積回路の部分の製作方法のステップを示す図である。
【図１９】  図１８の集積回路の部分の製作方法のステップを示す図である。
【図２０】  図１８の集積回路の部分の製作方法のステップを示す図である。
【図２１】  図１８の集積回路の部分の製作方法のステップを示す図である。
【図２２】  図１８の集積回路の部分の製作方法のステップを示す図である。
【図２３】  図１８の集積回路の部分の製作方法のステップを示す図である。
【図１】
0004955880.tif 000002
【図２】
0004955880.tif 000003
【図３】
0004955880.tif 000004
【図４】
0004955880.tif 000005
【図５】
0004955880.tif 000006
【図６】
0004955880.tif 000007
【図７】
0004955880.tif 000008
【図８】
0004955880.tif 000009
【図９】
0004955880.tif 000010
【図１０】
0004955880.tif 000011
【図１１】
0004955880.tif 000012
【図１２】
0004955880.tif 000013
【図１３】
0004955880.tif 000014
【図１４】
0004955880.tif 000015
【図１５】
0004955880.tif 000016
【図１６】
0004955880.tif 000017
【図１７】
0004955880.tif 000018
【図１８】
0004955880.tif 000019
【図１９】
0004955880.tif 000020
【図２０】
0004955880.tif 000021
【図２１】
0004955880.tif 000022
【図２２】
0004955880.tif 000023
【図２３】
0004955880.tif 000024