(57)【特許請求の範囲】
【請求項１】
半導体で形成された撓んだ梁の中を電流が流れ、
前記梁は両端が固定された両持ち梁構造であって、梁方向に引っ張り歪みが与えられ、
前記梁は、梁の下部に設けられた空隙の底に梁中央部が付着していることを特徴とする半導体装置。
【請求項２】
前記梁の歪みが、撓む前の梁の長さと、梁の下部に設けられた前記空隙の深さとによって制御されている請求項１に記載の半導体装置。
【請求項３】
梁の少なくとも側面部をチャネル領域として使用する複数のＦｉｎＦＥＴを有する半導体装置であって、
撓む前の梁の長さおよび梁の下部に設けられた前記空隙の深さの少なくとも一方が異なっていることで異なる歪みが導入されている少なくとも２種のＦｉｎＦＥＴを有する請求項２に記載の半導体装置。
【請求項４】
半導体で形成された撓んだ梁の中を電流が流れる半導体装置の製造方法であって、
半導体で形成された両持ち梁構造の真っ直ぐな梁を、その下部に空隙を作ることで形成する工程と、
この空隙に液体を満たす工程と、
この液体を乾燥して梁の中央を前記空隙の底部に付着させて撓んだ梁を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記液体が水または水銀であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記の両持ち梁構造の真っ直ぐな梁を形成する工程に先立ち、前記梁を構成する半導体からなる第１の層と、第１の層の下にあって第１の層とはエッチング速度の異なる材料からなる第２の層を有する基板を用意する工程を有し、
前記の両持ち梁構造の真っ直ぐな梁を形成する工程が、第２の層の少なくとも一部をエッチングして除去して、第１の層の下部の一部に空隙を形成する工程であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
基板上に埋め込み絶縁膜と半導体層が積層されたＳＯＩ基板を用意する工程と、
前記半導体層をパターニングして、所定幅を有するＦｉｎを形成する工程と、
このＦｉｎ下の前記埋め込み絶縁膜をエッチングして、このＦｉｎの下部に空隙を形成して真っ直ぐな梁とする工程と、
この空隙に液体を満たす工程と、
この液体を乾燥しＦｉｎを空隙の底部に付着させて撓ませる工程と
を有することを特徴とするＦｉｎＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に歪みによって移動度が向上する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、比例縮小則（スケーリング則）にそって集積回路の微細化を進めていくことの困難さが顕在化するようになってきた。その１つの原因は、集積回路の基本素子であるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の短チャネル効果の抑制が難しくなってきたことにある。この問題の解決方法として、ダブルゲート構造のＦＥＴが提案されている（非特許文献１：応用物理，応用物理学会，２００３年，第７２巻，第９号，第１１３６−１１４２頁）。ダブルゲート構造のＦＥＴには、非特許文献１に記載されているように、ソース電極、ドレイン電極、２つのゲート電極の配置方法により、３つの構造が考えられるが、なかでも、ＦｉｎＦＥＴ（Ｆｉｎ型チャネルＦＥＴ）は、既存の集積回路プロセスを適用することが容易であることから実現の可能性が高いと考えられている。【０００３】
図２９に、非特許文献１に記載されているような一般的なＦｉｎＦＥＴの模式図を示す。ＦｉｎＦＥＴは、Ｓｉ基板１、埋め込み酸化膜２上のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に作製される。ＳＯＩ層には、ソース電極３のパッドとドレイン電極４のパッドが設けられ、それらはフィン５で接続されている。フィン５の上面で、ゲート電極６の下には、ハードマスク９が設けられ、フィン５の側面とゲート電極６の間には、ゲート絶縁膜７が形成される。このような構造を形成することにより、チャネルはフィン５の両側の側面に形成され、ダブルゲート構造が実現される。なお、このようなＦｉｎＦＥＴは、ダブルゲート型のＦｉｎＦＥＴと呼ばれる。【０００４】
なお、ＦｉｎＦＥＴには、ダブルゲート型のＦｉｎＦＥＴだけではなく、図３０に示すように、フィン５の上側もチャネルとしたトリプルゲート型のＦｉｎＦＥＴも知られている（非特許文献２：２００３シンポジウム・オン・ＶＬＳＩテクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ，２００３年，第１３３−１３４頁）。トリプルゲート型のＦｉｎＦＥＴでは、フィン５の上側でゲート電極６の下側に、ハードマスク９でなく、ゲート絶縁膜７が形成されている点がダブルゲート型のＦｉｎＦＥＴと異なる。【０００５】
一方、既存のバルクＭＯＳデバイスでは、電源電圧を低下させていく中でオン電流を向上させることを目的に、チャネル移動度を向上させチャネル速度を高めるために、歪みＳｉ技術が研究されている。この技術では、チャネル部分のＳｉにストレスを加え、Ｓｉの格子間隔を変化させることで、Ｓｉのバンド構造を変調する。この結果、Ｓｉの伝導帯では、縮退が解け、有効質量の軽い２重縮退バレーの電子占有率が増すことや２重縮退バレーと４重縮退バレーの間のバンド間散乱が抑制されることで移動度が向上する。価電子帯では、縮退が解け、軽い正孔バンドと重い正孔バンドの間のバンド間散乱の抑制や有効質量の減少によって、移動度が向上すると考えられている。【０００６】
歪みＳｉ技術には、チャネルＳｉへの歪みの与え方で大別し、２つの方法がある。【０００７】
第１の方法は、Ｓｉ層を緩和ＳｉＧｅ層上にエピタキシャル成長させるものである（非特許文献３；応用物理，応用物理学会，第７２巻第３号，２００３年，第２２０−２９０頁の図１）。図３１に示すように、まずＳｉ基板１の上に、傾斜型ＳｉＧｅバッファ１７、格子緩和ＳｉＧｅ１８が順に形成される。傾斜型ＳｉＧｅバッファ１７では、ＳｉＧｅ中のＧｅの組成比ｘが、基板上面にむかい、０％からｘ％まで（ｘは通常１０から３０、４０程度）高められる。格子緩和ＳｉＧｅ１８では、ＳｉＧｅ中のＧｅの組成比ｘは高いままで、ＳｉＧｅを成長させ、格子緩和させる。Ｇｅの格子定数は、Ｓｉの格子定数よりも大きいため、格子緩和したＳｉＧｅは、Ｓｉの格子定数よりも大きな格子定数をもつ。したがって、格子緩和ＳｉＧｅ１８の上に、格子整合するように成長させたＳｉ層は、バルクＳｉより大きな格子定数を持ち、歪みＳｉ１９となる。このような歪みＳｉ層を用いて図３１のようにＭＯＳ型ＦＥＴを作製すると、チャネルに導入された歪みにより移動度が向上する。【０００８】
また、図３２に示すように、埋め込み酸化膜２上に、格子緩和ＳｉＧｅ１８を設け、ＳＧＯＩ（ＳｉＧｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とし、その上にＳｉ層を成長させ、歪みＳｉ１９とする方法もある（非特許文献３の図３）。【０００９】
これまで報告されている（１００）面の実験結果では、基板のＧｅ濃度ｘ＝２５％（およそ歪み１％に相当）で、電子の場合６０−８０％程度、ホールの場合２０−５０％程度、移動度が向上している（非特許文献３の図２）。【００１０】
しかし、チャネルＳｉ層に歪みを与える緩和ＳｉＧｅ層には転移や欠陥が多く、チャネルＳｉ層に転移や欠陥も伝播させてしまうため、チャネルＳｉ層に転移や欠陥が発生しやすい問題がある。このため、第１の方法を用いると単体のＭＯＳトランジスタは動作するが、集積回路を動作させるのは難しい。また仮に動作しても、歩留まりを確保するのが困難である。【００１１】
第２の方法は、プロセス歪みを利用するものである。プロセス歪みとしては、キャップ層やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などによってもたらされる歪みが利用される（非特許文献４：インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト，２００１年，第４３３−４３６頁）。例えば図３３に示すように、窒化膜をキャップ層２０として用い、窒化膜の張力を利用して、チャネルのＳｉに歪みを加えるものである。【００１２】
しかし、第２の方法では、チャネルに直接歪みを与えにくく、歪み量の制御が難しい問題がある。この原因は、歪みをもたらすキャップ層やＳＴＩが、チャネル領域から距離的に遠く、他の物質を介してチャネル領域に歪みを与える構造となっているためである。
【発明の開示】
【００１３】
本発明は、新規な構造により歪みを導入してキャリアの移動度を高めた半導体装置を提供することを目的とする。さらに、転移や欠陥の発生が少なくかつ歪み量が制御された半導体装置を提供することを目的とする。またそのような半導体装置の製造方法を提供することを目的とする。
【００１４】
本発明は以下の事項に関する。
【００１５】
１．  半導体で形成された撓んだ梁の中を電流が流れることを特徴とする半導体装置。
【００１６】
２．  前記梁は両端が固定された両持ち梁構造であって、梁方向に引っ張り歪みが与えられていることを特徴とする上記１記載の半導体装置。
【００１７】
３．  前記梁をＦＥＴのチャネル領域として使用することを特徴とする上記１または２記載の半導体装置。
【００１８】
４．  前記ＦＥＴはＦｉｎＦＥＴであって、前記梁の少なくとも側面部をチャネル領域として使用することを特徴とする上記３記載の半導体装置。
【００１９】
５．  前記ＦＥＴはプレーナー型ＦＥＴであって、前記梁の上面部をチャネル領域として使用することを特徴とする上記３記載の半導体装置。
【００２０】
６．  前記梁は、梁の下部に設けられた空隙の底に梁中央部が付着していることを特徴とする上記２〜５のいずれかに記載の半導体装置。
【００２１】
７．  前記梁の歪みが、撓む前の梁の長さと、梁の下部に設けられた前記空隙の深さとによって制御されている上記６記載の半導体装置。
【００２２】
８．  複数のＦｉｎＦＥＴを有する半導体装置であって、
撓む前の梁の長さおよび梁の下部に設けられた前記空隙の深さの少なくとも一方が異なっていることで異なる歪みが導入されている少なくとも２種のＦｉｎＦＥＴを有する上記７記載の半導体装置。
【００２３】
９．  半導体で形成された撓んだ梁の中を電流が流れる半導体装置の製造方法であって、半導体で形成された両持ち梁構造の真っ直ぐな梁を、その下部に空隙を作ることで形成する工程と、この空隙に液体を満たす工程と、この液体を乾燥して梁の中央を前記空隙の底部に付着させて撓んだ梁を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００２４】
１０．  前記液体が水または水銀であることを特徴とする上記９記載の半導体装置の製造方法。
【００２５】
１１．  前記の両持ち梁構造の真っ直ぐな梁を形成する工程に先立ち、前記梁を構成する半導体からなる第１の層と、第１の層の下にあって第１の層とはエッチング速度の異なる材料からなる第２の層を有する基板を用意する工程を有し、前記の両持ち梁構造の真っ直ぐな梁を形成する工程が、第２の層の少なくとも一部をエッチングして除去して、第１の層の下部の一部に空隙を形成する工程であることを特徴とする上記９または１０記載の半導体装置の製造方法。
【００２６】
１２．  基板上に埋め込み絶縁膜と半導体層が積層されたＳＯＩ基板を用意する工程と、前記半導体層をパターニングして、所定幅を有するＦｉｎを形成する工程と、このＦｉｎ下の前記埋め込み絶縁膜をエッチングして、このＦｉｎの下部に空隙を形成して真っ直ぐな梁とする工程と、この空隙に液体を満たす工程と、この液体を乾燥しＦｉｎを空隙の底部に付着させて撓ませる工程とを有することを特徴とするＦｉｎＦＥＴの製造方法。
【００２７】
本発明では、半導体層に歪みを与えるのに、撓みを利用するものである。特に両持ち梁構造から梁を撓ませると、撓み量に従って梁に歪みが導入される。このような構造では、従来のような格子定数の異なる半導体層の積層に基づいて歪みを導入する方法とは異なるため、下層の半導体層に基づく転移や欠陥の発生がない。そのため信頼性が向上し、生産時の歩留まりがよく、高速動作が可能な半導体装置を提供することができる。また、キャップ層などで歪みを与える場合とは異なり、歪みを撓みにより直接的に制御できる構造であるために、半導体装置の設計が容易になる利点がある。
【００２８】
また本発明の製造方法の１態様では、梁に撓みを与える際に、液体の表面張力によるスティッキング現象（付着現象）を利用するので、転移や欠陥が発生しにくく、信頼性および歩留まりがよい。また、撓みにより歪みの制御を容易に行うことができるために半導体装置の設計が容易になる利点がある。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態を示す図である（ダブルゲート型のＦｉｎＦＥＴ）。
【図２】第１の実施形態を示す図である（トリプルゲート型のＦｉｎＦＥＴ）。
【図３】第１の実施形態の、製造途中の構造を示す工程図である（フィンと電極パッド形成後）。
【図４】第１の実施形態の、製造途中の構造を示す工程図である（埋め込み酸化膜エッチング後）。
【図５】第１の実施形態の、製造途中の構造を示す工程図である（液体に浸している状態）。
【図６】第１の実施形態の、製造途中の構造を示す工程図である（液体を乾燥させた後）。
【図７】第１の実施形態の、製造途中の構造を示す工程図である（フィン下の空間を絶縁膜で埋めた後）。
【図８】第１の実施形態の、製造途中の構造を示す工程図である（ゲート電極下以外のゲート絶縁膜除去後）。
【図９】第１の実施形態の、製造途中の構造を示す工程図である（エクステンションのイオン注入後）。
【図１０】第１の実施形態の、製造途中の構造を示す工程図である（サイドウォール形成後）。
【図１１】第２の実施形態を示す図である（ダブルゲート型のＦｉｎＦＥＴ）。
【図１２】第２の実施形態を示す図である（トリプルゲート型のＦｉｎＦＥＴ）。
【図１３】第２の実施形態の、製造途中の構造を示す工程図である（ゲート電極下以外のゲート絶縁膜除去後）。
【図１４】第２の実施形態の、製造途中の構造を示す工程図である（エクステンションのイオン注入後）。
【図１５】第２の実施形態の、製造途中の構造を示す工程図である（サイドウォール形成後）。
【図１６】第３の実施形態を示す図である（ダブルゲート型のＦｉｎＦＥＴ）。
【図１７】第３の実施形態を示す図である（トリプルゲート型のＦｉｎＦＥＴ）。
【図１８】第３の実施形態の、製造途中の構造を示す工程図である（フィン形成後）。
【図１９】第３の実施形態の、製造途中の構造を示す工程図である（ＣＭＰ後）。
【図２０】第３の実施形態の、製造途中の構造を示す工程図である（電極パッド形成後）。
【図２１】第４の実施形態を示す上面図である。
【図２２】第４の実施形態を示す上面図である。
【図２３】第５の実施形態を示す図である（トリプルゲート型のＦｉｎＦＥＴ、スリットコンタクト採用）。
【図２４】第５の実施形態を示す図である。（トリプルゲート型のＦｉｎＦＥＴ）。
【図２５】第６の実施形態を示す図である（プレーナー型ＭＯＳＦＥＴ）。
【図２６】第６の実施形態の製造プロセスの前半を表す図である。
【図２７】第６の実施形態の製造プロセスの中盤を表す図である。
【図２８】第６の実施形態の製造プロセスの後半を表す図である。
【図２９】従来型のダブルゲート型のＦｉｎＦＥＴの素子構造を示す図である。
【図３０】従来型のトリプルゲート型のＦｉｎＦＥＴの素子構造を示す図である。
【図３１】従来型の歪みＳｉ  ＭＯＳＦＥＴの素子構造を示す断面図である。
【図３２】従来型の歪みＳＯＩ  ＭＯＳＦＥＴの素子構造を示す図である。
【図３３】キャップ層によって歪みを与える、従来型のＭＯＳＦＥＴの素子構造を示す断面図である。
【図３４】本発明の梁構造を説明するための図である。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体装置は、撓んだ梁の中をキャリア（電子および／またはホール）が移動するように、即ち電流が流れるように構成される。撓んだ梁には歪みが導入されており、その中を移動するキャリアの移動度が向上するために高速動作が可能な半導体装置となる。従って、撓んだ梁の中を電子および／またはホールが移動し、その移動速度がデバイス性能に関わるようなものであれば、種々のデバイスに応用することができる。代表的には、ＦＥＴ（電界効果型トランジスタ）において、撓んだ梁をチャネル領域として用いる態様が挙げられる。【００３１】
また、特に撓んだ梁が両持ち梁を撓ませた構造であると、梁を構成する半導体層に引張り歪みを確実に導入することができる。両持ち梁とは両端が固定された梁であり、両持ち梁を撓ませると、梁方向に引張り歪みが導入される。【００３２】
本発明の梁構造を図３４を用いて説明する。図３４（ａ）に、撓みが生じる前の梁を示す。梁３１ａは梁の長さがＬで、固定部材３４によって固定端３２、３３において固定され、梁が浮いた状態にある。ここで梁３１ａの形状は、幅方向（図では紙面奥行き方向）は、後述するように、デバイスの構造に合わせて適宜変更され、梁の高さに比べて梁の幅が短いものから、高さに比べて梁の幅が非常に大きい平板状のものまで含まれる。材料は、半導体、特に単結晶半導体である。後述する具体例では、Ｓｉを例にとって説明するが、特にＳｉに限られず、歪みを導入することでキャリア移動度が向上するような半導体（例えばＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ等）であればどのようなものでも適用可能である。梁３１ａの両端を固定する固定部材は、半導体または絶縁体等の半導体装置で使用可能な材料で適宜形成することができる。【００３３】
本発明の撓んだ梁は、図３４（ａ）の真っ直ぐな梁３１ａが、図３４（ｂ）に示すように撓みが生じた状態の構造である。撓んだ梁３１は、真っ直ぐな梁３１ａと比較すると、梁全体が伸長しているために梁方向の結晶格子間隔が広がって半導体層に引張歪みが導入される。半導体層に導入される歪み量は、伸長の割合により決定される。【００３４】
図３４（ｂ）に示すように、梁中央部での撓み量をｄとして、簡単のために撓んだ梁の部分が半径Ｒ（＞＞梁の高さｈ）の円弧形状となっていると仮定して、当初の梁の長さＬと撓み量ｄから撓んで伸長した梁の長さ、および導入される歪みを見積もると次のようになる。【００３５】
Ｒ＝ｄ／２＋Ｌ２／８／ｄ
撓んだ梁の長さ＝２Ｒｔａｎ−１（Ｌ／２／（Ｒ−ｄ））
このモデルに基づくと、例えば歪み１％を実現するには、Ｌ＝３２０ｎｍ、ｄ＝２０ｎｍとすればよく、歪み０．５％を実現するには、Ｌ＝４６０ｎｍ、ｄ＝２０ｎｍとすればよい。【００３６】
本発明の半導体装置においては、撓んだ梁は、少しでも撓んでいればそれだけ歪み導入に効果があるが、例えば歪みが０．１％以上、好ましくは０．２％以上、さらに好ましくは０．５％以上となるように撓みを生じさせることが好ましい。また、与えられる歪みの上限は、半導体層が弾性破壊をおこすまでの歪みであり、そのような範囲で撓みを生じさせればよい。歪み量として、梁の断面形状にも依存するが、例えば５％以下、特に３％以下、さらに２％以下の範囲であれば弾性破壊が生じにくいので好ましい。【００３７】
このような歪み量は、正確には撓んだ梁の長さと、真っ直ぐな状態の梁の長さＬとの差から求められるが、上記モデルに従って、所定のひずみが得られるようにＬとｄの比を定めることができる。【００３８】
撓んだ梁をＦＥＴのチャネル領域をとして使用する場合には、ＦＥＴは、ＦｉｎＦＥＴ、プレーナー型ＦＥＴのいずれでも良い。ＦｉｎＦＥＴである場合は、特に限定されるものではないが、梁の幅（即ちフィン幅）は５〜１００ｎｍ程度であり、梁の高さｈ（即ちフィンの高さ）は１０〜２００ｎｍである。真っ直ぐな状態の梁長さＬおよび中央の撓みｄの絶対値は、梁の高さｈも考慮して決められるが、Ｌとしては１０ｎｍ以上であり、好ましくは５０ｎｍ以上、さらに好ましくは１００ｎｍ以上であり、Ｌがあまりに大きくても必要な歪みを与えるためのｄが大きくなるので通常１００，０００ｎｍ以下、好ましくは１０，０００ｎｍ以下である。ｄは０より大きく、好ましくは１ｎｍ以上、さらに好ましくは５ｎｍ以上であり、プロセス上の問題から通常は１０，０００ｎｍ以下、好ましくは１，０００ｎｍ以下、さらに好ましくは１００ｎｍ以下である。このような範囲内で、所定の歪み量が得られるように、Ｌとｄが決められる。【００３９】
また、ＦＥＴがプレーナー型のＦＥＴである場合は、梁は上面に素子を形成できるだけの大きさが必要であり、梁の幅は５０ｎｍ以上、好ましくは１００ｎｍ以上である。梁の幅があまり大き過ぎると梁下に空隙を設けることが難しくなりがちであるので、通常は１０，０００ｎｍ以下、好ましくは１，０００ｎｍ以下である。梁の高さｈ（厚さ）は例えば１０〜２００ｎｍである。また、ＬとｄはＦｉｎＦＥＴの場合とほぼ同様に決めることができる。【００４０】
次に、本発明の製造方法を説明する。【００４１】
梁を撓ませる方法としては、真っ直ぐな梁を形成した後、梁と梁下部の空隙を液体で満たし、その液体を乾燥させる方法が好ましい。図３４（ａ）に示すように、真っ直ぐな梁３１ａを形成した後、梁下部の空隙３５を液体で満たし、その液体を乾燥させていく際に、液体の表面張力により、梁構造の梁の部分が空隙３５の底部（基板側）に引っ張られてたわむ。さらに、この力が、梁構造の復元力を上回る場合には、梁は撓んだ状態のまま、空隙の底部に付着し離れられなくなる。【００４２】
ここで使用する液体としては、有機溶媒、水、水銀等が挙げられるが、表面張力が大きく撓みを生じさせやすい点で、水、水銀が好ましい。【００４３】
なお、本発明での乾燥は、液体として表面張力を保った状態で乾燥していく乾燥が好ましく、物質の状態図において気液平衡曲線を通過するような乾燥工程が挙げられる。このような乾燥方法であればどのような方法でもよく、スピン乾燥させてもよいし、ドライ窒素を吹き付けてもよいし、ウェハを加熱してもよいし、減圧乾燥してもよい。超臨界状態を経由する超臨界乾燥、および凍結乾燥のような、物質の状態図において気液平衡曲線を通過しない乾燥工程は好ましくない。物質の状態図において気液平衡曲線を通過しない液体の乾燥方法では、液体の表面張力が働かず梁構造の梁がたわまないからである。【００４４】
次に、本発明の具体的態様を説明する。【００４５】
＜第１の実施形態＞
［構造］
図１、図２に、本発明の第１の実施形態としての半導体装置の構造模式図を示す。図１（ａ）は上面図、図１（ｂ）、（ｃ）および（ｄ）は、図１（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。また、図２（ａ）は上面図、図２（ｂ）、（ｃ）および（ｄ）は、図２（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。図１は、ダブルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。また図２は、トリプルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。【００４６】
第１の実施形態の半導体装置は、図１（ｄ）、図２（ｄ）に示されているように、フィン５が撓んだ梁構造であり、中央部が基板に（埋め込み酸化膜２に）付着したＦｉｎＦＥＴである。【００４７】
両端のソース電極３のパッドとドレイン電極４のパッドは、従来型のＦｉｎＦＥＴと同様に基板に（埋め込み酸化膜２に）固定されている。また、フィン５が撓んで基板（埋め込み酸化膜２）に付着する状態をつくるために、フィン５の下の埋め込み酸化膜２が掘り下げられている。ソース電極３のパッド近傍でフィン５の下とドレイン電極４のパッド近傍でフィン５の下に、従来型ＦｉｎＦＥＴでは生じない空間ができるが、この部分はフィン下の絶縁膜１５で埋められている。【００４８】
後述するように、フィン５は、もともと従来型のＦｉｎＦＥＴと同様な形状に作製された後に、基板に（埋め込み酸化膜２に）付着させてそのまま固定されることで撓んだ形状となる。微視的に見ると、フィン５を構成するＳｉの格子間隔は、フィン５がたわむことでＣ−Ｃ’方向にのばされ、フィン５の部分が歪みＳｉとなっている。これによりキャリアの移動度が向上するので、フィン５をＦｉｎＦＥＴのチャネルとして利用している。【００４９】
ＦｉｎＦＥＴであるため、その基本的な構成は従来型のＦｉｎＦＥＴ（ダブルゲート型は図２９、トリプルゲート型は図３０）と同じである。図１の場合も図２の場合も、ＦｉｎＦＥＴは、Ｓｉ基板１、埋め込み酸化膜２、ＳＯＩ層（ソース電極３、ドレイン電極４およびフィン５が形成されている層）を有するＳＯＩ基板に作製される。図１に示すダブルゲート型のＦｉｎＦＥＴでは、フィン５の上面にハードマスク９、両側の側面にゲート絶縁膜７が形成され、それらを囲むようにゲート電極６が設けられている。フィン上面には、厚いハードマスク９が形成されているために、フィンの上面はチャネルとして機能しない。一方、図２に示すトリプルゲート型のＦｉｎＦＥＴでは、フィン５の上面と両側面にゲート絶縁膜７が形成され、それらを囲むように、ゲート電極６が設けられている。このトリプルゲート型ではフィン上面にもチャネルが形成される。【００５０】
ゲート電極６の脇には、サイドウォールが形成される。ソース電極３とドレイン電極４は、パッド部分も含めて、ｎ型のＦｉｎＦＥＴであればｎ型に、ｐ型のＦｉｎＦＥＴであればｐ型に、表面から埋め込み酸化膜２の界面もしくはフィンの下部までドーピングされ、深い電極となっている。ソース電極３とドレイン電極４は、同じドーピング型で接合深さの浅いエクステンションに接続されている。またエクステンションの近傍に、エクステンションとは導電型の異なるハローが形成される場合もある（不図示）。チャネル部分は、ｎ型のＦｉｎＦＥＴであればｐ型に、ｐ型のＦｉｎＦＥＴであればｎ型にドーピングするのが一般的であるが、ドーピングせずにｉ型で用いる場合もある。【００５１】
［製法］
次に、図１〜図１０を参照して、第１の実施形態の製造方法を説明する。図３〜図１０では、トリプルゲート型のＦｉｎＦＥＴ（図２）の製造方法を説明するが、ダブルゲート型のＦｉｎＦＥＴ（図１）でも、一部を除き同じである。その違いについては後述する。【００５２】
本実施形態の半導体装置を製造するには、従来と同様に、Ｓｉ基板１、埋め込み酸化膜２、ＳＯＩ層（ソース電極３、ドレイン電極４およびフィン５が形成される層）を有するＳＯＩ基板をベースにする。基板のＳＯＩ層の厚さは、後述のプロセスで行われる剥離工程や犠牲酸化で目減りする分を考慮して決定する。例えば、できあがりのフィン高さが４０ｎｍの場合、ＳＯＩ層の厚さが５０ｎｍのＳＯＩ基板を用いる。【００５３】
最初にチャネル注入を次のように行う。まず、例えばウエット酸化で１６ｎｍのチャネル注入用の犠牲酸化膜をＳＯＩ層に形成する。その後リソグラフィーを行って、ｎ型ＦｉｎＦＥＴとなる領域に、ｐ型のドーパントをイオン注入する。例えば１価のボロンを加速エネルギー１２ｋｅＶ、ドーズ量８×１０１２ｃｍ−２でイオン注入する。ｐ型のドーパントのイオン注入後、レジストを剥離する。この後リソグラフィーを行って、ｐ型ＦｉｎＦＥＴとなる領域には、ｎ型のドーパントをイオン注入する。例えば１価のリンを加速エネルギー３３ｋｅＶ、ドーズ量３×１０１２ｃｍ−２でイオン注入する。ｎ型のドーパントのイオン注入後、レジストを剥離する。チャネル注入後、犠牲酸化膜を除去する。【００５４】
次に、図３に示すように、リソグラフィーとドライエッチングを行って、ＳＯＩ層にソース電極３のパッド、ドレイン電極４のパッド、フィン５のパターンを形成する。エッチング後、レジストを剥離する。【００５５】
次に、図４に示すように、Ｓｉとエッチングの選択比が大きい条件で、埋め込み酸化膜２を等方的にエッチングする。例えば、フッ酸を用いたエッチング法が挙げられる。この際、パターンの下のアンダーカットが進むが、フィン５は、その幅が細いため、フィン下に空隙ができて空中に浮いた状態（図４（ｃ）、（ｄ））となり、梁構造が形成される。一方、ソース電極３のパッドとドレイン電極４のパッド部分は、そのサイズが大きいため、下部にアンダーカットがはいるものの、基板（埋め込み酸化膜２）に固定されたままである。言い換えれば、アンダーカットによるエッチング量を、フィン５の幅の半分以上とすることで、フィン５を空中に浮かせ、梁構造を作製することができる。このとき、梁の長さがＬであり、梁下部の空隙の深さはｄである。【００５６】
その後、図５に示すように、梁構造となったフィン５を、液体１３に浸す。液体１３として例えば水を使用するのであれば、図４でフッ酸によるエッチングを行った後、フッ酸がウェハ上にのった状態でそのまま水につけ、ウェハ上の液体が十分水になるように置換する。【００５７】
そして、液体１３を乾燥させる（図６）。このとき、フィン５は、液体の表面張力により基板下部方向に引っ張られ、この力が、フィン５の復元力を上回る場合には、フィン５は撓んだ状態のまま基板（埋め込み酸化膜２）に付着する。液体が完全になくなっても、基板表面の付着力により、撓んだフィン５は、もとの状態にもどることはない。【００５８】
このような現象は、スティッキング現象（付着現象）と呼ばれ、マイクロマシンの分野では、広く知られた現象である（例えば、江刺  正喜  監修、「マイクロマシン−異種要素を集積化した小型で高度な働きをするシステム」，産業技術サービスセンター，２００２年２月１８日，第２２１−２３０頁，坂田  二郎「第３節  スティッキング対策」）。ただし、マイクロマシンの分野では、本来可動すべき部分が一度基板に付着し固定されてしまうと、機械としての意味をなさないので、スティッキング現象（付着現象）は、通常問題となる現象であり、これを回避するための処理がなされる。【００５９】
本発明の製造方法では、このスティッキング現象（付着現象）を積極的に用いて、フィンを撓ませる。微視的に見ると、Ｃ−Ｃ’方向のＳｉの格子間隔は広がり、歪みＳｉとなる。このようにして作製された歪みＳｉをＦＥＴのチャネル等に用いる点が本発明の最大の特徴である。【００６０】
乾燥方法としては、前述のとおり、スピン乾燥、ドライ窒素の吹き付け、ウェハ加熱、減圧乾燥等の、物質の状態図において、気液平衡曲線を通過するような乾燥方法であればどのような方法でもよい。【００６１】
液体１３として水の例をあげたが、より簡単に撓ませるために、水より表面張力が大きい液体を用いることも考えられる。しかし、そのような液体は水銀しかなく、安全面を考えると、使用する場合には細心の注意が払われるべきである。【００６２】
フィン５に歪みを加えた後は、フィン５下の空間を絶縁膜１５で埋める（図７）。例えば、薄い酸化膜２ｎｍを形成し（不図示）、Ｓｉ３Ｎ４を６０ｎｍ堆積させる。このときＳｉ３Ｎ４の堆積には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い、フィン下まで絶縁膜が充填されるようにする。この後、Ｓｉ３Ｎ４をエッチバックする。エッチバックして、フィン５下以外のＳｉ３Ｎ４が除去された段階でエッチバックをとめ、フィン５の上面、両側面の酸化膜を除去する。フィン５下の絶縁膜としては、単層のＳｉＯ２や単層のＳｉ３Ｎ４を用いることも可能である。【００６３】
その後、ゲート絶縁膜７として、例えば１．８ｎｍの酸化膜を形成する。ゲート絶縁膜７としては、酸化膜や酸窒化膜の他に、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜などを使用してもよい。ゲート絶縁膜７を形成後は、ゲート電極材料を（例えばポリＳｉを１００ｎｍ）堆積させ、リソグラフィーとエッチングを行って、ゲート電極６を形成する。ゲート電極材料としては、ポリＳｉやポリＳｉＧｅの他に、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属、ポリＳｉを完全にシリサイド化したＮｉＳｉなどを使用することも可能である。また金属の積層ゲートやポリＳｉと金属を積層したゲートのように、このような材料を複数組み合わせて積層化したゲート構造も可能である。ゲート電極６の形成後は、レジストを剥離し、次いでゲート電極６の下以外のゲート絶縁膜７を除去する（図８）。【００６４】
この後、図９に示すように、エクステンション注入を行ってＦｉｎの側面および上面にエクステンション領域１０を形成する。エクステンション注入を行うには、リソグラフィーを行って、ｎ型ＦｉｎＦＥＴとなる領域に、ｎ型のドーパントをイオン注入する。例えば１価のヒ素を加速エネルギー２．５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２でイオン注入する。このとき、フィン５の両側の側面にそれぞれ注入されるように、イオン注入は４５°の角度で２回行う。ｎ型のドーパントのイオン注入後は、レジストを剥離する。この後、リソグラフィーを行って、ｐ型ＦｉｎＦＥＴとなる領域に、ｐ型のドーパントをイオン注入する。例えば１価のＢＦ２を加速エネルギー３．５ｋｅＶ、ドーズ量６×１０１４ｃｍ−２でイオン注入する。同様に、フィン５の両側の側面にそれぞれ注入されるように、イオン注入は４５°の角度で２回行う。ｐ型のドーパントのイオン注入後は、レジストを剥離する。【００６５】
この後、まずサイドウォール絶縁膜となる材料、例えばＳｉ３Ｎ４を５０ｎｍ堆積させた後、エッチバックしてサイドウォール絶縁膜８を形成する（図１０）。サイドウォール絶縁膜としては、ＳｉＯ２なども可能であり、下層１０ｎｍのＳｉＯ２、上層５０ｎｍのＳｉ３Ｎ４のように複数の層を堆積させエッチバックすることにより、多層構造のサイドウォールを形成することも可能である。【００６６】
次にイオン注入を行って深い電極（ソース電極、ドレイン電極）を形成する。このためにはまず、リソグラフィーを行ってｎ型ＦｉｎＦＥＴとなる領域に、ｎ型のドーパントをイオン注入する。例えば１価のヒ素を加速エネルギー８ｋｅＶ、ドーズ量５×１０１４ｃｍ−２でイオン注入し、さらに１価のリンを加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入する。ｎ型のドーパントのイオン注入後は、レジストを剥離する。この後、リソグラフィーを行って、ｐ型ＦｉｎＦＥＴとなる領域に、ｐ型のドーパントをイオン注入する。例えば１価のボロンを加速エネルギー２ｋｅＶ、ドーズ量３×１０１５ｃｍ−２でイオン注入する。ｐ型のドーパントのイオン注入後は、レジストを剥離する。その後、活性化アニール（例えば１０５５℃で０秒のスパイクアニール）を行う。こうして図２の構造ができあがる。【００６７】
さらにこの後、シリサイド工程を行う。例えばシリサイドとして、ＣｏＳｉ２を形成する。シリサイドとしては、この他にＮｉＳｉ、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ、Ｐｄ２Ｓｉなどを用いることも可能である。最後に、層間絶縁膜を堆積させて、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する（不図示）。コンタクトに用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ等およびこれらの金属の積層膜が挙げられる。【００６８】
なお、上記の説明では用いていないが、サイドウォール形成後（図１０の後）、Ｓｉの選択成長を行って、ソース電極３とドレイン電極４をせりあげ構造にしてもよい。例えば基板温度６４０℃で、Ｓｉ２Ｈ６を流量２４ｓｃｃｍで１０秒間、Ｃｌ２を流量１ｓｃｃｍで６０秒間流すサイクルを繰り返しながら、３０ｎｍ程度Ｓｉを選択成長させる。Ｓｉの選択成長後には、イオン注入を行って深い電極を形成する。【００６９】
ダブルゲート型のＦｉｎＦＥＴ（図１）の場合は、チャネル注入を行い、犠牲酸化膜を除去したのち、基板上にハードマスク９を形成する。この後、リソグラフィーとドライエッチングを行って、リソグラフィーで形成されたソース電極３のパッド、ドレイン電極４のパッド、フィン５のパターンをハードマスク９に転写する。レジストを除去した後、ハードマスク９をマスクにして、ＳＯＩ層のエッチングを行う。その後のプロセスは、トリプルゲート型のＦｉｎＦＥＴの場合と同じである。ただし、ダブルゲート型のＦｉｎＦＥＴの場合、エクステンション注入を行っても、フィン５上面にハードマスク９が存在するため、フィン５の上面には、側面に接している部分を除いて、エクステンションが形成されない。【００７０】
この実施形態において、歪み量は次のようにして制御される。図６に示すように、埋め込み酸化膜のエッチング深さをｄとし、撓みが生ずる前のフィンの長さＬとする。Ｌは、図３でのフィンの長さＬ’に、ソース電極のパッド下のアンダーカットの長さとドレイン電極のパッド下のアンダーカットの長さをたしたものとなっており（図４）、図４でのエッチングが等方的ならば、アンダーカットの長さは埋め込み酸化膜のエッチング深さｄに等しい。すなわちＬ＝Ｌ’＋２ｄである。フィン５の中央部分のみが埋め込み酸化膜２に付着していて、撓んだフィンの部分が半径Ｒ（＞＞フィンの高さｈ）の円周形状となっていると仮定すると、前述のように、Ｒ＝ｄ／２＋Ｌ２／８／ｄ、フィンの円周部分の長さは、２Ｒｔａｎ−１（Ｌ／２／（Ｒ−ｄ））で表され、歪み１％を実現するには、Ｌ＝３２０ｎｍ、ｄ＝２０ｎｍとすればよく、歪み０．５％を実現するには、Ｌ＝４６０ｎｍ、ｄ＝２０ｎｍとすればよい。このように、本発明では、梁の長さＬ（またはエッチング前のＬ’）とエッチング深さｄを制御することで、歪み量を容易に制御することができる。【００７１】
＜第１の実施形態の変形例＞
本発明による方法では、集積回路を構成するＦｉｎＦＥＴ１つ１つについて、異なる歪みを与えることが可能である。例えば、あるＦｉｎＦＥＴに歪みを与えず、従来型のＦｉｎＦＥＴとして用いようとすれば、図３の工程後、図４の埋め込み酸化膜エッチングでエッチングされないように、このＦｉｎＦＥＴをマスクしておけばよい。また、歪み量は、上記の通り、Ｌとｄで制御できるので、ｄ一定の条件では、Ｌを各ＦｉｎＦＥＴで変えることで歪みを制御できる。またＬ一定の条件では、埋め込み酸化膜エッチングｄの量を各ＦｉｎＦＥＴで変える、すなわち埋め込み酸化膜エッチングを複数回行い、適宜ＦｉｎＦＥＴをマスクしてやることで、各ＦｉｎＦＥＴに異なる歪みを与えられる。また、これらの方法を組み合わせることも可能である。【００７２】
例えば、（１００）ＳＯＩウェハを用い、＜１１０＞ノッチを下にして、Ｆｉｎが、Ｘ軸に平行になるように、トリプルゲート型ＦｉｎＦＥＴをレイアウトする。この場合、Ｆｉｎ上面は（１００）面、Ｆｉｎ側面は（１１０）面となる。一般に（１１０）面では、電子の移動度が低下しホールの移動度が上昇するため、Ｆｉｎ側面も（１００）面であるトリプルゲート型ＦｉｎＦＥＴに比べて、ｎ型ＦｉｎＦＥＴで得られるオン電流は低下し、ｐ型ＦｉｎＦＥＴで得られるオン電流は向上する。ここで、ｎ型ＦｉｎＦＥＴのみに本発明を適用し、ｐ型ＦｉｎＦＥＴは従来型のものとすると、歪みの効果により、電子の移動度が上昇するため、ｎ型ＦｉｎＦＥＴの電流低下分を十分に補償でき、結果的に、ｎ型ＦｉｎＦＥＴでも、ｐ型ＦｉｎＦＥＴでも、高性能な素子が実現できる。【００７３】
また、本発明では、フィンの材料としてＳｉに制限されず、他の半導体材料を用いてもよい。例えば、欠陥のない薄膜のＳＧＯＩ基板を用いて、本発明の上記プロセスを行えば、チャネル材料がＳｉＧｅの歪みＦｉｎＦＥＴを実現することができる。【００７４】
＜第２の実施形態＞
次に、本発明の第２の実施形態について図面を参照して説明する。【００７５】
図１１、図１２は、本発明の半導体装置の第２の実施形態を模式的に示す図である。図１１（ａ）は上面図、図１１（ｂ）、（ｃ）および（ｄ）は、図１１（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。また、図１２（ａ）は上面図、図１２（ｂ）、（ｃ）および（ｄ）は、図１２（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。図１１は、ダブルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。また図１２は、トリプルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。【００７６】
第２の実施形態は、第１の実施形態と製造方法が異なり、工程が短縮されている。この違いを反映して、その構造も一部が異なる。異なる点は、ゲート電極６の形状と、フィン５下の絶縁膜である。第２の実施形態のゲート電極６の形状は、ゲート絶縁膜７に接している部分の長さが、ゲートの上部の長さよりも小さい、いわゆるノッチ型のゲート形状をしている。このノッチ型のゲート形状を作製するエッチングを用いるため、フィン幅ｗは、ノッチ幅の２倍以下でなければならないという制約がある（理由については後述する）。またゲート電極材料も、ノッチ型ゲートが形成しやすい材料が好ましい（例えばポリＳｉがあげられる）。また、第２の実施形態では、フィン下の絶縁膜をサイドウォール絶縁膜８と同時に形成するので、フィン下の絶縁膜材料は、必然的にサイドウォール絶縁膜８と同じ材料になる。その他の部分の構造は、第１の実施形態と同じである。【００７７】
次に、図３〜図６、図１２〜図１５を参照して、第２の実施の形態の製造方法を説明する。まず、トリプルゲート型のＦｉｎＦＥＴ（図１２）の製造方法を説明するが、ダブルゲート型のＦｉｎＦＥＴ（図１１）でも、一部を除き同じである。その違いについては後述する。【００７８】
第２の実施形態においても、第１の実施形態と同じように、まずチャネル注入の一連の工程を行い、その後、第１の実施形態について図３から図６を用いて説明したように、ソース電極３のパッド、ドレイン電極４のパッドおよびフィン５のパターンを形成し（図３）、フィン５を梁構造に形成し（図４）、フィン下部の空隙を液体で満たし（図５）、液体を乾燥してフィン５を撓ませる（図６）。その後、第１の実施形態では、フィン５下の空間を絶縁膜で埋める工程（図７）を行ったが、第２の実施形態では、フィン５を撓ませた後、ゲート絶縁膜７を形成し、ゲート電極となる材料を堆積させる。このため、フィン下の空間にも、ゲート電極となる材料が入り込む。この後、リソグラフィーとゲートエッチングを行ってゲート電極を形成するが、この際、ノッチ型のゲート形状を作るようなエッチングを行う。【００７９】
ノッチ型のゲート形状を作るようなエッチングは、例えば２００２年９月、ジャーナル・オブ・バキュームサイエンス・アンド・テクノロジーズ、第Ｂ２０巻、第５号、第２０２４−２０３１頁（Journal  of  Vacuum  Science  and  Technology,  P.  2024-2031,  VOL.B20,  NO.5,  September/October,  2002）に示されている。まず、自然酸化膜をエッチングした後、まず側壁保護層を形成するような条件で異方的にエッチングを行い、ゲート電極層の１／３から半分程度までをエッチングする。次にエッチング条件を側壁保護層を形成せず異方的にエッチングが進むような条件に変更し、エッチングを続ける。ゲート絶縁膜に達する直前にエッチング条件を変更して、ゲート絶縁膜できちんとエッチングを止める。さらにその後、エッチング条件を変更して、側壁保護層が形成されていないゲート電極の下部を横方向にエッチングする。このような一連のエッチングを連続して行うことによりノッチ型のゲート形状を形成することができる。【００８０】
基本的には、ガスやパワー、圧力を変更して順次エッチングを進めていくので、１つのチャンバーで連続的に行われる。例えば、ポリＳｉゲート電極層をエッチングする際には、自然酸化膜をエッチングするＣＦ４／Ａｒ系でエッチングした後、ＨＢｒ／Ｃｌ２系でＯ２を添加した条件で側壁保護層を形成しながら異方的にエッチングする。この後、ガス系をＣｌ２にＳＦ６を添加した条件に切り替え、側壁保護層を形成しない条件でゲート電極層のエッチングを続け、再びＨＢｒ／Ｃｌ２系でＯ２を添加した条件に切り替え、エッチングをゲート絶縁膜まで進行させる。その後、ＨＢｒにＯ２を添加した条件に切り替えて、側壁保護層が形成されていない、ゲート電極の下部を横方向にオーバーエッチングしていく。このように、エッチング条件を変更しながらエッチングを連続的に行うことで、ゲート下部が上部より小さいノッチ型のゲート形状が得られる。【００８１】
ノッチ型のゲート形状を得るエッチングプロセスでは、ゲート電極材料のエッチングが埋め込み酸化膜２まで達した後、横方向にエッチングが進行する。このとき、ゲート絶縁膜７に接したゲート電極６の部分が小さくなるばかりではなく、横方向へのエッチングによって、フィン５下のゲート電極材料も同時にエッチングされ、除去される。【００８２】
つまり、第２の実施形態では、ゲート電極形成前にフィン５下の空間を絶縁膜で埋めていないので、フィン下の空間に埋まったゲート電極材料を除去する必要がある。そのため、いったん通常形状のゲート電極を形成した後に、横方向にエッチングが進むようなエッチングを行わなければならない。このために、ノッチ型のゲート形状を得るエッチングプロセスを使用している。【００８３】
第２の実施形態において、ノッチ幅（横方向にエッチングされる量）は、いくらでも大きくできるわけではなく、通常、片側１０ｎｍ〜３０ｎｍ程度なので、フィン幅ｗは、片側ノッチ幅の２倍以下に制限される（例えば、ノッチ幅２０ｎｍとすると、フィン幅を２５ｎｍ（＜２０ｎｍ×２）とする）。この条件が満たされない場合、フィン５下のゲート電極材料が除去されない。【００８４】
ゲートエッチング後は、ゲート電極６下以外のゲート絶縁膜７を除去する（図１３）。この後、エクステンション注入を行い（図１４）、サイドウォールとなる絶縁膜を堆積させる。その後、エッチバックしてサイドウォールを形成する。このとき、本実施形態では、同時にフィン下の空間もサイドウォール絶縁膜で埋め込むことができる（図１５）。【００８５】
この後のプロセスは第１の実施形態と同じである。すなわち、必要ならばＳｉの選択成長を行い、深い電極をつくるためにリソグラフィーを行ってイオン注入を行い、注入後、レジストを除去する。その後、活性化アニールを行う。こうして図１２の状態となる。さらにシリサイドを形成し、層間絶縁膜を堆積させ、リソグラフィーを行って、コンタクトホールを形成し、レジストを除去する。それから、コンタクトを形成する。【００８６】
なお、ダブルゲート型のＦｉｎＦＥＴとトリプルゲート型のＦｉｎＦＥＴのプロセス上の違いは、第１の実施形態の場合と同じである。本実施形態に特有の違いはない。【００８７】
以上述べてきてように、本実施形態では、第１の実施の形態に比べて、フィン下に絶縁膜を形成する工程（図７）の分だけ、工程が短縮される利点がある。【００８８】
＜第３の実施形態＞
次に、本発明の第３の実施形態について図面を参照して説明する。【００８９】
図１６、図１７は、本発明の半導体装置の第３の実施形態を模式的に示す図である。図１６（ａ）は上面図、図１６（ｂ）、（ｃ）および（ｄ）は、図１６（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。また、図１７（ａ）は上面図、図１７（ｂ）、（ｃ）および（ｄ）は、図１７（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。図１６は、ダブルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。また図１７は、トリプルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。【００９０】
本発明の第３の実施形態は、第１の実施形態に比べて、ソース電極３のパッド、ドレイン電極４のパッドの形成方法が異なる。この違いを反映して、その構造も一部が異なる。構造上異なる点は、ソース電極３のパッド、ドレイン電極４のパッドがせりあげられている点である。その他の部分の構造は、第１の実施形態と同じである。【００９１】
次に、図１８〜図２０を参照して、第３の実施の形態の製造方法を説明する。まず、トリプルゲート型のＦｉｎＦＥＴ（図１７）の製造方法を説明するが、ダブルゲート型のＦｉｎＦＥＴ（図１６）でも、一部を除き同じである。その違いについては後述する。【００９２】
本実施形態でも、第１の実施形態と同様にまずチャネル注入の工程を行う。その後、図１８に示すように、リソグラフィーとドライエッチングを行って、ＳＯＩ層にフィン５のパターンのみを形成する。エッチング後、レジストを剥離する。ここで第１の実施形態、第２の実施形態と異なり、フィン５のパターンのみを形成するのは、そのパターンが単純なライン＆スペースであるので、そのピッチをリソグラフィーの極限まで小さくすることが可能だからである（例えば、電子線リソグラフィーの場合、ソース電極３のパッド、ドレイン電極４のパッドがフィン５の近傍に存在すると、このパッド部分を描画した際の後方散乱電子のため、フィン５の解像度が劣化してしまう）。ピッチを小さくできれば、単位幅あたりの電流が多く得られる。ピッチをリソグラフィーの極限まで小さくすることを考えると、フィン５の方向は、チップ内ですべて同じ方向にすることが好ましい。【００９３】
この後、後工程で行うＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）用の絶縁膜１６（例えばＳｉＯ２とＳｉ３Ｎ４の積層膜）を堆積させ、リソグラフィーとドライエッチングを行って、ソース電極３のパッド用の穴、ドレイン電極４のパッド用の穴をあけ、レジストを除去する。その後、ソース電極３のパッド、ドレイン電極４のパッド用の材料（例えばポリＳｉ）を堆積させ、ＣＭＰを行う。こうして図１９の状態となる。それから、ＣＭＰ用の絶縁膜１６を除去する（図２０）。このようにして、第１の実施形態の図３に相当する状態ができあがった後は、第１の実施形態の図４からのプロセスを行うことで、図１７の状態となる。【００９４】
ダブルゲート型のＦｉｎＦＥＴ（図１６）の場合は、チャネル注入を行い、犠牲酸化膜を除去したのち、基板上にハードマスク９を形成する。この後、リソグラフィーとドライエッチングを行って、リソグラフィーで形成されたフィン５のパターンのみをハードマスク９に転写する。レジストを除去した後、ハードマスク９をマスクにして、ＳＯＩ層のエッチングを行う。その後、ＣＭＰ用の絶縁膜１６を堆積させ、リソグラフィーとドライエッチングを行って、ソース電極３のパッド用の穴、ドレイン電極４のパッド用の穴をあけ、レジストを除去する。ダブルゲート型のＦｉｎＦＥＴの場合は、このとき、ＣＭＰ用の絶縁膜１６だけでなく、フィン５上のハードマスク９も除去する必要がある。その後のプロセスは、トリプルゲート型のＦｉｎＦＥＴの場合と同じである。ただし、ダブルゲート型のＦｉｎＦＥＴの場合、エクステンション注入を行っても、フィン５上面にハードマスク９が存在するため、フィン５の上面には、側面に接している部分を除いて、エクステンションが形成されない点は第１の実施形態と同じである。このようにプロセスを行うことで、図１６の状態となる。【００９５】
なお、上には、図２０の後、第１の実施形態と同様なプロセスを行うとしたが、図２０の後、第２の実施形態と同様なプロセスを行うことも可能である。【００９６】
本実施形態では、第１の実施の形態や第２の実施の形態に比べて、フィン５を先に作製することで、フィン５のピッチをリソグラフィー性能の極限まで小さくすることができ、単位幅あたりの電流を多く得られる利点がある。また、他の利点としては、ソース電極３のパッドとドレイン電極４のパッドがせりあげられているので、シリサイド工程を含めたコンタクト形成が容易になる点があげられる。【００９７】
＜第４の実施形態＞
次に、第４の実施形態について図面を参照して説明する。【００９８】
第４の実施形態では、第１、第２、第３の実施形態と比較して、フィン５とソース電極３のパッド、ドレイン電極４のパッドの配置方法が異なる。第１〜３の実施形態では、１対のソース電極３のパッドとドレイン電極４のパッドが複数のフィン５で接続されていた。本実施形態では、本発明で可能な配置方法について示す。なお、配置方法を説明する図２１、図２２では、第１の実施形態の製造方法で作製されたＦｉｎＦＥＴの上面図を示すが、第２の実施形態の製造方法で作製されたＦｉｎＦＥＴでも、第３の実施形態の製造方法で作製されたＦｉｎＦＥＴでも、同様な配置方法が可能である。【００９９】
まず、１対のソース電極３のパッドとドレイン電極４のパッドに１個のフィン５が接続される場合（図２１（ａ））、複数（２本以上）のフィン５が接続される場合（これまで説明に用いてきた例、例えば図２（ａ））がある。次に、これらが、１つのゲート電極に対して、複数（２個以上）並ぶ場合がある。図２１（ｂ）は、１対のソース電極３のパッドとドレイン電極４のパッドに１個のフィン５が接続されたものが、１つのゲート電極に対して複数（２個以上）並んだ例、図２１（ｃ）は、１対のソース電極３のパッドとドレイン電極４のパッドに複数のフィン５が接続されたものが、１つのゲート電極に対して複数（２個以上）並んだ例である。また、１つのゲート電極に対して、１対のソース電極のパッドとドレイン電極のパッドに１個のフィンが接続されたものと１対のソース電極のパッドとドレイン電極のパッドに複数のフィンが接続されたものを並べることもできる（図２１（ｄ））。この場合、並べる順番や、それぞれの並べる個数は任意である。【０１００】
さらに、上記のようにして得られた配置の中で、隣り合う電極パッドをまとめることも可能である。例えば、図２２（ｅ）は、図２１（ｂ）のソース電極３のパッドを１つにまとめた例である。また電極パッドをまとめる場合には、異なるゲート電極に対して、１対のソース電極３のパッド、ドレイン電極４のパッドを構成する電極をまとめることも可能である。例えば、２２（ｆ）では、上側のＦｉｎＦＥＴのドレイン電極のパッドと下側のＦｉｎＦＥＴのソース電極のパッドをまとめている。【０１０１】
本発明では、以上のような配置操作を任意の回数繰り返して得られるＦｉｎＦＥＴのパターンに対して、第１〜３の実施形態に記述されたいずれの製造方法でも作製可能であり、プロセスは変わらない。これにより、本発明は、集積回路の内のあらゆるＦｉｎＦＥＴのレイアウトに対して適用可能である。【０１０２】
＜第５の実施形態＞
次に、第５の実施形態について図面を参照して詳細に説明する。【０１０３】
図２３、図２４は、本発明の半導体装置の第５の実施形態を模式的に示す図である。図２３（ａ）は上面図、図２３（ｂ）、（ｃ）および（ｄ）は、図２３（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。また、図２４（ａ）は上面図、図２４（ｂ）、（ｃ）および（ｄ）は、図２４（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。図２３、図２４は、トリプルゲート型のＦｉｎＦＥＴであり、シリサイド形成前の状態を示している。【０１０４】
第５の実施形態は、第１から第４の実施形態に対して、ＦｉｎＦＥＴのゲート電極６を作製する位置と作製するゲート電極の個数のどちらか、あるいは両方が異なる。第１から第４の実施形態では、ゲート電極は、撓んで基板に付着したフィンの中央部に作られていた。また撓んで基板に付着したフィンの一方の固定端から他方の固定端までに、ゲート電極は１個存在するだけであった。図２３、図２４では、ＦｉｎＦＥＴのゲート電極６は、撓んで基板に付着したフィン５の中央部につくられてはおらず、おおよそフィン５を４分割した点の中央部以外の位置に作られている。またフィン５の一方の固定端から他方の固定端までに、ゲート電極は複数（２個）作られている。このことに対応して、フィン５の一方の固定端から他方の固定端までの長さは、ゲート電極を１個設ける場合に比べて長くなっている。図２３と図２４では、フィン５の中央部にコンタクトを設けるので、フィン５の長さは、コンタクト形成に必要な長さともう１個のゲート電極を作るのに必要な長さの分だけ、長くなっている。図２３と図２４の違いは、フィン５中央部の電極の取り方の違いである。図２３は、その上面にシリサイドが形成されたフィン５を金属で囲むようにしてコンタクトをとる、いわゆるスリットコンタクトを用いる。図２４は、第３の実施形態と同様に、フィンの上に電極材料（例えばポリＳｉ）を堆積して電極を形成しコンタクトをとる。【０１０５】
次に、第５の実施形態の製造方法を説明する。まず図２３の製造方法を説明する。図２３の場合、その製造方法は、シリサイド形成前までは、第１の実施形態の製造方法と同じである。シリサイド形成前の状態は図２３のようになっているが、その後、シリサイドを形成し、層間絶縁膜を堆積させ、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する。この際、フィン５の中央部に設けるコンタクトは、スリットコンタクトとし、金属でフィンを覆うようにしてコンタクトを形成する。【０１０６】
次に図２４の製造方法を説明する。図２４の場合、フィン５を基板に付着させるまでは、第１の製造方法と同じである。その後、第３の実施形態の図１９、図２０に相当する工程を行って、中央部の電極１４を形成する。すなわち、ＣＭＰ用の絶縁膜を堆積させ、リソグラフィーとドライエッチングを行って、中央の電極１４のパッド用の穴をあけ、レジストを除去する。その後、中央の電極１４用の材料（例えばポリＳｉ）を堆積させ、ＣＭＰを行う。それから、ＣＭＰ用の絶縁膜１６を除去する。【０１０７】
このようにして、第１の実施形態の図３に相当する状態ができあがった後は、第１の実施形態の図４からのプロセスを行うことで、図２４の状態となる。その後、シリサイドを形成し、層間絶縁膜を堆積させ、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する。【０１０８】
以上、本実施形態の例（図２３、図２４）で説明したように、本発明では、必ずしもゲート電極を、撓んで基板に付着したフィンの中央部につくる必要はなく、任意の位置に形成できる。また、撓んで基板に付着した１本のフィンの一方の固定端から他方の固定端までに設けられるのは１つのゲート電極だけでなく、複数（２個以上）のゲート電極を設けられる。【０１０９】
なお、本実施形態では、トリプルゲート型のＦｉｎＦＥＴを例に説明したが、ダブルゲート型のＦｉｎＦＥＴの場合でも、ゲート電極を、撓んで基板に付着したフィンの中央部につくる必要はなく、任意の位置に形成できること、また、撓んで基板に付着した１本のフィンの一方の固定端から他方の固定端までに設けられるのは１つのゲート電極だけでなく、複数（２個以上）のゲート電極を設けられることに変わりはない。【０１１０】
＜第６の実施形態＞
次に、本発明の第６の実施形態について図面を参照して説明する。これまでの実施形態では、撓んだ梁を利用したＦｉｎＦＥＴについて説明したが、本実施形態では、撓んだ梁構造をプレーナー型のＦＥＴのチャネルに利用する例を示す。【０１１１】
図２５に、第６の実施形態の半導体装置の構造を示す。図２５（ａ）は上面図、図２５（ｂ）、（ｃ）および（ｄ）は、図２５（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図である。図２５は、プレーナー型のＭＯＳＦＥＴであり、シリサイド形成前の状態を示している。【０１１２】
第６の実施形態は、図２５（ｂ）、（ｄ）に示されてるように、チャネル部分のＳｉがたわみ、歪みＳｉとなったプレーナー型のＭＯＳＦＥＴである。表面のＳｉ層の両端がＳＴＩ１１で固定され、撓んで基板に（実際にはウェル１２に）付着している点が、従来型のＭＯＳＦＥＴ(例えば図３３）と構造上大きく異なり、本発明の特徴となる点である。表面のＳｉ層がＳＴＩ１１で両端を固定され、撓んでいるため、微視的に見ると、表面のＳｉ層を構成するＳｉの格子間隔はＡ−Ａ’方向（ないしはＣ−Ｃ’方向）にのばされ、歪みＳｉとなっている。歪みＳｉとなると、前述した原理により移動度が向上するので、本実施形態では、これをプレーナー型のＭＯＳＦＥＴのチャネルとして利用する。【０１１３】
表面のＳｉ層が撓んで基板に付着する構造を実現するために、本実施形態のＭＯＳＦＥＴには、従来のものと構造上異なる点が他にもある。まず、図２５（ａ）、（ｃ）に示されているように、ＭＯＳＦＥＴの周囲に位置するＳＴＩの一部が、エッチバックされて掘り下げられたＳＴＩ２１となっていることである。これは、本実施形態では、梁構造として、ＳＯＮ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｎｏｔｈｉｎｇ）構造を作り、利用するためである。梁構造作製後、梁をたわませて付着させた後は、第１の実施形態と同様に、梁の下を絶縁膜で埋め込む。しかし、プレーナー型のＭＯＳＦＥＴの場合、通常、奥の方まで絶縁膜で埋め込むことは難しく、開口部近傍のみが絶縁膜２２で埋め込まれる。このため、Ａ−Ａ’線の位置の断面（図２５（ｂ））では、ソース電極３の下でＳＴＩ１１の近傍、ドレイン電極４の下でＳＴＩ１１の近傍に空間２３が生ずるが、Ｃ−Ｃ’線の位置の断面（図２５（ｄ））では、同じ場所が絶縁膜２２で埋め込まれている。【０１１４】
本実施形態は、基本的にプレーナー型のＭＯＳＦＥＴであるため、その基本的な構成は従来型のＭＯＳＦＥＴ（例えば図３３）と同じである。本実施形態のＭＯＳＦＥＴはバルクＳｉ基板１に作製される。チャネルとなる歪みＳｉ１９の上面にゲート絶縁膜７が形成され、さらにその上にゲート電極６が設けられている。ソース電極３とドレイン電極４は、せりあげ構造となっており、ｎ型のＭＯＳＦＥＴであればｎ型に、ｐ型のＭＯＳＦＥＴであればｐ型に、ドーピングされ、深い電極となっている。ソース電極３とドレイン電極４は、同じドーピング型で接合深さの浅いエクステンション１０に接続されている。またエクステンション１０の近傍に、エクステンション１０とは導電型の異なるハローが形成される場合もある（未図示）。チャネル部分は、ｎ型のＭＯＳＦＥＴであればｐ型に、ｐ型のＭＯＳＦＥＴであればｎ型にドーピングされている。なお、図示していないが、本実施形態に述べるプレーナー型ＭＯＳＦＥＴの場合でも、第５の実施形態で述べたＦＩＮＦＥＴと同様に、必ずしもゲート電極を撓んだ梁の中央に作る必要はなく、撓んだ梁の任意の位置に作製してよい。また撓んだ梁に複数のゲート電極を作製できる。【０１１５】
次に、図２６から図２８を参照して、第６の実施形態の製造方法を述べる。ここで、図２６〜図２８中、（ａ１）、（ｂ１）・・・（ｋ１）は、図２５のＡ−Ａ’断面であり｛但し、（ｇ１）のみＣ−Ｃ’断面｝、（ａ２）、（ｂ２）・・・（ｋ２）は、図２５のＢ−Ｂ’断面である。【０１１６】
まず最初に、図２６（ａ１）、（ａ２）のように、Ｓｉ基板１上に、臨界膜厚以下のＳｉＧｅ層２４、その上にＳｉ層２５をエピタキシャル成長させる。ここで重要なことは、ＳｉＧｅ層の膜厚を臨界膜厚より十分薄い膜厚とすることである。この場合、ＳｉＧｅ層は緩和しないので、その格子定数はＳｉの格子定数となる。また、図３１や図３２の格子緩和ＳｉＧｅ１８とは異なり、欠陥や転移もほとんど生じない。例えば、（１００）バルクＳｉ基板上に、ＳｉＧｅ（Ｇｅの組成比ｘ＝０．１８）を１５ｎｍ、Ｓｉを２０ｎｍエピタキシャル成長させる。【０１１７】
次に、図２６（ｂ１）、（ｂ２）のように、ＳＴＩ１１を形成し、イオン注入を行ってウェル１２を形成する。また、チャネルのイオン注入を行う。この工程では、例えば、深さ２５０ｎｍのＳＴＩ１１を形成する。その後、リソグラフィーを行って、ｎ型ＭＯＳＦＥＴとなる領域には、ｐ型のドーパントをイオン注入（例えば、１価のボロンを加速エネルギー１５０ｋｅＶで１．５×１０１３ｃｍ−２）してウェル１２を形成する。さらにｐ型のドーパントをイオン注入（例えば、１価のボロンを加速エネルギー３０ｋｅＶで７×１０１２ｃｍ−２）して、チャネル領域のイオン注入を行う。イオン注入後はレジストを剥離する。次に、再びリソグラフィーを行って、ｐ型ＭＯＳＦＥＴとなる領域には、ｎ型のドーパントを（例えば、１価のリンを加速エネルギー３５０ｋｅＶで１．５×１０１３ｃｍ−２）イオン注入し、ウェル１２を形成する。その後、ｎ型のドーパントを（例えば、１価のヒ素を加速エネルギー１００ｋｅＶで２．８×１０１２ｃｍ−２）イオン注入して、チャネル領域のイオン注入を行う。イオン注入後は、レジストを剥離する。【０１１８】
次に、本発明のＭＯＳＦＥＴに特徴的な工程であるが、リソグラフィーとドライエッチングを行って、図２６（ｃ２）のように、ＭＯＳＦＥＴの周囲のＳＴＩの一部をエッチバックしてＳＴＩ２１とする。エッチバックする深さは、ＳｉＧｅ層２４の側面が露出するだけの深さであればよく、ＳｉＧｅ層２４より若干深めにエッチバックしてもよい。この形態では、ＳＴＩにより、Ｓｉ層２５が方形に区画されているので、図２５（ａ）の配置では、区画されたＳｉ層２５の上辺および下辺に位置するＳＴＩ１１がエッチバックされてＳＴＩ２１となっている。【０１１９】
次に、図２６（ｄ１）、（ｄ２）のように、等方的なプラズマエッチングで、ＳｉＧｅ層２４のみを選択的にエッチングする。その結果、表面のＳｉ層２５の下に空間２３が形成され、ＳＯＮ構造が実現される。本実施形態では、このＳＯＮ構造を梁構造として用いる。【０１２０】
ＳＯＮ構造形成後、図２７（ｅ１）、（ｅ２）に示すように、第１から第５の実施形態と同様に、ＳＯＮ構造を液体１３につける。液体１３としては、水でよい。【０１２１】
その後、図２７（ｆ１）、（ｆ２）のように、液体１３を乾燥させる。液体１３を乾燥させる際には、液体の表面張力によって、Ｓｉ層２５が基板方向に引っ張られ、たわみ、この状態のまま基板に付着する。液体が乾燥しても、基板の付着力により、撓んだＳｉ層２５は、元に戻らず、このままの状態となる。こうして、ＭＯＳＦＥＴのチャネルとなる、歪みＳｉ１９が作られる。なお、乾燥方法に関しても、気液平衡曲線を通過するような乾燥方法であれば、その方法は問わない。この点もＦｉｎＦＥＴの場合と同様である。【０１２２】
歪みＳｉ１９を形成した後は、図２７（ｇ１）、（ｇ２）に示すように、歪みＳｉ１９下の、側面開口部を絶縁膜２２で埋めて、ふたをする。この工程は次のように行う。まず例えば、薄い酸化膜２ｎｍを形成し（不図示）、Ｓｉ３Ｎ４を５０ｎｍ堆積させる。このときＳｉ３Ｎ４の堆積には、ＣＶＤ法を用いる。この後、Ｓｉ３Ｎ４をエッチバックする。エッチバックして、歪みＳｉ１９の下と側面以外のＳｉ３Ｎ４が除去された段階でエッチバックをとめ、歪みＳｉ１９の上面の酸化膜を除去する。なお、絶縁膜としては、単層のＳｉＯ２や単層のＳｉ３Ｎ４を用いることも可能である。このとき、第１の実施形態のＦｉｎＦＥＴと異なるのは、プレーナー型ＭＯＳＦＥＴでは、チャネル幅がＦｉｎＦＥＴのＦｉｎ幅のように小さくないので、歪みＳｉ１９の中央下、すなわちＡ−Ａ’線の位置では、歪みＳｉ１９の下に絶縁膜が形成されず、空間のままとなっている（図２７（ｆ１）のままである）ことである。Ｃ−Ｃ’線の位置のような、側面開口部近くのみが、図２７（ｇ１）のように、絶縁膜２２で埋められる。【０１２３】
この後、ゲート絶縁膜７を形成し、ゲート電極材料を堆積させ、リソグラフィーとドライエッチングを行って、ゲート電極６を形成する。またゲート電極６の下をのぞいて、ゲート絶縁膜７を除去する（図２７（ｈ１）、（ｈ２））。例えば、１．２ｎｍの酸窒化膜を形成し、その後、ポリＳｉを７５ｎｍ堆積させる。ゲート絶縁膜７の材料、ゲート電極材料については、これ以外にも、第１の実施形態で述べたものが本実施形態に適用可能である。【０１２４】
さらに、リソグラフィーを行って、イオン注入を行い、エクステンション１０を形成する（図２８（ｉ１）、（ｉ２））。すなわち、ｎ型のＭＯＳＦＥＴとなる領域には、ｎ型のドーパントをイオン注入する。例えば１価のヒ素を加速エネルギー２ｋｅＶ、ドーズ量５×１０１４ｃｍ−２でイオン注入する。ｎ型のドーパントのイオン注入後は、レジストを剥離する。この後、リソグラフィーを行って、ｐ型のＭＯＳＦＥＴとなる領域に、ｐ型のドーパントをイオン注入する。例えば１価のＢＦ２を加速エネルギー２ｋｅＶ、ドーズ量５×１０１４ｃｍ−２でイオン注入する。ｐ型のドーパントのイオン注入後は、レジストを剥離する。【０１２５】
この後、サイドウォール絶縁膜８を形成する（図２８（ｊ１）、（ｊ２））。例えば、サイドウォール絶縁膜となる材料としてＳｉ３Ｎ４を５０ｎｍ堆積させた後、エッチバックし、サイドウォールを形成する。なお、サイドウォール絶縁膜としては、第１の実施形態で述べた他の材料、複数の材料の組み合わせを用いてもよい。【０１２６】
その後、図２８（ｋ１）、（ｋ２）のように、Ｓｉの選択エピタキシャル成長を行って、ソース電極３とドレイン電極４をせりあげ構造とする。これは、表面の歪みＳｉ１９が薄膜であるので、コンタクト形成時、その抵抗を下げるためである。Ｓｉの選択エピタキシャル成長については、第１の実施形態で述べたように行う。【０１２７】
次にイオン注入を行って深い電極を形成する。リソグラフィーを行って、ｎ型ＦｉｎＦＥＴとなる領域に、ｎ型のドーパントをイオン注入する。例えば１価のヒ素を加速エネルギー８ｋｅＶ、ドーズ量５×１０１４ｃｍ−２でイオン注入し、さらに１価のリンを加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入する。ｎ型のドーパントのイオン注入後は、レジストを剥離する。この後、リソグラフィーを行って、ｐ型ＦｉｎＦＥＴとなる領域に、ｐ型のドーパントをイオン注入する。例えば１価のボロンを加速エネルギー２ｋｅＶ、ドーズ量３×１０１５ｃｍ−２でイオン注入する。ｐ型のドーパントのイオン注入後は、レジストを剥離する。その後、活性化アニール（例えば１０５５℃で０秒のスパイクアニール）を行う。こうして図２５のプレーナー型ＭＯＳＦＥＴが完成する。【０１２８】
この後は、第１の実施形態と同様に、シリサイド工程を行った後、コンタクトを形成すればよい（不図示）。本実施形態に適用できるシリサイドの種類、及びコンタクトの金属については、第１の実施形態と同様である。【０１２９】
以上述べたように、撓んだ梁構造をチャネルに用いて、プレーナー型のＭＯＳＦＥＴを作製することができる。【０１３０】
なお、上記の説明では、梁構造がＡ−Ａ’方向に撓んでいたが、Ｂ−Ｂ’方向にたわますこともプロセス的には可能である。そのためには、エッチバックしたＳＴＩ２１の位置を９０度回転させた位置にもってくればよい。こうして同じようなプロセスを行えば、Ｂ−Ｂ’方向にたわませた梁構造をチャネルとした、プレーナー型ＭＯＳＦＥＴが作製できる。【０１３１】
例えば、バルクＳｉ（１００）基板上に作製された、＜１１０＞方向のチャネルをもつ通常のプレーナー型のｐ型ＭＯＳＦＥＴでは、これまで実験的には、ゲート電極に垂直な方向よりも、平行な方向に引っ張り歪みを加える方が移動度が向上すると報告されているので、本実施形態を利用する際に、Ａ−Ａ’方向にたわませるよりも、Ｂ−Ｂ’方向にたわませるほうがよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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