(57)【特許請求の範囲】
【請求項１】
固定層と記録層と前記固定層及び前記記録層に挟まれた非磁性層とを有し、前記固定層及び前記記録層の磁化は膜面に対して垂直方向を向く磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に接続されたソース線と、
前記磁気抵抗効果素子の他端に電流経路の一端が接続されたトランジスタと、
前記トランジスタの前記電流経路の他端に接続され、前記ソース線と平行に延在されたビット線と、
前記磁気抵抗効果素子及び前記トランジスタを介して前記ソース線及び前記ビット線間に書き込み電流を流し、前記ビット線を通過した前記書き込み電流によって発生された磁場の前記磁気抵抗効果素子に対する印加方向が前記磁気抵抗効果素子を通過する前記書き込み電流の方向と反対であるソース／シンカと
を具備し、
前記ビット線は、前記磁気抵抗効果素子の横に配置され、
前記磁気抵抗効果素子の横に位置する前記ビット線を通過した前記書き込み電流により発生した前記磁場を、前記磁気抵抗効果素子に印加する、
ことを特徴とするスピン注入型の磁気ランダムアクセスメモリ。
【請求項２】
前記ビット線の膜厚の中心点は、前記記録層の膜厚の中心点と一致することを特徴とする請求項１に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項３】
前記磁場の印加方向は、スピン注入トルクによる前記記録層の磁化反転をアシストする向きであることを特徴とする請求項１に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項４】
前記トランジスタが形成された素子領域は、前記ソース線及び前記ビット線の延在方向に対して斜めに配置されることを特徴とする請求項１に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項５】
固定層と記録層と前記固定層及び前記記録層に挟まれた非磁性層とを有し、前記固定層及び前記記録層の磁化は膜面に対して垂直方向を向く磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に接続されたソース線と、
前記磁気抵抗効果素子の他端に電流経路の一端が接続されたトランジスタと、
前記トランジスタの前記電流経路の他端に接続され、前記ソース線と平行に延在されたビット線と
を具備し、
前記ソース線及び前記ビット線間に前記磁気抵抗効果素子及び前記トランジスタを介して書き込み電流を流し、前記ビット線を通過した前記書き込み電流によって発生された磁場の前記磁気抵抗効果素子に対する印加方向が前記磁気抵抗効果素子を通過する前記書き込み電流の方向と反対であり、
前記ビット線は、前記磁気抵抗効果素子の横に配置され、
前記磁気抵抗効果素子の横に位置する前記ビット線を通過した前記書き込み電流により発生した前記磁場を、前記磁気抵抗効果素子に印加する、
ことを特徴とするスピン注入型の磁気ランダムアクセスメモリの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びその書き込み方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリの書き込み方式としては、電流磁場型とスピン注入型とが提案されている。このうち、スピン注入型の書き込み方式では、反転トルク効果が少なく、スピン注入の他の書き込み方向ベクトルをアシストする効果が必要となる可能性がある。また、特許文献１等の従来の磁場アシストを行うスピン注入型の書き込み方式では、磁場アシスト用の配線を別に設けることで配線数が多くなる場合や、磁場アシスト用に配線を大きくすることで面積負荷分が生じる場合等により、従来の磁場アシスト方法ではチップコストが増加してしまう。
【特許文献１】特開２００６−２８６７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、コストの増加を抑制しつつ、磁化反転をアシストすることが可能な磁気ランダムアクセスメモリ及びその書き込み方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様による磁気ランダムアクセスメモリは、固定層と記録層と前記固定層及び前記記録層に挟まれた非磁性層とを有し、前記固定層及び前記記録層の磁化は膜面に対して垂直方向を向く磁気抵抗効果素子と、前記磁気抵抗効果素子の一端に接続されたソース線と、前記磁気抵抗効果素子の他端に電流経路の一端が接続されたトランジスタと、前記トランジスタの前記電流経路の他端に接続され、前記ソース線と平行に延在されたビット線と、前記磁気抵抗効果素子及び前記トランジスタを介して前記ソース線及び前記ビット線間に書き込み電流を流し、前記ビット線を通過した前記書き込み電流によって発生された磁場の前記磁気抵抗効果素子に対する印加方向が前記磁気抵抗効果素子を通過する前記書き込み電流の方向と反対であるソース／シンカとを具備し、前記ビット線は、前記磁気抵抗効果素子の横に配置され、前記磁気抵抗効果素子の横に位置する前記ビット線を通過した前記書き込み電流により発生した前記磁場を、前記磁気抵抗効果素子に印加する。
【０００５】
本発明の第２の態様による磁気ランダムアクセスメモリの書き込み方法は、固定層と記録層と前記固定層及び前記記録層に挟まれた非磁性層とを有し、前記固定層及び前記記録層の磁化は膜面に対して垂直方向を向く磁気抵抗効果素子と、前記磁気抵抗効果素子の一端に接続されたソース線と、前記磁気抵抗効果素子の他端に電流経路の一端が接続されたトランジスタと、前記トランジスタの前記電流経路の他端に接続され、前記ソース線と平行に延在されたビット線とを具備し、前記ソース線及び前記ビット線間に前記磁気抵抗効果素子及び前記トランジスタを介して書き込み電流を流し、前記ビット線を通過した前記書き込み電流によって発生された磁場の前記磁気抵抗効果素子に対する印加方向が前記磁気抵抗効果素子を通過する前記書き込み電流の方向と反対であり、前記ビット線は、前記磁気抵抗効果素子の横に配置され、前記磁気抵抗効果素子の横に位置する前記ビット線を通過した前記書き込み電流により発生した前記磁場を、前記磁気抵抗効果素子に印加する。
【発明の効果】
【０００６】
本発明によれば、コストの増加を抑制しつつ、磁化反転をアシストすることが可能な磁気ランダムアクセスメモリ及びその書き込み方法を提供できる。
【発明を実施するための最良の形態】
【０００７】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［１］メモリセルアレイのレイアウト
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの模式的なレイアウトを示す。以下に、本実施形態の磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。尚、本図では、ＭＲＡＭの構成要素より最小の６Ｆ２セルを形成するため、１／３ピッチのセルレイアウトとなっている。
【０００９】
図１に示すように、メモリセルアレイＭＣＡ内には複数のビット線ＢＬ及び複数のソース線ＳＬが同じＸ方向に平行に延在され、基板面に対して水平方向にビット線ＢＬ及びソース線ＳＬが交互に配置されている。これは、ワード線方向（Ｙ方向）又は基板等の共通端子を使用すると、電圧印加時の充放電を受けるセル数が多くなり、ＭＲＡＭの利点である、動作スピードを得られないため、高速メモリを達成するためには、このような構成を取ることが望ましい。
【００１０】
複数のワード線ＷＬは、ビット線ＢＬ及びソース線ＳＬと交差するＹ方向にそれぞれ延在されている。任意の２本のワード線ＷＬ間のソース線ＳＬ下にはソース線コンタクトが配置され、このワード線ＷＬ間のビット線ＢＬ下にはビット線コンタクトは配置されない。一方、別の任意の２本のワード線ＷＬ間のビット線ＢＬ下にはビット線コンタクトが配置され、このワード線ＷＬ間のソース線ＳＬ下にはソース線コンタクトは配置されない。つまり、Ｙ方向の任意の一直線上にはソース線コンタクトのみが配置され、Ｙ方向の他の一直線上にはビット線コンタクトのみが配置されている。
【００１１】
素子領域（活性領域）は、ビット線ＢＬ及びソース線ＳＬの延在方向（Ｘ方向）に対して斜め方向に延在している。例えば、１つの素子領域に対して、中央にビット線コンタクトが配置され、両端にソース線コンタクトがそれぞれ配置されている。
【００１２】
ソース線コンタクト下にはＭＴＪ素子が配置されている。このＭＴＪ素子の両脇（紙面の上下）にはビット線ＢＬが配置されている。共通の素子領域を利用するＭＴＪ素子は、異なるソース線ＳＬにそれぞれ繋がっている。換言すると、共通のソース線ＳＬに繋がるＭＴＪ素子は、異なる素子領域を利用する。
【００１３】
このようなメモリセルアレイＭＣＡのレイアウトの詳細について、図１の領域Ｘを例に挙げて説明する。この領域Ｘは、２セル分の領域を示している。
【００１４】
ソース線ＳＬａ、ＳＬｂがＸ方向に延在され、このソース線ＳＬａ、ＳＬｂ間にビット線ＢＬが同じくＸ方向に延在されている。ソース線ＳＬａ、ＳＬｂを跨ぐように、Ｘ方向に対して斜め方向に素子領域が形成されている。素子領域の中央にはビット線コンタクト２０ｃが配置され、このビット線コンタクト２０ｃによって素子領域とビット線ＢＬとが接続されている。素子領域の両端にはソース線コンタクト３０ａ、３０ｂがそれぞれ配置されている。ソース線コンタクト３０ａはソース線ＳＬａとＭＴＪ素子１０ａとを接続し、ＭＴＪ素子１０ａは素子領域に接続されている。ソース線コンタクト３０ｂはソース線ＳＬｂとＭＴＪ素子１０ｂとを接続し、ＭＴＪ素子１０ｂは素子領域に接続されている。
【００１５】
ソース線コンタクト３０ａとビット線コンタクト２０ｃとの間においてワード線ＷＬ（ゲート電極２ａ）がＹ方向に延在され、ソース線コンタクト３０ｂとビット線コンタクト２０ｃとの間においてワード線ＷＬ（ゲート電極２ｂ）がＹ方向に延在されている。このようなワード線ＷＬ（ゲート電極２ａ、２ｂ）は、ビット線ＢＬ及びソース線ＳＬａ、ＳＬｂと交差している。
【００１６】
［２］メモリセルの構造
図２は、図１の領域Ｘのメモリセルの模式図を示す。以下に、本実施形態に係るメモリセルの模式的な構造について説明する。
【００１７】
図２に示すように、半導体基板１上にゲート電極２ａ、２ｂが形成され、このゲート電極２ａ、２ｂの両側の半導体基板１内にソース／ドレイン拡散層３ａ、３ｂ、３ｃが形成されている。これにより、選択トランジスタ（Ｘ’ｆｅｒトランジスタ）Ｔｒａ、Ｔｒｂが形成されている。本例では、ソース／ドレイン拡散層３ｂは、２つの選択トランジスタＴｒａ、Ｔｒｂで共有している。
【００１８】
ソース／ドレイン拡散層３ａにはコンタクト２０ａが接続され、このコンタクト２０ａ上にＭＴＪ素子１０ａが形成されている。ＭＴＪ素子１０ａは、少なくとも、固定層（ピン層）１１、記録層（フリー層）１３、固定層１１及び記録層１３に挟まれた非磁性層（トンネル絶縁層）１２を含んで構成されている。本例では、記録層１３が固定層１１より上方に形成されているため、記録層１３は固定層１１よりもソース線ＳＬａ側に配置されている。ＭＴＪ素子１０ａ上にはソース線コンタクト３０ａが形成され、このソース線コンタクト３０ａにはソース線ＳＬａが接続されている。
【００１９】
ソース／ドレイン拡散層３ｃにはコンタクト２０ｂが接続され、このコンタクト２０ｂ上にＭＴＪ素子１０ｂが形成されている。ＭＴＪ素子１０ｂは、少なくとも、固定層１１、記録層１３、固定層１１及び記録層１３に挟まれた非磁性層１２を含んで構成されている。本例では、記録層１３が固定層１１より上方に形成されているため、記録層１３は固定層１１よりもソース線ＳＬｂ側に配置されている。ＭＴＪ素子１０ｂ上にはソース線コンタクト３０ｂが形成され、このソース線コンタクト３０ｂにはソース線ＳＬｂが接続されている。
【００２０】
ソース／ドレイン拡散層３ｂにはビット線コンタクト２０ｃが接続され、このビット線コンタクト２０ｃにはビット線ＢＬが接続されている。このビット線ＢＬは、ＭＴＪ素子１０ａに対して紙面の奥を延在し、かつ、ＭＴＪ素子１０ｂに対して紙面の手前を延在している。従って、本実施形態のような１／３ピッチを使用した６Ｆ２セルでは、２つのセルはビット線コンタクト２０ｃを中心にビット線ＢＬの紙面の前後に配置される形となる。
【００２１】
ビット線ＢＬは、ＭＴＪ素子１０ａ、１０ｂの横を延在することが望ましい。これは、ビット線ＢＬに流れる書き込み電流によって発生する磁場をＭＴＪ素子１０に効率よく印加させ、ＭＴＪ素子１０の磁化反転をアシストするためである。
【００２２】
ビット線ＢＬは、特に、ＭＴＪ素子１０ａ、１０ｂの記録層１３の横に配置されることが望ましい。より具体的には、ビット線ＢＬの膜厚方向の中心点が記録層１３の膜厚方向の中心点と一致するように配置するとよい。これにより、記録層１３により強い磁場を印加できるため、磁場アシスト効果を高めることが可能である。
【００２３】
ビット線ＢＬの書き込み電流から発生する磁場をよりＭＴＪ素子１０に作用させるために、ＭＴＪ素子１０とビット線ＢＬとは出来る限り近づけることが望ましい。このため、図３に示すように、ＭＴＪ素子１０及びソース線コンタクト３０の側面に側壁絶縁膜４０を形成し、この側壁絶縁膜４０に対して自己整合的にビット線ＢＬを形成してもよい。これにより、ビット線ＢＬは側壁絶縁膜４０に直接接する構造となり、ビット線ＢＬとＭＴＪ素子１０間の距離を側壁絶縁膜４０の膜厚分程度に縮めることができる。
【００２４】
［３］書き込み方法
［３−１］スピン注入書き込み
図４（ａ）及び（ｂ）は、本発明の一実施形態に係るスピン注入書き込みを説明するための図を示す。以下に、本実施形態で利用するスピン注入書き込みの概要について説明する。
【００２５】
ＭＴＪ素子１０は、固定層１１及び記録層１３の磁化方向が平行（同じ向き）となる平行状態の場合と、固定層１１及び記録層１３の磁化方向が反平行（逆向き）となる反平行状態の場合とがある。本実施形態では、平行状態を“０”状態と規定し、反平行状態を“１”状態と規定する。尚、ＭＴＪ素子１０の磁化状態と２値との対応は、反対であっても勿論よい。
【００２６】
図４（ａ）に示すように、ＭＴＪ素子１０の磁化を“０”状態とする場合、すなわち、固定層１１の磁化方向に対して反平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に平行な方向に向ける場合、記録層１３から固定層１１に向けて電流Ｉを流す。つまり、固定層１１から記録層１３に向けて電子を流す。これにより、ＭＴＪ素子１０の固定層１１及び記録層１３の磁化方向は平行となる。この場合、非磁性層１２のトンネル抵抗は最も低くなり、低抵抗状態となる。
【００２７】
一方、図４（ｂ）に示すように、ＭＴＪ素子１０の磁化を“１”状態とする場合、すなわち、固定層１１の磁化方向に対して平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に反平行な方向に向ける場合、固定層１１から記録層１３に向けて電流Ｉを流す。つまり、記録層１３から固定層１１に向けて電子を流す。これにより、ＭＴＪ素子１０の固定層１１及び記録層１３の磁化方向は反平行となる。この場合、非磁性層１２のトンネル抵抗は最も高くなり、高抵抗状態となる。
【００２８】
［３−２］具体例
本実施形態では、垂直磁化型のＭＴＪ素子１０を使用し、上述するスピン注入書き込みを行う。この際、書き込み電流Ｉは、ＭＴＪ素子１０を通過して折り返す方向にビット線ＢＬを流れるか、又は、ビット線ＢＬを通過して折り返す方向にＭＴＪ素子１０を流れる。これにより、ＭＴＪ素子１０の横に位置するビット線ＢＬを通過した書き込み電流Ｉにより垂直磁場が発生し、この磁場をＭＴＪ素子１０に印加できる。ここで、磁場の印加方向は、ＭＴＪ素子１０を通過する書き込み電流Ｉの方向と反対にする。すなわち、書き込み電流による磁場をＭＴＪ素子１０に流れる電子と同じ方向に印加することで、スピン注入トルクによる記録層１３の磁化反転のアシストを行う。
【００２９】
このような本実施形態の書き込み方法は、次の２つの書き込み条件（１）、（２）を満たすことが望まれる。
【００３０】
（１）書き込み対象のＭＴＪ素子１０の横に位置するビット線ＢＬに書き込み電流Ｉが流れる。
【００３１】
（２）上記（１）による書き込み電流Ｉによって発生した磁場が、書き込み対象のＭＴＪ素子１０に流れる書き込み電流Ｉの方向と反対方向に印加される。
【００３２】
以下に、上記書き込み条件（１）、（２）を満たす、本実施形態の具体的な書き込み方法について説明する。
【００３３】
（“１”書き込み）
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）を用いて、本発明の一実施形態に係るスピン注入による“１”書き込みを説明する。尚、各図において、ＭＴＪ素子１０ａはビット線ＢＬの手前に位置し、ＭＴＪ素子１０ｂはビット線ＢＬの奥に位置する。また、矢印線は書き込み電流Ｉの方向を示し、白抜き矢印は書き込み電流Ｉによる磁場の印加方向を示す。
【００３４】
まず、図５（ａ）及び（ｂ）を用いてＭＴＪ素子１０ａに“１”書き込みを行う場合について説明する。“１”書き込み、すなわち固定層１１及び記録層１３の磁化を反平行状態にするためには、書き込み電流Ｉを固定層１１から記録層１３に向かって流す必要がある。従って、書き込み電流Ｉは、ビット線ＢＬ、ビット線コンタクト２０ｃ、トランジスタＴｒａ、コンタクト２０ａ、ＭＴＪ素子１０ａ、ソース線コンタクト３０ａ、ソース線ＳＬａの順に流す。
【００３５】
ここで、図５（ａ）及び（ｂ）の例では、上述する２つの書き込み条件を満たすように、次のようになっている。書き込み対象のＭＴＪ素子１０ａの横（紙面奥）に位置するビット線ＢＬに書き込み電流Ｉが流れている（条件（１））。また、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場が、ＭＴＪ素子１０ａに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。具体的には、磁場は記録層１３から固定層１１に向かって紙面下向きに印加されているのに対し、書き込み電流Ｉは固定層１１から記録層１３に向かって紙面上向きに流れている。
【００３６】
尚、ＭＴＪ素子１０ａを通過してソース線ＳＬａに流れる書き込み電流Ｉの方向は、図５（ａ）に示すように、ビット線ＢＬの電流源に向かう方向（紙面左向き）に流れてもよいし、図５（ｂ）に示すように、ビット線ＢＬの電流源と反対側に向かう方向（紙面右向き）に流れてもよい。
【００３７】
次に、図６（ａ）及び（ｂ）を用いてＭＴＪ素子１０ｂに“１”書き込みを行う場合について説明する。“１”書き込みを行うために、書き込み電流Ｉは、ビット線ＢＬ、ビット線コンタクト２０ｃ、トランジスタＴｒｂ、コンタクト２０ｂ、ＭＴＪ素子１０ｂ、ソース線コンタクト３０ｂ、ソース線ＳＬｂの順に流す。
【００３８】
ここで、図６（ａ）及び（ｂ）の例では、上述する２つの書き込み条件を満たすように、次のようになっている。書き込み対象のＭＴＪ素子１０ｂの横（紙面手前）に位置するビット線ＢＬに書き込み電流Ｉが流れている（条件（１））。また、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場が、ＭＴＪ素子１０ｂに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。具体的には、磁場は記録層１３から固定層１１に向かって紙面下向きに印加されているのに対し、書き込み電流Ｉは固定層１１から記録層１３に向かって紙面上向きに流れている。
【００３９】
尚、ＭＴＪ素子１０ｂを通過してソース線ＳＬｂに流れる書き込み電流Ｉの方向は、図６（ａ）に示すように、ビット線ＢＬの電流源に向かう方向（紙面右向き）に流れてもよいし、図６（ｂ）に示すように、ビット線ＢＬの電流源と反対側に向かう方向（紙面左向き）に流れてもよい。
【００４０】
（“０”書き込み）
図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）を用いて、本発明の一実施形態に係るスピン注入による“０”書き込みを説明する。尚、各図において、ＭＴＪ素子１０ａはビット線ＢＬの手前に位置し、ＭＴＪ素子１０ｂはビット線ＢＬの奥に位置する。また、矢印線は書き込み電流Ｉの方向を示し、白抜き矢印は書き込み電流による磁場の印加方向を示す。
【００４１】
まず、図７（ａ）及び（ｂ）を用いてＭＴＪ素子１０ａに“０”書き込みを行う場合について説明する。“０”書き込み、すなわち固定層１１及び記録層１３の磁化を平行状態にするためには、書き込み電流Ｉを記録層１３から固定層１１に向かって流す必要がある。従って、書き込み電流Ｉは、ソース線ＳＬａ、ソース線コンタクト３０ａ、ＭＴＪ素子１０ａ、コンタクト２０ａ、トランジスタＴｒａ、ビット線コンタクト２０ｃ、ビット線ＢＬの順に流す。
【００４２】
ここで、図７（ａ）及び（ｂ）の例では、上述する２つの書き込み条件を満たすように、次のようになっている。書き込み対象のＭＴＪ素子１０ａの横（紙面奥）に位置するビット線ＢＬに書き込み電流Ｉが流れている（条件（１））。また、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場が、ＭＴＪ素子１０ａに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。具体的には、磁場は固定層１１から記録層１３に向かって紙面上向きに印加されているのに対し、書き込み電流Ｉは記録層１３から固定層１１に向かって紙面下向きに流れている。
【００４３】
尚、ソース線ＳＬａに流れる書き込み電流Ｉは、図７（ａ）に示すように、ビット線ＢＬの接地に向かう方向から流れ出してもよいし、図７（ｂ）に示すように、ビット線ＢＬの接地と反対側の方向から流れ出してもよい。
【００４４】
次に、図８（ａ）及び（ｂ）を用いてＭＴＪ素子１０ｂに“０”書き込みを行う場合について説明する。“０”書き込みを行うために、書き込み電流Ｉは、ソース線ＳＬｂ、ソース線コンタクト３０ｂ、ＭＴＪ素子１０ｂ、コンタクト２０ｂ、トランジスタＴｒｂ、ビット線コンタクト２０ｃ、ビット線ＢＬの順に流す。
【００４５】
ここで、図８（ａ）及び（ｂ）の例では、上述する２つの書き込み条件を満たすように、次のようになっている。書き込み対象のＭＴＪ素子１０ｂの横（紙面手前）に位置するビット線ＢＬに書き込み電流Ｉが流れている（条件（１））。また、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場が、ＭＴＪ素子１０ｂに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。具体的には、磁場は固定層１１から記録層１３に向かって紙面上向きに印加されているのに対し、書き込み電流Ｉは記録層１３から固定層１１に向かって紙面下向きに流れている。
【００４６】
尚、ソース線ＳＬｂに流れる書き込み電流Ｉは、図８（ａ）に示すように、ビット線ＢＬの接地に向かう方向から流れ出してもよいし、図８（ｂ）に示すように、ビット線ＢＬの接地と反対側の方向から流れ出してもよい。
【００４７】
［３−３］参考例１
図９（ａ）及び（ｂ）から図１２（ａ）及び（ｂ）には、書き込み条件（１）を満たさない参考例１を示している。尚、各図において、ＭＴＪ素子１０ａはビット線ＢＬの手前に位置し、ＭＴＪ素子１０ｂはビット線ＢＬの奥に位置する。また、矢印線は書き込み電流Ｉの方向を示し、白抜き矢印は書き込み電流による磁場の印加方向を示す。
【００４８】
参考例１では、書き込み対象のＭＴＪ素子１０ａ、１０ｂの横に位置するビット線ＢＬに書き込み電流Ｉが流れないため、十分な磁場アシスト効果が得られない。具体的には、以下のようになっている。
【００４９】
図９（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ａに対して“１”書き込みを行うために、固定層１１から記録層１３に向かって書き込み電流Ｉを流している。しかし、ビット線ＢＬの書き込み電流Ｉは、書き込み対象でないＭＴＪ素子１０ｂの横を流れ、ＭＴＪ素子１０ａの横を流れていない。
【００５０】
図１０（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ｂに対して“１”書き込みを行うために、固定層１１から記録層１３に向かって書き込み電流Ｉを流している。しかし、ビット線ＢＬの書き込み電流Ｉは、書き込み対象でないＭＴＪ素子１０ａの横を流れ、ＭＴＪ素子１０ｂの横を流れていない。
【００５１】
図１１（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ａに対して“０”書き込みを行うために、記録層１３から固定層１１に向かって書き込み電流Ｉを流している。しかし、ビット線ＢＬの書き込み電流Ｉは、書き込み対象でないＭＴＪ素子１０ｂの横を流れ、ＭＴＪ素子１０ａの横を流れていない。
【００５２】
図１２（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ｂに対して“０”書き込みを行うために、記録層１３から固定層１１に向かって書き込み電流Ｉを流している。しかし、ビット線ＢＬの書き込み電流Ｉは、書き込み対象でないＭＴＪ素子１０ａの横を流れ、ＭＴＪ素子１０ｂの横を流れていない。
【００５３】
このような参考例１では、書き込み対象のＭＴＪ素子１０ａ、１０ｂの横に位置するビット線ＢＬに書き込み電流Ｉが流れない。このため、この書き込み電流Ｉにより磁場が発生しても、対象のＭＴＪ素子１０ａ、１０ｂに効率的に印加できない。従って、書き込み条件（１）を満たさない参考例１では、磁場アシスト効果が十分得られない。
【００５４】
［３−４］参考例２
図１３（ａ）及び（ｂ）から図１６（ａ）及び（ｂ）には、書き込み条件（２）を満たさない参考例２を示している。尚、各図において、ＭＴＪ素子１０ａはビット線ＢＬの奥に位置し、ＭＴＪ素子１０ｂはビット線ＢＬの手前に位置する。また、矢印線は書き込み電流Ｉの方向を示し、白抜き矢印は書き込み電流による磁場の印加方向を示す。
【００５５】
参考例２では、書き込み対象のＭＴＪ素子１０ａ、１０ｂの横に位置するビット線ＢＬに書き込み電流Ｉが流れた場合、これによって発生した磁場が、書き込み対象のＭＴＪ素子１０ａ、１０ｂに流れる書き込み電流Ｉの方向と同じ方向に印加されるため、磁場アシスト効果が得られない。具体的には、以下のようになっている。
【００５６】
図１３（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ａに対して“１”書き込みを行うために、固定層１１から記録層１３に向かって書き込み電流Ｉを流している。しかし、ＭＴＪ素子１０ａの横のビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、固定層１１から記録層１３に向かって印加している。つまり、磁場の印加方向が、ＭＴＪ素子１０ａを流れる書き込み電流Ｉの方向と同じになっている。
【００５７】
図１４（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ｂに対して“１”書き込みを行うために、固定層１１から記録層１３に向かって書き込み電流Ｉを流している。しかし、ＭＴＪ素子１０ｂの横のビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、固定層１１から記録層１３に向かって印加している。つまり、磁場の印加方向が、ＭＴＪ素子１０ｂを流れる書き込み電流Ｉの方向と同じになっている。
【００５８】
図１５（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ａに対して“０”書き込みを行うために、記録層１３から固定層１１に向かって書き込み電流Ｉを流している。しかし、ＭＴＪ素子１０ａの横のビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、記録層１３から固定層１１に向かって印加している。つまり、磁場の印加方向が、ＭＴＪ素子１０ａを流れる書き込み電流Ｉの方向と同じになっている。
【００５９】
図１６（ａ）及び（ｂ）の場合、ＭＴＪ素子１０ｂに対して“０”書き込みを行うために、記録層１３から固定層１１に向かって書き込み電流Ｉを流している。しかし、ＭＴＪ素子１０ｂの横のビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、記録層１３から固定層１１に向かって印加している。つまり、磁場の印加方向が、ＭＴＪ素子１０ｂを流れる書き込み電流Ｉの方向と同じになっている。
【００６０】
このような参考例２では、磁場の印加方向が、書き込み対象のＭＴＪ素子１０ａ、１０ｂを流れる書き込み電流Ｉの方向と同じになっている。換言すると、磁場の印加方向が、電子の向き（スピンの向き）と逆向きである。つまり、スピン注入トルクによる記録層１３の磁化反転を妨げる向きに磁場を印加している。従って、書き込み条件（２）を満たさない参考例２では、磁場アシスト効果が得られない。
【００６１】
［４］書き込み系のコア回路
［４−１］配置
図１７は、本発明の一実施形態に係る書き込み系のコア回路の概略的な配置図を示す。以下に、本発明の一実施形態に係る書き込み系のコア回路の概略的な配置について説明する。
【００６２】
図１７に示すように、メモリセルアレイＭＣＡの周辺には、コア回路が配置されている。コア回路は、ローデコーダ５１、センスアンプ５２、トンラスファーゲート５３、５５、ソース／シンカ５４、５６を含んで構成されている。
【００６３】
ローデコーダ５１は、メモリセルアレイＭＣＡの紙面左側に配置され、ワード線ＷＬと接続されている。センスアンプ５２は、メモリセルアレイＭＣＡの紙面下側に配置され、ソース線ＳＬと接続されている。トンラスファーゲート５３、５５、ソース／シンカ５４、５６は、メモリセルアレイＭＣＡの紙面上下にそれぞれ配置され、ソース線ＳＬ及びビット線ＢＬと接続されている。
【００６４】
本実施形態では、上述した通り、例えばソース線コンタクト２０ａの左右２つのセルでも発生磁場方向が異なるため、電流方向が変わる可能性がある。よって、書き込み電流がビット線ＢＬ及びソース線ＳＬのどちらも双方向に流れるように、コア回路が構成される方が望ましい。
【００６５】
尚、コア回路のそれぞれの配置は、図１７の例に限定されず、ビット線ＢＬ及びソース線ＳＬに書き込み電流が両方向に流れるのであれば、メモリセルアレイＭＣＡの周辺のどの位置に配置してもよい。
【００６６】
［４−２］例１
図１８及び図１９は、本発明の一実施形態に係る書き込み系コア回路のビット線及びソース線に関する接続例１の概略図を示す。以下に、本発明の一実施形態に係るビット線及びソース線に関する接続例１について説明する。
【００６７】
図１８及び図１９のビット線ＢＬ及びソース線ＳＬの両方において、書き込み電流は双方向に流れるようになっている。つまり、ビット線及びソース線ＳＬの両端にソース／シンカ５４、５６がそれぞれ接続されている。
【００６８】
具体的には、図１８に示すように、メモリセルアレイＭＣＡの周辺において、複数のソース線ＳＬの一端にはソース／シンカ５４が接続され、複数のソース線ＳＬの他端にはソース／シンカ５６が接続されている。ソース／シンカ５４はソース線ＳＬの数に応じた複数のソース／シンカ回路６０で構成され、ソース／シンカ５６はソース線ＳＬの数に応じた複数のソース／シンカ回路６１で構成されている。このソース／シンカ回路６０は、電流源６２、スイッチ６３、６４、接地端子６５を有している。ソース／シンカ回路６１は、電流源６６、スイッチ６７、６８、接地端子６９を有している。従って、任意のソース線ＳＬを選択する場合、このソース線ＳＬに対応するソース／シンカ回路６０、６１のスイッチ６３、６８をオンにすることでソース線ＳＬに書き込み電流を紙面右方向に流し、スイッチ６４、６７をオンにすることでソース線ＳＬに書き込み電流を紙面左方向に流すことができる。
【００６９】
同様に、図１９に示すように、メモリセルアレイＭＣＡの周辺において、複数のビット線ＢＬの一端にはソース／シンカ５４が接続され、複数のビット線ＢＬの他端にはソース／シンカ５６が接続されている。ソース／シンカ５４はビット線ＢＬの数に応じた複数のソース／シンカ回路７０で構成され、ソース／シンカ５６はビット線ＢＬの数に応じた複数のソース／シンカ回路７１で構成されている。このソース／シンカ回路７０は、電流源７２、スイッチ７３、７４、接地端子７５を有している。ソース／シンカ回路７１は、電流源７６、スイッチ７７、７８、接地端子７９を有している。従って、任意のビット線ＢＬを選択する場合、このビット線ＢＬに対応するソース／シンカ回路７０、７１のスイッチ７３、７８をオンにすることでビット線ＢＬに書き込み電流を紙面右方向に流し、スイッチ７４、７７をオンにすることでビット線ＢＬに書き込み電流を紙面左方向に流すことができる。
【００７０】
［４−３］例２
図２０及び図２１は、本発明の一実施形態に係るコア回路のビット線及びソース線に関する接続例２の概略図を示す。以下に、本発明の一実施形態に係るビット線及びソース線に関する接続例２について説明する。
【００７１】
図２０及び図２１に示すように、例２において、例１と異なる点は、ソース／シンカ５４、５６とメモリセルアレイＭＣＡ間に１段スイッチを入れ、複数のソース線ＳＬでソース／シンカ５４、５６を共通ドライバとして使用し、複数のビット線ＢＬでソース／シンカ５４、５６を共通ドライバとして使用している点である。
【００７２】
具体的には、図２０に示すように、メモリセルアレイＭＣＡの周辺において、複数のソース線ＳＬの一端にはスイッチ８１がそれぞれ繋げられ、複数のソース線ＳＬの他端にはスイッチ８２がそれぞれ繋げられている。複数のスイッチ８１には１つのソース／シンカ５４が接続され、複数のスイッチ８２には１つのソース／シンカ５６が接続されている。ソース／シンカ５４は、電流源６２、スイッチ６３、６４、接地端子６５を有している。ソース／シンカ５６は、電流源６６、スイッチ６７、６８、接地端子６９を有している。従って、任意のソース線ＳＬを選択する場合、このソース線ＳＬに対応するスイッチ８１、８２をオンにし、共通ドライバであるソース／シンカ５４、５６に接続させることが可能である。そして、このソース線ＳＬには、スイッチ６３、６８をオンにすることで書き込み電流を紙面右方向に流し、スイッチ６４、６７をオンにすることで書き込み電流を紙面左方向に流すことができる。
【００７３】
同様に、図２１に示すように、メモリセルアレイＭＣＡの周辺において、複数のビット線ＢＬの一端にはスイッチ９１がそれぞれ繋げられ、複数のビット線ＢＬの他端にはスイッチ９２がそれぞれ繋げられている。複数のスイッチ９１には１つのソース／シンカ５６が接続され、複数のスイッチ９２には１つのソース／シンカ５４が接続されている。ソース／シンカ５４は、電流源７２、スイッチ７３、７４、接地端子７５を有している。ソース／シンカ５６は、電流源７６、スイッチ７７、７８、接地端子７９を有している。従って、任意のビット線ＢＬを選択する場合、このビット線ＢＬに対応するスイッチ９１、９２をオンにし、共通ドライバであるソース／シンカ５４、５６に接続させることが可能である。そして、このビット線ＢＬには、スイッチ７３、７８をオンにすることで書き込み電流を紙面右方向に流し、スイッチ７４、７７をオンにすることで書き込み電流を紙面左方向に流すことができる。
【００７４】
このような例２では、複数のソース線ＳＬ及びビット線ＢＬのそれぞれにソース／シンカを付けた例１よりも、メモリセルアレイＭＣＡ端に繋がるコア部の配置の煩雑さを抑制できる。
【００７５】
［４−４］書き込み動作
（“１”書き込み）
図２２を用いて、本発明の一実施形態に係るコア回路を用いた“１”書き込み動作について説明する。図２２の例では、図５（ａ）に対応して書き込み対象はＭＴＪ素子１０ａであり、コア回路としては図１８及び図１９の例１のものを使用している。
【００７６】
まず、ソース線ＳＬａに繋がるソース／シンカ回路６０のスイッチ６４とビット線ＢＬに繋がるソース／シンカ回路７０のスイッチ７３をオンにし、これ以外のソース／シンカ５４、５６内のスイッチはオフにする。これにより、ビット線ＢＬの左側の端部は電流源に接続され、ソース線ＳＬａの左側の端部は接地端子に接続される。さらに、選択トランジスタＴｒａをオンにし、これ以外の選択トランジスタはオフにする。その結果、ビット線ＢＬには左側の端部から紙面右方向に向かって書き込み電流Ｉが流れる。この書き込み電流Ｉは、ビット線コンタクト２０ｃ、トランジスタＴｒａを順に流れ、ＭＴＪ素子１０ａを流れる。そして、書き込み電流Ｉは、ソース線コンタクト３０ａを介してソース線ＳＬａを流れ、接地端子に流れ込む。
【００７７】
ここで、ビット線ＢＬを流れる書き込み電流Ｉは、その周囲に磁場を発生させる。この磁場は、ＭＴＪ素子１０ａに対して紙面奥方向に印加している。一方、ＭＴＪ素子１０ａを通過する書き込み電流Ｉは、固定層から記録層に向かって、すなわち紙面手前方向に流れている。従って、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、ＭＴＪ素子１０ａに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。
【００７８】
尚、本図では、ＭＴＪ素子１０ａの横のビット線ＢＬに書き込み電流Ｉが流れるように、ビット線ＢＬの右側の端部のスイッチ７７、７８はオフとし、フローティング状態にしているが、これに限定されない。例えば、スイッチ７３だけでなく、スイッチ７７もオンにして、ビット線ＢＬの右側の端部の電位がビット線ＢＬの左側の端部の電位よりも高くなるように設定してもよい。
【００７９】
また、本図において、スイッチ６４ではなく、スイッチ６８をオンにし、ソース線ＳＬａの右側の端部を接地端子に接続してもよい。この場合、図５（ｂ）のように書き込み電流Ｉが流れる。
【００８０】
（“０”書き込み）
図２３を用いて、本発明の一実施形態に係るコア回路を用いた“０”書き込み動作について説明する。図２３の例では、図７（ａ）に対応して書き込み対象はＭＴＪ素子１０ａであり、コア回路としては図１８及び図１９の例１のものを使用している。
【００８１】
まず、ソース線ＳＬａに繋がるソース／シンカ回路６０のスイッチ６３とビット線ＢＬに繋がるソース／シンカ回路７０のスイッチ７４をオンにし、これ以外のソース／シンカ５４、５６内のスイッチはオフにする。これにより、ソース線ＳＬａの左側の端部は電流源に接続され、ビット線ＢＬの左側の端部は接地端子に接続される。さらに、選択トランジスタＴｒａをオンにし、これ以外の選択トランジスタはオフにする。その結果、ソース線ＳＬａには左側の端部から紙面右方向に向かって書き込み電流Ｉが流れる。この書き込み電流Ｉは、ソース線コンタクト３０ａを介してＭＴＪ素子１０ａを流れる。そして、書き込み電流Ｉは、トランジスタＴｒａ、ビット線コンタクト２０ｃを順に流れ、ビット線ＢＬを左方向に流れ、接地端子に流れ込む。
【００８２】
ここで、ビット線ＢＬを流れる書き込み電流Ｉは、その周囲に磁場を発生させる。この磁場は、ＭＴＪ素子１０ａに対して紙面手前方向に印加している。一方、ＭＴＪ素子１０ａを通過する書き込み電流Ｉは、記録層から固定層に向かって、すなわち紙面奥方向に流れている。従って、ビット線ＢＬを流れた書き込み電流Ｉによって発生した磁場は、ＭＴＪ素子１０ａに流れる書き込み電流Ｉの方向と反対方向に印加されている（条件（２））。
【００８３】
尚、本図では、ＭＴＪ素子１０ａの横のビット線ＢＬに書き込み電流Ｉが流れるように、ビット線ＢＬの右側の端部のスイッチ７７、７８はオフとし、フローティング状態にしているが、これに限定されない。例えば、スイッチ７４だけでなく、スイッチ７７もオンにして、ビット線ＢＬの右側の端部の電位がビット線ＢＬの左側の端部の電位よりも高くなるように設定してもよい。
【００８４】
また、本図において、スイッチ６３ではなく、スイッチ６７をオンにし、ソース線ＳＬａの右側の端部を電流源に接続してもよい。この場合、図７（ｂ）のように書き込み電流Ｉが流れる。
【００８５】
［５］読み出し方法
本実施形態の読み出し方法は、磁気抵抗（Magneto Resistive）効果を利用する。
【００８６】
選択セルのＭＴＪ素子１０につながるトランジスタＴｒをオン状態とし、読み出し電流を例えばソース線ＳＬからＭＴＪ素子１０を通ってトランジスタＴｒの方向へ流す。そして、この読み出し電流に基づいて読み出されたＭＴＪ素子１０の抵抗値により、“１”、“０”データの判別が行われる。
【００８７】
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
【００８８】
［６］ＭＴＪ素子
［６−１］磁化配置
本実施形態のＭＴＪ素子１０は、電流を流した時、熱、電子スピン等の影響で、一時的に反転磁場Ｈｃが低くなる、いわゆる垂直磁化型が望ましい。すなわち、固定層１１及び記録層１３の磁化は、膜面に対して垂直方向を向いている。これにより、磁場アシストの効果をより高められる。
【００８９】
尚、本実施形態による磁場アシストの効果は垂直磁化型よりは劣るが、固定層１１及び記録層１３の磁化を膜面に対して平行方向に向けてもよい（面内磁化型、平行磁化型）。
【００９０】
［６−２］材料
ＭＴＪ素子１０は、例えば以下のような材料からなる。
【００９１】
固定層１１及び記録層１３の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３ーｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）等の酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金等を用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素が多少含まれていてもよい。
【００９２】
非磁性層１２の材料には、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３等の様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。特にＭｇＯを使用すると、高ＭＲが得られ、デバイス上有利である。
【００９３】
固定層１１の非磁性層１２と反対側の面には、固定層１１の磁化方向を固着させるための反強磁性層を設けてもよい。この反強磁性層の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３等を用いることが好ましい。
【００９４】
尚、垂直磁化型のＭＴＪ素子１０を実現するための垂直磁気材料の例としては、例えば次のようなものがある。
【００９５】
まず、固定層１１及び記録層１３の垂直磁気材料に使用されるような高い保磁力を持つ磁性材料は、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を持つ材料により構成される。以下、その材料例について説明する。
【００９６】
（例１)
「Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）のうちの少なくとも１つと、Ｃｒ（クロム）、Ｐｔ（白金）、Ｐｄ（パラジウム）のうちの少なくとも１つとを含む合金からなるもの」
例えば、規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、Ｃｏ（５０）Ｐｔ（５０）等がある。例えば、不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、ＣｏＣｒＮｂ合金等がある。
【００９７】
（例２)
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つもの」
例えば、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子等がある。Ｃｏ／Ｐｔ人工格子を使用した場合及びＣｏ／Ｐｄ人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約４０％、という大きな値を実現できる。
【００９８】
（例３)
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏ等がある。
【００９９】
次に、記録層１３は、上述のような高い保磁力を持つ磁性材料から構成することもできるし、組成比の調整、不純物の添加、厚さの調整等を行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。以下、その材料例について説明する。
【０１００】
（例１）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金に、不純物を添加したもの」
例えば、規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、又は、Ｃｏ（５０）Ｐｔ（５０）に、Ｃｕ、Ｃｒ、Ａｇ等の不純物を加えて磁気異方性エネルギー密度を低下させたもの等がある。例えば、不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、又は、ＣｏＣｒＮｂ合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたもの等がある。
【０１０１】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金についての厚さの最適値と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
【０１０２】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金の組成比を調整したもの」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏ等のアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
【０１０３】
尚、本実施形態では、上述した材料が積層膜の一部に使用された積層フリー層構造を取ることも可能である。
【０１０４】
また、上記（例３）の材料は、ＭＯ材料で使われている通り、電流が抵抗体であるＭＴＪ素子１０を通過することにより発生する熱や電流そのものにより、磁化の保持力が下がる。このため、上記（例３）の材料を用いれば、本実施形態の磁場アシスト効果により、ベクトルがしっかり定まれば、低電流反転効果が得られる。このような効果を得るには、特にＴｂ、Ｃｏ、Ｆｅのいずれかを含む磁性層（例えばＦｅＰｔ等）が望ましい。
【０１０５】
［６−３］平面形状
本実施形態のＭＴＪ素子１０の平面形状は、例えば、長方形、正方形、円、楕円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更することが可能である。
【０１０６】
垂直磁化型のＭＴＪ素子１０の場合、磁化方向は形状に依存しないため、上述するいずれの形状を用いてもよい。
【０１０７】
平行磁化型のＭＴＪ素子１０の場合、形状磁気異方性を利用するときは、例えば、ＭＴＪ素子１０の短辺方向（磁化困難軸方向）をＦ（最小加工寸法）とすると、長手方向（磁化容易軸方向）は２Ｆ程度にした形状が望ましい。
【０１０８】
［６−４］トンネル接合構造
ＭＴＪ素子１０は、１重トンネル接合（シングルジャンクション）構造でもよいし、２重トンネル接合（ダブルジャンクション）構造でもよい。
【０１０９】
１重トンネル接合構造のＭＴＪ素子１０は、図２等に示すように、固定層１１と、記録層１３と、固定層１１及び記録層１３間に設けられた非磁性層１２とを有する。つまり、ＭＴＪ素子１０が非磁性層を１層有する。
【０１１０】
２重トンネル接合構造のＭＴＪ素子１０は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。つまり、ＭＴＪ素子１０が非磁性層を２層有する。
【０１１１】
２重トンネル接合構造の場合、１重トンネル接合構造の場合よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【０１１２】
［７］効果
本発明の一実施形態によれば、垂直磁化型のＭＴＪ素子１０を用い、このＭＴＪ素子１０の横にビット線ＢＬが配置するようにソース線ＳＬと平行にビット線ＢＬを配置する。そして、スピン注入書き込みの際、書き込み対象のＭＴＪ素子１０の横に位置するビット線ＢＬに書き込み電流Ｉを流すことで、この書き込み電流Ｉによって発生した磁場をＭＴＪ素子１０に流れる書き込み電流Ｉの方向と反対方向に印加する。これにより、書き込み電流Ｉによる磁場がＭＴＪ素子１０の磁化反転をアシストする。
【０１１３】
このような本実施形態では、従来のように磁場アシスト用の配線の増加や配線面積の増加を行うことなく、磁場アシスト効果を得ることができる。従って、コストの増加を抑制しつつ、磁化反転をアシストすることができる。また、本実施形態では、素子径を小さく制御性良く加工する必要がなく、加工プロセス的に容易となる。また、本実施形態では、電流制御により、多値メモリを実現できる。
【０１１４】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１５】
【図１】本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの模式的なレイアウト。
【図２】図１の領域Ｘのメモリセルの模式図。
【図３】本発明の一実施形態に係るＭＴＪ素子の側壁絶縁膜とビット線の自己整合形成を示す図。
【図４】本発明の一実施形態に係るスピン注入書き込みを説明するための図。
【図５】本発明の一実施形態に係るスピン注入によるＭＴＪ素子１０ａに対する“１”書き込みを説明するための模式図。
【図６】本発明の一実施形態に係るスピン注入によるＭＴＪ素子１０ｂに対する“１”書き込みを説明するための模式図。
【図７】本発明の一実施形態に係るスピン注入によるＭＴＪ素子１０ａに対する“０”書き込みを説明するための模式図。
【図８】本発明の一実施形態に係るスピン注入によるＭＴＪ素子１０ｂに対する“０”書き込みを説明するための模式図。
【図９】本発明に関する参考例１のスピン注入によるＭＴＪ素子１０ａに対する“１”書き込みを説明するための模式図。
【図１０】本発明に関する参考例１のスピン注入によるＭＴＪ素子１０ｂに対する“１”書き込みを説明するための模式図。
【図１１】本発明に関する参考例１のスピン注入によるＭＴＪ素子１０ａに対する“０”書き込みを説明するための模式図。
【図１２】本発明に関する参考例１のスピン注入によるＭＴＪ素子１０ｂに対する“０”書き込みを説明するための模式図。
【図１３】本発明に関する参考例２のスピン注入によるＭＴＪ素子１０ａに対する“１”書き込みを説明するための模式図。
【図１４】本発明に関する参考例２のスピン注入によるＭＴＪ素子１０ｂに対する“１”書き込みを説明するための模式図。
【図１５】本発明に関する参考例２のスピン注入によるＭＴＪ素子１０ａに対する“０”書き込みを説明するための模式図。
【図１６】本発明に関する参考例２のスピン注入によるＭＴＪ素子１０ｂに対する“０”書き込みを説明するための模式図。
【図１７】本発明の一実施形態に係る書き込み系のコア回路の概略的な配置図。
【図１８】本発明の一実施形態に係る書き込み系コア回路のソース線に関する接続例１の概略図。
【図１９】本発明の一実施形態に係る書き込み系コア回路のビット線に関する接続例１の概略図。
【図２０】本発明の一実施形態に係る書き込み系コア回路のソース線に関する接続例２の概略図。
【図２１】本発明の一実施形態に係る書き込み系コア回路のビット線に関する接続例２の概略図。
【図２２】本発明の一実施形態に係るコア回路を用いた“１”書き込み動作を説明するための模式図。
【図２３】本発明の一実施形態に係るコア回路を用いた“０”書き込み動作を説明するための模式図。
【符号の説明】
【０１１６】
１…半導体基板、２ａ、２ｂ…ゲート電極、３ａ、３ｂ、３ｃ…ソース／ドレイン拡散層、１０、１０ａ、１０ｂ…ＭＴＪ素子、１１…固定層、１２…非磁性層、１３…記録層、２０、２０ａ、２０ｂ…コンタクト、２０ｃ…ビット線コンタクト、３０、３０ａ、３０ｂ…ソース線コンタクト、４０…側壁絶縁膜、５１…ローデコーダ、５２…センスアンプ、５３、５５…トンラスファーゲート、５４、５６…ソース／シンカ、６０、６１、７０、７１…ソース／シンカ回路、６２、６６、７２、７６…電流源、６３、６４、６７、６８、７３、７４、７７、７８、８１、８２、９１、９２…スイッチ、６５、６９、７５、７９…接地端子、ＢＬ…ビット線、ＳＬ…ソース線、Ｔｒ…トランジスタ、ＭＣＡ…メモリセルアレイ。
【図１】
0005023395.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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