(57)【特許請求の範囲】
【請求項１】
入力端子に接続されるダイオード接続された入力側トランジスタとこのトランジスタのゲートあるいはベースにそのゲートあるいはベースが共通に接続された多数の出力側トランジスタとを有し前記多数の出力側トランジスタにはスイッチ回路を構成するトランジスタがそれぞれに直列に接続され多数の前記出力側トランジスタの出力側の一端が共通に出力端子に接続されるカレントミラー回路で構成されるＤ／Ａ変換回路が所定の電流を前記入力端子に受け、前記スイッチ回路を構成するトランジスタが表示データを受けてＯＮ／ＯＦＦされて前記表示データをＤ／Ａ変換して有機ＥＬパネルの端子ピンに出力するための駆動電流あるいはこれの元となる電流を生成する有機ＥＬ駆動回路において、
前記カレントミラー回路の前記入力側トランジスタと前記入力端子との間に設けられた第１のトランジスタと、
前記カレントミラー回路の前記出力側トランジスタの出力側の共通に接続される一端と前記出力端子との間に設けられた第２のトランジスタと、
前記出力端子と電源ラインとの間に設けられた第３のトランジスタとを有し、
前記入力側トランジスタと前記出力側トランジスタと前記第３のトランジスタが前記第１および第２のトランジスタよりも耐圧の低いトランジスタであって、前記入力側トランジスタと前記第１のトランジスタの接続点と、前記出力側トランジスタと前記第２のトランジスタの接続点とは、実質的に同じ電位になるように、前記第１および第２のトランジスタがバイアスされる有機ＥＬ駆動回路。
【請求項２】
前記第１および第２のトランジスタのそれぞれのゲートあるいはベースが所定の定電圧に設定されることで各前記接続点が実質的に同じ電位にされる請求項１記載の有機ＥＬ駆動回路。
【請求項３】
前記第１および第２のトランジスタは、１０Ｖ以上の電源電圧に対応する比較的高耐圧のトランジスタである請求項２記載の有機ＥＬ駆動回路。
【請求項４】
前記第３のトランジスタは、リセットスイッチである請求項３記載の有機ＥＬ駆動回路。
【請求項５】
前記第３のトランジスタは、前記駆動電流を発生する出力段電流源を構成するトランジスタの１つである請求項３記載の有機ＥＬ駆動回路。
【請求項６】
前記入力側トランジスタと前記出力側トランジスタとは、それぞれ電源ラインと基準電位ラインとの間において従属接続される複数のトランジスタで構成される請求項２記載の有機ＥＬ駆動回路。
【請求項７】
前記入力側トランジスタは、スイッチ回路を構成する他のトランジスタをさらに直列に有し、前記入力側トランジスタとスイッチ回路を構成する前記他のトランジスタ、そして前記出力側トランジスタとこれに接続される前記スイッチ回路を構成するトランジスタとはそれぞれにセル回路として形成され、前記入力側トランジスタのスイッチ回路を構成する前記他のトランジスタはＯＮ状態に設定される請求項３記載の有機ＥＬ駆動回路。
【請求項８】
前記有機ＥＬパネルは、前記端子ピンを多数有し、前記Ｄ／Ａ変換回路は、前記多数の端子ピンに対応してそれぞれ設けられている請求項７記載の有機ＥＬ駆動回路。
【請求項９】
各前記Ｄ／Ａ変換回路の前記カレントミラー回路の入力側トランジスタは、各前記端子ピンに対応して分配された基準電流あるいはこの基準電流に応じて生成された基準駆動電流を受ける請求項８記載の有機ＥＬ駆動回路。
【請求項１０】
前記出力端子は、アクディブマトリックス型有機ＥＬパネルのデータ線に接続される請求項９記載の有機ＥＬ駆動回路。
【請求項１１】
前記出力端子は、前記出力段電流源の出力端子であって、パッシブマトリックス型有機ＥＬパネルのカラムラインに接続される請求項５記載の有機ＥＬ駆動回路。
【請求項１２】
請求項１〜１１のいずれか１項記載の有機ＥＬ駆動回路を有する有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、アクディブマトリックス型有機ＥＬパネルにおけるピクセル回路のコンデンサを充電する電流駆動回路において、例えば、１０Ｖ以上の比較的高い耐圧素子の数を低減し、回路規模の増加を抑え、さらに表示画面の輝度むらや表示装置ごとの輝度ばらつきを抑えることができるようなＤ／Ａ変換回路（以下Ｄ／Ａ）を用いた有機ＥＬ駆動回路に関する。
【背景技術】
【０００２】
従来の液晶表示装置では、デジタル信号をアナログ信号に変換するＤ／Ａを設けてこのＤ／Ａでデータ線を駆動する駆動回路が知られている。これをアクディブマトリックス型有機ＥＬパネルにおけるピクセル回路に適用し、表示パネルに内蔵しようとした場合には小型化できないという問題がある点がすでに公知となっている（特許文献１）。
特許文献１：特開２０００−２７６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、このアクディブマトリックス型有機ＥＬパネルを駆動する有機ＥＬ駆動回路を表示パネルの外部回路として設ければ、その分、有機ＥＬパネルを小型化することができる。この場合、駆動電流値の書込みは、通常、数百ｐＦのピクセル回路のコンデンサを０．１μＡ〜１０μＡ程度の電流で充電することになる。しかし、アクディブマトリックス型有機ＥＬパネルの表示輝度を階調制御する場合には、駆動電流の最小電流が１ｎＡ〜３０ｎＡ程度と、精度の高い電流値が要求される。その電流の方向は、シンク型とソース型の２種類があって、電源電圧＋Ｖccは、アクディブマトリックス型有機ＥＬパネルでもパッシブマトリックス型有機ＥＬパネルでも、現在のところ１０Ｖ〜２０Ｖ程度である。
電流シンク型は、ピクセル回路のコンデンサをリセットする電圧が電源電圧＋Ｖccあるいはその近傍になる関係からＤ／Ａを比較的高い耐圧の素子で構成することが必要になる。そのため、各素子の占有面積が大きくなり、有機ＥＬパネルの端子ピン対応あるいはカラムピン対応に設けられるＤ／Ａ全体の、ＩＣにおける占有面積が増加する問題がある。しかも、酸化膜の厚さのばらつきが影響してカレントミラー回路を用いたＤ／Ａにすると、各素子のペア性や素子間のマッチング精度が低下して高い電流変換精度を確保できなくなる。
その結果、Ｄ／Ａ変換特性にばらつきを生じて、それが有機ＥＬパネルの端子ピン相互あるいはカラムピン相互の出力電流のばらつきとなって現れ、さらに表示画面の輝度むら、表示装置ごとの輝度ばらつきとなって現れてくる。これは、パッシブマトリックス型有機ＥＬパネルでも同様である。
この発明の目的は、前記のような従来技術の問題点を解決するものであって、比較的高い耐圧素子の数を低減し、回路規模の増加を抑え、さらに表示画面の輝度むらや表示装置ごとの輝度ばらつきを抑えることができるＤ／Ａを用いた有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００４】
このような目的を達成するためのこの発明の有機ＥＬ駆動回路および有機ＥＬ表示装置の構成は、入力端子に接続されるダイオード接続された入力側トランジスタとこのトランジスタのゲートあるいはベースにそのゲートあるいはベースが共通に接続された多数の出力側トランジスタとを有し多数の出力側トランジスタにはスイッチ回路を構成するトランジスタがそれぞれに直列に接続され多数の出力側トランジスタの出力側の一端が共通に出力端子に接続されるカレントミラー回路で構成されるＤ／Ａ変換回路が所定の電流を入力端子に受け、スイッチ回路を構成するトランジスタが表示データを受けてＯＮ／ＯＦＦされて表示データをＤ／Ａ変換して有機ＥＬパネルの端子ピンに出力するための駆動電流あるいはこれの元となる電流を生成する有機ＥＬ駆動回路において、
カレントミラー回路の入力側トランジスタと入力端子との間に設けられた第１のトランジスタと、カレントミラー回路の出力側トランジスタと出力端子との間に設けられた第２のトランジスタと、出力端子と電源ラインとの間に設けられた第３のトランジスタとを有していて、入力側トランジスタと出力側トランジスタと第３のトランジスタが第１および第２のトランジスタよりも耐圧の低いトランジスタであって、入力側トランジスタと第１のトランジスタの接続点と、出力側トランジスタと第２のトランジスタの接続点とは、実質的に同じ電位になるように、第１および第２のトランジスタがバイアスされるものである。
【発明の効果】
【０００５】
この発明は、例えば、１０Ｖ以上の比較的耐圧の高いトランジスタをＤ／Ａの入力側と出力側にそれぞれ１個づつ設けて、Ｄ／Ａを構成する他のトランジスタを耐圧の低いトランジスタで構成する。さらに、Ｄ／Ａの出力側に設けられるリセットスイッチ等の第３のトランジスタも耐圧の低いトランジスタとして設けるものである。これにより、比較的高い耐圧の素子は、Ｄ／Ａの入力側と出力側だけの２個所で済み、比較的高い耐圧の素子の数を低減することができる。
このように、Ｄ／Ａを構成する多くのトランジスタを耐圧の低いトランジスタにすることで、各トランジスタの占有面積が小さくなり、Ｄ／Ａ全体のＩＣにおける占有面積を低減することができる。また、ＩＣ内に多くのトランジスタを形成することが可能となるので、各素子のペア性や素子間のマッチング精度を向上させることができる。その結果、Ｄ／Ａ変換精度を向上させることができ、出力電流のばらつきを抑えることができる。
このように、この発明は、比較的高い耐圧の素子の数を低減することができので、出力段電流源にＤ／Ａを用いた有機ＥＬ駆動回路等においては、その回路規模の増加を抑えることができる。
【発明を実施するための最良の形態】
【０００６】
図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のアクディブマトリックス型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図、図２は、そのセル回路の回路構成の説明図である。
図１において、１０は、有機ＥＬ駆動回路のカラムドライバ（データ線駆動ドライバ）であって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉrを発生する定電流源、１３，１４は、定電圧バイアス回路、１５は、コントロール回路、１６は表示データを記憶するレジスタ、そして１７はＭＰＵである。
Ｄ／Ａ１１は、入力側トランジスタセル回路ＴNaと出力側トランジスタセル回路ＴNb〜ＴNnとによるカレントミラー回路で構成される。【０００７】
各トランジスタセル回路ＴNa〜ＴNnは、ドレイン端子Ｄとゲート端子Ｇ1，Ｇ2、入力端子Ｄin、そしてソース端子Ｓとを有する図２に示すＮチャネルトランジスタＴ1〜Ｔ3が電源ラインとグランドライン（基準電位ライン）との間で従属接続される（直列に接続される）形のトランジスタセル回路１により構成されている。これらのうちトランジスタＴ3は、スイッチ回路を構成するトランジスタである。
それぞれのセル回路１のソース端子Ｓは、グランドＧＮＤに接続されている。トランジスタセル回路ＴNaの入力端子Ｄinは、通常は、バイアスラインＶaに接続されてＯＮ状態にされている。各トランジスタセル回路ＴNb〜ＴNnの各入力端子Ｄinは、表示レジスタ１６から表示データＤ0〜Ｄn-1をそれぞれ受け、図２のトランジスタＴ3の入力端子Ｄinに対応していてる。各トランジスタセル回路ＴNb〜ＴNnのスイッチ回路ＳＷ（トランジスタＴ3）は、表示データＤ0〜Ｄn-1に応じてそれぞれＯＮ／ＯＦＦされる。表示データＤ0〜Ｄn-1は、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ１７からレジスタ１６にセットされる。【０００８】
各トランジスタセル回路ＴNa〜ＴNnのゲート端子Ｇ1，Ｇ2はそれぞれが共通に接続されている。さらに、トランジスタセル回路ＴNaのセル回路１のゲート端子Ｇ2は、Ｄ／Ａ１１の入力端子１１ａに接続されている。また、トランジスタセル回路ＴNaのセル回路１のドレイン端子Ｄは、１０Ｖを超える比較的耐圧の高いＮチャネルのトランジスタＱ1のソース−ドレインを介してＤ／Ａ１１の入力端子１１ａに接続されている。これにより、トランジスタセル回路ＴNaのセル回路１のトランジスタＴ2がダイオード接続されて、このトランジスタＴ2がカレントミラー回路の入力側トランジスタとなって、定電流源１２から駆動電流Ｉrを受ける。
定電流源１２は、バイアスラインＶｂに接続され、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、カラムドライバ１０の出力端子ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成する。そして、有機ＥＬパネルのカラムピン（出力端子ピン）対応に基準電流あるいは基準駆動電流を分配する。【０００９】
各トランジスタセル回路ＴNb〜ＴNnのドレイン端子Ｄは、Ｄ／Ａ１１の出力端子１１ｂにＮチャネルの比較的耐圧の高いトランジスタＱ2のソース−ドレインを介して接続されている。この出力端子１１ｂは出力ピン１０ａに接続され、出力ピン１０ａと電源ライン＋Ｖccとの間にはリセットスイッチ回路２が設けられている。リセットスイッチ回路２は、ＰチャネルのトランジスタＴPaからなり、そのソースが電源ライン＋Ｖccに接続され、そのドレインが出力ピン１０ａに接続されている。電源ライン＋Ｖccの電圧は、１０Ｖ〜２０Ｖ程度である。
トランジスタＴPaのゲートは、コントロール回路１５からリセット信号ＲＳを受ける。各トランジスタセル回路ＴNa〜ＴNnの共通に接続されたゲート端子Ｇ1は、定電圧バイアス回路１３に接続され、定電圧バイアス回路１３により設定されるゲート電圧ＶGLでそれぞれのトランジスタの各セル回路１の上流側のトランジスタＴ1が所定の抵抗値を以てＯＮ状態に設定され、かつ、各トランジスタＴ1のソース側は、定電圧バイアス回路１３が発生する定電圧より０．７Ｖ程度低い電圧に等しく設定される。【００１０】
トランジスタＱ1とトランジスタＱ2のゲートは共通に接続されて、定電圧バイアス回路１４に接続されて、これにより設定されるゲート電圧ＶGHで所定の抵抗値を以てＯＮ状態に設定され、かつ、各トランジスタＱ1，Ｑ2のソース側は、定電圧バイアス回路１４が発生する定電圧より０．７Ｖ程度低い電圧に等しく設定される。
このようにトランジスタＱ1を入力側に、そしてトランジスタＱ2を出力側に配置して、ここで、比較的大きな降下電圧を発生させることで、トランジスタＴPaと各トランジスタセル回路ＴNa〜ＴNnの動作電圧を下げることができる。
さらに、トランジスタＱ1とトランジスタＱ2のゲートが定電圧バイアス回路１４に接続されることで、各トランジスタセル回路ＴNa〜ＴNnのドレイン端子Ｄの電圧を実質的に等しい値に設定することができる。これらにより、カラムドライバ１０は、Ｄ／Ａの占有面積を低減し、かつ、Ｄ／Ａ変換精度を向上させることができる。
その結果、Ｄ／Ａの変換特性のばらつきが減少して有機ＥＬパネルのカラムピン相互あるいは端子ピン相互の出力電流のばらつきが低減し、それにより表示装置の表示画面の輝度むら、表示装置ごとの輝度ばらつきを抑えることができる。
ところで、各トランジスタセル回路に対応して示す、×１，×２，×４…の数字は、パラレルに接続されたセル回路１の数を示している。×１の場合にパラレル接続はない。×ｎのセル回路数に応じて出力側トランジスタセル回路ＴNb〜ＴNnは、それぞれの出力に桁重みが付けられている。【００１１】
さて、Ｄ／Ａ１１の各トランジスタセル回路ＴNa〜ＴNnを構成するセル回路１は、図２に示すように、ソース−ドレインと順次電源ライン＋ＶccとグランドラインＧＮＤとの間で縦に積上げられる形で従属接続された３個のＮチャネルのトランジスＴr1〜Ｔr3とからなる。トランジスＴr3はスイッチ回路を構成し、そのソースはソース端子Ｓに接続されている。トランジスＴr1のドレインはドレイン端子Ｄに接続されている。
トランジスタＴr2のゲートはゲート端子Ｇ1に接続され、トランジスタＴr3のゲートはゲート端子Ｇ2に接続されている。
なお、トランジスタＴr1〜Ｔr3のバックゲートは、共通にソース端子Ｓに接続されている。【００１２】
ここで図１に戻り、３は、ピクセル回路（表示セル）であって、有機ＥＬパネルの表示画素対応に設けられていて、データ線Ｘ，接続端子３ａを介して出力ピン１０ａに接続されている。ピクセル回路３は、Ｘ，Ｙのマトリックス配線（データ線Ｘ，走査線Ｙ1，Ｙ2…）の交点に対応して設けられている。このピクセル回路３内には各データ線Ｘと各走査線Ｙとの各交点にドレイン側とゲートが接続されたＰチャネルＭＯＳトランジスタＴP1，ＴP2が配置されている。ＯＥＬ素子４は、ピクセル回路３に設けられたＰチャネルＭＯＳの駆動トランジスタＴP3，ＴP4により駆動される。トランジスタＴP3のソース−ゲート間にはコンデンサＣが接続されている。
トランジスタＴP1のソースは、トランジスタＴP3のゲートに接続され、トランジスタＴP2のソースは、トランジスタＴP3のドレインに接続されている。これによりこれらトランジスタＴP1，ＴP2がＯＮしたときにはトランジスタＴP3のゲートとドレインとがダイオード接続されて、駆動電流がトランジスタＴP3に流されて駆動電流に対応した電圧値がコンデンサＣに高い精度で記憶される。
トランジスタＴP3のソースは、電源ライン＋Ｖccに接続され、そのドレイン側は、トランジスタＴP4のソース−ドレインを介してＯＥＬ素子４の陽極に接続されている。  ＯＥＬ素子４の陰極は、ロー側走査回路７のスイッチ回路７ａに接続され、このスイッチ回路７ａを介してグランドＧＮＤに接続されている。
トランジスタＴP1，ＴP2のゲートは、走査線Ｙ1（書込線）を介して書込制御回路５に接続され、書込制御回路５によりこれらトランジスタが走査されて走査線Ｙ1がＬＯＷレベル（以下“Ｌ”）になることでトランジスタＴP1，ＴP2がＯＮになる。リセット信号ＲＳによるリセット終了後（後述）に電源ライン＋ＶccからトランジスタＴP3、コンデンサＣ，トランジスタＴP1，ＴP2、データ線Ｘ，端子３ａ、出力ピン１０ａを経てＤ／Ａ１１がシンクする所定の駆動電流が流れ、コンデンサＣには駆動電流値に対応する電圧値が書込まれ、記憶される。そして、走査線Ｙ1がＨＩＧＨレベル（以下“Ｈ”）になり、トランジスタＴP1，ＴP2がＯＦＦになる。
トランジスタＴP4のゲートは、走査線Ｙ2を介して書込制御回路５に接続され、書込制御回路５によりトランジスタＴP4が走査されてこのとき走査線Ｙ2（駆動線）が“Ｌ”になることでトランジスタＴ4がＯＮになる。これによりトランジスタＴP3，ＴP4がＯＮ状態に維持されて、ＯＥＬ素子４の陽極に駆動電流が供給される。なお、このときには、走査線Ｙ1は“Ｈ”になっていて、トランジスタＴP1，ＴP2はＯＦＦである。
トランジスタＴP3，ＴP4の駆動終了時点で、ロー側が次の走査ラインに移り、走査線Ｙ2が“Ｈ”になり、トランジスタＴP4がＯＦＦする。そのタイミングで走査線Ｙ1が“Ｌ”になり、これによりＯＮしたトランジスタＴP1，ＴP2と、リセット信号ＲＳによりＯＮしたトランジスタＴPaとによりコンデンサＣの電圧がリセットされる。
このリセットの終了後に、出力ピン１０ａを経てＤ／Ａ１１がシンクする所定の駆動電流が流れて前記したコンデンサＣへの駆動電流値の書込みが行われる。
なお、リセット信号ＲＳによるリセットとコンデンサＣへの書込みは、水平走査の帰線期間に相当するリセット期間内に行われる。
また、図示していないが、トランジスタセル回路ＴNaのセル１のスイッチ回路ＳＷ（トランジスタＴ3）は、コンデンサＣの電圧がリセットされるリセット期間においてはトランジスタセル回路ＴNaの入力端子Ｄinをリセット信号ＲＳに応じて“Ｌ”にすることでＯＦＦすることができる。スイッチ回路ＳＷがＯＦＦすることにより各トランジスタセル回路ＴNb〜ＴNnもＯＦＦする。これによりリセット信号ＲＳによりトランジスタＴPaがＯＮしたときにはＤ／Ａ１１の各トランジスタセル回路ＴNa〜ＴNnに流れる電流を阻止して消費電流を低減することができる。
【産業上の利用可能性】
【００１３】
以上説明してきたが、実施例では、出力段電流源にＤ／Ａを用いているが、この発明は、カレントミラー回路等の出力段電流源をさらに設けて、Ｄ／Ａの出力電流でこの出力段電流源を電流駆動するようにしてもよい。このような場合、リセットスイッチとなるトランジスタＴPa（この発明における第３のトランジスタ）は、前記出力段電流源を構成するトランジスタの１つなどであってもよく、リセットスイッチとなるトランジスタ以外の他のトランジスタであってもよい。
なお、このような出力段電流源を設ければ、パッシブマトリックス型有機ＥＬパネルの駆動回路に適したものとなる。
したがって、実施例では、アクディブマトリックス型有機ＥＬパネルにおける駆動回路を例としているが、この発明は、パッシブマトリックス型有機ＥＬパネルの駆動回路にも適用できることはもちろんである。
さらに、実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
実施例では、ＭＯＳトランジスタを用いているが、この発明は、ＭＯＳトランジスタに換えてバイポーラトランジスタを用いてもよいことはもちろんである。なお、その場合には、ゲートはベースに、ソースはエミッタに、ドレインがコレクタに対応する。
【図面の簡単な説明】
【００１４】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のアクディブマトリックス型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図である。
【図２】図２は、そのセル回路の回路構成の説明図である。
【符号の説明】
【００１５】
１…トランジスタセル回路、
２…リセットスイッチ回路、３…ピクセル回路（表示セル）、
４…有機ＥＬ素子（ＯＥＬ素子）、５…書込制御回路、
７…ロー側走査回路、７ａ…スイッチ回路、
１０…カラムドライバ、
１０ａ…出力ピン、１１…Ｄ／Ａ、
１２…定電流源、１３，１４…定電圧バイアス回路、
１５…コントロール回路、１６…レジスタ、
１７…ＭＰＵ、
Ｑ1〜Ｑ3…ＭＯＳトランジスタ、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ。
【図１】
0004977460.tif 000002
【図２】
0004977460.tif 000003