(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に形成され、かつ配線層を含む半導体素子と、
前記半導体素子を被覆する磁性体からなる磁気シールド膜と、
前記半導体素子と前記磁気シールド膜との間に介在し、かつ前記磁気シールド膜の磁性体材料の拡散を防止するバッファ膜と、
を有し、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置。
【請求項２】
基板と、
前記基板の主面上に形成され、かつ配線層を含む半導体素子と、
前記半導体素子を被覆する磁性体からなる磁気シールド膜と、
前記半導体素子と前記磁気シールド膜との間に介在し、かつ前記磁気シールド膜の磁性体材料の拡散を防止するバッファ膜と、
を有し、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（４００）面を有する、半導体装置。
【請求項３】
基板と、
前記基板の主面上に形成され、かつ配線層を含む半導体素子と、
前記半導体素子を被覆する磁性体からなる磁気シールド膜と、
前記半導体素子と前記磁気シールド膜との間に介在し、かつ前記磁気シールド膜の磁性体材料の拡散を防止するバッファ膜と、
を有し、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴｉを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した面として、（１１１）面、（２２２）面および（３３３）面の中から選択された少なくとも１つを有する、半導体装置。
【請求項４】
請求項１から３のうちのいずれか１項に記載の半導体装置であって、前記フェライトは、ＸＦｅ２Ｏ４およびＹ１−ｎＺｎＦｅ２Ｏ４のうちの少なくとも一方の酸化物磁性体を主成分として含み、前記Ｘは、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｏ、ＭｎおよびＦｅよりなる群から選択された１種の元素であり、前記Ｙは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素であり、前記Ｚは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素である、半導体装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の半導体装置であって、前記半導体素子と前記バッファ膜との間に絶縁膜が形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記絶縁膜に単数または複数の凹部または凸部が形成されており、前記絶縁膜の当該凹部または当該凸部の面に沿って前記バッファ膜および前記磁気シールド膜が形成されている、半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、前記磁気シールド膜を連続的に被覆する上部バッファ膜を更に備える半導体装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置であって、前記磁気シールド膜は、前記半導体素子の上面を選択的に被覆するように形成されている、半導体装置。
【請求項９】
請求項８記載の半導体装置であって、前記半導体素子の配線層はインダクタを構成しており、前記磁気シールド膜は、少なくとも前記インダクタの形成領域を被覆するように形成されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、前記インダクタを構成する配線はスパイラル状に形成されており、前記磁気シールド膜は、前記インダクタの中心領域に凹部形状を有する、半導体装置。
【請求項１１】
請求項８記載の半導体装置であって、前記半導体素子は、前記配線層と前記配線層に電気的に接続された磁気抵抗素子とを有するメモリセルを含み、前記磁気シールド膜は、少なくとも前記メモリセルの形成領域を被覆するように形成されている、半導体装置。
【請求項１２】
基板の主面上に配線層を含む半導体素子を形成するステップと、
前記半導体素子を被覆し、かつ磁性体材料の拡散を防止するバッファ膜を形成するステップと、
前記バッファ膜を被覆し、かつ前記磁性体材料からなる磁気シールド膜を形成するステップと、
を含み、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置の製造方法。
【請求項１３】
基板の主面上に配線層を含む半導体素子を形成するステップと、
前記半導体素子を被覆し、かつ磁性体材料の拡散を防止するバッファ膜を形成するステップと、
前記バッファ膜を被覆し、かつ前記磁性体材料からなる磁気シールド膜を形成するステップと、
を含み、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（４００）面を有する、半導体装置の製造方法。
【請求項１４】
基板の主面上に配線層を含む半導体素子を形成するステップと、
前記半導体素子を被覆し、かつ磁性体材料の拡散を防止するバッファ膜を形成するステップと、
前記バッファ膜を被覆し、かつ前記磁性体材料からなる磁気シールド膜を形成するステップと、
を含み、
前記磁性体は、スピネル型結晶構造を持つフェライトであり、
前記バッファ膜はＴｉを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した面として、（１１１）面、（２２２）面および（３３３）面の中から選択された少なくとも１つを有する、半導体装置の製造方法。
【請求項１５】
請求項１２から１４のうちのいずれか１項に記載の半導体装置の製造方法であって、前記フェライトは、ＸＦｅ２Ｏ４およびＹ１−ｎＺｎＦｅ２Ｏ４のうちの少なくとも一方の酸化物磁性体を主成分として含み、前記Ｘは、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｏ、ＭｎおよびＦｅよりなる群から選択された１種の元素であり、前記Ｙは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素であり、前記Ｚは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素である、半導体装置の製造方法。
【請求項１６】
請求項１２から１５のうちのいずれか１項に記載の半導体装置の製造方法であって、前記半導体素子を形成した後に前記半導体素子を被覆する絶縁膜を形成するステップを更に備え、前記磁気シールド膜は、前記絶縁膜を被覆するように形成される、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、前記絶縁膜にエッチングを施して前記絶縁膜に凹部または凸部を形成するステップを更に備え、
前記絶縁膜の当該凹部または当該凸部の面に沿って前記バッファ膜および前記磁気シールド膜が形成されている、半導体装置の製造方法。
【請求項１８】
請求項１２から１７のうちのいずれか１項に記載の半導体装置の製造方法であって、前記磁気シールド膜を連続的に被覆する上部バッファ膜を形成するステップを更に備える半導体装置の製造方法。
【請求項１９】
請求項１２から１８のうちのいずれか１項に記載の半導体装置の製造方法であって、前記磁気シールド膜は、前記半導体素子の上面を選択的に被覆するように形成されている、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、前記半導体素子の配線層はインダクタを構成しており、前記磁気シールド膜は、少なくとも前記インダクタの形成領域を被覆するように形成されている、半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、前記インダクタを構成する配線はスパイラル状に形成されており、前記磁気シールド膜は、前記インダクタの中心領域に凹部形状を有する、半導体装置の製造方法。
【請求項２２】
請求項１９記載の半導体装置の製造方法であって、前記半導体素子は、前記配線層と、前記配線層に電気的に接続された磁気抵抗素子とを有するメモリセルを含み、前記磁気シールド膜は、少なくとも前記メモリセルの形成領域を被覆するように形成されている、半導体装置の製造方法。
【請求項２３】
請求項１２から２２のうちのいずれか１項に記載の半導体装置の製造方法であって、前記バッファ膜および前記磁気シールド膜が４００℃以下のプロセス温度で形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気シールド膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の小型化および高性能化に伴い、その電子機器に組み込まれるＬＳＩなどの半導体デバイスの応答速度の高速化が要求されている。この要求に応えるために半導体デバイスの動作周波数は高くなり、半導体デバイスの内部配線を伝搬する信号の周波数も高くなる。これにより電磁放射ノイズが発生し、他の電子機器への電磁妨害をもたらすという問題がある。一方、半導体デバイスの配線構造の微細化により、隣接配線間で発生するノイズ（配線間クロストーク）が顕著になり、半導体デバイスの誤動作をもたらすという問題もある。したがって、半導体デバイスの高信頼性を確保するためには、電磁放射ノイズを可能な限り低減することが望ましい。
【０００３】
電磁放射ノイズを低減するための手段として、磁性体の磁気損失を利用する方法が広く知られている。たとえば、特許文献１（特開平６−２１０６０号公報）には、フェリ磁性体膜を含む多層配線構造を有する半導体デバイスが開示されている。この多層配線構造では、半導体基板上に、配線層、層間絶縁膜、フェリ磁性体膜、層間絶縁膜および配線層がこの順に形成されている。配線層と配線層との間にはフェリ磁性体膜が介在し、電磁シールド機能を発揮する。また、特許文献２（特開平９−３３０９２９号公報）には、金属配線層を含む絶縁層上に磁性体層が形成された半導体装置が開示されている。特許文献３（特開平６−１２００２７号公報）には、正の磁歪を有するＦｅＣｏ系の強磁性薄膜と、負の磁歪を有するＲＦｅＣｏ系合金薄膜またはスピネルフェライト磁性薄膜からなる中間層とが積層された構造が開示されている。この積層構造により、膜全体として実効的な磁歪を低減することが可能となる。
【特許文献１】特開平６−２１０６０号公報
【特許文献２】特開平９−３３０９２９号公報
【特許文献３】特開平６−１２００２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体デバイスが磁性体膜を含むと、この磁性体膜の金属材料が拡散することで半導体デバイスの電気特性が著しく劣化する場合がある。その理由は、半導体デバイスの製造プロセス中に磁性体膜の構成材料の拡散が促進され、配線層に達して金属汚染を引き起こすからだと考えられる。たとえば、特許文献１に開示されている多層配線構造では、製造プロセス中に、フェリ磁性体膜の材料が層間絶縁膜を介して拡散して金属汚染を引き起こすおそれがある。
【０００５】
本発明は上記に鑑みてなされたものであり、半導体装置の製造プロセス中に磁性体膜の材料の拡散を防止し得るものである。
【課題を解決するための手段】
【０００６】
本発明によれば、基板と、前記基板の主面上に形成され、かつ配線層を含む半導体素子と、前記半導体素子の上面を被覆する磁性体からなる磁気シールド膜と、前記半導体素子と前記磁気シールド膜との間に介在し、かつ前記磁気シールド膜の磁性体材料の拡散を防止するバッファ膜と、を有する半導体装置が提供される。
【０００７】
本発明によれば、基板の主面上に配線層を含む半導体素子を形成するステップと、前記半導体素子の上面を被覆し、かつ磁性体材料の拡散を防止するバッファ膜を形成するステップと、前記バッファ膜の上面を被覆し、かつ前記磁性体材料からなる磁気シールド膜を形成するステップと、を含む半導体装置の製造方法が提供される。
【０００８】
本発明による半導体装置およびその製造方法では、半導体素子と磁気シールド膜との間にバッファ膜が介在するので、磁気シールド膜の磁性体材料が半導体素子に拡散し金属汚染を引き起こすことが防止される。
【発明の効果】
【０００９】
本発明によれば、磁気シールド膜の磁性体材料が半導体素子に拡散し金属汚染を引き起こすことが防止されるので、磁気シールド機能を持ちながら、電気特性の劣化を抑制し得る半導体装置およびその製造方法を提供することができる。後述するように、このバッファ膜は、磁気シールド膜の磁性体材料の拡散を防止するだけでなく、磁気特性の向上をも可能とする。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の種々の実施の形態について図面を参照しつつ説明する。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態の半導体装置１０の断面構造を概略的に示す図である。図１に示されるように、この半導体装置１０は、半導体基板２０と、この半導体基板２０の主面上に形成され、かつ配線層を含む半導体素子１２と、半導体素子１２の上面を被覆する磁性体からなる磁気シールド膜１５と、半導体素子１２と磁気シールド膜１５との間に介在し、かつ磁気シールド膜１５の磁性体材料の拡散を防止するバッファ膜１４とを有する。磁気シールド膜１５を構成する磁性体は、軟磁性の強磁性体である。半導体素子１２とバッファ膜１４との間には絶縁膜（誘電体膜）１３が形成されている。
【００１２】
第１の実施形態の半導体素子１２は、半導体基板２０上に形成されたトランジスタＴ１，Ｔ２を含む。これらトランジスタＴ１，Ｔ２の各々は、ゲート電極、ソース拡散領域およびドレイン拡散領域を含むｎ型またはｐ型のＭＯＳトランジスタである。トランジスタＴ１は、ＳＴＩ（Shallow Trench Isolation）などの素子分離領域２１，２２により他の素子と分離され、トランジスタＴ２も、ＳＴＩなどの素子分離領域２２，２３により他の素子と分離されている。トランジスタＴ１，Ｔ２の上には第１層間絶縁膜２６が形成されている。この第１層間絶縁膜２６には、トランジスタＴ１のソース拡散領域またはドレイン拡散領域の一方に接続されたコンタクトプラグ４１Ａと、トランジスタＴ１のソース拡散領域またはドレイン拡散領域の他方に接続されたコンタクトプラグ４１Ｂとが形成されている。コンタクトプラグ４１Ａ上に導電層５１Ａが、コンタクトプラグ４１Ｂ上に導電層５１Ｂがそれぞれ形成されている。更に、第１層間絶縁膜２６には、トランジスタＴ２のソース拡散領域またはドレイン拡散領域の一方に接続されたコンタクトプラグ４２Ａと、トランジスタＴ２のソース拡散領域またはドレイン拡散領域の他方に接続されたコンタクトプラグ４２Ｂとが形成されている。コンタクトプラグ４２Ａ上に導電層５２Ａが、コンタクトプラグ４２Ｂ上に導電層５２Ｂがそれぞれ形成されている。トランジスタＴ１，Ｔ２、コンタクトプラグ４１Ａ，４１Ｂ，４２Ａ，４２Ｂおよび第１層間絶縁膜２６は、トランジスタ層１１Ａを構成する。
【００１３】
トランジスタ層１１Ａの上には、第２層間絶縁膜２７、第３層間絶縁膜２８および第４層間絶縁膜２９が積層される。第２層間絶縁膜２７、第３層間絶縁膜２８および第４層間絶縁膜２９には、たとえばダマシンプロセス（シングルダマシンプロセスまたはデュアルダマシンプロセス）により埋め込み配線６０，６１が形成されている。具体的には、フォトリソグラフィー工程により、第２層間絶縁膜２７に溝を形成し、当該溝にバリアメタルおよびＣｕシード膜をスパッタ法で順次形成する。続いて、電解めっき法により当該溝の内部にＣｕ膜を成長させて当該溝にＣｕ膜を埋設する。その後、化学機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）により余剰のＣｕ膜を除去する。これにより、第２層間絶縁膜２７に埋め込み配線６０が形成される。ＣＭＰの後は、形成されたＣｕ膜のグレインの安定化のため、２００乃至４００℃の範囲で熱処理が施される。第３層間絶縁膜２８および第４層間絶縁膜２９においても、同様のプロセスで埋め込み配線を形成することができる。
【００１４】
第３層間絶縁膜２８と第４層間絶縁膜２９には、インダクタ６２を構成する埋め込み配線が形成されている。第２層間絶縁膜２７、第３層間絶縁膜２８および第４層間絶縁膜２９は、多層配線層１１Ｂを構成する。この多層配線層１１Ｂとトランジスタ層１１Ａは、タングステン（Ｗ）などのコンタクトプラグ４１Ａ，４１Ｂ，４２Ａ，４２Ｂを介して電気的に相互接続されている。
【００１５】
なお、第１〜第４層間絶縁膜２６〜２９は低誘電率材料からなることが好ましい。低誘電率材料としては、たとえば、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ、多孔質ＳｉＯ２、または多孔質ＳｉＯＣが挙げられる。
【００１６】
半導体装置１０の製造方法を図２（Ａ）および図２（Ｂ）を参照しつつ以下に説明する。図２（Ａ）に示すように、半導体素子の多層配線層１１Ｂの上に、Ｃｕの酸化防止およびＣｕの拡散防止を目的とした配線キャップ用の絶縁膜１３が形成される。この絶縁膜１３の材料は、たとえば、ＳｉＯ２、ＳｉＮもしくはＳｉＣＮであればよい。あるいは、絶縁膜１３は、ハードマスク絶縁膜を含む多層絶縁膜や、パッシベーション用の絶縁膜であってもよい。
【００１７】
次に、図２（Ｂ）に示すように、絶縁膜１３上に、たとえばＤＣスパッタ法によりバッファ膜１４が形成される。続いて、このバッファ膜１４上に、たとえばＲＦマグネトロンスパッタ法により磁気シールド膜１５が形成される。ここで、磁気シールド膜１５の形成時のプロセス温度の上限を、多層配線層１１Ｂのプロセス温度の上限に準じた３００〜４００℃の範囲内に設定する。
【００１８】
磁気シールド膜１５を構成する磁性体は、スピネル型結晶構造を持つフェライト（スピネル型フェライト）とすることができる。スピネル型フェライトは、ＸＦｅ２Ｏ４およびＹ１−ｎＺｎＦｅ２Ｏ４のうちの少なくとも一方の酸化物磁性体を主成分として含む。ここで、Ｘは、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、コバルト（Ｃｏ）、マンガン（Ｍｎ）および鉄（Ｆｅ）よりなる群から選択された１種の元素である。Ｙは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素であり、Ｚは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素である。
【００１９】
バッファ膜１４は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）およびルテニウム（Ｒｕ）の中から選択された１種の元素の高融点金属膜、もしくは、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素を含む合金膜であればよい。あるいは、バッファ膜１４は、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素の窒化膜または当該元素の酸化膜を含んでもよい。バッファ膜１４は、前記高融点金属膜、前記合金膜、前記酸化膜および前記窒化膜の中から選択された複数の膜（たとえば、Ｔｉ／ＴｉＮ膜やＴａ／ＴａＮ膜）からなる積層構造を有していてもよい。
【００２０】
このようなバッファ膜１４は、磁気シールド膜１５の磁性体材料の半導体素子１２への拡散を防止する機能を有する。特に前記窒化膜は、磁性体材料の拡散を防止する点で好ましいものである。ここで、バッファ膜１４の厚みは、磁気シールド膜１５の構成材料の拡散を抑制するのに十分な厚みであればよい。一方、バッファ膜１４の厚みは、２０ｎｍ以下であることが望ましい。これにより、バッファ膜１４のシート抵抗が低くなり過ぎないので、渦電流損失の増大を回避できる。
【００２１】
更に、このようなバッファ膜１４を使用すれば、バッファ膜１４上に形成される磁気シールド膜１５の磁気特性を向上させることが可能となる。すなわち、半導体素子１２を構成する層間絶縁膜２６〜２９の耐熱性が低いことを考慮して半導体装置１０のプロセス温度の上限を３５０〜４００℃の範囲内に設定したとしても、バッファ膜１４上に結晶性の高いスピネルフェライト膜を形成することが可能である。これにより、高い磁気シールド効果を得ることができる。
【００２２】
なお、本明細書での「磁気シールド効果」とは、磁性体の透磁率の実数成分を利用し、磁束密度を高め、インダクタ性能を向上させる効果や、透磁率の虚数成分を利用した磁気共鳴による磁気損失、もしくは渦電流損失を用いた電磁ノイズ抑制効果を指す。
【００２３】
以下、Ｎｉ−Ｚｎ系スピネル型フェライト（Ｎｉ１−ｎＺｎｎＦｅ２Ｏ４）からなる磁気シールド膜１５の種々の特性の測定結果について説明する。バッファ膜１４はＤＣスパッタ法により形成され、このバッファ膜１４上に、Ｎｉ０．５Ｚｎ０．５Ｆｅ２Ｏ４のターゲット材料を用いたＲＦスパッタ法により磁気シールド膜１５が成膜された。Ｎｉ−Ｚｎ系スピネル型フェライト（以下、単に「Ｎｉ−Ｚｎ系フェライト」と呼ぶ。）の成膜条件は、チャンバ内圧力を３．２ｍｔｏｒｒ、ＲＦパワーを３ｋＷとし、チャンバ内に導入したガス種をアルゴン（Ａｒ）ガスおよび酸素（Ｏ２）ガスとしたものである。
【００２４】
図３および図４は、１００ｎｍ膜厚のバッファ膜１４上に２００ｎｍ膜厚のＮｉ−Ｚｎ系フェライト膜が磁気シールド膜１５として形成された場合のＸ線回折（ＸＲＤ: X-Ray Diffraction）データを表すグラフである。グラフの横軸は散乱角２θ（単位：°、θ：ブラッグ反射角）を示し、縦軸はＸＲＤ強度を任意単位（a.u.）で示している。これらのグラフには、成膜時に導入された酸素濃度が０％、４％および８％である場合の測定値がそれぞれプロットされている。図３のグラフは、バッファ膜１４がアモルファス酸化ケイ素（ＳｉＯ２）からなる場合（Ｎｉ−Ｚｎ系フェライト／ＳｉＯ２積層構造）のグラフ、図４のグラフは、バッファ膜１４が窒化タンタル（ＴａＮ）からなる場合（Ｎｉ−Ｚｎ系フェライト／ＴａＮ積層構造）のグラフである。
【００２５】
図３および図４のグラフでは、Ｎｉ−Ｚｎ系フェライト膜の（３１１）面、（４００）面および（３３３）面の強度が観測される。特に酸素濃度を８％とした条件下での（３１１）面の強度が非常に高く、酸素濃度を４％とした条件下では（４００）面の配向が強く生じていることが分かる。
【００２６】
図５は、上記Ｎｉ−Ｚｎ系フェライトに関する飽和磁化の酸素濃度依存性を示すグラフを表す。図５のグラフの横軸は成膜時の酸素濃度（単位：％）を示し、その縦軸は飽和磁化Ｍｓ（単位：ｋＧ）を示している。図３乃至図５のグラフによれば、（３１１）面強度と飽和磁化Ｍｓとの間には正の相関が存在することが分かる。
【００２７】
図６は、酸素濃度が８％である場合のＸＲＤデータを図３と図４から抽出したグラフを表す。このグラフによれば、ＴａＮ膜上に形成されたＮｉ−Ｚｎ系フェライト膜の（３１１）面の強度は、アモルファス酸化ケイ素膜上に形成されたＮｉ−Ｚｎ系フェライト膜のそれと比べて、非常に大きいことが分かる。その理由は、ＴａＮ膜の最配向面とＮｉ−Ｚｎ系フェライト膜の最配向面（＝（３１１）面）との格子整合性が良好であり、ＲＦスパッタ法によりＴａＮ膜上に（３１１）面が成長しやすいためであると考えられる。
【００２８】
図６に示した結晶性を有する、Ｎｉ−Ｚｎ系フェライト／ＴａＮとＮｉ−Ｚｎ系フェライト／ＳｉＯ２という２つの積層構造の磁気ヒステリシスの測定結果を図７のグラフに示す。このグラフの横軸は外部磁場Ｈｅｘ（単位：ｋＯｅ）を示し、その縦軸は磁化Ｍｓ（単位：ｋＧ）を示している。図７のグラフによれば、Ｎｉ−Ｚｎ系フェライトの高結晶化により（３１１）面の強度が高まると、飽和磁化が大きくなり、保磁力が低下し、透磁率が大きくなることが分かる。また、膜欠陥も減少する。したがって、バッファ膜１４として特にＴａＮ膜を使用することで、Ｎｉ−Ｚｎ系フェライトの高結晶化と磁気シールド効果の向上が可能となる。
【００２９】
図８は、Ｎｉ−Ｚｎ系フェライト／Ｔｉの積層構造の磁気ヒステリシスの測定結果を示すグラフを表す。図８のグラフには、図７の測定結果も示されている。図８のグラフによれば、Ｎｉ−Ｚｎ系フェライト／Ｔｉ積層構造の飽和磁化は、Ｎｉ−Ｚｎ系フェライト／ＳｉＯ２積層構造のそれと略同じである。一方、Ｎｉ−Ｚｎ系フェライト／Ｔｉ積層構造の保磁力は、Ｎｉ−Ｚｎ系フェライト／ＳｉＯ２積層構造のそれよりも若干大きく、Ｎｉ−Ｚｎ系フェライト／Ｔｉ積層構造の透磁率は、Ｎｉ−Ｚｎ系フェライト／ＳｉＯ２積層構造のそれよりも高いことが分かる。
【００３０】
図９は、１００ｎｍ膜厚のＴｉからなるバッファ膜１４上に２００ｎｍ膜厚のＮｉ−Ｚｎ系フェライト膜が磁気シールド膜１５として形成された場合のＸＲＤデータを表すグラフである。成膜時の酸素濃度は８％である。図９のグラフには、比較のために図６の測定結果も示されている。Ｔｉ膜上では、アモルファス酸化ケイ素膜上、ＴａＮ膜上で見られなかったＮｉ−Ｚｎ系フェライト膜の（２２２）面の成長が見られ、最配向面となっている。バッファ膜の結晶構造によって、Ｎｉ−Ｚｎ系フェライト膜の成長面は異なることが分かる。
【００３１】
次に、バッファ膜１４としてＴａＮ膜、Ｒｕ膜およびＴｉ膜を使用した場合を相互に比較する。図１０は、１００ｎｍ膜厚のＴｉからなるバッファ膜１４上に２００ｎｍ膜厚のＮｉ−Ｚｎ系フェライト膜が磁気シールド膜１５として形成された場合のＸＲＤデータを表すグラフである。図１１は、１００ｎｍ膜厚のＲｕからなるバッファ膜１４上に２００ｎｍ膜厚のＮｉ−Ｚｎ系フェライト膜が磁気シールド膜１５として形成された場合のＸＲＤデータを表すグラフである。そして、図１２は、１００ｎｍ膜厚のＴaＮからなるバッファ膜１４上に２００ｎｍ膜厚のＮｉ−Ｚｎ系フェライト膜が磁気シールド膜１５として形成された場合のＸＲＤデータを表すグラフである。図１０、図１１および図１２のいずれの場合も、成膜時の酸素濃度は８％である。
【００３２】
図１０を参照すると、Ｎｉ−Ｚｎ系フェライト膜に（１１１）面、（２２２）面および（３３３）面の配向が起こっていることが分かる。これは、Ｔｉ膜の（００２）面の結晶構造に起因して、Ｎｉ−Ｚｎ系フェライトの配向面が（１１１）面、（２２２）面および（３３３）面になったと考えられる。このようにバッファ膜１４の結晶構造を変えることで、Ｎｉ−Ｚｎ系フェライトの配向面を制御することができる。バッファ膜１４の結晶構造を制御して磁気シールド膜１５の配向面を制御することにより、電磁ノイズの周波数や電磁ノイズの伝播方向に合わせた高い電磁ノイズ抑制効果を実現することが可能となる。
【００３３】
図４に示した通り、ＴａＮ膜上にＮｉ−Ｚｎ系フェライト膜を形成し、成膜時の酸素濃度を０％または４％とした場合、Ｎｉ−Ｚｎ系フェライト膜に（４００）面の配向が観測される。ただし、成膜時の酸素濃度を８％としたとき、Ｎｉ−Ｚｎ系フェライト膜に（４００）面の配向は観測されない。これは、Ｎｉ−Ｚｎ系フェライトの結晶格子中に占める酸素イオンの配置や鉄の価数が酸素濃度の影響を受けて、Ｎｉ−Ｚｎ系フェライトの結晶構造が変化したと推測することができる。
【００３４】
図１１および図１２を参照すると、ＴａＮ膜上に形成されたＮｉ−Ｚｎ系フェライト膜の（３１１）面強度が、Ｒｕ膜上に形成されたＮｉ−Ｚｎ系フェライト膜の（３１１）面強度よりも高い。よって、ＴａＮ膜上に形成されたＮｉ−Ｚｎ系フェライト膜が高結晶化していることが分かる。
【００３５】
図１３は、図１１および図１２の測定の対象とされたＮｉ−Ｚｎ系フェライト／ＲｕとＮｉ−Ｚｎ系フェライト／ＴａＮの２つの積層構造の電流−電圧特性を示すグラフである。図１３のグラフによれば、印加電圧が３Ｖのとき、ＴａＮ膜上に形成されたＮｉ−Ｚｎ系フェライト膜の電気抵抗率は約１．６×１０６Ω・ｃｍであり、Ｒｕ膜上に形成されたＮｉ−Ｚｎ系フェライト膜の電気抵抗率は約５．３×１０６Ω・ｃｍである。よって、ＴａＮ膜を使用すると、上述した（３１１）面配向による高結晶化とともに、高抵抗化による低渦電流損失を実現することが可能である。このため、バッファ膜１４の結晶構造とＮｉ−Ｚｎ系フェライト膜の成膜時の酸素濃度条件とを調整してＮｉ−Ｚｎ系フェライト膜の配向性および結晶性を制御することができると考えられる。更に、Ｎｉ−Ｚｎ系フェライト膜の電気抵抗率がバッファ膜１４の結晶構造に応じて異なると考えられることから、Ｎｉ−Ｚｎ系フェライト膜の結晶性、配向性および渦電流損失を調整して磁気シールド効果を制御することが可能である。
【００３６】
図１４は、Ｎｉ−Ｚｎ系フェライト／ＴａＮ積層構造を形成する場合の、Ｎｉ−Ｚｎ系フェライト膜の成膜時の酸素濃度とＮｉ−Ｚｎ系フェライト膜の（３１１）面のＸＲＤピーク強度との間の関係を示すグラフである。図１５は、当該（３１１）面のＸＲＤピーク強度と飽和磁化Ｍｓとの間の関係を示すグラフである。図１４のグラフによれば、酸素濃度が８％よりも小さい酸素濃度では、酸素欠陥などの影響により（３１１）面の成長が促進されず、ピーク強度が小さい。また、８％よりも大きくなる程に、過剰酸素により、（３１１）面のピーク強度が減少することが分かる。このグラフから、（３１１）面配向による高結晶化を得る観点からは、反応ガスのアルゴンおよび酸素により構成されるチャンバー内圧力３．２ｍｔｏｒｒの下で、酸素濃度はおよそ６％から１２％の範囲内にあることが望ましい。ＲＦマグネトロンスパッタを用いたＮｉ−Ｚｎ系フェライトの結晶化には、反応ガスである酸素の濃度制御が不可欠である。
【００３７】
図１５のグラフによれば、（３１１）面の強度と飽和磁化Ｍｓとの間には正の相関があり、ＴａＮ膜上にＮｉ−Ｚｎ系フェライトの（３１１）面を成長させることは、Ｎｉ−Ｚｎ系フェライト膜の高結晶化とともに磁気特性の改善につながり、磁気シールド効果を向上させることとなる。
【００３８】
図１６は、Ｎｉ−Ｚｎ系フェライト／ＴａＮ積層構造の電流−電圧特性を示すグラフである。このグラフには、Ｎｉ−Ｚｎ系フェライト膜の成膜時の酸素濃度を０％、４％、８％および１２％とした場合の測定値がプロットされている。図１６のグラフによれば、酸素濃度８％と１２％の条件下では、Ｎｉ−Ｚｎ系フェライト膜が高抵抗化していることが分かる。これら２つの条件では、Ｎｉ−Ｚｎ系フェライト膜の高抵抗化、高飽和磁化および高透磁率のいずれをも実現することができる。一方、酸素濃度が０％と４％の条件下では、酸素欠陥によりＮｉ−Ｚｎ系フェライト膜は低抵抗化する。ただし、パーマロイやアモルファス磁性体であるＣｏＺｒＴａなどの軟磁性体の電気抵抗率は１０−６〜１０−４Ω・ｃｍのオーダーであるので、酸素濃度が０％と４％の条件下で形成されたＮｉ−Ｚｎ系フェライト膜は、当該他の軟磁性体と比べて遙かに高い電気抵抗率を有しており、高周波での渦電流損失を十分に抑制することができる。
【００３９】
次に、膜厚１００ｎｍのＳｉＯ２膜上に膜厚１５ｎｍのＴａＮ膜をバッファ膜１４として形成し、このＴａＮ膜上に膜厚２００ｎｍのＮｉ−Ｚｎ系フェライト膜を磁気シールド膜１５として形成した場合の磁性体材料の拡散防止効果を調べた。図１７は、裏面ＳＩＭＳ（backside SIMS; 裏面二次イオン質量分析）の結果を示すグラフである。なお、裏面ＳＩＭＳとは、ＳＩＭＳによる試料裏面からの深さ方向分析を意味する。試料として、Ｎｉ−Ｚｎ系フェライト／ＴａＮ／ＳｉＯ２の３層構造を、窒素雰囲気中３５０℃の下で７時間アニール処理したものが使用された。
【００４０】
図１７のグラフ中、破線は、ＴａＮ膜とＳｉＯ２膜との界面位置を表している。このグラフから明らかなように、破線よりもＳｉＯ２膜側の領域にＮｉ、Ｚｎ、Ｆｅが拡散して侵入していない。すなわち、ＴａＮ膜が拡散防止膜として機能していることが分かる。バッファ膜１４として、Ｗ膜、Ｒｕ膜、Ｔａ膜、Ｔｉ膜およびＴｉＮ膜の各々を用いた場合でも、ＴａＮ膜の場合と同様に拡散防止効果を得ることができる。
【００４１】
上記第１の実施形態の半導体装置１０およびその製造方法が奏する効果は以下の通りである。図１に示したように、半導体素子１２と磁気シールド膜１５との間に、磁性体材料の拡散防止機能を持つバッファ膜１４が介在するので、磁気シールド膜１５の磁性体材料が半導体素子１２に拡散し金属汚染を引き起こすことが防止される。磁性体材料の拡散防止機能を有するバッファ膜は、当該バッファ膜上に形成される磁気シールド膜を高結晶化して磁気特性をも向上させ得る。したがって、半導体素子１２の電気特性を損なうことなく、磁気シールド機能を発揮することが可能である。
【００４２】
磁気シールド膜１５は、半導体素子１２内の多層配線層１１Ｂの配線を伝搬する信号に起因して発生する電磁場をシールドする機能を有する。インダクタ６２を構成する配線を高周波の電流信号が流れた場合にインダクタ６２で発生した磁束を磁気シールド膜１５に集中させることにより、インダクタ６２のインダクタンスＬやＱ値（quality factor）を向上させることが可能である。このため、インダクタ６２の高性能化と小型化が可能である。また、後述する多層配線構造のインダクタと、第１の実施形態の磁気シールド構造とを組み合わせることで、インダクタ６２の小型化を実現することができる。たとえば、ＬＣＲ回路構成を含むＲＦアナログ回路では、半導体チップの集積度が増すにつれて、インダクタの高性能化と小面積化が急務となっている。多層配線構造のインダクタと、第１の実施形態の磁気シールド構造とを組み合わせることで、インダクタの寸法を変更することなくインダクタンスＬを増加させる、もしくはインダクタを小型化しても十分に高いインダクタンスＬを得ることが可能となる。
【００４３】
更に、磁気シールド膜１５によりインダクタ６２の誘起磁束の広がりが抑制されるので、シリコン基板などの同一の半導体基板２０上に複数個のインダクタを並列に形成した場合でも、これらインダクタ間の磁気結合が生じにくくなり、クロストークの発生が抑制される。したがって、複数のインダクタを密に並列に配置することができるので、高密度実装が可能である。
【００４４】
インダクタ性能は、シリコン基板などの半導体基板２０上の低抵抗部分の渦電流損失によって劣化することが知られている。前述の磁気シールド効果により、インダクタ６２の誘起磁束の広がりを抑えることができるので、前記渦電流損失が低減してインダクタの磁気効率の向上が可能となる。また、磁気シールド効果により、インダクタ６２における磁束密度が向上し、インダクタ性能（インダクタンスやＱ値）が向上する。更に、磁気シールド膜１５の構成材料として、Ｎｉ−Ｚｎ系フェライトのような高抵抗な酸化物磁性体を用いることで、磁性体そのものの渦電流損失が小さくなり、また、ＧＨｚ帯のような高周波帯域でもインダクタ６２の誘起磁束を減衰させることなく、磁束密度を高めることが可能である。
【００４５】
ダマシンプロセスでは、層間絶縁膜の耐熱性が低いことを考慮してプロセス温度の上限を３５０〜４００℃の範囲内に設定するのが一般的である。その理由は、低誘電率材料の構成原子間の結合力が比較的弱いため、高熱処理を受けると低誘電率材料の熱分解や脱ガスが生じるからである。よって、多層配線層１１Ｂを形成する場合、その多層配線層１１Ｂとともに磁気シールド膜１５を形成するプロセスでも、そのプロセス温度の上限を３５０〜４００℃の範囲内に設定する必要がある。上記実施形態の磁気シールド構造では、磁性体材料の拡散防止機能を有するバッファ膜１４の上に磁気シールド膜１５が形成されるので、上限が３５０〜４００℃程度の比較的低温のプロセスでも、磁気シールド膜１５の高結晶化を実現することができる。
【００４６】
磁気シールド膜１５として特にスピネル型フェライトを使用したときに高い結晶性を持つ磁気シールド膜１５の形成が可能である。したがって、配線層形成プロセスに適合したプロセス温度で半導体素子１２上にバッファ膜１４を形成し、更に当該バッファ膜１４上にスピネル型フェライトの磁気シールド膜１５を形成することで、磁性体材料の拡散防止と優れた磁気シールド効果とを共に実現し得る半導体装置１０を提供することが可能となる。
【００４７】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図１８は、第２の実施形態の半導体装置１０Ａの断面構造を概略的に示す図である。上記第１の実施形態の半導体装置１０では、全体として凹凸を持たず平坦面を持つ磁気シールド膜１５が形成されている。これに対し、第２の実施形態の半導体装置１０Ａは、形状加工されたバッファ膜１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４Ｅと磁気シールド膜１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅを有している。これら磁気シールド膜１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅを被覆するように上部バッファ膜１６が形成されている。バッファ膜１４Ａ〜１４Ｅと上部バッファ膜１６の構成材料は、第１の実施形態のバッファ膜１４（図１）のそれと同じである。
【００４８】
半導体装置１０Ａは、第１の実施形態の半導体装置１０（図１）と同じ構成のトランジスタ層１１Ａと多層配線層１１Ｂを含む。半導体装置１０Ａの製造プロセスは、以下の通りである。第１の実施形態と同じ製造工程にしたがって、多層配線層１１Ｂ上に絶縁膜（誘電体膜）１３が形成される。次いで、第１の実施形態と同じ製造工程にしたがって、絶縁膜１３上にバッファ膜と磁気シールド膜が順次形成される。その後、形成されたバッファ膜と磁気シールド膜の積層構造を、エッチング、イオンミリング、あるいは、レジストを用いた塗布露光技術を用いて加工することにより、図１８のバッファ膜１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４Ｅと磁気シールド膜１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅが形成される。更に、たとえばＤＣスパッタ法により、バッファ膜１４Ａ〜１４Ｅと磁気シールド膜１５Ａ〜１５Ｅを被覆する上部バッファ膜１６が形成される。
【００４９】
第２の実施形態の半導体装置１０Ａとその製造方法は、上記第１の実施形態の半導体装置１０およびその製造方法と同様の効果を奏し、更に以下に説明する効果を奏する。先ず、磁気シールド膜１５Ａ〜１５Ｅは、完全に上部バッファ膜１６で覆われているために、磁性体材料の上方への拡散を完全に防止することができる。ここで、バッファ膜１４Ａ〜１４Ｅの厚みは、磁気シールド膜１５Ａ〜１５Ｅの構成材料の拡散を抑制するのに十分な厚みであればよい。一方、バッファ膜１４Ａ〜１４Ｅの厚みは、２０ｎｍ以下であることが望ましい。これにより、バッファ膜１４Ａ〜１４Ｅのシート抵抗が低くなり過ぎないので、渦電流損失の増大を回避できる。
【００５０】
磁気シールド膜１５Ａ〜１５Ｅの各々は、図示する断面に対して垂直な方向（ｙ方向）に沿って伸びるように凸状に加工されている。このように磁気シールド膜１５Ａ〜１５Ｅの各々の横幅（ｘ方向の幅）を制限することで形状磁気異方性を付与することができる。すなわち、磁気シールド膜１５Ａ〜１５Ｅの各々が、ｘ−ｙ面に沿った方向を磁化容易軸（磁性体の磁化が向きやすい方向）として有し、ｚ方向（膜厚方向）を磁化困難軸（磁性体の磁化が向き難い方向）として有することができる。
【００５１】
また、磁気シールド膜１５Ａ〜１５Ｅ全体の断面積が小さくなるので磁気シールド膜が実効的に高抵抗化し、高周波での渦電流損失を低減することが可能となる。
【００５２】
なお、本実施形態では、図１８の磁気シールド膜１５Ａ〜１５Ｅの各々は凸状に加工されているが、これに限定されるものではない。ｘ−ｙ面に沿って複数の凸状が交差する幾何学的形状（たとえば、十字状や六角格子状）、円形状あるいはリング形状に磁気シールド膜を加工してもよい。各々の加工形状に応じた磁気構造に応じた磁気シールド効果が利用できる。
【００５３】
磁気シールド膜１５Ａ〜１５Ｅの凸状の幅を十分に狭めることで、当該凸状を磁性細線にすることができる。強磁性体の磁性細線は、強い形状異方性を有し、長手方向に磁化して単磁区構造を形成しやすい。このため、ｘ方向、ｙ方向およびｚ方向に伸びる磁性細線を形成することで、磁気形状異方性を有し、かつ、ｘ方向、ｙ方向およびｚ方向にそれぞれ磁化する単磁区構造を形成することができる。磁気シールド膜に磁気異方性を付与することで、磁気共鳴周波数を高めることが可能である。
【００５４】
図１に示した磁気シールド膜１５を微細加工することにより、磁性細線の単磁区構造を形成し、あるいは、複数の磁性細線の重ね合わせによる磁壁を形成することが可能である。また、電磁ノイズの対象周波数やその伝播方向に応じて、磁気シールド膜１５を加工して磁壁を形成することができる。複数の磁性細線が十字状または六角格子状に形成される場合、単磁区構造を持つ磁性細線が交差する部分には、単一磁壁が形成される。かかる磁壁による磁壁共鳴を用いた電磁気ノイズ抑制を実現することが可能である。
【００５５】
図１９（Ｂ）および図１９（Ｃ）は、磁性細線構造の一例を概略的に示す図である。図１９（Ｂ）は、磁性細線構造の一部の断面を概略的に示す図であり、図１９（Ｃ）は、図１９（Ｂ）に示した磁性細線構造の斜視図である。この磁性細線構造は、図１９（Ａ）に示す積層構造に対しエッチングなどの形状加工プロセスを施すことで形成される。図１９（Ｂ）と図１９（Ｃ）に示されるように、バッファ膜１４上に磁性薄膜１５Ｇが下地層として形成されており、この磁性薄膜１５Ｇ上に磁性細線１５０，１５１が形成されている。このように下地層１５Ｇと磁性細線１５０，１５１との組み合わせにより、ｘ−ｙ面に沿った方向の磁化容易軸とｚ方向の磁化容易軸とを導入することが可能となる。電磁ノイズの伝播方向に沿った磁化容易軸を導入することにより、磁気シールド膜の磁化の応答性を向上させることができる。これに対し、第１の実施形態の磁気シールド膜１５では、ｚ方向（膜厚方向）に沿って磁化困難軸が形成されやすいので、ｚ方向の透磁率は低い。よって、外部磁場のｚ方向成分に対する磁化の応答性は、外部磁場のｘ方向成分またはｙ方向成分に対する磁化の応答性よりも低い。
【００５６】
（第３の実施形態）
次に、本発明に係る第３の実施形態について説明する。図２０（Ａ）〜（Ｃ）、図２１（Ｄ）〜（Ｅ）、図２２（Ｆ）〜（Ｇ）および図２３（Ｈ）〜（Ｉ）は、第３の実施形態の半導体装置１０Ｂ（図２３（Ｉ））の製造工程を示す断面図である。
【００５７】
先ず、図１に示したトランジスタ層１１Ａとインダクタ６２の配線を含む多層配線層１１Ｂとが形成される。次いで、図２０（Ａ）に示されるように、多層配線層１１Ｂの上に第５層間絶縁膜３０が形成される。
【００５８】
その後、図２０（Ａ）に示した第３層間絶縁膜２８、第４層間絶縁膜２９および第５層間絶縁膜３０の多層構造をエッチングで加工することにより図２０（Ｂ）に示す凹部３５，３６，３７を形成する。凹部（溝）３５，３７は、インダクタの外側の領域に形成され、凹部（溝）３６は、インダクタの巻き線構造の中心領域に形成される。
【００５９】
次に、図２０（Ｂ）に示した積層構造の全面上にスパッタ法により下部バッファ膜１４Ｔが成膜される。下部バッファ膜１４Ｔの構成材料は、上記バッファ膜１４（図１）のそれと同じである。続けて、図２１（Ｄ）に示すように、下部バッファ膜１４Ｔの上に、たとえばＲＦマグネトロンスパッタ法により磁気シールド膜１５Ｔが形成される。ここで、磁気シールド膜１５Ｔの形成時のプロセス温度の上限を、多層配線層１１Ｂの低温プロセス（めっき法やスパッタ法）の温度の上限に準じた３５０〜４００℃の範囲内に設定すればよい。
【００６０】
その後、たとえばＤＣスパッタ法により、磁気シールド膜１５Ｔを連続的に被覆する上部バッファ膜１６Ｔを成膜する（図２１（Ｅ））。次に、図２１（Ｅ）の積層構造の全面上に、酸化ケイ素または窒化ケイ素などのハードマスク材料からなる第６層間絶縁膜３１を形成する（図２２（Ｆ））。この第６層間絶縁膜３１の上面はＣＭＰにより平坦化される（図２２（Ｇ））。そして、図２２（Ｇ）の第６層間絶縁膜３１Ｃ上に、インダクタの形成領域以外の領域に開口部を持つマスクパターン（図示せず）を形成する。
【００６１】
その後、このマスクパターンを用いたエッチングにより、下部バッファ膜１４Ｔ、磁気シールド膜１５Ｔ、上部バッファ膜１６Ｔおよび第６層間絶縁膜３１Ｃからなる積層構造を選択的に加工する。その結果、図２３（Ｈ）に示されるように、インダクタの形成領域のみを選択的に被覆する磁気シールド構造７０が形成される。この磁気シールド構造７０は、形状加工されたバッファ膜１４Ｐ、磁気シールド膜１５Ｐおよび上部バッファ膜１６Ｐを含む。
【００６２】
次に、図２３（Ｈ）に示した積層構造の全面上に層間絶縁膜を形成し、この層間絶縁膜の上面をＣＭＰで平坦化することで図２３（Ｉ）の第３の実施形態の半導体装置１０Ｂを得る。図２３（Ｉ）に示されるように、磁気シールド構造７０を完全に被覆するように第７層間絶縁膜３２が形成されている。なお、図２３（Ｉ）の工程後に、図２３（Ｉ）の構造に新たな配線を設けてもよい。
【００６３】
第３の実施形態の半導体装置１０Ｂおよびその製造方法は、上記第１の実施形態の半導体装置１０およびその製造方法と同様の効果を奏し、更に以下に説明する効果を奏する。半導体装置１０Ｂは、第３層間絶縁膜２８Ｐ、第４層間絶縁膜２９Ｐおよび第５層間絶縁膜３０Ｐに形成された凹凸部を有する。この凹凸部の面に沿ってバッファ膜１４Ｐ、磁気シールド膜１５Ｐおよび上部バッファ膜１６Ｐが形成されている。ノイズ発生源となり得る配線構造の位置および形状に応じてできるだけ磁気シールド効果を発揮するように、磁気シールド膜１５Ｐの凹凸形状を制御することができる。これにより、膜厚方向に伝播するノイズ成分のみならず、膜厚方向に垂直なｚ方向へ伝播するノイズ成分をも低減させることが可能となる。
【００６４】
第１の実施形態の磁気シールド膜１５は、図１に示される通り、ｘ−ｙ面に沿った平坦な膜であるので、磁気シールド膜１５のｚ方向（膜厚方向）に磁化困難軸が生じやすく、磁気シールド膜１５のｘ−ｙ面に沿った方向に磁化容易軸が向きやすい。このため、ｘ−ｙ面に沿った方向に伝播するノイズ成分を低減させる効果は高いが、ｚ方向に伝播するノイズ成分を低減させる効果は低い。これに対して、第３の実施形態の磁気シールド膜１５Ｐは、ｚ方向へ伝播するノイズ成分を効果的に低減させることができる。
【００６５】
また、図２３（Ｉ）に示されるように磁気シールド構造７０は第７層間絶縁膜３２の中に埋め込まれている。このため、図２３（Ｉ）の構造に更に上部配線層を設ける場合でも、磁気シールド構造７０が、この上部配線層の形成工程に影響を与えることはないという利点がある。
【００６６】
更に、図２３（Ｉ）に示されるように、磁気シールド構造７０を構成する磁気シールド膜１５Ｐの凹部がインダクタの中心を貫くように巻き線構造の中心領域に形成されている。同時に、磁気シールド膜１５Ｐは、インダクタを外側から包囲するように形成されている。このため、インダクタのインダクタンスＬを向上させ、インダクタで発生する磁束を効率的に利用することができる。
【００６７】
前述した通り、ＬＣＲ回路構成を含むＲＦアナログ回路では、半導体チップの集積度が増すにつれて、インダクタの高性能化と小面積化が急務となっている。このため、インダクタの寸法を変更することなくインダクタンスＬを増加させる、もしくは、インダクタを小面積化しても十分に高いインダクタンスＬを得ることが必要である。本実施形態は、磁気シールド膜１５Ｐの高透磁率磁性材料をインダクタのコアとして使用することで、インダクタ内の磁束を高密度化することができる。したがって、インダクタの高性能化や小面積化を実現することが可能である。
【００６８】
なお、図２３（Ｉ）の構造では、磁気シールド膜１５Ｐは、インダクタの中心領域を略貫通する構造を有するが、これに限定されるものではない。たとえば、インダクタの中心領域の一部またはその近傍に磁気シールド膜１５Ｐを形成しても、インダクタンスＬが大きくなり、インダクタの高性能化や小面積化を図ることができる。
【００６９】
（第４の実施形態）
次に、本発明に係る第４の実施形態について説明する。図２４は、第４の実施形態の半導体装置１０Ｓの構造を概略的に示す断面図である。この半導体装置１０Ｓは、インダクタ６２Ｓの構造を除いて、第１の実施形態の半導体装置１０（図１）と同じ構成を有している。すなわち、第１の実施形態のインダクタ６２は、複数の配線層（層間絶縁膜）２８，２９内に形成された構造を有しているのに対し、本実施形態のインダクタ６２Ｓは、単一配線層（第４層間絶縁膜）２９内に形成された構造を有している。このような半導体装置１０Ｓは、第１の実施形態の製造プロセスと同様の製造プロセスで作製することができる。
【００７０】
第１の実施形態のインダクタ６２は、たとえば、配線層２８，２９にそれぞれ形成された平面型スパイラルインダクタをビアホール導体を介して直列接続することにより構成することができる。これに対し、本実施形態のインダクタ６２Ｓは、単一層内に形成された平面型スパイラルインダクタとすることができる。
【００７１】
第４の実施形態の半導体装置１０Ｓも、半導体素子１２と磁気シールド膜１５との間にバッファ膜１４が介在するので、第１の実施形態の半導体装置１０と同様の効果を奏する。磁気シールド効果は、インダクタの構造により限定されるものではなく、インダクタの誘起磁束の広がりを抑え、インダクタのコア部の磁束密度を高密度化するので、インダクタの磁気効率を高めるものである。
【００７２】
（第５の実施形態）
次に、本発明に係る第５の実施形態について説明する。第５の実施形態の半導体装置の半導体素子は、配線層とこの配線層に電気的に接続された磁気抵抗素子とを有する複数のメモリセルを含む。この半導体装置は、少なくともこれらメモリセルの形成領域を被覆するように形成された磁気シールド膜を含む。ここで、磁気抵抗素子には、ＴＭＲ（Tunneling MagnetoResistive：トンネル磁気抵抗）素子が使用される。
【００７３】
図２６〜図３０は、第５の実施形態の半導体装置１０Ｃ（図３０）の製造工程を示す断面図である。図３０に示される半導体装置１０Ｃは、図２５（Ａ）および図２５（Ｂ）に示す基本構造を持つメモリセルを含む半導体素子を被覆する磁気シールド構造を有する。図２５（Ａ）は、メモリセルの基本構造を概略的に示す断面図であり、図２５（Ｂ）は、図２５（Ａ）のメモリセルの等価回路図である。
【００７４】
先ず、図２５（Ａ）および図２５（Ｂ）を参照しつつ、メモリセルの基本構造を説明する。このメモリセルは、ＴＭＲ素子８０を利用したＭＲＡＭ（Magnetic Random Access Memory）素子である。図２５（Ａ）に示されるように、ＴＭＲ素子８０は、トンネル絶縁膜８２を強磁性層（ピン層）８１と強磁性層（フリー層）８３とで挟み込んだ積層構造を有する。ＭＲＡＭ素子は、このＴＭＲ素子８０のトンネル磁気抵抗効果を利用した不揮発性メモリである。
【００７５】
図２５（Ａ）に示されるように、メモリセルは、ＴＭＲ素子８０、書き込み配線８４、トランジスタＴｒ、ワード線用配線８５、ビット線用配線８６および配線８７を含む。トンネル絶縁膜８２を挟み込む強磁性層８１，８３のうち一方の強磁性層８１にはビット線用配線８６が接続されており、他方の強磁性層８３は、配線８７を介してトランジスタＴｒのドレイン領域に接続されている。図２５（Ｂ）に示されるようにトランジスタＴｒのソース領域は接地されている。トランジスタＴｒのゲート電極は、配線８５を介してワード線ＷＬに接続されている。ＴＭＲ素子８０の一方の強磁性層８１は、配線８６を介してビット線ＢＬに接続されている。
【００７６】
強磁性層８１，８３の構成材料としては、たとえば、ＣｏＰｔやＦｅＰｔが挙げられる。トンネル絶縁膜８２の構成材料には、Ａｌ２Ｏ３などのアモルファス膜、あるいは、ＭｇＯやＭｇＯ／Ｍｇなどの単結晶膜を用いればよい。強磁性層８１，８３の各々は多層構造であってもよい。
【００７７】
トンネル絶縁膜８２を挟み込む強磁性層８１，８３の磁化（スピン）の向きが平行状態にある場合と、強磁性層８１，８３の磁化の向きが反平行状態にある場合とでは、ＴＭＲ素子８０のトンネル磁気抵抗に差が生じる。そのトンネル磁気抵抗の差を用いてＴＭＲ素子８０に「０」または「１」のビット情報を記憶させることができる。トンネル磁気抵抗の値は、ワード線ＷＬとビット線ＢＬの出力電圧差として検出され、この検出結果に基づいてビット情報が読み出される。ビット情報の書き換えは、ビット線ＢＬとワード線ＷＬに電流を流して強磁性層８１，８３に外部磁場を印加することにより行われる。この外部磁場の印加により強磁性層８１，８３の磁化の向きを平行状態または反平行状態のいずれか一方に設定できる。
【００７８】
なお、外部磁場や熱ゆらぎによって、強磁性層８１，８３の磁化の向きが変動しないように、強磁性膜／非磁性膜／強磁性膜の多層構造による強磁性膜間の磁気カップリングを導入して強磁性層８１，８３の少なくとも一方の磁化の向きを制御してもよい。当該多層構造の非磁性膜には、たとえば、Ｒｕ、ＣｕまたはＣｒを使用できる。強磁性層８１，８３の磁化状態を変える方法は、前述の外部磁場を利用する方法に限定されるものではない。スピン偏極した電子を強磁性層８１，８３の少なくとも一方に直接流すことによりスピントルクを与えてビット情報の書き込みと読み出しとを同時に行う方法を採用してもよい。
【００７９】
次に、図２６〜図３０を参照しつつ、第５の実施形態の半導体装置１０Ｃ（図３０）の製造工程について説明する。この半導体装置１０Ｃは、各々が図２５（Ａ）の基本構造を持つ複数のメモリセルが形成されるメモリ領域と、ロジック回路が形成されるロジック領域とを同一の半導体基板９０上に混載したものである。
【００８０】
図２６には、半導体素子の断面構造の一例が概略的に示されているが、これに限定されるものではない。この半導体素子は、半導体基板９０上に形成されたトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を含む。これらトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の各々は、ゲート電極、ソース拡散領域およびドレイン拡散領域を含むｎ型またはｐ型のＭＯＳトランジスタである。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、メモリセル用素子であり、トランジスタＴｒ４は、ロジック回路用素子である。トランジスタＴｒ１は、ＳＴＩなどの素子分離領域９１，９２により他の素子と分離され、トランジスタＴｒ２は、素子分離領域９２，９３により他の素子と分離され、トランジスタＴｒ３は、素子分離領域９３，９４により他の素子と分離され、トランジスタＴｒ４は、素子分離領域９４，９５により他の素子と分離されている。
【００８１】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の上には、第１層間絶縁膜１００が形成されている。この第１層間絶縁膜１００には、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のソース拡散領域およびドレイン拡散領域に接続されたコンタクトプラグ１１１Ａ，１１１Ｂ，１１２Ａ，１１２Ｂ，１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂが埋め込まれている。第１層間絶縁膜１００上には第２層間絶縁膜１０１が形成されている。この第２層間絶縁膜１０１には、コンタクトプラグ１１１Ａ，１１１Ｂ，１１２Ａ，１１２Ｂ，１１３Ａ，１１３Ｂ，１１４Ａ，１１４Ｂにそれぞれ接続された導電層１２１Ａ，１２１Ｂ，１２２Ａ，１２２Ｂ，１２３Ａ，１２３Ｂ，１２４Ａ，１２４Ｂが埋設されている。第２層間絶縁膜１０１上には、第３層間絶縁膜１０２、第４層間絶縁膜１０３および第５層間絶縁膜１０４が順次形成されている。
【００８２】
メモリ領域においては、第３層間絶縁膜１０２には、導電層１２１Ｂ，１２２Ｂ，１２３Ｂにそれぞれ接続する配線１３１，１３２，１３３が埋設されている。第４層間絶縁膜１０３には、配線１３１，１３２，１３３にそれぞれ接続されたＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃが形成されている。更に、第５層間絶縁膜１０４には、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃにそれぞれ接続されたビット線用配線１４１，１４２，１４３が埋設されている。一方、ロジック領域においては、第３層間絶縁膜１０２、第４層間絶縁膜１０３および第５層間絶縁膜１０４に形成されたスルーホールに配線１４４，１４５が埋設されている。
【００８３】
なお、第１〜第５層間絶縁膜１００〜１０４は低誘電率材料からなることが好ましい。低誘電率材料としては、たとえば、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ、多孔質ＳｉＯ２、または多孔質ＳｉＯＣが挙げられる。
【００８４】
その後、図２６に示した多層配線構造の第４層間絶縁膜１０３および第５層間絶縁膜１０４をエッチングで選択的に加工することにより複数の凹部（溝）を形成する。この結果、図２７に示されるように、凹部を有する第４層間絶縁膜１０３Ｐおよび第５層間絶縁膜１０４Ｐが形成される。メモリ領域においては、ＴＭＲ素子８０ＡとＴＭＲ素子８０Ｂとの間、並びに、ＴＭＲ素子８０ＢとＴＭＲ素子８０Ｃとの間に、それぞれ、比較的浅い凹部が第５層間絶縁膜１０４Ｐに形成されている。また、メモリ領域とロジック領域との間には、比較的深い凹部が第４層間絶縁膜１０３Ｐおよび第５層間絶縁膜１０４Ｐに形成されている。この凹部は、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃとロジック領域に形成された配線とを磁気的に分離する目的で形成されている。
【００８５】
続いて、積層構造の全面上にスパッタ法により下部バッファ膜１５３（図２７）が成膜される。下部バッファ膜１５３の構成材料は、上記第１の実施形態のバッファ膜１４（図１４）のそれと同じである。更に続けて、下部バッファ膜１５３の上に、たとえばＲＦマグネトロンスパッタ法により磁気シールド膜１５４（図２７）が形成される。ここで、磁気シールド膜１５４の形成時のプロセス温度の上限を、多層配線構造の低温プロセス（めっき法やスパッタ法）の温度の上限に準じた３５０〜４００℃の範囲内に設定すればよい。
【００８６】
その後、たとえばＤＣスパッタ法により、磁気シールド膜１５４を連続的に被覆する上部バッファ膜１５５（図２７）を成膜する。続けて、積層構造の全面上に、酸化ケイ素または窒化ケイ素などのハードマスク材料を堆積し、当該堆積されたハードマスク材料にＣＭＰを施すことで平坦化された第６層間絶縁膜１０５（図２８）を形成する。
【００８７】
その後、図２８の第６層間絶縁膜１０５をエッチングにより加工して、実質的にロジック領域に開口部を有し、かつメモリ領域を被覆するマスクパターン（図示せず）を形成する。続けて、このマスクパターンを用いて、下部バッファ膜１５３、磁気シールド膜１５４および上部バッファ膜１５５をエッチングにより選択的に加工する。その結果、図２９に示されるように、下部バッファ膜１５３Ｐ、磁気シールド膜１５４Ｐ、上部バッファ膜１５５Ｐおよび第６層間絶縁膜１０５Ｐが形成される。よって、実質的にメモリセルの形成領域のみを選択的に被覆する磁気シールド構造が形成されることとなる。
【００８８】
その後、図２９に示した積層構造の全面上に、配線１４６，１４７が埋設された第７層間絶縁膜１０６を形成することで図３０の第５の実施形態の半導体装置１０Ｃを得る。図３０に示されるように、磁気シールド構造を完全に被覆するように第７層間絶縁膜１０６が形成されている。なお、図３０の工程後に、図３０の構造に新たな配線を設けてもよい。
【００８９】
第５の実施形態の半導体装置１０Ｃおよびその製造方法は、上記第１の実施形態の半導体装置１０およびその製造方法と同様の効果を奏し、更に以下に説明する効果を奏する。先ず、図３０に示されているように、磁気シールド膜１５４Ｐは、下部バッファ膜１５３Ｐと上部バッファ膜１５５Ｐとで囲まれているので、磁性体材料の拡散を防止することができる。
【００９０】
図３０に示されているように、磁気シールド膜１５４Ｐは、第５層間絶縁膜１０４Ｐに埋設されたビット線用配線１４１，１４２間を磁気的に分離する凹部と、ビット線用配線１４２，１４３間を磁気的に分離する凹部とを有している。ビット線用配線１４１，１４２，１４３は、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃにビット情報を書き込む際に書き込み電流を印加される配線である。ビット線用配線１４１，１４２，１４３の各々は、磁気シールド膜１５４Ｐで覆われているので、書き込み電流の印加で生ずる外部磁場を増大させることが可能となる。これにより、ビット情報の書き込みに必要な電流の振幅を下げることができ、動作電力の低減が可能となる。
【００９１】
また、図３０に示した磁気シールド構造が存在しなければ、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃが外部から電磁ノイズを浴びると、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃを構成する強磁性層の磁化の向きが変化する可能性がある。図３０に示した磁気シールド構造により、ＴＭＲ素子８０Ａ，８０Ｂ，８０Ｃを当該電磁ノイズの影響から遮断することができ、メモリセルの誤動作を防止することができる。
【００９２】
上記により、第５の実施形態の半導体装置１０Ｃは、メモリセルの低消費電力化および高信頼性を実現し得る磁気シールド構造を有する。
【００９３】
（第６の実施形態）
次に、本発明に係る第６の実施形態について説明する。図３１（Ａ）および図３１（Ｂ）は、第６の実施形態の半導体装置の製造工程を概略的に示す断面図である。本実施形態では、図１に示した多層配線層１１Ｂが形成された後、当該多層配線層１１Ｂをエッチングにより加工して図３１（Ａ）に示す凹部（溝）を形成する。更に、当該凹部にバッファ膜１４Ｔを形成し、続けて、スパッタ法やめっき法により当該凹部に磁性体膜を埋め込む。その後、バッファ膜１４Ｔおよび磁気シールド膜１５ＦをＣＭＰにより平坦化して図３１（Ｂ）に示すようにバッファ膜１４Ｈと埋め込み磁気シールド膜１５Ｈとからなる磁気シールド構造を得る。
【００９４】
第６の実施形態の半導体装置およびその製造方法では、インダクタの形成領域のみを選択的に被覆する磁気シールド構造を形成することが可能である。インダクタの周辺およびインダクタの中心領域を磁気シールド構造が貫く構造が得られるので、磁束密度を効率的に高めることが可能である。図３１（Ｂ）の構造を得た後は、更に配線層を形成してもよい。
【００９５】
（第７の実施形態）
次に、本発明に係る第７の実施形態について説明する。図３２（Ａ）は、第７の実施形態の半導体装置の構造を概略的に示す断面図である。本実施形態では、図２（Ａ）に示すトランジスタ層１１Ａが形成された後、配線を含む第２層間絶縁膜２７と配線を含む第３層間絶縁膜とを形成する。当該第３層間絶縁膜にエッチングにより凹部（溝）を形成して第３層間絶縁膜２８Ｃを得る。その後、この凹部に下部バッファ膜１４Ｆを形成し、続けて下部バッファ膜１４Ｆの上に磁性体材料を堆積する。当該堆積された磁性体材料をＣＭＰにより平坦化して図３２（Ａ）に示す埋め込み磁気シールド膜１５Ｉが形成される。更に、図３２（Ｂ）に示すように、図３２（Ａ）に示す磁気シールド膜１５Ｉを被覆するように選択的に上部バッファ膜１４Ｓが成膜される（図３２（Ｂ））。
【００９６】
第７の実施形態の半導体装置およびその製造方法では、磁気シールド膜１５Ｉを下部バッファ膜１４Ｆと上部バッファ膜１４Ｓとで完全に覆う磁気シールド構造が形成される。よって、磁気シールド膜１５Ｉの水平方向端部からの磁束の漏れを防止することができる。
【００９７】
（第８の実施形態）
次に、図３２（Ｃ）は、本発明に係る第８の実施形態の半導体装置の構造を概略的に示す断面図である。本実施形態の半導体装置は、図示する配線のうち一部の配線をバッファ膜１４Ｉ，１４Ｇを介して完全に囲む埋め込み磁気シールド膜１５Ｉ，１５Ｊを有している。埋め込み磁気シールド膜１５Ｉは、エッチング工程、スパッタ法およびＣＭＰにより、第３層間絶縁膜２８Ｃに形成された凹部（溝）内にバッファ膜１４Ｆを介して埋設されている。また、埋め込み磁気シールド膜１５Ｊは、エッチング工程、スパッタ法およびＣＭＰにより、第４層間絶縁膜２９Ｄおよび第５層間絶縁膜２９Ｃに形成された凹部（溝）内にバッファ膜１４Ｇを介して埋設されている。
【００９８】
第８の実施形態の半導体装置およびその製造方法では、第４層間絶縁膜２９Ｄに形成された複数の配線のうち一部の配線のみを被覆する磁気シールド構造が形成される。このような磁気シールド構造を、たとえば、インダクタ用の配線で発生する磁束に沿った形状となるように形成すれば、インダクタの磁束密度を効率的に高めることが可能である。
【００９９】
（シミュレーションによる評価）
次に、インダクタによる磁束状態をシミュレーションした結果を説明する。図３３および図３４は、シミュレーション用の３次元スパイラルインダクタの構造を概略的に示す図である。図３４は、３次元スパイラルインダクタの概略斜視図であり、図３３は、図３４に示したインダクタのＡ１−Ａ２線に沿った概略断面図である。この３次元スパイラルインダクタは、金属配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５にそれぞれ形成された平面型のスパイラルインダクタＩ２，Ｉ３，Ｉ４，Ｉ５と、最上層のスパイラルインダクタＩ５に接続された配線６５とを有する。スパイラルインダクタＩ２〜Ｉ５は、ビアホール導体（図示せず）を介して直列に接続されている。また、スパイラルインダクタＩ２〜Ｉ５の各々の外形は、各辺の長さが約１７μｍとなる正方形状である。
【０１００】
図３５および図３６は、図３４に示したインダクタ上に磁気シールド膜（電気抵抗率ρ＝１０７Ω・ｃｍ；透磁率μ＝１００（透磁率の単位はＣＧＳ単位系による無単位））を配置した場合のシミュレーションの結果を示す図である。これらのシミュレーションでは、インダクタに１０ＧＨｚの高周波電流を流した。図３５と図３６は、全て１０ＧＨzにおける磁界強度を０．００Ａ／ｍ〜６．２６×１０５Ａ／ｍの範囲内で濃淡の程度で示している。
【０１０１】
図３５のシミュレーションでは、磁気シールド膜は、インダクタの中心領域に凹部形状を有する。このシミュレーション結果では、インダクタの中心領域における磁束が高密度化していることが確認された。磁気シールド膜の磁化容易軸は磁気シールド膜の面内方向を向く傾向があるので、当該凹部における磁気シールド膜の磁化容易軸の方向は、インダクタの中心領域における磁束の方向と一致しやすい。このため、インダクタの磁束密度を効率的に高めることができる。
【０１０２】
一方、図３６中の点線は、平坦面を持つ磁気シールド膜を表している。このシミュレーション結果でも、インダクタの中心領域における磁束が高密度化していることが確認されたが、図３６の結果よりも、図３５のシミュレーション結果の方が、より磁束密度が高められた。これは、磁性体膜の凹部形状の、インダクタ内の磁束集中部への配置と、インダクタの磁束形状と凹部形状磁性体膜の磁化容易軸を合わせることにより、効率的に磁束密度を高められるためである。
【０１０３】
次に、図３７、図３８および図３９は、図３４に示したインダクタに１０ＧＨｚの高周波電流を流した場合のシミュレーション結果である磁界の強度分布を表す図である。図３７、図３８および図３９は、１×１０３Ａ／ｍ〜２×１０５Ａ／ｍの範囲内の濃淡の程度に応じた、１０ＧＨzにおける磁界の強度分布を示している。
【０１０４】
図３７のシミュレーションでは、インダクタ上に磁気シールド膜は配置されていない。図３８のシミュレーションでは、インダクタ上に平坦面を持つ磁気シールド膜（電気抵抗率ρ＝１０ＭΩ・ｃｍ；透磁率μ＝２）が配置されている。図３８の磁気シールド膜は、１０ＭΩ・ｃｍの電気抵抗率を持つ、渦電流損失の低い磁性体膜である。図３７のシミュレーション結果よりも図３８のシミュレーション結果の方で、インダクタの中心領域とその周辺での磁束が高密度化していることが確認された。よって、図３８の、電気抵抗率１０ＭΩ・ｃｍを有する磁気シールド膜は、ＧＨｚ帯でのインダクタの磁束密度を高められる磁性体膜として効果的である。
【０１０５】
図３９のシミュレーションでは、インダクタ上に平坦面を持つ磁気シールド膜（電気抵抗率ρ＝１０μΩ・ｃｍ；透磁率μ＝１００）が配置されている。ここで用いた抵抗率と透磁率は、パーマロイのような一般的な軟磁性体の透磁率と電気抵抗率を想定したものを用いている。図３９の磁気シールド膜は、１０μΩ・ｃｍの電気抵抗率を持つ、渦電流損失が非常に高い磁性体膜である。このシミュレーション結果では、電気抵抗率１０μΩ・ｃｍの磁性体膜では、１０ＧＨｚの高周波帯で、インダクタ中の磁束密度を高めるような磁気シールド効果はなく、渦電流損失が極めて大きいため、図３７の磁性体膜を用いない構造よりもインダクタ中の磁場強度が低下している。このような低抵抗な（電気抵抗率ρ＝１０μΩ・ｃｍ）磁性体膜では、渦電流損失が極めて大きいため、ＧＨｚにおけるインダクタの性能を上げることはできない。
【０１０６】
上記シミュレーション結果によれば、磁気シールド膜として高抵抗かつ低損失な磁性体膜を用いた場合、ＧＨｚ帯ではインダクタの中心部の磁場強度が高まり、磁束の広がりが抑えられることが分かった。また、磁気シールド膜の凹部がインダクタの巻き線構造の中心領域に形成された構造では、凹部が形成されない場合と比べて、インダクタの中心領域の磁場強度が向上することが分かった。
【０１０７】
次に、別のシミュレーション結果について説明する。図４０（Ａ）および図４０（Ｂ）は、このシミュレーション用の３次元スパイラルインダクタの断面を概略的に示す図である。図４０（Ａ）および図４０（Ｂ）の３次元スパイラルインダクタの断面は、図３４に示した３次元スパイラルインダクタのＡ１−Ａ２線に沿った断面である。
【０１０８】
図４０（Ａ）および図４０（Ｂ）の３次元スパイラルインダクタは、金属配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５にそれぞれ形成された平面型のスパイラルインダクタＩ２，Ｉ３，Ｉ４，Ｉ５と、金属配線層Ｍ６内に形成され最上層のスパイラルインダクタＩ５に接続された配線６５とを有する。スパイラルインダクタＩ２〜Ｉ５は、ビアホール導体（図示せず）を介して直列に接続されている。また、スパイラルインダクタＩ２〜Ｉ５の各々の外形は、各辺の長さが約１７μｍとなる正方形状である。図４０（Ａ）の構造では、３次元スパイラルインダクタを被覆する平坦な磁気シールド膜１５Ｍが形成されている。一方、図４０（Ｂ）の構造では、３次元スパイラルインダクタを被覆し、かつ３次元スパイラルインダクタの中心領域に凹部を有する磁気シールド膜１５Ｎが形成されている。磁気シールド膜１５Ｍ，１５Ｎのいずれも、透磁率μ＝５，電気抵抗率ρ＝１０７Ω・ｃｍおよび厚み５００ｎｍを有する磁性体膜である。
【０１０９】
図４１および図４２は、１）図４０（Ａ）の磁気シールド膜（磁性体薄膜）１５Ｍを有する構造、２）図４０（Ｂ）の磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造、３）図４０（Ａ），（Ｂ）の３次元スパイラルインダクタを有するが、磁気シールド膜（磁性体）を持たない構造、という３種類の構造に関するシミュレーション結果を示すグラフである。図４１のグラフは、３次元スパイラルインダクタのインダクタンスの周波数依存性を示しており、このグラフにおいて、横軸は周波数（単位：ＧＨｚ）に、縦軸はインダクタンス（単位：ｎＨ）にそれぞれ対応している。図４２のグラフは、３次元スパイラルインダクタのＱ値の周波数依存性を示しており、このグラフにおいて、横軸は周波数（単位：ＧＨｚ）に、縦軸は、エネルギー損失に逆比例するＱ値にそれぞれ対応している。
【０１１０】
図４１のグラフによれば、磁気シールド膜１５Ｍ，１５Ｎを有する構造の場合、磁気シールド膜を持たない構造の場合と比べて、ＧＨｚ帯で高いインダクタンスが得られていることが分かる。平坦な磁気シールド膜（磁性体薄膜）１５Ｍを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、インダクタンスの向上率が４ＧＨｚで約３％であった。また、磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、インダクタンスの向上率が４ＧＨｚで約８％であった。図３５および図３６のシミュレーション結果によれば、上述の通り、インダクタの中心領域における磁束が高密度化していることが確認された。図４１および図４２のシミュレーション結果により、インダクタ性能も向上することが確認された。
【０１１１】
また、磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造の場合は、平坦な磁気シールド膜（磁性体薄膜）１５Ｍを有する構造の場合よりも、インダクタンスの向上率が高いことが分かる。その理由は、３次元スパイラルインダクタの磁束集中部に磁気シールド膜（磁性体膜）１５Ｎの凹部が配置されており、３次元スパイラルインダクタの中心領域での磁束の方向が当該凹部での磁気シールド膜１５Ｎの磁化容易軸の方向と一致しやすいので、効率的に磁束密度を高めることができるからである。
【０１１２】
図４２のグラフによれば、平坦な磁気シールド膜（磁性体薄膜）１５Ｍを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、Ｑ値の向上率が２．８％であった。また、磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、Ｑ値の向上率が６．３％であった。
【０１１３】
次に、平面型スパイラルインダクタに対するシミュレーション結果を説明する。図４３（Ａ）および図４３（Ｂ）は、このシミュレーション用の平面型スパイラルインダクタの断面を概略的に示す図である。図４４は、この平面型スパイラルインダクタの斜視図であり、図４３（Ａ）および図４３（Ｂ）の平面型スパイラルインダクタの断面は、図４４のインダクタのＢ１−Ｂ２線に沿った断面である。
【０１１４】
図４３（Ａ）および図４３（Ｂ）の平面型スパイラルインダクタは、金属配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５のうち金属配線層Ｍ５のみに形成されたスパイラルインダクタＩ５と、金属配線層Ｍ６内に形成されスパイラルインダクタＩ５に接続された配線６５とを有する。このスパイラルインダクタＩ５の外形は、各辺の長さが約１７μｍとなる正方形状である。図４３（Ａ）の構造では、平面型スパイラルインダクタを被覆する平坦な磁気シールド膜１５Ｍが形成されている。一方、図４３（Ｂ）の構造では、平面型スパイラルインダクタを被覆し、かつ平面型スパイラルインダクタの中心領域に凹部を有する磁気シールド膜１５Ｎが形成されている。図４３（Ａ）および図４３（Ｂ）の磁気シールド膜１５Ｍ，１５Ｎの寸法および電磁気特性は、図４０（Ａ）および図４０（Ｂ）の磁気シールド膜１５Ｍ，１５Ｎと同じである。
【０１１５】
図４５および図４６は、１）図４３（Ａ）の磁気シールド膜（磁性体薄膜）１５Ｍを有する構造、２）図４３（Ｂ）の磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造、３）図４３（Ａ），（Ｂ）の平面型スパイラルインダクタを有するが、磁気シールド膜（磁性体）を持たない構造、という３種類の構造に関するシミュレーション結果を示すグラフである。図４５のグラフは、平面型スパイラルインダクタのインダクタンスの周波数依存性を示しており、このグラフにおいて、横軸は周波数（単位：ＧＨｚ）に、縦軸はインダクタンス（単位：ｎＨ）にそれぞれ対応している。図４２のグラフは、平面型スパイラルインダクタのＱ値の周波数依存性を示しており、このグラフにおいて、横軸は周波数（単位：ＧＨｚ）に、縦軸は、エネルギー損失に逆比例するＱ値にそれぞれ対応している。
【０１１６】
図４５のグラフによれば、磁気シールド膜１５Ｍ，１５Ｎを有する構造の場合、磁気シールド膜を持たない構造の場合と比べて、ＧＨｚ帯で高いインダクタンスが得られていることが分かる。この結果は、上述の３次元スパイラルインダクタに関するシミュレーション結果と同様である。また、平坦な磁気シールド膜（磁性体薄膜）１５Ｍを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、インダクタンスの向上率が４ＧＨｚで約６％であった。また、磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、インダクタンスの向上率が４ＧＨｚで約１２％であった。
【０１１７】
図４６によれば、平坦な磁気シールド膜（磁性体薄膜）１５Ｍを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、Ｑ値の向上率が９．７％であった。また、磁気シールド膜（凹部形状磁性体膜）１５Ｎを有する構造の場合、磁気シールド膜（磁性体）を持たない構造の場合と比べて、Ｑ値の向上率が１５．７％であった。このようにＱ値が向上した理由は、磁気シールド効果により、磁気効率が向上し、さらにインダクタでの誘起磁束が広がらないので、半導体基板（たとえば、シリコン基板）などの低抵抗な箇所での渦電流損失が軽減されたからだと考えられる。
【０１１８】
以上、各種シミュレーション結果について説明した。上記シミュレーションにより確認された磁気シールド効果は、磁気シールド膜の下方にあるインダクタの形状に限定されるものではないが、インダクタがつくる磁場分布により磁気シールド効果の程度は異なる。インダクタの誘起磁束が広がりやすく、インダクタの磁気効率が低い構造に磁気シールド膜を適用すれば、磁気シールド効果は十分に発揮されることが上記シミュレーション結果により確認された。また、Ｎｉ−Ｚｎ系フェライト膜のような高抵抗な磁気シールド膜を用いた場合には、ＧＨｚ帯でも、渦電流損失が小さく、インダクタ性能（インダクタンス、Ｑ値）を高められることが確認された。
【０１１９】
なお、上記シミュレーションでは、単一層からなる磁気シールド膜を使用したが、たとえ、図２３（Ｉ）に示した磁気シールド構造７０のような多層構造を使用しても、同様のシミュレーション結果が得られることは明らかである。
【０１２０】
図４７は、同一の半導体基板２０上に並列に形成された２個の３次元スパイラルインダクタを概略的に示す断面図である。これら３次元スパイラルインダクタは、それぞれ、図４０（Ａ）に示した３次元スパイラルインダクタと同じ構造を有しており、配線層Ｍ１上に形成されている。磁気シールド膜１５Ｎにより各３次元スパイラルインダクタの磁束密度の広がりが抑制されるので、これら３次元スパイラルインダクタ間の磁気結合が生じにくくなり、クロストークの発生が抑制される。よって、３次元スパイラルインダクタ間の水平方向距離を短くし、３次元スパイラルインダクタを密に配置させることが可能である。なお、２個の３次元スパイラルインダクタが半導体基板２０上に並列に形成された形態に限らず、３次元スパイラルインダクタと平面型スパイラルインダクタとが半導体基板上に並列に形成された形態や、３個以上のインダクタが半導体基板２０上に並列に形成された形態もあり得る。
【０１２１】
以上、図面を参照して本発明に係る種々の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施形態では、多層配線構造を構成する層の数は４層ないし７層であったが、これに限定されるものではない。多層配線構造を構成する層の数を８層以上にしてもよい。また、第１の実施形態では、インダクタ６２は２層構造を有していたが、これに限定されず、３層以上の構造を有していてもよい。
【０１２２】
第２の実施形態では、形状加工された磁気シールド膜１５Ａ〜１５Ｅの上に上部バッファ膜１６が成膜されているが、これに限定されるものではない。図１に示した平坦面を持つ磁気シールド膜１５の上に上部バッファ膜１６が成膜されてもよい。
【０１２３】
第３の実施形態では、凹部３５，３６，３７が形成されたが、これら凹部３５，３６，３７の位置、形状および数は、特に限定されるものではない。たとえば、凹部３６のエッチング深さを、図２０（Ｂ）に示した深さよりも大きくしてもよい。
【０１２４】
また、第３の実施形態では、図２３（Ｉ）に示されるようにインダクタの形成領域のみを被覆する磁気シールド構造７０が形成されているが、これに限定されるものではない。磁気シールド構造は、インダクタを構成する配線の代わりに、他のノイズ発生源となり得る配線のみを被覆するように形成されてもよい。
【０１２５】
上記第５の実施形態の半導体装置１０Ｃは、ＴＭＲ効果を利用した不揮発性メモリセルを含むものであったが、これに限定されるものではない。第５の実施形態の半導体装置は、ＴＭＲ効果に限らず、一対をなす強磁性体のスピン状態の組み合わせに応じて電気抵抗が変化するという磁気抵抗効果を利用するメモリセルを含むものであればよい。たとえば、ＧＭＲ（Giant MagnetoResistive：巨大磁気抵抗）効果を利用してもよい。
なお、本発明は、以下の構成を適用することも可能である。
（１）
基板と、
前記基板の主面上に形成され、かつ配線層を含む半導体素子と、
前記半導体素子を被覆する磁性体からなる磁気シールド膜と、
前記半導体素子と前記磁気シールド膜との間に介在し、かつ前記磁気シールド膜の磁性体材料の拡散を防止するバッファ膜と、
を有する半導体装置。
（２）
（１）記載の半導体装置であって、前記磁性体は、スピネル型結晶構造を持つフェライトである、半導体装置。
（３）
（２）記載の半導体装置であって、前記フェライトは、ＸＦｅ２Ｏ４およびＹ１−ｎＺｎＦｅ２Ｏ４のうちの少なくとも一方の酸化物磁性体を主成分として含み、前記Ｘは、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｏ、ＭｎおよびＦｅよりなる群から選択された１種の元素であり、前記Ｙは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素であり、前記Ｚは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素である、半導体装置。
（４）
（２）または（３）記載の半導体装置であって、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置。
（５）
（２）から（４）のうちのいずれか１項に記載の半導体装置であって、前記バッファ膜は、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素を含む膜である、半導体装置。
（６）
（２）から（５）のうちのいずれか１項に記載の半導体装置であって、前記バッファ膜は、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素の窒化膜または当該元素の酸化膜を含む、半導体装置。
（７）
（２）または（３）記載の半導体装置であって、前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置。
（８）
（２）または（３）記載の半導体装置であって、前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（４００）面を有する、半導体装置。
（９）
（２）または（３）記載の半導体装置であって、前記バッファ膜はＴｉを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した面として、（１１１）面、（２２２）面および（３３３）面の中から選択された少なくとも１つを有する、半導体装置。
（１０）
（１）から（９）のうちのいずれか１項に記載の半導体装置であって、前記半導体素子と前記バッファ膜との間に絶縁膜が形成されている、半導体装置。
（１１）
（１０）記載の半導体装置であって、前記絶縁膜に単数または複数の凹部または凸部が形成されており、前記絶縁膜の当該凹部または当該凸部の面に沿って前記バッファ膜および前記磁気シールド膜が形成されている、半導体装置。
（１２）
（１）から（１１）のうちのいずれか１項に記載の半導体装置であって、前記磁気シールド膜を連続的に被覆する上部バッファ膜を更に備える半導体装置。
（１３）
（１）から（１２）のうちのいずれか１項に記載の半導体装置であって、前記磁気シールド膜は、前記半導体素子の上面を選択的に被覆するように形成されている、半導体装置。
（１４）
（１３）記載の半導体装置であって、前記半導体素子の配線層はインダクタを構成しており、前記磁気シールド膜は、少なくとも前記インダクタの形成領域を被覆するように形成されている、半導体装置。
（１５）
（１４）記載の半導体装置であって、前記インダクタを構成する配線はスパイラル状に形成されており、前記磁気シールド膜は、前記インダクタの中心領域に凹部形状を有する、半導体装置。
（１６）
（１３）記載の半導体装置であって、前記半導体素子は、前記配線層と前記配線層に電気的に接続された磁気抵抗素子とを有するメモリセルを含み、前記磁気シールド膜は、少なくとも前記メモリセルの形成領域を被覆するように形成されている、半導体装置。
（１７）
基板の主面上に配線層を含む半導体素子を形成するステップと、
前記半導体素子を被覆し、かつ磁性体材料の拡散を防止するバッファ膜を形成するステップと、
前記バッファ膜を被覆し、かつ前記磁性体材料からなる磁気シールド膜を形成するステップと、
を含む半導体装置の製造方法。
（１８）
（１７）記載の半導体装置の製造方法であって、前記磁性体は、スピネル型結晶構造を持つフェライトである、半導体装置の製造方法。
（１９）
（１８）記載の半導体装置の製造方法であって、前記フェライトは、ＸＦｅ２Ｏ４およびＹ１−ｎＺｎＦｅ２Ｏ４のうちの少なくとも一方の酸化物磁性体を主成分として含み、前記Ｘは、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｏ、ＭｎおよびＦｅよりなる群から選択された１種の元素であり、前記Ｙは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素であり、前記Ｚは、Ｎｉ、Ｚｎ、Ｃｕ、ＣｏおよびＭｎよりなる群から選択された１種の元素である、半導体装置の製造方法。
（２０）
（１８）または（１９）記載の半導体装置の製造方法であって、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置の製造方法。
（２１）
（１８）から（２０）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記バッファ膜は、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素を含む膜である、半導体装置の製造方法。
（２２）
（１８）から（２０）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記バッファ膜は、Ｗ、Ｔａ、ＴｉおよびＲｕの中から選択された少なくとも１種の元素の窒化膜または当該元素の酸化膜を含む、半導体装置の製造方法。
（２３）
（１８）または（１９）記載の半導体装置の製造方法であって、前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（３１１）面を有する、半導体装置の製造方法。
（２４）
（１８）または（１９）記載の半導体装置の製造方法であって、前記バッファ膜はＴａＮを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した（４００）面を有する、半導体装置の製造方法。
（２５）
（１８）または（１９）記載の半導体装置の製造方法であって、前記バッファ膜はＴｉを主成分として含み、前記磁気シールド膜は、膜厚方向に配向した面として、（１１１）面、（２２２）面および（３３３）面の中から選択された少なくとも１つを有する、半導体装置の製造方法。
（２６）
（１７）から（２５）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記半導体素子を形成した後に前記半導体素子を被覆する絶縁膜を形成するステップを更に備え、前記磁気シールド膜は、前記絶縁膜を被覆するように形成される、半導体装置の製造方法。
（２７）
（２６）記載の半導体装置の製造方法であって、前記絶縁膜にエッチングを施して前記絶縁膜に凹部または凸部を形成するステップを更に備え、
前記絶縁膜の当該凹部または当該凸部の面に沿って前記バッファ膜および前記磁気シールド膜が形成されている、半導体装置の製造方法。
（２８）
（１７）から（２７）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記磁気シールド膜を連続的に被覆する上部バッファ膜を形成するステップを更に備える半導体装置の製造方法。
（２９）
（１７）から（２８）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記磁気シールド膜は、前記半導体素子の上面を選択的に被覆するように形成されている、半導体装置の製造方法。
（３０）
（２９）記載の半導体装置の製造方法であって、前記半導体素子の配線層はインダクタを構成しており、前記磁気シールド膜は、少なくとも前記インダクタの形成領域を被覆するように形成されている、半導体装置の製造方法。
（３１）
（３０）記載の半導体装置の製造方法であって、前記インダクタを構成する配線はスパイラル状に形成されており、前記磁気シールド膜は、前記インダクタの中心領域に凹部形状を有する、半導体装置の製造方法。
（３２）
（２９）記載の半導体装置の製造方法であって、前記半導体素子は、前記配線層と、前記配線層に電気的に接続された磁気抵抗素子とを有するメモリセルを含み、前記磁気シールド膜は、少なくとも前記メモリセルの形成領域を被覆するように形成されている、半導体装置の製造方法。
（３３）
（１７）から（３２）のうちのいずれか１項に記載の半導体装置の製造方法であって、前記バッファ膜および前記磁気シールド膜が４００℃以下のプロセス温度で形成される、半導体装置の製造方法。
【図面の簡単な説明】
【０１２６】
【図１】本発明に係る第１の実施形態の半導体装置の断面構造を概略的に示す図である。
【図２】第１の実施形態の半導体装置の製造工程を概略的に示す断面図である。
【図３】Ｘ線回折データを表すグラフである。
【図４】Ｘ線回折データを表すグラフである。
【図５】飽和磁化の酸素濃度依存性を示すグラフである。
【図６】Ｘ線回折データを表すグラフである。
【図７】Ｎｉ−Ｚｎ系フェライト／ＴａＮとＮｉ−Ｚｎ系フェライト／ＳｉＯ２の積層構造の磁気ヒステリシスの測定結果を示すグラフである。
【図８】Ｎｉ−Ｚｎ系フェライト／Ｔｉの積層構造の磁気ヒステリシスの測定結果を示すグラフである。
【図９】Ｘ線回折データを表すグラフである。
【図１０】Ｘ線回折データを表すグラフである。
【図１１】Ｘ線回折データを表すグラフである。
【図１２】Ｘ線回折データを表すグラフである。
【図１３】図１１および図１２の測定の対象とされたＮｉ−Ｚｎ系フェライト／ＲｕとＮｉ−Ｚｎ系フェライト／ＴａＮの積層構造の電流−電圧特性を示すグラフである。
【図１４】Ｎｉ−Ｚｎ系フェライト膜の成膜時の酸素濃度とＮｉ−Ｚｎ系フェライト膜の（３１１）面のＸＲＤピーク強度との間の関係を示すグラフである。
【図１５】（３１１）面のＸＲＤピーク強度と飽和磁化Ｍｓとの間の関係を示すグラフである。
【図１６】Ｎｉ−Ｚｎ系フェライト／ＴａＮ積層構造の電流−電圧特性を示すグラフである。
【図１７】裏面ＳＩＭＳの結果を示すグラフである。
【図１８】本発明に係る第２の実施形態の半導体装置の断面構造を概略的に示す図である。
【図１９】（Ａ）は、磁気シールド構造を概略的に示す図であり、（Ｂ）は、磁性細線構造の一例を概略的に示す図である。
【図２０】本発明に係る第３の実施形態の半導体装置の製造工程を示す断面図である。
【図２１】第３の実施形態の半導体装置の製造工程を示す断面図である。
【図２２】第３の実施形態の半導体装置の製造工程を示す断面図である。
【図２３】第３の実施形態の半導体装置の製造工程を示す断面図である。
【図２４】本発明に係る第４の実施形態の半導体装置の構造を概略的に示す断面図である。
【図２５】（Ａ）は、メモリセルの基本構造を概略的に示す断面図であり、（Ｂ）は、（Ａ）のメモリセルの等価回路図である。
【図２６】本発明に係る第５の実施形態の半導体装置の製造工程を示す断面図である。
【図２７】第５の実施形態の半導体装置の製造工程を示す断面図である。
【図２８】第５の実施形態の半導体装置の製造工程を示す断面図である。
【図２９】第５の実施形態の半導体装置の製造工程を示す断面図である。
【図３０】第５の実施形態の半導体装置の製造工程を示す断面図である。
【図３１】本発明に係る第６の実施形態の半導体装置の製造工程を概略的に示す断面図である。
【図３２】（Ａ）および（Ｂ）は、本発明に係る第７の実施形態の半導体装置の構造を概略的に示す断面図であり、（Ｃ）は、本発明に係る第８の実施形態の半導体装置の構造を概略的に示す断面図である。
【図３３】図３４に示したインダクタのＡ１−Ａ２線に沿った概略断面図である。
【図３４】インダクタの概略斜視図である。
【図３５】図３４に示したインダクタ上に磁気シールド膜を配置した場合のシミュレーションの結果を示す図である。
【図３６】図３４に示したインダクタ上に磁気シールド膜を配置した場合のシミュレーションの結果を示す図である。
【図３７】図３４に示したインダクタ上に磁気シールド膜を配置しない場合のシミュレーションの結果を示す図である。
【図３８】図３４に示したインダクタ上に低損失の磁気シールド膜を配置した場合のシミュレーションの結果を示す図である。
【図３９】図３４に示したインダクタ上に高損失の磁気シールド膜を配置した場合のシミュレーションの結果を示す図である。
【図４０】（Ａ）および（Ｂ）は、シミュレーション用の３次元スパイラルインダクタの断面を概略的に示す図である。
【図４１】３次元スパイラルインダクタのインダクタンスの周波数依存性を示すグラフである。
【図４２】３次元スパイラルインダクタのＱ値の周波数依存性を示すグラフである。
【図４３】（Ａ）および（Ｂ）は、シミュレーション用の平面型スパイラルインダクタの断面を概略的に示す図である。
【図４４】平面型スパイラルインダクタの斜視図である。
【図４５】平面型スパイラルインダクタのインダクタンスの周波数依存性を示すグラフである。
【図４６】平面型スパイラルインダクタのＱ値の周波数依存性を示すグラフである。
【図４７】並列に形成された２個の３次元スパイラルインダクタを概略的に示す断面図である。
【符号の説明】
【０１２７】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｓ  半導体装置
１１Ａ  トランジスタ層
１１Ｂ  多層配線層
１２  半導体素子
１３  絶縁膜（誘電体膜）
１４，１４Ｔ，１４Ｈ，１４Ｆ，１４Ｓ，１４Ｇ  バッファ膜
１５，１５Ｈ，１５Ｔ，１５Ｍ，１５Ｎ，１５Ｆ，１５Ｉ，１５Ｊ  磁気シールド膜
１５Ｇ  磁性薄膜
１５０，１５１  磁性細線
１６，１６Ｔ  上部バッファ膜
２０，９０  半導体基板
２６〜３２  層間絶縁膜
６２，６２Ｓ  インダクタ
７０  磁気シールド構造
８０，８０Ａ〜８０Ｃ  ＴＭＲ素子
８１，８３  強磁性層
８２  トンネル絶縁膜
８４  書き込み配線
８５  ワード線用配線
８６  ビット線用配線
【図１】
0005085487.tif 000002
【図２】
0005085487.tif 000003
【図３】
0005085487.tif 000004
【図４】
0005085487.tif 000005
【図５】
0005085487.tif 000006
【図６】
0005085487.tif 000007
【図７】
0005085487.tif 000008
【図８】
0005085487.tif 000009
【図９】
0005085487.tif 000010
【図１０】
0005085487.tif 000011
【図１１】
0005085487.tif 000012
【図１２】
0005085487.tif 000013
【図１３】
0005085487.tif 000014
【図１４】
0005085487.tif 000015
【図１５】
0005085487.tif 000016
【図１６】
0005085487.tif 000017
【図１７】
0005085487.tif 000018
【図１８】
0005085487.tif 000019
【図１９】
0005085487.tif 000020
【図２０】
0005085487.tif 000021
【図２１】
0005085487.tif 000022
【図２２】
0005085487.tif 000023
【図２３】
0005085487.tif 000024
【図２４】
0005085487.tif 000025
【図２５】
0005085487.tif 000026
【図２６】
0005085487.tif 000027
【図２７】
0005085487.tif 000028
【図２８】
0005085487.tif 000029
【図２９】
0005085487.tif 000030
【図３０】
0005085487.tif 000031
【図３１】
0005085487.tif 000032
【図３２】
0005085487.tif 000033
【図３３】
0005085487.tif 000034
【図３４】
0005085487.tif 000035
【図４０】
0005085487.tif 000036
【図４１】
0005085487.tif 000037
【図４２】
0005085487.tif 000038
【図４３】
0005085487.tif 000039
【図４４】
0005085487.tif 000040
【図４５】
0005085487.tif 000041
【図４６】
0005085487.tif 000042
【図４７】
0005085487.tif 000043
【図３５】
0005085487.tif 000044
【図３６】
0005085487.tif 000045
【図３７】
0005085487.tif 000046
【図３８】
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【図３９】
0005085487.tif 000048