(57)【特許請求の範囲】
【請求項１】
２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置において、
前記画素から出力される前記画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、
前記比較回路から出力された前記差信号の論理を反転する反転回路と、
前記比較回路で前記画素信号と前記基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路と
を備える固体撮像装置。
【請求項２】
前記マスク回路は、前記反転回路の出力信号と、出力イネーブル信号を入力とするNAND回路で構成される
請求項１に記載の固体撮像装置。
【請求項３】
画素から出力されるアナログの画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、前記比較回路から出力された前記差信号の論理を反転する反転回路と、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路とを備え、２次元マトリクス状に配列された複数の前記画素のAD変換処理を列並列に行う固体撮像装置の駆動制御方法において、
前記比較回路において、前記画素信号と前記基準信号の入力オフセットをキャンセルし、
前記マスク回路において、前記比較回路で前記入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクする
ステップを含む駆動制御方法。
【請求項４】
２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置において、
前記固体撮像装置が、
前記画素から出力される前記画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、
前記比較回路から出力された前記差信号の論理を反転する反転回路と、
前記比較回路で前記画素信号と前記基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路と
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、駆動制御方法、および撮像装置に関し、特に、画素信号と基準信号の入力オフセットキャンセル時に流れる貫通電流を抑制することで、消費電力を低減させることができるようにする固体撮像装置、駆動制御方法、および撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、画素を行列状に２次元配置し、列ごとにAD変換部（ADC(Analog-Digital Converter)を配置させた列並列AD変換方式（以下、カラムAD変換方式という）搭載のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが提案されている。
【０００３】
また近年では、より高速撮像に適したように改良されたカラムAD変換方式搭載のCMOSイメージセンサも提案されており、例えば、特許文献１では、アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化および高分解能を達成したカラムAD変換方式搭載のCMOSイメージセンサが提案されている。
【０００４】
図１は、カラムAD変換方式搭載のCMOSイメージセンサにおいて、行列状に２次元配置された各画素の画素信号がアップダウンカウンタに入力されるまでの簡単な構成例を示している。
【０００５】
画素(Pixel)１は、受光量に応じたアナログの画素信号を電圧比較部(Comp)３に供給する。また、電圧比較部３には、参照電圧供給回路としてのDAC（Digital to Analog Converter）２から、時間が経過するにつれてレベル（電圧）が傾斜状に変化する、いわゆるランプ（RAMP）波形の信号である基準信号も供給されている。
【０００６】
電圧比較部３は、画素１からの画素信号をDAC２からの基準信号と比較して得られる差信号をアップダウンカウンタ４に出力する。例えば、基準信号が画素信号より大である場合にはHi(High)の差信号がアップダウンカウンタ４に供給され、基準信号が画素信号より小である場合にはLo(Low)の差信号がアップダウンカウンタ４に供給される。
【０００７】
アップダウンカウンタ(CNT)４は、P相（Reset Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけダウンカウントし、P相（Reset Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけアップカウントする。P相ADイネーブル期間は、画素１のばらつき成分であるリセット成分△Vを測定する期間であり、D相ADイネーブル期間は、（信号成分Vsig＋リセット成分△V）を測定する期間であり、P相ADイネーブル期間におけるカウントとD相ADイネーブル期間におけるカウントを合わせると、（信号成分Vsig＋リセット成分△V）−（リセット成分△V）により、信号成分Vsigのみを求めることができ、CDS処理を実現している。
【０００８】
図２は、電圧比較部３の詳細な構成を模式的に示した図である。
【０００９】
電圧比較部３は、アナログ回路１１とロジック回路（デジタル回路）１２とで構成されている。
【００１０】
アナログ回路１１においては、画素１からの画素信号が容量素子２１を介して比較器２３に入力され、DAC２からの基準信号が容量素子２２を介して比較器２３に入力される。比較器２３は、画素信号と基準信号の差信号を出力し、インバータ２４は、差信号を反転増幅してロジック回路１２に出力する。
【００１１】
ロジック回路１２においては、アナログ回路１１のインバータ２４からの差信号が、インバータ２５において反転増幅され、アップダウンカウンタ４に出力される。インバータ２５は、例えば、PMOSトランジスタとNMOSトランジスタの組み合わせにより構成することができる。
【００１２】
以上のように構成される電圧比較部３では、差信号を生成する際の前処理として、画素信号と基準信号の入力オフセットをキャンセルするために、比較器２３の２つの入力ノードの電位を導通させる処理が行われる。この処理をオートゼロ（AZ）処理と呼ぶ。
【００１３】
図３を参照して、CDS処理と、その前処理であるAZ処理の期間中の電圧比較部３内の各信号について説明する。
【００１４】
AZ処理期間では、AZ制御信号がアクティブ（High）となることにより、比較器２３に入力される画素信号と基準信号の電位は同電位となり、画素信号と基準信号の入力オフセットがキャンセルされる。なお、図３では、画素信号と基準信号の縦軸は共通となっており、点線で示される画素信号が図示されていない期間は、同電位の基準信号と重なっていることを表す。
【００１５】
後段のアップダウンカウンタ４では、図示せぬP相ADイネーブルパルスによって定義されるP相ADイネーブル期間のうちの、基準信号が画素信号より大である間、ダウンカウントが行われ、図示せぬD相ADイネーブルパルスによって定義されるD相ADイネーブル期間のうちの、基準信号が画素信号より大である間、アップカウントが行われる。
【００１６】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、画素信号と基準信号の電位が同電位となった場合には、アナログ回路１１から、中間電位の差信号が出力される。中間電位の差信号がインバータ２５に入力された場合、図３に示されるように、PMOSトランジスタとNMOSトランジスタの組み合わせにより構成されるインバータ２５では、貫通電流が流れることになる。この貫通電流による差信号は不要な信号であり、無駄な電力を消費していることになる。
【００１８】
本発明は、このような状況に鑑みてなされたものであり、画素信号と基準信号の入力オフセットキャンセル時に流れる貫通電流を抑制することで、消費電力を低減させることができるようにするものである。
【課題を解決するための手段】
【００１９】
本発明の第１の側面の固体撮像装置は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置において、前記画素から出力される前記画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、前記比較回路から出力された前記差信号の論理を反転する反転回路と、前記比較回路で前記画素信号と前記基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路とを備える。
【００２０】
本発明の第１の側面の駆動制御方法は、画素から出力されるアナログの画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、前記比較回路から出力された前記差信号の論理を反転する反転回路と、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路とを備え、２次元マトリクス状に配列された複数の前記画素のAD変換処理を列並列に行う固体撮像装置の駆動制御方法において、前記比較回路において、前記画素信号と前記基準信号の入力オフセットをキャンセルし、前記マスク回路において、前記比較回路で前記入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするステップを含む。
【００２１】
本発明の第２の側面の撮像装置は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置において、前記固体撮像装置が、前記画素から出力される前記画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路と、前記比較回路から出力された前記差信号の論理を反転する反転回路と、前記比較回路で前記画素信号と前記基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路とを備える。
【００２２】
本発明の第１および第２の側面においては、比較回路で画素信号と基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、反転回路の出力信号の後段の回路への出力がマスクされる。
【発明の効果】
【００２３】
本発明の第１および第２の側面によれば、消費電力を低減させることができる。
【００２４】
また、本発明の第１および第２の側面によれば、画素信号と基準信号の入力オフセットキャンセル時に流れる貫通電流を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２６】
本発明の第１の側面の固体撮像装置は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置（例えば、図４の固体撮像装置５１）において、前記画素から出力される前記画素信号とランプ波形の基準信号とを比較して得られる差信号を出力する比較回路（例えば、図５の比較器２３）と、前記比較回路から出力された前記差信号の論理を反転する反転回路（例えば、図５のインバータ２４）と、前記比較回路で前記画素信号と前記基準信号の入力オフセットをキャンセルしている入力オフセットキャンセル期間を含む、P相ADイネーブル期間とD相ADイネーブル期間以外の全期間において、前記反転回路の出力信号の後段の回路への出力をマスクするマスク回路（例えば、図５のNAND回路１０１）とを備える。
【００２７】
以下、図を参照して、本発明の実施の形態について説明する。
【００２８】
図４は、本発明を適用したCMOS固体撮像装置（CMOSイメージセンサ）の一実施の形態の構成例を示すブロック図である。
【００２９】
固体撮像装置５１は、入射光量に応じた電気信号を出力するフォトダイオードなどの光電変換素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有する。固体撮像装置５１には、各画素から出力される画素信号（電圧信号）に対して、CDS(Correlated Double Sampling ；相関２重サンプリング）処理やデジタル変換（ADC；Analog Digital Converter）処理などを行う信号処理部が列並列に設けられている。
【００３０】
固体撮像装置５１は、正方状の複数の単位画素６０が行および列に（２次元マトリクス状に）配列された撮像部としての画素部６１、画素部６１の外側に設けられた駆動制御部６２、列並列に信号処理を行うカラム処理部６３、カラム処理部６３にAD変換用の基準信号を供給する参照信号生成部６４、および出力回路６５を備えている。
【００３１】
駆動制御部６２は、列アドレスや列走査を制御する水平走査回路６６、行アドレスや行走査を制御する垂直走査回路６７、内部クロックを生成するなどの機能を持つ通信・タイミング制御部６８、および、高速のクロック周波数のパルスを生成するクロック変換部６９を有し、画素信号を順次読み出すための制御を行う。
【００３２】
画素部６１において、単位画素６０は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
【００３３】
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な４つのトランジスタからなる４TR構成を使用することができる。
【００３４】
あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（DRN）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（TRF）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる３TR構成を使用することもできる。
【００３５】
単位画素６０は、行選択のための行制御線７０を介して垂直走査回路６７と、また垂直信号線７１を介してカラムAD回路８１が垂直列ごとに設けられているカラム処理部６３と、それぞれ接続されている。ここで、行制御線７０は垂直走査回路６７から単位画素６０に入る配線全般を表す。
【００３６】
水平走査回路６６および垂直走査回路６７は、通信・タイミング制御部６８から与えられる制御信号CN１またはCN２に応答して、処理対象の単位画素６０の画素信号の読出しを開始する。このため、単位画素６０を駆動するための種々のパルス信号（たとえば、リセットパルスRST、転送パルスTRF、DRN制御パルスDRNなど）が行制御線７０を介して垂直走査回路６７から各単位画素６０に供給される。
【００３７】
通信・タイミング制御部６８は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTGの機能を有する。また、通信・タイミング制御部６８は、端子７３ａを介してマスタークロックCLK0を、端子７３ｂを介して動作モードなどを指令するデータDATAを受け取るとともに、固体撮像装置５１の情報を含むデータを出力する通信インタフェースの機能を有する。
【００３８】
たとえば、通信・タイミング制御部６８は、水平アドレス信号を水平デコーダ６６ａに供給し、垂直アドレス信号を垂直デコーダ６７ａに供給する。この際、単位画素６０は２次元マトリックス状に配置されているので、垂直信号線７１を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行い、その後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行うようにすることで、画素信号や画素データの読出しの高速化を図ることができる。もちろん、スキャン読みに限らず、読み出したい単位画素６０を直接にアドレス指定することで、必要な単位画素６０の情報のみを読み出すランダムアクセスも可能である。
【００３９】
また、通信・タイミング制御部６８は、端子７３ａを介して入力されるマスタークロックCLK0と同じ周波数のクロックCLK1や、それを２分周したクロック、２分周よりさらに分周した低速のクロックをデバイス内の各部、たとえば水平走査回路６６、垂直走査回路６７、カラム処理部６３などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
【００４０】
クロック変換部６９は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。クロック変換部６９は、通信・タイミング制御部６８から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部６９の逓倍回路としては、k1を低速クロックCLK2の周波数の倍数としたときk1逓倍回路を設ければよく、周知の様々な回路を利用することができる。
【００４１】
垂直走査回路６７は、画素部６１の行を選択し、その行に必要なパルスを供給する。垂直走査回路６７は、垂直方向の読出行を規定する（画素部６１の行を選択する）垂直デコーダ６７ａと、垂直デコーダ６７ａにて規定された読出アドレス上（行方向）の単位画素６０に対する行制御線７０にパルスを供給して駆動する垂直駆動回路６７ｂとを有する。なお、垂直デコーダ６７ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択することができる。
【００４２】
水平走査回路６６は、低速クロックCLK2に同期してカラム処理部６３のカラムAD回路８１を順番に選択し、その信号を水平信号線（水平出力線）７２に出力させる。水平走査回路６６は、水平方向の読出列を規定する（カラム処理部６３内の個々のカラムAD回路８１を選択する）水平デコーダ６６ａと、水平デコーダ６６ａにて規定された読出アドレスに従って、カラム処理部６３の各信号を水平信号線７２に導く水平駆動回路６６ｂとを有する。なお、水平信号線７２は、たとえばカラムAD回路８１が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００４３】
参照信号生成部６４は、DA変換回路（DAC；Digital to Analog Converter）６４ａを有して構成されており、通信・タイミング制御部６８からの制御データCN４が表す初期値から、通信・タイミング制御部６８からのカウントクロックCKdacに同期して、ランプ（RAMP）波形の基準信号を生成して、カラム処理部６３の個々のカラムAD回路８１に供給する。
【００４４】
カラムAD回路８１は、行制御線７０（H０，H１，…）ごとに単位画素６０から供給される画素信号をｎビットの画素データに変換する。カラムAD回路８１は、参照信号生成部６４のDA変換回路６４ａで生成される基準信号と、行制御線７０（H０，H１，…）ごとに単位画素６０から垂直信号線７１（V０，V１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）８２と、電圧比較部８２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部８３とを備える。
【００４５】
カウンタ部８３には、カウンタ部８３がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するためのモード制御信号CN５と、カウンタ部８３が保持しているカウント値を初期値にリセットするリセット制御信号CN６が、通信・タイミング制御部６８から供給される。また、カウンタ部８３には、通信・タイミング制御部６８からカウントクロックCK0も供給される。
【００４６】
カウンタ部８３は、アップダウンカウンタ（U/D CNT）を用いて、モード制御信号CN５に応じて、同一の処理対象の画素信号あるいは物理的な性質が同一の複数の画素信号に対してダウンカウント動作とアップカウント動作とを切り替えてカウント処理を行う。
【００４７】
カウンタ部８３には、水平走査回路６６から制御線６６ｃを介して制御パルスが入力される。カウンタ部８３は、カウント結果を保持するラッチ機能を有しており、制御線６６ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００４８】
カラムAD回路８１は、カウント動作を行い、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部８２では、参照信号生成部６４からの基準信号と、垂直信号線７１を介して入力される画素信号とを比較し、双方の電圧が同じになると、電圧比較部８２のコンパレータ出力が反転（本例ではHiレベルからLoレベルへ遷移）する。
【００４９】
カウンタ部８３は、カウントクロックCK0に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部８３に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでAD変換を完了する。
【００５０】
カウンタ部８３は、所定のタイミングで水平走査回路６６から制御線６６ｃを介して供給される水平選択信号によるシフト動作に基づいて、記憶・保持した画素データを、順次、出力回路６５に出力する。出力回路６５は、入力された画素データを出力端子７３ｃから出力する。
【００５１】
図５は、図４の固体撮像装置５１における電圧比較部（コンパレータ）８２の詳細な構成を模式的に示した図である。
【００５２】
図５において、図２の電圧比較部３と対応する部分については同一の符号を付してある。すなわち、図５の電圧比較部８２は、電圧比較部３と同様にアナログ回路１１とロジック回路１２とで構成され、そのうちのアナログ回路１１は、電圧比較部３と同様の構成とされている。
【００５３】
従って、比較器２３は、単位画素６０からの画素信号とDAC６４ａからの基準信号とを比較して得られる差信号を出力し、インバータ２４は、差信号を反転増幅してロジック回路１２に出力する。
【００５４】
一方、ロジック回路１２では、図２の電圧比較部３におけるインバータ２５に代えて、NAND回路１０１が設けられている。NAND回路１０１には、アナログ回路１１のインバータ２４からの差信号と、通信・タイミング制御部６８からの電流カット信号が入力され、NAND回路１０１は、その２入力のNANDを出力する。
【００５５】
なお、画素信号と基準信号の入力オフセットをキャンセルするためのAZ制御信号と、NAND回路１０１に入力される電流カット信号は、いずれも、通信・タイミング制御部６８から供給される。
【００５６】
図６は、AZ制御信号と電流カット信号との関係を示しており、通信・タイミング制御部６８は、少なくともAZ制御信号がHiレベルとなっている期間（入力オフセットキャンセル期間）はLoレベルとなるような電流カット信号をNAND回路１０１に供給する。
【００５７】
NAND回路１０１は、AND回路とインバータ（NOT回路）の接続で構成することができるので、図５の電圧比較部８２のロジック回路１２は、図２のインバータ２５の前段に、インバータ２４からの差信号と電流カット信号とのAND回路が設けられていると考えることができる。この場合、電流カット信号がLoレベルである限り、後段のインバータには、インバータ２４からの差信号が供給されないことになる。
【００５８】
したがって、図７に示すように、図２のロジック回路１２ではAZ制御信号がHiレベルとなっている期間（入力オフセットキャンセル期間）に発生していた貫通電流（点線で示される部分）は、NAND回路１０１では発生しない。すなわち、図５の電圧比較部８２によれば、貫通電流を抑制することができ、以って、固体撮像装置５１全体としての消費電力を低減することができる。
【００５９】
電流カット信号がLoレベルである限り差信号そのものは電圧比較部８２から出力されず、電流カット信号がHiレベルであれば差信号を電圧比較部８２から出力することができるということは、換言すれば、電流カット信号は、後段のカウンタ部８３への差信号の出力をマスクする出力イネーブル信号であり、NAND回路１０１は、カウンタ部８３への差信号の出力をマスクするマスク回路としての機能も備えていると言うことができる。
【００６０】
なお、上述した例では、カウンタ部８３への差信号の出力をマスクするマスク機能と、図２のインバータ２５の機能とを兼ね備えた回路としてNAND回路を用いたが、この２つの機能が実現できればその他の回路構成を採用してもよい。
【００６１】
中間電位の差信号による貫通電流を抑制するという観点では、電流カット信号は、少なくとも、画素信号と基準信号の電位が同電位となっている期間だけ、Loレベルであればよいが、最大でどれだけの期間をLoレベルとしておくことができるかと言えば、電圧比較部８２の後段のカウンタ部８３においてダウンカウント動作またはアップカウント動作を行っている間だけは、正確な差信号を出力する必要があるので、P相ADイネーブル期間とD相ADイネーブル期間以外の期間は、電流カット信号をLoレベルとしておくことができる。
【００６２】
図８は、図４の固体撮像装置５１を採用した撮像装置１２０の構成例を示すブロック図である。なお、撮像装置１２０は、静止画を撮像するもの、動画を撮像するもの、または、その両方を撮像するもののいずれでもよい。
【００６３】
撮像装置１２０は、ズーム光学系を含むレンズ１２１、図４の固体撮像装置５１を採用しているイメージセンサ部１２２、信号処理部１２３、表示部１２４、コーデック処理部１２５、媒体記録部１２６、コントローラ１２７、マスタCLK発生部１２８、および操作入力部１２９により構成される。
【００６４】
イメージセンサ部１２２は、コントローラ１２７からの制御信号に基づいて、撮像して得られた撮像信号（ｎビットの画素データに対応する信号）を信号処理部１２３に供給する。
【００６５】
信号処理部１２３は、供給される撮像信号に対して、ホワイトバランス処理、ガンマ補正処理、色分離処理等の所定の信号処理を施し、表示部１２４およびコーデック処理部１２５に供給する。なお、信号処理部１２３は、表示部１２４とコーデック処理部１２５のそれぞれに対して独立して信号処理を施すことが可能である。
【００６６】
表示部１２４は、例えば、LCD（Liquid Crystal Display）等で構成され、信号処理部１２３からの撮像信号を画像として表示する。コーデック処理部１２５は、信号処理部１２３からの撮像信号を所定の圧縮方式により圧縮し、媒体記録部１２６に供給する。媒体記録部１２６は、コントローラ１２７の制御に基づいて、信号処理部１２３からの撮像信号を、例えば、半導体メモリ、磁気ディスク、光磁気ディスク、光ディスクなどの記録媒体に記憶する。この記録媒体は、撮像装置１２０に対して着脱可能なようになされていても良い。
【００６７】
コントローラ１２７は、操作入力部１２９により入力されたユーザの操作入力に基づいて、イメージセンサ部１２２、信号処理部１２３、表示部１２４、コーデック処理部１２５、媒体記録部１２６、およびマスタCLK発生部１２８を制御する。
【００６８】
マスタCLK発生部１２８は、メインCLKを発生し、イメージセンサ部１２２に供給する。操作入力部１２９は、撮像を指令するシャッタボタンをはじめとして、例えば、ジョグダイヤル、キー、レバー、ボタン、またはタッチパネルなどにより構成され、ユーザによる操作に対応する操作信号をコントローラ１２７に供給する。
【００６９】
以上のように構成される撮像装置１２０においても、イメージセンサ部１２２に図４の固体撮像装置５１を採用しているので、画素信号と基準信号の入力オフセットキャンセル時に流れる貫通電流が抑制され、消費電力を低減することができる。
【００７０】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】従来のカラムAD変換方式搭載のCMOSイメージセンサの簡単な構成例を示すブロック図である。
【図２】図１の比較部の詳細な構成を模式的に示した図である。
【図３】従来の問題を説明する図である。
【図４】本発明を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。
【図５】図４の電圧比較部の詳細な構成を模式的に示した図である。
【図６】AZ制御信号と電流カット信号との関係を示す図である。
【図７】電流カット信号の効果を説明する図である。
【図８】本発明を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
【符号の説明】
【００７２】
１１  アナログ回路，  １２  ロジック回路，  ２３  比較器，  ２４  インバータ，  ５１  固体撮像装置，  ６８  通信・タイミング制御部，  ８２  電圧比較部，  ８３  カウンタ部，  １０１  NAND回路，  １２０  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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