(57)【特許請求の範囲】
【請求項１】
シリアル・データ信号を適応的に等化する方法であって、
（ａ）第１及び第２のイコライザを用いてシリアル・データ信号を等化して、それぞれ第１及び第２の等化されたシリアル・データ信号を生じさせるステップと、
（ｂ）前記第１及び第２の等化されたシリアル・データ信号をデシリアル化して、第１及び第２の回復されたデータ信号を生じさせるステップと、
（ｃ）ステップ（ａ）及び（ｂ）の間に、前記第２のイコライザの周波数応答を周波数応答設定の範囲で変動させるステップと、
（ｄ）前記周波数応答設定のそれぞれに対して、前記第１及び第２の回復されたデータ信号をある時間にわたって相互に比較し、前記第２の回復されたデータ信号に対するビット・エラー・レートを取得することにより、前記第２の等化されたシリアル・データ信号におけるデータ・アイ・サイズを測定するステップと、
（ｅ）ステップ（ｄ）において測定されたデータ・アイ・サイズに基づいて、前記第１のイコライザの周波数応答を前記周波数応答設定の１つに設定するステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１記載の方法において、
ステップ（ｃ）は、前記第２のイコライザにおける抵抗値をある抵抗値の範囲で変動させるステップを含み、
ステップ（ｅ）は、前記第１のイコライザにおける抵抗値を、前記抵抗値の範囲に含まれる抵抗値の１つに設定するステップを含むことを特徴とする方法。
【請求項３】
請求項１記載の方法において、
ステップ（ｃ）は、前記第２のイコライザにおけるキャパシタンス値をあるキャパシタンス値の範囲で変動させるステップを含み、
ステップ（ｅ）は、前記第１のイコライザにおけるキャパシタンス値を、前記キャパシタンス値の範囲に含まれるキャパシタンス値の１つに設定するステップを含むことを特徴とする方法。
【請求項４】
請求項１記載の方法において、
前記第２の等化されたシリアル・データ信号は第１のサンプル・クロック信号を用いてステップ（ｂ）でデシリアル化され、ステップ（ｄ）は、
（ｄ）（１）前記第１のサンプル・クロックを、前記第２の等化されたシリアル・データ信号に対してある可変な遅延だけ遅延させるステップと、
（ｄ）（２）ステップ（ｃ）におけるそれぞれの周波数応答設定に対して、前記可変遅延をある遅延値の範囲で変動させるステップと、
（ｄ）（３）前記遅延値のそれぞれに対して、前記第２の回復されたデータ信号におけるエラーを検出するステップと、
（ｄ）（４）前記周波数応答設定のそれぞれに対して、ステップ（ｄ）（３）において検出されたエラーに基づいて、前記データ・アイ・サイズを測定するステップと、
を含むことを特徴とする方法。
【請求項５】
請求項４記載の方法において、ステップ（ｄ）（３）は、
前記第１及び第２の回復されたデータ信号をある時間にわたって相互に比較して、前記遅延値のそれぞれに対し、前記第２の回復されたデータ信号に対するビット・エラー・レートを取得するステップと、
前記周波数応答設定のそれぞれに対して、前記遅延値のそれぞれに対する前記ビット・エラー・レートをコンピュータ読み取り可能なメモリに記憶するステップと、
を含むことを特徴とする方法。
【請求項６】
請求項４記載の方法において、
（ｆ）前記第１の等化されたシリアル・データ信号をデシリアル化する際に、前記第１のサンプル・クロックを前記第１の等化されたシリアル・データ信号から回復するステップを更に含むことを特徴とする方法。
【請求項７】
請求項１記載の方法において、ステップ（ｄ）は、
（ｄ）（１）ステップ（ｃ）におけるそれぞれの周波数応答設定に対して、前記第２の等化されたシリアル・データ信号の電圧オフセットをある電圧オフセット値の範囲で変動させるステップと、
（ｄ）（２）前記電圧オフセット値のそれぞれに対して、前記第２の回復されたデータ信号におけるエラーを検出するステップと、
（ｄ）（３）前記周波数応答設定のそれぞれに対して、ステップ（ｄ）（２）において検出されたエラーに基づいて、前記データ・アイ・サイズを測定するステップと、
を含むことを特徴とする方法。
【請求項８】
請求項７記載の方法において、ステップ（ｄ）（３）は、
前記第１及び第２の回復されたデータ信号をある時間にわたって相互に比較して、前記電圧オフセット値のそれぞれに対し、前記第２の回復されたデータ信号に対するビット・エラー・レートを取得するステップと、
前記周波数応答設定のそれぞれに対して、前記電圧オフセット値のそれぞれに対する前記ビット・エラー・レートをコンピュータ読み取り可能なメモリに記憶するステップと、を含むことを特徴とする方法。
【請求項９】
請求項１記載の方法において、
（ｆ）ステップ（ｂ）の間に、前記第１のイコライザの周波数応答を、前記周波数応答設定の範囲で変動させるステップと、
（ｇ）ステップ（ｆ）における前記周波数応答設定のそれぞれに対して、前記第１の等化されたシリアル・データ信号におけるデータ・アイ・サイズを測定するステップと、
（ｈ）ステップ（ｇ）において測定されたデータ・アイ・サイズに基づいて、前記第２のイコライザの周波数応答を、ステップ（ｆ）における前記周波数応答設定の１つに設定するステップと、
（ｊ）ステップ（ｃ）ないし（ｅ）のパフォーマンスとステップ（ｆ）ないし（ｈ）のパフォーマンスとの間で交代するステップと、
を更に含むことを特徴とする方法。
【請求項１０】
請求項１記載の方法において、
（ｆ）受信されたシリアル・データ信号を可変終端抵抗を用いて終端するステップと、
（ｇ）ステップ（ｂ）及び（ｃ）の間に、前記終端抵抗をある終端抵抗値の範囲で変動させるステップと、（ｈ）ステップ（ｇ）における前記終端抵抗値のそれぞれに対して、前記第２の等化されたシリアル・データ信号におけるデータ・アイ・サイズを測定するステップと、
（ｉ）ステップ（ｈ）において測定されたデータ・アイ・サイズに基づいて、前記終端抵抗を前記終端抵抗値の１つに設定するステップと、
を更に含むことを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、ステップ（ｈ）は、
（ｊ）ステップ（ｂ）において前記第２の等化されたシリアル・データ信号をデシリアル化するのに用いられるサンプル・クロックを、前記第２の等化されたシリアル・データ信号に対して可変遅延だけ遅延させるステップと、
（ｋ）ステップ（ｈ）におけるそれぞれの終端抵抗値に対して、前記可変遅延をある遅延値の範囲で変動させるステップと、
（ｌ）ステップ（ｋ）における前記遅延値のそれぞれに対して、前記第２の回復されたデータ信号におけるエラーを検出するステップと、
（ｍ）前記遅延値のそれぞれに対して、ステップ（ｌ）において検出されたエラーに基づいて、前記データ・アイ・サイズを測定するステップと、
を含むことを特徴とする方法。
【請求項１２】
請求項１０記載の方法において、ステップ（ｈ）は、
（ｉ）ステップ（ｈ）におけるそれぞれの終端抵抗値に対して、前記第２の等化されたシリアル・データ信号の電圧オフセットをある電圧オフセット値の範囲で変動させるステップと、
（ｊ）ステップ（ｉ）における前記電圧オフセット値のそれぞれに対して、前記第２の回復されたデータ信号におけるエラーを検出するステップと、
（ｋ）前記終端抵抗値のそれぞれに対して、ステップ（ｊ）において検出されたエラーに基づいて、前記データ・アイ・サイズを測定するステップと、
を含むことを特徴とする方法。
【請求項１３】
シリアル・データ通信受信機であって、
シリアル・データ入力と、
前記シリアル・データ入力に結合されており、第１及び第２の等化されたシリアル・データ出力をそれぞれが有する第１及び第２のイコライザであって、ある周波数応答設定の範囲で可変である周波数応答をそれぞれが有する第１及び第２のイコライザと、
前記第１及び第２の等化されたシリアル・データ出力にそれぞれが結合されており、第１及び第２の回復されたデータ出力をそれぞれが有する第１及び第２のデシリアライザと、
前記周波数応答設定のそれぞれに対して、前記第１及び第２の回復されたデータ出力をある時間にわたって相互に比較し、前記第２の回復されたデータ出力に対するビット・エラー・レートを取得することにより、前記第２の等化されたシリアル・データ出力におけるデータ・アイ・サイズを、前記第２のイコライザの前記周波数応答設定の範囲で測定し、前記第１のイコライザの周波数応答を、前記測定されたデータ・アイ・サイズに基づいて、前記周波数応答設定の１つに設定する等化制御手段と、
を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１４】
請求項１３記載のシリアル・データ通信受信機において、
前記第１及び第２のイコライザはそれぞれが可変抵抗を備えており、前記可変抵抗は、前記イコライザの周波数応答に影響し、ある抵抗値の範囲で可変であり、
前記等化制御手段は、前記第２のイコライザの可変抵抗を前記抵抗値の範囲で変動させ、前記第２の等化されたシリアル・データ出力におけるデータ・アイ・サイズを前記抵抗値の範囲で測定し、前記第１のイコライザの抵抗を前記測定されたデータ・アイ・サイズに基づいて前記抵抗値の１つに設定する手段を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１５】
請求項１３記載のシリアル・データ通信受信機において、
前記第１及び第２のイコライザはそれぞれが可変キャパシタンスを備えており、前記可変キャパシタンスは、前記イコライザの周波数応答に影響し、あるキャパシタンス値の範囲で可変であり、
前記等化制御手段は、前記第２のイコライザの可変キャパシタンスを前記キャパシタンス値の範囲で変動させ、前記第２の等化されたシリアル・データ出力におけるデータ・アイ・サイズを前記キャパシタンス値の範囲で測定し、前記第１のイコライザのキャパシタンスを前記測定されたデータ・アイ・サイズに基づいて前記キャパシタンス値の１つに設定する手段を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１６】
請求項１３記載のシリアル・データ通信受信機において、
前記第２のデシリアライザはサンプル・クロック入力を備えており、このサンプル・クロック入力は前記第２の等化されたシリアル・データ出力のサンプリングを制御し、
前記等化制御手段は、
前記サンプル・クロック入力と直列に結合されており、ある遅延値の範囲で可変である可変遅延と、
前記第１及び第２の回復されたデータ出力にそれぞれが結合された第１及び第２の比較入力と比較出力とを有するコンパレータと、
前記遅延値のそれぞれに対する前記第２の回復されたデータ信号に対して前記比較出力からのビット・エラー・レートをある時間にわたって測定する際に、それぞれの周波数応答設定に対して前記可変遅延を前記遅延値の範囲で変動させるように構成されている制御回路と、
を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１７】
請求項１３記載のシリアル・データ通信受信機において、
前記第２のイコライザは電圧オフセットを備えており、この電圧オフセットはある電圧オフセット値の範囲で可変であり、
前記等化制御手段は、
前記第１及び第２の回復されたデータ出力にそれぞれが結合された第１及び第２の比較入力と比較出力とを有するコンパレータと、
前記電圧オフセット値のそれぞれに対する前記第２の回復されたデータ信号に対して前記比較出力からのビット・エラー・レートをある時間にわたって測定する際に、それぞれの周波数応答設定に対して前記電圧オフセットを前記電圧オフセット値の範囲で変動させるように構成されている制御回路と、
を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１８】
請求項１３記載のシリアル・データ通信受信機において、
前記シリアル・データ入力に結合されており、ある終端抵抗値の範囲で可変である終端抵抗を更に備えており、
前記等化制御手段は、前記第２の等化されたシリアル・データ出力におけるデータ・アイ・サイズを前記終端抵抗値の範囲で測定し、前記終端抵抗値を前記測定されたデータ・アイ・サイズに基づいて前記終端抵抗値の１つに設定する手段を備えていることを特徴とするシリアル・データ通信受信機。
【請求項１９】
シリアル・データ通信受信機であって、
シリアル・データ入力と、
前記シリアル・データ入力に結合されており、周波数応答をそれぞれが有する第１及び第２のイコライザであって、この周波数応答は周波数応答制御入力に基づいてある周波数応答設定の範囲で可変である、第１及び第２のイコライザと、
前記第１及び第２のイコライザにそれぞれが結合されており、第１及び第２の回復されたデータ出力をそれぞれが有する第１及び第２のデシリアライザと、
前記第１及び第２の回復されたデータ出力にそれぞれが結合された第１及び第２のコンパレータ入力とエラー出力とを有するコンパレータと、
前記エラー出力と前記第１及び第２のイコライザの少なくとも一方の周波数応答制御入力との間に結合されており、前記エラー出力に基づいて前記イコライザの周波数応答を調節するように構成された周波数応答制御フィードバック回路と、
を備えていることを特徴とするシリアル・データ通信受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ・キャプチャとクロック回復とのためのシリアル・データ通信受信機に関し、更に詳しくは、シリアル・データ信号を等化する受信機及び方法に関する。
【０００２】
【従来の技術】
シリアル通信受信機は、特定用途向き集積回路（ＡＳＩＣ）などの集積回路において、クロックの同期や、伝送チャネルからのシリアル・データ・ストリームの回復のために用いられる。クロック信号とデータとは、シリアル・データ・ストリームにおける変化（transition）とこれらの変化が生じる間の有効なデータとを検出することによって回復される。ストリームにおける各サイクル内でデータが有効である時間及び電圧範囲は、データの「アイ」（眼、eye）と称されている。回復されたデータにおけるビット・エラーを最小化するためには、シリアル・データ・ストリームをこのアイの中心近くでサンプリングすることが好ましい。しかし、伝送チャネルの帯域幅が制限されているという性質の結果として、時間及び電圧領域において、データ・アイの歪み（distortion）や閉鎖（closure）が生じる。
【０００３】
【発明が解決しようとする課題】
現時点では、データ・アイの歪み及び閉鎖を制限する１つの方法として、オンボード又はオンチップのいずれかに配置されたイコライザを用いて、入来データ信号の固定的な等化を提供するものがある。このイコライザは、伝送媒体の周波数応答に起因する入来データの減衰がロール・オフする周波数における受信機の電圧感度を上昇させる。正味の効果は、送信機と伝送媒体と受信機との組合せの周波数応答の平坦な領域が拡張されることである。しかし、伝送媒体の周波数応答は、応用例ごとに変動しうる。従って、イコライザの固定された周波数応答は、ある特定の応用例には最適でない可能性がある。
【０００４】
別の方法では、２つの受信機チャネルを用いて、データ・アイの中のサンプル点を、変化点に対して最適化する。それぞれの受信機チャネルは、同じデータ・ストリームを見ているのであるが、特定の電圧及び位相でデータ・ストリームをサンプリングするように調節することができる。受信機チャネルの出力は、各チャネルの電圧及び位相に関する情報を収集するのに用いられる。例えば、一方のチャネルをきれいなデータを集めているデータ・アイの中心に配置し、他方のチャネルを電圧及び位相の両方での走査に用いることが可能である。厳密に同じ点では、これら２つのチャネルは相互に一致する。しかし、一方のチャネルがデータ・アイの中心から遠ざかる方向に移動し始めると、データ・アイの中心においてサンプリングしているチャネルとは一致しないデータ・ストリームからの結果を取得し始めるようなデータ・アイの領域に到達することになる。この方法は、データ・アイの内部を走査してその中心を近似するのに用いることができる。この方法はデータ・アイの中のサンプル点を最適化するのに用いることができるが、チャネルの帯域幅が制限されていることの結果として、依然として、データ・アイの歪みや閉鎖を生じ、従って、受信機の性能が制限されることがある。
【０００５】
従って、伝送媒体の性能を評価して受信機自体の周波数応答を調節し、この性能を補償して入来データ・ストリームのアイを開放（オープン）することができるようなシリアル・データ通信受信機が望まれている。
【０００６】
【課題を解決するための手段】
本発明の１つの特徴は、シリアル・データ通信受信機に関係する。このシリアル・データ通信受信機は、シリアル・データ入力と、第１及び第２のイコライザと、第１及び第２のデシリアライザと、等化制御回路とを含む。第１及び第２のイコライザは、シリアル・データ入力に結合されており、第１及び第２の等化されたシリアル・データ出力をそれぞれが有している。各イコライザは、ある周波数応答設定の範囲で可変である周波数応答を有する。第１及び第２のデシリアライザは、第１及び第２の等化されたシリアル・データ出力にそれぞれが結合されており、第１及び第２の回復されたデータ出力をそれぞれが有する。等化制御回路は、第２の等化されたシリアル・データ出力におけるデータ・アイ・サイズを、第２のイコライザの周波数応答設定の範囲で測定し、第１のイコライザの周波数応答を、測定されたデータ・アイ・サイズに基づいて、周波数応答設定の１つに設定する。
【０００７】
本発明の別の特徴は、シリアル・データ通信受信機に関する。このシリアル・データ通信受信機は、シリアル・データ入力と、第１及び第２のイコライザと、第１及び第２のデシリアライザと、コンパレータと、周波数応答制御フィードバック回路とを含んでいる。第１及び第２のイコライザは、シリアル・データ入力に結合されており、周波数応答をそれぞれが有し、この周波数応答は周波数応答制御入力に基づいてある周波数応答設定の範囲で可変である、第１及び第２のデシリアライザは、第１及び第２のイコライザにそれぞれが結合されており、第１及び第２の回復されたデータ出力をそれぞれが有する。コンパレータは、第１及び第２の回復されたデータ出力にそれぞれが結合された第１及び第２のコンパレータ入力と、エラー出力とを有する。周波数応答制御フィードバック回路は、エラー出力と前記第１及び第２のイコライザの少なくとも一方の周波数応答制御入力との間に結合されており、エラー出力に基づいてイコライザの周波数応答を調節するように構成されている。
【０００８】
本発明の更に別の特徴は、シリアル・データ信号を適応的に等化する方法である。この方法は、第１及び第２のイコライザを用いてシリアル・データ信号を等化して、第１及び第２の等化されたシリアル・データ信号をそれぞれが生じるようにする。次に、第１及び第２の等化されたシリアル・データ信号はデシリアル化され、第１及び第２の回復されたデータ信号を生じさせる。第２のイコライザの周波数応答は、等化及びデシリアル化のステップの間に、周波数応答設定の範囲で変動される。第２の等化されたシリアル・データ信号におけるデータ・アイ・サイズは、周波数応答設定のそれぞれに対して測定され、第１のイコライザの周波数応答は、測定されたデータ・アイ・サイズに基づいて、周波数応答設定の１つに設定される。
【０００９】
【発明の実施の形態】
図１は、入来シリアル差動データ・ストリームを本発明のある実施例に従って適応的に等化するのに用いることができる差動プログラマブル・イコライザの一例を図解する回路図である。図１には差動イコライザが示されているが、別の実施例では、シングルエンディド・イコライザを用いることもできる。イコライザ１００は、差動端部１０１及び１０２と、差動入力端子ＩＮＰ及びＩＮＭと、差動出力端子ＯＵＴＰ及びＯＵＴＭと、電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴＭとを含む。端部１０１及び１０２は、それぞれが、可変抵抗Ｒ１及びＲ２と、コンデンサＣとを含む。コンデンサＣは、対応する差動入力端子ＩＮＰ及びＩＮＭと対応する差動出力端子ＯＵＴＰ及びＯＵＴＭとの間に直列に結合されている。抵抗Ｒ１は、複数のコンデンサＣの対応する１つと並列に結合されている。抵抗Ｒ１は、対応する出力端子ＯＵＴＰ及びＯＵＴＭと対応する電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴＭとの間に結合されている。
【００１０】
抵抗Ｒ１は抵抗制御端子Ｒ１Ｐ及びＲ１Ｍを有し、抵抗Ｒ２は抵抗制御端子Ｒ２Ｐ及びＲ２Ｍを有する。抵抗Ｒ１及びＲ２の抵抗値は、抵抗制御入力Ｒ１Ｐ、Ｒ１Ｍ、Ｒ２Ｐ及びＲ２Ｍのそれぞれに与えられる制御信号によって、ある選択された抵抗値の範囲で変動する。例えば、ある実施例では、抵抗Ｒ１及びＲ２は、それぞれが、切替可能な抵抗のアレイを含み、これらの切替可能な抵抗は、抵抗制御入力Ｒ１Ｐ、Ｒ１Ｍ、Ｒ２Ｐ及びＲ２Ｍに与えられる制御信号に応答して、回路への及び回路からの結合が可能である。しかし、他の実施例では、任意の他のタイプの可変抵抗を用いることができる。
【００１１】
抵抗Ｒ１及びＲ２の抵抗値はイコライザ１００の周波数応答に影響するから、周波数応答は、これらの抵抗値を調節することによって、アドレス周波数応答設定の範囲で変動しうる。更に、差動電圧を電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴＭに与えることにより、イコライザ１００の差動出力ＯＵＴＰ及びＯＵＴＭの間にオフセット電圧が生じることがありうる。別の実施例（図示せず）では、適切な制御入力を介してコンデンサＣのキャパシタンスを変動させることにより、イコライザ１００の周波数応答を調節することができる。
【００１２】
図２は、本発明のある実施例によるシリアル・データ通信受信機のブロック図である。この受信機は、イコライザ１００の周波数応答を最適化することによって、等化されたシリアル・データ・ストリームが時間及び電圧領域において可能な限り最大のデータ・アイ・サイズを有するようにすることができる。受信機２００は、差動シリアル・データ入力２０２と、可変終端抵抗２０４と、イコライザ１００Ａ及び１００Ｂと、クロック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂと、可変遅延要素２０８Ａ及び２０８Ｂと、コンパレータ２１０と、イコライザ最適化制御回路２１２と、回復されたクロック出力２１４Ａ及び２１４Ｂと、回復されたデータ出力２１６Ａ及び２１６Ｂとを含んでいる。
【００１３】
可変終端抵抗２０４は、差動シリアル・データ入力２０２と電圧バイアス端子ＶＤＤとの間に結合されている。抵抗２０４は抵抗制御入力２２４を有し、この入力はイコライザ最適化制御回路２１２に結合されている。抵抗２０４は、可変抵抗を１つ含んでいることもあるし、又は、複数の切替可能な抵抗で構成されるアレイを含み、それぞれの抵抗が異なる抵抗値を有している場合もある。個々の抵抗は、抵抗制御入力２２４によって、終端回路に対して及び終端回路から切り替えることができる。
【００１４】
イコライザ１００Ａとクロック回復及びデシリアライザ回路２０６Ａとは、矢印２２０Ａで示されている第１の受信機チャネルＡを形成し、イコライザ１００Ｂとクロック回復及びデシリアライザ回路２０６Ｂとは、矢印２２０Ｂで示されている第２の受信機チャネルＢを形成する。イコライザ１００Ａ及び１００Ｂは、差動シリアル・データ入力２０２とクロック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂとの間に、それぞれが直列に結合されている。イコライザ１００Ａ及び１００Ｂは、図１を参照して既に述べたように、調節可能な周波数応答を有する。これらの周波数応答は、抵抗制御入力Ｒ２Ｐ、Ｒ１Ｐ、Ｒ２Ｍ及びＲ１Ｍを介して調整することができる。図２では、これらの抵抗制御入力は、集合的に制御入力２２６Ａ及び２２６Ｂとラベリングされている。周波数応答制御入力２２６Ａ及び２２６Ｂは、等化最適化制御回路２１２に結合されている。
【００１５】
クロック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂは、等化された入来シリアル・データ・ストリームからクロック信号とデータとを回復し、回復された信号を出力２１４Ａ、２１４Ｂ、２１６Ａ及び２１６Ｂに提供するように構成されている。どのようなタイプのクロック回復及びデシリアライザ回路であっても、ほとんどが、本発明と共に用いることができる。例えば、適切なクロック回復及びデシリアライザ回路の１つが、"Phase Locked Loop for High Speed Data Capture of a Serial Data Stream"と題し、１９９７年５月２７日に発行されたFiedler他への米国特許第５，６３３，８９９号に開示されている。他の例には、ファイバ・チャネル及びギガビット・イーサネット（登録商標）標準などのトランシーバ標準を実現している回路を含むものがある。これらの回路の例は、アプライド・マイクロサーケッツ・コーポレーション、ビッテス・セミコンダクタ・コーポレーション、モトローラ・インク、テキサス・インスツルメンツ・インク、インターナショナル・ビジネス・マシン・コーポレーション、ＬＳＩロジック・コーポレーションなどによって製造されている。これ以外のクロック回復及びデシリアライザ回路を用いることも可能である。
【００１６】
ある実施例では、回路２０６Ａ及び２０６Ｂは、それぞれが、シリアル入力データ・ストリームをサンプリングする複数ビット・ラッチを有する位相ロック・ループを含む。それぞれのラッチ要素は、そのラッチ要素が入来シリアル・データ・ストリームをサンプリングする時間を制御するサンプル・クロックを含む。この位相ロック・ループは、入来シリアル・データ・ストリームの位相及び周波数をオンチップのクロックの位相及び周波数と比較して、オンチップのクロックが入来シリアル・データ・ストリームと一致するまで、オンチップのクロックにあらゆる調節を行う。これにより、この位相ロック・ループは、データ・ストリームに「固定」（ロック）される。次に、オンチップのクロックを、キャプチャ・ラッチを用いて適切な時間間隔でデータ・ストリームをサンプリングすることにより、データ・ストリームをデシリアル化（デシリアライズ、シリアル化の解除）するのに用いることができる。それぞれのチャネルからの回復されたオンチップのクロック信号は回復されたクロック出力２１４Ａ及び２１４Ｂに与えられ、それぞれのチャネルからの回復されたパラレル・データは回復されたデータ出力２１６Ａ及び２１６Ｂに与えられる。
【００１７】
チャネルＡ及びＢは、それぞれが、「メイン」チャネルとして、又は、「テスト」チャネルとして、動作させることができる。特定のチャネルがメイン・チャネルとして動作するときには、対応するクロック回復及びデシリアライザ回路２０６Ａ又は２０６Ｂは、それ自身の回復されたクロック出力を用いて、入来シリアル・データ・ストリームをサンプリングし、対応する回復されたデータ出力２１６Ａ又は２１６Ｂ上に回復されたデータを発生させる。特定のチャネルがテスト・チャネルとして動作するときには、対応するクロック回復及びデシリアライザ回路２０６Ａ又は２０６Ｂは、他方の回路２０６Ａ又は２０６Ｂからの回復されたクロック出力に遅延が加えられたものを用いて、入来シリアル・データ・ストリームをサンプリングし、対応する回復されたデータ出力２１６Ａ又は２１６Ｂ上に回復されたデータを発生させる。
【００１８】
これらの遅延されたサンプル・クロック信号は、可変の遅延された要素２０８Ａ及び２０８Ｂによって発生される。可変の遅延要素２０８Ａは、回復されたクロック出力２１４Ａとクロック回復及びデシリアライザ回路２０６Ｂのサンプル・クロック入力２３０Ｂとの間に結合されている。可変の遅延要素２０８Ｂは、回復されたクロック出力２１４Ｂとクロック回復及びデシリアライザ回路２０６Ａのサンプル・クロック入力２３０Ａとの間に結合されている。可変遅延を調節することによって、回路２０６Ａ及び２０６Ｂの一方のサンプル時間を回路２０６Ａ及び２０６Ｂの他方のサンプル時間に対して変動させることが可能になり、それによって、回路２０６Ａ及び２０６Ｂの入力におけるデータ・アイのサイズを時間領域において見つけることが可能になる。
【００１９】
コンパレータ２１０は比較入力２４０及び２４２を含み、これらの入力は、回復されたデータ出力２１６Ａ及び２１６Ｂと比較出力２４４とに結合される。比較出力２４４は、回復されたデータ出力２１６Ａと回復されたデータ出力２１６Ｂとの間の差異すなわちエラーを表している。比較出力２４４は、イコライザ最適化制御回路２１２の入力２４６に結合される。
【００２０】
イコライザ最適化制御回路２１２は、終端抵抗２０４の抵抗値と、イコライザ１００Ａ及び１００Ｂの周波数応答と、可変遅延要素２０８Ａ及び２０８Ｂによって導入された遅延と、回路２０６Ａ及び２０６Ｂの動作状態とを、所定のテスト・シーケンスに従って調節し、クロック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂから見てデータ・アイにおける可能な最大限の開口を結果的に生じるイコライザの周波数応答設定と終端抵抗とを見つける。このテスト・シーケンスは、プログラムされたコンピュータによって実現することができ、例えば、ステート・マシンに縮小することもできる。回路２１２の個々の成分又は回路２１２によって実行される機能は、ハードウェアでも、ソフトウェアでも、あるいはその両者の組合せによっても、実現することができる。
【００２１】
図３は、本発明のある実施例に従ってシリアル・データ・ストリームを適応的に等化するテスト・シーケンスの例を図解している流れ図である。ステップ３０１では、制御回路２１２は、一方のチャネルをメイン・チャネルとして動作するように設定し、他方のチャネルをテスト・チャネルとして動作するように設定する。制御回路２１２は、次に、電圧オフセット（ＯＦＦＳＥＴＰ、ＯＦＦＳＥＴＭ）とＲ１及びＲ２の値とを、デフォルトに設定する。例えば、電圧オフセットはゼロに設定され、Ｒ１及びＲ２の値は、メイン・チャネルのイコライザが典型的なチャネル応用例に対して最適化されている周波数応答を有するように、設定することができる。ステップ３０２においては、制御回路２１２は、テスト・チャネル・イコライザにおけるＲ１及びＲ２の値を、初期値Ｒ１i及びＲ２jに設定する。テスト・チャネル・イコライザにおける各抵抗Ｒ１は同一でなければならず、テスト・チャネル・イコライザにおける各抵抗Ｒ２も同一でなければならない。しかし、Ｒ１iの値はＲ２jの値と必ずしも同じではない。
【００２２】
Ｒ１i及びＲ２jの現在の設定に対しては、ステップ３０３において、制御回路２１２（図２を参照）が、比較出力２４４（図２を参照）におけるエラー・レートをモニタしながら、テスト・チャネル・イコライザにおけるオフセット電圧を異なるオフセット設定の範囲で掃引する。イコライザ１００Ｂに与えられる電圧オフセットの大きさが増加するにつれて、出力２１６Ａ及び２１６Ｂの一方での回復されたデータは、出力２１６Ａ及び２１６Ｂの他方での回復されたデータとの間に差異を生じ始める。ステップ３０４では、それぞれの電圧オフセット設定でビット・エラーが生じるレートが、制御回路２１２によって、レジスタ又はそれ以外のコンピュータ読取可能なメモリに記憶される。記憶されたエラー・レートは、Ｒ１i及びＲ２jの現在の設定に対する電圧領域におけるデータ・アイのサイズを反映する。
【００２３】
ステップ３０５では、制御回路２１２が、テスト・チャネル・イコライザにおける電圧オフセットをゼロに戻し、それぞれの設定でのエラー・レートをモニタしながら、テスト・チャネルのデシリアライザにおけるサンプル・レートをある遅延設定の範囲で制御する可変遅延要素２０８Ａ又は２０８Ｂによって遅延を掃引する。ステップ３０６では、制御回路２１２が、それぞれの設定に対するエラー・レートを記憶する。記憶されたエラー・レートは、Ｒ１i及びＲ２jの現在の設定に対する時間領域におけるデータ・アイのサイズを反映する。
【００２４】
ステップ３０７では、制御回路２１２が、Ｒ１i及びＲ２jのそれぞれの組合せに対して、ステップ３０２から３０６までを反復する。Ｒ１i及びＲ２jのそれぞれの組合せに対して、データ・アイのサイズが、ステップ３０３でオフセット電圧を掃引し、ステップ３０５で可変遅延を掃引することによって、電圧領域と時間領域とにおいて、見いだされる。Ｒ１i及びＲ２jのそれぞれの設定に対してデータ・アイのサイズが見いだされると、制御回路２１２は、ステップ３０８で、電圧領域と時間領域とにおいて結果的に最大のデータ・アイ・サイズを生じさせるＲ１及びＲ２の設定の組合せを見つける。これは、ステップ３０４及び３０６で記憶されたビット・エラー・レートを評価することによって、達成される。制御回路２１２は、ステップ３０４及び３０６で記憶されたビット・エラー・レートによって表される測定されたデータ・アイのサイズを、イコライザにおけるＲ１及びＲ２に対する設定の全範囲に対して比較する。これらのデータ・アイ・サイズに基づき、制御回路２１２は、可能な最大限のデータ・アイ・サイズを与えるＲ１及びＲ２に対する最適な設定を決定する。
【００２５】
ステップ３０９では、制御回路２１２は、メイン・チャネル・イコライザにおけるＲ１及びＲ２をステップ３０８で決定された最適な設定に設定する。そして、ステップ３１０で、テスト・チャネルにおけるオフセット電圧及び遅延はゼロに戻される。シリアル通信受信機２００（図２を参照）は、これで、ジッタ公差が最大の状態で、メイン・チャネルを介してデータを受信する用意ができたことになる。
【００２６】
次に、Ｒ１及びＲ２の設定が適切であるかどうかを、図３に示されている手順を連続的又は周期的にたどることによって、動作の間にモニタすることができる。いずれのチャネルを、メイン・チャネル又はテスト・チャネルとして用いることができ、これら２つのチャネルの動作モードは、交互にメイン・チャネルとして及びテスト・チャネルとして動作するように、相互にピンポンのように交代させることができる。それぞれのモードにおいて、メイン・チャネル・イコライザにおけるＲ１及びＲ２の設定は、ステップ３０９で更新されるまで、一定に保たれる。
【００２７】
図３に示されているテスト手順によって、イコライザの周波数応答は、どのような応用例に対しても最適化することが可能となる。テスト・チャネルにおけるオフセット電圧と可変遅延とは、Ｒ１及びＲ２のそれぞれの設定に対するデータ・アイのサイズを走査するのに用いられる調整「ノブ」として用いられる。最適化が完了すると、これらの「ノブ」は、ゼロなどのデフォルト値に戻される。
【００２８】
それぞれのイコライザにおけるコンデンサが可変であるような他の実施例では、制御回路２１２は、それぞれのキャパシタンスの設定に対してテスト・チャネルにおけるオフセット電圧と可変遅延とを掃引して最適なキャパシタンスを決定し、その結果として、最大のデータ・アイ・サイズを得る。この動作は、図３を参照して示したものと類似している。
【００２９】
イコライザの周波数応答がいったん設定されると、終端抵抗２０４の値は、クロック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂから見たデータ・アイのサイズを更に最大化するように設定することもできる。図４は、本発明のある実施例によるこの手順を図解している流れ図である。ステップ４０１では、制御回路２１２が、終端抵抗２０４を通常の設定に設定する。ステップ４０２では、制御回路２１２は、コンパレータ出力２４４でのビット・エラー・レートをモニタしながら、テスト・チャネル・イコライザにおけるオフセット電圧を掃引する。ステップ４０３では、それぞれのオフセット電圧の設定に対して、制御回路２１２が、ビット・エラー・レートを記憶する。ステップ４０４では、制御回路２１２は、比較出力２４４でのビット・エラー・レートをモニタしながら、遅延要素によってテスト・チャネル・デシリアライザに与えられる可変遅延を掃引する。ここで再び、それぞれの遅延設定に対して、制御回路２１２は、結果的に得られるビット・エラー・レートを記憶する。ステップ４０６では、それぞれの終端抵抗設定に対して、ステップ４０２ないし４０５を、ある設定の範囲で反復する。ステップ４０７では、制御回路２１２が、最大のデータ・アイ・サイズを結果的に生じさせる終端抵抗設定を見つけ、ステップ４０８で、終端抵抗２０４を最適な設定に設定する。ステップ４０９では、オフセット電圧と遅延とが、ゼロ又はそれ以外の何らかのデフォルト値に戻される。
【００３０】
次に、イコライザと終端抵抗との周波数応答を、シリアル・データ通信受信機が実現されるそれぞれの応用例に対して最適化することができる。伝送媒体の周波数応答は応用例ごとに変動するので、本発明によるシリアル・データ通信受信機は、動作中に伝送媒体のパフォーマンスを評価し、終端抵抗とイコライザとを用いて受信機のパフォーマンスを調節し、入来データの「アイ」を開いてビット・エラーを縮小させることができる。このようにして、受信機のパフォーマンスとジッタの公差とを、どのような応用例に対してでも自動的に最大化することができる。
【００３１】
以上では本発明を好適実施例を参照しながら説明したが、この技術分野の当業者であれば、本発明の精神及び範囲から逸脱することなく、その形態及び詳細において変更を行うことができることを認識するはずである。例えば、上述した受信機装置では、広範囲のデシリアライザ回路を用いることができる。また、本発明によると、広範囲のテスト手順とテスト・シーケンスとを用いて、シリアル・データ・ストリームを適応的に等化することができる。これらの手順及びシーケンスは、例えば、組合せ論理、有限ステート・マシン、プログラマブル・コンピュータなど、ハードウェア又はソフトウェアにおいて実現することができる。更に、この出願において用いられている「結合」という用語は、様々なタイプの接続や結合を含むのであって、直接的な接続や、１つ又は複数の中間的な成分を介した接続を含みうる。
【図面の簡単な説明】
【図１】入来シリアル差動データ・ストリームを本発明のある実施例に従って適応的に等化するのに用いることができる差動プログラマブル・イコライザを図解している回路図である。
【図２】本発明のある実施例によるシリアル・データ通信受信機のブロック図であり、この受信機では図１に示されているイコライザが用いられている。
【図３】本発明のある実施例に従ってシリアル・データ・ストリームを適応的に等化するためのテスト・シーケンスの例を図解する流れ図である。
【図４】本発明のある実施例に従って終端抵抗を適応的に設定するためのテスト・シーケンスの例を図解する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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