(57)【特許請求の範囲】
【請求項１】
波形表示装置を用いたソース・シンクロナス・バスのリード及びライト・サイクル夫々に関する信号波形から設定された一方の信号波形を表示する波形表示方法であって、
上記リード及びライト・サイクル夫々のデータ・ストローブ信号及びデータ信号の夫々を上記波形表示装置の異なるチャンネルで受けるステップと、
上記リード又はライト・サイクルのデータ・ストローブ信号中のバースト信号の前にあるアイドル時間を検出することによって、上記バースト信号の最初の部分でトリガをかけるステップと、
上記バースト信号の周波数を測定するステップと、
測定された上記周波数を用いて、上記バースト信号のエッジ位置に対する上記リード及びライト・サイクル夫々の上記データ信号の推定エッジ位置を求めるステップと、
上記バースト信号の上記エッジ位置及び上記推定エッジ位置の関係を用いて、上記リード及びライト・サイクル夫々の上記データ・ストローブ信号にトリガをかけ、夫々の振幅を測定するステップと、
上記リード及びライト・サイクル夫々の上記データ・ストローブ信号の上記振幅の間の振幅差を用いて、上記リード及びライト・サイクルの一方に関する上記データ・ストローブ信号又は上記データ信号の波形を表示するステップと
を具える波形表示方法。
【請求項２】
波形表示装置を用いたソース・シンクロナス・バスのリード及びライト・サイクル夫々に関する信号波形から設定された一方の信号波形を表示する波形表示方法であって、
上記リード及びライト・サイクル夫々のデータ・ストローブ信号及びデータ信号の夫々を上記波形表示装置の異なるチャンネルで受けるステップと、
上記リード及びライト・サイクル夫々のデータ・ストローブ信号中のバースト信号の前にあるアイドル時間を検出することによって、上記バースト信号の最初の部分でトリガをかけるステップと、
上記バースト信号の周波数を測定するステップと、
測定された上記周波数を用いて、上記バースト信号のエッジ位置に対する上記リード及びライト・サイクル夫々の上記データ信号の推定エッジ位置を求めるステップと、
上記バースト信号の上記エッジ位置及び上記推定エッジ位置の関係を用いて、上記リード及びライト・サイクル夫々の上記データ・ストローブ信号にトリガをかけ、夫々の上記バースト信号の上記エッジの立ち上がり時間又は立ち下がり時間を測定するステップと、
上記リード及びライト・サイクル夫々の上記立ち上がり時間又は上記立ち下がり時間の間に時間差を用いて、上記リード及びライト・サイクルの一方に関する上記データ・ストローブ信号又は上記データ信号の波形を表示するステップと
を具える波形表示方法。
【請求項３】
波形表示装置を用いたソース・シンクロナス・バスのリード及びライト・サイクル夫々に関する信号波形から設定された一方の信号波形を表示する波形表示方法であって、
上記リード及びライト・サイクル夫々のデータ・ストローブ信号及びデータ信号の夫々を上記波形表示装置の異なるチャンネルで受けるステップと、
上記リード及びライト・サイクル夫々のデータ・ストローブ信号中のバースト信号の前にあるアイドル時間を検出することによって、上記バースト信号の最初の部分でトリガをかけるステップと、
上記リード及びライト・サイクル夫々の上記データ・ストローブ信号中のプリアンブルのパルス幅を複数回測定するステップと、
上記パルス幅にばらつきがある場合に、上記パルス幅の差を用いてトリガをかけることにより、上記リード及びライト・サイクルの一方に関する上記データ・ストローブ信号又は上記データ信号の波形を表示するステップと
を具える波形表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲメモリなど使用されるソース・シンクロナス・バスでの信号波形の表示方法に関し、特にリード及びライト・サイクルの一方に関する信号波形を容易に選択して表示できる波形表示方法に関する。
【背景技術】
【０００２】
ＤＤＲ（Double Data Rate）は、ＳＤＲＡＭ（Synchronous DRAM）のデータ入出力部で使用されている技術である。ＳＤＲ（Single Data Rate）では、データ転送が基準クロックの立ち上がりでのみ行われたが、ＤＤＲではデータ転送が基準クロックの立ち上がりと立ち下がりの両エッジに同期して行われるので、データ転送速度が高速化される。
【０００３】
ＤＤＲ  ＳＤＲＡＭでは、ＳＤＲ方式にはなかったデータ・ストローブ信号（ＤＱＳ）が採用されている。ＤＤＲ  ＳＤＲＡＭは、基準クロックに同期したデータ・ストローブ信号（ＤＱＳ）とデータ信号（ＤＱ）をセットで出力し、データを受ける回路側（レシーバ）では、データ・ストローブ信号を使ってデータの取り込みタイミングを確定する。こうした方式は、ソース・シンクロナスと呼ばれ、こうした方式によるデータ転送バスはソース・シンクロナス・バスと呼ばれる。
【０００４】
データ転送速度が高速になると、メモリとレシーバ間の配線長のばらつきにより、レシーバにおいて外部の基準クロックを用いてデータを取り込むと、タイミングが安定しない可能性がある。しかし、データ・ストローブ信号を利用することで、レシーバでの安定したデータ取り込みが可能になる。即ち、データ・ストローブ信号は、データのリード（Read：読み込み）／ライト（Write：書き込み）サイクルにおけるデータ入出力の動作基準クロックとして機能する（非特許文献１参照）。
【０００５】
ＤＤＲは、ＤＤＲ２、ＤＤＲ３と世代交代する予定であるが、いずれもデータ・ストローブ信号を採用する点で共通するので、本願ではこれらをまとめてＤＤＲメモリとして記述する。
【０００６】
ＤＤＲメモリのソース・シンクロナス・バスの信号特性を調べるには、例えば、オシロスコープを用いると良い。この場合、ＤＤＲメモリには、各信号を取り出すための端子が用意されているので、ここから専用のプローブを介して、オシロスコープの入力端子に信号を供給する。
【０００７】
図１は、デジタル・オシロスコープの一例の機能ブロック図である。図示せずも、ＣＰＵが採用され、これによってオシロスコープの各ブロックが制御される。また、操作パネルを用いて、ユーザはオシロスコープに種々の設定が行える。なお、図１では入力チャンネルが２チャンネルの例を示すが、もっと多数の入力チャンネルを有するものも販売されている。
【０００８】
第１及び第２チャンネル入力増幅回路７０及び７２は、第１及び第２入力信号に応じて適切に増幅し、夫々対応する第１及び第２アナログ・デジタル変換回路（ＡＤＣ）７８及び８０に供給する。第１及び第２ＡＤＣ７８及び８０は、アナログの第１及び第２入力信号をデジタル・データ（波形データ）に変換し、アクイジション（Acquisition）メモリ８２に供給する。トリガ回路７４は、設定されたトリガ条件を満たす部分（トリガ点）が入力信号中にあるか否かを検出する。記録制御回路７６は、入力信号の周波数に応じて第１及び第２ＡＤＣ７８及び８０のサンプリング・レートを変更するとともに、トリガ回路７４がトリガ点を検出すると、トリガ条件に応じて波形データをアクイジション・メモリ８２に記憶する。表示メモリ８６は、波形データを表示装置８８で表示可能なデータに変換する。液晶などの表示装置８８は、入力信号を波形として表示する。
【０００９】
設定可能なトリガ条件は、例えば、米国テクトロニクス社製ＤＰＯ７０００シリーズ型オシロスコープが示すように、多彩である（非特許文献２参照）。ＤＰＯ７０００シリーズでは、アクイジション・メモリ８２に、トリガ点よりも時間的に前の波形データを保持するプリトリガ領域を予め用意し、トリガ点が検出されると、トリガ点から後の波形データをメモリ８２が一杯になるまで保持する。しかし、トリガ点を基準に時間軸上でマイナス・オフセットを設定すれば、オフセット値に応じて、トリガ点よりも時間的に前の波形データを更に多く保持することもできる。
【００１０】
ＤＰＯ７０００シリーズでは、多数のピンポイント・トリガを設定できる。そのうちのいくつかを説明すると、セットアップ／ホールドタイム違反トリガは、設定した一定時間中に入力信号に変化があると、トリガをかける。ラント（Runt）トリガは、２つのしきい値の一方を通過してから他方を通過する前に、最初のしきい値を再度通過すると、トリガをかける。トランジション（遷移）トリガは、指定した時間より高速又は低速に２つのしきい値の間を遷移するパルス・エッジを検出してトリガをかける。パルス幅トリガは、設定した時間内にパルス幅が収まるか又は収まらない場合にトリガをかける。
【００１１】
通常、オシロスコープの自動設定ボタンを利用すると、トリガ条件としてはエッジ・トリガが設定され、立ち上がり又は立ち下がりエッジでトリガがかかる。図２は、第１及び第２チャンネルに夫々データ・ストローブ信号ＤＱＳ及びデータ信号ＤＱを入力し、エッジ・トリガを用いて波形表示した例である。具体的には、第１チャンネルに入力されているデータ・ストローブ信号ＤＱＳに関し、そのアイドル状態を検出し、プリアンブル部分はトリガ・ホールドオフにしてトリガがかからない設定とすることで、バースト信号の最初の立ち上がりエッジが来たところでトリガがかかっている。なお、アイドル状態として検出する時間設定や、プリアンブル部分のトリガ・ホールドオフの時間設定は、測定対象のおおよその周波数特性から、推定値を予め設定すると良い。
【非特許文献１】「HOW TO USE DDR SDRAM」、Elpida Memory, Inc.、［平成１９年８月２４日検索］、インターネット＜URL：http://www.elpida.com/pdfs/E0234E40.pdf＞（対応日本語版、インターネット＜URL：http://www.elpida.com/pdfs/J0234E40.pdf＞）
【非特許文献２】「DPO7000 Series and DSA/DPO70000 Series Digital Phosphor Oscilloscopes Quick Start User Manual」、Tektronix, Inc.、［平成１９年８月２４日検索］、インターネット＜URL：http://www2.tek.com/cmswpt/mafinder.lotr?va=1＞
【非特許文献３】「A Time-Saving Method for Analyzing Signal Integrity in DDR Memory Buses」、Agilent Technologies, Inc.、［平成１９年８月２４日検索］、インターネット＜URL：http://cp.literature.agilent.com/litweb/pdf/5989-6664EN.pdf＞（対応日本語版＜URL：http://cp.literature.agilent.com/litweb/pdf/5989-6664JAJP.pdf＞）
【非特許文献４】「Agilent InfiniiScanを用いたDDRのREAD/WRITE切り分け」、Agilent Technologies, Inc.、［平成１９年８月２４日検索］、インターネット＜URL：http://jp.tm.agilent.com/tmo/mibu/adf/applications/ddr/DDR_Infiniiscan.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このとき、ライト・サイクルとリード・サイクルは時間的に異なるが、エッジ・トリガでは区別できないため、図２に示すように、これら両サイクル中のデータ・ストローブ信号ＤＱＳ及びデータ信号ＤＱの波形が重なって表示されてしまう。このため、これらの信号品質を夫々測定するのには適していない。
【００１３】
そこで、ライト及びリード・サイクルの一方のみのデータ・ストローブ信号ＤＱＳ及びデータ信号ＤＱを表示する方法が提案されている。１つは、ＤＱＳ及びＤＱに加えて、ＲＡＳ、ＣＡＳ、ＷＥ及びＣＳの信号をオシロスコープで受けて、コマンドをデコードする方法である。これによれば、ライト及びリード・サイクルを確実に切り分けできる。しかし、これは、少なくとも６チャンネルを有する広帯域の（従って高価な）オシロスコープが必要となり、簡単に実行できる方法ではない。
【００１４】
他の方法として、非特許文献３は、図２のようにライト及びリード・サイクルのＤＱＳ及びＤＱ波形を重ねて表示した後、ライト及びリード・サイクル夫々のＤＱＳの波形が通過する領域や通過しない領域を画面上にユーザが手動で設定することで、ライト及びリード・サイクルの一方のみの信号波形を表示する方法を開示している。また、非特許文献４は、図２のように波形を表示した後、ライト及びリード・サイクルのＤＱＳの振幅差やプリアンブルのパル幅差、又は両サイクルのＤＱＳとＤＱの位相差を、ユーザが確認した上で、これらを利用してユーザが手動でトリガ条件を設定することで、両サイクルの切り分けを行う方法を開示している。これらであれば、２チャンネルのオシロスコープがあれば良いので、必要な装置の入手は比較的容易である。
【００１５】
しかし、ＤＤＲメモリの特性はデバイス毎に差があり、読み出しサイクルでのＤＱＳの振幅が、書き込みサイクルのものより高い場合もあれば、その逆の場合もある。また、ＤＱＳのプリアンブル・パルス幅は、リード・サイクルの方が短い場合が多いが、そうでない場合もある。こうしたことから、トリガ条件の適切な設定には長時間を必要とし、しかも熟練を要する。
【００１６】
そこで、オシロスコープのような波形表示装置を用いて、ユーザが複雑なトリガ条件を手動で設定しなくとも、比較的良い確率で、ユーザが希望するライト及びリード・サイクルの一方のサイクルにおけるデータ・ストローブ信号又はデータ信号を、少ないチャンネル数の波形表示装置でも表示できる方法が望まれている。
【課題を解決するための手段】
【００１７】
本発明は、波形表示装置を用いてＤＤＲメモリなどで使用されるソース・シンクロナス・バスのリード及びライト・サイクル夫々に関する信号波形から、設定された一方のサイクルの信号波形を表示する波形表示方法である。ＤＤＲメモリの特性はデバイス毎に差があるが、本発明を用いることで、１００％ではないが、多くの場合において、ユーザが選択したライト及びリード・サイクルの一方に関する信号波形を表示できる。また、本発明を実施する波形表示装置は、２チャンネルあれば良いので、広帯域のものであっても比較的入手が容易である。
【００１８】
本発明による方法では、リード及びライト・サイクル夫々のデータ・ストローブ信号及びデータ信号の夫々を波形表示装置の異なるチャンネルで受ける。次のステップでは、リード又はライト・サイクルのデータ・ストローブ信号中のバースト信号の前にあるアイドル時間を検出することによって、バースト信号の最初の部分でトリガをかける。そして、バースト信号の周波数を測定する。次のステップでは、測定された周波数を用いて、バースト信号のエッジ位置に対するリード及びライト・サイクル夫々のデータ信号の推定エッジ位置を求める。バースト信号のエッジ位置及びデータ信号の推定エッジ位置の関係を用いて、リード及びライト・サイクル夫々のデータ・ストローブ信号にトリガをかけ、夫々の振幅を測定する。この場合のトリガとしては、例えば、セットアップ／ホールドタイム違反トリガを利用すると良い。そして、リード及びライト・サイクル夫々のデータ・ストローブ信号の振幅の間の振幅差を用いて、リード及びライト・サイクルの一方に関するデータ・ストローブ信号又はデータ信号の波形を表示する。
【００１９】
データ・ストローブ信号のバースト信号のエッジ位置及びデータ信号の推定エッジ位置の関係は、具体的には、リード・サイクルでは、データ・ストローブ信号のバースト信号のエッジとデータ信号のエッジはほぼ同位相であり、ライト・サイクルでは、両エッジはほぼ９０度位相が異なるという関係である。これを利用して、両サイクルの夫々に関しトリガをかけた場合、データ信号に０から１又は１から０の遷移が最初にあった位置でトリガがかかる。このとき、これらの遷移位置は固定でないので、トリガ点がバース信号に対して変動するが、振幅の測定をするには問題がない。
【００２０】
また、本発明の別の方法としては、上述の如く、データ・ストローブ信号のバースト信号のエッジ位置に対するリード及びライト・サイクル夫々のデータ信号の推定エッジ位置を求めた後、バースト信号のエッジ位置及び推定エッジ位置の関係を用いて、リード及びライト・サイクル夫々のデータ・ストローブ信号にトリガをかけ、夫々のバースト信号のエッジの立ち上がり時間又は立ち下がり時間を測定する。そして、リード及びライト・サイクル夫々の立ち上がり時間又は立ち下がり時間の間に時間差を用いて、リード及びライト・サイクルの一方に関するデータ・ストローブ信号又はデータ信号の波形を表示するようにしても良い。
【００２１】
更に本発明の別の方法としては、上述のようにして、リード及びライト・サイクル夫々のデータ・ストローブ信号中のバースト信号の前にあるアイドル時間を検出することによって、バースト信号の最初の部分でトリガをかけた後、リード及びライト・サイクル夫々のデータ・ストローブ信号中のプリアンブルのパルス幅を複数回測定する。そして、パルス幅にばらつきがある場合に、パルス幅の差を用いてトリガをかけることにより、リード及びライト・サイクルの一方に関するデータ・ストローブ信号又はデータ信号の波形を表示するようにしても良い。
【００２２】
もちろん、上述した方法を組み合わせれば、更に安定したリード及びライト・サイクルの切り分けが可能になる。
【発明を実施するための最良の形態】
【００２３】
図３及び４は、本発明による波形表示方法の流れを示すフローチャートである。本発明は、例えば、図１に示すようなオシロスコープのごとき波形表示装置に本発明を実現するプログラムをインストールすることで実施できる。
【００２４】
本発明によれば、データ・ストローブ信号ＤＱＳ及びデータ信号ＤＱの２つの入力信号だけを用いて、ライト（書き込み）及びリード（読み込み）サイクルの一方だけに対して選択的にトリガをかけることができる。よって、波形表示装置も２チャンネル以上の入力があれば良く、よって、比較的入手が容易である。ユーザは、これらＤＱＳ及びＤＱを波形表示装置の異なるチャンネルに入力し（ステップ１２）、ライト及びリード・サイクルのうち、表示したい一方のサイクルを波形表示装置に設定する（ステップ１４）。
【００２５】
本発明では、以下の３つの方法でライト及びリード・サイクル（以下、両サイクルと呼ぶ）の測定対象部分を順次測定して差分を検出し、差分がある場合にはそれを利用して両サイクルを切り分けてトリガをかける。しかし、これら適用順番は変更しても良く、また、いずれかの方法をスキップする設定としても良い。
１）両サイクルのバースト信号のＤＱＳ振幅の差
２）両サイクルのＤＱＳバースト信号の立ち上がり又は立ち下がり時間の差
３）両サイクルのＤＱＳプリアンブルのパルス幅の差
【００２６】
図５は、本発明により、波形表示装置にライト・サイクルのＤＱＳ及びＤＱの信号波形を表示した例である。また、図６は、本発明により、波形表示装置にリード・サイクルのＤＱＳ及びＤＱの信号波形を表示した例である。これら図では、第１及び第２チャンネルにＤＱＳ及びＤＱを夫々入力した例を示すが、これに限定されるものではない。
【００２７】
波形表示装置では、各バーストの前にあるアイドル（idle）状態が設定時間以上あることを検出する（ステップ１６）。設定するアイドル検出時間は、被測定信号のおおよその周波数から適宜設定する。次に、ＤＱＳのバースト信号の最初の部分（立ち上がりエッジ）でトリガをかける（ステップ１８）。ここで、通常の如く必要であれば、検出した信号振幅に応じて垂直軸のスケールを自動調整しても良い（ステップ２０）。続いて、バースト信号部分（ストローブ・パルス）の周波数を測定する（ステップ２２）。
【００２８】
測定した周波数を用いて、ＤＱＳの立ち上がり及び立ち下がりエッジに対するＤＱの推定エッジ位置を定める（ステップ２４）。位相関係は規格が定めるように、ライト・サイクルではＤＱＳの立ち上がり及び立ち下がりエッジの両エッジに対して、ＤＱの立ち上がり及び立ち下がりエッジが夫々約９０度ずれた位相関係、リード・サイクルでは同じく約０度の位相関係にある。
【００２９】
このとき、ＤＱＳのバースト信号は、上述のごとくクロックとして機能するので、全ての周期で両エッジがあるが、ＤＱはデータ信号であるから”１””１”や”０””０”のように同じデータが連続するために、エッジがない周期もあることに注意されたい。
【００３０】
続いて波形表示装置は、ＤＱＳの両エッジとＤＱの推定された両エッジの位相関係を用いて、例えば、セットアップ／ホールドタイム違反トリガを利用し、ライト・サイクルに対してトリガをかける（ステップ２６）。具体的には、ＤＱＳの両エッジから９０度ずれた位相の付近におけるＤＱに関して、セットアップ／ホールドタイム違反トリガが設定される。すると、ＤＱＳのバースト信号の立ち上がり又は立ち下がりエッジに対し、９０度ずれた位相の付近におけるＤＱにおいて”０”から”１”又は”１”から”０”への遷移による最初の立ち上がり又は立ち下がりエッジが現れた位置でトリガがかかり、アクイジション・メモリにライト・サイクルのＤＱＳとＤＱが保持される。ここで、波形表示装置は、ライト・サイクルのＤＱＳの振幅を測定する（ステップ２８）。
【００３１】
波形表示装置は、同様にしてリード・サイクルに対してトリガをかけ（ステップ３０）、リード・サイクルのＤＱＳの振幅を測定する（ステップ３２）。
【００３２】
ここで、波形表示装置は、測定したライト及びリード・サイクルのＤＱＳの振幅に差があるか判断し（ステップ３４）、ある場合にはステップ３６の処理に進み、ない場合には図４に示すステップ４２に進む。振幅差の有無の判断は、波形表示装置の性能次第で、どの程度まで両者を区別できるか（振幅方向の分解能）による。また、差があると判断するための設定値を設けておいても良い。
【００３３】
ステップ３６に進んだ場合、波形表示装置は、例えば、測定したＤＱＳの振幅値を利用してラント・トリガ等を設定し、ステップ１４で設定された表示するサイクルに関してトリガをかける。例えば、図２に示すリード・サイクルのＤＱＳ振幅の方が大きい場合では、波形表示装置は、ライト・サイクルのＤＱＳ振幅よりは大きく、リード・サイクルのＤＱＳ振幅よりは小さい「しきい値１」と、ライト及びリード・サイクルの両方のＤＱＳ振幅より小さい「しきい値２」を設定する。
【００３４】
もしライト・サイクルがステップ１４で選択されている場合、ラント・トリガを用いると、ライト・サイクルのＤＱＳバースト信号の最初のストローブ・パルスは、しきい値２を通過後、しきい値１に達しないで、再度しきい値２を通過するので、ラント・トリガによってトリガがかかる。その一方で、リード・サイクルＤＱＳのバースト信号は、しきい値２を通過後、しきい値１にも達するので、トリガがかからない。結果として、ライト・サイクルのＤＱＳだけにトリガがかかり、これと同時に流れるライト・サイクルのＤＱと合わせてアクイジション・メモリ８２にこれらの波形データが保持され、波形として表示される（ステップ３８）。
【００３５】
もしリード・サイクルがステップ１４で選択されている場合には、図２の例では、しきい値１だけによるエッジ・トリガを用いれば良い。リード・サイクルＤＱＳのバースト信号だけがしきい値１を通過してトリガがかかり、リード・サイクルだけに関するＤＱＳ及びＤＱの波形データがアクイジション・メモリ８２に保持され、波形として表示される（ステップ３８）。
【００３６】
ステップ３４からステップ４２に進んだ場合、即ち、両サイクルでＤＱＳ振幅差が検出できない場合には、両サイクルのＤＱＳの立ち上がり／立ち下がり時間の差を利用して、両サイクルを切り分ける。そこで、ステップ４２において、波形表示装置は立ち上がり／立ち下がり時間測定用に２つのしきい値を設定する。図２の例では、２つのしきい値として、例えば、しきい値２及びしきい値３を利用すれば良い。
【００３７】
ステップ４４において、波形表示装置は、セットアップ／ホールドタイム違反トリガを利用し、ライト・サイクルに関してトリガをかける。そして、ライト・サイクルＤＱＳについて、しきい値３を通過してからしきい値２を通過するまでの立ち上がり時間と、しきい値２を通過してからしきい値３を通過するまでの立ち下がり時間を測定する（ステップ４６）。リード・サイクルも同様に、セットアップ／ホールドタイム違反トリガを利用してリード・サイクルに関してトリガをかけ（ステップ４８）、２つのしきい値を用いてリード・サイクルＤＱＳの立ち上がり／立ち下がり時間を測定する。なお、立ち上がり／立ち下がり時間は、一般には振幅の１０％及び９０％間の時間で定義されるが、ここでは両サイクルのＤＱＳを区別するのが目的なので、両サイクルのＤＱＳについて共通のしきい値を使って簡易に測定すれば良い。
【００３８】
ステップ５２において、波形表示装置は、両サイクルのＤＱＳバースト信号の立ち上がり／立ち下がり時間の間に夫々差があるが判断する。差がある場合には、ステップ５４に進み、なければステップ５６に進む。なお、時間差の有無の判断は、波形表示装置の性能次第で、どの程度まで両者を区別できるか（時間方向の分解能）による。また、差があると判断するための設定値を設けておいても良い。
【００３９】
ステップ５４において、波形表示装置は、両サイクルのＤＱＳバースト信号の立ち上がり／立ち下がり時間を用いて、表示するサイクルに応じ、トランジション・トリガ設定する。例えば、図２に示す例では、ライト・サイクルのＤＱＳのバースト信号は、リード・サイクルのものより、立ち上がり／立ち下がり時間が長いので、この差を利用して両サイクルを切り分けてトリガできる。これにより、ステップ３８に進み、ステップ１４で設定されたサイクルに関するＤＱＳ及びＤＱの波形が表示される。
【００４０】
ステップ５２からステップ５６に進んだ場合、即ち、ＤＱＳのバースト信号の立ち上がり／立ち下がり時間で両サイクルを区別できない場合には、以下のように、プリアンブルのパルス幅の差を利用して両サイクルを区別する。ステップ５６では、両サイクルの区別なくＤＱＳのアイドル状態を上述と同様に検出する。ステップ５８では、ＤＱＳのバースト信号の最初の部分でトリガをかける。このとき、プリアンブル部分を確実にアクイジション・メモリ８２の保持するため、トリガ条件にオフセットを設定し、バースト信号の最初の部分から時間的に前の部分の波形データを保持するようにする。
【００４１】
波形表示装置は、両サイクルを含む複数のサイクルにおいて、ＤＱＳのプリアンブルのパルス幅を複数回測定する（ステップ６０）。なお、パルス幅は、一般には振幅の５０％で測定するが、ここでは両サイクルのＤＱＳを区別するのが目的なので、両サイクルのプリアンブルを横切る図２に示すような共通のしきい値を使って簡易に測定すれば良い。
【００４２】
もしプリアンブルのパルス幅にばらつきがあれば、それは両サイクルのプリアンブルの間のパルス幅の違いと考えられるので、測定したパルス幅の例えば平均時間値を用い、これに入るか又は入らないかでトリガをかけるパルス幅トリガを用いて、ステップ１４で設定されたサイクルについてトリガをかける（ステップ６４）。そして、ステップ１４で設定されたサイクルを表示する（ステップ３８）。
【００４３】
なお、ライト・サイクルのＤＱＳプリアンブルのパルス幅の方が規格上狭くできるため、パルス幅の狭い方がライト・サイクルである可能性が高いが、必ずしもそうとは言い切れない。そこで必要に応じて、ステップ２４で求めたＤＱの推定エッジ位置と、ＤＱＳのバースト信号のエッジ位置の位相関係も利用して両サイクルを区別しても良い。なお、これは、上述した２つの方法においても同様である。
【００４４】
もしステップ６２において、パルス幅のばらつきが測定できなかった場合には、両サイクルのプリアンブルのパルス幅が同じであることを意味する。この場合には、最後の手段として、ステップ６６に進み、ＤＱＳの両エッジと、ステップ２４で求めたＤＱの推定された両エッジの位相関係を用いて、セットアップ／ホールドタイム違反トリガを利用し、ステップ１４で選択されたサイクルに対してトリガをかける。
【００４５】
この場合、上述の如く、ＤＱＳのバースト信号の立ち上がり又は立ち下がりエッジに対し、ＤＱにおいて”０”から”１”又は”１”から”０”への遷移によって最初に立ち上がり又は立ち下がりエッジが現れた位置でトリガがかかる。この遷移のエッジ位置は、データ次第のため一定とは限らず、よってＤＱＳのバース信号に対するトリガ点の位置も一定とは限らない。このために、波形表示装置の表示画面上では、ＤＱＳのバース信号が前後に振動しているように見えることになる。これは、決して見やすい波形表示ではないが、少なくとも両サイクルを別にして表示できれば、再度、各種設定値を変更してトリガをかけ直すなど、次の手だてを考えるためには利用できる。
【００４６】
以上のように、本発明によれば、多くの場合において、ソース・シンクロナス・バスのライト及びリード・サイクルの両サイクルに対して自動的に別々にトリガをかけて表示できる。よって、オシロスコープのごときに波形表示装置の操作・設定に熟練していないユーザでも、簡単な設定をするだけで、両サイクルを切り分けて表示できる。また、データ・ストローブ信号ＤＱＳとデータ信号ＤＱを入力する２チャンネルがあれば良いので、波形表示装置の入手も経済的に比較的容易である。
【図面の簡単な説明】
【００４７】
【図１】波形表示装置であるオシロスコープの機能ブロック図である。
【図２】ソース・シンクロナス・バスにおけるライト及びリード・サイクルの両サイクルのＤＱＳ及びＤＱの波形が重ねて表示された表示例である。
【図３】本発明による処理のフローチャートである。
【図４】本発明による処理のフローチャートである。
【図５】ソース・シンクロナス・バスにおけるライト・サイクルにおけるＤＱＳ及びＤＱの波形図である。
【図６】ソース・シンクロナス・バスにおけるリード・サイクルにおけるＤＱＳ及びＤＱの波形図である。
【符号の説明】
【００４８】
７０      第１チャンネル入力増幅回路
７２      第２チャンネル入力増幅回路
７４      トリガ回路
７６      記録制御回路
７８      第１チャンネル・アナログ・デジタル変換回路
８０      第２チャンネル・アナログ・デジタル変換回路
８２      アクイジション・メモリ
８６      表示メモリ
８８      表示装置
【図１】
0004943274.tif 000002
【図３】
0004943274.tif 000003
【図４】
0004943274.tif 000004
【図２】
0004943274.tif 000005
【図５】
0004943274.tif 000006
【図６】
0004943274.tif 000007