(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成されるドレイン領域、このドレイン領域に対しチャネル形成領域を挟んで非対称構造で前記主表面に形成されるソース領域、前記主表面の前記チャネル形成領域上にゲート酸化膜を介して配置される浮遊ゲートおよびこの浮遊ゲート上に酸化膜を介して配置される制御ゲートを備えたメモリトランジスタと、
前記メモリトランジスタの温度またはその周囲温度を検出する温度検出手段と、
前記メモリトランジスタに記憶されたデータの読出し時、前記温度検出手段により検出された温度が所定温度未満の場合には、前記半導体基板の基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第１電圧を前記ドレイン領域に印加するとともに前記基板電位以上で前記第１電圧よりも低い第２電圧を前記ソース領域に印加し、前記温度検出手段により検出された温度が所定温度以上の場合には、前記基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第３電圧を前記ソース領域に印加するとともに前記基板電位以上で前記第３電圧よりも低い第４電圧を前記ドレイン領域に印加する読出し電圧制御手段と、
前記読出し電圧制御手段により印加された前記電圧により前記メモリトランジスタから出力される電流に基づいて前記メモリトランジスタに記憶されている前記データを出力するデータ出力手段と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の主表面に形成されるドレイン領域、このドレイン領域に対しチャネル形成領域を挟んで非対称構造で前記主表面に形成されるソース領域、前記主表面の前記チャネル形成領域上にゲート酸化膜を介して形成される浮遊ゲートおよびこの浮遊ゲートの上部と側部に酸化膜を介して形成されその一部であるサブゲートが前記主表面のチャネル形成領域上で前記浮遊ゲートと並んで配置される制御ゲートを備えたメモリトランジスタと、
前記メモリトランジスタの温度またはその周囲温度を検出する温度検出手段と、
前記メモリトランジスタに記憶されたデータの読出し時、前記温度検出手段により検出された温度が所定温度未満の場合には、前記半導体基板の基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第１電圧を前記ドレイン領域に印加するとともに前記基板電位以上で前記第１電圧よりも低い第２電圧を前記ソース領域に印加し、前記温度検出手段により検出された温度が所定温度以上の場合には、前記基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第３電圧を前記ソース領域に印加するとともに前記基板電位以上で前記第３電圧よりも低い第４電圧を前記ドレイン領域に印加する読出し電圧制御手段と、
前記読出し電圧制御手段により印加された前記電圧により前記メモリトランジスタから出力される電流に基づいて前記メモリトランジスタに記憶されている前記データを出力するデータ出力手段と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記所定温度は、当該不揮発性半導体記憶装置の動作保証温度範囲の中心温度であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１電圧と前記第３電圧は同電位であり、前記第２電圧と前記第４電圧は同電位であることを特徴とする請求項１〜３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記非対称構造は、
(1) 前記ドレイン領域および前記ソース領域の第１導電型と異なる第２導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいずれか一方の前記チャネル領域方向の側端部に接して配置すること、
(2) 前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいずれか一方の前記チャネル領域方向の側端部に接して配置すること、
(3) 前記ドレイン領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記チャネル領域方向の側端部に接して配置し、前記ソース領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記チャネル領域方向の側端部に接して配置すること、
(4) 前記ドレイン領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記チャネル領域方向の側端部に接して配置し、前記ソース領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記チャネル領域方向の側端部に接して配置すること、
のいずれかにより構成されることを特徴とする請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記非対称構造は、
(1) 前記ドレイン領域および前記ソース領域の第１導電型と異なる第２導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいすれか一方の前記主表面に対する裏側に接して配置すること、
(2) 前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいすれか一方の前記主表面に対する裏側に接して配置すること、
(3) 前記ドレイン領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記主表面に対する裏側に接して配置し、前記ソース領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記主表面に対する裏側に接して配置すること、
(4) 前記ドレイン領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記主表面に対する裏側に接して配置し、前記ソース領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記主表面に対する裏側に接して配置すること、
のいずれかにより構成されることを特徴とする請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記非対称構造は、前記浮遊ゲートおよび前記制御ゲートの両側壁を覆う側壁酸化膜の一方の側壁酸化膜が他方の側壁酸化膜に比べて前記主表面方向に大きいことにより、前記ドレイン領域および前記ソース領域のうち前記一方の側壁酸化膜に近い領域が拡張されて前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域が形成されることによって構成されることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記非対称構造は、前記浮遊ゲートと並んで配置される前記サブゲートの下方に位置する前記主表面の一部の不純物濃度を、前記主表面の他部の不純物濃度に比べて異なる値にすることにより構成されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶装置は、それを構成するメモリセルトランジスタ（以下「メモリトランジスタ」という）の閾値電圧Ｖｔを変化させることによって、データの書き込みや消去を行っている。
【０００３】
ところで、このようなメモリトランジスタは、一般のＭＯＳトランジスタと同様に、当該メモリトランジスタの温度変化に伴ってその閾値電圧Ｖｔも変動する。具体的には、当該メモリトランジスタの温度が上昇すると閾値電圧Ｖｔが減少し、温度が降下すると閾値電圧Ｖｔが増加するというような温度特性を有する（図８参照）。
【０００４】
このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間でデータの読み出しを行うと、データを誤って読み出す可能性があることから、この間ではデータの読み出しを行わないマージン領域を設定しているが、このマージン領域が当該メモリトランジスタの使用可能な温度範囲を狭める要因になっている。
【０００５】
そこで、例えば下記特許文献１に開示される「不揮発性半導体記憶装置」では、このようなメモリトランジスタの温度特性に起因した問題を解決し得る発明が提案されている。
【特許文献１】特開２００３−２１７２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示される発明によると、メモリトランジスタのゲート電圧を温度特性に応じて制御するとともに、メモリトランジスタにチャージされた電荷を取り出す時間（ディスチャージ時間）を温度特性に応じて制御する必要があることから、センスアンプ等の当該メモリトランジスタの周辺回路が複雑になり、またその回路規模が大幅に増大するという問題がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、使用可能な温度範囲を拡大し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、特許請求の範囲に記載の請求項１の不揮発性半導体記憶装置では、半導体基板の主表面に形成されるドレイン領域、このドレイン領域に対しチャネル形成領域を挟んで非対称構造で前記主表面に形成されるソース領域、前記主表面の前記チャネル形成領域上にゲート酸化膜を介して配置される浮遊ゲートおよびこの浮遊ゲート上に酸化膜を介して配置される制御ゲートを備えたメモリトランジスタと、前記メモリトランジスタの温度またはその周囲温度を検出する温度検出手段と、前記メモリトランジスタに記憶されたデータの読出し時、前記温度検出手段により検出された温度が所定温度未満の場合には、前記半導体基板の基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第１電圧を前記ドレイン領域に印加するとともに前記基板電位以上で前記第１電圧よりも低い第２電圧を前記ソース領域に印加し、前記温度検出手段により検出された温度が所定温度以上の場合には、前記基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第３電圧を前記ソース領域に印加するとともに前記基板電位以上で前記第３電圧よりも低い第４電圧を前記ドレイン領域に印加する読出し電圧制御手段と、前記読出し電圧制御手段により印加された前記電圧により前記メモリトランジスタから出力される電流に基づいて前記メモリトランジスタに記憶されている前記データを出力するデータ出力手段と、を備えることを技術的特徴とする。
【０００９】
特許請求の範囲に記載の請求項２の不揮発性半導体記憶装置では、半導体基板の主表面に形成されるドレイン領域、このドレイン領域に対しチャネル形成領域を挟んで非対称構造で前記主表面に形成されるソース領域、前記主表面の前記チャネル形成領域上にゲート酸化膜を介して形成される浮遊ゲートおよびこの浮遊ゲートの上部と側部に酸化膜を介して形成されその一部であるサブゲートが前記主表面のチャネル形成領域上で前記浮遊ゲートと並んで配置される制御ゲートを備えたメモリトランジスタと、前記メモリトランジスタの温度またはその周囲温度を検出する温度検出手段と、前記メモリトランジスタに記憶されたデータの読出し時、前記温度検出手段により検出された温度が所定温度未満の場合には、前記半導体基板の基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第１電圧を前記ドレイン領域に印加するとともに前記基板電位以上で前記第１電圧よりも低い第２電圧を前記ソース領域に印加し、前記温度検出手段により検出された温度が所定温度以上の場合には、前記基板電位よりも高く前記制御ゲートに印加される制御ゲート電圧よりも低い第３電圧を前記ソース領域に印加するとともに前記基板電位以上で前記第３電圧よりも低い第４電圧を前記ドレイン領域に印加する読出し電圧制御手段と、前記読出し電圧制御手段により印加された前記電圧により前記メモリトランジスタから出力される電流に基づいて前記メモリトランジスタに記憶されている前記データを出力するデータ出力手段と、を備えることを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項３の不揮発性半導体記憶装置では、請求項１または２記載の不揮発性半導体記憶装置において、前記所定温度は、当該不揮発性半導体記憶装置の動作保証温度範囲の中心温度であることを技術的特徴とする。
【００１１】
特許請求の範囲に記載の請求項４の不揮発性半導体記憶装置では、請求項１〜３のいずれか一項に記載の不揮発性半導体記憶装置において、前記第１電圧と前記第３電圧は同電位であり、前記第２電圧と前記第４電圧は同電位であることを技術的特徴とする。
【００１２】
特許請求の範囲に記載の請求項５の不揮発性半導体記憶装置では、請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置において、前記非対称構造は、(1) 前記ドレイン領域および前記ソース領域の第１導電型と異なる第２導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいずれか一方の前記チャネル領域方向の側端部に接して配置すること、(2) 前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいずれか一方の前記チャネル領域方向の側端部に接して配置すること、(3) 前記ドレイン領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記チャネル領域方向の側端部に接して配置し、前記ソース領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記チャネル領域方向の側端部に接して配置すること、(4) 前記ドレイン領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記チャネル領域方向の側端部に接して配置し、前記ソース領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記チャネル領域方向の側端部に接して配置すること、のいずれかにより構成されることを技術的特徴とする。
【００１３】
特許請求の範囲に記載の請求項６の不揮発性半導体記憶装置では、請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置において、前記非対称構造は、(1) 前記ドレイン領域および前記ソース領域の第１導電型と異なる第２導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいすれか一方の前記主表面に対する裏側に接して配置すること、(2) 前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域および前記ソース領域のいすれか一方の前記主表面に対する裏側に接して配置すること、(3) 前記ドレイン領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記主表面に対する裏側に接して配置し、前記ソース領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記主表面に対する裏側に接して配置すること、(4) 前記ドレイン領域の第１導電型と同じ導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ドレイン領域の前記主表面に対する裏側に接して配置し、前記ソース領域の第１導電型と異なる第２導電型でこの領域の不純物濃度よりも低い濃度の不純物領域を前記ソース領域の前記主表面に対する裏側に接して配置すること、のいずれかにより構成されることを技術的特徴とする。
【００１４】
特許請求の範囲に記載の請求項７の不揮発性半導体記憶装置では、請求項５記載の不揮発性半導体記憶装置において、前記非対称構造は、前記浮遊ゲートおよび前記制御ゲートの両側壁を覆う側壁酸化膜の一方の側壁酸化膜が他方の側壁酸化膜に比べて前記主表面方向に大きいことにより、前記ドレイン領域および前記ソース領域のうち前記一方の側壁酸化膜に近い領域が拡張されて前記ドレイン領域および前記ソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域が形成されることによって構成されることを技術的特徴とする。
【００１５】
特許請求の範囲に記載の請求項８の不揮発性半導体記憶装置では、請求項２記載の不揮発性半導体記憶装置において、前記非対称構造は、前記浮遊ゲートと並んで配置される前記サブゲートの下方に位置する前記主表面の一部の不純物濃度を、前記主表面の他部の不純物濃度に比べて異なる値にすることにより構成されることを技術的特徴とする。
【発明の効果】
【００１６】
請求項１の発明および請求項２の発明では、温度検出手段によりメモリトランジスタの温度またはその周囲温度を検出し、読出し電圧制御手段により、メモリトランジスタに記憶されたデータの読出し時、温度検出手段により検出された温度が所定温度未満の場合には、半導体基板の基板電位よりも高く制御ゲートに印加される制御ゲート電圧よりも低い第１電圧をドレイン領域に印加するとともに基板電位以上で第１電圧よりも低い第２電圧をソース領域に印加し、温度検出手段により検出された温度が所定温度以上の場合には、基板電位よりも高く制御ゲートに印加される制御ゲート電圧よりも低い第３電圧をソース領域に印加するとともに基板電位以上で第３電圧よりも低い第４電圧をドレイン領域に印加する。そして、データ出力手段により、メモリトランジスタから出力される電流に基づいてメモリトランジスタに記憶されているデータを出力する。つまり、読出し電圧制御手段は、通常、メモリトランジスタの読み出し時に当該メモリトランジスタのドレイン領域に印加する電圧を、所定温度以上の場合にはソース領域に印加するようにした。
【００１７】
これにより、温度が所定温度未満の場合には、第１電圧をドレイン領域に印加するとともに第１電圧よりも低い第２電圧をソース領域に印加（ドレイン領域側から電圧を印加）し、温度が所定温度以上の場合には、第３電圧をソース領域に印加するとともに第３電圧よりも低い第４電圧をドレイン領域に印加（ソース領域側から電圧を印加）する。このため、ソース領域側から電圧を印加したときの閾値電圧の方が、ドレイン領域側から電圧を印加したときの閾値電圧よりも高いときに、当該メモリトランジスタの温度が上昇すると閾値電圧が減少し、温度が降下すると閾値電圧が増加する温度特性を有する場合においては（図２参照）、温度が所定温度未満の場合にはドレイン領域側から電圧を印加することによりソース領域側から電圧を印加する場合に比べて閾値電圧を低くすることができ、また温度が所定温度以上の場合にはソース領域側から電圧を印加することによりドレイン領域側から電圧を印加する場合に比べて閾値電圧を高くすることができる。つまり、所定温度を境界にして、書込み後の閾値電圧と消去後の閾値電圧との間隔を拡げることができるので、そのぶん当該メモリトランジスタの使用可能な温度範囲を拡げることが可能となる。そして、このようなメモリトランジスタのドレイン−ソース間に印加する電圧方向を温度によって切り替えるといった回路は比較的簡素な構成で実現できる。したがって、メモリトランジスタの周辺回路規模の大幅な増大を招くことなく、使用可能な温度範囲を拡大することができる。
【００１８】
請求項３の発明では、所定温度は当該不揮発性半導体記憶装置の動作保証温度範囲の中心温度とする。これにより、一般的な使用態様に合わせた設定が可能となる。
【００１９】
請求項４の発明では、第１電圧と第３電圧は同電位であり、第２電圧と第４電圧は同電位であるように構成する。これにより、メモリトランジスタの周辺回路の構成をより簡素化できるので、その回路規模の増大を抑制できる。
【００２０】
請求項５の発明では、メモリトランジスタの非対称構造は、上記請求項５の(1)〜(4)のいずれかにより構成する。これにより、ドレイン領域側から電圧を印加する場合にチャネル形成領域に形成されるチャネル形状と、ソース領域側から電圧を印加する場合にチャネル形成領域に形成されるチャネル形状と、が異なるので、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧と消去後の閾値電圧との間隔を、より拡げることができるので（(3)、(4)が特に拡がる）、使用可能な温度範囲をより拡大することができる。
【００２１】
請求項６の発明では、メモリトランジスタの非対称構造は、上記請求項６の(1)〜(4)のいずれかにより構成する。これにより、ドレイン領域側から電圧を印加する場合にチャネル形成領域に形成されるチャネル形状と、ソース領域側から電圧を印加する場合にチャネル形成領域に形成されるチャネル形状と、が異なるので、それぞれの場合の閾値電圧を変えることができ、しかもチャネル領域において不純物領域による高抵抗部分が形成されないので、ドレイン−ソース間に流れる電流、つまりデータ出力手段に出力する電流を大きくすることができる。
【００２２】
請求項７の発明では、例えば、メモリトランジスタの非対称構造は、浮遊ゲートおよび制御ゲートの両側壁を覆う側壁酸化膜の一方の側壁酸化膜が他方の側壁酸化膜に比べて主表面方向に大きいことにより、ドレイン領域およびソース領域のうち一方の側壁酸化膜に近い領域が拡張されてドレイン領域およびソース領域の第１導電型と同じ導電型でこれらの領域の不純物濃度よりも低い濃度の不純物領域が形成されることによって構成される。
【００２３】
請求項８の発明では、例えば、メモリトランジスタの非対称構造は、浮遊ゲートと並んで配置されるサブゲートの下方に位置する主表面の一部の不純物濃度を、主表面の他部の不純物濃度に比べて異なる値にすることにより構成される。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の不揮発性半導体記憶装置を適用した不揮発性メモリ装置の実施形態について図を参照して説明する。まず、本実施形態に係る不揮発性メモリ装置を構成するメモリトランジスタ１０の構成を図１および図２を参照して説明する。なお、図１は、メモリトランジスタ１０の構成例およびその駆動例を示す説明図で、図２は、周囲温度に対するメモリトランジスタの閾値電圧の変動例とメモリトランジスタに印加する電圧制御の例を示す特性図である。
【００２５】
図１(A) および図１(B) に示すように、メモリトランジスタ１０は、浮遊ゲートを有するＭＯＳトランジスタで、本実施形態では、例えば、Ｐ導電型（第２導電型）の半導体基板（またはＮ導電型の半導体基板の主表面に形成されるＰ導電型のウェル）１１内に非対称に形成されるＮ導電型（第１導電型）の拡散領域（Ｎ＋）のソース１２およびドレイン１３、これらに挟まれてチャネルとして機能し得るチャネル形成領域Ｃｈ、この半導体基板１１の主表面１１ａに形成されるゲート酸化膜１５、このゲート酸化膜１５（７０Å〜２００Åのトンネル膜）上に形成される浮遊ゲート電極１６、この浮遊ゲート電極１６上に酸化膜１７を介して形成される制御ゲート電極１８等から構成されている。なお、この酸化膜１７は、例えば、酸化膜−窒化膜−酸化膜の三層構造のいわゆるＯＮＯ膜で構成されている。
【００２６】
即ち、チャネル形成領域Ｃｈを挟んで形成されるソース１２とドレイン１３は、半導体素子の構成上、非対称になるように、例えば、ドレイン１３のチャネル領域Ｃｈ方向の側端部１３ａに、ドレイン１３にドープされる不純物（例えばリンやヒ素）の濃度よりも低い濃度の不純物拡散領域１４を形成する。なお、非対称構造の態様については、図４〜図７を参照して後で詳述する。
【００２７】
そして、図１(A) に示すように、メモリトランジスタ１０に記憶されたデータの読み出す場合、半導体基板１１に例えば０Ｖの基板電圧Ｖｂ、制御ゲート電極１８に例えば４Ｖの制御ゲート電圧Ｖcgをそれぞれ印加するときには、ドレイン１３には基板電圧Ｖｂよりも高く制御ゲート電圧Ｖcgよりも低い例えば１Ｖのドレイン電圧Ｖｄを印加し、ソース１２には、基板電圧Ｖｂ以上でドレイン電圧Ｖｄよりも低い例えば０Ｖのソース電圧Ｖｓを印加する。また、これとは逆に、図１(B) に示すように、ソース１２には基板電圧Ｖｂよりも高く制御ゲート電圧Ｖcgよりも低い例えば１Ｖのソース電圧Ｖｓを印加し、ドレイン１３には、基板電圧Ｖｂ以上でソース電圧Ｖｓよりも低い例えば０Ｖのドレイン電圧Ｖｄを印加する。
【００２８】
これにより、ドレイン１３からソース１２に向かって電流が流れるようにバイアス電圧（読出し電圧）をドレイン１３側から印加した場合（以下「ドレイン側読出し」という）にチャネル形成領域Ｃｈに形成されるチャネルの形状と、ソース１２からドレイン１３に向かって電流が流れるようにバイアス電圧をソース１２側から印加した場合（以下「ソース側読出し」という）にチャネル形成領域Ｃｈに形成されるチャネルの形状と、が異なることに起因して、当該メモリトランジスタ１０の閾値電圧Ｖｔがバイアス電圧の印加方向により異なる。
【００２９】
ここで、上述したようにメモリトランジスタ１０を構成した場合には、図２に示すように、当該メモリトランジスタ１０にデータを書き込んだ後の閾値電圧およびデータを消去した後の閾値電圧のいずれについても、ソース側読出しの閾値電圧Ｖｔｗｓ，Ｖｔｅｓ（図２に示す破線）の方がドレイン側読出し電圧の閾値電圧Ｖｔｗｄ，Ｖｔｅｄよりも高くなることから、例えば、当該メモリトランジスタ１０の動作保証温度範囲の中心温度Ｔｐ（所定温度）を境界にして、バイアス電圧の印加方向を切り替える。
【００３０】
例えば、メモリトランジスタ１０の温度が中心温度Ｔｐ未満の場合にはドレイン読出しとなるようにドレイン１３からソース１２に向かってバイアス電圧を印加し、メモリトランジスタ１０の温度が中心温度Ｔｐ以上の場合にはソース読出しとなるようにソース１２からドレイン１３に向かってバイアス電圧を印加する。
【００３１】
これにより、データの消去後においては、メモリトランジスタ１０の温度が動作保証温度範囲の最低値から中心温度Ｔｐに到達する直前までは閾値電圧Ｖｔｅｄでのドレイン側読出しを行い、この中心温度Ｔｐから動作保証温度範囲の最高値までは閾値電圧Ｖｔｅｓでのソース側読出しを行う（図２に示す太線α）。
【００３２】
これに対し、データの書込み後においては、メモリトランジスタ１０の温度が動作保証温度範囲の最低値から中心温度Ｔｐに到達する直前までは閾値電圧Ｖｔｗｄのドレイン側読出しを行い、この中心温度Ｔｐから動作保証温度範囲の最高値までは閾値電圧Ｖｔｗｓでのソース側読出しを行う（図２に示す太線β）。
【００３３】
このように読出し時におけるバイアス電圧（読出し電圧）の制御を行うことによって、メモリトランジスタ１０の温度が中心温度Ｔｐ未満の場合には、閾値電圧Ｖｔｅｓと閾値電圧Ｖｔｅｄとの差分だけ閾値電圧Ｖｔを低くすることができ、また当該温度が中心温度Ｔｐ以上の場合には、閾値電圧Ｖｔｗｓと閾値電圧Ｖｔｗｄとの差分だけ閾値電圧Ｖｔを高くすることができる。このため、このような中心温度Ｔｐを境界にして、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を拡げることができ、そのぶん図８に示すような従来のものに比べ当該メモリトランジスタ１０の使用可能な温度範囲を拡げることが可能となる。
【００３４】
ここで、このようなバイアス電圧（読出し電圧）をメモリトランジスタ１０に印加する回路等について図３を参照して説明する。なお、図３は、メモリトランジスタ１０の周辺回路の構成概要を示す回路図である。
【００３５】
図３に示すように、メモリトランジスタ１０の周辺回路として、温度検出回路２０、電圧切替回路３０、センスアンプ回路４０を備えており、これらによって本実施形態に係る不揮発性メモリ装置は構成される。
【００３６】
温度検出回路２０は、メモリトランジスタ１０の温度またはメモリトランジスタ１０の周囲温度を検出する回路（温度検出手段）で、抵抗２０ａ，２０ｂ、トランジスタ２０ｃ、ダイオード２０ｄ、コンパレータ２０ｅにより構成されている。
【００３７】
抵抗２０ａ，２０ｂは、電源５ＶとアースＧndとの間に直列接続されており、コンパレータ２０ｅに対して所定の基準電圧Ｖref を供給している。この所定の基準電圧Ｖref は、例えば、ダイオードアレイ２０ｄによる検出温度が前述した中心温度Ｔｐ（所定温度）になった場合に当該ダイオードアレイ２０ｄから出力される検出電圧に設定されている。
【００３８】
トランジスタ２０ｃは、定電流源として機能するＮチャネル型のＭＯＳトランジスタで、ドレインを電源５Ｖ、ソースをダイオードアレイ２０ｄ、にそれぞれ接続することで、ダイオードアレイ２０ｄとともに電源５ＶとアースＧndとの間に直列接続されている。
【００３９】
ダイオードアレイ２０ｄは、複数本のダイオードを直列接続したもので、本実施形態の場合には４本のシリコンダイオードで構成されている。このダイオードアレイ２０ｄは、ここでは温度センサ素子として機能させることから、そのアノードは、前述したトランジスタ２０ｃのソースとコンパレータ２０ｅの非反転入力(＋)とに接続され、またそのカソードは、アースＧndに接続されている。
【００４０】
即ち、ダイオードアレイ２０ｄを構成する各ダイオードは、半導体特性上、その順方向電圧ＶＦが温度変化に従って変動することから、ダイオードアレイ２０ｄをメモリトランジスタ１０と半導体基板１１上で熱結合可能に配置することで、ダイオード４本分の順方向電圧４ＶＦを検出電圧Ｖsen とすることでその変動に基づいて当該メモリトランジスタ１０の温度等を測定可能にしている。例えば、本実施形態の場合、検出温度の上昇に伴って検出電圧Ｖsen が減少し、検出温度の下降に伴って検出電圧Ｖsen が増加する。
【００４１】
コンパレータ２０ｅは、基準電圧Ｖref として出力される抵抗２０ａ，２０ｂの分圧を反転入力(−)に入力するとともに、ダイオードアレイ２０ｄによる検出電圧Ｖsen を非反転入力(＋)に入力し得るように構成されている。これにより、例えば、検出温度が上昇し検出電圧Ｖsen が減少して基準電圧Ｖref 以下、つまり中心温度Ｔｐ（所定温度）以上にになった場合には、温度検出信号として「Ｌｏ」を出力し、これとは逆に検出温度が下降し検出電圧Ｖsen が基準電圧Ｖref を超えた場合、つまり中心温度Ｔｐ（所定温度）未満になった場合には、温度検出信号として「Ｈｉ」を出力し得るように構成されている。なお、このコンパレータ２０ｅの出力は、インバータＩnv１を介して、インバータＩnv１，Ｉnv２を介して、それぞれ電圧切替回路３０に出力されている。
【００４２】
電圧切替回路３０は、前述したバイアス電圧（読出し電圧）をメモリトランジスタ１０に印加するとともにバイアス電圧の印加方向を温度検出回路２０から出力される温度検出信号に基づいて制御する回路（読出し電圧制御手段）で、トランジスタ３０ａ，３０ｂ，３０ｃ，３０ｄにより構成されている。
【００４３】
トランジスタ３０ａ〜３０ｄは、いずれもＮチャネル型のＭＯＳトランジスタで、トランジスタ３０ａ，３０ｂは両ドレインを接続して後述するトランジスタＰＭ１，ＰＭ２，ＮＭ１〜ＮＭ３を介して電源５Ｖから供給される駆動電圧を入力している。トランジスタ３０ａのソースは、メモリトランジスタ１０のソース１２に接続されるとともにアースＧndへの出力経路を形成するトランジスタ３０ｄのドレインに接続されている。一方、トランジスタ３０ｂのソースは、メモリトランジスタ１０のドレイン１３にに接続されるとともにアースＧndへの出力経路を形成するトランジスタ３０ｃのドレインに接続されている。トランジスタ３０ｃ，３０ｄのソースはアースＧndに接続されている。
【００４４】
そして、前述したインバータＩnv１の出力がトランジスタ３０ａ，３０ｃのゲートに接続されており、また前述したインバータＩnv２の出力がトランジスタ３０ｂ，３０ｄのゲートに接続されている。
【００４５】
このため、ダイオードアレイ２０ｄにより検出された温度が中心温度Ｔｐ以上である場合には、コンパレータ２０ｅから出力される温度検出信号「Ｌｏ」がインバータＩnv１により反転され「Ｈｉ」の信号がトランジスタ３０ａ，３０ｃのゲート電圧として印加されることから、これらのトランジスタ３０ａ，３０ｃがオン状態になる一方で、インバータＩnv２によりさらに反転されて「Ｌｏ」の信号がトランジスタ３０ｂ，３０ｄのゲート電圧として印加されてトランジスタ３０ｂ，３０ｄがオフ状態となる。
【００４６】
これにより、検出温度が中心温度Ｔｐ以上である場合には、トランジスタ３０ａのドレインに印加された電圧が当該トランジスタ３０ａを介してメモリトランジスタ１０のソース１２に印可される（ソース側読出し）。このため、当該メモリトランジスタ１０の閾値電圧Ｖｔが低い場合（消去されている場合）には、ワード線ＷＬｎに制御ゲート電圧Ｖcgが印加されると、メモリトランジスタ１０がオン状態になるため、ドレイン１３から電流が出力されてトランジスタ３０ｃを介してアースＧnd側に流れる。また、当該メモリトランジスタ１０の閾値電圧Ｖｔが高い場合（書き込まれている場合）には、ワード線ＷＬｎに制御ゲート電圧Ｖcgが印加されても、メモリトランジスタ１０はオフ状態を維持するため、ドレイン１３からは電流が出力されない。
【００４７】
これに対し、ダイオードアレイ２０ｄにより検出された温度が中心温度Ｔｐ未満である場合には、コンパレータ２０ｅから出力される温度検出信号「Ｈｉ」がインバータＩnv１により反転され「Ｌｏ」の信号がトランジスタ３０ａ，３０ｃのゲート電圧として印加されることから、これらのトランジスタ３０ａ，３０ｃがオフ状態になる一方で、インバータＩnv２によりさらに反転されて「Ｈｉ」の信号がトランジスタ３０ｂ，３０ｄのゲート電圧として印加されてトランジスタ３０ｂ，３０ｄがオン状態となる。
【００４８】
これにより、検出温度が中心温度Ｔｐ未満である場合には、トランジスタ３０ｂのドレインに印加された電圧が当該トランジスタ３０ｂを介してメモリトランジスタ１０のドレイン１３に印可される（ドレイン側読出し）。このため、当該メモリトランジスタ１０の閾値電圧Ｖｔが低い場合（消去されている場合）には、ワード線ＷＬｎに制御ゲート電圧Ｖcgが印加されると、メモリトランジスタ１０がオン状態になるため、ソース１２から電流が出力されてトランジスタ３０ｄを介してアースＧnd側に流れる。また、当該メモリトランジスタ１０の閾値電圧Ｖｔが高い場合（書き込まれている場合）には、ワード線ＷＬｎに制御ゲート電圧Ｖcgが印加されても、メモリトランジスタ１０はオフ状態を維持するため、ソース１２からは電流が出力されない。
【００４９】
なお、トランジスタ３０ａ，３０ｂのドレインには、直列接続されるトランジスタＰＭ１，ＰＭ２，ＮＭ１〜ＮＭ３を介して電源５Ｖが接続されている。トランジスタＰＭ１は電圧制御用のＰチャネル型のＭＯＳトランジスタで、またトランジスタＰＭ２もＰチャネル型のＭＯＳトランジスタでゲートをドレインに接続して順方向接続のダイオードとして機能している。なおこのトランジスタＰＭ２のソースには、センスアンプ回路４０の入力が接続されている。
【００５０】
トランジスタＮＭ１は、バイアス入力を制御するＮチャネル型のＭＯＳトランジスタで、またトランジスタＮＭ２は、当該メモリトランジスタ１０が配置され接続されるブロックへのアクセスを制御するＮチャネル型のＭＯＳトランジスタである。さらにトランジスタＮＭ３は、当該メモリトランジスタ１０が配置され接続されるカラムへのアクセスを制御するＮチャネル型のＭＯＳトランジスタでである。
【００５１】
センスアンプ回路４０は、メモリトランジスタ１０から出力される電流に基づいて当該メモリトランジスタ１０に記憶されているデータを出力する回路（データ出力手段）で、トランジスタ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｇ，４０ｈ、基準電圧源４０ｆ、インバータ４０ｉにより構成されている。
【００５２】
トランジスタ４０ａは、当該センスアンプ回路４０に対する起動信号¬ＳＴＲ（¬は負論理を示す記号）をゲートに入力することにより電源５Ｖをトランジスタ４０ｂ，４０ｃのソースに供給し得るＰチャネル型のＭＯＳトランジスタである。そのため、このトランジスタ４０ａのドレインには、トランジスタ４０ｂ，４０ｃのソースが接続されている。  
【００５３】
トランジスタ４０ｂ，４０ｃもＰチャネル型のＭＯＳトランジスタで、Ｎチャネル型のＭＯＳトランジスタであるトランジスタ４０ｄ，４０ｅとともにカレントミラー回路を構成している。トランジスタ４０ｂのゲートには定電圧を出力する基準電圧源４０ｆの出力が接続されており、またドレインには、ゲートをドレインに接続しソースをアースＧndに接続したトランジスタ４０ｄのドレインが接続されている。
【００５４】
このカレントミラー回路の入力にあたるトランジスタ４０ｃのゲートには、前述したトランジスタＰＭ２のソースが接続されているため、このゲートの電圧が当該トランジスタ４０ｃの閾値電圧よりも低い場合、即ちメモリトランジスタ１０のデータが消去されている場合には、カレントミラー回路の出力となるトランジスタ４０ｅのドレインから「Ｌｏ」の信号が出力され、ゲートの電圧が当該トランジスタ４０ｃの閾値電圧よりも高い場合、即ちメモリトランジスタ１０のデータが書き込まれている場合には、カレントミラー回路の出力となるトランジスタ４０ｅのドレインから「Ｈｉ」の信号が出力される。
【００５５】
トランジスタ４０ｇ，４０ｈは、インバータ回路を構成している。即ち、Ｐチャネル型のＭＯＳトランジスタでそのドレインを電源５Ｖに接続しているトランジスタ４０ｇと、Ｎチャネル型のＭＯＳトランジスタでそのドレインをアースＧndに接続しているトランジスタ４０ｈとは、入力として両ゲートを接続し、出力として両ソースを接続している。これにより、当該インバータ回路に入力される「Ｈｉ」の信号は「Ｌｏ」の信号に反転され、また「Ｌｏ」の信号は「Ｈｉ」の信号に反転されて出力される。なお、このインバータ回路の出力には、インバータ４０ｉが接続される。
【００５６】
このようにセンスアンプ回路４０は構成されるため、メモリトランジスタ１０のデータが消去されている場合には「Ｌｏ」のデータ信号Ｄata 、メモリトランジスタ１０のデータが書き込まれている場合には「Ｈｉ」のデータ信号Ｄata 、が当該センスアンプ回路４０から出力される。
【００５７】
このように本実施形態に係る不揮発性メモリ装置では、温度検出回路２０によりメモリトランジスタ１０の温度またはその周囲温度を検出し、電圧切替回路３０により、メモリトランジスタ１０に記憶されたデータの読出し時、温度検出回路２０により検出された温度が中心温度Ｔｐ未満の場合には、半導体基板１１の基板電圧Ｖｂよりも高く制御ゲート電極１８に印加される制御ゲート電圧Ｖcgよりも低いドレイン電圧Ｖｄをドレイン１３に印加するとともに基板電圧Ｖｂ以上でドレイン電圧Ｖｄよりも低いソース電圧Ｖｓをソース１２に印加し、温度検出回路２０により検出された温度が中心温度Ｔｐ以上の場合には、基板電圧Ｖｂよりも高く制御ゲート電極１８に印加される制御ゲート電圧Ｖcgよりも低いソース電圧Ｖｓをソース１２に印加するとともに基板電圧Ｖｂ以上でソース電圧Ｖｓよりも低いドレイン電圧Ｖｄをドレイン１３に印加する。そして、センスアンプ回路４０により、メモリトランジスタ１１から出力される電流に基づいてメモリトランジスタ１１に記憶されているデータ信号Ｄata を出力する。つまり、電圧切替回路３０は、通常、メモリトランジスタ１１の読み出し時に当該メモリトランジスタ１１のドレイン１３に印加する電圧を、中心温度Ｔｐ以上の場合にはソース１２に印加するようにした。
【００５８】
これにより、メモリトランジスタ１０の温度が中心温度Ｔｐ未満の場合には、ドレイン電圧Ｖｄをドレイン１３に印加するとともにドレイン電圧Ｖｄよりもソース電圧Ｖｓをソース１２に印加（ドレイン１３側から電圧を印加）し、メモリトランジスタ１０の温度が中心温度Ｔｐ以上の場合には、ソース電圧Ｖｓをソース１２に印加するとともにソース電圧Ｖｓよりも低いドレイン電圧Ｖｄをドレイン１３に印加（ソース１２側から電圧を印加）する。このため、ソース１２側から電圧を印加したときの閾値電圧Ｖｔｓ（Ｖｔｅｓ，Ｖｔｗｓ）の方が、ドレイン１３側から電圧を印加したときの閾値電圧Ｖｔｄ（Ｖｔｅｄ，Ｖｔｗｄ）よりも高いときに、当該メモリトランジスタ１０の温度が上昇すると閾値電圧Ｖｔが減少し、温度が降下すると閾値電圧Ｖｔが増加する温度特性を有する場合においては（図２参照）、温度が中心温度Ｔｐ未満の場合にはドレイン１３側からドレイン電圧Ｖｄを印加することによりソース１２側からソース電圧Ｖｓを印加する場合に比べて閾値電圧Ｖｔ（Ｖｔｅｄ，Ｖｔｗｄ）を低くすることができ（図２に示す太線α）、また温度が中心温度Ｔｐ以上の場合にはソース１２側からソース電圧Ｖｓを印加することによりドレイン１３側からドレイン電圧Ｖｄを印加する場合に比べて閾値電圧Ｖｔ（Ｖｔｅｓ，Ｖｔｗｓ）を高くすることができる（図２に示す太線β）。
【００５９】
つまり、中心温度Ｔｐを境界にして、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を拡げることができるので、そのぶん当該メモリトランジスタ１０の使用可能な温度範囲を拡げることが可能となる。そして、このようなメモリトランジスタ１０のドレイン−ソース間に印加する電圧方向を温度によって切り替えるといった回路として温度検出回路２０および電圧切替回路３０は比較的簡素な構成で実現できる。したがって、メモリトランジスタ１１の周辺回路規模の大幅な増大を招くことなく、使用可能な温度範囲を拡大することができる。
【００６０】
なお、本実施形態では、所定温度としてメモリトランジスタ１０の動作保証温度範囲の中心温度Ｔｐ、つまり不揮発性メモリ装置の動作保証温度範囲の中心温度を設定したが、これに限られることはなく、例えば、メモリトランジスタ１０が実際に使用される環境における最高温度と最低温度のほぼ中心温度やこの範囲内の特定温度であっても良い。
【００６１】
また、本実施形態では、第１電圧と第３電圧とを同電位のドレイン電圧Ｖｄに設定し、第２電圧と第４電圧とを同電位のソース電圧Ｖｓに設定したが、第１電圧と第３電圧とを個別に設定し、第２電圧と第４電圧とを個別に設定することで、それぞれの場合に適切な電位関係で各電圧を印加しても良い。
【００６２】
次に、本実施形態に係るメモリトランジスタ１０の非対称構造の構成例を図４〜図７に基づいて説明する。まず、図４を参照してドレイン１３の側端部１３ａにｐ−層を配置した例等を説明する。
【００６３】
図４(A) に示すように、メモリトランジスタ１０ａの非対称構造は、ドレイン１３のチャネル形成領域Ｃｈ方向の側端部１３ａにｐ−領域１４ｄを接して配置することにより構成する。また、図４(B) に示すように、メモリトランジスタ１０ｂの非対称構造は、ソース１２のチャネル形成領域Ｃｈ方向の側端部１２ａにｎ−領域１４ｓを接して配置することにより構成する。これにより、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。
【００６４】
さらに、図４(C) に示すように、メモリトランジスタ１０ｃの非対称構造は、ドレイン１３のチャネル形成領域Ｃｈ方向の側端部１３ａにｐ−領域１４ｄを接して配置し、ソース１２のチャネル形成領域Ｃｈ方向の側端部１２ａにｎ−領域１４ｓを接して配置することにより構成する。これにより、図４(A) に示すメモリトランジスタ１０ａの非対称構造や図４(B) に示すメモリトランジスタ１０ｂの非対称構造に比べて、チャネル形状がより異なるため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔をさらに拡げることができる。なお、図示されていないが、非対称構造は、ドレイン１３のチャネル形成領域Ｃｈ方向の側端部１３ａにｎ−領域を接して配置し、ソース１２のチャネル形成領域Ｃｈ方向の側端部１２ａにｐ−領域を接して配置し構成しても良い。
【００６５】
次に、図５を参照してドレイン１３の裏側（主表面に対する裏側）１３ｂにｐ−層を配置した例等を説明する。
【００６６】
図５(A) に示すように、メモリトランジスタ１０ｄの非対称構造は、ドレイン１３の主表面１１ａに対する裏側１３ｂにｐ−領域１４ｄを接して配置することにより構成する。また、図５(B) に示すように、メモリトランジスタ１０ｅの非対称構造は、ソース１２の主表面１１ａに対する裏側１２ｂにｎ−領域１４ｓを接して配置することにより構成する。これにより、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。また、チャネル形成領域Ｃｈにおいてｎ−やｐ−等の不純物領域による高抵抗部分が形成されないので、ドレイン−ソース間に流れる電流、つまりセンスアンプ回路４０に出力する電流を大きくすることができる。
【００６７】
さらに、図５(C) に示すように、メモリトランジスタ１０ｆの非対称構造は、ドレイン１３の主表面１１ａに対する裏側１３ｂにｐ−領域１４ｄを接して配置し、ソース１２の主表面１１ａに対する裏側１２ｂにｎ−領域１４ｓを接して配置することにより構成する。これにより、図５(A) に示すメモリトランジスタ１０ｄの非対称構造や図５(B) に示すメモリトランジスタ１０ｅの非対称構造に比べて、チャネル形状がより異なるため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔をさらに拡げることができる。なお、図示されていないが、非対称構造は、ドレイン１３の主表面１１ａに対する裏側１３ｂにｎ−領域を接して配置しソース１２の主表面１１ａに対する裏側１２ｂにｐ−領域を接して配置し構成しても良い。
【００６８】
次に、図６を参照してドレイン１３側の側壁酸化膜１９’を延設した例等を説明する。
図６(A) に示すように、メモリトランジスタ１０ｇの非対称構造は、浮遊ゲート電極１６および制御ゲート電極１８の両側壁を覆う側壁酸化膜１９の一方の側壁酸化膜１９’が他方に比べて主表面１１ａ方向に大きく形成されている。これにより、この側壁酸化膜１９’に近いドレイン１３が拡張されてｐ−領域１４ｄが形成されるので、図４(A) を参照して説明したメモリトランジスタ１０ａと同様の非対称構造を形成できる。また、図６(B) に示すように、メモリトランジスタ１０ｈの非対称構造では、他方に比べて主表面１１ａ方向に大きく形成する一方の側壁酸化膜１９’をソース１２側に配置することで、この側壁酸化膜１９’に近いソース１２が拡張されてｎ−領域１４ｓが形成されるので、図４(B) を参照して説明したメモリトランジスタ１０ｂと同様の非対称構造を形成できる。
【００６９】
これにより、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。
【００７０】
次に、図７を参照して、メモリトランジスタの非対称構造の構成例として、いわゆるスプリットゲート構造を採用した例を説明する。なお、これまで説明したメモリトランジスタ１０ａ〜１０ｈと実質的に同一に構成される部分は同一符号を付して説明を省略する。
【００７１】
図７(A) 〜図７(C) に示すように、メモリトランジスタ６０ａは、制御ゲート電極６８として、一部６８ａが酸化膜１７を介して浮遊ゲート電極１６上の一部を覆うように、またこの一部６８ａに連続して残部１８ｂがソース１２方向に位置する浮遊ゲート電極１６の側部を覆いながらソース１２側のゲート酸化膜１５上に位置するように、それぞれ形成されている。これにより、制御ゲート電極６８と浮遊ゲート電極１６とがチャネル形成領域Ｃｈ上において並んで配置される、スプリットゲート構造をなしている。
【００７２】
これにより、図７(A) に示すように、メモリトランジスタ２０ａの非対称構造では、ソース１２とドレイン１３とが非対称構造を形成するので、前述したメモリトランジスタ１０ａ〜１０ｈと同様に、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。
【００７３】
また、図７(B) に示すように、メモリトランジスタ２０ｂの非対称構造では、チャネル形成領域Ｃｈ下の不純物の拡散濃度プロファイルを変更することによっても、ソース１２とドレイン１３とを非対称構造にするので、前述したメモリトランジスタ１０ａ〜１０ｈと同様に、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。
【００７４】
さらに、図７(C) に示すように、メモリトランジスタ２０ｃの非対称構造では、図４(A) を参照して説明したメモリトランジスタ１０ａと同様に、ドレイン１３のチャネル形成領域Ｃｈ方向の側端部１３ａにｐ−領域１４ｄを接して配置することにより構成する。これにより、ドレイン側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、ソース側読出しの場合にチャネル形成領域Ｃｈに形成されるチャネル形状と、が異なることから、それぞれの場合の閾値電圧を変えることができる。このため、書込み後の閾値電圧Ｖｔｗと消去後の閾値電圧Ｖｔｅとの間隔を、より拡げることができる。
【００７５】
なお、図示していないが、図４(B) のメモリトランジスタ１０ｂ、図４(C) のメモリトランジスタ１０ｃ、図５(A) のメモリトランジスタ１０ｄ、図５(B) のメモリトランジスタ１０ｅ、図５(C) のメモリトランジスタ１０ｆのように、メモリトランジスタ２０ａについてこれらの各構成を採用しても良い。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る不揮発性メモリ装置を構成するメモリトランジスタの構成例およびその駆動例を示す説明図で、図１(A) は低温時の駆動電圧例を示すもの、図１(B) は高温時の駆動電圧例を示すもの、である。
【図２】周囲温度に対するメモリトランジスタの閾値電圧の変動例とメモリトランジスタに印加する電圧制御の例を示す特性図である。
【図３】本実施形態に係る不揮発性メモリ装置を構成するメモリトランジスタの周辺回路（温度検出回路、電圧切替回路、センスアンプ回路等）の構成概要を示す回路図である。
【図４】本実施形態に係るメモリトランジスタの非対称構造の構成例を示す説明図で、図４(A) はドレイン領域側方にｐ−層を配置した例、図４(B) はソース領域側方にｎ−層を配置した例、図４(C) はドレイン領域側方にｐ−層、ソース領域側方にｎ−層をそれぞれ配置した例である。
【図５】本実施形態に係るメモリトランジスタの非対称構造の構成例を示す説明図で、図５(A) はドレイン領域下方にｐ−層を配置した例、図５(B) はソース領域下方にｎ−層を配置した例、図５(C) はドレイン領域下方にｐ−層、ソース領域下方にｎ−層をそれぞれ配置した例である。
【図６】本実施形態に係るメモリトランジスタの非対称構造の構成例を示す説明図で、ドレイン側の側壁酸化膜を延設した例である。
【図７】本実施形態に係るメモリトランジスタの非対称構造の構成例としてスプリットゲート構造を採用した例を示す説明図で、図７(A) はスプリットゲート構造の構成例、図７(B) はチャネル下の拡散濃度プロファイルを変更した例、図７(C) はドレイン領域側方にｐ−層を配置した例である。
【図８】一般的なメモリトランジスタの閾値電圧の変動例を示す特性図である。
【符号の説明】
【００７７】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１０ｇ、１０ｈ、６０ａ、６０ｂ、６０ｃ…メモリトランジスタ
１１…半導体基板
１１ａ…主表面
１２…ソース（ソース領域）
１２ａ、１３ａ…側端部（チャネル領域方向の側端部）
１２ｂ、１３ｂ…裏側（主表面に対する裏側）
１３…ドレイン（ドレイン領域）
１４…不純物拡散領域（不純物領域）
１４ｄ…ｐ−領域（不純物領域）
１４ｓ…ｎ−領域（不純物領域）
１５…ゲート酸化膜
１６…浮遊ゲート電極（浮遊ゲート）
１７…酸化膜
１８…制御ゲート電極（制御ゲート）
１９、１９’…側壁酸化膜
２０…温度検出回路（温度検出手段）
３０…電圧切替回路（読出し電圧制御手段）
４０…センスアンプ回路（データ出力手段）
６８…制御ゲート
６８ａ…サブゲート
Ｃｈ…チャネル形成領域
Ｄata…データ信号（データ）
Ｔｐ…中心温度（所定温度）
Ｖｂ…基板電圧（基板電位）
Ｖcg…制御ゲート電圧
Ｖｄ…ドレイン電圧（第１電圧、第３電圧）
Ｖｓ…ソース電圧（第２電圧、第４電圧）
Ｖｔ、Ｖｔｗｄ、Ｖｔｗｓ、Ｖｔｅｄ、Ｖｔｅｄ、Ｖｔｅｓ…閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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