(57)【特許請求の範囲】
【請求項１】
絶縁表面上にゲルマニウムを０．１原子％〜１０原子％で含むシリコンからなる第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、シリコンからなる第２の非晶質半導体膜を形成し、
結晶化を助長する元素を前記第１の非晶質半導体膜または前記第２の非晶質半導体膜に導入し、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜を加熱して結晶化し、
前記結晶化を助長する元素は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面上にゲルマニウムを０．１原子％〜１０原子％で含むシリコンからなる第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、シリコンからなる第２の非晶質半導体膜を形成し、
結晶化を助長する元素を前記第１の非晶質半導体膜または前記第２の非晶質半導体膜に導入し、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜にレーザ光を照射して結晶化し、
前記結晶化を助長する元素は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲルマニウムを０．１原子％〜１０原子％で含むシリコンからなる第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、シリコンからなる第２の非晶質半導体膜を形成し、
結晶化を助長する元素を前記第１の非晶質半導体膜または前記第２の非晶質半導体膜に導入し、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜を加熱して結晶化し、
前記結晶化を助長する元素は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
【請求項４】
絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲルマニウムを０．１原子％〜１０原子％で含むシリコンからなる第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、シリコンからなる第２の非晶質半導体膜を形成し、
結晶化を助長する元素を前記第１の非晶質半導体膜または前記第２の非晶質半導体膜に導入し、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜にレーザ光を照射して結晶化し、
前記結晶化を助長する元素は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項２または請求項４において、
前記レーザ光はエキシマレーザであることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の非晶質半導体膜は前記第２の非晶質半導体膜の厚さよりも薄く形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記結晶化後に結晶質半導体膜上にバリア層を形成し、
前記バリア層上に希ガス元素を含む非晶質半導体膜を形成し、
前記結晶質半導体膜及び前記希ガス元素を含む非晶質半導体膜を加熱し、前記結晶化を助長する元素をゲッタリングし、
前記バリア層を除去することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記結晶化を助長する元素の導入方法は、スパッタ法、蒸着法、プラズマ処理法、吸着法、または前記元素を含有する塩の溶液を塗布する方法であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は結晶構造を有する半導体膜でチャネル形成領域を形成した半導体装置に関する。特に、本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装置全般を指し、半導体集積回路、電気光学装置、及び半導体集積回路や電気光学装置を搭載した電子機器は半導体装置の範疇に含まれるものとする。
【０００３】
【従来の技術】
近年、厚さ数ｎｍから数百ｎｍ程度の結晶構造を有する半導体膜（以下、結晶質半導体膜という）を用いて、薄膜トランジスタ（以下、ＴＦＴという）を作製する技術が開発されている。ＴＦＴは液晶表示装置に用いるスイッチング素子として実用化が進み、近年においてはガラス基板上に半導体集積回路を形成することも可能になっている。
【０００４】
ＴＦＴに用いる結晶質半導体膜の材料は、主としてシリコンが用いられている。結晶構造を有するシリコン膜（以下、結晶質シリコン膜という）は、プラズマＣＶＤ法や減圧ＣＶＤ法により、ガラスまたは石英などの基板上に堆積した非晶質シリコン膜を、加熱処理、或いはレーザー光の照射（以下、本明細書中においてレーザー処理という）により結晶化したものが利用されてきた。
【０００５】
例えば、加熱処理による場合には、非晶質シリコン膜を結晶化させるために６００℃以上の温度で１０時間以上の加熱処理が必要とされている。この処理温度と処理時間は、ＴＦＴの生産性を考慮すると必ずしも適切な方法とは考えられていない。ＴＦＴを用いた応用製品として液晶表示装置を考慮すると、基板の大面積化に対応するために大型の熱処理炉が必要となり、生産工程における消費エネルギーが増大するばかりか、広い面積に渡って一様な結晶を得ることが困難となる。
【０００６】
また、従来の技術により作製された結晶質シリコン膜を用いたＴＦＴは、単結晶シリコン基板を用いたＭＯＳトランジスタの特性と比べ、依然劣っていた。ガラスや石英などの異種材料上に厚さ数ｎｍから数百ｎｍ程度の半導体膜を結晶化させたとしても、複数の結晶粒が集合して成る多結晶構造しか得ることが出来ず、結晶粒中及び結晶粒界に多数存在する欠陥によりキャリアがトラップされ、ＴＦＴの性能を拘束する要因となっていた。
【０００７】
また、ＴＦＴに適用される代表的な結晶質半導体材料はシリコンであり、結晶構造を有するシリコン膜（以下、結晶質シリコン膜という）は、プラズマＣＶＤ法や減圧ＣＶＤ法により、ガラスまたは石英などの基板上に堆積した非晶質シリコン膜を、加熱処理、或いはレーザー光の照射（以下、本明細書中においてレーザー処理という）により結晶化したものが適用されている。しかし、ＴＦＴに必要な半導体膜の厚さは１０〜１００ｎｍ程度であり、この程度の膜厚で高品質の結晶質半導体膜をガラスや石英などの異種材料から成る基板上に形成することは困難である。
【０００８】
加熱処理による場合には、非晶質シリコン膜を結晶化させるために６００℃以上の温度で１０時間以上の加熱処理が必要とされている。この処理温度と処理時間は、ＴＦＴの生産性を考慮すると必ずしも適切な方法とはならない。ＴＦＴを用いた応用製品として液晶表示装置を考慮すれば、基板の大面積化に対応するために大型の熱処理炉が必要となり、生産工程における消費エネルギーが増大するばかりか、広い面積に渡って一様な結晶を得ることが困難となる。また、レーザー処理による場合には、レーザー発振器の出力の不安定さのために、やはり均質な結晶を得ることが困難である。このような結晶の品質のばらつきはＴＦＴの特性ばらつきの原因となっている。
【０００９】
結晶質シリコン膜を形成する他の手法として、非晶質シリコン膜にシリコンの結晶化を助長する元素を導入し、従来よりも低い温度の加熱処理で結晶質シリコン膜を作製する技術が開示されている。例えば、特開平７−１３０６５２号公報、特開平８−７８３２９号公報では、非晶質シリコン膜にニッケルなどの金属元素を導入し、５５０℃、４時間の熱処理により結晶質シリコン膜を得ることができる。
【００１０】
【発明が解決しようとする課題】
上記従来の方法で作製される結晶質シリコン膜は、結晶化の際、基板や下地絶縁膜の影響を受けるため、複数の結晶粒が析出し、｛１１１｝に配向する傾向があるものの、その面方位に配向する割合は低かった。
【００１１】
本発明はこのような問題点を解決する手段を提供することを目的とし、非晶質半導体膜を結晶化して得られる結晶質半導体膜の特性を高め、そのような結晶質半導体膜を活性層に用いたＴＦＴを提供することを第１の目的とする。
【００１２】
また、ガラスまたは石英などの基板上の非晶質半導体膜を上記方法（特開平７−１３０６５２号公報、特開平８−７８３２９号公報）により結晶化させると、通常は多結晶構造が得られる。非晶質半導体膜の結晶化は、非晶質半導体膜と基板との界面に自然に発生する結晶核が基になり結晶化が進むと考えられている。多結晶構造における個々の結晶粒は任意な結晶面が析出してしまうが、下地にある酸化シリコンとの界面エネルギーが最小となる（１１１）面の結晶が析出する確率的に最も多くなっている。
【００１３】
また、シリコンの結晶化を助長する元素を非晶質シリコン膜に導入して結晶化を行う場合には、自然核が発生するより低い温度で導入した元素のシリサイド化物が形成され、当該シリサイドを基にした結晶成長が起こっている。例えば、形成されるＮｉＳｉ2は特定の配向性を持たないが、非晶質半導体膜の厚さを２０〜１００ｎｍとすると基板表面に対し平行な方向しか殆ど成長することが許されなくなる。この場合、ＮｉＳｉ2と結晶シリコンの（１１１）面とが接する界面エネルギーが最も小さいので、結晶質シリコン膜の表面と平行な面は（１１０）面となり、この格子面が優先的に配向する。結晶成長方向が基板表面に対し平行な方向に、柱状に成長する場合には、その柱状結晶を軸とした回転方向には自由度が存在するため、必ずしも（１１０）面が配向するとは限らないため、その他の格子面も析出し、全体として（１１０）面に配向する割合はやはり２０％に満たなかった。
【００１４】
配向率が低い場合、異なる方位の結晶がぶつかる結晶粒界で、格子の連続性を保持することが殆ど不可能となり、不対結合手が多く形成されることが容易に推定される。粒界にできる不対結合手は再結合中心または捕獲中心となり、キャリア（電子・ホール）の輸送特性を低下させている。その結果、キャリアが再結合で消滅したり欠陥にトラップされたりするため、このような結晶質半導体膜を用いてＴＦＴを作製しても高い電界効果移動度を有するＴＦＴを期待することができない。
【００１５】
また、結晶粒の位置を意図的に制御することは殆ど不可能であり、結晶粒界はランダムに存在するため、ＴＦＴのチャネル形成領域を特定の結晶方位をもつ結晶粒で形成することができない。このことは、ＴＦＴの電気的特性がばらつく要因として非常に憂慮されている。
【００１６】
本発明はこのような問題点を解決する手段を提供することを目的とし、非晶質半導体膜を結晶化して得られる結晶質半導体膜の配向率を高め、そのような結晶質半導体膜を用いたＴＦＴを提供することを第２の目的とする。
【００１７】
【課題を解決するための手段】
上記第１の目的を達成するため、本明細書で開示する発明の構成は、
絶縁表面上に半導体層を有する半導体装置であって、
前記半導体層は、ゲルマニウムを含む第１の結晶質半導体層１５と、
前記第１の結晶質半導体層に接する第２の結晶質半導体層１６とを有することを特徴とする半導体装置である。
【００１８】
また、上記構成において、前記第１の結晶質半導体層１５は、ゲルマニウムを０．１原子％〜１０原子％未満、さらに好ましくは１〜５原子％の範囲で含むことを特徴としている。また、上記構成において、前記第２の結晶質半導体層１６は、シリコンを主成分とすることを特徴としている。また、結晶質半導体層１５、１６中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満である。
【００１９】
また、上記構成において、前記第１の結晶質半導体層１５および前記第２の結晶質半導体層１６は、レーザー光により結晶化されたことを特徴としている。
【００２０】
また、上記構造を実現するための発明の構成は、図１に示すように、
絶縁表面上にゲルマニウムを含む第１の非晶質半導体膜１１を形成する第１の工程と、
前記第１の非晶質半導体膜１１上に接する第２の非晶質半導体膜１２を形成する第２の工程と、
前記第１の非晶質半導体膜及１１び前記第２の非晶質半導体膜１２にレーザー光を照射して結晶化させる第３の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２１】
また、他の発明の構成は、図６に示すように、
絶縁表面上の電極（ゲート電極４０１、４０２）を覆う絶縁膜４０３ａ、４０３ｂを形成する第１の工程と、
前記絶縁膜上にゲルマニウムを含む第１の非晶質半導体膜を形成する第２の工程と、
前記第１の非晶質半導体膜上に接する第２の非晶質半導体膜を形成する第３の工程と、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜にレーザー光を照射して結晶化させる第４の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２２】
また、上記構成において、前記第１の非晶質半導体膜は、０．１原子％〜１０原子％未満、さらに好ましくは１〜５原子％の範囲でゲルマニウムを含むことを特徴としている。また、上記構成において、前記第２の非晶質半導体膜は、シリコンを主成分とすることを特徴としている。また、非晶質半導体膜１１、１２中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満である。
【００２３】
また、上記第２の目的を達成するため、本発明の構成は、結晶構造を有する半導体層でチャネル形成領域を形成した半導体装置において、半導体層は、シリコンを主成分としゲルマニウムを含有する第１の半導体膜と、シリコンを主成分とする第２の半導体膜とから成り、第１の半導体膜及び第２の半導体膜に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満であり、酸素の濃度は１×１０19／ｃｍ3未満であることを特徴としている。
【００２４】
また、他の発明の構成は、結晶構造を有する半導体層でチャネル形成領域を形成した半導体装置において、半導体層は、シリコンを主成分とし、該シリコンよりも原子半径の大きな元素を含有する第１の半導体膜と、シリコンを主成分とする第２の半導体膜とから成り、第１の半導体膜及び第２の半導体膜に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満であり、酸素の濃度は１×１０19／ｃｍ3未満であることを特徴としている。
【００２５】
また、他の発明の構成は、絶縁表面上に、シリコンを主成分としゲルマニウムを含有する第１の非晶質半導体膜を形成する第１の工程と、第１の半導体膜上に、シリコンを主成分とする第２の非晶質半導体膜を形成する第２の工程と、第１の非晶質半導体膜または第２の非晶質半導体膜にシリコンの結晶化を助長する元素を添加する第３の工程と、第１の非晶質半導体膜及び第２の非晶質半導体膜とを加熱処理により結晶化させ、第１の結晶質半導体膜と第２の結晶質半導体膜を形成する第４の工程とを有することを特徴としている。
【００２６】
絶縁表面上に、シリコンを主成分とし、該シリコンよりも原子半径の大きな元素を含有する第１の非晶質半導体膜を形成する第１の工程と、第１の半導体膜上に、シリコンを主成分とする第２の非晶質半導体膜を形成する第２の工程と、第１の非晶質半導体膜または第２の非晶質半導体膜にシリコンの結晶化を助長する元素を添加する第３の工程と、第１の非晶質半導体膜及び第２の非晶質半導体膜とを加熱処理により結晶化させ、第１の結晶質半導体膜と第２の結晶質半導体膜を形成する第４の工程とを有することを特徴としている。
【００２７】
結晶方位の分布は反射電子回折パターン（ＥＢＳＰ：Electron Backscatter diffraction Pattern）により求めることができる。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）に専用の検出器を設け、一次電子の後方散乱から結晶方位を分析する手法である（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。ＥＰＳＰを用いた結晶半導体膜の評価は、"Microtexture Analysis of Location Controlled Large Si Grain Formed by Exciter-Laser Crystallization Method: R. Ishihara and P. F. A. Alkemade, AMLCD'99 Digest of Technical Papers 1999 Tokyo Japan, pp99-102"に紹介されている。
【００２８】
この測定方法は、結晶構造を持った試料に電子線が入射すると、後方にも非弾性散乱が起こり、その中には試料中でブラッグ回折による結晶方位に特有の線状パターン(一般に菊地像と呼ばれる)も合わせて観察される。ＥＢＳＰ法は検出器スクリーンに映った菊地像を解析することにより試料の結晶方位を求めている。試料の電子線の当たる位置を移動させつつ方位解析を繰り返す(マッピング測定)ことで、面状の試料について結晶方位または配向の情報を得ることができる。入射電子線の太さは、走査型電子顕微鏡の電子銃のタイプにより異なるが、ショットキー電界放射型の場合、１０〜２０nmの非常に細い電子線が照射される。マッピング測定では、測定点数が多いほど、また測定領域が広いほど、結晶配向のより平均化した情報を得ることができる。実際には、１００×１００μm2の領域で、１００００点（１μm間隔）〜４００００点（０．５μm間隔）の程度の測定を行っている。
【００２９】
マッピング測定により各結晶粒の結晶方位がすべて求まると、膜に対する結晶配向の状態を統計的に表示できる。図４２（Ａ）にＥＢＳＰ法により求められる逆極点図の例を示す。逆極点図は多結晶体の優先配向を表示する際によく用いられるもので、試料のある特定の面(ここでは膜表面)が、どの格子面に一致しているかを集合的に表示したものである。
【００３０】
図４２（Ａ）の扇形状の枠は一般に標準三角形と呼ばれるもので、この中に立方晶系における全ての指数が含まれている。またこの図中における長さは、結晶方位における角度に対応している。たとえば｛００１｝と｛１０１｝の間は４５度、｛１０１｝と｛１１１｝の間は３５．２６度、｛１１１｝と｛００１｝の間は５４．７４度である。また、白抜きの点線は｛１０１｝からのずれ角５度及び１０度の範囲を示している。
【００３１】
図４２（Ａ）は、マッピングにおける全測定点(この例では１１６５５点)を標準三角形内にプロットしたものである。｛１０１｝付近で点の密度が濃くなっていることがわかる。図４２（Ｂ）は、このような点の集中度を等高線表示したものである。ここで数値は各結晶粒が完全に無秩序な配向だと仮定した場合、すなわち標準三角形内に点を偏りなく分布させた場合に対する倍率を示しており無次元数である。
【００３２】
このように特定の指数（ここでは｛１０１｝）に優先配向している事がわかった場合、その指数近傍にどの程度の結晶粒が集まっているか、その割合を数値化することで、優先配向の度合いをよりイメージしやすくなる。例えば図４２（Ａ）に例示した逆極点図において｛１０１｝からのずれ角５度及び１０度の範囲（図中に白点線で示す）に存在する点数の全体に対する割合を配向率として次式により求めて示すことができる。
【００３３】
【数１】
0004869504.tif 000002
【００３４】
この割合は、次のように説明することもできる。図４２（Ａ）のように｛１０１｝付近に分布が集中している場合、実際の膜においては各結晶粒の＜１０１＞方位は基板に概略垂直であるが、その周りにやや揺らぎを持って並んでいることが予想される。この揺らぎの角に許容値を５度、１０度と設け、それより小さいものの割合を数値で示してゆく。以上に説明したように許容ずれ角を５度及び１０度と定め、それを満たす結晶粒の割合を表示してゆくことにより配向率を求めることができる。
【００３５】
【発明の実施の形態】
本発明の実施形態１について、以下に説明する。
【００３６】
（実施形態１）
まず、絶縁表面を有する基板１０上に、シリコンを主成分としゲルマニウムを含む第１の非晶質半導体膜（ゲルマニウムを含むシリコン膜とも呼ぶ）１１と、シリコンを主成分とする第２の非晶質半導体膜（シリコン膜とも呼ぶ）１２を積層形成する。（図１（Ａ））
【００３７】
絶縁表面を有する基板１０としては、アルミナホウケイ酸ガラスやバリウムホウケイ酸ガラスなどで代表されるガラス基板や石英基板やサファイア基板を用いることができる。あるいはシリコン、ゲルマニウム、ガリウム・砒素などの半導体基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３８】
第１の非晶質半導体膜１１の材料に限定はないが、ＳｉXＧｅ1-X（０＜Ｘ＜１）、好ましくは、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、さらに好ましくは１〜５原子％の範囲で含有している非晶質半導体膜（ゲルマニウムを含む非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【００３９】
第１の非晶質半導体膜１１の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法で形成してもよいし、ゲルマニウムを含むシリコンからなるターゲットを用いたスパッタ法で形成してもよいし、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法で得られたシリコン膜にゲルマニウムをイオン注入して形成してもよい。
【００４０】
プラズマＣＶＤ法を用いる場合には、ＳｉＨ4とＧｅＨ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈したＧｅＨ4成る反応ガスを加えて反応室に導入し、１〜２００ＭＨｚの高周波放電により分解し基板上に第１の非晶質半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わりにＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同様な反応ガスを適用することが可能であり、好ましくはＨｅで反応ガスを希釈して、４００〜５００℃の温度で基板上に第１の非晶質半導体膜を堆積する。なお、第１の非晶質半導体膜１１中におけるゲルマニウムの含有量は、反応ガスの混合比により適宜調節することができる。
【００４１】
図１７は第１の非晶質半導体膜及び第２の非晶質半導体膜を形成するために用いるプラズマＣＶＤ装置の構成の一例を説明する図である。プラズマＣＶＤ装置は反応室１００１に高周波電源１００５が接続する陰極（カソード）１００２、陽極（アノード）１００３が設けられた平行平板型である。陰極１００２はシャワー板となっていて、ガス供給手段１００６からの反応ガスは、このシャワー板を通して反応室中に供給される。陽極１００３にはシーズヒーターなどによる加熱手段が設けられ、基板１０１５が設置されている。ガス供給系の詳細は割愛するが、ＳｉＨ4やＧｅＨ4などが充填されたシリンダー１０１４、ガスの流量を制御するマスフローコントローラー１０１２、ストップバルブ１０１３などから構成されている。排気手段１００７は、ゲートバルブ１００８、自動圧力制御弁１００９、ターボ分子ポンプ（または複合分子ポンプ）１０１０、ドライポンプ１００７から成っている。ターボ分子ポンプ（または複合分子ポンプ）１０１０、ドライポンプ１００７は潤滑油を使用しないもので、油の拡散による反応室内の汚染を完全に無くしている。排気速度は、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒のターボ分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００４２】
このような装置で作製される非晶質半導体膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二次イオン質量分析法（ＳＩＭＳ）によって測定した場合、いずれの成膜条件においても窒素、炭素の含有量は５×１０18／ｃｍ3未満、酸素の含有量は1×１０19／ｃｍ3未満である。
【００４３】
第２の非晶質半導体膜１２は、シリコンを主成分とする非晶質半導体膜（非晶質シリコン膜）を用いる。また、第１の非晶質半導体膜と同様に、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましい。
【００４４】
第２の非晶質半導体膜１２の成膜方法は、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法、あるいはその他適宣の方法を用いればよい。
【００４５】
また、第２の非晶質半導体膜の膜厚は、第１の非晶質半導体膜の半分以下の膜厚とすることが好ましく、第１の非晶質半導体膜と第２の非晶質半導体膜との積層膜の総膜厚を２０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とすることが望ましい。
【００４６】
また、汚染を防ぐために大気に触れることなく、第１の非晶質半導体膜１１と第２の非晶質半導体膜１２とを連続的に成膜することが好ましい。
【００４７】
また、基板から半導体膜への不純物の汚染を防ぐため、第１の非晶質半導体膜を形成する前に基板上に下地絶縁膜を形成してもよい。下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜から選ばれた単層膜、またはそれらを２層以上積層させた積層膜を用いることができる。また、汚染を防ぐために大気に触れることなく、下地絶縁膜と第１の非晶質半導体膜１１と第２の非晶質半導体膜１２とを連続的に成膜することが好ましい。
【００４８】
次いで、レーザー処理を行い、第１の非晶質半導体膜１１及び第２の非晶質半導体膜１２を結晶化させて、第１の結晶質半導体膜１３及び第２の結晶質半導体膜１４を形成する。（図１（Ｂ））
【００４９】
レーザー処理は、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧレーザーまたはＹＶＯ4レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポット状に集光し、そのエネルギー密度を１００〜７００ｍＪ／ｃｍ2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。また、図１（Ｂ）では表面側からのみ照射した例を示しているが、両面から照射してもよい。その他、レーザーの代わりに、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源としても良い。また、レーザー処理の後、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどの光を照射してもよい。
【００５０】
なお、このレーザー処理を行う前に第１の非晶質半導体膜１１及び第２の非晶質半導体膜が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてからレーザー照射させて結晶化させると膜表面の荒れを防ぐことができるので良い。
【００５１】
上記レーザー処理によって、結晶成長が生じて良好な膜質を有する結晶質半導体膜が得られる。
【００５２】
次いで、第１の結晶質半導体膜１３と第２の結晶質半導体膜１４との積層膜に公知のパターニング処理を行い、所望の形状の半導体層（第１の結晶質半導体層１５と第２の結晶質半導体層１６との積層構造を有する）を形成する。
【００５３】
以上の工程により積層構造を有する半導体層が得られる。
【００５４】
こうして得られた積層構造を有する半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【００５５】
上記レーザー処理において、結晶成長が生じるメカニズムは、現段階で必ずしも明らかではないが、概略以下のように推測することができる。
【００５６】
レーザー処理する半導体膜（シリコン膜）が単層であった場合、レーザー光の照射後の固相化過程において、溶融した液相シリコンの熱は基板に拡散するため、液相シリコンは基板との界面から冷却されて、固相化が進み結晶化する。従って、膜面に対して垂直方向に結晶成長が生じる。また、こうして結晶化した半導体膜は、基板上に形成された下地絶縁膜（ＳｉＯ2）の影響を受け、エネルギー的に安定しやすい[１１１]に配向する傾向が強かった。
【００５７】
これに対して、レーザー処理する半導体膜が本発明のような積層（ゲルマニウムを含むシリコン膜とシリコン膜との積層）であった場合、ゲルマニウムの融点は９３７℃であり、シリコンの融点である１４１５℃より低いことからわかるように、第１の非晶質半導体膜（ゲルマニウムを含むシリコン膜）と第２の非晶質半導体膜（シリコン膜）とでは、固相化が始まる温度が若干異なり、シリコン膜のほうが高い温度で固相化が始まる。従って、シリコン膜が一部固相化し始めても、しばらくゲルマニウムを含むシリコン膜は溶融した液相である状態が続く。こうして結晶化した半導体膜は、基板上に形成された下地絶縁膜（ＳｉＯ2）の影響を受けない。また、レーザー光の照射後の固相化過程において、溶融した液相シリコンは、溶融した液相状態のゲルマニウムを含むシリコン膜との界面付近で過冷却になりやすいと考えられる。
【００５８】
また、図１９で示したように、非晶質半導体膜のパターニング後にレーザー処理を行って端部から結晶核を発生させて横方向（ラテラル方向）に結晶成長させてもよい。
【００５９】
また、図２０で示したように、パターニングした絶縁層を利用してレーザー光強度を空間的に変調させて適度な温度勾配を形成し、ラテラル方向に結晶成長させてもよい。
【００６０】
上記実施の形態における非晶質半導体膜としては、非晶質半導体膜、微結晶半導体膜、または非晶質構造を含む化合物半導体膜を用いることが可能である。
【００６１】
（実施形態２）
本発明で得られる｛１０１｝面の配向率が高い結晶質半導体膜は、シリコンを主成分とすることに特徴を有している。このような結晶質半導体膜の典型的な一実施形態は、シリコンを主成分とし、ゲルマニウムを含む第１の結晶質半導体膜と、シリコンを主成分とする第２の結晶質半導体膜とから成っている。第１の結晶質半導体膜及び第２の結晶質半導体膜はいずれも非晶質半導体膜を絶縁表面上にプラズマＣＶＤ法または減圧ＣＶＤ法などで形成し、その後シリコンの結晶化を助長する元素を添加して結晶化させることにより得られるものである。
【００６２】
このような結晶質半導体膜を形成するための基板は、アルミナホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板や石英基板が適している。その他に、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成しこれを基板とすることも可能である。
【００６３】
上記ガラス基板を用いる場合には、非晶質半導体膜とガラス基板との間に窒化シリコン、酸化シリコン、または酸化窒化シリコンなどでブロッキング層を形成する。こうして、ガラス基板中に含まれるアルカリ金属元素などの不純物元素が半導体膜中に拡散することを防ぐ。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2を反応ガスとして用い、窒化シリコン膜を形成する。または、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3を反応ガスとして用い、酸化窒化シリコン膜を形成する。ブロッキング層の厚さは２０〜２００ｎｍで形成する。
【００６４】
このような絶縁体の表面上に形成する非晶質半導体膜は、シリコンを主成分とし、ゲルマニウムを含む第１の非晶質半導体膜と、シリコンを主成分とする第２の非晶質半導体膜とを積層させた構造となっている。第１の非晶質半導体膜は、シリコンを主成分としゲルマニウムを０．１原子％以上、７５原子％未満の範囲で含有する非晶質半導体膜を用いる。ゲルマニウムの含有量は、代表的な反応ガスとして用いられるＳｉＨ4とＧｅＨ4の混合比により調節することができる。また、第１及び第２の非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とし、非晶質半導体膜の結晶化の過程において、また作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【００６５】
上記第１及び第２の非晶質半導体膜の形成は、プラズマＣＶＤ法または減圧ＣＶＤ法、その他適宣の方法により行う。プラズマＣＶＤ法を適用する場合には、ＳｉＨ4とＧｅＨ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈したＧｅＨ4成る反応ガスを加えて反応室に導入し、１〜２００ＭＨｚの高周波放電により分解し基板上に非晶質半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わりにＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同様な反応ガスを適用することが可能であり、好ましくはＨｅで反応ガスを希釈して、４００〜５００℃の温度で基板上に非晶質半導体膜を堆積する。いずれにしても、本発明で用いる上記ガスは、堆積される非晶質半導体膜に取り込まれる酸素、窒素、炭素などの不純物元素の濃度を低減するために高純度に精製されたものを用いる。堆積される非晶質半導体膜の厚さは２０〜１００ｎｍの範囲とする。
【００６６】
結晶化に際しては、第２の非晶質半導体膜の表面に、該非晶質半導体膜の結晶化を助長する元素を導入する。当該元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素を用いる。これらの元素は、本明細書に記載する何れの発明においても非晶質半導体膜の結晶化を助長する元素として使用することができる。上記いずれの元素を用いても同質、同様の効果を得ることができるが、代表的にはニッケルを用いる。
【００６７】
当該元素を導入する箇所は、第２の非晶質半導体膜の全面、または第１の非晶質半導体膜の全面とする。或いは第２の非晶質半導体膜の膜面における適宣箇所のスリット状の面または点状の面などとする。後者の場合には、好ましくは非晶質半導体膜上に絶縁膜が形成され、その絶縁膜に設けられた開孔を利用して当該元素を導入することができる。開孔の大きさに特に限定はないが、その幅は１０〜４０μｍとすることができる。また、その長手方向の長さは任意に決めれば良く、数十μｍ〜数十ｃｍの範囲とすることができる。
【００６８】
これらの当該元素を導入する方法は、当該元素を含む薄膜を非晶質半導体膜の表面又は内部に存在させる手法であれば特に限定はなく、例えば、スパッタ法、蒸着法、プラズマ処理法（含むプラズマＣＶＤ法）、吸着法、金属塩の溶液を塗布する方法などを使用することができる。プラズマ処理法は、不活性ガスによるグロー放電雰囲気において、陰極からスパッタされる当該元素を利用する。また、金属塩の溶液を塗布する方法は簡易であり、当該元素の濃度調整が容易である点で有用である。
【００６９】
金属塩としては各種塩を用いることが可能であり、溶媒としては水、アルコール類、アルヒデト類、エーテル類その他の有機溶媒、または水とこれらの有機溶媒の混合物を用いることができる。また、それらの金属塩が完全に溶解した溶液とは限らず、金属塩の一部または全部が懸濁状態で存在する溶液であっても良い。いずれの方法を採用するにしても、当該元素は非晶質半導体膜の表面又は内部に分散させて導入する。
【００７０】
上記何れかの方法でシリコンの結晶化を助長する元素を導入した後、当該元素を利用して非晶質半導体膜の結晶化を行う。結晶化は加熱処理、レーザー光または紫外線、赤外線などの強光の照射によって行う。加熱処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、加熱処理を行いその後レーザー光などの強光の照射を行う方法を適用する。加熱処理後のレーザー処理は、結晶粒内に残される結晶欠陥を修復し消滅させることができ、作製される結晶の品質を向上させる目的に対して有効な処置となる。
【００７１】
結晶化をするための加熱処理に先立って、第１及び第２の非晶質半導体膜が含有する水素を放出させる脱水素化処理を行う。この処理は４００〜５００℃にて０．５〜５時間、代表的には５００℃にて１時間の条件で脱水素化処理を行う。
【００７２】
結晶化のための加熱処理は４５０〜１０００℃の範囲で行うことが可能であるが、温度の上限は使用する基板の耐熱温度が一つの上限として考慮される。例えば、石英基板を用いる場合には１０００℃の熱処理にも耐え得るが、ガラス基板の場合にはその歪み点以下が上限温度の一つの根拠となる。例えば、歪み点６６７℃のガラス基板に対しては、６６０℃程度が限度と見るべきである。必要とされる時間は加熱温度や、その後の処理条件（例えばレーザー光を照射する処理の有無など）により適宣設定するが、好適には５５０〜６００℃にて４〜２４時間の加熱処理を行う。また、その後レーザー処理を行う場合には、５００〜５５０℃にて４〜８時間の熱処理を行う。以上の加熱処理は空気中や水素雰囲気中でも良いが、好適には窒素或いは不活性ガス雰囲気中にて行う。
【００７３】
また、レーザー処理は、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧまたはＹＶＯ4レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を１００〜７００ｍＪ／ｃｍ2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。その他、レーザーの代わりに、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源としても良い。
【００７４】
以上のような工程により、本発明における｛１０１｝面の配向率が高い結晶質半導体膜が得られるメカニズムは、現段階で必ずしも明らかではないが、概略以下のように推測することができる。
【００７５】
第１及び第２の非晶質半導体膜に導入されたシリコンの結晶化を助長する元素は、脱水素処理中に速やかに非晶質半導体中に拡散する。そして、不均質な核形成が始まる。そして、当該元素とシリコンが反応してシリサイドが形成され、これが結晶核となりその後の結晶成長に寄与する。例えば、代表的な元素としてニッケルを用いた場合、ニッケルシリサイド（以下、ＮｉＳｉ2と記する）が形成される。第１の非晶質半導体膜においては、ＮｉＳｉ2中にゲルマニウムが殆ど固溶されないため、非晶質半導体膜中のゲルマニウムを周囲に排除しつつ核が形成する。
【００７６】
ＮｉＳｉ2は特定の配向性を持たないが、非晶質半導体膜の厚さを２０〜１００ｎｍとすると基板表面に対し平行な方向しか殆ど成長することが許されなくなる。この場合、ＮｉＳｉ2と結晶シリコンの（１１１）面とが接する界面エネルギーが最も小さいので、結晶質シリコン膜の表面と平行な面は（１１０）面となり、この格子面が優先的に配向する。結晶成長方向が基板表面に対し平行な方向に、しかも柱状に成長する場合には、その柱状結晶を軸とした回転方向には自由度が存在するため、必ずしも（１１０）面が配向するとは限らないため、その他の格子面も析出すると考えられる。
【００７７】
ＮｉＳｉ2から見ると、周囲の非晶質半導体のみに原子半径の大きいゲルマニウムが存在しているため、大きな歪み（引っ張り応力）が発生していることが予想される。この歪みエネルギーにより、核生成の臨界半径を大きくする方向に働く。さらに、この歪み（引っ張り応力）は、ＮｉＳｉ2による核の結晶方位に制限を与え、特定の結晶面（具体的には、｛１０１｝面）の配向率を高める作用があると推測される。
【００７８】
ＮｉＳｉ2の構造はホタル石型構造であり、ダイアモンド型構造のシリコン格子間にニッケル原子を配置した構造となっている。ＮｉＳｉ2からニッケル原子が無くなるとシリコンの結晶構造が残ることになる。数々の実験の結果から、ニッケル原子は非晶質シリコン側に移動していくことが判明しており、この理由は非晶質シリコン中の固溶度の方が結晶シリコン中のそれよりも高いためであると考えられる。従って、恰もニッケルが非晶質シリコン中を移動しながら結晶シリコンを形成するというモデルを立案することができる。
【００７９】
また、非晶質半導体膜中におけるニッケルの拡散速度は、膜中にゲルマニウムが含まれる方が早いことが考えられる。本発明の場合、ＮｉＳｉ2による結晶の成長は、第１の非晶質半導体膜の方が早く結晶成長することが考えられる。
【００８０】
以上の考察より、加熱処理によって、第１の非晶質半導体膜は｛１０１｝面の配向率が高い結晶が成長し、それに伴って第２の非晶質半導体膜ではエピタキシャル成長的に同じ面方位の結晶が成長する。
【００８１】
本発明は、シリコンを主成分とする結晶質半導体膜の｛１０１｝面の配向を高めるために、シリコンを主成分としゲルマニウムを含む第１の非晶質半導体膜と、シリコンを主成分とする第２の非晶質半導体膜とを順次形成し、シリコンの結晶化を助長する元素を添加して、加熱処理、または加熱処理とレーザー処理を行って結晶化させる方法を採用する。
【００８２】
非晶質シリコンに０．１〜１０原子％のゲルマニウムを含有させると結晶核の発生密度が低下する。図３６は結晶核の隣接間距離について、ＧｅＨ4の添加量依存性について調べた結果であり、縦軸はその累積度数を示している。図３６（Ａ）はシリコンの結晶化を助長する元素として、酢酸ニッケル塩が３ｐｐｍの水溶液を用いた結果であり、図３６（Ｂ）は１ｐｐｍの結果を示している。ＧｅＨ4の添加量の増加は、非晶質シリコン中に含まれるゲルマニウム濃度がそれに伴って増えることを意味する。図３６（Ａ）、（Ｂ）の結果は、いずれもＧｅＨ4の添加量が多い方が結晶核の隣接間距離が長くなることを示している。図３７はこの結果を基に、ＧｅＨ4の添加量に対する結晶核の密度を示している。ＧｅＨ4の量が増加するに従い、結晶核密度が低下している傾向が示されている。この結果は、上記考察において、非晶質シリコン膜中にゲルマニウムが存在することにより核生成の臨界半径を大きくする方向に働くことを裏付けている。
【００８３】
次に上述の本発明に基づいて作製される結晶質半導体膜について、その作製条件の一例を示す。表１はプラズマＣＶＤ法で作製する第１及び第２の非晶質半導体膜の作製条件である。反応ガスはＳｉＨ4と水素で１０％に希釈されたＧｅＨ4を用いる。これらの反応ガスは、形成される非晶質半導体膜に含まれる酸素、窒素、炭素の不純物濃度を低減させるために、ＳｉＨ4の純度は９９．９９９９％以上のものを、またＧｅＨ4は窒素、炭化水素化合物が１ｐｐｍ以下、ＣＯ2が２ｐｐｍ以下の高純度品を用いている。第１の非晶質半導体膜において、シリコンに対するゲルマニウムの含有量を変化させるために、合計流量が一定になるようにして、ＳｉＨ4とＨ2で１０％に希釈したＧｅＨ4のガス流量の混合比を変化させている。共通条件としては、高周波電力が０．３５Ｗ／ｃｍ2（２７ＭＨｚ）であり、繰り返し周波数１０ｋＨｚ（デューティ比３０％）のパルス放電に変調して平行平板型のプラズマＣＶＤ装置の陰極に給電する。その他、共通条件として反応圧力３３．２５Ｐａ、基板温度３００℃、電極間隔３５ｍｍとする。
【００８４】
【表１】
0004869504.tif 000003
【００８５】
図３５は第１及び第２の非晶質半導体膜を形成するために用いるプラズマＣＶＤ装置の構成の一例を示している。プラズマＣＶＤ装置は反応室３５０１に高周波電源３５０５が接続する陰極（カソード）３５０２、陽極（アノード）３５０３が設けられた平行平板型である。陰極３５０２はシャワー板となっていて、ガス供給手段３５０６からの反応ガスは、このシャワー板を通して反応室中に供給される。陽極３５０３にはシーズヒーターなどによる加熱手段が設けられ、基板３５１５が設置されている。ガス供給系の詳細は割愛するが、ＳｉＨ4やＧｅＨ4などが充填されたシリンダー３５１４、ガスの流量を制御するマスフローコントローラー３５１２、ストップバルブ３５１３などから構成されている。排気手段３５０７は、ゲートバルブ３５０８、自動圧力制御弁３５０９、ターボ分子ポンプ（または複合分子ポンプ）３５１０、ドライポンプ３５０７から成っている。ターボ分子ポンプ（または複合分子ポンプ）３５１０、ドライポンプ３５０７は潤滑油を使用しないもので、油の拡散による反応室内の汚染を完全に無くしている。排気速度は、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒のターボ分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００８６】
このような装置で作製される非晶質半導体膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二次イオン質量分析法（ＳＩＭＳ）によって測定されている。図３８にその結果を示す。測定に用いた試料は、シリコン基板上にＳｉＨ4のみ、水素で１０％に希釈したＧｅＨ4を５ＳＣＣＭ添加した条件、同１０ＳＣＣＭ添加した条件の順に積層したものであるが、いずれの成膜条件においても窒素、炭素の含有量は５×１０18／ｃｍ3未満、酸素の含有量は1×１０19／ｃｍ3未満である。
【００８７】
絶縁表面上に形成する第１の非晶質半導体膜の厚さは５〜３０ｎｍとし、その上に形成する第２の非晶質半導体膜の厚さは１５〜７０ｎｍとして形成し、第１の非晶質半導体膜の厚さ第２の非晶質半導体膜に対して薄くなるように形成する。第１の非晶質半導体膜にはシリコンに対して原子半径の大きなゲルマニウムを含有し、結晶核の生成密度を小さくすることができる。上述の如く、この第１の非晶質半導体膜は結晶化において第２の非晶質半導体膜を結晶化させ、特定の結晶面の配向を高めるためのシード層として利用するため、本来第２の非晶質半導体膜よりも薄く形成することが望ましい。
【００８８】
第１及び第２の非晶質半導体膜の結晶化は、シリコンの結晶化を助長する元素としてニッケルを用い、５００〜６００℃の加熱処理、または加熱処理とレーザー処理を行う。代表的な作製条件として、窒素雰囲気中５５０℃にて４時間の加熱処理及びレーザー処理を行う方法がある。ニッケルは酢酸ニッケルを１０ｐｐｍの濃度で含有する水溶液を用い、スピナーで塗布する。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００ｍＪ／ｃｍ2、重ね合わせ率９０〜９５％で照射する。レーザー処理は加熱処理により結晶化した膜の未結晶化部分の結晶化や、結晶粒内に欠陥を補修するために行っている。
【００８９】
結晶質半導体膜に残存する欠陥は水素化処理により、０．０１〜１原子％程度の水素を含有させることにより効果的に低減させることができる。水素化は水素を含む雰囲気中で３５０〜５００℃の加熱処理により行うことができる。また、プラズマにより生成された水素を用いて水素化を行うことも可能である。また、ＳｉＦ4、ＧｅＦ4などのフッ化物により第１の非晶質半導体膜を形成した場合には０．００１〜１原子％程度のフッ素が膜中に残存し、欠陥を補償する元素となる。
【００９０】
こうして｛１０１｝面に対して高い配向性を示す結晶質半導体膜は、添加するゲルマニウムの濃度を０．１〜１０原子％の範囲で添加するだけでなく、膜中に含まれる酸素、窒素、炭素の元素の濃度を１×１０19／ｃｍ3未満にすること、及び膜厚を２０〜１００ｎｍの範囲として、基板表面と平行な方向の成長が支配的となるようにすることの相乗効果により達成される。
【００９１】
このような｛１１０｝面の配向率の高い結晶質半導体膜はＴＦＴのチャネル形成領域、光起電力素子の光電変換層など素子の特性を決定付けるチャネル形成領域に好適に用いることができる。
【００９２】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００９３】
【実施例】
［実施例１］
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図２〜図５を用いて説明する。
【００９４】
まず、実施の形態に従って、基板１００ａ上に積層構造を有する島状の半導体層１０１ａ〜１０５ｂを形成した。（図２（Ａ））積層構造を有する島状の半導体層のうち、下層の１０１ａ〜１０５ａは、図１（Ｃ）中の第１の結晶質半導体層１５に相当するシリコン膜（ゲルマニウムを含む）であり、上層の１０１ｂ〜１０５ｂは図１中の第２の結晶質半導体層１６に相当するシリコン膜である。なお、基板１００ａ上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地絶縁膜１００ｂを形成した。
【００９５】
本実施例では下地絶縁膜１００ｂとして２層構造を用いるが、単層膜または２層以上の積層膜を用いても良い。下地絶縁膜１００ｂの一層目（下層）としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地絶縁膜１００ｂのニ層目（上層）としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００９６】
次いで、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化珪素膜によるマスク層１０６を形成した。この状態で上記半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素、ここではボロンを１×１０16〜５×１０17atoms／cm3程度の濃度で上記半導体層の全面に添加した。（図２（Ｂ））本実施例ではマスク層形成後にボロンの添加を行ったが、特に工程順序は限定されず、例えば、パターニングによって半導体層を形成する前に行っても良い。
【００９７】
半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いボロン（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。省略した場合、マスク層１０６の形成は必要でない。
【００９８】
次いで、マスク層１０６をフッ酸などの溶液でエッチング除去した。
【００９９】
次いで、膜厚を１０〜２００ｎｍとして珪素を含む絶縁膜でゲート絶縁膜１０７を形成した。（図２（Ｃ））ゲート絶縁膜１０７としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。また、ゲート絶縁膜１０７の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。また、熱酸化工程によってゲート絶縁膜１０７を形成してもよい。
【０１００】
また、ゲート絶縁膜１０７を形成する前に、半導体層の表面を洗浄することが望ましい。被膜表面の汚染不純物（代表的にはＣ、Ｎａ等）除去は、オゾンを容存させた純水で洗浄を行った後に、フッ素を含有する酸性溶液を用い、被膜表面を極薄くエッチングすることにより行えばよい。
【０１０１】
次いで、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を半導体層１０２ａ、１０２ｂ、１０４ａ、１０４ｂに選択的に添加する。そのため、あらかじめレジストマスク１０８ａ〜１０８ｅを形成した。ｎ型を付与する不純物元素としては、燐（Ｐ）や砒素（Ａｓ）を用いれば良く、ここでは燐（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域は低濃度ｎ型不純物領域１０９とし、含まれる燐（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域１０９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域１１０は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度で燐（Ｐ）を添加した。（図２（Ｄ））
【０１０２】
次いで、添加した不純物元素を活性化させる工程を行う。活性化は、レーザー活性化処理や不活性雰囲気中、例えば窒素雰囲気中で６００〜９００℃で１〜４時間の熱処理により行うことができる。また、両者を併用しても良い。
【０１０３】
次いで、図２（Ｅ）に示すように、ゲート絶縁膜１０７上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）１１２とを積層した構造とすると良い。導電層（Ｂ）１１２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成する。また、導電層（Ａ）１１１はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。
【０１０４】
導電層（Ａ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、Ｗターゲット（純度９９．９９９９％）を用いたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１１を窒化タングステン（ＷＮ）で５０ｎｍの厚さに形成し、導電層（Ｂ）１１２をタングステン（Ｗ）で２５０ｎｍの厚さに形成した。その他の方法として、熱ＣＶＤ法でＷ膜を形成することもできる。
【０１０５】
尚、図示しないが、導電層（Ａ）１１１の下に２〜２０ｎｍ程度の厚さで燐（Ｐ）をドープした珪素膜を形成しておくことは有効である。ドープした珪素膜上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１１または導電層（Ｂ）１１２が微量に含有するアルカリ金属元素がゲート絶縁膜１０７に拡散するのを防ぐことができる。いずれにしても、（Ａ）１１１及び導電層（Ｂ）１１２の抵抗率を１０〜５０μΩcmの範囲とすることが好ましい。
【０１０６】
次いで、フォトマスクを用いレジストマスク１１３〜１１８を形成し、導電層（Ａ）１１１と導電層（Ｂ）１１２とをエッチングしてゲート電極１１９〜１２３と容量配線１２４を形成した。ゲート電極１１９〜１２３と容量配線１２４は、導電層（Ａ）から成る１１９ａ〜１２４ａと、導電層（Ｂ）から成る１１９ｂ〜１２４ｂとが一体として形成されている。（図３（Ａ））
【０１０７】
次いで、画素ＴＦＴのｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ--ドープ工程）を行う。ゲート電極１１９〜１２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。ｎ型を付与する不純物元素として添加する燐（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3の濃度範囲で添加した。このようにして、図３（Ｂ）に示すように半導体層に低濃度ｎ型不純物領域１２５〜１２８を形成した。
【０１０８】
次いで、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行った（ｎ+ドープ工程）。まず、フォトマスクを用い、レジストのマスク１２９〜１３２を形成し、ｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域１３３〜１３８を形成した。ｎ型を付与する不純物元素には燐（Ｐ）を用い、その濃度が１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行った。（図３（Ｃ））
【０１０９】
次いで、ｐチャネル型ＴＦＴを形成する半導体層１０１ａ、１０１ｂ、１０３ａ、１０３ｂにソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４２、１４３を形成する。本実施例では、ゲート電極１１９、１２１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成した。このとき、ｎチャネル型ＴＦＴを形成する半導体層１０２ａ、１０２ｂ、１０４、１０５は、第４のフォトマスクを用いてレジストマスク１３９〜１４１を形成し全面を被覆しておく。高濃度ｐ型不純物領域１４２、１４３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。（図３（Ｄ））
【０１１０】
この高濃度ｐ型不純物領域１４２、１４３には、前工程において燐（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４２ａ、１４３ａには１×１０20〜１×１０21atoms／cm3の濃度で含有し、高濃度ｐ型不純物領域１４２ｂ、１４３ｂには１×１０16〜５×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度を１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する上で何ら問題はなかった。
【０１１１】
その後、図４（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から保護絶縁膜１４４を形成した。保護絶縁膜は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても保護絶縁膜１４４は無機絶縁物材料から形成する。保護絶縁膜１４４の膜厚は１００〜２００ｎｍとする。
【０１１２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。本実施例では５５０℃で４時間の熱処理を行った。（図４（Ｂ））。
【０１１３】
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃、１〜１２時間の熱処理を行い、半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層中にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１１４】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる層間絶縁膜１４５を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【０１１５】
このようにして層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、保護絶縁膜１４４として形成した酸化珪素膜、酸化窒化珪素膜、窒化珪素膜などと組み合わせて用いる必要がある。
【０１１６】
その後、フォトマスクを用い、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。本実施例では、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用いたドライエッチング法により有機樹脂材料から成る層間絶縁膜をエッチングし、その後、エッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４４をエッチングした。
【０１１７】
次いで、導電性の金属膜をスパッタ法や真空蒸着法で形成し、フォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線１４６〜１５０とドレイン配線１５１〜１５５を形成する。ここで、ドレイン配線１５５は画素電極として機能するものである。図示していないが、本実施例ではこの電極を、Ｔｉ膜を５０〜１５０ｎｍの厚さで形成し、半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００ｎｍの厚さで形成して配線とした。
【０１１８】
この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。（図４（Ｃ））。
【０１１９】
こうして、同一の基板上に、駆動回路２３０のＴＦＴと画素部２３１の画素ＴＦＴとを有した基板を完成させることができた。駆動回路には第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型ＴＦＴ２０１、第２のｐチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。また、駆動回路２３０にはロジック回路２３２及びサンプリング回路２３３が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１２０】
駆動回路の第１のｐチャネル型ＴＦＴ２００には、ゲルマニウムを含むシリコン膜１０１ａとシリコン膜１０１ｂとの積層構造を有する半導体層にチャネル形成領域２０６、高濃度ｐ型不純物領域から成るソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有したシングルドレインの構造を有している。第１のｎチャネル型ＴＦＴ２０１には、ゲルマニウムを含むシリコン膜１０２ａとシリコン膜１０２ｂとの積層構造を有する半導体層にチャネル形成領域２０９、ゲート電極１２０と重なるＬＤＤ領域２１０、ソース領域２１２、ドレイン領域２１１を有している。
【０１２１】
このＬＤＤ領域において、ゲート電極１２０と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜２．０μｍとした。ｎチャネル型ＴＦＴにおけるＬＤＤ領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１２２】
駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、ゲルマニウムを含むシリコン膜１０３ａとシリコン膜１０３ｂとの積層構造を有する半導体層にチャネル形成領域２１３、高濃度ｐ型不純物領域から成るソース領域２１４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを有したシングルドレインの構造を有している。
【０１２３】
また、駆動回路の第２のｎチャネル型ＴＦＴ２０３には、ゲルマニウムを含むシリコン膜１０４ａとシリコン膜１０４ｂとの積層構造を有する半導体層にチャネル形成領域２１６、ゲート電極１２２と一部が重なるＬＤＤ領域２１７、２１８、ソース領域２２０、ドレイン領域２１９が形成されている。このＴＦＴのゲート電極と重なるＬovの長さも０．５〜３．０μｍ、好ましくは１．０〜２．０μｍとした。また、ゲート電極と重ならないＬＤＤ領域をＬoffとして、このチャネル長方向の長さは０．５〜４．０μｍ、好ましくは１．０〜２．０μｍとした。
【０１２４】
画素ＴＦＴ２０４には、ゲルマニウムを含むシリコン膜１０５ａとシリコン膜１０５ｂとの積層構造を有する半導体層にチャネル形成領域２２１、２２２、ＬＤＤ領域２２３〜２２５、ソースまたはドレイン領域２２６〜２２８を有している。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さは０．５〜４．０μｍ、好ましくは１．５〜２．５μｍである。
【０１２５】
さらに、容量配線１２４と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２８に接続する半導体層２２９とから保持容量２０５が形成されている。なお、図４（Ｃ）では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１２６】
以上の様なＴＦＴ構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。
【０１２７】
また、このアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。
【０１２８】
次いで、上記アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１２９】
まず、図５に示すように、図４（Ｃ）の状態のアクティブマトリクス基板にスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後、樹脂膜をパターニングして柱状スペーサ１５７を形成する方法を採用した。
【０１３０】
柱状スペーサ１５７の配置は任意に決定すれば良いが、好ましくは、図５で示すように、画素部２３１においてはドレイン配線１５５（画素電極）のコンタクト部と重ねてその部分を覆うように柱状スペーサ１５７を形成すると良い。コンタクト部は平坦性が損なわれ、この部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ１５７を形成することでディスクリネーションなどを防止することができる。
【０１３１】
その後、配向膜１５８を形成した。通常、液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上にもスペーサ１５７を形成しておくと、スペーサとしての本来の役割と、静電気からＴＦＴを保護する効果を得ることができる。
【０１３２】
対向側の対向基板１５８には、遮光膜１５９、透明導電膜１６０および配向膜１６１を形成する。遮光膜１５９はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００ｎｍの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤１６２で貼り合わせる。シール剤１６２にはフィラー１６３が混入されていて、このフィラー１６３とスペーサ１５７によって均一な間隔を保ちつつ、２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１６４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３３】
［実施例２］
本実施例では実施例１とは異なるアクティブマトリクス基板及びアクティブマトリクス型液晶表示装置の作製方法について説明する。ここでは、同一基板上にＮチャネル型逆スタガ型ＴＦＴ４２０及びＰチャネル型の逆スタガ型ＴＦＴ４２１を作製する例について図６、図７を用い、以下に説明する。
【０１３４】
まず、基板４００を用意する。基板４００としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板等を用いることができる。なお、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるための下地絶縁膜を設ける構成としてもよい。下地絶縁膜を設ける場合、その下地絶縁膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。また、プラスチック基板も用いることができる。
【０１３５】
次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）４０１、４０２を形成する。ゲート配線４０１、４０２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線４０１、４０２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。なお、ゲート配線の下層を低抵抗金属材料とし上層を高融点金属材料とした積層構造が好ましく、例えばＡｌ（下層）とＴａ（上層）の積層構造、Ａｌ（下層）とＷ（上層）の積層構造、Ａｌ（下層）とＣｕ（上層）の積層構造が望ましい。また、ゲート配線を保護するための陽極酸化膜または酸化膜を形成する構成としてもよい。
【０１３６】
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図６（Ａ）に示すように、積層構造のゲート絶縁膜４０３ａ、４０３ｂを用いた。下層のゲート絶縁膜４０３ａは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。
【０１３７】
次いで、ゲルマニウムを含むシリコン膜とシリコン膜との積層膜を形成する。
下層となるゲルマニウムを含むシリコン膜としては、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している膜を用いる。また、ゲルマニウムを含むシリコン膜中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましい。
【０１３８】
ゲルマニウムを含むシリコン膜の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法で形成してもよいし、ゲルマニウムを含むシリコンからなるターゲットを用いたスパッタ法で形成してもよいし、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法で得られたシリコン膜にゲルマニウムをイオン注入して形成してもよい。
【０１３９】
また、上層となるシリコン膜も同様に窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましい。また、シリコン膜の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法等の公知の技術を用いることができる。
【０１４０】
なお、上記ゲート絶縁膜４０３ａ、４０３ｂと非晶質半導体膜（ゲルマニウムを含むシリコン膜とシリコン膜）とを大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。
【０１４１】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングして、ゲルマニウムを含むシリコン膜４０４ａ、４０５ａとシリコン膜４０４ｂ、４０５ｂとの積層構造を有する結晶質半導体層を形成する。（図６（Ａ））結晶化処理としては、実施の形態に示したレーザー処理を用いればよい。
【０１４２】
次いで、結晶質半導体層上に絶縁層４０６、４０７を形成する。この絶縁層４０６、４０７は不純物元素の添加工程時にチャネル形成領域を保護する。この絶縁層４０６、４０７としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。絶縁層４０６、４０７は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成する。
（図６（Ｂ））
【０１４３】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴとなる半導体層の一部を覆うレジストマスク４０８及びＰチャネル型ＴＦＴとなる半導体層を覆うレジストマスク４０９を形成し、半導体層にｎ型を付与する不純物元素を添加するドーピング工程を行ない、第１の不純物領域（ｎ+ 領域）４１０ａを形成する。（図６（Ｃ））
【０１４４】
次いで、レジストマスク４０８、４０９を除去した後、絶縁層４０６、４０７をマスクとして半導体層にｎ型を付与する不純物元素を添加する２回目のドーピング工程を行ない、第２の不純物領域（ｎ- 領域）４１２を形成する。（図６（Ｄ））この工程において、さらに不純物が添加されて第１の不純物領域４１０ｂが形成される。
【０１４５】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴを覆うレジストマスク４１４を形成し、半導体層にｐ型を付与する不純物元素を添加する工程を行ない、第３の不純物領域（ｐ+ 領域）４１３を形成する。（図７（Ａ））
【０１４６】
次いで、レジストマスク４１４を除去した後、ファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびイオン添加時の損傷の回復を図る。
【０１４７】
以上の工程を経て、Ｎチャネル型ＴＦＴ４２０のソース領域、ドレイン領域、低濃度不純物領域、及びチャネル形成領域が形成され、Ｐチャネル型ＴＦＴ４２１のソース領域、ドレイン領域、及びチャネル形成領域が形成される。
【０１４８】
次いで、実施例１に従って全面に層間絶縁膜４１５を形成する。（図７（Ｂ））
【０１４９】
そして、公知の技術を用いてコンタクトホールを形成した後、配線４１６〜４１９を形成して、図７（Ｃ）に示す状態を得る。この配線４１６〜４１９はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴが完成する。
【０１５０】
なお、本実施例でのドーピング順序（ｎ+ 領域→ｎ- 領域→ｐ+ 領域）に限定されず、例えば、ｐ+ 領域→ｎ- 領域→ｎ+ 領域の順とすることも可能である。
【０１５１】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１５２】
本実施例で示すＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを用いて相補的に結合させた回路はＣＭＯＳ回路と呼ばれ、半導体回路を構成する基本回路である。
【０１５３】
また、本実施例で示すＮチャネル型ＴＦＴを用いて画素部の画素ＴＦＴを形成することができる。図８（Ａ）は、画素部の画素の一つを拡大した上面図であり、図８（Ａ）において、点線Ａ−Ａ'で切断した部分が、図８（Ｂ）の画素部の断面構造に相当する。
【０１５４】
画素部において、画素ＴＦＴ部４２３はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてｎ+ 領域５４〜５６と、チャネル形成領域５７、５８と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５９、６０が形成される。また、活性層は、下層をゲルマニウムを含むシリコン膜とし、上層をシリコン膜とする積層構造を有する半導体層である。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ｎ+ 領域５４に接続する配線６４が形成され、ｎ+ 領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。
【０１５５】
本実施例では一例として透過型の液晶表示装置の例を示したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型の液晶表示装置を作製することが可能である。
【０１５６】
［実施例３］
本実施例では、実施例１または実施例２で作製したアクティブマトリクス型液晶表示装置の構成を図９に説明する。
【０１５７】
図９に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板８２とがシール材８３を介して貼り合わされている。
【０１５８】
ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１５９】
ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１６０】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１６１】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１６２】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１６３】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１６４】
また、上記液晶表示装置におけるブロック図を図１０に示す。なお、図１０はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１６５】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１６６】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。
【０１６７】
これらソース側駆動回路９０およびゲート側駆動回路９２はＮチャネル型ＴＦＴまたはＰチャネル型ＴＦＴで形成されている。
【０１６８】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１６９】
また、デジタル駆動させる場合は、図１１に示すように、サンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１７０】
なお、上記構成は、実施例１または実施例２に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらには同一基板上にメモリやマイクロプロセッサをも形成しうる。
【０１７１】
［実施例４］
本実施例は実施例２において、ゲート電極が設けられた基板上にスパッタ法を用いて、連続的にゲート絶縁膜と半導体膜とを成膜する例を示す。
【０１７２】
まず、基板上にゲート配線４０１、４０２を形成した後、下層のゲート絶縁膜４０３ａ、上層のゲート絶縁膜４０３ｂ、第１の非晶質半導体膜、第２の非晶質半導体膜を順次、連続的に積層する。このように連続的に成膜する場合において使用する複数のチャンバーを備えた装置の一例を図１８に示した。
【０１７３】
本実施例では、全てスパッタ法を用い、比較的低温での成膜を行うことが可能であるのでプラスチック基板を用いた。ただし、本実施例に限定されず、プラスチック基板以外の基板を用いることが可能なことは言うまでもない。
【０１７４】
図１８に本実施例で示す装置（連続成膜システム）の上面からみた概要を示す。図１８において、１１１０〜１１１５が気密性を有するチャンバーである。各チャンバーには、真空排気ポンプ、不活性ガス導入系が配置されている。
【０１７５】
１１１０、１１１５で示されるチャンバーは、試料（処理基板）１１３０をシステムに搬入するためのロードロック室である。１１１１は第１のゲート絶縁膜を成膜するための第１のチャンバーである。１１１２は第２のゲート絶縁膜を成膜するための第２のチャンバーである。１１１３は第１の非晶質半導体膜及び第２の非晶質半導体膜を成膜するための第３のチャンバーである。また、１１２０は各チャンバーに対して共通に配置された試料の共通室である。さらに非晶質半導体膜上に連続して絶縁膜を形成して絶縁層４０６、４０７を形成する場合、１１１４は、その絶縁膜を成膜するための第４のチャンバーである。
【０１７６】
以下に動作の一例を示す。
【０１７７】
最初、全てのチャンバーは、一度高真空状態に真空引きされた後、さらに不活性ガス、ここでは窒素によりパージされている状態（常圧）とする。また、全てのゲート弁１１２２〜１１２７を閉鎖した状態とする。
【０１７８】
まず、処理基板は多数枚が収納されたカセット１１２８ごとロードロック室１１１０に搬入される。カセットの搬入後、図示しないロードロック室の扉を閉鎖する。この状態において、ゲート弁１１２２を開けてカセットから処理基板１１３０を１枚取り出し、ロボットアーム１１２１によって共通室１１２０に取り出す。この際、共通室において位置合わせが行われる。なお、この基板１１３０は実施例２に従って得られた配線４０１、４０２が形成されたものを用いた。
【０１７９】
ここでゲート弁１１２２を閉鎖し、次いでゲート弁１１２３を開ける。そして第１のチャンバー１１１１へ処理基板１１３０を移送する。第１のチャンバー内では、絶縁膜４０３ａを得る。本実施例では単層の窒化シリコン膜を採用しているが、二層または三層以上の積層構造としてもよい。なお、ここではターゲットを用いたスパッタ法が可能なチャンバーを用いたが、プラズマＣＶＤ法が可能なチャンバーを用いても良い。
【０１８０】
絶縁膜４０３ａの成膜終了後、処理基板はロボットアームによって共通室に引き出され、第２のチャンバー１１１２に移送される。第２のチャンバー内では、第１のチャンバーと同様にスパッタ法で絶縁膜４０３ｂを得る。
【０１８１】
絶縁膜４０３ｂの成膜終了後、処理基板は共通室に引き出され、第３のチャンバー１１１３に移送される。第３のチャンバー内では第２のチャンバーと同様に、第１の非晶質半導体膜及び第２の非晶質半導体膜を得る。第３のチャンバー内には複数のターゲットを備え、第１の非晶質半導体膜の成膜時にはゲルマニウムを含むシリコンからなるターゲットを用い、第２の非晶質半導体膜の成膜時にはシリコンからなるターゲットを用いた。ここでは同一チャンバーで積層させたが、異なるチャンバーで積層させてもよい。なお、ここではターゲットを用いたスパッタ法が可能なチャンバーを用いたが、プラズマＣＶＤ法が可能なチャンバーを用いても良い。
【０１８２】
非晶質半導体膜の成膜終了後、処理基板は共通室に引き出される。
【０１８３】
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室１１１５に移送されカセット１１２９に収納される。
【０１８４】
このように、大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。
【０１８５】
さらに、非晶質半導体膜上に連続して絶縁膜を形成して絶縁層４０６、４０７を形成する場合、第４のチャンバーに移送して同様に成膜した後、パターニングすればよい。
【０１８６】
なお、図１８に示した装置は一例に過ぎないことはいうまでもない。また、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。
【０１８７】
例えば、本実施例を実施例１における下地絶縁膜１００ａ、非晶質半導体膜とを連続的に成膜する場合に適用することができる。その場合、下層の下地絶縁膜を第１のチャンバーで成膜し、上層の下地絶縁膜を第２のチャンバーで成膜し、第１の非晶質半導体膜及び第２の非晶質半導体膜を第３のチャンバーで成膜すればよい。また、第１の非晶質半導体膜及び第２の非晶質半導体膜を別々のチャンバーで成膜してもよい。即ち、第１の非晶質半導体膜を第３のチャンバー、第２の非晶質半導体膜を第４のチャンバーで成膜してもよい。
【０１８８】
［実施例５］
ここでは、上記実施例１で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図１２〜図１５を用い、以下に説明する。
【０１８９】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図１２に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例１に従えば得ることができる。
【０１９０】
図１２において、５００は絶縁体であり、その上にはＮチャネル型ＴＦＴ５０１、Ｐチャネル型ＴＦＴ５０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ５０３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ５０４が形成されている。
【０１９１】
Ｎチャネル型ＴＦＴ５０１およびＰチャネル型ＴＦＴ５０２の説明は実施例１を参照すれば良いので省略する。また、スイッチングＴＦＴ５０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例１でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１９２】
また、電流制御ＴＦＴ５０４のドレイン領域５０５の上には層間絶縁膜５０７ａ、５０７ｂが設けられる前に、保護絶縁膜５０６及びゲート絶縁膜にコンタクトホールが設けられている。これは第１層間絶縁膜５０７ａ及び第２の層間絶縁膜５０７ｂにコンタクトホールを形成する際に、エッチング工程を簡単にするためである。層間絶縁膜５０７ａ、５０７ｂにはドレイン領域５０５に到達するようにコンタクトホールが形成され、ドレイン領域５０５に接続された画素電極５０８が設けられている。画素電極５０８はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１９３】
次に、５１３は画素電極５０８の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク５１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１９４】
また、ＥＬ素子５０９は画素電極（陰極）５０８、ＥＬ層５１１および陽極５１２からなる。陽極５１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１９５】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１９６】
なお、ここでは図示しないが陽極５１２を形成した後、ＥＬ素子５０９を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化シリコン膜もしくは窒化酸化シリコン膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１９７】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後のＥＬ表示装置について図１３（Ａ）、（Ｂ）を用いて説明する。
【０１９８】
図１３（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された６０１は画素部、６０２はソース側駆動回路、６０３はゲート側駆動回路である。また、６０４はカバー材、６０５は第１シール材、６０６は第２シール材である。
【０１９９】
なお、６０８はソース側駆動回路６０２及びゲート側駆動回路６０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）６０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０２００】
次に、断面構造について図１３（Ｂ）を用いて説明する。絶縁体６００の上方には画素部、ソース側駆動回路６０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極６１１を含む複数の画素により形成される。また、ソース側駆動回路６０９はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体６００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０２０１】
また、画素電極６１１の両端にはバンク６１２が形成され、画素電極６１１上にはＥＬ層６１３およびＥＬ素子の陽極６１４が形成される。陽極６１４は全画素に共通の配線としても機能し、接続配線６１５を経由してＦＰＣ６１６に電気的に接続されている。さらに、画素部及びソース側駆動回路６０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０２０２】
また、第１シール材６０５によりカバー材６０４が貼り合わされている。なお、カバー材６０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材６０５の内側には空隙６１７が形成されている。なお、第１シール材６０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙６１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０２０３】
なお、カバー材６０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材６０４の表面を機械的に保護する役割をもつ。
【０２０４】
また、カバー材６０４を接着した後、第１シール材６０５の露呈面を覆うように第２シール材６０６を設けている。第２シール材６０６は第１シール材６０５と同じ材料を用いることができる。
【０２０５】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０２０６】
次ぎに、上記工程で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図１４（Ａ）に、回路図を図１４（Ｂ）に示す。図１４（Ａ）及び図１４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２０７】
スイッチングＴＦＴ７０２のソースはソース配線７１５に接続され、ドレインはドレイン配線７０５に接続される。また、ドレイン配線７０５は電流制御ＴＦＴ７０６のゲート電極７０７に電気的に接続される。また、電流制御ＴＦＴ７０６のソースは電流供給線７１６に電気的に接続され、ドレインはドレイン配線７１７に電気的に接続される。また、ドレイン配線７１７は点線で示される画素電極（陰極）７１８に電気的に接続される。
【０２０８】
このとき、７１９で示される領域には保持容量が形成される。保持容量７１９は、電流供給線７１６と電気的に接続された半導体膜７２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極７０７との間で形成される。また、ゲート電極７０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線７１６で形成される容量も保持容量として用いることが可能である。
【０２０９】
次ぎに、上記ＥＬ表示装置の回路構成例を図１５に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路８０１、画素部８０６及びゲート側駆動回路８０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０２１０】
ソース側駆動回路８０１は、シフトレジスタ８０２、ラッチ（Ａ）８０３、ラッチ（Ｂ）８０４、バッファ８０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路８０７は、シフトレジスタ８０８、バッファ８０９を設けている。
【０２１１】
また、本実施例において、画素部８０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０２１２】
これらソース側駆動回路８０１およびゲート側駆動回路８０７は実施例１で得られるＮチャネル型ＴＦＴまたはＰチャネル型ＴＦＴで形成されている。なお、本実施例ではＮチャネル型ＴＦＴまたはＰチャネル型ＴＦＴでソース側駆動回路８０１およびゲート側駆動回路８０７を構成した例を示したが、特に限定されない。例えば、同一基板上のＴＦＴを全てＮチャネル型ＴＦＴを用いて作製することができる。この場合、マスク数が低減されるため有用である。また、同一基板上のＴＦＴを全てＰチャネル型ＴＦＴを用いて作製することもできる。
【０２１３】
なお、図示していないが、画素部８０６を挟んでゲート側駆動回路８０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０２１４】
次ぎに、本実施例のＴＦＴに代えて、実施例２に示した逆スタガ型ＴＦＴを用いてＥＬ表示装置を作製した例を図１６に示す。ＴＦＴの構造が異なる点以外は図１２と同一である。
【０２１５】
図１６において、９００は絶縁体であり、その上にはＮチャネル型ＴＦＴ９０１、Ｐチャネル型ＴＦＴ９０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ９０３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ９０４が形成されている。
【０２１６】
Ｎチャネル型ＴＦＴ９０１およびＰチャネル型ＴＦＴ９０２の説明は実施例２を参照すれば良いので省略する。また、スイッチングＴＦＴ９０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２１７】
また、電流制御ＴＦＴ９０４のドレイン領域９０５の上には層間絶縁膜５０７ａ、５０７ｂが設けられる前に、第１層間絶縁膜９０６にコンタクトホールが設けられている。これは第２層間絶縁膜９０７にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第１層間絶縁膜９０６、第２層間絶縁膜にはドレイン領域９０５に到達するようにコンタクトホールが形成され、ドレイン領域９０５に接続された画素電極９０８が設けられている。画素電極９０８はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０２１８】
次に、画素電極９０８の端部を覆うように設けられたバンク９１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０２１９】
また、ＥＬ素子９０９は画素電極（陰極）９０８、ＥＬ層９１１および陽極９１２からなる。陽極９１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０２２０】
また、本実施例は実施例４と組み合わせることができる。
【０２２１】
［実施例６］
本実施例は、実施の形態に示した工程とは異なる工程で結晶化を行った例を示す。
【０２２２】
本実施例では、半導体層のパターニング後にレーザー処理を行う例である。
【０２２３】
まず、実施例１と同様に基板１２００上に、ゲルマニウムを含むシリコン膜（第１の非晶質半導体膜）１２０１とシリコン膜（第２の非晶質半導体膜）１２０２からなる積層構造を有する非晶質半導体膜を形成する。（図１９（Ａ））なお、図１９（Ａ）は図１（Ａ）と同一であるのでここでは詳細な説明は省略する。
【０２２４】
次いで、公知のフォトリソグラフィ法によりパターニングを行い、ゲルマニウムを含むシリコン層１２０３とシリコン層１２０４からなる積層構造を有する非晶質半導体層を形成する。（図１９（Ｂ））
【０２２５】
次いで、レーザー処理を行い結晶化させてゲルマニウムを含むシリコン層（第１の結晶質半導体層）１２０５とシリコン層（第２の結晶質半導体層）１２０６からなる積層構造を有する結晶質半導体層を形成する。なお、レーザー処理は実施の形態で示した方法を用いればよい。
【０２２６】
この時、パターニングされた結晶質半導体層の端部から結晶核が発生して横方向（ラテラル方向）に結晶成長する。
【０２２７】
こうして得られた積層構造を有する結晶質半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【０２２８】
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０２２９】
［実施例７］
本実施例は、実施の形態に示した工程とは異なる工程で結晶化を行った例を示す。
【０２３０】
本実施例では、パターニングした絶縁層を利用してレーザー光強度を空間的に変調させて適度な温度勾配を形成し、横方向（ラテラル方向）に結晶成長させる例である。
【０２３１】
まず、基板１３００上に絶縁膜を形成し、その絶縁膜をパターニングして絶縁層１３０１を形成する。（図２０（Ａ））なお、本実施例では１つの絶縁層を用いた例を示すが特に限定されず、複数の絶縁層を用いて適宜配置してもよい。
【０２３２】
この絶縁層１３０１としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜、アクリル膜、ポリイミド膜）、またはこれらの積層膜等を用いることができる。
【０２３３】
次いで、絶縁層１３０１を覆って、ゲルマニウムを含むシリコン膜（第１の非晶質半導体膜）１３０２とシリコン膜（第２の非晶質半導体膜）１３０３からなる積層構造を有する非晶質半導体膜を形成する。また、絶縁層１３０１を覆う絶縁膜を形成した後、非晶質半導体膜を形成してもよい。
【０２３４】
次いで、レーザー処理を行い結晶化させてゲルマニウムを含むシリコン層（第１の結晶質半導体膜）１３０４とシリコン層（第２の結晶質半導体膜）１３０５からなる積層構造を有する結晶質半導体膜を形成する。なお、レーザー処理は実施の形態で示した方法を用いればよい。
【０２３５】
この時、パターニングされた絶縁層によりレーザー光強度を空間的に変調させて、レーザー光が照射されている半導体膜中に適度な温度勾配を形成し、ラテラル方向に結晶成長する。
【０２３６】
こうして得られた積層構造を有する結晶質半導体膜をパターニングして形成された半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【０２３７】
また、本実施例では絶縁層を用いたが、絶縁層に代えて金属層を用い、その上に絶縁膜を形成してから非晶質半導体膜を形成し、レーザー処理を行って結晶化させてもよい。
【０２３８】
なお、本実施例は実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０２３９】
［実施例８］
本実施例は、実施の形態に示した積層構造とは異なる積層構造で結晶化を行った例を示す。本実施例では３層構造とする。
【０２４０】
まず、基板１４００上に第１の非晶質半導体膜１４０１、第２の非晶質半導体膜１４０２、第３の非晶質半導体膜１４０３を順次、積層形成する。（図２１（Ａ））
【０２４１】
第１の非晶質半導体膜１４０１は、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法を用いて形成されるシリコンを主成分とする非晶質半導体膜（非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２４２】
第２の非晶質半導体膜１４０２は、ＳｉXＧｅ1-X（０＜Ｘ＜１）、好ましくは、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している非晶質半導体膜（ゲルマニウムを含む非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２４３】
第２の非晶質半導体膜１４０２の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法で形成してもよいし、ゲルマニウムを含むシリコンからなるターゲットを用いたスパッタ法で形成してもよいし、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法で得られたシリコン膜にゲルマニウムをイオン注入して形成してもよい。
【０２４４】
第３の非晶質半導体膜１４０３は、シリコンを主成分とする非晶質半導体膜（非晶質シリコン膜）を用いる。また、第１の非晶質半導体膜と同様に、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましい。
【０２４５】
第３の非晶質半導体膜１４０３の成膜方法は、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法、あるいはその他適宣の方法を用いればよい。
【０２４６】
また、汚染を防ぐために大気に触れることなく、第１の非晶質半導体膜１４０１と第２の非晶質半導体膜１４０２と第３の非晶質半導体膜１４０３とを連続的に成膜することが好ましい。
【０２４７】
次いで、レーザー光の照射を行い結晶化させて第１の結晶質半導体膜１４０４と第２の結晶質半導体膜１４０５と第３の結晶質半導体膜１４０６とを形成する。（図２１（Ｂ））なお、レーザー処理は実施の形態で示した方法を用いればよい。
【０２４８】
次いで、公知のフォトリソグラフィ法によりパターニングを行い、シリコン層１４０７と、ゲルマニウムを含むシリコン層１４０８と、シリコン層１４０９とからなる積層構造を有する結晶質半導体層を形成する。（図２１（Ｃ））
【０２４９】
こうして得られた積層構造を有する結晶質半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【０２５０】
なお、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０２５１】
［実施例９］
本実施例は、実施の形態に示した積層構造とは異なる積層構造で結晶化を行った例を示す。本実施例では上層にゲルマニウムを含むシリコン膜を用いる。
【０２５２】
まず、基板１５００上に第１の非晶質半導体膜１５０１と、第２の非晶質半導体膜１５０２とを積層形成する。（図２２（Ａ））
【０２５３】
第１の非晶質半導体膜１５０１は、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法を用いて形成されるシリコンを主成分とする非晶質半導体膜（非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２５４】
第２の非晶質半導体膜１５０２は、ＳｉXＧｅ1-X（０＜Ｘ＜１）、好ましくは、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している非晶質半導体膜（ゲルマニウムを含む非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２５５】
第２の非晶質半導体膜１５０２の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法で形成してもよいし、ゲルマニウムを含むシリコンからなるターゲットを用いたスパッタ法で形成してもよいし、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法で得られたシリコン膜にゲルマニウムをイオン注入して形成してもよい。
【０２５６】
また、汚染を防ぐために大気に触れることなく、第１の非晶質半導体膜１５０１と第２の非晶質半導体膜１５０２とを連続的に成膜することが好ましい。
【０２５７】
次いで、レーザー光の照射を行い結晶化させて第１の結晶質半導体膜１５０３と第２の結晶質半導体膜１５０４とを形成する。（図２２（Ｂ））なお、レーザー処理は実施の形態で示した方法を用いればよい。
【０２５８】
次いで、公知のフォトリソグラフィ法によりパターニングを行い、シリコン層１５０５と、ゲルマニウムを含むシリコン層１５０６とからなる積層構造を有する結晶質半導体層を形成する。（図２２（Ｃ））
【０２５９】
こうして得られた積層構造を有する結晶質半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【０２６０】
なお、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０２６１】
［実施例１０］
本実施例は、実施の形態に示した積層構造とは異なる積層構造で結晶化を行った例を示す。本実施例では３層構造とする。
【０２６２】
まず、基板１６００上に第１の非晶質半導体膜１６０１、第２の非晶質半導体膜１４０２、第３の非晶質半導体膜１６０３を順次、積層形成する。（図２３（Ａ））
【０２６３】
第１の非晶質半導体膜１６０１は、ＳｉXＧｅ1-X（０＜Ｘ＜１）、好ましくは、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している非晶質半導体膜（ゲルマニウムを含む非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２６４】
第１の非晶質半導体膜１６０１の成膜方法は、特に限定されず、プラズマＣＶＤ法や減圧ＣＶＤ法で形成してもよいし、ゲルマニウムを含むシリコンからなるターゲットを用いたスパッタ法で形成してもよいし、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法で得られたシリコン膜にゲルマニウムをイオン注入して形成してもよい。
【０２６５】
第２の非晶質半導体膜１６０２は、プラズマＣＶＤ法や減圧ＣＶＤ法やスパッタ法を用いて形成されるシリコンを主成分とする非晶質半導体膜（非晶質シリコン膜）を用いる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましく、後に行われる非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【０２６６】
第３の非晶質半導体膜１６０３は、第１の非晶質半導体膜と同様の非晶質半導体膜（ゲルマニウムを含む非晶質シリコン膜）を用いる。また、第１の非晶質半導体膜と同様に、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とすることが好ましい。
【０２６７】
第３の非晶質半導体膜１４０３の成膜方法は、第１の非晶質半導体膜と同じ形成方法を用いればよい。
【０２６８】
また、汚染を防ぐために大気に触れることなく、第１の非晶質半導体膜１６０１と第２の非晶質半導体膜１６０２と第３の非晶質半導体膜１６０３とを連続的に成膜することが好ましい。
【０２６９】
次いで、レーザー光の照射を行い結晶化させて第１の結晶質半導体膜１６０４と第２の結晶質半導体膜１６０５と第３の結晶質半導体膜１６０６とを形成する。（図２３（Ｂ））なお、レーザー処理は実施の形態で示した方法を用いればよい。
【０２７０】
次いで、公知のフォトリソグラフィ法によりパターニングを行い、ゲルマニウムを含むシリコン層１６０７と、シリコン層１６０８と、ゲルマニウムを含むシリコン層１６０９とからなる積層構造を有する結晶質半導体層を形成する。（図２３（Ｃ））
【０２７１】
こうして得られた積層構造を有する結晶質半導体層を用いたＴＦＴ等の素子は優れた電気特性を有する。
【０２７２】
なお、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０２７３】
［実施例１１］
本実施例は、図２４を用いて、実施例１とは異なる方法でアクティブマトリクス基板を形成した例を示す。
【０２７４】
まず、実施の形態及び実施例１に従って、基板３００上に下地絶縁膜３０８ａ、３０８ｂを形成し、さらにその上に各ＴＦＴ３０１〜３０４の活性層及び保持容量３０５の半導体層を形成する。
【０２７５】
次いで、ゲート絶縁膜、第１の導電膜（ＴａＮ）、及び第２の導電膜（Ｗ）を積層形成する。ここでは、第１の導電膜としてＴａＮ、第２の導電膜としてＷを用いる例を示すが、特に限定されないことはいうまでもない。
【０２７６】
次いで、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。
【０２７７】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして第１の導電膜及び第２の導電膜をエッチングして、第１の形状の導電層（第１の導電層と第２の導電層）を形成する。この第１のエッチングの際、第１の形状の導電層で覆われない領域のゲート絶縁膜は２０〜５０nm程度エッチングされる。
【０２７８】
次いで、上記レジストからなるマスクを除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。
【０２７９】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ、第１の導電層であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、第２の形状の導電層（第１の導電層と第２の導電層）を形成する。なお、この第２のエッチングの際においても、第２の形状の導電層で覆われない領域のゲート絶縁膜は、さらにエッチングされて薄くなる。
【０２８０】
次いで、第１のドーピング処理を行う。ここでは、高い加速電圧の条件にしてｎ型を付与する不純物元素（リンまたは砒素）をドーピングし、自己整合的に不純物領域（Ａ）を形成する。ドーピングは、第２の導電層を不純物元素に対するマスクとして用い、第１の導電層のテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。
【０２８１】
次いで、レジストからなるマスクを除去した後、第２の形状の導電層をマスクとして用い、ゲート絶縁膜を選択的に除去して絶縁層を形成する。
【０２８２】
次いで、フォトリソグラフィ法を用いてレジストからなるマスクを形成した後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を上げ、低い加速電圧の条件としてｎ型を付与する不純物元素を半導体層にドーピングして不純物領域（Ｂ）を形成する。こうして、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる不純物領域（Ｂ）３０９、３１０、３１１を形成することができた。また、画素部において、第２の形状の導電層（ゲート電極）３１３と重なる不純物領域（Ａ）３１２ａと、不純物領域（Ｂ）３１１との間には、第２の形状の導電層（ゲート電極）と重ならない領域３１２ｂが形成される。この領域３１２ｂはＬＤＤ領域として機能する。
【０２８３】
そして、レジストからなるマスクを除去した後、ｎチャネル型ＴＦＴを覆って新たにレジストからなるマスクを形成して、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域（Ｃ）３１９〜３２３を自己整合的に形成する。本実施例では、不純物領域（Ｃ）はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、不純物領域（Ｃ）３１９〜３２３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０２８４】
次いで、レジストからなるマスクを除去し、全面を覆う第１の層間絶縁膜３２４を形成する。
【０２８５】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。
【０２８６】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層３１３〜３１６がゲート電極として機能する。また、３１７はソース配線、３１８は保持容量を形成する電極として機能する。
【０２８７】
さらに、３％の水素を含む窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。
【０２８８】
次いで、第１の層間絶縁膜３２４上に有機樹脂材料から成る第２の層間絶縁膜３２５を形成する。次いで、ソース配線３１７に達するコンタクトホールと不純物領域（Ｂ）３０９〜３１１、及び各不純物領域（Ｃ）３１９、３２２に達するコンタクトホールを形成するためのパターニングを行う。
【０２８９】
そして、駆動回路において、不純物領域（Ｂ）３０９〜３１１または不純物領域（Ｃ）３１９、３２２とそれぞれ電気的に接続する配線３２６〜３３１を形成する。
【０２９０】
また、画素部においては、画素電極３３２、ゲート配線３３３、接続電極３３４を形成する。この接続電極３３４によりソース配線３１７は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線３３３は、ゲート電極（第２の形状の導電層３１３）と電気的な接続が形成される。また、画素電極３３２は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。
【０２９１】
以上の様にして、ｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２、ｎチャネル型ＴＦＴ３０３を有する駆動回路３０６と、画素ＴＦＴ３０４、保持容量３０５とを有する画素部３０７を同一基板上に形成することができる。
【０２９２】
駆動回路のｎチャネル型ＴＦＴ３０１の半導体層はチャネル形成領域３３７、ゲート電極を形成する第２の形状の導電層３１４と重なる不純物領域（Ａ）３３５（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）３０９を有している。また、ｐチャネル型ＴＦＴ３０２の半導体層はチャネル形成領域３３８、ゲート電極を形成する第２の形状の導電層３１５と重なる不純物領域（Ｃ）３２１、ソース領域またはドレイン領域として機能する不純物領域（Ｃ）３１９、３２０を有している。また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領域３３９、ゲート電極を形成する第２の形状の導電層３１６と重なる不純物領域（Ａ）３３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する不純物領域（Ｂ）３１０を有している。
【０２９３】
画素部の画素ＴＦＴの半導体層はチャネル形成領域３４０、ゲート電極を形成する第２の形状の導電層３１３と重なる不純物領域（Ａ）３１２ａ（ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域３１２ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）３１１を有している。また、保持容量の一方の電極として機能する半導体層３２２、３２３には不純物領域（Ｃ）と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量は、絶縁層３４１（ゲート絶縁膜と同一膜）を誘電体として、電極３１８と、半導体層３２２、３２３とで形成している。
【０２９４】
以降の工程は実施例１に従えばよいのでここでは省略する。
【０２９５】
［実施例１２］
本実施例は、実施の形態に示したレーザー処理とは異なる方法で結晶化を行った例を示す。
【０２９６】
本実施例では、薄い金属板をレーザーの光路上に設け、レーザー光強度を空間的に変調させて、レーザー光が照射されている半導体膜中に適度な温度勾配を形成し、ラテラル方向に結晶成長させる。
【０２９７】
図２５は、本実施例のレーザー処理を模式的に示した図である。
【０２９８】
図２５中、１７００は基板、１７０１は第１の非晶質半導体膜（ゲルマニウム含む非晶質シリコン膜）、１７０２は第２の非晶質半導体膜（非晶質シリコン膜）である。
【０２９９】
レーザー光１７０３は第１の非晶質半導体膜及び第２の非晶質半導体膜に照射されるが、レーザー光の光路の一部に配置された薄い金属板１７０４によって回折を生じさせてエネルギー強度に変化を与える。即ち、レーザー光強度を空間的に変調させて、レーザー光が照射されている半導体膜中に適度な温度勾配を形成する。こすることによって、ラテラル方向に結晶成長して良好な結晶質半導体膜を形成することができる。
【０３００】
本実施例ではレーザー光強度を空間的に変調させる手段として、薄い金属板を用いたが、特に限定されず、レンズや光学フィルター等を用いてレーザー光強度を空間的に変調させてもよい。
【０３０１】
なお、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることができる。
【０３０２】
［実施例１３］
図２６で説明する結晶質半導体膜の作製方法は、絶縁表面上にシリコンを主成分とし、ゲルマニウムを含有する第１の非晶質半導体膜と、シリコンを主成分とする第２の非晶質半導体膜を形成し、第２の非晶質半導体膜の全面にシリコンの結晶化を助長する元素を添加して結晶化を行う方法である。まず、図２６（Ａ）において、ガラス基板３２０１はコーニング社の#１７３７ガラス基板に代表されるガラス基板を用いる。基板３２０１の表面には、ブロッキング層３２０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を５０〜２００ｎｍの厚さに形成する。その一例は、プラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏから作製される酸化窒化シリコン膜を５０ｎｍ、及びＳｉＨ4とＮ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ積層させた２層構造や、或いは、窒化シリコン膜とＴＥＯＳ（Tetraethyl Ortho Silicate）を用いて作製される酸化シリコン膜を積層させた２層構造としても良い。ブロッキング層３２０２はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。
【０３０３】
シリコンを主成分とし、ゲルマニウムを含む第１の非晶質半導体膜３２０３はプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロー放電分解して基板３２０１上に堆積させる。作製条件は表１に従うものとする。ＳｉＨ4ガスと、Ｈ2で１０％に希釈されたＧｅＨ4ガスの合計流量は１００ＳＣＣＭとし、Ｈ2で１０％に希釈されたＧｅＨ4ガスの流量を５〜５０ＳＣＣＭの範囲で変化させて第１の非晶質半導体膜３２０３を形成する。
【０３０４】
次いで、ＳｉＨ4ガスを用いてシリコンを主成分とする第２の非晶質半導体膜３２０４の形成を行う。第１の非晶質半導体膜は５〜３０ｎｍの厚さに、第２の非晶質半導体膜に厚さは１５〜７０ｎｍの厚さに形成する。
【０３０５】
そして図２６（Ｂ）で示すように、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層３２０５を形成する。この場合、当該溶液の馴染みをよくするために、第２の非晶質半導体膜３２０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンの表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【０３０６】
次に、５００℃にて１時間の加熱処理を行い、第１の非晶質半導体膜及び第２の非晶質半導体膜に含まれる水素を放出させる。そして、５５０℃にて４時間に加熱処理を行う。こうして、図２６（Ｃ）に示す第１の結晶質半導体膜３２０６、第２の結晶質半導体膜３２０７を得ることができる。結晶化は前述のように第１の非晶質半導体膜から始まり、その結晶方位を反映して第２の非晶質半導体膜が結晶化する。
【０３０７】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、第１の結晶質半導体膜３２０６、第２の結晶質半導体膜３２０７に対してレーザー光３２０８を照射するレーザー処理を行う。レーザーは波長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて４００〜６００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもってレーザー処理を行う。こうして図２６（Ｄ）に示す結晶質半導体膜３２０９を得ることができる。
【０３０８】
[実施例１４]
非晶質半導体膜の結晶化を助長する元素を選択的に形成する方法を図２７を用いて説明する。図２７（Ａ）において、基板３２０１はガラス基板または石英基板を採用する。ガラス基板を用いる場合には、実施例１３と同様にブロッキング層３２０２を設ける。
【０３０９】
シリコンを主成分とし、ゲルマニウムを含む第１の非晶質半導体膜３２０３、シリコンを主成分とする第２の非晶質半導体膜３２０４は共に実施例１３と同様に形成する。また、プラズマＣＶＤ法の他に、減圧ＣＶＤ法を用い、Ｓｉ2Ｈ6とＧｅＨ4を４００〜５００℃の温度で分解して形成する方法も採用可能である。
【０３１０】
そして、第２の非晶質半導体膜３２０４上に１５０ｎｍの厚さの酸化シリコン膜３２１０を形成する。酸化シリコン膜の作製方法は限定されないが、例えば、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させ形成する。
【０３１１】
次に、酸化シリコン膜３２１０に開孔部３２１１を形成し、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層３２１２が形成され、ニッケル含有層３２１２は開孔部３２１１の底部のみで第２の非晶質半導体膜３２０４と接触する。
【０３１２】
結晶化は、加熱処理の温度５００〜６５０℃で４〜２４時間、例えば５７０℃にて１４時間の熱処理を行う。ニッケルは第２の非晶質半導体膜３２０４との接触部から第２及び第１の非晶質半導体膜中に拡散し、ＮｉＳｉ2による核が形成される。そして、その核から基板表面と平行な方向に結晶化が進行する。こうして形成された第１の結晶質半導体膜３２１４、第２の結晶質半導体膜３２１３は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。３２１５は相互に成長してきた結晶の成長端であり、この部分にはニッケルが他の領域と比較して高い濃度で存在している。その後、酸化シリコン膜３２１０を除去すれば図２７（Ｃ）に示す結晶質半導体膜を得ることができる。
【０３１３】
[実施例１５]
実施例１３又は実施例１４の方法に従い作製される結晶質半導体膜には結晶化において利用したシリコンの結晶化を助長する元素が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体装置のチャネル形成領域に用いることが可能であるが、より好ましくは、ゲッタリングにより当該金属元素を除去することが望ましい。
【０３１４】
本実施例はゲッタリング方法の一例を図２８により説明する。図２８（Ａ）において、基板３２０１は実施例１３または実施例１４のガラス基板、或いは石英基板が採用される。ガラス基板を用いる場合には、実施例１３と同様にブロッキング層３２０２を設ける。また、第１の結晶質半導体膜３２１４、第２の結晶質半導体膜３２１３は実施例１３又は実施例１４のいずれの方法で作製されたものであっても良い。第２の結晶質半導体膜３２１３の表面には、マスク用の酸化シリコン膜３２２０が１５０ｎｍの厚さに形成され、開孔部３２２１が設けられ結晶質シリコン膜が露出した領域が設けられている。実施例１４に従う場合には、図２７（Ａ）で示す酸化シリコン膜３２１０をそのまま利用可能であり、図２７（Ｂ）の工程の後からそのまま本実施例の工程に移行することもできる。そして、イオンドープ法によりリンを添加して、１×１０19〜１×１０22／ｃｍ3の濃度のリン添加領域３２２２を形成する。
【０３１５】
そして、図２８（Ｂ）に示すように、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃にて１２時間の熱処理を行うと、リン添加領域３２２２がゲッタリングサイトとして働き、第１の結晶質半導体膜３２１４及び第２の結晶質半導体膜３２１３に残存していた触媒元素はリン添加領域３２２２に偏析させることができる。
【０３１６】
その後、図２８（Ｃ）で示すようにマスク用の酸化シリコン膜３２２０と、リンが添加領域３２２２とをエッチングして除去することにより、結晶化の工程で使用した金属元素の濃度が１×１０17／ｃｍ3未満にまで低減された第１の結晶質半導体膜３２２５、第２の結晶質半導体膜３２２４を得ることができる。
【０３１７】
[実施例１６]
本実施例は、結晶粒内欠陥、或いは、絶縁膜との界面準位を低減し、ＴＦＴなどで好適に利用できる方法を示す。図２９（Ａ）で示す第１の結晶質半導体膜３３５２、第２の結晶質半導体膜３３５３は実施例１３又は実施例１４にて作製されるものが適用される。或いは、実施例１５で説明するゲッタリング処理が施されたものであっても良い。しかしながら、本実施例においては、少なくとも７００〜１０００℃程度の耐熱性を有する基板が必要であり、石英基板３３５１を用いる必要がある。
【０３１８】
第２の結晶質半導体膜３３５３の絶縁膜３３５４は、酸化シリコンを主成分とする材料で形成する。例えば、プラズマＣＶＤ法で作製される酸化シリコン膜または酸化窒化シリコン膜を５０ｎｍの厚さで形成する。
【０３１９】
絶縁膜３３５４が形成された状態で、図２９（Ｂ）で示すように、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で加熱処理を行う。本実施例では、９５０℃にて３０分とする。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択することが可能である。
【０３２０】
この加熱処理により第２の結晶質半導体膜３３５３と絶縁膜３３５４との界面で約２０ｎｍの酸化膜３３５５が形成され、膜厚の薄くなった第２の結晶質半導体膜３３５６が形成される。また、ハロゲン雰囲気での酸化の過程で、絶縁膜３３５４と第１及び第２の結晶質半導体膜に含まれる不純物元素の内、特に金属不純物元素はハロゲンと化合物を形成し気相中に除去することができる。さらに、このような処理により得られる酸化膜３３５５と第２の結晶質半導体膜３３５６の界面は、界面準位密度が低くなり非常に良好なものとなる。
【０３２１】
[実施例１７]
次に、このようなゲルマニウムを含む結晶質シリコン膜を利用して、ＴＦＴを作製する例を示す。図３０は本実施例の作製工程を説明する図であり、ｎチャネル型ＴＦＴを作製する工程を示す。勿論、同様の工程によりｐチャネル型ＴＦＴを作製することもできる。
【０３２２】
図３０（Ａ）において、基板３３０１上にはシリコンを主成分とし、ゲルマニウムを含有する第１の結晶質半導体膜３３２０とシリコンを主成分とする第２の結晶質半導体膜３３２１を形成するが、これらの結晶質半導体膜は、実施例１３〜実施例１６で示す方法により作製されるものであれば何れも適用可能である。ＴＦＴを作製するに当たっては、素子分離のため所定の大きさにエッチングし、島状に分割しておく。基板３３０１がガラス基板である場合には、ブロッキング層３３０２を設ける。
【０３２３】
絶縁膜３３０７はＴＦＴにおいてゲート絶縁膜として利用されるものであり３０〜２００ｎｍの厚さで形成する。この絶縁膜３３０７はプラズマＣＶＤ法によりＳｉＨ4とＮ2Ｏとから作製される酸化窒化シリコン膜、或いはＴＥＯＳとＮ2Ｏとから作製される酸化窒化シリコン膜などで形成する。本実施例では前者を選択し、７０ｎｍの厚さに形成する。また、実施例１６で示す方法で絶縁膜３３０７を形成しても良い。
【０３２４】
低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）領域を形成する場合には、この段階でマスク３３２２を形成し、イオンドープ法またはイオン注入法などで一導電型の不純物を第１及び第２の結晶質半導体膜に添加して第１の不純物領域３３２３を形成する。ｎチャネル型ＴＦＴの場合にはリンを添加し、第１の不純物領域３３２３におけるリンの平均濃度は１×１０16〜１×１０19／ｃｍ3の範囲とする。
【０３２５】
そして、図３０（Ｂ）で示すように絶縁膜３３０７上には、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極３３２４を形成する。
【０３２６】
次に、図３０（Ｃ）で示すように、ＴＦＴのソース及びドレイン領域を形成する第２の不純物領域３３２５を形成する。第２の不純物領域３３２５はイオンドープ法により形成し、ｎチャネル型ＴＦＴであればリン、砒素に代表される周期律表第１５族の元素、ｐチャネル型ＴＦＴであればボロンに代表される周期律表第１３族の元素を添加する。
【０３２７】
その後、図３０（Ｄ）に示すように、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜３３２７を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理が必要とされるが、この加熱処理は層間絶縁膜３３２７を形成した後に行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれる水素を放出させ、第１及び第２の結晶質半導体膜に拡散させることにより、当該結晶質半導体膜中の欠陥を水素で補償することができる。さらに、ソース及びドレイン電極３３２８を形成しＴＦＴを得ることができる。
【０３２８】
こうして作製されるｎチャネル型ＴＦＴは、第１及び第２の結晶質半導体膜によって形成されるチャネル形成領域３３２９、ＬＤＤ領域（第１の不純物領域）３３２６、ソースまたはドレイン領域（第３の不純物領域）３３２５を有している。図３０（Ｃ）で示すようにＬＤＤ領域３３２６はゲート電極３３２４とオーバーラップさせて形成することも可能である。勿論、シングルドレイン構造やＬＤＤ構造を形成することも可能である。こうして作製されるＴＦＴは、アクティブマトリクス型の液晶表示装置やＥＬ表示装置を作製するためのＴＦＴとて、また従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０３２９】
[実施例１８]
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ型のＴＦＴを作製する一例について図３１を用いて説明する。
【０３３０】
図３１（Ａ）において、基板３３０１上にはシリコンを主成分とし、ゲルマニウムを含有する第１の結晶質半導体膜３３０３と、シリコンを主成分とする第２の結晶質半導体膜３３０４を形成する。これらの結晶質半導体膜は実施例１３〜実施例１６で示す工程により作製されるいずれのものも適用可能である。また、基板３３０１がガラス基板である場合には、ブロッキング層３３０２を設ける。結晶質半導体膜は素子分離のため所定の大きさにエッチングされ、島状の半導体層３３０５、３３０６が形成されている。
【０３３１】
第１絶縁膜３３０７はＴＦＴにおいてゲート絶縁膜として利用されるものであり３０〜２００ｎｍの厚さで形成する。この第１絶縁膜３３０７はプラズマＣＶＤ法によりＳｉＨ4とＮ2Ｏとから作製される酸化窒化シリコン膜、或いはＴＥＯＳとＮ2Ｏとから作製される酸化窒化シリコン膜などで形成する。本実施例では前者を選択し、７５ｎｍの厚さに形成する。また、実施例１６で示す方法で第１絶縁膜３３０７を形成しても良い。
【０３３２】
第１絶縁膜３３０７上には、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極３３０８、３３０９を形成する。
【０３３３】
次に、図３１（Ｂ）ではｎチャネル型ＴＦＴのＬＤＤ領域を形成するためにイオンドープ法でリンをドーピングする。ドーピングガスにはＨ2で０．１〜５％に希釈したフォスフィン（ＰＨ3）を用いる。ドーピングの条件は適宣決定するものとするが、半導体層３３０５、３３０６に形成される第１不純物領域３３１０、３３１１は平均的な濃度として１×１０17〜１×１０19／ｃｍ3となるようにする。この際、ゲート電極３３０８、３３０９はドーピングされるリンに対するマスクとなり、不純物領域３３１０、３３１１は自己整合的に形成される。
【０３３４】
そして、図３１（Ｃ）で示すように、フォトレジストを用いたマスク３３１２を形成し、再びイオンドープ法でリンをドーピングする。このドーピングにより作製される第２不純物領域３３１３、３３１４のリンの平均濃度は１×１０20〜１×１０21／ｃｍ3となるようにする。こうして、半導体層３３０５に形成される第１不純物領域３３１５はＬＤＤ領域となり、第２不純物領域３３１３はソース及びドレイン領域となる。
【０３３５】
ｐチャネル型ＴＦＴは図３１（Ｄ）で示すように、フォトレジストを用いたマスク３３１６を形成し、半導体層３３０６にホウ素をドーピングする。ドーピングガスにはＨ2で０．１〜５％に希釈したジボラン（Ｂ2Ｈ6）を用いる。半導体層３３０６に形成される第３不純物領域３３１７は、ｎ型からｐ型に反転させるためにリン濃度と比較して１．５〜３倍のホウ素を添加し、平均濃度は１．５×１０20〜３×１０21／ｃｍ3となるようにする。こうして、半導体層３３０６に形成される第３不純物領域３３１７はｐチャネル型ＴＦＴのソース及びドレイン領域となる。
【０３３６】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜３１８を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理が必要とされるが、この加熱処理は層間絶縁膜３３１８を形成した後に行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれる水素を放出させ、半導体層３３０５、３３０６に拡散させることにより、水素化を行い半導体中及びその界面の欠陥を補償することができる。さらに、ソース及びドレイン電極３３１９、３３２０を形成しＴＦＴを得ることができる。
【０３３７】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ型のＴＦＴを得ることができる。ｎチャネル型ＴＦＴはチャネル形成領域３３２１とソース及びドレイン領域３３１３との間にＬＤＤ領域３３１５が形成され、ドレイン端における電界の集中を防いでいる。このようなＣＭＯＳ型のＴＦＴは、アクティブマトリクス型の液晶表示装置やＥＬ表示装置の駆動回路を形成することを可能とする。ｐチャネル型ＴＦＴには、チャネル形成領域３２２とソースまたはドレイン領域３３１７が形成されている。このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。さらに、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０３３８】
[実施例１９]
実施例１７及び実施例１８で示すＴＦＴの作製方法を用いることにより、駆動回路と画素部を同一基板上に形成したアクティブマトリクス型の表示装置を作製することができる。図３２と図３３にその一例を示す。
【０３３９】
図３２は基板３４０１に形成された駆動回路３４４４と画素部３４４５のＴＦＴの断面図を示している。画素部３４４５における画素ＴＦＴ（スイッチング用のＴＦＴ）３４４２と駆動回路３４４４のｎチャネル型ＴＦＴ３４４１及びｐチャネル型ＴＦＴ３４４０は、いずれも実施例１３〜実施例１６で示すいずれかの方法により作製されるものを適用している。
【０３４０】
図３２において、基板３４０１は、好適にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などを用いる。その他に石英基板を用いても良い。ガラス基板を用いる場合にはブロッキング層３４０２が形成される。
【０３４１】
画素部３４４５におけるスイッチング用の画素ＴＦＴ３４４２と駆動回路３４４４のｎチャネル型ＴＦＴ３４４１及びｐチャネル型ＴＦＴ３４４０の構造に限定はないが、本実施例では実施例１７または実施例１８により作製されるＴＦＴを用いて説明する。
【０３４２】
駆動回路３４４４にはソースまたはドレイン配線３４１５〜３４１８が形成されている。また、画素部３４４５においては、画素電極３４１９、ゲート配線３４２０、接続電極３４２１、ソース配線３４１１が形成されている。ゲート電極３４０８〜３４１０の上層に形成されるパッシベーション膜３４１３は窒化シリコン膜や酸化窒化シリコン膜で５０〜２００ｎｍの厚さに形成され、層間絶縁膜３４１４は酸化シリコンなどの無機絶縁材料またはポリイミド、アクリルなどの有機絶縁材料を用いて５００〜２０００ｎｍの厚さで形成されている。
【０３４３】
駆動回路３４４４のｐチャネル型ＴＦＴ３４４０には、半導体層３４０３にチャネル形成領域３４２２、ソース領域またはドレイン領域として機能するｐ型の不純物領域３４２３を有している。
【０３４４】
ｎチャネル型ＴＦＴ３４４１には、半導体層３４０４にチャネル形成領域３４２４、ゲート電極３４０９と重なるｎ型の不純物領域３４２５（ＧＯＬＤ領域：Gate Overlapped Drain）とソース領域またはドレイン領域として機能するｎ型の不純物領域３４２６を有している。
【０３４５】
画素ＴＦＴ３４４２には、半導体層３４０５にチャネル形成領域３４２７、ゲート電極３４１０の外側に形成されるｎ型の不純物領域３４２８（ＬＤＤ領域）とソース領域またはドレイン領域として機能するｎ型の不純物領域３４２９、３４３０、３４３１を有している。また、保持容量３４４３の一方の電極として機能する半導体層３４０６はｎ型の不純物領域３４３２、３４３３が形成されている。
【０３４６】
画素部３４４５においては、接続電極３４２１によりソース配線３４１１は、画素ＴＦＴ３４４２のソースまたはドレイン領域３４２９と電気的な接続が形成される。また、ゲート配線３４２０は、ゲート電極３４１０と電気的な接続が形成される。また、画素電極３４１９は、画素ＴＦＴ３４４２のソースまたはドレイン領域３４３１及び保持容量３４４３の一方の電極である半導体層３４０６の不純物領域３４３３と接続している。
【０３４７】
図３２における画素部３４４５の断面図は、図３３で示すＡ−Ａ'線に対応したものである。ゲート電極３４１０は隣接する画素の保持容量の一方の電極を兼ね、画素電極３４５２と接続する半導体層３４５３と重なる部分で容量を形成している。また、ソース配線３４１１と画素電極３４１９及び隣接する画素電極３４５１との配置関係は、画素電極３４１９、３４５１の端部をソース配線３４１１上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。
【０３４８】
[実施例２０]
本実施例は、画素部と駆動回路が同一基板上に形成されたモノシリック型の液晶表示装置の構成の他の一例を図４３を用いて説明する。画素部３８５２における画素ＴＦＴ（スイッチング用のＴＦＴ）３８５５と駆動回路３８５１のｎチャネル型ＴＦＴ３８５４及びｐチャネル型ＴＦＴ３８５３に用いる結晶質半導体膜は、実施例１３〜実施例１５で示すいずれかの方法により作製されるものを適用している。
【０３４９】
図４３において、基板３８０１は、好適にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などを用いる。その他に石英基板を用いても良い。ガラス基板を用いる場合にはブロッキング層３８０２が形成される。３８１４、３８１５はパッシベーション膜であり、窒化シリコン膜や酸化窒化シリコン膜などから形成される。３８１６は層間絶縁膜であり、酸化シリコンなどの無機絶縁材料またはポリイミド、アクリルなどの有機絶縁材料を用いて形成されている。
【０３５０】
画素部３８５２におけるスイッチング用の画素ＴＦＴ３８５５と駆動回路３８５１のｎチャネル型ＴＦＴ３８５４及びｐチャネル型ＴＦＴ３８５３はゲート電極を利用して自己整合的に形成された不純物領域を有している。
【０３５１】
駆動回路３８５１には配線３８１２、３８１７及びソースまたはドレイン配線３８１８〜３８２１が形成されている。また、画素部３８５２においては、画素電極３８２４、ゲート配線３８２３、接続電極３８２２、ソース配線３８１３が形成されている。
【０３５２】
駆動回路３８５１のｐチャネル型ＴＦＴ３８５３には、半導体層３８０３にチャネル形成領域３８２６、ソース領域またはドレイン領域として機能するｐ型の不純物領域３８２７を有している。ｐ型の不純物領域３８２７はゲート電極３８０８を利用して自己整合的に形成されたものである。
【０３５３】
ｎチャネル型ＴＦＴ３８５４には、半導体層３８０４にチャネル形成領域３８２８、ゲート電極３８０９と重なるｎ型の不純物領域３８２９とソース領域またはドレイン領域として機能するｎ型の不純物領域３８３０を有している。ｎ型の不純物領域３８２９はゲート電極３８０９を利用して自己整合的に形成されている。
【０３５４】
画素ＴＦＴ３８５５には、半導体層３８０５にチャネル形成領域３８３１、ゲート電極３８１０と重なるｎ型の不純物領域３８３２ａ、ゲート電極３８１０の外側に形成されるｎ型の不純物領域３８３２ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能するｎ型の不純物領域３８３３、３８３４、３８３５を有している。ｎ型の不純物領域３８３２ａはゲート電極３８１０を利用して自己整合的に形成されるものであるが、ｎ型の不純物領域３８３２ｂはマスクを用いて非自己整合的に形成されるものである。また、保持容量３８５６の一方の電極として機能する半導体層３８０６はｎ型の不純物領域３８３７、３８３８と不純物が添加されない領域３８３６が形成されている。
【０３５５】
画素部３８５２においては、接続電極３８２２によりソース配線３８１３は、画素ＴＦＴ３８５５のソースまたはドレイン領域３８３３と電気的に接続している。また、ゲート配線３８２３は、ゲート電極３８１０と電気的な接続が形成される。また、画素電極３８２４は、画素ＴＦＴ３８５５のソースまたはドレイン領域３８３５及び保持容量３８５６の一方の電極である半導体層３８０６の不純物領域３８３８と接続している。
【０３５６】
また、図４３における画素部３８５５のＡ−Ａ'線は、図３３で示す画素の上面図と対応付けて見ることができる。このような構造のＴＦＴを用いてアクティブマトリクス型の液晶表示装置やＥＬ表示装置の駆動回路を形成することができる。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。さらに、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０３５７】
[実施例２１]
ここでは、上記実施例１７又は実施例１８で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図３４を用い以下に説明する。
【０３５８】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図３４に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例１８に従えば得ることができる。
【０３５９】
図３４において、基板３６００は絶縁体であり、その上にはｎチャネル型ＴＦＴ３６０１、ｐチャネル型ＴＦＴ３６０２、ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ３６０３およびｎチャネル型ＴＦＴからなる電流制御ＴＦＴ３６０４が形成されている。これらのＴＦＴのチャネル形成領域は、本発明に基づき作製される結晶質半導体膜で形成され、その具体的な作製方法は実施例１３〜実施例１６に示されている。
【０３６０】
ｎチャネル型ＴＦＴ３６０１およびｐチャネル型ＴＦＴ３６０２は実施例１８を参照すれば良いので省略する。また、スイッチングＴＦＴ３６０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例１４でのｐチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０３６１】
また、電流制御ＴＦＴ３６０４のドレイン領域３６０５の上には第２層間絶縁膜３６０７が設けられる前に、第１層間絶縁膜３６０６にコンタクトホールが設けられている。これは第２層間絶縁膜３６０７にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜３６０７にはドレイン領域３６０５に到達するようにコンタクトホールが形成され、ドレイン領域３６０５に接続された画素電極３６０８が設けられている。画素電極３６０８はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０３６２】
次に、３６１３は画素電極３６０８の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク３６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０３６３】
また、ＥＬ素子３６０９は画素電極（陰極）３６０８、ＥＬ層３６１１および陽極３６１２からなる。陽極３６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０３６４】
尚、ここでは図示しないが陽極３６１２を形成した後、ＥＬ素子３６０９を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０３６５】
[実施例２２]
図３９は本発明の結晶質半導体膜を用いて作製される逆スタガ型のＴＦＴの断面図である。シリコンを主成分とし、ゲルマニウムを含有する第１の結晶質半導体膜及びシリコンを主成分とする第２の結晶質半導体膜は、ガラスまたは石英などの基板３３０１上にゲート電極３３６０、３３６１、ゲート絶縁膜３３６２が形成された絶縁表面上にも形成可能である。上記結晶質半導体膜を得る方法は、実施例１３〜実施例１６の方法により作製することができる。
【０３６６】
ゲルマニウムを含有する第１の結晶質半導体膜及びシリコンを主成分とする第２の結晶質半導体膜とを積層して島状の半導体層３３６３、３３６４が形成されている。ｎチャネル型ＴＦＴ３３８０は半導体層３３６３を用いて作製され、チャネル形成領域３３７３とｎ型不純物（ドナー）をドーピングして作製されるＬＤＤ領域３３７４及びソースまたはドレイン領域３３７５が形成されている。ｐチャネル型ＴＦＴ３３８１は半導体層３３６４を用いて作製され、チャネル形成領域３３７６とｐ型不純物（アクセプタ）をドーピングして作製されるソースまたはドレイン領域３３７７が形成されている。
【０３６７】
チャネル形成領域３３７３、３３７６上にはチャネル保護膜３３６５、３３６６が形成され、パッシベーション膜３３６７、層間絶縁膜３３６８を介してソースまたはドレイン電極３３６９〜３３７２が形成されている。このような逆スタガ型のＴＦＴを用いても、アクティブマトリクス型の液晶表示装置やＥＬ表示装置の駆動回路を形成することができる。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。さらに、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０３６８】
[実施例２３]
本発明の結晶質半導体膜を用いたアクティブマトリクス型表示装置の他の作製例を図４０と図４１を用いて説明する。但し、説明を簡単にするために、ＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０３６９】
図４０（Ａ）において、３７０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【０３７０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法、または減圧ＣＶＤ法などで形成する。本実施例では、シリコンを主成分とし、ゲルマニウムを含有する第１の非晶質半導体膜を１０ｎｍの厚さに形成し、シリコンを主成分とする第２の結晶質半導体膜を４０ｎｍの厚さに形成する。また、ブロッキング層を形成する場合、非晶質半導体膜と同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。ブロッキング層を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０３７１】
結晶化は実施例１３または実施例１４の方法を適用して行い、シリコンを主成分とし、ゲルマニウムを含有する第１の結晶質半導体膜３７０２と、シリコンを主成分とする第２の結晶質半導体膜３７０３を形成する。
【０３７２】
そして、図４０（Ｂ）で示すように、第２の結晶質半導体膜３７０３上に酸化シリコン膜からなる１３０ｎｍの厚さの保護絶縁膜３７０４を形成する。そして第１及び第の結晶質半導体膜にゲッタリング領域を形成するために、保護絶縁膜３７０４に開口部を形成する。
【０３７３】
結晶化の過程で添加されたシリコンの結晶化を助長する元素はリンによるゲッタリング作用を利用して除去する。図４０（Ｃ）では、第１及び第２の結晶質半導体膜にイオンドープ法によりリンを注入し、リン添加領域３７０５を形成している。このとき、ドーピングの加速電圧と、酸化膜で成る保護絶縁膜３７０４の厚さを最適化し、リンが保護絶縁膜３７０４を実質的に突き抜けないようにする。ドーピングはリン（Ｐ）の濃度が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3程度になるように調節する。
【０３７４】
その後、６００℃の窒素雰囲気にて１〜１２時間（本実施例では１２時間）の加熱処理を行い、当該元素のゲッタリングを行う。この加熱処理によりニッケルに代表されるシリコンの結晶化を助長する元素はリン添加領域３７０５に偏析させることができる。
【０３７５】
次に図４０（Ｄ）に示すように、保護絶縁膜３７０４をマスクとしてリン添加領域３７０５をエッチングする。そして保護絶縁膜３７０４を除去した後に、第１及び第２の結晶質半導体膜を覆うように酸化シリコン膜３７０６を形成する。本実施例では２０ｎｍの厚さで形成する。そして、９５０℃で酸素雰囲気下で熱酸化し、図４０（Ｅ）に示すように酸化シリコン膜３７０７を成長させる。その結果、第２の結晶質半導体膜３７０９の膜厚は１５ｎｍ程度減少することになる。この酸化シリコン膜の成長に伴って、過剰なシリコンが第２の結晶質半導体膜３７０９中に押し出され、結晶質半導体膜を緻密化させることができる。
【０３７６】
そして、図４０（Ｆ）に示すように、酸化シリコン膜３７０７を除去し、ｐチャネル型ＴＦＴが形成される部分を覆ってマスク３７１０を形成する。第１及び第２の結晶質半導体膜のｎチャネル型ＴＦＴが形成される領域にはしきい値電圧を制御する目的で、ｐ型の不純物としてボロン（Ｂ）をドーピングする。ドーピングは加速電圧３０ｋｅＶ程度で行い、ボロン（Ｂ）の濃度が５×１０16〜５×１０17／ｃｍ3程度となるチャネルドープ領域７１１を形成する。ここでのボロン（Ｂ）添加は必ずしも必要でないが、チャネル形成領域３７１１はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収める手段として好適に用いることができる。
【０３７７】
その後、マスク３７１０を除去して第１及び第２の結晶質半導体膜をエッチングして、図４０（Ｇ）に示す如く、島状の半導体層３７１２〜３７１４を形成する。また、ここでは詳細に説明しないが、この段階で画素部において保持容量を形成する半導体層３７１４にリンを選択的に添加して不純物領域３７１５を形成しておく。ドーピングは加速電圧１０ｋｅＶ程度で行い、リン（Ｐ）の濃度が１×１０19〜１×１０20ａｔｏｍｓ／ｃｍ3程度になるように調節した。本実施例では、リン（Ｐ）の濃度が５×１０19ａｔｏｍｓ／ｃｍ3となるように、イオンドーピング装置を用いて行った。
【０３７８】
そして、図４０（Ｈ）に示すように半導体層３７１２〜３７１４を覆って第１ゲート絶縁膜３７１６を形成する。代表的には、酸化シリコン膜又は窒化シリコン膜からなる第１ゲート絶縁膜３７１６を、その膜厚が５〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）となるように形成すれば良い。本実施例では酸化シリコン膜または酸化シリコンを主成分とする膜からなる第１ゲート絶縁膜３７１６の膜厚を４０ｎｍとする。
【０３７９】
そして、第１ゲート絶縁膜３７１６の一部（保持容量形成部）をエッチングすることにより、半導体膜３７１４の一部を露出させる。その後、第２ゲート絶縁膜３７１７を形成する。代表的には、第２ゲート絶縁膜３７１７の膜厚は５〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）とすれば良い。本実施例では窒化シリコン膜からなる第２ゲート絶縁膜３７１７を、その膜厚が２０ｎｍとなるように形成する。
【０３８０】
そして、図４０（Ｉ）に示すように、ｎ型の多結晶シリコンから成る第１の導電層と高融点金属から成る第２の導電層を形成する。そして、これらの導電層からゲート電極３７１８〜３７２０（第１の導電層３７１８a〜３７２０ａと第２の導電層３７１８ｂ〜３７２０ｂから成る積層体）と保持容量電極３７２１（第１の導電層３７２１aと第２の導電層３７２１ｂから成る積層体）を形成する。
【０３８１】
第１導電膜はｎ型の不純物を有する結晶質シリコン膜であり、ＣＶＤ法を用いて１５０ｎｍの膜厚で形成されている。また第２導電膜はタングステンシリサイドであり、スパッタ法により１５０ｎｍの膜厚で形成する。この場合、金属膜を用いるよりも若干抵抗が上がるが、シリサイド膜と多結晶シリコン膜との積層構造は耐熱性が高く、酸化にも強いので有効な構造である。尚、第１導電膜は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）、タングステンシリサイド、チタンシリサイドまたはモリブデンシリサイドで形成しても良く、第２導電膜はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成しても良い。
【０３８２】
そして、図４１（Ａ）に示すように、ゲート電極３７１８〜３７２０、保持容量電極３７２１をマスクとして利用し、半導体層３７１２、３７１３及び半導体層３７１４の一部にｎ型の不純物（ドナー）をドーピングし、不純物領域３７２２〜３７２４を形成する。ｎ型の不純物（ドナー）としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。ドーピングは加速電圧４０ｋｅＶ程度で行い、リン（Ｐ）の濃度が５×１０17〜５×１０18／ｃｍ3程度になるように調節した。本実施例では、不純物領域３７２２〜３７２４のリン（Ｐ）の濃度が１×１０18／ｃｍ3となるように、イオンドーピング装置を用いて行った。
【０３８３】
次に、図４１（Ｂ）に示すように、ｐチャネル型ＴＦＴとなる半導体層３７１２と、ｎチャネル型ＴＦＴとなる半導体層３７１３、３７１４の一部を覆うようにレジストマスク３７２５〜３７２７を形成する。そしてレジストマスク３７２５〜３７２７を利用して半導体膜３７１３、３７１４の一部にｎ型の不純物をドーピングし、不純物領域３７２８、３７２９を形成する。不純物領域３７２８、３７２９の形成は、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、ドーピングは加速電圧４０ｋｅＶ程度で行い、リン（Ｐ）の濃度が５×１０19〜５×１０20／ｃｍ3程度になるように調節する。本実施例では、不純物領域３７２８、３７２９のリン（Ｐ）の濃度が１×１０20／ｃｍ3で形成する。
【０３８４】
図４１（Ｃ）では、レジストマスク３７２５〜３７２７を除去し、ｎチャネル型ＴＦＴとなる部分及び保持容量となる部分をレジストマスク３７３０で覆う。そして半導体膜３７１２にｐ型の不純物（アクセプタ）をドーピングする。本実施例では、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域３７３１を形成する。ドーピングは加速電圧４０ｋｅＶ程度で行い、ボロン（Ｂ）の濃度が５×１０19〜５×１０20／ｃｍ3程度になるように調節する。本実施例では、不純物領域３７３１のボロン（Ｂ）の濃度が１×１０20／ｃｍ3となるようにする。不純物領域３７３１には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でボロン（Ｂ）が添加されるので、導電型が反転し、ｐ型の導電性が確保される。
【０３８５】
そして、レジストマスク３７３０を除去した後、図４１（Ｄ）に示すように絶縁膜３７３２を形成する。絶縁膜３７３２は窒化珪素膜からなり、ＣＶＤ法によって膜厚７０ｎｍに形成する。
【０３８６】
次に窒素雰囲気下、８５０℃で３０分の条件で加熱することにより、不純物領域３７２３、３７２４、３７３１に含まれる不純物が拡散してゲート電極３７１８〜３７２０の下部にまで広がる。こうして、ゲート電極３７１８〜３７２０の下部に位置する不純物領域３７４７〜３７４９が形成される。この不純物領域はいわばＬＤＤ領域であり、ゲート電極とオーバーラップさせて形成することによりドレイン端の高電界領域を緩和して、ホットキャリアによる劣化防止に有効である。また、上記熱処理によって不純物領域は活性化される。
【０３８７】
次に、図４１（Ｅ）に示すように、酸化シリコン又は酸化窒化シリコンからなる第１の層間絶縁膜３７３３を５００〜１５００ｎｍの厚さで形成する。本実施例では、酸化窒化シリコンを用い１０００ｎｍの厚さで形成した。その後、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソースまたはドレイン配線３７３４〜３７３９を形成する。なお、図示していないが、本実施例ではこのソース配線、ドレイン配線を、Ｔｉ膜６０ｎｍ、窒素を含むＴｉ膜４０ｎｍ、Ｓｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した４層構造の積層膜とする。
【０３８８】
さらに、図４１（Ｆ）で示すように、ソースまたはドレイン配線３７３４〜３７３９を覆うように第１層間絶縁膜３７３３上に窒化シリコン膜からなるパッシベーション膜３７４０を１００ｎｍの厚さで形成する。そしてパッシベーション膜３７４０を覆うようにして第２層間絶縁膜３７４１を形成する。この第２層間絶縁膜３７４１はアクリル樹脂で形成し、厚さを８００ｎｍとする。
【０３８９】
アクリル樹脂からなる第２層間絶縁膜３７４１を１５０℃、０．３ｈｒの条件で加熱した後、第２層間絶縁膜３７４１の上にＴｉ膜またはＴｉを主成分とする厚さが１００ｎｍの遮光膜３７４２を形成する。そして、遮光膜３７４２を覆うように第２層間絶縁膜３７４１上に第３層間絶縁膜３７４３を形成する。第３層間絶縁膜３７４３はアクリル樹脂からなり、その厚さは５００ｎｍ〜１０００ｎｍで形成する。本実施例では第３層間絶縁膜３７４３の厚さを８００ｎｍとする。
【０３９０】
その後、第３層間絶縁膜３７４３上に画素電極３７４４が形成され、コンタクトホールを介してソースまたはドレイン電極３７３９と接続される。本実施例では画素電極３７４４の厚さを２．８μｍとして形成する。画素電極３７４４は透明導電膜を用いる。以上のようにして作製される、アクティブマトリクス型の表示装置は駆動回路および画素部に様々な特徴を有しており、これらの相乗効果によって明るく高精細な画像が得られ、動作性能および信頼性の高い電気光学装置を得る。そして、そのような電気光学装置を部品として搭載した高性能な電子機器を得る。
【０３９１】
[実施例２４]
実施例１５でリン元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を示したが、本実施例は、希ガス元素を含む半導体膜、或いは希ガス元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を以下に示す。なお、一般にゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。
【０３９２】
以下、図４４を用いて説明する。
【０３９３】
まず、実施例１３に従って、[１０１]面の配向率の高い結晶質シリコン膜を得る。
【０３９４】
実施例１３に従って、４０００は絶縁表面を有する基板上に４００１は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜を形成する。ここでは、ガラス基板を用い、下地絶縁膜４００１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する。また、下地絶縁膜４００１として窒化シリコン膜の単層を用いることが好ましい。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する下地絶縁膜を窒化シリコン膜とすることは極めて有効である。また、酸化窒化シリコン膜、窒化シリコン膜とを順次積層した積層構造を用いてもよい。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０３９５】
次いで、実施例１３に従って、下地絶縁膜上にプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法で得られる非晶質半導体膜の積層膜を形成し、結晶化を行い、ゲルマニウムを含む第１の結晶質シリコン膜４００２ａ（膜厚５〜３０ｎｍ）と第２の結晶質シリコン膜（膜厚１５〜７０ｎｍ）の積層膜を形成する。（図４４（Ａ））
【０３９６】
なお、後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、ゲルマニウムを含む結晶質シリコン膜４００２ａ、４００２ｂ中の酸素濃度（ＳＩＭＳ分析）は、５×１０18／ｃｍ3以下となるように形成することが望ましい。
【０３９７】
また、上記結晶化の後、フッ酸を含むエッチャント、例えば希フッ酸やＦＰＭ（フッ酸、過酸化水素水、純水との混合液）で偏析した金属元素を除去または低減してもよい。また、フッ酸を含むエッチャントで表面をエッチング処理した場合には、ランプ光源からの強光を照射して表面を平坦化することが望ましい。
【０３９８】
また、上記結晶化の後、さらに結晶化を改善するためのレーザー光またはランプ光源からの強光の照射を行ってもよい。レーザには波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。この結晶化を改善するためのレーザー光またはランプ光源からの強光の照射の後にフッ酸を含むエッチャントで偏析した金属元素を除去または低減してもよく、さらにランプ光源からの強光を照射して表面を平坦化してもよい。
【０３９９】
次いで、ゲルマニウムを含む結晶質シリコン膜４００２ａ、４００２ｂ中に含まれる金属元素を除去するためにゲッタリング処理を行う。まず、第２の結晶質シリコン膜上にバリア層４００３を形成する。バリア層４００３としては、金属元素（ここでは主にニッケル）をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。ここでは、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明細書中では、このような性質を有する膜を特に多孔質膜という。また、このバリア層４００３は極薄いものでよく、自然酸化膜であってもよいし、酸素を含む雰囲気下において紫外線の照射によりオゾンを発生させて酸化させる酸化膜であってもよい。また、結晶化の後に結晶化を改善するためのレーザー光の照射を行った場合に形成される酸化膜をバリア層の一部として用いてもよい。
【０４００】
次いで、後のゲッタリング処理の際にゲッタリングサイトとして機能する半導体膜４００４をバリア層４００３上に形成する。（図４４（Ｂ））この半導体膜４００４はプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法を用いて形成される非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。この半導体膜４００４の膜厚は、５〜５０ｎｍ、好ましくは１０〜２０ｎｍとする。後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜４００４には、酸素（ＳＩＭＳ分析での濃度が５×１０18／ｃｍ3以上、好ましくは１×１０19／ｃｍ3以上）を含有させてゲッタリング効率を向上させることが望ましい。また、希ガス元素を含む条件で成膜した半導体膜を用いてもよい。
【０４０１】
ここでは、スパッタ法で希ガス元素を含む非晶質シリコン膜（ゲッタリングサイト）４００５を形成する。（図４４（Ｃ））ここでは、１×１０20〜５×１０21／cm3、好ましくは１×１０20〜１×１０21/cm3の濃度で希ガス元素を含む半導体膜を形成すればよい。また、プラズマＣＶＤ法やスパッタ法などで成膜した後、希ガス元素をイオンドーピング法またはイオン注入法によって添加して希ガス元素を含む半導体膜を形成してもよい。なお、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０４０２】
希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であり、これらのイオンを電界で加速して半導体膜に注入することにより、ダングリングボンドや格子歪みを形成してゲッタリングサイトを形成することができる。中でも安価なガスであるＡｒを用いることが望ましい。
【０４０３】
また、希ガス元素に加え、Ｈ、Ｈ2、Ｏ、Ｏ2、Ｐから選ばれた一種または複数種を添加してもよく、複数の元素を添加することにより相乗的にゲッタリング効果が得られる。
【０４０４】
次いで、熱処理またはランプ光源からの強光の照射を行ってゲッタリングを行う。熱処理によりゲッタリングを行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、ランプ光源からの強光の照射によりゲッタリングを行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。また、熱処理と同時にランプ光源からの強光を照射してもよい。
【０４０５】
このゲッタリングにより、図４４（Ｄ）中の矢印の方向（縦方向）にニッケルが移動し、バリア層４００３で覆われたゲルマニウムを含む結晶質シリコン膜４００２に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。リンを用いたゲッタリングと比較して、希ガス元素の添加によるゲッタリングは非常に効果的であり、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【０４０６】
上記ゲッタリング処理後、半導体膜からなるゲッタリングサイト４００５を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時、バリア層４００３はエッチングストッパーとして機能する。また、バリア層４００３はその後フッ酸により除去すれば良い。
【０４０７】
その後、得られたゲルマニウムを含む結晶質シリコン膜を所望の形状にエッチング処理して島状に分離された半導体層４００６を形成する。（図４４（Ｅ））
【０４０８】
以降の工程は、実施例１７に従って、ＴＦＴを完成させればよい。本実施例で得られたゲルマニウムを含む結晶質シリコン膜は、[１０１]面の配向率が高く、且つ、膜中の金属元素の濃度が十分低減されているため、ＴＦＴの活性層に用いた場合、優れたＴＦＴの電気特性を示す。
【０４０９】
また、本実施例では実施例１３の結晶化を用いた例を示したが、特に限定されず、実施例１４に示した結晶化を用いてもよい。
【０４１０】
また、本実施例のゲッタリング処理に加えて実施例１５に示したゲッタリング処理を行ってもよい。
【０４１１】
また、本実施例は実施例１３乃至２３のいずれか一と自由に組み合わせることが可能である。
【０４１２】
[実施例２５]
実施例１５でリンを添加するゲッタリング方法の一例を示したが、リンに代えて希ガス元素を用いてもよい。なお、添加する条件以外は同一であるため、ここでは詳細な説明は省略する。
【０４１３】
本実施例では、実施例１３または実施例１４で得られた結晶質シリコン膜に対して、選択的に希ガス元素を添加する。ここでは、アルゴンをイオンドープ法（例えば、５×１０15/cm2のドーズ量）で添加してアルゴンが添加された領域（ゲッタリングサイト）を形成する。ゲッタリングサイトに添加された希ガス元素の濃度を１×１０20〜５×１０21／ｃｍ3とすることが望ましい。
【０４１４】
ゲッタリングサイトを形成した後、熱処理またはランプ光源からの強光の照射を行えば、結晶質シリコン膜中に含まれる金属元素を低減または除去することができる。
【０４１５】
また、本実施例は実施例１３乃至２４のいずれか一と自由に組み合わせることが可能である。
【０４１６】
［実施例２６］
本発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０４１７】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図４５、図４６及び図４７に示す。
【０４１８】
図４５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０４１９】
図４５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０４２０】
図４５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０４２１】
図４５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０４２２】
図４５（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０４２３】
図４５（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の駆動回路に適用することができる。
【０４２４】
図４６（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０４２５】
図４６（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０４２６】
なお、図４６（Ｃ）は、図４６（Ａ）及び図４６（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図４６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０４２７】
また、図４６（Ｄ）は、図４６（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図４６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０４２８】
ただし、図４６に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０４２９】
図４７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０４３０】
図４７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０４３１】
図４７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０４３２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０４３３】
【発明の効果】
本発明により、シリコンを主成分とし、ゲルマニウム含有量が０．１原子％以上１０原子％以下である第１の非晶質半導体膜とシリコンを主成分とする第２の非晶質半導体膜とを積層してレーザー処理により結晶化すると、良好な結晶質半導体膜を得ることが可能となり、そのような結晶質半導体膜を用いて薄膜トランジスタのチャネル形成領域を形成することができる。
【０４３４】
このような結晶質半導体膜を用いたＴＦＴは、アクティブマトリクス型の液晶表示装置やＥＬ表示装置を作製するためのＴＦＴとして用いることができる。また、本発明のＴＦＴは、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【図面の簡単な説明】
【図１】    本発明の結晶化方法を示す図。
【図２】    ＡＭ−ＬＣＤの作製工程を示す図。
【図３】    ＡＭ−ＬＣＤの作製工程を示す図。
【図４】    ＡＭ−ＬＣＤの作製工程を示す図。
【図５】    アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図６】    ＡＭ−ＬＣＤの作製工程を示す図。
【図７】    ＡＭ−ＬＣＤの作製工程を示す図。
【図８】    画素上面図及び断面図を示す図。
【図９】    ＡＭ−ＬＣＤの外観を示す上面図。
【図１０】  液晶表示装置のブロック図を示す図。
【図１１】  液晶表示装置のブロック図を示す図。
【図１２】  ＥＬ表示装置の断面図を示す図。
【図１３】  アクティブマトリクス型ＥＬ表示装置の構成を示す上面図及び断面図。
【図１４】  ＥＬ表示装置の画素上面図を示す図。
【図１５】  ＥＬ表示装置のブロック図を示す図。
【図１６】  ＥＬ表示装置の断面図を示す図。
【図１７】  製造装置の一例を示す図。
【図１８】  製造装置の一例を示す図。
【図１９】  本発明の結晶化方法を示す図。
【図２０】  本発明の結晶化方法を示す図。
【図２１】  本発明の結晶化方法を示す図。
【図２２】  本発明の結晶化方法を示す図。
【図２３】  本発明の結晶化方法を示す図。
【図２４】  アクティブマトリクス基板の断面構造図を示す図。
【図２５】  本発明の結晶化方法を示す図。
【図２６】  本発明の結晶質半導体膜の作製方法を説明する図。
【図２７】  本発明の結晶質半導体膜の作製方法を説明する図。
【図２８】  本発明の結晶質半導体膜の作製方法を説明する図。
【図２９】  本発明の結晶質半導体膜の作製方法を説明する図。
【図３０】  本発明の結晶質半導体膜を用いたＴＦＴの作製工程を説明する断面図。
【図３１】  本発明の結晶質半導体膜を用いたＣＭＯＳ回路の作製工程を説明する断面図。
【図３２】  本発明の結晶質半導体膜を用いた液晶表示装置の構造を説明する断面図。
【図３３】  画素部における画素構造の上面図。
【図３４】  本発明の結晶質半導体膜を用いたＥＬ表示装置の構造を説明する断面図。
【図３５】  本発明に用いるプラズマＣＶＤ装置の構成を示す図。
【図３６】  結晶核の隣接間距離を示す累積度数グラフ。
【図３７】  ＧｅＨ4の添加量と結晶核発生密度との関係を示すグラフ。
【図３８】  ＳｉＨ4、ＧｅＨ4、Ｈ2ガスより作製された非晶質半導体膜のＣ、Ｎ、Ｏ濃度を示すＳＩＭＳデータ。
【図３９】  本発明の結晶質半導体膜を用いた逆スタガ型のＴＦＴの構造を説明する断面図。
【図４０】  本発明の結晶質半導体膜を用いて駆動回路と画素部のＴＦＴを作製する工程を説明する断面図。
【図４１】  本発明の結晶質半導体膜を用いて駆動回路と画素部のＴＦＴを作製する工程を説明する断面図。
【図４２】  ＥＢＳＰ法で得られる逆極点図の例。
【図４３】  本発明の結晶質半導体膜を用いた液晶表示装置の構造を説明する断面図。
【図４４】  ゲッタリング方法の一例を示す図。
【図４５】  電子機器の一例を示す図。
【図４６】  電子機器の一例を示す図。
【図４７】  電子機器の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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