(57)【特許請求の範囲】
【請求項１】
第１の電極セットが形成された第１の面と、前記第１の電極セットに電気的に接続された第２の電極セットが形成された第２の面とを有しており、前記第１の電極セットの間隔が前記第２の電極セットの間隔より小さい配線層を準備する工程と、
熱硬化性を有する樹脂材料からなる第１および第２の層と、熱可塑性を有する樹脂材料からなり前記第１および第２の層の間に設けられた第３の層とからなり、前記第３の層の熱膨張係数が前記第１および第２の層の熱膨張係数より小さい樹脂層を準備する工程と、
第３の電極セットを有する第１の面と、前記第３の電極セットに電気的に接続された複数の接触端子が形成された第２の面とを有しており、前記複数の接触端子の間隔が前記第１の電極セットの間隔より大きいベース層を準備する工程と、
第１の温度における第１の加熱処理によって、前記配線層の前記第２の面に前記樹脂層の前記第１の層を付着させる工程と、
前記配線層に付着された前記樹脂層に、前記第２の電極セットに電気的に接続された複数のビア導体を形成する工程と、
前記第１の温度より高い第２の温度における第２の加熱処理によって、前記配線層に付着された前記樹脂層の前記第２の層を前記ベース層の前記第１の面に付着させて、前記第３の電極セットおよび前記複数のビア導体を電気的に接続する工程と、
を有するプローブカード・アセンブリ用基板の製造方法。
【請求項２】
前記第１の温度が８０℃から１８０℃までの範囲に含まれることを特徴とする請求項１記載のプローブカード・アセンブリ用基板の製造方法。
【請求項３】
前記第１の加熱処理中において、前記第１の層が半硬化状態であることを特徴とする請求項２記載のプローブカード・アセンブリ用基板の製造方法。
【請求項４】
前記第１の加熱処理中において、前記第３の層が固化状態であることを特徴とする請求項３記載のプローブカード・アセンブリ用基板の製造方法。
【請求項５】
前記第１の加熱処理中において、前記第３の層が、前記第１の層の平面方向における熱膨張による変形を拘束していることを特徴とする請求項４記載のプローブカード・アセンブリ用基板の製造方法。
【請求項６】
前記第２の温度が１８０℃から３００℃までの範囲に含まれることを特徴とする請求項１記載のプローブカード・アセンブリ用基板の製造方法。
【請求項７】
前記第２の加熱処理によって、前記第１および第２の層が完全硬化状態となることを特徴とする請求項６記載のプローブカード・アセンブリ用基板の製造方法。
【請求項８】
前記第２の加熱処理中において、前記第３の層が、前記第１および第２の層の平面方向における熱膨張による変形を拘束していることを特徴とする請求項７記載のプローブカード・アセンブリ用基板の製造方法。
【請求項９】
前記第３の層の前記樹脂材料が、ガラスエポキシ樹脂、ポリエーテル・エーテル・ケトン樹脂およびポリイミド樹脂からなる群の中から選択されることを特徴とする請求項１記載のプローブカード・アセンブリ用基板の製造方法。
【請求項１０】
前記第３の層がポリエーテル・エーテル・ケトン樹脂からなり、前記第１の層がポリアミドイミド樹脂からなり、前記第２の層がポリイミド樹脂からなることを特徴とする請求項９記載のプローブカード・アセンブリ用基板の製造方法。
【請求項１１】
前記第３の層がガラスエポキシ樹脂からなり、前記第１の層がポリアミドイミド樹脂からなり、前記第２の層がエポキシ樹脂からなることを特徴とする請求項９記載のプローブカード・アセンブリ用基板の製造方法。
【請求項１２】
前記第３の層がポリイミド樹脂からなり、前記第１の層がポリイミドシロキサン樹脂からなり、前記第２の層がフッ素樹脂からなることを特徴とする請求項９記載のプローブカード・アセンブリ用基板の製造方法。
【請求項１３】
前記第１の層の前記樹脂材料が、ポリアミドイミド樹脂、ポリイミドシロキサン樹脂、ビスマレイド系樹脂およびエポキシ樹脂からなる群の中から選択され、
前記第２の層の前記樹脂材料が、ポリイミド樹脂、ポリキノリン樹脂、ポリアミドイミド樹脂、エポキシ樹脂およびフッ素樹脂からなる群の中から選択される、
ことを特徴とする請求項９記載のプローブカード・アセンブリ用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの試験に用いられるプローブカード・アセンブリ用基板の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置（メモリなど）は、導体パターンを含む複数の層が形成された半導体ウエハが個片化することによって製造される。その半導体装置の製造工程には、半導体ウエハの表面に形成された集積回路の特性を検査する工程が含まれている。その検査は、半導体ウエハにプローブカードが電気的に接続されることにより行われている。
【０００３】
この検査に用いられるプローブカード・アセンブリは、プローブカードと半導体ウエハとを電気的に接続させるための基板（例えば、スペース・トランスフォーマ基板）を含んでいる。この基板によって、高集積化された半導体ウエハ上の回路と試験装置の端子との電気的な接続が可能となる。
【特許文献１】特開２００１−９１５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置における電極パッドの間隔が狭まってきている。この電極パッドの間隔に対応して、プローブカード・アセンブリ用基板における接触構造の間隔も狭まってきている。今後、半導体層における電極パッドの間隔がさらに狭まる状況において、プローブカード・アセンブリ用基板に関しては、接触構造における位置精度など信頼性の向上が求められている。
【課題を解決するための手段】
【０００５】
本発明の態様によれば、プローブカード・アセンブリ用基板の製造方法は、配線層を準備する工程、樹脂層を準備する工程およびベース層を準備する工程を有している。製造方法は、第１の加熱処理、ビア導体を形成する工程および第２の加熱処理をさらに有している。配線層は、第１の電極セットが形成された第１の面と、第１の電極セットに電気的に接続された第２の電極セットが形成された第２の面とを有している。配線層において、第１の電極セットの間隔は、第２の電極セットの間隔より小さい。樹脂層は、熱硬化性を有する樹脂材料からなる第１および第２の層と、熱可塑性を有する樹脂材料からなり第１および第２の層の間に設けられた第３の層とからなる。第３の層の熱膨張係数は、第１および第２の層の熱膨張係数より小さい。ベース層は、第３の電極セットを有する第１の面と、第３の電極セットに電気的に接続された複数の接触端子が形成された第２の面とを有している。ベース層において、複数の接触端子の間隔は、第１の電極セットの間隔より大きい。第１の温度における第１の加熱処理によって、配線層の第２の面に樹脂層の第１の層を付着させる。ビア導体は、配線層に付着された樹脂層に形成され、第２の電極セットに電気的に接続される。第１の温度より高い第２の温度における第２の加熱処理によって、配線層に付着された樹脂層の第２の層を、ベース層の前記第１の面に付着させる。第３の電極セットおよび前記複数のビア導体は、電気的に接続される。
【発明の効果】
【０００６】
本発明の態様によれば、プローブカード・アセンブリ用基板の製造方法は、第１の加熱処理および第２の加熱処理を有している。第１の温度における第１の加熱処理によって、配線層の第２の面に樹脂層の第１の層を付着させる。第１の温度より高い第２の温度における第２の加熱処理によって、配線層に付着された樹脂層の第２の層を、ベース層の前記第１の面に付着させる。本発明の態様において、半導体ウエハに電気的に接続される接触構造の位置精度が向上されている。
【発明を実施するための最良の形態】
【０００７】
以下、本発明のプローブカード・アセンブリについて図面を参照して説明する。図１に示されたように、プローブカード・アセンブリは、プローブカード・アセンブリ用基板１（以下、基板１という）、プローブカード２およびインタポーザ基板３を有している。基板１は、半導体ウエハＷの第１の面（図１において下面）に設けられた複数の電極ｅｗに接触される。インタポーザ基板３は、基板１とプローブカード２との間に配置される。
【０００８】
基板１は、半導体ウエハＷに対向する第１の面（図１において、上面）１ｕと、インタポーザ３に対向する第２の面（図１において、下面）１ｂとを有している。基板１は、上面１ｕに設けられた第１の電極セット１０２ｅ１と、下面１ｂに設けられた複数の接触端子１０１ｃｔとを有している。第１の電極セット１０２ｅ１の間隔Ｓｅ１は、複数の接触端子１０１ｃｔの間隔Ｓｃｔと異なる。間隔Ｓｅ１は、間隔Ｓｃｔより小さい。基板１は、第１の電極セット１０２ｅ１に電気的に接続された複数の接触構造１ｃｓをさらに有している。複数の接触構造１ｃｓの間隔Ｓｃｓは、半導体ウエハＷの複数の電極ｅｗの間隔に対応している。間隔Ｓｃｔは、プローブカード２の上面２ｕに設けられた複数の接触パッド２ｃｐの間隔に対応している。基板１は、配線の間隔を変換するスペース・トランスフォーマである。
【０００９】
プローブカード２は、インタポーザ基板３に対向する第１の面（図１において、上面）２ｕと、第２の面（図１において、下面）２ｂとを有している。プローブカード基板２は、上面２ｕに設けられた複数の接触パッド２ｃｐを有している。インタポーザ基板３は、基板１およびプローブカード２を電気的に接続する。インタポーザ基板３は、基板１に対向する第１の面（図１において、上面）３ｕと、プローブカード２に対向する第２の面（図１において、下面）３ｂとを有している。インタポーザ基板３は、上面３ｕに設けられた複数の電極３ｅ１と、下面３ｂに設けられた複数の電極３ｅ２とを有している。
【００１０】
図２および図３に示されたように、基板１は、ベース層１０１、配線層１０２および樹脂層１０３を有している。ベース層１０１は、樹脂層１０２が付着された第１の面（図３において、上面）１０１ｕと、インタポーザ基板３に対向する第２の面（図３において、下面）１０１ｂとを有している。複数の接触端子１０１ｃｔは、ベース層１０１の下面１
０１ｂに設けられており、インタポーザ基板３の複数の接触構造３ｃｓ１に接する。第３の電極セット１０１ｅ３は、ベース層１０１の上面１０１ｕに設けられている。複数の接触端子１０１ｃｔおよび第３の電極セット１０１ｅ３は、複数のビア導体１０１ｖを介して電気的に接続されている。ベース層１０１は、積層された複数のセラミック層１０１ｃｙからなる。
【００１１】
配線層１０２は、半導体ウエハＷに対向する第１の面（図３において、上面）１０２ｕと、樹脂層１０３が付着された第２の面（図３において、下面）１０２ｂとを有している。配線層１０２は、上面１０２ｕに設けられた第１の電極セット１０２ｅ１と、下面１０２ｂに設けられた第２の電極セット１０２ｅ２とを有している。第２の電極セット１０２ｅ２は、ベース層１０１の第３の電極セット１０１ｅ３に電気的に接続されている。第１の電極セット１０２ｅ１および第２の電極セット１０２ｅ２は、複数のビア導体１０２ｖおよび複数の導体パターン１０２ｃｐを介して電気的に接続されている。第１の電極セット１０２ｅ１の間隔（図２および図３において、符号Ｓｅ１で示す）は、ベース層１０１の下面１０１ｂに設けられた複数の接触端子１０１ｃｔの間隔（図２および図３において、符号Ｓｃｔで示す）とは異なっている。第１の電極セット１０２ｅ１の間隔Ｓｅ１は、複数の接触端子１０１ｃｔの間隔Ｓｃｔより小さい。第１の電極セット１０２ｅ１の間隔Ｓｅ１は、第２の電極セット１０２ｅ２の間隔（図３において、符号Ｓｅ２で示す）とは異なっている。第１の電極セット１０２ｅ１の間隔Ｓｅ１は、第２の電極セット１０２ｅ２の間隔Ｓｅ２より小さい。
【００１２】
樹脂層１０３は、ベース層１０１の上面１０１ｕおよび配線層１０２の下面１０２ｂに付着されている。樹脂層１０３は、上面に設けられた第４の電極セット１０３ｅ４と、下面に設けられた第５の電極セット１０３ｅ５とを有している。樹脂層１０３は、ベース層１０１の第３の電極セット１０１ｅ３に電気的に接続された複数のビア導体１０３ｖを有している。複数のビア導体１０３ｖは、ベース層１０１に向かって大きくなる直径を有している。樹脂層１０３は、互いに材料の異なる複数の層からなる。樹脂層１０３は、第１の層１０３ｕ、第２の層１０３ｂおよび第３の層１０３ｉを有している。第１の層１０３ｕは、熱硬化性を有する第１の樹脂材料からなる。第１の層１０３ｕの樹脂材料は、ポリアミドイミド樹脂、ポリイミドシロキサン樹脂、ビスマレイド系樹脂およびエポキシ樹脂からなる群の中から選択される。第２の層１０３ｂは、熱硬化性を有する第２の樹脂材料からなる。第２の層１０３ｂの樹脂材料は、ポリイミド樹脂、ポリキノリン樹脂、ポリアミドイミド樹脂、エポキシ樹脂およびフッ素樹脂からなる群の中から選択される。第３の層１０３ｉは、熱可塑性を有する第３の樹脂材料からなる。第３の層の樹脂材料は、ガラスエポキシ樹脂、ポリエーテル・エーテル・ケトン（ＰＥＥＫ）樹脂およびポリイミド樹脂からなる群の中から選択される。
【００１３】
各層の樹脂材料の組合せ例として、次の３つの組合せが含まれる。
【００１４】
例１：
第１の層１０３ｕ；ポリアミドイミド樹脂
第２の層１０３ｂ；ポリイミド樹脂
第３の層１０３ｉ；ポリエーテル・エーテル・ケトン（ＰＥＥＫ）樹脂
例２：
第１の層１０３ｕ；ポリアミドイミド樹脂
第２の層１０３ｂ；エポキシ樹脂
第３の層１０３ｉ；ガラスエポキシ樹脂
例３：
第１の層１０３ｕ；ポリイミドシロキサン樹脂
第２の層１０３ｂ；フッ素樹脂
第３の層１０３ｉ；ポリイミド樹脂
基板１は、例１の組合せによって、耐熱性が向上されている。基板１は、例２の組合せによって、耐薬品性が向上されている。基板１は、例３の組合せによって、電気的特性が向上されている。
【００１５】
図４、図５Ａおよび図５Ｂを参照して、樹脂層１０３の複数のビア導体１０３ｖについて説明する。図４に示されたように、ベース層１０１の上面１０１ｕの周囲領域Ｐに設けられた電極１０１ｅ１ｐの面積は、中央領域Ｃに設けられた電極１０１ｅ１ｃの面積より大きい。図５Ａおよび図５Ｂに示されたように、電極１０１ｅ１ｐの１つあたりに接続されたビア導体１０３ｖｐの本数は、電極１０１ｅ１ｃの１つあたりに接続されたビア導体１０３ｖｃの本数より多い。２本のビア導体１０３ｖｃが電極１０１ｅ１ｃに接続されている。５本のビア導体１０３ｖｐが電極１０１ｅ１ｐに接続されている。本実施の形態の基板１は、このような構成により、設計の自由度を維持しつつ、全体的な変形が低減されている。
【００１６】
本発明のプローブカード・アセンブリ用基板の製造方法は、図６に示されたように、次のＡ−Ｆの工程を有している。次の工程Ａ−Ｆは、図７Ａ−図７Ｆに対応している。
【００１７】
Ａ：配線層１０２を準備すること
Ｂ：ベース層１０１を準備すること
Ｃ：樹脂層１０３を準備すること
Ｄ：配線層１０２に樹脂層１０３を付着させること
Ｅ：樹脂層１０３に複数のビア導体１０３ｖを形成すること
Ｆ：配線層１０２に付着された接着剤層１０３をベース層１０１に付着させること
工程Ａについて説明する。図８Ａに示されたように、絶縁層１０２ｒ−ａが、プレート１０上に固定される。プレート１０は、例えば、ガラス，セラミックスまたはシリコンからなる。絶縁層１０２ｒ−ａは、ポリイミドなどの樹脂材料からなる。絶縁層１０２ｒ−ａをプレート１０に固定する方法としては、接着剤によって絶縁層１０２ｒ−ａをプレート１０に付着させる方法がある。この方法においては、絶縁層１０２ｒ−ａに加わる熱量が低減されて、絶縁層１０２ｒ−ａの伸び量が低減される。他の方法としては、絶縁層１０２ｒ−ａにレーザ光を照射する方法がある。この方法においては、加工時間が低減されて、絶縁層１０２ｒ−ａの劣化が低減される。レーザ光による固定方法は、接着剤による固定方法に比べて、絶縁層１０２ｒ−ａに対する不要なガスの影響が低減される。図８Ｂに示されたように、図８Ａに示された工程の後に、導体パターン１０２ｃｐ−ａが、絶縁層１０２ｒ−ａ上に形成される。絶縁層１０２ｒ−ａ上とは、図８Ｂに示されたように、導体パターン１０２ｃｐ−ａが絶縁層１０２ｒ−ａに埋め込まれている構造を含む。導体パターン１０２ｃｐ−ａは、Ｃｕ，ＡｌまたはＡｇからなる。図８Ｃに示されたように、図８Ｂに示された工程の後に、絶縁層１０２ｒ−ｂが、導体パターン１０２ｃｐ−ａ上に形成される。絶縁層１０２ｒ−ｂは、絶縁層１０２ｒ−ａと同じ材料からなる。図８Ｄに示されたように、図８Ｃに示された工程の後に、導体パターン１０２ｃｐ−ｂが、絶縁層１０２ｒ−ｂ上に形成される。図８Ｄに示された工程の後、絶縁層および導体パターンの積層が繰り返される。図７Ａに示されたように、工程Ａにおいて準備される配線層１０２は、第１の電極セット１０２ｅ１が形成された第１の面１０２ｕと、第２の電極セット１０２ｅ２が形成された第２の面１０２ｂとを有している。第１の電極セット１０２ｅ１の各々は、第２の電極セット１０２ｅ２に電気的に接続されている。
【００１８】
本実施の形態の製造方法において、平坦なプレート１０上に絶縁層および導体パターンが積層されることによって、フィルドビアを有する配線層１０２を形成することができる。本実施の形態の製造方法によって得ることができるプローブカード・アセンブリ用基板は、半導体ウエハの検査における複数回の接触に関して信頼性が向上されている。
【００１９】
図７Ｂに示されたように、工程Ｂにおいて準備されるベース層１０１は、第３の電極セット１０１ｅ３が形成された第１の面１０１ｕと、複数の接触端子１０１ｃｔが形成された第２の面１０１ｂとを有している。第３の電極セット１０１ｅ３は、複数の接触端子１０１ｃｔに電気的に接続されている。
【００２０】
図７Ｃに示されたように、工程Ｃにおいて準備される樹脂層１０３は、第１の層１０３ｕ，第２の層１０３ｂおよび第３の層１０３ｉを有している。樹脂層１０３は、ベース層１０１および配線層１０２を接合する。第１の層１０３ｕおよび第２の層１０３ｂは、熱硬化性を有しており、半硬化状態（Ｂステージ状態）である。第３の層１０３ｉは、熱可塑性を有しており、固化状態である。本発明における固化状態とは、熱可塑性樹脂が結晶性であれば融点以下における状態をいい、熱可塑性樹脂が非結晶性であればガラス転移温度以下における状態をいう。第３の層１０３ｉの熱膨張係数は、第１の層１０３ｕの熱膨張係数および第２の層１０３ｂの熱膨張係数より小さい。図７Ｃに示された仮想のｘｙｚ空間のｘｙ方向（平面方向）において、第３の層１０３ｉは、第１の層１０３ｕの熱膨張係数および第２の層１０３ｂの熱膨張係数より小さい熱膨張係数を有している。仮想のｚ方向が、各層の積層方向である。
【００２１】
工程Ｄについて説明する。図９に示されたように、樹脂層１０３が、配線層１０２の第２の面１０２ｂ上に積み重ねられる。配線層１０２の第２の面１０２ｂは、樹脂層１０３の第１の層１０３ｕに対向している。フィルム１０４が、樹脂層１０３上に積み重ねられる。フィルム１０４は、樹脂層１０３の第２の層１０３ｂに接している。第１の温度における第１の加熱処理によって、樹脂層１０３が、配線層１０２の第２の面１０２ｂに付着される。第１の温度は、８０℃から１８０℃までの温度範囲に含まれる。第１の層１０３ｕは、第１の加熱処理中、半硬化状態である。フィルム１０４は、第１の加熱処理によって、樹脂層１０３の第２の層１０３ｂに付着される。第２の層１０３ｂは、第１の加熱処理中、半硬化状態である。第３の層１０３ｉは、第１の加熱処理中、固化状態である。第１の加熱処理中、第３の層１０３ｉは、第１の層１０３ｕおよび第２の層１０３ｂの平面方向における熱膨張による変形を拘束する。
【００２２】
工程Ｅについて説明する。図１０Ａに示されたように、フィルム１０４および樹脂層１０３にレーザ光が照射されることにより、複数のビアホール１０３ｖｈが、樹脂層１０３に形成される。図１０Ｂに示されたように、複数のビアホール１０３ｖｈに導電材料のペーストが印刷されることにより、複数のビア導体１０３ｖｃが樹脂層１０３に形成される。複数のビア導体１０３ｖｃの形成の後に、フィルム１０４が、樹脂層１０３から剥離される。
【００２３】
工程Ｆについて説明する。図１１Ａに示されたように、ベース層１０１の第１の面１０１ｕ上に設けられたアライメントマーク１０１Ｍが、画像認識装置１０５によって読み取られる。図１１Ｂに示されたように、配線層１０２が固定されているプレート１０に設けられたアライメントマーク１０Ｍが、画像認識装置１０５によって読み取られる。アライメントマーク１０１Ｍの位置データとアライメントマーク１０Ｍの位置データとに基づいて、ベース層１０１およびプレート１０の位置合わせが行われる。すなわち、アライメントマーク１０１Ｍおよびアライメントマーク１０Ｍによって、ベース層１０１と配線層１０２との位置合わせが行われる。アライメントマーク１０Ｍは、金属材料のスパッタリングおよびフォトリソグラフィによりプレート１０に形成されている。アライメントマーク１０Ｍの金属材料は、チタン（Ｔｉ），銅（Ｃｕ），クロム（Ｃｒ），金（Ａｕ），白金（Ｐｔ），ニッケル（Ｎｉ）またはアルミニウム（Ａｌ）である。
【００２４】
図１２に示されたように、第２の温度における第２の加熱処理によって、樹脂層１０３
が、ベース層１０１の第１の面１０１ｕに付着される。第２の温度は、第１の温度より高く、１８０℃から３００℃までの温度範囲に含まれる。第１の層１０３ｕおよび第２の層１０３ｂは、第２の加熱処理によって、完全硬化状態（Ｃステージ状態）となる。第３の層１０３ｉは、第２の加熱処理中、第１の層１０３ｕおよび第２の層１０３ｂの平面方向における熱膨張による変形を拘束する。プレート１０は、配線層１０２から除去される。プレート１０は、ガラス材料またはシリコン材料からなる場合、エッチングによって配線層１０２から除去される。プレート１０は、セラミックスからなる場合、研磨によって配線層１０２から除去される。
【００２５】
以下、本実施の形態の製造方法によって得ることができる基板を用いた半導体ウエハの検査方法が、図１３を参照して説明されている。図１３に示されたように、半導体装置の製造は、次の工程Ａ−工程Ｄを含んでいる。
【００２６】
工程Ａ：拡散工程
半導体ウエハ上に、成膜処理が施される。半導体ウエハ上に、複数のチップが形成される。
【００２７】
工程Ｂ：Ｇ／Ｗ工程（半導体ウエハの検査）
半導体ウエハ上に形成された複数のチップの特性チェックが行われる。半導体ウエハの検査は、次の工程を有している。ステージ上に半導体ウエハを乗せること。材料の異なる複数の樹脂層によってベース層上に付着された配線層を有する基板を含むプローブカード・アセンブリをテスタに電気的に接続すること。プローブカード・アセンブリのプローブを前記半導体ウエハの電極に接触させること。本実施の形態の製造方法によって得ることができる基板を含むプローブカード・アセンブリを用いて検査を行うことにより、プローブの複数回の接触に関して、信頼性の向上が図られている。
【００２８】
工程Ｃ：組立工程
半導体ウエハのダイシングが行われる。複数のチップが個片化される。
【００２９】
工程Ｄ：選別工程
半導体装置の特性チェックが行われる。
【図面の簡単な説明】
【００３０】
【図１】プローブカード・アセンブリの実施の形態を示す断面図である。
【図２】本発明のプローブカード・アセンブリ用基板の実施の形態を示す断面図である。
【図３】図２に示された基板の分解断面図である。
【図４】図２に示された基板の分解斜視図である。
【図５Ａ】樹脂層のビア導体を示す斜視図である。
【図５Ｂ】樹脂層のビア導体を示す斜視図である。
【図６】本発明のプローブカード・アセンブリ用基板の製造方法を示す。
【図７Ａ】工程Ａにおいて準備される配線層を示す断面図である。
【図７Ｂ】工程Ｂにおいて準備されるベース層を示す断面図である。
【図７Ｃ】工程Ｃにおいて準備される樹脂層を示す断面図である。
【図７Ｄ】工程Ｄを示す断面図である。
【図７Ｅ】工程Ｅを示す断面図である。
【図７Ｆ】工程Ｆを示す断面図である。
【図８Ａ】工程Ａを示す断面図である。
【図８Ｂ】工程Ａを示す断面図である。
【図８Ｃ】工程Ａを示す断面図である。
【図８Ｄ】工程Ａを示す断面図である。
【図９】工程Ｄを示す断面図である。
【図１０Ａ】工程Ｅを示す断面図である。
【図１０Ｂ】工程Ｅを示す断面図である。
【図１１Ａ】工程Ｆを示す図である。
【図１１Ｂ】工程Ｆを示す図である。
【図１２】工程Ｆを示す図である。
【図１３】半導体装置の製造方法を示す図である。
【符号の説明】
【００３１】
１０１  ベース層
１０１ｃｔ  接触端子
１０２  配線層
１０２ｅ１  第１の電極セット
１０２ｅ２  第２の電極セット
１０１ｅ３  第３の電極セット
１０３  樹脂層
１０３ｖ  ビア導体
１ｃｓ  接触構造
【図１】
0004991597.tif 000002
【図２】
0004991597.tif 000003
【図３】
0004991597.tif 000004
【図４】
0004991597.tif 000005
【図５Ａ】
0004991597.tif 000006
【図５Ｂ】
0004991597.tif 000007
【図６】
0004991597.tif 000008
【図７Ａ】
0004991597.tif 000009
【図７Ｂ】
0004991597.tif 000010
【図７Ｃ】
0004991597.tif 000011
【図７Ｄ】
0004991597.tif 000012
【図７Ｅ】
0004991597.tif 000013
【図７Ｆ】
0004991597.tif 000014
【図８Ａ】
0004991597.tif 000015
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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