(57)【特許請求の範囲】
【請求項１】
転送クロックに同期してデータを送信するデータ送信装置において、
前記転送クロックに対して周波数がｋ倍（ｋは１以上の整数）である第１クロックと、当該第１クロックに対して周波数が１／ｎ倍（ｎは２以上の整数）である第２クロックとを生成するクロック生成部と、
前記クロック生成部で生成される前記第１クロックをｎ進法で計数し、前記前記クロック生成部で生成される前記第２クロックでリセットされる計数部と、
送信すべきデータを入力とし、前記計数部の計数結果に応じて当該データを前記第２クロックの周期で送信するｎ個のＤフリップフロップと
を備えることを特徴とするデータ送信装置。
【請求項２】
前記第１クロックに対する前記第２クロックの周波数が１／２である場合には、
前記計数部は、前記第１クロックに同期して交互にレベルが変化する信号を出力し、
前記Ｄフリップフロップのうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作する
ことを特徴とする請求項１記載のデータ送信装置。
【請求項３】
転送クロックに同期して送信されてくるｎビット幅（ｎは２以上の整数）のデータを受信するデータ受信装置において、
前記転送クロックに対して周波数がｋ倍（ｋは１以上の整数）である第１クロックと、当該第１クロックに対して周波数が１／ｎ倍である第２クロックとを生成するクロック生成部と、
前記クロック生成部で生成される前記第１クロックをｎ進法で計数し、前記前記クロック生成部で生成される前記第２クロックでリセットされる計数部と、
前記ｎビット幅のデータのそれぞれのビットを入力とし、前記計数部の計数結果に応じて入力される前記ビットに係るデータを前記第１クロックに同期して出力するｎ個のＤフリップフロップと、
前記計数部の計数結果に応じて前記Ｄフリップフロップの出力を選択する選択部と
を備えることを特徴とするデータ受信装置。
【請求項４】
転送クロックに同期して送信されてくる前記データのビット幅が２であって、前記第１クロックに対する前記第２クロックの周波数が１／２である場合には、
前記計数部は、前記第１クロックに同期して交互にレベルが変化する信号を出力し、
前記Ｄフリップフロップのうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作する
ことを特徴とする請求項３記載のデータ受信装置。
【請求項５】
転送クロックに同期してデータを送信する送信装置と、前記転送クロックに同期して前記送信装置から送信されたデータを受信する受信装置とを備えるデータ転送装置において、
前記送信装置として、請求項１又は請求項２記載のデータ送信装置を備えており、
前記受信装置として、請求項３又は請求項４記載のデータ受信装置を備えている
ことを特徴とするデータ転送装置。
【請求項６】
請求項１若しくは請求項２記載のデータ送信装置、請求項３若しくは請求項４記載のデータ受信装置、又は請求項５記載のデータ転送装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルデータ等の各種データの送信・受信・転送を行うデータ送信装置、データ受信装置、及びデータ転送装置、並びに当該装置を備える電子機器に関する。
【背景技術】
【０００２】
近年、データの転送速度の向上を図るために転送クロックの周波数が高められている。転送クロックの周波数が高められることにより転送クロックの１周期が短くなるが、転送されたデータを受信する受信装置の遅延時間はその時間に対して小さくならないため、受信装置の遅延時間の長さによってはデータ転送自体ができなくなる虞がある。このため、近年においては、周波数が転送クロックの周波数の１／ｎ（ｎは１よりも大きな整数）である第２転送クロックを用意するとともにデータ線の数をｎ倍にして、データ幅をｎビットとしたデータを第２転送クロックに同期して転送するデータ転送装置が実現されている。
【０００３】
図６は、従来のデータ転送装置の概略構成を示す図である。尚、以下では、上記のｎの値が「２」であるデータ転送装置を例に挙げて説明する。図６に示す通り、従来のデータ転送装置１００は、データ送信装置１１０とデータ受信装置１２０とを備えており、２ビットのデータＤ１０１，Ｄ１０２を、周波数が転送クロックＣＬＫの周波数の半分である第２転送クロックＣＬＫ２に同期してデータ送信装置１１０からデータ受信装置１２０に転送する。データ送信装置１１０は送信すべきデータＤ１００を２ビットのデータＤ１０１，Ｄ１０２に変換して送信する送信部１１０ａを備えており、受信部１２０は２ビットのデータＤ１０１，Ｄ１０２を受信してデータＤ１００を再生する受信部１２０ａを備えている。
【０００４】
図７は、送信部１１０ａの内部構成を示すブロック図である。図７に示す通り、送信部１１０ａは、Ｄフリップフロップ１１１，１１２、書き込み制御部１１３、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ１１４ａ，１１４ｂ、タイミング調整部１１５、読み出し制御部１１６、及びＤフリップフロップ１１７ａ，１１７ｂを備える。書き込み制御部１１３は、転送クロックＣＬＫに同期してアドレス信号Ａ１００と選択信号ＳＬ１００とを出力し、Ｄフリップフロップ１１２から出力されるデータをＦＩＦＯメモリ１１４ａ，１１４ｂに交互に書き込む制御を行う。タイミング調整部１１５は、メタステーブルの発生を防止するために、第２転送クロックＣＬＫ２に同期したタイミング信号Ｔ１００を出力する。読み出し制御部１１６は、タイミング信号Ｔ１００が入力されてから第２転送クロックＣＬＫ２に同期してアドレス信号Ａ１０１を出力し、ＦＩＦＯメモリ１１４ａ，１１４ｂからのデータの読み出し制御を行う。これにより、ＦＩＦＯメモリ１１４ａ，１１４ｂの各々からデータが読み出され、第２転送クロックＣＬＫ２に同期してデータＤ１０１，Ｄ１０２が送信される。
【０００５】
図８は、受信部１２０ａの内部構成を示すブロック図である。図８に示す通り、受信部１２０ａは、Ｄフリップフロップ１２１ａ，１２１ｂ，１２２ａ，１２２ｂ、書き込み制御部１２３、ＦＩＦＯメモリ１２４ａ，１２４ｂ、タイミング調整部１２５、読み出し制御部１２６、セレクタ１２７、及びＤフリップフロップ１２８を備える。書き込み制御部１２３は、第２転送クロックＣＬＫ２に同期してアドレス信号Ａ２００を出力し、Ｄフリップフロップ１２２ａ，１２２ｂから出力されるデータをＦＩＦＯメモリ１２４ａ，１２４ｂにそれぞれ書き込む制御を行う。タイミング調整部１２５は、メタステーブルの発生を防止するために、転送クロックＣＬＫに同期したタイミング信号Ｔ２００を出力する。読み出し制御部１２６は、タイミング信号Ｔ２００が入力されてから転送クロックＣＬＫに同期してアドレス信号Ａ２０１と選択信号ＳＬ２００とを出力し、ＦＩＦＯメモリ１２４ａ，１２４ｂから交互にデータを読み出す制御を行う。セレクタ１２７は、選択信号ＳＬ２００に基づいてＦＩＦＯメモリ１２４ａ，１２４ｂから読み出されたデータを交互に選択して出力する。これにより、Ｄフリップフロップ１２８からは再生されたデータＤ１００が出力される。
【０００６】
尚、従来のデータ転送装置の他の例については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００６−０１１４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来のデータ転送装置１００の送信部１１０ａ及び受信部１２０ａは、図７及び図８に示す通り、共にＦＩＦＯメモリを備えている。このため、送信部１１０ａにおいては、ＦＩＦＯメモリ１１４ａ，１１４ｂに対する書き込みの制御を行う書き込み制御部１１３と読み出しの制御を行う読み出し制御部１１６が必須となり、受信部１２０ａにおいては、ＦＩＦＯメモリ１２４ａ，１２４ｂに対する書き込みの制御を行う書き込み制御部１２３と読み出しの制御を行う読み出し制御部１２６が必須となる。このため、送信部１１０ａ及び受信部１２０ａの回路規模が大きくなって、コスト上昇の一因になっている。
【０００８】
また、図７を用いて説明した通り、送信部１１０ａにおいては、ＦＩＦＯメモリ１１４ａ，１１４ｂに対する書き込みは転送クロックＣＬＫに同期して交互に行い、読み出しは第２転送クロックＣＬＫ２に同期して行う必要があるため、メタステーブルの発生を防止する観点からタイミング調整部１１５を設ける必要がある。同様に、図８を用いて説明した通り、受信部１２０ａにおいては、ＦＩＦＯメモリ１２４ａ，１２４ｂに対する書き込みは第２転送クロックＣＬＫ２に同期して行い、読み出しは転送クロックＣＬＫに同期して交互に行う必要があるため、メタステーブルの発生を防止する観点からタイミング調整部１２５を設ける必要がある。かかるタイミング調整部１１５，１２５を設けれることでメタステーブルの発生を防止することができるが、データ転送装置１００の回路規模が益々増大してしまう。
【０００９】
本発明は上記事情に鑑みてなされたものであり、回路規模を縮小することができるデータ送信装置、データ受信装置、及びデータ転送装置、並びに当該装置を備える電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のデータ送信装置は、転送クロック（ＣＬＫ）に同期してデータを送信するデータ送信装置（１０、３０）において、前記転送クロックに対して周波数がｋ倍（ｋは１以上の整数）である第１クロック（ＣＬＫ１）と、当該第１クロックに対して周波数が１／ｎ倍（ｎは２以上の整数）である第２クロック（ＣＬＫ２、ＣＬＫ３）とを生成するクロック生成部（１１、３１）と、前記クロック生成部で生成される前記第１クロックをｎ進法で計数し、前記前記クロック生成部で生成される前記第２クロックでリセットされる計数部（１４、３４）と、送信すべきデータ（Ｄ１）を入力とし、前記計数部の計数結果に応じて当該データを前記第２クロックの周期で送信するｎ個のＤフリップフロップ（１５ｓ、１５ｂ、３６ａ〜３６ｃ）とを備えることを特徴としている。
この発明によると、転送クロックがクロック生成部に入力されると、転送クロックのｋ倍の周波数を有する第１クロックと、第１クロックに対して周波数が１／ｎ倍である第２クロックとが生成され、これらのクロックを用いて計数部において第１クロックがｎ進法で計数され、この計数部の計数結果に応じて、送信すべきデータが第２クロックの周期でｎ個のＤフリップフロップからｎビットのデータ幅で送信される。
ここで、本発明のデータ送信装置は、前記第１クロックに対する前記第２クロックの周波数が１／２である場合には、前記計数部が、前記第１クロックに同期して交互にレベルが変化する信号（ＳＬ１）を出力し、前記Ｄフリップフロップ（１５ａ、１５ｂ）のうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作することを特徴としている。
上記課題を解決するために、本発明のデータ受信装置は、転送クロック（ＣＬＫ）に同期して送信されてくるｎビット幅（ｎは２以上の整数）のデータ（Ｄ１１、Ｄ１２、Ｄ２１〜Ｄ２３）を受信するデータ受信装置（２０、４０）において、前記転送クロックに対して周波数がｋ倍（ｋは１以上の整数）である第１クロック（ＣＬＫ１）と、当該第１クロックに対して周波数が１／ｎ倍である第２クロック（ＣＬＫ２、ＣＬＫ３）とを生成するクロック生成部（２１、４１）と、前記クロック生成部で生成される前記第１クロックをｎ進法で計数し、前記前記クロック生成部で生成される前記第２クロックでリセットされる計数部（２３、４３）と、前記ｎビット幅のデータのそれぞれのビットを入力とし、前記計数部の計数結果に応じて入力される前記ビットに係るデータを前記第１クロックに同期して出力するｎ個のＤフリップフロップ（２４ａ、２４ｂ、４５ａ〜４５ｃ）と、前記計数部の計数結果に応じて前記Ｄフリップフロップの出力を選択する選択部（２５、４６）とを備えることを特徴としている。
この発明によると、転送クロックがクロック生成部に入力されると、転送クロックのｋ倍の周波数を有する第１クロックと、第１クロックに対して周波数が１／ｎ倍である第２クロックとが生成され、これらのクロックを用いて計数部において第１クロックがｎ進法で計数され、この計数部の計数結果に応じて、送信されてきたデータがＤフリップフロップから第１クロックに同期して出力されるとともに選択部において選択されることによりデータが再生される。
ここで、本発明のデータ受信装置は、転送クロックに同期して送信されてくる前記データのビット幅が２であって、前記第１クロックに対する前記第２クロックの周波数が１／２である場合には、前記計数部が、前記第１クロックに同期して交互にレベルが変化する信号（ＳＬ２）を出力し、前記Ｄフリップフロップ（２４ａ、２４ｂ）のうちの一方は前記計数部から出力される前記信号に基づいて動作し、他方は前記計数部から出力される前記信号を反転した信号に基づいて動作することを特徴としている。
本発明のデータ転送装置は、転送クロック（ＣＬＫ）に同期してデータを送信する送信装置と、前記転送クロックに同期して前記送信装置から送信されたデータを受信する受信装置とを備えるデータ転送装置（１、２）において、前記送信装置として、上記の何れかに記載のデータ送信装置を備えており、前記受信装置として、上記の何れかに記載のデータ受信装置を備えていることを特徴としている。
本発明の電子機器は、上記の何れかに記載のデータ送信装置、上記の何れかに記載のデータ受信装置、又は上記のデータ転送装置を備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、転送クロックに対して周波数がｋ倍である第１クロックと、第１クロックに対して周波数が１／ｎ倍である第２クロックとを生成し、これら第１，第２クロックを用いて第１クロックをｎ進法で計数し、この計数部の計数結果に応じて送信すべきデータを第２クロックの周期で送信している。このため、従来のように、ＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になり、回路規模を縮小することができる。
また、本発明によれば、転送クロックに対して周波数がｋ倍である第１クロックと、第１クロックに対して周波数が１／ｎ倍である第２クロックとを生成し、これら第１，第２クロックを用いて第１クロックをｎ進法で計数し、この計数部の計数結果に応じて、送信されてきたデータを第１クロックに同期して出力するとともに選択している。このため、従来のように、ＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になり、回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態によるデータ送信装置、データ受信装置、データ転送装置、及び電子機器について詳細に説明する。
【００１３】
〔第１実施形態〕
図１は、本発明の第１実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。図１に示す通り、データ転送装置１は、データ送信装置１０とデータ受信装置２０とを備えており、２ビットのデータＤ１１，Ｄ１２を、転送クロックＣＬＫに同期してデータ送信装置１０からデータ受信装置２０に転送する。ここで、転送クロックＣＬＫの周波数は、例えば２５０ＭＨｚである。
【００１４】
データ送信装置１０は、クロック生成部１１と送信部１２とを備えており、送信すべきデータＤ１からデータＤ１１，Ｄ１２を生成し、これらをデータ受信装置２０に送信する。クロック生成部１１は、転送クロックＣＬＫを入力としており、この転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／２倍の第２クロックＣＬＫ２とを生成する。
【００１５】
図２は、クロック生成部１１の内部構成例を示すブロック図である。図２（ａ）に示す通り、クロック生成部１１は、分周器１１ａを備えており、入力される転送クロックＣＬＫをそのまま出力して第１クロックＣＬＫ１とし、且つ転送クロックＣＬＫを分周器１１ａで分周（２分周）することで第２クロックＣＬＫ２を生成する。尚、本実施形態では、転送クロックＣＬＫと第１クロックＣＬＫ１との周波数が同じ場合を例に挙げて説明するが、第１クロックＣＬＫ１の周波数を転送クロックＣＬＫの周波数の２倍としてもよい。かかる場合には、図２（ｂ）に示す通り、クロック生成部１１に逓倍器１１ｂを設けた構成とし、逓倍器１１ｂで転送クロックＣＬＫを逓倍（２逓倍）することで第１クロックＣＬＫ１を生成し、入力される転送クロックＣＬＫをそのまま出力することで第２クロックＣＬＫ２とすれば良い。
【００１６】
送信部１２は、４つのＤフリップフロップ１３，１４，１５ａ，１５ｂを備える。Ｄフリップフロップ１３は、クロック生成部１１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともに送信すべきデータＤ１が入力端に入力され、第１クロックＣＬＫ１に同期してデータＤ１をデータＤ２として出力する。Ｄフリップフロップ１４は、第１クロックＣＬＫ１がクロック端に入力されるとともにクロック生成部１１で生成された第２クロックＣＬＫ２が入力端に入力されており、第１クロックＣＬＫ１に同期して第１クロックＣＬＫ１の１周期毎に交互にレベルが変化する選択信号ＳＬ１を出力する。つまり、Ｄフリップフロップ１４は、１ビットのバイナリカウンタということができる。
【００１７】
Ｄフリップフロップ１５ａ，１５ｂは、第１クロックＣＬＫ１がクロック端に入力されるとともに、Ｄフリップフロップ１３から出力されるデータＤ２が入力端に入力されており、第１クロックＣＬＫ１に同期して、入力端に入力されるデータＤ２をデータＤ１１，Ｄ１２としてそれぞれ出力する。ここで、Ｄフリップフロップ１５ａ，１５ｂはイネーブル信号入力端を備えており、Ｄフリップフロップ１５ａのイネーブル信号入力端のみ反転入力端とされている。これらのイネーブル信号入力端には、Ｄフリップフロップ１４から出力される選択信号ＳＬ１が入力される。
【００１８】
このため、選択信号ＳＬ１が「Ｈ（ハイ）」レベルのときにはＤフリップフロップ１５ａがディスエーブルになる一方でＤフリップフロップ１５ｂがイネーブルになり、選択信号ＳＬ１が「Ｌ（ロー）」レベルのときにはＤフリップフロップ１５ａがイネーブルになる一方でＤフリップフロップ１５ｂがディスエーブルになる。即ち、Ｄフリップフロップ１５ａは選択信号ＳＬ１に基づいて動作し、Ｄフリップフロップ１５ｂは選択信号ＳＬ１を反転した信号に基づいて動作する。ここで、選択信号ＳＬ１は第２クロックＣＬＫ２から生成された信号であるため、Ｄフリップフロップ１５ａ，１５ｂは、第２クロックＣＬＫ２の周期でデータＤ１１，Ｄ１２をそれぞれ出力する。
【００１９】
データ受信装置２０は、クロック生成部２１と受信部２２とを備えており、データ送信装置１０から転送クロックＣＬＫに同期して送信されてくるデータＤ１１，Ｄ１２を受信してデータＤ１を再生する。クロック生成部２１は、転送クロックＣＬＫを入力としており、この転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／２倍の第２クロックＣＬＫ２とを生成する。ここで、クロック生成部２１の内部構成は、データ送信装置１０が備えるクロック生成部１１の内部構成（図２参照）と同様の構成である。
【００２０】
受信部２２は、４つのＤフリップフロップ２３，２４ａ，２４ｂ，２６及びセレクタ２５を備える。Ｄフリップフロップ２３は、クロック生成部２１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともにクロック生成部２１で生成された第２クロックＣＬＫ２が入力端に入力されており、第１クロックＣＬＫ１に同期して第１クロックＣＬＫ１の１周期毎に交互にレベルが変化する選択信号ＳＬ２を出力する。つまり、Ｄフリップフロップ２３は、１ビットのバイナリカウンタということができる。
【００２１】
Ｄフリップフロップ２４ａ，２４ｂは、第１クロックＣＬＫ１がクロック端に入力されるとともに、データ送信装置１０から送信されてくるデータＤ１１，Ｄ１２が入力端にそれぞれ入力されており、第１クロックＣＬＫ１に同期して、入力端に入力されるデータＤ１１，Ｄ１２をそれぞれ出力する。ここで、Ｄフリップフロップ２４ａ，２４ｂは、データ送信装置１０の送信部１２に設けられたＤフリップフロップ１５ａ，１５ｂと同様に、イネーブル信号入力端を備えている。尚、Ｄフリップフロップ２４ａのイネーブル信号入力端のみ反転入力端とされている。これらのイネーブル信号入力端には、Ｄフリップフロップ２３から出力される選択信号ＳＬ２が入力される。
【００２２】
このため、選択信号ＳＬ２が「Ｈ」レベルのときにはＤフリップフロップ２４ａがディスエーブルになる一方でＤフリップフロップ２４ｂがイネーブルになり、選択信号ＳＬ２が「Ｌ」レベルのときにはＤフリップフロップ２４ａがイネーブルになる一方でＤフリップフロップ２４ｂがディスエーブルになる。即ち、Ｄフリップフロップ２４ａは選択信号ＳＬ２に基づいて動作し、Ｄフリップフロップ２４ｂは選択信号ＳＬ２を反転した信号に基づいて動作する。ここで、選択信号ＳＬ２は第２クロックＣＬＫ２から生成された信号であるため、Ｄフリップフロップ２４ａ，２４ｂは、第２クロックＣＬＫ２の周期でデータＤ３ａ，Ｄ３ｂをそれぞれ出力する。
【００２３】
セレクタ２５は、Ｄフリップフロップ２３から出力される選択信号ＳＬ２に応じて、Ｄフリップフロップ２４ａから出力されるデータＤ３ａ又はＤフリップフロップ２４ｂから出力されるデータＤ３ｂを択一的に選択する。具体的には、選択信号ＳＬ２が「Ｈ」レベルのときにはデータＤ３ｂを選択し、選択信号ＳＬ２が「Ｌ」レベルのときにはデータＤ３ａを選択する。Ｄフリップフロップ２６は、クロック生成部２１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともにセレクタ２５で選択されたデータが入力端に入力され、第１クロックＣＬＫ１に同期して入力されるデータをデータＤ１として出力する。
【００２４】
次に、上記構成におけるデータ転送装置１（データ送信装置１０及びデータ受信装置２０）の動作について説明する。図３は、本発明の第１実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置で生成される主な信号の波形を示すタイミングチャートである。転送クロックＣＬＫがデータ送信装置１０に入力されると、データ送信装置１０が備えるクロック生成部１１に入力され、転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／２倍の第２クロックＣＬＫ２とが生成される（図３中のＣＬＫ１，ＣＬＫ２参照）。ここで、転送クロックＣＬＫの周波数が２５０ＭＨｚの場合には、第１クロックＣＬＫ１の周波数は２５０ＭＨｚであり、第２クロックＣＬＫ２の周波数は１２５ＭＨｚである。クロック生成部１１で生成された第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、データ送信装置１０が備える送信部１２に入力される。
【００２５】
第１クロックＣＬＫ１が送信部１２に入力されると、送信部１２に設けられた４つのＤフリップフロップ１３，１４，１５ａ，１５ｂの全てが、第１クロックＣＬＫ１に同期して動作する。これにより、Ｄフリップフロップ１４からは第１クロックＣＬＫ１の１周期毎（第２クロックＣＬＫ２の半周期毎）に交互にレベルが変化する選択信号ＳＬ１が出力される（図３中のＳＬ１参照）。この選択信号ＳＬ１はＤフリップフロップ１５ａ，１５ｂに入力され、これにより選択信号ＳＬ１が「Ｈ」レベルのときにはＤフリップフロップ１５ａがディスエーブルになる一方でＤフリップフロップ１５ｂがイネーブルになり、選択信号ＳＬ１が「Ｌ」レベルのときにはＤフリップフロップ１５ａがイネーブルになる一方でＤフリップフロップ１５ｂがディスエーブルになる。以下、この動作が繰り返される。
【００２６】
いま、送信すべきデータＤ１が送信部１２に入力されると、第１クロックＣＬＫ１に同期して送信部１２に設けられたＤフリップフロップ１３からデータＤ２として出力される（図３中のＤ１，Ｄ２参照）。Ｄフリップフロップ１３から出力されたデータＤ２は、Ｄフリップフロップ１５ａ，１５ｂの入力端にそれぞれ入力されるが、上述した通り、Ｄフリップフロップ１５ａ，１５ｂは、第１クロックＣＬＫ１の１周期毎に交互にイネーブル・ディスエーブルとなる。このため、例えばＤフリップフロップ１５ａにはデータＤ２のうちの第１クロックＣＬＫ１の奇数番目の周期のデータのみが入力され、Ｄフリップフロップ１５ｂにはデータＤ２のうちの第１クロックＣＬＫ１の偶数番目の周期のデータのみが入力される。
【００２７】
ここで、Ｄフリップフロップ１５ａ，１５ｂは、第１クロックＣＬＫ１に同期して動作しているが、各々のイネーブル信号入力端には、第１クロックＣＬＫ１の１周期毎（第２クロックＣＬＫ２の半周期毎）に交互にレベルが変化する選択信号ＳＬ１が入力される。このため、Ｄフリップフロップ１５ａ，１５ｂからは、入力されたデータが第２クロックＣＬＫ２の１周期の間だけ維持される信号Ｄ１１，Ｄ１２が出力される（図３中のＤ１１，Ｄ１２参照）。このようにして、２ビットのデータＤ１１，Ｄ１２が第２クロックＣＬＫ２の周期で送信部１２から送信される。
【００２８】
他方、上記の転送クロックＣＬＫは、データ受信装置２０が備えるクロック生成部２１にも入力される。そして、データ受信装置２０内においても転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／２倍の第２クロックＣＬＫ２とが生成される。クロック生成部２１で生成された第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、データ受信装置２０が備える受信部２２に入力される。
【００２９】
第１クロックＣＬＫ１が受信部２２に入力されると、４つのＤフリップフロップ２３，２４ａ，２４ｂ，２６にそれぞれ入力され、これらは第１クロックＣＬＫ１に同期して動作する。これにより、Ｄフリップフロップ２３からは第１クロックＣＬＫ１の１周期毎（第２クロックＣＬＫ２の半周期毎）に交互にレベルが変化する選択信号ＳＬ２が出力される（図３中のＳＬ２参照）。
【００３０】
この選択信号ＳＬ２はＤフリップフロップ２４ａ，２４ｂに入力され、これにより選択信号ＳＬ２が「Ｈ」レベルのときにはＤフリップフロップ２４ａがディスエーブルになる一方でＤフリップフロップ２４ｂがイネーブルになり、選択信号ＳＬ２が「Ｌ」レベルのときにはＤフリップフロップ２４ａがイネーブルになる一方でＤフリップフロップ２４ｂがディスエーブルになる。また、Ｄフリップフロップ２３からの選択信号ＳＬ２はセレクタ２５にも入力され、選択信号ＳＬ２が「Ｈ」レベルのときにはＤフリップフロップ２４ｂから出力されるデータＤ３ｂが選択され、選択信号ＳＬ２が「Ｌ」レベルのときにはＤフリップフロップ２４ａから出力されるデータＤ３ａが選択される。以下、この動作が繰り返される。
【００３１】
いま、データ送信装置１０から送信されたデータＤ１１，Ｄ１２が受信部２２に入力されると、データＤ１１はＤフリップフロップ２４ａに入力されて第１クロックＣＬＫ１に同期してデータＤ３ａとして出力され、データＤ１２はＤフリップフロップ２４ｂに入力されて第１クロックＣＬＫ１に同期してデータＤ３ｂとして出力される（図３中のＤ３ａ，Ｄ３ｂ参照）。これらのデータＤ３ａ，Ｄ３ｂはセレクタ２５に入力され、Ｄフリップフロップ２３から出力される選択信号ＳＬ２に応じて択一的に選択される。つまり、選択信号ＳＬ２が「Ｈ」レベルのときにはデータＤ３ｂが選択され、選択信号ＳＬ２が「Ｌ」レベルのときにはデータＤ３ａが選択される（図３中のＳＬ２参照）。
【００３２】
セレクタ２５で選択されたデータはＤフリップフロップ２６に入力され、第１クロックＣＬＫ１に同期してデータＤ１として出力される。以上説明した処理がデータ受信装置２０で行われることにより、データ送信装置１０から送信されてくるデータＤ１１，Ｄ１２からデータＤ１が再生される。
【００３３】
以上の通り、本実施形態によるデータ送信装置１０は、送信部１２が４つのＤフリップフロップ１３，１４，１５ａ，１５ｂにより構成されており、従来のようにＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になるため、回路規模を縮小することができる。同様に、本実施形態によるデータ受信装置２０は、受信部２２が４つのＤフリップフロップ２３，２４ａ，２４ｂ，２６及びセレクタ２５により構成されており、従来のようにＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になるため、回路規模を縮小することができる。このように、データ送信装置１０及びデータ受信装置２０の何れも回路規模が縮小されるため、本実施形態のデータ転送装置１は全体的に回路規模を縮小することができる。また、以上の通り回路規模を縮小することができるため、データ送信装置１０、データ受信装置２０、及びデータ転送装置１のコストを低減することができるとともに、レイテンシ（遅延時間）を短縮することができる。
【００３４】
また、本実施形態によるデータ送信装置１０、データ受信装置２０、及びデータ転送装置１は、外部から入力される１つの転送クロックＣＬＫから第１クロックＣＬＫ１と第２クロックＣＬＫ２とを内部で生成することでメタステーブルの発生を防止している。このため、従来のように外部から入力される２つのクロックを用いる場合に必須となるタイミング調整部１１５，１２５が不要になり、これによっても回路規模を縮小することができる。
【００３５】
〔第２実施形態〕
図４は、本発明の第２実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。図４に示す通り、データ転送装置２は、データ送信装置３０とデータ受信装置４０とを備えており、３ビットのデータＤ２１〜Ｄ２３を、転送クロックＣＬＫに同期してデータ送信装置３０からデータ受信装置４０に転送する。
【００３６】
データ送信装置３０は、クロック生成部３１と送信部３２とを備えており、送信すべきデータＤ１から３ビットのデータＤ２１〜Ｄ２３を生成し、これらをデータ受信装置４０に送信する。クロック生成部３１は、転送クロックＣＬＫを入力としており、この転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１を生成する点が図１に示すクロック生成部１１と共通するが、第１クロックＣＬＫ１に対して周波数が１／３倍の第２クロックＣＬＫ３を生成する点がクロック生成部１１とは相違する。尚、クロック生成部３１は、例えば図２（ａ）に示すクロック生成部１１と同様に分周器を備えた構成であるが、３分周する分周器を備える点においてクロック生成部１１と異なる。
【００３７】
送信部３２は、Ｄフリップフロップ３３、３進カウンタ３４、判定部３５ａ〜３５ｃ、及びＤフリップフロップ３６ａ〜３６ｃを備える。Ｄフリップフロップ３３は、図１に示すＤフリップフロップ１３に相当する構成であり、クロック生成部３１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともに送信すべきデータＤ１が入力端に入力され、第１クロックＣＬＫ１に同期してデータＤ１をデータＤ６として出力する。
【００３８】
３進カウンタ３４は、図１に示すＤフリップフロップ１４に相当する構成であり、第１クロックＣＬＫ１がクロック端に入力されるとともにクロック生成部３１で生成された第２クロックＣＬＫ３が入力端に入力されている。この３進カウンタ３４は、第２クロックＣＬＫ３の立ち上がりでリセットされ、入力される第１クロックＣＬＫ１を３進法によりカウントし、そのカウント値ＣＮ１を出力する。尚、カウント値ＣＮ１は第１クロックＣＬＫ１が入力される度に、「０」，「１」，「２」，「０」，「１」，「２」，「０」，…と順に繰り返し変化する。
【００３９】
判定部３５ａ〜３５ｃは、３進カウンタ３４のカウント値ＣＮ１が予め設定された値に等しいか否かをそれぞれ判定し、等しいと判定した場合に「Ｈ」レベルの信号をＤフリップフロップ３６ａ〜３６ｃにそれぞれ出力する。具体的には、判定部３５ａはカウント値ＣＮ１が「０」の場合に「Ｈ」レベルの信号をＤフリップフロップ３６ａに出力し、判定部３５ｂはカウント値ＣＮ１が「１」の場合に「Ｈ」レベルの信号をＤフリップフロップ３６ｂに出力し、判定部３５ｃはカウント値ＣＮ１が「２」の場合に「Ｈ」レベルの信号をＤフリップフロップ３６ｃに出力する。
【００４０】
Ｄフリップフロップ３６ａ〜３６ｃは、図１に示すＤフリップフロップ１５ａ，１５ｂに相当する構成であり、第１クロックＣＬＫ１がクロック端に入力されるとともに、Ｄフリップフロップ３３から出力されるデータＤ６が入力端に入力されており、第１クロックＣＬＫ１に同期して、入力端に入力されるデータＤ６をデータＤ２１〜Ｄ２３としてそれぞれ出力する。ここで、Ｄフリップフロップ３６ａ〜３６ｃはイネーブル信号入力端を備えており、各々のイネーブル信号入力端には判定部３５ａ〜３５ｃから出力される信号がそれぞれ入力されている。従って、Ｄフリップフロップ３６ａ〜３６ｃは判定部３５ａ〜３５ｃから出力される信号に基づいてそれぞれイネーブル又はディスエーブルになる。
【００４１】
データ受信装置４０は、クロック生成部４１と受信部４２とを備えており、データ送信装置３０から転送クロックＣＬＫに同期して送信されてくるデータＤ２１〜Ｄ２３を受信してデータＤ１を再生する。クロック生成部４１は、転送クロックＣＬＫを入力としており、この転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／３倍の第２クロックＣＬＫ３とを生成する。尚、クロック生成部４１の内部構成は、データ送信装置３０が備えるクロック生成部３１の内部構成と同様の構成である。
【００４２】
受信部４２は、３進カウンタ４３、判定部４４ａ〜４４ｃ、Ｄフリップフロップ４５ａ〜４５ｃ、セレクタ４６、及びＤフリップフロップ４７を備える。３進カウンタ４３は、図１に示すＤフリップフロップ２３に相当する構成であり、クロック生成部４１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともにクロック生成部４１で生成された第２クロックＣＬＫ３が入力端に入力されている。この３進カウンタ４３は、入力される第２クロックＣＬＫ３の立ち上がりでリセットされ、入力される第１クロックＣＬＫ１を３進法によりカウントし、そのカウント値ＣＮ２を出力する。尚、カウント値ＣＮ２は第１クロックＣＬＫ１が入力される度に、「０」，「１」，「２」，「０」，「１」，「２」，「０」，…と順に繰り返し変化する。
【００４３】
判定部４４ａ〜４４ｃは、３進カウンタ４３のカウント値ＣＮ２が予め設定された値に等しいか否かをそれぞれ判定し、等しいと判定した場合に「Ｈ」レベルの信号をＤフリップフロップ４５ａ〜４５ｃにそれぞれ出力する。具体的には、判定部４４ａはカウント値ＣＮ２が「０」の場合に「Ｈ」レベルの信号をＤフリップフロップ４５ａに出力し、判定部４４ｂはカウント値ＣＮ２が「１」の場合に「Ｈ」レベルの信号をＤフリップフロップ４５ｂに出力し、判定部４４ｃはカウント値ＣＮ２が「２」の場合に「Ｈ」レベルの信号をＤフリップフロップ４５ｃに出力する。
【００４４】
Ｄフリップフロップ４５ａ〜４５ｃは、図１に示すＤフリップフロップ２４ａ，２４ｂに相当する構成であり、第１クロックＣＬＫ１がクロック端に入力されるとともに、データ送信装置３０から送信されてくるデータＤ２１〜Ｄ２３が入力端にそれぞれ入力されており、第１クロックＣＬＫ１に同期して、入力端に入力されるデータをデータＤ７ａ〜Ｄ７ｃとしてそれぞれ出力する。ここで、Ｄフリップフロップ４５ａ〜４５ｃはイネーブル信号入力端を備えており、各々のイネーブル信号入力端には判定部４４ａ〜４４ｃから出力される信号がそれぞれ入力されている。従って、Ｄフリップフロップ４５ａ〜４５ｃは判定部４４ａ〜４４ｃから出力される信号に基づいてそれぞれイネーブル又はディスエーブルになる。
【００４５】
セレクタ４６は、図１に示すセレクタ２５に相当する構成であり、３進カウンタ４３のカウント値ＣＮ２に応じて、Ｄフリップフロップ４５ａから出力されるデータＤ７ａ、Ｄフリップフロップ４５ｂから出力されるデータＤ７ｂ、又はＤフリップフロップ４５ｃから出力されるデータＤ７ｃを択一的に選択する。具体的には、カウント値ＣＮ２が「０」のときにはデータＤ７ａを選択し、カウント値ＣＮ２が「１」のときにはデータＤ７ｂを選択し、カウント値ＣＮ２が「２」のときにはデータＤ７ｃを選択する。Ｄフリップフロップ４７は、図１に示すＤフリップフロップ２６に相当する構成であり、クロック生成部４１で生成された第１クロックＣＬＫ１がクロック端に入力されるとともにセレクタ４６で選択されたデータが入力端に入力され、第１クロックＣＬＫ１に同期して入力されるデータをデータＤ１として出力する。
【００４６】
次に、上記構成におけるデータ転送装置２（データ送信装置３０及びデータ受信装置４０）の動作について説明する。図５は、本発明の第２実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置で生成される主な信号の波形を示すタイミングチャートである。転送クロックＣＬＫがデータ送信装置３０に入力されると、データ送信装置３０が備えるクロック生成部３１に入力され、転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／３倍の第２クロックＣＬＫ３とが生成される（図５中のＣＬＫ１，ＣＬＫ３参照）。クロック生成部３１で生成された第１クロックＣＬＫ１及び第２クロックＣＬＫ３は、データ送信装置３０が備える送信部３２に入力される。
【００４７】
第１クロックＣＬＫ１が送信部３２に入力されると、送信部３２に設けられたＤフリップフロップ３３、３進カウンタ３４、及びＤフリップフロップ３６ａ〜３６ｃが、第１クロックＣＬＫ１に同期して動作する。これにより、３進カウンタ３４からは、第１クロックＣＬＫ１が入力される度に値が「０」，「１」，「２」，「０」，「１」，「２」，「０」，…と順に繰り返し変化するカウント値ＣＮ１が出力される（図５中のＣＮ１参照）。このカウント値ＣＮ１は判定部３５ａ〜３５ｃに入力され、カウント値ＣＮ１が「０」の場合にはＤフリップフロップ３６ａに「Ｈ」レベルの信号が出力され、カウント値ＣＮ１が「１」の場合にはＤフリップフロップ３６ｂに「Ｈ」レベルの信号が出力され、カウント値ＣＮ１が「２」の場合にはＤフリップフロップ３６ｃに「Ｈ」レベルの信号が出力される。このように、Ｄフリップフロップ３６ａ〜３６ｃは、判定部３５ａ〜３５ｃから出力される信号に基づいてイネーブル又はディスエーブルになる。以下、この動作が繰り返される。
【００４８】
いま、送信すべきデータＤ１が送信部３２に入力されると、第１クロックＣＬＫ１に同期して送信部３２に設けられたＤフリップフロップ３３からデータＤ６として出力される（図５中のＤ１，Ｄ６参照）。Ｄフリップフロップ３３から出力されたデータＤ６は、Ｄフリップフロップ３６ａ〜３６ｃの入力端にそれぞれ入力されるが、上述した通り、Ｄフリップフロップ３６ａ〜３６ｃは、判定部３５ａ〜３５ｃから出力される信号に基づいてイネーブル・ディスエーブルとなる。そして、Ｄフリップフロップ３６ａ〜３６ｃからは、入力されたデータが第１クロックＣＬＫ１の３周期の間（第２クロックＣＬＫ３の１周期の間）だけ維持される信号Ｄ２１〜Ｄ２３がそれぞれ出力される（図５中のＤ２１〜Ｄ２３参照）。このようにして、３ビットのデータＤ２１〜Ｄ２３が第２クロックＣＬＫ３の周期で送信部３２から送信される。
【００４９】
他方、上記の転送クロックＣＬＫは、データ受信装置４０が備えるクロック生成部４１にも入力される。そして、データ受信装置４０内においても転送クロックＣＬＫと周波数が同じ第１クロックＣＬＫ１と、第１クロックＣＬＫ１に対して周波数が１／３倍の第２クロックＣＬＫ３とが生成される。クロック生成部４１で生成された第１クロックＣＬＫ１及び第２クロックＣＬＫ３は、データ受信装置４０が備える受信部４２に入力される。
【００５０】
第１クロックＣＬＫ１が受信部４２に入力されると、３進カウンタ４３、Ｄフリップフロップ４５ａ〜４５ｃ、及びＤフリップフロップ４７にそれぞれ入力され、これらは第１クロックＣＬＫ１に同期して動作する。これにより、３進カウンタ４３からは、第１クロックＣＬＫ１が入力される度に値が「０」，「１」，「２」，「０」，「１」，「２」，「０」，…と順に繰り返し変化するカウント値ＣＮ２が出力される（図５中のＣＮ２参照）。このカウント値ＣＮ２は判定部４４ａ〜４４ｃに入力され、カウント値ＣＮ２が「０」の場合にはＤフリップフロップ４５ａに「Ｈ」レベルの信号が出力され、カウント値ＣＮ２が「１」の場合にはＤフリップフロップ４５ｂに「Ｈ」レベルの信号が出力され、カウント値ＣＮ２が「２」の場合にはＤフリップフロップ４５ｃに「Ｈ」レベルの信号が出力される。このように、Ｄフリップフロップ４５ａ〜４５ｃは、判定部３５ａ〜３５ｃから出力される信号に基づいてイネーブル又はディスエーブルになる。以下、この動作が繰り返される。
【００５１】
いま、データ送信装置３０から送信されたデータＤ２１〜Ｄ２３が受信部４２に入力されると、データＤ２１はＤフリップフロップ４５ａに入力されて第１クロックＣＬＫ１に同期してデータＤ７ａとして出力され、データＤ２２はＤフリップフロップ４５ｂに入力されて第１クロックＣＬＫ１に同期してデータＤ７ｂとして出力され、データＤ２３はＤフリップフロップ４５ｃに入力されて第１クロックＣＬＫ１に同期してデータＤ７ｃとして出力される（図５中のＤ７ａ，Ｄ７ｂ，Ｄ７ｃ参照）。これらのデータＤ７ａ，Ｄ７ｂ，Ｄ７ｃはセレクタ４６に入力され、３進カウンタ４３から出力されるカウント値ＣＮ２に応じて択一的に選択される。つまり、カウント値ＣＮ２が「０」のときにはデータＤ７ａが選択され、カウント値ＣＮ２が「１」のときにはデータＤ７ｂが選択され、カウント値ＣＮ２が「２」のときにはデータＤ７ｃが選択される。
【００５２】
セレクタ４６で選択されたデータはＤフリップフロップ４７に入力され、第１クロックＣＬＫ１に同期してデータＤ１として出力される。以上説明した処理がデータ受信装置４０で行われることにより、データ送信装置３０から送信されてくるデータＤ２１〜Ｄ２３からデータＤ１が再生される。
【００５３】
以上の通り、本実施形態によるデータ送信装置３０は、送信部３２がＤフリップフロップ３３、３進カウンタ３４、判定部３５ａ〜３５ｃ、及びＤフリップフロップ３６ａ〜３６ｃにより構成されており、従来のようにＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になるため、回路規模を縮小することができる。同様に、本実施形態によるデータ受信装置４０は、受信部４２が３進カウンタ４３、判定部４４ａ〜４４ｃ、Ｄフリップフロップ４５ａ〜４５ｃ、セレクタ４６、及びＤフリップフロップ４７により構成されており、従来のようにＦＩＦＯメモリを使用する場合に必要であった書き込み制御部、読み出し制御部等が不要になるため、回路規模を縮小することができる。このように、データ送信装置３０及びデータ受信装置４０の何れも回路規模が縮小されるため、本実施形態のデータ転送装置２は全体的に回路規模を縮小することができる。また、以上の通り回路規模を縮小することができるため、データ送信装置３０、データ受信装置４０、及びデータ転送装置２のコストを低減することができるとともに、レイテンシ（遅延時間）を短縮することができる。
【００５４】
また、本実施形態によるデータ送信装置３０、データ受信装置４０、及びデータ転送装置２においても、外部から入力される１つの転送クロックＣＬＫから第１クロックＣＬＫ１と第２クロックＣＬＫ３とを内部で生成することでメタステーブルの発生を防止している。このため、従来のように外部から入力される２つのクロックを用いる場合に必須となるタイミング調整部１１５，１２５が不要になり、これによっても回路規模を縮小することができる。
【００５５】
尚、以上説明した第２実施形態では、データ幅が３ビットであるデータＤ２１〜Ｄ２３を転送する場合を例に挙げて説明したが、本発明はデータ幅が３ビット以外の場合であっても適用することができる。具体的には、データ幅がｎビットのデータの場合には、周波数が転送クロックの周波数に対して１／ｎ倍である第２クロック信号を生成するクロック生成部をデータ送信装置及びデータ受信装置に設けるとともに、送信部及び受信部の双方にｎ進法でカウントするｎ進カウンタを設け、ビット幅に応じた数の判定部とＤフリップフロップとを設ければよい。
【００５６】
以上、本発明の実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、転送クロックＣＬＫの周波数が２５０ＭＨｚである場合を例に挙げて説明したが、転送クロックはこれよりも低い周波数であっても高い周波数であっても本発明を適用することができる。
【００５７】
また、図２（ｂ）に示す例では、クロック生成部１１に逓倍器１１ｂを設け、逓倍器１１ｂで転送クロックＣＬＫを逓倍（２逓倍）することで第１クロックＣＬＫ１を生成し、入力される転送クロックＣＬＫをそのまま出力することで第２クロックＣＬＫ２としていた。しかしながら、本発明は、２逓倍に限定される訳ではなく、転送クロックＣＬＫに対する周波数がｋ倍（ｋは１以上の整数）の第１クロックＣＬＫ１を生成することが可能である。
【００５８】
また、送信側のデバイス（チップ）にデータ送信装置が設けられ、受信側のデバイス（チップ）にデータ送信装置が設けられる態様であっても、１つのデバイス（チップ）内にデータ送信装置及びデータ送信装置の双方が設けられる態様であっても、本発明を適用することができる。
【００５９】
本発明のデータ送信装置、データ受信装置、及びデータ転送装置は、メモリテスタやロジックテスタ等の半導体試験装置、ディジタルオシロスコープ等の波形観測装置、その他の種々の電子機器に適用することが可能である。具体的には、例えば本発明のデータ転送装置等を半導体試験装置内に設けることで、転送クロックを引き上げることなく高速なデータ転送が可能となり、試験に要する時間の短縮等を図ることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。
【図２】クロック生成部１１の内部構成例を示すブロック図である。
【図３】本発明の第１実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置で生成される主な信号の波形を示すタイミングチャートである。
【図４】本発明の第２実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置の要部構成を示すブロック図である。
【図５】本発明の第２実施形態によるデータ送信装置、データ受信装置、及びデータ転送装置で生成される主な信号の波形を示すタイミングチャートである。
【図６】従来のデータ転送装置の概略構成を示す図である。
【図７】送信部１１０ａの内部構成を示すブロック図である。
【図８】受信部１２０ａの内部構成を示すブロック図である。
【符号の説明】
【００６１】
１，２            データ転送装置
１０              データ送信装置
１１              クロック生成部
１４              Ｄフリップフロップ
１５ａ，１５ｂ    Ｄフリップフロップ
２０              データ受信装置
２１              クロック生成部
２３              Ｄフリップフロップ
２４ａ，２４ｂ    Ｄフリップフロップ
２５              セレクタ
３０              データ送信装置
３１              クロック生成部
３４              ３進カウンタ
３６ａ〜３６ｃ    Ｄフリップフロップ
４０              データ受信装置
４１              クロック生成部
４３              ３進カウンタ
４５ａ〜４５ｃ    Ｄフリップフロップ
４６              セレクタ
ＣＬＫ            転送クロック
ＣＬＫ１          第１クロック
ＣＬＫ２          第２クロック
ＣＬＫ３          第２クロック
Ｄ１              データ
Ｄ１１，Ｄ１２    データ
Ｄ２１〜Ｄ２３    データ
ＳＬ１，ＳＬ２    選択信号
【図１】
0005056262.tif 000002
【図２】
0005056262.tif 000003
【図３】
0005056262.tif 000004
【図４】
0005056262.tif 000005
【図５】
0005056262.tif 000006
【図６】
0005056262.tif 000007
【図７】
0005056262.tif 000008
【図８】
0005056262.tif 000009