(57)【特許請求の範囲】
【請求項１】
複数のソース信号線を駆動するソース信号線駆動回路と、複数のゲート信号線を駆動するゲート信号線駆動回路と、前記複数のソース信号線と前記複数のゲート信号線とが交差する各領域に設けられた複数の画素電極と、前記複数の画素電極をそれぞれ駆動するための複数のスイッチング素子と、を有するアクティブマトリクス型表示装置であって、
前記ソース信号線駆動回路は、複数のＤ／Ａ変換回路と、複数のソース線選択回路と、
を有し、
前記複数のＤ／Ａ変換回路はデジタル映像信号をアナログ映像信号に変換する機能を有し、
前記複数のＤ／Ａ変換回路は、階調電源線と電気的に接続され、
前記階調電源線は、ＲＧＢに対応した電源電圧を出力するため、基準の電圧の最大値と、基準の電圧の最小値とを供給する機能を有し、前記基準の電圧の最大値は、前記ＲＧＢに対応して異なり、
前記複数のＤ／Ａ変換回路はそれぞれ前記複数のソース線選択回路のいずれか一を介して、前記ＲＧＢに対応した３の倍数本の前記ソース信号線に電気的に接続され、
前記デジタル映像信号が前記複数のＤ／Ａ変換回路に入力するタイミングに同期して、前記複数のソース線選択回路がそれぞれ前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記複数のＤ／Ａ変換回路から出力される前記アナログ映像信号が書き込まれ、
第１、第２および第３の期間に分割された１ゲート線選択期間を有し、
前記第１の期間には、前記ＲＧＢのうち第１の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第１の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させ、
前記第２の期間には、前記ＲＧＢのうち第２の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第２の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させ、
前記第３の期間には、前記ＲＧＢのうち第３の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第３の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
複数のソース信号線を駆動するソース信号線駆動回路と、複数のゲート信号線を駆動するゲート信号線駆動回路と、前記複数のソース信号線と前記複数のゲート信号線とが交差する各領域に設けられた複数の画素電極と、前記複数の画素電極をそれぞれ駆動するための複数のスイッチング素子と、を有するアクティブマトリクス型表示装置であって、
前記ソース信号線駆動回路は、複数のＤ／Ａ変換回路と、複数のソース線選択回路と、
を有し、
前記複数のＤ／Ａ変換回路はデジタル映像信号をアナログ映像信号に変換する機能を有し、
前記複数のＤ／Ａ変換回路は、階調電源線と電気的に接続され、
前記階調電源線は、ＲＧＢに対応した電源電圧を出力するため、基準の電圧の最大値と、基準の電圧の最小値とを供給する機能を有し、前記基準の電圧の最大値は、前記ＲＧＢに対応して異なり、
前記複数のＤ／Ａ変換回路はそれぞれ前記複数のソース線選択回路のいずれか一を介して、前記ＲＧＢに対応した３の倍数本の前記ソース信号線に電気的に接続され、
前記デジタル映像信号が前記複数のＤ／Ａ変換回路に入力するタイミングに同期して、前記複数のソース線選択回路がそれぞれ前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記複数のＤ／Ａ変換回路から出力される前記アナログ映像信号が書き込まれ、
第１、第２および第３の期間に分割された１ゲート線選択期間を有し、
前記第１の期間には、前記ＲＧＢのうち第１の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第１の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させ、
前記第２の期間には、前記ＲＧＢのうち第２の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第２の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させ、
前記第３の期間には、前記ＲＧＢのうち第３の色に対応する前記電源電圧が前記階調電源線に印加され、同時に前記ソース線選択回路はそれぞれ前記第３の色に対応する１本或いは複数本の前記ソース信号線を選択し前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続させ、
前記ソース信号線駆動回路は、前記複数のＤ／Ａ変換回路とそれぞれ電気的に接続された複数のＰ／Ｓ変換回路を有し、
前記複数のＰ／Ｓ変換回路はそれぞれ前記第１の期間には、前記第１の色に対応するソース信号線に対する映像信号を出力し、
前記第２の期間には、前記第２の色に対応するソース信号線に対する映像信号を出力し、
前記第３の期間には、前記第３の色に対応するソース信号線に対する映像信号を出力することを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１又は請求項２において、
前記ソース信号線駆動回路は、前記複数のＤ／Ａ変換回路とそれぞれ電気的に接続された複数のＰ／Ｓ変換回路を有し、
前記複数のＰ／Ｓ変換回路へ入力される選択信号によって、前記複数のソース線選択回路が制御されることを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項３において、
前記複数のソース線選択回路には、前記選択信号と、前記選択信号の反転信号が入力されることを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記１ゲート線選択期間に、前記複数のソース線選択回路はそれぞれ全ての前記ソース信号線を順に選択して前記複数のＤ／Ａ変換回路のいずれか一と電気的に接続され、
前記複数のＤ／Ａ変換回路に電気的に接続されるソース信号線は、前記ＲＧＢについて同色に対応しており、
前記階調電源線には、前記同色に対応したソース信号線に対応する色を表示するための前記電源電圧が印加されることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
請求項５において、
前記複数のＤ／Ａ変換回路はそれぞれ前記複数のソース線選択回路のいずれか一を介して、６以上で３の倍数本の前記ソース信号線に電気的に接続され、
前記１ゲート線選択期間における前記複数のＤ／Ａ変換回路ではそれぞれ前記ＲＧＢについて同色に対応した前記ソース信号線が連続して選択されていることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、マトリクス状に配置されたスイッチング素子と画素により映像などの情報の表示をおこなうカラー画像表示装置（アクティブマトリクス型カラー画像表示装置）、特にデジタル方式の駆動方法およびそれを用いた画像表示装置、電子機器に関する。
【０００３】
【従来の技術】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型画像表示装置の需要が高まってきたことによる。
【０００４】
アクティブマトリクス型画像表示装置には、表示素子に液晶を用いるアクティブマトリクス型液晶表示装置やエレクトロルミネッセンス（ＥＬ）素子を用いるＥＬ表示装置などがある。以下では、アクティブマトリクス型画像表示装置の代表的な例として、アクティブマトリクス型液晶表示装置を例にとって説明する。
【０００５】
アクティブマトリクス型液晶表示装置は、図３０に示すように、ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０３とを有している。ソース信号線駆動回路１０１は、クロック信号等のタイミング信号に同期して、入力された映像信号をサンプリングし各ソース信号線１０４にデータを書き込む。ゲート信号線駆動回路１０２は、クロック信号等のタイミングに同期して、ゲート信号線１０５を順次選択し、画素アレイ部１０３の各画素内にあるスイッチング素子であるＴＦＴ（画素ＴＦＴ）１０６のオン・オフを制御するようになっている。これにより、各ソース信号線１０４に書き込まれたデータが順次各画素に書き込まれることになる。
【０００６】
ソース信号線駆動回路の駆動方式としては、アナログ方式とデジタル方式があるが、高精細・高速駆動が可能なデジタル方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００７】
従来のデジタル方式のソース信号線駆動回路を図３１に示す。図３１において、２０１はシフトレジスタ部を示し、フリップフロップ回路などを含むシフトレジスタ基本回路２０２から構成される。シフトレジスタ部２０１へスタートパルスＳＰが入力されるとクロック信号ＣＬＫに同期してサンプリングパルスが順次ラッチ１回路２０３（ＬＡＴ１）へ送出される。
【０００８】
ラッチ１回路２０３（ＬＡＴ１）では、シフトレジスタ部からのサンプリングパルスに同期して、データバスライン（ＤＡＴＡ―Ｒ、ＤＡＴＡ―Ｇ、ＤＡＴＡ―Ｂ）から供給されるｎビット（ｎは自然数）のデジタル映像信号を順次記憶する。
【０００９】
一水平画素分の信号がＬＡＴ１部へ書き込まれた後、各ラッチ１回路２０３（ＬＡＴ１）に保持されているデジタル映像信号は、ラッチ信号バスライン（ＬＰ）から供給されるラッチパルスに同期してラッチ２回路２０４（ＬＡＴ２）に一斉に転送される。
【００１０】
デジタル映像信号がラッチ２回路２０４（ＬＡＴ２）に保持されると、再びスタートパルス（ＳＰ）が入力され、次行の画素分のデジタル映像信号がＬＡＴ１部へ新たに書き込まれる。この間、ＬＡＴ２部へは、前行の画素分のデジタル映像信号が記憶されておりデジタル／アナログ信号変換回路（以降、Ｄ／Ａ変換回路と記す）２０５（Ｄ／Ａ）によって、デジタル映像信号に対応したアナログ映像信号が各ソース信号線に書き込まれる。図３１において、Ｖｒｅｆ-Ｒ、Ｖｒｅｆ-Ｇ、Ｖｒｅｆ-Ｂは、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＤ／Ａ変換回路２０５に接続される階調電源線を示す。また、ＳＬ１、ＳＬ２、・・・等は番号付けしたソース信号線を、ＳＬ１等の下に記したＲ、Ｇ、Ｂはそれぞれ赤、緑、青を示し、単板でカラー表示可能な表示装置を想定している。
【００１１】
図３１に示した各Ｄ／Ａ変換回路２０５はそれぞれ１本のソース信号線と接続され、その１本のソース信号線にアナログ映像信号を書き込む。しかし、高解像度、高精細の液晶表示装置を作成する場合、大きな面積を占めるＤ／Ａ変換回路をソース信号線と同数作ることは近年望まれている液晶表示装置の小型化の妨げとなっており、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法が特開平１１−１６７３７３で提案されている。
【００１２】
１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の構成例を図３２に示す。図３１と比較して判るように図３２にはパラレル／シリアル変換回路３０１（Ｐ／Ｓ変換回路）、ソース線選択回路３０２とそれらに入力される選択信号（ＳＳ）が新たに追加されている。このような回路が追加されるにもかかわらず、４本のソース信号線に１つのＤ／Ａ変換回路で信号の書き込みができれば、必要なＤ／Ａ変換回路数が１／４で済む効果は大きく、ソース信号線駆動回路の占有面積を小さくすることが可能となる。
【００１３】
【発明が解決しようとする課題】
図３１においては、ＲＧＢ用に独立な３系統の階調電源線がソース信号線駆動回路に供給されている。しかし、図３２に示したソース信号線駆動回路には、図３１と異なり１系統の階調電源線のみが供給されている。一般に、階調電源線の電源電圧が与えられれば、Ｄ／Ａ変換回路の出力電圧範囲は一意に決まる。従って、１系統の階調電源線が供給されている図３２のソース信号線駆動回路は、各ソース信号線に書き込まれる電圧範囲はＲＧＢの区別なく同じになる。
【００１４】
さて、液晶表示装置の輝度比の液晶印加電圧依存性は、ＲＧＢ各色で全く同じというわけではなく、図３３に示す例のように色によって異なる。この例では、輝度比が極小値をとる電圧値がＲＧＢそれぞれに対してＶＲ、（＜）ＶＧ、（＜）ＶＢと異なる。従って、液晶に電圧を印加していったときに階調表現の単調性が失われないためには、液晶に印加できる最大電圧はＲＧＢそれぞれに対してＶＲ、ＶＧ、ＶＢとなる。しかし、図３２のような１系統の階調電源線しか供給されない場合、前述のように液晶に印加できる電圧範囲はＲＧＢの区別なく一様になるので、図３３の輝度比―電圧特性を持った液晶に対しては、印加できる最大電圧がＶＲとなる。この時、ＧやＢが十分に暗の状態にならず、コントラストが低くなるばかりか、正確な色彩の表現性に乏しくなってしまう問題が生じる。
【００１５】
以上の理由から、図３１に示したように階調電源線もＲＧＢ独立に３系統供給するなどして、液晶の印加電圧をＲＧＢ独立に制御できるようにすることが望ましい。
【００１６】
しかし、上記の３系統の階調電源線を供給する方法で、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合では、階調電源線の本数が増加するばかりか、それら階調電源線の１つとＤ／Ａ変換回路との接続切り替えをおこなうスイッチが必要になる。これらは、外部入力ピン数の増加や、階調電源線を配線する領域や上記の追加するスイッチ等による駆動回路の占有面積の増加など新たな問題を生じさせる。これでは、１つのＤ／Ａ変換回路で複数のソース信号線を駆動し、駆動回路の占有面積を減少させるメリットがなくなってしまう。
【００１７】
そこで本発明は、これらの問題を解決する駆動方法を提供するものである。
【００１８】
【課題を解決するための手段】
ソース信号線駆動回路に供給される階調電源線は１系統のみとし、各Ｄ／Ａ変換回路はＲＧＢに対応した３本のソース信号線を単位としてその倍数本のソース信号線に対しアナログ映像信号を書き込む。また、１水平書き込み期間内に階調電源線の電源電圧も変化させる。各ソース線選択回路がＲＧＢ各色に対応したソース信号線を選択する期間を同期させ、階調電源線に印加する電源電圧は、Ｒのソース信号線が選択されている期間にはＲに対応した電源電圧を、Ｇのソース信号線が選択されている期間にはＧに対応した電源電圧を、Ｂのソース信号線が選択されている期間にはＢに対応した電源電圧をそれぞれ印加する。
【００１９】
こうすることで、外部入力ピン数の増加や、駆動回路の占有面積の増加を招くことなく画素電極の電圧をＲＧＢ独立に制御することを可能にする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について，図面を参照しながら説明する。
【００２１】
［実施形態］
本実施形態では、１系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路がそれぞれＲＧＢに対応する３本のソース信号線を駆動する方法について説明する。
【００２２】
また、本実施形態では、ＲＧＢ各色それぞれ（ｎ＋１）ビット（ｎは自然数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００２３】
図１には本実施形態の概略回路図が示されている。図１では、デジタル映像信号を順次サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプリングパルスによりデジタル映像信号をラッチするラッチ１回路部、そして、ラッチパルスの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチするラッチ２回路部は図示せず省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０［３ｋ＋１］〜Ｄｎ［３ｋ＋１］、Ｄ０［３ｋ＋２］〜Ｄｎ［３ｋ＋２］、Ｄ０［３ｋ＋３］〜Ｄｎ［３ｋ＋３］（kは０以上の整数））をビット信号毎にまとめシリアルデータに変換する。ここで、Ｄ０［３ｋ＋１］は第（３ｋ＋１）ソース信号線に対する最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ［３ｋ＋１］は同じく第（３ｋ＋１）ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を示す。以降、表記Ｄｌ［ｓ］は第ｓソース信号線に対する第（ｌ＋１）ビットのデジタル映像信号を示すものとする。また、第（３ｋ＋１）ソース信号線はＲを、第（３ｋ＋２）ソース信号線はＧを、第（３ｋ＋３）ソース信号線はＢをそれぞれ表示するためのソース信号線とする。
【００２４】
ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第（３ｋ＋１）番目のソース信号線（Ｒを担当するソース信号線）が、ｓｗ２がオンすると第（３ｋ＋２）番目のソース信号線（Ｇを担当するソース信号線）が、ｓｗ３がオンすると第（３ｋ＋３）番目のソース信号線（Ｂを担当するソース信号線）がそれぞれ各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。
【００２５】
図１の駆動回路に対する信号動作タイミングを図２に示す。１ゲート線選択期間を３つに分割し、第１番目の期間に選択信号ＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間に選択信号ＳＳ２をＨｉレベルにしｓｗ２をオンし、第３番目の期間に選択信号ＳＳ３をＨｉレベルにしｓｗ３をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の出力信号（ＰＳ０［ｋ］〜ＰＳｎ［ｋ］）は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、１ゲート線選択期間を３分割した、その第１番目の期間には第（３ｋ＋１）ソース信号線に対するデジタル映像信号を出力し、第２番目の期間には第（３ｋ＋２）ソース信号線に対するデジタル映像信号を出力し、第３番目の期間には第（３ｋ＋３）ソース信号線に対するデジタル映像信号を出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図２のＰＳ０［１］〜ＰＳｎ［１］、ＰＳ０［２］〜ＰＳｎ［２］に示した。ここでは、ＰＳｌ［ｋ］は第ｋ段目のＰ／Ｓ変換回路の第（ｌ＋１）ビット目の出力信号を示す。従って、ＰＳｌ［ｋ］は、Ｄｌ［３ｋ−２］、Ｄｌ［３ｋ−１］、Ｄｌ［３ｋ］のデジタル映像信号から構成される。また、図２において、Ｄｌ[ｓ、ｇ]は第ｓ列第ｇ行の画素に対する第（ｌ＋１）ビット目のデジタル映像信号を示し、表記Ｄｌ[ｓ]にあらわにゲート信号線の情報を付加したものである。
【００２６】
つぎに、階調電源線Ｖｒｅｆへの電源電圧の入力方法を図２のＶｒｅｆに示す。図中、Ｖｒｅｆ-Ｒ、Ｖｒｅｆ-Ｇ、Ｖｒｅｆ-Ｂは、それぞれＲ、Ｇ、Ｂの各色に対応した階調電源線の電源電圧を印加することを示す。１ゲート線選択期間を３つに分割した第１番目の期間には、ソース線選択回路により第（３ｋ＋１）番目のソース信号線（Ｒを担当するソース信号線）が選択されているので、Ｒを表示するための電源電圧が階調電源線に印加される。同様に、１ゲート線選択期間を３つに分割した第２、第３番目の期間にはそれぞれＧ、Ｂを表示するための電源電圧がそれぞれ階調電源線に印加される。
【００２７】
以上、本実施形態により、1つのＤ／Ａ変換回路でＲＧＢの３本のソース信号線を駆動する形態において、１系統のみの階調電源線がソース信号線駆動回路に供給された場合であっても、画素電極の電圧をＲＧＢ独立に制御することが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路でＲＧＢの３本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、３本、６本、・・・といった３の倍数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。また、ソース線選択回路がソース信号線を選択する順序は、本実施形態のようにＲ、Ｇ、Ｂの順に限定されるものではなく、他の順序でもよい。さらに、本実施形態では、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）を用いたが、本発明はこの有無に限定されない。すなわち、本発明はＤ／Ａ変換回路に１ゲート線選択期間、複数のソース信号線に対するデジタル映像信号をシリアル入力するいかなる方法に対しても適用され得る。
【００２８】
【実施例】
ここで、本発明の実施例について、図面を参照しながら説明する。ただし、本発明は、以下の実施例に限定されるわけではない。
【００２９】
［実施例１］
本実施例では、アクティブマトリクス型画像表示装置に本発明を適用した例を示す。アクティブマトリクス型画像表示装置は、従来例で示したようにソース信号線駆動回路、ゲート信号線駆動回路、マトリクス状に配置された画素アレイ部とから構成されている。ゲート信号線駆動回路と画素アレイ部の動作は従来例と同じなので、本実施例ではソース信号線駆動回路について説明する。また、図３に示すように、本実施例では、ＲＧＢ各色に対するデジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路でＲＧＢの３本のソース信号線を駆動する場合を例に説明する。
【００３０】
シフトレジスタ部は、フリップフロップ回路（ＦＦ）、ＮＡＮＤ回路、およびインバータ回路を有し、クロック信号（ＣＬＫ）、前記クロック信号の反転クロック信号（ＣＬＫｂ）およびスタートパルス（ＳＰ）が入力される。図４（Ａ）に示すように、フリップフロップ回路（ＦＦ）はクロックドインバータ回路、インバータ回路で構成されている。
【００３１】
スタートパルス（ＳＰ）が入力されると、クロック信号（ＣＬＫ、ＣＬＫｂ）に同期してサンプリングパルスが順次シフトしていく。
【００３２】
記憶回路であるラッチ１部とラッチ２部は、基本ラッチ回路（ＬＡＴ）から構成されている。基本ラッチ回路を図４（Ｂ）に示す。基本ラッチ回路（ＬＡＴ）はクロックドインバータ回路とインバータ回路で構成されている。ラッチ１部へはＲ、Ｇ、Ｂ、各３ビットのデジタル映像信号（ＤＲ０、ＤＲ１、ＤＲ２、ＤＧ０、ＤＧ１、ＤＧ２、ＤＢ０、ＤＢ１、ＤＢ２）が入力され、シフトレジスタ部からのサンプリングパルスによって、デジタル映像信号をラッチする。ラッチ２部は、水平帰線期間に入力されるラッチパルス（ＬＰ）によって、ラッチ１部に保持されていたデジタル映像信号を一斉にラッチすると同時に下流の回路に情報を伝達する。この時、ラッチ２部には１水平書き込み期間データが保持される。
【００３３】
なお、図４（Ａ）および（Ｂ）において、各クロックドインバータ回路のＰチャネル型トランジスタへのクロック入力端子の接続が省略されているが、実際はＮチャネル型トランジスタへのクロック入力端子に入力されている制御信号の反転信号が入力される。また、本実施例ではフリップフロップ回路（ＦＦ）と基本ラッチ回路（ＬＡＴ）は同じ回路構成をしているが、異なる回路構成であってもよい。
【００３４】
パラレル／シリアル変換回路（図３ではＰ／Ｓ変換回路Ａとした）へは、３（ビット数）×３（ＲＧＢで３本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号（ＳＳ１〜ＳＳ３）が入力される。図５（Ａ）に示すように、Ｐ／Ｓ変換回路ＡはＮＡＮＤ回路から構成されている。
【００３５】
図７に、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ａに注目した信号動作タイミングを示す。１ゲート線選択期間を３つに分割し、第１番目の期間に選択信号（ＳＳ１）をＨｉレベルにし、第１ソース信号線（ＳＬ１）に対するデジタル映像信号をＤ／Ａ変換回路に出力する。第２番目の期間は、選択信号（ＳＳ２）をＨｉレベルにし、第２ソース信号線（ＳＬ２）に対するデジタル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、選択信号（ＳＳ３）をＨｉレベルにし、第３ソース信号線（ＳＬ３）に対するデジタル映像信号をＤ／Ａ変換回路に出力する。この様子を、図７のＰＳ０[１]〜ＰＳ２［１］に示した。ここで、ＰＳｌ［１］は、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ａの第（ｌ＋１）ビット目の出力データである。また、前述したようにＤｌ[ｓ、ｇ]は第ｓ列第ｇ行の画素に対する第（ｌ＋１）ビット目のデジタル映像信号を示している。ここで、ＲＧＢで区別したＤＲｌ、ＤＧｌ、ＤＢｌ（ｌ＝０〜２）やＤｌ[ｓ] （ｌ＝０〜２）には以下の関係がある。
ＤＲｌ[ｓ]＝Ｄｌ[３ｓ−２]    （ｌ＝０〜２）
ＤＧｌ[ｓ]＝Ｄｌ[３ｓ−１]    （ｌ＝０〜２）
ＤＢｌ[ｓ]＝Ｄｌ[３ｓ]        （ｌ＝０〜２）
また、ＤＲｌ[ｓ]などの表記にゲート信号線の情報を付加したものをＤＲｌ[ｓ、ｇ]などと表記する。
【００３６】
上記と同様な動作は他のソース信号線（ＳＬ４〜ＳＬ６、ＳＬ７〜ＳＬ９、・・・）に関わるＰ／Ｓ変換回路Ａでも並行しておこなわれる。
【００３７】
Ｄ／Ａ変換回路の回路構成例を図６に示す。図６は抵抗ストリング型のＤ／Ａ変換回路であり、ある電圧範囲の出力を得るためには２本の階調電源線を供給する必要がある。図６では、これらをＶｒｅｆ−Ｌ、Ｖｒｅｆ−Ｈと示した。これらの階調電源電圧を抵抗で分圧し、３ビットのデジタル映像信号に対応した電圧値を出力する。
【００３８】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを介して適切なソース信号線に接続される。ソース線選択回路Ａの回路構成例を図５（Ｂ）に示す。ソース線選択回路Ａは３つのトランスミッションゲート（スイッチ）からなり、各ゲートへ選択信号（ＳＳ１〜ＳＳ３）とそれらの反転信号が入力される。図７の信号動作タイミングに従えば、１ゲート線選択期間を３つに分割した、第１番目の期間にはスイッチｓｗ１をオンしＲの第１ソース信号線（ＳＬ１）へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンしＧの第２ソース信号線（ＳＬ２）へＤ／Ａ変換回路の出力を書きこむ。最後の、第３番目の期間にはスイッチｓｗ３をオンしＢの第３ソース信号線（ＳＬ３）へＤ／Ａ変換回路の出力を書きこむ。
【００３９】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きにより順次各画素に書き込まれることになる。
【００４０】
本実施例では、２本の階調電源線Ｖｒｅｆ−Ｌ、Ｖｒｅｆ−Ｈのうち、Ｖｒｅｆ−ＬはＲＧＢ各色について同一電圧としてＶ０とし、Ｖｒｅｆ−ＨはＲＧＢについてそれぞれＶＲ、ＶＧ、ＶＢとした。１ゲート線選択期間に階調電源線の電源電圧を変化させる様子は図７に示されている。Ｒのソース信号線がソース線選択回路に選択されている期間は、Ｒに対応する電源電圧が印加され、Ｇのソース信号線がソース線選択回路に選択されている期間は、Ｇに対応する電源電圧が印加され、Ｂのソース信号線がソース線選択回路に選択されている期間は、Ｂに対応する電源電圧が印加される。
【００４１】
以上の駆動方法により、１つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合、ソース信号線駆動回路に供給される階調電源線が１系統のみであっても、画素に印加する電圧をＲＧＢ独立に制御することができる。
【００４２】
なお、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。また、本実施例では階調電源線Ｖｒｅｆ−Ｌの電源電圧はＲＧＢに対して同一としたが、異なっていてもよい。
【００４３】
［実施例２］
本実施例でも、実施例１と同様にアクティブマトリクス型画像表示装置に本発明を適用した例を示すが、実施例１と異なり１つのＤ／Ａ変換回路で６本（ＲＧＢ×２）のソース信号線を駆動する例を説明する。本実施例でも主にソース信号線駆動回路について説明する。シフトレジスタ部、ラッチ１部、ラッチ２部については実施例１と同じとし、以下ではそれらの説明を省略する。本実施例におけるラッチ２回路より下流の回路構成例を図８に示す。また、本実施例でも、ＲＧＢ各色に対するデジタル映像信号は３ビットとする。
【００４４】
パラレル／シリアル変換回路（図８ではＰ／Ｓ変換回路Ｂとした）へは、３（ビット数）×６（ＲＧＢ×２で６本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号（ＳＳ１〜ＳＳ６）が入力される。図９（Ａ）に示すように、Ｐ／Ｓ変換回路ＢはＮＡＮＤ回路から構成されている。
【００４５】
図１０に、第１〜第６ソース信号線（ＳＬ１〜ＳＬ６）に関わるＰ／Ｓ変換回路Ｂに注目した信号動作タイミングを示す。１ゲート線選択期間を６つに分割した、それぞれの期間毎に６つの選択信号ＳＳ１、ＳＳ４、ＳＳ２、ＳＳ５、ＳＳ３、ＳＳ６がこの順序でＨｉレベルになるように入力される。こうしてＰ／Ｓ変換回路Ｂは、ソース信号線ＳＬ１（Ｒ）、ＳＬ４（Ｒ）、ＳＬ２（Ｇ）、ＳＬ５（Ｇ）、ＳＬ３（Ｂ）、ＳＬ６（Ｂ）に対応するデジタル映像信号をこの順序でＤ／Ａ変換回路に出力する。この様子を、図１０のＰＳ０[１]〜ＰＳ２［１］に示した。ここで、ＰＳｌ［１］は、第１〜第６ソース信号線（ＳＬ１〜ＳＬ６）に関わるＰ／Ｓ変換回路Ｂの第（ｌ＋１）ビット目の出力データである。また、前述したようにＤｌ[ｓ、ｇ]は第ｓ列第ｇ行の画素に対する第（ｌ＋１）ビット目のデジタル映像信号を示している。ここで、ＲＧＢで区別したＤＲｌ、ＤＧｌ、ＤＢｌ（ｌ＝０〜２）やＤｌ[ｓ] （ｌ＝０〜２）にも以下の関係が成立する。
ＤＲｌ[ｓ]＝Ｄｌ[３ｓ−２]    （ｌ＝０〜２）
ＤＧｌ[ｓ]＝Ｄｌ[３ｓ−１]    （ｌ＝０〜２）
ＤＢｌ[ｓ]＝Ｄｌ[３ｓ]        （ｌ＝０〜２）
また、ＤＲｌ[ｓ]などの表記にゲート信号線の情報を付加したものをＤＲｌ[ｓ、ｇ]などと表記する。
【００４６】
上記と同様な動作は他のソース信号線（ＳＬ７〜ＳＬ１２、ＳＬ１３〜ＳＬ１８、・・・）に関わるＰ／Ｓ変換回路Ｂでも並行しておこなわれる。
【００４７】
Ｄ／Ａ変換回路は実施例１と同じで図６に示されるものとする。
【００４８】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｂを介して適切なソース信号線に接続される。ソース線選択回路Ｂの回路構成例を図９（Ｂ）に示す。ソース線選択回路Ｂは６つのトランスミッションゲート（スイッチ）からなり、各ゲートへ選択信号（ＳＳ１〜ＳＳ６）とそれらの反転信号が入力される。図１０の信号動作タイミングに従えば、１ゲート線選択期間を６つに分割した、その各期間に６つの選択信号ＳＳ１、ＳＳ４、ＳＳ２、ＳＳ５、ＳＳ３、ＳＳ６がこの順序でＨｉレベルになる。これにより、ソース線選択回路Ｂ内のスイッチはｓｗ１、ｓｗ４、ｓｗ２、ｓｗ５、ｓｗ３、ｓｗ６の順にオンし、ソース信号線ＳＬ１（Ｒ）、ＳＬ４（Ｒ）、ＳＬ２（Ｇ）、ＳＬ５（Ｇ）、ＳＬ３（Ｂ）、ＳＬ６（Ｂ）をこの順序でＤ／Ａ変換回路と接続し各ソース信号線への書き込みをおこなう。
【００４９】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きにより順次各画素に書き込まれることになる。
【００５０】
本実施例でも、２本の階調電源線Ｖｒｅｆ−Ｌ、Ｖｒｅｆ−Ｈのうち、Ｖｒｅｆ−ＬはＲＧＢ各色について同一電圧Ｖ０とし、Ｖｒｅｆ−ＨはＲＧＢについてそれぞれＶＲ、ＶＧ、ＶＢとした。１ゲート線選択期間に階調電源線の電源電圧を変化させる様子は図１０に示されている。Ｒのソース信号線がソース線選択回路に選択されている期間は、Ｒに対応する電源電圧が印加され、Ｇのソース信号線がソース線選択回路に選択されている期間は、Ｇに対応する電源電圧が印加され、Ｂのソース信号線がソース線選択回路に選択されている期間は、Ｂに対応する電源電圧が印加される。
【００５１】
本実施例のように、１ゲート線選択期間内においては、ＲＧＢについて同色のソース信号線は連続的にＤ／Ａ変換回路と接続させることにより、階調電源線に印加する電源電圧を変化させる周期を長くすることができ、回路動作負担の低減につながる。
【００５２】
以上の駆動方法により、１つのＤ／Ａ変換回路で６本のソース信号線を駆動する場合、ソース信号線駆動回路に供給される階調電源線が１系統のみであっても、画素に印加する電圧をＲＧＢ独立に制御することができる。
【００５３】
なお、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。また、本実施例では階調電源線Ｖｒｅｆ−Ｌの電源電圧はＲＧＢに対して同一としたが、異なっていてもよい。また、ソース線選択回路のソース信号線を選択する順序は本実施例には限定されない。
【００５４】
[実施例３]
本実施例では、実施例１および実施例２をアクティブマトリクス型液晶表示装置に適用した場合の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【００５５】
図１１において、基板４０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。ＴＦＴが形成される基板４０１の表面に、下地膜４０２をプラズマＣＶＤ法やスパッタ法で形成する。下地膜４０２は、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成する。また、下地膜４０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【００５６】
次に、この下地膜４０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００５７】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００５８】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。
【００５９】
尚、本実施例では半導体層となる結晶質シリコン膜を、非晶質シリコン膜から形成するが、非晶質シリコン膜の代わりに微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００６０】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層４０３、４０４、４０５を形成する。
【００６１】
次に、島状の半導体層４０３、４０４、４０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜４０６を形成する。ゲート絶縁膜４０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成する。
【００６２】
そして、ゲート絶縁膜４０６の表面に第１のゲート電極となる第１の導電膜４０７と、第２のゲート電極となる第２の導電膜４０８とを形成する。第１の導電膜４０７はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜４０７の厚さは５〜５０ｎｍ、好ましくは１０〜３０ｎｍとする必要がある。ここでは、２０ｎｍの厚さでＳｉ膜を形成する。
【００６３】
第１の導電膜４０７として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作製法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００℃として、ジシラン（Ｓｉ2Ｈ6）を２５０ＳＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作製することができる。このとき同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２％混入させてｎ型の半導体膜を形成しても良い。
【００６４】
第２のゲート電極となる第２の導電膜４０８は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、Ｔａを使用し、スパッタ法で、２００〜１０００ｎｍ、代表的には４００ｎｍの厚さに形成した。（図１１（Ａ））
【００６５】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜４０８をエッチングして第２のゲート電極を形成する工程を行う。第２の導電膜４０８はＴａ膜で形成されているので、ドライエッチング法によりエッチングを行う。ドライエッチングの条件として、Ｃｌ2を８０ＳＣＣＭ導入して１００ｍＴｏｒｒで５００Ｗの高周波電力を投入して行う。そして、図１１（Ｂ）に示すように第２のゲート電極４０９、４１０、４１２、４１３と、配線４１１、４１４を形成する。第２のゲート電極の、チャネル長方向の長さは、ＣＭＯＳ回路を形成する第２のゲート電極４０９、４１０で３μｍとし、また、画素ＴＦＴはマルチゲートの構造となっていて、第２のゲート電極４１２、４１３の各々の長さを２μｍとした。
【００６６】
また、第２の導電膜４０８はウエットエッチング法で除去することもできる。例えば、Ｔａの場合、フッ酸系のエッチング液で容易に除去することができる。
【００６７】
また、画素ＴＦＴを構成するｎチャネル型ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第２の導電膜と同じ材料で保持容量の配線電極４１４が形成される。
【００６８】
次に、ｎ型を付与する第１の不純物元素を添加する工程を行う。この工程は第２の不純物領域を形成するための工程である。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法を行う。この工程では、ゲート絶縁膜４０６と第１の導電膜４０７を通してその下の半導体層４０３、４０４、４０５にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。半導体層４０３、４０４、４０５に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。そして、半導体層にリンが添加された領域４１５、４１６、４１７、４１８、４１９、４２０、４２１、４２２が形成される。(図１１（Ｂ）)
【００６９】
このとき、第１の導電膜４０７で、第２のゲート電極４０９、４１０、４１１、４１２、４１３、４１４と重ならない領域にもリンが添加される。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる効果が得られる。
【００７０】
次に、ｎチャネル型ＴＦＴが形成される領域をレジストマスク４２３、４２４で覆って、第１の導電膜４０７の一部を除去する工程をドライエッチング法で行う。第１の導電膜４０７はＳｉであり、ドライエッチングの条件として、ＣＦ4を５０ＳＣＣＭ、Ｏ2を４５ＳＣＣＭ導入し、５０ｍＴｏｒｒで２００Ｗの高周波電力を投入して行う。その結果、レジストマスク或いはゲート電極で覆われた、第１の導電膜の一部である４２５、４２６、４２７、４２８が残る。
【００７１】
そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を添加する工程を行う。ここではジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加する。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加する。そして、図１１（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域４２９、４３０が形成される。(図１１（Ｃ）)
【００７２】
さらに、レジストマスク４２３、４２４を完全に除去して、再度レジストマスク４３１、４３２、４３３、４３４、４３５、４３６を形成する。そして、レジストマスク４３１、４３４、４３５、４３６を用い、第１の導電膜の一部４２５、４２８をエッチングし、新たに第１の導電膜の一部４３７、４３８、４３９、４４０を形成する。（図１２（Ａ））
【００７３】
レジストマスク４３１は９μｍの長さで、レジストマスク４３４、４３５は７μｍの長さで形成する。これにより、ｎ型を付与する第１の不純物添加の工程でリンが添加された半導体層のうち、レジストマスク４３１、４３４、４３５で覆われた下の領域が、第２の不純物領域として次の工程の後確定することになる。
【００７４】
次に、ｎ型を付与する第２の不純物元素を添加する工程を行う。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜４０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。そして、リンが添加された第１の不純物領域４４１、４４２、４４３、４４４、４４５が形成される。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とする。（図１２（Ａ））
【００７５】
さらに、レジストマスク４３１、４３２、４３３、４３４、４３５、４３６を除去して新たにレジストマスク４４６、４４７、４４８、４４９、４５０、４５１を形成する。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク４４６、４４９、４５０のチャネル長方向の長さはＴＦＴの構造を決める上で重要である。レジストマスク４４６、４４９、４５０は第１の導電膜４３７、４３８、４３９の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができる。（図１２（Ｂ））
【００７６】
そして、レジストマスク４４６、４４９、４５０を使用したエッチングにより、図１２（Ｃ）に示すように第１のゲート電極４５２、４５３、４５４が形成される。ここで、第１のゲート電極４５２の、チャネル長方向の長さは６μｍ、第１のゲート電極４５３、４５４のチャネル長方向の長さは４μｍとした。
【００７７】
また、画素部には、保持容量部の電極４５５が形成される。
【００７８】
図１２（Ｃ）までの工程が終了したら、窒化シリコン膜４５６、第１の層間絶縁膜４５７を形成する工程を行う。最初に窒化シリコン膜４５６を５０ｎｍの厚さに成膜する。窒化シリコン膜４５６はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入する。続いて、第１の層間絶縁膜４５７として酸化シリコン膜を採用し、ＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜する。
【００７９】
次に、熱処理の工程を行う。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行う。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行う。
【００８０】
第１の層間絶縁膜４５７と窒化シリコン膜４５６には、その後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホール形成のためエッチングされる。そして、ソース電極４５８、４５９、４６０とドレイン電極４６１、４６２を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の電極として用いる。
【００８１】
そして、ソース電極４５８、４５９、４６０とドレイン電極４６１、４６２と、第１の層間絶縁膜４５７を覆ってパッシベーション膜４６３を形成する。パッシベーション膜４６３は、窒化シリコン膜で５０ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜４６４を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００８２】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域４６５、第１の不純物領域４６８、４６９、第２の不純物領域４６６、４６７が形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）４６６ａ、４６７ａが１．５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ領域）４６６ｂ、４６７ｂが１．５μｍの長さにそれぞれ形成される。第１の不純物領域４６８はソース領域、第１の不純物領域４６９はドレイン領域となる。
【００８３】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域４７０、第３の不純物領域４７１、４７２が形成される。そして、第３の不純物領域４７１はソース領域、第３の不純物領域４７２はドレイン領域となる。
【００８４】
また、画素ＴＦＴであるｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域４７３、４７８と第１の不純物領域４７６、４７７、４８１と第２の不純物領域４７４、４７５、４７９、４８０が形成される。ここで第２の不純物領域は、ゲート電極と重なる領域４７４ａ、４７５ａ、４７９ａ、４８０ａと重ならない領域４７４ｂ、４７５ｂ、４７９ｂ、４８０ｂとが形成される。
【００８５】
こうして図１３に示すように、基板４０１上にＣＭＯＳ回路と、画素ＴＦＴが形成されたアクティブマトリクス基板が作製される。また、画素ＴＦＴであるｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成されている。
【００８６】
［実施例４］
本実施例では、実施例３と同じ工程で図１２（Ａ）に示す状態を得た後、他の方法で第１の導電膜の一部を除去する例を、図１４を用いて説明する。
【００８７】
まず、図１２（Ａ）で形成したレジストマスク４３１、４３２、４３３、４３４、４３５、４３６をそのまま使用して、図１２（Ａ）の第１の導電膜４３７、４３８、４３９、４４０の一部をエッチングして除去し、第１の導電膜を図１４の４８２、４８３、４８４、４８５に示すような形状にする。
【００８８】
ここでのエッチングの工程は、第１のゲート電極がシリコン膜である場合、ドライエッチング法により、ＳＦ6を４０ＳＣＣＭ、Ｏ2を１０ＳＣＣＭ導入して、１００ｍＴｏｒｒ、２００Ｗの高周波電力を印加して行うことができる。
【００８９】
このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比は高く、ゲート絶縁膜４０６はほとんどエッチングされない。
【００９０】
ここでは、レジストマスク４３１は、ＴＦＴのチャネル長方向に対して９μｍ、また、レジストマスク４３４、４３５は７μｍの長さで形成されている。そして、ドライエッチングにより第１の導電膜を１．５μｍずつ除去して、第１のゲート電極４８２、４８３、４８４、４８５を形成する。
【００９１】
レジストマスク４３１、４３２、４３３、４３４、４３５、４３６を除去すればＴＦＴに関する部分では、図１２（Ｃ）の状態になる。以降の工程は実施例３に従えば良く、図１３に示すように窒化シリコン膜４５６、第１の層間絶縁膜４５７、ソース電極４５８、４５９、４６０、ドレイン電極４６１、４６２、パッシベーション膜４６３、第２の層間絶縁膜４６４を形成して、図１３に示すアクティブマトリクス基板が形成される。
【００９２】
［実施例５］
本実施例では、実施例３において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【００９３】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図１５に示す。まず基板１２０１に酸化シリコン膜１２０２を設け、その上に非晶質シリコン膜１２０３を形成する。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２０４を形成する。（図１５（Ａ））
【００９４】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２０５を形成する。こうして得られた結晶質シリコン膜１２０５は非常に優れた結晶質を有する。（図１５（Ｂ））
【００９５】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について、図１６で説明する。
【００９６】
まず、ガラス基板１３０１に酸化シリコン膜１３０２を設け、その上に非晶質シリコン膜１３０３、酸化シリコン膜１３０４を連続的に形成する。この時、酸化シリコン膜１３０４の厚さは１５０ｎｍとする。
【００９７】
次に酸化シリコン膜１３０４をパターニングして、選択的に開孔部１３０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層１３０６が形成され、ニッケル含有層１３０６は開孔部１３０５の底部のみで非晶質シリコン膜１３０３と接触する。（図１６（Ａ））
【００９８】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１６（Ｂ）)
【００９９】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１００】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１０１】
［実施例６］
本実施例は、実施例３で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いる。
【０１０２】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用により除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１０３】
本実施例の構成について図１７を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いる。図１７（Ａ）では、実施例５で示した結晶化の技術を用いて、下地膜１４０２、結晶質シリコン膜１４０３が形成された状態を示している。そして、結晶質シリコン膜１４０３の表面にマスク用の酸化シリコン膜１４０４を１５０ｎｍの厚さに形成し、さらにパターニングにより開孔部を設け、結晶質シリコン膜を露出させた領域を形成してある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０５が設けられている。
【０１０４】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０５がゲッタリングサイトとして働き、結晶質シリコン膜１４０３に残存していた触媒元素はリンが添加された領域１４０５に偏析させることができる。（図１７（Ｂ））
【０１０５】
そして、マスク用の酸化シリコン膜１４０４と、リンが添加された領域１４０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例３で示した本発明のＴＦＴの半導体層として使用することができる。
【０１０６】
［実施例７］
本実施例では、実施例３で示した本発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施例を示す。本実施例の構成は図１８に示されている。
【０１０７】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板１５０１が用いられる。そして実施例５及び実施例６で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層１５０２、１５０３を形成する。そして、半導体層１５０２、１５０３を覆って、ゲート絶縁膜１５０４として酸化シリコンを主成分とする膜を形成する。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成する。（図１８（Ａ））
【０１０８】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い。（図１８（Ｂ））
【０１０９】
その結果、本実施例の条件では、半導体層１５０２、１５０３とゲート絶縁膜１５０４との界面で熱酸化膜が形成され、成膜したゲート絶縁膜１５０４と組み合わされたゲート絶縁膜１５０７が形成される。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１５０４と半導体層１５０２、１５０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができる。
【０１１０】
以上の工程で作製されるゲート絶縁膜１５０７は、絶縁耐圧が高く半導体層１５０５、１５０６とゲート絶縁膜１５０７の界面は非常に良好なものになる。本発明のＴＦＴの構成を得るためには、以降の工程は実施例３に従えば良い。
【０１１１】
［実施例８］
本実施例では、実施例５に示す方法で結晶質半導体膜を形成し、実施例３で示す工程でアクティブマトリクス基板を作製する方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例３において、図１１（Ａ）で示される半導体層４０３、４０４、４０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましい。
【０１１２】
ここでは、図１１（Ｃ）に示す工程までそのまま実施し、その後、レジストマスク４２３、４２４を除去した。
【０１１３】
そして、図１９に示すように、新たなレジストマスク１６０１、１６０２、１６０３、１６０４、１６０５、１６０６を形成する。次に、ｎ型を付与する第２の不純物添加の工程を行う。その結果、半導体層にリンが添加された領域１６０７、１６０８、１６０９、１６１０、１６１１、１６１２、１６１３が形成される。
【０１１４】
ここで、リンが添加された領域１６０９、１６１０にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０19〜１×１０20atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさない。
【０１１５】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができる。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後、残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することが可能となる。（図１９（Ｂ））
【０１１６】
図１９（Ｂ）の工程が終了したら、以降の工程は実施例３の工程に従い、図１３の状態を形成することにより、アクティブマトリクス基板を作製することができる。
【０１１７】
［実施例９］
本実施例では、実施例３で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１１８】
図１３の状態のアクティブマトリクス基板に対して、図２０（Ａ）に示すように遮光膜１１０１、第３の層間絶縁膜１１０２を形成する。遮光膜１１０１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜１１０２は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１１０２と第２の層間絶縁膜４６４、パッシベーション膜４６３にドレイン電極４６２に達するコンタクトホールを形成し、画素電極１１０３を形成する。画素電極１１０３は、透過型液晶表示装置の場合には透明導電膜を用い、反射型の液晶表示装置の場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１１０３を形成する。
【０１１９】
次に、図２０（Ｂ）に示すように、配向膜１１０４を第３の層間絶縁膜１１０２と画素電極１１０３を覆うように形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１１０５には、透明導電膜１１０６と、配向膜１１０７とを形成する。配向膜は、形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向させる役目を果たす。
【０１２０】
上記の工程を経て、画素ＴＦＴと、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１１０８を注入し、封止剤（図示せず）によって完全に封止する。このようにして図２０（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２１】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０１２２】
また、液晶材料の代わりにエレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示装置であるＥＬ表示装置に対しても本発明は適用され得る。なお、本明細書中では、陽極、有機化合物層及び陰極で形成される素子を発光素子と呼ぶ。発光素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた発光装置にも適用可能である。
【０１２３】
なお、本明細書では、陽極と陰極の間に設けられた全ての層を有機化合物層と定義する。有機化合物層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０１２４】
［実施例１０］
本実施例では、実施例１および実施例２をＥＬ表示装置に適用した場合の作製例について説明する。
【０１２５】
図２１（Ａ）は本発明を適用したＥＬ表示装置の上面図であり、図２１（Ｂ）は図２１（Ａ）に示したＡ−Ａ‘で切断したＥＬ表示装置の断面図である。図２１（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０１３はゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１２６】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材４６００、シーリング材（ハウジング材ともいう）４１００、密封材（第２のシーリング材）４１０１が設けられている。
【０１２７】
また、図２１（Ｂ）に示すように、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０１２８】
公知の作製方法を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１２９】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３０】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０１３１】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３２】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１３３】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３４】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４６０３、充填材４６０４、カバー材４６００が形成される。
【０１３５】
さらに、ＥＬ素子部を囲むようにして、カバー材４６００と基板４０１０の内側にシーリング材４１００が設けられ、さらにシーリング材４１００の外側には密封材（第２のシーリング材）４１０１が形成される。
【０１３６】
このとき、この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１３７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１３９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４０】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０１４１】
また、配線４０１６はシーリング材４１００および密封材４１０１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４１００および密封材４１０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１４２】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにシーリング材４１００を取り付けているが、カバー材４６００及びシーリング材４１００を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びシーリング材４１００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１４３】
［実施例１１］
本実施例では、本発明を用いて実施例１０とは異なる形態のＥＬ表示装置を作製した例について、図２２（Ａ）、図２２（Ｂ）を用いて説明する。図２１（Ａ）、図２１（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１４４】
図２２（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２２（Ａ）をＡ-Ａ'で切断した断面図を図２２（Ｂ）に示す。
【０１４５】
実施例１０に従って、ＥＬ素子の表面を覆ってパッシベーション膜４６０３までを形成する。
【０１４６】
さらに、EL素子を覆うようにして充填材４６０４を設ける。この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１４７】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４８】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４９】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１５０】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０１５１】
次に、充填材４６０４を用いてカバー材４６００を接着した後、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付ける。フレーム材４６０１はシーリング材（接着剤として機能する）４６０２によって接着される。このとき、シーリング材４６０２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４６０２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４６０２の内部に乾燥剤を添加してあっても良い。
【０１５２】
また、配線４０１６はシーリング材４６０２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４６０２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１５３】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付けているが、カバー材４６００及びフレーム材４６０１を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びフレーム材４６０１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１５４】
［実施例１２］
ここでＥＬ表示装置における画素部のさらに詳細な断面構造を図２３に、上面構造を図２４（Ａ）に、回路図を図２４（Ｂ）に示す。図２３、図２４（Ａ）及び図２４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１５５】
図２３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１５６】
また、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のソース配線（ソース信号線）は３４である。そして、スイッチング用ＴＦＴ４５０２のドレイン配線である３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ４５０２のゲート電極３９a、３９bを電気的に接続するゲート配線（ゲート信号線）である。
【０１５７】
電流制御用ＴＦＴ４５０３はＥＬ素子を流れる電流量を制御する素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０１５８】
また、本実施例では電流制御用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１５９】
また、図２４（Ａ）に示すように、電流制御用ＴＦＴ４５０３のゲート電極３７となる配線３６は４５０４で示される領域で絶縁膜を介して、電流制御用ＴＦＴ４５０３のドレイン配線４０と電気的に接続された電源供給線４５０６と重なる。このとき、４５０４で示される領域ではコンデンサが形成され、電流制御用ＴＦＴ４５０３のゲート電極３７にかかる電圧を保持するための保持容量として機能する。保持容量４５０４は、電源供給線４５０６と電気的に接続された半導体膜４５０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び配線３６との間で形成される。また、配線３６、第１層間絶縁膜と同一の層（図示せず）及び電源供給線４５０６で形成される容量も保持容量として用いることが可能である。なお、電流制御用ＴＦＴのドレインは電源供給線（電源線）４５０６に接続され、常に一定の電圧が加えられている。
【０１６０】
スイッチング用ＴＦＴ４５０２及び電流制御用ＴＦＴ４５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１６１】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ４５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１６２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお図２４（Ａ）では、保持容量４５０４の位置を明確にするために一部バンクを省略しており、バンク４４a、４４bしか図示していないが、電源供給線４５０６とソース配線（ソース信号線）３４を一部覆うように電源供給線４５０６とソース配線（ソース信号線）３４の間に設けられている。また、ここでは二画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１６３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１６４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１６５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１６６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１６７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１６８】
陽極４７まで形成された時点でＥＬ素子４５０５が完成する。なお、ここでいうＥＬ素子４５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２４（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１６９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１７０】
以上のように本発明のＥＬ表示装置は図２３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。
【０１７１】
［実施例１３］
本実施例では、実施例１２に示した画素部において、ＥＬ素子４５０５の構造を反転させた構造について説明する。説明には図２５を用いる。なお、図２３の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０１７２】
図２５において、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。
【０１７３】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１７４】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子４７０１が形成される。
【０１７５】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０１７６】
［実施例１４］
本実施例では、図２４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２６（Ａ）〜（Ｃ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線（ソース信号線）、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４８０６、４８０８は電源供給線、４８０７はＥＬ素子とする。
【０１７７】
図２６（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１７８】
また、図２６（Ｂ）は、電源供給線４８０８をゲート配線（ゲート信号線）４８０３と平行に設けた場合の例である。なお、図２６（Ｂ）では電源供給線４８０８とゲート配線（ゲート信号線）４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８０８とゲート配線（ゲート信号線）４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１７９】
また、図２６（Ｃ）は、図２６（Ｂ）の構造と同様に電源供給線４８０８をゲート配線（ゲート信号線）４８０３と平行に設け、さらに、二つの画素を電源供給線４８０８に対し線対称となるように形成する点に特徴がある。また、電源供給線４８０８をゲート配線（ゲート信号線）４８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１８０】
［実施例１５］
実施例１２に示した図２４（Ａ）、図２４（Ｂ）では電流制御用ＴＦＴ４５０３のゲートにかかる電圧を保持するために保持容量４５０４を設ける構造としているが、保持容量４５０４を省略することも可能である。実施例１２の場合、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量を保持容量４５０４の代わりとして積極的に用いる点に特徴がある。
【０１８１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０１８２】
また、実施例１４に示した図２６（Ａ），（Ｂ），（Ｃ）の構造においても同様に、保持容量４８０５を省略することは可能である。
【０１８３】
[実施例１６]
本実施例では、本発明の駆動方法を用いたアクティブマトリクス型液晶表示装置或いはＥＬ表示装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２７〜図２９に示す。ただし、アクティブマトリクス型液晶表示装置については、図２７、図２８、図２９が適用され、ＥＬ表示装置については、図２７、図２８が適用される。
【０１８４】
図２７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４に適用することができる。
【０１８５】
図２７（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２に適用することができる。
【０１８６】
図２７（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することができる。
【０１８７】
図２７（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に適用することができる。
【０１８８】
図２７（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０３に適用することができる。
【０１８９】
図２７（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２に適用することができる。
【０１９０】
図２８（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用することができる。
【０１９１】
図２８（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部９７０２に適用することができる。
【０１９２】
図２８（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２に適用することができる。
【０１９３】
図２８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０１９４】
図２９（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０１９５】
図２９（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０１９６】
なお、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、ダイクロイックミラー３８０３、マイクロレンズアレイ３８０４、液晶表示部３８０５、フレネルレンズ３８０６、投射光学系３８０７で構成される。投射光学系３８０７は、投射レンズを含む光学系で構成される。本実施例は単板式の投射装置である。また、図２９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０５に適用することができる。
【０１９７】
また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９８】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の電子機器に適用することが可能である。
【０１９９】
【発明の効果】
本発明の駆動方法によると、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法において、外部入力ピン数の増加や、駆動回路の占有面積の増加を招くことなく液晶に印加する電圧をＲＧＢ独立に制御することを可能にする。
【０２００】
また、これによりコントラストの低下を防ぎ、更に、色彩の表現性に優れたクオリティーの高い映像を表示することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態による駆動回路の概略図である。
【図２】  図１の実施形態による動作タイミングの例である。
【図３】  実施例１におけるソース信号線駆動回路図である。
【図４】  実施例１におけるフリップフロップ回路（ＦＦ）と基本ラッチ回路（ＬＡＴ）の回路図である。
【図５】  実施例１におけるＰ／Ｓ変換回路とソース線選択回路の回路図である。
【図６】  実施例１におけるＤ／Ａ変換回路の回路図である。
【図７】  実施例１における信号動作タイミングを表す図である。
【図８】  実施例２におけるソース信号線駆動回路図である。
【図９】  実施例２におけるＰ／Ｓ変換回路とソース線選択回路の回路図である。
【図１０】  実施例２における信号動作タイミングを表す図である。
【図１１】  ＴＦＴの作製工程を示す断面図である。
【図１２】  ＴＦＴの作製工程を示す断面図である。
【図１３】  アクティブマトリクス基板断面図である。
【図１４】  ＴＦＴの作製工程を示す断面図である。
【図１５】  結晶質シリコン膜の作製工程を示す図である。
【図１６】  結晶質シリコン膜の作製工程を示す図である。
【図１７】  結晶質シリコン膜の作製工程を示す図である。
【図１８】  結晶質シリコン膜の作製工程を示す図である。
【図１９】  ＴＦＴの作製工程を示す断面図である。
【図２０】  液晶表示装置の作製工程を示す断面図である。
【図２１】  ＥＬ表示装置の作製例を示す図である。
【図２２】  ＥＬ表示装置の作製例を示す図である。
【図２３】  ＥＬ表示装置の作製例を示す図である。
【図２４】  ＥＬ表示装置の作製例を示す図である。
【図２５】  ＥＬ表示装置の作製例を示す図である。
【図２６】  ＥＬ表示装置の作製例を示す図である。
【図２７】  画像表示装置の一例を示す図である。
【図２８】  画像表示装置の一例を示す図である。
【図２９】  投影型液晶表示装置の構成を示す図である。
【図３０】  アクティブマトリクス型液晶表示装置の概略図である。
【図３１】  従来のデジタル方式のソース信号線駆動回路の概略図である。
【図３２】  １つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【図３３】  液晶表示装置における色別の輝度比―電圧特性の１例である。
【符号の説明】
１０１  ソース信号線駆動回路
１０２  ゲート信号線駆動回路
１０３  画素アレイ部
１０４  各ソース信号線
１０５  各ゲート信号線
１０６  各画素のスイッチング素子であるＴＦＴ
２０１  シフトレジスタ部
２０２  シフトレジスタ基本回路
２０３  ラッチ１回路
２０４  ラッチ２回路
２０５  Ｄ／Ａ変換回路
３０１  パラレル／シリアル変換回路
３０２  ソース線選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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