(57)【特許請求の範囲】
【請求項１】
複数の外部端子と、
前記外部端子にそれぞれ対応して設けられた複数の検出端子と、
位相の異なるクロック信号によって前記複数の検出端子の状態を取込み可能な第１ラッチおよび第２ラッチと、
前記第１ラッチおよび第２ラッチの対応するビット同士を比較していずれか一方の状態が変化したことを検出可能な複数の状態変化検出手段と、
前記複数の状態変化検出手段のいずれか１つの出力が変化したことに応じて出力が変化する論理回路と、
前記複数の外部端子の状態を同時に取り込んでシリアルデータとして出力可能な端子状態出力回路と、
前記複数の外部端子の信号を選択的に伝達可能なスイッチ回路と、
前記シリアルデータに応じた制御情報が供給されることによって前記スイッチ回路を制御して前記複数の外部端子のうちいずれかを選択して信号を伝達させるスイッチ制御回路と、
を備えることを特徴とする端子切替え装置。
【請求項２】
前記状態変化検出手段は排他的論理和回路であることを特徴とする請求項１に記載の端子切替え装置。
【請求項３】
前記論理回路は前記複数の状態変化検出手段の出力を入力とする論理積回路と該論理積回路の出力の変化を保持するラッチ回路とからなることを特徴とする請求項１または２に記載の端子切替え装置。
【請求項４】
前記複数の外部端子は入力端子であり、前記スイッチ回路により選択された端子の信号を外部へ出力するための端子を有することを特徴とする請求項１〜３のいずれかに記載の端子切替え装置。
【請求項５】
前記論理回路の出力を外部へ出力するための端子と、前記シリアルデータを外部へ出力するための端子と、前記制御情報を外部から入力するための端子と、前記端子状態出力回路に前記シリアルデータの出力指令を与えるための端子と、を有することを特徴とする請求項１〜４のいずれかに記載の端子切替え装置。
【請求項６】
請求項１〜５のいずれかに記載の端子切替え装置と、制御装置と、前記端子切替え装置を介して供給される前記複数の外部端子の信号を処理する信号処理回路と、前記複数の外部端子に結合されケーブルが接続可能なコネクタ端子とを備え、
前記論理回路の出力が前記制御装置へ割込み信号として供給され、前記制御装置は前記割込み信号を受けると前記端子状態出力回路へ指令を送って前記シリアルデータを出力させて読み込み、該シリアルデータに応じた制御情報を前記スイッチ制御回路へ供給して前記スイッチ回路を選択制御するように構成されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器における端子状態検出技術さらにはケーブルが接続可能な複数のコネクタを有する電子機器の各コネクタにそれぞれケーブルが接続されているか検出する技術に関し、例えばケーブルが接続されているコネクタを検出してスイッチを選択的にオンさせて接続ケーブルからの信号を入力可能にする電子機器の端子切替え装置に利用して有効な技術に関する。
【背景技術】
【０００２】
テレビジョン装置などの電子機器のリアパネルには、ケーブルを介して映像信号や音声信号などを入力したり出力したりするため複数のコネクタ端子が設けられている。機器内部に設けられているマイクロプロセッサなどからなる制御装置は、コネクタ端子にケーブルが接続された場合、それを検出してケーブルからの信号を取り込む必要がある。そこで、ケーブルが接続されているコネクタ端子を検出するための検出端子と、接続が検出されたコネク端子から選択的に信号を取り込むためのスイッチ回路とを備えた端子切替え装置がある。
【０００３】
このような端子切替え装置としては、例えば各コネクタ端子ごとにその状態を取り込むラッチ回路からなるレジスタを設け、このレジスタの値をマイクロプロセッサが例えば数１０msecのような間隔で周期的に読み込んでケーブルが接続されているコネクタ端子を検出し、各端子に対応して設けられているスイッチ回路を選択的にオンさせてケーブルからの信号を入力可能にしたものが考えられる。
【特許文献１】特開平０６−０５４３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記端子切替え装置にあっては、マイクロプロセッサがタイマ割込みで周期的にレジスタの値を読みに行くためマイクロプロセッサの負担が大きいとともに、レジスタの値をシリアルデータとして読み込んで全ビットの状態を前回の状態と比較して判定する必要があるため、ケーブルが接続されてから接続を検出するまでの所要時間が長くなってしまうという課題がある。すなわち、タイマ割込みの周期を短くすればするほど、ケーブルが接続されてから接続を検出するまでの所要時間を短くすることはできるが、タイマ割込みの周期を短くするとマイクロプロセッサの負担が大きくなって他の処理を行う時間が減ってしまうため、上記タイマ割込みの周期とマイクロプロセッサのスループットとはトレードオフの関係にある。
【０００５】
なお、信号が入力される端子とペアで設けられプラグの挿入の有無を検出するためのスイッチを備える信号切換え回路に関する発明として、例えば特許文献１に開示されているものがある。この先願に係る発明は、プラグの挿入の有無を検出してセパレートビデオ信号とコンポジットビデオ信号の２つの信号を切り換えるようにしたものである。従って、ケーブルが接続されているコネクタを検出してスイッチを選択的にオンさせて接続ケーブルからの信号を入力可能にする本願発明とは目的が異なっている。
【０００６】
この発明の目的は、ケーブルが接続されたコネクタを検出して選択的にケーブルからの信号を入力可能にする電子機器の端子切替え装置において、マイクロプロセッサの負担を減らすことができる技術を提供することにある。
【０００７】
この発明の他の目的は、ケーブルが接続されたコネクタを検出して選択的にケーブルからの信号を入力可能にする電子機器の端子切替え装置において、マイクロプロセッサの負担を増加させることなく、ケーブルの接続を迅速かつ確実に検出することができる技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するため、互いに位相の異なる２つのクロック信号のそれぞれによってラッチ動作してケーブルが接続可能な外部端子とペアで設けられている複数の検出端子の状態を取り込んで保持する第１と第２のラッチ回路と、これら２つのラッチ回路の値を比較して端子の状態が変化したか否かを検出する状態変化検出手段とを設け、状態変化が検出された場合にマイクロプロセッサに割込みをかけ、マイクロプロセッサが上記複数の検出端子の状態をシリアルに読み出すようにしたものである。
【０００９】
より具体的には、複数の外部端子と、前記外部端子にそれぞれ対応して設けられた複数の検出端子と、互いに位相の異なるクロック信号によって前記複数の検出端子の状態を取込み可能な第１ラッチおよび第２ラッチと、前記第１ラッチおよび第２ラッチの対応するビット同士を比較していずれか一方の状態が変化したことを検出可能な複数の状態変化検出手段と、前記複数の状態変化検出手段のいずれか１つの出力が変化したことに応じて出力が変化する論理回路と、  前記複数の外部端子の状態を同時に取り込んでシリアルデータとして出力可能な端子状態出力回路と、前記複数の外部端子の信号を選択的に伝達可能なスイッチ回路と、前記シリアルデータに応じた制御情報が供給されることによって前記スイッチ回路を制御して前記複数の外部端子のうちいずれかを選択して信号を伝達させるスイッチ制御回路と、を備えるように構成した。
【００１０】
上記した手段によれば、前記論理回路の出力を制御装置へ割込み信号として供給し、前記制御装置は前記割込み信号を受けると前記端子状態出力回路へ信号を送って前記シリアルデータを出力させて読み込み、該シリアルデータに応じた制御情報を前記スイッチ制御回路へ供給して前記スイッチ回路を選択制御することにより、ケーブルが接続されているコネクタを検出して選択的にケーブルからの信号を入力可能にする電子機器の端子切替え装置において、マイクロプロセッサの負担を減らすことができる。また、端子状態の変化を外部割込みで制御装置へ知らせるので、周期的に端子状態を読みに行く方式のように検出所時間を短くするためにクロック周期を短くする必要がなく、それによって制御装置としてのマイクロプロセッサの負担を増大させることなくケーブルの接続を迅速に検出することができるようになる。
【００１１】
さらに、互いに位相の異なるクロック信号によって前記検出端子の状態を取込み可能な第１ラッチおよび第２ラッチを設け、第１ラッチおよび第２ラッチの対応するビット同士を比較して端子の状態変化を検出するため、仮に一方のラッチの入力の変化とクロックの変化とが同時であったとしても、他方のラッチの出力はもとのままであるため、状態が変化したことを確実に検出することができる。これについては、以下の実施形態の中で詳しく説明する。
【発明の効果】
【００１２】
本発明に従うと、ケーブルが接続されたコネクタを検出して選択的にケーブルからの信号を入力可能にする電子機器の端子切替え装置において、制御装置としてのマイクロプロセッサの負担を減らすことができる。また、マイクロプロセッサの負担を増加させることなく、ケーブルの接続を迅速かつ確実に検出することができるようになるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１４】
図１は、テレビジョン装置などの電子機器の背面の入力端子部に設けられる本発明に係る端子切替え装置の構成例を示したものである。特に限定されるものではないが、図において一点鎖線で囲まれた部分は、１個の半導体チップ上に半導体集積回路（以下、端子切替え用ＩＣと称する）として形成される。
【００１５】
この実施例の端子切替え用ＩＣ１０は、機器に設けられているケーブル接続用のコネクタ端子に対応して、外部からケーブルを介して信号が入力されるｎ個（ｎは正の整数）の外部端子１０１……１０ｎと、コネクタ端子にケーブルが接続されると接地電位が印加された部位と接続されることにより接地電位が入力されるｎ個の検出端子１１１……１１ｎとが対をなして設けられている。
【００１６】
また、上記検出端子１１１……１１ｎに接続され、それらの状態を取り込むｎ個の１ビットラッチ回路からなるｎビットの第１ラッチ１２ａおよび第２ラッチ１２ｂが設けられている。上記１ビットラッチ回路は、データ入力端子とクロック端子とを有しクロック端子の信号の立上りもしくは立下りに同期してデータ入力端子の信号を取り込むＤ型フリップフロップ回路により構成することができる。上記第１ラッチ１２ａおよび第２ラッチ１２ｂは、それぞれｎビットのレジスタとみなすことができる。
【００１７】
さらに、リングオシレータのような発振回路１３と、その発振信号を分周する分周器としてのカウンタ１４とが設けられ、上記第１ラッチ１２ａはカウンタ１４の正相出力である第１クロックφ１により、また上記第２ラッチ１２ｂはカウンタ１４の逆相出力である第２クロックφ２によりそれぞれラッチ動作をして、対応する上記検出端子１１１……１１ｎの状態を所定の周期で取り込んで保持する。
【００１８】
さらに、上記第１ラッチ１２ａと第２ラッチ１２ｂの対応するビットの出力同士を入力とするｎ個のエクスクルーシブＮＯＲゲートＧ１……Ｇｎと、これらのゲートＧ１〜Ｇｎの出力を入力とするＡＮＤゲートＧａと、ＡＮＤゲートＧａの出力をラッチする１ビットのラッチ回路１５とが設けられている。ラッチ回路１５は、セット端子Ｓとリセット端子Ｒとを有するＲＳフリップフロップ回路により構成することができる。この実施例では、このラッチ回路１５の出力／Ｑが、外部端子１６ａよりマイクロプロセッサ２０の割込み端子へ、端子状態変化検出信号ＤＥＴとして出力されるように構成されている。
【００１９】
また、この実施例の端子切替え用ＩＣ１０には、上記第１ラッチ１２ａまたは第２ラッチ１２ｂのｎビットの値を、シリアル変換して外部端子１６ｂへ出力するパラレル／シリアル変換回路１７が設けられている。このパラレル／シリアル変換回路１７は、シフトレジスタにより構成することができ、マイクロプロセッサ２０からの読出し開始信号ＳＴに応じて上記外部端子１０１……１０ｎの状態を同時に取り込む。そして、発振回路１３またはカウンタ１４からのクロックφ０により１ビットシフト動作することによりシリアルデータとして外部端子１６ｂへ出力し、出力されたデータはマイクロプロセッサ２０の入力端子へ、端子状態データＳＤとして入力される。
【００２０】
特に限定されるものでないが、上記読出し開始信号ＳＴを、ラッチ回路１５のリセット端子Ｒへリセット信号として入力し、上記端子状態データの読出し終了に応じてラッチ回路１５がリセットされるように構成することができる。読出し開始信号ＳＴとは別の信号を、ラッチ回路１５のリセット端子Ｒへ入力してリセットするように構成してもよいことはいうまでもない。
【００２１】
さらに、ケーブルからの信号入力用の外部端子１０１……１０ｎに対応して、これらの端子のうちケーブルが接続されている端子を選択しその入力信号（例えば映像信号）を、外部端子１６ｅを介して信号処理回路３０へ出力するスイッチ回路１８と、マイクロプロセッサ２０から供給される選択端子制御情報ＣＤに応じてスイッチ回路１８の制御信号を生成するスイッチコントロール回路１９とが設けられている。
【００２２】
上記スイッチ回路１８は、ケーブルが接続されている端子が複数有り出力用の外部端子１６ｅが１つの場合には、時分割で信号を選択して出力するマルチプレクサないしはセレクタのような回路として機能する。選択端子制御情報ＣＤもシリアルデータとして供給するように構成することができる。スイッチコントロール回路１９は、例えばシフトレジスタ、デコーダ、タイミング調整回路などにより構成することができる。
【００２３】
次に、図１の実施例の端子切替え用ＩＣ１０の動作を、図２のタイミングチャートを用いて説明する。
【００２４】
一例として例えば外部端子１０１にケーブルが接続された場合を考える。なお、他の外部端子１０２〜１０ｎにケーブルが接続された場合も同様であるので、それらについての説明は省略する。
【００２５】
ケーブルが接続される前の検出端子１１１の状態は、図２（ｃ）に示されているようにハイレベル"１"であり、この状態は第１ラッチ１２ａと第２ラッチ１２ｂのそれぞれの第１ビットＢ１１，Ｂ２１にラッチされ保持されている。タイミングｔ０でケーブルが接続されると検出端子１１１の状態はロウレベル"０"に変化し、その状態は第１クロックφ１によってタイミングｔ１で先ず第１ラッチ１２ａの第１ビットＢ１１にラッチされ、その半周期後のタイミングｔ２で第２ラッチ１２ｂの第１ビットＢ２１にラッチされる。なお、ケーブルの接続タイミングによっては、先ず第２ラッチ１２ｂ続いて第１ラッチ１２ａにラッチされる場合もある。
【００２６】
エクスクルーシブＮＯＲゲートＧ１の真理値表を示すと図３のようになるため、タイミングｔ１で検出端子１１１の状態が第１ラッチ１２ａにラッチされると、エクスクルーシブＮＯＲゲートＧ１の出力がハイレベルからロウレベルに変化する。先に第２ラッチ１２ｂの出力が変化した場合も同様である。エクスクルーシブＮＯＲゲートＧ１の出力がロウレベルに変化すると、ＡＮＤゲートＧａの出力がハイレベルに変化して後段のラッチ回路１５の出力がハイレベルに変化し、その状態はその後タイミングｔ２で第２ラッチ１２ｂがラッチ動作することでエクスクルーシブＮＯＲゲートＧ１の入力が"０，０"になってＧ１の出力がハイレベル、そしてゲートＧａの出力がロウレベルに変化した後も、ラッチ回路１５にリセット信号が入って来るまではハイレベルを維持する。
【００２７】
上記のようにして、ラッチ回路１６の出力（ＤＥＴ）がハイレベルに変化すると、マイクロプロセッサ（ＭＰＵ）２０に割込みが入って、マイクロプロセッサ２０は外部端子１０１……１０ｎのいずれかにケーブルが接続されたことを認知することができる。そこで、マイクロプロセッサ２０は、外部端子１６ｃよりパラレル／シリアル変換回路１７へ読出し開始信号ＳＴを与える。すると、そのときの外部端子１０１……１０ｎの状態がパラレル／シリアル変換回路１７へ全ビット同時に取り込まれ、シリアルデータＳＤに変換されて外部端子１６ｂからマイクロプロセッサ２０へ出力される。その後、マイクロプロセッサ２０は、読み込んだデータＳＤに基づいてケーブルが接続されている端子を判定し、選択端子制御情報ＣＤを外部端子１６ｄからスイッチコントロール回路１９へ与える。すると、スイッチコントロール回路１９がスイッチ回路１８を制御して、ケーブルが接続されている端子の入力信号を端子１６ｅへ伝達し信号処理回路３０へ出力させる。
【００２８】
この実施例においては、上記第１クロックφ１と第２クロックφ２の周期は、例えば１．２５msecのような短い時間とされる。このように、クロックの周期を、タイマ割込みによりレジスタを読みに行く場合の例えば数１０〜数１００msecのような周期に比べて短い時間にすることにより、ケーブルが接続されてからＭＰＵが接続されたことを検出するまでに要する時間を短くすることができる。しかも、クロックφ１，φ２の周期を短くしたとしても、マイクロプロセッサ２０が実際に外部端子１０１……１０ｎの状態を読みに行くのはラッチ回路１５の出力により割込みがかかったときだけであるため、マイクロプロセッサの負担を、タイマ割込みで周期的に読みに行く方式よりも大幅に減らすことができる。
【００２９】
さらに、図１の実施例の端子切替え用ＩＣ１０は、位相の異なる２つのクロックφ１，φ２に同期してケーブルの接続状態をラッチする２つのラッチ１２ａ，１２ｂを備えているため、誤動作を防止し確実に検出することができる。その理由を、図４及び図５を用いて説明する。ケーブルが接続される外部端子の状態を検出する場合、例えば図４のようにラッチを１つだけ設け、そのラッチの出力と検出端子の状態信号をエクスクルーシブＮＯＲゲートに入力するように構成しても可能である。しかしながら、ケーブルの接続はユーザが行うので、クロックの位相とは関係のない任意のタイミングでなされる。
【００３０】
そのため、図５のように、検出端子の状態変化（ラッチの入力変化）とクロックφの変化とが同時であった場合、エクスクルーシブＮＯＲゲートＧ１の２つの入力である端子信号およびラッチ出力Ｂが同時にハイレベルに変化することがあり、その場合ゲートＧ１の出力はハイレベルのままとなり、マイクロプロセッサ（ＭＰＵ）２０は端子状態の変化を検出することができないこととなる。
【００３１】
これに対し、図１のように２つのラッチ１２ａ，１２ｂを備えていると、一方のラッチの入力の変化とクロックの変化とが同時であったとしても、他方のラッチの出力はもとのままであるため、エクスクルーシブＮＯＲゲートＧ１の出力はロウレベルに変化し、それによってマイクロプロセッサ２０は端子状態の変化を検出することができる。なお、図４及び図５においては、実施例とは異なり、ケーブルが接続されると検出端子の状態はハイレベルに変化すると仮定している。
【００３２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではない。例えば、前記実施形態においては、パラレル／シリアル変換回路１７は、マイクロプロセッサ２０からの読出し開始信号ＳＴにより外部端子１０１……１０ｎの状態を同時に取り込み、シリアルデータとして外部端子１６ｂへ出力するとしたが、パラレル／シリアル変換回路１７は第１ラッチ１２ａまたは第２ラッチ１２ｂのｎビットの値を同時に取り込み、シリアルデータとして出力してもよいし、第１ラッチ１２ａまたは第２ラッチ１２ｂのいずれか一方をシフトレジスタで構成して読出し開始信号ＳＴによりシフト動作して、ラッチしていた値をシリアルデータとして外部端子１６ｂへ出力するようにしてもよい。
【００３３】
また、上記実施例においては、外部端子１０１……１０ｎがすべて外部からの信号を受ける入力端子である場合を想定して説明したが、外部端子のすべてあるいは一部が出力端子である場合にも適用することができる。その場合、信号処理回路３０から外部端子１６ｅへ供給される信号を、その信号の供給タイミングに合わせてスイッチ回路１８のうちオンされているスイッチを介してケーブルが接続されている対応する外部端子へ伝達させるように構成すれば良い。外部端子１０１……１０ｎの一部が出力端子である場合、信号処理回路側の外部端子１６ｅは双方向端子となる。ただし、外部端子１６ｅを入力端子と出力端子に分けても良い。
【００３４】
さらに、図１の実施例では、検出端子１１１……１１ｎの状態変化を、エクスクルーシブＮＯＲゲートＧ１〜Ｇｎを用いて検出しているが、エクスクルーシブＯＲゲートを用いてよい。そして、その場合、後段のＡＮＤゲートＧａをＯＲゲートに置き換えればよい。また、図４の比較例のように、外部端子にケーブルが接続されると対応する検出端子の状態はハイレベルに変化するように構成することも可能である。
【００３５】
また、実施例においては、２つのラッチ１２ａ，１２ｂを位相の異なる２つのクロックφ１，φ２によって動作させるように構成しているが、１つのクロックの立ち上がりで一方のラッチを動作させ、立ち下がりで他方のラッチを動作させるように構成しても良い。さらに、実施例においては、マイクロプロセッサ２０が端子切替え用ＩＣ１０と別のチップで構成されているが、マイクロプロセッサ２０が端子切替え用ＩＣ１０と同一の半導体チップ上に形成されていても良い。
【産業上の利用可能性】
【００３６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるテレビジョン装置のケーブル接続用コネクタ端子の信号切替え行う端子切替え装置に適用した場合を説明したが、ＳＴＢ（セットトップボックス）やＤＶＤレコーダその他ケーブル接続用コネクタ端子を有する電子機器に広く利用することができる。
【図面の簡単な説明】
【００３７】
【図１】テレビジョン装置などの電子機器の背面の入力端子部に設けられる本発明に係る端子切替え装置の構成例を示すブロック図である。
【図２】実施例の端子切替え用ＩＣの動作を示すタイミングチャートである。
【図３】エクスクルーシブＮＯＲゲートの機能を示す真理値表である。
【図４】本発明に係る端子切替え装置の特徴を明確にするための比較例を示すブロック図である。
【図５】図４の比較例の端子切替え装置の動作を示すタイミングチャートである。
【符号の説明】
【００３８】
１０  端子切替え用ＩＣ
１０１……１０ｎ  ケーブルが接続される外部端子
１１１……１１ｎ  検出端子
１２ａ  第１ラッチ
１２ｂ  第２ラッチ
１３  発振回路
１４  カウンタ
１５  １ビットラッチ回路
１６ａ〜１６ｅ  外部端子
１７  パラレル／シリアル変換回路
１８  スイッチ回路
１９  スイッチコントロール回路
２０  マイクロプロセッサ
３０  信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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