(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、
前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、
前記ドリフト領域内に複数設けられ、ゲート電圧の印加時にチャネル領域が形成される第２導電型のベース領域と、
前記ベース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
互いに隣接する前記ベース領域に挟まれた、前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有し、幅が０．５μｍ以下であり、高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかな不純物濃度分布を有する高濃度ドリフト領域と、
前記チャネル領域の上方に設けられ、前記チャネル領域に前記ゲート電圧を印加する、幅が２．５μｍ以下のストライプ状の複数のゲート電極と、
を備え、
前記ゲート電極の幅は前記ベース領域の深さの５／３以下に設定される、ことを特徴とする縦型絶縁ゲート型電界効果トランジスタ。
【請求項２】
前記高濃度ドリフト領域は、前記ベース領域の不純物濃度の１／５以上の不純物濃度を有する、ことを特徴とする請求項１に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項３】
前記高濃度ドリフト領域は、両側の前記ドリフト領域と接して設けられている、ことを特徴とする請求項１乃至２のいずれか１項に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記高濃度ドリフト領域の幅は、前記ベース領域の幅に対して１／８以下に設定されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記高濃度ドリフト領域の深さは、前記ベース領域の幅に対して、０．９〜１．４の範囲に設定されている、ことを特徴とする請求項１乃至４のいずれか１項に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項６】
前記高濃度ドリフト領域の幅は、前記ベース領域の深さの１／２．５以下に設定されている、ことを特徴とする請求項１乃至５のいずれか１項に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項７】
半導体基板として形成されており、前記高濃度ドリフト領域は、前記ベース領域との界面が前記半導体基板の主面に対して前記縦方向にほぼ垂直である、ことを特徴とする請求項１乃至６のいずれか１項に記載の縦型絶縁ゲート型電界効果トランジスタ。
【請求項８】
第１導電型のドレイン領域と、前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、前記ドリフト領域内に設けられた第２導電型のベース領域と、前記べース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、幅が２．５μｍ以下の複数のストライプ状のゲート電極とを有する絶縁ゲート型電界効果トランジスタの製造方法であって、
前記ドリフト領域を構成する第１導電型の半導体領域に、前記ゲート電極を介して同一導電型の不純物を選択的に導入して、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有する高濃度ドリフト領域を形成する高濃度ドリフト領域形成工程と、
前記ゲート電極の間の領域を介して第２導電型の不純物を選択的に導入して、互いに隣接する前記高濃度ドリフト領域の間に前記ベース領域を形成するとともに、前記高濃度ドリフト領域について幅を０．５μｍ以下とし不純物濃度分布を高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかとする工程と、
を備える、ことを特徴とする縦型絶縁ゲート型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、良好な素子特性を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
産業用パワースイッチ等に用いられるパワーデバイスとして、縦型絶縁ゲート型電界効果トランジスタ（Metal Insulated Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）が使用されている。縦型ＭＩＳＦＥＴは、半導体基板の表面側からプレーナ型拡散技術を用いて形成され、基板の厚み方向に主電流経路を持つ。
【０００３】
縦型ＭＩＳＦＥＴは、例えば、相対的に不純物濃度の高いＮ＋型のドレイン領域と、ドレイン領域上に設けられ、相対的に不純物濃度の低いＮ型のドリフト領域と、ドリフト領域内に設けられたＰ型のベース領域と、ベース領域内に設けられ、ドリフト領域よりも不純物濃度の高いＮ型のソース領域と、を備えた半導体基板から構成される。半導体基板の一面上には、ベース領域とソース領域とに電気的に接続されたソース電極が形成され、半導体基板の他面上にはドレイン領域に電気的に接続されたドレイン電極が形成され、また、ソース領域とドリフト領域との間のベース領域（チャネル領域）の上方には、絶縁膜を介してゲート電極が形成されている。
【０００４】
上記構造の縦型ＭＩＳＦＥＴは、基板の厚み方向に電流が流れるため、比較的大きな電流を流すことができる、などの利点を有する。しかし、一般的に、十分に低い動作抵抗（オン抵抗）を得ることが難しいという問題がある。
【０００５】
動作抵抗の低減を図った縦型ＭＩＳＦＥＴとして、隣接するベース領域（チャネル領域）に挟まれたドリフト領域の表面領域の不純物濃度を高め、Ｎ型の比較的濃度の高いドリフト領域を設けたものがある。ここで、５０〜６０Ｖの耐圧を有するＭＩＳＦＥＴの場合、比較的濃度の高いドリフト領域の不純物濃度は、ドリフト層よりも２倍程度高いが、ベースチャネル領域よりも１桁以上低いように設定されている。このようにチャネル領域に隣接する比較的濃度の高いドリフト領域を設けることにより、主電流通路の抵抗が低減され、動作抵抗が減少する。このような縦型ＭＩＳＦＥＴは、例えば、特公平3-70387号公報に開示されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記のように、ドリフト領域の表面領域の不純物濃度を高めることにより、動作抵抗を低減させることができるものの、不純物濃度を過度に高くしたり、その深さを過度に深くすると、素子の耐圧が低下する。このため、通常、比較的濃度の高いドリフト領域の不純物濃度は、上述のようにドリフト領域の２倍程度、かつ、ベースチャネル領域の不純物濃度の１／２０程度に設定せざるを得ない。このように、従来の、比較的濃度の高いドリフト領域を備えた縦型ＭＩＳＦＥＴは、この比較的濃度の高い領域の不純物濃度を十分に高めて、十分に低い動作抵抗を得ることは困難であった。
【０００７】
上記事情を鑑みて、本発明は、良好な素子特性を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することを目的とする。
また、本発明は、低い動作抵抗を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかる縦型絶縁ゲート型電界効果トランジスタは、
第１導電型のドレイン領域と、
前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、
前記ドリフト領域内に複数設けられ、ゲート電圧の印加時にチャネル領域が形成される第２導電型のベース領域と、
前記ベース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
互いに隣接する前記ベース領域に挟まれた、前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有し、幅が０．５μｍ以下であり、高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかな不純物濃度分布を有する高濃度ドリフト領域と、
前記チャネル領域の上方に設けられ、前記チャネル領域に前記ゲート電圧を印加する、幅が２．５μｍ以下のストライプ状の複数のゲート電極と、
を備え、
前記ゲート電極の幅は前記ベース領域の深さの５／３以下に設定される、ことを特徴とする。
【００１０】
上記構成において、前記高濃度ドリフト領域は、前記ベース領域の不純物濃度の１／５以上の不純物濃度を有することが望ましい。
【００１１】
上記構成において、前記高濃度ドリフト領域は、両側の前記ドリフト領域と接して設けられていることが望ましい。
【００１２】
上記構成において、前記高濃度ドリフト領域の幅は、例えば、前記ベース領域の幅に対して１／８以下に設定されている。
また、前記高濃度ドリフト領域の深さは、例えば、前記ベース領域の幅に対して、０．９〜１．４の範囲に設定されている。
また、前記高濃度ドリフト領域の幅は、例えば、前記ベース領域の深さの１／２．５以下に設定されている。
【００１３】
上記構成において、半導体基板として形成されており、前記高濃度ドリフト領域は、前記ベース領域との界面が前記半導体基板の主面に対して前記縦方向にほぼ垂直であることとしてもよい。
【００１４】
上記目的を達成するため、本発明の第２の観点にかかる縦型絶縁ゲート型電界効果トランジスタの製造方法は、
第１導電型のドレイン領域と、前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、前記ドリフト領域内に設けられた第２導電型のベース領域と、前記べース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、幅が２．５μｍ以下の複数のストライプ状のゲート電極とを有する絶縁ゲート型電界効果トランジスタの製造方法であって、
前記ドリフト領域を構成する第１導電型の半導体領域に、前記ゲート電極を介して同一導電型の不純物を選択的に導入して、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有する高濃度ドリフト領域を形成する高濃度ドリフト領域形成工程と、
前記ゲート電極の間の領域を介して第２導電型の不純物を選択的に導入して、互いに隣接する前記高濃度ドリフト領域の間に前記ベース領域を形成するとともに、前記高濃度ドリフト領域について幅を０．５μｍ以下とし不純物濃度分布を高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかとする工程と、
を備える、ことを特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施の形態にかかる縦型絶縁ゲート型電界効果トランジスタ（Metal Insulated Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）について、以下図面を参照して説明する。
【００１６】
図１に、本発明の実施の形態にかかる縦型ＭＩＳＦＥＴ１１の断面構成を示す。
図１に示すように、ＭＩＳＦＥＴ１１は、ドレイン領域１２と、ドリフト領域１３と、ベース領域１４と、ソース領域１５と、を備えた半導体基板１６を備える。
【００１７】
ドレイン領域１２は、相対的に高い濃度で不純物が導入されたＮ＋型の半導体領域から構成される。ドレイン領域１２は、例えば、１×１０１９ｃｍ−３程度の不純物濃度に設定されている。このとき、ドレイン領域１２の抵抗率（または導電率）は、５．２Ω・ｃｍ程度である。
【００１８】
ドリフト領域１３は、ドレイン領域１２上にエピタキシャル成長により形成された、相対的に低い濃度で不純物が導入されたＮ型の半導体領域である。ドリフト領域１３は、例えば、４．３μｍ程度の深さ（厚さ）で、６．２×１０１５ｃｍ−３程度の不純物濃度に設定されている。このとき、ドリフト領域１３の抵抗率（または導電率）は、０．８Ω・ｃｍ程度である。
【００１９】
ベース領域１４は、ドリフト領域１３の表面領域に複数形成されている。ベース領域１４は、Ｐ型の不純物導入により形成されたＰ型半導体領域から構成される。ベース領域１４は、例えば、１．５μｍ程度の深さで形成され、４×１０１７ｃｍ−３程度の不純物濃度に設定されている。このとき、ベース領域１４の抵抗率（または導電率）の最小値は、０．２Ω・ｃｍ程度である。ここで、ベース領域１４の深さとは、ベース領域１４とドリフト領域１３との界面に形成されたＰＮ接合の最も深い位置から、ベース領域１４の露出面までの距離をいう。
【００２０】
ベース領域１４の表面領域には、相対的に不純物濃度の高いＮ＋型の半導体領域からなるソース領域１５が形成されている。ソース領域１５は、各ベース領域１４に２つ、互いに離間して形成されている。ソース領域１５は、例えば、０．２５μｍ程度の深さで形成され、例えば、１×１０２０ｃｍ−３程度の不純物濃度を有する。このとき、ソース領域１５のシート抵抗は、６０Ω／□程度である。
【００２１】
ここで、隣接するベース領域１４の間には、ドリフト領域１３にＮ型の不純物が導入された、幅狭のＮ＋型の高濃度ドリフト領域１７が、ベース領域１４に隣接して配置されている。すなわち、Ｎ型のドリフト領域１３の表面領域は、複数のベース領域１４と、各ベース領域１４間のＮ＋型の高濃度ドリフト領域１７と、により、覆われている。
【００２２】
Ｎ＋型の高濃度ドリフト領域１７はＮ型のドリフト領域１３にイオン打ち込みにより形成されている。高濃度ドリフト領域１７の不純物濃度は、ドリフト領域１３よりも、２０倍程度高濃度に設定され、最も不純物濃度の高くなる部分で、例えば、１．７×１０１７ｃｍ−３程度の不純物濃度とされている。すなわち、高濃度ドリフト領域１７の不純物濃度は、ベース領域１４の不純物濃度とほぼ同じオーダ以上で、特に、その１／５以上となるように設定されている。ここで、同じオーダ以上とは、１／１０倍以上であることを指す。
このとき、高濃度ドリフト領域１７の抵抗率は、不純物濃度が低い領域で、７２ｍΩ・ｃｍ程度である。
【００２３】
図２に、ＭＩＳＦＥＴ１１を構成する半導体基板１６の上面図を示す。図２に示すように、半導体基板１６の表面には、Ｐ型のベース領域１４がストライプ状に略等間隔に配置されている。ベース領域１４の幅は、例えば、４μｍ程度である。ここで、ベース領域１４の幅とは、ベース領域１４の露出面における、最も広い横方向の幅をいう。
【００２４】
各ベース領域１４には、Ｎ＋型のソース領域１５が、ベース領域１４と略平行のストライプ状に形成されている。ソース領域１５は、例えば、０．８μｍ程度の幅で形成されている。なお、ソース領域１５は、ドット状に設けられていてもよい。
【００２５】
ベース領域１４の間のＮ＋型の高濃度ドリフト領域１７は、ベース領域１４と略平行のストライプ状に形成されている。高濃度ドリフト領域１７は、例えば、０．５μｍ以下、例えば、０．３μｍ程度の幅で幅狭に設けられている。高濃度ドリフト領域１７の幅は、ベース領域１４の幅に対して、１：８の比となり、かつ、ベース領域１４の深さの１／２．５以下であるように設けられている。ここで、高濃度ドリフト領域１７の幅とは、ベース領域１４に挟まれて、半導体基板１６の主面に露出した部分の最も広い横方向の幅をいう。
【００２６】
図１に戻り、高濃度ドリフト層の深さは、ベース領域１４の幅の０．９倍〜１．４倍の範囲にあるように設定され、例えば、３．６μｍ〜５．６μｍとされている。ここで、高濃度ドリフト領域１７の深さとは、その不純物濃度がドリフト領域１３の不純物濃度に対して２０％上昇した位置から半導体基板１６の主面までの距離をいう。
【００２７】
ベース領域１４および高濃度ドリフト領域１７の形成において、ベース領域１４の横方向への拡散は、高濃度ドリフト領域１７を形成するＮ型拡散層の横方向の拡散と互いに相殺している。この結果、横幅の狭い高濃度ドリフト領域１７と、ベース領域１４の深さに比較して十分に短いチャネル領域（ｃｈ）が形成される。
【００２８】
また、ベース領域１４と高濃度ドリフト領域１７とは、深さ方向横方向および斜め方向への２次元的な広がりを有するため、両領域１４、１７の不純物が互いに相殺しあう。結果として、高濃度ドリフト領域１７の縦方向の不純物分布は、単体の不純物拡散で得られるガウシアン分布に比べて、十分になだらかな不純物濃度分布を示している。
【００２９】
図１に戻り、ドレイン領域１２の露出面には、アルミニウム等からなるドレイン電極１８が設けられている。ドレイン電極１８は、ドレイン領域１２と電気的に接続している。
【００３０】
ベース領域１４内の２つのソース領域１５のそれぞれ一部と、２つのソース領域１５に挟まれたベース領域１４と、の上には、ソース電極１９が設けられている。ソース電極１９は、アルミニウム等からなり、２つのソース領域１５と電気的に接続している。
【００３１】
ベース領域１４内の１つのソース領域１５の一部と、これと隣接する他のベース領域１４の１つのソース領域１５の一部と、２つのベース領域１４に挟まれた高濃度ドリフト領域１７と、の上方には、シリコン酸化膜等の絶縁膜２０を介してゲート電極２１が設けられている。ゲート電極２１は、不純物の導入されたポリシリコン等から構成される。ゲート電極２１の幅は、ベース領域１４の深さの５／３以下となるように設定され、この場合、２．５μｍ以下とされている。
【００３２】
ゲート電極２１の下の絶縁膜２０は、ゲート絶縁膜として機能する。ゲート電圧が印加されると、ゲート電極２１の下方に位置するベース領域１４には、ソース領域１５とドリフト領域１３とを接続するチャネル領域（ｃｈ）が形成される。チャネル領域（ｃｈ）を通じてソース電極１９からドリフト領域１３へと流れる電流は、ドレイン領域１２へと流れる。
【００３３】
ここで、チャネル領域（ｃｈ）を介してソース領域１５と接続するのは、高濃度ドリフト領域１７である。高濃度ドリフト領域１７は、前述したように、ドリフト領域１３よりも２０倍程度高い不純物濃度に設定されている。すなわち、チャネル領域（ｃｈ）を含むベース領域１４の不純物濃度とほぼ同一のオーダ以上で、特に、その１／５以上となっている。実験により、高濃度ドリフト領域１７が存在しない、ゲート電極２１の幅の大きいＭＩＳＦＥＴの場合と比べて、ソース領域１５からドレイン領域１２へとつながる主電流経路の面積当たりの抵抗率は大幅に低減され、ＭＩＳＦＥＴ１１の低い動作抵抗（オン抵抗）が得られるという知見が得られている。
【００３４】
また、高濃度ドリフト領域１７は、イオン打ち込み技術と、上述したベース領域１４の横方向への広がりによる相殺により、０．５μｍ以下の幅に設けられている。このように幅狭に設けられていることにより、高導電性の高濃度ドリフト領域１７における耐圧の低下は補償される。また、ゲート電極２１は、幅の狭い高濃度ドリフト領域１７を介して対向しており、ゲート−ドレイン間容量は実質的に小さく、高速なスイッチング特性が得られる。
【００３５】
さらにまた、高いドレイン電圧を印加した状態で比較的大きな電流を流した場合には、幅狭のＮ＋型高濃度ドリフト領域１７と、その両側に隣接するＰ型ベース領域１４と、によって形成される適度なＪＦＥＴ（Junction FET）効果が得られ、過剰な電流は抑制される。これにより、素子破壊は起こりにくくなる。また、ゲート電極２１の直下に配置された高濃度ドリフト領域１７は、ベース領域１４との間で縦方向のいわゆるリサーフ的な電界緩和機能を有し、高い耐圧を維持可能である。
【００３６】
さらに、図１のＭＩＳＦＥＴ１１では、高濃度ドリフト領域１７の横方向および縦方向の拡散と、ベース領域１４の横方向および縦方向の拡散とが、２次元的に相殺された不純物分布となっており、ベース領域１４の濃度がチャネル領域の濃度よりも大幅に高く設定されている。また、高濃度ドリフト領域１７の幅が非常に狭くなっている。このため、サージ電圧が印加され、ＰＮ接合のアバランシェ降伏が起こった場合でも、降伏電流は、ソース領域１５の下部を流れる成分が相対的に少なく、ソース電極１９から直接にＭＩＳＦＥＴ１１の縦方向を流れる。結果として、ディープベース構造（ベース領域１４の中央側を選択的に深く形成した構造）にしなくても、寄生トランジスタ動作が起こることを良好に防止できる。
【００３７】
以下、上記構成のＭＩＳＦＥＴ１１の製造方法について、図面を参照して説明する。
まず、ドレイン領域１２を構成する、相対的に不純物濃度の高いＮ＋型の半導体基板１６を用意する。半導体基板１６の上に、ドリフト領域１３を構成する、相対的に不純物濃度の低いＮ型半導体層２２を、エピタキシャル成長法により形成する。次いで、Ｎ型半導体層２２の上面に熱処理を施して、図３（ａ）に示すように、薄い絶縁膜（シリコン酸化膜）２３を形成する。
【００３８】
次いで、絶縁膜２３の上面に化学気相成長法によりポリシリコン膜を形成する。形成したポリシリコン膜に不純物を導入して、導電性を付与する。その後、フォトリソグラフィ技術を用いて、ポリシリコン膜を所定のパターンにエッチングし、ゲート電極２１を形成する。続いて、ゲート電極２１と、絶縁膜２３と、を介して、Ｎ型半導体層２２にＮ型の不純物を選択的にイオン注入する。これにより、図３（ｂ）に示すように、相対的に不純物濃度の高いＮ＋型の高濃度ドリフト領域１７が形成される。
【００３９】
続いて、隣接するゲート電極２１の間の絶縁膜２３を介してＮ型半導体層２２の表面領域に、Ｐ型不純物と、Ｎ型不純物と、を順次イオン注入し、これを拡散する。これにより、図４（ｃ）に示すように、Ｎ型半導体層２２の表面領域に反転したＰ型のベース領域１４が形成され、次いで、形成されたベース領域１４の表面領域にＮ＋型のソース領域１５が形成される。
【００４０】
ここで、隣接するベース領域１４を形成するためのＰ型不純物導入用のマスクであるゲート電極２１の幅は十分に狭く、その幅は隣り合うベース領域１４からのＰ型不純物の横方向拡散よりも小さくなっている。しかし、不純物拡散工程の前には、Ｎ＋型の高濃度ドリフト領域１７が形成工程があり、高濃度ドリフト領域１７の存在により隣接するＰ型のベース領域１４同士の結合等は防がれる。
【００４１】
続いて、ベース領域１４、ポリシリコン膜等を覆うように、層間絶縁膜（シリコン酸化膜）を形成する。さらに、層間絶縁膜および絶縁膜２３を、フォトリソグラフィ技術によりエッチングして、ベース領域１４およびソース領域１５を底部とする開口２４を形成する。
【００４２】
続いて、開口２４を埋めるようにスパッタリング等によりアルミニウム等からなる導体層（ソース電極１９）を形成する。さらに、ドレイン領域１２に接続するチタン、ニッケル等からなる導体層（ドレイン電極１８）を形成する。以上で、本実施の形態にかかるＭＩＳＦＥＴ１１が形成される。
【００４３】
以上説明したように、上記実施の形態の本発明では、ベース領域１４に挟まれたドリフト領域１３の表面領域に、不純物濃度の高い高濃度ドリフト領域１７を設けている。高濃度ドリフト領域１７は、ゲート電極２１下方のベース領域１４（チャネル領域）に隣接し、ソース領域１５からドレイン領域１２へとつながる主電流経路の一部を構成する。高濃度ドリフト領域１７により、主電流経路の抵抗は低減され、素子の低い動作抵抗が得られる。
【００４４】
また、高濃度ドリフト領域１７は、０．５μｍ以下の狭い幅で形成されている。これにより、素子の耐圧低下を防ぎつつ、高濃度ドリフト領域１７の導電性を高めることが可能となる。従って、高濃度ドリフト領域１７の不純物濃度を、ドリフト領域１３よりも高く、ベースチャネル領域とほぼ同一のオーダ以上で、特に、その１／５以上の不純物濃度に設定して、低い動作抵抗を得ることができる。
【００４５】
さらに、ＭＩＳＦＥＴ１１の製造面から見た場合には、ベース領域１４間には高濃度ドリフト領域１７が幅狭に配置され、ベース領域１４同士の間隔は実質的に狭くなり、高い実装密度が得られる。
【００４６】
例えば、１．３×１０１６ｃｍ−３程度の比較的濃度の高いドリフト領域を用いて、図５に示すような素子を構築した場合には、比較的濃度の高い濃度ドリフト領域の幅は、３μｍ程度必要となる。上記実施の形態における高濃度ドリフト領域１７の幅は０．３μｍ程度まで低減可能であり、１／１０程度にまで縮小可能であることがわかる。従って、同程度あるいはそれ以下の動作抵抗を達成しつつ、高い実装密度を得られる。
【００４７】
また、本実施の形態の構成によれば、トレンチ型の縦型ＭＩＳＦＥＴと異なり、シンプルな構造を有しつつ、トレンチ型と同様の低い動作抵抗が得られる。このように、動作抵抗等の素子特性の良好なＭＩＳＦＥＴ１１を、生産性よくかつ安価な設備を用いて歩留まりよく提供することができる。
【００４８】
また、ＢＣＤ等のＩＣへの搭載を行った場合、トレンチ型のＭＩＳＦＥＴに比較して、他の素子を作成する工程との融合性が高く、生産性の高いプロセスを構築できる。
【００４９】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００５０】
上記実施の形態では、ゲート電極２１を構成するポリシリコン膜を形成した後に、高濃度ドリフト領域１７を形成した。しかし、高濃度ドリフト領域１７を形成した後に、ゲート電極２１等を形成しても良い。
【００５１】
また、高濃度ドリフト領域１７は、ベース領域１４を形成した後に、Ｎ型不純物を高加速イオン注入法により導入して形成しても良い。また、ベース領域１４と高濃度ドリフト領域１７との両方を高加速イオン注入法により形成しても良い。
【００５２】
このとき、さらに、イオン注入の加速電圧を段階的あるいは連続的に変化させることで、高濃度ドリフト領域１７の深さ方向の不純物濃度プロファイルを制御することができる。
【００５３】
また、ベース領域１４のソース電極１９との接触領域に、選択的に不純物濃度の高い領域を形成して、コンタクト抵抗を低減させることができる。
【００５４】
上記実施の形態では、Ｎ型の半導体基板１６にＭＩＳＦＥＴ１１を形成するものとした。しかし、これに限らず、Ｐ型の半導体基板１６を用いて逆導電型の素子構成としてもよい。
【００５５】
また、上記実施の形態では、ベース領域１４およびこれに隣接する高濃度ドリフト領域１７は、ストライプ状に形成されるものとした。しかし、これに限らず、ループ状に形成するなど、他の形状であってもよい。
【００５６】
上記実施の形態では、本発明は、縦型ＭＩＳＦＥＴ１１に適用するものとした。しかし、これに限らず、本発明は、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）等にも適用することができる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、良好な素子特性を有する絶縁ゲート型電界効果トランジスタが提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる絶縁ゲート型電界効果トランジスタの構成を示す図である。
【図２】図１に示す半導体基板の上面図である。
【図３】本発明の実施の形態にかかるＭＩＳＦＥＴの製造工程を示す図である。
【図４】本発明の実施の形態にかかるＭＩＳＦＥＴの製造工程を示す図である。
【図５】ＭＩＳＦＥＴの比較例を示す図である。
【符号の説明】
１１  ＭＩＳＦＥＴ
１２  ドレイン領域
１３  ドリフト領域
１４  ベース領域
１５  ソース領域
１６  半導体基板
１７  高濃度ドリフト領域
１８  ドレイン電極
１９  ソース電極
２０  絶縁膜
２１  ゲート電極
【図１】
0005023423.tif 000002
【図２】
0005023423.tif 000003
【図３】
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【図４】
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【図５】
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