(57)【特許請求の範囲】
【請求項１】
スイッチ素子のオン時間に相当する制御信号を生成するパルス幅制御信号発生回路において、
基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕／ｎずつ順次遅れているｎ個の位相シフト信号の組を発生する位相シフト信号発生回路と、
第１基準タイミング信号を発生するタイミング生成回路と、
前記ｎ個の位相シフト信号を前記第１基準タイミング信号に同期して入力し、前記オン時間に相当する、前記基準クロック信号のｎ倍精度の制御信号を生成する制御信号生成回路と、
を備え、
前記制御信号生成回路は、
入力した前記オン時間の整数値Ｎ2を、
Ｎ21＋Ｎ22＋・・・＋Ｎ2n＝Ｎ2
Ｎ21≧Ｎ22≧・・・≧Ｎ2nが満たされるように、ｎ個の整数Ｎ21，Ｎ22，・・・，Ｎ2nに分配する分配回路と、
プリセットされた値に相当する個数のパルスを、位相を〔基準クロック信号の周期〕／ｎずつ順次遅らせて出力するｎ個の並直列変換型カウンタと、
前記並直列変換型カウンタの出力パルスを合成しこれを制御信号として出力するパルス合成回路と、を備えたことを特徴とするパルス幅制御信号発生回路。
【請求項２】
前記位相シフト信号発生回路は、（ｎ−１）個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号の周期〕／ｎずつ順次遅らせて、前記位相シフト信号を発生する、ことを特徴とする請求項１に記載のパルス幅制御信号発生回路。
【請求項３】
請求項１または２に記載のパルス幅制御信号発生回路を用いた電力変換制御回路であって、
第２基準タイミング信号を発生する第２タイミング生成回路と、
基準電圧および電力変換回路の出力電圧を入力し、前記基準電圧に対する前記出力電圧の差分に相当する時間量信号を前記第２基準タイミング信号に同期して発生する時間量信号発生回路と、
前記時間量信号がアクティブのときに、前記ｎ個の位相シフト信号を入力しこれらのパルス個数を前記第２基準タイミング信号に同期してそれぞれカウントし、ｎ個のカウント値をデジタル出力するカウンタ回路と、
前記ｎ個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、
前記加算値を入力して前記スイッチ素子の前記オン時間を決定し、このオン時間を整数値としてデジタル出力するスイッチ素子オン時間決定回路と、
を備えたことを特徴とする電力変換制御回路。
【請求項４】
前記カウンタ回路は、
一方の入力端子に入力された前記時間量信号と他方の入力端子に入力された前記位相シフト信号を入力して論理積をパルスで出力するｎ個のＡＮＤゲートと、
前記ｎ個のＡＮＤゲートの出力パルスをそれぞれカウントし各カウント値をデジタル出力するｎ個の直並列変換型カウンタと、を備えたことを特徴とする請求項３に記載の電力変換制御回路。
【請求項５】
前記電力変換回路がＤＣ／ＤＣコンバータであることを特徴とする請求項３または４に記載の電力変換制御回路。
【請求項６】
請求項３から５の何れかに記載の電力変換制御回路がパッケージされてなることを特徴
とする電力変換制御用ＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、（１）電力変換をする際にクロック周波数が高い基準信号により制御する場合と同等の制御精度を、クロック周波数が低い基準信号により得ることができる電力変換制御回路および電力変換制御用ＬＳＩ、（２）整数で与えられる時間設定値から当該時間設定値に応じた高分解精度のパルス幅信号を発生できるパルス幅制御信号発生回路に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ等の電力変換回路の電力変換制御回路（本明細書では、「電力変換制御回路」と言う）には、（１）温度変化による影響が少ないこと、（２）各種パラメータの設定をプログラマブルに行うことができること等の理由から、マイクロプロセッサを含むデジタルＬＳＩが使用されつつある。
発明が解決しようとする課題
【０００３】
ところで、電力変換制御回路として、制御対象の出力電圧ＥOと、基準電圧（目標値電圧）ＥREFとの差分を時間量に置き換えて検出し、この時間量に基づき、制御信号（矩形波）のデューティを決定するものも提供されている。この電力変換制御回路では、最低で５０ＭＨｚ程度以上の周波数のクロックジェネレータを使用して前記時間量を検出すれば高精度の制御ができる。
【０００４】
しかし、一般に普及しているクロックジェネレータの周波数は２５ＭＨｚ程度止まりであり、５０ＭＨｚ以上のクロックで制御を行うおうとすると、価格の高いクロックジェネレータを使用せざるを得ない。
本発明の目的は、電力変換をするに際してクロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる電力変換制御回路および電力変換制御用ＬＳＩを提供することにある。
【０００５】
本発明の他の目的は、クロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができるパルス幅制御信号発生回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は以下を要旨とする。
（１）  スイッチ素子のオン時間に相当する制御信号を生成するパルス幅制御信号発生回路において、
基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕／ｎずつ順次遅れているｎ個の位相シフト信号の組を発生する位相シフト信号発生回路と、
第１基準タイミング信号を発生するタイミング生成回路と、
前記ｎ個の位相シフト信号を前記第１基準タイミング信号に同期して入力し、前記オン時間に相当する、前記基準クロック信号のｎ倍精度の制御信号を生成する制御信号生成回路と、
を備え、
前記制御信号生成回路は、
入力した前記オン時間の整数値Ｎ2を、
Ｎ21＋Ｎ22＋・・・＋Ｎ2n＝Ｎ2
Ｎ21≧Ｎ22≧・・・≧Ｎ2n
が満たされるように、ｎ個の整数Ｎ21，Ｎ22，・・・，Ｎ2nに分配する分配回路と、
プリセットされた値に相当する個数のパルスを、位相を〔基準クロック信号の周期〕／ｎずつ順次遅らせて出力するｎ個の並直列変換型カウンタと、
前記並直列変換型カウンタの出力パルスを合成しこれを制御信号として出力するパルス合成回路と、を備えたことを特徴とするパルス幅制御信号発生回路。
【０００７】
（２）  前記位相シフト信号発生回路は、（ｎ−１）個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号の周期〕／ｎずつ順次遅らせて、前記位相シフト信号を発生する、ことを特徴とする（１）に記載のパルス幅制御信号発生回路。
【０００８】
（３）  （１）または（２）に記載のパルス幅制御信号発生回路を用いた電力変換制御回路であって、
第２基準タイミング信号を発生する第２タイミング生成回路と、
基準電圧および電力変換回路の出力電圧を入力し、前記基準電圧に対する前記出力電圧の差分に相当する時間量信号を前記第２基準タイミング信号に同期して発生する時間量信号発生回路と、
前記時間量信号がアクティブのときに、前記ｎ個の位相シフト信号を入力しこれらのパルス個数を前記第２基準タイミング信号に同期してそれぞれカウントし、ｎ個のカウント値をデジタル出力するカウンタ回路と、
前記ｎ個のカウント値を入力して加算し、この加算値を前記時間量信号に相当する値としてデジタル出力するデジタル加算回路と、
前記加算値を入力して前記スイッチ素子の前記オン時間を決定し、このオン時間を整数値としてデジタル出力するスイッチ素子オン時間決定回路と、
を備えたことを特徴とする電力変換制御回路。
【０００９】
（４）  前記カウンタ回路は、
一方の入力端子に入力された前記時間量信号と他方の入力端子に入力された前記位相シフト信号を入力して論理積をパルスで出力するｎ個のＡＮＤゲートと、
前記ｎ個のＡＮＤゲートの出力パルスをそれぞれカウントし各カウント値をデジタル出力するｎ個の直並列変換型カウンタと、を備えたことを特徴とする（３）に記載の電力変換制御回路。
【００１０】
（５）  前記電力変換回路がＤＣ／ＤＣコンバータであることを特徴とする（３）または（４）に記載の電力変換制御回路。
【００１１】
（６）  （３）から（５）の何れかに記載の電力変換制御回路がパッケージされてなることを特徴とする電力変換制御用ＬＳＩ。
【図面の簡単な説明】
【００１２】
【図１】  本発明の実施例における電力変換制御回路を示すブロック図である。
【図２】  電力変換制御回路を用いた電力変換システムを示す図である。
【図３】  本発明の応用である差分検出回路を示す説明図である。
【図４】  本発明のパルス幅制御信号発生回路の一実施形態を示す説明図である。
【図５】  電力変換制御回路のうち、タイミング生成回路、時間量信号発生回路、位相シフト信号発生回路およびカウンタ回路を示す図である。
【図６】  電力変換制御回路のうち、デジタル加算回路、スイッチ素子オン時間決定回路および制御信号生成回路を示す図である。
【図７】  図３および図４に示した電力変換制御回路の動作を説明するタイミング図である。
【図８】  図３および図４に示した電力変換制御回路の動作を説明するタイミング図である。
【図９】  図３および図４に示した電力変換制御回路の動作を説明する他のタイミング図である。
【図１０】  （Ａ），（Ｂ），（Ｃ）は、高精度化、高速化を図った他の実施例を示す図である。
【図１１】  電圧検出用第１積分回路，電圧検出用第２積分回路の動作を示すタイミング図である。
【発明の効果】
【００１３】
本発明の電力変換制御回路および電力変換制御用ＬＳＩでは、電力変換をするに際してクロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる。
【００１４】
本発明のパルス幅制御信号発生回路では、クロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる。
【発明を実施するための形態】
【００１５】
図１は本発明の実施例を示す説明図である。図１において電力変換制御回路１は電力変換制御用ＬＳＩにパッケージされ、オン時間ＴONに相当する制御信号Ｓ5を生成しており、電力変換制御回路１が生成した制御信号Ｓ5はドライブ回路１２０に送出され、ドライブ回路１２０が電力変換回路１００に駆動信号ＤＲＶを送出する。
【００１６】
本実施形態では、電力変換回路１００は、直流出力されるものであれば適用可能であり、典型的にはＤＣ／ＤＣコンバータ（図２参照）であるが、ＡＣ／ＤＣコンバータに適用することもできる。電力変換制御回路１は、タイミング生成回路１１と、時間量信号発生回路１２と、位相シフト信号発生回路１３と、カウンタ回路１４と、デジタル加算回路１５と、スイッチ素子オン時間決定回路１６と、制御信号生成回路１７とを備えている。
【００１７】
タイミング生成回路１１は、基準タイミング信号Ｓ1を発生する。基準タイミング信号Ｓ1により、電力変換回路１００のオン・オフの周期が決定される。
時間量信号発生回路１２は、基準電圧ＥREFおよび電力変換回路１００の出力電圧ＥOを入力し、基準電圧ＥREFに対する出力電圧ＥOの差分に相当する時間量信号Ｓ3を基準タイミング信号Ｓ1に同期して発生する。基準電圧ＥREFに対する出力電圧ＥOの差分を時間量信号Ｓ3に変換するために、典型的には、後述する２組のＣＲ回路（図３参照）を使用することができる。また、時間量信号発生回路１２は、基準電圧ＥREFに対して出力電圧ＥOが大きいか小さいかを判定する判別回路を備えることができる。
【００１８】
位相シフト信号発生回路１３は、基準クロック信号Ｓ0を入力し、この基準クロック信号Ｓ0から、位相が〔基準クロック信号Ｓ0の周期Ｔ0〕／ｎずつ順次遅れているｎ個の位相シフト信号Ｓ41，Ｓ42，・・・，Ｓ4nの組を発生する。
カウンタ回路１４は、時間量信号Ｓ3がアクティブのときに、ｎ個の位相シフト信号Ｓ41，Ｓ42，・・・，Ｓ4nを入力しこれらのパルス個数を基準タイミング信号Ｓ1に同期してそれぞれカウントし、ｎ個のカウント値Ｎ11，Ｎ12，・・・，Ｎ1nをデジタル出力する。デジタル加算回路１５は、ｎ個のカウント値Ｎ11，Ｎ12，・・・，Ｎ1nを入力して加算し加算値ＡＤＤを時間量信号Ｓ3に相当する値としてデジタル出力する。
スイッチ素子オン時間決定回路１６は、加算値ＡＤＤを入力して電力変換回路１００の図示しないスイッチ素子のオン時間ＴONを決定しオン時間ＴONを整数値Ｎ2としてデジタル出力する。
制御信号生成回路１７は、ｎ個の位相シフト信号Ｓ41，Ｓ42，・・・Ｓ4nを基準タイミング信号Ｓ1に同期して入力し、オン時間ＴONに相当する、基準クロック信号Ｓ0のｎ倍精度の制御信号Ｓ5を生成する。
【００１９】
図２は、電力変換制御回路１を用いた電力変換システムを示す図であり、電力変換システム２００は、電力変換回路（図２では、降圧形のＤＣ／ＤＣコンバータ１０１）と、電力変換制御回路１と、ドライブ回路１２０とからなる。
ＤＣ／ＤＣコンバータ１０１は、入力端子ａ１と出力端子ｂ１（入力端子ａ２および出力端子ｂ２はグランドＧＮＤ）との間に直列接続されたスイッチング用のトランジスタＴｒおよびインダクタＬと、トランジスタＴｒのインダクタＬ側の端子とグランドＧＮＤとの間に接続されたダイオードＤと、出力端子ｂ１，ｂ２間に接続されたキャパシタＣとからなる。図２では、ＤＣ／ＤＣコンバータ１０１の入力側（入力端子ａ１，ａ２間）には直流電源Ｅｉが接続され、出力側（出力端子ｂ１，ｂ２間）には負荷Ｒが接続されている。
【００２０】
電力変換制御回路１は、ＤＣ／ＤＣコンバータ１０１の出力電圧ＥOを入力し、上述した制御信号Ｓ5をドライブ回路１２０に出力し、ドライブ回路１２０はＤＣ／ＤＣコンバータ１０１のトランジスタＴｒに駆動信号を送出する。
図３は本発明の応用である差分検出回路を示すブロック図である。図３において、差分検出回路２は、タイミング生成回路２１と、時間量信号発生回路２２と、位相シフト信号発生回路２３と、カウンタ回路２４と、デジタル加算回路２５とからなる。
【００２１】
タイミング生成回路２１は、基準タイミング信号Ｓ1を発生する。
時間量信号発生回路２２は、２つの電圧信号ＥA，ＥBを入力しその差分（ＥB−ＥA）に相当する時間量信号Ｓ3を基準タイミング信号Ｓ1に同期して発生する。
位相シフト信号発生回路２３は、基準クロック信号Ｓ0を入力し、この基準クロック信号Ｓ0から、位相が〔基準クロック信号Ｓ0の周期Ｔ0〕／ｎずつ順次遅れているｎ個の位相シフト信号の組Ｓ41，Ｓ42，・・・，Ｓ4nを発生する。
カウンタ回路２４は、時間量信号Ｓ3と位相シフト信号Ｓ41，Ｓ42，・・・，Ｓ4nとを入力しており、Ｓ3がアクティブのときにＳ41，Ｓ42，・・・，Ｓ4nを入力しこれらのパルス個数を基準タイミング信号に同期してそれぞれカウントし、ｎ個のカウント値Ｎ11，Ｎ12，・・・，Ｎ4nをデジタル出力する。
【００２２】
デジタル加算回路２５は、ｎ個のカウント値Ｎ11，Ｎ12，・・・，Ｎ1nを入力して加算し、この加算値を時間量信号に相当する値としてデジタル出力する。
図４は本発明のパルス幅制御信号発生回路を示すブロック図である。図４において、パルス幅制御信号発生回路３は、タイミング生成回路３１と、位相シフト信号発生回路３２と、制御信号生成回路３３とからなる。
【００２３】
タイミング生成回路３１は、基準タイミング信号Ｓ1を発生する。
位相シフト信号発生回路３２は、基準クロック信号Ｓ0を入力し、この基準クロック信号Ｓ0から、位相が〔基準クロック信号Ｓ0の周期〕／ｎずつ順次遅れているｎ個の位相シフト信号の組Ｓ41，Ｓ42，・・・，Ｓ4nを発生する。また、位相シフト信号発生回路３２は、（ｎ−１）個のディレイ回路からなり、各ディレイ回路は、位相を〔基準クロック信号Ｓ0の周期〕／ｎずつ順次遅らせて、位相シフト信号Ｓ41，Ｓ42，・・・，Ｓ4nを発生する。
【００２４】
制御信号生成回路３３は、時間設定値を整数値Ｎ2として入力するとともに、基準クロック信号Ｓ0に基づくｎ個の位相シフト信号Ｓ41，Ｓ42，・・・，Ｓ4nを基準タイミング信号Ｓ1に同期して入力し、時間設定値（整数値Ｎ2）に相当する、基準クロック信号のｎ倍精度のパルス幅制御信号ＳP（ＴON時間に相当する）を生成する。
【発明を実施するための最良の形態】
【００２５】
図５，図６の回路図、および図７，図８，図９のタイミングチャートにより上述した電力変換制御回路１の構成および動作を詳細に説明する。電力変換制御回路１のうち、タイミング生成回路１１、時間量信号発生回路１２、位相シフト信号発生回路１３およびカウンタ回路１４を図５に示し、デジタル加算回路１５、スイッチ素子オン時間決定回路１６および制御信号生成回路１７を図６に示す。
【００２６】
カウンタ１１１は、セットされたプリセット値（スイッチング周波数のセッティング値であるデジタル値ＰＳ）に対応した基準タイミング信号Ｓ1を生成している。基準タイミング信号Ｓ1の周波数（１００ｋＨｚオーダ）により、制御信号生成回路１７が生成する制御信号Ｓ5のオン・オフの周波数が決定される。基準タイミング信号Ｓ1は、後述する基準クロック信号Ｓ0から生成されるもので、出力電圧ＥOを入力する電圧入力回路１２１のトランジスタスイッチＴｒ1および基準電圧ＥREFを入力する基準電圧入力回路１２２のトランジスタスイッチＴｒ2に送出される。なお、カウンタ１１１は、図１のタイミング生成回路１１を構成する。
【００２７】
電圧入力回路１２１は、一方端子に出力電圧ＥOが加えられる入力抵抗ｒ1と、入力抵抗ｒ1の他方端子とグランドとの間に接続されたキャパシタＣ1とトランジスタスイッチＴｒ1と、しきい値電圧ＶTHが正極端子に入力された比較器Ｃｍｐ1とからなる。また、基準電圧入力回路１２２は、一方端子に基準電圧ＥREFが加えられる入力抵抗ｒ2と、入力抵抗ｒ2の他方端子とグランドとの間に接続されたキャパシタＣ2とトランジスタスイッチＴｒ2と、しきい値電圧ＶTHが正極端子に入力された比較器Ｃｍｐ2とからなる。トランジスタスイッチＴｒ1，Ｔｒ2には、基準タイミング信号Ｓ1が入力される。また、比較器Ｃｍｐ1と比較器Ｃｍｐ2の出力端子はＥＸＯＲゲート１２３に接続されている。
【００２８】
基準タイミング信号Ｓ1がトランジスタスイッチＴｒ1，Ｔｒ2をオフすると、図７に示すように、キャパシタＣ1の端子電圧（比較器Ｃｍｐ1の入力信号）Ｖ11およびキャパシタＣ2の端子電圧（比較器Ｃｍｐ2の入力信号）Ｖ12が上昇する。図７に示すように端子電圧Ｖ11がしきい値電圧ＶTHに達するとＳ21は立下り、端子電圧Ｖ12がしきい値電圧ＶTHに達するとＳ22が立ち下る。なお、電圧入力回路１２１、基準電圧入力回路１２２をＳ1のタイミングで動作する電圧制御発振器（ＶＣＯ）により構成することもできる。電圧制御発振器（ＶＣＯ）は、入力電圧が高ければ高いほど最初のパルスが早く現れるので、ＶＣＯとして発振周期がＳ1の周期Ｔｓよりも大きくなるようなものを使用することで、上記のＣＲ積分回路と同様に動作させることができる。
【００２９】
また、図７に示すようにＥＸＯＲゲート１２３の出力（時間量信号Ｓ3）は、Ｓ21とＳ22の立下りの時間差を出力する。Ｓ21，Ｓ22は、後述するデジタルフィルタ１６１に入力され、デジタルフィルタ１６１は、Ｓ21の立下りとＳ22の立下りとの時間的前後関係を検出する。なお、電圧入力回路１２１と基準電圧入力回路１２２とＥＸＯＲゲート１２３とが、図１の時間量信号発生回路１２を構成する。
【００３０】
３個のディレイ回路１３（２），１３（３），１３（４）は、図８に詳細に示すように示すように基準クロック信号Ｓ0（図７では位相シフト信号Ｓ41としてある）に対して、位相を〔基準クロック信号Ｓ0の周期〕／４ずつ順次遅らせて、位相シフト信号Ｓ42，Ｓ43，Ｓ44を発生する。なお、基準クロック信号Ｓ0の信号ライン（位相シフト信号Ｓ41の信号ライン）と、３個のディレイ回路１３（２），１３（３），１３（４）が、図１の位相シフト信号発生回路１３を構成する。
【００３１】
ＥＸＯＲゲート１２３の出力信号（時間量信号Ｓ3）は、ＡＮＤゲートＡｎｄ1，Ａｎｄ2，Ａｎｄ3，Ａｎｄ4の一方の入力端子に入力され、他方の入力端子に位相シフト信号Ｓ41，Ｓ42，Ｓ43，Ｓ44が入力される。ＡＮＤゲートＡｎｄ1，Ａｎｄ2，Ａｎｄ3，Ａｎｄ4は、これらの入力信号の論理積をパルスで出力する。
【００３２】
直並列変換型カウンタ１４（１），１４（２），１４（３），１４（４）は、ＡＮＤゲートＡｎｄ1，Ａｎｄ2，Ａｎｄ3，Ａｎｄ4の出力パルスをそれぞれカウントして４個のカウント値Ｎ11，Ｎ12，Ｎ13，Ｎ14）をデジタル出力する。図８では、カウント値Ｎ11，Ｎ12，Ｎ13，Ｎ14が、「４」，「４」，「３」，「３」の場合が示されている。なお、直並列変換型カウンタ１４（１），１４（２），１４（３），１４（４）と、ＡＮＤゲートＡｎｄ1，Ａｎｄ2，Ａｎｄ3，Ａｎｄ4とが、図１のカウンタ回路１４を構成する。
【００３３】
カウント値Ｎ11，Ｎ12，Ｎ13，Ｎ14は、図６に示すように、加算回路ＡＤＤＥＲに出力され、加算回路ＡＤＤＥＲは加算値ＡＤＤとして、Ｎ11＋Ｎ12＋Ｎ13＋Ｎ14（４＋４＋３＋３＝１４）を出力する。この加算値ＡＤＤは、前述したように、時間量信号Ｓ3に相当する値（すなわち、基準電圧ＥREFに対する出力電圧ＥOの差分に相当する値）である。なお、加算回路ＡＤＤＥＲは、図１に示したデジタル加算回路１５を構成する。
【００３４】
デジタルフィルタ１６１は、加算値ＡＤＤを入力して、ＤＣ／ＤＣコンバータ１０１の図示しないスイッチ素子（図２参照）のオン時間ＴONを整数値で決定し、このオン時間ＴONを整数値Ｎ2としてデジタル出力する。また、デジタルフィルタ１６１は、オフセット値、ゲイン、遮断周波数等の値をプリセットすることができるように構成されている。
さらに、デジタルフィルタ１６１は、前述したように、Ｓ21，Ｓ22を入力し、Ｓ21の立下りとＳ22の立下りとの時間的前後関係（すなわち、電力変換回路１００の出力電圧ＥOが基準電圧ＥREFよりも大きいか小さいか）を判断している。
【００３５】
デジタルフィルタ１６１の出力（整数値Ｎ2）は、たとえば、
〔Ａ／（１＋ｓτ）〕・（ＥREF−ＥO）
（Ａ：定数、ｓ：ラプラス演算子、τ：時定数）のような制御量に対応する値であり、基準タイミング信号Ｓ1の次の周期のオン時間ＴONに相当する。なお、デジタルフィルタ１６１が、図１のスイッチ素子オン時間決定回路１６を構成する。
分配回路１７１は、入力したオン時間ＴONの値を、
Ｎ21＋Ｎ22＋Ｎ23＋Ｎ24＝Ｎ2
Ｎ21≧Ｎ22≧Ｎ23≧Ｎ24
が満たされるように、４個の整数Ｎ21，Ｎ22，Ｎ23，Ｎ24に分配する。本実施形態では、図９に示すように、Ｎ2＝２２であり、したがってＮ21＝６，Ｎ22＝６，Ｎ23＝５，Ｎ24＝５となる。
【００３６】
並直列変換型カウンタ１７２（１），１７２（２），１７２（３），１７２（４）は、ダウンカウンタであり、４個の整数Ｎ21，Ｎ22，Ｎ23，Ｎ24をプリセットし、セットされた個数のパルスが入力されたときに、位相が〔基準クロック信号Ｓ0の周期〕／４ずつ順次遅れたパルスを出力する。
パルス合成回路１７３（フリップフロップＦＦ）は、基準タイミング信号Ｓ1でセットされ、制御パルスＳ5を立ち上げ、並直列変換型カウンタ１７２（１），１７２（２），１７２（３），１７２（４）が出力するパルスのうち最後のパルスで制御信号Ｓ5を立ち下げる。
なお、分配回路１７１、並直列変換型カウンタ１７２（１），１７２（２），１７２（３），１７２（４）およびパルス合成回路１７３が、図１の制御信号生成回路１７を構成する。
【００３７】
以下、本発明の実施形態をさらに詳細に説明する。
また、図１０（Ａ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第１積分回路２１１，２１２を用い、これらの動作タイミングを、ディレイｘによりＴP／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。また、図１０（Ｂ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴP／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。さらに、図１０（Ｃ）に示すように、Ｎ（ここではＮ＝２）組の電圧検出用第１積分回路２１１，２１２と電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴP／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。
【００３８】
なお、上記の例では、トランジスタスイッチのオン・オフの１周期あたり１回、電圧偏差検出を１回としている（電流制御回路３を制御するためのデジタル数値ＮRMを１回検出）が、図１１に示すように、クロックＳSの１周期あたり、デジタル数値ＮRMを複数回検出するようにしてもよい。図１１では、クロックＳSの１周期あたり、上記した係数値の差ΔＮRを複数回（ここでは４回であり、計測値をΔＮR1，ΔＮR2，ΔＮR3，ΔＮR4で示す）検出した様子が示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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