(57)【特許請求の範囲】
【請求項１】
少なくとも１つのメモリ回路と判定部とを備え、
上記メモリ回路は、
複数のメモリ素子と、
上記複数のメモリ素子を互いに直列に接続したり、上記複数のメモリ素子を互いに並列に接続したりする複数のスイッチング素子を含む切換回路と
を有し、
上記判定部は、上記複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、上記切換回路によって互いに直列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態と、上記切換回路によって互いに並列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態とを比較して、この比較の結果に基づき上記複数のメモリ素子の良／不良を判定することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
多数決回路を備え、
上記メモリ回路および判定部により構成されるメモリユニットが複数あり、
上記各メモリユニットの判定部は、上記複数のメモリ素子の良／不良の判定結果と、良と判定した場合の上記複数のメモリ素子の記憶状態とを出力し、
上記多数決回路は、上記各メモリユニットの判定部からの出力を受けて、良の判定結果を出力する判定部から出力される上記複数のメモリ素子の記憶状態の多数決を行うことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記メモリ素子は不揮発性メモリ素子であることを特徴とする半導体記憶装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体記憶装置において、
上記メモリ素子は絶縁性基板上に形成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体記憶装置において、
上記複数のメモリ素子は第１〜第ｍ（ｍは２以上の整数）のメモリ素子からなり、
上記複数のスイッチング素子は第１〜第ｎ（ｎ＝３×（ｍ−１））のスイッチング素子からなることを特徴とする半導体記憶装置。
【請求項６】
請求項１から５までのいずれか一項に記載の半導体記憶装置において、
上記判定部は、
上記メモリ回路に接続されると共に、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第１の記憶回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第２の記憶回路と、
上記第１，第２の記憶回路に接続されると共に、上記第１，第２の記憶回路のそれぞれに記憶された上記複数のメモリ素子の記憶状態に基づいて、上記複数のメモリ素子の良／不良を判定する判定回路と
を有することを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記読み出し回路は、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第１の読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第２の読み出し回路と
を含むことを特徴とする半導体記憶装置。
【請求項８】
請求項１または２に記載の半導体記憶装置において、
上記メモリ素子は抵抗性素子であることを特徴とする半導体記憶装置。
【請求項９】
請求項１から７までのいずれか一項に記載の半導体記憶装置を備えることを特徴とする表示装置。
【請求項１０】
請求項１から８までのいずれか一項に記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびこれを備えた表示装置や電子機器に関する。より具体的には、例えば、電荷を保持する機能を有する記憶部を備えた電界効果型のトランジスタからなるメモリセルを配列してなる半導体記憶装置、この半導体記憶装置を備えた半導体装置、並びに、その半導体記憶装置または半導体装置を備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
従来から不揮発性メモリ素子アレイの製造歩留まりの向上は大きな課題となっており、不揮発性メモリ素子アレイに冗長回路を設けて製造歩留まりを上げることが必要となってきている。
【０００３】
従来の代表的な不揮発性半導体記憶装置は、図１２に示すようなものがある（米国特許第５，６２１，６９０号公報（特許文献１）参照）。
【０００４】
上記不揮発性半導体記憶装置は、メモリブロック１２２ａ，１２２ｂ，…，１２２ｎおよび冗長メモリブロック１２２ｒから成る不揮発性メモリ素子アレイ１３０を備えている。上記メモリブロック１２２ａ，１２２ｂ，…，１２２ｎにはローカルデコーダ１２１ａ，１２１ｂ，…，１２１ｎを設けている。また、上記冗長メモリブロック１２２ｒには冗長ローカルデコーダ１２１ｒを設けている。
【０００５】
上記メモリブロック１２２ａ，１２２ｂ，…，１２２ｎのうちの１つに不良があった場合、不良メモリブロックは冗長メモリブロック１２２ｒに置き換えられ、かつ、その不良メモリブロックに設けられたローカルデコーダは冗長ローカルデコーダ１２１ｒに置き換えられる。
【０００６】
なお、上記不揮発性半導体記憶装置は、不揮発性メモリ素子アレイ１３０の他に、ＣＡＭ（Content Addressable Memory：連想メモリ）１２３、比較回路１２４、Ｙデコーダ１２５、選択回路１２６，１２９、グローバルＸデコーダ１２７およびブロックデコーダ１２８も備えている。
【０００７】
ところで、近年、液晶ディスプレイをはじめとする表示装置において、製造間のばらつきの抑制による製造歩留まりの向上および品質の均質化は大きな課題となっている。
【０００８】
この対策として、上記表示装置の基板上に不揮発性メモリ素子を形成し、表示装置出荷前のテストにおいて、ばらつきを補正する各種のパラメータを上記不揮発性メモリ素子に記憶させる方法が挙げられる。
【０００９】
しかしながら、上記表示装置に用いる基板の大部分は、単結晶シリコン基板より耐熱温度がはるかに低い絶縁性基板であるため、この絶縁性基板上に高温成膜によって高品質な薄膜を得ることが難しい。
【００１０】
したがって、上記絶縁性基板上に形成された不揮発性メモリ素子は、単結晶シリコン基板上に形成された不揮発性メモリ素子と比較して、一般的に製造歩留まりが悪く、不揮発性メモリ素子の保持特性（リテンション特性）や書換え特性（エンデュランス特性）といった素子特性も劣る傾向があった。
【００１１】
したがって、上記不揮発性メモリ素子にばらつきを補正する各種のパラメータを記憶させても、パラメータが不揮発性メモリ素子に正確かつ確実に記憶されず、表示装置の信頼性が低いままになるという問題があった。
【特許文献１】米国特許第５，６２１，６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、信頼性を確実に高くすることができる半導体記憶装置を提供することにある。
【００１３】
また、上記半導体記憶装置を備えて、製造歩留まりが高く、かつ、信頼性の高い表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明の半導体記憶装置は、
少なくとも１つのメモリ回路と判定部とを備え、
上記メモリ回路は、
複数のメモリ素子と、
上記複数のメモリ素子を互いに直列に接続したり、上記複数のメモリ素子を互いに並列に接続したりする複数のスイッチング素子を含む切換回路と
を有し、
上記判定部は、上記複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、上記切換回路によって互いに直列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態と、上記切換回路によって互いに並列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態とを比較して、この比較の結果に基づき上記複数のメモリ素子の良／不良を判定することを特徴としている。
【００１５】
上記構成の半導体記憶装置によれば、上記複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、判定部は、切換回路によって互いに直列に接続された複数のメモリ素子からの出力の値に基づいて判定した複数のメモリ素子の記憶状態と、切換回路によって互いに並列に接続された複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態とを比較して、この比較の結果に基づき上記複数のメモリ素子の良／不良を判定する。このとき、上記複数のメモリ素子のうちの例えば１つに破壊や劣化が生じていると、互いに直列に接続された複数のメモリ素子からの出力の値に基づいて判定した複数のメモリ素子の記憶状態と、互いに並列に接続された複数のメモリ素子からの出力の値に基づいて判定した複数のメモリ素子の記憶状態との間に齟齬が生じる。
【００１６】
したがって、上記判定部が、互いに直列に接続された複数のメモリ素子からの出力の値に基づいて判定した複数のメモリ素子の記憶状態と、互いに並列に接続された複数のメモリ素子からの出力の値に基づいて判定した複数のメモリ素子の記憶状態との間に齟齬が生じていると判定した場合、例えば、その複数のメモリ素子の使用を禁止することにより、半導体記憶装置の信頼性を確実に高くすることができる。
【００１７】
すなわち、本発明の半導体記憶装置は、メモリ素子の破壊や性能劣化などに起因する不良による誤読み出しの確率を大幅に低減することができる。
【００１８】
一実施形態の半導体記憶装置では、
多数決回路を備え、
上記メモリ回路および判定部により構成されるメモリユニットが複数あり、
上記各メモリユニットの判定部は、上記複数のメモリ素子の良／不良の判定結果と、良と判定した場合の上記複数のメモリ素子の記憶状態とを出力し、
上記多数決回路は、上記各メモリユニットの判定部からの出力を受けて、良の判定結果を出力する判定部から出力される上記複数のメモリ素子の記憶状態の多数決を行う。
【００１９】
上記実施形態の半導体記憶装置によれば、上記多数決回路は、各メモリユニットの判定部からの出力を受けて、良の判定結果を出力する判定部から出力される複数のメモリ素子の記憶状態の多数決を行うので、複数の判定部の出力から最も信頼性の高い出力を検出することができる。
【００２０】
したがって、上記半導体記憶装置は、多数決回路を備えていない場合よりも信頼性を高くすることができる。
【００２１】
一実施形態の半導体記憶装置では、
上記メモリ素子は不揮発性メモリ素子である。
【００２２】
上記実施形態の半導体記憶装置によれば、上記メモリ素子は不揮発性メモリ素子であるので、電源が供給されなくても情報を保持することができる。
【００２３】
一実施形態の半導体記憶装置では、
上記メモリ素子は絶縁性基板上に形成されている。
【００２４】
上記実施形態の半導体記憶装置によれば、上記メモリ素子は絶縁性基板上に形成されているので、例えば表示装置に用いることができる。
【００２５】
一実施形態の半導体記憶装置では、
上記複数のメモリ素子は第１〜第ｍ（ｍは２以上の整数）のメモリ素子からなり、
上記複数のスイッチング素子は第１〜第ｎ（ｎ＝３×（ｍ−１））のスイッチング素子からなる。
【００２６】
上記実施形態の半導体記憶装置によれば、上記複数のメモリ素子は第１〜第ｍ（ｍは２以上の整数）のメモリ素子からなり、複数のスイッチング素子は第１〜第ｎ（ｎ＝３×（ｍ−１））のスイッチング素子からなるので、比較的少ない素子数で、信頼性を高くすることができる。
【００２７】
一実施形態の半導体記憶装置は、
上記判定部は、
上記メモリ回路に接続されると共に、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第１の記憶回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第２の記憶回路と、
上記第１，第２の記憶回路に接続されると共に、上記第１，第２の記憶回路のそれぞれに記憶された上記複数のメモリ素子の記憶状態に基づいて、上記複数のメモリ素子の良／不良を判定する判定回路と
を有する。
【００２８】
上記実施形態の半導体記憶装置によれば、上記判定回路は、第１，第２の記憶回路のそれぞれに記憶された複数のメモリ素子の記憶状態に基づいて、複数のメモリ素子の良／不良を判定するので、複数のメモリ素子に破壊や劣化が生じているか否かを判定することができる。
【００２９】
一実施形態の半導体記憶装置では、
上記読み出し回路は、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第１の読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第２の読み出し回路と
を含む。
【００３０】
上記実施形態の半導体記憶装置によれば、上記第１の読み出し回路と第２の読み出し回路とがあるので、複数のメモリ素子が互いに直列に接続されたときの読み出し動作における判定レベルと、複数のメモリ素子が互いに並列に接続されたときの読み出し動作における判定レベルとを互いに異ならせることができる。
【００３１】
したがって、上記第１の読み出し回路と第２の読み出し回路とを用いて、メモリ回路からの出力の値に基づいて複数のメモリ素子の記憶状態を高精度に判定することができる。
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
一実施形態の半導体記憶装置では、
上記メモリ素子は抵抗性素子である。
【００３８】
上記実施形態の半導体記憶装置によれば、上記メモリ素子は抵抗性素子であるので、不揮発性メモリに比べて、高速性に優れている。
【００３９】
本発明の表示装置は、本発明の半導体記憶装置を備えることを特徴としている。
【００４０】
上記構成の表示装置によれば、上記半導体記憶装置を備えるので、製造歩留まりを高くでき、かつ、信頼性も高くすることができる。
【００４１】
本発明の電子機器は、本発明の半導体記憶装置を備えることを特徴としている。
【００４２】
上記構成の電子機器によれば、上記半導体記憶装置を備えるので、製造歩留まりを高くでき、かつ、信頼性も高くすることができる。
【００４３】
なお、上記電子機器の具体例としては、携帯電話などの携帯情報端末、携帯オーディオ機器、携帯映像機器、ＤＶＤ（デジタル万能ディスク）装置、テレビなどがある。
【発明の効果】
【００４４】
本発明の半導体記憶装置によれば、複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、判定部が、切換回路によって互いに直列に接続された複数のメモリ素子からの出力と、切換回路によって互いに並列に接続された複数のメモリ素子からの出力とを比較して状態を判定するので、その比較結果に基づいてメモリ素子の破壊や劣化を検出することができる。
【００４５】
したがって、上記複数のメモリ素子のうちの少なくとも１つに破壊や劣化が生じている場合、その破壊や劣化が生じているメモリ素子の使用を禁止して、半導体記憶装置の信頼性を確実に高くすることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００４７】
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置が備えるメモリ回路１の回路図である。
【００４８】
上記メモリ回路１は、２つのメモリ素子１１ａ，１１ｂと、この２つのメモリ素子１１ａ，１１ｂの接続状態を切り替えるためのスイッチング素子１２ａ，１２ｂ，１２ｃとを含んでる。
【００４９】
上記メモリ素子１１ａ，１１ｂは、それぞれ、不揮発性メモリ素子であって、電界効果型のＮチャネルトランジスタである。このＮチャネルトランジスタは、電荷を保持する機能を有する記憶部を備えている。
【００５０】
上記スイッチング素子１２ａ，１２ｂ，１２ｃは、それぞれ、電界効果型のＮチャネルトランジスタである。また、上記スイッチング素子１２ａ，１２ｂ，１２ｃは、メモリ素子１１ａ，１１ｂを互いに直列に接続したり、並列に接続したりする。
【００５１】
以下、上記メモリ回路１の動作について説明する。
【００５２】
まず、上記メモリ素子１１ａ，１１ｂの全ての記憶状態を同一にするための処理を行う。
【００５３】
次に、上記スイッチング素子１２ａ，１２ｃを非導通状態にし、かつ、スイッチング素子１２ｂを導通状態にして、２つのメモリ素子１１ａ，１１ｂを互いに直列に接続させる。この状態で、上記メモリ素子１１ａ，１１ｂの情報を読み出すための電圧を入出力端子１３ａと入出力端子１３ｂとの間に印加し、入出力端子１３ａまたは入出力端子１３ｂから出力される電流を検出する。そして、上記電流の値に基づいて、メモリ素子１１ａ，１１ｂの記憶状態を判定する。
【００５４】
次に、上記スイッチング素子１２ａ，１２ｃを導通状態にし、かつ、スイッチング素子１２ｂを非導通状態にして、２つのメモリ素子１１ａ，１１ｂを互いに並列に接続させる。この状態で、上記メモリ素子１１ａ，１１ｂの情報を読み出すための電圧を入出力端子１３ａと入出力端子１３ｂとの間に印加し、入出力端子１３ａまたは入出力端子１３ｂから出力される電流を検出する。そして、上記電流の値に基づいて、メモリ素子１１ａ，１１ｂの記憶状態を判定する。
【００５５】
上記メモリ素子１１ａ，１１ｂが共にプラグラム状態である場合、メモリ素子１１ａ，１１ｂの各記憶部が電荷を保持している。このため、上記電圧が入出力端子１３ａと入出力端子１３ｂとの間に印加されると、メモリ素子１１ａ，１１ｂが共に正常なら、メモリ素子１１ａ，１１ｂの直列接続時でも並列接続時でも、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも小さくなる。その結果、上記メモリ素子１１ａ，１１ｂの直列接続時および並列接続時の両方において、メモリ素子１１ａ，１１ｂはプログラム状態と判定される。
【００５６】
これに対して、上記メモリ素子１１ａ，１１ｂの一方に破壊や劣化があると、メモリ素子１１ａ，１１ｂの直列接続時には、メモリ素子１１ａ，１１ｂの他方が正常であるため、その他方の働きによって、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも小さくなって、メモリ素子１１ａ，１１ｂはプログラム状態と判定されるが、メモリ素子１１ａ，１１ｂの並列接続時には、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも大きくなって、メモリ素子１１ａ，１１ｂは消去状態と判定されてしまう。
【００５７】
また、上記メモリ素子１１ａ，１１ｂが共に消去状態である場合、メモリ素子１１ａ，１１ｂが共に正常なら、メモリ素子１１ａ，１１ｂの直列接続時でも並列接続時でも、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも大きくなって、メモリ素子１１ａ，１１ｂは消去状態と判定される。
【００５８】
これに対して、上記メモリ素子１１ａ，１１ｂの一方に破壊や劣化があると、メモリ素子１１ａ，１１ｂの並列接続時には、メモリ素子１１ａ，１１ｂの他方が正常であるため、その他方の働きによって、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも大きくなって、メモリ素子１１ａ，１１ｂは消去状態と判定されるが、メモリ素子１１ａ，１１ｂの直列接続時には、入出力端子１３ａまたは入出力端子１３ｂから出力される電流の値は所定値よりも小さくなって、メモリ素子１１ａ，１１ｂはプログラム状態と判定されてしまう。
【００５９】
このように、上記メモリ素子１１ａ，１１ｂの一方に破壊や劣化があると、メモリ素子１１ａ，１１ｂの直列接続時の記憶状態の判定結果と、メモリ素子１１ａ，１１ｂの並列接続時の記憶状態の判定結果との間に齟齬が生じる。
【００６０】
したがって、上記メモリ素子１１ａ，１１ｂの直列接続時の記憶状態の判定結果と、メモリ素子１１ａ，１１ｂの並列接続時の記憶状態の判定結果とを比較し、２つの判定結果の間に齟齬が生じていれば、メモリ素子１１ａ，１１ｂのどちらかに不良があると考えられる。
【００６１】
したがって、上記メモリ素子１１ａ，１１ｂの不良を検出できるので、半導体記憶装置の信頼性を確実に高くすることができる。
【００６２】
（第２実施形態）
図２は、本発明の第２実施形態の半導体記憶装置が備えるメモリ回路２の回路図である。
【００６３】
上記メモリ回路２は、３つのメモリ素子２１ａ，２１ｂ，２１ｃと、この３つのメモリ素子２１ａ，２１ｂ，２１ｃの接続状態を切り替えるためのスイッチング素子２２ａ，２２ｂ，…，２２ｆとを含んでいる。
【００６４】
上記メモリ素子２１ａ，２１ｂ，２１ｃは、それぞれ、不揮発性メモリ素子であって、電界効果型のＮチャネルトランジスタである。このＮチャネルトランジスタは、電荷を保持する機能を有する記憶部を備えている。
【００６５】
上記スイッチング素子２２ａ，２２ｂ，…，２２ｆは、それぞれ、電界効果型のＮチャネルトランジスタである。また、上記スイッチング素子２２ａ，２２ｂ，…，２２ｆは、メモリ素子２１ａ，２１ｂ，２１ｃを互いに直列に接続したり、並列に接続したりする。
【００６６】
以下、上記メモリ素子２１ａ，２１ｂ，２１ｃの破壊または劣化の検出について説明する。
【００６７】
まず、上記メモリ素子２１ａ，２１ｂ，２１ｃの全ての記憶状態を同一にするための処理を行う。
【００６８】
次に、上記スイッチング素子２２ａ，２２ｃ，２２ｄ，２２ｆを非導通状態にし、かつ、スイッチング素子２２ｂ，２２ｅを導通状態にして、３つのメモリ素子２１ａ，２１ｂ，２１ｃを互いに直列に接続させる。この状態で、上記メモリ素子２１ａ，２１ｂ，２１ｃの情報を読み出すための電圧を入出力端子２３ａと入出力端子２３ｂとの間に印加し、入出力端子２３ａまたは入出力端子２３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、メモリ素子２１ａ，２１ｂ，２１ｃの記憶状態を判定する。
【００６９】
次に、上記スイッチング素子２２ａ，２２ｃ，２２ｄ，２２ｆを導通状態にし、かつ、スイッチング素子２２ｂ，２２ｅを非導通状態にして、３つのメモリ素子２１ａ，２１ｂ，２１ｃを互いに並列に接続させる。この状態で、上記メモリ素子２１ａ，２１ｂ，２１ｃの情報を読み出すための電圧を入出力端子２３ａと入出力端子２３ｂとの間に印加し、入出力端子２３ａまたは入出力端子２３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、メモリ素子２１ａ，２１ｂ，２１ｃの記憶状態を判定する。
【００７０】
次に、上記メモリ素子２１ａ，２１ｂ，２１ｃの直列接続時の記憶状態の判定結果と、メモリ素子２１ａ，２１ｂ，２１ｃの並列接続時の記憶状態の判定結果とを比較する。ここで、上記メモリ素子２１ａ，２１ｂ，２１ｃの直列接続時の記憶状態の判定結果と、メモリ素子２１ａ，２１ｂ，２１ｃの並列接続時の記憶状態の判定結果との間に齟齬があれば、メモリ素子２１ａ，２１ｂ，２１ｃのうちの少なくとも１つに破壊や劣化が生じていると判定することができる。
【００７１】
上記メモリ回路２は、上記第１実施形態のメモリ回路１に比べて、回路面積が大きくなっているが、信頼性は高くなっている。
【００７２】
つまり、上記メモリ回路１において、メモリ素子１１ａ，１１ｂの両方に破壊や劣化があると、メモリ素子１１ａ，１１ｂの両方とも所望の状態とは逆になり、メモリ素子１１ａ，１１ｂの状態が誤って判定されてしまう。このような誤判定の確率は、一般的に、メモリ素子の数が増加に伴って小さくなる。
【００７３】
したがって、上記メモリ回路２は、上記第１実施形態のメモリ回路１よりも、メモリ素子の数が多いため、誤判定の確率が低減され、半導体記憶装置の信頼性を高めることができる。
【００７４】
（第３実施形態）
図３は、本発明の第３実施形態の半導体記憶装置が備えるメモリ回路３の回路図である。
【００７５】
上記メモリ回路３は、４つのメモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄと、この４つのメモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの接続状態を切り替えるためのスイッチング素子３２ａ，３２ｂ，…，３２ｉとを含んでいる。
【００７６】
上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄは、それぞれ、不揮発性メモリ素子であって、電界効果型のＮチャネルトランジスタである。このＮチャネルトランジスタは、電荷を保持する機能を有する記憶部を備えている。
【００７７】
上記スイッチング素子３２ａ，３２ｂ，…，３２ｉは、それぞれ、電界効果型のＮチャネルトランジスタである。また、上記スイッチング素子３２ａ，３２ｂ，…，３２ｉは、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄを互いに直列に接続したり、並列に接続したりする。
【００７８】
以下、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの破壊または劣化の検出について説明する。
【００７９】
まず、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの全ての記憶状態を同一にするための処理を行う。
【００８０】
次に、上記スイッチング素子３２ａ，３２ｃ，３２ｄ，３２ｆ，３２ｇ，３２ｉを非導通状態にし、かつ、スイッチング素子３２ｂ，３２ｅ，３２ｈを導通状態にして、４つのメモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄを互いに直列に接続させる。この状態で、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの情報を読み出すための電圧を入出力端子３３ａと入出力端子３３ｂとの間に印加し、入出力端子３３ａまたは入出力端子３３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの記憶状態を判定する。
【００８１】
次に、上記スイッチング素子３２ａ，３２ｃ，３２ｄ，３２ｆ，３２ｇ，３２ｉを導通状態にし、かつ、スイッチング素子３２ｂ，３２ｅ，３２ｈを非導通状態にして、４つのメモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄを互いに並列に接続させる。この状態で、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの情報を読み出すための電圧を入出力端子３３ａと入出力端子３３ｂとの間に印加し、入出力端子３３ａまたは入出力端子３３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの記憶状態を判定する。
【００８２】
次に、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの直列接続時の記憶状態の判定結果と、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの並列接続時の記憶状態の判定結果とを比較する。ここで、上記メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの直列接続時の記憶状態の判定結果と、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄの並列接続時の記憶状態の判定結果との間に齟齬があれば、メモリ素子３１ａ，３１ｂ，３１ｃ，３１ｄのうちの少なくとも１つに破壊や劣化が生じていると判定することができる。
【００８３】
上記メモリ回路３は、上記第２実施形態のメモリ回路２に比べて、回路面積が大きくなっているが、信頼性は高くなっている。
【００８４】
上記第１実施形態、第２実施形態および第３実施形態から判るように、本発明のメモリ回路は、少なくともｍ個（ｍは２以上の整数）のメモリ素子と、ｎ（ｎ＝３×（ｍ−１））個のスイッチング素子とを含むものである。そして、上記ｎ個のスイッチング素子は、ｍ個のメモリ素子を互いに直列に接続したり、並列に接続したりする。
【００８５】
上記メモリ素子の数を多くすれば、メモリ回路の回路面積は増大するが、メモリ回路の信頼性を高くすることができる。
【００８６】
また、図１〜図３の半導体記憶装置では、電界効果型のＮチャネルトランジスタをメモリ素子として用いていたが、電界効果型のＰチャネルトランジスタをメモリ素子として用いてもよい。
【００８７】
また、図１〜図３の半導体記憶装置において、トランジスタ素子以外の素子をメモリ素子として用いてもよい。
【００８８】
また、図１〜図３の半導体記憶装置では、電界効果型のＮチャネルトランジスタをスイッチング素子として用いていたが、電界効果型のＰチャネルトランジスタをスイッチング素子として用いてもよいし、電界効果型のＮチャネルトランジスタと電界効果型のＰチャネルトランジスタとを組み合わせたトランスミッションゲートを用いてもよい。
【００８９】
また、図１〜図３の半導体記憶装置において、スイッチング素子のゲート電圧に入力される電圧は、読み出し電圧と異なる電圧を与えても構わない。
【００９０】
特に、上記スイッチング素子としてＮチャネルトランジスタまたはＰチャネルトランジスタのいずれか一方のみを用いた場合は、スイッチング素子のゲート電圧に入力する電圧として、読み出し電圧よりも高いオーバードライブ電圧を印加することが好ましい。
【００９１】
また、その場合において、上記スイッチング素子のゲート電圧に入力する電圧として、読み出し電圧よりも高いオーバードライブ電圧を印加すると、入出力端子間の電圧がスイッチング素子の影響で変動するのを抑制することが可能となり、より高精度にメモリ素子に記憶された情報を読み出すことが可能となる。
【００９２】
（第４実施形態）
図４は、本発明の第４実施形態の半導体記憶装置が備えたメモリ回路４の回路図である。
【００９３】
上記メモリ回路４は、３つの抵抗性素子４１ａ，４１ｂ，４１ｃと、この３つの抵抗性素子４１ａ，４１ｂ，４１ｃの接続状態を切り替えるためのスイッチング素子４２ａ，４２ｂ，…，４２ｆとを含んでいる。
【００９４】
上記抵抗性素子４１ａ，４１ｂ，４１ｃの具体例としては、例えばＲＲＡＭ（アールラム）、ヒューズおよびアンチヒューズなどが挙げられる。
【００９５】
上記スイッチング素子４２ａ，４２ｂ，…，４２ｆは、それぞれ、電界効果型のＮチャネルトランジスタである。また、上記スイッチング素子４２ａ，４２ｂ，…，４２ｆは、抵抗性素子４１ａ，４１ｂ，４１ｃを互いに直列に接続したり、並列に接続したりする。
【００９６】
上記構成のメモリ回路４も、メモリ回路１〜３と同様に、入出力端子４３ａと入出力端子４３ｂとの間に読み出し電圧を印加し、その間を流れる電流の多寡により記憶されている情報を判定する。
【００９７】
以下、上記抵抗性素子４１ａ，４１ｂ，４１ｃの破壊または劣化の検出について説明する。
【００９８】
まず、上記抵抗性素子４１ａ，４１ｂ，４１ｃの全ての記憶状態を同一にするための処理を行う。
【００９９】
次に、上記スイッチング素子４２ａ，４２ｃ，４２ｄ，４２ｆを非導通状態にし、かつ、スイッチング素子４２ｂ，４２ｅを導通状態にして、３つの抵抗性素子４１ａ，４１ｂ，４１ｃを互いに直列に接続する。この状態で、上記抵抗性素子４１ａ，４１ｂ，４１ｃの情報を読み出すための電圧を入出力端子４３ａと入出力端子４３ｂとの間に印加し、入出力端子４３ａまたは入出力端子４３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、抵抗性素子４１ａ，４１ｂ，４１ｃの記憶状態を判定する。
【０１００】
次に、上記スイッチング素子４２ａ，４２ｃ，４２ｄ，４２ｆを導通状態にし、かつ、スイッチング素子４２ｂ，４２ｅを非導通状態にして、３つの抵抗性素子４１ａ，４１ｂ，４１ｃを互いに並列に接続する。この状態で、上記抵抗性素子４１ａ，４１ｂ，４１ｃの情報を読み出すための電圧を入出力端子４３ａと入出力端子４３ｂとの間に印加し、入出力端子４３ａまたは入出力端子４３ｂから出力される電流の値を検出する。そして、上記電流の値に基づいて、抵抗性素子４１ａ，４１ｂ，４１ｃの記憶状態を判定する。
【０１０１】
次に、上記抵抗性素子４１ａ，４１ｂ，４１ｃの直列接続時の記憶状態の判定結果と、抵抗性素子４１ａ，４１ｂ，４１ｃの並列接続時の記憶状態の判定結果とを比較する。ここで、上記抵抗性素子４１ａ，４１ｂ，４１ｃの直列接続時の記憶状態の判定結果と、抵抗性素子４１ａ，４１ｂ，４１ｃの並列接続時の記憶状態の判定結果との間に齟齬があれば、抵抗性素子４１ａ，４１ｂ，４１ｃのうちの少なくとも１つに破壊や劣化が生じていると判定することができる。
【０１０２】
（第５実施形態）
図５は本発明の第５実施形態の半導体記憶装置の回路図である。
【０１０３】
上記半導体記憶装置は、メモリ回路５１と、読み出し回路５２、第１の記憶回路５３ａ、第２の記憶回路５３ｂおよび判定回路５４から成る判定部５０とを備えている。
【０１０４】
上記メモリ回路５１は、図１〜図４に示すメモリ回路１，２，３，４のうちのいずれか１つと同一の構成を有している。
【０１０５】
上記読み出し回路５２は、メモリ回路５１から出力された電流を受け、この電流に基づいて、メモリ回路５１が含む複数のメモリ素子または抵抗性素子の情報を読み出す。つまり、上記読み出し回路５２は、メモリ回路５１からの電流に基づいて、メモリ回路５１が含む複数のメモリ素子または抵抗性素子がプログラム状態または消去状態であるかを判定する。ここで、上記メモリ回路５１はプログラム状態であるとの判定が出た場合、読み出し回路５２は、第１の記憶回路５３ａまたは第２の記憶回路５３ｂへ向けて、「０」を示す信号を出力する。一方、上記メモリ回路５１は消去状態であるとの判定が出た場合、読み出し回路５２は、第１の記憶回路５３ａまたは第２の記憶回路５３ｂへ向けて、「１」を示す信号を出力する。
【０１０６】
上記第１の記憶回路５３ａは、読み出し回路５２から出力された信号を受け、その信号を記憶する。上記信号は、上記メモリ素子または抵抗性素子が互いに直列に接続されているときに、読み出し回路５２が出力するものである。
【０１０７】
上記第２の記憶回路５３ｂは、読み出し回路５２から出力された信号を受け、その信号を記憶する。上記信号は、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときに、読み出し回路５２が出力するものである。
【０１０８】
すなわち、上記第１の記憶回路５３ａは、互いに直列に接続された複数のメモリ素子または抵抗性素子の記憶状態に関する情報を記憶する一方、第２の記憶回路５３ｂは、互いに並列に接続された複数のメモリ素子または抵抗性素子の記憶状態に関する情報を記憶する。
【０１０９】
上記判定回路５４は、第１の記憶回路５３ａおよび第２の記憶回路５３ｂに記憶されている情報から、メモリ回路５１に記憶されている情報の信頼性を判定すると共に、上記メモリ素子または抵抗性素子の記憶状態を示すデータを出力する。
【０１１０】
より詳しくは、上記第１の記憶回路５３ａおよび第２の記憶回路５３ｂが共に「０」を記憶しているとき、判定回路５４は、記憶回路５３ａ，５３ｂに記憶されている情報が信頼性の高いものであると判定し、記憶状態出力線５５ａおよびエラー状態出力線５５ｂのそれぞれに「０」を出力する。
【０１１１】
また、上記第１の記憶回路５３ａおよび第２の記憶回路５３ｂが共に「１」を記憶しているとき、判定回路５４は、記憶回路５３ａ，５３ｂに記憶されている情報が信頼性の高いものであると判定し、記憶状態出力線５５ａに「１」を出力し、エラー状態出力線５５ｂに「０」を出力する。
【０１１２】
また、上記第１の記憶回路５３ａが「０」を記憶し、かつ、第２の記憶回路５３ｂが「１」を記憶しているとき、または、第１の記憶回路５３ａが「１」を記憶し、かつ、第２の記憶回路５３ｂが「０」を記憶しているとき、判定回路５４は、記憶回路５３ａ，５３ｂに記憶されている情報が信頼性の低いものであると判定し、記憶状態出力線５５ａに有効な信号を出力せず、エラー状態出力線５５ｂに「１」を出力する。
【０１１３】
すなわち、上記判定回路５４から記憶状態出力線５５ａに出力される信号は、メモリ回路５１が含む複数のメモリ素子または抵抗性素子の記憶状態を示す。具体的には、上記信号が「０」である場合、判定回路５４は上記メモリ素子または抵抗性素子の記憶状態をプラグラム状態と判定している。一方、上記信号が「１」ある場合、判定回路５４は上記メモリ素子または抵抗性素子の記憶状態を消去状態と判定している。
【０１１４】
また、上記判定回路５４からエラー状態出力線５５ｂに出力される信号は、上記メモリ素子または抵抗性素子に破壊や劣化があるか否かを示す。具体的には、上記エラー状態出力線５５ｂの信号が「０」である場合、判定回路５４は上記メモリ素子または抵抗性素子に破壊や劣化がないと判定している。一方、上記エラー状態出力線５５ｂの信号が「１」である場合、判定回路５４は上記メモリ素子または抵抗性素子に破壊や劣化があると判定している。
【０１１５】
このように、上記判定回路５４からエラー状態出力線５５ｂに出力される信号に基づいて、メモリ回路５１が含む複数のメモリ素子または抵抗性素子に破壊や劣化がある否かが判るので、半導体記憶装置の信頼性を高くすることができる。
【０１１６】
また、上記読み出し回路５２の判定レベルは、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときと、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときとで異なるようにするのが好ましい。
【０１１７】
具体的な手法としては、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときと、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときとで、読み出し回路５２に与える一部または全ての電圧を適宜変えることによって、読み出し回路５２の判定レベルを各判定時において適切に設定することが可能となる。
【０１１８】
また、別の手法としては、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときの適切な判定レベルに設定した読み出し回路と、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときの適切な判定レベルに設定した読み出し回路とを用いる方法が挙げられる。
【０１１９】
（第６実施形態）
図６は本発明の第６実施形態の半導体記憶装置の回路図である。また、図６において、図５に示した第５実施形態の構成部と同一構成部は、図５における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
【０１２０】
上記半導体記憶装置は、第１の読み出し回路６２ａ、第２の読み出し回路６２ｂ、第１の記憶回路５３ａ、第２の記憶回路５３ｂおよび判定回路５４から成る判定部６０を備えている点が上記第５実施形態とは異なる。
【０１２１】
上記第１の読み出し回路６２ａは、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときに、メモリ回路５１から出力された電流を受け、この電流に基づいて、メモリ回路５１が含む複数のメモリ素子または抵抗性素子の情報を読み出す。つまり、上記第１の読み出し回路６２ａは、メモリ回路５１で互いに直列に接続された複数のメモリ素子または抵抗性素子からの電流に基づいて、上記メモリ素子または抵抗性素子の記憶状態を判定する。なお、上記第１の読み出し回路６２ａの判定結果は第１の記憶回路５３ａに記憶される。
【０１２２】
上記第２の読み出し回路６２ｂは、メモリ回路５１が含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときに、メモリ回路５１から出力された電流を読み出し、この電流に基づいて、メモリ回路５１が含む複数のメモリ素子または抵抗性素子の情報を読み出す。つまり、上記第２の読み出し回路６２ｂは、メモリ回路５１で互いに並列に接続された複数のメモリ素子または抵抗性素子からの電流に基づいて、上記メモリ素子または抵抗性素子の記憶状態を判定する。なお、上記第２の読み出し回路６２ｂの判定結果は第２の記憶回路５３ｂに記憶される。
【０１２３】
上記構成の半導体記憶装置は、第１の読み出し回路６２ａおよび第２の読み出し回路６２ｂを備えているので、第１の読み出し回路６２ａの読み出し時の判定レベルと、第２の読み出し回路６２ｂの読み出し時の判定レベルとを異ならせることができる。
【０１２４】
したがって、上記メモリ回路５１が含む複数のメモリ素子または抵抗性素子の接続状態に応じた適切な読み出しを行うことができる。
【０１２５】
なお、上記半導体装置は、上記第５実施形態の半導体記憶装置と同じ作用効果も奏する。
【０１２６】
（第７実施形態）
図７は本発明の第７実施形態の半導体記憶装置の回路図である。また、図７において、図５に示した第５実施形態の構成部と同一構成部は、図５における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
【０１２７】
上記半導体記憶装置は、第１のメモリ回路７１ａおよび第２のメモリ回路７１ｂを備えている点が上記第５実施形態とは異なる。
【０１２８】
上記第１のメモリ回路７１ａおよび第２のメモリ回路７１ｂは、それぞれ、図１〜図４に示すメモリ回路１，２，３，４のうちのいずれか１つと同一の構成を有すると共に、読み出し回路５２に接続されている。
【０１２９】
上記読み出し回路５２は、第１のメモリ回路７１ａから出力された電流を受け、この電流に基づいて、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子の情報を読み出す。つまり、上記読み出し回路５２は、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子からの電流に基づいて、上記メモリ素子または抵抗性素子の記憶状態を判定する。また、上記読み出し回路５２は、第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子からの電流に基づいて、上記メモリ素子または抵抗性素子の記憶状態も判定する。
【０１３０】
上記構成の半導体記憶装置は、２つの対になる第１，第２のメモリ回路７１ａ，７１ｂを備えるので、回路面積は大きくなるが、図５の半導体記憶装置と比較して大きな電流差を生み出すことが可能であるため、原理的に読み出しのためのウインドウマージンを大きくすることが可能となる。
【０１３１】
したがって、本第７実施形態の半導体記憶装置は、図５の半導体記憶装置よりも信頼性を高くすることができる。
【０１３２】
また、上記第５実施形態と同様に、本第７実施形態の半導体記憶装置における読み出し回路５２の判定レベルは、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときと、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときとで異なるようにするのが好ましい。
【０１３３】
具体的な手法としては、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときと、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときとで、読み出し回路５２に与える一部または全ての電圧を適宜変えることによって、読み出し回路５２の判定レベルを各判定時において適切に設定することが可能となる。
【０１３４】
また、別の手法としては、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときの適切な判定レベルに設定した読み出し回路と、第１，第２のメモリ回路７１ａ，７１ｂが含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときの適切な判定レベルに設定した読み出し回路とを用いる方法が挙げられる。
【０１３５】
（第８実施形態）
図８は本発明の第８実施形態の半導体記憶装置の回路図である。また、図８において、図６，図７に示した第６，第７実施形態の構成部と同一構成部は、図６，図７における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
【０１３６】
上記半導体記憶装置は、上記第６実施形態と上記第７実施形態とを適宜組み合わせたものであり、第１の読み出し回路６２ａ、第２の読み出し回路６２ｂ、第１のメモリ回路７１ａおよび第２のメモリ回路７１ｂを備えている。
【０１３７】
上記第１の読み出し回路６２ａは、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときに、第１のメモリ回路７１ａから出力された電流を受け、この電流に基づいて、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子の記憶状態を判定する。また、上記第１の読み出し回路６２ａは、第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子が互いに直列に接続されているときに、第２のメモリ回路７１ｂから出力された電流を受け、この電流に基づいて、第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子の記憶状態を判定する。なお、上記第１の読み出し回路６２ａの判定結果は第１の記憶回路５３ａに記憶される。
【０１３８】
上記第２の読み出し回路６２ｂは、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときに、第１のメモリ回路７１ａから出力された電流を受け、この電流に基づいて、第１のメモリ回路７１ａが含む複数のメモリ素子または抵抗性素子の記憶状態を判定する。また、上記第２の読み出し回路６２ｂは、第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子が互いに並列に接続されているときに、第２のメモリ回路７１ｂから出力された電流を受け、この電流に基づいて、第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子の記憶状態を判定する。なお、上記第２の読み出し回路６２ｂの判定結果は第２の記憶回路５３ｂに記憶される。
【０１３９】
上記構成の半導体記憶装置は、第１の読み出し回路６２ａおよび第２の読み出し回路６２ｂを備えているので、第１の読み出し回路６２ａの読み出し時の判定レベルと、第２の読み出し回路６２ｂの読み出し時の判定レベルとを異ならせることができる。
【０１４０】
したがって、上記第１のメモリ回路７１ａまたは第２のメモリ回路７１ｂが含む複数のメモリ素子または抵抗性素子の接続状態に応じた適切な読み出しを行うことができる。
【０１４１】
なお、上記半導体装置は、上記第７実施形態の半導体記憶装置と同じ作用効果も奏する。
【０１４２】
また、図５〜図８の半導体記憶装置の読み出し回路は、オフセット電圧をキャンセルする機構を備えてもよい。
【０１４３】
特に、絶縁性基板上に形成された素子の場合、例えば、単結晶シリコン基板上に形成されたトランジスタの特性などと比較して、素子特性のばらつきが大きくなる傾向にある。このため、上記読み出し回路にオフセット電圧をキャンセルする機構が備わっていれば、読み出し回路を構成する素子の特性ばらつきにかかわらず高精度にメモリ回路から情報を読み出すことが可能となり、より信頼性の高い半導体記憶装置を得ることが可能となる。
【０１４４】
上記第７実施形態、第８実施形態および第９実施形態において、判定部５０，６０の代わりに、判定部の一例として比較器を用いてもよい。この比較器は、判定部５０，６０と同様に、切換回路によって互いに直列に接続された複数のメモリ素子からの出力と、切換回路によって互いに並列に接続された複数のメモリ素子からの出力とを比較すると共に、切換回路によって互いに直列に接続された複数のメモリ素子からの出力と、切換回路によって互いに並列に接続された複数のメモリ素子からの出力との間に齟齬が生じている場合、メモリ素子に破壊や劣化が生じていることを示す信号出力するものである。
【０１４５】
（第９実施形態）
図９は本発明の第９実施形態の半導体記憶装置の回路図である。
【０１４６】
上記半導体記憶装置は、メモリユニット９１ａ，９１ｂ，…，９１ｅ、多数決回路９４および記憶回路９６を備えている。
【０１４７】
上記メモリユニット９１ａ，９１ｂ，…，９１ｅは、それぞれ、図５〜図８の半導体記憶装置うちのいずれか１つと同じ回路構成を有している。また、上記メモリユニット９１ａ，９１ｂ，…，９１ｅは、図５〜図８の記憶状態出力線５５ａと同様の記憶状態出力線９２ａ，９２ｂ，…，９２ｅを有すると共に、図５〜図８のエラー状態出力線５５ｂと同様のエラー状態出力線９３ａ，９３ｂ，…，９３ｅを有する。
【０１４８】
上記多数決回路９４は、記憶状態出力線９２ａ，９２ｂ，…，９２ｅの信号を受けると共に、エラー状態出力線９３ａ，９３ｂ，…，９３ｅの信号を受ける。そして、上記多数決回路９４は、エラー状態出力線９３ａ，９３ｂ，…，９３ｅからの信号に基づいて、メモリユニット９１ａ，９１ｂ，…，９１ｅから信頼性が高いものを選択し、この選択したメモリユニット９１ａ，９１ｂ，…，９１ｅの記憶状態出力線９２ａ，９２ｂ，…，９２ｅの信号の多数決を取る。
【０１４９】
すなわち、上記多数決回路９４においては、エラー出力として「０」を出力したメモリユニットの出力値の間で多数決が行われ、多数派となる出力値が決定される。なお、上記多数派と決定された出力値は接続線９５を介して記憶回路９６へ送られる。
【０１５０】
上記記憶回路９６は、多数決回路９４で多数派と決定された出力値を記憶する。この出力値は読み出し線９７を介して読み出すことができる。
【０１５１】
上記構成の半導体記憶装置によれば、エラー出力として「０」が出力された信頼性の高いデータのみの間で多数決を行うため、メモリ素子の破壊や不良などに起因するデータの誤判定の確率を大幅に低減することが可能となり、信頼性の高い半導体記憶装置を提供することが可能となる。
【０１５２】
（第１０実施形態）
図１０は本発明の第１０実施形態の表示装置１０１の概略構成図である。
【０１５３】
上記表示装置１０１は、ＴＦＴ（薄膜トランジスタ）液晶ディスプレイである。また、上記表示装置１０１は、画素部１０５と、ゲートドライバ１０４と、ソースドライバ１０３と、Ｄ／Ａ（デジタル／アナログ）変換器１０２と、制御回路１０６と、電源回路１０７と、メモリ部１０８とを備える。
【０１５４】
上記画素部１０５、ゲートドライバ１０４、ソースドライバ１０３、Ｄ／Ａ変換器１０２、上記制御回路１０６および上記電源回路１０７は、それぞれ、ＴＦＴ（薄膜トランジスタ）によって形成されたスイッチング素子を有する。
【０１５５】
上記メモリ部１０８は、図１〜図９の半導体記憶装置のいずれか１つである。
【０１５６】
以下、上記表示装置１０１の動作について説明する。
【０１５７】
上記表示装置１０１は、デジタル信号入力型の液晶ディスプレイであって、まず、外部端子からＤ／Ａ変換器１０２に映像のデジタル信号が入力され、また、外部端子から制御回路１０６にタイミング制御信号が入力され、また、外部端子から電源回路１０７に電源電圧が入力される。
【０１５８】
上記Ｄ／Ａ変換器１０２では、デジタル信号として入力された信号がアナログの電圧値に変換され、画素部１０５の画素に供給される。
【０１５９】
一方、上記ソースドライバ１０３およびゲートドライバ１０４は、制御回路１０６から出力された制御信号のタイミングにしたがって、画素部１０５のＴＦＴに電圧を供給する。
【０１６０】
また、上記電源回路１０７は、外部から入力された電圧を昇圧または降圧することによって、画素部１０５、Ｄ／Ａ変換器１０２、ソースドライバ１０３、ゲートドライバ１０４およびメモリ部１０８のそれぞれに適切な電源電圧を供給する。
【０１６１】
しかしながら、上述の通り、画素部１０５、ゲートドライバ１０４、ソースドライバ１０３、Ｄ／Ａ変換器１０２、制御回路１０６および電源回路１０７は、ＴＦＴにより構成されているが、一般的に絶縁性基板上に形成されるＴＦＴは、絶縁性基板の耐熱性が比較的低いため、素子間の特性ばらつきが大きく、これが表示装置１０１の表示特性のばらつきを大きくする大きな要因となっていた。
【０１６２】
このため、上記表示装置１０１では、絶縁性基板上に形成された不揮発性メモリ素子より構成されるメモリ部１０８が設けられており、表示装置１０１の製造が完了した後に動作テストが行われ、この動作テストの結果に基づいて表示装置１０１の製品間の表示特性のばらつきを補正するデジタル値で示されたパラメータを、メモリ部１０８に記憶する。
【０１６３】
要するに、上記表示装置１０１は、絶縁性基板と、この絶縁性基板上に形成されたメモリ部１０８とを備えていることによって、品質を高くすることができ、価格を低く抑えることができる。
【０１６４】
（第１１実施形態）
図１１は本発明の第１１実施形態の携帯電子機器の概略構成図である。
【０１６５】
上記携帯電子機器には、図１〜９の半導体記憶装置のいずれか１つが組み込まれている。この携帯電子機器は、表示部１１１、ＲＯＭ（読み出し専用メモリ）１１２、ＲＡＭ（ランダムアクセスメモリ）１１３、制御回路１１４、アンテナ１１５、無線回路１１６、電源回路１１７、オーディオ回路１１８、カメラモジュール１１９、メモリカード１２０を備えている。
【０１６６】
上記ＲＯＭ１１２は、携帯電子機器に内蔵されており、不揮発性を有し、かつ、書換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール１１９において撮影された画像データ、オーディオ回路１１８で再生させるためのオーディオデータなどのデータが記憶されている。このデータはメモリカード１２０に記憶されてもよい。
【０１６７】
上記メモリカード１２０は、ＲＯＭ１１２と同様に、不揮発性を有し、かつ、書換え可能である。また、上記メモリカード１２０は、さらに、携帯電子機器に着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ１１２に収めることのできないデータの記憶などの役割を果たす。
【０１６８】
上記ＲＯＭ１１２およびメモリカード１２０は、制御回路１１４より要求されると、記憶されたデータを制御回路１１４に送る。また、上記ＲＯＭ１１２およびメモリカード１２０より読み出されたデータは、必要に応じてＲＡＭ１１３にも転写される。
【０１６９】
上記表示部１１１は、上記第１０実施形態の表示装置１０１と同様の構成を有している。
【０１７０】
このように構成された携帯電子機器は、高品質かつ安価にすることが可能となる。
【０１７１】
なお、上記ＲＯＭ１１２およびメモリカード１２０の一部もしくは全てに図１〜図９の半導体記憶装置のいずれか１つを用いている。
【０１７２】
上記ＲＯＭ１１２およびメモリカード１２０の一部もしくは全てに図１〜図９の半導体記憶装置のいずれか１つを用いれば、信頼性の高い携帯電子機器を安価で提供することが可能となる。
【図面の簡単な説明】
【０１７３】
【図１】図１は本発明の第１実施形態の半導体記憶装置のメモリ回路の回路図である。
【図２】図２は本発明の第２実施形態の半導体記憶装置のメモリ回路の回路図である。
【図３】図３は本発明の第３実施形態の半導体記憶装置のメモリ回路の回路図である。
【図４】図４は本発明の第４実施形態の半導体記憶装置のメモリ回路の回路図である。
【図５】図５は本発明の第５実施形態の半導体記憶装置の回路図である。
【図６】図６は本発明の第６実施形態の半導体記憶装置の回路図である。
【図７】図７は本発明の第７実施形態の半導体記憶装置の回路図である。
【図８】図８は本発明の第８実施形態の半導体記憶装置の回路図である。
【図９】図９は本発明の第９実施形態の半導体記憶装置の回路図である。
【図１０】図１０は本発明の第１０実施形態の表示装置の概略構成図である。
【図１１】図１１は本発明の第１１実施形態の携帯電子機器の概略構成図である。
【図１２】図１２は従来の半導体記憶装置の回路図である。
【符号の説明】
【０１７４】
１，２，３，４，５１，  メモリ回路
１１ａ，１１ｂ，２１ａ，２１ｂ，２１ｃ，３１ａ，３１ｂ，３１ｃ，３１ｄ  メモリ素子
１２ａ，１２ｂ，１２ｃ，２２ａ，２２ｂ，…，２２ｆ，３２ａ，３２ｂ，…，３２ｉ，４２ａ，４２ｂ，…，４２ｆ  スイッチング素子
４１ａ，４１ｂ，４１ｃ  抵抗性素子
５０，６０  判定部
５２  読み出し回路
５３ａ  第１の記憶回路
５３ｂ  第２の記憶回路
５４  判定回路
６２ａ  第１の読み出し回路
６２ｂ  第２の読み出し回路
９４  多数決回路
７１ａ  第１のメモリ回路
７１ｂ  第２のメモリ回路
１０１  表示装置
【図１】
0005068136.tif 000002
【図２】
0005068136.tif 000003
【図３】
0005068136.tif 000004
【図４】
0005068136.tif 000005
【図５】
0005068136.tif 000006
【図６】
0005068136.tif 000007
【図７】
0005068136.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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