(57)【特許請求の範囲】
【請求項１】
発電機電圧、発電機有効電力、発電機無効電力等の高速信号検出演算手段と、電圧制御に必要な機能を演算する高速制御演算手段と、プラント運転指令等を受信し制御入切指令等のロジック演算を行なう低速制御演算手段とを備えた励磁制御装置において、上記高速信号検出あるいは上記高速制御演算と、上記低速制御演算とを共通的な制御基板で処理し、前記制御基板の出力はサイリスタゲートドライブ基板に接続され、ゲートドライブ基板上で手動にて制御出力を調整しサイリスタゲートパルスを変えることで励磁用サイリスタ変換器内のサイリスタブリッジの電流分担の微調整ができるように構成した励磁制御装置。
【請求項２】
発電機電圧、発電機有効電力、発電機無効電力等の高速信号検出演算を行い、電圧制御に必要な機能を演算する高速制御演算を行い、プラント運転指令等を受信し制御入切指令等のロジック演算の低速制御演算を行うものにおいて、上記高速信号検出あるいは上記高速制御演算と、上記低速制御演算とを共通的な制御基板で処理し、前記制御基板の出力はサイリスタゲートドライブ基板に接続され、ゲートドライブ基板上で手動にて制御出力を調整しサイリスタゲートパルスを変えることで励磁用サイリスタ変換器内のサイリスタブリッジの電流分担の微調整ができるようにした励磁制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発電機の端子電圧を制御する励磁制御装置及び励磁制御方法に関する。
【背景技術】
【０００２】
発電機の励磁装置は、例えば、特許文献1に記載されているように、発電機の界磁巻線をサイリスタ整流器により励磁して、発電機の端子電圧を制御するように形成されている。サイリスタ整流器の電源は発電機の出力端に接続された励磁変圧器から供給される。また、サイリスタ整流器は３相全波整流のサイリスタブリッジを複数並列に接続して構成され、その並列数は発電機の界磁電流値により異なるが、通常１〜１０程度である。
【０００３】
一方、発電機の励磁制御装置は、計器用変圧器および計器用変流器を介して発電機の出力電圧および出力電流を取り込み、信号変換ユニット等により制御装置の入力に適した信号レベルを変換して、励磁制御に係る制御演算手段に入力するようにしている。制御演算手段は、例えば、演算周期に応じて３種類に分けることができる。第１は、信号変換ユニットにより変換された発電機の出力電圧および出力電流をサンプリングし、制御に必要な発電機電圧や有効電力、無効電力等の信号を所定の高速演算周期（例えば、１．０〜２．０ｍｓ程度)で検出する高速信号検出演算である。第２は、高速信号検出演算の結果を用いて、発電機の出力電圧の制御等の制御演算を所定の高速演算周期(例えば、５．０〜２０．０ｍｓ程度)を実行し、演算結果をサイリスタ整流器を制御するゲートドライブ回路に出力する高速制御演算などが含まれる。第３は、ゲートドライブ回路からサイリスタ整流器へのゲートパルスの出力を制御する低速制御演算(演算周期５０．０〜１００．０ｍｓ程度)などが含まれる。つまり、ゲートドライブ回路は、低速演算結果に基づいて出力される制御入切指令を受信後、高速制御演算の演算結果である出力信号をサイリスタゲートに適正な信号に増幅した後出力し、発電機界磁電流を調整して発電機の出力電圧を制御する。
【０００４】
また、サイリスタ整流器は、複数のサイリスタブリッジを並列に接続して構成され、これらブリッジの電流分担はサイリスタ交流ブスのインダクタンスで調整し、微調整にはブスにカットコアを挿入して行っている。
【０００５】
【特許文献１】特開２００３−２５０２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、発電機の励磁制御演算は、演算周期の違いによって３種類に分かれることから、中央演算処理装置（ＣＰＵ）の負荷を考慮すると、高速信号検出演算および高速制御演算を行うための１ＣＰＵを搭載した制御基板、および低速制御演算を行うための１ＣＰＵを搭載した制御基板のように、最低でも２枚の制御基板が必要となる。また、信頼性を高めるために例えば２重系に冗長化すると、制御基板が４枚必要となり、その分コストアップとなる。
【０００７】
また、サイリスタの電流分担の調整は、サイリスタ交流ブスのインダクタンスで調整した後、ブスにカットコアを挿入して微調整していることから、カットコアを挿入するためにブスを解体して、再度組み立てる作業が必要となる。したがって、作業コストおよびカットコア分がコストアップとなる。
【０００８】
これらのことから、安価な励磁制御装置を提供することが困難であり、かつ実装部品の増加から励磁制御装置のコンパクト化が困難であった。
【０００９】
本発明は、実装部品を減らして励磁制御装置をコンパクト化することを課題とする。
【００１０】
また、これに加えて、サイリスタの電流分担の調整作業を簡単化することを他の課題とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の励磁装置は、発電機電圧、発電機有効電力、発電機無効電力等の高速信号検出演算手段と、電圧制御に必要な機能を演算する高速制御演算手段と、プラント運転指令等を受信し制御入切指令等のロジック演算を行なう低速制御演算手段とを備えた励磁制御装置において、上記高速信号検出あるいは上記高速制御演算と、上記低速制御演算とを共通的な制御基板で処理するように構成することを特徴とする。
【００１２】
このように、本発明の励磁装置によれば、高速信号検出あるいは高速制御演算と、低速制御演算とを共通的な制御基板で処理するように構成したことから、実装部品を減らして励磁制御装置をコンパクト化することができる。
【００１３】
また、他の課題を解決するため、本発明の他の励磁装置は、上記の制御基板の出力はサイリスタゲートドライブ基板に接続され、ゲートドライブ基板上で手動にて制御出力を調整しサイリスタゲートパルスを変えることで励磁用サイリスタ変換器内のサイリスタブリッジの電流分担の微調整ができるように構成したことを特徴とする。
【００１４】
このように構成することにより、本発明の他の励磁装置によれば、ゲートドライブ基板上で手動にて制御出力を調整しサイリスタゲートパルスを変えることができるから、サイリスタブリッジの電流分担の微調整を簡単な構成で実現できる。
【発明の効果】
【００１５】
本発明によれば、実装部品を減らして励磁制御装置をコンパクト化することができる。また、これに加えて、他の発明によれば、サイリスタの電流分担の調整作業を簡単化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して説明する。図１に、本発明の一実施の形態の励磁制御装置を適用してなる発電機の励磁装置の全体構成図を示す。図示のように、発電機１の出力は、主変圧器５により昇圧された後、並入用遮断器６を介して系統の送電線に供給されるようになっている。発電機１の界磁巻線２は、サイリスタ整流器４から供給される励磁電流によって励磁される。サイリスタ整流器４は、３相全波整流のサイリスタブリッジを複数並列に接続して構成され、その並列数は発電機１の界磁電流値により異なるが、通常は１〜１０程度のサイリスタを並列に接続して構成される。サイリスタ整流器４の電源は、発電機１の出力端に接続された励磁変圧器３から供給される。
【００１７】
一方、励磁制御装置７は、同一の制御演算を実行する２つの制御基板３１（Ａ、Ｂ）が設けられた二重系の励磁制御装置として構成されている。つまり、励磁制御装置７は、２つの計器用変圧器８（Ａ、Ｂ）で降圧した発電機の出力電圧を、それぞれ２つの制御基板３１に入力する。各制御基板３１は、入力信号を比較演算することにより、発電機電圧の制御を行う。ここで、計器用変圧器８の出力電圧は、通常ＡＣ１００Ｖ〜ＡＣ１２０Ｖ程度であり、この信号を制御基板８内のアナログ入力部から取り込むことになる。しかし、アナログ入力部の入力レンジは、通常ＡＣ１０Ｖ程度であるから、計器用変圧器８の出力信号を制御基板３１へ直接入力することはできない。このため、本実施形態の制御基板３１には、電圧レベル変換用として抵抗を実装し、従来のような信号変換ユニットを介さなくても、計器用変圧器８の出力を制御基板３１へ直接入力できるようにしている。同様に、発電機１の出力電流は、２つの計器用変流器９（Ａ、Ｂ）から制御基板３１へ直接入力できるようにしている。このようにしてアナログ入力部から入力された発電機の状態量信号は、Ａ／Ｄ変換されてディジタル信号として制御基板３１に搭載されたＣＰＵにより後述する制御演算等が実行される。また、各制御基板３１（Ａ、Ｂ）には、プラント運転指令などの系統制御指令１０（Ａ、Ｂ）がそれぞれ入力されるようになっている。
【００１８】
制御基板３１により演算された演算結果であるサイリスタの点弧角などの制御指令は、ゲートドライブ基板３２に出力されるようになっている。ゲートドライブ基板３２は、ゲートドライブ回路３３とゲートパルスの位相調整手段である位相調整スイッチ３４が搭載されている。位相調整スイッチ３４は、サイリスタ整流器４を構成する並列接続された複数のサイリスタブリッジごとに対応して設けられている。なお、図では１相分のみ示しているが、前述したように、サイリスタ整流器４は、例えば、図２に示すように、３相全波整流を行うブリッジ構成のサイリスタ整流器４１を複数並列に接続して構成されている。
【００１９】
ここで、制御基板３１により実行される制御演算は、本実施形態では、演算周期に応じて３種類に分けている。第１は、アナログ入力部から取り込まれた発電機の出力電圧および出力電流をサンプリングすると共に、制御に必要な発電機電圧や有効電力、無効電力等の状態量信号を所定の高速演算周期（例えば、１．０〜２．０ｍｓ程度)で検出する高速信号検出演算である。第２は、高速信号検出演算の結果を用いて、発電機電圧制御（ＡＶＲ）や系統安定制御（ＰＳＳ）等の制御演算を所定の高速演算周期(例えば、５．０〜２０．０ｍｓ程度)で実行し、演算結果をサイリスタ整流器４を制御するゲートドライブ回路３３に出力する高速制御演算などが含まれる。第３は、高速制御演算とは非同期で演算する制御演算であり、高速制御演算の制御指令であるサイリスタの点弧角指令をゲートドライブ回路３３に出力する制御入切指令をロジック演算により生成する低速制御演算(演算周期５０．０〜１００．０ｍｓ程度)などが含まれる。つまり、ゲートドライブ回路３３は、低速演算結果に基づいて出力される制御入切指令を受信後、高速制御演算の演算結果である点弧角指令をサイリスタゲートに適正なゲートパルスに増幅した後、サイリスタ整流器４に出力して発電機界磁電流を調整することにより、発電機の出力電圧を制御する。
【００２０】
上述したように、本実施形態の制御基板３１は、１つのＣＰＵにより高速信号検出演算と高速制御演算と低速制御演算とを実行することを特徴とする。これらの演算周期は、前述のごとく高速信号検出演算は１．０ｍｓ程度、高速制御演算は５．０ｍｓ程度、低速制御演算は５０．０ｍｓ〜１００ｍｓ程度が要求される。そのため、１つのＣＰＵでそれらの演算を行うと、ＣＰＵの負荷率オーバーの危険性があり制御不能に陥ることとなる。これを回避するため、本実施形態では、次のような工夫がされている。
（１）各演算で使用する共通メモリを制御基板３１内に設けることにより、高速信号検出演算、高速制御演算、および低速制御演算の共通メモリへのアクセス時間を短縮し、ＣＰＵ内での各演算の動作時間を短縮している。
（２）発電機電圧制御で必要とされていた制御機能を見直して簡素化し、必要最低限の機能のみを演算することで、高速制御演算処理の負荷を最小限にしている。
【００２１】
本実施形態は、演算処理の最適化により１つのＣＰＵで上述の３種類の演算を処理しても、負荷率オーバーすることなく制御不能となる危険性を回避していることを特徴とする。
【００２２】
次に、本発明の他の特徴であるゲートドライブ基板３２について説明する。本実施形態のサイリスタ整流器４は、３相全波整流サイリスタブリッジが並列接続されてる。そして、サイリスタブリッジは各々の通電電流が均等配分されるよう交流ブスのインダクタンスが調整されている。ゲートドライブ基板３２にはサイリスタを点弧するゲートパルスの位相を手動で微調整可能な位相調整スイッチ３４が設けられている。位相調整スイッチ３４は、ゲートドライブ回路３３から出力される各々のサイリスタブリッジについて、ゲートパルスの位相を調整可能になっている。例えば、サイリスタ整流器４の定格電流が３，０００Ａ、サイリスタブリッジの並列数が３の場合、各サイリスタブリッジに流れる電流が、ほぼ１，０００Ａに均等配分されるように調整する。ここで、各サイリスタブリッジの通電電流を微調整する必要がある場合、例えば、あるサイリスタブリッジにおいて１，０００Ａを超えた電流が流れている場合は、そのサイリスタブリッジのゲートパルスを位相調整スイッチ３４で遅れ位相方向に操作する。これにより、当該サイリスタブリッジの電流は絞り込まれて減少方向に調整され、各サイリスタブリッジ間の電流バランスが保たれる。本実施形態によれば、サイリスタブリッジ数が増加しても、ゲートドライブ基板３２上の位相調整スイッチ３４を操作することで、ブリッジに流れる電流の微調整が可能となり、従来必要であった調整用のカットコアは不要となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態の励磁制御装置を適用してなる発電機の励磁装置の全体構成図である。
【図２】図１の実施の形態のサイリスタ整流器の詳細構成図である。
【符号の説明】
【００２４】
１  発電機
２  界磁巻線
３  励磁変圧器
４  サイリスタ整流器
５  主変圧器
６  並入用遮断器
７  励磁制御装置
８  計器用変圧器
９  計器用変流器
３１  制御基板
３２  ゲートドライブ基板
３３  ゲートドライブ回路
３４  位相調整スイッチ
【図１】
0004869217.tif 000002
【図２】
0004869217.tif 000003