(57)【特許請求の範囲】
【請求項１】
制御電圧に従って基準電圧を出力すると共に該基準電圧に応じた電流を第１と第２の接合型半導体素子に供給する電流源、及び前記第１の接合型半導体素子に流れる電流に応じて生ずる電圧と前記第２の接合型半導体素子に流れる電流に応じて生ずる電圧が等しくなるように前記制御電圧を出力する差動増幅器を有するバンドギャップ部と、
前記バンドギャップ部がピーク値を有する温度特性を呈するときに、前記制御電圧に応じて生成される絶対温度の２乗に比例する補償電流を前記第１及び第２の接合型半導体素子に流れる電流に重畳して流す温度補償部とを、
備えたことを特徴とする基準電圧回路。
【請求項２】
制御電圧に従って基準電圧を出力すると共に該基準電圧に応じた電流を第１と第２の接合型半導体素子に供給する電流源、及び前記第１の接合型半導体素子に流れる電流に応じて生ずる電圧と前記第２の接合型半導体素子に流れる電流に応じて生ずる電圧が等しくなるように前記制御電圧を出力する差動増幅器を有するバンドギャップ部と、
前記バンドギャップ部がボトム値を有する温度特性を呈するときに、前記制御電圧に応じて生成される絶対温度の２乗に比例する補償電流を前記第１及び第２の接合型半導体素子に流れる電流から差し引く温度補償部とを、
備えたことを特徴とする基準電圧回路。
【請求項３】
制御電圧に従って基準電圧を出力すると共に該基準電圧に応じた電流を第１と第２の接合型半導体素子に供給する電流源、及び前記第１の接合型半導体素子に流れる電流に応じて生ずる電圧と前記第２の接合型半導体素子に流れる電流に応じて生ずる電圧が等しくなるように前記制御電圧を出力する差動増幅器を有するバンドギャップ部と、
前記バンドギャップ部がピーク値を有する温度特性を呈するときに、前記制御電圧に応じて生成される特定の温度においてピーク値を有する補償電流を前記第１及び第２の接合型半導体素子に流れる電流から差し引く温度補償部とを、
備えたことを特徴とする基準電圧回路。
【請求項４】
制御電圧に従って基準電圧を出力すると共に該基準電圧に応じた電流を第１と第２の接合型半導体素子に供給する電流源、及び前記第１の接合型半導体素子に流れる電流に応じて生ずる電圧と前記第２の接合型半導体素子に流れる電流に応じて生ずる電圧が等しくなるように前記制御電圧を出力する差動増幅器を有するバンドギャップ部と、
前記バンドギャップ部がボトム値を有する温度特性を呈するときに、前記制御電圧に応じて生成される特定の温度においてピーク値を有する補償電流を前記第１及び第２の接合型半導体素子に流れる電流に重畳して流す温度補償部とを、
備えたことを特徴とする基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップを使用した基準電圧回路、特にその温度補償に関するものである。
【背景技術】
【０００２】
図２は、従来のバンドギャップ回路を示す図で、同図（ａ）は基本構成、及び同図（ｂ）は出力電圧の温度特性を示している。
【０００３】
このバンドギャップ回路は、ダイオード接続したＰＮＰ型バイポーラトランジスタ（以下、「ＰＮＰ」という）１，２、抵抗３，４，５、及び差動増幅器６で構成されている。ＰＮＰ１のベースとコレクタは接地され、エミッタは差動増幅器６の反転入力端子に接続されている。また、ＰＮＰ２のベースとコレクタは接地され、エミッタは抵抗５を介して差動増幅器６の非反転入力端子に接続されている。差動増幅器６の出力端子は、抵抗３を介して反転入力端子に接続されると共に、抵抗４を介して非反転入力端子に接続されている。そして、この差動増幅器６の出力端子から一定の出力電圧ＶＢＧが出力されるようになっている。
【０００４】
この出力電圧ＶＢＧは、ＰＮＰ１のベース・エミッタ間電圧をＶＢＥ、抵抗３，４，５の抵抗値をそれぞれＲ３，Ｒ４（＝ｍ×Ｒ３），Ｒ５、ＰＮＰ１，２の面積比を１：ｎとすると、次式で表される。
ＶＢＧ＝ＶＢＥ＋ｍ×Ｒ３／Ｒ５×ＶＴ×ｌｎ（ｍ×ｎ）  ・・（１）
【０００５】
ここで、ＶＴは熱電圧（＝ｋＴ／ｑ、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷）であり、０．００８６ｍＶ／℃程度の正の温度係数を有している。一方、（１）式の第１項のＶＢＥは、−２ｍＶ／℃程度の負の温度係数を有している。従って、（１）式の第１項と第２項の温度係数が打ち消しあうように、ｍ，ｎ，Ｒ３，Ｒ５を設定することにより、温度に依存しない出力電圧ＶＢＧが得られることになる。
【０００６】
【特許文献１】特開２００４−２０６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、実際の回路に使用されるトランジスタのベース・エミッタ間電圧ＶＢＥには、温度変化に対して非直線に変化する成分が含まれており、その温度係数は一定にはならない。このため、実際のバンドギャップ回路の出力電圧ＶＢＧは、図２（ｂ）に示すように、ビーク値またはボトム値を持つ湾曲した温度特性となる。なお、温度特性がビーク値を持つか、ボトム値を持つかは、その回路を構成するトランジスタや抵抗の製造プロセスによって定まる。
【０００８】
本発明は、バンドギャップを使用した基準電圧回路の出力電圧の温度変動を補償し、高精度の一定電圧を得ることを目的としている。
【課題を解決するための手段】
【０００９】
本発明の基準電圧回路は、制御電圧に従って基準電圧を出力すると共に該基準電圧に応じた電流を第１と第２の接合型半導体素子に供給する電流源、及び前記第１の接合型半導体素子に流れる電流に応じて生ずる電圧と前記第２の接合型半導体素子に流れる電流に応じて生ずる電圧が等しくなるように前記制御電圧を出力する差動増幅器を有するバンドギャップ部と、前記バンドギャップ部がピーク値を有する温度特性を呈するときに、前記制御電圧に応じて生成される絶対温度の２乗に比例する補償電流を前記第１及び第２の接合型半導体素子に流れる電流に重畳して流す温度補償部を備えたことを特徴としている。また、バンドギャップ部がボトム値を有する温度特性を呈するときには、制御電圧に応じて生成される絶対温度の２乗に比例する補償電流を第１及び第２の接合型半導体素子に流れる電流から差し引く温度補償部を設ける。
【発明の効果】
【００１０】
本発明では、バンドギャップ部の温度特性に応じて絶対温度の２乗に比例する補償電流を、接合型半導体素子に流れる電流に重畳し、或いは引き抜くようにしている。これにより、接合型半導体素子の接合部の電圧が温度に応じて調整され、出力される基準電圧の温度変動が補償され、高精度の一定電圧を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図１は、本発明の実施例１を示す基準電圧回路の構成図である。
この基準電圧回路は、バンドギャップ部１０と温度補償部２０で構成されている。
【００１３】
バンドギャップ部１０は、図２（ａ）とほぼ同じ構成で、接合型半導体素子であるダイオード接続したＰＮＰ１１，１２、抵抗１３，１４，１５、差動増幅器１６、及び電流源であるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１７で構成されている。ＰＮＰ１１のベースとコレクタは接地され、エミッタはノードＮ１に接続され、このノードＮ１に差動増幅器１６の非反転入力端子が接続されている。また、ＰＮＰ１２のベースとコレクタは接地され、エミッタはノードＮ２に接続され、このノードＮ２が抵抗１５を介して差動増幅器１６の反転入力端子に接続されている。差動増幅器１６の出力端子から出力される制御電圧Ｖ１０は、ＰＭＯＳ１７のゲートと温度補償部２０に与えられている。ＰＭＯＳ１７のソースは電源ＶＤＤに接続され、ドレインがノードＮ３に接続されている。
【００１４】
ノードＮ３は、抵抗１３を介して差動増幅器１６の非反転入力端子に接続されると共に、抵抗１４を介してこの差動増幅器１６の反転入力端子に接続されている。更に、このノードＮ３から基準電圧として一定の出力電圧ＲＥＦが出力されるようになっている。
【００１５】
温度補償部２０は、バンドギャップ部１０がビーク値を持つ湾曲した温度特性を有するときに、その温度補償を行うものである。
【００１６】
この温度補償部２０は、ＰＭＯＳ２１，２８〜３０、ＮＰＮ型バイポーラトランジスタ（以下、「ＮＰＮ」という）２２〜２５，２７、及び抵抗２６で構成されている。ＰＭＯＳ２１のゲートには制御電圧Ｖ１０が与えられ、ソースは電源ＶＤＤに接続され、ドレインはＮＰＮ２２のコレクタとベース及びＮＰＮ２４のベースに接続されている。ＮＰＮ２２のエミッタは、ＮＰＮ２３のコレクタとベース及びＮＰＮ２５のベースに接続されている。ＮＰＮ２３，２５のエミッタは接地されている。ＮＰＮ２４のコレクタは電源ＶＤＤに接続され、エミッタはＮＰＮ２５のコレクタとＮＰＮ２７のベースに接続されると共に、抵抗２６を介して接地されている。
【００１７】
ＮＰＮ２７のエミッタは接地され、コレクタはＰＭＯＳ２８を介して電源ＶＤＤに接続されている。更に、ＮＰＮ２７のコレクタは、ＰＭＯＳ２８，２９，３０のゲートに接続されている。ＰＭＯＳ２９，３０のソースは電源ＶＤＤに接続され、ドレインは、それぞれバンドギャップ部１０のノードＮ１，Ｎ２に接続され、これらのＰＭＯＳ２９，３０から、バンドギャップ部１０のノードＮ１，Ｎ２にそれぞれ補償電流ＩＣ１，ＩＣ２が与えられるようになっている。
【００１８】
図３は、図１の各部の温度特性を示す図である。以下、この図３を参照しつつ図１の動作を説明する。
【００１９】
先ず、バンドギャップ部１０単体の動作を説明する。
バンドギャップ部１０の出力電圧ＶＢＧは、ＰＮＰ１１のベース・エミッタ間電圧をＶＢＥ、抵抗１３，１４，１５の抵抗値をそれぞれＲ３，Ｒ４（＝ｍ×Ｒ３），Ｒ５、ＰＮＰ１１，１２の面積比を１：ｎとすると、前記（１）式で表される。
【００２０】
また、抵抗１３，１４に流れる電流をそれぞれＩ１３，Ｉ１４とすると、Ｉ１３，Ｉ１４は次式で表される。
Ｉ13＝ｍ／Ｒ５×ＶＴ×ｌｎ（ｍ×ｎ）＝ｍ×Ｉ14  ・・（２）
【００２１】
従って、ＰＭＯＳ１７に流れる電流Ｉ１７は、次のようになる。
Ｉ17＝Ｉ13＋Ｉ14＝（ｍ＋１）／Ｒ５×ＶＴ×ｌｎ（ｍ×ｎ）  ・・（３）
【００２２】
（３）式において、ｍは抵抗１３，１４の抵抗値の比であり、ｎはＰＮＰ１１，１２の面積比であり、これらは温度に関係の無い一定値である。従って、ＰＭＯＳ１７に流れる電流Ｉ１７は、絶対温度に比例する温度比例電流ＩＰＴＡＴとなる。
【００２３】
しかしながら、前述の（１）〜（３）式は、各素子が理想的な場合の式であり、実際の素子では、例えばＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥは温度に対して非線形に変化する成分を含んでいる。このため、電流Ｉ１７とベース・エミッタ間電圧ＶＢＥは、図５（ａ），（ｂ）中に破線で示すように、低温時及び高温時に理想的な特性からずれてしまう。従って、出力電圧ＲＥＦは温度に対して一定値にはならず、ある温度でピーク値を持ち、図５（ｄ）中に破線で示すように、温度上昇に伴って低下する特性となる。
【００２４】
次に、温度補償部２０の動作を説明する。
ＰＭＯＳ２１のゲートには、バンドギャップ部１０のＰＭＯＳ１７のゲート電圧と同じ制御電圧Ｖ１０が与えられるので、このＰＭＯＳ２１に流れる電流Ｉ２１も温度比例電流ＩＰＴＡＴとなる。一方、ＮＰＮ２２〜２５，２７では、これらのベース・エミッタ間電圧をそれぞれＶＢＥ２２〜ＶＢＥ２５，ＶＢＥ２７とすると、次式が成り立つ。
ＶＢＥ２２＋ＶＢＥ２３＝ＶＢＥ２４＋ＶＢＥ２７  ・・（４）
【００２５】
ＮＰＮのベース・エミッタ間電圧ＶＢＥは、コレクタ電流をＩＣ、飽和電流をＩＳとすると、次の近似式で与えられる。
ＶＢＥ＝ＶＴ×ｌｎ（ＩＣ／ＩＳ）  ・・（５）
【００２６】
ＮＰＮ２２に流れる電流の大きさは、ＰＭＯＳ２１に流れる電流Ｉ２１と同じであり、ＮＰＮ２３にも同じ電流が流れる。ここで、ＮＰＮ２４，２７に流れる電流をそれぞれＩ２４，Ｉ２７とし、（５）式を（４）式に代入すると、次式となる。
ＶＢＥ22＋ＶＢＥ23＝２×ＶＴ×ｌｎ（Ｉ21／ＩＳ）
＝ＶＴ×ｌｎ（Ｉ24／ＩＳ）＋ＶＴ×ｌｎ（Ｉ27／ＩＳ）  ・・（６）
【００２７】
上式をＩ２７について解くと、電流Ｉ２７は次式のようになる。
Ｉ27＝（Ｉ21）２／Ｉ24  ・・（７）
【００２８】
ここで、ＮＰＮ２３，２５の面積比を１：Ｎ、抵抗２６の抵抗値をＲ２６とし、ＮＰＮ２７のベース電流が無視できるものとすると、電流Ｉ２４は、次式で表される。
Ｉ24＝Ｉ21／Ｎ＋ＶＢＥ27／Ｒ26  ・・（８）
【００２９】
ＶＢＥ２７は負の温度係数を有し、電流Ｉ２１は温度比例電流ＩＰＴＡＴであるので、Ｎ及びＲ２６の値を適切に選択すると、電流Ｉ２４を温度に依存しない電流に設定することができる。このとき、電流Ｉ２７は、（７）式に示すように、電流Ｉ２１の２乗に比例する電流となる。
【００３０】
電流Ｉ２７は、カレントミラーを構成するＰＭＯＳ２８，２９，３０でコピーされ、バンドギャップ部１０のノードＮ１，Ｎ２に、補償電流ＩＣ１，ＩＣ２として注入される。補償電流ＩＣ１，ＩＣ２は、図３（ｃ）に示すように、絶対温度の２乗に比例する温度特性を有している。
【００３１】
バンドギャップ部１０では、ノードＮ１，Ｎ２に注入される補償電流ＩＣ１，ＩＣ２によってＰＮＰ１１，１２の電流が増加し、これらのＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥ１１，ＶＢＥ１２が増加する。これにより、出力電圧ＲＥＦが上昇する。従って、図３（ｄ）中の実線で示すように、温度Ｔの上昇に伴って補償電流ＩＣ１，ＩＣ２が増加すると、出力電圧ＲＥＦが上昇し、出力電圧誤差ΔＲＥＦが小さくなる。
【００３２】
以上のように、この実施例１の基準電圧回路は、温度比例電流ＩＰＴＡＴの２乗に比例する補償電流ＩＣ１，ＩＣ２を出力する温度補償部２０を有し、この補償電流ＩＣ１，ＩＣ２をバンドギャップ部１０のＰＮＰ１１，１２に流すようにしている。これにより、温度上昇に伴ってＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥが増加し、出力電圧ＲＥＦの低下が抑制される。従って、出力電圧ＲＥＦの温度変動が補償され、高精度の一定電圧を得ることができるという利点がある。
【実施例２】
【００３３】
図４は、本発明の実施例２を示す温度補償部の構成図である。
この温度補償部２０Ａは、図１中の温度補償部２０に代えて設けられるもので、バンドギャップ部１０がボトム値を持つ湾曲した温度特性を有するときに、その温度補償を行うものである。図４において、図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
この温度補償部２０Ａは、図１中の温度補償部２０のＰＭＯＳ３０を削除し、代わりにＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３１，３２，３３を設けたものである。
【００３５】
ＮＭＯＳ３１のドレインは、ＰＭＯＳ２９のドレインに接続され、ソースは接地されている。また、ＮＭＯＳ３１のゲートは、ＮＭＯＳ３２，３３のゲートと共にＰＭＯＳ２９のドレインに接続されている。ＮＭＯＳ３２，３３のソースは接地され、ドレインは、それぞれバンドギャップ部１０のノードＮ１，Ｎ２に接続されている。
【００３６】
この温度補償部２０Ａでは、図１中の温度補償部２０とは逆に、バンドギャップ部１０のノードＮ１，Ｎ２からＮＭＯＳ３２，３３に、絶対温度の２乗に比例する補償電流ＩＣ３，ＩＣ４が流れ込む。これにより、バンドギャップ部１０のＰＮＰ１１，１２に流れる電流Ｉ１３，Ｉ１４は、それぞれ補償電流ＩＣ３，ＩＣ４分だけ減少する。これにより、温度上昇に伴ってＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥが減少し、出力電圧ＲＥＦの上昇が抑制される。従って、出力電圧ＲＥＦの温度変動が補償され、高精度の一定電圧を得ることができるという利点がある。
【００３７】
なお、バンドギャップ部１０の温度特性が、ボトム値を持つかピーク値を持つかは、設計時のシミュレーションによって判明する。従って、その温度特性に応じて、この第２の実施例の温度補償部２０Ａを適用するか、第１の実施例の温度補償部２０を適用するかを決定することができる。
【実施例３】
【００３８】
図５は、本発明の実施例３を示す温度補償部の構成図である。
この温度補償部４０は、図１中の温度補償部２０に代えて設けられるもので、バンドギャップ部１０がピーク値を持つ湾曲した温度特性を有するときに、その温度補償を行うものである。
【００３９】
バイポーラトランジスタの温度に対する非線形特性は、高温時に限らず、低温時においても出力電圧に影響を及ぼしている。実施例１の温度補償部２０は、高温時における補償を行うことにより、出力電圧ＲＥＦの精度を向上するものであるが、低温時における補償は行われない。また、温度補償部２０はＮＰＮを用いて構成されているが、Ｐ基板ＣＭＯＳプロセスでは、ＮＰＮがプロセスに含まれていない場合があり、そのようなプロセスには適用することができない。この温度補償部４０は、ＮＰＮを用いずに構成され、高温及び低温に対する温度補償を可能とするものである。
【００４０】
この温度補償部４０は、ＰＭＯＳ４１，４５，４６、ＮＭＯＳ４３，４４，４７〜４９、及び抵抗４２で構成されている。ＰＭＯＳ４１のゲートにはバンドギャップ部１０の制御電圧Ｖ１０が与えられ、ソースは電源ＶＤＤに接続され、ドレインは抵抗４２を介してＮＭＯＳ４３のドレインに接地されている。ＮＭＯＳ４３のゲートは、ＰＭＯＳ４１のドレインに接続され、ドレインはＮＭＯＳ４４のゲートに接続され、ソースは接地されている。
【００４１】
ＮＭＯＳ４４のソースは接地され、ドレインはＰＭＯＳ４５を介して電源ＶＤＤに接続されている。ＰＭＯＳ４５のゲートは、ＰＭＯＳ４６のゲートと共にＮＭＯＳ４４のドレインに接続され、ソースは電源ＶＤＤに接続されている。
【００４２】
ＮＭＯＳ４７のドレインは、ＰＭＯＳ４６のドレインに接続され、ソースは接地されている。また、ＮＭＯＳ４７のゲートは、ＮＭＯＳ４８，４９のゲートと共にＰＭＯＳ４６のドレインに接続されている。ＮＭＯＳ４８，４９のソースは接地され、ドレインは、それぞれバンドギャップ部１０のノードＮ１，Ｎ２に接続されている。
【００４３】
図６は、回路特性を示す図であり、図７は、図５の各部の温度特性を示す図である。以下、これらの図６、図７を参照しつつ、図５の動作を説明する。
【００４４】
ＰＭＯＳ４１，４５，４６に流れる電流を、それぞれＩ４１，Ｉ４５，Ｉ４６とする。また、ＮＭＯＳ４３とＮＭＯＳ４４のディメンジョン（ゲート幅Ｗ／ゲート長Ｇ）の比をＫとする。ＮＭＯＳ４３，４４が飽和領域で動作していると仮定すると、これらのＮＭＯＳ４３，４４に流れる電流Ｉ４１，Ｉ４５は、次式で表される。
Ｉ41＝β×（ＶＧＳ43−ＶＴ）２  ・・（９）
Ｉ45＝Ｋ×β×（ＶＧＳ44−ＶＴ）２  ・・（１０）
【００４５】
ここで、βは、（１／２）×μ×ＣＯＸ×Ｗ／Ｌ（μ：電子の移動度、ＣＯＸ：ゲート酸化膜の単位面積当たりのキャパシタンス）で与えられる定数であり、ＶＧＳ４３，ＶＧＳ４４は、それぞれＮＭＯＳ４３，４４のゲート・ソース間電圧である。
【００４６】
また、抵抗４２の抵抗値をＲ４２とすると、ＶＧＳ４３，ＶＧＳ４４の関係は次式となる。
ＶＧＳ43＝ＶＧＳ44＋Ｒ42×Ｉ41  ・・（１１）
【００４７】
（９）〜（１１）式から、電流Ｉ４５は次式で表される。
Ｉ45＝Ｋ×β×（Ｒ42）２×Ｉ41×｛√Ｉ41−１／（Ｒ42×√β）｝２  ・・（１２）
但し、Ｉ４１≦１／｛β×（Ｒ４２）２｝である。
【００４８】
（１２）式をＩ４１で微分し、ｄＩ４５／ｄＩ４１＝０となるＩ４１を求めると、次のようになる。
Ｉ41＝１／｛４β×（Ｒ42）２｝，１／｛β×（Ｒ42）２｝  ・・（１３）
【００４９】
以上の計算式から、Ｉ４１＝１／｛４β×（Ｒ４２）２｝のときに、電流Ｉ４５は次のようなピーク値を持つことが分かる。
Ｉ45＝Ｋ／｛16β×（Ｒ42）２｝  ・・（１４）
【００５０】
図６は、電流Ｉ４１と電流Ｉ４５の関係を示したものである。
ここで、図５に戻ると、ＰＭＯＳ４１に流れる電流Ｉ４１は、実施例１で説明したように、絶対温度に比例する電流である。従って、図６の関係を考慮すると、電流Ｉ４５は、特定の温度においてピーク値を有することが分かる。また、このピーク時の温度とピーク値は、抵抗４２の抵抗値Ｒ４２と、ＮＭＯＳ４３，４４のディメンジョンの比Ｋを適切に選ぶことにより、任意に設定することができる。
【００５１】
この電流Ｉ４５は、ＰＭＯＳ４５，４６によるカレントミラーでコピーされ、更に、ＮＭＯＳ４７，４８，４９によるカレントミラーによってコピーされる。そして、ＮＭＯＳ４８，４９に、それぞれ補償電流ＩＣ３，ＩＣ４が発生する。これらの補償電流ＩＣ３，ＩＣ４は、バンドギャップ部１０のノードＮ１，Ｎ２から引き出される電流である。
【００５２】
従って、図７（ｃ）に示すように、出力電圧ＲＥＦがビーク値のときに、最も大きな補償電流ＩＣ３，ＩＣ４を引き出すことになり、バンドギャップ部１０のＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥを減少させ、図７（ｄ）中に実線で示すように、出力電圧ＲＥＦを低下させる。
【００５３】
以上のように、この実施例３の温度補償部は、特定の温度においてピーク値を有する補償電流を生成するように構成されている。これにより、高温だけでなく低温に対する温度補償も可能であり、広い温度範囲において出力電圧ＲＥＦの温度変動が補償され、高精度の一定電圧を得ることができるという利点がある。しかも、ＮＰＮを用いずに構成されているので、適用範囲が広いという利点がある。
【実施例４】
【００５４】
図８は、本発明の実施例４を示す温度補償部の構成図である。
この温度補償部４０Ａは、図１中の温度補償部２０に代えて設けられるもので、バンドギャップ部１０がボトム値を持つ湾曲した温度特性を有するときに、その温度補償を行うものである。図８において、図５中の要素と共通の要素には共通の符号が付されている。
【００５５】
この温度補償部４０Ａは、図５中のＮＭＯＳ４７〜４９を削除し、代わりにＰＭＯＳ５０を設けたものである。ＰＭＯＳ５０のソースは電源ＶＤＤに接続され、ゲートはＮＭＯＳ４４のドレインに接続されている。そして、ＰＭＯＳ４６，５０のドレインが、バンドギャップ部１０のノードＮ１，Ｎ２に、それぞれ接続されている。
【００５６】
この温度補償部４０Ａでは、図５中の温度補償部４０とは逆に、バンドギャップ部１０のノードＮ１，Ｎ２に補償電流を注入するようになっている。これにより、バンドギャップ部１０の出力電圧ＲＥＦがボトム値のときに、最も大きな補償電流ＩＣ３，ＩＣ４を注入することにより、バンドギャップ部１０のＰＮＰ１１，１２のベース・エミッタ間電圧ＶＢＥを増加させ、出力電圧ＲＥＦを上昇させる。従って、バンドギャップ部１０がボトム値を持つ温度特性を有するときに、この温度補償部４０Ａを用いることにより、実施例３と同様の利点が得られる。
【００５７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  バンドギャップ部１０ではＮＰＮを使用しているが、温度補償部２０，２０Ａ，４０，４０Ａは、ダイオード等の半導体のバンドギャップ電圧を利用した回路に適用可能である。
（ｂ）  図９（ａ），（ｂ）に示す変形例の温度補償部のように、例えば電流源のＰＭＯＳ２１，２８，２９，３０に直列にＰＭＯＳ３４，３５，３６，３７を挿入し、これらのＰＭＯＳ３４〜３７のゲートにバイアス電圧ＶＢを与えたカスコード構造を採用することも可能である。これにより、電源電圧ＶＤＤの変動の影響を少なくすることができる。
（ｃ）  温度補償部２０，２０Ａ，４０，４０Ａに、絶対温度に比例する温度比例電流ＩＰＴＡＴを発生させるために、バンドギャップ部１０で得られた制御電圧Ｖ１０を与えるようにしているが、この制御電圧Ｖ１０は、絶対温度に比例する温度比例電流ＩＰＴＡＴを発生させる他の回路から供給することもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１を示す基準電圧回路の構成図である。
【図２】従来のバンドギャップ回路を示す図である。
【図３】図１の各部の温度特性を示す図である。
【図４】本発明の実施例２を示す温度補償部の構成図である。
【図５】本発明の実施例３を示す温度補償部の構成図である。
【図６】図５の回路特性を示す図である。
【図７】図５の各部の温度特性を示す図である。
【図８】本発明の実施例４を示す温度補償部の構成図である。
【図９】本発明の変形例を示す温度補償部の構成図である。
【符号の説明】
【００５９】
１０    バンドギャップ部
１１，１２    ＰＮＰ
１３〜１５，２６，４２    抵抗
１６    差動増幅器
１７，２１，２８〜３０、４１，４５，４６，５０    ＰＭＯＳ
２０，２０Ａ，４０，４０Ａ    温度補償部
２２〜２５，２７    ＮＰＮ
３１〜３３，４３，４４，４７〜４９    ＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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