(57)【特許請求の範囲】
【請求項１】
非晶質構造を有する半導体膜を形成する第一の工程と、
前記半導体膜の表面を酸化させて酸化膜を形成する第二の工程と、
前記酸化膜を除去する第三の工程と、
前記酸化膜を除去した前記半導体膜の表面のボロン濃度を２．０×１０１６／ｃｍ３以下に保持した状態で該半導体膜の結晶化を行う第四の工程と、
を有し、
前記第一の工程及び前記第二の工程は、密閉された空間を有する第一の装置内でクリーンルーム内の雰囲気に曝すことなく連続的に行い、
前記第二の工程は、オゾンを用いて行う、又は酸素を導入し紫外線を照射することにより行うことを特徴とする半導体装置の製造方法。
【請求項２】
非晶質構造を有する半導体膜を形成する第一の工程と、
前記半導体膜の表面を酸化させて酸化膜を形成する第二の工程と、
前記酸化膜を除去する第三の工程と、
前記酸化膜を除去した前記半導体膜の表面のボロン濃度を２．０×１０１６／ｃｍ３以下に保持した状態で該半導体膜の結晶化を行う第四の工程と、
を有し、
前記第一の工程及び前記第二の工程は、密閉された空間を有する第一の装置内でクリーンルーム内の雰囲気に曝すことなく連続的に行い、
前記第三の工程及び前記第四の工程は、密閉された空間を有する第二の装置内でクリーンルーム内の雰囲気に曝すことなく連続的に行い、
前記第二の工程は、オゾンを用いて行う、又は酸素を導入し紫外線を照射することにより行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２において、前記第二の工程は、前記半導体膜の表面のボロンの濃度を２．０×１０１６／ｃｍ３以下に保持した状態で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に薄膜トランジスタ（以下、ＴＦＴ）を用いた集積回路を有する半導体装置の製造技術に関する技術に係るものである。特には、非晶質シリコン層を用いた半導体装置の製造技術に関する。
【０００２】
【従来の技術】
シリコンは、その形態において、単結晶シリコン、多結晶シリコン、非晶質シリコン（アモルファスシリコン）に分類される。どの形態においても半導体としての特性を持ち、あらゆる半導体産業分野に利用されている。半導体装置は、通常クリーンルームで製造されている。
【０００３】
ＴＦＴに利用される薄膜半導体としては、非晶質シリコンを用いることが簡便であるが、そのため、ＴＦＴ特性の向上を図るためには、結晶性を有するシリコンを利用すればよい。このような結晶性を有するシリコンを得るためには、まず非晶質シリコンを形成し、しかる後に加熱によって結晶化させればよい。
【０００４】
一般的には、図９に示すように、ガラスや石英等の基板にＣＶＤ法等により、（1）下地膜の形成を行う。次に、（2）非晶質半導体層の形成を行う。本明細書では、非晶質半導体層として非晶質シリコンを用いる。その際、非晶質半導体層の表面に自然酸化膜が形成される。（3）自然酸化膜除去工程を含む洗浄が行われる。次いで、（4）結晶化工程（5）洗浄が行われる。
【０００５】
したがって、非晶質シリコンは、結晶化前の工程中においてその表面がベアの状態があり、非晶質シリコンの汚染が問題となっている。クリーンルーム内の汚染物質としては、Ｂ，Ｐなどの半導体に対するドーパント不純物、Ｎａ，Ｋ，Ｃａなどのアルカリ（土類）金属、Ｆｅ，Ｎｉ，Ｃｒ，Ｃｕ，Ａｌなどの装置を構成する材料に使われている元素等がある。
【発明が解決しようとする課題】
例えば、ボロンＢやリンＰなどは、（5）以降の熱処理工程で、活性化してしまうと、トランジスタ特性の閾値変動が生じる。活性化とは、シリコンの結晶格子に組み込まれて、キャリアを放出することである。ボロンの汚染については、クリーンルーム内の空調フィルタが汚染源になっていることが知られている。（半導体プロセス環境における化学汚染とその対策，１９９７，リアライズ社）
【０００６】
本発明では、上記問題点を解決すべく、基板上に薄膜トランジスタを用いた集積回路を有する半導体装置の製造方法に関する技術に関して、シリコン層へのボロンなど不純物の付着量を減少させる技術を提供することを課題とする。
【０００７】
【課題を解決するための手段】
このような課題を克服するため、非晶質シリコン層を形成する成膜室と、酸化膜を形成する室と、前記成膜室と、前記酸化膜を形成する室との間でボロンの濃度を２．０×１０16/ｃｍ3以下に保持した基板を搬送する手段とを有し、前記酸化膜を形成する室に紫外線を照射する手段と酸素を供給する手段が設けられた半導体製造装置である。非晶質シリコン成膜後にその表面に自然酸化膜を形成させず、酸化膜を形成する室においてクリーンな酸化膜を形成することができる。よって、ボロンの濃度を２．０×１０16/ｃｍ3以下に保持し、非晶質シリコン層の表面にクリーンな酸化膜を形成するので、自然酸化膜を形成させた場合に比べ、非晶質シリコン層の表面のボロン等の不純物が減少する。また、本発明では、半導体製造装置内で搬送を行うことができるので、クリーンルーム内の雰囲気に曝されることなく、図１の（2）非晶質半導体層の形成及び（3）酸化膜の形成とは連続的に行われることが可能となる。
【０００８】
上記課題を克服するため、本発明の半導体装置の製造方法は、非晶質シリコン層を形成する第一の工程と、非晶質シリコン層の表面のボロンの濃度を２．０×１０16/ｃｍ3以下に保持した状態で、前記非晶質シリコン層の表面を酸化させて酸化膜を形成する第二の工程と、前記酸化膜を除去する第三の工程と、前記非晶質シリコン層の表面のボロンの濃度を２．０×１０16/ｃｍ3以下に保持した状態で、前記非晶質シリコン層の結晶化を行うことにより、結晶性シリコン層を形成する第四の工程とを有する半導体装置の製造方法である。本発明の半導体装置の製造方法は、図１に示すように、（1）第１の下地膜の形成、（2）非晶質半導体層の形成、（3）酸化膜の形成（オゾン水による方法、酸素を導入し、紫外線の照射による方法）、（4）洗浄（前記酸化膜の除去）、（5）結晶化工程、（6）洗浄を有している。また、（5）結晶化工程では、レーザー結晶化または熱結晶化が行われる。非晶質シリコン成膜後にその表面に自然酸化膜を形成させず、（3）においてクリーンな酸化膜を形成する。本発明では、非晶質シリコン層の表面にクリーンな酸化膜を形成し、前記非晶質シリコン層の表面のボロンの濃度を２．０×１０16/ｃｍ3以下に保持し、結晶化工程を行う。上記の、酸化膜を形成することにより、非晶質シリコン層へのボロンの付着を防止することができる。また、酸化膜上のボロンは希フッ酸で容易に除去できるので、非晶質シリコン層にボロンを付着させることなく、結晶化シリコンを形成することができる。尚、ここで、ボロン濃度を２．０×１０16/ｃｍ3以下に規程したのは、図５（活性層中のチャネルドーズ量とＴＦＴのＶthとの関係）よりＴＦＴのＶthのシフトを１．０Ｖに抑えるためである。２．０×１０16/cm3の体積密度を面密度に換算すると１．１×１０11/ｃｍ2である。
【０００９】
また、本発明の他の半導体装置の製造方法は、オゾン水を用いて前記非晶質シリコン層の表面を酸化させて酸化膜を形成する半導体装置の製造方法である。この製造方法を用いた場合、酸化膜の膜厚を均一に形成できる。
【００１０】
また、本発明の他の半導体装置の製造方法は、酸素を導入し、紫外線の照射により前記非晶質シリコン層の表面を酸化させて酸化膜を形成する半導体装置の製造方法である。
【００１１】
また、本発明の他の半導体装置の製造方法は、非晶質シリコン層を形成する工程（（2）非晶質半導体層の形成）及び非晶質シリコン層の表面のボロンの濃度を２．０×１０16/cm3以下に保持した状態で、前記非晶質シリコン層の表面を酸化させて酸化膜を形成する工程（（3）酸化膜の形成）及び前記酸化膜を除去する工程は、密閉された空間を形成する半導体製造装置（CVD装置）内で行われ、前記酸化膜を除去する工程（（4）洗浄（前記酸化膜の除去））及び前記非晶質シリコン層の表面のボロンの濃度を２．０×１０16/cm3以下に保持した状態で、前記非晶質シリコン層の結晶化を行うことにより、結晶性シリコン層を形成する工程（（5）結晶化工程）は、密閉された空間を形成する装置内で行われる半導体装置の製造方法である。前記非晶質シリコン層の表面が酸化され酸化膜が形成されているので、クリーンルーム内の雰囲気に処理中の基板が曝されても非晶質シリコン層への不純物の付着の問題がない。
【００１２】
本発明の半導体装置の製造方法は、基板上に非晶質半導体層を形成する第一の工程と、前記非晶質半導体層が形成された前記基板を搬送する第二の工程と、前記非晶質半導体層上に酸化膜を形成する第三の工程とを有する半導体装置の製造方法において、第二の工程及び第三の工程とはクリーンルーム内の雰囲気に曝されることなく連続的に行われる半導体装置の製造方法である。本発明では、半導体製造装置内で搬送を行うことができるので、クリーンルーム内の雰囲気に曝されることなく、（2）非晶質半導体層の形成及び（3）酸化膜の形成とは連続的に行われることが可能となる。
【００１３】
【発明の実施の形態】
本実施の形態では、図２（Ｂ）のように非晶質半導体層１０３ａ成膜後、ＣＶＤ装置の酸化膜を形成する室４０９（図４）内に清浄な酸素を導入し、ＵＶを照射させながら酸化膜１０４を形成したことを特徴とする。
【００１４】
図２（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。まず、基板の洗浄を行う。
【００１５】
そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する（（Ａ）下地膜の形成）。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。図４の半導体製造装置（ＣＶＤ装置）において、まず、処理する基板（図示せず。以下、同様）をローダー／アンローダー室４０１に置き、基板を搬送する手段である搬送ロボット４０２ａにより洗浄室４０３に処理する基板を搬送し、純水で洗浄を行う。次いで、搬送ロボット４０２ａにより、ローダー／アンローダー室４０４に処理中の基板（図示せず。以下、同様）を搬送する。次いで、加熱室４０５で処理中の基板を予め加熱し、第１の成膜室４０６にて酸化窒化シリコン膜を成膜、次いで第２の成膜室４０７にて酸化窒化水素化シリコン膜を成膜する。
【００１６】
酸化窒化シリコン膜１０２ａは従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして第１の成膜室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。
【００１７】
一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして第２の成膜室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００１８】
例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦クリーンルーム内の雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００１９】
次に、図２（Ｂ）のように２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。図４に示すように、第３の成膜室４０８において処理中の基板（図示しない）上に非晶質半導体層を成膜する。
【００２０】
次いで、図４に示すように、非晶質半導体層成膜後、酸化膜を形成する室４０９においてガス導入手段４０９ｇにより清浄な酸素を導入して紫外線を照射させ、オゾン雰囲気４１０下、図２に示すように非晶質半導体層１０３ａの表面を酸化させて酸化膜１０４を形成する。酸化膜１０４の膜厚は、２〜２０Åである。この程度の膜厚の酸化膜が一旦形成されれば、クリーンルーム内の雰囲気にされしても室温（２５℃）程度であれば、自然酸化膜の形成はほとんど進行しない。このように、非晶質半導体層１０３ａの成膜と酸化膜１０４の形成を、クリーンルーム内の雰囲気にさらすことなく、同一のＣＶＤ装置内で連続的に行うことが望ましい（（Ｂ）非晶質半導体層の形成/酸化膜の形成）。前記非晶質シリコン層の表面が酸化され酸化膜が形成されているので、仮にクリーンルーム内の雰囲気に処理中の基板が曝されても非晶質シリコン層への不純物の付着の問題がない。
【００２１】
次いで、図４に示すように、搬送ロボット４０２ａにより洗浄室４０３に処理中の基板を搬送し、ゲートバルブ４１１ａを閉める。４０４〜４０９には、それぞれガス導入手段４０４ｐ〜４０９ｐ及び排気手段４０４ｇ〜４０９ｇが設けられている。ゲートバルブ４１１ａを閉めた状態であって、基板を搬送する手段である搬送ロボット４０２ｂを作動させたいときは、ローダー／アンローダー室４１２に処理中の基板を置けばよい。搬送ロボット４０２ｂには、排気手段４０２ｐが設けられている。
【００２２】
次いで、図３（Ａ）のように希フッ酸（ＨＦ：０．５％，Ｈ2Ｏ2：１．０％の水溶液）による洗浄を行い、酸化膜１０４を除去する。また、酸化膜１０４の表面に付着しているパーティクルや汚染物質に関しては、オゾンを利用した洗浄や、超音波によって純水や薬液中に疎密波を生じさせてその衝撃で洗浄する超音波洗浄や周波数を１ＭＨ程度まで高めた超音波であるメガソニック洗浄の手法により除去が可能である。希フッ酸による洗浄と、オゾンを利用した洗浄またはメガソニック洗浄を繰り返すサイクル洗浄を用いてもよい（（Ａ）洗浄）。図４に示すように、搬送ロボット４０２ｂによりローダー／アンローダー室４０４に戻された処理中の基板を、一枚ずつ洗浄室４０３にてスピン洗浄処理する。なお、スピンの回転数や時間条件は、基板面積、被膜材料などによって適宜最適な条件を見つければよい。洗浄処理の終了した基板は、ローダー／アンローダー室４０１に回収される。
【００２３】
洗浄室４０３は、Ｎ2がパージされており、大気雰囲気中にある汚染物の混入を防いでいる。また、洗浄室４０３では、排水や排気も行われている。
【００２４】
次いで、結晶化工程を行い、図３（Ｂ）のように非晶質半導体層１０３ａから結晶質半導体層１０３ｂを製造する。その方法として熱アニール法（固相成長法）を適用することができる。また、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。次いで、洗浄を行う。（（Ｂ）結晶化工程/洗浄）
【００２５】
その後、公知の半導体製造工程を経て、半導体装置を完成させることができる。例えば、結晶化されたシリコンは、図７のような工程（結晶化されたシリコンのエッチング、レジスト剥離、酸化膜の形成(オゾン水による洗浄)、酸化膜除去）を経て、ゲート絶縁膜が成膜される。
【００２６】
本実施形態のように、ＣＶＤ装置に酸化膜を形成する室が設けられていることが好ましい。該ＣＶＤ装置を用いれば、酸化膜を形成する室及び洗浄室以外は搬送を含めて真空中で処理することができる。
【００２７】
本実施形態では、図１の（2）非晶質半導体層の形成、（3）酸化膜の形成及び（4）洗浄（前記酸化膜の除去）は、半導体製造装置（ＣＶＤ装置）内で行われる。
【００２８】
本実施形態では、非晶質半導体層１０３ａ成膜後の清浄な酸素をＣＶＤ装置の酸化膜を形成する室４０９に導入し、ＵＶを照射させる方法により酸化膜１０４を形成したが、非晶質半導体層成膜後の大気開放前に清浄な酸素を含むガスを４０９内に導入し、酸化膜を形成してもよいし、酸化膜の膜厚を均一に形成できるオゾン水による方法、あるいは加熱した過酸化水素水を用いる方法を用い酸化膜を形成してもよい。酸化膜の膜厚を均一に形成できる方法であればよい。また、オゾン水による方法を採用する場合、洗浄室が設けられたＣＶＤ装置を用いるのが好ましい。オゾン水による洗浄を用いる利点としては（１）〜（３）が挙げられる。（１）オゾンにより非晶質半導体層の表面に酸化膜を形成し、前記非晶質半導体層に吸着している汚染物を、次に続くフッ素を含有する酸性溶液を用いて、酸化膜ごと除去できる。（２）非晶質半導体層が疎水性である場合、その表面をオゾンにより酸化することで、非晶質半導体層の表面が親水性に変わり洗浄効果が増す。（３）クリーンルーム大気雰囲気中に存在するような微量の炭素化合物であれば、オゾンで酸化分解して除去できる。
【００２９】
本実施形態では、非晶質シリコン層の表面にクリーンな酸化膜を形成するので、自然酸化膜を形成する工程に比べ、非晶質シリコン層に付着するボロンなどの不純物が減少する。
【００３０】
（実験１）自然酸化膜による非晶質シリコン層の汚染量が、デバイスの特性不良を引き起こす量であるかどうかを調べる実験について述べる。本実施形態では、ボロンの汚染について検討した。
【００３１】
図７の工程間▲１▼▲２▼▲３▼で滞留した場合に表面に付着し、そのままにゲート絶縁膜と結晶質シリコンの界面に存在する、ボロンの汚染密度を測定した。図７の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度は、図１の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度と同程度とみなすことができる。
【００３２】
本実施形態では、洗浄処理を施した２インチのSiウェハーを用いて実験を行った。図７の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度を測定するために、図６の工程Ｃ、工程Ａ、工程Ｂの順に実験を行った。図６の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度は、図７の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度と同程度とみなすことができる。図６に示すように、Siウェハーに対し、工程Ｃ（（2）非晶質半導体層の形成、 (3)酸化膜の形成(オゾン水による洗浄)、希フッ酸による（4）洗浄（前記酸化膜の除去）、▲３▼クリーンルーム大雰囲気中に３時間晒す、（2）非晶質半導体層の形成）を行い、次いで、工程Ａ（（2）非晶質半導体層の形成、▲１▼クリーンルーム大雰囲気中に３時間晒す、(3)酸化膜の形成(オゾン水（６〜１５μｇ/ｃｍ3）による洗浄)、希フッ酸による（4）洗浄（前記酸化膜の除去）、（2）非晶質半導体層の形成）を行い、次いで、工程Ｂ（（2）非晶質半導体層の形成、 (3)酸化膜の形成(オゾン水による洗浄)、▲２▼クリーンルーム大雰囲気中に３時間晒す、希フッ酸による（4）洗浄（前記酸化膜の除去）、（2）非晶質半導体層の形成）を行った後、ＳＩＭＳ（Ｓecondary Ｉon Ｍass Ｓpectroscopy）測定を行った。オゾン水による洗浄では、処理中の基板を５分間オゾン水に浸した後、１０分間水による洗浄を行った。図６の工程間▲１▼▲２▼▲３▼においては、クリーンルーム大気雰囲気中に処理中の基板を３時間晒している。工程▲１▼〜▲３▼におけるＳＩＭＳ測定によるBの濃度の結果を、図８に示す。ボロンの汚染密度は、それぞれ、４．２×１０12/cm2、１．２×１０12/cm2、１．２×１０13/cm2であった。これらを膜厚が５５nmである活性層中の体積濃度に換算すると、２．２×１０17/cm2、７．６×１０17/cm2、２．２×１０18/cm2になる。
【００３３】
図６の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度は、図１の工程間▲１▼▲２▼▲３▼におけるボロンの汚染密度と同程度とみなすことができるので、工程間▲１▼の汚染量は、工程間▲２▼の汚染量の３．５倍の汚染量があることから、（2）非晶質半導体層の形成の直後、オゾン水により酸化膜を形成し、（4） 洗浄（前記酸化膜の除去）までこの状態を保持すればよい。（2）非晶質半導体層の形成から、図７のゲート絶縁膜の形成までの間は、シリコン層の表面に酸化膜を形成し、ボロンのシリコン層への侵入を防ぐことが好ましい。
【００３４】
非晶質半導体層を形成するＣＶＤ装置内に酸化膜の形成する室が設けられていない場合、搬送で処理中の基板をクリーンルーム内の雰囲気にさらす時間を６０分以内、好ましくは、１０分以内にする。図９の工程を経て製造した半導体装置の活性層中のチャネルドーズ量とＴＦＴのＶthとの関係を検討したのが図５である。チャネルドープしたボロンも、クリーンルーム内の雰囲気から非晶質シリコン層に付着したままで結晶化したシリコン層を活性化すれば、同様にＶthのシフトを起こす。したがって、図５より、３時間で３．６×１０17/cm3のボロンが堆積する場合、３．５ＶのＶthをシフトさせるが、６０分以内であれば、その３分の１の濃度（１．２×１０17/cm3）にまで付着量を抑えることができるため、１．８ＶのＶthのシフトに抑えることができる。さらに、１０分以内であれば、１８分の１の濃度（２．０×１０16/cm3）にまで付着量を抑えることができるため、１．０ＶのＶthシフトに抑えることができる。また、基板面内、基板間でのボロンの汚染量のばらつきが１．０〜７．０ＶのＶthをシフトさせている。
【００３５】
【発明の効果】
本発明では、非晶質シリコン層の表面にクリーンな酸化膜を形成するので、自然酸化膜を形成する工程に比べ、非晶質シリコン層に付着するボロンなどの不純物が減少する。
【００３６】
また、半導体製造装置内で搬送を行うことができるので、クリーンルーム内の雰囲気に曝されることなく、（2）非晶質半導体層の形成及び（3）酸化膜の形成とは連続的に行われることが可能となる。
【００３７】
さらに、本発明の製造工程により製造されたＴＦＴのＶthのシフトを１．０Ｖに抑えることができる。
【図面の簡単な説明】
【図１】本発明を示すフローチャート
【図２】実施形態１における結晶質半導体層の製造方法を示す断面図。
【図３】実施形態１における結晶質半導体層の製造方法を示す断面図。
【図４】本発明の半導体製造装置
【図５】活性層中のチャネルドーズ量とＴＦＴのＶthとの関係
【図６】実験工程を示すフローチャート
【図７】半導体装置の製造方法を示すフローチャート
【図８】工程▲１▼〜▲３▼におけるBの濃度
【図９】従来の結晶質半導体層の製造方法を示すフローチャート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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