(57)【特許請求の範囲】
【請求項１】
電源に接続され、基準電流を出力する定電流源回路と、
前記定電流回路の出力端に接続され、前記定電流回路の出力端に基準電圧を発生させる電流電圧変換回路と、
前記定電流回路の出力端に接続され、前記基準電圧の前記電源電圧に対する依存性を、正方向に調整する、第１電圧調整回路と、
前記定電流回路の出力端に接続され、前記基準電圧の前記電源電圧に対する依存性を、負方向に調整する、第２電圧調整回路と、
を具備する
基準電圧発生回路。
【請求項２】
請求項１に記載された基準電圧発生回路であって、
前記第１電圧調整回路は、前記電流電圧変換回路へ第１電流を供給するように、前記出力端に接続されている
基準電圧発生回路。
【請求項３】
請求項２に記載された基準電圧発生回路であって、
前記第１電圧調整回路は、前記出力端と前記電源間に設けられた、第１抵抗素子を備え、
前記第１電流は、前記第１抵抗素子を介して、前記出力端に供給される
基準電圧発生回路。
【請求項４】
請求項１乃至３のいずれかに記載された基準電圧発生回路であって、
前記第１電圧調整回路は、前記基準電流が前記電源電圧に対して依存性を有する場合に、前記基準電圧が前記電源電圧に対して依存しないように、前記基準電圧の電源電圧に対する依存性を調整する
基準電圧発生回路。
【請求項５】
請求項１乃至４のいずれかに記載された基準電圧発生回路であって、
前記第２電圧調整回路は、前記基準電流から第２電流を分流するように、前記出力端に接続されている
基準電圧発生回路。
【請求項６】
請求項５に記載された基準電圧発生回路であって、
前記第２電圧調整回路は、前記電源とグランドとの間に設けられた第２抵抗素子、を備え、
前記第２電圧調整回路は、前記電源から前記第２抵抗素子へ流れる電流量に基づいて、前記基準電流を分流する
基準電圧発生回路。
【請求項７】
請求項１乃至６のいずれかに記載された基準電圧発生回路であって、
前記第２電圧調整回路は、前記基準電流が前記電源電圧に対して依存性を有する場合に、前記基準電圧が前記電源電圧に対して依存しないように、前記基準電圧の電源電圧に対する依存性を調整する
基準電圧発生回路。
【請求項８】
請求項１乃至７のいずれかに記載された基準電圧発生回路であって、
前記第１電圧調整回路は、第１スイッチを含み、
前記第２電圧調整回路は、第２スイッチを含み、
前記第１電圧調整回路は、前記第１スイッチがオンのときに前記基準電圧の電源電圧に対する依存性を調整し、
前記第２電圧調整回路は、前記第２スイッチがオンのときに前記基準電圧の電源電圧に対する依存性を調整する
基準電圧発生回路。
【請求項９】
請求項１乃至８のいずれかに記載された基準電圧発生回路であって、
前記電流電圧変換回路は、前記定電流回路の出力端から供給される電流量に基いて、前記基準電圧を発生させる
基準電圧発生回路。
【請求項１０】
請求項１乃至９のいずれかに記載された基準電圧発生回路であって、
前記電流電圧変換回路は、前記出力端とグランドとの間に直列に接続された、第３抵抗素子と順方向の第１ダイオード素子とを備える
基準電圧発生回路。
【請求項１１】
請求項１乃至１０のいずれかに記載された基準電圧発生回路であって、
前記電流電圧変換回路は、ドレインとゲートが前記出力端に接続されたトランジスタと、一端が前記第１１トランジスタのソースに接続され他端が接地された第４抵抗素子とを備える
基準電圧発生回路。
【請求項１２】
請求項１乃至１１のいずれかに記載された基準電圧発生回路と、
電流制御型リングオシレータ回路を含み、前記出力端電圧に基づいて前記電流制御型リングオシレータ回路に供給される電流量が決定される、リングオシレータ部と、
を具備する
タイマ回路。
【請求項１３】
請求項１２に記載されたタイマ回路であって、
更に、
第２ダイオード素子を含み、
前記電流制御型リングオシレータ回路に供給される電流量は、前記第２ダイオード素子にも依存する
タイマ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、特に、電源電圧に対して電圧依存を自在にコントロールすることが出来る基準電圧発生回路に関する。
【背景技術】
【０００２】
基準電圧発生回路は、入力電圧（電源電圧）に対して、電圧依存を持たないある一定の電圧を出力する回路である。近年の回路の微細化に伴い、基準電圧発生回路において、出力電圧（以下、基準電圧と記載することもある）の電源電圧に対する依存性を完全になくすことが難しくなってきている。
【０００３】
図１は従来の基準電圧発生回路の構成を示した図である。この回路は、通常バンドギャップリファレンス回路とも呼ばれ、広く知られている。図１において、Ｐ１０１〜Ｐ１０３はＰチャネル型電界効果トランジスタ（以下ＰＭＯＳトランジスタと称する）を示し、Ｎ１０１、Ｎ１０２はＮチャネル型電界トランジスタ（以下ＮＭＯＳトランジスタと称する）を示し、Ｄ１０１はダイオード素子を示し、Ｒ１０１、Ｒ１０２は抵抗素子を示している。この回路においては、高電位側電源ＶＣＣ及び低電位側電源ＧＮＤから、一定の電圧が、基準電圧端子ＢＧＲに出力される。この基準電圧回路において、Ｐ１０１のソースは、ＶＣＣに接続される。また、Ｎ１０１は、ドレイン及びゲートがＰ１０１のドレインに接続され、ソースがＧＮＤに接続される。また、Ｐ１０２は、ソースが電源に接続され、ドレイン及びゲートがＰ１０１のゲートに接続される。また、Ｎ１０２は、ドレインがＰ１０２のドレインに接続され、ゲートがＮ１０１のゲートに接続される。また、抵抗素子Ｒ１０１は、一端がＮ１０２のソースに接続され、他端がＧＮＤに接続される。また、Ｐ１０３は、ソースがＶＣＣに接続され、ゲートがＰ１０２のゲートに接続され、ドレインが基準電圧端子ＢＧＲに接続される。また、抵抗素子１０２は、一端がＰ１０３のドレインに接続される。また、ダイオードＤ１０１は、アノードが抵抗素子Ｒ１０２の他端に接続され、カソードがＧＮＤに接続される。
【０００４】
図１において、Ｐ１０１、Ｎ１０１に流れる電流をｉ１０１とする。また、Ｐ１０２、Ｎ１０２に流れる電流をｉ１０２とする。また、Ｐ１０３に流れる電流をｉ１０３とする。また、Ｐ１０１，Ｐ１０２，Ｐ１０３のゲート長、ゲート幅をそれぞれ同一サイズとする。また、Ｎ１０１に対して、Ｎ１０２のゲート長を同一サイズとし、ゲート幅をＭ倍（Ｍ＞０）とする。また、ｑを電子の電荷量、ＶＦ（Ｄ１）をダイードＤ１０１の順方向電圧、ｋをボルツマン定数、Ｔを絶対温度とする。このとき、理想的には、基準電圧端子ＢＧＲの電圧（基準電圧）は、以下の（式１）で表され、電源電圧に依存しない一定電圧が得られることになる。
（式１）；Ｖｂｇｒ＝Ｒ１０２／Ｒ１０１×（ｋ×Ｔ÷ｑ）×ｌｎＭ＋ＶＦ（Ｄ１）
【０００５】
しかしながら、図１で示したような基準電圧発生回路には、トランジスタが用いられている。トランジスタは、特性によっては、アーリー効果を生じることがある。図１の回路において、Ｐ１０１、Ｐ１０３、Ｎ１０２に、アーリー効果が発生してしまうと、電源電圧に対して基準電圧が変動してしまうことがある。尚、アーリー効果とは、トランジスタのソース・ドレイン間の電圧が高くなったときに、ドレイン電流が大きくなる現象である。図２Ａ、図２Ｂは、トランジスタの弱反転領域における電圧電流特性を示すグラフである。図２Ａは、アーリー効果が存在しない場合の特性を示し、図２Ｂは、アーリー効果が存在する場合の特性を示している。図２Ａに示されるように、アーリー効果が存在しない場合、トランジスタのソース・ドレイン間電流（ＩＤＳ）は、弱反転領域において、ソース・ドレイン間電圧（ＶＤＳ）によらずほぼ一定である。一方、図２Ｂに示されるように、アーリー効果が存在する場合、トランジスタのソース・ドレイン間電流（ＩＤＳ）は、弱反転領域において、トランジスタのソース・ドレイン間電圧（ＶＤＳ）が高くなるとともに、多くなってしまう。
【０００６】
図１の基準電圧発生回路において、アーリー効果が発生したときの様子について説明する。ＶＣＣとＧＮＤ間の電位差が大きくなり、Ｐ１０１のソース・ドレイン間電圧が高くなり、アーリー効果が発生したとする。すると、Ｎ１０１に流れ込む電流が増加する。これにより、Ｎ１０１とカレントミラー構成であるＮ１０２のドレイン電流も増加する。Ｎ１０２に流れる電流は、Ｎ１０１の電流増加分に対し、Ｎ１０２自身のアーリー効果も加わって増加する。これにより、Ｐ１０２のドレイン電流も増加する。従って、Ｐ１０２とカレントミラー構成であるＰ１０３のドレイン電流も増加する。その結果、基準電圧が変動してしまう。具体的には、Ｐ１０１、Ｎ１０２におけるアーリー効果による電流増加分を、それぞれ、Δｉｄ１、Δｉｄ２とし、Ｐ１０３におけるアーリー効果によるドレイン電流の増加分をΔｉｄ３とすると、Δｉｄ３は以下の式２で表される。
（式２）；Δｉｄ３＝Δｉｄ１＋Δｉｄ２
この電流増加分のΔｉｄ３が、抵抗素子Ｒ１０２およびダイオード素子Ｄ１０１に流れ込み、基準電圧Ｖｂｇｒに変動が生じる。基準電圧の変動量をΔＶｂｇｒとして、Ｐ１０３の電圧変動を受ける前のドレイン電流をＩＤＳ（Ｐ１０３）とすると、ΔＶｂｇｒは以下の式３で表される。
（式３）；ΔＶｂｇｒ＝Δｉｄ３×Ｒ１０２＋（ｋ×Ｔ÷ｑ）×ｌｎ（（Δｉｄ３＋ＩＤＳ（Ｐ１０３））÷ＩＤＳ（Ｐ１０３）
【０００７】
こうしたアーリー効果による基準電圧の変動を抑制するための技術として、特許文献１に記載された技術が挙げられる。図３は、特許文献１の基準電圧発生回路の構成を示す回路図である。特許文献１の基準電圧発生回路は、図１で示した基準電圧発生回路に対して、ＮＭＯＳトランジスタであるＮ１１１が追加されている。Ｎ１１１は、ドレインがＰ１０２のドレインに接続され、ソースがＮ１０２と接続され、ゲートが基準電圧端子ＢＧＲに接続されている。このような構成によれば、高電位側電源ＶＣＣと低電位側電源ＧＮＤ間の電圧が増大するように変動しても、Ｎ１０２のドレイン電位が、Ｎ１１１のゲート・ソース間電圧分だけ低い電位に固定されるので、Ｐ１０２のドレイン電流の増加が抑えられる。これにより、Ｐ１０３のドレイン電流の増加も抑えられ、アーリー効果の影響を受けずに（式２）のΔｉｄ３が減少する。従って、（式３）のΔＶｂｇｒが減少し、電圧依存性が少ないＶｂｇｒを発生することができる。
【０００８】
ところで、近年では、基準電圧発生回路は、半導体記憶装置用などの用途範囲が広くなっている。これに伴い、基準電圧発生回路に対する要求も増加している。そうした要求の一つに、出力される基準電圧自体を電源電圧に対して依存させ、コントロールするといった要求がある。このような要求に対応するためには、電源電圧に対して、基準電圧が依存性を持つ基準電圧発生回路が必要となる。
【０００９】
基準電圧に、電源電圧に対する依存性を持たせた技術として、特許文献２に記載された技術が挙げられる。すなわち、特許文献２には、電源電圧に対し直線的に与えられた法則にしたがって変化させる基準電圧の発生器を得るための技術が記載されている。
【００１０】
また、関連する技術として、特許文献３には、電源電圧に対して負の依存性を持つ電流源回路が記載されている。この特許文献３の電流源回路は、電源電圧に対して正の依存性を持つ第１の電流を生成する第１の回路と、電源電圧に対して、第１の回路よりも大きい正の依存性を持つ第２の電流を生成する第２の回路と、第１の電流から第２の電流を差し引いて、電源電圧に対して負の依存性を持つ第３の電流を生成する第３の回路を具備する。
【００１１】
【特許文献１】特開２００２−９９３３６号公報
【特許文献２】特開平５−１１９８６０号公報
【特許文献３】特開２００５−７８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、既述のように、基準電圧発生回路においては、基準電圧を電源電圧に対して依存させるという要求がある。ここで、更に具体的には、あるときは電源電圧に対して正の電圧依存性を持つように基準電圧をコントロールでき、あるときは電源電圧に対して負の電圧依存性を持つように基準電圧をコントロールできることが求められることがある。
【００１３】
既述の特許文献１の技術は、電源電圧によらず、一定の基準電圧を出力するための技術であり、基準電圧を自在にコントロールすることはできない。
【００１４】
また、特許文献２によれば、基準電圧は電源電圧に対して正の依存性を有するものの、負の依存性を有するように基準電圧の電圧依存性をコントロールすることはできない。
【００１５】
また、特許文献３によれば、電源電圧に対して、負の依存性を有する電流を生成することが記載されているが、基準電圧の電源電圧に対する依存性を、正負自在にコントロールすることはできない。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の基準電圧発生回路（１）は、電源（ＶＣＣ）に接続され、基準電流（ｉ３）を出力する定電流源回路（１０）と、定電流回路（１０）の出力端（ＢＧＲ）に接続され、定電流回路（１０）の出力端（ＢＧＲ）に基準電圧を発生させる電流電圧変換回路（２０）と、定電流回路（１０）の出力端（ＢＧＲ）に接続され、その基準電圧の電源電圧に対する依存性を、正方向に調整する、第１電圧調整回路（３０）と、定電流回路（１０）の出力端（ＢＧＲ）に接続され、基準電圧の電源電圧に対する依存性を、負方向に調整する、第２電圧調整回路（４０）と、を具備する。
【００１８】
この構成によれば、第１電圧調整回路（３０）によって、出力される基準電圧（ＢＧＲ）の電源電圧に対する依存性を、正方向にコントロールすることができる。また、第２電圧調整回路（４０）によって、基準電圧の電源電圧に対する依存性を、負方向にコントロールすることができる。従って、基準電圧（ＢＧＲ）の電源電圧に対する依存性を、正方向にも負方向にもコントロールすることが可能となる。
【００１９】
また、本発明に係るタイマ回路は、上記の基準電圧発生回路（１）と、電流制御型リングオシレータ回路（６１）と、出力端（ＢＧＲ）電圧に基づいて電流制御型リングオシレータ回路（６１）に供給される電流（ｉ１１）量が決定される、リングオシレータ部（６０）と、を具備する。
【００２０】
上記の基準電圧発生回路（１）を、タイマ回路に適用することにより、タイマ回路が出力するタイマクロック信号の周期を自在にコントロールすることができる。
【発明の効果】
【００２１】
本発明によれば、基準電圧の電源電圧に対する依存性を、正負自在に制御することのできる基準電圧発生回路が提供される。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
図面を参照しつつ、本発明の第１の実施形態について説明する。図４は、本実施形態の基準電圧発生回路の構成図である。この基準電圧発生回路は、定電流源回路１０と、電流電圧変換回路２０と、第１電圧調整回路３０と、第２電圧調整回路４０とを備えている。この基準電圧発生回路では、定電流回路１０の出力端（ＢＧＲ）の電圧が、基準電圧Ｖｂｇｒとして取り出される。
【００２３】
定電流源回路１０は、一定の基準電流（ｉ３）を生成するための回路である。定電流源回路１０は、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、及び抵抗素子Ｒ１（を備えている。Ｐ１、Ｐ２、及びＰ３のソースは、それぞれ、電源ＶＣＣに接続されている。また、Ｐ１のゲート、Ｐ２のゲート及びドレイン、Ｐ３のゲートは、互いに同電位となるように共通接続されている。Ｎ１のドレインはＰ１のドレインに接続されている。Ｎ２のドレインはＰ２のドレインに接続されている。Ｎ１のゲートと、Ｎ１のドレインと、Ｎ２のゲートとは、同電位となるように共通接続されている。Ｎ１のソースはグランド（以下、ＧＮＤ）に接続され、接地されている。Ｎ２のソースは、Ｒ１を介して、接地されている。Ｐ３のドレインは、出力端ＢＧＲに接続されている。基準電流ｉ３は、Ｐ３のドレインから出力端ＢＧＲ側に流れる電流である。
【００２４】
尚、Ｐ１、Ｐ２、及びＰ３は、同じゲート長、ゲート幅で構成されるものとする。また、Ｎ１とＮ２のゲート長は同じであり、Ｎ２のゲート幅はＮ１のゲート幅のＭ倍（Ｍ＞０）であるものとする。
【００２５】
上述の構成を有する定電流源回路１０において、Ｐ１とＰ２はカレントミラー構成となる。また、Ｎ１とＮ２もカレントミラー構成となる。さらに、Ｐ２とＰ３もカレントミラー構成となる。従って、電源ＶＣＣからＰ１及びＮ１を介してＧＮＤに流れる電流をｉ１とし、電源ＶＣＣからＰ２、Ｎ２、及びＲ１を介してＧＮＤに流れる電流をｉ２とすると、ｉ２はｉ１に依存し、基準電流ｉ３はｉ２と等しくなる。
【００２６】
理想的（後述するアーリー効果などが発生しないとき）には、電源電圧ＶＣＣがある電圧以上の領域（定電流源回路における各トランジスタが弱反転動作する領域）において、基準電流ｉ３は電源電圧ＶＣＣに依らず一定となる。ただし、電源電圧ＶＣＣが使用領域より低い場合、基準電流ｉ３は電源電圧ＶＣＣに依存する。以下の説明において、電源電圧ＶＣＣに対する依存性について説明する場合には、その依存性とは、基準電流i3が理想的には電源電圧ＶＣＣに依らず一定となる領域における、依存性を示すものとする。
【００２７】
続いて、電流電圧変換回路２０について説明する。電流電圧変換回路２０は、出力端ＢＧＲに基準電圧Ｖｂｇｒを生成するための回路である。電流電圧変換回路２０は、出力端ＢＧＲとＧＮＤとの間に設けられている。本実施形態における定電流回路２０は、抵抗素子Ｒ２（第３抵抗素子）と、ダイオード素子Ｄ１（第１ダイオード素子）とによって構成されている。抵抗素子Ｒ２の一端は、出力端ＢＧＲに接続されている。ダイオード素子Ｄ１は、アノードが抵抗素子Ｒ２の他端に接続され、カソードが接地されている。
【００２８】
電流電圧変換回路２０において、抵抗素子Ｒ２、ダイオード素子Ｄ１を介してＧＮＤに流れるｉ４とすると、出力端ＢＧＲには、次の式４で示される基準電圧Ｖｂｇｒが発生することになる。
（式４）Ｖｂｇｒ＝ＶＦ（Ｄ１）＋ｉ４×ｒ２
尚、ＶＦ（Ｄ１）はダイオード素子Ｄ１の順方向電圧であり、ｒ２は抵抗素子Ｒ２の抵抗値である。
【００２９】
続いて、第１電圧調整回路３０について説明する。第１電圧調整回路３０は、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、正の方向に調整するための回路である。
【００３０】
ここで、基準電圧の電源電圧に対する依存性とは、電源電圧が単位電圧だけ高くなった場合における、基準電圧の変動量を示すものとする。図５は、基準電圧の電源電圧に対する依存性を説明するための説明図である。基準電圧の電源電圧に対する依存性とは、縦軸を基準電圧とし、横軸に電源電圧としたときの傾きを示すものとする。また、その傾きが正である場合を、基準電圧の電源電圧に対する依存性が正である、ということにする。逆に、その傾きが負である場合を、基準電圧の電源電圧に対する依存性が負である、ということにする。また、正の方向とは、傾きが大きくなる方向のことを指し、負の方向とは、その傾きが小さくなる方向のことをさすものとする。
【００３１】
図４に戻り、説明を続ける。第１電圧調整回路３０は、ＰＭＯＳトランジスタＰ４（第１トランジスタ；第１スイッチ）と、抵抗素子Ｒ４（第１抵抗）とを備えている。Ｐ４のソースは、電源ＶＣＣに接続されている。また、Ｐ４のドレインは、Ｒ４を介して、出力端ＢＧＲに接続されている。Ｐ４のゲートは、入力端子ＩＮＰに接続されている。Ｐ４を流れる電流をi7とする。
【００３２】
この第１電圧調整回路３０では、ＩＮＰにローレベルが供給されると、Ｐ４がオン状態になり、電流ｉ７（第１電流）が流れる。電流ｉ７は、電流電圧変換回路２０に供給される。従って、電流電圧変換回路２０に供給される電流ｉ４は、ｉ３にｉ７分だけ重畳され、増加することになる。一方、Ｐ４がオフ状態の場合、ｉ７＝０となり、ｉ４はｉ７の影響を受けない。
【００３３】
続いて、第２電圧調整回路４０について説明する。第２電圧調整回路４０は、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、負方向に調整するための回路である。第２電圧調整回路４０は、ＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ４と、ＮＭＯＳトランジスタＮ５（第２スイッチ）と、ＮＭＯＳトランジスタＮ６（第２スイッチ）と、抵抗素子Ｒ３（第２抵抗素子）とを備えている。Ｎ３のドレインは、出力端ＢＧＲに接続されている。Ｎ５のソースはＮ４のドレインに接続されている。Ｎ５のソースは接地されている。Ｎ４のドレインは、Ｒ３を介して電源ＶＣＣに接続されている。Ｎ６のドレインはＮ４のソースに接続されており、ソースは接地されている。Ｎ４のゲート、Ｎ３のゲート、及びＮ４のドレインは、同電位となるように接続されている。Ｎ５のゲート及びＮ６のゲートは、入力端子ＩＮＮに接続されている。また、Ｎ３とＮ４とは、ゲート長が同じであり、ゲート幅も同じであるものとする。
【００３４】
この第２電圧調整回路４０において、出力端ＢＧＲ側から、Ｎ３及びＮ５を介してＧＮＤに流れる電流をｉ５とする。また、電源ＶＣＣからＲ２、Ｎ４、及びＮ６を介してＧＮＤに流れる電流をｉ６とする。
【００３５】
第２電圧調整回路４０において、入力端子ＩＮＮにハイレベルが供給されると、Ｎ５、Ｎ６がオン状態となり、ｉ５、ｉ６が流れる。これにより、基準電流ｉ３は、電流ｉ５（第２電流）分だけ、第２電圧調整回路４０に分流される。それにより、電流電圧変換回路２０に供給される電流ｉ４が減少する。尚、Ｎ３とＮ４とは、カレントミラー構成になっており、ｉ５＝ｉ６である。一方、入力端子ＩＮＮにローレベルが供給された場合には、Ｎ５、Ｎ６がオフ状態となり、ｉ５及びｉ６は流れない。従って、基準電流ｉ３は分流されない。
【００３６】
続いて、本実施形態の基準電圧発生回路の動作について説明する。まず、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、負方向に調整する場合について説明する。また、基準電圧発生回路１１０のトランジスタには、アーリー効果は発生していないものとする。
【００３７】
入力端子ＩＮＮ、入力端子ＩＮＰに、ハイレベルの信号を供給する。すると、第１電圧調整回路３０のＰ４がオフ状態となり、電流ｉ７＝０になる。一方、第２電圧調整回路４０のＮ５及びＮ６はオン状態となり、電流ｉ５、電流ｉ６が流れる。既述のように、Ｎ３とＮ４はカレントミラー構成であるので、Ｎ４に流れる電流ｉ６とＮ３に流れるｉ５は等しくなる（ｉ５＝ｉ６）。ここで、ｉ６は電源電圧ＶＣＣと抵抗Ｒ３の抵抗値ｒ３とＮ４の閾値（ＶＴＮ４）で決まり、次の式５で表される。
（式５）；ｉ６＝ｉ５＝（ＶＣＣ−ＶＴＮ４）／ｒ３
式５において、ＶＴＮ４、ｒ３は電源電圧ＶＣＣに依存しないため、ｉ６（＝ｉ５）はＶＣＣが高くなると大きくなることがわかる。
【００３８】
一方、既述のとおり、基準電圧Ｖｂｇｒは、電流電圧変換回路２０に供給される電流ｉ４によって決まり、Ｖｂｇｒ＝ｉ４×ｒ２＋ＶＦＤ１、で表される。
【００３９】
ここで、ｉ４＝ｉ３−ｉ５であり、ｉ３＝ｉ２であるので、ｉ４＝ｉ２−ｉ６である。従って、基準電圧Ｖｂｇｒは、次の式６で表される。
（式６）；Ｖｂｇｒ＝（ｉ２−（ＶＣＣ−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１
式６において、ＶＣＣ、ＶＴＮ４、及びｒ３は正の値であり、ＶＣＣ＞ＶＴＮ４である。また、（ＶＣＣ−ＶＴＮ４）／ｒ３は正の値であり、電源電圧ＶＣＣが高くなると、大きくなる。従って、ｉ２−（ＶＣＣ−ＶＴＮ４）／ｒ３は、電源電圧ＶＣＣが高くなると、小さくなる。よって、基準電圧Ｖｂｇｒは、電源電圧ＶＣＣが高くなると、低くなることになる。すなわち、基準電圧Ｖｂｇｒは電源電圧に対して一定ではなく、負の電圧依存性を持つことになる。
【００４０】
基準電圧Ｖｂｇｒがどれだけ電源電圧に対して依存するかは、抵抗素子Ｒ３の抵抗値ｒ３によって決定される。このことについて、以下に説明する。尚、基準電圧Ｖｂｇｒが電源電圧にどれだけ依存するかを、依存量ということにする。いま、電源電圧が、低い電圧のＶＣＣから高い電圧のＶＣＣ’に変動したとする。Ｐ１、Ｐ３、及びＮ２にアーリー効果がない場合、ｉ２は電源電圧に依存せず一定、ＶＴＮ，ｒ２，ｒ３も電圧に依存性せず一定であるので、既述の式６より、変動後の基準電圧Ｖｂｇｒ’は、次の式７で表される。
（式７）；Ｖｂｇｒ’＝（ｉ２−（ＶＣＣ’−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１
従って、基準電圧Ｖｂｇｒの電圧変動ΔＶｂｇｒは、Ｖｂｇｒ’−Ｖｂｇｒより、下記式８で表される。
（式８）；ΔＶｂｇｒ＝（ｉ２−（ＶＣＣ’−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１−（（ｉ２−（ＶＣＣ−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１）＝−ＶＣＣ’×ｒ２／ｒ３＋ＶＣＣ×ｒ２／ｒ３＝−（ＶＣＣ’−ＶＣＣ）×ｒ２／ｒ３
式８において、ＶＣＣ’−ＶＣＣを電源電圧の変動量ΔＶＣＣとすると、ΔＶｂｇｒは、下記式９で表される。
（式９）；ΔＶｂｇｒ＝−ΔＶＣＣ×ｒ２／ｒ３
【００４１】
上式９により、基準電圧の変動量ΔＶｂｇｒは、抵抗値ｒ２が一定であるならば、抵抗値ｒ３を大きくすると小さくなり、ｒ３を小さくすると大きくなることがわかる。このように、抵抗素子Ｒ３の抵抗値ｒ３を調整することで、基準電圧Ｖｂｇｒの電源電圧に対する依存量を、負方向に調整することができる。抵抗値の変更は、例えばトランジスタのゲート幅を変更する場合などと比較して、簡単に行うことができる。トランジスタのゲート幅を変更して電流量を調整する場合などのように、製造段階で調整を行っておく必要は無く、有利である。
【００４２】
アーリー効果が無い場合において、電源電圧に対する基準電圧の依存性を負方向へ調整できるので、アーリー効果が存在する場合には、アーリー効果による基準電圧の電源電圧依存性を打ち消すことも可能となる。図６は、ＩＮＮ，ＩＮＰにＨを与えた場合における、電源電圧と基準電圧（出力電圧）との関係を示す、シミュレーション結果である。図６中、白抜きの丸いプロットで示した線は、第１電圧調整回路３０、第２電圧調整回路４０を設けなかった場合の結果であり、比較のために示している。また、白抜きの四角いプロットで示した線は、第２電圧調整回路４０のｒ３を比較的小さく設定した場合の結果を示している。また、白抜きの三角で示したプロットは、第２電圧調整回路４０のｒ３を比較的大きく設定した場合の結果を示している。この図６に示されるように、電圧調整回路３０、４０を設けなかった場合、基準電圧Ｖｂｇｒは、電源電圧が約１．４Ｖ以上の領域において、アーリー効果により一定でなく、正の電圧依存性を示している。これに対して、ｒ３を比較的小さく設定した場合には、電源電圧が約１．４Ｖ以上の領域において、アーリー効果による正の電圧依存性が打ち消され、基準電圧が一定となっている。また、ｒ４を比較的大きく設定した場合には、電源電圧が約１．４Ｖ以上の領域において、電源電圧が大きくなるほど、基準電圧が小さくなっている。すなわち、ｒ３が比較的小さく設定された場合よりも、電源電圧に対する基準電圧の依存量が、負方向へ大きくなっている。
【００４３】
アーリー効果による基準電圧の依存性を打ち消すようなｒ３について、より具体的に説明する。Ｐ１、Ｐ３、及びＮ２にアーリー効果がある場合には、既述の如く、電流ｉ３に電源電圧に対する電圧依存性が発生する。ここで、電源電圧がＶＣＣからＶＣＣ’へ、ΔＶＣＣ（＝ＶＣＣ’−ＶＣＣ）だけ変動したときに、Ｐ３に流れる電流ｉ３からｉ３’にΔｉ３だけ変動するものとする。このとき、基準電圧Ｖｂｇｒの変動量ΔＶｂｇｒは、下記式（１０）で表される。
（式１０）；ΔＶｂｇｒ＝（ｉ３’−（ＶＣＣ’−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１−（（ｉ３−（ＶＣＣ−ＶＴＮ４）／ｒ３）×ｒ２＋ＶＦＤ１）
ここで、ΔＶｂｇｒ＝０とすると、ｒ３は、下記式１１で表される。
（式１１）；ｒ３＝ΔＶＣＣ／Δｉ３
【００４４】
すなわち、ｒ３を、式１１で示されるような値に設定すれば、第２電圧調整回路に流れるｉ５がΔｉ３と等しくなり、電流電圧変換回路２０に供給されるｉ４の変動量がゼロとなる。これにより、基準電圧Ｖｂｇｒの変動量ΔＶｂｇｒがゼロとなり、基準電圧Ｖｂｇｒが電源電圧に対して依存しなくなる。
【００４５】
続いて、基準電圧Ｖｂｇｒの電源電圧ＶＣＣに対する依存性を、正方向に調整する場合について説明する。
【００４６】
入力信号ＩＮＰ及びＩＮＮにＬを入力する。すると、Ｎ５及びＮ６はオフ状態となり、電流ｉ５は流れなくなる。一方で、Ｐ４はオン状態となり、電源ＶＣＣから定電流回路１０の出力端側に電流ｉ７が流れる。
【００４７】
電流ｉ７は、基準電圧Ｖｂｇｒと、電源電圧ＶＣＣと、抵抗素子Ｒ４の抵抗値ｒ４とによって決まり、下記式１２で示される。
（式１２）；ｉ７＝（ＶＣＣ−Ｖｂｇｒ）／ｒ４
【００４８】
ここで、電流電圧変換回路２０に供給される電流ｉ４は、ｉ４＝ｉ３＋ｉ７となるので、基準電圧Ｖｂｇｒは、下記式１３で表されることになる。
（式１３）；Ｖｂｇｒ＝（ｉ３＋ｉ７）×ｒ２＋ＶＦＤ１＝（ｉ３＋（ＶＣＣ−Ｖｂｇｒ）／ｒ４）×ｒ２＋ＶＦＤ１
この式１３をＶｂｇｒについて解くと、下記式１４のようにＶｂｇｒが表される。
（式１４）；Ｖｂｇｒ＝（ｉ３×ｒ２＋ＶＣＣ×ｒ２／ｒ４＋ＶＦＤ１）／（１＋ｒ２／ｒ４）
この式１４中において、ＶＣＣ、ｒ２及びｒ４は正の値である。従って、ＶＣＣ×ｒ２／ｒ４は、電源電圧ＶＣＣが大きくなると大きくなる。すなわち、基準電圧Ｖｂｇｒは、電源電圧ＶＣＣに対して正の電圧依存性を持つことになる。
【００４９】
また、式１４において、Ｖｂｇｒは、ＶＣＣ×ｒ２／ｒ４の関数になっている。従って、例えばｒ２を一定としてｒ４の抵抗値を調整し、ｒ２／ｒ４の値を制御することにより、電圧依存性を変更することができる。
【００５０】
図７は、本実施形態のＩＮＰ、ＩＮＮにＬを与えた場合における、電源電圧と基準電圧（出力電圧）との関係を示す、シミュレーション結果である。図７中、白抜きの丸いプロットで示した線は、第１電圧調整回路３０、第２電圧調整回路４０を設けなかった場合の結果であり、比較のために示している。また、白抜きの四角いプロットで示した線は、第２電圧調整回路４０のｒ４を比較的小さく設定した場合の結果を示している。また、白抜きの三角で示したプロットは、第２電圧調整回路４０のｒ４を比較的大きく設定した場合の結果を示している。この図７に示されるように、比較例と比較すると、ｒ４を比較的小さく設定した場合（白抜きの四角いプロット）では、正方向に対する電圧依存性が強められている。また、ｒ４を比較的大きく設定した場合（白抜きの丸いプロット）では、ｒ４を比較的小さく設定した場合よりも、更に正方向に対する電圧依存性が強くなっている。このように、第１電圧調整回路３０における抵抗素子Ｒ４の抵抗値ｒ４を調整することによって、基準電圧Ｖｂｇｒの正の電圧依存性を調整することが可能である。
【００５１】
以上説明したように、本実施形態によれば、第１電圧調整回路３０を動作させることによって、基準電圧Ｖｂｇｒの電源電圧に対する依存性を正方向に調整することができる。また、第２電圧調整回路４０を動作させることによって、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、負方向に調整することができる。
【００５２】
また、本実施形態によれば、入力端子ＩＮＰ、ＩＮＮに供給する信号により、第１電圧調整回路３０及び第２電圧調整回路４０のいずれかを動作させることができる。従って、電源電圧に対する基準電圧の依存性を、正負両方向に調整することができる。
【００５３】
また、本実施形態によれば、第１電圧調整回路３０に設けられる抵抗素子Ｒ４の大きさを調整することで、基準電圧Ｖｂｇｒの電源電圧ＶＣＣに対する依存量を、正方向に調整することができる。また、第２電圧調整回路４０に設けられる抵抗素子Ｒ３の大きさを調整することで、依存量を負方向にも調整することができる。
【００５４】
すなわち、本実施形態によれば、電源電圧に対する基準電圧の依存性を正負自在に調整でき、その依存量をも調整することができる。従って、例えばトランジスタにアーリー効果が存在する回路などの、電源電圧に対して基準電圧が依存性を有してしまう回路において、その依存性を打ち消し、基準電圧を電源電圧に対して一定に保つことも可能となる。
【００５５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。本実施形態は、第１の実施形態で説明したような基準電圧回路を、温度可変のタイマ回路に適用した例である。温度可変のタイマ回路は、例えば、擬似ＳＲＡＭのリフレッシュタイマ等に用いられる。こうした用途に用いられるタイマ回路に対しては、高温で高速な周期で動作し、低温で低速に動作することが要求される。ただし、周期は、電源電圧に対しては依存しないことが求められる。
【００５６】
図８は、本実施形態のタイマ回路の構成を示す回路図である。このタイマ回路は、基準電圧発生回路１と、電圧変換回路５０と、リングオシレータ部６０とを備えている。
【００５７】
本実施形態の基準電圧発生回路１は、第１の実施形態の基準電圧発生回路に対して、電流電圧変換回路２０の構成が一部変更されている。本実施形態における電流電圧変換回路２０には、抵抗素子Ｒ４とダイオード素子Ｄ１に代えて、ＮＭＯＳトランジスタＮ７と抵抗素子Ｒ６（第４抵抗素子）が設けられている。Ｎ７のゲートとドレインは、定電流回路３０の出力端に接続されている。また、Ｎ７のソースは、抵抗素子Ｒ６を介してＧＮＤに接続されている。尚、基準電圧発生回路１において、電流電圧変換回路２０以外の構成は、第１の実施形態と同じであり、詳細な説明は省略する。
【００５８】
リングオシレータ部６０は、タイマクロック信号ＯＳＣを周期的に発生させるための回路である。リングオシレータ部６０は、ＰＭＯＳトランジスタＰ６と、ＰＭＯＳトランジスタＰ７と、ＮＭＯＳトランジスタＮ９と、ＮＭＯＳトランジスタＮ１０と、電流制御型リングオシレータ回路６１とを備えている。
【００５９】
Ｐ６は、ソースが電源ＶＣＣに接続され、ゲートが電圧変換回路５０の出力端（以下、ＲＥＦ２）に接続されている。Ｐ７は、ソースが電源ＶＣＣに接続され、ゲートが出力端ＲＥＦ２に接続されている。Ｎ９は、ゲートとドレインがＰ６のドレインに接続され、ソースがＧＮＤに接続されている。Ｎ１０は、ソースがＧＮＤに接続され、ゲートがＮ９のゲートおよびドレインに接続されている。尚、Ｎ９とＮ１０は、同じゲート長であり、同じゲート幅である。
【００６０】
電流制御型リングオシレータ回路６１において、Ｐ６とＮ８に流れる電流をｉ１０とする。また、Ｐ７に流れる電流をｉ１１とする。
【００６１】
電流制御型リングオシレータ回路６１は、高電位側電源入力信号と、低電位側電源入力信号とに基づいて、周期ｔＯＳＣで、タイマクロック信号ＯＳＣを発生させる。電流制御型リングオシレータ回路６１は、高電位側電源入力信号がＰ７のドレインから供給されるように、Ｐ７のドレインに接続されている。また、低電位側電源入力信号がＮ１０のドレインから供給されるように、Ｎ１０のドレインとも接続されている。
【００６２】
周期ｔＯＳＣは、理想的には、Ｐ７から供給される電流ｉ１１によって決まる。ｉ１１が減少すると周期ｔＯＳＣは長くなり、ｉ１１が増大すると周期ｔＯＳＣは短くなる。
【００６３】
続いて、電圧変換回路５０について説明する。電圧変換回路５０は、リングオシレータ部６１のｉ１１の量を、温度に依存して変化させるために設けられている。
【００６４】
電圧変換回路５０の具体的構成について説明する。電圧変換回路５０は、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ８と、ダイオード素子Ｄ２と、抵抗素子Ｒ５とを備えている。Ｐ５は、ソースが電源ＶＣＣに接続され、ドレインとゲートが出力端ＲＥＦ２に接続されている。Ｎ８は、ゲートが出力端ＢＧＲに接続され、ドレインが出力端ＲＥＦ２に接続されている。ダイオード素子Ｄ２は、アノードがＮ８のソースに接続され、カソードがＧＮＤに接続されている。抵抗素子Ｒ５は、一端がＲＥＦ２に接続され、他端がＧＮＤに接続されている。
【００６５】
尚、Ｎ８のゲート長は、基準電圧発生回路１におけるＮ７のゲート長と同じである。また、Ｎ８のゲート幅も、Ｎ７のそれと同じである。また、Ｐ５のゲート長及びゲート幅は、リングオシレータ部のＰ６、Ｐ７のゲート長及びゲート幅と同じである。
【００６６】
電圧変換回路５０において、Ｎ８、ダイオード素子Ｄ２に流れる電流をｉ８とする。また、抵抗素子Ｒ５に流れる電流をｉ９とする。また、Ｐ５に流れる電流をｉ１２とする。ｉ１２＝ｉ８＋ｉ９である。尚、抵抗素子Ｒ５は、高温時（後述）において、ｉ８の方がｉ９よりも十分に大きくなるような値に設定されているものとする。
【００６７】
このような電圧変換回路５０では、ダイオード素子Ｄ２によって、第２基準電圧ＲＥＦ２に温度依存性が生じる。ダイオード素子Ｄ２の順方向電圧ＶＤＦ２は、高温のときに小さく、低温のときに大きくなる特性を持っている。基準電圧Ｖｂｇｒが一定であるとすると、低温の場合、Ｎ８のゲート・ソース間電圧が小さくなる。これにより、ＮＭＯＳトランジスタＮ８はオフ状態に近くなる。その結果、ｉ８は減少する。ここで、Ｐ５に流れる電流ｉ１２は、ｉ８＋ｉ９である。ｉ８が減少するため、ｉ12も減少する。Ｐ５は、リングオシレータ部６１のＰ７とミラー構成となっており、ｉ１２＝ｉ１１である。すなわち、ｉ１２が減少すれば、ｉ１１も減少する。ｉ１１が減少すれば、周期ｔＯＳＣが長くなる。すなわち、温度が低くなると周期ｔＯＳＣが長くなり、温度が高くなると周期ｔＯＳＣが短くなることがわかる。
【００６８】
尚、上述のタイマ回路において、高温時に所望の周期ｔＯＳＣを得るためには、Ｎ８のゲート・ソース間電圧を調整し、電流ｉ８を調整すればいい。Ｎ８のゲート・ソース間電圧を調整するには、抵抗素子Ｒ６を調整すればよい。
【００６９】
以上説明したような構成のタイマ回路においては、基準電圧Ｖｂｒが一定である場合、高温時に、以下に説明するような現象が発生して、電源電圧ＶＣＣに対して周期ＯＳＣが変動してしまうことがある。基準電圧Ｖｂｇｒが一定である場合、電源電圧ＶＣＣによらず、ｉ８も一定となる。一方、ｉ９は、電源電圧ＶＣＣが電圧が高くれば、抵抗素子Ｒ５の両端の電位差が大きくなるので、増加する。ただし、抵抗素子Ｒ５は、既述のように、高温時において、ｉ９よりｉ８の比率が大きくなるように設定されているので、電源電圧ＶＣＣが増加しても、ｉ１２（＝ｉ１１）の増加分は、比率的に小さい。従って、リングオシレータ部６０のＰ７では、電源電圧ＶＣＣが増加したときにも、流れる電流ｉ１１はほとんど変化しないことになる。ｉ１１がほとんど変化せず、電源電圧ＶＣＣだけが高くなると、電流制御型リングオシレータが動作する際の充放電の電荷量が増加する。これにより、出力されるタイマクロック信号の周期ｔＯＳＣが遅くなる（長くなる）。したがって、周期ｔＯＳＣは、電源電圧ＶＣＣが高くなると、長くなるような、電源電圧に対する依存性を有してしまうことになる。
【００７０】
ここで、本実施形態では、既述の実施形態で述べたように、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、正負自在に調整することができる。従って、基準電圧Ｖｂｇｒの電源電圧に対する依存性を調整して、周期ｔＯＳＣの電源電圧に対する依存性を打ち消すことができる。
【００７１】
具体的には、基準電圧発生回路１において、ＩＮＰ及びＩＮＮ信号にローレベル信号を供給する。これにより、第１電圧調整回路３０を動作させ、基準電圧Ｖｂｇｒの電源電圧に対する依存性を、正方向に調整する。そして、その依存性を、正とする。基準電圧Ｖｂｇｒが電源電圧に対して正方向の依存性を持っている場合、電源電圧ＶＣＣが高くなると、Ｎ８のゲート・ソース間電圧が大きくなり、ｉ８が大きくなる。これにより、ｉ１２（＝ｉ１１）が大きくなり、周期ＯＳＣは速くなる（短くなる）。ここで、抵抗素子Ｒ４の抵抗値を調整すれば、基準電圧Ｖｂｇｒの電源電圧に対する依存量を調整することができるので、高温時における周期ｔＯＳＣの電源電圧に対する依存性を完全に打ち消すことができる。
【００７２】
尚、基準電圧発生回路１０におけるＰ１、Ｐ３、Ｎ２にアーリー効果が発生する場合、第１電圧調整回路３０及び第２電圧調整回路４０を動作させなければ、Ｖｂｇｒは電源電圧に対して正の依存性が発生する。この場合、ｉ１１の電流値は、電源電圧ＶＣＣが高い時に多くなり、高電圧側の周期が速くなりすぎる場合がある。このような場合は、ＩＮＰ、ＩＮＮにＨを与えて、第２電圧調整回路４０を動作させ、周期ｔＯＳＣの電源電圧に対する依存性がなくなるように、抵抗素子Ｒ３の抵抗値を調節する。これにより、周期ｔＯＳＣの電源電圧ＶＣＣに対する依存性を、打ち消すことが可能となる。
【００７３】
以上説明したように、本実施形態においては、基準電圧Ｖｂｇｒの電源電圧に対する依存性を正負自在に調整することのできる基準電圧発生回路を、温度可変のタイマ回路に適用することによって、電源電圧に対して周期ｔＯＳＣの依存しないタイマ回路を得ることができる。このように、要求に合わせて、基準電圧Ｖｂｇｒの電源電圧に対する依存性を調整することで、タイマ回路等、基準電圧発生回路の応用範囲を広げることができる。
【００７４】
以上、第１、２の実施形態について説明したが、これらはあくまで本発明の一実施形態であり、必要に応じて組み合わせて用いることもできる。例えば、第１の実施形態において、第２の実施形態の電流電圧変換回路の構成とすることも可能である。
【図面の簡単な説明】
【００７５】
【図１】従来の基準電圧発生回路を示す構成図である。
【図２Ａ】アーリー効果が存在しない場合のトランジスタ特性を示す説明図である。
【図２Ｂ】アーリー効果が存在する場合のトランジスタ特性を示す説明図である。
【図３】従来の基準電圧発生回路を示す構成図である。
【図４】第１の実施形態の基準電圧発生回路を示す構成図である。
【図５】基準電圧の電源電圧に対する依存性を説明するための説明図である。
【図６】依存性を負方向に調整する場合のシミュレーション結果である。
【図７】依存性を正方向に調整する場合のシミュレーション結果である。
【図８】第２の実施形態のタイマ回路を示す構成図である。
【符号の説明】
【００７６】
１    基準電圧発生回路
１０  定電流源回路
２０  電流電圧変換回路
３０  第１電圧調整回路
４０  第２電圧調整回路
５０  電圧変換回路
６０  リングオシレータ部
６１  電流制御型リングオシレータ回路
【図１】
0005085233.tif 000002
【図２Ａ】
0005085233.tif 000003
【図２Ｂ】
0005085233.tif 000004
【図３】
0005085233.tif 000005
【図４】
0005085233.tif 000006
【図５】
0005085233.tif 000007
【図６】
0005085233.tif 000008
【図７】
0005085233.tif 000009
【図８】
0005085233.tif 000010