(57)【特許請求の範囲】
【請求項１】
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から、前記分割周波数に同期した第１の同期信号に基づいて、前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第１の基準電圧で補完した補完区間とから構成される第３のアナログ信号を生成する第１の信号生成手段と、
前記分割周波数の２ａ倍（ａは０以上の整数）の第１の周期関数の振幅値から前記分割周波数の２ｂ倍（ｂは０以上の整数）のサンプリング周波数で前記第１の基準電圧以外の振幅値を少なくとも含むように標本化された第１の標本値を前記第３のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第４のアナログ信号を生成する第２の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第２の同期信号に基づいて、前記第２のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第２の基準電圧で補完した補完区間とから構成される第５のアナログ信号を生成する第３の信号生成手段と、
前記分割周波数の２ｃ倍（ｃは０以上の整数）の第２の周期関数の振幅値から前記分割周波数の２ｄ倍（ｄは０以上の整数）のサンプリング周波数で前記第２の基準電圧以外の振幅値を少なくとも含むように標本化された第２の標本値を前記第５のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第６のアナログ信号を生成する第４の信号生成手段とを備え、
前記第１の同期信号と前記第２の同期信号との位相差が、前記分割周波数の逆数の１／２である、ミキサ。
【請求項２】
積分器と、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第３のアナログ信号であって前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号が入力される入力端に少なくとも接続可能な第１の電極と前記積分器の入力部に少なくとも接続可能な第２の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するＤＡ変換器とを備え、
前記第１の電極の接続先を前記入力端とし前記第２の電極の接続先を前記基準電位とする状態を第１の状態とし、
前記第１の電極の接続先を前記ＤＡ変換器の出力側とし前記第２の電極の接続先を前記積分器の入力部とする状態を第２の状態とし、
前記第１の電極の接続先を前記基準電位とし前記第２の電極の接続先を前記基準電位とする状態を第３の状態とし、
前記第１の状態から前記第２の状態に切り替わる状態を第１の遷移状態とし、
前記第３の状態から前記第２の状態に切り替わる状態を第２の遷移状態とした場合、
前記分割周波数の２ｂ倍（ｂは０以上の整数）の周波数の逆数を１周期とする切り替え動作であって、前記第１の遷移状態、前記第２の遷移状態、前記第１の遷移状態、前記第２の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返す、ΔΣ変調器。
【請求項３】
積分器と、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第３のアナログ信号であって前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号が入力される入力端に少なくとも接続可能な第１の電極と前記積分器の入力部に少なくとも接続可能な第２の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するＤＡ変換器とを備え、
前記第１の電極の接続先を前記入力端とし前記第２の電極の接続先を前記基準電位とする状態を第１の状態とし、
前記第１の電極の接続先を前記ＤＡ変換器の出力側とし前記第２の電極の接続先を前記積分器の入力部とする状態を第２の状態とし、
前記第１の電極の接続先を前記基準電位とし前記第２の電極の接続先を前記基準電位とする状態を第３の状態とし、
前記第１の状態から前記第２の状態に切り替わる状態を第１の遷移状態とし、
前記第３の状態から前記第２の状態に切り替わる状態を第２の遷移状態とした場合、
前記分割周波数の２ｂ倍（ｂは０以上の整数）の周波数の逆数を１周期とする切り替え動作であって、前記第１の遷移状態、前記第２の遷移状態、前記第２の遷移状態、前記第２の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返す、ΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ミキサ及びデルタシグマ（ΔΣ）変調器に関し、より詳細には、時分割多重されたアナログ信号が入力される場合のミキサ及びΔΣ変調器に関する。
【背景技術】
【０００２】
従来、比較的小型で高精度なＡＤ変換器を実現できる回路として、ΔΣ変調器が知られている。このΔΣ変調器にはいくつかのタイプがあって、一般に、ローパスΔΣ変調器はＡＤ変換したい信号に含まれる最大周波数が低い場合（例えば、その最大周波数がΔΣ変調回路内のスイッチトキャパシタ回路の動作速度の数十分の一以下の場合など）に使用され、バンドパスΔΣ変調器はある程度高い搬送波に載った信号をＡＤ変換するような場合に使用されていた。特許文献１には、バンドパスΔΣ変調器をトランシーバに使用した例が開示されている。
【特許文献１】特表２００２−５２１９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ある搬送波Ｂ（周波数ｆＢ）に信号Ｃ（周波数ｆＣ）を載せて伝送するアナログ入力信号Ａがあるとする（ｆＢ＞ｆＣ）。アナログ入力信号Ａに含まれる信号ＣをバンドパスΔΣ変調器によってＡＤ変換する場合、アナログ入力信号ＡはバンドパスΔΣ変調器によってデジタルデータに変換され、この変換後のデジタルデータはデジタルミキサによって周波数変換される。しかしながら、バンドパスΔΣ変調器は、同じ次数を持つローパスΔΣ変調器に比べて、一般に回路規模が大きい。
【０００４】
一方、上記信号ＣをローパスΔΣ変調器によってＡＤ変換する場合、信号Ａの最大周波数はｆＢであるため、高精度なＡＤ変換をかけるためにオーバーサンプリング比（＝サンプリング周波数／（２×アナログ入力信号の最大周波数））を上げようとすると、その最大周波数より高いサンプリング周波数（例えば、数十倍から数百倍）でサンプリングする必要がある。これを避けるために、アナログ入力信号Ａの周波数をアナログのミキサで下げてからローパスΔΣ変調器に入力されてＡＤ変換が行われることが多い。
【０００５】
しかしながら、従来のアナログミキサは、一般に、ダイオードやトランスなどのアナログ部品で構成されるため、デジタルミキサに比べ回路規模などが増大してしまう。
【０００６】
その結果、ローパスΔΣ変調器は同じ次数のバンドパスΔΣ変調器に比べ回路規模が小さいものの、「従来のアナログミキサとローパスΔΣ変調器」との組み合わせは、「バンドパスΔΣ変調器とデジタルミキサ」との組み合わせに比べ、回路規模が大きくなる場合がある。
【０００７】
加えて、時分割多重された入力信号に含まれる２つの信号をそれぞれＡＤ変換する場合、一般にはスプリッタも必要となるため、回路規模がさらに大きくなってしまう。
【０００８】
そこで、本発明は、時分割多重された入力信号に含まれる２つの信号をそれぞれＡＤ変換するための回路を小型化できる、ミキサ及びΔΣ変調器の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明に係るミキサは、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から、前記分割周波数に同期した第１の同期信号に基づいて、前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第１の基準電圧で補完した補完区間とから構成される第３のアナログ信号を生成する第１の信号生成手段と、
前記分割周波数の２ａ倍（ａは０以上の整数）の第１の周期関数の振幅値から前記分割周波数の２ｂ倍（ｂは０以上の整数）のサンプリング周波数で前記第１の基準電圧以外の振幅値を少なくとも含むように標本化された第１の標本値を前記第３のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第４のアナログ信号を生成する第２の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第２の同期信号に基づいて、前記第２のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第２の基準電圧で補完した補完区間とから構成される第５のアナログ信号を生成する第３の信号生成手段と、
前記分割周波数の２ｃ倍（ｃは０以上の整数）の第２の周期関数の振幅値から前記分割周波数の２ｄ倍（ｄは０以上の整数）のサンプリング周波数で前記第２の基準電圧以外の振幅値を少なくとも含むように標本化された第２の標本値を前記第５のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第６のアナログ信号を生成する第４の信号生成手段とを備え、
前記第１の同期信号と前記第２の同期信号との位相差が、前記分割周波数の逆数の１／２であるものである。
【００１４】
また、上記目的を達成するため、本発明に係るΔΣ変調器は、
積分器と、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第３のアナログ信号であって前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号が入力される入力端に少なくとも接続可能な第１の電極と前記積分器の入力部に少なくとも接続可能な第２の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するＤＡ変換器とを備え、
前記第１の電極の接続先を前記入力端とし前記第２の電極の接続先を前記基準電位とする状態を第１の状態とし、
前記第１の電極の接続先を前記ＤＡ変換器の出力側とし前記第２の電極の接続先を前記積分器の入力部とする状態を第２の状態とし、
前記第１の電極の接続先を前記基準電位とし前記第２の電極の接続先を前記基準電位とする状態を第３の状態とし、
前記第１の状態から前記第２の状態に切り替わる状態を第１の遷移状態とし、
前記第３の状態から前記第２の状態に切り替わる状態を第２の遷移状態とした場合、
前記分割周波数の２ｂ倍（ｂは０以上の整数）の周波数の逆数を１周期とする切り替え動作であって、前記第１の遷移状態、前記第２の遷移状態、前記第１の遷移状態、前記第２の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返すものである。
【００１５】
また、上記目的を達成するため、本発明に係るΔΣ変調器は、
積分器と、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第３のアナログ信号であって前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号が入力される入力端に少なくとも接続可能な第１の電極と前記積分器の入力部に少なくとも接続可能な第２の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するＤＡ変換器とを備え、
前記第１の電極の接続先を前記入力端とし前記第２の電極の接続先を前記基準電位とする状態を第１の状態とし、
前記第１の電極の接続先を前記ＤＡ変換器の出力側とし前記第２の電極の接続先を前記積分器の入力部とする状態を第２の状態とし、
前記第１の電極の接続先を前記基準電位とし前記第２の電極の接続先を前記基準電位とする状態を第３の状態とし、
前記第１の状態から前記第２の状態に切り替わる状態を第１の遷移状態とし、
前記第３の状態から前記第２の状態に切り替わる状態を第２の遷移状態とした場合、
前記分割周波数の２ｂ倍（ｂは０以上の整数）の周波数の逆数を１周期とする切り替え動作であって、前記第１の遷移状態、前記第２の遷移状態、前記第２の遷移状態、前記第２の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返すものである。
【発明の効果】
【００１６】
本発明によれば、時分割多重された入力信号に含まれる２つの信号をそれぞれＡＤ変換するための回路を小型化できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。本実施形態は、２つのアナログ信号を時分割に多重した波形を分離した後に周波数変換を行って、それらの２つのアナログ信号をそれぞれＡＤ変換するオーバーサンプリング型のＡＤ変換器である。このＡＤ変換器を構成する回路規模を小型化する実施例について、以下説明する。
【実施例１】
【００１８】
図１は、本発明の一実施形態であるＡＤ変換器１００のブロック図である。ＡＤ変換器１００は、周波数ｆＡの第１のアナログ信号Ａと周波数ｆＢの第２のアナログ信号Ｂの２信号が周波数ｆＣの矩形波Ｃで時分割多重された時分割多重信号Ｄを、第１のアナログ信号Ａと第２のアナログ信号Ｂに分離した後、それぞれの信号をＡＤ変換するものである（ｆＣ＞ｆＡ，ｆＢ）。
【００１９】
ＡＤ変換器１００は、アナログ信号ＡをＡＤ変換する経路に、アナログ信号Ｄから信号Ａを分離するための第１のスプリッタ１０Ａと、スプリッタ１０Ａによって生成された第３のアナログ信号をサンプリング周波数ｆＳでサンプリングする第１のサンプリング部１１Ａと、サンプリング部１１Ａによってサンプリングされたサンプリング信号を周波数ｆＣの２倍の周波数２ｆＣでミキシングをすることによって第４のアナログ信号を生成する第１の乗算部１３Ａと、乗算部１３Ａによってミキシングされたミキシング後信号である第４のアナログ信号が入力されるローパスフィルタ２１Ａと、ローパスフィルタ２１Ａによってフィルタリングされたアナログ信号が入力される第１のＡＤ変換部２２Ａと、ＡＤ変換部２２ＡによってＡＤ変換されたデジタルデータについてフィルタ処理を行って出力する第１のデジタルフィルタ２３Ａとを備える。
【００２０】
同様に、ＡＤ変換器１００は、アナログ信号ＢをＡＤ変換する経路に、アナログ信号Ｄから信号Ｂを分離するための第２のスプリッタ１０Ｂと、スプリッタ１０Ｂによって生成された第５のアナログ信号をサンプリング周波数ｆＳでサンプリングする第２のサンプリング部１１Ｂと、サンプリング部１１Ｂによってサンプリングされたサンプリング信号を周波数ｆＣの２倍の周波数２ｆＣでミキシングをすることによって第６のアナログ信号を生成する第２の乗算部１３Ｂと、乗算部１３Ｂによってミキシングされたミキシング後信号である第６のアナログ信号が入力されるローパスフィルタ２１Ｂと、ローパスフィルタ２１Ｂによってフィルタリングされたアナログ信号が入力される第２のＡＤ変換部２２Ｂと、ＡＤ変換部２２ＢによってＡＤ変換されたデジタルデータについてフィルタ処理を行って出力する第２のデジタルフィルタ２３Ｂとを備える。
【００２１】
ローパスフィルタ２１（２１Ａ，２１Ｂ）は、必要に応じて設けられる。ローパスフィルタ２１によって、ＡＤ変換部２２（２２Ａ，２２Ｂ）に入力される入力信号の雑音を適正に除去できる。
【００２２】
ＡＤ変換部２２は、例えば、ΔΣ変調器である。ΔΣ変調器は、例えば１４ビット以上の高分解能を実現するＡＤ変換器アーキテクチャである。入力信号をΔΣ変調器で１ビットデジタル信号に変換し、これにデジタルフィルタ処理を施すことにより、高精度なＡＤ変換出力が得られる。例えば、２次ΔΣ型ＡＤ変換器において、オーバサンプリングレシオを５００以上とれば、１６ビット超、数十μＶ以下の分解能は十分に実現可能となる。
【００２３】
ＡＤ変換部２２とデジタルフィルタ２３との間に固定のフィルタ特性を有する固定特性デジタルフィルタを備えてよい。また、固定特性デジタルフィルタでのフィルタ後に一定のデータ間隔の間引き処理（デシメーション）を行ってもよい。特に、固定特性デジタルフィルタとして移動平均フィルタを適用すると、回路規模を抑えた効率的なデシメーション処理を行うことができる。例えば、４ＭＨｚの１ビットデータを全て処理するのは負荷が高いとして、６４分の１の６２．５ｋＨｚにデシメーション処理を行う。
【００２４】
ＡＤ変換部２２は、１ビットのデジタルデータ列を出力する。このデジタルデータ列にデジタルフィルタ２３が移動平均フィルタ処理を行ってマルチビットデータに変換した後に間引き（デシメーション）処理を行うことによって、これ以降の演算の内部処理周波数を下げる。また、これ以降のデジタルフィルタ演算処理量を下げてその後の回路規模を簡単化することができる。この後、デジタルフィルタ２３の出力データに基づいて、不図示の検出ロジック部において、入力信号Ｄに時分割に多重された信号Ａの値や信号Ｂの値などが検出される。
【００２５】
ＡＤ変換部２２（２２Ａ，２２Ｂ）の一例を図５，６に示す。図５は、１次ΔΣ変調器４０のブロック図である。１次ΔΣ変調器４０は、アナログ入力信号から帰還信号を減算したものを出力する減算器４１と、減算器４１の出力信号を積分して出力する積分器４２と、積分器４２の出力信号を所定の閾値と比較したものを出力する比較器（量子化器）４３と、比較器１５の出力信号を単位時間遅延させる遅延素子である遅延器（例えば、Ｄフリップフロップ）４４と、遅延器４４のデジタル出力信号を前記帰還信号としてアナログ信号に変換して出力する１ビットデジタルアナログ変換器（ＤＡＣ）４５とを備える。
【００２６】
図６は、１次ΔΣ変調器４０の回路図である。１次ΔΣ変調器４０は、アナログ入力信号が入力されるスイッチトキャパシタ（キャパシタ５７とその両端に備えられた切替スイッチ５１と切替スイッチ５２とを構成）と、スイッチトキャパシタの出力信号を増幅するオペアンプ５３と積分コンデンサ５４とを備えた積分器と、積分器の出力信号が入力される比較器５５と、比較器５５から出力されるデジタル信号をスイッチトキャパシタの切替スイッチ５１，５２の切替信号に帰還信号として変換する１ビットＤＡ変換器５６とを備える。切替信号ΦＡとΦＢに応じて各切替スイッチはオン／オフすることによって、キャパシタ５７の入力側電極と出力側電極の接続先が選択的に変更する。ΦＡがオンのときΦＢはオフし、ΦＡがオフのときΦＢはオンする。サンプリング用のキャパシタ５７は、切替信号ΦＡのときに、アナログ入力信号をサンプリングし、クロック信号ΦＡの反転信号であるクロック信号ΦＢのときに、１ビットＤＡ変換器５６の出力との差分をとりつつＣＭＯＳオペアンプ５３側と接続される積分器の入力側容量として構成されている。
【００２７】
さらに、ＡＤ変換器１００は、信号Ｄを時分割する矩形波Ｃの周波数と同一の周波数（すなわち、ｆＣ）の第１の切替信号を出力するとともに、矩形波Ｃの周波数の２倍の周波数（すなわち、２ｆＣ）の第２の切替信号を出力する切替信号制御部１２を備える。すなわち、切替信号制御部１２は、入力される信号Ｄを時分割する矩形波Ｃの周波数ｆＣに応じて切替信号の周波数を変更することができる。切替信号制御部１２は、信号Ａを分離するために、第１の切替信号そのものに相当する第１の同期信号をスプリッタ１０Ａに対して出力するとともに、信号Ｂを分離するために、論理反転回路１Ｂによって第１の切替信号を反転させた第２の同期信号をスプリッタ１０Ｂに対して出力する。また、切替信号制御部１２は、ミキシングを行わせるために、乗算部１３Ａと１３Ｂのそれぞれに対して第２の切替信号を出力する。
【００２８】
図２は、ＡＤ変換器１００の動作を説明するための波形である。図２（ａ）は、周波数ｆＡのアナログ信号Ａと周波数ｆＢのアナログ信号Ｂの２信号を周波数ｆＣの矩形波ＣのＨｉ／Ｌｏで時分割に伝送する信号Ｄを示している（ｆＣ＞ｆＡ，ｆＢ）。すなわち、信号Ｄは、信号Ａ及びＢを分割周波数ｆＣによって区分された分割区間毎に時分割多重した信号である。分割周波数ｆｃの逆数（すなわち、周期）は、信号Ａが存在する区間の時間と信号Ｂが存在する区間の時間との合計時間に相当する。この信号Ｄを効率よく信号ＡとＢに切り分け、ＡＤ変換する。
【００２９】
矩形波Ｃに同期した上述の第１の同期信号と第２の同期信号によって信号Ｄを信号ＡとＢに分離する。信号Ｄは時分割多重したデータであるので、信号Ａのデータが存在する区間では信号Ｂのデータが存在せず、信号Ｂのデータが存在する区間では信号Ａのデータが存在しない。スプリッタ１０Ａは、信号Ｂのデータが存在しない区間をＧＮＤ電圧（０Ｖ）や回路電源の１／２電圧などの基準電圧（第１の基準電圧）で補完し、スプリッタ１０Ｂは、信号Ａのデータが存在しない区間をＧＮＤ電圧（０Ｖ）や回路電源の１／２電圧などの基準電圧（第２の基準電圧）で補完する。
【００３０】
切替信号制御部１２は、例えば、矩形波Ｃで時分割多重されたことにより信号Ｄ上に生成された矩形状部分のエッジ（立ち上がりエッジや立ち下がりエッジ）に同期することにより矩形波Ｃの周波数と同一の周波数ｆＣのパルス状の第１の切替信号を出力する。この場合、例えば、第１の切替信号は、信号Ｄの立ち上がりエッジから立ち下がりエッジまでの期間をハイレベルとし信号Ｄの立ち下がりエッジから立ち上がりエッジまでの期間をローレベルとするパルス信号である。スプリッタ１０Ａは、第１の切替信号のハイレベル期間で信号Ｄから信号Ａの部分を分離するとともに、第１の切替信号のローレベル期間で基準電圧での補完をする。すなわち、スプリッタ１０Ａは、図２（ｂ）に示されるように、信号Ａに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号を生成し出力する。同様に考えて、スプリッタ１０Ｂは、第１の切替信号の反転信号（すなわち、上述の第２の同期信号）に従って動作することによって、信号Ｂに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第５のアナログ信号を生成し出力する。
【００３１】
信号を切り分けた後は、それぞれの信号をＡＤ変換する。切り分けた後の信号Ａに対応する第３のアナログ信号と切り分けた後の信号Ｂに対応する第５のアナログ信号とについてサンプリングを行う。
【００３２】
サンプリング部１１Ａは、信号Ａに対応する第３のアナログ信号（図２（ｂ））をサンプリング周波数ｆＳでサンプリングする。サンプリング部１１Ａにおけるサンプリング周波数ｆＳは、分割周波数ｆＣの２ｂ倍（ｂは０以上の整数、好ましくは、０，１，２，３，４のいずれか）に設定されるとよい（ｆＳ＝２ｂｆＣ）。
【００３３】
ｂの値が大きくなるほどサンプリング数が増えるため、ＡＤ変換の精度は上がるが、その一方で回路規模が増大するため、要求されるＡＤ変換の精度と回路規模との関係から適正な値をｂに設定すればよい。図２の場合、ｂの好ましい値として、ｂ＝２の場合を例示している。ｂ＝２の場合、時間（１／ｆＣ）の間のサンプリング数は、４点になる。
【００３４】
サンプリング部１１Ａから出力されたサンプリング後の多値信号（multi-level  signal）をＡＳＡＭＰＬＥとする。多値信号ＡＳＡＭＰＬＥは、図２（ｃ）に示されるように、その振幅値が離散的な値である。
【００３５】
同様に、サンプリング部１１Ｂは、信号Ｂに対応する第５のアナログ入力信号をサンプリング周波数ｆＳでサンプリングする。サンプリング部１１Ｂにおけるサンプリング周波数ｆＳは、分割周波数ｆＣの２ｄ倍（ｄは０以上の整数、好ましくは、０，１，２，３，４のいずれか）に設定されるとよい（ｆＳ＝２ｄｆＣ）。ｂとｄは、同じ値でも異なる値でもよい。すなわち、サンプリング部１１Ａと１１Ｂにおけるサンプリング周波数ｆｓは、互いに同じでも異なってもよい。サンプリング周波数ｆｓを互いに同一にすることによって、分割周波数ｆＣを逓倍する際の倍数を１１Ａと１１Ｂで同一にできるので、制御ロジックの簡易化や回路の小型化が図れる。
【００３６】
乗算部１３Ａは、分割周波数ｆＣの２ａ倍（ａは０以上の整数）の第１の周期関数の振幅値から分割周波数ｆＣの２ｂ倍（ｂは０以上の整数）のサンプリング周波数で基準電圧以外の振幅値を少なくとも含むように標本化された標本値を多値信号ＡＳＡＭＰＬＥの振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第４のアナログ信号を生成する。
【００３７】
すなわち、乗算部１３Ａは、切替信号制御部１２から出力される周波数２ｆＣの第２の切替信号に従って、多値信号ＡＳＡＭＰＬＥをミキシングする。多値信号ＡＳＡＭＰＬＥは周波数ｆＳでサンプリングされているので、多値信号ＡＳＡＭＰＬＥの振幅値は、第３のアナログ入力信号（図２（ｂ））の変位に応じて時間（１／ｆＳ）秒毎に変化する（図２（ｃ）参照）。そこで、乗算部１３Ａにおいて多値信号ＡＳＡＭＰＬＥとミキシングする信号を、連続時間信号ではなく、多値信号ＡＳＡＭＰＬＥに対応するだけの離散時間信号（標本値系列（sampled-data  sequence））に設定する。すなわち、その離散時間信号の標本値と多値信号ＡＳＡＭＰＬＥとを掛け合わせることによって、ミキシングすることが可能になる。
【００３８】
離散時間信号の標本値を生成するために、分割周波数ｆＣの２ａ倍（ａは０以上の整数、好ましくは、０，１，２，３，４のいずれか）した値の逆数を周期とする第１の周期関数が設定されている。第１の周期関数は、例えば、基準電圧を振幅値として含む方形波の周期関数であって、回路規模を小さくするためには、最小振幅値を一定の基準電圧（例えば、回路電源の１／２電圧などであって、好ましくは０）とし最大振幅値を所定の一定電圧（例えば、正の電圧などであって、好ましくは１）とする方形波の周期関数であると更に好適である。切替信号制御部１２は、第１の周期関数に従って、周波数２ａｆＣの第２の切替信号を出力する（図２（ｄ））。図２では、好ましいａの値及び周期関数として、ａ＝１の方形波の周期関数の場合を例示している。
【００３９】
図２（ｄ）では、回路規模を簡易化するため、周波数２ｆＣの方形波上の値で時間的に等間隔な４点として、「１」，「０」，「１」，「０」の４点を標本値として選択されている。すなわち、「１」，「０」，「１」，「０」の標本値の場合、小数点を含む数の標本値の場合に比べ、抵抗分圧や演算回路などによってその標本値を正確に作り込む必要がない分、回路規模が小さくなるなどの点で有利である。
【００４０】
乗算部１３Ａは、多値信号ＡＳＡＭＰＬＥに、
（１）「１」をかける：多値信号ＡＳＡＭＰＬＥをそのまま出力
（２）「０」をかける：グランド等の基準電位（例えば、０）を出力
という順番で２つの出力動作を１サイクルとして繰り返す（周期：１／２ｆＣ）。各出力動作は、時間（１／ｆＳ）毎に切り替わる。
【００４１】
したがって、乗算器１３Ａは、多値信号ＡＳＡＭＰＬＥの振幅値に標本値「１」と「０」とを時間（１／ｆＳ）毎に切り替えて乗算することによって、時間（１／ｆＳ）毎に値が変化するアナログデータ（多値信号）を第４のアナログ信号として出力する。乗算器１３Ａの出力されるアナログデータは、必要であれば、ローパスフィルタ（ＬＰＦ）などのフィルタ２１Ａで余分な周波数帯をカットした後に、ＡＤ変換部２２Ａに入力される。ＡＤ変換部２２Ａは、１ビットストリームに変換し、移動平均フィルタなどのデジタルフィルタ２３Ａによるフィルタ処理の後のデジタルデータがＡＤ変換器１００の出力データとして出力される。
【００４２】
一方、乗算器１３Ｂの出力とそれ以降についても、信号Ａ側の場合と同様であるため説明を簡略するが、乗算器１３Ｂは、分割周波数ｆＣの２ｃ倍（ｃは０以上の整数）の第２の周期関数の振幅値から分割周波数ｆＣの２ｄ倍（ｄは０以上の整数）のサンプリング周波数で基準電圧以外の振幅値を少なくとも含むように標本化された標本値をサンプリング部１１Ｂから出力されたサンプリング後の多値信号ＢＳＡＭＰＬＥの振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第６のアナログ信号を生成する。ここで、第２の周期関数は、第１の周期関数と同じ関数でも異なる関数でもよい。
【００４３】
ところで、上述の図１で例示したような乗算器１３（１３Ａ，１３Ｂ）の後段に図５，６に例示したような１次ΔΣ変調器４０を単純に配置することも可能であるが、サンプリング部１１及び乗算器１３の動作を実現するためのキャパシタと１次ΔΣ変調器４０のスイッチトキャパシタ回路のキャパシタ５７を兼用することによって、回路の更なる小規模化を図ることができる。また、その兼用したキャパシタの前後段に配置された切替スイッチのスイッチング制御を後述のように行うことによって、サンプリング部１１におけるサンプリング動作と乗算器１３におけるミキシング動作を同時に実現することができるとともに、それらの動作機能と更にはΔΣ変調器内の入力信号と帰還信号との減算機能との３つの機能を一つのその兼用キャパシタで実現することができる。すなわち、図１で言えば、サンプリング部１１及び乗算器１３の機能とＡＤ変換部２２の機能とをまとめた機能を備えた小型の回路を実現できる。
【００４４】
図７は、乗算器１３等の機能を実現するためのキャパシタと１次ΔΣ変調器４０のスイッチトキャパシタ回路のキャパシタ５７とを兼用するキャパシタ６７を備える１次ΔΣ変調器６０の回路図である。図９は、スプリッタ１０の後段に１次ΔΣ変調器６０を備えた１次ΔΣ型ＡＤ変換器のブロック図である。信号ＡをＡＤ変換するための１次ΔΣ変調器６０Ａと信号ＢをＡＤ変換するための１次ΔΣ変調器６０Ｂは、回路構成が同じである。
【００４５】
図７において、１次ΔΣ変調器６０は、１次ΔΣ変調器６０の入力信号としてスプリッタ１０から出力されるアナログ信号が入力される入力端子ＩＮと、１次ΔΣ変調器６０の出力信号として１ビットデジタル出力信号が出力される出力端子ＯＵＴとを備える。また、１次ΔΣ変調器６０は、スプリッタ１０から出力されるナログ信号が入力されるスイッチトキャパシタ（キャパシタ６７とその両端に備えられた切替スイッチ６１と切替スイッチ６２とを構成）と、スイッチトキャパシタの出力信号を増幅するオペアンプ６３と積分コンデンサ６４とを備えた積分器と、積分器の出力信号が入力される比較器６５と、比較器６５から出力されるデジタル信号を帰還信号として変換したアナログ信号をスイッチトキャパシタの切替スイッチ６１，６２の接続端子に供給する１ビットＤＡ変換器６６とを備える。
【００４６】
１次ΔΣ変調器６０の積分器は、オペアンプ６３と、オペアンプ６３の反転入力端子と出力端子との間に挿入された積分コンデンサ６４とを備える。オペアンプ６３の非反転入力端子は、基準電位に接続される。基準電位は、グランドでも、所定の正電位（例えば、オペアンプ６３の電源電圧の２分の１の電圧）でもよい。
【００４７】
切替スイッチ６１は、入力端子ＩＮ（入力端子６１ｂ）と、オペアンプ６３の非反転入力端子と同じ電位の基準電位に接続される端子６１ｃと、１ビットＤＡ変換器６６の出力側に接続される端子６１ｄとの３つの端子に、キャパシタ６７の第１の電極を選択的に切り替え接続する切替手段である。また、切替スイッチ６２は、オペアンプ６３の反転入力端子に接続される端子６２ａと、オペアンプ６３の非反転入力端子と同じ電位の基準電位に接続される端子６２ｂとの２つの端子に、キャパシタ６７の第２の電極を選択的に切り替え接続する切替手段である。
【００４８】
図８は、１次ΔΣ変調器６０の動作を説明するための図である。図８に示した奇数番号（１）（３）の回路接続状態によって、アナログ入力信号の上述のサンプリング動作を実現し、図８に示した偶数番号（２）（４）の回路接続状態によって、アナログ入力信号の上述の乗算動作を実現しつつアナログ入力信号と１ビットＤＡ変換器６６の出力との差分をとって積分する動作を実現している。なお、図８の（２）と（４）は同じ回路接続のため、繰り返さるスイッチ動作の状態数は３である。
【００４９】
図８（１）では、キャパシタ６７の入力端子ＩＮ側電極である第１の電極を入力端子ＩＮに接続するとともにキャパシタ６７のオペアンプ６３の反転入力端子側の電極である第２の電極を基準電位に接続することによって、アナログ入力信号の入力電圧をサンプリングする。そして、図８（２）では、第１の電極を端子６１ｄに接続するとともに第２の電極を端子６２ａに接続することによって、図８（１）においてサンプリングされたサンプリング値と１ビットＤＡ変換器６６の出力値との差分を積分する。（１）から（２）への遷移状態（ａ）は、多値信号ＡＳＡＭＰＬＥに「１」の乗算をした後に積分を行うことに相当する。
【００５０】
図８（３）では、キャパシタ６７の入力端子ＩＮ側電極である第１の電極を基準電位に接続するとともにキャパシタ６７のオペアンプ６３の反転入力端子側の電極である第２の電極を基準電位に接続することによって、基準電位をサンプリングする。そして、図８（４）では、第１の電極を端子６１ｄに接続するとともに第２の電極を６２ａに接続することによって、図８（３）においてサンプリングされたサンプリング値と１ビットＤＡ変換器６６の出力値との差分を積分する。（３）から（４）への遷移状態（ｂ）は、多値信号ＡＳＡＭＰＬＥに「０」の乗算をした後に積分を行うことに相当する。
【００５１】
したがって、図８の遷移状態（ａ）（ｂ）（ａ）（ｂ）・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、サンプリング部１１における上述のサンプリング動作と乗算器１３における「０，１，０，１，０，１，０，１，・・・」の上述のミキシング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間（１／ｆＳ）毎に遷移する（ｆＳ＝４ｆＣ）。
【００５２】
そして、上述したように、ΔΣ変調器６０から出力される１ビットのデジタルデータ列は、デジタルフィルタ２３によってフィルタ処理されて、デジタルフィルタ２３の出力データに基づいて検出ロジック部において、入力信号Ｄに含まれる信号ＡとＢの値がＡＤ変換されて検出され得る。
【００５３】
図１０は、図９の１次ΔΣ変調器６０Ａ，Ｂの切替スイッチｓｗ１，２，３，４の動作タイミングを示した図である。図１０の各切替スイッチの動作タイミング番号は、図９の切替スイッチｓｗの端子の横に記した枠内の番号に対応している。図１０の動作タイミング番号の期間に、当該番号と同じ枠内番号が記された端子が、キャパシタ６７の電極に接続される。図１０に示されるように、信号Ａと信号ＢをＡＤ変換するために、ΔΣ変調器６０Ａと６０Ｂの制御タイミング（すなわち、切替スイッチｓｗのスイッチタイミング）を変えなくても、同じ制御信号で制御できる（ｓｗ１とｓｗ３は同位相の同じ制御信号でよく、ｓｗ２とｓｗ４は同位相の同じ制御信号でよい）。
【００５４】
したがって、実施例１については、図６に示す１次ΔΣ変調器４０のスイッチトキャパシタの電極の接続先を追加するとともに、図８，１０に示す繰り返し動作をさせることによって、図７，９に示す１次ΔΣ変調器６０は、図１におけるサンプリング部１１におけるサンプリング機能と乗算部１３におけるミキシング機能とを融合させた機能を持たせることができる。また、それらの機能とΔΣ変調器の機能とを融合させたローパスΔΣ変調器６０は、「ダイオードやトランスなどが使用される従来のアナログミキサとローパスΔΣ変調器とを組み合わせた構成」や「バンドパスΔΣ変調器とデジタルミキサとを組み合わせた構成」に比べ、回路規模を小型化することができる。特に、スプリッタ１０において基準電圧に補完するとともに、基準電位を含む矩形波の周期関数に従って離散値同士をかけることによって、スイッチトキャパシタ回路の簡単な動作でアナログミキサを構成できる結果、回路規模を大幅に小さくできる。また、アナログミキサをΔΣ変調器と組み合わせることで両者を一体化して回路規模を小型化できる。
【実施例２】
【００５５】
図３は、本発明の一実施形態であるＡＤ変換器２００のブロック図である。ＡＤ変換器２００は、ＡＤ変換器１００と同様に、周波数ｆＡの第１のアナログ信号Ａと周波数ｆＢの第２のアナログ信号Ｂの２信号が周波数ｆＣの矩形波Ｃで時分割多重された時分割多重信号Ｄを、第１のアナログ信号Ａと第２のアナログ信号Ｂに分離した後、それぞれの信号をＡＤ変換するものである（ｆＣ＞ｆＡ，ｆＢ）。ＡＤ変換器１００と同様の部分については、説明を省略する。
【００５６】
ＡＤ変換器２００は、アナログ信号ＡをＡＤ変換する経路に、アナログ信号Ｄから信号Ａを分離するための第１のスプリッタ１０Ａと、スプリッタ１０Ａによって生成された第３のアナログ信号をサンプリング周波数ｆＳでサンプリングすると共に周波数ｆＣミキシングをすることによって第４のアナログ信号を生成する第１のサンプリング部１１Ａと、サンプリング部１１Ａによってミキシングされたミキシング後信号である第４のアナログ信号が入力されるローパスフィルタ２１Ａと、ローパスフィルタ２１Ａによってフィルタリングされたアナログ信号が入力される第１のＡＤ変換部２２Ａと、ＡＤ変換部２２ＡによってＡＤ変換されたデジタルデータについてフィルタ処理を行って出力する第１のデジタルフィルタ２３Ａとを備える。
【００５７】
同様に、ＡＤ変換器２００は、アナログ信号ＢをＡＤ変換する経路に、アナログ信号Ｄから信号Ｂを分離するための第２のスプリッタ１０Ｂと、スプリッタ１０Ｂによって生成された第５のアナログ信号をサンプリング周波数ｆＳでサンプリングすると共に周波数ｆＣでミキシングをすることによって第６のアナログ信号を生成する第２のサンプリング部１１Ｂと、サンプリング部１１Ｂによってミキシングされたミキシング後信号である第６のアナログ信号が入力されるローパスフィルタ２１Ｂと、ローパスフィルタ２１Ｂによってフィルタリングされたアナログ信号が入力される第２のＡＤ変換部２２Ｂと、ＡＤ変換部２２ＢによってＡＤ変換されたデジタルデータについてフィルタ処理を行って出力する第２のデジタルフィルタ２３Ｂとを備える。
【００５８】
ローパスフィルタ２１（２１Ａ，２１Ｂ）は、必要に応じて設けられる。ローパスフィルタ２１によって、ＡＤ変換部２２（２２Ａ，２２Ｂ）に入力される入力信号の雑音を適正に除去できる。
【００５９】
また、ＡＤ変換器２００は、信号Ｄを時分割する矩形波Ｃの周波数と同一の周波数（すなわち、ｆＣ）の第１の切替信号を出力するとともに、第１の切替信号の周期の半周期分位相をずらした、周波数ｆｃの第２の切替信号を出力する切替信号制御部１２を備える。切替信号制御部１２は、信号Ａを分離するために、第１の同期信号として第１の切替信号をスプリッタ１０Ａに対して出力するとともに、信号Ｂを分離するために、第２の同期信号として第２の切替信号をスプリッタ１０Ｂに対して出力する。
【００６０】
実施例１では、ミキシングする際に「１，０，１，０」を順番に離散値に掛ければよいことを示した。しかしながら、乗数「１，０，１，０」ではなく乗数「１，０，０，０」をかけても、同様の効果が得られる。図２に示されるように、０Ｖの基準電圧で補完している部分に１を掛けても乗算結果は同じ０であることには変わりないからである。
【００６１】
この場合、信号Ａと信号Ｂに乗数１を掛けるタイミングは、ＡＤ変換したい信号のデータが存在する区間に一致するように変化させる必要がある。信号Ａと信号Ｂのデータ区間は、１／２ｆＣだけ位相がずれているので、「１」を掛けるタイミングを１／２ｆＣだけ位相をずらせばよい。すなわち、同じタイミングで見比べた場合、信号Ｄに乗数「１，０，０，０」をかければ信号Ａについてミキシングすることができることになり、信号Ｄに乗数「０，０，１，０」をかければ信号Ｂについてミキシングすることができることになる。このようにすると、信号Ａについても信号Ｂについてもデータが無い区間では常に乗数「０」との乗算となる。
【００６２】
これは、時分割多重の信号Ｄを信号Ａと信号Ｂに分けるときに、データの無い区間に「０」を補完する実施例１のスプリッタの機能が、実施例１の乗算部における乗算機能によって実現できることを示している。つまり、スプリッタの信号分離機能と乗算部の乗算機能とを同時に実現できることになる。
【００６３】
そこで、スプリッタ１０は、信号Ｄに、直接、
（１）「１」をかける：信号Ｄをそのまま出力
（２）「０」をかける：グランド等の基準電位（例えば、０）を出力
（３）「０」をかける：グランド等の基準電位（例えば、０）を出力
（４）「０」をかける：グランド等の基準電位（例えば、０）を出力
という順番で４つの出力動作を１サイクルとして繰り返せばよい（周期：１／ｆＣ）。各出力動作は、時間（１／ｆＳ）毎に切り替える。
【００６４】
すなわち、信号Ｄに対する、係数「１，０，０，０」の乗算と係数「０，０，１，０」の乗算は、周波数ｆＣでデューティ比２５％の矩形波を周期関数とする波形から標本化された標本値によって行えばよい。このようにスプリッタの制御タイミングを工夫することで、特別なハードを追加することなく、スプリッタにミキシングの機能を持たせることができる。
【００６５】
図４は、ＡＤ変換器２００の動作を説明するための波形である。図４（ａ）は、周波数ｆＡのアナログ信号Ａと周波数ｆＢのアナログ信号Ｂの２信号を周波数ｆＣの矩形波ＣのＨｉ／Ｌｏで時分割に伝送する信号Ｄを示している（ｆＣ＞ｆＡ，ｆＢ）。
【００６６】
矩形波Ｃに同期し且つ互いに半周期位相がずれた上述の第１の同期信号と第２の同期信号によって信号Ｄを信号ＡとＢに分離する。第１及び第２の同期信号を生成するために、分割周波数ｆＣの２ａ倍（ａは０以上の整数、好ましくは、０，１，２，３，４のいずれか）した値の逆数を周期とする周期関数が設定されている。周期関数は、例えば、基準電圧を振幅値として含む方形波の周期関数であって、回路規模を小さくするためには、最小振幅値を一定の基準電圧（例えば、回路電源の１／２電圧などであって、好ましくは０）とし最大振幅値を所定の一定電圧（例えば、正の電圧などであって、好ましくは１）とする方形波の周期関数であると更に好適である。切替信号制御部１２は、周期関数に従って、周波数２ａｆＣの第１及び第２の同期信号を出力する。図４では、好ましいａの値及び周期関数として、ａ＝１の方形波の周期関数の場合を例示している。
【００６７】
切替信号制御部１２は、周波数ｆＣでデューティ比２５％のパルス状の切替信号として第１の同期信号をスプリッタ１０Ａに対して出力し（図４（ｄ））、周波数ｆＣでデューティ比２５％のパルス状の切替信号として第２の同期信号をスプリッタ１０Ｂに対して出力する（図４（ｅ））。パルス幅（ハイレベル）が周期に対する２５％に相当する。
【００６８】
切替信号制御部１２は、例えば、矩形波Ｃで時分割多重されたことにより信号Ｄ上に生成された矩形状部分のエッジ（立ち上がりエッジや立ち下がりエッジ）に同期することにより矩形波Ｃの周波数と同一の周波数ｆＣのパルス状の第１及び第２の同期信号を出力する。この場合、例えば、第１の同期信号は、信号Ｄの立ち上がりエッジに同期した時間（１／（２ｆＣ））より短いパルス幅を有するパルス信号であり、第２の同期信号は、信号Ｄの立ち下がりエッジに同期した時間（１／（２ｆＣ））より短いパルス幅を有するパルス信号である。スプリッタ１０Ａは、第１の同期信号のハイレベル期間で信号Ｄから信号Ａの部分を分離するとともに、第１の同期信号のローレベル期間で基準電圧での補完をし、スプリッタ１０Ｂは、第２の同期信号のハイレベル期間で信号Ｄから信号Ｂの部分を分離するとともに、第２の同期信号のローレベル期間で基準電圧での補完をする。すなわち、スプリッタ１０Ａは、図２（ｂ）に示されるように、信号Ａに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第３のアナログ信号を生成し出力する（同様に、スプリッタ１０Ｂは、第５のアナログ信号を生成し出力する）。
【００６９】
サンプリング部１１Ａは、信号Ａに対応する第３のアナログ信号（図２（ｂ））をサンプリング周波数ｆＳでサンプリングする。サンプリング部１１Ａにおけるサンプリング周波数ｆＳは、分割周波数ｆＣの２ｂ倍（ｂは０以上の整数、好ましくは、０，１，２，３，４のいずれか）に設定されるとよい（ｆＳ＝２ｂｆＣ）。図４の場合、ｂの好ましい値として、ｂ＝２の場合を例示している。サンプリング部１１Ａは、サンプリング後の多値信号ＡＳＡＭＰＬＥを第４のアナログ信号として生成し出力する（図４（ｃ））。同様に、サンプリング部１１Ｂは、サンプリング後の多値信号ＢＳＡＭＰＬＥを第６のアナログ信号として生成し出力する。
【００７０】
ところで、実施例１の場合と同様に、スプリッタ１０における信号分離機能及び乗算機能（ミキシング機能）とサンプリング部１１におけるサンプリング機能とを一つの兼用キャパシタでまとめた図７の１次ΔΣ変調器６０を使って、回路の小型化を図ることができる。図１１は、スプリッタ１０の機能を含んだ１次ΔΣ変調器６０を備えた１次ΔΣ型ＡＤ変換器のブロック図である。
【００７１】
実施例２では、図８の遷移状態（ａ）（ｂ）（ｂ）（ｂ）・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、スプリッタ１０における「１，０，０，０，１，０，０，０，・・・」の上述の信号分離動作及びミキシング動作とサンプリング部１１における上述のサンプリング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間（１／ｆＳ）毎に遷移する（ｆＳ＝４ｆＣ）。
【００７２】
図１２は、図１１の１次ΔΣ変調器６０Ａ，Ｂの切替スイッチｓｗ１，２，３，４の動作タイミングを示した図である。図１２の各切替スイッチの動作タイミング番号は、図１１の切替スイッチｓｗの端子の横に記した枠内の番号に対応している。図１２の動作タイミング番号の期間に、当該番号と同じ枠内番号が記された端子が、キャパシタ６７の電極に接続される。図１１に示されるように、信号Ａ側のΔΣ変調器６０Ａと信号Ｂ側のΔΣ変調器６０Ｂとのタイミングの違いは、ｓｗ１，ｓｗ３の「１」のタイミングが周波数ｆＣの信号周期の半周期分ずらすことによって、信号Ａには「１，０，０，０」を１サイクルとして信号Ｂには「０，０，１，０」１サイクルとして同時に動作させている点である。
【００７３】
したがって、実施例２については、図６に示す１次ΔΣ変調器４０のスイッチトキャパシタの電極の接続先を追加するとともに、図８，１２に示す繰り返し動作をさせることによって、図７，１１に示す１次ΔΣ変調器６０は、図３におけるスプリッタ１０における信号分離機能及びミキシング機能とサンプリング部１１におけるサンプリング機能とを融合させた機能を持たせることができる。また、それらの機能とΔΣ変調器の機能とを融合させたローパスΔΣ変調器６０は、「ダイオードやトランスなどが使用される従来のアナログミキサとローパスΔΣ変調器とを組み合わせた構成」や「バンドパスΔΣ変調器とデジタルミキサとを組み合わせた構成」に比べ、回路規模を小型化することができる。特に、スプリッタ１０において基準電圧に補完するとともに、基準電位を含む矩形波の周期関数に従って離散値同士をかけることによって、スイッチトキャパシタ回路の簡単な動作でアナログミキサを構成できる結果、回路規模を大幅に小さくできる。また、アナログミキサをΔΣ変調器と組み合わせることで両者を一体化して回路規模を小型化できる。
【００７４】
このように、実施例１，２のＡＤ変換器は、
第１のアナログ信号と第２のアナログ信号を所定の分割周波数で時分割多重した入力信号から、前記分割周波数に同期した第１の同期信号に基づいて、前記第１のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第１の基準電圧で補完した補完区間とから構成される第３のアナログ信号を生成する第１の信号生成手段と、
前記分割周波数の２ａ倍（ａは０以上の整数）の第１の周期関数の振幅値から前記分割周波数の２ｂ倍（ｂは０以上の整数）のサンプリング周波数で前記第１の基準電圧以外の振幅値を少なくとも含むように標本化された第１の標本値を前記第３のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第４のアナログ信号を生成する第２の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第２の同期信号に基づいて、前記第２のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第２の基準電圧で補完した補完区間とから構成される第５のアナログ信号を生成する第３の信号生成手段と、
前記分割周波数の２ｃ倍（ｃは０以上の整数）の第２の周期関数の振幅値から前記分割周波数の２ｄ倍（ｄは０以上の整数）のサンプリング周波数で前記第２の基準電圧以外の振幅値を少なくとも含むように標本化された第２の標本値を前記第５のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第６のアナログ信号を生成する第４の信号生成手段とを備え、
前記第１の同期信号と前記第２の同期信号との位相差が、前記分割周波数の逆数の１／２であるミキサを備えたものである。
【００７５】
ここで、前記第１の周期関数が、前記第１の基準電圧を振幅値として含む方形波の関数であると好ましく、前記第２の周期関数が、前記第２の基準電圧を振幅値として含む方形波の関数であると好ましい。また、前記第１の基準電圧と前記第２の基準電圧は、同一電圧でもよい。また、ｂ＝２及び／又はｄ＝２とするミキサであれば、更に好適である。
【００７６】
また、当該ミキサにおいて、ａ＝１及び／又はｃ＝１とすると好ましく、これらの場合、前記第１の標本値は、前記第１の周期関数の振幅値１，０，１，０であると、更に好適であり、前記第２の標本値は、前記第２の周期関数の振幅値１，０，１，０であると、更に好適である。
【００７７】
また、当該ミキサにおいて、ａ＝０及び／又はｃ＝１としても好ましく、これらの場合、前記第１の標本値は、前記第１の周期関数の振幅値１，０，０，０であると、更に好適であり、前記第２の標本値は、前記第２の周期関数の振幅値１，０，０，０であると、更に好適である。
【００７８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００７９】
例えば、周期関数で表される基準信号として正弦波を例示したが、方形波、三角波、ノコギリ波又はこれらの類似の波形でもよい。
【００８０】
また、１次ΔΣ変調器を例示したが、２次又はそれ以上の高次のデルタシグマ変調器でも同様の構成で同様の制御を行うことによって同様の効果が得られる。
【００８１】
図１３は、２次ΔΣ変調器７０の動作を説明するための図である。２次ΔΣ変調器７０は、図７，８の１次ΔΣ変調器６０の構成に加え、１段目の積分器のオペアンプ６３の出力信号が入力されるスイッチトキャパシタ（キャパシタ７７とその両端に備えられた切替スイッチ７１と切替スイッチ７２とを構成）と、スイッチトキャパシタの出力信号を増幅するオペアンプ７３と積分コンデンサ７４とを備えた積分器と、１ビットＤＡ変換器６６の出力信号から出力される帰還信号としてのアナログ信号を所定の乗数で乗算して切替スイッチ７１の接続端子に供給する乗算器７８とを、オペアンプ６３と比較器６５との間に備える。
【００８２】
切替スイッチ７１は、オペアンプ６３の出力端子に接続される端子７１ａと、乗算器７８の出力側に接続される端子７１ｂとの２つの端子に、キャパシタ７７の第１の電極を選択的に切り替え接続する切替手段である。また、切替スイッチ７２は、オペアンプ７３の反転入力端子に接続される端子７２ａと、オペアンプ６３，７３の非反転入力端子と同じ電位の基準電位に接続される端子７２ｂとの２つの端子に、キャパシタ７７の第２の電極を選択的に切り替え接続する切替手段である。
【００８３】
１次ΔΣ変調器７０の動作については、図８と同様であるためその説明を簡略するが、図１３の遷移状態（ａ）（ｂ）（ｂ）（ｂ）（ａ）（ｂ）（ｂ）（ｂ）・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、スプリッタ１０における「１，０，０，０，１，０，０，０，・・・」の上述の信号分離動作及びミキシング動作とサンプリング部１１における上述のサンプリング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間（１／ｆＳ）毎に遷移する（ｆＳ＝４ｆＣ）。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態であるＡＤ変換器１００のブロック図である。
【図２】ＡＤ変換器１００の動作を説明するための波形である。
【図３】本発明の一実施形態であるＡＤ変換器２００のブロック図である。
【図４】ＡＤ変換器２００の動作を説明するための波形である。
【図５】１次ΔΣ変調器４０のブロック図である。
【図６】１次ΔΣ変調器４０の回路図である。
【図７】乗算器１３等の機能を実現するためのキャパシタと１次ΔΣ変調器４０のスイッチトキャパシタ回路のキャパシタ５７とを兼用するキャパシタ６７を備える１次ΔΣ変調器６０の回路図である。
【図８】１次ΔΣ変調器６０の動作を説明するための図である。
【図９】スプリッタ１０の後段に１次ΔΣ変調器６０を備えた１次ΔΣ型ＡＤ変換器のブロック図である。
【図１０】図９の１次ΔΣ変調器６０Ａ，Ｂの切替スイッチｓｗ１，２，３，４の動作タイミングを示した図である。
【図１１】スプリッタ１０の機能を含んだ１次ΔΣ変調器６０を備えた１次ΔΣ型ＡＤ変換器のブロック図である。
【図１２】図１１の１次ΔΣ変調器６０Ａ，Ｂの切替スイッチｓｗ１，２，３，４の動作タイミングを示した図である。
【図１３】２次ΔΣ変調器７０の動作を説明するための図である。
【符号の説明】
【００８５】
１０（１０Ａ，１０Ｂ）  スプリッタ
１１（１１Ａ，１１Ｂ）  サンプリング部
１２  切替信号制御部
１３（１３Ａ，１３Ｂ）  乗算部
２２（２２Ａ，２２Ｂ）  ＡＤ変換部
４０，６０，７０  ΔΣ変調器
５１，５２，６１，６２，７１，７２  切替スイッチ
５７，６７，７７  キャパシタ
１００，２００  ΔΣ型ＡＤ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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