(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、島状に分離された半導体層（ＳＯＩ基板）と、前記ＳＯＩ基板の直上部にゲート絶縁膜を介し、前記ＳＯＩ基板に自己整合して設けられたゲート電極と、概略前記ゲート電極直下部の、前記ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられたソースドレイン領域と、前記ゲート電極と絶縁分離し、前記ソースドレイン領域が設けられた前記ＳＯＩ基板の２側面の一部に接して設けられた導電体と、前記導電体及び前記ＳＯＩ基板の側面に周設されたフィールド絶縁膜と、前記導電体に接続された配線体とを備え、前記導電体及び前記フィールド絶縁膜の上面が同じ高さを有していることを特徴とするＭＩＳ電界効果トランジスタ。
【請求項２】
前記配線体の一部が、前記導電体に自己整合し、前記導電体直上部に設けられた、全側面にバリアメタルを有する第２の導電体からなることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
【請求項３】
半導体基板上に形成された絶縁膜の一部に導電領域が露出されている半導体装置において、前記絶縁膜と概略平坦に形成された前記導電領域上に選択化学気相成長導電膜を形成する工程と、前記導電膜を含む全面にバリアメタルを形成する工程と、前記バリアメタルを異方性エッチングし、前記導電膜の側壁にのみバリアメタルを残す工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を化学的機械研磨し、前記層間絶縁膜及び側壁にバリアメタルを有する前記導電膜を平坦化する工程と、側壁にバリアメタルを有する前記導電膜上に配線体を形成する工程とを含むことを特徴とするＭＩＳ電界効果トランジスタの配線の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速且つ高集積なＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関しては、サイドウオールを利用したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方、完全空乏型の薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、各要素のパターン寸法を微細化する以外に高集積化が達成されていないこと等の欠点があった。
そこで、さらなる高集積化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図14は従来のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜（SiO2）、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコン基板（ＳＯＩ基板）53にはサイドウオールによるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、コンタクトホール開孔時のＰＳＧ膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域及び他の要素の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、ＭＩＳ電界効果トランジスタを形成する各要素の寸法上の微細化以外にさらなる高集積化ができないこと等の欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗や他の要素の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＭＩＳ電界効果トランジスタを形成する各要素の寸法上の微細化以外にさらなる高集積化ができないこと等より、さらなる高速及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、一導電型の半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、島状に分離された半導体層（ＳＯＩ基板）と、前記ＳＯＩ基板の直上部にゲート絶縁膜を介し、前記ＳＯＩ基板に自己整合して設けられたゲート電極と、概略前記ゲート電極直下部の、前記ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられたソースドレイン領域と、前記ゲート電極と絶縁分離し、前記ソースドレイン領域が設けられた前記ＳＯＩ基板の２側面の一部に接して設けられた導電体と、前記導電体及び前記ＳＯＩ基板の側面に周設されたフィールド絶縁膜と、前記導電体に接続された配線体とを備え、前記導電体及び前記フィールド絶縁膜の上面が同じ高さを有している本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作    用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、ｐ型の第１のシリコン基板上に酸化膜を介して貼り合わせられ、素子分離領域（フィールド）形成用の第１のトレンチによりチャネル幅方向が画定され、素子分離領域（フィールド）形成用の第２のトレンチによりチャネル長方向が画定された微細なｐ型のＳＯＩ基板が設けられ、このｐ型のＳＯＩ基板の直上にはゲート酸化膜（SiO2／Ta2O5 ）を介してバリアメタルを有するゲート電極が設けられ、またｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられた低濃度及び高濃度のソースドレイン領域に一部を接して導電体（第１のピンプラグ）が設けられ、この導電体（第１のピンプラグ）上に自己整合して、導電体（第２のピンプラグ）が設けられ、上下にバリアメタルを有するAlCu配線に接続されており、導電体（第１のピンプラグ）及びｐ型のＳＯＩ基板の側面はフィールド酸化膜により囲まれている構造に形成された微細なＳＯＩ型のＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板の２側面（チャネル幅方向の２側面）を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板の２側面（チャネル長方向の２側面）を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介してＳＯＩ基板直上に形成できるため（ゲート電極の配線体との接続部及び突き出し部を除く）及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができるため、従来例に比較し、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減及び微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減も可能である。
また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
即ち、極めて高速、低電力、高信頼及び高集積な大規模半導体集積回路の形成を可能とする微細プラグ側面接続構造のＭＩＳ電界効果トランジスタ（ピンプラグ構造のＭＩＳ電界効果トランジスタと称する）を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図６は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図、図７〜図１３は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。側断面図における斜線は主要な絶縁膜のみに記載する。
図１〜図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、図１は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は1015cm-3程度のｐ型の第１のシリコン基板、２は500nm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ100 nm程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４a は素子分離領域（フィールド）形成用の第１のトレンチ（チャネル幅方向を画定）及び埋め込み酸化膜（SiO2）、４b は素子分離領域（フィールド）形成用の第２のトレンチ（チャネル長方向を画定）及び埋め込み酸化膜（SiO2）、５は1017cm-3程度のｎ型ソースドレイン領域、６は1020cm-3程度のｎ+ 型ソースドレイン領域、７a は100nm 角程度の第１のピンプラグ（化学気相成長タングステン膜）、７b は100nm 角程度の第２のピンプラグ（選択化学気相成長タングステン膜）、８は15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、９は20nm程度のバリアメタル（TiN ）、10はゲート長0.2μm 程度のゲート電極（Al）、11は埋め込み酸化膜（SiO2）、12は20nm程度のバリアメタル（TiN ）、13は0.8μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程度のバリアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16は50nm程度のバリアメタル（Ti／TiN ）、17は0.8μm 程度のAlCu配線、18は50nm程度のバリアメタル（Ti／TiN ）を示している。
図１においては、本願発明の第１の実施例であるピンプラグ構造のＭＩＳ電界効果トランジスタの平面図が示され、素子分離領域（フィールド）形成用の第１のトレンチ４a によりチャネル幅方向が画定され、素子分離領域（フィールド）形成用の第２のトレンチ４b によりチャネル長方向が画定されており、ゲート電極10直下には図示されていないが、両側にｎ型及びｎ+ 型ソースドレイン領域（５、６）が設けられている。酸化膜が埋め込まれた第２のトレンチ４b の一部には導電体７b （第２のピンプラグ、直下部に第１のピンプラグ７a も設けられている）が設けられ、ゲート電極10直下のｎ+ 型ソースドレイン領域６（図示せず）に側面接続している導電体７b （第２のピンプラグ）にAlCu配線17（ソースドレイン領域用配線）が接続されている。ここで微細な導電体７b どうしは自己整合して形成されるが、導電体７b に接続されるAlCu配線17は間隔が必要なため、チャネル幅方向にずらして形成されている。（図２ではｐ−ｐ矢視断面図を示すために、右側のピンプラグは記載されていない。）
図２（図１のｐ−ｐ矢視断面図）においては、ｐ型の第１のシリコン基板１上に酸化膜２を介して貼り合わせられ、素子分離領域（フィールド）形成用の第２のトレンチ４b により画定された微細なｐ型のＳＯＩ基板３が設けられ、このｐ型のＳＯＩ基板３の直上にはゲート酸化膜（SiO2／Ta2O5 ）８を介して設けられたバリアメタル（TiN ）９を有するゲート電極（Al）10が設けられ、またｐ型のＳＯＩ基板３の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領域（５、６）に一部を接して導電体７a （第１のピンプラグ）が設けられ、この導電体７a （第１のピンプラグ）上に自己整合して、導電体７b （第２のピンプラグ）が設けられ、上下にバリアメタル（Ti／TiN ）（16、18）を有するAlCu配線17に接続されており、導電体７a （第１のピンプラグ）及びｐ型のＳＯＩ基板３の側面はフィールド酸化膜４b により囲まれている構造に形成されたＳＯＩ型のＭＩＳ電界効果トランジスタが形成されている。
図３（図１のｑ−ｑ矢視断面図）においては、ｐ型の第１のシリコン基板１上に酸化膜２を介して貼り合わせられ、素子分離領域（フィールド）形成用の第１のトレンチ４a により画定されたｐ型のＳＯＩ基板３が設けられ、このｐ型のＳＯＩ基板３上にはゲート酸化膜（SiO2／Ta2O5 ）８を介してバリアメタル（TiN ）９を有するゲート電極（Al）10が設けられ、このゲート電極（Al）10上の一部に設けられたバリアメタル（Ti／TiN ）14を有するプラグ15を介して、上下にバリアメタル（Ti／TiN ）（16、18）を有するAlCu配線17に接続されている。
本願発明のピンプラグ（極めて微細なプラグという意味）は
(1)ＳＯＩ基板（側面にソースドレイン領域が形成されている）のチャネル長方向を画定した第２のトレンチに、一旦埋め込んだ導電膜のうち、ＳＯＩ基板に側面接続する一部の導電膜をエッチングにより残し、第１のピンプラグを形成する第１段階と、
(2)第１のピンプラグ以外の導電膜が除去された第２のトレンチに、素子分離用の酸化膜を平坦に埋め込む第２段階と、
(3)ＳＯＩ基板直上にゲート酸化膜を介して、上部に酸化膜を有するゲート電極を平坦に形成する第３段階と、
(4)平坦化された酸化膜中に露出した第１のピンプラグ上のみに選択化学気相成長導電膜を成長（柱状になる）し、第２のピンプラグを形成する第４段階と、
(5)第２のピンプラグの側壁のみにバリアメタルを形成する第５段階と、
(6)全面に層間絶縁膜を積層し、化学的機械研磨（ＣＭＰ）することにより、表面が露出した第２のピンプラグを含む層間絶縁膜を平坦に形成する第６段階と、
(7)第２のピンプラグ上に配線体を形成する第７段階
とからなり、絶縁膜中に開孔した微細なコンタクトホール（100nm 角以下）を導電膜で埋め込む工程（均一な埋め込みはできないと思われる）を使用せずに微細なピンプラグを形成したものである。
したがって、ＳＯＩ基板の２側面（チャネル幅方向の２側面）を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板の２側面（チャネル長方向の２側面）を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介して、ＳＯＩ基板直上に形成できるため（ゲート電極の配線体との接続部及び突き出し部を除く）及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができるため、従来例に比較し、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できることによる接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減、微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減及びソースドレイン領域形成後に低融点金属のゲート電極を形成できることによるゲート電極の抵抗の低減も可能である。
また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速、低電力、高信頼及び高集積を併せ持つピンプラグ構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、４b 、５〜13、16〜18は図２と同じ物を、19はバリアメタル（TiN ）を示している。
同図においては、ｐ型のＳＯＩ基板３と接する側の導電体７a （第１のピンプラグ）の側壁にもバリアメタル19が設けられている以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例の効果を可能にすることができる。
【０００８】
図５は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、４b 、５〜７b 、12、13、16〜18は図２と同じ物を、20はゲート酸化膜（SiO2）、21はゲート電極（PolySi／ＷSi）、22は酸化膜（SiO2）、23は下地酸化膜（SiO2）、24はサイドウオール（SiO2）を示している。
同図においては、ｐ型のＳＯＩ基板３に、ゲート電極（PolySi／ＷSi）21に自己整合してｎ型のソースドレイン領域を形成し、サイドウオール24に自己整合してｎ+ 型のソースドレイン領域を形成していること及びサイドウオール24の幅があるため、同じ側断面に記載できるように、ｎ+ 型のソースドレイン領域の両側に第１及び第２のピンプラグを形成している以外はほぼ第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、慣例的なサイドウオールによるＬＤＤ構造のＭＩＳ電界効果トランジスタにおいても、ゲート電極の抵抗の低減はできないが、それ以外はほぼ第１の実施例と同様の効果を得ることが可能である。
【０００９】
図６は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例で、ｐ型のシリコン基板１に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、４b 〜13、16〜18は図２と同じ物を示している。
同図においては、ｐ型のＳＯＩ基板ではなく、ｐ型のシリコン基板１にピンプラグのＭＩＳ電界効果トランジスタを形成している以外はほぼ第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ｐ型のＳＯＩ基板ではなく、ｐ型のシリコン基板１にも本願発明の高集積なピンプラグ構造のＭＩＳ電界効果トランジスタを形成でき、ＳＯＩ構造特有の接合容量及び空乏層容量の低減はできないが、それ以外はほぼ第１の実施例と同様の効果を得ることが可能である。
なお本願発明は上記説明に限定されることなく、例えば、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、第１のピンプラグはソースドレイン領域と同一導電型の不純物が導入されたpolySi膜でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域（特にＰチャネルのＭＩＳ電界効果トランジスタの場合）を形成してもよい。またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＰチャネルのＭＩＳ電界効果トランジスタを形成しても、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩウエハーとして貼り合わせウエハーを使用した場合について説明したが、本発明はＳＯＩウエハーの形成方法には限定されず、どのような方法を用いてＳＯＩ構造を形成しても本発明は成立する。
【００１０】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図７〜図１３及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図７
ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２を介して貼り合わせられた100nm 程度のｐ型の第２のシリコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせウエハーに化学気相成長により、５nm程度の酸化膜(SiO2)25、250nm 程度の窒化膜(Si3N4) 26を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜26及び酸化膜21を選択的に異方性ドライエッチングし、素子分離領域形成用の第１のトレンチ４a （チャネル幅方向を画定、図示せず）を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長酸化膜(SiO2)を成長し、化学的機械研磨（ＣＭＰ）して、素子分離領域形成用の第１のトレンチ４a に埋め込む。（図示せず）次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び第１のトレンチ素子分離領域形成用の酸化膜４a をマスク層として、窒化膜26を選択的に異方性ドライエッチングし、素子分離領域形成用の第２のトレンチ４b （チャネル長方向を画定）形成用の開孔部を形成する。
図８
次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN2アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。（燐と砒素の横方向拡散の制御を別々の熱処理によりおこなってもよい。）次いで開孔部の酸化膜25及びｐ型のＳＯＩ基板３を順次異方性ドライエッチングし、素子分離領域形成用の第２のトレンチ４b （チャネル長方向を画定）を形成する。
図９
次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、素子分離領域形成用の第２のトレンチ４b にタングステン膜（Ｗ）を埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、第１のトレンチ素子分離領域形成用の酸化膜４a 及び窒化膜26をマスク層として、タングステン膜を選択的に異方性ドライエッチングし、第１のピンプラグ７a を形成する。次いでレジスト（図示せず）を除去する。
図１０
次いで化学気相成長酸化膜(SiO2)を成長し、化学的機械研磨（ＣＭＰ）して、再び開孔した素子分離領域形成用の第２のトレンチ４b に埋め込み、素子分離領域を完成する。
図１１
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第１のトレンチ素子分離領域形成用の酸化膜４a （ゲート電極の配線体との接続部及び突き出し部  250 nm程度）を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで残された窒化膜26及び酸化膜25を異方性ドライエッチングする。次いで15nm程度のゲート酸化膜８（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）９及びゲート電極となるAl10を成長する。次いで化学的機械研磨（ＣＭＰ）によりAl及びバリアメタル（TiN ）を研磨し、ゲート電極用の開孔に埋め込む。次いでAl及びバリアメタル（TiN ）を50nm程度異方性ドライエッチングする。次いで化学気相成長酸化膜(SiO2)11を成長し、化学的機械研磨（ＣＭＰ）して、Al及びバリアメタル（TiN ）上のゲート電極用の開孔に平坦に埋め込む。
図１２
次いで平坦な酸化膜（第１のトレンチ素子分離領域形成用の酸化膜４a 、第２のトレンチ素子分離領域形成用の酸化膜４b 及びゲート電極用の開孔埋め込み酸化膜11）中に表面が露出した第１のピンプラグ７a 上にのみ第２のピンプラグ７b となる選択化学気相成長タングステン膜を0.8μm 程度成長する。次いでバリアメタル（TiN ）を全面に成長する。次いで、異方性ドライエッチングし、第２のピンプラグ７b の側壁にのみバリアメタル（TiN ）を残す。
図１３
次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで化学的機械研磨（ＣＭＰ）して、第２のピンプラグ７b を有する平坦な燐珪酸ガラス（PSG ）膜13を形成する。以後チャネル幅方向なので図示はされていないが（チャネル幅方向の図３参照）、通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜11を選択的に異方性ドライエッチングして、ゲート電極の配線体との接続部にコンタクトホールを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 14を順次成長する。次いで化学気相成長により全面にタングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め込み、プラグ（Ｗ）15を形成する。
図２
次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 18を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）18、Al（数％のCuを含む）17及びバリアメタル（Ti／TiN ）16を異方性ドライエッチングしてAlCu配線17を形成し、本願発明のＭＩＳ電界効果トランジスタを完成する。
なお上記製造方法において、第２のトレンチ素子分離領域（チャネル長方向を画定）に一旦タングステン膜を埋め込み、このタングステン膜の一部を異方性ドライエッチングにより残し、第１のピンプラグを形成し、開孔部に酸化膜を埋め込み素子分離領域（フィールド）を形成しているが、酸化膜中に形成する100nm 角程度の開孔（アスペクト比４程度）に導電膜を均一に埋め込めれば（第１のピンプラグとなる）、酸化膜を埋め込んだ第２のトレンチ素子分離領域の一部に微細な開孔を設け、導電膜を埋め込んで第１のピンプラグを形成してもよい。
【００１１】
【発明の効果】
以上説明のように本発明によれば、第１のシリコン基板上に酸化膜を介して貼り合わせられ、素子分離領域形成用の第１のトレンチによりチャネル幅方向が画定され、素子分離領域形成用の第２のトレンチによりチャネル長方向が画定された微細なＳＯＩ基板が設けられ、このＳＯＩ基板の直上にはゲート酸化膜を介して設けられたゲート電極が設けられ、またＳＯＩ基板のチャネル長方向の２側面に設けられた低濃度及び高濃度のソースドレイン領域に一部を接してピンプラグが設けられ、このピンプラグに配線体が接続され、ピンプラグ及びＳＯＩ基板の側面はフィールド酸化膜により絶縁分離された構造に形成された微細なＭＩＳ電界効果トランジスタを形成できる。
したがって、ＳＯＩ基板のチャネル幅方向の２側面を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板のチャネル長方向の２側面を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介して、ＳＯＩ基板直上に形成できること及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができること等により、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減及び微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減も可能である。
また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
即ち、極めて高速、低電力、高信頼及び高集積な大規模半導体集積回路の形成を可能とするピンプラグ構造のＭＩＳ電界効果トランジスタを得ることが可能となる。
【図面の簡単な説明】
【図１】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】  本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図
【図５】  本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図６】  本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図
【図７】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図８】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図９】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１０】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１１】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１２】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１３】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１４】  従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１  ｐ型の第１のシリコン基板
２  貼り合わせ用酸化膜（SiO2）
３  ｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）
４a 素子分離領域（フィールド）形成用の第１のトレンチ（チャネル幅方向を画定）及び埋め込み酸化膜（SiO2）
４b 素子分離領域（フィールド）形成用の第２のトレンチ（チャネル長方向を画定）及び埋め込み酸化膜（SiO2）
５  ｎ型ソースドレイン領域
６  ｎ+ 型ソースドレイン領域
７a 第１のピンプラグ（化学気相成長タングステン膜）
７b 第２のピンプラグ（選択化学気相成長タングステン膜）
８  ゲート酸化膜（SiO2／Ta2O5 ）
９  バリアメタル（TiN ）
10  ゲート電極（Al）
11  埋め込み酸化膜（SiO2）
12  バリアメタル（TiN ）
13  燐珪酸ガラス（PSG ）膜
14  バリアメタル（Ti／TiN ）
15  プラグ（Ｗ）
16  バリアメタル（Ti／TiN ）
17  AlCu配線
18  バリアメタル（Ti／TiN ）
19  バリアメタル（TiN ）
20  ゲート酸化膜（SiO2）
21  ゲート電極（PolySi／ＷSi）
22  酸化膜（SiO2）
23  下地酸化膜（SiO2）
24  サイドウオール（SiO2）
25  酸化膜（SiO2）
26  窒化膜(Si3N4)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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