(57)【特許請求の範囲】
【請求項１】
半導体多層膜表面にゲート電極およびソース電極が形成されてなる電界効果トランジスタの１個または複数個が平面的に並列配置された基本ユニットに対して、前記多層膜の厚さ方向に１個または複数個の電界効果トランジスタの電極が対向するように積層された積層体を形成し、かつ、各電界効果トランジスタのソース電極がそれぞれ接続され、かつ、接続された電極同士の少なくとも一方の電極の、前記接続された電極同士が対向する面における一部領域が前記積層体から露出するように形成された多層構造半導体装置。
【請求項２】
前記各電界効果トランジスタの電極が形成されている半導体層が、ＧａＮ系半導体よりなり、かつ、ゲートトレンチ構造を持つ、請求項１に記載の多層構造半導体装置。
【請求項３】
前記電界効果トランジスタの基板が、半絶縁性基板である請求項１または２に記載の多層構造半導体装置。
【請求項４】
各電界効果トランジスタはドレイン電極を上面に平面視配置された構造を持つ、請求項１から３のいずれか一項に記載の多層構造半導体装置。
【請求項５】
前記電界効果トランジスタの基板が、導電性基板であり、各電界効果トランジスタのドレイン電極を下面に配置した縦型ＦＥＴ構造を持つ、請求項１から３のいずれか一項に記載の多層構造半導体装置。
【請求項６】
前記電界効果トランジスタの電極において、一方の面積が他方の面積より大きくなるように形成された、請求項１から３のいずれか一項に記載の多層構造半導体装置。
【請求項７】
前記ゲート、ソースおよびドレインの各電極が６００℃以下で溶融する金属または合金を介して、それぞれ対応するゲート、ソースおよびドレインの各電極に接続されている請求項４に記載の多層構造半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層構造半導体装置に関し、さらに詳しくは、複数の電界効果トランジスタを複数個集積した構造を有し、実効面積が小さく、しかも動作時のオン抵抗が小さく、かつ、大電流動作が可能な多層構造半導体装置に関する。
【０００２】
【従来の技術】
近年、化合物半導体のＭＩＳ（金属−絶縁膜−半導体）構造を有する電界効果トランジスタ（ＦＥＴ）の開発が急速に進められている。このＭＩＳ構造のＦＥＴは、従来、半導体層としてＳｉ，ＳｉＣ、絶縁層としてＳｉＯ2が用いられていた。すなわち、ｐ型Ｓｉ基板上に、ソース、ドレイン電極を形成する部分の半導体層にｎ型不純物を拡散させて反転層を形成する。続いて、半導体表面全体を酸化させてＳｉＯ2膜を形成する。次にフォトリソグラフィー法などの集積回路プロセス技術を用いてパターニングを行い、ゲート電極を形成する部分の酸化膜のみを残して、ソース、ドレイン電極を形成する部分の酸化膜は除去する。しかるのちソース、ドレイン、ゲート電極を形成する。
【０００３】
このような構造のＦＥＴにおいては、動作時のオン抵抗を下げるために、ゲート幅を長くする必要があり、例えば、ゲート長が0.15μｍに対して２ｍくらい必要であり、ゲート電極を櫛歯状に形成したとしても、かなりの面積を要することは避けがたい。
一方、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮなどの窒化物系のワイドギャップ半導体を用いて、上述したＳｉ，ＳｉＣよりも動作時のオン抵抗がいっそう小さくなるＦＥＴの開発も試みられている。
【０００４】
【発明が解決しようとする課題】
上記の窒化物系半導体は、従来ＦＥＴに使用されているＧａＡｓ，Ｓｉなどの半導体に比べ動作時のオン抵抗が１桁以上小さく、高耐圧で、高温動作、ならびに大電流動作が可能であることが理論的に明らかになった。
しかし、これらの半導体を用いてＦＥＴを作製する場合、一般的に、電気絶縁性の基板、例えばサファイア基板上に結晶成長させるため、ＦＥＴの立ち上がりの電圧を小さくするためにはゲート長を充分長くしなければならず非常に大きな面積を必要とした。
【０００５】
一方、半導体素子の上面にソース・ドレイン電極およびゲート電極を形成したプレーナ型の素子構造にあっては、大面積のエピタキシャルウェハが必要となり、デバイスサイズに限界がある。しかもチャネルの厚みを大きくし、その低抵抗化を図るには、例えば大規模集積回路の製造プロセスにおける二重拡散等の技術を用いてチャネルのキャリア濃度を高める必要があるので、その製造が非常に困難化する等の不具合がある。即ち、大電流動作可能なＭＩＳ-ＦＥＴを、ＧaＮやＡlＧaＮ等のワイドギャップな化合物半導体を用いて如何にして製作するかと言う点で種々の課題が残されている。
【０００６】
本発明はこのような事情を考慮してなされたもので、その目的は、理論的に動作時のオン抵抗の小さいワイドギャップなＧaＮ系の化合物半導体を有効に活かして、高耐圧で大電流動作可能なＭＩＳ型構造を有する電界効果トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために本実施形態によれば、半導体多層膜表面にゲート電極およびソース電極が形成されてなる電界効果トランジスタの１個または複数個が平面的に並列配置された基本ユニットに対して、前記多層膜の厚さ方向に１個または複数個の電界効果トランジスタの電極が対向するように積層された積層体を形成し、かつ、各電界効果トランジスタのソース電極がそれぞれ接続され、かつ、接続された電極同士の少なくとも一方の電極の、一部領域が前記積層体から露出するように形成された多層構造半導体装置。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態に係るＧaＮ半導体を用いたＭＩＳ構造を有するＦＥＴの多層構造半導体装置について説明する。
図１は、本発明の多層構造半導体装置の単位素子となるＭＩＳ−ＦＥＴの構造の一例を示す概念的断面図である。このＦＥＴの製造工程は次のようなものである。すなわち、ガスソース分子線エピタキシャル成長法用いてすべての層の結晶成長を行う。この結晶成長には成長室とパターニング室を有する超高真空装置を使用する。
【０００９】
そして、まず成長室内で半絶縁性のサファイア基板１上に、ラジカル化した窒素（３×１０-6Torr）とＧａ（５×１０-7Torr）およびＳｉ（５×１０-9Torr）を用いて、成長温度６４０℃で厚さ５０ｎｍのｎ−ＧａＮバッファー層２を形成し、さらにこのバッファー層２の上に、Ｇａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）を用い、成長温度８５０℃で厚さ１０００なｎｍのアンドープのｉ−ＧａＮ層３を形成した。
【００１０】
続いて、Ｇａ（１×１０-6Torr）およびアンモニア（５×１０-5Torr）、ならびに、ドーパントとしてＳｉ（５×１０-10Torr）を用い、成長温度８５０℃でキャリア濃度１×１０17ｃｍ-3で厚さ２００ｎｍのｎ−ＧａＮ層４を形成した。さらにその上に、Ｇａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）、ならびに、ドーパントとしてＳｉ（１×１０-8Torr）を用いて、成長温度８５０℃でキャリア濃度１×１０19ｃｍ-3で厚さ１００ｎｍのｎ+−ＧａＮコンタクト層５を形成した。
【００１１】
上記の層構造を作製後、ｎ+−ＧａＮコンタクト層５の表面全面に保護膜としてのＳｉＯ2膜６を熱化学堆積法により厚さ２００ｎｍとなるように堆積させた。続いて、フォトリソグラフィー法とドライエッチング法により、パターニングを行ってソース、ドレイン、およびゲート領域に相当する領域のＳｉＯ2膜６を除去し、ソース、ドレイン領域の開口に、ｐ型ドーパントとしてジシクロペンタジエニルＭｇを用いてコンタクト層５にソース、およびドレイン領域７，９となる反転層を形成した。しかるのち、ゲート領域上に絶縁ゲート膜となるＳｉＯ2膜９を１０００Å堆積させた。
【００１２】
さらに、電極を形成するために、フォトレジストを用いてパターニングを行った。すなわち、ゲート領域をマスクし、ソース、ドレイン領域の上に、ソース電極Ｓおよびドレイン電極ＤとなるＡｌ，Ｔｉ，Ａｕを順次蒸着し、ゲート領域にはＰｔ、Ａｕをこの順に蒸着してゲート電極Ｇを形成した。
このようにして作製したＦＥＴを所定のサイズに切断して、図２に示すような平面視配置のＦＥＴ−ａを得た。
【００１３】
一方、ＦＥＴ−ａと同様にして作製され、ソース、ドレインおよびゲートの各電極Ｓ，ＤおよびＧが、図３に示す平面視配置となっているＦＥＴ−ｂを用意した。なお、図３では、基板の裏面から見たＳ，Ｄ，Ｇの各電極の配置を示している。
続いて、本発明の多層構造半導体装置の作製方法について説明する。
【００１４】
一例として、基本ユニットとして上記のようにして１個のＦＥＴすなわちＦＥＴ−ａと使用し、この基本ユニットに１個のＦＥＴすなわちＦＥＴ−ｂを重ね合わせた場合について述べる。なお、図中半導体の積層構造は省略した。
まず、ＦＥＴ−ａ，ｂを各電極同士が対向するように重ねる。すなわち、図２（ａ）、図３（ａ）に示したＦＥＴ−ａの上にＦＥＴ−ｂを、それぞれの電極Ｓ，Ｄ，Ｇが接触するようにそのまま重ね、図４に示すような積層体とする。そして、ＦＥＴ−ａのＳ，Ｄの各電極とＦＥＴ−ｂのＳ，Ｄの各電極の重なり合った領域をそれぞれ接続する。各ＦＥＴ−ａ，ｂのＳ，Ｄは、一方の面積が他方の面積より大きくなるように形成されているため、図４のように重ね合わせた場合、ＦＥＴ−ａのＳ、およびＦＥＴ−ｂのＤの一部領域がそれぞれ積層体から露出することになる。したがって、この各領域を引き出し電極として利用することができる。
【００１５】
この各電極間の接着には、比較的低温で溶融する金属または合金を使用することが好ましい。具体的には融点が６００℃以下のもの、例えば、ハンダ、Ａｕ−Ｓｎ、Ａｌなどをあげることができる。電極間の接続にＡｕ−Ｓｎを使用する場合、Ａｕ−Ｓｎが溶融するまですなわち４００℃まで昇温して両者を接着すればよい。
【００１６】
なお、この積層体において、ＦＥＴ−ａおよびＦＥＴ−ｂの各Ｇは重ね合わせられないので、別途手段により両者を接続する。
このような２個ＭＩＳ−ＦＥＴユニットからなる２層構造半導体装置を用いてソース・ドレイン電圧を測定したところ、１０Ａで飽和する特性が得られた。また、ＦＥＴの耐圧は１００Ｖを超えた。さらに、オン抵抗は１０ｍΩｃｍ−２と充分低いものであることが確認された。
【００１７】
なお、上記の実施形態においては、ガスソース分子線エピタキシャル成長法（ＭＢＥ）を用いてＧaＮ系の半導体層を順次結晶成長させたが、有機金属気相化学堆積法（ＭＯＣＶＤ）を用いてＧaＮ系の半導体層を結晶成長させることも可能である。そしてＧaＮ膜の形成には、そのＧa源としてトリエチルガリウムやトリメチルガリウム等の有機金属ガスを用い、また窒素源としてジメチルヒドラジンが用いられる。但し、窒素源としてモノメチルヒドラジンやアンモニア等を用いることも勿論可能である。またｎ型のドーパントとしてはモノシランが、ｐ型のドーパントとしてジシクロペンタジエニルＭg等の有機系のＭgが用いられる。
【００１８】
さらに、上記の実施形態ではｎ層にＧａＮを用いたが、これに限定されるものではなく、ＳｉなどをドープしたＩｎＧａＮ，ＩｎＧａＡｌＮ，ＩｎＧａＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどを用いることもできる。また、ｐ層として、ＭｇをドープしたＩｎＧａＮ，ＩｎＧａＡｌＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどを用いることもできる。
【００１９】
また、上記の実施形態では、基板として絶縁性基板を使用したが、導電性の基板例えばＳｉＣ，Ｓｉ，ＧａＡｓ，ＧａＰなどを用いてＧａＮのＦＥＴ構造にすることもできる。導電性基板を用いると、基板の下面にも電極を形成することができるので、ドレイン電極を下面に設けた構成、いわゆる縦型ＦＥＴ構造とすることが可能である。このような縦型ＦＥＴ構造とすると、ゲート部の面積を大きくとることができ、オン抵抗の低減に有効である。
【００２０】
このような縦型ＦＥＴ構造とした場合、ゲート部の実効的な面積をさらに増大するために、ゲート部を選択的にｎ+−ＧａＮ層までエッチングして溝を形成し、その上にＡｌＮ，ＳｉＯ2，ＳｉＮなどのゲート絶縁膜を選択的に形成する。このような構造とすることにより、さらに大電流制御が可能となるという利点がある。また、ＦＥＴ構造としては、上記した実施態様に限定されるものではなく、それ以外に、ＭＥＳＦＥＴ，ＨＥＭＴ，ＭＩＳＦＥＴなど全ての構造にも適用することができる。
【００２１】
図５〜図７は、本発明の多層構造半導体装置の他の実施形態を示したもので、図５は同一形状の２個のＦＥＴ−ｃ，ｄを中表に重ねたものである。図６は同じく同一形状の８個のＦＥＴ−ｅ〜ＦＥＴ−ｌを使用し、４個のＦＥＴすなわちＦＥＴｅ〜ＦＥＴ−ｈを平面的に配置して基本ユニットを作製し、この基本ユニットに４個の平面は位置されたＦＥＴすなわちＦＥＴ−ｉ〜ＦＥＴ−ｌを同様に中表に重ねたものである。図７は同一形状の５個のＦＥＴ−ｍ〜ＦＥＴ−ｑを使用し、図６に示したものと同様に４個のＦＥＴすなわちＦＥＴ−ｍ〜ＦＥＴ−ｐを平面的に配置して基本ユニットを作製し、この基本ユニットの上に１個のＦＥＴ−ｑを積層したものである。
【００２２】
図５，６に示した積層体のように、上下のＦＥＴの端面が面一をなす積層体の場合は、Ｓ，ＤおよびＧの各電極を、それぞれＦＥＴの端部まで引き出すことにより、積層体を構成するすべてのＦＥＴを互いに接続することが可能となる。
さらに、本発明の多層構造半導体装置においては、上記の各実施形態すなわち２層構造に限定されるものではなく、３層、４層など多段に積層した構造体とすることが可能である。
【００２３】
【発明の効果】
以上説明したように本発明によれば、ＭＩＳ−ＦＥＴを上下に積層し、ソース、ドレインおよびゲート電極をそれぞれ接続することにより、実効的なＦＥＴ面積を縮小することが可能であり、しかも、オン抵抗を低減して大電流スイッチング動作が可能となる。したがって、工業上極めて有用である。
【図面の簡単な説明】
【図１】本発明の多層構造半導体装置の構成単位素子であるＭＩＳ−ＦＥＴの層構造の一例を示す断面図である。
【図２】図１のＦＥＴ−ａの各電極の配置を示す図である。
【図３】他のＦＥＴ−ｂの各電極の配置を示す図である。
【図４】ＦＥＴ−ａとＦＥＴ−ｂとを積層した際の各電極の配置を示す図である。
【図５】本発明の他の実施形態である多層構造半導体装置の斜視図である。
【図６】本発明の他の実施形態である多層構造半導体装置の斜視図である。
【図７】本発明の他の実施形態である多層構造半導体装置の斜視図である。
【符号の説明】
１      基板
２      ｎ−ＧａＮバッファ層
３      ｉ−ＧａＮ層
４      ｎ−ＧａＮ層
５      ｎ+−ＧａＮコンタクト層
６      ＳｉＯ2保護膜
７，８  ｐ−ＧａＮ層（ソース、ドレイン領域）
９      ＳｉＯ2絶縁ゲート膜
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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