(57)【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部が蓄積した電荷に基づく信号を電圧に変換する電荷電圧変換部と、前記光電変換部が蓄積した電荷を前記電荷電圧変換部へ転送する転送ＭＯＳトランジスタとを含む画素と、前記画素を駆動する駆動部とを有する撮像装置であって、
前記駆動部は、前記転送ＭＯＳトランジスタのゲートに接続された転送信号線に転送信号を供給するためのバッファ回路を含み、
前記バッファ回路は、
ドレインが前記転送信号線に接続された第１のＰＭＯＳトランジスタと、
ドレインが前記転送信号線および前記第１のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＰＭＯＳトランジスタのソースに接続され、電源電圧Ｖ１がソースに供給される第２のＰＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続され、前記電源電圧Ｖ１と符号が反対の基準電圧Ｖ２がソースに供給される第２のＮＭＯＳトランジスタと、
を含み、
前記転送ＭＯＳトランジスタをオフする転送信号を前記転送信号線に供給するために前記第１のＮＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲートに供給される電圧をそれぞれＶ３、Ｖ６、Ｖ８とし、
前記転送ＭＯＳトランジスタをオンする転送信号を前記転送信号線に供給するために前記第１のＰＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲートに供給される電圧をそれぞれＶ４、Ｖ５、Ｖ７とし、
前記第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１、前記第１のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ１、前記第２のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ２、前記第２のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ２とするとき、
（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３＜Ｖ１、
Ｖ２＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）、
Ｖ２＜Ｖ５＜（Ｖ１＋Ｖｔｈｐ２）＜Ｖ６、および
Ｖ７＜（Ｖ２＋Ｖｔｈｎ２）＜Ｖ８＜Ｖ１を満たす
ことを特徴とする撮像装置。
【請求項２】
さらに、前記転送ＭＯＳトランジスタをオフする転送信号を前記転送信号線に供給するために前記第１のＰＭＯＳトランジスタのゲートに供給される電圧をＶ４ｐとし、前記転送ＭＯＳトランジスタをオンする転送信号を前記転送信号線に供給するために前記第１のＮＭＯＳトランジスタのゲートに供給される電圧をＶ３ｎとするとき、
（Ｖ４ｐ−Ｖ１）≦Ｖｔｈｐ１
かつ
Ｖｔｈｎ１≦（Ｖ３ｎ−Ｖ２）
をさらに満たす
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
光電変換部と、前記光電変換部が蓄積した電荷に基づく信号を電圧に変換する電荷電圧変換部と、前記光電変換部が蓄積した電荷を前記電荷電圧変換部へ転送する転送ＭＯＳトランジスタとを含む画素と、前記画素を駆動する駆動部とを有する撮像装置であって、
前記駆動部は、前記転送ＭＯＳトランジスタのゲートに接続された転送信号線に転送信号を供給するためのバッファ回路を含み、
前記バッファ回路は、
ドレインが前記転送信号線に接続され、電源電圧Ｖ１がソースに供給される第１のＰＭＯＳトランジスタと、
ドレインが前記転送信号線および前記第１のＰＭＯＳトランジスタのドレインに接続され、前記電源電圧Ｖ１と符号が反対の基準電圧Ｖ２がソースに供給される第１のＮＭＯＳトランジスタと、
を含み、
前記転送ＭＯＳトランジスタをオフする転送信号を前記転送信号線に供給するために前記第１のＮＭＯＳトランジスタのゲートに供給される電圧をＶ３、前記転送ＭＯＳトランジスタをオンする転送信号を前記転送信号線に供給するために前記第１のＰＭＯＳトランジスタのゲートに供給される電圧をＶ４、前記第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１、前記第１のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ１とするとき、
（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３＜Ｖ１
かつ
Ｖ２＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）
を満たし、
前記転送ＭＯＳトランジスタのウエルの電位をＶｗｅｌとするとき、
（Ｖ３−Ｖ２）≦（Ｖ１−Ｖｗｅｌ）
かつ
−（Ｖ４−Ｖ１）≦（Ｖ１−Ｖｗｅｌ）
を満たす
ことを特徴とする撮像装置。
【請求項４】
光電変換部と、前記光電変換部が蓄積した電荷に基づく信号を電圧に変換する電荷電圧変換部と、前記光電変換部が蓄積した電荷を前記電荷電圧変換部へ転送する転送ＭＯＳトランジスタとを含む画素と、前記画素を駆動する駆動部とを有する撮像装置であって、
前記駆動部は、前記転送ＭＯＳトランジスタのゲートに接続された転送信号線に転送信号を供給するためのバッファ回路を含み、
前記バッファ回路は、
ドレインが前記転送信号線に接続され、電源電圧Ｖ１がソースに供給される第１のＰＭＯＳトランジスタと、
ドレインが前記転送信号線および前記第１のＰＭＯＳトランジスタのドレインに接続され、前記電源電圧Ｖ１と符号が反対の基準電圧Ｖ２がソースに供給される第１のＮＭＯＳトランジスタと、
を含み、
前記転送ＭＯＳトランジスタをオフする転送信号を前記転送信号線に供給するために前記第１のＮＭＯＳトランジスタのゲートに供給される電圧をＶ３、前記転送ＭＯＳトランジスタをオンする転送信号を前記転送信号線に供給するために前記第１のＰＭＯＳトランジスタのゲートに供給される電圧をＶ４、前記第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１、前記第１のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ１とするとき、
（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３＜Ｖ１
かつ
Ｖ２＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）
を満たし、
前記転送ＭＯＳトランジスタのゲート膜に与えられる最大の電界をＴＷＶとし、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのゲート膜に与えられる最大の電界において大きい方の値をＢＷＶ１とするとき、
ＢＷＶ１≦ＴＷＶ
を満たす
ことを特徴とする撮像装置。
【請求項５】
さらに、前記転送ＭＯＳトランジスタのゲート膜に与えられる最大の電界をＴＷＶとし、前記第２のＰＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタ、および前記第２のＮＭＯＳトランジスタのゲート膜に与えられる最大の電界において最も大きい値をＢＷＶ２とするとき、
ＢＷＶ２≦ＴＷＶ
をさらに満たす
ことを特徴とする請求項１に記載の撮像装置。
【請求項６】
請求項１から５のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
一般的に、撮像装置は、光電変換部と、その光電変換部が蓄積した電荷に基づく信号を電圧に変換する電荷電圧変換部と、光電変換部が蓄積した電荷を電荷電圧変換部へ転送する転送ＭＯＳトランジスタとを含む画素と、その画素を駆動する駆動部とを有する。ここで、転送ＭＯＳトランジスタは、ＮＭＯＳトランジスタである場合、そのゲートにグランド電位が供給されてオフされる。これにより、光電変換部が電荷蓄積動作を開始する。
【０００３】
これに対して、光電変換部の飽和信号量を増やして画素のダイナミックレンジを拡大したいという要求がある。この要求を満たすために、特許文献１に示す技術では、転送ＭＯＳトランジスタをオフするためにそのゲートに負電圧（ＶＴＸＬ）を供給する。
【特許文献１】特開２００２−２１７３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示す技術では、駆動部が、転送ＭＯＳトランジスタのゲートに制御信号を供給するためのバッファ回路３０を含んでいる（図２参照）。バッファ回路３０は、ＮＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３１とが、ゲート及びドレインを共通にするインバータ構成である。ＮＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３１とは、その共通のゲートが入力端子３３に接続され、共通のドレインが出力端子３４に接続されている。ＮＭＯＳトランジスタ３２のソースには、負電圧（例えば−１．２Ｖ）が供給されている。
【０００５】
転送ＭＯＳトランジスタをオフする際（蓄積時）に、入力端子３３には、電源電圧（例えば、５Ｖ）が供給される。これにより、ＮＭＯＳトランジスタ３２のゲート・ソース間電圧は、電源電圧と負電圧との差（例えば、６．２Ｖ）となる。このとき、ＮＭＯＳトランジスタ３２のゲート絶縁膜にも電源電圧と負電圧との差に相当する電界が与えられる。
【０００６】
ここで、ＮＭＯＳトランジスタ３２のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にすると、転送ＭＯＳトランジスタをオフする際（蓄積時）に、ＮＭＯＳトランジスタ３２のゲート絶縁膜に耐圧より大きな電界が与えられる。これにより、ＮＭＯＳトランジスタ３２のゲート絶縁膜が破壊（ゲート絶縁膜破壊）する可能性がある。
【０００７】
本発明の目的は、画素のダイナミックレンジを拡大した場合でも、バッファ回路のトランジスタのゲート絶縁膜破壊を防ぐことができる撮像装置及び撮像システムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１側面に係る撮像装置は、光電変換部と、前記光電変換部が蓄積した電荷に基づく信号を電圧に変換する電荷電圧変換部と、前記光電変換部が蓄積した電荷を前記電荷電圧変換部へ転送する転送ＭＯＳトランジスタとを含む画素と、前記画素を駆動する駆動部とを有する撮像装置であって、前記駆動部は、前記転送ＭＯＳトランジスタのゲートに接続された転送信号線に転送信号を供給するためのバッファ回路を含み、前記バッファ回路は、ドレインが前記転送信号線に接続され、電源電圧Ｖ１がソースに供給される第１のＰＭＯＳトランジスタと、ドレインが前記転送信号線及び前記第１のＰＭＯＳトランジスタのドレインに接続され、前記電源電圧Ｖ１と符号が反対の基準電圧Ｖ２がソースに供給される第１のＮＭＯＳトランジスタとを含み、前記転送ＭＯＳトランジスタをオフする転送信号を前記転送信号線に供給するために前記第１のＮＭＯＳトランジスタのゲートに供給される電圧をＶ３、前記転送ＭＯＳトランジスタをオンする転送信号を前記転送信号線に供給するために前記第１のＰＭＯＳトランジスタのゲートに供給される電圧をＶ４、前記第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１、前記第１のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ１とするとき、（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３＜Ｖ１かつＶ２＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）を満たすことを特徴とする。
【０００９】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、画素のダイナミックレンジを拡大した場合でも、バッファ回路のトランジスタのゲート絶縁膜破壊を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
本発明の課題の詳細を、図１を用いて説明する。図１は、本発明の課題を説明するための撮像装置１の構成図である。
【００１２】
まず、撮像装置１の概略構成を説明する。
【００１３】
撮像装置１は、画素配列ＰＡ及び駆動部２０を備える。画素配列ＰＡでは、複数の画素１０が行方向及び列方向に配置されている。駆動部２０は、転送信号線ＣＬ１，リセット信号線ＣＬ２，選択信号線ＣＬ３，・・・を介して各画素１０を駆動する。
【００１４】
次に、各画素１０の構成を、図１を用いて説明する。
【００１５】
各画素１０は、光電変換部１１、電荷電圧変換部１５、転送ＭＯＳトランジスタ１４、増幅トランジスタ１６、選択トランジスタ１８、及びリセットトランジスタ１９を含む。光電変換部１１、電荷電圧変換部１５、転送ＭＯＳトランジスタ１４、増幅トランジスタ１６、選択トランジスタ１８、及びリセットトランジスタ１９は、それぞれ、半導体基板のウエルに形成されている。ここで、ウエルの電位Ｖｗｅｌは、Ｖｓｓすなわちグランドの電位に固定されている。
【００１６】
光電変換部１１は、例えば、埋め込み型のフォトダイオードで形成されている。すなわち、光電変換部１１は、ウエルに形成されたＰ型の埋め込み層とＮ型の埋め込み層とを含む。光電変換部１１は、アノード端子がウエルの電位Ｖｗｅｌに固定され、カソード端子が転送ＭＯＳトランジスタ１４のソースに接続されている。
【００１７】
電荷電圧変換部１５は、光電変換部１１が蓄積した電荷に基づく信号を電圧に変換する。電荷電圧変換部１５は、例えば、フローティングディフュージョン（ＦＤ）領域である。
【００１８】
転送ＭＯＳトランジスタ１４は、ＮＭＯＳトランジスタであり、ゲートに電源電圧Ｖ１（電源電圧ＶＤＤ）が供給された際にオンし、ゲートに基準電圧Ｖ２（負電圧ＶＴＸＬ）が供給された際にオフする。電源電圧Ｖ１は、例えば、５Ｖである。基準電圧Ｖ２は、電源電圧Ｖ１と符号が反対の電圧である。基準電圧Ｖ２は、例えば、−１．２Ｖである。転送ＭＯＳトランジスタ１４は、オンされた際に、光電変換部１１が蓄積した電荷を電荷電圧変換部１５へ転送する。ここで、転送ＭＯＳトランジスタ１４は、オンされた際に、電源電圧Ｖ１とウエルの電位Ｖｗｅｌ（グランド電圧）との差に相当する電界がゲート絶縁膜に与えられる。
【００１９】
増幅トランジスタ１６は、電源電圧ＶＤＤがドレインに供給されている。増幅トランジスタ１６は、電圧に変換された信号が電荷電圧変換部１５からゲートに入力される。増幅トランジスタ１６は、図示しないソースフォロワとして動作し、入力された信号（電圧）に応じた信号を出力する。
【００２０】
選択トランジスタ１８は、駆動部２０から供給された信号に応じて、画素１０の行を選択する。選択トランジスタ１８は、画素１０の行を選択した際に、増幅トランジスタ１６が出力した信号を列信号線ＲＬへ伝達する。
【００２１】
リセットトランジスタ１９は、電源電圧ＶＤＤがドレインに供給されている。リセットトランジスタ１９は、駆動部２０から供給された信号に応じて、電荷電圧変換部１５を電源電圧ＶＤＤに応じた電位にリセットする。
【００２２】
次に、駆動部２０の構成を、図１を用いて説明する。
【００２３】
駆動部２０は、垂直走査回路２１及びバッファブロック２２を含む。垂直走査回路２１は、バッファブロック２２及び転送信号線ＣＬ１，リセット信号線ＣＬ２，選択信号線ＣＬ３，・・・を介して各画素１０を駆動する。バッファブロック２２は、バッファ回路３０，２３，２４を含む。バッファ回路３０，２３，２４は、垂直走査回路２１から出力された信号をドライブして、それぞれ、転送信号線ＣＬ１，リセット信号線ＣＬ２，選択信号線ＣＬ３，・・・へ出力する。
【００２４】
次に、バッファ回路３０の構成を、図２を用いて説明する。図２は、本発明の課題を説明するためのバッファ回路３０の構成図である。
【００２５】
バッファ回路３０は、第１のＰＭＯＳトランジスタ３１及び第１のＮＭＯＳトランジスタ３２を含む。第１のＰＭＯＳトランジスタ３１は、ドレインが出力端子３４及び転送信号線ＣＬ１を介して転送ＭＯＳトランジスタ１４のゲートに接続され、電源電圧Ｖ１がソースに供給される。電源電圧Ｖ１は、例えば、５Ｖである。第１のＮＭＯＳトランジスタ３２は、ドレインが出力端子３４及び転送信号線ＣＬ１を介して転送ＭＯＳトランジスタ１４のゲートに接続され、基準電圧Ｖ２がソースに供給される。基準電圧Ｖ２は、電源電圧Ｖ１と符号が反対の電圧である。基準電圧Ｖ２は、例えば、−１．２Ｖである。第１のＰＭＯＳトランジスタ３１のドレインは、第１のＮＭＯＳトランジスタ３２のドレインに接続されている。第１のＰＭＯＳトランジスタ３１及び第１のＮＭＯＳトランジスタ３２のゲートは、いずれも、入力端子３３に接続されている。
【００２６】
次に、駆動部２０の動作を説明する。
【００２７】
転送ＭＯＳトランジスタ１４をオンする転送信号を転送信号線ＣＬ１に供給する際（転送時）に、垂直走査回路２１は、バッファブロック２２のバッファ回路３０に基準電圧Ｖ２を供給する。
【００２８】
すなわち、図２に示す入力端子３３から第１のＰＭＯＳトランジスタ３１及び第１のＮＭＯＳトランジスタ３２のゲートに基準電圧Ｖ２が供給される。そして、第１のＰＭＯＳトランジスタ３１がオンし、第１のＮＭＯＳトランジスタ３２がオフする。これにより、転送ＭＯＳトランジスタ１４をオンする転送信号として、第１のＰＭＯＳトランジスタ３１のソースからドレインを経由して出力端子３４へ電源電圧Ｖ１が供給される。そして、出力端子３４から転送信号線ＣＬ１を介して転送ＭＯＳトランジスタ１４のゲートへ電源電圧Ｖ１が供給される。この結果、転送ＭＯＳトランジスタ１４がオンされる。
【００２９】
このとき、第１のＰＭＯＳトランジスタ３１のゲートとソースとの間には、電源電圧Ｖ１と基準電圧Ｖ２との差の電圧Ｖｇｓ３１が発生する。例えば、電源電圧Ｖ１が５Ｖ、基準電圧Ｖ２が−１．２Ｖの場合、
Ｖｇｓ３１＝５Ｖ−（−１．２Ｖ）＝６．２Ｖ・・・数式１
が発生する。
【００３０】
ここで、第１のＰＭＯＳトランジスタ３１のゲート絶縁膜の耐圧を数式１で示される値程度にするためにゲート絶縁膜の膜厚を厚くしたとする。このとき、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路３０の駆動能力が低下する可能性がある。バッファ回路３０の駆動能力が低下すると、転送ＭＯＳトランジスタ１４の転送特性及び増幅トランジスタ１６の１／ｆノイズ特性が悪化する可能性がある。また、第１のＰＭＯＳトランジスタ３１のゲート絶縁膜の膜厚と他のトランジスタのゲート絶縁膜の膜厚とを異なるものとすることは、プロセス工程数の増加を招き、製造コストを増加させるおそれがある。
【００３１】
また、第１のＰＭＯＳトランジスタ３１のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にしたとする。このとき、転送ＭＯＳトランジスタ１４をオンする際（転送時）に、第１のＰＭＯＳトランジスタ３１のゲート絶縁膜に耐圧より大きな電界が与えられる。これにより、第１のＰＭＯＳトランジスタ３１のゲート絶縁膜が破壊（ゲート絶縁膜破壊）する可能性がある。
【００３２】
一方、転送ＭＯＳトランジスタ１４をオフする転送信号を転送信号線ＣＬ１に供給する際（蓄積時）に、垂直走査回路２１は、バッファブロック２２のバッファ回路３０に電源電圧Ｖ１を供給する。
【００３３】
すなわち、図２に示す入力端子３３から第１のＰＭＯＳトランジスタ３１及び第１のＮＭＯＳトランジスタ３２のゲートに電源電圧Ｖ１が供給される。そして、第１のＰＭＯＳトランジスタ３１がオフし、第１のＮＭＯＳトランジスタ３２がオンする。これにより、転送ＭＯＳトランジスタ１４をオフする転送信号として、第１のＮＭＯＳトランジスタ３２のソースからドレインを経由して出力端子３４へ基準電圧Ｖ２が供給される。そして、出力端子３４から転送信号線ＣＬ１を介して転送ＭＯＳトランジスタ１４のゲートへ基準電圧Ｖ２が供給される。この結果、転送ＭＯＳトランジスタ１４が確実にオフされて、光電変換部１１の暗電流が抑制されるので、画素１０のダイナミックレンジを拡大できる。
【００３４】
このとき、第１のＮＭＯＳトランジスタ３２のゲートとソースとの間には、電源電圧Ｖ１と基準電圧Ｖ２との差の電圧Ｖｇｓ３２が発生する。例えば、電源電圧Ｖ１が５Ｖ、基準電圧Ｖ２が−１．２Ｖの場合、
Ｖｇｓ３２＝５Ｖ−（−１．２Ｖ）＝６．２Ｖ・・・数式２
が発生する。
【００３５】
ここで、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜の耐圧を数式２で示される値程度にするためにゲート絶縁膜の膜厚を厚くしたとする。このとき、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路３０の駆動能力が低下する可能性がある。バッファ回路３０の駆動能力が低下すると、転送ＭＯＳトランジスタ１４の転送特性及び増幅トランジスタ１６の１／ｆノイズ特性が悪化する可能性がある。また、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜の膜厚と他のトランジスタのゲート絶縁膜の膜厚とを異なるものとすることは、プロセス工程数の増加を招き、製造コストを増加させるおそれがある。
【００３６】
例えば、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜の電界強度を５ＭＶ/ｃｍとすると、ゲート絶縁膜の耐圧を５Ｖにするために必要な膜厚は、
５（Ｖ）÷５（ＭＶ／ｃｍ）＝１０ｎｍ・・・数式３
となる。ゲート絶縁膜の耐圧を６Ｖにするために必要な膜厚は、
６（Ｖ）÷５（ＭＶ／ｃｍ）＝１２ｎｍ・・・数式４
となる。第１のＮＭＯＳトランジスタ３２の駆動能力は、ゲート絶縁膜が１０ｎｍである場合に比べて、ゲート絶縁膜が１２ｎｍである場合に低下する。
【００３７】
また、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にすると、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜に耐圧より大きな電界が与えられる。これにより、第１のＮＭＯＳトランジスタ３２のゲート絶縁膜が破壊（ゲート絶縁膜破壊）する可能性がある。
【００３８】
次に、本発明の第１実施形態に係る撮像装置１００について、図３を用いて説明する。図３は、本発明の第１実施形態に係る撮像装置１００の構成図である。以下では、本発明の課題を説明するための撮像装置１と異なる部分を中心に説明し、同様の部分についての説明を省略する。
【００３９】
撮像装置１００は、駆動部１２０を備える。駆動部１２０は、垂直走査回路１２１及びバッファブロック１２２を含む。バッファブロック１２２は、バッファ回路１３０を含む。バッファ回路１３０は、図４に示すように、第１のＰＭＯＳトランジスタ１３１及び第１のＮＭＯＳトランジスタ１３２を含む。図４は、バッファ回路の構成図である。
【００４０】
また、駆動部１２０の動作が次の点で異なる。
【００４１】
転送ＭＯＳトランジスタ１４をオンする転送信号を転送信号線ＣＬ１に供給する際（転送時）に、垂直走査回路１２１は、バッファブロック１２２のバッファ回路１３０に電圧Ｖ４を供給する。この電圧Ｖ４は、第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１とすると、
Ｖ２＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）・・・数式５
を満たす。
【００４２】
すなわち、図４に示す入力端子１３３から第１のＰＭＯＳトランジスタ１３１及び第１のＮＭＯＳトランジスタ１３２のゲートに電圧Ｖ４が供給される。そして、第１のＰＭＯＳトランジスタ１３１がオンし、第１のＮＭＯＳトランジスタ１３２がオフする。なお、転送ＭＯＳトランジスタ１４をオンする転送信号として、第１のＰＭＯＳトランジスタ１３１のソースからドレインを経由して出力端子１３４へ電源電圧Ｖ１が供給される点は、撮像装置１と同様である。
【００４３】
このとき、第１のＰＭＯＳトランジスタ１３１のゲートとソースとの間には、電源電圧Ｖ１と電圧Ｖ４との差の電圧Ｖｇｓ１３１が発生する。例えば、電源電圧Ｖ１が５Ｖ、電圧Ｖ４が０Ｖの場合、
Ｖｇｓ１３１＝５Ｖ−０Ｖ＝５Ｖ・・・数式６
が発生する。
【００４４】
ここで、Ｖｇｓ１３１は、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜の耐圧（例えば、５Ｖ）以下の値である。このため、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜の膜厚を厚くする必要がないので、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路１３０の駆動能力を確保することができる。
【００４５】
また、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にしても、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜に耐圧より大きな電界が与えられることを低減できる。これにより、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜破壊を防ぐことができる。
【００４６】
一方、転送ＭＯＳトランジスタ１４をオフする転送信号を転送信号線ＣＬ１に供給する際（蓄積時）に、垂直走査回路１２１は、バッファブロック１２２のバッファ回路１３０に電圧Ｖ３を供給する。この電圧Ｖ３は、第１のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ１とすると、
（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３＜Ｖ１・・・数式７
を満たす。
【００４７】
すなわち、図４に示す入力端子１３３から第１のＰＭＯＳトランジスタ１３１及び第１のＮＭＯＳトランジスタ１３２のゲートに電圧Ｖ３が供給される。そして、第１のＰＭＯＳトランジスタ１３１がオフし、第１のＮＭＯＳトランジスタ１３２がオンする。なお、転送ＭＯＳトランジスタ１４をオフする転送信号として、第１のＮＭＯＳトランジスタ１３２のソースからドレインを経由して出力端子１３４へ基準電圧Ｖ２が供給される点は、撮像装置１と同様である。
【００４８】
このとき、第１のＮＭＯＳトランジスタ１３２のゲートとソースとの間には、電圧Ｖ３と基準電圧Ｖ２との差の電圧Ｖｇｓ１３２が発生する。例えば、電圧Ｖ３が３Ｖ、基準電圧Ｖ２が−１．２Ｖの場合、
Ｖｇｓ１３２＝３Ｖ−（−１．２Ｖ）＝４．２Ｖ・・・数式８
が発生する。
【００４９】
ここで、Ｖｇｓ１３２は、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜の耐圧（例えば、５Ｖ）以下の値である。このため、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜厚を厚くする必要がないので、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路１３０の駆動能力を確保することができる。
【００５０】
さらに、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜の耐圧を数式８で示される値程度にすると、ゲート絶縁膜厚を薄くすることができる。
【００５１】
例えば、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜の電界強度を５ＭＶ/ｃｍとすると、ゲート絶縁膜の耐圧を４．２Ｖにするために必要な膜厚は、
４．２（Ｖ）÷５（ＭＶ／ｃｍ）＝８．４ｎｍ・・・数式９
となる。すなわち、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜の膜圧を、ゲート絶縁膜の耐圧を５Ｖにするために必要な膜厚（数式３参照）よりも薄くできる。これにより、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路１３０の駆動能力を向上できる。
【００５２】
また、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にしても、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜に耐圧より大きな電界が与えられることを低減できる。これにより、第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜破壊を防ぐことができる。
【００５３】
このように、転送ＭＯＳトランジスタ１４を基準電圧Ｖ２でオフさせて画素１０のダイナミックレンジを拡大した場合でも、画素１０を駆動するバッファ回路１３０の駆動能力を確保でき、バッファ回路１３０のトランジスタのゲート絶縁膜破壊を防ぐことができる。
【００５４】
また、複数の画素１０に近接した位置に配置されるバッファ回路１３０においてトランジスタのゲート絶縁膜破壊を防ぐことができるので、ゲート絶縁膜にリーク電流が流れることに起因する発熱現象や発光現象を抑制することができる。
【００５５】
仮に、バッファ回路１３０のトランジスタのゲート絶縁膜で発熱現象や発光現象が発生すると、それにより、バッファ回路１３０の付近の画素１０の光電変換部１１の暗電流値が増大するおそれがある。この場合、特に長時間の蓄積時にバッファ回路１３０付近の暗時出力のみが増大する白浮きが発生し、著しく画質を劣化させる。
【００５６】
本発明によれば、このような暗電流による白浮きを抑制することもできる。
【００５７】
なお、転送ＭＯＳトランジスタ１４をオンする転送信号を転送信号線ＣＬ１に供給する際に第１のＮＭＯＳトランジスタ１３２のゲートに供給される電圧をＶ３ｎとする。このとき、駆動部１２０は、
Ｖｔｈｎ１≦（Ｖ３ｎ−Ｖ２）・・・数式１０
をさらに満たすように駆動を行ってもよい。すなわち、数式１０にＶ３ｎ＝Ｖ４を代入すれば、数式５より、駆動部１２０は、転送ＭＯＳトランジスタ１４をオンする際に、
Ｖ２＜Ｖ２＋Ｖｔｈｎ１≦＜Ｖ４＜（Ｖ１＋Ｖｔｈｐ１）・・・数式１１
を満たすように駆動を行うことになる。
【００５８】
また、転送ＭＯＳトランジスタ１４を基準電圧Ｖ２でオフする際に第１のＰＭＯＳトランジスタ１３１のゲートに供給される電圧をＶ４ｐとする。このとき、駆動部１２０は、
（Ｖ４ｐ−Ｖ１）≦Ｖｔｈｐ１・・・数式１２
をさらに満たすように駆動を行ってもよい。すなわち、数式１２にＶ４ｐ＝Ｖ３を代入すれば、数式７より、駆動部１２０は、転送ＭＯＳトランジスタ１４をオンする際に、
（Ｖ２＋Ｖｔｈｎ１）＜Ｖ３≦Ｖ１＋Ｖｔｈｐ１＜Ｖ１・・・数式１３
を満たすように駆動を行うことになる。
【００５９】
あるいは、駆動部１２０は、
（Ｖ３−Ｖ２）＝−（Ｖ４−Ｖ１）・・・数式１４
を満たすように駆動を行ってもよい。このとき、第１のＰＭＯＳトランジスタ１３１のゲート・ソース間の電圧Ｖｇｓ１３１も、数式８と同等の値にできるので、第１のＰＭＯＳトランジスタ１３１のゲート絶縁膜の膜厚も薄くすることができる。
【００６０】
あるいは、駆動部１２０は、
（Ｖ３−Ｖ２）≦（Ｖ１−Ｖｗｅｌ）・・・数式１５
かつ、
−（Ｖ４−Ｖ１）≦（Ｖ１−Ｖｗｅｌ）・・・数式１６
を満たすように駆動を行っても良い。すなわち、転送ＭＯＳトランジスタ１４のゲート絶縁膜の膜厚は、転送時に与えられる最大の電界（Ｖ１−Ｖｗｅｌ）により制限を受けるようにすることができる。
【００６１】
言い換えれば、駆動部１２０は、次のような駆動を行う。転送ＭＯＳトランジスタのゲート絶縁膜に与えられる最大の電界をＴＷＶとし、第１のＰＭＯＳトランジスタ１３１及び第１のＮＭＯＳトランジスタ１３２のゲート絶縁膜に与えられる最大の電界において大きい方の値をＢＷＶ１とする。このとき、駆動部１２０は、
ＢＷＶ１≦ＴＷＶ・・・数式１７
を満たすような駆動を行う。
【００６２】
特に、駆動部１２０が
（Ｖ３−Ｖ２）＝−（Ｖ４−Ｖ１）＝（Ｖ１−Ｖｗｅｌ）・・・数式１７
を満たすような駆動を行う場合、撮像装置１００の転送特性を良好にできるとともに、バッファ回路１３０の駆動能力を向上できる。
【００６３】
また、垂直走査回路部のロジック部分の動作電源ＶＤＤ２などがバッファ部の電源ＶＤＤよりも低い電圧例えば３．３Ｖを使用している場合、Ｖ３の電圧をＶＤＤ２の電源と併用しても良い。この場合、垂直走査回路１２１において、電圧Ｖ３を生成するための回路を削減でき、レイアウト面積の削減を図ることもできる。
【００６４】
次に、本発明の撮像装置を適用した撮像システムの一例を図５に示す。
【００６５】
撮像システム９０は、図５に示すように、主として、光学系、撮像装置１００及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００６６】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００６７】
撮影レンズ９２は、入射した光を屈折させて、撮像装置１００の撮像面に被写体の像を形成する。
【００６８】
絞り９３は、光路上において撮影レンズ９２と撮像装置１００との間に設けられ、撮影レンズ９２を通過後に撮像装置１００へ導かれる光の量を調節する。
【００６９】
撮像装置１００は、画素配列に形成された被写体の像を画像信号に変換する。撮像装置１００は、その画像信号を画素配列から読み出して出力する。
【００７０】
撮像信号処理回路９５は、撮像装置１００に接続されており、撮像装置１００から出力された画像信号を処理する。
【００７１】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００７２】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００７３】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００７４】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００７５】
タイミング発生部９８は、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００７６】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００７７】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００７８】
以上の構成により、撮像装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００７９】
次に、本発明の第２実施形態に係る撮像装置２００を、図６を用いて説明する。図６は、本発明の第２実施形態に係る撮像装置２００の構成図である。以下では、第１実施形態と異なる部分を中心に説明し、同様の部分の説明は省略する。
【００８０】
撮像装置２００は、駆動部２２０を備える。駆動部２２０は、垂直走査回路２２１及びバッファブロック２２２を含む。バッファブロック２２２は、バッファ回路２３０を含む。バッファ回路２３０は、図７に示すように、第２のＰＭＯＳトランジスタ２３６及び第２のＮＭＯＳトランジスタ２３５をさらに含む。第２のＰＭＯＳトランジスタ２３６は、ドレインが第１のＰＭＯＳトランジスタ１３１のソースに接続され、電源電圧Ｖ１がソースに供給される。第２のＮＭＯＳトランジスタ２３５は、ドレインが第１のＮＭＯＳトランジスタ１３２のソースに接続され、基準電圧Ｖ２がソースに供給される。図７は、バッファ回路の構成図である。
【００８１】
また、駆動部２２０の動作が次の点で異なる。
【００８２】
転送ＭＯＳトランジスタ１４をオンする転送信号を転送信号線ＣＬ１に供給する際（転送時）に、垂直走査回路２２１は、バッファブロック２２２のバッファ回路２３０に電圧Ｖ５、Ｖ７をさらに供給する。この電圧Ｖ５は、第２のＰＭＯＳトランジスタの閾値電圧をＶｔｈｐ２とすると、
Ｖ２＜Ｖ５＜（Ｖ１＋Ｖｔｈｐ２）・・・数式１８
を満たす。また、電圧Ｖ７は、第２のＮＭＯＳトランジスタの閾値電圧をＶｔｈｎ２とすると、
Ｖ７＜（Ｖ２＋Ｖｔｈｎ２）・・・数式１９
を満たす。
【００８３】
すなわち、図７に示す入力端子２３９から第２のＮＭＯＳトランジスタ２３５のゲートに電圧Ｖ７が供給される。そして、第２のＮＭＯＳトランジスタ２３５がオフする。また、入力端子２３８から第２のＰＭＯＳトランジスタ２３６のゲートに電圧Ｖ５が供給される。そして、第２のＰＭＯＳトランジスタ２３６がオンする。
【００８４】
ここで、第１のＮＭＯＳトランジスタ１３２及び第２のＮＭＯＳトランジス２３５はオフしている。第１のＮＭＯＳトランジスタ１３２と第２のＮＭＯＳトランジスタ２３５がオフされた際のP２の部分の電位は第１のＮＭＯＳトランジスタ１３２のゲート電位Ｖ４から閾値電圧（Ｖｔｈｎ１）だけ下がった電圧となり、（Ｖ４＋Ｖｔｈｐ１）がソースに供給される。
【００８５】
例えば、電源電圧Ｖ２が−１．２Ｖ、閾値電圧Ｖｔｈｎ１が０．７Ｖの場合、第１のＮＭＯＳトランジスタ１３２のソースには、
０Ｖ−０．７Ｖ＝−０．７Ｖ・・・数式２０
の電圧が供給される。これにより、第１のＮＭＯＳトランジスタ１３２のゲート・ソース間の電位差をさらに低減できる。
【００８６】
このとき、第２のＰＭＯＳトランジスタ２３６のゲートとソースとの間には、電源電圧Ｖ１と電圧Ｖ５との差の電圧Ｖｇｓ２３６が発生する。例えば、電源電圧Ｖ１が５Ｖ、電圧Ｖ５が０Ｖの場合、
Ｖｇｓ２３６＝５Ｖ−０Ｖ＝５Ｖ・・・数式２１
が発生する。
【００８７】
ここで、Ｖｇｓ２３６は、第２のＰＭＯＳトランジスタ２３６のゲート絶縁膜の耐圧（例えば、５Ｖ）以下の値である。このため、第２のＰＭＯＳトランジスタ２３６のゲート絶縁膜の膜厚を厚くする必要がないので、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路２３０の駆動能力を確保することができる。
【００８８】
また、第２のＰＭＯＳトランジスタ２３６のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にしても、第２のＰＭＯＳトランジスタ２３６のゲート絶縁膜に耐圧より大きな電界が与えられることを低減できる。これにより、第２のＰＭＯＳトランジスタ２３６のゲート絶縁膜破壊を防ぐことができる。
【００８９】
一方、転送ＭＯＳトランジスタ１４をオフする転送信号を転送信号線ＣＬ１に供給する際（蓄積時）に、垂直走査回路２２１は、バッファブロック２２２のバッファ回路２３０に電圧Ｖ６、Ｖ８をさらに供給する。この電圧Ｖ６は、
（Ｖ１＋Ｖｔｈｐ２）＜Ｖ６・・・数式２２
を満たす。また、電圧Ｖ８は、
（Ｖ２＋Ｖｔｈｎ２）＜Ｖ８＜Ｖ１・・・数式２３
を満たす。
【００９０】
すなわち、図７に示す入力端子２３８から第２のＰＭＯＳトランジスタ２３６のゲートに電圧Ｖ６が供給される。そして、第２のＰＭＯＳトランジスタ２３６がオフする。また、入力端子２３９から第２のＮＭＯＳトランジスタ２３５のゲートに電圧Ｖ８が供給される。そして、第２のＮＭＯＳトランジスタ２３５がオンする。
【００９１】
ここで、第１のＰＭＯＳトランジスタ１３１及び第２のＰＭＯＳトランジスタ２３６はオフしている。第１のＰＭＯＳトランジスタ１３１と第２のＰＭＯＳトランジスタ２３６がオフされた際のP1の部分の電位は第１のＰＭＯＳトランジスタ１３１のゲート電位Ｖ３から閾値電圧（Ｖｔｈｐ１）だけ下がった電圧となり、（Ｖ３＋Ｖｔｈｐ１）がソースに供給される。
【００９２】
例えば、電源電圧Ｖ１が５Ｖ、閾値電圧Ｖｔｈｐ１が−１Ｖの場合、第１のＰＭＯＳトランジスタ１３１のソースには、
３Ｖ−（−１Ｖ）＝４Ｖ・・・数式２４
の電圧が供給される。これにより、第１のＰＭＯＳトランジスタ１３１のゲート・ソース間の電位差をさらに低減できる。
【００９３】
このとき、第２のＮＭＯＳトランジスタ２３５のゲートとソースとの間には、電圧Ｖ８と基準電圧Ｖ２との差の電圧Ｖｇｓ２３９が発生する。例えば、電圧Ｖ８が３Ｖ、基準電圧Ｖ２が−１．２Ｖの場合、
Ｖｇｓ２３９＝３Ｖ−（−１．２Ｖ）＝４．２Ｖ・・・数式２５
が発生する。
【００９４】
ここで、Ｖｇｓ２３９は、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の耐圧（例えば、５Ｖ）以下の値である。このため、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の膜厚を厚くする必要がないので、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路２３０の駆動能力を確保することができる。
【００９５】
さらに、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の耐圧を数式２５で示される値程度にすると、ゲート絶縁膜の膜厚を薄くすることができる。
【００９６】
例えば、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の電界強度を５ＭＶ/ｃｍとすると、ゲート絶縁膜の耐圧を４．２Ｖにするために必要な膜厚は、
４．２（Ｖ）÷５（ＭＶ／ｃｍ）＝８．４ｎｍ・・・数式２６
となる。すなわち、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の膜圧を、ゲート絶縁膜の耐圧を５Ｖにするために必要な膜厚（数式３参照）よりも薄くできる。これにより、転送ＭＯＳトランジスタ１４をオフする際（蓄積時）に、バッファ回路２３０の駆動能力を向上できる。
【００９７】
また、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜の耐圧を電源電圧とグランド電圧との差（例えば、５Ｖ）程度にしても、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜に耐圧より大きな電界が与えられることを低減できる。これにより、第２のＮＭＯＳトランジスタ２３５のゲート絶縁膜破壊を防ぐことができる。
【００９８】
しかも本構成の場合、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとをオフすることができるため、全体として、リーク電流が少ないバッファ回路２３０を提供することができる。
【００９９】
なお、駆動部２２０は、次のような駆動を行ってもよい。転送ＭＯＳトランジスタのゲート絶縁膜に与えられる最大の電界をＴＷＶとする。第２のＰＭＯＳトランジスタ２３６、第１のＰＭＯＳトランジスタ１３１、第１のＮＭＯＳトランジスタ１３２、及び第２のＮＭＯＳトランジスタ２３５のゲート膜に与えられる最大の電界において最も大きい値をＢＷＶ２とする。このとき、駆動部２２０は、
ＢＷＶ２≦ＴＷＶ・・・数式２７
を満たすような駆動を行う。
【０１００】
また、駆動部２２０は、
（Ｖ８−Ｖ２）≦（Ｖｄｄ−Ｖｓｓ）・・・数式２８
すなわち
Ｖ８≦（Ｖｄｄ−Ｖｓｓ＋ＶＴＸＬ）・・・数式２９
かつ
（Ｖ３−Ｖ２）≦（Ｖｄｄ−Ｖｓｓ）・・・数式３０
すなわち
Ｖ３≦（Ｖｄｄ−Ｖｓｓ＋ＶＴＸＬ）・・・数式３１
かつ
（Ｖ５−Ｖ１）≧（Ｖｓｓ−Ｖｄｄ）・・・数式３２
すなわち
Ｖ５≧Ｖｓｓ・・・数式３３
かつ
（Ｖ４−Ｖ１）≧（Ｖｓｓ−Ｖｄｄ）・・・数式３４
すなわち
Ｖ４≧Ｖｓｓ・・・数式３５
を満たすような駆動を行っても良い。この場合、バッファ回路２３０の出力電圧の振幅は（ＶＤＤ−ＶＴＸＬ＝Ｖ１−Ｖ２）でありながら、バッファ回路２３０のトランジスタ内のゲート絶縁膜には（Ｖｄｄ−Ｖｓｓ）以下の電位差しか与えられない。したがって、撮像装置２００の転送特性を良好にできるとともに、バッファ回路２３０の駆動能力を向上できる。
【０１０１】
次に、本発明の第３実施形態に係る撮像装置３００を、図８を用いて説明する。図８は、本発明の第３実施形態に係る撮像装置３００の構成図である。以下では、第１実施形態及び第２実施形態と異なる部分を中心に説明し、同様の部分の説明は省略する。
【０１０２】
撮像装置３００は、駆動部３２０を備える。駆動部３２０は、垂直走査回路１２１及びバッファブロック３２２を含む。バッファブロック３２２は、バッファ回路３３０を含む。バッファ回路３３０は、図９に示すように、入力端子３４３、レベルシフト回路３４１，３４２をさらに含む。入力端子３４３は、入力端子２３８，１３３，２３９の上流に共通の入力端子として設けられている。図９は、バッファ回路の構成図である。
【０１０３】
レベルシフト回路３４１は、入力端子３４３と入力端子２３８との間に設けられ、入力端子３４３から入力された信号のレベルをシフトさせて入力端子２３８へ供給する。例えば、レベルシフト回路３４１は、転送時に電圧Ｖ４（０Ｖ）を０レベルシフトさせて、電圧Ｖ５（０Ｖ）を入力端子２３８へ供給する。例えば、レベルシフト回路３４１は、蓄積時に電圧Ｖ３（３Ｖ）を＋２Ｖレベルシフトさせて、電圧Ｖ６（５Ｖ）を入力端子２３８へ供給する。
【０１０４】
レベルシフト回路３４２は、入力端子３４３と入力端子２３９との間に設けられ、入力端子３４３から入力された信号のレベルをシフトさせて入力端子２３９へ供給する。例えば、レベルシフト回路３４２は、転送時に電圧Ｖ４（０Ｖ）を−１．２Ｖレベルシフトさせて、電圧Ｖ７（−１．２Ｖ）を入力端子２３９へ供給する。例えば、レベルシフト回路３４２は、蓄積時に電圧Ｖ３（３Ｖ）を０Ｖレベルシフトさせて、電圧Ｖ８（３Ｖ）を入力端子２３９へ供給する。
【０１０５】
次に、本発明の第４実施形態に係る撮像装置４００を、図１０を用いて説明する。図１０は、本発明の第４実施形態に係る撮像装置４００の構成図である。以下では、第１実施形態〜第３実施形態と異なる部分を中心に説明し、同様の部分の説明は省略する。
【０１０６】
撮像装置４００は、駆動部４２０を備える。駆動部４２０は、垂直走査回路４２１及びバッファブロック４２２を含む。バッファブロック４２２は、バッファ回路４３０を含む。バッファ回路４３０は、図１１に示すように、第１のＰＭＯＳトランジスタ４３１及び第１のＮＭＯＳトランジスタ４３２を含む。第１のＰＭＯＳトランジスタ４３１及び第１のＮＭＯＳトランジスタ４３２は、そのゲートが互いに別の入力端子４３３ｐ，４３３ｎに接続されている。図１１は、バッファ回路の構成図である。
【０１０７】
また、駆動部４２０の動作が次の点で異なる。
【０１０８】
転送ＭＯＳトランジスタ１４をオンする転送信号を転送信号線ＣＬ１に供給する際（転送時）に、垂直走査回路４２１は、バッファブロック４２２のバッファ回路４３０に電圧Ｖ４に加えてＶ４ｐをさらに供給する。この電圧Ｖ４ｐは、
（Ｖ４ｐ−Ｖ１）≦Ｖｔｈｐ１・・・数式３６
を満たす。
【０１０９】
すなわち、図１１に示す入力端子４３３ｐから第１のＰＭＯＳトランジスタ４３１のゲートに電圧Ｖ４ｐが供給される。そして、第１のＰＭＯＳトランジスタ４３１がオンする。なお、転送ＭＯＳトランジスタ１４をオンする転送信号として、第１のＰＭＯＳトランジスタ４３１のソースからドレインを経由して出力端子１３４へ電源電圧Ｖ１が供給される点は、撮像装置１と同様である。
【０１１０】
例えば、電源電圧Ｖ１が５Ｖ、閾値電圧Ｖｔｈｐ１が−１Ｖの場合、電圧Ｖ４ｐは、数式３７より、
Ｖ４ｐ≦５Ｖ＋（−１Ｖ）＝４Ｖ・・・数式３７
を満たせば十分であり、例えば、２Ｖである。
【０１１１】
一方、転送ＭＯＳトランジスタ１４をオフする転送信号を転送信号線ＣＬ１に供給する際（蓄積時）に、垂直走査回路４２１は、バッファブロック４２２のバッファ回路４３０に電圧Ｖ３に加えてＶ３ｎをさらに供給する。この電圧Ｖ３ｎは、
Ｖｔｈｎ１≦（Ｖ３ｎ−Ｖ２）・・・数式３８
を満たす。
【０１１２】
すなわち、図１１に示す入力端子４３３ｎから第１のＮＭＯＳトランジスタ４３２のゲートに電圧Ｖ３ｎが供給される。そして、第１のＮＭＯＳトランジスタ４３２がオンする。なお、転送ＭＯＳトランジスタ１４をオフする転送信号として、第１のＮＭＯＳトランジスタ４３２のソースからドレインを経由して出力端子１３４へ基準電圧Ｖ２が供給される点は、撮像装置１と同様である。
【０１１３】
例えば、基準電圧Ｖ２が−１．２Ｖ、閾値電圧Ｖｔｈｎ１が０．５Ｖの場合、電圧Ｖ３ｎは、数式３８より、
Ｖ３ｎ≧−１．２Ｖ＋０．５Ｖ＝−０．７Ｖ・・・数式３９
を満たせば十分であり、例えば、２Ｖである。
【０１１４】
このように電極を分けることにより、駆動部４２０は、転送ＭＯＳトランジスタ１４を基準電圧Ｖ２でオフする際（蓄積時）に、電圧Ｖ３＝３Ｖ、Ｖ３ｎ＝２Ｖとなるように、駆動することができる。これにより、第１のＮＭＯＳトランジスタ４３２は比較的大きなオン抵抗をもつことになり、転送ＭＯＳトランジスタ１４のゲートをゆっくりオフすることができる。この結果、光電変換部１１の電荷を読み出す際に発生するランダムノイズを低減することができる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の課題を説明するための撮像装置１の構成図。
【図２】本発明の課題を説明するためのバッファ回路３０の構成図。
【図３】本発明の第１実施形態に係る撮像装置１００の構成図。
【図４】バッファ回路の構成図。
【図５】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【図６】本発明の第２実施形態に係る撮像装置２００の構成図。
【図７】バッファ回路の構成図。
【図８】本発明の第３実施形態に係る撮像装置３００の構成図。
【図９】バッファ回路の構成図。
【図１０】本発明の第４実施形態に係る撮像装置４００の構成図。
【図１１】バッファ回路の構成図。
【符号の説明】
【０１１６】
１，１００，２００，３００，４００  撮像装置
１１  光電変換部
１４  転送ＭＯＳトランジスタ
１５  電荷電圧変換部
２０，１２０，２２０，３２０，４２０  駆動部
２２，１２２，２２２，３２２，４２２  バッファ回路
【図１】
0004991436.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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