(57)【特許請求の範囲】
【請求項１】
ＣＣＤカラーラインセンサ及びＡＦＥを含むセンサ部とメモリとに接続されて使用されるデータ処理回路であって、
各色について設けられた，供給されたデータに対してシェーディング補正を施すための３つのシェーディング補正回路と、
３種のデータを並列的に入力可能であると共に、入力されている各種類のデータを前記３つのシェーディング補正回路のそれぞれに供給する第１処理と、特定種類のデータとして入力されている各色のデータが順次含まれるデータを，各色のデータに分解して対応する色用の前記シェーディング補正回路に供給する第２処理とを実行可能なデータ供給回路と、
前記３つのシェーディング補正回路からのデータに基づき，ライン間補正が施された画像データを前記メモリ上に用意するライン間補正回路と
を備えることを特徴とするデータ処理回路。
【請求項２】
前記データ供給回路が、
入力されている３種のデータを，多重化を解除した上で前記３つのシェーディング補正回路のそれぞれに供給する第３処理と、特定種類のデータとして入力されている各色の多重化されたデータが順次含まれるデータを、各色の，多重化が解除されたデータに分解して，対応する色用の前記シェーディング補正回路に供給する第４処理とを、さらに実行可能な回路である
ことを特徴とする請求項１記載のデータ処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナの構成要素として使用されるデータ処理回路に関する。
【背景技術】
【０００２】
現在，ＣＣＤカラーラインセンサが用いられている，さまざまな仕様（性能）のスキャナが市販されているが、スキャン速度が比較的に早く，出力階調数が比較的に少ないスキャナ（以下、高速機と表記する）は、図３，図４に示したような構成を採用した装置となっている。
【０００３】
すなわち、高速機は、３種の色データ（Ｒ，Ｇ及びＢデータ）が，ＡＤＣＫに同期した形で，ＬＶＤＳレシーバを介してＡＦＥからスキャナ用ＡＳＩＣへ同時に入力される構成（図３）や、各色データを多重化したデータ（上位ビットと下位ビットとに分けたデータ）が，ＡＤＣＫに同期した形で，ＡＦＥからスキャナ用ＡＳＩＣへ同時に入力される構成（図４）を採用した装置となっている。なお、スキャナ用ＡＳＩＣとは、ＡＦＥから直接或いはＬＶＤＳレシーバを介して入力される信号に基づき，スキャン結果として出力する画像データをメモリ上に用意する機能や、他の各種機能（ランプやモータの制御機能等）を有するＡＳＩＣのことである。また、ＡＤＣＫとは、スキャナ用ＡＳＩＣがＡＦＥに供給するクロックのことである。
【０００４】
これに対して、スキャン速度が比較的に遅く，出力階調数が比較的に多いスキャナ（以下、低速機と表記する）は、図５，図６に示したような構成を採用した装置となっている。すなわち、低速機は、色データ（Ｒ，Ｇ或いはＢデータ）が，ＡＤＣＫに同期した形で，ＬＶＤＳレシーバを介してＡＦＥからスキャナ用ＡＳＩＣへ順次（Ｒ→Ｇ→Ｂ→Ｒ→…といった順で）入力される構成（図５）や、色データを多重化したデータが，ＡＤＣＫに同期した形で，ＡＦＥからスキャナ用ＡＳＩＣへ順次入力される構成（図６）を採用した装置となっている。
【０００５】
このように、スキャナ用ＡＳＩＣに入力されるデータの形式は、使用されているＡＦＥによって異なっている。そして、ＡＦＥは、必要とされる性能によって選択されるものであるため、現存する各スキャナは、基本的には、選択したＡＦＥからのデータを処理できるスキャナ用ＡＳＩＣを用意（設計・製造）することにより製造したものとなっている。  
【０００６】
ただし、図３のＡＦＥからのデータ（ＬＶＤＳレシーバ後のもの）と図４のＡＦＥからのデータ、図５のＡＦＥからのデータ（ＬＶＤＳレシーバ後のもの）と図６のＡＦＥからのデータは、多重化の有無のみが異なるデータとなっている。そして、各機種のスキャナの部品は共通化できた方が良いため、図７に示した回路を有するスキャナ用ＡＳＩＣを、図３のスキャナ，図４のスキャナのいずれにも使用するといったことが行われている。また、図８に示した回路を有するスキャナ用ＡＳＩＣを、図５のスキャナ，図６のスキャナのいずれにも使用するといったことも行われているが、３種の色データ（Ｒ，Ｇ及びＢデータ）を同時に出力するタイプのＡＦＥ（図３，図４），及び，各色の色データを順次出力するタイプのＡＦＥ（図５，図６）の双方と組み合わせて使用できるスキャナ用ＡＳＩＣは、未だ実現できていないのが現状である。
【０００７】
なお、詳細説明は省略するが、図７に示した回路（以下、高速機用データ処理回路と表記する）は、図３のスキャナに使用されている場合には、データ取込回路（及び汎用ＩＦ）によって、各１０ビットのＲ，Ｇ，Ｂデータ（図３（Ｂ）参照）を取り込み，取り込んだ各データを１６ビットデータ（上位１０ビットが入力データ，下位６ビットが乱数のデータ）に変換した上で画像処理部内の各シェーディング部に供給する処理（ＡＤＣＫに同期した処理）が繰り返される回路である。また、高速機用データ処理回路は、図４のスキャナに使用されている場合には、データ取込回路によって、各５ビットのＲ，Ｇ，Ｂデータ（図４（Ｂ）参照）を，２個ずつ，取り込み、取り込んだ２個のデータを１個の１６ビットデータに変換した上で画像処理部内の各シェーディング部に供給する処理"が繰り返される回路となっている。
【０００８】
図８に示した回路（以下、低速機用データ処理回路と表記する）は、図５のスキャナに使用されている場合には、データ取込回路によって、１６ビットの色データ（図９（Ｂ）参照）を取り込み、取り込んだ色データを画像処理部内のシェーディング部に供給する処理が繰り返される回路である。また、この低速機用データ処理回路は、図９のスキャナに使用されている場合には、データ取込回路によって、８ビットのデータ（図９（Ｂ）参照）を，２度，取り込み，取り込んだ２個のデータを１個の１６ビットデータに変換した上で画像処理部内のシェーディング部に供給する処理が繰り返される回路となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、３種の色データ（Ｒ，Ｇ及びＢデータ）を同時に出力するタイプのＡＦＥ，及び，各色の色データを順次出力するタイプのＡＦＥの双方と組み合わせて使用できるデータ処理回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の，ＣＣＤカラーラインセンサ及びＡＦＥを含むセンサ部とメモリとに接続されて使用されるデータ処理回路は、各色について設けられた，供給されたデータに対してシェーディング補正を施すための３つのシェーディング補正回路と、３種のデータを並列的に入力可能であると共に、入力されている各種類のデータを３つのシェーディング補正回路のそれぞれに供給する第１処理と、特定種類のデータとして入力されている各色のデータが順次含まれるデータを，各色のデータに分解して対応する色用のシェーディング補正回路に供給する第２処理とを実行可能なデータ供給回路と、３つのシェーディング補正回路からのデータに基づき，ライン間補正が施された画像データをメモリ上に用意するライン間補正回路とを、備える。
【００１１】
すなわち、本発明のデータ処理回路は、データ供給回路が第１処理を実行している場合には、３種の色データを同時に出力するタイプのＡＦＥ（図３）からのデータを処理できる回路として機能し、データ供給回路が第２処理を実行している場合には、各色の色データを順次出力するタイプのＡＦＥ（図５）からのデータを処理できる回路として機能するものとなっている。さらに、本発明のデータ処理回路は、各色の色データを順次出力するタイプのＡＦＥ（図５）からのデータが、色別に，各色について設けられているシェーディング補正回路によって処理される回路であるため、他の構成を採用した回路よりも安価に製造できる回路となっていることにもなる。
【００１２】
本発明のデータ処理回路を実現する際には、図４，図６に示してあるようなタイプのＡＦＥからのデータも処理できるようにするために、データ供給回路を、入力されている３種のデータを，多重化を解除した上で３つのシェーディング補正回路のそれぞれに供給する第３処理と、特定種類のデータとして入力されている各色の多重化されたデータが順次含まれるデータを、各色の，多重化が解除されたデータに分解して，対応する色用のシェーディング補正回路に供給する第４処理とを、さらに実行可能な回路としておくことが望ましい。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１４】
図１に、本発明の一実施形態に係るデータ処理回路１０の構成（及び使用形態）を、示す。
【００１５】
図から明らかなように、本実施形態に係るデータ処理回路１０は、従来の高速機用データ処理回路（図７）を改良した回路である。また、データ処理回路１０は、従来の高速機用データ処理回路と同様に、スキャナ用ＡＳＩＣ上に設けられている回路となっている。
【００１６】
データ処理回路１０内の画像処理部１３は、メインメモリ（スキャナ用ＡＳＩＣと接続されているＲＡＭ）上のシェーディングデータにて指定されている内容のシェーディング補正を行うシェーディング部（図では、"shading"，"shading部"）を，色毎に（Ｒ，Ｇ，Ｂのそれぞれについて），備えた回路である。
【００１７】
ライン間補正部１４は、画像処理部１３から入力されるデータに基づき、メインメモリ上に，ライン間補正が施されている画像データを用意する機能を有する回路である。このライン間補正部１４は、メインメモリ上の一部の記憶領域を，各色の一定量のラインデータ（１ライン分の色データ）を記憶しておくためのバッファとして使用することにより、メインメモリ上の他の記憶領域に，ライン間補正が施されている画像データ（各色のデータが別領域に記憶されているデータ）を用意する回路となっている。
【００１８】
なお、データ処理回路１０は、画像処理部１３，ライン間補正部１４として、高速機用データ処理回路（図７）内の画像処理部，ライン間補正部と同じ回路が用いられた回路となっている。
【００１９】
汎用ＩＦ１１は、３種の１６ビットデータを並列的に入力できるインタフェース回路である。この汎用ＩＦ１１は、図５に示してあるタイプのＡＦＥが出力する色認識信号（出力しているデータの色を示す信号）を入力できる回路であると共に、入力されている色認識信号に応じた制御信号（詳細は後述）を出力する機能を有する回路となっている。
【００２０】
スキャナクロック生成部１２は、ＡＤＣＫを含む各種クロックを生成する機能や、データ処理回路１０の動作状態を変更する動作状態変更機能（詳細は後述）を有する回路である。また、スキャナクロック生成部１２は、図示してあるように、データ取込回路及びセレクタを備えた回路となっている。
【００２１】
スキャナクロック生成部１２内のデータ取込回路は、高速機用データ処理回路（図８）内のデータ取込回路が有している機能と，低速機用データ処理回路（図９）内のデータ取込回路が有している機能とを併せ持つ回路である。
【００２２】
すなわち、スキャナクロック生成部１２内のデータ取込回路は、Ｒデータ用入力端子，Ｇデータ用入力端子，Ｂデータ用入力端子に，それぞれ，入力されているＲ，Ｇ，Ｂデータ（１０ビットデータ）を取り込み，取り込んだ各データを１６ビットデータ（上位１０ビットが入力データ，下位６ビットが乱数のデータ）に変換した上で各色データ用の出力端子から出力する第１処理や、Ｒデータ用入力端子，Ｇデータ用入力端子，Ｂデータ用入力端子に，それぞれ，入力されているＲ，Ｇ，Ｂデータ（５ビットデータ）を，２個ずつ，取り込み，取り込んだ各色の２個のデータを１６ビットデータ（上位１０ビットが入力データ，下位６ビットが乱数のデータ）に変換した上で，各色データ用の出力端子から出力する第３処理を行える回路となっている。また、データ取込回路は、Ｒデータ用入力端子に入力されている１６ビットデータ（AD[15,0]；図９（Ｂ）参照）を取り込み、取り込んだ色データをＲデータ用出力端子から出力する第２処理や、Ｒデータ用入力端子に入力されている８ビットデータ（AD[7,0]；図９（Ｂ）参照）を，２度，取り込んで，取り込んだ２個のデータを１個の１６ビットデータに変換した上でＲデータ用出力端子から出力する第４処理も行える回路となっている。
【００２３】
なお、データ取込回路は、特に設定がなされていない場合、第１処理を行う回路であると共に、第３処理として、第１処理と同じものを行う回路（第３処理時に，Ｇ，Ｂデータ用出力端子から出力されるデータが，使用されない回路）となっている。
【００２４】
スキャナクロック生成部１２内のセレクタは、データ取込回路の各色データ用の出力端子から出力された色データ（１６ビットデータ）を，対応する色データ用のシェーディング部に供給する動作モード（セレクタのデフォルトの動作モード；以下、高速機用動作モードと表記する）と、データ取込回路のＲデータ用出力端子から出力された１６ビットデータを、汎用ＩＦ１１からの制御信号が示しているシェーディング部に供給する動作モード（以下、低速機用動作モードと表記する）とを有する回路である。このセレクタは、低速機用動作モードで動作している場合には、上記した汎用ＩＦ１１が出力する制御信号，或いは，データ出力回路１０内に設けられている色カウンタにより、データ取込回路のＲデータ用出力端子から出力されるＸデータ（Ｘ＝Ｒ，ＧorＢ）をＸデータ用のシェーディング部に供給するように、制御される回路となっている。
【００２５】
そして、本実施形態に係るデータ処理回路１０内のスキャナクロック生成部１２が有している動作状態変更機能は、図２に示したように、入力されている信号の状態（値）をチェックすることにより、自回路と組み合わされているＡＦＥのタイプを判定（Ｓ１０１〜１０３）し、ＡＦＥが、多重化していないＲ，Ｇ，Ｂデータを同時に出力するタイプのもの（Ｓ１０１；ＹＥＳ，Ｓ１０３；ＹＥＳ，図３参照）であった場合には、各部に通常の動作を開始させる処理（特に設定を行わない処理；Ｓ１０４）を行う機能となっている。
【００２６】
また、動作状態変更機能は、ＡＦＥが、Ｒ，Ｇ，Ｂデータを多重化した形で同時に出力するタイプのもの（Ｓ１０１；ＹＥＳ，Ｓ１０３；ＮＯ，図４参照）であった場合には、２個ずつデータを取り込む処理（サンプリングレートの設定が必要な処理）をデータ取込回路に開始させるためのサンプリング設定処理（Ｓ１０５）を行う機能となっている。
【００２７】
また、動作状態変更機能は、ＡＦＥが、多重化していないＲ，Ｇ，Ｂデータを順次出力するタイプのもの（Ｓ１０１；ＮＯ，Ｓ１０２；ＹＥＳ，図５参照）であった場合には、低速機用動作モードでの動作をセレクタに開始させるためのセレクタ設定処理（Ｓ１０６）を行い、ＡＦＥが、Ｒ，Ｇ，Ｂデータを多重化した形で順次出力するタイプのもの（Ｓ１０１；ＮＯ，Ｓ１０２；ＮＯ，図６参照）であった場合には、サンプリング設定処理及びセレクタ設定処理（Ｓ１０７）を行う機能となっている。
【００２８】
以上の説明から明らかなように、本実施形態に係るデータ処理回路１０は、現存する各種タイプのＡＦＥ（図３〜図６）のいずれからのデータも処理できる回路となっている。しかも、データ処理回路１０は、各色の色データを順次出力するタイプのＡＦＥ（図５，図６）からのデータが、色別に，各色について設けられているシェーディング補正部によって処理される回路であるため、他の構成を採用した回路よりも安価に製造できる回路となっていることにもなる。
【００２９】
具体的には、データ処理回路１０のような機能を有する回路（他の構成を採用した回路）としては、図７に示してある従来の高速機用データ処理回路に、図８に示してある従来の低速機用データ処理回路としての機能を持たせたもの（図５，図６のＡＦＥと接続された場合には、１つのシェーディング部のみが機能するように、高速機用データ処理回路を改良したもの）が考えられるが、図５，図６のＡＦＥに供給されるＡＤＣＫ（図５の構成では、７５ＭＨｚ程度；図６の構成では、Max.45MHz程度）は、図３，図４のＡＦＥに供給されるＡＤＣＫ（通常、４０ＭＨｚ程度のもの）よりも，高周波数のものである。このため、上記構成を採用した回路は、１つのシェーディング部としてより高性能のものを採用せざるを得ないもの（データ処理回路１０より製造コストがかかるもの）となってしまうことになる。
【００３０】
《変形形態》
上記したデータ処理回路１０は、各種の変形を行うことが出来る。例えば、データ処理回路１０は、スキャナ用ＡＳＩＣ上の回路であったが、データ処理回路１０を、独立したＩＣに変形することが出来る。また、データ処理回路１０を、図３〜図６に示してあるタイプのＡＦＥの全てには対応していない回路や、具体的な構成が上記したものとは異なる回路（例えば、ＬＶＤＳレシーバを含む回路）に変形しても良いことなどは当然のことである。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るデータ処理回路の構成図。
【図２】実施形態に係るデータ処理回路内のスキャナクロック生成部が有する動作状態変更機能を説明するための流れ図。
【図３】高速機に採用されている構成の説明図。
【図４】高速機に採用されている他の構成の説明図。
【図５】低速機に採用されている構成の説明図。
【図６】低速機に採用されている他の構成の説明図。
【図７】高速機用のものとして既に開発されているスキャナ用ＡＳＩＣ（上のデータ処理回路）の説明図。
【図８】低速機用のものとして既に開発されているスキャナ用ＡＳＩＣ（上のデータ処理回路）の説明図。
【符号の説明】
【００３２】
１０  データ処理回路，  １１  汎用ＩＦ，  １２  スキャナクロック生成回路
１３  画像処理部，  １４  ライン間補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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