(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配設されるフォトダイオードのアレイと、
前記基板上に直接配設される少なくとも１本のデータ線と、
前記少なくとも１本のデータ線と前記フォトダイオードのアレイとの間に結合される複数のスイッチング素子であって、前記複数のスイッチング素子は、電界効果トランジスタを含み、前記電界効果トランジスタのためのソース電極が、前記少なくとも１本のデータ線上に延在し、前記イメージャは、前記電界効果トランジスタのゲートと前記電界効果トランジスタのソース／ドレイン対との間に結合される半導体アイランドを更に含み、前記半導体アイランドは、前記ソースと前記少なくとも１本のデータ線との間に延在する、複数のスイッチング素子と、
前記ゲートに結合され、前記少なくとも１本のデータ線と交差する少なくとも１本の走査線と、
前記少なくとも１本のデータ線と、前記少なくとも１本の走査線との間に位置する絶縁層と、
を含むイメージャ。
【請求項２】
前記ソースが、前記少なくとも１本のデータ線に接続され、前記少なくとも１本のデータ線に沿って配設されたソース延長部を備え、
前記絶縁層が少なくとも１本のデータ線と、前記ゲートとの間に位置し、
前記少なくとも１本のデータ線は、約１ミクロンの太さであり、
前記トランジスタは、薄膜トランジスタである請求項１記載のイメージャ。
【請求項３】
前記ソース（８２）が、前記少なくとも１本のデータ線（８４）の軸に沿って延在し且つ複数のビア（８６、８８）を介して前記少なくとも１本のデータ線（８４）と電気的に接触するレグセグメント（８５）を有し、
前記半導体アイランドは、Ｎ＋不純物添加シリコンから成る請求項１記載のイメージャ。
【請求項４】
前記イメージャがＸ線イメージャであり、
前記少なくとも１本のデータ線は、傾斜した側部を有し、
前記アレイ上に蒸着された共通電極と、
前記共通電極上に配設されたシンチレータ材料と更に含む請求項２または３に記載のイメージャ。
【請求項５】
前記絶縁層のビアを介して前記少なくとも１本のデータ線と前記ソースとを電気的に結合する導電性材料とを更に含み、
前記複数のスイッチング素子は、電界効果トランジスタを含み、前記電界効果トランジスタのためのソース電極が、前記少なくとも１本のデータ線と前記少なくとも１本の走査線が重複する領域を除いた前記少なくとも１本のデータ線上に延在する請求項１至４のいずれかに記載のイメージャ。
【請求項６】
イメージャを形成する方法において、
基板を用意することと、
前記基板上に直接配設される少なくとも１本のデータ線を形成することと、
前記基板上に配設されるフォトダイオードのアレイを形成することと、
前記少なくとも１本のデータ線と前記フォトダイオードのアレイとの間に結合される複数のスイッチング素子を形成することであって、
前記複数のスイッチング素子を形成することは、ゲートのソース／ドレインを含む電界効果トランジスタを形成することと、前記少なくとも１本のデータ線の上に絶縁層を配置することと、前記絶縁層の上に前記少なくとも１本のデータ線と交差する少なくとも１本の走査線を形成することと、前記ソースを前記少なくとも１本のデータ線上に延在させることとから成り、
前記方法は、半導体アイランドを形成することと、前記ゲートと前記ソース／ドレインとの間に前記半導体アイランドを結合することと、前記半導体アイランドを前記ソースと前記少なくとも１本のデータ線との間に延在させることを更に含む、前記複数のスイッチング素子を形成することと、
前記少なくとも１本の走査線を前記ゲートに結合することと、
から成る方法。
【請求項７】
前記ソースが、前記少なくとも１本のデータ線に接続され、前記少なくとも１本のデータ線に沿って配設されたソース延長部を備え、
前記絶縁層が少なくとも１本のデータ線と、前記ゲートとの間に位置し、
前記少なくとも１本のデータ線を形成することは、傾斜した側部を有し、前記少なくとも１本のデータ線が約１ミクロンの太さを有するように形成することから成り、
前記電界効果トランジスタが、薄膜トランジスタである請求項６記載の方法。
【請求項８】
前記ソース（８２）が前記少なくとも１本のデータ線（８４）の軸に沿って延在し且つ複数のビア（８６、８８）を介して前記少なくとも１本のデータ線（８４）と電気的に接触するレグセグメント（８５）を有し、前記半導体アイランドを形成することは、前記基板上に配設されるほぼ真性のシリコンの層を形成することと、
Ｎ＋の導電性を有するように前記ほぼ真性のシリコンの層に不純物を添加することとから成る請求項６記載の方法。
【請求項９】
前記複数のスイッチング素子を形成することは、ソースを含む電界効果トランジスタを形成することと、前記ソースを前記少なくとも１本のデータ線と前記少なくとも１本の走査線が重複する領域を除いた前記少なくとも１本のデータ線上に延在させることとから成る請求項６乃至８のいずれかに記載の方法。
【請求項１０】
前記イメージャがＸ線イメージャであり、
前記絶縁層のビアを介して導電性材料を前記少なくとも１本のデータ線と前記ソースとに電気的に結合することと、
前記アレイ上に共通電極を蒸着することと、
前記共通電極上にシンチレータ材料を配設することとを更に含む請求項７乃至９のいずれかに記載の方法。
【発明の詳細な説明】
【０００１】
【背景】
本発明は、一般的に、光学撮像アレイに関する。特に、本発明は、データ線が直接基板上に形成された光学撮像アレイに関する。
【０００２】
入射する輻射エネルギーを電気信号に変換するための光電性アレイは、例えば、Ｘ線イメージャ及びＦＡＸ装置のアレイなどの撮像の応用例において、一般的に使用されている。水素添加アモルファスシリコン（ａ−Ｓｉ）及びａ−Ｓｉの合金は、ａ−Ｓｉの持つ有利な特徴と製造の比較的な容易さにより、感光性素子の製造において一般的に使用されている。特に、フォトダイオードなどの光電性デバイスは、薄膜トランジスタ（ＴＦＴ）などの必要な制御素子又はスイッチング素子と共に比較的大規模なアレイにおいて形成することができる。当業者には周知であるように、薄膜トランジスタは、シリコン基板の不純物添加ではなく、支持台としてのみ機能するガラス上の薄い層から構成されている。
【０００３】
Ｘ線イメージャは、例えば、通常はガラスなどのほぼ平らな基板上に形成される。イメージャは、フォトダイオードなどの光電性撮像素子を有する画素アレイを具備する。各光電性撮像素子は、ＴＦＴなどの関連するスイッチング素子を有する。アレイは、それに沿って延在するコンタクトパッドを有する複数の行走査線及び列走査線により、その周囲においてアドレッシングされる。動作中、行線上の電圧及びＴＦＴは、順番にスイッチを入れられるので、走査されたラインのフォトダイオード上の電荷は、列走査線を介して読み出すことができる。この列走査線は、通常、増幅器を含む。行アドレス線は、スキャンライン（scan lines）又はアドレスライン（address lines）と呼ばれ、列アドレス線は、データライン（data lines）又はリードアウトライン（read-out lines）と呼ばれる。
【０００４】
現在は、まず、アドレス線がガラスなどの裸基板上に形成され、続いて、データ線がＴＦＴスイッチング素子のソース／ドレインと同じプロセス工程で形成される。当業者には周知のように、欠陥は、この後の製造工程でより頻繁に生じる。データ線は、画像情報を搬送するので、画質にとっては、データ線ができる限り信頼性の高いものであることが重要である。このような理由、又は、その他の理由により、データ線を製造プロセスの早い段階で形成することができれば有用であろう。
【０００５】
【発明の概要】
本発明は、第１の態様において、撮像装置の一例を提供する。本撮像装置は、基板と、基板上に配設される少なくとも１つの光電性撮像デバイスと、基板上に直接配設され、少なくとも１つの光電性撮像デバイスに結合されるデータ線とを含む。
【０００６】
本発明は、第２の態様において、イメージャの一例を提供する。本イメージャは、基板と、基板に垂直に隣接するフォトダイオードのアレイと、直接基板上にある少なくとも１本のデータ線と、少なくとも１本のデータ線とフォトダイオードのアレイとの間に結合される複数のスイッチング素子と、スイッチング素子に結合される少なくとも１本のアドレス線とを含む。
【０００７】
本発明は、第３の態様において、撮像装置を形成する方法の一例を提供する。本方法は、基板を用意することと、少なくとも１本のデータ線を基板上に直接形成することと、基板に垂直に隣接するように少なくとも１つの光電性撮像デバイスを形成することと、データ線を光電性撮像デバイスに結合することとを含む。本発明は、第４の態様において、イメージャを形成する方法の一例を提供する。本方法は、基板を用意することと、少なくとも１本のデータ線を基板上に直接形成することと、基板に垂直に隣接するようにフォトダイオードのアレイを形成することと、データ線とフォトダイオードのアレイとの間に結合される複数のスイッチング素子を形成することと、少なくとも１本のアドレス線を基板に垂直に隣接するように形成することと、アドレス線をスイッチング素子に結合することとを含む。
【０００８】
【発明の実施の形態】
図１は、アレイ上に共通電極を蒸着する前の従来の撮像アレイの部分１０の平面図である。当業者には周知であり、１９９６年１月２日にWei氏等による米国特許第５，４８０，８１０号にも概ね開示されているように、このような撮像アレイは、通常、入射光子を感知するフォトダイオードなどを含む複数のフォトセンサ画素から構成される。画素は、それぞれ、結合されるアドレス線のマトリックスによりアドレッシングされる。このアドレス線は、各画素にアクセスするためにスイッチング素子に結合される走査線と、フォトダイオード上で収集される電荷を読出し回路素子まで伝送するデータ線とから構成される。走査線及びデータ線は、それらの間に配設された誘電体材料により相互に電気的に絶縁される。
【０００９】
撮像アレイ部分は、ガラスなどの基板１２（点線で示す）と、走査線１４と、絶縁層１８上のデータ線１６と、上にフォトダイオードが形成される（不図示）底部電極２０とを含む。アモルファスシリコンＴＦＴ２２は、走査線１４に接続されたゲート２４と、データ線１６に接続されたソース２６と、底部電極２０に接続されたドレイン２８とを含む。通常、ソース及びドレインは、約１ミクロンから約５ミクロンの間隙３１により分離される。間隙を狭くすれば性能の向上が達成されるが、ソース／ドレイン間の電気的ショートを起こさないためには間隙を狭め過ぎてはいけない。層１８に接続されたアイランド（island）３０は、ゲート２４とソース／ドレイン対２６／２８とを分離する。
【００１０】
図２及び図３は、図１の２−２線及び３−３線に沿って切断した部分１０の横断面図である。製造順序では、まず、走査線１４とこれに接続されたゲート２４が基板１２上に直接形成される。走査線１４及び接続されたゲート２４は、導電性材料から構成されるが、この導電性材料は、モリブデン、クロム又はチタンなどの金属が好ましい。次に、アイランド３０が接続された層１８が形成される。層１８は、実際には、約２５００Åの厚さのＳｉ3Ｎ4の底部層と、約２０００Åの厚さのほぼ真性のアモルファスシリコンの中間層と、約５００Åの厚さのＮ＋アモルファスシリコンのＴＦＴ領域内の頂部層との３層から構成される。層１８は、ソース／ドレイン間にゲートにより制御される半導体結合層を提供し、また、この結合層を走査線１４と次に形成されるデータ線１６との電気的な分離として提供する。図１に示す構成要素のうち、最後に形成されるのが、データ線１６（及びこれに接続されたソース２６）と、フォトダイオード底部電極２０（及びこれに接続されたドレイン２８）であり、同様の金属蒸着工程及びパターニング工程で形成される。データ線と底部電極は、共に、モリブデン、チタン、アルミニウム又はクロムなどの金属で構成される。パシベーション層（不図示）により、ソース２６、ドレイン２８及びデータ線１６は被覆される。このような構造により、データ線の厚さは、約５０００Åに制限される。パシベーション層（不図示）は、通常、ＦＥＴ形成後にアレイ上に蒸着される。このパシベーション層は、０．２ミクロンから１ミクロンの厚さの酸化シリコンなどの無機誘電体材料から成る。追加の製造工程には、フォトダイオード本体を形成するためのシリコンなどの半導体材料の蒸着及びパターニングを含むフォトダイオードの形成が含まれる。続いて、窒化珪素などの無機誘電体材料から成る第１の保護層を通常含むフォトセンサバリヤ層が、アレイ上に形成されても良い。窒化珪素から成る第１の保護層は、通常、約０．０４ミクロンから０．５ミクロンの範囲の厚さを有する。ポリイミドなどの有機誘電体材料から成る第２の保護層が、第１の保護層及びＦＥＴパシベーション層の上に配設される。第２の保護層は、通常、約０．５ミクロンから２．５ミクロンの範囲の厚さを有する。フォトセンサバリヤ層の形成後、フォトセンサアレイの製造では、続けて、バリヤ層に開いたビアを介して各フォトセンサ本体の一部分と電気的に接触するようにバリヤ層上にパターニングが行われる。共通電極上にシンチレータ材料が配設され、アレイ製造が終了する。部分１０を含む撮像アレイの製造には、従来の半導体処理技術が使用される。
【００１１】
アモルファスシリコンＴＦＴ（電界効果トランジスタＦＥＴの方が一般的）及びフォトダイオードを基にしたイメージャは、画質に対しては開放線路耐性がゼロであり、低ノイズ性能に対しては線路抵抗が低い丈夫なデータ線を必要とする。走査線が直接基板上にある部分１０の構造により、データ線の太さの選択が制限されるので、ＦＥＴチャネルの長さに対する相反する要件及びエッチングプロセスからのアンダーカットにより、線路抵抗も制限される。データ線のパターニングがウェットエッチングにのみ限定される場合、及び、モリブデンがデータ線材料として使用される場合、垂直な側壁断面が必然的に生成される。データ線のエッチングは、ＦＥＴアイランド材料からの化学的な選択性が高いのが好ましい。この選択性が必要であるのは、後続のエッチングでもＦＥＴアイランドが最初の厚みの一様性を損なうことなく維持することの重要性による。バックチャネルエッチング中に除去されるＦＥＴアイランド材料の変動を最小限にするためには、比較的一様な厚さのＦＥＴアイランドで開始し、出来る限りバックチャネルエッチングの速度を一定にするのが好ましい。データ線の容量は、いずれにしても一定であるので、導電性を最大限にし、データ線のノイズを最小限にするためには、抵抗を出来る限り最小限にすべきである。導電性を高めるには２つの基本的な方法がある。金、銅又は銀などの元々導電性の高い材料を使用する方法と、データ線を太くする方法である。しかしながら、上に挙げたような導電性の高い金属は、エッチングが困難である傾向が強く、及び／又は（「及び／又は」を使用するのは、連言的な場合及び選言的な場合の両方を含むことを意味する）、接触時にａ−Ｓｉを劣化させる可能性がある。更に、データ線を太くするだけで、ソース／ドレイン間の間隙の維持が困難になり、エッチング時間が長くなり、ソース／ドレインの接点のアンダーカッティングにつながる。別の矛盾は、ＦＥＴ保護、すなわち、パシベーション層の厚さとフォトダイオードの漏れ性能との間で生じ、高い段部断面は、フォトダイオードの周囲の漏れを引き起こす可能性がある。アレイにおける別の問題点は、特に、走査線からデータ線にかけての交差段部の領域においてデータ線に小さな亀裂が生じることによるデータ線上の開路である。結果として、イメージャの両方の高性能の要件を満たし且つ高処理高での開放データ線を防ぐように製造を最適化することは困難である。
【００１２】
本発明は、走査線の代わりにデータ線を直接基板上に配設する構造を提供することによって、上述の問題点に対処する。ここでいう「上に直接配設」及びこれに類似する用語は、材料（データ線金属など）が、介在する材料層なしに、下部構造（基板など）と密接して配設されることを指し、「上に配設」及びこれに類似する用語は、ある構成要素が別の構成要素の上方に位置し（各図に示す）、他の材料の介在層を場合によっては有することを指す。この構造は、データ線における欠陥を減少させ、データ線を太くして導電性の改善及びノイズの低減を可能にする。
【００１３】
図４は、本発明による例示のシリコン系撮像アレイの部分３２の平面図である。部分３２は、ガラスなどの基板３４（点線で示す）と、データ出力用のデータ線３６と、スイッチング素子３９（本例では、ＴＦＴ）のスイッチを入れる走査線３８と、走査線３８に接合されたゲート４０と、スイッチング素子３９の各素子を分離するアイランド４２と、ソース４４と、ドレイン４６と、これに接続された光電性撮像デバイス５０（本例では、フォトダイオード）用の底部電極４８とを含む。また、走査線とデータ線との間には、誘電体層５６（図５参照）がある。
【００１４】
まず、データ線３６が基板３４上に形成される。このデータ線３６は、例えば、金属などの導電性材料から成る。基板３４は、凹凸が最小限の一様なデータ線にするためには、できる限り平坦であるのが好ましい。データ線３６向けに通常使用される金属の例としては、モリブデン、クロム、アルミニウム、銀、銅、金及びチタンがある。この構造により、図１の構造よりもはるかに太いデータ線、すなわち、約０．２ミクロンから約１ミクロンの範囲の太さ、又は、必要であればそれを上回る太さのデータ線が可能となる。太さは、図５において「Ｔ」で示す寸法である。更に、図５を参照して後述するように、データ線の側部は、データ線上の誘電体層のカバレッジが改善されるように傾斜しているのが好ましい。データ線が金属から成る場合、データ線は、スパッタリングなどの任意の数の従来の技術を使用して形成することができる。データ線の幅（図４の寸法「Ｗ」）は、設計によって決まるが、約２ミクロンから約１０ミクロン以上の範囲にあるものと思われる。
【００１５】
データ線上に誘電体層を蒸着した後、走査線３８とそれに接合するゲート４０とが形成される。走査線及びゲートは、金属などの導電性材料から成る。走査線及びゲートとして使用することが可能な金属の例としては、モリブデン、クロム、アルミニウム、銀、銅、金及びチタンがある。走査線及びゲートは、スパッタリングなどの同様のプロセス工程で形成され、データ線と同等の幅を有する。走査線及びゲートは約０．１ミクロンから約１ミクロンの範囲の太さを有する。
【００１６】
図５は、図４の５−５線に沿って切断したアドレス線及びデータ線の交差部の横断面図である。上述したように、データ線３６の側部５５は、傾斜しているのが好ましい。図に示すように、ここでは、側壁５５は、一例として４５Ｅ角度で示される。ここでいう「傾斜」は、頂面と基板３４との間に延在するデータ線３６の部分の非垂直な配設を指し、約２０°から約８０°の範囲にあるのが好ましい。傾斜した側壁は、データ線上のパシベーション層５６のステップカバレッジを改善する。使用可能なパシベーション材料の種類の例としては、「Ｘ」が約１．３±０．２であるＳｉＮx及びＳｉＯ2がある。データ線の側部の傾斜は、例えば、金属ドライエッチングにより達成される。パシベーション層は、約０．７５ミクロンから約１．０ミクロンのオーダーの厚さを有するのが好ましいが、約０．１ミクロンから約３ミクロンの範囲にあっても良く、基板のアレイ用領域全体を被覆する。上述のパシベーション層を基板上に直接配設されたデータ線と組み合わせることにより、パーティクル、下部フィルム欠陥、ステップカバレッジの問題、エッチングアンダーカット及びその他の可能性のある原因による開路の欠陥をデータ線が有する可能性は減少する。データ線と走査線との交差部には、例えば、ＳｉＮx又はＳｉＯ2とＳｉＮxとの組み合わせから成る約０．２から約２ミクロン（約１ミクロンが好ましい）の厚さの別の誘電体層５８がある。
【００１７】
図４に戻って、アイランド４２は、ゲート４０上に形成される（ここでいう「上」、「上方」及び「下方」などは図示される構成要素の相対的な配設を指し、素子の方向に処理上の制限を課すものではない）。半導体アイランドは、ＴＦＴ３９のソース／ドレインが形成される領域においてＮ＋の導電性を有するように不純物が添加された（例えば、化学蒸着法による）ほぼ真性のシリコンから成る。ほぼ真性のシリコンのブランケット層は、例えば、リアクティブイオンエッチングによりエッチングされ、ゲート上に延在する真性シリコン及び交差領域の真性シリコンが残る。使用可能なドーパントの一例は、亜燐酸である。真性シリコンの厚さは、約５００Åから約５０００Å以上である。
【００１８】
アイランド４２の上には、ソース４４及びドレイン４６（及びこれに接続された底部電極４８、不図示）が形成される。ソース／ドレイン及び底部電極は、金属などの導電性材料から成る。使用可能な金属の例としては、モリブデン、クロム及びチタンがある。図６は、図４の撮像アレイ部分３２のスイッチング素子部６０の６−６線に沿って切断した横断面図である。ソース／ドレインは、約０．１ミクロンから約０．５ミクロンの厚さを有する。ソース／ドレイン及び電極は、フォトレジストを用いる従来のマスキング技術を使用してパターニングすることができる。
【００１９】
図６では、ソース／ドレイン電極をデータ線３６に電気的に接続するための傾斜するのが好ましい孔形成プロセスからのビア６３の側壁６２も示される。ビアの側壁の傾斜により、ソース４４に対する許容可能なステップカバレッジ、すなわち、上部層による保全性の高い（例えば、電気的に無欠陥）カバレッジが提供される。傾斜した側壁を達成するために、パシベーション層５６は、誘電体層５８のエッチング速度と比較してエッチング速度が低いＳｉＮxから成るのが好ましい。これにより、弗化水素酸などを使用するウェットエッチングプロセスにおいて制御された角度で傾斜させることが可能になる。図６と同様、ソース／ドレイン間の間隙６４については、約１ミクロンから約５ミクロンの幅であるのが好ましい。ソース４４の導電性材料６５も、データ線３６をスイッチング素子３９に電気的に結合する役割を果たす。
【００２０】
光電性撮像デバイス５０を製造する方法のアモルファスシリコン系の一例を、図７を参照して説明する。本例では、光電性撮像デバイス５０は、フォトダイオードの形態を取る。例えば、リアクティブイオンエッチングなどによりアイランドの形成を引き続き行なう間、ＴＦＴデバイス３９を保護するために、ＳｉＯ2、Ｘが約１．３±０．２であるＳｉＮｘ又はその組み合わせなどの酸化層６６が蒸着される。弗化水素を伴うようなウェットエッチング技術を使用して、底部電極４８上の酸化層中にビア６８がエッチングされる。薄膜材料から成るＮ＋アモルファスシリコンの層７２（約２００Åから約２０００Åの厚さ）、ほぼ真性のアモルファスシリコンの層７４（約０．５ミクロンから約５ミクロンの厚さ）の層及びＰ＋アモルファスシリコンの層７６（約１００Åから約２０００Åの厚さ）の各々は、プラズマＣＶＤにより蒸着される。Ｎ型のドーパントは、通常、例えば、亜燐酸などから成り、Ｐ型のドーパントは、例えば、ボロンから成ることもある。ダイオード５０は、フォトレジストを用いる従来のフォトリソグラフィ技術及びリアクティブイオンエッチングによりパターン形成される。
【００２１】
図８は、本発明によるシリコン系撮像アレイの別の一例の部分８０の平面図である。部分８０は、ソース８２がデータ線８４の軸に沿って延在し且つ複数のビア（ここでは、ビア８６及び８８）を介してデータ線８４と電気的に接触するレグセグメント８５を有する点を除き、図４の部分３２と同様である。図４に示すように、ソース８２及びデータ線８４は、１層以上の誘電体層（不図示）により分離される。本実施例では、ソース８２のレグセグメント８５は、交差部の容量を最小限にするためにデータ線８４と走査線９２とが交差する領域９０を強調しないように配設される。
【００２２】
図９は、本発明によるシリコン系撮像アレイの更に別の一例の部分９４の平面図である。部分９４の構造は、走査線とデータ線との間の交差部の容量がノイズ性能の観点からみて問題にされない場合の使用に適している。部分９４は、ソース延長部９６がデータ線９８に接続され（すなわち、データ線の全長に沿って配設され）、半導体アイランド１００が電気的な絶縁のためにその間にまで拡張されていることを除き、図４の部分８０と同様である。
【００２３】
本発明の幾つかの実施例を説明してきたが、当業者は、代替の実施例を発案することもあるだろう。従って、添付の請求の範囲は、本発明の趣旨の範囲内に含まれるこのような全ての代替の実施例を包含することを意図する。
【図面の簡単な説明】
【図１】  従来の撮像アレイの部分の平面図である。
【図２】  図１の部分の各部の横断面図である。
【図３】  図１の部分の各部の横断面図である。
【図４】  本発明による例示の撮像アレイの部分、すなわち、一画素の平面図である。
【図５】  図４の画素のアドレス線及びデータ線の交差領域の横断面図である。
【図６】  図４の画素のスイッチング素子部分の横断面図である。
【図７】  図４に示すフォトダイオードの横断面図である。
【図８】  本発明による別の２つの例示の撮像アレイの部分の平面図である。
【図９】  本発明による別の２つの例示の撮像アレイの部分の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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