(57)【特許請求の範囲】
【請求項１】
半導体基板上にＮ回対称な位置に配置されるＮ個のプッシュプル増幅段を備え、各前記プッシュプル増幅段は、屈曲点に関して線対称な形状を有する１次誘導性線路と、各々が入力端を有するとともに前記１次誘導性線路の両端にそれぞれ接続されて互いに相補的に動作する１対の増幅素子とを備え、前記Ｎ個のプッシュプル増幅段は、各屈曲点がすべて互いに対向するように配置され、かつ前記Ｎ個のプッシュプル増幅段において隣接するプッシュプル増幅段の隣接して配置される増幅素子は、逆相で動作するように入力端に差動信号が与えられ、
前記半導体基板上に前記Ｎ個のプッシュプルの１次誘導性線路に近接して配置され、各々が対応の１次誘導性線路との磁気結合により変圧器を構成する第１から第Ｎの２次誘導性線路からなるＮ個の２次誘導性線路を備え、前記Ｎ個の２次誘導性線路は、（Ｎ−１）個の接続配線により隣接する２次誘導性線路が連続的に接続され、隣接する第１および第Ｎの２次誘導性線路の未接続の端部が出力端となる、分布型電力増幅器。
【請求項２】
前記Ｎ個の２次誘導性線路は、前記Ｎ個の１次誘導性線路の内側に配置される、請求項１記載の分布型電力増幅器。
【請求項３】
前記Ｎ個のプッシュプル増幅段の隣接する増幅段の１次誘導性線路は、絶縁膜を介して互いに重なり合うように配置される部分を有し、
前記Ｎ個の２次誘導性線路は、前記Ｎ個の１次誘導性線路の外側に配置される、請求項１記載の分布型電力増幅器。
【請求項４】
半導体基板上に配置される４個のプッシュプル増幅段を備え、各前記プッシュプル増幅段は、屈曲点に関して線対称な形状を有する１次誘導性線路と、各々が入力段を有するとともに前記１次誘導性線路の両端それぞれに接続されて互いに相補的に動作する１対の増幅素子とを有し、前記４個のプッシュプル増幅段は、各屈曲点がすべて互いに対向するように配置されかつ前記４個のプッシュプル増幅段において隣接するプッシュプル増幅段の隣接して配置される増幅素子は、同相で動作するように入力端に同極性の入力信号が与えられ、
前記半導体基板上に前記４個のプッシュプル増幅段の隣接する１次誘導性線路の間に隣接して点対称に配置され、対応の１次誘導性線路との間の磁気結合により変圧器を構成する第１および第２の２次誘導性線路を備え、前記第１および第２の２次誘導性線路において、互いに対向する端部の一方が接地され、かつ他方が出力端とされる、分布型電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、分布型電力増幅器に関し、特に、低抵抗の半導体基板上に形成される分布型高周波電力増幅器に関する。
【背景技術】
【０００２】
移動体通信分野においては、低占有面積および低消費電力のために、半導体チップ上に、送受信機が集積化される。このような集積化された送受信機においては、低電源電圧下においても、十分な出力電力、効率および利得を有する高周波電力増幅器が必要とされる。このような数Ｗ級の電力増幅器を、微細ＣＭＯＳプロセスで実現する分布型高周波電力増幅器の一例が、特許文献１（特表２００５−５０３６７９号公報）に示されている。
【０００３】
この特許文献１に示される分布型電力増幅器においては、環状に複数のプッシュプル増幅器を配置して相互接続する。各プッシュプル増幅器は、その両端に差動的に動作する増幅機能を有する増幅素子（ゲインブロック）が配置される。このプッシュプル増幅器の内周に、２次誘導線路が配置される。プッシュプル増幅器を介して流れる電流が誘起する磁界により、２次誘導線路に電流を誘起する。この２次誘導線路において、各プッシュプル増幅器の出力電力を合成して、最終の出力電力を得る。
【０００４】
この特許文献１においては、下地の半導体基板との容量結合による電力損失を低減するために、２次誘導線路の配線幅を狭くしている。具体的に、ＡＣ電圧が基板に対して低い電圧部分においては、この２次誘導線路の線幅を広くし、配線抵抗による電力損失を低減する。一方、基板に対してＡＣ電圧が高い部分においては、この２次側誘導線路の線幅を狭くし、容量結合による電力損失を低減する。２次側誘導線路の配線幅は、２次側誘導線路の配線幅が一様な場合と同じコンダクタンスを与えるように、設定される。
【特許文献１】特表２００５−５０３６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のような分布型高周波電力増幅器においては、電力変換を行なう変圧器は、１組の環状誘導性線路に相当する。各プッシュプル増幅器において同一方向に電流が流れ、その電流により、２次側誘導性線路に誘起電流を磁気結合により流して、電流合成を行なう。この電力増幅器は半導体基板上に形成されており、電力合成時に、半導体基板内に渦電流が生じる。この渦電流による損失は、基板抵抗が小さいほど増大するため（渦電流損失は、基板抵抗率に反比例する）。したがって、基板として、抵抗率が数Ωｃｍから数１０Ωｃｍの低抵抗性基板が用いられると、抵抗率が数ｋΩｃｍの高抵抗基板に比べて、電力付加効率が大きく低下する。
【０００６】
上述の特許文献１においては、基板との間の容量結合による電力損失を低減するために、２次側誘導線路の線幅を変化させている。しかしながら、この特許文献１は、低抵抗性基板を用いた場合の渦電流損失の問題については何ら考慮していない。
【０００７】
また、電力付加効率を高くするためには、誘導性線路の長さを長くする必要がある。したがって、この特許文献１に示されるような、環状にプッシュプル増幅器が配置される分布型高周波電力増幅器の構成においては、電力増幅器の全体の占有面積が、誘導性線路の長さの二乗に比例して大きくなる（正方形にプッシュプル増幅器が配置される場合）。
【０００８】
それゆえ、この発明の目的は、渦電流損失を低減しかつ占有面積を低減することのできる電力増幅器を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る電力増幅器は、要約すれば、複数のプッシュプル増幅器各々に含まれる１次誘導線路に屈曲部を設け、各屈曲部が、互いに対向するように配置される。各１次誘導線路は、屈曲部に関して線対称な形状を有する。
【００１０】
１つの実施の形態においては、この発明に係る電力増幅器は、各プッシュプル増幅段における２次側誘導線路を、連続的に接続する。各プッシュプル増幅器においては、相補的に動作する増幅素子が配置され、隣接プッシュプル増幅器の隣接増幅素子は、逆相で動作する。接続シーケンスにおける先頭の第１プッシュプル増幅器の２次側誘導線路および最終段（第Ｎ段）のプッシュプル増幅器の２次側誘導線路の隣接端部を、それぞれ出力端として用いる。
【００１１】
この発明の別の実施の形態における電力増幅器においては、各プッシュプル増幅器の隣接する１次側誘導線路に隣接する増幅素子（ゲインブロック）として、同相で動作するゲインブロックを配置する。２次側誘導線路において対向する端部は、それぞれ一方が接地、他方が出力端として利用される。
【発明の効果】
【００１２】
この発明に従う電力増幅器においては、屈曲部を有する複数の１次側誘導線路が、互いに対向するように配置される。したがって、近接並行する１次側誘導線路において誘起される渦電流が相殺され、半導体基板における渦電流による損失は抑制される。また、渦電流抑制により、高抵抗基板を用いた場合と同等の電力付加効率および変換効率を、低抵抗の半導体基板を用いて実現することができる。
【００１３】
また、複数の誘導線路が、屈曲部により、折り込まれる形状となるため、直線的に誘導線路が配置される特許文献１のような環状構造に比べてレイアウト面積を低減することができる。また、この構成により、電力増幅器の占有面積が、誘導線路長に比例することとなり、面積削減効果が、誘導性線路が長くなるほど顕著となる。
【発明を実施するための最良の形態】
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１に従う分布型電力増幅器の平面配置を概略的に示す図である。図１において、この分布型電力増幅器は、図示しない低抵抗の半導体基板上に配置される４つのプッシュプル増幅器１ａ−１ｄを含む。これらのプッシュプル増幅器１ａ−１ｄは、それぞれ、屈曲部５が互いに対向するように、すなわち中心位置を向くように４回対称に配置されたＬ字型１次誘導性線路（インダクティブパス）２ａ−２ｄを含む。
【００１５】
これらの１次誘導性線路（インダクティブパス）各々の両端に、相補的に動作するゲインブロックとしての増幅素子が配置される。すなわち、１次インダクティブパス２ａにおいては、対向端に、増幅素子３ａａおよび３ａｂが配置される。１次インダクティブパス２ｂの対向端に、増幅素子３ｂａおよび３ｂｂが配置される。１次インダクティブパス２ｃの対向端に、増幅素子３ｃａおよび３ｃｂが配置される。１次インダクティブパス２ｄの対向端に、増幅素子３ｄａおよび３ｄｂが配置される。
【００１６】
これらの増幅素子は、３端子素子であり、図１においては、一例として、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成される。増幅素子は、ＭＯＳＦＥＴに限定されず、入力信号を増幅する機能を有し、かつ対応の１次インダクティブパスを、入力信号に従って駆動する機能を有していればよい。
【００１７】
これらの増幅素子（ＭＯＳＦＥＴ）３ａａ，３ａｂ−３ｄａ，３ｄｂは、それぞれのドレインが対応の１次インダクティブパス２ａ−２ｄに接続され、それぞれのソースが接地される。隣接する１次インダクティブパスにおいて隣接する増幅素子は、相補的に動作するため、逆相の入力信号が供給される。すなわち、増幅素子３ａａ、３ｂａ、３ｃａ、３ｄａは、それぞれ入力（ゲート）が正入力ＩＮ＋に結合される。増幅素子３ａｂ、３ｂｂ、３ｃｂ、および３ｄｂは、それぞれの入力（ゲート）が、負入力ＩＮ−に結合される。これらの入力端ＩＮ＋およびＩＮ−には、実質的に同一振幅でかつ逆位相の差動高周波信号が与えられる。
【００１８】
１次インダクティブパス２ａ−２ｄの屈曲部に対応する対称軸５は、仮想ＡＣ接地を形成する。ここで、屈曲部および対称軸は同一の参照符号で示す。この屈曲部（対称軸）５の部分から、各対応の増幅素子３ａａ、３ａｂ−３ｄａ、３ｄｂのドレインに、ＤＣ電圧（直流電圧）を供給する。１次インダクティブパス２ａ−２ｄは、この屈曲部（対称軸）５に関して線対称な形状を有する。したがって、この屈曲部（対称軸）５からＤＣ電圧を供給することにより、対応の増幅素子に対して同一インピーダンスで、ＤＣ電圧を供給することができ、各増幅素子を同一特性で動作させることが可能となる。
【００１９】
これらの１次インダクティブパス２ａ−２ｄ各々に隣接してかつその内側に、Ｌ字形状の２次インダクティブパス４ａ−４ｄが配置される。これらの２次インダクティブパス４ａ−４ｄは、それぞれ低抵抗導体１１ａ、１１ｂおよび１１ｃにより、それぞれの端部が順次接続される。２次インダクティブパス４ａおよび４ｄの未接続の端部１５ａおよび１５ｂが、それぞれ出力端ＯＵＴとして利用される。
【００２０】
１次インダクティブパス２ａ−２ｄと対応の隣接して配置される２次インダクティブパス４ａ−４ｄにより、トランスフォーマ（変圧器）が形成される。
【００２１】
隣接するプッシュプル増幅器の増幅素子のドレイン間に、キャパシタ１０ａ、１０ｂ、１０ｃおよび１０ｄがそれぞれ接続される。これらのキャパシタ１０ａ−１０ｄは、プッシュプル増幅器１ａ−１ｄの動作を安定させるために接続される。外部からの入力信号および電源電圧Ｖｄｄ（ＤＣ電圧）を供給するフィードラインを含めて、この電力増幅器の４回対称性が高い場合には、キャパシタ１０ａ−１０ｄを、１次インダクティブパス２ａ−２ｄの両端の増幅素子（ＭＯＳＦＥＴ）のドレイン間に、１次インダクティブパス２ａ−２ｄに並列に接続しても、電力増幅器の性能は、ほとんど低下しない。
【００２２】
２次インダクティブパス４ａおよび４ｄの未接続の端部は、出力端１５ａおよび１５ｄに接続され、増幅後の高周波電力が出力される。２次インダクティブパス４ｄの端部１５ｂが接地される場合には、端子１５aから、単相の信号が出力される。端部１５ａおよび１５ｂがともに非接地の場合には、これらの端子１５ａおよび１５ｂから、差動信号が出力される。
【００２３】
これらのキャパシタ１０ａ−１０ｄは、高次高調波成分を制御する。前述の特許文献１においては、プッシュプル増幅器を正方形状に配置し、その角部にキャパシタを配置する。基本周波数に対し、プッシュプル増幅段の各増幅素子に与えられるインピーダンスを誘導性とし、クラスＡ動作時には、基本波成分のインピーダンスを完全に抵抗性にすることを図る。偶数高調波成分の場合、このキャパシタ１０ａ−１０ｄ各々の両端において電圧および位相が等しくなる。したがって、これらのキャパシタ１０ａ−１０ｄは、基本波および奇数高調波成分に対して影響を及ぼす。
【００２４】
すなわち、これらのキャパシタ１０ａ−１０ｄは、偶数高調波成分に対しては高インピーダンスを与え、基本周波数成分に対し所望の誘導性インピーダンスを実現し、かつ奇数高調波成分に対し低いインピーダンスを与える。このような選択的なインピーダンス制御により、各プッシュプル増幅器１ａ−１ｄを、高効率のスイッチング増幅器として駆動することができる。
【００２５】
図２は、図１に示すプッシュプル増幅器１ａ−１ｄの電気的等価回路を示す図である。図２においては、これらのプッシュプル増幅器１ａ−１ｄを、参照番号１で代表的に示す。
【００２６】
図２において、プッシュプル増幅器１は、インダクタ２Ａと、このインダクタ２Ａの両端に接続されるＭＯＳＦＥＴ３Ａおよび３Ｂを含む。このインダクタ２Ａは、図１に示す１次インダクティブパス２ａ−２ｄ各々に対応する。ＭＯＳＦＥＴ３Ａおよび３Ｂは、それぞれ、図１に示す増幅素子３ａａ−３ｄａおよび３ａｂ−３ｄｂに対応する。
【００２７】
このプッシュプル増幅器１において、ＭＯＳＦＥＴ３Ａおよび３Ｂを差動入力ＩＮ＋およびＩＮ−の相補高周波入力信号に従って差動的に動作させることにより、インダクタ２Ａに、電流が流れ、磁界が誘起される。インダクタ２Ａが、それぞれ対応の２次インダクティブパス４ａ−４ｄと磁気的に結合され、電流を誘起する。これらの２次インダクティブパス４ａ−４ｄは、配線１１ａ−１１ｃにより連続的に接続されており、ループ状に電流が流れ、各プッシュプル増幅器１ａ−１ｄの出力が合成され、端子１５ａおよび１５ｂに合成後の出力電力が得られる。
【００２８】
インダクタ２Ａ、すなわち１次インダクティブパス２ａ−２ｄに電流が流れ、その誘起磁界により、半導体基板に渦電流が発生する。渦電流は主に１次インダクティブパス２a−２dの下部を流れるが、半導体基板では流路が限定されないため、その電流分布が広がりをもつ。図１に示すプッシュプル増幅器の配置においては、１次インダクティブパス２ａ−２ｄが互いに近接並行して配置される。また、１次インダクティブパス２ａ−２ｄにおいて、近接並行する１次インダクティブパスの隣接する端部には、逆相の信号が与えられる。したがって、半導体基板中において１次インダクティブパス２ａ−２ｄが対向する領域には、逆相の電流が誘起され、渦電流が相殺される（１次インダクティブパスにおいて対向する部分には逆方向に電流が流れ、それぞれ逆方向の渦電流を誘起する）。この結果、渦電流損失が減少し、低抵抗基板を用いた場合に生じる電力増幅器の効率低下を十分に抑制することができる（この具体的比較値については後に説明する）。
【００２９】
また、図１に示す電力増幅器の構成においては、出力端１５ａおよび１５ｂは、２次インダクティブパス４ａおよび４ｄの端部に結合され、１次インダクティブパス２ａおよび２ｄに隣接して出力端１５ａおよび１５ｂ（ＯＵＴ）が配置されている。したがって、１次インダクティブパスを横切って出力端に接続する配線を配置する必要がなく、前述の特許文献１に示される構成に比べて、幾何学的対称性がより高くなる。したがって、ＭＯＳＦＥＴ（増幅素子）３ａａ，３ａｂ−３ｄａ，３ｄｂの増幅の非線形性に起因して発生する出力信号の高調波成分を、より抑制することができる。
【００３０】
図３は、この発明の実施の形態１に従う電力増幅器の平面レイアウトを概略的に示す図である。図３において、十字形状に、インダクティブパス１２が配置される。このインダクティブパス１２は、図１に示す１次インダクティブパス２ａ−２ｄおよび２次インダクティブパス４ａ−４ｄを含む。この十字形状のインダクティブパス１２の外部の領域１５ａ−１５ｄは、空き領域として利用することができる。したがって、この発明の実施の形態１における電力増幅器の占有面積は、インダクティブパス１２の幅が単位長さであるとすると、２・２Ｌとすることができる。ここで、Ｌは、インダクティブパスの１つの直線部分の長さ（図１における屈曲点５から一方の端部までの距離）を示す。
【００３１】
図４は、前述の特許文献１に示される従来の電力増幅器の平面レイアウトを概略的に示す図である。この図４に示すように、正方形状にインダクティブパス２Ｂを配置した場合、インダクティブパスは直線状に配置され、その長さは２Ｌとなるため、そのレイアウト面積は、２Ｌ・２Ｌとなる。なお、正方形の内部領域１７においては、１次インダクティブパスで発生した磁界が合成され、また、内部領域１７に存在する金属配線により電力増幅器の性能が低下するため、他の回路を配置することは困難である。
【００３２】
したがって、この発明の実施の形態１に示す電力増幅器のレイアウト面積は、インダクティブパスの全長２Ｌに比例する。したがって、この発明の電力増幅器の配置により、前述の特許文献１に示されるような正方形状にインダクティブパスを配置する構成に較べて、大幅にレイアウト面積を低減することができる。
【００３３】
［変更例］
図５は、この発明の実施の形態１に従う分布型電力増幅器の変更例の平面配置を概略的に示す図である。図５においては、Ｎ個の変圧器２０ａ−２０ｎが、Ｎ回対称に配置される。これらの変圧器２０ａ−２０ｎは、それぞれ、インダクティブパス１２を含み、これらのインダクティブパス１２の屈曲点は、中心部に向いている。これらの変圧器２０ａ−２０ｎの各々は、プッシュプル増幅器および２次インダクティブパスを含む。
【００３４】
この図５に示す電力増幅器において、これらの変圧器２０ａ−２０ｎの接続および各増幅素子の接続および配置は、先の図１に示す電力増幅器の配置と同じである。
【００３５】
この図５に示す電力増幅器において、Ｎ回対称の位置に、変圧器を配置しており、より大きな合成出力電力を得ることができる。また、先の図１において説明した電力増幅器と同様の効果を得ることができる。この図５に示す電力増幅器の増幅動作および渦電流損失低減効果は、図１に示す電力増幅器と同様である。
【００３６】
ただし、図５に示す電力増幅器の構成の場合、１つの円形領域内に変圧器が配置されるため、その数が増大するにつれ、インダクティブパスの間の空き領域の面積が低減され、占有面積が応じて増大する。
【００３７】
以上のように、この発明の実施の形態１に従えば、分布型高周波電力増幅器において、１次および２次インダクティブパスに屈曲点を設け、この屈曲点に関して線対称な形状にに配置するとともに、各プッシュプル増幅段を、Ｎ回対称な位置に配置している。したがって、矩形形状にインダクティブパスを配置する構成に較べて占有面積を低減することができる。また、隣接プッシュプル増幅器の増幅素子を逆相で動作させており、近接並行する１次インダクティブパスに挟まれる領域おける渦電流を互いに逆方向に流すことができ、渦電流を相殺することで、渦電流損失を低減することができる。
【００３８】
また、インダクティブパスは、屈曲点に関して直線対称な形状であり、この屈曲点を仮想ＡＣ接地として利用することができ、正確に対称な位置から増幅素子に対してＤＣ電圧を供給することができる。
【００３９】
また、２次インダクティブパスの端部から出力を取出しており、この出力電力取出し配線は、１次インダクティブパスと交差することがない。したがって、各プッシュプル増幅器において特性はすべて同じとすることができ、非線形増幅による高調波成分を十分に抑制することができる。
【００４０】
［実施の形態２］
図６は、この発明の実施の形態２に従う分布型電力増幅器の平面レイアウトを概略的に示す図である。図６に示す分布型電力増幅器において、変圧器２１ａ−２１ｄが、４回対称に配置される。変圧器２１ａは、Ｌ字形状の１次インダクティブパス２２ａと、この１次インダクティブパス２２ａの外側にかつ近接してＬ字形状に配置される２次インダクティブパス２４ａと、１次インダクティブパス２２ａの両端に配置される増幅素子（ＭＯＳＦＥＴ）２３ａａおよび２３ａｂを含む。ＭＯＳＦＥＴ２３ａａおよび２３ａｂは、差動入力端ＩＮ＋およびＩＮ−に与えられる相補高周波入力信号をゲートに受ける。１次インダクティブパス２２ａは、その屈曲部５において、仮想ＡＣ接地を与え、ＤＣ電源電圧Ｖｄｄが供給される。
【００４１】
同様、変圧器２１ｂにおいても、１次インダクティブパス２２ｂ、２次インダクティブパス２４ｂが、それぞれ、変圧器２１ａの１次インダクティブパスタ２２ａ、２次インダクティブパス２４ａと線対称に配置される。この１次インダクティブパスの両端に、相補的に動作するＭＯＳＦＥＴ２３ｂａおよび２３ｂｂが配置される。
【００４２】
変圧器２１ｃにおいては、１次インダクティブパス２２ｃおよび２次インダクティブパス２４ｃが、変圧器２１ｂのインダクティブパスと線対称に配設される。１次インダクティブパス２２ｃの両端に、逆相で動作するＭＯＳＦＥＴ２３ｃａおよび２３ｃｂが配置される。
【００４３】
変圧器２１ｄにおいても、同様、１次インダクティブパス２２ｄおよび２次インダクティブパス２４ｄが変圧器２１ａの１次および２次インダクティブパスと線対称に配置される。１次インダクタンス２２ｄの両端に、逆相で動作するＭＯＳＦＥＴ２３ｄａおよび２３ｄｂが配置される。プッシュプル増幅器２１ａ−２１ｄの、入力端ＩＮ＋へは実質的に同一振幅かつ同一位相の信号が与えられ、入力端ＩＮ−へはまた、実質的に同一振幅かつ同一位相の信号が与えられる。入力端ＩＮ＋およびＩＮ−へ供給される信号は逆相の信号である。
【００４４】
ＭＯＳＦＥＴ２３ａａ，２３ａｂ−２３ｄａ，２３ｄｂの動作態様は、実施の形態１における電力増幅器のＭＯＳＦＥＴ３ａａ，３ａｂ−３ｄａ，３ｄｂの動作態様と同じであり、それらの動作説明は繰返さない。
【００４５】
２次インダクティブパス２４ａ−２４ｄが、オープンループを形成するように、導電性配線２６により順次、隣接端部において相互接続される。２次インダクティブパス２４ａおよび２４ｄの未接続の端部が、出力端２５ａおよび２５ｂに接続されて、出力信号ＯＵＴを生成する。この出力端２５ａおよび２５ｂから出力される信号は、差動信号であってもよく、また、片方を接地して単相信号としてもよい。
【００４６】
この図６に示す電力増幅器においては、１次インダクティブパス２２ａ−２２ｄが、それぞれ重なり領域２８ａ−２８ｄを有するように、絶縁膜を介して配置される。この重なり領域２８ａ−２８ｄにおいて、１次インダクティブパスと図示しない絶縁層とにより、キャパシタを構成する。
【００４７】
図７は、図６に示す重なり領域２８ｂの部分の断面構造を概略的に示す図である。図７において、１次インダクティブパス２２ａが、半導体基板３０上に形成される第１絶縁膜３１上に形成される。この第１絶縁膜および１次インダクティブパス２２ａの一部の上に、第２絶縁膜３２が形成される。第２絶縁膜３２上に、１次インダクティブパス２２ｂが形成される。この１次インダクティブパス２２ａおよび２２ｂが、重なり領域２８ｂにおいて、第２絶縁膜３２を介して互いに重なり合うように配置される。
【００４８】
この重なり領域２８ｂにおいて、１次インダクティブパス２２ａおよび２２ｂと間の第２絶縁膜３２とによりキャパシタが形成される。したがって、図１に示すキャパシタ１０ａ−１０ｄが不要となり、この電力増幅器の占有面積を低減することができる。すなわち、通常、電力増幅器の外部に、比較的大きな面積を有するキャパシタ１０ａ−１０ｄを配置する。しかしながら、これらの重なり領域２８ａ−２８ｄを用いてキャパシタを構成することにより、キャパシタの配置面積が不要となる。
【００４９】
また、２次インダクティブパス２４ａ−２４ｄが、１次インダクティブパス２２ａ−２２ｄに隣接して外部に配置される。渦電流が流れる領域は、主に１次インダクティブパス２２ａ−２２ｄの下部であり、実施の形態１と同様の作用効果により、渦電流損失は、従来の構成に較べて低減される。
【００５０】
また、ＤＣ電圧Ｖｄｄが、対称軸５の部分において１次インダクティブパス２２ａ−２２ｄに供給されている。このＤＣ電圧供給配線が、２次インダクティブパス２４ａ−２４ｄと交差するように配置される。しかしながら、このＤＣ電圧供給配線と２次インダクティブパス２４ａ−２４ｄとの交差部は、２次インダクティブパス２４ａ−２４ｄの対称軸の部分であり、各２次インダクティブパスの対称性は維持することができ、また、１次および２次インダクティブパスの幾何学的形状もそれぞれ同一であり、プッシュプル増幅器の動作特性は同一とすることができる。
【００５１】
実施の形態２における電力増幅器の動作および作用効果は、また、実施の形態１と同様である。また、この実施の形態２における電力増幅器においても、４回対称に変圧器を配置する必要がなく、Ｎ回対称に配置されてもよい。
【００５２】
また、実施の形態２における電力増幅器の構成において、重なり領域２８ａ−２８ｄによりインターディジタルキャパシタを構成してもよい。すなわち、１次インダクティブパスを、重なり領域２８ａ−２８ｄにおいて互いに噛合するように櫛の歯状に配置して、対向領域においてキャパシタを形成する。この構成の場合、１次インダクティブパス２２ａ−２２ｄを、同一層に形成することができる。
【００５３】
以上のように、この発明の実施の形態２に従えば、１次インダクティブパスの一部が重なり合うように配置し、２次インダクティブパスを１次インダクティブパスの外部に配置している。したがって、回路動作安定化のためのキャパシタンスを余分に外部に設ける必要がなく、電力増幅器の占有面積を、動作安定性を損なうことなく低減することができる。
【００５４】
［実施の形態３］
図８は、この発明の実施の形態３に従う電力増幅器の平面レイアウトを概略的に示す図である。この図８に示す電力増幅器の構成においても、４回対称に配置された線対称のＬ字型１次インダクティブパス４２ａ−４２ｄが設けられる。これらの１次インダクティブパス４２ａ−４２ｄは、各々、屈曲部４５の角が、中心部を向いて配置され、その屈曲部４５の対称軸４５は仮想ＡＣ接地として機能し、この対称軸４５部分に、ＤＣ電圧Ｖｄｄが供給される。ここで、屈曲部と対称軸とは同一参照番号を付す。
【００５５】
１次インダクティブパス４２ａの両端に、増幅素子としての、ＭＯＳＦＥＴ４３ａａおよび４３ａｂが配置される。これらのＭＯＳＦＥＴ４３ａａおよび４３ａｂは、ゲートが相補な入力端ＩＮ＋およびＩＮ−に結合される。
【００５６】
１次インダクティブパス４２ｂは、その両端に、増幅素子としてのＭＯＳＦＥＴ４３ｂａおよび４３ｂｂが配置される。これらのＭＯＳＦＥＴ４３ｂａおよび４３ｂｂも、ゲートが、相補入力端ＩＮ＋およびＩＮ−にゲートが結合される。
【００５７】
１次インダクティブパス４２ｃも、その両端に、増幅素子としての、ＭＯＳＦＥＴ４３ｃａおよび４３ｃｂが配置され、１次インダクティブパス４２ｄも、その両端に、増幅素子としてのＭＯＳＦＥＴ４３ｄａおよび４３ｄｂが配置される。
【００５８】
１次インダクティブパス４２ａ−４２ｄ各々において、その両端に配置されるＭＯＳＦＥＴは、差動信号をゲートに受け、逆相で動作する。しかしながら、これらの１次インダクティブパス４２ａ−４２ｄにおいて、隣接する１次インダクティブパスの隣接する端部に接続されるＭＯＳＦＥＴは同相で動作する。たとえば、１次インダクティブパス４２ａおよび４２ｂの隣接端部に配置されるＭＯＳＦＥＴ４３ａｂおよび４３ｂｂは、それぞれゲートが、入力端ＩＮ−に結合される。
【００５９】
これらの１次インダクティブパス４２ａ−４２ｄの間に、１次インダクティブパス４２ａおよび４２ｃに隣接して、Ｌ字形状の２次インダクティブパス４４ａおよび４４ｂが点対称に配置され、その角部が中心部を向くように配置される。
【００６０】
２次インダクティブパス４４ａおよび４４ｂは、互いに対向する端部において、一方端部が、出力端に接続され、他方端が接地ノードに接続される。すなわち、２次インダクティブパス４４ａは、一端４６ａが出力端として機能して、出力信号ＯＵＴを生成し、他方端４６ｂは、接地ノードに結合される。２次インダクティブパス４４ｂにおいては、２次インダクティブパス４４ａの端部４６ａおよび４６ｂそれぞれに対向する端部４７ｂおよび４７ａが、それぞれ接地ノードおよび出力端に接続される。
【００６１】
電力増幅器は、さらに、ＭＯＳＦＥＴ４３ａｂのドレインノードとＭＯＳＦＥＴ４３ｄａのドレインノードの間に接続されるキャパシタ４８ａと、ＭＯＳＦＥＴ４３ｂｂのドレインノードとＭＯＳＦＥＴ４３ａａのドレインノードの間に接続されるキャパシタ４８ｂを含む。さらに、ＭＯＳＦＥＴ４３ｂａおよび４３ｃｂのドレインノードが、キャパシタ４８ｃにより相互接続され、ＭＯＳＦＥＴ４３ｃａおよび４３ｄｂのドレインノードが、キャパシタ４８ｄにより相互接続される。これらのキャパシタ４８ａ−４８ｄは、逆相で動作するＭＯＳＦＥＴのドレインノードを接続する。このキャパシタ４８ａ−４８ｄは、実施の形態１と同様、電力増幅器の動作の安定化のために設けられている。入力信号／電圧を供給するフィードラインを含めてこれらの４つのプッシュプル増幅器（１次インダクティブパスと両端のＭＯＳＦＥＴで構成される）の幾何学的対称性が高い場合は、キャパシタ４８ａ−４８ｄを、１次インダクティブパス４２ａ−４２ｄの両端に設けられるＭＯＳＦＥＴのドレインノードに接続しても、電力増幅器の性能はほとんど低下しない。
【００６２】
図９は、図８に示す電力増幅器の電気的等価回路を示す図である。図９において、２次インダクティブパス４４ａおよび４４ｂにより、それぞれ、変圧器の２次側インダクタ４４ａｌおよび４４ｂｌが形成される。これらの２次側インダクタ４４ａｌおよび４４ｂｌは、出力ノード４６ａｌおよび４７ａｌについて逆相で動作する。
【００６３】
図８に示す端子４６ｂおよび４７ｂが、それぞれ接地端４６ｂｌおよび４７ｂｌに対応する。図８に示す出力端４６ａおよび４７ａが、出力ノード４６ａｌおよび４７ａｌにそれぞれ対応する。
【００６４】
２次インダクティブパス４４ａに隣接してかつ対向して、１次インダクティブパス４２ａ、４２ｂおよび４２ｄが配置される。したがって、１次インダクティブパス４２ａは、その全体が、２次側インダクタ４４ａｌに対向する１次側インダクタ４２ａｌを構成し、一方、２次インダクティブパス４２ｂおよび４２ｄは、それぞれ一部が、２次側インダクタ４４ａｌに対向する１次側インダクタ４２ｂｌおよび４２ｄｌａを構成する。
【００６５】
また、２次側インダクティブパス４４ｂは、１次インダクティブパス４２ｃ全体と対向し、また１次インダクティブパス４２ｂおよび４２ｄの半分の領域と対向する。したがって、１次インダクティブパス４２ｃにより、２次側インダクタ４４ｂｌに全体が対向する１次側インダクタ４２ｃｌが形成され、１次インダクティブパス４２ｂおよび４２ｄにより、２次側インダクタ４４ｂｌに一部が対向する１次側インダクタ４２ｂｌおよび４２ｄｌｂが形成される。
【００６６】
１次側インダクタにおいて、キャパシタ４８ａ−４８ｄが、それぞれ、隣接１次側インダクタの逆相ノードの間に接続される。すなわち、キャパシタ４８ａが、１次側インダクタ４２ｄｌａの＋ノードと１次側インダクタ４２ａｌの−ノードとの間に接続され、キャパシタ４８ｂが、１次側インダクタ４２ａｌの＋ノードと１次側インダクタ４２ｂｌの−ノードとの間に接続される。キャパシタ４８ｃが、１次側インダクタ４２ｂｌの＋ノードと１次側インダクタ４２ｃｌの−ノードとの間に接続され、キャパシタ４８ｄが、１次側インダクタ４２ｃｌの＋ノードと１次側インダクタ４２ｄｌｂの−ノードとの間に接続される。
【００６７】
この１次側インダクタ４２ａｌ−４２ｄｌそれぞれに対応して、交流源５３ａ−５３ｄが配置される。これらの交流源５３ａ−５３ｄは、それぞれ、図８に示すＭＯＳＦＥＴ４３ａ，４３ａｂ−４３ｄａ，４３ｄｂにより実現され、＋入力および−入力が、それぞれ、入力端ＩＮ＋およびＩＮ−を介して伝達される信号を受けるＭＯＳＦＥＴに対応する。
【００６８】
この図９に示す電気的等価回路から明らかなように、２次インダクティブパス４４ａおよび４４ｂが、それぞれ相互接続されずに、個々に分離して配置される。２次インダクタブパス４４ａおよび４４ｂは、それぞれ対向してかつ隣接して配置される１次インダクティブパスとの間の磁気結合により電流を生成する。１次インダクティブパス４２ａ−４２ｄにおいて、隣接するパスにおいては同一方向に電流が流れる。したがって、２次インダクティブパス４４ａおよび４４ｂ各々においては、対応の１次インダクティブパスからの誘起磁界により同一方向に電流が流れる。また、１次インダクティブパス４２ａ−４２ｄにおいて対向する端部のＭＯＳＦＥＴには、同相の信号が与えられるため、これらの２次インダクティブパス４４ａおよび４４ｂには逆相の電流が流れる。したがって、出力端４６ａおよび４７ａには、逆相の信号が現れる。２次インダクティブパス４４ａおよび４４ｂ各々において、隣接する１次インダクティブパスの電流を合成して出力電力を生成するため、電力増幅を行なうことができる。この場合、一部が対向する１次インダクティブパスからの誘導磁界が、２次インダクティブパスに対して重畳されるため、電力増幅時の変換効率を高くすることができる。この変換効率については、後に具体的に説明する。
【００６９】
図８に示す構成においては、１次インダクティブパス４２ａ−４２ｄの間の領域には、１つの２次インダクティブパス４４ａ、４４ｂが配置されるだけであり、２つの２次インダクティブパスが１次インダクティブパスの間に配置される構成に比べて、さらに、電力増幅器の占有面積を低減することができる。
【００７０】
また、図８に示す構成においては、近接並行する１次インダクティブパス（たとえば1時インダクティブパス４２ａおよび４２ｂ）に同相の電流が流れるため、実施の形態１と同様の効果は生じない。しかしながら、１次インダクティブパス４２ａ−４２ｄにおいて、鏡像対称位置にある１次インダクティブパス（たとえば１次インダクティブパス４２ａおよび４２ｃ）には逆相の電流が流れるため、電力増幅器の中心領域において渦電流が相殺される。この結果、渦電流損失が減少し、低抵抗基板を用いた場合に生じる電力増幅器の効率低下を十分に抑制することができる（この具体的数値については後に説明する）。
【００７１】
また、図９に示す電力増幅器の構成から、２次側インダクタ４４ａｌに対向する１次側インダクタ４２ａｌ、４２ｂｌおよび４２ｄｌには同相電流が流れ、また２次側インダクタ４４ｂｌに対向する１次側インダクタ４２ｂｌ、４２ｃｌおよび４２ｄｌには、同相の電流が流れる。したがって、２次インダクティブパスにおいて、対応する３つの１次インダクティブパスとの間の磁気結合により電力合成を行なうことができる。
【００７２】
以上のように、この発明の実施の形態３に従えば、１次インダクティブパスを４回対称位置に配置し、隣接端を同相で駆動し、また、これらの１次インダクティブパスの間に、個々に分離される２次インダクティブパスを配置している。また、これらの２次インダクティブパスの対向する端部を、それぞれ一方を接地ノード、他方を出力ノードに設定している。これにより、２次インダクティブパスに対して磁気結合される１次インダクティブパスを多くすることができ、トランスフォーマ（変圧器）の結合係数を増大させることができる。また、２つの２次インダクティブパスが用いられているだけであり、隣接する１次インダクティブパスの間に１つの１次インダクティブパスが配置されるだけであるため、電力増幅器の占有面積を一層低減することができる。
【００７３】
また、２次インダクティブパスの全長が、実施の形態１の構成に較べて半分になるため、導体損が減少し、電力増幅器の効率が向上する。
【００７４】
［実施例］
図１０は、この発明に従う電力増幅器と従来の電力増幅器の性能の比較を示す図である。この図１０に示すグラフにおいては、縦軸に、電力付加効率（単位％）および３次高調波歪（単位ｄＢｃ）を示し、横軸に基板抵抗を示す。用いられる電力増幅器の１次インダクティブパスの長さ（２Ｌ）は、１ｍｍである。プッシュプル増幅器は４つ設けられる。基板抵抗率は、１ｋΩｃｍおよび４０Ωｃｍを高抵抗基板および低抵抗基板を代表する抵抗率として用いる。
【００７５】
図１０においては、実施の形態１および実施の形態３において用いられた電力増幅器の性能を従来構造と比較して示す。この従来構造は、先の特許文献１に示されるように、１次インダクティブパスが直線状に配置され、プッシュプル増幅器が正方形形状に配置される構成である。
【００７６】
電力付加効率は、基板抵抗率が１ｋΩｃｍおよび４０Ωｃｍいずれの場合においても、実施の形態１の構成は従来構造よりも高く、従来構造は実施の形態３の構成よりも高い。一方、３次高調波歪については、基板抵抗率が１ｋΩｃｍおよび４０Ωｃｍの場合、実施の形態１の構成は実施の形態３の構成よりも小さく、実施の形態３の構成は従来構造よりも小さい。すなわち、すなわち、実施の形態１およびＩ実施の形態３の３次高調波歪は、従来構造に較べて抑制されている。実施の形態１および３において、３次高調波歪特性が、従来構造に比べてより優れているのは、以下の理由による。出力端は、１次インダクティブパスの端部に配置されている。したがって、各プッシュプル増幅器の幾何学的形状はすべての同一とすることができ、インピーダンス分布が等しく対称となり、ＭＯＳＦＥＴ（増幅素子）による増幅の非線形性により発生する信号の歪みを抑制することができる。
【００７７】
また、電力付加効率の高抵抗基板および低抵抗基板の間の効率低下量は、従来構造に較べて実施の形態１および３の方が十分に小さい。すなわち、実施の形態１および３においては、従来構造に較べて低抵抗基板を用いる際の渦電流損失を効果的に抑制していることが示される。また、実施の形態３の方が、実施の形態１に較べて電力付加効率が高く、また、より一層渦電流損失を低減していることが示される。
【００７８】
実施の形態２についてその特性結果は示していない。しかしながら、実施の形態１において用いられるキャパシタが、実施の形態２においては１次インダクティブパスを重ならせて形成するだけであり、実施の形態１と同様の特性結果を得ることができる。
【００７９】
したがって、図１０に示すように、１次インダクティブパスに屈曲部を設け、これらの屈曲部を、互いに対向するように、すなわち電力増幅器の中心付近に配置することにより、従来構造のような正方形形状に直線的に１次インダクティブパスを配置する構成に比べて、渦電流損失および高調波歪みを大幅に改善することができる。
【００８０】
また、実施の形態３においては、従来構造に比べて電力増幅器の効率を大幅に増大することができる。
【産業上の利用可能性】
【００８１】
この発明は、半導体基板上に集積化される電力増幅器に適用することにより、小占有面積で高効率かつ低歪の電力増幅器を実現することができる。特に、携帯機器などの中心部における高周波増幅部に本発明に従う電力増幅器を適用することにより、小占有面積で効率的に電力増幅を行なう高周波電力増幅器を実現することができる。
【図面の簡単な説明】
【００８２】
【図１】この発明の実施の形態１に従う分布型高周波電力増幅器の平面配置を概略的に示す図である。
【図２】図１に示すプッシュプル増幅器の電気的等価回路を示す図である。
【図３】図１に示す電力増幅器の占有面積を概略的に示す図である。
【図４】従来の電力増幅器の占有面積を概略的に示す図である。
【図５】この発明の実施の形態１の変更例の電力増幅器の配置を概略的に示す図である。
【図６】この発明の実施の形態２に従う分布型高周波電力増幅器の平面配置を概略的に示す図である。
【図７】図６に示す重なり領域の断面構造を概略的に示す図である。
【図８】この発明の実施の形態３に従う分布型高周波電力増幅器の平面配置を概略的に示す図である。
【図９】図８に示す電力増幅器の電気的等価回路を示す図である。
【図１０】この発明の実施の形態１および３に従う電力増幅器と従来の電力増幅器の性能比較を示す図である。
【符号の説明】
【００８３】
１ａ−１ｄ  プッシュプル増幅器、２ａ−２ｄ  １次インダクティブパス、４ａ−４ｄ  ２次インダクティブパス、３ａａ，３ａｂ，３ｂａ，３ｂｂ，３ｃａ，３ｃｂ，３ｄａ，３ｄｂ  増幅素子（ＭＯＳＦＥＴ）、１０ａ−１０ｄ  キャパシタンス、１５ａ，１５ｂ  出力端、１１ａ−１１ｃ  配線、２０ａ−２０ｎ  変圧器、２１ａ−２１ｄ  変圧器、２２ａ−２２ｄ  １次インダクティブパス、２４ａ−２４ｄ  ２次インダクティブパス、２３ａａ，２３ａｂ，２３ｂａ，２３ｂｂ，２３ｃａ，２３ｃｂ，２３ｄａ，２３ｄｂ  増幅素子（ＭＯＳＦＥＴ）、２８ａ−２８ｄ  重なり領域、５  屈曲部（対称軸）、４２ａ−４２ｄ  １次インダクティブパス、４４ａ，４４ｂ  ２次インダクティブパス，４３ａａ，４３ａｂ，４３ｂａ，４３ｂｂ，４３ｃａ，４３ｃｂ，４３ｄａ，４３ｄｂ  増幅素子（ＭＯＳＦＥＴ）、４８ａ−４８ｄ  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004992130.tif 000009
【図９】
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【図１０】
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