(57)【特許請求の範囲】
【請求項１】
被試験物を試験するための複数の試験波形を出力する出力手段を備えた波形発生装置において、
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から１つのトリガー信号の選択を行うＯＲ回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える波形発生装置。
【請求項２】
請求項１に記載の波形発生装置を備えた半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形発生装置及び半導体試験装置に関する
【背景技術】
【０００２】
従来から、トリガー信号によって任意波形を発生させる波形発生装置が知られている。
【０００３】
図９を参照して、従来の波形発生装置１０１の概略構成を説明する。波形発生装置１０１は、半導体試験装置１００に備えられている。
【０００４】
波形発生装置１０１は、外部からのＴｒｉｇｇｅｒ（トリガー信号）によって試験波形（任意波形）を発生させ、当該発生された任意波形を被測定物ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）１０５に出力する。トリガー信号は、デジタルピンモジュール１０２からのパターン同期信号、デジタイザ１０３からの取り込み開始／終了信号、被測定物１０５からのステータス信号、ハンドラー・プローバー１０４からの信号、その他の測定器１０６からの信号などに該当する。
【０００５】
次に図１０を参照して、波形発生装置１０１の内部構成を説明する。波形発生装置１０１は、ＣＰＵ（Central  Processing  Unit）１１０と、記憶部１１１と、出力部１１２と、を備えて構成される。
【０００６】
ＣＰＵ１１０は、波形発生装置１０１の各部を制御する。具体的には、ＣＰＵ１１０は、トリガー信号が入力されると、入力されたトリガー信号に対して割り当てられた任意波形データを記憶部１１１から読み出し、当該読み出された任意波形データに基づいて、出力部１１２に任意波形を出力させる。
【０００７】
記憶部１１１は、ＲＡＭ（Random  Access  Memory）により構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア（メモリエリア）を有する。具体的には、記憶部１１１は、複数のメモリエリアのそれぞれに任意波形データを記憶する。
【０００８】
出力部１１２は、ＣＰＵ１１０からの指示に従って、任意波形を被測定物１０５に出力する。
【０００９】
次に図１１を参照して、トリガー信号に対して割り当てられた任意波形を出力する動作について説明する。図１１は、Ｔｒｉｇｇｅｒ１〜４（トリガー信号１〜４）に対して波形（任意波形）Ａ，Ｂ，Ｃ，Ｄがそれぞれ定義された（割り当てられた）ことを示す図である。この場合、波形発生装置１０１にトリガー信号１〜４が入力されると、トリガー信号に対する任意波形の割り当てに従って、任意波形Ａ〜Ｄが発生される。例えば、トリガー信号１が入力されると、記憶部１１１から任意波形データＡが読み出される。そして、当該読み出された任意波形データＡに基づいて、出力部１１２から任意波形Ａが被測定物１０５に出力される。トリガー信号２〜４が入力された場合についても同様の動作が行われる。
【００１０】
また、周波数及び位相データを、外部より高速でかつ両データを同時に変更することのできる手段を備えた波形発生装置も知られている（例えば、特許文献１参照）。
【特許文献１】特開平８−３３０９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の被測定物１０５は、複雑な機能を持つので試験に要求される任意波形が多種多様である。例えば、図１２に示すように波形（任意波形）が１００種類あったとする。この場合、それぞれの任意波形をトリガー信号に割り当てると、１００本ものトリガー信号の入力が必要となる。このため、多数のトリガー信号を入力するための配線や入出力端子（ＩＯ）数が膨大となる。また、部品点数（配線やＩＯ数）が増えるとコストアップになる。
【００１２】
トリガー信号の入力数の増加を防ぐには、試験の途中でトリガー信号に対する任意波形の定義（割り当て）を書き換えて対応する技術が知られている。例えば、図１３に示すように、試験開始時に、Ｔｒｉｇｇｅｒ１（トリガー信号１）を波形（任意波形）Ａに割り当てる。その後、任意波形Ａを任意波形Ｅに書き換え、トリガー信号１を任意波形Ｅに割り当てる。さらにその後、任意波形Ｅを任意波形Ｆに書き換えて、トリガー信号１を任意波形Ｆに割り当てる。これにより、トリガー信号１本に対して複数の任意波形を割り当てることができるので、トリガー信号の入力数が膨大になることを防ぐことができる。
【００１３】
しかしながら、試験中の任意波形の定義の書き換えは、被測定物１０５（被試験物）の試験時間のスループットを悪化させる原因となっていた。つまり、任意波形の定義の書き換え時間が試験時間を長くする（試験時間のスループットを悪化させる）要因となっていた。
【００１４】
本発明の課題は、被試験物の試験時間のスループットを向上させ、かつ、トリガー信号の入力数の増加を防ぐことである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１に記載の発明の波形発生装置は、
被試験物を試験するための複数の試験波形を出力する出力手段を備えた波形発生装置において、
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から１つのトリガー信号の選択を行うＯＲ回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える。
【００１９】
請求項２に記載の発明の半導体試験装置は、
請求項１に記載の波形発生装置を備える。
【発明の効果】
【００２０】
請求項１に記載の発明によれば、アドレスカウンターは、トリガー信号が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、制御手段は、アドレスカウンターにより出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形データを読み出し、当該読み出された試験波形データに基づいて、出力手段により試験波形を出力させる。これにより、トリガー信号が入力される毎に、被試験物を試験する順番で試験波形が出力されるので、試験波形が多種であっても被試験物の試験中に試験波形の定義の書き換えを行う必要がなく、被試験物の試験時間のスループットを向上させることができる。また、選択手段により選択された１つのトリガー信号がアドレスカウンターに入力される。これにより、被測定物の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を入力させることなく、選択手段により選択された１つのトリガー信号のみで被測定物の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。
【００２３】
請求項２に記載の発明によれば、波形発生装置を備えた半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００２５】
（第１の実施の形態）
図１〜図４を参照して本発明に係る第１の実施の形態を説明する。先ず、図１を参照して本実施の形態の波形発生装置１１の構成を説明する。波形発生装置１１は、半導体試験装置１０に備えられている。
【００２６】
具体的には、波形発生装置１１は、外部からのＴｒｉｇｇｅｒ（トリガー信号）によって試験波形（任意波形）を発生させ、当該発生された任意波形を被測定物１５に出力する。トリガー信号とは、任意波形を発生させるタイミングを示す信号のことをいう。トリガー信号は、具体的には、デジタルピンモジュール１２からのパターン同期信号、デジタイザ１３からの取り込み開始／終了信号、被試験物としての被測定物１５からのステータス信号、ハンドラー・プローバー１４からの信号、その他の測定器１６からの信号などに該当する。また、トリガー信号によって任意波形を発生させるとは、予め各トリガー信号に対して任意波形を定義し（割り当てて）、トリガー信号が入力されたときに、入力されたトリガー信号に対して定義された任意波形データを記憶部２３から読み出すことをいう。また、任意波形とは、被測定物１５を試験するための波形のことをいう。任意波形は、例えば、サイン波、ＤＣ（直流：Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）波などに該当する。
【００２７】
次に、図２を参照して、波形発生装置１１の内部構成を説明する。図２に示すように、波形発生装置１１は、制御手段としてのＣＰＵ２１と、アドレスカウンター２２と、記憶手段としての記憶部２３と、出力部２４と、を備えて構成される。
【００２８】
ＣＰＵ２１は、波形発生装置１１の各部を制御する。具体的には、ＣＰＵ２１は、アドレスカウンター２２により出力されたアドレスに対応する記憶部２３のメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形（任意波形）データを読み出し、当該読み出された任意波形データに基づいて、出力部２４から任意波形を出力させる。アドレスとは、各メモリエリアを識別するための情報のことをいい、各メモリエリアに関連付けられている。
【００２９】
アドレスカウンター２２は、Ｔｒｉｇｇｅｒ（トリガー信号）が入力され、当該トリガー信号が入力される毎に記憶部２３の各メモリエリアに関連付けられたアドレスをカウントしてＣＰＵ２１に出力する。
また、アドレスカウンター２２に入力されるトリガー信号は、選択手段としての選択部（図示省略）により選択されたトリガー信号が入力される。ここで、選択部は、例えば、ＯＲ回路により構成される。具体的には、選択部は、外部機器（デジタルピンモジュール１２、デジタイザ１３、ハンドラー・プローバー１０４、被測定物１０５、その他の測定器１０６）のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う。そして、選択したトリガー信号をアドレスカウンター２２に出力する。
【００３０】
記憶部２３は、ＲＡＭにより構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア（メモリエリア）を有する。具体的には、記憶部２３は、各任意波形データを記憶する複数のメモリエリアを有し、各任意波形データを被測定物１５へ出力する順番で当該各メモリエリアに記憶する。
【００３１】
出力部２４は、ＣＰＵ２１からの指示に従って、複数の任意波形（例えば、サイン波、ＤＣ波等）を被測定物１５に出力する。例えば、予め、サイン波、ＤＣ波の順で任意波形の出力順が決定していた場合、出力部２４は、サイン波、ＤＣ波の順で任意波形を出力する。
【００３２】
次に図３を参照して、波形発生装置１１の動作を説明する。図３は、記憶部２３のメモリエリア２３Ａ〜２３Ｄのそれぞれに波形（任意波形）データＡ〜Ｄが記憶されていることを示す図である。通常の試験では、被測定物１５を試験する順番（任意波形を出力する順番）は予め決められている。これにより、任意波形を出力する順番で任意波形データが記憶部２３の各メモリエリアに記憶される。例えば、任意波形を出力する順番が任意波形Ａ、Ｂ、Ｃ、Ｄの順である場合、任意波形Ａ、Ｂ、Ｃ、Ｄの順で記憶部２３内のメモリエリア２３Ａ〜２３Ｄのそれぞれに任意波形データが記憶される。
【００３３】
以下、図３の条件における波形発生装置１１の動作について説明する。ここで、メモリエリア２３Ａ〜２３Ｄは、それぞれ、アドレス「１００番地」〜「１０３番地」が関連付けられているとする。また、アドレスカウンター２２は、トリガー信号１が入力される毎にメモリエリア２３Ａ〜２３Ｄのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号１をメモリエリア２３Ａに記憶されている任意波形データＡに割り当てて試験が開始されるとする（例えば、試験開始の最初のトリガー信号１が入力されると、アドレスカウンター２２は、メモリエリア２３Ａのアドレス「１００番地」を出力するものとする）。
【００３４】
先ず、アドレスカウンター２２にトリガー信号１が入力される。トリガー信号１が入力されると、アドレスカウンター２２によりアドレス「１００番地」がカウントされ、アドレス「１００番地」が記憶部２３を介してＣＰＵ２１に出力される。そして、ＣＰＵ２１により、アドレス「１００番地」に対応する記憶部２３のメモリエリア２３Ａが参照される。そして、参照されたメモリエリア２３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。このとき、任意波形Ａが出力されると同時に、アドレスカウンター２２によりアドレスが「１００番地」から「１０１番地」にカウントアップされる。
【００３５】
そして、次のトリガー信号１がアドレスカウンター２２に入力される。ここで、先のトリガー信号１によりアドレスが「１０１番地」にカウントアップされている。このため、次のトリガー信号１が入力されると、アドレスカウンター２２によりアドレス「１０１番地」が記憶部２３を介してＣＰＵ２１に出力される。そして、ＣＰＵ２１により、アドレス「１０１番地」に対応するメモリエリア２３Ｂが参照される。そして、参照されたメモリエリア２３Ｂに記憶されている任意波形データＢが読み出される。そして、読み出された任意波形データＢに基づいて、出力部２４から任意波形Ｂが被測定物１５に出力される。このとき、任意波形Ｂが出力されると同時に、アドレスカウンター２２によりアドレスが「１０２番地」にカウントアップされる。以下、同様の動作が行われる。
【００３６】
上記の動作により、例えば、図４に示すように、多種の任意波形Ａ〜Ｘを用いて試験を行う場合であっても、１つのトリガー信号１の入力だけで任意波形を出力することが可能となる。  
【００３７】
以上、本実施の形態によれば、アドレスカウンター２２は、トリガー信号１が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、ＣＰＵ２１は、アドレスカウンター２２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出し、当該読み出された試験波形データに基づいて、出力部２４から試験波形を出力させる。これにより、トリガー信号が入力される毎に、被測定物１５を試験する順番で任意波形が出力されるので、任意波形が多種であっても被測定物１５の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物１５の試験時間のスループットを向上させることができる。
【００３８】
また、選択部により選択された１つのトリガー信号がアドレスカウンター２２に入力される。これにより、被測定物１５の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部２３へ入力させることなく、選択部により選択された１つのトリガー信号のみで被測定物１５の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。
【００３９】
また、波形発生装置１１を備えた半導体試験装置１０を提供することができる。  
【００４０】
（第２の実施の形態）
図５〜図８を参照して、本発明に係る第２の実施の形態を説明する。図５に本発明に係る波形発生装置１１Ａの構成を示す。以下、波形発生装置１１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。また、波形発生装置１１Ａは、波形発生装置１１と同様に半導体試験装置１０に備えられているものとする。
【００４１】
波形発生装置１１Ａは、制御手段としてのＣＰＵ３１と、アドレスカウンター３２と、記憶部３３と、出力手段としての出力部２４と、入力手段としてのＡＮＤ回路３４と、を備えて構成される。
【００４２】
ＣＰＵ３１は、アドレスカウンター３２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形（任意波形）データを読み出し、当該読み出された任意波形データに基づいて、出力部２４から任意波形を出力させる。
【００４３】
アドレスカウンター３２は、ＡＮＤ回路３４にトリガー信号及びカウント信号としてのｎｅｘｔ（ネクスト）信号が入力された場合はアドレスをカウントして出力し、ＡＮＤ回路３４にネクスト信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。ここで、ネクスト信号とは、記憶部３３におけるメモリエリアのアドレスのカウントを指示する信号のことをいう。
【００４４】
具体的には、アドレスカウンター３２は、ＡＮＤ回路３４からアドレスをカウントアップする指示信号が入力された場合、アドレスをカウントアップし、カウントアップされたアドレスを記憶部３３を介してＣＰＵ３１に出力する。また、アドレスカウンター３２は、ＡＮＤ回路３４からアドレス値をカウントアップしない指示信号が入力された場合、アドレスをカウントアップせず、カウントアップされていないアドレスを記憶部３３を介してＣＰＵ３１に出力する。
【００４５】
記憶部３３は、ＲＡＭにより構成される。記憶部３３は、任意波形を記憶する複数のメモリエリアを有し、異なる波形を有する任意波形データを当該各メモリエリアに記憶する。
【００４６】
ＡＮＤ回路３４は、トリガー信号及びネクスト信号、又はトリガー信号のみが入力される。ネクスト信号は、試験の前回時において、被測定物１５に出力された任意波形と異なる波形を有する任意波形を出力する場合に、トリガー信号と共にＡＮＤ回路３４に入力される。例えば、試験の前回時において、被測定物１５にサイン波が出力され、今回の試験時でＤＣ波を被測定物１５に出力する場合、ネクスト信号及びトリガー信号がＡＮＤ回路３４に入力される。一方、試験の前回時において、被測定物１５にサイン波が出力され、今回の試験時においてもサイン波を被測定物１５に出力する場合、トリガー信号のみがＡＮＤ回路３４に入力される。
【００４７】
具体的には、ＡＮＤ回路３４は、トリガー信号及びネクスト信号が入力された場合、アドレス値をカウントアップする指示信号をアドレスカウンター３２に出力する。また、ＡＮＤ回路３４は、ネクスト信号が入力されないでトリガー信号のみが入力された場合、アドレス値をカウントアップしない指示信号をアドレスカウンター３２に出力する。
【００４８】
また、ＡＮＤ回路３４に入力されるトリガー信号は、選択部（図示省略）により選択されたトリガー信号が入力される。ここで、選択部は、例えば、ＯＲ回路により構成される。具体的には、選択部は、外部機器（デジタルピンモジュール１２、デジタイザ１３、ハンドラー・プローバー１０４、被測定物１０５、その他の測定器１０６）のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う。そして、選択したトリガー信号をＡＮＤ回路３４に出力する。
【００４９】
次に図６及び図７を参照して、波形発生装置１１Ａの動作について説明する。図６は、記憶部３３のメモリエリア３３Ａ〜３３Ｄのそれぞれに任意波形データＡ〜Ｄが記憶されていることを示す図である。図７は、波形（任意波形）を出力する順番とトリガー信号との関係を示す図である。
【００５０】
図６に示す波形（任意波形）Ａ〜Ｄは、それぞれ異なる波形を有する。例えば、任意波形データＡは、１ＫＨｚのサイン波、任意波形データＢは１０ＫＨｚのサイン波、任意波形データＣはＤＣ波、任意波形データＤはランプ波であり、それぞれが異なる波形を有する。任意波形データＡ〜Ｄは、記憶部３３内のメモリエリア３３Ａ〜３３Ｄにそれぞれ記憶される。
【００５１】
また、通常の試験では、任意波形を出力する順番は、予め決められている。例えば、図７に示すように、任意波形Ａ→任意波形Ａ→任意波形Ｂ→任意波形Ｃ→任意波形Ｃ→任意波形Ｃ→任意波形Ｃの順番で任意波形を出力する順番が予め設定されている。
【００５２】
以下、図６及び図７（新方式−２）の条件における波形発生装置１１Ａの動作を説明する。ここで、メモリエリア３３Ａ〜３３Ｄは、それぞれ、アドレス「１００番地」〜「１０３番地」が関連付けられているとする。また、アドレスカウンター３２は、トリガー信号１が入力される毎にメモリエリア３３Ａ〜３３Ｄのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号１をメモリエリア３３Ａに記憶されている任意波形Ａに割り当てて試験が開始されるとする（例えば、試験開始の最初のトリガー信号１が入力されると、アドレスカウンター３２は、メモリエリア３３Ａのアドレス「１００番地」を出力するものとする）。
【００５３】
先ず、ＡＮＤ回路３４にＴｒｉｇｇｅｒ１（トリガー信号１）が入力される（図７の新方式−２の（１）に該当）。この場合、アドレスカウンター３２によりアドレス「１００番地」がカウントされ、アドレス「１００番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１００番地」に対応する記憶部３３のメモリエリア３３Ａが参照される。そして、参照されたメモリエリア３３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。ここで、ＡＮＤ回路３４にはトリガー信号１のみが入力されている。このため、アドレスカウンター３２はアドレスのカウントアップを行わない。
【００５４】
そして、ＡＮＤ回路３４にＴｒｉｇｇｅｒ１＋ｎｅｘｔ（トリガー信号１及びネクスト信号）信号が入力される（図７の新方式−２の（２）に該当）。ここで、先のトリガー信号１（図７の新方式−２の（１）で入力された信号）によりアドレスはカウントアップされていない。このため、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されると、アドレスカウンター３２によりアドレス「１００番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１００番地」に対応するメモリエリア３３Ａが参照される。そして、参照されたメモリエリア３３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。また、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されるので、任意波形Ａが出力されると同時に、アドレスカウンター３２によりアドレスが「１００番地」から「１０１番地」にカウントアップされる。
【００５５】
そして、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力される（図７の新方式−２の（３）に該当）。このとき、先のトリガー信号１及びネクスト信号（図７の新方式−２の（２）で入力された信号）によりアドレスはカウントアップされている。このため、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されると、アドレスカウンター３２によりアドレス「１０１番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１０１番地」に対応するメモリエリア３３Ｂが参照される。そして、参照されたメモリエリア３３Ｂに記憶されている任意波形データＢが読み出される。そして、読み出された任意波形データＢに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。また、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されるので、任意波形Ｂが出力されると同時に、アドレスカウンター３２によりアドレスが「１０１番地」から「１０２番地」にカウントアップされる。
【００５６】
そして、ＡＮＤ回路３４にトリガー信号１が入力される（図７の新方式−２の（４）に該当）。このとき、先のトリガー信号１及びネクスト信号（図７の新方式−２の（３）で入力された信号）によりアドレスはカウントアップされている。このため、ＡＮＤ回路３４にトリガー信号１が入力されると、アドレスカウンター３２によりアドレス「１０２番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１０２番地」に対応するメモリエリア３３Ｃが参照される。そして、参照されたメモリエリア３３Ｃに記憶されている任意波形データＣが読み出される。そして、読み出された任意波形データＣに基づいて、出力部２４から任意波形Ｃが被測定物１５に出力される。ここで、ＡＮＤ回路３４には、トリガー信号１のみが入力されている。このため、アドレスカウンター３２は、アドレスのカウントアップを行わない。以下、図７の新方式−２の（５）〜（７）においても、同様の動作が行われる。
【００５７】
また、図７は、新方式−２（本実施の形態）における任意波形の出力順番とトリガー信号との関係の他に、従来の方式（従来の波形発生装置１０１）における任意波形の出力順番とトリガー信号との関係及び新方式−１（本発明に係る第１の実施の形態の波形発生装置１１）における任意波形の出力順番とトリガー信号との関係についても示している。
図７に示すように、従来の方式では、任意波形の定義の書き換えをなしとすると、３種類の任意波形を出力する。このため、従来の方式では、３本のトリガー信号が必要となる。一方、新方式−１及び新方式−２では、トリガー信号は１本（トリガー信号１）のみでよい。
【００５８】
また、図８に、図７の任意波形を出力する場合において、各方式における記憶部のメモリエリアを示す。図８に示すように、従来の方式におけるメモリエリアは、当該メモリエリアの任意の３領域に任意波形データＡ，Ｂ，Ｃが記憶される。また、新方式−１では、任意波形Ａの繰り返し分と任意波形Ｃの繰り返し分とが必要となり（合計７領域）、従来の方式よりも大きなメモリエリアが必要となってしまう。
【００５９】
また、新方式−２では、ネクスト信号を入力させることで、同じ任意波形を複数回記憶する必要がなくなる。このため、新方式−２においては、メモリエリアの３領域に任意波形データＡ，Ｂ，Ｃを記憶すればよい。このとき、任意波形データＡ，Ｂ，Ｃは、詰めて記憶される。したがって、本実施の形態（新方式−２）においては、メモリエリアの消費量を劣化させることなく波形定義が可能となる。
【００６０】
以上、本実施の形態によれば、アドレスカウンター３２は、ＡＮＤ回路３４にトリガー信号及びカウント信号が入力された場合は、メモリエリアのアドレスをカウントして出力し、ＡＮＤ回路３４にカウント信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。また、ＣＰＵ３１は、アドレスカウンター３２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出して、当該読み出された任意波形データに基づいて、出力部２４から任意波形Ａを出力させる。これにより、トリガー信号及びカウント信号が入力手段に入力された場合に、異なる波形を有する任意波形が出力されるので、記憶部３３には、異なる波形を有する任意波形データを記憶する分のメモリエリアを確保すればよい。すなわち、記憶部３３の記憶量の消費を防ぐことができる。また、任意波形が多種であっても被測定物１５の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物１５の試験時間のスループットを向上させることができる。
【００６１】
また、選択部により選択された１つのトリガー信号がＡＮＤ回路３４に入力される。これにより、被測定物１５の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部３３へ入力させることなく、選択部により選択された１つのトリガー信号のみで被測定物１５の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。
【００６２】
また、波形発生装置１１Ａを備えた半導体試験装置１０を提供することができる。  
【００６３】
なお、上記第１の実施の形態及び第２の実施の形態における記述は、本発明に係る信号波形発生装置及び半導体試験装置の一例であり、これに限定されるものではない。
【００６４】
例えば、上記第１の実施の形態及び第２の実施の形態において、アドレスカウンター２２，３２は、アドレスをカウントアップすることとして説明したがこれに限定されるものではない。例えば、アドレスをカウントダウンすることとしてもよい。
【００６５】
また、第２の実施の形態において、波形発生装置１１Ａは、ＡＮＤ回路３４を備える構成としたがこれに限定されるものではない。例えば、ネクスト信号が入力されたときに、アドレスをカウントアップ（又は、カウントダウン）する構成であればよい。
【００６６】
また、第１の実施の形態及び第２の実施の形態において、選択部（図示省略）は、ＯＲ回路としたが、これに限定されるものではない。例えば、外部機器のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う構成であればよい。
【００６７】
その他、本実施の形態における、波形発生装置１１，１１Ａ、及び半導体試験装置１０の細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施の形態の波形発生装置の概略構成を示すブロック図である。
【図２】波形発生装置の内部構成を示すブロック図である。
【図３】記憶部のメモリエリアのそれぞれに任意波形データが記憶されていることを示す図である。
【図４】多種の任意波形を用いて試験を行う場合を示した図である。
【図５】本発明に係る第２の実施の形態の波形発生装置の内部構成を示すブロック図である。
【図６】記憶部のメモリエリアのそれぞれに任意波形データが記憶されていることを示す図である。
【図７】任意波形を出力する順番とトリガー信号との関係を示した図である。
【図８】図７の任意波形を出力する場合において、各方式における記憶部のメモリエリアを示した図である
【図９】従来の波形発生装置の概略構成を示すブロック図である。
【図１０】従来の波形発生装置の内部構成を示すブロック図である。
【図１１】トリガー信号に対して任意波形がそれぞれ定義されたことを示す図である。
【図１２】任意波形が１００種類ある場合を示す図である。
【図１３】試験の途中でトリガー信号に対する任意波形の定義を書き換えることを示す図である。
【符号の説明】
【００６９】
１０   半導体試験装置
１１，１１Ａ  波形発生装置
１２   デジタルピンモジュール
１３   デジタイザ
１４   ハンドラー・プローバー
１５   被測定物
１６   その他の測定器
２１，３１    ＣＰＵ
２２，３２    アドレスカウンター
２３，３３    記憶部
２３Ａ〜２３Ｄ，３３Ａ〜３３Ｄ     メモリエリア
２４   出力部
３４   ＡＮＤ回路
【図１】
0004952546.tif 000002
【図２】
0004952546.tif 000003
【図３】
0004952546.tif 000004
【図４】
0004952546.tif 000005
【図５】
0004952546.tif 000006
【図６】
0004952546.tif 000007
【図７】
0004952546.tif 000008
【図８】
0004952546.tif 000009
【図９】
0004952546.tif 000010
【図１０】
0004952546.tif 000011
【図１１】
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【図１２】
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【図１３】
0004952546.tif 000014