(57)【特許請求の範囲】
【請求項１】
ＢＳＴにＢｉを２．０ａｔｍ．％以下の範囲で添加したものからなることを特徴とするキャパシタ誘電体膜。
【請求項２】
前記Ｂｉ以外に更にＡｌを添加し、前記Ｂｉ及び前記Ａｌは０．０１ａｔｍ．％〜１．０ａｔｍ．％の範囲で添加することを特徴とする請求項１記載のキャパシタ誘電体膜。
【請求項３】
上記キャパシタ誘電体膜の上部電極及び下部電極がＰｔ、Ｉｒ、Ｒｕ、ＳｒＲｕＯ３、又はこれらの合金からなる薄膜であり、また、該キャパシタ誘電体膜が１００Å〜５０００Åの膜厚を有することを特徴とする請求項１又は２に記載のキャパシタ誘電体膜。
【請求項４】
請求項１〜３のいずれか１項に記載のキャパシタ誘電体膜を形成するためのスパッタリングターゲットが、ＢＳＴにＢｉを添加したものからなることを特徴とするスパッタリングターゲット。
【請求項５】
請求項１〜３のいずれか１項に記載のキャパシタ誘電体膜を形成するためのスパッタリングターゲットが、ＢＳＴにＢｉ及びＡｌを添加したものからなることを特徴とするスパッタリングターゲット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ若しくはシステムＬＳＩ等の半導体メモリ素子、又は薄膜コンデンサに用いられるキャパシタ誘電体膜、並びにその誘電体膜を形成するためのスパッタリングターゲットに関する。
【０００２】
【従来の技術】
近年における半導体メモリ素子の微細化に伴い、高い誘電率を有するＢＳＴ[(Ｂａ，Ｓｒ)ＴｉＯ3]膜をそのキャパシタ絶縁膜として導入すること、及びコンデンサ用薄膜等において高い容量を確保するためにＢＳＴ膜を導入することが提案されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のＢＳＴ膜をキャパシタ絶縁膜として導入することは、該絶縁膜の薄膜化により、すなわち膜厚が薄くなるにつれて、いわゆるサイズ効果と呼ばれる誘電率の低下や、リーク電流及び誘電損失の増加が観測されるので、半導体メモリ素子等にこの絶縁膜を直接導入し、利用することには問題があった。
【０００４】
本発明は、上記従来技術の問題点を解決するものであり、誘電率の低下を抑制し、リーク電流や誘電損失の増加を抑制することによって、キャパシタ絶縁膜の誘電特性を向上させ、半導体メモリ素子等の高速化、微細化に寄与するＢＳＴ膜及びこのＢＳＴ膜を用いたキャパシタ誘電体膜を提供すること、並びにこのＢＳＴ膜を形成する際に用いるスパッタリングターゲットを提供することを課題とする。
【０００５】
【課題を解決するための手段】
従来のＢＳＴ膜の場合、前述のように、キャパシタ絶縁膜として適用できる範囲内の誘電率、リーク電流、誘電損失に関する誘電特性を満たすことは困難であった。本発明者等はこの点に関し鋭意研究を進め、各種実験をした結果、ＢｉをＢＳＴ材料に添加することにより、キャパシタ絶縁膜の誘電特性が大幅に改善されること、すなわち誘電率の向上、リーク電流の低減、誘電損失の減少が達成されることを確認し、本発明を完成するに至った。
【０００６】
本発明の誘電体膜は、ＢＳＴにＢｉを添加したものからなり、上記Ｂｉを２．０ａｔｍ．％以下の範囲で添加する。
【０００７】
また、本発明のキャパシタ絶縁膜は、半導体メモリ素子又は薄膜コンデンサに用いられるキャパシタ絶縁膜において、誘電体膜がＢＳＴにＢｉを添加したものからなる。この誘電体膜は、ＤＲＡＭ若しくはシステムＬＳＩその他の半導体メモリ素子又は薄膜コンデンサに用いられる。
【０００８】
好ましくは、上記Ｂｉ以外に更にＡｌを添加し、各々、好ましくは０．０１ａｔｍ．％〜１．０ａｔｍ．％の範囲で添加される。Ａｌ、Ｂｉは少しでも添加すれば、無添加の場合と比べて所望の効果が生じるので、下限の添加量は添加する量を制御できる下限の量であり、０．０１ａｔｍ．％である。Ａｌ、Ｂｉの添加量が１．０ａｔｍ．％を超えると、ＢＳＴ系の結晶はアモルファス化し、所望の誘電特性が得られないという問題がある。
【０００９】
上記キャパシタ絶縁膜の上部電極及び下部電極はＰｔ、Ｉｒ、Ｒｕ、ＳｒＲｕＯ3、又はこれらの合金からなる薄膜であり、該キャパシタ絶縁膜は１００Å〜５０００Åの膜厚を有することが好ましい。絶縁膜の厚さが１００Å未満であると、リーク電流が大きくなり半導体メモリ素子等に使用できず、また、５０００Åを超えるとキャパシタンスが取れなくなり、ＢＳＴを使用するメリットがないという問題がある。この上下電極の膜厚は、通常、２００Å〜５０００Åとして用いられる。
【００１０】
本発明によれば、ＢＳＴにＡｌやＢｉを添加することにより、無添加のＢＳＴ膜に比べて、誘電特性の向上したキャパシタ絶縁膜とすることができ、これを半導体メモリ素子や薄膜コンデンサに導入して、利用することに成功したのである。
【００１１】
ＡｌやＢｉの添加により、ペロブスカイト構造を有するＢＳＴ膜の結晶粒内でＢサイトにＡｌやＢｉが置換されるか、又は結晶粒界に析出することがＥＰＭＡ(Electron Probe Microscopic Analysis)法によって確認された。
【００１２】
ＢＳＴ薄膜の電気伝導機構としては、第一に、結晶粒内の酸素欠陥を経由した電気伝導、第二に、結晶粒界層において導電物が析出し、その結果電子移動が誘発される電気伝導機構が存在する。このような電気伝導機構においては、ＢＳＴ結晶内にＡｌやＢｉを添加することによって、これらの添加物がＢサイトのＴｉイオンに対し、アクセプタとして置換される。それにより、結晶粒内の酸素空孔が電気的に補償され、誘電率の増加、リーク電流の低減、誘電損失の低下が観測される。
【００１３】
また、ＡｌやＢｉは、結晶粒界においては多価をとらず、Ａｌ2Ｏ3、Ｂｉ2Ｏ3として安定な絶縁物を構成することから、結晶粒界層においてもその絶縁性が確保される。
【００１４】
以上詳述したように、二つの電気伝導機構においてＡｌ、Ｂｉが果たす役割は非常に需要であり、所定量のＡｌ、Ｂｉの添加により、誘電率の向上、リーク電流の低減、誘電損失の低下が達成されている。
【００１５】
本発明のスパッタリングターゲットは、ＢＳＴにＢｉが添加されたものからなり、上記誘電体膜を形成するためのスパッタリングターゲットである。このターゲットを用いることにより、所望の誘電特性を有するキャパシタ絶縁膜を作製することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態の詳細を、図面に基づいて説明する。
【００１７】
図１は、本発明のＢＳＴキャパシタ絶縁膜の一例の概略構造を示す断面図である。なお、以下例示するキャパシタ絶縁膜は、シリコン熱酸化膜基板上に全て公知のスパッタ装置を用いて成膜した薄膜からなっている。
【００１８】
図１に例示する本発明のＢＳＴキャパシタ絶縁膜は、シリコン（Ｓｉ）基板１上にシリコン熱酸化（ＳｉＯ2）膜２を設け、その上に、順次、極めて良好なバリア特性を示すＴｉＡｌＮ膜３、下部Ｐｔ電極膜４（膜厚：１０００Å）、Ａｌ及びＢｉの少なくとも一種を添加したＢＳＴ膜５（膜厚：３００Å）、並びに上部Ｐｔ電極膜６（膜厚：１０００Å）を、公知の条件下でスパッタリング法により成膜してなるものである。
【００１９】
バリア膜３は、後述のＢＳＴの電気特性に影響を与えるものでなければ、ＴｉＡｌＮ膜に限らず、ＴｉＳｉＮ膜、ＴａＮ膜、又はＴｉＯ2などの酸素バリア性を有するバリア膜を用いることができる。下部Ｐｔ電極膜４及び上部Ｐｔ電極膜６の厚さはそれぞれ、上記例では１０００Åとしたが、表面ラフネスが大きくなり、後述のＢＳＴの電気特性に影響を与えることのない厚さであれば、特に制限されるものではない。上部及び下部電極４、６の材料としては、Ｐｔ膜以外に、Ｒｕ、Ｉｒ、ＳｒＲｕＯ3等の金属やこれらの合金からなる膜及びこれらの酸化膜導電体でも、所期の目的を達成するために適用可能である。また、ＢＳＴ膜５は、ＡｌやＢｉを各々０．０１ａｔｍ．％〜２．０ａｔｍ．％（０．０１，０．１、０．３、０．５、１．０及び２．０ａｔｍ．％）添加して得た膜である。このＢＳＴ膜５としては厚さ３００Åのものを用いたが、その膜厚は、半導体素子や薄膜コンデンサの構造上要求される容量値を満足する厚さであれば、特に制限されるものではない。
【００２０】
また、ＢＳＴを成膜する際には、組成（Ｂａ0.5，Ｓｒ0.5）ＴｉＯｘからなるターゲットをスパッタ成膜時に使用した。ＡｌはＡｌ2Ｏ3のような酸化物として、ＢｉはＢｉ2Ｏ3のような酸化物としてターゲットに添加されている。また、図１に示す上部電極６は、０．５ｍｍφのドットであり、上部電極、下部電極間で測定を行なっている。
【００２１】
上記のようにして作製したキャパシタ絶縁膜について、誘電率Ｋ、リーク電流ＪＬ（Ａ／ｃｍ2）、及び誘電損失（誘電正接ｔａｎδ）を公知の方法に従って測定した。その結果を、横軸にＡｌ、Ｂｉの添加量をとり、縦軸に各測定値をプロットして図２〜７に示す。
【００２２】
図２は誘電率Ｋに対するＡｌ添加量依存性を示すものであり、この図から、Ａｌ添加ターゲットを用いた場合、Ａｌ０．５ａｔｍ．％添加時に誘電率の最大値として約２７０をとることが明らかである。図３は誘電率Ｋに対するＢｉ添加量依存性を示すものであり、この図からＢｉ添加ターゲットを用いた場合、Ｂｉ０．３ａｔｍ．％添加時に誘電率の最大値として約３１０をとることが明らかである。
【００２３】
図４は１Ｖ印加時のリーク電流に対するＡｌ添加量依存性を示すものであり、この図からＡｌ０．３ａｔｍ．％添加時にリーク電流として最小値２×１０-9（Ａ／ｃｍ2）が得られていることが明らかである。図５は１Ｖ印加時のリーク電流に対するＢｉ添加量依存性を示すものであり、この図からＢｉ０．１ａｔｍ．％添加時にリーク電流として最小値１×１０-9（Ａ／ｃｍ2）が得られていることが明らかである。
【００２４】
図６は誘電正接ｔａｎδに対するＡｌ添加量依存性を示すものであり、この図からＡｌ０．５ａｔｍ．％添加時にｔａｎδとして最小値約０．０１８が得られていることが明らかである。図７は誘電正接ｔａｎδに対するＢｉ添加量依存性を示すものであり、この図からＢｉ０．３ａｔｍ．％添加時にｔａｎδとして最小値約０．０２８が得られていることが明らかである。
【００２５】
図２〜７から明らかなように、ＢＳＴに特定量のＡｌ及びＢｉが添加されてなる誘電体膜を利用したキャパシタ絶縁膜は、Ａｌ及びＢｉの添加されていない場合に比べて、誘電率の低下が抑制され、リーク電流の増加が抑制され、また、誘電損失の増加が抑制されていることが分かる。かくして、良好なキャパシタ特性を有する半導体メモリ素子や薄膜コンデンサが実現可能である。
【００２６】
上記のようにＡｌ、Ｂｉを単独に添加した代わりに、ＡｌとＢｉとを併用して添加した場合も、同様に、誘電率、印加時のリーク電流、及び誘電正接δに対するＡｌ及びＢｉの添加量依存性が確認された。
【００２７】
ＢＳＴを成膜する際に、組成（Ｂａ0.5，Ｓｒ0.5）ＴｉＯｘからなるターゲットをスパッタ成膜時に使用したが、Ｂａ及びＳｒの比率を変更した場合にも、同様な添加量で所望の結果が得られた。
【００２８】
さらに、上記ではスパッタ法に従ってＢＳＴ薄膜を作製したが、従来公知のＭＯＣＶＤ法、ＰＬＤ(Pulse Laser Deposition)法、ゾルゲル法等他の成膜方法で作製したＢＳＴ薄膜についても適用可能である。
【００２９】
【発明の効果】
本発明によれば、ＢＳＴターゲットにＢｉを添加したものを用いて作製した誘電体膜を利用することにより、ＢＳＴキャパシタ絶縁膜の高誘電率化、低リーク電流化及び低誘電損失化が達成され、良好なキャパシタ特性を有する半導体メモリ素子や薄膜コンデンサを実現することができる。
【００３０】
また、これらの添加物はＢＳＴターゲットの組成においてはＢａ及びＳｒの比率を変更した場合又はＡｌ及びＢｉを複合添加する場合にも適用可能である。
【００３１】
さらに、従来公知のＭＯＣＶＤ法、ＰＬＤ法、ゾルゲル法等の他の成膜方法で作製したＢＳＴ薄膜についても適用可能であり、その有用性は絶大である。
【図面の簡単な説明】
【図１】  本発明のＢＳＴキャパシタ絶縁膜の概略構造を示す断面図。
【図２】  誘電率Ｋに対するＡｌ添加量依存性を示すグラフ。
【図３】  誘電体Ｋに対するＢｉ添加量依存性を示すグラフ。
【図４】  印加時のリーク電流に対するＡｌ添加量依存性を示すグラフ。
【図５】  印加時のリーク電流に対するＢｉ添加量依存性を示すグラフ。
【図６】  誘電正接ｔａｎδに対するＡｌ添加量依存性を示すグラフ。
【図７】  誘電正接ｔａｎδに対するＢｉ添加量依存性を示すグラフ。
【符号の説明】
１  シリコン基板                    ２  シリコン熱酸化膜
３  ＴｉＡｌＮ膜                    ４  下部Ｐｔ電極膜
５  ＢＳＴ膜                        ６  上部Ｐｔ電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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