(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上の第１及び第２のトランジスタ形成領域に、第２導電型の第１及び第２のコレクタ領域を形成する工程と、基体全面に、第１の絶縁膜を形成する工程と、前記第１のコレクタ領域上の前記第１の絶縁膜を選択的にエッチング除去して、第１の開口部を形成した後、前記第１の開口部を介して、前記第１のコレクタ領域に接合する第１導電型の第１のベース領域を形成する工程と、前記第２のコレクタ領域上の前記第１の絶縁膜を選択的にエッチング除去して、第２の開口部を形成する工程と、基体全面に、導電体層を形成した後、前記導電体層を所定の形状にパターニングして、前記第１のベース領域上に、前記導電体層からなる第１導電型のベース取出し領域を形成すると共に、前記第２の開口部を介して、前記第２のコレクタ領域に接合する第１導電型の第２のベース領域を形成する工程と、基体全面に、第２の絶縁膜を形成する工程と、前記第１のベース領域上方の前記第２の絶縁膜及び前記ベース取出し領域を選択的にエッチング除去して、第３の開口部を形成する工程と、前記第２のコレクタ領域上の前記第２の絶縁膜を選択的にエッチング除去して、第４の開口部を形成する工程と、前記第３及び第４の開口部内壁に、サイドウォールをそれぞれ形成する工程と、前記サイドウォールで内壁を囲まれた前記第３及び第４の開口部を介して、前記第１及び第２のベース領域に接合する第２導電型の第１及び第２のエミッタ領域をそれぞれ形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の開口部を介して、前記第１のコレクタ領域に接合する前記第１のベース領域を形成する際に、前記第１の開口部底部の前記第１のコレクタ領域上及び前記第１の開口部周囲の前記第１の絶縁膜上に前記第１のベース領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のベース領域を形成する工程から前記サイドウォールを形成する工程に到る工程において、前記第１のベース領域を形成した後、前記第１のベース領域上に、第３の絶縁膜を形成し、前記第２のコレクタ領域上の前記第１の絶縁膜を選択的にエッチング除去して、第２の開口部を形成し、基体全面に、導電体層を形成した後、前記導電体層を所定の形状にパターニングして、前記第１のベース領域上及び前記第３の絶縁膜上に、前記導電体層からなる第１導電型のベース取出し領域を形成すると共に、前記第２の開口部を介して、前記第２のコレクタ領域に接合する第１導電型の第２のベース領域を形成し、基体全面に、第２の絶縁膜を形成し、前記第１のベース領域上方の前記第２の絶縁膜、前記ベース取出し領域、及び前記第３の絶縁膜を選択的にエッチング除去して、第３の開口部を形成し、前記第２のコレクタ領域上の前記第２の絶縁膜を選択的にエッチング除去して、第４の開口部を形成し、前記第３及び第４の開口部内壁に、サイドウォールをそれぞれ形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第３の開口部及び前記第４の開口部を、同一工程において形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のベース領域が、エピタキシャル層からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１のベース領域が、シリコンゲルマニウムを含有するエピタキシャル層からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記ベース取出し領域、前記第２のベース領域、並びに前記第１及び第２のエミッタ領域が、ポリシリコンを含有する層からなることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、詳しくはエピタキシャルベース構造のバイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタを有する半導体集積回路装置において、素子サイズ縮小による集積密度の向上、高速化のためには、寄生容量、寄生抵抗の低減が必要となる。この要求に応えるものとして、いわゆるダブルポリシリコン構造のバイポーラトランジスタによる半導体集積回路装置が提供された。しかしながら、この構造においても、高速化の限界に到達しており、更なる高速化の要求に答えられていない。
【０００３】
例えば、ＮＰＮ型のバイポーラトランジスタとして、図１０に示すダブルポリシリコン構造のＮＰＮトランジスタ３０の概略断面構成図を例にして示す。
図１０において、Ｐ型半導体基板３１の上部に、Ｎ型の埋め込み領域３２がトランジスタ部に形成されている。この半導体基板３１上には、Ｎ型のエピタキシャル層３３が形成されている。
【０００４】
また、Ｎ型エピタキシャル層３３には、素子分離の為のＬＯＣＯＳ(LOCal Oxidation of Silicon)３４が形成されていて、さらに高濃度のＮ型不純物をドーピングしてなるコレクタ取出し領域３５が、コレクタ取出し部に形成されて、バイポーラトランジスタの素子分離となるＰ型不純物領域３６が、ＬＯＣＯＳ３４の下部に形成されている。
【０００５】
また、Ｎ型エピタキシャル層３３には、真性ベース領域４２と外部ベース領域４０とが形成される。ベース領域４０，４２は、ベース電極取出しのＰ型ポリシリコン領域３９に接続され、真性ベース領域４２上には、Ｎ型のポリシリコンエミッタ領域４３が形成される。Ｎ型エピタキシヤル層３３の表面には、シリコン酸化膜等の絶縁膜３７が被着形成され、これに電極コンタクト窓を通じて、１層目のＡＬ（アルミニウム）等よりなる配線４５が形成される。
【０００６】
【発明が解決しようとする課題】
上記従来のトランジスタは、真性ベース領域４２をイオン注入によって形成するため、ベース領域４２の不純物プロファイルが裾を引いている。また、真性ベース領域４２、外部ベース４０とコレクタ３５間の寄生容量の低減が困難といった問題があった。さらに、真性ベース４２は、シリコンにより形成されているため、シリコン自体で定まっている物性（バンドギャップ、バンドの曲がり方）によって、高速性能が制限されるという問題があった。
【０００７】
本発明は、上記課題を解決するためになされた半導体装置及びその製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板にエピタキシャルベース層を有するバイポーラトランジスタが形成され、エピタキシャルベース層をコレクタエピタキシャル層に接続するための開口と、エピタキシャルベース層と、エピタキシャルベースの周辺部で接触し、ベース取り出し領域として機能するポリシリコンベース取り出し領域と、ポリシリコンベース取り出し領域の側面に形成されたサイドウォールにより、自己整合的に形成されたポリシリコンエミッタ領域が形成されて成る。
【０００９】
上述の本発明の半導体装置の構成によれば、エピタキシャルベース構造を有するバイポーラトランジスタが形成されているため、高速、かつ低寄生容量のバイポーラトランジスタの形成が可能である。ここで、エピタキシャルベース層にシリコンゲルマニウムを有する層を選択することで、さらなる高速化が可能である。
【００１０】
また、上述の半導体装置の構成を製造する際に、ポリシリコンベース取り出し部を用いてベース取り出し部の形成を行い、ベース取り出し部側面にサイドウォールを形成する、一般的なダブルポリシリコン構造のバイポーラトランジスタ構造と共通の構造を採用することで、従来のプロセスからの変更が少なく、かつ、高性能なデバイスの構成が可能となる。
【００１１】
本発明の半導体装置の製造方法は、Ｐ型半導体基板の表層に、Ｎ型コレクタ埋め込み領域を形成する工程と、Ｎ型エピタキシャル層を形成する工程と、シリコン酸化膜を堆積する工程と、シリコン酸化膜に、Ｎ型エピタキシャル層に達する第１の開口部を形成する工程と、第１の開口部内に、シリコンゲルマニウムエピタキシャルベース層を形成する工程と、エピタキシャルベース層上部に、Ｐ型ポリシリコンベース取り出し領域を形成する工程と、シリコン酸化膜を堆積する工程とを有する。
【００１２】
さらに、第１の開口部内にエピタキシャルベース層に達する第２の開口部を形成する工程と、シリコン酸化膜を堆積する工程と、ポリシリコンベース取り出し部の側面にサイドウォールを形成する工程と、サイドウォール内部にポリシリコンエミッタ領域を形成する工程とを有するものである。
【００１３】
上述の本発明の製造方法によれば、エピタキシャルベース層形成後のプロセスフローは、一般的なダブルポリシリコン構造のバイポーラトランジスタのプロセスフローと共通であり、ダブルポリシリコン構造のバイポーラトランジスタの製造プロセスを有していれば、エピタキシャルベース形成工程さえ追加すれば、容易にエピタキシャルベース構造のバイポーラトランジスタを形成することが可能である。
【００１４】
また、本発明の半導体装置の製造方法は、２種類のバイポーラトランジスタを形成するものであって、Ｐ型半導体基板の表層に、Ｎ型コレクタ埋め込み領域を形成する工程と、Ｎ型エピタキシャル層を形成する工程と、シリコン酸化膜を堆積する工程と、エピタキシャルベーストランジスタを形成する領域のシリコン酸化膜を開口する工程を有する。
【００１５】
さらに、その開口部内とその周囲のシリコン酸化膜の上部に、シリコンゲルマニウムエピタキシャルベース層を形成する工程と、エピタキシャルベース層上部に、第１の開口部と同程度の大きさのシリコン酸化膜を形成する工程と、そのシリコン酸化膜より大きいサイズでエピタキシャルベース領域を残して他はエッチング除去する工程と、さらに、Ｐ型ポリシリコンベース取り出し領域を形成する工程と、第１の開口部と同程度の大きさのシリコン酸化膜を形成する工程と、そのシリコン酸化膜の外側でエピタキシャルベース領域をエッチング除去する工程を有する。
【００１６】
また、一般的なダブルポリシリコン構造のトランジスタ形成領域のシリコン酸化膜を開口する工程と、ポリシリコンベース取り出し領域をエピタキシャルベース構造トランジスタ領域及びダブルポリシリコン構造トランジスタ領域に形成する工程とを有する。
【００１７】
さらに、シリコン酸化膜を堆積する工程と、エピタキシャルベース構造トランジスタのポリシリコンベース取り出し領域下部のシリコン酸化膜に達する開口を形成する工程と、ダブルポリシリコン構造トランジスタのコレクタエピタキシャル層に達する開口を形成する工程と、シリコン酸化膜を堆積する工程と、エピタキシャルベース構造トランジスタ及びダブルポリシリコン構造トランジスタのポリシリコンベース取り出し側面にシリコン酸化膜からなるサイドウォールを形成する工程と、サイドウォール内部にポリシリコンエミッタ領域を形成する工程とを有するものである。
【００１８】
上述の本発明の製造方法によれば、エビタキシャルベース構造トランジスタとダブルポリシリコン構造トランジスタの双方を同時に形成するのに、その主要工程が兼用できるため、同一半導体基板上に形成することが可能である。これにより、高速・低容量が要求される部分にはエピタキシャルベース構造のバイポーラトランジスタを、高耐圧が要求される部分には一般的なダブルポリシリコン構造のバイポーラトランジスタを用いることで、回路構成に応じたデバイスの選択が可能である。
【００１９】
【発明の実施の形態】
本発明に係る半導体装置の実施の形態を、図１に示す概略断面構造図により説明する。図１中〈１〉部分はエピタキシャルベース構造のＮＰＮトランジスタを示し、〈２〉部分は従来構造のダブルポリシリコン構造のバイポーラトランジスタを示したものである。
【００２０】
本発明の半導体装置の〈１〉部のエピタキシャルベース構造トランジスタは、第１導電型半導体基板１１と、この半導体基板１１の表面に形成された第２導電型コレクタ領域１２と、このコレクタ領域１２を含む第１導電型半導体基板１１上に形成された第２導電型半導体層１３と、その上に形成された第１の絶縁膜１７−１と、この絶縁膜１７−１に形成された、第２導電型半導体層１３に達する開口部と、開口部底部の第２導電型半導体層１３上部に形成された第１の導電体層１８から第１導電型ベース領域が形成される。第１の導電体層１８は、エピタキシャル層により形成され、シリコンゲルマニウムを含有する層からなる。
【００２１】
該第１導電型ベース領域の周辺部で接する、第２の導電体層１９からなる第１導電型ベース取出し領域と、該ベース取出し領域の側面に形成されたサイドウォール１７−２，１７−３で囲まれた領域に、第３の導電体層２３からなる第２導電型エミッタ領域とを有して構成される。第２及び第３の導電体層１９，２３はポリシリコンを含有する層からなる。
【００２２】
なお、図１に於いては、後記する２種類のバイポーラトランジスタを同時に形成した場合のために、〈２〉部のダブルポリシリコン構造トランジスタの構成も記載されているが、この構成は周知の構成から成り、後記する製造方法により明らかであるのでここでは省略する。
【００２３】
次に、本発明に係る半導体製造方法の実施の形態について説明する。ここでは、２種類のバイポーラトランジスタ、すなわち、〈１〉部のエピタキシャルベース構造トランジスタと〈２〉部のダブルポリシリコン構造トランジスタとを同時に形成する場合について説明する。
【００２４】
図４に示すように、第１導電型（この例ではＰ型）のシリコン基板１１を用意し、それを熱酸化によって表面に酸化膜（図示せず）を例えば３００ｎｍの厚さに形成する。そして、レジストを塗布した後リソグラフィー技術によって、上記シリコン基板１１上のトランジスタ形成部に相当する位置に、開口を有する所定のパターンのレジスト膜を形成する。
【００２５】
そしてこのレジスト膜を、エッチングマスクに用いてシリコン基板１１の表面に形成された酸化膜を、例えばＲＩＥ（Reactive Ion Etching ）を用いたドライエッチングによってエッチングを行い、第１の開口部（〈１〉部）、第２の開口部（〈２〉部）を形成する。その後、エッチングマスクに用いたフォトレジストを除去する。フォトレジストの除去には、例えば酸素プラズマを用いた灰化（Ashing ）の後、過酸化水素と硫酸との混合液を用いて除去する。
【００２６】
そして、酸化アンチモン（Ｓｂ2０3）の固体ソースを用いた１２００℃、６０分間の熱拡散処理によって、上記酸化膜に形成した開口部を通じてシリコン基板１１中にアンチモン（Ｓｂ）を拡散し、第２導電型半導体層（この例ではＮ型）の埋め込み領域１２を形成する。その後、フッ酸を用いたウェットエッチングを行って酸化膜を選択的に除去する。［図４工程］
【００２７】
次いで、エピタキシャル成長法によって、シリコン基板１１上に例えば厚さが１μｍで抵抗率が１ΩｃｍとなるＮ型半導体層（以下Ｎ型エピタキシャル層という）１３を形成する。
【００２８】
次に、ＬＯＣＯＳプロセスによって、Ｎ型エピタキシャル層１３に分離絶縁膜１４を形成する。この分離絶縁膜１４の形成は、Ｎ型エピタキシャル層１３の表面を熱酸化することにより、例えば厚さが３０nｍの酸化シリコン膜（図示せず）を形成する。さらに減圧化学的気相成長法によって、上記酸化シリコン膜上に窒化シリコン膜（図示せず）を例えば１００ｎｍの厚さに形成する。
【００２９】
そして窒化シリコン膜と酸化シリコン膜、そして、エピタキシャル層を４００ｎm、反応性イオンエッチングにより選択的に除去する。その後、残された窒化シリコン膜を耐酸化性マスクに用いて１０５０℃のウェット酸素雰囲気中で、Ｎ型エピタキシャル層１３の表面を熱酸化して、例えば厚さが７００nｍの分離絶縁膜１４を形成する。その後、上記窒化シリコン膜を、例えば１５０℃の熱リン酸で選択的にエッチング除去する。
【００３０】
そして、埋め込み領域１２に接続する取出し領域をＮ型領域１５で形成する。Ｎ型領域１５の形成は、前記領域のみ選択的に開口したレジスト膜（図示せず）を形成した後、それをエッチングマスクに用いて、５００ｋｅＶで２×１０１２個／ｃｍ２，７０ｋｅＶで７×１０１５個／ｃm2の条件でリン（Ｐ＋）をイオン注入する。続けて、通常のレジスト剥離技術によって上記レジスト膜を除去する。
【００３１】
次いで、バイポーラトランジスタの素子分離領域１６に、例えばホウ素（Ｂ＋）を８００ｋｅＶで５×１０１２個／ｃｍ２と３５０ｋｅＶで５×１０１２個／ｃｍ２と１００ｋｅＶで５×１０１２個／ｃｍ２となる条件でイオン注入を行うことによって、素子分離領域１６を形成する。そして、ＣＶＤ法により、シリコン酸化膜１７−１を１００ｎｍ堆積し、不純物の活性化の熱処理を８５０℃で２０分間行う。［図５工程］
【００３２】
その後、フォトレジストをマスクとして、選択的に、〈１〉部のエピタキシャルベース構造のバイポーラトランジスタのベース・エミッタを形成するアクティブ領域の酸化膜をエッチングして第３の開口を設ける。この第３の開口は前記第１の開口よりも大きく形成する。
【００３３】
そして、エピタキシャルベース層１８は、シリコンバッファー層としてシリコンを１５ｎｍ、シリコンゲルマニウムエピタキシャル層として、２５ｎｍでＧｅ濃度１５％のシリコンゲルマニウム層と、３５ｎｍでボロン濃度が５×１０１８個／ｃｍ３でＧｅ濃度が１５％〜０％の傾斜勾配のシリコンゲルマニウム層、及びシリコンキャップ層として、シリコンを６０ｎｍ堆積する。
【００３４】
そして、シリコン酸化膜１７−２をＣＶＤ法によって１０ｎｍ堆積し、アクティブ領域と同程度のサイズでシリコン酸化膜１７−２を選択的に残し、更に、エピタキシャルベース層１８を、シリコン酸化膜１７−２よりも大きいサイズで選択的に残して、他の領域のエピタキシャルベース層１８をエッチング除去する［図６工程］。ここで、シリコン酸化膜１７−２は、必ずしも形成しなくとも良い。
【００３５】
次いで、〈２〉部のダブルポリシリコン構造のバイポーラトランジスタのべ一ス・エミッタを形成するアクティブ領域の酸化膜をエッチングして第４の開口部を設ける。なお、この第４の開口は、〈１〉部のエピタキシャルベース 構造の第３の開口と同一工程で行う。そして、この開口を閉塞するように、多結晶シリコン１９をＣＶＤ法によって堆積する。
【００３６】
そして、多結晶シリコン１９は、ｐ型の不純物を高濃度に含有させて形成する。この多結晶シリコン１９は、フォトレジストをマスクとして、トランジスタのベース取り出し領域を残して、ＲＩＥ法によりエッチング除去する。その後、ＣＶＤ法により、シリコン酸化膜１７−３を３００ｎｍ堆積する。［図７工程］）
【００３７】
次に、多結晶シリコン１９の、真性ベース領域に、シリコン酸化膜１７−３、多結晶シリコン１９をエッチングする開口部を、フォトレジストをマスクとして、ＲＩＥ法により形成する。ここで、開口内部には、将来的にはエミッタが形成される。
【００３８】
ここで、〈１〉部のエピタキシャルベース構造のバイポーラトランジスタの開口時、ベース取り出し多結晶シリコン１９下のシリコン酸化膜１７−２の存在は、多結晶シリコン１９のエッチングの際、エッチングをシリコン酸化膜１７−２でストップさせる事が出来るので、エピタキシャルベース１８がエッチングされることを防いでいる。
【００３９】
そして、ドライ（Dry） Ｏ２により、開口中に、イオン注入のバツファーのための熱酸化膜を１０ｎｍ程度形成し、〈２〉部のダブルポリシリコン構造のバイポーラトランジスタ部に真性ベース領域を形成する。真性ベース領域は、ボロン（Ｂ＋）を３０ｋｅＶで１×１０１３個／ｃｍ２イオン注入する。
【００４０】
また、〈１〉部のエピタキシャルベース構造のバイポーラトランジスタ領域に、ＳＩＣ（Selective Ion Iｍplantation of Collector）を、リン（Ｐ＋）を、１００ｋｅＶで２×１０１２個／ｃｍ２、及び、４００ｋｅＶで２×１０１２個／ｃｍ２の条件でイオン注入して形成する。［図８工程］
【００４１】
その後の工程は、一般的なダブルポリシリコン構造のバイポーラトランジスタの製造方法と同様であり、ＣＶＤ法により、シリコン酸化膜を５５０ｎｍの膜厚で堆積させ、ダブルポリシリコン構造のバイポーラトランジスタのｐ型ベース領域中の不純物を活性化するため、例えば，Ｎ２雰囲気中で８５０℃、１０分の熱処理を行う。次に、例えばＲＩＥ法により、Ｓｉ０２を６００ｎｍエッチバックして、ベース取り出し用の開口部の側壁部にＳｉ０２のサイドウォール１７−３を残す。［図９工程］
【００４２】
次に、エミッタとなるｎ型ポリシリコン膜を形成する。Ｎ型ポリシリコン膜２３は、例えば、減圧ＣＶＤ法により、１５０ｎｍの膜厚で堆積させ、ヒ素（Ａｓ＋）を、５０ｋｅＶ，１０１６個／ｃｍ２の条件でイオン注入する。そして、ＣＶＤ法によりＳｉ０２を３００ｎｍの膜厚で堆積させ、エミッタ不純物（Ａｓ＋）を活性化させるために、Ｎ２雰囲気中で８５０℃、１０分間の熱処理を行う。
【００４３】
更に、ランプアニール処理などのＲＴＡ（Rapid Thermal Anneal）処理により、Ｎ２雰囲気中で１０００℃１０秒の熱処理を行う。次に、エミッタ領域となるｎ型ポリシリコン２３上部のＳｉ０２膜を、フッ酸（ＨＦ）系のウェットエッチングにより除去した後、エミッタ領域となるｎ型ポリシリコン２３を選択的に残して、例えばＲＩＥなどのエッチングを施す。
【００４４】
次に、例えばＲＩＥなどのエッチングにより、ｐ型ベース取り出し多結晶シリコン領域１９、及びｎ型コレクタ取出し領域１５を露出させる開口部を形成し、開口部分に残ったＲＩＥダメージの緩和のために、Ｆｏガス（９５％Ｎ２＋５％Ｈ２の混合ガス）雰囲気中で４００℃、６０分の熱処理を行う。次に、例えばスパッタリング法によりＴｉ／ＴｉＯＮ／Ｔｉ／Ａ１Ｓｉ（１％）を３０／７０／５０／６００ｎｍの膜厚で堆積させ、トランジスタの開口部周辺及び配線領域を残して、不要な部分の金属配線をＲＩＥ法によりエッチング除去する。
【００４５】
次に、シリコン酸化膜等よりなる層間膜の形成と、ＳＯＧ（Spin on Glass ）等を用いた平滑化、あるいはＣＭＰ（Chemical Mechanical Polishing）を用いた平滑化を行い、更に、シリコン酸化膜等よりなる層間膜の堆積と下層金属配線と上層金属配線とを接続するためのコンタクトホールの形成と、金属配線の形成を必要とされる層数だけ繰り返して形成した後、保護膜として、シリコン窒化膜等よりなる絶縁膜が形成される。
【００４６】
このようにして、エピタキシャルベース構造のバイポーラトランジスタとダブルポリシリコン構造のバイポーラトランジスタを、整合性良く同一基板上に形成することができる。
【００４７】
また、本発明に係る半導体装置の他の実施の形態を、図２及び図３に示すトランジスタ概略構造図に基づいて説明する。すなわち、図２（Ａ）は、本実施例において、エピタキシャルベース層１８上部に、シリコン酸化膜１７−２を形成しない場合の断面図であり、図２（Ｂ）は、エピタキシャルベース層１８をブランケットな膜で無く、選択エピタキシャル法により、シリコン基板上部のみに選択的にエピタキシャル層を形成した場合を示している。
【００４８】
尚、この場合、多結晶シリコンベース取り出し層１９の真性ベース部の開口部は、エピタキシャルベース層形成時の開口よりも小さくする必要がある。また、図３は、エピタキシャルベース層１８形成時の開口よりも、真性ベース部の開口のほうが広い場合であり、これは、サイドウォールによって、エミツタサイズがエピタキシャルベース形成時の開ロサイズより小さく形成できる場合に可能である。
【００４９】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、バイポーラトランジスタのベース領域をエピタキシャル層によって形成し、かつ、エピタキシャルベース領域以外の領域は、一般的なダブルポリシリコン構造のパイポーラトランジスタと同一構造を採用できるため、エピタキシャルベース層形成以外の新たなプロセス検討を行わずに、容易にエピタキシャルベース構造を有するバイポーラトランジスタの形成が可能である。
【００５０】
また、エピタキシャルベース層として、シリコンゲルマニウムを用いることで、エネルギーバンドギャップを狭くすることが出来、高速化（遮断周波数ｆＴと最大動作周波数ｆmaxの向上）と、低消費電力化（ｈＦＥの向上）を両立させることができる。更に、ゲルマニウム含有量を、エミッタ領域からコレクタ領域に向けて、例えば０〜１５％のように傾斜させることによって、ベース領域に電圧勾配（電界）が生じ、ベース領域中の少数キャリアである電子を加速し、ｆＴを向上させることが出来る。
【００５１】
さらに、エピタキシャルベース構造のバイポーラトランジスタとダブルポリシリコン構造のバイポーラトランジスタを混載することで、高速・高耐圧の回路に応じたトランジスタの使い分けが可能である。また、本発明の製造方法において、エピタキシャルベース層上部にシリコン酸化膜を残したのち、ベース取り出し多結晶シリコンとシリコン酸化膜を堆積し、エミッタ領域形成のための開口を行う際、エピタキシャルベース層上部のシリコン酸化膜でエッチングがストップするるため、エピタキシャルベース層がエッチングされて膜減りすることがない。
【００５２】
このため、エピタキシャル層の厚さが変動されることがなく、安定した特性のバイポーラトランジスタの形成が可能である。また、エピタキシャルベース層上部のシリコン酸化膜でエッチングをストップすることが出来るため、エッチングダメージがエピタキシャルベース層に導入されること無く、信頼性に優れた、安定した特性のバイポーラトランジスタの形成が可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施の形態を示す概略断面図
【図２】本発明に係る半導体装置の他の実施の形態を示す概略断面図
【図３】本発明に係る半導体装置の他の実施の形態を示す概略断面図
【図４】本発明に係る半導体装置の製造方法を示す概略工程図(その１)
【図５】本発明に係る半導体装置の製造方法を示す概略工程図(その２)
【図６】本発明に係る半導体装置の製造方法を示す概略工程図(その３)
【図７】本発明に係る半導体装置の製造方法を示す概略工程図(その４)
【図８】本発明に係る半導体装置の製造方法を示す概略工程図(その５)
【図９】本発明に係る半導体装置の製造方法を示す概略工程図(その６)
【図１０】従来構造の半導体装置を示す概略断面図
【符号の説明】
１１……Ｐ型シリコン基板、１２……Ｎ型埋め込み領域、１３……Ｎ型エピタキシャル層、１４……ＬＯＣＯＳ、１５……ｎ型コレクタ取出しプラグイン領域、１６……ｐ型素子分離領域、１７……シリコン酸化膜、１８……エピタキシャルベース層、１９……ｐ型多結晶シリコンベース取り出し部、２０……外部ベース領域、２２……真性ベース領域、２３……ｎ型多結晶エミッタ、２５……金属配線領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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