(57)【特許請求の範囲】
【請求項１】
被試験デバイスから得られる信号と所定の比較電圧とを比較した比較結果を出力する比較部を複数備えており、前記比較部の比較結果を用いて前記被試験デバイスの試験を行う半導体試験装置において、
前記比較部に対応して設けられ、測定開始信号が入力されてから対応する比較部からの前記比較結果が入力されるまでの時間を測定する複数の測定部と、
前記測定部の各々に対して、前記測定開始信号を同一のタイミングで出力する開始信号出力部と、
前記測定部の測定結果に基づいて、前記被試験デバイスから得られる複数の信号間の時間差を求める演算部と、
少なくとも１つの信号線からなるバスと、
前記比較部と前記バスをなす信号線の１つとの間を開状態又は閉状態にするスイッチ部と、
前記バスをなす信号線の１つを選択する第１選択部と、
前記比較部と前記測定部との間に設けられ、前記第１選択部で選択された信号線を介する信号に応じて開閉状態を制御するゲート部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記比較部は、前記被試験デバイスから得られる信号と値が異なる所定の第１，第２電圧とを比較した第１，第２比較結果をそれぞれ出力し、
前記測定部は、前記測定開始信号が入力されてから対応する比較部からの前記第１比較結果が入力されるまでの第１時間、及び前記測定開始信号が入力されてから対応する比較部からの前記第２比較結果が入力されるまでの第２時間の少なくとも一方を測定する
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記比較部と前記スイッチ部との間に設けられ、前記比較部から出力される前記第１，第２比較結果の何れか一方を選択する第２選択部を備えることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記スイッチ部、前記第１，第２選択部、及び前記ゲート部は、前記スイッチ部と前記第２選択部とが組にされるとともに、前記第１選択部と前記ゲート部とが組にされて前記比較部の少なくとも１つに対応して設けられることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記演算部は、前記比較部の特性バラツキを示すスキュー補正値を予め記憶しており、前記測定部の測定結果を前記スキュー補正値に基づいて補正した後に、前記被試験デバイスから得られる複数の信号間の時間差を求めることを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被試験デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
図４は、従来の半導体試験装置の要部構成を示すブロック図である。図４に示す通り、従来の半導体試験装置１００は、ピンエレクトロニクス部１１０、セレクタ１２０，１３０、及び時間測定回路１４０を備えており、被試験デバイス（以下、ＤＵＴ（Device Under Test）という）２００に試験信号を印加して得られる信号を用いてＤＵＴ２００に関する各種試験を行う。
【０００３】
ピンエレクトロニクス部１１０は、ドライバ１１１、ハイ側コンパレータ１１２、及びロー側コンパレータ１１３からなる複数のピンエレクトロニクス回路１１０ａ〜１１０ｎを備える。尚、ピンエレクトロニクス回路１１０ａ〜１１０ｎは、それぞれＤＵＴ２００の１ピン分の回路である。ドライバ１１１は、ＤＵＴ２００に印加する試験信号を生成する。ハイ側コンパレータ１１２はＤＵＴ２００から出力される信号と所定の比較電圧（ＶＨ）とを比較してその比較結果を示す信号を出力する回路であり、ロー側コンパレータ１１３はＤＵＴ２００から出力される信号と比較電圧（ＶＨ）よりも低い所定の比較電圧（ＶＬ）とを比較してその比較結果を示す信号を出力する回路である。
【０００４】
セレクタ１２０はピンエレクトロニクス回路１１０ａ〜１１０ｎが備えるハイ側コンパレータ１１２の各々から出力される信号のうちの１つを選択して出力する回路であり、セレクタ１３０はピンエレクトロニクス回路１１０ａ〜１１０ｎが備えるロー側コンパレータ１１３の各々から出力される信号のうちの１つを選択して出力する回路である。時間測定回路１４０は、セレクタ１２０で選択された信号を入力する入力チャネル（Ａｃｈ）とセレクタ１３０で選択された信号を入力する入力チャネル（Ｂｃｈ）とを備えており、これらの入力チャネルの何れかから入力される信号の周期や周波数を測定し、或いは両入力チャネルから入力される信号間の時間差を測定する回路である。尚、セレクタ１２０，１３０で選択されるべき信号の設定、及び時間測定回路１４０で行われるべき測定の設定は、不図示の制御装置の制御の下で行われる。
【０００５】
次に、上記構成の半導体試験装置１００を用いて、ＤＵＴ２００の任意の２つのピン（図４に示す例ではピンＰ１０１，Ｐ１０２）から出力される信号間の時間差を測定する場合の動作について説明する。まず、ピンエレクトロニクス部１１０に設けられたピンエレクトロニクス回路１１０ａ〜１１０ｎのうちの何れか２つ（例えば、ピンエレクトロニクス回路１１０ａ，１１０ｂ）を、ＤＵＴ２００のピンＰ１０１，Ｐ１０２にそれぞれ接続する。次いで、不図示の制御装置の制御の下で、ＤＵＴ２００のピンＰ１０１，Ｐ１０２に接続されたピンエレクトロニクス回路１１０ａ，１１０ｂから出力される信号が選択されるようセレクタ１２０，１３０の設定が行われ、入力チャネル（Ａｃｈ）に信号が入力されてから入力チャネル（Ｂｃｈ）に信号が入力されるまでの時間測定が行われるよう時間測定回路１４０の設定が行われる。
【０００６】
以上の設定が完了すると、ＤＵＴ２００に対する試験信号の印加が開始されてＤＵＴ２００のピンＰ１０１，Ｐ１０２からは試験信号に応じた信号が出力される。これらの信号はピンエレクトロニクス回路１１０ａ，１１０ｂにそれぞれ入力されて比較電圧（ＶＨ，ＶＬ）と比較され、その比較結果を示す信号がピンエレクトロニクス回路１１０ａ，１１０ｂからセレクタ１２０，１３０の各々に出力される。セレクタ１２０ではピンエレクトロニクス回路１１０ａのハイ側コンパレータ１１２からの信号が選択され、セレクタ１３０ではピンエレクトロニクス回路１１０ｂのロー側コンパレータ１１３からの信号が選択される。そして、セレクタ１２０で選択された信号が時間測定回路１４０の入力チャネル（Ａｃｈ）に入力されてから、セレクタ１３０で選択された信号が時間測定回路１４０の入力チャネル（Ｂｃｈ）に入力されるまでの時間が時間測定回路１４０で測定されることにより、ＤＵＴ２００のピンＰ１０１，Ｐ１０２から出力される信号間の時間差が測定される。
【０００７】
尚、図４では説明を簡単にするために１つのＤＵＴ２００の試験に必要な構成のみを図示しているが、複数のＤＵＴを同時に試験するためには図４に示すセレクタ１２０，１３０及び時間測定回路１４０を複数備えた構成にする必要がある。半導体試験装置１００で同時試験可能なＤＵＴ２００の数は、半導体試験装置１００が備える時間測定回路１４０の数によって決定される。ここで、単純にセレクタ１２０，１３０を複数備える構成にした場合には、ＤＵＴ２００の同時試験数が多いと回路規模及び配線数が飛躍的に増大してしまう。図５は、回路規模及び配線数の増大を抑えつつＤＵＴの同時試験を可能とする従来の半導体試験装置の構成の一部を示す図である。尚、図５においては、ピンエレクトロニクス部１１０に設けられたピンエレクトロニクス回路１１０ａ〜１１０ｎの総数が「５１２」であるとしている。
【０００８】
図５に示す半導体試験装置は、前段に位置する８個のセレクタ１５１〜１５８と後段に位置する３つのセレクタ１６１〜１６３とを備える。尚、図５に示す構成は、半導体試験装置に時間測定回路１４０が３つ設けられている場合のセレクタの構成である。セレクタ１５１〜１５８は、ピンエレクトロニクス部１１０に設けられた５１２個のピンエレクトロニクス回路のうちの６４個のピンエレクトロニクス回路毎にそれぞれ設けられており、入力される６４個の信号から１つを選択して出力する。セレクタ１６１〜１６３は、セレクタ１５１〜１５８で選択された８個の信号の各々を入力としており、入力される８個の信号から１つを選択して出力する。セレクタ１６１〜１６３で選択された信号は、３つの時間測定回路１４０にそれぞれ出力される。以上の構成にすることで、回路規模及び配線数の増大を抑えつつ３つのＤＵＴ２００を同時に試験することが可能となる。
【０００９】
尚、ＤＵＴから出力される２つの信号の時間間隔等を測定することができる従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特許第３５９４１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、従来の半導体試験装置が備える時間測定回路１４０は入力チャネルが２つのみであるため、例えば３相ＰＷＭ（Pulse Width Modulation：パルス幅変調）信号等の３信号以上を出力するＤＵＴを試験する場合には、複数の信号間の時間差を同時測定することはできない。従来、かかるＤＵＴの試験を行う場合には、複数の信号のうちから選択した２信号間における時間差の測定を、選択する信号の組み合わせを変えて複数回行う必要があったため、試験に長時間を要するという問題があった。
【００１１】
また、従来の半導体試験装置においては、同時試験可能なＤＵＴの数を大幅に増やそうとすると、図５に示す前段のセレクタ１５１〜１５８の数を増加させる必要がある。しかしながら、前段のセレクタ１５１〜１５８の数を増加させると、配線数が大幅に増加するとともに、後段のセレクタ１６１〜１６３の回路規模が増大してしまう。このため、同時試験可能なＤＵＴの数を容易に増加させることは困難である。
【００１２】
更に、図５に示す従来の半導体試験装置では、前段のセレクタ１５１〜１５８の制約によってＤＵＴ２００のピンの割り付けを自由に行うことができない。例えば、セレクタ１５１は第１〜第６４番目のピンエレクトロニクス回路から出力される信号の１つを選択して出力するものであるため、セレクタ１５１に接続された６４個のうちの２つのピンエレクトロニクス回路をＤＵＴ２００の２つのピンに割り付けてこれらのピンから出力される信号間の時間差を測定するといったことはできない。このような制約のため、従来は、ピンエレクトロニクス回路とＤＵＴとを接続する接続線の引き回しが複雑になるという問題があった。
【００１３】
本発明は上記事情に鑑みてなされたものであり、３信号以上の同時測定を可能にするとともに同時試験可能なＤＵＴの数を大幅に向上させることで試験に要する時間を大幅に短縮することができ、更にはＤＵＴのピンの割り付けの自由度を大幅に向上させることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（２０）から得られる信号と所定の比較電圧とを比較した比較結果を出力する比較部（１６、１７）を複数備えており、前記比較部の比較結果を用いて前記被試験デバイスの試験を行う半導体試験装置（１、２）において、前記比較部に対応して設けられ、測定開始信号が入力されてから対応する比較部からの前記比較結果が入力されるまでの時間を測定する複数の測定部（１２ａ〜１２ｎ）と、前記測定部の各々に対して、前記測定開始信号を同一のタイミングで出力する開始信号出力部（１３）と、前記測定部の測定結果に基づいて、前記被試験デバイスから得られる複数の信号間の時間差を求める演算部（１４）と、少なくとも１つの信号線（Ｂ１）からなるバス（Ｂ）と、前記比較部と前記バスをなす信号線の１つとの間を開状態又は閉状態にするスイッチ部（３２、４２）と、前記バスをなす信号線の１つを選択する第１選択部（３３、４３）と、前記比較部と前記測定部との間に設けられ、前記第１選択部で選択された信号線を介する信号に応じて開閉状態を制御するゲート部（３４、３５、４４，４５）とを備えることを特徴としている。
この発明によると、開始信号出力部から測定開始信号が出力されると測定部の各々で同時に時間測定が開始され、被試験デバイスからの信号と所定の比較電圧とを比較した比較結果が比較部から対応する測定部に入力されるとその測定部での時間測定が終了し、各測定部の測定結果に基づいて、被試験デバイスから得られる複数の信号間の時間差が演算部で求められる。
また、本発明の半導体試験装置は、前記比較部が、前記被試験デバイスから得られる信号と値が異なる所定の第１，第２電圧とを比較した第１，第２比較結果をそれぞれ出力し、前記測定部は、前記測定開始信号が入力されてから対応する比較部からの前記第１比較結果が入力されるまでの第１時間、及び前記測定開始信号が入力されてから対応する比較部からの前記第２比較結果が入力されるまでの第２時間の少なくとも一方を測定することを特徴としている。
また、本発明の半導体試験装置は、前記比較部と前記スイッチ部との間に設けられ、前記比較部から出力される前記第１，第２比較結果の何れか一方を選択する第２選択部（３１、４１）を備えることを特徴としている。
また、本発明の半導体試験装置において、前記スイッチ部、前記第１，第２選択部、及び前記ゲート部は、前記スイッチ部と前記第２選択部とが組にされるとともに、前記第１選択部と前記ゲート部とが組にされて前記比較部の少なくとも１つに対応して設けられることを特徴としている。
更に、本発明の半導体試験装置は、前記演算部が、前記比較部の特性バラツキを示すスキュー補正値を予め記憶しており、前記測定部の測定結果を前記スキュー補正値に基づいて補正した後に、前記被試験デバイスから得られる複数の信号間の時間差を求めることを特徴としている。
【発明の効果】
【００１５】
本発明によれば、測定開始信号が出力された時点で測定部の各々で同時に時間測定を開始し、被試験デバイスからの信号と所定の比較電圧とを比較した比較結果が比較部から対応する測定部に入力された時点でその測定部での時間測定を終了し、各測定部の測定結果に基づいて、被試験デバイスから得られる複数の信号間の時間差を演算部で求めているため、被試験デバイスから出力される３信号以上を同時に測定することができ、試験時間を大幅に短縮することができるという効果がある。
また、本発明によれば、比較部に対応した測定部を備えているため、複数の被試験デバイスを同時に試験することができ、この結果として試験時間を大幅に短縮することができるという効果がある。
更に、本発明によれば、比較部に対応した測定部を備えているため、被試験デバイスのピンの割り付けの自由度を大幅に向上させることができ、これにより比較部等と被試験デバイスとの接続線による接続を簡単化することができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１７】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、ピンエレクトロニクス部１１、時間測定回路１２ａ〜１２ｎ（測定部）、フリップフロップ１３（開始信号出力部）、及び時間差演算部１４（演算部）を備えており、被試験デバイス（ＤＵＴ）２０に試験信号を印加して得られる信号を用いてＤＵＴ２０に関する各種試験を行う。
【００１８】
ピンエレクトロニクス部１１は、ドライバ１５、ハイ側コンパレータ１６（比較部）、及びロー側コンパレータ１７（比較部）からなる複数のピンエレクトロニクス回路１１ａ〜１１ｎを備える。尚、ピンエレクトロニクス回路１１ａ〜１１ｎは、それぞれＤＵＴ２０の１ピン分の回路である。ドライバ１５は、ＤＵＴ２０に印加する試験信号を生成する。ハイ側コンパレータ１６はＤＵＴ２０から出力される信号と所定の比較電圧（ＶＨ）とを比較してその比較結果を示す信号を出力する回路であり、ロー側コンパレータ１７はＤＵＴ２０から出力される信号と比較電圧（ＶＨ）よりも低い所定の比較電圧（ＶＬ）とを比較してその比較結果を示す信号を出力する回路である。
【００１９】
時間測定回路１２ａ〜１２ｎは、ピンエレクトロニクス回路１１ａ〜１１ｎに対応してそれぞれ設けられており、フリップフロップ１３から出力されるトリガ信号Ｔｒ１（測定開始信号）が入力されてから、対応するピンエレクトロニクス回路１１ａ〜１１ｎから出力される信号（比較結果を示す信号）が入力されるまでの時間をクロック信号ＣＬＫに同期して測定する。尚、時間測定回路１２ａ〜１２ｎは、半導体試験装置１が備えるタイミングジェネレータ（図示省略）に設けられる。ここで、タイミングジェネレータとは、ＤＵＴ２０に試験信号を印加するタイミングや、パス／フェイルを判定するタイミングを規定する信号を生成する装置である。
【００２０】
時間測定回路１２ａ〜１２ｎは、具体的にはハイ側コンパレータ１６の比較結果を示す信号を入力する入力チャネル（Ａｃｈ）とロー側コンパレータ１７の比較結果を示す信号を入力する入力チャネル（Ｂｃｈ）とを備えており、トリガ信号Ｔｒ１が入力されてから入力チャネル（Ａｃｈ）に信号が入力されるまでの時間及びトリガ信号Ｔｒ１が入力されてから入力チャネル（Ｂｃｈ）に信号が入力されるまでの時間の少なくとも一方をクロック信号ＣＬＫに同期して測定する。尚、時間測定回路１２ａ〜１２ｎは、上記の測定以外に、入力チャネル（Ａｃｈ，Ｂｃｈ）の何れかから入力される信号の周期や周波数の測定、或いは両入力チャネルから入力される信号間の時間差の測定も可能である。
【００２１】
フリップフロップ１３は、Ｄ入力端にトリガ信号Ｔｒが入力されるとともにクロック入力端にクロック信号ＣＬＫが入力されており、トリガ信号Ｔｒをクロック信号ＣＬＫに同期させてトリガ信号Ｔｒ１として出力する。尚、トリガ信号Ｔｒは、不図示の制御装置から出力される。時間差演算部１４は、時間測定回路１２ａ〜１２ｎの測定結果の各々を入力としており、入力される任意の２つの測定結果を選択してそれらの時間差を演算する。これにより、ＤＵＴ２０の任意の２つのピンから出力される信号間の時間差を求めることが可能になる。尚、時間測定回路１２ａ〜１２ｎで行われるべき測定の設定、及び時間差演算部１４における測定結果の選択の設定は、不図示の制御装置の制御の下で行われる。
【００２２】
次に、上記構成の半導体試験装置１を用いて、ＤＵＴ２０の任意の２つのピン（図１に示す例ではピンＰ１１，Ｐ１２）から出力される信号間の時間差を測定する場合の動作について説明する。図２は、本発明の第１実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。まず、ピンエレクトロニクス部１１に設けられたピンエレクトロニクス回路１１ａ〜１１ｎのうちの何れか２つ（例えば、ピンエレクトロニクス回路１１ａ，１１ｂ）を、ＤＵＴ２０のピンＰ１１，Ｐ１２にそれぞれ接続する。
【００２３】
次いで、不図示の制御装置の制御の下で、トリガ信号Ｔｒ１が入力されてから例えば入力チャネル（Ａｃｈ）に信号が入力されるまでの時間測定が行われるよう時間測定回路１２ａ，１２ｂの設定が行われるとともに、時間測定回路１２ａ，１２ｂからの測定結果を選択してそれらの時間差を演算するよう時間差演算部１４の設定が行われる。尚、ここでは、説明を簡単にするために、トリガ信号Ｔｒ１が入力されてから入力チャネル（Ａｃｈ）に信号が入力されるまでの時間を時間測定回路１２ａ，１２ｂの各々で測定する場合を例に挙げるが、トリガ信号Ｔｒ１が入力されてから入力チャネル（Ｂｃｈ）に信号が入力されるまでの時間を測定する設定を行っても良い。
【００２４】
以上の設定が完了すると、不図示の制御装置からフリップフロップ１３に対してトリガ信号Ｔｒが出力されるとともに、ＤＵＴ２０に対する試験信号の印加が開始されてＤＵＴ２０の試験が開始される。フリップフロップ１３にトリガ信号Ｔｒが入力されると、クロック信号ＣＬＫに同期したトリガ信号Ｔｒ１が生成され、このトリガ信号Ｔｒ１が時間測定回路１２ａ〜１２ｎにそれぞれ入力される。尚、ここでは、時間測定回路１２ａ，１２ｂの動作についてのみ説明し、他の時間測定回路１２ｃ〜１２ｎについては説明を省略する。
【００２５】
フリップフロップ１３で生成されたトリガ信号Ｔｒ１が時間測定回路１２ａ，１２ｂに入力されると、時間測定回路１２ａ，１２ｂのクロック信号ＣＬＫに同期した時間測定が開始される。図２に示す例では、トリガ信号Ｔｒ１の立ち上がりエッジにおいて、時間測定回路１２ａ，１２ｂの時間測定が同時に開始されている。一方、ＤＵＴ２０に試験信号が印加されると、ＰＵＴ２０のピンＰ１１，Ｐ１２からは試験信号に応じた信号が出力される。
【００２６】
いま、図２に示す通り、ＤＵＴ２０のピンＰ１１，Ｐ１２から出力された信号の間にタイミングずれが生じていたとする。このタイミングずれの時間をΔＴとする。図２に示す例では、まずＤＵＴ２０のピンＰ１１から出力された信号がピンエレクトロニクス回路１１ａに入力されて比較電圧（ＶＨ，ＶＬ）と比較され、その比較結果を示す信号がピンエレクトロニクス回路１１ａから時間測定回路１２ａに入力される。この信号が入力されると、図２に示す通り、信号の立ち上がりにおいて時間測定回路１２ａの時間測定が停止する。尚、ここで測定された時間をＴ１とする。
【００２７】
ＤＵＴ２０のピンＰ１１から信号が出力されてから上記の時間ΔＴが経過すると、ＤＵＴ２０のピンＰ１２から信号が出力されてピンエレクトロニクス回路１１ｂに入力され、比較電圧（ＶＨ，ＶＬ）と比較され、その比較結果を示す信号がピンエレクトロニクス回路１１ｂから時間測定回路１２ｂに入力される。この信号が入力されると、図２に示す通り、信号の立ち上がりにおいて時間測定回路１２ｂの時間測定が停止する。尚、ここで測定された時間をＴ２とする。
【００２８】
時間測定回路１２ａ，１２ｂの測定結果はそれぞれ時間差演算部１４に出力される。時検査演算部１４では、時間測定回路１２ｂで測定された時間Ｔ２から時間測定回路１２ａで測定された時間Ｔ１を減算する演算（つまり、演算（Ｔ２−Ｔ１））が行われ、これにより、ＤＵＴ２０のピンＰ１１，Ｐ１２から出力される信号間の時間差ΔＴを求めることができる。
【００２９】
尚、以上の説明では、説明を簡単にするために、ＤＵＴ２０の２つのピンＰ１１，Ｐ１２から出力される信号間の時間差を測定する場合を例に挙げて説明した。しかしながら、本実施形態の半導体試験装置１は、上記と同様の手順でＤＵＴ２０の３つ以上のピンから出力される信号間の時間差を一度に測定することができる。
【００３０】
具体的には、例えば３つのピンエレクトロニクス回路１１ａ〜１１ｃをＤＵＴ２０の３つの異なるピンにそれぞれ接続し、これらピンエレクトロニクス回路１１ａ〜１１ｃに対応して設けられた時間測定回路１２ａ〜１２ｃに対して、トリガ信号Ｔｒ１が入力されてから例えば入力チャネル（Ａｃｈ）に信号が入力されるまでの時間測定が行われるよう設定を行う。加えて、時間差演算部１４に対して、ピンエレクトロニクス回路１１ａ〜１１ｃの各々から出力される３つの信号を選択してこれらの信号間の時間差を演算する設定を行う。以上の設定を行った上で上記の手順で試験を開始すれば、ＤＵＴ２０の３つのピンから出力される信号間の時間差を一度に求めることができる。
【００３１】
また、本実施形態の半導体試験装置１では、ピンエレクトロニクス回路１１ａ〜１１ｃに対応して時間測定回路１２ａ〜１２ｎがそれぞれ設けられているため、複数のＤＵＴ２０を同時に試験することができ、ＤＵＴ２０の試験時間を大幅に短縮することができる。また、ピンエレクトロニクス回路１１ａ〜１１ｃに対応して時間測定回路１２ａ〜１２ｎがそれぞれ設けられていることで、従来の半導体試験装置１００のようなセレクタによる制限が生じないため、ＤＵＴのピンの割り付けの自由度を大幅に向上させることができる。この結果として、ピンエレクトロニクス回路とＤＵＴとの接続線による接続を簡単化することができる。
【００３２】
〔第２実施形態〕
図３は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。尚、図３においては、図１に示したブロックと同一のブロックには同一の符号を付しており、図１に示した時間差演算部１４の図示を省略している。図３に示す通り、本実施形態の半導体試験装置２は、図１に示す半導体試験装置１が備える構成に加えてアーミングバスＢ（バス）を備えるとともに、ピンエレクトロニクス回路１１ａに対応したセレクタ３１（第２選択部）、スイッチ部３２、セレクタ３３（第１選択部）、及びゲート回路３４，３５（ゲート部）、並びに、ピンエレクトロニクス回路１１ｂに対応したセレクタ４１（第２選択部）、スイッチ部４２、セレクタ４３（第１選択部）、及びゲート回路４４，４５（ゲート部）を備える。尚、これらセレクタ３１〜ゲート回路３５と同様のものが不図示の他のピンエレクトロニクス回路にも設けられている。
【００３３】
セレクタ３１〜ゲート回路３５及びセレクタ４１〜ゲート回路４５等は、外部トリガ（ここでは、ＤＵＴ２０からの信号）が入力されるまで時間測定回路１２ａ〜１２ｎへの信号入力を禁止するアーミング機能、及びＤＵＴ２０のピンから出力される信号間の時間差の正時間を測定する正時間測定機能を実現するために設けられる構成である。ここで、正時間測定機能とは、ＤＵＴ２０から出力される複数の信号のタイミングの前後関係に拘わらず、常に正の値の時間差ΔＴを求める機能である。
【００３４】
つまり、前述した第１実施形態においては、時間差演算部１４で時間差ΔＴ＝Ｔ２−Ｔ１を演算しており、ＤＵＴ２０のピンＰ１２から出力される信号がピンＰ１１から出力される信号よりも遅れる場合には時間差ΔＴは正の値になるが、逆の場合には時間差ΔＴは負の値になる。本実施形態では、セレクタ３１〜ゲート回路３５及びセレクタ４１〜ゲート回路４５等を設けることで、時間差ΔＴを必ず正の値にする正時間測定機能を実現している。
【００３５】
アーミングバスＢは、少なくとも１つの信号線からなり、各種信号を伝達するために用いられるバスである。ここで、ピンエレクトロニクス回路１１ａに対応して設けられたセレクタ３１〜ゲート回路３５と、ピンエレクトロニクス回路１１ｂに対応して設けられたセレクタ４１〜ゲート回路４５とは同様の構成である。このため、以下ではピンエレクトロニクス回路１１ａに設けられたセレクタ３１〜ゲート回路３５について説明し、ピンエレクトロニクス回路１１ｂに対応して設けられたセレクタ４１〜ゲート回路４５、及び不図示の他のピンエレクトロニクス回路に対応して設けられた構成についての説明は省略する。
【００３６】
セレクタ３１は、ピンエレクトロニクス回路１１ａに設けられているハイ側コンパレータ１６及びロー側コンパレータ１７から出力される信号並びにゲート回路３４，３５から出力される信号の何れか１つを選択する。尚、図３においてはゲート回路３４，３５の出力がセレクタ３１に直接入力されている構成を図示しているが、ゲート回路３４，３５とセレクタ３１との間にゲート回路３４，３５の出力を保持するラッチ回路を設けても良い。
【００３７】
スイッチ部３２は、セレクタ３１の出力端とアーミングバスＢをなす信号線の何れか１つとを接続するスイッチである。このスイッチ部３２により、ピンエレクトロニクス回路１１ａに設けられたハイ側コンパレータ１６又はロー側コンパレータ１７とアーミングバスＢをなす信号線の１つとの間が開状態又は閉状態にされる。セレクタ３３は、アーミングバスＢをなす信号線の何れか１つを選択する。尚、セレクタ３１で選択されるべき信号の設定、スイッチ部３２でセレクタ３１の出力端と接続されるべき信号線の設定、及びセレクタ３３で選択されるべき信号線の設定は、不図示の制御装置の制御の下で行われる。
【００３８】
ゲート回路３４は、ピンエレクトロニクス回路１１ａのハイ側コンパレータ１６と時間測定回路１２ａの入力チャネル（Ａｃｈ）との間に設けられており、セレクタ３３で選択された信号線を介して伝達される信号に応じて開閉状態を制御する。ゲート回路３５は、ピンエレクトロニクス回路１１ａのロー側コンパレータ１７と時間測定回路１２ａの入力チャネル（Ｂｃｈ）との間に設けられており、セレクタ３３で選択された信号線を介して伝達される信号に応じて開閉状態を制御する。尚、ゲート回路３４，３５の初期状態、及び動作モードの設定も不図示の制御装置の制御の下で行われる。
【００３９】
次に、上記構成の半導体試験装置２において、アーミング機能及び正時間測定機能を用いたときの動作について順に説明する。まず、アーミング機能を用いる場合には、不図示の制御装置の制御の下で、例えばピンエレクトロニクス回路１１ａのロー側コンパレータ１７からの信号をセレクタ３１で選択する設定が行われ、セレクタ３１の出力端とアーミングバスＢをなす信号線の１つである信号線Ｂ１とを接続する設定が行われ、セレクタ４３で信号線Ｂ１を選択する設定が行われる。尚、初期状態においては、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６及びロー側コンパレータ１７と時間測定回路１２ｂとの間がゲート回路４４，４５によってそれぞれ開状態に設定される。
【００４０】
以上の設定を終えた後で、ＤＵＴ２０のピンＰ１１からアーミングトリガとなるべき信号が出力されると、この信号はピンエレクトロニクス回路１１ａに入力されてロー側コンパレータ１７において比較電圧（ＶＬ）と比較され、その比較結果を示す信号が出力される。ロー側コンパレータ１７から出力された信号は、セレクタ３１で選択されてスイッチ部３２、アーミングバスＢの信号線Ｂ１、及びセレクタ４３を順に介してゲート回路４４，４５に入力される。これにより、ゲート回路４４，４５は閉状態になり、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６及びロー側コンパレータ１７から出力される信号が時間測定回路１２ｂに入力されることになる。逆に、ＤＵＴ２０のピンＰ１１からの信号が入力されない限りは、ゲート回路４４，４５は開状態であるため、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６及びロー側コンパレータ１７から出力される信号が時間測定回路１２ｂに入力されることはない。
【００４１】
ここで、仮にピンエレクトロニクス回路１１ａのロー側コンパレータ１７から比較結果を示す信号が出力された後、所定時間が経過してからピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６から比較結果を示す信号が出力されるとすると、ピンエレクトロニクス回路１１ａのロー側コンパレータ１７から出力される信号を外部トリガとしてゲート回路４４，４５を開状態にし、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６から出力される信号を時間測定回路１２ｂに入力させるという使い方が可能になる。
【００４２】
次に、正時間測定機能を用いる場合には、不図示の制御装置の制御の下で、ピンエレクトロニクス回路１１ａに対応して設けられたゲート回路３４，３５の初期状態をセレクタ３３からの信号の有無に拘わらず閉状態にする設定が行われる。但し、他のピンからの信号によりアーミングトリガをかける時は開状態にする。また、ゲート回路３４，３５から出力される信号の何れか一方（ここでは、ゲート回路３４の出力信号とする）をセレクタ３１で選択する設定が行われ、このセレクタ３１の出力端とアーミングバスＢをなす信号線の１つである信号線Ｂ１とを接続する設定が行われる。
【００４３】
また、不図示の制御装置の制御の下で、ピンエレクトロニクス回路１１ｂに対応して設けられたセレクタ４３で信号線Ｂ１を選択する設定が行われる。尚、初期状態においては、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６及びロー側コンパレータ１７と時間測定回路１２ｂとの間がゲート回路４４，４５によってそれぞれ開状態に設定される。
【００４４】
以上の設定を終えた後で、不図示の制御装置からトリガ信号Ｔｒが入力されて、フリップフロップ１３からクロック信号ＣＬＫに同期したトリガ信号Ｔｒ１が出力されると、時間測定回路１２ａ，１２ｂ等で時間の測定が開始される。ここで、仮にＤＵＴ２０のピンＰ１１から信号が出力される前にピンＰ１２から信号が出力されたとしても、ピンエレクトロニクス回路１１ｂと時間測定回路１２ｂとの間に設けられたゲート回路４４，４５が共に開状態であるため、この信号は無視されることになる。
【００４５】
これに対し、ＤＵＴ２０のピンＰ１１から信号が出力されると、この信号はピンエレクトロニクス回路１１ａに入力されてハイ側コンパレータ１６において比較電圧（ＶＨ）と比較され、その比較結果を示す信号が出力される。ここで、ピンエレクトロニクス回路１１ａと時間測定回路１２ａとの間に設けられたゲート回路３４が閉状態であるため、ピンエレクトロニクス回路１１ａのハイ側コンパレータ１６から出力された信号がゲート回路３４を通過して時間測定回路１２ａに入力し、これにより時間測定回路１２ａでの時間測定が終了する。尚、ここで測定された時間をＴ３とする。
【００４６】
また、ピンエレクトロニクス回路１１ａのハイ側コンパレータ１６から出力された信号を入力とするゲート回路３４の出力がセレクタ３１で選択されてスイッチ部３２、アーミングバスＢの信号線Ｂ１、セレクタ４３を順に介してピンエレクトロニクス回路１１ｂに対応して設けられたゲート回路４４，４５に入力される。これにより、ゲート回路４４，４５は閉状態になる。
【００４７】
その後に、ＤＵＴ２０のピンＰ１２から信号が出力されると、この信号はピンエレクトロニクス回路１１ｂに入力されてハイ側コンパレータ１６において比較電圧（ＶＨ）と比較され、その比較結果を示す信号が出力される。ここで、ピンエレクトロニクス回路１１ｂと時間測定回路１２ｂとの間に設けられたゲート回路４４が閉状態になっているため、ピンエレクトロニクス回路１１ｂのハイ側コンパレータ１６から出力された信号がゲート回路４４を通過して時間測定回路１２ｂに入力し、これにより時間測定回路１２ｂでの時間測定が終了する。尚、ここで測定された時間をＴ４とする。
【００４８】
このようにして、ピンエレクトロニクス回路１１ｂへの信号入力は、必ずピンエレクトロニクス回路１１ａへの信号入力後になるため、時間測定回路１２ｂで測定される時間Ｔ４は必ず時間測定回路１２ａで測定される時間Ｔ３よりも長くなる。このため、時間測定回路１２ｂで測定される時間Ｔ４から時間測定回路１２ａで測定される時間Ｔ３を減算する演算（つまり、演算（Ｔ４−Ｔ３））を時間差演算部１４（図３では図示省略）で行えば、ＤＵＴ２０のピンＰ１１，Ｐ１２から出力される信号間の時間差ΔＴは必ず正になる。このようにして、正の値である時間差ΔＴを測定することができる。
【００４９】
以上説明した第２実施形態による半導体試験装置２においても、ピンエレクトロニクス回路１１ａ〜１１ｃに対応して時間測定回路１２ａ〜１２ｎがそれぞれ設けられているため、複数のＤＵＴ２０を同時に試験することも、ＤＵＴ２０の３つ以上のピンから出力される信号間の時間差を一度に測定することもできる。このため、ＤＵＴ２０の試験時間を大幅に短縮することができる。また、ピンエレクトロニクス回路１１ａ〜１１ｃに対応して時間測定回路１２ａ〜１２ｎがそれぞれ設けられていることで、従来の半導体試験装置１００のようなセレクタによる制限が生じないため、ＤＵＴのピンの割り付けの自由度を大幅に向上させることができる。この結果として、ピンエレクトロニクス回路とＤＵＴとの接続線による接続を簡単化することができる。
【００５０】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した第１，第２実施形態による半導体試験装置１，２においては、トリガ信号Ｔｒ１が入力されてから、ピンエレクトロニクス回路１１ａ〜１１ｎからの信号が時間測定回路１２ａ〜１２ｎに入力されるまでの時間をそれぞれ測定することができるため、ハイ側コンパレータ１６及びロー側コンパレータ１７の特性バラツキに起因するスキュー（コンパレータスキュー）を調整することが可能である。
【００５１】
つまり、まずピンエレクトロニクス回路１１ａ〜１１ｎの各々に設けられたドライバ１５の各々から同一のタイミングで所定の信号を出力させ、時間測定回路１２ａ〜１２ｎの各々にトリガ信号Ｔｒ１が入力されて時間計測が開始されてから、各ドライバ１５からの信号が時間測定回路１２ａ〜１２ｎに入力されるまでの時間をそれぞれ測定する。尚、ドライバ１５間にもスキュー（ドライバスキュー）が生ずるが、ここでは高い精度でドライバスキューの調整が行われているものとする。次に、時間測定回路１２ａ〜１２ｎで得られた測定結果のうちの１つを基準として、他の測定結果との時間差をスキュー補正値として予め求めて時間差演算部１４に記憶しておく。
【００５２】
そして、ＤＵＴ２０に対して実際に試験を行うときに、時間差演算部１４が時間測定回路１２ａ〜１２ｎから得られた測定結果に対して、上記のスキュー補正値を加算してから、ＤＵＴ２０のピンから出力される信号間の時間差ΔＴを求めることで、ハイ側コンパレータ１６及びロー側コンパレータ１７についてのコンパレータスキューを調整することができる。尚、ここでは、時間差測定回路１２ａ〜１２ｎの測定結果をスキュー補正値により補正する場合を例に挙げているが、これに代えてコンパレータスキューを調整するために設けられるディレイライン又はバーニア（何れも図示省略）の調整を上記のスキュー補正値に基づいて行っても良い。
【００５３】
また、前述した第２実施形態では、ピンエレクトロニクス回路１１ａに対応してセレクタ３１〜ゲート回路３５が設けられるとともに、ピンエレクトロニクス回路１１ｂに対応してセレクタ４１〜ゲート回路４５が設けられ、更に不図示の他のピンエレクトロニクス回路にもセレクタ３１〜ゲート回路３５と同様の回路が設けられている場合を例に挙げて説明した。しかしながら、ピンエレクトロニクス回路の各々に対応してセレクタ３１〜ゲート回路３５と同様の回路を必ずしも設ける必要はない。
【００５４】
例えば、図３に示す半導体試験装置２において、ピンエレクトロニクス回路１１ａに対応して設けられたセレクタ３３及びゲート回路３４，３５を省略するとともに、ピンエレクトロニクス回路１１ｂに対応して設けられたセレクタ４１及びスイッチ部４２を省略することができる。このように、セレクタ３１及びスイッチ部３２（或いは、セレクタ４１及びスイッチ部４２）が組にされた回路と、セレクタ３３及びゲート回路３４，３５（或いは、セレクタ４３及びゲート回路４４，４５）が組にされた回路とがピンエレクトロニクス回路１１ａ〜１１ｎの少なくとも１つに対応して設けられた構成にすることができる。かかる構成にすることで回路規模を削減することができる。
【００５５】
また、複数のピンエレクトロニクス回路に対してセレクタ３１（セレクタ４１）を１つ設けた構成にし、複数のピンエレクトロニクス回路から出力される信号をこのセレクタにより選択するようにしても良い。更には、複数のピンエレクトロニクス回路に対してセレクタ３３（セレクタ４３）を１つ設けた構成にし、複数のピンエレクトロニクス回路に対応して設けられるゲート回路の開閉状態を、セレクタ３３で選択されたアーミングバスＢの信号線を介した信号によって制御するようにしても良い。以上の構成にすることで、セレクタ３１（セレクタ４１）及びスイッチ部３２（スイッチ部４２）の数、或いはセレクタ３３（セレクタ４３）の数を少なくすることができるため、回路規模をより削減することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の第１実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。
【図４】従来の半導体試験装置の要部構成を示すブロック図である。
【図５】回路規模及び配線数の増大を抑えつつＤＵＴの同時試験を可能とする従来の半導体試験装置の構成の一部を示す図である。
【符号の説明】
【００５７】
１，２            半導体試験装置
１２ａ〜１２ｎ    時間測定回路
１３              フリップフロップ
１４              時間差演算部
１６              ハイ側コンパレータ
１７              ロー側コンパレータ
２０              被試験デバイス
３１，４１        セレクタ
３２，４２        スイッチ部
３３，４３        セレクタ
３４，４４        ゲート回路
３５，４５        ゲート回路
Ｂ                アーミングバス
Ｂ１              信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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