(57)【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成及び蓄積するフォトダイオードを有する画素が受光面にマトリクス状に配置されている固体撮像装置であって、
前記画素は、前記フォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続され、前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタと、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタと前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタとを有し、
列方向に隣接する２つの画素の組で、１つの前記フローティングディフュージョン、１つの前記リセットトランジスタ、１つの前記増幅トランジスタ及び１つの前記選択トランジスタが共有されており、
前記フローティングディフュージョン、前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタが共有される箇所は、隣接する画素列で１画素分ずれて配置されている構成であり、
各画素のフォトダイオードが、半導体基板の主面上に各行及び各列に沿って形成され、
２つの画素の組で共有される前記フローティングディフュージョンが、当該２つの画素の組の２つのフォトダイオードの間の領域に形成され、
２つの画素の組で共有される前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタが、隣の列のフローティングディフージョンを共有する２つの画素の第１の組の一方のダイオードと、当該隣の列のフローティングディフュージョンを共有する２つの画素の第２の組の他方のダイオードとの間の領域に形成され、
前記フローティングディフュージョンと前記各トランジスタの拡散領域とが直線的に配置されており、
前記転送トランジスタのゲート電極に接続される第１の配線と前記リセットトランジスタのゲート電極に接続される第２の配線と前記選択トランジスタのゲート電極に接続される第３の配線とが画素の行毎に設けられており、
前記第１の配線は、各行の画素の各転送トランジスタに接続され、前記第２の配線は、前記共有される箇所において１列おきに前記リセットトランジスタのゲート電極に接続され、前記第３の配線は、前記共有される箇所において１列おきに前記選択トランジスタのゲート電極に接続されており、
或る画素行の両側に設けられている２本の前記第３の配線を活性化して前記或る画素行の各画素を選択し、前記或る画素行の両側に設けられている２本の前記第２の配線を活性化して前記或る画素行の各画素の前記フローティングディフュージョンをリセットし、前記或る画素行の前記第１の配線を活性化して前記或る画素行の各画素から前記光電荷に対応する光信号を読み出す、
固体撮像装置。
【請求項２】
前記転送トランジスタのゲート電極が列方向に対して斜めに配置されており、前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタのゲート電極が列方向に対して平行に配置されている、請求項１に記載の固体撮像装置。
【請求項３】
前記或る画素行の各画素から前記光電荷に対応する光信号を読み出すときに、前記画素行のシフトレジスタ出力と前記画素行の１行前または１行後のシフトレジスタ出力との論理和がとられ、前記第２の配線と前記第３の配線との電圧駆動がなされる、請求項１又は２に記載の固体撮像装置。
【請求項４】
前記或る画素行の各画素から前記光電荷に対応する光信号を読み出すときに、前記或る画素行の両側に位置する２つの前記第２の配線に印加される電圧波形が同じであり、前記或る画素行の両側に位置する２つの前記第３の配線に印加される電圧波形が同じである、請求項１乃至３の何れかに記載の固体撮像装置。
【請求項５】
画素がマトリクス状に配置される固体撮像装置であって、
上記画素が、光電変換素子としてのフォトダイオードと、上記フォトダイオードの信号電荷を転送する転送トランジスタと、上記転送トランジスタからの信号電荷を受ける浮遊拡散領域と、上記浮遊拡散領域を所定の電位に電気的に結合して上記浮遊拡散領域をリセットするリセットトランジスタと、上記浮遊拡散領域の電荷を電圧として出力する増幅トランジスタと上記増幅トランジスタに接続された画素を選択するための選択トランジスタとを含み、
上記マトリクスの奇数列において、第１行の画素と第２行の画素とで上記浮遊拡散領域、上記リセットトランジスタ、上記増幅トランジスタ及び上記選択トランジスタが共用され、
上記マトリクスの偶数列において、第２行の画素と第３行の画素とで上記浮遊拡散領域、上記リセットトランジスタ、上記増幅トランジスタ及び上記選択トランジスタが共用され、
各画素のフォトダイオードが、半導体基板の主面上に各行及び各列に沿って形成され、
上記第１行の画素と上記第２行の画素とで共用される上記浮遊拡散領域が、上記第１行の画素のフォトダイオードと上記第２行の画素のフォトダイオードとの間の領域に形成され、
上記第１行の画素と上記第２行の画素とで共用される前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタが、隣の列の第１行の画素のダイオードと第２行の画素のダイオードとの間の領域に形成されており、
前記固体撮像装置が、更に、
上記マトリクスの行方向に配置され、各列の上記転送トランジスタの制御端子に転送用駆動信号を供給する転送用駆動配線と、
上記マトリクスの行方向に配置され、奇数列の上記リセットトランジスタの制御端子にリセット用駆動信号を供給する第１のリセット用駆動配線と、
上記マトリクスの行方向に配置され、偶数列の上記リセットトランジスタの制御端子にリセット用駆動信号を供給する第２のリセット用駆動配線と、
上記マトリクスの行方向に配置され、奇数列の上記選択トランジスタの制御端子に選択用駆動信号を供給する第１の選択用駆動配線と、
上記マトリクスの行方向に配置され、偶数列の上記選択トランジスタの制御端子に選択用駆動信号を供給する第２の選択用駆動配線と、
上記マトリクスの列方向に配置され、各行の上記選択トランジスタに結合される信号用配線と、
を有し、
或る行の各画素から光信号を読み出すときに、当該行の各画素に接続される前記第１及び第２の選択用駆動配線により前記選択用駆動信号が供給され、前記行の各画素に接続される前記第１及び第２のリセット用駆動配線により前記リセット用駆動信号が供給され、前記行の各画素に接続される前記転送用駆動配線により前記転送用駆動信号が供給される、
固体撮像装置。
【請求項６】
上記浮遊拡散領域と上記各トランジスタの拡散領域とが直線的に配置されている、請求項５に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特にＣＭＯＳ型の固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
例えば特許文献１などに、１つのフォトダイオードと４つのトランジスタを有する画素がマトリクス状に並べられて受光面が構成されているＣＭＯＳイメージセンサが開示されている。
図１３（Ａ）は、第１従来例に係る上記のＣＭＯＳイメージセンサを構成する１画素の等価回路図である。
各画素は、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴＸ、転送トランジスタＴＸを通じて光電荷が転送されるフローティングディフュージョンＦＤ、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＲＳＴ、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）１ＳＴ、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＸを有して構成されている。選択トランジスタＸがカラムラインＣＯＬに接続されている。上記の４つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。
【０００４】
図１３（Ｂ）は、上記のＣＭＯＳイメージセンサの受光面の構成を示す模式図である。
例えば、フォトダイオード（ＰＤ１１〜ＰＤＸ４）を含んで構成される画素が、行方向に図面上ＲＯＷ１〜ＲＯＷ４の４行、列方向にＸ列のマトリクス状に配置されている。同一の列の画素は共通のカラムラインＣＯＬ１〜ＣＯＬＸに接続されている。
各カラムラインＣＯＬ１〜ＣＯＬＸの端部には、容量素子Ｃ１〜ＣＸからなるサンプルホールドキャパシタＳＨＣが設けられている。
【０００５】
上記の構成のＣＭＯＳイメージセンサにおいては、例えば、受光面が所定の露光時間で露光されると、各画素のフォトダイオード（ＰＤ１１〜ＰＤＸ４）において光電荷が生成され、フォトダイオードに蓄積される。
上記の画素からフォトダイオードに蓄積された光電荷に応じた信号を読み出すには、転送トランジスタの動作により蓄積された光電荷をフローティングディフュージョンＦＤに転送し、増幅トランジスタ１ＳＴによりフローティングディフュージョンＦＤ中の光電荷量に応じた信号電位を得て、選択トランジスタＸで選択した行毎に各カラムラインＣＯＬに出力し、各信号電位に対応する信号電荷をサンプルホールドキャパシタＳＨＣに保持する。
一方、これに先立って、リセットトランジスタＲＳＴによるリセット直後の参照電位に対応する電荷を別途設けられた参照用のサンプルホールドキャパシタＳＨＣに保持しておき、信号電位と参照電位の差分を演算処理することにより、ノイズをキャンセルした光信号を得ることができる。
【０００６】
ところで、上記のような構成のＣＭＯＳイメージセンサの小型化などの目的で、画素面積の縮小が求められている。
画素面積の縮小化を図るには、画素の構成要素であるフローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸなどを隣接する画素間で共有する構成とすることが提案されている。
【０００７】
図１４（Ａ）は、第２従来例に係る、上記のようにフローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する隣接する２画素の等価回路図である。
一方の画素のフォトダイオードＰＤＡと他方の画素のフォトダイオードＰＤＢにそれぞれ転送トランジスタ（ＴＸＡ，ＴＸＢ）が設けられている。
転送トランジスタ（ＴＸＡ，ＴＸＢ）が接続されるフローティングディフュージョンＦＤ以降は図１３（Ａ）と同様の１画素分の構成であり、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸが２つの画素で共有されている。
上記の構成のＣＭＯＳイメージセンサの１画素あたりのトランジスタ数は２．５となり、図１３（Ａ）に示す画素を有するＣＭＯＳイメージセンサより画素面積を縮小することができる。
【０００８】
図１４（Ｂ）は、上記のＣＭＯＳイメージセンサの受光面の構成を示す模式図である。
例えば、フォトダイオード（ＰＤ１１〜ＰＤ（２Ｘ）４）を含んで構成される画素が、行方向に図面上ＲＯＷ１〜ＲＯＷ４の４行、列方向に２Ｘ列のマトリクス状に配置されている。
ここで、ＰＤ１１を有する画素とＰＤ２１を有する画素など、２ｎ−１番目の列と２ｎ番目の列（ｎは整数）における行方向に隣接する２つの画素間で、図１４（Ａ）に示すようにフローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸが共有される。
この場合、２ｎ−１番目の列と２ｎ番目の列（ｎは整数）における行方向に隣接する２つの画素列間でカラムラインＣＯＬ１〜ＣＯＬＸが共有される。
各カラムラインＣＯＬ１〜ＣＯＬＸの端部には、各画素列に対応するように、１つのカラムラインに対して２つの容量素子を有する、容量素子Ｃ１〜Ｃ２ＸからなるサンプルホールドキャパシタＳＨＣが設けられている。
【０００９】
図１５は、第３従来例に係る、ＣＭＯＳイメージセンサの受光面の構成を示す模式図であり、第２従来例と同様に、隣接する２画素が、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する。
例えば、フォトダイオード（ＰＤ１１〜ＰＤＸ４）を含んで構成される画素が、行方向に図面上ＲＯＷ１〜ＲＯＷ４の４行、列方向にＸ列のマトリクス状に配置されている。
ここで、ＰＤ１１を有する画素とＰＤ１２を有する画素など、２ｎ−１番目の行と２ｎ番目の行（ｎは整数）における列方向に隣接する２つの画素間で、図１４（Ａ）に示すようにフローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸが共有される。
同一の列の画素は共通のカラムラインＣＯＬ１〜ＣＯＬＸに接続されている。
各カラムラインＣＯＬ１〜ＣＯＬＸの端部には、容量素子Ｃ１〜ＣＸからなるサンプルホールドキャパシタＳＨＣが設けられている。
【００１０】
上記の第２従来例及び第３従来例のＣＭＯＳイメージセンサは、１画素あたりの構成要素を減らすことができ、画素縮小に有効であったが、実際に画素縮小を実現しつつ、並進対称性を有する配置とすることが困難であった。並進対称性については、非特許文献１に詳細に記載されている。並進対称性を維持できない場合、解像度が劣化し、良質の画像を得ることが困難となる。
【００１１】
また、上記の第２従来例のＣＭＯＳイメージセンサのように、２ｎ−１番目の列と２ｎ番目の列（ｎは整数）における行方向に隣接する２つの画素間で、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する構成では、カラムラインが２列おきに設けられるので、水平方向の解像度が劣化する。この場合、並進対称性を高めるためにはダミー配線を配置するなどの画素配置上の工夫が必要となる。
【００１２】
また、上記の第２従来例のＣＭＯＳイメージセンサにおいては、画素の各行に対して、転送トランジスタＴＸ用のゲート電極に接続する配線が２本となり、ドライブ回路が冗長となり、画素ピッチで設けられるシフトレジスタの面積が増えてしまい、画素面積縮小化の効果が薄れてしまうことになる。また、画素あたりの配線面積が増加し、十分な大きさの開口を得ることが困難となって、感度の劣化が生じるなど、画素共有のメリットがなくなってしまう。
【００１３】
また、上記の第２従来例のＣＭＯＳイメージセンサは、各行の読み出し期間に、２ｎ−１番目（ｎは整数）の画素と２ｎ番目（ｎは整数）の画素の２回に分けて読み出しを行う必要があり、１行分のデータをサンプルホールドキャパシタに取り込む時間が倍になり、１フレームの読み出し速度が遅くなり、動画再生性能が劣化する。さらに、サンプルホールドキャパシタの取り込み信号も２つとなるので、タイミングジェネレータの回路も冗長となって回路面積が増加してしまう。
【００１４】
一方、上記の第３従来例のＣＭＯＳイメージセンサのように、２ｎ−１番目の行と２ｎ番目の行（ｎは整数）における列方向に隣接する２つの画素間で、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する構成では、リセットトランジスタＲＳＴのゲート電極に接続する配線と選択トランジスタＸのゲート電極に接続する配線とが２行おきに設けられているので、垂直方向の解像度が劣化する。この場合、並進対称性を高めるためにはダミー配線を配置するなどの工夫が必要となる。
【００１５】
また、上記の第３従来例のＣＭＯＳイメージセンサでは、転送トランジスタＴＸのゲート電極に接続する配線が画素の各行に対して設けられているのに対して、リセットトランジスタＲＳＴのゲート電極に接続する配線と選択トランジスタＸのゲート電極に接続する配線とが２行おきに設けられていることからわかるように、行読み出しシフトレジスタのポインタ周期は、ＴＸが１Ｈ、ＲＳＴとＸは２Ｈとなり、そのための分周回路が必要となり、タイミングジェネレータの回路も冗長となって回路面積が増加してしまう。
また、隣接する画素信号の読み出しの同時性が保たれないために、画面上に横線で現れる固定パターンノイズ（ＦＰＮ）が生じる。ＦＰＮについては、非特許文献２に詳細に記載されている。
【特許文献１】特開２００７−１８４３６８号公報
【非特許文献１】R. D. McGrath, H. Fujita, T. J. Kenny, and WYu, “Shared pixels for CMOS image sensor arrays”, Proc. 2005 IEEE workshop on CCD and AIS, Nagano, Japan, June 9-11, 2005.
【非特許文献２】T. Watanabe, et. Al., “High light sence FPN on shared and a reduction technique”, 2007 International Image Sensor Workshop, Maine, USA, June 7-10, 2007.
【非特許文献３】M. Mori, et. Al., “A 1/4in 2M pixel CMOS image sensor with 1.75 transistor/pixel”, ISSCC Dig. Tech. Papers, 6.2, 2004.
【発明の開示】
【発明が解決しようとする課題】
【００１６】
解決しようとする問題点は、ＣＭＯＳイメージセンサにおいて、タイミングジェネレータなどの冗長な回路を要することなく、画素縮小を実現しつつ、並進対称性を確保することが困難である点である。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置は、光を受光して光電荷を生成及び蓄積するフォトダイオードを有する画素が受光面にマトリクス状に配置されている個体撮像装置であって、前記画素は、前記フォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続され、前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタと、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタとを有し、列方向に隣接する２つの画素間で、１つの前記フローティングディフュージョン、１つの前記リセットトランジスタ及び１つの前記増幅トランジスタが共有されており、前記フローティングディフュージョン、前記リセットトランジスタ及び前記増幅トランジスタが共有される箇所は、隣接する画素列で１画素分ずれて配置されている構成である。
【００１８】
上記の本発明の固体撮像装置は、フォトダイオードと、転送トランジスタと、フローティングディフュージョンと、リセットトランジスタと、増幅トランジスタと、選択トランジスタとを有する画素が半導体基板にマトリクス状に複数個集積されている。
フォトダイオードは、光を受光して光電荷を生成及び蓄積する。
転送トランジスタは、フォトダイオードから光電荷を転送する。
フローティングディフュージョンは、転送トランジスタを通じて光電荷が転送される。
リセットトランジスタは、付加容量素子またはフローティングディフュージョンに接続され、付加容量素子及び／またはフローティングディフュージョン内の光電荷を排出する。
増幅トランジスタは、フローティングディフュージョン中の光電荷量に応じた信号電位を得る。
ここで、列方向に隣接する２つの画素間で、１つのフローティングディフュージョン、１つのリセットトランジスタ及び１つの増幅トランジスタが共有されており、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタが共有される箇所は、隣接する画素列で１画素分ずれて配置されている構成である。
【００１９】
上記の本発明の固体撮像装置は、好適には、前記画素がさらに前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタを有し、列方向に隣接する２つの前記画素間で１つの前記選択トランジスタが共有されている。
【００２０】
上記の本発明の固体撮像装置は、好適には、前記リセットトランジスタのゲート電極に接続する配線と前記選択トランジスタのゲート電極に接続する配線とが画素の行毎に設けられており、前記リセットトランジスタのゲート電極に接続する配線は、前記共有される箇所において１列おきに前記リセットトランジスタのゲート電極に接続され、前記選択トランジスタのゲート電極に接続する配線は、前記共有される箇所において１列おきに前記選択トランジスタのゲート電極に接続されている。
【００２１】
上記の本発明の固体撮像装置は、好適には、ある画素行から前記光電荷に対応する光信号を読み出すときに、前記画素行の両側に設けられている２本の前記リセットトランジスタのゲート電極に接続する配線と２本の前記選択トランジスタのゲート電極に接続する配線とが、それぞれのタイミングチャートに従ってアクティブとなる。
【００２２】
上記の本発明の固体撮像装置は、好適には、ある画素行から前記光電荷に対応する光信号を読み出すときに、前記画素行の両側に設けられている２本の前記リセットトランジスタのゲート電極に接続する配線と２本の前記選択トランジスタのゲート電極に接続する配線とがそれぞれのタイミングチャートに従ってアクティブとなるように、前記画素行のシフトレジスタ出力と前記画素行の１行前または１行後のシフトレジスタ出力との論理和がとられ、前記リセットトランジスタのゲート電極に接続する配線と前記選択トランジスタのゲート電極に接続する配線との電圧駆動がなされる。
【発明の効果】
【００２３】
本発明の固体撮像装置は、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタが共有される箇所は、隣接する画素列で１画素分ずれて配置されている構成であるので、画素縮小を実現しつつ、並進対称性を確保することができる。さらに、わずかな論理和回路の追加のみで、タイミングジェネレータなどの冗長な回路を要することなく実現可能である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の固体撮像装置の実施の形態について図面を参照して説明する。
【００２５】
図１（Ａ）は、本実施形態に係るＣＭＯＳイメージセンサにおける、上記のようにフローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する隣接する２画素の等価回路図である。
一方の画素と他方の画素に、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤＡとフォトダイオードＰＤＢがそれぞれ設けられ、このそれぞれのフォトダイオードに対して、フォトダイオード（ＰＤＡ，ＰＤＢ）からの光電荷を転送する転送トランジスタ（ＴＸＡ，ＴＸＢ）が設けられている。
転送トランジスタ（ＴＸＡ，ＴＸＢ）を通じて光電荷が転送されるフローティングディフュージョンＦＤ、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＲＳＴ、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）１ＳＴ、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＸは、２つの画素で共有されている。
上記の構成のＣＭＯＳイメージセンサの１画素あたりのトランジスタ数は２．５となり、従来例に係る１つの画素が４つのトランジスタを有するＣＭＯＳイメージセンサより画素面積を縮小することができる。
【００２６】
図１（Ｂ）は、上記のＣＭＯＳイメージセンサの受光面の構成を示す模式図である。
例えば、フォトダイオード（ＰＤ１１〜ＰＤＸ４）を含んで構成される画素が、行方向に図面上ＲＯＷ１〜ＲＯＷ４の４行、列方向にＸ列のマトリクス状に配置されている。
ここで、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタが共有される箇所は、図１（Ｂ）中に矢印で示しており、これらの箇所は隣接する画素列で１画素分ずれて配置される。
例えば、１番目の列においては、ＰＤ１１を有する画素とＰＤ１２を有する画素、ＰＤ１３を有する画素とＰＤ１４を有する画素とが、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを共有している。
一方、例えば、２番目の列においては、ＰＤ２２を有する画素とＰＤ２３を有する画素、ＰＤ２４を有する画素とＰＤ２５を有する画素とが、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを共有している。
同一の列の画素は共通のカラムラインＣＯＬ１〜ＣＯＬＸに接続されている。
各カラムラインＣＯＬ１〜ＣＯＬＸの端部には、容量素子Ｃ１〜ＣＸからなるサンプルホールドキャパシタＳＨＣが設けられている。
【００２７】
図２は、本実施形態に係るＣＭＯＳイメージセンサにおける、一部の画素を示す回路図である。
ＰＤ１１を有する画素とＰＤ１２を有する画素とが、図１（Ａ）に示すようにフローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを共有しており、また、ＰＤ１３を有する画素とＰＤ１４を有する画素もまた、同様にフローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを共有しており、これらの出力は共通のカラムラインＣＯＬ１に接続されている。
また、ＰＤ２２を有する画素とＰＤ２３を有する画素とが、図１（Ａ）に示すようにフローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを共有しており、この出力はカラムラインＣＯＬ２に接続されている。
上記において、ＰＤ１２を有する画素とＰＤ２２を有する画素とは共通の転送トランジスタのゲート電極ＴＸ２に接続する配線に接続されており、ＰＤ１３を有する画素とＰＤ２３を有する画素も同様に、共通の転送トランジスタのゲート電極ＴＸ３に接続する配線に接続されている。
【００２８】
図３は、本実施形態に係るＣＭＯＳイメージセンサにおいて、フォトダイオード（ＰＤ１１〜ＰＤ４４）を含んで構成される画素における、リセットトランジスタのゲート電極に接続する配線と選択トランジスタのゲート電極に接続する配線の接続手法を説明する回路図である。
リセットトランジスタのゲート電極に接続する配線（ＲＳＴ１，ＲＳＴ２，・・）と、選択トランジスタのゲート電極に接続する配線（Ｘ１，Ｘ２，・・）とは画素の行毎に設けられている。
リセットトランジスタのゲート電極に接続する配線（ＲＳＴ１，ＲＳＴ２，・・）は、共有される箇所において１列おきにリセットトランジスタのゲート電極に接続され、また、選択トランジスタのゲート電極に接続する配線（Ｘ１，Ｘ２，・・）は、共有される箇所において１列おきに選択トランジスタのゲート電極に接続されている。
【００２９】
図３では、配線ＲＳＴ１は、ＰＤ１１を有する画素とＰＤ１２を有する画素との共有箇所、ＰＤ３１を有する画素とＰＤ３２を有する画素との共有される箇所において、また、配線ＲＳＴ２は、ＰＤ２２を有する画素とＰＤ２３を有する画素との共有箇所、ＰＤ４２を有する画素とＰＤ４３を有する画素との共有される箇所において、それぞれ１列おきにリセットトランジスタのゲート電極に接続されている。
また、配線Ｘ１は、ＰＤ１１を有する画素とＰＤ１２を有する画素との共有箇所、ＰＤ３１を有する画素とＰＤ３２を有する画素との共有される箇所において、また、配線Ｘ２は、ＰＤ２２を有する画素とＰＤ２３を有する画素との共有箇所、ＰＤ４２を有する画素とＰＤ４３を有する画素との共有される箇所において、それぞれ１列おきに選択トランジスタのゲート電極に接続されている。
【００３０】
図４は、本実施形態に係るＣＭＯＳイメージセンサにおいて、各画素のフォトダイオードから光信号に対応する信号電位（信号電荷）を読み出す際に、リセットトランジスタのゲート電極に接続する配線（ＲＳＴ１，ＲＳＴ２，・・）、選択トランジスタのゲート電極に接続する配線（Ｘ１，Ｘ２，・・）、及び転送トランジスタのゲート電極に接続する配線（ＴＸ１，ＴＸ２，・・）に印加する電圧を示す電圧駆動タイミングチャートである。
例えば、まず、期間ＴＲＯＷ２において２行目の画素から信号電位を読み出す場合、配線（Ｘ１，Ｘ２）をオンにして２行目の画素を選択する。
次に、配線（ＲＳＴ１，ＲＳＴ２）をオンにして２行目の画素のフォトダイオードから光電荷を転送するフローティングディフュージョンをリセットし、配線（ＲＳＴ１，ＲＳＴ２）をオフに戻した後、サンプルホールドキャパシタＳＨＣに駆動信号ＳＨＲに応じて参照電位（参照電荷）を保持する。
次に、配線ＴＸ２をオンにして２行目の画素のフォトダイオードから光電荷をフローティングディフュージョンに転送し、配線ＴＸ２をオフに戻した後、サンプルホールドキャパシタＳＨＣに駆動信号ＳＨＳに応じて信号電位（信号電荷）を保持する。
期間ＴＲＯＷ３において３行目の画素を読み出すときには、配線（Ｘ２，Ｘ３）で３行目の画素を選択し、配線（ＲＳＴ２，ＲＳＴ３）をアクティブにしてリセット動作を行ない、配線ＴＸ２をオンにして信号電位を読み出す。
以降の行においても同様にして、信号電位を読み出すことができる。
また、各行の画素の読み出し期間の間は、カラム読み出し期間ＴＣＯＬとなる。
【００３１】
即ち、ある画素行から光電荷に対応する光信号を読み出すときに、この画素行の両側に設けられている２本のリセットトランジスタのゲート電極に接続する配線と２本の選択トランジスタのゲート電極に接続する配線とが、それぞれのタイミングチャートに従ってアクティブとなるように駆動する。
【００３２】
図４のタイミングチャートでの駆動を実現するための構成について説明する。
図５は、本実施形態に係るＣＭＯＳイメージセンサの回路ブロック構成図である。
画素がマトリクス状に配置されている受光面ＰＡの周辺回路として、水平方向に、行毎に設けられた配線（ＲＳＴ１，ＲＳＴ２，・・）、配線（Ｘ１，Ｘ２，・・）、及び配線（ＴＸ１，ＴＸ２，・・）を電圧駆動する行毎のシフトレジスタ（ＲＯＷ１−ＳＲ，ＲＯＷ２−ＳＲ，・・）と、それらを統括する行シフトレジスタＲＯＷ−ＳＲとが設けられ、さらに、垂直方向に列シフトレジスタＣＯＬ−ＳＲが設けられている。
受光面ＰＡと列シフトレジスタＣＯＬ−ＳＲの間にサンプルホールドキャパシタＳＨＣが設けられ、駆動信号（ＳＨＲ，ＳＨＳ）が入力される。
また、行シフトレジスタＲＯＷ−ＳＲには、タイミングジェネレータより選択信号Ｘ、リセット信号ＲＳＴ、転送信号ＴＸの各クロック信号が入力され、行シフトレジスタＲＯＷ−ＳＲを経て、行毎のシフトレジスタ（ＲＯＷ１，ＲＯＷ２，・・）から、配線（ＲＳＴ１，ＲＳＴ２，・・）、配線（Ｘ１，Ｘ２，・・）、及び配線（ＴＸ１，ＴＸ２，・・）に駆動信号が供給される。
【００３３】
図６は図４のタイミングチャートでの駆動を実現するためのタイミングジェネレータで生成されるクロック信号のタイミングチャートである。
ある行の読み出し期間になると、選択信号Ｘがオンとなり、次にリセット信号ＲＳＴがオンとなり、参照電位を読み出すための駆動信号ＳＨＲがオンとなる。次に、転送信号ＴＸがオンとなり、信号電位を読み出すための駆動信号ＳＨＳがオンとなる。
選択信号がオフとなったら、カラム読み出し期間ＴＣＯＬとなる。
【００３４】
図７は、図５に示す回路構成において、図６に示すクロック信号を用いて図４に示すタイミングチャートに沿った電圧駆動を行うための、行シフトレジスタ周辺の回路図である。
配線ＲＳＴ１と配線Ｘ１がアクティブとなるのは、シフトレジスタＲＯＷ１−ＳＲ又はＲＯＷ２−ＳＲがオンを出力するときであり、これとクロック信号（ＲＳＴ，Ｘ）との積がとられて、配線ＲＳＴ１と配線Ｘ１の電位が出力される。
同様に、配線ＲＳＴ２と配線Ｘ２がアクティブとなるのは、シフトレジスタＲＯＷ２−ＳＲ又はＲＯＷ３−ＳＲがオンを出力するときであり、これとクロック信号（ＲＳＴ，Ｘ）との積がとられて、配線ＲＳＴ２と配線Ｘ２の電位が出力される。
即ち、ある画素行から光電荷に対応する光信号を読み出すときに、画素行の両側に設けられている２本のリセットトランジスタのゲート電極に接続する配線と２本の選択トランジスタのゲート電極に接続する配線とがそれぞれのタイミングチャートに従ってアクティブとなるように、画素行のシフトレジスタ出力と画素行の１行後のシフトレジスタ出力の論理和がとられ、リセットトランジスタのゲート電極に接続する配線と選択トランジスタのゲート電極に接続する配線の電圧駆動がなされる。
図４及び図７の構成では、上記の論理和は画素行のシフトレジスタ出力と画素行の１行後のシフトレジスタ出力の論理和として説明しているが、配線のナンバリングにより、画素行のシフトレジスタ出力と画素行の１行前のシフトレジスタ出力の論理和をとる場合もある。
【００３５】
本実施形態の固体撮像装置においては、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ及び選択トランジスタが共有される箇所が、隣接する画素列で１画素分ずれて配置されている構成であるので、画素縮小を実現しつつ、並進対称性を確保することができる。
さらに、この構成では、わずかな論理和回路の追加のみで、タイミングジェネレータなどの冗長な回路を要することなく実現可能である。
【００３６】
＜実施例１＞
図８は、上記の構成のＣＭＯＳイメージセンサを実現するためレイアウト図である。
各画素のフォトダイオード（ＰＤＡ，ＰＤＢ）、転送トランジスタ（ＴＸＡ，ＴＸＢ）、リセットトランジスタ（ＲＳＴ）、増幅トランジスタ（１ＳＴ）、選択トランジスタ（Ｘ）がそれぞれレイアウトされ、２つの画素間で、フローティングディフュージョン、リセットトランジスタ（ＲＳＴ）、増幅トランジスタ（１ＳＴ）、選択トランジスタ（Ｘ）が共有される。
【００３７】
＜実施例２＞
図９（Ａ）は、例えば、５行×４列の画素を有する受光面に設けられたカラーフィルタの配置を示すレイアウト図である。Ｒ，Ｇ，Ｂは、それぞれ赤、緑、青のカラーフィルタを示し、数字は画素の位置を示している。例えば、Ｒ１１は、ＰＤ１１を含む画素において、赤フィルタが設けられていることを示し、いわゆるベイヤー配列となっている。
上記の図９（Ｂ）は、上記のカラーフィルタを設けたＣＭＯＳイメージセンサにおいて、１つの水平出力が上下の出力よりも１０％高い横ラインが発生した場合の、演算処理後のＲＧＢの出力の垂直アドレスＶＡに対する平均出力ＡＯを示す。図中、Ｘは上記本実施形態に係るＣＭＯＳイメージセンサの場合であり、Ｙは上述の第３従来例に係る場合である。
上記において、Ｇ３２をＧ、Ｒ３３をＲとして、以下のように演算処理した。
Ｇ３２：Ｇ＝Ｇ３２，Ｒ＝（Ｒ３１＋Ｒ３３）／２，Ｂ＝（Ｂ２２＋Ｂ４２）／２
Ｒ３２：Ｇ＝（Ｇ２３＋Ｇ３２＋Ｇ３４＋Ｇ４３）／４，Ｒ＝Ｒ３３、Ｂ＝（Ｂ２２＋Ｂ２４＋Ｂ４２＋Ｂ４４）／４
【００３８】
図９（Ｂ）に示すように、本実施形態に係るＣＭＯＳイメージセンサでは、平均出力ＡＯのピークが第３従来例の場合に比して半分くらいに減少しており、横ラインの固定パターンノイズが半減することが確認された。
【００３９】
＜実施例３＞
図１０は、上記の構成のＣＭＯＳイメージセンサを実現するためレイアウト図である。
各画素のフォトダイオード（ＰＤＡ，ＰＤＢ）で挟まれた領域に、転送トランジスタ（ＴＸＡ，ＴＸＢ）、リセットトランジスタ（ＲＳＴ）、増幅トランジスタ（１ＳＴ）、選択トランジスタ（Ｘ）がそれぞれレイアウトされている。２つの画素間で、フローティングディフュージョン、リセットトランジスタ（ＲＳＴ）、増幅トランジスタ（１ＳＴ）、選択トランジスタ（Ｘ）が共有される。
【００４０】
＜変形例＞
図１１及び図１２は、本実施形態に係るＣＭＯＳイメージセンサの変形例における、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタ１ＳＴ及び選択トランジスタＸを共有する隣接する２画素の等価回路図である。
図１１においては、リセットトランジスタＲＳＴと増幅トランジスタ１ＳＴにそれぞれ供給される電源電位ＶＤＤが別端子となっているものである。レイアウトの都合でこれらを別端子とすることが好ましい場合には、このように別にしてもよい。
また、図１２に示すように、図１（Ａ）に対して選択トランジスタを削除した形態も適用可能である。選択トランジスタを省略した構成は非特許文献３に詳細に記載されており、これに適用できる。
【００４１】
本実施形態に係るＣＭＯＳイメージセンサは、画素間での構成要素の共有のみならず、レイアウト上での空間共有、さらにはＶＤＤノードの共有により、回路構成要素を最小化でき、フォトダイオードの面積を最大化できる。結果として、集光効率、蓄積可能電荷を最大化でき、画素サイズを最小化でき、感度、ダイナミックレンジ、解像度を向上できる。
例えば、０．３５μｍルールで、３μｍ□のセルを設計すると、フローティングディフュージョン、ＶＤＤ端子の共有化が可能であり、フォトダイオードの２０％の面積拡大ができ、ダイナミックレンジと感度を２０％向上できる。あるいは、ダイナミックレンジと感度を維持した場合には、画素面積を２０％縮小でき、２０％解像度を向上できる。
【００４２】
また、第２従来例と比較して、本実施形態に係るＣＭＯＳイメージセンサは、行あたりの転送トランジスタのゲート電極に接続する配線数が１本となり、回路が単純化され、画素ピッチで配置されるシフトレジスタの面積を縮小でき、チップサイズを縮小できる。また、画素あたりの配線面積が減り、十分な開口を得ることができるので、感度を向上させることができる。
また、読み出し線が毎画素の配置となるので、画素の並進対称性を維持でき、水平解像度が向上する。さらに、行の読み出し期間中の読み出しを１回の読み出しで完了でき、１フレームの読み出し速度が２０％向上し、動画再生性能が向上する。
１水平ラインの読み出し速度の同時性を保つことができ、フローティングディフュージョンの共有で生じる水平ラインの固定パターンノイズを低減できる。さらに、駆動タイミングが単純化されるので、タイミングジェネレータの回路をコンパクトにすることができる。
【００４３】
また、第３従来例と比較して、本実施形態に係るＣＭＯＳイメージセンサは、ＴＸ、Ｘ、ＲＳＴの行方向のシフトレジスタの周期が同期するため、シフトレジスタの回路を単純化でき、チップサイズの縮小化か可能である。また、共有した画素が１列ごとにずれるために、固定パターンノイズが横線とならず、改善される。
【００４４】
例えば、画素を共有化していない第１従来例において画素面積を５μｍ×５μｍとした場合の感度を実現するために、本実施形態のように画素共有化した場合、画素面積を３．７μｍ×３．７μｍとして、同一面積の受光面に対して画素数を１．８倍に増加でき、解像度を１．８倍にできる。
【００４５】
上記のように、本実施形態に係るＣＭＯＳイメージセンサによれば、第２従来例で問題となる水平解像度の低下の問題がなく、さらに、第３従来例で問題となる垂直解像度の低下の問題もない。
読み出し速度は、第３従来例程度に速く実施でき、垂直方向の水平方向の固定パターンノイズも改善されている。
周辺回路として冗長な回路が不要であるので、画素縮小の効果を最大限に活用でき、固体撮像装置の小型化を実現できる。
【００４６】
本発明は上記の説明に限定されない。
例えば、本実施形態においては１画素が４つのトランジスタを有するＣＭＯＳイメージセンサにおいて画素共有をした構成について説明したが、１画素が元々５個以上のトランジスタを有するＣＭＯＳイメージセンサにおいて画素共有を行なう構成にも適用できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【００４７】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【図面の簡単な説明】
【００４８】
【図１】図１（Ａ）は本発明の実施形態に係るＣＭＯＳイメージセンサにおける隣接する２画素の等価回路図であり、図１（Ｂ）は上記のＣＭＯＳイメージセンサの受光面の構成を示す模式図である。
【図２】図２は本発明の実施形態に係るＣＭＯＳイメージセンサにおける、一部の画素を示す回路図である。
【図３】図３は本発明の実施形態に係るＣＭＯＳイメージセンサにおいてリセットトランジスタのゲート電極に接続する配線と選択トランジスタのゲート電極に接続する配線の接続手法を説明する回路図である。
【図４】図４は本発明の実施形態に係るＣＭＯＳイメージセンサにおける電圧駆動タイミングチャートである。
【図５】図５は本発明の実施形態に係るＣＭＯＳイメージセンサの回路ブロック構成図である。
【図６】図６は図４のタイミングチャートでの駆動を実現するためのタイミングジェネレータで生成されるクロック信号のタイミングチャートである。
【図７】図７は、図５に示す回路構成において、図６に示すクロック信号を用いて図４に示すタイミングチャートに沿った電圧駆動を行うための、行シフトレジスタ周辺の回路図である。
【図８】図８は実施例１に係るＣＭＯＳイメージセンサを実現するためレイアウト図である。
【図９】図９（Ａ）は実施例２に係るカラーフィルタの配置を示すレイアウト図である。
【図１０】図１０は実施例３に係るＣＭＯＳイメージセンサを実現するためレイアウト図である。
【図１１】図１１は本実施形態の変形例に係るＣＭＯＳイメージセンサの２画素の等価回路図である。
【図１２】図１２は本実施形態の変形例に係るＣＭＯＳイメージセンサの２画素の等価回路図である。
【図１３】図１３（Ａ）は第１従来例に係るＣＭＯＳイメージセンサを構成する１画素の等価回路図であり、図１３（Ｂ）は受光面の構成を示す模式図である。
【図１４】図１４（Ａ）は第２従来例に係るＣＭＯＳイメージセンサを構成する２画素の等価回路図であり、図１４（Ｂ）は受光面の構成を示す模式図である。
【図１５】図１５は第３従来例に係るＣＭＯＳイメージセンサの受光面の構成を示す模式図である。
【符号の説明】
【００４９】
ＰＤ，ＰＤＡ，ＰＤＢ…フォトダイオード、ＴＸ，ＴＸＡ，ＴＸＢ…転送トランジスタ、ＦＤ…フローティングディフュージョン、ＲＳＴ…リセットトランジスタ、１ＳＴ…増幅トランジスタ、Ｘ…選択トランジスタ、ＲＯＷ…行、ＣＯＬ…カラムライン、ＳＨＣ…サンプルホールドキャパシタ、ＰＡ…受光面、ＲＯＷ−ＳＲ…行シフトレジスタ、ＣＯＬ−ＳＲ…列シフトレジスタ
【図１】
0004952601.tif 000002
【図２】
0004952601.tif 000003
【図３】
0004952601.tif 000004
【図４】
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【図５】
0004952601.tif 000006
【図６】
0004952601.tif 000007
【図７】
0004952601.tif 000008
【図８】
0004952601.tif 000009
【図９】
0004952601.tif 000010
【図１０】
0004952601.tif 000011
【図１１】
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【図１２】
0004952601.tif 000013
【図１３】
0004952601.tif 000014
【図１４】
0004952601.tif 000015
【図１５】
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