(57)【特許請求の範囲】
【請求項１】
第１の電流源と、
上記第１の電流源に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第１のトランジスタと、
上記第１の電流源に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第２のトランジスタと、
上記第１のトランジスタの第２入出力端子に接続された第１入出力端子と、第２入出力端子と、第１の入力信号を受けるゲート端子とを有する第３のトランジスタと、
上記第２のトランジスタの第２入出力端子に接続された第１入出力端子と、第２入出力端子と、第２の入力信号を受けるゲート端子とを有する第４のトランジスタと、
上記第３のトランジスタおよび上記第４のトランジスタの第２入出力端子に接続された第２の電流源と、
上記第３のトランジスタの第１入出力端子に接続された第１入力端子と、上記第４のトランジスタの第１入出力端子に接続された第２入力端子と、上記第３のトランジスタのゲート端子に接続された第１出力端子と、上記第４のトランジスタのゲート端子に接続された第２出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第４のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第３のトランジスタおよび上記第４のトランジスタの第２入出力端子に接続された第１の電圧源を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記第３のトランジスタのゲート端子に接続された第２の電圧源と、
上記第４のトランジスタのゲート端子に接続された第３の電圧源と
を備えることを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
上記第３のトランジスタのゲート端子に接続された第１入出力端子と、上記第３のトランジスタの第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する第５のトランジスタと、
上記第４のトランジスタのゲート端子に接続された第１入出力端子と、上記第４のトランジスタの第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する第６のトランジスタと
を備えることを特徴とする半導体装置。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置において、
上記電圧補正回路は、
上記第１入力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第８のトランジスタと、
上記第２入力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第９のトランジスタと、
一端が上記第８のトランジスタの第２入出力端子に接続された第１のキャパシタと、
一端が上記第９のトランジスタの第２入出力端子に接続された第２のキャパシタと、
一端が上記第１出力端子に接続された第３のキャパシタと、
一端が上記第２出力端子に接続された第４のキャパシタと、
上記第１のキャパシタの一端に接続された第１入出力端子と、上記第４のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１０のトランジスタと、
上記第１のキャパシタの他端に接続された第１入出力端子と、上記第２のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１１のトランジスタと、
上記第２のキャパシタの一端に接続された第４の電圧源と、
上記第４のキャパシタの他端に接続された第５の電圧源と、
上記第１のキャパシタおよび第２のキャパシタの他端に接続された第６の電圧源と
を含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記電圧補正回路は、
上記第１のキャパシタの他端に接続された第１入出力端子と、上記第３のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１２のトランジスタと、
上記第２のキャパシタの他端に接続された第１入出力端子と、上記第１０のトランジスタの第１入出力端子に接続された第２入出力端子と、ゲート端子とを有する第１３のトランジスタと
を含むことを特徴とする半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
上記第１のキャパシタの一端に接続された第７の電圧源を備えることを特徴とする半導体装置。
【請求項８】
請求項５から７までのいずれか一項に記載の半導体装置において、
上記第３のキャパシタの他端に接続された第８の電圧源を備えることを特徴とする半導体装置。
【請求項９】
請求項５から８までのいずれか一項に記載の半導体装置において、
上記第２のキャパシタの一端に接続された第１入出力端子と、上記第３のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１４のトランジスタを備えることを特徴とする半導体装置。
【請求項１０】
請求項１から９までのいずれか一項に記載の半導体装置において、
上記第１のトランジスタと上記第２のトランジスタがカレントミラー回路を構成していることを特徴とする半導体装置。
【請求項１１】
請求項１から１０までのいずれか一項に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および電子機器に関する。
【背景技術】
【０００２】
近年、液晶パネルなどに、ガラス基板上に形成された複数のトランジスタを有する半導体回路が搭載されている。将来は、プラスチックス基板またはフレキシブル基板を用いて半導体回路が量産化されると考えられる。
【０００３】
このようなガラス基板またはプラスチックス基板上に形成されたトランジスタは、シリコン基板上に形成されたトランジスタと比べ、閾値のばらつきが大きく、製品の歩留まりを下げるという問題が生じる。
【０００４】
特に、メモリの読み出し回路や、センサからのアナログ入力信号をデジタル値に変換する回路などに多く用いられているカレントミラー型比較器においては、比較すべき信号を２個のトランジスタの各々のゲートに入力し、それらのトランジスタに流れる電流の大小、より正確には、ゲート電圧と閾値との差の大小で、判定を行っているため、これらのトランジスタ間で、閾値にばらつきがあると、比較器としての精度が不足し、回路が誤った動作をすることになる。
【０００５】
例えば、上記ガラス基板上に作成した５Ｖ系のトランジスタにおいては、閾値が１．１Ｖ±０．７Ｖ（シリコン基板では、０．６Ｖ±０．０５Ｖ）ものばらつきがあるため、従来のシリコン基板で用いられているカレントミラー型比較器を用いたのでは、正常な動作は期待できない。
【０００６】
従来のこのようなトランジスタの閾値ばらつきに対しては、チップ毎のばらつきは、基板電圧を調整することで為されていた（例えば非特許文献１参照）が、シリコン基板の場合、同一チップ内の隣接トランジスタにおいては、閾値ばらつきが０．０５Ｖ以下に抑えられるため、特に問題視されることがなかった。
【非特許文献１】Kobayashi,T. and  Sakurai,T., “Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation.”Proc.IEEE 1994 CICC,pp.271-274,May 1994
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の課題は、閾値ばらつきが大きなトランジスタを用いても正確に比較動作ができる半導体装置およびこれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の半導体装置は、
第１の電流源と、
上記第１の電流源に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第１のトランジスタと、
上記第１の電流源に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第２のトランジスタと、
上記第１のトランジスタの第２入出力端子に接続された第１入出力端子と、第２入出力端子と、第１の入力信号を受けるゲート端子とを有する第３のトランジスタと、
上記第２のトランジスタの第２入出力端子に接続された第１入出力端子と、第２入出力端子と、第２の入力信号を受けるゲート端子とを有する第４のトランジスタと、
上記第３のトランジスタおよび上記第４のトランジスタの第２入出力端子に接続された第２の電流源と、
上記第３のトランジスタの第１入出力端子に接続された第１入力端子と、上記第４のトランジスタの第１入出力端子に接続された第２入力端子と、上記第３のトランジスタのゲート端子に接続された第１出力端子と、上記第４のトランジスタのゲート端子に接続された第２出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第４のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴としている。
【０００９】
上記構成の半導体装置によれば、上記第１，第２の入力信号が比較すべき信号として第３，第４のトランジスタのゲート端子に入力される。ここで、上記第３，第４のトランジスタが例えばガラス基板上に形成されて、第３のトランジスタの閾値電圧と第４のトランジスタの閾値電圧との差が大きくても、電圧補正回路によって第４のトランジスタのゲート端子の電圧を昇圧または降圧することにより、第１，第２の入力信号の電圧の大小を正確に判定することができる。
【００１０】
一実施形態の半導体装置は、
上記第３のトランジスタおよび上記第４のトランジスタの第２入出力端子に接続された第１の電圧源を備える。
【００１１】
上記実施形態の半導体装置によれば、上記第１の電圧源は第３のトランジスタおよび第４のトランジスタの第２入出力端子に接続されているので、第３のトランジスタおよび第４のトランジスタの閾値を測定する時間を短くすることができる。
【００１２】
また、上記第１の電圧源と第２の電流源とを別々に設ければ、第１の電圧源と第２の電流源とのそれぞれの最適化が容易となる。
【００１３】
なお、上記第３のトランジスタおよび第４のトランジスタのサイズを小さくすると、第３のトランジスタおよび第４のトランジスタの感度が上がる。これに対して、上記第１の電圧源がトランジスタを含む場合、そのトランジスタのサイズを大きくしていけば、第３のトランジスタおよび第４のトランジスタの閾値を測定する時間が短くなる。
【００１４】
一実施形態の半導体装置は、
上記第３のトランジスタのゲート端子に接続された第２の電圧源と、
上記第４のトランジスタのゲート端子に接続された第３の電圧源と
を備える。
【００１５】
上記実施形態の半導体装置によれば、上記第２の電圧源が第３のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【００１６】
また、上記第３の電圧源が第４のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【００１７】
一実施形態の半導体装置は、
上記第３のトランジスタのゲート端子に接続された第１入出力端子と、上記第３のトランジスタの第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する第５のトランジスタと、
上記第４のトランジスタのゲート端子に接続された第１入出力端子と、上記第４のトランジスタの第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する第６のトランジスタと
を備える。
【００１８】
上記実施形態の半導体装置によれば、上記第５のトランジスタおよび第６のトランジスタを備えるので、第３のトランジスタおよび第４のトランジスタの飽和領域の閾値を測定する回路を簡素化できる。
【００１９】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第１入力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第８のトランジスタと、
上記第２入力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する第９のトランジスタと、
一端が上記第８のトランジスタの第２入出力端子に接続された第１のキャパシタと、
一端が上記第９のトランジスタの第２入出力端子に接続された第２のキャパシタと、
一端が上記第１出力端子に接続された第３のキャパシタと、
一端が上記第２出力端子に接続された第４のキャパシタと、
上記第１のキャパシタの一端に接続された第１入出力端子と、上記第４のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１０のトランジスタと、
上記第１のキャパシタの他端に接続された第１入出力端子と、上記第２のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１１のトランジスタと、
上記第２のキャパシタの一端に接続された第４の電圧源と、
上記第４のキャパシタの他端に接続された第５の電圧源と、
上記第１のキャパシタおよび第２のキャパシタの他端に接続された第６の電圧源と
を含む。
【００２０】
上記実施形態の半導体装置によれば、上記電圧補正回路は、第８のトランジスタ、第９のトランジスタ、第１のキャパシタ、第２のキャパシタ、第３のキャパシタ、第４のキャパシタ、第１０のトランジスタ、第１１のトランジスタ、第４の電圧源、第５の電圧源および第６の電圧源を含むので、安定動作を実現できる。
【００２１】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第１のキャパシタの他端に接続された第１入出力端子と、上記第３のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１２のトランジスタと、
上記第２のキャパシタの他端に接続された第１入出力端子と、上記第１０のトランジスタの第１入出力端子に接続された第２入出力端子と、ゲート端子とを有する第１３のトランジスタと
を含む。
【００２２】
上記実施形態の半導体装置によれば、上記電圧補正回路が第１２のトランジスタおよび第１３のトランジスタを含むので、電圧補正回路の寄生容量の対称性を保つことができて、電圧補正回路の厳密な動作を実現できる。
【００２３】
一実施形態の半導体装置は、
上記第１のキャパシタの一端に接続された第７の電圧源を備える。
【００２４】
上記実施形態の半導体装置によれば、上記第７の電圧源が第１のキャパシタの一端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【００２５】
一実施形態の半導体装置は、
上記第３のキャパシタの他端に接続された第８の電圧源を備える。
【００２６】
上記実施形態の半導体装置によれば、上記第８の電圧源が第３のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【００２７】
一実施形態の半導体装置は、
上記第２のキャパシタの一端に接続された第１入出力端子と、上記第３のキャパシタの他端に接続された第２入出力端子と、ゲート端子とを有する第１４のトランジスタを備える。
【００２８】
上記実施形態の半導体装置によれば、上記第１４のトランジスタの第１入出力端子が第１のキャパシタの他端に接続され、第１４のトランジスタの第２入出力端子が第３のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【００２９】
一実施形態の半導体装置では、
上記第１のトランジスタと上記第２のトランジスタがカレントミラー回路を構成している。
【００３０】
上記実施形態の半導体装置によれば、上記第１のトランジスタと第２のトランジスタとがカレントミラー回路を構成しているので、回路全体の寄生容量の対称性を保つことができる。
【００３１】
本発明の電子機器は、本発明の半導体装置を備えることを特徴としている。
【００３２】
上記構成の電子機器によれば、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明の効果】
【００３３】
本発明の半導体装置は、電圧補正回路が第４のトランジスタのゲート端子の電圧を昇圧または降圧するので、第３のトランジスタの閾値電圧と第４のトランジスタの閾値電圧の差が大きくても、第１，第２の入力信号の電圧の大小を正確に判定することができる。
【００３４】
本発明の電子機器は、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の半導体装置および電子機器を図示の実施の形態により詳細に説明する。
【００３６】
（第１実施形態）
図１は本発明の第１実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【００３７】
上記カレントミラー型比較器は、電圧補正回路の一例としての昇圧回路１００と、第１の電流源の一例としてのトランジスタ１０１と、第１のトランジスタの一例としてのトランジスタ１０２と、第２のトランジスタの一例としてのトランジスタ１０３と、第３のトランジスタの一例としてのトランジスタ１０４と、第４のトランジスタの一例としてのトランジスタ１０５と、第２の電流源の一例としてのトランジスタ１０６とを備えている。
【００３８】
上記トランジスタ１０１は、第１入出力端子、第２入出力端子およびゲート端子を有する。このゲート端子は信号ＳＡＰを受ける。
【００３９】
上記トランジスタ１０２は、トランジスタ１０１の第１入出力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。
【００４０】
上記トランジスタ１０３は、トランジスタ１０１の第１入出力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ１０２のゲート端子に接続され、かつ、ノードＯＵＴ＃を介して第２入出力端子に接続されている。これにより、上記トランジスタ１０２とトランジスタ１０３とはカレントミラーを行える。つまり、上記トランジスタ１０２とトランジスタ１０３とがカレントミラー回路を構成している。
【００４１】
上記トランジスタ１０４はトランジスタ１０２に直列に接続されている。より詳しくは、上記トランジスタ１０４は、トランジスタ１０２の第２入出力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ１０７を介して、比較すべき入力信号ＶＩＮ１を受ける。なお、上記入力信号ＶＩＮ１は第１の入力信号の一例である。
【００４２】
上記トランジスタ１０７は、入力信号ＶＩＮ１を受ける第１入出力端子と、トランジスタ１０４のゲート端子に接続された第２入出力端子と、タイミング信号φ７を受けるゲート端子とを有している。
【００４３】
上記トランジスタ１０５はトランジスタ１０３に直列に接続されている。より詳しくは、上記トランジスタ１０５は、トランジスタ１０３の第２入出力端子に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ１０８を介して、比較すべき入力信号ＶＩＮ２を受ける。また、上記トランジスタ１０５の第１入出力端子とトランジスタ１０３の第２入出力端子との間にはノードＯＵＴを設けている。なお、上記入力信号ＶＩＮ２は第２の入力信号の一例である。
【００４４】
上記トランジスタ１０８は、入力信号ＶＩＮ２を受ける第１入出力端子と、トランジスタ１０５のゲート端子に接続された第２入出力端子と、タイミング信号φ７を受けるゲート端子とを有している。
【００４５】
上記トランジスタ１０６は、トランジスタ１０４およびトランジスタ１０５の第２入出力端子に接続された第１入出力端子と、電源ＶＣＣに接続された第２入出力端子と、ゲート端子とを有する。このゲート端子は信号ＳＡＮを受ける。
【００４６】
上記昇圧回路１００は、トランジスタ１０４の第１入出力端子に接続された第１入力端子ＣＩＮ１と、トランジスタ１０５の第１入出力端子に接続された第２入力端子ＣＩＮ２と、トランジスタ１０４のゲート端子に接続された第１出力端子ＣＯＵＴ１と、トランジスタ１０５のゲート端子に接続された第２出力端子ＣＯＵＴ２とを有する。
【００４７】
通常、比較動作を行うカレントミラー型比較器は図１２に示す回路構成を取る。これから明らかなように、図１のカレントミラー型比較器は、昇圧回路１００を備える点が図１２のカレントミラー型比較器と異なっている。
【００４８】
なお、図１において、上記トランジスタ１０１，１０２，１０３の全てをＰチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)とし、トランジスタ１０１，１０２，１０３以外のトランジスタの全てをＮチャネル型ＭＯＳＦＥＴとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。
【００４９】
図２は上記昇圧回路１００の概略回路図である。
【００５０】
上記昇圧回路１００は、第８のトランジスタの一例としてのトランジスタ２０５と、第９のトランジスタの一例としてのトランジスタ２０６と、第１０のトランジスタの一例としてのトランジスタ２１５と、第１１のトランジスタの一例としてのトランジスタ２０９と、第１２のトランジスタの一例としてのトランジスタ２１０と、第１３のトランジスタの一例としてのトランジスタ２１１と、第１４のトランジスタの一例としてのトランジスタ２１４と、第１のキャパシタの一例としてのキャパシタ２０７と、第２のキャパシタの一例としてのキャパシタ２０８と、第３のキャパシタの一例としてのキャパシタ２１２と、第４のキャパシタの一例としてのキャパシタ２１３と、第４の電圧源の一例としてのトランジスタ２０２と、第５の電圧源の一例としてのトランジスタ２１７と、第６の電圧源の一例としてのトランジスタ２０３と、第６の電圧源の一例としてのトランジスタ２０４と、第７の電圧源の一例としてのトランジスタ２０１と、第８の電圧源の一例としてのトランジスタ２１６とを含んでいる。
【００５１】
上記トランジスタ２０１は、キャパシタ２０７の一端に接続された第１入出力端子と、電源ＶＰＲＥ１（電圧が例えば電源ＶＣＣの電圧の半分のもの）に接続された第２入出力端子と、ゲート端子とを有している。このゲート端子は接地されている。
【００５２】
上記トランジスタ２０２は、キャパシタ２０８の一端に接続された第１入出力端子と、電源ＶＰＲＥ１に接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ８を受ける。
【００５３】
上記トランジスタ２０３は、キャパシタ２０７の他端に接続された第１入出力端子と、電源ＶＰＲＥ２（電圧が例えば電源ＶＣＣの電圧の半分のもの）に接続された第２入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ１を受ける。
【００５４】
上記トランジスタ２０４は、キャパシタ２０８の他端に接続された第１入出力端子と、電源ＶＰＲＥ２に接続された第２入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ１を受ける。
【００５５】
上記トランジスタ２０５は、第１入力端子ＣＩＮ１に接続された第１入出力端子と、キャパシタ２０７の一端が接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ１を受ける。
【００５６】
上記トランジスタ２０６は、第２入力端子ＣＩＮ２に接続された第１入出力端子と、キャパシタ２０８の一端が接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ１を受ける。
【００５７】
上記トランジスタ２０９は、キャパシタ２０７の他端に接続された第１入出力端子と、キャパシタ２０８の他端に接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ６を受ける。
【００５８】
上記トランジスタ２１０は、キャパシタ２０７の他端に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ４を受ける。
【００５９】
上記トランジスタ２１１は、キャパシタ２０８の他端に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ５を受ける。
【００６０】
上記トランジスタ２１４は、キャパシタ２０８の一端に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子は接地されている。また、上記トランジスタ２１４の第１入出力端子はキャパシタ２０７の他端にも接続されている。
【００６１】
上記トランジスタ２１５は、キャパシタ２０７の一端に接続された第１入出力端子と、第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ９を受ける。また、上記トランジスタ２１５の第１入出力端子はトランジスタ２１１の第２入出力端子にも接続されている。
【００６２】
上記キャパシタ２１２は、一端が第１出力端子ＣＯＵＴ１に接続されていると共に、他端がトランジスタ２１４の第２入出力端子に接続されている。また、上記キャパシタ２１２の他端にはトランジスタ２１６の第１入出力端子が接続されている。
【００６３】
上記キャパシタ２１３は、一端が第２出力端子ＣＯＵＴ２に接続されていると共に、他端がトランジスタ２１５の第２入出力端子に接続されている。また、上記キャパシタ２１３の他端にはトランジスタ２１７の第１入出力端子が接続されている。
【００６４】
また、上記トランジスタ２１６およびトランジスタ２１７の第２出力端子は電源ＶＰＲＥ３（電圧が例えば電源ＶＣＣの電圧の半分のもの）に接続されている。そして、上記トランジスタ２１６のゲート端子は電源ＶＣＣに接続されている。一方、上記トランジスタ２１７のゲート端子はタイミング信号φ７を受ける。
【００６５】
なお、図２において、トランジスタの全てをＮチャネル型ＭＯＳＦＥＴとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ２０１，２１４は省略（各入出力端子間はオープン）可能であり、トランジスタ２１６も省略（各入出力端子間はショート）可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【００６６】
以下、上記カレントミラー型比較器の動作について図３，図４を用いて説明する。
【００６７】
まず、図３に示すように、時刻ｔ１より前の段階では、閾値ばらつきを補正したいトランジスタ１０４，１０５の閾値を調べるため、タイミング信号φ７および信号ＳＡＮをＶＤＤ（電源ＶＣＣの電圧＋Ｎチャネルトランジスタの最大閾値の電圧）にして、例えば、入力信号ＶＩＮ１，ＶＩＮ２，ＶＩＮ３のそれぞれに電源ＶＣＣの電圧を与える。この場合は、上記トランジスタ１０４，１０５の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えば、入力信号ＶＩＮ３＜（入力信号ＶＩＮ２−Ｎチャネルトランジスタの最大閾値）とすれば良い。
【００６８】
そして、上記時刻ｔ１より前の段階で、ある程度の時間、上述の設定が為されていると、ノードＯＵＴ＃，ＯＵＴは充電され、時刻ｔ１で、タイミング信号φ１と信号ＳＡＮがＧＮＤになった時点での電圧が、他端が電源ＶＰＲＥ２の電圧に充電されていたキャパシタ２０７，２０８に記憶される。
【００６９】
次に、時刻ｔ２で、タイミング信号φ４がＶＤＤになると、キャパシタ２０７の他端とキャパシタ２０８の一端との間が導通状態となる。
【００７０】
上記時刻ｔ２では、図４に示すように、入力信号ＶＩＮ１には比較すべき電圧ＶＲＥＦ（例えば基準電圧）が入力され、入力信号ＶＩＮ２にはＶＤＡＴ（例えば判定すべきデータの電圧）が入力され、入力信号ＶＩＮ３は、後に比較判定動作を行うときのためにＧＮＤとなる。
【００７１】
次に、時刻ｔ３でタイミング信号φ５がＶＤＤになると、キャパシタ２０７の一端とキャパシタ２０８の他端との間が導通状態となる。これにより、上記キャパシタ２０７，２０８のそれぞれの両端には、ノードＯＵＴ＃の電圧とノードＯＵＴの電圧との差、すなわち、トランジスタ１０４とトランジスタ１０５との閾値差がチャージシェアにより生じる。
【００７２】
次に、時刻ｔ４でタイミング信号φ４，φ５をＧＮＤにし、時刻ｔ５でタイミング信号φ６をＶＤＤにする。これにより、上記キャパシタ２０７，２０８の他端同士の間が導通状態となり、２つのキャパシタ２０７，２０８は直列接続となる。また、上記キャパシタ２０７，２０８のそれぞれの両端には上記閾値差の２倍が生じる。
【００７３】
一方、上記キャパシタ２１２には、入力信号ＶＩＮ１の電圧から電源ＶＰＲＥ３の電圧を引いた電圧が充電され、キャパシタ２１３には、入力信号ＶＩＮ２の電圧から電源ＶＰＲＥ３の電圧を引いた電圧が充電されている。
【００７４】
次に、時刻ｔ５でタイミング信号φ７がＧＮＤになると、キャパシタ２１２，２１３のそれぞれの両端が、入力信号ＶＩＮ１，ＶＩＮ２および電源ＶＰＲＥ３から切り離される。
【００７５】
次に、時刻ｔ６でタイミング信号φ８がＶＤＤになると、キャパシタ２０８の一端の電圧が電源ＶＰＲＥ１の電圧に固定される。
【００７６】
次に、時刻ｔ７でタイミング信号φ９がＶＤＤになると、キャパシタ２０７の一端とキャパシタ２１３の他端との間が導通状態となる。これにより、上記トランジスタ１０５のゲート端子の電圧が、入力信号ＶＩＮ２の電圧より、上記閾値差だけ昇圧される（閾値差が負のときは降圧となる）。
【００７７】
次に、時刻ｔ８で、信号ＳＡＰがＧＮＤになると、トランジスタ１０１が非導通導通となる。
【００７８】
次に、時刻ｔ９で、信号ＳＡＮがＧＮＤからＶＤＤに立ち上がると、比較動作が行われ、出力ノードＯＵＴの電圧がＨｉｇｈかＬｏｗに確定する。ここで、上記トランジスタ１０５のゲート電圧を上記閾値差だけ補正しているので、入力信号ＶＩＮ１と入力信号ＶＩＮ２とに入力される信号の電圧の高低だけを、正確に比較判定することができる。
【００７９】
図５は、図１のカレントミラー型比較器の回路特性５０１，５０２と図１２のカレントミラー型比較器の回路特性５０３，５０４との比較結果を示すグラフである。このグラフでは、入力信号ＶＩＮ１に入力する基準電圧ＶＲＥＦを２．４Ｖに固定し、入力信号ＶＩＮ２に入力する比較したいデータの電圧ＶＤＡＴを横軸のように変化させたときの出力ノードＯＵＴの電圧を縦軸に示す。また、上記回路特性５０１，５０３は、トランジスタ１０４の閾値よりトランジスタ１０５の閾値が低い場合、回路特性５０２，５０４は、トランジスタ１０４の閾値よりトランジスタ１０５の閾値が高い場合のものである。
【００８０】
図１２のカレントミラー型比較器では、ＶＲＥＦ＝２．４Ｖに対して、ＶＤＡＴ＜約０．９ＶあるいはＶＤＡＴ＞約３．９Ｖでないと、正しい判定ができなかった（不感帯は約３．０Ｖ）。これに対して、図１のカレントミラー型比較器では、ＶＲＥＦ＝２．４Ｖに対して、ＶＤＡＴ＜約１．８ＶあるいはＶＤＡＴ＞約２．７Ｖで、正しい判定ができている（不感帯は約０．９Ｖ）。
【００８１】
（第２実施形態）
図６は本発明の第２実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【００８２】
上記昇圧回路は、上記第１実施形態の昇圧回路１００に比べて構成が簡単になっている。具体的には、上記昇圧回路は、図２のトランジスタ２０４，２０９，２１０，２１１を含んでいない。これにより、上記カレントミラー型比較器では、図３のタイミング信号φ４，φ５，φ６も不要となる。それ以外の図１、図３および図４に記載の構成または制御は上記カレントミラー型比較器にそのまま適用される。
【００８３】
上記カレントミラー型比較器の動作では、図３の時刻ｔ１においてタイミング信号φ１がＧＮＤになると、直列接続されたキャパシタ２０７，２０８の両端に、トランジスタ１０４とトランジスタ１０５との閾値差が生じる。それ以降の動作は、上記第１実施形態の時刻ｔ５以降と同様である。
【００８４】
なお、図６において、トランジスタの全てをＮチャネル型ＭＯＳＦＥＴとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ２０１とトランジスタ２１４は省略（各入出力端子間はオープン）可能であり、トランジスタ２１６も省略（各入出力端子間はショート）可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【００８５】
（第３実施形態）
図７は本発明の第３実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【００８６】
上記カレントミラー型比較器は、電圧源１１３，１１４，１１５を備えている点が、第１実施形態および第２実施形態と異なる。なお、上記電圧源１１３は第２の電圧源の一例、電圧源１１４は第３の電圧源の一例、電圧源１１５は第１の電圧源の一例である。
【００８７】
上記電圧源１１３は、トランジスタ１０４のゲート端子と、昇圧回路１００の第１出力端子ＣＯＵＴ１とに接続されている。また、上記電圧源１１３はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ２を受ける。
【００８８】
上記電圧源１１４は、トランジスタ１０５のゲート端子と、昇圧回路１００の第２出力端子ＣＯＵＴ２とに接続されている。また、上記電圧源１１４はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ２を受ける。
【００８９】
上記電圧源１１５は、トランジスタ１０４およびトランジスタ１０５の第２入出力端子に接続されている。また、上記電圧源１１５はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ１を受ける。
【００９０】
上記カレントミラー型比較器は電圧源１１３，１１４，１１５を備えているので、トランジスタ１０６，１０７，１０８を使わず、トランジスタ１０４，１０５の閾値を調べることができる。
【００９１】
また、上記カレントミラー型比較器を構成するトランジスタの数や、カレントミラー型比較器で使用するタイミング信号の数は増えるが、入力信号ＶＩＮ１，ＶＩＮ２には比較すべき信号のみ入力できる。これにより、切り替えが早く、また、トランジスタ１０６の電源をＧＮＤに固定できるため、図４で示したような、電圧の変更は不要となる。
【００９２】
また、上記トランジスタ１０６のサイズが小さい程、比較の感度が上がるのに対して、第１実施形態および第２実施形態のように、入力信号ＶＩＮ３の電圧でトランジスタ１０４，１０５に電流を流して、ノードＯＵＴ＃，ＯＵＴを充電するためには、トランジスタ１０６のサイズは大きい方が良いので、別途、電圧源１１５を設けた方が互いに最適化し易い。
【００９３】
以下、上記カレントミラー型比較器の動作について図８を用いて説明する。
【００９４】
まず、図８に示すように、時刻ｔ１より前の段階では、閾値ばらつきを補正したいトランジスタ１０４、１０５の閾値を調べるため、タイミング信号φ１はＶＤＤ、タイミング信号φ３はＧＮＤにして、トランジスタ１０４，１０５のゲート端子に電圧ＶＧ、トランジスタ１０４，１０５の第２入出力端子に電圧ＶＤを与える。例えば、ＶＧ＝ＶＤ＝ＶＣＣとすれば、トランジスタ１０４，１０５の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えばＶＤ＜（ＶＧ−Ｎチャネルトランジスタの最大閾値）とすれば良い。
【００９５】
そして、上記時刻ｔ１より前の段階で、ある程度の時間、上述の設定が為されていると、ノードＯＵＴ＃，ＯＵＴは充電され、時刻ｔ１で、タイミング信号φ１がＧＮＤ、タイミング信号φ２がＶＣＣになった時点での電圧が、他端が電源ＶＰＲＥ２（電圧が例えば電源ＶＣＣの電圧の半分のもの）に充電されていたキャパシタ２０７，２０８に記憶される。
【００９６】
次に、時刻ｔ２で、タイミング信号φ３がＧＮＤからＶＤＤに立ち上がり、トランジスタ１０４のゲート端子が入力信号ＶＩＮ１を受け、トランジスタ１０５のゲート端子が入力信号ＶＩＮ２を受けて以降は、第１実施形態および第２実施形態と同様である。
【００９７】
（第４実施形態）
図９は本発明の第４実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【００９８】
上記カレントミラー型比較器は、調べる閾値を飽和領域の閾値と決め、トランジスタ１０９，１１０の電源を電源ＶＣＣとし、トランジスタ１１１，１１２を設けて、トランジスタ１０４，１０５のゲート端子と一端に同じ電圧が印加されるようにした点が第３実施形態と異なる。なお、上記トランジスタ１１１は第５のトランジスタの一例である。また、上記トランジスタ１１２は第６のトランジスタの一例である。
【００９９】
上記トランジスタ１０９は、トランジスタ１０４のゲート端子に接続された第１入出力端子と、電源ＶＣＣに接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ２を受ける。また、上記トランジスタ１０９の第１出力端子には昇圧回路１００の第１出力端子ＣＯＵＴ１も接続されている。
【０１００】
上記トランジスタ１１０は、トランジスタ１０５のゲート端子に接続された第１入出力端子と、電源ＶＣＣに接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ２を受ける。また、上記トランジスタ１１０の第１出力端子には昇圧回路１００の第１出力端子ＣＯＵＴ２も接続されている。
【０１０１】
上記トランジスタ１１１は、トランジスタ１０４のゲート端子に接続された第１入出力端子と、トランジスタ１１４の第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ１を受ける。
【０１０２】
上記トランジスタ１１２は、トランジスタ１０５のゲート端子に接続された第１入出力端子と、トランジスタ１０５の第２入出力端子に接続された第２入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ１を受ける。
【０１０３】
上記カレントミラー型比較器は、第３実施形態のように、電源ＶＧ，ＶＤを別途設ける必要が無い。また、上記カレントミラー型比較器の動作は第３実施形態と同様である。
【０１０４】
（第５実施形態）
図１０は本発明の第５実施形態の電子機器としての半導体記憶装置の概略回路図である。
【０１０５】
上記半導体記憶装置は、不揮発性メモリセルＭＣ０，ＭＣ１，…がマトリクス状に配置されたメモリセルアレイ３０４を備え、行デコーダ３０５で、不揮発性メモリセルＭＣ０，ＭＣ１，…のゲートに接続されるワード線ＷＬ０，ＷＬ１，…，ＷＬｎに電圧を印加し、また、ビット線充放電回路３０６でビット線ＢＬ０，ＢＬ１，…に電圧を印加する。これにより、上記不揮発性メモリセルＭＣ０，ＭＣ１，…のデータを読み出すことができる。
【０１０６】
上記不揮発性メモリセルＭＣ０，ＭＣ１，…から読み出されたデータは、ビット線選択回路３０３を経て、カレントミラー型比較器３０１に入力され、基準電圧発生回路３０２から入力される電圧と比較される。これにより、上記不揮発性メモリセルＭＣ０，ＭＣ１，…から読み出したデータを判定することができる。
【０１０７】
上記カレントミラー型比較器３０１は、上記第１実施形態〜第４実施形態のうちのいずれかのカレントミラー型比較器と同一の構成を有している。これにより、上記カレントミラー型比較器３０１内のトランジスタの閾値ばらつきが大きくても、正しく２つの入力信号の電圧比較ができるので、不揮発性メモリセルＭＣ０，ＭＣ１，…のデータを正確に読み出すことができる。
【０１０８】
（第６実施形態）
図１１は、本発明の第６実施形態の電子機器としてのデジタルカメラのブロック図である。
【０１０９】
上記デジタルカメラは、不揮発性メモリ４０８，４１９およびＡ／Ｄコンバータ４２０を備えている。この不揮発性メモリ４０８，４１９およびＡ／Ｄコンバータ４２０は、それぞれ、上記第１実施形態〜第４実施形態のうちのいずれかのカレントミラー型比較器を含んでいる。
【０１１０】
また、上記デジタルカメラは、操作者によりパワースイッチ４０１がオンされると、電池４０２から供給される電力がＤＣ／ＤＣコンバータ４０３で所定電圧に変圧されて、各部品に供給される。レンズ４１６から入った光は、ＣＣＤ４１８で電流に変換され、Ａ／Ｄコンバータ４２０でデジタル信号となり、映像処理部４１０のデータバッファ４１１に入力される。データバッファ４１１に入力された信号は、ＭＰＥＧ(Moving Picture Experts Group)処理部４１３で動画処理され、ビデオエンコーダ４１４を経てビデオ信号となり、液晶ドライバ４２１を経て、液晶パネル４２２に表示される。このとき、上記液晶ドライバ４２１は、内蔵の不揮発性メモリ４１９のデータを用いて、液晶パネル４２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター４０４が押下されると、データバッファ４１１の情報が、ＪＰＥＧ処理部４１２を経て静止画として処理され、フラッシュメモリ４０８に記録される。この不揮発性メモリ４０８には、撮影画像情報の他、システムプログラムなども記録されている。ＤＲＡＭ４０７は、ＣＰＵ４０６や映像処理部４１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【０１１１】
ここで、上記Ａ／Ｄコンバータ４２０や不揮発性メモリ４０８，４１９は、小面積で高速な上記第１実施形態〜第４実施形態のうちのいずれかのカレントミラー型比較器を含んでいることによって、Ａ／Ｄコンバータ４２０や不揮発性メモリ４０８，４１９内のトランジスタの閾値ばらつきが大きくても、正しく２つの入力信号の電圧比較ができるので、正確にＡ／Ｄ変換したり、メモリセルの情報を読み出すことができる。
【０１１２】
したがって、上記デジタルカメラは、トランジスタばらつきが大きなプロセスにおいても高い歩留まりが実現でき、低コスト化、高機能化、高信頼性化を達成することができる。
【０１１３】
上記第１実施形態〜第６実施形態では、カレントミラー回路を含む比較器を用いていたが、カレントミラー回路を含まない比較器を用いてもよい。つまり、本発明の半導体装置および電子機器は、カレントミラー回路を含んでもよいし、カレントミラー回路を含まなくてもよい。
【０１１４】
また、上記第１実施形態〜第６実施形態において、第１入出力端子とはトランジスタの２つの入出力端子の一方を指し、第２入出端子とはそのトランジスタの２つの入出力端子の他方を指す。
【０１１５】
また、本発明は上記第１実施形態〜第６実施形態に限定されない。例えば、上記第１実施形態〜第６実施形態を適宜組み合わせたものを本発明の一実施形態としてもよい。
【０１１６】
なお、本発明の半導体装置は、デジタルカメラや携帯電話に限られず、デジタル音声レコーダや音楽録音再生機器などのあらゆる電子機器に用いることができる。
【図面の簡単な説明】
【０１１７】
【図１】図１は本発明の第１実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図２】図２は図１のカレントミラー型比較器の昇圧回路の概略回路図である。
【図３】図３は図１のカレントミラー型比較器のタイミング信号を示す図である。
【図４】図４は図１のカレントミラー型比較器の入力信号を示す図である。
【図５】図５は図１，図１２のカレントミラー型比較器の回路特性を示すグラフである。
【図６】図６は本発明の第２実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【図７】図７は本発明の第３実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図８】図８は図７のカレントミラー型比較器のタイミング信号を示す図である。
【図９】図９は本発明の第４実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図１０】図１０は本発明の第５実施形態の電子機器としての半導体記憶装置の概略回路図である。
【図１１】図１１は本発明の第６実施形態の電子機器としてのデジタルカメラのブロック図である。
【図１２】図１２は本発明の比較例の半導体装置としてのカレントミラー型比較器の概略回路図である。
【符号の説明】
【０１１８】
１００  昇圧回路
１０１〜１１５，２０１〜２０６，２０９〜２１１，２１４〜２１７  トランジスタ
２０７，２０８，２１２，２１３  キャパシタ
３０１  カレントミラー型比較器
３０２  基準電圧発生回路
３０３  ビットセン選択回路
３０４  メモリセルアレイ
３０５  行デコーダ
３０６  ビットセン充放電回路
４００  デジタルカメラ
４０１  パワースイッチ
４０２  電池
４０３  ＤＣ／ＤＣコンバータ
４０４  シャッター
４０６  ＣＰＵ
４０７  ＤＲＡＭ
４０８  不揮発性メモリ
４１０  映像処理部
４１１  データバッファ
４１２  ＪＰＥＧ処理部
４１３  ＭＰＥＧ処理部
４１４  ビデオエンコーダ
４１６  レンズ
４１７  光学系駆動部
４１８  ＣＣＤ
４１９  不揮発性メモリ
４２０  Ａ／Ｄコンバータ
４２１  液晶ドライバ
４２２  液晶パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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