(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタであって、
第１の半導体層上に、
前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層と、
前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層と、
絶縁層及び当該絶縁層上のゲート電極とが順次積層され、かつ、前記第１の半導体層と前記第２の半導体層の界面ないしその近傍に正の固定電荷と、前記第２の半導体層と前記第３の半導体層の界面ないしその近傍に負の固定電荷と、前記第３の半導体層と前記絶縁層の界面ないしその近傍に正の電荷とを有し、前記の電荷の総和は正の値であることを特徴とするＭＯＳトランジスタ。
【請求項２】
ＭＯＳトランジスタの製造方法であって、
第１の半導体層上に、前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層を形成する工程と、
前記第３の半導体層上に絶縁層を形成して半導体積層構造を形成する工程と、
前記半導体積層構造の前記第１の半導体層と前記第２の半導体層の界面ないしその近傍に第１の正の固定電荷を導入する工程と、
前記第２の半導体層と前記第３の半導体層の界面ないしその近傍に負の固定電荷を導入する工程と、
前記第３の半導体層と前記絶縁層の界面ないしその近傍に第２の正の電荷の導入を導入する工程と、
かつ前記第１の正の固定電荷、前記第２の正の固定電荷および前記負の固定電荷の総和が正の値とするように制御し、前記絶縁層上にゲート電極を形成する工程と
を有することを特徴とするＭＯＳトランジスタの製造方法。
【請求項３】
前記負の固定電荷は前記第２の半導体層を構成する元素の拡散に伴って導入され、前記正の固定電子は外部からの窒素原子の付加に伴って導入されることを特徴とする請求項２に記載のＭＯＳトランジスタの製造方法。
【請求項４】
前記窒素原子の付加は、ＮＯガスアニール処理によって行うことを特徴とする請求項３に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に格子定数が異なる２種類の半導体層を積層してなるヘテロ接合構造を有するＭＩＳ型トランジスタの高速化・低消費電力化に関するものである。
【背景技術】
【０００２】
これまで追求されてきた、シリコン（Ｓｉ）で代表される単一半導体によるスケーリング則に従ってのＭＩＳ型トランスタの微細化・高速化は、限界にきつつある。これをブレークスルーする手段としてチャネル材料の物性を変える手段、特に格子定数の異なる層を導入することで積層結晶に歪みを加えてチャネルを形成し、キャリアの移動度を向上させた、ヘテロ接合構造を有するＭＯＳトランジスタの開発が活発になっている（例えば、非特許文献１）。【０００３】
こういった、Ｓｉ層にこれより大きい格子定数を持つシリコンゲルマニウム（ＳｉＧｅ）層を導入した歪み構造のＭＯＳトランジスタの模式的な断面図を図１に示す。この歪みＳｉＧｅ構造ＭＯＳトランジスタは、Ｓｉ基板１０１上にＳｉＧｅ層１０２をエピタキシャル成長させ、次いでゲート絶縁膜を形成するためのキャップ膜となるＳｉ層１０３が順次積層されてなる半導体膜１１１が形成され、半導体膜１１１上にゲート絶縁膜１０４を介してゲート電極１０５が形成されている。そしてゲート電極１０５の側壁には半導体膜１１１の表面の一部をも覆うように側壁絶縁膜１０８が形成される。ゲート電極１０５の両側の半導体膜１１１には不純物が導入され、エクステンション領域１０６とソース／ドレイン領域１０７がチャネル領域を画成するように形成され、チャネル領域に圧縮歪みを導入して構成されている。【０００４】
このような構成のｐ型ＭＯＳトランジスタでは、圧縮歪みをもつＳｉＧｅ層１０２が正孔チャネル層を形成することで正孔の移動度を大きく向上でき、駆動電流を増大できる。【０００５】
またｎ型ＭＯＳトランジスタはＳｉ層１０３とＳｉＧｅ層１０２とが低電界のエレクトロンチャネル層として動作する。
【非特許文献１】Sophie Verdonckt-Vandebroek et al,"SiGe-Channel Heterojunctionp-MOSFET`s", IEEE TRANSACTIONS ON ELECTRON DEVICES,  Vol.41,p.90(1994)
【発明の開示】
【０００６】
発明が解決しようとする課題
Ｓｉ層にこれより大きい格子定数を持つＳｉＧｅ層を導入した歪み構造のＭＯＳトランジスタにおいて、通常、図１に示す様に、ＳｉＧｅ層１０２とゲート絶縁膜１０４との間にキャップ膜となるＳｉ層１０３が形成される。このＳｉ層１０３は、ゲート絶縁膜１０４とＳｉＧｅ層１０２とが直接接するとゲート絶縁膜１０４の界面にゲルマニウム（Ｇｅ）に起因する界面準位や固定電荷が増加する現象を回避するために挿入される。Ｇｅに起因する界面準位や固定電荷（負電荷）の形成は、このＭＯＳ構造デバイスにおけるフラットバンド電圧Ｖｆｂのシフト、すなわち、Ｖｆｂの絶対値が大きい方にシフトさせることが知られており、キャップ膜としてのＳｉ層１０３の導入によりフラットバンド電圧Ｖｆｂのシフトが回避されることが従来述べられている（例えば、特許文献１）。  
【０００７】
この拡散Ｇｅに起因する界面近傍の負電荷によって生じるフラットバンド電圧Ｖｆｂの絶対値が大きい方へのシフトは、しきい値電圧Ｖｔｈを絶対値が小さいほうにシフトさせることを引き起こすことになり、トランジスタ特性低下、歩留まり低下を招く。
【０００８】
われわれの知見では、しかし、このＳｉ層１０３の特に５ｎｍ程度以下と薄い膜厚の場合、キャップ層の導入のみでは、フラットバンド電圧Ｖｆｂのシフトの回避はできない。ＭＯＳトランジスタ形成のための熱プロセスの実施により、ＳｉＧｅ層のＧｅがＳｉ層１０３内を拡散し、Ｓｉ層１０３とゲート絶縁膜１０４の界面近傍に負の固定電荷が形成され、この結果、フラットバンド電圧Ｖｆｂの絶対値が大きい方へのシフトし、しきい値電圧Ｖｔｈを絶対値が小さいほうにシフトする問題があることが解った。
【０００９】
つまりｐ型ＭＯＳトランジスタでは、しきい値電圧を小さくしオフ電流を増大させ、ｎ型ＭＯＳトランジスタでは、逆にしきい値電圧を大きい方にシフトさせ、低電圧で十分な駆動電流を得ることが不可能になる、といった不具合が生じる。
【００１０】
こういった現象に対処するために、例えば、ｐ型ＭＯＳトランジスタでのオフ電流の増大を緩和させることを目的に、しきい値電圧を高く調整する方法がある。このためにはチャネル領域の不純物濃度を増加させる方法が考えられる。しかし、この方法は、チャネル領域の垂直電界を増大させ、キャリアの移動度が劣化するという問題が発生する。この様子を図２に示す。図２は、横軸をチャネル領域の垂直電界、縦軸を移動度としたときの、ｐ型およびｎ型ＭＯＳトランジスタにおける特性の計算結果を示す。この図から明らかなように、ｐ型およびｎ型のいずれの場合も、垂直電界の増加とともに移動度が減少することがわかる。こういった現象に加え、図１に示した歪みＳｉＧｅ構造ｐ型ＭＯＳトランジスタにおいては、低電界領域では早い移動度を有する歪みＳｉＧｅ層の正孔に加え、チャネル領域の電界増大に伴い、キャップ層であるＳｉ層及びその近傍において遅い移動度を有する正孔が誘起される、いわゆる並列チャネルが生じる。そして更なる電界増大に従って、この遅い移動度の正孔が相対的に多くなり、平均的なキャリア移動度がより劣化するといった問題も生じる。
【００１１】
歪みＳｉＧｅ構造ｐ型ＭＯＳトランジスタにおいて、上記の様な、キャップＳｉ層に遅い移動度を有する正孔が誘起されるのを回避する方法として、キャップＳｉ層の幅をゲート絶縁膜の幅に自己整合的にカットする方法が提案されている（特許文献１）。しかしこの方法は、ゲート絶縁膜のエッジ部分からの空乏化が生じるために寄生抵抗が大きくなり、この結果駆動電流の劣化を伴うこととなり、好ましくない。
【００１２】
また、歪みＳｉＧｅ構造ｎ型ＭＯＳトランジスタにおいて、しきい値電圧の増大を抑制するために、キャップＳｉ層に関して通常は低濃度のｎ型不純物Ｓｉ層が形成されるのに対して、ｐ型不純物Ｓｉ層を形成することが提案されている（特許文献２）。
【００１３】
しかしこの方法は、キャップＳｉ層をｐ型にするため、この層中で負の電荷が生じ、フラットバンド電圧を、そしてＭＯＳトランジスタのしきい値電圧を正にシフトさせる。そのためにＳｉバッファ層（ＳｉＧｅ層直下のＳｉ基板）、ＳｉＧｅチャネル中のｎ型不純物を増やすことによりしきい値電圧を抑制することで対処するが、これは上記のように垂直電界の増加を招き、結果としてキャリア移動度を劣化を生じるという同じ問題に直面する。
【００１４】
以上のように、Ｇｅの拡散によるゲート絶縁膜１０４とＳｉ層１０３界面に負の固定電荷が発生するといった問題に対しては、これまで有効な解決方法が無かった。
【００１５】
本発明の課題は、歪みＳｉＧｅ構造ＭＯＳトランジスタにおいて、上記の負の固定電荷の誘起に対する有効な対処がなされた半導体装置及びその製造方法、さらに、この歪みＳｉＧｅ構造ＭＯＳトランジスタの積層構造の各界面ないしはその近傍に、負の固定電荷のみならず正の固定電荷を意図的に制御・導入することによって、低消費電力化、高駆動電流化、そして低移動度への移行の抑制化を実現した半導体装置及びその製造方法を提供することにある。
【特許文献１】特開平１０−２８４７２２
【特許文献２】特開２００２−３７３９８５  課題を解決するための手段  上記課題は、第１の半導体層上に、前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層と、前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層と、絶縁層とが順次積層され、かつ前記第３の半導体層と前記絶縁層の界面ないしその近傍に導入された負の固定電荷が、前記第３の半導体層と前絶縁層の界面ないしその近傍へ正の固定電荷を導入することにより中和されていることを特徴とする半導体装置により解決される。
【００１６】
また、上記課題は、第１の半導体層上に、前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層と、前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層と、絶縁層とが順次積層され、かつ前記第１の半導体層と前記第２の半導体層の界面ないしその近傍に正の固定電荷の導入と、前記第２の半導体層と前記第３の半導体層の界面ないしその近傍に負の固定電荷の導入と、前記第３の半導体層と前記絶縁層の界面ないしその近傍に正の電荷の導入と、前記の電荷の総和を正の値に制御することとにより、しきい値電圧制御と移動度の低下を抑制するようにしたことを特徴とする半導体装置により解決される。
【００１７】
また、上記課題は、第１の半導体層上に、前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層を形成する工程と、前記第２の半導体層上に前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層を形成する工程と、前記第３の半導体層上に絶縁層を形成して、前記第３の半導体層と前記絶縁層の界面ないしその近傍に負の固定電荷が導入された半導体積層構造を形成する工程と、前記半導体積層構造の前記第３の半導体層と前記絶縁層の界面ないしその近傍へ正の固定電子を導入して前記負の固定電荷を中和する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１８】
また、上記課題は、第１の半導体層上に、前記第１の半導体層の価電子帯端エネルギ値よりも小さい価電子帯端エネルギ値を有しかつ前記第１の半導体層の移動度よりも大きい移動度を有する第２の半導体層を形成する工程と、前記第２の半導体層上に前記第２の半導体層の価電子帯端エネルギ値よりも大きい価電子帯端エネルギ値を有する第３の半導体層を形成する工程と、前記第３の半導体層上に絶縁層を形成して半導体積層構造を形成する工程と、前記半導体積層構造の前記第１の半導体層と前記第２の半導体層の界面ないしその近傍に第１の正の固定電荷を導入する工程と、前記第２の半導体層と前記第３の半導体層の界面ないしその近傍に負の固定電荷を導入する工程と、前記第３の半導体層と前記絶縁層の界面ないしその近傍に第２の正の電荷の導入を導入する工程と、かつ前記第１の正の固定電荷、前記第２の正の固定電荷および前記負の固定電荷の総和が正の値とするように制御をする工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１９】
以上の通り、本発明によれば、例えば、歪みＳｉＧｅ構造ＭＯＳトランジスタにおいて、Ｇｅの拡散によって、Ｓｉキャップ層とゲート絶縁膜の界面ないしその近傍に形成された負の固定電荷を、ＮＯガスアニール処理により窒素原子を導入することでＳｉキャップ層と絶縁膜の界面ないしその近傍に正の固定電荷を誘起させ、これによって負の固定電荷を中和させる。その結果、ｐ型ＭＯＳトランジスタの場合、負の固定電荷により、しきい値電圧Ｖｔｈが（絶対値で）小さい方にシフトしていたものが、補正されて、大きい方にシフトする（戻る）ようにし、オフ電流の低減化が可能となるといった効果を得ることができる。またｎ型ＭＯＳトランジスタの場合、しきい値電圧Ｖｔｈが小さい方にシフトする（戻る）ようになり、低電圧動作が可能となるといった効果を得ることができる。
【００２０】
また、本発明によれば、歪みＳｉＧｅ構造ＭＯＳトランジスタにおいて、ＮＯガスアニールによりＳｉ基板とＳｉＧｅ層の界面ないしその近傍に正の固定電荷を導入し、ＳｉＧｅ層とＳｉキャップ層の界面ないしその近傍にＧｅの拡散現象により、負の固定電荷を導入し、ＮＯガスアニールによりＳｉキャップ層とゲート絶縁膜の界面ないしその近傍に正の固定電荷を導入し、トータルの電荷を正になるように制御することによって、例えば、ｐ型、ｎ型のいずれのＭＯＳトランジスタにおいて、しきい値電圧Ｖｔｈの制御によってリーク電流の低減化とともに、通常、ゲート電圧が大きくなったときに生じやすいチャネル領域における並列チャネルの形成による移動度に劣化を抑制することが可能となるといった効果を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】歪みＳｉＧｅ構造ＭＯＳトランジスタを示す断面図
【図２】ＭＯＳトランジスタにおける垂直電界強度と移動度の関係を示す図
【図３】本発明の第１の実施形態による半導体装置の製造方法を示す工程断面図
【図４】本発明の第１の実施形態によるフラットバンド電圧Ｖｆｂとしきい値電圧Ｖｔｈの変化を説明する図
【図５】本発明の第１の実施形態による半導体装置の製造方法を説明するためのフラットバンド電圧におけるエネルギーバンド構造図
【図６】本発明の第２の実施形態による半導体装置の製造方法を説明するためのフラットバンド電圧におけるエネルギーバンド構造図
【図７】本発明の第２の実施形態による半導体装置の製造方法を示す工程断面図（その１）
【図８】本発明の第２の実施形態による半導体装置の製造方法を示す工程断面図（その２）
【図９】本発明の第２の実施形態による半導体装置の製造方法を示す工程断面図（その３）
【図１０】本発明の第２の実施形態による半導体装置の製造方法を示す工程断面図（その４）
【発明を実施するための最良の形態】
【００２２】
第１の実施形態
本発明の第１実施形態になる半導体装置及びその製造方法を、図３ないし図５を用いて説明する。【００２３】
図３は、本発明の半導体装置の第１の実施形態における主要な積層半導体構造に関する作製工程を模式的に示す断面図である。以後ｐ型ＭＯＳ構造における形成例により説明するが、半導体層中の添加不純物を反対の導電型に変えることによりｎ型ＭＯＳ構造においても同様な効果を得ることができる。図３Ａに示すように、例えば、しきい値電圧Ｖｔｈを制御すべく、砒素（Ａｓ）が１×１０18／ｃｍ3ドープされたｎ型Ｓｉ基板２０１上に、ＣＶＤ（Chemical Vapor Deposition）法によりエピタキシャル成長した厚さ１５ｎｍ、Ｇｅ含有率２０％のｎ型ＳｉＧｅ層２０２が形成され、さらにその上にエピタキシャル成長したＳｉキャップ層２０３が例えば５ｎｍの厚さで形成する。【００２４】
続いて、図３Ｂに示すようにＳｉキャップ層２０３上にゲート絶縁膜となるシリコンの酸窒化膜（ＳｉＯＮ膜）２０４を膜厚１．５ｎｍ程度形成する。このときＳｉキャップ層は比較的薄いことと、酸窒化膜の酸化熱により、ＳｉＧｅ層２０２中のＧｅが酸窒化膜２０４とＳｉキャップ層２０３との界面及び近傍に拡散し、この界面ないしその近傍に負の固定電荷を生じる。【００２５】
次いで、図３Ｃに示すように、これを、例えば、温度１０００℃で、１０秒の酸化窒素（ＮＯ）ガスアニールを行って、窒素原子を表面から導入させ、正の固定電荷をＳｉキャップ層２０３と酸窒化膜２０４の界面及びその近傍に生ぜしめる。この工程によって先に誘起していた負の固定電荷を中和させることが可能となる。【００２６】
図４は、スプリットＣ−Ｖ法によって得た、上記の中和の効果を示す測定結果である。本図は横軸にゲート電圧、縦軸に上記試料の正規化した容量をとり、作成試料の測定結果を示したものである。【００２７】
この測定結果により、しきい値電圧Ｖｔｈ（Ａで示す曲線ａ−１及び曲線ａ−２）とフラットバンド電圧Ｖｆｂ（Ｂで示す曲線ｂ−１及び曲線ｂ−２）の変化を知ることができる。図中曲線ａ−１、曲線ｂ−１は、図３Ｂの酸窒化膜形成時のもので、曲線ａ−２、曲線ｂ−２は図３ＣのＮＯガスアニール後におけるものである。【００２８】
これから明らかのように、Ｇｅの拡散によって生じた酸窒化膜２０４とＳｉキャップ層２０３の界面の負の固定電荷によってフラットバンド電圧Ｖｆｂが曲線ｂ−１に示されているように絶対値が大きい方にシフトしていて、しきい値電圧Ｖｔｈが曲線ａ−１示されているように絶対値が小さい方にシフトしていたのに対し、ＮＯアニールの結果、前記のＳｉキャップ層２０３と酸窒化膜２０４の界面ないしその近傍に正の固定電荷が形成されたことによって、負の固定電荷が中和され、曲線ｂ−２、ａ−２に示されるようにいずれも元に戻る方向へのシフト（この場合、およそ、−１００ｍＶシフト）、つまりフラットバンド電圧Ｖｆｂは絶対値が小さい方向に、しきい値電圧Ｖｔｈが絶対値が大きい方にシフト（この場合、およそ、−２５０ｍＶシフト）すること、つまりＧｅ拡散による負固定電荷発生に伴うしきい値シフトが、チャネル領域の不純物濃度の増加処置などを行うことなく、補正されたことが解る。【００２９】
図５は、上記のＭＯＳ構造（ｐ型ＭＯＳＦＥＴ）に関して、固定電荷導入時の変化の様子を、フラットバンド電圧Ｖｆｂにおけるエネルギーバンド構造によって説明するための図である。すなわち、図５Ａに、Ｓｉ基板２０１（ｎ型Ｓｉ基板）上に、格子定数の大きいＳｉＧｅ層２０２がヘテロ接合され、その上のＳｉキャップ層２０３が形成され、その上にゲート絶縁膜である酸窒化膜２０４が形成されているときのエネルギーバンド構造を示す。図中、Ｅｃは伝導帯端、Ｅｖは価電子帯端、Ｅｆはフェルミ準位であり、ＳｉＧｅ層２０２は価電子帯端側にオフセットを有し、バンドギャップはＳｉのそれと比べ狭くなっている。このとき矢印で示すＶｆｂ−１の値に相当する負のフラットバンド電圧をゲートに印加することでバンドがフラットになることを示している。【００３０】
この構成において、酸窒化膜２０４とＳｉキャップ層２０３の界面近傍に負の固定電荷が導入されたとき、図５Ｂに示すようにバンド構造が変化し、ここでのフラットバンド電圧Ｖｆｂ−２は、絶対値においてＶｆｂ−１よりも大きくなり、また、しきい値電圧Ｖｔｈ（絶対値）は小さくなる。この場合が、先に述べた図３ＢにおけるＧｅの拡散による負の固定電荷が界面に生じた状態に相当する。一方、酸窒化膜２０４とＳｉキャップ層２０３の界面及びＳｉＧｅ層２０２とＳｉ基板２０１の界面に正の固定電荷が導入されたとき、図５Ｃに示すようにバンド構造が変化し、ここでのフラットバンド電圧Ｖｆｂ−３は、絶対値においてＶｆｂ−１よりも小さくなり、しきい値電圧Ｖｔｈ（絶対値）は大きくなる。この場合が、例えば負の固定電荷が無い状況下で、単にＮＯのアニールを実施したとき、先述の界面近傍に正の固定電荷が生じた状態に相当する。【００３１】
このように、負あるいは正の固定電荷を積層基板の各界面近傍への導入することにより界面近傍のバンド構造を変化させ、フラットバンド電圧やしきい値電圧の値を制御できる。図３で述べた本発明の半導体装置に関わるプロセスは、いったん図５ＢとなったＭＯＳ構造を、図５Ｃによる効果をもちいて、図５Ａの構造に復帰させるプロセスであると言える。【００３２】
以上のことから、ＳｉＧｅ歪みＭＯＳトランジスタの形成過程で問題となるＧｅ拡散に伴う負の固定電荷の誘起と、これによって引き起こされるフラットバンドの変化（シフト）、しきい値電圧の変化に対する対処は、本発明の第１の実施形態により行うことができることがわかる。通常、ＳｉＧｅ層がチャネルとなるｐ型ＭＯＳトランジスタ、Ｓｉキャップ層／ＳｉＧｅ層がチャネルとなるｎ型ＭＯＳトランジスタのしきい値電圧のシフトを、チャネル不純物濃度の増大などの方法でこれらのシフトを補正する対処法が考えられるが、このような移動度劣化を伴う方法を採ることなく、補正することができ、またｐ型ＭＯＳトランジスタのオフ電流の低減やるｎ型ＭＯＳトランジスタの低電圧動作を可能にする。【００３３】
第２の実施形態
上述した、各層の界面ないしその近傍に、正、負の固定電荷の導入によって生じるバンド構造の変化、その結果として、フラットバンドのシフトと、それに伴うしきい値電圧のシフトを組合せて用いることにより、ＳｉＧｅ歪みＭＯＳトランジスタのしきい値電圧の制御やさらに移動度の劣化の抑制を効果的に行うことができる。【００３４】
第２の実施形態として、ＳｉＧｅ歪みｐ型ＭＯＳトランジスタにおいて、正および負の固定電荷の導入によるしきい値電圧の制御と、さらにＳｉキャップ層での並列チャネルの形成による移動度の劣化をより抑制する半導体装置とその作製工程について示す。【００３５】
図６に示した図は、図５と同様に、ＭＯＳ構造（ｐ型ＭＯＳＦＥＴ）に関して、本実施例の装置における、固定電荷導入時の変化の様子を、フラットバンド電圧Ｖｆｂにおけるエネルギーバンド構造によって説明するための図である。図６中の各符号の意味は図５おけるものと同じである。【００３６】
積層半導体基板の各層の界面等に固定電荷が導入されてない状況でのエネルギーバンド構造である図６Ａに対して、図６Ｂに示すように、Ｓｉ基板２０１とＳｉＧｅ層２０２の界面近傍に正の固定電荷を導入する。これによってフラットバンド電圧Ｖｆｂは絶対値が小にシフトし、しきい値電圧Ｖｔｈの絶対値は大にシフトし、負のバイアスの印加増に伴い、キャリア領域であるＳｉＧｅ層２０２以外にＳｉキャップ層２０３において並列チャネルが形成しやすくなる。その結果トータルの正孔のキャリア移動度はより小（劣化）となる。【００３７】
次いで図６Ｃに示すように、ＳｉＧｅ層２０２とＳｉキャップ層２０３の界面近傍に、さらに負の固定電荷を導入する。これにより、フラットバンド電圧Ｖｆｂは絶対値が大にシフトし、しきい値電圧Ｖｔｈの絶対値は小にシフトする。この場所に負の固定電荷があることでゲートに負のバイアスを印加しても酸窒化膜２０４とＳｉキャップ層２０２の界面から低移動度の発生（並列チャネルの発生）が抑制され、結果として移動度は大の方向にシフトする。【００３８】
さらに図６Ｄに示すように、Ｓｉキャップ層２０３とゲート絶縁膜である酸窒化膜（ＳｉＯＮ膜）２０４の界面近傍に正の固定電荷を導入して、全体としてのトータル固定電荷を正にするように形成する。その結果、フラットバンド電圧Ｖｆｂは絶対値が小にシフトし、しきい値電圧Ｖｔｈの絶対値は大にシフトし、他方キャリア領域はＳｉＧｅ層２０２のみで並列チャネルの発生が抑止され、移動度は大となっている半導体装置を得ることができる。【００３９】
上記の第２の実施形態による本発明の半導体装置の製造方法を図７ないし図１０を用いて説明する。各図はｐ型ＭＯＳトランジスタの製造方法を示す模式的な断面工程図である。【００４０】
図７Ａに示すように、まず、Ｓｉ基板３１０に、例えばＳｉ基板３１０の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填するＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域３１１を形成する。【００４１】
次に、例えばイオン注入法により、Ｓｉ基板３１０にｎ型の不純物を導入してＳｉ基板３１０内にチャネルドープ層３１２を形成する。チャネルドープ層３１２は、所期のしきい値電圧Ｖｔｈに制御するためのものである。ｎ型不純物としては例えば砒素（Ａｓ）を用い、イオン注入の加速電圧を例えば１００ｋｅｖ程度、ドーズ量を１×１０18／ｃｍ2とする。さらに例えば熱酸化により１ｎｍ程度の厚さの酸化膜１３を形成したのち、ＮＯガスアニールを例えば１０００℃、１０秒行い、窒素３１４をＳｉ基板３１０（チャネルドープ層３１２）の表面近傍に導入し、ここに正の固定電荷を導入する。【００４２】
次に図７Ｂに示すように、酸化膜３１３を除去したのち、例えばＣＶＤ法により、素子領域上にＳｉＧｅ層３１５からなるチャネル層を積層する。ＳｉＧｅ層３１５の組成は例えば、Ｓｉを０．８、Ｇｅを０．２とし、厚さを５ｎｍ程度とする。この上に、例えば熱酸化により１ｎｍ程度の厚さの酸化膜３１６を形成することにより、ＳｉＧｅ層中のＧｅが熱処理工程によって酸化膜３１６とＳｉＧｅ膜３１５の界面に拡散し、そこに負の固定電荷が導入される。【００４３】
次に、図７Ｃに示すように、酸化膜３１６を除去したのち、例えばＣＶＤ法によりキャップ層であるＳｉ層３１７を形成する。このＳｉ層の厚さは、例えば５ｎｍ程度とする。そしてその上にゲート絶縁膜としてシリコンの酸窒化膜（ＳｉＯＮ膜）３１８を形成する。この酸窒化膜３１８の厚さは例えば１ｎｍ程度とする。そして再びＮＯガスアニールを例えば１０００℃、１０秒行い、窒素３１９を酸窒化膜３１８とＳｉ層３１７の界面に導入し、ここに正の固定電荷を導入する。この際、例えばＮＯガスアニール条件を制御することなどにより、予め３つの界面の導入される固定電荷の総量が、正となるように調整しておく。【００４４】
このように固定電荷が導入された、Ｓｉ基板３１０（チャネルドープ層３１２）／ＳｉＧｅ層３１５／キャップ層であるＳｉ層３１７／ゲート絶縁膜である酸窒化膜３１８からなる積層基板を用いて、以後に示すようにｐ型のＭＯＳトランジスタ形成の工程を進める。【００４５】
図８Ｄに示すように、全面に、例えばＣＶＤ法により、ポリシリコン膜３２０を積層する。ポリシリコン膜３２０の膜厚は例えば１００ｎｍ程度とする。【００４６】
次に、図８Ｅに示すように、フォトリソグラフィ技術によりフォトレジスト膜をパターニングし、これによりポリシリコン膜３２０をドライエッチングすることでポリシリコン膜よりなるゲート電極３２１が形成される。【００４７】
次に、図８Ｆに示すように、例えばイオン注入法により、基板面に対して例えば４５度の斜めにｎ型の不純物３２２を注入する。これにより、ｎ型のポケット領域３２３が形成される。ｎ型不純物としては、例えば砒素（Ａｓ）を用い、ドーズ量を例えば１×１０13／ｃｍ2程度、イオン注入の加速電圧を例えば３０ｋｅｖ程度とする。【００４８】
次に、図９Ｇに示すように、例えばイオン注入法により、ゲート電極３２１をマスクとして基板にｐ型の不純物３２４を導入する。ｐ型不純物としては例えばホウ素（Ｂ）を用い、イオン注入の加速電圧を例えば１ｋｅｖ程度、ドーズ量を例えば１×１０14／ｃｍ2程度、傾斜角度を０度とし、これによりエクステンション領域３２５が形成される。【００４９】
次に、図９Ｈに示すように、ゲート電極３２１を覆うように全面に、例えばＣＶＤ法によりシリコン酸化膜３２６を形成する。【００５０】
次に、図９Ｉに示すように、シリコン酸化膜３２６を異方性エッチングすることにより、ゲート電極３２１の両側壁部分にのみシリコン酸化膜を残し、サイドウォール絶縁膜３２７を形成する。なおここではサイドウォール絶縁膜３２７の材料としてシリコン酸化膜を用いたが、これに限定されず他の絶縁膜を適宜用いることが可能である。【００５１】
そして、図１０Ｊに示すように、ゲート電極３２１及びサイドウォール絶縁膜３２７をマスクとして積層基板表面にｐ型不純物を導入する。これによりソース／ドレイン拡散層の深い領域を構成する深い不純物拡散領域３２９を形成する。ｐ型不純物としては例えばホウ素（Ｂ）を用い、イオン注入条件としては、例えば加速電圧を５ｋｅｖ、例えばドーズ量を１×１０15／ｃｍ2程度、傾斜角度を０度とする。エクステンション領域３２５と深い不純物拡散領域３２９とにより、ソース／ドレイン拡散層が構成される。その後、例えば温度１０００℃で１秒間の活性化アニール処理を行い、導入した各不純物を熱拡散させる。【００５２】
次に、図１０Ｋに示すように、例えばスパッタ法により、全面に、例えばニッケル（Ｎｉ）により、例えば１０ｎｍ程度の厚さの金属膜を形成したのち、例えば５００℃の熱処理を行ってＮｉと積層基板のＳｉ、及びＮｉとゲート電極３２１とを反応させる。そして未反応のＮｉを除去することにより、ポリシリコンからなるゲート電極２１上に、ニッケルシリサイド（ＮｉＳｉ）よりなるシリサイド膜３３０、及びソース／ドレイン拡散層の上にニッケルシリサイド（ＮｉＳｉ）よりなるシリサイド膜３３１を形成する。【００５３】
そして、図１０Ｌに示すように、例えばＣＶＤ法によりシリコンナイトライド（ＳｉＮ）膜を５０ｎｍ程度積層して、エッチングストップ膜３３２を形成し、さらに酸化シリコン（ＳｉＯ2）膜を３００ｎｍ程度積層して層間絶縁膜３３を形成したのち、ゲート電極上シリサイド膜３３０及びソース／ドレイン拡散層上のシリサイド膜３３１上にコンタクトホールを開口し、例えばタングステン（Ｗ）からなるゲート電極３３４及びソース／ドレイン電極３３５を形成して、ｐ型ＭＯＳトランジスタを完成させる。【００５４】
以上のように、本発明の第２の実施例においては、正及び負の固定電荷を積層基板の界面に積極的に導入・制御することにより、フラットバンド電圧Ｖｆｂの低減やしきい値電圧Ｖｔｈの増大によるリーク電流の低減を達成することが可能となるとともに、ゲートに負のバイアスを印加したときに、ゲート絶縁膜とＳｉキャップ層の界面に低移動度の正孔が発生するのを抑制できることとなり、低消費電力、高駆動電流のｐ型ＭＯＳトランジスタを作製することができる。【００５５】
以上、本発明になるｐ型ＭＯＳトランジスタの製造工程について詳細に説明したが、半導体層中の添加不純物を反対の導電型に変えることによりｎ型ＭＯＳトライジスに関しても同様に本発明になる半導体装置を形成することが可能であることはいうまでも無い。またｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを同一シリコン基板上に形成することにより、本発明になる、ＣＭＯＳトランジスタ構造の半導体装置を形成することも可能となる。【００５６】
また、実施の形態では、価電子帯端のエネルギ値が大きい材料とその値が小さくより移動度が大きい材料からなるＭＯＳ型構造の半導体装置において、Ｓｉ半導体材料層とＳｉＧｅ半導体材料のエピタキシャル成長層の構成について詳細に述べたが、上記材料の組合せ構成はこれに限らない。例えば、ＳｉＣ材料とＳｉ材料との組合せ構成なども考えられ、本発明により、同様の効果を得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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