(57)【特許請求の範囲】
【請求項１】
単結晶半導体から形成されたソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域に挟まれた領域と、
前記ソース領域、前記ドレイン領域に挟まれた領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された複数のフローティングゲート電極と、
前記複数のフローティングゲート電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成されたコントロールゲート電極と、
を有するメモリトランジスタを備えた不揮発性メモリであって、
前記ソース領域と前記ドレイン領域に挟まれた領域は、チャネル長方向にストライプ状に形成された複数の不純物領域と、当該複数の不純物領域に挟まれた複数のチャネル形成領域によって形成され、
前記複数の不純物領域は前記ソース領域、前記ドレイン領域に添加された不純物とは逆の導電型を有する不純物が添加されており、
前記複数のフローティングゲート電極は、前記複数のチャネル形成領域上にそれぞれ一つずつ、前記第１のゲート絶縁膜を介して形成され、
前記メモリトランジスタは多値のデータを記憶することを特徴とする不揮発性メモリ。
【請求項２】
単結晶半導体から形成されたソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域に挟まれた領域と、
前記ソース領域と前記ドレイン領域に挟まれた領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された複数のフローティングゲート電極と、
前記複数のフローティングゲート電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成されたコントロールゲート電極と、
を有するメモリトランジスタを備えた不揮発性メモリであって、
前記ソース領域と前記ドレイン領域に挟まれた領域は、チャネル長方向にストライプ状に形成された複数の不純物領域と、当該複数の不純物領域に挟まれた複数のチャネル形成領域によって形成され、
前記複数の不純物領域は前記ソース領域、前記ドレイン領域に添加された不純物とは逆の導電型を有する不純物が添加されており、
前記複数のフローティングゲート電極は、前記複数のチャネル形成領域上にそれぞれ一つずつ、前記第１のゲート絶縁膜を介して形成され、
前記複数の不純物領域はそれぞれ独立に電位を制御でき、
前記メモリトランジスタは多値のデータを記憶することを特徴とする不揮発性メモリ。
【請求項３】
請求項１または請求項２において、前記複数のフローティングゲート電極はそれぞれ、前記第１のゲート絶縁膜を介して前記複数の不純物領域の一つと、一部重なっていることを特徴とする不揮発性メモリ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記ソース領域と前記ドレイン領域に挟まれた領域に形成された前記複数の不純物領域は、前記ソース領域と前記ドレイン領域の一方または両方においても連続して形成されていることを特徴とする不揮発性メモリ。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記複数の不純物領域の不純物は１３族又は１５族から選ばれることを特徴とする不揮発性メモリ。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記複数の不純物領域の不純物は１３族又は１５族から選ばれ、当該複数の不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする不揮発性メモリ。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記複数の不純物領域の不純物の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であることを特徴とする不揮発性メモリ。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記メモリトランジスタのチャネル長は、０．０１μｍ以上１μｍ以下であることを特徴とする不揮発性メモリ。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記複数の不純物領域の幅は、０．０１μｍ以上１μｍ以下であることを特徴とする不揮発性メモリ。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記複数のチャネル形成領域の幅は、０．０１μｍ以上１μｍ以下であることを特徴とする不揮発性メモリ。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、前記不揮発性メモリを記録媒体として利用することを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記半導体装置とは、マイクロプロセッサであることを特徴とする半導体装置。
【請求項１３】
請求項１１において、前記半導体装置とは、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本願発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（以下ＥＥＰＲＯＭまたはElectrically Erasable and Programmable Read Only Memoryという）に関する。また特に、多値技術を用いた半導体不揮発性メモリに関する。なお、本願発明はチャネル長が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）の半導体不揮発性メモリに対して有効である。また、本願発明は半導体不揮発性メモリを有する半導体装置に関する。
【０００２】
本明細書において、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、文字通り、電気的な書き込みおよび電気的な消去が可能な半導体不揮発性メモリの全体を指し、例えばフル機能ＥＥＰＲＯＭ、フラッシュメモリをその範疇に含む。また、特に断りのない場合、不揮発性メモリおよび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。また、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、マイクロプロセッサ、液晶表示装置およびＥＬ表示装置に代表される電気光学装置、ならびにマイクロプロセッサあるいは電気光学装置を搭載した電子機器をその範疇に含む。
【０００３】
【従来の技術】
電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）は、半導体不揮発性メモリを代表するメモリとして知られている。ＥＥＰＲＯＭは不揮発性メモリであるから、他の半導体メモリを代表するＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。このような特徴から、ＥＥＰＲＯＭを磁気ディスクあるいはＤＲＡＭといった様々なメモリの代替品として用いる動きが高まってきた。
【０００４】
特に、ＥＥＰＲＯＭの集積密度の向上は目覚ましく、１年で約２倍という非常に速いペースで開発が進んでいる。ギガビット容量のＥＥＰＲＯＭの量産も近々実現することが予想され、集積度においてもＤＲＡＭを追いこす勢いである。このような集積密度の向上を支える技術としては、回路構成の改善、微細化技術および多値技術が挙げられる。
【０００５】
まず、回路構成においては、２トランジスタ／セルの構成をとるフル機能ＥＥＰＲＯＭから、１トランジスタ／セル構成のフラッシュメモリへ、また、セル面積に１０Ｆ2（Ｆは最小加工寸法）を要するＮＯＲ型フラッシュメモリから、セル面積５Ｆ2を実現するＮＡＮＤ型フラッシュメモリへと集積密度が向上してきた。
【０００６】
また、微細化技術は、ＩＣ、ＬＳＩ、ＶＬＳＩあるいはＵＬＳＩといった殆ど全ての半導体において、高集積化、小型化、低コスト化をうながす最も重要な技術である。ＥＥＰＲＯＭにおいても、他のＩＣ等と同様に微細化技術を常に取り入れ、スケーリング則に沿って開発が進められている。
【０００７】
さらに、メモリの集積度を向上する方法として近年注目されているのが、多値技術である。多値技術とは、一つのメモリセルで３値以上のデータを保持する技術である。従来方式として、フローティングゲートの電荷蓄積量をコントロールし、３状態以上を区別する方法が開発されており、既に４値のフラッシュメモリが製品化されている。
【０００８】
【発明が解決しようとする課題】
このように、ＥＥＰＲＯＭは、回路構成、微細化技術および多値技術によって飛躍的な集積密度の向上を実現してきた。そして、今後さらに集積度の向上を進めるためには、微細化技術と多値技術がますます重要になると考えられている。しかしながら、微細化技術および多値技術が直面している課題も多い。
【０００９】
微細化に関しては、０．１２〜０．１５μｍがＥＥＰＲＯＭのスケーリング限界と考えられている。スケーリング限界を決める要因はいくつかあるが、代表的には、微細加工限界、短チャネル効果およびトンネル酸化膜の信頼性といった要因が挙げられる。特に、通常のトランジスタよりも高い動作電圧を必要とするＥＥＰＲＯＭにおいては、短チャネル効果は重要な問題であり、たとえは微細加工が可能であったとしても短チャネル効果によってメモリとして機能しないといったことが起こり得る。
【００１０】
短チャネル効果とは、トランジスタのチャネル長を短くしていった場合に起こる様々な現象の総称であり、パンチスルー現象、サブスレッショルド特性の劣化（Ｓ値の増加）、しきい値電圧の低下などが知られている。短チャネル効果の多くは、ドレイン領域から広がる空乏層領域に起因しており、空乏層領域の広がりを如何に抑えるかが課題となっている。
【００１１】
また、多値化においては、フローティングゲート電極の電荷蓄積量を制御する従来方式を用いる場合、電荷蓄積量のばらつきの制御、良好な電荷保持特性、良好な読み出し特性を実現することが難しいと考えられている。従来方式によって４値のフラッシュメモリが実現されているものの、さらなる多値化を進めるにあたっては、従来方式とは異なる多値技術の開発が必要であると考えられる。
【００１２】
本願発明は、上記問題点を鑑みてなされたものである。本願発明では、微細化に伴って発生する短チャネル効果を効果的に抑制すると共に、フローティングゲート電極の電荷蓄積量を制御する従来方式による多値技術とは全く異なる方式によってセルの多値化を行う。そして、極めて集積密度の高い不揮発性メモリを提供することを課題とする。
【００１３】
【課題を解決するための手段】
本願発明では、まず、微細化に伴う短チャネル効果を抑制する方法として、メモリトランジスタが有する活性領域に複数の局所的な不純物領域を形成する。具体的には、チャネル長方向にストライプ状に不純物領域を形成する。ストライプ状に設けられた不純物領域には、ソース領域およびドレイン領域に用いられる不純物の導電型とは逆の導電型を有する不純物を用いる。
【００１４】
なお、本明細書では、ソース領域、ドレイン領域及び素子分離領域で囲まれた領域を活性領域と呼び、さらに活性領域をストライプ状に設けられた不純物領域と、チャネル形成領域とに区別している。
【００１５】
なお、本願発明は、極微細の不揮発性メモリに適用することを念頭に置いている。具体的には、チャネル長が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）、不純物領域の幅が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）、チャネル形成領域の幅が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）、の半導体不揮発性メモリに対して有効である。
【００１６】
微細トランジスタにおいて、活性領域に局所的な不純物領域を設ける手法は、特開平１０−６５１６２号公報に開示されている。同公報には、活性領域に局所的な不純物領域を設けることによって、ドレイン領域からの空乏層の広がりが抑止され、高いオン電流を維持したまま短チャネル効果が抑えられる、という主旨の内容が記載されている。
【００１７】
なお、同公報では、空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。また、空乏層をピン止めする不純物領域をピニング領域と呼んでいる。
【００１８】
本願発明では、さらに重要なポイントとして、ピニング領域を用いたメモリトランジスタを応用して多値メモリトランジスタを実現する。本願発明は、ピニング領域を用いたトランジスタ構造が複数のチャネル形成領域を有することに着目し、それぞれのチャネル形成領域に１値または１ビットのデータを割り当てることによって、メモリトランジスタの多値化を実現するものである。
【００１９】
なお、本明細書では、ピニング領域を用いたメモリトランジスタを、従来のメモリトランジスタと区別する場合に、特にピニング型メモリトランジスタと呼ぶ。明白な場合には、ピニング型メモリトランジスタを、単にメモリトランジスタと書くこともある。
【００２０】
本願発明のピニング型メモリトランジスタの特徴としては、複数のチャネル形成領域の上に、それぞれ、第１のゲート絶縁膜を介してフローティングゲート電極を設ける点と、複数のピニング領域に独立に電位を印加できる構造とする点が挙げられる。このような構造とすることによって、それぞれのフローティングゲート電極（従って、それぞれのチャネル形成領域）に対して、１値または１ビットのデータを格納することが可能となる。
【００２１】
ここで、ピニング型メモリトランジスタの動作方法を簡単に説明する。多値データの書き込みと消去はフローティングゲート電極とピニング領域との間のトンネル電流によって行う。メモリトランジスタがｎチャネル型である場合、電子の注入は選択したフローティングゲート電極に行い、電子の放出は全てのフローティングゲート電極から行う。また、メモリトランジスタがｐチャネル型である場合には、電子の放出は選択したフローティングゲート電極から行い、電子の注入は全てのフローティングゲート電極に対して行う。
【００２２】
読み出し方法は、個々のフローティングゲート電極に１値のデータを割り当てる場合（１値／ＦＧ方式と呼ぶ）と、１ビットのデータを割り当てる場合（１ビット／ＦＧ方式と呼ぶ）とを用いることができる。１値／ＦＧ方式は、コントロールゲート電極に適切な電位を与えることによって、形成されたチャネルの数に比例する電流値を読み出す方式である。フローティングゲート電極がｋ個（ｋは１以上の整数）設けられている場合には、一つのメモリトランジスタで（ｋ＋１）値のデータを記憶することができる。一方、１ビット／ＦＧ方式では、読み出し時に、コントロールゲート電極に適切な電位を与えると同時に、選択するチャネル形成領域を挟む２つのピニング領域と他のピニング領域との間に適切な電位差を与える。その結果、選択するフローティングゲート電極の状態を反映した電流値を読み出すことが可能となり、フローティングゲート電極あたり１ビットの情報を記憶することが可能となる。
【００２３】
なお、１ビット／ＦＧ方式は、チャネル形成領域を挟むピニング領域に電圧を印加した場合に、選択したチャネル形成領域のしきい値電圧がシフトする特性を用いている。この特性はチャネル幅が非常に狭い場合に有効であり、チャネル形成領域の幅が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）であることが望ましい。
【００２４】
以下に、本願発明の構成を示す。
【００２５】
単結晶半導体を利用して形成されたソース領域、ドレイン領域及び活性領域を少なくとも有するメモリトランジスタを備えた不揮発性メモリであって、
前記活性領域は、チャネル長方向にストライプ状に設けられた複数の不純物領域と、当該複数の不純物領域に挟まれた真性または実質的に真性な複数のチャネル形成領域によって構成されており、
前記メモリトランジスタは３値以上のデータを記憶することを特徴とする不揮発性メモリが提供される。
【００２６】
単結晶半導体を利用して形成されたソース領域、ドレイン領域及び活性領域を有し、当該活性領域上に第１のゲート絶縁膜と、複数のフローティングゲート電極と、第２のゲート絶縁膜と、コントロールゲート電極とを積層してなるメモリトランジスタを備えた不揮発性メモリであって、
前記活性領域は、チャネル長方向にストライプ状に設けられた複数の不純物領域と、当該複数の不純物領域に挟まれた真性または実質的に真性な複数のチャネル形成領域によって構成されており、
前記複数のフローティングゲート電極は、前記複数のチャネル形成領域上にそれぞれ一つずつ、前記第１のゲート絶縁膜を介して設けられており、
前記コントロールゲート電極は、前記複数のフローティングゲート電極と、前記第２のゲート絶縁膜を介して重なるように設けられており、
前記メモリトランジスタは３値以上のデータを記憶することを特徴とする不揮発性メモリが提供される。
【００２７】
単結晶半導体を利用して形成されたソース領域、ドレイン領域及び活性領域を有し、当該活性領域上に第１のゲート絶縁膜と、複数のフローティングゲート電極と、第２のゲート絶縁膜と、コントロールゲート電極とを積層してなるメモリトランジスタを備えた不揮発性メモリであって、
前記活性領域は、チャネル長方向にストライプ状に設けられた複数の不純物領域と、当該複数の不純物領域に挟まれた真性または実質的に真性な複数のチャネル形成領域によって構成されており、
前記複数のフローティングゲート電極は、前記複数のチャネル形成領域上にそれぞれ一つずつ、前記第１のゲート絶縁膜を介して設けられており、
前記コントロールゲート電極は、前記複数のフローティングゲート電極と、前記第２のゲート絶縁膜を介して重なるように設けられており、
前記複数の不純物領域はそれぞれ独立に電位を制御することが可能であり、
前記メモリトランジスタは３値以上のデータを記憶することを特徴とする不揮発性メモリが提供される。
【００２８】
前記複数のフローティングゲート電極はそれぞれ、前記第１のゲート絶縁膜を介して前記複数の不純物領域の一つと、一部重なっていてもよい。
【００２９】
前記活性領域に設けられた前記複数の不純物領域は、前記ソース領域と前記ドレイン領域の一方または両方においても連続して形成されていてもよい。
【００３０】
前記複数の不純物領域は１３族又は１５族から選ばれた元素によって形成されていることが好ましい。
【００３１】
前記複数の不純物領域は１３族又は１５族から選ばれた元素からなり、当該複数の不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されていることが好ましい。
【００３２】
前記複数の不純物領域に含まれる元素の濃度は１×１０17〜５×１０20atoms/cm3であることが好ましい。
【００３３】
前記メモリトランジスタのチャネル長は、０．０１〜１μｍであることが好ましい。
【００３４】
前記複数の不純物領域の幅は、０．０１〜１μｍであることが好ましい。
【００３５】
前記複数のチャネル形成領域の幅は、０．０１〜１μｍであることが好ましい。
【００３６】
前記不揮発性メモリを記録媒体として利用することを特徴とする半導体装置が提供される。
【００３７】
前記半導体装置として、マイクロプロセッサが提供される。
【００３８】
前記半導体装置として、ディスプレイ、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００３９】
【発明の実施の形態】
本実施の形態では、まず本願発明のピニング型メモリトランジスタの代表的な素子構造について述べた後、ピニング領域による様々な効果（短チャネル効果の抑制等）とピニング型メモリトランジスタの多値化についての説明を行う。
【００４０】
最初に、図１および図２を用いて、本願発明のピニング型メモリトランジスタの代表的な素子構造を説明する。図１は、スタック構造のピニング型メモリトランジスタの上面図と断面図を示したものである。また、図２は、図１に示した上面図の一部分であり、ソース領域、ドレイン領域および活性領域を示したものである。
【００４１】
まず、図１を参照する。図１において、基板１０１は単結晶シリコン基板、１０２はＬＯＣＯＳ法により形成したフィールド酸化膜である。勿論、ＳＴＩ法及び他の素子分離法を用いても構わない。領域１０３および領域１０４はそれぞれソース領域およびドレイン領域であり、メモリトランジスタがｎチャネル型の場合は１５族から選ばれた元素（代表的には砒素またはリン）が、ｐチャネル型の場合は１３族から選ばれた元素（代表的にはボロン、ガリウムまたはインジウム）が高濃度に添加されている。また、領域１０５および領域１０６は、それぞれピニング領域およびチャネル形成領域である。
【００４２】
ピニング領域１０５はソース領域１０３およびドレイン領域１０４の導電型とは逆の導電型の不純物領域である。つまり、ｎチャネル型メモリトランジスタでは、１３族から選ばれた元素（代表的にはボロン、ガリウムまたはインジウム）を添加して形成する。特に、拡散の少ないインジウムが好ましい。またｐチャネル型メモリトランジスタでは、１５族から選ばれた元素（代表的には砒素またはリン）を添加して形成する。特に、拡散の少ない砒素が好ましい。本願発明では、これら不純物元素の濃度を１×１０17〜５×１０20atoms/cm3（好ましくは１×１０18〜５×１０19atoms/cm3）の範囲で調節する。
【００４３】
ピニング領域１０５の打ち込み深さは、後述する短チャネル効果を効果的に抑制するために、少なくともソース領域１０３およびドレイン領域１０４の接合深さよりも深くすることが望ましい（図１（Ｃ）参照）。ピニング領域１０５の打ち込み深さは、０．０５〜０．５μｍ（好ましくは０．２〜０．３μｍ）となるように調節すればよい。
【００４４】
本願発明のキーポイントであるピニング領域１０５およびチャネル形成領域１０６をさらに詳しく説明するために、図２を参照する。図１と対応する領域には同じ記号を用いている。また、領域２０１はソース領域とドレイン領域に挟まれた領域であり、本明細書では領域２０１を活性領域と呼ぶ。
【００４５】
ここで、いくつかの用語を定義しておく。まず、ソース領域１０３とドレイン領域１０４との間の距離（活性領域２０１の長さに相当する）をチャネル長（Ｌ）、ピニング領域１０５の幅をピニング幅（ｖ）、チャネル形成領域１０６の幅をチャネル幅（ｗ）と定義する。また、活性領域２０１の幅を総チャネル幅（Ｗtotal）と定義する。総チャネル幅は、ピニング幅の総和とチャネル幅の総和との和に等しい。なお、チャネル長に沿った方向をチャネル長方向、チャネル長方向に対して垂直な方向をチャネル幅方向と呼ぶ。
【００４６】
図２に示すように、一つのピニング領域１０５は、典型的には、チャネル長方向に線状に形成する。そして、そのようなピニング領域１０５をストライプ状に複数設ける。このとき、両端に位置する２つのピニング領域は活性領域２０１の側端部（活性領域とフィールド酸化膜が接する端部）を含むように形成することが好ましい。チャネル形成領域は、ソース領域、ドレイン領域およびピニング領域（またはフィールド酸化膜）によって囲まれた領域として定義される。活性領域２０１は、ピニング領域とチャネル形成領域とによって構成される。
【００４７】
なお、本願発明の多値メモリトランジスタでは、一つのチャネル形成領域に１値または１ビットのデータを割り当てるため、少なくとも２つのチャネル形成領域が必要である。また、活性領域の側端部（活性領域とフィールド酸化膜が接する端部）にピニング領域を設けることによって、側端部を伝わるリーク電流を低減するという効果がある。
【００４８】
また、図２では、ピニング領域が、活性領域２０１だけでなく、ソース領域１０３およびドレイン領域１０４においても形成されている。これは、本願発明の多値の不揮発性メモリにおいて、個々のピニング領域１０５から配線を引き出す必要があるためである。なお、本願発明では、ピニング領域がソース領域１０３またはドレイン領域１０４を横切ることによって、個々のピニング領域１０５から配線を引き出す構造とするが、個々のピニング領域１０５に独立に電位を与えられる構造であれば、どのような構造であっても構わない。
【００４９】
ピニング領域が形成されているドレイン領域の断面構造の一例を図３に示す。図３に示した断面図は、図１（Ａ）に示したメモリトランジスタの線分ＣＣ'に関する断面であり、図１と対応する領域には同じ記号を用いている。図３において、ドレイン領域１０４の不純物濃度はピニング領域１０５の不純物濃度よりも濃く形成され、また、ドレイン領域１０４の接合深さはピニング領域１０５の接合深さよりも浅く形成されている。このような構造とすることによって、ドレイン領域１０４がピニング領域１０５によって分断されることなく、ピニング領域１０５がドレイン領域１０４を横切る構造を実現している。なお、ソース領域１０３を横切る場合にも全く同様の構造を用いることができる。
【００５０】
再び図１を参照し、メモリトランジスタの素子構造についての説明を続ける。
【００５１】
図１において、上述した活性領域の上には、第１のゲート絶縁膜１０７、フローティングゲート電極１０８、第２のゲート絶縁膜１０９、コントロールゲート電極１１０、層間膜１１１および配線１１２が順に積層された構造となっている。
【００５２】
フローティングゲート電極１０８は、それぞれのチャネル形成領域１０６上に一つずつ、第１のゲート絶縁膜１０７を介して重なるように設ける。また、コントロールゲート電極１１０は、全てのフローティングゲート電極１０８に対して共通とし、第２のゲート絶縁膜１０９を介して重なるように設ける。つまり、一つのメモリトランジスタの内部に、ソース領域１０３、ドレイン領域１０４およびコントロールゲート電極１１０を共有する複数のメモリトランジスタが組み込まれた構造となる。本明細書では、本願発明のピニング型メモリトランジスタに並列に組み込まれたメモリトランジスタをサブメモリトランジスタと呼ぶ。
【００５３】
個々のフローティングゲート電極１０８はまた、第１のゲート絶縁膜１０７を介してピニング領域１０５の一部と重なる構造とする。また、一つのピニング領域に対して、２つ以上のフローティングゲート電極が同時に重ならないような構造とする。フローティングゲート電極とピニング領域が重なる領域をオーバーラップ領域と呼ぶ。
【００５４】
なお、第１のゲート絶縁膜１０７の膜厚は６〜２０nmとすることが望ましい。また、フローティングゲート電極１０８およびコントロールゲート電極１１０は、それぞれ多結晶シリコン層を用いることが好ましい。勿論、多結晶シリコン層の代わりに金属膜などの導電層を用いることも可能である。層間膜としてＳｉＯ2／ＳｉＮ／ＳｉＯ2で表される様な積層膜（ＯＮＯ膜と呼ばれる）を用いることも有効である。
【００５５】
なお、図１に示したピニング型メモリトランジスタは、３つのフローティングゲート電極を有する構造、言い換えると、３つのサブメモリトランジスタを有する構造となっているが、本願発明はこの構造に限定されない。一般にｋ個（ｋは１以上の整数）のフローティングゲート電極（あるいはサブメモリトランジスタ）を有する構造であっても構わない。
【００５６】
本願発明の不揮発性メモリは、以上のような素子構造を有するメモリトランジスタを用いることによって、主に２つの優れた特徴を有する。一つは、メモリトランジスタの多値化を実現できることであり、不揮発性メモリの高集積化において極めて有効である。もう一つは、トランジスタとしての性能向上に寄与するものであり、勿論、メモリトランジスタにおいても性能向上に寄与する。特に、短チャネル効果を抑止する効果は微細化を進める上で不可欠であり、不揮発性メモリの高集積化において非常に重要である。
【００５７】
従って、本願発明は、極めてサイズが小さいメモリトランジスタに対して有効である。具体的には、チャネル長（Ｌ）が０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）である場合に有効である。ピニング幅は０．０１〜１μｍ（好ましくは０．０１〜０．３μｍ）とすれば良い。また、チャネル幅はどの様な場合にも対応できるが、本願発明では特に大電流を流す必要がないので、０．０１〜１μｍ（好ましくは０．０１〜０．５μｍ）とすれば良い。
【００５８】
ピニング領域の効果を説明する前に、まず、ピニング領域を含む活性領域のエネルギーバンドの考察を行う。図４（Ａ）及び（Ｂ）はそれぞれ、ｎチャネル型及びｐチャネル型のピニング型メモリトランジスタにおける活性領域のチャネル幅方向のエネルギーバンド図を模式的に表したものである。図４（Ａ）及び（Ｂ）において、それぞれ領域４０１及び４０３がピニング領域、領域４０２及び４０４がチャネル形成領域を表している。
【００５９】
まず、チャネル形成領域４０２、４０４は真性または実質的に真性である。従って、フェルミ準位ＥｆはエネルギーギャップＥｇのほぼ中央に位置する。
【００６０】
なお、真性な領域とはＮ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。例えば、高度な精製技術でＩ型シリコン基板（真性シリコン基板）を作製し、それを用いた場合に真性なチャネル形成領域を得られる。また、実質的に真性な領域とは、基本的にはアンドープな単結晶半導体領域を指す。その他、逆導電型の不純物元素を添加することにより意図的に導電型を相殺させた領域、しきい値電圧の制御が可能な範囲において一導電型を有する領域を含む。例えば、ドーパント濃度が５×１０16atoms/cm3以下（好ましくは５×１０15atoms/cm3以下）であり、含有する炭素、窒素、酸素の濃度が２×１０18atoms/cm3以下（好ましくは５×１０17atoms/cm3以下）である単結晶シリコンは実質的に真性であると言える。そういった意味で一般的にＩＣで用いられるシリコンウェハはプロセス過程で意図的に不純物を添加しない限り実質的に真性である。
【００６１】
一方、ピニング領域４０１、４０３は、ｎチャネル型メモリトランジスタでは１３族から選ばれた元素によって、ｐチャネル型メモリトランジスタでは１５族から選ばれた元素によって、それぞれ形成されている。１３族から選ばれた元素は電子のアクセプター準位を供給し、１５族から選ばれた元素は電子のドナー準位を供給するため、ｎチャネル型メモリトランジスタではピニング領域４０１のエネルギーバンドが伝導帯側にシフトし、ｐチャネル型メモリトランジスタではピニング領域４０３のエネルギーバンドが価電子帯側にシフトする。その結果、図４に示すようなエネルギーバンドの模式図が得られる。
【００６２】
図４からわかるように、ｎチャネル型およびｐチャネル型のいずれの場合においても、ピニング領域は、多数キャリア（ｎチャネル型では電子、ｐチャネル型は正孔）にとってのエネルギー障壁を形成し、逆に、少数キャリア（ｎチャネル型では正孔、ｐチャネル型は電子）にとってはエネルギー的に安定な領域を形成している。なお、エネルギー障壁の高さΔＥは不純物元素の添加濃度によって変化する。本願発明では、この不純物元素の濃度を１×１０17〜５×１０20atoms/cm3 （好ましくは１×１０18〜５×１０19atoms/cm3）の範囲で調節する。
【００６３】
ピニング領域は、多数キャリアに対するエネルギー障壁を形成しているため、多数キャリアはそれぞれのチャネル形成領域を優先的に移動する。その結果、ソース領域からドレイン領域に渡ってストライプ状のピニング領域を設けた場合、ピニング領域によって多数キャリアの移動経路が規定されるという効果が得られる。多値メモリトランジスタではこの複数の移動経路に１値または１ビットのデータを割り当てる。
【００６４】
まず最初に、ピニング領域による効果として、メモリトランジスタのトランジスタとしての効果について簡単に説明する。なお、トランジスタにおいてピニング領域を設ける手法は、特開平１０−６５１６２号公報に開示されており、詳細については同公報を参照することができる。
【００６５】
第１に、ピニング領域は、ドレイン側から広がる空乏層に対してストッパーとして働き、空乏層の広がりを効果的に抑止する。従って、空乏層の広がりによるパンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるため、サブスレッショルド特性が向上するとともに、しきい値電圧の低下も避けられる。
【００６６】
第２に、チャネル幅を狭くすることによって、しきい値電圧を増加させることができる。既に述べたように、ピニング領域は多数キャリアにとってのエネルギー障壁を形成している。チャネル幅を狭めると、このエネルギー障壁のチャネル形成領域への浸み出しが無視できなくなり、しきい値電圧が増加する。これは狭チャネル効果の一つとして知られている現象である。狭チャネル効果はチャネル幅が狭くなるほど顕著に現れる。
【００６７】
このように、本願発明では、短チャネル効果を抑止すると共に、ピニング領域に添加する不純物濃度やチャネル幅を自由に設計することで狭チャネル効果の強弱を制御し、しきい値電圧を調節することが可能である。
【００６８】
第３に、本願発明において、チャネル形成領域が実質的に真性な領域で構成されているという利点がある。キャリアの移動する領域が実質的に真性であるため、不純物散乱による移動度の低下は極めて小さくなり、高いキャリア移動度が得られる。その結果、本願発明の不揮発性メモリにおいては、特に読み出し時間が大幅に短縮される。
【００６９】
第４に、ピニング領域は、インパクトイオン化（衝突電離）による寄生バイポーラの導通を防止する役割を持つ。これは、ピニング領域が少数キャリアにとってエネルギー的に安定な領域を形成しており、インパクトイオン化によって発生した少数キャリアが、ただちにピニング領域内へと移動し配線へ引き抜かれるためである。そのため、従来のように基板の電位を変化させ寄生バイポーラを導通させる様なことはなく、ソース−ドレイン間耐圧の低下もない。
【００７０】
このように、ピニング領域を形成することによって、短チャネル効果の抑止を始めとする様々な優れた効果が得られる。
【００７１】
次に、本願発明のキーポイントである、ピニング型メモリトランジスタの多値化について述べる。本願発明のメモリトランジスタは、ピニング領域によって形成される複数のチャネル形成領域を応用した多値メモリトランジスタである。
【００７２】
その特徴として、個々のピニング領域から配線を引き出すことで独立に電位を与えられる構造としている点と、それぞれのフローティングゲート電極がピニング領域と第１のゲート絶縁膜を介して一部分重なった領域（オーバーラップ領域）を形成している点が挙げられる（図１参照）。
【００７３】
従って、図１に示したピニング型メモリトランジスタは、図５に示すような等価回路で表すことができる。図５において、ＰＴはピニング型メモリトランジスタ、ＳＴ１、ＳＴ２およびＳＴ３はサブメモリトランジスタである。Ｖｄはドレイン電圧、Ｖｓはソース電圧、Ｖｃｇはコントロールゲート電圧、Ｖｐ０、Ｖｐ１、Ｖｐ２及びＶｐ３はピニング領域の電位（以下、ピニング電位という）を示している。
【００７４】
図５に示したピニング型メモリトランジスタは、３つのサブメモリトランジスタからなるが、本願発明はこの構造に限定されるものではない。一般に、ｋ個（ｋは１以上の整数）のサブメモリトランジスタを有する構造であっても構わない。
【００７５】
次に図５を用いて、本願発明の多値メモリトランジスタの動作方法について述べる。本願発明の多値メモリトランジスタでは、データの書き込みと消去をトンネル電流によって行う。また、読み出し方法として、一つのフローティングゲート電極に１値を割り当てる方法（１値／ＦＧ方式）と、１ビットを割り当てる方法（１ビット／ＦＧ方式）について述べる。１ビット／ＦＧ方式は集積度において有利である。一方、１値／ＦＧ方式は、読み出しのマージンや信頼性において優れている。
【００７６】
本願発明の多値メモリトランジスタでは、フローティングゲート電極への電子の注入と放出はトンネル電流によって行う。そして、メモリトランジスタがｎチャネル型である場合には、電子の注入は個々のフローティングゲートに対して行い、電子の放出は一つのメモリトランジスタを構成するフローティングゲート電極から一斉に行う。具体的には、電子の注入は、コントロールゲート電極と選択するフローティングゲート電極に一部重なるピニング領域との間に電位差を与えることによって行い、電子の放出は、コントロールゲート電極と一つまたは複数のピニング領域との間に電位差を与えることによって行う。電子の放出時には、チャネル形成領域にｐ型の反転層が形成されるため、全てのフローティングゲート電極から電子が放出される。
【００７７】
また、メモリトランジスタがｐチャネル型である場合には、電子の放出を個々のフローティングゲートから行い、電子の注入は全てのフローティングゲート電極に対して行う。つまり、電子の放出は、コントロールゲート電極と選択するフローティングゲート電極に一部重なるピニング領域との間に電位差を与えることによって行い、電子の注入は、コントロールゲート電極と一つまたは複数のピニング領域との間に電位差を与えることによって行う。電子の注入時には、チャネル形成領域にｎ型の反転層が形成されるため、全てのフローティングゲート電極に対して電子が注入される。
【００７８】
読み出し方法は、それぞれのフローティングゲート電極に１値のデータを割り当てる場合（１値／ＦＧ方式）と、１ビットのデータを割り当てる場合（１ビット／ＦＧ方式）の２方式の説明を行う。１値／ＦＧ方式では、読み出し時にコントロールゲート電極に適切な電位を与える。その結果、フローティングゲート電極の電荷の蓄積状態に依存してチャネル形成領域にチャネルが形成され、形成されたチャネルの数に比例する電流量が読み出される。１値／ＦＧ方式では、ｋ個のフローティングゲート電極（ｋは１以上の整数）に対して、（ｋ＋１）値のデータを格納することができる。
【００７９】
１ビット／ＦＧ方式では、コントロールゲート電極に適切な電位を与えると同時に、選択するチャネル形成領域を挟む２つのピニング領域と他のピニング領域との間に適切な電位差を与えることが必要である。この読み出し方法は、狭チャネル効果に見られるしきい値電圧の変化と同様な効果を応用したものであり、チャネル形成領域を挟む２つのピニング領域に電圧を印加すると、チャネル形成領域のしきい値電圧がシフトする特性を利用している。例えば、ｎチャネル型メモリトランジスタの場合には、選択するチャネル形成領域を挟む２つのピニング領域以外のピニング領域に負の電圧を、ｐチャネル型メモリトランジスタの場合には、選択するチャネル形成領域を挟む２つのピニング領域以外のピニング領域に正の電圧を印加する。その結果、コントロールゲート電極には、選択しないチャネル形成領域が全てオフとなり、選択するチャネル形成領域はフローティングゲート電極の電荷蓄積状態を反映してオンまたはオフとなるような電圧を印加することが可能となり、一つのフローティングゲート電極あたり１ビットの情報を記憶することが可能となる。
【００８０】
なお、１ビット／ＦＧ方式では、特にチャネル幅が狭いことが必要であり、チャネル形成領域の幅は０．０１〜１μｍ（好ましくは０．０１μｍ〜０．５μｍ）であることが望ましい。
【００８１】
図５に示した等価回路に基づいて、本願発明のｎチャネル型及びｐチャネル型の多値メモリトランジスタの動作電圧の一例を、それぞれ表１及び表２にまとめる。なお、表１及び表２には、図５に示した等価回路に対応して３個のフローティングゲート電極を有するピニング型メモリトランジスタの動作電圧を示すが、一般にｋ個（ｋは１以上の整数）のフローティングゲート電極を有する場合についても同様の動作を行えばよい。勿論、表１及び表２の動作電圧は一例であって、動作電圧は表１及び表２の値に限定される必要はない。
【００８２】
【表１】
0004919549.tif 000002
【００８３】
【表２】
0004919549.tif 000003
【００８４】
本願発明の多値不揮発性メモリは、様々なＥＥＰＲＯＭに応用することが可能である。メモリ素子ごとのデータ消去が可能なフル機能ＥＥＰＲＯＭ、およびブロック毎に一括消去を行うフラッシュメモリのどちらのタイプのＥＥＰＲＯＭに対しても適用することができる。フラッシュメモリに適用する場合には、さらにＮＯＲ型、ＮＡＮＤ型、あるいは他の公知の型に対応する回路構成を採用することが可能である。ただし、本願発明においては、ピニング線と呼ばれる多値を制御する配線を有する点において従来の回路構成とは異なっている（実施例３、５参照）。
【００８５】
また、本実施例ではスタック型のメモリトランジスタについて述べたが、本願発明はスプリットゲート構造のメモリトランジスタに対しても適用することが可能である（実施例２参照）。
【００８６】
さらに、本願発明のメモリトランジスタは、ホットエレクトロン書き込みを行うことも可能である。具体的には、書き込みを行うチャネル形成領域を挟む２つのピニング領域に電圧を印加することによって、選択したチャネル形成領域のみにおいてインパクトイオン化を発生させればよい。例えばｎチャネル型の場合に、ドレイン領域のチャネル長方向の方向電界を大きくするためには、２つのピニング領域の電位を他のピニング領域の電位よりも高くするとよい。
【００８７】
この他、フローティングゲート電極とソース領域あるいはドレイン領域とのオーバーラップ領域を形成することにより、ソース側あるいはドレイン側からのトンネル電流による電子の注入や放出を行うことも可能である。
【００８８】
また、本願発明において、メモリトランジスタと一体形成される駆動回路および他の周辺回路を構成するトランジスタ、あるいは半導体装置においてメモリ部と一体形成される他の回路を構成するトランジスタに対しても、ピニング領域を設けることは有効である。これにより、メモリセル以外の回路においても、短チャネル効果の抑制およびその他のピニング領域による効果を得ることが可能となる。
【００８９】
（実施例１）
本実施例では、本願発明の不揮発性メモリの作製方法について述べる。本願発明のピニング型メモリトランジスタは、ピニング領域を除けば、基本的にはソース領域、ドレイン領域、チャネル形成領域、フローティングゲート電極、コントロールゲート電極によって構成されているので、微細加工が可能な範囲で、公知の作製方法を用いることができる。
【００９０】
特に、従来のメモリトランジスタの作製方法と同様に、第１のゲート絶縁膜は熱酸化工程によって良質の膜を形成することが好ましく、また、層間膜としてＳｉＯ2／ＳｉＮ／ＳｉＯ2で表される様な積層膜（ＯＮＯ膜と呼ばれる）を用いることが望ましい。勿論、他の絶縁膜を用いることも可能である。
【００９１】
作製方法の観点から見た場合、本願発明のピニング型メモリトランジスタの特徴は、ピニング領域と呼ばれる不純物領域を形成する点と、素子サイズが極めて小さいメモリトランジスタを対象にしているという点にある。例えば、ピニング領域に関して言えば、フローティングゲート電極と第１のゲート絶縁膜を介して一部重なる構造とすることや、ソース領域およびドレイン領域を横切る構造とすることなどに特徴がある。また、素子サイズに関して言えば、フローティングゲート電極、ピニング領域およびチャネル形成領域の加工寸法として典型的には、０．０１〜１μｍのサイズで形成しなくてはならない。フローティングゲート電極とピニング領域との間のオーバーラップ構造はさらに微細な構造が必要である。
【００９２】
このような極微細な構造を作製するためには、一般的にはセルフアライン方式が非常に有効である。本願発明のピニング型メモリトランジスタにおいても、ピニング領域、オーバーラップ領域、ソース領域およびドレイン領域の形成にはセルフアライン方式を用いることが望ましい。具体的にはまず、ピニング領域の形成は、まずフローティングゲート電極の極微細加工を行い、これをマスクとして、イオンインプランテーション法によってセルフアライン方式で形成する。特に、フローティングゲート電極とピニング領域との間にオーバーラップ領域を形成する場合には、イオンインプランテーション法による斜め打ち込みを行えばよい。
【００９３】
なお、フローティングゲート電極の極微細加工は、０．１５μｍ程度までのパターンに関してはステッパーやスキャン露光装置によってレジストによるマスクパターンを形成することができる。一方、パターンサイズが０．１５μｍ以下になると、電子描画法によるマスクパターンの形成が必要となる。マスクパターンの形成後はＩＣＰ等によるドライエッチングを行うことが好ましい。
【００９４】
なお、ピニング領域への不純物の打ち込みは、基板に対して垂直方向への高エネルギー打ち込みと斜め方向への低エネルギー打ち込みに分けてもよいし、基板に対して斜め方向への高エネルギー打ち込みを一度で行う方法でも良い。
【００９５】
ピニング領域に添加した不純物元素はファーネスアニール、レーザーアニール、ランプアニール等で活性化を行うことが好ましい。特に、不純物の拡散を最小限に抑えるためには、ＲＴＡ法による活性化が好ましい。
【００９６】
次に、ソース領域、ドレイン領域およびピニング領域から配線を引き出す領域におけるピニング領域の形成について述べる。ピニング領域がドレイン領域を横切る場合の断面構造の一例は、図３に示されており、実施の形態において説明した。ピニング領域は微細な構造であるからやはりセルフアライン方式によって作製するのが好ましい。従って、最初にソース領域、ドレイン領域等、活性領域以外でピニング領域を形成する必要のある領域においても、フローティングゲート電極を適切な形に微細加工する。そして、フローティングゲート電極をマスクとして、イオンインプランテーション法によって、活性領域内のピニング領域と同時に形成することが好ましい。
【００９７】
最終的には、活性領域以外フローティングゲート電極は取り除かれる。レジストをマスクとしてもよいし、コントロールゲート電極をマスクとして取り除くこともできる。
【００９８】
また、ソース領域およびドレイン領域への不純物ドープはコントロールゲート電極をマスクとするセルフアライン方式によって行われる。このとき、ソース・ドレイン領域への打ち込み深さは、ピニング領域の深さよりも浅くなるように調節する。また、ソース・ドレイン領域がピニング領域によって分断されないように、ソース・ドレイン領域の不純物濃度はピニング領域の不純物濃度よりも濃くする必要がある。このようにして、図３に示した断面構造が形成される。なお、ソース・ドレイン領域への打ち込み深さを、ピニング領域の深さよりも浅くすることは、ドレイン領域の空乏層の広がりを効果的に抑える目的においても重要である。
【００９９】
なお、ソース領域およびドレイン領域がピニング領域によって分断される場合には、コンタクトホール形成後に、まずソース・ドレイン領域と同じ導電型の不純物（代表的には、ｎ型ならば、リン、ｐ型ならばボロン）を含むポリシリコンを成膜したのちに、アルミニウム等の金属膜を成膜することによって、ソース領域およびドレイン領域コンタクトを取ることができる。
【０１００】
本実施例では、本願発明のピニング型メモリトランジスタの作製方法において、特に、ピニング領域の作製方法と、極微細加工に関して述べた。これらのプロセスを公知のメモリトランジスタ作製プロセスに適切に組み込むことによって、本願発明の不揮発成メモリを作製することが可能となる。勿論、実施の形態で説明したピニング型メモリトランジスタの構造、あるいは実施例３、５で説明する回路構造を作製する方法であれば、どのような作製方法であっても構わない。
【０１０１】
（実施例２）
本実施例では、実施の形態で示したピニング型メモリトランジスタの構成（図１参照）とは異なる例として、スプリットゲート構造を有するピニング型メモリトランジスタの構成例を、図６を用いて説明する。
【０１０２】
なお、フローティングゲート電極およびコントロールゲート電極の構造を除いた領域に関しては、図１に示したスタックゲート型メモリトランジスタと同じ構造であり、図１の説明に用いた符号を利用する。即ち、図６において図１と同じ符号のついた部分は図１の説明を参照すれば良い。本実施例では、特にフローティングゲート電極およびコントロールゲート電極についての説明を行う。
【０１０３】
スプリットゲート構造とは、図６に示す通り、コントロールゲート電極６１０の一部が活性領域上に第１のゲート絶縁膜を介して直接積層されている構造をいう。従って、チャネル形成領域は、第１のゲート絶縁膜を介してフローティングゲート電極６０８が形成されている領域と、コントロールゲート電極が形成されている領域とに分けられる。
【０１０４】
図１４に、図６に示したスプリットゲート構造のピニング型メモリトランジスタの等価回路を示す。スプリットゲート構造のピニング型メモリトランジスタの動作方法は、スタック構造のピニング型メモリトランジスタの動作方法と同様で良い。スプリットゲート構造を用いる利点は、チャネル形成領域上にコントロールゲート電極が形成されている領域が選択トランジスタとして機能する点にある。つまり、ピニング型メモリトランジスタの選択性を高める働きと、読み出し時において、非選択セルが過消去状態であってもオフの状態を保つ働きとがある。
【０１０５】
なお、スプリットゲート構造のピニング型メモリトランジスタは、基本的にはスタック構造のピニング型メモリトランジスタと同じ工程でもって作製できる。つまり、実施例１に示したプロセスを用いて作製することが可能である。
【０１０６】
（実施例３）
本実施例では、本願発明の多値メモリトランジスタを、ＮＡＮＤ型フラッシュメモリに応用した回路の説明を行う。ただし、本願発明では、ピニング線と呼ばれる多値を制御する配線を有する点、これに伴い書き込み、消去、読み出しの方式が異なる点、等において、従来のＮＡＮＤ型フラッシュメモリとは異なる。
【０１０７】
図７は、メモリセルが縦８×横ｎ個（ｎは１以上の整数）のマトリクス状に配列されたＮＡＮＤ型のメモリセルアレイの回路図である。各メモリセルはそれぞれ、四角の破線で囲まれた一つのピニング型メモリトランジスタによって構成されている。
【０１０８】
本実施例では、各ピニング型メモリトランジスタが３つのフローティングゲート電極を有する場合について説明を行うが、一般にｋ個（ｋは１以上の整数）のフローティングゲート電極を有する場合についても、本実施例を適用することは容易である。また、本実施例では、縦８個×横ｎ個のメモリセルアレイについて説明を行うが、この構成に限定する必要はない。なお、メモリトランジスタ（１，１）〜（ｎ，ｍ）はｎチャネル型またはｐチャネル型のいずれの導電型トランジスタでも良いが、本実施例では、ｎチャネル型トランジスタとする。
【０１０９】
図７において、同じ列に配置されたピニング型メモリトランジスタ（例えば第１列の（１，１）〜（１，８））は直列に接続されている。また、同じ行に配置されたピニング型メモリトランジスタ（例えば、第１行の（１，１）〜（ｎ，１））、は、それぞれのコントロールゲート電極が一つのワード線Ｗ１に接続されている。
【０１１０】
なお、ピニング型メモリトランジスタを直列に接続するとは、ピニング型メモリトランジスタを構成するサブメモリトランジスタおよびピニング領域を、それぞれ直列に接続することを意味する。また、ピニング型メモリトランジスタのコントロールゲート電極は、ピニング型メモリトランジスタを構成するサブメモリトランジスタ全てに共通である。
【０１１１】
直列に接続された８つのピニング型メモリトランジスタ（例えば第１列の（１，１）〜（１，８））の両端には、選択用トランジスタ（１，０）及び（１，９）が直列に接続されている。つまり、第１行目のメモリセルの上には、選択用トランジスタ（１，０）〜（ｎ，０）が、第８行目のメモリセルの下には、選択用トランジスタ（１，９）〜（ｎ，９）がそれぞれ配置されている。選択用トランジスタ（１，０）〜（ｎ，０）のソース電極及びドレイン電極の残る一方にはビット線Ｂ１〜Ｂｎが接続されており、ゲート電極には選択用ゲート線Ｓ１が接続されている。また、選択用トランジスタ（１，９）〜（ｎ，９）のソース電極及びドレイン電極の残る一方には共通のソース電位Ｖｓが与えられており、ゲート電極には選択用ゲート線Ｓ２が接続されている。
【０１１２】
そして、直列に接続された８つのピニング型メモリトランジスタ（例えば第１列の（１，１）〜（１，８））が有する４つのピニング領域は、それぞれピニング線Ｐ（１；０)、Ｐ（１；１)、Ｐ（１；２)、Ｐ（１；３)に接続されている。
【０１１３】
このように構成された本願発明の不揮発性メモリの動作方法について述べる。本願発明では、実施の形態で説明したように、書き込みと消去はフローティングゲート電極とピニング領域間のトンネル電流によって行い、読み出し方法は１値／ＦＧ方式または１ビット／ＦＧ方式を用いることができる。１値／ＦＧ方式の場合、本実施例の不揮発性メモリは各メモリセルに４値、つまり２ビットのデータを格納することができるので、８×ｎ×２ビットの記憶容量を有する。また、１ビット／ＦＧ方式の場合、本実施例の不揮発性メモリは各メモリセルに３ビットを格納することができるので、８×ｎ×３ビットの記憶容量を有する。なお、書き込みと消去は、一行同時書き込みと一括消去について説明する。
【０１１４】
なお、従来のＮＡＮＤ型フラッシュメモリでは、書き込み方法と消去方法はフローティングゲート電極とチャネル形成領域全面（ウェル）間のトンネル電流によって行われるが、本願発明ではそのようなウェル電位を制御する必要はない。また、トンネル電流はオーバーラップ領域を用いるため、チャネル領域全面を用いる従来方法と比較してカップリング比を大きく取ることが可能であり、低い動作電圧を実現することができる。
【０１１５】
本実施例において、”０”の状態とはメモリトランジスタのフローティングゲート電極に電荷が蓄積されている状態を指し、”１”の状態とはメモリトランジスタのフローティングゲート電極に電荷が蓄積されていない状態を指す。また、”０”の状態のメモリトランジスタのしきい値電圧は０．５Ｖ〜３Ｖであるとし、”１”の状態のメモリトランジスタのしきい値電圧は−１Ｖ以下であるとする。
【０１１６】
まず、一行同時書き込みについて述べる。具体例として、一行目のピニング型メモリトランジスタ（１，１）〜（ｎ，１）を取り上げ、メモリトランジスタ（１，１）を構成するサブメモリトランジスタ（１，１；１）に”０”を、他のサブメモリトランジスタ（１，１；２）および（１，１；３）に”１”を、またメモリトランジスタ（２，１）〜（ｎ，１）を構成する全てのサブメモリトランジスタに”１”を書き込む場合を説明する。なお、書き込む直前は全て”１”の状態とする。
【０１１７】
まず、ピニング線Ｐ（１；１）とソース電位ＶｓをＧＮＤに落し、ピニング線Ｐ（１；０），Ｐ（１；２），Ｐ（１；３）を７Ｖとする。また、選択用ゲート線Ｓ１、Ｓ２にそれぞれ０Ｖを印加し、選択用トランジスタ（１，０）〜（ｎ，０）および（１，９）〜（ｎ，９）をオフの状態にする。そしてワード線Ｗ１に１５Ｖ、ワード線Ｗ２〜Ｗ８に７Ｖを印加すると共に、ビット線Ｂ１〜Ｂｎに０Ｖを印加する。
【０１１８】
その結果、メモリトランジスタ（１，１）においては、サブメモリトランジスタ（１，１；１）のフローティングゲート−ピニング領域間にのみ高電圧（約１５Ｖ）が印加され、トンネル電流によるフローティングゲートへの電荷注入が行われ、”０”が書き込まれる。サブメモリトランジスタ（１，１；２）、（１，１；３）および、メモリトランジスタ（２，１）〜（ｎ，１）を構成するピニング領域とフローティングゲート間には高々８Ｖの電位差が生じるだけであり、フローティングゲートへの電荷注入は行われない。つまり、サブメモリトランジスタ（１，１；２）、（１，１；３）およびメモリトランジスタ（２，１）〜（ｎ，１）は”１”の状態のままとなる。また、一行目以外のメモリトランジスタについても、フローティングゲート−ピニング領域間に高々７Ｖの電位差が生じるだけであり、フローティングゲートへの電荷注入は行われない。このようにして、一行同時書き込みが行われる。
【０１１９】
次に、メモリトランジスタ（１，１）からの１値／ＦＧ方式の読み出しについて説明する。まず、ピニング線Ｐ（１；０）〜Ｐ（１；３）をＧＮＤに落し、ワード線Ｗ１に０Ｖ、ワード線Ｗ２〜Ｗ８に５Ｖを印加する。これにより、２行目から８行目のメモリトランジスタは全てオンの状態となる。また、１行目のメモリトランジスタは、”１”の状態のサブメモリトランジスタがオンの状態となり、”０”の状態のサブメモリトランジスタがオフの状態となる。つまり、直列に接続された８つのメモリトランジスタの電流量は、１行目のメモリトランジスタ（１，１）を構成する”１”の状態のサブメモリトランジスタの数よって決まることになる。そして、選択用ゲート線Ｓ１、Ｓ２に５Ｖを印加し、選択用トランジスタをオンの状態とすると共に、ソース電位ＶｓをＧＮＤに落すことにより、ビット線Ｂ１を通して、メモリトランジスタ（１，１）に格納された４値のデータの読み出すことが可能となる。
【０１２０】
次に、メモリトランジスタ（１，１）からの１ビット／ＦＧ方式の読み出しについて説明する。最初に、サブメモリトランジスタ（１，１；１）から選択的に１ビットの情報を読み出す方法を述べる。まず、ピニング線Ｐ（１；０）、Ｐ（１；１）をＧＮＤに落し、ピニング線Ｐ（１；２）、Ｐ（１；３）に−５Ｖ、ワード線Ｗ１に０Ｖを印加する。これにより、１行目のメモリトランジスタにおいて、サブメモリトランジスタ（１，１；１）以外は全てオフの状態となる。また、サブメモリトランジスタ（１，１；１）は、”１”の状態であればオンの状態となり、”０”の状態であればオフの状態となる。一方、ワード線Ｗ２〜Ｗ８には５Ｖを印加する。これにより、２行目から８行目のメモリトランジスタにおいて、サブメモリトランジスタ（１，１；１）と直列に接続するサブメモリトランジスタは全てオンの状態となる。その結果、直列に接続された８つのメモリトランジスタの導通、非導通は、サブメモリトランジスタ（１，１；１）の状態で決まることになる。そして、選択用ゲート線Ｓ１、Ｓ２に５Ｖを印加し、選択用トランジスタをオンの状態とすると共に、ソース電位ＶｓをＧＮＤに落すことにより、ビット線Ｂ１を通して、サブメモリトランジスタ（１，１；１）のデータを読み出すことが可能となる。全く同様にして、サブメモリトランジスタ（１，１；２）、（１，１；３）からも、１ビットの情報を読み出すことが可能であり、メモリトランジスタ（１；１）から３ビットの情報を読み出すことが可能となる。
【０１２１】
一括消去を行う場合は、全てのワード線Ｗ１〜Ｗ８を０Ｖとし、全てのピニング線Ｐ（１；ｉ）〜Ｐ（ｎ；ｉ）（ｉ＝０〜３）を１５Ｖとする。その結果、フローティングゲート電極−ピニング領域間に高電位差が生じ、トンネル電流による消去が行われる。なお、選択用ゲート線Ｓ１、Ｓ２の電位は選択トランジスタがオフの状態となるように決める。
【０１２２】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。実際に、メモリトランジスタに印加される電圧は、メモリトランジスタの半導体活性層の膜厚やコントロールゲート電極とフローティングゲート電極との間の容量等に依存する。そしてメモリトランジスタの動作電圧もそれに従って変化する。
【０１２３】
なお、メモリトランジスタへの書き込み時および読み出し時において、同じ列や行のメモリセルに電圧が印加されることによって、誤消去や誤書き込みが発生する場合がある。動作電圧は、このような書き込みストレスや読み出しストレスを最小限に抑え、誤消去や誤書き込みが発生しないように設定することが必要である。
【０１２４】
なお、本実施例の回路構成は、実施例１に示したプロセスを用いて作製することが可能である。特に、選択トランジスタに関しては他のサブメモリトランジスタと同様にフローティングゲート電極を加工して、セルフアラインによってピニング領域を形成した後に、フローティングゲート電極をエッチングで取り除けばよい。
【０１２５】
（実施例４）
本実施例では、本願発明のピニング領域を用いた不揮発性メモリを構成するメモリセルの上面構造について説明する。図８には、実施例３に示したＮＡＮＤ型フラッシュメモリを構成するメモリセルアレイの上面図の一例が示されている。
【０１２６】
図８に示した上面図は、２つのピニング型の選択トランジスタ８１０と８つのピニング型メモリトランジスタ８１１（３つだけ表示）を直列してなるメモリセルアレイの上面図であり、領域８０１はフィールド酸化膜、領域８０８がピニング領域である。図８において、それぞれのピニング型メモリトランジスタ８１１は、フローティングゲート電極８０５を３つ有しており、３つのサブメモリトランジスタ８１２によって構成されている。また、メモリトランジスタ８１１のコントロールゲート電極はワード線８０４を兼ねており、選択トランジスタ８１０のゲート電極は選択線８０３を兼ねている。選択線トランジスタのドレイン領域と配線（ビット線）８０９はコンタクトホール８０７を介して電気的に接続されている。
【０１２７】
なお、本実施例は実施の形態におけるメモリセルの上面図の一例である。勿論、実施例３において説明した回路構成と合致すれば、他のどのような上面図であっても構わない。
【０１２８】
（実施例５）
本実施例では、本願発明の多値メモリトランジスタを、ＮＯＲ型フラッシュメモリに応用した回路の説明を行う。ただし、本願発明では、ピニング線と呼ばれる多値を制御する配線を有する点、これに伴い書き込み、消去、読み出しの方式が異なる点、等において、従来のＮＯＲ型フラッシュメモリとは異なる。
【０１２９】
図９は、メモリセルがｍ行ｎ列（ｍ、ｎはそれぞれ１以上の整数）のマトリクス状に配列されたＮＯＲ型のメモリセルアレイの回路図である。各メモリセルはそれぞれ、四角の破線で囲まれた一つのピニング型メモリトランジスタによって構成されている。
【０１３０】
本実施例では、各ピニング型メモリトランジスタが３つのフローティングゲート電極を有する場合について説明を行うが、一般にｋ個（ｋは１以上の整数）のフローティングゲート電極を有する場合についても、本実施例を適用することは容易である。また、メモリトランジスタ（１、１）〜（ｎ、ｍ）はｎチャネル型またはｐチャネル型のいずれの導電型トランジスタでも良いが、本実施の形態では、ｎチャネル型トランジスタとする。
【０１３１】
図９において、ｉ番目の列（ｉは１以上ｎ以下の整数）に配置されているｍ個のメモリセルを構成するピニング型メモリトランジスタ（ｉ，１）、（ｉ，２）〜（ｉ，ｍ）は、ドレイン電極にビット線Ｂｉが接続され、ソース電極にはソース電位Ｖｓが与えられている。また４つのピニング領域には、それぞれピニング線Ｐ（ｉ；０）、Ｐ（ｉ；１）、Ｐ（ｉ；２）、Ｐ（ｉ；３）が接続されている。また、ｊ番目の行（ｊは１以上ｍ以下の整数）に配置されているｎ個のメモリセルを構成するメモリトランジスタ（１，ｊ）、（２，ｊ）〜（ｎ，ｊ）は、コントロールゲート電極にワード線Ｗｊが接続されている。
【０１３２】
このように構成された本願発明の不揮発性メモリの動作方法について述べる。本願発明では、実施の形態で説明したように、書き込みと消去はフローティングゲート電極とピニング領域間のトンネル電流によって行い、読み出し方法は１値／ＦＧ方式または１ビット／ＦＧ方式を用いることができる。１値／ＦＧ方式の場合、本実施例の不揮発性メモリは各メモリセルに４値、つまり２ビットのデータを格納することができるので、ｍ×ｎ×２ビットの記憶容量を有する。また、１ビット／ＦＧ方式の場合、本実施例の不揮発性メモリは各メモリセルに３ビットを格納することができるので、ｍ×ｎ×３ビットの記憶容量を有する。
【０１３３】
なお、本願発明の不揮発性メモリでは、トンネル電流による書き込みを行うため、ホットエレクトロン注入を行う従来のＮＯＲ型フラッシュメモリと比して、書き込みに必要な電流量は小さくてすむ。そのため、昇圧が容易であると共に、同時書き込みによる書き込みの高速化が可能となる。
【０１３４】
具体例として、図９におけるピニング型メモリトランジスタ（１，１）への書き込み、読み出し、およびメモリ全体の一括消去について説明する。
【０１３５】
まず、ピニング型メモリトランジスタ（１，１）を構成するサブメモリトランジスタ（１，１；１）への書き込みを行う場合は、ソース電位Ｖｓ、ビット線Ｂ１〜ＢｎをＧＮＤに落し、ワード線Ｗ１に正電圧（例えば６Ｖ）、ピニング線Ｐ（１；１）に負電圧（例えば−６Ｖ）を印加する。また、Ｐ（１；１）以外のピニング線には０Ｖを印加する。その結果、サブメモリトランジスタ（１，１；１）のフローティングゲート−ピニング領域間にのみ高い電位差（約１２Ｖ）が生じ、トンネル電流によるフローティングゲートへの電荷注入（つまり書き込み）が行われる。ピニング型メモリトランジスタ（１，１）を構成する他のサブメモリトランジスタ（１，１；２）、（１，１；３）への書き込みも全く同様に行うことができる。
【０１３６】
次に、メモリトランジスタ（１，１）からの１値／ＦＧ方式の読み出しについて説明する。まず、ソース電位Ｖｓおよびピニング線Ｐ（１；０）〜Ｐ（１；３）をＧＮＤに落し、ワード線Ｗ１に所定の電位を印加する。その結果、メモリトランジスタ（１，１）において、フローティングゲート電極に電荷が蓄積されていないサブメモリトランジスタがオンの状態となり、フローティングゲート電極に電荷が蓄積されているサブメモリトランジスタがオフの状態となる。つまり、メモリトランジスタ（１、１）において形成されるチャネル幅の総和は、電荷が蓄積されていないフローティングゲート電極の数に比例する。このようにして、メモリトランジスタ（１、１）に格納された４値のデータをビット線Ｂ１から読み出す。
【０１３７】
次に、メモリトランジスタ（１，１）からの１ビット／ＦＧ方式の読み出しについて説明する。最初に、サブメモリトランジスタ（１，１；１）から選択的に１ビットの情報を読み出す方法を述べる。まず、ソース電位Ｖｓおよびピニング線Ｐ（１；０）、Ｐ（１；１）をＧＮＤに落し、ピニング線Ｐ（１；２）、Ｐ（１；３）に−５Ｖ、ワード線Ｗ１に所定の電位を印加する。その結果、１行目のメモリトランジスタにおいて、サブメモリトランジスタ（１，１；１）以外は全てオフの状態となる。また、サブメモリトランジスタ（１，１；１）は、フローティングゲート電極に電荷が蓄積されていなければオンの状態となり、フローティングゲート電極に電荷が蓄積されていればオフの状態となる。従って、サブメモリトランジスタ（１，１；１）に格納された１ビットのデータをビット線Ｂ１から読み出すことが可能となる。全く同様にして、サブメモリトランジスタ（１，１；２）、（１，１；３）からも、１ビットの情報を読み出すことが可能であり、メモリトランジスタ（１；１）から３ビットの情報を読み出すことが可能となる。
【０１３８】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリトランジスタが０．５Ｖ以上３．５Ｖ以下のしきい値電圧を有し、書き込まれた状態のメモリトランジスタが、６．５Ｖ以上のしきい値電圧を有する場合には、所定の電圧として例えば５Ｖを用いることができる。
【０１３９】
なお、書き込み時および読み出し時において選択されていない信号線Ｂ２〜Ｂｎ、Ｗ２〜Ｗｍ、Ｐ（２；ｉ）〜Ｐ（ｎ；ｉ）（ｉ＝０〜３）の電位は全て０Ｖであるとする。
【０１４０】
メモリ全体の一括消去を行う場合、ソース電位Ｖｓ、ビット線Ｂ１〜Ｂｎおよびワード線Ｗ１〜ＷｍをＧＮＤに落す。そして、ピニング線Ｐ（１；１）〜Ｐ（ｎ；３）に正電圧（例えば１２Ｖ）を印加すると、全てのメモリトランジスタにおいて、フローティングゲート電極に蓄積されている電子がトンネル電流によってピニング領域へ注入され、記憶されていたデータが消去される。
【０１４１】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。実際に、メモリトランジスタ（１，１）に印加される電圧は、メモリトランジスタの半導体活性層の膜厚やコントロールゲート電極とフローティングゲート電極との間の容量等に依存する。そしてメモリトランジスタ（１，１）の動作電圧もそれに従って変化する。
【０１４２】
なお、メモリトランジスタ（１，１）への書き込み時および読み出し時において、同じ列や行のメモリセルに電圧が印加されることによって、誤消去や誤書き込みが発生する場合がある。動作電圧は、このような書き込みストレスや読み出しストレスを最小限に抑え、誤消去や誤書き込みが発生しないように設定することが必要である。
【０１４３】
なお、本実施例の回路構成は、実施例１に示したプロセスを用いて作製することが可能である。また、実施例２に示したスプリットゲート構造のメモリトランジスタを用いることも可能である。
【０１４４】
（実施例６）
本実施例では、本願発明のピニング領域を用いた不揮発性メモリを構成するメモリセルの上面構造について説明する。図１０（Ａ）には、実施の形態に示したＮＯＲ型フラッシュメモリを構成するメモリセルアレイの上面図の一例が示されている。
【０１４５】
図１０（Ａ）に示した上面図は、実施例５に示したＮＯＲ型フラッシュメモリにおける２つの並列するピニング型メモリトランジスタを含む上面図であり、領域１００１はフィールド酸化膜、領域１００７がピニング領域である。図１０（Ａ）において、それぞれのピニング型メモリトランジスタ１００９は、フローティングゲート電極１００５を３つ有しており、３つのサブメモリトランジスタ１０１０によって構成されている。領域１０１１はソース領域、１０１２はドレイン領域であり、ドレイン領域１０１２と配線（ビット線）１００８とはコンタクトホール１００６を介して電気的に接続されている。また、メモリトランジスタ１００９のコントロールゲート電極はワード線１００４を兼ねている。
【０１４６】
なお、図１０（Ａ）において、実施例５に示した回路構造と合致するためには、２つのメモリトランジスタ間において、ピニング領域が電気的に接続されると同時に、ソース・ドレイン領域は電気的に非接続の状態である必要がある。このような構成とするためには、領域１００３に不純物を添加しないで実質的に真性な領域を形成するか、さらに好ましくは、酸素等の不純物を添加して電子と正孔の両方にとって非導電性の不純物領域を形成するとよい。特に、酸素を添加した場合ついて、線分ＢＢ’に関する断面図を図１０（Ｂ）に示す。図１０（Ｂ）において、領域１００７はピニング領域、領域１００３は酸素を添加した不純物領域である。
【０１４７】
なお、本実施例は実施の形態におけるメモリセルの上面図の一例である。勿論、実施例５において説明した回路構成と合致すれば、他のどのような上面図であっても構わない。
【０１４８】
（実施例７）
本実施例では本願発明の不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１４９】
図１１に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア１１０１、キャッシュメモリ１１０２（ＲＡＭでも良い）、クロックコントローラ１１０３、フラッシュメモリ１１０４、キャッシュコントローラ１１０５、シリアルインターフェース１１０６、Ｉ／Ｏポート１１０７等から構成される。
【０１５０】
勿論、図１１に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１５１】
図１１に示すマイクロプロセッサではＣＰＵコア１１０１、クロックコントローラ１１０３、キャッシュコントローラ１１０５、シリアルインターフェース１１０６、Ｉ／Ｏポート１１０７をＣＭＯＳ回路で構成している。
【０１５２】
また、フラッシュメモリ１１０４には本願発明の不揮発性メモリが利用され、ピニング型メモリトランジスタを用いた多値フラッシュメモリが用いられている。フラッシュメモリ１１０４の回路構成としては、実施例３または５に示した回路構成を用いることができるし、他の回路構成を用いることもできる。なお、キャッシュメモリ１１０２に本願発明の不揮発性メモリを利用することも可能である。
【０１５３】
なお、ＣＰＵコア１１０１、クロックコントローラ１１０３、キャッシュコントローラ１１０５、シリアルインターフェース１１０６、Ｉ／Ｏポート１１０７を構成するＣＭＯＳ回路に対して、本願発明で用いたピニング領域を設けることも有効である。ＣＭＯＳ回路を含むトランジスタにピニング領域を適用する場合の詳細については、例えば、特開平１０−６５１６２号公報を参照することができる。
【０１５４】
この様に、ピニング領域は回路設計の段階で必要箇所に設けることが可能であり、回路全体に利用するか、その一部に利用するかは実施者が適宜決定すれば良い。様々な性能が複合化されたハイブリッドＩＣに本願発明を適用する場合においては、この様な回路設計の自由度が非常に有効である。
【０１５５】
（実施例８）
本願発明の不揮発性メモリはデータの記憶・読み出しを行う記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１５６】
本願発明の不揮発性メモリを利用しうる電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、１３に示す。
【０１５７】
図１２（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。
本願発明は表示部２００３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１５８】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１５９】
図１２（Ｃ）はヘッドマウントディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、表示部２２０４、光学系２２０５、表示装置２２０６等を含む。本願発明は表示装置２２０６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１６０】
図１２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１６１】
図１２（Ｅ）はゴーグル型ディスプレイであり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本願発明は表示部２４０２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１６２】
図１２（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等で構成される。本願発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１６３】
図１３（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本願発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１６４】
図１３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本願発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１６５】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１６６】
【発明の効果】
本願発明を利用することで、短チャネル効果などに代表される微細効果の影響を最小限に抑え、不揮発性メモリのさらなる微細化を進めることができる。
【０１６７】
また、本願発明によると、フローティングゲート電極の電荷蓄積量を制御する従来方式による多値技術とは全く異なる方式によってセルの多値化を行うことが可能であり、従来以上に多値化を進めることが可能となる。
【０１６８】
その結果、極めて集積密度の高い不揮発性メモリを実現することが可能となる。
【０１６９】
さらに、本願発明の集積密度の高い不揮発性メモリを搭載することによって、高機能、多機能化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】    本願発明の不揮発性メモリの全体構成を示す図。
【図２】    本願発明の不揮発性メモリの部分構成を説明する上面図。
【図３】    本願発明の不揮発性メモリの部分構成を説明する断面図。
【図４】    エネルギーバンドの変化を説明するための図。
【図５】    本願発明の不揮発性メモリの等価回路を示す図。
【図６】    本願発明の不揮発性メモリの全体構成を示す図。
【図７】    本願発明の不揮発性メモリの回路構成を示す図。
【図８】    本願発明の不揮発性メモリの上面図。
【図９】    本願発明の不揮発性メモリの回路構成を示す図。
【図１０】  本願発明の不揮発性メモリの上面図。
【図１１】  本願発明の不揮発性メモリを用いた半導体回路を示す図。
【図１２】  本願発明の不揮発性メモリを用いた電子機器を示す図。
【図１３】  本願発明の不揮発性メモリを用いた電子機器を示す図。
【図１４】  本願発明の不揮発性メモリの等価回路を示す図。
【符号の説明】
１０１  シリコン基板
１０２  フィールド酸化膜
１０３  ソース領域
１０４  ドレイン領域
１０５  ピニング領域
１０６  チャネル形成領域
１０７  第１のゲート絶縁膜
１０８  フローティングゲート電極
１０９  第２のゲート絶縁膜
１１０  コントロールゲート電極
１１１  層間膜
１１２  配線
【図１】
0004919549.tif 000004
【図２】
0004919549.tif 000005
【図３】
0004919549.tif 000006
【図４】
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【図５】
0004919549.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004919549.tif 000015
【図１３】
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【図１４】
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