(57)【特許請求の範囲】
【請求項１】
パワーが０Ｖから一定電圧以上になれば、電源電圧を出力するパワーアップリセット回路と、
プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサと、
プログラム電圧を供給するための電圧生成器と、
前記パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、
前記アンチヒューズ回路の出力信号に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含んでなり、
前記電圧生成器が、電源電圧と負の電圧をプログラム電圧として生成し、
前記アンチヒューズ回路が、第１電極に前記電源電圧、第２電極に前記負の電圧が供給される時、プログラムされ、
前記アンチヒューズ回路は、前記アンチヒューズ素子の一つの電極に負の電圧が印加された状態で前記アドレスマルチプレクサからの出力信号、前記パワーアップリセット回路の第１及び第２制御信号に応じて前記アンチヒューズ素子の他の電極に印加される電源電圧をオンまたはオフさせるためのバイアス制御部と、
前記パワーアップリセット回路の第１制御信号及び第３制御信号に応じて前記ヒューズのプログラム状態をラッチするためのラッチ部と、を含んでなり、
前記バイアス制御部は、前記アドレスマルチプレクサからの出力信号及び前記パワーアップリセット回路からの第１制御信号を論理結合するＮＯＲゲートと、
前記ＮＯＲゲートの出力信号に応じて電源電圧をスイッチングするためのスイッチング素子を経由した電源電圧を接地にパスさせるためのトランジスタ素子と、
前記スイッチング素子と前記アンチヒューズ素子の電源電圧印加端子とに接続され、ゲート電極が接地されるトランジスタ素子とを含んで構成され、
前記ラッチ部は、前記パワーアップリセット回路からの第３制御信号に応じて電源電圧をスイッチングするためのスイッチング素子と、
前記スイッチング素子と第１ノードとの間に接続され、前記パワーアップリセット回路からの第１制御信号に応じてターンオンされる第１トランジスタと、
前記第１ノードと電源接地との間に接続され、ゲート電極が前記アンチヒューズ素子の電源電圧印加端子に接続される第２トランジスタと、
前記スイッチング素子と第１トランジスタのアクセスポイントの電位とをラッチするためのラッチ回路とを含んでなることを特徴とするＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項２】
前記アンチヒューズ素子は、トリプルＰウェル内にソース及びドレインが形成されたＮＭＯＳトランジスタにより構成し、ゲート電極に電源電圧を印加し、ソースとドレインとは互いに連結して負の電圧が印加されるようにしたことを特徴とする請求項１に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項３】
前記トリプルＰウェルを、フローティング状態に保持するか、または前記ソースとドレインに連結されることを特徴とする請求項２に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項４】
前記アンチヒューズ素子は、トリプルＰウェル内にソースまたはドレインのいずれか一つのみを形成したＭＯＳトランジスタにより構成し、ゲート電極に電源電圧を印加し、前記ソースまたはドレインのいずれか一つのみには負の電圧が印加されるようにしたことを特徴とする請求項１に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項５】
前記トリプルＰウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結されることを特徴とする請求項４に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項６】
第１電極に高電圧、第２電極に電源電圧より低い電圧が供給される時プログラムされる多数のアンチヒューズ素子と、
前記アンチヒューズ素子を選択するためのアドレスマルチプレクサと、
前記アンチヒューズ素子の第１電極に高電圧を供給するための電圧生成器と、
パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、
前記アンチヒューズ回路の出力に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含み、
前記アンチヒューズ回路は、前記アンチヒューズ素子のゲート電極に高電圧が印加された状態で前記アドレスマルチプレクサからの出力信号、前記パワーアップリセット回路の第１及び第２制御信号に応じて前記アンチヒューズ素子のソース及びドレイン電極に印加される電源電圧より低い電圧をオンまたはオフさせるためのバイアス制御部と、
前記パワーアップリセット回路の第２及び第３制御信号に応じて前記アンチヒューズ素子のプログラム状態をラッチするためのラッチ部と、を含んでなり、
前記バイアス制御部は、前記第２制御信号に応じて電源電圧を第１ノードに伝達するためのスイッチング素子と、
前記アンチヒューズ素子のソースおよびドレイン端子連結ノードと第１ノードとの間に接続され、ゲート電極が電源電圧を供給される第１トランジスタと、
前記第１ノードと電源接地との間に連結され前記アドレスマルチプレクサの出力信号に応じてオンされる第２トランジスタと、
前記第２トランジスタと並列接続され、前記パワーアップリセット回路の第１制御信号に応じてオンされ、オン抵抗が大きい第３トランジスタとからなり、
前記ラッチ部は、前記第３制御信号に応じて電源電圧を第２ノードに伝達するためのスイッチング素子と、
前記第２ノードと第３ノードとの間に接続され前記第１ノードの信号に応じてオンされる第１トランジスタと、
前記第３ノードと電源接地との間に接続され、前記第１制御信号に応じてオンされる第２トランジスタと、
前記第２ノードと第４ノードとの間に接続され、前記第３ノードの信号に応じてオンされる第３トランジスタと、
前記第４ノードと電源接地との間に接続され、前記第３ノードの信号に応じてオンされる第４トランジスタと、
前記第４ノードの電位をラッチするためのラッチ回路と、を含んでなることを特徴とするＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項７】
前記アンチヒューズ素子は、トリプルＰウェル内にソースおよびドレインが形成されたＮＭＯＳトランジスタにより構成し、ゲート電極に高電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項８】
前記トリプルＰウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結させることを特徴とする請求項７に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項９】
前記アンチヒューズ素子は、トリプルＰウェル内にソースまたはドレインのいずれか一つのみを形成したＭＯＳトランジスタにより構成し、ゲート電極に高電圧を印加し、前記ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１０】
前記トリプルＰウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結されることを特徴とする請求項９に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１１】
前記アンチヒューズ素子は、Ｐ型基板のＮウェル内にソースおよびドレインが形成されたＰＭＯＳトランジスタにより構成し、ゲート電極に高電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１２】
前記ＰＭＯＳトランジスタのＮウェルは、フローティングされることを特徴とする請求項１１に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１３】
前記アンチヒューズ素子は、Ｐ型基板のＮウェル内にソースまたはドレインのいずれか一つのみを形成したＭＯＳトランジスタにより構成し、ゲートには電源電圧を印加し、前記ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１４】
前記アンチヒューズ素子は、Ｐウェル内にソースおよびドレインが形成されたＮＭＯＳトランジスタにより構成し、ゲートに電源電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるように構成したことを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１５】
前記Ｐウェルは、フローティングされることを特徴とする請求項１４に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【請求項１６】
前記アンチヒューズ素子は、Ｐウェル内にソースまたはドレインのいずれか一つのみを形成したＭＯＳトランジスタにより構成し、ゲートに高電圧を印加し、ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧を印加することを特徴とする請求項６に記載のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するアンチヒューズ（Ａｎｔｉｆｕｓｅ）及びこれを利用したメモリリペア回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、技術発展によって与えられたシリコン領域にさらに多くの回路素子を含むこととなった。このような回路素子の欠陥を減少または除去しようとするならば、さらに多くの回路素子を必要とする。ダイ利用率を最大にしてさらに高い集積度を達成するために、回路デザイナーは個別回路素子のサイズを減らそうと努めている。このようなサイズの減少は、このような回路素子が製造工程中、不純物に起因する欠陥にますます影響を受けるようになる。このような欠陥は、集積回路製造の完了時、テスト手続きにより確認可能であるか、半導体チップレベルまたはパッケージ完了後、確認可能でなければならない。欠陥が確認された時、特に回路素子の少数が実際的に欠陥がある時、欠陥のある集積回路装置は捨てなければならないという問題点があり、これは経済的に好ましくない。
【０００３】
集積回路の製造においてゼロ欠陥（Ｚｅｒｏ  ｄｅｆｅｃｔｓ）を期待することは非現実的である。したがって、捨てられる集積回路の数を減少させるために集積回路に冗長回路が提供されている。第１の素子が欠陥として決定されれば、冗長回路素子が欠陥のある回路素子の代りをすることとなる。捨てられる素子の実際的減少は、集積回路素子コストの実際的な増加なしに冗長回路素子を使用して達成される。
【０００４】
冗長回路素子を使用する集積回路のいずれか一つは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＶＲＡＭ及びＥＰＲＯＭのような集積メモリ回路である。典型的な集積メモリ回路は、アドレス可能な行及び列のアレイに配列された多数のメモリを含む。行及び列上のメモリは、集積メモリ回路の第１回路素子である。冗長回路素子を提供することによって欠陥のある第１の列、行または個別的ビットが代替され得る。
【０００５】
個別的集積メモリ回路の第１の回路素子は、別途にアドレスすることができるため、欠陥素子を代替しようとするならば、ヒューズ切断（Ｂｌｏｗｉｎｇ）または欠陥のある第１回路素子のアドレスに応じて冗長回路をプログラムするためのヒューズ制御プログラム可能な回路のアンチヒューズを必要とする。このような過程は、欠陥素子を永久に代替することに非常に効果的である。
【０００６】
例えば、ＤＲＡＭの場合、特定のメモリセルが位置づけされる行及び列アドレスを提供することにより、特定のメモリセルが選択される。冗長回路は、有効な第１のメモリ回路素子を認識すべきであり、欠陥のある第１の回路素子に対するアドレスがユーザにより提供された時、全ての信号が冗長回路素子に変更されるようにすべきである。したがって、多数のヒューズまたはアンチヒューズは、各冗長回路素子と関連づけされる。各冗長回路素子に対応した断線（Ｂｌｏｗｎ）または短絡（Ｕｎｂｌｏｗｎ）ヒューズの可能な組み合わせ（Ｃｏｍｂｉｎａｔｉｏｎ）は、対応冗長素子が代わりをする全ての第１の素子の単一アドレスを示す。
【０００７】
上記アンチヒューズは、電極／絶縁物／電極の構造で、絶縁破壊を利用して二つの電極を連結させるスイッチ役割をする素子である。このような絶縁物の絶縁破壊電圧をアンチヒューズのプログラム電圧（ＰＧＭ）というが、プログラムを通じて二つの電極が短絡状態となる。
【発明が解決しようとする課題】
【０００８】
本発明は、上述したような問題点を解決するためになされたものであって、アンチヒューズをＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成し、これを採用したアンチヒューズ回路を適切にプログラムすることによって、欠陥のあるセルをリペアすることのできるＭＯＳ構造のアンチヒューズを利用したメモリリペア回路を提供することにその目的がある。
【０００９】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路は、パワーが０Ｖから一定電圧以上になれば、電源電圧を出力するパワーアップリセット回路と、プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサと、プログラム電圧を供給するための電圧生成器と、パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、アンチヒューズ回路の出力信号に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含んでなり、電圧生成器が、電源電圧と負の電圧をプログラム電圧として生成し、アンチヒューズ回路が、第１電極に電源電圧、第２電極に負の電圧が供給される時、プログラムされ、アンチヒューズ回路は、アンチヒューズ素子の一つの電極に負の電圧が印加された状態でアドレスマルチプレクサからの出力信号、パワーアップリセット回路の第１及び第２制御信号に応じてアンチヒューズ素子の他の電極に印加される電源電圧をオンまたはオフさせるためのバイアス制御部と、パワーアップリセット回路の第１制御信号及び第３制御信号に応じてヒューズのプログラム状態をラッチするためのラッチ部とを含んでなり、バイアス制御部は、アドレスマルチプレクサからの出力信号及びパワーアップリセット回路からの第１制御信号を論理結合するＮＯＲゲートと、ＮＯＲゲートの出力信号に応じて電源電圧をスイッチングするためのスイッチング素子を経由した電源電圧を接地にパスさせるためのトランジスタ素子と、スイッチング素子とアンチヒューズ素子の電源電圧印加端子とに接続され、ゲート電極が接地されるトランジスタ素子とを含んで構成され、ラッチ部は、前記パワーアップリセット回路からの第３制御信号に応じて電源電圧をスイッチングするためのスイッチング素子と、スイッチング素子と第１ノードとの間に接続され、前記パワーアップリセット回路からの第１制御信号に応じてターンオンされる第１トランジスタと、第１ノードと電源設置との間に接続され、ゲート電極がアンチヒューズ素子の電源電圧印加端子に接続される第２トランジスタと、スイッチング素子と第１トランジスタのアクセスポイントの電位とをラッチするためのラッチ回路とを含んでなることを特徴とする。
【００１０】
また、本発明のＭＯＳ構造のアンチヒューズを利用したメモリリペア回路は、第１電極に高電圧、第２電極に電源電圧より低い電圧が供給される時プログラムされる多数のアンチヒューズ素子と、アンチヒューズ素子を選択するためのアドレスマルチプレクサと、アンチヒューズ素子の第１電極に高電圧を供給するための電圧生成器と、パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、アンチヒューズ回路の出力に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含み、アンチヒューズ回路は、アンチヒューズ素子のゲート電極に高電圧が印加された状態でアドレスマルチプレクサからの出力信号、パワーアップリセット回路の第１及び第２制御信号に応じてアンチヒューズ素子のソース及びドレイン電極に印加される電源電圧より低い電圧をオンまたはオフさせるためのバイアス制御部と、パワーアップリセット回路の第２及び第３制御信号に応じてアンチヒューズ素子のプログラム状態をラッチするためのラッチ部とを含んでなり、バイアス制御部は、第２制御信号に応じて電源電圧を第１ノードに伝達するためのスイッチング素子と、アンチヒューズ素子のソースおよびドレイン端子連結ノードと第１ノードとの間に接続され、ゲート電極が電源電圧を供給される第１トランジスタと、第１ノードと電源接地との間に連結され前記アドレスマルチプレクサの出力信号に応じてオンされる第２トランジスタと、第２トランジスタと並列接続され、パワーアップリセット回路の第１制御信号に応じてオンされ、オン抵抗が大きい第３トランジスタとからなり、ラッチ部は、第３制御信号に応じて電源電圧を第２ノードに伝達するためのスイッチング素子と、第２ノードと第３ノードとの間に接続され第１ノードの信号に応じてオンされる第１トランジスタと、第３ノードと電源接地との間に接続され、第１制御信号に応じてオンされる第２トランジスタと、第２ノードと第４ノードとの間に接続され、第３ノードの信号に応じてオンされる第３トランジスタと、第４ノードと電源接地との間に接続され、前記第３ノードの信号に応じてオンされる第４トランジスタと、
前記第４ノードの電位をラッチするためのラッチ回路と、を含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明にかかるＭＯＳ構造のアンチヒューズを利用したメモリリペア回路の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図ｌは、本発明にかかるアンチヒューズを利用したメモリリペア回路を説明するためのブロック図である。本発明にかかるメモリリペア回路は、アンチヒューズをプログラムし、アンチヒューズがプログラムされたのかを感知するためのアンチヒューズ回路１０、パワーが０Ｖから一定電圧以上になれば、ＶＣＣを出力するパワーアップリセット回路２０、プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサ３０、プログラム電圧を供給する電圧生成器４０、アンチヒューズ回路１０の出力信号ＲＯに応じて欠陥セルを冗長セルに代替するための冗長ブロック５０により構成される。
【００１３】
電圧生成器４０は、図２に示したように、電圧生成端子ＮＧＮＤと接地との間に接続されたＰＮダイオードＤ１のアノード（ａｎｏｄｅ）端子を介して、例えば、−４Ｖ（ＮＧＮＤ）または０Ｖを出力する一方、ＶＣＣ端子とＰＶＣＣ端子との間に接続されたＰＮダイオードＤ２のカソード端子を介して、例えば、８Ｖ（ＰＶＣＣ）またはＶＣＣ（３．３Ｖ）電圧を出力する。
【００１４】
図３は、図１のアンチヒューズ回路の第１実施例である。アンチヒューズ回路は、ＶＣＣ（３．３Ｖ）とＮＧＮＤ（−４Ｖ）の電圧差を利用してアンチヒューズをプログラムする回路として、バイアス制御部６０、アンチヒューズ素子７０及びラッチ部８０により構成される。図９の動作タイミング図を参照しアンチヒューズ回路の動作を説明する。
【００１５】
（１−１）初期化動作。
パワーアップリセット回路２０からの制御信号ＰＷＲＵＰＢが、図９に示したように、ハイであって、スペシャルアドレスＳＡがローであるならば、ＮＯＲゲート１１１の出力がローとなってＰＭＯＳトランジスタＰ１２を介して電源電圧ＶＣＣが第１ノードＮ１に伝達される。パワーアップリセット回路２０からの制御信号ＰＷＲＵＰがローであるので、電源電圧ＶＣＣがＰＭＯＳトランジスタＰ１５を介して第３ノードＮ３に伝達されるが、制御信号ＰＷＲＵＰＢによりＮＭＯＳトランジスタＮ１６がターンオンされ、第２ノードＮ２のハイ電位によりＮＭＯＳトランジスタＮ１７がターンオンされるので、反転ゲート１１８、１１９からなるラッチの出力ＲＯはハイとなる。
【００１６】
（１−２）プログラム動作。
パワーの安定化がなされ、制御信号ＰＷＲＵＰ＿Ｐがショットパルス（ｓｈｏｒｔ  ｐｕｌｓｅ）にハイとなれば、第１及び第２ノードＮ１、Ｎ２が０Ｖに初期化される。アンチヒューズ素子を選択するスペシャルアドレスＳＡがハイとなれば、アンチヒューズ素子７０の一方の電極、すなわち第２ノードＮ２にＶＣＣが印加される。この場合、電圧生成器４０の出力ＮＧＮＤが、例えば、−４Ｖとなってアンチヒューズ素子７０の他方の電極に伝達されれば、アンチヒューズ素子７０の両端の電圧差が７Ｖ以上の高電圧となるのでアンチヒューズ素子７０がプログラムされる。
【００１７】
（１−３）読出及びラッチ動作。
プログラムが全部完了した後、図９に示したように、パワーをオフさせた後オンさせる時、一定期間の間パワーの安定化がなされる。この場合、制御信号ＰＷＲＵＰＢは、ハイとなってＮＯＲゲート１１１の出力がローとなる。したがって第１及び第２ノードＮ１、Ｎ２にＶＣＣが伝達され、アンチヒューズ素子７０がプログラムされた場合、第２ノードＮ２の電圧は、アンチヒューズ素子７０を介してグラウンドにパスされるため、ローとなる。制御信号ＰＷＲＵＰは、ローとなるので、第３ノードＮ３は、ＶＣＣ電位となるが、第２ノードＮ２がロー状態であるので接地への電流パスは遮断される。したがってラッチ８０の出力はロー状態を保持する。
【００１８】
図３で用いられたアンチヒューズ素子７０は、図５、６、７及び８のように構成することができるが、その構成を説明すれば、以下の通りである。
【００１９】
図５を参照すれば、Ｐ型基板１００内のＮウェル１１０が形成され、Ｎウェル１１０内にＰウェル１２０が形成される。Ｐウェル１２０内には、第１Ｎ＋領域１３０Ａ及び第２Ｎ＋領域１３０Ｂが形成され、第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂ間の基板１００上部には、絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、ＶＣＣに連結され、第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂは、図１の電圧生成器４０の電圧生成端子ＮＧＮＤに連結される。
【００２０】
図６を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内にＰウェル１２０が形成される。Ｐウェル１２０内には、Ｎ＋領域１３０が形成され、Ｎ＋領域１３０の一方の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０はＶＣＣに連結され、Ｎ＋領域１３０は、図１の電圧生成器４０の電圧生成端子ＮＧＮＤに連結される。
【００２１】
図７を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、このＮウェル１１０内には、第１Ｐ＋領域１５０Ａ及び第２Ｐ＋領域１５０Ｂが形成され、第１及び第２Ｐ＋領域１５０Ａ、１５０Ｂ間の基板１００上部には、絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、ＶＣＣに連結され、第１及び第２Ｐ＋領域１５０Ａ、１５０Ｂは、図１の電圧生成器４０の電圧生成端子ＮＧＮＤに連結される。
【００２２】
図８を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内にＰ＋領域１５０が形成され、Ｐ＋領域１５０の一方の基板１００上部には、絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、ＶＣＣに連結され、Ｐ＋領域１５０は、図１の電圧生成器４０の電圧生成端子ＮＧＮＤに連結される。
【００２３】
図５乃至８において、ゲート電極にはＶＣＣ（３．３Ｖ）、ジャンクション（ｊｕｎｃｔｉｏｎ）にはＮＧＮＤ（−４Ｖ）を印加してゲート端子とジャンクションとの間のエッジ（Ｅｄｇｅ）部分に絶縁破壊（Ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）を発生させてゲート電極とジャンクションとの間がオンとなる。図５及び図６は、トリプルウェルＮＭＯＳトランジスタを利用して構成し、図７及び図８は、ツインウェルＰＭＯＳを利用して構成した。図５及び図６のＰウェルは、フローティング状態におくか、または電圧発生器４０の負電圧発生端子ＮＧＮＤに連結させ、ＮウェルにはＶＣＣを印加する。図７及び図８のＮウェルはフローティング状態に保持させる。
【００２４】
図４は、図１のアンチヒューズ回路の第２実施例である。図４は、電圧生成器４０から発生した正電圧をアンチヒューズ素子に印加してプログラムする回路図として、アンチヒューズ素子３２、バイアス制御部３１、及びラッチ部３３により構成される。図４の動作を、図１０の動作タイミング図を参照し説明する。
【００２５】
（２−１）初期化動作。
図１０に示したように、初期化期間（パワー安定化期間）にＶＣＣ電圧がアンチヒューズ素子３２のゲート電極に伝達されるが、アンチヒューズ素子３２がプログラムされていないので（オフ状態）、第４ノードＮ４にはＶＣＣが伝達されない。
【００２６】
図１０の制御信号ＰＷＲＵＰＢ＿Ｐがハイであるので、ＰＭＯＳトランジスタＰ２０は、ターンオフされ、ＮＭＯＰトランジスタＮ２１がターンオン状態であるが、第４ノードＮ４がロー状態であるので、第５ノードＮ５もロー状態となる。この場合、スペシャルアドレスＳＡは、ロー状態であるのでＮＭＯＳトランジスタＮ２２は、ターンオフされる。
【００２７】
制御信号ＰＷＲＵＰＢは、ハイであるので、ＮＭＯＳトランジスタＮ２３（オン抵抗が非常に大きく設計される）がターンオンされて第５ノードＮ５を確実にロー状態にする。制御信号ＰＷＲＵＰは、ロー状態であるので、ＰＭＯＳトランジスタＰ２４、Ｐ２５、Ｐ２７を介してＶＣＣが第６ノード及び第７ノードＮ６、Ｎ７にそれぞれ伝達される。
【００２８】
この場合、制御信号ＰＷＲＵＰＢ＿Ｐは、ハイであるが、ＮＭＯＳトランジスタＮ２６のオン抵抗を大きくしたので、第６ノードＮ６は、一定の電圧を有することとなる。第６ノードＮ６の電位によりＰＭＯＳトランジスタＰ２７はオフ性となり、それに対し、ＮＭＯＳトランジスタＮ２８がターンオンされるため、第７ノードＮ７はロー状態となる。
【００２９】
したがって、インバータＩ２９、Ｉ３０により構成されたラッチの出力ＲＯはハイ状態となる。パワーが安定化されれば、制御信号ＰＷＲＵＰがハイ、制御信号ＰＷＲＵＰＢがロー状態となってＰＭＯＳトランジスタＰ２４及びＮＭＯＳトランジスタＮ２３がターンオフされる。制御信号ＰＷＲＵＰＢ＿Ｐがショットパルスでロー信号であるならば、ＰＭＯＳトランジスタＰ２０がターンオンされて第５及び第４ノードＮ５、Ｎ４にＶＣＣが印加されて初期化される。また制御信号ＰＷＲＵＰＢ＿Ｐがハイとなれば、ＰＭＯＳトランジスタＰ２０がターンオフされるのに対し、ＮＭＯＳトランジスタＮ２６がターンオンされて第６ノードＮ６がロー状態となる。
【００３０】
（２−２）プログラム動作。
スペシャルアドレスＳＡがハイとなれば、ＮＭＯＳトランジスタＮ２２がターンオンされて第４ノード及び第５ノードＮ４、Ｎ５がロー状態となる。図１の電圧生成器４０の正電圧出力端子ＰＶＣＣから高電圧（７Ｖ以上）が出力されれば、アンチヒューズ素子がプログラムされ、この高電圧がアンチヒューズ素子３２を介して第４ノードＮ４に伝達されるが、ＮＭＯＳトランジスタＮ２１のゲート電圧がＶＣＣ（３．３Ｖ以上）であるので、このゲートと第４ノードＮ４との間の電圧差は４Ｖ未満であるため、ブレーキダウン電圧に達しなく安定的に動作することができる。
【００３１】
（２−３）読出及びラッチ動作。
プログラムが完了すれば、図１０に示したように、パワーをオフさせた後オンさせる時、一定期間の間パワーの安定化がなされ、制御信号ＰＷＲＵＰＢ＿Ｐは、ハイとなってＰＭＯＳトランジスタＰ２０は、ターンオフされる。電圧生成器４０の正電圧出力端子ＰＶＣＣが接続されたアンチヒューズ素子３２を介してＶＣＣ電圧の提供を受け、アンチヒューズ素子３２がプログラムされたため（オン状態）、第４ノード及び第５ノードＮ４、Ｎ５にＶＣＣが伝達される。
【００３２】
スペシャルアドレスＳＡがローであるので、ＮＭＯＳトランジスタＮ２２は、ターンオフされる。制御信号ＰＷＲＵＰＢがハイ状態であるが、ＮＭＯＳトランジスタＮ２３のオン抵抗が非常に大きいために、ＮＭＯＳトランジスタＮ２３を通じた電流パスはほとんどない。したがって、第５ノードＮ５は、ハイ状態を保持する。制御信号ＰＷＲＵＰは、ロー状態であるので、ＰＭＯＳトランジスタＰ２４はターンオン状態であるが、第５ノードＮ５の電位によりＰＭＯＳトランジスタＰ２５がターンオフされるため、第６ノードＮ６は、続けてロー状態を保持する。第６ノードＮ６がロー状態であるので、ＰＭＯＳトランジスタＰ２７は、ターンオンされるのに対し、ＮＭＯＳトランジスタＮ２８は、ターンオフされるのでＶＣＣがＰＭＯＳトランジスタＰ２４、Ｐ２７を介して第７ノードＮ７に伝達される。したがって、第７ノードＮ７は、ハイ状態となり、ラッチ部３３の出力はロー状態となる。
【００３３】
図４で用いられたアンチヒューズ素子３２は、図１１乃至図１６のように構成することができるが、その構成を説明すれば以下の通りである。
【００３４】
図１１を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内にＰウェル１２０が形成される。Ｐウェル１２０内には、第１Ｎ＋領域１３０Ａ及び第２Ｎ＋領域１３０Ｂが形成され、第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂ間の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂは図４の第４ノードＮ４に連結される。
【００３５】
図１２を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内にＰウェル１２０が形成される。Ｐウェル１２０内には、Ｎ＋領域１３０が形成され、Ｎ＋領域１３０の一方の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され、Ｎ＋領域１３０は、図４の第４ノードＮ４に連結される。
【００３６】
図１３を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内には第１Ｐ＋領域１５０Ａ及び第２Ｐ＋領域１５０Ｂが形成され、第１及び第２Ｐ＋領域１５０Ａ、１５０Ｂ間の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され第１及び第２Ｐ＋領域１５０Ａ、１５０Ｂは、図４の第４ノードＮ４に連結される。
【００３７】
図１４を参照すれば、Ｐ型基板１００内にＮウェル１１０が形成され、Ｎウェル１１０内にＰ＋領域１５０が形成され、Ｐ＋領域１５０の一方の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され、Ｎ＋領域１３０は、図４の第４ノードＮ４に連結される。
【００３８】
図１５を参照すれば、Ｐ型基板１００内にＰウェル１２０が形成され、Ｐウェル１２０内には第１Ｎ＋領域１３０Ａ及び第２Ｎ＋領域１３０Ｂが形成され、第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂ間の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され、第１及び第２Ｎ＋領域１３０Ａ、１３０Ｂは、図４の第４ノードＮ４に連結される。
【００３９】
図１１乃至１５において、ゲート電極には、ＰＶＣＣ（７Ｖ）、ジャンクションには０Ｖを印加してゲート電極とジャンクションとの間のエッジ部分に絶縁破壊を発生させてゲート電極とジャンクションとの間をオン状態にする。
【００４０】
図１６を参照すれば、Ｐ型基板１００内にＰウェル１２０が形成され、Ｐウェル１２０内にＮ＋領域１３０が形成され、Ｎ＋領域１３０の一方の基板１００上部には絶縁膜及びゲート電極１４０が順に形成される。ゲート電極１４０は、図１の電圧生成器４０の正電圧生成端子ＰＶＣＣに連結され、Ｎ＋領域１３０は、図４の第４ノードＮ４に連結される。
【００４１】
図１１及び図１２は、トリプルウェルＮＭＯＳを利用して構成し、図１３及び図１４は、ツインウェルＰＭＯＳを利用して構成した。図１５及び図１６は、ＮＭＯＳを利用して構成した。図１５及び図１６のＰウェルは、フローティング状態におくか、ジャンクションに連結させ、ＮウェルにはＶＣＣを印加する。図１３及び図１４のＮウェルは、フローティング状態におくか、ジャンクションに連結させる。図１５及び図１６のＰウェルは、フローティング状態に保持させる。
【００４２】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４３】
【発明の効果】
上述したように、本発明は、ＭＯＳ構造のアンチヒューズ素子を電気的にプログラムする方式を利用してメモリ素子の欠陥セルを剰余セルに代替させることができ、特にバーインテスト（ｂｕｒｎ−ｉｎ  ｔｅｓｔ）以後発生する欠陥もリペアすることができてメモリ素子の生産性を向上させることができる。
【００４４】
【図面の簡単な説明】
【図１】本発明にかかるアンチヒューズを利用したメモリリペア回路を説明す
るためのブロック図である。
【図２】図１の電圧生成器の出力状態を説明するための図面である。
【図３】図１のアンチヒューズ回路の第１実施例を示す回路図である。
【図４】図１のアンチヒューズ回路の第２実施例を示す回路図である。
【図５】図３で用いられたアンチヒューズ素子の構成例を示す図面である。
【図６】図３で用いられたアンチヒューズ素子の構成例を示す図面である。
【図７】図３で用いられたアンチヒューズ素子の構成例を示す図面である。
【図８】図３で用いられたアンチヒューズ素子の構成例を示す図面である。
【図９】図３の動作説明のための動作タイミング図である。
【図１０】図４の動作説明のための動作タイミング図である。
【図１１】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【図１２】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【図１３】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【図１４】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【図１５】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【図１６】図４で用いられたアンチヒューズ素子の構成例を示す図面である。
【００４５】
【符号の説明】
１０    アンチヒューズ回路
２０    パワーアップリセット回路
３０    アドレスマルチプレクサ
３１    バイアス制御部
３２    アンチヒューズ素子
３３    ラッチ部
４０    電圧生成器
５０    冗長ブロック
６０    バイアス制御部
７０    アンチヒューズ素子
８０    ラッチ部
１００  Ｐ型基板
１１０  Ｎウェル
１２０  Ｐウェル
１３０  Ｎ＋領域
１４０  ゲート電極
１５０  Ｐ＋領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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