(57)【特許請求の範囲】
【請求項１】
半導体基板表面に、エンハンスメント型の第１のＦＥＴとデプレッション型の第２のＦＥＴを形成する半導体装置の製造方法において、
前記半導体基板表面に、第１のイオン注入を行い、前記第１のＦＥＴのチャネル領域となる不純物濃度の第１の不純物領域を形成する工程と、
該第１の不純物領域の少なくとも前記第１のＦＥＴのチャネル形成予定領域を除く前記第１の不純物領域に、該第１の不純物領域の不純物濃度を高くする第２のイオン注入を行い、前記第１のＦＥＴのソース領域、ドレイン領域及び前記第２のＦＥＴのチャネル領域となる不純物濃度の第２の不純物領域を形成する工程と、
前記第１のＦＥＴのチャネル領域上に、該チャネル領域上から延出し、前記第１のＦＥＴのソース領域及びドレイン領域に重畳するゲート電極と、第２のＦＥＴのチャネル領域上に、ゲート電極とを形成する工程と、
前記第２の不純物領域に直接、あるいはオーミック接合領域を介して接続するソース電極及びドレイン電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イオン注入によって、エンハンスメント型ＦＥＴとデプレッション型ＦＥＴの活性層を同時に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
イオン注入によって、エンハンスメント型ＦＥＴとデプレッション型ＦＥＴとを同時に形成する半導体装置の製造方法について、ＧａＡｓＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）を例にとり、説明する。まず、ＧａＡｓ半導体基板１上のエンハンスメント型ＦＥＴ形成予定領域を開口するように、ホトレジストをパターニングし、イオン注入を行い、このＦＥＴのチャネル領域となる第１の不純物領域２を形成する。次に、ホトレジストを一旦除去し、デプレッション型ＦＥＴ形成予定領域を開口するように別のホトレジストをパターニングする。ホトレジストをマスクとして使用して、イオン注入を行い、このＦＥＴのチャネル領域となる第２の不純物領域３を形成し、その後、ホトレジストを除去する（図５）。
【０００３】
次に、第１の不純物領域２及び第２の不純物領域３上に、高融点金属からなるゲート電極４を形成した後、ＦＥＴ形成予定領域以外の部分を被覆するように、ホトレジスト５をパターニングする。このホトレジスト５とゲート電極４をマスクとして使用し、露出する第１の不純物領域２及び第２の不純物領域３中に不純物を注入する（図６）。ホトレジストを除去した後、注入した不純物を活性化させ、高濃度のソース領域６、ドレイン領域７を形成する。
【０００４】
ソース領域６、ドレイン領域７にそれぞれオーミック接触するソース電極８、ドレイン電極９を形成することにより、エンハンスメント型ＦＥＴ１０及びデプレッション型ＦＥＴ１１を同時に形成することができる（図７）。
【０００５】
このように従来の製造方法では、ソース領域６及びドレイン領域７を形成する際、注入した不純物を活性化するため高温の熱処理を行なう。この熱処理は、ゲート電極４を形成した後に行っていた。そのため、ゲート電極４を高融点金属で形成する必要があった。
【０００６】
【発明が解決しようとする課題】
しかし、高融点金属の形成工程では、スパッタ装置やＲＩＥ装置のように、特別な製膜装置やエッチング装置を必要としたり、エッチング後の排ガス処理を必要としたり、製造コストが嵩んでしまうという問題点があった。本発明は、このような問題点を解消し、簡便にエンハンスメント型ＦＥＴ及びデプレッション型ＦＥＴを備えた半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため本願発明は、半導体基板表面に、エンハンスメント型の第１のＦＥＴとデプレッション型の第２のＦＥＴを形成する半導体装置の製造方法において、前記半導体基板表面に、第１のイオン注入を行い、前記第１のＦＥＴのチャネル領域となる不純物濃度の第１の不純物領域を形成する工程と、該第１の不純物領域の少なくとも前記第１のＦＥＴのチャネル形成予定領域を除く前記第１の不純物領域に、該第１の不純物領域の不純物濃度を高くする第２のイオン注入を行い、前記第１のＦＥＴのソース領域、ドレイン領域及び前記第２のＦＥＴのチャネル領域となる不純物濃度の第２の不純物領域を形成する工程と、前記第１のＦＥＴのチャネル領域上に、該チャネル領域上から延出し、前記第１のＦＥＴのソース領域及びドレイン領域に重畳するゲート電極と、第２のＦＥＴのチャネル領域上に、ゲート電極を形成する工程と、前記第２の不純物領域に直接、あるいはオーミック接合領域を介して接続するソース電極及びドレイン電極を形成する工程とを含むことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、ＧａＡｓＭＥＳＦＥＴを例にとり、説明する。まず、半絶縁性のＧａＡｓ半導体基板１全面に、シリコンを注入エネルギー４８ＫｅＶ、注入量２．０×１０12ａｔｏｍ／ｃｍ2程度でイオン注入を行い、低濃度ｎ型の第１の不純物領域２を形成する。この第１の不純物領域２は、エンハンスメント型ＦＥＴ（以下、第１のＦＥＴという）のチャネル領域となる不純物濃度とする（図１）。
【０００９】
次に第１のＦＥＴのチャネル形成予定領域をマスクするようにホトレジスト１２をパターニングし、露出する第１の不純物領域２上に、シリコンを注入エネルギー４８ＫｅＶ、注入量５．０×１０12ａｔｏｍ／ｃｍ2程度でイオン注入し、ｎ型の第２の不純物領域３を形成する。この第２の不純物領域は、第１のＦＥＴのソース領域、ドレイン領域、デプレッション型ＦＥＴ（以下、第２のＦＥＴという）のチャネル領域となる不純物濃度とする（図２）。ここで、第２の不純物領域３を形成する際のイオン注入の注入エネルギーは、第１の不純物領域２を形成する際のイオン注入の注入エネルギーと同一に設定している。また、注入するイオン種、イオン価、質量を同一に設定している。このように設定することで、第２の不純物領域３の濃度プロファイルは、１回のイオン注入により形成した場合と同様、ガウス分布とすることができる。
【００１０】
ホトレジスト１２を除去した後、第１のＦＥＴ及び第２のＦＥＴのオーミック接合領域を形成するため、ホトレジスト１３をパターニングし、露出する第２の不純物領域３上に、シリコンを注入エネルギー１５０ｅＶ、注入量２×１０13ａｔｏｍ／ｃｍ2程度でイオン注入する（図３）。ホトレジスト１３を除去し、活性化のための熱処理を行い、高濃度の第３の不純物領域１４を形成する。
【００１１】
素子分離のため、ボロンを注入エネルギー１７０ｅＶ、注入量１×１０12ａｔｏｍ／ｃｍ2程度でイオン注入し、高抵抗化する。その後、オーミック接合領域１５に接触するソース電極８及びドレイン電極９を形成する。チャネル領域上に、例えば、チタン／白金／金膜を蒸着、リフトオフすることによってゲート電極４を形成し、第１のＦＥＴのエンハンスメント型ＦＥＴ１０と第２のＦＥＴのデプレッション型ＦＥＴ１１を同時に形成することができる（図４）。なお必要があれば、ソース、ドレイン間電流を調整するため、チャネル領域表面をエッチングすることもある。
【００１２】
このように本発明によれば、活性層をイオン注入により形成した後、ゲート電極を形成するため、高融点金属のような特別な金属を用いる必要がなく、簡便にＦＥＴを形成することができる。
【００１３】
また本発明により形成したエンハンスメント型ＦＥＴは、第２の不純物領域がチャネル領域（第１の不純物領域）近傍に配置されるので、チャネル抵抗の低いＦＥＴを形成することができる。さらに、ゲート電極は、第１の不純物領域上から延出し、第２の不純物領域に重畳するように形成されるため、ゲート電極に重畳しないチャネル領域（第１の不純物領域）が残り、ソース、ドレイン間電流が減少するような不具合も生じることはない。
【００１４】
【発明の効果】
本発明によれば、ゲート電極に高融点金属を用いる必要がないので、製膜やエッチングのための特別な装置を必要とせず、通常の半導体装置の製造工程のみで、簡便にデプレッション型ＦＥＴとエンハンスメント型ＦＥＴを形成することができる。
【００１５】
第２の不純物領域を２回のイオン注入で形成する構成とすることによって、第１の不純物領域を形成する際、ホトリソグラフフィによる選択注入の必要がなく、製造工程を簡略化できる。
【００１６】
第１のＦＥＴのチャネル領域とオーミック接合領域の間は、第２の不純物領域で構成されるため、チャネル抵抗の低減化も可能である。さらにチャネル領域（第１の不純物領域）上から延出し、第２の不純物領域に重畳するようにゲート電極を形成することができるので、ソース、ドレイン間電流が減少するような不具合も生じない。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】従来のこの種の半導体装置の製造方法を説明する図である。
【図６】従来のこの種の半導体装置の製造方法を説明する図である。
【図７】従来のこの種の半導体装置の製造方法を説明する図である。
【符号の説明】
１  ＧａＡｓ半導体基板
２  第１の不純物領域
３  第２の不純物領域
４  ゲート電極
５、１２、１３  ホトレジスト
６  ソース領域
７  ドレイン領域
８  ソース電極
９  ドレイン領域
１０  エンハンスメント型ＦＥＴ
１１  デプレッション型ＦＥＴ
１４  第３の不純物領域
１５  オーミック接合領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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