(57)【特許請求の範囲】
【請求項１】
同一の絶縁表面上に、ｎチャネル型の画素ＴＦＴが設けられた画素部、及びｎチャネル型ＴＦＴが設けられた駆動回路部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に第１の半導体層と、前記駆動回路部の絶縁表面上に第２の半導体層とを形成し、
前記第１及び前記第２の半導体層上に絶縁膜を形成し、
前記絶縁膜上に、テーパー部を有する第１形状の第１のゲート電極を前記第１の半導体層と重なるように、且つ、テーパー部を有する第１形状の第２のゲート電極を前記第２の半導体層と重なるように形成し、
前記第１及び第２のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第１及び前記第２の半導体層にｎ型を付与する不純物元素を添加することによって、チャネル形成領域と、前記チャネル形成領域の端部から前記テーパー部の端部に向かって不純物濃度が増加する不純物領域を形成し、
前記第１形状の第１のゲート電極のうち、前記テーパー部のみを選択的に除去して前記チャネル形成領域と重なる第２形状のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
同一の絶縁表面上に、ｎチャネル型の画素ＴＦＴが設けられた画素部、及びｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが設けられた駆動回路部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に第１の半導体層と、前記駆動回路部の絶縁表面上に第２及び第３の半導体層とを形成し、
前記第１乃至前記第３の半導体層上に絶縁膜を形成し、
前記絶縁膜上に、テーパー部を有する第１形状の第１のゲート電極を前記第１の半導体層と重なるように、且つ、テーパー部を有する第１形状の第２のゲート電極を前記第２の半導体層と重なるように、且つ、テーパー部を有する第１形状の第３のゲート電極を前記第３の半導体層と重なるように形成し、
前記第１乃至第３のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第１乃至前記第３の半導体層にｎ型を付与する不純物元素を添加することによって、第１乃至第３のチャネル形成領域と、前記第１乃至第３のチャネル形成領域の端部から前記第１乃至第３のゲート電極の前記テーパー部の端部に向かってｎ型を付与する不純物濃度が増加する不純物領域を形成し、
前記第３のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第３の半導体層にｐ型を付与する不純物元素を添加することによって、前記第３のチャネル形成領域と、前記第３のチャネル形成領域の端部から前記第３のゲート電極の前記テーパー部の端部に向かってｐ型を付与する不純物濃度が増加する不純物領域を形成し、
前記第１形状の第１のゲート電極のうち、前記テーパー部のみを選択的に除去して前記チャネル形成領域と重なる第２形状のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記第１形状の第１及び第２のゲート電極は、第１の導電層を下層とし、第２の導電層を上層とする積層構造を有し、
前記テーパー部は、前記第１の導電層に設けられていることを特徴とする半導体装置の作製方法。
【請求項４】
画素部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に、第１形状のゲート電極を前記半導体層と重なるように形成し、
前記第１形状のゲート電極をマスクとして、前記半導体層にｎ型を付与する不純物元素を添加し、
前記第１形状のゲート電極をエッチングして、テーパー部を有する第２形状のゲート電極に形成し、
前記テーパー部及び前記絶縁膜を通過させて前記半導体層にｎ型を付与する不純物元素を添加することによって、チャネル形成領域と、前記チャネル形成領域の端部から前記テーパー部の端部に向かって不純物濃度が増加する不純物領域を形成し、
前記第２形状のゲート電極のうち、前記テーパー部のみを選択的に除去して前記チャネル形成領域と重なる第３形状のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項４において、
前記第１形状のゲート電極は、第１の導電層を下層とし、第２の導電層を上層とする積層構造を有し、
前記テーパー部は、前記第１の導電層に設けられていることを特徴とする半導体装置の作製方法。
【請求項６】
同一の絶縁表面上に、ｎチャネル型の画素ＴＦＴが設けられた画素部、及びｎチャネル型ＴＦＴが設けられた駆動回路部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に第１の半導体層と、前記駆動回路部の絶縁表面上に第２の半導体層とを形成し、
前記第１及び前記第２の半導体層上に絶縁膜を形成し、
前記絶縁膜上に、第１形状の第１のゲート電極を前記第１の半導体層と重なるように、且つ、第１形状の第２のゲート電極を前記第２の半導体層と重なるように形成し、
前記第１形状の第１及び第２のゲート電極をマスクとして、前記第１及び第２の半導体層にｎ型を付与する不純物元素を添加し、
前記第１形状の第１及び第２のゲート電極をエッチングして、テーパー部を有する第２形状の第１及び第２のゲート電極に形成し、
前記第１及び第２のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第１及び前記第２の半導体層にｎ型を付与する不純物元素を添加することによって、チャネル形成領域と、前記チャネル形成領域の端部から前記テーパー部の端部に向かって不純物濃度が増加する不純物領域を形成し、
前記第２形状の第１のゲート電極のうち、前記テーパー部のみを選択的に除去して前記チャネル形成領域と重なる第３形状のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項７】
同一の絶縁表面上に、ｎチャネル型の画素ＴＦＴが設けられた画素部、及びｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが設けられた駆動回路部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に第１の半導体層と、前記駆動回路部の絶縁表面上に第２及び第３の半導体層とを形成し、
前記第１乃至前記第３の半導体層上に絶縁膜を形成し、
前記絶縁膜上に、第１形状の第１のゲート電極を前記第１の半導体層と重なるように、且つ、第１形状の第２のゲート電極を前記第２の半導体層と重なるように、且つ、第１形状の第３のゲート電極を前記第３の半導体層と重なるように形成し、
前記第１形状の第１乃至第３のゲート電極をマスクとして、前記第１乃至第３の半導体層にｎ型を付与する不純物元素を添加し、
前記第１形状の第１乃至第３のゲート電極をエッチングして、テーパー部を有する第２形状の第１乃至第３のゲート電極に形成し、
前記第１乃至第３のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第１乃至前記第３の半導体層にｎ型を付与する不純物元素を添加することによって、第１乃至第３のチャネル形成領域と、前記第１乃至第３のチャネル形成領域の端部から前記第１乃至第３のゲート電極の前記テーパー部の端部に向かってｎ型を付与する不純物濃度が増加する不純物領域を形成し、
前記第３のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第３の半導体層にｐ型を付与する不純物元素を添加することによって、前記第３のチャネル形成領域と、前記第３のチャネル形成領域の端部から前記第３のゲート電極の前記テーパー部の端部に向かってｐ型を付与する不純物濃度が増加する不純物領域を形成し、
前記第２形状の第１のゲート電極のうち、前記テーパー部のみを選択的に除去して前記チャネル形成領域と重なる第３形状のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項８】
請求項６または請求項７において、
前記第１形状の第１及び第２のゲート電極は、第１の導電層を下層とし、第２の導電層を上層とする積層構造を有し、
前記テーパー部は、前記第１の導電層に設けられていることを特徴とする半導体装置の作製方法。
【請求項９】
同一の絶縁表面上に、ｎチャネル型の画素ＴＦＴが設けられた画素部、及びｎチャネル型ＴＦＴが設けられた駆動回路部を備えた半導体装置の作製方法であって、
前記画素部の絶縁表面上に第１の半導体層と、前記駆動回路部の絶縁表面上に第２の半導体層とを形成し、
前記第１及び前記第２の半導体層上に絶縁膜を形成し、
前記絶縁膜上に、第１の導電層を下層とし、第２の導電層を上層とする積層構造を有し、前記第１の導電層にテーパー部を有する第１形状の第１のゲート電極を前記第１の半導体層と重なるように、且つ、第３の導電層を下層とし、第４の導電層を上層とする積層構造を有し、前記第３の導電層にテーパー部を有する第１形状の第２のゲート電極を前記第２の半導体層と重なるように形成し、
前記第１及び第２のゲート電極の前記テーパー部及び前記絶縁膜を通過させて前記第１及び前記第２の半導体層にｎ型を付与する不純物元素を添加することによって、前記テーパー部の端部からチャネル形成領域に向かって不純物濃度が減少する不純物領域を形成し、
前記第１形状の第１のゲート電極のうち、前記テーパー部を除去し、且つ前記第１の導電層及び前記第２の導電層をスリミングし、前記チャネル形成領域と重なる第２形状の第１のゲート電極を形成することで、前記チャネル形成領域と前記不純物領域との間にオフセット領域を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶モジュールやＥＬモジュールを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型の液晶モジュール、ＥＬモジュール、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。
【０００４】
例えば、液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
また、アクティブマトリクス型の液晶モジュールの画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００８】
しかし、従来の画素ＴＦＴにおいて、通常のＬＤＤ領域を形成した場合、オフ電流値を低減することはできたが、同時にオン電流値も低下していた。通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。
【０００９】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【００１０】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。
【００１１】
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【００１２】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性を向上させ、かつ、低消費電力化を図ることを目的としている。
【００１３】
特に、本発明は、オフ電流値が低い画素ＴＦＴ（ｎチャネル型ＴＦＴ）の構造を得ることを目的としている。加えて、オフ電流値に対するオン電流値の比が高い画素ＴＦＴの構造を得ることも本発明の目的としている。
【００１４】
【課題を解決するための手段】
図１（Ａ）に示すように本発明は、不純物領域１０２において、チャネル形成領域からの距離（チャネル長方向における距離）が増大するとともに、一導電型を付与する不純物元素の濃度が増大するような濃度勾配を有する領域１０２ａを持たせることを特徴とする。
【００１５】
即ち、チャネル長方向においてゲート電極１０５の端部（チャネル長方向に切断した断面におけるゲート電極の端部）から半導体層の周縁部に向かって離れるにつれて不純物元素（リン）の濃度が徐々に増大する不純物領域を備えたことを特徴としている。従って、この不純物領域は、チャネル形成領域側で電気抵抗が大きく、半導体層の周縁部側で電気抵抗が小さくなっている。
【００１６】
また、本発明においては、連続的に増大する不純物領域であるため、明確な境界はなく、本明細書中では、不純物領域１０２のうち、不純物濃度が１×１０20/cm3以上の領域をドレイン領域１０２ｂと呼ぶ。
【００１７】
また、上述では、ドレイン側について説明したが、画素ＴＦＴに用いる場合、ソース側においても同様とすることが好ましい。ソース側の不純物領域において、チャネル形成領域からの距離が増大するとともに、一導電型を付与する不純物元素の濃度が増大するような濃度勾配を有する領域１０３ａを形成する。また、本明細書中では、ソース側の不純物領域のうち、不純物濃度が１×１０20/cm3以上の領域をソース領域１０３ｂと呼ぶ。
【００１８】
本発明は、このような濃度勾配を有する領域１０２ａ、１０３ａを意図的に形成することによって、オフ電流値が非常に低く、オフ電流値に対するオン電流値の比が高いＴＦＴを実現することを特徴としている。ただし、ゲート電極１０５はゲート絶縁膜１０４を介してチャネル形成領域１０１と重なるが、不純物領域１０２とは重ならない構造とする。なお、図１（Ａ）において、１００は絶縁表面を有する基板、１０６は層間絶縁膜、１０７はソース電極、１０８はドレイン電極である。
【００１９】
また、従来のＴＦＴ構造は、図２９に示すように、明確な濃度差による境界が存在しており、チャネル形成領域１と、低濃度不純物領域２と、高濃度不純物領域３とで階段状に濃度が異なっていた。即ち、不連続な濃度分布を示していた。加えて、各領域における濃度は、ほぼ一定であった。従って、従来では、高濃度不純物領域３と低濃度不純物領域２との境界における濃度差や、低濃度不純物領域２とチャネル形成領域１との境界における濃度差が比較的大きいため、強い電界集中がそれぞれの境界付近に生じていた。
【００２０】
オフ電流はバンド間のトンネリングなど量子力学的な効果で流れるため、主として電界に影響されると考えられる。従って、境界で生じていた電界集中がＴＦＴのオフ電流値を増大させる原因となっていた。特に、従来のＴＦＴ構造においてチャネル形成領域と低濃度不純物領域との境界における大きな濃度差により強い電界が集中して問題となっていた。
【００２１】
一方、本発明は、連続的に濃度が増大する不純物領域をチャネル形成領域とドレイン領域との間に設けることにより明確な境界をなくして、境界部近傍に発生する電界集中を緩和させることによってオフ電流値の低いＴＦＴ構造を得ることができる。
【００２２】
本発明においては、図１（Ａ）に示すように、半導体層における不純物元素の濃度差による境界が完全になくなるような濃度勾配を不純物領域１０２（１×１０15／ｃｍ3〜１×１０21／ｃｍ3の範囲）で形成することが最も望ましいが、チャネル形成領域１０１と該チャネル形成領域近傍の不純物領域１０２ａの濃度差を小さくすることでも本発明の効果は得られる。また、高濃度不純物領域１０２ｂと該高濃度不純物領域近傍の低濃度不純物領域１０２ａとの境界における濃度差を小さくすることでも本発明の効果は得られる。
【００２３】
また、図１（Ｂ）は、ＴＦＴ構造を図１（Ａ）とし、チャネル長Ｌ＝６μｍ、チャネル幅Ｗ＝４μｍ、ゲート絶縁膜１０４の膜厚＝１１５ｎｍ、ポリシリコン層の膜厚＝４５ｎｍ、不純物濃度（Ｐ濃度）１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域１０２ａ（幅１．５μｍ）、不純物濃度（Ｐ濃度）１×１０19／ｃｍ3の不純物領域１０２ｂ、チャネル形成領域１０１のキャリア濃度（Ｂ濃度）＝２×１０16／ｃｍ3とした場合のシミュレーション結果である。このシミュレーション結果は、縦軸を半導体層表面の電界強度Ｅ（Ｖ／ｃｍ）、横軸をチャネル形成領域からの距離（μｍ）としており、図１（Ｂ）中の実線で示したものが本発明の不純物領域への電界集中の様子を示している。
【００２４】
また、従来例として、ＴＦＴの半導体層における濃度分布を図２９に示した分布とした低濃度不純物領域２への電界集中の様子を図１（Ｂ）中の点線で示した。
【００２５】
図１（Ｂ）に示したように、本発明は少なくとも不純物濃度（Ｐ濃度）１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する不純物領域を備えたことによって、従来よりも半導体層表面の電界強度を緩やかにすることができた。従って、本発明により、半導体層全域にわたって強い電界集中が発生せず、オフ電流値の低いＴＦＴを得ることができる。
【００２６】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜（ゲート絶縁膜）と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域に接して形成された不純物領域（ＬＤＤ領域、ソース領域またはドレイン領域を含む）とを有し、
前記不純物領域は、前記チャネル形成領域からの距離が増大するとともに一導電型を付与する不純物元素の濃度が増加する濃度分布を備えたことを特徴とする半導体装置である。
【００２７】
また、上記構成において、半導体に一導電型を付与する不純物元素は、リン（Ｐ）または砒素（Ａｓ）であり、ｎチャネル型ＴＦＴが得られる。このｎチャネル型ＴＦＴは、オフ電流が小さいので画素部のＴＦＴに適している。
【００２８】
また、画素部のＴＦＴにおいて、チャネル形成領域と低濃度不純物領域との間にオフセット領域を形成しても同程度の信頼性を得ることができた。図１８にその一例を示す。
【００２９】
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域に接して形成されたオフセット領域と、該オフセット領域に接して形成された不純物領域とを有し、
前記不純物領域は、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加する濃度分布を備えたことを特徴とする半導体装置である。
【００３０】
また、上記構成において、前記ゲート電極の端部は、前記チャネル形成領域と前記オフセット領域との界面と概略一致することを特徴としている。
【００３１】
また、同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、画素部は、絶縁膜（ゲート絶縁膜）を間に挟んでゲート電極と重ならない不純物領域とすることが好ましい。この場合、画素ＴＦＴのゲート電極の端部は、チャネル形成領域と不純物領域との界面（境界）と概略一致させる。
【００３２】
また、上記構成において、前記駆動回路のｎチャネル型ＴＦＴのゲート電極はテーパ−部を有し、該テーパー部は不純物領域の一部と絶縁膜（ゲート絶縁膜）を間に挟んで重なっていることを特徴としている。なお、前記テーパー部を通過させてドーピングを行うため、駆動回路において、テーパー部の幅と、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加する濃度分布を有する領域の幅は概略一致する。また、図３２に示したように、設計しようとする配線幅を長くすれば、形成されるテーパー部も長くなるため、駆動回路のゲート電極の幅は、画素部のゲート電極の幅よりも長くなるよう設計することが好ましい。
【００３３】
また、上記構成において、前記画素ＴＦＴのチャネル形成領域と前記不純物領域との間にオフセット領域を備えてもよい。
【００３４】
また、上記各構成において、ゲート電極は、第１の導電層を下層とし、第２の導電層を上層とする積層構造を有している。本発明では、この積層構造のゲート電極を利用して濃度勾配を有する不純物領域を形成している。従って、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加する不純物領域は、前記チャネル形成領域を挟んで両側に形成される。
【００３５】
また、上記各構成において、前記不純物領域はソース領域またはドレイン領域を含むことを特徴としている。
【００３６】
また、図１において、不純物領域は、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加しており、その濃度分布を正規分布で示したが、特に限定されず、その濃度分布は指数分布であってもよいし、傾きを有する直線であってもよいし、それらを組み合わせたものであってもよい。ただし、上記濃度勾配を有する領域１０２ａ、１０３ａのチャネル長における幅は、少なくとも０．５μｍ〜１．７μｍ、好ましくは１μｍ以上とし、その領域内で緩やかな濃度勾配を有していることが重要である。
【００３７】
即ち、上記各構成において、前記不純物領域は、不純物濃度が増加する濃度分布を有する領域と不純物濃度がほぼ一定である領域とを有し、前記不純物濃度が増加する濃度分布を有する領域は、チャネル長方向における長さが１μｍ以上であることを特徴としている。
【００３８】
また、従来の方法において、ドーピングの条件によっては不純物元素がゲート電極の下方への廻り込んで、ゲート電極と重なり、且つ濃度勾配を有する不純物領域が０．１μｍ程度生じる場合もあったが、本発明と同等の効果を得ることは困難である。
【００３９】
従来では、パターニングしたレジストマスクを用いて不純物元素のドーピングを行ったり、配線をマスクとして自己整合的に不純物元素のドーピングを行っていたため、図２９に示したような階段状の濃度分布が形成されており、上記本発明の構成、即ち濃度勾配を有する不純物領域を０．５μｍ以上得ることはできなかった。
【００４０】
本発明では、積層構造のゲート電極だけでなく、半導体層を覆う絶縁膜（ゲート絶縁膜）の一部をテーパー形状とし、前記絶縁膜を利用して濃度勾配を有する不純物領域を形成することも可能である。その場合、前記不純物領域は、前記チャネル形成領域からの距離が最大の領域と最小の領域とで前記絶縁膜の膜厚が異なることを特徴としている。また、テーパー部を有するゲート電極と、テーパー部を有する絶縁膜とを両方用いて濃度勾配を有する不純物領域を形成することも可能である。
【００４１】
また、本発明は上記構造を得るための作製方法も特徴としている。
【００４２】
上記構造を実現する作製方法に関する発明の構成は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜（ゲート絶縁膜）上にテーパ−部を有する導電層を形成する工程と、
前記テーパ−部及び前記絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記テーパ−部の端部に向かって不純物濃度が増加する不純物領域を形成する工程と、
前記導電層のうち、テーパ−部のみを選択的に除去してゲート電極を形成する工程と、
を有する半導体装置の作製方法である。
【００４３】
上記作製方法の構成においては、導電層からなるテーパ−部を通過させてドーピングを行い、濃度勾配を有する不純物領域を形成することを特徴としている。
【００４４】
一方、従来の作製方法ではフォトマスクを用いて形成したレジストマスクを用いて不純物元素のドーピングを行い、ＬＤＤ領域、ソース領域、及びドレイン領域を形成していた。
【００４５】
また、上記構成において、前記テーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記テーパ−部の端部に向かって不純物濃度が増加する不純物領域は、少なくとも不純物濃度（Ｐ濃度）１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有することを特徴とする。
【００４６】
また、駆動回路と画素部とを同一基板上に形成することも可能である。その場合、少なくとも画素部のＴＦＴのゲート電極は、テーパ−部のみを選択的に除去し、駆動回路のＴＦＴ（オン電流を重視するＴＦＴ）のゲート電極はテーパ−部をそのままに残すことが好ましい。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、テーパー部の幅が長くなるように、選択比の高いＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００４７】
また、積層構造のゲート電極だけでなく、半導体層を覆う絶縁膜（ゲート絶縁膜）の一部をテーパー形状とし、前記絶縁膜を利用して濃度勾配を有する不純物領域を形成することも可能であり、上記構造を実現する作製方法に関する他の発明の構成は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜をエッチングして前記半導体層上にテーパ−部を有する絶縁層を形成する工程と、
前記テーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記テーパ−部の端部に向かって不純物濃度が増加する不純物領域を形成する工程と、
を有する半導体装置の作製方法である。
【００４８】
また、上記作製方法の構成においては、絶縁層からなるテーパ−部を通過させてドーピングを行い、濃度勾配を有する不純物領域を形成することを特徴としている。
【００４９】
【発明の実施の形態】
本発明の実施形態について、以下に図２、図３に説明する。
【００５０】
ここでは、ゲート電極のテーパー部を利用して、前記チャネル形成領域側から前記不純物領域側に向かって不純物濃度（Ｐ濃度）が連続的に増加する不純物領域を形成する例を示す。
【００５１】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００５２】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。ここでは下地膜１１として２層構造（１１ａ、１１ｂ）を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００５３】
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層１２の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００５４】
次いで、半導体層１２を覆う絶縁膜１３を形成する。
【００５５】
絶縁膜１３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１３はゲート絶縁膜となる。
【００５６】
次いで、絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と、膜厚１００〜４００ｎｍの第２の導電膜１５とを積層形成する。（図２（Ａ））ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜１４と、Ｗ膜からなる第２の導電膜１５を積層形成した。なお、ここでは、第１の導電膜１４をＴａＮ、第２の導電膜１５をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００５７】
次いで、第２のフォトマスクを用いてレジストマスク１６ａを形成し、ＩＣＰエッチング装置を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜１５をエッチングして、図２（Ｂ）に示すように、端部においてテーパー形状を有する部分（テーパー部）を有する第２の導電層１７ａを得る。
【００５８】
ここで、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。第２の導電層１７ａのテーパー角は、エッチング条件を適宜、選択することによって、５〜４５°の範囲とすることができる。
【００５９】
次いで、レジストマスク１６ａをそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって、第１の導電膜１４をエッチングして図２（Ｃ）に示すような第１の導電層１８ａを形成する。第１の導電層１８ａは、第１の幅（Ｗ１）を有している。なお、この第２のエッチング工程の際、レジストマスク、第２の導電層、及び絶縁膜もわずかにエッチングされて、それぞれレジストマスク１６ｂ、第２の導電層１７ｂ、絶縁膜１９が形成される。
【００６０】
なお、ここでは、絶縁膜１３の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図３（Ｂ）に示すような電極構造（第２の導電層１７ｂと第１の導電層１８ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行ってもよい。
【００６１】
次いで、レジストマスク１６ｂをそのままの状態にしたまま、第１のドーピング工程を行う。この第１のドーピング工程によって絶縁膜１９を介してスルードープを行い、高濃度不純物領域２０、２１を形成する。（図２（Ｄ））
【００６２】
次いで、レジストマスク１６ｂを用いて、ＩＣＰエッチング装置を用いて第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電層１７ｂをエッチングして図３（Ａ）に示すような第２の導電層１７ｃを形成する。第２の導電層１７ｃは、第２の幅（Ｗ２）を有する。なお、この第３のエッチングの際、第１の導電層もわずかにエッチングされて、第１の幅より狭まった第１の導電層１８ｂが形成される。なお、図３２に示すように配線幅（ここでは第１の導電層の幅Ｗ１）によって第１の導電層のテーパー部の長さが変化する。従って、同一基板上に配線幅の異なる配線を複数設ける場合、形成される第１の導電層１８ｂの幅もそれぞれ異なって形成される。
【００６３】
次いで、レジストマスク１６ｂを除去した後、第２のドーピング工程を行う。この第２のドーピング工程によって第１の導電層１８ｂのテーパー部及び絶縁膜１９を介してスルードープを行い、低濃度不純物領域２４、２５を形成する。（図３（Ｂ））このドーピング工程において、テーパ−部を通過させることによって、チャネル形成領域側から前記高濃度不純物領域側に向かって不純物濃度（Ｐ濃度）が連続的に増加する低濃度不純物領域２４、２５を形成する。なお、この第２のドーピングの際、高濃度不純物領域にもドーピングされ、高濃度不純物領域２２、２３が形成される。なお、ここでは、高濃度不純物領域と低濃度不純物領域とを別々なものとして図示しているが、実際は、明確な境界はなく、図１（Ａ）に示したように濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と低濃度不純物領域との明確な境界はない。なお、図３２に示すように設計する配線幅によって第１の導電層のテーパー部の長さが変化する。従って、同一基板上に配線幅の異なる配線を複数設ける場合、ドーピングされる領域（濃度勾配を有する領域）の幅もそれぞれ異なる。
【００６４】
なお、ここでは、第１のエッチング工程と第２のエッチング工程を行って第１のドーピング工程を行い、その後で第３のエッチング工程を行って第２のドーピング工程を行う例を示したが、図３（Ｂ）に示すような電極構造（第２の導電層と第１の導電層の積層）と濃度勾配を有する領域が形成できるのであれば、特に工程順序等は限定されず、例えば、第１のエッチング工程と第２のエッチング工程と第３のエッチング工程を行って図３（Ｂ）に示すような電極構造を得た後、第１のドーピング工程と第２のドーピング工程とを順次行ってもよい。
【００６５】
次いで、ＩＣＰエッチング装置を用いて第４のエッチング工程を行う。この第４のエッチング工程によって、第１の導電層１８ｂのテーパー部のみを除去する。ここで、第１の幅（Ｗ１）を有していた第１の導電層１８ｂが、第２の幅（Ｗ２）を有する第１の導電層１８ｃとなった。本発明では、この第１の導電層１８ｃとその上に積層された第２の導電層１７ｃがゲート電極となる。
【００６６】
この後、半導体層に添加された不純物元素の活性化を行う。この活性化によって、不純物領域に含まれた不純物元素が拡散するため、より滑らかなカーブを描く濃度勾配が形成されて各領域間の境界がなくなる。次いで、層間絶縁膜２７を形成した後、第３のマスクを用いてコンタクトホールを形成し、第４のマスクを用いて電極２８、２９を形成する。
【００６７】
こうして、フォトマスク４枚で、図３（Ｄ）に示す構造のＴＦＴを形成することができる。
【００６８】
また、本発明により形成されたＴＦＴの特徴は、チャネル形成領域２６とドレイン領域２３との間に設けられる低濃度不純物領域２５において、チャネル形成領域からの距離が増大するとともに不純物濃度が連続的に増加するような濃度勾配を有し、ゲート電極と重ならない点である。
【００６９】
また、濃度勾配を有する不純物領域の効果を調べるためにシミュレーションを行った。ここでは、図４に示すようにソース領域／ドレイン領域である高濃度不純物領域と、低濃度不純物領域と、チャネル形成領域とを想定し、低濃度不純物領域のみに濃度勾配を持たせた場合についてシミュレーションを行った。シミュレーションに用いた各数値は、Ｌ＝６μｍ、Ｗ＝４μｍ、低濃度不純物領域（Ｌoff）の幅＝１．５μｍ、ゲート絶縁膜の膜厚＝１１５ｎｍ、ポリシリコン層の膜厚＝４５ｎｍ、チャネル形成領域のキャリア密度（Ｂ濃度）＝２×１０16／ｃｍ3、ソース領域／ドレイン領域のキャリア密度（Ｐ濃度）＝１×１０19／ｃｍ3とした。また、低濃度不純物領域が一定である場合（比較例）と、低濃度不純物領域が濃度勾配を有している場合とで比較を行った。ここでは低濃度不純物領域の濃度分布モデルとして、図４に示すような正規分布（ガウシアン分布）の勾配を用いてシミュレーションを行い、ＴＦＴの電圧／電流特性（図５）を導出した。また、比較例として、キャリア濃度（Ｐ濃度）を低濃度不純物領域において一定の濃度（３×１０17／ｃｍ3、５×１０17／ｃｍ3）とし、同様にＴＦＴの電圧／電流特性を導出した。
【００７０】
図５は、Ｖｄｓ（ソース領域とドレイン領域の電圧差）＝１４Ｖとした時の電圧／電流特性である。図５に示されているように、濃度勾配を有している低濃度不純物領域を備えたＴＦＴのオフ電流値は、比較例と比べて顕著に低減されている。これは、本発明により各領域の境界に生じる電界集中が緩和されたことが主な原因であると考えられる。一方、オン電流値は、移動度やシート抵抗によって決まる。また、濃度勾配を有している低濃度不純物領域を備えたＴＦＴのオン電流値は、比較例と同程度であることが示されている。即ち、低濃度不純物領域においてシート抵抗を測定した場合、比較例と本発明が同一（オン電流値も同一）であっても、本発明はオフ電流値のみを低減することができる。従って、オフ電流値に対するオン電流値の比が高くなる。従来ではオフ電流を低減する構造とした場合、オン電流も低減していたため、オフ電流値に対するオン電流値の比にほとんど変化がないか、下がっていた。
【００７１】
なお、ここでは正規分布（ガウシアン分布）の勾配を用いたが、濃度勾配を有していれば特に限定されず、その濃度分布は指数分布であってもよいし、傾きを有する直線を描いてもよい。シミュレーションによる結果はいずれもほぼ同一であり、不純物領域において連続的な濃度勾配を有していればオフ電流が低減した。
【００７２】
また、本発明は不純物領域に図１に示すような濃度勾配を有していればよく、図１に示したトップゲート型ＴＦＴ構造に限定されないことは言うまでもない。
【００７３】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７４】
【実施例】
［実施例１］
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について図６〜図８を用いて説明する。
【００７５】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板２００を用いる。なお、基板２００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００７６】
次いで、基板２００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜２０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜２０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜２０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００７７】
次いで、下地膜上に半導体層２０２〜２０６を形成する。半導体層２０２〜２０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層２０２〜２０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層２０２〜２０６を形成した。
【００７８】
また、半導体層２０２〜２０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを適宜行ってもよい。
【００７９】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型であるエキシマレーザーやＹＡＧレーザーやＹＶＯ4レーザー、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、パルス発振型のエキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、パルス発振型のＹＡＧレーザーやＹＶＯ4レーザーを用いる場合にはその第２高調波または第３高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００８０】
また、ＹＶＯ4レーザで代表される連続発振型のレーザーを用いる場合、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波（第２高調波〜第４高調波）に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【００８１】
次いで、半導体層２０２〜２０６を覆うゲート絶縁膜２０７を形成する。ゲート絶縁膜２０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８２】
次いで、図６（Ａ）に示すように、ゲート絶縁膜２０７上に膜厚２０〜１００ｎｍの第１の導電膜２０８と、膜厚１００〜４００ｎｍの第２の導電膜２０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜２０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜２０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００８３】
なお、本実施例では、第１の導電膜２０８をＴａＮ、第２の導電膜２０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００８４】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２１０〜２１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。なお、ここでの第１のエッチング条件でのエッチングは、実施の形態に記載した第１のエッチング工程（図２（Ｂ））に相当する。
【００８５】
この後、レジストからなるマスク２１０〜２１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ここでの第２エッチング条件でのエッチングは、実施の形態に記載した第２のエッチング工程（図２（Ｃ））に相当する。
【００８６】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【００８７】
また、テーパ−部の角度（テーパ−角度）は、表１を参考にして実施者が適宜、決定すればよい。
【００８８】
【表１】
0005046452.tif 000002
【００８９】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２１６〜２２１（第１の導電層２１６ａ〜２２１ａと第２の導電層２１６ｂ〜２２１ｂ）を形成する。ここでのチャネル長方向の第１の導電層の幅は、上記実施の形態に示したＷ１に相当する。図示しないが、ゲート絶縁膜となる絶縁膜２０７のうち、第１の形状の導電層２１６〜２２１で覆われない領域は１０〜２０nm程度エッチングされ薄くなった領域が形成される。
【００９０】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図６（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層２１６〜２２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域２２２〜２３３が形成される。高濃度不純物領域２２２〜２３３には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。なお、ここでの第１のドーピング処理は、実施の形態に記載した第１のドーピング工程（図２（Ｄ））に相当する。
【００９１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜２０７であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜２０７との選択比が高いので膜減りを抑えることができる。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００９２】
この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層２３４ｂ〜２３９ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層２３４ａ〜２３９ａを形成する。図示しないが、実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。なお、ここでの第２のエッチング処理は、実施の形態に記載した第３のエッチング工程（図３（Ａ））に相当する。また、ここでのチャネル長方向の第２の導電層の幅が実施の形態に示したＷ２に相当する。
【００９３】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、この場合、絶縁膜２０７のうち、第１の形状の導電層２３４〜２３９で覆われない領域は５０nm程度エッチングされ薄くなった領域が形成される。
【００９４】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図６（Ｃ）の状態を得る。また、図６（Ｃ）では、第１の導電層のテーパー部の長さは同一として図示しているが、図３２に示すように配線幅によって第１の導電層のテーパー部の長さが変化している。従って、同一基板上に配線幅の異なる配線が複数設けられている場合、ドーピングされる領域の幅もそれぞれ異なる。ドーピングは第２の導電層２３４ｂ〜２３９ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域２４１〜２５４を自己整合的に形成する。この低濃度不純物領域２４１〜２５４へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層のテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。即ち、この第２のドーピング処理により実施の形態に記載した図１（Ａ）の濃度分布が形成される。また、高濃度不純物領域２２２〜２３３にも不純物元素が添加され、高濃度不純物領域２５５〜２６６を形成する。なお、ここでの第２のドーピング処理は、実施の形態に記載した第２のドーピング工程（図３（Ｂ））に相当する。
【００９５】
また、図２３に、第２のドーピング処理（加速電圧９０ｋＶ、ドーズ量１．５×１０14/cm2）を行った際のリンの深さ方向における濃度分布（ＳＩＭＳ分析）を示す。図２３により、深さ方向においては、第２のドーピング処理で半導体層（Ｓｉ）に添加される不純物濃度は、表面から基板側に向かって低減している。図２３中、×印は、シリコン基板上に１１０ｎｍの膜厚で酸化窒化シリコン膜を形成して第２のドーピングを行った試料Ａの濃度分布（深さ方向）を示している。この試料Ａの濃度分布は、図６（Ｃ）において第１の導電層で覆われていない箇所の濃度分布に相当する。
【００９６】
また、図２３中、□印は、さらにゲート絶縁膜（酸化窒化シリコン膜）上に１５ｎｍのＴａＮを形成して第２のドーピングを行った試料Ｂの濃度分布（深さ方向）を示している。この試料Ｂの濃度分布は、図６（Ｃ）において第１の導電層のテーパ−部の厚さが１５ｎｍである箇所の濃度分布に相当する。ただし、横軸の深さの値にＴａＮの膜厚は含んでいない。
【００９７】
また、図２３中、○印は、酸化窒化シリコン膜上に３０ｎｍのＴａＮを形成して第２のドーピングを行った試料Ｃの濃度分布（深さ方向）を示している。この試料Ｃの濃度分布は、図６（Ｃ）において第１の導電層のテーパ−部の厚さが３０ｎｍである箇所の濃度分布に相当する。ただし、横軸の深さの値にＴａＮの膜厚は含んでいない。
【００９８】
また、図２３によりテーパ−部の下方に位置する半導体層の表面付近（ゲート絶縁膜との界面近傍）には、テーパー部の膜厚が３０ｎｍから０ｎｍとなるにつれ、即ちチャネル形成領域からチャネル長方向に離れるにつれてリン濃度が１×１０18〜７×１０18/cm3の範囲で連続的に増加していると読み取れる。
【００９９】
また、図２３によりテーパ−部の下方に位置する半導体層のうち、半導体層表面から４０ｎｍの位置では、テーパー部の膜厚が３０ｎｍから０ｎｍとなるにつれ、即ちチャネル形成領域からチャネル長方向に離れるにつれてリン濃度が１．５×１０17〜３．５×１０18/cm3の範囲で連続的に増加していると読み取れる。ただし、これらのＳＩＭＳ分析によるリン濃度は、ドーピング直後のものであり、後の熱処理等でリンが拡散するため、ＴＦＴ作製完了時のリン濃度とは若干異なる。
【０１００】
なお、本実施例ではテーパ−部の幅（チャネル長方向の幅）は少なくとも０．５μｍ以上であることが好ましく、１．５μｍ〜２μｍが限界である。従って、膜厚にも左右されるが濃度勾配を有する低濃度不純物領域のチャネル長方向の幅も１．５μｍ〜２μｍが限界となる。また、ここでは、高濃度不純物領域と低濃度不純物領域とを別々なものとして図示しているが、実際は、明確な境界はなく、図１（Ａ）に示したように濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と低濃度不純物領域との明確な境界はない。
【０１０１】
次いで、後にｎチャネル型ＴＦＴの活性層となる半導体層をレジストからなるマスク２６７〜２６９で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型不純物領域２７０〜２７３（高濃度不純物領域２７０ａ〜２７３ａ及び低濃度不純物領域２７０ｂ〜２７３ｂ）を形成する。なお、テーパ−部を通過させてドープするため、ｐ型の低濃度不純物領域２７０ｂ〜２７３ｂは、ｎ型の低濃度不純物領域２４１〜２５４と同様の濃度勾配を有している。（図７（Ａ））第１の導電層２３４ａ、２３６ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する。本実施例では、ｐ型不純物領域２７０〜２７３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域２７０ａ〜２７３ａにはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０20〜２×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１０２】
また、第２のエッチング処理で膜減りしない条件、例えばＳＦ6をエッチングガスに用いた場合、ボロンのドーピングを容易とするため、第３のドーピング処理の前に絶縁膜２０７を薄膜化するエッチング（ＣＨＦ3ガスを用いた反応性イオンエッチング法（ＲＩＥ法））を行ってもよい。
【０１０３】
次いで、レジストからなるマスク２７４を形成して第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を選択的にエッチングして、半導体層と重なる領域をなくす。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を８０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを３０秒行った。基板側（試料ステージ）にも５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層２３７ｃ〜２３９ｃが形成される。（図７（Ｂ））なお、ここでの第３のエッチング処理は、実施の形態に記載した第４のエッチング工程（図３（Ｃ））に相当する。また、ここでのチャネル長方向の第１の導電層の幅が実施の形態に示したＷ２に相当する。
【０１０４】
上記第３のエッチング処理によって、第１の導電層２３７ｃ〜２３９ｃと重ならず、濃度勾配を有する低濃度不純物領域（ＬＤＤ領域）２４７〜２５４が形成される。なお、低濃度不純物領域（ＧＯＬＤ領域）２４１〜２４６は、第１の導電層２３４ａ〜２３６ａと重なったままである。このように、各回路に応じてＴＦＴの構造を作り分けている。
【０１０５】
また、第１の導電層２３７ｃと第２の導電層２３７ｂとで形成された電極は、後の工程で形成されるサンプリング回路のｎチャネル型ＴＦＴのゲート電極となる。同様に、第１の導電層２３８ｃと第２の導電層２３８ｂとで形成された電極は、後の工程で形成される画素部のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層２３９ｃと第２の導電層２３９ｂとで形成された電極は、後の工程で形成される画素部の保持容量の一方の電極となる。
【０１０６】
また、本実施例では第３のドーピング処理の後に、第３のエッチング処理を行った例を示したが、第３のエッチング処理を行った後に第３のドーピング処理を行ってもよい。
【０１０７】
次いで、レジストからなるマスク２７４を除去して第１の層間絶縁膜２７５を形成する。この第１の層間絶縁膜２７５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。この第１の層間絶縁膜は、膜減りした絶縁膜に後でコンタクトホールを形成する際、半導体層をオーバーエッチングしないようにエッチングストッパーとしての機能を果たすものである。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、第１の層間絶縁膜２７５は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１０８】
次いで、図７（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１０９】
また、図示しないが、この活性化処理により不純物元素が拡散して低濃度不純物領域と高濃度不純物領域との境界がなくなり、図１（Ａ）に示した濃度分布となる。従って、ここで低濃度不純物領域は、濃度勾配を有しており、さらに高濃度不純物領域のうち、低濃度不純物領域側の領域の一部も濃度勾配を有している。
【０１１０】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１１１】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１１２】
次いで、窒化シリコン膜からなる第２の層間絶縁膜２７６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。本実施例では、窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は第２の層間絶縁膜２７６に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１１３】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１１４】
次いで、第２の層間絶縁膜２７６上に有機絶縁物材料から成る第３の層間絶縁膜２７７を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域（２５７、２５８、２６１〜２６３、２６５、２７０ａ、２７１ａ、２７２ａ、２７３ａ）に達するコンタクトホールを形成するためのパターニングを行う。本実施例では複数のエッチング処理を行った。本実施例では第２の層間絶縁膜をエッチングストッパーとして第３の層間絶縁膜をエッチングした後、第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングしてから第１の層間絶縁膜をエッチングした。
【０１１５】
次いで、不純物領域（２５７、２５８、２６１〜２６３、２７０ａ、２７１ａ、２７２ａ、２７３ａ）とそれぞれ電気的に接続する電極２７８〜２８６と、不純物領域２６５と電気的に接続する画素電極２８７を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いる。
【０１１６】
以上の様にして、ｎチャネル型ＴＦＴ３０６及びｐチャネル型ＴＦＴ３０５からなるロジック回路部３０３と、ｎチャネル型ＴＦＴ３０８及びｐチャネル型ＴＦＴ３０７からなるサンプリング回路部３０４とを有する駆動回路３０１と、ｎチャネルＴＦＴ３０９からなる画素ＴＦＴ及び保持容量３１０とを有する画素部３０２とを同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１１７】
本実施例では、各回路に応じてＴＦＴの構造が異なっている。
【０１１８】
画素部のｎチャネル型ＴＦＴ３０９には、消費電力を低く抑えることが要求され、オフ電流値が十分低いＴＦＴ構造とすることが望ましい。また、本実施例では、低濃度不純物領域２４９〜２５２に濃度勾配を持たせ、さらにゲート電極（２３８ｂ、２３８ｃ）と重ならない構造とした。また、ｎチャネル型ＴＦＴ３０９におけるゲート電極の端部は、ゲート絶縁膜を挟んで、チャネル形成領域と低濃度不純物領域との界面と概略一致する。また、各低濃度不純物領域２４９〜２５２の濃度分布は、チャネル形成領域２９２、２９３からの距離が増大するとともに不純物濃度が増加している。
【０１１９】
また、本実施例の工程により形成されたＴＦＴ（Ｌ／Ｗ＝６μｍ／４μｍ、ＬＤＤ領域の幅１．５μｍ）の電圧／電流特性を図１３に示す。なお、比較例としてＴＦＴの電圧／電流特性を図３０に示す。この比較例は、本実施例（濃度勾配を有する低濃度不純物領域）とは異なり、図２９に示したように低濃度不純物領域２に濃度勾配を有していないＴＦＴである。
【０１２０】
図１３において、ＴＦＴのしきい値（Ｖｔｈ）は、０．４１５Ｖ、Ｓ値は、０．２１４Ｖ／ｄｅｃ、電界効果移動度（μＦＥ）は、１２２．１ｃｍ2／Ｖｓ、オン電流値は、Ｖｄｓ（ソース領域とドレイン領域の電圧差）＝１４Ｖの時に１．０８×１０-4Ａ、オフ電流値は、Ｖｄｓ＝１４Ｖの時に１．５×１０-12Ａとなった。これらの値は全て良好なＴＦＴ特性値を示しているが、特にオフ電流値が非常に小さく、比較例と比べて約１０分の１に抑えられている。また、これらのＴＦＴ特性は、上記実施の形態に示したシミュレーションの結果と一致する。
【０１２１】
また、画素部のＴＦＴのゲート電極近傍の断面ＴＥＭ写真を図１１に示した。
【０１２２】
なお、本実施例ではｎチャネル型ＴＦＴ３０９は、ソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１２３】
また、保持容量３１０の一方の電極として機能する不純物領域２５３、２５４、２６５、２６６には、それぞれｎ型を付与する不純物元素が添加されている。保持容量２０４は、絶縁膜２０７を誘電体として、電極２３９ｂ、２３９ｃと、半導体層とで形成している。なお、本実施例では不純物領域と電極２３９ｂ、２３９ｃとが重ならない構造としたが、重なる構造とすれば、さらに容量を増大することができる。
【０１２４】
また、サンプリング回路部３０４、代表的にはアナログスイッチ回路のｎチャネル型ＴＦＴ３０８には、同様にオフ電流値が低いことが好ましい。本実施例では、低濃度不純物領域２４７、２４８に濃度勾配を持たせ、さらにゲート電極（２３７ｂ、２３７ｃ）と重ならない構造とした。また、各低濃度不純物領域２４７、２４８の濃度分布は、チャネル形成領域２９１からの距離が増大するとともに不純物濃度が増加している。ただし、オン電流値または信頼性を重視するのであれば、低濃度不純物領域がゲート電極と重なる構造としてもよい。
【０１２５】
また、ｐチャネル型ＴＦＴ３０７は、オン電流値または信頼性を重視するため、低濃度不純物領域２７２ｂ、２７３ｂがゲート電極２３６ａ、２３６ｂと重なる構造とした。また、各低濃度不純物領域２７２ｂ、２７３ｂの濃度分布は、チャネル形成領域２９０からの距離が増大するとともに不純物濃度が増加している。また、ｐチャネル型ＴＦＴ３０７におけるゲート電極の端部は、ゲート絶縁膜を挟んで、低濃度不純物領域２７２ｂ、２７３ｂと高濃度不純物領域２７２ａ、２７３ａとの界面と概略一致する。
【０１２６】
また、ロジック回路部のｐチャネル型ＴＦＴ３０５は、オン電流値または信頼性を重視するため、低濃度不純物領域２７０ｂ、２７１ｂがゲート電極２３４ａ、２３４ｂと重なる構造とした。また、各低濃度不純物領域２７０ｂ、２７１ｂの濃度分布は、チャネル形成領域２８８からの距離が増大するとともに不純物濃度が増加している。
【０１２７】
また、同様にｎチャネル型ＴＦＴ３０６は、低濃度不純物領域２７２ｂ、２７３ｂがゲート電極２３５ａ、２３５ｂと重なる構造とした。また、各低濃度不純物領域２７２ｂ、２７３ｂの濃度分布は、チャネル形成領域２８９からの距離が増大するとともに不純物濃度が増加している。
【０１２８】
また、ｎチャネル型ＴＦＴ３０６のゲート電極近傍の断面ＴＥＭ写真を図１２に示した。
【０１２９】
また、図１４に駆動回路のｎチャネル型ＴＦＴ３０６の信頼性を示す。信頼性の評価は、１０年保証電圧を導出することで評価する。なお、１０年保証電圧とは、ＴＦＴの移動度の最大値（μＦＥ（max））が１０％変動するまでの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧の逆数を片対数グラフにプロットして、得られる直線的な関係から寿命が１０年となるドレイン電圧の値を導出している。
【０１３０】
図１４に示すようにｎチャネル型ＴＦＴ３０６の１０年保証電圧は２０Ｖ以上と導出され、高い信頼性を示している。
【０１３１】
また、ｐチャネル型ＴＦＴ３０５も１０年保証電圧において同様に高い信頼性を示している。
【０１３２】
また、他の信頼性の評価も行った。ここではオンストレスによる１０００時間寿命温度を導出するためＶｇ＝＋２０Ｖ、Ｖｄ＝０Ｖにおいて、ＴＦＴ特性（Ｉ―Ｖカーブの立ち上がりの電圧値（Ｓｈｉｆｔ−１））が０．１Ｖ変動するまでの時間を１０００／Ｔ（Ｔ：絶対温度（Ｋ））に対してプロットし、１０００時間で０．１Ｖ変動する温度（寿命温度）の導出を行った結果を図１５に示した。図１５で示すようにｎチャネル型ＴＦＴ３０６の１０００時間での寿命温度は８０℃以上が得られた。
【０１３３】
また、ｐチャネル型ＴＦＴ３０５もオンストレスによる１０００時間寿命温度において同様に高い信頼性を有している。ただし、ｐチャネル型ＴＦＴの場合、Ｖｇ＝−２０Ｖ、Ｖｄ＝０ｖとする。
【０１３４】
また、オフストレスによる１０００時間寿命温度を調べるためＶｇ＝０Ｖ、Ｖｄ＝＋２０Ｖにおいて、ＴＦＴ特性（Ｉ―Ｖカーブの立ち上がりの電圧値（Ｓｈｉｆｔ−１））が０．１Ｖ変動するまでの時間を１０００／Ｔ（Ｔ：絶対温度（Ｋ））に対してプロットし、１０００時間で０．１Ｖ変動する温度（寿命温度）の導出を行った結果を図１６に示した。図１６で示すようにｎチャネル型ＴＦＴ３０６の１０００時間での寿命温度は８０℃以上が得られた。
【０１３５】
また、ｐチャネル型ＴＦＴ３０５もオフストレスによる１０００時間寿命温度同様に高い信頼性を有している。ただし、ｐチャネル型ＴＦＴの場合、Ｖｇ＝０Ｖ、Ｖｄ＝−２０ｖとする。
【０１３６】
次いで、トランジェントストレスによるｎチャネル型ＴＦＴの特性変動を導出するため、Ｖｄ＝＋２０Ｖ、Ｖｇ＝２〜６Ｖとし、室温で２０時間放置した後のオン特性変動を図１７で示している。図１７で示すようにｎチャネル型ＴＦＴ３０６の２０時間後での移動度最大値（μＦＥ（max））の変動は１０％以下にすることができた。トランジェントストレスとは、ドレイン電圧をある値に設定し、ゲート電圧を固定した時のストレスを指している。
【０１３７】
駆動回路のｎチャネル型ＴＦＴ３０６において、ゲート電極と重なる低濃度不純物領域の幅は、１．５μｍである。従来のドーピングの条件等によっては、ゲート電極の下方に廻り込んで添加されることがあるが、その場合、ゲート電極と重なる低濃度不純物領域の幅は、０．１μｍ程度であるため、本実施例に示したような顕著な効果を得ることは困難である。
【０１３８】
また、ｐチャネル型ＴＦＴ３０５もトランジェントストレスにおいて同様に高い信頼性を有している。ただし、ｐチャネル型ＴＦＴの場合、Ｖｄ＝−２０Ｖ、Ｖｇ＝−２〜−６Ｖとする。
【０１３９】
こうして、本実施例では、同一基板上に信頼性の高いＴＦＴ３０６を備えた駆動回路と、オフ電流値が低減された画素ＴＦＴ３０９とを備えた画素部とを同時に形成することができた。また、画素ＴＦＴ３０９のオン電流値は、ＴＦＴ３０６のオン電流値と同程度のものが得られたため、オフ電流値に対するオン電流値の比が高くなった。図２４にオフ電流値に対するオン電流値の比を示す。○印で示したものが本実施例の画素ＴＦＴであり、オフ電流値に対するオン電流値の比は、７．９〜８．５となっており、▲印で示した従来例よりも高い。この従来例は、本実施例（濃度勾配を有する低濃度不純物領域）とは異なり、図２９に示したように低濃度不純物領域２に濃度勾配を有していないＴＦＴである。
【０１４０】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図９を用いる。
【０１４１】
まず、実施例１に従い、図８の状態のアクティブマトリクス基板を得た後、図８のアクティブマトリクス基板上に配向膜４０１を形成しラビング処理を行う。なお、本実施例では配向膜４０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１４２】
次いで、対向基板４００を用意する。この対向基板には、着色層４０２、遮光層４０３が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層４０３を設けた。このカラーフィルタと遮光層とを覆う平坦化膜４０４を設けた。次いで、平坦化膜４０４上に透明導電膜からなる対向電極４０５を画素部に形成し、対向基板の全面に配向膜４０６を形成し、ラビング処理を施した。
【０１４３】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材４０７で貼り合わせる。シール材４０７にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４０８には公知の液晶材料を用いれば良い。このようにして図９に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１４４】
こうして得られた液晶モジュールの構成を図１０の上面図を用いて説明する。なお、図９と対応する部分には同じ符号を用いた。
【０１４５】
図１０（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）４１１を貼り付ける外部入力端子４０９、外部入力端子と各回路の入力部までを接続する配線４１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板４００とがシール材４０７を介して貼り合わされている。
【０１４６】
ゲート配線側駆動回路３０１ａと重なるように対向基板側に遮光層４０３ａが設けられ、ソース配線側駆動回路３０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部３０２上の対向基板側に設けられたカラーフィルタ４０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１４７】
ここでは、カラー化を図るためにカラーフィルタ４０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１４８】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４０３ａ、４０３ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１４９】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１５０】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１５１】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。
【０１５２】
［実施例３］
本実施例ではオフセット領域をチャネル形成領域と低濃度不純物領域との間に設ける例を図１８に示す。なお、図１８は模式図である。
【０１５３】
図１８において、チャネル形成領域５０１ａを挟むように設けられたオフセット領域５０１ｂと不純物領域（ＬＤＤ領域、ソース領域またはドレイン領域）５０２ａ、５０２ｂ、５０３ａ、５０３ｂにおいて、チャネル形成領域からの距離が増大するとともに一導電型を付与する不純物元素の濃度が増大するような濃度分布とする。即ち、チャネル長方向においてゲート電極５０５の端部から半導体層の周縁部に向かって離れるにつれて不純物元素（リン）の濃度が徐々に増大する不純物領域５０２を備えている。
【０１５４】
本実施例は、このような濃度勾配を有する不純物領域５０２を意図的に形成し、さらにチャネル形成領域と低濃度不純物領域との間にオフセット領域を形成して極めて低いオフ電流値とすることができた。なお、ゲート電極５０５はゲート絶縁膜５０４を介してチャネル形成領域５０１ａと重なるが、オフセット領域５０１ｂ及び不純物領域５０２とは重ならない構造とする。なお、図１８において、５００は絶縁表面を有する基板、５０６は層間絶縁膜、５０７、５０８はソース電極またはドレイン電極である。
【０１５５】
本明細書中では、オフセット領域５０１ｂとは、活性層のうち、チャネル形成領域５０１に含まれる不純物濃度とほぼ同一の不純物濃度を有し、且つ、ゲート電極５０５と重ならない領域を指している。
【０１５６】
なお、オフセット領域５０１ｂを作製するには、実施例１に示した第３のエッチング工程において、Ｗとの選択比が低いエッチングガスを用いたエッチング処理を行えばよい。また、他の方法としては、不純物領域を形成した後、テーパ−形状とした電極に等方性エッチングを行ってオフセット領域５０１ｂを形成してもよい。
【０１５７】
図１９に本実施例のＴＦＴ（Ｌ／Ｗ＝６×２μｍ／４μｍ、オフセット領域の幅０．５μｍ、ＬＤＤ領域の幅１．５μｍ）の電圧／電流特性を示す。なお、ダブルゲート構造であるので、２つのチャネル形成領域Ｌ／Ｗ＝６μｍ／４μｍをＬ／Ｗ＝６×２μｍ／４μｍと示した。ＴＦＴのしきい値（Ｖｔｈ）は、０．７１５Ｖ、Ｓ値は、０．２４３Ｖ／ｄｅｃ、電界効果移動度（μＦＥ）は、９０．７ｃｍ2／Ｖｓ、オン電流値は、Ｖｄｓ＝１４Ｖの時に７．８５×１０-5Ａ、オフ電流値は、Ｖｄｓ＝１４Ｖの時に９．５×１０-13Ａとなった。図１９において、これらは全て良好なＴＦＴ特性値を示しているが、特にオフ電流値が非常に小さく、オフ電流値に対するオン電流値の比が高いため、画素ＴＦＴとして好適である。図２４中、□印で示したものが本実施例の画素ＴＦＴであり、オフ電流値に対するオン電流値の比は、７．９〜８．４となっており、▲印で示した従来例よりも高い。
【０１５８】
また、トランジェントストレスによるｎチャネル型ＴＦＴの特性変動を導出した。図２０に示す。なお、比較例として実施例１の画素ＴＦＴ（●印）と、従来例（濃度勾配のない低濃度不純物領域）の画素ＴＦＴ（▲印）とをそれぞれ示した。図２０で示したように、□印で示した本実施例の画素ＴＦＴ（１０年保証電圧：１２Ｖ）は、従来例（１０年保証電圧：１０Ｖ）や実施例１（１０年保証電圧：１０．３Ｖ）より高い信頼性を得ることができた。
【０１５９】
［実施例４］
本実施例では、実施例１とは異なるアクティブマトリクス基板及びその作製方法について図２１、図２２を用いて説明する。本実施例では、画素電極に透光性を有する導電膜を用いて透過型の表示装置を形成する。透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１６０】
本実施例においては、層間絶縁膜６０９を形成した後、透明導電膜を形成し、透明導電膜からなる画素電極６００をフォトマスクを用いてパターニングする。その後、層間絶縁膜６０９にコンタクトホールを形成する。次いで、画素電極６００と重なる接続電極６１１を形成する。この接続電極６１１は、コンタクトホールを通じてドレイン領域６２５と接続されている。また、この接続電極６１１と同時に他のＴＦＴのソース電極またはドレイン電極も形成する。
【０１６１】
また、図２１に示すように画素部のソース配線６１０がゲート電極６２９と同じ絶縁膜上に形成されており、画素部のｎチャネル型ＴＦＴ６０７のソース領域６２３とは接続電極６１３で接続されている。
【０１６２】
また、ゲート配線６１２は、ゲート電極６２９と異なる絶縁膜６０９上に形成されており、コンタクトホールを通じてゲート電極６２９と接続されている。なお、このゲート配線６１２はチャネル形成領域６１７、６１８への光を遮る遮光膜も兼ねている。
【０１６３】
また、画素部６０６においては、ｎチャネル型ＴＦＴ６０７と保持容量６０８が形成される。ｎチャネル型ＴＦＴ６０７はダブルゲート構造であり、その構造は図８のｎチャネル型ＴＦＴ３０９と同一である。チャネル形成領域６１７、６１８と、低濃度不純物領域６１９〜６２２と、高濃度不純物領域６２３〜６２５とでＴＦＴの活性層が形成されている。６２３はソース領域であり、６２５はドレイン領域である。
【０１６４】
また、保持容量６０８を形成する一方の電極６３０は、ゲート電極６２９と同一のパターンで形成されている。もう一方の電極は、ボロンが高濃度に添加された高濃度不純物領域６２４、６２８、低濃度不純物領域６２５、６２７、不純物元素がほとんど添加されていない領域６２６からなる半導体層である。高濃度不純物領域６２４は、画素電極６００とコンタクトホールを通じて接続電極６１４で接続されている。
【０１６５】
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極６００の端部をソース配線６１０と重なるように配置形成させている。
【０１６６】
また、駆動回路６０１においては、実施例１と同一の構造であるため、ここでは詳細な説明は省略する。なお、ｎチャネル型ＴＦＴ６０３は、図９中のｎチャネル型ＴＦＴ３０６に相当し、ｐチャネル型ＴＦＴ６０４は、図９中のｐチャネル型ＴＦＴ３０５に相当し、ｎチャネル型ＴＦＴ６０５はｎチャネル型ＴＦＴ３０８に相当している。
【０１６７】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図２２に示す。なお、図２１に対応する部分には同じ符号を用いている。図２１中の鎖線Ａ−Ａ’は図２２中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図２１中の鎖線Ｂ−Ｂ’は図２２中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１６８】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を６枚とすることができる。その結果、製造工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１６９】
［実施例５］
本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を図２５に示す。
【０１７０】
図２５（Ａ）は、ＥＬモジュールを示す上面図、図２５（Ｂ）は図２５（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板７００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部７０２、ソース側駆動回路７０１、及びゲート側駆動回路７０３を形成する。また、７１８はシール材、７１９はＤＬＣ膜であり、画素部および駆動回路部はシール材７１８で覆われ、そのシール材は保護膜７１９で覆われている。さらに、接着材を用いてカバー材で封止されている。
【０１７１】
なお、７０８はソース側駆動回路７０１及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１７２】
次に、断面構造について図２５（Ｂ）を用いて説明する。基板５００上に絶縁膜７１０が設けられ、絶縁膜７１０の上方には画素部７０２、ゲート側駆動回路５０３が形成されており、画素部７０２は電流制御用ＴＦＴ７１１とそのドレインに電気的に接続された画素電極７１２を含む複数の画素により形成される。また、ゲート側駆動回路７０３はｎチャネル型ＴＦＴ７１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１７３】
これらのＴＦＴ（７１１、７１３、７１４を含む）は、実施例１または実施例３に従って作製すればよい。
【０１７４】
画素電極７１２はＥＬ素子の陽極として機能する。また、画素電極７１２の両端にはバンク７１５が形成され、画素電極７１２上にはＥＬ層７１６およびＥＬ素子の陰極７１７が形成される。
【０１７５】
ＥＬ層７１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１７６】
陰極７１７は全画素に共通の配線としても機能し、接続配線７０８を経由してＦＰＣ７０９に電気的に接続されている。さらに、画素部７０２及びゲート側駆動回路７０３に含まれる素子は全て陰極７１７、シール材７１８、及び保護膜７１９で覆われている。
【０１７７】
なお、シール材７１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材７１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１７８】
また、シール材７１８を用いて発光素子を完全に覆った後、すくなくとも図２５に示すようにＤＬＣ膜等からなる保護膜７１９をシール材７１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープ等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１７９】
以上のような構造でＥＬ素子をシール材７１８及び保護膜で封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１８０】
[実施例６]
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、本発明を実施することによって、それらを組み込んだ全ての電子機器が完成される。
【０１８１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２６〜図２８に示す。
【０１８２】
図２６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１８３】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１８４】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１８５】
図２６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１８６】
図２６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１８７】
図２６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１８８】
図２７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１８９】
図２７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１９０】
なお、図２７（Ｃ）は、図２７（Ａ）及び図２７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９１】
また、図２７（Ｄ）は、図２７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９２】
ただし、図２７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０１９３】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。
【０１９４】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。
【０１９５】
図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。
【０１９６】
ちなみに図２０（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍ以上のものを用い、多面取りを行って量産することが好ましい。
【０１９７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【０１９８】
[実施例７]
本実施例では、駆動回路のＴＦＴ（チャネル長：Ｌ／チャネル幅：Ｗ＝１０μｍ／８μｍ）において、ゲート電極と重なる不純物領域（Ｌov領域とも呼ぶ）のチャネル長方向における長さと信頼性との関係を示す。
【０１９９】
図１４では、Ｌov領域の長さが１．５μｍである場合におけるＴＦＴの移動度の最大値（μＦＥ（max））が１０％変動するまでの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧の逆数を片対数グラフにプロットして、得られる直線的な関係から寿命が１０年となるドレイン電圧の値を１０年保証電圧として導出したが、本実施例では、Ｌov領域のチャネル長方向における長さ（Ｌov長とも呼ぶ）を０．５μｍ、０．７８μ、１μｍ、１．５μｍ、１．７μｍとした場合のそれぞれについて、ＴＦＴのオン電流値が１０％変動するまでの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧の逆数を片対数グラフにプロットして、得られる直線的な関係から寿命が１０年となるドレイン電圧の値を１０年保証電圧として導出して得られた結果を図３１に示す。
【０２００】
なお、トランジェントストレス試験でＴＦＴのオン電流値が１０％変動するまでの時間が２０時間となるドレイン電圧の値を２０時間保証電圧として得られた結果も図３１中に示した。
【０２０１】
図３１に示すように、１６Ｖ系の装置に用いられることを想定し、２０％のマージンを考えた時、１９．２Ｖ（１６×１．２）以上となるｎチャネル型ＴＦＴのＬov領域の長さは、２０時間保証電圧においては１μｍ以上であり、１０年保証電圧となると１．５μｍ以上であることが望ましい。
【０２０２】
[実施例８]
本実施例では、ゲート電極を３μｍ〜１０μｍの線幅設計サイズとした場合、線幅設計サイズと、ゲート電極と重なる不純物領域（Ｌov領域とも呼ぶ）のチャネル長方向における長さの関係を図３２に示す。
【０２０３】
実施例１に従って、エッチングを行って、テーパー形状を有するゲート電極を形成した場合、線幅によって、形成されるＬovの長さが変化する。
【０２０４】
得ようとする線幅を３μｍ、４μｍ、６μｍ、８μｍ、１０μｍと設定し、実施例１と同じエッチングを行って形成されるＬovのチャネル長方向における長さ（Ｌov長）に関してそれぞれの平均値を測定した。なお、ここでいうＬovの長さは、ゲート電極の片側の端部に形成されるテーパー部の長さに対応している。
【０２０５】
得ようとする線幅が３μｍである場合、Ｌov長の平均値は１．０９μｍであり、そのときのチャネル長の平均値が０．８６であり、０．８６＋２×（１．０９）＝３．０４のゲート電極幅が得られた。
【０２０６】
また、それぞれ図３２に示したように、線幅が４μｍである場合、Ｌov長の平均値は１．１３μｍであり、線幅が６μｍである場合、Ｌov長の平均値は１．２４μｍであり、線幅が８μｍである場合、Ｌov長の平均値は１．３２μｍであり、線幅が１０μｍである場合、Ｌov長の平均値は１．３９μｍである。
【０２０７】
従って、これらのデータに基づき、画素部や駆動回路部に使用する配線の線幅を決定し、それぞれ必要とするＬov長に設置することが望ましい。
【０２０８】
【発明の効果】
本発明によりオフ電流値が極めて低く、オフ電流値に対するオン電流値の比が高い画素ＴＦＴを実現することができる。また、駆動回路においては、オン電流値が高く、信頼性の高いＴＦＴを備えたため、優れた表示特性を有する半導体装置を実現することができる。また、テーパ−部を利用して不純物領域を形成するため、工程数を削減して製造コストの低減および歩留まりの向上を実現することができる。
【図面の簡単な説明】
【図１】    本発明の構成を示す図。
【図２】    本発明の作製工程を示す図である。
【図３】    本発明の作製工程を示す図である。
【図４】    シミュレーションのキャリア密度分布を示す図である。
【図５】    シミュレーションによるＴＦＴ特性を示す図である。
【図６】    ＡＭ−ＬＣＤの作製工程を示す図である。
【図７】    ＡＭ−ＬＣＤの作製工程を示す図である。
【図８】    ＡＭ−ＬＣＤの作製工程を示す図である。
【図９】    液晶モジュールの断面図を示す図である。
【図１０】  液晶モジュールの外観を示す図である。
【図１１】  駆動回路のＴＦＴにおけるゲート電極のＴＥＭ写真図である。
【図１２】  画素部のＴＦＴにおけるゲート電極のＴＥＭ写真図である。
【図１３】  画素部のＴＦＴにおける電圧／電流特性を示す図である。
【図１４】  駆動回路のＴＦＴにおける信頼性データ（１０年保証電圧）を示す図である。
【図１５】  駆動回路のＴＦＴにおける信頼性データ（オンストレス）を示す図である。
【図１６】  駆動回路のＴＦＴにおける信頼性データ（オフストレス）を示す図である。
【図１７】  駆動回路のＴＦＴにおける信頼性データ（トランジェントストレス）を示す図である。
【図１８】  本発明の構成を示す図である。（実施例３）
【図１９】  画素部のＴＦＴにおける電圧／電流特性を示す図である。（実施例３）
【図２０】  画素部のＴＦＴにおける信頼性データ（１０年保証電圧）を示す図である。
【図２１】  アクティブマトリクス基板の断面図を示す図である。
【図２２】  画素を示す上面図である。
【図２３】  第２のドーピング処理による深さ方向の不純物濃度分布を示す図である。
【図２４】  オフ電流に対するオン電流の比を示すグラフである。
【図２５】  ＥＬモジュールを示す上面図及び断面図である。（実施例５）
【図２６】  電子機器の一例を示す図である。
【図２７】  電子機器の一例を示す図である。
【図２８】  電子機器の一例を示す図である。
【図２９】  従来例を示す図である。
【図３０】  従来例のＴＦＴにおける電圧／電流特性を示す図である。
【図３１】  駆動回路のＴＦＴにおける信頼性（２０時間保証電圧、１０年保証電圧）とＬov長との関係を示す図である。
【図３２】  線幅設計サイズとＬov長との関係を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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