(57)【特許請求の範囲】
【請求項１】
半導体基板にキャパシタを製造する方法において、
上記半導体基板上に第１絶縁膜を形成する段階；
上記第１絶縁膜上部に第１導電膜を形成する段階；
上記第１導電膜を食刻し、上記第１絶縁膜の一部を露出するために第１開口部を形成する段階；
上記第１開口部の内部に第１キャパシタ誘電膜を形成する段階；
上記第１キャパシタ誘電膜上部に第２導電膜を形成する段階；
上記第１キャパシタ誘電膜と第２導電膜を食刻し、上記第１開口部の側壁にスぺーサーを形成する段階；
上記スぺーサーをマスクとして上記第１絶縁膜を食刻し、第２開口部を形成する段階；
上記基板と電気的に連結するため、上記第１開口部と上記第２開口部に第３導電膜を形成する段階；
上記第１開口部と第２開口部を含む基板上に形成された第３導電膜上部に第３絶縁膜を形成する段階；
上記第１開口部と第２開口部の内部を除いた領域に対し第３絶縁膜を全面食刻し、セル単位に分離する段階；
上記第３絶縁膜を除去する段階；
上記第３導電膜上部に第２キャパシタ誘電膜及び第４導電膜を順に形成する段階
を含む半導体装置の製造方法。
【請求項２】
第１項において、上記第１導電膜上に第２絶縁膜を形成する工程をさらに含み、上記第１開口部を形成する段階は、
上記第２絶縁膜の一部を選択食刻することによりコンタクト開口部を形成する段階；上記選択食刻された第２絶縁膜をマスクとして利用し、上記第１導電膜を食刻する段階を含む半導体装置の製造方法。
【請求項３】
第２項において、上記コンタクト開口部の大きさを増大させる工程段階をさらに含む半導体装置の製造方法。
【請求項４】
第２項において、上記第２絶縁膜は、シリコン酸化膜または、シリコン酸化膜とシリコンオキシニトライト膜の積層構造中ある一つであることを特徴とする半導体装置の製造方法。
【請求項５】
第１項において、上記基板と上記第１絶縁膜との間に存在する導電パッドを形成する工程段階を更に含み、上記第２開口部を形成する段階は、上記導電パッドを露出させる段階を含む半導体装置の製造方法。
【請求項６】
第１項において、上記第１導電膜は、上記キャパシタのプレート電極用として、ドーピングされたポリシリコンを含む半導体装置の製造方法。
【請求項７】
第１項において、上記第２導電膜は、チタニウム窒化膜とポリシリコンの中のいずれか一つまたは、これらの組合せを含む半導体装置の製造方法。
【請求項８】
第１項において、上記第３導電膜は、上記キャパシタの貯蔵ノード用であり、ドーピングされたポリシリコンを含む半導体装置の製造方法。
【請求項９】
第２項において、上記半導体装置の製造方法は、
上記第３導電膜を上記第１開口部及び上記第２開口部へ十分に埋立し満たす段階；上記第３導電膜を全面食刻し、セル単位にノード分離する段階をさらに含む半導体装置の製造方法。
【請求項１０】
第９項において、上記第２絶縁膜を露出されるように食刻する段階は、ＣＭＰ研磨または再食刻工程を遂行し、食刻する段階を含む半導体装置の製造方法。
【請求項１１】
第１項において、上記第１開口部を形成する段階は、上記第１開口部に露出された第１導電膜表面に半球形結晶粒を形成する段階をさらに含む半導体装置の製造方法。
【請求項１２】
第１項において、上記第３導電膜と上記第３絶縁膜を除去する段階は、
上記第２絶縁膜が露出されるように上記第３導電膜と上記第３絶縁膜を食刻する段階；上記第１開口部と上記第２開口部の中に残っている上記第３絶縁膜を食刻する段階を含む半導体装置の製造方法。
【請求項１３】
第１項において、上記半導体装置の製造方法は、上記第１導電膜と上記第４導電膜を電気的に接続する段階をさらに含む半導体装置の製造方法。
【請求項１４】
半導体基板上部に積層された第１絶縁膜、及び前記第１絶縁膜の上に積層された第１導電膜；
前記第１導電膜を貫くトレンチの側壁を覆う第１誘電膜；
前記第１誘電膜によって囲まれるトレンチ内に配置された第２導電膜を包含し、
前記第２導電膜は前記第１絶縁膜内に延在し、前記半導体基板に電気的に接続され、
上記第１導電膜、上記第２導電膜、及びそれらの間の第１誘電膜を覆う第２誘電膜；
上記第２誘電膜上部に形成された第３導電膜をさらに含み、
前記第２誘電膜が少なくとも前記トレンチ内に配置された前記第２導電膜を覆い、前記第３導電膜が少なくとも前記トレンチ内に配置された前記第２誘電膜を覆うことを特徴とする半導体装置。
【請求項１５】
第１４項において、上記第１誘電膜と上記第２導電膜の間に存在する導電性スぺーサーをさらに含む半導体装置。
【請求項１６】
第１４項において、上記第１導電膜と上記第３導電膜がたがいに電気的に接続され、プレート電極を形成することを特徴とする半導体装置。
【請求項１７】
第１４項において、上記第２導電膜は、シリンダー形態またはその内部が満たされているピーラ(pillar)型であることを特徴とする半導体装置。
【請求項１８】
第１４項において、上記第３導電膜は、チタニウム窒化膜、ポリシリコンの中で、いずれか一つまたはこれらの積層構造を含む半導体装置。
【請求項１９】
第１４項において、上記第２導電膜は、貯蔵ノードを形成し、上記第１導電膜は、キャパシタのプレートノードを形成する半導体装置。
【請求項２０】
第１４項において、上記第２導電膜を基板へ電気的に接続するための導電パッドをさらに含む半導体装置。
【請求項２１】
第１４項において、上記第１導電膜の上部層には、上記第１導電膜を上記第３導電膜から電気的に絶縁させるための絶縁膜をさらに含む半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にＤＲＡＭ(dynamicrandom access memory)セルキャパシタ(cell capacitor)及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に製造される素子の集積度が増加するに従い、ＤＲＡＭにおいて、データ貯蔵のためのセルキャパシタが占有することができる面積も縮少している。
したがって、半導体ウェーハ上に形成されるキャパシタの静電容量は、デザインルール(design rule)が縮少されることにより減少されつつある。
【０００３】
しかし、ＤＲＡＭセルキャパシタにおいて、アルファ粒子(alpha particle)によるソフトエラー(soft error)に高い抵抗性を保ち、または雑音(noise)による誤動作を防止するため、十分な静電容量(capacitance)を持つセルキャパシタを具備することを要する。
即ち、デザインルールがディプサブハフマイクロン(deep-sub-half-micron)レベルであるギガビットレベル高集積ＤＲＡＭのセルキャパシタの場合でも、少くとも３０フエムトファラット(ｆＦ)以上の静電容量の確保が要することと当業界では認識されている。
【０００４】
半導体基板上の許容された狭い面積において、高容量のキャパシタを具現するため、一つの方法として、積層形(stacked)構造または円筒形(cylindrical)構造に半球形結晶粒(ＨＳＧ; hemispherical grain)を成長させてキャパシタの有効表面積を増大させるキャパシタ構造が研究開発されている。
しかし、集積度がギガビット以上になると、最少線幅がディプサブハフマイクロン以下に縮少することによりリソグラフィ工程で発生するミスアラインメント(misalignment)問題と隣接貯蔵ノード(storage node)間のブリッジ(bridge)の発生可能性が増大されている。
このような隣接ノード間のブリッジ現象は、トゥインビット(twin bit)不良とマルチビット(multi bit)不良を起すため、高集積ＤＲＡＭを具現する問題点がある。
【０００５】
ボックス(box)形スタックセル(stacked cell)構造において、前記のブリッジ問題は、貯蔵ノードの間隔を増加させる場合、緩和することはできるが、貯蔵ノード間隔を増大させる場合、貯蔵ノードの表面積が減少するため、結果的にセルキャパシタの静電容量を減少させる結果になる。
最近このような問題点を解決するため、犠牲酸化膜(sacrificial oxide)を利用してシリンダー構造を形成する技術が提示され、これは凹面(concave)構造と呼ばれる。
【０００６】
凹面構造のセルキャパシタは、内部へシリコンを全部つめる方式とコンタクト側面のみつめる方式(シリンダー形キャパシタ)がある。
シリンダー形態の場合、シリンダー内部のみ半球形結晶粒(hemispherical grain; ＨＳＧ)を成長させ、表面積を増大させる方法が提示されているが、シリンダー内部を誘電体膜と上部電極とでカバーしなければならないため、高集積化には適さない。
一方、コンタクト内部をカバーしてボックス形下部電極を形成する場合は、多数の写真工程を必要とする短所があり、半球形結晶粒を形成する場合、隣接電極とのブリッジ(bridge)問題は当然に発生することになる。
【０００７】
図１〜図４は、従来技術による凹面構造のセルキャパシタ製造方法を表わしている。
図１〜図４に表わした従来技術は、犠牲酸化膜５０を用いて貯蔵ノード形態のコンタクト５１を形成し、貯蔵ノードシリコン５７を蒸着した後、コンタクト保護酸化膜５９を埋立し、セル分離工程を成した後、犠牲酸化膜５０及びコンタクト保護酸化膜５９を除去することにより、シリンダー５７形貯蔵ノードを製造する。
【０００８】
このような犠牲酸化膜を利用したシリンダー形キャパシタ製造技術は、Ｓ.Ｐ.Ｓｉｍ等が１９９６年度ＩＥＤＭ学会誌(Technical Digest of International Electron Device Meeting)第５９７ページないし第６００ページで発表された論文“A New Planar Stacked Technology (PST) for Scaled and Embedded DRAMs"に詳述されている。
しかし、図１〜図４に記述された従来技術による貯蔵ノード製造方法は、犠牲酸化膜除去工程で湿式食刻によるリフトオフ(lift off)方式を使用するため、セル分離のためにＣＭＰ研磨(chemical mechanical polishing)または再食刻(etch-back)工程後、段差部位に残っているポリシリコンのリフトオフ問題が発生する。
【０００９】
即ち、図５、図６で示したように犠牲酸化膜５０を利用した貯蔵ノードコンタクト５１の形成段階において、貯蔵ノード間の間隔が微細であり、コンタクトが不完全に開いた場合(当業界では‘ＮＯＴ  ＯＰＥＮ’と呼ぶ)、貯蔵ノードポリシリコン５７蒸着後セル分離のためのＣＭＰ食刻段階で形成されたポリシリコン破片６０が後続湿式食刻による犠牲酸化膜５０除去過程で剥離され、浮遊しながらセル領域へ付着される場合、素子の不良を誘発することもある。
このように、コンタクトが不完全に開かれる問題は、下部膜質の構造により段差が生ずる場合もある。
【００１０】
また、埋没コンタクト(ＢＣ; burried contact)形成時に、使用される整列字(alignment key)をパターン食刻する段階で、前述した貯蔵ノード形成のための犠牲酸化膜食刻工程と類似した段差を発生させるため、デザインルールが縮少され、ピッチの大きさが微細になる場合では、整列字が不完全に開くこともあり得る。
この場合でも、図５、図６で示したようなポリシリコン彫刻６０が酸化膜除去過程で剥離され、セル領域へ付着する場合、素子の不良を起すこともある。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の第１目的は、セル分離のために食刻工程後段差部位に残っているシリコンのリフトオフ問題を解決したセルキャパシタ及びその製造方法を提供することにある。
本発明の第２目的は、上記第１目的に加えて、犠牲酸化膜のリフトオフ段階無しのセルキャパシタ及びその製造方法を提供することにある。
【００１２】
本発明の第３目的は、上記第１目的に加えて、写真工程段階の回数を減少させることができるセルキャパシタ及びその製造方法を提供することにある。
本発明の第４目的は、上記第１目的に加えて、セルキャパシタの下部電極と下部電極コンタクトの間の誤整列の発生を防止できるセルキャパシタ及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上部電極、下部電極パターン及び下部電極コンタクトを同時に一つの写真工程で形成できるセルキャパシタ形成方法に関する。
また、上部電極が下部電極より先に形成されることを特徴とする。
上記の目的を達成するために、本発明のセルキャパシタ形成方法によれば、先に半導体基板上にソース・ドレイン領域を持つトランジスタが形成される。
上記トランジスタの一側のソース・ドレイン領域上にビットラインパッド（pad）が形成される。
上記ビットラインパッド及びトランジスタの間に第１層間絶縁膜が蒸着される。
【００１４】
上記第１層間絶縁膜を貫通し、ビットラインパッドへ電気的に連結されるビットラインパターンを形成する。
上記第１層間絶縁膜及び上記ビットラインパターン上に第２層間絶縁膜が形成される。
上記第２及び第１層間絶縁膜を貫通し、上記トランジスタの他側のソース・ドレイン領域へ電気的に連結されるキャパシタ下部電極パッドが形成される。
【００１５】
続いて、下部電極パッド及び上記第２層間絶縁膜上に第３層間絶縁膜が形成される。
また、第３層間絶縁膜上にキャパシタ上部電極用の第１導電膜及び第４層間絶縁膜が順に蒸着される。
第４層間絶縁膜上にホトレジスト（photoresist）膜がスピンコード（spin-code）されパターンが形成する。
【００１６】
続いて、パターン化されたホトレジスト膜を用いて上記第４層間絶縁膜が乾式食刻され、オープンニング（opening）が形成される。
次に、上記ホトレジスト膜を除去したあと、上記第４層間絶縁膜を湿式食刻し、上記オープンニングサイズを増加させる。
これは、キャパシタ下部電極の表面積を増加させるためである。
上記キャパシタ上部電極用第１導電膜を乾式食刻して下部電極用トレンチを形成する。
このとき、食刻されていない第１導電膜は、上部電極として用いられる。
【００１７】
したがって、下部電極用トレンチパターンと上部電極が同時に一つの写真工程で形成する。
上記トレンチ内部にキャパシタ誘電膜が薄く蒸着される。
上記トレンチ内部の誘電膜上には、スペーサー形成のための第２導電膜を形成する。
第２導電膜は、チタニウム窒化膜で形成可能である。
また、チタニウム窒化膜・ドーピングされたポリシリコン膜の二重膜で形成することもできる。
上記第２導電膜が食刻され、トレンチ側壁にスペーサーが形成される。
【００１８】
上記スペーサーをマスクとして使用し、トレンチ下部の誘電膜及び第２層間絶縁膜が食刻されて上記下部電極パッドを露出させるコンタクトオープンニングを形成する。
このとき、上記コンタクトオープンニングは、自己整列方式で形成される。
上記トレンチ及び上記コンタクトオープンニングを完全に満たされるように下部電極用第３導電膜が蒸着され、上記第４層間絶縁膜を食刻停止層として上記第３導電膜が食刻されてキャパシタは完成される。
ここで、上記第４層間絶縁膜は、上部電極及び下部電極の短絡を防止する。
【００１９】
上述の方法において、上記第４層間絶縁膜上に反射防止膜(antireflection coating; ＡＲＣ)でシリコンオキシニトライト(ＳｉＯＮ)をさらに形成できる。
この場合、上記下部電極用トレンチの形成は、次と同じである。
上記第４層間絶縁膜上へ反射防止膜を蒸着可能にする。
上記反射防止膜上にホトレジスト膜パターンが形成され、これを使用して上記反射防止膜及び上記第４絶縁膜は乾式食刻され、オープンニングが形成される。
上記ホトレジストパターンが除去されたあと、上記反射防止膜をマスクで上記第４絶縁膜に対する湿式食刻が行われる。
【００２０】
このとき、上記第４絶縁膜は、上記オープンニングの側面方向に食刻される。
続いて、上記第１導電膜は乾式食刻されて、下部電極用トレンチ形態の第１開口部が形成される。
図１３〜図２２を参照し、本発明の一つの実施形態に従い、新規なスタック形キャパシタ形成方法を説明する。
【００２１】
まず、下部電極パッド上に形成された絶縁膜上に上部電極用導電膜及び上・下部絶縁膜の絶縁を極大化するための他の絶縁膜が形成される。
写真食刻工程により上部電極パターンを形成する。
このとき、上部電極パターン間のオープンされた第１開口部(トレンチ)が生成され、これは後続工程でキャパシタ下部電極が形成される領域である。
即ち、一つの写真工程で上部電極パターン及び下部電極形成用トレンチが同時に形成される。
【００２２】
したがって、工程は複雑であり、費用が多く要する写真工程回数を減じることができる。
上記トレンチ形態の第１開口部に誘電膜を形成し、下部電極用導電膜が蒸着され、下部電極をセル単位で分離するため、全面食刻工程が遂行されて下部電極が完成すると同時に図１６に示したようにスタック形キャパシタは完成される。
【００２３】
また、本発明の第１実施形態では、半導体基板上に形成されたコンタクトパッド上へ第１絶縁膜１２４を形成する段階；上記第１絶縁膜上部に第１導電膜１２６及び第２絶縁膜１２８を順に沈積する段階；上記第１導電膜と上記第２絶縁膜を食刻し、上記コンタクトパッドに整列された開口部１３４を形成する段階；上記開口部に第１キャパシタ誘電膜１３６を沈積する段階；上記第１キャパシタ誘電膜１３６上部に第２導電膜１３８、１４０を沈積する段階；上記第１キャパシタ誘電膜と上記第２導電膜を非等方性食刻し、上記開口部の側壁にスぺーサーを形成する段階；上記開口部の側壁に形成されたスぺーサーをマスクで上記第１絶縁膜１２４を食刻し、上記コンタクトパッド１２２を露出させる段階；上記第２導電膜上部に第３導電膜１４４を沈積し、上記露出されたコンタクトパッド１２２と上記第２導電膜１３８、１４０及び上記第３導電膜１４４を電気的に接続する段階；上記第３導電膜１４４で塗布された開口部を各々隣接した開口部からセル単位で分離する段階を含むセルキャパシタ製造方法を提供する。
【００２４】
このとき、本発明の第１実施形態によるキャパシタ製造方法は、上記第３導電膜１４４を上記開口部へ十分に埋立し、キャパシタの下部電極で利用することを特徴とする。
一方、本発明の第２実施形態に従うキャパシタ製造方法は、上記第１実施形態の最後の製造段階を変形し、第３導電膜１４４で上記開口部を完全に埋立する代りに、上記第２導電膜１４０及び露出された上記コンタクトパッド１２２上部に上記第２導電膜と上記コンタクトパッドがたがいに接続されるように上記第３導電膜を形成し、その上部に第２キャパシタ誘電膜２０６及び第２プレートノード２０７を形成することにより、シリンダーの内部及び外部に全部誘電膜を具備したキャパシタを形成する方法を提供する。
【００２５】
また、本発明による新しいキャパシタ装置で半導体基板に形成されたコンタクトパッドと;
上記半導体基板上の第１絶縁膜上部にパターン形成された第１導電膜と;
上記第１導電膜上部にパターン形成された第２絶縁膜と;
上記第１導電膜及び上記第２絶縁膜の両側壁に形成された第１誘電膜と上記第１誘電膜の上に形成された第２導電膜を含むスぺーサーと;
上記スぺーサーの両側壁に形成され、上記コンタクトパッドと接続されている第３導電膜を含む半導体装置を提供する。
【００２６】
【発明の実施の形態】
以下、本発明によるセルキャパシタ及びその製造方法の実施形態を図７〜図２２を参照して詳細に説明する。
図９〜図２２において、図７及び図８で表わした構成要素と同一の機能を有する構成要素に対しては、同一の参照番号を併記する。
本発明は、セルキャパシタ及びその製造方法に関するもので、厚い上部電極シリコン膜を通じて下部電極パターンがトレンチ形で形成され、上記トレンチを通じて誘電膜と下部電極が形成される特徴がある。
【００２７】
即ち、キャパシタの下部電極と上部電極工程の順序を変えることにより下部電極コンタクト、下部電極及び上部電極が一回の写真工程パターンにより形成される。
また、下部電極コンタクトが下部電極に対し、自己整列的(self-alignedmanner)な方法で形成する特徴がある。
【００２８】
図７は、本発明の第１及び第２実施形態によるセルキャパシタ形成において、下部電極パッド形成後の半導体基板を概略的に表わしたレイアウト平面図である。
図示されたように、半導体基板上に多数の活性領域１０２が形成されていて、これらの各活性領域１０２は、素子隔離領域により囲まれ、電気的に絶縁されている。
多数のワードライン１０６がたがいに、平行に上記活性領域を横切りして形成されている。
隣接したワードラインは、絶縁膜（第１層間絶縁膜）により電気的に絶縁されている。
多数のビットライン１１８は、たがいに平行するように上記ワードライン１０６と交叉しながら上記活性領域１０２の間に形成されている。
【００２９】
上記ビットライン１１８は、上記ワードライン１０６と絶縁膜（第２層間絶縁膜）により絶縁されていて、絶縁膜の所定の部分（ビットラインコンタクト）及びビットラインコンタクトパッド１１２を通じで上記半導体基板の活性領域１０２と電気的に連結されている。
上記ビットライン１１８上に絶縁膜（第３層間絶縁膜）が形成され、上記第３層間絶縁膜、第２層間絶縁膜及び第１層間絶縁膜の所定の部分を通じで上記半導体基板の活性領域へ電気的に連結される下部電極コンタクトパッド１２２が形成されている。
【００３０】
図８は、本発明の第１及び第２実施形態によりセルキャパシタの形成において、上部電極パターン及び下部電極用コンタクトパッドは、開口された半導体基板を概略的に表わしたレイアウト平面図である。
図示されたように、下部電極形成用開口部が上部電極パターン１３２により囲まれており、上記上部電極パターンと下部電極形成用トレンチは、同時に一つの写真工程で形成される。
上記上部電極パターン１３２の間に形成されている上記下部電極用トレンチは、下部電極コンタクトパッド上に配列され、長方向はビットラインと平行する方向である。
【００３１】
図７で表わした構造の形成方法を図９〜図１２を参照して説明する。
図９及び図１１は、図７のＡ−Ａ’方向(ワードライン方向)に切断された断面を概略的に表わした図面であり、図１０及び図１２は、図７のＢ−Ｂ’方向（ビットライン方向）に切断された断面を表わした図である。
本発明のより容易な理解のため、ビットライン方向及びワードライン方向に切断された図面を同時に参考して説明する。
【００３２】
初めに、図９及び図１０を参照すれば、浅いトレンチ分離(shallow trench isolation)工程で素子分離領域１０４が半導体基板内部に所定の深さで形成され、これにしたがい多数の活性領域１０２が定義される。
通常的な方法でウエル(well)及びトランジスタしきい電圧(threshold)調節のためのイオン注入工程が遂行される。
つぎに、通常の方法により互に平行して走るワードライン、即ち、トランジスタゲート１０６が上記活性領域を横切りながら形成される。
【００３３】
よく知られたように、上記トランジスタ１０６は、ゲート酸化膜(図示していない)、ゲート電極(１０６ａ、１０６ｂ)、ハードマスク(１０６ｃ)及びソースドレイン領域（図示していない）を含む。
上記ゲート電極は、ポリシリコン１０６ａ及び金属シリサイト１０６ｂの二重層に形成されることもできる。
上記ハードマスク１０６ｃは、通常、シリコン窒化膜で形成でき、上記トランジスタを保護する。
【００３４】
続いて、上記トランジスタ１０６の間の空間を完全にカバーさせるように第１層間絶縁膜１１０が蒸着される。
工程マージンを増加させるため、ビットライン用ランドングパッド１１２が形成される。
詳述すれば、上記第１層間絶縁膜１１０上にホトレジスト膜（図示していない）を蒸着してパターンが形成され、パターン化されたホトレジスト膜を使用して、上記第１層間絶縁膜の所定の部分が食刻され、上記トランジスタの所定のソース・ドレイン領域を露出させる。
【００３５】
上記露出された部分は、導電物質でカバーされ、導電性パッド１１２即ち、ビットライン用コンタクトパッドが形成される。
上記結果物上に第２層間絶縁膜１１４が蒸着された上記ビットラインコンタクトパッド１１２を露出させるビットラインコンタクト１１６が形成される。
また、上記トランジスタ１０６と交叉し、互に平行に走る多数のビットラインパターン１１８が上記第２層間絶縁膜１１４上に形成される。
上記ビットラインパターン１１８は上記第２層間絶縁膜１１４内に形成されたビットラインコンタクト１１６を通じて下部のパッド１１２と電気的に連結される。
【００３６】
図１１及び図１２を参照すれば、ビットラインパターン１１８は導電層１１８ａ及びこれを保護する絶縁膜１１８ｂで形成されでおり、上記導電層１１８ａはたとえば、チタニウム窒化膜、タングステン膜等で形成される。
上記絶縁膜１１８ｂは、シリコン窒化膜として形成し、これは後続工程で形成される第３絶縁膜１２０である酸化膜と食刻選択比は優れており、下部電極パッド形成のための自己整列コンタクト(self align contact)食刻時に食刻マスクとして機能する。
【００３７】
ビットラインパターン１１８を形成した後、酸化膜(図示していない)を全面蒸着し、物理化学的研磨(chemical mechanical polishing)を通じて平坦化する。続いて、窒化膜１２０ａと酸化膜１２０ｂからなる第３層間絶縁膜１２０を蒸着したあと、下部電極コンタクトパッド形成のための写真及び食刻工程を利用して上記トランジスタ１０６両側の活性領域まで、上記絶縁膜等を除去して開口する。
【００３８】
上記開口領域及び上記第３層間絶縁膜１２０上へ導電物質（例をあげるとドーピングされたポリシリコン）を蒸着した後、物理化学的研磨又はエッチバック（etch back）工程を利用して平坦化すれば下部電極コンタクトパッド１２２は、図９〜図１２に示したように形成される。
以後の工程は本発明において、最も重要なセルキャパシタ形成工程として、第１実施形態は、加えた図１３〜図１６を参照して説明し、第２実施形態は図１７〜図２２を参照して説明する。
【００３９】
本発明では、キャパシタ上部電極が下部電極より先に形成することを特徴としており、これは１回の写真工程で上部電極パターン、下部電極用トレンチ及び下部電極コンタクトが同時に形成されることを特徴とする。
図１３〜図１６は、本発明の第１実施形態によるセルキャパシタ製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であり、図９〜図１２に表わした工程以後の段階を工程順に示す図である。
【００４０】
初めに図１３を参照すれば、上記下部電極コンタクトパッド１２２及び上記第３層間絶縁膜１２０上へ第４層間絶縁膜１２４で酸化膜がは蒸着される。
上記酸化膜１２４上にキャパシタ上部電極用導電膜１２６が形成される。
上記上部電極用導電膜１２６は、キャパシタ下部電極の高さを決定し、これは、キャパシタの容量と直接的な関係がある。
上部電極用導電膜１２６としては、通常ドーピングされたポリシリコンが使用される。
【００４１】
続いて、上記上部電極用導電膜１２６上に下部電極との絶縁のため、第５層間絶縁膜１２８が蒸着される。
上部電極パターンを形成するためのホトレジストパターン１３０は、上記第５層間絶縁膜１２８上に形成される。
上記ホトレジストパターン１３０をマスクとして使用し、上記第５層間絶縁膜１２８及び上記上部電極用導電膜１２６を食刻し、上部電極パターン１３２を形成し、これと同時に下部電極形成のためのトレンチ１３４は、図１４に示したように上記下部電極コンタクトパッド１２２上に整列されて形成する。
【００４２】
また、本発明による好ましい実施形態として、キャパシタの容量を極大化するため、上部電極１３２を形成したあと、半球形結晶粒(hemispherical grain; ＨＳＧ)を表面に形成できる。
キャパシタのキャパシタンスは、下部電極の表面積に比例するので、形成されるトレンチの大きさが大きくなる程、キャパシタンスは、それに比例して増すことになる。
このため、初めに上記ホトレジストパターン１３０を使用して酸化膜１２８を異方性食刻してオープンニングを形成し、上記ホトレジストパターン１３０を除去したあと、上記酸化膜１２８に対して等方性食刻である湿式食刻を遂行し、上記オープンニングの大きさを増加させる。
【００４３】
上記増加されたオープンニングをマスクとして使用して上記上部電極用導電膜１２６を異方性食刻し、ホトレジストパターンにより定義されたオープンニングにくらべ、大きさが増加されたトレンチが形成され、これは写真工程のデザインルール(design rule)をゆるめる効果がある。
また、上記第５層間絶縁膜１２８である酸化膜上に反射防止膜(図示していない)をさらに形成することもできる。
上記反射防止膜でシリコンオキシニトライト(ＳｉＯＮ)を使用することもできる。
これが上述した酸化膜１２８に対する湿式食刻工程時、マスクの役割を果し、食刻が上記酸化膜１２８の側面だけ起こるようにする。
【００４４】
続いて、形成された上部電極パターン全面に、キャパシタを形成するための誘電膜１３６を蒸着する。下部電極を形成するために、全面へ下部電極用導電膜１３８、１４０を薄く蒸着し、全面乾式食刻を行ない、上記トレンチ１３４内部の底に蒸着された誘電膜と下部電極用導電膜１３８、１４０を等方性食刻することにより、上部電極パターン側面、即ち、トレンチ側面に導電膜スぺーサーが形成される。
【００４５】
上記導電膜は、たとえば、チタニウム窒化膜１３８及びドーピングされたポリシリコン膜１４０で形成することもできる。
上記チタニウム窒化膜１３８は約２００Åないし５００Å厚さを有し、上記ポリシリコン膜１４０は、約５０Åないし１,０００Å厚さを有する。
また、上記ポリシリコン膜１４０を省略し、チタニウム窒化膜１３８のみ下部電極用導電膜を形成することもできる。
【００４６】
次に、図１５を参照すれば、上記導電膜スぺーサーを用いて上記トレンチ１３４底を形成する上記第４層間絶縁膜１２４が食刻され、下部電極パッド１２２を露出させる下部電極コンタクト１４２が形成される。
ここで、上記下部電極コンタクト１４２は、上記トレンチ１３４に対し自己整列的(self-aligned manner)に形成される。
【００４７】
つぎの工程は、下部電極形成工程として、図１５で示した構造全面に下部電極用導電膜が、上記トレンチ１３４を完全にカバーするように蒸着され、上記上部電極パターン上部の第５層間絶縁膜が表わすまで全面等方性食刻工程が行なわれ、下部電極１４４をセル(cell)単位に分離し、これにより図１６に示したようにスタック形キャパシタが完成される。
このとき、第５層間絶縁膜１２８が完全に除去されるように全面等方性食刻工程を行なうこともできる。
【００４８】
また、上記下部電極用導電膜は、たとえば、ドーピングされたポリシリコンを使用することができる。
図１６で示したように、本発明によるスタック形キャパシタは、下部電極１４４の間で埋没された上部電極１３２を有し、これらの間の電気的絶縁は、上記上部電極上の第５層間絶縁膜により極大化される。
後続工程として、通常的な配線工程が行なわれる。
【００４９】
前記したように、本発明の第１実施形態によれば、下部電極形成用トレンチは、上部電極パターン形成と同時に成立し、上記のトレンチを通じて下部電極ポリシリコンが下部電極コンタクトパッドに連結されるため、これと関連された写真工程は減少する。
すなわち、下部電極コンタクト、下部電極及び上部電極等、通常３回の写真工程が、１回の写真工程で成り立つことができる。
また、下部電極コンタクトと下部電極は自己整列的に形成される。
【００５０】
図１７〜図２２は、本発明の第２実施形態によるセルキャパシタの製造方法を図８のＡ−Ａ’（ワードライン方向）に切断した断面図であり、図９〜図１２で表わした工程以後の段階を工程順に示す図である。
第２実施形態の完成図である図２２を初めに参照すれば、半導体基板１００上に形成された第４層間絶縁膜１２４上部へ厚い厚さの第１プレート２０１層と第５層間絶縁膜２０２層がパターン形成されていて、上記第１プレート２０１と第２絶縁膜２０２の両側壁に第１キャパシタ誘電膜２０３と第１貯蔵ノードコンタクト２０４が順にスぺーサー形態で形成されている。
【００５１】
続いて、第１貯蔵ノードコンタクト２０４の両側壁に形成された第２貯蔵ノードコンタクト２０５は、下部のコンタクトパッド１２２と接続されている。
また、第２貯蔵ノードコンタクト２０５の上部には第２キャパシタ誘電膜２０６が形成され、その上に第２プレート２０７が形成されている。
したがって、たがいに隣接している第１貯蔵ノードコンタクト２０４及び第２貯蔵ノードコンタクト２０５で構成された貯蔵ノードの内壁には、第２キャパシタ誘電膜２０６と第２プレート２０７、外壁には第１キャパシタ誘電膜２０３と第１プレート２０１を形成することにより、円筒形ポリシリコン貯蔵ノードの内外壁にキャパシタ誘電膜が形成される。
【００５２】
また、第１プレート２０１と第２プレートは、絶縁膜２０８を間において、たがいに第１プレートコンタクト２０９と第２プレートコンタクト２１１を通じて電気的に接続されている。
第２実施形態の完成図である図２２に示したセルキャパシタ下部の構造物を説明する。
半導体基板１００には、素子分離領域１０４が形成されていて、第１層間絶縁膜１１０と第２層間絶縁膜１１４上部にビットライン１１８が形成されている。
【００５３】
本発明の第２実施形態によるセルキャパシタは、図２２に示したように、厚いプレートシリコン層２０１を通じて第１キャパシタ誘電膜２０３と貯蔵ノード２０４、２０５を形成した後、第２キャパシタ誘電膜２０６を蒸着し、第２プレート２０７を形成することにより、シリンダー形態のキャパシタ構造を具現されるため、従来技術が持つ犠牲酸化膜リフトオフ問題を解決する。
すなわち、本発明によるセルキャパシタ製造方法は、セル分離のためのＣＭＰ食刻段階で、第２プレートノードポリシリコンはたがいに連結され、ウェハ表面をカバーしているため、化学溶液（たとえばＬＡＬ５００溶液）による犠牲酸化膜除去段階でポリシリコンのリフトオフ問題を防止することができる。
【００５４】
本発明によるセルキャパシタの製造方法を図１７〜図２２に参照し、詳細に説明する。
図１７は、本発明によるセルキャパシタ製造のための貯蔵ノードコンタクトを形成した後の工程断面図である。
図１７を参照すれば、セルアレー(cell array)を形成するため、活性領域と非活性領域を素子分離領域１０４として分離し、ウエル(well)及びトランジスタしきい電圧(threshold)調節のためイオン注入工程を進行する。
続いて、ゲートとゲートスぺーサーを形成し、トランジスタを形成した後（図示していない）、全面へ絶縁膜１１０を蒸着してこれを分離させ、工程マージン増加のため、ビットラインコンタクトパッドを形成する。
【００５５】
また、上記工程結果物上部に絶縁膜１１４を全面蒸着した後、ビットラインコンタクトをセルランドングパッド(lanbding pad)上に形成される。
ビットライン１１８を形成するため、導電層(たとえば、チタニウムナイトライドとタングステンの積層)を全面に蒸着し、貯蔵ノードコンタクトパッドを形成するため、自己整列コンタクト(self-aligned contact; ＳＡＣ)食刻のときに、食刻マスクを使用するための窒化膜を形成する。
【００５６】
続いて、ビットライン１１８上部に酸化膜を全面蒸着し、ＣＭＰ工程等を利用して平坦化を遂行したあと、また窒化膜と酸化膜を順に蒸着したあと貯蔵ノードコンタクトパッド１２２を形成するため、リソグラフィ工程と食刻工程を利用して、活性領域まで酸化膜を除去し、オープンする。
前記の工程段階は、本発明によるセルキャパシタ製造方法の第１実施形態を具現するため、適用させた全段階の工程技術をそのまま適用できる。
本発明によるセルキャパシタ製造方法として、従来技術により形成された貯蔵ノードコンタクトパッド１２２の上部へ第１絶縁膜１２４を塗布する。
【００５７】
第１絶縁膜１２４の好ましい実施形態として、シリコン酸化膜を使用することもできる。
続いて、キャパシタの上部電極形成のための第１プレート２０１用第１導電膜を沈積し、その上に第２絶縁膜２０２を塗布する。
第２絶縁膜の好ましい実施形態として、シリコン窒化膜を用いることもできる。
第１プレートパターン２０１用導電膜の好ましい実施形態として、ドーピングされたポリシリコンを用いることができ、積層された第１導電膜と第２絶縁膜を貯蔵ノードコンタクトパターンをマスクとして、シリンダー形第１開口部２４０を食刻形成する。
【００５８】
また、キャパシタのキャパシタンス容量を増大させるために、第１プレートパターン２０１表面に半球形結晶粒(hemispherical grain; ＨＳＧ)を形成することができる
図１７で示した第１絶縁膜１２４は、図１４で示した第４層間絶縁膜と同じものであり、第２実施形態では、便宜上第１絶縁膜と称する。
また、図１７で示した第１プレート２０１、第２絶縁膜２０２と第１開口部２４０は、第１実施形態を説明する図１４において各々上部電極パターン１３２、第５層間絶縁膜１２８と下部電極用トレンチ１３４に対応する。
【００５９】
本発明の第２実施形態の場合でも、前記した第１実施形態において、詳述したようなキャパシタのキャパシタンスを増大させるために、開口された第１開口部２４０の面積を拡大させる工程を追加に適用させることができる。
このため先に、上記ホトレジストパターンを用いて第２絶縁膜２０２を異方性食刻してオープンニングを形成し、上記ホトレジストパターンを除去したあと、上記第２絶縁膜２０２に対して等方性食刻である湿式食刻を行ない上記オープンニングの大きさを増加させる。
【００６０】
上記増加されたオープンニングをマスクで使用し、上記上部電極用第１プレート導電膜２０１を異方性食刻し、ホトレジストパターンにより定義されたオープンニングに比べ大きさが増加されたトレンチが形成され、これは写真工程のデザインルール(design rule)を緩和させる効果がある。
また、上記第２絶縁膜２０２上部に反射防止膜(図示していない)をさらに形成することができる。
【００６１】
上記反射防止膜でシリコンオキシニトライト(ＳｉＯＮ)を使用することができ、これは前記した第２絶縁膜２０２に対する食刻工程のとき、マスク役割をし、食刻は上記第２絶縁膜２０２の側面のみ起るようにする。
図１８は、第１キャパシタ誘電膜２０３と第１貯蔵ノードコンタクト２０４を形成したあとの工程断面図である。
図１８を参照すると、第１プレート２０１と第２絶縁膜２０２で構成されたシリンダー形構造物上に第１キャパシタ誘電膜２０３と第２導電膜２０４を蒸着し、非等方性食刻工程を行なうことにより、第１プレート２０１の両側壁に第１キャパシタ誘電膜２０３と第２導電膜２０４で構成されたスぺーサーを形成する。
【００６２】
第２導電膜２０４の好ましい実施形態として、ドーピングされたポリシリコンを用いることもでき、第２導電膜２０４は第１貯蔵ノードコンタクトで作用する。
また、第２導電膜２０４の好ましい実施形態として、チタニウム窒化膜またはチタニウム窒化膜とポリシリコンの組合せを用いることもできる。
続いて、第１キャパシタ誘電膜２０３と第１貯蔵ノードコンタクト２０４で構成されたスぺーサーをマスク層として、第１絶縁層を食刻することにより、第２開口部を開いて貯蔵ノード用コンタクトパッド２００を露出させる。
【００６３】
図１９は、第２貯蔵ノード用導電膜を蒸着したあとの工程断面図である。
図１９を参照すれば、露出されたコンタクトパッド１２２及び第１貯蔵ノードコンタクト２０４上部に第３導電膜２０５を沈積させることにより、上記コンタクトパッド１２２と電気的に接続された第２貯蔵ノードコンタクト２０５を形成する。
第３導電膜の好ましい実施形態として、ドーピングされたポリシリコンを用いることもでき、前述した第２導電膜２０４と第３導電膜２０５は、同時に貯蔵ノードコンタクトを構成し、下部のコンタクトパッド１２２に接続される。
【００６４】
図２０は、貯蔵ノード分離を遂行したあとの工程断面図である。
図２０を参照すれば、第２貯蔵ノード２０５の上部に第１開口部が十分に満たされるように第３絶縁膜２３０を沈積したあと、これをＣＭＰ研磨または再食刻(etch-back)方法で非等方性食刻を遂行することにより、貯蔵ノード分離を遂行することができる。
このとき、第３絶縁膜２３０は、ステップカバレージ(step coverage)が優れた酸化膜を使用することができ、非等方性食刻は、第２絶縁膜２０２が露出されるように食刻工程を遂行する。
本発明による好ましい実施形態により、第２絶縁膜２０２は、セル分離のための全面食刻段階で全部除去されることもできる。
【００６５】
図２１は、第２キャパシタ誘電膜及び第２プレートを形成したあとの工程断面図である。
図２１を参照すれば、第３絶縁膜２３０は、食刻工程を通じて除去され、第２貯蔵ノードコンタクト２０５上部に第２キャパシタ誘電膜２０６を形成する。
第３絶縁膜の除去方法の好ましい実施形態として、ＬＡＬ５００溶液を利用し、湿式食刻除去をすることができる。
【００６６】
この場合、貯蔵ノードコンタクト等は、第１プレート２０１ポリシリコンで相互連結されているために従来技術とは異なり、リフトオフ問題は生じない。
続いて、第２キャパシタ誘電膜２０６上部に第２プレート２０７形成をするための第４導電膜２０７を蒸着する。
第４導電膜の好ましい実施形態として、ドーピングされたポリシリコンを用いることもできる。
【００６７】
図２２は本発明によるセルキャパシタの完成された断面図である。
図２２を参照すれば、第２プレート２０７上部に絶縁膜２０８を塗布し、第１プレートコンタクト２０９と第２プレートコンタクト２１１を形成することにより、第１プレート２０１と第２プレート２０７を電気的に接続する。
結果的に、本発明の第２実施形態によるセルキャパシタ構造は、シリンダー形態の貯蔵ノード２０４、２０５の内壁と外壁に第１誘電膜２０３と第２誘電膜２０６を形成することにより、シリンダーの内と外の全部をキャパシタで使用することになる。
【００６８】
前記した内容は特許請求範囲をもっと良く理解できるように、本発明の特徴と技術的長所を概説したものである。
本発明の特許請求範囲を構成する附加的な特徴と長所等は以上にて詳述した。
開示された本発明の概念と特定実施形態は、本発明と類似な目的を行うために、他の構造の設計または修正の基本として手早く使用できることが当該技術分野における熟練者等により確認されるべきである。
【００６９】
また、本発明にて開示された発明の概念と実施形態は、本発明の同一目的を遂行するため、異なる構造に修正または設計するための基礎として、当該技術分野の熟練者等により使用されるであろう。
更に、当該技術分野の熟練者による、そのような修正または変更した等価構造は、特許請求の範囲で記述した発明の思想と範囲をはずれない限度内で多様な変化、置換及び変更も可能でろう。
【００７０】
【発明の効果】
以上のように、本発明によるセルキャパシタ及び製造方法は、プレートシリコン層を利用し、貯蔵ノードパターンをコンタクト形で形成し、このコンタクトを利用して貯蔵ノードを形成したあと、第２誘電膜を形成することにより、従来技術の犠牲酸化膜リフトオフ問題を解決する。
また、本発明によるスタック形キャパシタ製造方法は、一回の写真工程で上部電極、下部電極及び下部電極コンタクトを形成することができ、工程上容易であり、費用を節減する効果がある。
【００７１】
また、下部電極コンタクトと下部電極は、自己整列的に形成され、誤整列問題が発生しない信頼性を持つキャパシタを製造することができる。
本発明によるセルキャパシタ及び製造方法は、貯蔵ノードコンタクトと貯蔵ノード下部電極とのミスアラインメント(misalignment)問題、ビットラインと下部貯蔵ノードの間の短絡問題、ゲートと下部貯蔵ノードの間の短絡問題等を改善する効果がある。
また、本発明によるセルキャパシタ及び製造方法は、トゥインビット(twinbit)不良問題を解決し、シリンダー内壁及び外壁を全部使用することにより、静電容量を増大させる効果があり、従来技術に比べ、リソグラフィ工程の多くの段階を縮少させる効果がある。
【図面の簡単な説明】
【図１】  従来技術によるシリンダータイプセルキャパシタ製造方法を工程順に表わす図である。
【図２】  従来技術によるシリンダータイプセルキャパシタ製造方法を工程順に表わす図である。
【図３】  従来技術によるシリンダータイプセルキャパシタ製造方法を工程順に表わす図である。
【図４】  従来技術によるシリンダータイプセルキャパシタ製造方法を工程順に表わす図である。
【図５】  従来技術による犠牲酸化膜除去段階で発生するシリコンリフトオフ問題を表わす図である。
【図６】  従来技術による犠牲酸化膜除去段階で発生するシリコンリフトオフ問題を表わす図である。
【図７】  本発明の第１及び第２実施形態によるセルキャパシタの形成において、下部電極パッド形成後の半導体基板を概略的に示したレイアウト平面図である。
【図８】  本発明の第１及び第２実施形態によるセルキャパシタの形成において、上部電極パターン及び下部電極用コンタクトパッドが開口された後の半導体基板を概略的に示したレイアウト平面図である。
【図９】  本発明の第１及び第２実施形態で共通に適用されるセルキャパシタ形成方法によりビットラインに窒化膜スぺーサーを形成した後の工程結果物を図７のＡ-Ａ’方向(ワードライン方向)に切断した断面図である。
【図１０】  本発明の第１及び第２実施形態と共通に適用されるセルキャパシタ形成方法に従いビットラインコンタクトを形成後の工程結果物を図７のＢ-Ｂ’方向(ビットライン方向)に切断した断面図である。
【図１１】  本発明の第１及び第２実施形態により共通に適用されるセルキャパシタ形成方法に従い、貯蔵ノードコンタクトパッドを形成し、その上に窒化膜と酸化膜を蒸着後の工程結果物として図７のＡ-Ａ’方向(ワードライン方向)に切断した断面図である。
【図１２】  本発明の第１及び第２実施形態により共通に適用されるセルキャパシタ形成方法に従い、貯蔵ノードコンタクトパッドを形成し、その上に窒化膜と酸化膜を蒸着後の工程結果物として図７のＢ-Ｂ’方向(ビットライン方向)に切断した断面図である。
【図１３】  本発明の第１実施形態によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断された断面図であって、図９〜図１２に表わした工程以後の段階を工程順で表わす図である。
【図１４】  本発明の第１実施形態によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断された断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図１５】  本発明の第１実施形態によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断された断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図１６】  本発明の第１実施形態によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断された断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図１７】  本発明の第２実施形態によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図１８】  本発明の第２実施例によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図１９】  本発明の第２実施例によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図２０】  本発明の第２実施例によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図２１】  本発明の第２実施例によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【図２２】  本発明の第２実施例によるセルキャパシタの製造方法を図８のＡ-Ａ’方向(ワードライン方向)に切断した断面図であって、図９〜図１２に表わした工程以後の段階を工程順に表わす図である。
【符号の説明】
５０  犠牲酸化膜
５１  コンタクトホール
５２  貯蔵ノードシリコン
５４  層間絶縁膜
５５、１０４  素子分離領域
５６、１０２  活性領域
５７  貯蔵ノード
５８  コンタクトパッド
５９  コンタクト保護酸化膜
６０  貯蔵ノードシリコン彫刻
１００  半導体基板
１０２  活性領域
１０６  トランジスタゲート
１１０  第１層間絶縁膜
１１２  ビットラインパッド
１１４  第２層間絶縁膜
１１６  ビットラインコンタクト
１１８  ビットライン
１２２  下部電極コンタクトパッド
１２４  第１絶縁膜
１２６  第１導電膜
１２８  第２絶縁膜
１３０  ホトレジストパターン
１３２  上部電極
１３４、２４０  下部電極用トレンチ
１３６  誘電膜
１３８、１４０  導電性側壁スぺーサー
１４２  下部電極コンタクト
１４４  下部電極
２０１  第１プレート(第１導電膜)
２０２  第２絶縁膜
２０３  第１キャパシタ誘電膜
２０４  第１貯蔵ノードコンタクト(第２導電膜)
２０５  第２貯蔵ノードコンタクト(第３導電膜)
２０６  第２キャパシタ誘電膜
２０７  第２プレート(第４導電膜)
２０８  絶縁膜
２０９  第１プレートコンタクト
２１０  第１絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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