(57)【特許請求の範囲】
【請求項１】
第１の不純物原子をドープしたＧaＮ層、及び前記第１の不純物原子をドープしたＧaＮ層上に形成された前記第１の不純物原子と逆極性の第２の不純物原子をドープしたＧaＮ層の積層構造を備えるＧaＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造のゲートを形成してなる半導体装置であって、
前記ゲートの直下のチャネル領域は、イオン注入により前記へテロ接合界面のキャリアが打ち消されており、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在しており、かつ前記イオン注入は前記第１の不純物原子をドープしたＧaＮ層にまで及んでいることを特徴とする半導体装置。
【請求項２】
第１の不純物原子をドープしたＧaＮ層、及び前記第１の不純物原子をドープしたＧaＮ層上に形成された前記第１の不純物原子と逆極性の第２の不純物原子をドープしたＧaＮ層の積層構造を備えるＧaＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを隣接させて形成してなる半導体装置であって、
互いに隣接するゲートの一方は、そのゲート直下のチャネル領域がイオン注入により前記へテロ接合界面のキャリアが打ち消されており、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在しており、かつ前記イオン注入は前記第１の不純物原子をドープしたＧaＮ層にまで及んでいることを特徴とする半導体装置。
【請求項３】
前記互いに隣接するゲートは、エンハンスメント動作する電界効果トランジスタのゲート、およびデプレッション動作する電界効果トランジスタのゲートからなる請求項２に記載の半導体装置。
【請求項４】
第１の不純物原子をドープしたＧaＮ層、及び前記第１の不純物原子をドープしたＧaＮ層上に形成された前記第１の不純物原子と逆極性の第２の不純物原子をドープしたＧaＮ層の積層構造を備えるＧaＮ層上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、
前記第１の不純物原子と逆極性である第２の不純物原子をドープしたＧaＮ層に形成するチャネル領域に少なくとも前記へテロ接合界面のキャリアが打ち消される量の第３の不純物原子をイオン注入し、かつ、前記イオン注入は前記第１の不純物原子をドープしたＧaＮ層にまで及んでおり、
しかる後、イオン注入したチャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にゲート電極を形成し、更に前記チャネル領域の両側に位置し、かつ、イオン注入がされていない前記ＡlＮまたはＡlＧaＮ層にソース領域およびドレイン領域をそれぞれ形成してなることを特徴とする半導体装置の製造方法。
【請求項５】
第１の不純物原子をドープしたＧaＮ層、及び前記第１の不純物原子をドープしたＧaＮ層上に形成された前記第１の不純物原子と逆極性の第２の不純物原子をドープしたＧaＮ層の積層構造を備えるＧaＮ層上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、
前記第１の不純物原子と逆極性である第２の不純物原子をドープしたＧaＮ層に形成する複数のチャネル領域中の互いに隣接するチャネル領域の一方に少なくとも前記へテロ接合界面のキャリアが打ち消される量の第３の不純物原子をイオン注入し、かつ、前記イオン注入は前記第１の不純物原子をドープしたＧaＮ層にまで及んでおり、
しかる後、前記各チャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にそれぞれゲート電極を形成すると共に、前記各チャネル領域の両側に位置し、かつ、イオン注入がされていない前記ＡlＮまたはＡlＧaＮ層にソース領域およびドレイン領域をそれぞれ形成してなることを特徴とする半導体装置の製造方法。
【請求項６】
前記チャネル領域への不純物原子のイオン注入は、前記ＧaＮ層を形成した基板の温度を４００℃程度、またはそれ以上に加熱して行われることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高温環境での動作特性に優れたＧaＮ系材料からなる半導体装置、特に論理回路素子をなす電界効果トランジスタを実現するに好適な半導体装置およびその製造方法に関する。
【０００２】
【関連する背景技術】
デジタル回路技術で用いられる基本論理回路は、一般に入力信号値を反転するインバータ回路により実現され、このインバータ回路を組み合わせることで種々の論理演算回路が構築される。このような基本論理回路（インバータ回路）を構成する論理回路素子は、一般的にはＳiを材料とするバイポーラトランジスタや電界効果トランジスタ（ＦＥＴ）からなるが、最近では高速動作可能なＧaＡsやＩnＰを材料としたものも注目されている。
【０００３】
しかしながらこれらの半導体材料は、そのバンドギャップが１.０〜１.５eＶ程度と小さいために、例えば２００℃を越える温度環境においては真性キャリアが増大し、いわゆる熱暴走が生じると言う不具合がある。これに対してＧaＮを材料とする半導体装置、例えば電界効果トランジスタ（ＦＥＴ）は、４００℃に近い高温下でも熱暴走を招来することなく動作することが知られている。
【０００４】
この種のＧaＮ系のＦＥＴは、例えばｎ型またはアンドープのＧaＮの上にＡlＮまたはＡlＧaＮ層を成長させたヘテロ構造を有し、ＡlＮまたはＡlＧaＮによるＭＩＳ構造のゲートを設けた素子構造を備える。このＧaＮ系のＦＥＴの動作特性については未だに解明されていない点もあるが、ＡlＮ（またはＡlＧaＮ）とＧaＮとの界面にピエゾ分極や自発分極が発生し、高濃度のキャリアが誘起された界面を利用することで高い駆動能力を備えるものと考えられている。
【０００５】
尚、ＡlＧaＡs／ＧaＡs系のヘテロ接合においては、ＡlＧaＡsに対して高濃度のドーピングを行っても、その電子濃度（キャリア面密度）は高々１０12／ｃｍ2のオーダーである。これに対してＡlＧaＮ／ＧaＮ系のヘテロ接合では、故意にドーピングを行わなくても１０13／ｃｍ2のオーダーの電子濃度が得られる。しかも短ゲート化した場合にはその移動度の差が殆ど問題とならないので、専ら、ＡlＧaＮ／ＧaＮ系材料の電子濃度が大きい分、半導体素子（ＦＥＴ）としての駆動能力が高いと考えられている。
【０００６】
【発明が解決しようとする課題】
ところでＧaＮ系のＦＥＴを実現する場合、一般にその動作閾値を制御することが困難であると言う問題がある。例えばＡlＧaＡs／ＧaＡs系のヘテロ接合を利用したＦＥＴにおいては、ＡlＧaＡs層の上部をエッチングする等して、ゲートショットキ接合とヘテロ接合界面との距離を調整し、これによって閾値の設定が行われる。しかしながらＡlＧaＮ／ＧaＮ系のＦＥＴにおいては、ＡlＧaＮ層のエッチング自体が困難である。仮にプラズマプロセスを利用してＡlＧaＮ層をエッチングしても、そのエッチング表面にプラズマダメージが生じ易い。しかもＡlＧaＮ層は、その格子整合が大きいことから、通常、２０ｎｍ程度以下の薄い膜として形成されるので、エッチング後の閾値の制御が困難である。
【０００７】
これに対してＡlＧaＮよりもプラズマエッチング性の良好なＧaＮ層をＡlＧaＮ層の上部に形成しておき、このＧaＮ層にゲートショットキ電極を形成することも考えられている。しかしＧaＮ／ＡlＧaＮ界面には、ＡlＧaＮ／ＧaＮ界面とは逆向きの分極が生じるので、ゲート電極に印加する電圧によりキャリア濃度を良好に制御することが困難になると言う不具合がある。
【０００８】
本発明はこのような事情を考慮してなされたもので、その目的は、高温環境での動作特性に優れたＧaＮ系の電界効果トランジスタ（ＦＥＴ）を実現するに好適で、特にその動作閾値を簡易に、しかも制御性良く最適設定した、或いは最適設定することのできる素子構造の半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係る半導体装置は、請求項１に記載するようにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造のゲートを形成してなるものであって、特にゲートの直下に形成されるチャネル領域を、イオン注入により前記へテロ接合界面のキャリアが打ち消し、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在させたままであることを特徴としている。
【００１０】
また或いは本発明に係る半導体装置は、請求項２に記載するようにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを隣接させて形成してなるものであって、互いに隣接するゲートの一方の、そのゲート直下に形成されるチャネル領域を、イオン注入により前記へテロ接合界面のキャリアが打ち消し、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在させたままであることを特徴としている。
【００１１】
特に好ましくは、請求項３に記載するように前記互いに隣接するゲートは、エンハンスメント動作する電界効果トランジスタのゲート、およびデプレッション動作する電界効果トランジスタのゲートからなり、エンハンスメント型の電界効果トランジスタとデプレッション型の電界効果トランジスタとを隣接して設けることを特徴としている。
【００１２】
また本発明に係る半導体装置の製造方法は、請求項４に記載するようにＧaＮ層上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、前記ＧaＮ層に形成するチャネル領域に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入してそのキャリア濃度を調整した後、イオン注入したチャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にゲート電極を形成し、更に前記チャネル領域の両側のイオン注入がなされていない領域にソース領域およびドレイン領域をそれぞれ形成することを特徴としている。
【００１３】
また或いは本発明に係る半導体装置の製造方法は、請求項５に記載するようにＧaＮ系材料からなる基板上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、前記基板に設定する複数のチャネル領域中の互いに隣接するチャネル領域の一方に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入して該チャネル領域のキャリア濃度を調整した後、前記各チャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にそれぞれゲート電極を形成すると共に、前記各チャネル領域の両側のイオン注入がなされていない領域にソース領域およびドレイン領域をそれぞれ形成することを特徴としている。
【００１４】
即ち、本発明に係る半導体装置の製造方法は、ＡlＮまたはＡlＧaＮ層上にゲート電極を設けてＭＩＳ構造のゲートを形成するに先立ち、該ゲート直下のチャネル領域に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入してそのキャリア濃度を調整し、これによって上記ゲートを備えて構成される電界効果トランジスタ（ＦＥＴ）の閾値を最適設定することを特徴としている。尚、キャリア濃度を調整するべくイオン注入する不純物原子の少なくとも前記へテロ接合界面のキャリアが打ち消される量とは、イオン注入を施さない場合にチャネル領域に誘起されているキャリアをほぼ補償する、つまり電気的に相殺するに足るイオン化不純物を発生させる不純物原子量である。
【００１５】
具体的にはキャリアが電子である場合にはＭgやＣ等のアクセプタ型の不純物元素を、またキャリアが正孔である場合にはＳi等のドナー型不純物元素を、主としてキャリアが発生している領域、即ち、ＧaＮ層の上部にピークを有して分布するようにイオン注入する。この際、イオン注入する不純物原子の面密度については該不純物原子の活性化率を考慮し、イオン注入前のキャリア面密度と概略一致するようにする。
【００１６】
ちなみにソース領域およびドレイン領域の形成は、前記チャネル領域の両側に位置付けられる領域に誘起されているキャリアの濃度をより高める不純物原子を、つまり上記キャリアが電子の場合にはドナー型の不純物原子を、また上記キャリアが正孔の場合にはアクセプタ型の不純物原子をイオン注入することによって達せられる。
【００１７】
但し、不純物原子の活性化率が低い場合、所望とするイオン化不純物量を発生させるためには極めて多量の不純物原子を注入しなければならないことがある。するとイオン注入により導入される結晶欠陥の量が増大し、デバイスの特性が劣化することが懸念される。そこでこのような不具合を回避するべく、請求項６に記載するように基板温度を４００℃程度、或いはそれ以上に加熱した状態で上述したイオン注入を行うようにし、注入不純物原子の活性化率を上昇させるようにすることが望ましい。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体装置およびその製造方法の一実施形態について、エンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）とデプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）とを隣接して設けた素子構造を有し、所謂ＥＤ型インバータ回路を構築した半導体装置を例に説明する。
【００１９】
図１はエンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）１をドライバとし、デプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）２をその負荷として構成されるインバータ回路の例を示している。このインバータ回路は、ソースを接地したＥ・ＦＥＴ１のドレインにＤ・ＦＥＴ２のソースを接続し、Ｄ・ＦＥＴ２のドレインを電源電圧Ｖddに接続すると共に、該Ｄ・ＦＥＴ２のゲートにそのドレインと同じ電位を与えるように共通接続することで、Ｄ・ＦＥＴ２をＥ・ＦＥＴ１の負荷とし、Ｅ・ＦＥＴ１のゲートに加えられる入力電圧Ｖinの反転出力Ｖoutをそのドレインから得るように構成される。
【００２０】
ちなみにエンハンスメント動作するＥ・ＦＥＴ１の閾値は、例えば０.５Ｖに設定され、入力電圧Ｖinが上記閾値を上回ったときにオン（導通）し、上記閾値よりも低いときにはオフ（遮断）する。これに対してデプレッション動作するＤ・ＦＥＴ２の閾値は、例えば−１.０Ｖに設定され、そのソース電位に対してマイナスの電位がゲートに加えられない限りオン（導通）状態が保たれる。従ってこのようなＥ・ＦＥＴ１とＤ・ＦＥＴ２とを同一基板上に隣接させて形成してインバータ回路を実現する場合、特に前述したように高温環境下における動作特性に優れたＧaＮを用いてＦＥＴ１,２を実現する場合、各ＦＥＴ１,２の閾値を如何にして設定（調整）するかが大きな課題となる。
【００２１】
そこで本発明においては次のようにしてＥ・ＦＥＴ１とＤ・ＦＥＴ２とを製作することで各ＦＥＴ１,２の閾値をそれぞれ最適化し、動作特性に優れたインバータ回路を実現するものとなっている。
図２は第１の実施形態に係る半導体装置の製造方法の概略的な手順を分解して示している。半導体装置の製造に際しては、先ず、例えばサファイヤ、ＳiＣ、ＳiまたはＧaＮの単結晶基板（サブストレイト）１０上に、アンドープまたはアクセプタ（ＭgやＣ等）をドープした半絶縁性またはｐ型のＧaＮ層１５を形成し、このＧaＮ層１５上にＳi等のドナーをドープしたｎ型のＧaＮ層２０を積層してなり、更にこのＧaＮ層２０上にヘテロ接合させてＡlＧaＮ層３０を積層形成したエピタキシャル層を素子形成材料として準備する。尚、上記ＡlＧaＮ層３０に代えてＡlＮ層を形成したものを用いることも可能である。またＡlＧaＮ（ＡlＮ）層３０の膜厚は、１０〜３０ｎｍ程度に設定される。
【００２２】
しかしてＦＥＴは、基本的には上記ＡlＧaＮ層３０の上にゲート電極（金属電極）４０を設けることで、該ＡlＧaＮ層３０を介するＭＩＳ構造のゲートを形成することにより実現される。即ち、図２(ｂ)に示すようにＦＥＴを形成する領域のＡlＧaＮ層３０上に金属からなるゲート電極４０を形成してＭＩＳ構造のゲートＧを構成し、その後、図２(ｃ)に示すように上記ゲートＧの両側に高濃度のドナーをイオン注入してｎ+型のソース領域Ｓとドレイン領域Ｄとを形成する。次いで図２(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上にソース電極およびドレイン電極をなすオーミック電極５０を形成することでＦＥＴが製作される。尚、ソース電極およびドレイン電極をなすオーミック電極５０は、ソース領域Ｓおよびドレイン領域ＤのＡlＧaＮ層３０を、アルカリ性のウェットエッチング等を利用してエッチング除去した後に形成される。
【００２３】
ちなみにこのようにして製作されるＦＥＴによれば、ゲート電極４０の直下のヘテロ界面には、ゲート電極４０に０Ｖ（接地電位）を加えた場合であってもキャリア（電子）が蓄積されているので、このＦＥＴは常にオン状態をとり、ソース電位に比較してマイナスとなる電位をゲート電極４０に加えたときにだけオフ状態となる。従ってデプレッション動作するＤ型のＦＥＴが実現されることになる。
【００２４】
そこでこの実施形態においてはゲート電極４０を形成するに先立ち、図２(ａ)に示すようにエンハンスメント動作するＥ・ＦＥＴ１を実現するべく、該Ｅ・ＦＥＴ１のゲートＧを形成する予定の領域の直下（ゲート直下のチャネル領域Ｃ）にアクセプタをイオン注入し、チャネル領域のヘテロ界面に誘起されるキャリア（電子）を打ち消すようにしている。このイオン注入は、ヘテロ界面に誘起されている電子濃度と同量のアクセプタを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つように行われる。尚、Ｄ・ＦＥＴ２を形成する予定の領域には、アクセプタのイオン注入を行わないことは勿論のことである。
【００２５】
このようにしてＥ・ＦＥＴ１のゲート直下に予めアクセプタをイオン注入して当該領域のキャリア濃度を調整した後、前述した図２(ｂ)〜(ｄ)に示す手順に従ってＥ・ＦＥＴ１およびＤ・ＦＥＴ２の各ゲート電極４０を設け、これらのゲート電極４０により形成されるゲートＧの両側に高濃度のドナーを注入してｎ+型のソース領域とＳとドレイン領域Ｄとをそれぞれ形成する。そしてソース領域とＳとドレイン領域Ｄ上にオーミック電極５０を形成することで、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２がそれぞれ製作される。
【００２６】
かくして上述した如くゲート直下のチャネル領域Ｃにアクセプタをイオン注入して製作されるＥ・ＦＥＴ１によれば、そのヘテロ界面に誘起されていた電子がイオン化アクセプタにより打ち消されるので、ゲート電極４０に０Ｖ（接地電位）を加えることにより該Ｅ・ＦＥＴ１はオフ状態となる。そしてソース電位に比較してプラスとなる電位をゲート電極４０に加えると、これによって電子が誘起されて該Ｅ・ＦＥＴ１がオン状態となる。従ってエンハンスメント動作するＥ型のＦＥＴが実現されることになる。しかも上述した製作手順に従えば、Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接させて形成することが可能となる。
【００２７】
尚、上記Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを電気的に接続して図１に示す如きインバータ回路を実現する場合には、図２(ｄ)に示すようにＥ・ＦＥＴ１のドレイン領域ＤとＤ・ＦＥＴ２のソース領域Ｓとを共通に形成し、更にこれらの領域の上に形成されるオーミック電極５０をＤ・ＦＥＴ２のゲート電極４０に電気的に配線接続するようにすれば良い。
【００２８】
また実際には図２(ｄ)に示すように、ＧaＮ層２０にサブストレイト電極６０を設け、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２に対して共通にサブストレイト電位Ｖsubを加えるように構成される。更にインバータ回路としての適切な動作特性を確保する上で、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２のゲート長やイオン注入濃度等を適切に設定（設計）する必要があることは言うまでもない。
【００２９】
ところで上述した第１の実施形態は、ｎ型のＧaＮ層２０をベースとしてＥ・ＦＥＴ１およびＤ・ＦＥＴ２を形成したが、ｐ型のＧaＮ層をベースとしてＥ・ＦＥＴ１およびＤ・ＦＥＴ２を形成するようにしても良い。
図３はこのｐ型のＧaＮ層２１をベースとして製作される第２の実施形態を示している。この場合には、サファイア、ＳiＣ、ＳiまたはＧaＮの単結晶基板（サブストレイト）１０上に、アンドープまたはドナー（Ｓi等）をドープした半絶縁性またはｎ型のＧaＮ層１６を形成し、このＧaＮ層１６上にＭgやＣをドープしたｐ型のＧaＮ層２１を積層してなり、更にこのＧaＮ層２１上にヘテロ接合させてＡlＧaＮ層３０を積層形成したエピタキシャル層を素子形成材料として準備する。そして基本的には先の第１の実施形態と同様にして図３(ｂ)に示すようにゲート電極４０を形成してＭＩＳ構造のゲートＧを形成し、次いで図３(ｃ)に示すようにイオン注入によりソース領域Ｓとドレイン領域Ｄを形成し、その上で図３(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上にオーミック電極５０を形成することでＦＥＴが製作される。
【００３０】
但し、この場合には、予めＧaＮ層２１に導入されているイオン化アクセプタにより電子が打ち消されるので、ゲート電極４０に電圧を加えない状態においてはゲート直下のヘテロ界面には電子が誘起されることはない。そしてゲート電極４０にプラスの電圧を印加すると、これによってイオン化アクセプタにより打ち消されていた電子が誘起されてＦＥＴがオン動作することになる。即ち、エンハンスメント型のＦＥＴが構成されることになる。
【００３１】
そこでこの第２の実施形態においては、ゲート電極４０を形成するに先立ち、図３(ａ)に示すようにデプレッション動作するＤ・ＦＥＴ２を実現するべく、該Ｄ・ＦＥＴ２のゲートＧを形成する予定の領域の直下（ゲート直下のチャネル領域Ｃ）にドナーをイオン注入し、チャネル領域のヘテロ界面に存在するイオン化アクセプタを打ち消すようにしている。このイオン注入は、イオン化アクセプタの濃度と同量のドナーを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つように行われる。そしてゲートＧに電圧を加えない状態で、そのヘテロ界面に最初から電子が誘起されているように設定される。尚、Ｅ・ＦＥＴ１を形成する予定の領域には、上述したドナーのイオン注入を行わないことは勿論のことである。
【００３２】
このようにしてＤ・ＦＥＴ２のゲートＧを形成する予定の領域の直下に予めドナーをイオン注入し、当該領域におけるイオン化アクセプタを打ち消して電子が誘起されるように設定することで、当該領域に形成されるＦＥＴをデプレッション型のものに変更することが可能となり、先の実施形態と同様にＥ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接して形成することができる等の効果が奏せられる。
【００３３】
また上述した第１および第２の実施形態に示したイオン注入は、その注入元素の打ち込み深さや注入量を制御性良く、しかも高精度に制御することができるので、イオン注入の制御によりＦＥＴとしての動作閾値を精度良くコントロールすることができる。従ってエッチングによりゲートＧの厚みを変えてその閾値を調整することに比較して、格段に高い精度で、しかも広範囲に亘ってその閾値を調整することができる。
【００３４】
また上述したイオン注入を行うに際して、例えばその基板温度を４００℃程度、或いはそれ以上に加熱して行えば、イオン注入の活性効率が著しく上昇する。但し、このイオン注入はＦＥＴのチャネル領域に対して行われるため、チャネル領域における注入損傷やイオン化不純物量の増加が避けられない。これ故、チャネル長等の構造的（幾何的）条件を同じくして製作されたＡlＧaＡs／ＧaＡs系や、Ｓi-ＭＯＳ系のＦＥＴに比較して、その動作応答性（動作速度）が劣ることが否めない。
【００３５】
しかしながらこれらのＦＥＴに比較してＧaＮ系のＦＥＴによれば、その動作可能温度が圧倒的に高く、例えば４００℃の動作環境においてもインバータ動作が可能なので、動作応答性（動作速度）が劣ることを踏まえても、高温環境下での使用が可能である等の絶大なる効果が発揮される。特にＥ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接して形成して、デジタル処理における基本論理回路であるインバータ回路を容易に構成することができるので、その用途は極めて広い。
【００３６】
尚、本発明は上述した実施形態に限定されるものではない。例えばソース領域Ｓおよびドレイン領域Ｄを形成する上での高濃度不純物のドーピングは、必要に応じて行うようにすれば良い。またドナーをドーピングすることでチャネル電子密度を高めたり、逆にアクセプタをドーピングすることでチャネル電子密度を低下させるようにしても良い。またこれらのドナーまたはアクセプタのドーピングを、前述したチャネル領域Ｃへのイオン注入によるドーピング量とバランスさせることで、その動作特性（インバータ特性）の最適化を図るようにすることも可能である。
【００３７】
またここではｎチャネル型のＦＥＴを例に説明したが、ｐチャネル型のＦＥＴを製作する場合にも、同様な技術思想を適用することができる。更にはＤＥ型のインバータ回路のみならず、ＥＥ型のインバータ回路を構成する場合でも、チャネル領域にイオン注入するドナー／アクセプタの調整により、その動作閾値を最適化するようにすれば良い。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００３８】
【発明の効果】
以上説明したように本発明によれば、ＧaＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造のゲートを形成して電界効果トランジスタを製作するに際し、ゲート電極の形成に先立ってゲートの直下のチャネル領域にイオン注入してそのキャリア濃度を調整するので、その閾値を容易に、しかも精度良く調整することができる。この結果、デプレッション動作する電界効果トランジスタまたはエンハンスメント動作する電界効果トランジスタを選択的に、しかも容易に製作することができる。更には高温環境下でデプレッション動作する電界効果トランジスタとエンハンスメント動作する電界効果トランジスタとを隣接させて製作することが可能となる等の実用上多大なる効果が奏せられる。
【図面の簡単な説明】
【図１】デジタル処理における基本論理回路として用いられるインバータ回路の構成例を示す図。
【図２】本発明の第１の実施形態に係る半導体装置（電界効果トランジスタ）と、その製造手順を示す図。
【図３】本発明の第２の実施形態に係る半導体装置（電界効果トランジスタ）と、その製造手順を示す図。
【符号の説明】
１  エンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）
２  デプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）
１０  単結晶基板（サブストレイト）
１５  半絶縁性またはｎ型のＧaＮ層
１６  半絶縁性またはｐ型のＧaＮ層
２０  ｎ型のＧaＮ層
２１  ｐ型のＧaＮ層
３０  ＡlＧaＮ層（ＡlＮ層）
４０  ゲート電極（金属電極）
５０  オーミック電極
６０  サブストレイト電極
Ｇ  ゲート
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｃ  チャネル領域
【図１】
0004850993.tif 000002
【図２】
0004850993.tif 000003
【図３】
0004850993.tif 000004