(57)【特許請求の範囲】
【請求項１】
チップ等化器を備えた受信部とレイク受信部とを備えた受信機で行われる受信方法であって、
受信信号からマルチパスを検出して遅延プロファイルを作成し、該遅延プロファイルに基づいて遅延パスを選択するステップと、
前記遅延プロファイルの中の全てのマルチパスにわたってチップ等化窓を移動させ、最大出力となるチップ等化窓の位置を検出するステップと、
前記位置における前記チップ等化窓内の電力値が所定の値以上である場合には前記チップ等化器を備えた受信部を用いて受信を行うチップ等化モードを選択し、前記チップ等化窓内の電力値が所定の値以上でない場合には前記レイク受信部を用いて受信を行うレイクモードを選択するステップと、
前記チップ等化窓内の第１のパスをチェックし、出力が予め定められたしきい値未満である場合には削除し、次のパスを第１のパスとするステップと、
前記第１パスのタイミングを最も電力の強いメインパスのタイミングに合致させるステップと、を備え、前記チップ等化窓位置を前記チップ等化器へ供給する受信方法。
【請求項２】
チップ等化器を備えた受信部とレイク受信部とを備えた受信機であって、
受信信号からマルチパスを検出して遅延プロファイルを作成し、該遅延プロファイルに基づいて遅延パスを選択し、
前記遅延プロファイルの中の全てのマルチパスにわたってチップ等化窓を移動させ、最大出力となるチップ等化窓の位置を検出し、
前記位置における前記チップ等化窓内の電力値が所定の値以上である場合には前記チップ等化器を備えた受信部を用いて受信を行うチップ等化モードを選択し、前記チップ等化窓内の電力値が所定の値以上でない場合には前記レイク受信部を用いて受信を行うレイクモードを選択し、
前記チップ等化窓内の第１のパスをチェックし、出力が予め定められたしきい値未満である場合には削除し、次のパスを第１のパスとし、
前記第１パスのタイミングを最も電力の強いメインパスのタイミングに合致させるステップと、を備え、前記チップ等化窓位置を前記チップ等化器へ供給する等化器窓タイミング制御器を備える受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ等化器（ＣＬＥ：Chip Level Equalizer）を備えた受信機および受信方法に関する。
【背景技術】
【０００２】
多値変調を用いるＨＳＤＰＡにおける、マルチパス干渉によるスループットの低下を低減するためにチップ等化器を具備する受信機が使用されている。非特許文献１（信学技報ＲＣＳ２００１-２３７）には、受信した受信信号の既知信号からマルチパスのパス遅延量を算出するパスサーチャー部と、パスサーチャー部において算出した各マルチパスのパス遅延量に基づいて、パケットチャネルと同時に送信されるＣＰＩＣＨ信号の逆拡散を行うＣＰＩＣＨ逆拡散部と、逆拡散されたＣＰＩＣＨ信号を数シンボルにわたって平均化することにより、各マルチパスのチャネル推定値を算出するチャネル推定部と、逆拡散されたＣＰＩＣＨ信号よりチップあたりのノイズ電力を推定するノイズ電力推定部と、チャネル推定値とノイズ電力より受信信号を等化する時のウェイト行列を算出するウェイト計算部と、ウェイト計算部で算出されたウェイト行列を用いて受信信号の等化を行う線形等化器と、からなる受信機が開示されている。
【０００３】
特許文献１（特開２００７−６０３１３号公報）には、非特許文献１に開示される受信機においては、パスサーチャー部がブラインドでパスの位置を検索しなければならないため、オーバーサンプリング数を大きくする必要があり、等化器のウェイト行列を同じサンプリング間隔で作成する場合には、等化窓幅の大きさに比例して回路規模が大きくなり、回路規模を抑えるためには、等化窓幅を小さくしなければならず、遅延量が大きいパスモデル又は電力レベルの近い複数のパスが存在している場合には、十分な等化利得を得ることができない旨記載されている。
【特許文献１】特開２００７−６０３１３号公報
【非特許文献１】信学技報ＲＣＳ２００１-２３７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
チップ等化器は従来のレイク受信機に優る性能上の利点があるが、ハードウェアが複雑になるので、チップ等化器の等化窓幅（ｗｉｎｄｏｗ）の大きさは実用的であるべきである。また、より重要なことは、特に雑音がある状態における性能を最大限に引き出すために、ウィンドウタイミング（ｗｉｎｄｏｗ  ｔｉｍｉｎｇ）は正確で、かつ、最大の有効パスをカバーすべきである。
【０００５】
現在の３ＧＰＰ規格（リリース６）では、ＬＭＭＳＥチップ等化器は、移動システムにおいてより高い処理能力を達成するように求められている。
【０００６】
上述したように、ハードウェアの複雑度を最小限にする必要性があるので、等化器の時間枠の大きさは通常、レイク受信機に対する正常なパスサーチによって提供される遅延マルチパス範囲より非常に小さく、これらの状況で、特に雑音のあるチャネル条件において、等化器の正確で最適のタイムウィンドウを見つける効果的な方法があるべきである。
【０００７】
本発明は、できるだけ高度なシステム性能を保持するように、チップ等化器のウィンドウタイミングを追跡する効率的な４ステージの受信方法と受信機を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、次のように要約できるであろう。
【０００９】
本発明では、システム性能を最大限にするために等化器の時間枠を追跡する効果的な４ステージの方法を提案している。
【００１０】
１）広範囲のマルチパスサーチ
２）予備のチップ等化器の時間枠サーチ
３）あらかじめ選択されたチップ等化器の時間枠における雑音のある第１の経路の除去
４）第１のパスタイミングの微調整
より具体的には、本発明による受信方法は、チップ等化器を備えた受信部とレイク受信部とを備えた受信機で行われる受信方法であって、
受信信号からマルチパスを検出して遅延プロファイルを作成し、該遅延プロファイルに基づいて遅延パスを選択するステップと、
前記遅延プロファイルの中の全てのマルチパスにわたってチップ等化窓を移動させ、最大出力となるチップ等化窓の位置を検出するステップと、
前記位置における前記チップ等化窓内の電力値が所定の値以上である場合には前記チップ等化器を備えた受信部を用いて受信を行うチップ等化モードを選択し、前記チップ等化窓内の電力値が所定の値以上でない場合には前記レイク受信部を用いて受信を行うレイクモードを選択するステップと、
前記チップ等化窓内の第１のパスをチェックし、出力が予め定められたしきい値未満である場合には削除し、次のパスを第１のパスとするステップと、
前記第１パスのタイミングを最も電力の強いメインパスのタイミングに合致させるステップと、を備え、前記チップ等化窓位置を前記チップ等化器へ供給する。
【００１１】
本発明による受信機は、チップ等化器を備えた受信部とレイク受信部とを備えた受信機であって、
受信信号からマルチパスを検出して遅延プロファイルを作成し、該遅延プロファイルに基づいて遅延パスを選択し、
前記遅延プロファイルの中の全てのマルチパスにわたってチップ等化窓を移動させ、最大出力となるチップ等化窓の位置を検出し、
前記位置における前記チップ等化窓内の電力値が所定の値以上である場合には前記チップ等化器を備えた受信部を用いて受信を行うチップ等化モードを選択し、前記チップ等化窓内の電力値が所定の値以上でない場合には前記レイク受信部を用いて受信を行うレイクモードを選択し、
前記チップ等化窓内の第１のパスをチェックし、出力が予め定められたしきい値未満である場合には削除し、次のパスを第１のパスとし、
前記第１パスのタイミングを最も電力の強いメインパスのタイミングに合致させるステップと、を備え、前記チップ等化窓位置を前記チップ等化器へ供給する等化器窓タイミング制御器を備える。
【発明の効果】
【００１２】
チップ等化窓位置およびタイミングが最適化されるので、処理能力のようなシステム性能を最大限に発揮させる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施例について図面を参照して説明する。
【００１４】
図１は本発明による受信機の要部構成を示すブロック図であり、説明を簡単とするために復調部やレイク受信部は省略されている。伝送シンボルＳを含むベースバンド信号はパス１０１を通ることにより相加性白色ガウス雑音（ＡＷＧＮ：Additive White Gaussian Noise）である変動ノイズ電力σ2が印加されて受信機内に設けられた等化器窓タイミング制御器１０３およびチップ等化器１０４に入力される。受信機では的確なタイミング制御がなされたチップ等化器１０４により再生された伝送シンボルを得る。チップ等化器１０４は伝送により劣化した信号を補償する。
【００１５】
タイミング制御のプロセスは４つのステージからなる。ステージ１では、チップ等化器１０４へ、大きな遅延を含むマルチパスのタイミング情報を供給する。ステージ２では、これらの中から最も小さな遅延をチップ等化器１０４の窓タイミングとして選択する。ステージ３では、第1のパスは等化を行ううえで重要となることから、選択された窓の第1のパスがノイズを含むものである場合にこれを除去する。最後となるステージ４では、等化能力を向上するためにさらにタイミング調整を行う。
【００１６】
図２は等化器窓タイミング制御器１０３で行われるチップ等化器１０４に対するタイミング制御のプロセスを詳細に示す図である。図２に示されるように、ステージ１は遅延プロファイル（ＤＰ）生成プロセスＰ２０１、ポストＤＰ処理プロセスＰ２０２からなり、ステージ２は最大チップ等化窓選択プロセスＰ２０３、しきい値照合プロセスＰ２０４からなる。ステージ３はノイズを含む第１パス除去プロセスＰ２０５からなり、ステージ４は第1のパスタイミング調整プロセスＰ２０５からなる。以下に、図２を参照して、各ステージについて詳細に説明する。
【００１７】
ステージ１：
このステージはＷＣＤＭＡシステムにおいて従来より行われているパスサーチャーである。装置への入力は受信ベースバンドＩ／Ｑサンプルである。ＷＣＤＭＡシステムにはパイロットチャネルＣＰＩＣＨがあるので、それは、遅延プロファイル計算によって、セルサーチにより提供される正常なタイミングの辺りのある、広範なマルチパスタイミングを検出するのに用いられる。
【００１８】
遅延プロファイル生成プロセスP２０１では、遅延プロファイルが入力ベースバンド信号とローカルレプリカの間の相関器によって計算される。このローカルレプリカは、セル固有のスクランブリングコードによりスクランブルされたＣＰＩＣＨチップ信号データである。
【００１９】
ポストＤＰ処理プロセスP２０２では、遅延プロファイル計算によって検出されたすべてのマルチパスから、パス電力、遅延プロファイルの平均電力レベル、および各パスの歴史的な統計量のようないくつかの条件に基づいて適切で有用なパスを選択する。
【００２０】
通常、各検出されたパスの歴史的特性を記録するのに２つのカウンタが使用される。任意の新しく出現したパスには、該パスが有用なパスになる前に出現した時間を記録する、Ｎｅｗ  Ｃｏｕｎｔと呼ばれるカウンタがある。同様に、消滅した任意のパスには、該パスが不使用のパスになる前に消滅した時間を記録する、Ｏｌｄ  Ｃｏｕｎｔと呼ばれるカウンタがある。これらのカウンタは後のステージ３の方法で使用される。
【００２１】
なお、チップ等化器では、移動通信環境においてより大きな遅延パス範囲を取り込むために、より大きなパスサーチ範囲が必要であることに留意されたい。基本的に、使用されているマルチパスがより効果的になるにつれ、特にフェージングチャネルでは、受信品質が向上する。
【００２２】
図３は遅延プロファイル生成プロセスP２０１およびポストＤＰ処理プロセスP２０２を行う回路の構成を示すブロック図である。
【００２３】
制御器３０１は、入力ベースバンド信号とローカルレプリカ出力器３０２が出力するＣＰＩＣＨチップ信号データとの相関をとることにより遅延プロファイルを生成してポストDP処理器３０３へ出力する。ポストDP処理器３０３では、上述したいくつかの条件に基づいて適切で有用なパスを選択する。
【００２４】
ステージ２：
ここでは、チップ等化器のタイミングウィンドウが遅延プロファイル範囲より非常に小さいので、チップ等化器の最適のウィンドウ位置を見つける必要があり、さもなければチップ等化器の性能は著しく低下する。
【００２５】
図４は最大チップ等化窓選択プロセスＰ２０３、しきい値照合プロセスＰ２０４の動作を示すフローチャートである。
【００２６】
図４に示すように、チップ等化窓の予備位置は、最大となるチップ等化窓を選択することにより決定される（ステップＳ４０１）。これは、遅延プロファイル範囲にあるすべてのマルチパスにわたりチップ等化窓を移動させ、窓内のパス電力の合計（すなわち窓電力）が他のパス位置の電力以上になる位置を見つけるプロセスである。
【００２７】
その後、しきい値照合プロセスＰ２０４により、レイクモードまたはチップ等化モードの選択が行われる。これは、あらかじめ選択されたチップ等化窓の電力とすべての有効パスの合計電力のある割合との比較により行われる。等化器は、チップ等化窓の電力がすべての有効パスの合計電力よりも十分に強い場合にはチップ等化器１０４を用いるチップ等化モードに進んでチップ窓のタイミングを予め定め選択された値とし（ステップＳ４０４）、ステージ３へ移行する。また、そうでない場合にはレイク受信機を用いるレイクモードに進んで、ノーマルパスタイミングとする（ステップＳ４０３）。
【００２８】
ステージ２における上記の動作は、特開２００７−１８９２７１号公報に開示される手法と同様のものであり、該公報に開示されている内容と同じことを行うこととしてもよい。
【００２９】
ステージ３：
図５は、ステージ３で行われるノイズを含む第１パス除去プロセスＰ２０５の動作を示すフローチャートである。
【００３０】
マルチパス位置のタイミング順序が等化効果に影響を及ぼさない従来のレイク受信機と異なり、チップ等化窓の第１のパスタイミングは、複雑な数学的な機構による、マルチパスフェージングチャネル等化の基本タイミング参照であるので、はるかに重要な役割を果たしている。
【００３１】
しかし、このチップ等化ウィンドウ位置は必ずしも完全だとは限らない、すなわちこのウィンドウは、ステージ１の不完全な処理によりノイズパスで始まることがある。ノイズパスが、検出されたパス群に、特に雑音のあるチャネル条件で現れることがあるのは不思議なことではない。
【００３２】
ノイズを含む第１パス除去プロセスＰ２０５はウィンドウを適切な位置で開始させるプロセスであり、図５では、ノイズを含む第１のパスまたは弱いパスを省く処理を示している。
【００３３】
チップ等化窓の第１のパスから開始し（ステップＳ５０１）、該第１のパスの電力が最大であるかを確認する（ステップＳ５０２）。該第１のパスが最大電力のパスである場合にはステージ４に移行し、最大電力のパスでない場合には、このパスが十分に強いかどうかがチェックされる（ステップＳ５０３）。
【００３４】
パスの強度はステージ１で計算された遅延プロファイルの平均の電力と比較される。パスが十分に強くない場合には、このパスは弱いパスとして除かれ、チップ等化窓は、遅延プロファイルの次のパス位置の右（すなわち時間的により遅延される）に移動する（ステップＳ５０７）。
【００３５】
パスが強いパスの場合には、履歴状況および電力の両方が次のチェックステップで使用される。まず、新規のパス（Ｎｅｗ  Ｃｏｕｎｔ）であるかが確認される（ステップＳ５０４）。パスが新規のパスである場合には、パスの電力が最大のパスの電力（しきい値２）未満で、かつ、Ｎｅｗ  Ｃｏｕｎｔがしきい値３より大きいかが確認される（ステップＳ５０５）。パスが新規のパスでない場合には、パスの電力が最大のパスの電力（しきい値４）未満で、かつ、Ｏｌｄ  Ｃｏｕｎｔがしきい値５より大きいかが確認される（ステップＳ５０６）。これらの条件を満たす場合には、パスは弱いパスと見なされ取り除かれる（ステップＳ５０７）。そうでない場合には、プロセスは停止し、ステージ４に移行する。
【００３６】
ステージ４：
図６は、ステージ４で行われる第１のパスタイミング調整プロセスＰ２０６の動作を示すフローチャートである。
【００３７】
ハードウェアの大きさを低減する必要性によっても、チップ等化器は通常、入力データレートより低いサンプルレートで動作する。ステージ１で検出されたマルチパスタイミングはオリジナルデータサンプルの分解能なので（すなわち入力データのサンプリングレート）、第１のパスのタイミングは、サンプリング分解能が低くなった空間において、チップ等化窓のメインパス（すなわち最も強いパス）のタイミングと一致しないことが時々ある。これが発生した場合には、第１のパスタイミングを調整して（前後に移動させ）、図６に示すようにメインパスのタイミングと一致させる必要がある。
【００３８】
パスタイミング調整プロセスＰ２０６では第１のパスがメインパスであるかが確認され（ステップＳ６０１）、メインパスでない場合にはメインパスと同期しているかが確認される（ステップＳ６０２）。第１のパスがメインパスでなく、また、同期もしていないことが確認された場合には第１のパスタイミングの調整が行われ（ステップＳ６０３）、プロセスは停止する。第１のパスがメインパスである場合、もしくは、メインパスと同期していることが確認された場合にはその時点でプロセスは停止となる。
【００３９】
以上の４ステージのすべてにより、最適化されたチップ等化窓位置は、次に、チップ等化器１０４に提供され、所与のチャネル条件において処理能力のようなシステム性能を最大限に発揮させる。
【００４０】
なお、パスサーチャは周期的方法で動作するので、この最適なチップ等化窓のタイミングは、パスサーチャタイミングの更新間隔の間の等化器に利用されることに留意されたい。なお、この方法は、基本的変更をしないで、送信および／または受信ダイバーシティモードに適用可能であることにも留意されたい。
【図面の簡単な説明】
【００４１】
【図１】本発明による受信機の要部構成を示すブロック図である。
【図２】図１に示した等化器窓タイミング制御器１０３で行われるチップ等化器１０４に対するタイミング制御のプロセスを詳細に示す図である。
【図３】図２に示した遅延プロファイル生成プロセスP２０１およびポストＤＰ処理プロセスP２０２を行う回路の構成を示すブロック図である。
【図４】図２に示した最大チップ等化窓選択プロセスＰ２０３、しきい値照合プロセスＰ２０４の動作を示すフローチャートである。
【図５】図２に示したノイズを含む第１パス除去プロセスＰ２０５の動作を示すフローチャートである。
【図６】図２に示した第１のパスタイミング調整プロセスＰ２０６の動作を示すフローチャートである。
【符号の説明】
【００４２】
１０１    パス
１０３    等化器窓タイミング制御器
１０４    チップ等化器
【図１】
0004910952.tif 000002
【図２】
0004910952.tif 000003
【図３】
0004910952.tif 000004
【図４】
0004910952.tif 000005
【図５】
0004910952.tif 000006
【図６】
0004910952.tif 000007