(57)【特許請求の範囲】
【請求項１】
炭化珪素単結晶を＜１１−２０＞方向に成長した（１１−２０）面、さらにはその面にエピタキシャル成長を行った面上に、ソース、ドレインおよびゲートを形成した電界効果トランジスタであって、
前記ゲートの電極は、前記炭化珪素単結晶の積層欠陥の方向に対して、時計周りあるいは反時計周りに４５°以上９０°未満または９０°超１３５°以下の方向に配置してなり、かつソース−ドレイン間を流れる電流が前記積層欠陥を１回以下横切るように、ソース−ドレイン間隔を設定したことを特徴とする電界効果トランジスタ。
【請求項２】
炭化珪素単結晶を＜１−１００＞方向に成長した（１−１００）面、さらにはその面にエピタキシャル成長を行った面上に、ソース、ドレインおよびゲートを形成した電界効果トランジスタであって、
前記ゲートの電極は、前記炭化珪素単結晶の積層欠陥の方向に対して、時計周りあるいは反時計周りに４５°以上９０°未満または９０°超１３５°以下の方向に配置してなり、かつソース−ドレイン間を流れる電流が前記積層欠陥を１回以下横切るように、ソース−ドレイン間隔を設定したことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）単結晶基板にエピタキシャル成長あるいはイオン注入によって形成された導電層上に作成される電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）は、耐熱性及び機械的強度に優れ、物理的、化学的に安定なことから、耐環境性半導体材料として注目されている。また、近年、高周波高耐圧電子デバイス等の基板ウェハとしてＳｉＣ単結晶ウェハの需要が高まっている。
【０００３】
ＳｉＣ単結晶ウェハを用いて、電力デバイス、高周波デバイスなどを作製する場合には、通常ウェハ上に熱ＣＶＤ法（熱化学蒸着法）と呼ばれる方法を用いて、ＳｉＣ薄膜をエピタキシャル成長させたり、イオン注入法により直接ドーパントを打ち込んだりするのが一般的である。
【０００４】
この際、ＳｉＣウェハの面方位としては、通常（０００１）面あるいは（０００−１）面が用いられるが、これらの面にはマイクロパイプと呼ばれる貫通転位が５０〜１００個／ｃｍ2程度存在し、イオン注入法においてはもとより、エピタキシャル成長においても、マイクロパイプはそのまま引き継がれる。
【０００５】
マイクロパイプの上に作成されたデバイスは、特性が劣化することが知られており（例えば、Ｔ．  Ｋｉｍｏｔｏ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．  Ｄｅｖｉｃｅｓ  ４６（３）  ｐｐ．４７１−４７７，１９９９）、マイクロパイプの低減が急務となっている。
【０００６】
一方、Ｔａｋａｈａｓｈｉらは、＜１−１００＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ単結晶にはマイクロパイプが存在しないことを示しており（Ｊ．  Ｔａｋａｈａｓｈｉ  ｅｔ  ａｌ．，  Ｊ．  Ｃｒｙｓｔ．  Ｇｒｏｗｔｈ  １３５，  １９９４）、さらに、Ｙａｎｏらは、（１１−２０）面を持つウェハに成長したエピタキシャル薄膜を用いて、ＭＯＳデバイスを試作し、４Ｈ−ＳｉＣの場合、従来の（０００１）面を用いた場合に比べ、電子移動度が約２０倍になることを示す（Ｈ．  Ｙａｎｏ  ｅｔ．  ａｌ，  Ｍａｔｅｒ．  Ｓｃｉ．  Ｆｏｒｕｍ  ３３８−３４２，  ２０００）など、（１１−２０）面を持つウェハ上に成長したエピタキシャル薄膜に対する注目が高まっている。
【０００７】
しかしながら、６Ｈ−ＳｉＣの場合、＜１−１００＞方向に成長したＳｉＣ結晶の（１−１００）面においては（０００−１）面の約１０００倍、＜１１−２０＞方向に成長したＳｉＣ結晶の（１１−２０）面においても約１００倍の積層欠陥と呼ばれる欠陥が存在し、４Ｈ−ＳｉＣにおいても、６Ｈの場合の１／１０程度にはなるが、同様に積層欠陥が存在する。このようなウェハ上にエピタキシャル成長を行っても、積層欠陥は引き継がれると考えられ、これらの面上に形成されたデバイスに悪影響を及ぼすことが懸念されている。
【０００８】
上述のＹａｎｏらの結果は、ｃ軸方向に成長したＳｉＣ単結晶をｃ軸と平行、いわゆる縦切りして得た（１１−２０）面のウェハを用いた結果であり、この場合は、ウェハ内に積層欠陥がほとんど存在しないため、その影響を考慮する必要がない。しかし、縦切りによって大口径の（１−１００）面あるいは（１１−２０）面をもつウェハを得るためには、その口径と同じ長さ以上にｃ軸方向へＳｉＣを成長させ、かつ太くする必要があり、技術的に困難である。
【０００９】
そこで、（１−１００）面あるいは（１１−２０）面が出ているウェハを種結晶として、＜１−１００＞方向あるいは＜１１−２０＞方向へ口径拡大成長をして、単結晶を育成し、これからウェハを作成することが現実的であるが、この場合には、上述したように積層欠陥の問題が不可避である。
【００１０】
したがって、＜１−１００＞方向あるいは＜１１−２０＞方向に成長したＳｉＣウェハの（１−１００）面あるいは（１１−２０）面、さらには、それらの面にエピタキシャル成長を行った面では、マイクロパイプが存在せず、ＭＯＳの電子移動度も向上し、歩留りと素子特性の両方を改善する有効な方法であるが、デバイスに対する積層欠陥の影響を回避できるか、と言う新たな問題が発生した。
【００１１】
【発明が解決しようとする課題】
本発明は、上記問題点であるデバイスに対する積層欠陥の影響を回避したＳｉＣ電界効果トランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、＜１−１００＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ結晶の（１−１００）面あるいは（１１−２０）面、さらにはそれらの面にエピタキシャル成長を行った面上にデバイスを形成する際に、デバイス内で電流の流す方向を限定することにより、上記課題を解決できることを見い出し、完成したものである。
【００１３】
即ち、本発明は、
（１）炭化珪素単結晶を＜１１−２０＞方向に成長した（１１−２０）面、さらにはその面にエピタキシャル成長を行った面上に、ソース、ドレインおよびゲートを形成した電界効果トランジスタであって、前記ゲートの電極は、前記炭化珪素単結晶の積層欠陥の方向に対して、時計周りあるいは反時計周りに４５°以上９０°未満または９０°超１３５°以下の方向に配置してなり、かつソース−ドレイン間を流れる電流が前記積層欠陥を１回以下横切るように、ソース−ドレイン間隔を設定したことを特徴とする電界効果トランジスタ、
（２）炭化珪素単結晶を＜１−１００＞方向に成長した（１−１００）面、さらにはその面にエピタキシャル成長を行った面上に、ソース、ドレインおよびゲートを形成した電界効果トランジスタであって、前記ゲートの電極は、前記炭化珪素単結晶の積層欠陥の方向に対して、時計周りあるいは反時計周りに４５°以上９０°未満または９０°超１３５°以下の方向に配置してなり、かつソース−ドレイン間を流れる電流が前記積層欠陥を１回以下横切るように、ソース−ドレイン間隔を設定したことを特徴とする電界効果トランジスタ、である。
【００１４】
【発明の実施の形態】
まず、デバイス動作に及ぼす積層欠陥の影響について述べる。
【００１５】
ＳｉＣウェハ内に存在する積層欠陥は、線状のトラップになると考えられ、ここに電子がトラップされると、周囲に空乏層が形成されてポテンシャルが高くなり、電子の流れすなわち電流に対する障壁になると考えられている。
【００１６】
このようなトラップが存在する基板にデバイスを作成した場合、積層欠陥を横切る方向への電流は、このポテンシャルの影響で流れにくくなり、デバイス動作に必要な設定値よりも小さい電流しか得られず、デバイスとして十分な動作をしなくなることが予想される。そこで、本発明においては、電流が積層欠陥を横切る頻度を減らせば、積層欠陥の影響を回避できると判断した。
【００１７】
電界効果トランジスタを考えた場合、ゲート電極の方向が積層欠陥の方向と平行であると、ソース−ドレイン間電流が積層欠陥を垂直に横切り、その影響を最も受けやすくなるため、ゲート電極の方向が積層欠陥の方向に対し、ある角度範囲になっていることが必要である。
【００１８】
ソース−ドレイン間を流れる電子が、複数回この欠陥を横切ると、指数関数的にエネルギーを失い、すなわち電流が急激に流れにくくなると考えられるが、１回だけならばその影響は小さいとみなせる。
【００１９】
測定より、積層欠陥密度は４μｍの間隔に１本存在することが確かめられており、通常のデバイス構造では、ソース−ドレイン間隔が５μｍであるため、ソース−ドレイン間を流れる電子が１回だけ積層欠陥を横切るためには、積層欠陥方向と電流方向の角度をθとすると、θ＝ｓｉｎ-1（（３〜４）／５）、すなわち４５°よりも小さい角度になっていれば、積層欠陥を横切る回数は１以下となる。これは、ゲート電極の方向を基準とし、その一方向から見れば積層欠陥方向とのなす角度が４５°以上必要ということになり、それと反対方向からは１３５°以下となる。
【００２０】
また、最適値としては、電流が積層欠陥を横切らない状態、すなわちゲート電極の方向と積層欠陥方向が９０°である。具体的に本発明では、＜１−１００＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ結晶の（１−１００）面あるいは（１１−２０）面、さらにはそれらの面にエピタキシャル成長を行った面上に、電界効果トランジスタを形成する際に、＜１−１００＞方向あるいは＜１１−２０＞方向から時計周りあるいは反時計周りに４５°以上１３５°以下の方向にゲート電極を形成するものである。
【００２１】
これは、結晶を＜１−１００＞方向あるいは＜１１−２０＞方向に成長した場合、ｃ軸方向に成長した結晶の縦切りとは異なり、積層欠陥の発生が不可避であり、＜１−１００＞方向に成長した（１−１００）面では＜１１−２０＞方向に、＜１１−２０＞方向に成長した（１１−２０）面では＜１−１００＞方向に、積層欠陥が存在するためである。
【００２２】
実際に、上述の方向にゲート電極を形成したところ、通常試作されている（０００１）面上のデバイスと同等の特性が得られ、このことから、積層欠陥が影響せず、良好なデバイス特性が得られていることが確認できた。
【００２３】
＜１−１００＞方向あるいは＜１１−２０＞方向に成長した結晶の（１−１００）面あるいは（１１−２０）面は、ｃ軸方向に成長した結晶の縦切りよりも大口径化が容易であり、したがって、ウェハのコストを下げることができ、その点でも本発明による意義は大きい。
【００２４】
【実施例】
（実施例）
図１は、電界効果トランジスタを形成するために、＜１１−２０＞方向に成長したＳｉＣ単結晶ウェハの（１１−２０）面上に、エピタキシャル成長を行った基板の断面図である。
【００２５】
１がＳｉＣウェハ、２がエピタキシャル成長したＳｉＣバッファ層で、基板の荒れ、ひずみ等の影響を上方へ伝えないようにするものである。３がエピタキシャル成長したＳｉＣ活性層で、この例では、窒素がドーピングしてあり、電流が流れるようになっている。
【００２６】
このような基板を用いて、電界効果トランジスタを形成する手順を、図２で説明する。
【００２７】
まず、図２（ａ）に示すように、デバイスを作成する領域をフォトレジスト４でカバーし、それ以外の部分を反応性イオンエッチング等の方法でバッファ層までエッチングする。
【００２８】
次に、図２（ｂ）に示すように、ソース電極５、ドレイン電極６のためのパターンをフォトリソグラフィー等の方法で形成し、金属蒸着、リフトオフ等の方法で電極形成を行う。
【００２９】
次に、図２（ｃ）に示すように、ゲート電極７を図２（ｂ）と同様の方法で形成し、電界効果トランジスタが完成する。
【００３０】
この例においては、図２（ｃ）で、紙面と垂直の方向がゲートの方向になるため、この方向が、＜１−１００＞方向から時計周りあるいは反時計周りに４５°以上１３５°以下になっていなければならない。これは、あらかじめ積層欠陥の方向を確認しておき、図２（ａ）の時点で、ゲートが入るべき方向が上述のようになるように、パターンを形成すればよい。
【００３１】
このようにして作成した電界効果トランジスタのドレイン電圧−ドレイン電流特性について、ゲート電極方向が＜１−１００＞方向から９０°の場合の例を、図３に示す。
【００３２】
通常の（０００１）面上に形成した電界効果トランジスタと同様の特性を示しており、ピンチオフ特性も良好で、積層欠陥による影響は現われていないことが分かる。
【００３３】
本実施例においては、＜１１−２０＞方向に成長したＳｉＣ結晶の（１１−２０）面について述べたものであるが、＜１−１００＞方向に成長したＳｉＣ結晶の（１−１００）面についても同様である。
【００３４】
（比較例）
比較例として、電流の流す方向を考慮していない場合、例えば、実施例と同じエピタキシャル基板を用い、ゲートの方向が＜１−１００＞方向の場合の電界効果トランジスタのドレイン電圧−ドレイン電流特性を、図４に示す。
【００３５】
まず、実施例に比べ、電流の絶対値が２桁程度小さいことが分かる。また、良好なピンチオフ特性も示さず、前述の積層欠陥に起因する電子トラップの影響で、電流の正常な流れが妨げられていると判断される。
【００３６】
ところで、本発明は、実施例のような金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のみならず、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や接合トランジスタ（ＪＦＥＴ）にも適用できることは明らかである。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、＜１−１００＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ結晶の（１−１００）面あるいは（１１−２０）面、さらにはそれらの面にエピタキシャル成長を行った面上に、電気的特性の優れた電子デバイス等を作製することができる。
【００３８】
これらの面にはマイクロパイプが存在しないため、製造歩留まりを上げることができる。さらに、＜１−１００＞方向あるいは＜１１−２０＞方向に成長した結晶の（１−１００）面あるいは（１１−２０）面は、ｃ軸方向に成長した結晶の縦切りよりも大口径化が容易であり、ウェハのコスト低減の効果もある。
【図面の簡単な説明】
【図１】  本発明が適用されるエピタキシャル成長基板の断面図である。
【図２】  本発明によって形成される電界効果トランジスタのプロセスフロー図である。
【図３】  本発明によって形成された電界効果トランジスタのドレイン電圧−ドレイン電流特性を示す図である。
【図４】  従来方法によって形成された電界効果トランジスタのドレイン電圧−ドレイン電流特性を示す図である。
【符号の説明】
１  ＳｉＣウェハ
２  エピタキシャル成長したＳｉＣバッファ層
３  エピタキシャル成長したＳｉＣ活性層
４  フォトレジスト
５  ソース電極
６  ドレイン電極
７  ゲート電極
【図１】
0005020436.tif 000002
【図２】
0005020436.tif 000003
【図３】
0005020436.tif 000004
【図４】
0005020436.tif 000005