(57)【特許請求の範囲】
【請求項１】
各シーケンス・プログラムをそれぞれ格納する二以上の所定数のシーケンスエリアと、前記各シーケンス・プログラムをそれぞれ実行するための演算を行うシーケンス演算部と、各制御対象に対応する各レジスタアドレスをそれぞれ保持し、前記各シーケンスエリアと一対一に対応する前記所定数のレジスタエリアと、を含む中央演算処理装置と、
前記各シーケンスエリアの前記各シーケンス・プログラムを前記シーケンス演算部でそれぞれ実行することにより前記各制御対象に対応して生成される各制御信号がいずれの前記シーケンスエリアの前記各シーケンス・プログラムに基づいて生成されたかに応じて、前記各制御信号に対応する前記各レジスタアドレスを前記各制御対象に対応付けるアドレス変換を行うアドレスコンバータと、
アドレス変換された前記各レジスタアドレスに対応する入出力インタフェースとして共通に用いられる複数の入出力端子と、
を備え、
前記アドレスコンバータは、前記各シーケンスエリアの前記各シーケンス・プログラムを前記シーケンス演算部でそれぞれ実行することにより生成される前記各制御信号と、前記各制御信号により制御される前記各制御対象との対応関係を規定すると共に、前記各制御信号の前記各入出力端子への割り当てを規定した入出力テーブルを備え、
前記各レジスタエリアにそれぞれ保持されている前記各レジスタアドレスは、レジスタアドレス名に加えて、対応する前記各シーケンスエリアに応じた各ＰＬＣ番号をアドレスデータの一部として有し、
前記アドレスコンバータは、前記各制御信号が対応する前記各レジスタアドレス及び前記各ＰＬＣ番号を前記アドレスデータとして前記各レジスタエリアから受け取り、前記入出力テーブルを参照して前記各レジスタアドレス及び前記各ＰＬＣ番号を前記各制御対象と照合することにより、前記各制御信号の前記各レジスタアドレス及び前記各ＰＬＣ番号を前記各制御対象に対応する個別のアドレスにアドレス変換し、且つ、前記各制御信号を前記各入出力端子に割り当てることを特徴とするプログラマブル・ロジック・コントローラ。
【請求項２】
前記各レジスタエリアは、それぞれの第１のエリアにおいて、個別の前記レジスタアドレスを保持し、それぞれの第２のエリアにおいて共通のレジスタアドレスを保持することを特徴とする請求項１に記載のプログラマブル・ロジック・コントローラ。
【請求項３】
前記共通のレジスタアドレスおよび前記各シーケンスエリアの前記各シーケンスプログラムによって、前記各制御対象に対して共通の制御動作を実行することを特徴とする請求項２に記載のプログラマブル・ロジック・コントローラ。
【請求項４】
共有される前記一部のレジスタアドレスは、レジスタアドレス名に加えて、前記一部のレジスタアドレスに対応する各制御信号が前記各シーケンスエリアの前記各シーケンスプログラムのリンクによって生成されることを示す所定のＰＬＣ番号をアドレスデータの一部として有していることを特徴とする請求項３に記載のプログラマブル・ロジック・コントローラ。
【請求項５】
前記各シーケンスエリアと前記シーケンス演算部との間及び前記シーケンス演算部と前記各レジスタエリアとの間にそれぞれ配設され、相互に対応する前記シーケンスエリア及び前記レジスタエリアを選択的に前記シーケンス演算部と接続する第１及び第２の切替スイッチを備えていることを特徴とする請求項１乃至４のいずれか一項に記載のプログラマブル・ロジック・コントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル・ロジック・コントローラ（Programmable Logic Controller：ＰＬＣ）に関する。
【背景技術】
【０００２】
複数台のプログラマブル・ロジック・コントローラにより制御される機器を使用する場合、又は、複数台の同一機器を並列的に使用する場合には、通常、複数台のプログラマブル・ロジック・コントローラが必要とされる。
【０００３】
図５は、２台のプログラマブル・ロジック・コントローラが対象機器の制御に並列的に使用される場合の両プログラマブル・ロジック・コントローラの構成を示すブロック図である。
【０００４】
プログラマブル・ロジック・コントローラＰＬＣ１０，ＰＬＣ２０は、シーケンス・プログラムを格納するシーケンス（プログラム）エリアＳＡ１０，ＳＡ２０と、シーケンス・プログラムを実行するための演算を行うシーケンス演算部ＳＯＵ１０，ＳＯＵ２０と、各制御対象に対応するレジスタアドレスを保持するレジスタエリアＲ１０，Ｒ２０とをそれぞれＣＰＵ（中央演算処理装置）内に備え、さらに、シーケンス・プログラムを実行することにより各制御対象に対応して生成される各制御信号の各レジスタアドレスに対応する入出力インタフェースとしての入出力端子Ｉ／Ｏ１０，Ｉ／Ｏ２０をそれぞれ備えている。
【０００５】
図６は、図５に示す各プログラマブル・ロジック・コントローラにおける動作手順を示すフローチャートである。
【０００６】
各プログラマブル・ロジック・コントローラは、最初にＣＰＵの初期化を行ってから（ステップＳ１００）、シーケンス・プログラムを実行し（ステップＳ１０１）、その結果として各制御対象に対応して生成される各制御信号を、それらの各レジスタアドレスに対応する入出力端子Ｉ／Ｏに対応付けて（ステップＳ１０２）、出力する。
【０００７】
プログラマブル・ロジック・コントローラＰＬＣ１０，ＰＬＣ２０が同一機種である場合、レジスタエリアＲ１０，Ｒ２０にそれぞれ保持されているレジスタアドレスは重複することとなるが、プログラマブル・ロジック・コントローラＰＬＣ１０，ＰＬＣ２０は、各レジスタアドレスにそれぞれ対応する入出力端子Ｉ／Ｏ１０，Ｉ／Ｏ２０をそれぞれ別個独立に備えているので、アドレスが重複することによる問題は発生しない。
【０００８】
しかし、複数台のプログラマブル・ロジック・コントローラを使用する場合、設備コストの増加、設備設置スペースの拡大、消費電力の増加等の問題があり、さらに、複数台のプログラマブル・ロジック・コントローラの相互間通信がある場合には、相互間通信におけるノイズ対策を講ずることも必要になるという問題がある。
【０００９】
一方、上述のように、複数台のプログラマブル・ロジック・コントローラにより制御される機器を使用する場合、又は、複数台の同一機器を並列的に使用する場合に、複数台のプログラマブル・ロジック・コントローラの機能をより高性能な一台のプログラマブル・ロジック・コントローラに集約して、その一台のプログラマブル・ロジック・コントローラにより対象機器を制御することもある。
【００１０】
しかし、一台のプログラマブル・ロジック・コントローラに複数台のプログラマブル・ロジック・コントローラの機能を兼備させる場合には、制御対象となる機器のリレー、接点等のアドレスが重複することによる問題を回避するべく、シーケンスプログラムを変更することが必要となって、その手間及びコストを要し、やはり問題である。
【００１１】
アドレス変換を行う構成は、従来のシミュレーション装置等に含まれていることがあるが（例えば、特許文献１，２を参照。）、それらの従来の技術は、一台のプログラマブル・ロジック・コントローラに複数台のプログラマブル・ロジック・コントローラの機能を兼備させる場合の問題を解決するものではない。
【特許文献１】特開平９−２３０９２３号公報
【特許文献２】特開２００２−３５８１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記問題に鑑みてなされたものであり、その目的は、シーケンスプログラムを変更することなく複数台のプログラマブル・ロジック・コントローラの機能を一台で兼備し得るプログラマブル・ロジック・コントローラを提供することである。
【課題を解決するための手段】
【００１３】
本発明に係るプログラマブル・ロジック・コントローラの一態様によれば、各シーケンス・プログラムをそれぞれ格納する二以上の所定数のシーケンスエリアと、前記各シーケンス・プログラムをそれぞれ実行するための演算を行うシーケンス演算部と、各制御対象に対応する各レジスタアドレスをそれぞれ保持し、前記各シーケンスエリアと一対一に対応する前記所定数のレジスタエリアと、を含む中央演算処理装置と、
前記各シーケンスエリアの前記各シーケンス・プログラムを前記シーケンス演算部でそれぞれ実行することにより前記各制御対象に対応して生成される各制御信号がいずれの前記シーケンスエリアの前記各シーケンス・プログラムに基づいて生成されたかに応じて、前記各制御信号に対応する前記各レジスタアドレスを前記各制御対象に対応付けるアドレス変換を行うアドレスコンバータと、
アドレス変換された前記各レジスタアドレスに対応する入出力インタフェースとして前記所定数のシーケンスエリアに用いられる複数の入出力端子と、
を備え、
前記アドレスコンバータは、前記各シーケンスエリアの前記各シーケンス・プログラムを前記シーケンス演算部でそれぞれ実行することにより生成される前記各制御信号と、前記各制御信号により制御される前記各制御対象との対応関係を規定すると共に、前記各制御信号の前記各入出力端子への割り当てを規定した入出力テーブルを備え、
前記各レジスタエリアにそれぞれ保持されている前記各レジスタアドレスは、レジスタアドレス名に加えて、対応する前記各シーケンスエリアに応じた各ＰＬＣ番号をアドレスデータの一部として有し、
前記アドレスコンバータは、前記各制御信号が対応する前記各レジスタアドレス及び前記各ＰＬＣ番号を前記アドレスデータとして前記各レジスタエリアから受け取り、前記入出力テーブルを参照して前記各レジスタアドレス及び前記各ＰＬＣ番号を前記各制御対象と照合することにより、前記各制御信号の前記各レジスタアドレス及び前記各ＰＬＣ番号を前記各制御対象に対応する個別のアドレスにアドレス変換し、且つ、前記各制御信号を前記各入出力端子に割り当てることを特徴とする。
【００１４】
前記各レジスタエリアは、それぞれの第１のエリアにおいて、個別の前記レジスタアドレスを保持し、それぞれの第２のエリアにおいて共通のレジスタアドレスを保持してよい。
【００１５】
前記共通のレジスタアドレスおよび前記各シーケンスエリアの前記各シーケンスプログラムによって、前記各制御対象に対して共通の制御動作を実行してよい。
【００１９】
この場合、共有される上記一部のレジスタアドレスは、レジスタアドレス名に加えて、上記一部のレジスタアドレスに対応する各制御信号が上記各シーケンスエリアの上記各シーケンスプログラムのリンクによって生成されたものであることを示す所定のＰＬＣ番号をアドレスデータの一部として有しているものとするとよい。
【００２０】
本発明に係るプログラマブル・ロジック・コントローラの上記一態様において、上記各シーケンスエリアと上記シーケンス演算部との間及び上記シーケンス演算部と上記各レジスタエリアとの間にそれぞれ配設され、相互に対応する上記シーケンスエリア及び上記レジスタエリアを選択的に上記シーケンス演算部と接続する第１及び第２の切替スイッチを備えているものとするとよい。
【発明の効果】
【００２１】
本発明に係るプログラマブル・ロジック・コントローラの一態様は、上記構成により、シーケンスプログラムを変更することなく複数台のプログラマブル・ロジック・コントローラの機能を一台で兼備することができ、複数台のプログラマブル・ロジック・コントローラを使用する場合と比較しても、設備コストの低減、設備設置スペースの縮小、消費電力の低減を図ることができ、複数のプログラマブル・ロジック・コントローラの相互間通信におけるノイズ対策も不要になるという効果も得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係るプログラマブル・ロジック・コントローラの実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
図１は、複数台のプログラマブル・ロジック・コントローラの機能を一台で兼備する本発明の実施の一形態に係るプログラマブル・ロジック・コントローラの構成を示すブロック図である。
【００２４】
本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１は、各シーケンス・プログラムをそれぞれ格納するシーケンス（プログラム）エリアＳＡ１及びＳＡ２と、各シーケンス・プログラムをそれぞれ実行するための演算を行うシーケンス演算部ＳＯＵと、各制御対象に対応する各レジスタアドレスをそれぞれ保持し、各シーケンスエリアＳＡ１及びＳＡ２と一対一に対応するレジスタエリアＲ１及びＲ２と、をＣＰＵ（中央演算処理装置）内に備え、さらに、各シーケンスエリアＳＡ１及びＳＡ２にそれぞれ格納された各シーケンス・プログラムをシーケンス演算部ＳＯＵでそれぞれ実行することにより各制御対象に対応して生成される各制御信号がいずれのシーケンスエリアＳＡ１，ＳＡ２のシーケンス・プログラムに基づいて生成されたかに応じて、各制御信号に対応する各レジスタアドレスを各制御対象に対応付けるアドレス変換を行うアドレスコンバータＡＣ１と、アドレス変換された各レジスタアドレスに対応する入出力インタフェースとして兼用される入出力端子Ｉ／Ｏと、を備えている。
【００２５】
また、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１は、各シーケンスエリアＳＡ１及びＳＡ２とシーケンス演算部ＳＯＵとの間及びシーケンス演算部ＳＯＵと各レジスタエリアＲ１及びＲ２との間にそれぞれ配設され、相互に対応するシーケンスエリアＳＡ１及びレジスタエリアＲ１、又は、シーケンスエリアＳＡ２及びレジスタエリアＲ２を選択的にシーケンス演算部ＳＯＵと接続する切替スイッチＳＷ１及びＳＷ２を備えている。
【００２６】
切替スイッチＳＷ１及びＳＷ２は、シーケンス演算部ＳＯＵがシーケンスエリアＳＡ１のシーケンス・プログラムを実行するときは、シーケンスエリアＳＡ１及びレジスタエリアＲ１とシーケンス演算部ＳＯＵとを接続し、シーケンス演算部ＳＯＵがシーケンスエリアＳＡ２のシーケンス・プログラムを実行するときは、シーケンスエリアＳＡ２及びレジスタエリアＲ２とシーケンス演算部ＳＯＵとを接続するように制御される。
【００２７】
レジスタエリアＲ１及びＲ２にそれぞれ保持されている各レジスタアドレスは、見かけ上重複していても、対応する各シーケンスエリアＳＡ１及びＳＡ２ごとに独立しており、各制御対象に対応して生成される各制御信号がいずれのシーケンスエリアＳＡ１，ＳＡ２のシーケンス・プログラムに基づいて生成されたかに応じて、制御対象となる機器の別個のリレー、接点等に対応して、アドレスコンバータＡＣ１によりアドレス変換されて、各入出力端子Ｉ／Ｏに割り当てられる。このアドレスコンバータＡＣ１の構成について、図２を参照して説明する。
【００２８】
図２は、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１に備えられたアドレスコンバータＡＣ１の構成を示すブロック図である。
【００２９】
アドレスコンバータＡＣ１は、各シーケンスエリアＳＡ１及びＳＡ２の各シーケンス・プログラムをシーケンス演算部ＳＯＵでそれぞれ実行することにより生成される各制御信号と、各制御信号により制御される機器のリレー、接点等の各制御対象との対応関係を規定すると共に、各制御信号の各入出力端子への割り当てを規定した入出力テーブルＴ１を備えている。
【００３０】
各シーケンスエリアＳＡ１及びＳＡ２に格納された各シーケンス・プログラムがシーケンス演算部ＳＯＵでそれぞれ実行されて各制御対象に対応する各制御信号が生成されると、アドレスコンバータＡＣ１は、各制御信号が対応するレジスタアドレスと共に、各制御信号が各シーケンスエリアＳＡ１及びＳＡ２のシーケンス・プログラムのいずれに基づいて生成されたかを示すＰＬＣ番号を各制御信号のアドレスデータとして各レジスタエリアＲ１及びＲ２から受け取り、入出力テーブルＴ１を参照してそのレジスタアドレス及びＰＬＣ番号を制御対象と照合することにより、各制御信号のレジスタアドレス及びＰＬＣ番号は、各制御対象に対応する個別のアドレスにアドレス変換され、各制御信号は、その入出力先としていずれかの入出力端子Ｉ／Ｏに割り当てられる。即ち、各制御信号のレジスタアドレスは、各制御信号がいずれのシーケンスエリアＳＡ１，ＳＡ２のシーケンス・プログラムに基づいて生成されたかに応じて、各制御対象に対応する個別のアドレスにアドレス変換され、各制御信号は、対応する各入出力端子Ｉ／Ｏに割り当てられる。
【００３１】
従って、レジスタエリアＲ１及びＲ２にそれぞれ保持されている各レジスタアドレスは、レジスタアドレス名に加えて、対応する各シーケンスエリアＳＡ１及びＳＡ２に応じたＰＬＣ番号をアドレスデータの一部として有している。
【００３２】
また、入出力テーブルＴ１に規定されるアドレスデータの具体例としては、各制御信号のアドレスデータであるＰＬＣ番号、転送元アドレス及び転送元ビット、並びに、各制御信号に対応する各制御対象のアドレスデータである転送先アドレス及び転送先ビットを含むものとすることが考えられる。
【００３３】
尚、レジスタエリアＲ１とレジスタエリアＲ２とは、相互に完全に独立していてもよいが、一部のエリア及び一部のレジスタアドレスを共有して保持し、シーケンスエリアＳＡ１及びＳＡ２の両シーケンスプログラムをリンクさせるようにしてもよい。この場合、共有される一部のレジスタアドレスに対応する制御信号のＰＬＣ番号は、当該制御信号がシーケンスエリアＳＡ１及びＳＡ２における両シーケンスプログラムのリンクによって生成されたものであることを示す所定のＰＬＣ番号とされる。このように、レジスタエリアＲ１とレジスタエリアＲ２とに共有エリア及び共有レジスタアドレスを設けることにより、例えば、一方のシーケンスエリアＳＡ１のシーケンスプログラムに基づく制御動作と他方のシーケンスエリアＳＡ２のシーケンスプログラムに基づく制御動作とを交互に実行させたり、一方のシーケンスエリアＳＡ１のシーケンスプログラムに基づく制御動作と他方のシーケンスエリアＳＡ２のシーケンスプログラムに基づく制御動作とシーケンスエリアＳＡ１及びＳＡ２の両シーケンスプログラムのリンクに基づく共通の制御動作とを順次に実行させる等、一方の制御動作と他方の制御動作との実行タイミングの関係を制御することができる。
【００３４】
図３は、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の第１の動作手順を示すフローチャートである。
【００３５】
第１の動作手順に従う場合における本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１は、図３に示すように、最初に、各シーケンスエリア及び各レジスタエリア等の内部メモリを含むＣＰＵの初期化を行うと共に、アドレスコンバータＡＣ１に設けられる入出力テーブルＴ１の解析を行う（ステップＳ０）。
【００３６】
その後、一方のシーケンスエリアＳＡ１のシーケンスプログラムを実行するための演算処理（ステップＳ１）と、他方のシーケンスエリアＳＡ２のシーケンスプログラムを実行するための演算処理（ステップＳ２）とをシーケンス演算部ＳＯＵで順次に実行し、その後、各シーケンスエリアＳＡ１及びＳＡ２の各シーケンス・プログラムの実行により生成された各制御信号のレジスタアドレス及びＰＬＣ番号に応じて、各制御信号がアドレスコンバータＡＣ１によりその入出力先としていずれかの入出力端子Ｉ／Ｏに割り当てられる（ステップＳ３）。
【００３７】
この第１の動作手順では、レジスタエリアＲ１とレジスタエリアＲ２とが相互に完全に独立し、シーケンスエリアＳＡ１及びＳＡ２の両シーケンスプログラムがリンクしていない場合を想定し、一方のシーケンスエリアＳＡ１のシーケンスプログラムと他方のシーケンスエリアＳＡ２のシーケンスプログラムとをそれぞれ実行した後、アドレス変換による各制御信号の各入出力端子Ｉ／Ｏへの割り当てを順次に行っている。
【００３８】
図４は、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の第２の動作手順を示すフローチャートである。
【００３９】
第２の動作手順に従う場合における本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１は、図４に示すように、最初に、各シーケンスエリア及び各レジスタエリア等の内部メモリを含むＣＰＵの初期化を行うと共に、アドレスコンバータＡＣ１に設けられる入出力テーブルＴ１の解析を行う（ステップＳ１０）。
【００４０】
その後、一方のシーケンスエリアＳＡ１のシーケンスプログラムを実行するための演算処理をシーケンス演算部ＳＯＵで行い（ステップＳ１１）、シーケンスエリアＳＡ１のシーケンス・プログラムの実行により生成された各制御信号のレジスタアドレス及びＰＬＣ番号に応じて、各制御信号がアドレスコンバータＡＣ１によりその入出力先としていずれかの入出力端子Ｉ／Ｏに割り当てられる（ステップＳ１２）。
【００４１】
次いで、他方のシーケンスエリアＳＡ２のシーケンスプログラムを実行するための演算処理をシーケンス演算部ＳＯＵで行い（ステップＳ２１）、シーケンスエリアＳＡ２のシーケンス・プログラムの実行により生成された各制御信号のレジスタアドレス及びＰＬＣ番号に応じて、各制御信号がアドレスコンバータＡＣ１によりその入出力先としていずれかの入出力端子Ｉ／Ｏに割り当てられる（ステップＳ２２）。
【００４２】
この第２の動作手順では、レジスタエリアＲ１とレジスタエリアＲ２とに共有エリア及び共有レジスタアドレスが設けられ、シーケンスエリアＳＡ１及びＳＡ２の両シーケンスプログラムのリンクに基づいて一部の制御信号が生成されることを想定している。
【００４３】
そこで、最後に、シーケンスエリアＳＡ１及びＳＡ２の両シーケンスプログラムのリンクに基づいて生成された各制御信号のレジスタアドレス及びＰＬＣ番号に応じて、各制御信号がアドレスコンバータＡＣ１によりその入出力先としていずれかの入出力端子Ｉ／Ｏに割り当てられる（ステップＳ３０）。
【００４４】
尚、図３に示す第１の動作手順及び図４に示す第２の動作手順は、それぞれ、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の動作手順の一例であり、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の動作手順は、これらの第１及び第２の動作手順には限定されない。
【００４５】
また、上記実施の一形態では、２個のシーケンスエリア及び２個のレジスタエリアが備えられている場合について説明したが、シーケンスエリア及びレジスタエリアは、それぞれ３個以上備えられていてもよい。
【００４６】
以上のように、本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１は、各シーケンスプログラムを変更することなく複数台のプログラマブル・ロジック・コントローラの機能を一台で兼備することができ、複数台のプログラマブル・ロジック・コントローラを使用する場合と比較すると、設備コストの低減、設備設置スペースの縮小、消費電力の低減を図ることができ、複数のプログラマブル・ロジック・コントローラの相互間通信におけるノイズ対策も不要とすることができる。
【図面の簡単な説明】
【００４７】
【図１】複数台のプログラマブル・ロジック・コントローラの機能を一台で兼備する本発明の実施の一形態に係るプログラマブル・ロジック・コントローラの構成を示すブロック図である。
【図２】本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１に備えられたアドレスコンバータＡＣ１の構成を示すブロック図である。
【図３】本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の第１の動作手順を示すフローチャートである。
【図４】本発明の実施の一形態に係るプログラマブル・ロジック・コントローラＰＬＣ１の第２の動作手順を示すフローチャートである。
【図５】２台のプログラマブル・ロジック・コントローラが対象機器の制御に並列的に使用される場合の両プログラマブル・ロジック・コントローラの構成を示すブロック図である。
【図６】図５に示す各プログラマブル・ロジック・コントローラにおける動作手順を示すフローチャートである。
【符号の説明】
【００４８】
ＰＬＣ１，ＰＬＣ１０，ＰＬＣ２０  プログラマブル・ロジック・コントローラ
ＳＡ１，ＳＡ２，ＳＡ１０，ＳＡ２０  シーケンス（プログラム）エリア
ＳＯＵ，ＳＯＵ１０，ＳＯＵ２０  シーケンス演算部
ＳＷ１，ＳＷ２  切替スイッチ
Ｒ１，Ｒ２，Ｒ１０，Ｒ２０  レジスタエリア
Ｉ／Ｏ，Ｉ／Ｏ１０，Ｉ／Ｏ２０  入出力端子
ＡＣ１  アドレスコンバータ
Ｔ１  入出力テーブル
【図１】
0005020856.tif 000002
【図２】
0005020856.tif 000003
【図３】
0005020856.tif 000004
【図４】
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【図５】
0005020856.tif 000006
【図６】
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