(57)【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタ領域および低耐圧ＭＯＳトランジスタ領域が定義された半導体基板上に耐酸化性膜を成膜する第１工程と、
前記耐酸化性膜をパターニングし、前記高耐圧ＭＯＳトランジスタ領域における前記窒化膜に前記半導体基板表面を露出する高耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐酸化性膜パターンを形成する第２工程と、
前記耐酸化性膜パターン上に耐エッチング性膜を成膜する第３工程と、
前記耐エッチング性膜をパターニングし、前記低耐圧ＭＯＳトランジスタ領域における前記耐酸化性膜パターン表面を露出する低耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐エッチング性膜パターンを形成する第４工程と、
前記低耐圧ＭＯＳトランジスタ領域酸化用開口底面の前記耐酸化性膜パターン及び前記半導体基板の表面をエッチングし、前記半導体基板の表面に所定深さの凹部を形成して、その後、前記耐エッチング性膜を除去し、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面の前記半導体基板の表面を露出せしめる第５工程と、
熱酸化法によって、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面に酸化膜を成長させて低耐圧ＭＯＳトランジスタ領域用素子分離膜及び高耐圧ＭＯＳトランジスタ領域用素子分離膜を形成する第６工程と、を含み、
前記第５工程と前記第６工程との間に、
前記耐酸化性膜パターン上にイオン注入のマスクとなるマスク膜を成膜する工程と、
前記高耐圧ＭＯＳトランジスタ領域における前記半導体基板の表面を露出する前記高耐圧ＭＯＳトランジスタ領域の電界緩和層形成用の開口を有するマスク膜パターンを形成して、前記マスク膜パターンをマスクとしたイオン注入法により電界緩和層を形成する電界緩和層形成工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定深さの凹部の深さが０．１μｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
高耐圧ＭＯＳトランジスタ領域および低耐圧ＭＯＳトランジスタ領域が定義された半導体基板上に耐酸化性膜を成膜する第１工程と、
前記耐酸化性膜をパターニングし、前記高耐圧ＭＯＳトランジスタ領域における前記窒化膜に前記半導体基板表面を露出する高耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐酸化性膜パターンを形成する第２工程と、
前記耐酸化性膜パターン上に耐エッチング性膜を成膜する第３工程と、
前記耐エッチング性膜をパターニングし、前記低耐圧ＭＯＳトランジスタ領域における前記耐酸化性膜パターン表面を露出する低耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐エッチング性膜パターンを形成する第４工程と、
前記低耐圧ＭＯＳトランジスタ領域酸化用開口底面の前記耐酸化性膜パターン及び前記半導体基板の表面をエッチングし、前記半導体基板の表面に所定深さの凹部を形成して、その後、前記耐エッチング性膜を除去し、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面の前記半導体基板の表面を露出せしめる第５工程と、
熱酸化法によって、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面に酸化膜を成長させて低耐圧ＭＯＳトランジスタ領域用素子分離膜及び高耐圧ＭＯＳトランジスタ領域用素子分離膜を形成する第６工程と、を含み、
前記第６工程の後に、前記半導体基板の表面を露出せしてから、
前記半導体基板の表面に厚い酸化膜を形成し、前記厚い酸化膜上に前記高耐圧ＭＯＳトランジス領域のためのゲート領域以外が開口するよう耐エッチング性膜パターンを形成し、前記耐エッチング性膜パターンで覆われていない厚い酸化膜をエッチングし、前記耐エッチング性膜パターンを除去した後、前記半導体基板の表面を露出せしめ、前記半導体基板の表面に前記低耐圧ＭＯＳトランジス領域のための薄い酸化膜を形成し、前記低耐圧ＭＯＳトランジス領域および前記高耐圧ＭＯＳトランジス領域のゲート酸化膜をパターニングして、それぞれの上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記所定深さの凹部の深さが０．１μｍ以下であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧ＭＯＳトランジスタ（以下、ＨＶとも称する）と低耐圧ＭＯＳトランジスタ（以下、ＬＶとも称する）が並存する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源回路などで用いられる高耐圧デバイスでは、ＭＯＳトランジスタの素子寸法を大きくし、電界の集中を緩和させることで耐圧を向上させているが、ＨＶとＬＶが並存する半導体装置が要望されており、さらに、装置の小型化も必要である。
【０００３】
ＨＶ領域とＬＶ領域が並存する半導体装置の製法についてＮ型のＭＯＳトランジスタを例に図を用いて説明する。
【０００４】
先ず、Ｐ型シリコン基板１０１上にＣＶＤ技術により窒化膜を形成し、次いで、フォトリソグラフィ・エッチング技術により、素子分離領域を形成するための窒化膜パターン１０２を形成する。次いでフォトリソグラフィ技術により、後のＨＶ領域の電界緩和層形成用の開口を有するフォトレジストパターン１０３を形成する（図１）。次いでイオン注入技術により、例えばリンなどのＮ型不純物を窒化膜１０２を突き抜けるエネルギー、例えば３２０ｋｅＶ程度、６．０Ｅ＋１２ｃｍ−２程度打ち込み、ＨＶにおけるソース・ドレイン電界緩和層となるＮ型低濃度拡散層１０４を形成する（図２）。
【０００５】
次いで、フォトレジスト除去後、図３に示すように、窒化膜パターン１０２で酸化技術によりフィールド酸化膜１０５を例えば５０００Å厚形成し、窒化膜を除去する（図４）。
【０００６】
次いで、図５に示すように、酸化技術によりＨＶゲート酸化膜１０６を例えば１１００Å厚で全面に形成する。
【０００７】
次いで、図６に示すように、フォトリソグラフィ技術により、ＨＶのゲート領域以外が開口するようフォトレジストパターン１０３のパターニングを実行する。
【０００８】
次いで、図７に示すように、エッチング技術により、レジストパターン１０３で覆われていないＨＶゲート酸化膜をエッチングし除去して、その後、フォトレジストを除去する（図８）。このエッチング工程は、エリアエッチングとも称される。このエリアエッチングにおいては、ＨＶゲート酸化膜と共にフィールド酸化膜も同時にエッチングに曝されることになる。
【０００９】
次いで、図９に示すように、酸化技術によりＬＶゲート酸化膜１０７を例えば１２０Å厚で全面に形成する。
【００１０】
次いで、図１０に示すように、ＣＶＤ技術により、ＨＶおよびＬＶゲート酸化膜上にポリシリコン膜を堆積させた後、フォトリソグラフィ・エッチング技術によりゲート酸化膜とポリシリコン膜をパターニングしゲート電極１０８を形成する。
【００１１】
次いで、図１１に示すように、イオン注入技術により、例えばＡｓなどのＮ型不純物を１．０Ｅ＋１５ｃｍ−２程度打ち込み、ＭＯＳトランジスタのソース・ドレイン電極取り出しのためのＮ型高濃度拡散層１０９を形成する。なお、このときのイオン注入は、ゲート電極とフィールド酸化膜のセルフアラインにより打たれる。
【００１２】
以降、図示しないが、コンタクト形成・配線形成を経て、ＭＯＳトランジスタが形成される。
【特許文献１】特許3853916号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来構造では、図１１に示すＬＶ領域のフィールド酸化膜の分離領域１１０では、図１２に示すように、エリアエッチングにより、ＬＶ領域のフィールド酸化膜１０５が膜減りし、そのバーズビーク部が薄くなり、Ｎ型高濃度拡散層１０９のための注入イオンがバーズビーク部を突き抜ける。よって、アクティブ領域間隔設定値Ｂに対し、実効的なアクティブ領域間隔Ａが狭くなり、リークが発生するという問題があった。これを回避するためには隣り合うＬＶ領域のアクティブ領域間隔を広げる必要がありチップサイズの増大を招いていた。
【００１４】
特許文献１は、ＬＯＣＯＳ（Local Oxidation of Silicon）法によりバーズビークが大きいＬＯＣＯＳ分離膜とバーズビークが小さいＬＯＣＯＳ分離膜とを同一基板上に形成し、素子間の間隔を狭くする技術を開示している。バーズビークが小さいＬＯＣＯＳ分離膜としては、例えば、特許文献１の図２に示されているように、シリコン基板の表面をエッチングし溝を形成した後に熱酸化工程を実行することによって得られる所謂リセスＬＯＣＯＳ分離膜が挙げられている。
【００１５】
しかしながら、上記半導体装置の形成方法では、内部領域の素子分離領域と周辺領域の素子分離領域とをそれぞれ部分的に別工程で形成していることから、２種類の領域ごと熱酸化工程を行う必要があり、形成工程数節約の課題もあった。
【００１６】
そこで本発明は、以上の問題に鑑みて考案されたものであり、ＨＶプロセスのＬＶ領域のエリアエッチング起因のアクティブ領域間のリークの発生を抑制する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明による半導体装置の製造方法は、高耐圧ＭＯＳトランジスタ領域および低耐圧ＭＯＳトランジスタ領域が定義された半導体基板上に耐酸化性膜を成膜する第１工程と、
前記耐酸化性膜をパターニングし、前記高耐圧ＭＯＳトランジスタ領域における前記窒化膜に前記半導体基板表面を露出する高耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐酸化性膜パターンを形成する第２工程と、
前記耐酸化性膜パターン上に耐エッチング性膜を成膜する第３工程と、
前記耐エッチング性膜をパターニングし、前記低耐圧ＭＯＳトランジスタ領域における前記耐酸化性膜パターン表面を露出する低耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐エッチング性膜パターンを形成する第４工程と、
前記低耐圧ＭＯＳトランジスタ領域酸化用開口底面の前記耐酸化性膜パターン及び前記半導体基板の表面をエッチングし、前記半導体基板の表面に所定深さの凹部を形成して、その後、前記耐エッチング性膜を除去し、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面の前記半導体基板の表面を露出せしめる第５工程と、
熱酸化法によって、前記低耐圧ＭＯＳトランジスタ領域酸化用開口及び前記高耐圧ＭＯＳトランジスタ領域酸化用開口の底面に酸化膜を成長させて低耐圧ＭＯＳトランジスタ領域用素子分離膜及び高耐圧ＭＯＳトランジスタ領域用素子分離膜を形成する第６工程と、を含むことを特徴とする。
【発明の効果】
【００１８】
本発明による半導体装置の製造方法によれば、ＬＶ領域にてリセスＬＯＣＯＳ法を適用することにより、従来のフィールド酸化膜形状と比較すると、バーズビーク部は薄くならず、Ｎ型高濃度拡散層のイオン注入のイオンが突き抜けにくい構造になる。よって、ＬＶ領域における隣接するアクティブ領域間のリークを防止でき、素子分離領域の寸法縮小化が可能となる。
【００１９】
さらにまた、異なる種類の素子分離領域を形成するための熱酸化工程が１回であるので、素子形成工程数の削減に貢献する。
【発明を実施するための最良の形態】
【００２０】
本発明による実施形態の半導体装置の製造方法についてＮ型のＭＯＳトランジスタを例に添付の図面を参照しつつ詳細に説明する。
【００２１】
先ず、Ｐ型シリコン基板１０１上に、図１３に示すように、ＣＶＤ技術により窒化膜（耐酸化性膜）を成膜し（第１工程）、フォトリソグラフィ・エッチング技術により、ＨＶ領域のフィールド部分のみ開口して基板表面を露出させる窒化膜パターン１０２を形成する（第２工程）。ここで、窒化膜成膜前に、基板表面上に素子分離酸化膜形成時の応力緩和を目的としたパッド酸化膜を熱酸化法にて所望膜厚に形成してあるが、図示していない。
【００２２】
次いで、図１４に示すように、フォトリソグラフィ技術によりレジスト膜（耐エッチング性膜）を成膜し（第３工程）、ＬＶ領域のフィールド部分のみ開口して窒化膜パターン表面を露出させるフォトレジストパターン１０３を形成する（第４工程）。
【００２３】
次いで、図１５に示すように、ドライエッチングなどのエッチング技術により、窒化膜１０２とシリコン基板１０１表面をエッチングし、フォトレジスト除去する（図１６）。ここで、窒化膜の除去された領域の基板を所定の深さまで除去する（第５工程）が、後のＬＶ領域のためのリセスＬＯＣＯＳ分離膜の縁部が切り立ったバーズビークが薄くならない形状を形成するために基板表面に形成される凹部の深さは０．１μｍ以下に設定する。また、溝の深さがある程度浅くないと、後の工程において不具合（段差に起因する諸課題）が生じる可能性がある。
【００２４】
次いで、図１７に示すように、従来と同様（図１、図２）に、窒化膜パターン１０２及び基板表面に、ＨＶ領域用開口を有するフォトレジストパターン１０３（マスク膜パターン）を形成し、これをマスクとしたイオン注入法により、ソース・ドレイン電界緩和層となるＮ型低濃度拡散層１０４を形成する（電界緩和層形成工程）。
【００２５】
次いで、その後、フォトレジストパターン１０３を剥離し、図１８に示すように、熱酸化を行って、ＬＶおよびＨＶ領域のフィールド酸化膜（リセスＬＯＣＯＳ分離膜１０５ａ、ＬＯＣＯＳ分離膜１０５ｂ）を形成し（第６工程）、窒化膜パターン１０２をウエットエッチングなどで除去し基板表面を露出させる（図１９）。なお、ここでエッチングなどによりパッド酸化膜（図示せず）も除去される。ここで、ＬＶおよびＨＶ領域の異なる種類の素子分離領域を一括に形成するための熱酸化工程が１回で済み、工程数が従来よりも削減できる。
【００２６】
次いで、図２０に示すように、酸化技術によりＨＶゲート酸化膜１０６を比較的厚い膜厚で全面に形成する。
【００２７】
次いで、図２１に示すように、フォトリソグラフィ技術により、ＨＶのゲート領域以外が開口するようフォトレジストパターン１０３のパターニングを実行する。
【００２８】
次いで、図２２に示すように、エッチング技術により、レジストパターン１０３で覆われていないＨＶゲート酸化膜をエッチングし除去して、その後、フォトレジストを除去する（図２３）。この不要なＨＶゲート酸化膜の除去を目的としたエリアエッチングにおいては、フィールド酸化膜表面も同時にエッチングに曝される。
【００２９】
次いで、図２４に示すように、酸化技術（熱酸化法）によりＬＶゲート酸化膜１０７を比較的薄い膜厚で全面に形成する。
【００３０】
次いで、ＣＶＤ技術により、ゲート酸化膜上にポリシリコン膜を堆積させた後、フォトリソグラフィ・エッチング技術によりＬＶおよびＨＶのゲート酸化膜とポリシリコン膜をパターニングして、ゲート電極１０８を形成する（図２５）。
【００３１】
次いで、図２６に示すように、セルフアラインプロセスのイオン注入技術により、Ｎ型不純物を打ち込み、ＭＯＳトランジスタのソース・ドレイン電極取り出しのためのＮ型高濃度拡散層１０９を形成する。
【００３２】
以上説明したように、この実施形態によれば、ＬＶ領域のリセスＬＯＣＯＳ分離膜を形成するために基板表面に形成される凹部の深さが０．１μｍ以下であるので、そのバーズビーク部の短縮化が可能となる。つまり、実施形態構造では、図２６に示すＬＶ領域のフィールド酸化膜の分離領域１１０では、図２７に示すように、エリアエッチングにより、ＬＶ領域のリセスＬＯＣＯＳ分離膜１０５ａが膜減りすることなく、そのバーズビーク部が短く厚く残り、Ｎ型高濃度拡散層１０９のための注入イオンがバーズビーク部を突き抜けることがなくなる。よって、アクティブ領域間隔設定値Ｂと実効的なアクティブ領域間隔Ａとの差が減少し、アクティブ領域間隔設定値Ｂに対し、実効的なアクティブ領域間隔Ａがほぼ同じとなり、リークが発生する問題が解決される。さらに、ＨＶ領域のフィールド酸化膜ではリセスＬＯＣＯＳ法を適用しないため、図２８に示すように、ＨＶ内部のドレイン側ゲート端でのバーズビーク部（波線部分）による電界集中緩和も実現できる構造が得られる。
【図面の簡単な説明】
【００３３】
【図１】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図３】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図４】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図５】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図６】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図７】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図８】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図９】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１０】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１１】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１２】従来の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１３】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１４】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１５】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１６】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１７】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１８】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図１９】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２０】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２１】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２２】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２３】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２４】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２５】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２６】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２７】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【図２８】本発明による実施形態の半導体装置製造方法による製造工程中の半導体基板の概略部分断面図である。
【符号の説明】
【００３４】
１０１  Ｐ型シリコン基板
１０４  Ｎ型低濃度拡散層
１０２  窒化膜パターン
１０５  フィールド酸化膜
１０６  ＨＶゲート酸化膜
１０３  フォトレジストパターン
１０７  ＬＶゲート酸化膜
１０８  ゲート電極
１０９  Ｎ型高濃度拡散層
１１０  ＬＶ領域
【図１】
0005020055.tif 000002
【図２】
0005020055.tif 000003
【図３】
0005020055.tif 000004
【図４】
0005020055.tif 000005
【図５】
0005020055.tif 000006
【図６】
0005020055.tif 000007
【図７】
0005020055.tif 000008
【図８】
0005020055.tif 000009
【図９】
0005020055.tif 000010
【図１０】
0005020055.tif 000011
【図１１】
0005020055.tif 000012
【図１２】
0005020055.tif 000013
【図１３】
0005020055.tif 000014
【図１４】
0005020055.tif 000015
【図１５】
0005020055.tif 000016
【図１６】
0005020055.tif 000017
【図１７】
0005020055.tif 000018
【図１８】
0005020055.tif 000019
【図１９】
0005020055.tif 000020
【図２０】
0005020055.tif 000021
【図２１】
0005020055.tif 000022
【図２２】
0005020055.tif 000023
【図２３】
0005020055.tif 000024
【図２４】
0005020055.tif 000025
【図２５】
0005020055.tif 000026
【図２６】
0005020055.tif 000027
【図２７】
0005020055.tif 000028
【図２８】
0005020055.tif 000029