(57)【特許請求の範囲】
【請求項１】
所定の電源電圧が共通に入力し、出力電圧を共通の外部回路に供給する複数のスイッチングレギュレータ回路で構成され、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、
供給されるパルス幅変調パルスに応じて可変電力を出力する第一のスイッチングレギュレータ回路と、
供給される制御信号に応じて一定電力を出力、もしくは、停止する第二のスイッチングレギュレータ回路と、
前記外部回路に印加される前記出力電圧を検出する出力判定回路と、
前記出力判定回路から供給される検出電圧に応じて、前記第一のスイッチングレギュレータ回路に供給される前記パルス幅変調パルスと、前記第二のスイッチングレギュレータ回路に供給される前記制御信号を調整し、前記外部回路に供給される前記出力電圧を制御する制御回路とを有し、
前記制御回路は、前記検出電圧と前記目標電圧とを比較し、
前記検出電圧が前記目標電圧より高い場合、前記第一のスイッチングレギュレータ回路の可変電力を所定量だけ低減させ、
前記検出電圧が前記目標電圧より低い場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量だけ増加させ、
前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量増加させ、
前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量低減させることを特徴とするスイッチングレギュレータ。
【請求項２】
請求項１において、
前記制御回路は、
前記第一のスイッチングレギュレータ回路の可変電力が下限値に達した場合、前記一定電力を出力している前記第二のスイッチングレギュレータ回路を停止し、前記パルス幅変調パルスを調整し、前記可変電力を前記一定電力だけ増加させ、
前記第一のスイッチングレギュレータ回路の可変電力が上限値に達した場合、停止状態の前記第二のスイッチングレギュレータ回路を前記一定電力の出力状態に制御し、前記第一のスイッチングレギュレータ回路の可変電力を前記一定電力だけ低減させることを特徴とするスイッチングレギュレータ。
【請求項３】
請求項１において、
前記制御回路は、前記第二のスイッチングレギュレータ回路の停止状態から前記一定電力の出力状態への切り換えの際に、前記出力電圧と前記目標電圧を比較する周期よりも速い周期で、前記一定電力の出力状態と停止状態を交互に繰り返す状態を有するように制御することを特徴とするスイッチングレギュレータ。
【請求項４】
請求項３において、
前記制御回路は、
前記第二のスイッチングレギュレータ回路が前記一定電力の出力状態と停止状態を繰り返す状態において、前記第一のスイッチングレギュレータ回路の可変電力を、該第二のスイッチングレギュレータ回路が前記一定電力の出力状態の場合に所定量だけ低減し、該第二のスイッチングレギュレータ回路が停止状態の場合に所定量だけ増加させることを特徴とするスイッチングレギュレータ。
【請求項５】
請求項１において、
前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量増加させた後、前記可変電力を所定時間に亘って一定に保持し、
前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量低減させた後、前記可変電力を所定時間に亘って一定に保持することを特徴とするスイッチングレギュレータ。
【請求項６】
所定の電源電圧が共通に入力し、出力電圧を共通の外部回路に供給する複数のスイッチングレギュレータ回路で構成され、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、
供給されるパルス幅変調パルスに応じて可変電力を出力する第一のスイッチングレギュレータ回路と、
供給される制御信号に応じて一定電力を出力、もしくは、停止する第二のスイッチングレギュレータ回路と、
前記外部回路に印加される前記出力電圧を検出する出力判定回路と、
前記出力判定回路から供給される検出電圧に応じて、前記第一のスイッチングレギュレータ回路に供給される前記パルス幅変調パルスと、前記第二のスイッチングレギュレータ回路に供給される前記制御信号を調整し、前記外部回路に供給される前記出力電圧を制御する制御回路とを有し、
前記制御回路は、前記検出電圧と前記目標電圧とを比較し、
前記検出電圧が前記目標電圧より高い場合、前記第一のスイッチングレギュレータ回路の可変電力を所定量だけ低減させ、
前記検出電圧が前記目標電圧より低い場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量だけ増加させ、
前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記可変電力を所定時間にわたって一定に保持し、
前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記可変電力を所定時間にわたって一定に保持することを特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフェーズのスイッチングレギュレータに関し、特に、ロジック回路を用いて制御を行うスイッチングレギュレータに関する。
【背景技術】
【０００２】
スイッチングレギュレータは多数の電子装置において用いられている。一般にスイッチングレギュレータは、入力電圧を所望の電圧に変換して、装置中の回路に供給する。
【０００３】
図１aは、従来のスイッチングレギュレータの構成を示す図である。図１bは、図１aの構成におけるタイミングチャートである。従来におけるスイッチングレギュレータは、誤差増幅器201、基準電圧発生回路202 、比較器203、三角波発生回路204、ドライバ205、トランジスタ206などで構成される。従来のスイッチングレギュレータの出力電圧Voutは、誤差増幅器201にフィードバックされる。また、誤差増幅器201には基準電圧発生回路202によって生成された基準電圧も入力している。誤差増幅器201は、２入力を比較し、比較結果に応じた誤差電圧を出力する。
【０００４】
図１ｂには誤差電圧DVが一点鎖線で表示されている。この誤差電圧DVと共に、三角波発生回路204からの出力である三角波TWが比較器203に入力する。比較器203は2入力を比較し、PWM（パルス幅変調）パルスを生成する。
【０００５】
ここで比較器203の動作の理解のために、図１ｂにおける誤差電圧DVと三角波TWについて詳述する。ここで、時刻m0からm7は誤差電圧DVと三角波TWが交差する時刻である。時刻m0とm1の間において、誤差電圧DVは三角波TWよりも電位が低い。そこで時刻m0とm1の間においては、PWMパルスは低レベルとなる。また、時刻m1とm2の間において、誤差電圧DVは三角波TWよりも電位が高い。そこで時刻m1とm2の間においては、PWMパルスは高レベルとなる。以降同様に、誤差電圧DVと三角波TWが交差する時刻において、PWMパルスの高レベルと低レベルが入れ替わる。
【０００６】
生成されたPWMパルスはドライバ205に供給され、ドライバ205はPWMパルスを反転した信号RSをトランジスタ206のゲートに供給する。信号RSの高レベルはトランジスタ206を導通する。このとき電流Itがトランジスタ206を流れる。例えば、時刻ｍ４とｍ５の間、時刻ｍ６とｍ７の間は信号RSが高レベルであり、導通したトランジスタ206内を電流Itが流れる。
【０００７】
電流Itは、入力電源Vinからグランドまで流れる電流であり、通過するコイルLにエネルギーを蓄積する。この蓄積されるエネルギーの量はPWMパルスの幅によって決定される。コイルLに蓄積されたエネルギーは、ドライバ205がトランジスタ206を駆動していないタイミングで出力端子207に出力電力として供給される。そして、出力電力は出力端子207を介して外部回路208に供給される。この出力電力量の調整によって、外部回路208内の負荷が変動する場合であっても、出力端子207における出力電圧Voutが目標電圧に保たれる。
【０００８】
このようなスイッチングレギュレータにおいて、出力電力を供給する外部回路の負荷の変動が大きい場合、供給する電力の調整幅も大きくなければならない。そこで、このような場合には、複数のスイッチングレギュレータを組み合わせ、出力電力を総合して外部回路に供給することが考えられる。特許文献１には、二つのスイッチングレギュレータを組み合わせて用いる構成が開示されている。
【０００９】
特許文献１におけるスイッチングレギュレータは、パルス幅変調方式のスイッチングレギュレータと共振型のスイッチングレギュレータを併用している。このスイッチングレギュレータにおいては、出力電力の少ない領域においてパルス変調方式のスイッチングレギュレータのみが動作する。そして、出力すべき電力が所定値を超えた時点で共振型のスイッチングレギュレータを起動し、出力電力を増大させ、目標電圧を維持する。
【特許文献１】特開平４−２１０７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、さらに外部回路の負荷の変動が大きくなった場合に、多数のスイッチングレギュレータを組み合わせることが必要となる。多数のスイッチングレギュレータを組み合わせる場合には、制御が複雑化するため、ロジック回路を用いて制御を行うことが考えられる。ロジック回路を用いて制御を行う場合には、実際に出力されている出力電圧の検出周期の限界から、出力電圧を目標電圧に近い値で安定化させることが困難となる。
【００１１】
例えば、出力電圧を検出し目標電圧よりも高いことが確認された場合、制御用のロジック回路は、電圧を降下させる制御を行う。このとき、出力電圧の検出から制御、そして次の検出までの間には時間差があるため、制御が完了した後に次の検出を行う時点で出力電圧は目標電圧よりも低くなっている可能性がある。このような動作は、外部回路に供給される出力電圧の不安定化の要因となる。
【００１２】
また、動作させるチャネル数を変化させる際においても不安定化が起こる。例えば、出力電圧が目標電圧よりも非常に低く、動作させるチャネル数を増やす際には、新しく動作させるチャンネルの動作のバラツキによって出力電圧の変動が大きくなる。この際、制御の完了時に出力電圧が目標電圧よりも非常に高くなり、再び動作させるチャネル数を減らす制御が必要となる。このような動作も、外部回路に供給される出力電圧の不安定化の要因となる。
【００１３】
そこで、本発明の目的は、ロジック回路を用いて制御されるスイッチングレギュレータにおいて、出力電圧を目標電圧において安定化させることが可能なスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明のスイッチングレギュレータは、所定の電源電圧が共通に入力し、出力電圧を共通の外部回路に供給する複数のスイッチングレギュレータ回路で構成され、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、供給されるパルス幅変調パルスに応じて可変電力を出力する第一のスイッチングレギュレータ回路と、供給される制御信号に応じて一定電力を出力、もしくは、停止する第二のスイッチングレギュレータ回路と、前記外部回路に印加される前記出力電圧を検出する出力判定回路と、前記出力判定回路から供給される検出電圧に応じて、前記第一のスイッチングレギュレータ回路に供給される前記パルス幅変調パルスと、前記第二のスイッチングレギュレータ回路に供給される前記制御信号を調整し、前記外部回路に供給される前記出力電圧を制御する制御回路とを有し、前記制御回路は、前記検出電圧と前記目標電圧とを比較し、前記検出電圧が前記目標電圧より高い場合、前記第一のスイッチングレギュレータ回路の可変電力を所定量だけ低減させ、前記検出電圧が前記目標電圧より低い場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量だけ増加させ、前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量増加、前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量低減させることを特徴とする。
【００１５】
また、好ましい実施例では、前記制御回路は、前記第一のスイッチングレギュレータ回路の可変電力が下限値に達した場合、前記一定電力を出力している前記第二のスイッチングレギュレータ回路を停止し、前記パルス幅変調パルスを調整し、前記可変電力を前記一定電力だけ増加させ、前記第一のスイッチングレギュレータ回路の可変電力が上限値に達した場合、停止状態の前記第二のスイッチングレギュレータ回路を前記一定電力の出力状態に制御し、前記第一のスイッチングレギュレータ回路の可変電力を前記一定電力だけ低減させることを特徴とする。
【００１６】
さらに、好ましい実施例では、前記制御回路は、前記第二のスイッチングレギュレータ回路の停止状態から前記一定電力の出力状態への切り換えの際に、前記出力電圧と前記目標電圧を比較する周期よりも速い周期で、前記一定電力の出力状態と停止状態を交互に繰り返す状態を有するように制御することを特徴とする。
【００１７】
さらに好ましい実施例では、前記制御回路は、前記第二のスイッチングレギュレータ回路が前記一定電力の出力状態と停止状態を繰り返す状態において、前記第一のスイッチングレギュレータ回路の可変電力を、該第二のスイッチングレギュレータ回路が前記一定電力の出力状態の場合に所定量だけ低減し、該第二のスイッチングレギュレータ回路が停止状態の場合に所定量だけ増加させることを特徴とする。
【００１８】
さらに好ましい実施例では、前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量だけ増加させた後、前記可変電力を所定時間に亘って一定に保持し、前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量よりも大きな量だけ低減させた後、前記可変電力を所定時間に亘って一定に保持することを特徴とする。
【００１９】
本発明の別のスイッチングレギュレータは，所定の電源電圧が共通に入力し、出力電圧を共通の外部回路に供給する複数のスイッチングレギュレータ回路で構成され、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、
供給されるパルス幅変調パルスに応じて可変電力を出力する第一のスイッチングレギュレータ回路と、
供給される制御信号に応じて一定電力を出力、もしくは、停止する第二のスイッチングレギュレータ回路と、
前記外部回路に印加される前記出力電圧を検出する出力判定回路と、
前記出力判定回路から供給される検出電圧に応じて、前記第一のスイッチングレギュレータ回路に供給される前記パルス幅変調パルスと、前記第二のスイッチングレギュレータ回路に供給される前記制御信号を調整し、前記外部回路に供給される前記出力電圧を制御する制御回路とを有し、
前記制御回路は、前記検出電圧と前記目標電圧とを比較し、
前記検出電圧が前記目標電圧より高い場合、前記第一のスイッチングレギュレータ回路の可変電力を所定量だけ低減させ、
前記検出電圧が前記目標電圧より低い場合、前記第一のスイッチングレギュレータ回路の可変電力を前記所定量だけ増加させ、
前記検出電圧が前記目標電圧より高い状態から低い状態に変化する場合、前記可変電力を所定時間にわたって一定に保持し、
前記検出電圧が前記目標電圧より低い状態から高い状態に変化する場合、前記可変電力を所定時間にわたって一定に保持することを特徴とする。
【発明の効果】
【００２０】
本発明のスイッチングレギュレータは、出力電圧が目標電圧を通過するタイミングを検知し、出力電圧の変動傾向に応じて制御することにより、出力電圧を目標電圧において安定化させることを可能にする。
【発明を実施するための最良の形態】
【００２１】
以下、図面に従って本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２２】
図２は、本発明のスイッチングレギュレータの構成図である。本発明のスイッチングレギュレータは、出力電力が可変であるハードスイッチングレギュレータ回路109aと、出力電力が一定値αである複数のソフトスイッチングレギュレータ回路109b〜109z、出力端子107における出力電圧を検出する出力判定回路106、及び、制御回路100から構成されている。制御回路100は、出力端子107における出力電圧を出力判定回路106から受け取り、それに基づいてスイッチングレギュレータ109の出力電力を制御する。
【００２３】
ここで、本発明のスイッチングレギュレータの理解ために、その出力の制御について説明する。
【００２４】
図３は、本発明のスイッチングレギュレータからの出力の変化を示す図である。まず、図３においては、本発明のスイッチングレギュレータは、出力電力を一定の割合で増加させている。横軸は時間であり、縦軸は出力電圧である。本発明のスイッチングレギュレータは、時間ｔ＝０において、最小の出力値MINを出力している。この出力は、ハードスイッチングレギュレータ回路109aからの出力であり、複数のソフトスイッチングレギュレータ回路109b〜109zの出力は停止されている。ハードスイッチングレギュレータ回路109aは、制御回路100から供給されるPWMパルスに応じて駆動されるドライバ105Aによって調整され、最大値MAXから最小値MINまでの間の電力を出力する。
【００２５】
ハードスイッチングレギュレータ回路109aからの出力電力は、時間の経過と共に増加し、最大値MAXに達する。最大値MAXに達する時間taにおいて、ソフトスイッチングレギュレータ回路109bは制御回路100からのON/OFF信号を受けて起動し、所定の出力電力αを出力し始める。このとき、ハードスイッチングレギュレータ回路109aからの出力電力は、MAX−αとなる。
【００２６】
さらに時間が経過すると、再びハードスイッチングレギュレータ回路109aからの出力電力は時間の経過と共に増加する。そして時間tbにおいて、ハードスイッチングレギュレータ回路109aからの出力電力は再びMAXに達する。このときソフトスイッチングレギュレータ回路109cは制御回路100からのON/OFF信号を受けて起動し、所定の出力電力αを出力し始める。同時にハードスイッチングレギュレータ回路109aからの出力電力は、再びMAX−αとなる。以降、時間tc、及び、tdにおいても同様の処理が繰り返される。
【００２７】
このような処理によって供給される電力は増加し、出力端子107における出力電圧は目標電圧にまで上昇する。以降は、それぞれのスイッチングレギュレータ109の動作を説明するため、図２に戻る。
【００２８】
本発明のスイッチングレギュレータ109は、入力電源Vin（例えば１２V）にコイルLが接続され、コイルLとグランドとの間にトランジスタ102を有している。また、コイルLとトランジスタ102との接続点Vdsと出力端子107との間には、トランジスタ103が配置される。また、トランジスタ103と出力端子107との間には平滑化コンデンサCが接続される。尚、トランジスタ102及び103には並列にダイオードが接続されている。
【００２９】
トランジスタ102及び103のゲートには、ドライバ105及び制御回路100からゲートパルス信号glz及びｇｈが供給される。これらのゲートパルス信号gl,ghの動作波形に基づいて、スイッチングレギュレータ109a〜100zの動作を説明する。
【００３０】
図４は、本発明のスイッチングレギュレータの動作波形を示す図である。図４には、ゲートパルス信号gh及びglの動作波形、接続点Vdsの電位、コイルLを流れるL電流が示されている。図４には１周期分の動作波形が示され、実際の動作はこれを繰り返す。
【００３１】
まず、トランジスタ102に入力するゲートパルス信号glがタイミングP4において高レベルになり、トランジスタ102を導通し、コイルLが入力電源Vinとグランドとの間に接続される。その結果、コイルLに電流が流れ、コイルにエネルギーが蓄積される。制御回路100は、トランジスタ102の導通時間を制御するため、トランジスタ102を非導通にするタイミングP1を制御する。ゲートパルス信号glがタイミングP1で低レベルになりでトランジスタ102が非導通となると、接続点Vdsの電位が接続点Vdsの寄生容量に応じて上昇する。
【００３２】
接続点Vdsの電位が出力電圧と等しくなるタイミングP2で、トランジスタ103のゲートに入力する信号ghが高レベルになり、トランジスタ103は導通する。その結果、コイルLに蓄積されたエネルギーが出力端子107に放出される。コイルLを流れる電流は、コイルLのインダクタンスに応じた曲線で減少する。制御回路100は、コイルLを流れる電流が０になるタイミングP3で、信号ghを低レベルにし、トランジスタ103を非導通にする。
【００３３】
タイミングP3の後、コイルLを流れる電流が逆流し、接続点Vdsの電位は低下を開始する。つまり、接続点Vdsの寄生容量によって蓄積された電荷が放電され、接続点Vdsの電位が低下する。制御回路100は、接続点Vdsの電位が０になるタイミングP4で信号glを高レベルにして、トランジスタ102を導通させる。その結果、コイルLを通過する電流は反転して増加する。
【００３４】
なお、ハードスイッチングレギュレータ109aでは、ゲートパルス信号gl,ghのデューティ比を可変制御することでその出力電力を可変制御される。出力電力は、最大供給電力MAXと最小供給電力MINの間で可変制御される。
【００３５】
一方，ソフトスイッチングレギュレータ109b〜109zでは，ゲートパルス信号glのLからHレベルへのスイッチングは接続点Vdsの電圧がゼロになるタイミングに,信号ghのHレベルからLレベルへのスイッチングはインダクタンス電流がゼロになるタイミングにそれぞれ固定される。そして，ON/OFF信号により電圧供給動作と停止動作のみが制御される。
【００３６】
以上、スイッチングレギュレータ109における動作を説明したが、以降、図２において、回路全体の動作を説明する。
【００３７】
本発明のスイッチングレギュレータの出力電圧は出力判定回路106に入力する。出力判定回路106に入力した出力電圧は、抵抗R、Ra、Rb、及び、Rzを介して、差動増幅器101a、101b、及び、101zに供給される。ここで、差動増幅器と抵抗は、スイッチングレギュレータの出力電圧の最大値に応じた数だけ備えられる。これは、出力電圧の最大値に依存しない所定の検出精度を維持するためである。また、差動増幅器101a、101b、及び、101zに対しては、基準電圧発生回路108によって生成された基準電圧も供給される。差動増幅器101aから101zは、２入力を比較し、比較結果に応じて出力を制御回路100に供給する。
【００３８】
出力判定回路106から供給される出力電圧は、制御回路100に入力する。また、制御回路100は、目標電圧を内部に保持している。供給された出力電圧が、目標電圧よりも低ければ、ドライバ105Aに供給するパルス幅を狭めることにより、トランジスタ102Aに供給される信号ｇｌの高いレベルのパルス幅が広げられ、トランジスタ102Aの導通時間を長くし、出力端子107に供給する出力電圧を上昇させる。ドライバ105は、入力する信号が低レベルの時にトランジスタ102を導通させる回路である。逆に、求められた出力電圧が目標電圧よりも高ければ、ドライバ105Aに供給するパルス幅を広げることにより、トランジスタ102Aに供給される信号ｇｌの高いレベルのパルス幅が狭められ、トランジスタ102Aのオン状態を短くし、出力端子107に供給する出力電圧を下降させる。
【００３９】
ここまでは、スイッチングレギュレータの制御に関して説明したが、以降は、出力電圧を目標電圧に制御するための制御回路100の動作を説明する。
【００４０】
図５は、本発明のスイッチングレギュレータにおける電圧制御方法を示すフローチャートである。図５におけるフローチャートを実行するため、制御回路100は電源の投入時に、その内部に搭載されたROM（Read Only Memory）130上のプログラムを、RAM（Random Access Memory）140上に展開する。そして、CPU（Central Processing Unit）120によってそのプログラムを実行する。尚、ROM130は、目標電圧も保持している。
【００４１】
図２１は制御回路の構成例を示す図である。入力回路ＩＮは出力判定回路106から検出電圧のディジタル信号を入力し、入力された検出電圧データはRAM１３０の所定の領域に格納される。CPU120は、ROM内の制御プログラムを実行し、制御回路124aを介してハードスイッチングレギュレータ109aを、制御回路124b〜124zとを介してソフトスイッチングレギュレータ109b〜109zをそれぞれ制御する。制御回路124aは、ゲートパルス信号glz,ghのデューティ比を制御してソフトスイッチングレギュレータ109aの出力電力を制御する。一方、制御回路124b〜124zは、ゲートパルス信号glz,ghのデューティ比を一定にしON/OFF信号によりソフトスイッチングレギュレータ109aの動作開始と動作停止とを制御する。
【００４２】
本発明のプログラムが実行されると、出力電圧を制御するための演算タイミングであるかどうかの判断が行われる（ステップS1）。演算タイミングであることが検知されると、出力判定回路106から供給される出力電圧と、ROM130内の目標電圧との比較が行われる（ステップS2）。出力判定回路106から供給される出力電圧が、目標電圧以上である場合、フラグMに１が設定される（ステップS3）。逆に、出力電圧が目標電圧未満である場合、フラグPに１が設定される（ステップS4）。フラグM及びPの設定は、出力電圧が目標電圧を通過するタイミングを検知するために行われる。
【００４３】
図６は、出力電圧が目標電圧を通過するタイミングを説明する図である。本発明のスイッチングレギュレータは、図６のタイミングT1に示されるような、出力電圧が目標電圧以下の状態から目標電圧以上になるタイミングを検知する。また、図６のタイミングT2に示されるように、出力電圧が目標電圧以上の状態から目標電圧以下になるタイミングも検知する。尚、目標電圧は、予め制御回路100に格納されている。
【００４４】
ステップS3においてフラグMに１が設定された後、フラグM及びフラグPが共に１であるかどうかの確認が行われる（ステップS5）。フラグM及びフラグPが共に１であった場合は、図６におけるタイミングT1が確認され、特定処理が行われる（ステップS7）。尚、ステップS7における特定処理については、後に詳述する。その後、フラグPが０にリセットされる（ステップS9）。また、ステップS5において、フラグ Pが０であることが確認された場合は、ステップS7及びS9を行わずにステップS11へと進む。
【００４５】
また、ステップS4においてフラグPに１が設定された後、フラグM及びフラグPが共に１であるかどうかの確認が行われる（ステップS6）。フラグM及びフラグPが共に１であった場合は、図６におけるタイミングT2が確認され、特定処理が行われる（ステップS8）。尚、ステップS8における特定処理については、後に詳述する。その後、フラグMが０にリセットされる（ステップS10）。また、ステップS6において、フラグMが０であることが確認された場合は、ステップS8及びS10を行わずにステップS12へと進む。
【００４６】
ステップS5においてフラグM及びフラグPの少なくとも一方が０であることが確認された後、もしくは、ステップS9におけるフラグPのリセットの後に、ハードスイッチングレギュレータ回路109aからの出力電力の低下処理が行われる（ステップS11）。そして、ハードスイッチングレギュレータ回路109aからの出力電力が最小値MINかどうかの確認が行われる（ステップS13）。ハードスイッチングレギュレータ回路109aからの出力電力が最小値MINであった場合、出力電力がオン状態のソフトスイッチングレギュレータ回路の一つがオフ状態に切り換えられる（ステップS15）。そして、ハードスイッチングレギュレータ回路109aからの出力電力は、その最小値MINにソフトスイッチングレギュレータ回路からの出力電力値αを加算した値に設定される（ステップS17）。そして処理は、ステップS1へ戻る。
【００４７】
図７はソフトスイッチングレギュレータ回路の出力状態を示す図である。また、図８は、ソフトスイッチングレギュレータ回路の状態に対応して制御されるハードスイッチングレギュレータ回路109aの出力状態を示す図である。図７に示すように、ソフトスイッチングレギュレータ回路にはオン状態とオフ状態のみが存在している。オフ状態の場合、出力電力はゼロであり、オン状態の場合、出力電力は所定値αを取る。また、ハードスイッチングレギュレータ回路の出力電力の変動幅は、所定値αよりも大きい。
【００４８】
ソフトスイッチングレギュレータ回路のオン・オフ状態に対応して、ハードスイッチングレギュレータ回路の出力電力が変化することを図８は示している。出力端子107の接続先である外部回路の負荷が減少し出力電圧が増加するに従い、ハードスイッチングレギュレータ回路109aの出力電力を減少させる。そして、ハードスイッチングレギュレータ回路109aの出力電力が最小値MINに到達したとき、オン状態であるソフトスイッチングレギュレータ回路の一つがオフ状態に切り換えられる。これに伴い、ハードスイッチングレギュレータ回路109aの出力電力は、ソフトスイッチングレギュレータ回路のオン状態における出力電力値αだけ増加される。これらの制御が、図５におけるステップS13、S15、S17において行われている。このようにすることにより、ハードスイッチングレギュレータ回路109aは、その出力電力を低下させることが可能な状態になる。
【００４９】
ここで図５に戻る。
【００５０】
ステップS6においてフラグM及びフラグPの少なくとも一方が０であることが確認された後、もしくは、ステップS10におけるフラグMのリセットの後に、ハードスイッチングレギュレータ回路109aからの出力電力の増加処理が行われる（ステップS12）。そして、ハードスイッチングレギュレータ回路109aからの出力電力が最大値MAXかどうかの確認が行われる（ステップS14）。ハードスイッチングレギュレータ回路109aからの出力電力が最大値MAXであった場合、出力電力がオフ状態のソフトスイッチングレギュレータ回路の一つがオン状態に切り換えられる（ステップS16）。その後、ハードスイッチングレギュレータ回路109aからの出力電力は、その最大値MAXから一つのソフトスイッチングレギュレータ回路からの出力電力値αを減算した値に設定される（ステップS18）。そして処理は、ステップS1へ戻る。
【００５１】
先述したように、ソフトスイッチングレギュレータ回路のオン・オフ状態に対応して、ハードスイッチングレギュレータ回路109aの出力電力が変化することを図８で示した。出力端子107の接続先である外部回路の負荷が増加し出力電圧が減少するに従い、ハードスイッチングレギュレータ回路109aの出力電力を上昇させる。そして、ハードスイッチングレギュレータ回路109aの出力電力が最大値MAXに到達したとき、オフ状態であるソフトスイッチングレギュレータ回路の一つがオン状態に切り換えられる。これに伴い、ハードスイッチングレギュレータ回路109aの出力電力は、ソフトスイッチングレギュレータ回路のオン状態における出力電力値αだけ低減される。これらの制御が、図５におけるステップS14、S16、S18において行われている。
【００５２】
ここで図５における特定処理S7及びS8について説明する。図５のステップS7、もしくは、ステップS8において行われる特定処理には様々な形態が存在する。図９、図１０、及び、図１１は、ステップS7において行われる特定処理の例である。これらの図において、横軸は時間の経過を表しており、縦軸はハードスイッチングレギュレータ回路109aの出力電圧の制御目標である。ここで、制御目標としたのは、制御回路100による制御の目標電力と、実際の出力電力が異なる場合があるからである。
【００５３】
出力電圧が目標電圧以上であることが既に確認されているステップS7における特定処理は、例えば図９のようになる。図９の制御においては、ステップS7に移行した時点で、制御回路100はハードスイッチングレギュレータ回路109aからの出力電力を所定値β１だけ降下させる。この所定値β１の降下は、実際に目標電圧に到達した時点から、それを検出し出力電力を制御するまでの時間に上昇した分の電圧を調整するものである。よって，所定値β１は工程S11での電力降下量より大きい。
【００５４】
また図９における制御のかわりに、図１０のように制御することも可能である。図１０の制御においては、ステップS7に移行した時点で、制御回路100はハードスイッチングレギュレータ回路109aからの出力電力を所定値β２だけ降下させる。この所定値β２の降下は、実際に目標電圧に到達した時点から、それを検出し出力電力を制御するまでの時間に上昇した分の電圧を調整するものである。よって，所定値β２は工程S11での電力降下量より大きい。そして所定時間の経過を待った後、ステップS11による制御によりハードスイッチングレギュレータ回路109aの出力電力を再び調整する。ここで、所定時間にわたって出力電力を一定に保つのは、実際のハードスイッチングレギュレータ回路109aの出力電力が、制御目標に達するのを待つためである。
【００５５】
また図９及び図１０における制御のかわりに、図１１のように制御することも可能である。図１１の制御においては、ステップS7に移行した時点で、ハードスイッチングレギュレータ回路109aからの出力電力を所定値β３だけ降下させる。そして所定時間にわたって出力電圧の安定化を待ち、その後、所定値β４だけ出力電力を上昇させる。これは最初に降下させる所定値β３が、実際に降下させたい値よりも大きく設定されており、所定時間に亘って出力を一定に保つことにより出力電力が下がりすぎるため、下がりすぎた電力を戻す制御である。上記の所定量β３も工程S11の電力降下量よりも大きい。
【００５６】
そして、出力電圧が目標電圧に満たない場合にも、ステップS8において特定処理を行う。
【００５７】
図１２、図１３、図１４、及び、図１５は、ステップS8において行われる特定処理の例である。これらの図においても、横軸は時間の経過を表しており、縦軸はハードスイッチングレギュレータ回路109aの出力電圧の制御目標である。
【００５８】
出力電圧が目標電圧未満であることが既に確認されているステップS8における特定処理は、例えば図１２のようになる。図１２の制御においては、ステップS8に移行した時点で、ハードスイッチングレギュレータ回路109aからの出力電力を所定値γ１だけ上昇させる。この所定値γ１の上昇は、実際に目標電圧に到達した時点から、それを検出し出力電力を制御するまでの時間に降下した分の電圧を調整するものである。よって，所定量γ１は工程S12の電力増加量より大きい。
【００５９】
また図１２における制御のかわりに、図１３のように制御することも可能である。図１３の制御においては、ステップS8に移行した時点で、ハードスイッチングレギュレータ回路109aからの出力電力を所定時間にわたって一定に保つ。これは、目標電圧に近い出力電圧において、出力電圧を安定化させるための制御である。この処理についてはステップS7において行われることも可能である。即ち、図２２に示される通りである。
【００６０】
また図１２及び図１３における制御のかわりに、図１４のように制御することも可能である。図１４の制御においては、ステップS8に移行した時点で、ハードスイッチングレギュレータ回路109aからの出力電力を所定値γ２だけ上昇させる。この所定値γ２の降下は、実際に目標電圧に到達した時点から、それを検出し制御するまでの時間に降下した分の電圧を調整するものである。そして所定時間の経過まで出力電圧を一定に保ち、ハードスイッチングレギュレータ回路109aの出力電圧が出力目標において安定化するのを待つ。よって，所定量γ２は工程S12の電力増加量より大きい。
【００６１】
また図１２、図１３及び図１４における制御のかわりに、図１５のように制御することも可能である。図１５の制御においては、ステップS8に移行した時点で、ハードスイッチングレギュレータ回路109aからの出力電力を所定値γ３だけ上昇させる。そして所定時間にわたって出力電圧の安定化を待ち、その後、所定値γ４だけ出力電力を低下させる。これは最初に上昇させる所定値γ３が、実際に上昇させたい値よりも大きく設定されており、所定時間に亘って出力を一定に保つことにより出力電力が上がりすぎるため、上がりすぎた電力を戻す制御である。上記の所定量γ３は工程S12の電力増加量より大きい。
【００６２】
また、図５におけるステップS16においてソフトスイッチングレギュレータ回路をオン状態に制御する場合に、一旦、ハーフオン状態を作り出し、その後オン状態に移行させることも可能である。
【００６３】
図１６は、ソフトスイッチングレギュレータ回路のハーフオン状態を説明する図である。図１６におけるタイミングｔ１、ｔ２、及び、ｔ３は、図５におけるステップS１において確認される演算タイミングである。制御回路100はこのタイミングでのみ出力電圧の検出をおこなうため、本来、このタイミングでのみソフトスイッチングレギュレータ回路の制御を行う。そこで、このタイミングをさらに分割し、オフ状態からオン状態への移行の際に、オン状態とオフ状態を繰り返すハーフオン状態を生成する。このハーフオン状態を介した状態移行により、出力電圧の変動を緩やかにし、出力電圧を安定化させる。
【００６４】
また、ハーフオン状態において、ソフトスイッチングレギュレータ回路がオン状態であるときにハードスイッチングレギュレータ回路109aからの出力電力を所定値だけ下げ、ソフトスイッチングレギュレータ回路がオフ状態であるときにハードスイッチングレギュレータ回路109aからの出力電力を所定値だけ上げる制御をすることも可能である。このようにすることにより、出力電力の変動が緩やかになり、出力電圧を一層安定化させることが可能となる。
【００６５】
このようにして、本発明のスイッチングレギュレータにおける電圧制御方法は、出力電圧が目標電圧を通過するタイミングを検知し、出力電圧の変動傾向に応じて制御することにより、出力電圧を目標電圧において安定化させることが可能である。
【００６６】
図１７は、従来技術を用いた場合の出力電圧を示すグラフである。また、図１８は、本発明を用いた場合の出力電圧を示すグラフである。図１７においては、出力電圧が目標電圧を通過するタイミングを検出しておらず、図５におけるステップS7及びS8の特定処理が行われない。また、ソフトスイッチングレギュレータ回路の状態移行におけるハーフオン状態の生成も行われない。装置に電源が投入されてから2.5ミリ秒以降の電圧変化に着目すると、従来技術を用いた場合の出力電圧は約1.8Vの幅で変化するのに対して、本発明を用いた場合、約0.9Vの幅で変化することがわかる。このように本発明を用いた場合、従来技術よりも出力電圧を安定化することができる。
【００６７】
尚、図２においてドライバ105Aから105Zに駆動されるスイッチングレギュレータ109は昇圧方式を用いているが、図１９に示す降圧方式や、図２０に示す反転方式によっても実現可能である。
【００６８】
また、上記の実施の形態では、ソフトスイッチングレギュレータ回路109b〜109zを複数も受けたが、スイッチングレギュレータが１つのハードスイッチングレギュレータ回路109aと１つのソフトスイッチングレギュレータ回路109bとで構成される場合にも、本発明は適用可能である。ただし，その場合は制御可能な出力電力の範囲は狭くなる。
【図面の簡単な説明】
【００６９】
【図１】従来のスイッチングレギュレータの構成を示す図、及び、タイミングチャートである。
【図２】本発明のスイッチングレギュレータの構成図である。
【図３】本発明のスイッチングレギュレータからの出力を説明する図である。
【図４】本発明のスイッチングレギュレータの動作波形を示す図である。
【図５】本発明のスイッチングレギュレータにおける電圧制御方法を示すフローチャートである。
【図６】出力電圧が目標電圧を通過するタイミングを説明する図である
【図７】ソフトスイッチングレギュレータ回路の出力状態を示す図である。
【図８】ソフトスイッチングレギュレータ回路の状態に対応して制御されるハードスイッチングレギュレータ回路の出力状態を示す図である。
【図９】ステップS7において行われる特定処理の例である
【図１０】ステップS7において行われる特定処理の例である
【図１１】ステップS7において行われる特定処理の例である。
【図１２】ステップS8において行われる特定処理の例である。
【図１３】ステップS8において行われる特定処理の例である。
【図１４】ステップS8において行われる特定処理の例である。
【図１５】ステップS8において行われる特定処理の例である。
【図１６】ソフトスイッチングレギュレータ回路のハーフオン状態を説明する図である。
【図１７】従来技術を用いた場合の出力電圧を示すグラフである。
【図１８】本発明を用いた場合の出力電圧を示すグラフである。
【図１９】降圧方式でスイッチングチャネルを構成する場合の例である。
【図２０】反転方式でスイッチングチャネルを構成する場合の例である。
【図２１】制御回路の構成例を示す図である。
【図２２】ステップS7において行われる特定処理の例である。
【符号の説明】
【００７０】
100  制御回路
101  誤差増幅器
102  トランジスタ
103  トランジスタ
105  ドライバ
106  出力判定回路
107  出力端子
108  基準電圧発生回路
109  スイッチングレギュレータ
【図１】
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【図２】
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【図３】
0005020732.tif 000004
【図４】
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【図５】
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【図６】
0005020732.tif 000007
【図７】
0005020732.tif 000008
【図８】
0005020732.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005020732.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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