(57)【特許請求の範囲】
【請求項１】
半導体装置のテスト方法であって、
前記半導体装置は、
外部と接続するための複数のピンと、
前記複数のピンのうちの一部のみを使用する第１のテストモードと、
前記複数のピンの全てを使用する第２のテストモードと、
前記第２のテストモードに追加される所定の機能と、
前記第１のテストモードで未使用のピンのうち所定のピンからの信号を電源オンの間一時的に記憶する一時記憶回路と、を備え、
前記第１のテストモードにおいて、前記未使用のピンより所定の入力信号を入力し前記一時記憶回路に記憶するステップと、
前記第２のテストモードにおいて、前記第１のテストモードから前記電源の投入を維持したまま前記一時記憶回路に記憶された信号により前記所定の機能を実行するステップと、を備える、
半導体装置のテスト方法。
【請求項２】
前記一時記憶回路は、
入力された信号をクロック信号に応じて順次記憶するシフトレジスタ回路と、
前記シフトレジスタ回路に入力された信号とあらかじめ記録された信号とを比較する比較回路と、
前記比較が一致したとき前記クロック信号を止めることにより前記比較回路からの一致出力を維持させる手段と、を備える、
請求項１に記載の半導体装置のテスト方法。
【請求項３】
前記一時記憶回路は、
前記クロック信号を分周する分周回路をさらに備える、
請求項１または請求項２に記載の半導体装置のテスト方法。
【請求項４】
前記一時記憶回路は、
前記比較回路の出力とリセット信号を入力するＡＮＤ回路をさらに備える、
請求項１から請求項３のいずれかに記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一時記憶回路を用いた半導体装置のテスト方法およびマスク回路に関する。
【背景技術】
【０００２】
半導体装置において、２つの入出力信号を１つのピンで共有して使用する方法として、ピンマルチプレクスがある。特許文献１に、ピンマルチプレクスについて記述されている。
【０００３】
図１は、ピンマルチプレクスを用いて、半導体装置におけるテストモードＡについて、新たに機能Ｃを追加設定しテストピンも追加してテストモードＡでテストを行う場合の、回路構成の一例を示すものである。
【０００４】
共有ピン１は、マルチプレクサ２に接続される。また、マルチプレクサ２は選択信号の入力用に追加された追加ピン５と接続される。マルチプレクサ２の出力部は、機能Ｃ３、テストモードＡ４と接続される。テストモードＡ４は、論理機能Ｄ８を備え、論理機能Ｄ８は既存ピン６，７と接続されており、既存ピン６，７により信号の入出力が行われる。
【０００５】
マルチプレクサ２は選択信号によって、共有ピンを機能Ｃ３の設定を行うピンとするか、あるいはテストモードＡ４における入力用のピンとして設定するのかを選択する機能を備える。
【０００６】
機能Ｃ３を設定してテストモードＡ４のテストを行うときは、選択信号およびマルチプレクサ２により機能Ｃ３と共有ピン１を接続して行う。機能Ｃ３を設定した後は、テストモードＡ４のテストを行うため、共有ピン１についてマルチプレクサ２によりテストモードＡ４の入力端子に切り替えてテストを行う。
【０００７】
しかし、図１に示した構成では共有ピン１を機能Ｃ３の設定用端子とテストモードＡ４の入力端子との共用にするため、テストモードＡ４に用いられていたピンを共有ピン１にするとともに、未使用のピンについて選択信号用の追加ピン５として新たに追加する必要がある。しかし、テストモードＡ４の実行時において空いているピンが無い場合は追加ピン５を追加することができない。
【０００８】
この問題に対応する方法として、図２に示すように選択信号をテストモードＡ４から出力させることにより、追加ピン５を新たに追加せずに行う方法がある。図２において、テストモードＡ４は、論理機能Ｄ８に選択信号出力回路１４が追加される。論理機能Ｄ８および選択信号出力回路１４は、既存ピン６，７およびマルチプレクサ２と接続されており、既存ピン６，７から入力される設定によりマルチプレクサ２に選択信号を与える機能を備える。
【０００９】
機能Ｃ３を設定してテストモードＡ４のテストを行うときは、まず既存ピン６，７および選択信号出力回路１４を用いて、マルチプレクサ２により機能Ｃ３と共有ピン１を接続し、機能Ｃ３の設定を行う。機能Ｃ３を設定した後は、テストモードＡのテストを行うため、共有ピン１についてマルチプレクサ２によりテストモードＡ４の入力用に切り替えてテストを行う。
【００１０】
【特許文献１】United States Patent patent No.US7,199,607,B2  date Apr.3,2007
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２に示した方法では、テストモードＡ４で既存ピンを用いて選択信号を出力するため、既存の論理機能の変更、すなわちテストモードＡ４の論理変更を行う必要がある。テストモードＡ４は前世代製品で実績がある場合を想定すると、論理変更を行うことで信頼性も低下するため、闇雲に論理変更を入れるのは好ましくないという問題があった。
【００１２】
本発明は上述のような問題を解決するためになされたものであり、追加ピンを必要とせず、すなわち空きピンが無い場合に対応可能であり、またテストモードＡ４の論理変更を行うことなく、テストモードＡ４について機能Ｃ３を追加することが可能な半導体装置のテスト方法を得る事を目的とする。また、本発明に係る回路を使用し、マスク回路を得る事を目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施形態に係る発明は半導体装置のテスト方法に係る発明であって、半導体装置は、外部と接続するための複数のピン、複数のピンのうちの一部のみを使用する第１のテストモード、複数のピンの全てを使用する第２のテストモード、第２のテストモードに追加される所定の機能、第１のテストモードで未使用のピンのうち所定のピンからの信号を電源オンの間一時的に記憶する一時記憶回路を備える。また、第１のテストモードにおいて、未使用のピンより所定の入力信号を入力し一時記憶回路に記憶するステップ、第２のテストモードにおいて、第１のテストモードから電源の投入を維持したまま一時記憶回路に記憶された信号により所定の機能を実行するステップを備えて構成される。
【００１４】
本発明の一実施形態に係るマスク回路は、入力された信号をクロック信号に応じて順次記憶するシフトレジスタ回路、シフトレジスタ回路に入力された信号とあらかじめ記録された信号とを比較する比較回路、比較が一致したときクロック信号を止めることにより比較回路からの一致出力を維持させる手段、比較回路の出力と被マスク信号を入力し、比較回路の出力に応じて被マスク信号をマスク処理する論理回路を備えて構成される。
【発明の効果】
【００１５】
本発明の一実施形態に係る半導体装置のテスト方法において、所定の機能の設定値を継承する回路は、好ましくはシフトレジスタ回路と比較回路によって構成されている。メモリなどに記録した信号とＩ／Ｏピンからの信号がシフトレジスタと比較回路により１ビットずつ一致したか判別が行われる。一致すれば所定の機能を設定する。比較回路で一致させる信号ビット数を多くすると一致する確率が低くなり、機能が必要ない場合、不用意に機能設定が行われないようにする。一致している状態でクロック信号を止めるとシフトレジスタ回路で設定値が保持される。電源を落とさずテストモードを切り替えれば、入力信号なしに所定の機能の設定値を継承できる。そのため、第１のテストモードで所定の機能を設定することにより、第２のテストモードでＩ／Ｏピンの追加は必要無い。また、この回路のみで所定の機能を設定できるため、切り替え後のテストモードに論理変更も必要無いという効果がある。所定の機能を使用せずに第２のテストモードのテストをしたい場合は、テストモード切り替え時に一度電源を立ち下げて継承情報を消去してからテストを行うことで実現できる。
【００１６】
本発明に係るマスク回路を用いることにより、被マスク信号をマスク処理した後は、入力信号を必要とせずマスク信号を維持することが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１８】
＜実施の形態１＞
（構成）
本実施の形態に係る半導体装置の概略構成図を図３に示す。
【００１９】
半導体装置は、外部と接続するための複数のピンを備え、複数のピンのうちの一部のみを使用するテストモードＢ（第１のテストモード）、複数のピンの全てを使用するテストモードＡ（第２のテストモード）を備える。
【００２０】
図３において、テストモードＢにおける複数のピンはＩ／Ｏピン９，１０、テストモードＢに使用する一部のピンはＩ／Ｏピン９を示す。従って、テストモードＢにおいてＩ／Ｏピン１０は空いている。
【００２１】
また半導体装置は、テストモードＢで未使用のピンのうち所定のピン（本実施の形態においては、Ｉ／Ｏピン１０を示す。）からの信号を電源オンの間一時的に記憶するテストモード切り替えキーセマフォ回路（一時記憶回路）１２を備える。Ｉ／Ｏピン１０はテストモード切り替えキーセマフォ回路１２と接続されており、テストモード切り替えキーセマフォ回路１２は機能Ｃ３と接続されている。機能Ｃ３は、テストモードＡにおいて、追加される所定の機能を示す。
【００２２】
一方テストモードＡにおいては、既存ピン１１は全て使用される。既存ピン１１はＩ／Ｏピン９，１０を含む全てのピンを示す。
【００２３】
なお、図３のテストモードＢにおいて、機能Ｃ３に接続されるテストモード切り替えキーセマフォ回路１２は一つのみ設けられているが、複数設けられても良い。その場合は、接続されるＩ／Ｏピン１０も複数設けられる。
【００２４】
次に、テストモード切り替えキーセマフォ回路１２の構成を図４を基に説明する。
【００２５】
テストモード切り替えキーセマフォ回路１２は、Ｉ／Ｏピン１０およびクロック制御部２３と接続され、Ｉ／Ｏピン１０より入力されたＩ／Ｏピン信号をクロック信号に応じて順次記憶するシフトレジスタ回路２２を備える。
【００２６】
また、シフトレジスタ回路２２および半導体装置に設置されている記憶部（図示せず。）の出力部と接続される比較回路２０を備える。記憶部はあらかじめ記録された所定の信号を出力する機能を備える。比較回路２０は、シフトレジスタ回路２２に入力された信号とあらかじめ記憶部に記録された信号とを比較する機能を有する。比較回路２０の出力部はクロック制御部２３と接続され、クロック制御部２３は比較回路２０より比較が一致したとき、シフトレジスタ回路２２へのクロック信号を止めることにより比較回路２０からの一致出力を維持させる機能を備える。
【００２７】
さらに、比較回路２０の出力とリセット信号を入力するＡＮＤ回路２１を備える。ＡＮＤ回路２１の出力部は図３に示す機能Ｃ３と接続される。ＡＮＤ回路２１の出力信号は機能Ｃ３の設定を制御する信号である。
【００２８】
（動作）
次に、本実施の形態に係る半導体装置のテスト方法を示す。
【００２９】
図３に示すように、空きピンを有しないテストモードＡにおいて機能Ｃ３を追加する前に、まず空きピンを有するテストモードＢを設定する。テストモードＢにおいて、使用されていないＩ／Ｏピン１０からテストモード切り替えキーセマフォ回路１２に所定の信号が入力される。
【００３０】
図５に示すように、入力された信号がシフトレジスタ回路２２によりシリアル−パラレル変換が行われ、比較回路２０で１ビットずつ一致しているかの判別が行われる。一致すると機能設定値を出力する。すなわちＬｏｗレベルの信号からＨｉｇｈレベルの出力信号に切り替わる。
【００３１】
比較回路２０で一致との判別が行われた後、シフトレジスタ回路２２に入力されるクロック信号は、クロック制御部２３により停止される。クロック信号を止めるとシフトレジスタ回路２２の出力が変化せずにレジスタ値が保持され、比較回路２０から機能設定値すなわちＨｉｇｈレベルの信号が出力され続ける。すなわち、テストモードＢにおいて、未使用のピンであるＩ／Ｏピン１０より所定の入力信号を入力しテストモード切り替えキーセマフォ回路１２に記憶する。
【００３２】
ＡＮＤ回路２１について、リセット信号がＬｏｗレベルである間、ＡＮＤ回路２１は比較回路２０の出力信号を出力し、リセット信号がＨｉｇｈレベルであればＬｏｗレベルに固定された信号を出力する。従って、ＡＮＤ回路２１が出力部に接続されているためテストモード切り替えによるリセットがかけられる回路となっている。
【００３３】
リセット信号がＬｏｗレベルであり、かつシフトレジスタ回路２２のタイミングが停止され比較回路２０がＨｉｇｈレベルの信号を出力し続ける間、ＡＮＤ回路２１もＨｉｇｈレベルの信号を出力し続ける。
【００３４】
図３に示すように、テストモードＢにおいてテストモード切り替えキーセマフォ回路１２よりＨｉｇｈレベルの信号が出力されている間、機能Ｃ３が設定される。
【００３５】
なお、上述したようにテストモード切り替えキーセマフォ回路１２、およびＩ／Ｏピン１０は複数設けられても良く、機能Ｃ３について複数のピンにより設定されてもよい。
【００３６】
機能Ｃ３が設定された後、クロック信号を入力するか電源を落とさない限りシフトレジスタ回路２２の出力が維持され、テストモード切り替えキーセマフォ回路１２において設定値が継承される。図３に示すように、テストモード切り替えキーセマフォ回路１２におけるクロック信号を停止し電源を維持したまま、テストモードをテストモードＢからテストモードＡに切り替える。
【００３７】
その後は、機能Ｃ３の設定に用いたＩ／Ｏピン１０の入力信号を変化させても機能Ｃ３は維持されるため、機能Ｃ３を維持したままピン全てを使用することができる。従って、全てのピンを使用することが必要なテストモードＡを実行することができる。すなわち、テストモードＡにおいて、テストモードＢから電源の投入を維持したままテストモード切り替えキーセマフォ回路１２に記憶された信号により機能Ｃ３を実行する。
【００３８】
（効果）
本実施の形態において、半導体装置はテストモード切り替えキーセマフォ回路１２を備えており、機能Ｃ３を設定した後シフトレジスタ回路２２のクロック信号を停止し電源を落とさずにテストモードの切り替えをすることにより、機能Ｃ３が維持される。そのため、テストモードＡにおいて入力信号無しで機能Ｃ３を設定することができ、使用するＩ／Ｏピンの削減になるとともに、空きピンが無い場合でも機能Ｃ３を設定しテストを行うことができる。
【００３９】
また、機能Ｃ３の追加無しでテストモードＡのテストを行う場合は、テストモード切り替え時に電源を一度落してシフトレジスタ回路２２の保持情報を消すことで、比較回路２０が一致の判別をしなくなり機能設定値が継承されない。このようにテストモード切り替えキーセマフォ回路１２だけで機能設定ができるため、テストモードＡにおける論理変更を必要としない効果がある。比較回路２０で一致させる信号ビット数が１２８ビットの場合、１０の３８乗分の１の確率で一致する。このように、誤って機能設定する確率を低くすることができ、機能が必要ない場合に不用意に機能設定されるのを避けることができる。
【００４０】
＜実施の形態２＞
（構成）
本実施の形態に係るテストモード切り替えキーセマフォ回路１２の構成を、図５を基に説明する。
【００４１】
テストモード切り替えキーセマフォ回路１２は、クロック制御部２３から出力されるクロック信号線、およびシフトレジスタ回路２２のクロック端子と接続され、クロック信号を分周する分周回路２４を備える。
【００４２】
その他の、半導体装置およびテストモード切り替えキーセマフォ回路１２の構成は実施の形態１と同様であるため、ここでの詳細な説明は省略する。
【００４３】
（動作）
次に、本実施の形態に係る、特にテストモード切り替えキーセマフォ回路１２の動作について説明する。
【００４４】
図５に示すように、クロック制御部２３から出力されるクロック信号は分周回路２４により分周されシフトレジスタ回路２２に入力される。例えば４分周回路であれば、元のクロックに対して４分の１の周波数を有するクロックがシフトレジスタ回路２２に入力される。シフトレジスタ回路２２は該クロックに基づき動作する。
【００４５】
その他の動作は実施の形態１と同様であるので、ここでの詳細な説明は省略する。
【００４６】
（効果）
Ｉ／Ｏピン１０から入力される信号と、記憶部にあらかじめ記録された信号が比較回路２０で一致した時に機能設定値が出力される。該出力は電源を落とさなければ、クロック信号を遷移させない限り保持し続ける。しかし、クロック信号にグリッジノイズが混入した場合、シフトレジスタ回路２２の信号が遷移し比較回路２０で一致しなくなってしまい、設定信号が保持されなくなる可能性がある。このグリッジによる信号遷移を防止するために、分周回路２４をシフトレジスタ回路２２のクロック信号端子に接続した。例えば４分周回路にすると３回までグリッジによるパルスに耐えることが可能である。
【００４７】
＜実施の形態３＞
（構成）
図６は、本実施の形態に係るＨｉｇｈマスク回路４０の構成を示す図である。
【００４８】
Ｈｉｇｈマスク回路４０は、テストモード切り替えキーセマフォ回路１２を備える。テストモード切り替えキーセマフォ回路１２は実施の形態１で示したものと同様の構成を有する。
【００４９】
すなわち、入力された信号をクロック信号に応じて順次記憶するシフトレジスタ回路２２、シフトレジスタ回路２２に入力された信号とあらかじめ記録された信号とを比較する比較回路２０、比較が一致したときクロック信号を止めることにより比較回路２０からの一致出力を維持させるクロック制御部２３を備える。
【００５０】
またＨｉｇｈマスク回路４０は、テストモード切り替えキーセマフォ回路１２の出力と被マスク信号を入力し、テストモード切り替えキーセマフォ回路１２の出力に応じて被マスク信号をマスク処理する論理回路であるＯＲ回路３０を備える。
【００５１】
（動作）
次に、マスク回路４０の動作を説明する。
【００５２】
Ｉ／Ｏピンよりテストモード切り替えキーセマフォ回路１２に、あらかじめ記憶されている信号と同じ信号が入力されない間は、テストモード切り替えキーセマフォ回路１２の出力信号はＬｏｗレベルである。ＯＲ回路３０にＬｏｗレベルの信号が入力される間、ＯＲ回路３０に入力される被マスク信号は、ＯＲ回路３０の出力信号としてそのまま出力される。
【００５３】
一方、Ｉ／Ｏピンよりテストモード切り替えキーセマフォ回路１２に、あらかじめ記憶されている信号と同じ信号が入力された場合は、テストモード切り替えキーセマフォ回路１２のクロックは停止され、テストモード切り替えキーセマフォ回路１２は、Ｈｉｇｈレベルの信号を出力し続ける。Ｈｉｇｈレベルの信号はＯＲ回路３０に入力され、ＯＲ回路３０は被マスク信号の如何にかかわらずＨｉｇｈレベルの信号を出力する。すなわちＨｉｇｈマスク処理を行う。電源を落とさなければＩ／Ｏピンによる信号を使用しないでＨｉｇｈマスク回路となり続ける。
【００５４】
電源を一度落とすあるいはクロックを遷移させることで、テストモード切り替えキーセマフォ回路１２の出力、すなわちＯＲ回路３０の入力の片方がＬｏｗとなり入出力が同じになる。すなわち被マスク信号は、ＯＲ回路３０の出力信号としてそのまま出力される。
【００５５】
（効果）
テストモード切り替えキーセマフォ回路１２をＨｉｇｈマスク回路として使用することにより、一度マスク回路として設定すれば、それ以降はＩ／Ｏピンによる信号を使用しないでマスク信号を出力させ続けることが可能である。
【００５６】
＜実施の形態４＞
（構成）
図７は、本実施の形態に係るＬｏｗマスク回路４１の構成を示す図である。
【００５７】
Ｌｏｗマスク回路４１は、テストモード切り替えキーセマフォ回路１２を備える。テストモード切り替えキーセマフォ回路１２は実施の形態１で示したものと同様の構成を有する。
【００５８】
すなわち、入力された信号をクロック信号に応じて順次記憶するシフトレジスタ回路２２、シフトレジスタ回路２２に入力された信号とあらかじめ記録された信号とを比較する比較回路２０、比較が一致したときクロック信号を止めることにより比較回路２０からの一致出力を維持させるクロック制御部２３を備える。
【００５９】
またＬｏｗマスク回路４１は、テストモード切り替えキーセマフォ回路１２の出力と被マスク信号を入力し、テストモード切り替えキーセマフォ回路１２の出力に応じて被マスク信号をマスク処理する論理回路であるＡＮＤ回路３１を備える。
【００６０】
（動作）
次に、Ｌｏｗマスク回路４１の動作を説明する。
【００６１】
Ｉ／Ｏピンよりテストモード切り替えキーセマフォ回路１２に、あらかじめ記憶されている信号と同じ信号が入力されない間は、テストモード切り替えキーセマフォ回路１２の出力信号はＬｏｗレベルである。ＡＮＤ回路３１にＨｉｇｈレベルの信号が入力される間、ＡＮＤ回路３１は被マスク信号の如何にかかわらずＬｏｗレベルの信号を出力する。すなわち、Ｌｏｗマスク処理を行う。
【００６２】
一方、Ｉ／Ｏピンよりテストモード切り替えキーセマフォ回路１２に、あらかじめ記憶されている信号と同じ信号が入力された場合は、テストモード切り替えキーセマフォ回路１２のクロックは停止され、テストモード切り替えキーセマフォ回路１２は、Ｈｉｇｈレベルの信号を出力し続ける。Ｈｉｇｈレベルの信号はＡＮＤ回路３１に入力され、ＡＮＤ回路３１に入力される被マスク信号は、ＡＮＤ回路３１の出力信号としてそのまま出力される。
【００６３】
電源を一度落とすあるいはクロックを遷移させることで、テストモード切り替えキーセマフォ回路１２の出力、すなわちＡＮＤ回路３１の入力の片方がＬｏｗとなりＬｏｗマスク回路となる。
【００６４】
（効果）
テストモード切り替えキーセマフォ回路１２をＬｏｗマスク回路として使用することにより、Ｉ／Ｏピンによる信号を使用しないでマスク信号を出力させ続けることが可能である。
【産業上の利用可能性】
【００６５】
本発明は、テストモード切り替え後に新規機能を追加したいがテストモード切り替え後に空いているピンが無く、かつ回路の論理変更ができない場合や、テストモード切り替え後に使用できるＩ／Ｏピンがなく、ＨｉｇｈマスクとＬｏｗマスクでテストを追加したい場合等に適用できる。
【図面の簡単な説明】
【００６６】
【図１】テストモード切り替えに係る従来技術の一例を示す回路ブロック図である。
【図２】テストモード切り替えに係る従来技術の一例を示す回路ブロック図である。
【図３】本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
【図４】本発明の実施の形態１に係るテストモード切り替えキーセマフォ回路の構成を示すブロック図である。
【図５】本発明の実施の形態２に係るテストモード切り替えキーセマフォ回路の構成を示すブロック図である。
【図６】本発明の実施の形態３に係るマスク回路の構成を示すブロック図である。
【図７】本発明の実施の形態４に係るマスク回路の構成を示すブロック図である。
【符号の説明】
【００６７】
１  共有ピン、２  マルチプレクサ、３  機能Ｃ、４  テストモードＡ、５  追加ピン、６，７，１１  既存ピン、８  論理機能Ｄ、９，１０  Ｉ／Ｏピン、１２  テストモード切り替えキーセマフォ回路、１３  テストモードＢ、１４  選択信号出力回路、２０  比較回路、２１，３１  ＡＮＤ回路、２２  シフトレジスタ回路、２３  クロック制御部、２４  分周回路、３０  ＯＲ回路、４０  Ｈｉｇｈマスク回路、４１  Ｌｏｗマスク回路。
【図１】
0005074294.tif 000002
【図２】
0005074294.tif 000003
【図３】
0005074294.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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