(57)【特許請求の範囲】
【請求項１】
外部接続端子と、
前記外部接続端子への接続をオン／オフ可能とする複数の抵抗素子を含む終端抵抗回路と、
前記複数の抵抗素子におけるそれぞれのオン／オフタイミングを時間的にずらして制御する制御回路と、
を備え、
前記終端抵抗回路は、前記複数の抵抗素子の前記外部接続端子への接続をそれぞれオン／オフする複数のトランジスタを備え、
前記制御回路は、前記複数のトランジスタに供給する制御信号のそれぞれのスルーレートを変化させてそれぞれオン／オフするタイミングを制御し、
前記制御回路は、前記複数のトランジスタのそれぞれを駆動する複数の駆動トランジスタを含む駆動回路をそれぞれ備え、
前記駆動回路は、前記複数の駆動トランジスタをアクティブとする個数を変化させることで前記スルーレートを変化させることを特徴とする終端回路。
【請求項２】
外部接続端子と、
前記外部接続端子への接続をオン／オフ可能とする複数の抵抗素子を含む終端抵抗回路と、
前記複数の抵抗素子におけるそれぞれのオン／オフタイミングを時間的にずらして制御する制御回路と、
を備え、
前記終端抵抗回路は、前記複数の抵抗素子の前記外部接続端子への接続をそれぞれオン／オフする複数のトランジスタを備え、
前記制御回路は、前記複数のトランジスタのそれぞれの動作を遅延させてそれぞれオン／オフするタイミングを制御し、
前記制御回路は、前記複数のトランジスタに供給する制御信号のそれぞれのスルーレートを変化させてそれぞれオン／オフするタイミングを制御し、
前記制御回路は、前記複数のトランジスタのそれぞれを駆動する複数の駆動トランジスタを含む駆動回路をそれぞれ備え、
前記駆動回路は、前記複数の駆動トランジスタをアクティブとする個数を変化させることで前記スルーレートを変化させることを特徴とする終端回路。
【請求項３】
請求項１または２に記載の終端回路と、
前記外部接続端子に接続される入力回路、出力回路、または入出力回路を備え、
前記制御回路は、前記複数の抵抗素子におけるオン／オフ制御が完了した後に、前記入力回路、出力回路、または入出力回路に対するイネーブル信号を出力することを特徴とする終端抵抗付きバッファ回路。
【請求項４】
請求項１または２に記載の終端回路または請求項３記載の終端抵抗付きバッファ回路を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端回路に関し、特に伝送線路とのインピーダンスマッチング用の終端抵抗を備える終端回路に関する。
【背景技術】
【０００２】
メモリとＣＰＵ間等のデータ伝送において、高速の伝送を行う場合、伝送路におけるインピーダンスマッチングが要求される。このため、例えばＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）によって策定されたＤＤＲ２（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２）規格に準拠したメモリのインタフェースは、メモリのコントローラ側に終端回路を備えることが要求されている。この場合、伝送線路のインピーダンスは７５Ωとされているため、コントローラとメモリとを１：１接続とする場合には終端抵抗値を７５Ωとする。一方、コントローラとメモリとを１：２接続とする場合には終端抵抗値を１５０Ωへ切り換えることができるようにする必要がある。更に、終端回路の構成はテブナン終端とすることが要求されている。
【０００３】
このように終端回路は、伝送線路のインピーダンスとの整合をとるように、伝送線路と電源線との間、及び伝送線路とグランド（接地）線との間にそれぞれ抵抗部を備えてテブナン終端を形成し、入出力バッファに対して備えられる。また、伝送路インピーンダンスとの整合のために、条件に応じて終端抵抗値が適切な値に設定される。このような例として、一対のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが並列接続されて抵抗部を形成し、伝送線路と電源線との間、及び伝送線路とグランド線との間にそれぞれ抵抗部を備えてテブナン終端を形成している終端回路が特許文献１に開示されている。この終端回路によれば、終端抵抗としてトランジスタを使用する終端回路の整合特性を向上させることができる。
【０００４】
また、関連して特許文献２には、出力回路を並列形態にされた複数からなる出力ＭＯＳＦＥＴを用い、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行う半導体集積回路装置が開示されている。このような半導体集積回路装置によれば、インピーダンス調整とスルーレート調整を互いに独立して設定することを可能とし、調整回路の構成を簡単にすることができる。
【０００５】
【特許文献１】特開２００６−４２１３６号公報
【特許文献２】特開２００４−３２７６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
特許文献１の回路では、テブナン終端抵抗を構成している抵抗部のオン／オフは、ＯＮ／ＯＦＦ信号線で同時に制御される。メモリインタフェース等の多ビットで構成されるシステムにおいては、同時に動作するＩＯバッファの数が増え、それに伴い、データ受信側となる入力モードへの切り替わり時、あるいはデータ送信側となる出力モード切り替わり時に多数のテブナン終端が同時にオン／オフすることになる。このため、入力モードに切り替わる時には、テブナン終端抵抗が同時にオンし、電源とＧＮＤ間に瞬時に大電流が流れ始める。また、出力モードに切り替わる時には、テブナン終端抵抗が同時にオフし、電源とＧＮＤ間に流れていた電流が瞬時に止まる。
【０００８】
これらの急峻な電流の変化は、半導体装置におけるパッケージやワイヤー等のインダクタンス成分による電圧変動を起こしてノイズを生じさせる。時間当たりの電流変化をｄｉ／ｄｔ、インダクタンスをＬとすると、電圧変動ΔＶは、ΔＶ＝Ｌ＊ｄｉ／ｄｔの式で表される。すなわち、終端抵抗がオン／オフする際の電流変化が大きいほど電圧変動も大きくなり、電源、ＧＮＤ及びデータ信号の電位が揺れを生じることになる。
【０００９】
入力モードに切り替わる時には、この変動した信号レベルを取り込んでしまい、システムの誤動作の原因となる虞がある。また、出力モードに切り替わる時には、出力信号レベルが変動し、信号伝送において誤動作を生じる原因となる虞がある。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る終端回路は、外部接続端子と、外部接続端子への接続をオン／オフ可能とする複数の抵抗素子を含む終端抵抗回路と、複数の抵抗素子におけるそれぞれのオン／オフタイミングを時間的にずらして制御する制御回路と、を備える。終端抵抗回路は、複数の抵抗素子の外部接続端子への接続をそれぞれオン／オフする複数のトランジスタを備え、制御回路は、複数のトランジスタに供給する制御信号のそれぞれのスルーレートを変化させてそれぞれオン／オフするタイミングを制御し、制御回路は、複数のトランジスタのそれぞれを駆動する複数の駆動トランジスタを含む駆動回路をそれぞれ備え、駆動回路は、複数の駆動トランジスタをアクティブとする個数を変化させることでスルーレートを変化させる。
本発明の他のアスペクト（側面）に係る終端回路は、外部接続端子と、外部接続端子への接続をオン／オフ可能とする複数の抵抗素子を含む終端抵抗回路と、複数の抵抗素子におけるそれぞれのオン／オフタイミングを時間的にずらして制御する制御回路と、を備える。終端抵抗回路は、複数の抵抗素子の外部接続端子への接続をそれぞれオン／オフする複数のトランジスタを備え、制御回路は、複数のトランジスタのそれぞれの動作を遅延させてそれぞれオン／オフするタイミングを制御し、制御回路は、複数のトランジスタに供給する制御信号のそれぞれのスルーレートを変化させてそれぞれオン／オフするタイミングを制御し、制御回路は、複数のトランジスタのそれぞれを駆動する複数の駆動トランジスタを含む駆動回路をそれぞれ備え、駆動回路は、複数の駆動トランジスタをアクティブとする個数を変化させることでスルーレートを変化させる。
【発明の効果】
【００１１】
本発明によれば、複数の抵抗素子におけるそれぞれのオン／オフタイミングを制御することで、終端抵抗がオン／オフする際の急激な電流変化を抑えることが可能となる。したがって、信号レベルの変動による誤動作を防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る終端回路は、外部接続端子と、終端抵抗回路と、制御回路と、を備える。終端抵抗回路は、外部接続端子への接続をオン／オフ可能とする複数の抵抗素子を含み、テブナン終端を構成する。制御回路は、複数の抵抗素子におけるそれぞれのオン／オフタイミングを時間的にずらして制御する。
【００１３】
本発明の終端回路において、複数の抵抗素子の外部接続端子への接続をそれぞれオン／オフする複数のトランジスタを備えるようにしてもよい。
【００１４】
本発明の終端回路において、制御回路は、複数のトランジスタのそれぞれの動作を遅延させてそれぞれオン／オフするタイミングを制御するようにしてもよい。
【００１５】
本発明の終端回路において、制御回路は、複数のトランジスタに供給する制御信号のそれぞれのスルーレートを変化させてそれぞれオン／オフするタイミングを制御するようにしてもよい。
【００１６】
本発明の終端回路において、制御回路は、複数のトランジスタのそれぞれを駆動する複数の駆動トランジスタを含む駆動回路をそれぞれ備え、駆動回路は、複数の駆動トランジスタをアクティブとする個数を変化させることでスルーレートを変化させるようにしてもよい。
【００１７】
本発明の終端抵抗付きバッファ回路において、上記の終端回路と、外部接続端子に接続される入力回路、出力回路、または入出力回路を備え、制御回路は、複数の抵抗素子におけるオン／オフ制御が完了した後に、入力回路、出力回路、または入出力回路に対するイネーブル信号を出力するようにしてもよい。
【００１８】
本発明の半導体集積回路装置は、上記の終端回路または終端抵抗付きバッファ回路を備えるようにしてもよい。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る終端回路の構成を示す図である。図１において、終端回路は、制御回路１、終端抵抗回路２、出力バッファ３、入力バッファ４、入出力端子ＩＮＯＵＴを備える。
【００２１】
制御回路１は、終端抵抗回路２中の抵抗素子におけるそれぞれのオン／オフタイミングおよび出力バッファ３、入力バッファ４の活性化を制御する。終端抵抗回路２は、入出力端子ＩＮＯＵＴに接続され、終端抵抗（テブナン終端）を構成し、制御回路１によって終端抵抗の抵抗値が可変とされる。出力バッファ３は、内部回路からの信号ＩＮをバッファリングし、入出力端子ＩＮＯＵＴに出力する。入力バッファ４は、入出力端子ＩＮＯＵＴの信号をバッファリングし、信号ＯＵＴとして内部回路に出力する。
【００２２】
終端抵抗回路２は、複数に分割された抵抗で構成され、終端抵抗１０〜１４とそれぞれの終端抵抗をオン／オフするＰ型トランジスタ５〜９とがそれぞれ電源側と入出力端子ＩＮＯＵＴ間に接続される。また、終端抵抗１５〜１９とそれぞれの終端抵抗をオン／オフするＮ型トランジスタ２０〜２４とがそれぞれＧＮＤ側と入出力端子ＩＮＯＵＴ間に接続される。
【００２３】
制御回路１は、入力バッファ４に対する入力イネーブル信号ＩＥＮ、出力バッファ３に対する出力イネーブル信号ＯＥＮ、終端抵抗をオン／オフするための制御信号ＲＣＴ、及び終端抵抗選択信号ＣＲ１〜ＣＲ４を入力し、出力イネーブル信号３５を出力バッファ３の制御信号として出力し、入力イネーブル信号３６を入力バッファ４の制御信号として出力する。ここで、入力イネーブル信号ＩＥＮ、出力イネーブル信号ＯＥＮ、制御信号ＲＣＴ、終端抵抗選択信号ＣＲ１〜ＣＲ４は、チップ内の別の制御系から供給される。特に、終端抵抗選択信号ＣＲ１〜ＣＲ４は、インピーダンス調整マクロから出力される選択信号である。また、終端抵抗選択信号ＣＲ１〜ＣＲ４は、イニシャライズ時に制御され決定された後は固定となる信号である。
【００２４】
また、制御回路１は、電源側の終端抵抗１０〜１４をそれぞれオン／オフする信号２５〜２９をＰ型トランジスタ５〜９のそれぞれのゲートに供給する。さらに、制御回路１は、ＧＮＤ側の終端抵抗１５〜１９をそれぞれオン／オフする信号３０〜３４をＮ型トランジスタ２０〜２４のそれぞれのゲートに供給する。
【００２５】
図２は、本発明の第１の実施例に係る制御回路の回路図である。図２において、制御回路１は、インバータ３７、３９、４７、４８、５６〜６１、３入力のＮＡＮＤ回路３８、２入力のＮＡＮＤ回路５１〜５５、遅延回路４０〜４４、２入力のＡＮＤ回路４９、６２、６３、２入力のＯＲ回路５０、トランスファゲート４５、４６を備える。
【００２６】
ＮＡＮＤ回路３８は、出力イネーブル信号ＯＥＮを入力とするインバータ３７の出力と、入力イネーブル信号ＩＥＮと、制御信号ＲＣＴとを入力して論理積を求め、出力をインバータ３９を介してノード６４に接続する。ノード６４の信号を次々遅延させる遅延回路４０〜４４は、縦続に接続される。
【００２７】
トランスファゲート４５、４６は、遅延回路４０の出力であるノード６５と、遅延回路４１の出力であるノード６６とを排他的に選択する。ノード６５は、遅延回路４１の入力およびトランスファゲート４５の一端に接続される。ノード６６は、遅延回路４２の入力およびトランスファゲート４６の一端に接続される。トランスファゲート４５、４６の他端は、共通に接続され、ＮＡＮＤ回路５２の一方の入力に接続される。トランスファゲート４５のＮｃｈゲート及びトランスファゲート４６のＰｃｈゲートには、抵抗選択信号ＣＲ４が供給され、トランスファゲート４５のＰｃｈゲート及びトランスファゲート４６のＮｃｈゲートには、抵抗選択信号ＣＲ４を入力とするインバータ４７の出力が接続される。
【００２８】
ＡＮＤ回路４９は、一方の入力に抵抗選択信号ＣＲ２を入力し、抵抗選択信号ＣＲ３を入力としたインバータ４８の出力を他方の入力に接続し、出力をＯＲ回路５０の一方の入力に接続する。ＯＲ回路５０は、他方の入力に抵抗選択信号ＣＲ４を入力し、出力をＮＡＮＤ回路５３の他方の入力に接続する。
【００２９】
ＮＡＮＤ回路５１は、一方の入力にノード６４を接続し、他方の入力に抵抗選択信号ＣＲ１を入力し、出力をノード２５に接続する。ＮＡＮＤ回路５２は、一方の入力にトランスファゲート４５、４６の他端を接続し、他方の入力に抵抗選択信号ＣＲ３を入力し、出力をノード２６に接続する。ＮＡＮＤ回路５３は、一方の入力に遅延回路４２の出力であるノード６７を接続し、他方の入力をＯＲ回路５０の出力に接続し、出力をノード２７に接続する。ＮＡＮＤ回路５４は、一方の入力に遅延回路４３の出力であるノード６８を接続し、他方の入力に抵抗選択信号ＣＲ３を与え、出力をノード２８に接続する。ＮＡＮＤ回路５５は、一方の入力を遅延回路４４の出力であるノード６９に接続し、他方の入力に抵抗選択信号ＣＲ１を入力し、出力をノード２９に接続する。
【００３０】
インバータ５６は、入力をノード２５に接続し、出力をノード３０に接続する。インバータ５７は、入力をノード２６に接続し、出力をノード３１に接続する。インバータ５８は、入力をノード２７に接続し、出力をノード３２に接続する。インバータ５９は、入力をノード２８に接続し、出力をノード３３に接続する。インバータ６０は、入力をノード２９に接続し、出力をノード３４に接続する。
【００３１】
ＡＮＤ回路６２は、ノード６９を入力としたインバータ６１の出力を一方の入力に接続し、他方の入力に出力イネーブル信号ＯＥＮを与え、出力イネーブル信号３５を出力する。ＡＮＤ回路６３は、一方の入力にはノード６９を接続し、他方の入力に入力イネーブル信号ＩＥＮを与え、入力イネーブル信号３６を出力する。
【００３２】
図３は、本発明の第１の実施例に係る制御回路の動作を表すタイミングチャートである。図３において、条件１、２、３、４は、それぞれ、終端抵抗１０、１１、１２、１３、１４および１５、１６、１７、１８、１９を選択する個数が異なる場合を示す。終端抵抗として選択される抵抗は、所望の終端抵抗値に制御する抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４によって決定され、制御回路１から出力されるノード２５、２６、２７、２８、２９の信号によるＰ型トランジスタ５、６、７、８、９のそれぞれのオン／オフによって選択される。また、終端抵抗として選択される抵抗は、ノード３０、３１、３２、３３、３４の信号によるＮ型トランジスタ２０、２１、２２、２３、２４のそれぞれのオン／オフによって選択される。
【００３３】
図３のタイミングチャートにおいて、条件１、２、３、４は、製造条件、あるいは使用時における電源電圧や温度条件によって抵抗値が変動した場合において、所望の抵抗値を実現するために使用する抵抗の個数を変えた条件を表す。選択された抵抗の個数が所望の抵抗値に制御された後は、使用時の条件が変動しない限り固定されることになる。なお、図３では、各条件での動作を説明するため便宜的に条件１、２、３、４と時間的に連続して示しているが、実際の動作においては、必ずしも条件１、２、３、４と推移をするとは限らない。
【００３４】
条件１の状態は、ＣＲ１＝“Ｈ”、ＣＲ２＝“Ｌ”、ＣＲ３＝“Ｌ”、ＣＲ４＝“Ｌ”であり、これらの抵抗選択信号によって図２のＮＡＮＤ回路５１〜５５の内、ＮＡＮＤ回路５１、５５が有効になる。したがって、ＯＥＮとＩＥＮとＲＣＴの入力信号で生成されるノード６４の信号と、遅延回路４０、４１、４２、４３、４４で生成されるノード６９の信号とを受け付け、ノード２５は、ノード６４の変化後、時刻Ｔ１１からアクティブとされる。また、ノード２９は、遅延回路４０、４１、４２、４３、４４で遅延された時刻Ｔ１２からアクティブとされる。さらに、同時にノード３０、３４の信号は、ノード２５、２９の信号が各々インバータ５６と６０で反転され出力される。
【００３５】
このように条件１では、出力モードの時（ＯＥＮ＝“Ｈ”）、図３のタイミングチャートで示す時刻Ｔ１１において、図１のＰ型トランジスタ５とＮ型トランジスタ２０がオフとなり、終端抵抗１０と終端抵抗１５が無効となる。次に、時刻Ｔ１２において、Ｐ型トランジスタ９とＮ型トランジスタ２４がオフとなり、終端抵抗１４と終端抵抗１９が無効となる。つまり時刻Ｔ１１には終端抵抗１０、１５がオフになり、時刻Ｔ１２には終端抵抗１４、１９がオフになり、すべての終端抵抗がオフとなる。
【００３６】
入力モードの時（ＩＥＮ＝“Ｈ”）の終端抵抗が有効となるタイミングは、同様にＯＥＮとＩＥＮとＲＣＴの入力信号によって生成される信号でノード２５、２９及びノード３０、３４に信号が出力され、上記Ｐ型トランジスタ群とＮ型トランジスタ群がオフになるタイミングと同様にオンとなり、無効となるタイミングと同様に変化する。まず終端抵抗１０、１５がオンになり、次に終端抵抗１４、１９がオンになることにより、条件１での所望の終端抵抗がオンとなる。
【００３７】
条件２の状態は、ＣＲ１＝“Ｈ”、ＣＲ２＝“Ｈ”、ＣＲ３＝“Ｌ”、ＣＲ４＝“Ｌ”であり、これらの抵抗選択信号によって図２のＮＡＮＤ回路５１、５２、５３、５４、５５の内、ＮＡＮＤ回路５１、５３、５５が有効になる。したがって、条件１と同様に時刻Ｔ２１において、図１のＰ型トランジスタ５とＮ型トランジスタ２０がオフとなり、終端抵抗１０と終端抵抗１５が無効となる。次に、時刻Ｔ２２において、Ｐ型トランジスタ７とＮ型トランジスタ２２がオフとなり、終端抵抗１２と終端抵抗１７が無効となる。次に、時刻Ｔ２３において、Ｐ型トランジスタ９とＮ型トランジスタ２４がオフとなり、終端抵抗１４と終端抵抗１９が無効となる。また、終端抵抗が有効となるタイミングも、無効となるタイミングと同様に変化する。
【００３８】
条件３の状態は、ＣＲ１＝“Ｈ”、ＣＲ２＝“Ｈ”、ＣＲ３＝“Ｈ”、ＣＲ４＝“Ｌ”であり、これらの抵抗選択信号によって図２のＮＡＮＤ回路５１、５２、５３、５４、５５の内、ＮＡＮＤ回路５１、５２、５４、５５が有効になる。したがって、条件１と同様に時刻Ｔ３１において、図１のＰ型トランジスタ５とＮ型トランジスタ２０がオフとなり、終端抵抗１０と終端抵抗１５が無効となる。次に時刻Ｔ３２において、Ｐ型トランジスタ６とＮ型トランジスタ２１がオフとなり、終端抵抗１１と終端抵抗１６が無効となる。次に時刻Ｔ３３において、Ｐ型トランジスタ８とＮ型トランジスタ２３がオフとなり、終端抵抗１３と終端抵抗１８が無効となる。次に時刻Ｔ３４において、Ｐ型トランジスタ９とＮ型トランジスタ２４がオフとなり、終端抵抗１４と終端抵抗１９が無効となる。また、終端抵抗が有効となるタイミングも、無効となるタイミングと同様に変化する。
【００３９】
条件４の状態は、ＣＲ１＝“Ｈ”、ＣＲ２＝“Ｈ”、ＣＲ３＝“Ｈ”、ＣＲ４＝“Ｈ”であり、これらの抵抗選択信号によって図２のＮＡＮＤ回路５１、５２、５３、５４、５５が有効になる。したがって、条件１と同様に時刻Ｔ４１において、図１のＰ型トランジスタ５とＮ型トランジスタ２０がオフとなり、終端抵抗１０と終端抵抗１５が無効となる。次に、時刻Ｔ４２において、Ｐ型トランジスタ６とＮ型トランジスタ２１がオフとなり、終端抵抗１１と終端抵抗１６が無効となる。次に、時刻Ｔ４３において、Ｐ型トランジスタ７とＮ型トランジスタ２２がオフとなり、終端抵抗１２と終端抵抗１７が無効となる。次に、時刻Ｔ４４において、Ｐ型トランジスタ８とＮ型トランジスタ２３がオフとなり、終端抵抗１３と終端抵抗１８が無効となる。次に、時刻Ｔ４５において、Ｐ型トランジスタ９とＮ型トランジスタ２４がオフとなり、終端抵抗１４と終端抵抗１９が無効となる。また、終端抵抗が有効となるタイミングも、無効となるタイミングと同様に変化する。
【００４０】
また、出力イネーブル信号３５は、各条件において終端抵抗群の最後の抵抗が無効となった（時刻Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５）後、出力バッファをオンとするように“Ｈ”となる。入力イネーブル信号３６は、各条件での終端抵抗群の最後の終端抵抗が有効となった（時刻Ｔ１３、Ｔ２４、Ｔ３５、Ｔ４６）後、入力バッファ３をオンとするように“Ｈ”となる。
【００４１】
以上のように、抵抗素子１０〜１４、１５〜１９がオンするタイミングは、遅延素子４０〜４４で決まっており、どの抵抗をオンさせるかを抵抗が選択された個数に応じて決めている。例えば、信号２６の変化タイミングに関し、条件３における時刻Ｔ３２は、遅延回路４０、４１で生成される時間で設定され、条件４における時刻Ｔ４２は、遅延回路４０で生成される時間で設定される。このように時間設定をすることによって、電流変化を分散するという点でより効果がある。
【００４２】
以上のように終端抵抗群をオンするタイミングを、抵抗選択信号で選択された状態に応じて、入力モードに切り替わるまでの一定時間内で徐々にオンさせることにより、終端抵抗のオンの時に発生する電流変化を抑えることができる。同様に終端抵抗群をオフするタイミングを、抵抗選択信号で選択された状態に応じて、出力モードに切り替わるまでの一定時間内で徐々にオフさせることにより、終端抵抗のオフの時に発生する電流変化を抑えることができる。
【００４３】
抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４は、終端抵抗回路内の抵抗及びスイッチング用トランジスタの能力がばらついた場合においても所望の終端抵抗値にコントロールされるよう設定される。抵抗値が低くかつスイッチング用トランジスタの能力が高い場合は、並列接続された終端抵抗群の内、少数の終端抵抗で所望の終端抵抗値を得ることができる。一方、抵抗値が高くかつスイッチング用トランジスタの能力が低い場合は、複数の終端抵抗を有効にする必要があり、それに応じて抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４が設定される。すなわち、図３の条件１は、抵抗値が低くかつスイッチング用トランジスタの能力が高い場合の例であり、条件４は、抵抗値が高くかつスイッチング用トランジスタの能力が低い場合の例である。
【００４４】
また、選択された終端抵抗の数と一つの終端抵抗に流れる電流の関係を示すと、抵抗値が低くかつスイッチング用トランジスタの能力が高い場合は、少数の終端抵抗を選択することになる。この場合、一つの終端抵抗に流れる電流は比較的大きく、これらをオンする回路のスピードも速くなる。反対に抵抗値が高くかつスイッチング用トランジスタの能力が低い場合は、複数の終端抵抗値を選択することになる。この場合、一つの終端抵抗に流れる電流は比較的小さく、これをオンする回路のスピードも遅くなる。
【００４５】
そのため、入力や出力モードに切り替わるまでの一定時間内に、均一に電流変化が起こるように、条件１の場合は、二つの終端抵抗群がオン／オフするタイミングを時刻Ｔ１１、Ｔ１２と分けることで電流変化の分散がなされる。また、条件４の場合は、五つの終端抵抗群がオン／オフするタイミングを時刻Ｔ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４５と分けることで電流変化の分散がなされ、電流変化量を低く抑えることができる。条件４の方が電流変化の回数は多いが、一つの終端抵抗がオン／オフした場合の電流変化量は、条件１より条件４の方が小さく、一定時間の電流変化量は、条件１も条件４も同等となる。
【００４６】
また、条件２、条件３も同様に終端抵抗群がオン／オフするタイミングを分散することで、入力や出力モードに切り替わるまでの一定時間内の電流変化量を抑えることができる。
【００４７】
図４は、終端回路の各部の電圧および電流波形を示す図である。図４は、図３のタイミングチャートの条件３における動作の例を示したものである。
【００４８】
入力モードの時には電源側、グランド側それぞれ４個の抵抗がオンしてテブナン終端している。入力モードから出力モードに切り替わる際、時刻Ｔ５１において、第１の電源側、グランド側抵抗（終端抵抗１０、１５）がオフし、時刻Ｔ５２において、第２の電源側、グランド側抵抗（終端抵抗１１、１６）がオフし、時刻Ｔ５３において、第３の電源側、グランド側抵抗（終端抵抗１３、１８）がオフし、時刻Ｔ５４において、第４の電源側、グランド側抵抗（終端抵抗１４、１９）がオフする。これにより、抵抗がオフする際の電源電流、ＧＮＤ電流は徐々に流れなくなり、電流変化が小さいので電源電位、ＧＮＤ電位の揺れも小さく抑えられる。
【００４９】
また、出力モードから入力モードに切り替わる場合には、時刻Ｔ５５において、第１の電源側、グランド側抵抗（終端抵抗１０、１５）がオンし、時刻Ｔ５６において、第２の電源側、グランド側抵抗（終端抵抗１１、１６）がオンし、時刻Ｔ５７において、第３の電源側、グランド側抵抗（終端抵抗１３、１８）がオンし、時刻Ｔ５８において、第４の電源側、グランド側抵抗（終端抵抗１４、１９）がオンする。電源側、グランド側のそれぞれ４個の抵抗が順番にオンし、電源電流、ＧＮＤ電流は序々に増えているが、電流変化が小さいので電源電位、ＧＮＤ電位の揺れも小さく抑えられる。
【００５０】
このように電源電流、ＧＮＤ電流の変化を抑えることでインダクタンス成分による電源電位、ＧＮＤ電位、ＩＮＯＵＴ電位の電圧変動が小さくなり、ノイズ発生を抑えることが出来る。
【００５１】
以上のような終端回路によれば、入力モードに切り替わる時には、変動した信号レベルを取り込むことによるシステムの誤動作の原因を低減することができる。また、出力モードに切り替わる時には、出力信号レベルが変動することによる信号伝送における誤動作を生じる原因を低減することができる。
【実施例２】
【００５２】
図５は、本発明の第２の実施例に係る制御回路の回路図である。図５において、図２と同一の符号は、同一物を示す。図５の制御回路１ａが、図２と異なるのは、遅延回路４０、４１、４２、４３、４４、トランスファゲート４５、４６、インバータ４７を廃し、遅延回路４０、４１、４２、４３、４４、トランスファゲート４６をそれぞれ短絡状態とすると共に、ＮＡＮＤ回路５１〜５５の替わりにそれぞれＮＡＮＤ回路１５１〜１５５を備える。また、インバータ６１の入力およびＡＮＤ回路６３の一方の入力の接続先をノード６９からノード３４に変更する。
【００５３】
ＮＡＮＤ回路１５１〜１５５は、抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４が制御信号として入力され、抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の状態に応じて終端抵抗をオン／オフする前段の回路のスルーレートを可変できる構成となっている。
【００５４】
図６は、ＮＡＮＤ回路１５１の回路例である。なお、ＮＡＮＤ回路１５２〜１５５も同様の構成である。ＮＡＮＤ回路１５１の論理動作は、図１のＮＡＮＤ回路５１と同じである。ただし、抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の状態に応じてドレイン側に接続されたトランジスタの動作個数を可変できるように構成され、そのトランジスタの動作個数によって出力のスルーレートを可変とする。
【００５５】
ＮＡＮＤ回路１５１は、Ｐ型トランジスタ１０１〜１０７、Ｎ型トランジスタ１０８〜１１４、インバータ１１５〜１１８を備える。Ｐ型トランジスタ１０１、１０２は、ソースを電源に接続し、ドレインをＰ型トランジスタ１０３〜１０７のソースに接続する。Ｐ型トランジスタ１０１のゲートは、ノード６４に接続される。Ｐ型トランジスタ１０２のゲートには、抵抗選択信号ＣＲ１が入力される。Ｎ型トランジスタ１１３は、ソースをＮ型トランジスタ１１４のドレインに接続し、ドレインをＮ型トランジスタ１０８〜１１２のソースに接続し、ゲートをノード６４に接続する。Ｎ型トランジスタ１１４は、ソースを接地し、ゲートに抵抗選択信号ＣＲ１を入力する。Ｐ型トランジスタ１０３〜１０７のドレインおよびＮ型トランジスタ１０８〜１１２のドレインは、共通とされ、信号２５を出力する。Ｐ型トランジスタ１０１、１０２、Ｎ型トランジスタ１１３、１１４によって２入力のＮＡＮＤ回路が構成されている。
【００５６】
Ｐ型トランジスタ１０３のゲートには、抵抗選択信号ＣＲ１を入力とするインバータ１１５の出力が入力され、Ｎ型トランジスタ１０８のゲートには、抵抗選択信号ＣＲ１が入力される。Ｐ型トランジスタ１０４のゲートには、抵抗選択信号ＣＲ２を入力とするインバータ１１６の出力が入力され、Ｎ型トランジスタ１０９のゲートには、抵抗選択信号ＣＲ２が入力される。Ｐ型トランジスタ１０５のゲートには、抵抗選択信号ＣＲ３を入力とするインバータ１１７の出力が入力され、Ｎ型トランジスタ１１０のゲートには、抵抗選択信号ＣＲ３が入力される。Ｐ型トランジスタ１０６のゲートには、抵抗選択信号ＣＲ４を入力とするインバータ１１８の出力が入力され、Ｎ型トランジスタ１１１のゲートには、抵抗選択信号ＣＲ４が入力される。Ｐ型トランジスタ１０７のゲートは、接地され、Ｎ型トランジスタ１１２のゲートは、電源に接続される。
【００５７】
ＣＲ１＝“Ｈ”の時には、Ｐ型トランジスタ１０３とＮ型トランジスタ１０８がオンし、ＣＲ２＝“Ｈ”の時には、Ｐ型トランジスタ１０４とＮ型トランジスタ１０９がオンし、ＣＲ３＝“Ｈ”の時には、Ｐ型トランジスタ１０５とＮ型トランジスタ１１０がオンし、ＣＲ４＝“Ｈ”の時には、Ｐ型トランジスタ１０６とＮ型トランジスタ１１１がオンする。Ｐ型トランジスタ１０７とＮ型トランジスタ１１２は、常にオンしている。
【００５８】
なお、ＮＡＮＤ回路１５１〜１５５において、Ｐ型トランジスタ１０３〜１０７、Ｎ型トランジスタ１０８〜１１２に相当する部分の段数を異なるようにして、それぞれ信号２５〜２９のタイミングをずらすようにしてもよい。
【００５９】
このように動作するＮＡＮＤ回路１５１は、抵抗選択信号ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の状態に応じて出力である信号２５のスルーレートが可変とされる。
【００６０】
図７は、信号２５の動作波形の例を示す図である。実施例１と同様に、条件１、２、３、４は、製造条件、あるいは使用時における電源電圧や温度条件により抵抗値が変動した場合に、所望の抵抗値を実現するために使用する抵抗の個数を変えている。条件１は、抵抗値が低くかつスイッチング用トランジスタの能力が高い場合の例であり、条件４は、抵抗値が高くかつスイッチング用トランジスタの能力が低い場合の例であり、条件に応じて図７に示す信号２５のスルーレートも変動する。条件１の場合には、波形の傾きがより大きくなる方向に変動し、条件４の場合は、波形の傾きがより小さくなる方向に変動するので、条件に応じて適切なスルーレートを選択することで、諸条件においても電流変化を抑えることができる。
【実施例３】
【００６１】
図８は、本発明の第３の実施例に係る制御回路の回路図である。図８において、図２、図５と同一の符号は、同一物を示し、その説明を省略する。図８の制御回路１ｂが、図２と異なるのは、２入力のＮＡＮＤ回路５１〜５５の替わりにそれぞれＮＡＮＤ回路１５１〜１５５を備えることである。
【００６２】
このような構成の終端回路は、第１の実施例に示すように遅延によって終端抵抗をオン／オフするタイミングをずらすと共に、第２の実施例に示すようにスルーレートを可変できる構成となっている。したがって、広い条件において電流変化をより抑えることが可能である。
【００６３】
なお、図５、図８のインバータ５６〜６０の出力も、ＮＡＮＤ回路１５１と同様にスルーレートを制御する構成とすることで、電流変化をより抑えることも可能である。
【００６４】
以上の説明において、テブナン終端抵抗の分割は、同一の抵抗値に等分割している例で説明した。しかし、等分割ではなく抵抗値の種類を増やすことで、高抵抗と低抵抗のオン／オフするタイミングを制御することでも抵抗切り替わり時の電流変化を抑えることも可能である。高抵抗と低抵抗で種類を増やすことにより、さらに細かい抵抗値精度の制御が可能になる。
【００６５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例に係る終端回路の構成を示す図である。
【図２】本発明の第１の実施例に係る制御回路の回路図である。
【図３】本発明の第１の実施例に係る制御回路の動作を表すタイミングチャートである。
【図４】終端回路の各部の電圧および電流波形を示す図である。
【図５】本発明の第２の実施例に係る制御回路の回路図である。
【図６】ＮＡＮＤ回路１５１の回路例である。
【図７】信号２５の動作波形の例を示す図である。
【図８】本発明の第３の実施例に係る制御回路の回路図である。
【符号の説明】
【００６７】
１  制御回路
２  終端抵抗回路
３  出力バッファ
４  入力バッファ
５〜９、１０１〜１０７  Ｐ型トランジスタ
１０〜１４、１５〜１９  終端抵抗
２０〜２４、１０８〜１１４  Ｎ型トランジスタ
２５〜３４  信号
３５  出力イネーブル信号
３６  入力イネーブル信号
３７、３９、４７、４８、５６〜６１、１１５〜１１８  インバータ
３８、５１〜５５、１５１〜１５５  ＮＡＮＤ回路
４０〜４４  遅延回路
４５、４６  トランスファゲート
４９、６２、６３  ＡＮＤ回路
６４〜６９  ノード
５０  ＯＲ回路
ＣＲ１〜ＣＲ４  終端抵抗選択信号
ＩＥＮ  入力イネーブル信号
ＩＮＯＵＴ  入出力端子
ＯＥＮ  出力イネーブル信号
ＲＣＴ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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