(57)【特許請求の範囲】
【請求項１】
フィルタ回路と電圧制御発振回路との間に設けられ、前記フィルタ回路から供給される第１のアナログ電圧のゲインを１／ｎ（ｎは１よりも大きい値）に抑制した第２のアナログ電圧を前記電圧制御発振回路に供給するゲイン抑制回路を備え、
前記ゲイン抑制回路は、前記第１のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、前記第２のアナログ電圧の可動範囲を、その上限電圧が最大で前記電圧制御発振回路の入力電圧範囲の上限電圧になるまで、もしくは、その下限電圧が最小で前記電圧制御発振回路の入力電圧範囲の下限電圧になるまで、一定の比率で電圧方向に対して上下に平行移動させることを特徴とする位相ロックループ回路。
【請求項２】
前記ゲイン抑制回路は、入力端子がハイインピーダンスであり、前記第１のアナログ電圧をバッファリングした第３のアナログ電圧を出力するアナログバッファと、基準電圧に応じて、前記第３のアナログ電圧のゲインを抑制した前記第２のアナログ電圧を出力する増幅回路と、前記第１のアナログ電圧に応じて、前記基準電圧を調整することによって、前記第２のアナログ電圧の可動範囲を電圧方向に対して上下に平行移動させるように調整する可動範囲調整回路とを備えることを特徴とする請求項１に記載の位相ロックループ回路。
【請求項３】
前記可動範囲調整回路は、前記第１のアナログ電圧とその上限電圧とを比較して第１の比較結果を出力する第１の比較回路と、前記第１のアナログ電圧とその下限電圧とを比較して第２の比較結果を出力する第２の比較回路と、前記第１および第２の比較結果に応じて、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に到達すると、前記第１のアナログ電圧を、その上限電圧ないしは下限電圧に固定するように、前記第１のアナログ電圧が供給されるノードをディスチャージもしくはチャージアップする電流を流す第１のレベル調整回路と、前記第１のレベル調整回路とともにカレントミラー回路を構成し、その電流量が、前記第１のレベル調整回路に流れる電流量に対して所定の比率である第２のレベル調整回路とを備え、
前記第１のレベル調整回路によって、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に固定されると、前記第２のレベル調整回路に流れる電流で前記基準電圧が生成されるノードをディスチャージもしくはチャージアップすることによって、前記基準電圧が、その下限電圧から上限電圧の範囲内を一定の比率で上昇もしくは低下されることを特徴とする請求項２に記載の位相ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ループバンド幅の（ループバンド幅が狭い）位相ロックループ回路（ＰＬＬ回路）に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路のループバンド幅は、そのループ特性を表すパラメータの１つであって、電圧制御発振回路（ＶＣＯ）からフィードバック信号が位相比較回路（ＰＤ）へフィードバックされるまでの時定数に相当するものである。バンド幅が広い場合（広帯域）には、ＰＬＬ回路のループ速度（反応）が速くなり、逆に、バンド幅が狭い場合（狭帯域）には、ＰＬＬ回路のループ速度が遅くなる。
【０００３】
ＰＬＬ回路のループバンド幅を狭くすることが必要となる場合は、ＰＬＬ回路に入力されるリファレンスクロック（基準クロック）の周波数が低い時である。リファレンスクロックの周波数が低い時には、周波数が高い時と比べてＰＤにおける位相比較の回数が少なくなる。しかし、ＰＤでの位相比較の回数が少ない場合に、ＶＣＯからＰＤへのフィードバックが早すぎると、ＰＬＬ回路の出力信号が暴れて動作が不安定になる。
【０００４】
従って、ＰＬＬ回路の動作の安定性を考慮すると、リファレンスクロックの周波数が低い時には、その周波数に比例してＰＬＬ回路のループ速度を遅くする必要がある。すなわち、ループバンド幅を狭くする必要がある。
【０００５】
従来のオンチップＰＬＬ回路のループバンド幅を狭くするためには、例えば、広大なシリコン面積をフィルタ回路の容量（フィルタ容量）に費やす必要があり、ＰＬＬ回路のコンパクト性と低周波入力対応との間にはトレードオフが存在していた。
【０００６】
すなわち、オンチップＰＬＬ回路において、チップ上の限られた回路面積（レイアウト面積）の中で、周波数の低いリファレンスクロックを逓倍する必要がある場合には、ＰＬＬ回路のフィルタ容量を外付けにせざるを得ない状況もしばしば発生する。その場合、そのチップは、１つのＰＬＬ回路につき、最低１ピンはフィルタ容量を接続するためのピンとして確保する必要がある。
【０００７】
また、チップのピン数の浪費を嫌う場合には、フィルタ容量の最大許容面積の範囲内でバンド幅を狭くすることになる。しかし、そのためにはチャージポンプ電流を無理やり絞り込む必要があるが、これはＰＬＬ回路の入出力位相誤差を悪化させることになる。
【０００８】
上記の通り、チップ上の限られた面積でバンド幅の狭いＰＬＬ回路を設計する場合には、フィルタ容量を外付けにしてチップのピン数を浪費するか、ＰＬＬ回路の入出力位相誤差特性の犠牲を払ってチャージポンプ電流を絞り込むという２つの手法が考えられる。なお、ＶＣＯ自体のゲインがなるべく小さくなるように、ＶＣＯを設計するなどの手法もあるが、上記の２つの手法に比べると効果的な手法とは言いがたい。
【０００９】
ここで、本発明に関わる先行技術文献としては、例えば特許文献１がある。
【００１０】
特許文献１は、位相同期ループ回路に関するものである。同文献には、電圧制御発振回路と、電圧制御発振回路の出力と入力信号とを比較する位相比較回路と、位相比較回路の出力を増幅する増幅器と、増幅器の出力を直流電圧に変換し、電圧制御発振回路に出力するフィルタとを具備する位相同期ループ回路において、フィルタと電圧制御発振回路との間に、演算増幅器を設けることが開示されている。
【００１１】
【特許文献１】特開平１−２０５６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、前記従来技術に基づく問題点を解消し、回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭い位相ロックループ回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、フィルタ回路と電圧制御発振回路との間に設けられ、前記フィルタ回路から供給される第１のアナログ電圧のゲインを１／ｎ（ｎは１よりも大きい値）に抑制した第２のアナログ電圧を前記電圧制御発振回路に供給するゲイン抑制回路を備え、
前記ゲイン抑制回路は、前記第１のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、前記第２のアナログ電圧の可動範囲を、その上限電圧が最大で前記電圧制御発振回路の入力電圧範囲の上限電圧になるまで、もしくは、その下限電圧が最小で前記電圧制御発振回路の入力電圧範囲の下限電圧になるまで、一定の比率で電圧方向に対して上下に平行移動させることを特徴とする位相ロックループ回路を提供するものである。
【００１４】
ここで、前記ゲイン抑制回路は、入力端子がハイインピーダンスであり、前記第１のアナログ電圧をバッファリングした第３のアナログ電圧を出力するアナログバッファと、基準電圧に応じて、前記第３のアナログ電圧のゲインを抑制した前記第２のアナログ電圧を出力する増幅回路と、前記第１のアナログ電圧に応じて、前記基準電圧を調整することによって、前記第２のアナログ電圧の可動範囲を電圧方向に対して上下に平行移動させるように調整する可動範囲調整回路とを備えることが好ましい。
【００１５】
また、前記可動範囲調整回路は、前記第１のアナログ電圧とその上限電圧とを比較して第１の比較結果を出力する第１の比較回路と、前記第１のアナログ電圧とその下限電圧とを比較して第２の比較結果を出力する第２の比較回路と、前記第１および第２の比較結果に応じて、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に到達すると、前記第１のアナログ電圧を、その上限電圧ないしは下限電圧に固定するように、前記第１のアナログ電圧が供給されるノードをディスチャージもしくはチャージアップする電流を流す第１のレベル調整回路と、前記第１のレベル調整回路とともにカレントミラー回路を構成し、その電流量が、前記第１のレベル調整回路に流れる電流量に対して所定の比率である第２のレベル調整回路とを備え、
前記第１のレベル調整回路によって、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に固定されると、前記第２のレベル調整回路に流れる電流で前記基準電圧が生成されるノードをディスチャージもしくはチャージアップすることによって、前記基準電圧が、その下限電圧から上限電圧の範囲内を一定の比率で上昇もしくは低下されることが好ましい。
【発明の効果】
【００１６】
本発明の位相ロックループ回路においては、ループフィルタ（ＬＦ）とＶＣＯとの間に、ゲインが１未満のゲイン抑制回路を設けることによって、ＶＣＯ自体を設計し直すことなく、実効的なＶＣＯのゲインを抑制する。これにより、本発明によれば、回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭いＰＬＬ回路を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の位相ロックループ回路を詳細に説明する。
【００１８】
図１は、本発明の位相ロックループ回路の基本構成を表す概念図である。同図に示す位相ロックループ回路（ＰＬＬ回路）１０には、フィルタ回路１２の一部と、ゲイン抑制回路１４と、電圧制御発振回路（ＶＣＯ）１６とが示されている。ＰＬＬ回路１０は、半導体集積回路のチップ上に搭載され（オンチップＰＬＬ回路）、その外部から供給される入力信号（基準クロック）と位相同期した内部信号を発生する。
【００１９】
一般的なＰＬＬ回路の構成は公知である。従って、図１では、ゲイン抑制回路１４の概略説明を行うために、ＰＬＬ回路の必須の構成要素である位相比較回路（ＰＤ）、チャージポンプ（ＣＰ）や、入力信号、フィードバック信号、内部信号などの記載は省略している。本発明のＰＬＬ回路は、フィルタ回路１２とＶＣＯ１６との間に、ゲイン抑制回路１４が設けられていることを特徴とするものである。
【００２０】
ＰＬＬ回路１０において、ＰＤは、ＰＬＬ回路１０の外部から供給される入力信号と、ＶＣＯ１６から供給されるフィードバック信号との位相差を検出する。
【００２１】
フィルタ回路１２は、ＰＤによって検出された、入力信号とフィードバック信号との間の位相差に応じた第１のアナログ電圧をノードＸ上に出力する。フィルタ回路１２は、位相差に応じてノードＸをチャージアップないしはディスチャージするＣＰと、ＣＰから供給されるチャージを第１のアナログ電圧に変換するループフィルタ（ＬＦ）１８とによって構成されている。
【００２２】
ここで、図１に示すＬＦ１８は、ノードＸとグランドとの間に接続されたキャパシタ２０と、同じくノードＸとグランドとの間に直列に接続された抵抗素子２２およびキャパシタ２４とによって構成されている。
【００２３】
続いて、ゲイン抑制回路１４は、フィルタ回路１２から供給されたノードＸ上の第１のアナログ電圧のゲインを１／２０に抑制した第２のアナログ電圧をノードＶ上に出力する。ゲイン抑制回路１４は、入力端子がハイインピーダンスで、そのゲインが１のアナログバッファ（ユニティゲインバッファ）２６と、そのゲインが１／２０の反転増幅回路３０とによって構成されている。
【００２４】
ここで、アナログバッファ２６の入力端子はノードＸに接続されている。アナログバッファ２６は、第１のアナログ電圧に影響をほとんど与えることなく、第１のアナログ電圧をバッファリングして、第１のアナログ電圧とほぼ等しい第３のアナログ電圧を出力する。
【００２５】
反転増幅回路３０は、アンプ（Ａｍｐ）３２と、それぞれの抵抗値が２０ＫΩと１ＫΩの抵抗素子３４，３６と、基準電圧を保持するための、容量値がＣ１のキャパシタ２８とによって構成されている。
【００２６】
抵抗素子３４の一方の端子にはアナログバッファ２６の出力端子が接続され、その他方の端子は、アンプ３２の一方の入力端子に接続されるとともに、抵抗素子３６の一方の端子にも接続されている。アンプ３２の出力端子と抵抗素子３６の他方の端子はノードＶに接続されている。また、キャパシタ２８は、アンプ３２の他方の入力端子とグランドとの間に接続されている。
【００２７】
反転増幅回路３０は、基準電圧に応じて、アナログバッファ２６から供給された第３のアナログ電圧のゲインを１／２０に抑制した第２のアナログ電圧をノードＶ上に出力する。反転増幅回路３０は、そのゲインが１／２０なので、ノードＹの基準電圧が固定値の場合、ノードＸでの第１のアナログ電圧の可動範囲を２００ｍＶとすると、ノードＶでの第２のアナログ電圧の可動範囲は１０ｍＶとなる。
【００２８】
ＶＣＯ１６は、ゲイン抑制回路１４から供給されたノードＶ上の第２のアナログ電圧に応じた周波数のフィードバック信号と内部信号を発生する。フィードバック信号は、前述のＰＤに供給される。ＶＣＯ１６は、第２のアナログ電圧が上昇すると、フィードバック信号および内部信号の周波数を上げ、第２のアナログ電圧が低下すると、フィードバック信号および内部信号の周波数を下げる。
【００２９】
ＰＬＬ回路１０では、フィルタ回路１２から出力される第１のアナログ電圧が、ゲイン抑制回路１４のアナログバッファ２６を介して、１／２０のゲインを有する反転増幅回路３０に入力され、反転増幅回路３０の出力である第２のアナログ電圧がＶＣＯ１６に入力される。これによって、ＶＣＯ１６の回路を変更することなく、ＶＣＯ１６の実効的なゲインを１／２０に抑制することが可能となる。
【００３０】
図１に示すＰＬＬ回路１０では、上記のように、フィルタ回路１２とＶＣＯ１６との間に、ゲイン抑制回路１４を設けることによって、ＶＣＯ１６を設計し直すことなく、ＶＣＯ１６の実効的なゲインを抑制することができる。そのため、ＰＬＬ回路１０では、回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭いＰＬＬ回路を実現することができる。
【００３１】
ここで、図１に示すＰＬＬ回路１０は、本発明のＰＬＬ回路の概念を説明するための一実施形態を示したものである。ＰＬＬ回路１０において、ノードＹの基準電圧が固定値であるとすると、ノードＶ上の第２のアナログ電圧の可動範囲は、ノードＸ上の第１のアナログ電圧の１／２０に狭められる。しかし、ＶＣＯ１６の入力電圧範囲は、１／２０に抑制された第２のアナログ電圧の可動範囲よりも広い。
【００３２】
図１に示すＰＬＬ回路１０の場合、ＶＣＯ１６の入力電圧範囲は１Ｖであって、その上限電圧は２Ｖ、下限電圧は１Ｖである。そのため、ノードＹの基準電圧を変化させることによって、ＶＣＯ１６の入力電圧範囲の上限電圧の２Ｖから下限電圧の１Ｖの範囲内で、抑制された第２のアナログ電圧の可動範囲を上下に平行移動させ、第２のアナログ電圧の可動範囲を適宜調整する必要がある。
【００３３】
つまり、第１のアナログ電圧が、その可動範囲の下限電圧に到達している期間は、第２のアナログ電圧の可動範囲の上限電圧が、最大でＶＣＯ１６の入力電圧範囲の上限電圧の２Ｖになるまで一定の比率で平行移動させる。一方、第１のアナログ電圧が、その可動範囲の上限電圧に到達している期間は、第２のアナログ電圧の可動範囲の下限電圧が、最小でＶＣＯ１６の入力電圧範囲の下限電圧の１Ｖになるまで一定の比率で平行移動させる。
【００３４】
上記観点から、図１に示すＰＬＬ回路１０において、第２のアナログ電圧の可動範囲を調整する回路（可動範囲調整回路）について説明する。
【００３５】
図２は、図１に示すゲイン抑制回路の基本構成を表す概念図である。同図に示すゲイン抑制回路１４は、図１のものにおいて、さらに、第１のアナログ電圧に応じて、反転増幅回路３０に供給される基準電圧を調整することによって第２のアナログ電圧の可動範囲を調整する可動範囲調整回路３８を備えている。以下、主に可動範囲調整回路３８について説明する。
【００３６】
可動範囲調整回路３８は、第１および第２のレベル調整回路４０，４２によって構成されている。第１および第２のレベル調整回路４０，４２は、第２のレベル調整回路４２に流れる電流量が、第１のレベル調整回路４０に流れる電流量の１／２０となるように設計されたカレントミラー回路を構成する。カレントミラー回路の電流量の比率１／２０は、反転増幅回路３０のゲイン１／２０と一致するように設定されている。
【００３７】
第１のレベル調整回路４０は、ノードＸ上に出力される第１のアナログ電圧が、その上限電圧Ｖ＋から下限電圧Ｖ−の範囲内に収まるように、第１のアナログ電圧を調整する。第１のレベル調整回路４０は、第１のアナログ電圧が、その上限電圧ないしは下限電圧に到達すると、第１のアナログ電圧を、その上限電圧ないしは下限電圧を超えないように、上限電圧ないしは下限電圧に固定する。
【００３８】
第２のレベル調整回路４２は、反転増幅回路３０に供給される基準電圧が、第１のアナログ電圧に応じて変化するように基準電圧を調整する。前述の通り、第２のレベル調整回路４２に流れる電流量は、第１のレベル調整回路４０に流れる電流量の１／２０である。基準電圧は、この電流量と反転増幅回路３０のキャパシタ２８の容量値Ｃ１に応じて、第１のアナログ電圧の調整速度に対して１／２０の速度でゆるやかに調整される。
【００３９】
第１のアナログ電圧が、その上限電圧に固定されると、第１のレベル調整回路４０によってノードＸがディスチャージされる。これに応じて、第２のレベル調整回路４２によってノードＹがディスチャージされ、基準電圧は最小で１Ｖまで一定の比率で低下する。
【００４０】
一方、第１のアナログ電圧が、その下限電圧に固定されると、第１のレベル調整回路４０によってノードＸがチャージアップされる。これに応じて、第２のレベル調整回路４２によってノードＹがチャージアップされ、基準電圧は最大で２Ｖまで一定の比率で上昇する。
【００４１】
ここで、上記一定の比率は、カレントミラー回路を構成する第１および第２のレベル調整回路４０，４２の電流量の比率に応じて決定される値である。第１のレベル調整回路４０に対する第２のレベル調整回路４２の電流量の比率を小さくすると、一定の比率は小さくなる。逆に、第１のレベル調整回路４０に対する第２のレベル調整回路４２の電流量の比率を大きくすると、一定の比率は大きくなる。
【００４２】
前述のように、第２のアナログ電圧の可動範囲は、反転増幅回路３０によって第１のアナログ電圧の１／２０に狭められる。しかし、可動範囲調整回路３８を設けることによって、基準電圧は、第１のアナログ電圧に応じて、最小の１Ｖから最大の２Ｖまでの範囲で変化する。これによって、第１のアナログ電圧の１／２０に狭められた第２のアナログ電圧の可動範囲は、最小の１Ｖから最大の２Ｖまでの１Ｖの範囲となる。
【００４３】
ここで、基準電圧は、前述のように、カレントミラー回路を構成する第１および第２のレベル調整回路４０，４２の電流量の比率に応じて、その調整速度が変化し、基準電圧の変化に応じて第２のアナログ電圧の可動範囲も変化する。すなわち、第１および第２のレベル調整回路４０，４２の電流量の比率を適宜変えることによって、第２のアナログ電圧の可動範囲の調整速度を変えることができる。
【００４４】
次に、可動範囲調整回路３８の具体例を挙げて説明する。
【００４５】
図３は、図２に示す可動範囲調整回路の構成を表す回路図である。同図に示す可動範囲調整回路３８は、第１および第２のレベル調整回路４０，４２と、第１および第２の比較回路４４，４６とによって構成されている。
【００４６】
第１の比較回路４４は、第１のアナログ電圧と、その上限電圧Ｖ＋とを比較して、第１の比較結果を出力する。第１の比較回路４４は、第１のアナログ電圧が、その上限電圧になると、第１の比較結果としてハイレベルを出力する。
【００４７】
一方、第２の比較回路４６は、第１のアナログ電圧と、その下限電圧Ｖ−とを比較して、第２の比較結果を出力する。第２の比較回路４６は、第１のアナログ電圧が、その下限電圧になると、第２の比較結果としてローレベルを出力する。
【００４８】
第１のレベル調整回路４０は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）４８と、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）５０とによって構成されている。ＰＭＯＳ４８は、電源とノードＸとの間に接続され、そのゲートには、第２の比較回路４６から第２の比較結果が入力されている。ＮＭＯＳ５０は、ノードＸとグランドとの間に接続され、そのゲートには、第１の比較回路４４から第１の比較結果が入力されている。
【００４９】
第２のレベル調整回路４２は、ＰＭＯＳ５２と、ＮＭＯＳ５４とによって構成されている。ＰＭＯＳ５２とＮＭＯＳ５４は、電源とグランドとの間に直列に接続されている。ＰＭＯＳ５２およびＮＭＯＳ５４のゲートには、それぞれ、第２および第１の比較結果が入力されている。すなわち、第１および第２のレベル調整回路４０，４２はカレントミラー回路を構成する。ＰＭＯＳ５２とＮＭＯＳ５４との接続点がノードＹに接続されている。
【００５０】
図３に示す可動範囲調整回路３８では、第１の比較回路４４によって、第１のアナログ電圧と、その上限電圧Ｖ＋とが比較され、第１のアナログ電圧が、その上限電圧になると、第１の比較結果としてハイレベルが出力される。
【００５１】
第１の比較結果に応じて、第１および第２のレベル調整回路４０，４２のＮＭＯＳ５０，５４がオンとなり、第１のアナログ電圧は、その上限電圧Ｖ＋に固定される。また、基準電圧は、一定の比率で低下する。基準電圧が低下すると、それに応じて第２のアナログ電圧の可動範囲は一定の比率で上昇する。そして、基準電圧が最小の１Ｖに到達すると、第１のアナログ電圧の１／２０に狭められた第２のアナログ電圧の可動範囲の上限電圧が、最大の２Ｖまで一定の比率で上昇する。
【００５２】
一方、第２の比較回路４６によって、第１のアナログ電圧と、その下限電圧Ｖ−とが比較され、第１のアナログ電圧が、その下限電圧になると、第２の比較結果としてローレベルが出力される。
【００５３】
第２の比較結果に応じて、第１および第２のレベル調整回路４０，４２のＰＭＯＳ４８，５２がオンとなり、第１のアナログ電圧は、その下限電圧Ｖ−に固定される。また、基準電圧は、一定の比率で上昇する。基準電圧が上昇すると、それに応じて第２のアナログ電圧の可動範囲は一定の比率で低下する。そして、基準電圧が最大の２Ｖに到達すると、第１のアナログ電圧の１／２０に狭められた第２のアナログ電圧の可動範囲の下限電圧が、最小の１Ｖまで一定の比率で低下する。
【００５４】
以上のように、ＰＬＬ回路１０においては、フィルタ回路１２とＶＣＯ１６との間に、ゲインが１未満のゲイン抑制回路１４を挿入することによって、ＶＣＯ１６自体を設計し直すことなく、実効的なＶＣＯ１６のゲインを抑制する。これにより、回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭いＰＬＬ回路を実現することができる。
【００５５】
なお、本発明のＰＬＬ回路は、どのような構成のＰＬＬ回路においても適用可能である。本発明を適用するＰＬＬ回路においては、その基本的な構成要素である、ＰＤ、フィルタ回路（ＣＰおよびＬＦ）、ＶＣＯなどの構成は何ら限定されない。また、本発明のＰＬＬ回路は、オンチップのＰＬＬ回路に適用可能なことはもちろんであるが、オンチップではないＰＬＬ回路においても適用可能である。
【００５６】
実施形態では、反転増幅回路を使用しているが、これも限定されず、反転しない正転増幅回路を使用しても良い。その場合、例えば、実施形態に対してチャージアップとディスチャージとが逆になるように、ＣＰの構成を変更することも可能である。また、増幅回路の構成は限定されない。抵抗素子の抵抗値およびキャパシタの容量値も必要に応じて適宜決定することが望ましい。
【００５７】
また、第１および第２のアナログ電圧の可動範囲、ＶＣＯの入力電圧範囲も限定されない。ゲイン抑制回路のゲインは０よりも大きく、かつ、１未満、すなわち、１／ｎ（ｎは１よりも大きい値）であれば良く、ｎの値に上限はない。アナログバッファのゲインも１に限定されない。アナログバッファのゲインと増幅回路のゲインとを併せて考慮し、アナログバッファのゲインおよび増幅回路のゲインを適宜決定しても良い。
【００５８】
また、カレントミラー回路を構成する第１および第２のレベル調整回路の電流量の比率は、増幅回路のゲインが１／ｎである場合で、かつ、キャパシタ２８の容量値とキャパシタ２４の容量値が同じ場合、第１のレベル調整回路の電流量を１として第２のレベル調整回路の電流量が１／２ｎ〜２／ｎの範囲であることが好ましい。また、第２のレベル調整回路の電流量の比率を増幅回路と同じ１／ｎにすると、第２のアナログ電圧を、ＶＣＯ１６の入力電圧範囲内でほぼリニアに平行移動させることができる。
【００５９】
本発明は、基本的に以上のようなものである。
以上、本発明の位相ロックループ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６０】
【図１】本発明の位相ロックループ回路の基本構成を表す概念図である。
【図２】図１に示すゲイン抑制回路の基本構成を表す概念図である。
【図３】図２に示す可動範囲調整回路の構成を表す回路図である。
【符号の説明】
【００６１】
１０  位相ロックループ回路（ＰＬＬ回路）
１２  フィルタ回路
１４  ゲイン抑制回路
１６  電圧制御発振回路（ＶＣＯ）
１８  ループフィルタ（ＬＦ）
２０，２４，２８  キャパシタ
２２，３４，３６  抵抗素子
２６  アナログバッファ（ユニティゲインバッファ）
３０  反転増幅回路
３２  アンプ（Ａｍｐ）
３８  可動範囲調整回路
４０，４２  レベル調整回路
４４，４６  比較回路（ＣＭＰ）
４８，５２  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
５０，５４  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
【図１】
0005020721.tif 000002
【図２】
0005020721.tif 000003
【図３】
0005020721.tif 000004