(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ポリシリコンよりなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、
前記第１のゲート電極の少なくとも一部をアモルファス化する工程と、
アモルファス化した前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、
アモルファス化した前記第１のゲート電極を再結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、アモルファスシリコンよりなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、
前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、
前記第１のゲート電極を結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１のゲート電極を形成する工程では、前記半導体基板上に、第２のゲート電極を更に形成し、
前記第１のゲート電極をエッチングする工程では、前記第１のゲート電極及び前記第２のゲート電極のうち、前記第１のゲート電極を選択的にエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記キャップ絶縁膜を形成する工程では、前記第１のゲート電極及び前記第２のゲート電極のうち、前記第１のゲート電極を選択的に覆うように前記キャップ絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極をエッチングする工程では、前記第１のゲート電極をウェットエッチングする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコンを用いたＣＭＯＳデバイス技術の発展は、現在におけるエレクトロニクス産業を支えている。更なるパフォーマンス向上のため、これまでを上回るペースで微細化が進められている。テクノロジーノードで表されるシリコンＣＭＯＳデバイスにおける世代は、現在、６５ｎｍノードの量産が開始されている。開発段階では、その中心を４５ｎｍノードへと移しつつあり、更には、その次の世代である３２ｎｍノードの開発も始まってきている。
【０００３】
このように世代が進み、すなわち微細化が進むにつれ、ＭＩＳＦＥＴのゲート長は、その世代を表すハーフピッチより更に小さなサイズである４０ｎｍ（６５ｎｍノード）、３０ｎｍ（４５ｎｍノード）と縮小されている。このように微細化が進み、ＭＩＳＦＥＴ動作の物理的限界に近づいていくと、もはやゲート長を含めた単なるデバイスディメンジョンのスケーリングだけではＣＭＯＳデバイス特性、ひいては回路特性は向上せず、逆に急激に劣化していってしまう。
【０００４】
このような背景から、ゲート長スケーリングに加えて更なるトランジスタ特性向上を実現する技術として、種々のテクノロジブースターが提案されている。数あるテクノロジブースターの中でも、最も有望な技術として開発が進められているものとして、歪シリコン技術（Strained-Si Technology）が挙げられる。これは、ＭＩＳＦＥＴのチャネル領域に格子歪を導入することにより、キャリア移動度を高めてトランジスタ特性を向上させる技術である。
【０００５】
チャネル領域への格子歪の導入方法としては、トランジスタ形成後にストレス膜を被せたり、ソース／ドレイン領域にシリコンと格子定数の異なる物質をエピタキシャル成長により埋め込んだり、ゲートの体積膨張を利用してチャネルを押し込んだりする方法等があり、実際の製品へも適用されている（例えば、特許文献１を参照）。
【特許文献１】特開２００４−１７２３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、現在では、歪シリコン技術は低コストでの特性改善技術として必要不可欠なものになっており、更なるＣＭＯＳトランジスタの特性改善のためにチャネル歪をこれまで以上に高めていくことが求められている。
【０００７】
本発明の目的は、チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法において、製造工程の大幅な改変や製造コストの大幅な増加を伴うことなく、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板上に、ポリシリコンよりなる第１のゲート電極を形成する工程と、前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、前記第１のゲート電極の少なくとも一部をアモルファス化する工程と、アモルファス化した前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、アモルファス化した前記第１のゲート電極を再結晶化する工程とを有する半導体装置の製造方法が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板上に、アモルファスシリコンよりなる第１のゲート電極を形成する工程と、前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、前記第１のゲート電極を結晶化する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ポリシリコンゲート電極の再結晶化に伴う体積膨張を利用してチャネル領域に深さ方向の圧縮歪を導入する際に、ゲート電極上端部における横方向への広がりを防止できるので、ゲート電極からの圧縮応力を効率的にチャネル領域に印加することができる。これにより、Ｎ型ＭＩＳＦＥＴのチャネル領域を流れる電子の移動度を向上することができ、トランジスタ特性を向上することができる。
【発明を実施するための最良の形態】
【００１１】
［参考例］
本発明の参考例による半導体装置の製造方法について図１乃至図３を用いて説明する。
【００１２】
図１乃至図３は本参考例による半導体装置の製造方法を示す工程断面図である。
【００１３】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図１（ａ））。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００１４】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域にＰ型ウェル１６を、Ｐ型ＭＩＳＦＥＴ形成領域にＮ型ウェル２０を、それぞれ形成する（図１（ｂ））。
【００１５】
次いで、例えば窒素雰囲気中で熱処理を行い、Ｐ型ウェル１６及びＮ型ウェル２０を活性化する。
【００１６】
次いで、例えば熱酸化法により、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、ゲート絶縁膜２２を形成する。
【００１７】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜２４を堆積する（図１（ｃ））。
【００１８】
次いで、フォトリソグラフィ及びドライエッチングによりポリシリコン膜２４をパターニングし、Ｎ型ＭＩＳＦＥＴ形成領域にゲート電極２６ｎを、Ｐ型ＭＩＳＦＥＴ形成領域にゲート電極２６ｐを、それぞれ形成する。
【００１９】
次いで、全面に、例えばＬＰＣＶＤ法により、例えばシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ２８を形成する（図２（ａ））。
【００２０】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域に、ゲート電極２６ｎ及びサイドウォールスペーサ２８をマスクとして選択的にイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、エクステンション領域となる不純物拡散領域３２を形成する。
【００２１】
同様に、フォトリソグラフィ及びイオン注入により、Ｐ型ＭＩＳＦＥＴ形成領域に、ゲート電極２６ｐ及びサイドウォールスペーサ２８をマスクとして選択的にイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、エクステンション領域となる不純物拡散領域３６を形成する（図２（ｂ））。
【００２２】
次いで、全面に、例えばＬＰＣＶＤ法により、例えばシリコン酸化膜とシリコン窒化膜とを堆積した後、このシリコン酸化膜及びシリコン窒化膜をエッチバックし、サイドウォールスペーサ２８が形成されたゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３８と、シリコン窒化膜よりなるサイドウォールスペーサ４０とを形成する（図２（ｃ））。
【００２３】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域に、ゲート電極２６ｎ及びサイドウォールスペーサ２８，３８，４０をマスクとして選択的にイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ディープ・ソース／ドレイン領域となる不純物拡散領域４８を形成する。この際、ゲート電極２６ｎの上方部分にも不純物イオンが注入され、アモルファス化領域５０が形成される。
【００２４】
同様に、フォトリソグラフィ及びイオン注入により、Ｐ型ＭＩＳＦＥＴ形成領域に、ゲート電極２６ｐ及びサイドウォールスペーサ２８，３８，４０をマスクとして選択的にイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ディープ・ソース／ドレイン領域となる不純物拡散領域４４を形成する（図３（ｂ））。
【００２５】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜５２を形成する。
【００２６】
次いで、フォトリソグラフィ及びウェットエッチングにより、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン窒化膜５２を選択的に除去する(図３（ｂ）)。
【００２７】
次いで、例えば窒素雰囲気中で、スパイクアニールと呼ばれる、例えば１０００℃、１〜１０ミリ秒の熱処理を行い、不純物拡散領域３２，３６，４４，４８の不純物を活性化し、不純物拡散領域３２，４８よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域５４と、不純物拡散領域３６，４４よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域５６とを形成する。
【００２８】
また、この熱処理により、ゲート電極２６ｎのアモルファス化領域５０が再結晶化し、注入された不純物が活性化する。この結晶化の際、ゲート電極２６ｎは体積膨張する。ゲート電極２６ｎは、上部がシリコン窒化膜５２により覆われているため、体積膨張に伴う応力は、ゲート電極２６ｎ直下のチャネル領域に印加される。これにより、チャネル領域には、深さ方向に圧縮歪が印加される。
【００２９】
次いで、例えば熱リン酸を用いたウェットエッチングにより、シリコン窒化膜５２を除去する（図３（ｃ））。なお、シリコン窒化膜５２の除去後も、チャネル領域に印加される圧縮歪は、そのまま維持される。
【００３０】
この後、サリサイドプロセスやバックエンドプロセス等を経て、半導体装置を完成する。
【００３１】
このようにして形成したＮ型ＭＩＳＦＥＴについて特性評価を行ったところ、キャリア移動度の改善効果を十分に得ることはできなかった。
【００３２】
透過型電子顕微鏡によりＮ型ＭＩＳＦＥＴの断面観察を行ったところ、図３（ｃ）に示すように、Ｎ型ＭＩＳＦＥＴのゲート電極２６ｎの上端部が横方向に広がっていた。Ｐ型ＭＩＳＦＥＴのゲート電極２６ｐでは、このような現象は見られなかった。このことから、Ｎ型ＭＩＳＦＥＴでは、図３（ｂ）の工程後の熱処理の際に、ゲート電極２６ｎの上端部における横方向の押さえが十分ではなく、効率的にチャネル方向に圧縮歪を印加できなかったものと考えられる。
【００３３】
ゲート電極２６ｎ上端部の横方向への広がりを防止できなかった原因としては、図３（ｂ）に示す工程において、サイドウォールスペーサ２８，３８，４０の上端部の高さがゲート電極２６ｎの上端部の高さよりも低くなっていることや、アモルファス化領域５０を形成する際のダメージが、サイドウォールスペーサ２８，３８，４０の上端部にも導入されていることが考えられる。
【００３４】
［実施形態］
本発明の一実施形態による半導体装置の製造方法について図４乃至図８を用いて説明する。
【００３５】
図４乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３６】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば深さが３００ｎｍの素子分離溝に埋め込まれた素子分離膜１２を形成する（図４（ａ））。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００３７】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜１４を形成する。
【００３８】
次いで、フォトレジスト膜１４をマスクとしてイオン注入を行い、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内に、Ｐ型ウェル１６を形成する（図４（ｂ））。Ｐ型ウェル１６を形成するためのイオン注入には、ウェルイオン注入、チャネルストップ注入、チャネル注入が含まれる。
【００３９】
次いで、例えばアッシングにより、フォトレジスト膜１４を除去する。
【００４０】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜１８を形成する。
【００４１】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内に、Ｎ型ウェル２０を形成する（図４（ｃ））。Ｎ型ウェル２０を形成するためのイオン注入には、ウェルイオン注入、チャネルストップ注入、チャネル注入が含まれる。
【００４２】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【００４３】
次いで、例えば窒素雰囲気中で、例えば１０００℃、１０秒間の熱処理を行い、Ｐ型ウェル１６及びＮ型ウェル２０を構成する不純物を活性化する。
【００４４】
次いで、例えば８００℃のドライ酸素雰囲気中で熱酸化を行い、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜２２を形成する。なお、ゲート絶縁膜は、シリコン酸化膜のほかシリコン窒化酸化膜その他の絶縁材料により形成してもよい。
【００４５】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜２４を堆積する（図５（ａ））。
【００４６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜２４をパターニングし、Ｎ型ＭＩＳＦＥＴ形成領域にゲート電極２６ｎを、Ｐ型ＭＩＳＦＥＴ形成領域にゲート電極２６ｐを、それぞれ形成する（図５（ｂ））。
【００４７】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ２８を形成する（図５（ｃ））。
【００４８】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜３０を形成する。
【００４９】
次いで、フォトレジスト膜３０、ゲート電極２６ｎ及びサイドウォールスペーサ２８をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域３２を形成する（図６（ａ））。エクステンションイオン注入は、例えば、砒素イオンを、加速エネルギー１．５ｋｅＶ、注入量１×１０１５ｃｍ−２の条件で行う。ポケットイオン注入は、例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、注入量１×１０１３ｃｍ−２の条件で、シリコン基板１０の法線方向に対して傾斜した４方向から、それぞれ行う。
【００５０】
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
【００５１】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜３４を形成する。
【００５２】
次いで、フォトレジスト膜３４、ゲート電極２６ｐ及びサイドウォールスペーサ２８をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域３６を形成する（図６（ｂ））。エクステンションイオン注入は、例えば、ボロンイオンを、加速エネルギー０．５ｋｅＶ、注入量１×１０１５ｃｍ−２の条件で行う。ポケットイオン注入は、例えば、アンチモンイオンを、加速エネルギー５０ｋｅＶ、注入量５×１０１２ｃｍ−２の条件で、シリコン基板１０の法線方向に対して傾斜した４方向から、それぞれ行う。
【００５３】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００５４】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜と、例えば膜厚４０ｎｍのシリコン窒化膜とを堆積した後、このシリコン酸化膜及びシリコン窒化膜をエッチバックし、サイドウォールスペーサ２８が形成されたゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３８と、シリコン窒化膜よりなるサイドウォールスペーサ４０とを形成する（図６（ｃ））。
【００５５】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜４２を形成する。
【００５６】
次いで、フォトレジスト膜４２、ゲート電極２６ｐ、サイドウォールスペーサ２８，３８，４０をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ディープ・ソース／ドレイン領域となる不純物拡散領域４４を形成する（図７（ａ））。不純物拡散領域４４は、例えば、ボロンイオンを、加速エネルギー３ｋｅＶ、注入量５×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００５７】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００５８】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜４６を形成する。
【００５９】
次いで、フォトレジスト膜４６をマスクとして、例えば、ＨＢｒ／ＳＦ６／Ｈｅ系のエッチングガス又はＮＦ３／Ｃｌ２系のエッチングガスを用いたドライエッチングにより、ゲート電極２６ｎの上端部をエッチングする（図６（ｂ））。
【００６０】
サイドウォールスペーサ２８，３８，４０は、通常、これらの形成過程の際のドライエッチングや、フォトレジスト膜３０，３４，４２の除去過程におけるダメージ等により、上端部がゲート電極２６ｎの上端部よりも低くなっている（図７（ａ）等を参照）。このエッチング工程では、ゲート電極２６ｎの上端部が、少なくともサイドウォールスペーサ２８，３８，４０の上端部よりも下になるまでエッチングを行う（図７（ｂ）の実線で囲った領域を参照）。
【００６１】
なお、ゲート電極２６ｎの上端部をエッチングする際にサイドウォールスペーサ２８，３８，４０にダメージが入ることを防止する観点から、ゲート電極２６ｎのエッチングにウェットエッチングを用いることも効果的である。ゲート電極２６ｎのウェットエッチングには、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ：Tetramethylammonium hydroxide）等のアルカリ溶液を用いることができる。このエッチング量は、１０ｎｍ〜３０ｎｍが適量である。
【００６２】
ゲート電極２６ｎ上端部のエッチングの際には、フォトレジスト膜４６、ゲート電極２６ｎ及びサイドウォールスペーサ２８，３８，４０よって覆われていないＮ型ＭＩＳＦＥＴ形成領域のシリコン基板１０表面もエッチングされる。
【００６３】
シリコン基板１０表面のエッチングによってソース／ドレイン領域の表面高さがチャネル領域の高さよりも低くなることは、ＭＩＳＦＥＴを覆うようにシリコン窒化膜等よりなるストレッサ膜（或いは、ストレッサ膜としても機能する層間絶縁膜用のエッチングストッパ膜等）を形成した場合に、このストレッサ膜からの応力をチャネル領域に効果的に印加できるという効果もある。
【００６４】
次いで、フォトレジスト膜４６、ゲート電極２６ｎ、サイドウォールスペーサ２８，３８，４０をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ディープ・ソース／ドレイン領域となる不純物拡散領域４８を形成する。不純物拡散領域４８は、例えば、砒素イオンを、加速エネルギー２０ｋｅＶ、注入量５×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００６５】
なお、図７（ｂ）の工程においてシリコン基板１０の表面がエッチングされることにより、不純物拡散領域４８を形成する際のイオン注入工程において、注入イオンがより基板深くに入るため、短チャネル効果が生じやすくなる。不純物拡散領域４８の形成条件は、図７（ｂ）の工程におけるシリコン基板１０表面のエッチング量を考慮して、短チャネル効果に基づく特性劣化が生じないように、適宜設定することが望ましい。
【００６６】
不純物拡散領域４８を形成する際のイオン注入では、ゲート電極２６ｎの上方部分にも不純物イオンが注入され、アモルファス化領域５０が形成される（図７（ｃ））。なお、ドナー不純物のイオン注入に加えて、シリコンやゲルマニウム等のイオン注入を行い、ゲート電極２６ｎの上方部分のアモルファス化を促進してもよい。このアモルファス層の厚さは、１０ｎｍ〜４０ｎｍが適切である。
【００６７】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００６８】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜５２を形成する。なお、シリコン窒化膜５２は、後工程の熱処理の際に、Ｎ型ＭＩＳＦＥＴのチャネル領域に効率的に圧縮応力を印加するためのキャップ絶縁膜である。
【００６９】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆いＰ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして、シリコン窒化膜５２を例えば熱リン酸によりウェットエッチングし、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン窒化膜５２を選択的に除去する。
【００７０】
Ｐ型ＭＩＳＦＥＴ形成領域のシリコン窒化膜５２を除去するのは、Ｐ型ＭＩＳＦＥＴ形成領域にシリコン窒化膜５２が形成された状態で後工程の熱処理を行うと、Ｐ型ＭＩＳＦＥＴの特性劣化を引き起こす虞があるからである。Ｐ型ＭＩＳＦＥＴの特性劣化が生じない場合や劣化度合いが許容範囲のような場合等には、必ずしもシリコン窒化膜５２を除去する必要はない。
【００７１】
次いで、例えばアッシングにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆っているフォトレジスト膜（図示せず）を除去する（図８（ａ））。
【００７２】
次いで、例えば窒素雰囲気中で、スパイクアニールと呼ばれる、例えば１０００℃、１〜１０ミリ秒の熱処理を行い、不純物拡散領域３２，３６，４４，４８の不純物を活性化し、不純物拡散領域３２，４８よりなるＮ型ＭＩＳＦＥＴのポケット領域付きのソース／ドレイン領域５４と、不純物拡散領域３６，４４よりなるＰ型ＭＩＳＦＥＴのポケット領域付きのソース／ドレイン領域５６とを形成する。
【００７３】
この熱処理により、ゲート電極２６ｎのアモルファス化領域５０は再結晶化し、注入された不純物が活性化する。この結晶化の際、ゲート電極２６ｎは体積膨張する。ゲート電極２６ｎは、上部がシリコン窒化膜５２により覆われているため、体積膨張に伴う応力は、ゲート電極２６ｎ直下のチャネル領域に印加される。これにより、チャネル領域には、深さ方向に圧縮歪が印加される。
【００７４】
次いで、例えば熱リン酸を用いたウェットエッチングにより、シリコン窒化膜５２を除去する（図８（ｂ））。なお、シリコン窒化膜５２の除去後も、チャネル領域に印加される圧縮歪は、そのまま維持される。
【００７５】
本実施形態の半導体装置について熱処理工程後におけるＮ型ＭＩＳＦＥＴの断面形状を透過型電子顕微鏡により観察したところ、図３（ｃ）に示す参考例の場合とは異なり、ゲート電極２６ｎ上端部の横方向への広がりはみられなかった（図８（ｂ）参照）。このことから、ゲート電極２６ｎの上端部をサイドウォールスペーサ２８，３８，４０の上端部よりも低くすることにより、サイドウォールスペーサ２８，３８，４０によるゲート電極２６ｎの横方向の押さえを確実にし、ゲート電極２６ｎ上端部が横方向へ広がることを防止できることが判った。
【００７６】
次いで、サリサイドプロセスにより、ゲート電極２６ｎ，２６ｐ上及びソース／ドレイン領域５４，５６上に、金属シリサイド膜、例えばニッケルシリサイド膜５８を選択的に形成し、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴを完成する（図８（ｃ））。
【００７７】
この後、バックエンドプロセスを経て、半導体装置を完成する。
【００７８】
このようにして形成したＭＩＳＦＥＴの特性評価を行ったところ、参考例の場合と比較して、キャリア移動度を向上することができ、オン電流が大きく駆動能力の高いＭＩＳＦＥＴを形成することができた。このことから、ゲート電極２６ｎ上端部の横方向への広がりを抑制することにより、ゲート電極２６ｎからの圧縮歪を効率よくチャネル領域に印加できることが判った。
【００７９】
このように、本実施形態によれば、ポリシリコンゲート電極の再結晶化に伴う体積膨張を利用してチャネル領域に深さ方向の圧縮歪を導入する際に、ゲート電極の上端部における横方向への広がりを防止するので、ゲート電極からの圧縮応力を効率的にチャネル領域に印加することができる。これにより、Ｎ型ＭＩＳＦＥＴのチャネル領域を流れる電子の移動度を向上することができ、トランジスタ特性を向上することができる。
【００８０】
なお、上記実施形態では、ゲート電極をポリシリコンで形成し、その上部をアモルファス化した後に再結晶化させることにより、チャネル領域に応力を加える方法を説明した。しかし、アモルファスシリコンを基板に堆積してゲート形状に加工し、熱処理を行って結晶化させる手段を用いても、同様にチャネル領域に応力を加えることができる。この場合においても、サイドウォールスペーサ形成後にアモルファスシリコンからなるゲート電極の上部をエッチングし、その後キャップ絶縁膜を堆積してからアニール処理を行い、アモルファスシリコンを結晶化すればよい。
【００８１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００８２】
例えば、上記実施形態では、ゲート電極２６ｎ，２６ｐの側壁部分に、サイドウォールスペーサ２８，３８，４０よりなる三層構造のサイドウォールスペーサを形成したが、サイドウォールスペーサの構造はこれに限定されるものではない。例えば、一層構造又は二層構造のサイドウォールスペーサを用いてもよいし、四層以上の構造のサイドウォールスペーサを用いてもよい。サイドウォールスペーサの構成材料も、適宜選択することができる。
【００８３】
また、ソース／ドレイン領域５４，５６の構成も、上記実施形態に限定されるものではない。例えば、上記実施形態では、ポケット領域付きのソース／ドレイン領域５４，５６を形成したが、ポケット領域を設けなくてもよい。また、上記実施形態では、サイドウォールスペーサ２８の形成後に行うイオン注入とサイドウォールスペーサ４０の形成後に行うイオン注入とによりソース／ドレイン領域５４，５６を形成しているが、ソース／ドレイン領域５４，５６を形成するためのイオン注入工程を更に追加してもよい。
【００８４】
また、上記実施形態では、ゲート電極２６ｎの一部にアモルファス化領域５０を形成しているが、ゲート電極２６ｎの全体をアモルファス化領域５０としてもよい。
【００８５】
その他、ＭＩＳＦＥＴの構成材料やプロセス条件についても、半導体装置の世代や要求される特性等に応じて適宜変更することができる。
【００８６】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８７】
（付記１）  半導体基板上に、ポリシリコンよりなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、
前記第１のゲート電極の少なくとも一部をアモルファス化する工程と、
アモルファス化した前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、
アモルファス化した前記第１のゲート電極を再結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【００８８】
（付記２）半導体基板上に、アモルファスシリコンよりなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第１のゲート電極の上端部が前記サイドウォールスペーサの上端部よりも低くなるように、前記第１のゲート電極をエッチングする工程と、
前記第１のゲート電極を覆うように、キャップ絶縁膜を形成する工程と、
前記第１のゲート電極を結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【００８９】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記第１のゲート電極を形成する工程では、前記半導体基板上に、ポリシリコンよりなる第２のゲート電極を更に形成し、
前記第１のゲート電極をエッチングする工程では、前記第１のゲート電極及び前記第２のゲート電極のうち、前記第１のゲート電極を選択的にエッチングする
ことを特徴とする半導体装置の製造方法。
【００９０】
（付記４）  付記３記載の半導体装置の製造方法において、
前記キャップ絶縁膜を形成する工程では、前記第１のゲート電極及び前記第２のゲート電極のうち、前記第１のゲート電極を選択的に覆うように前記キャップ絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【００９１】
（付記５）  付記３又は４記載の半導体装置の製造方法において、
前記第１のゲート電極は、Ｎ型ＭＩＳＦＥＴのゲート電極であり、
前記第２のゲート電極は、Ｐ型ＭＩＳＦＥＴのゲート電極である
ことを特徴とする半導体装置の製造方法。
【００９２】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極をエッチングする工程では、前記第１のゲート電極をウェットエッチングする
ことを特徴とする半導体装置の製造方法。
【００９３】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極をアモルファス化する工程では、イオン注入によって前記第１のゲート電極をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【００９４】
（付記８）  付記７記載の半導体装置の製造方法において、
前記イオン注入は、前記第１のゲート電極の両側の前記半導体基板内にソース／ドレイン領域を形成するためのイオン注入である
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記９）  付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極をエッチングする工程では、前記第１のゲート電極の両側の前記半導体基板の表面もエッチングする
ことを特徴とする半導体装置の製造方法。
【００９６】
（付記１０）  半導体基板の第１の領域に形成され、ポリシリコンよりなる第１のゲート電極を有するＮ型ＭＩＳＦＥＴと、前記半導体基板の第２の領域に形成され、ポリシリコンよりなる第２のゲート電極を有するＰ型ＭＩＳＦＥＴとを有する半導体装置であって、
前記第１のゲート電極のポリシリコンの上端部の高さが、前記第２のゲート電極のポリシリコンの上端部の高さよりも低い
ことを特徴とする半導体装置。
【００９７】
（付記１１）  付記１０記載の半導体装置において、
前記Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域部における前記半導体基板の表面の高さが、前記Ｐ型ＭＩＳＦＥＴのソース／ドレイン領域部における前記半導体基板の表面の高さよりも低い
ことを特徴とする半導体装置。
【図面の簡単な説明】
【００９８】
【図１】本発明の参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【符号の説明】
【００９９】
１０…シリコン基板
１２…素子分離膜
１４，１８，３０，３４，４２，４６…フォトレジスト膜
１６…Ｐ型ウェル
２０…Ｎ型ウェル
２２…ゲート絶縁膜
２４…ポリシリコン膜
２６ｎ，２６ｐ…ゲート電極
２８，３８，４０…サイドウォールスペーサ
３２，３６，４４，４８…不純物拡散領域
５０…アモルファス化領域
５２…シリコン窒化膜
５４，５６…ソース／ドレイン領域
５８…ニッケルシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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