(57)【特許請求の範囲】
【請求項１】
絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
外部から供給されたデジタル画素データをシフトクロックに同期させて順にシフトする第１ラッチ回路と、
前記第１ラッチ回路のラッチ出力を複数画素分同タイミングでラッチする第２ラッチ回路と、
前記第２ラッチ回路の出力を信号線の駆動順序に合わせて並び替える並び替え回路と、
前記並び替え回路で並び替えたデジタル画素データをアナログ画素電圧に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器で変換されたアナログ画素電圧を対応する信号線に供給する信号線選択回路と、
前記並び替え回路で並び替えたデジタル画素データをラッチする第３ラッチ回路と、を備え、
前記Ｄ／Ａ変換器は、前記第２および第３ラッチ回路のラッチ出力を同時にアナログ画素電圧に変換することを特徴とする表示装置。
【請求項２】
前記並び替え回路は、前記絶縁基板上の配線パターンで形成されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記絶縁基板上に形成され外部から供給されたデジタル画素データの周波数変換を行う分周回路を備え、
前記第１ラッチ回路は、前記分周回路から出力されたデジタル画素データをシフトクロックに同期させて順にシフトすることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記絶縁基板上に形成され外部から入力されたデジタル画素データの電圧レベルの変換を行うレベルシフト回路を備え、
前記分周回路は、前記レベルシフト回路で電圧レベルを変換した後のデジタル画素データを周波数変換することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記Ｄ／Ａ変換器は、複数の信号線ごとに設けられ、これら複数の信号線を順に駆動することを特徴とする請求項１〜４のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路と画素アレイ部とを同一の絶縁基板上に形成する表示装置に関する。
【０００２】
【従来の技術】
従来の液晶表示装置は、ホストコンピュータから出力された映像信号をゲートアレイで信号処理した後に信号線駆動回路に供給するのが一般的である。ゲートアレイの内部では、信号線の駆動順序に従って映像信号の並び替えを行う。
【０００３】
【発明が解決しようとする課題】
このようなゲートアレイは、画素アレイ基板とは別個の基板に実装されたり、あるいは画素アレイ基板の額縁部分に実装されたりする。いずれにしても、ゲートアレイが必要なために、液晶表示装置の小型化が妨げられ、コストダウンも図れない。
【０００４】
本発明は、このような点に鑑みてなされたものであり、その目的は、画素アレイ部が形成される絶縁基板上でデジタル画素データの並び替えを行うことにより、データ並び替え用のゲートアレイを不要にした表示装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の一態様では、絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
外部から供給されたデジタル画素データをシフトクロックに同期させて順にシフトする第１ラッチ回路と、
前記第１ラッチ回路のラッチ出力を複数画素分同タイミングでラッチする第２ラッチ回路と、
前記第２ラッチ回路の出力を信号線の駆動順序に合わせて並び替える並び替え回路と、
前記並び替え回路で並び替えたデジタル画素データをアナログ画素電圧に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器で変換されたアナログ画素電圧を対応する信号線に供給する信号線選択回路と、
前記並び替え回路で並び替えたデジタル画素データをラッチする第３ラッチ回路と、を備え、
前記Ｄ／Ａ変換器は、前記第２および第３ラッチ回路のラッチ出力を同時にアナログ画素電圧に変換することを特徴とする表示装置が提供される。
【０００６】
本発明では、絶縁基板上でデジタル画素データの並び替えを行うため、並び替え用のゲートアレイ等を設ける必要がなくなる。
【０００７】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として液晶表示装置について主に説明する。
【０００８】
図１は液晶表示装置の概略構成を示すブロック図である。本実施形態の液晶表示装置は、信号線および走査線が列設され信号線および走査線の各交点付近に画素ＴＦＴが形成された画素アレイ部１１と、各信号線を駆動する信号線駆動回路１２と、各走査線を駆動する走査線駆動回路１３とを、同一のガラス基板上に形成したものであり、デジタル画素データの並び替えをゲートアレイを用いずにガラス基板上で行うことを特徴とする。
【０００９】
本実施形態では、信号線を４つのブロックに分けて駆動する。図２は１ブロック分の構成を詳細に示したブロック図である。
【００１０】
信号線駆動回路１２は、外部から供給されたデジタル画素データの電圧レベルの変換を行うレベルシフタ（Ｌ／Ｓ、レベルシフト回路）１と、レベルシフタ１でレベル変換されたデジタル画素データの周波数変換を行う分周回路２と、分周回路２から出力されたデジタル画素データをシフトクロックに同期させて順にシフトするサンプリングラッチ（Ｓ／Ｒ、第１ラッチ回路）３と、サンプリングラッチ３でラッチされた複数画素分のデジタル画素データを同タイミングでラッチする第１ロードラッチ（第２ラッチ回路）４ａと、第１ロードラッチ４ａでラッチされたデジタル画素データの並び替えを行う並び替え回路５と、並び替え回路５で並び替えたデジタル画素データをラッチする第２ロードラッチ（第３ラッチ回路）４ｂと、第１および第２ラッチ回路４ａ，４ｂでラッチされたデジタル画素データをＤ／Ａ変換するＤ／Ａ変換器（以下、ＤＡＣ）６と、ＤＡＣ６から出力されたアナログ映像信号のゲイン調整を行うＡＭＰ７と、ＡＭＰ７の出力をどの信号線に供給するかを切替制御する信号線選択回路８とを備えている。
【００１１】
図１に示すように、各ブロックには、ＲＧＢそれぞれ１６０本の信号線が設けられ、各ブロックごとに専用のデータバスＤＢ１〜ＤＢ４が設けられている。
【００１２】
データバスＤＢ１〜ＤＢ４には、まず１水平ライン分の赤色の奇数画素データが供給された後、赤色の偶数画素データが供給され、その次に緑色の奇数画素データが、その次に緑色の偶数画素データが、その次に青色の奇数画素データが、その次に青色の偶数画素データが順に供給される。
【００１３】
データバスＤＢ１〜ＤＢ４上のデジタル画素データは、レベルシフタ１でレベル変換された後、サンプリングラッチ３でラッチされる。サンプリングラッチ３は、各ブロックごとに、例えば８０画素分×６ビット＝４８０個設けられている。各ブロックで同時に駆動すべき信号線が１６０本あるにもかかわらず、サンプリングラッチ３がその半分しか設けられていない理由は、隣接する奇数画素と偶数画素とを、タイミングをずらして同じサンプリングラッチ３で駆動するためである。
【００１４】
サンプリングラッチ３をロードラッチ４ａ，４ｂと同じ数だけ設けてもよいが、本実施形態の方がサンプリングラッチ３の占有面積を減らすことができる。データバスの負荷はサンプリングラッチ３の数に比例して小さくなり、信号遅延を小さくできるとともに、消費電力の低減が図れる。
【００１５】
ロードラッチ４ａ，４ｂは、すべてのサンプリングラッチ３が一通りラッチし終わった時点で、サンプリングラッチ３のラッチ出力すべてを同タイミングでまとめてラッチする。ロードラッチ４ａ，４ｂは二系統に分かれており、一方のロードラッチ４ａは１水平ライン分の同一色（赤、緑または青）の奇数画素すべてを同タイミングでラッチし、他方のロードラッチ４ｂはブロック内の同一色の偶数画素すべてを同タイミングでラッチする。
【００１６】
ロードラッチ４ａ，４ｂでラッチされたデータは、ＤＡＣ６に入力されてアナログ画素電圧に変換され、次にＡＭＰ７で増幅された後、信号線選択回路８で選択された信号線に供給される。
【００１７】
ＤＡＣ６は、ブロック内のすべての赤色デジタル画素データを同時にＤ／Ａ変換した後、ブロック内のすべての緑色デジタル画素データをＤ／Ａ変換し、その後ブロック内のすべての青色デジタル画素データをＤ／Ａ変換する。
【００１８】
図３は信号線駆動回路１２の動作タイミング図である。まず、各ブロックごとに、時刻ｔ１〜ｔ２の間に赤色奇数画素のデジタル画素データをサンプリングラッチ３にて順次ラッチした後、時刻ｔ３で、すべての赤色奇数画素のデジタル画素データをまとめて第１ロードラッチ４ａにてラッチする。その後、時刻ｔ４〜ｔ５の間に赤色偶数画素のデジタル画素データをサンプリングラッチ３にて順次ラッチした後、時刻ｔ６で、すべての赤色偶数画素のデジタル画素データをまとめて第１ロードラッチ４ａにてラッチするとともに、すべての赤色奇数画素のデジタル画素データをまとめて第２ロードラッチ４ｂにてラッチする。
【００１９】
以下同様に、緑色奇数画素、緑色偶数画素、青色奇数画素および青色偶数画素の順に、サンプリングラッチ３およびロードラッチ４ａ，４ｂでラッチする。
【００２０】
本実施形態では、外部から供給されたデジタル画素データを第１ロードラッチ４ａでラッチした後、ガラス基板上のデータの並び替えを行ってから第２ロードラッチ４ｂでラッチ動作を行うため、ゲートアレイ内部でデジタル画素データの並び替えを行う必要がなくなり、ゲートアレイが不要になる。
【００２１】
また、本実施形態では、ガラス基板上の配線の引き回しによりデジタル画素データの並び替えを行うため、並び替えを行うのにコストがかからない。
【００２２】
さらに、本実施形態では、第１ロードラッチ４ａのラッチ出力を並び替えるため、第１ロードラッチ４ａを含めて前段の回路、すなわち、レベルシフタ１、分周回路２、サンプリングラッチ３、第１ロードラッチ４ａの配置に特に制限がなくなり、回路の配置設計がやりやすくなる。
【００２３】
上述した実施形態では、ロードラッチを、第１ロードラッチ４ａと第２ロードラッチ４ｂに分ける例を説明したが、一種類にまとめてもよい。この場合、サンプリングラッチ３の出力、あるいはロードラッチのラッチ出力に基づいて並び替えを行えばよい。
【００２４】
また、並び替えを行う場所は、本実施例のほかに、（Ａ）サンプリングラッチとロードラッチの間、（Ｂ）Ｄ／Ａ変換回路とアンプ回路の間、（Ｃ）アンプ回路と信号線の間などが考えられるが、本実施形態のようにロードラッチ回路とＤ／Ａ変換回路の間が特に良い。
【００２５】
（Ｃ）では、アンプ回路と信号線のあいだが信号線毎に変わってしまい、アンプからみた負荷容量が異なってしまうため、電圧書き込みばらつきを招きやすい問題がある。
【００２６】
（Ｂ）では、Ｄ／Ａ変換回路とアンプ回路の間の配線が長くなると、その配線がもつ寄生容量により、Ｄ／Ａ変換されたアナログ電圧が誤差を持ってしまう問題がある。
【００２７】
（Ａ）は本実施例の次に有力である。ただ、サンプリングラッチのデータをロードラッチに移すのにより長い時間が必要となる。並べ替えのための配線容量を充放電する時間が必要だからである。図３の小データブロック間のロードクロックのハイ期間を必要なだけ長くすればよい。
【００２８】
また、本実施の形態において、複数の信号線を順に駆動するような構成にしていることは、並べ替え配線の規模を縮小するのに役立っている。１水平期間分のデータ全てを並べ替える配線規模は、１水平期間のＮ分の１のデータを並べ替える配線規模のＮ倍になるからである。
【００２９】
【発明の効果】
以上詳細に説明したように、本発明によれば、絶縁基板上でデジタル画素データの並び替えを行うため、並び替え用のゲートアレイ等を設ける必要がなくなり、液晶表示装置全体を小型化できるとともに、コスト削減も図れる。
【図面の簡単な説明】
【図１】液晶表示装置の概略構成を示すブロック図。
【図２】１ブロック分の構成を詳細に示したブロック図。
【図３】信号線駆動回路の動作タイミング図。
【符号の説明】
１  レベルシフタ
２  分周回路
３  サンプリングラッチ
４ａ  第１ロードラッチ
４ｂ  第２ロードラッチ
５  並び替え回路
６  ＤＡＣ
７  ＡＭＰ
８  信号線選択回路
１１  画素アレイ部
１２  信号線駆動回路
１３  走査線駆動回路
【図１】
0004854129.tif 000002
【図２】
0004854129.tif 000003
【図３】
0004854129.tif 000004