(57)【特許請求の範囲】
【請求項１】
不純物注入層上にゲート絶縁膜を介してゲート電極が形成されてなる電界効果型トランジスタであって、
前記不純物注入層が、前記ゲート電極の両側に位置する第１の領域と、該第１の領域内側の第２の領域とからなり、
注入された不純物濃度は、前記第１の領域と前記第２の領域とで略等しく、前記注入された不純物のうちレーザアニールにより活性化された不純物の濃度が、前記第１の領域よりも前記第２の領域の方が低いものであり、
前記第２の領域が前記ゲート電極下層に配置され、ゲートオーバーラップドレイン構造が形成され、
前記第２の領域における活性化された不純物の濃度が、前記第１の領域との境界から内側に向かってなだらかに減少する勾配を有することを特徴とする電界効果型トランジスタ。
【請求項２】
シリコン基板に、ゲート電極よりもチャネル方向の長さが短いレジストパターンを形成する工程と、前記レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとしてレーザ光を照射して、該ゲート電極両端のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程とを少なくとも有することを特徴とする電界効果型トランジスタの製造方法。
【請求項３】
絶縁性基板上にポリシリコン又はアモルファスシリコンからなる半導体層を形成する工程と、前記半導体層上にゲート電極よりもチャネル方向の長さが短いレジストパターンを形成し、該レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、ゲート絶縁膜を介してゲート電極を形成する工程と、該ゲート電極をマスクとしてレーザ光を照射し、前記ゲート電極外側のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程と、を少なくとも有することを特徴とする薄膜電界効果型トランジスタの製造方法。
【請求項４】
絶縁性基板上にポリシリコン又はアモルファスシリコンからなる半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極よりもチャネル方向の長さが短いレジストパターンを形成し、該レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、前記ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極をマスクとしてレーザ光を照射し、前記ゲート電極外側のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程と、を少なくとも有することを特徴とする薄膜電界効果型トランジスタの製造方法。
【請求項５】
前記不純物の注入に際し、前記半導体層上に一旦犠牲酸化膜を形成し、該犠牲酸化膜を介して不純物の注入を行うことを特徴とする請求項３記載の薄膜電界効果型トランジスタ。
【請求項６】
前記不純物の注入後、前記犠牲酸化膜を除去して前記ゲート絶縁膜を形成することを特徴とする請求項５記載の薄膜電界効果型トランジスタの製造方法。
【請求項７】
前記不純物の注入後、前記犠牲酸化膜上に前記ゲート絶縁膜を形成することを特徴とする請求項５記載の薄膜電界効果型トランジスタの製造方法。
【請求項８】
前記半導体層形成前にソース／ドレイン電極を形成し、スタガ型のトランジスタを形成することを特徴とする請求項３乃至７のいずれか一に記載の薄膜電界効果型トランジスタの製造方法。
【請求項９】
請求項３乃至８のいずれか一に記載の方法を用いて、スイッチング素子として機能する薄膜電界効果型トランジスタを形成することを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートオーバーラップドレインに相当する構造を有する電界効果型トランジスタ及びレーザ照射により該構造を製造する方法並びにその電界効果型トランジスタを使った液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化に伴って電界効果型トランジスタのゲート長が短くなり、ホットキャリアの注入やショートチャネル効果によりトランジスタの信頼性が低下するという問題が生じている。そこで、ドレイン近傍の高電界領域におけるデバイスの信頼性の低下を防止するために、不純物濃度に勾配を設けたＬＤＤ（Lightly Doped Drain）構造が広く用いられている。このＬＤＤ構造は、ゲートとソース／ドレイン間の基板表面に不純物濃度の低いオフセットゲート層を形成することによって、パンチスルー電圧やホットキャリア耐圧を高めるものである。
【０００３】
ここで、Ｓｉ基板上に形成される一般的なＬＤＤ構造のＭＯＳＦＥＴの製造方法について、図１１を参照して説明する。まず、図１１（ａ）に示すように、Ｓｉ基板１３上にＬＯＣＯＳ法により分離酸化膜１４を形成し、この分離酸化膜１４で挟まれたフィールド領域に、熱酸化法によりシリコン酸化膜からなるゲート絶縁膜４を形成した後、減圧ＣＶＤ法を用いてポリシリコンを成長させ、フォトリソグラフィー技術及びドライエッチング技術を用いてゲート電極５を形成する。その後、ゲート電極５をマスクとしてイオン注入法により基板全面に低濃度のイオンを注入し、所定の条件でアニールを行い、低濃度注入領域１６を形成する。
【０００４】
次に、図１１（ｂ）に示すように、減圧ＣＶＤ法により基板全面にシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極５の側壁にサイドウォール酸化膜１７を形成する。
【０００５】
そして、図１１（ｃ）に示すように、ゲート電極５及びサイドウォール酸化膜１７をマスクとして高濃度のイオン注入を行い、高濃度注入領域１８を形成する。すると、サイドウォール酸化膜１７直下ではオフセットゲート層となる低濃度注入領域１６が、その外側には高濃度注入領域１８が自己整合的に形成される。
【０００６】
上記ＬＤＤ構造によって、ドレイン領域の高電界をある程度緩和することができるが、電界効果型トランジスタの更なる短チャネル化に伴い、ドレイン領域近傍で発生したホットキャリアがＬＤＤ領域上のゲート絶縁膜にトラップされる現象が生じ、このホットキャリアによってＬＤＤの導電型が反転してしまい、閾値電圧の変動やパンチスルー耐圧の低下等の問題が生じている。
【０００７】
また、液晶表示装置のスイッチング素子として薄膜電界効果型トランジスタ（ＴＦＴ：thin film transistor）が用いられているが、多結晶シリコン薄膜トランジスタでは基本的な構造においてはリーク電流（この場合、暗での電流）が高く、これを抑えるためにＬＤＤ構造が必要である。このため画素スイッチトランジスタは通常ＬＤＤ構造を採用している。しかし、ＬＤＤ及びチャネル部分は光が入射するとリーク電流が増加するという問題がある。
【０００８】
そこで、ＴＦＴのチャネル部に入射する光によるオフリーク電流を低減するために、ＴＦＴの上層及び下層に遮光層を設けているが、ＬＤＤ構造では低濃度不純物領域がゲート電極で覆われていないため、アクティブマトリクス基板の各層で複雑に反射した光が低濃度不純物領域に入射してしまい、光リークを有効に防止することができないという問題がある。この問題は、液晶プロジェクション用途のライトバルブ用アクティブマトリクス液晶表示装置で特に顕著に現れる。
【０００９】
そこで、上記ホットキャリアのトラップや光リークの問題を解決するために、特開平８−１５３８７５号公報、特開平８−２２２７３６号公報等に、ＬＤＤ領域上にゲート絶縁膜を介してゲート電極を重ねるゲートオーバーラップドレイン構造（ＧＯＬＤ構造という）が記載されている。上記ゲートオーバーラップドレイン構造について図１２及び図１３を参照して説明する。図１２は、レジストパターンを用いてゲートオーバーラップドレイン構造を形成する方法を示す工程断面図であり、図１３は、特開平８−１５３８７５号公報に記載されているゲートオーバーラップドレイン構造の製造方法を示す工程断面図である。
【００１０】
まず、図１２（ａ）に示すように、Ｓｉ基板１３上にＬＯＣＯＳ法により分離酸化膜１４を形成し、この分離酸化膜１４で挟まれたフィールド領域にゲート絶縁膜４としてシリコン酸化膜を形成した後、ゲート電極５を形成する部分に、ゲート電極５よりも小さいサイズのレジストパターン１０を形成する。そして、このレジストパターン１０をマスクとしてイオン注入法により基板全面に低濃度のイオンを注入し、所定の条件でアニールを行って低濃度注入領域１６を形成する。
【００１１】
次に、図１２（ｂ）に示すように、レジストパターン１０を除去した後、減圧ＣＶＤ法を用いてポリシリコンを堆積し、所定の形状にエッチングしてゲート電極５を形成する。その際、ゲート電極５をレジストパターン１０よりも大きいサイズにエッチングすることにより、ゲート電極５下層に低濃度不純物領域１６が配置される。
【００１２】
次に、図１２（ｃ）に示すように、ゲート電極５をマスクとして高濃度のイオン注入を行い、高濃度注入領域１８を形成することにより、ゲート電極５直下ではオフセットゲート層となる低濃度注入領域１６が、その外側には高濃度注入領域１８が形成される。
【００１３】
その後、図１２（ｄ）に示すように、ゲート電極５上に層間絶縁膜６を堆積した後、ソース／ドレイン領域上にコンタクトホールを形成し、その上にＡｌ、タングステン等の導電部材を配設してソース／ドレイン電極７を形成し、ゲートオーバーラップドレイン構造の電界効果型トランジスタが製作される。
【００１４】
また、レジストパターン１０を用いずにゲートオーバーラップドレイン構造を形成する方法が、特開平８−１５３８７５号公報に記載されている。この方法について図１３を参照して説明する。
【００１５】
まず、図１３（ａ）に示すように、Ｓｉ基板１３上にＬＯＣＯＳ法により分離酸化膜１４を形成し、この分離酸化膜１４で挟まれたフィールド領域に、ゲート絶縁膜４としてシリコン酸化膜を形成した後、減圧ＣＶＤ法を用いてポリシリコンを堆積し、所定の形状にエッチングしてゲート電極５を形成する。そして、このゲート電極５をマスクとしてイオン注入法により基板全面に低濃度のイオンを注入し、所定の条件でアニールを行って低濃度注入領域１６を形成する。
【００１６】
ここで、従来のＬＤＤ構造の形成方法では、ゲート電極５側壁にシリコン酸化膜やシリコン窒化膜からなるサイドウォールを形成するが、ここでは、図１３（ｂ）に示すように、シリコンを主成分とする皮膜を全面に形成し、異方性エッチングによりゲート電極５側壁にシリコンを主成分とする導電性のサイドウォール１９を形成することを特徴としている。
【００１７】
次に、図１３（ｃ）に示すように、ゲート電極５及びシリコンを主成分とするサイドウォール導電膜１９をマスクとして高濃度のイオン注入を行い、高濃度注入領域１８を形成することにより、ゲート電極５直下ではオフセットゲート層となる低濃度注入領域１６が、その外側には高濃度注入領域１８が自己整合的に形成される。
【００１８】
その後、図１３（ｄ）に示すように、ゲート電極５上に層間絶縁膜６を堆積した後、ソース／ドレイン領域上にコンタクトホールを形成し、その上にＡｌ、タングステン等の導電部材を配設してソース／ドレイン電極７を形成し、ゲートオーバーラップドレイン構造の電界効果型トランジスタが製作される。
【００１９】
【発明が解決しようとする課題】
上述したゲートオーバーラップドレイン構造によれば、ＬＤＤ領域がゲート電極５下部に配置されるため、ドレイン近傍領域で発生したホットキャリアの影響を抑制することができ、また、ＬＤＤ領域がゲート電極に覆われるために遮光性が向上し、ライトバルブのＴＦＴにおける光リークを低減することができるが、上記ゲートオーバーラップドレイン構造を得るためには、ＬＤＤ構造と同様に少なくとも２回の不純物注入工程が必要であると共に、ゲート電極５直下にＬＤＤ領域を配置するための処理を行わなければならないため、工程が複雑になってしまうという問題がある。
【００２０】
また、不純物イオン注入後のアニールによって不純物濃度分布はややなだらかになるものの、基本的に２回の不純物注入によって高濃度注入領域１８と低濃度注入領域１６とを形成するために、不純物濃度分布は図１４に示すようにステップ状となってしまうと共に、不純物濃度の変化が大きい領域で大きな電界が生じてしまい電界緩和が不十分となってしまうという問題もある。
【００２１】
更に、低濃度注入領域１６と高濃度注入領域１８との境界部分において不純物濃度が急激に変化するため、エネルギー準位が大きく変化してキャリアがトラップされ、キャリアの再結合によりキャリア寿命が低下してしまうという問題もある。
【００２２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、少ない工数でゲートオーバーラップドレイン構造と同等の構造を実現することができ、かつ、実効的な不純物濃度分布をなだらかな形状にして高電界を緩和しキャリア寿命の低下を防止することができる薄膜電界効果型トランジスタ及びその製造方法、並びにその電界効果型トランジスタを使った液晶表示装置及びその製造方法を提供することにある。
【００２３】
【問題を解決するための手段】
上記目的を達成するため、本発明の電界効果型トランジスタは、不純物注入層上にゲート絶縁膜を介してゲート電極が形成されてなる電界効果型トランジスタにおいて、前記不純物注入層が、前記ゲート電極の両側に位置する第１の領域と、該第１の領域内側の第２の領域とからなり、注入された不純物濃度は、前記第１の領域と前記第２の領域とで略等しく、前記注入された不純物のうちレーザアニールにより活性化された不純物の濃度が、前記第１の領域よりも前記第２の領域の方が低いものである。
【００２４】
本発明においては、前記第２の領域が前記ゲート電極下層に配置され、ゲートオーバーラップドレイン構造が形成されている構成とすることができる。
【００２５】
また、本発明においては、前記第２の領域における活性化された不純物の濃度が、前記第１の領域との境界から内側に向かってなだらかに減少する勾配を有することが好ましい。
【００２６】
本発明の薄膜電界効果型トランジスタは、絶縁性基板上に配設された半導体層上にゲート絶縁膜を介してゲート電極が形成されてなる薄膜電界効果型トランジスタにおいて、前記半導体層の、前記ゲート電極に対して自己整合的に形成されたソース／ドレイン領域と、該ソース／ドレイン領域の各々の内側に隣接する領域とが、略等しい不純物濃度で形成され、かつ、前記隣接領域の方が前記ソース／ドレイン領域よりも低い活性化率で不純物が活性化されているものである。
【００２７】
本発明においては、各々の前記隣接領域のチャネル方向の幅が、ソース側の領域よりもドレイン側の領域で長く設定されている構成とすることができる。
【００２８】
また、本発明においては、前記ソース／ドレイン領域は、レーザ光の直接照射により活性化され、前記隣接領域は、前記ソース／ドレイン領域で吸収した前記レーザ光の熱の拡散により活性化されていることが好ましい。
【００２９】
また、本発明においては、前記薄膜電界効果型トランジスタが、前記半導体層下層にソース／ドレイン電極を有するスタガ型である構成とすることができる。
【００３０】
本発明の液晶表示装置は、上記薄膜電界効果型トランジスタをスイッチング素子として備えるものである。
【００３１】
本発明の電界効果型トランジスタの製造方法は、シリコン基板に不純物を注入して不純物注入層を形成した後、該不純物注入層の一部にレーザ光を照射して高活性化領域を形成すると共に、該高活性化領域に隣接する領域をレーザ光の熱拡散により活性化して低活性化領域を形成し、前記高活性化領域と前記低活性化領域とを用いてＬＤＤ構造と同等の構造を形成するものである。
【００３２】
また、本発明の電界効果型トランジスタの製造方法は、シリコン基板に、ゲート電極よりもチャネル方向の長さが短いレジストパターンを形成する工程と、前記レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとしてレーザ光を照射して、該ゲート電極両端のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程とを少なくとも有するものである。
【００３３】
本発明の薄膜電界効果型トランジスタの製造方法は、絶縁性基板上にポリシリコン又はアモルファスシリコンからなる半導体層を形成する工程と、前記半導体層上にゲート電極よりもチャネル方向の長さが短いレジストパターンを形成し、該レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、ゲート絶縁膜を介してゲート電極を形成する工程と、該ゲート電極をマスクとしてレーザ光を照射し、前記ゲート電極外側のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程と、を少なくとも有するものである。
【００３４】
また、本発明の薄膜電界効果型トランジスタの製造方法は、絶縁性基板上にポリシリコン又はアモルファスシリコンからなる半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極よりもチャネル方向の長さが短いレジストパターンを形成し、該レジストパターンをマスクとして不純物を注入する工程と、前記レジストパターンを除去した後、前記ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極をマスクとしてレーザ光を照射し、前記ゲート電極外側のソース／ドレイン領域を活性化して高活性化領域を形成すると共に、該ソース／ドレイン領域内側の不純物注入領域を、前記ソース／ドレイン領域で吸収したレーザ光の熱の拡散によって活性化して低活性化領域を形成する工程と、を少なくとも有するものである。
【００３５】
本発明においては、前記不純物の注入に際し、前記半導体層上に一旦犠牲酸化膜を形成し、該犠牲酸化膜を介して不純物の注入を行う構成とすることができ、前記不純物の注入後、前記犠牲酸化膜を除去して前記ゲート絶縁膜を形成するか、又は、前記不純物の注入後、前記犠牲酸化膜上に前記ゲート絶縁膜を形成する構成とすることもできる。
【００３６】
このように、本発明は上記構成により、１回の不純物注入と１回のレーザアニールによって、ゲート電極の下にＬＤＤと同様の効果を奏する低活性化領域と、ゲート電極の外側のソース／ドレイン領域に高活性化領域とを形成することができ、少ない工数でゲートオーバーラップ構造と同等の構造を実現することができる。
【００３７】
【発明の実施の形態】
本発明に係る薄膜電界効果型トランジスタの製造方法は、その好ましい一実施の形態において、ガラス基板上に多結晶シリコン又はアモルファスシリコンを堆積して半導体層を形成する工程と、半導体層上に後の工程で形成されるゲート電極よりもチャネル方向の距離が短いレジストパターンを形成し、このレジストパターンをマスクとして所定の不純物を注入する工程と、不純物が注入された半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極をマスクとしてレーザ光を照射し、ゲート電極両外側のソース／ドレイン領域の不純物を活性化して高活性化領域を形成すると共に、ソース／ドレイン領域で吸収されたレーザ光の熱拡散によりソース／ドレイン領域の内側の領域の不純物を低い活性化率で活性化して低活性化領域を形成する工程とを少なくとも有し、低活性化領域をＬＤＤ領域と同様に機能させることにより、１回の不純物注入でＬＤＤ領域がゲート電極下層に配置されたゲートオーバーラップドレイン構造の薄膜電界効果型トランジスタを形成するものである。
【００３８】
上述したように、従来のゲートオーバーラップドレイン構造では、ゲート電極下部にＬＤＤ領域を配置することにより、ドレイン近傍領域のホットキャリアのトラップを抑制することができ、ライトバルブのＴＦＴにおける光リークを低減することができるが、工程が複雑になってしまうという問題がある。
【００３９】
一方、半導体装置の製造工程では、注入した不純物を活性化するための活性化アニールやソース／ドレイン表層をシリサイド化するためのシリサイド化アニール等の熱処理が行われる。このアニールの方法としては、電気炉を用いる炉アニールや赤外線ランプを用いるラピッドサーマルアニール（ＲＴＡ）やレーザ光を用いるレーザアニール等がある。
【００４０】
例えば、エキシマレーザ光を用いた活性化アニールでは、レーザパルスの１ショットが短く、レーザエネルギーが浅い領域で吸収されるため、活性化領域の制御が容易であることから、特に、ＬＤＤ構造における低濃度注入領域の活性化に適している。一般に、この活性化レーザアニールは、レーザ光を照射した領域において注入した不純物を完全に活性化させることを目的として行われるものであるが、本願発明者はレーザ光を照射する領域とレーザの熱が拡散する領域とで不純物の活性化の程度が異なることを利用して、少ない工程で上記ゲートオーバーラップ構造を形成する方法を案出した。
【００４１】
すなわち、炉アニールやＲＴＡの場合には、基板全面を均一に加熱するために、不純物の活性化の程度を領域毎に制御することはできないが、レーザアニールでは、レーザエネルギーが吸収される領域が浅く、熱拡散の領域が狭いために活性化の程度を領域毎に制御することができる。そこで、高濃度不純物を注入した後、レーザ光を照射して高濃度注入領域を形成すると共に、高濃度注入領域近傍に熱拡散により活性化が不十分に行われる領域を形成し、この低活性領域をＬＤＤ領域として利用する。
【００４２】
この低活性化領域は、不純物は高濃度に注入されているが、活性化は不十分であるため導電に寄与する不純物の濃度は低く、実質的にＬＤＤ領域と同等の働きをする。そこで、この低活性化領域を用いて少ない工数でゲートオーバーラップドレイン構造を実現することが可能となる。以下に、具体的な薄膜電界効果型トランジスタの製造方法について説明する。
【００４３】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４４】
［実施例１］
まず、本発明の第１の実施例に係る薄膜電界効果型トランジスタ及びその製造方法について、図１乃至図６を参照して説明する。図１は、本発明の第１の実施例に係る薄膜電界効果型トランジスタの構成を示す断面図である。また、図２乃至図４は、その一連の製造方法を示す工程断面図であり、作図の都合上分図したものである。また、図５は、本構造の効果を説明するための図であり、図６は、本実施例の他の構造を示す断面図である。
【００４５】
図１に示すように、本実施例の薄膜電界効果型トランジスタは、ガラス基板１上にアンダーコート層２を介してポリシリコンからなる半導体層３が形成され、半導体層３は、ゲート電極５に対して自己整合的に形成される高活性化層３ｃとその内側の低活性化層３ｂとにより構成される。また、半導体層３の上層には、ゲート絶縁膜４を介してゲート電極５が配設され、その上層には層間絶縁膜６が形成されている。そして、層間絶縁膜６とゲート絶縁膜４に設けたコンタクトホール８にソース／ドレイン電極７が形成されている。また、薄膜電界効果型トランジスタの上下には、半導体層３に入射する光を遮断するための遮光層９ａ、９ｂが設けられている。
【００４６】
ここで、半導体層３を構成する低活性化領域３ｂと高活性化領域３ｃとは共に同一の濃度の不純物が注入されているが、高活性化領域３ｃはレーザ光により十分に活性化されているのに対し、低活性化領域３ｂは活性化を意図的に不十分としており、これにより導電性に寄与する実効的な不純物の濃度は小さくなり、ＬＤＤ領域と同様な機能を有することになる。更に、後述するようにこの低活性化領域３ｂはレーザ光の熱拡散により形成されるため、活性化率は内側に向かって緩やかに減少しており、従来のＬＤＤ構造やゲートオーバーラップドレイン構造のようにステップ状に不純物濃度が変化することはない。
【００４７】
上記構成の薄膜電界効果型トランジスタの製造方法について、図２乃至図４を参照して説明する。
【００４８】
まず、図２（ａ）に示すように、透明絶縁性基板（例えば、ガラス基板１）上にアンダーコート層２としてシリコン酸化膜（ＳｉＯ２）を１００〜５００ｎｍ程度、より好ましくは３００ｎｍ程度形成する。このアンダーコート層２は、ガラス基板１から半導体層３に不純物が拡散するのを防止するために設けるものであり、不純物の影響が問題とならない場合には必ずしも設ける必要はない。なお、アンダーコート層２はＬＰＣＶＤ、ＰＣＶＤ、スパッタ法、ディップ方式等を用いて形成することができ、シリコン酸化膜に代えてシリコン窒化膜（ＳｉＮｘ）又はこれらの積層膜を用いることもできる。
【００４９】
次に、図２（ｂ）に示すように、アンダーコート層２の上に半導体層３となる多結晶シリコンを形成する。形成方法としては、プリカーサとなるアモルファスシリコンを形成し、このアモルファスシリコンをエキシマレーザにより結晶化させる方法が一般的である。アモルファスシリコンの形成方法としては、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用いることができ、膜厚は５０〜１００ｎｍ程度が一般的である。また、結晶化の方法としては、レーザを用いる方法の他に、固相成長法を用いることもできる。
【００５０】
次に、図２（ｃ）に示すように、多結晶シリコン上に公知のリソグラフィ技術を用いてレジストパターンを形成し、このレジストパターンをマスクとして、公知のエッチング技術を用いて多結晶シリコンをアイランド状にパターニングする。
【００５１】
次に、図２（ｄ）に示すように、アイランド化した半導体層３上に所望の形状のレジストパターン１０を形成した後、半導体層３に不純物（例えば、燐（Ｐ））の注入を行い、不純物注入領域３ａを形成する。なお、ゲートオーバーラップ構造を実現するためにはゲート電極下層にも不純物を注入する必要があり、レジストパターン１０の形状は低活性化領域分だけゲート電極よりも小さくする必要がある。また、この時のドーピング条件としては、例えば、加速電圧２０ｋｅＶ程度、ドーズ量８×１０１４／ｃｍ２から３×１０１５／ｃｍ２の範囲としているが、加速電圧、ドーズ量は後述するレーザアニールの条件と相関があるため、これらを総合的に勘案して設定することが好ましい。
【００５２】
次に、図３（ａ）に示すように、ドーピング終了後、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜４の形成を行う。ゲート絶縁膜４の形成方法としては、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等が用いられるが、ＰＣＶＤもしくはＬＰＣＶＤが一般的である。また、膜厚は、デバイスの駆動条件、駆動電圧により異なるが、３０〜２００ｎｍ、好ましくは５０〜１００ｎｍの範囲である。
【００５３】
次に、図３（ｂ）に示すように、ゲート絶縁膜４上にシリサイド、メタル、不純物をドーピングしたシリコン等の導電材料をスパッタ、ＰＣＶＤ等により２００〜４００ｎｍ程度の膜厚で堆積した後、その上に形成したレジストパターンをマスクとしてドライエッチングを行い、所望の形状のゲート電極５を形成する。このとき、ゲート電極５は、先に不純物をドーピングした領域とオーバーラップする様に形成する。なお、オーバーラップする領域は、ソース／ドレイン側が対称である必要はなく、原則としてドレイン側に形成されていればよい。但し、スイッチトランジスタはソース／ドレインを反転して使用するため、両方に同じオーバーラップ領域を設ける必要がある。
【００５４】
次に、図３（ｃ）に示すように、ゲート電極５の上部よりレーザ照射を行い、半導体層３に注入した不純物の活性化を行う。この時、ゲート電極５の外側（ソース／ドレイン領域）はレーザ光が照射されるため十分に活性化されて高活性領域３ｃが形成されるが、ゲート電極５に覆われた部分はレーザが照射されないために直接活性化されない。しかしながら、レーザ照射領域からの熱拡散によって多少アニールされるために、不純物の活性化が不十分な低活性化領域３ｂが形成される。この低活性化領域３ｂは、実効的に低濃度の不純物を注入した領域と等価と考えることができ、ＬＤＤ領域と同様の効果を発揮することになる。
【００５５】
更に、レーザ照射による不純物の活性化率は、レーザ光が直接照射される部分は一様に高いが、レーザ光が照射されない部分では、熱拡散に伴って変化する。従って、低活性化領域３ｂのうち、ソース／ドレイン領域と接する部分が活性化率は最も高く、内側に行くに従い徐々に低下することになり、キャリア濃度が連続的に変化して理想的なドレイン端の電界緩和効果を実現することができ、結果としてリーク電流の低減を実現することができる。
【００５６】
なお、本実施例では、レーザ照射エネルギーとしては２５０〜３００ｍＪ程度としたが、このエネルギーは半導体層３やゲート酸化膜４の膜厚や表面反射率の変化によりかなりの変動があるため適宜変更する必要があるが、Ｓｉが溶融する前後のエネルギーを用いればよい。
【００５７】
その後、図４（ａ）、（ｂ）に示すように、ゲート電極５上に有機膜からなる層間絶縁膜６を形成した後、ソース／ドレイン領域にコンタクトホール８を形成する。そして、層間絶縁膜６上にスパッタ法を用いて電極となる金属を３００〜１０００ｎｍ程度の膜厚で堆積して、公知のリソグラフィ技術及びエッチング技術を用いてソース／ドレイン電極７を形成する。なお、電極７の金属としては一般にＡｌが用いられる。
【００５８】
このように、上記薄膜電界効果型トランジスタの製造方法によれば、１回の不純物注入と１回のレーザアニールによって、ゲート電極５の下にＬＤＤと同様の効果を奏する低活性化領域３ｂと、ゲート電極５の外側のソース／ドレイン領域に高活性化領域３ｃとを形成することができ、少ない工数でゲートオーバーラップ構造と同等の構造を実現することができる。そして、アクティブマトリクス型液晶表示装置における走査線と信号線とで囲まれる各画素のオン／オフ制御を行うスイッチング素子としてこの薄膜電界効果型トランジスタを用いることにより、液晶表示装置の表示に用いられる透過光、反射光や周囲光のうち、アクティブマトリクス基板の各層で複雑に反射して低活性化領域３ｂに入射する光をゲート電極５で遮光することができ、光リークを確実に低減することができる。
【００５９】
また、上記方法で形成した低活性化領域３ｂは、レーザ光が直接照射されずに熱拡散によって活性化されるため、活性化された不純物の濃度は図５に示すようになだらかな曲線となる。これに対して、２回の不純物注入でＬＤＤ構造を形成する従来の方法では、高濃度注入領域１８と低濃度注入領域１６とは図１４に示すようにステップ状に形成される。従って、従来構造では濃度分布の勾配が急峻となる領域では電界強度も大きくなり、ホットキャリアを有効に抑制することはできず、またキャリア寿命が低下するという問題があったが、本実施例の構造では、理想的な電界緩和効果を実現できると共に、キャリア寿命の低下も抑制することができる。
【００６０】
なお、上記説明では、ガラス基板上に薄膜電界効果型トランジスタを形成する場合について説明したが、本発明は上記実施例に限定されるものではなく、シリコン基板上に電界効果型トランジスタを形成する場合についても同様に適用することができる。その場合は図６に示すような構造となる。また、本実施例の薄膜電界効果型トランジスタや電界効果型トランジスタは、上記アクティブマトリクス型液晶表示装置のスイッチング素子に限らず、ＭＯＳ構造のトランジスタが利用可能な他の表示装置や半導体装置のドライバーとして用いることができる。
【００６１】
［実施例２］
次に、本発明の第２の実施例に係る薄膜電界効果型トランジスタの製造方法について、図７を参照して説明する。図７は、本発明の第２の実施例に係る薄膜電界効果型トランジスタの製造方法の一部を示す工程断面図である。なお、本実施例は、不純物イオンの注入を犠牲酸化膜を介して行うことを特徴とするものであり、他の部分の構成に関しては前記した第１の実施例と同様である。以下に、図７を参照して本実施例の薄膜電界効果型トランジスタの製造方法について説明する。
【００６２】
まず、図７（ａ）に示すように、前記した第１の実施例と同様に、ガラス基板１上に、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法、ディップ方式等を用いて、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜を１００〜５００ｎｍ程度、より好ましくは３００ｎｍ程度堆積し、アンダーコート層２を形成する。次に、その上に、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用いてアモルファスシリコンを５０〜１００ｎｍ程度の膜厚で形成し、レーザ照射法、固相成長法等により結晶化させて多結晶シリコンを形成し、公知のリソグラフィ技術、エッチング技術を用いてアイランド状にパターニングする。
【００６３】
ここで、前記した第１の実施例では、半導体層３上に直接レジストパターン１０を形成して不純物の注入を行ったが、直接イオンを注入すると多結晶シリコンがダメージを受けて結晶性が劣化する恐れがある。そこで、本実施例では、図７（ｂ）に示すように、ガラス基板１全面にシリコン酸化膜からなる犠牲酸化膜１５を形成し、その上にゲート電極よりも小さいサイズのレジストパターン１０を形成した後、不純物の注入を行い、半導体層３に不純物注入領域３ａを形成する。なお、本構造では注入する不純物は犠牲酸化膜１５によって減速されるため、加速電圧、ドーズ量等の注入条件は犠牲酸化膜１５の膜厚に応じて適宜調整する必要がある。
【００６４】
次に、図７（ｃ）に示すように、ドーピング終了後、ウェットエッチングにより犠牲酸化膜１５を除去した後、図７（ｄ）に示すように、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用い、３０〜２００ｎｍ、好ましくは５０〜１００ｎｍ程度の膜厚でシリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜４を形成し、その上にシリサイド、メタル、不純物をドーピングしたシリコン等の導電材料をスパッタ、ＰＣＶＤ等により２００〜４００ｎｍ程度の膜厚で堆積、パターニングしてゲート電極５を形成する。
【００６５】
その後、ゲート電極５の上部よりレーザ光１２を照射し、半導体層３に注入した不純物の活性化を行い、ゲート電極５の外側に高活性化領域３ｃ、ゲート電極５に覆われた部分に低活性化領域３ｂを形成する。その後、通常の手法を用いてトランジスタを製作し、その上に有機膜からなる層間絶縁膜６を形成した後、ソース／ドレイン領域にコンタクトホール８を設け、電極７を形成する。
【００６６】
このように、本実施例の薄膜電界効果型トランジスタの製造方法によれば、前記した第１の実施例と同様に、１回の不純物注入と１回のレーザアニールとでゲートオーバーラップドレイン構造と同等の構造を形成することができると共に、活性化不純物の濃度分布をなだらかにすることにより理想的な電界緩和効果を実現することができる。また、不純物注入を犠牲酸化膜１５を介して行っているため、半導体層３の特性を良好に保つことができる。
【００６７】
［実施例３］
次に、本発明の第３の実施例に係る薄膜電界効果型トランジスタの製造方法について、図８を参照して説明する。図８は、本発明の第３の実施例に係る薄膜電界効果型トランジスタの製造方法の一部を示す工程断面図である。なお、本実施例は、犠牲酸化膜を多結晶シリコン上にのみ形成することを特徴とするものである。以下に、図８を参照して本実施例の薄膜電界効果型トランジスタの製造方法について説明する。
【００６８】
まず、図８（ａ）に示すように、前記した第１及び第２の実施例と同様に、ガラス基板１上に、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法、ディップ方式等を用いて、シリコン酸化膜、シリコン窒化膜等を堆積し、アンダーコート層２を形成する。次に、その上に、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用いてアモルファスシリコンを５０〜１００ｎｍ程度の膜厚で形成し、レーザ照射法、固相成長法等により結晶化させて多結晶シリコン３を形成し、公知のリソグラフィ技術、エッチング技術を用いてアイランド状にパターニングする。
【００６９】
次に、図８（ｂ）に示すように、ガラス基板１全面にシリコン酸化膜からなる犠牲酸化膜１５を堆積した後、半導体層３上以外の犠牲酸化膜１５を除去する。そして、その上にゲート電極よりも小さいサイズのレジストパターン１０を形成した後、不純物の注入を行い、半導体層３に不純物注入領域３ａを形成する。
【００７０】
次に、図８（ｃ）に示すように、ドーピング終了後、レジストパターン１０を除去し、図８（ｄ）に示すように、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用い、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜４を犠牲酸化膜１５上に形成し、その上にシリサイド、メタル、不純物をドーピングしたシリコン等の導電材料をスパッタ、ＰＣＶＤ等により堆積、パターニングしてゲート電極５を形成する。
【００７１】
その後、ゲート電極５の上部よりレーザ光１２を照射し、半導体層３に注入した不純物の活性化を行い、ゲート電極５の外側に高活性化領域３ｃ、ゲート電極５に覆われた部分に低活性化領域３ｂを形成する。その後、通常の手法を用いてトランジスタを製作し、その上に有機膜からなる層間絶縁膜６を形成した後、ソース／ドレイン領域にコンタクトホール８を設け、電極７を形成する。
【００７２】
このように、本実施例の薄膜電界効果型トランジスタの製造方法によれば、前記した第１及び第２の実施例と同様に、１回の不純物注入と１回のレーザアニールとでゲートオーバーラップドレイン構造と同等の構造を形成することができ、また、不純物注入に用いた犠牲酸化膜１５を除去せず、そのままゲート絶縁膜として用いているため、第２の実施例に比べて犠牲酸化膜１５の除去工程を省略することができる。
【００７３】
［実施例４］
次に、本発明の第４の実施例に係る薄膜電界効果型トランジスタの製造方法について、図９を参照して説明する。図９は、本発明の第４の実施例に係る薄膜電界効果型トランジスタの製造方法の一部を示す工程断面図である。なお、本実施例は、犠牲酸化膜をゲート絶縁膜として利用することを特徴とするものである。以下に、図９を参照して本実施例の薄膜電界効果型トランジスタの製造方法について説明する。
【００７４】
まず、図９（ａ）に示すように、前記した第１乃至第３の実施例と同様に、ガラス基板１上に、シリコン酸化膜、シリコン窒化膜等からなるアンダーコート層２を形成し、その上に、ＬＰＣＶＤ、ＰＣＶＤ、スパッタ法等を用いてアモルファスシリコンを堆積し、レーザ照射法、固相成長法等により結晶化させて多結晶シリコン３を形成し、公知のリソグラフィ技術、エッチング技術を用いてアイランド状にパターニングする。
【００７５】
次に、図９（ｂ）に示すように、ガラス基板１全面にシリコン酸化膜からなる犠牲酸化膜１５を堆積し、その上にゲート電極よりも小さいサイズのレジストパターン１０を形成した後、不純物の注入を行い、半導体３に不純物注入領域３ａを形成する。
【００７６】
次に、図９（ｃ）に示すように、犠牲酸化膜１５をゲート絶縁膜４として用い、その上にシリサイド、メタル等の導電材料を堆積、パターニングしてゲート電極５を形成する。その後、ゲート電極５の上部よりレーザ光１２を照射し、ゲート電極５の外側に高活性化領域３ｃ、ゲート電極５に覆われた部分に低活性化領域３ｂを形成する。その後、通常の手法を用いてトランジスタを製作する。
【００７７】
このように、本実施例の薄膜電界効果型トランジスタの製造方法によれば、前記した第１乃至第３の実施例と同様に、１回の不純物注入と１回のレーザアニールとでゲートオーバーラップドレイン構造と同等の構造を形成することができ、また、不純物注入に用いた犠牲酸化膜１５をそのままゲート絶縁膜として利用しているため、第３の実施例に比べてゲート絶縁膜４の形成工程を省略することができる。
【００７８】
［実施例５］
次に、本発明の第５の実施例に係る薄膜電界効果型トランジスタについて、図１０を参照して説明する。図１０は、本発明の第５の実施例に係るスタガ構造の薄膜電界効果型トランジスタの構造を示す断面図である。なお、本実施例は、本発明のゲートオーバーラップドレイン構造をスタガ構造の薄膜電界効果型トランジスタに適用したことを特徴とするものである。
【００７９】
前記した第１乃至第４の実施例では、半導体層として多結晶シリコンを用い、ゲート電極とソース／ドレイン電極を多結晶シリコンに対して同一側に配置したプレーナ型の構造について記載したが、半導体としてアモルファスシリコン（以下、ａ−Ｓｉと略す。）を用いる場合には、一般的にゲート電極とソース／ドレイン電極とがａ−Ｓｉ層に対して反対側に配置される正スタガ型や逆スタガ型が用いられる。
【００８０】
このようなａ−Ｓｉを用いる場合においても、ドレイン近傍の高電界を緩和するため、また、ａ−Ｓｉに入射する光によるリーク電流を抑制するためにＬＤＤ構造やゲートオーバーラップドレイン構造を適用することが好ましい。そこで、正スタガ構造の薄膜電界効果型トランジスタに本発明の構造を適用した例について、図１０を参照して説明する。
【００８１】
図１０に示すように、本実施例のスタガ型薄膜電界効果型トランジスタは、ガラス基板１上にアンダーコート層２を介してソース／ドレイン電極２０が形成され、その上にａ−Ｓｉ２１からなる半導体層が形成されている。この半導体層は、ゲート電極下層の低活性化領域３ｂと、その外側の高活性化領域３ｃとから構成される。また、ａ−Ｓｉ２１の上層にはゲート絶縁膜４を介してゲート電極５が配設され、その上層には層間絶縁膜６が形成されている。そして、層間絶縁膜６とゲート絶縁膜４と半導体層を貫通するコンタクトホール８にソース／ドレイン電極７が形成されている。
【００８２】
このようなスタガ型の薄膜電界効果型トランジスタにおいても、半導体層を構成する低活性化領域３ｂと高活性化領域３ｃとは、共に同一の濃度の不純物が注入されているが、高活性化領域３ｃはレーザ光により十分に活性化されているのに対し、低活性化領域３ｂはレーザ光がゲート電極５によって遮光されるために活性化が不十分となり、これにより導電性に寄与する活性化された不純物の濃度は低くなり、ＬＤＤ領域と同様な機能を有することになる。また、この低活性化領域３ｂはレーザ光の熱拡散により形成されるため、活性化率は緩やかに変化しており、従来のＬＤＤ構造やゲートオーバーラップドレイン構造のように急峻に濃度分布が変化する領域はないため、理想的な電界緩和効果を有し、キャリアがトラップされてキャリア寿命が短くなると言う問題も回避することができる。
【００８３】
なお、上記各実施例ではゲートオーバーラップドレイン構造について記載したが、本発明は１回のイオン注入とレーザアニールとにより高活性化領域と低活性化領域を作り、ＬＤＤと同様の構成を実現すると共に、なだらかな濃度分布の活性層を形成することにより電界緩和を図ることを特徴とするものであり、通常のＬＤＤ構造に対しても、工程数の削減や電界緩和の効果を得ることができる。
【００８４】
また、上記各実施例では、基板全面にレーザアニールを施す場合について記載したが、レーザ光の集光性、熱拡散の制御性を利用して、特定の領域のみにレーザアニールを行ったり、レーザアニールの条件を領域毎に変えて活性化の程度を調整することもできる。
【００８５】
【発明の効果】
以上説明したように、本発明の薄膜電界効果型トランジスタ及びその製造方法、並びにその電界効果型トランジスタを使った液晶表示装置及びその製造方法によれば、下記記載の効果を奏する。
【００８６】
本発明の第１の効果は、少ない工程数でゲートオーバーラップドレインと同等の構造の薄膜電界効果型トランジスタを形成することができるということである。
【００８７】
その理由は、ゲート電極よりも狭い幅で不純物イオンの注入を１回行い、ゲート電極形成後、ゲート電極をマスクとして自己整合的にレーザ光を照射してソース／ドレイン領域を活性化するため、レーザが照射されないゲート電極下層の多結晶シリコンが熱拡散によって活性化の程度が低い状態となってＬＤＤ領域と同様の働きを有するからである。
【００８８】
また、本発明の第２の効果は、キャリア濃度を連続的に変化させて理想的なドレイン端の電界緩和効果を実現し、結果としてリーク電流の低減を実現することができるということである。
【００８９】
その理由は、レーザ照射により注入した不純物を活性化するため、熱拡散により活性化の程度が徐々に変化し、キャリア濃度が連続的になだらかな形状となり、高電界の発生を抑制することができるからである。
【００９０】
また、本発明の第３の効果は、キャリア寿命の低下を抑制することができるということである。
【００９１】
その理由は、従来のＬＤＤ構造のように不純物濃度がステップ状に変化し、濃度が急激に変化する領域でキャリアがトラップされることがないからである。
【００９２】
そして、上記薄膜電界効果型トランジスタを液晶表示装置、特に、ライトバルブ用液晶表示装置のスイッチング素子として用いることにより、ＬＤＤ領域に相当する低活性化領域に入射する光をゲート電極により抑制し、光リークを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る薄膜電界効果型トランジスタの構造を示す断面図である。
【図２】本発明の第１の実施例に係る薄膜電界効果型トランジスタの製造方法を示す工程断面図である。
【図３】本発明の第１の実施例に係る薄膜電界効果型トランジスタの製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る薄膜電界効果型トランジスタの製造方法を示す工程断面図である。
【図５】本発明の効果を説明するための図である。
【図６】本発明の第１の実施例に係る薄膜電界効果型トランジスタの他の構造を示す断面図である。
【図７】本発明の第２の実施例に係る電界効果型トランジスタの構造を示す断面図である。
【図８】本発明の第３の実施例に係る薄膜電界効果型トランジスタの構造を示す断面図である。
【図９】本発明の第４の実施例に係る薄膜電界効果型トランジスタの構造を示す断面図である。
【図１０】本発明の第５の実施例に係るスタガ構造の薄膜電界効果型トランジスタの構造を示す断面図である。
【図１１】従来のＬＤＤ構造電界効果型トランジスタの製造方法を示す工程断面図である。
【図１２】従来のゲートオーバーラップドレイン構造電界効果型トランジスタの製造方法を示す工程断面図である。
【図１３】従来のゲートオーバーラップドレイン構造電界効果型トランジスタの製造方法を示す工程断面図である。
【図１４】従来のＬＤＤ構造における問題点を説明するための図である。
【符号の説明】
１  ガラス基板
２  アンダーコート層
３  半導体層
３ａ  不純物注入領域
３ｂ  低活性化領域
３ｃ  高活性化領域
４  ゲート絶縁膜
５  ゲート電極
６  層間絶縁膜
７  電極
８  コンタクトホール
９ａ、９ｂ  遮光層
１０  レジストパターン
１１  不純物イオン
１２  レーザ光
１３  シリコン基板
１４  分離酸化膜
１５  犠牲酸化膜
１６  低濃度注入領域
１７  サイドウォール酸化膜
１８  高濃度注入領域
１９  サイドウォール導電膜
２０  ソース／ドレイン電極
２１  アモルファスシリコン（ａ−Ｓｉ）
【図１】
0005038560.tif 000002
【図２】
0005038560.tif 000003
【図３】
0005038560.tif 000004
【図４】
0005038560.tif 000005
【図５】
0005038560.tif 000006
【図６】
0005038560.tif 000007
【図７】
0005038560.tif 000008
【図８】
0005038560.tif 000009
【図９】
0005038560.tif 000010
【図１０】
0005038560.tif 000011
【図１１】
0005038560.tif 000012
【図１２】
0005038560.tif 000013
【図１３】
0005038560.tif 000014
【図１４】
0005038560.tif 000015