(57)【特許請求の範囲】
【請求項１】
ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第２の電源が低電圧電源であり、前記第1のトランジスタがＮ型ＭＯＳトランジスタであるか、もしくは、前記第１の電源が低電圧電源で第２の電源が高電圧電源であり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであり、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタのゲートに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。
【請求項２】
ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第４、第５、第６のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第２の電源が低電圧電源であり、前記第1のトランジスタがＮ型ＭＯＳトランジスタであるか、もしくは、前記第１の電源が低電圧電源で第２の電源が高電圧電源であり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであり、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、オン状態の前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１もしくは第２の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタのゲートに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。
【請求項３】
前記第１のトランジスタがＮ型ＭＯＳトランジスタであるときには前記第２のトランジスタもＮ型ＭＯＳトランジスタであり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであるときには前記第２のトランジスタもＰ型ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の出力ドライバ回路。
【請求項４】
前記レプリカ回路のトランジスタのサイズが、前記ドライバ回路のトランジスタのサイズの１／ｎ倍（ｎは１以上の整数）であり、前記抵抗素子の抵抗値が、前記終端抵抗の抵抗値のｎ倍であることを特徴とする請求項１ないし３のいずれかに記載の出力ドライバ回路。
【請求項５】
１つの前記レプリカ回路と１つの前記オペアンプを、複数の前記ドライバ回路で共用することを特徴とする請求項１ないし４のいずれかに記載の出力ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を出力する出力ドライバ回路に関するものである。
【背景技術】
【０００２】
例えば、ＲＳＤＳ（Reduced Swing Differential Signaling）バッファや、ｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）バッファ、ＰＰＤＳ（Point to Point Differential Signaling）バッファなど、液晶表示装置の表示タイミングコントローラのインタフェイス規格で、出力ドライバ回路として、差動信号を出力するドライバ回路が定義されている。
【０００３】
上記インタフェイス規格では、その用途に応じて、出力の差動信号の出力振幅の電圧Ｖodと出力コモンモードの電位Ｖocの規格が定められる。ここで、図３に示すように、出力振幅の電圧Ｖodは、出力の差動信号のハイレベルの電位ＶOHとローレベルの電位ＶOLとの差電圧（｜Ｖod｜＝｜ＶOH｜−｜ＶOL｜）であり、出力コモンモードの電位Ｖocは、出力の差動信号のハイレベルの電位ＶOHとローレベルの電位ＶOLの中央の電位（Ｖoc＝（ＶOH＋ＶOL）／２）である。
【０００４】
従って、出力振幅の電圧Ｖodと出力コモンモードの電位Ｖocを上記規格で定められた一定の値に保ちたいという要望がある。出力振幅の電圧Ｖodと出力コモンモードの電位Ｖocの制御方法は安定した出力を得るために重要であり、例えば、各々のドライバ回路にコモンモードフィードバックを用いる方式や、複数のドライバ回路で共用するレプリカ回路を用いる方式などの手法が提案されている。
【０００５】
ここで、コモンモードフィードバック方式は、個々のドライバ回路について、ドライバ回路の差動信号の出力ノード間に直列に接続された２つの抵抗素子を設け、オペアンプを用いて、外部から供給されるリファレンス電圧と２つの抵抗素子の中間点のノードの電位（すなわち、ドライバ回路の出力コモンモードの電位Ｖoc）とが等しくなるように、出力ドライバ回路の出力コモンモードの電位Ｖocを決めるトランジスタを制御する方式である。
【０００６】
この方式では、個々の出力ドライバ回路にオペアンプが必要となり、フィードバック系が発振するのを防止するための位相補償用の大きな容量素子が必要になる。そのため、レイアウト面積が大きくなり、コストが増大するという問題がある。
【０００７】
一方、レプリカ回路方式は、外付けの終端抵抗が接続されたドライバ回路の等価回路であるレプリカ回路とオペアンプを複数のドライバ回路で共用し、オペアンプを用いて、外部から供給されるリファレンス電圧と、例えば、終端抵抗の１／２の抵抗値を持ち、ドライバ回路の差動信号の出力ノードに相当するレプリカ回路のノードに直列に接続された２つの抵抗素子の中間点のノードの電位（すなわち、ドライバ回路の出力コモンモードの電位Ｖoc）とが等しくなるように、ドライバ回路の出力コモンモードの電位Ｖocを決めるトランジスタを制御する方式である。
【０００８】
この方式では、個々の出力ドライバ回路自身にコモンモードフィードバックのためのオペアンプと位相補償用の容量素子を設ける必要が無く、回路を小型化できる。そのため、出力ドライバ回路が多チャンネル搭載される場合にレイアウト面積の点で有利である。
【０００９】
以下、レプリカ回路方式を採用する従来の出力ドライバ回路について説明する。
【００１０】
図４は、従来の出力ドライバ回路の構成を表す一例の回路図である。同図に示す出力ドライバ回路４０は、特許文献１において提案されたものであり、出力最終段のドライバ回路１２と、レプリカ回路１４と、オペアンプ１６とによって構成されている。
【００１１】
ドライバ回路１２は、その出力コモンモードの電位Ｖocを制御するＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１８と、ドライバ回路１２に流れる動作電流ＩDを制御するＮＭＯＳ２０と、前段の回路（例えば、プリドライバ回路）から供給される入力の差動信号Ｉｎ１，Ｉｎ２に応じてスイッチングし、外付けの終端抵抗２９の両端に出力の差動信号を供給する４つのＮＭＯＳ２２，２４，２６，２８とによって構成されている。
【００１２】
ドライバ回路１２では、例えば、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合、ＮＭＯＳ２２，２８がオン状態、ＮＭＯＳ２４，２６がオフ状態となり、電源ＶDDからＮＭＯＳ１８，２２、終端抵抗２９、ＮＭＯＳ２８，２０を介してグランドＶSSに電流ＩDが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合には上記の逆の状態となる。
【００１３】
レプリカ回路１４は、ドライバ回路１２のＮＭＯＳ１８に相当するＮＭＯＳ３０と、オン状態のＮＭＯＳ２２もしくはＮＭＯＳ２６に相当するＮＭＯＳ３２と、終端抵抗２９に相当する、直列に接続された２つの抵抗素子３７ａ、３７ｂと、オン状態のＮＭＯＳ２４もしくはＮＭＯＳ２８に相当するＮＭＯＳ３４と、ＮＭＯＳ２０に相当するＮＭＯＳ３６とによって構成されている。
【００１４】
ここで、レプリカ回路１４を構成する各々のＮＭＯＳのサイズは、ドライバ回路１２を構成する各々のＮＭＯＳの１／ｎ倍（ｎは正の整数）のサイズであり、２つの抵抗素子３７ａ、３７ｂの各々は、終端抵抗２９の抵抗値ＲTのｎ／２倍の抵抗値ｎＲT／２を持つ。
【００１５】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには、外部から供給されるリファレンス電圧ＶREF２が共通に入力されており、カレントミラー回路を構成する。このように、ＮＭＯＳ３６とＮＭＯＳ２０はカレントミラー回路を構成するため、レプリカ回路１４には、ドライバ回路１２に流れる動作電流ＩDの１／ｎ倍の動作電流ＩD／ｎが流れる。
【００１６】
オペアンプ１６の＋入力端子には外部から供給されるリファレンス電圧ＶREF１が入力され、その−入力端子には、レプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位がフィードバックされている。これにより、オペアンプ１６によって、リファレンス電圧ＶREF１とレプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位が等しくなるように制御される。
【００１７】
また、オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に供給されている。従って、レプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力コモンモードの電位Ｖocは連動し、その電位Ｖocが、リファレンス電圧ＶREF１と等しい電位に決定される。
【００１８】
また、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力振幅の電圧Ｖodは、終端抵抗２９の抵抗値ＲTと、リファレンス電圧ＶREF２に応じてドライバ回路１２に流れる動作電流ＩDとの積（Ｖod＝ＲT×ＩD）によって決定される。
【００１９】
【特許文献１】特許第３９６７３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ここで、ＬＳＩ中に内蔵されるレプリカ回路１４の抵抗素子３７ａ、３７ｂの抵抗値ｎＲT／２は、製造プロセスばらつきの影響を受けて、例えば±２０％のオーダで変動する。一方で、外付けの終端抵抗２９の抵抗値ＲTの誤差は一般的に数％のオーダである。
【００２１】
このため、たとえレプリカ回路１４で参照するリファレンス電圧ＶREF１が、温度、トランジスタの製造プロセスばらつき、電源電圧に依存しない値であり、レプリカ回路１４内で正確に抵抗素子３７ａ、３７ｂの中間点のノードの電位を一定に保つフィードバック制御をかけることが出来たとしても、出力ドライバ回路４０から出力される差動信号の出力コモンモードの電位Ｖocは、内蔵の抵抗素子３７ａ、３７ｂの抵抗値ｎＲT／２と外付けの終端抵抗の抵抗値ＲTのミスマッチ分だけずれるという問題がある。
【００２２】
本発明の目的は、前記従来技術に基づく問題点を解消し、内蔵の抵抗素子と外付けの終端抵抗の抵抗値のミスマッチに関わらず、出力の差動信号の出力コモンモードの電位を一定値に保持することができる出力ドライバ回路を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第２の電源が低電圧電源であり、前記第1のトランジスタがＮ型ＭＯＳトランジスタであるか、もしくは、前記第１の電源が低電圧電源で第２の電源が高電圧電源であり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであり、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタのゲートに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供するものである。
また、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第４、第５、第６のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第２の電源が低電圧電源であり、前記第1のトランジスタがＮ型ＭＯＳトランジスタであるか、もしくは、前記第１の電源が低電圧電源で第２の電源が高電圧電源であり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであり、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、オン状態の前記第３もしくは第５、前記第４もしくは第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第７、第９のトランジスタ、前記抵抗素子、および、前記第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第９、第１０のトランジスタには前記第１もしくは第２の電源が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタのゲートに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供する。
前記第１のトランジスタがＮ型ＭＯＳトランジスタであるときには前記第２のトランジスタもＮ型ＭＯＳトランジスタであり、前記第１のトランジスタがＰ型ＭＯＳトランジスタであるときには前記第２のトランジスタもＰ型ＭＯＳトランジスタであることが好ましい。
【００２４】
ここで、前記レプリカ回路のトランジスタのサイズが、前記ドライバ回路のトランジスタのサイズの１／ｎ倍（ｎは１以上の整数）であり、前記抵抗素子の抵抗値が、前記終端抵抗の抵抗値のｎ倍であることが好ましい。
【００２５】
また、１つの前記レプリカ回路と１つの前記オペアンプを、複数の前記ドライバ回路で共用することが好ましい。
【発明の効果】
【００２６】
出力の差動信号の出力振幅の電圧は、終端抵抗の抵抗値と、外部から供給される第２のリファレンス電圧に応じてドライバ回路に流れる動作電流との積によって決定される。
【００２７】
オペアンプでフィードバック制御を行うことによって、レプリカ回路の第９のトランジスタと抵抗素子の間のノードの電位は、第１のリファレンス電圧と等しくなるように制御される。オペアンプの出力信号でレプリカ回路の第７のトランジスタとドライバ回路の第１のトランジスタを共通に制御することによって、出力の差動信号のハイレベルの電位は、第１のリファレンス電圧と等しい電位に決定される。
【００２８】
出力の差動信号の出力コモンモードの電位は、出力の差動信号のハイレベルの電位と出力振幅の電圧で決定される。
【００２９】
そのため、本発明の出力ドライバ回路によれば、レプリカ回路に内蔵される抵抗素子の抵抗値のばらつきの影響を受けず、出力の差動信号の出力コモンモードの電位を一定値に保持することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力ドライバ回路を詳細に説明する。
【００３１】
図１は、本発明の出力ドライバ回路の構成を表す一実施形態の回路図である。同図に示す出力ドライバ回路１０は、出力最終段のドライバ回路１２と、レプリカ回路１４と、オペアンプ１６とによって構成されている。ここで、リファレンス電圧ＶREF１，ＶREF２は、外部から供給される一定のバイアス電圧である。また、信号Ｉｎ１，Ｉｎ２は、前段の回路（例えば、プリドライバ回路）から供給される入力の差動信号である。
【００３２】
本実施形態の出力ドライバ回路１０と従来の出力ドライバ回路４０との違いは、オペアンプ１６の−入力端子にフィードバックされるノードが異なる点だけである。すなわち、出力ドライバ回路１０は、出力ドライバ回路４０において、抵抗素子３７ａ、３７ｂの間のノードの電位ではなく、ＮＭＯＳ３２と抵抗素子３７ａとの間のノードの電位を、オペアンプ１６の−入力端子へフィードバックした構成である。
【００３３】
ドライバ回路１２、および、レプリカ回路１４の構成は、図４に示す従来のものと同じである。
【００３４】
すなわち、ドライバ回路１２は、その出力の差動信号のハイレベルの電位ＶOHを制御するＮＭＯＳ１８と、このドライバ回路１２に流れる動作電流ＩDを制御するＮＭＯＳ２０と、前段の回路から供給される入力の差動信号Ｉｎ１，Ｉｎ２に応じてスイッチングし、外部に接続される終端抵抗２９の両端に出力の差動信号を供給する４つのＮＭＯＳ２２，２４，２６，２８とによって構成されている。
【００３５】
ＮＭＯＳ１８は電源ＶDDに接続され、そのゲートには、オペアンプ１６の出力信号が入力されている。ＮＭＯＳ２０はグランドＶSSに接続され、そのゲートには、リファレンス電圧ＶREF２が入力されている。ＮＭＯＳ２２，２４、および、ＮＭＯＳ２６，２８は、それぞれ、ＮＭＯＳ１８とＮＭＯＳ２０との間に直列に接続されている。ＮＭＯＳ２２，２８のゲートには信号Ｉｎ１が入力され、ＮＭＯＳ２４，２６のゲートには信号Ｉｎ２が入力されている。
【００３６】
この出力ドライバ回路１０を使用する場合、例えば、ＮＭＯＳ２２，２４の間のノードと、ＮＭＯＳ２６，２８の間のノードとの間に所定の抵抗値ＲTを持つ外付けの終端抵抗２９が接続される。ドライバ回路１２から供給される出力の差動信号は、終端抵抗２９の両端、すなわち、ＮＭＯＳ２２，２４間のノードとＮＭＯＳ２６，２８間のノードから供給される。
【００３７】
ドライバ回路１２では、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合、ＮＭＯＳ２２，２８がオン状態、ＮＭＯＳ２４，２６がオフ状態となり、電源ＶDDからＮＭＯＳ１８，２２、終端抵抗２９、ＮＭＯＳ２８，２０を介してグランドＶSSに電流ＩDが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合、ＮＭＯＳ２２，２８がオフ状態、ＮＭＯＳ２４，２６がオン状態となり、電源ＶDDからＮＭＯＳ１８，２６、終端抵抗２９、ＮＭＯＳ２４，２０を介してグランドＶSSに電流ＩDが流れる。
【００３８】
続いて、レプリカ回路１４は、ドライバ回路１２のＮＭＯＳ１８に相当するＮＭＯＳ３０と、オン状態のＮＭＯＳ２２もしくはＮＭＯＳ２６に相当するＮＭＯＳ３２と、終端抵抗２９に相当する、直列に接続された２つの抵抗素子３７ａ、３７ｂと、オン状態のＮＭＯＳ２８もしくはＮＭＯＳ２４に相当するＮＭＯＳ３４と、ＮＭＯＳ２０に相当するＮＭＯＳ３６とによって構成されている。
【００３９】
ここで、レプリカ回路１４を構成する各々のＮＭＯＳのサイズは、ドライバ回路１２を構成する各々のＮＭＯＳの１／ｎ倍（ｎは正の整数）のサイズであり、抵抗素子３７ａ、３７ｂは、それぞれ、終端抵抗２９の抵抗値ＲTのｎ／２倍の抵抗値ｎＲT／２を持つ。
【００４０】
レプリカ回路１４のＮＭＯＳ３０，３２、抵抗素子３７ａ、３７ｂおよびＮＭＯＳ３４，３６は、この順序で電源ＶDDとグランドＶSSとの間に直列に接続されている。ＮＭＯＳ３０のゲートにはオペアンプ１６の出力信号が入力され、ＮＭＯＳ３６のゲートには、リファレンス電圧ＶREF２が入力されている。また、ＮＭＯＳ３２，３４のゲートは電源ＶDDに接続されている。
【００４１】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには、外部から供給されるリファレンス電圧ＶREF２が共通に入力されており、カレントミラー回路を構成する。ＮＭＯＳ３６とＮＭＯＳ２０はカレントミラー回路を構成するため、レプリカ回路１４には、ドライバ回路１２に流れる動作電流ＩDの１／ｎ倍の動作電流ＩD／ｎが流れる。
【００４２】
また、オペアンプ１６の＋入力端子には、外部から供給されるリファレンス電圧ＶREF１が入力され、その−入力端子には、レプリカ回路１４のＮＭＯＳ３２と抵抗素子３７ａとの間のノードの電位がフィードバックされている。これにより、オペアンプ１６の出力信号が変化して、リファレンス電圧ＶREF１とレプリカ回路１４のＮＭＯＳ３２と抵抗素子３７ａとの間のノードの電位が等しくなるように制御される。
【００４３】
また、オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に供給されている。これにより、レプリカ回路１４のＮＭＯＳ３２と抵抗素子３７ａとの間のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号のハイレベルの電位ＶOHは連動し、その電位ＶOHが、リファレンス電圧ＶREF１と等しい電位に決定される。
【００４４】
また、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力振幅の電圧Ｖodは、終端抵抗２９の抵抗値ＲTと、リファレンス電圧ＶREF２に応じてドライバ回路１２に流れる動作電流ＩDとの積（Ｖod＝ＲT×ＩD）によって決定される。
【００４５】
出力ドライバ回路１０において、内蔵の抵抗素子３７ａ、３７ｂと外付けの終端抵抗２９の抵抗値のミスマッチに関わらず、出力の差動信号の出力コモンモードの電位Ｖocを一定値に保持することができる理由は以下の通りである。
【００４６】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには外部から供給されるリファレンス電圧ＶREF２が共通に入力されてカレントミラー回路を構成する。そのため、ドライバ回路１２に流れる動作電流ＩDに対して、レプリカ回路１４には、ＩD／ｎの動作電流が流れる。つまり、外部から供給されるリファレンス電圧ＶREF２によってドライバ回路１２の動作電流ＩDを制御できる。
【００４７】
また、オペアンプ１６によってフィードバック制御が行われている。そのため、レプリカ回路１４のＮＭＯＳ３２と抵抗素子３７ａの間のノードの電位は、リファレンス電圧ＶREF１と等しくなるように制御される。
【００４８】
オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に入力されている。そのため、図２に示すように、ドライバ回路１２のＮＭＯＳ２２，２８がオン状態で、かつ、ＮＭＯＳ２４，２６がオフ状態（図２中‘×’で表す）である場合、ドライバ回路１２のＮＭＯＳ１８，２２のゲート・ソース間の電圧ＶGS１、ＶGS２と、レプリカ回路１４のＮＭＯＳ３０，３２のゲート・ソース間の電圧ＶGS１、ＶGS２は等しくなる。
【００４９】
従って、レプリカ回路１４のＮＭＯＳ３２と抵抗素子３７ａとの間のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号のハイレベルの電位ＶOHは連動し、ともにレプリカ回路１４に内蔵される抵抗素子３７ａ、３７ｂの抵抗値ｎＲT／２に依らず決定されて両者は一致する。つまり、外部から供給されるリファレンス電圧ＶREF１によって、出力の差動信号のハイレベルの電位ＶOHを制御できる。
【００５０】
出力の差動信号の出力振幅の電圧Ｖodは、Ｖod＝ＲT×ＩDであり、終端抵抗２９の抵抗値ＲTと、外部から供給されるリファレンス電圧ＶREF２に応じてドライバ回路１２に流れる動作電流ＩDとの積によって決定される。出力コモンモードの電位Ｖocは、Ｖoc＝（ＶOH＋ＶOL）／２＝（２ＶOH−Ｖod）／２であり、出力の差動信号のハイレベルの電位ＶOHとその出力振幅の電圧Ｖodで決定される。
【００５１】
そのため、出力ドライバ回路１０では、レプリカ回路１４に内蔵される抵抗素子３７ａ、３７ｂの抵抗値ｎＲT／２のばらつきΔＲの影響を受けず、出力の差動信号の出力コモンモードの電位Ｖocを一定値に保持することができる。
【００５２】
なお、ドライバ回路１２のＮＭＯＳ２２，２８がオフ状態で、かつ、ＮＭＯＳ２４，２６がオン状態である場合も同様である。
【００５３】
上記実施形態では、説明を簡単に行う目的で１つのドライバ回路のみを示したが、１つのレプリカ回路１４と１つのオペアンプ１６を、複数のドライバ回路で共用することができる。また、実施形態において、レプリカ回路１４の抵抗素子は、従来のレプリカ回路４０との対比が容易となるように、終端抵抗の抵抗値のｎ／２の抵抗値を持つ２つの抵抗素子３７ａ、３７ｂを直列に接続しているが、終端抵抗のｎ倍の抵抗値を持つ１つの抵抗素子としても同じである。
【００５４】
ドライバ回路は、実施形態の構成のものに限定されず、同様の機能を果たす構成のものを使用することができる。また、レプリカ回路の構成は、ドライバ回路の構成に応じて適宜変更されるべきものである。
【００５５】
また、電源（高電位電源）側のＮＭＯＳのゲート電圧を制御して、ドライバ回路の出力コモンモードの電位ＶOCを制御しているが、グランド（低電位電源）側のＮＭＯＳのゲート電圧を制御して、ドライバ回路の出力の差動信号のハイレベルの電位ＶOHを制御することもできる。この場合、電源側のＮＭＯＳが、ドライバ回路の動作電流を決定し、グランド側のＮＭＯＳが、出力の差動信号のハイレベルの電位ＶOHを制御することになる。
【００５６】
また、実施形態では、出力ドライバ回路を構成する全てのトランジスタをＮＭＯＳで構成しているが、これに限定はされず、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）で出力ドライバ回路を構成することもできる。この場合、電源とグランドの接続状態を入れ換える必要がある。また、必要に応じて、ＮＭＯＳとＰＭＯＳとを混在させて出力ドライバ回路を構成してもよい。
【００５７】
本発明は、例えば、液晶表示装置の表示タイミングコントローラで用いられる出力ドライバ回路に好適なものであるが、これに限らず、差動信号を出力する出力バッファ回路を用いる各種の用途に利用可能である。
【００５８】
本発明は、基本的に以上のようなものである。
以上、本発明の出力ドライバ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５９】
【図１】本発明の出力ドライバ回路の構成を表す一実施形態の回路図である。
【図２】図１に示す出力ドライバ回路の動作を説明する概念図である。
【図３】出力の差動信号のハイレベルの電位ＶOH、ローレベルの電位ＶOL、出力振幅の電圧Ｖod、出力コモンモードの電位Ｖocの関係を表す概念図である。
【図４】従来の出力ドライバ回路の構成を表す一例の回路図である。
【符号の説明】
【００６０】
１０、４０  出力ドライバ回路
１２  ドライバ回路
１４  レプリカ回路
１６  オペアンプ
１８、２０、２２，２４，２６，２８、３０、３２、３４、３６  ＮＭＯＳ
２９  終端抵抗
３７ａ、３７ｂ  抵抗素子
【図１】
0005074914.tif 000002
【図２】
0005074914.tif 000003
【図３】
0005074914.tif 000004
【図４】
0005074914.tif 000005