(57)【特許請求の範囲】
【請求項１】
アナログ信号をフィルタリングするフィルタ回路であって、
前記アナログ信号を電圧から電流に変換する電圧電流変換回路と、
前記電圧電流変換回路で変換された前記電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備え、
前記キャパシタアレイは、前記複数のキャパシタを複数段に分け、前段の前記複数のキャパシタに順次蓄積させる処理を行い、前段の前記複数のキャパシタの全てにおいて平均化した信号を次段の前記複数のキャパシタに順次蓄積させる処理を行うことを特徴とするフィルタ回路。
【請求項２】
請求項１に記載のフィルタ回路であって、
前記キャパシタアレイは、各前記キャパシタのチャージ又はディスチャージを制御する第１スイッチング素子と、各前記キャパシタをリセットする第２スイッチング素子と、各段の各前記キャパシタを平均化する第３スイッチング素子とを備えることを特徴とするフィルタ回路。
【請求項３】
請求項２に記載のフィルタ回路であって、
前記キャパシタアレイは、前段の前記第３スイッチング素子が開くタイミングに、次段の前記キャパシタの前記第１スイッチング素子が開き、且つ当該タイミング以前に次段の前記キャパシタの前記第２スイッチング素子が当該前記キャパシタをリセットさせておくことを特徴とするフィルタ回路。
【請求項４】
アンテナより受信したアナログ信号を所定の増幅率で増幅するアンプ回路と、
前記アンプ回路から出力された前記アナログ信号を所定の周波数に変換する周波数変換回路と、
前記周波数変換回路で周波数変換された前記アナログ信号から受信を希望する信号を通過させる請求項１乃至請求項３のいずれか一つに記載のフィルタ回路と、
前記フィルタ回路を通過した信号をデジタル信号に変換するＡＤ変換回路と、
前記ＡＤ変換回路でデジタル信号に変換された信号に対し所定の信号処理を行う演算回路とを備える通信用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路及びこれを用いた通信用半導体装置に係る発明であって、特に、送信されてきたアナログ信号から受信を希望する信号を通過させるフィルタ回路及びこれを用いた通信用半導体装置に関するものである。
【背景技術】
【０００２】
近年、通信用半導体装置には、携帯電話関係（例えば、PDC，GSM，PHS，W-CDMA）やワイヤレスＬＡＮ（Local Area Network）（例えば、IEEE802.11a，b，g）や近距離無線通信規格（例えば、Zig-bee，Bluetooth）などの多様な通信システムが一つに集積されている。そして、通信用半導体装置では、このようなマルチモード通信用トランシーバーが重要な開発テーマとなっている。
【０００３】
通信用半導体装置で採用する各種通信方式は、それぞれ特徴的な受信機構成を持っている。そして、通信用半導体装置の受信部において、ＲＦ信号（空気中を伝搬して通信用半導体装置に送信されてきた信号）を直接ＡＤＣ（Analog-to-Digital Converter）及び変復調器を用いてＢＢ（BaseBand）信号に変換する場合、多大な電力消費、膨大なダイナミックレンジが必要となる。
【０００４】
そこで、通信用半導体装置では、上記の問題を回避するために、ホモダイン受信方式（ダイレクトコンバージョン）やヘテロダイン受信方式（低ＩＦコンバージョン）のようなアーキテクチャを用いて低消費電力化を図ってきた。それぞれの方式は、送信されてくる信号を周波数変換回路（Mixer，以後ＭＩＸ回路ともいう）でより低い周波数に周波数変換してから、ＡＤＣ及び変復調器でＢＢ信号に変換する。
【０００５】
さらに、送信されてきた信号には、受信を希望する信号（希望波）とそうでない信号（妨害波）とが混在している。そのため、通信用半導体装置では、ＡＤＣの前段にフィルタ回路を設け、当該ＡＤＣにおいて許容できる範囲まで、妨害波を除去する必要がある。このＡＤＣは、フィルタ回路から出力されたアナログ信号をある周期Ｔｓでサンプリングし、多ビットの解像度を持ったＢＢ信号（デジタル信号）に変換する。そのため、ＡＤＣは、それぞれのシステムに応じたサンプリング周波数（ｆｓ＝１／Ｔｓ）と解像度を持つ。
【０００６】
通信用半導体装置がマルチモード通信用トランシーバーを構成する場合、各方式に対応した回路を複数用意する必要がある。しかし、各方式に対応した回路を単純に複数用意しただけでは、回路構成が膨大になり占有面積も大きくなる。そこで、通信用半導体装置では、回路の特性を各方式に応じて可変できる性質（可変性）を持たせ、且つ当該可変性を容易に制御できる構成を採用することにより、回路構成を小さくして、占有面積を削減しつつ複数の通信方式で兼用することができる。
【０００７】
非特許文献１及び特許文献１では、フィルタ回路において、回路の特性を各方式に応じて可変できる性質（可変性）を持たせ、且つ当該可変性を容易に制御できるスイッチドキャパシタフィルタ型の構成が開示されている。
【０００８】
【非特許文献１】Bagheri,R、他、" An 800-MHz-6-GHz Software-Defined Wireless Receiver in 90-nm CMOS."、Journal of Solid-State Circuits、Volume 41、Issue 12、Dec. 2006
【特許文献１】米国特許出願公開第２００５／００２５２７０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
スイッチドキャパシタフィルタ型のフィルタ回路は、キャパシタの面積が占める割合が大きい。また、フィルタ回路の特性の一つである近傍妨害波除去比を向上させるには、ＴＡＰ数又はデシメーション比を上げるか、サンプリング周波数を下げる必要があった。
【００１０】
しかし、フィルタ回路は、ＴＡＰ数又はデシメーション比を上げると、キャパシタの面積がさらに大きくなり、ハードウェアの規模が大きくなる問題があった。例えば、ＴＡＰ数を”４”とする場合のフィルタ回路では、キャパシタで構成する遅延段が４個、バッファが４個必要となる。
【００１１】
さらに、フィルタ回路の近傍妨害波除去比を上げるには、ＴＡＰ数又はデシメーション比を上げる必要があり、さらに遅延段及びバッファの数が増加する。つまり、フィルタ回路は、回路構成が膨大になり占有面積も大きくなる問題があった。なお、フィルタ回路において、サンプリング周波数を変える場合、フィルタ回路の後段の回路における周波数を変更する必要があるため、当該変更による通信用半導体装置の構成全体への影響が大きくなる。
【００１２】
そこで、本発明は、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できるフィルタ回路及びこれを用いた通信用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の１実施形態は、アナログ信号をフィルタリングするフィルタ回路である。そして、当該フィルタ回路は、アナログ信号を電圧から電流に変換する電圧電流変換回路と、電圧電流変換回路で変換された電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備えている。さらに、キャパシタアレイは、複数のキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行う。
【発明の効果】
【００１４】
本発明の１実施形態に記載のフィルタ回路は、キャパシタアレイが、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できる効果を有している。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１に、本実施の形態に係る通信用半導体装置のブロック図を示す。図１に示す通信用半導体装置では、空気中を伝搬して送信されてきた信号をアンテナ１で受信し、当該信号をＬＮＡ（Low Noise Amplifier）２で増幅する。ＬＮＡ２で増幅された信号は、ＭＩＸ回路３で、後段の回路で処理しやすい周波数に周波数変換される。例えば、２．４ＧＨｚや５ＧＨｚの周波数であった信号が、ＭＩＸ回路３により数〜数十ＭＨｚ程度のＤＣ周波数に周波数変換される。
【００１６】
ＭＩＸ回路３で周波数変換された信号は、フィルタ回路４において受信を希望する信号（希望波）と受信を希望しない信号（妨害波）とに分離され、希望波が次段の回路に伝搬される。フィルタ回路４を通過した信号は、ＡＤ変換回路（ＡＤＣ）５でアナログ信号からデジタル信号に変換される。ＡＤＣ５で変換された信号は、ＤＳＰ６等において所望のデジタル信号処理が行われる。
【００１７】
図１に示す通信用半導体装置において、マルチモードに対応するためにはフィルタ回路において各々のシステムに応じた希望波のみを通過させる特性制御が必要となる。そのため、本実施の形態に係るフィルタ回路４は、スイッチドキャパシタフィルタ型の構成を採用し、以下に詳細を説明する。
【００１８】
本実施の形態に係るフィルタ回路４は、入力信号端子に接続され、信号を電圧から電流に変換するｇｍセル（電圧電流変換回路）と、変換後の電流をチャージ・ディスチャージして信号処理を行うキャパシタアレイとを備えている。そして、このフィルタ回路４を信号処理システムとして説明すると、図２に示すｇｍセル４１とキャパシタアレイ４２とを備える部分と、図３に示すキャパシタアレイ４３の部分とで構成される。
【００１９】
図２に示すｇｍセル４１とキャパシタアレイ４２とを備える部分は、連続時間型（Continuous Time：ＣＴ）のＦＩＲ（Finite Impulse Response）と離散時間型（Discrete Time：ＤＴ）のＩＩＲ（Infinite Impulse Response）とからなるシステム（以下、ＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムという）である。一方、図３に示すキャパシタアレイ４３の部分は、離散時間型のＦＩＲとからなるシステム（以下、ＤＴ−ＦＩＲシステムという）である。
【００２０】
図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムは、入力信号を電圧から電流に変換するｇｍセル４１と、スイッチＳ１〜Ｓ４を制御してキャパシタＣH，ＣRのチャージ・ディスチャージを行うキャパシタアレイ４２とを備えている。そして、このＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムは、図４に示す信号ψ１（周期１／ｆｓ＝Ｔｓ）のタイミングでスイッチＳ２，Ｓ３が駆動され、図４に示す信号ψ２（周期１／ｆｓ＝Ｔｓ）のタイミングでスイッチＳ１，Ｓ４が駆動される。つまり、図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムは、ｇｍセル４１に接続されたキャパシタＣHと、スイッチＳ１〜Ｓ４でＯＮ／ＯＦＦされるキャパシタＣRによってフィルタリング処理を実施する。
【００２１】
次に、図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムの動作を説明する。まず、入力された電圧は、初段のｇｍセル４１により電圧電流変換される。そして、信号ψ２が”Ｈ”となりスイッチＳ１，Ｓ４をＯＮ状態にして上段及び下段のキャパシタＣRに貯まっている電荷をリセットする。次に、ｇｍセル４１から出力される電流は、信号ψ１が”Ｈ”となりスイッチＳ２，Ｓ３がＯＮ状態になるとキャパシタＣHと下段のキャパシタＣRとが充電される。そして、ｇｍセル４１から出力される電流は、信号ψ２が”Ｈ”となりスイッチＳ１，Ｓ４がＯＮ状態になるとキャパシタＣHと上段のキャパシタＣRとが充電される。なお、信号ψ２が”Ｈ”、信号ψ１”Ｌ”となる瞬間、キャパシタＣHと下段のキャパシタＣRとの間で電荷分配が起こる。
【００２２】
図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムの伝達関数は、数１となる。
【００２３】
【数１】
0005038069.tif 000002
【００２４】
なお、数１中のａ1及びｚ-1は数２のように与えられる。
【００２５】
【数２】
0005038069.tif 000003
【００２６】
以上のように、図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムは、連続時間で入力された信号をフィルタリングし、離散時間信号に変換して出力する機能を有している。なお、図２では、ｇｍセル４１等が差動で動作する構成を示したが、片側を接地する等して片側駆動する構成でも良い。
【００２７】
次に、図３に示すＤＴ−ＦＩＲシステムについて説明する。その前に、本発明の前提となるＤＴ−ＦＩＲシステムの構成を図５に示し、当該構成について説明する。なお、図６に示すタイミングチャートは、図５に示すＤＴ−ＦＩＲシステムを駆動するためのタイミングチャートである。
【００２８】
図５に示すＤＴ−ＦＩＲシステムでは、入力に対して６つのキャパシタＣ１〜Ｃ６がそれぞれスイッチＳ１〜Ｓ６を介して並列に接続されている。さらに、図５に示すＤＴ−ＦＩＲシステムでは、キャパシタＣ１〜Ｃ６のそれぞれにスイッチＳＯが設けられ、キャパシタＣ１〜Ｃ６のそれぞれに蓄積された電荷をキャパシタＣ７で平均化できるように構成されている。なお、図５に示すＤＴ−ＦＩＲシステムに入力される信号は、図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムから出力された離散時間信号である。
【００２９】
次に、図５に示すＤＴ−ＦＩＲシステムの動作を、図６に示すスイッチＳ１〜Ｓ６，ＳＯに入力される信号に基づいて説明する。まず、スイッチＳ１に入力される信号が”Ｈ”となり、スイッチＳ１が周期Ｔｓの期間ＯＮ状態となる。そして、スイッチＳ１がＯＮ状態の間に、ＤＴ−ＦＩＲシステムに入力された離散時間信号に基づき、キャパシタＣ１に電荷が蓄積される。次に、スイッチＳ２に入力される信号が”Ｈ”となり、スイッチＳ２が周期Ｔｓの期間ＯＮ状態となることでキャパシタＣ２に電荷が蓄積される。以下、同じ動作をキャパシタＣ６まで繰り返す。そして、スイッチＳＯに入力される信号が”Ｈ”となり、スイッチＳＯの全てが周期Ｔｓの期間ＯＮ状態となることで、キャパシタＣ１〜Ｃ６までに蓄積された電荷がキャパシタＣ７で平均化される。
【００３０】
ここで、図５に示すＤＴ−ＦＩＲシステムの伝達関数は数３である。
【００３１】
【数３】
0005038069.tif 000004
【００３２】
図５に示すＤＴ−ＦＩＲシステムでは、数３の伝達関数を図７のように遅延要素（ｚ-1）が５つ直列した構成を採用している。そして、図７に示す構成ではＴＡＰ数が６つとなるので、図５に示すＤＴ−ＦＩＲシステムでは、ＴＡＰ数＋１の数のキャパシタＣ１〜Ｃ７が設けられている。
【００３３】
ここで、フィルタ回路の近傍妨害波除去比を上げるには、上述したようにＴＡＰ数を上げる必要があり、このＴＡＰ数を上げるとキャパシタの数が増加することになる。具体的に、ＴＡＰ数を増やすことによるフィルタ回路の近傍妨害波除去比への効果について説明する。図８は、希望波Ｈに対する伝達関数の関係を示す図である。図８では、希望波Ｈに対して、数４に示す伝達関数の波形Ａと数５に示す伝達関数の波形Ｂとが図示されている。なお、図８の横軸は周波数であり、縦軸は規格化されたゲインである。
【００３４】
【数４】
0005038069.tif 000005
【００３５】
【数５】
0005038069.tif 000006
【００３６】
数４はＴＡＰ数が４で、数５はＴＡＰ数が８であるため、数５の実現するＤＴ−ＦＩＲシステムはキャパシタの数が増加して回路構成が膨大になる。しかし、図８からも分かるように、希望波Ｈに対しては、波形Ａであっても波形Ｂであってもほとんど全てが通過しているが、妨害波Ｉに対しては、ＴＡＰ数の大きい波形Ｂの方がより妨害波Ｉを除去できている。つまり、ＤＴ−ＦＩＲシステムでは、ＴＡＰ数を増やすことでフィルタ回路の近傍妨害波除去比を向上させることができるが、キャパシタの数が増加して回路構成の占有面積が大きくなる。なお、近傍妨害波除去比は、図８に示す妨害波Ｉと波形Ａとの交差位置と、妨害波Ｉと波形Ｂとの交差位置との関係から求めることができる。
【００３７】
そこで、本実施の形態に係るフィルタ回路では、キャパシタの数を減らしつつ同じ伝達関数が得られる図３に示すＤＴ−ＦＩＲシステムの構成を採用している。図３に示すＤＴ−ＦＩＲシステムの伝達関数は数３であり、図５に示すＤＴ−ＦＩＲシステムと同じであるが、図７に示したように遅延要素が直列となるように構成せず、図９のような構成を採用している。つまり、図９では、遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成である。図９に示す構成では、遅延要素が４でＴＡＰ数が５となるため、図３に示すようにキャパシタＣ１〜Ｃ６の６つにすることができる。
【００３８】
次に、図３に示すＤＴ−ＦＩＲシステムの構成を説明する。図３に示すＤＴ−ＦＩＲシステムでは、図２に示すＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムから出力された離散時間信号が、並列に接続されたキャパシタＣ１〜Ｃ３のそれぞれにスイッチＳｗ１〜Ｓｗ３を介して入力される。さらに、図３に示すＤＴ−ＦＩＲシステムでは、キャパシタＣ１〜Ｃ３のそれぞれにスイッチＳｗＯが設けられ、キャパシタＣ１〜Ｃ３のそれぞれに蓄積された電荷を後段のキャパシタＣ４又はキャパシタＣ５で平均化できるように構成されている。
【００３９】
後段のキャパシタＣ４は、前段のキャパシタＣ１〜Ｃ３とスイッチＳｗＯ１を介して接続され、スイッチＳｗＯ１がＯＮ状態となることでキャパシタＣ１〜Ｃ３のそれぞれに蓄積された電荷をキャパシタＣ４で平均化する。また、後段のキャパシタＣ５は、前段のキャパシタＣ１〜Ｃ３とスイッチＳｗＯ２を介して接続され、スイッチＳｗＯ２がＯＮ状態となることでキャパシタＣ１〜Ｃ３のそれぞれに蓄積された電荷をキャパシタＣ５で平均化する。
【００４０】
さらに、図３に示すＤＴ−ＦＩＲシステムでは、キャパシタＣ４，Ｃ５のそれぞれにスイッチＳｗＯ３が設けられ、キャパシタＣ４，Ｃ５のそれぞれに蓄積された電荷を後段のキャパシタＣ６で平均化できるように構成されている。また、図３に示すＤＴ−ＦＩＲシステムでは、キャパシタＣ１〜Ｃ６のそれぞれにリセット用のスイッチが設けられている。具体的には、キャパシタＣ１にスイッチＳｗ１Ｒ、キャパシタＣ２にスイッチＳｗ２Ｒ、キャパシタＣ３にスイッチＳｗ３Ｒ、キャパシタＣ４にスイッチＳｗＯ１Ｒ、キャパシタＣ５にスイッチＳｗＯ２Ｒ、キャパシタＣ６にスイッチＳｗＯ３Ｒがそれぞれ設けられる。なお、図３に示すＤＴ−ＦＩＲシステムでは、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。
【００４１】
次に、図３に示すＤＴ−ＦＩＲシステムの動作を、図１０に示すタイミングチャートに基づいて説明する。図１０に示すタイミングチャートでは、スイッチＳｗ１〜Ｓｗ３，ＳｗＯ，ＳｗＯ１〜ＳｗＯ３，スイッチＳｗ１Ｒ〜Ｓｗ３Ｒ，スイッチＳｗＯ１Ｒ〜ＳｗＯ３Ｒにそれぞれ入力される信号が図示されている。
【００４２】
まず、スイッチＳｗ１Ｒに入力される信号が”Ｈ”となり、スイッチＳｗ１ＲがＯＮ状態となることでキャパシタＣ１がリセットされ蓄積された電荷を消去される。そして、スイッチＳｗ１に入力される信号が”Ｈ”となり、スイッチＳｗ１がＯＮ状態となることでＤＴ−ＦＩＲシステムに入力された離散時間信号に基づき、キャパシタＣ１に電荷が蓄積される。なお、図１０に示すタイミングチャートでは、スイッチＳｗ１ＲがＯＮ状態となるタイミングが、スイッチＳｗ１がＯＮ状態となるタイミングの直前であるが、本発明はこれに限られず、スイッチＳｗ１がＯＮ状態となるタイミング前であれば良い。
【００４３】
以下、同じ動作をキャパシタＣ３まで繰り返す。そして、スイッチＳｗＯに入力される信号が”Ｈ”となり、スイッチＳｗＯの全てがＯＮ状態となる。スイッチＳｗＯの全てがＯＮ状態となるこのタイミングに、スイッチＳｗＯ１に入力される信号が”Ｈ”となり、スイッチＳｗＯ１がＯＮ状態となることで、キャパシタＣ１〜Ｃ３までに蓄積された電荷がキャパシタＣ４で平均化される。なお、スイッチＳｗＯ１がＯＮ状態となる前に、スイッチＳｗＯ１Ｒに入力される信号が”Ｈ”となり、スイッチＳｗＯ１ＲがＯＮ状態となることでキャパシタＣ４がリセットされ蓄積された電荷を消去されている。但し、スイッチＳｗＯ１ＲがＯＮ状態となるタイミングは、スイッチＳｗＯ１がＯＮ状態となるタイミング前であれば良い。
【００４４】
また、図１０に示すタイミングチャートでは、スイッチＳｗＯ１がＯＮ状態となるタイミングが、スイッチＳｗＯがＯＮ状態となるタイミングと同じであるが、本発明はこれに限られずスイッチＳｗＯがＯＮ状態となるタイミングより遅いタイミングでも良い。但し、スイッチＳｗＯ１がＯＮ状態となるタイミングと、スイッチＳｗＯがＯＮ状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【００４５】
次に、上述したようにスイッチＳｗ１〜Ｓｗ３が同じ動作を繰り返し、スイッチＳｗＯに入力される信号が”Ｈ”となり、スイッチＳｗＯの全てがＯＮ状態となる。スイッチＳｗＯの全てがＯＮ状態となるこのタイミングに、スイッチＳｗＯ２に入力される信号が”Ｈ”となり、スイッチＳｗＯ２がＯＮ状態となることで、キャパシタＣ１〜Ｃ３までに蓄積された電荷がキャパシタＣ５で平均化される。なお、スイッチＳｗＯ２がＯＮ状態となる前に、スイッチＳｗＯ２Ｒに入力される信号が”Ｈ”となり、スイッチＳｗＯ２ＲがＯＮ状態となることでキャパシタＣ５がリセットされ蓄積された電荷を消去されている。但し、スイッチＳｗＯ２ＲがＯＮ状態となるタイミングは、スイッチＳｗＯ２がＯＮ状態となるタイミング前であれば良い。
【００４６】
また、図１０に示すタイミングチャートでは、スイッチＳｗＯ２がＯＮ状態となるタイミングが、スイッチＳｗＯがＯＮ状態となるタイミングと同じであるが、本発明はこれに限られずスイッチＳｗＯがＯＮ状態となるタイミングより遅いタイミングでも良い。但し、スイッチＳｗＯ２がＯＮ状態となるタイミングと、スイッチＳｗＯがＯＮ状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【００４７】
次に、スイッチＳｗＯ３に入力される信号が”Ｈ”となり、スイッチＳｗＯ３の全てがＯＮ状態となる。スイッチＳｗＯ３の全てがＯＮ状態となることで、キャパシタＣ４，Ｃ５までに蓄積された電荷がキャパシタＣ６で平均化される。なお、スイッチＳｗＯ３がＯＮ状態となる前に、スイッチＳｗＯ３Ｒに入力される信号が”Ｈ”となり、スイッチＳｗＯ３ＲがＯＮ状態となることでキャパシタＣ６がリセットされ蓄積された電荷を消去されている。但し、スイッチＳｗＯ３ＲがＯＮ状態となるタイミングは、スイッチＳｗＯ３がＯＮ状態となるタイミング前であれば良い。
【００４８】
以上のように、本実施の形態に係るフィルタ回路では、図３に示すＤＴ−ＦＩＲシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【００４９】
（実施の形態２）
実施の形態１では、ＤＴ−ＦＩＲシステムの伝達関数は１次であった。しかし、フィルタ回路の近傍妨害波除去比をさらに上げるためには、ＤＴ−ＦＩＲシステムの伝達関数の次数を上げる必要がある。具体的に、本実施の形態に係るＤＴ−ＦＩＲシステムでは、数６に示すＴＡＰ数が４の２次の伝達関数を採用している。
【００５０】
【数６】
0005038069.tif 000007
【００５１】
数６に示す伝達関数を図１１に示すように遅延要素を直列に並べる構成で実現した場合、ＴＡＰ数が１６となり、図１２に示すように１７個ものキャパシタが必要となる。そのため、図１２に示す回路図のＤＴ−ＦＩＲシステムを採用した場合、回路構成が膨大となり占有面積が増大する問題がある。
【００５２】
そこで、本実施の形態に係るフィルタ回路では、図１１に示したように遅延要素が直列となるように構成せず、図１３に示すように遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成を採用する。つまり、図１３の構成は、図１４に示すようにキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理が可能な回路構成となる。つまり、図１４に示す回路構成は、伝達関数を数６の後段の式を表している。そのため、図１４に示す回路を採用するＤＴ−ＦＩＲシステムは、図１２と同じ伝達関数でありながらＴＡＰ数が８となり、必要なキャパシタも９個に抑えることができる。
【００５３】
なお、図１４に示す回路では、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。また、図１４に示す回路を採用したフィルタ回路を、図１に示す通信用半導体装置に適用する。
【００５４】
以上のように、本実施の形態に係るフィルタ回路は、図１４に示すＤＴ−ＦＩＲシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１に係る通信用半導体装置のブロック図である。
【図２】本発明の実施の形態１に係るＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムの回路図である。
【図３】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの回路図である。
【図４】本発明の実施の形態１に係るＣＴ−ＦＩＲ＋ＤＴ−ＩＩＲシステムを駆動するためのタイミングチャートである。
【図５】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの前提となるシステムの回路図である。
【図６】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの前提となるシステムの回路図を駆動するためのタイミングチャートである。
【図７】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの前提となるシステムの概略図である。
【図８】ＴＡＰ数と近傍妨害波除去比との関係を説明するための図である。
【図９】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの概略図である。
【図１０】本発明の実施の形態１に係るＤＴ−ＦＩＲシステムの回路図を駆動するためのタイミングチャートである。
【図１１】本発明の実施の形態２に係るＤＴ−ＦＩＲシステムの前提となるシステムの概略図である。
【図１２】本発明の実施の形態２に係るＤＴ−ＦＩＲシステムの前提となるシステムの回路図である。
【図１３】本発明の実施の形態２に係るＤＴ−ＦＩＲシステムの概略図である。
【図１４】本発明の実施の形態２に係るＤＴ−ＦＩＲシステムの回路図である。
【符号の説明】
【００５６】
１  アンテナ、２  ＬＮＡ、３  ＭＩＸ回路、４  フィルタ回路、５  ＡＤＣ、６  ＤＳＰ、４１  ｇｍセル、４２，４３  キャパシタアレイ。
【図１】
0005038069.tif 000008
【図２】
0005038069.tif 000009
【図３】
0005038069.tif 000010
【図４】
0005038069.tif 000011
【図５】
0005038069.tif 000012
【図６】
0005038069.tif 000013
【図７】
0005038069.tif 000014
【図８】
0005038069.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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