(57)【特許請求の範囲】
【請求項１】
差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、
差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、
前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル／パラレル変換回路を少なくとも有するロジック回路ブロックと、
発振回路を内蔵し、外部から供給されるクロックではない自走のクロックである自走クロックを生成して出力する自走クロック生成回路と、
前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、
を含み、
前記クロックレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力し、
前記データレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とするシリアルインターフェース回路。
【請求項２】
請求項１において、
前記クロックレシーバ回路は、
その第１の入力端子に前記受信クロックが入力され、その第２の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信クロック又は前記自走クロックのいずれかを選択して出力するクロックセレクタを含むことを特徴とするシリアルインターフェース回路。
【請求項３】
請求項１又は２において、
前記データレシーバ回路は、
その第１の入力端子に前記受信シリアルデータが入力され、その第２の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信シリアルデータ又は前記自走クロックのいずれかを選択して出力するデータセレクタを含むことを特徴とするシリアルインターフェース回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記クロック検出回路は、
前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの自走クロックを比較することで、前記差動クロック信号線を介してクロックが転送されているか否かを検出することを特徴とするシリアルインターフェース回路。
【請求項５】
請求項４において、
前記クロック検出回路は、
前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定することを特徴とするシリアルインターフェース回路。
【請求項６】
請求項４又は５において、
前記自走クロック生成回路は、
前記自走クロックの周波数をＦＣ１とし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をＦＬとし、最大周波数をＦＨとした場合に、ＦＣ１＜ＦＬに設定された周波数ＦＣ１の前記自走クロックを生成して出力することを特徴とするシリアルインターフェース回路。
【請求項７】
請求項６において、
前記自走クロック生成回路は、
前記自走クロックを生成するための自走発振回路を含み、
前記自走発振回路は、
前記自走発振回路の発振周波数をＦＯＳＣとした場合に、ＦＯＳＣ＜ＦＬに設定された発振周波数ＦＯＳＣで、発振動作を行うことを特徴とするシリアルインターフェース回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記ロジック回路ブロックは、
前記クロックレシーバ回路からの前記受信クロックに基づいて前記サンプリングクロックを生成するサンプリングクロック生成回路を含み、
前記自走クロック生成回路は、
前記自走クロックの周波数をＦＣ１とし、前記サンプリングクロック生成回路の動作下限周波数をＦＯＰＬとした場合に、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記自走クロックを生成して出力し、
前記クロックレシーバ回路は、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記自走クロックを前記サンプリングクロック生成回路に対して出力することを特徴とするシリアルインターフェース回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記自走クロック生成回路は、
周波数ＦＣ１の第１の自走クロックを生成して前記クロックレシーバ回路に対して出力すると共に、ＦＣ２＜ＦＣ１に設定された周波数ＦＣ２の第２の自走クロックを生成して前記クロック検出回路に対して出力することを特徴とするシリアルインターフェース回路。
【請求項１０】
請求項９において、
前記ロジック回路ブロックは、
前記クロックレシーバ回路からの前記受信クロックに基づいて前記サンプリングクロックを生成するサンプリングクロック生成回路を含み、
前記自走クロック生成回路は、
前記サンプリングクロック生成回路の動作下限周波数をＦＯＰＬとした場合に、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記第１の自走クロックを生成して出力し、
前記クロックレシーバ回路は、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記第１の自走クロックを、前記サンプリングクロック生成回路に対して出力することを特徴とするシリアルインターフェース回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記クロック検出回路は、
前記自走クロックの周波数に応じた時定数で、第１のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、
前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、
前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含むことを特徴とするシリアルインターフェース回路。
【請求項１２】
差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、
差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、
前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル／パラレル変換回路を少なくとも有するロジック回路ブロックと、
発振回路を内蔵し、外部から供給されるクロックではない自走のクロックである自走クロックを生成して出力する自走クロック生成回路と、
前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、
を含み、
前記クロックレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力し、
前記クロック検出回路は、
前記自走クロックの周波数に応じた時定数で、第１のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、
前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、
前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含み、
前記放電回路は、
第２のキャパシタが接続される第１の中間ノードと第１の電源との間に設けられ、前記受信クロックが第１の電圧レベルである場合にオンになる第１導電型の第１のトランジスタと、
前記チャージ・ポンプノードと前記第１の中間ノードとの間に設けられ、前記受信クロックが第２の電圧レベルである場合にオンになる第１導電型の第２のトランジスタを含み、
前記充電回路は、
第３のキャパシタが接続される第２の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第２の電圧レベルである場合にオンになる第２導電型の第３のトランジスタと、
第２の電源と前記第２の中間ノードとの間に設けられ、前記自走クロックが第１の電圧レベルである場合にオンになる第２導電型の第４のトランジスタを含むことを特徴とするシリアルインターフェース回路。
【請求項１３】
請求項１１又は１２において、
前記電圧検出回路はシュミットトリガ回路により構成されることを特徴とするシリアルインターフェース回路。
【請求項１４】
請求項１乃至１３のいずれかに記載のシリアルインターフェース回路と、
前記シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェース回路及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
このような高速シリアル転送の従来技術としては例えば特許文献１に開示される技術がある。
【０００４】
しかしながら、特許文献１等の従来技術では、高速シリアルインターフェース回路におけるトランジスタ特性の経時特性変化であるトランジスタの負バイアス温度不安定性（NBTI：Negative Bias Temperature Instability）及びホットキャリアによる特性変動の低減については、何ら提案されていなかった。
【特許文献１】特開２００６−２７６２２１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明に係る幾つかの態様によれば、トランジスタの経時変化による信頼性の劣化等を防止できるシリアルインターフェース回路及びこれを含む電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル／パラレル変換回路を少なくとも有するロジック回路ブロックと、発振回路を内蔵し、外部から供給されるクロックではない自走のクロックである自走クロックを生成して出力する自走クロック生成回路と、前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路とを含み、前記クロックレシーバ回路は、前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力するシリアルインターフェース回路に関係する。
【０００７】
本発明によれば、自走クロック生成回路が自走クロックを出力し、クロック検出回路が、差動クロック信号線でのクロックの転送・非転送を検出する。そして本発明によれば、差動クロック信号線でのクロックの非転送が検出されると、自走クロック生成回路からの自走クロックが、受信クロックの代わりにロジック回路ブロックに入力される。従って、差動クロック信号線でのクロックが、長時間、非転送状態のままになった場合にも、自走クロックが擬似的なクロックとしてロジック回路ブロックに供給されるようになる。これにより、ロジック回路ブロックのトランジスタの経時変化等を低減でき、信頼性の向上等を図れる。
【０００８】
また本発明では、前記クロックレシーバ回路は、その第１の入力端子に前記受信クロックが入力され、その第２の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信クロック又は前記自走クロックのいずれかを選択して出力するクロックセレクタを含んでもよい。
【０００９】
このようなクロックセレクタを設ければ、受信クロックと自走クロックの出力の切り替えを簡素な構成で実現できる。
【００１０】
また本発明では、前記データレシーバ回路は、前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力してもよい。
【００１１】
本発明によれば、差動クロック信号線でのクロックの非転送が検出されると、自走クロック生成回路からの自走クロックが、受信シリアルデータの代わりにロジック回路ブロックに入力される。従って、差動データ信号線でのデータが、長時間、非転送状態のままになった場合にも、自走クロックが擬似的な受信シリアルデータとしてロジック回路ブロックに供給されるようになる。これにより、ロジック回路ブロックのトランジスタの経時変化等を低減でき、信頼性の向上等を図れる。
【００１２】
また本発明では、前記データレシーバ回路は、その第１の入力端子に前記受信シリアルデータが入力され、その第２の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信シリアルデータ又は前記自走クロックのいずれかを選択して出力するデータセレクタを含んでもよい。
【００１３】
このようなデータセレクタを設ければ、受信シリアルデータと自走クロックの出力の切り替えを簡素な構成で実現できる。
【００１４】
また本発明では、前記クロック検出回路は、前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの自走クロックを比較することで、前記差動クロック信号線を介してクロックが転送されているか否かを検出してもよい。
【００１５】
このようにすれば、自走クロック生成回路で生成された自走クロックを有効活用して、クロックの転送・非転送を検出できるようになる。
【００１６】
また本発明では、前記クロック検出回路は、前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定してもよい。
【００１７】
このようにすれば、自走クロックと受信クロックの周波数を比較するだけで、クロックの非転送を検出できるようになり、クロック検出回路の回路構成を簡素化できる。
【００１８】
また本発明では、前記自走クロック生成回路は、前記自走クロックの周波数をＦＣ１とし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をＦＬとし、最大周波数をＦＨとした場合に、ＦＣ１＜ＦＬに設定された周波数ＦＣ１の前記自走クロックを生成して出力してもよい。
【００１９】
このようにすれば、クロック周波数範囲ＦＬ〜ＦＨ内ではない周波数の信号がクロック信号線に現れた場合に、この信号をノイズ等に基づき生成された信号と見なして、差動クロック信号線でのクロックの非転送を判定できるようになる。
【００２０】
また本発明では、前記自走クロック生成回路は、前記自走クロックを生成するための自走発振回路を含み、前記自走発振回路は、前記自走発振回路の発振周波数をＦＯＳＣとした場合に、ＦＯＳＣ＜ＦＬに設定された発振周波数ＦＯＳＣで、発振動作を行ってもよい。
【００２１】
このようにすれば、自走発振回路での発振クロックがノイズ源となって受信エラーやサンプリングエラーが発生するのを効果的に防止できる。
【００２２】
また本発明では、前記クロックレシーバ回路からの前記受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路を含み、前記自走クロック生成回路は、前記自走クロックの周波数をＦＣ１とし、前記サンプリングクロック生成回路の動作下限周波数をＦＯＰＬとした場合に、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記自走クロックを生成して出力し、前記クロックレシーバ回路は、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記自走クロックを前記サンプリングクロック生成回路に対して出力してもよい。
【００２３】
このようにすれば、クロックの非転送が検出された場合に、動作下限周波数ＦＯＰＬよりも高い周波数ＦＣ１の自走クロックが、クロックレシーバ回路からサンプリングクロック生成回路に供給されるようになる。従って、クロックの非転送の検出時に、サンプリングクロック生成回路を適正に動作させることが可能になり、トランジスタの経時変化等を低減できるようになる
また本発明では、前記自走クロック生成回路は、周波数ＦＣ１の第１の自走クロックを生成して前記クロックレシーバ回路に対して出力すると共に、ＦＣ２＜ＦＣ１に設定された周波数ＦＣ２の第２の自走クロックを生成して前記クロック検出回路に対して出力してもよい。
【００２４】
このように周波数ＦＣ１、ＦＣ２を設定すれば、クロックの転送・非転送を確実に検出できるようになる。
【００２５】
また本発明では、前記クロックレシーバ回路からの前記受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路を含み、前記自走クロック生成回路は、前記サンプリングクロック生成回路の動作下限周波数をＦＯＰＬとした場合に、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記第１の自走クロックを生成して出力し、前記クロックレシーバ回路は、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の前記第１の自走クロックを、前記サンプリングクロック生成回路に対して出力してもよい。
【００２６】
このように周波数ＦＣ１、ＦＣ２、ＦＯＰＬを設定すれば、トランジスタの経時変化の低減と、クロックの転送・非転送の確実な検出を両立できる。
【００２７】
また本発明では、前記クロック検出回路は、前記自走クロックの周波数に応じた時定数で、第１のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含んでもよい。
【００２８】
このようにすれば、チャージ・ポンプノードの電圧を検出するだけで、自走クロックの周波数と受信クロックの周波数を比較できるようになり、簡素で小規模な回路構成のクロック検出回路を実現できる。
【００２９】
また本発明では、前記放電回路は、第２のキャパシタが接続される第１の中間ノードと第１の電源との間に設けられ、前記受信クロックが第１の電圧レベルである場合にオンになる第１導電型の第１のトランジスタと、前記チャージ・ポンプノードと前記第１の中間ノードとの間に設けられ、前記受信クロックが第２の電圧レベルである場合にオンになる第１導電型の第２のトランジスタを含み、前記充電回路は、第３のキャパシタが接続される第２の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第２の電圧レベルである場合にオンになる第２導電型の第３のトランジスタと、第２の電源と前記第２の中間ノードとの間に設けられ、前記自走クロックが第１の電圧レベルである場合にオンになる第２導電型の第４のトランジスタを含んでもよい。
【００３０】
このようにすれば、第１〜第４のトランジスタや第１、第２のキャパシタなどを設けるだけで、放電回路と充電回路を実現でき、小規模化な回路構成のクロック検出回路を実現できる。
【００３１】
また本発明では、前記電圧検出回路はシュミットトリガ回路により構成されてもよい。
【００３２】
このようにすれば、ノイズ等を原因とするグリッジが検出信号に発生しないようになり、誤動作を防止できる。
【００３３】
また本発明は、上記のいずれかに記載のシリアルインターフェース回路と、前記シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．第１の構成例
図１に本実施形態の高速シリアルインターフェース回路（データ転送制御装置、シリアルインターフェース回路）の第１の構成例を示す。この高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、ロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。なお本実施形態の高速シリアルインターフェース回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３６】
データレシーバ回路１０はシリアルデータを受信するためのレシーバ回路である。具体的には、差動データ信号線（広義には差動信号線、シリアルバス）を介して転送される差動信号（小振幅の差動信号）のシリアルデータＤＰ、ＤＭを受信し、受信シリアルデータＤＩＮを出力する。
【００３７】
クロックレシーバ回路２０はクロックを受信するためのレシーバ回路である。具体的には、差動クロック信号線（広義には差動信号線、シリアルバス）を介して転送される差動信号（小振幅の差動信号）のクロックＣＫＰ、ＣＫＭを受信し、受信クロックＣＫＩＮを出力する。
【００３８】
なお、データレシーバ回路１０、クロックレシーバ回路２０は、データ用やクロック用の専用のレシーバ回路である必要はなく、例えば高速シリアルインターフェース回路（マクロブロック）を含む集積回路装置の実装形態などに応じて、データレシーバ回路１０をクロックレシーバ回路として用いたり、クロックレシーバ回路２０をデータレシーバ回路として用いるようにしてもよい。
【００３９】
ロジック回路ブロック３０（制御回路ブロック、リンク回路ブロック）は、高速シリアル転送の実行や制御を行うための回路ブロックであり、例えばシリアル／パラレル変換回路４０やサンプリングクロック生成回路５０やロジック回路６０などを含むことができる。
【００４０】
シリアル／パラレル変換回路４０（データサンプリング回路）は、受信シリアルデータＤＩＮをパラレルデータに変換するための回路である。具体的には、クロックレシーバ回路２０からの受信クロックＣＫＩＮにより生成されるサンプリングクロックＳＣＫに基づいて、データレシーバ回路１０からの受信シリアルデータＤＩＮをサンプリングして、パラレルデータに変換する。このシリアル／パラレル変換回路４０は、例えばそのクロック端子にサンプリングクロックＳＣＫ（多相クロック）が入力され、そのデータ端子に受信シリアルデータＤＩＮが入力されるフリップフロップ回路などにより実現できる。
【００４１】
サンプリングクロック生成回路５０はサンプリングクロックＳＣＫを生成するための回路である。具体的には、クロックレシーバ回路２０から受信クロックＣＫＩＮを受け、受信シリアルデータＤＩＮをサンプリングするためのサンプリングクロックＳＣＫを生成して出力する。このサンプリングクロック生成回路５０は、例えば、多相のサンプリングクロックを生成するＤＬＬ（Delayed Locked Loop）回路などにより実現できる。
【００４２】
ロジック回路６０は、シリアル／パラレル変換回路４０からのパラレルデータや、サンプリングクロック生成回路５０からのクロックに対して、種々のロジック処理（加工処理）を施すための回路であり、ロジック処理後のパラレルデータＲＴやクロックＲＣＫを、後段の回路に出力する。このようなロジック処理としては、例えばパラレルデータの入れ替え処理や、パラレルデータのデータチャネルへのマッピングの変更処理や、クロックのデューティの調整処理などを想定できる。
【００４３】
自走クロック生成回路７０は、外部から供給されるクロックではない自走のクロックＯＳＣＫを生成して出力する。具体的には、リングオシレータなどの自走の発振回路を内蔵し、電源投入後に開始する発振動作により、自走の発振クロックを生成する。また必要であれば、発振クロックを分周して、所望の周波数の自走クロックＯＳＣＫを出力する。
【００４４】
クロック検出回路８０は、差動クロック信号線を介してクロックが転送されているか否かを検出する。そしてクロックが転送されていると判定した場合には、クロックの検出信号ＣＫＤＥＴをアクティブ（例えばＨレベル）にする。
【００４５】
ところで、Ｐ型トランジスタの経時変化現象として、ＮＢＴＩ（Negative Bias Temperature Instability）と呼ばれる現象が知られている。これは、トランジスタの基板の電位に対してゲート電極の電位が負の状態においてＰ型トランジスタのしきい値電圧の絶対値が次第に大きくなる現象である。この現象は集積回路装置の温度が高くなるとより加速される。また、Ｎ型トランジスタの経年変化現象としてホットキャリアによる特性変動現象が知られている。これは、ソースからドレインに流れる電子が強い電界で加速され、大きなエネルギーを得たものが衝突電離により電子と正孔対を発生させ、ゲート酸化膜中に入り込むことにより、トランジスタのしきい値電圧を変動させ、遂には酸化膜破壊に至る現象である。ホットキャリアによる特性変動及び劣化についてはトランジスタにＬＤＤ(Light Doped Drain)構造を用いることで、ある程度回避できることが一般的に知られている。例えば高速シリアルインターフェース回路のマクロブロックのイネーブル信号がアクティブになった後、ＣＫＰ、ＣＫＭやＤＰ、ＤＭの信号線がＬレベルやＨレベルに固定され、温度が高い状態で長時間放置されると、高速シリアルインターフェース回路を構成するＰ型トランジスタのしきい値電圧がシフトしてしまう。具体的には、ロジック回路ブロック３０の回路を構成するトランジスタに対して、温度が高い状態で負バイアスが長時間印加されると、Ｐ型トランジスタのしきい値電圧がシフトしてしまう。これにより、Ｐ型トランジスタとＮ型トランジスタの駆動能力のバランスが崩れて、回路特性が変動したり、論理回路の遅延時間が変動してしまう。この結果、例えば製品出荷時にサンプリングクロックＳＣＫのサンプリングポイントをデータの中央付近に設定しても、ＮＢＴＩの現象によりサンプリングポイントが中央からずれてしまうなどの問題が発生する。
【００４６】
この場合、例えばＮＢＴＩによるしきい値電圧や遅延時間のシフトも考慮して、サンプリングポイントや遅延時間を設定する設計手法も考えられるが、この手法では、ＮＢＴＩを原因とするしきい値電圧や遅延時間の変動も考慮した設計を行う必要があり、設計マージンが少なくなってしまう。
【００４７】
このような課題を解決するために本実施形態では、自走クロック生成回路７０を設け、差動信号線でのクロックやデータの非転送時に、自走クロックＯＳＣＫを後段の回路に入力する手法を採用している。
【００４８】
具体的には図１の第１の構成例では、クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受ける。そして、差動クロック信号線を介したＣＫＰ、ＣＫＭのクロックの非転送が検出された場合には、受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫを、後段の回路であるロジック回路ブロック３０（サンプリングクロック生成回路）に出力する。
【００４９】
更に具体的には、クロック検出回路８０は、ＣＫＰ、ＣＫＭのクロック信号線でのクロックの転送を検出すると、検出信号ＣＫＤＥＴをアクティブにする。一方、クロックの非転送を検出すると、検出信号ＣＫＤＥＴを非アクティブにする。
【００５０】
そしてクロックレシーバ回路２０は、クロックの転送が検出されて検出信号ＣＫＤＥＴがアクティブになると、ＣＫＰ、ＣＫＭに対応する受信クロックＣＫＩＮを、ロジック回路ブロック３０に出力する。一方、クロックの非転送が検出されて検出信号ＣＫＤＥＴが非アクティブになると、クロックレシーバ回路２０は、受信クロックＣＫＩＮの代わりに、自走クロック生成回路７０からの自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。
【００５１】
図１の第１の構成例によれば、差動クロック信号線でのクロックが停止して、ＣＫＰ、ＣＫＭのクロックの非転送がクロック検出回路８０により検出されると、自走クロック生成回路７０からの自走クロックＯＳＣＫが、受信クロックＣＫＩＮの代わりにロジック回路ブロック３０に入力される。このため、高速シリアルインターフェース回路のイネーブル信号がアクティブになった後に、ＣＫＰ、ＣＫＭのクロックが、長時間、非転送状態のままになった場合にも、自走クロックＯＳＣＫが擬似的なクロックとしてロジック回路ブロック３０に供給されるようになる。従って、ロジック回路ブロック３０のトランジスタのしきい値等がＮＢＴＩによりシフトしてしまうのを低減でき、信頼性や設計マージンの向上を図れる。
【００５２】
２．第２の構成例
図２に本実施形態の第２の構成例を示す。この第２の構成例では、自走クロック生成回路７０は、クロックレシーバ回路２０のみならず、データレシーバ回路１０に対しても自走クロックＯＳＣＫを出力する。
【００５３】
データレシーバ回路１０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受ける。そして、差動クロック信号線を介したクロックの非転送が検出された場合には、受信シリアルデータＤＩＮの代わりに自走クロックＯＳＣＫを、後段の回路であるロジック回路ブロック３０（シリアル／パラレル変換回路）に出力する。
【００５４】
更に具体的には、クロック検出回路８０は、ＣＫＰ、ＣＫＭのクロック信号線でのクロックの転送を検出すると、検出信号ＣＫＤＥＴをアクティブにする。一方、クロックの非転送を検出すると、検出信号ＣＫＤＥＴを非アクティブにする。
【００５５】
そしてデータレシーバ回路１０は、クロックの転送が検出されて検出信号ＣＫＤＥＴがアクティブになると、ＤＰ、ＤＭに対応する受信シリアルデータＤＩＮを、ロジック回路ブロック３０に出力する。一方、クロックの非転送が検出されて検出信号ＣＫＤＥＴが非アクティブになると、受信シリアルデータＤＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。
【００５６】
図２の第２の構成例によれば、ＣＫＰ、ＣＫＭのクロックの非転送がクロック検出回路８０により検出されると、自走クロック生成回路７０からの自走クロックＯＳＣＫが、受信シリアルデータＤＩＮの代わりにロジック回路ブロック３０に入力される。このため、高速シリアルインターフェース回路のイネーブル信号がアクティブになった後に、ＤＰ、ＤＭのデータが、長時間、非転送状態のままになった場合にも、自走クロックＯＳＣＫが擬似的なデータとしてロジック回路ブロック３０に供給されるようになる。従って、ロジック回路ブロック３０のトランジスタのしきい値等がＮＢＴＩによりシフトしてしまうのを低減でき、信頼性や設計マージンの向上を図れる。
【００５７】
３．第３の構成例
図３に本実施形態の高速シリアルインターフェース回路の第３の構成例を示す。この第３の構成例は、データレシーバ回路１０、クロックレシーバ回路２０、クロック検出回路８０の具体例を示すものである。
【００５８】
データレシーバ回路１０は差動増幅器ＯＰＤ（コンパレータ）を含む。この差動増幅器ＯＰＤは、ＤＰ、ＤＭの差動信号を差動増幅して、例えばシングルエンド（ＣＭＯＳレベル）の受信シリアルデータＤＩＮを出力する。
【００５９】
またデータレシーバ回路１０は、データセレクタＳＬＤを含む。データセレクタＳＬＤは、その第１の入力端子に受信シリアルデータＤＩＮが入力され、その第２の入力端子に自走クロック生成回路７０からの自走クロックＯＳＣＫ１が入力される。そしてクロック検出回路８０からの検出信号ＣＫＤＥＴに基づいて、受信シリアルデータＤＩＮ又は自走クロックＯＳＣＫ１のいずれかを選択して出力する。即ち、検出信号ＣＫＤＥＴがアクティブ（Ｈレベル）である場合には受信シリアルデータＤＩＮの方を選択して、ＤＩＮ’として出力し、検出信号ＣＫＤＥＴが非アクティブ（Ｌレベル）である場合には、自走クロックＯＳＣＫ１の方を選択して、ＤＩＮ’としてロジック回路ブロック３０に出力する。
【００６０】
クロックレシーバ回路２０は差動増幅器ＯＰＣを含む。この差動増幅器ＯＰＣは、ＣＫＰ、ＣＫＭの差動信号を差動増幅して、例えばシングルエンドの受信クロックＣＫＩＮを出力する。
【００６１】
またクロックレシーバ回路２０は、クロックセレクタＳＬＣを含む。クロックセレクタＳＬＣは、その第１の入力端子に受信クロックＣＫＩＮが入力され、その第２の入力端子に、自走クロック生成回路７０からの自走クロックＯＳＣＫ１が入力される。そしてクロック検出回路８０からの検出信号ＣＫＤＥＴに基づいて、受信クロックＣＫＩＮ又は自走クロックＯＳＣＫ１のいずれかを選択して出力する。即ち、検出信号ＣＫＤＥＴがアクティブ（Ｈレベル）である場合には受信クロックＣＫＩＮの方を選択して、ＣＫＩＮ’として出力し、検出信号ＣＫＤＥＴが非アクティブ（Ｌレベル）である場合には、自走クロックＯＳＣＫ１の方を選択して、ＣＫＩＮ’としてロジック回路ブロック３０に出力する。
【００６２】
クロック検出回路８０は、クロックレシーバ回路２０からの受信クロックＣＫＩＮと自走クロック生成回路７０からの自走クロックＯＳＣＫ２を比較して、差動クロック信号線でのクロックの転送・非転送を検出する。そしてクロックが転送されていると判定した場合には、クロックの検出信号ＣＫＤＥＴをアクティブ（例えばＨレベル）にする。
【００６３】
更に具体的にはクロック検出回路８０は、受信クロックＣＫＩＮの周波数と自走クロックＯＳＣＫ２の周波数を比較する。そして受信クロックＣＫＩＮの周波数の方が自走クロックＯＳＣＫ２の周波数よりも低い場合に、差動クロック信号線を介してクロックが転送されていないと判定し、検出信号ＣＫＤＥＴを非アクティブ（例えばＬレベル）にする。
【００６４】
なお自走クロック生成回路７０が出力する自走クロックＯＳＣＫ１とＯＳＣＫ２は同じ周波数に設定してもよいし、異なる周波数に設定してもよい。
【００６５】
以上のように図３の第３の構成例では、クロックの転送・非転送の検出を、受信クロックと自走クロックの比較により実現している。
【００６６】
例えばクロックの転送・非転送の検出を、クロックの包絡線等を抽出することで検出する手法も考えられる。しかしながら、この手法によると、複雑な回路構成のアナログ回路が必要になり、回路の大規模化や消費電力の増加や回路設計の複雑化を招く。
【００６７】
この点、図３のように受信クロックと自走クロックを比較する手法によれば、クロックの包絡線を抽出する手法に比べて、簡素な構成の回路でクロックの転送・非転送を検出できるため、回路の小規模化や低消費電力化を実現できる。
【００６８】
例えば図４（Ａ）において、ＦＬは差動クロック信号線でのクロックの周波数範囲の最小周波数であり、ＦＨはクロック周波数範囲の最大周波数である。即ち差動クロック信号線でのクロックの周波数は、一般的に、規格等で規定されており、例えばＦＬはロースピードモードでの最小周波数（例えば２０ＭＨｚ）であり、ＦＨはハイスピードモードでの最大周波数（例えば１３５ＭＨｚ）である。従って、差動クロック信号線において適切にクロックが転送されている状態では、そのクロックの周波数範囲はＦＬ〜ＦＨの範囲になる。別の言い方をすれば、このような周波数範囲ＦＬ〜ＦＨ内ではない周波数の信号がＣＫＩＮの信号線に現れた場合には、その信号はノイズが増幅されたものであると考えられる。
【００６９】
そこで本実施形態では図４（Ａ）に示すように、ＣＫＰ、ＣＫＭのクロックの周波数範囲の最小周波数をＦＬとした場合に、ＦＣ１＜ＦＬになるように設定された周波数ＦＣ１の自走クロックＯＳＣＫ１を、自走クロック生成回路７０が生成して、データレシーバ回路１０やクロックレシーバ回路２０に供給する。
【００７０】
即ち、高速シリアルインターフェース回路を有する集積回路装置では、通常は、差動クロック信号線を介して受信したＣＫＰ、ＣＫＭのクロックに基づいてシステムクロックを生成して、集積回路装置を動作させる。従って、図３に示すような自走クロック生成回路７０は設けられないのが一般的である。
【００７１】
この点、本実施形態の第３の構成例では、通常は必要ではない自走クロック生成回路７０をクロック検出等のために敢えて設けている。そして、この自走クロック生成回路７０が出力する自走クロックＯＳＣＫ１の周波数ＦＣ１を、図４（Ａ）に示すようにＦＣ１＜ＦＬに設定し、この自走クロックＯＳＣＫ１の周波数ＦＣ１と受信クロックＣＫＩＮの周波数を比較する。そして受信クロックＣＫＩＮの周波数の方が自走クロックＯＳＣＫ１の周波数ＦＣ１よりも低い場合に、差動クロック信号線を介してクロックが転送されていないと判定する。
【００７２】
このようにすれば、ＣＫＰ、ＣＫＭのクロック周波数範囲ＦＬ〜ＦＨ内ではない周波数の信号がＣＫＩＮの信号線に現れた場合には、この信号を、ノイズが増幅されてクロックのように振る舞っている信号であると見なして、クロックが非転送であると判定できる。
【００７３】
また自走クロック生成回路７０は、後述するように自走クロックを生成するための自走発振回路を含むことができる。そしてこの場合には図４（Ｂ）に示すように、自走発振回路は、その発振クロック（ＯＳＣ）の発振周波数をＦＯＳＣとした場合に、ＦＯＳＣ＜ＦＬに設定された発振周波数ＦＯＳＣで発振動作を行う。
【００７４】
例えば自走発振回路の発振周波数ＦＯＳＣが、受信クロックの周波数範囲ＦＬ〜ＦＨ内に設定されると、自走発振回路の発振クロックがノイズ源となって、受信クロックや受信シリアルデータの受信エラーが発生したり、サンプリングクロックによる受信シリアルデータのサンプリングエラーが発生するおそれがある。
【００７５】
この点、図４（Ｂ）に示すように、ＦＯＳＣ＜ＦＬに設定すれば、このような受信エラーやサンプリングエラーの発生を低減でき、高速シリアルインターフェース回路の安定した回路動作を保証できるようになる。
【００７６】
なお、発振周波数ＦＯＳＣと自走クロック周波数ＦＣ１の関係は、ＦＣ１＜ＦＯＳＣに設定してもよいし、ＦＣ１＝ＦＯＳＣに設定してもよい。ＦＣ１＜ＦＯＳＣに設定する場合には、発振クロックを分周して自走クロックＯＳＣＫ１を生成すればよい。一方、ＦＣ１＝ＦＯＳＣに設定する場合には、発振クロックの分周を行わずに、発振クロック自体を自走クロックＯＳＣＫ１として使用すればよい。
【００７７】
また図４（Ｃ）に示すように、自走クロックＯＳＣＫ１の周波数をＦＣ１とし、サンプリングクロック生成回路５０の動作下限周波数をＦＯＰＬとした場合に、自走クロック生成回路７０は、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の自走クロックＯＳＣＫ１を生成して出力することが望ましい。このようにすれば、クロックレシーバ回路２０は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ＦＯＰＬ＜ＦＣ１に設定された周波数ＦＣ１の自走クロックＯＳＣＫ１をサンプリングクロック生成回路５０に対して出力できるようになる。
【００７８】
即ち、高速シリアル転送を実現するために、サンプリングクロック生成回路５０は、受信クロックの周波数が高い場合（例えばＦＨの場合）にも、適正に動作できるように設計されている。即ち、低周波数帯域よりも高周波数帯域で適切に動作するように設計されている。
【００７９】
一方、ＣＫＰ、ＣＫＭのクロックの非転送が検出されると、クロックレシーバ回路２０は、受信クロックＣＫＩＮの代わりに、自走クロック生成回路７０からの自走クロックＯＳＣＫ１をサンプリングクロック生成回路５０に供給する。従って、自走クロックＯＳＣＫ１の周波数ＦＣ１が低すぎると、高速動作に最適になるように設計されたサンプリングクロック生成回路５０が適正に動作しなくなるおそれがり、ＮＢＴＩの低減が不十分になるおそれがある。
【００８０】
この点、図４（Ｃ）では、自走クロックＯＳＣＫ１の周波数ＦＣ１は、サンプリングクロック生成回路５０の動作下限周波数ＦＯＰＬよりも高い周波数に設定されている。従って、クロックの非転送が検出された場合に、動作下限周波数ＦＯＰＬよりも高い周波数ＦＣ１の自走クロックＯＳＣＫ１が、クロックレシーバ回路２０からサンプリングクロック生成回路５０に供給されるようになる。従って、サンプリングクロック生成回路５０が高速動作に最適になるように設計されていた場合にも、クロックの非転送の検出時に、サンプリングクロック生成回路５０を適正に動作させることが可能になり、ＮＢＴＩを低減できるようになる。
【００８１】
また図３では自走クロック生成回路７０は、周波数ＦＣ１の第１の自走クロックＯＳＣＫ１を生成して、クロックレシーバ回路２０（データレシーバ回路）に対して出力すると共に、周波数ＦＣ２の第２の自走クロックＯＳＣＫ２を生成して、クロック検出回路８０に対して出力している。
【００８２】
そして図５（Ａ）に示すように、周波数ＦＣ１とＦＣ２の関係は、ＦＣ２＜ＦＣ１に設定されている。即ち、データレシーバ回路１０やクロックレシーバ回路２０に供給される自走クロックＯＳＣＫ１の周波数ＦＣ１に比べて、クロック検出回路８０に供給される自走クロックＯＳＣＫ２の周波数ＦＣ２の方が、低い周波数に設定されている。
【００８３】
更に具体的には図５（Ｂ）に示すように、サンプリングクロック生成回路５０の動作下限周波数をＦＯＰＬとした場合には、周波数ＦＣ１、ＦＣ２、ＦＯＰＬの関係は、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定されている。
【００８４】
即ち、前述したように、自走クロックＯＳＣＫ１の周波数ＦＣ１が低くなりすぎて、例えばサンプリングクロック生成回路５０の動作下限周波数ＦＯＰＬよりも低くなると、高速動作用に設計されたサンプリングクロック生成回路５０が適正に動作しなくなり、ＮＢＴＩの低減が不十分になるおそれがある。
【００８５】
一方、クロック検出回路８０に供給する自走クロックＯＳＣＫ２の周波数ＦＣ２については低ければ低いほど、クロック周波数範囲ＦＬ〜ＦＨの周波数から離れるようになり、クロックの転送・非転送を確実に検出できるようになる。
【００８６】
従って、ＦＣ２＜ＦＯＰＬ＜ＦＣ１に設定することで、ＮＢＴＩの低減と、クロックの転送・非転送の確実な検出を両立できるようになり、最適な周波数設定を実現できる。
【００８７】
４．第４の構成例
図６に高速シリアルインターフェース回路の第４の構成例を示す。図６では図２に対して出力マスク回路９０が更に設けられている。
【００８８】
出力マスク回路９０は、ロジック回路ブロック３０の出力信号ＲＴ（パラレルデータ）、ＲＣＫ（クロック）のマスクを行う。具体的には、クロック検出回路８０により、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫを、後段の回路に伝達されないようにマスクする。
【００８９】
例えば出力マスク回路９０は、ＡＮＤ回路ＡＮＢ１、ＡＮＢ２（論理積回路）を含み、ＡＮＢ１、ＡＮＢ２の第１の入力端子にはロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫが入力され、ＡＮＢ１、ＡＮＢ２の第２の入力端子には検出信号ＣＫＤＥＴが入力される。従って、差動クロック信号線でのクロックの非転送が検出されて、検出信号ＣＫＤＥＴがＬレベル（非アクティブ）になると、ＡＮＤ回路ＡＮＢ１、ＡＮＢ２の出力信号ＲＴ’、ＲＣＫ’はＬレベルに固定される。これにより、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫはマスクされて、後段の回路に伝達されないようになる。
【００９０】
例えばクロックの非転送時にＣＫＰ、ＣＫＭの信号線が共にＬレベル等に固定されると、クロックレシーバ回路２０の差動増幅器ＯＰＣの非反転入力端子及び反転入力端子が共にＬレベルに固定されてしまう。この場合、ＣＫＰ、ＣＫＭの信号線にプルアップ抵抗等を接続したとしても、トランスミッタ回路側の駆動能力が高いと、ＣＫＰ、ＣＫＭの信号線の電圧がＬレベル側に駆動されてしまう。そしてこのようにＣＫＰ、ＣＫＭの信号線がＬレベルに固定された状態でＣＫＰ、ＣＫＭにノイズが重畳されると、差動増幅器ＯＰＣによりノイズが増幅されてクロックのように振る舞い、高速シリアルインターフェース回路やその後段の回路が誤動作してしまう事態が生じる。
【００９１】
一方、ＣＫＰ、ＣＫＭの信号線に、小振幅の差動のクロック信号が存在しない場合には、クロックが転送されていない状況であり、このような状況では、高速シリアルインターフェース回路からの出力信号ＲＴ、ＲＣＫを後段の回路に出力することは望ましくなく、出力する必要もない。
【００９２】
そこで図６では、このようなＣＫＰ、ＣＫＭのクロックの非転送時には、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫ自体を、出力マスク回路９０によりマスクしてしまう。このようにすれば、例えばＣＫＰ、ＣＫＭの信号線のノイズが増幅されてクロックのように振る舞い、高速シリアルインターフェース回路が予期しない動作を行った場合にも、不安定な出力信号ＲＴ、ＲＣＫは後段の回路には伝達されないようになる。別の言い方をすれば、ＣＫＰ、ＣＫＭの信号線において小振幅の差動信号のクロックが転送されている時にだけ、出力信号ＲＴ、ＲＣＫが後段の回路に伝達されるようになる。従って、ＣＫＰ、ＣＫＭのノイズ等に起因する誤動作の発生を効果的に防止できる。
【００９３】
特に図９では、出力信号のマスクのために設けられた自走クロック生成回路７０やクロック検出回路８０を有効活用して、ＮＢＴＩの低減に利用している。即ち図９では、自走クロック生成回路７０からの自走クロックＯＳＣＫ２とクロック検出回路８０により、ＣＫＰ、ＣＫＭの非転送を検出して出力信号ＲＴ、ＲＣＫをマスクすると共に、このようにＣＫＰ、ＣＫＭの非転送が検出された時に、自走クロックＯＳＣＫ１をセレクタＳＬＣ、ＳＬＤを介してロジック回路ブロック３０に供給することで、ＮＢＴＩの低減を実現している。従って、小規模で簡素な回路構成で、出力信号のマスクとＮＢＴＩの低減の両方を実現できる。
【００９４】
５．第５の構成例
図７に本実施形態の第５の構成例を示す。図７では図６の構成に対して周波数検出回路１００が更に設けられている。
【００９５】
周波数検出回路１００は、受信クロックＣＫＩＮの周波数を検出する。そして受信クロックＣＫＩＮの周波数が周波数ＦＭよりも高くなった場合に、自走クロック生成回路７０の動作停止信号ＳＴＰをアクティブにする。これにより自走クロック生成回路７０が含む発振回路が発振動作を停止し、自走クロックＯＳＣＫの生成が停止する。
【００９６】
ここで自走クロックの生成を停止させる周波数ＦＭは、図４（Ａ）に示すように、ＣＫＰ、ＣＫＭのクロック周波数範囲ＦＬ〜ＦＨ内の周波数である。
【００９７】
例えば図４（Ａ）の周波数ＦＬのようにＣＫＰ、ＣＫＭのクロック周波数が低い場合には、自走クロック生成回路７０の発振回路が発振動作を行っていても、その発振クロックのノイズが、差動信号線でのデータ転送やクロック転送に対して及ぼす悪影響は少ない。
【００９８】
これに対して周波数ＦＨのようにクロック周波数が高い場合には、自走クロック生成回路７０の発振クロックのノイズが、差動信号線でのデータ転送やクロック転送に対して悪影響を及ぼすおそれがある。またデータ転送やクロック転送が正常に行われている場合には、ＮＢＴＩの低減や出力信号のマスクのための自走クロックの生成は不要である。
【００９９】
そこで図７では、周波数検出回路１００が受信クロックＣＫＩＮの周波数を検出し、ＣＫＩＮの周波数が周波数ＦＭ（ＦＬ＜ＦＭ＜ＦＨ）よりも高い場合には、動作停止信号ＳＴＰをアクティブにして、自走クロック生成回路７０の動作を停止させる。これにより、自走クロック生成回路７０での発振クロックが差動信号線でのデータ転送やクロック転送に対して悪影響を及ぼすのを防止できる。
【０１００】
図８に周波数検出回路１００の構成例を示す。この周波数検出回路１００は、スイッチング素子ＳＥ（スイッチングトランジスタ）、キャパシタＣＥ、電流源ＩＳＥ（電流源トランジスタ）、コンパレータＣＰＥ、停止信号生成回路１０２を含む。
【０１０１】
スイッチング素子ＳＥ、キャパシタＣＥは、ノードＮＥ１とＶＳＳ（第１の電源）の間に設けられる。電流源ＩＳＥは、ＶＤＤ（第２の電源）とノードＮＥ１の間に設けられる。コンパレータＣＰＥは、ノードＮＥ１の電圧ＶＥ１と基準電圧ＶＲＥを比較する。停止信号生成回路１０２は、コンパレータＣＰＥの出力信号ＣＰＱに基づいて、動作停止信号ＳＴＰを生成して出力する。
【０１０２】
図８では、電流源ＩＳＥからの定電流によりキャパシタＣＥに電荷が充電され、ノードＮＥ１の電圧ＶＥ１は、電流源ＩＳＥの定電流値とキャパシタＣＥの容量値で決まる時定数で上昇する。そして受信クロックＣＫＩＮの周波数が低い場合には、スイッチング素子ＳＥによるノードＮＥ１の放電の時間間隔が長くなるため、電圧ＶＥ１が基準電圧ＶＲＥを超えて、コンパレータＣＰＥからパルス状の出力信号ＣＰＱが出力される。一方、受信クロックＣＫＩＮの周波数が高くなると、スイッチング素子ＳＥによるノードＮＥ１の放電の時間間隔が短くなるため、コンパレータＣＰＥからはパルス状の出力信号ＣＰＱが出力されないようになる。停止信号生成回路１０２は、この出力信号ＣＰＱに基づいて、受信クロックＣＫＩＮが周波数ＦＭよりも高くなった否かを判断し、高くなった場合には動作停止信号ＳＴＰをアクティブにして、自走クロック生成回路７０の動作を停止させる。
【０１０３】
６．自走クロック生成回路、クロック検出回路
次に、自走クロック生成回路７０、クロック検出回路８０の詳細について説明する。
【０１０４】
図９に自走クロック生成回路７０の構成例を示す。なお本実施形態の自走クロック生成回路７０は図９の構成に限定されず、その構成要素の一部（例えば分周回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０５】
図９の自走クロック生成回路７０は、自走発振回路７２と分周回路７６を含む。自走発振回路７２は、いわゆるリングオシレータによる発振動作により、自走の発振クロックＯＳＣを生成する。分周回路７６は、この発振クロックＯＳＣを分周して第１の自走クロックＯＳＣＫ１を生成し、図６に示すようにクロックレシーバ回路２０、データレシーバ回路１０に出力する。また発振クロックＯＳＣを分周して第２の自走クロックＯＳＣＫ２を生成し、クロック検出回路８０に出力する。
【０１０６】
自走発振回路７２は、カスケード接続された複数の差動型の反転バッファＤＩＶ１、ＤＩＶ２、ＤＩＶ３や、発振クロックＯＳＣのバッファ回路として機能する反転バッファＤＩＶ４を含む。そして反転バッファＤＩＶ３の出力は、初段の反転バッファＤＩＶ１の入力にフィードバックされ、これによりリングオシレータが構成される。なお各反転バッファＤＩＶ１、ＤＩＶ２、ＤＩＶ３に流れる電流は、バイアス回路７４からのバイアス電圧ＢＳにより制御され、これにより発振周波数が調整される。なお図９では差動型の反転バッファＤＩＶ１〜ＤＩＶ３を用いているが、シングルエンド型の反転バッファを用いてもよい。
【０１０７】
分周回路７６はフリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３を含む。そしてフリップフロップ回路ＦＦ１の出力端子からは、発振クロックＯＳＣを２分周した自走クロックＯＳＣＫ１が出力され、フリップフロップ回路ＦＦ３の出力端子からは、発振クロックＯＳＣを８分周した自走クロックＯＳＣＫ２が出力される。このようにすれば、自走クロックＯＳＣＫ１、ＯＳＣＫ２の周波数を、各々、ＦＣ１、ＦＣ２とした場合に、ＦＣ２＜ＦＣ１の関係が成り立つようになる。
【０１０８】
図１０（Ａ）にクロック検出回路８０の構成例を示す。このクロック検出回路８０は、充電回路８２、放電回路８４、電圧検出回路８６を含む。
【０１０９】
充電回路８２は、自走クロックＯＳＣＫ２（ＯＳＣＫ）の周波数に応じた時定数で、第１のキャパシタＣＤ１が接続されるチャージ・ポンプノードＮＣＰへの電荷の充電を行う。例えば自走クロックＯＳＣＫ２の周波数が高い場合には速い時定数で電荷を充電し、ＯＳＣＫ２の周波数が低い場合には遅い時定数で電荷を充電する。
【０１１０】
放電回路８４は、受信クロックＣＫＩＮの周波数に応じた時定数でチャージ・ポンプノードＮＣＰからの電荷の放電を行う。例えば受信クロックＣＫＩＮの周波数が高い場合には速い時定数で電荷を放電し、ＣＫＩＮの周波数が低い場合には遅い時定数で電荷を放電する。
【０１１１】
電圧検出回路８６は、チャージ・ポンプノードＮＣＰの電圧ＶＣＰの検出を行い、検出信号ＣＫＤＥＴを出力する。この電圧検出回路８６は例えばシュミットトリガ回路などにより実現できる。
【０１１２】
図１０（Ｂ）に、充電回路８２、放電回路８４、電圧検出回路８６の詳細な構成例を示す。図１０（Ｂ）に示すように、放電回路８４は、Ｎ型（広義には第１導電型）の第１、第２のトランジスタＴＤ１、ＴＤ２を含み、充電回路８２は、Ｐ型（広義には第２導電型）の第３、第４のトランジスタＴＤ３、ＴＤ４を含む。
【０１１３】
放電回路８４が含むＮ型のトランジスタＴＤ１は、第２のキャパシタＣＤ２が接続される第１の中間ノードＮＤ１とＶＳＳ（広義には第１の電源）との間に設けられる。そして受信クロックＣＫＩＮがＬレベル（広義には第１の電圧レベル）である場合にオンになる。具体的には、トランジスタＴＤ１のゲートには、受信クロックＣＫＩＮの反転信号ＸＣＫＩＮが入力される。
【０１１４】
放電回路８４が含むＮ型のトランジスタＴＤ２は、チャージ・ポンプノードＮＣＰと中間ノードＮＤ１との間に設けられる。そして受信クロックＣＫＩＮがＨレベル（広義には第２の電圧レベル）である場合にオンになる。具体的には、トランジスタＴＤ２のゲートには受信クロックＣＫＩＮの非反転信号ＸＸＣＫＩＮが入力される。
【０１１５】
充電回路８２が含むＰ型のトランジスタＴＤ３は、第３のキャパシタＣＤ３が接続される第２の中間ノードＮＤ２とチャージ・ポンプノードＮＣＰとの間に設けられる。そして自走クロックＯＳＣＫ２がＨレベル（第２の電圧レベル）である場合にオンになる。具体的には、トランジスタＴＤ３のゲートには自走クロックＯＳＣＫ２の反転信号ＸＯＳＣＫ２が入力される。
【０１１６】
充電回路８２が含むＰ型のトランジスタＴＤ４は、ＶＤＤ（第２の電源）と中間ノードＮＤ２との間に設けられる。そして自走クロックＯＳＣＫ２がＬレベル（第１の電圧レベル）である場合にオンになる。具体的には、トランジスタＴＤ４のゲートには自走クロックＯＳＣＫ２の非反転信号ＸＸＯＳＣＫ２が入力される。
【０１１７】
電圧検出回路８６は、いわゆるシュミットトリガ回路により構成される。具体的には電圧検出回路８６は、そのゲートにチャージ・ポンプノードＮＣＰの電圧ＶＣＰが入力され、ＶＤＤとＶＳＳの間に直列接続されたＰ型のトランジスタＴＤ８、ＴＤ７と、Ｎ型のトランジスタＴＤ６、ＴＤ５を含む。
【０１１８】
また電圧検出回路８６はトランジスタＴＤ９、ＴＤ１０を含む。トランジスタＴＤ９は、トランジスタＴＤ６とＴＤ５の中間ノードＮＤ３とＶＤＤとの間に設けられ、そのゲートに、検出信号ＣＫＤＥＴの出力ノードＮＤ５が接続される。またトランジスタＴＤ１０は、トランジスタＴＤ８とＴＤ７の中間ノードＮＤ４とＶＳＳとの間に設けられ、そのゲートに出力ノードＮＤ５が接続される。
【０１１９】
図１１は、図１０（Ａ）、図１０（Ｂ）のクロック検出回路８０の動作を説明するための信号波形例である。高速シリアルインターフェース回路のイネーブル信号がアクティブになり、クロック検出回路８０の動作がイネーブルになると、充電回路８２の充電動作が開始して、図１１のＡ１に示すようにノードＮＣＰの電圧ＶＣＰが電荷の充電により上昇する。この場合の充電の時定数は、自走クロックＯＳＣＫ２の周波数により決まり、ＯＳＣＫ２の周波数が高いほど電圧ＶＣＰの上昇速度が速くなる。そして電圧ＶＣＰが、シュミットトリガ回路である電圧検出回路８６の第１のしきい値電圧ＶＴＨ１を超えると、Ａ２に示すように検出信号ＣＫＤＥＴがＬレベル（非アクティブ）になる。
【０１２０】
一方、受信クロックＣＫＩＮが入力されると、放電回路８４の放電動作が開始する。この場合の放電の時定数は、受信クロックＣＫＩＮの周波数により決まる。
【０１２１】
そして自走クロックＯＳＣＫ２（ＯＳＣＫ）の周波数に比べてクロックＣＫＩＮの周波数が十分に高い場合には、充電回路８２による充電電荷量よりも、放電回路８４による放電電荷量の方が大きくなる。このため、図１１のＡ３に示すようにノードＮＣＰの電圧ＶＣＰが下降する。そして電圧ＶＣＰが、シュミットトリガ回路である電圧検出回路８６の第２のしきい値電圧ＶＴＨ２（ＶＴＨ２＜ＶＴＨ１）を下回ると、Ａ４に示すように検出信号ＣＫＤＥＴがＨレベル（アクティブ）になる。
【０１２２】
このように電圧検出回路８６をシュミットトリガ回路により構成して、第１、第２のしきい値電圧ＶＴＨ１、ＶＴＨ２を持たせることで、ノイズ等を原因とするグリッジが検出信号ＣＫＤＥＴに発生しないようになり、誤動作を防止できる。
【０１２３】
図１２に、自走クロック生成回路７０、クロック検出回路８０、周波数検出回路１００の詳細な接続構成例を示す。
【０１２４】
ＡＮＤ回路ＡＮＣ２には、高速シリアルインターフェース回路のイネーブル信号ＥＮ、発振イネーブル信号ＥＮＯＳＣ、動作停止信号ＳＴＰの反転信号ＸＳＴＰが入力される。そして信号ＥＮ、ＥＮＯＳＣ、ＸＳＴＰがＨレベルである場合には、自走クロック生成回路７０のイネーブル信号ＯＳＥがＨレベルになる。これにより、自走クロック生成回路７０での自走発振動作が開始して、自走クロックＯＳＣＫ１、ＯＳＣＫ２が出力される。
【０１２５】
そしてクロック検出回路８０が、自走クロックＯＳＣＫ２と受信クロックＣＫＩＮを比較し、ＣＫＰ、ＣＫＭのクロックの非転送を検出すると、検出信号ＣＫＤＥＴをＬレベルにする。これにより、自走クロック生成回路７０からの自走クロックＯＳＣＫ１が、ＡＮＤ回路ＡＮＣ１を介してクロックレシーバ回路２０、データレシーバ回路１０のセレクタＳＬＣ、ＳＬＤに供給されて、ロジック回路ブロック３０に入力されるようになる。
【０１２６】
一方、クロック検出回路８０が、自走クロックＯＳＣＫ２と受信クロックＣＫＩＮを比較し、ＣＫＰ、ＣＫＭのクロックの転送を検出すると、検出信号ＣＫＤＥＴがＨレベルになる。これにより、自走クロック生成回路７０からの自走クロックＯＳＣＫ１が、ＡＮＤ回路ＡＮＣ１によりマスクされ、差動増幅器ＯＰＣ、ＯＰＤからの受信クロックＣＫＩＮ、受信シリアルデータＤＩＮが、ロジック回路ブロック３０に供給されるようになる。
【０１２７】
そして受信クロックＣＫＩＮの周波数が高くなり、周波数ＦＭを超えると、周波数検出回路１００がこれを検出して、動作停止信号ＳＴＰをＨレベルにする。これにより、ＡＮＤ回路ＡＮＣ２が出力するイネーブル信号ＯＳＥがＬレベルになり、自走クロック生成回路７０の発振動作が停止する。
【０１２８】
図１３は本実施形態の全体的な動作を説明するための信号波形例である。図１３のＢ１のタイミングで、図１２のイネーブル信号ＯＳＥがアクティブになり、図９の自走発振回路７２の発振動作が開始して、自走クロック生成回路７０が自走クロックＯＳＣＫ１を出力する。これにより図１３のＢ２に示すように、図１０（Ａ）、図１０（Ｂ）のクロック検出回路８０のチャージ・ポンプノードＮＣＰの電圧ＶＣＰが上昇する。
【０１２９】
そして電圧ＶＣＰが電圧検出回路８６の第１のしきい値電圧ＶＴＨ１を超えると、図１３のＢ３に示すように検出信号ＣＫＤＥＴがＬレベルになる。すると、図１２のＡＮＤ回路ＡＮＣ１を介して自走クロックＯＳＣＫ１がセレクタＳＬＣ、ＳＬＤに供給されると共に、セレクタＳＬＣ、ＳＬＤが自走クロックＯＳＣＫ１側を選択する。これにより、自走クロックＯＳＣＫ１がロジック回路ブロック３０に供給されるようになる。この時、検出信号ＣＫＤＥＴがＬレベルであるため、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫがマスクされて、図１３のＢ４、Ｂ５に示すようにＬレベルに固定された信号ＲＴ’、ＲＣＫ’が後段の回路に出力される。
【０１３０】
次に、図１３のＢ６、Ｂ７に示すようにＣＫＩＮ、ＤＩＮの受信が開始すると、Ｂ８に示すようにチャージ・ポンプノードＮＣＰの電圧ＶＣＰが下降する。
【０１３１】
そして電圧ＶＣＰが電圧検出回路８６の第２のしきい値電圧ＶＴＨ２を下回ると、図１３のＢ９に示すように検出信号ＣＫＤＥＴがＨレベルになる。これにより図１２のＡＮＤ回路ＡＮＣ１により自走クロックＯＳＣＫ１がマスクされると共に、セレクタＳＬＣ、ＳＬＤが受信クロックＣＫＩＮ、受信シリアルデータＤＩＮ側を選択する。これにより、受信クロックＣＫＩＮ、受信シリアルデータＤＩＮがロジック回路ブロック３０に供給されるようになる。
【０１３２】
そして、この時に受信クロックＣＫＩＮの周波数が周波数ＦＭよりも高いと、図１２の周波数検出回路１００が動作停止信号ＳＴＰをＨレベルにする。これによりイネーブル信号ＯＳＥがＬレベルになり、Ｂ１０に示すように、自走クロック生成回路７０の発振動作が停止して、クロックＯＳＣＫ１が停止する。
【０１３３】
７．サンプリングクロック生成回路
図１４にサンプリングクロック生成回路５０の構成例を示す。なお本実施形態のサンプリングクロック生成回路５０は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路５０を採用してもよい。
【０１３４】
図１４のサンプリングクロック生成回路５０（ＤＬＬ回路）は、遅延調整回路５２と遅延回路５６を含む。
【０１３５】
遅延回路５６は、受信クロックＣＫＩＮを受け、ＣＫＩＮを遅延させる回路である。そして図１５に示すように、位相が互いに異なる多相のサンプリングクロックＳＣＫ１〜ＳＣＫ７を生成する。具体的には、この遅延回路５６は、カスケード接続された複数段の遅延バッファ（遅延ユニット）を含む。そして、これらの複数段の遅延バッファにより、クロックＣＫＩＮを遅延させて、各遅延バッファの出力ノードからバッファ等を介して多相のサンプリングクロックＳＣＫ１〜ＳＫＣ７を出力する。
【０１３６】
遅延調整回路５２は、遅延回路５６での遅延時間の調整を行う。具体的には、クロック遅延時間がロックされた多相のサンプリングクロックＳＣＫ１〜ＳＣＫ７を生成するための位相比較処理を行う。この遅延調整回路５２は、位相比較回路５３、チャージ・ポンプ回路５４、バイアス回路５５を含む。
【０１３７】
位相比較回路５３は、遅延回路５６での多相クロックのクロック遅延時間をロックするための位相比較処理を行う。即ち、サンプリングクロックの例えば立ち上がりエッジ間の位相差が固定されるように遅延時間をロックする。また、この際に、ハーモニック・ロックが発生しないように遅延時間のロックを行う。
【０１３８】
更に具体的には位相比較回路５３には、遅延回路５６の各遅延バッファが出力するクロック（多相クロック、中間出力クロック）のうちの何本かのクロックが入力される。そしてこれらのクロックに基づいて、内部信号を生成し、これらの内部信号に基づいて信号ＵＰ、ＤＷを生成して、チャージ・ポンプ回路５４に出力する。
【０１３９】
チャージ・ポンプ回路５４は、位相比較回路５３からの信号ＵＰ、ＤＷに基づいて、チャージ・ポンプノードＮＰへのチャージ・ポンプ動作を行う。またバイアス回路５５は、ノードＮＰのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧ＶＢを生成して、遅延回路５６に出力する。そして遅延回路５６は、バイアス回路５５からのバイアス電圧ＶＢに応じたクロック遅延時間で、クロックＣＫＩＮを遅延させて、多相のサンプリングクロックＳＣＫ１〜ＳＣＫ７を生成して、シリアル／パラレル変換回路４０に出力する。
【０１４０】
シリアル／パラレル変換回路４０は、図１５に示すように、例えば多相のサンプリングクロックＳＣＫ１〜ＳＣＫ７の立ち上がりエッジで、受信シリアルデータＤＩＮの各ビット（ＲＴ７、ＲＴ６、ＲＴ４、ＲＴ３、ＲＴ２、ＲＴ１、ＲＴ０）をサンプリングする。そして例えば７ビットのパラレルデータＰＤ（ＲＴ７〜ＲＴ０）に変換して、後段の回路に出力する。
【０１４１】
図１４の構成のサンプリングクロック生成回路５０を用いる場合には、サンプリングクロックＳＣＫ１〜ＳＣＫ７により受信シリアルデータＤＩＮを適正にサンプリングするために、サンプリングクロックＳＣＫ１〜ＳＣＫ７の立ち上がりエッジ（或い立ち下がりエッジ）を、受信シリアルデータＤＩＮの各ビットの中央付近に設定する必要がある。このために、例えば遅延回路５６での遅延時間を微調整したり、データレシーバ回路１０、クロックレシーバ回路２０とシリアル／パラレル変換回路４０との間に、データ遅延回路やクロック遅延回路を設けて、データやクロックの遅延時間を微調整する。
【０１４２】
ところが、高速シリアルインターフェース回路がイネーブルになった後、シリアルデータやクロックが転送されないまま、長時間放置されると、前述のＮＢＴＩが原因となって、遅延回路の遅延時間が、初期状態の設定値からシフトしてしまう。このため、図１５のサンプリングクロックＳＣＫ１〜ＳＣＫ７の立ち上がりエッジが、受信シリアルデータＤＩＮの各ビットの中央付近からずれてしまい、サンプリングエラーが発生する。また、このような遅延時間のシフト量を考慮して設計を行うと、設計マージンが少なくなってしまう。
【０１４３】
この点、本実施形態では、シリアルデータやクロックの非転送時には、自走クロックがロジック回路ブロック３０に入力されるため、ＮＢＴＩを低減でき、サンプリングエラーの発生等を防止できる。
【０１４４】
８．電子機器
図１６に本実施形態の高速シリアルインターフェース回路５１０を用いた電子機器の一例を示す。図１６は、ＬＣＤ等の表示パネル５８０を備えた大型テレビや携帯電話機などの電子機器の構成例である。
【０１４５】
ホスト５５０からのシリアルデータやクロックは、ＬＶＤＳの差動信号線（シリアルバス）を介して集積回路装置５００に送信され、高速シリアルインターフェース回路５１０（ＬＶＤＳ受信回路）が受信する。そして高速シリアルインターフェース回路５１０は、ホスト５５０から転送されたクロック（或いは当該クロックを逓倍したクロック）を、メモリコントローラ５２０に供給する。またホスト５５０から転送された受信シリアルデータである画像データを、画像処理部５３０に供給する。
【０１４６】
画像処理部５３０は、ホスト５５０から受信した画像データに対して、例えばガンマ補正等の種々の画像処理を施す。そして、この画像処理のためにメモリ５６０（広義には、高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス）を使用して、画像処理前や画像処理後の画像データをメモリ５６０に書き込んだり、メモリ５６０から読み出す。このメモリ５６０としては、例えばＳＤＲＡＭやＤＤＲ ＳＤＲＡＭなどの高速メモリを使用できる。このようなメモリ５６０へのデータの書き込みや、メモリ５６０からのデータの読み出しは、メモリコントローラ５２０（ＳＤＲＡＭ）の制御により実現される。
【０１４７】
メモリコントローラ５２０のクロック生成回路５２２は、例えば高速シリアルインターフェース回路５１０からのクロックに基づいて、メモリ５６０からのリードデータをサンプリングするためのクロックを生成する。或いはメモリ５６０へのデータの書き込みに必要なクロックを生成してもよい。
【０１４８】
画像処理部５３０により画像処理が施された後の画像データは、送信回路５４０により表示ドライバ５７０（高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス）に送信される。そして表示ドライバ５７０は、受信した画像データに基づいて、ＬＣＤ等の表示パネル５８０を駆動して、画像データに対応する画像を表示するための制御を行う。
【０１４９】
なお本実施形態の高速シリアルインターフェース回路が適用される電子機器は図１６の構成には限定されず、少なくとも高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス（例えばメモリ、表示ドライバ、表示パネル等）を含むものであればよい。具体的には本実施形態が適用できる電子機器としては、情報処理装置、携帯情報端末、ＡＶ機器、携帯型ＡＶ機器、ゲーム装置又は携帯型ゲーム装置等の種々のものが考えられる。
【０１５０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１５１】
【図１】本実施形態の高速シリアルインターフェース回路の第１の構成例。
【図２】本実施形態の高速シリアルインターフェース回路の第２の構成例。
【図３】本実施形態の高速シリアルインターフェース回路の第３の構成例。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）は、クロック周波数範囲、自走クロック周波数等の関係についての説明図。
【図５】図５（Ａ）、図５（Ｂ）は、自走クロック周波数、動作下限周波数等の関係についての説明図。
【図６】本実施形態の高速シリアルインターフェース回路の第４の構成例。
【図７】本実施形態の高速シリアルインターフェース回路の第５の構成例。
【図８】周波数検出回路の構成例。
【図９】自走信号生成回路の構成例。
【図１０】図１０（Ａ）、図１０（Ｂ）はクロック検出回路の構成例。
【図１１】クロック検出回路の動作を説明するための信号波形例。
【図１２】自走クロック生成回路、クロック検出回路、周波数検出回路の詳細な接続構成例。
【図１３】本実施形態の全体的な動作を説明するための信号波形例。
【図１４】サンプリングクロック生成回路の構成例。
【図１５】サンプリングクロック生成回路及びシリアル／パラレル変換回路の動作を説明するための信号波形。
【図１６】電子機器の構成例。
【符号の説明】
【０１５２】
ＳＬＤ、ＳＬＣ  セレクタ、ＯＰＤ、ＯＰＣ  差増増幅器、
１０  データレシーバ回路、２０  クロックレシーバ回路、
３０  ロジック回路ブロック、４０  シリアル／パラレル変換回路、
５０  サンプリングクロック生成回路、５２  遅延調整回路、５３  位相比較回路、
５４  チャージ・ポンプ回路、５５  バイアス回路、５６  遅延回路、
６０  ロジック回路、７０  自走クロック生成回路、７２  自走発振回路、
７４  バイアス回路、７６  分周回路、８０  クロック検出回路、８２  充電回路、
８４  放電回路、８６  電圧検出回路、９０  出力マスク回路、
１００  周波数検出回路、１０２  停止信号生成回路
【図１】
0005082697.tif 000002
【図２】
0005082697.tif 000003
【図３】
0005082697.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005082697.tif 000008
【図８】
0005082697.tif 000009
【図９】
0005082697.tif 000010
【図１０】
0005082697.tif 000011
【図１１】
0005082697.tif 000012
【図１２】
0005082697.tif 000013
【図１３】
0005082697.tif 000014
【図１４】
0005082697.tif 000015
【図１５】
0005082697.tif 000016
【図１６】
0005082697.tif 000017