(57)【特許請求の範囲】
【請求項１】
化合物半導体光デバイスを作製する方法であって、
ＩｎＰ基板上に化合物半導体領域を形成する工程と、
ヒータを用いて前記ＩｎＰ基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する工程と、
前記誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程と、
前記誘電体マスクを用いて、前記化合物半導体領域のドライエッチングを行って、メサ化合物半導体領域を形成する工程と、
前記ドライエッチングの後に、前記誘電体マスクを除去する工程と
を備え、
前記誘電体マスク膜は前記化合物半導体領域に接しており、
前記誘電体マスク膜は、有機シラン系原料および酸素原料を含む成膜ガスを供給して行われ、前記有機シラン系原料はＴＥＯＳを含み、前記酸素原料は酸素分子を含み、
前記誘電体マスクが単層のシリコン化合物からなり、前記誘電体マスクの材料はシリコン酸化物からなり、
前記誘電体マスク膜の堆積は摂氏２００度以上の温度において行われ、
前記誘電体マスク膜の堆積は摂氏３００度以下の温度において行われる、ことを特徴とする方法。
【請求項２】
前記誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する前記工程は、前記有機シラン系原料が前記化合物半導体領域の表面に吸着されて前記有機シラン系原料が前記化合物半導体領域の成分との炭化物、酸化物を生成する過程を含み、
前記誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する前記工程において、前記基板を加熱しながらシリコン酸化物からなる前記誘電体マスク膜を形成することで、当該化合物半導体領域の成分との炭化物、酸化物の生成を抑制する、ことを特徴とする請求項１に記載された方法。
【請求項３】
前記誘電体マスク膜の堆積は摂氏２５０度を超える温度において行われる、ことを特徴とする請求項１又は請求項２に記載された方法。
【請求項４】
前記誘電体マスクを用いて、ドライエッチングされた前記メサ化合物半導体領域上に電流ブロック領域を成長する工程を更に備える、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された方法。
【請求項５】
前記誘電体マスクを除去した後に、前記メサ化合物半導体領域及び電流ブロック領域の上にIII−Ｖ化合物半導体層を成長する工程を更に備える、請求項１〜請求項４のいずれか一項に記載された方法。
【請求項６】
前記ドライエッチングのためのガスは炭化水素を含む、請求項１〜請求項５のいずれか一項に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体光デバイスを作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、化合物半導体のドライエッチングにおいて、垂直で平滑なエッチング面を形成する方法が記載されている。このエッチング方法は、約１０１０ｃｍ−３以上の密度のプラズマを発生するプラズマ源を備えたドライエッチング装置によって、ハロゲン元素を含むガスと窒素ガスとの混合ガスにより、ＳｉＯ２マスクを用いて、III−Ｖ族化合物半導体をドライエッチングする。エッチング方法における（ハロゲン元素を含むガスの流量）／（窒素ガスの流量）≧１程度であり、エッチング反応中の圧力は、約１ｍTｏｒｒまたは１ｍＴｏｒｒ以上である。
【特許文献１】特開平９−２８３５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
有機シラン系原料（例えばＴＥＯＳ）にて下層の半導体膜上に気相成長装置にて誘電体マスクのための誘電体（例えばシリコン酸化物）を形成する際に、基板温度について特段の温度制御を行うことなく、誘電体マスクのための堆積が十分に可能であるので、誘電体の堆積を常温で行ってきた。
【０００４】
通常のマスク除去方法（例えばフッ化水素酸系ウェットエッチング）で完全にマスクを除去できない場合があり、誘電体マスクを除去した後に、残渣として残る。マスク膜の堆積の際に基板加熱は行わなくとも、プラズマ生成に発生する熱により、基板の加熱はある程度行われる。このため、残渣は、半導体光デバイスの性能への影響はほとんど無いと考えられていた。残渣は、除去工程において本来のマスク成分単体であれば溶解、分解除去できるはずのものが除去されず残るものである。
【０００５】
発明者らの検討によれば、プラズマからの熱による加熱だけでは、有機シラン系原料（例えばＴＥＯＳ）が基板上で一部未反応となる。未反応な有機シラン系原料は、誘電体マスク（例えばシリコン酸化物）形成時にＣＯ２、ＣＯ、Ｏ２等の生成により完全に消費されず、その大部分は排気により放出される。ところが、僅かな原料は基板に残存し、吸着する。残った原料物質の炭素や酸素の空いた結合の手が基板材料と結合して、基板成分と炭化物、酸化物が生成される。
【０００６】
このような炭化物、酸化物はわずか微量となり、最終的なデバイス形態になった際に通電不良、発光不良等の原因となりうるけれども、低抵抗、動作速度の速い高性能なデバイスでは、これらは性能を発揮するに影響が無視できなくなっている。
【０００７】
本発明は、このような事情を鑑みて為されたものであり、誘電体マスクの除去において残渣を低減可能な、化合物半導体光デバイスを作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面は、化合物半導体光デバイスを作製する方法である。この方法は、（ａ）基板上に化合物半導体領域を形成する工程と、（ｂ）ヒータを用いて前記基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を前記化合物半導体領域上に誘導結合プラズマ−化学的気相成長法で堆積する工程と、（ｃ）前記誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程と、（ｄ）前記誘電体マスクを用いて、前記化合物半導体領域のドライエッチングを行って、メサ化合物半導体領域を形成する工程と、（ｅ）前記ドライエッチングの後に、前記誘電体マスクを除去する工程とを備え、前記誘電体マスク膜は、有機シラン系原料および酸素原料を含む成膜ガスを供給して行われ、前記誘電体マスクが単層のシリコン化合物からなる。
【０００９】
この方法によれば、誘導結合プラズマ−化学的気相成長法による堆積の際に、プラズマによる加熱によるだけでなくヒータを用いて基板を加熱しながら、シリコン化合物からなる誘電体マスク膜を形成するので、有機シラン系原料の消費が促進されて、その結果、残渣が低減される。
【００１０】
本発明に係る方法では、前記誘電体マスク膜の堆積は摂氏２００度以上の温度において行われることが好ましい。この方法によれば、残渣の発生が低減可能なマスク膜を形成できる。
【００１１】
本発明に係る方法では、誘電体マスク膜の堆積は摂氏２５０度を超える温度において行われることができる。摂氏２５０度を超える温度であれば、残渣は実質的に生じない。また、摂氏２８０度以上の温度であれば、残渣がゼロである。
【００１２】
本発明に係る方法では、前記誘電体マスク膜の堆積は摂氏３００度以下の温度において行われることが好ましい。摂氏３００度以下の温度であれば、化合物半導体領域の変質が避けられる。
【００１３】
本発明に係る方法では、前記有機シラン系原料はＴＥＯＳを含み、前記酸素原料は酸素分子を含み、前記誘電体マスクの材料はシリコン酸化物からなることができる。この方法によれば、膜厚を厚くしても膜中の応力が小さいシリコン酸化物を誘電体マスクのために形成できる。
【００１４】
本発明に係る方法では、前記ドライエッチングのためのガスは炭化水素を含むことができる。この方法によれば、化合物半導体のドライエッチングが可能であり、所望のメサ形状の化合物半導体領域を形成できる。
【００１５】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、誘電体マスクの除去において残渣を低減可能な、化合物半導体光デバイスを作製する方法が提供される。
【発明を実施するための最良の形態】
【００１７】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の化合物半導体光デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
図１（Ａ）は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す模式図である。ＩｎＰ半導体からなる表面１１ａを有する基板１１を準備する。基板１１は導電性を示しており、例えば、ｎ型ＩｎＰ半導体からなることができる。基板１１上に、III―Ｖ化合物半導体から成る活性領域１３を成長する。活性領域１３は、例えばバルク構造、単一量子井戸構造、多重量子井戸構造といった構造を有することができる。次いで、活性領域１３上に、III―Ｖ化合物半導体膜１５を成長してエピタキシャルウエハＥ１を形成する。III―Ｖ化合物半導体膜１５は、例えばｐ型ＩｎＰ半導体からなることができる。活性領域１３およびIII―Ｖ化合物半導体膜１５の成長は、例えば有機金属気相成長炉を用いて行われる。
【００１９】
図１（Ｂ）は、誘電体マスク膜を形成するマスク作製工程を示す図面である。誘電体マスク膜１７をIII―Ｖ化合物半導体膜１５上に形成する。誘電体マスク膜１７は、有機シラン系原料および酸素原料を含む成膜ガスを供給して誘導結合プラズマ気相成長（ＩＣＰ−ＣＶＤ）装置を用いて形成される。好ましく、誘電体マスク膜１７はシリコン化合物からなり、シリコン化合物は例えばシリコン酸化物等を含むことができる。誘電体マスク膜１７の厚みＨＦＩＬＭは１マイクロメートル以上である。次いで、誘電体マスク膜１７にパターンを形成して誘電体マスクを形成する。有機シラン系原料としては、例えばＴＥＯＳ等を用いることができ、また酸素原料としては例えばＯ２等を用いることができる。
【００２０】
図１（Ｂ）に示されるようにＩＣＰ−ＣＶＤ装置のステージ上にエピタキシャルウエハＥ１を搭載する。ステージ１は、基板の温度を調整するためのヒータ３を有する。ＳｉＨ４といったシラン系ガスを使用したプラズマエンハース気相成長法（ＰＥ−ＣＶＤ）によるＳｉＮ膜、および熱気相成長法（熱ＣＶＤ）によるＳｉＯ２膜は応力制御が不可能であるので、その膜の厚み大きくすることが不可能である。厚いＳｉＮ膜およびＳｉＯ２膜には、割れが発生する。しかしながら、ＩＣＰ−ＣＶＤ装置を用いて誘電体マスク膜１７を形成するので、膜の応力の制御が可能になる。これ故に、たとえば１マイクロメートル以上の厚みを有する厚膜のマスク膜が利用可能になる。応力の制御が可能なマスク膜は、ＴＥＯＳといった有機シラン系原料を用いＩＣＰ−ＣＶＤ法で形成できるシリコン酸化膜である。これ故に、半導体デバイスの作製において汚染が生じることはない。
【００２１】
既に記載されたように、ヒータを用いて基板１１を加熱しながら、化合物半導体領域上に誘電体マスク膜１７が堆積される。誘導結合プラズマ−化学的気相成長法による堆積の際に、プラズマによる加熱によるだけでなくヒータを用いて基板１１を加熱しながら、シリコン化合物からなる誘電体マスク膜１７を形成するので、有機シラン系原料の消費が促進されて、その結果、残渣が低減される。
【００２２】
以下に示されるように、誘電体マスク膜１７の堆積は摂氏２００度以上の基板温度において行われることが好ましい。この方法によれば、残渣の発生が低減可能なマスク膜を形成できる。また、摂氏２５０度を超える温度であれば、残渣が実質的に生じず、摂氏２８０度以上では、残渣が観測されない。さらに、誘電体マスク膜１７の堆積は摂氏３００度以下の温度において行われることが好ましい。摂氏３００度以上の温度で誘電体マスク１７を堆積した場合、誘電体膜の熱変形により膜応力が大きくなり歪が生じ、誘電体マスクに割れが導入されたり、誘電体マスクの剥がれ等の不具合が生じる。摂氏３００度以下の温度であれば、ある種の化合物半導体領域の変質が避けられる。例えば、化合物半導体領域がIII族として燐を含むときは、摂氏３００度以下の温度であれば、Ｖ族元素として燐を含む化合物半導体領域でも燐抜けがほとんで生じない。
【００２３】
基板温度とマスク除去後における残渣の組成比（C、O）分析の結果を示す。残渣の有無は、走査型電子顕微鏡を用いて判定した。また、化学分析はμオージェ法を用いた。残渣中の炭素（Ｃ）および酸素（Ｏ）の含有量を分析した。
マスク形成時の基板温度  炭素      酸素  残渣の有無
摂氏２５度              １５％    ９％  有り
摂氏１００度            １０％    ４％  有り
摂氏２００度              ５％    ３％  無し  半導体性能に影響無いレベル
摂氏２５０度              １％    １％  無し  半導体性能に影響無いレベル
摂氏２８０度              ０％    ０％  無し  半導体性能に影響無いレベル
摂氏３００度              ０％    ０％  無し  半導体性能に影響無いレベル
であった。なお、摂氏３００度を超える温度では、マスク膜を堆積するときにIII族として燐（Ｐ）を含む半導体表面が露出しているとき、半導体表面に表面の荒れ（微細な穴）が観察された。
【００２４】
図２（Ｂ）は、誘電体マスクのための多層構造および誘電体マスク膜を形成するマスク作製工程を示す図面である。この誘電体マスクの形成のための一例を説明する。まず、誘電体マスク膜１７上に第１のエッチングマスク材１９を形成する。好適な例では、第１のエッチング材１９は多層構造２１を有することができる。多層構造２１は第１〜第３の層からなる。第１の層は例えば硬化されたレジスト膜２３であり、具体的には、硬化レジスト膜２３は、レジストを塗布して１マイクロメートル以上のレジスト膜を形成した後に、摂氏１００度以上の温度で熱処理して形成される。第２の膜は例えばシリコン化合物膜２５、Ｔｉ、Ｃｒなどの金属膜、具体的にはスパッタなどの低温で成膜できる金属薄膜等であり、具体的には、スピンコート法で０．１マイクロメートル程度のシリコン酸化物薄膜を形成される。第３の膜２７は、例えば感光性レジスト膜であり、具体的には、感光性レジストをシリコン化合物膜２５上に塗布して形成される。
【００２５】
図３（Ａ）は、フォトリソグラフィ法を用いてレジストマスクを形成する工程を示す図面である。化合物半導体光デバイスのための光学マスクを用いて感光性レジスト膜２７を露光した後に、露光されたレジスト膜を現像する。図３（Ａ）を参照すると、フォトリソグラフィ法でレジストマスク２７ａが形成される。本実施例では、半導体レーザのメサストライプを作製するためのパターンを有するマスクが形成される。
【００２６】
図３（Ｂ）に示されるように、レジストマスク２７ａを用いてシリコン酸化物薄膜をエッチングして、シリコン酸化物マスク２５ａを作製する。本実施例では、このエッチングは、例えばＲＩＥエッチング装置を用いて行われる。エッチングガスは、例えばＣＦ４ガスを用いることができる。これにより、エッチング中に十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写されたシリコン酸化物マスク２５ａが得られる。この後に、レジストマスク２７ａを除去する。この除去は、例えばＯ２ガスによるプラズマアッシングにより行われる。
【００２７】
図４（Ａ）は、シリコン酸化物マスクを用いて硬化レジストマスクを形成する工程を示す図面である。シリコン酸化物マスク２５ａを用いて硬化レジスト膜２３をエッチングして硬化レジストマスク２３ａを形成する。本実施例では、エッチングは、例えばＲＩＥエッチング装置を用いて行われる。エッチングガスは、例えばＯ２ガスを用いることができる。これにより、十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写された硬化レジストマスク２３ａが得られる。この後に、シリコン酸化物マスク２５ａを除去する。この除去は、例えばＣＨＦ３ガスを用いたＲＩＥエッチングにより行われる。
【００２８】
図４（Ｂ）は、誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程を示す図面である。硬化レジストマスク２３ａを用いて誘電体マスク膜１７をエッチングする。本実施例では、このエッチングは、例えばＲＩＥエッチング装置を用いて行われる。エッチングガスは、例えばＣＨＦ３ガスを用いることができる。これにより、十分な選択比を維持できる。この結果、メサストライプを作製するためのパターンが転写された誘電体マスク１７ａが得られる。誘電体マスク１７ａの厚みＨＭＡＳＫは、１マイクロメートル以上である。この後に、硬化レジストマスク２３ａを除去する。この除去は、例えばＯ２ガスによるＲＩＥエッチング装置により行われる。また、上記のレジストマスク２７ａ、およびシリコン酸化物マスク２５ａの除去は、この硬化レジストマスク２３ａを除去する際、一度に除去することもできるので、このレジストマスク２７ａの除去工程、およびシリコン酸化物マスク２５ａの除去工程を省略することもできる。
【００２９】
誘電体マスク膜上に直接に感光レジストマスクを形成すると、感光レジストマスクのストライプパターンの断面形状が台形になる。この転写されたストライプパターンの幅の精度の誤差が大きくなる。３層マスクを用いると、感光レジストマスクのストライプパターンの断面形状が矩形になり、反応性イオンエッチングを用いた場合、パターンの転写精度を向上させることができる。
【００３０】
図５（Ａ）および図５（Ｂ）は、誘電体マスクを用いて、化合物半導体領域のドライエッチングを行ってメサ形状の化合物半導体領域を形成する工程を示す図面である。誘電体マスク１７ａを用いて、化合物半導体領域１５、１３、１１のドライエッチングを行う。本実施例では、このエッチングは、例えばＥＣＲ−ＲＩＥエッチング装置を用いて行われる。エッチングガスは、例えばＣＨ４ガスといった炭化水素を用いることができ、必要な場合には水素を加えることができる。このときのＥＣＲ−ＲＩＥエッチングの条件の一例は、
ＥＣＲの高周波電力：５０〜３００（Ｗ）
バイアス電力      ：５０〜３００（Ｗ）
エッチング圧力    ：０．５〜５  （Ｐａ）
ＣＨ４ガス流量    ：２０〜５０  （ｓｃｃｍ）
Ｈ２ガス流量      ：０〜５０  （ｓｃｃｍ）
である。
【００３１】
図５（Ａ）を参照すると、化合物半導体領域１０のIII―Ｖ化合物半導体膜１５のエッチングが進み、エッチングされたIII―Ｖ化合物半導体膜１５ａが形成されている。このエッチングの進行中に、図４（Ｂ）に示された誘電体マスク１７のエッジ１８ａ、１８ｂが消失している。つまり、エッチング中に、半導体領域１１、１３、１５がエッチングにより加工されるだけでなく、誘電体マスク１７の形状もエッチングの進行と共に変化する。このＥＣＲ−ＲＩＥ法では、図６（Ａ）に示されるように、エッチングが進行するにつれて、マスクエッジ１８ａ、１８ｂから変形が進行する。この変形はスパッタ成分により引き起こされ、誘電体マスクの変形は、垂直方向のエッチング速度の８〜１０倍の速度で進む。マスクの変形は、マスク上部のエッジからほぼ４５度の角度方向に進み、これによ
りマスク上部および側面と約１３５度の角度を成す傾斜面１８ｃ、１８ｄが形成される。
【００３２】
一方、ＰＥ−ＣＶＤ法によるＳｉＮ膜、および熱ＣＶＤ法によるＳｉＯ２膜を厚くすると、割れが生じるので、厚膜のマスク膜が得られない。これらの膜から形成された誘電体マスク２０を用いるエッチング方法でも、エッチング中に、半導体領域がエッチングにより加工されるだけでなく、マスクの形状もエッチングの進行と共に変化する。このエッチングでは、エッチングマスクとして厚さ０．３μｍ程度のＳｉＮ、ＳｉＯ２等の絶縁膜を用いてＲＩＥ法を用いる。ＲＩＥ法では、エッチングが進行するにつれて、マスク側面とマスク上面とからなるエッジ２０ａ、２０ｂから進行する（マスクエッジの変形）。図６（Ｂ）に示されるように、この変形はスパッタ成分により引き起こされマスク上部のエッジから４５度の角度方向に進み、これによりマスク上部および側面と約１３５度の角度を
成す傾斜面２０ｃ、２０ｄが形成される。マスクの変形は、垂直方向のエッチング速度の８〜１０倍の消失速度で進む。マスクの変形により側面が消失して傾斜面２０ｅ、２０ｆが形成されると、エッチングの進行に伴いマスク幅ＷＳが小さくなる（マスク幅の後退）。ドライエッチング中にマスク幅が縮小すると、メサ側面が裾を引くようになり、結果的にメサ幅はメサ上部に近づくにつれて狭くなる。このため、図７（Ｂ）に示されるように、エッチングされた半導体領域１２の形状が、裾を引くリッジ形状になる。したがって、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができない。つまり、ドライエッチングにより直角に近い段差を形成することができない。
【００３３】
図５（Ｂ）を参照すると、化合物半導体領域１０のIII―Ｖ化合物半導体膜１５ａ、１３、１１のエッチングが完了し、エッチングされたIII―Ｖ化合物半導体領域１５ｂ、１３ｂ、１１ｂが形成されている。一方、誘電体マスク１７ｂはエッチングにより変形されて誘電体マスク１７ｃになる。しかしながら、誘電体マスク１７ａは厚いので、エッチングの進行に伴いマスク幅が小さくなること（マスク幅の後退）はない。このため、半導体領域１１ｂ、１３ｂ、１５ｂの形状が、ほぼ垂直にエッチングされたリッジ形状になる。これ故に、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができる。つまり、図７（Ａ）に示されるように、エッチングの進行１０ａ、１０ｂ、１０ｃに伴い誘電体マスクの消失により傾斜面１８ｃ、１８ｄから傾斜面１８ｅ、１８ｆに変形していく。しかしながら、誘電体マスクのボトムの幅ＷＢが実質的に変化しないので、ドライエッチングにより直角に近い段差を形成できる。既に説明したように、誘電体マスク１７ａは厚いので、エッチングの進行に伴いマスク幅が小さくなること（マスク幅の後退）はない。これ故に、メサのエッチング角度を垂直に維持しながらドライエッチングを行うことができる。つまり、ドライエッチングにより直角に近い段差を形成できる。
【００３４】
引き続いて、化合物半導体光デバイスを作製する方法を説明する。図８（Ａ）は、化合物半導体光デバイスを作製する方法における埋め込み再成長工程を示す図面である。この工程においても、誘電体マスク１７ｃは除去されずに残されている。誘電体マスク１７ｃを用いてエッチングされた半導体領域１０ｃ上に電流ブロック領域２９を成長する。誘電体マスク１７ｃが設けられているメサ上には、化合物半導体が堆積されない。電流ブロック領域２９は、例えば、鉄ドープＩｎＰ、またはｐ型ＩｎＰ層およびｎ型ＩｎＰ層から成ることができる。電流ブロック領域２９の成長は、例えば例えば有機金属気相成長炉を用いて行われる。電流ブロック領域２９が形成された後に、誘電体マスク１７ｃを除去する。
【００３５】
図８（Ｂ）は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す図面である。半導体領域１０ｃのメサ上および電流ブロック領域２９上にｐ型III―Ｖ化合物半導体膜３１およびｐ型III―Ｖ化合物半導体コンタクト膜３３を成長する。これらの工程の後に、アノード電極およびカソード電極を形成する。これにより、化合物半導体光デバイスを作製する方法の主要な工程が説明された。
【００３６】
埋め込み半導体レーザといった化合物半導体光デバイスの一例は
基板１１：ｎ型ＩｎＰ基板
ｎ型III―Ｖ化合物半導体膜１３：ＳｉドープＩｎＰ（ｎ型クラッド）
活性領域１５：ＩｎＧａＡｓＰからなる量子井戸構造
埋め込み領域２９：ＦｅドープＩｎＰ（電流ブロック）
ｐ型III―Ｖ化合物半導体膜３１：ＺｎドープＩｎＰ（ｐ型クラッド）
ｐ型III―Ｖ化合物半導体コンタクト膜３３：ＺｎドープＩｎＧａＡｓ
である。
【００３７】
本実施の形態に係る方法では、メサ形状の化合物半導体領域を形成するためのエッチング中に、誘電体マスク１７は、該マスク１７の上面のエッジ１８ａ、１８ｂから徐々に後退すると共に、この後退に伴い、図６（Ａ）および図７（Ａ）に示されるように、該マスクの側面の高さＨＭは徐々に小さくなる。ドライエッチングの終了のときに側面の高さＨＭが０以下にならないために、誘電体マスク１７の厚みＨは、
Ｈ≧ｈ／３
の関係を満たすことが好ましい。この方法によれば、エッチング量が大きく高いメサ形状を作製することができる。例えば、ＳｉＯ２からなる誘電体マスクの高さが約１μｍであるとき、メサ側面の垂直性を保ちながらＩｎＰ半導体を３．５μｍ程度の深さまでエッチングできる。誘電体マスクの厚みＨは、エッチングにより作製されるべきメサの深さｈの３倍程度にすることが好ましい。これにより、ドライエッチング時の横方向へのマスク減退が無くなるので、垂直なエッチング側面を有するメサを作製可能となる。また、横方向のマスク減退を防ぐことができるので、マスク幅に従ったエッチング形状の実現が可能となりエッチング幅の制御性が向上する。
【００３８】
以上説明したように、本実施の形態に係るエッチング方法によれば、有機シラン系原料を用い気相成長装置にて誘電体マスクを形成する際、基板温度を加熱すると基板上の炭化物、酸化物による残渣を減らすことができる。したがって、誘電体マスクの除去後には、図９に示されるように、残渣は観察されない。また、誘電体マスク１７ａのためのシリコン化合物が誘導結合プラズマ−化学的気相成長法で形成されるので、低応力のため１マイクロメートル以上の厚みを有する誘電体マスク１７ａを得ることができる。厚膜の誘電体マスク１７ａを用いて化合物半導体領域のドライエッチングを行うので、エッチング中にマスクエッジの消失が生じてもマスク幅が小さくなることはない。これ故に、所望のメサ形状の化合物半導体領域を形成できる。低応力で厚膜の誘電体マスク膜は、例えば、ＩＣＰ放電を利用したプラズマＣＶＤ装置にＴＥＯＳ原料を供給すると共に、加熱された基板上にバイアスを印加しながらシリコン酸化物を堆積することにより得られる。
【００３９】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、埋め込み型半導体レーザといった化合物半導体光デバイスを作製する方法を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、ＩｎＰ半導体を基板とするＩｎＰ系埋め込み半導体レーザについて例示的に説明しているけれども、ＧａＡｓ半導体を基板とするＧａＡｓ系埋め込み半導体レーザでもできる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００４０】
【図１】図１（Ａ）は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す模式図である。図１（Ｂ）は、誘電体マスク膜を形成するマスク作製工程を示す図面である。
【図２】図２（Ａ）は、マスク作製工程において形成された誘電体マスク膜を有する基板生産物を示す図面である。図２（Ｂ）は、誘電体マスクのための多層構造を形成するマスク作製工程を示す図面である。
【図３】図３（Ａ）は、フォトリソグラフィ法を用いてレジストマスクを形成する工程を示す図面である。図３（Ｂ）は、レジストマスクを用いてシリコン酸化物マスクを形成する工程を示す図面である。
【図４】図４（Ａ）は、シリコン酸化物マスクを用いて硬化レジストマスクを形成する工程を示す図面である。図４（Ｂ）は、誘電体マスク膜にパターンを形成して誘電体マスクを形成する工程を示す図面である。
【図５】図５（Ａ）および図５（Ｂ）は、誘電体マスクを用いて、化合物半導体領域のドライエッチングを行ってメサ形状の化合物半導体領域を形成する工程を示す図面である。
【図６】図６（Ａ）は、本実施の形態における誘電体マスクの変形を示す模式図である。図６（Ｂ）は、ＰＥ−ＣＶＤ或いは熱ＣＶＤ法で形成された誘電体膜を用いる誘電体マスクの変形を示す模式図である。
【図７】図７（Ａ）は、本実施の形態における誘電体マスクを用いたエッチングを示す模式図である。図７（Ｂ）は、ＰＥ−ＣＶＤ或いは熱ＣＶＤ法で形成された誘電体膜を用いる誘電体マスクを用いたエッチングを示す模式図である。
【図８】図８（Ａ）は、化合物半導体光デバイスを作製する方法における埋め込み再成長工程を示す図面である。図８（Ｂ）は、化合物半導体光デバイスを作製する方法における結晶成長工程を示す図面である。
【図９】図９は、化合物半導体光デバイスを作製する方法における誘電体マスク除去後における半導体表面を模式的に示す図面である。
【符号の説明】
【００４１】
１…ステージ、３…ヒータ、１１…基板、１０…化合物半導体領域、１０ａ、１０ｂ、１０ｃ…エッチングされた化合物半導体領域、１１ａ…ＩｎＰ半導体表面、１１ｂ…III―Ｖ化合物半導体領域、１３…活性領域、１３ｂ…III―Ｖ化合物半導体領域、１５…III―Ｖ化合物半導体膜、１５ａ…III―Ｖ化合物半導体膜、１５ｂ…III―Ｖ化合物半導体領域、１７…誘電体マスク膜、１７ａ…誘電体マスク、１７ｂ、１７ｃ…変形された誘電体マスク、ＨＦＩＬＭ…誘電体マスク膜厚み、ＨＭＡＳＫ…誘電体マスク厚み、１９…第１のエッチングマスク材、２１…多層構造、２３…硬化されたレジスト膜、２３ａ…硬化レジストマスク、２５…シリコン化合物膜、２５ａ…シリコン酸化物マスク、２７…感光性レジスト膜、２７ａ…レジストマスク、１８ａ、１８ｂ…誘電体マスクエッジ、１８ｃ、１８ｄ…マスク傾斜面、１８ｅ、１８ｆ…マスク傾斜面、１０…化合物半導体領域、２９…電流ブロック領域、３１…ｐ型III―Ｖ化合物半導体膜、３３…ｐ型III―Ｖ化合物半導体コンタクト膜  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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