(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板上に、メモリセルトランジスタが形成されるメモリセル部と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路部とを備え、
前記メモリセル部内に形成された素子分離用の複数のトレンチと、
前記トレンチの壁面に沿って形成される窒化シリコン層と、
前記トレンチ内に形成された素子分離用の第１絶縁膜と、
前記窒化シリコン層の周囲に位置する前記主表面上から前記窒化シリコン層上に延在し、前記窒化シリコン層上に位置する部分の厚みが前記窒化シリコン層の周囲に位置する部分の厚み以上である第２絶縁膜と、
前記第２絶縁膜上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に第３絶縁膜を介して形成されるコントロールゲート電極と、
前記周辺回路部内に形成され、窒化シリコン層を介在することなく前記主表面上に形成された素子分離用の第４絶縁膜と、
前記周辺回路部内に形成されたゲート電極と、
を備えた、不揮発性半導体記憶装置。
【請求項２】
前記トレンチは、前記フローティングゲート電極の少なくとも一部をマスクとして前記半導体基板をエッチングすることにより形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記窒化シリコン層は、前記トレンチの壁面を酸化した後に窒化することにより形成される、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、前記周辺回路部内にＭＯＳ(Metal Oxide Semiconductor)トランジスタを備え、
前記第４絶縁膜の周囲に第５絶縁膜を形成し、該第５絶縁膜上に前記ＭＯＳトランジスタのゲート電極を形成した、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主表面上に、メモリセルトランジスタが形成されるメモリセル部と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路部とを備えた不揮発性半導体記憶装置の製造方法であって、
前記周辺回路部内に、素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成する工程の後に、前記周辺回路部内と前記メモリセル部内とに、第１絶縁膜を介して、第１導電膜を含むマスク膜を形成する工程と、
前記メモリセル部内に、前記マスク膜を用いて前記半導体基板をエッチングすることにより素子分離用の複数のトレンチを形成する工程と、
前記トレンチの壁面を酸化する工程と、
前記酸化後に前記トレンチの壁面を窒化することにより、前記トレンチの壁面に沿って延在する窒化シリコン層を形成する工程と、
前記トレンチ内に素子分離用の第２絶縁膜を形成する工程と、
前記第２絶縁膜を形成する工程の後に、前記マスク膜の厚みを減じることにより、前記第１導電膜を露出させる工程と、
前記第２絶縁膜を形成する工程の後に、前記周辺回路部内の前記マスク膜を除去し、ゲート酸化膜を形成する工程と、
前記メモリセル部内において露出した前記第１導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜、前記第３絶縁膜および前記第１導電膜をパターニングすることにより、フローティングゲート電極とコントロールゲート電極とを形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【請求項６】
前記トレンチの壁面を酸化する工程は、前記トレンチの壁面上に前記第１絶縁膜に達するように酸化膜を形成する工程を含み、
窒化シリコン層を形成する工程は、前記酸化膜上から前記トレンチの壁面を窒化することにより、前記酸化膜の周囲であって前記第１絶縁膜下に位置する領域に、前記トレンチに沿って延在するように窒化シリコン層を形成する工程を含む、請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記フローティングゲート電極は、前記第１導電膜上に積層された第３導電膜を有し、
前記第２導電膜を形成する工程は、
前記第２絶縁膜上に延在するように前記第１導電膜上に第３導電膜を形成する工程と、
前記第３導電膜を覆うように前記第３絶縁膜を形成する工程とを含み、
前記フローティングゲート電極と前記コントロールゲート電極とを形成する工程は、前記第２導電膜、前記第３絶縁膜、前記第３導電膜および前記第１導電膜をパターニングすることにより、前記フローティングゲート電極と前記コントロールゲート電極とを形成する工程を含む、請求項５または請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記半導体基板を選択的に酸化することにより前記素子分離絶縁膜を形成する、請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記不揮発性半導体記憶装置は、前記周辺回路部内にＭＯＳ(Metal Oxide Semiconductor)トランジスタを備え、
前記フローティングゲート電極と前記コントロールゲート電極とを形成する工程は、前記第２導電膜、前記第３絶縁膜および前記第１導電膜をパターニングすることにより、前記メモリセル部内に前記フローティングゲート電極と前記コントロールゲート電極とを形成するとともに前記周辺回路部内に前記ＭＯＳトランジスタのゲート電極を形成する工程を含む、請求項５または請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記フローティングゲート電極と前記ＭＯＳトランジスタのゲート電極は、前記第１導電膜上に第３導電膜を有し、
前記第２導電膜を形成する工程は、
前記第２絶縁膜上に延在するように前記第１導電膜上に前記第３導電膜を形成する工程と、
前記第３導電膜を覆うように前記第３絶縁膜を形成する工程とを含み、
前記フローティングゲート電極と前記コントロールゲート電極とを形成する工程は、前記第２導電膜、前記第３絶縁膜、前記第３導電膜および前記第１導電膜をパターニングすることにより、前記メモリセル部内に前記フローティングゲート電極と前記コントロールゲート電極とを形成するとともに前記周辺回路部内に前記ＭＯＳトランジスタのゲート電極を形成する工程を含む、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、素子分離絶縁膜の膨張に起因する結晶欠陥の発生を抑制しながら素子分離絶縁膜の周縁部近傍における絶縁膜の薄膜化を抑制することが可能な不揮発性半導体記憶装置の構造およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体記憶装置の高密度化を推進するためのトレンチ素子分離（STI : Shallow Trench isolation)は知られている。このSTIは、半導体基板にトレンチを形成し、そこにシリコン酸化膜等の絶縁膜を埋め込み、その絶縁膜を平坦化することで実現される。
【０００３】
図３０に、上記のSTIを採用した従来の不揮発性半導体記憶装置の断面図を示す。
【０００４】
図３０に示すように、不揮発性半導体記憶装置は、周辺回路部とメモリセル部とを備える。周辺回路部における半導体基板１の主表面に素子分離用のトレンチ２９とシリコン酸化膜２１を形成し、メモリセル部における半導体基板１の主表面に素子分離用のトレンチ３およびシリコン酸化膜２１を形成する。トレンチ３，２９の壁面には、窒化シリコン層２５が形成される。
【０００５】
メモリセル部には、メモリセルトランジスタを形成し、該メモリセルトランジスタは、半導体基板１の主表面上に熱酸化膜４を介して形成されたフローティングゲート電極８と、絶縁膜９と、コントロールゲート電極３５とを有する。
【０００６】
フローティングゲート電極８は、ドープトポリシリコン膜６で構成され、コントロールゲート電極３５は、ドープトポリシリコン膜１０とＷＳｉ膜１１とを有する。コントロールゲート電極３５上にはシリコン酸化膜１２を形成する。
【０００７】
周辺回路部には、ＭＯＳ(Metal Oxide Semiconductor)トランジスタを形成し、該ＭＯＳトランジスタは、熱酸化膜５を介して半導体基板１上に形成されたゲート電極１３を有する。ゲート電極１３は、ドープトポリシリコン膜１０とＷＳｉ膜１１とを有する。ゲート電極１３上にもシリコン酸化膜１２を形成する。
【０００８】
上記のメモリセルトランジスタとＭＯＳトランジスタとを覆うように、層間絶縁膜１４を形成する。層間絶縁膜１４はコンタクトホール１５を有し、コンタクトホール１５内にＷプラグ１６を形成する。層間絶縁膜１４上には、Ｗプラグ１６と電気的に接続される配線膜１７を形成する。
【０００９】
次に、上記の構造を有する不揮発性半導体記憶装置の製造方法について図３１〜図４１を用いて説明する。
【００１０】
図３１に示すように、半導体基板１の主表面上に熱酸化膜３０を形成し、熱酸化膜３０上にシリコン窒化膜１８を形成する。写真製版によりシリコン窒化膜１８上に所定形状のフォトレジスト３４を形成し、フォトレジスト３４をマスクとしてシリコン窒化膜１８と熱酸化膜３０をエッチングする。
【００１１】
フォトレジスト３４を除去した後、シリコン窒化膜１８をマスクとして半導体基板１をエッチングし、図３２に示すようにトレンチ３を形成する。このトレンチ３の内壁をＮＯやＮ2Ｏ等で窒化し、窒化シリコン層２５を形成する。
【００１２】
次に、シリコン酸化膜２１を堆積し、図３３に示すようにトレンチ３内にシリコン酸化膜２１を埋め込む。その後、図３４に示すように、シリコン酸化膜２１にＣＭＰ(Chemical Mechanical Polishing)を施す。
【００１３】
次に、図３５に示すように、シリコン酸化膜２１をフッ酸で所定量ウェットエッチングし、シリコン窒化膜１８を熱リン酸で除去し、熱酸化膜３０をフッ酸で除去する。
【００１４】
その後、メモリセル部のトンネル酸化膜となる熱酸化膜４を形成する。このとき、図３６に示すように、窒化シリコン層２５が半導体基板１の表面に現れる領域４０上では、熱酸化膜４が局所的に薄くなり、素子分離酸化膜の周囲で熱酸化膜４に薄肉部４ａが形成される。
【００１５】
次に、熱酸化膜４上にドープトポリシリコン膜６を形成し、ドープトポリシリコン膜６上にフォトレジスト３６を形成する。このフォトレジスト３６をマスクとして図３７に示すようにドープトポリシリコン膜６をエッチングする。
【００１６】
フォトレジスト３６を除去した後、ドープトポリシリコン膜６上に絶縁膜９を堆積し、図３８に示すように絶縁膜９上に所定形状のフォトレジスト３７を形成する。このフォトレジスト３７をマスクとしてエッチングを行なうことにより、周辺回路部上の絶縁膜９、ドープトポリシリコン膜６および熱酸化膜４を除去する。
【００１７】
次に、図３９に示すように、周辺回路部に熱酸化膜５を形成する。このとき、窒化シリコン層２５が半導体基板１の表面に現れる領域では、熱酸化膜５が局所的に薄くなり、素子分離酸化膜の周囲で熱酸化膜５に薄肉部が形成される。
【００１８】
熱酸化膜５および絶縁膜９上にドープトポリシリコン膜１０、ＷＳｉ膜１１およびシリコン酸化膜１２を堆積する。シリコン酸化膜１２上に図３９に示すように所定形状のフォトレジスト３８を形成し、フォトレジスト３８をマスクとしてシリコン酸化膜１２をエッチングする。
【００１９】
フォトレジスト３８を除去した後、シリコン酸化膜１２をマスクとしてＷＳｉ膜１１およびドープトポリシリコン膜１０をエッチングする。それにより、図４０に示すように、メモリセル部のコントロールゲート電極３５と周辺回路部のＭＯＳトランジスタのゲート電極１３とを形成する。
【００２０】
次に、図４１に示すように、周辺回路部を覆うフォトレジスト３９を形成し、フォトレジスト３９をマスクとしてメモリセル部の絶縁膜９とドープトポリシリコン膜６とをエッチングする。それにより、メモリセル部のフローティングゲート電極８を形成する。
【００２１】
その後、所定の不純物注入を行なった後、層間絶縁膜１４を堆積する。この層間絶縁膜１４にコンタクトホール１５を形成し、コンタクトホール１５内にＷプラグを形成し、層間絶縁膜１４上に配線膜１７を形成する。以上の工程を経て図３０に示す不揮発性半導体記憶装置が形成される。
【００２２】
ところで、上記の熱酸化膜４等の形成のための熱酸化処理を行なうと、トレンチ内壁から酸化が進行し、埋め込んだシリコン酸化膜２１が膨張することが懸念される。シリコン酸化膜２１が膨張すると、半導体基板１に大きな応力がかかり、半導体基板１における結晶欠陥密度が増大するという問題が生じる。
【００２３】
しかし、図３０に示す不揮発性半導体記憶装置では、トレンチ３，２９の内壁に窒化シリコン層２５を形成しているので、上記のようなシリコン酸化膜２１の膨張を抑制することができ、半導体基板１における結晶欠陥密度の増大を抑制することができる。
【００２４】
【発明が解決しようとする課題】
ところが、窒化シリコン層２５は、図３５に示すように半導体基板１の主表面にまで達するので、後の工程で熱酸化膜４を形成した際に、窒化シリコン層２５上で熱酸化膜４が成長が阻害される。そのため、図３６に示すように、窒化シリコン層２５上で熱酸化膜４の厚みが薄くなり、既に述べたように薄肉部４ａが形成されてしまう。
【００２５】
このような薄肉部４ａが存在することにより、この部分における絶縁耐圧が低下する等し、所望の電気特性や信頼性を確保することが困難となるという問題があった。
【００２６】
本発明は、上記の課題を解決するためになされたものであり、素子分離用のトレンチの内壁に窒化シリコン層を形成した不揮発性半導体記憶装置の電気特性および信頼性を向上させることを目的とする。
【００２７】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板に形成された素子分離用の複数のトレンチと、トレンチの壁面に沿って形成される窒化シリコン層と、トレンチ内に形成された素子分離用の第１絶縁膜と、窒化シリコン層の周囲に位置する上記主表面上から窒化シリコン層上に延在し、窒化シリコン層上に位置する部分の厚みが窒化シリコン層の周囲に位置するする部分の厚み以上である第２絶縁膜と、第２絶縁膜上に形成されたフローティングゲート電極と、フローティングゲート電極上に第３絶縁膜を介して形成されるコントロールゲート電極とを備える。
【００２８】
上記のようにトレンチの壁面に沿って窒化シリコン層を形成することにより、素子分離用の第１絶縁膜が酸化されて膨張することを抑制でき、半導体基板における結晶欠陥密度を低下させることができる。また、窒化シリコン層上に位置する第２絶縁膜の厚みを窒化シリコン層の周囲に位置する第２絶縁膜の厚み以上とすることにより、窒化シリコン層上での所望の電気特性および信頼性を確保することができる。
【００２９】
上記トレンチは、好ましくは、フローティングゲート電極の少なくとも一部をマスクとして半導体基板をエッチングすることにより形成される。
【００３０】
このようにフローティングゲート電極に対し自己整合的にトレンチ形成することにより、不揮発性半導体記憶装置の高密度化を行なえる。
【００３１】
上記窒化シリコン層は、好ましくは、トレンチの壁面を酸化した後に窒化することにより形成される。
【００３２】
それにより、窒化シリコン層の形成前にトレンチの側壁上端部に所望の厚みの酸化膜を予め形成することができ、その下に窒化シリコン層を形成することができる。その結果、窒化シリコン層により第２絶縁膜の成長が阻害されることを回避することができ、窒化シリコン層上に位置する第２絶縁膜の厚みを窒化シリコン層の周囲に位置する第２絶縁膜の厚み以上とすることができる。なお、トレンチ壁面の酸化によるバーズビークを窒化シリコン層の形成領域上に延在させた場合には、窒化シリコン層上に位置する第２絶縁膜の厚みを窒化シリコン層の周囲に位置する第２絶縁膜の厚みより大きくすることができる。
【００３３】
上記不揮発性半導体記憶装置は、メモリセルトランジスタが形成されるメモリセル部と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路部とを備える。そして、メモリセル部内に上記トレンチを形成する。
【００３４】
それにより、メモリセル部における素子（メモリセルトランジスタ）の高密度化を促進しながら結晶欠陥の発生を抑制し、かつメモリセル部内における電気特性および信頼性をも向上することができる。
【００３５】
上記周辺回路部内に、半導体基板を選択酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）することにより素子分離用の第４絶縁膜を形成してもよい。それにより、トレンチ分離の場合と比較して簡易なプロセスで第４絶縁膜を形成することができる。
【００３６】
第４絶縁膜の周囲に第５絶縁膜を形成し、第５絶縁膜上にＭＯＳトランジスタのゲート電極を形成する。
【００３７】
このようにメモリセル部と周辺回路部との双方に本発明のトレンチ分離構造を形成することにより、メモリセル部と周辺回路部との双方において、素子の高密度化を促進しながら結晶欠陥の発生を抑制し、かつ電気特性および信頼性をも向上することができる。
【００３８】
本発明に係る不揮発性半導体記憶装置の製造方法は、下記の各工程を備える。周辺回路部内に、素子分離絶縁膜を形成する。この素子分離絶縁膜を形成する工程の後に、周辺回路部内とメモリセル部内とに、第１絶縁膜を介して、第１導電膜を含むマスク膜を形成する。このマスク膜を用いて半導体基板をエッチングすることにより、メモリセル部内に、素子分離用の複数のトレンチを形成する。トレンチの壁面を酸化する。この酸化後にトレンチの壁面を窒化することにより、トレンチの壁面に沿って延在する窒化シリコン層を形成する。トレンチ内に素子分離用の第２絶縁膜を形成する。第２絶縁膜を形成する工程の後に、周辺回路部内のマスク膜を除去し、ゲート酸化膜を形成する。第２絶縁膜を形成する工程の後に、マスク膜の厚みを減じることにより、第１導電膜を露出させる。メモリセル部内において露出した第１導電膜上に第３絶縁膜を介して第２導電膜を形成する。第２導電膜、第３絶縁膜および第１導電膜をパターニングすることにより、フローティングゲート電極とコントロールゲート電極とを形成する。
【００３９】
上記のように第１絶縁膜の形成後にトレンチの壁面を酸化し、その後にトレンチの壁面を窒化しているので、第１絶縁膜下に窒化シリコン層を形成することができる。それにより、従来例のように窒化シリコン層上に酸化膜を成長させる場合とは異なり、窒化シリコン層上に所望の厚みの第１絶縁膜を形成することができる。それにより、上述のように不揮発性半導体記憶装置の電気特性および信頼性を向上することができる。
【００４０】
トレンチの壁面を酸化する工程は、好ましくは、トレンチの壁面上に第１絶縁膜に達するように酸化膜を形成する工程を含む。このとき、窒化シリコン層を形成する工程は、好ましくは、酸化膜上からトレンチの壁面を窒化することにより、酸化膜の周囲であって第１絶縁膜下に位置する領域に、トレンチに沿って延在するように窒化シリコン層を形成する工程を含む。
【００４１】
このようにトレンチの壁面上に予め形成した上記の酸化膜上からトレンチの壁面を窒化することにより、当該酸化膜の周囲であって第１絶縁膜下に窒化シリコン層を形成することができる。このとき、窒化シリコン層の形成領域上にバーズビークを形成することができ、この場合には窒化シリコン層上に位置する第１絶縁膜の厚みを、窒化シリコン層の周囲に位置する第１絶縁膜の厚み以上とすることができる。
【００４２】
フローティングゲート電極は、第１導電膜上に積層された第３導電膜を有してもよい。この場合、第２導電膜を形成する工程は、第２絶縁膜上に延在するように第１導電膜上に第３導電膜を形成する工程と、第３導電膜を覆うように第３絶縁膜を形成する工程とを含む。また、フローティングゲート電極とコントロールゲート電極とを形成する工程は、第２導電膜、第３絶縁膜、第３導電膜および第１導電膜をパターニングすることにより、フローティングゲート電極とコントロールゲート電極とを形成する工程を含む。
【００４３】
上記のように第１導電膜上に第３導電膜を積層することにより、導電膜の積層構造によりフローティングゲート電極を構成することができる。また、第１と第３導電膜を個別に形成することにより、第１および第３導電膜と接する他の要素との界面の状態を良好に保持しながら所望の厚みに第１および第３導電膜を形成することができる。また、第１および第３導電膜にドープされる不純物濃度を適切に調整することにより、フローティングゲート電極の抵抗値を所望のものとすることもできる。さらに、第３導電膜が第２絶縁膜上に延在するので、第３導電膜の表面積を第１導電膜の表面積よりも大きくすることができ、フローティングゲート電極の表面積を増大することができる。それにより、フローティングゲート電極とコントロールゲート電極間のカップリング比を向上することができる。
【００４４】
周辺回路部内に第４絶縁膜を形成した後にマスク膜を形成する。半導体基板を選択的に酸化することにより上記第４絶縁膜を形成してもよい。
【００４５】
このようにメモリセル部の形成前に周辺回路部内に素子分離用の第４絶縁膜を形成することにより、周辺回路部とメモリセル部にそれぞれ適切な素子分離構造を選択することができる。また、周辺回路部内にたとえばＬＯＣＯＳ法によって第４絶縁膜を形成することにより、トレンチ分離の場合と比較して簡易なプロセスで第４絶縁膜を形成することができる。
【００４６】
上記不揮発性半導体記憶装置は、周辺回路部内にＭＯＳトランジスタとを備える。フローティングゲート電極とコントロールゲート電極とを形成する工程は、第２導電膜、第３絶縁膜および第１導電膜をパターニングすることにより、メモリセル部内にフローティングゲート電極とコントロールゲート電極とを形成するとともに周辺回路部内にＭＯＳトランジスタのゲート電極を形成する工程を含む。
【００４８】
上記フローティングゲート電極と前記ＭＯＳトランジスタのゲート電極は、第１導電膜上に第３導電膜を有してもよい。この場合、第２導電膜を形成する工程は、第２絶縁膜上に延在するように第１導電膜上に第３導電膜を形成する工程と、第３導電膜を覆うように第３絶縁膜を形成する工程とを含み、フローティングゲート電極とコントロールゲート電極とを形成する工程は、第２導電膜、第３絶縁膜、第３導電膜および第１導電膜をパターニングすることにより、メモリセル部内にフローティングゲート電極とコントロールゲート電極とを形成するとともに周辺回路部内にＭＯＳトランジスタのゲート電極を形成する工程を含む。
【００４９】
この場合には、フローティングゲート電極とコントロールゲート電極間のカップリング比を向上しながら、周辺回路部内のＭＯＳトランジスタのゲート電極をも第１〜第３導電膜を含む多層構造とすることができる。
【００５０】
【発明の実施の形態】
以下、図１〜図２９を用いて、本発明の実施の形態について説明する。
【００５１】
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置の周辺回路部とメモリセル部の断面図である。なお、図１において、Ｗ方向とはメモリセル部の幅方向のことであり、Ｌ方向とはメモリセル部の長さ幅方向でありＷ方向と直交する方向のことである。
【００５２】
図１に示すように、周辺回路部における半導体基板１の主表面に素子分離用のシリコン酸化膜２を形成し、メモリセル部における半導体基板１の主表面に素子分離用のトレンチ３およびシリコン酸化膜２１を形成する。なお、上記シリコン酸化膜２を、周辺回路部に設けたトレンチ（図示せず）内に形成してもよい。
【００５３】
トレンチ３は、４００ｎｍ程度の深さを有し、後述するドープトポリシリコン膜６をマスクとして半導体基板１をエッチングすることにより自己整合的に形成される。それにより、不揮発性半導体記憶装置の高密度化が可能となる。
【００５４】
トレンチ３の内壁に沿って窒化シリコン層２５を形成する。この窒化シリコン層２５の存在により、シリコン酸化膜２１形成後の熱酸化処理でシリコン酸化膜２１が膨張するのを抑制できる。それにより、この膨張に起因する半導体基板１における結晶欠陥密度の増大を抑制することができる。
【００５５】
また、図１に示すように、窒化シリコン層２５上に位置する熱酸化膜（絶縁膜）４の厚みが、窒化シリコン層２５の周囲に位置する熱酸化膜４の厚み以上となっている。そのため、素子分離用のシリコン酸化膜２１のエッジ部に従来例で問題となっていた薄肉部４ａが存在せず、素子の電気特性および信頼性を向上することができる。
【００５６】
メモリセル部には、メモリセルトランジスタを形成し、該メモリセルトランジスタは、半導体基板１の主表面上に熱酸化膜（トンネル絶縁膜）４を介して形成されたフローティングゲート電極８と、絶縁膜９と、コントロールゲート電極３５とを有する。
【００５７】
熱酸化膜４の厚みは、１０ｎｍ程度である。フローティングゲート電極８は、１００ｎｍ程度の厚みのドープトポリシリコン膜６で構成される。フローティングゲート電極８上に、絶縁膜９を介してコントロールゲート電極３５を形成する。
【００５８】
絶縁膜９は、たとえば５ｎｍ程度の厚みの酸化膜と、１０ｎｍ程度の厚みの窒化膜と、５ｎｍ程度の厚みの酸化膜とを積層した３層絶縁膜（ＯＮＯ膜）で構成される。
【００５９】
コントロールゲート電極３５は、１００ｎｍ程度の厚みのドープトポリシリコン膜１０と１００ｎｍ程度の厚みのＷＳｉ膜１１とを有する。コントロールゲート電極３５上には２００ｎｍ程度の厚みのシリコン酸化膜１２を形成する。
【００６０】
周辺回路部には、ＭＯＳトランジスタを形成し、該ＭＯＳトランジスタは、熱酸化膜（ゲート絶縁膜）５を介して半導体基板１の主表面上に形成されたゲート電極１３を有する。ゲート電極１３は、ドープトポリシリコン膜１０とＷＳｉ膜１１とを有する。ゲート電極１３上にもシリコン酸化膜１２を形成する。
【００６１】
上記のメモリセルトランジスタとＭＯＳトランジスタとを覆うように１０００ｎｍ程度の厚みのシリコン酸化膜等よりなる層間絶縁膜１４を形成する。層間絶縁膜１４はコンタクトホール１５を有し、コンタクトホール１５内にＷプラグ１６を形成する。層間絶縁膜１４上には、Ｗプラグ１６と電気的に接続されるＡｌ−Ｃｕ等よりなる配線膜１７を形成する。
【００６２】
次に、上記の構造を有する不揮発性半導体記憶装置の製造方法について図２〜図１３を用いて説明する。
【００６３】
図２に示すように、周辺回路部における半導体基板１の主表面を選択的に酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）することにより、素子分離用のシリコン酸化膜（絶縁膜）２を形成する。
【００６４】
なお、トレンチ分離領域を形成するには、周知の手法で周辺回路部にトレンチを形成し、このトレンチ内にシリコン酸化膜等の絶縁膜を埋め込めばよい。このとき、メモリセル部には、まだ素子分離領域を形成しない。また、トレンチ内壁の窒化処理は行なわない。
【００６５】
次に、写真製版後、図示しないフォトレジストをマスクとして、リンイオンもしくはヒ素イオンを半導体基板１に注入し、図示しないｎウェルを形成する。その後、再度写真製版を行ない、図示しないフォトレジストをマスクとして、ボロンイオンを半導体基板１に注入し、図示しないｐウェルを形成する。
【００６６】
次に、メモリセル部のトンネル絶縁膜となる熱酸化膜４を形成する。この熱酸化膜４上に、ＣＶＤ(Chemical Vapor Deposition)法等を用いて、ドープトポリシリコン膜６を堆積し、続いて２００ｎｍ程度の厚みのシリコン窒化膜（絶縁膜）１８を堆積する。
【００６７】
写真製版により、シリコン窒化膜１８上にフォトレジスト１９を塗布した後、フォトレジスト１９を所定形状にパターニングする。このフォトレジスト１９をマスクとして、図３に示すように、シリコン窒化膜１８、ドープトポリシリコン膜６および熱酸化膜４をドライエッチングする。
【００６８】
フォトレジスト１９を除去した後、シリコン窒化膜１８、ドープトポリシリコン膜６および熱酸化膜４をマスク（マスク膜）として、半導体基板１をドライエッチングする。
【００６９】
それにより、図４に示すように、素子分離用のトレンチ３をメモリセル部に形成する。上記のマスク膜を用いてトレンチ３を形成することにより、ドープトポリシリコン膜（フローティングゲート電極の少なくとも一部となる導電膜）６に対し自己整合的にトレンチ３を形成することができる。
【００７０】
次に、トレンチ３の内壁を５０ｎｍ程度熱酸化する。それにより、図５に示すように、熱酸化膜２０を形成する。この時点で、最終的なフィールドエッジが確定する。このとき、バーズビークを形成することにより、バーズビークが熱酸化膜４に達し、窒化シリコン層２５の形成領域上に厚い酸化膜（絶縁膜）を形成することができる。
【００７１】
次に、トレンチ３の内壁をＮＯやＮ2Ｏのような窒素原子を含むガスにて熱窒化する。それにより、図６に示すように、窒化シリコン層２５を形成する。このとき、既に熱酸化膜４が形成されているので、従来例のようにフィールドエッジで局所的に熱酸化膜４が薄くなることはない。
【００７２】
また、周辺回路部はドープトポリシリコン膜６とシリコン窒化膜１８とで覆われているので、周辺回路部内の半導体基板１は窒化されない。よって、後の工程で周辺回路部のトランジスタのゲート酸化膜となる熱酸化膜５を形成する際にも、フィールドエッジで局所的に熱酸化膜４が薄くなることはない。
【００７３】
その後、図７に示すように、ＣＶＤ法等を用いて、５００ｎｍ程度のシリコン酸化膜（絶縁膜）２１を堆積し、トレンチ３内にシリコン酸化膜２１を埋め込むとともにシリコン窒化膜１８上にシリコン酸化膜２１を形成する。
【００７４】
次に、シリコン酸化膜２１の厚みを減じる。具体的には、たとえばＣＭＰ(Chemical Mechanical Polishing)によりシリコン酸化膜２１を研磨し、シリコン酸化膜２１の厚みを減じる。それにより、図８に示すように、シリコン窒化膜１８の表面を露出させる。
【００７５】
次に、シリコン酸化膜２１をフッ酸で所定量だけウェットエッチングした後、熱リン酸でシリコン窒化膜１８を除去する。つまり上記のマスク膜の厚みを減じる。それにより、図９に示すようにドープトポリシリコン膜６を露出させる。この時点で、本発明のトレンチ素子分離（ＳＴＩ）が形成される。
【００７６】
次に、ＣＶＤ法等により、酸化膜、窒化膜、酸化膜からなる３層構造の絶縁膜９を堆積する。この絶縁膜９上に、写真製版により、メモリセル部を覆うフォトレジスト２２を形成し、図１０に示すようにフォトレジスト２２をマスクとして周辺回路部の絶縁膜９およびドープトポリシリコン膜６をドライエッチングにより除去し、フッ酸で熱酸化膜４を除去する。
【００７７】
次に、図１１に示すように周辺回路部のトランジスタのゲート酸化膜となる２０ｎｍ程度の厚みの熱酸化膜５を形成する。このとき、メモリセル部では、絶縁膜９における窒化膜により、下地の酸化を防止できる。
【００７８】
次に、ＣＶＤ法等を用いて、周辺回路部のトランジスタのゲート電極１３およびメモリセル部のコントロールゲート電極３５となるドープトポリシリコン膜１０およびＷＳｉ膜１１と、シリコン酸化膜１２とを順に堆積する。写真製版によりシリコン酸化膜１２上に所定形状のフォトレジスト２３を形成し、フォトレジスト２３をマスクとしてシリコン酸化膜１２をエッチングする。
【００７９】
フォトレジスト２３を除去した後、パターニングしたシリコン酸化膜１２をマスクとして、ドープトポリシリコン膜（導電膜）１０およびＷＳｉ膜１１をドライエッチングする。それにより、図１２に示すように、周辺回路部のトランジスタのゲート電極１３およびメモリセル部のコントロールゲート電極３５を形成する。
【００８０】
次に、図１３に示すように、写真製版により周辺回路部を覆うフォトレジスト２４を形成し、フォトレジスト２４をマスクとして、メモリセル部の絶縁膜９、ドープトポリシリコン膜６をドライエッチングする。それにより、メモリセル部のフローティングゲート電極８を形成する。
【００８１】
写真製版後、フォトレジスト（図示せず）をマスクとしてリンイオンもしくはヒ素イオンを半導体基板１に注入し、メモリセルトランジスタのドレインを形成する。
【００８２】
さらに写真製版を行ない、周辺回路部およびメモリセルトランジスタのドレインをフォトレジスト（図示せず）で覆い、コントロールゲート電極３５に対して自己整合的にメモリセルトランジスタのソース側のシリコン酸化膜２１をドライエッチングにより除去する。その後、リンイオンもしくはヒ素イオンを半導体基板１に注入し、メモリセルトランジスタのソースを形成する。
【００８３】
さらに写真製版を行ない、フォトレジスト（図示せず）をマスクとしてリンイオンもしくはヒ素イオンを半導体基板１に注入し、周辺回路部のｎチャネルトランジスタのソース／ドレインを形成する。
【００８４】
さらに写真製版を行ない、フォトレジスト（図示せず）をマスクとしてボロンイオンもしくはＢＦ2イオンを半導体基板１に注入し、周辺回路部のｐチャネルトランジスタのソース／ドレインを形成する。
【００８５】
次に、ＣＶＤ法等により、周辺回路部のトランジスタおよびメモリセルトランジスタを覆うようにシリコン酸化膜等よりなる層間絶縁膜１４を堆積する。写真製版を行ない、フォトレジスト（図示せず）をマスクとして層間絶縁膜１４をドライエッチングし、コンタクトホール１５を形成する。
【００８６】
次に、５００ｎｍ程度のタングステン（Ｗ）を堆積した後、エッチバックを行ない、Ｗプラグ１６を形成する。続いて層間絶縁膜１４上にＡｌ−Ｃｕ膜を堆積し、写真製版を行ない、フォトレジスト（図示せず）をマスクとしてＡｌ−Ｃｕ膜をドライエッチングする。それにより、配線膜１７を形成する。
【００８７】
以上の工程を経て、図１に示す不揮発性半導体記憶装置を形成することができる。
【００８８】
（実施の形態２）
次に、図１４および図１５を用いて、本発明の実施の形態２について説明する。図１４は、本実施の形態における不揮発性半導体記憶装置の断面図である。
【００８９】
図１４に示すように、本実施の形態における不揮発性半導体記憶装置では、フローティングゲート電極８は、１００ｎｍ程度の厚みのドープトポリシリコン膜６と、ドープトポリシリコン膜６上に形成された５０ｎｍ程度の厚みのドープトポリシリコン膜（導電膜）７とで構成される。それ以外の構成については、実施の形態１の場合と同様であるので、重複説明は省略する。
【００９０】
上記のようにフローティングゲート電極８が導電膜の積層構造を有することにより、ドープトポリシリコン膜６，７と接する他の要素との界面の状態を良好に保持しながらこれらを形成することができ、またドープトポリシリコン膜６，７に導入する不純物濃度を適切に調整することによりフローティングゲート電極８の抵抗値を所望のものとすることができる。
【００９１】
さらに、ドープトポリシリコン膜６，７の厚みも所望のものとすることができ、それぞれの形成を容易に行なえる。
【００９２】
さらに、ドープトポリシリコン膜７がシリコン酸化膜２１上に延在するので、ドープトポリシリコン膜７の表面積をドープトポリシリコン膜６の表面積よりも大きくすることができる。それにより、フローティングゲート電極８の表面積を増大することができ、フローティングゲート電極８とコントロールゲート電極３５間のカップリング比を向上することができる。
【００９３】
次に、図１５を用いて、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
【００９４】
まず実施の形態１と同様の工程を経てドープトポリシリコン膜６の表面を露出させる。このドープトポリシリコン膜６上に、ＣＶＤ法等を用いて、ドープトポリシリコン膜７を堆積する。
【００９５】
このとき、ドープトポリシリコン膜６に含まれる不純物濃度と、ドープトポリシリコン膜７含まれる不純物濃度とを異ならせる。具体的には、ドープトポリシリコン膜６に含まれる不純物濃度を低く抑え、ドープトポリシリコン膜７に含まれる不純物濃度をそれよりも高くする。
【００９６】
それにより、ドープトポリシリコン膜６と下地との界面の状態を良好に保ちながらドープトポリシリコン膜６を形成することができ、かつフローティングゲート電極８を低抵抗化することができる。
【００９７】
写真製版後、ドープトポリシリコン膜７上にフォトレジスト２６を形成し、このフォトレジスト２６をマスクとしてドープトポリシリコン膜７をエッチングする。それにより、シリコン酸化膜２１上に延在するようにドープトポリシリコン膜７を形成する。
【００９８】
なお、ドープトポリシリコン膜７の厚みをドープトポリシリコン膜６の厚みよりも薄くすることにより、薄い下地膜の上でも容易にドープトポリシリコン膜７のパターニングを行なえる。
【００９９】
上記のようにしてドープトポリシリコン膜７をパターニングした後、フォトレジスト２６を除去する。その後は、実施の形態１と同様の工程を経て図１４に示す不揮発性半導体記憶装置を形成することができる。
【０１００】
（実施の形態３）
次に、図１６〜図２７を用いて、本発明の実施の形態３について説明する。図１６は、本実施の形態における不揮発性半導体記憶装置の断面図である。
【０１０１】
図１６に示すように、本実施の形態における不揮発性半導体記憶装置では、周辺回路部にトレンチ２９を設け、トレンチ２９内にシリコン酸化膜２１を形成し、周辺回路部のトランジスタのゲート電極１３がドープトポリシリコン膜６，１０とＷＳｉ膜１１との積層構造を有している。
【０１０２】
また、トレンチ２９の壁面に沿って窒化シリコン層２５を形成し、この窒化シリコン層２５上に位置する熱酸化膜（絶縁膜）５の厚みが、窒化シリコン層２５の周囲に位置する熱酸化膜５の厚み以上となっている。
【０１０３】
それ以外の構成については実施の形態１の場合と基本的に同様であるので、重複説明は省略する。
【０１０４】
本実施の形態の場合も、実施の形態１の場合と基本的に同様の構成を有しているので、実施の形態１の場合と同様の効果が得られる。それに加え、本実施の形態によれば、周辺回路部のトレンチ分離領域においても窒化シリコン層２５を形成しているので、周辺回路部内に位置する半導体基板１における結晶欠陥密度の増大をも抑制することができる。
【０１０５】
また、周辺回路部においても窒化シリコン層２５上に位置する熱酸化膜５の厚みが、窒化シリコン層２５の周囲に位置する熱酸化膜５の厚み以上となっているので、周辺回路部においても素子の電気特性および信頼性を向上することができる。
【０１０６】
次に、図１７〜図２７を用いて、本実施の形態３における不揮発性半導体記憶装置の製造方法について説明する。
【０１０７】
予め半導体基板１にｎウェル領域とｐウェル領域とを形成した後、１０ｎｍ程度の熱酸化膜２６を形成する。写真製版により熱酸化膜２６上に周辺回路部を覆うフォトレジスト２７を形成し、図１７に示すように、フォトレジスト２７をマスクとして熱酸化膜２６をフッ酸で選択的に除去する。
【０１０８】
フォトレジスト２７を除去した後、メモリセル部のトンネル絶縁膜となる１０ｎｍ程度の熱酸化膜４を形成する。このとき、周辺回路部では、熱酸化膜２６をさらに酸化することになるので、熱酸化膜４よりも厚い熱酸化膜５が形成される。この熱酸化膜５が、周辺回路部のトランジスタのゲート絶縁膜となる。
【０１０９】
次に、実施の形態１と同様の手法でドープトポリシリコン膜６とシリコン窒化膜１８とを堆積し、写真製版により所定形状のフォトレジスト２８をシリコン窒化膜１８上に形成する。このフォトレジスト２８をマスクとして、図１８に示すように、シリコン窒化膜１８、ドープトポリシリコン膜６、熱酸化膜４および熱酸化膜５をドライエッチングする。それにより、メモリセル部と周辺回路部における素子分離用のトレンチ形成領域を露出させる。
【０１１０】
フォトレジスト２８を除去した後、パターニングしたシリコン窒化膜１８、ドープトポリシリコン膜６、熱酸化膜４および熱酸化膜５をマスクとして、半導体基板１をドライエッチングする。それにより、図１９に示すように、４００ｎｍ程度の深さのトレンチ３，２９を形成する。
【０１１１】
このようにメモリセル部と周辺回路部のトレンチ３，２９を同一工程で形成することにより、プロセスを簡略化することができる。
【０１１２】
次に、図２０に示すようにトレンチ３，２９の内壁を５０ｎｍ程度熱酸化して熱酸化膜２０，３０を形成する。この状態で実施の形態１の場合と同様の手法でトレンチ３，２９の内壁を窒化する。それにより、図２１に示すように窒化シリコン層２５をメモリセル部と周辺回路部の双方に形成する。
【０１１３】
本実施の形態の場合も、窒化シリコン層２５の形成前に既に熱酸化膜４，５が形成されているので、フィールドエッジで従来例のように熱酸化膜４，５が局所的に薄くなることはない。
【０１１４】
次に、図２２に示すように５００ｎｍ程度のシリコン酸化膜２１を堆積する。それにより、トレンチ３，２９内にシリコン酸化膜２１を埋め込む。その後、実施の形態１の場合と同様に、シリコン酸化膜２１にＣＭＰを施し、図２３に示すようにシリコン窒化膜１８を露出させる。
【０１１５】
次に、フッ酸でシリコン酸化膜２１を所定量だけウェットエッチングし、熱リン酸でシリコン窒化膜１８を除去し、ドープトポリシリコン膜６の表面を露出させる。それにより、図２４に示すようにトレンチ分離（ＳＴＩ）が形成される。
【０１１６】
次に、実施の形態１と同様の手法で絶縁膜９を形成し、図２５に示すように写真製版を行なって絶縁膜９上に所定形状のフォトレジスト３１を形成する。フォトレジスト３１は、周辺回路部のトランジスタのゲート電極形成領域上に開口を有する。このフォトレジスト３１をマスクとして絶縁膜９をドライエッチングすることにより、周辺回路部のトランジスタのゲート電極形成領域におけるドープトポリシリコン膜６の表面を露出させる。
【０１１７】
フォトレジスト３１を除去した後、実施の形態１と同様の手法で、ドープトポリシリコン膜１０、ＷＳｉ膜１１およびシリコン酸化膜１２を堆積する。このとき周辺回路部では、図２６に示すように、絶縁膜９を除去した領域で、ドープトポリシリコン膜１０とドープトポリシリコン膜６とが接し、これらが電気的に接続され、ドープトポリシリコン膜６が周辺回路部のトランジスタの下層ゲート電極となる。
【０１１８】
写真製版によりシリコン酸化膜１２上に所定形状のフォトレジスト３２を形成し、フォトレジスト３２をマスクとしてシリコン酸化膜１２をドライエッチングする。
【０１１９】
フォトレジスト３２を除去した後、図２７に示すように、パターニングしたシリコン酸化膜１２をマスクとしてＷＳｉ膜１１、ドープトポリシリコン膜１０、絶縁膜９、ドープトポリシリコン膜６をドライエッチングする。それにより、周辺回路部のトランジスタのゲート電極１３と、コントロールゲート電極３５と、フローティングゲート電極８とが形成される。
【０１２０】
それ以降は、実施の形態１と同様の工程を経て、図１６に示す不揮発性半導体記憶装置が形成される。
【０１２１】
（実施の形態４）
次に、図２８および図２９を用いて、本発明の実施の形態４について説明する。図２８は、本実施の形態における不揮発性半導体記憶装置の断面図である。
【０１２２】
図２８に示すように、本実施の形態における不揮発性半導体記憶装置では、フローティングゲート電極８が、１００ｎｍ程度の厚みのドープトポリシリコン膜６と、ドープトポリシリコン膜６上に形成された５０ｎｍ程度の厚みのドープトポリシリコン膜７とで構成される。
【０１２３】
また、周辺回路部のゲート電極１３が、ドープトポリシリコン膜６，７，１０と、ＷＳｉ膜１１との積層構造を有している。それ以外の構成については、実施の形態３の場合と基本的に同様であるので、重複説明は省略する。
【０１２４】
上記のようにフローティングゲート電極８が導電膜の積層構造を有するので、実施の形態２の場合と同様に、ドープトポリシリコン膜６，７と接する他の要素との界面の状態を良好に保持しながら、フローティングゲート電極８の抵抗値を所望のものとすることができる。
【０１２５】
また、ドープトポリシリコン膜６，７の厚みも所望のものとすることができ、フローティングゲート電極８とコントロールゲート電極３５間のカップリング比をも向上することができる。
【０１２６】
次に、図２９を用いて、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
【０１２７】
まず実施の形態３と同様の工程を経てドープトポリシリコン膜６の表面を露出させる。このドープトポリシリコン膜６上に、実施の形態２の場合と同様の手法で、ドープトポリシリコン膜７を堆積する。
【０１２８】
写真製版後、ドープトポリシリコン膜７上にフォトレジスト３３を形成し、このフォトレジスト３３をマスクとしてドープトポリシリコン膜７をエッチングする。それにより、シリコン酸化膜２１上に延在するようにドープトポリシリコン膜７を形成する。
【０１２９】
このようにしてドープトポリシリコン膜７をパターニングした後、フォトレジスト３３を除去する。その後は、実施の形態３と同様の工程を経て図２８に示す不揮発性半導体記憶装置を形成することができる。
【０１３０】
（実施の形態５）
上述の実施の形態３では、図１９に示すように周辺回路部のトレンチ２９とメモリセル部のトレンチ３とを同時に形成したが、周辺回路部のトレンチ２９をメモリセル部のトレンチ３より先に形成してもよい。このとき、周辺回路部のトレンチ２９の内壁は窒化しない。
【０１３１】
また、図１８に示す工程で、メモリセル部上に位置するフォトレジスト２８にのみ開口を設け、周辺回路部を覆う部分に開口を設けない。このフォトレジスト２８をマスクとしてメモリセル部内に位置するシリコン窒化膜１８、ドープトポリシリコン膜６および熱酸化膜４のみをエッチングする。
【０１３２】
それ以外は実施の形態３と同様の工程を経て、図１６に示す不揮発性半導体記憶装置を形成することができる。
【０１３３】
なお、周辺回路部のトレンチ分離の代わりにＬＯＣＯＳ法により形成したシリコン酸化膜を素子分離用の絶縁膜として使用してもよい。この場合、周辺回路部の素子分離用のシリコン酸化膜を、メモリセル部のトレンチ３の形成前に形成する。
【０１３４】
それにより、図１６に示す周辺回路部のトレンチ２９およびシリコン酸化膜２１の代わりに、図１に示すシリコン酸化膜２を有する不揮発性半導体記憶装置を形成することができる。
【０１３５】
（実施の形態６）
実施の形態５において、フローティングゲート電極８を、ドープトポリシリコン膜６とドープトポリシリコン膜７との積層構造としてもよい。この場合、実施の形態２と同様の手法で、ドープトポリシリコン膜６上にドープトポリシリコン膜７を形成する。
【０１３６】
それ以降は実施の形態５と同様の工程を経て、本実施の形態の不揮発性半導体記憶装置を形成することができる。すなわち、実施の形態５においてフローティングゲート電極８を、ドープトポリシリコン膜６とドープトポリシリコン膜７との積層構造とした不揮発性半導体記憶装置を形成することができる。
【０１３７】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１３８】
【発明の効果】
本発明によれば、トレンチの壁面に沿って窒化シリコンを形成しているので素子分離絶縁膜の膨張に起因して半導体基板に結晶欠陥が発生することを抑制することができ、また窒化シリコン上の絶縁膜の厚みが薄くなるのを阻止できるので素子の電気特性および信頼性を向上することができる。したがって、不揮発性半導体記憶装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における不揮発性半導体記憶装置の断面図である。
【図２】  図１に示す不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３】  図１に示す不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４】  図１に示す不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図５】  図１に示す不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図６】  図１に示す不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図７】  図１に示す不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図８】  図１に示す不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図９】  図１に示す不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１０】  図１に示す不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１１】  図１に示す不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図１２】  図１に示す不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図１３】  図１に示す不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図１４】  本発明の実施の形態２における不揮発性半導体記憶装置の断面図である。
【図１５】  図１４に示す不揮発性半導体記憶装置の製造工程における特徴的な工程を示す断面図である。
【図１６】  本発明の実施の形態３における不揮発性半導体記憶装置の断面図である。
【図１７】  図１６に示す不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１８】  図１６に示す不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１９】  図１６に示す不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図２０】  図１６に示す不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図２１】  図１６に示す不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図２２】  図１６に示す不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図２３】  図１６に示す不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図２４】  図１６に示す不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図２５】  図１６に示す不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２６】  図１６に示す不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図２７】  図１６に示す不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図２８】  本発明の実施の形態４における不揮発性半導体記憶装置の断面図である。
【図２９】  図２８に示す不揮発性半導体記憶装置の製造工程における特徴的な工程を示す断面図である。
【図３０】  従来の不揮発性半導体記憶装置の断面図である。
【図３１】  従来の不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３２】  従来の不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図３３】  従来の不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図３４】  従来の不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図３５】  従来の不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図３６】  従来の不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図３７】  従来の不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図３８】  従来の不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図３９】  従来の不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図４０】  従来の不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図４１】  従来の不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【符号の説明】
１  半導体基板、２，１２，２１  シリコン酸化膜、３，２９  トレンチ、４，５，２０，２６，３０  熱酸化膜、６，７，１０  ドープトポリシリコン膜、８  フローティングゲート電極、９  絶縁膜、１１  ＷＳｉ膜、１３  ゲート電極、１４  層間絶縁膜、１５  コンタクトホール、１６  Ｗプラグ、１７  配線膜、１８  シリコン窒化膜、１９，２２，２３，２４，２７，２８，３１，３２，３３，３４，３６，３７，３８，３９  フォトレジスト、２５  窒化シリコン層、３５  コントロールゲート電極、４０  領域。
【図１】
0004911826.tif 000002
【図２】
0004911826.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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