(57)【特許請求の範囲】
【請求項１】
第１電位を基板電位とし、Ｐ型ポリシリコンをゲート電極とするＰチャネル形の第１ＭＩＳＦＥＴと、基板電位が第２電位でＮ型ポリシリコンをゲート電極とするＮチャネル形の第２ＭＩＳＦＥＴとを含む回路と、
ゲートがいずれかのドレイン端子に接続され、ソース端子が共通であるＰ型ポリシリコンをゲート電極とする前記Ｐチャネル形の第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴと、
ゲートに第１信号が入力され、ドレイン端子が前記第３ＭＩＳＦＥＴのドレイン端子に接続されるＮ型ポリシリコンをゲート電極とする前記Ｎチャネル形の第５ＭＩＳＦＥＴと、
ゲートに第２信号が入力され、ドレイン端子が前記第４ＭＩＳＦＥＴのドレイン端子に接続され、ソース端子が前記第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリシリコンをゲート電極とする前記Ｎチャネル形の第６ＭＩＳＦＥＴとを有する半導体装置であって、
前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴのチャネル不純物濃度が前記第２ＭＩＳＦＥＴのチャネル不純物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴの基板電位が前記第２電位よりも低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３ＭＩＳＦＥＴ及び前記第４ＭＩＳＦＥＴのチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低く、前記第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴの基板電位が前記第１電位よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１信号は前記第１電位よりも低く、前記第２電位よりも高い電位であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にその半導体装置のセンスアンプ部分や差動増幅回路部分の構成に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明において参照される文献のリストは以下のとおりであり、文献の参照は文献番号をもってすることとする。
（１）［文献１］：超ＬＳＩメモリ  伊藤清男著、培風館、１９９４年１１月５日初版発行
（２）［文献２］：Ｆｕｎｄａｍｅｎｔａｌ  ｏｆ  Ｍｏｄｅｒｎ  ＶＬＳＩ  Ｄｅｖｉｃｅｓ、Ｃａｍｂｒｉｄｇｅ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ  １９９８
（３）［文献３］：特開平８−１６７６６１号公報
（４）［文献４］：特開２０００−１９６０１７号公報
本発明者が検討した技術として、半導体装置のセンスアンプ部分の構成については、以下のような技術が考えられる。以下は、公知とされた技術ではないが、本発明の前提として本発明者によって検討された技術であり、その概要を図面を用いて説明する。図１６は、本発明者によって検討された、ＤＲＡＭチップ内のトランジスタチャネル領域とセンスアンプのレイアウト図（ａ）、及びセンスアンプの主要部分であるセンスアンプクロスカップル部分のレイアウト図（ｂ）と断面図（ｃ）の概略を示す。また、図１７にはセンスアンプクロスカップル部分とコモンソース線の一部の回路図を示す。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、コスト低減、プロセス簡易化のために、ＰＭＯＳ、ＮＭＯＳトランジスタのゲート材料としてＮ+ポリシリコンを用いていた。ＤＲＡＭでは、メモリアレーＭＡ内にあるセンスアンプブロックＳＡＢのＮＭＯＳトランジスタのチャネル領域ＰＩＮＰ（ＳＡ）の不純物濃度は、濃度ｐ（ＳＡ）で一定である。同様にメモリアレーＭＡ内にあるセンスアンプブロックＳＡＢのＰＭＯＳトランジスタのチャネル領域ＮＩＮＰ（ＳＡ）の不純物濃度はｎ（ＳＡ）で一定である。これらの濃度は、周辺回路ｐｅｒｉのＮＭＯＳトランジスタのチャネル領域であるＰＩＮＰ（ｐｅｒｉ）の不純物濃度ｐ（ｐｅｒｉ）と、ＰＭＯＳトランジスタのチャネル領域であるＮＩＮＰ（ｐｅｒｉ）の不純物濃度ｐ（ｐｅｒｉ）にそれぞれ等しい。
【０００４】
さらに、センスアンプクロスカップル部分ＣＣのトランジスタは、図１６（ｂ），（ｃ）及び図１７のようなＮ+ポリシリコンをゲートとするＮ+ポリシリコンゲートＮ+ｐｏｌｙのＰＭＯＳ（以下Ｎ+ゲートＰＭＯＳ）であるＱｐ０’，Ｑｐ１’とＮ+ポリシリコンをゲートとするＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮＭＯＳ（以下Ｎ+ゲートＮＭＯＳ）であるＱｎ０，Ｑｎ１からなる。Ｎ+ゲートＰＭＯＳＱｐ０’，Ｑｐ１’のトランジスタは、埋め込みチャネル構成で、しきい値電圧のばらつきが大きくなる問題がある。センスアンプにおけるペアトランジスタしきい値ばらつきの影響は、［文献１］に詳細が記されている。しきい値ばらつきによるペアＭＯＳ間のしきい値差は、センスアンプ動作において実効信号量を減少させるため、読み間違えの原因となる。このトランジスタのしきい値ばらつきは、プロセス工程でのばらつき起因、レイアウト起因などにより生じる。これまでの構成において、このしきい値ばらつきを低減するために、比較的ゲート長の大きなトランジスタを用いたり、レイアウトではばらつきの少ないパターンを採用して、しきい値ばらつきを低減している。
【０００５】
【発明が解決しようとする課題】
ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。たとえば、半導体装置の微細加工が進むにつれ、上記手法だけでは、十分なしきい値ばらつき低減効果が得られなくなってきた。前述した図１７において、Ｎ+ゲートＰＭＯＳＱｐ０’，Ｑｐ１’では、チャネル構成が埋め込みチャネルであり、しきい値ばらつきが大きくなる。また、Ｎ+ゲートＮＭＯＳＱｎ０，Ｑｎ１はＮ+ポリシリコンをゲートとしており、表面チャネルとなるため、Ｎ+ゲートＰＭＯＳに比べてしきい値ばらつきは小さい。しかし、表面チャネルのトランジスタでも、微細加工による、メモリアレーの縮小とともに、センスアンプのレイアウトを縮小することが必要とされており、小面積でばらつきの少ないレイアウトを実現することが難しくなってきている。
【０００６】
また、トランジスタのしきい値調節用チャネル不純物打ち込み（以下チャネルインプラと呼ぶ）工程を起因としたしきい値ばらつきがあり、ばらつき量全体では約数十ｍＶ〜百数十ｍＶ以上となっている。これによって、センスアンプが実際に感知する実効的な信号が減少し、センスアンプにおいて読み誤る可能性が大きくなり、不良ビットが増加することになる。さらに、高集積・大容量ＤＲＡＭでは、データ線振幅電圧の低電圧化や、構造的にメモリセル容量が少なくなっていくため、メモリセル読み出し信号量自体が減少する。そのため、安定した動作のためには、しきい値ばらつきを低減することが必須となる。
【０００７】
そこで、本発明では、信号量を減少させるセンスアンプトランジスタのしきい値差を低減することを目的とし、センスアンプ増幅時のノイズ成分の１つであるトランジスタしきい値ばらつきの影響を小さくして、メモリセルから読み出した微小信号をセンスアンプにおいて正確に感知・増幅することができる半導体装置を提供するものである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明では、しきい値調整用のチャネル不純物導入量（以下チャネルインプラ量）によるしきい値ばらつきを減少させるために、トランジスタ作製工程におけるチャネルインプラ量を減らし、しきい値ばらつきを低減し、しきい値差の小さいセンスアンプを実現する。さらに、リーク電流が問題となるしきい値であれば、基板バイアスを利用してしきい値低下分を補償して、低消費電力でしきい値ばらつきの小さいセンスアンプを実現するものである。
【００１１】
すなわち、本発明による半導体装置は、複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルと、前記複数のデータ線のそれぞれに対応して設けられ、交差結合されたＰ型ポリシリコンをゲート電極とする第１導電形の第１ＭＩＳＦＥＴ対を含む複数のセンスアンプと、Ｐ型ポリシリコンをゲート電極とする前記第１導電形の第２ＭＩＳＦＥＴを含み、前記メモリセルのいずれかを選択するためのデコーダ回路とを有する半導体装置に適用され、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記第２ＭＩＳＦＥＴのチャネル不純物濃度よりも低いことを特徴とするものである。
【００１２】
また、本発明による他の半導体装置は、第１電位を基板電位とし、Ｐ型ポリシリコンをゲート電極とする第１導電形の第１ＭＩＳＦＥＴと、基板電位が第２電位でＮ型ポリシリコンをゲート電極とする第２導電形の第２ＭＩＳＦＥＴとを含む回路と、ゲートがいずれかのドレイン端子に接続され、ソース端子が共通であるＰ型ポリシリコンをゲート電極とする前記第１導電形の第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴと、ゲートに第１信号が入力され、ドレイン端子が前記第３ＭＩＳＦＥＴのドレイン端子に接続されるＮ型ポリシリコンをゲート電極とする前記第２導電形の第５ＭＩＳＦＥＴと、ゲートに第２信号が入力され、ドレイン端子が前記第４ＭＩＳＦＥＴのドレイン端子に接続され、ソース端子が前記第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリシリコンをゲート電極とする前記第２導電形の第６ＭＩＳＦＥＴとを有する半導体装置に適用され、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴのチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴの基板電位が前記第２電位よりも低いことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本実施の形態の半導体装置において、各ブロックを構成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号は矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたものはＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。また、回路記号を丸印で囲んだＮＭＯＳ及びＰＭＯＳは、しきい値調節用のチャネル不純物導入量（以下チャネルインプラ量）の少ないトランジスタを示すものとする。さらに、ゲート材料については、図中、文中に特に示さない限り、ＮＭＯＳではＮ+ポリシリコン、ＰＭＯＳではＰ+ポリシリコンとする。さらに、本発明ではＭＯＳＦＥＴを具体例としているが、絶縁ゲートトランジスタＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）も含んでいる。また、本願発明は、メモリアレーの構成として、開放型データ線構成でも折り返し型データ線構成でも同様の効果があり、データ線構成に限定されるものではない。以下、本発明を折り返し型データ線構成において説明する。
【００１５】
（実施の形態１）
本発明の第１の実施の形態１を図１〜図９を用いて説明する。図１は本発明を適用したＤＲＡＭのトランジスタチャネル領域とセンスアンプを示すレイアウト図、及びセンスアンプクロスカップル部分を示すレイアウト図と断面図、図２はセンスアンプクロスカップル部分のＰＭＯＳとセンスドライバのＰＭＯＳを示す断面図、及びＰＭＯＳに関する基板深さ方向に対するチャネル不純物分布と、ＰＭＯＳに関するチャネル中の不純物濃度としきい値及びしきい値ばらつきの関係を示す図、図３はセンスアンプ、メモリアレー、サブワードドライバの部分を示す断面図、図４は第１の実施の形態１のセンスアンプの部分を示す回路図、図５は第１の実施の形態１の動作を示す波形図、図６はＰＭＯＳ先行を行った場合の動作を示す波形図、図７は本発明を適用したＳＤＲＡＭの全体構成を示すブロック図、図８はデコーダ回路、及びインバータとナンド回路を示す回路図、図９はメモリアレー内のサブメモリアレーの分割を示す図である。
【００１６】
図１（ａ）により、ＤＲＡＭチップＣｈｉｐの内部のメモリアレーＭＡと周辺回路ｐｅｒｉの一部分をトランジスタのチャネルインプラ量で領域分けした一例を説明する。サブメモリアレーＳＭＡのメモリセルトランジスタチャネル領域ＰＩＮＰ（ＳＭＡ）の不純物濃度はｐ（ＳＭＡ）である。また、サブワードドライバブロックＳＷＤＢのＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ＳＷＤ）の不純物濃度はｐ（ＳＷＤ）で、ＰＭＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＷＤ）の不純物濃度はｎ（ＳＷＤ）である。センスアンプブロックＳＡＢには、クロスカップル部分ＣＣのトランジスタのＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ＳＡ１）及びそれ以外のＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ＳＡ２）があり、それぞれ不純物濃度はｐ（ＳＡ１）及び、ｐ（ＳＡ２）である。同様に、クロスカップル部分ＣＣのトランジスタのＰＭＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＡ１）及びそれ以外のＰＭＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＡ２）があり、それぞれ不純物濃度はｎ（ＳＡ１）及び、ｎ（ＳＡ２）である。周辺回路ｐｅｒｉのＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ｐｅｒｉ）はデコーダ回路などの周辺回路用のＮＭＯＳトランジスタチャネル領域で不純物濃度がｐ（ｐｅｒｉ）である。同様に、ＰＭＯＳトランジスタチャネル領域ＮＩＮＰ（ｐｅｒｉ）はデコーダ回路などの周辺回路用のＰＭＯＳトランジスタチャネル領域でチャネル不純物濃度がｎ（ｐｅｒｉ）である。
【００１７】
図１（ｂ），（ｃ）により、クロスカップル部分ＣＣのレイアウトの一例とレイアウト図中Ａ−Ａ’間の断面図の一例を説明する。センスアンプブロックＳＡＢ、サブワードドライバＳＷＤ、サブメモリアレーＳＭＡ部分の詳細な断面構成については、後で図３を用いて説明する。本発明のセンスアンプでは、クロスカップル部分ＣＣを構成するＰ+ゲートＰＭＯＳＱｐ０，Ｑｐ１とＮ+ゲートＮＭＯＳＱｎ０，Ｑｎ１に、それぞれ周辺回路ｐｅｒｉのトランジスタに比べて、ゲート酸化膜厚は等しいが、チャネルインプラ量、つまりトランジスタチャネル領域のチャネル不純物濃度の少ないトランジスタを用いることを特徴としている。つまり、クロスカップル部分ＣＣと周辺回路ｐｅｒｉのチャネル不純物濃度の大小関係は、ｐ（ＳＡ１）＜ｐ（ｐｅｒｉ）、ｎ（ＳＡ１）＜ｎ（ｐｅｒｉ）となっている。さらに、これらのクロスカップル部分ＣＣに隣接するトランジスタとのチャネル不純物濃度の大小関係はｐ（ＳＡ１）＜ｐ（ＳＡ２）、ｎ（ＳＡ１）＜ｎ（ＳＡ２）となっている。
【００１８】
次に、本発明で用いているＰ+ゲートＰＭＯＳ、Ｎ+ゲートＮＭＯＳで少チャネルインプラのトランジスタについて説明する。まず、トランジスタのゲート材料について述べる。図１（ｂ），（ｃ）に示したような、Ｐ+ポリシリコンゲートＰ+ｐｏｌｙのＰ+ゲートＰＭＯＳとＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮ+ゲートＮＭＯＳのように、ゲート極性とチャネル中のキャリアの極性を同極性とすると、チャネルがシリコン基板中のゲート直下に形成される、いわゆる表面チャネルとなる。従来のＤＲＡＭで用いられていたような、ゲート材料の極性とチャネル材料を異なるものでは、埋め込みチャネルとなる。表面チャネルのトランジスタは、埋め込みチャネルのトランジスタに比べて、電流駆動力が大きく、短チャネル特性も良好である。
【００１９】
次に、図２を用いてチャネルインプラの一例について述べる。図２には、本発明のクロスカップル部分ＣＣのＰＭＯＳＱｐ０（チャネル領域はＮＩＮＰ（ＳＡ１））とセンスドライバのＰＭＯＳＱｐ２（チャネル領域はＮＩＮＰ（ＳＡ２））の断面図の一例（ａ）、ＰＭＯＳに関する基板深さ方向（Ｄｅｐｔｈ）に対するチャネル不純物分布（ｎ）の関係の一例（ｂ）と、ＰＭＯＳに関するチャネル中の不純物濃度（ｎ）としきい値（Ｖｔｈ：グラフのＹ軸）及びしきい値ばらつき（ＤＶｔｈ：グラフ中のエラーバーの長さとして示す）の関係の一例（ｃ）を簡単に示したものである。
【００２０】
図２（ａ）でゲートはＰ+ポリシリコンゲートＰ+Ｐｏｌｙであり、その上にゲート配線低抵抗化を目的として金属であるタングステンＷが積層されている。また、Ｌ（Ｐ）はＰＭＯＳトランジスタ拡散層のＰ型半導体領域で、トランジスタのソース・ドレイン領域となっている。ｎ（ＳＡ１）、ｎ（ＳＡ２）は図１と同様に、ＰＭＯＳのチャネル不純物濃度を示している。図２（ｂ）にあるようにチャネルインプラ量及びインプラ方法により、図２（ａ）に示したトランジスタチャネルの基板深さ方向（Ｄｅｐｔｈ）に分布する不純物の濃度とそのピーク値が決まる。これがチャネル不純物濃度であり、トランジスタ特性を示すしきい値電圧を決めるパラメータである。図２（ｂ）でチャネル不純物濃度は、チャネル不純物分布のピークの値であるｎ（ＳＡ１）及びｎ（ＳＡ２）である。
【００２１】
また、不純物濃度としきい値の関係は、図２（ｃ）に示したように、不純物濃度が低いつまり、チャネルインプラ量の少ないトランジスタほどしきい値電圧が低い。例えば、Ｐ+ゲートＰＭＯＳにおいて砒素（Ａｓ）或いは、燐（Ｐ）を不純物としてチャネルに導入すると、チャネル不純物濃度が約１×１０18ｃｍ-3では、しきい値が約０．２Ｖ程度であるが、チャネルインプラ量を減らすと−０．１Ｖとなる（ＰＭＯＳであるため、実際のしきい値と符号を反転している）。さらに、図２（ｃ）に示しているように、チャネル不純物濃度を低くすると、しきい値のばらつき量ＤＶｔｈも低減する。このチャネル中の不純物濃度としきい値ばらつきの関係については、［文献２］の（４．６４）式に記されており、チャネルインプラ量を減らすことにより、チャネルインプラ起因のトランジスタのしきい値ばらつきを低減できる。
【００２２】
このようにＮ+ゲートＮＭＯＳ、Ｐ+ゲートＰＭＯＳでは、チャネルインプラ、つまりチャネル不純物濃度を低くすることにより、しきい値を低減できる。すなわち、低しきい値化としきい値ばらつきの低減を両立可能である。一方、従来のＮ+ゲートＰＭＯＳでは、図２（ｃ）にあるようにチャネル不純物濃度を低くするとしきい値が高くなる。すなわち、低電圧動作に必要な低しきい値トランジスタを実現するには、チャネル不純物濃度を下げることができないため、しきい値ばらつきを低減することができない。
【００２３】
ここで、チャネル不純物濃度を低くしたＰ+ゲートＰＭＯＳ、Ｎ+ゲートＮＭＯＳを用いると、しきい値が低くなりすぎて、トランジスタのオフ電流が増加し、サブスレッショルドリーク電流によりスタンバイ電流が増加する場合がある。この場合は、クロスカップル部分ＣＣのＰＭＯＳＱｐ０，Ｑｐ１の基板電圧ＶＢＰをデータ線振幅電圧ＶＤＬよりも高く設定して、基板バイアス効果によりしきい値を補償することができる。同様に、クロスカップ部分ＣＣのＮＭＯＳＱｎ０，Ｑｎ１の基板電圧ＶＢＮを接地電位ＶＳＳより低く設定することで、基板バイアス効果によりしきい値を補償できる。これによって、リーク電流が低減できることも特徴である。また、リーク電流が問題とならない場合には、高速動作のために基板電圧が印加されないような構成にしたほうがよい。基板電圧は、図３に示したサブメモリアレーＳＭＡ周辺の断面構成により制限される。
【００２４】
次に、図３を用いて、本発明に適用されるサブワードドライバＳＷＤとセンスアンプブロックＳＡＢとサブメモリアレーＳＭＡを含む断面構造の一例について説明する。メモリセルＭＣのトランジスタはＮＭＯＳで構成されている。ＮＭＯＳはゲート電極にＮ+ポリシリコンの層を含んでいるＮ+ポリシリコンゲートＮ+Ｐｏｌｙである。また、本例では、ゲート配線抵抗低減を目的に、その上層に金属層、例えばタングステンＷを配置している。ＰＭＯＳでは、ゲート電極にＰ+ポリシリコンの層を含んでいるＰ+ポリシリコンゲートＰ+Ｐｏｌｙである。ＮＭＯＳと同様に、その上層には、タングステンＷの金属層が配置されている。ＳＧＩは素子分離領域で、拡散層間を絶縁するための酸化膜である。
【００２５】
本発明に最も好ましい構成である図３（ａ）の構成では、サブメモリアレーＳＭＡのメモリセルトランジスタの基板領域であるＰ型半導体領域ＰＷＥＬＬ（ＳＭＡ）と、センスアンプブロックＳＡＢのＮＭＯＳの基板領域であるＰ型半導体領域ＰＷＥＬＬ（ＳＡ）が電気的に接続され、１つの領域を構成している。サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセンスアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）の間を電気的に分離していないため、分離領域の分だけ面積低減が可能である。これにより、センスアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）はサブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）と等しい電圧、例えばＶＢＢに設定される。サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）の基板深くにはディープＮ型半導体領域ＤＷＥＬＬが配置される。これにより、サブワードドライバＳＷＤのＰＭＯＳの基板領域であるＮ型半導体領域ＮＷＥＬＬ（ＳＷＤ）とセンスアンプブロックＳＡＢのＰＭＯＳの基板領域であるＮ型半導体領域ＮＷＥＬＬ（ＳＡ）が電気的に接続される。サブワードドライバＳＷＤではＰＭＯＳの基板電圧をワード線昇圧電圧ＶＰＰ以上にする必要があるため、センスアンプＰＭＯＳ基板領域ＮＷＥＬＬ（ＳＡ）の電圧もサブワードドライバＰＭＯＳ基板領域ＮＷＥＬＬ（ＳＷＤ）と等しくＶＰＰ以上に設定される。つまり、本構成では、センスアンプのＮＭＯＳの基板電圧ＶＢＮはメモリセルと等しいＶＢＢに、ＰＭＯＳの基板電圧ＶＢＰはＶＰＰ以上にそれぞれ設定される。
【００２６】
図４により、本発明を実施したセンスアンプの回路構成の一例を説明する。左右のサブメモリアレーＳＭＡに接続されているデータ線対Ｄ１ｔとＤ１ｂ、・・・、ＤｎｔとＤｎｂはセンスアンプブロックＳＡＢ内において、それぞれクロスカップル部分ＣＣのトランジスタに接続される。
【００２７】
まず、センスアンプブロックＳＡＢ内の回路構成について説明する。プリチャージ回路ＰＣはスタンバイ状態においてプリチャージ制御信号ＰＣＳによりデータ線対をプリチャージレベル、通常はデータ線振幅の１／２であるプリチャージ電位ＶＢＬＲに設定するための回路であり、例えば、図に示したようなデータ線間を短絡するＭＯＳとデータ線とＶＢＬＲを接続するスイッチとで構成される。入出力ゲート回路ＩＯＧはデータ線とメモリアレー外部へのデータの入出力を行う部分である。例えば、図のようなデータ線と入出力線ＩＯＴ，ＩＯＢとの間のカラム選択線ＹＳ１，・・・，ＹＳｎで制御されるＮＭＯＳで構成される。センスアンプの両側に配置されるシェアゲート回路ＳＨＲは、シェアゲート制御信号ＳＨＲＬ及びＳＨＲＲにより、センスアンプ両側にあるサブメモリアレーＳＭＡのいずれかを、クロスカップル部分ＣＣのトランジスタに接続するための選択スイッチである。例えば図のようなＮＭＯＳのトランスファー型スイッチで構成される。
【００２８】
センスアンプクロスカップル部分ＣＣはメモリセルＭＣから読み出した微小信号をデータ線振幅まで増幅するための回路で、図４に示すような互いに交差結合したそれぞれ２つのＮＭＯＳＱｎ０，Ｑｎ１、ＰＭＯＳＱｐ０，Ｑｐ１がよく用いられる。クロスカップル部分ＣＣはＰＭＯＳ側コモンソース線ＣＳＰとＮＭＯＳ側コモンソース線ＣＳＮにより駆動される。それぞれのコモンソース線ＣＳＰ，ＣＳＮはセンスアンプ内に複数分散配置されたセンスドライバＳＡＤＰ，ＳＡＤＮにより駆動される。また、これらのセンスドライバＳＡＤＰ，ＳＡＤＮはクロスエリアＸＡにそれぞれ１つだけ配置する構成も可能である。ＰＭＯＳのＱｐ２及びＮＭＯＳのＱｎ２はそれぞれセンスアンプ活性化信号ＳＰ，ＳＮにより活性化されコモンソース線を駆動する。また、コモンソース線ＣＳＰ，ＣＳＮはスタンバイ状態においてデータ線プリチャージ制御信号ＰＣＳにより制御され、サブワードドライバブロックＳＷＤＢとセンスアンプブロックＳＡＢの交差領域であるクロスエリアＸＡに配置されたコモンソース線プリチャージ回路ＣＳＰＣによりＶＢＬＲにプリチャージされる。
【００２９】
以上、プリチャージ回路ＰＣ、入出力ゲート回路ＩＯＧ、シェアゲート回路ＳＨＲ、センスドライバＳＡＤＮのＮＭＯＳトランジスタのチャネル領域はＰＩＮＰ（ＳＡ２）、クロスカップル部分ＣＣのＮＭＯＳトランジスタのチャネル領域はＰＩＮＰ（ＳＡ１）である。また、センスドライバＳＡＤＰのＰＭＯＳトランジスタのチャネル領域はＮＩＮＰ（ＳＡ２）、クロスカップル部分ＣＣのＰＭＯＳトランジスタのチャネル領域はＮＩＮＰ（ＳＡ１）である。
【００３０】
次に、図５を用いて、本回路構成の動作の一例について説明する。バンクアクティブ信号からデータ線対のプリチャージを制御しているプリチャージ制御信号ＰＣＳがＶＰＰあるいは、ＶＤＬ以上の電位からＶＳＳに遷移する。これとほぼ同時に、読み出すサブメモリアレーＳＭＡを選択する信号、ここでは、左側のサブメモリアレーＳＭＡを選択するものとすると、シェアゲート制御信号ＳＨＲＲの信号がＶＰＰからＶＳＳに遷移し、右側のサブメモリアレーＳＭＡがセンスアンプブロックＳＡＢから切り離される。その後、外部より入力されたアドレス（Ａ０，・・・，Ａｎ）、もしくは、内部で発生させたアドレスが後述する図８に示されるようなデコーダ回路によりプリデコードされ、さらに、そのプリデコード信号がさらにメインワードドライバ（ＭＷＤ）、サブワードドライバ（ＳＷＤ）などでデコードされることによってワード線ＷＬが選択され、メモリセルＭＣに保持されていたデータがデータ線Ｄ１ｔ，Ｄ１ｂ，・・・に現れる。この際にデータ線間に発生する微小信号が読み出し信号量ΔＶである。
【００３１】
さらに、十分にデータが読み出された後、ＮＭＯＳ側センスアンプ活性化信号ＳＮがＶＳＳからＶＤＬ或いは、それ以上の電圧に遷移し、それとほぼ同時に、ＰＭＯＳ側センスアンプ活性化信号ＳＰがＶＤＬ或いは、それ以上の電圧からＶＳＳに遷移する。これによって、センスアンプコモンソース線ＣＳＮ，ＣＳＰはそれぞれＶＳＳ，ＶＤＬに接続され、データ線Ｄ１ｔ，Ｄ１ｂ，・・・は、読み出し信号量ΔＶをもとにそれぞれのデータ線振幅電圧ＶＤＬ（高電位側）とＶＳＳ（低電位側）に設定される。このとき、読み出し信号量ΔＶに対して、センスアンプクロスカップ部分ＣＣのトランジスタのしきい値差をΔＶｔｈとすると、センスアンプが実際に感知する実効的な信号量はΔＶ−ΔＶｔｈとなる。本発明によりトランジスタのしきい値ばらつきが低減されることで、クロスカップル部分ＣＣのペアＭＯＳ間のしきい値差ΔＶｔｈが小さくなる。これによって、実効信号量が増加する。増幅終了後、センスアンプデータ保持、あるいは、データ読み出し、書き込みなどの動作をする。
【００３２】
次に、プリチャージ動作の一例を説明する。プリチャージ動作では、まずワード線ＷＬがＶＳＳに設定され、その後、センスアンプ活性化信号ＳＰ，ＳＮがそれぞれＶＤＬ以上、ＶＳＳに設定される。そして、プリチャージ制御信号ＰＣＳによりデータ線がプリチャージレベルＶＢＬＲにプリチャージされる。それとほぼ同時に、メモリアレー選択のシェアゲート制御信号ＳＨＲＲが立ち上がり、センスアンプと右側サブメモリアレーＳＭＡが接続され、スタンバイ状態となる。
【００３３】
この際に、１本のワード線から読み出されるデータパターンを考慮したときに、センスアンプの増幅時間が最も長くなるワーストケースは、注目するセンスアンプが“Ｌ”データを読み、他の全部のセンスアンプが“Ｈ”データを読む場合である。センスアンプの活性化信号ＳＰ，ＳＮの駆動タイミングが同じ場合、駆動力の高いＮＭＯＳが先に増幅を開始し、ＮＭＯＳにとってゲート−ソース間電圧が大きい“Ｈ”データのセンスアンプのほうが“Ｌ”データのセンスアンプよりも先に増幅される。すると先に動作している大多数のセンスアンプの電流でコモンソースの電位が変動し、“Ｌ”データが出ている注目センスアンプに印加される電圧が減少し、増幅が遅れてしまう。
【００３４】
このような場合には、図６に一例を示すように、センスアンプの活性化信号ＳＰ，ＳＮの駆動タイミングをＳＰによりＰＭＯＳ側を先に活性化（ＰＭＯＳ先行駆動）すると、注目センスアンプの“Ｌ”データの増幅時間が短縮できる。これは駆動力の低いＰＭＯＳ側を先に駆動することで、ＰＭＯＳにとってゲート−ソース間電圧が大きい“Ｌ”データの増幅速度を速め、“Ｈ”データと“Ｌ”データの増幅時間の差を低減することができるからである。しかし、この場合、センスアンプにおける感知動作はＰＭＯＳによって行われるため、クロスカップル部分ＣＣのＰＭＯＳのペアＭＯＳのしきい値ばらつきが影響する。つまり、従来の構成ではＰＭＯＳペアのしきい値ばらつきが大きいために、ＰＭＯＳ先行駆動を行うと実効信号量が減少し、誤動作する恐れがあった。しかし、本発明を用いることにより、クロスカップル部分ＣＣのＰＭＯＳのしきい値ばらつきが低減されるため、ＰＭＯＳ先行を行っても誤動作の可能性が小さくなる上にセンス動作の高速化が可能となる。
【００３５】
次に、図７により、本発明を適用したシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の一例について説明する。各回路ブロックは、制御信号が入力されるタイミング信号生成回路ＴＧで形成される内部制御信号のタイミングで動作する。ＴＧに入力される制御信号には、クロック信号ＣＬＫのタイミングで入力される、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがある。これらの制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブル信号ＣＫＥは、クロック信号の有効無効を決定する。また、入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，・・・，ＤＱｎから入出力されるデータをマスクするためにデータ入出力バッファＩ／ＯＢを制御するための信号である。ＶＧはＳＤＲＡＭの電圧発生回路であり、ワード線昇圧電圧ＶＰＰ、メモリアレー用の基板電圧ＶＢＢ、メモリアレー電圧ＶＤＬ、周辺回路電圧ＶＣＬなどの各種電位を供給する。
【００３６】
ＳＤＲＡＭでは、アドレス入力端子Ａ０，Ａ１，・・・，Ａｎからロウアドレスやカラムアドレスが時分割に入力されるアドレスマルチ方式が採られる。アドレス入力端子からロウアドレスバッファＸＡＢに入力されたロウアドレスは、図１（ａ）の周辺回路ｐｅｒｉに配置され、例えば図８（ａ）に一例を示すような、図８（ｂ）に示されるインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ００，・・・や図８（ｃ）に示されるナンド回路ＮＡＮＤを用いたデコーダ回路により、入力ロウアドレスＡｉとＡｉ＋１がロウアドレスデコーダＸ−ＤＥＣで解読され、プリデコード信号ＲＦ００，ＲＦ０１，ＲＦ０２，ＲＦ０３が生成される。図８に示されるデコーダ部分の回路では、トランジスタのしきい値が基板バイアス効果により上昇するのを避けるために、基板電圧は、ＮＭＯＳ、ＰＭＯＳともにソース電位と同じである。つまりＮＭＯＳでは、ＶＳＳ（０Ｖ）、ＰＭＯＳではＶＣＬである。同様な方式で他のアドレスから生成される他のプリデコード信号を利用して、１つのメモリアレーＭＡ中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファＹＡＢに入力されると図１の周辺回路ｐｅｒｉに配置されているカラムアドレスデコーダＹ−ＤＥＣにより、読み出し又は書き込みを行うメモリセルが更に選択される。尚、ＳＤＲＡＭは通常バンクアドレスで指定される複数のメモリアレー（又はメモリバンク）を持つが、この図では１つのメモリアレーＭＡ（ＢＡＮＫ０）だけを代表的に示した。
【００３７】
図９に一例を示すように、本発明が適用されＤＲＡＭの１つのバンクでは、ロウアドレスからワード線を選択するロウアドレスデコーダＸ−ＤＥＣとカラムアドレスからデータ線を選択するカラムアドレスデコーダＹ−ＤＥＣで囲われた複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のサブメモリアレーＳＭＡを含む。特に制限されないがこのメモリアレーは、階層ワード線方式を採り、メモリアレーＭＡの一辺にはメインワードドライバ列ＭＷＤが配置される。メインワードドライバ列ＭＷＤに接続されるメインワード線は複数のサブメモリアレーＳＭＡに渡ってまたがるように上層の金属配線層に設けられる。また、カラム方向の選択は、カラムアドレスデコーダＹ−ＤＥＣから出力される複数のカラム選択線ＹＳが複数のサブメモリアレーＳＭＡに渡ってまたがるように設けられる共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーＳＭＡとは複数のサブワードドライバＳＷＤからなるサブワードドライバブロックＳＷＤＢと複数のセンスアンプ回路からなるセンスアンプブロックＳＡＢとで囲われた最小メモリアレーブロックを示している。
【００３８】
以上、本実施の形態１の構成における利点は、以下のとおりである。（１）少チャネルインプラトランジスタをクロスカップル部分ＣＣのトランジスタとして用いることによりしきい値ばらつきが低減され、ペアＭＯＳ間のしきい値差が小さくなり実効信号量が増加し、安定したデータの感知・増幅動作ができる。（２）メモリセルキャパシタ容量の小さいビットや、メモリセルトランジスタにおけるリーク電流の多いビットなど、読み出し信号量が少ないビットが選択されたときの小信号量を正確に読むことが可能となり、不良ビットを減らすことができ、歩留まり向上につながる。（３）基板バイアスを印加することにより、しきい値電圧が上昇し、センスアンプデータ保持状態でのリーク電流を抑制できる。また、センスドライバのＰ+ゲートＰＭＯＳＱｐ２、Ｎ+ゲートＮＭＯＳＱｎ２には通常チャネルインプラ量のトランジスタを用いることでスタンバイ状態でのリーク電流が低減でき、消費電力を低減できる。（４）図３（ａ）の構成を用いることでセンスアンプブロックＳＡＢのＮＭＯＳの基板領域をサブメモリアレーＳＭＡの基板領域と共通にすることにより、分離領域が不要となりレイアウト面積を小さくできチップ面積を削減できる。
【００３９】
なお、［文献３］、［文献４］には、Ｎ+ゲートＮＭＯＳとＰ+ゲートＰＭＯＳを用いた２種ゲートセンスアンプの記載はあるが、チャネルインプラ量としきい値電圧の関係に着目し、このチャネルインプラ量を考慮した記述はない。
【００４０】
（実施の形態１の変形例）
さらに、第１の実施の形態１の変形例について前述した図３を用いて説明する。
【００４１】
第１の実施の形態１の断面構造として、図３（ａ）に代えて図３（ｂ）とすることもできる。図３（ｂ）の断面図では、（ａ）の構成と比べてレイアウト面積は大きくなるが、サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセンスアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）が分離されており、電位を独立に設定できるのが特徴である。本構成における効果は、第１の実施の形態１の効果（１），（２），（３）に加えて、センスアンプのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとすることで基板バイアス効果によるしきい値上昇を抑制し、高速動作が実現できる点である。
【００４２】
他の第１の実施の形態１の変形例として、第１の実施の形態１の断面構造として図３（ｃ）とすることもできる。図３（ｃ）の構成では、サブワードドライバＳＷＤにＰＭＯＳを用いていない構成である。そのため、ＤＷＥＬＬ分離をすることなく、センスアンプＰＭＯＳ基板領域ＮＷＥＬＬ（ＳＡ）の電位をデータ線振幅電圧（ＶＤＬ）以上の任意の電圧にすることができる。本構成における効果は、第１の実施の形態１の効果（１），（２），（３）に加えて、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＬとすることで基板バイアス効果によるしきい値上昇を抑制し、高速動作が実現できる点である。
【００４３】
さらに、他の第１の実施の形態１の変形例として、断面構造を図３（ｄ）とすることもできる。図３（ｄ）の構成は、図３（ｂ）と図３（ｃ）の組み合わせで、サブワードドライバＳＷＤにＰＭＯＳを用いず、サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセンスアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）が分離されているのが特徴である。そのため、センスアンプのＮＭＯＳの基板電圧ＶＢＮとＰＭＯＳ基板電圧ＶＢＰの両方を任意の電圧に設定できる。本構成における効果は、第１の実施の形態１の効果（１），（２），（３）と、センスアンプのＮＭＯＳの基板電圧ＶＢＮとＰＭＯＳの基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとして高速動作が可能となる点である。
【００４４】
また、センスアンプ部分の変形例として、センスドライバＳＡＤＰをＮＭＯＳで構成することも可能である。この場合、センスアンプ活性化信号ＳＰの論理を反転する必要がある。
【００４５】
（実施の形態２）
次に、第２の実施の形態２について図１０を用いて説明する。図１０は本発明を適用した第２の実施の形態２のセンスアンプの部分を示す回路図である。
【００４６】
第２の実施の形態２においては、図１０のクロスカップル部分の一例の回路構成に示すように、前述した図４のクロスカップル部分ＣＣだけを図１０と置き換えるものとする。その他の回路構成については前記第１の実施の形態１と同様の構成である。第１の実施の形態１では、ＮＭＯＳ、ＰＭＯＳともに、チャネルインプラ量の少ないトランジスタを用いていた。本構成では、ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ０’，Ｑｎ１’については、通常チャネルインプラ量のトランジスタを用い、ＰＭＯＳのＮ+ゲートＰＭＯＳＱｐ０，Ｑｐ１だけに、チャネルインプラの少ないトランジスタを用いている。これは、ＮＭＯＳに比べてＰＭＯＳのしきい値ばらつきが大きいため、ＰＭＯＳのしきい値ばらつきだけを低減するすることを目的としている。第１の実施の形態１に比べて、ＮＭＯＳのトランジスタの種類が減るため、プロセス工程が簡略化される利点がある。同動作の波形図については、前記図４と同様である。また、第１の実施の形態１と同様に、センスドライバＳＡＤＰをＮＭＯＳで構成することもできる。その場合には、動作波形図の図５においてセンスアンプ活性化信号ＳＰの論理を反転する必要がある。
【００４７】
本構成の断面構成について述べる。前記第１の実施の形態１と同様の図３（ａ）の構成において、ＰＭＯＳ（Ｑｐ０とＱｐ１）の基板電圧ＶＢＰをそれぞれＶＰＰ（＞ＶＤＬ）としきい値が上昇するように印加できる。一方、ＮＭＯＳについては、ＮＭＯＳ（Ｑｎ０’，Ｑｎ１’）の基板電圧ＶＢＮがＶＢＢ（＜ＶＳＳ）となるため、動作速度が遅くなるが、データ保持状態のリーク電流を低減できる。
【００４８】
本実施の形態２の構成の利点は以下のとおりである。（１）ＮＭＯＳとＰＭＯＳを比較してしきい値ばらつきの大きいＰＭＯＳについて少チャネルインプラＰＭＯＳを適用することにより、ＰＭＯＳのしきい値ばらつきを抑制でき、ＰＭＯＳペア間のしきい値差を小さくでき、安定した感知・増幅動作が可能となる。（２）ＮＭＯＳについて、前記第１の実施の形態１に比べてトランジスタの種類が少ないためプロセス工程が簡略化される点がある。その他の効果については前記第１の実施の形態１と同じである。
【００４９】
（実施の形態２の変形例）
さらに、第２の実施の形態２の変形例として、断面構造を図３（ａ）に代えて図３（ｂ）とすることもできる。第２の実施の形態２ではＮＭＯＳ（Ｑｎ０’，Ｑｎ１’）に関しては、通常チャネルインプラトランジスタのため、比較的しきい値が高いので、基板電圧ＶＢＮをＶＳＳとすることで、基板バイアス効果によるしきい値上昇を防ぎ、高速動作が可能である。
【００５０】
他の第２の実施の形態２の変形例として、断面構造を図３（ｃ）とすることもできる。図３（ｃ）では、本構成の利点は第１の実施の形態１の利点（２）、第２の実施の形態２の利点（１），（２）に加え、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＬとすることで高速動作が可能となる点である。
【００５１】
さらに、他の第２の実施の形態２の変形例として、断面構造を図３（ｄ）とすることもできる。本構成の利点は第１の実施の形態１の利点（２）、第２の実施の形態２の利点（１），（２）に加え、センスアンプのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとすることで高速動作が可能となる点である。
【００５２】
（実施の形態３）
次に、第３の実施の形態３について図１１〜図１３を用いて説明する。図１１は本発明を適用した第３の実施の形態３のセンスアンプの部分を示す回路図、図１２は第３の実施の形態３の動作を示す波形図、図１３は第３の実施の形態３の変形例のセンスアンプの部分を示す回路図である。
【００５３】
図１１には、センスアンプクロスカップル部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例についてのみ示している。その他の部分については、前述した図４と同様である。本構成は、前記第１の実施の形態１のセンスアンプ構成に対して、センス動作の一定期間、データ線振幅電圧ＶＤＬよりも高いオーバードライブ電圧ＶＤＤでセンスアンプを駆動するオーバードライブ方式に適用した例である。第１の実施の形態１に比べて、センスアンプを高電圧で駆動することにより、高速に増幅することができる。また、第１の実施の形態１と同様に、クロスカップル部分ＣＣのトランジスタのしきい値ばらつきを低減でき、ペアＭＯＳ間のしきい値差ΔＶｔｈが小さくなるため、高速かつ、安定した感知・増幅動作が可能となる。
【００５４】
図１１の動作について図１２を用いて一例を説明する。データ線プリチャージが終了してからワード線ＷＬ選択、メモリセルＭＣデータ読み出しまでは前記第１の実施の形態１、及び２と同様である。読み出しデータを感知・増幅する際には、センスアンプ活性化信号ＳＮをＶＳＳからＶＤＬ（或いはＶＰＰ）に遷移することで、センスドライバＳＡＤＮのＮ+ゲートＮＭＯＳＱｎ２からコモンソース線ＣＳＮにＶＳＳが供給される。これとほぼ同時に、センスアンプ活性化信号ＳＰ１をＶＳＳからオーバードライブ電圧ＶＤＤよりＮ+ゲートＮＭＯＳＱｎ３のしきい値分以上高い電圧、例えば、ＶＰＰに遷移することで、オーバードライバＳＡＤＮＰ１のＱｎ３からコモンソース線ＣＳＰにオーバードライブ電圧ＶＤＤが供給される。データ線高電位側がデータ線振幅電圧ＶＤＬを超えない時間Δｔｐで活性化信号ＳＰ１はＶＳＳとなり、入れ違いに活性化信号ＳＰ２がＶＰＰに遷移する。これにより、コモンソース線ＣＳＰにはリストアドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱｎ４から、データ線振幅電圧ＶＤＬが供給される。プリチャージ動作は、前記第１の実施の形態１のセンスアンプ活性化信号ＳＰを反転したものをＳＰ２とすることで、同様に考えられる。
【００５５】
図１１ではセンスドライバのオーバードライバＳＡＤＰ１及びリストアドライバＳＡＤＰ２はＮＭＯＳで構成されているため、それぞれのセンスアンプ活性化信号ＳＰ１，ＳＰ２は活性化する際の論理が前記第１の実施の形態１の活性化信号ＳＰと反転している。また、このＮＭＯＳは、チャネルインプラ量の少ないＮＭＯＳでもよいし、通常チャネルインプラ量のＮＭＯＳでもよい。チャネルインプラ量の少ないＮＭＯＳとするとしきい値が低くなり、特にＳＡＤＰ１においては、オーバードライブの効果がより現れ高速動作が可能となる利点がある。少チャネルインプラトランジスタを用いても、スタンバイ状態では、ゲート・ソース間電圧が負電圧となるため、リーク電流は抑制され、消費電流については問題とならない。一方、ＳＡＤＮのＱｎ２については、スタンバイ状態でゲート・ソース間電圧が０Ｖなので、サブスレッショルドリーク電流を低減するために通常チャネルインプラ量のトランジスタを用いるのがよい。
【００５６】
また、本構成の変形例として、図１３に一例を示すように、オーバードライバＳＡＤＰ１をＰＭＯＳのＰ+ゲートＰＭＯＳＱｐ３で構成する方式がある。この場合には、センスアンプ活性化信号ＳＰ１を図１２とは反転した第１の実施の形態１と同様にする必要がある。また、Ｑｐ３にはスタンバイ状態でのリーク電流を低減するために通常チャネルインプラ量のトランジスタを用いるのが望ましい。さらに、これと同様に、リストアドライバＳＡＤＰ２をＰＭＯＳで構成する方式もある。その場合には、センスアンプ活性化信号ＳＰ２には、図１２とは反転した信号とすることが必要で、トランジスタにはスタンバイ状態でのリーク電流を低減するため通常チャネルインプラ量のトランジスタを用いた方がよい。
【００５７】
本構成の断面構成について述べる。前記第１の実施の形態１と同様の図３（ａ）の構成において、オーバードライブを行っているため、センスアンプのＰＭＯＳの基板電圧ＶＢＰはオーバードライブ電圧ＶＤＤ以上にすることが必要である。図３（ａ）では、ＮＭＯＳの基板電圧はメモリセルトランジスタと等しいＶＢＢに、ＰＭＯＳの基板電圧はＶＰＰとなるため、ともに基板電圧が印加される構成となる。そのため、ＰＭＯＳ、ＮＭＯＳともにしきい値電圧が上昇し、センスアンプデータ保持状態でのリーク電流が低減できる利点がある。
【００５８】
以上、本実施の形態３の構成の利点は、以下のとおりである。（１）オーバードライブにより、高速に増幅が可能である。（２）クロスカップル部分ＣＣのトランジスタに少チャネルインプラトランジスタを用いることで、しきい値ばらつきが低減でき、安定した感知・増幅動作が実現できる。特に、高電圧で急激に活性化されるＰＭＯＳのしきい値ばらつきが低減できる。（３）メモリセルキャパシタ容量の小さいビットや、メモリセルトランジスタにおけるリーク電流の多いビットなど、読み出し信号量が少ないビットが選択されたときの小信号量を正確に読むことが可能となり、不良ビットを減らすことができ、歩留まり向上につながる。（４）オーバードライブ用ドライバにＮＭＯＳあるいは、通常チャネルインプラ量のＰＭＯＳを用いることでスタンバイ状態でのリーク電流を低減できる。（５）センスアンプのトランジスタに基板バイアスを印加することにより、しきい値電圧が上昇し、センスアンプデータ保持状態でのリーク電流を抑制できる。
【００５９】
（実施の形態３の変形例）
さらに、第３の実施の形態３の変形例として、断面構造を図３（ａ）に代えて図３（ｂ）とすることもできる。図３（ｂ）では、センスアンプのＮＭＯＳの基板電圧ＶＢＮが任意の値にできる。本構成の利点は第３の実施の形態３の利点（１），（２），（３），（４）に加えて、センスアンプのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとすることで高速動作が可能となる点である。
【００６０】
他の第３の実施の形態３の変形例として、断面構造を図３（ｃ）とすることもできる。この場合、ＰＭＯＳの基板電圧ＶＤＤ以上の電圧ならば任意となる。本構成の利点は第３の実施の形態３の利点（１），（２），（３），（４）に加えて、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＤとすることで高速動作が可能となる点である。
【００６１】
さらに、他の第３の実施の形態３の変形例として、断面構造を図３（ｄ）とすることもできる。本構成の利点は第３の実施の形態３の利点（１），（２），（３），（４）に加えて、センスアンプのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＤとすることで高速動作が可能となる点である。
【００６２】
（実施の形態４）
次に、第４の実施の形態４について図１４を用いて説明する。図１４は本発明を適用した第４の実施の形態４のセンスアンプの部分を示す回路図である。
【００６３】
図１４には、センスアンプクロスカップル部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例についてのみ示している。その他の部分については、前述した図４と同様である。本構成は、前記第２の実施の形態２のセンスアンプ構成に対して、センス初期の一定期間Δｔｐ、データ線振幅電圧ＶＤＬよりも高いオーバードライブ電圧ＶＤＤでセンスアンプを駆動するオーバードライブ方式に適用した例である。第３の実施の形態３との相違点は、センスアンプ内にオーバードライバＳＡＤＰ１が配置され、オーバードライバＳＡＤＰ１は、センスアンプと同じ通常チャネルインプラのＮ+ゲートＮＭＯＳＱｎ３で構成されている。また、コモンソース線の一端にリストアドライバＳＡＤＰ２が配置され、リストアドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱｎ４も、センスアンプと同じ通常チャネルインプラのＮＭＯＳで構成されている。第３の実施の形態３と同様に、第２の実施の形態２に比べて、センスアンプをオーバードライバＳＡＤＰ１のＱｎ３により高電圧で駆動することにより、高速に増幅することができる。
【００６４】
さらに、第２の実施の形態２と同様に、ＰＭＯＳのＱｐ０，Ｑｐ１にだけ、少チャネルインプラ量のトランジスタを適用することで、ＮＭＯＳと比較してしきい値ばらつきが大きいＰＭＯＳのばらつきを低減でき、クロスカップル部分ＣＣのペアＰＭＯＳ（Ｑｐ０とＱｐ１）の間のしきい値差ΔＶｔｈが低減できる。特に、オーバードライブによりＰＭＯＳが急激に活性化されるため、本発明は効果的である。また、第２の実施の形態２と同様に、第１及び第３の実施の形態と比べて、ＮＭＯＳに関してトランジスタ種類が少なくなるため、トランジスタ作製工程が簡略化できる利点もある。
【００６５】
また、図１４では、オーバードライバＳＡＤＰ１とリストアドライバＳＡＤＰ２がともにＮＭＯＳ（Ｑｎ３，Ｑｎ４）で構成されている。変形例として、オーバードライバＳＡＤＰ１とリストアドライバＳＡＤＰ２のいずれか一方、或いは両方をＰＭＯＳとした構成でも同様の効果がある。例えば、オーバードライバをＰＭＯＳとした場合には、センスアンプ活性化信号ＳＰ１の論理を前記図１２と反転させる必要がある。その際のＰＭＯＳには、スタンバイ状態でのリーク電流を低減するために、通常チャネルインプラ量のトランジスタを用いたほうが望ましい。リストアドライバＳＡＤＰ２をＰＭＯＳで構成した場合も同様である。動作波形図は前記第３の実施の形態３の図１２と同様である。
【００６６】
また、オーバードライブを行っているため、センスアンプのＰＭＯＳの基板電圧ＶＢＰはオーバードライブ電圧ＶＤＤ以上にすることが必要である。前記第１の実施の形態１と同様の図３（ａ）の断面構成においてはＮＭＯＳの基板電圧はメモリセルトランジスタと等しいＶＢＢに、ＰＭＯＳの基板電圧はＶＰＰとなるため、ともに基板電圧が印加される構成となる。そのため、ＮＭＯＳは通常チャネルインプラのトランジスタのため、比較的しきい値が高い上に、基板バイアスが印加されるので動作速度が遅くなるが、ＰＭＯＳも基板バイアス効果でしきい値電圧が上昇し、センスアンプデータ保持状態でのリーク電流が低減できる利点がある。
【００６７】
以上、本実施の形態４の構成の利点は、以下のとおりである。（１）オーバードライブにより、高速に増幅が可能である。（２）クロスカップル部分ＣＣのトランジスタに少チャネルインプラトランジスタを用いることで、しきい値ばらつきが低減でき、安定した感知・増幅動作が実現できる。特に、高電圧で急激に活性化されるＰＭＯＳのしきい値ばらつきが低減できる。（３）メモリセルキャパシタ容量の小さいビットや、メモリセルトランジスタにおけるリーク電流の多いビットなど、読み出し信号量が少ないビットが選択されたときの小信号量を正確に読むことが可能となり、不良ビットを減らすことができ、歩留まり向上につながる。（４）オーバードライブ用ドライバにＮＭＯＳあるいは、通常チャネルインプラ量のＰＭＯＳを用いることでスタンバイ状態でのリーク電流を低減できる。（５）センスアンプのトランジスタに基板バイアスを印加することにより、しきい値電圧が上昇し、センスアンプデータ保持状態でのリーク電流を抑制できる。（６）ＮＭＯＳについてチャネルインプラ用のマスクが不要であり、前記第１の実施の形態１に比べてプロセス工程が簡略化される点がある。その他の効果については前記第１の実施の形態１と同じである。
【００６８】
（実施の形態４の変形例）
さらに、第４の実施の形態４の変形例として、断面構造を図３（ａ）に代えて図３（ｂ）とすることもできる。クロスカップル部分ＣＣのＮＭＯＳは通常チャネルインプラのトランジスタのため、比較的高しきい値であるが、ＮＭＯＳの基板電圧ＶＢＮが任意の値にできるため、ＶＳＳとすることで、基板バイアス効果によるしきい値上昇が避けられるため、高速動作が可能となる。本構成の利点は第４の実施の形態４の利点（１），（２），（３），（４），（６）に加えて、センスアンプのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとすることで高速動作が可能となる点である。
【００６９】
他の第４の実施の形態４の変形例として、断面構造を図３（ｃ）とすることもできる。本例ではＰＭＯＳの基板電圧は任意であるが、ＰＭＯＳの基板電圧ＶＢＰをＶＤＤとすることで高速動作が実現できる一方、データ保持状態でも、基板バイアスが印加されるのでリーク電流を低減できる。以上、本構成の利点は第４の実施の形態４の利点（１），（２），（３），（４），（６）に加えて、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＤとすることで高速動作が可能となる点である。
【００７０】
さらに、他の第４の実施の形態４の変形例として、断面構成を図３（ｄ）とすることもできる。本構成の利点は第４の実施の形態４の利点（１），（２），（３），（４），（６）に加えて、センスアンプのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＤとすることで高速動作が可能となる点である。
【００７１】
以上の第１、第２、第３及び第４の実施の形態における電圧値の一例を以下に示す。データ線高電位側電圧ＶＤＬが１．５Ｖ以下となると、データ線に読み出される信号量が１００ｍＶ〜２００ｍＶ程度、さらにメモリアレー構成によっては１００ｍＶ以下となるため、本発明は動作の安定化の点で効果がある。さらにＶＤＬ＝１．２Ｖといった低消費電力化のデータ線低振幅メモリアレーでは、さらに読み出し信号量が減少するため、より大きな効果が現れる。ワード線昇圧レベルＶＰＰはデータ線高電位側電圧ＶＤＬにメモリセルＭＣのトランジスタしきい値及び、電流駆動電圧を加えた程度が適当であり、約ＶＤＬ＋１．７Ｖである。また、オーバードライブ電圧ＶＤＤについては、外部電圧ＶＣＣと直結することで、データ線振幅が１．５Ｖ以下の低電圧においても高速なセンスアンプ動作が可能となる。
【００７２】
本発明が特に効果のあるプロセス領域は、データ線ピッチ或いはワード線ピッチのうち、小さい方の１／２（ここでは最小加工寸法Ｆと呼ぶ）に対して、加工ばらつきが起きやすい、最小加工寸法Ｆに近いゲート長Ｌｇをクロスカップル部分ＣＣに使っている場合や、ゲート加工ばらつきが比較的大きくなる最小加工寸法Ｆが０．１５μｍ以下の超微細加工、位相によるゲート加工ばらつきのある位相シフト法をリソグラフィーに用いる加工寸法の領域でより効果がある。
【００７３】
また、チャネルインプラによる不純物濃度については、ＮＭＯＳ、ＰＭＯＳともに通常チャネルインプラトランジスタのチャネル不純物濃度が〜１×１０18ｃｍ-3前後で、少チャネルインプラトランジスタの不純物濃度は、その半分で低減効果がある。さらに、その１０分の１以下の１０16ｃｍ-3台程度とするとより効果がある。その際には、しきい値が低下するため、基板電圧を印加することが望ましい。
【００７４】
（実施の形態５）
本発明を、さらに他の半導体装置の差動増幅回路に適用した一例を第５の実施の形態５として図１５に示す。図１５は本発明を適用した差動増幅回路を示す回路図である。
【００７５】
図１５に示す一例の差動増幅回路では、入力信号ＶＩＮに対して参照電圧ＶＲＥＦを基準として、反転データを出力する回路で、よくアドレスやコマンドなど外部から入力される信号を判定する部分に用いられる。ΦＥＮは増幅回路を活性化する信号である。ＶＯＵＴは出力信号である。ここで、ＰＭＯＳのＰ+ゲートＰＭＯＳＱｐ４とＱｐ５にしきい値差があると左右の負荷がアンバランスとなり、差動動作部分であるＮＭＯＳの動作に影響する。ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ５，Ｑｎ６にしきい値差があると、入力信号に対する判定処理で誤動作をする可能性がある。また、誤動作しないまでも、複数の差動増幅回路間でしきい値ばらつきがあると、差動増幅回路の間で動作速度のばらつきとなり、入力信号に対してタイミングマージンを大きくとる必要があり、動作マージンが少なくなる問題がある。
【００７６】
そこで、本発明をこれらのトランジスタに少チャネルインプラトランジスタを適用して、しきい値ばらつき及び、ペアＭＯＳ間のしきい値差を低減する。さらに、少チャネルインプラにより低しきい値になるため、ＰＭＯＳ（Ｑｐ４，Ｑｐ５）の基板電圧ＶＢＰをＶＣＬ以上、例えば、外部電圧ＶＣＣやＤＲＡＭであればワード線昇圧電圧ＶＰＰにし、ＮＭＯＳ（Ｑｎ５，Ｑｎ６）の基板電圧ＶＢＮをＶＳＳ以下例えば、ＤＲＡＭであればメモリセルＭＣのトランジスタ基板電圧ＶＢＢにすることで基板バイアス効果でしきい値電圧が上昇しデータ出力時のサブスレッショルドリ―ク電流を低減でき、低消費電力化することができる。これらにより、しきい値ばらつきを低減し、差動増幅回路間の動作速度のばらつき及び、ペアＭＯＳ間のしきい値差が低減され、安定動作と低消費電力化が実現できる。
【００７７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
たとえば、本発明は、前記第１、第２、第３及び第４の実施の形態に記載したセンスアンプ部分や、前記第５の実施の形態に記載した差動増幅回路だけに限定されるものではなく、他の差動増幅回路やよく遅延段に用いられるＣＭＯＳインバータ回路においても、本発明を用いることによりしきい値ばらつき低減により、安定動作、動作ばらつきを実現できる。
【００７９】
本発明の代表例をまとめると、以下のような点である。
【００８０】
（１）複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルと、前記複数のデータ線のそれぞれに対応して設けられ、交差結合されたＰ型ポリシリコンをゲート電極とする第１導電形の第１ＭＩＳＦＥＴ対を含む複数のセンスアンプと、Ｐ型ポリシリコンをゲート電極とする前記第１導電形の第２ＭＩＳＦＥＴを含み、前記メモリセルのいずれかを選択するためのデコーダ回路とを有する半導体装置であって、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記第２ＭＩＳＦＥＴのチャネル不純物濃度よりも低いことを特徴とするものである。
【００８１】
（２）前記（１）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位である第３電位は、前記第２電位よりも高い電位であることを特徴とするものである。
【００８２】
（３）前記（１）の半導体装置において、前記センスアンプはさらに、交差結合されたＮ型ポリシリコンをゲート電極とする第２導電形の第３ＭＩＳＦＥＴ対を有し、前記デコーダ回路はさらに、Ｎ型ポリシリコンをゲート電極とする前記第２導電形の第４ＭＩＳＦＥＴを有し、前記第３ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記第４ＭＩＳＦＥＴのチャネル不純物濃度よりも低いことを特徴とするものである。
【００８３】
（４）前記（３）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位である第３電位は、前記第２電位よりも高い電位であることを特徴とするものである。
【００８４】
（５）前記（３）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記第３ＭＩＳＦＥＴ対の基板電位である第４電位は、前記第１電位よりも低い電位であることを特徴とするものである。
【００８５】
（６）前記（５）の半導体装置において、前記第４電位は、前記メモリセルを構成する第５ＭＩＳＦＥＴの基板電位と等しいことを特徴とするものである。
【００８６】
（７）前記（３）の半導体装置において、前記複数のメモリセルの基板領域であるＰ型導電形の第１領域の下方には、Ｎ型導電形の第２領域が配置され、前記第１ＭＩＳＦＥＴ対の基板領域である第３領域は、前記第２領域と電気的に接続され、前記第３ＭＩＳＦＥＴ対の基板領域である第４領域は、前記第１領域と電気的に接続されていることを特徴とするものである。
【００８７】
（８）前記（１）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記半導体装置はさらに、前記センスアンプに前記第２電位を供給するためのＰ型ポリシリコンをゲート電極とする前記第１導電形の第６ＭＩＳＦＥＴを有し、前記第６ＭＩＳＦＥＴのチャネル不純物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いことを特徴とするものである。
【００８８】
（９）前記（８）の半導体装置において、前記ワード線は、第１方向に延在するものであり、前記データ線は、前記第１方向と交差する第２方向に延在するものであり、前記第６ＭＩＳＦＥＴは、前記第１方向に延在する前記複数のセンスアンプに並列するように複数配置されることを特徴とするものである。
【００８９】
（１０）前記（８）の半導体装置において、前記半導体装置はさらに、前記センスアンプに前記第２電位よりも高い第５電位を供給するためのＰ型ポリシリコンをゲート電極とする前記第１導電形の第７ＭＩＳＦＥＴを有し、前記第７ＭＩＳＦＥＴのチャネル不純物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いことを特徴とするものである。
【００９０】
（１１）前記（１０）の半導体装置において、前記ワード線は、第１方向に延在するものであり、前記データ線は、前記第１方向と交差する第２方向に延在するものであり、前記第７ＭＩＳＦＥＴは、前記第１方向に延在する前記複数のセンスアンプに並列するように複数配置されることを特徴とするものである。
【００９１】
（１２）前記（３）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記半導体装置はさらに、前記センスアンプに前記第２電位を供給するためのＮ型ポリシリコンをゲート電極とする前記第２導電形の第８ＭＩＳＦＥＴを有し、前記第８ＭＩＳＦＥＴのチャネル不純物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いことを特徴とするものである。
【００９２】
（１３）前記（１２）の半導体装置において、前記ワード線は、第１方向に延在するものであり、前記データ線は、前記第１方向と交差する第２方向に延在するものであり、前記第８ＭＩＳＦＥＴは、前記第１方向に延在する前記複数のセンスアンプに並列するように複数配置されることを特徴とするものである。
【００９３】
（１４）前記（１２）の半導体装置において、前記半導体装置はさらに、前記センスアンプに前記第２電位よりも高い第５電位を供給するためのＮ型ポリシリコンをゲート電極とする前記第２導電形の第９ＭＩＳＦＥＴを有し、前記第９ＭＩＳＦＥＴのチャネル不純物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いことを特徴とするものである。
【００９４】
（１５）前記（１４）の半導体装置において、前記ワード線は、第１方向に延在するものであり、前記データ線は、前記第１方向と交差する第２方向に延在するものであり、前記第９ＭＩＳＦＥＴは、前記第１方向に延在する前記複数のセンスアンプに並列するように複数配置されることを特徴とするものである。
【００９５】
（１６）前記（１０）の半導体装置において、前記半導体装置はさらに、前記メモリセルの基板領域であるＰ型導電形の第１領域と、前記第１領域の下方に配置されるＮ型導電形の第２領域とを有し、前記第７ＭＩＳＦＥＴは前記第２領域の上で前記第１領域に隣接かつ、電気的に接続されたＰ型導電形の領域内に形成されることを特徴とするものである。
【００９６】
（１７）前記（３）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記半導体装置はさらに、前記センスアンプに前記第１電位を供給するためのＮ型ポリシリコンをゲート電極とする前記第２導電形の第１０ＭＩＳＦＥＴを有し、前記第１０ＭＩＳＦＥＴのチャネル不純物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いことを特徴とするものである。
【００９７】
（１８）前記（１７）の半導体装置において、前記ワード線は、第１方向に延在するものであり、前記データ線は、前記第１方向と交差する第２方向に延在するものであり、前記第１０ＭＩＳＦＥＴは、前記第１方向に延在する前記複数のセンスアンプに並列するように複数配置されることを特徴とするものである。
【００９８】
（１９）前記（１）の半導体装置において、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、前記第２ＭＩＳＦＥＴ対のチャネル内の不純物濃度の半分以下であることを特徴とするものである。
【００９９】
（２０）前記（１）の半導体装置において、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、２．０×１０17ｃｍ-3以下であることを特徴とするものである。
【０１００】
（２１）前記（３）の半導体装置において、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、前記第４ＭＩＳＦＥＴのチャネル内の不純物濃度の半分以下であることを特徴とするものである。
【０１０１】
（２２）前記（３）の半導体装置において、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、２．０×１０17ｃｍ-3以下であることを特徴とするものである。
【０１０２】
（２３）前記（１）の半導体装置において、前記センスアンプのそれぞれは、対応するデータ線の信号を低電位側の第１電位または高電位側の第２電位に増幅するものであり、前記第２電位が、１．６Ｖ以下であることを特徴とするものである。
【０１０３】
（２４）第１電位を基板電位とし、Ｐ型ポリシリコンをゲート電極とする第１導電形の第１ＭＩＳＦＥＴと、基板電位が第２電位でＮ型ポリシリコンをゲート電極とする第２導電形の第２ＭＩＳＦＥＴとを含む回路と、ゲートがいずれかのドレイン端子に接続され、ソース端子が共通であるＰ型ポリシリコンをゲート電極とする前記第１導電形の第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴと、ゲートに第１信号が入力され、ドレイン端子が前記第３ＭＩＳＦＥＴのドレイン端子に接続されるＮ型ポリシリコンをゲート電極とする前記第２導電形の第５ＭＩＳＦＥＴと、ゲートに第２信号が入力され、ドレイン端子が前記第４ＭＩＳＦＥＴのドレイン端子に接続され、ソース端子が前記第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリシリコンをゲート電極とする前記第２導電形の第６ＭＩＳＦＥＴとを有する半導体装置であって、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴのチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴの基板電位が前記第２電位よりも低いことを特徴とするものである。
【０１０４】
（２５）前記（２４）の半導体装置において、前記第３ＭＩＳＦＥＴ及び前記第４ＭＩＳＦＥＴのチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低く、前記第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴの基板電位が前記第１電位よりも高いことを特徴とするものである。
【０１０５】
（２６）前記（２４）または（２５）の半導体装置において、前記第１信号は前記第１電位よりも低く、前記第２電位よりも高い電位であることを特徴とするものである。
【０１０６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０７】
（１）第１の実施の形態では、ＮＭＯＳ、ＰＭＯＳともに、しきい値電圧のばらつきを低減して、センスアンプにおいて安定した感知・増幅動作を実現する。具体的には、センスアンプにチャネルインプラ量を減らしたトランジスタを用いることで、実効信号量を減少させるしきい値ばらつきを低減する。これによって、小信号量のデータを読み出した時にでも、実効信号量が減少することなくセンスアンプにおいて確実に感知・増幅することができる。また、少チャネルインプラ量による低しきい値化については、基板電圧を印加することでしきい値を補償し、リーク電流を低減し、センスアンプデータ保持状態の消費電力を低減することができる。
【０１０８】
（２）第２の実施の形態２では、第１の実施の形態１に比べて、ＮＭＯＳのしきい値ばらつき低減効果は得られないが、ばらつきの大きいＰＭＯＳに関して本発明を適用して効果的である。
【０１０９】
（３）第３、第４の実施の形態のように、オーバードライブ方式と併用することで、低電圧での高速なセンス動作も実現することができる。また、センスドライバには、通常チャネルインプラ量のトランジスタを用いることにより、スタンバイ時のリーク電流を低減でき、低消費電力を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ）は本発明を適用したＤＲＡＭのトランジスタチャネル領域とセンスアンプを示すレイアウト図、及びセンスアンプクロスカップル部分を示すレイアウト図と断面図である。
【図２】（ａ），（ｂ），（ｃ）は本発明を適用したセンスアンプクロスカップル部分のＰＭＯＳとセンスドライバのＰＭＯＳを示す断面図、及びＰＭＯＳに関する基板深さ方向に対するチャネル不純物分布と、ＰＭＯＳに関するチャネル中の不純物濃度としきい値及びしきい値ばらつきの関係を示す図である。
【図３】（ａ），（ｂ），（ｃ），（ｄ）は本発明を適用したセンスアンプ、メモリアレー、サブワードドライバの部分を示す断面図である。
【図４】本発明を適用した第１の実施の形態１のセンスアンプの部分を示す回路図である。
【図５】本発明を適用した第１の実施の形態１の動作を示す波形図である。
【図６】本発明を適用した第１の実施の形態１において、ＰＭＯＳ先行を行った場合の動作を示す波形図である。
【図７】本発明を適用したＳＤＲＡＭの全体構成を示すブロック図である。
【図８】（ａ），（ｂ），（ｃ）は本発明を適用したデコーダ回路、及びインバータとナンド回路を示す回路図である。
【図９】本発明を適用したメモリアレー内のサブメモリアレーの分割を示す図である。
【図１０】本発明を適用した第２の実施の形態２のセンスアンプの部分を示す回路図である。
【図１１】本発明を適用した第３の実施の形態３のセンスアンプの部分を示す回路図である。
【図１２】本発明を適用した第３の実施の形態３の動作を示す波形図である。
【図１３】本発明を適用した第３の実施の形態３の変形例のセンスアンプの部分を示す回路図である。
【図１４】本発明を適用した第４の実施の形態４のセンスアンプの部分を示す回路図である。
【図１５】本発明を適用した差動増幅回路を示す回路図である。
【図１６】（ａ），（ｂ），（ｃ）は本発明の前提として検討したＤＲＡＭのトランジスタチャネル領域とセンスアンプを示すレイアウト図、及びセンスアンプクロスカップル部分を示すレイアウト図と断面図である。
【図１７】本発明の前提として検討したセンスアンプの部分を示す回路図である。
【符号の説明】
Ｃｈｉｐ  ＤＲＡＭチップ
ＭＡ  メモリアレー
ＳＭＡ  サブメモリアレー
ＰＩＮＰ（ＳＭＡ）  メモリセルトランジスタチャネル領域
ｐ（ＳＭＡ）  メモリセルトランジスタチャネル不純物濃度
ＳＡＢ  センスアンプブロック
ＣＣ  センスアンプクロスカップル部分
ＰＩＮＰ（ＳＡ１），ＰＩＮＰ（ＳＡ２），ＰＩＮＰ（ＳＡ）  センスアンプＮＭＯＳチャネル領域
ＮＩＮＰ（ＳＡ１），ＮＩＮＰ（ＳＡ２）  センスアンプＰＭＯＳチャネル領域
ｐ（ＳＡ１），ｐ（ＳＡ２），ｐ（ＳＡ）  センスアンプＮＭＯＳチャネル不純物濃度
ｎ（ＳＡ１），ｎ（ＳＡ２），ｎ（ＳＡ）  センスアンプＰＭＯＳチャネル不純物濃度
ＳＷＤＢ  サブワードドライバブロック
ＳＷＤ  サブワードドライバ
ＰＩＮＰ（ＳＷＤ）  サブワードドライバＮＭＯＳチャネル領域
ＮＩＮＰ（ＳＷＤ）  サブワードドライバＰＭＯＳチャネル領域
ｐ（ＳＷＤ）  サブワードドライバＮＭＯＳチャネル不純物濃度
ｎ（ＳＷＤ）  サブワードドライバＰＭＯＳチャネル不純物濃度
ｐｅｒｉ  周辺回路
ＰＩＮＰ（ｐｅｒｉ）  周辺回路ＮＭＯＳチャネル領域
ＮＩＮＰ（ｐｅｒｉ）  周辺回路ＰＭＯＳチャネル領域
ｐ（ｐｅｒｉ）  周辺回路ＮＭＯＳチャネル不純物濃度
ｎ（ｐｅｒｉ）  周辺回路ＰＭＯＳチャネル不純物濃度
Ｌ（Ｐ）  ＰＭＯＳトランジスタ拡散層
Ｌ（Ｎ）  ＮＭＯＳトランジスタ拡散層
Ｐ+Ｐｏｌｙ  Ｐ型ポリシリコンゲート
Ｎ+Ｐｏｌｙ  Ｎ型ポリシリコンゲート
ＳＧＩ  素子分離領域
Ｗ  タングステン
ＰＷＥＬＬ（ＳＡ），ＰＷＥＬＬ（ＳＭＡ），ＰＷＥＬＬ（ＳＷＤ）  Ｐ型半導体領域
ＮＷＥＬＬ（ＳＡ），ＮＷＥＬＬ（ＳＭＡ），ＰＷＥＬＬ（ＳＷＤ）  Ｎ型半導体領域
ＤＷＥＬＬ  ディープＮ型半導体領域
ｐ−ｓｕｂ  Ｐ型半導体基板
Ｑｐ０，Ｑｐ１  センスアンプＰ+ゲートＰＭＯＳ
Ｑｐ０’，Ｑｐ１’  センスアンプＮ+ゲートＰＭＯＳ
Ｑｎ０，Ｑｎ１，Ｑｎ０’，Ｑｎ１’  センスアンプＮ+ゲートＮＭＯＳ
Ｑｐ２  センスドライバＰ+ゲートＰＭＯＳ
Ｑｎ２  センスドライバＮ+ゲートＮＭＯＳ
Ｑｎ３，Ｑｎ４  センスドライバオーバードライブ用Ｎ+ゲートＮＭＯＳ
Ｑｐ３  センスドライバオーバードライブ用Ｐ+ゲートＰＭＯＳ
ＭＣ  メモリセル
ＰＣ  プリチャージ回路
ＩＯＧ  入出力ゲート回路
ＳＨＲ  シェアゲート回路
ＳＡＤＰ，ＳＡＤＮ  センスドライバ
ＳＡＤＰ１  オーバードライバ
ＳＡＤＰ２  リストアドライバ
ＣＳＰＣ  コモンソース線プリチャージ回路
ＸＡ  クロスエリア
ＷＬ  ワード線
Ｄ１ｔ，Ｄ１ｂ，・・・，Ｄｎｔ，Ｄｎｂ  データ線
ＹＳ１，・・・，ＹＳｎ  カラム選択線
ＣＳＰ，ＣＳＮ  コモンソース線
ＩＯＴ，ＩＯＢ  入出力線
ＳＰ，ＳＮ，ＳＰ１，ＳＰ２  センスアンプ活性化信号
ＰＣＳ  プリチャージ制御信号
ＳＨＲＲ，ＳＨＲＬ  シェアゲート制御信号
ＶＢＬＲ  データ線プリチャージ電圧
ＸＡＢ  ロウアドレスバッファ
ＹＡＢ  カラムアドレスバッファ
Ｘ−ＤＥＣ  ロウアドレスデコーダ
Ｙ−ＤＥＣ  カラムアドレスデコーダ
Ｉ／Ｏ−ＣＴＬ  入出力コントローラ
Ｉ／ＯＢ  データ入出力バッファ
ＴＧ  タイミング信号生成回路
ＶＧ  電圧発生回路
Ａ０，・・・，Ａｎ  アドレス入力端子
ＤＱ０，・・・，ＤＱｎ  データ入出力端子
ＭＷＤ  メインワードドライバ
ＩＮＶ０，ＩＮＶ１，ＩＮＶ００，・・・，ＩＮＶ０３  インバータ
ＮＡＮＤ０，・・・，ＮＡＮＤ３  ナンド回路
Ｑｐ４，Ｑｐ５  Ｐ+ゲートＰＭＯＳ
Ｑｎ５，Ｑｎ６，Ｑｎ７  Ｎ+ゲートＮＭＯＳ
【図１】
0004928675.tif 000002
【図２】
0004928675.tif 000003
【図３】
0004928675.tif 000004
【図４】
0004928675.tif 000005
【図５】
0004928675.tif 000006
【図６】
0004928675.tif 000007
【図７】
0004928675.tif 000008
【図８】
0004928675.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004928675.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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