(57)【特許請求の範囲】
【請求項１】
ソース端子の電位が固定され、入力信号をゲート端子で受けるトランジスタと、
前記トランジスタのドレイン端子に接続された負荷と、
前記トランジスタのドレイン端子と前記負荷との接続点と、本高周波回路の出力端子との間に、インダクタおよび容量が直列に接続された直列回路と、を備え、
前記トランジスタの出力インピーダンスを表す出力等価回路、前記負荷、および前記直列回路により、所定の特性を備えるバンドパスフィルタが構成されることを特徴とする高周波回路。
【請求項２】
前記出力端子と所定の固定電位との間に、インダクタおよび容量が並列に接続された並列回路をさらに備えたことを特徴とする請求項１に記載の高周波回路。
【請求項３】
前記負荷は、抵抗、インダクタおよび容量が並列に接続され、
前記出力等価回路は、抵抗および容量が並列に接続された並列回路に近似されることを特徴とする請求項１または２に記載の高周波回路。
【請求項４】
前記負荷は、抵抗およびインダクタが並列に接続され、
前記出力等価回路は、抵抗および容量が並列に接続された並列回路に近似されることを特徴とする請求項１または２に記載の高周波回路。
【請求項５】
前記トランジスタのソース端子とドレイン端子との間に容量が接続され、
前記負荷は、抵抗およびインダクタが並列に接続され、
前記出力等価回路は、抵抗および容量が並列に接続された並列回路に近似されることを特徴とする請求項１または２に記載の高周波回路。
【請求項６】
ソース端子が交流的に接地され、差動入力信号をそれぞれのゲート端子で受ける一対の差動型トランジスタと、
前記差動型トランジスタのそれぞれのドレイン端子に接続された負荷と、
前記差動型トランジスタのドレイン端子と前記負荷とのそれぞれの接続点と、本高周波回路の差動出力端子とのそれぞれの間に、インダクタおよび容量が直列に接続された直列回路と、を備え、
前記差動型トランジスタの出力インピーダンスを表す出力等価回路、前記負荷、および前記直列回路により、所定の特性を備えるバンドパスフィルタが構成されることを特徴とする高周波回路。
【請求項７】
エミッタ端子の電位が固定され、入力信号をベース端子で受けるトランジスタと、
前記トランジスタのコレクタ端子に接続された負荷と、
前記トランジスタのコレクタ端子と前記負荷との接続点と、本高周波回路の出力端子との間に、インダクタおよび容量が直列に接続された直列回路と、を備え、
前記トランジスタの出力インピーダンスを表す出力等価回路、前記負荷、および前記直列回路により、所定の特性を備えるバンドパスフィルタが構成されることを特徴とする高周波回路。
【請求項８】
前記トランジスタの前段に、インダクタおよび抵抗が直列に接続された誘導性負荷を含む、少なくとも一段の前置増幅器をさらに備えることを特徴とする請求項１から７のいずれかに記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、GHz帯周波数で動作する送信回路などに適用される高周波回路に関する。
【背景技術】
【０００２】
GHz帯で使用する増幅器、とくに出力増幅器は、高利得、高出力電力であることが重要であるが、使用する帯域で出力整合を満たすことも極めて重要である。もし、出力整合が不十分であれば、たとえば、アンテナなどの外部回路で不要な反射を生じ、回路の異常発振などが生じ得る。UWB（Ultra Wide Band）などの超広帯域な通信方式で使用する出力増幅器では、全帯域にわたって出力整合を満たす必要がある。
【０００３】
特許文献１は、広い周波数範囲において平坦な増幅特性を備える広帯域増幅器の一例を開示する。
【特許文献１】特開２００５−１７５８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
広帯域に出力整合が得られる増幅器には帰還型や分布定数型があるが、回路面積が増大したり、消費電力が増大するなどの課題がある。本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模を増大させずに、広帯域にわたって良好な利得を得ることができる高周波回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のある態様の高周波回路は、ソース端子の電位が固定され、入力信号をゲート端子で受けるトランジスタと、トランジスタのドレイン端子に接続された負荷と、トランジスタのドレイン端子と負荷との接続点と、本高周波回路の出力端子との間に、インダクタおよび容量が直列に接続された直列回路と、を備え、トランジスタの出力インピーダンスを表す出力等価回路、負荷、および直列回路により、所定の特性を備えるバンドパスフィルタが構成される。
【発明の効果】
【０００６】
本発明によれば、回路規模を増大させずに、広帯域にわたって良好な利得を得ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【０００８】
以下、本発明の実施の形態に係る広帯域な出力増幅器の概要について説明する。この出力増幅器は、シリコンＲＦＩＣ（Radio Frequency Integrated Circuit）に適しており、差動増幅回路およびその前段に配置される１段以上の前置増幅回路を備える。ここで使用する差動増幅回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで生成される、シリコンＲＦＩＣの基本増幅回路としてよく用いられるものである。
【０００９】
以下、差動増幅回路および前置増幅回路を用いて、回路面積や消費電力の増大なしに広帯域にわたって良好な出力整合と、平坦な利得を有する増幅器を実現するための原理について説明する。
【００１０】
まず、差動増幅回路を構成するトランジスタのドレイン端子と、本出力増幅器の出力端子との間に所望の帯域を有するバンドパスフィルタ（ＢＰＦ；Band-Pass Filter）を設ける。所望のＢＰＦ特性を実現するために、当該差動増幅回路の出力インピーダンスを表す出力等価回路が、抵抗および容量が並列に接続された並列回路として近似できることを利用する。この差動増幅回路のこれら内部等価回路と、この差動増幅回路のドレイン端子と電源端子間に並列に設けられるインダクタ、容量、および抵抗と、上記ドレイン端子と上記出力端子との間に設けられるインダクタおよび容量と、を用いて所望のＢＰＦ特性を実現する。また、前置増幅回路の負荷回路を誘導性素子で構成し、この負荷回路を調整することにより、帯域内の平坦性を得ることができる。
【００１１】
以下、実施の形態に係る広帯域な出力整合を備えた増幅器の原理を詳細に説明する。
まず、ＢＰＦの構成方法について説明する（I）。
集中定数素子Ｌ、Ｃで構成するＢＰＦは中心周波数、帯域および次数が重要な設計項目であり、より詳細には通過特性によりButterworth型やChebyshev型などに分類される。型式によってインダクタＬの値、容量Ｃの値を決定することができる。
【００１２】
図１は、インダクタＬおよび容量Ｃを用いた２次および３次ＢＰＦの回路構成を示す。図１（ａ）は、実施の形態で使用する２次Butterworth型ＢＰＦ１０の回路構成を示す。２次Butterworth型ＢＰＦ１０は、入力抵抗Ｒｉと出力抵抗Ｒｏとの間に、第２インダクタＬ２および第２容量Ｃ２が直列に接続される。入力抵抗Ｒｉと第２インダクタＬ２との接続点と所定の第１固定電位、ここではグラウンドとの間に第１容量Ｃ１および第１インダクタＬ１が並列に接続される。
【００１３】
入力抵抗Ｒｉおよび出力抵抗Ｒｏは基準インピーダンスであり、両者共に５０Ωに設定されることが一般的である。また、第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２の値は、下記（式１）のように定義される。なお、下記（式１）において、ωＬは低域側遮断周波数、ωＨは高域側遮断周波数、ωＢＷは帯域幅、およびωＣは中心周波数をそれぞれ表す角周波数である。
【００１４】
【数１】
0004850134.tif 000002
【００１５】
図１（ｂ）は、実施の形態で使用する３次Chebyshev型ＢＰＦ２０の回路構成を示す。この３次Chebyshev型ＢＰＦ２０は、２次Butterworth型ＢＰＦ１０の構成に加えて、第２容量Ｃ２と出力抵抗Ｒｏとの間の接続点と所定の第１固定電位、ここではグラウンドとの間に第１容量Ｃ１および第１インダクタＬ１が並列に接続された並列回路をさらに挿入した構成である。
【００１６】
第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２の値は、下記（式２）のように定義される。なお、下記（式２）において、ωLは低域側遮断周
波数、ωHは高域側遮断周波数、ωBWは帯域幅、およびωCは中心周波数をそれぞれ表す角周波数である。また、ｇ1、ｇ2はＢＰＦのｇパラメータであり、Chebyshev型では次数や
リップル値から決定できる。
【数２】
0004850134.tif 000003
【００１７】
なお、ｇパラメータやＢＰＦの定数決定は文献（例えば、G. Matthaei著 "Microwave Filters, Impedance-Matching Networks and Coupling Structure," 1980）に示されている。
【００１８】
図２は、２次Butterworth型ＢＰＦ１０の周波数特性を示す。図２（ａ）は２次Butterworth型ＢＰＦ１０の挿入損失特性を示し、図２（ｂ）は２次Butterworth型ＢＰＦ１０の反射損失特性を示す。低域側遮断周波数を表す角周波数ωＬ＝３．１ＧＨｚ、および高域側遮断周波数を表す角周波数ωＨ＝１０．６ＧＨｚに設定する例を示す。このとき、第１インダクタＬ１＝１．２８４ｎＨ、第１容量Ｃ１＝０．６００ｐＦ、第２インダクタＬ２＝１．５００ｎＨ、および第２容量Ｃ２＝０．５１４ｐＦである。なお、基準インピーダンスは５０Ωである。
【００１９】
帯域幅ωＢＷは７．５ＧＨｚであるが、両端の周波数で通過特性が３ｄＢ低下するため、Butterworth型ＢＰＦでは中心周波数を固定して所望帯域の２倍程度の帯域を設定することが現実的である。たとえば、中心周波数ωＣ＝５．７３２ＧＨｚ、および帯域幅ωＢＷ＝１５ＧＨｚと設定すると、第１インダクタＬ１＝２．５６９ｎＨ、第１容量Ｃ１＝０．３００ｐＦ、第２インダクタＬ２＝０．７５０ｎＨ、および第２容量Ｃ２＝１．０２７ｐＦとなる。
【００２０】
以上のようなＢＰＦを、出力増幅器を構成する差動増幅回路と、当該出力増幅器の出力端子との間に構成できれば、広帯域な出力整合を実現することができる。
【００２１】
つぎに、差動増幅回路と出力端子との間の等価回路について説明する（II）。
図３は、本実施の形態に係る出力整合の原理を示す等価回路である。差動増幅回路の出力等価回路はソース・ドレイン間抵抗Ｒｄｓ、およびソース・ドレイン間容量Ｃｄｓが並列に接続された並列回路で近似することができる。差動増幅回路の負荷として、差動増幅回路と電源端子との間に共振負荷抵抗Ｒｍ、共振負荷容量Ｃｍ、および共振負荷インダクタＬｍ（＝Ｌｏｕｔ）が並列に接続された並列回路を挿入する。差動増幅回路と出力増幅器の出力端子との間に出力インダクタＬｓ（＝Ｌ２）および出力容量Ｃｓ（＝Ｃ２）を挿入する。これらの構成を前提に、差動増幅回路側からみた回路定数は下記（式３）で表される。一般的に、電源電圧を供給する電源端子が交流的に接地されており、差動増幅回路の各々のソース端子も同様に交流的に接地とみなすことができる。
【００２２】
【数３】
0004850134.tif 000004
【００２３】
下記（式４）に示すように、上記（式３）で表した合成容量Ｃｏｕｔ、合成抵抗Ｒｏｕｔ、および共振負荷インダクタＬｍ（＝Ｌｏｕｔ）、ならびに出力インダクタＬｓ（＝Ｌ２）、および出力容量Ｃｓ（＝Ｃ２）を上記（式１）や（式２）で求めた第１容量Ｃ１、出力抵抗Ｒｏ、第１インダクタＬ１、第２インダクタＬ２、および第２容量Ｃ２の数値になるように設定すれば、差動増幅回路と出力増幅器の出力端子との間に所望のＢＰＦを構成することができる。これらの回路定数を実現することは、後述の実施例に示すように比較的容易である。アンテナインピーダンスは５０Ωが一般的であるが、これが５０Ωでない場合は、ＢＰＦの基準インピーダンスをアンテナインピーダンスに合わせればよい。
【００２４】
【数４】
0004850134.tif 000005
【００２５】
つぎに、利得の周波数特性について説明する（III）。
広帯域な増幅器では、利得は帯域内で平坦であり、帯域外では低下するような周波数特性が望ましい。
図４は、本実施の形態に係る出力増幅器１００の全体構成を示す。出力増幅器１００は、差動増幅回路５０の前段に２段構成の前置増幅回路３０、４０を備える。前置増幅回路３０、４０は、差動カスコード増幅回路で構成される。以下、説明の簡略化のため、差動対をなす２つの素子に同一の符号を振り、シングル構成を前提とした説明を行う。
【００２６】
第１前置増幅回路３０は、第１トランジスタＭ１、第２トランジスタＭ２、第１負荷インダクタＬＬ１、および第１負荷抵抗ＲＬ１を備える。図４以降の回路構成では、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を採用した例で説明する。なお、これらｎチャネルＭＯＳＦＥＴは飽和領域で動作する。
【００２７】
第１トランジスタＭ１はソース接地トランジスであり、第２トランジスタＭ２はゲート接地トランジスタであり、第１トランジスタＭ１および第２トランジスタＭ２はカスコード接続される。より具体的には、第１トランジスタＭ１のソース端子は、所定の第１固定電位、図４ではグラウンドに接続され、第１トランジスタＭ１のドレイン端子は、第２トランジスタＭ２のソース端子と接続される。第１トランジスタＭ１のゲート端子は、高周波入力信号ＲＦｉｎを受ける。
【００２８】
第２トランジスタＭ２のゲート端子は、バイパス容量Ｃｂを介して所定の第１固定電位、図４ではグラウンドに接続される。第２トランジスタＭ２のドレイン端子は、第１負荷インダクタＬＬ１、および第１負荷抵抗ＲＬ１が直列に接続された負荷に接続される。負荷の他端は、所定の第２固定電位、図４では電源電位Ｖｄｄに接続される。
【００２９】
カスコード接続された第１トランジスタＭ１および第２トランジスタＭ２は、高周波入力信号ＲＦｉｎを出力電流に変換する。その出力電流は、上記負荷の作用により出力電圧に変換される。この出力電圧は、カップリング容量Ｃｃを介して第２前置増幅回路４０に出力される。
【００３０】
第２前置増幅回路４０は、第３トランジスタＭ３、第４トランジスタＭ４、第２負荷インダクタＬＬ２、および第２負荷抵抗ＲＬ２を備える。第１前置増幅回路３０の出力電圧を第３トランジスタＭ３のゲート端子で受ける。第２前置増幅回路４０の構成は、第１前置増幅回路３０の構成と同様のため説明を省略する。第２前置増幅回路４０の出力電圧は、カップリング容量Ｃｃを介して差動増幅回路５０に出力される。
【００３１】
差動増幅回路５０は、定電流源Ｍ５、第６トランジスタＭ６、共振負荷容量Ｃｍ、第１インダクタＬ１（＝共振負荷インダクタＬｍ）、および共振負荷抵抗Ｒｍを備える。定電流源Ｍ５の一端は、所定の第１固定電位、図４ではグラウンドに接続され、定電流源Ｍ５の他端は、第６トランジスタＭ６のソース端子に接続される。定電流源Ｍ５は、後述する図７のようにソース接地トランジスタで構成することができる。
【００３２】
第６トランジスタＭ６のドレイン端子は、共振器負荷に接続され、第６トランジスタＭ６のゲート端子は、前段の第２前置増幅回路４０の出力電圧を受ける。共振器負荷は、共振負荷容量Ｃｍ、第１インダクタＬ１、および共振負荷抵抗Ｒｍが並列に接続された並列回路で構成される。共振器負荷の他端は、所定の第２固定電位、図４では電源電位Ｖｄｄに接続される。
【００３３】
第６トランジスタＭ６と共振器負荷との間の接続点と、本出力増幅器１００の出力端子との間に、第２インダクタＬ２および第２容量Ｃ２が直列に接続される。なお、図４ではバイアス回路は省略してある。以上の構成により、差動増幅回路５０と出力増幅器１００の出力端子との間に、上述したＢＰＦを構築する。
【００３４】
図５は、図４に示した出力増幅器１００の伝達関数を導出するための等価回路モデルを示す。当該出力増幅器１００に構築されるＢＰＦの定数は、上記２次Butterworth型ＢＰＦの定数になるように設定されているものとする。なお、基準インピーダンスが異なる場合も想定して、ＢＰＦ両端の共振負荷抵抗Ｒｍおよび出力抵抗Ｒｏは別変数とした。
【００３５】
図５に示す回路方程式は下記（式５）で表される。
【００３６】
【数５】
0004850134.tif 000006
【００３７】
したがって、伝達関数は下記（式６）で表される。
【００３８】
【数６】
0004850134.tif 000007
【００３９】
上記（式６）を解く際、上記（式１）の関係を利用すると、下記（式７）に示すように、伝達関数の周波数特性を具体的に求めることができる。
【００４０】
【数７】
0004850134.tif 000008
【００４１】
上記（式７）に示すように、出力増幅器全体の伝達関数は複雑であり、数値計算を用いて挙動を説明する。上記（式７）をｄＢ単位で考えると、第１項から第３項に分けることができる。
【００４２】
図６は、伝達関数の第１項、第２項、第３項およびこれらの総和の周波数依存性を示す。伝達関数の数値計算においては、ｋ＝√２、ωＣ＝５．７３２ＧＨｚ、ωＢＷ＝１５ＧＨｚ、ｇｍ１＝ｇｍ２＝３２．５ｍＳ、ｇｍ３＝６５ｍＳ、ＣＩＮ１＝ＣＩＮ２＝１７０ｆＦ、ＣＩＮ３＝３４０ｆＦ、ＲＬ１＝７０Ω、ＬＬ１＝１．０ｎＨ、ＲＬ２＝８０Ω、ＬＬ２＝０．２５ｎＨ、およびＲＭ＝ＲＯ＝５０Ωとした。
【００４３】
ＢＰＦ部から導出される第１項は帯域内で平坦であり、望ましい特性を示しているが、１段および２段目の前置増幅部を表す第２項、第３項はそれぞれ周波数特性を有するため、広帯域にわたって平坦にすることは困難である。しかしながら、全体の総和としては、周波数特性を平坦に調整することができる。所望の帯域がさらに広い場合は、前置増幅器をさらに追加すればよい。以上、図４に示した出力増幅器１００を用いることにより、所望の帯域で良好な出力整合と平坦な利得特性を両方、実現できることを示した。以下、この知見をもとに実施例を説明する。
【００４４】
図７は、実施例１に係る２次ＢＰＦを装荷した出力増幅器１１０の回路構成を示す。図７に示す出力増幅器１１０は、図４に示した出力増幅器１００の前置増幅器を１段構成とした構成である。また、図７はバイアス回路を追加して描いている。第１トランジスタＭ１のゲート端子には、バイアス抵抗Ｒｂを介して第１バイアス電圧Ｖｇ１が印加される。第２トランジスタＭ２のゲート端子には、バイアス抵抗Ｒｂを介して電源電圧Ｖｄｄが印加される。
【００４５】
図４の定電流源Ｍ５は、図７では第５トランジスタＭ５で構成する。第５トランジスタＭ５のソース端子は、所定の第１固定電位、図７ではグラウンドに接続され、第５トランジスタＭ５のドレイン端子は、第６トランジスタＭ６のソース端子に接続される。第５トランジスタＭ５のゲート端子には、バイアス抵抗Ｒｂを介して第３バイアス電圧Ｖｇ３が印加される。第６トランジスタＭ６のゲート端子には、バイアス抵抗Ｒｂを介して第４バイアス電圧Ｖｇ４が印加される。
【００４６】
この構成において、所望帯域を３〜５ＧＨｚとする。差動増幅回路５１において、第６トランジスタＭ６のゲート長＝０．１８ｕｍ、第６トランジスタＭ６のゲート幅＝２００ｕｍ、第５トランジスタＭ５のゲート長＝０．１８ｕｍ、第５トランジスタＭ５のゲート幅＝３００ｕｍ、電源電圧Ｖｄｄ＝１．８Ｖ、第６トランジスタＭ６のゲート電圧＝１．５Ｖ、第５トランジスタＭ５のゲート電圧＝０．７Ｖ、および動作電流＝１６．４ｍＡとする。
【００４７】
前置増幅回路３１において、第１トランジスタＭ１および第２トランジスタＭ２のゲート長＝０．１８ｕｍ、第１トランジスタＭ１および第２トランジスタＭ２のゲート幅＝１００ｕｍ、電源電圧Ｖｄｄ＝１．８Ｖ、第１トランジスタＭ１のゲート電圧＝０．７Ｖ、第２トランジスタＭ２のゲート電圧＝１．８Ｖ、および動作電流＝１１．８ｍＡ（負荷回路を挿入した状態で）とする。なお、第２トランジスタＭ２のゲート端子はバイパス容量Ｃｂを介してグラウンドに接続することで、交流的に接地している。
【００４８】
つぎに、第６トランジスタＭ６の出力等価回路を導出するが、高周波ＭＯＳＦＥＴの動作を精度よく表現するために、多くの寄生成分を含んだモデルが使用される。出力等価回路はソース・ドレイン間抵抗Ｒｄｓおよびソース・ドレイン間容量Ｃｄｓが並列に接続された並列回路として近似できるので、下記（式８）を用いて周波数依存性を抽出した。
【００４９】
【数８】
0004850134.tif 000009
【００５０】
上記（式８）において、Ｙ２２は第６トランジスタＭ６のドレイン端子からみたアドミタンスパラメータであり、シミュレータや高周波Ｓパラメータの測定から求めることができる。
【００５１】
図８は、第６トランジスタＭ６の出力等価回路定数の周波数依存性を示す。より具体的には、第６トランジスタＭ６のドレイン端子からみたソース・ドレイン間抵抗Ｒｄｓおよびソース・ドレイン間容量Ｃｄｓの周波数依存性を示す。３〜５ＧＨｚの周波数範囲では、ソース・ドレイン間抵抗Ｒｄｓが２０８．８〜１５４．１Ω、ソース・ドレイン間容量Ｃｄｓが０．３１４〜０．２９８ｐＦと変化しているため、帯域の中心周波数や平均値で代表させてもよく、他の周波数で代表させてもよい。
【００５２】
本実施例では、所望帯域を３〜５ＧＨｚとしているため、中心周波数ωＣ＝３．８７３ＧＨｚ、および帯域幅ωＢＷ＝８．５ＧＨｚ（３〜５ＧＨｚでの反射損失も考慮した）の２次Butterworth型ＢＰＦを利用することとした。本仕様のＢＰＦの回路定数を下記表１にまとめて示す。
【００５３】
【表１】
0004850134.tif 000010
【００５４】
上記表１で与えられる第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２を実現できるように、第６トランジスタＭ６の負荷回路を決定する。ソース・ドレイン間容量Ｃｄｓおよびソース・ドレイン間抵抗Ｒｄｓは、３ＧＨｚの周波数で抽出した値を用いると、ソース・ドレイン間容量Ｃｄｓ＝０．３１４ｐＦ、ソース・ドレイン間抵抗Ｒｄｓ＝２０８．８Ωと近似できる。したがって、第６トランジスタＭ６のドレイン端子と電源端子間に挿入した共振負荷抵抗Ｒｍ＝６５．７Ωおよび共振負荷容量Ｃｍ＝０．２１６ｐＦとして、上記（式３）に基づく合成値が第１容量Ｃ１、出力抵抗ＲＯと一致するように設定した。
【００５５】
なお、共振負荷インダクタＬｍ＝第１インダクタＬ１＝３．１８９ｎＨとし、第６トランジスタＭ６のドレイン端子と出力増幅器１１０の出力端子との間に、第２インダクタＬ２＝１．３２４ｎＨおよび第２容量Ｃ２＝１．２７５ｐＦを挿入した。さらに、利得の周波数特性に鑑み、前置増幅回路３１の負荷回路は、負荷抵抗ＲＬ＝６０Ωおよび負荷インダクタＬＬ＝１．０ｎＨとした。
【００５６】
図９は、実施例１係る出力増幅器１１０の周波数特性を示す。３〜５ＧＨｚの周波数範囲で、利得が１６．１〜１６．２ｄＢ、帯域内偏差が０．１ｄＢ程度、および反射損失が−１８ｄＢ以下と良好な特性を有している。
【００５７】
以上説明したように実施例１によれば、回路面積や消費電力の増大なしに広帯域にわたって良好な出力整合と、平坦な利得を有する増幅器を実現することができる。すなわち、第２インダクタＬ２および第２容量Ｃ２を挿入するだけでよく、回路面積の増大を最小限に抑えることができる。
【００５８】
図１０は、実施例２に係る２次ＢＰＦを装荷した出力増幅器１２０の回路構成を示す。図１０に示す出力増幅器１２０は、図７に示した出力増幅器１１０の前置増幅回路を２段構成としたものである。第３トランジスタＭ３のゲート端子には、バイアス抵抗Ｒｂを介して第２バイアス電圧Ｖｇ２が印加される。第４トランジスタＭ４のゲート端子には、バイアス抵抗Ｒｂを介して電源電圧Ｖｄｄが印加される。
【００５９】
この構成において、所望帯域を３．１〜１０．６ＧＨｚとする。差動増幅回路５２において、第６トランジスタＭ６のゲート長＝０．１８ｕｍ、第６トランジスタＭ６のゲート幅＝１００ｕｍ、第５トランジスタＭ５のゲート長＝０．１８ｕｍ、第５トランジスタＭ５のゲート幅＝２００ｕｍ、電源電圧Ｖｄｄ＝１．８Ｖ、第６トランジスタＭ６のゲート電圧＝１．５Ｖ、第５トランジスタＭ５のゲート電圧＝０．７Ｖ、および動作電流＝１４．２ｍＡとする。
【００６０】
本実施例では、第６トランジスタＭ６の出力等価回路を所望帯域の中心周波数（相乗平均値）＝５．７３２ＧＨｚで抽出し、ソース・ドレイン間抵抗Ｒｄｓ＝３３２．８Ωおよびソース・ドレイン間容量Ｃｄｓ＝０．１２７ｐＦである。
【００６１】
前置増幅回路３２、４２は２段構成であるが、１段目および２段目のトランジスタのサイズは同じである。すなわち、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４のゲート長＝０．１８ｕｍ、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４のゲート幅＝６０ｕｍ、電源電圧＝１．８Ｖ、第１トランジスタＭ１および第３トランジスタＭ３のゲート電圧＝０．７５Ｖ、第２トランジスタＭ２および第４トランジスタＭ４のゲート電圧＝１．８Ｖ、１段目の動作電流（負荷回路を挿入した状態で）＝９．０９ｍＡ、ならびに２段目の動作電流（負荷回路を挿入した状態で）＝９．０８ｍＡとする。実施例１と同様に、第２トランジスタＭ２および第４トランジスタＭ４のゲート端子は容量を介してグラウンドに接続することにより、交流的に接地している。
【００６２】
本実施例では、所望帯域を３〜５ＧＨｚとしているため、中心周波数ωＣ＝５．７３２ＧＨｚおよび帯域幅ωＢＷ＝１５ＧＨｚ（所望帯域内での反射損失も考慮した）の２次Butterworth型ＢＰＦを利用することとした。本仕様のＢＰＦの回路定数を下記表２にまとめる。
【００６３】
【表２】
0004850134.tif 000011
【００６４】
上記表２で与えられる第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２を実現できるように、第６トランジスタＭ６の負荷回路を決定する。共振負荷抵抗Ｒｍ＝５８．８Ω、および共振負荷容量Ｃｍ＝０．１８０ｐＦで、上記（式３）に基づく合成値が第１容量Ｃ１、および出力抵抗ＲＯと一致する。共振負荷インダクタＬｍ＝第１インダクタＬ１＝２．５６９ｎＨとし、第６トランジスタＭ６のドレイン端子と出力増幅器１２０の出力端子間に、第２インダクタＬ２＝０．７５０ｎＨおよび第２容量Ｃ２＝１．０２８ｐＦを挿入した。利得の周波数特性に鑑みて、前置増幅回路３２、４２の負荷回路として、第１負荷抵抗ＲＬ１＝６０Ω、第１負荷インダクタＬＬ１＝１．０ｎＨ、第２負荷抵抗ＲＬ２＝７０Ω、および第２負荷インダクタＬＬ２＝０．５０ｎＨとした。
【００６５】
図１１は、実施例２に係る出力増幅器１２０の周波数特性を示す。３．１〜１０．６ＧＨｚの周波数範囲で、利得が１１．１〜１０．７ｄＢ、帯域内最大値が１２．１ｄＢ、帯域内偏差が１．５ｄＢ以内、および反射損失が−９．９ｄＢ以下の特性を有している。
【００６６】
以上説明したように実施例２によれば、回路面積や消費電力の増大なしに広帯域にわたって良好な出力整合と、平坦な利得を有する増幅器を実現することができる。実施例１と比較し、前置増幅器の段数を増やしたことにより、利得をさらに広帯域に平坦化することができる。
【００６７】
つぎに、実施例３について説明する。実施例３は実施例２の変形であり、差動増幅回路５２のトランジスタサイズを変更したものである。すなわち、第６トランジスタＭ６のゲート長＝０．１８ｕｍ、第６トランジスタＭ６のゲート幅＝２００ｕｍ、第５トランジスタＭ５のゲート長＝０．１８ｕｍ、第５トランジスタＭ５のゲート幅＝３００ｕｍ、電源電圧＝１．８Ｖ、第６トランジスタＭ６のゲート電圧＝１．５Ｖ、第５トランジスタＭ５のゲート電圧＝０．７５Ｖ、および動作電流＝２１．６ｍＡとした。
【００６８】
なお、２段構成の前置増幅回路３２、４２の設定値は、実施例２と同様である。すなわち、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４のゲート長０．１８ｕｍ、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４のゲート幅＝６０ｕｍ、電源電圧＝１．８Ｖ、第１トランジスタＭ１および第３トランジスタＭ３のゲート電圧＝０．７５Ｖ、ならびに第２トランジスタＭ２および第４トランジスタＭ４のゲート電圧＝１．８Ｖとする。２段併せて約１８ｍＡの電流が流れる。
【００６９】
実施例３では、第６トランジスタＭ６の出力等価回路を所望帯域の中心周波数（相乗平均値）＝５．７３２ＧＨｚで抽出すると、ソース・ドレイン間抵抗Ｒｄｓ＝１２８．０Ω、およびソース・ドレイン間容量Ｃｄｓ＝０．３０８ｐＦである。
【００７０】
本実施例では、所望帯域を３．１〜１０．６ＧＨｚとしているため、上記表２で与えられる第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２を実現するように回路定数を設定すればよいが、ソース・ドレイン間容量Ｃｄｓの値が第１容量Ｃ１とほぼ同じ値になっている。したがって、この場合は共振負荷容量Ｃｍを使用しなくてもよく、第６トランジスタＭ６のドレイン端子と電源端子間に抵抗およびインダクタが並列に接続された並列回路を挿入すればよい。すなわち、共振負荷容量Ｃｍを使用せず、共振負荷抵抗Ｒｍ＝８２．０Ω、共振負荷インダクタＬｍ＝第１インダクタＬ１＝２．５６９ｎＨとし、第６トランジスタＭ６のドレイン端子と出力増幅器１２０の出力端子間に第２インダクタＬ２＝０．７５０ｎＨおよび第２容量Ｃ２＝１．０２８ｐＦを挿入すればよい。利得の周波数特性に鑑みて、前置増幅回路３２、４２の負荷回路として、第１負荷抵抗ＲＬ１＝４０Ω、第１負荷インダクタＬＬ１＝１．０ｎＨ、第２負荷抵抗ＲＬ２＝８０Ω、および第２負荷インダクタＬＬ２＝０．２５ｎＨとした。
【００７１】
図１２は、実施例３係る出力増幅器の周波数特性を示す。３．１〜１０．６ＧＨｚの周波数範囲で、利得が１３．８〜１２．６ｄＢ、帯域内最大値＝１３．９ｄＢ、帯域内偏差が１．５ｄＢ以内、および反射損失が−９．０ｄＢ以下の特性を有している。
【００７２】
以上説明したように実施例３によれば、共振負荷容量を用いてなくても、差動増幅回路を構成するトランジスタのサイズを調整することにより、実施例２と同様の効果を奏する。
【００７３】
つぎに実施例４について説明する。実施例４は、ＢＰＦ構成を変形したものであり、第６トランジスタＭ６と出力増幅器の出力端子との間のＢＰＦを３次Chebyshev型ＢＰＦと
したものである。
図１３は、実施例４に係る３次ＢＰＦを装荷した出力増幅器１４０の回路構成を示す。図１３に示す出力増幅器１４０は、図１０に示した出力増幅器１２０の構成と、ＢＰＦ部以外同じである。すなわち、図１３に示す出力増幅器１４０は、図１０に示した出力増幅器１２０の構成に対し、第１インダクタＬ１および第１容量Ｃ１が並列に接続された並列回路を追加した構成である。より具体的には第２容量と出力増幅器１４０の出力端子との間の接続点と、所定の第１固定電位、図１３ではグラウンドとの間に、当該並列回路を接続する。
【００７４】
差動増幅回路５４で使用するトランジスタのサイズは、実施例３と同様である。すなわち、第６トランジスタＭ６のゲート長＝０．１８ｕｍ、第６トランジスタＭ６のゲート幅＝２００ｕｍ、第５トランジスタＭ５のゲート長＝０．１８ｕｍ、第５トランジスタＭ５のゲート幅＝３００ｕｍ、電源電圧Ｖｄｄ＝１．８Ｖ、第６トランジスタＭ６のゲート電圧＝１．５Ｖ、第５トランジスタＭ５のゲート電圧＝０．７５Ｖ、および動作電流＝２１．６ｍＡとする。
【００７５】
２段構成の前置増幅回路３４、４４については、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４１のゲート長＝０．１８ｕｍ、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、および第４トランジスタＭ４１のゲート幅＝６０ｕｍ、電源電圧＝１．８Ｖ、第１トランジスタＭ１および第３トランジスタＭ３のゲート電圧＝０．７５Ｖ、ならびに第２トランジスタＭ２および第４トランジスタＭ４のゲート電圧＝１．８Ｖとする。２段併せて約１８ｍＡの電流が流れる。
【００７６】
本実施例では、中心周波数ωＣ＝５．７３２ＧＨｚ、帯域幅ωＢＷ＝７．５ＧＨｚ、およびリップル値＝０．１ｄＢの３次Chebyshev型ＢＰＦを例として挙げると、ＢＰＦ回路定数は下記表３で表される。
【００７７】
【表３】
0004850134.tif 000012
【００７８】
第６トランジスタＭ６の出力等価回路は実施例３と同様であり、当該出力等価回路を所望帯域の中心周波数（相乗平均値）＝５．７３２ＧＨｚで抽出すると、ソース・ドレイン間抵抗Ｒｄｓ＝１２８．０Ωおよびソース・ドレイン間容量Ｃｄｓ＝０．３０８ｐＦである。
【００７９】
上記表３で与えられる第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２、および第２容量Ｃ２を実現できるように、第６トランジスタＭ６の負荷回路を決定すると、共振負荷抵抗Ｒｍ＝８２．０４Ω、共振負荷容量Ｃｍ＝０．１３００ｐＦ、共振負荷インダクタＬｍ＝第１インダクタＬ１＝１．７６１ｎＨとし、第６トランジスタＭ６のドレイン端子と出力増幅器１４０の出力端子との間に、第２インダクタＬ２＝１．２１７ｎＨおよび第２容量Ｃ２＝０．６３３ｐＦを挿入する。それと共に出力増幅器１４０の出力端子とグラウンド端子間に、第１インダクタＬ１＝１．７９１ｎＨおよび第１容量Ｃ１＝０．４３８ｐＦが並列に接続された並列回路を挿入する。利得の周波数特性に鑑みて、前置増幅回路３４、４４の負荷回路として、第１負荷抵抗ＲＬ１＝４０Ω、第１負荷インダクタＬＬ１＝１．０ｎＨ、第２負荷抵抗ＲＬ２＝８０Ω、および第２インダクタＬＬ２＝０．２５ｎＨとする。
【００８０】
図１４は、実施例４に係る出力増幅器１４０の周波数特性を示す。３．１〜１０．６ＧＨｚの周波数範囲で、利得が１４．０〜１２．７ｄＢ、および反射損失が−９．９ｄＢ以下の特性を有している。
【００８１】
以上説明したように実施例４によれば、回路面積や消費電力の増大なしに広帯域にわたって良好な出力整合と、平坦な利得を有する増幅器を実現することができる。本実施の形態は、２次ＢＰＦばかりではなく、３次ＢＰＦにも適用することができる。
【００８２】
図１５は、実施例５に係る差動増幅回路５５の構成を示す。実施例１〜４では、共振負荷容量Ｃｍを第６トランジスタＭ６と電源端子との間に挿入した。この点、共振負荷容量Ｃｍに対応する容量を第６トランジスタＭ６のドレイン端子とソース端子間に挿入してもよい。実施例１〜４に係る差動増幅回路にて、この構成を用いることができる。
【００８３】
図１５に示す差動増幅回路５５にて、共振負荷インダクタＬｍ（＝Ｌ１）および共振負荷抵抗Ｒｍは第６トランジスタＭ６のドレイン端子と電源端子間に挿入されているため、実際のレイアウト配置ではＬ−Ｒ並列回路とＣに分離できる。これは、図３の原理図から容易に導き出すことができる。
【００８４】
一般に、ＲＦＩＣレイアウト設計では、インダクタには面積が２００〜３００ｕｍ角程度のスパイラルインダクタが用いられ、容量には面積１０数ｕｍ〜数１０ｕｍ角程度のＭＩＭ（Metal Insulator Metal）容量が用いられる。このようにサイズの異なる素子をレイアウト設計する場合、挿入する場所が異なることで自由度を増大させることができる。
【００８５】
以上説明したように実施例５によれば、実施例１〜４のいずれかの効果に加えて、設計の自由度を増大させることができる。
【００８６】
なお、実施例１〜５にて、カップリング容量Ｃｃおよびバイパス容量Ｃｂには、大きな容量値、たとえば、ＧＨｚ帯では１０ｐＦ程度のものを使用すればよい。また、バイアス抵抗Ｒｂは、バイアス電圧印加用の抵抗であり、２ｋΩなどの高抵抗を利用すればよい。
【００８７】
上記実施例では、ＦＥＴは実際の高周波モデルを使用し、整合回路や負荷回路に用いるインダクタ、容量、および抵抗については理想素子として扱った。実際には、素子製作プロセスによる制約や寄生成分などによって影響を受けるが、これらは設計的事項であり、本発明の実施の形態による原理が適用できることに変わりない。
【００８８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８９】
上述した実施例では、２次Butterworth型ＢＰＦおよび３次Chebyshev型ＢＰＦを出力整合回路として備えた場合について説明したが、その他の次数や通過特性を有するＢＰＦを用いた場合でも同様に本実施の形態が実現できる。さらに、ＢＰＦの基準インピーダンスや構成素子の数値を変更しても同様である。能動素子についてもＦＥＴだけでなくバイポーラトランジスタを用いてもよい。その場合、「ソース端子」を「エミッタ端子」、「ゲート端子」を「ベース端子」、および「ドレイン端子」を「コレクタ端子」と読み替えればよい。また、ベース端子に入力される信号が電流値となる。
【００９０】
また、ＦＥＴは差動構成でなく、シングル構成でもよい。この場合、電源端子はバイパスコンデンサを用いて交流的に接地しておく必要がある。また、上述したソース接地トランジスタにおいて、ソース端子と所定の第１固定電位との間に、低抵抗成分やインダクタンス成分を持たせてもよい。これにより、ソース接地トランジスタの安定化を図ったり、性能調整を行うことができる。また、本発明は、増幅器だけでなく、差動構成を利用したミキサなど、ＧＨｚ帯信号を出力する他の高周波回路にも適用可能である。
【図面の簡単な説明】
【００９１】
【図１】図１（ａ）は、実施の形態で使用する２次Butterworth型ＢＰＦの回路構成を示す。図１（ｂ）は、実施の形態で使用する３次Chebyshev型ＢＰＦの回路構成を示す。
【図２】２次Butterworth型ＢＰＦの周波数特性を示す図である。
【図３】実施の形態に係る出力整合の原理を示す等価回路である。
【図４】実施の形態に係る出力増幅器の全体構成を示す図である。
【図５】図４に示した出力増幅器の伝達関数を導出するための等価回路モデルを示す図である。
【図６】伝達関数の第１項、第２項、第３項およびこれらの総和の周波数依存性を示す図である。
【図７】実施例１に係る２次ＢＰＦを装荷した出力増幅器の回路構成を示す図である。
【図８】第６トランジスタの出力等価回路定数の周波数依存性を示す図である。
【図９】実施例１係る出力増幅器の周波数特性を示す図である。
【図１０】実施例２に係る２次ＢＰＦを装荷した出力増幅器の回路構成を示す図である。
【図１１】実施例２に係る出力増幅器の周波数特性を示す図である。
【図１２】実施例３係る出力増幅器の周波数特性を示す図である。
【図１３】実施例４に係る３次ＢＰＦを装荷した出力増幅器の回路構成を示す図である。
【図１４】実施例４に係る出力増幅器の周波数特性を示す図である。
【図１５】実施例５に係る差動増幅回路の構成を示す図である。
【符号の説明】
【００９２】
１０  ２次Butterworth型ＢＰＦ、  Ｌ１  第１インダクタ、  Ｃ１  第１容量、  Ｌ２  第２インダクタ、  Ｃ２  第２容量、  Ｒｄｓ  ソース・ドレイン間抵抗、  Ｃｄｓ  ソース・ドレイン間容量、  Ｒｍ  共振負荷抵抗、  Ｃｍ  共振負荷容量、  Ｌｍ  共振負荷インダクタ、  Ｍ５  第５トランジスタ、  Ｍ６  第６トンジスタ、  ５０  差動増幅回路、  ３０  前置増幅回路、  １００  出力増幅器。  
【図１】
0004850134.tif 000013
【図２】
0004850134.tif 000014
【図３】
0004850134.tif 000015
【図４】
0004850134.tif 000016
【図５】
0004850134.tif 000017
【図６】
0004850134.tif 000018
【図７】
0004850134.tif 000019
【図８】
0004850134.tif 000020
【図９】
0004850134.tif 000021
【図１０】
0004850134.tif 000022
【図１１】
0004850134.tif 000023
【図１２】
0004850134.tif 000024
【図１３】
0004850134.tif 000025
【図１４】
0004850134.tif 000026
【図１５】
0004850134.tif 000027