(57)【特許請求の範囲】
【請求項１】
表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、
外部からのデジタル映像データを取り込み映像信号に変換して、上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、
１〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、
上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える第１の接続切替部と、
外部から入力されるデジタル映像データを取り込んで記憶し、上記映像信号出力部に出力可能なｍ＋１個のラッチ部と、
上記ラッチ部のうち、上記デジタル映像データを取り込むラッチ部を選択する選択部と、
上記判定部による判定結果に応じて、上記ラッチ部と上記映像信号出力部との接続を切り替える第２の接続切替部とを備えた駆動回路であって、
当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、
１〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、
ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、
１〜ｍ番目の上記各ラッチ部は、上記第２の接続切替部による接続の切り替え前において、１〜ｍ番目の上記各映像信号出力部にそれぞれ接続されており、
ｍ＋１番目の上記ラッチ部は、予備ラッチ部であり、上記第２の接続切替部による接続の切り替え前において、上記予備映像信号出力部に接続されており、
上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各ラッチ部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備ラッチ部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各ラッチ部に入力させ、
上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、
上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、
上記第１の接続切替部は、
上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、
上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、
上記第２の接続切替部は、
上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記ラッチ部にｈ番目の上記映像信号出力部を接続し、
上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｊ番目の上記ラッチ部にｊ番目の映像信号出力部を接続すると共に、ｋ番目の上記ラッチ部に、ｋ＋１番目の映像信号出力部を接続することを特徴とする駆動回路。
【請求項２】
上記各ラッチ部は、
上記選択部によって選択されているタイミングにおいて入力されている上記デジタル映像データを取り込んで記憶するラッチ回路と、
全ての上記ラッチ部において上記ラッチ回路が上記デジタル映像データを取り込んだ後、上記ラッチ回路から転送される上記デジタル映像データを上記映像信号出力部に出力するホールド回路とを備えていることを特徴とする請求項１に記載の駆動回路。
【請求項３】
上記各ラッチ部は、
上記選択部によって選択されているタイミングにおいて入力されている上記デジタル映像データを取り込んで記憶するラッチ回路を備え、
上記各映像信号出力部は、
上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、全ての上記ラッチ部において上記ラッチ回路が上記デジタル映像データを取り込んだ後、上記ラッチ回路から転送される上記デジタル映像データを上記ＤＡＣ回路に出力するホールド回路とを備えていることを特徴とする請求項１に記載の駆動回路。
【請求項４】
上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、
上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、
上記各ラッチ部は、上記原色数に等しい複数のサブラッチ部からなり、
上記デジタル映像データは、上記原色数に対応するサブデータからなり、各サブラッチ部は、各サブデータを取り込んで記憶し、各出力部に出力可能であり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、
上記判定部は、上記出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該出力部を不良だと判定することを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
【請求項５】
上記原色数は３であることを特徴とする請求項４に記載の駆動回路。
【請求項６】
上記各出力端子は、上記表示装置が備える表示画素の原色数の整数倍の数に等しい複数のサブ出力端子からなり、
上記各映像信号出力部は、上記原色数の整数倍に等しい複数の出力部からなり、
上記各ラッチ部は、上記原色数の整数倍に等しい複数のサブラッチ部からなり、
上記デジタル映像データは、上記原色数に対応するサブデータからなり、各サブラッチ部は、各サブデータを取り込んで記憶し、各出力部に出力可能であり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、
上記判定部は、上記映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
【請求項７】
上記原色数は３であり、かつ、上記整数は２であることを特徴とする請求項６に記載の駆動回路。
【請求項８】
上記複数の出力部は、正側電圧に対応する原色数に等しい第１の出力部と、負側電圧に対応する原色数に等しい第２の出力部とからなり、
上記複数のサブラッチ部は、原色数に等しい第１のサブラッチ部と、原色数に等しい第２のサブラッチ部とからなり、
各サブ出力端子は、同一色に対応する第１の出力部と第２の出力部とのいずれかに切替可能に接続され、
上記選択部は、上記サブデータの各々を取り込むサブラッチ部として、第１のサブラッチ部を選択した後に第２のサブラッチ部を選択するか、第２のサブラッチ部を選択した後に第１のサブラッチ部を選択するかを切替可能であることを特徴とする請求項６または７に記載の駆動回路。
【請求項９】
請求項１〜８のいずれか１項に記載の駆動回路を備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不具合を自己検出し自己修復を行う、表示装置を駆動する駆動回路および該駆動回路を備えた表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子の端子数増加や、出力端子からの出力する多値電圧の多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能な約５００個の出力端子数を備えるものがある。さらに、出力端子数を１０００個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、１０２４階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。
【０００３】
ここで、従来の液晶駆動用半導体集積回路の構成を、図２８を参照して以下に説明する。図２８は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。
【０００４】
同図に示す液晶駆動用半導体集積回路１０１は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路１０１の構成について説明する。液晶駆動用半導体集積回路１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、ＬＯＡＤ信号入力端子１０４、および、基準電源端子であるＶ０端子１０５、Ｖ１端子１０６、Ｖ２端子１０７、Ｖ３端子１０８、Ｖ４端子１０９を備えている。さらに、液晶駆動用半導体集積回路１０１は、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子１１１と称する）を備えている。また、液晶駆動用半導体集積回路１０１は、基準電源補正回路１２１、ポインタ用シフトレジスタ回路１２３、ラッチ回路１２４、ホールド回路１２５、Ｄ／Ａコンバータ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路１２６、および出力バッファ１２７を備えている。また、ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ回路１２３−１〜１２３−ｎにより構成される。さらに、ラッチ回路１２４は、ｎ個のラッチ回路１２４−１〜１２４−ｎにより構成されており、ホールド回路１２５は、ｎ個のホールド回路１２５−１〜１２５−ｎにより構成されている。また、ＤＡＣ回路１２６は、ｎ個のＤＡＣ回路１２６−１〜１２６−ｎにより構成されている。加えて、出力バッファ１２７はｎ個の出力バッファ１２７−１から１２７−ｎにより構成され、各出力バッファ１２７は、オペアンプにより構成されている。
【０００５】
次に、液晶駆動用半導体集積回路１０１の動作について説明する。ポインタ用シフトレジスタ回路１２３は、クロック入力端子１０２より入力したクロック入力信号に基づき、１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。ポインタ用シフトレジスタ回路１２３により選択されたラッチ回路１２４は、階調データ入力端子１０３からの階調データを格納する。なお、階調データは、ラッチ回路１２４ごとに対応する、言い換えれば、信号出力端子１１１ごとに対応する、上記クロック入力信号に同期したデータである。また、各ラッチ回路１２４−１〜１２４−ｎは、信号出力端子１１１ごとに対応する、それぞれ異なる値の階調データを、各々に接続するホールド回路に出力する。階調データを入力された各ホールド回路１２５は、データＬＯＡＤ信号に基づき、デジタルデータとしてＤＡＣ回路１２６−１〜１２６−ｎに出力する。
【０００６】
ここで、ＤＡＣ回路１２６−１〜１２６−ｎは、ホールド回路１２５からの階調データに基づき、ｍ種類の階調電圧から１つの電圧値を選択し、出力バッファ１２７−１〜１２７−ｎに出力する。なおＤＡＣ回路１２６は、基準電源端子Ｖ０端子１０５〜Ｖ４端子１０９より入力する電圧によって、ｍ種類の階調電圧を出力することが可能である。次に、出力バッファ１２７は、ＤＡＣ回路１２６からの階調電圧をバッファし、信号出力端子１１１−１〜１１１−ｎに、液晶駆動用信号として出力する。
【０００７】
図２９は、ポインタ用シフトレジスタ回路１２３、ラッチ回路１２４、ホールド回路１２５を備えた液晶駆動用半導体集積回路１０１の具体的な構成を示す図である。
【０００８】
図２９では、説明のため、液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴ１８の１８出力を示している。ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８（以下、総称する場合はラッチ回路ＤＬＡとする）は、図２８に示すラッチ回路１２４に対応し、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８（以下、総称する場合はホールド回路ＤＬＢとする）は、図２８に示すホールド回路１２５に対応し、出力回路１１＿１〜１１＿１８は、図２８に示すＤＡＣ回路１２６および出力バッファ１２７に対応している。また、Ｄ−フリップフロップ＿１〜Ｄ−フリップフロップ＿１９（以下、ＤＦ＿１〜ＤＦ＿１９と略称し、総称する場合はＤＦとする）は、図２８に示すポインタ用シフトレジスタ回路１２３に対応している。
【０００９】
また、ＳＰ信号線を介して入力されるシフトレジスタのスタートのタイミングを示す開始信号およびＣＬＫ信号線を介して入力されるクロック信号は、図２８に示すシフトクロック用入力信号に対応し、ＬＳ信号線を介して入力されるデータＬＯＡＤ信号は図２８に示すデータＬＯＡＤ信号に対応する。
【００１０】
図３０は、ポインタ用シフトレジスタ回路１２３の動作を表すタイミングチャートである。シフトレジスタ回路１２３では、はじめに、ＤＦ＿１の入力部Ｄに、集積回路１０１の動作開始を示す「Ｈ」のＳＰ信号が入力される。ＤＦ＿１は、ＣＬＫ信号の立ち上がりに応じて、ＳＰ信号の値「Ｈ」を取り込み、自身の出力部Ｑより「Ｈ」の選択信号を出力する。図３０に示すように、ＣＬＫ信号の次の立ち上がりにおいては、ＳＰ信号は「Ｌ」となっているため、ＤＦ＿１の出力部Ｑも「Ｌ」となる。なお、図３０においては、ＤＦ＿１〜ＤＦ＿１８のそれぞれの選択信号を、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）と記載している。
【００１１】
各ＤＦの出力部Ｑは、次段のＤＦの入力部Ｄに接続されており、ＤＦ＿１〜ＤＦ＿１８は、シフトレジスタを構成している。つまり、ＤＦ＿１からの選択信号であるＱ（ＤＦ＿１）が「Ｌ」になる前に、ＣＬＫ信号の立ち下りに応じて、ＤＦ＿２は「Ｈ」のＱ（ＤＦ＿２）を出力し、その後、Ｑ（ＤＦ＿１）は「Ｌ」となる。この動作処理が、ＤＦ＿２〜ＤＦ＿１８においても同様に行われ、図３０に示すように、各ＤＦは、ＣＬＫ信号の立ち下りに同期して、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに、選択信号を順次出力する。
【００１２】
以上のように、ポインタ用シフトレジスタ回路１２３、ラッチ回路１２４、ホールド回路１２５、ＤＡＣ回路１２６、および出力バッファ１２７は、液晶駆動用信号出力端子１１１と同じ個数必要なり、液晶駆動用信号出力端子１１１が１０００端子であれば、上記の各ラッチ回路１２４〜１２７も、それぞれ１０００個必要となる。またポインタ用シフトレジスタ回路１２３のカウンタの段数も１０段必要になる。
【００１３】
上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペックの高精細テレビ（ＨＤＴＶ：Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）においては、データライン数は１９２０本となる。よって、表示駆動用半導体集積回路は、データラインごとに、Ｒ・Ｇ・Ｂの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、１９２０本×３（Ｒ・Ｇ・Ｂ）＝５７６０本の出力数、言い換えれば、５７６０個の液晶駆動用信号出力端子を備える必要がある。ここで、１つの表示駆動用半導体集積回路の出力数を７２０本とした場合、表示駆動用半導体集積回路は８個必要となる。
【００１４】
一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ後出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインやストレステストのスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小の欠陥や異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の１つのデータラインにおける、出荷後の表示不良が発生する割合が０．０１ｐｐｍ（１億分の１）であったとしても、データライン数が５７６０本となるフルスペックのＨＤＴＶにおいては、表示不良の発生割合は、５７．６ｐｐｍ（１００万分の５７．６）となる。つまり、約１７３６１台に１台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。
【００１５】
このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。
【００１６】
ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。
【００１７】
具体的には、特許文献１において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献２においては、ＤＡＣ回路の入力と出力にセレクターを設け、欠陥のあるＤＡＣ回路の位置が記憶されたＲＡＭの情報をもとに、セレクターを切り替え、欠陥のないＤＡＣ回路と予備のＤＡＣ回路を切り替える方法が開示されている。
【特許文献１】特開平６−２０８３４６号公報（１９９４年７月２６日公開）
【特許文献２】特開平８−２７８７７１号公報（１９９６年１０月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のＤＡＣ回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。
【００１９】
また、特許文献２には、欠陥のあるＤＡＣ回路を検出し、欠陥のあるＤＡＣ回路と予備のＤＡＣ回路とを切り替える構成が開示されているが、この構成においては、予備のＤＡＣ回路の出力と、その他全てのＤＡＣ回路の出力とを切替可能なように配線する必要がある。したがって、回路基板上において、予備のＤＡＣ回路に接続される配線が複雑となり、ＤＡＣ回路を実装する回路基板が大型化することになる。
【００２０】
本発明は、欠陥がある映像信号出力部を自己修復でき、映像信号出力部に接続する配線をより簡略化した駆動回路を提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係る駆動回路は、表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、外部からのデジタル映像データを取り込み映像信号に変換して、上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、１〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える第１の接続切替部と、外部から入力されるデジタル映像データを取り込んで記憶し、上記映像信号出力部に出力可能なｍ＋１個のラッチ部と、上記ラッチ部のうち、上記デジタル映像データを取り込むラッチ部を選択する選択部と、上記判定部による判定結果に応じて、上記ラッチ部と上記映像信号出力部との接続を切り替える第２の接続切替部とを備えた駆動回路であって、当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、１〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、１〜ｍ番目の上記各ラッチ部は、上記第２の接続切替部による接続の切り替え前において、１〜ｍ番目の上記各映像信号出力部にそれぞれ接続されており、ｍ＋１番目の上記ラッチ部は、予備ラッチ部であり、上記第２の接続切替部による接続の切り替え前において、上記予備映像信号出力部に接続されており、上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各ラッチ部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備ラッチ部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各ラッチ部に入力させ、上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、上記第１の接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、上記第２の接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記ラッチ部にｈ番目の上記映像信号出力部を接続し、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｊ番目の上記ラッチ部にｊ番目の映像信号出力部を接続すると共に、ｋ番目の上記ラッチ部に、ｋ＋１番目の映像信号出力部を接続することを特徴としている。
【００２２】
上記の構成によれば、ｍ個の出力端子が表示装置に接続されている。
【００２３】
また、上記の構成によれば、少なくともｍ＋１個の映像信号出力部が、外部からのデジタル映像データを取り込み、例えば階調電圧によって表される映像信号に変換して、出力端子を介して表示装置に出力する。
【００２４】
また、上記の構成によれば、判定部は、各映像信号出力部の良否を判定する。例えば、判定部は、映像信号出力部から出力される階調電圧と、基準となる電圧との比較結果が、予め予測される比較結果と等しいか否かを判定する構成が可能であるが、映像信号出力部の動作の良否を判定可能な構成であればよく、特に限定はされない。
【００２５】
また、上記の構成によれば、第１の接続切替部は、判定部の判定結果に応じて、出力端子と映像信号出力部との接続を切り替える。接続切替部は、上記判定部により全ての映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の出力端子にｈ番目の映像信号出力部をそれぞれ個別に接続する。つまり、１番目の映像信号出力部からの映像信号は、１番目の出力端子に出力され、２番目の映像信号出力部からの映像信号は、２番目の出力端子に出力される。以降同様に、３番目〜ｍ番目の各映像信号出力部からの映像信号は、３番目〜ｍ番目の各出力端子に出力される。
【００２６】
一方、第１の接続切替部は、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｊ番目の上記出力端子に、ｊ番目の上記映像信号出力部をそれぞれ個別に接続させると共に、ｋ番目の上記出力端子に、ｋ＋１番目の上記映像信号出力部をそれぞれ個別に接続させる。例えば、７番目の映像信号出力部が不良だと判定された場合、１番目〜６番目までの映像信号出力部からの各映像信号は、１番目〜６番目の各出力端子にそれぞれ個別に出力され、８番目〜ｍ＋１番目の映像信号出力部からの映像信号は、７番目〜ｍ番目の出力端子にそれぞれ個別に出力される。したがって、判定部によって不良と判定された７番目の映像信号出力部からの映像信号は、どの出力端子にも出力されない。
【００２７】
また、上記の構成によれば、ラッチ部は、外部から入力されるデジタル映像データを取り込んで記憶し、映像信号出力部に出力可能である。例えば、各ラッチ部は、外部から供給されるデジタル映像データを記憶し、全てのラッチ部がデジタル映像データを記憶した後、制御信号に応じて、それぞれに接続されている映像信号出力部に、記憶しているデジタル映像データを出力する。
【００２８】
また、上記の構成によれば、選択部は、デジタル映像データを取り込む映像信号出力部を選択する。例えば、選択部は、外部から時分割で供給されるデジタル映像データが変化するタイミングに同期して、順次、映像信号出力部を選択する信号を出力し、選択された映像信号出力部がそれぞれ異なるデジタル映像データを順次取り込む。
【００２９】
また、上記の構成によれば、第２の接続切替部は、上記判定部による判定結果に応じて、ラッチ部と映像信号出力部との接続を切り替える。第２の接続切替部は、上記判定部により全ての映像信号出力部が良だと判定された場合、ｈ番目のラッチ部にｈ番目の映像信号出力部をそれぞれ個別に接続する。つまり、１番目のラッチ部からのデジタル映像データは、１番目の映像信号出力部に出力され、２番目のラッチ部からのデジタル映像データは、２番目の映像信号出力部に出力される。以降同様に、３番目〜ｍ番目の各ラッチ部からのデジタル映像データは、３番目〜ｍ番目の各映像信号出力部に出力される。
【００３０】
一方、第２の接続切替部は、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｊ番目のラッチ部に、ｊ番目の映像信号出力部をそれぞれ個別に接続させると共に、ｋ番目のラッチ部に、ｋ＋１番目の映像信号出力部をそれぞれ個別に接続させる。例えば、７番目の映像出力部が不良だと判定された場合、１番目〜６番目までのラッチ部からの各デジタル映像データは、１番目〜６番目の各映像信号出力部にそれぞれ個別に出力され、７番目〜ｍ番目の各ラッチ部からのデジタル映像データは、８番目〜ｍ＋１番目の映像信号出力部にそれぞれ個別に出力される。したがって、判定部によって不良と判定された７番目の映像信号出力部には、どのラッチ部からもデジタル映像データは出力されない。
【００３１】
したがって、不良だと判定された７番目の映像信号出力部は、映像信号が供給されることがなく、また、いずれの出力端子にも接続されないため、切り離されることになる。
【００３２】
これにより、映像信号出力部に不具合が発生した場合、不具合の発生した映像信号出力部を切り離し、正常な映像信号出力部のみで駆動回路を再構成する、すなわち、自己修復することが可能となる。
【００３３】
そして、出力端子およびラッチ部と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる構成であり、配線の複雑になることを抑えることができるため、回路基板が大型化することを抑えることが可能となる。
【００３４】
しかも、本発明に係る駆動回路は、各映像信号出力部の良否を判定する判定部を備えており、上述したとおり、第１の接続切替部は、判定部による判定結果に応じて、各出力端子と各映像信号出力部との接続を切り替え、第２の接続切替部は、判定部による判定結果に応じて、上記複数の映像信号出力部のうち、各ラッチ部と各映像信号出力部との接続を切り替える。つまり、本発明に係る駆動回路は、自身が備える各映像信号出力部の良否を判定し、映像信号出力部に不具合があることを検出すると、駆動回路自身が自己修復を行い、言い換えれば、人間が修理を行うことなく、正常な映像信号出力部を使用して、映像信号を各出力端子に出力できる。
【００３５】
本発明に係る駆動回路では、上記各ラッチ部は、上記選択部によって選択されているタイミングにおいて入力されている上記デジタル映像データを取り込んで記憶するラッチ回路と、全ての上記ラッチ部において上記ラッチ回路が上記デジタル映像データを取り込んだ後、上記ラッチ回路から転送される上記デジタル映像データを上記映像信号出力部に出力するホールド回路とを備えていることが好ましい。
【００３６】
本発明に係る駆動回路では、上記各ラッチ部は、上記選択部によって選択されているタイミングにおいて入力されている上記デジタル映像データを取り込んで記憶するラッチ回路を備え、上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、全ての上記ラッチ部において上記ラッチ回路が上記デジタル映像データを取り込んだ後、上記ラッチ回路から転送される上記デジタル映像データを上記ＤＡＣ回路に出力するホールド回路とを備えていることが好ましい。
【００３７】
本発明に係る駆動回路では、上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、上記各ラッチ部は、上記原色数に等しい複数のサブラッチ部からなり、上記デジタル映像データは、上記原色数に対応するサブデータからなり、各サブラッチ部は、各サブデータを取り込んで記憶し、各出力部に出力可能であり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、上記判定部は、上記出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該出力部を不良だと判定することが好ましい。
【００３８】
上記の構成によれば、各出力端子は、原色数に等しい複数のサブ出力端子からなり、各映像信号出力部は、原色数に等しい複数の出力部からなり、各ラッチ部は、原色数に等しい複数のサブラッチ部からなる。
【００３９】
例えば、表示色がＲＧＢの３原色によって構成される場合、各出力端子は３本のサブ出力端子の組によって構成され、各映像信号出力部は３本の出力部の組によって構成される。より詳細には、出力端子は、Ｒに対応するサブ出力端子と、Ｇに対応するサブ出力端子と、Ｂに対応するサブ出力端子とから成り、各映像信号出力部は、Ｒに対応する出力部と、Ｇに対応する出力部と、Ｂに対応する出力部とから成り、各ラッチ部は、Ｒに対応するサブラッチ部と、Ｇに対応するサブラッチ部と、Ｂに対応するサブラッチ部とから成る。
【００４０】
そして、各映像信号出力部を構成する出力部のうち、少なくともいずれかが不良であると判定部によって判定された場合、不良の出力部を含む映像信号出力部は、いずれの出力端子および接続端子からも切り離され、出力端子および接続端子と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる。
【００４１】
これにより、表示色を構成する原色数単位で、出力端子および接続端子と映像信号出力部との接続を切り替えることが可能となるため、カラーの表示装置を駆動する駆動回路においても、回路基板の配線を複雑化させることなく自己修復機能を実装できる。
【００４２】
本発明に係る駆動回路では、上記原色数は３であることが好ましい。
【００４３】
上記の構成によれば、例えば、表示色がＲＧＢの３原色によって構成される表示装置を駆動することが可能となる。
【００４４】
本発明に係る駆動回路では、上記各出力端子は、上記表示装置が備える表示画素の原色数の整数倍の数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数の整数倍に等しい複数の出力部からなり、上記各ラッチ部は、上記原色数の整数倍に等しい複数のサブラッチ部からなり、上記デジタル映像データは、上記原色数に対応するサブデータからなり、各サブラッチ部は、各サブデータを取り込んで記憶し、各出力部に出力可能であり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、上記判定部は、上記映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することが好ましい。
【００４５】
上記の構成によれば、各出力端子は、原色数の整数倍の数に等しい複数のサブ出力端子からなり、各映像信号出力部は、原色数の整数倍に等しい複数の出力部からなり、各ラッチ部は、原色数の整数倍に等しい複数のサブラッチ部からなる。
【００４６】
例えば、表示色がＲＧＢの３原色によって構成され、各原色に対応する映像信号として２種類の階調電圧を出力する場合、各出力端子は６本のサブ出力端子の組によって構成され、各映像信号出力部は６本の出力部の組によって構成され、各ラッチ部は６本のサブラッチ部の組によって構成されてもよい。
【００４７】
そして、各映像信号出力部を構成する出力部のうち、少なくともいずれかが不良であると判定部によって判定された場合、不良の出力部を含む映像信号出力部は、いずれの出力端子およびラッチ部からも切り離され、出力端子およびラッチ部と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる。
【００４８】
これにより、表示色を構成する原色数の整数倍単位で、出力端子およびラッチ部と映像信号出力部との接続を切り替えることが可能となるため、原色に対応する階調電圧が複数の信号によって設定されるカラーの表示装置を駆動する駆動回路においても、回路基板の配線を複雑化させることなく自己修復機能を実装できる。
【００４９】
本発明に係る駆動回路では、上記原色数は３であり、かつ、上記整数は２であることが好ましい。
【００５０】
上記の構成によれば、例えば、表示色がＲＧＢの３原色によって構成され、ＲＧＢのそれぞれに対応する階調電圧が２つの信号によって設定される構成のカラーの表示装置を駆動することが可能となる。
【００５１】
本発明に係る駆動回路では、上記複数の出力部は、正側電圧に対応する原色数に等しい第１の出力部と、負側電圧に対応する原色数に等しい第２の出力部とからなり、上記複数のサブラッチ部は、原色数に等しい第１のサブラッチ部と、原色数に等しい第２のサブラッチ部とからなり、各サブ出力端子は、同一色に対応する第１の出力部と第２の出力部とのいずれかに切替可能に接続され、上記選択部は、上記サブデータの各々を取り込むサブラッチ部として、第１のサブラッチ部を選択した後に第２のサブラッチ部を選択するか、第２のサブラッチ部を選択した後に第１のサブラッチ部を選択するかを切替可能であることが好ましい。
【００５２】
上記の構成によれば、例えば、表示装置のドット反転駆動が可能となる。
【００５３】
本発明に係る表示装置は、上記駆動回路を備えていることが好ましい。
【００５４】
上記の構成によれば、本発明に係る表示装置では、映像信号出力部に不具合が発生した場合、不具合の発生した映像信号出力部を切り離し、正常な映像信号出力部のみで駆動回路を再構成する、すなわち、自己修復することが可能となる。
【００５５】
しかも、本発明に係る表示装置では、出力端子およびラッチ部と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる構成であり、配線の複雑化を抑えることができるため、回路基板が大型化することなく自己修復機能を実装することが可能となる。
【発明の効果】
【００５６】
本発明に係る駆動回路は、表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、外部からのデジタル映像データを取り込み映像信号に変換して、上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、１〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える第１の接続切替部と、外部から入力されるデジタル映像データを取り込んで記憶し、上記映像信号出力部に出力可能なｍ＋１個のラッチ部と、上記ラッチ部のうち、上記デジタル映像データを取り込むラッチ部を選択する選択部と、上記判定部による判定結果に応じて、上記ラッチ部と上記映像信号出力部との接続を切り替える第２の接続切替部とを備えた駆動回路であって、当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、１〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、１〜ｍ番目の上記各ラッチ部は、上記第２の接続切替部による接続の切り替え前において、１〜ｍ番目の上記各映像信号出力部にそれぞれ接続されており、ｍ＋１番目の上記ラッチ部は、予備ラッチ部であり、上記第２の接続切替部による接続の切り替え前において、上記予備映像信号出力部に接続されており、上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各ラッチ部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備ラッチ部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各ラッチ部に入力させ、上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、上記第１の接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、上記第２の接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記ラッチ部にｈ番目の上記映像信号出力部を接続し、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｊ番目の上記ラッチ部にｊ番目の映像信号出力部を接続すると共に、ｋ番目の上記ラッチ部に、ｋ＋１番目の映像信号出力部を接続することを特徴としている。
【００５７】
したがって、自身が備える各映像信号出力部の良否を判定し、映像信号出力部に不具合があることを検出すると、出力端子およびラッチ部と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられ、配線の複雑化を抑えることができるため、回路基板が大型化することなく自己修復機能を実装することが可能となる。
【００５８】
しかも、本発明に係る駆動回路は、駆動回路自身が自己修復を行い、言い換えれば、人間が修理を行うことなく、正常な映像信号出力部を使用して、映像信号を各出力端子に出力できる。
【発明を実施するための最良の形態】
【００５９】
以下、本発明に係る実施の形態を図面に基づいて説明する。
【００６０】
〔実施形態１〕
本発明の第１の実施形態について、図１および図２を参照して以下に説明する。
【００６１】
（自己修復回路の構成）
はじめに、図１を参照して、本実施の形態に係る、自己修復可能な表示駆動用半導体集積回路（以下、集積回路とする）１０の構成について説明する。なお、説明を簡単にするため、図２８に示す従来の集積回路の説明と同様、１８出力の構成について説明するが、集積回路１０は１８出力の構成に限定されない。
【００６２】
図１は、本実施の形態に係る、通常動作を行う場合の集積回路１０の構成を示す図である。集積回路１０は、Ｄ−フリップフロップ＿１〜Ｄ−フリップフロップ＿１８（以下、ＤＦ＿１〜ＤＦ＿１８と略称し、総称する場合はＤＦとする）とスイッチＳＷＡ１〜ＳＷＡ１８（以下、総称する場合は、スイッチＳＷＡとする）とラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８（以下、総称する場合はラッチ回路ＤＬＡとする）とホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８（以下、総称する場合はホールド回路ＤＬＢとする）と出力回路１１＿１〜１１＿１８（以下、総称する場合は出力回路１１とする）とスイッチＳＷＢ１〜ＳＷＢ１８（以下、総称する場合はスイッチＳＷＢとする）と信号出力端子ＯＵＴ１〜ＯＵＴ１８（以下、出力端子ＯＵＴ１〜ＯＵＴ１８とする）と予備の出力回路１１＿１９とを備えている。
【００６３】
集積回路１０は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【００６４】
なお、本実施の形態では、特許請求の範囲における映像信号出力部は、出力回路１１に対応しており、特許請求の範囲におけるラッチ部は、ラッチ回路ＤＬＡとホールド回路ＤＬＢとによって構成されるブロックに対応している。
【００６５】
集積回路１０におけるＤＦ＿１〜ＤＦ＿１８（選択部）は、図２９に示す従来の液晶駆動用半導体集積回路１０１と同様、ポインタ用シフトレジスタ回路を構成しており、図３０に示すタイミングチャートの動作を行う。
【００６６】
出力回路１１は、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路（判定部）と、判定回路による動作の良否を示す判定フラグを備えている。なお、図１では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【００６７】
スイッチＳＷＡ１〜１８は、ＤＬＢ＿１〜ＤＬＢ＿１８と出力回路１１＿１〜１１＿１８との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、ＤＬＢ＿１〜ＤＬＢ＿１８は、それぞれ、ＤＬＡ＿１〜ＤＬＡ＿１８と接続されており、ラッチ部に対応するブロックを形成している。
【００６８】
また、スイッチＳＷＡ１〜１８およびＳＷＢ１〜１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ１〜１８の値に基づいて接続状態は切り替わる。より詳細に説明すれば、ＳＷＡ１〜１８の接続状態は、それぞれ、Ｆｌａｇ＿Ｘ１〜ＦｌａｇＸ１８の値によって決定される。Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８はＦｌａｇ１からＦｌａｇ１８の組み合わせで決定され、組み合わせは図１の下に論理式として示している。
【００６９】
なお、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８を生成する具体的な構成は図示していないが、図１に示す論理演算を実行可能な構成であればよく、特に限定はされない。
【００７０】
ＳＷＡ１〜１８は、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８の値が「０」のとき、端子０と端子１とが接続される。一方、Ｆｌａｇ１〜１８の値が「１」のとき、端子０と端子２とが接続される。例えば、Ｆｌａｇ１の値が「０」のとき、すなわち、出力回路１１＿１の動作が良の場合には、図１に示す論理式により、Ｆｌａｇ＿Ｘ１は「０」となり、ＳＷＡ１は、端子０と端子１とが接続される。一方、Ｆｌａｇ１の値が「１」のとき、すなわち、出力回路１１＿１の動作が不良の場合、Ｆｌａｇ＿Ｘ１は「１」となり、ＳＷＡ１は、端子０と端子２とが接続される。ＳＷＢ１〜ＳＷＢ１８においても同様にして、接続の状態が決定される。図１では、各スイッチＳＷＡ１〜ＳＷＡ１８、および、ＳＷＢ１〜ＳＷＢ１８の状態を決定する信号（Ｆｌａｇ１〜１８）を矢印で示している。なお、Ｆｌａｇ＿Ｘ１〜Ｘ１８は、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【００７１】
なお、ＤＬＡ＿１〜ＤＬＡ＿１８、ＤＬＢ＿１〜ＤＬＢ＿１８は、ＤＡＴＡ信号線を介して入力される階調データを表すデジタル信号をラッチする回路であり、図１では、各々１回路示しているが、外部から入力される階調データが６ビットであれば６回路、８ビットであれば８回路必要となる。しかしながら、説明が煩雑になるため１回路で代表している。
【００７２】
（通常動作）
次に、集積回路１０において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図１を用いて説明する。上述のとおり、図１は、本実施の形態に係る、通常動作を行う場合の集積回路１０の構成を示す図である。
【００７３】
不良の出力回路が発生していない場合、出力回路１１におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８も、すべて「０」となる。そのため、図１に示すとおり、集積回路１０におけるＳＷＡ１〜ＳＷＡ１８は、いずれも、端子０と端子１とが接続された状態となり、集積回路１０は、図２９に示す従来の回路と同様の構成となる。
【００７４】
以下に、集積回路１０の動作について説明する。ポインタ用シフトレジスタを構成する各ＤＦには、ＣＬＫ信号線を介してクロック信号が入力され、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。そして、ＤＦ＿１〜ＤＦ＿１８の出力部Ｑからの出力信号は、それぞれ、次段のＤＦの入力部Ｄに入力されると共に、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
【００７５】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿１に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿１は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。
【００７６】
ＤＦ＿２〜ＤＦ＿１８は、ＤＦ＿１と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿１〜ＤＦ＿１８の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。以下では、ＤＦ＿１〜ＤＦ＿１８からの出力を、それぞれ、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）と表す。また、同様に、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８からの出力を、それぞれ、Ｑ（ＤＬＡ＿１）〜Ｑ（ＤＬＡ＿１８）と表し、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８からの出力を、それぞれ、Ｑ（ＤＬＢ＿１）〜Ｑ（ＤＬＢ＿１８）と表す。
【００７７】
各ラッチ回路には、ＤＡＴＡ信号線を介して階調データが入力される。ＤＡＴＡ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｄ１からＤ２へ、Ｄ２からＤ３へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８は、それぞれ、入力されるＱ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【００７８】
これにより、階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿１〜ＤＬＢ＿１８は、順次、階調データ「Ｄ１」〜「Ｄ１８」を取り込む。そして、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８は、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）が「Ｌ」の間、取り込んだ階調データを保持する。
【００７９】
例えば、ラッチ回路ＤＬＡ＿１は、入力されているＱ（ＤＦ＿１）が「Ｈ」のときに、ＤＡＴＡ信号線を介して「Ｄ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿１）が「Ｌ」になるときには、ＤＡＴＡ信号線を介して「Ｄ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿１の出力部Ｑからの出力であるＱ（ＤＬＡ＿１）として、以降、「Ｄ１」が保持される。
【００８０】
また、Ｑ（ＤＦ＿１）は、次段のＤＦ＿２の入力部Ｄにも入力されており、ＤＦ＿２に入力されるＣＬＫ信号が立ち上がりのタイミングにおいて、Ｑ（ＤＦ＿１）は「Ｌ」になる前（すなわち、「Ｈ」の状態）であるため、ＤＦ＿２の出力部Ｑから出力される信号であるＱ（ＤＦ＿２）は「Ｈ」になる。そして、ＤＬＡ＿２は、入力されているＱ（ＤＦ＿２）が「Ｈ」の期間、ＤＡＴＡ信号線を介して「Ｄ２」の階調データを取り込む。その後、Ｑ（ＤＦ＿２）が「Ｌ」になるときには、ＤＡＴＡ信号線を介して「Ｄ２」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿２の出力部Ｑからの出力であるＱ（ＤＬＡ＿２）として、以降、「Ｄ２」が保持される。
【００８１】
同様にして、Ｑ（ＤＦ＿３）〜Ｑ（ＤＦ＿１８）が「Ｌ」になるときに、ＤＬＡ＿２〜ＤＬＡ＿１８の出力部Ｑからの出力であるＱ（ＤＬＡ＿２）〜Ｑ（ＤＬＡ＿１８）として、階調データ「Ｄ２」〜「Ｄ１８」が保持される。
【００８２】
以上のように、ポインタ用シフトレジスタ回路を構成する各ＤＦは、ＤＦ＿１から順次パルスをシフトし、このパルスによるＤＬＡ＿１からＤＬＡ＿１８は、ＤＡＴＡ信号線を介して、順次、階調データ「Ｄ１」〜「Ｄ１８」を取り込む。そして、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８の入力部Ｄには、それぞれ、ＤＬＡ＿１〜ＤＬＡ＿１８の出力部Ｑにおいて保持された階調データ「Ｄ１」〜「Ｄ１８」が入力されている。
【００８３】
さらに、図１に示す集積回路１０は、ＤＬＡ＿１から順次階調データの取り込みを開始し、ＤＬＡ＿１８がデータを取り込んだ後、ＬＳ信号線に「Ｈ」パルスを入力する。つまり、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８のゲートＧにデータＬＯＡＤ信号（以下、ＬＳ信号とする）としての「Ｈ」パルスが入力される。これにより、ＤＬＢ＿１〜ＤＬＢ＿１８は入力部Ｄに入力されている階調データ「Ｄ１」〜「Ｄ１８」を出力部Ｑから出力する。この動作により、出力回路１１には、ＤＬＡ＿１〜ＤＬＡ＿１８が順に取り込んだ「Ｄ１」〜「Ｄ１８」の階調データが入力されることになる。そして、出力回路１１は、デジタルデータの階調データを階調電圧（すなわち映像信号）に変換し、それぞれ、対応する出力端子ＯＵＴ１〜１８を介して、階調データ「Ｄ１」〜「Ｄ１８」に対応する階調電圧を出力する。
【００８４】
（自己修復の動作）
集積回路１０において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図２を用いて説明する。
【００８５】
図２は、本実施の形態に係る、自己修復動作を行う場合の集積回路１０の構成を示す図である。集積回路１０では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＸ７からＦｌａｇＸ１８は「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【００８６】
これにより、出力回路１１＿７への入力はオープンとなり、ホールド回路ＤＬＢ＿７の出力部Ｑは、出力回路１１＿８に接続され、ホールド回路ＤＬＢ＿８の出力部Ｑは、出力回路１１＿９に接続され、ホールド回路ＤＬＢ＿９の出力部Ｑは、出力回路１１＿１０に接続される。つまり、ホールド回路ＤＬＢと出力回路１１とが一段ずつ順次ずれて接続され、最後にホールド回路ＤＬＢ＿１８の出力部Ｑが予備の出力回路１９に接続される。つまり、本発明に係る集積回路１０では、切替スイッチによって、異常が発生した出力回路１１＿７に階調データは入力されなくなる。
【００８７】
また、このとき、集積回路１０では、図３に示すとおり、ＦｌａｇＸ７からＦｌａｇＸ１８で制御されるスイッチＳＷＢ７からＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。そして、出力端子ＯＵＴ７には出力回路１１＿８、出力端子ＯＵＴ８には出力回路１１＿９と、順次、出力回路がシフトして出力端子に接続され、最後の予備の出力回路１１＿１９が出力端子ＯＵＴ１８に接続される。
【００８８】
以上の説明のとおり、出力回路の不良が検出された場合には、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８と出力回路１１＿１〜１１＿１９との接続を切り替えると共に、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することにより、自己修復が可能な構成を実現する。
【００８９】
（出力回路の不具合の検出）
以下に、集積回路１０における出力回路１１＿１〜１１＿１８の不具合の検出方法について説明する。出力回路１１＿１〜１１＿１８の不具合の検出は、出力回路１１＿１〜１１＿１８の各々が備えるオペアンプにおいて、基準となる電圧と、出力回路１１＿１〜１１＿１８の各々が備えるＤＡＣ回路から出力される電圧とを比較することにより行う。出力回路１１＿１〜１１＿１８の不具合の検出方法には、予備の出力回路１１＿１９が備えるＤＡＣ回路から出力される電圧を、各出力回路が備えるＤＡＣ回路からの電圧と比較して判断する「第１の不具合検出方法」や、出力回路１１＿１〜１１＿１８の各々が備えるＤＡＣ回路から出力される電圧を相互に比較して判断する「第２の不具合検出方法」がある。
【００９０】
（第１の不具合検出方法）
以下に、予備の出力回路から出力される電圧を各出力回路からの電圧と比較して判断する「第１の不具合検出方法」について、図３〜図１０を参照して説明する。
【００９１】
図３は、予備の出力回路１１＿１９を用いて、通常の出力回路１１＿１〜１１＿１８における不具合の検出を行う構成を示す図である。図３において、ＤＡＣ＿１、オペアンプ１＿１、スイッチ２ａ、２ｂ、判定回路３＿１、判定フラグ４＿１、およびプルアップ・プルダウン回路５＿１によって構成されるブロックが図１の出力回路１１＿１に対応し、ＤＡＣ＿２、オペアンプ１＿２、スイッチ２、２ｂ、判定回路３＿２、判定フラグ４＿２、およびプルアップ・プルダウン回路５＿２によって構成されるブロックが図１の出力回路１１＿２に対応し、ＤＡＣ＿３、オペアンプ１＿３、スイッチ２、２ｂ、判定回路３＿３、判定フラグ４＿３、およびプルアップ・プルダウン回路５＿３によって構成されるブロックが図１の出力回路１１＿３に対応し、ＤＡＣ＿１９およびオペアンプ１＿１９によって構成されるブロックが図１の予備の出力回路１１＿１９に対応している。
【００９２】
図３に示す回路は、図１に示す自己修復の動作を行う集積回路１０の一部として組み込まれており、各出力回路は隣り合う２つの出力回路からの出力を切替可能なスイッチに接続され、例えば、出力端子ＯＵＴ１は、出力回路１１＿１および出力回路１１＿２からの出力を切替可能なスイッチに接続されており、出力端子ＯＵＴ２は、出力回路１１＿２および出力回路１１＿３からの出力を切替可能なスイッチに接続されている。
【００９３】
なお、図３では、説明のため、出力回路１１＿１〜１１＿３および予備の出力回路１１＿１９のみを示しているが、不具合の検出は、全ての通常の出力回路１１＿１〜１１＿１８について行われる。
【００９４】
集積回路１０は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３とホールド回路ＤＬＢ＿１〜ＤＬＢ＿３と出力回路１１＿１〜１１＿３と複数のスイッチ２ａおよび２ｂを備えている。また、集積回路１０は、予備回路としてのラッチ回路ＤＬＡ＿１９、ホールド回路ＤＬＢ＿１９、および出力回路１１＿１９も備えている。
【００９５】
なお、図１においては、本願発明の特徴的な構成のみを示しており、予備回路としてのラッチ回路ＤＬＡ＿１９、およびホールド回路ＤＬＢ＿１９は図示していないが、本実施の形態に係る出力回路の第１の不具合検出方法を実行する構成においては、図３に示すとおり、集積回路１０において、ラッチ回路ＤＬＡ＿１９、およびホールド回路ＤＬＢ＿１９が備えられる。
【００９６】
ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、ＤＡＴＡ信号線を介して、出力端子ＯＵＴ１〜ＯＵＴ３のそれぞれに対応する階調データが入力される。さらに、階調データは、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿３を介して出力回路１１＿１〜１１＿３に入力され、出力回路１１＿１〜１１＿３において、デジタルの階調データから階調電圧信号に変換される。
【００９７】
また、複数のスイッチ２ａは、ｔｅｓｔ信号によってＯＮ，ＯＦＦが切り替わり、また、複数のスイッチ２ｂは、ｔｅｓｔＢ信号によってＯＮ，ＯＦＦが切り替わる。なお、スイッチ２ａおよびスイッチ２ｂは、「Ｈ」の信号を入力した場合にＯＮとなり、「Ｌ」の信号を入力した場合にＯＦＦとなる。
【００９８】
（不良判定を行わない場合の動作）
次に、図３において、不良判定を行わない場合、つまり表示装置が階調電圧を出力する、表示駆動を行うときの通常動作について説明する。
【００９９】
通常動作の場合は、ｔｅｓｔ信号は「Ｌ」であり、ｔｅｓｔＢ信号は「Ｈ」となる。このとき、スイッチ２ａはＯＦＦとなり、スイッチ２ｂはＯＮとなる。これにより、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、ポインタ用シフトレジスタ回路（図示せず）からＳＴＲ１〜ＳＴＲ３信号（以下、総称する場合は、ＳＴＲ信号とする）が入力される。ＳＴＲ信号は、図１に示すＤＦ＿１〜ＤＦ＿１８における出力部Ｑからの出力、すなわち選択信号に対応している。
【０１００】
ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３は、入力されたＳＴＲ信号に基づいて、階調データの入力端子より、ＤＡＴＡ信号線を介して自身に対応する階調データを取得する。ホールド回路ＤＬＢ＿１〜ＤＬＢ＿３は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３が取得した階調データを、ＬＳ信号に基づいて出力する。
【０１０１】
次に、ＤＡＣ＿１〜ＤＡＣ＿３は、それぞれ、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿３から階調データを受け取る。そして、ＤＡＣ＿１〜ＤＡＣ＿３は、デジタルの階調データを階調電圧信号に変換し、オペアンプ１＿１〜１＿３の正極性入力端子に出力する。ここで、オペアンプ１＿１〜１＿３の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１＿１〜１＿３は、ボルテージフォロワとして動作する。したがって、オペアンプ１＿１〜１＿３は、ＤＡＣ＿１〜ＤＡＣ＿３からの階調電圧に対して、バッファ回路の役割を果たすことになり、自信の正極性入力端子に入力された階調電圧信号を、対応する出力端子ＯＵＴ１〜ＯＵＴ３に出力する。
【０１０２】
以上の説明のとおり、出力端子ごとに直列に接続されたラッチ回路とホールド回路とＤＡＣ回路とオペアンプとを含むブロックを出力回路ブロックとすると、出力回路ブロックは、階調データの入力端子より入力された階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子を介して表示装置に出力することを目的としている。
【０１０３】
（動作確認テストへの切り替え）
ＤＡＣ回路の動作確認を行う動作確認テストへの切り替えを行う場合、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。まず、スイッチ２ａがＯＮとなることにより、予備のラッチ回路ＤＬＡ＿１９には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ１信号が入力され、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ２信号が入力される。さらに、オペアンプ１＿１〜１＿３の負極性入力端子には、予備のＤＡＣ＿１９からの階調電圧が入力される。また、スイッチ２ｂがＯＦＦになったことにより、オペアンプ１＿１〜１＿３の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ１＿１〜１＿３は、自身の正極性入力端子に直列に接続されたＤＡＣ＿１〜ＤＡＣ＿３からの出力電圧と、予備のＤＡＣ回路であるＤＡＣ＿１９からの出力電圧とを比較するコンパレータとなる。
【０１０４】
なお、ｔｅｓｔ信号およびｔｅｓｔＢ信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路（図示しない）より出力される。また、この制御回路（制御手段）は、動作確認テストにおける、データバスを介して入力される階調データ、および、データＬＯＡＤ信号を制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、データＬＯＡＤ信号、シフトクロック用入力信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。
【０１０５】
（第１の不具合検出方法の動作確認テスト１）
次に、動作確認テストの１つ目の手順を、図４を参照して以下に説明する。図４は、第１の不具合検出方法における１つ目の手順を示すフローチャート図である。
【０１０６】
上述のとおり、図３では、出力回路１１＿１〜１１＿３および予備の出力回路１１＿１９のみを示しているが、不具合の検出は、図１に示す全ての通常の出力回路１１＿１〜１１＿１８について行われる。以下では、出力回路１１＿１〜１１＿１８に含まれるＤＡＣ＿１〜ＤＡＣ＿１８の不良判定を行って、出力回路１１＿１〜１１＿１８の不具合を検出する方法について説明する。
【０１０７】
なお、図１に示す出力回路１１＿１〜１１＿１８は、それぞれ、オペアンプ１＿１〜１＿１８、判定回路３＿１〜３＿１８、判定フラグ４＿１〜４＿１８、およびプルアップ・プルダウン回路５＿１〜５＿１８を含んで構成される。
【０１０８】
図４に示すステップＳ２１（以下、Ｓ２１と略称する）において、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。すでに上述したように、Ｓ２１により、オペアンプ１＿１〜１＿１８はコンパレータの役割を有することとなる。
【０１０９】
次に、Ｓ２２において、図示しない制御回路が備えるカウンタｍを０に初期化する。さらに、制御回路は、カウンタｍの値に対応する階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のラッチ回路ＤＬＡ＿１９に格納する。さらに、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８に格納する。
【０１１０】
次に、予備のホールド回路ＤＬＢ＿１９は、データＬＯＡＤ信号に基づいて、ラッチ回路ＤＬＡ＿１９より、階調０の階調データを取得する。さらに、ＤＡＣ＿１９は、ホールド回路ＤＬＢ＿１９より階調データを入力し、階調０の階調電圧を、オペアンプ１＿１〜１＿１８の負極性入力端子に出力する（Ｓ２３）。一方、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８は、データＬＯＡＤ信号に基づいて、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８より、階調１の階調データを取得する。さらに、ＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８より階調データを入力する。ＤＡＣ＿１〜ＤＡＣ＿１８は、自身に直列に接続された、各オペアンプ１＿１〜１＿１８の正極性入力端子に、階調１の階調電圧を出力する（Ｓ２３）。なお、本発明の集積回路は、ｎ階調の階調電圧を出力するものであり、階調０の階調電圧が一番低い電圧値であり、階調ｎの階調電圧が一番高い電圧値であるものとする。
【０１１１】
次に、オペアンプ１＿１〜１＿１８は、正極性入力端子に入力したＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧と、負極性入力端子に入力したＤＡＣ＿１９からの階調電圧とを比較する（Ｓ２４）。具体的には、オペアンプ１＿１〜１＿１８は、自身の正極性入力端子に階調１の階調電圧を入力し、自身の負極性入力端子に階調０の階調電圧を入力する。ここで、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１＿１〜１＿１８は、「Ｈ」レベルの信号を出力する。ここで、オペアンプ１＿１〜１＿１８の出力が「Ｌ」レベルの信号であった場合、ＤＡＣ＿１〜ＤＡＣ＿１８は不良であることになる。
【０１１２】
次に、判定回路３（判定部）は、オペアンプ１＿１〜１＿１８からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路３＿１〜３＿１８が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト１においては、判定回路３＿１〜３＿１８は期待値を「Ｈ」レベルとして記憶している。
【０１１３】
ここで、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力した信号が、自身が記憶する期待値と同じ、「Ｈ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であると判定する。一方、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力した信号が「Ｌ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ１８が不良であると判定し、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する。（Ｓ２５）
なお、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号を入力し、入力した信号が「Ｈ」レベルであれば、判定フラグ４＿１〜４＿１８に「Ｌ」フラグを出力し、入力した信号が「Ｌ」レベルであれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する構成としてもよい。この場合、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より一度でも「Ｈ」フラグを入力した場合、その後、判定回路３＿１〜３＿１８より「Ｌ」フラグを入力しても、判定フラグ４＿１〜４＿１８は「Ｈ」フラグを保持しつづける。
【０１１４】
また、不良であると判断され、判定フラグ４＿１〜４＿１８が「Ｈ」になった場合以後の判定動作を行わない構成にしても良い。
【０１１５】
次に、カウンタｍの値が、ｎ−１であるかを判定する（Ｓ２６）。カウンタｍの値がｎ−１以下の場合は、カウンタｍの値を１つ増やし、Ｓ２３〜Ｓ２５のステップを、ｍの値がｎ−１となるまで、繰り返し行う。なお、このｎとは、集積回路１０が出力できる階調数である。
【０１１６】
（第１の不具合検出方法の動作確認テスト２）
次に、動作確認テストの２つ目の手順を、図５を参照して以下に説明する。図５は、第１の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【０１１７】
まず、動作確認テスト１においては、常にオペアンプ１＿１〜１＿１８の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、ＤＡＣ１９に、低い電圧しか出力しないような不具合がある場合や、ＤＡＣ１＿１〜１＿１８に高い電圧しか出力しないような不具合がある場合には、判定回路３＿１〜３＿１８は、正常を示す「Ｌ」フラグを出力してしまう。
【０１１８】
したがって、動作確認テスト２においては、オペアンプ１＿１〜１＿１８の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。
【０１１９】
まず、動作確認テスト１が終了した後、カウンタｍの値を０に初期化する（Ｓ３１）。次に、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のラッチ回路ＤＬＡ＿１９に格納する。次に、制御回路は、カウンタｍに対応する、階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８に格納する。
【０１２０】
ここで、動作確認テスト１のＳ２３と同様に、ＤＡＣ＿１９は、ラッチ回路ＤＬＡ＿１９が格納した階調データを、ホールド回路ＤＬＢ＿１９を介して入力する。さらに、ＤＡＣ＿１９は、入力した階調データに対応する、階調ｍ＋１の階調電圧を、ここでは、階調１の階調電圧を、オペアンプ１＿１〜１＿１８の負極性入力端子に出力する。一方、ＤＡＣ＿１〜ＤＡＣ＿１８は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が格納した階調データを、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８を介して入力する。さらに、ＤＡＣ＿１〜ＤＡＣ＿１８は、入力した階調データに対応する、階調ｍの階調電圧を、ここでは、階調０の階調電圧を、自身に直列に接続された、オペアンプ１＿１〜１＿１８の正極性入力端子に出力する（Ｓ３２）。
【０１２１】
次に、オペアンプ１＿１〜１＿１８は、正極性入力端子に入力したＤＡＣ＿１〜ＤＡＣ＿１８からの階調０の階調電圧と、負極性入力端子に入力したＤＡＣ＿１９からの階調１の階調電圧とを比較する（Ｓ３３）。ここで、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１＿１〜１＿１８は、「Ｌ」フラグの信号を出力する。ここで、オペアンプ１＿１〜１＿１８の出力が「Ｈ」レベルの信号であった場合、ＤＡＣ＿１〜ＤＡＣ＿１８は不良であることになる。
【０１２２】
次に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト１においては、判定回路３＿１〜３＿１８は期待値を「Ｌ」レベルとして記憶している。ここで、判定回路３＿１〜３＿１８は、オペアンプ１より入力した信号が、自身が記憶する期待値と同じ、「Ｌ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であると判定する。一方、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力した信号が「Ｈ」であれば、ＤＡＣ＿１〜ＤＡＣ１８が不良であると判定し、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ３４）。以上の、Ｓ３３〜Ｓ３４のステップを、ｍの値がｎ−１となるまで繰り返し行う（Ｓ３５、Ｓ３６）。
【０１２３】
（第１の不具合検出方法の動作確認テスト３）
次に、動作確認テストの３つ目の手順を、図６を参照して以下に説明する。図６は、第１の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【０１２４】
ＤＡＣ＿１〜ＤＡＣ＿１８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１＿１〜１＿１８に入力された階調電圧を、オペアンプ１＿１〜１＿１８が保持し続け、動作確認テスト１および２において、不具合を検出できない場合がある。ここで、動作確認テスト３においては、オペアンプ１＿１〜１＿１８の正極性入力端子にプルダウン回路５＿１〜５＿１８を接続する。これにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる場合、オペアンプ１＿１〜１＿１８の正極性入力端子に、低い電圧を入力することになる。結果、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる場合、言い換えれば、ＤＡＣ＿１〜ＤＡＣ＿１８より出力がない場合において、実行済の確認テストによる、オペアンプ１の入力された階調電圧を、オペアンプ１が保持し続けることを防ぐことができる。
【０１２５】
動作確認テスト３の具体的な手順は、図６に示すように、まず、カウンタｍを０に初期化する（Ｓ４１）。次に、プルアップ・プルダウン回路５＿１〜５＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子をプルダウンする（Ｓ４２）。ここからのＳ４３〜Ｓ４７のステップは、既に上述した動作確認テスト１の、Ｓ２３〜Ｓ２７のステップと同様であるため、ここではその説明を省略する。
【０１２６】
以上のように、オペアンプ１＿１〜１＿１８の正極性入力端子をプルダウンし、動作確認テスト１の手順を行うことにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなった場合、オペアンプ１は、「Ｌ」レベルの信号を出力することになる。結果、判定回路３＿１〜３＿１８は、入力した「Ｌ」レベルの信号より、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合があると判定し、判定フラグ４が「Ｈ」フラグを記憶することになる。
【０１２７】
（第１の不具合検出方法の動作確認テスト４）
次に、動作確認テストの４つ目の手順を、図７を参照して以下に説明する。図７は、第１の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【０１２８】
ここで、動作確認テスト４は、動作確認テスト３と同様に、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタｍを０に初期化する（Ｓ５１）。次に、プルアップ・プルダウン回路５＿１〜５＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子をプルアップする（Ｓ５２）。ここからのＳ５３〜Ｓ５７のステップは、既に上述した動作確認テスト２の、Ｓ３２〜Ｓ３６のステップと同様であるため、ここではその説明を省略する。
【０１２９】
以上のように、オペアンプ１＿１〜１＿１８の正極性入力端子をプルアップし、動作確認テスト２の手順を行うことにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなった場合、オペアンプ１＿１〜１＿１８は、「Ｈ」レベルの信号を出力することになる。結果、判定回路３＿１〜３＿１８は、入力した「Ｈ」レベルの信号より、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合があると判定し、判定フラグ４が「Ｈ」を記憶することになる。
【０１３０】
（第１の不具合検出方法の動作確認テスト５）
次に、動作確認テストの５つ目の手順を、図８を参照して以下に説明する。図８は、第１の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【０１３１】
ＤＡＣ＿１〜ＤＡＣ＿１８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。このように、隣接する２つ階調がショートした場合、ＤＡＣ＿１〜ＤＡＣ＿１８は、ショートした２つの階調の中間電圧を出力することになる。この不具合の場合、ＤＡＣ＿１〜ＤＡＣ＿１８が出力する階調電圧は、正常な場合と比べて、１階調以上の電圧のずれとならない。したがって、動作確認テスト１〜４において、この不具合を検出することはできない。ここで、動作確認テスト５においては、このようなＤＡＣ＿１〜ＤＡＣ＿１８における、隣接する２つの階調がショートした不具合を検出することが目的である。
【０１３２】
同図に示すように、まず、カウンタｍを０に初期化する（Ｓ６１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、データバスを介して、階調ｍの階調データを、ここでは、階調０の階調データを、ラッチ回路ＤＬＡ＿１９およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が入力する。次に、ＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１９およびホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８を介して、ラッチ回路ＤＬＡ＿１９およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８より、階調０の階調データを取得する。さらにＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子および負極性入力端子に、階調０の階調電圧を出力する（Ｓ６２）。
【０１３３】
次に、図示しないスイッチにより、オペアンプ１＿１〜１＿１８の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト１および２において、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、１階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。
【０１３４】
ここで、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ１＿１〜１＿１８の２つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ１＿１〜１＿１８は、入出力のオフセット電圧を有しているため、自身の２つの入力端子に同じ階調電圧を入力したとしても、オペアンプ１＿１〜１＿１８の出力は、「Ｈ」または「Ｌ」のどちらかを出力することになる。この、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ１＿１〜１＿１８の出力のレベルを、判定回路３＿１〜３＿１８は、期待値として記憶する（Ｓ６３）。
【０１３５】
次に、図示しないスイッチをＯＦＦにして、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ１＿１〜１＿１８の正極性入力端子には、ＤＡＣ＿１〜ＤＡＣ＿１８からの階調０の階調電圧が入力され、負極性入力端子には、ＤＡＣ＿１９からの階調０の階調電圧が入力される。ここで、ＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８に不具合がなければ、オペアンプ１＿１〜１＿１８の出力は、判定回路３＿１〜３＿１８に記憶した期待値と同じ出力となる。したがって、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力と、自身が記憶する期待値とを比較する（Ｓ６４）。判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力値が、期待値と異なる値であれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ６５）。
【０１３６】
次に、図示しないスイッチによって、オペアンプ１＿１〜１＿１８の正極性入力端子にＤＡＣ＿１９からの階調電圧を入力し、負極性入力端子にＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧を入力するように、オペアンプ１＿１〜１＿１８の入力を切り替える（Ｓ６６）。ここで、Ｓ６４と同様の処理を行う（Ｓ６７）。Ｓ６７において、判定回路３＿１〜３＿１８が、オペアンプ１＿１〜１＿１８からの出力と、自身が記憶する期待値とが異なれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ６８）。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路３＿１〜３＿１８が記憶する期待値が「Ｈ」レベルまたは「Ｌ」レベルのどちらであっても、ＤＡＣ＿１〜１８の不具合を検出可能となる。
【０１３７】
以上のＳ６２〜Ｓ６８のステップを、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ６９、Ｓ７０）。
【０１３８】
（第１の不具合検出方法に係る自己修復）
次に、判定フラグ４が「Ｈ」フラグを記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ＿１〜ＤＡＣ＿１８いずれかに不具合があると判定回路３＿１〜３＿１８が判定した場合の修復について、図９を参照して以下に説明する。図９は、前述の自己修復手段にて、自己修復する手順を示すフローチャート図である。
【０１３９】
判定回路３＿１〜３＿１８は、ＤＡＣ＿１〜ＤＡＣ＿１８が不良であると判定した場合、「Ｈ」フラグを判定フラグ４＿１〜４＿１８に出力する。さらに、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８からの「Ｈ」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記録しているかどうかを検出する（Ｓ７１）。制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していないことを検出した場合は、Ｓ７５の処理に移る。一方、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していることを検出した場合、判定フラグ４＿１〜４＿１８のそれぞれが記憶している「Ｈ」のフラグ数を確認する。ここで、判定フラグ４＿１〜４＿１８が記憶している「Ｈ」のフラグ数が複数の場合、Ｓ７３の処理にうつる。一方、判定フラグ４が記憶している「Ｈ」のフラグ数が１つの場合は、Ｓ７４の処理にうつる（Ｓ７２）。
【０１４０】
Ｓ７４においては、「Ｈ」フラグを記憶している判定フラグ４＿１〜４＿１８に対応するＤＡＣ＿１〜ＤＡＣ１８を無効にし、出力回路全体を修復する処理を行う（Ｓ７４）。
【０１４１】
なお、Ｓ７４においては、判定フラグ４＿１〜４＿１８が、それぞれ、自身が記憶するフラグを、Ｆｌａｇ１〜１８として、スイッチＳＷＡ１〜ＳＷＡ１８に出力するとともに、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８を求める制御回路に出力する処理も含まれる。
【０１４２】
次に、Ｓ７３の処理について説明する。判定フラグ４＿１〜４＿１８が記憶する「Ｈ」フラグの数が、複数であった場合、確率的に予備のＤＡＣ１９が不良であると考えられる。したがって、Ｓ７３において、制御回路は、判定フラグ４＿１〜４＿１８が記憶するフラグを全て「Ｌ」フラグにし、Ｓ７５の処理に移行する。次に、Ｓ７１においてＮＯと判定された場合、Ｓ７３の処理後、または、Ｓ７４の処理後、制御回路は、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替え、通常動作に移行する（Ｓ７５）。
【０１４３】
次に、集積回路１０を搭載する表示装置の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図１０を参照して以下に説明する。図１０は、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
【０１４４】
同図に示すように、まず、表示装置に電源投入し、集積回路を初期化することにより、判定フラグ４＿１〜４＿１８は全て「Ｌ」フラグになる（Ｓ８１）。次に、制御回路は、ｔｅｓｔ信号を「Ｈ」に、ｔｅｓｔＢ信号を「Ｌ」にし、動作確認テストの状態に集積回路１０を切り替える（Ｓ８２）。次に、制御回路および集積回路は、上述した動作確認テストを行う（Ｓ８３）。さらに、全ての動作確認テスト１〜５が終了したかどうかを、制御回路は確認し、不良となる回路がある場合には自己修復を行い、通常動作に移行する（Ｓ８４）。
【０１４５】
（第２の不具合検出方法）
以下に、出力回路から出力する電圧を相互に比較して、不良を判断する「第２の不具合検出方法」について、図１１〜図１７を参照して説明する。なお、なお、第２の不具合検出方法の説明に関しては、第１の不具合検出方法と異なる箇所についてのみ説明し、重複する箇所についてはその説明を省略する。
【０１４６】
まず、第１の不具合検出方法と第２の不具合方法の違いについて簡単に説明する。第１の不具合検出方法は、ＤＡＣ＿１〜ＤＡＣ＿１８の出力と、予備のＤＡＣ＿１９の出力を、オペアンプ１＿１〜１＿１８において比較している。一方、第２の不具合検出方法は、互いに隣接する２つのＤＡＣを一組とし、互いのＤＡＣからの出力を、オペアンプ１＿１〜１＿２０において比較する。
【０１４７】
図１１は、出力回路１１＿１〜１１＿２０において、互いに隣接する２つの出力回路を一組として不具合の検出を行う構成を示す図である。図１３において、ＤＡＣ＿１、オペアンプ１＿１、スイッチ２、２ｂ、判定回路３＿１、判定フラグ４＿１、およびプルアップ・プルダウン回路５＿１によって構成されるブロックが図１の出力回路１１＿１に対応し、ＤＡＣ＿２、オペアンプ１＿２、スイッチ２、２ｂ、判定回路３＿２、判定フラグ４＿２、およびプルアップ・プルダウン回路５＿２によって構成されるブロックが図１の出力回路１１＿２に対応し、ＤＡＣ＿３、オペアンプ１＿３、スイッチ２、２ｂ、判定回路３＿３、判定フラグ４＿３、およびプルアップ・プルダウン回路５＿３によって構成されるブロックが図１の出力回路１１＿３に対応し、ＤＡＣ＿４、オペアンプ１＿４、スイッチ２、２ｂ、判定回路３＿４、判定フラグ４＿４、およびプルアップ・プルダウン回路５＿４によって構成されるブロックが図１の出力回路１１＿４に対応し、ＤＡＣ＿１９、オペアンプ１＿１９、スイッチ２、２ｂ、判定回路３Ａ、判定フラグ４Ａ、およびプルアップ・プルダウン回路２５Ａによって構成されるブロックが図１の予備の出力回路１１＿１９に対応している。
【０１４８】
なお、図１ではラッチ回路ＤＬＡ＿１９、ホールド回路ＤＬＢ＿１９、ラッチ回路ＤＬＡ＿２０、ホールド回路ＤＬＢ＿２０、および出力回路１１＿２０は示されていないが、第２の不具合検出方法を行う場合には、図１に示す集積回路１０において、ラッチ回路ＤＬＡ＿２０、ホールド回路ＤＬＢ＿２０、および、出力回路１１＿２０とによって構成されるブロックが備えられる。出力回路１１＿２０は、ＤＡＣ＿２０、オペアンプ１＿２０、スイッチ２、２ｂ、判定回路３Ｂ、判定フラグ４Ｂ、およびプルアップ・プルダウン回路２５Ｂを含んで構成される。
【０１４９】
図１１に示す回路は、図１に示す自己修復の動作を行う集積回路１０の一部として組み込まれており、各出力回路は隣り合う２つの出力回路からの出力を切替可能なスイッチに接続され、例えば、出力端子ＯＵＴ１は、出力回路１１＿１および出力回路１１＿２からの出力を切替可能なスイッチに接続されており、出力端子ＯＵＴ２は、出力回路１１＿２および出力回路１１＿３からの出力を切替可能なスイッチに接続されている。
【０１５０】
なお、図１１では、説明のため、出力回路１１＿１〜１１＿４および予備の出力回路１１＿１９、１１＿２０のみを示しているが、不具合の検出は、全ての通常の出力回路１１＿１〜１１＿２０について行われる。
【０１５１】
集積回路１０は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿４とホールド回路ＤＬＢ＿１〜ＤＬＢ＿４と出力回路１１＿１〜１１＿４と複数のスイッチ２ａおよび２ｂを備えている。また、集積回路１０は、予備のラッチ回路ＤＬＡ＿１９および２０と、予備のホールド回路ＤＬＢ＿１９および２０と、予備のＤＡＣ１９およびＤＡＣ２０と、オペアンプ１＿１９および１＿２０と、プルアップ・プルダウン回路２５Ａおよび２５Ｂとを含んで構成される出力回路１１＿１９および１１＿２０を備えている。
【０１５２】
オペアンプ１＿１〜１＿１８は、自身に直列に接続されるＤＡＣ＿１〜ＤＡＣ＿８からの出力を、自身の正極性入力端子に入力する。さらに、オペアンプ１＿１〜１＿１８は、自身に隣り合うオペアンプに直列に接続されるＤＡＣ＿１〜ＤＡＣ＿１８からの出力を、自身の負極性入力端子に入力する。具値的には、同図に示すように、オペアンプ１＿１は、ＤＡＣ＿１からの出力を、自身の正極性入力端子に入力し、ＤＡＣ＿２にからの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。同様に、オペアンプ１＿２は、ＤＡＣ＿２からの出力を、自身の正極性入力端子に入力し、ＤＡＣ＿１からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。
【０１５３】
また、オペアンプ１＿１９においても、ＤＡＣ＿１９からの出力を自身の正極性入力端子に、ＤＡＣ２０からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。さらに、オペアンプ１＿２０においても、ＤＡＣ２０からの出力を、自身の正極性入力端子に、ＤＡＣ１９からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力している。
【０１５４】
（不良判定を行わない場合の動作）
集積回路２０における通常動作においては、第１の不具合検出方法の場合と同様に、制御回路は、ｔｅｓｔ信号を「Ｌ」レベルに、ｔｅｓｔＢ信号を「Ｈ」レベルにする。これにより、ＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８より入力した階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１＿１〜１＿１８の正極性入力端子に出力する。ここでオペアンプ１＿１〜１＿１８の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１＿１〜１＿１８は、ボルテージフォロワとして動作する。よって、オペアンプ１＿１〜１＿１８は、ＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴ１８に出力する。
【０１５５】
（動作確認テストの切り替え）
集積回路１０における動作確認テストへの切り替えは、制御回路がｔｅｓｔ信号を「Ｈ」レベルとし、ｔｅｓｔＢ信号を「Ｌ」レベルとする。まず、スイッチ２ａがＯＮとなることにより、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路（ラッチ回路ＤＬＡ＿１，ＤＬＡ＿３）には、ＴＳＴＲ１信号が入力される。さらに、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路（ラッチ回路ＤＬＡ＿２，ＤＬＡ＿４）には、ＴＳＴＲ２信号が入力される。さらに、スイッチ２ａがＯＮとなることにより、奇数番目のオペアンプ（オペアンプ１＿１、１＿３）の負極性入力端子には、隣り合う偶数番目のＤＡＣ（ＤＡＣ＿２、ＤＡＣ＿４）からの出力が入力され、偶数番目のオペアンプ（オペアンプ１＿２、１＿４）の負極性入力端子には、隣り合う奇数番目のＤＡＣ（ＤＡＣ＿１、ＤＡＣ＿３）からの出力が入力される。また、ｔｅｓｔＢ信号が「Ｌ」レベルとなることにより、スイッチ２ｂはＯＦＦとなる。これにより、オペアンプ１＿１〜１＿４における、自身の出力の負極性入力端子への負帰還が遮断されることになる。その結果、オペアンプ１＿１〜１＿４は、自身に直列に接続されたＤＡＣ＿１〜ＤＡＣ＿４からの出力と、隣り合うＤＡＣ＿１〜ＤＡＣ＿４からの出力とを比較するコンパレータとなる。
【０１５６】
（第２の不具合検出方法の動作確認テスト１）
次に、第２の不具合検出方法に係る、動作確認テストの１つ目の手順を、図１２を参照して以下に説明する。図１２は、第２の不具合検出方法に係る、動作確認テストの１つ目の手順を示すフローチャート図である。
【０１５７】
上述のとおり、図１１では、出力回路１１＿１〜１１＿４および予備の出力回路１１＿１９、１１＿２０のみを示しているが、不具合の検出は、図１に示す全ての通常の出力回路１１＿１〜１１＿１８について行われる。以下では、出力回路１１＿１〜１１＿１８に含まれるＤＡＣ＿１〜ＤＡＣ＿１８の不良判定を行って、出力回路１１＿１〜１１＿１８の不具合を検出する方法について説明する。
【０１５８】
なお、図１に示す出力回路１１＿１〜１１＿１８は、それぞれ、オペアンプ１＿１〜１＿１８、判定回路３＿１〜３＿１８、判定フラグ４＿１〜４＿１８、およびプルアップ・プルダウン回路５＿１〜５＿１８を含んで構成される。
【０１５９】
まず、制御回路はｔｅｓｔ信号を「Ｈ」レベルに、ｔｅｓｔＢ信号を「Ｌ」レベルにする（Ｓ１０１）。これにより、オペアンプ１＿１〜１＿１８はコンパレータとして動作する（Ｓ１０２）。次に、制御回路は、奇数番目の判定回路（判定回路３＿１，３＿３，・・・）の期待値を「Ｌ」レベルに設定する。一方、制御回路は、偶数番目の判定回路（判定回路３＿２，３＿４，・・・）の期待値を「Ｈ」レベルに設定する。
【０１６０】
次に、制御回路は、自身が備えるカウンタｍを０に初期化する（Ｓ１０３）。さらに、制御回路は、ＴＳＴＲ１をアクティブにし、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路（ＤＬＡ＿１，ＤＬＡ＿３，・・・）がデータバスを介して、階調ｍの階調データを入力する。また、制御回路は、ＴＳＴＲ２をアクティブにし、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路（ＤＬＡ＿２，ＤＬＡ＿４，・・・）がデータバスを介して、階調ｍ＋１の階調データを入力する（Ｓ１０４）。
【０１６１】
ここで、カウンタｍの値が０の場合を考えると、奇数番目のオペアンプ（オペアンプ１＿１、１＿３、・・・）は、自身の正極性入力端子に階調０の階調電圧を、自身に直列に接続される、奇数番目のＤＡＣ（ＤＡＣ＿１、ＤＡＣ＿３、・・・）より入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調１の階調電圧を、隣り合う偶数番目のＤＡＣ（ＤＡＣ＿２、ＤＡＣ＿４、・・・）より入力する。ここで、オペアンプ１＿１〜１＿１８の２つの入力端子に接続するＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、奇数番目のオペアンプ１の出力は「Ｌ」になる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調１の階調電圧を、自身に直列に接続される、偶数番目のＤＡＣより入力する。また、偶数番目のオペアンプ（オペアンプ１＿２、１＿４、・・・）は、自身の負極性入力端子に階調０の階調電圧を、隣り合う奇数番目のＤＡＣ回路より入力する。ここで、オペアンプ１＿１〜１＿１８の２つの入力端子に接続するＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、偶数番目のオペアンプの出力は「Ｈ」になる。
【０１６２】
次に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ１０５）。ここで、オペアンプ１＿１〜１＿１８からの出力が、期待値と異なる場合、判定回路３＿１〜３＿１８は、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ１０６）。以上のＳ１０４〜Ｓ１０６までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｎ−１となるまで繰り返し行う（Ｓ１０７，Ｓ１０８）。
【０１６３】
（第２の不具合検出方法の動作確認テスト２）
次に、第２の不具合検出方法に係る、動作確認テストの２つ目の手順を、図１３を参照して以下に説明する。図１３は、第２の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【０１６４】
第２の不具合検出方法における動作確認テスト２は、第２の不具合検出方法における動作確認テスト１における、奇数番目と偶数番目との階調の電圧関係を逆にした動作確認であり、その他は、第２の不具合検出方法における動作確認テストと同様である。
【０１６５】
まず、制御回路は、奇数番目の判定回路の期待値を「Ｈ」に設定し、一方、偶数番目の判定回路の期待値を「Ｌ」に設定する。さらに、制御回路は、自身が備えるカウンタｍを０に初期化する（Ｓ１１１）。
【０１６６】
次に、制御回路は、ＴＳＴＲ１をアクティブにし、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路がデータバスを介して、階調ｍ＋１の階調データを入力する。また、制御回路は、ＴＳＴＲ２をアクティブにし、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路がデータバスを介して、階調ｍの階調データを入力する（Ｓ１１２）。
【０１６７】
ここで、カウンタｍの値が０の場合を考えると、奇数番目のオペアンプは、自身の正極性入力端子に階調１の階調電圧を、自身に直列に接続される、奇数番目のＤＡＣより入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調０の階調電圧を、隣り合う偶数番目のＤＡＣより入力する。ここで、オペアンプの２つの入力端子に接続するＤＡＣが正常であれば、奇数番目のオペアンプの出力は「Ｈ」レベルになる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調０の階調電圧を、自身に直列に接続される、偶数番目のＤＡＣより入力する。また、偶数番目のオペアンプは、自身の負極性入力端子に階調１の階調電圧を、隣り合う奇数番目のＤＡＣより入力する。ここで、オペアンプの２つの入力端子に接続するＤＡＣが正常であれば、偶数番目のオペアンプ１の出力は「Ｌ」レベルになる。
【０１６８】
次に、判定回路３はオペアンプからの出力のレベルと、自身が記憶する期待値とを比較する（Ｓ１１３）。ここで、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が期待値と異なる場合、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。以上のＳ１１２〜Ｓ１１４の処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｎ−１となるまで繰り返し行う（Ｓ１１５、Ｓ１１６）。
【０１６９】
（第２の不具合検出方法の動作確認テスト３）
次に、第２の不具合検出方法に係る、動作確認テストの３つ目の手順を、図１４を参照して以下に説明する。図１４は、第２の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【０１７０】
第１の不具合検出方法の動作確認テスト３において説明したように、ＤＡＣ＿１〜ＤＡＣ＿１８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１＿１〜１＿１８の入力された階調電圧を、オペアンプ１＿１〜１＿１８が保持し続け、第２の不具合検出方法の動作確認テスト１および２において、不具合を検出できない場合がある。
【０１７１】
まず、動作確認テスト１〜２と同様に、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１２１）。また、集積回路１０は、ＤＡＣ＿１〜ＤＡＣ＿１８の正極性入力端子に、プルアップ・プルダウン回路５＿１〜５＿１８を接続している。ここで、奇数番目のオペアンプの正極性入力端子をプルアップするように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、奇数番目のＤＡＣの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。一方、偶数番目のオペアンプの正極性入力端子については、プルダウンとなるように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、偶数番目のＤＡＣの出力がオープンとなる場合に、偶数番目のオペアンプ１の正極性入力端子に低い電圧を入力することになる。
【０１７２】
この後のＳ１２３〜Ｓ１２７の処理については、第２の形態の動作確認テスト１と同様であるため、ここではその説明を省略する。
【０１７３】
（第２の不具合検出方法の動作確認テスト４）
次に、第２の不具合検出方法に係る、動作確認テストの４つ目の手順を、図１５を参照して以下に説明する。図１５は、第２の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【０１７４】
ここでは、上記の動作確認テスト３と同様の不具合を検出することを目的としている。まず、これまでの動作確認テストと同様に、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１３１）。次に、制御回路は、奇数番目のオペアンプの正極性入力端子をプルダウンするように、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、奇数番目のＤＡＣの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に低い電圧を入力することになる。一方、偶数番目のオペアンプ１の正極性入力端子については、プルアップとなるように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、偶数番目のＤＡＣの出力がオープンとなる場合に、偶数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。
【０１７５】
この後のＳ１３３〜Ｓ１３７の処理については、第２の実施形態の動作確認テスト２と同様であるため、ここではその説明を省略する。
【０１７６】
（第２の不具合検出方法の動作確認テスト５）
次に、第２の不具合検出方法に係る、動作確認テストの５つ目の手順を、図１６を参照して以下に説明する。図１６は、第２の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【０１７７】
第１の不具合検出方法の動作確認テスト５において説明したように、ＤＡＣ＿１〜ＤＡＣ＿１８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。第２の不具合検出方法の動作確認テスト５においては、このような不具合を検出することが目的である。
【０１７８】
同図に示すように、まず、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１４１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、データバスを介して、階調ｍの階調データを、ラッチ回路ＤＬＡ＿１９、ラッチ回路ＤＬＡ＿２０、およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が入力する。さらに、データＬＯＡＤ信号をアクティブにすることにより、奇数番目のＤＡＣおよび偶数番目のＤＡＣは、同じ階調ｍの階調電圧を出力することになる（Ｓ１４２）。次に、図示しないスイッチを介して、制御回路は、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートさせる。このオペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートさせたことにより、オペアンプ１＿１８〜１〜１＿１８の正極性入力端子および負極性入力端子は、同じ階調電圧を入力することになる。次に、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプの出力のレベルを、判定回路３は、期待値として記憶する（Ｓ１４３）。
【０１７９】
次に、図示しないスイッチをＯＦＦにして、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とのショートを解除する。このとき、奇数番目のオペアンプ１＿１〜１＿１８の正極性入力端子は、自身に直列に接続された奇数番目のＤＡＣからの、階調ｍの階調電圧が入力され、負極性入力端子には、自身に隣り合う偶数番目のＤＡＣからの、階調ｍの階調電圧が入力される。一方、偶数番目のオペアンプの正極性入力端子は、自身に直列に接続された偶数番目のＤＡＣからの、階調ｍの階調電圧が入力され、負極性入力端子には、自身に隣り合う奇数番目のＤＡＣからの、階調ｍの階調電圧が入力される。ここで、判定回路３＿１〜３＿１８は、自身が記憶した期待値と、オペアンプ１＿１〜１＿１８からの出力とを比較する（Ｓ１４４）。さらに、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が、自身が記憶する期待値と異なる場合は、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。さらに、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より入力した「Ｈ」フラグを、自身の内部に記憶する。
【０１８０】
次に、制御回路は、図示しないスイッチを用いて、ＤＡＣ＿１〜ＤＡＣ＿１８からの、オペアンプ１＿１〜１＿１８の正極性入力端子に入力される信号と、負極性入力端子に入力される信号とを入れ替える（Ｓ１４６）。この後、Ｓ１４７の処理と同じ処理を行う（Ｓ１４７）。また、Ｓ１４５と同様に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が、自身が記憶する期待値と異なる場合には、判定フラグ４＿１〜４＿１８に「Ｈ」を出力する（Ｓ１４８）。
【０１８１】
以上のＳ１４２〜Ｓ１４８の処理を、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ１４９、Ｓ１５０）。
【０１８２】
（第２の不具合検出方法に係る自己修復）
次に、判定フラグ４が「Ｈ」を記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ＿１〜ＤＡＣ＿１８のいずれかに不具合があると判定回路３＿１〜３＿１８が判定した場合の修復について、図１７を参照して以下に説明する。図１７は、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。
【０１８３】
まず、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶しているかどうかを検出する（Ｓ１５１）。制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していないことを検出した場合は、Ｓ１５３の処理に移行する。一方、制御回路が、「Ｈ」を記憶している判定フラグ４＿１〜４＿１８を検出した場合、「Ｈ」を記憶する判定フラグ４＿１〜４＿１８に対応する出力回路とこれに対となる出力回路を無効とし、前述の実施例の修復動作を行う。
【０１８４】
次に、制御回路は、ｔｅｓｔ信号を「Ｌ」、ｔｅｓｔＢ信号を「Ｈ」にし、通常動作に移行する（Ｓ１５３）。
【０１８５】
なお、第２の不具合検出方法は２つの出力回路を１組として判定を行うので、無効とする出力回路も２つ以上必要である。
【０１８６】
〔実施形態２〕
本発明の第２の実施形態について、図１８〜１９を参照して以下に説明する。
【０１８７】
（自己修復回路の構成）
はじめに、図１８を参照して、本実施の形態に係る表示駆動用半導体集積回路（以下、集積回路とする）１０’の構成について説明する。なお、〔実施形態１〕における図１の説明と同様、１８個の出力を取り出して説明するが、集積回路１０’からの出力は、１８個に限定されない。
【０１８８】
図１８は、本実施の形態に係る、通常動作を行う場合の集積回路１０’の構成を示す図である。集積回路１０’は、Ｄ−フリップフロップ＿２０〜Ｄ−フリップフロップ＿２５（以下、ＤＦ＿２０〜ＤＦ＿２５と略称する）とスイッチＳＷＡ１〜ＳＷＡ１８とラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８とスイッチＳＷＢ１〜ＳＷＢ１８と信号出力端子ＯＵＴ１〜ＯＵＴ１８と予備の出力回路１１＿１９〜１１＿２１とを備えている。
【０１８９】
集積回路１０’は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【０１９０】
なお、本実施の形態では、特許請求の範囲における出力部が、個別の出力回路１１（出力回路１１＿１、１１＿２、１１＿３のそれぞれ）に対応しており、映像信号出力部が、表示色を構成する３原色ＲＧＢに対応して連続して配される出力回路１１からなるブロック（例えば、出力回路１１＿１〜１１＿３とからなるブロック）に対応する。
【０１９１】
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路ＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１のそれぞれ）とホールド回路ＤＬＢ（例えば、ホールド回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１のそれぞれ）とから成るブロックに対応しており、ラッチ部が、表示色を構成する３原色ＲＧＢに対応して連続して配されるラッチ回路ＤＬＡ、およびホールド回路ＤＬＢからなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１とラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１とからなるブロック）に対応している。
【０１９２】
また、特許請求の範囲におけるサブ出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される３本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ３）に対応している。
【０１９３】
本実施形態に係る集積回路１０’には、３本のデータ信号線、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線によって、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路１０’は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６には、ＤＡＴＡＲ信号線を介して、Ｒに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６には、ＤＡＴＡＧ信号線を介して、Ｇに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６には、ＤＡＴＡＢ信号線を介して、Ｂに対応する階調データが入力される。
【０１９４】
また、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力された階調データのうち、出力端子ＯＵＴ１〜ＯＵＴ１８から出力する映像信号に対応する階調データを取り出し、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６に出力する。ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６からの階調データを保持した後、それぞれ、出力回路１１＿１〜１１＿１８に出力する。
【０１９５】
出力回路１１＿１〜１１＿１８は、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図１８では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【０１９６】
さらに、図１８に示すとおり、集積回路１０’は、予備の出力回路１１＿１９〜１１＿２１とを備ええている。
【０１９７】
スイッチＳＷＡ１〜１８は、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿２１と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、それぞれ、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６と接続されており、ラッチ部に対応するブロックを形成している。
【０１９８】
スイッチＳＷＡ１〜１８およびスイッチＳＷＢ１〜１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ１〜１８の値に基づいて接続状態は切り替わる。より詳細に説明すれば、ＳＷＡ１〜３の接続状態はＦｌａｇＡ、ＳＷＡ４〜ＳＷＡ６はＦｌａｇＧ、ＳＷＡ７〜ＳＷＡ９はＦｌａｇＨ、ＳＷＡ１０〜ＳＷＡ１２はＦｌａｇＩ、ＳＷＡ１３〜ＳＷＡ１５はＦｌａｇＪ、ＳＷＡ１６〜ＳＷＡ１８はＦｌａｇＫの値によって決定される。また、ＳＷＢ１〜ＳＷＢ３の接続状態はＦｌａｇＡ、ＳＷＢ４〜ＳＷＢ６の接続状態はＦｌａｇＧ、ＳＷＢ７〜ＳＷＢ９の接続状態はＦｌａｇＨ、ＳＷＢ１０〜ＳＷＢ１２の接続状態はＦｌａｇＩ、ＳＷＢ１３〜ＳＷＢ１５の接続状態はＦｌａｇＪ、ＳＷＢ１６〜ＳＷＢ１８の接続状態はＦｌａｇＫの組み合わせで決定される。ここで、ＦｌａｇＡ〜ＦｌａｇＫはＦｌａｇ１からＦｌａｇ１８の組み合わせで決定され、組み合わせは図１８の下に論理式として記載している。
【０１９９】
なお、Ｆｌａｇ＿Ａ〜Ｆｌａｇ＿Ｋを生成する具体的な構成は図示していないが、図１８に示す論理演算を実行可能な構成であればよく、特に限定はされない。
【０２００】
ＳＷＡ１〜１８は、ＦｌａｇＡ、ＦｌａｇＧ、ＦｌａｇＨ、ＦｌａｇＩ、ＦｌａｇＪ、ＦｌａｇＫの値が「０」のとき、端子０と端子１とが接続される。一方、ＦｌａｇＡ、ＦｌａｇＧ、ＦｌａｇＨ、ＦｌａｇＩ、ＦｌａｇＪ、ＦｌａｇＫの値が「１」のとき、端子０と端子２とが接続される。例えば、Ｆｌａｇ１〜３の値が「０」のとき、すなわち、出力回路１１＿１〜１１＿３の動作が良の場合には、図１８に示す論理式により、ＦｌａｇＡは「０」となり、ＳＷＡ１は、端子０と端子１とが接続される。一方、Ｆｌａｇ１〜３の値のうち、いずれかの値が「１」のとき、すなわち、出力回路１１＿１〜１１＿３のいずれかの動作が不良の場合、ＦｌａｇＡは「１」となり、ＳＷＡ１は、端子０と端子２とが接続される。図１８では、各スイッチＳＷＡ１〜ＳＷＡ１８、および、ＳＷＢ１〜ＳＷＢ１８の状態を決定する信号（ＦｌａｇＡ〜Ｋ）を矢印で示している。なお、Ｆｌａｇ＿Ａ〜Ｆｌａｇ＿Ｋは、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【０２０１】
実施形態１では、階調データ入力を１系統として表現していたが、カラー表示を行う場合、本実施の形態のように，ＲＧＢの色毎に、階調データを入力するのが一般的である。
【０２０２】
（通常動作）
次に、集積回路１０’において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図１８を用いて説明する。上述のとおり、図１８は、本実施の形態に係る、通常動作を行う場合の集積回路１０’の構成を示す図である。
【０２０３】
不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇＡ〜ＦｌａｇＫも、すべて「０」となる。
【０２０４】
以下に、集積回路１０’の動作について説明する。ポインタ用シフトレジスタを構成する各ＤＦには、ＣＬＫ信号線を介してクロック信号が入力され、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。そして、ＤＦ＿２０〜ＤＦ＿２５の出力部Ｑからの出力信号は、それぞれ、次段のＤＦの入力部Ｄに入力されると共に、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
【０２０５】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿２０に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿２０は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。ＤＦ＿２１〜ＤＦ＿２５は、ＤＦ＿２０と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿２０〜ＤＦ＿２５の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。
【０２０６】
各ラッチ回路には、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒに対応する階調データがＲ１からＲ２へ、Ｇに対応する階調データがＧ１からＧ２へ、Ｂに対応する階調データがＢ１からＢ２へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力されるＱ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【０２０７】
これにより、ＤＡＴＡＲ信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＢ＿Ｒ６は、順次、階調データ「Ｒ１」〜「Ｒ６」を取り込む。同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データ「Ｇ１」〜「Ｇ６」を取り込む。また、同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データ「Ｂ１」〜「Ｂ６」を取り込む。
【０２０８】
そして、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６、およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６、は、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」の間、取り込んだ階調データを保持する。
【０２０９】
例えば、ラッチ回路ＤＬＡ＿Ｒ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｒ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｒ１）として、以降、「Ｒ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｒ２〜ＤＬＡ＿Ｒ６の出力部Ｑからの出力として、以降、階調データ「Ｒ２」〜「Ｒ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６の入力部Ｄには、ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２１０】
また、ラッチ回路ＤＬＡ＿Ｇ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｇ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｇ１）として、以降、「Ｇ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｇ２〜ＤＬＡ＿Ｇ６の出力部Ｑからの出力として、以降、階調データ「Ｇ２」〜「Ｇ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６の入力部Ｄには、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２１１】
また、ラッチ回路ＤＬＡ＿Ｂ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｂ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｂ１）として、以降、「Ｂ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｂ２〜ＤＬＡ＿Ｂ６の出力部Ｑからの出力として、以降、階調データ「Ｂ２」〜「Ｂ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６の入力部Ｄには、ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２１２】
なお、集積回路１０’における以降の動作は、実施形態１の集積回路１０と同様であり、説明を省略する。
【０２１３】
（自己修復の動作）
集積回路１０’において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図１９を用いて説明する。
【０２１４】
図１９は、本実施の形態に係る、自己修復動作を行う場合の集積回路１０’の状態を示す図である。集積回路１０’では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＣ〜ＦｌａｇＫは「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【０２１５】
これにより、出力回路１１＿７〜１１＿９への入力はオープンとなり、ホールド回路ＤＬＢ＿Ｒ３の出力部Ｑは、出力回路１１＿１０に接続され、ホールド回路ＤＬＢ＿Ｇ３の出力部Ｑは、出力回路１１＿１１に接続され、ホールド回路ＤＬＢ＿Ｂ３の出力部Ｑは、出力回路１１＿１２に接続される。つまり、Ｑ（ＤＬＢ＿Ｒ３）は出力回路１１＿１０に供給され、Ｑ（ＤＬＢ＿Ｇ３）は出力回路１１＿１１に供給され、Ｑ（ＤＬＢ＿Ｂ３）は出力回路１１＿１２に供給される。
【０２１６】
同様にして、ホールド回路ＤＬＢと出力回路１１とがＲＧＢのブロック単位で順次ずれて接続され、最後にホールド回路ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ６、ＤＬＢ＿Ｂ６の出力部Ｑが、それぞれ、予備の出力回路１１＿１９、１１＿２０、１１＿２１に接続されて、Ｑ（ＤＬＢ＿Ｒ６）は出力回路１１＿１９に、Ｑ（ＤＬＢ＿Ｇ６）は出力回路１１＿２０に、Ｑ（ＤＬＢ＿Ｂ６）は出力回路１１＿２１に、それぞれ供給される。したがって、本発明に係る集積回路１０’では、出力回路に異常が発生した場合、切替スイッチによって、出力回路１１＿７、出力回路１１＿８、および出力回路１１＿９には、階調データは入力されなくなる。
【０２１７】
また、このとき、集積回路１０’では、図１９に示すとおり、ＦｌａｇＨからＦｌａｇＫで制御されるスイッチＳＷＢ７からＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７、出力回路１１＿８、および出力回路１１＿９は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。
【０２１８】
そして、出力端子ＯＵＴ７〜９には、出力回路１１＿１０〜１１＿１２、出力端子ＯＵＴ１０〜ＯＵＴ１２には、出力回路１１＿１３〜１１＿１５と、順次、ＲＧＢの階調電圧を出力する３個の出力回路の組ごとにシフトして出力端子に接続され、最後の予備の出力回路１１＿１９〜１１＿２１が出力端子ＯＵＴ１６〜ＯＵＴ１８に接続される。
【０２１９】
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
【０２２０】
また、本実施形態に係る集積回路１０’は、実施形態１において説明した第１の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、表示色を構成するＲに対応する出力回路１１（１１＿１、１１＿４、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿１９が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するＧに対応する出力回路１１（１１＿２、１１＿５、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿２０が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するＢに対応する出力回路１１（１１＿３、１１＿６、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿２１が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較する。これにより、各出力回路１１が備える判定回路は、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定し、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０’が自己修復を行う構成および方法は、既に述べたとおりである。
【０２２１】
〔実施形態３〕
本発明の第３の実施形態について、図２０〜２１を参照して以下に説明する。
【０２２２】
（自己修復回路の構成）
はじめに、図２０を参照して、本実施の形態に係る表示駆動用半導体集積回路（以下、集積回路とする）１０”の構成について説明する。なお、〔実施形態１〕における図１の説明と同様、１８個の出力を取り出して説明するが、集積回路１０”からの出力は、１８個に限定されない。
【０２２３】
図２０は、本実施の形態に係る、通常動作を行う場合の集積回路１０”の構成を示す図である。集積回路１０”は、Ｄ−フリップフロップ＿２０〜Ｄ−フリップフロップ＿２５とスイッチＳＷＡ１〜ＳＷＡ１８とラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８とスイッチＳＷＢ１〜ＳＷＢ１８と信号出力端子ＯＵＴ１〜ＯＵＴ１８と予備の出力回路１１＿１９〜１１＿２４とを備えている。
【０２２４】
集積回路１０”は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【０２２５】
なお、本実施の形態では、特許請求の範囲における出力部が、個別の出力回路１１（出力回路１１＿１、１１＿２、１１＿３、１１＿４、１１＿５、１１＿６のそれぞれ）に対応しており、映像信号出力部が、表示色を構成する３原色ＲＧＢごとに正負の階調電圧に対応して連続して配される出力回路１１からなるブロック（例えば、出力回路１１＿１〜１１＿６とからなるブロック）に対応する。
【０２２６】
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路ＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２のそれぞれ）とホールド回路（例えば、例えば、ラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２のそれぞれ）とから成るブロックに対応しており、ラッチ部が、表示色を構成する３原色ＲＧＢごとに正負の階調電圧に対応して連続して配されるラッチ回路ＤＬＡ、およびホールド回路ＤＬＢからなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２とラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２とからなるブロック）に対応している。
【０２２７】
また、特許請求の範囲におけるサブ出力端子が出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される６本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ６）に対応している。
【０２２８】
また、ポインタ用シフトレジスタ回路は、ＤＦ＿２０〜ＤＦ＿２５によって構成され、各ＤＦ（例えばＤＦ＿２０）は、ＲＧＢの３色単位でラッチ回路ＤＬＡ（例えば、ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１）に接続する接続端子を備えている。
【０２２９】
本実施形態に係る集積回路１０”には、３本のデータ信号線、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線によって、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路１０”は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６には、ＤＡＴＡＲ信号線を介して、Ｒに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６には、ＤＡＴＡＧ信号線を介して、Ｇに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６には、ＤＡＴＡＢ信号線を介して、Ｂに対応する階調データが入力される。
【０２３０】
また、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力された階調データのうち、出力端子ＯＵＴ１〜ＯＵＴ１８から出力する映像信号に対応する階調データを取り出し、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６に出力する。ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６からの階調データを保持した後、それぞれ、出力回路１１＿１〜１１＿１８に出力する。
【０２３１】
出力回路１１＿１〜１１＿１８、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図２０では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【０２３２】
また、集積回路１０”に含まれる出力回路１１＿１〜１１＿１８は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図２０では、出力回路１１＿１、１１＿３、１１＿５・・・の奇数回路が正側電圧の出力に対応し、出力回路１１＿２、１１＿４、１１＿６・・・の偶数回路が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子に正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路１０”では、制御信号ＲＥＶによるスイッチＳＷＲＥＶの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。
【０２３３】
さらに、図２０に示すとおり、集積回路１０”は、予備の出力回路１１＿１９〜１１＿２４とを備ええている。
【０２３４】
スイッチＳＷＡ１〜１８は、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿２４と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、それぞれ、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６と接続されており、ラッチ部に対応するブロックを形成している。
【０２３５】
スイッチＳＷＡ１〜１８およびスイッチＳＷＢ１〜１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ１〜１８の値に基づいて接続状態は切り替わる。より詳細に説明すれば、ＳＷＡ１〜１８の接続状態は、それぞれ、ＦｌａｇＬ、ＦｌａｇＯ、ＦｌａｇＰの値によって決定される。また、ＳＷＢ１〜ＳＷＢ６の接続状態はＦｌａｇＬ、ＳＷＢ７〜ＳＷＢ１２の接続状態はＦｌａｇＯ、ＳＷＢ１３〜ＳＷＢ１８の接続状態はＦｌａｇＰの値によって決定される。ここで、ＦｌａｇＬ〜ＦｌａｇＰはＦｌａｇ１からＦｌａｇ１８の組み合わせで決定され、組み合わせは図２０の下に論理式として記載している。
【０２３６】
なお、Ｆｌａｇ＿Ｌ〜Ｆｌａｇ＿Ｐを生成する具体的な構成は図示していないが、図２０に示す論理演算を実行可能な構成であればよく、特に限定はされない。
【０２３７】
ＳＷＡ１〜１８は、ＦｌａｇＬ、ＦｌａｇＯ、ＦｌａｇＰの値が「０」のとき、端子０と端子１とが接続される。一方、ＦｌａｇＬ、ＦｌａｇＯ、ＦｌａｇＰの値が「１」のとき、端子０と端子２とが接続される。例えば、Ｆｌａｇ１〜６の値が「０」のとき、すなわち、出力回路１１＿１〜１１＿６の動作が良の場合には、図２０に示す論理式により、ＦｌａｇＬは「０」となり、ＳＷＡ１は、端子０と端子１とが接続される。一方、Ｆｌａｇ１〜６の値のうち、いずれかの値が「１」のとき、すなわち、出力回路１１＿１〜１１＿６のいずれかの動作が不良の場合、ＦｌａｇＬは「１」となり、ＳＷＡ１は、端子０と端子２とが接続される。図２０では、各スイッチＳＷＡ１〜ＳＷＡ１８、および、ＳＷＢ１〜ＳＷＢ１８の状態を決定する信号（ＦｌａｇＬ〜Ｐ）を矢印で示している。なお、Ｆｌａｇ＿Ｌ〜Ｆｌａｇ＿Ｐは、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【０２３８】
（通常動作）
次に、集積回路１０”において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図２０を用いて説明する。上述のとおり、図２０は、本実施の形態に係る、通常動作を行う場合の集積回路１０”の構成を示す図である。本実施の形態では、スイッチＳＷＲＥＶにおいて、端子０と端子１とが接続された状態について説明する。
【０２３９】
不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇＬ〜ＦｌａｇＰも、すべて「０」となる。
【０２４０】
以下に、集積回路１０”の動作について説明する。ポインタ用シフトレジスタを構成する各ＤＦには、ＣＬＫ信号線を介してクロック信号が入力され、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。そして、ＤＦ＿２０〜ＤＦ＿２５の出力部Ｑからの出力信号は、それぞれ、次段のＤＦの入力部Ｄに入力されると共に、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
【０２４１】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿２０に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿２０は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。ＤＦ＿２１〜ＤＦ＿２５は、ＤＦ＿２０と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿２０〜ＤＦ＿２５の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。
【０２４２】
各ラッチ回路には、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒに対応する階調データがＲ１からＲ２へ、Ｇに対応する階調データがＧ１からＧ２へ、Ｂに対応する階調データがＢ１からＢ３へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力されるＱ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【０２４３】
これにより、ＤＡＴＡＲ信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＢ＿Ｒ６は、順次、階調データ「Ｒ１」〜「Ｒ６」を取り込む。同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データ「Ｇ１」〜「Ｇ６」を取り込む。また、同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データ「Ｂ１」〜「Ｂ６」を取り込む。
【０２４４】
そして、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６、およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６、は、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」の間、取り込んだ階調データを保持する。
【０２４５】
例えば、ラッチ回路ＤＬＡ＿Ｒ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｒ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｒ１）として、以降、「Ｒ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｒ２〜ＤＬＡ＿Ｒ６の出力部Ｑからの出力として、以降、階調データ「Ｒ２」〜「Ｒ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６の入力部Ｄには、ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２４６】
また、ラッチ回路ＤＬＡ＿Ｇ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｇ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｇ１）として、以降、「Ｇ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｇ２〜ＤＬＡ＿Ｇ６の出力部Ｑからの出力として、以降、階調データ「Ｇ２」〜「Ｇ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６の入力部Ｄには、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２４７】
また、ラッチ回路ＤＬＡ＿Ｂ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＢ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｂ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｂ１）として、以降、「Ｂ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｂ２〜ＤＬＡ＿Ｂ６の出力部Ｑからの出力として、以降、階調データ「Ｂ２」〜「Ｂ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６の入力部Ｄには、ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６の出力部Ｑにおいて保持されたデータが入力されている。
【０２４８】
なお、集積回路１０”における以降の動作は、実施形態１の集積回路１０と同様であり、説明を省略する。
【０２４９】
（自己修復の動作）
集積回路１０”において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図２１を用いて説明する。
【０２５０】
図２１は、本実施の形態に係る、自己修復動作を行う場合の集積回路１０”の状態を示す図である。集積回路１０”では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＣ〜ＦｌａｇＫは「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【０２５１】
これにより、出力回路１１＿７〜１１＿１２への入力はオープンとなり、ホールド回路ＤＬＢ＿Ｒ３、ＤＬＢ＿Ｒ４、ＤＬＢ＿Ｇ３、ＤＬＢ＿Ｇ４、ＤＬＢ＿Ｂ３、ＤＬＢ＿Ｂ４の出力部Ｑは、それぞれ、出力回路１１＿１３〜１１＿１８に接続される。つまり、Ｑ（ＤＬＢ＿Ｒ３）、Ｑ（ＤＬＢ＿Ｒ４）、Ｑ（ＤＬＢ＿Ｇ３）、Ｑ（ＤＬＢ＿Ｇ４）、Ｑ（ＤＬＢ＿Ｂ３）、Ｑ（ＤＬＢ＿Ｂ４）は、それぞれ、出力回路１１＿１３〜１１＿１８へに供給される。
【０２５２】
同様にして、ホールド回路ＤＬＢと出力回路１１とがＲＧＢのブロック単位で順次ずれて接続され、最後にホールド回路ＤＬＢ＿Ｒ５、ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ５、ＤＬＢ＿Ｇ６、ＤＬＢ＿Ｂ５、ＤＬＢ＿Ｂ６の出力部Ｑが、それぞれ、予備の出力回路１１＿１９〜１１＿２４に接続されて、Ｑ（ＤＬＢ＿Ｒ５）、Ｑ（ＤＬＢ＿Ｒ６）、Ｑ（ＤＬＢ＿Ｇ５）、Ｑ（ＤＬＢ＿Ｇ６）、Ｑ（ＤＬＢ＿Ｂ５）、Ｑ（ＤＬＢ＿Ｂ６）は、それぞれ、出力回路１１＿１９〜１１＿２４へに供給される。したがって、本発明に係る集積回路１０”では、出力回路に異常が発生した場合、切替スイッチによって、出力回路１１＿７、出力回路１１＿８、出力回路１１＿９、出力回路１１＿１０、出力回路１１＿１１、出力回路１１＿１２には、階調データは入力されなくなる。
【０２５３】
また、このとき、集積回路１０”では、図２１に示すとおり、ＦｌａｇＯおよびＦｌａｇＰで制御されるスイッチＳＷＢ７〜ＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７、出力回路１１＿８、出力回路１１＿９、出力回路１１＿１０、出力回路１１＿１１、出力回路１１＿１２は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。
【０２５４】
そして、出力端子ＯＵＴ７には出力回路１１＿１３、出力端子ＯＵＴ８には出力回路１１＿１５、出力端子ＯＵＴ９には出力回路１１＿１７、出力端子ＯＵＴ１０には出力回路１１＿１４、出力端子ＯＵＴ１１には出力回路１１＿１６、出力端子ＯＵＴ１２には出力回路１１＿１８と、順次、ＲＧＢそれぞれについて正負の階調電圧を出力する６個の出力回路の組ごとに順次シフトして出力端子に接続され、最後の予備の出力回路１１＿１９〜出力回路１１＿２４が出力端子ＯＵＴ１３〜出力端子ＯＵＴ１８に接続される。
【０２５５】
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
【０２５６】
また、本実施形態に係る集積回路１０”は、実施形態１において説明した第１の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、各出力回路１１には、表示色を構成する原色が同じ原色、且つ、ドット反転駆動における階調電圧の極性が同極性となる予備の出力回路１１が備えるＤＡＣからの出力電圧が入力される。ここで、各出力回路１１は、予備の出力回路が備えるＤＡＣより入力された出力電圧と、自身が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプにおいて比較する。これにより、各出力回路１１が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定され、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０”が自己修復を行う構成および方法は、既に述べたとおりである。
【０２５７】
さらに、本実施形態に係る集積回路１０”は、実施形態１において説明した第２の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、各出力回路１１は、互いに隣接する出力回路１１が、互いに備えるＤＡＣからの出力電圧を、各々が備えるオペアンプにおいて比較し合う。出力回路１１＿１は、自身が備えるＤＡＣからの出力電圧と、出力回路１１＿２が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプのいて比較し、出力回路１１＿２は、自身が備えるＤＡＣからの出力電圧と、出力回路１１＿１が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプのいて比較する。また、出力回路１１＿３および１１＿４、１１＿５および１１＿６、・・・も同様である。これにより、各出力回路１１は、各出力回路１１が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定され、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０”が自己修復を行う構成および方法は、既に述べたとおりである。
【０２５８】
〔実施形態４〕
本発明の第１の実施形態について、図２２〜２３を参照して以下に説明する。
【０２５９】
（自己修復回路の構成）
はじめに、図２２を参照して、本実施の形態に係る、自己修復可能な表示駆動用半導体集積回路（以下、集積回路とする）２０の構成について説明する。なお、説明を簡単にするため、図２８に示す従来の集積回路の説明と同様、１８出力の構成について説明するが、集積回路２０は１８出力の構成に限定されない。
【０２６０】
図２２は、本実施の形態に係る、通常動作を行う場合の集積回路２０の構成を示す図である。集積回路２０は、Ｄ−フリップフロップ＿１〜Ｄ−フリップフロップ＿１８とスイッチＳＷＡ１〜ＳＷＡ１８とラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８と出力回路１１＿１〜１１＿１８とスイッチＳＷＢ１〜ＳＷＢ１８と信号出力端子ＯＵＴ１〜ＯＵＴ１８と予備のホールド回路ＤＬＢ＿１９と予備の出力回路１１＿１９とを備えている。
【０２６１】
集積回路２０は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【０２６２】
なお、本実施の形態では、特許請求の範囲における映像信号出力部は、出力回路１１とホールド回路ＤＬＢとによって構成されるブロックに対応している。
【０２６３】
出力回路１１は、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路（判定部）と、判定回路による動作の良否を示す判定フラグを備えている。なお、図２２では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【０２６４】
スイッチＳＷＡ１〜１８は、ＤＬＡ＿１〜ＤＬＡ＿１８とＤＬＢ＿１〜ＤＬＢ＿１９との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、ＤＬＢ＿１〜ＤＬＢ＿１９は、それぞれ、出力回路１１＿１〜１１＿１９と接続されており、映像信号出力部に対応するブロックを形成している。
【０２６５】
スイッチＳＷＡ１〜１８およびスイッチＳＷＢ１〜ＳＷＢ１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ１〜１８の値に基づいて接続状態は切り替わる。より詳細に説明すれば、ＳＷＡ１〜ＳＷＡ１８およびＳＷＢ１〜ＳＷＢ１８の接続状態は、それぞれ、Ｆｌａｇ＿Ｘ１〜ＦｌａｇＸ１８の値によって決定される。Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８はＦｌａｇ１〜Ｆｌａｇ１８の組み合わせで決定され、組み合わせは図２２の下に論理式として示している。Ｆｌａｇ＿Ｘ１〜Ｘ１８は、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【０２６６】
なお、ＤＬＡ＿１〜ＤＬＡ＿１８、ＤＬＢ＿１〜ＤＬＢ＿１８は、ＤＡＴＡ信号線を介して入力される階調データを表すデジタル信号をラッチする回路であり、図２２では、各々１回路示しているが、外部から入力される階調データが６ビットであれば６回路、８ビットであれば８回路必要となる。しかしながら、説明が煩雑になるため１回路で代表している。
【０２６７】
（通常動作）
次に、集積回路２０において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図２２を用いて説明する。上述のとおり、図２２は、本実施の形態に係る、通常動作を行う場合の集積回路２０の構成を示す図である。
【０２６８】
不良の出力回路が発生していない場合、出力回路１１におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８も、すべて「０」となる。そのため、図２２に示すとおり、集積回路２０におけるＳＷＡ１〜ＳＷＡ１８は、いずれも、端子０と端子１とが接続された状態となり、集積回路２０は、図２９に示す従来の回路と同様の構成となる。
【０２６９】
以下に、集積回路２０の動作について説明する。集積回路２０においても、ＤＦ＿１〜ＤＦ＿１８によってポインタ用シフトレジスタが構成されており、その動作は、実施形態１における集積回路１０のポインタ用シフトレジスタと同様である。
【０２７０】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿１に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿１は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。ＤＦ＿２〜ＤＦ＿１８は、ＤＦ＿１と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿１〜ＤＦ＿１８の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。
【０２７１】
各ラッチ回路には、ＤＡＴＡ信号線を介して階調データが入力される。ＤＡＴＡ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｄ１からＤ２へ、Ｄ２からＤ３へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８は、それぞれ、入力されるＱ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【０２７２】
これにより、階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿１〜ＤＬＢ＿１８は、順次、階調データ「Ｄ１」〜「Ｄ１８」を取り込む。そして、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８は、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）が「Ｌ」の間、取り込んだ階調データを保持する。
【０２７３】
例えば、ラッチ回路ＤＬＡ＿１は、入力されているＱ（ＤＦ＿１）が「Ｈ」のときに、ＤＡＴＡ信号線を介して「Ｄ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿１）が「Ｌ」になるときには、ＤＡＴＡ信号線を介して「Ｄ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿１の出力部Ｑからの出力であるＱ（ＤＬＡ＿１）として、以降、「Ｄ１」が保持される。
【０２７４】
また、Ｑ（ＤＦ＿１）は、次段のＤＦ＿２の入力部Ｄにも入力されており、ＤＦ＿２に入力されるＣＬＫ信号が立ち上がりのタイミングにおいて、Ｑ（ＤＦ＿１）は「Ｌ」になる前（すなわち、「Ｈ」の状態）であるため、ＤＦ＿２の出力部Ｑから出力される信号であるＱ（ＤＦ＿２）は「Ｈ」になる。そして、ＤＬＡ＿２は、入力されているＱ（ＤＦ＿２）が「Ｈ」の期間、ＤＡＴＡ信号線を介して「Ｄ２」の階調データを取り込む。その後、Ｑ（ＤＦ＿２）が「Ｌ」になるときには、ＤＡＴＡ信号線を介して「Ｄ２」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿２の出力部Ｑからの出力であるＱ（ＤＬＡ＿２）として、以降、「Ｄ２」が保持される。
【０２７５】
同様にして、Ｑ（ＤＦ＿３）〜Ｑ（ＤＦ＿１８）が「Ｌ」になるときに、ＤＬＡ＿２〜ＤＬＡ＿１８の出力部Ｑからの出力であるＱ（ＤＬＡ＿２）〜Ｑ（ＤＬＡ＿１８）として、階調データ「Ｄ２」〜「Ｄ１８」が保持される。
【０２７６】
以上のように、ポインタ用シフトレジスタ回路を構成する各ＤＦは、ＤＦ＿１から順次パルスをシフトし、このパルスによるＤＬＡ＿１からＤＬＡ＿１８は、ＤＡＴＡ信号線を介して、順次、階調データ「Ｄ１」〜「Ｄ１８」を取り込む。そして、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８の入力部Ｄには、それぞれ、ＤＬＡ＿１〜ＤＬＡ＿１８の出力部Ｑにおいて保持された階調データ「Ｄ１」〜「Ｄ１８」が入力されている。
【０２７７】
さらに、図２２に示す集積回路２０は、ＤＬＡ＿１から順次階調データの取り込みを開始し、ＤＬＡ＿１８がデータを取り込んだ後、ＬＳ信号線に「Ｈ」パルスを入力する。つまり、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８のゲートＧに「Ｈ」パルスが入力される。これにより、ＤＬＢ＿１〜ＤＬＢ＿１８は入力部Ｄに入力されている階調データ「Ｄ１」〜「Ｄ１８」を出力部Ｑから出力する。この動作により、出力回路１１には、ＤＬＡ＿１〜ＤＬＡ＿１８が順に取り込んだ「Ｄ１」〜「Ｄ１８」の階調データが入力されることになる。そして、出力回路１１は、デジタルデータの階調データを階調電圧（すなわち映像信号）に変換し、それぞれ、対応する出力端子ＯＵＴ１〜１８を介して、階調データ「Ｄ１」〜「Ｄ１８」に対応する階調電圧を出力する。
【０２７８】
（自己修復の動作）
集積回路２０において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図２３を用いて説明する。
【０２７９】
図２３は、本実施の形態に係る、自己修復動作を行う場合の集積回路２０の構成を示す図である。集積回路２０では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＸ７からＦｌａｇＸ１８は「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【０２８０】
これにより、通常動作の場合に出力回路１１＿７に接続されていたホールド回路ＤＬＢ＿７への入力はオープンとなり、ラッチ回路ＤＬＡ＿７の出力部Ｑは、ホールド回路ＤＬＢ＿８に接続され、ラッチ回路ＤＬＡ＿８の出力部Ｑは、ホールド回路ＤＬＢ＿９に接続され、ラッチ回路ＤＬＡ＿９の出力部Ｑは、ホールド回路ＤＬＢ＿１０に接続される。つまり、ラッチ回路ＤＬＡとホールド回路ＤＬＢとが一段ずつ順次ずれて接続され、最後に、ラッチ回路ＤＬＡ＿１８の出力部Ｑが、予備のホールド回路ＤＬＢ＿１９に接続される。したがって、本発明に係る集積回路２０では、切替スイッチによって、異常が発生した出力回路１１＿７とホールド回路ＤＬＢ＿７とから成るブロックには階調データは入力されなくなる。
【０２８１】
また、このとき、集積回路２０では、図２３に示すとおり、ＦｌａｇＸ７からＦｌａｇＸ１８で制御されるスイッチＳＷＢ７からＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。そして、出力端子ＯＵＴ７には出力回路１１＿８、出力端子ＯＵＴ８には出力回路１１＿９と、順次、出力回路がシフトして出力端子に接続され、最後の予備の出力回路１１＿１９が出力端子ＯＵＴ１８に接続される。
【０２８２】
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８とホールド回路ＤＬＢ＿１〜ＤＬＢ＿１９との接続を切り替えると共に、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することにより、自己修復が可能な構成を実現する。
【０２８３】
また、本実施形態に係る集積回路１０”は、実施形態１において説明した不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。
【０２８４】
〔実施形態５〕
本発明の第５の実施形態について、図２４〜２５を参照して以下に説明する。
【０２８５】
（自己修復回路の構成）
はじめに、図２４を参照して、本実施の形態に係る表示駆動用半導体集積回路（以下、集積回路とする）２０’の構成について説明する。なお、〔実施形態１〕における図１の説明と同様、１８個の出力を取り出して説明するが、集積回路１０’からの出力は、１８個に限定されない。
【０２８６】
図２４は、本実施の形態に係る、通常動作を行う場合の集積回路２０’の構成を示す図である。集積回路２０’は、Ｄ−フリップフロップ＿２０〜Ｄ−フリップフロップ＿２５（以下、ＤＦ＿２０〜ＤＦ＿２５と略称する）とスイッチＳＷＡ１〜ＳＷＡ１８とラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８とスイッチＳＷＢ１〜ＳＷＢ１８と信号出力端子ＯＵＴ１〜ＯＵＴ１８と予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７と予備の出力回路１１＿１９〜１１＿２１とを備えている。
【０２８７】
集積回路２０’は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【０２８８】
なお、本実施の形態では、特許請求の範囲における出力部が、ホールド回路ＤＬＢ（例えば、ラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１のそれぞれ）と出力回路１１（出力回路１１＿１、１１＿２、１１＿３のそれぞれ）からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する３原色ＲＧＢに対応して連続して配されるホールド回路ＤＬＢ、および出力回路１１からなるブロック（例えば、ホールド回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１と出力回路１１＿１〜１１＿３とからなるブロック）に対応している。
【０２８９】
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路ＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１のそれぞれ）に対応しており、ラッチ部が、表示色を構成する３原色ＲＧＢに対応して連続して配されるラッチ回路ＤＬＡ、およびホールド回路ＤＬＢからなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１からなるブロック）に対応している。
【０２９０】
また、特許請求の範囲におけるサブ出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される３本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ３）に対応している。
【０２９１】
本実施形態に係る集積回路１０’には、３本のデータ信号線、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線によって、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路２０’は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６には、ＤＡＴＡＲ信号線を介して、Ｒに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６には、ＤＡＴＡＧ信号線を介して、Ｇに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６には、ＤＡＴＡＢ信号線を介して、Ｂに対応する階調データが入力される。
【０２９２】
また、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力された階調データのうち、出力端子ＯＵＴ１〜ＯＵＴ１８から出力する映像信号に対応する階調データを取り出し、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６に出力する。ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６からの階調データを保持した後、それぞれ、出力回路１１＿１〜１１＿１８に出力する。
【０２９３】
出力回路１１＿１〜１１＿１８は、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図２４では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【０２９４】
さらに、図２４に示すとおり、集積回路２０’は、予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７と予備の出力回路１１＿１９〜１１＿２１とを備えている。
【０２９５】
スイッチＳＷＡ１〜１８は、ラッチ回路回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ７およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ７との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿２１と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、図２４に示すとおり、ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ７およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ７は、出力回路１１＿１〜１１＿２１と接続されており、それぞれ、映像信号出力部に対応する出力ブロックを形成している。
【０２９６】
スイッチＳＷＡ１〜１８およびスイッチＳＷＢ１〜ＳＷＢ１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ＿Ａ〜Ｆｌａｇ＿Ｋの値に基づいて接続状態は切り替わる。ＦｌａｇＡ〜ＦｌａｇＫは、Ｆｌａｇ１からＦｌａｇ１８の組み合わせで決定され、組み合わせは図２４の下に論理式として示している。Ｆｌａｇ＿Ａ〜Ｆｌａｇ＿Ｋは、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【０２９７】
実施形態１では、階調データ入力を１系統として表現していたが、カラー表示を行う場合、本実施の形態のように，ＲＧＢの色毎に、階調データを入力するのが一般的である。
【０２９８】
（通常動作）
次に、集積回路２０’において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図２４を用いて説明する。上述のとおり、図２４は、本実施の形態に係る、通常動作を行う場合の集積回路２０’の構成を示す図である。
【０２９９】
不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇＡ〜ＦｌａｇＫも、すべて「０」となる。
【０３００】
以下に、集積回路２０’の動作について説明する。集積回路２０’においても、ＤＦ＿１〜ＤＦ＿１８によってポインタ用シフトレジスタが構成されており、その動作は、実施形態２における集積回路１０’のポインタ用シフトレジスタと同様である。
【０３０１】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿２０に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿２０は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。ＤＦ＿２１〜ＤＦ＿２５は、ＤＦ＿２０と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿２０〜ＤＦ＿２５の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。
【０３０２】
各ラッチ回路には、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒに対応する階調データがＲ１からＲ２へ、Ｇに対応する階調データがＧ１からＧ２へ、Ｂに対応する階調データがＢ１からＢ２へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力されるＱ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【０３０３】
これにより、ＤＡＴＡＲ信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＢ＿Ｒ６は、順次、階調データ「Ｒ１」〜「Ｒ６」を取り込む。同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データ「Ｇ１」〜「Ｇ６」を取り込む。また、同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データ「Ｂ１」〜「Ｂ６」を取り込む。
【０３０４】
そして、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６、およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６、は、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」の間、取り込んだ階調データを保持する。
【０３０５】
例えば、ラッチ回路ＤＬＡ＿Ｒ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｒ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｒ１）として、以降、「Ｒ１」が保持される。同様に、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｒ２〜ＤＬＡ＿Ｒ６の出力部Ｑからの出力として、以降、階調データ「Ｒ２」〜「Ｒ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６の入力部Ｄには、ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３０６】
また、ラッチ回路ＤＬＡ＿Ｇ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｇ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｇ１）として、以降、「Ｇ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｇ２〜ＤＬＡ＿Ｇ６の出力部Ｑからの出力として、以降、階調データ「Ｇ２」〜「Ｇ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６の入力部Ｄには、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３０７】
また、ラッチ回路ＤＬＡ＿Ｂ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｂ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｂ１）として、以降、「Ｂ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｂ２〜ＤＬＡ＿Ｂ６の出力部Ｑからの出力として、以降、階調データ「Ｂ２」〜「Ｂ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６の入力部Ｄには、ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３０８】
なお、集積回路１０’における以降の動作は、実施形態１の集積回路１０と同様であり、説明を省略する。
【０３０９】
（自己修復の動作）
集積回路２０’において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図２５を用いて説明する。
【０３１０】
図２５は、本実施の形態に係る、自己修復動作を行う場合の集積回路２０’の状態を示す図である。集積回路２０’では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＣ〜ＦｌａｇＫは「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【０３１１】
これにより、通常動作の場合に出力回路１１＿７〜１１＿９に接続されていたホールド回路ＤＬＢ＿Ｒ３、ＤＬＢ＿Ｇ３、ＤＬＢ＿Ｂ３への入力はオープンとなり、ラッチ回路ＤＬＡ＿Ｒ３の出力部Ｑは、ホールド回路ＤＬＢ＿Ｒ４に接続され、ラッチ回路ＤＬＡ＿Ｇ３の出力部Ｑは、ホールド回路ＤＬＢ＿Ｇ４に接続され、ラッチ回路ＤＬＡ＿Ｂ３の出力部Ｑは、出力回路ＤＬＢ＿Ｂ４に接続される。つまり、Ｑ（ＤＬＢ＿Ｒ３）はホールド回路ＤＬＢ＿Ｒ４に供給され、Ｑ（ＤＬＢ＿Ｇ３）はホールド回路ＤＬＢ＿Ｇ４に供給され、Ｑ（ＤＬＢ＿Ｂ３）はホールド回路ＤＬＢ＿Ｂ４に供給される。
【０３１２】
同様にして、ラッチ回路ＤＬＡとホールド回路ＤＬＢとがＲＧＢのブロック単位で順次ずれて接続され、最後にラッチ回路ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ６、ＤＬＡ＿Ｂ６の出力部Ｑが、それぞれ、予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７に接続されて、Ｑ（ＤＬＡ＿Ｒ６）はホールド回路ＤＬＢ＿Ｒ７に、Ｑ（ＤＬＡ＿Ｇ６）はホールド回路ＤＬＢ＿Ｇ７に、Ｑ（ＤＬＢ＿Ｂ６）はホールド回路ＤＬＢ＿Ｂ７に、それぞれ供給される。したがって、本発明に係る集積回路２０’では、出力回路に異常が発生した場合、切替スイッチによって、出力回路１１＿７、出力回路１１＿８、および出力回路１１＿９には、階調データは入力されなくなる。
【０３１３】
また、このとき、集積回路２０’では、図２５に示すとおり、ＦｌａｇＨからＦｌａｇＫで制御されるスイッチＳＷＢ７からＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７、出力回路１１＿８、および出力回路１１＿９は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。
【０３１４】
そして、出力端子ＯＵＴ７〜９には、出力回路１１＿１０〜１１＿１２、出力端子ＯＵＴ１０〜ＯＵＴ１２には、出力回路１１＿１３〜１１＿１５と、順次、ＲＧＢの階調電圧を出力する３個の出力回路の組ごとにシフトして出力端子に接続され、最後の予備の出力回路１１＿１９〜１１＿２１が出力端子ＯＵＴ１６〜ＯＵＴ１８に接続される。
【０３１５】
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路とホールド回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
【０３１６】
また、本実施形態に係る集積回路１０’は、実施形態１において説明した不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。
【０３１７】
〔実施形態６〕
本発明の第３の実施形態について、図２６〜２７を参照して以下に説明する。
【０３１８】
（自己修復回路の構成）
はじめに、図２６を参照して、本実施の形態に係る表示駆動用半導体集積回路（以下、集積回路とする）２０”の構成について説明する。なお、〔実施形態１〕における図１の説明と同様、１８個の出力を取り出して説明するが、集積回路２０”からの出力は、１８個に限定されない。
【０３１９】
図２６は、本実施の形態に係る、通常動作を行う場合の集積回路２０”の構成を示す図である。集積回路２０”は、Ｄ−フリップフロップ＿２０〜Ｄ−フリップフロップ＿２５（以下、ＤＦ＿２０〜ＤＦ＿２５と略称する）とスイッチＳＷＡ１〜ＳＷＡ１８とラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と出力回路１１＿１〜１１＿１８とスイッチＳＷＢ１〜ＳＷＢ１８と信号出力端子ＯＵＴ１〜ＯＵＴ１８と予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｇ８、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｂ８と予備の出力回路１１＿１９〜１１＿２４とを備えている。
【０３２０】
集積回路２０”は、出力端子ＯＵＴ１〜ＯＵＴ１８を介して表示装置（図示せず）と接続され、表示装置を駆動する。
【０３２１】
なお、本実施の形態では、特許請求の範囲における出力部が、個別のホールド回路ＤＬＢ（例えば、ラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２のそれぞれ）と出力回路１１（出力回路１１＿１、１１＿２、１１＿３、１１＿４、１１＿５、１１＿６のそれぞれ）からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する３原色ＲＧＢごとに正負の階調電圧に対応して連続して配されるホールド回路ＤＬＢ、および出力回路１１からなるブロック（例えば、ホールド回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２と出力回路１１＿１〜１１＿６とからなるブロック）に対応している。
【０３２２】
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路ＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２のそれぞれ）に対応しており、ラッチ部が、表示色を構成する３原色ＲＧＢごとに正負の階調電圧に対応して連続して配されるラッチ回路ＤＬＡからなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２からなるブロック）に対応している。
【０３２３】
また、特許請求の範囲におけるサブ出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される６本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ６）に対応している。
【０３２４】
また、ポインタ用シフトレジスタ回路は、ＤＦ＿２０〜ＤＦ＿２５によって構成され、各ＤＦ（例えばＤＦ＿２０）は、ＲＧＢの３色単位でラッチ回路ＤＬＡ（例えば、ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１）に接続する接続端子を備えている。
【０３２５】
本実施形態に係る集積回路２０”には、３本のデータ信号線、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線によって、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路１０”は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６には、ＤＡＴＡＲ信号線を介して、Ｒに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６には、ＤＡＴＡＧ信号線を介して、Ｇに対応する階調データが入力され、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６には、ＤＡＴＡＢ信号線を介して、Ｂに対応する階調データが入力される。
【０３２６】
また、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力された階調データのうち、出力端子ＯＵＴ１〜ＯＵＴ１８から出力する映像信号に対応する階調データを取り出し、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６に出力する。ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６は、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６からの階調データを保持した後、それぞれ、出力回路１１＿１〜１１＿１８に出力する。
【０３２７】
出力回路１１＿１〜１１＿１８、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図２６では、出力回路１１＿Ａにおける判定フラグは、ＦｌａｇＡと表記している。例えば、出力回路１１＿１の良否判定結果はＦｌａｇ１、出力回路１１＿２の良否判定結果はＦｌａｇ２、・・・出力回路１１＿１８の良否判定結果はＦｌａｇ１８のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「０」、不良時には「１」となるように設定されている。
【０３２８】
また、集積回路２０”に含まれる出力回路１１＿１〜１１＿１８は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図２６では、出力回路１１＿１、１１＿３、１１＿５・・・の奇数回路が正側電圧の出力に対応し、出力回路１１＿２、１１＿４、１１＿６・・・の偶数回路が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子に正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路２０”では、制御信号ＲＥＶによるスイッチＳＷＲＥＶの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。
【０３２９】
さらに、図２６に示すとおり、集積回路２０”は、予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｇ８、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｂ８と予備の出力回路１１＿１９〜１１＿２４とを備ええている。
【０３３０】
スイッチＳＷＡ１〜１８は、ラッチ回路回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６とホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ８およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ８との間に設けられている。スイッチＳＷＢ１〜１８は、出力回路１１＿１〜１１＿２４と出力端子ＯＵＴ１〜ＯＵＴ１８との間に設けられている。また、図２６に示すとおり、ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ８およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ８は、出力回路１１＿１〜１１＿２４と接続されており、それぞれ、映像信号出力部に対応する出力ブロックを形成している。
【０３３１】
スイッチＳＷＡ１〜１８およびスイッチＳＷＢ１〜ＳＷＢ１８は、それぞれ、端子０、端子１、および端子２を備えており、端子０と端子１を接続する状態と、端子０と端子２とを接続する状態との２つの状態をもつスイッチ回路であり、Ｆｌａｇ＿Ｌ〜Ｆｌａｇ＿Ｐの値に基づいて接続状態は切り替わる。ＦｌａｇＬ〜ＦｌａｇＰは、Ｆｌａｇ１からＦｌａｇ１８の組み合わせで決定され、組み合わせは図２６の下に論理式として記載している。Ｆｌａｇ＿Ｌ〜Ｆｌａｇ＿Ｐは、図示しない制御部によって決定される。そして、特許請求の範囲における第１の接続切替部は、図示しない制御部および各スイッチＳＷＢ１〜ＳＷＢ１８に対応しており、特許請求の範囲における第２の接続切替部は、図示しない制御部および各スイッチＳＷＡ１〜ＳＷＡ１８に対応している。
【０３３２】
（通常動作）
次に、集積回路２０”において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図２６を用いて説明する。上述のとおり、図２６は、本実施の形態に係る、通常動作を行う場合の集積回路２０”の構成を示す図である。本実施の形態では、スイッチＳＷＲＥＶにおいて、端子０と端子１とが接続された状態について説明する。
【０３３３】
不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８の組み合わせのＯＲで構成されるＦｌａｇＬ〜ＦｌａｇＰも、すべて「０」となる。
【０３３４】
以下に、集積回路２０”の動作について説明する。集積回路２０”においても、ＤＦ＿１〜ＤＦ＿１８によってポインタ用シフトレジスタが構成されており、その動作は、実施形態３における集積回路１０”のポインタ用シフトレジスタと同様である。
【０３３５】
はじめに、ポインタ用シフトレジスタ回路の初段のＤＦ＿２０に、ＳＰ信号線を介して動作開始パルス信号（ＳＰ信号）が入力される。ポインタ用シフトレジスタの初段のＤＦ＿２０は、ＣＬＫ信号の立ち上がりのタイミングにおいてＳＰ信号の「Ｈ」パルスを取り込み、出力部Ｑから「Ｈ」の信号を出力する。ＣＬＫ信号の次の立ち上がりでは、ＳＰ信号は「Ｌ」になっており、出力部Ｑから「Ｌ」の信号を出力する。ＤＦ＿２１〜ＤＦ＿２５は、ＤＦ＿２０と同様に、ＣＬＫ信号の立ち上がりのタイミングにおいて入力部Ｄに入力される信号の状態を出力部Ｑから出力する。これにより、ＤＦ＿２０〜ＤＦ＿２５の中で、１クロック毎に、「Ｈ」パルスの信号を出力するＤＦが順次切り替わる。
【０３３６】
各ラッチ回路には、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒに対応する階調データがＲ１からＲ２へ、Ｇに対応する階調データがＧ１からＧ２へ、Ｂに対応する階調データがＢ１からＢ３へ、・・・と変化する。各ラッチ回路は、ゲートＧに入力される選択信号が「Ｈ」の間、入力部Ｄに入力される信号を取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、入力されるＱ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｈ」の間、外部から入力される階調データを取り込み、出力部Ｑに出力する。
【０３３７】
これにより、ＤＡＴＡＲ信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＢ＿Ｒ６は、順次、階調データ「Ｒ１」〜「Ｒ６」を取り込む。同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データ「Ｇ１」〜「Ｇ６」を取り込む。また、同様にして、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）の「Ｈ」パルスにより、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データ「Ｂ１」〜「Ｂ６」を取り込む。
【０３３８】
そして、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６、およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６、は、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」の間、取り込んだ階調データを保持する。
【０３３９】
例えば、ラッチ回路ＤＬＡ＿Ｒ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＲ信号線を介して「Ｒ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｒ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｒ１）として、以降、「Ｒ１」が保持される。同様に、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｒ２〜ＤＬＡ＿Ｒ６の出力部Ｑからの出力として、以降、階調データ「Ｒ２」〜「Ｒ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６の入力部Ｄには、ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３４０】
また、ラッチ回路ＤＬＡ＿Ｇ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＧ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｇ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｇ１）として、以降、「Ｇ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｇ２〜ＤＬＡ＿Ｇ６の出力部Ｑからの出力として、以降、階調データ「Ｇ２」〜「Ｇ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６の入力部Ｄには、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３４１】
また、ラッチ回路ＤＬＡ＿Ｂ１は、入力されているＱ（ＤＦ＿２０）が「Ｈ」のときに、ＤＡＴＡＢ信号線を介して「Ｂ１」の階調データを取り込む。その後、Ｑ（ＤＦ＿２０）が「Ｌ」になるときには、ＤＡＴＡＢ信号線を介して「Ｇ１」の階調データが入力されている状態が続いているため、ラッチ回路ＤＬＡ＿Ｂ１の出力部Ｑからの出力であるＱ（ＤＬＡ＿Ｂ１）として、以降、「Ｂ１」が保持される。同様に、Ｑ（ＤＦ＿２０）Ｑ（ＤＦ＿２５）が「Ｌ」になるとき、ＤＬＡ＿Ｂ２〜ＤＬＡ＿Ｂ６の出力部Ｑからの出力として、以降、階調データ「Ｂ２」〜「Ｂ６」が保持される。このとき、ホールド回路ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６の入力部Ｄには、ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６の出力部Ｑにおいて保持されたデータが入力されている。
【０３４２】
なお、集積回路１０”における以降の動作は、実施形態１の集積回路１０と同様であり、説明を省略する。
【０３４３】
（自己修復の動作）
集積回路２０”において、出力回路１１＿７に異常が発生し、判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復の動作について、図２７を用いて説明する。
【０３４４】
図２７は、本実施の形態に係る、自己修復動作を行う場合の集積回路２０”の状態を示す図である。集積回路２０”では、出力回路１１＿７に異常が発生し、Ｆｌａｇ７が「１」に設定されると、Ｆｌａｇ７を含むＯＲで構成されるＦｌａｇＣ〜ＦｌａｇＫは「１」となる。このため、ＳＷＡ７〜ＳＷＡ１８の接続状態は、端子０と端子１との接続から、端子０と端子２との間の接続に変更される。
【０３４５】
これにより、ホールド回路ＤＬＢ＿Ｒ３、ＤＬＢ＿Ｒ４、ＤＬＢ＿Ｇ３、ＤＬＢ＿Ｇ４、ＤＬＢ＿Ｂ３、ＤＬＢ＿Ｂ４への入力はオープンとなり、ラッチ回路ＤＬＡ＿Ｒ３、ＤＬＡ＿Ｒ４、ＤＬＡ＿Ｇ３、ＤＬＡ＿Ｇ４、ＤＬＡ＿Ｂ３、ＤＬＡ＿Ｂ４の出力部Ｑは、それぞれ、ホールド回路ＤＬＢ＿Ｒ５、ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ５、ＤＬＢ＿Ｇ６、ＤＬＢ＿Ｂ５、ＤＬＢ＿Ｂ６に接続される。つまり、Ｑ（ＤＬＢ＿Ｒ３）、Ｑ（ＤＬＢ＿Ｒ４）、Ｑ（ＤＬＢ＿Ｇ３）、Ｑ（ＤＬＢ＿Ｇ４）、Ｑ（ＤＬＢ＿Ｂ３）、Ｑ（ＤＬＢ＿Ｂ４）は、それぞれ、ホールド回路ＤＬＢ＿Ｒ５、ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ５、ＤＬＢ＿Ｇ６、ＤＬＢ＿Ｂ５、ＤＬＢ＿Ｂ６へに供給される。
【０３４６】
同様にして、ラッチ回路ＤＬＡとホールド回路ＤＬＢとがＲＧＢのブロック単位で順次ずれて接続され、最後にラッチ回路ＤＬＡ＿Ｒ５、ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ５、ＤＬＡ＿Ｇ６、ＤＬＡ＿Ｂ５、ＤＬＡ＿Ｂ６の出力部Ｑが、それぞれ、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｇ８、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｂ８に接続されて、Ｑ（ＤＬＡ＿Ｒ５）、Ｑ（ＤＬＡ＿Ｒ６）、Ｑ（ＤＬＡ＿Ｇ５）、Ｑ（ＤＬＡ＿Ｇ６）、Ｑ（ＤＬＡ＿Ｂ５）、Ｑ（ＤＬＡ＿Ｂ６）は、それぞれ、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｇ８、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｂ８に供給される。したがって、本発明に係る集積回路２０”では、出力回路に異常が発生した場合、切替スイッチによって、ホールド回路ＤＬＢ＿Ｒ３、ＤＬＢ＿Ｒ４、ＤＬＢ＿Ｇ３、ＤＬＢ＿Ｇ４、ＤＬＢ＿Ｂ３、ＤＬＢ＿Ｂ４には、階調データは入力されなくなる。
【０３４７】
また、このとき、集積回路２０”では、図２７に示すとおり、ＦｌａｇＯおよびＦｌａｇＰで制御されるスイッチＳＷＢ７〜ＳＷＢ１８の接続が、端子０と端子１との接続から端子０と端子２との接続に切り替わっているため、出力回路１１＿７、出力回路１１＿８、出力回路１１＿９、出力回路１１＿１０、出力回路１１＿１１、出力回路１１＿１２は出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されない。
【０３４８】
そして、出力端子ＯＵＴ７には出力回路１１＿１３、出力端子ＯＵＴ８には出力回路１１＿１５、出力端子ＯＵＴ９には出力回路１１＿１７、出力端子ＯＵＴ１０には出力回路１１＿１４、出力端子ＯＵＴ１１には出力回路１１＿１６、出力端子ＯＵＴ１２には出力回路１１＿１８と、順次、ＲＧＢそれぞれについて正負の階調電圧を出力する６個の出力回路の組ごとに順次シフトして出力端子に接続され、最後の予備の出力回路１１＿１９〜出力回路１１＿２４が出力端子ＯＵＴ１３〜出力端子ＯＵＴ１８に接続される。
【０３４９】
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
【０３５０】
また、本実施形態に係る集積回路１０”は、実施形態１において説明した不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。
【０３５１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０３５２】
なお、本発明の表示装置駆動用の集積回路を以下のように構成してもよい。
【０３５３】
（第１の構成）
表示データを時分割で取り込むサンプリング回路と、上記サンプリング回路で取り込んだ表示データを逐次記憶する複数の第１ラッチ回路と、サンプリング回路の時分割での表示データ取り込み終了後、第１ラッチ回路の表示データが転送される複数の第２ラッチ回路と、表示装置に接続された出力端子と、上記出力端子に接続可能な、上記第２ラッチ回路の表示データに基づいて出力を行う、出力回路群と、上記出力端子に接続可能な少なくとも１つ以上の予備出力回路と、上記出力回路が良か不良かを判定する判定手段と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定手段の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路を含めた、出力回路が順次移行し、上記出力回路群から、上記不良と判断された出力回路を無効とする切替回路を備えたことを特徴とする表示用駆動回路。
【０３５４】
（第２の構成）
表示データを時分割で取り込むサンプリング回路と、上記サンプリング回路で取り込んだ表示データを逐次記憶する複数の第１ラッチ回路と、サンプリング回路の時分割での表示データ取り込み終了後、第1ラッチ回路の表示データが転送される複数の第２ラッチ回路と、表示装置に接続された出力端子と、上記出力端子に接続可能な、上記第２ラッチ回路と上記第２ラッチ回路の表示データに基づいて出力を行う、出力回路ブロック群と、上記出力端子に接続可能な予備出力回路と予備第２ラッチ回路を含む、少なくとも１つ以上の予備出力回路ブロックと、上記出力回路が良か不良かを判定する判定手段と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定手段の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路ブロックを含めた、出力回路ブロックが順次移行し、上記出力回路ブロック群から、上記不良と判断された出力回路ブロックを無効とする切替回路を備えたことを特徴とする表示用駆動回路。
【０３５５】
（第３の構成）
予備出力回路を表示画素を構成する色の単位で備え、不良と判断された出力回路を含む上記単位の出力を無効として、切替を行う事を特徴とする第１の構成もしくは第２の構成に記載の駆動回路。
【０３５６】
（第４の構成）
上記色単位として、予備出力回路を３出力単位で備え、不良と判断された出力回路を含む３出力を無効として、切替を行う事を特徴とする第３の構成に記載の駆動回路。
【０３５７】
（第５の構成）
予備出力回路を表示画素を構成する色の単位の整数倍単位で備え、不良と判断された出力回路を含む上記単位の整数倍の出力を無効として、切替を行う事を特徴とする第１の構成もしくは第２の構成に記載の駆動回路。
【０３５８】
（第６の構成）
上記予備出力回路を６出力単位で備え、不良と判断された出力回路を含む６出力を無効として、切替を行う事を特徴とする第５の構成に記載の駆動回路。
【０３５９】
（第７の構成）
ドット反転駆動に対応することを特徴とする、第５の構成もしくは第６の構成に記載の駆動回路。
【産業上の利用可能性】
【０３６０】
本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置駆動用の集積回路を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。
【図面の簡単な説明】
【０３６１】
【図１】第１の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図２】第１の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図３】予備の出力回路を用いて、通常の出力回路における不具合の検出を行う構成を示す図である。
【図４】第１の不具合検出方法に係る、動作確認テストの１つ目の手順を示すフローチャート図である。
【図５】第１の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【図６】第１の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【図７】第１の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【図８】第１の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【図９】自己修復手段にて、自己修復する手順を示すフローチャート図である。
【図１０】表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
【図１１】出力回路において、互いに隣接する２つの出力回路を一組として不具合の検出を行う構成を示す図である。
【図１２】第２の不具合検出方法に係る、動作確認テストの１つ目の手順を示すフローチャート図である。
【図１３】第２の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【図１４】第２の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【図１５】第２の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【図１６】第２の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【図１７】不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。
【図１８】第２の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図１９】第２の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図２０】第３の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図２１】第３の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図２２】第４の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図２３】第４の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図２４】第５の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図２５】第５の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図２６】第６の形態に係る、通常動作を行う場合の集積回路の構成を示す図である。
【図２７】第６の形態に係る、自己修復動作を行う場合の集積回路の構成を示す図である。
【図２８】従来の液晶駆動用半導体集積回路の構成を示すブロック図である。
【図２９】ポインタ用回路、ラッチ回路、ホールド回路を備えた液晶駆動用半導体集積回路の具体的な構成を示す図である。
【図３０】従来の液晶駆動用半導体集積回路の動作を表すタイミングチャートである。
【符号の説明】
【０３６２】
１＿１〜１＿２０                  オペアンプ
２ａ，２ｂ                        スイッチ
３＿１〜３＿２０                  判定回路（判定部）
４＿１〜４＿２０                  判定フラグ
５＿１〜５＿２０                  プルアップ・プルダウン回路
１０，１０’，１０”              集積回路
１２３                            ポインタ用シフトレジスタ回路（選択部）
ＤＡＣ＿１〜ＤＡＣ＿１８          デジタルアナログコンバーター
ＤＬＡ＿１〜ＤＬＡ＿１９          ラッチ回路（ラッチ部）
ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ８        ラッチ回路（ラッチ部）
ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ８        ラッチ回路（ラッチ部）
ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ８        ラッチ回路（ラッチ部）
ＤＬＢ＿１〜ＤＬＢ＿１９          ホールド回路（ラッチ部、映像信号出力部）
ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ８        ホールド回路（ラッチ部、映像信号出力部）
ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ８        ホールド回路（ラッチ部、映像信号出力部）
ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ８        ホールド回路（ラッチ部、映像信号出力部）
出力回路１１＿１〜１１＿２４      出力回路（映像信号出力部）
ＯＵＴ１〜ＯＵＴ１８              出力端子（出力端子）
ＳＷＡ１〜ＳＷＡ２５              スイッチ（第２の接続切替部）
ＳＷＢ１〜ＳＷＢ１８              スイッチ（第１の接続切替部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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