(57)【特許請求の範囲】
【請求項１】
半導体基板上にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端がビットラインに接続され、他端が上記サイリスタ素子の一端に接続されるアクセストランジスタと、を含むメモリセルと、
上記ビットラインの電圧が上記サイリスタ素子の特性を保持可能なモニタ電圧以下であるか否かをモニタし、ビットライン電圧がモニタ電圧以上となる場合には、非活性化信号を出力するモニタ回路と、
上記メモリセルへのアクセス制御を行う制御部と、を有し、
上記制御部は、
読み出し動作時に、上記モニタ回路による非活性化信号を受けると、上記アクセストランジスタをオフとするために当該アクセストランジスタのゲートへの駆動信号を非活性化する
半導体装置。
【請求項２】
上記アクセストランジスタは、そのゲートがワードラインに接続され、
上記制御部は、
上記モニタ回路による非活性化信号を受けると、上記ワードラインへの駆動信号を非活性化する
請求項１記載の半導体装置。
【請求項３】
メモリセル電流は上記アクセストランジスタを介して接続されるビットラインを介して読み出される
請求項１記載の半導体装置。
【請求項４】
メモリセル電流は上記アクセストランジスタを介して接続されるビットラインを介して読み出される
請求項２記載の半導体装置。
【請求項５】
上記制御部は、
所定の電圧にプリチャージされたビットラインをメモリセル電流によって決まる電圧安定点へ遷移する過程を参照電圧と比較することで読み出し動作を実行する
請求項３記載の半導体装置。
【請求項６】
上記制御部は、
所定の電圧にプリチャージされたビットラインをメモリセル電流によって決まる電圧安定点へ遷移する過程を参照電圧と比較することで読み出し動作を実行する
請求項４記載の半導体装置。
【請求項７】
上記モニタ電圧は、データ読み出し判定のための参照電圧とは個別に設定可能である
請求項５記載の半導体装置。
【請求項８】
上記モニタ電圧は、データ読み出し判定のための参照電圧とは個別に設定可能である
請求項６記載の半導体装置。
【請求項９】
上記モニタ回路は、
読み出し対象のビットラインの電圧と上記モニタ電圧とを比較する比較器と、
上記比較器の比較結果においてビットライン電圧がモニタ電圧以上の場合に、上記非活性化信号を出力するゲート回路と、を含む
請求項１記載の半導体装置。
【請求項１０】
複数のメモリセルがマトリクス上に配列され、
当該マトリクス配列の各列に対応してビットラインがそれぞれ配線され、
上記モニタ回路は、
各ビットラインの電圧と上記モニタ電圧を比較する複数の比較器と、
上記複数の比較器のうちのいずれかの比較器の比較結果においてビットライン電圧がモニタ電圧以上の場合に、上記非活性化信号を出力するゲート回路と、を含む
請求項１記載の半導体装置。
【請求項１１】
上記モニタ回路は、
読み出し対象のビットラインの電圧を参照電圧と比較し、当該ビットライン電圧が上記参照電圧以上となると、ビットライン毎にそれぞれデータ出力する複数の第２の比較器を含む
請求項１０記載の半導体装置。
【請求項１２】
上記ゲート回路は、リードデータイネーブル信号がアクティブのとき上記非活性化信号を出力する
請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクセストランジスタとサイリスタ素子でメモリセル（メモリ素子）が構成される半導体装置に関するものである。
【背景技術】
【０００２】
サイリスタ素子とアクセストランジスタによって形成されるメモリセル（サイリスタＲＡＭ）として様々な形態が提案されている(たとえば特許文献１〜３、非特許文献１，２参照)。
【０００３】
これらの提案されているメモリセルの一つにバルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモリ素子がある。
【０００４】
図１は、バルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモセルのセル構成の例を示す簡略断面図である。このメモリセルのサイリスタ素子は選択的エピタキシーアノード(Selective Epitaxy Anode : SEA)型である。
また、図２は図１のメモリセルの等価回路図である。
【０００５】
メモリ素子１は、ｐ型のバルク型半導体基板上２に、サイリスタ素子３とアクセストランジスタ４とが素子分離領域５を挟んで並列に形成されている。
【０００６】
サイリスタ素子３は、ｎ型ウェル３１上に、ｐ型アノード３２、ｎ型ベース３３、ｐ型ベース３４、ｎ型カソード３５が形成されたｐｎｐｎサイリスタ構造を有する。
ｐ型ベース３４上にはゲート絶縁膜３６を介してゲート電極３７が形成されている。
このサイリスタ素子３は、ｎｐｎ型とｐｎｐ型のバイポーラトランジスタの組み合わせになっており、ベースとコレクタを共用し、ｎｐｎ型のベース上にいわゆるＭＩＳ型のゲート電極３７が形成されている。
【０００７】
アクセストランジスタ４は、ｐ型ウェル４１内にｎ型の拡散層４２，４３が形成され、拡散層４２，４３に挟まれたｐ型ウェル４１上にゲート絶縁膜４４を介してゲート電極４５が形成されている。
【０００８】
そして、サイリスタ素子３のｐ型アノード３２が基準電圧ＶＲＥＦの供給ラインＬＶＲＥＦに接続され、アクセストランジスタ４の拡散層４２がビットラインＢＬに接続され、サイリスタ素子３のｎ型カソード３５とアクセストランジスタ４の拡散層４３がストレージノードＶＳＮにより接続されている。
また、サイリスタ素子３のゲート電極３７はワードラインＴＷＬに接続され、アクセストランジスタ４のゲート電極４５がワードラインＳＷＬに接続される。
【０００９】
このような構成のサイリスタ素子は、負性抵抗特性を有し、２つの安定点が存在する。そして、２つの安定点でデータの０，１を読みわける。
【００１０】
以下に、サイリスタＲＡＭの動作時の電圧（電位）状態について説明する。
【００１１】
図３（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ保持時の電位状態を示す図である。
【００１２】
データ保持時は、図３（Ａ）に示すように、ワードラインＳＷＬ、ＴＷＬが０Ｖ（Off）に設定され、ビットラインも０Ｖに設定される。
このとき、図３（Ｂ）に示すように、サイリスタ電流Ｉｔとアクセストランジスタ電流Ｉａの釣り合う安定点は２状態のみであり、この安定２状態のどちらかをデータの“０”，“１”に割り当てることでデータ記憶（保持）する。
【００１３】
図４（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ読み出し動作時の電位状態を示す図である。
【００１４】
読み出し動作時は、図４（Ａ）に示すように、ワードラインＴＷＬが０Ｖに設定され、ワードラインＳＷＬが電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖにプリチャージされる。
このとき、図４（Ｂ）に示すように、保持状態での安定点を維持したまま、安定点によって電流値が変わるため、この電流値を読み出すことでデータの読み出し操作が可能になる。
【００１５】
図５（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“１”の書き込み動作時の電位状態を示す図である。
【００１６】
データ“１”（セル電流大）書き込み動作時は、図５（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖに設定される。
この電位状態では、図５（Ｂ）に示すように、安定状態が１つのみ（セル電流大の状態）となるため、データ“１”の書き込みが可能である。
【００１７】
図６（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“０”の書き込み動作時の電位状態を示す図である。
【００１８】
データ“０”（セル電流小）書き込み動作時は、図６（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬがＶＤＤに設定される。
この電位状態では、図６（Ｂ）に示すように、安定状態が１つのみ（セル電流小の状態）となるため、データ“０”の書き込みが可能である。
【００１９】
【特許文献１】特開２００７−４９１１３号公報
【特許文献２】特開２００７−６７１３３号公報
【特許文献３】特開２００２−２４６５６０号公報
【非特許文献１】Rich Roy, Farid Nemati, Ken Young, Bruce Bateman, Rajesh Chopra, Seong-Ook Jung, Chiming Show, Hyun-Jin Cho , 2006 IEEE International Solid-State Circuits Conference , pp.632-633
【非特許文献２】Farid Nemati and James D. Plummer, Technical Digest IEDM 1999, pp.283-286）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところが、上述したサイリスタＲＡＭの読み出し動作時にいわゆるディスターブが発生するおそれがあるという不利益がある。
【００２１】
ここで、読み出し動作時のディスターブについて説明する。
図４（Ａ），（Ｂ）に示したとおり、読み出し動作時には、ビットラインＢＬを０Ｖにリセットしてからセル（Cell）電流を読み出すが、セル電流読み出しをビットラインＢＬを介して行う場合、セル電流が大きいとき（データ“１”）はビットラインＢＬの電位が上昇し、セル電流が小さいとき（データ“０”）はビットラインＢＬの電位をほぼ０Ｖのままとなる。このように、ビットラインＢＬの電流を電圧に変換して読み出す必要がある。
この場合、図７に示すようにビットラインＢＬの電位の上昇に伴い、セル安定点も遷移する。ビットラインＢＬの電位が高くなりすぎるとセル電流大（データ“１”）側の安定点が無くなり、データを破壊してしまうおそれがある。
【００２２】
たとえば、非特許文献１のように、ビットラインＢＬを０Ｖにリセットし、セル電流に応じてビットラインＢＬをチャージすることで読み出し動作を実施するような場合、前述のリードディスターブが懸念される。
【００２３】
本発明は、読み出し動作時のディスターブの発生を抑止することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子と、上記半導体基板の上記半導体層に形成され、一端がビットラインに接続され、他端が上記サイリスタ素子の一端に接続されるアクセストランジスタと、を含むメモリセルと、上記ビットラインの電圧が上記サイリスタ素子の特性を保持可能なモニタ電圧以下であるか否かをモニタし、ビットライン電圧がモニタ電圧以上となる場合には、非活性化信号を出力するモニタ回路と、上記メモリセルへのアクセス制御を行う制御部と、を有し、上記制御部は、読み出し動作時に、上記モニタ回路による非活性化信号を受けると、上記アクセストランジスタがオフとするために当該アクセストランジスタのゲートへの駆動信号を非活性化する。
【００２５】
好適には、上記アクセストランジスタは、そのゲートがワードラインに接続され、上記制御部は、上記モニタ回路による非活性化信号を受けると、上記ワードラインへの駆動信号を非活性化する。
【００２６】
好適には、メモリセル電流は上記アクセストランジスタを介して接続されるビットラインを介して読み出される。
【００２７】
好適には、上記制御部は、所定の電圧にプリチャージされたビットラインをメモリセル電流によって決まる電圧安定点へ遷移する過程を参照電圧と比較することで読み出し動作を実行する。
【００２８】
好適には、上記モニタ電圧は、データ読み出し判定のための参照電圧とは個別に設定可能である。
【００２９】
好適には、上記モニタ回路は、読み出し対象のビットラインの電圧と上記モニタ電圧とを比較する比較器と、上記比較器の比較結果においてビットライン電圧がモニタ電圧以上の場合に、上記非活性化信号を出力するゲート回路と、を含む。
【００３０】
好適には、複数のメモリセルがマトリクス状に配列され、当該マトリクス配列の各列に対応してビットラインがそれぞれ配線され、上記モニタ回路は、各ビットラインの電圧と上記モニタ電圧を比較する複数の比較器と、上記複数の比較器のうちのいずれかの比較器の比較結果においてビットライン電圧がモニタ電圧以上の場合に、上記非活性化信号を出力するゲート回路と、を含む。
【００３１】
好適には、上記モニタ回路は、読み出し対象のビットラインの電圧を参照電圧と比較し、当該ビットライン電圧が上記参照電圧以上となると、ビットライン毎にそれぞれデータ出力する複数の第２の比較器を含む。
【００３２】
好適には、上記ゲート回路は、リードデータイネーブル信号がアクティブのとき上記非活性化信号を出力する。
【発明の効果】
【００３３】
本発明によれば、読み出し動作時のディスターブの発生を抑止することが可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３５】
図８は、本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【００３６】
半導体装置１００は、図８に示すように、メモリアレイ部１１０、Ｘアドレス（ロウアドレス）デコーダ１２０、Ｙアドレス（カラムアドレス）デコーダ１３０、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０、および入出力バッファ（Input/Output Buffer）１８０を有している。
【００３７】
メモリアレイ部１１０は、複数のサイリスタＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図８においては、図面の簡単化のために２×２のマトリクスとして示している。
サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端に接続されたアクセストランジスタ１１３と、を有している。
サイリスタＲＡＭセル１１１のデバイス構造として、たとえば図１に示すような構造を採用することができる。ただし、このデバイス構造に限定されず、各種構造を採用することが可能である。
【００３８】
メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の行配列にそれぞれ対応した、各行に、サイリスタ用の第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞、およびアクセストランジスタ用の第２のワードラインＳＷＬ＜０＞〜ＳＷＬ＜ｍ＞が配線されている。
また、メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の列配列にそれぞれ対応した、各列に、ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞、が、第１および第２のワードラインと直交するように配線されている。
【００３９】
そして、同一行に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のゲート電極１１２ａは、対応する行に配線された第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞に共通に接続されている。同様に、同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３のゲート電極１１３ａは、対応する行に配線された第２のワードラインＳＷＬ＜０＞〜ＳＷＬ＜ｍ＞に共通に接続されている。
また、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞に共通に接続されている。
また、サイリスタＲＡＭセル１１１のサイリスタ素子１１２のｐ型アノード（基準電位端子）が、基準電位ＶＲＥＦに接続されている。基準電位ＶＲＥＦの値は１／２ＶＤＤ程度の電圧で、ＶＤＤが１．８Ｖの場合ＶＲＥＦはたとえば０．９Ｖである。
【００４０】
例としてサイリスタＲＡＭセル１１１が図１のデバイス構造を有するものとすると、アクセストランジスタの拡散層４２が同一列に対応して配線されたビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞に共通に接続され、サイリスタ素子のｐ型アノード３２が基準電圧ＶＲＥＦの供給ラインＬＶＲＥＦに接続される。
【００４１】
Ｘアドレスデコーダ１２０は、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号Ｘ ＳＥＬ０，１，・・・をアクティブ（たとえばハイレベル）にしてワードラインデコーダ１４０に出力する。
【００４２】
図９は、本実施形態に係るＸアドレスデコーダの基本的な構成例を示す回路図である。
図９のＸアドレスデコーダ１２０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
【００４３】
このＸアドレスデコーダ１２０は、２入力のＮＡＮＤ回路ＮＡ１２１〜ＮＡ１２４、インバータＩＶ１２１〜１２４、およびノット回路ＮＯＴ１２１〜１２４を有する。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続され、インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続され、ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。
【００４４】
このＸアドレスデコーダ１２０においては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１２４からＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
【００４５】
Ｙアドレスデコーダ１３０は、ＹアドレスＹ０、Ｙ１、・・を受けてビットラインセレクタで選択するビットラインが接続されたＹスイッチを選択的にオンするための相補的なＹスイッチ信号ＹＳＷをアクティブ（ハイレベル、およびその反転信号）にしてＹ制御部１７０に出力する。
【００４６】
図１０は、本実施形態に係るＹアドレスデコーダの基本的な構成例を示す回路図である。
図１０のＹアドレスデコーダ１３０は、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
【００４７】
このＹアドレスデコーダ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１〜ＮＡ１３４、インバータＩＶ１３１〜１３４、およびノット回路ＮＯＴ１３１〜１３４を有する。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続され、インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続され、ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。
【００４８】
このＹアドレスデコーダ１３０においては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１３４からＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
【００４９】
図１１は、本実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【００５０】
図１１のＹＳＷデコーダ１３１は、２入力のＮＡＮＤ回路ＮＡ１３５およびノット回路ＮＯＴ１３５を有する。
ＮＡＮＤ回路ＮＡ１３５にはＹアドレスデコーダ１３０で生成されたＹセレクト信号Ｙ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３５を介してＹスイッチ信号ＹＳＷが活性化され出力される。
Ｙスイッチ信号ＹＳＷは、読み出し動作時、書き込み動作時共に活性化される。
【００５１】
ワードラインデコーダ１４０は、Ｘアドレスデコーダ１２０によるＸセレクト信号Ｘ ＳＥＬ、ワードライン非活性化信号ＷＬＲＥＳの反転信号／ＷＬＲＥＳ、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥに応答して、Ｘアドレスで指定された第１のワードラインＴＷＬおよび第２のワードラインＳＷＬを駆動する（ハイレベルに設定する）。
また、ワードラインデコーダ１４０は、Ｙ制御部１７０からアクティブのワードライン非活性化信号ＷＬＲＥＳを受けると、活性化させていたワードラインを非活性化する。
なお、読み出し動作時は第２のワードラインイネーブル信号ＳＷＬＥが活性化され、書き込み動作時は第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥが共に活性化される。
【００５２】
図１２は、本実施形態に係るワードラインデコーダの構成例を示す図である。
【００５３】
図１２のワードラインデコーダ１４０は、３入力のＮＡＮＤ回路ＮＡ１４１，ＮＡ１４２、ノット回路ＮＯＴ１４１，ＮＯＴ１４２、およびインバータＩＶ１４１を有する。
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、インバータＩＶ１４１でワードライン非活性化信号ＷＬＲＥＳの反転信号／ＷＬＲＥＳ、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１を介した駆動信号によりＸアドレスにより指定された行の第１のワードラインＴＷＬが駆動される。
そして、ワードライン非活性化信号ＷＬＲＥＳがアクティブのハイレベルでその反転信号／ＷＬＲＥＳがローレベルで供給されると、活性化されていた第１のワードラインＴＷＬを非活性化する。
【００５４】
同様に、ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、インバータＩＶ１４１でワードライン非活性化信号ＷＬＲＥＳの反転信号／ＷＬＲＥＳ、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＳＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２を介した駆動信号によりＸアドレスにより指定された行の第２のワードラインＳＷＬが駆動される。
そして、ワードライン非活性化信号ＷＬＲＥＳがアクティブのハイレベルでその反転信号／ＷＬＲＥＳがローレベルで供給されると、活性化されていた第２のワードラインＳＴＬを非活性化する。
【００５５】
リードコントロール部１５０は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥを受けて読み出しモードであるか否かを判定する。
リードコントロール部１５０は、読み出しモードであると判定すると、第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、読み出し期間において、プリチャージ信号ＰＲＥをハイレベルからローレベルに切り替え、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥをハイレベルで、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
【００５６】
ライトコントロール部１６０は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、オンチップイネーブル信号ＯＥを受けて書き込みモードであるか否かを判定する。
ライトコントロール部１６０は、書き込みモードであると判定すると、第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、書き込み期間において、プリチャージ信号ＰＲＥをハイレベルからローレベルに切り替え、プリチャージ信号ＰＲＥをローレベルで、ライトデータイネーブル信号ＷＤＥをハイレベルで、リードデータイネーブル信号ＲＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
【００５７】
Ｙ制御部１７０は、ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞のプリチャージ制御、書き込み動作時および読み出し時の読み出し動作時のビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞の電圧制御、並びに、Ｙスイッチ信号ＹＳＷのよるＹセレクタのＹスイッチのオンオフ制御を伴う、ライト（書き込み）データのビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞への転送制御、リード（読み出し）データのセンスアンプ（ＳＡ）への転送制御等を行う。
【００５８】
Ｙ制御部１７０は、読み出し動作時のアクセストランジスタ１１３のゲート電圧、すなわち、第２のワードラインＳＷＬの電圧（読み出し用ＷＬ電圧、アクセストランジスタ１１３のゲートに印加する駆動信号）をビットラインＢＬの電圧をモニタした結果によって制御する機能を有する。
具体的には、Ｙ制御部１７０は、図１３に示すように、ビットラインＢＬの電圧をサイリスタ素子１１２の特性を保持可能なしきい値電圧（モニタ電圧）ＶＲＥＦＢＬ以下に制御する。
このモニタ電圧ＶＴＨは、データ読み出し判定（０／１）のための参照電圧とは個別に設定可能である。
Ｙ制御部１７０は、このビットラインＢＬの電圧ＶＢＬがしきい値電圧ＶＲＥＦＢＬ以上になると、ワードライン非活性化信号ＷＬＲＥＳをアクティブのハイレベルにしてワードラインデコーダ１４０に出力する。
【００５９】
この場合、メモリセル電流はアクセストランジスタ１１３を介して接続されるビットラインＢＬを介して読み出される。
より具体的には、所定の電圧にプリチャージされたビットラインＢＬをメモリセル電流によって決まる電圧安定点へ遷移する過程を参照電圧と比較することで読み出し動作を実行する。
【００６０】
上記したように、Ｙ制御部１７０は、読み出し動作のためのセンスアンプを有するが、この読み出し制御部の構成をたとえば図１５のように構成することが可能である。
【００６１】
図１４は、本実施形態に係る読み出し動作の原理を説明するためのビットライン電圧モニタ回路の一構成例を示す図である。
なお、図１４においては、読み出し動作の原理を説明するために、プリチャージ回路、Ｙセレクタ、ライトドライバ、センスアンプ等は省略して示している。
【００６２】
図１４のモニタ回路ＭＮＴは、各ビットラインＢＬに対応して比較器としてのオペアンプＡＭＰ１，ＡＭＰ２、インバータＩＶ１、および各インバータＩＶ１の出力が負入力に接続されたゲート回路としてのオア回路ＯＲ１を有する。
ＡＭＰ１は、非反転入力端子（＋）がビットラインＢＬに接続され、反転入力（−）はモニタ電圧ＶＲＥＦＢＬの供給ラインに接続され、出力がインバータＩＶ１の入力に接続されている。
オペアンプＡＭＰ２の非反転入力端子（＋）がビットラインＢＬに接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【００６３】
このモニタ回路ＭＮＴにおいては、オペアンプＡＭＰ１で読み出し対象のビットラインＢＬの電圧ＶＢＬをモニタ電圧ＶＲＥＦＢＬと比較して、電圧ＶＢＬがモニタ電圧ＶＲＥＦＢＬよりも高い電圧（または以上の電圧）となると、ワードライン非活性化信号ＷＬＲＥＳによって対応するワードラインＳＷＬを非活性化する。
また、読み出し動作を目的として、オペアンプＡＭＰ２で読み出し対象のビットライン電圧ＶＢＬを参照電圧ＶＲＥＦＳＡと比較して、ビットライン電圧ＶＢＬが参照電圧ＶＲＥＦＳＡよりも高い電圧となると、ビットラインＢＬ毎にそれぞれデータ出力する。
【００６４】
ここで、Ｙ制御部１７０のより具体的な構成例について説明する。
図１５は、本実施形態に係るＹ制御部の一構成例を示す回路図である。
【００６５】
Ｙ制御部１７０は、図１５に示すように、プリチャージ回路１７１、Ｙセレクタ１７２、ライトドライバ群１７３、およびセンスアンプ（ＳＡ）群１７４、およびビットライン電圧モニタ回路１７５を有している。
【００６６】
プリチャージ回路１７１は、ＮＭＯＳトランジスタＮＴ１１−１〜ＮＴ１１−ｎを有している。
ＮＭＯＳトランジスタＮＴ１１−１〜ＮＴ１１−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応するビットラインＢＬ１〜ＢＬｎに接続され、ゲートがプリチャージ信号ＰＲＥの供給ラインＬＰＲＥに共通に接続されている。
【００６７】
Ｙセレクタ１７２は、ビットラインＢＬ０〜ＢＬｎとライトデータ転送ラインＤＴＬ１〜ＤＴＬｎとをアドレスに応じて生成されたＹスイッチ信号ＹＳＷおよびその反転信号／ＹＳＷにより導通制御されるＹ転送ゲートスイッチＴＭＧ１〜ＴＭＧｎを有する。
なお、Ｙ転送ゲートスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成されている。
【００６８】
ライトドライバ群１７３は、各データ転送ラインＤＴＬ１〜ＤＴＬｎに入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞を転送する複数のライトドライバＷＤＲＶ１〜ＷＤＲＶｎを有する。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶは、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２、およびインバータＩＶ２１を有する。
ＰＭＯＳトランジスタＰＴ２１のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２のソースが接続され、ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のソースがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１のソースが接地されている。インバータＩＶ２１の入力端子がライトデータイネーブル信号ＷＤＥの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２１のゲートがインバータＩＶ２１の出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１のゲートがライトデータイネーブル信号ＷＤＥの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２のゲートが入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞の入力ラインに接続されている。
【００６９】
センスアンプ群１７４は、各データ転送ラインＤＴＬ１〜ＤＴＬｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡ１〜ＳＡｎを有する。
各センスアンプＳＡ１〜ＳＡｎは共通の構成を有し、それぞれ、転送ゲートＴＭＧ３１、アンプＡＭＰ３１、およびインバータＩＶ３１を有する。
【００７０】
転送ゲートＴＭＧ３１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応するデータ転送ラインＤＴＬ１〜ＤＴＬｎに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１の反転入力端子（−）に接続されている。そして、転送ゲートＴＭＧ３１のＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１を介してリードデータイネーブル信号ＲＤＥの供給ラインに接続されている。
転送ゲートＴＭＧ３１はリードデータイネーブル信号ＲＤＥがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１の非反転入力端子（＋）が読み出し電圧Ｖｉｎの供給ライン（転送ゲートＴＭＧ３１の他方の入出力端子）に接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【００７１】
ビットライン電圧モニタ回路１７５は、各ビットラインＢＬに対応してアンプＡＭＰ４１、インバータＩＶ４１、および各インバータＩＶ４１の出力が負入力に接続されたオア回路ＯＲ４１を有する。
ＡＭＰ４１は、非反転入力端子（＋）がビットラインＢＬに接続され、反転入力（−）はモニタ電圧ＶＲＥＦＢＬの供給ラインに接続され、出力がインバータＩＶ４１の入力に接続されている。
【００７２】
このビットライン電圧モニタ回路１７５においては、アンプＡＭＰ４１で読み出し対象のビットラインＢＬの電圧ＶＢＬをモニタ電圧ＶＲＥＦＢＬと比較して、電圧ＶＢＬがモニタ電圧ＶＲＥＦＢＬよりも高い電圧となると、ワードライン非活性化信号ＷＬＲＥＳをハイレベルでワードラインデコーダ１４０に出力する。
なお、図１５においては、図１２のインバータＩＶ１４１の代わりにゲート回路の一部をなすＮＡＮＤ回路ＮＡ１４３を設け、リードデータイネーブル信号ＲＤＥがアクティブのハイレベルの場合にのみワードラインの非活性化ができるように構成されている。
【００７３】
次に、上記構成による動作を、Ｙ制御部１７０の動作を中心に図１６〜図１９に関連付けて説明する。
【００７４】
まず、メモリセルデータの読み出し動作について説明する。
図１６は、第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【００７５】
この場合、スタンバイ状態ではプリチャージ信号ＰＲＥはハイレベルで供給され、その結果、ビットラインＢＬ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷは接地電位ＧＮＤにリセットされている。
また、リードデータイネーブル信号ＲＤＥのリセット状態を受けて、ワードライン非活性化信号ＷＬＲＥＳは非アクティブのローレベルとなっている。
【００７６】
次に、読み出し状態に遷移すると、所望の第２のワードラインＳＷＬがハイレベルに立ち上がり、サイリスタＲＡＭセル１１１のセル電流がオン状態になる（セル電流が流れるようになる。
また、プリチャージ信号ＰＲＥがハイレベル（電源電圧レベル）からローレベル（接地電位レベル）に立ち下がることで、ビットラインＢＬは接地電位ＧＮＤからフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷとリードデータイネーブル信号ＲＤＥがハイレベルに立ち上がることでＹ転送ゲートＴＭＧ１、転送ゲートＴＭＧ３１がオンし、センスアンプＳＡとビットラインＢＬが接続される。
ハイデータ（１データ）読み出し動作時はセル電流が大なので、ビットラインＢＬがセルによって接地電位ＧＮＤからチャージされていく。ここで、ビットラインＢＬの電位が参照電圧ＶＲＥＦＳＡよりも高くなるとセンスアンプＳＡが１判定をして出力ＳＡＯＵＴがハイレベルとなる。
読み出しデータが確定した後もセルによってビットラインＢＬはチャージされ続けるが、モニタ電圧ＶＲＥＦＢＬとビットライン電圧ＶＢＬを比較した結果、ビットライン電圧ＶＢＬがモニタ電圧ＶＲＥＦＢＬよりも高くなるとワードライン非活性化信号ＷＬＲＥＳがアクティブのハイレベルに活性化される。
ワードライン非活性化信号ＷＬＲＥＳが活性化することで自己参照的に第２のワードラインＳＷＬをローレベルに設定するため、この時点でビットラインＢＬのチャージ動作が止まる。このビットラインＢＬのチャージ動作停止がリードディスターブマージンを上げている。
【００７７】
図１７は、第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【００７８】
この場合、基本的には図１６で示した動作と同じであるが、セル電流が小さいためビットラインＢＬのチャージ量が小さい。よってセンスアンプＳＡは０判定をする。
また、ビットライン電圧ＶＢＬがモニタ電圧ＶＲＥＦＢＬよりも低い状態のため、ワードライン非活性化信号ＷＬＲＥＳは活性化されない。
この状態では第２のワードラインＳＷＬはワードライン非活性化信号ＷＬＲＥＳによらず、一定期間活性化される駆動信号によって活性化時間が決まる。
【００７９】
次に、メモリセルへのデータの書き込み動作について説明する。
図１８は、第２のワードラインＳＷＬ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【００８０】
この場合、スタンバイ状態ではプリチャージ信号ＰＲＥはハイレベルで供給され、その結果、ビットラインＢＬ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷは接地電位ＧＮＤにリセットされている。
また、リードデータイネーブル信号ＲＤＥのリセット状態を受けて、ワードライン非活性化信号ＷＬＲＥＳは非アクティブのローレベルとなっている。
【００８１】
次に、書き込み状態に遷移すると、所望の第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷが立ち上がる。また、プリチャージ信号ＰＲＥがローレベルに立ち下がることでビットラインＢＬは接地電位からフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷとライトデータイネーブル信号ＷＤＥがローレベルからハイレベルに立ち上がることで、Ｙ転送ゲートスイッチＴＧＮ１がオンし、所望のライトドライバＷＤＲＶとビットラインＢＬが接続される。
書き込み時は、リードデータイネーブル信号ＲＤＥは非アクティブであることから、ワードライン非活性化信号ＷＬＲＥＳは活性化されず、ローレベルに保持される。
ライトドライバＷＤＲＶによってビットラインＢＬが０Ｖにドライブされた状態で、第２のワードラインＳＷＬ、第１のワードラインＴＷＬがハイレベルに活性化されと、図５に示したように安定点がセル電流大側に遷移し、ハイデータ（１データ）の書き込み動作が完了する。
【００８２】
図１９は、第２のワードラインＳＷＬ＜０＞上セルで０データ書き込み（セル電流小）時の動作波形図を示す図である。
【００８３】
この場合、図１８に示した動作とビットラインＢＬの電位以外は同じで、ビットラインＢＬの電位が電源電圧ＶＤＤにドライブされるのに応じて、図６に示したように安定点がセル電流小側に遷移し、ローデータ（０データ）の書き込み動作が完了する。
【００８４】
図２０は、本実施形態に係るビットラインモニタ回路の他の構成例を示す回路図である。
この例は、メモリセルデータ読み出し処理の変形例として示しており、図１５との違いは、ビットライン電圧ＶＢＬの検出を差動アンプによって実現するのではなく、ＮＭＯＳトランジスタＮＴ４１のゲートで受けている点である。
ここでは、ＮＭＯＳトランジスタＮＴ４１のしきい値電圧ＶｔｈはVth_DETとする。ビットライン電圧検出信号／ＢＬＤＥＴをプリチャージ信号ＰＲＥによってＰＭＯＳトランジスタＰＴ４１をオンさせて電源電圧ＶＤＤにプリチャージし、読み出し時にＶＤＤフローティング状態にする。
ビットライン電圧ＶＢＬがしきい値Vth_DEを超えるとＮＭＯＳトランジスタＮＴ４１がオンし、ビットライン電圧検出信号／ＢＬＤＥＴがローレベルに遷移し、ワードライン非活性化信号ＷＬＲＥＳを活性化することで第２のワードラインＳＷＬをリセットする。
なお、／ＢＬＤＥＴはＶＤＤである必要は無く、０Ｖ以上の任意の電圧でも構わない。
【００８５】
書き込み動作は図１８、図１９と同じ動作波形であることから、読み出し動作の動作波形のみ図２１および図２２に示す。
図２１が図２０のモニタ回路を用いた第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
図２２が図２０のモニタ回路を用いた第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
他の動作は、図１６および図１７に関連付けて説明した動作と同様に行われることから、ここでは詳細な説明は省略する。
【図面の簡単な説明】
【００８６】
【図１】バルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモリ素子の１セル構成の例を示す簡略断面図である。
【図２】図１のメモリ素子の等価回路図である。
【図３】サイリスタＲＡＭのデータ保持時の電位状態を示す図である。
【図４】サイリスタＲＡＭのデータ読み出し動作時の電位状態を示す図である。
【図５】サイリスタＲＡＭのデータ“１”の書き込み動作時の電位状態を示す図である。
【図６】サイリスタＲＡＭのデータ“０”の書き込み動作時の電位状態を示す図である。
【図７】読み出し動作時のディスターブ発生の要因を説明するための図である。
【図８】本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図９】Ｘアドレスデコーダの基本的な構成例を示す回路図である。
【図１０】Ｙアドレスデコーダの基本的な構成例を示す回路図である。
【図１１】本実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【図１２】本実施形態に係るワードラインデコーダの構成例を示す図である。
【図１３】本実施形態に係るビットラインモニタ電圧について説明するための図である。
【図１４】本実施形態に係る読み出し動作の原理を説明するためのビットライン電圧モニタ回路の一構成例を示す図である。
【図１５】本実施形態に係るＹ制御部の一構成例を示す回路図である。
【図１６】第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【図１７】第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【図１８】第２のワードラインＳＷＬ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【図１９】第２のワードラインＳＷＬ＜０＞上セルで０データ書き込み（セル電流小）時の動作波形図を示す図である。
【図２０】本実施形態に係るビットライン電圧モニタ回路の他の構成例を示す回路図である。
【図２１】図２０のモニタ回路を用いた第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【図２２】図２０のモニタ回路を用いた第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【符号の説明】
【００８７】
１００・・・半導体装置、１１０・・・メモリアレイ部、１１１・・・サイリスタＲＡＭセル、１１２・・・サイリスタ素子、１１３・・・アクセストランジスタ、１２０・・・Ｘアドレス（ロウアドレス）デコーダ、１３０・・・Ｙアドレス（カラムアドレス）デコーダ、１４０・・・ワードラインデコーダ、１５０・・・リードコントロール部、１６０・・・ライトコントロール部、１７０・・・Ｙ制御部（カラム制御部）、１７１・・・プリチャージ回路、１７２・・・Ｙセレクタ、１７３・・・ライトドライバ群、１７４・・・センスアンプ（ＳＡ）群、１７５，１７５Ａ・・・ビットライン電圧モニタ回路、１８０・・・入出力バッファ。
【図１】
0005082721.tif 000002
【図２】
0005082721.tif 000003
【図３】
0005082721.tif 000004
【図４】
0005082721.tif 000005
【図５】
0005082721.tif 000006
【図６】
0005082721.tif 000007
【図７】
0005082721.tif 000008
【図８】
0005082721.tif 000009
【図９】
0005082721.tif 000010
【図１０】
0005082721.tif 000011
【図１１】
0005082721.tif 000012
【図１２】
0005082721.tif 000013
【図１３】
0005082721.tif 000014
【図１４】
0005082721.tif 000015
【図１５】
0005082721.tif 000016
【図１６】
0005082721.tif 000017
【図１７】
0005082721.tif 000018
【図１８】
0005082721.tif 000019
【図１９】
0005082721.tif 000020
【図２０】
0005082721.tif 000021
【図２１】
0005082721.tif 000022
【図２２】
0005082721.tif 000023