(57)【特許請求の範囲】
【請求項１】
主面の片側にはドレイン電極を、他方の主面には第１導電型のドリフト層を有する半導体基板と、
前記ドリフト層の表層部に行方向と列方向とに離散的に配設された複数の第２導電型のベース層と、
前記ベース層の表層部に前記ベース層の外周部から第１の距離離れて内側に配設された第１導電型のソース層と、
前記ドリフト層の表層部に配設され、前記ベース層どうしを対角方向に接続する第２導電型のブリッジ層と、
前記ブリッジ層の表層部の周縁部に前記ソース層と第２の距離離れて形成された第１導電型の伝導層と、
前記伝導層に囲まれた第２導電型のコンタクト層と、
前記ソース層と前記ドリフト層間のチャネル領域と、前記ソース層と前記伝導層間のチャネル領域とに絶縁膜を介して形成されたゲート電極とを備え、
前記コンタクト層は前記ブリッジ層と連続しており、前記伝導層は前記ドリフト層と連続している半導体装置。
【請求項２】
前記コンタクト層は前記伝導層よりも深くかつ前記ブリッジ層よりも浅く形成される請求項１に記載の半導体装置。
【請求項３】
前記伝導層は前記ドリフト層よりも高い不純物濃度を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記ベース層と前記ブリッジ層は同じ深さである請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
炭化珪素パワーＭＯＳＦＥＴでは炭化珪素ｎ型半導体基板表面に複数のセルが縦横に配列される。各セルは基板表層部にｐ型ベース層、さらにその内側の表層部にｎ型ソース層を形成し、その上面にはゲート絶縁膜、ゲート電極およびソース電極、裏面にドレイン電極を形成して作成される。ｎ型半導体基板とｎ型ソース層との間のｐ型ベース層表面をチャネル領域といい、その距離をチャネル長と定義する。チャネル領域のうちｎ型半導体基板とｎ型ベース層のｐ型ベース層との境界の長さ(周囲長)が長いほど、またセルピッチが小さいほど単位面積当たりのチャネル抵抗は減少する。ソース電極とｐ型ベース層はｐ型用ソースコンタクト部に電気的に接触し、ソース電極とｎ型ソース層はｎ型用ソースコンタクト部に電気的に接触している。
【０００３】
特許文献１には、Ｓｉ基板を用いて製造されたｎ型ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）素子において、ｐ型用ソースコンタクト部とｎ型用ソースコンタクト部が分離して配置され、セルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置が、記載されている。これは、ｐ型ベース層を部分的に接続して１つの連続した領域とし、ソース電極と接続するｐ型ベース層と同一導電型の抜き取り領域を形成することで、寄生トランジスタの動作を抑制し、破壊耐量を向上させる方法として示されている。その他、破壊耐量を向上させる方法として、ｐ型のクランプ領域を形成することにより、破壊的な電圧ブレークダウンの発生を抑制する方法が、特許文献２に示されている。
【０００４】
特許文献３，４は、パワーＭＯＳＦＥＴにおけるオン抵抗を小さくする方法を、どちらもＵ字型ゲートＭＯＳＦＥＴについて記載している。特許文献３には、ｐ型用ソースコンタクト部を複数個のセルで共通化し、単位面積当たりのチャネル幅を大きくする方法が示され、特許文献４には、低次のミラー指数を有する面のみでＵ字型ゲート部の側壁を構成する方法が示されている。
【０００５】
【特許文献１】特開平５−１０２４８７号公報
【特許文献２】特開平３−１４２９７２号公報
【特許文献３】特開平１１−７４５１１号公報
【特許文献４】特開平９−２１３９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示されているセルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置では、ｐ型半導体領域を配置しない場合にはチャネルとして機能していたセルコーナー部側のチャネル領域がチャネルとしての機能を消失している。そのため、チャネル領域の周囲長が短くなる結果、チャネル抵抗が増大するという課題がある。また、特許文献３，４に示されているオン抵抗を小さくする方法は、上記課題の解決には繋がらない。
【０００７】
この発明は、上記のような問題点を解決するためになされたものであり、セルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置において、チャネル抵抗を低減した縦型半導体装置を得ることを目的としている。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、主面の片側にはドレイン電極を、他方の主面には第１導電型のドリフト層を有する半導体基板、ドリフト層の表層部に行方向と列方向とに離散的に配設された複数の第２導電型のベース層、ベース層の表層部にベース層の外周部から第１の距離離れて内側に配設された第１導電型のソース層、ドリフト層の表層部に配設され、ベース層どうしを対角方向に接続する第２導電型のブリッジ層を備える。また、ブリッジ層の表層部の周縁部にソース層と第２の距離離れて形成された第１導電型の伝導層、伝導層に囲まれた第２導電型のコンタクト層、ソース層とドリフト層間のチャネル領域と、ソース層と伝導層間のチャネル領域とに絶縁膜を介して形成されたゲート電極とを備え、コンタクト層はブリッジ層と連続しており、伝導層はドリフト層と連続して構成される。
【発明の効果】
【０００９】
この発明によれば、ベース層を接続して配設されたブリッジ層の周縁部に第１導電型の伝導層が形成されるため、ｐ型用ソースコンタクト部を配置した縦型半導体装置においても、セルコーナー部側のチャネル領域がチャネルとして機能する。それによりチャネル領域の周囲長が長くなり、従来よりもチャネル抵抗を低減することができる、といった顕著な効果を奏するものである。
【発明を実施するための最良の形態】
【００１０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
（構成）
図１〜図５は、本実施の形態における炭化珪素半導体装置であるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を示している。図１はその表面パターンを示す平面図、図２，図３は図１の平面図と同位置で異なる層のパターンを示す平面図、図４は図１におけるＡーＡ'断面図、図５は図１におけるＢ−Ｂ'断面図である。図２は図４，図５に示す層Ｃにおけるパターンを示す平面図、図３は図４，図５に示す層Ｄにおけるパターンを示す平面図を示す。なお、図１にソース電極は図示していない。
【００１２】
本実施の形態に係るＭＯＳＦＥＴの構造では、図４に示すように単位セルの辺方向（図１のＡ−Ａ'）においては、半導体基板である炭化珪素基板１が備えられ、炭化珪素基板１は主面側の表層部において高濃度のｎ+型ドレイン層１ａを含有する。その主面側に比較的低濃度のｎ-型ドリフト層（第１導電型のドリフト層）２が形成される。
【００１３】
図２および図４の層Ｃに示すように、ｎ-型ドリフト層２の主表面側の表層部には行列方向に離散的にｐ型ベース層（第２導電型のベース層）３が配設され、図３および図４の層Ｄに示すように、ｐ型ベース層３の表層部においてｐ型ベース層３の外周部から第１の距離離れて内側に、ｎ+型ソース層（第１導電型のソース層）４が配設されている。
【００１４】
一方、単位セルの対角方向（図１のＢ−Ｂ'）においては、図２および図５の層Ｃに示すように、各ｐ型ベース層３はｐ型ベース層３と同一の導電型のｐ型ブリッジ層（第２導電型のブリッジ層）１２を介して接続されている。すなわち、ｎ-型ドリフト層２の表層部にはｐ型ベース層３を接続して配設されたｐ型ブリッジ層１２が形成されている。ｐ型ベース層３は上述のように行列方向に配設され、ｐ型ブリッジ層１２はｐ型ベース層３を対角方向に接続して配設され、図２に示すようにｐ型ベース層３とｐ型ブリッジ層１２は格子状の連続したｐ型半導体領域を形成している。ｐ型ベース層３とｐ型ブリッジ層１２は同じ深さで形成される。
【００１５】
図３および図５の層Ｄに示すように、ｐ型ブリッジ層１２の主表面側の表層部において、ｐ型ブリッジ層１２の周縁部に、ｎ-型ドリフト層２と同一の導電型であり、ｎ-型ドリフト層２よりも高い不純物濃度を有するｎ+型伝導層（第１伝導型の伝導層）１４が、ｎ+型ソース層４と第２の距離離れて形成される。また、ｐ型ブリッジ層１２と同一の導電型であり、ｐ型ブリッジ層１２よりも高い不純物濃度を有するｐ+型コンタクト層１３（第２導電型のコンタクト層）が、ｎ+型伝導層１４に囲まれて形成される。ｐ+型コンタクト層１３はｎ+型伝導層１４よりも深くかつｐ型ブリッジ層１２よりも浅く形成され、図３に示すようにｎ+型伝導層１４はｎ-型ドリフト層２と連続して形成される。ｐ+型コンタクト層１３とｎ+型伝導層１４はそれぞれ部分的にｐ型ブリッジ層１２と接続されている。
【００１６】
図３に示すように、ｎ+型伝導層１４はｐ型ブリッジ層１２の表層部の周縁部に環状に形成されており、半導体基板内にｎ+型伝導層１４とｎ-型ドリフト層２は格子状の連続したｎ型半導体領域を形成している。ｐ型ベース層３内のｎ+型ソース層４とｎ+型伝導層１４は分離して配置されており、セルコーナー部１６におけるｎ+型伝導層１４はｎ+型ソース層４との間にｐ型ベース層３を挟む構成となる。
【００１７】
ｐ型ベース層３の表面において、ｎ+型ソース層４とｎ-型ドリフト層２の間、およびｎ+型ソース層４とｎ+型伝導層１４の間がそれぞれ第１のチャネル領域１７、第２のチャネル領域１８となる。図４、図５に示すように、第１・第２のチャネル領域１７，１８の上にはゲート絶縁膜５を介してゲート電極６が形成され、ゲート電極６の上には層間絶縁膜７が形成されている。
【００１８】
図５に示すようにｐ+型コンタクト層１３の上にはｐ+型ソースコンタクト電極（第２導電型の第２のソースコンタクト電極）１５が形成され、層間絶縁膜７の開口部にてｐ+型ソースコンタクト電極１５とソース電極８が接触し、オーミック接続されている。層間絶縁膜７の上に形成されたソース電極８は、層間絶縁膜７の開口部にてｎ+型ソース層４の表面に形成されたｎ+型ソースコンタクト電極（第１導電型の第１のソースコンタクト電極）９を介してｎ+型ソース層４にオーミック接続されている。ドレイン電極１１はｎ+型ドレイン層１の他方主面側に形成されている。
【００１９】
（製法）
以下に、本実施の形態に係る半導体装置の製法を製造工程に従って説明する。なお、図６〜１１は図１に示すＡ−Ａ'断面における製造工程順の断面図を示す。また、図１２〜１７は、図６〜１１に対応するＢ−Ｂ'断面における製造工程順の断面図を示す。
【００２０】
はじめに、図６，１２に示すように、表層にｎ+型ドレイン層１ａを含有する炭化珪素基板１を用意し、ｎ+型ドレイン層１ａの表面上に、炭化珪素層である厚さ１０μｍ、ｎ型不純物濃度が１×１０16／ｃｍ3の炭化珪素であるｎ-型ドリフト層２をエピタキシャル成長する。
【００２１】
次に、ｎ-型ドリフト層２の主表面上にフォトリソグラフィを用いて第１レジストパターンを形成した状態で、第２導電型の不純物イオンでありｐ型の不純物であるＡｌイオンをｎ-型ドリフト層２にイオン注入する（第１イオン注入工程）。
【００２２】
このイオン注入により、図６，１２に示すように炭化珪素ｎ-型ドリフト層２の表面側で第１レジストパターンに覆われていない部分に、ｐ型ベース層３とｐ型ブリッジ層１２を同時に形成する。上面から見ると、図２に示すような格子状に形成される。
【００２３】
第１イオン注入工程においては、ｎ-型ドリフト層２の表面から深さ０．８μｍまでＡｌイオンの濃度が２×１０18個／ｃｍ3で一定（ボックスプロファイル）となるようにＡｌイオンを注入する。イオン注入時の炭化珪素基板１の温度は２５℃とする。
【００２４】
つづいて、図７，１３に示すように、第１レジストパターンを除去した後、上記の過程で形成された半導体基板の主表面上にフォトリソグラフィを用いて第２レジストパターンを形成した状態で、第１導電型の不純物イオンでありｎ型の不純物となる窒素イオンをｐ型ベース層３、ｐ型ブリッジ層１２にイオン注入する（第２イオン注入工程）。このイオン注入により、ｐ型ベース層３内にｎ+型ソース層４と、ｐ型ブリッジ層１２の表層全面にｎ+型伝導層１４を形成する。
【００２５】
第２イオン注入工程においては、窒素イオンの濃度が、ｎ-型ドリフト層２の表面から深さ０．３μｍまで３×１０19個／ｃｍ3で一定（ボックスプロファイルという）となるようにイオンを注入する。イオン注入時の炭化珪素基板１の温度は２５℃とする。
【００２６】
つづいて、図８，１４に示したように第２レジストパターンを除去した後、上記の過程で形成された半導体基板の主表面上に酸化膜パターンを形成した状態で、第１導電型の不純物イオンでありｐ型の不純物となるＡｌイオンをｐ型ブリッジ層１２にイオン注入する。（第３イオン注入工程）。このイオン注入により、図１４に示すように、ｎ+型伝導層１４を貫通してｐ型ブリッジ層１２に達し接続する、ｐ+型コンタクト層１３を形成する。
【００２７】
第３イオン注入工程においては、Ａｌイオンの濃度が、ｎ-型ドリフト層２の表面から深さ０．４μｍまで３×１０20個／ｃｍ3で一定（ボックスプロファイルという）となるようにイオンを注入する。このイオン注入時の炭化珪素基板１の温度は５００℃とする。
【００２８】
つづいて、活性化アニール工程が行われる。酸化膜パターンを除去した後、ｎ-型ドリフト層２などの炭化珪素膜表面にカーボン保護層（図示せず）を形成し、第１イオン注入工程、第２イオン注入工程および第３イオン注入工程で注入された不純物イオンを活性化するために、アルゴン（Ａｒ）ガス雰囲気中で、１７００℃、１０分間の熱処理（活性化アニール）を行う。活性化アニール後にカーボン保護層を除去する（活性化アニール工程、図示せず）。
【００２９】
ここで、図８，１４に示した第３イオン注入工程後の断面図において、第１イオン注入工程によりＡｌイオンがイオン注入されたｐ型ベース層３とｐ型ブリッジ層１２のうち、第２イオン注入工程により形成されたｎ+型ソース層４とｎ+型伝導層１４には、第１イオン注入工程で注入されたｐ型の不純物となるＡｌイオンと逆の導電型を与えるｎ型の不純物である窒素イオンが第２イオン注入工程で注入される。第２イオン注入工程で注入されるイオンの体積密度が第１イオン注入工程で注入されるイオンの体積密度より多いため、ｎ+型ソース層４およびｎ+型伝導層１４の導電型は活性化アニール工程の後にｎ型となる。
【００３０】
ｎ+型伝導層１４のうち、第３イオン注入工程により形成されたｐ+型コンタクト層１３は、第２イオン注入工程で注入されたｎ型の不純物となる窒素イオンと逆の導電型を与えるｐ型の不純物であるＡｌイオンが第３イオン注入工程で注入される。第３イオン注入工程で注入されるイオンの体積密度が第２イオン注入工程で注入されるイオンの体積密度より多いため、ｎ+型伝導層１４内のｐ+型コンタクト層１３の導電型は活性化アニール工程の後にｐ型となる。
【００３１】
ｐ型ベース層３とｐ型ブリッジ層１２のうち、ｎ+型ソース層４、ｎ+型伝導層１４以外の領域は、第１イオン注入工程で注入されるイオンの体積密度がｎ-型ドリフト層２のｎ型不純物の体積密度よりも多いため、活性化アニール工程の後にｐ型の導電型になる。
【００３２】
次に、図９，１５に示すように、ｎ-型ドリフト層２の表面を熱酸化して所望の厚みのゲート絶縁膜５を形成した後、ゲート絶縁膜５の上に導電性を付与した多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６を形成する（ゲート形成工程）。
【００３３】
その後、図１０，１６に示すように、ゲート電極６およびゲート絶縁膜５の上に酸化珪素からなる層間絶縁膜７を形成後、層間絶縁膜７およびゲート絶縁膜５に開口し、ｐ+型コンタクト層１３の上にｐ型ソースコンタクト層を堆積し、これを熱処理することによってｐ型ソースコンタクト電極１５を形成する。また、開口部のｎ+型ソース層４の上にはｎ型ソースコンタクト層を堆積し、これを熱処理することによってｎ型ソースコンタクト電極９を形成する。
【００３４】
ｐ型ソースコンタクト電極１５としては、例えばＡｌ合金を用いる。ｎ型ソースコンタクト電極９としては例えばＮｉ合金を用いる。このように、ｐ型ソースコンタクト電極材料とｎ型ソースコンタクト電極材料を変えることによって、ｎ+型ソース層４およびｐ+型コンタクト層１３それぞれにおいて、低いコンタクト抵抗が得られる最適な材料を選択することができる。
【００３５】
本実施の形態におけるｐ型ソースコンタクト電極１５は、ｐ+型コンタクト層１３上に形成されｐ+型コンタクト層１３に対してオーミック接合となる。ｎ+型伝導層１４におけるｎ型イオンの注入量が少なく、ｎ-型ドリフト層２と同程度以下のイオン注入量で、ｐ型ブリッジ層１２のｐ型イオン注入量よりも大きい場合は、ｐ型ソースコンタクト電極１５はｎ+型伝導層１４と接触しても良い。この場合、ｐ型ソースコンタクト電極１５はｎ+型伝導層１４に対してショットキー接合を形成する。ただし、ｐ型ブリッジ層１２は耐圧確保の点からｐ型ベース層３と同程度の厚さとイオン注入量が必要である。そのため、ｐ型ブリッジ層１２の表層近傍のみｐ型イオン注入量を減らしｎ型イオンの注入量の少ないｎ+型伝導層１４を形成することにより、耐圧を確保してｎ型伝導層１４とｐ型ソースコンタクト電極１５との接続をショットキー接続にすることが可能である。
【００３６】
ｐ型ソースコンタクト電極１５をｎ+型伝導層１４と接触させることが可能であれば、ｐ型ソースコンタクト電極１５とｐ+型コンタクト層１３との間の重ね合わせ誤差を見込んで、ｐ+型コンタクト層の面積を大きくする必要がなく、炭素珪素の表面側のｐ+型コンタクト層１３の面積を小さくできるので、セルピッチを縮小することが可能である。
【００３７】
続いて、図１１，１７に示すようにｐ型ソースコンタクト電極１５とｎ型ソースコンタクト電極９上にソース電極８および図示しない内部配線を形成する。最後に、窒化珪素基板１の裏面側にドレイン電極(例えばＮｉ合金)１１を形成する（裏面電極形成工程）。
【００３８】
上記構造により、複数個の単位セル間において、各ｐ型ベース層３はｐ型ベース層３と同一の伝導型のｐ型ブリッジ層１２を介して接続され、ｐ型ベース層３とｐ型ブリッジ層１２は格子状の連続したｐ型半導体領域を形成する。複数個の単位セル間において、ｎ+型伝導層１４とｎ-型ドリフト層２は格子状の連続したｎ型半導体領域を形成する。
【００３９】
ｎ-型ドリフト層２の主表面側にはｐ型ベース３層と同一の伝導型のｐ+型コンタクト層１３がｎ+型ソース層４と同一の伝導型のｎ+型伝導層１４を貫通して形成され、ｐ+型コンタクト層１３とｎ+型伝導層１４はそれぞれ部分的にｐ型ブリッジ層１２と接続される。このｎ+伝導層１４はｐ型ベース層３内のｎ+型ソース層４と分離して配置される。
【００４０】
図１１，１７は本実施の形態において製造される炭化珪素半導体装置の断面図である。ｐ型ベース層３内において、ｎ+型ソース層４とｎ-型ドリフト層２との間の領域を第１のチャネル領域１７、ｎ+型ソース層４とｎ+型伝導層１４との間の領域を第２のチャネル領域１８と呼ぶ。ｎ+型ソース層４とｎ-型ドリフト層２との間で第１のチャネル領域１７を挟む第１の距離とｎ+型ソース層４とｎ+型伝導層１４との間で第２のチャネル領域１８を挟む第２の距離はそれぞれチャネル長に相当する。第１の距離と第２の距離はほぼ等しいことが望ましい。しかしながら、例えば、第１の距離に対して第２の距離の増大による第２のチャネル領域１８のチャネル抵抗の増加又は第２の距離の減少による第２のチャネル領域１８を介したソース電極８とドレイン電極１１との間のリーク電流の増大を抑制するためには、第２の距離と第１の距離の差は第１の距離に対して−２０％から＋２０％の範囲内であれば良い。また、第２のチャネル領域１８の抵抗やリーク電流の増大による素子の発熱を抑制するには第２の距離と第１の距離の差は第１の距離に対して−５０％から＋５０％の範囲内であれば良い。チャネル領域のうちｎ-型ドリフト層２とｐ型ベース層３との境界の長さと、ｎ+型伝導層１４とｐ型ベース層３との境界の長さを合わせた境界の長さ (周囲長)がチャネルの周囲長である。
【００４１】
この様にして図１１，１７に示す炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴが製造される。
【００４２】
（効果）
次に、本実施の形態の効果を説明する。
【００４３】
本構造において、図４，５に示す層Ｃにおいては、図２に示すように炭化珪素基板１の主表面側のｎ-型ドリフト層２はｐ型ベース層３とｐ型ブリッジ層１２で分離されている。しかし、図４，５に示す層Ｄにおいては、図３に示すようにｐ型ブリッジ層１２の表面に形成されたｎ+型伝導層１４が、セルコーナー部１６においてｎ+型ソース層４との間にｐ型ベース層３を挟む形で構成され、ｎ-型ドリフト層２はｎ+型伝導層１４を介して互いに接続されている。そのため、単位セル内のチャネル領域のセルコーナー部１６がチャネルとして機能する。その結果、ｎ+型伝導層１４がない場合と比べてセル内のチャネル部の周囲長が増大することになり、チャネル抵抗を低減することが可能である。
【００４４】
また、チャネルのコーナー部に接して形成されたｎ+型伝導層１４を介してｎ-型ドリフト層２が部分的に電気的に接続された連続した領域を形成していることから、チャネルのコーナー部からｎ+型伝導層１４を介してｎ-型ドリフト層２へ低抵抗で電流を流すことができる。
【００４５】
また、ｎ+型伝導層１４の抵抗はｎ-ドリフト層２の抵抗よりも小さいので、ｎ-ドリフト層２内にｎ+型伝導層１４を導入することによって、ｎ-ドリフト層２全体の抵抗を下げることが可能となる。
【００４６】
また、ｎ+型ソース層４とｐ+型コンタクト層１３に対してともに低抵抗なオーミック電極を同一材料で形成することは困難であるが、本実施の形態ではｎ型ソースコンタクト電極９とｐ型ソースコンタクト電極１５に対して異なる電極材料を選択できるので、ｎ+型ソース層４とｐ+型コンタクト層１３それぞれに対して低抵抗となるオーミック電極を利用できる。
【００４７】
なお、本実施の形態ではｎ+型伝導層１４を貫通させてｐ+型コンタクト層１３を形成したが、ｐ型ブリッジ層１２の表層部に選択的にｐ+型コンタクト層１３を形成し、ｐ+型コンタクト層１３とは別にｐ+型コンタクト層１３を有しない周囲の表層部に選択的にｎ+型伝導層１４を形成しても良い。ｐ+型コンタクト層１３を形成するイオン注入ではイオン注入部のアモルファス化を抑制するため、炭化珪素基板１の温度を５００℃に設定していた。
【００４８】
ｐ+型コンタクト層１３の周囲にｎ+型伝導層１４を配置した場合には、ｐ+型コンタクト層１３内のｎ型イオンが減るため、ｐ+型コンタクト層１３を形成する際にｐ型イオンのイオン注入量を減らすことができる。この結果、イオン注入部のアモルファス化が抑制されるため、注入する際の基板温度を下げることが可能となる。
【００４９】
また、ｐ+型コンタクト層１３の代わりにｐ型ブリッジ層１２を用いると、ｐ+型コンタクト層１３のイオン注入工程を削減することができる。このとき、ソース電極８はｎ+型ソース層４およびｐ型ブリッジ層１２と接続される。
【００５０】
また、ｎ+型伝導層１４はｎ-型ドリフト層２電気的に接続できる範囲で、ｎ+型伝導層１４形成時のイオン注入量を変えても良い。
【００５１】
ｐ型ブリッジ層１２の表面側のｐ型イオン注入量がｎ-型ドリフト層２のｎ型イオン注入量よりも少ない場合、ｎ-型ドリフト層２をｎ+型伝導層１４の代わりに用いても良い。この場合、ｎ+型伝導層１４と酸化膜界面での逆方向電界強度を低減できるため、絶縁破壊耐圧の電圧値を高くすることができるという効果がある。ｎ-型ドリフト層２をｎ+型伝導層１４の代わりに用いる場合では、ｐ型ブリッジ層１２のｐ型イオンの体積密度をｎ-型ドリフト層２の主表面側で減少させ、ｐ型ブリッジ層１２表層部の周縁部をｎ-型ドリフト層２のまま残すことによって、ｎ-型ドリフト層２の表層部内部にｐ型ブリッジ層１２を形成しても良い。このとき、残されたｎ-型ドリフト層２の表面部分がｎ+型伝導層１４の代わりとなる。
【００５２】
ｎ+型伝導層１４のｎ型イオン注入量を減らすことで、ｎ+型伝導層１４がｐ型ソースコンタクト電極１５と接触した場合に、ｎ+型伝導層１４とｐ型ソースコンタクト電極１５の間の電気接続をオーミック接続からショットキー接続にすることができる。
【００５３】
この場合、ｐ型ソースコンタクト電極１５がｎ+型伝導層１４と接触していても、ｎ+型伝導層１４を介してｎ-型ドリフト層２へのリーク電流は生じない。ｐ型ソースコンタクト電極１５がｎ+型伝導層１４と接触するとリーク電流が流れる場合には、ｐ型ソースコンタクト電極１５はｎ+型伝導層１４にリーク電流が流れないようにｐ+型コンタクト層１３の領域内のみに形成する必要がある。そのため、ｐ型ソースコンタクト電極１５とｐ+型コンタクト層１３との間の重ね合わせ誤差を見込んで、ｐ+型コンタクト層の面積を大きくする必要がある。ｎ+型伝導層１４とｐ型ソースコンタクト電極１５がショットキー接続を形成する場合には、重ね合わせ誤差を生じてもｎ+型伝導層１４にリーク電流が流れないため、重ね合わせ誤差を見込んでｐ+型コンタクト層１３の面積を大きくする必要がない。その結果、炭素珪素の表面側のｐ+型コンタクト層１３の面積を小さくできるので、セルピッチを縮小することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る炭化珪素半導体素子を示す平面図である。
【図２】本発明に係る炭化珪素半導体素子を示す平面図である。
【図３】本発明に係る炭化珪素半導体素子を示す平面図である。
【図４】本発明に係る炭化珪素半導体素子を示す断面図である。
【図５】本発明に係る炭化珪素半導体素子を示す断面図である。
【図６】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図７】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図８】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図９】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１０】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１１】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１２】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１３】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１４】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１５】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１６】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【図１７】本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。
【符号の説明】
【００５５】
１  炭化珪素基板、１ａ  ｎ+型ドレイン層、２  ｎ-型ドリフト層、３  ｐ型ベース層、４  ｎ+型ソース層、５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  ソース電極、９  ｎ型ソースコンタクト電極、１１  ドレイン電極、１２  ｐ型ブリッジ層、１３  ｐ+型コンタクト層、１４  ｎ+型伝導層、１５  ｐ型ソースコンタクト電極、１６  セルコーナー部、１７  第１のチャネル領域、１８  第２のチャネル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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