(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され所定領域に不純物が注入された半導体素子部を分離するための素
子分離溝内に設けられた第１の絶縁膜を除去し、前記素子分離溝を露出させる工程、
前記素子分離溝を露出させる工程を行ったのち、前記素子分離溝が露出した状態で、前
記半導体基板にランプ光を照射するＲＴＡ処理を施して、前記不純物を活性化する工程、
前記不純物を活性化する工程を行ったのち、前記半導体素子部を覆うとともに前記素子
分離溝を埋める第２の絶縁膜を成膜して、前記素子分離溝内に素子分離膜を形成すると共
に、前記半導体素子部上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜により、前記半導体素子部を被覆することを特徴とする請求項１に記
載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスにおいて、半導体基板に導入された不純物を活性化させて所望の不純物プロファイルを得るために、急速な昇温／降温を行うことができる熱処理（アニール）技術が必要とされている。
【０００３】
このような急速昇温アニール（ＲＴＡ；Rapid Thermal Anneal）を行う場合、例えばハロゲンランプの放射光を熱源として用いた加熱装置が使用される。ここで、このＲＴＡ処理を行う際の半導体基板の表面は、通常、素子分離膜が形成されている部分と半導体基板が剥き出しになっている部分とを備えており、これら各部ではランプ光の輻射率が異なっている。そのため、これら各部でのランプ光のエネルギー吸収量に差が生じて半導体基板表面に温度差が生じて、不純物を十分に活性化することができない領域が生じてしまう。このような領域は半導体装置の電気的特性に影響を与え、製品不良の原因となる。
【０００４】
そこで、このような問題を解決するために、層間絶縁膜上にランプ光吸収膜を形成し、このランプ光吸収膜を加熱することにより基板を加熱する方法が提案されている（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法では、光吸収膜を成膜し、ランプ加熱後、光吸収膜を剥離するという工程が発生し、光吸収膜と、下地構造の熱膨張率の差により基板に転位が発生する危険性や、光吸収膜を剥離する際に、吸収膜以外のゲート構造に損傷を与える危険性、また光吸収膜を成膜する際の工程で熱的、電気的負荷がかかることなどの問題がある。
【特許文献１】特開２０００−１３８１７７号公報（図１，段落［００１７］等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体基板を加熱処理した際に温度分布の発生を抑制することができる半導体装置の製造方法と、この製造方法により得られる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板に形成され所定領域に不純物が注入された半導体素子部を
分離するための素子分離溝内に設けられた第１の絶縁膜を除去し、前記素子分離溝を露出
させる工程、前記素子分離溝を露出させる工程を行ったのち、前記素子分離溝が露出した
状態で、前記半導体基板にランプ光を照射するＲＴＡ処理を施して、前記不純物を活性化
する工程、前記不純物を活性化する工程を行ったのち、前記半導体素子部を覆うとともに
前記素子分離溝を埋める第２の絶縁膜を成膜して、前記素子分離溝内に素子分離膜を形成
すると共に、前記半導体素子部上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体基板を加熱処理した際に温度分布が発生することを抑制することができるので、半導体基板に導入された不純物活性化を基板全体で十分かつ均一に行うことができ、これにより特性ばらつきの少ない半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。図１に半導体装置の概略断面図を示す。この半導体装置１０は、ロジック回路を構成するｎｐｎ構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）の一例である。半導体基板としてのｎ型Ｓｉ基板１１は、半導体素子が形成される活性領域である半導体素子部１２と、隣接する半導体素子部１２を分離する素子分離領域１３を備えている。
【００１１】
半導体素子部１２には、ｐ型ウェル領域１４と、不純物濃度の低いｎ−エクステンション領域１５と、不純物濃度の高いｎ＋ソース・ドレイン領域１６とが形成されている。ｎ＋ソース・ドレイン領域１６の表面には、導電性材料からなる電極１７ａが設けられている。
【００１２】
ｐ型ウェル領域１４において２カ所のｎ−エクステンション領域１５に挟まれた部分の上側には、例えばＳｉＯ２からなるゲート絶縁膜１８が形成されており、このゲート絶縁膜１８上には、例えばポリシリコンからなるゲート電極１９が形成されている。そして、ゲート絶縁膜１８とゲート電極１９の側面には、例えばＳｉＮやＳｉＯ２のような絶縁材料からなるゲート側壁２１が設けられており、ゲート電極１９の上面には、電極１７ａと同じ導電性材料からなる電極１７ｃが設けられている。これら電極１７ａ，１７ｃは、好ましくはシリサイド膜である。
【００１３】
素子分離領域１３は、ｎ型Ｓｉ基板１１に形成された素子分離溝３１により、半導体素子部１２を分離している。この素子分離溝３１の側部には半導体素子部１２に接する分離側壁３２が形成されている。素子分離溝３１の底部には、ｎ型Ｓｉ基板１１に接する導電性膜３３が形成されており、対面する分離側壁３２の間は絶縁性の素子分離膜３４で満たされている。そのため、導電性膜３３は素子分離膜３４の底部とｎ型Ｓｉ基板１１との間に位置している。
【００１４】
分離側壁３２と素子分離膜３４とは異種の絶縁材料で構成されているが、分離側壁３２はゲート絶縁膜１８と同じ絶縁材料で構成されている。また、導電性膜３３は電極１７ａ，１７ｃと同じ導電性材料で構成されている。
【００１５】
半導体装置１０は、半導体素子部１２と素子分離領域１３を覆う層間絶縁膜４１を備えており、この層間絶縁膜４１と素子分離膜３４は同じ絶縁材料で構成され、しかもこれらの間に界面は存在しない。つまり、素子分離膜３４と層間絶縁膜４１は同時一体的に形成されたものである。なお、層間絶縁膜４１上には図示しない配線層が形成され、層間絶縁膜４１にはそのような配線と電極１７ａ，１７ｃとを接続するためのコンタクトホールが設けられる。
【００１６】
次に、半導体装置１０の製造方法について説明する。図２Ａ〜図２Ｄは半導体装置１０の製造における工程断面図である。
【００１７】
図２Ａはゲート電極１９が形成され、さらにｎ−エクステンション領域１５形成のためのイオン注入処理が完了した状態を示す工程断面図である。半導体素子部１２は、ｐ型ウェル領域１４と、ｎ−エクステンション領域１５と、ゲート絶縁膜１８と、ゲート電極１９を備えており、素子分離溝３１は仮素子分離膜４５で満たされている。
【００１８】
この仮素子分離膜４５は、後に行われる急速昇温アニール（ＲＴＡ）処理の前に、例えばウエットエッチングにより除去されるものであり、そのウエットエッチングの際にゲート絶縁膜１８も同時に除去されることのないように、ゲート絶縁膜１８とウエットエッチングの選択比を十分に取ることができる絶縁材料が用いられる。具体的には、ゲート絶縁膜１８がＳｉＯ２膜である場合には、仮素子分離膜４５にはＢＳＧ（Boron-Silicate Glass）が好適に用いられる。
【００１９】
図２Ｂは、図２Ａに示した状態のものに仮ゲート側壁４６の形成と加工が施され、その後に、イオン注入を行うことにより、ｎ＋ソース・ドレイン領域１６が形成された状態を示す工程断面図である。
【００２０】
この仮ゲート側壁４６もまた後のＲＴＡ処理前にウエットエッチングにより仮素子分離膜４５とともに除去されるものである。そのため、仮ゲート側壁４６には、仮素子分離膜４５と同じ材料が好適に用いられる。イオン注入処理では、仮ゲート側壁４６が形成されているために、仮ゲート側壁４６の下側ではｎ−エクステンション領域１５が残り（但し、一定量のイオンが注入される場合がある）、その他の部分にｎ＋ソース・ドレイン領域１６が形成される。
【００２１】
図２Ｃは、図２Ｂに示した状態のものから、仮素子分離膜４５と仮ゲート側壁４６が除去された状態を示す工程断面図である。これら仮素子分離膜４５と仮ゲート側壁４６の除去処理には、ゲート絶縁膜とエッチング選択比の取れる薬液によるウエットエッチングが好適に用いられる。
【００２２】
図２Ｃに示されるように、図２Ｂに示した状態のものから仮素子分離膜４５と仮ゲート側壁４６が除去された状態において、ｎ型Ｓｉ基板１１の表裏面に、例えばハロゲンランプ等の光を照射するＲＴＡ処理を行い、ｎ−エクステンション領域１５とｎ＋ソース・ドレイン領域１６に導入された不純物（イオン）を活性化させる。ランプ光源はハロゲンランプに限られるものでなく、またハロゲンランプであっても、用いられているハロゲン元素に限定はない。
【００２３】
このＲＴＡ処理では、素子分離溝３１に分離膜が形成されていないために、ｎ型Ｓｉ基板１１表面においてランプ光の輻射率に大きな差が生じる部分がなくなっており、これによりｎ型Ｓｉ基板１１全体が均一に加熱されるので、温度分布が発生することを抑制することができる。こうして、ｎ−エクステンション領域およびｎ＋ソース・ドレイン領域１６における不純物の活性化をｎ型Ｓｉ基板１１全体で均一かつ十分に行うことができる。
【００２４】
図２Ｄは、図２Ｃに示されるＲＴＡ処理が終了した後にゲート側壁２１の成膜と加工が行われ、その後さらに電極１７ａ，１７ｃの形成が行われた状態を示す工程断面図である。ゲート側壁２１の形成は、例えば、ＣＶＤ法等により表面に均一な膜を形成した後に、異方性エッチングにより上側から一定の厚さ分のみを除去するプロセスにより行われる。これにより、ゲート側壁２１が形成されると同時に素子分離溝３１の側部に半導体素子部１２に接する分離側壁３２が形成される。したがって、ゲート側壁２１と分離側壁３２とは同じ材料で構成されることとなる。この分離側壁３２により隣接する半導体素子部１２どうしの絶縁性を高めることができる。
【００２５】
電極１７ａ，１７ｃの形成は、例えばＷ，Ｍｏ，Ｔｉ，ＮｉおよびＣｏといった金属をスパッタリングし、熱を印加して、珪素化合化させる方法により行われる。そのため、電極１７ａ，１７ｃが形成されると同時に素子分離溝３１の底部に導電性膜３３が形成される。この導電性膜３３は半導体装置１０の特性を悪化させるものではない。
【００２６】
この図２Ｄに示す状態のものに、所定の絶縁材料で素子分離溝３１を満たす素子分離膜３４が形成されるとともに、半導体素子部１２と素子分離領域１３とを覆う層間絶縁膜４１を同時に形成することにより、先に図１に示した通り、素子分離膜３４と層間絶縁膜４１との間に界面が存在しない構造を有する半導体装置１０が得られる。図２Ｄに示す状態では、ゲート電極１９が形成されている凸状部分と、素子分離溝３１が形成されている凹状部分とが併存しているために、素子分離膜３４と層間絶縁膜４１の形成には流動性に優れた材料、例えばポリシラザンが好適に用いられる。
【００２７】
次に、第２の実施形態に係る半導体装置の概略断面図を図３Ａに示し、図３Ａに示す矢視ＡＡ断面図を図３Ｂに示す。この半導体装置５０は、所謂、ロジック回路装置であり、図３Ａ，３Ｂに示す符号５１はゲート電極を、符号５２ａはゲート電極５１の壁面に形成される絶縁膜を、符号５２ｂはゲート電極５１の底面に形成される絶縁膜を、符号５３は層間絶縁膜を、符号５４はｎ＋ソース・ドレイン領域を、符号５５ａは電極を、符号５５ｂは導電性膜を、符号５６は素子分離溝内に形成される絶縁膜を、符号５７は素子分離溝壁面に形成される絶縁膜を、符号５８はｎ型Ｓｉ基板を、符号５９はｐ型ウェル領域をそれぞれ示している。このように、素子分離溝内に形成される絶縁膜５６上にゲート電極５１の一部が形成された構造となっている。
【００２８】
この半導体装置５０もまた上述した半導体装置１０の製造方法にしたがって製造される。そのため、半導体装置５０の工程図は示していないが、ｎ＋ソース・ドレイン領域５４における不純物活性化のためのＲＴＡ処理は、図３Ａ，３Ｂに示されている絶縁膜５２ａ，絶縁膜５２ｂ，層間絶縁膜５３，電極５５ａ，導電性膜５５ｂ，素子分離溝内の絶縁膜５６および素子分離溝壁面に形成される絶縁膜５７が形成されていない状態で行われる。そのため、ＲＴＡ処理時においては、ｎ型Ｓｉ基板５８表面においてはランプ光の輻射率ばらつきが小さくなっているので、ｎ型Ｓｉ基板５８を均一に加熱して、ｎ＋ソース・ドレイン領域５４における不純物の活性化をｎ型Ｓｉ基板５８全体で均一かつ十分に行うことができる。
【００２９】
半導体装置５０の製造工程では、層間絶縁膜５３が形成されていない状態において、ゲート電極５１の側面に絶縁膜５２ａが形成され、その際にゲート電極５１において素子分離溝内の絶縁膜５６上に位置している部分の底面にも、絶縁膜５２ａと同じ材料からなる絶縁膜５２ｂが形成され、さらにこのとき、素子分離溝壁面に絶縁膜５７が形成される。したがって、絶縁膜５２ａ、５２ｂ、５７は同じ材料からなる。また、層間絶縁膜５３と素子分離溝内の絶縁膜５６は同時に形成されるため、これらの間には界面は存在しない。
【００３０】
以上、本発明の実施の形態について説明したが、本発明はこのような形態に限定されるものではない。例えば、通常、ランプ光に対する輻射率の差は、素子分離膜とそれ以外の部分とによって発生するため、上記説明においてはゲート電極としてポリシリコンを取り上げたが、ゲート電極材はこれに限定されるものではない。また、素子分離膜やゲート側壁および分離側壁の形成方法も、上述したプロセスに限定されるものではない。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の概略断面図。
【図２Ａ】半導体装置の製造における第１の工程断面図。
【図２Ｂ】半導体装置の製造における第２の工程断面図。
【図２Ｃ】半導体装置の製造における第３の工程断面図。
【図２Ｄ】半導体装置の製造における第４の工程断面図。
【図３Ａ】別の半導体装置の概略断面図。
【図３Ｂ】図３Ａに示す半導体装置の矢視ＡＡ断面図。
【符号の説明】
【００３２】
１０…半導体装置、１１…ｎ型Ｓｉ基板、１２…半導体素子部、１３…素子分離領域、１４…ｐ型ウェル領域、１５…ｎ−エクステンション、１６…ｎ＋ソース・ドレイン領域、１７ａ，１７ｃ…電極、１８…ゲート絶縁膜、１９…ゲート電極、２１…ゲート側壁、３１…素子分離溝、３２…分離側壁、３３…導電性膜、３４…素子分離膜、４１…層間絶縁膜、４５…仮素子分離膜、４６…仮ゲート側壁、５０…半導体装置、５１…ゲート電極、５２ａ…絶縁膜、５２ｂ…絶縁膜、５３…層間絶縁膜、５４…ｎ＋ソース・ドレイン領域、５５ａ…電極、５５ｂ…導電性膜、５６…絶縁膜、５７…絶縁膜、５８…ｎ型Ｓｉ基板、５９…ｐ型ウェル領域。
【図１】
0004900699.tif 000002
【図２Ａ】
0004900699.tif 000003
【図２Ｂ】
0004900699.tif 000004
【図２Ｃ】
0004900699.tif 000005
【図２Ｄ】
0004900699.tif 000006
【図３Ａ】
0004900699.tif 000007
【図３Ｂ】
0004900699.tif 000008