(57)【特許請求の範囲】
【請求項１】
半導体基板と、第１導電型の第１半導体領域のソースと、前記第１の導電型とは異なる第２導電型の第２半導体領域のドレインと、前記第１半導体領域のソースと前記第２半導体領域のドレインとの間のチャンネル領域と、を備え、該チャンネル領域を流れる電流は前記半導体基板と平行でインパクト・イオン化しているＩ−ＭＯＳトランジスタであって、
前記チャンネル領域が、インパクト・イオン化のイオン化率を高める為の、Ｓｉ層とＳｉ1-xＧｅx層とＳｉ層との３層構造を有することを特徴とするＩ−ＭＯＳトランジスタ。
【請求項２】
前記Ｓｉ1-xＧｅx層のｘが、０．１以上０．４未満であることを特徴とする請求項１に記載のＩ−ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉ−ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
現在、ＰＩＮダイオード（p-intrinsic-n Diode）とよばれるダイオードがある。ＰＩＮダイオードは、ソース電極とドレイン電極との間に抵抗の大きなイントリンシック領域（以下、Ｉ領域）を設けて構成されるダイオードである。ＰＩＮダイオードは、順方向電圧の印加時には高い高周波特性が得られ、逆方向電圧の印加時には高耐圧特性を得ることができることが知られている。
このようなＰＩＮダイオードの従来技術としては、例えば、特開平１０−１９００３７号公報が挙げられる。
【０００３】
さらにまた、上記ＰＩＮダイオードのイントリンシック部分に、絶縁膜を介して隣接するゲート電極を設けることによりトランジスタ構造とするＩ−ＭＯＳＦＥＴが知られている。これは、ゲート電極に電圧を印加することによってゲート電極に隣接するイントリンシック領域を反転させ、インパクト・イオン化を起こさせてドレイン―ソース間に電流を流す構造であり、Ｉ−ＭＯＳＦＥＴとはインパクト・イオン化ＭＯＳ型電界効果トランジスタの略である。このようなＩ−ＭＯＳＦＥＴの例としては、例えば特許文献１などに記載されている。
【特許文献１】ＵＳ２００６／０１２５０４１  Ａ１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記した従来技術のＩ−ＭＯＳトランジスタは、ソース・イントリンシック領域（Ｉ領域）・ドレインからなるＰＩＮダイオードに逆方向電圧を印加して動作させる。図７は、Ｉ−ＭＯＳトランジスタをこのように動作させる場合の従来技術の問題点を説明するための図である。図示した構成は、ソース１、ドレイン２との間にＩ領域３を備えたＩ−ＭＯＳトランジスタを示している。イントリンシック領域（Ｉ領域）３の直上にはゲート酸化膜４を介してゲート電極５が設けられている。
【０００５】
Ｉ−ＭＯＳトランジスタは、Ｉ領域３が空乏層であるためにインパクト・イオン化により導通させるために必要な電圧、すなわちソース・ドレイン間の電圧を高くする必要があることが知られている。例えば、ゲート長ｇが０．３５μｍのＩ−ＭＯＳトランジスタでソース・ドレイン間に例えば１２Ｖという高電圧を印加する必要がある。このような従来技術のＩ−ＭＯＳトランジスタでは、Ｓｉ基板上に高電圧を発生させる回路を設ける必要がある。高電圧発生回路を基板上に設ける要請は、半導体素子の設計の自由度や消費電力低減の観点から不利である。
【０００６】
Ｉ−ＭＯＳトランジスタをインパクト・イオン化により導通させるための電圧を低下させるには、ゲート長を短くすることが考えられる。ゲート長ｇを７０ｎｍ程度にすれば、すなわちソース・ドレイン間の電圧を５Ｖ程度に低減させることが可能である。しかし、ゲート長を短くするには、リソグラフィやエッチングといったプロセスにより高度な技術が要求される。このため、製品コストの低廉化に不利である、歩留まり低下のおそれがあるなどの支障があった。
【０００７】
さらに、Ｉ−ＭＯＳトランジスタには、ゲート電圧が所定のしきい値電圧（Ｖｔｈ）未満の条件では極力ソース・ドレイン端子間に電流が流れることが無く、ゲート電圧がしきい値電圧を越えるとただちに大きな電流が流れる特性（本明細書ではスイッチング特性と記す）が望まれている。
本発明は、このような点に鑑みてなされたものであり、Ｉ−ＭＯＳトランジスタの動作に必要なソース・ドレイン間電圧を低下し、しかも良好なスイッチング特性を有するＩ−ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明の請求項１に記載のＩ−ＭＯＳトランジスタは、半導体基板と、第１導電型の第１半導体領域のソースと、前記第１の導電型とは異なる第２導電型の第２半導体領域のドレインと、前記第１半導体領域のソースと前記第２半導体領域のドレインとの間のチャンネル領域と、を備え、該チャンネル領域を流れる電流は前記半導体基板と平行でインパクト・イオン化しているＩ−ＭＯＳトランジスタであって、
前記チャンネル領域が、インパクト・イオン化のイオン化率を高める為の、Ｓｉ層とＳｉ1-xＧｅx層とＳｉ層との３層構造を有することを特徴とする。
請求項２に記載のＩ−ＭＯＳトランジスタは、請求項１に記載の発明において、前記Ｓｉ1-xＧｅx層のｘが０．１以上０．４未満であることを特徴とする。
【発明の効果】
【０００９】
請求項１に記載の発明は、チャンネル層にＳｉのバンドギャップよりも小さい層を有するのでキャリアのイオン化効率を高めることができ、従ってＩ−ＭＯＳとして動作させるために必要なソース・ドレイン間の電圧を低くすることができる。したがって、請求項１の半導体装置は、半導体回路上に高電圧を発生させる回路を設ける必要がなくなって設計の自由度を高めると共に消費電力低下させ、しかもコストの低減を図ることができる。
請求項２に記載の発明は、適正なバンドギャップを有するチャネル層の層構造を提供することができる。
請求項３に記載の発明は、本発明のチャネル層のＳｉとゲルマニウムの組成比を最適な範囲に設定することができる。
【発明を実施するための最良の形態】
【００１０】
Ｉ−ＭＯＳトランジスタはゲート電圧を利用してインパクト・イオン化を起こさせることによってソース・ドレイン間を導通させるタイプのデバイスであるが、インパクト・イオン化現象の起こりやすさは、キャリアーのイオン化効率によって決定される。イオン化効率とは、例えば１個のホールが単位距離を走行する間に何個のホール・電子対を発生させることが出来るかを示す数値である。このイオン化効率は当該半導体内部の電界強度と、半導体のバンド・ギャップによって決定される。Ｓ．Ｍ．Ｓｚｅ著“Ｐｈｙｓｉｃｓ  ｏｆＳｅｍｉｃｏｎｄｕｔｏｒＤｅｖｉｃｅｓ”（１９８１）、４７頁に記載のデータによれば、例えば電界強度２００ｋＶ／ｃｍの場合、バンド・ギャップが１．１２ｅＶであるシリコンにおけるホールのイオン化効率は１００／ｃｍ程度であるのに対して，バンド・ギャップが０．６６ｅＶであるゲルマニウムにおける同イオン化効率は２０、０００／ｃｍ程度である。エネルギー・バンドギャップが狭い半導体であるほど、イオン化効率は高く、従ってインパクト・イオン化が起きやすい。つまり、バンド・ギャップが狭いゲルマニウムを半導体材用として用いる方が、バンド・ギャップの広いシリコンを材料として用いるよりインパクト・イオン化が起きやすく、従って低いソース・ドレイン間電圧でも動作するＩ−ＭＯＳを構成できる。
【００１１】
しかしながら、ゲルマニウムをシリコン基板上にエピタキシャル成長させるとシリコンとゲルマニウムとの結晶格子定数の不整合に由来するストレスが大きくなり、結晶欠陥などの問題が発生する。そこで、本発明はシリコン基板上にＳｉＧｅ（シリコン・ゲルマニウム）結晶を選択的にエピタキシャル成長させるようにしている。
インパクト・イオン化を起こしやすくするためにはシリコンに対するゲルマニウム原子比を大きくする方が有利であるが、ゲルマニウム原子比が大きすぎると、前記結晶欠陥などの問題が発生しやすくなる。従って、Ｓｉ1-XＧｅXと表記される場合のゲルマニウム原子比Ｘは０．１以上０．４未満であることが好ましい。また、Ｓｉ層でＳｉ1-xＧｅx層をサンドイッチした３層構造にすることが好ましい。
本発明の実施形態１、実施形態２は、以上の点に着目して半導体装置のインパクト・イオン化が起きやすくすることによってＩ−ＭＯＳの動作に必要なソース・ドレイン間の電圧を低減するものである。
【００１２】
以下、図を参照して本発明に係る半導体装置の実施形態１、実施形態２を説明する。
(実施形態１）
・半導体装置
図１（ａ）、（ｂ）は、本発明の実施形態１の半導体装置を説明するための図である。図１（ａ）に示した半導体装置は、第１半導体領域であるソース１０１と、第２半導体領域であるドレイン１０２と、ソース１０１とドレイン１０２との間に設けられたイントリンシック領域（Ｉ領域）Ｉと、Ｉ領域Ｉ上にゲート酸化膜１０４を介して設けられるゲート電極１０５と、を備えた半導体装置である。
なお、図示した実施形態１の半導体装置は、ゲート電極１０５の周辺にサイドウォール１０６が設けられていて、イオン注入の際に不純物がゲート電極下に回りこむことを防いでいる。ソース１０１がゲート電極１０５下から離れているのは、ソース・ドレイン間電圧印加時の空乏層の拡がりを考慮してのことである。
【００１３】
実施形態１の半導体装置は、Ｓｉを基板に作成された半導体装置である。また、実施形態１では、Ｐ型のＩ−ＭＯＳＦＥＴを形成する場合の例を挙げて説明するものとし、このためにＳｉ基板をＰ型とし、ソースをＮ型、ドレインをＰ型としている。ただし、実施形態１の半導体装置は、このような構成に限定されるものではなく、Ｐ型、Ｎ型のいずれのＳｉ基板にも適用できる。また、ソース１０１、ドレイン１０２の半導体タイプはソースをＰ型、ドレインをＮ型として、Ｎ型のＩ−ＭＯＳＦＥＴを形成するようにしてもよい。
このような実施形態１の半導体装置は、いわゆるＩ−ＭＯＳ（Impact Ionization-MOS）と呼ばれる構成を有している。
【００１４】
実施形態１の半導体装置の特徴は、Ｉ領域Ｉが、選択的エピタキシャル成長によって形成されたゲルマニウムを含むエピタキシャル成長層１０３を有することである。
図１（ｂ）は、エピタキシャル成長層１０３を説明するための図である。図示したように、エピタキシャル成長層１０３は、Ｓｉ層１０３ａとＳｉとＧｅとの化合物であるエピタキシャル層１０３ｂとＳｉ層１０３ｃとで構成されている。エピタキシャル層１０３ｂは、Ｓｉ面上にだけエピタキシャル成長する膜であって、Ｓｉ1-xＧｅxの組成を有している。各層の厚さは、以下のとおりである。
Ｓｉ層１０３ａ：１０ｎｍ
Ｓｉ1-xＧｅx層１０３ｂ（ｘ＝０．１７）：１０ｎｍ
Ｓｉ層１０３ｃ：１５ｎｍ
【００１５】
このような実施形態１の半導体装置によれば、Ｉ層ＩにＳｉのバンドギャップよりも小さいエピタキシャル層１０３ｂを成長させることができるので、キャリアーのイオン化効率が大きくなり、従ってインパクト・イオン化によるソース・ドレイン間の電圧が低い場合でも導通するようになる。本発明の発明者らによれば、実施形態１の半導体装置では、ゲート長が０．３５μｍ程度の半導体装置においてソース・ドレイン間電圧を５Ｖまで低減することができることがわかった。
したがって、実施形態１の半導体装置は、半導体回路上に高電圧を発生させる回路を設ける必要がなくなって設計の自由度を高めると共に消費電力低下させ、しかもコストの低減を図ることができる。
【００１６】
また、実施形態１の半導体装置は、Ｉ層Ｉにエピタキシャル成長層１０３を形成することによってＩ領域Ｉのバンドギャップを低下させている。このため、Ｉ領域に不純物を注入する等の構成よりもゲート電圧がしきい値電圧未満である条件でソース・ドレイン端子間に流れる電流が少なく、ゲート電圧がしきい値電圧を越えるとただちに大きな電流が流れる特性、すなわち良好なスイッチング特性を得ることができる。
【００１７】
・半導体装置の製造方法
次に、以上述べた実施形態１の半導体装置の製造方法について説明する。図２ないし図４は、実施形態１の半導体装置の製造方法を説明するための工程図である。
図２は、Ｓｉ基板上１００において選択された範囲にエピタキシャル成長によってエピタキシャル成長層１０３を形成するエピタキシャル成長工程を説明するための図である。実施形態１では、Ｓｉ基板１００の全面にＩ−ＭＯＳＦＥＴを形成するものとする。このため、図２に示すように、Ｓｉ基板１００に素子分離酸化膜２０１を形成して素子分離する。そして、素子分離酸化膜２０１によって分離されたＩ−ＭＯＳＦＥＴの形成領域内にあるアクティブ領域にエピタキシャル成長層１０３を形成する。
【００１８】
実施形態１では、エピタキシャル成長層１０３をＣＶＤ（Chemical Vapor Deposition）によって成長した。成長の条件は、加熱温度５５０℃、材料ガス、ジクロロシラン（ＳｉＨ2Ｃｌ2）及びゲルマン（ＧｅＨ4）である。
図１（ｂ）に示した三層のエピタキシャル成長層１０３を形成するためには、当初ジクロロシランだけをチャンバ内に流入させ、Ｓｉ層１０３ｃを形成する。続いてゲルマンをジクロロシランと同時に流入させてエピタキシャル層１０３ｂを形成した後、ゲルマンを止めて再びジクロロシランだけを流入させてＳｉ層１０３ａを形成する。なお、エピタキシャル層１０３ｂを形成する際のジクロロシラン中のゲルマンの混合割合は３０％である（図２（ａ））。
エピタキシャル成長層１０３の形成後、エピタキシャル成長層にゲート酸化膜１０４を６．５ｎｍ形成する（図２（ｂ））。ゲート酸化膜１０４の形成は、熱酸化によって行うものとした。
【００１９】
図３は、エピタキシャル成長層１０３上に絶縁膜を介してゲート電極１０５を形成する電極形成工程を説明するための図である。実施形態１では、ゲート酸化膜１０４上にＣＶＤによってポリシリコン（Ｐ−Ｓｉ）膜１０５aを２５０ｎｍ堆積する。ＣＶＤは、加熱温度６４０℃、材料ガスＳｉＨ４の条件で行った（図３（ａ））。堆積されたポリシリコン膜１０５ａは、周知のフォトリソグラフィ及びエッチングによってパターニングされてゲート電極１０５となる（図３（ｂ））。
さらに、実施形態１では、加熱温度７００℃の条件でＴＥＯＳ酸化膜を２５０ｎｍ形成し、全面エッチングしてゲート電極１０５にサイドウォール１０６を設けている。
【００２０】
図４は、ゲート電極１０５をはさんでソース１０１と、ソース１０１とは導電型が異なるドレイン１０２とを形成する半導体領域形成工程を説明するための図である。実施形態１では、図４（ａ）に示したゲート電極１０５上にレジスト膜５０１を周知のリソグラフィ技術によって形成し、ヒ素イオンを注入してＮ型のソース１０１を形成する。この際、ソース１０１とゲート電極１０５との最短距離Ｌは０．１μｍ〜０．５μｍである（図４（ｂ））。
レジスト膜５０１の剥離後、続いてゲート電極１０５のソース１０１の側をレジスト膜５０１によって覆い、ホウ素イオンをイオン注入する。この結果、Ｎ型のソース１０１と導電型が異なるＰ+のドレイン１０２が形成される（図４（ｃ））。
【００２１】
（実施形態２）
次に、本発明の実施形態２の半導体装置の製造方法について説明する。なお、実施形態２は、Ｓｉ基板１００に実施形態１のＩ−ＭＯＳトランジスタの他、通常のＭＯＳトランジスタをも製造するものである。
図５及び図６は、実施形態２の製造方法を説明するための図であって、図５（ａ）、（ｂ）は、通常のＭＯＳトランジスタを形成するためのＭＯＳＦＥＴ形成領域Ｍと、実施形態１のＩ−ＭＯＳトランジスタを形成するためのＩ−ＭＯＳＦＥＴ形成領域ＩＭとを作り分ける工程を説明するための図である。
【００２２】
実施形態２では、実施形態１と同様に、Ｓｉ基板１００を素子分離するための素子分離酸化膜２０１を形成する。そして、図５（ａ）に示すように、Ｉ−ＭＯＳトランジスタ用の素子領域であるＩ−ＭＯＳＦＥＴ形成領域ＩＭにレジスト膜２０３を形成し、ＭＯＳトランジスタ用の素子領域であるＭＯＳＦＥＴ形成領域Ｍを露出させてホウ素イオンのイオン注入を行う。実施形態１では、イオン注入によってＳｉ基板にＰ−Ｗｅｌｌが形成される。Ｐ−Ｗｅｌｌの形成後、レジスト膜２０３が除去されてＭＯＳＦＥＴ形成領域ＭとＩ−ＭＯＳＦＥＴ形成領域ＩＭとが完成する（図５（ｂ））。
【００２３】
図６は、実施形態２のエピタキシャル成長工程を説明するための他の図であって、図５によって説明した工程に続いてなされる工程を説明している。実施形態２では、絶縁膜２０１によって分離された素子形成用領域のうちの一部を被覆するエピタキシャル成長阻止膜６０１を形成する阻止膜形成工程を含んでいる。実施形態２の阻止膜形成工程では、エピタキシャル成長阻止膜によって覆われていない素子形成用領域にエピタキシャル成長させてエピタキシャル成長層を形成する。
【００２４】
すなわち、阻止膜形成工程では、図６（ａ）に示すように、Ｓｉ基板１００の全面にエピタキシャル成長阻止膜６０１を形成する。さらにレジスト膜６０２を形成し、Ｉ−ＭＯＳＦＥＴ形成領域ＩＭ上だけを残してエッチングする（図６（ｂ））。そして、レジスト膜６０２の剥離の後、実施形態１で述べた条件によってエピタキシャル成長させることにより、Ｉ−ＭＯＳＦＥＴ形成領域ＩＭ上にだけエピタキシャル成長層１０３が形成される（図６（ｃ））。この時の条件は、実施形態１と同じ条件である。
【００２５】
エピタキシャル成長層１０３の形成後、エピタキシャル成長阻止膜６０１が除去される。なお、除去は、界面活性剤入りのバッファードフッ酸を使い、エッチレートが８０ｎｍ／分の条件で行った。なお、エピタキシャル成長阻止膜６０１は、Ｓｉ面が被覆できて、かつエピタキシャル成長に影響を及ぼさないものであればどのような膜であってもよい。
【００２６】
この後、実施形態２では、実施形態１と同様にゲート酸化膜１０４、ゲート電極１０５、サイドウォール１０６を形成してＰ型のＩ−ＭＯＳＦＥＴを形成する。
このような実施形態２によれば、１つの基板上でエピタキシャル成長層を有する素子とエピタキシャル成長層を有さない一般的なＭＯＳ素子とを一度に形成することが可能になる。このような実施形態２の半導体装置の製造方法は、半導体装置の製造工程数を抑えることに有利である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態１の半導体装置を説明するための図である。
【図２】本発明の実施形態１のエピタキシャル成長工程を説明するための他の図である。
【図３】本発明の実施形態１の電極形成工程を説明するための図である。
【図４】本発明の実施形態１の半導体領域形成工程を説明するための図である。
【図５】本発明の実施形態２のエピタキシャル成長工程を説明するための図である。
【図６】本発明の実施形態２のエピタキシャル成長工程を説明するための他の図である。
【図７】Ｉ−ＭＯＳトランジスタソース・ドレイン間に電圧を印加して動作させる場合の従来技術の問題点を説明するための図である。
【符号の説明】
【００２８】
１０１  ソース
１０２  ドレイン
１０３  エピタキシャル成長層、
１０３ａ，１０３ｃ  Ｓｉ層，１０３ｂエピタキシャル層
１０４  酸化膜
１０５  ゲート電極
１０６  サイドウォール
２０１  素子分離酸化膜
６０１  エピタキシャル成長阻止膜
【図１】
0004950810.tif 000002
【図２】
0004950810.tif 000003
【図３】
0004950810.tif 000004
【図４】
0004950810.tif 000005
【図５】
0004950810.tif 000006
【図６】
0004950810.tif 000007
【図７】
0004950810.tif 000008