(57)【特許請求の範囲】
【請求項１】
複数の要素領域をマトリクス状に規定するとともにそれぞれ所定の電位が与えられる第１及び第２の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択する電子放出素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴とする電子放出素子。
【請求項２】
前記各スイッチング素子の制御端子が、前記マトリクス配線の前記第１の配線である制御線によって接続されており、
前記各スイッチング素子の入力端子と出力端子の一方が、前記エミッタアレイユニットに接続されており、
前記各スイッチング素子の入力端子と出力端子の他方が、前記マトリクス配線の前記第２の配線である共通の固定電位に接続されており、
前記制御線には、データをシリアルに転送する第１駆動回路が接続されており、
前記固定電位には、前記各スイッチング素子の入力端子と出力端子の他方に所定の電位を与える第２駆動回路が接続されており、
１駆動周期において前記各スイッチング素子の制御端子に制御信号を与えることによって前記各エミッタアレイユニットの選択を行い、該１駆動周期内における前記エミッタアレイの選択は、前記エミッタアレイ駆動回路により行うことを特徴とする請求項１に記載の電子放出素子。
【請求項３】
複数の要素領域をマトリクス状に規定するとともに所定の電位でそれぞれ駆動される第１及び第２の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路と、
複数の前記エミッタアレイユニットに所定間隔をおいて対面して配置され、前記エミッタから放出された電子の射突を受けて発光する蛍光体を備えた陽極とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択し、選択された前記エミッタアレイの前記エミッタから放出された電子が対面する前記陽極の蛍光体に射突して発光する表示素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴とする表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配設された電界放出形の電子放出素子と、かかる電子放出素子を電子源とし、蛍光体に電子を射突させて発光を得る表示素子に係り、特に電子放出部の単位領域と、これを選択駆動するスイッチング素子が積層された構造とされている場合において、電子放出部の単位領域のピッチを可及的に小さくした電子放出素子と、かかる電子放出素子を電子源とするために表示部の画素ピッチが小さい表示素子に関するものである。
【背景技術】
【０００２】
特許文献１に記載された電界放出形カソードは、表示密度が高く、ＦＥＣと共に作り込む回路の特性が良好で、スタティック駆動することができることを目的としたものである。その構成を説明すると、Ｓｉ単結晶基板上には、各複数本の制御線とデータ線がマトリクスを構成しており、複数の要素領域が形成されている。各要素領域内において、Ｓｉ単結晶基板上には回路要素が形成され、その上には駆動の単位領域となる電界放出部が積層して形成されている。回路要素は、データ線にドレインが接続され、制御線にゲートが接続されたスイッチング素子であるトランジスタと、入力信号の記憶回路であるキャパシタと、電界放出部に入力信号を増幅して与えるトランジスタとを有している。Ｓｉ単結晶基板上に作り込む回路要素の特性は良好であり、電界放出部はその上に積層するので密度が高くなる。また、回路要素はキャパシタを有しているのでスタティック駆動ができるものとされている。
【特許文献１】特開平６−４４９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１で開示されているようなマトリクス構造の電界放出形カソードでは、上述したように、マトリクスの各要素領域に構成された電界放出部を選択的に駆動するために、それぞれ回路要素が設けられている。図９は、このようなマトリクス構造の電界放出形カソードにおける各要素領域の電界放出部と回路の構造例を示したものであり、同図（ａ）は上面図、同図（ｂ）は概念的断面図及び回路図である。
【０００４】
図９に示す駆動回路ＡはＳｉ等の単結晶基板上に形成されており、同単結晶基板上に配設された図示しないマトリクス配線に接続されたスイッチング素子としてのＦＥＴ（Ｎチャンネル）を有している。ＦＥＴのソースＳは図示しないデータ線に接続され、ゲートＧは図示しない制御線に接続され、ドレインＤは後述する電界放出部１００の下敷電極１０１に接続される。
【０００５】
図９に示す電界放出部１００は、それぞれ対応する前記駆動回路Ａの上に絶縁層を挟んで積層して構成されている。すなわち、駆動回路Ａを覆う図示しない絶縁層の上には下敷電極１０１が形成され、この下敷電極１０１の上にはＳｉＯ2 又はＳｉ3 Ｎ4 或いはＡｌ2 Ｏ3 等の絶縁層１０２が形成されている。さらにこの絶縁層１０２上にはＮｂ層等のゲート電極１０３が形成されている。ゲート電極１０３及び絶縁層１０２にはホール１０４が形成され、該ホール１０４内に露出した下敷電極１０１上にはＭｏ（又はＴｉ，Ｗ等）からなる円錐形状のエミッタ１０５が形成されている。
【０００６】
そして、前記ＦＥＴのドレインＤが、前記電界放出部１００の下敷電極１０１に接続されている。
【０００７】
このような駆動回路Ａを有する電界放出部１００においては、駆動回路ＡのＦＥＴのゲートＧがＯＮであるとエミッタ１０５には所定電位のデータ信号が与えられて電子が放出されるが、ゲートＧがＯＦＦになるとエミッタ１０５は特定の電位に接続されない状態（フローティング）となるため徐々に電位が上昇して最終的にはデータ信号の電位（例えば０（Ｖ））からＶg −Ｖth（Ｖ）（Ｖg はゲート電圧、Ｖthはエミッタ特有のエミッション閾値電圧である）に持ち上がり、ここにおいてエミッタ１０５からの電子放出が停止する。
【０００８】
従って、０（Ｖ）からＶg −Ｖth（Ｖ）に電位が持ち上がるまでの時間はエミッタ１０５から電子が放出され続けるため、電子放出において係る挙動を示す電界放出部１００を電子源とする表示素子においては、電子が射突して発光する表示部において不要な漏れ発光が発生してしまう。
【０００９】
このような問題を回路的に解決するために、図１０に示すように構成上トランジスタの出力段を相互補完構造（Ｃ−ＭＯＳ）の駆動回路Ａ’にすることが知られている。この駆動回路Ａ’によれば、入力がＬの場合は、ＰチャネルＦＥＴがＯＮとなってエミッタ１０５の電位はＶg −Ｖth（Ｖ）となり、入力がＨの場合は、ＮチャネルＦＥＴがＯＮとなってエミッタ１０５の電位はＧＮＤとなり、いずれの場合もエミッタ１０５の電位がフローティングすることはない。尚、このようなＣ−ＭＯＳ構造の回路において、Ｐ型のＦＥＴを抵抗で置き換える場合もある。更にスタティック駆動をするために駆動回路Ａにキャパシタを追加してメモリー機能をもたせる場合もある。
【００１０】
しかしながら、このような回路上の構成を変更することで課題を解決しようとした場合には、次のような問題点がある。すなわち、このような電子放出素子を表示素子の電子源として用いる場合、表示部の画素に対応するのは、マトリクス状に配置された表示素子の各要素領域の電界放出部であるが、画素ピッチを決定する電界放出部の配設ピッチは各回路要素の大きさによって左右されてしまう点である。つまり、各要素領域の回路要素を小さく構成できれば画素ピッチも小さくできるが、実際には回路要素として要求される耐圧性能を十分に満足した上で上述したフローティングの問題も解消しうる構成の回路要素はかなり大きくなってしまう。例えば、４０Ｖ耐圧のＦＥＴは約１５μｍ角の大きさであり、求められる画素ピッチ（例えば２０μｍ程度）を考慮すると上述したようなＦＥＴを２個有するＣ−ＭＯＳ構造にすることにはできないし、２個のＦＥＴの１個を抵抗としても同様である。駆動回路Ａにキャパシタを追加する場合は回路要素は更に大きくなってしまう。
【００１１】
本発明は、このような従来の技術における課題を解決するためになされたものであり、回路要素と電子放出部が積層構造とされたマトリクス構造の電子放出素子において、回路要素が必要な耐圧性能を満たすために必要となるサイズによって制限されることなく、駆動単位である電子放出部の配設ピッチを可及的に小さくすることができる電子放出素子を提供することを第１の目的とし、さらにかかる電子放出素子を電子源とすることにより表示部の画素ピッチを可及的に高精細化した表示素子を提供することを第２の目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載された電子放出素子は、
複数の要素領域をマトリクス状に規定するとともにそれぞれ所定の電位が与えられる第１及び第２の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択する電子放出素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴としている。
【００１５】
請求項２に記載された電子放出素子は、請求項１に記載の電子放出素子において、
前記各スイッチング素子の制御端子が、前記マトリクス配線の前記第１の配線である制御線によって接続されており、
前記各スイッチング素子の入力端子と出力端子の一方が、前記エミッタアレイユニットに接続されており、
前記各スイッチング素子の入力端子と出力端子の他方が、前記マトリクス配線の前記第２の配線である共通の固定電位に接続されており、
前記制御線には、データをシリアルに転送する第１駆動回路が接続されており、
前記固定電位には、前記各スイッチング素子の入力端子と出力端子の他方に所定の電位を与える第２駆動回路が接続されており、
１駆動周期において前記各スイッチング素子の制御端子に制御信号を与えることによって前記各エミッタアレイユニットの選択を行い、該１駆動周期内における前記エミッタアレイの選択は、前記エミッタアレイ駆動回路により行うことを特徴としている。
【００１６】
請求項３に記載された表示素子は、
複数の要素領域をマトリクス状に規定するとともに所定の電位でそれぞれ駆動される第１及び第２の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路と、
複数の前記エミッタアレイユニットに所定間隔をおいて対面して配置され、前記エミッタから放出された電子の射突を受けて発光する蛍光体を備えた陽極とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択し、選択された前記エミッタアレイの前記エミッタから放出された電子が対面する前記陽極の蛍光体に射突して発光する表示素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴としている。
【発明の効果】
【００１７】
請求項１に記載された電子放出素子によれば、マトリクスの各要素領域において、スイッチング回路とエミッタアレイユニットが積層されており、前記マトリクスを構成するマトリクス配線でスイッチング素子を駆動して所望のエミッタアレイユニットを選択するとともに、選択されたエミッタアレイユニット中のエミッタアレイをエミッタアレイ駆動回路によって選択することにより、エミッタアレイユニットよりも小さいエミッタアレイを単位として電子放出を行うことができる。
さらに請求項１に記載された電子放出素子によれば、エミッタアレイごとにスイッチング電極を設け、各エミッタアレイユニット間で対応するスイッチング電極を複数系統のエミッタアレイ選択配線で共通接続しており、エミッタアレイユニット中のエミッタアレイを選択するために、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線を駆動することとしたので、エミッタアレイを単位とした電子放出領域の選択駆動を行うことができる。
【００１８】
このように、ＦＥＴ等のスイッチング素子に要求される耐圧性能を満たした上で、サイズに制限されることなくマトリクス形の電子放出素子を積層構造で構成し、十分に小さいピッチで構成した電子放出素子を選択駆動の単位とすることができるので、これを表示素子の電子源とした場合には、表示領域に配設する表示単位である画素のピッチも十分に小さくして表示の精細度を向上させることができる。
【００２１】
請求項２に記載された電子放出素子によれば、前記第２駆動回路が前記各スイッチング素子の入力端子と出力端子の他方に所定の電位を与えている状態において、第１駆動回路が前記各スイッチング素子の制御端子に制御信号を入力することにより、前記エミッタアレイユニットの選択が行われ、これと同時に前記エミッタアレイ駆動回路により前記各エミッタアレイユニット中から駆動する前記エミッタアレイの選択を行うことができる。従って、マトリクスを構成する第１及び第２配線が各数百本程度となるような一般的な構成においてマトリクスでエミッタアレイを選択する場合に比べ、駆動時のデューティー比が大きくとれ、表示素子の電子源とした場合には発光時間が長くとれて輝度の向上に資することとなる。
【００２２】
請求項３に記載された表示素子によれば、マトリクスの各要素領域において、スイッチング回路とエミッタアレイユニットが積層されており、前記マトリクスを構成するマトリクス配線でスイッチング素子を駆動して所望のエミッタアレイユニットを選択するとともに、選択されたエミッタアレイユニット中のエミッタアレイをエミッタアレイ駆動回路によって選択することにより、エミッタアレイユニットよりも小さいエミッタアレイを単位として電子放出領域を選択駆動することができる。従って、マトリクス配線によってスイッチング素子を駆動してエミッタアレイユニットを選択するとともに、選択されたエミッタアレイユニット中のエミッタアレイをエミッタアレイ駆動回路によって選択すれば、選択されたエミッタアレイのエミッタから放出された電子が対面する陽極の蛍光体に射突してこれを発光させるので、マトリクス状に配設された画素単位で陽極を選択発光させて所望の表示を行うことができる。
さらに請求項３に記載された表示素子によれば、エミッタアレイごとにスイッチング電極を設け、各エミッタアレイユニット間で対応するスイッチング電極を複数系統のエミッタアレイ選択配線で共通接続しており、エミッタアレイユニット中のエミッタアレイを選択するために、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線を駆動することとしたので、エミッタアレイを単位とした電子放出領域の選択駆動を行うことができる。
【００２３】
このように、ＦＥＴ等のスイッチング素子に要求される耐圧性能を満たした上で、サイズに制限されることなくマトリクス形の電子放出素子を積層構造で構成し、十分に小さいピッチで構成した電子放出素子を選択駆動の単位とすることができるので、表示領域に配設する表示単位である画素のピッチも十分に小さくして表示の精細度を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面を参照して説明する。
図１は第１実施形態の基本構成を示す平面図、図２は本例における電子放出部分の構造及び名称を示す図、図３は第１実施形態における駆動タイミング図、図４は第１実施形態における他の駆動タイミングを示す駆動タイミング図、図５は第２実施形態の基本構成を示す平面図、図６は第２実施形態における駆動タイミング図、図７は第３実施形態における電子放出素子の構造を示す断面図、図８は各実施形態の電子放出素子を電子源として有する第４実施形態に係る表示素子の断面図である。
【００２５】
（１）第１実施形態（図１〜図４）
第１実施形態の電子放出素子１の基本的構成を図１を参照して説明する。
本例の電子放出素子１はマトリクス配線を有している。このマトリクス配線は、所定間隔で配設された複数本の第１の配線である制御線２と、これに交差（本例では直交）するように所定間隔で配設された複数本の第２の配線であるデータ線３からなり、両配線の交差により複数の要素領域４がマトリクス状に配置された構成になっている。
尚、図１では制御線２が４本、データ線３が３本で要素領域４が４×３＝１２となっているが、これは説明及び図示上の便宜であり、表示素子の電子源として用いられる場合には各配線の数はもっと多く、要素領域４の数も多いのが普通である。
【００２６】
より具体的には、図示しないＳｉ等の単結晶基板（以下、単に基板と呼ぶ。）上に、図示しない絶縁層を介してＸ方向に帯状の制御線２（第１の配線）が所定間隔をおいて並設され、制御線２の上には図示しない絶縁層を介してＹ方向に帯状のデータ線３（第２の配線）が所定間隔をおいて並設され、前記マトリクス配線を構成している。制御線２とデータ線３は共にＡｌの薄膜等によって構成される。
【００２７】
制御線２には、第１駆動回路Ｂが接続されており、前記制御線２に所定の制御信号を所望のタイミングで与えることができる。また、データ線３には、第２駆動回路Ｂ’が接続されており、前記データ線３に所定のデータ信号を所望のタイミングで与えることができる。
【００２８】
前記マトリクス配線によって区画された前記各要素領域４には、前記マトリクス配線に接続されたスイッチング回路を構成するＦＥＴ５と、要素領域４ごとに各ＦＥＴ５の上に積層して形成され、かつ前記各ＦＥＴ５に接続されたエミッタアレイユニット６が設けられている。
【００２９】
図１においては、図示の便宜上、一つのエミッタアレイユニット６と、これに対応する一つのＦＥＴ５が別々の位置に設けられているように表現されているが、具体的構成においては、両者は一つの要素領域４において上下に積層して構成されている。
【００３０】
まず、要素領域４の下層にあるスイッチング回路について説明する。
各エミッタアレイユニット６ごとに設けられたスイッチング回路は、スイッチング素子としてのＦＥＴ５から成る。本例のＦＥＴ５は基板上に作り込まれたＭＯＳ形Ｎチャンネルの電界効果トランジスタである。ＦＥＴ５は、入力側であるソースＳがデータ線３に接続され、ゲートＧが制御線２に接続されている。ＦＥＴ５の出力側であるドレインＤは、後述するエミッタアレイユニット６の下敷電極に接続されている。尚、前記ＦＥＴ５のドレインＤとソースＳは基板に形成したｎ+ 層であり、ゲートＧはポリシリコン又は高融点金属（メタルシリサイド）で構成することができる。
【００３１】
次に、要素領域４の上層にある電子放出部としてのエミッタアレイユニット６について説明する。
本例における電界放出型の電子放出部は、前述した通り、前記要素領域４ごとに形成されており、マトリクス配線（制御線２及びデータ線３）とスイッチング回路（ＦＥＴ５）の上に絶縁層を介して積層して設けられている。
【００３２】
即ち、詳細は図示しないが、前記絶縁層の上には下敷電極が設けられ、その上にはＳｉＯ2 又はＳｉ3 Ｎ4 或いはＡｌ2 Ｏ3 等の絶縁層が形成されている。さらにこの絶縁層上にはＮｂ層等のゲートが形成されている。ゲート及び絶縁層にはホールが形成され、該ホール内に露出した下敷電極上にはＭｏ（又はＴｉ，Ｗ等）からなる円錐形状のエミッタが形成されている。このような下敷電極、エミッタ、ゲートを備えた基本構造は図９に示したものと略同一である。
【００３３】
本例における電子放出部の最も小さい構成単位は、円錐形状の前記エミッタであり、エミッタに近接して設けられたゲート電極により先端から電子が放出される。本例では、このエミッタが図１及び図２（ａ）に示すように複数個集められたものをエミッタアレイ７と呼び、これが電子放出を選択する上での最小単位となり、表示素子の電子源として使用する場合には表示部の画素に相当する。尚、図１及び図２（ａ）では、３行３列で合計９個のエミッタ１０５と、これらに共通のゲート電極１０３によって一つのエミッタアレイ７が構成されている。
【００３４】
図１及び図２（ｂ）に示すように、エミッタアレイ７が複数個集められたものをエミッタアレイユニット６と呼び、これが前記スイッチング回路（ＦＥＴ５）で電子放出可能な部分を選択する上での単位となる。尚、図１では２行２列で合計４個のエミッタアレイ７によって一つのエミッタアレイユニット６が構成されているが、図２（ｂ）では、４行４列で合計１６個のエミッタアレイ７によって一つのエミッタアレイユニット６が構成されている。
【００３５】
図１及び図２（ｃ）に示すように、エミッタアレイユニット６が複数個集められたものをエミッタ（アレイ）群８と呼び、これがマトリクス状に配置された複数の要素領域４（電子放出面の全体に相当する領域）におけるエミッタの集合全体を構成するものである。尚、図１及び図２（ｃ）においては、エミッタ（アレイ）群８は３行４列に配置された１２個のエミッタアレイユニット６で構成されているが、これは図示上の便宜による例示に過ぎず、エミッタ（アレイ）群８を構成するエミッタアレイユニット６の数はさらに多くても良いし、少なくても良い。
【００３６】
また、図１及び図２（ｃ）においては、隣接するエミッタアレイユニット６，６の間隔が大きく離れており、エミッタアレイユニット６内において隣接するエミッタアレイ７，７同士の間隔よりも、隣接するエミッタアレイユニット６，６間において隣接するエミッタアレイ７，７同士の間隔の方が大きくなっているが、実際には隣接するエミッタアレイユニット６，６間において隣接するエミッタアレイ７，７同士の間隔と、エミッタアレイユニット６内において隣接するエミッタアレイ７，７同士の間隔は等しくなるように構成されている。
【００３７】
本例の電子放出素子１は、マトリクス配線（制御線２、データ線３）を第１及び第２駆動回路Ｂ，Ｂ’で駆動してエミッタアレイユニット６を選択するとともに、当該エミッタアレイユニット６中のエミッタアレイ７を選択するために、前記エミッタアレイユニット６を、前記各エミッタアレイユニット６，６間で互いに対応する位置に設けられた前記エミッタアレイ７ごとに駆動する手段を有している。
【００３８】
すなわち、図１に示すように、各エミッタアレイユニット６，６間で互いに対応する位置にあるエミッタアレイ７の前記ゲート電極１０３は、共通のエミッタアレイ選択配線９に接続されている。図１の例では、各エミッタアレイユニット６内には４つのエミッタアレイ７があるので、４系統のエミッタアレイ選択配線９があり、これらのエミッタアレイ選択配線９がエミッタアレイ駆動回路Ｃ（図中では単に駆動回路Ｃと表示する）に接続されている。第１及び第２駆動回路Ｂ，Ｂ’により各スイッチング素子（ＦＥＴ５）を駆動して行うエミッタアレイユニット６の選択に同期し、第３の駆動回路であるエミッタアレイ駆動回路Ｃが４系統のエミッタアレイ選択配線９を駆動すれば、所望のエミッタアレイ７が選択される。
【００３９】
次に、本実施形態における駆動方法の第１パターンを図３を参照して説明する。
図３は、同一時間に１個のエミッタアレイ７のみから電子を放出させて１駆動周期で全エミッタアレイ７を駆動する場合の駆動タイミングチャートを示すものである。本駆動方法によれば、第１駆動回路Ｂは、各スイッチング回路のＦＥＴ５のゲートＧを駆動するため、４本の制御線２を順次駆動する。各制御線２には、３個のエミッタアレイユニット６が接続されている。第２駆動回路Ｂ’はＦＥＴ５のソースＳにデータを入力するため３本のデータ線３を順次駆動する。
第１駆動回路Ｂは、第２駆動回路Ｂ’に駆動される３本のデータ線３の順次駆動の１周期ごとに、４本の制御線２を順次駆動する。エミッタアレイ駆動回路Ｃは、第１駆動回路Ｂに駆動される４本の制御線２の順次駆動の１周期ごとに、４系統のエミッタアレイ選択配線９を順次駆動する。
【００４０】
尚、図３において、第１駆動回路Ｂにより制御線２に与えられた矩形波は「Ｈ」ではなく、「ＯＮ」の意味であり、本例ではＮチャンネルのＦＥＴ５を使用したが、使用するトランジスタの性質によって「Ｌ」が「ＯＮ」を意味する場合もある。
ここでデータ線３に入力する信号電圧を変化させることによりエミッタ１０５の電位を変化させて電界放出部の電子放出量を変化させることができる。表示素子に用いる場合はこれにより階調表示を行うことができる。
また、図３において、第１乃至第２駆動回路Ｂ，Ｂ’及びエミッタアレイ駆動回路Ｃの各駆動波形は、任意の組合せで互いに入れ換えても、図３の例と同様に同一時間に１個のエミッタアレイのみから電子を放出させる駆動を行うことができる。
また、上記のデータ線３に入力する信号電圧の他、制御線２に与える電圧を変化させエミッタ１０５の電位を変化させて電界放出部の電子放出量を変化させてもよい。本明細書においてスイッチング素子はこのような機能も含むものとする。
【００４１】
次に、本例における駆動方法の第２パターンを図４を参照して説明する。
図４は、図１に示す第１実施形態の構成において、同一時間に１ライン相当のエミッタアレイ７から電子を放出させて１駆動周期で全エミッタアレイ７を駆動する場合の駆動タイミングチャートを示すものである。本駆動方法によれば、第１駆動回路Ｂは、各スイッチング回路のＦＥＴ５のゲートＧを駆動するため、４本の制御線２を順次駆動する。各制御線２には、３個のエミッタアレイユニット６が接続されている。第２駆動回路Ｂ’は、４本の制御線２の各々がＯＮする毎に３本のデータ線３にＯＮ又はＯＦＦの信号を入力して駆動する。図４では全ての信号がＯＮの場合を示している。エミッタアレイ駆動回路Ｃは、４本の制御線２の順次駆動の１周期ごとに、４系統のエミッタアレイ選択配線９を順次駆動する。
また、データ線３に入力する信号電圧を変化させることによりエミッタ１０５の電位を変化させて電界放出部の電子放出量を変化させることができる。表示素子に用いる場合はこれにより階調表示を行うことができる。
【００４２】
尚、図４において、第１駆動回路Ｂにより制御線２に与えられた矩形波は「Ｈ」ではなく、「ＯＮ」の意味であり、本例ではＮチャンネルのＦＥＴ５を使用したが、使用するトランジスタの性質によって「Ｌ」が「ＯＮ」を意味する場合もある。また、図４において、第１乃至第２駆動回路Ｂ，Ｂ’及びエミッタアレイ駆動回路Ｃの各駆動波形は、任意の組合せで互いに入れ換えても、図３の例と同様に、同一時間に１ライン相当のエミッタアレイ７から電子を放出させて１駆動周期で全エミッタアレイ７を駆動することができる。
また、上記のデータ線３に入力する信号電圧の他、制御線２に与える電圧を変化させエミッタ１０５の電位を変化させて電界放出部の電子放出量を変化させてもよい。
【００４３】
（２）第２実施形態（図５、図６）
第２実施形態の電子放出素子１’の基本的構成を図５を参照して説明する。
本例の電子放出素子１’は第１実施形態とは異なるマトリクス配線を有している。このマトリクス配線は、クランク状に屈曲して配設され、各スイッチング素子のＦＥＴ５の制御端子であるゲートＧに接続された制御線１２（第１の配線）を有している。また、制御線１２に交差（本例では直交）するように所定間隔で配設され、各スイッチング素子のＦＥＴ５の入出力端子の一方であるソースに接続された共通のデータ線１３（第２の配線）を有している。そして制御線１２とデータ線１３の交差により、複数の要素領域４がマトリクス状に配置された構成になっている。
尚、図５では制御線１２とデータ線１３で構成されるマトリクスの要素領域４は１２であるが、これは説明及び図示上の便宜であり、表示素子の電子源として用いられる場合には各配線（制御線１２とデータ線１３）の数はもっと多く、要素領域４の数も多いのが普通である。
【００４４】
尚、第１実施形態と同様、図５においては、図示の便宜上、一つのエミッタアレイユニット６と、これに対応する一つのスイッチング回路としてのＦＥＴ５とが別々の位置に設けられているように表現されているが、具体的構成においては、両者は一つの要素領域４において上下に積層して構成されている。また、ＦＥＴ５とエミッタアレイユニット６の構成は第１実施形態と同一である。
【００４５】
制御線１２に接続されている第１駆動回路Ｂは、各スイッチング素子のＦＥＴ５のＯＮ／ＯＦＦを選択するために、シリアルで与えられた各ＦＥＴ５への制御信号をラッチし、全ＦＥＴ５の制御信号を所望のタイミングで制御線１２に与えることができる。本実施例の駆動回路Ｂはシフトレジスタ、ラッチを備えたシフトレジスタ・ラッチと一般的に呼ばれている構成であり、各ＦＥＴ５にシフトレジスタ、ラッチの１組のｂｉｔが対応する。この回路におけるデータは、図示しないクロックに同期させ、クロック同期型シリアルインターフェースを介してシリアルインプットから入力される。そのデータは、必要なｂｉｔのシフトレジスタまで転送される。その後、ラッチによりシフトレジスタのデータがラッチ回路に保持される。そして、ラッチ回路に保持されたデータに従って各ＦＥＴ５のゲートＧが制御される。また、データ線１３には、所定の固定電位を与えるための第２駆動回路として、接地電位を付与する固定電位付与手段１０が接続されている。第３の駆動回路Ｃの構成は第１実施形態と同様である。
【００４６】
次に、本例における駆動方法を図６を参照して説明する。
図６では左から右にクロック信号に応じた時間の経過を示し、上から下に各エミッタアレイユニット６に対応するシフトレジスタとラッチの１組のｂｉｔのうちｎ番目、ｎ＋１番目、ｎ＋２番目と最後の組ｎｅｎｄの信号状態を示す。シリアルに入力されたデータはｂｉｔのｎ番目からｎｅｎｄ番目まで順次転送される。転送が完了するとラッチによりシフトレジスタのデータがラッチ回路に保持され、このデータに従って各ＦＥＴ５のゲートＧが制御される。
【００４７】
第２駆動回路である固定電位付与手段１０は、所定の正電位が印加された図示しないアノード（表示素子であれば発光表示部としての陽極）に対して各エミッタアレイ７から電子が放出できるように、常時接地電位とされている。
【００４８】
第１駆動電極Ｂによって各エミッタアレイユニット６に制御データが供給されている間に、エミッタアレイ駆動回路Ｃは、４系統のエミッタアレイ選択配線９の一つを駆動し、以下同様に第１駆動電極Ｂの駆動とタイミングを合せて他の系統のエミッタアレイ選択配線９を順次駆動していく。
【００４９】
本例の電子放出素子１’によれば、固定電位付与手段１０が各ＦＥＴ５のソースＳを接地電位としている状態において、第１駆動回路Ｂが各ＦＥＴ５のゲートＧに制御信号を入力することにより、エミッタアレイユニット６の選択が行われ、これと同時にエミッタアレイ駆動回路Ｃにより各エミッタアレイユニット６中から駆動するエミッタアレイ７の選択を行うことができる。従って、マトリクスを構成する第１及び第２配線が各数百本程度となるような一般的な構成においてマトリクスでエミッタアレイを選択する場合に比べ、駆動時のデューティー比が大きくとれ、表示素子の電子源とした場合には発光時間が長くとれて輝度の向上に資することとなる。また固定電位付与手段１０の電位を変更することで各エミッタアレイ７からの電子放出量を調整できる。
尚、第１駆動回路Ｂを構成するシフトレジスタ、ラッチの組は、Ｓｉ単結晶基板上に各要素領域４に対応して設けてもよい。
【００５０】
（３）第３実施形態（図７）
以上説明した各実施形態では、各エミッタアレイユニット６，６間で互いに対応する位置にあるエミッタアレイ７のゲート電極１０３を複数系統のエミッタアレイ選択配線９で共通に接続し、このエミッタアレイ選択配線９を順次駆動してエミッタアレイ７を選択していたが、エミッタアレイ７の選択は他の構成によっても行える。すなわち、本例では、エミッタアレイユニット６のエミッタアレイ７ごとに図７に示すようなスイッチング電極１５を設けた。このスイッチング電極１５は、ゲート電極１０３の上に絶縁層１４を介して設けられているものであり、エミッタ１０５から放出されて対向する図示しないアノード（表示素子であれば発光表示部としての陽極）に向かう電子線を集束するための集束電極と兼用することもできる。そして、各エミッタアレイユニット６，６間で対応するスイッチング電極１５，１５を複数系統のエミッタアレイ選択配線９で共通に接続し、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線９を順次駆動していく。ゲート電極１０３を駆動する場合はエミッタ電位を０Ｖとした場合にゲート電極１０３には５０Ｖ程度の電圧を印加する必要があり、この電圧をスイッチングすることになる。図７の構成ではゲート電極１０３に５０Ｖの一定電圧を印加したとして、スイッチング電極１５には０Ｖ又は−５Ｖを印加することでスイッチング可能である。本例ではスイッチング電圧を低減でき消費電力の低減に資することになる。
尚、以上の実施例ではエミッタとしてスピント型エミッタを用いた例を示したが、エミッタはスピント型に限られるものではなくＭＩＭ（金属−絶縁物−金属）型、ＭＩＳ（金属−絶縁物−半導体）型、及び、ＢＳＥ（弾道電子表面放出）型などの冷陰極電子放出素子を用いることもできる。
尚、上記第１、第２及び第３の実施形態では、各要素領域４にスイッチング素子として１つのＦＥＴを配設した例を示したが、図１０に示すように、各要素領域にＰチャネルＦＥＴとＮチャネルＦＥＴとで構成される相互補完型の２個のＦＥＴを配設してもよい。
以上の例では電子放出素子をシリコン単結晶基板上に形成する場合を示したが、本発明はこれに限らず、ガラス基板上にＴＦＴを用いた回路の上にエミッタを形成する等トランジスタとエミッタを積層して形成できる他の公知の技術にも適用することができる。
【００５１】
（４）第４実施形態（図８）
図８は、以上説明した各実施形態の電子放出素子１，１’を表示素子である蛍光表示管２０の電子源として外囲器２１内に実装した例を示している。外囲器２１内の電子放出素子１，１’に対向する位置には、アノード電極２５と蛍光体層２６によって構成される発光表示部としての陽極２７が構成されている。陽極２７の構成は、単色表示の場合にはベタで形成すればよい。フルカラー表示の場合には、図８のように赤、緑、青の各色に対応する表示セグメントＲ，Ｇ，Ｂを設け、各セグメントＲ，Ｇ，Ｂが電界放出素子の各エミッタアレイ７に対応するように構成すればよい。
【図面の簡単な説明】
【００５２】
【図１】図１は第１実施形態の基本構成を示す平面図である。
【図２】図２は本例における電子放出部分の構造及び名称を示す図である。
【図３】図３は第１実施形態における駆動タイミング図である。
【図４】図４は第１実施形態における他の駆動タイミングを示す駆動タイミング図である。
【図５】図５は第２実施形態の基本構成を示す平面図である。
【図６】図６は第２実施形態における駆動タイミング図である。
【図７】図７は第３実施形態における電子放出素子の構造を示す断面図である。
【図８】図８は各実施形態の電子放出素子を電子源として有する第４実施形態に係る表示素子の断面図である。
【図９】図９はマトリクス構造の電界放出形カソードにおける各要素領域の電界放出部と回路の構造例を示す図であり、同図（ａ）は上面図、同図（ｂ）は概念的断面図及び回路図である。
【図１０】図１０はマトリクス構造の電界放出形カソードにおける各要素領域の電界放出部の概念的断面図と改良された回路の回路図である。
【符号の説明】
【００５３】
１，１’…電子放出素子
２，１２…マトリクス配線の一部である制御線
３，１３…マトリクス配線の一部であるデータ線
４…要素領域
５…スイッチング回路としてのＦＥＴ
６…エミッタアレイユニット
７…エミッタアレイ
８…エミッタアレイ群
９…エミッタアレイ選択配線
１０…第２駆動回路としての固定電位付与手段
１５…スイッチング電極
２０…表示素子としての蛍光表示管
２７…陽極
Ｂ…第１駆動回路
Ｂ’…第２駆動回路
Ｃ…第３駆動回路としてのエミッタアレイ駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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