(57)【特許請求の範囲】
【請求項１】
発光に寄与する第１有機ＥＬ素子と、
発光に寄与しない第２有機ＥＬ素子と、
データが書き込まれる保持容量と、
保持容量に書き込まれたデータに応じた駆動電流を前記第２有機ＥＬ素子に供給する第２駆動トランジスタと、
前記第２駆動トランジスタと前記第２有機ＥＬ素子の中間点の電圧であって前記第２有機ＥＬ素子における輝度劣化または電流劣化を反映した駆動電圧に応じた駆動電流を前記第１有機ＥＬ素子に供給する第１駆動トランジスタと、
を有し、
前記第２駆動トランジスタは、データが黒レベルであっても、所定の駆動電流を第２有機ＥＬ素子に供給し、前記第１駆動トランジスタの駆動電圧が前記第２有機ＥＬ素子における輝度劣化または電流劣化を反映した電圧になり、
前記保持容量に書き込まれたデータに応じた駆動電圧が前記第２駆動トランジスタのゲートに供給され、
前記第２駆動トランジスタと前記第２有機ＥＬ素子の中間点の電圧が前記第１駆動トランジスタのゲートに供給され、
前記保持容量の一端は電源ラインに接続され、他端が前記第２駆動トランジスタのゲートに接続され、
前記第１駆動トランジスタのソースおよび第２駆動トランジスタのソースが前記電源ラインに接続され、
前記第１駆動トランジスタのドレインが前記第１有機ＥＬ素子に接続され、前記第２駆動トランジスタのドレインが前記第２有機ＥＬ素子に接続される画素回路。
【請求項２】
請求項１に記載の画素回路において、
前記電源ラインは、第１の電源ラインと第２の電源ラインを有し、
前記保持容量の一端は前記第２電源ラインに接続され、他端が前記第２駆動トランジスタのゲートに接続され、
前記第１駆動トランジスタのソースが前記第１電源ラインに接続され、第２駆動トランジスタのソースが前記第２電源ラインに接続され、
前記第１駆動トランジスタのドレインが前記第１有機ＥＬ素子に接続され、前記第２駆動トランジスタのドレインが前記第２有機ＥＬ素子に接続される画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ素子を駆動する画素回路に関する。
【背景技術】
【０００２】
従来より、薄型表示装置として、液晶表示装置が広く普及している。しかし、この液晶表示装置は、バックライトからの光を液晶によって制御し表示を行う。このため、完全な黒レベルを表示することが難しく、コントラストを十分高くすることが難しい。
【０００３】
一方、自発光型の有機ＥＬディスプレイは、映像の内容によって発光、非発光が画素毎に制御される。このため、発光しない黒レベルが表現でき、コントラストが高く、高画質化が実現できる。
【０００４】
【特許文献１】特開２００６−５３３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、有機ＥＬディスプレイでは、画素毎に発光強度、発光頻度が異なるため、頻繁に明るく発光している画素とほとんど発光しない画素とでの劣化の違いが生じる。そして、頻繁に明るく発光している画素において、焼きつきが発生しやすかった。
【課題を解決するための手段】
【０００６】
本発明は、発光に寄与する第１有機ＥＬ素子と、発光に寄与しない第２有機ＥＬ素子と、データが書き込まれる保持容量と、保持容量に書き込まれたデータに応じた駆動電流を前記第２有機ＥＬ素子に供給する第２駆動トランジスタと、前記第２駆動トランジスタと前記第２有機ＥＬ素子の中間点の電圧であって前記有機ＥＬ素子における輝度劣化または電流劣化を反映した駆動電圧に応じた駆動電流を前記第１有機ＥＬ素子に供給する第１駆動トランジスタと、を有し、前記第２駆動トランジスタは、データが黒レベルであっても、所定の駆動電流を第２有機ＥＬ素子に供給し、前記第１駆動トランジスタの駆動電圧が前記第２有機ＥＬ素子における輝度劣化または電流劣化を反映した電圧になり、前記保持容量に書き込まれたデータに応じた駆動電圧が前記第２駆動トランジスタのゲートに供給され、前記第２駆動トランジスタと前記第２有機ＥＬ素子の中間点の電圧が前記第１駆動トランジスタのゲートに供給され、前記保持容量の一端は電源ラインに接続され、他端が前記第２駆動トランジスタのゲートに接続され、前記第１駆動トランジスタのソースおよび第２駆動トランジスタのソースが前記電源ラインに接続され、前記第１駆動トランジスタのドレインが前記第１有機ＥＬ素子に接続され、前記第２駆動トランジスタのドレインが前記第２有機ＥＬ素子に接続されることを特徴とする。
また、前記電源ラインは、第１の電源ラインと第２の電源ラインを有し、前記保持容量の一端は第２電源ラインに接続され、他端が前記第２駆動トランジスタのゲートに接続され、前記第１駆動トランジスタのソースが第１電源ラインに接続され、第２駆動トランジスタのソースが前記第２電源ラインに接続され、前記第１駆動トランジスタのドレインが前記第１有機ＥＬ素子に接続され、前記第２駆動トランジスタのドレインが前記第２有機ＥＬ素子に接続されることが好適である。
【発明の効果】
【００１０】
本発明によれば、発光に寄与しない第２有機ＥＬ素子に対し、表示が黒であっても電流を少し流す。これによって、第２有機ＥＬ素子の劣化に応じて変化する電圧降下を反映した電圧が得られ、この電圧によって第１駆動トランジスタが駆動電流を発光に寄与する第１有機ＥＬ素子に供給する。従って、画素の駆動程度に応じて発光に寄与する第１有機ＥＬ素子の駆動電流を得ることができ、第１有機ＥＬ素子の劣化による発光の変化を補償することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面に基づいて説明する。図１には、３つのｐ型トランジスタ２，４，５と、保持容量６と、２つの有機ＥＬ素子１，３で構成される画素１１が示されている。
【００１２】
発光に寄与する第１有機ＥＬ素子１と、遮光などされて発光に寄与しない第２有機ＥＬ素子３のカソードは、電源電位ＶＳＳが与えられた全画素共通のカソード電極１０に接続されている。第１有機ＥＬ素子１のアノードは、第１駆動トランジスタ２のドレイン端子に、第２有機ＥＬ素子３のアノードは第２駆動トランジスタ４のドレイン端子と第１駆動トランジスタ２のゲート端子に接続されている。第１駆動トランジスタ２と第２駆動トランジスタ４のソース端子は、電源電圧ＶＤＤが与えられた全画素共通の電源ライン９に接続されている。第２駆動トランジスタ４のゲート端子には、一端が電源ライン９に接続された保持容量６の他端と、ゲートトランジスタ５のソース端子が接続されている。このゲートトランジスタ５のゲート端子はゲートライン７、ドレイン端子はデータライン８に接続されている。
【００１３】
ゲートライン７が選択される（この例では、Ｌｏｗに設定される）と、データライン８に供給されたＨｉｇｈかＬｏｗのデジタル信号が第２駆動トランジスタ４のゲート端子に導かれ、保持容量６に書き込まれる。
【００１４】
データがＬｏｗの場合には、第２駆動トランジスタ４がオンし、第２有機ＥＬ素子３に電流が流れ、そのアノード電位はＶＤＤに近づく。その結果、第１駆動トランジスタ２はオフし、第１有機ＥＬ素子１に電流は流れず、発光しない。すなわち、第１有機ＥＬ素子１は発光せず、第２有機ＥＬ素子３は発光するといったように互いに相補に動作する。その後ゲートライン７は非選択とされるが、この相補の状態は、次にゲートライン７が選択されて、データが書き込まれるまで継続される。
【００１５】
データライン８にＨｉｇｈが供給された場合には、保持容量６に書き込まれたＨｉｇｈ電位により、第２駆動トランジスタ４に流れる電流が減少するため、第２有機ＥＬ素子３のアノード電位は低下する。この第２有機ＥＬ素子３のアノード電位が第１駆動トランジスタ２をオンするのに必要な電圧より低いと第１駆動トランジスタ２がオンし、第１有機ＥＬ素子１に電流が流れて発光する。この場合も、第１有機ＥＬ素子１は発光し、第２有機ＥＬ素子３は発光しないという相補な関係で動作し、ゲートライン７が非選択とされても、次に選択されるまで同じ相補状態を継続する。
【００１６】
ここで、保持容量６に書き込まれたＨｉｇｈ電位は、第２駆動トランジスタ４がある程度電流が流れる値が設定されている。このため、第２有機ＥＬ素子３は実際には微小発光する。しかし、第２有機ＥＬ素子３に流れる電流は、保持容量６にＬｏｗ電位が書き込まれた場合と比較して小さいため、非発光と見なせる。
【００１７】
図２には、同じ有機ＥＬ素子ａ，ｂに同じ定電流ストレスを加えるが、印加頻度をｂ＞ａとして時間に対する駆動電圧（同じ電流を得るのに必要な電圧）の変化が図２Ａに、また所定時間経過後の有機ＥＬ素子ａ，ｂのＩ−Ｖ特性（電流と電圧の関係）の変化が図２Ｂに示されている。定電流ストレス印加頻度は、有機ＥＬ素子ｂのほうが多いため、一般的には有機ＥＬ素子ｂの劣化が早く、定電流を流す駆動電圧が大きくなる。そのため、時間の経過とともにＩ−Ｖ特性も右側にシフトし、電流が流れにくくなる特性に劣化していく。この劣化の過程は図１の第１有機ＥＬ素子１、第２有機ＥＬ素子３の両方に同様に当てはまり、特に第１有機ＥＬ素子１の劣化が焼きつきとなって表示に現れる。
【００１８】
図２Ｂからわかるように、同じ電流Ｉを供給すると、劣化の異なる有機ＥＬ素子ａ，ｂの示す駆動電圧Ｖａ，Ｖｂは異なり、劣化の大きい有機ＥＬ素子ｂのＶｂがＶａよりも大きくなる。したがって同じ電流を与えて、駆動電圧の差を読み取ることで劣化の差を検出できる。
【００１９】
図１の画素１１は、第１有機ＥＬ素子１が発光する際に、第２駆動トランジスタ４が第２有機ＥＬ素子３にある程度の定電流を供給する。図１の画素１１では、この定電流により第２有機ＥＬ素子３の駆動電圧が第１駆動トランジスタ２のゲート電位に与えられるため、第２有機ＥＬ素子３の劣化を第１駆動トランジスタ２のゲート電位に反映できる。
【００２０】
図３には、ｐ型トランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係が示されているが、ゲート電位Ｖｇを変化させると急激にドレイン電流Ｉｄが変化する飽和領域とあまり変化しない線形領域とがある。いずれの場合にもゲート電位Ｖｇを変化させることでドレイン電流Ｉｄを変化させることができ、すなわち第２有機ＥＬ素子３の劣化が大きいときには、第１駆動トランジスタ２のゲート電位Ｖｇは上がるため、ドレイン電流が低下するし、反対に劣化が少ない場合にはゲート電位は下がるため、ドレイン電流が増加するという制御が施される。
【００２１】
再度、図１に示される画素１１の動作を確認すると、第１有機ＥＬ素子１が発光していない際には第２有機ＥＬ素子３には電流が流れ、その劣化が進行する。それに対し、第１有機ＥＬ素子１が発光している場合には第２有機ＥＬ素子３には多少の電流は流れるものの、第１有機ＥＬ素子１が発光しない場合と比較して電流は少なく、その劣化の進行は遅い。したがって、第１有機ＥＬ素子１が発光しない画素は、第２有機ＥＬ素子３の劣化の進行度合いにより、次第に第１駆動トランジスタ２のゲート電位が上昇し、暗くなっていく。第１有機ＥＬ素子１が発光し続けている画素は第２有機ＥＬ素子３の劣化がなく、ゲート電位が同じであっても、第１有機ＥＬ素子１そのものの発光効率が劣化により低下しているため、暗くなる。図１の画素１１によると、発光していない画素も、発光し続けている画素も同様に暗くなるため、発光頻度の違いによる劣化の違いが目立たなくなる。すなわち焼きつきを効果的に抑制できる。発光していなかった画素が次に発光し続けた場合は、第２有機ＥＬ素子３の劣化の進行は止まる。このため、第１駆動トランジスタ２のゲート電位は上昇しないが、第１有機ＥＬ素子１そのものが劣化していくため、同様に暗くなっていく。このように第１有機ＥＬ素子１が発光しようがしまいが、常に相補的に動作し、同様に劣化を記憶する第２有機ＥＬ素子３を導入しているため、第１駆動トランジスタ２を制御することで焼きつきを低減できる。
【００２２】
図１をデジタル的に動作させ、複数のサブフレームやサブ画素を用いて多階調化する場合にはピークの発光強度の補正が全ての階調で同様に作用するため比較的全階調にて焼きつき抑制に効果があるが、アナログ電圧をデータライン８に供給して第２駆動トランジスタを定電流で動作させても焼きつき抑制に効果がある。
【００２３】
すなわち、保持容量６にアナログ電圧を書き込み、第２駆動トランジスタ４を制御して第２有機ＥＬ素子３のアノード電位を制御すればよい。白を表示する場合には第２有機ＥＬ素子３に少ない電流を流し、第１駆動トランジスタ２のゲート電位を低くすると第１有機ＥＬ素子１は明るく発光する。この場合も、第１有機ＥＬ素子１は明るく発光し、第２有機ＥＬ素子３は暗く発光するという相補な関係は維持される。黒を表示する場合には第２有機ＥＬ素子３により電流を流し、第１駆動トランジスタ２のゲート電位を高くすると第１有機ＥＬ素子は暗く発光する。同様に、第１有機ＥＬ素子１と第２有機ＥＬ素子の発光強度の関係は相補である。中間的な明るさを出力する場合でも両者の発光強度の相補関係は維持されるが、アナログ駆動の場合には相補というよりむしろ両者の総和が維持されるような関係で動作する。
【００２４】
カソード電極１０が共通であるため、第１駆動トランジスタ２のゲート電位を適切な値に設定することが難しい場合などには、図４に示されるように第２電源ライン１２を導入し、第２駆動トランジスタ４のソース端子を接続して、第１駆動トランジスタ２のソース端子と別々の電源電圧に設定できるようにしてもよい。この構成によれば、第２電源ライン１２の電圧値を自由に選択することができる。そこで、保持容量６にＬｏｗを書き込み第２駆動トランジスタ４がオンしたときの第２有機ＥＬ素子３のアノード電位を第１駆動トランジスタ２がオフする電位とし、保持容量６に所定階調の電圧を書き込み第２駆動トランジスタ４が少しだけオンしたときの第２有機ＥＬ素子３のアノード電位を第１駆動トランジスタ２がデータに応じた電流を流す電位に容易に設定することができる。
【００２５】
図１と異なり、Ｎ型のトランジスタを用いる場合には例えば図５、図６のように画素１１を構成するとよい。図５には、ダイオードトランジスタ１４とオフトランジスタ１３が電源ライン９とカソード電極１０の間に直列に接続されており、その接続点が第１駆動トランジスタ２のゲート端子に接続されている。これによって、データがＨｉｇｈの時に、第２駆動トランジスタ４がオンして、オフトランジスタ１３がオンして、第１駆動トランジスタ２がオフする。一方、データがＬｏｗの場合、第２駆動トランジスタ４は少しだけ電流を流し、従ってオフトランジスタ１３はオフのままであって、第１駆動トランジスタ２が電流を流す。データに応じたアナログ駆動も可能であり、図４と同様にして、保持容量６、第２駆動トランジスタ４、ダイオードトランジスタ１４の上側を第２電源ライン１２に接続してもよい。このように、図５の例においても、第１有機ＥＬ素子１と第２有機ＥＬ素子３が相補に点灯する動作を実現している。
【００２６】
図６に示される例では第１、第２有機ＥＬ素子１，３のそれぞれのアノードを全画素共通のアノード電極１５としてＶＤＤを供給し、第１有機ＥＬ素子１のカソードに第１駆動トランジスタ２のドレイン端子、第２有機ＥＬ素子３のカソードに第２駆動トランジスタ４のドレイン端子と第１駆動トランジスタ２のゲート端子を接続している。第１、第２駆動トランジスタ２，４のソース端子、並びに保持容量６の一端はＶＳＳが供給される電源ライン９に接続され、保持容量６の他端は第２駆動トランジスタ４のゲート端子とゲートトランジスタ５のソース端子に接続されている。このため、第１有機ＥＬ素子１と第２有機ＥＬ素子３の相補動作が実現される。
【００２７】
このように、アモルファスシリコンなどのＮ型トランジスタを用いても同様に焼きつきの補正が成され、焼きつきを効果的に抑制できる。
【００２８】
図７には、有機ＥＬパネル２２の全体構成が示してある。表示アレイ１６には、画素１１がマトリクス状に配置されている。データライン８が画素の列に対応して設けられ、それぞれのデータライン８を各色のデータバス２０に接続するバススイッチ１７が設けられている。
【００２９】
列シフトレジスタ１８により、バススイッチ１７を順に選択してデータライン８とデータバス２０とを接続していくことで、各データライン８に各色のデータが順次供給される。また、行シフトレジスタ１９によって、ゲートライン７を順次選択することで、該当する行の画素１１にデータライン８上のデータが供給される。また、列シフトレジスタ１８、行シフトレジスタ１９、データバス２０へ制御信号やデータは、入力パッド２１（２１−１〜２１−３）入力される。
【００３０】
入力パッド２１−３から入力される制御信号により、行シフトレジスタ１９があるラインのゲートライン７を選択すると、列シフトレジスタは左から右へバススイッチ１７を選択し、データライン８とデータバス２０を順に接続していく。同時に入力パッド２１−２から入力されるＲＧＢの映像データは選択されたデータライン８に供給され、画素１１にＲＧＢそれぞれのデータが書き込まれ、そのデータに応じて発光強度がサブフレームやサブ画素を用いてデジタル的に、もしくはアナログ的に制御される。なお、図７の例は、画素１１、列シフトレジスタ１８、行シフトレジスタ１９、バススイッチ１７を同一基板上に構成して、画素単位で書き込む例であるが、列シフトレジスタをドライバＩＣなどに導入して、外付けで有機ＥＬパネル２２に実装し、ライン単位でデータライン８に書き込んでもよい。
【００３１】
画素１１は、このような通常のアクティブマトリクス駆動を行うことで、画素１１に導入されている２つの有機ＥＬ素子が相補に動作し、有機ＥＬ素子に対応した補正を自動的に行うため、外部に余計な回路を導入する必要がなく、低コストに実現できる。
【図面の簡単な説明】
【００３２】
【図１】実施形態に係る画素回路の構成を示す図である。
【図２Ａ】有機ＥＬ素子の劣化のアノード電圧への影響を示す図である。
【図２Ｂ】有機ＥＬ素子の劣化のＩ−Ｖ特性への影響を示す図である。
【図３】トランジスタのゲート電圧とドレイン電流の関係を示す図である。
【図４】他の実施形態に係る画素回路の構成を示す図である。
【図５】さらに他の実施形態に係る画素回路の構成を示す図である。
【図６】さらに他の実施形態に係る画素回路の構成を示す図である。
【図７】表示パネルの全体構成を示す図である。
【符号の説明】
【００３３】
１  第１有機ＥＬ素子、２  第１駆動トランジスタ、３  第２有機ＥＬ素子、４  第２駆動トランジスタ、５  ゲートトランジスタ、６  保持容量、７  ゲートライン、８  データライン、９  電源ライン、１０  カソード電極、１１  画素、１２  第２電源ライン、１３  オフトランジスタ、１４  ダイオードトランジスタ、１５  アノード電極、１６  表示アレイ、１７  バススイッチ、１８  列シフトレジスタ、１９  行シフトレジスタ、２０  データバス、２１  入力パッド、２２  有機ＥＬパネル。
【図１】
0005015714.tif 000002
【図２Ａ】
0005015714.tif 000003
【図２Ｂ】
0005015714.tif 000004
【図３】
0005015714.tif 000005
【図４】
0005015714.tif 000006
【図５】
0005015714.tif 000007
【図６】
0005015714.tif 000008
【図７】
0005015714.tif 000009