(57)【特許請求の範囲】
【請求項１】
相対的に低振幅の入力信号が所定の周期のデータサイクルで入力される入力端子と、
出力端子と、
第１の電圧を与える第１の給電端子と前記出力端子との間に接続され、前記入力信号が第１の値の場合、前記出力端子を前記第１電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、前記入力信号が前記第１の値の相補値の場合、前記出力端子を前記第２電圧レベルに設定する第２のレベルシフタと、
前記所定の周期のデータサイクルにおいて前記入力信号の変化が期待される時刻の直前における前記出力端子が前記第１電圧レベルであることが検出されると、前記入力信号の変化が期待される時刻を含む所定期間、前記第１のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、前記入力信号の変化が期待される時刻以降の前記入力信号が前記第１の値の相補値の場合、前記第２のレベルシフタは、前記第１のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第２電圧レベルに設定する、ことを特徴とするレベルシフト回路。
【請求項２】
前記帰還制御部は、前記所定の周期のデータサイクルにおいて前記入力信号の変化が期待される時刻の直前における前記出力端子が前記第２電圧レベルであることが検出されると、前記入力信号の変化が期待される時刻を含む前記所定期間、前記第２のレベルシフタを非活性状態とする制御をさらに行い、
前記入力信号の変化が期待される時刻以降の前記入力信号が前記第１の値の場合、前記第１のレベルシフタは、前記第２のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第１電圧レベルに設定する、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第２のレベルシフタには、前記第１のレベルシフタに入力される前記入力信号の相補信号が入力される、ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記第１のレベルシフタは、
前記第１の給電端子と前記第２の給電端子との間に、前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、
前記第１の給電端子と前記出力端子との間に接続された第４のトランジスタと、
を備え、
前記第１のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされ、
前記第２のトランジスタは、制御端子が前記第１電圧レベルに対応する第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされ、
前記第３及び第４のトランジスタはそれぞれ、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされ、
前記第４のトランジスタの制御端子は、前記第２及び第３のトランジスタの接続点に接続され、
前記帰還制御部は、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第１及び第２のスイッチを備え、
前記第１のレベルシフタの前記第２及び第３のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に接続される、ことを特徴とする請求項１乃至３のいずれか一に記載のレベルシフト回路。
【請求項５】
前記第１のレベルシフタは、
前記第１の給電端子と前記第２の給電端子との間に、前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、
前記第１の給電端子と前記出力端子との間に接続された第４のトランジスタと、
を備え、
前記第１のトランジスタは、制御端子が前記第１電圧レベルに対応する第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされ、
前記第２のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされ、
前記第３及び第４のトランジスタはそれぞれ、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされ、
前記第４のトランジスタの制御端子は、前記第２及び第３のトランジスタの接続点に接続され、
前記帰還制御部は、
一端が共通接続され、他端が、それぞれ、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答してそれぞれオン・オフ制御される第１及び第２のスイッチを備え、
前記第１のレベルシフタの前記第１及び第３のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に接続される、ことを特徴とする請求項１乃至３のいずれか一に記載のレベルシフト回路。
【請求項６】
前記第２のレベルシフタは、
前記出力端子と前記第２の給電端子との間に接続された第５のトランジスタを備え、
前記第５のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる、ことを特徴とする請求項１乃至５のいずれか一に記載のレベルシフト回路。
【請求項７】
前記第２のレベルシフタは、
前記第１の給電端子と前記第２の給電端子との間に前記第２の給電端子側から順に直列接続された第５乃至第７のトランジスタと、
前記出力端子と前記第２の給電端子との間に接続された第８のトランジスタと、
入力端が前記第６及び第７のトランジスタの接続点に接続され、出力端が前記第８のトランジスタの制御端子に接続された第１のインバータと、
前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に入力端が接続された第２のインバータと、
を備え、
前記第６のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされ、
前記第５、第８のトランジスタはそれぞれ、制御端子が前記第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされ、
前記第７のトランジスタは、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされ、
前記第５及び第７のトランジスタの制御端子は共通接続され、前記第２のインバータの出力端に接続されている、ことを特徴とする請求項４又は５記載のレベルシフト回路。
【請求項８】
前記第２のレベルシフタは、
前記第１の給電端子と前記第２の給電端子との間に前記第２の給電端子側から順に直列接続された第５乃至第７のトランジスタと、
前記出力端子と前記第２の給電端子との間に接続された第８のトランジスタと、
入力端が前記第６及び第７のトランジスタの接続点に接続され、出力端が前記第８のトランジスタの制御端子に接続された第１のインバータと、
前記帰還制御部の前記第１及び第２のスイッチの前記共通接続された一端に入力端が接続された第２のインバータと、
を備え、
前記第５のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされ、
前記第６、第８のトランジスタはそれぞれ、制御端子が前記第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされ、
前記第７のトランジスタは、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされ、
前記第６及び第７のトランジスタの制御端子は共通接続され、前記第２のインバータの出力端に接続されている、ことを特徴とする請求項４又は５記載のレベルシフト回路。
【請求項９】
前記第１、第２のスイッチの制御期間が、第１乃至第３の期間を有し、
前記第１の期間と前記第２の期間と前記第３の期間の時間の合計が、前記入力信号の前記所定の周期のデータサイクルの１周期と同じ長さとされ、
前記第１の期間では、前記制御信号に基づき、前記第１のスイッチはオン、前記第２のスイッチはオフとされ、
前記第２の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオフとされ、
前記第３の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオンとされ、
前記第２の期間内に前記入力信号が入力される、ことを特徴とする請求項４乃至８のいずれか一に記載のレベルシフト回路。
【請求項１０】
前記第１の期間と前記第２の期間の合計は、前記第３の期間よりも短い、ことを特徴とする請求項９記載のレベルシフト回路。
【請求項１１】
第１の電圧を与える第１の給電端子と、第２の電圧を与える第２の給電端子との間に前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、
前記第１の給電端子と出力端子との間に接続された第４のトランジスタと、
前記出力端子と前記第２の給電端子との間に接続された第５のトランジスタと、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第１及び第２のスイッチと、
を備え、
前記第１、第２、第５のトランジスタは第１導電型とされ、
前記第３及び第４のトランジスタは第２導電型とされ、
前記第１及び第２のトランジスタの一方の制御端子には、前記出力端子の信号に対して相対的に低振幅の入力信号が入力され、
前記第５のトランジスタの制御端子には、前記入力信号の相補信号が入力され、
前記第４のトランジスタの制御端子は、前記第２及び第３のトランジスタの接続点に接続され、
前記第１及び第２のトランジスタの他方の制御端子と前記第３のトランジスタの制御端子は共通接続され、前記第１及び第２のスイッチの共通接続された前記一端に接続され、
前記入力信号が所定の周期のデータサイクルで入力され、
前記第１、第２のスイッチの制御期間が、第１乃至第３の期間を備え、
前記第１の期間と前記第２の期間と前記第３の期間の時間の合計が、前記入力信号の前記所定の周期のデータサイクルの１周期と同じ長さとされ、
前記第１の期間では、前記制御信号に基づき、前記第１のスイッチはオン、前記第２のスイッチはオフとされ、
前記第２の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオフとされ、
前記第３の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオンとされ、
前記第２の期間内に前記入力信号が入力される、ことを特徴とするレベルシフト回路。
【請求項１２】
転送信号を転送するシフトレジスタの対応する段からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路群と、
前記レベルシフト回路群の出力を受け、表示パネルの走査線を駆動するバッファと、
を備え、
前記レベルシフト回路として請求項１乃至１１のいずれか一に記載のレベルシフト回路を備えた走査ドライバ。
【請求項１３】
基準信号とタイミング制御信号を受け、前記第１電圧レベルと前記第２電圧レベルで規定される振幅の前記制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１２記載の走査ドライバ。
【請求項１４】
デジタルデータをラッチするラッチ回路からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路と、
前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、
前記レベルシフト回路として請求項１乃至１１のいずれか一に記載のレベルシフト回路を備えたデータドライバ。
【請求項１５】
基準信号とタイミング制御信号を受け、前記第１電圧レベルと前記第２電圧レベルで規定される振幅の前記制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１４記載のデータドライバ。
【請求項１６】
請求項１２又は１３記載の走査ドライバを備えた表示装置。
【請求項１７】
請求項１４又は１５記載のデータドライバを備えた表示装置。
【請求項１８】
請求項１乃至１１のいずれか一に記載のレベルシフト回路を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路及びそれを用いたドライバと表示装置に関する。
【背景技術】
【０００２】
近時、表示装置の分野では液晶表示装置や有機ＥＬ素子を用いたディスプレイなど様々な表示デバイスを用いたディスプレイが開発されている。これらの表示装置には、高画質化（多階調化）が求められており、走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ、及び、表示パネルのデータ線を階調信号で駆動するカラムドライバの各出力部は高電圧化が求められている。
【０００３】
その一方、表示コントローラーからロウドライバ（走査ドライバ）及びカラムドライバ（データドライバ）へ供給される各種制御信号及び映像データ信号は、少ない配線数で高速転送、低ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）等が求められており、それらの信号は低振幅化されつつある。またロウドライバ及びカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴い、ロジック回路の電源電圧は低電圧化の傾向にある。すなわち、ロウドライバ及びカラムドライバは、入力部では低電圧化、出力部では高電圧化が求められている。
【０００４】
このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。
【０００５】
図１３は、低振幅信号を高振幅信号に変換するレベルシフト回路の典型的な構成の一例を示す図である（後記特許文献１参照）。このレベルシフト回路は、低電圧の信号ＩＮを受けて高電圧の出力信号とＯＵＴ、ＯＵＴの逆相信号ＯＵＴＢを出力する。ソースが電源端子ＶＤＤ３に接続され、ゲートが出力端子Ｗ２、Ｗ１にそれぞれ接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、出力端子Ｗ１、Ｗ２の充電素子として機能するＰチャネルＭＯＳトランジスタＰ１、Ｐ２を備えている。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２は、ゲートに、出力端子Ｗ２、Ｗ１から出力される高振幅の出力信号ＯＵＴ、ＯＵＴＢをそれぞれ受ける。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳの絶対値は最大で｜ＶＳＳ−ＶＤＤ３｜である。また、ソースが電源端子ＶＳＳに接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、ゲートに低電圧の入力信号ＩＮとその反転信号（ともに低振幅信号）を受けるＮチャネルＭＯＳトランジスタＮ１、Ｎ２は、出力端子Ｗ１、Ｗ２の放電素子として機能する。
【０００６】
放電素子Ｎ１、Ｎ２のゲート・ソース間電圧は最大で入力信号ＩＮの振幅とされており、放電素子Ｎ１、Ｎ２の放電能力は、ゲート・ソース間電圧ＶＧＳの絶対値が最大で｜ＶＳＳ−ＶＤＤ３｜の充電素子Ｐ１、Ｐ２の充電能力に比べて低い。放電素子Ｎ１、Ｎ２、充電素子Ｐ１、Ｐ２のドレイン電流は、例えば（ゲート・ソース間電圧−閾値）の２乗に比例し、オン時のゲート・ソース間電圧が大きな値に設定される充電素子Ｐ１、Ｐ２のドレイン電流のほうが放電素子Ｎ１、Ｎ２のドレイン電流よりも大きい。
【０００７】
そこで、放電素子Ｎ１、Ｎ２の放電能力を高めるには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比；Ｗ：チャネル幅、Ｌ：チャネル長）を十分大きくする必要がある。
【０００８】
ところで、放電素子Ｎ１、Ｎ２の放電能力は充電素子Ｐ１、Ｐ２の充電能力を上回るように設定されなければならない。これは、放電動作を考えれば容易に理解できる。
【０００９】
具体例として、例えば出力端子Ｗ１、Ｗ２がそれぞれＶＤＤ３（Ｈｉｇｈ電位）、ＶＳＳ（Ｌｏｗ電位）の状態（初期状態）からの変化を考える。この状態では、充電素子Ｐ１がオン、充電素子Ｐ２がオフとなっている。また入力信号ＩＮはＬｏｗであり、放電素子Ｎ１はオフ、放電素子Ｎ２はオンである。
【００１０】
ここで、入力信号ＩＮがＬｏｗからＨｉｇｈへ変化すると、放電素子Ｎ１がオン、放電素子Ｎ２はオフになる。しかし、入力信号ＩＮの低振幅のＬｏｗからＨｉｇｈへの変化直後の充電素子Ｐ１はオンしたままであるため、放電素子Ｎ１が出力端子Ｗ１をＬｏｗ（ＶＳＳ）に変化させるには、放電素子Ｎ１の放電能力（ＮチャネルＭＯＳトランジスタＮ１のドレイン電流）が、充電素子Ｐ１の充電能力（ＰチャネルＭＯＳトランジスタＰ１のドレイン電流）を上回ることが必要である。
【００１１】
したがって、図１３のレベルシフト回路を正常に動作させるためには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比）を十分大きくするとともに、充電素子Ｐ１、Ｐ２の素子サイズ（Ｗ／Ｌ比）を十分小さくして、放電能力が充電能力を上回るように設定しなければならない。
【００１２】
すなわち、図１３のレベルシフト回路の放電素子を構成する各素子サイズが大きく、面積が大きくなる。特に、入力信号ＩＮが低電圧化すると、充電素子Ｎ１、Ｎ２の放電能力が相対的に下がるため、回路面積は、更に増加することになる。
【００１３】
また、放電素子Ｎ１、Ｎ２の放電能力が充電素子Ｐ１、Ｐ２の充電能力を十分上回るようなトランジスタ・サイズの設定が難しくなる。
【００１４】
放電素子Ｎ１、Ｎ２のＷ／Ｌ比を大きくした場合、寄生容量の増加等によりレベルシフト動作は遅くなり、Ｎ１、Ｐ１が同時にオン状態、あるいはＮ２、Ｐ２が同時にオン状態となる期間が長引き、過渡的に流れる貫通電流が増加して、消費電力が増大するという問題も生じる。
【００１５】
図１４は、シングルエンドのレベルシフト回路の構成を示す図である（後記特許文献２参照）。出力段のドライバ１２と、プリドライバ１４と、帰還用のＰチャネルＭＯＳトランジスタ１６と、補償用のＮチャネルＭＯＳトランジスタ１８と、補償用ＮチャネルＭＯＳトランジスタ３２を備えている。出力段のドライバ１２はＰチャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳトランジスタ２２を備え、プリドライバ１４の出力信号に応じて出力端子ＯＵＴ１を駆動する。ＰチャネルＭＯＳトランジスタ２０は高電位の電源ＶＣＣＨと出力端子ＯＵＴ１との間に接続され、ＮチャネルＭＯＳトランジスタ２２は出力端子ＯＵＴ１とグランドとの間に接続され、ＰチャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳトランジスタ２２のゲートはそれぞれ内部ノードＮ１１、Ｎ１２に接続されている。プリドライバ１４は、ＰチャネルＭＯＳトランジスタ２４とＮチャネルＭＯＳトランジスタ２６、及びＮチャネルＭＯＳトランジスタ２８を備え、入力端子ＩＮ１に与えられた信号に応じて内部ノードＮ１１、Ｎ１２を駆動する。ＰチャネルＭＯＳトランジスタ２４は低電位の電源ＶＣＣＬと内部ノードＮ１２との間に接続され、ＮチャネルＭＯＳトランジスタ２６とＮチャネルＭＯＳトランジスタ２８はそれぞれ内部ノードＮ１２とＮ１１とグランドとの間に接続されている。ＰチャネルＭＯＳトランジスタ２４、ＮチャネルＭＯＳトランジスタ２６、２８のゲートは共に入力端子ＩＮ１に接続されている。帰還用ＰチャネルＭＯＳトランジスタ１６は、高電位の電源ＶＣＣＨと内部ノードＮ１１との間に接続され、ゲートは出力端子ＯＵＴ１に接続され、出力端子ＯＵＴ１にドライブされた信号に応じて内部ノードＮ１１をＨｉｇｈレベル（高電位の電源電圧ＶＣＣＨ）にドライブする。補償用ＮチャネルＭＯＳトランジスタ１８は、高電位の電源ＶＣＣＨと内部ノードＮ１１との間に接続され、ゲートは内部ノードＮ１２に接続され、プリドライバ１４の出力信号に応じて、内部ノードＮ１１をＨｉｇｈレベル（低電位の電源電圧ＶＣＣＬ−ＮチャネルＭＯＳトランジスタ１８のしきい値電圧ＶＴＨ）にドライブする。ＮチャネルＭＯＳトランジスタ３２は、高電位の電源ＶＣＣＨと出力端子ＯＵＴ１との間に接続され、ゲートは入力端子ＩＮ１に接続されている。
【００１６】
このレベルシフト回路は、内部ノードＮ１１と出力ノードＯＵＴ１のそれぞれと高電位電源ＶＣＣＨとの間に補償用ＮチャネルＭＯＳトランジスタ１８、３２を接続し、入力信号ＩＮ１がＬｏｗレベルからＨｉｇｈレベルに変化するとき、補償用トランジスタ３２が出力ノードＯＵＴ１の高電圧への電位上昇を加速させ、ＩＮ１がＨｉｇｈレベルからＬｏｗレベルに変化するとき、補償用トランジスタ１８がノードＮ１１の電位上昇を加速させることでレベルシフト動作を速める。
【００１７】
【特許文献１】特開２００１−２９８３５６号公報
【特許文献２】特開平９−９３１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以下、本発明による関連技術の分析結果を与える。
【００１９】
図１３のレベルシフト回路においては、充電動作時に、過渡的に発生する放電電流により、充電動作が妨げられることで、レベルシフト動作が遅くなったり、過渡的に生じる貫通電流により消費電力が増加する、という問題がある。
【００２０】
そして、上記問題を解消しようとすると、素子サイズが大となる。さらに、入力信号の電圧レベル（振幅）の低下により、上記問題（レベルシフト動作が遅くなる、貫通電流の増大等）は、更に、顕在化する。一方、素子サイズを大きくしたとしても、そのサイズにはおのずから限界があり、したがって、上記問題の解決は困難である。
【００２１】
また、図１４のレベルシフト回路においては、低位電源ＶＣＣＬと高位電源ＶＣＣＨが比較的近い電圧の場合には、高速動作の効果があるが、高位電源ＶＣＣＨが低位電源ＶＣＣＬよりも十分高い電圧の場合には、レベルシフと動作の遅延や、面積増加の問題が生じる。以下、この問題について図１４を参照してより具体的に説明する。
【００２２】
初期状態として、入力信号ＩＮ１及び出力ＯＵＴ１がＧＮＤ、ノードＮ１１がＶＣＣＨとする。このときノードＮ１２はＶＣＣＬとされ、ＮチャネルＭＯＳトランジスタ２２はオン、ＰチャネルＭＯＳトランジスタ２０はオフとされる。初期状態から入力信号ＩＮ１がＶＣＣＬに変化すると、ＣＭＯＳインバータをなすトランジスタ２４、２６により、ノードＮ１２はＧＮＤに変化し、ＮチャネルＭＯＳトランジスタ２２をオフする。またゲートに入力信号ＩＮ１を受ける補償用ＮチャネルＭＯＳトランジスタ３２は、ソースフォロワ動作により、出力ＯＵＴ１を電源ＶＣＣＬから補償用トランジスタ３２の閾値電圧ＶＴＨ分低い電位（ＶＣＣＬ−ＶＴＨ）まで引き上げる。さらに出力ＯＵＴ１が電源ＶＣＣＨまで変化するには、ノードＮ１１の電圧低下によってＰチャネルＭＯＳトランジスタ２０がオンとならなければならない。ノードＮ１１がＶＤＤＨからＧＮＤへ低下するためには、入力信号ＩＮをゲートに受けるＮチャネルＭＯＳトランジスタ２８のドレイン電流（放電電流）が、出力ＯＵＴ１をゲートに受けるＰチャネルＭＯＳトランジスタ１６のドレイン電流（充電電流）よりも大きくなくてはならない。
このとき、ＮチャネルＭＯＳトランジスタ２８のゲート・ソース間電圧はＶＣＣＬで、ＰチャネルＭＯＳトランジスタ１６のゲート・ソース間電圧の絶対値は、（ＶＣＣＨ−ＶＣＣＬ＋ＶＴＨ）とされる。
低位電源ＶＣＣＬと高位電源ＶＣＣＨが比較的近い電圧の場合として、例えば、ＶＣＣＨ＝５Ｖ、ＶＣＣＬ＝３Ｖ、ＶＴＨ＝１Ｖとすると、ＮチャネルＭＯＳトランジスタ２８及びＰチャネルＭＯＳトランジスタ１６のゲート・ソース間電圧（絶対値）は共に３Ｖとなり、それぞれのチャネル長Ｌに対するチャネル幅Ｗの比の調整により、ＮチャネルＭＯＳトランジスタ２８のドレイン電流（放電電流）をＰチャネルＭＯＳトランジスタ１６のドレイン電流（充電電流）よりも大きくすることは、容易にできる。
しかし、高位電源ＶＣＣＨが低位電源ＶＣＣＬよりも十分高い電圧の場合として、例えばＶＣＣＨ＝１８Ｖ、ＶＣＣＬ＝３Ｖ、ＶＴＨ＝１Ｖとすると、ＮチャネルＭＯＳトランジスタ２８及びＰチャネルＭＯＳトランジスタ１６のゲート・ソース間電圧（絶対値）は、それぞれ３Ｖ、１６Ｖとなる。この場合、ＮチャネルＭＯＳトランジスタ２８のドレイン電流（放電電流）を、ＰチャネルＭＯＳトランジスタ１６のドレイン電流（充電電流）より大きくするためには、ＮチャネルＭＯＳトランジスタ２８のチャネル幅Ｗを十分大きく、ＰチャネルＭＯＳトランジスタ１６のチャネル長Ｌを十分大きくしなければならない。
同様に、高位電源ＶＣＣＨが低位電源ＶＣＣＬよりも十分高い電圧の場合、入力信号ＩＮ１のＶＣＣＬからＧＮＤへの変化に伴って出力ＯＵＴ１がＶＣＣＨからＧＮＤへ変化するためには、ＮチャネルＭＯＳトランジスタ２２のチャネル幅Ｗを十分大きく、ＰチャネルＭＯＳトランジスタ２０のチャネル長Ｌを十分大きくしなければならない。
すなわち、図１４のレベルシフト回路においては、低振幅の入力信号を十分高振幅の信号にレベルシフトさせる場合、図１３の場合と同様に、回路面積の増加や過渡的な貫通電流の発生による消費電力増加、貫通電流による動作遅延の問題がある。
【００２３】
したがって、本発明の目的は、低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供することにある。
【００２４】
また、本発明の他の目的は、多数のレベルシフト回路を必要とする多出力ドライバにおいて、高速動作を実現しながら、低消費電力、省面積（低コスト）を実現可能とするドライバ及び該ドライバを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００２５】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２６】
本発明の１つの側面（アスペクト）によれば、第１の電圧を与える第１の給電端子と出力端子との間に接続され、入力端子に入力される入力信号（振幅は出力信号の振幅よりも小）が第１の値の場合、前記出力端子を前記第１電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、前記入力信号が前記第１の値の相補値の場合、前記出力端子を前記第２電圧レベルに設定する第２のレベルシフタと、
入力される制御信号に基づき、前記出力端子の出力信号の相補信号と前記出力端子の出力信号の一方を選択するか又はともに非選択とする切替を行い、選択した信号を、前記第１のレベルシフタ、又は、前記第１及び第２のレベルシフタに対して、活性化を制御する信号として供給し、前記第１のレベルシフタと前記第２のレベルシフタの少なくとも一方のレベルシフト作用を非活性化させる制御を行う帰還制御部と、を備えたレベルシフト回路が提供される。
【００２７】
本発明に係るレベルシフト回路においては、
第１の電圧を与える第１の給電端子と出力端子との間に接続され、入力端子に入力される入力信号（振幅は出力信号の振幅よりも小）が第１の値の場合、前記出力端子を前記第１電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、前記入力信号が前記第１の値の相補値の場合、前記出力端子を前記第２電圧レベルに設定する第２のレベルシフタと、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第１電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第１のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、前記所定の期間に入力された前記入力信号が前記出力端子を前記第２電圧レベルとする値の場合、前記第２のレベルシフタは、前記第１のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第２電圧レベルに設定する。
【００２８】
本発明に係るレベルシフト回路において、
第１の電圧を与える第１の給電端子と出力端子との間に接続され、入力端子に入力される入力信号が第１の値の場合、前記出力端子を前記第１電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、前記入力信号が前記第１の値の相補値の場合、前記出力端子を前記第２電圧レベルに設定する第２のレベルシフタと、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第１電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第１のレベルシフタを非活性状態とし、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第２電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第２のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、
前記所定の期間に入力された前記入力信号が前記出力端子を前記第２電圧レベルとする値の場合、前記第２のレベルシフタは、前記第１のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第２電圧レベルに設定し、
前記所定の期間に入力された前記入力信号が前記出力端子を前記第１電圧レベルとする値の場合、前記第１のレベルシフタは、前記第２のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第１電圧レベルに設定する。
【００２９】
本発明に係るレベルシフト回路において、前記第２のレベルシフタには、前記第１のレベルシフタに入力される前記入力信号の相補信号が入力される。
【００３０】
本発明に係るレベルシフト回路において、前記第１のレベルシフタは、前記第１の給電端子と前記第２の給電端子との間に、前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、前記第１の給電端子と前記出力端子との間に接続された第４のトランジスタと、を備えている。前記第１のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第１の値（論理値）のときオン、前記第１の値の相補値のときオフする第１導電型とされる。前記第２のトランジスタは、制御端子が前記第１電圧レベルに対応する第２の値（論理値）のときオン、前記第２の値の相補値のときオフする第１導電型とされる。前記第３及び第４のトランジスタはそれぞれ、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされる。前記第４のトランジスタの制御端子は、前記第２及び第３のトランジスタの接続点に接続される。前記帰還制御部は、一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第１及び第２のスイッチを備えている。前記第１のレベルシフタの前記第２及び第３のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に接続される。
【００３１】
本発明に係るレベルシフト回路において、第１のレベルシフト回路は、前記第１の給電端子と前記第２の給電端子との間に、前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、前記第１の給電端子と前記出力端子との間に接続された第４のトランジスタと、を備えている。前記第１のトランジスタは、制御端子が前記第１電圧レベルに対応する第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされる。前記第２のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる。前記第３及び第４のトランジスタはそれぞれ、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされる。前記第４のトランジスタの制御端子は、前記第２及び第３のトランジスタの接続点に接続される。前記帰還制御部は、一端が共通接続され、他端が、それぞれ、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答してそれぞれオン・オフ制御される第１及び第２のスイッチを備えている。前記第１のレベルシフタの前記第１及び第３のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に接続される。
【００３２】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記出力端子と前記第２の給電端子との間に接続された第５のトランジスタを備え、前記第５のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる。
【００３３】
本発明に係るレベルシフト回路において、前記第１、第２のスイッチの制御期間が、第１乃至第３の期間を有し、前記第１の期間と前記第２の期間と前記第３の期間の時間の合計が、前記入力信号の周期と同じ長さとされ、
前記第１の期間では、前記制御信号に基づき、前記第１のスイッチはオン、前記第２のスイッチはオフとされ、
前記第２の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオフとされ、
前記第３の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオンとされ、前記第２の期間内に前記入力信号が入力される。
【００３４】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第１の給電端子と前記第２の給電端子との間に前記第２の給電端子側から順に直列接続された第５乃至第７のトランジスタと、前記出力端子と前記第２の給電端子との間に接続された第８のトランジスタと、入力端が前記第６及び第７のトランジスタの接続点に接続され、出力端が前記第８のトランジスタの制御端子に接続された第１のインバータと、前記帰還制御部の前記第１及び第２のスイッチの共通接続された前記一端に入力端が接続された第２のインバータと、を備えている。前記第６のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる。前記第５、第８のトランジスタはそれぞれ、制御端子が前記第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされる。前記第７のトランジスタは、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされる。前記第５及び第７のトランジスタの制御端子は共通接続され、前記第２のインバータの出力端に接続されている。
【００３５】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第１の給電端子と前記第２の給電端子との間に前記第２の給電端子側から順に直列接続された第５乃至第７のトランジスタと、前記出力端子と前記第２の給電端子との間に接続された第８のトランジスタと、入力端が前記第６及び第７のトランジスタの接続点に接続され、出力端が前記第８のトランジスタの制御端子に接続された第１のインバータと、前記帰還制御部の前記第１及び第２のスイッチの前記共通接続された一端に入力端が接続された第２のインバータと、を備えている。前記第５のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる。前記第６、第８のトランジスタはそれぞれ、制御端子が前記第２の値のときオン、前記第２の値の相補値のときオフする第１導電型とされる。前記第７のトランジスタは、制御端子が前記第２の値の相補値のときオン、前記第２の値のときオフする第２導電型とされる。前記第６及び第７のトランジスタの制御端子は共通接続され、前記第２のインバータの出力端に接続される。
【００３６】
本発明に係るレベルシフト回路において、第１の電圧を与える第１の給電端子と、第２の電圧を与える第２の給電端子との間に前記第２の給電端子側から順に直列接続された第１乃至第３のトランジスタと、
前記第１の給電端子と出力端子との間に接続された第４のトランジスタと、
前記出力端子と前記第２の給電端子との間に接続された第５のトランジスタと、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第１及び第２のスイッチと、
を備えている。前記第１、第２、第５のトランジスタは第１導電型とされる。前記第３及び第４のトランジスタは第２導電型とされる。前記第１及び第２のトランジスタの一方の制御端子には、前記出力端子の信号に対して相対的に低振幅の入力信号が入力され、前記第５のトランジスタの制御端子には、前記入力信号の相補信号が入力される。前記第１及び第２のトランジスタの他方の制御端子と前記第３のトランジスタの制御端子は共通接続され、前記第１及び第２のスイッチの共通接続された前記一端に接続される構成としてもよい。本発明に係るレベルシフト回路において、前記入力信号が所定の周期で入力され、前記第１、第２のスイッチの制御期間が、第１乃至第３の期間を有する。前記第１の期間と前記第２の期間と前記第３の期間の時間の合計が、前記入力信号の周期と同じ長さとされる。前記第１の期間では、前記制御信号に基づき、前記第１のスイッチはオン、前記第２のスイッチはオフとされ、前記第２の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオフとされ、前記第３の期間では、前記制御信号に基づき、前記第１のスイッチはオフ、前記第２のスイッチはオンとされ、前記第２の期間内に前記入力信号が入力される構成としてもよい。
【００３７】
本発明によれば、転送信号を転送するシフトレジスタの対応する段からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路群と、前記レベルシフト回路群の出力を受け表示パネルの走査線を駆動するバッファとを備え、前記レベルシフト回路として、前記本発明に係るレベルシフト回路を備えた走査ドライバが提供される。
【００３８】
本発明によれば、デジタルデータをラッチするラッチ回路からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路と、前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、前記レベルシフト回路として前記本発明に係るレベルシフト回路を備えたデータドライバが提供される。
【００３９】
本発明によれば、上記走査ドライバを備えた表示装置が提供される。本発明によれば、上記データドライバを備えた表示装置が提供される。
【発明の効果】
【００４０】
本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、低振幅の入力信号を高速に高振幅信号に変換することができる。
【００４１】
また、本発明によれば、多数のレベルシフト回路を必要とする多出力ドライバ、該ドライバを備えた表示装置において、高速動作、低消費電力、省面積（低コスト）を実現する。
【発明を実施するための最良の形態】
【００４２】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の１つの形態によれば、レベルシフト回路（図１参照）は、第１の電圧（ＶＥ１）を与える第１の給電端子（Ｅ１）と出力端子（４）との間に接続され、入力端子（１）に入力される入力信号（ＩＮ）が第１の値の場合、出力端子（４）を第１電圧レベル（ＶＥ１）に設定する第１のレベルシフタ（１０）と、第２の電圧（ＶＥ２）を与える第２の給電端子（Ｅ２）と出力端子（４）との間に接続され、前記入力信号（ＩＮ）が前記第１の値の相補値の場合、前記出力端子（４）を第２電圧レベル（ＶＥ２）に設定する第２のレベルシフタ（２０）と、入力される制御信号（Ｓ１、Ｓ２）に基づき、出力端子（４）の出力信号（ＯＵＴ）の相補信号（ＯＵＴＢ）と出力端子（４）の出力信号（ＯＵＴ）の一方を選択するか又はともに非選択とする切替を行い、選択した信号を、第１のレベルシフタ（１０）、又は、第１及び第２のレベルシフタ（１０、２０）に対して、活性化を制御する信号（Ｓ３）として供給し、第１のレベルシフタ（１０）と第２のレベルシフタ（２０）の少なくとも一方を非活性化させる制御を行う帰還制御部（３０）と、を備えている。
【００４３】
本発明に係るレベルシフト回路の１つの形態においては、第１の電圧（ＶＥ１）を与える第１の給電端子（Ｅ１）と出力端子（４）との間に接続され、入力端子（１）に入力される入力信号（ＩＮ）が第１の値の場合、出力端子（４）を前記第１電圧レベル（ＶＥ１）に設定する第１のレベルシフタ（１０）と、第２の電圧（ＶＥ２）を与える第２の給電端子（Ｅ２）と出力端子（４）との間に接続され、入力信号（ＩＮ）が前記第１の値の相補値の場合、前記出力端子（４）を前記第２電圧レベル（ＶＥ２）に設定する第２のレベルシフタ（２０）と、入力端子（１）に入力信号（ＩＮ）が入力される直前における出力端子（４）が第１電圧レベル（ＶＥ１）であることが検出されると、入力信号（ＩＮ）が入力される時点を含む所定期間、第１のレベルシフタ（１０）を非活性状態とする制御を行う帰還制御部（３０）と、を備え、所定の期間に入力された前記入力信号が出力端子（４）を前記第２電圧レベル（ＶＥ）とする値（前記第１の値の相補値）の場合、第２のレベルシフタ（２０）は、第１のレベルシフタ（１０）の第１電圧レベルへのレベルシフト作用が非活性化された状態で、出力端子（４）を第２電圧レベル（ＶＥ２）に設定する。
【００４４】
本発明に係るレベルシフト回路の１つの形態においては、帰還制御部（３０）は、入力端子（１）に入力信号（ＩＮ）が入力される直前における出力端子（４）が第１電圧レベル（ＶＥ１）であることが検出されると、入力信号（ＩＮ）が入力される時点を含む所定期間、第１のレベルシフタ（２０）を非活性状態とし、入力端子（１）に入力信号（ＩＮ）が入力される直前における出力端子（４）が第２電圧レベル（ＶＥ２）であることが検出されると、入力信号（ＩＮ）が入力される時点を含む所定期間、第２のレベルシフタ（２０）を非活性状態とする制御を行う。前記所定の期間に入力された前記入力信号（ＩＮ）が出力端子（４）を第２電圧レベル（ＶＥ２）とする値（前記第１の値の相補値）の場合、第２のレベルシフタ（２０）は、第１のレベルシフタ（１０）の第１電圧レベルへのレベルシフト作用が非活性化された状態で、出力端子（４）を第２電圧レベル（ＶＥ２）に設定する。また、前記所定の期間に入力された入力信号（ＩＮ）が出力端子（４）を第１電圧レベル（ＶＥ１）とする値（前記第１の値）の場合、第１のレベルシフタ（１０）は、第２のレベルシフタ（２０）の第２電圧レベルへのレベルシフト作用が非活性化された状態で、出力端子（４）を第１電圧レベル（ＶＥ１）に設定する構成としてもよい。
【００４５】
本発明に係るレベルシフト回路において、第２のレベルシフタ（２０）には、第１のレベルシフタ（１０）に入力される入力信号（ＩＮ）の相補信号（ＩＮＢ）が入力される。
【００４６】
本発明に係るレベルシフト回路の一形態において、図２を参照すると、第１のレベルシフタ（１０）は、第１の給電端子（Ｅ１）と第２の給電端子（Ｅ２）との間に、第２の給電端子（Ｅ２）側から順に直列（縦積み）接続された第１乃至第３のトランジスタ（Ｍ１、Ｍ２、Ｍ３）と、第１の給電端子（Ｅ１）と出力端子（４）との間に接続された第４のトランジスタ（Ｍ４）と、を備えている。第１のトランジスタ（Ｍ１）は、制御端子に入力信号（ＩＮ）が入力され、入力信号（ＩＮ）が第１の値（論理値）のときオン、前記第１の値の相補値のときオフする第１導電型とされ、第２のトランジスタ（Ｍ２）は、制御端子が第１電圧レベル（ＶＥ１）に対応する第２の値（論理値）のときオン、第２電圧レベル（ＶＥ２）に対応する前記第２の値の相補値ときオフする第１導電型とされ、第３及び第４のトランジスタ（Ｍ３、Ｍ４）はそれぞれ、制御端子が前記第２の値の相補値ときオン、前記第２の値のときオフする第２導電型とされる。第４のトランジスタ（Ｍ４）の制御端子は、第２及び第３のトランジスタ（Ｍ２、Ｍ３）の接続点に接続される。なお、第１及び第２のトランジスタ（Ｍ１、Ｍ２）は接続順を入れ替えてもよい。
【００４７】
本発明に係るレベルシフト回路の一形態において、第２のレベルシフタ（２０）は、図５を参照すると、出力端子（４）と第２の給電端子（Ｅ２）との間に接続された第５のトランジスタ（Ｍ５）を備え、第５のトランジスタ（Ｍ５）は、制御端子に前記入力信号の相補信号（ＩＮＢ）が入力され、前記入力信号の相補信号（ＩＮＢ）が前記第１の値のときオン、前記第１の値の相補値のときオフする第１導電型とされる。
【００４８】
本発明に係るレベルシフト回路の一形態において、帰還制御部（３０）は、図２を参照すると、一端が共通接続され、他端が、出力端子（４）の信号の相補値（ＯＵＴＢ）を出力する相補出力端子（５）と出力端子（４）とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第１及び第２のスイッチ（ＳＷ１、ＳＷ２）を備え、第１のレベルシフタ（１０）の第２及び第３のトランジスタ（Ｍ２、Ｍ３）の制御端子は共通接続され、１及び第２のスイッチ（ＳＷ１、ＳＷ２）の共通接続された前記一端（６）に接続される。
【００４９】
本発明に係るレベルシフト回路において、入力信号（ＩＮ）が所定の周期で入力され（データサイクルが所定の周期）、帰還制御部（３０）の第１、第２のスイッチ（ＳＷ１、ＳＷ２）の制御期間が、第１乃至第３の期間（Ｔ１、Ｔ２、Ｔ３）を備え、前記第１の期間と前記第２の期間と前記第３の期間の時間の合計が、前記入力信号の周期と同じ長さとされ、第２の期間（Ｔ２）内に入力信号（ＩＮ）が入力される（入力信号の変化時点は第２の期間Ｔ２内に位置する）。
【００５０】
帰還制御部（３０）において、第１の期間（Ｔ１）では、前記制御信号（Ｓ１、Ｓ２）に基づき、前記第１のスイッチ（ＳＷ１）はオン、前記第２のスイッチ（ＳＷ２）はオフとされ、前記第２の期間（Ｔ２）では、前記制御信号（Ｓ１、Ｓ２）に基づき、前記第１のスイッチ（ＳＷ１）はオフ、前記第２のスイッチ（ＳＷ２）はオフとされ、前記第３の期間（Ｔ３）では、前記制御信号（Ｓ１、Ｓ２）に基づき、前記第１のスイッチ（ＳＷ１）はオフ、前記第２のスイッチ（ＳＷ２）はオンとされ、前記第２の期間（Ｔ２）内に前記入力信号（ＩＮ）が入力される。
【００５１】
本発明によれば、例えば、充電動作時に、放電側はオフとなるように制御し、貫通電流をなくして、レベルシフト動作の高速化を実現する。過渡的に生じる貫通電流がなく低消費電力が可能。各素子サイズも十分小さいサイズで構成できるため、素子数が増えても省面積化を可能としている。以下実施例に即して説明する。
【実施例】
【００５２】
＜実施例１＞
図１は、本発明のレベルシフト回路の一実施例の構成を示す図である。図１を参照すると、第１のレベルシフタ１０と、第２のレベルシフタ２０と、帰還制御部３０と、制御信号発生回路９０とを備えている。図１において、ＩＮ、ＩＮＢは、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する互いに相補な低振幅の入力信号である。ＯＵＴ、ＯＵＴＢは第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の振幅を有する互いに相補な高振幅の出力信号である。ＶＥ１、ＶＥ２は高電位、低電位側の第１、第２の電源電圧である。ｃｌｋは、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する低振幅のクロック信号である。ｃｔｌは第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する低振幅のタイミング制御信号である。Ｓ１、Ｓ２、Ｓ３は第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の振幅を有する高振幅の制御信号である。
【００５３】
第１のレベルシフタ１０は、第１電圧レベル（ＶＥ１）を与える第１の電源端子（Ｅ１）と出力端子４（正転出力端子）との間に接続され、低振幅の入力信号（ＩＮ）を受け、入力信号（ＩＮ）の電圧レベルの変化に応じて、出力端子４を第１電圧レベル（ＶＥ１）に駆動する。
【００５４】
第２のレベルシフタ２０は、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）と出力端子４との間に接続され、入力信号（ＩＮ）の相補信号（ＩＮＢ）を受け、相補信号（ＩＮＢ）の電圧レベルの変化に応じて出力端子４を第２電圧レベル（ＶＥ２、ただし、ＶＥ２＜ＶＥ１）に駆動する。
【００５５】
制御信号発生回路９０は、低振幅の基準信号（ｃｌｋ）とタイミング信号（ｃｔｌ）を入力し、高振幅の制御信号Ｓ１、Ｓ２を生成する。
【００５６】
帰還制御部３０は、出力端子４からの高振幅の出力信号（ＯＵＴ）と、相補出力端子５（反転出力端子）からの高振幅の相補出力信号（ＯＵＴＢ）とを入力し、高振幅の第１及び第２の制御信号（Ｓ１、Ｓ２）に応じて、出力信号（ＯＵＴ）又は相補出力信号（ＯＵＴＢ）を選択し、高振幅の第３の制御信号（Ｓ３）として出力する。相補出力端子５は、入力が出力端子４に接続されたインバータＨＩＮＶの出力に接続されており、インバータＨＩＮＶの入力、出力は高振幅（ＶＥ１、ＶＥ２）とされる。
【００５７】
第１のレベルシフタ１０は、帰還制御部３０からの第３の制御信号（Ｓ３）を受け、第３の制御信号（Ｓ３）に応じて、活性（駆動動作）、及び非活性（駆動動作の停止）が制御される。第２のレベルシフタ２０は、必要に応じて、第３の制御信号（Ｓ３）により、活性（駆動動作）、及び非活性（駆動動作の停止）が制御される構成としてもよい。
【００５８】
なお、入力信号（ＩＮ）の第３及び第４の電圧レベル（ＶＥ３、ＶＥ４）は、第１及び第２電圧レベル（ＶＥ１、ＶＥ２）の間に設定されるとともに、第３及び第４の電圧レベル（ＶＥ３、ＶＥ４）の振幅は、前記第１及び第２電圧レベルの振幅より小さく設定される。すなわち、ＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１とされる。なお、図１において、第１の電源、第２の電源は、高電位電源、低電位電源を便宜上このように称呼したものである。
【００５９】
本実施例において、制御信号発生回路９０から出力される高振幅の第１及び第２の制御信号（Ｓ１、Ｓ２）にしたがって、制御期間として、第１、第２、第３の期間を設ける。
【００６０】
第１の期間（Ｔ１）は、入力信号（ＩＮ）の電圧レベルの変化が期待される時刻よりも所定時間前に設定され、出力端子４の電圧レベルを変化可能とする状態に、第１のレベルシフタ１０又は第２のレベルシフタ２０は制御される。
【００６１】
具体的には、例えば、出力端子４の電圧が第１電圧レベル（ＶＥ１）のときには、第１のレベルシフタ１０を非活性（駆動動作の停止）とする。
【００６２】
第２の期間（Ｔ２）は、入力信号（ＩＮ）の電圧レベルの変化が期待される時刻を含んで設定され、入力信号（ＩＮ）又は入力相補信号（ＩＮＢ）に応じて、出力端子４は、第１のレベルシフタ１０又は第２のレベルシフタ２０により、第１電圧レベル（ＶＥ１）又は第２電圧レベル（ＶＥ２）に駆動される。
【００６３】
第３の期間（Ｔ３）は、第２の期間（Ｔ２）において駆動された出力端子４の電圧レベルを保持するように、第１のレベルシフタ１０又は第２のレベルシフタ２０が制御される。
【００６４】
なお、第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３において、第１のレベルシフタ１０及び第２のレベルシフタ２０の少なくとも一方は、非活性（駆動動作の停止）とされる。
【００６５】
第２の期間（Ｔ２）において、入力信号（ＩＮ）と相補入力信号（ＩＮＢ）の電圧レベルの変化に応じて、第１のレベルシフタ１０又は第２のレベルシフタ２０は、出力端子４の電圧レベルを変化させる。このとき、第１のレベルシフタ１０及び第２のレベルシフタ２０は、一方が活性（駆動動作）のとき、他方は非活性（駆動動作の停止）とされているため、高速なレベルシフト動作が可能とされ、貫通電流も発生せず低消費電力も実現できる。
【００６６】
また、第３の期間（Ｔ３）では、出力端子４の電圧レベルを保持するように、第１のレベルシフタ１０又は第２のレベルシフタ２０が動作する。このため、出力端子４の電圧レベルがノイズ等の影響により変動し、誤動作が生じることを回避することができる。
【００６７】
本実施例において、例えば入力信号（ＩＮ）がデータ信号等の所定の周期で入力される信号の場合、好ましくは、第１、第２、第３の期間（Ｔ１、Ｔ２、Ｔ３）は、１データ期間と同じ周期で設定される。すなわち、Ｔ１＋Ｔ２＋Ｔ３＝１データ期間とされる。
【００６８】
＜実施例１−１＞
図２は、図１のレベルシフタ１０及び帰還制御部３０の構成例を示す図である。図２を参照すると、本実施例において、帰還制御部３０は、相補出力端子５（入力端が出力端子４に接続されたインバータＨＩＮＶの出力端）に一端が接続され、他端がノード６に接続され、制御信号発生回路９０から端子７に入力される高振幅の制御信号Ｓ１によってオン・オフ制御されるスイッチＳＷ１と、
出力端子４に一端が接続され、他端がノード６に接続され、制御信号発生回路９０から端子８に入力される高振幅の制御信号Ｓ２によってオン・オフ制御されるスイッチＳＷ２と、
を備えている。
【００６９】
スイッチＳＷ１又はスイッチＳＷ２がオンのとき、相補出力信号ＯＵＴＢ（インバータＨＩＮＶの出力）又は出力信号ＯＵＴが択一的にノード６に出力される。
【００７０】
スイッチＳＷ１及びＳＷ２が共にオフとされる場合には、オフされる直前の端子６の電圧レベルが寄生容量Ｃｐによって保持される。
【００７１】
帰還制御部３０からの高振幅の出力信号（ノード６の電圧信号）は制御信号Ｓ３として、第１のレベルシフタ１０の動作を制御する。
【００７２】
第１のレベルシフタ１０は、
ソースが第２の電源端子Ｅ２に接続され、ゲートがノード６に接続されたＮチャネルＭＯＳトランジスタＭ２と、
ソースがＮチャネルＭＯＳトランジスタＭ２のドレインに接続され、ゲートが端子１に接続されたＮチャネルＭＯＳトランジスタＭ１と、
ソースが第１の電源端子Ｅ１に接続され、ゲートがノード６に接続されたＰチャネルＭＯＳトランジスタＭ３と、
ソースが第１の電源端子Ｅ１に接続され、ゲートがＰチャネルＭＯＳトランジスタＭ３のドレインとＮチャネルＭＯＳトランジスタＭ１のドレインの接続ノード３に接続され、ドレインが第２のレベルシフタ２０に接続されたＰチャネルＭＯＳトランジスタＭ４と、を備えている。
【００７３】
本実施例では、帰還制御部３０からの高振幅の制御信号Ｓ３は、第１のレベルシフタ１０にのみに入力されている。高振幅の制御信号Ｓ３をゲートに受けるＰチャネルＭＯＳトランジスタＭ３及びＮチャネルＭＯＳトランジスタＭ２は互いに逆導電型であるため、一方がオンのとき他方はオフとなり、電源間の貫通電流はなく、したがって電流消費はほとんどない。
【００７４】
第１のレベルシフタ１０において、制御信号Ｓ３が高振幅のＬｏｗレベル（ＶＥ２）の場合、ＮチャネルＭＯＳトランジスタＭ２がオフとなり、ＰチャネルＭＯＳトランジスタＭ３はオンとなり、入力信号ＩＮによらず、ノード３を高振幅のＨｉｇｈレベル（ＶＥ１）とする。このため、ゲート（ノード３）がＨｉｇｈ電位とされたＰチャネルＭＯＳトランジスタＭ４はオフし、出力端子４と第２の電圧端子Ｅ２間の電流経路をオフし、出力端子４の第２電圧レベルＶＥ２への駆動動作を停止する。
【００７５】
制御信号Ｓ３が高振幅のＨｉｇｈレベル（ＶＥ１）の場合、ＰチャネルＭＯＳトランジスタＭ３はオフし、ＮチャネルＭＯＳトランジスタＭ２はオンする。この場合、入力信号ＩＮが低振幅のＨｉｇｈレベル（ＶＥ３）のとき、ＮチャネルＭＯＳトランジスタＭ１はオンし、ノード３を高振幅のＬｏｗレベル（ＶＥ２）とし、ＰチャネルＭＯＳトランジスタＭ４がオンし、出力端子４と第２の電源端子Ｅ２間の電流経路をオンさせ、出力端子４の第１電圧レベル（ＶＥ１）への駆動が可能となる。
【００７６】
第２のレベルシフタ２０は、相補入力信号ＩＮＢが低振幅のＨｉｇｈレベル（ＶＥ３）のときに、出力端子４を第２電圧レベル（ＶＥ２）に駆動する。
【００７７】
＜実施例１−２＞
図３は、図２の縦積み（ｃａｓｃｏｄｅ）接続されるＮチャネルＭＯＳトランジスタＭ１、Ｍ２の接続を入替えた構成である。図３に示す例では、入力信号ＩＮをゲートに受けるＮチャネルＭＯＳトランジスタＭ１のソースが第２の電源端子ＶＥ２に接続され、制御信号Ｓ３をゲートに受けるＮチャネルＭＯＳトランジスタＭ２のソースがＮチャネルＭＯＳトランジスタＭ１のドレインに接続され、ＰチャネルＭＯＳトランジスタＭ３のドレインとＮチャネルＭＯＳトランジスタＭ２のドレインの接続ノード３が、ＰチャネルＭＯＳトランジスタＭ４のゲートに接続されている。図３の回路動作は、図２と同じであるため、構成、動作の説明は省略する。
【００７８】
図４は、図２及び図３のレベルシフト回路において、入力信号がデータ信号等の所定の周期で入力される信号の場合の帰還制御部３０のスイッチＳＷ１、ＳＷ２の制御タイミングを示す図である。図４には、図２又は図３における、ＩＮ１、ＩＮＢの電圧波形、ＳＷ１、ＳＷ２のオン・オフ、第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３の制御タイミングが模式的に示されている。図４には、４つのデータ期間ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３に対して、制御信号Ｓ１、Ｓ２で規定される第１、第２、第３の期間Ｔ１、Ｔ２、Ｔ３が示されている。
【００７９】
第１の期間Ｔ１は、
入力信号ＩＮのデータ期間ＴＤ１の開始時刻ｔｄ０より前（データ期間ＴＤ０の間）の期間（ｔ０−ｔ１）、
入力信号ＩＮのデータ期間ＴＤ２の開始時刻ｔｄ１より前（データ期間ＴＤ１の間）の期間（ｔ３−ｔ４）、
入力信号ＩＮのデータ期間ＴＤ３の開始時刻ｔｄ２より前（データ期間ＴＤ２の間）の期間（ｔ６−ｔ７）に設定される。
【００８０】
第２の期間Ｔ２は、
入力信号ＩＮのデータ期間ＴＤ１の開始時刻ｔｄ０を含む期間（ｔ１−ｔ２）、
入力信号ＩＮのデータ期間ＴＤ２の開始時刻ｔｄ１を含む期間（ｔ４−ｔ５）、
入力信号ＩＮのデータ期間ＴＤ３の開始時刻ｔｄ２を含む期間（ｔ７−ｔ８）に設定される。
【００８１】
第３の期間Ｔ３は、
入力信号の電圧レベルがＬｏｗレベル又はＨｉｇｈレベルに一定に保たれている
期間（ｔ２−ｔ３）、
期間（ｔ５−ｔ６）、
期間（ｔ８−ｔ９）に設定される。
【００８２】
また連続する第１、第２、第３の期間Ｔ１、Ｔ２、Ｔ３の時間の合計（＝Ｔ１＋Ｔ２＋Ｔ３）を１サイクルとすると、１サイクルは、１データ期間と同一周期に設定される。
【００８３】
１サイクルの第１、第２、第３の期間Ｔ１、Ｔ２、Ｔ３は、レベルシフト回路の機能動作の観点から、それぞれ、スタンバイ期間、駆動期間、ホールド期間に対応している。
【００８４】
第１の期間Ｔ１において、帰還制御部３０のスイッチＳＷ１とスイッチＳＷ２は、それぞれ、オン状態とオフ状態に設定される。このため、第１の期間Ｔ１において、帰還制御部３０からの制御信号Ｓ３は相補出力信号ＯＵＴＢの電圧レベルとなる。
【００８５】
第２の期間Ｔ２において、帰還制御部３０のスイッチＳＷ１とスイッチＳＷ２は共にオフとされる。第２の期間Ｔ２において、制御信号Ｓ３は直前の第１の期間Ｔ１における制御信号Ｓ３の電圧レベル（相補出力信号ＯＵＴＢの電圧レベル）が保持される。入力信号の変化時点は第２の期間Ｔ２の時間範囲内に設定される。
【００８６】
第３の期間Ｔ３において、帰還制御部３０のスイッチＳＷ１とスイッチＳＷ２は、それぞれオフ状態とオン状態に設定される。第３の期間Ｔ３において、制御信号Ｓ３は、出力信号ＯＵＴの電圧レベルとなる。
【００８７】
＜実施例１−３＞
図５は、図２の具体的な構成例を示す図である。第２のレベルシフタ２０は、簡易な構成として、ＮチャネルＭＯＳトランジスタＭ５で構成することができる。図５において、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３と、ＰチャネルＭＯＳトランジスタＭ４は、第１のレベルシフタ１０を構成している。端子１には入力信号ＩＮ、端子２には、入力信号ＩＮをインバータＬＩＮＶ（電圧ＶＥ３、ＶＥ４で動作する）で反転した信号ＩＮＢ（ＩＮの相補の入力信号）が入力される。第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３は、レベルシフト回路の入力部を構成し、第１のレベルシフタ１０のＭＯＳトランジスタＭ５と第２のレベルシフタ２０のＭＯＳトランジスタＭ４は、レベルシフト回路の出力部を構成している。入力部（Ｍ１、Ｍ２、Ｍ３）は、入力信号ＩＮとノード６（制御信号Ｓ３）の電位に基づき、ノード３に第１、第２電圧レベルＶＥ１又はＶＥ２を出力する。ＮチャネルＭＯＳトランジスタＭ２、Ｍ３は、制御信号Ｓ３によってオン・オフ制御され、ノードＮ３を充電する電流経路又は放電する電流経路の一方を遮断する。
【００８８】
レベルシフト回路の出力部（ＭＯＳトランジスタＭ４、Ｍ５）は、ノード３の電位と入力信号ＩＮＢに基づいて出力信号ＯＵＴを出力する。入力信号ＩＮＢが低振幅のＨｉｇｈ（ＶＥ３）のとき、ノード３が高振幅のＨｉｇｈ（ＶＥ１）であれば、ＭＯＳトランジスタＭ５はオン、ＭＯＳトランジスタＭ４はオフし、出力信号ＯＵＴを高振幅のＬｏｗレベル（ＶＥ２）とする。入力信号ＩＮＢが低振幅のＬｏｗ（ＶＥ４）のとき、ノード３が高振幅のＬｏｗ（ＶＥ２）であれば、ＭＯＳトランジスタＭ５はオフ、ＭＯＳトランジスタＭ４はオンし、出力信号ＯＵＴを高振幅のＨｉｇｈレベル（ＶＥ１）とする。
【００８９】
帰還制御部３０のスイッチＳＷ１は，ゲートに第１の制御信号Ｓ１の相補信号Ｓ１Ｂと第１の制御信号Ｓ１をそれぞれ入力し、オン・オフ制御されるＮチャネルＭＯＳトランジスタＳＷ１Ｎ及びＰチャネルＭＯＳトランジスタＳＷ１Ｐを備えたコンプリメンタリスイッチよりなる。
【００９０】
スイッチＳＷ１は、第１の期間Ｔ１において、ノード３を高振幅のＨｉｇｈ（ＶＥ１）として、ＭＯＳトランジスタＭ４をオフさせる作用を行っている。図５において、スイッチＳＷ１は、相補出力信号ＯＵＴＢが高振幅のＬｏｗレベル（ＶＥ２）のときに、ノード６を確実に、第２電圧レベル（ＶＥ２）に引き下げることができるように、コンプリメンタリスイッチ（ＳＷ１Ｎ、ＳＷ１Ｐ）を用いている。これは、ＭＯＳトランジスタＭ３をオンさせてノード３をＨｉｇｈ（ＶＥ１）とするとともに、ＮチャネルＭＯＳトランジスタＭ２をオフさせるためである。これにより、入力信号ＩＮが低振幅のＨｉｇｈ（ＶＥ３）とされ、ＮチャネルＭＯＳトランジスタＭ１がオンのときでも、ＭＯＳトランジスタＭ２、Ｍ３がオフのため貫通電流の発生を防止することができる。
【００９１】
一方、スイッチＳＷ１をＰＭＯＳパストランジスタＳＷ１Ｐだけで構成した場合、スイッチＳＷ１は、相補出力信号ＯＵＴＢが高振幅のＬｏｗレベル（ＶＥ２）のときに、ノード６を電圧ＶＥ２よりも閾値電圧分高い電位までしか引き下げることができず、ＮチャネルＭＯＳトランジスタＭ２がわずかにオンする可能性がある。そして入力信号ＩＮがＨｉｇｈ（ＶＥ３）の場合に、電源Ｅ１、Ｅ２間にわずかな貫通電流が発生する。第１の期間Ｔ１が十分短い期間に設定され、貫通電流が十分小さい場合には、スイッチＳＷ１をＰＭＯＳパストランジスタＳＷ１Ｐだけで構成してもよい。
【００９２】
スイッチＳＷ２は、ゲートに第２の制御信号Ｓ２が入力されるＰｃｈパストランジスタで構成することができる。スイッチＳＷ２は、第３の期間Ｔ３において、出力信号ＯＵＴをノード６に制御信号Ｓ３として出力する。スイッチＳＷ２は、出力信号ＯＵＴが高振幅のＬｏｗレベル（ＶＥ２）のとき、ノード６を電圧ＶＥ２よりも閾値電圧分高い電位までしか引き下げることができず、ＮチャネルＭＯＳトランジスタＭ２がわずかにオンする可能性がある。しかし、出力信号ＯＵＴがＬｏｗレベル（ＶＥ２）のとき、入力信号ＩＮもＬｏｗレベル（ＶＥ４）で、ＮチャネルＭＯＳトランジスタＭ１はオフとされており、貫通電流は発生しない。
【００９３】
このレベルシフト回路は、入力信号の電圧が変化する時はダイナミック動作、電圧安定時はスタティック動作する。ダイナミック動作は短時間に制御され、貫通電流は生じない。
【００９４】
図６は、図５に示したレベルシフト回路の動作の一例を示す図である。図６には、入力信号がデータ信号等の所定の周期で入力される信号の場合の動作が示されている。図６には、図５の端子１、２に入力される信号ＩＮ（実線）、ＩＮＢ（破線）、出力端子４、５の信号ＯＵＴ（実線）、ＯＵＴＢ（破線）、ノード６（Ｓ３）、ノード３、Ｓ１、Ｓ２、制御期間が示されている。
【００９５】
図６には、図４に示したスイッチＳＷ１及びＳＷ２の切替制御を図５のレベルシフト回路に適用した具体例が示されている。電圧レベルの関係はＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１とし、ＶＥ１側を高電位、ＶＥ２側を低電位とする。
【００９６】
また、４つのデータ期間ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ＩＮは、期間ＴＤ０で低振幅のＬｏｗレベル（ＶＥ４）、期間ＴＤ１で低振幅のＨｉｇｈレベル（ＶＥ３）、期間ＴＤ２及びＴＤ３で低振幅のＬｏｗレベル（ＶＥ４）とする。相補入力信号ＩＮＢは入力信号ＩＮの逆相信号（相補信号）である。
【００９７】
図６を参照すると、制御信号Ｓ１は、第１の期間Ｔ１に高振幅のＬｏｗレベル（ＶＥ２）とされる。このとき、スイッチＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）がオンとされ、信号ＯＵＴＢがノード６に伝達される。制御信号Ｓ１は、第２の期間Ｔ２、第３の期間Ｔ３には、高振幅のＨｉｇｈレベル（ＶＥ１）とされ、スイッチＳＷ１はオフとされる。
【００９８】
また、制御信号Ｓ２は、第３の期間Ｔ３に高振幅のＬｏｗレベル（ＶＥ２）とされる。このとき、スイッチＳＷ２がオンとされ、信号ＯＵＴがノード６に伝達される。制御信号Ｓ２は、第１の期間Ｔ１、第２の期間Ｔ２には、高振幅のＨｉｇｈレベル（ＶＥ１）とされ、スイッチＳＷ２はオフとされる。
【００９９】
まず、データ期間ＴＤ１におけるレベルシフト回路の動作について説明する。
【０１００】
１つ前のデータ期間ＴＤ０を初期状態とし、初期状態の時刻ｔ０で、信号ＩＮ、ＩＮＢは、それぞれ、低振幅のＬｏｗレベル（ＶＥ４）、Ｈｉｇｈレベル（ＶＥ３）とし、出力端子４の出力信号ＯＵＴ及びノード５の相補出力信号ＯＵＴＢは、それぞれ高振幅のＬｏｗレベル（ＶＥ２）、Ｈｉｇｈレベル（ＶＥ１）とする。また、ノード６、ノード３はそれぞれ高振幅のＬｏｗレベル（ＶＥ２）、Ｈｉｇｈレベル（ＶＥ１）とする。
【０１０１】
データ期間ＴＤ１の第１の期間Ｔ１（期間ｔ０−ｔ１）では、帰還制御部３０は、制御信号Ｓ１の高振幅のＬｏｗレベル（ＶＥ２）を受け、スイッチＳＷ１Ｐ、ＳＷ１Ｎがともにオンし、相補出力信号ＯＵＴＢを選択出力し、ノード６（制御信号Ｓ３）は高振幅のＨｉｇｈレベル（ＶＥ１）となる。このため、第１のレベルシフタ１０において、ＮチャネルＭＯＳトランジスタＭ２がオンし、ＰチャネルＭＯＳトランジスタＭ３はオフとなる。このとき、入力信号ＩＮは、低振幅のＬｏｗレベル（ＶＥ４）であるため、ＮチャネルＭＯＳトランジスタＭ１はオフとされる。したがって、ノード３は高振幅のＨｉｇｈレベル（ＶＥ１）に保持され、ＰチャネルＭＯＳトランジスタＭ４はオフとされる。
【０１０２】
ＩＮＢは低振幅のＨｉｇｈレベル（ＶＥ３）となり、第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５はオンとされ、出力端子４は高振幅のＬｏｗレベル（ＶＥ２）に駆動される。
【０１０３】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、制御信号Ｓ１、Ｓ２はともにＨｉｇｈとされ、スイッチＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）、スイッチＳＷ２はともにオフされ、ノード６（制御信号Ｓ３）の電圧は高振幅のＨｉｇｈレベル（ＶＥ１）に保持される。
【０１０４】
第２の期間Ｔ２（期間ｔ１−ｔ２）の途中の時刻ｔｄ０で、データ期間ＴＤ０からＴＤ１に切り替わる。ここで、入力信号ＩＮが低振幅のＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１がオンとなり、ノード３を電圧レベルＶＥ２に引き下げる（このときＮチャネルＭＯＳトランジスタＭ２はオン）。これにより、ＰチャネルＭＯＳトランジスタＭ４をオンとし、出力端子４を、高振幅のＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）に変化（充電）させる。また、このとき、入力信号ＩＮの低振幅のＨｉｇｈレベル（ＶＥ３）への変化により、ＩＮＢは、低振幅のＬｏｗレベル（ＶＥ４）となり、第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５はオフとされる。
【０１０５】
なお、入力信号ＩＮの振幅が小さい場合でも、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１はノード３を速やか引き下げ、ＰチャネルＭＯＳトランジスタＭ４をオンさせ、出力端子４を、高速に、高振幅のＨｉｇｈレベル（ＶＥ１）に駆動することができる。このとき、第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ３はオフされているため、貫通電流は生じない。
【０１０６】
第３の期間Ｔ３（期間ｔ２−ｔ３）では、制御信号Ｓ１は高振幅のＨｉｇｈレベル（ＶＥ１）、制御信号Ｓ２は高振幅のＬｏｗレベル（ＶＥ２）とされ、スイッチＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）はオフし、スイッチＳＷ２はオンする。帰還制御部３０は、信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は引き続き高振幅のＨｉｇｈレベル（ＶＥ１）となり、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３はそれぞれオン、オフのままとなる。このとき、入力信号ＩＮは低振幅のＨｉｇｈレベル（ＶＥ３）であるため、ＮチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ４が引き続きオン（ノード３は高振幅のＬｏｗ）とされ、出力端子４の電圧は、高振幅のＨｉｇｈレベル（ＶＥ１）のまま安定に保持される。したがって、ノイズ等により出力端子４の電圧レベルが影響を受け誤動作する、という事態は回避される。
【０１０７】
次に、データ期間ＴＤ２における図５のレベルシフト回路の動作について説明する。
【０１０８】
第１の期間Ｔ１（期間ｔ３−ｔ４）では、制御信号Ｓ１が高振幅のＬｏｗ（ＶＥ２）、制御信号Ｓ２は高振幅のＨｉｇｈ（ＶＥ１）とされ、帰還制御部３０では、スイッチＳＷ１（ＳＷ１Ｎ、ＳＷ１Ｐ）がオン、スイッチＳＷ２はオフし、相補出力信号ＯＵＴＢ（Ｌｏｗ）がノード６（制御信号Ｓ３）に伝達され、ノード６は高振幅のＨｉｇｈレベル（ＶＥ１）からＬｏｗレベル（ＶＥ２）となる。
【０１０９】
これにより、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３がそれぞれオフ、オンとなり、ノード３を高振幅のＨｉｇｈレベル（ＶＥ１）に引き上げて、ＰチャネルＭＯＳトランジスタＭ４をオフさせる。
【０１１０】
第２の期間Ｔ２（期間ｔ４−ｔ５）では、制御信号Ｓ１、Ｓ２がともに高振幅のＨｉｇｈとされ、ＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）はオフとされ、スイッチＳＷ２はオフとされ、ノード６（制御信号Ｓ３）は高振幅のＬｏｗレベル（ＶＥ２）が保持される。第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ３はオンに保持され、ノード３はＨｉｇｈとされ、ＰチャネルＭＯＳトランジスタＭ４はオフとされる。またＮチャネルＭＯＳトランジスタＭ２はオフとされる。
【０１１１】
第２の期間Ｔ２（期間ｔ４−ｔ５）の途中の時刻ｔｄ１で、データ期間ＴＤ１からＴＤ２に切り替わる。ここで、入力信号ＩＮが低振幅のＨｉｇｈレベルからＬｏｗレベルに変化しても、ノード３はＨｉｇｈに保持され、第１のレベルシフタ１０のトランジスタＭ４は、オフのままとされる。
【０１１２】
このとき、入力信号ＩＮの低振幅のＬｏｗレベルへの変化により、ＩＮＢが低振幅のＨｉｇｈとなり、第２のレベルシフタ２０のトランジスタＭ５がオンとなり、出力端子４は、速やかに、高振幅のＨｉｇｈレベル（ＶＥ１）からＬｏｗレベル（ＶＥ２）に駆動される。このときも、貫通電流は生じない。
【０１１３】
第３の期間Ｔ３（期間ｔ５−ｔ６）では、制御信号Ｓ１は高振幅のＨｉｇｈ、制御信号Ｓ２は高振幅のＬｏｗとされ、スイッチＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）はオフ、スイッチＳＷ２はオンとされ、帰還制御部３０は信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は引き続き高振幅のＬｏｗレベル（ＶＥ２）とされる。
【０１１４】
第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ４はオフのままとされる。このとき、入力信号ＩＮは低振幅のＬｏｗレベルであるため、ＩＮＢは低振幅のＨｉｇｈとされ、第２のレベルシフタ２０のトランジスタＭ５は引き続きオンとされ、出力端子４の電圧は、高振幅のＬｏｗレベル（ＶＥ２）のまま安定に保持される。
【０１１５】
なお、帰還制御部３０のスイッチＳＷ２がＰＭＯＳパストランジスタで構成される場合、スイッチＳＷ２は、高振幅のＬｏｗレベル（ＶＥ２）の信号ＯＵＴに対して、ノード６を電圧ＶＥ２よりも閾値電圧分高い電位までの引き下げ能力しかないが、第１のレベルシフタ１０の動作に影響しないことは上述した通りである。すなわち、ノード６が電圧ＶＥ２よりも閾値電圧分高い電位となった場合でも、ＰチャネルＭＯＳトランジスタＭ３をオンさせるには十分低い電位であり、ＰチャネルＭＯＳトランジスタＭ４は確実にオフされる。また、出力信号ＯＵＴが高振幅のＬｏｗレベル（ＶＥ２）のとき，入力信号ＩＮは低振幅のＬｏｗレベル（ＶＥ４）であり、ＮチャネルＭＯＳトランジスタＭ１はオフしており、第１のレベルシフタ１０において、貫通電流が発生することはなく、出力信号の安定状態は保たれる。
【０１１６】
次にデータ期間ＴＤ３における図５のレベルシフト回路の動作について説明する。
【０１１７】
第１の期間Ｔ１（期間ｔ６−ｔ７）では、制御信号Ｓ１が高振幅のＬｏｗ（ＶＥ２）、制御信号Ｓ２は高振幅のＨｉｇｈ（ＶＥ１）とされ、スイッチＳＷ１（ＳＷ１Ｐ、ＳＷ１Ｎ）はオン、スイッチＳＷ２はオフとされ、帰還制御部３０は、相補出力信号ＯＵＴＢを選択出力し、ノード６（制御信号Ｓ３）は、高振幅のＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）となる。これにより、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３は、それぞれオン、オフとなる。このとき、入力信号ＩＮは、低振幅のＬｏｗレベル（ＶＥ４）であるため、ＮチャネルＭＯＳトランジスタＭ１はオフのままであり、ノード３は、高振幅のＨｉｇｈレベル（ＶＥ１）のままとされ、ＰチャネルＭＯＳトランジスタＭ４はオフのままとされる。
【０１１８】
一方、ＩＮの相補信号ＩＮＢは低振幅のＨｉｇｈであるため、第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５はオンとされ、出力端子４の電圧は、高振幅のＬｏｗレベル（ＶＥ２）に保持される。
【０１１９】
第２の期間Ｔ２（期間ｔ７−ｔ８）では、制御信号Ｓ１、Ｓ２がともに高振幅のＨｉｇｈ（ＶＥ２）とされ、スイッチＳＷ１、スイッチＳＷ２がともにオフとされる。ノード６（制御信号Ｓ３）、ノード３には、引き続き高振幅のＨｉｇｈレベル（ＶＥ１）がそれぞれ保持される。
【０１２０】
第２の期間Ｔ２（期間ｔ７−ｔ８）の途中の時刻ｔｄ２でデータ期間ＴＤ２からＴＤ３に切り替わる。時刻ｔｄ２で、入力信号ＩＮは低振幅のＬｏｗレベルのままであり、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１はオフのままとされ、ノード３は高振幅のＨｉｇｈレベル（ＶＥ１）のまま変わらず、ＰチャネルＭＯＳトランジスタＭ４はオフのままとされる。第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５はオンとされ、出力端子４は高振幅のＬｏｗレベル（ＶＥ２）に保持される。
【０１２１】
第３の期間Ｔ３（期間ｔ８−ｔ９）では、制御信号Ｓ１は高振幅のＨｉｇｈ、制御信号Ｓ２は高振幅のＬｏｗとされ、スイッチＳ２がオンし、帰還制御部３０は信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は、高振幅のＨｉｇｈレベルからＬｏｗレベルとなる。第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１はオフのままとされ、ＰチャネルＭＯＳトランジスタＭ３は、ノード３を高振幅のＨｉｇｈレベル（ＶＥ１）に駆動し、ＰチャネルＭＯＳトランジスタＭ４は安定にオフとされる。このとき第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５が引き続きオンとされ、出力端子４は高振幅のＬｏｗレベル（ＶＥ２）のまま安定に保持される。
【０１２２】
第１の期間Ｔ１及び第２の期間Ｔ２において、ノード６は高振幅のＬｏｗとされ、入力信号ＩＮが低振幅のＨｉｇｈのときの場合等、ＮチャネルＭＯＳトランジスタＭ５とＰチャネルＭＯＳトランジスタＭ４がともオフし、出力端子４がハイインピーダンス状態となる場合がある。この場合、出力端子４の電圧は、寄生容量により保持される。そこで、第１の期間Ｔ１は、十分短い時間に設定し、第２の期間Ｔ２は、出力端子４の電圧レベルを変化させるのに必要最低限の期間を確保すればよい。
【０１２３】
このように、本実施例において、動作期間の大半を、第３の期間Ｔ３に設定することができることから、ノイズ等により、出力端子４の電圧レベルが変動し、誤動作が生じる事態は回避される。また貫通電流はなく、低消費電力が実現できる。なお、入力信号ＩＮの振幅が小さい場合でも、第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ４と第２のレベルシフタ２０のＮチャネルＭＯＳトランジスタＭ５は、少なくとも一方がオフされるため、高速なレベルシフト動作が可能である。また、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２は、接続順を入れ替えても同様のレベルシフト動作が可能である。
【０１２４】
なお、制御信号Ｓ１、Ｓ２の立ち上がり、立ち下がりの早さは、レベルシフト回路の動作速度と関係せず、タイミングも厳密さを必要としないため、制御信号Ｓ１、Ｓ２を生成する制御信号発生回路９０は、簡素な回路で実現できる。
【０１２５】
＜実施例１−４＞
図７は、本発明の別の実施例の構成を示す図である。省面積には、前記実施例よりも劣るが、帰還制御部３０からの制御信号Ｓ３を、第１及び第２のレベルシフタ１０、２０の両方に入力して活性、非活性を制御する構成としたものであり、高速動作が実現できる。第１のレベルシフタ１０及び帰還制御部３０の構成は、図３と同様とされるため説明は省略する。
【０１２６】
第２のレベルシフト回路２０は、第２の電源端子（Ｅ２）にソースが接続され、ノード６の電位を反転するインバータＨＩＮＶ２の出力ノード４１にゲートが接続されたＮチャネルＭＯＳトランジスタＭ２２と、ソースがＮチャネルＭＯＳトランジスタＭ２２のドレインに接続されゲートが端子２に接続され入力信号ＩＮの反転信号ＩＮＢを受けるＮチャネルＭＯＳトランジスタＭ２１と、ソースが第１の電源端子（Ｅ１）に接続されドレインがＮチャネルＭＯＳトランジスタＭ２１のドレインに接続され、ノード６の電位を反転するインバータＨＩＮＶ２の出力ノード４１にゲートが接続されたＰチャネルＭＯＳトランジスタＭ２３と、ＰチャネルＭＯＳトランジスタＭ２３とＮチャネルＭＯＳトランジスタＭ２１のドレインの接続ノード４２の電位を反転するインバータＨＩＮＶ３と、ソースが電源端子Ｅ２に接続されゲートがインバータＨＩＮＶ３の出力ノード４３に接続されドレインが出力端子４に接続されたＮチャネルＭＯＳトランジスタＭ２７を備えている。インバータＨＩＮＶ１、ＨＩＮＶ２、ＨＩＮＶ３の入力と出力は高振幅（ＶＥ１、ＶＥ２）とされる。図７においては、スイッチＳＷ１、ＳＷ２は共にコンプリメンタリスイッチであることが望ましい
【０１２７】
図８は、図７の制御タイミングを示す図である。図７の入力信号ＩＮ（実線）と反転信号ＩＮＢ（破線）、出力信号ＯＵＴ（実線）とその反転信号ＯＵＴＢ（破線）、ノード６（実線）とノード４１（破線）、ノード３、ノード４２（実線）とノード４３（破線）の電圧波形、スイッチＳＷ１、ＳＷ２のオン・オフ、制御期間Ｔ１、Ｔ２、Ｔ３が示されている。電圧レベルの関係は、ＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１とし、ＶＥ１側を高電位、ＶＥ２側を低電位とする。
【０１２８】
また４つのデータ期間ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ＩＮは、期間ＴＤ０でＬｏｗレベル（ＶＥ４）、期間ＴＤ１で低振幅のＨｉｇｈレベル（ＶＥ３）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ４）とする。相補入力信号ＩＮＢは入力信号ＩＮの相補信号である。
【０１２９】
図８を参照すると、制御信号Ｓ１により、第１の期間Ｔ１において、スイッチＳＷ１がオンとされ、信号ＯＵＴＢがノード６に伝達される。また、制御信号Ｓ２により、第３の期間Ｔ３において、スイッチＳＷ２がオンとされ、信号ＯＵＴがノード６に伝達される。
【０１３０】
まず、データ期間ＴＤ１における図７のレベルシフト回路の動作について説明する。
【０１３１】
１つ前のデータ期間ＴＤ０を初期状態とし、初期状態の時刻ｔ０で、信号ＩＮ、ＩＮＢは、それぞれ低振幅のＬｏｗレベル（ＶＥ４）、低振幅のＨｉｇｈレベル（ＶＥ３）とされ、出力端子４の出力信号ＯＵＴ及びノード５の相補出力信号ＯＵＴＢをそれぞれ高振幅のＬｏｗレベル（ＶＥ２）、Ｈｉｇｈレベル（ＶＥ１）とする。また、ノード６、ノード３、ノード４１、ノード４２、ノード４３はそれぞれ高振幅のＬｏｗレベル、Ｈｉｇｈレベル、Ｈｉｇｈレベル、Ｌｏｗレベル、Ｈｉｇｈレベルとする。
【０１３２】
データ期間ＴＤ１の第１の期間Ｔ１（期間ｔ０−ｔ１）では、帰還制御部３０のスイッチＳＷ１はオン、スイッチＳＷ２はオフとなり、帰還制御部３０は信号ＯＵＴＢを選択出力し、ノード６（制御信号Ｓ３）は高振幅のＨｉｇｈレベル（ＶＥ１）となり、ノード４１は、高振幅のＬｏｗレベルとなる。第１のレベルシフタ１０において、ＮチャネルＭＯＳトランジスタＭ２がオン、ＰチャネルＭＯＳトランジスタＭ３はオフとなる。このとき、入力信号ＩＮは低振幅のＬｏｗレベルであるため、ＮチャネルＭＯＳトランジスタＭ１はオフとされる。このためノード３は高振幅のＨｉｇｈレベルに保持され、ＰチャネルＭＯＳトランジスタＭ４はオフとされる。第２のレベルシフタ２０において、ＮチャネルＭＯＳトランジスタＭ２２はオフ、ＰチャネルＭＯＳトランジスタＭ２３はオンとなり、ノード４２を高振幅のＨｉｇｈ電位とし、ノード４３は高振幅のＬｏｗレベルとなり、ＮチャネルＭＯＳトランジスタＭ２７はオフとされる。このとき、入力信号ＩＮは低振幅のＬｏｗレベルであるため、ＮチャネルＭＯＳトランジスタＭ１はオフとされる。すなわち、第１のレベルシフタ１０の出力トランジスタＭ４と、第２のレベルシフタ２０の出力トランジスタＭ２７がともにオフ状態となり、出力ノード４は高振幅のＬｏｗレベル（ＶＥ２）が維持される。
【０１３３】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、スイッチＳＷ１、ＳＷ２はオフし、ノード６（制御信号Ｓ３）には高振幅のＨｉｇｈレベル（ＶＥ１）が保持される。
【０１３４】
第２の期間Ｔ２（期間ｔ１−ｔ２）の途中の時刻ｔｄ０でデータ期間ＴＤ０からＴＤ１に切り替わる。ここで、入力信号ＩＮが低振幅のＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１がオンとなり、ノード３の電位をＬｏｗレベル（ＶＥ２）に引き下げる（このときＮチャネルＭＯＳトランジスタＭ２もオン）。これにより、ＰチャネルＭＯＳトランジスタＭ４をオンとし、出力端子４の電圧を高振幅のＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）に変化（充電）させる。また、このとき、ノード６は高振幅のＨｉｇｈレベルに保持され、第２のレベルシフタ２０において、ノード４１は高振幅のＬｏｗ、ノード４２がＨｉｇｈ、ノード４３はＬｏｗであるため、ＮチャネルＭＯＳトランジスタＭ２７はオフとされる。すなわち、第２のレベルシフタ２０が非活性状態のもとで、第１のレベルシフタ１０により出力端子４の高振幅のＨｉｇｈレベル（ＶＥ１）への充電作用（レベルシフト動作）が行われる。
【０１３５】
なお、入力信号ＩＮの振幅が小さい場合でも、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１は、ノード３を速やか引き下げ、出力端子４を高振幅のＨｉｇｈレベル（ＶＥ１）に高速に駆動することができる。また貫通電流は生じない。
【０１３６】
第３の期間Ｔ３（期間ｔ２−ｔ３）では、スイッチＳＷ１はオフ、スイッチＳＷ２はオンし、帰還制御部３０は、信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は引き続き、高振幅のＨｉｇｈレベル（ＶＥ１）とされ、第１のレベルシフタ１０のトランジスタＭ２、Ｍ３もそれぞれオン、オフのままとされる。このとき、入力信号ＩＮは低振幅のＨｉｇｈレベル（ＶＥ４）であるため、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ４は引き続きオンとされ、出力端子４は高振幅のＨｉｇｈレベル（ＶＥ１）のまま安定に保持される。このとき、第２のレベルシフタ２０において、ノード４１は高振幅のＬｏｗ、ノード４２がＨｉｇｈ、ノード４３はＬｏｗであるため、ＮチャネルＭＯＳトランジスタＭ２７はオフとされ、第２のレベルシフタ２０は非活性状態とされる。したがって、ノイズ等により出力端子４の電圧レベルが影響を受けて誤動作する、ということは回避される。
【０１３７】
次に、データ期間ＴＤ２における図７のレベルシフト回路の動作について説明する。
【０１３８】
第１の期間Ｔ１（期間ｔ３−ｔ４）では、帰還制御部３０では、スイッチＳＷ１がオン、スイッチＳＷ２はオフし、信号ＯＵＴＢ（Ｌｏｗ）がノード６（制御信号Ｓ３）に伝達され、ノード６は高振幅のＨｉｇｈレベル（ＶＥ１）からＬｏｗレベル（ＶＥ２）となる。これにより、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３がそれぞれオフ、オンとなり、ノード３を高振幅のＨｉｇｈレベル（ＶＥ１）に引き上げ、ＰチャネルＭＯＳトランジスタＭ４をオフさせる。またノード６が高振幅のＬｏｗ（ＶＥ２）となる。また第２のレベルシフタ２０において、ノード４１は、高振幅のＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＭ２３をオフし、ＮチャネルＭＯＳトランジスタＭ２２をオンさせる。このとき相補入力信号ＩＮＢは低振幅のＬｏｗレベル（ＶＥ４）とされており、ＮチャネルＭＯＳトランジスタＭ２１はオフしており、ノード４２は高振幅のＨｉｇｈレベル（ＶＥ２）が保持され、ＮチャネルＭＯＳトランジスタＭ２７はオフされる。すなわち、第１のレベルシフタ１０の出力トランジスタＭ４と、第２のレベルシフタ２０の出力トランジスタＭ２７がともにオフ状態となり、出力ノード４は高振幅のＨｉｇｈレベル（ＶＥ１）が維持される。
【０１３９】
第２の期間Ｔ２（期間ｔ４−ｔ５）では、スイッチＳＷ１はオフとされ、スイッチＳＷ２はオフとされ、ノード６（制御信号Ｓ３）、ノード４１では、高振幅のＬｏｗレベル（ＶＥ２）、Ｈｉｇｈレベル（ＶＥ１）がそれぞれ保持される。第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ３はオンに保持されノード３は、高振幅のＨｉｇｈとされ、ＰチャネルＭＯＳトランジスタＭ４は、オフとされる。第２のレベルシフタ２０の各トランジスタも状態が保持される。
【０１４０】
第２の期間Ｔ２（期間ｔ４−ｔ５）の途中の時刻ｔｄ１で、データ期間ＴＤ１からＴＤ２に切り替わる。ここで、入力信号ＩＮが低振幅のＨｉｇｈレベルからＬｏｗレベルに変化しても、第１のレベルシフタ１０のトランジスタＭ４はオフのままとされる。
【０１４１】
このとき、入力信号ＩＮの低振幅のＬｏｗレベルへの変化により、ＩＮＢが低振幅のＨｉｇｈとなり、第２のレベルシフタ２０において、ＮＭＯＳトランジスタＭ２１がオンし、ノード４２が高振幅のＬｏｗ、ノード４３が高振幅のＨｉｇｈとなり、ＮＭＯＳトランジスタＭ２７がオンし、出力端子４を高振幅のＬｏｗレベル（ＶＥ２）とする。第２のレベルシフタ２０の活性化時、第１のレベルシフタ１０は非活性状態（トランジスタＭ４はオフ）とされる。このため、出力端子４は高振幅のＨｉｇｈレベル（ＶＥ１）からＬｏｗレベル（ＶＥ２）に速やかに駆動される。このときも、貫通電流は生じない。
【０１４２】
第３の期間Ｔ３（期間ｔ５−ｔ６）では、スイッチＳＷ１はオフ、スイッチＳＷ２はオンとされ、帰還制御部３０は信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は引き続き高振幅のＬｏｗレベル（ＶＥ２）となる。
【０１４３】
第１のレベルシフタ１０のＰチャネルＭＯＳトランジスタＭ４はオフのままとなる（第１のレベルシフタ１０は非活性状態）。このとき、入力信号ＩＮは、低振幅のＬｏｗレベル（ＩＮＢはＨｉｇｈレベル）であるため、第２のレベルシフタ２０のＮＭＯＳトランジスタＭ２１は引き続きオンとされ、ノード４２は高振幅のＬｏｗレベル、ノード４３は高振幅のＨｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＭ２７がオンし、出力端子４は高振幅のＬｏｗレベル（ＶＥ２）のまま安定に保持される。
【０１４４】
次にデータ期間ＴＤ３に対する図７のレベルシフト回路の動作について説明する。
【０１４５】
第１の期間Ｔ１（期間ｔ６−ｔ７）では、スイッチＳＷ１はオン、スイッチＳＷ２はオフとされ、帰還制御部３０は、信号ＯＵＴＢを選択出力し、ノード６（制御信号Ｓ３）は高振幅のＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）となる。これにより、第１のレベルシフタ１０において、ＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３がそれぞれオン、オフとなる。このとき、入力信号ＩＮは低振幅のＬｏｗレベルであるため、ＮチャネルＭＯＳトランジスタＭ１はオフのままであり、ノード３は高振幅のＨｉｇｈレベル（ＶＥ１）のままとされ、ＰチャネルＭＯＳトランジスタＭ４もオフのままとされる。また、ＩＮＢが低振幅のＨｉｇｈとされ、第２のレベルシフタ２０において、ノード４１はＬｏｗとされ、ＮＭＯＳトランジスタＭ２２はオフとされ、ＰＭＯＳトランジスタＭ２３はオンとされ、ノード４２はＨｉｇｈ、ノード４３はＬｏｗとされ、ＮチャネルＭＯＳトランジスタ２７はオフ状態とされる。すなわち、第１のレベルシフタ１０の出力トランジスタＭ４と、第２のレベルシフタ２０の出力トランジスタＭ２７がともにオフ状態となる。
【０１４６】
第２の期間Ｔ２（期間ｔ７−ｔ８）では、スイッチＳＷ１、ＳＷ２はともにオフとされ、ノード６（制御信号Ｓ３）は高振幅のＨｉｇｈレベル（ＶＥ１）が保持される。第２の期間Ｔ２（期間ｔ７−ｔ８）の途中の時刻ｔｄ２でデータ期間ＴＤ２からＴＤ３に切り替わる。時刻ｔｄ２で、入力信号ＩＮは低振幅のＬｏｗレベルのままであり、第１のレベルシフタ１０のＮＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ４はオフとされる。第２のレベルシフタ２０において、ノード４１、４２、４３はそれぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗのままとされ、ＰＭＯＳトランジスタＭ２３がオン、ＮＭＯＳトランジスタＭ２２がオフし、ＮＭＯＳトランジスタＭ２７はオフする。すなわち、第１のレベルシフタ１０の出力トランジスタＭ４と、第２のレベルシフタ２０の出力トランジスタＭ２７がともにオフ状態となる。
【０１４７】
第３の期間Ｔ３（期間ｔ８−ｔ９）では、スイッチＳＷ１はオフ、スイッチＳＷ２はオンとされ、帰還制御部３０は信号ＯＵＴを選択出力し、ノード６（制御信号Ｓ３）は高振幅のＬｏｗレベル（ＶＥ２）となる。第１のレベルシフタ１０において、ＰＭＯＳトランジスタＭ３はオン、ＮＭＯＳトランジスタＭ２がオフし、ノード３は高振幅のＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＭ４はオフとされる。また第２のレベルシフタ２０において、ノード４１は高振幅のＨｉｇｈとなり、ＮＭＯＳトランジスタＭ２２はオン、ＰＭＯＳトランジスタＭ２３はオフし、ＩＮＢが低振幅のＨｉｇｈのため、ＮＭＯＳトランジスタＭ２１がオンし、ノード４２は高振幅のＬｏｗ、ノード４３は高振幅のＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＭ２７がオンし、出力端子４は高振幅のＬｏｗレベル（ＶＥ２）とされる。
【０１４８】
期間（ｔ６−ｔ８）のように、第１、第２の期間（Ｔ１、Ｔ２）において、ノード６が高振幅のＬｏｗレベル（ＶＥ２）とされ、ＩＮが低振幅のＨｉｇｈレベル（ＶＥ３）のときの場合等、ＮチャネルＭＯＳトランジスタＭ２７とＰチャネルＭＯＳトランジスタＭ４がともにオフし、出力端子４がハイインピーダンス状態となる場合がある。この場合、出力端子４の電位は、寄生容量により保持される。そこで、第１の期間Ｔ１、Ｔ２は、十分短い時間に設定し、第２の期間Ｔ２は、出力端子４の電圧レベルを変化させるのに必要最低限の期間を確保すればよい。
【０１４９】
本実施例において、動作期間の大半を、第３の期間Ｔ３に設定することができるため、出力端子４の電位が、ノイズ等により変動し、誤動作が生じるという事態は回避される。また、貫通電流はなく、低消費電力が実現できる。なお、入力信号ＩＮの振幅が小さい場合でも、第１のレベルシフタ１０のトランジスタＭ４とレベルシフタ２０のトランジスタＭ５は、少なくとも一方がオフされるため、高速なレベルシフト動作が可能である。制御信号Ｓ１、Ｓ２の立ち上がり、立ち下がりの早さは、レベルシフト回路の動作速度と関係せず、タイミングも厳密さを必要としないため、制御信号Ｓ１、Ｓ２を生成する制御信号発生回路９０は、簡素な回路で実現できる。
【０１５０】
なお、本実施例において、第２のレベルシフタ２０のインバータＨＩＮＶ２は、出力端子４とノード４１間に接続され、制御信号Ｓ１でオン、オフ制御される第３のスイッチと、相補出力端子５とノード４１間に接続され、制御信号Ｓ２でオン、オフ制御される第４のスイッチとに置き換えても同様の作用が実現できる。
【０１５１】
＜実施例２＞
図９は、本発明の表示装置のロウドライバ（走査ドライバ）の構成の一実施例を示す図である。図９は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図９を参照すると、このロウドライバは、クロック信号ｃｌｋに基づきスタートパルスを次段に転送するシフトレジスタ４１０と、シフトレジスタ４１０の各段の出力信号（走査信号）を差動で受けレベルシフトするレベルシフト回路４３１をシフトレジスタ４１０の各段に対応して備えたレベルシフト回路群４３０と、レベルシフト回路４３１の高振幅の出力信号をシングルエンドで受けそれぞれ対応するスキャンライン（走査線）Ｐ１、Ｐ２、・・・ＰＭに走査信号をシングルエンドで出力するバッファ群４５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路４３１に対して高振幅の制御信号Ｓ１、Ｓ２（図１等の制御信号Ｓ１、Ｓ２に対応する）を出力する制御信号発生回路４９０を備えている。シフトレジスタ４１０は、電源電圧（ＶＥ３、ＶＥ４）で駆動され、レベルシフト回路群４３０とバッファ群４５０は、電源電圧（ＶＥ１、ＶＥ２）で駆動される。
【０１５２】
図９に示す構成は、レベルシフト（ＬＳ）回路４３１として、前記実施例１−１乃至１−４で説明したレベルシフト回路を用いている。制御信号発生回路４９０からの制御信号Ｓ１、Ｓ２は、前記実施例１−１乃至１−４で説明したレベルシフト回路における帰還制御部３０のスイッチＳＷ１、ＳＷ２（図１、２、３、５、６等参照）にそれぞれ供給される高振幅の制御信号Ｓ１、Ｓ２に対応する。制御信号発生回路４９０は、複数のレベルシフト回路４３１に対して共通に制御信号Ｓ１、Ｓ２を出力する。前述したように、制御信号Ｓ１、Ｓ２の電圧レベルの立上り、立下り速度は、各レベルシフト回路４３１の動作速度に影響しない。本発明に係るレベルシフト回路を適用することで、低消費電力、高速動作のスキャンドライバを実現でき、省面積化による低コスト化も実現可能である。
【０１５３】
＜実施例３＞
図１０は、本発明の表示装置のデータドライバの構成の一実施例の構成を示す図である。図１０は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図１０を参照すると、クロック信号ｃｌｋを入力しラッチアドレスの選択を行うラッチタイミング信号を生成するシフトレジスタ５１０と、シフトレジスタ５１０からの出力（ラッチタイミング信号）に基づき、デジタルデータをラッチするデータレジスタ／ラッチ５２０と、データレジスタ／ラッチ５２０の各段の出力データ信号を差動で受けレベルシフトするレベルシフト回路５３１を複数備えたレベルシフト回路群５３０と、レベルシフト回路群５３０の出力信号（映像データ）と、基準電圧発生回路５６０からの互いにレベルの異なる基準電圧を受け、映像データに対応する階調電圧を出力する複デジタルアナログ変換器（ＤＡＣ）５４０と、デジタルアナログ変換器（ＤＡＣ）５４０の出力電圧を受けデータ線を駆動する出力バッファ群５５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路５３１に対して高振幅の制御信号Ｓ１、Ｓ２（図１等の制御信号Ｓ１、Ｓ２に対応する）を供給する制御信号発生回路５９０を備えている。シフトレジスタ５１０とデータレジスタ／ラッチ５２０は、電源電圧（ＶＥ３、ＶＥ４）で駆動される。レベルシフト回路群５３０、デジタルアナログ変換器（ＤＡＣ）、出力バッファ群５５０は、電源電圧（ＶＥ１、ＶＥ２）で駆動される。
【０１５４】
図１０に示す構成において、レベルシフト（ＬＳ）回路５３１は、データレジスタ／ラッチ５２０の出力を差動で受けており、出力信号を差動出力し、例えば図１、図２等を参照して説明したレベルシフト回路を用いている。制御信号発生回路５９０からの制御信号Ｓ１、Ｓ２は、帰還制御部３０のスイッチＳＷ１、ＳＷ２（例えば図１、図２等参照）にそれぞれ供給される高振幅の制御信号Ｓ１、Ｓ２に対応する。制御信号発生回路５９０は、複数のレベルシフト回路５３１に共通に制御信号Ｓ１、Ｓ２を出力する。制御信号Ｓ１、Ｓ２の電圧レベルの立上り、立下り速度は、各レベルシフト回路５３１の動作速度に影響しない。本発明のレベルシフト回路を適用することで、低消費電力、高速動作のデータドライバを実現でき、省面積化による低コスト化も実現可能である。
【０１５５】
＜実施例４＞
図１１は、本発明の表示装置の構成の一例を示す図である。図１１を参照すると、アクティブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数の画素９５０をマトリックス状に配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に表示素子を封入した構造からなる。半導体基板上には、各画素の電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線（データ電極線）９６２と、走査信号を送る走査線（走査電極線）９６１とが格子状に配線され、走査線９６１及びデータ線９６２は、互いの交差部に画素９５０が配置される。パッシブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数のレベル電圧（階調電圧）を送るデータ線９６２が配線された基板と、走査信号を送る走査線９６１が配線された基板を対向させて間に表示素子を封入した構造からなり、データ線９６２と走査線９６１とが交差する領域が画素９５０を構成する。
【０１５６】
アクティブマトリクス駆動方式の表示装置の場合、走査線９６１上の走査信号により、画素９５０のスイッチ（ＴＦＴ）のオン・オフを制御し、画素スイッチがオンとなるときに、当該画素９５０が接続するデータ線９６２上の映像信号（映像信号に対応した階調電圧）が画素の電極に印加され、画像を表示するものである。
【０１５７】
なお、走査信号はロウ（スキャン）ドライバ９７０より走査線９６１に供給され、また各画素への階調電圧の供給はカラム（データ）ドライバ９８０よりデータ線９６２を介して行われる。
【０１５８】
１画面分のデータの書き換えは、通常１フレーム期間（通常１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。表示コントローラー９４０は、ロウドライバ９７０にクロック信号、制御信号（スタートパルス）等を供給し、カラムドライバ９８０に、クロックｃｌｋ、制御信号、映像データ（低振幅デジタル信号）を供給する。
【０１５９】
本実施例の表示装置は、ロウドライバ９７０と、カラムドライバ９８０として、それぞれ、図９、図１０を参照して説明したように、本発明のレベルシフト回路を備え、高振幅信号を出力する。
【０１６０】
図１２は、図１１の画素９５０の一例を示す図である。図１２（Ａ）は、パッシブマトリックス型の液晶表示部の画素９５０の構成を模式的示している。走査電極線９６１と、データ電極線９６２との交差部に挟まれる液晶素子９５３は、走査電極線９６１に印加される電圧とデータ電極線９６２に印加される電圧の差に応じて透過率が可変し、バックライト光（又は反射光）を透過させる。図１２（Ｂ）は、アクティブマトリクス型の液晶表示部の画素９５０の構成を示している。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方が画素電極９５２に接続され、液晶素子９５３は画素電極９５２と対向透明電極（共通電極）９５４間に挟持されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンのとき、データ線９６２の階調電圧が画素電極９５２に印加され、画素電極９５２と対向電極９５４の電位差に応じて液晶素子９５３の透過率が可変し、バックライト光（又は反射光）を透過させる。図１２（Ｃ）は、アクティブマトリクス型の有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示部の画素９５０（電流駆動方式）の構成を示す図であり、電流駆動型とされる。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方は、有機ＥＬ素子の駆動トランジスタ（ＰチャネルのＴＦＴトランジスタ）９５５のゲートに接続されている。駆動トランジスタ９５５のソースは電源９５８に接続され、ドレインはＥＬ素子９５６に接続され、ソースとゲート間に、データ信号保持用の容量９５７が接続されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンとされ、データ線９６２の階調電圧が駆動トランジスタ９５５のゲートと容量９５７に印加され、有機ＥＬ素子９５６に電流を流し、有機ＥＬ素子９５６が発光する。
【０１６１】
上記した実施例によれば、入力信号が低振幅でも高速にレベルシフト動作を可能としており、例えば入力信号の振幅に対して数倍以上の大振幅の出力信号へのレベルシフトも実現可能としている。また、同一電流経路上で放電動作と充電動作が同時に生じないため、出力変化時に貫通電流の発生を抑止している。
【０１６２】
なお、上記実施例で説明したレベルシフト回路は、単結晶半導体基板上にＣＭＯＳプロセス等で構成してもよい。あるいは、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）基板に形成してもよい。
【０１６３】
また、図５に示した構成例では、高電位側のレベルシフタ２０における充電素子をＰチャネルトランジスタで構成し、低電位側のレベルシフタ１０における放電素子をＮチャネルＭＯＳトランジスタで構成した例について説明したが、本発明においてトランジスタの導電型はかかる構成にのみに制限されるものでないことは勿論である。レベルシフタ２０の充電素子をＮチャネルＭＯＳトランジスタで構成した場合、出力電圧にＮチャネルＭＯＳトランジスタの閾値電圧分のドロップはあるが、応用例の如何によっては、第１のレベルシフタ１０をＮチャネルＭＯＳトランジスタで構成することも可能であることを付言しておく。同様に、応用例の如何によっては、第２のレベルシフタ２０をＰチャネルトランジスタで構成することも可能である。
【０１６４】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１６５】
【図１】本発明の実施例１の構成を示す図である。
【図２】本発明の実施例１−１の構成を示す図である。
【図３】本発明の実施例１−２の構成を示す図である。
【図４】本発明の実施例１−１、１−２のタイミング動作の一例を示す図である。
【図５】本発明の実施例１−３の構成（図２の一具体例）を示す図である。
【図６】本発明の実施例１−３のタイミング動作の一例を示す図である。
【図７】本発明の実施例１−４の構成を示す図である。
【図８】本発明の実施例１−４のタイミング動作の一例を示す図である。
【図９】本発明の実施例２のロウドライバの構成の一例を示す図である。
【図１０】本発明の実施例３のカラムドライバの構成の一例を示す図である。
【図１１】本発明の実施例４の表示装置の構成の一例を示す図である。
【図１２】図１１の画素の例を示す図である。
【図１３】関連技術のレベルシフト回路の構成を示す図である。
【図１４】関連技術のレベルシフト回路の構成を示す図である。
【符号の説明】
【０１６６】
１  入力端子
２  相補入力端子（反転入力端子）
３  ノード
４  出力端子
５  相補出力端子（反転出力端子）
６  ノード
７、８  制御端子
１０  第１のレベルシフタ
２０  第２のレベルシフタ
３０  帰還制御部
４１、４２、４３  ノード
９０  制御信号発生回路
４１０  シフトレジスタ
４３０  レベルシフト回路群
４３１  レベルシフタ（ＬＳ）
４５０  バッファ
４９０  制御信号発生回路
５１０  シフトレジスタ
５２０  データレジスタ／ラッチ
５３０  レベルシフト回路群
５３１  レベルシフト回路
５４０  ＤＡＣ
５５０  出力バッファ
５６０  基準電圧発生回路
５９０  制御信号発生回路
９４０  表示コントローラー
９５０  画素
９５１  画素スイッチ
９５２  画素電極
９５３  液晶素子
９５４  対向電極
９５５  トランジスタ
９５６  ＥＬ素子
９５７  容量
９５８、９５９  電極
９６０  表示部
９６１  走査線
９６２  データ線
９７０  ロウドライバ
９８０  カラムドライバ
Ｅ１  第１の電源端子
Ｅ２  第２の電源端子
ＩＮ  入力信号
ＩＮＢ  相補入力信号
ＬＩＮＶ  インバータ（低振幅）
ＨＩＮＶ、ＨＩＮＶ２、ＨＩＮＶ３  インバータ（高振幅）
Ｍ１、Ｍ２、Ｍ５、Ｍ２１、Ｍ２２、Ｍ２７  ＮチャネルＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ２３  ＰチャネルＭＯＳトランジスタ
Ｍ９  電流源トランジスタ
ＯＵＴ  出力信号
ＯＵＴＢ  相補出力信号
Ｓ１、Ｓ１Ｂ、Ｓ２  制御信号
Ｓ３  制御信号
ＳＷ１、ＳＷ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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