(57)【特許請求の範囲】
【請求項１】
再構成可能な論理回路と、
前記再構成可能な論理回路に構成する論理回路の回路情報を保持する回路情報源と、
前記再構成可能な論理回路の再構成を制御する論理再構成制御部と
を備え、
前記論理再構成制御部は、前記回路情報源が前記再構成可能な論理回路に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持している場合は、前記回路情報源から前記差分回路情報を読み出して前記再構成可能な論理回路の再構成を制御し、前記差分回路情報を保持していない場合には、前記前回構成した論理回路の完全回路情報と、前記今回構成すべき論理回路の完全回路情報とから、前記差分回路情報を作成する
ことを特徴とするデータ処理装置。
【請求項２】
前記論理再構成制御部は、
所定のバスを流れるアドレス信号の値を監視し、前記所定のバスから前記再構成可能な論理回路による処理に置き換えるプログラム部分をＣＰＵにスキップさせる特定命令のアドレス値を検出したときは、前記プログラム部分を前記再構成可能な論理回路に処理させるために前記再構成可能な論理回路に構成すべき論理回路の識別番号を示す識別番号信号を生成する特定命令アドレス値検出部と、
前記識別番号信号が示す識別番号の遷移パターンから、前記回路情報源に前記再構成可能な論理回路に今回構成する論理回路の前回構成した論理回路との差分回路情報が存在するか否か判定する差分回路情報有無判定回路とを備える
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記特定命令アドレス値検出部は、前記識別番号信号を蓄積可能とされた識別番号蓄積回路を備え、前記再構成可能な論理回路に構成した論理回路による処理を終了するごとに前記識別番号蓄積回路から前記識別番号信号を出力する
ことを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記論理再構成制御部は、前記再構成可能な論理回路の再構成を制御する場合に、前記回路情報源が前記再構成可能な論理回路に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持していない場合には、前記前回構成した論理回路の完全回路情報と、前記今回構成すべき論理回路の完全回路情報とから、前記差分回路情報を作成して前記回路情報源に保持させる差分回路情報作成回路を備える
ことを特徴とする請求項１乃至３のいずれか一項に記載のデータ処理装置。
【請求項５】
前記回路情報源内の差分回路情報の使用回数を記憶する記憶手段を備え、
前記論理再構成制御部は、前記記憶手段に前記回路情報源内の差分回路情報の使用回数を記憶し、前記使用回数を考慮して、前記回路情報源内の差分回路情報の更新対象を決める
ことを特徴とする請求項４に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能な論理回路（プログラマブル論理回路）を備えるデータ処理装置に関する。
【背景技術】
【０００２】
従来、データ処理装置におけるデータ処理の高速化を図る手法として、例えば、再構成可能な論理回路を実装し、ＣＰＵ（central processing unit）では時間のかかる処理を再構成可能な論理回路を使用して行う手法が提案されている。
【０００３】
図３８は再構成可能な論理回路を備える従来のデータ処理装置の一例を示す回路図である（例えば、特許文献１参照。）。図３８中、１はＣＰＵ、２は第１のメモリ、３は第２のメモリ、４は第３のメモリ、５はデータ処理の高速化を図るために実装された再構成可能論理ブロックであり、再構成可能論理ブロック５は、再構成可能な論理回路６と、再構成情報用メモリ７と、制御部８とを備えている。
【０００４】
再構成可能な論理回路６は、ＦＰＧＡ（field programmable gate array）のように、外部から与えられる再構成情報に基づいて回路構成（論理構成）を変更可能とされたものである。再構成情報用メモリ７は、再構成可能な論理回路６の再構成に必要な再構成情報を保持するものであり、再構成情報は、再構成可能な論理回路６に構成する論理回路の種類毎に固有の識別番号が付与された状態で保持される。制御部８は、ＣＰＵ１の指示に従い、再構成情報用メモリ７が保持する再構成情報を用いて、再構成可能な論理回路６に構成されている論理回路を変更するものである。
【０００５】
このデータ処理装置においては、ＣＰＵ１は、再構成可能な論理回路６を使用する命令を読み込むと、制御部８に対して再構成可能な論理回路６の再構成のための識別番号を含む再構成指示信号を与える。制御部８は、ＣＰＵ１から再構成指示信号が与えられると、再構成指示信号に含まれる識別番号に応じた再構成情報を再構成情報用メモリ７から読み出して再構成可能な論理回路６の再構成を行い、再構成が終了すると、ＣＰＵ１に再構成終了通知を発行する。
【０００６】
ＣＰＵ１は、制御部８から再構成終了通知を受けると、データ処理を中断して処理途中のデータを第１のメモリ２から第３のメモリ４に転送し、制御部８にデータ処理の開始を指示する。その後、再構成可能な論理回路６は、第２のメモリ３及び第３のメモリ４を用いてデータ処理を行い、データ処理が完了すると、データ処理結果を第３のメモリ４に格納し、制御部８を介してＣＰＵ１に処理の終了を通知する。ＣＰＵ１は、この通知を受け取ると、第３のメモリ４内のデータを用いて処理を続行する。
【０００７】
このように、このデータ処理装置は、ＣＰＵ１が再構成可能な論理回路６を使用する命令を読み込むと、ＣＰＵ１が制御部８に再構成可能な論理回路６の再構成を指示し、制御部８が再構成情報用メモリ７から読み出した再構成情報に従って再構成可能な論理回路６を再構成し、その後、ＣＰＵ１に代わって再構成可能な論理回路６が第２のメモリ３及び第３のメモリ４を使用してデータ処理を行い、データ処理の高速化を図るというものである。
【特許文献１】特開２００３−２０８３０５号公報
【特許文献２】特開２０００−１２４３１７号公報
【特許文献３】特開２００１−５１８２６号公報
【特許文献４】特開２００３−１０１５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図３８に示す従来のデータ処理装置においては、再構成情報用メモリ７には、再構成可能な論理回路６に実行させるべき処理に必要な論理回路を単位として、再構成情報が記憶される。このため、再構成可能な論理回路６に構成されている論理回路を更新する場合、更新前の論理回路の一部分を変更すれば足りる場合であっても、更新前の論理回路の全体を更新しなければならず、このことが、再構成可能な論理回路６の再構成に要する時間の増大化を招いているという問題点があった。
【０００９】
本発明は、かかる点に鑑み、再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化は図ることができるようにしたデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本出願が開示するデータ処理装置は、再構成可能な論理回路と、前記再構成可能な論理回路に構成する論理回路の回路情報を保持する回路情報源と、前記再構成可能な論理回路の再構成を制御する論理再構成制御部とを備え、前記論理再構成制御部は、前記回路情報源が前記再構成可能な論理回路に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持している場合は、前記回路情報源から前記差分回路情報を読み出して前記再構成可能な論理回路の再構成を制御するというものである。
【発明の効果】
【００１１】
開示したデータ処理装置によれば、前記論理再構成制御部は、前記回路情報源が前記再構成可能な論理回路に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持している場合は、前記回路情報源から前記差分回路情報を読み出して前記再構成可能な論理回路の再構成を制御するので、前記再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示す回路図である。本発明の第１実施形態は、ＣＰＵ９と、ＣＰＵ９によって管理されるシステムバス１０と、プログラム記憶手段１１と、再構成可能な論理回路１２と、メモリ部１３と、調停手段１４と、回路情報源１５と、論理再構成制御部１６とを備えている。本発明の第１実施形態は、１チップ構成とすることもできるし、複数チップ構成とすることもできる。
【００１３】
プログラム記憶手段１１は、ＣＰＵ９が実行するプログラムを記憶するものである。本発明の第１実施形態では、生成直後のオブジェクト・プログラム中の所定領域を再構成可能な論理回路１２による処理に置き換える場合、該所定領域の先頭アドレスの命令を、該所定領域をスキップさせるための分岐命令（以下、特定命令という）に変更したオブジェクト・プログラムをプログラム記憶手段１１に実装する。
【００１４】
例えば、図２において、生成直後のオブジェクト・プログラム１７中の１００番地〜１９９番地を再構成可能な論理回路１２による処理に置き換える領域とする場合には、この生成直後のオブジェクト・プログラム１７中の１００番地の命令を２００番地ヘの移動を指示する特定命令に変更し、該変更したオブジェクト・プログラム１８をプログラム記憶手段１１に実装する。
【００１５】
また、図１において、再構成可能な論理回路１２は、ＦＰＧＡのように、外部から与えられる回路情報に基づいて回路構成（論理構成）を変更可能とされたものである。メモリ部１３は、システムバス１０及び再構成可能な論理回路１２の双方からアクセス可能とされたものである。調停手段１４は、システムバス１０からのメモリ部１３へのアクセスと再構成可能な論理回路１２からのメモリ部１３へのアクセスとを調停するものである。
【００１６】
回路情報源１５は、再構成可能な論理回路１２に構成する論理回路の完全回路情報及びその読み出し始点アドレス値や、再構成可能な論理回路１２に構成する論理回路のうち、所定の論理回路の他の所定の論理回路との差分回路情報（所定の論理回路の完全回路情報から、所定の論理回路と他の所定の論理回路との共通情報を除いた回路情報）及びその読み出し始点アドレス値や、特定命令アドレス値などを格納するものである。
【００１７】
論理再構成制御部１６は、再構成可能な論理回路１２の再構成を制御するものであり、システムバス１０上を流れるアドレス信号の値を監視し、回路情報源１５から完全回路情報を読み出し、この読み出した完全回路情報の再構成可能な論理回路１２への転送や、回路情報源１５から差分回路情報を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報の作成や、前記番地の情報と前記番地の回路情報との再構成可能な論理回路１２への転送などを行う。
【００１８】
本発明の第１実施形態では、再構成可能な論理回路１２は、回路情報保持レジスタ１９を備えており、論理再構成制御部１６により回路情報保持レジスタ１９に回路情報が設定されると、この設定された回路情報に基づいて論理回路の構成を行う。また、再構成可能な論理回路１２は、再構成した論理回路１２に構成した論理回路よる処理が終了すると、終了通知を論理再構成制御部１６に送るように構成される。
【００１９】
また、論理再構成制御部１６は、識別番号保持レジスタ２０を備えており、システムバス１０から特定命令アドレス値を検出したときは、該検出した特定命令アドレス値が示すアドレスに格納されている特定命令によりスキップするプログラム部分を再構成可能な論理回路１２に処理させるために再構成可能な論理回路１２に構成すべき論理回路の識別番号を生成して識別番号保持レジスタ２０に保持するように構成される。
【００２０】
また、論理再構成制御部１６は、システムバス１０から特定命令アドレス値を検出したときに、再構成可能な論理回路１２が処理を実行中のときは、ＣＰＵ９にウェイト制御をかけ、再構成可能な論理回路１２から実行中の処理の終了通知を受け取るまで、今回検出した特定命令アドレス値に基づいて生成する識別番号の識別番号保持レジスタ２０への書き込みを保留するようにも構成される。
【００２１】
図３は回路情報源１５に格納する差分回路情報を説明するための図であり、回路情報源１５に論理回路Ｂの論理回路Ａとの差分回路情報を格納する場合を例にしている。図３中、ＷＡは論理回路Ａの完全回路情報、ＷＢは論理回路Ｂの完全回路情報、Ｗ（Ａ→Ｂ）は論理回路Ｂの論理回路Ａとの差分回路情報であり、Ｐ番地〜Ｐ＋７番地、Ｑ番地〜Ｑ＋７番地、及び、Ｒ番地〜Ｒ＋４番地は、回路情報源１５内の記憶領域の番地、０番地〜７番地は再構成可能な論理回路１２内の番地である。
【００２２】
本例では、再構成可能な論理回路１２に構成する論理回路の完全回路情報の回路情報源１５内の区間長（１つの完全回路情報に割り当てられている連続アドレス数）は８、再構成可能な論理回路１２に構成する論理回路の差分回路情報の回路情報源１５内の区間長（１つの差分回路情報に割り当てられている回路情報源１５内の連続アドレス数）は５とされている場合を例としている。
【００２３】
図３の例では、論理回路Ａの完全回路情報ＷＡ及び論理回路Ｂの完全回路情報ＷＢは、再構成可能な論理回路１２内の０番地〜７番地の回路情報から構成されており、これらの回路情報中の再構成可能な論理回路１２内の０番地、２番地〜６番地の回路情報が一致している場合を例にしている。即ち、本例では、完全回路情報ＷＢが完全回路情報ＷＡと異なる回路情報は、再構成可能な論理回路１２内の１番地の回路情報と７番地の回路情報だけである。
【００２４】
ここで、論理回路Ｂの論理回路Ａとの差分回路情報を、例えば、Ｒ番地を読み出し始点アドレスとして回路情報源１５に格納する場合には、Ｒ番地には「スキップ数＝１」、Ｒ＋１番地には「完全回路情報ＷＢ中の再構成可能な論理回路１２内の１番地の回路情報」、Ｒ＋２番地には「スキップ数＝６」、Ｒ＋３番地には「完全回路情報ＷＢ中の再構成可能な論理回路１２内の７番地の回路情報」、Ｒ＋４番地には１つの差分回路情報の終了を示す「終了コード」を格納する。
【００２５】
なお、回路情報源１５に格納するスキップ数は、再構成可能な論理回路１２内の再構成を必要とする番地を算出するための情報であり、スキップする先頭の番地が０番地である場合は、「スキップ数＝スキップする番地数」であり、スキップする先頭の番地が０番地でない場合には、「スキップ数＝スキップする番地数＋１」である。
【００２６】
このように、本発明の第１実施形態では、回路情報源１５に格納される各差分回路情報は、スキップ数と、再構成可能な論理回路１２内の再構成を必要とする番地の回路情報と、終了コードとで構成される。
【００２７】
そこで、論理再構成制御部１６は、差分回路情報Ｗ（Ａ→Ｂ）を再構成可能な論理回路１２に転送する場合には、スキップ数の情報から回路情報が存在する再構成可能な論理回路１２内の番地を算出し、回路情報が存在する再構成可能な論理回路１２内の番地の情報と、その番地の回路情報とを転送する。図３の例では、「１番地」という番地情報と、「１番地の回路情報」と、「７番地」という番地情報と、「７番地の回路情報」とを時分割で再構成可能な論理回路１２に転送する。
【００２８】
このようにすると、再構成可能な論理回路１２は、０番地はスキップする番地、１番地は与えられた回路情報（論理回路Ｂの完全回路情報ＷＢ中の１番地の回路情報）で再構成する番地、２番地〜６番地はスキップする番地、７番地は与えられた回路情報（論理回路Ｂの完全回路情報ＷＢ中の７番地の回路情報）で再構成する番地と解釈する。
【００２９】
したがって、再構成可能な論理回路１２は、０番地、２番地〜６番地については、再構成を実行せず、１番地については、論理再構成制御部１６から与えられた論理回路Ｂの完全回路情報ＷＢ中の１番地の回路情報に基づいて再構成を行い、７番地については、論理再構成制御部１６から与えられた論理回路Ｂの完全回路情報ＷＢ中の７番地の回路情報に基づいて再構成を行う。
【００３０】
この結果、再構成可能な論理回路１２内の０番地、２番地〜６番地は、論理回路Ａの完全回路情報ＷＡ内の０番地、２番地〜６番地の回路情報に基づく回路構成のままとなるが、それは、論理回路Ｂの完全回路情報ＷＢ内の０番地、２番地〜６番地の回路情報と一致するので、論理回路Ｂの完全回路情報ＷＢ内の０番地、２番地〜６番地の回路情報に基づく再構成可能な論理回路１２内の０番地、２番地〜６番地の再構成が省略されることになり、その分、再構成可能な論理回路１２の再構成時間を短縮することができ、データ処理の高速化を図ることができる。
【００３１】
図４は本発明の第１実施形態の動作例を示すタイミングチャートであり、回路情報源１５に論理回路Ａの完全回路情報ＷＡ、論理回路Ｂの完全回路情報ＷＢ、論理回路Ｃの完全回路情報ＷＣ、論理回路Ｄの完全回路情報ＷＤ、論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）、及び、論理回路Ｄの論理回路Ｃとの差分回路情報Ｗ（Ｃ→Ｄ）が記憶されている場合を例としている。
【００３２】
図４中、（Ａ）は論理再構成制御部１６による特定命令アドレス値の検出状況、（Ｂ）は論理再構成制御部１６からＣＰＵ９へのウェイト制御信号、（Ｃ）は識別番号保持レジスタ２０の保持内容、（Ｄ）は再構成可能な論理回路１２の状態、（Ｅ）は回路情報源１５からの読み出しデータ、（Ｆ）は回路情報源１５の記憶領域Ｚ０〜Ｚ５に格納されている回路情報を示している。
【００３３】
また、（Ａ）において、矢印２３は、この時点で、論理再構成制御部１６がシステムバス１０から再構成可能な論理回路１２に論理回路Ａを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２４は、この時点で、論理再構成制御部１６がシステムバス１０から再構成可能な論理回路１２に論理回路Ｂを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【００３４】
矢印２５は、この時点で、論理再構成制御部１６がシステムバス１０から再構成可能な論理回路１２に論理回路Ｃを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２６は、この時点で、論理再構成制御部１６がシステムバス１０から再構成可能な論理回路１２に論理回路Ｄを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【００３５】
ここで、論理再構成制御部１６が、矢印２３で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ａを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部１６は、論理回路Ａの識別番号を生成して識別番号保持レジスタ２０に保持し、回路情報源１５の記憶領域Ｚ０から論理回路Ａの完全回路情報ＷＡを読み出して回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は論理回路Ａに再構成され、論理回路Ａに任された処理が実行される。
【００３６】
その後、例えば、論理回路Ａによる処理が終了する前に、論理再構成制御部１６が、矢印２４で示す時点で、再構成可能な論理回路１２に論理回路Ｂを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、この時点では、論理再構成制御部１６は、再構成可能な論理回路１２は論理回路Ａとして動作中であることから、ウェイト制御信号を論理０（以下、“０”と記す）から論理１（以下、“１”と記す）にして、ＣＰＵ９に対してウェイト制御をかける。
【００３７】
本例では、論理再構成制御部１６は、ＣＰＵ９に対してウェイト制御をかけると、論理回路Ｂの識別番号を識別番号保持レジスタ２０に書き込むことを保留し、再構成可能な論理回路１２から論理回路Ａによる処理の終了通知を待ち、再構成可能な論理回路１２から論理回路Ａによる処理の終了通知を受け取ると、ウェイト制御信号を“０”に戻し、ＣＰＵ９に対するウェイト制御を解除し、論理回路Ｂの識別番号を識別番号保持レジスタ２０に書き込み、識別番号保持レジスタ２０を更新する。
【００３８】
この場合は、再構成可能な論理回路１２に構成されている論理回路Ａを論理回路Ｂに構成し直す場合であるが、回路情報源１５の記憶領域Ｚ４には、論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）が格納されているので、論理再構成制御部１６は、回路情報源１５の記憶領域Ｚ４から差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成を必要とする番地の回路情報とを回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路を構成し、論理回路Ｂに任された処理を実行し、論理回路Ｂによる処理が終了すると、動作を停止する。
【００３９】
その後、論理再構成制御部１６が、矢印２５で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｃを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部１６は、回路情報源１５の記憶領域Ｚ２から論理回路Ｃの完全回路情報ＷＣを読み出して回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２、論理回路Ｃを再構成し、論理回路Ｃに任された処理を実行する。
【００４０】
その後、例えば、再構成可能な論理回路１２が論理回路Ｃとしての動作が完了していないときに、論理再構成制御部１６が、矢印２６で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｄを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部１６は、再構成可能な論理回路１２は論理回路Ｃとしての動作中であることから、ウェイト制御信号を“１”とし、ＣＰＵ９に対してウェイト制御をかける。
【００４１】
この場合、論理再構成制御部１６は、論理回路Ｄの識別番号を識別番号保持レジスタ２０に書き込むことを保留し、再構成可能な論理回路１２から論理回路Ｃによる処理の終了通知を待ち、再構成可能な論理回路１２から論理回路Ｃによる処理の終了通知を受け取ると、ウェイト制御信号を“０”に戻し、ＣＰＵ９に対するウェイト制御を解除する。そして、図示は省略するが、論理再構成制御部１６は、論理回路Ｄの識別番号を識別番号保持レジスタ２０に書き込み、識別番号保持レジスタ２０を更新する。
【００４２】
この場合は、再構成可能な論理回路１２に構成されている論理回路Ｃを論理回路Ｄに構成し直す場合であるが、回路情報源１５の記憶領域Ｚ５には、論理回路Ｄの論理回路Ｃとの差分回路情報Ｗ（Ｃ→Ｄ）が存在するので、論理再構成制御部１６は、回路情報源１５の記憶領域Ｚ５から差分回路情報Ｗ（Ｃ→Ｄ）を読み出して、再構成可能な論理回路１２内の再構成する番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ｄを構成し、論理回路Ｄに任された処理を実行する。
【００４３】
図５は論理再構成制御部１６の一部分の構成例を示す回路図である。図５中、３０は特定命令アドレス値検出部であり、システムバス１０上を流れるアドレス信号の値を監視し、システムバス１０上を流れるアドレス信号の値が特定命令アドレス値であるか否かを判定して特定命令アドレス値を検出するものである。
【００４４】
図６は特定命令アドレス値検出部３０の一部分の構成例を示す回路図である。図６中、３１−１、３１−２、３１−ｍは特定命令アドレス値参照レジスタであり、特定命令アドレス値参照レジスタ３１−３〜３１−（ｍ−１）は図示を省略している。特定命令アドレス値参照レジスタ３１−ｋ（但し、ｋ＝１、２、…、ｍであり、以下、同様である。）は特定命令アドレス値を格納するものであり、特定命令アドレス値参照レジスタ３１−ｋへの特定命令アドレス値の格納はシステムの初期化時に実行する。
【００４５】
３２−１、３２−２、３２−ｍは比較器であり、比較器３２−３〜３２−（ｍ−１）は図示を省略している。比較器３２−ｋは、システムバス１０上を流れるアドレス信号の値と特定命令アドレス値参照レジスタ３１−ｋに格納されている特定命令アドレス値とを比較し、システムバス１０上を流れるアドレス信号の値が特定命令アドレス値参照レジスタ３１−ｋに格納されている特定命令アドレス値と一致する場合には“１”を出力し、一致しない場合には“０”を出力するものである。
【００４６】
したがって、特定命令アドレス値検出部３０は、システムバス１０上を流れるアドレス信号の値が、特定命令アドレス値参照レジスタ３１−１〜３１−ｍのいずれかの特定命令アドレス値参照レジスタ３１−ｉに格納されている特定命令アドレス値と一致すると、比較器３２−ｉの出力信号＝“１”、その他の比較器の出力信号＝“０”とするｍビットのワンホット信号Ｓ３０を出力する。本例では、このワンホット信号Ｓ３０が再構成可能な論理回路１２に構成する論理回路の識別番号を示す識別番号信号として使用される。
【００４７】
また、図５において、３３は特定命令アドレス値検出部３０が出力する識別番号信号Ｓ３０の全ビットをＯＲ処理して特定命令アドレス値検出信号Ｓ３３を出力するＯＲ回路である。特定命令アドレス値検出信号Ｓ３３は、識別番号信号Ｓ３０の全ビットが“０”の場合、即ち、システムバス１０上のアドレス信号の値が特定命令アドレス値でない場合は“０”となり、識別番号信号Ｓ３０のいずれか１ビットが“１”の場合、即ち、システムバス１０上のアドレス信号の値が特定命令アドレス値と一致する場合は“１”となる。
【００４８】
３４は完全回路情報アドレス管理手段をなす完全回路情報アドレス変換テーブルであり、読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎを備えている。但し、読み出し始点アドレス値保持レジスタ３５−２〜３５−（ｎ−１）は図示を省略している。読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎは、再構成可能な論理回路１２に構成する論理回路の完全回路情報が格納されている回路情報源１５内の領域の先頭アドレス値（読み出し始点アドレス値）を格納するものである。読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎへの各論理回路の完全回路情報の読み出し始点アドレス値の格納は、システムの初期化時に行われる。
【００４９】
完全回路情報アドレス変換テーブル３４は、特定命令アドレス値検出部３０が出力する識別番号信号Ｓ３０を入力し、読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎから、識別番号信号Ｓ３０が示す識別番号に対応する論理回路の完全回路情報の読み出し始点アドレス値を格納する読み出し始点アドレス値保持レジスタを選択し、識別番号信号Ｓ３０が示す識別番号に対応する論理回路の完全回路情報の読み出し始点アドレス値を示す読み出し始点アドレス信号Ａ３４を出力する。
【００５０】
３６は差分回路情報アドレス管理手段をなす差分回路情報アドレス変換テーブルであり、差分回路情報有無判定回路３６Ａと、読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕとを備えている。但し、読み出し始点アドレス値保持レジスタ３７−２〜３７−（ｕ−１）は図示を省略している。
【００５１】
差分回路情報有無判定回路３６Ａは、識別番号保持レジスタ２０に保持されている識別番号と、特定命令アドレス値検出部３０が新たに出力した識別番号信号Ｓ３０が示す識別番号とを監視して、識別番号信号Ｓ３０の遷移パターンを判定し、特定命令アドレス値検出部３０が新たに出力した識別番号信号Ｓ３０が示す識別番号に対応する差分回路情報が回路情報源１５内に格納されているか否かを判定するものである。差分回路情報有無判定回路３６Ａに対する差分回路情報有無判定情報の格納はシステムの初期時に行われる。
【００５２】
読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕは、所定の論理回路の他の所定の論理回路との差分回路情報（例えば、論理回路Ｂの論理回路Ａとの差分回路情報）が格納されている回路情報源１５内の領域の先頭アドレス値（読み出し始点アドレス値）を格納するものである。読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕに対する差分回路情報の読み出し始点アドレス値の格納はシステムの初期時に行われる。
【００５３】
差分回路情報アドレス変換テーブル３６は、識別番号信号Ｓ３０が示す識別番号の遷移パターンが差分回路情報を出力すべき遷移パターンであった場合（例えば、図４に示すように、論理回路Ａの識別番号から論理回路Ｂの識別番号への遷移があった場合）、読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕの中から、識別番号信号Ｓ３０が示す識別番号の遷移パターンに対応して出力すべき差分回路情報の読み出し始点アドレス値を格納する読み出し始点アドレス値保持レジスタを選択し、識別番号信号Ｓ３０が示す識別番号の遷移パターンに対応して出力すべき差分回路情報の読み出し始点アドレス値を示す読み出し始点アドレス信号Ａ３６を出力し、それ以外の場合には、読み出し始点アドレス信号Ａ３６の“全ビットを０”とする。但し、ＣＰＵ９にウェイト制御をかけている場合には、ＣＰＵ９へのウェイト制御を解除してから、読み出しアドレス信号Ａ３６を出力する。
【００５４】
３８は再構成動作制御部であり、特定命令アドレス値検出信号Ｓ３３と、後述する読み出し終了検出信号Ｓ５１とを入力して再構成動作制御信号Ｓ３８を出力するものである。再構成動作制御部３８は、特定命令アドレス値検出信号Ｓ３３＝“０”のときは、再構成動作制御信号Ｓ３８＝“０”とし、その後、特定命令アドレス値検出信号Ｓ３３＝“１”になると、再構成動作制御信号Ｓ３８＝“１”とし、その後、読み出し終了検出信号Ｓ５１＝“１”となると、再構成動作制御信号Ｓ３８＝“０”とする。
【００５５】
３９はＯＲ回路であり、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６の全ビットをＯＲ処理するものである。４０はＡＮＤ回路であり、ＯＲ回路３９の出力信号Ｓ３９と再構成動作制御信号Ｓ３８とをＡＮＤ処理して差分回路情報有効フラグ信号Ｓ４０を出力するものである。
【００５６】
差分回路情報有効フラグ信号Ｓ４０は、再構成動作制御信号Ｓ３８＝“１”、読み出し始点アドレス信号Ａ３６の全ビットが“０”（回路情報源１５から差分回路情報を読み出さない場合）でＯＲ回路３９の出力信号Ｓ３９＝“０”の場合には“０”、再構成動作制御信号Ｓ３８＝“１”、読み出し始点アドレス信号Ａ３６が“１”を含む場合（回路情報源１５から差分回路情報を読み出さない場合）でＯＲ回路３９の出力信号Ｓ３９の出力信号Ｓ３９＝“１”の場合には“１”となる。
【００５７】
４１は差分回路情報有効フラグ信号Ｓ４０により選択動作が制御されるマルチプレクサである。マルチプレクサ４１は、差分回路情報有効フラグ信号Ｓ４０＝“０”のときは、完全回路情報アドレス変換テーブル３４が出力する読み出し始点アドレス信号Ａ３４を選択し、差分回路情報有効フラグ信号Ｓ４０＝“１”のときは、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６を選択する。
【００５８】
４２は差分回路情報有効フラグ信号Ｓ４０により選択動作が制御されるマルチプレクサである。マルチプレクサ４２は、差分回路情報有効フラグ信号Ｓ４０＝“０”のときは、“１”供給源（図示せず）から与えられる“１”を選択し、差分回路情報有効フラグ信号Ｓ４０＝“１”のときは、回路情報源１５から読み出されたデータを選択する。
【００５９】
４３はトグル回路である。トグル回路４３は、特定命令アドレス値検出信号Ｓ３３が初期化信号入力端子に入力され、差分回路情報有効フラグ信号Ｓ４０がイネーブル信号入力端子に入力され、特定命令アドレス値検出信号Ｓ３３が“１”となると初期化され、差分回路情報有効フラグ信号Ｓ４０＝“１”のときにイネーブルとされ、クロック信号に同期して出力端子Ｘ１にトグル信号Ｓ４３Ａを出力し、出力端子Ｘ２に再書き込み制御信号Ｓ４３Ｂを出力する。再書き込み制御信号Ｓ４３Ｂは再構成可能な論理回路１２に与えられる。再書き込み制御信号Ｓ４３Ｂ＝“１”のときは、再構成可能な論理回路１２では、回路情報保持レジスタ１９に対する書き込みモードとされる。
【００６０】
図７はトグル回路４３の動作例を示す波形図であり、（Ａ）はトグル回路４３に与えられるクロック信号ＣＬＫ、（Ｂ）は特定命令アドレス値検出信号Ｓ３３、（Ｃ）は差分回路情報有効フラグ信号Ｓ４０、（Ｄ）はトグル信号Ｓ４３Ａ、（Ｅ）はトグル回路４３の内部信号Ｓ４３Ｃ、（Ｆ）は再書き込み制御信号Ｓ４３Ｂを示している。内部信号Ｓ４３Ｃは、特定命令アドレス値検出信号Ｓ３３を１クロック分遅延させたものである。
【００６１】
トグル回路４３は、例えば、サイクルＮで特定命令アドレス値検出信号Ｓ３３が“１”になると、サイクルＮ＋１の開始時のクロック信号ＣＬＫの立ち上がりタイミングで特定命令アドレス値検出信号Ｓ３３＝１を検出し、トグル信号Ｓ４３Ａとして、クロック信号ＣＬＫに同期して“１”と“０”とを交互に出力する。
【００６２】
また、トグル回路４３は、サイクルＮ＋１で、特定命令アドレス値検出信号Ｓ３３を１クロック分遅延させた内部信号Ｓ４３Ｃを出力する。そして、サイクルＮ＋２の開始時のクロック信号ＣＬＫの立ち上がりタイミングで内部信号Ｓ４３Ｃ＝“１”が内部的に検出され、再書き込み制御信号４３Ｂとして、差分回路情報有効フラグ信号Ｓ４０が“１”の間、“１”を出力する。
【００６３】
また、図５において、４４はアドレスカウンタである。アドレスカウンタ４４は、初期化時に使用されるものであり、初期値を０とし、クロック信号ＣＬＫに同期してカウント値Ａ４４を１ずつインクリメントするものである。なお、回路情報源１５に格納される特定命令アドレス値、再構成可能な論理回路１２に構成する論理回路の完全回路情報の読み出し始点アドレス値、再構成可能な論理回路１２に構成する論理回路の差分回路情報の読み出し始点アドレス値、及び、差分回路情報有無判定回路情報は、アドレスカウンタ４４が出力するカウント値Ａ４４に対応した番地に格納される。
【００６４】
４５はアドレスカウンタである。アドレスカウンタ４５は、クロック信号ＣＬＫに同期して動作し、そのカウント値Ａ４５を回路情報源１５から回路情報を読み出すためのアドレス信号として出力するものであり、初期化信号入力端子に特定命令アドレス値検出信号Ｓ３３が与えられ、初期値入力端子にマルチプレクサ４１の出力信号が与えられ、イネーブル信号入力端子に再構成動作制御信号Ｓ３８が与えられる。
【００６５】
アドレスカウンタ４５は、イネーブル制御よりも初期化制御を優先するものであり、特定命令アドレス値検出信号Ｓ３３が“１”になると初期化を行い、マルチプレクサ４１の出力信号値を初期値として設定し、その後、再構成動作制御信号Ｓ３８＝“１”になるとイネーブル状態となり、クロック信号ＣＬＫの立ち上がり時に再構成動作制御信号Ｓ３８＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値Ａ４５に１を加算する。
【００６６】
４６は初期化制御部である。初期化制御部４６は、初期化制御信号Ｓ４６を出力するものであり、初期化制御信号Ｓ４６は、システムの初期化時には“１”とされ、システムの初期化が終了すると“０”とされる。
【００６７】
４７はマルチプレクサである。マルチプレクサ４７は、初期化制御信号Ｓ４６により選択動作が制御され、アドレスカウンタ４４のカウント値Ａ４４又はアドレスカウンタ４５のカウント値Ａ４５をアドレス信号として回路情報源１５に与えるものであち、初期化制御信号Ｓ４６＝“１”のとき（システムの初期化時）は、アドレスカウンタ４４のカウント値Ａ４４を選択し、初期化制御信号Ｓ４６＝“０”のとき（システムの初期化後）は、アドレスカウンタ４５のカウント値Ａ４５を選択するものである。
【００６８】
４８はアドレスカウンタである。アドレスカウンタ４８は、クロック信号ＣＬＫに同期して動作し、回路情報源１５から差分回路情報を読み出す場合に、回路情報源１５から読み出した回路情報の再構成可能な論理回路１２内の番地情報を生成するものであり、初期化信号入力端子に特定命令アドレス値検出信号Ｓ３３が与えられ、初期値入力端子に０が与えられ、加算値入力端子にマルチプレクサ４２の出力信号が与えられる。
【００６９】
アドレスカウンタ４８は、イネーブル制御よりも初期化制御を優先するものであり、特定命令アドレス値検出信号Ｓ３３が“１”になると初期化を行い、０を初期値として設定し、トグル信号Ｓ４３Ａ＝“１”のときはイネーブルとなり、クロック信号ＣＬＫの立ち上がり時にトグル信号Ｓ４３Ａ＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングで、そのカウント値Ａ４８に、マルチプレクサ４２の出力信号値のうち、回路情報源１５から出力されるスキップ数を選択して加算するものである。
【００７０】
４９は回路情報源１５から出力される回路情報を１クロック分遅延させるＤフリップフロップ、５０はトグル信号Ｓ４３Ａにより選択動作が制御されるマルチプレクサである。マルチプレクサ５０は、トグル信号Ｓ４３Ａ＝“１”のときは、Ｄフリップフロップ４９の出力信号（回路情報）を選択し、トグル信号Ｓ４３Ａ＝“０”のときは、アドレスカウンタ４８のカウント値Ａ４８を選択するものである。
【００７１】
５１は読み出し終了検出部である。読み出し終了検出部５１は、読み出し終了検出信号Ｓ５１を生成するものであり、アドレスカウンタ４５のカウント値の出力回数及び回路情報源１５が出力する回路情報を監視し、アドレスカウンタ４５のカウント値の出力回数が回路情報源１５から完全回路情報を出力するのに必要な回数になったとき、又は、回路情報源１５から出力された「終了コード」を検出したときは、読み出し終了検出信号Ｓ５１＝“１”とする。
【００７２】
図８は図５に示す論理再構成制御部１６の初期化動作を説明するための回路図である。図５に示す論理再構成制御部１６においては、初期化動作時には、初期化制御部４６は、初期化制御信号Ｓ４６＝“１”とする。この結果、マルチプレクサ４７は、アドレスカウンタ４４が出力するカウント値Ａ４４を選択し、これを読み出しアドレス信号として回路情報源１５に与える。これに応答して、回路情報源１５は、特定命令アドレス値、再構成可能な論理回路１２に構成する論理回路の完全回路情報の読み出し始点アドレス値、再構成可能な論理回路１２に構成する論理回路の差分回路情報の読み出し始点アドレス値、及び、差分回路情報判定情報を出力する。
【００７３】
本例では、回路情報源１５が出力する特定命令アドレス値は、特定命令アドレス値検出部３０内の特定命令アドレス値参照レジスタ３１−１〜３１−ｍに必要な数だけ格納される。再構成可能な論理回路１２に構成する論理回路の完全回路情報の読み出し始点アドレス値は、完全回路情報アドレス変換テーブル３４内の読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎに必要な数だけ格納される。再構成可能な論理回路１２に構成する論理回路の差分回路情報の読み出し始点アドレス値は、差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕに必要な数だけ格納される。差分回路情報判定情報は、差分回路情報アドレス変換テーブル３６内の差分回路情報有無判定回路３６Ａに格納される。
【００７４】
図９は図５に示す論理再構成制御部１６の初期化後の動作を説明するための回路図である。図５に示す論理再構成制御部１６においては、初期化後、初期化制御部４６は、初期化制御信号Ｓ４６＝“０”とする。この結果、マルチプレクサ４７は、アドレスカウンタ４５が出力するカウント値Ａ４５を選択し、これを読み出しアドレス信号として回路情報源１５に与える状態となる。
【００７５】
また、特定命令アドレス値検出部３０は、システムバス１０上を流れるアドレス信号を監視し、システムバス１０上のアドレス信号の値が特定命令アドレス値参照レジスタ３１−１〜３１−ｍのいずれかに格納されている特定命令アドレス値に一致すると、再構成可能な論理回路１２に構成する論理回路の識別番号を示す識別番号信号Ｓ３０を出力し、これを識別番号保持レジスタ２０、完全回路情報アドレス変換テーブル３４及び差分回路情報アドレス変換テーブル３６に転送する。但し、ＣＰＵ９にウェイト制御をかけているときは、このウェイト制御が解除されるまで、識別番号保持レジスタ２０の更新は保留される。
【００７６】
また、完全回路情報アドレス変換テーブル３４は、読み出し始点アドレス値保持レジスタ３５−１〜３５−ｎの中から、識別番号信号Ｓ３０が示す識別番号に対応する論理回路の完全回路情報の読み出し始点アドレス値が格納されている読み出し始点アドレス値保持レジスタを選択し、識別番号信号Ｓ３０が示す識別番号に対応する論理回路の完全回路情報の読み出し始点アドレス値を読み出し始点アドレス信号Ａ３４として出力する。
【００７７】
また、差分回路情報アドレス変換テーブル３６は、識別番号保持レジスタ２０に格納されている識別番号と、特定命令アドレス値検出部３０から新たに与えられる識別番号信号Ｓ３０が示す識別番号とを監視し、識別番号の遷移があった場合において、識別番号の遷移に対応して出力すべき差分回路情報の読み出し始点アドレス値が格納されている読み出し始点アドレス値保持レジスタが存在する場合には、これを選択し、識別番号の遷移に対応して出力すべき差分回路情報の読み出し始点アドレス値を読み出し始点アドレス信号Ａ３６として出力し、識別番号の遷移に対応して出力すべき差分回路情報が存在しない場合には、全ビットが“０”である読み出し始点アドレス信号Ａ３６を出力する。
【００７８】
また、特定命令アドレス値検出部３０から識別番号信号Ｓ３０が出力されると、ＯＲ回路３３が出力する特定命令アドレス値検出信号Ｓ３３が“１”となり、トグル回路４３とアドレスカウンタ４５とアドレスカウンタ４８とが初期化される。また、再構成動作制御部３８が出力する再構成動作制御信号Ｓ３８が“１”となり、アドレスカウンタ４５がイネーブルとされる。
【００７９】
ここで、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６の全ビットが“０”の場合、即ち、回路情報源１５から完全回路情報を読み出す場合には、ＡＮＤ回路４０が出力する差分回路情報有効フラグ信号Ｓ４０＝“０”となる。この結果、マルチプレクサ４１は、完全回路情報アドレス変換テーブル３４が出力する読み出し始点アドレス信号Ａ３４を選択し、これをアドレスカウンタ４５の初期値入力端子に与える。
【００８０】
これに応答して、アドレスカウンタ４５は、読み出し始点アドレス信号Ａ３４の値を初期値に設定し、そのカウント値Ａ４５をクロック信号ＣＬＫに同期して１ずつインクリメントして、これを読み出しアドレス信号として回路情報源１５に与える。この結果、回路情報源１５は、読み出し始点アドレスから順に回路情報を順に出力し、出力された回路情報は、Ｄフリップフロップ４９を介してマルチプレクサ５０に与えられる。
【００８１】
また、この場合、差分回路情報有効フラグ信号Ｓ４０＝“０”であるから、トグル回路４３では、トグル信号Ｓ４３Ａ＝“１”に固定され、マルチプレクサ５０は、Ｄフリップフロップ４９から出力される回路情報を選択し、これを再構成可能な論理回路１２の回路情報保持レジスタ１９に転送する。そして、読み出し終了検出部５１は、アドレスカウンタ４５のカウント回数を監視し、アドレスカウンタ４５のカウント回数が回路情報源１５から完全回路情報を出力するのに必要な回数になったときは、回路情報源１５からの回路情報の読み出しが終了したことを示す読み出し終了検出信号Ｓ５１を出力する。
【００８２】
これに対して、特定命令アドレス値検出部３０が識別番号信号Ｓ３０を出力し、特定命令アドレス値検出信号Ｓ３３＝“１”となった場合において、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６に“１”が含まれる場合、即ち、差分回路情報アドレス変換テーブル３６が差分回路情報を読み出すための読み出し始点アドレス信号Ａ３６を出力した場合は、差分回路情報有効フラグ信号Ｓ４０＝“１”となる。
【００８３】
この結果、マルチプレクサ４１は、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６を選択して、これをアドレスカウンタ４５の初期値入力端子に与える。また、マルチプレクサ４２は、回路情報源１５の出力を選択して、これをアドレスカウンタ４８に加算値として与える。
【００８４】
また、トグル回路４３はイネーブルとされる。この結果、アドレスカウンタ４８は、マルチプレクサ４２を介して加算値入力端子に与えられる回路情報源１５が出力する回路情報のうち、スキップ数を選択し、これを加算値とする。また、マルチプレクサ５０は、トグル信号Ｓ４３Ａに制御されて、アドレスカウンタ４８が出力するカウント値Ａ４８と回路情報源１５が出力する回路情報とを交互に出力する。この場合、カウント値Ａ４８は、再構成可能な論理回路１２内の再構成を必要とする番地の情報として再構成可能な論理回路１２に与えられる。
【００８５】
また、トグル回路４３は、特定命令アドレス値検出信号Ｓ３３＝“１”を初期化信号としてクロック信号ＣＬＫの立ち上がりタイミングで検出すると、特定命令アドレス値検出信号Ｓ３３を１クロック分遅延させた内部信号Ｓ４３Ｃを出力する。そして、内部信号Ｓ４３Ｃ＝“１”がクロック信号ＣＬＫの立ち上がりタイミングで内部的に検出されると、差分回路情報有効フラグ信号Ｓ４０＝“１”の間、再書き込み制御信号Ｓ４３Ｂ＝“１”とする。
【００８６】
図１０は図５に示す論理再構成制御部１６の動作例を示すタイミングチャートであり、回路情報源１５から図３に示す差分回路情報Ｗ（Ａ→Ｂ）を読み出す場合を例にしており、識別番号保持レジスタ２０に論理回路Ａの識別番号が保持されている場合において、特定命令アドレス値検出部３０が、再構成可能な論理回路１２に論理回路Ｂを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出し、サイクルＮで、論理回路Ｂの識別番号を示す識別番号信号Ｓ３０を出力し、特定命令アドレス値検出信号Ｓ３３＝“１”になった場合を示している。
【００８７】
このように、サイクルＮで特定命令アドレス値検出信号Ｓ３３＝“１”になると、トグル回路４３は、サイクルＮ＋１の開始時のクロック信号ＣＬＫの立ち上がりタイミングで特定命令アドレス値検出信号Ｓ３３＝“１”を検出して、トグル信号Ｓ４３Ａとして、クロック信号ＣＬＫに同期して“１”と“０”とを交互に出力する。
【００８８】
また、本例では、差分回路情報アドレス変換テーブル３６の読み出し始点アドレス保持レジスタ３７−１〜３７−ｕのいずれかには論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）の読み出し始点アドレス値が格納されているので、サイクルＮ＋１で、差分回路情報アドレス変換テーブル３６から差分回路情報Ｗ（Ａ→Ｂ）の読み出し始点アドレス値＝Ｒであることを示す読み出し始点アドレス信号Ａ３６が出力される。この結果、ＯＲ回路３９の出力信号Ｓ３９＝“１”となる。
【００８９】
また、再構成動作制御部３８では、クロック信号ＣＬＫの立ち上がりタイミングで特定命令アドレス値検出信号Ｓ３３＝“１”が検出され、再構成動作制御信号Ｓ３８＝“１”となり、差分回路情報有効フラグ信号Ｓ４０＝“１”となる。したがって、マルチプレクサ４１は、差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６を選択し、マルチプレクサ４２は、回路情報源１５から読み出されるデータを選択する。
【００９０】
また、サイクルＮ＋１では、アドレスカウンタ４５は、クロック信号ＣＬＫの立ち上がりタイミングで特定命令アドレス値検出信号Ｓ３３を検出して初期化を行うが、初期値入力端子に読み出し始点アドレス信号Ａ３６＝Ｒが与えられているので、アドレスカウンタ４５のカウント値Ａ４５＝Ｒとなり、これが読み出しアドレス信号としてマルチプレクサ４７を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ番地から「スキップ数＝１」というデータが出力される。
【００９１】
また、アドレスカウンタ４８は、クロック信号ＣＬＫの立ち上がりタイミングで特定命令アドレス値検出信号Ｓ３３を検出して初期化を行うが、初期値入力端子に０が与えられているので、アドレスカウンタ４８のカウント値Ａ４８＝０となる。また、トグル回路４３の内部信号Ｓ４３Ｃ＝“１”となる。
【００９２】
次に、サイクルＮ＋２になると、トグル回路４３では、クロック信号ＣＬＫの立ち上がりタイミングでその内部信号Ｓ４３Ｃ＝“１”が検出され、再書き込み制御信号Ｓ４３Ｂ＝“１”となる。この結果、再構成可能な論理回路１２は、論理再構成制御部１６から再構成アドレス（再構成可能な論理回路１２内の再構成を必要とする番地情報）及び回路情報が時分割で転送させてくることを知る。
【００９３】
また、アドレスカウンタ４８は、クロック信号ＣＬＫの立ち上がりタイミングでトグル信号Ｓ４３Ａの“１”を検出し、加算値入力端子に与えられているスキップ数＝１の加算を行い、そのカウント値Ａ４８＝０＋１＝１とする。また、トグル信号Ｓ４３Ａ＝“０”となるので、マルチプレクサ５０は、アドレスカウンタ４８のカウント値Ａ４８＝１を選択し、このカウント値Ａ４８＝１が再構成アドレスとして再構成可能な論理回路１２に転送される。これにより、再構成可能な論理回路１２は、次に論理再構成制御部１６から転送されてくるデータは、再構成可能な論理回路１２内の１番地の回路情報であることが知らされる。
【００９４】
また、アドレスカウンタ４５は、クロック信号ＣＬＫの立ち上がりタイミングで、イネーブル信号入力端子ＥＮに与えられている再構成動作制御信号Ｓ３８＝“１”を検出し、カウント値Ａ４５＝Ｒに１を加算し、カウント値Ａ４５＝Ｒ＋１とし、このカウント値Ａ４５＝Ｒ＋１が読み出しアドレス信号としてマルチプレクサ４７を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋１番地から「再構成可能な論理回路１２内の１番地の回路情報（Ｄ１）」が出力される。
【００９５】
次に、サイクルＮ＋３になると、Ｄフリップフロップ４９の出力信号Ｓ４９＝「再構成可能な論理回路１２内の１番地の回路情報（Ｄ１）」となる。また、トグル信号Ｓ４３Ａ＝“１”となる。この結果、マルチプレクサ５０は、Ｄフリップフロップ４９の出力信号Ｓ４９＝「再構成可能な論理回路１２内の１番地の回路情報（Ｄ１）」を選択し、これが再構成可能な論理回路１２に転送される。
【００９６】
また、アドレスカウンタ４５は、クロック信号ＣＬＫの立ち上がりタイミングで、イネーブル信号入力端子ＥＮに与えられている再構成動作制御信号Ｓ３８＝“１”を検出し、カウント値Ａ４５＝Ｒ＋１に１を加算し、カウント値Ａ４５＝Ｒ＋２とし、このカウント値Ａ４５＝Ｒ＋２が読み出しアドレス信号としてマルチプレクサ４７を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋２番地から「スキップ数＝６」というデータが出力され、このデータがマルチプレクサ４２を介してアドレスカウンタ４８の加算値入力端子に与えられる。
【００９７】
次に、サイクルＮ＋４になると、アドレスカウンタ４８は、クロック信号ＣＬＫの立ち上がりタイミングでトグル信号Ｓ４３Ａの“１”を検出し、加算値入力端子に与えられているスキップ数＝６の加算を行い、そのカウント値Ｓ４６＝１＋６＝７とする。また、トグル信号Ｓ４３Ａ＝“０”となる。この結果、マルチプレクサ５０は、アドレスカウンタ４８のカウント値Ａ４８＝７を選択し、このカウント値Ａ４８＝７が再構成アドレスとして再構成可能な論理回路１２に転送される。これにより、再構成可能な論理回路１２は、次に論理再構成制御部１６から転送されてくるデータは、再構成可能な論理回路１２内の７番地の回路情報であることが知らされる。
【００９８】
また、アドレスカウンタ４５は、クロック信号ＣＬＫの立ち上がりタイミングで、イネーブル信号入力端子ＥＮに与えられている再構成動作制御信号Ｓ３８＝“１”を検出し、カウント値Ａ４５＝Ｒ＋２に１を加算し、カウント値Ａ４５＝Ｒ＋３とし、このカウント値Ａ４５＝Ｒ＋３が読み出しアドレス信号としてマルチプレクサ４７を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋３番地から「再構成可能な論理回路１２内の７番地の回路情報（Ｄ７）」が出力される。
【００９９】
次に、サイクルＮ＋５になると、Ｄフリップフロップ４９の出力信号Ｓ４９＝「再構成可能な論理回路１２内の７番地の回路情報（Ｄ７）」となる。また、トグル信号Ｓ４３Ａ＝“１”となる。この結果、マルチプレクサ５０は、Ｄフリップフロップ４９の出力信号Ｓ４９＝「再構成可能な論理回路１２内の７番地の回路情報（Ｄ７）」を選択し、これが再構成可能な論理回路１２に転送される。
【０１００】
また、アドレスカウンタ４５は、クロック信号ＣＬＫの立ち上がりタイミングで、イネーブル信号入力端子ＥＮに与えられている再構成動作制御信号Ｓ３８＝“１”を検出し、カウント値Ａ４５＝Ｒ＋３に１を加算し、カウント値Ａ４５＝Ｒ＋４とし、このカウント値Ａ４５＝Ｒ＋４が読み出しアドレス信号としてマルチプレクサ４７を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋４番地から終了コード（ＥＮＤ）が出力される。したがって、サイクルＮ＋５では、読み出し終了検出部５１は、この終了コード（ＥＮＤ）を検出し、読み出し終了検出信号Ｓ５１＝“１”とする。
【０１０１】
また、再構成動作制御部３８は、クロック信号ＣＬＫの立ち上がりタイミングで読み出し終了検出信号Ｓ５１＝“１”を検出し、再構成動作制御信号Ｓ３８＝“０”とする。この結果、差分回路情報有効フラグ信号Ｓ４０＝“０”となり、再書き込み制御信号Ｓ４３Ｂ＝“０”となる。ここで、再構成可能な論理回路１２では、再書き込み制御信号Ｓ４３Ｂ＝“０”となることから、回路情報保持レジスタ１９は読み出しモードとなる。
【０１０２】
以上のように、本発明の第１実施形態によれば、論理再構成制御部１６は、再構成可能な論理回路１２を再構成する場合、回路情報源１５が今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持している場合には、回路情報源１５から該差分回路情報を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報を作成し、該番地と該番地の回路情報との再構成可能な論理回路１２の回路情報保持レジスタ１９への転送を行うので、再構成可能な論理回路１２の再構成時間を短縮し、データ処理の高速化を図ることができる。
【０１０３】
（第２実施形態）
図１１は本発明の第２実施形態の一部分を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が備える論理再構成制御部１６と回路構成の異なる論理再構成制御部５５を備えるようにし、その他については、本発明の第１実施形態と同様に構成したものである。論理再構成制御部５５は、論理再構成制御部１６に、差分回路情報作成回路５６と、差分回路情報作成制御回路５７とを追加したものである。
【０１０４】
差分回路情報作成回路５６は、回路情報源１５に格納されている完全回路情報から差分回路情報を作成して回路情報源１５に格納するものである。差分回路情報作成制御回路５７は、差分回路情報作成回路５６を制御し、論理再構成制御部５５が再構成可能な論理回路１２の初期化動作及び再構成制御動作を実行していない期間を利用して差分回路情報作成回路５６に差分回路情報を作成させるものである。
【０１０５】
図１２は本発明の第２実施形態の動作例を示すタイミングチャートであり、回路情報源１５には論理回路Ａの完全回路情報ＷＡ、論理回路Ｂの完全回路情報ＷＢ、論理回路Ｃの完全回路情報ＷＣ、及び、論理回路Ｄの完全回路情報ＷＤが記憶されており、差分回路情報は記憶されていない場合を例としている。
【０１０６】
図１２中、（Ａ）は論理再構成制御部５５による特定命令アドレス値の検出状況、（Ｂ）は論理再構成制御部５５からＣＰＵ９へのウェイト制御信号、（Ｃ）は識別番号保持レジスタ２０の保持内容、（Ｄ）は再構成可能な論理回路１２の状態、（Ｅ）は回路情報源１５からの読み出しデータ、（Ｆ）は差分回路情報の作成・保存状況、（Ｇ）は回路情報源１５の記憶領域Ｚ４、Ｚ５、Ｚ６の状態を示している。
【０１０７】
なお、図示は省略するが、回路情報源１５の記憶領域Ｚ０には論理回路Ａの完全回路情報ＷＡが格納され、記憶領域Ｚ１には論理回路Ｂの完全回路情報ＷＢが格納され、記憶領域Ｚ２には論理回路Ｃの完全回路情報ＷＣが格納され、記憶領域Ｚ３には論理回路Ｄの完全回路情報ＷＤが格納されているものとする。
【０１０８】
また、（Ａ）に示す矢印２３〜２６は、図４に示したものと同一のものである。即ち、矢印２３は、論理再構成制御部５５がシステムバス１０から再構成可能な論理回路１２に論理回路Ａを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２４は、論理再構成制御部５５がシステムバス１０から再構成可能な論理回路１２に論理回路Ｂを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【０１０９】
矢印２５は、論理再構成制御部５５がシステムバス１０から再構成可能な論理回路１２に論理回路Ｃを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２６は、論理再構成制御部５５がシステムバス１０から再構成可能な論理回路１２に論理回路Ｄを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【０１１０】
ここで、論理再構成制御部５５が、矢印２３で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ａを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部５５は、論理回路Ａの識別番号を識別番号保持レジスタ２０に保持し、回路情報源１５の記憶領域Ｚ０から論理回路Ａの完全回路情報ＷＡを読み出して回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ａを構成し、論理回路Ａに任された処理を実行する。
【０１１１】
その後、例えば、論理回路Ａによる処理が終了する前に、論理再構成制御部５５が、矢印２４で示す時点で、再構成可能な論理回路１２に論理回路Ｂを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部５５は、再構成可能な論理回路１２は論理回路Ａとして動作中であることから、ＣＰＵ９に対してウェイト制御をかける。本例では、論理再構成制御部５５は、ＣＰＵ９に対してウェイト制御をかけると、識別番号保持レジスタ２０の更新が保留される。
【０１１２】
ここで、差分回路情報作成制御回路５７は、論理回路の識別番号が論理回路Ａの識別番号から論理回路Ｂの識別番号に遷移しているので、ウェイト期間を利用して、回路情報源１５の回路情報を元に、差分回路情報作成回路５６に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ａ→Ｂ）を回路情報源１５の、例えば、記憶領域Ｚ４に格納する。
【０１１３】
その後、論理再構成制御部５５は、再構成可能な論理回路１２から論理回路Ａによる処理の終了通知を受けると、ＣＰＵ９に対するウェイト制御を解除し、論理回路Ｂの識別番号を識別番号保持レジスタ２０に書き込み、識別番号保持レジスタ２０を更新する。
【０１１４】
この場合は、再構成可能な論理回路１２に構成されている論理回路Ａを論理回路Ｂに構成し直す場合であるが、回路情報源１５には、論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）が存在するので、論理再構成制御部５５は、回路情報源１５の記憶領域Ｚ４から差分回路情報Ｗ（Ａ→Ｂ）を読み出して、再構成可能な論理回路１２内の再構成する番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ｂを構成し、論理回路Ｂに任された処理を実行し、論理回路Ｂによる処理が終了すると、論理回路Ｂの動作を停止する。
【０１１５】
その後、論理再構成制御部５５が、矢印２５で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｃを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部５５は、回路情報源１５の記憶領域Ｚ２から論理回路Ｃの完全回路情報ＷＣを読み出して回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ｃを構成し、論理回路Ｃに任された処理が実行される。
【０１１６】
ここで、差分回路情報作成制御回路５７は、論理回路Ｃの動作期間を利用して、回路情報源１５の回路情報を元に、差分回路情報作成回路５６に論理回路Ｃの論理回路Ｂとの差分回路情報Ｗ（Ｂ→Ｃ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ｂ→Ｃ）を回路情報源１５の、例えば、記憶領域Ｚ５に格納する。
【０１１７】
その後、例えば、再構成可能な論理回路１２が論理回路Ｃとしての動作が完了していないときに、論理再構成制御部５５が、矢印２６で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｄを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、論理再構成制御部５５は、再構成可能な論理回路１２は論理回路Ｃとしての動作中であることから、ＣＰＵ９に対してウェイト制御をかける。
【０１１８】
この場合、論理再構成制御部５５は、論理回路Ｄの識別番号を識別番号保持レジスタ２０に書き込むことを保留する。そして、差分回路情報作成制御回路５７は、論理回路Ｃの動作期間を利用して、回路情報源１５の回路情報を元に、差分回路情報作成回路５６に論理回路Ｄの論理回路Ｃとの差分回路情報Ｗ（Ｃ→Ｄ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ｃ→Ｄ）を回路情報源１５の、例えば、記憶領域Ｚ６に格納する。
【０１１９】
その後、論理再構成制御部５５は、再構成可能な論理回路１２から論理回路Ｃによる処理の終了通知を受けると、ＣＰＵ９に対するウェイト制御を解除する。そして、図示は省略するが、論理再構成制御部５５は、論理回路Ｄの識別番号を識別番号保持レジスタ２０に書き込み、識別番号保持レジスタ２０を更新する。
【０１２０】
この場合は、再構成可能な論理回路１２に構成されている論理回路Ｃを論理回路Ｄに構成し直す場合であるが、回路情報源１５には、論理回路Ｄの論理回路Ｃとの差分回路情報Ｗ（Ｃ→Ｄ）が存在するので、論理再構成制御部５５は、回路情報源１５の記憶領域Ｚ６から差分回路情報Ｗ（Ｃ→Ｄ）を読み出して、再構成可能な論理回路１２内の再構成する番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ｄを構成し、論理回路Ｄに任された処理を実行する。
【０１２１】
なお、図１２に示す例において、差分回路情報Ｗ（Ａ→Ｂ）の作成中に、差分回路情報Ｗ（Ａ→Ｂ）が完全回路情報ＷＢを上回った場合には、図１３に示すように、差分回路情報Ｗ（Ａ→Ｂ）の作成及び回路情報源１５への保存を中止する。この場合には、再構成可能な論理回路１２には、論理回路Ｂを構成するための回路情報として完全回路情報ＷＢが転送される。
【０１２２】
図１４は論理再構成制御部５５の一部分の構成例を示す回路図である。図１４に示す論理再構成制御部５５は、図５に示す論理再構成制御部１６に、差分回路情報作成回路５６と、差分回路情報作成制御回路５７と、マルチプレクサ５９とを付加すると共に、差分回路情報作成回路５６から、差分回路情報アドレス変換テーブル３６の読み出し始点アドレス値保持レジスタ３７−１〜３７−ｕに、作成した差分回路情報の読み出し始点アドレスを書き込むようにしたものである。
【０１２３】
差分回路情報作成制御回路５７は、再構成可能な論理回路１２が今回構成した論理回路による処理の実行中に、特定命令アドレス値検出部３０が新たに識別番号信号Ｓ３０を出力した場合において、再構成可能な論理回路１２に次回構成する論理回路の今回構成している論理回路との差分回路情報が存在しない場合に、再構成可能な論理回路１２に次回構成する論理回路の今回構成している論理回路との差分回路情報の作成を差分回路情報作成回路５６に指示すると共に、差分回路情報作成制御信号Ｓ５７を“１”とし、その他の場合は、差分回路情報作成制御信号Ｓ５７を“０”とする。
【０１２４】
マルチプレクサ５９は、差分回路情報作成制御回路５７が出力する差分回路情報作成制御信号Ｓ５７により選択動作が制御され、差分回路情報作成制御信号Ｓ５７＝“０”のときは、マルチプレクサ４７の出力信号（アドレスカウンタ４４のカウント値Ａ４４又はアドレスカウンタ４５のカウント値Ａ４５）を選択して回路情報源１５に与え、差分回路情報作成制御信号Ｓ５７＝“１”のときは、差分回路情報作成回路５６が出力するアドレス信号を回路情報源１５に与えるものである。
【０１２５】
ここで、差分回路情報作成制御回路５７が再構成可能な論理回路１２に次回構成する論理回路の今回構成している論理回路との差分回路情報の作成を差分回路情報作成回路５６に指示すると、差分回路情報作成回路５６は、回路情報源１５から今回構成している論理回路の完全回路情報と次回構成する論理回路の完全回路情報とを読み出して、再構成可能な論理回路１２に次回構成する論理回路の今回構成している論理回路との差分回路情報を作成し、作成した差分回路情報と回路情報源１５内のアドレスとを回路情報源１５に与え、作成した差分回路情報を回路情報源１５に書き込むと共に、回路情報源１５に格納した差分回路情報の回路情報源１５内の先頭アドレス（読み出し開始アドレス）を差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス値保持レジスタに書き込む。
【０１２６】
図１５は差分回路情報作成制御回路５７の一部分の構成例を示す回路図である。この構成例では、差分回路情報作成制御回路５７は、開始トリガ信号生成回路６１と、有限状態マシン６２と、書き込みポインタ生成回路６３と、書き込み制御信号生成回路６４とを備えている。
【０１２７】
開始トリガ信号生成回路６１は、差分回路情報作成回路５６に対して差分回路情報作成の指示を与えるための開始トリガ信号ＴＲを生成するものであり、図１６は開始トリガ信号生成回路６１の構成例を示す回路図である。図１６中、６７は差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６を入力するための入力端子、６８はＯＲ回路３３が出力する特定命令アドレス値検出信号Ｓ３３を入力するための入力端子、６９は再構成動作制御部３８が出力する再構成動作制御信号Ｓ３８を入力するための入力端子、７０は開始トリガ信号ＴＲが出力される出力端子である。
【０１２８】
７１は差分回路情報アドレス変換テーブル３６が出力する読み出し始点アドレス信号Ａ３６の全ビットをＮＯＲ処理するＮＯＲ回路、７２はＮＯＲ回路７１の出力信号と特定命令アドレス値検出信号Ｓ３３とをＡＮＤ処理するＡＮＤ回路、７３はＡＮＤ回路７２の出力信号を取り込むＤフリップフロップ７３である。
【０１２９】
７４は再構成動作制御信号Ｓ３８とＡＮＤ回路７２の出力信号とをＡＮＤ処理するＡＮＤ回路、７５は再構成動作制御信号Ｓ３８を反転するインバータ、７６はＲＳフリップフロップであり、セット端子ＳにＡＮＤ回路７４の出力信号が与えられ、リセット端子Ｒにインバータ７５の出力信号が与えられるものである。
【０１３０】
７７はＲＳフリップフロップ７６の正相出力信号を取り込むＤフリップフロップ、７８はＤフリップフロップ７７の正相出力信号とＲＳフリップフロップ７６の正相出力信号とを入力し、Ｄフリップフロップ７７の正相出力信号とＲＳフリップフロップ７６の正相出力信号の反転信号とをＡＮＤ処理するＡＮＤ回路である。
【０１３１】
７９はＲＳフリップフロップ７６の正相出力信号とＤフリップフロップ７３の正相出力信号とを入力し、ＲＳフリップフロップ７６の正相出力信号の反転信号とＤフリップフロップ７３の正相出力信号とをＡＮＤ処理するＡＮＤ回路、８０はＡＮＤ回路７８の出力信号とＡＮＤ回路７９の出力信号とをＯＲ処理して開始トリガ信号ＴＲを出力するＯＲ回路である。
【０１３２】
このように構成された開始トリガ信号生成回路６１においては、特定命令アドレス値検出信号Ｓ３３＝“１”、再構成動作制御信号Ｓ３８＝“１”、ＮＯＲ回路７１の出力信号＝“１”の場合、即ち、特定命令アドレス値検出部３０が新たに識別番号信号Ｓ３０を出力した場合において、差分回路情報アドレス変換テーブル３６が出力した読み出し始点アドレス信号Ａ３６の全ビットが“０”の場合（特定命令アドレス値検出部３０が新たに出力した識別番号信号Ｓ３０が示す識別番号に対応する論理回路の差分回路情報が回路情報源１５に保持されていない場合）に、開始トリガ信号ＴＲ＝“１”となり、差分回路情報作成回路５６に対して差分回路情報の作成が指示される。
【０１３３】
また、図１５において、有限状態マシン６２は、差分回路情報作成回路５６に与える制御ステート信号ＣＳ１〜ＣＳ４を生成するものである。図１７は有限状態マシン６２の状態遷移図であり、有限状態マシン６２は、アイドル状態、遷移前読み出し状態、遷移後読み出し状態、スキップ長書き込み状態、差分回路情報書き込み状態のいずれかの状態を取る。
【０１３４】
アイドル状態は、開始トリガ信号ＴＲを出力する前の状態であり、アイドル状態時には、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“０”とされる。遷移前読み出し状態は、識別番号信号Ｓ３０が示す識別番号に遷移があった場合に、遷移前の識別番号が示す論理回路の再構成可能な論理回路１２内の各番地の回路情報を回路情報源１５から読み出す状態であり、遷移前読み出し状態時には、制御ステート信号ＣＳ１＝“１”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“０”とされる。
【０１３５】
遷移後読み出し状態は、識別番号信号Ｓ３０が示す識別番号に遷移があった場合に、遷移後の識別番号が示す論理回路の再構成可能な論理回路１２内の各番地の回路情報を回路情報源１５から読み出す状態であり、遷移後読み出し状態時には、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“１”、ＣＳ３＝“０”、ＣＳ４＝“０”とされる。
【０１３６】
スキップ長書き込み状態は、回路情報源１５に差分回路情報内のスキップ長情報を書き込む状態であり、スキップ長書き込み状態時には、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“１”、ＣＳ４＝“０”とされる。差分回路情報書き込み状態は、回路情報源１５に差分回路情報を書き込む状態であり、差分回路情報書き込み状態時には、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“１”とされる。
【０１３７】
本例では、有限状態マシン６２は、最初はアイドル状態にある。このアイドル状態時に、開始トリガ信号ＴＲが出力されると、有限状態マシン６２は、次のサイクルで、遷移前読み出し状態に遷移し、更に、次のサイクルで、遷移後読み出し状態に遷移する。そして、遷移前読み出し状態時に読み出した回路情報と遷移後読み出し状態時に読み出した回路情報とが一致する場合（後述する比較結果信号ｄｉｆｆ＝“０”の場合）には、有限状態マシン６２は、次のサイクルで、遷移前読み出し状態に戻り、不一致の場合（後述する比較結果信号ｄｉｆｆ＝“１”の場合）には、次のサイクルで、スキップ長書き込み状態に遷移する。
【０１３８】
有限状態マシン６２は、スキップ長書き込み状態になると、次サイクルで、差分回路情報書き込み状態に遷移する。そして、有限状態マシン６２は、差分回路情報作成回路５６が出力する後述する読み出し終点検出信号ＲＥ＝“１”になるか、又は、差分回路情報の書き込み量が最大値になった場合（条件ａの場合）にはアイドル状態に戻り、その他の場合（条件ｂの場合）には、遷移前読み出し状態に遷移する。
【０１３９】
また、図１５において、書き込みポインタ生成回路６３は、差分回路情報作成回路５６が作成した差分回路情報の読み出し始点アドレス値を書き込むべき差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス値保持レジスタを指示する書き込みポインタを生成するものであり、識別番号遷移情報記憶部８２を備えている。識別番号遷移情報記憶部８２は、識別番号信号Ｓ３０が示す識別番号に遷移があった場合において、差分回路情報を作成して回路情報源１５に書き込んだ場合に、この場合の識別番号の遷移情報（遷移パターン）を書き込むものである。
【０１４０】
この書き込みポインタ生成回路６３は、識別番号信号Ｓ３０と、識別番号保持レジスタ２０の保持値とを入力し、識別番号信号Ｓ３０が示す識別番号の遷移があった場合に、識別番号遷移情報記憶部８２内に今回の遷移パターンが記憶されていない場合には、差分回路情報作成回路５６が作成する差分回路情報の読み出し始点アドレス値を格納する差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス値保持レジスタを指示する書き込みポインタを生成するものである。
【０１４１】
書き込み制御信号生成回路６４は、３入力のＡＮＤ回路８３を備えている。ＡＮＤ回路８３は、制御ステート信号ＣＳ４と、後述する読み出し終了検出信号ＲＥと、後述する書き込みオーバーフロー信号ＯＦとを入力し、制御ステート信号ＣＳ４と、読み出し終了検出信号ＲＥと、書き込みオーバーフロー信号ＯＦの反転信号とをＡＮＤ処理し、差分回路情報アドレス変換テーブル３６内の差分回路情報アドレス値保持レジスタへの差分回路情報作成回路５６が作成した差分回路情報の読み出し始点アドレス値の書き込みを制御する書き込み制御信号を生成するものである。
【０１４２】
ＡＮＤ回路８３は、制御ステート信号ＣＳ４＝“１”、読み出し終了検出信号ＲＥ＝“１”、書き込みオーバーフロー信号ＯＦ＝“０”の場合、即ち、有限状態マシン６２が差分回路情報書き込み状態にあり、完全回路情報の読み出しが終了した場合で、かつ、差分回路情報の回路情報源１５内の書き込み区間長（アドレス数）を越えていない場合に書き込み制御信号＝“１”とし、差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス値保持レジスタへの書き込みを可能する。
【０１４３】
図１８は差分回路情報作成回路５６の一部分の構成例を示す回路図である。図１８中、８５は完全回路情報アドレス変換テーブル３４から出力されるアドレス信号Ａ３４が与えられる入力端子、８６は遷移前アドレス保持レジスタである。遷移前アドレス保持レジスタ８６は、識別番号保持レジスタ２０に保持されている識別番号に対応して出力された完全回路情報の読み出し始点アドレスを格納するものである。
【０１４４】
８７は第１読み出しアドレスカウンタである。第１読み出しアドレスカウンタ８７は、クロック信号ＣＬＫに同期して動作し、識別番号信号Ｓ３０が示す識別番号が遷移した場合に、遷移前の識別番号（識別番号保持レジスタ２０に格納されている識別番号）に対応する論理回路の完全回路情報が格納されている回路情報源１５内のアドレス値を生成するものである。
【０１４５】
この第１読み出しアドレスカウンタ８７は、開始トリガ信号ＴＲが初期化信号入力端子に与えられ、遷移前アドレス保持レジスタ８６の保持値が初期値入力端子に与えられ、制御ステート信号ＣＳ１がイネーブル信号入力端子ＥＮに与えられ、クロック信号ＣＬＫの立ち上がり時に、イネーブル信号入力端子ＥＮに与えられている制御ステート信号ＣＳ１＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値Ａ８７に１を加算する。
【０１４６】
８８は第２読み出しアドレスカウンタである。第２読み出しアドレスカウンタ８８は、クロック信号ＣＬＫに同期して動作し、識別番号信号Ｓ３０が示す識別番号が遷移した場合に、遷移後の識別番号に対応する論理回路の完全回路情報が格納されている回路情報源１５内のアドレス値を生成するものである。
【０１４７】
この第２読み出しアドレスカウンタ８８は、開始トリガ信号ＴＲが初期化信号入力端子に与えられ、完全回路情報アドレス変換テーブル３４から出力されるアドレス信号Ａ３４が初期値入力端子に与えられ、制御ステート信号ＣＳ２がイネーブル信号入力端子ＥＮに与えられ、クロック信号ＣＬＫの立ち上がり時に、イネーブル信号入力端子ＥＮに与えられている制御ステート信号ＣＳ２＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値Ａ８８に１を加算する。
【０１４８】
８９はマルチプレクサである。マルチプレクサ８９は、制御ステート信号ＣＳ２により選択動作が制御され、制御ステート信号ＣＳ２＝“０”のときは、第１読み出しアドレスカウンタ８７のカウント値Ａ８７を選択し、制御ステート信号ＣＳ２＝“１”のときは、第２読み出しアドレスカウンタ８８のカウント値Ａ８８を選択するものである。
【０１４９】
９０はＤフリップフロップであり、開始トリガ信号ＴＲをクロック信号ＣＬＫの１サイクル分遅延するものである。９１は書き込み始点アドレスカウンタである。書き込み始点アドレスカウンタ９１は、クロック信号ＣＬＫに同期して動作し、作成した差分回路情報を書き込むべき回路情報源１５内の先頭アドレス（書き込み始点アドレス）を示すアドレス信号を生成するものである。
【０１５０】
この書き込み始点アドレスカウンタ９１は、０が初期値入力端子に与えられ、１つの差分回路情報に割り当てられている回路情報源１５内の最大区間長（最大アドレス数）ＬＨ２が加算値入力端子Ｘに与えられ、Ｄフリップフロップ９０の出力信号がイネーブル信号入力端子に与えられ、クロック信号ＣＬＫの立ち上がり時に、イネーブル信号入力端子ＥＮに与えられているＤフリップフロップ９０の出力信号＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値Ａ９１にＬＨ２を加算する。
【０１５１】
９２は加算器である。加算器９２は、書き込み始点アドレスカウンタ９１のカウント値Ａ９１と、差分回路情報を記憶する領域として割り当てられている回路情報源１５内の記憶領域の先頭アドレス値ＳＴ−ＡＤＤとを加算するものである。９３は加算器９２の出力値が与えられる出力端子である。出力端子９３に与えられる加算器９２の出力値は、差分回路情報の読み出し始点アドレス値ＲＳＡとして差分回路情報アドレス変換テーブル３６に与えられる。本例では、Ｄフリップフロップ９０と、書き込み始点アドレスカウンタ９１と、加算器９２とで、読み出し始点アドレス値生成回路が構成されている。
【０１５２】
９４はＯＲ回路である。ＯＲ回路９４は、制御ステート信号ＣＳ３、ＣＳ４と、後述するＤフリップフロップ１０７の出力信号Ｓ１０７とをＯＲ処理するものである。９５は書き込みアドレスカウンタである。書き込みアドレスカウンタ９５は、クロック信号ＣＬＫに同期して動作し、回路情報源１５に与える差分回路情報を書き込むためのアドレス値を生成するものである。
【０１５３】
この書き込みアドレスカウンタ９５は、開始トリガ信号ＴＲが初期化信号入力端子に与えられ、加算器９２の出力値が初期値入力端子に与えられ、ＯＲ回路９４の出力信号がイネーブル信号入力端子ＥＮに与えられ、クロック信号ＣＬＫの立ち上がり時に、イネーブル信号入力端子ＥＮに与えられているＯＲ回路９４の出力信号Ｓ９４＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値Ａ９５に１を加算する。
【０１５４】
９６はマルチプレクサである。マルチプレクサ９６は、ＯＲ回路９４の出力信号Ｓ９４により選択動作が制御されるものであり、ＯＲ回路９４の出力信号Ｓ９４＝“０”のときは、マルチプレクサ８９の出力値を選択し、ＯＲ回路９４の出力信号Ｓ９４＝“１”のときは、書き込みアドレスカウンタ９５のカウント値Ａ９５を選択し、回路情報源１５に与えるアドレス信号を出力するものである。９７はマルチプレクサ９６からアドレス信号が出力される出力端子である。
【０１５５】
９８は回路情報源１５から読み出された回路情報ＲＤが与えられる入力端子、９９は回路情報源１５から読み出された回路情報を保持する回路情報保持レジスタ、１００は比較器である。比較器１００は、回路情報保持レジスタ９９に保持されている回路情報ＲＧと回路情報源１５から読み出された回路情報ＲＤとを比較して比較結果信号ｄｉｆｆを出力するものであり、回路情報保持レジスタ９９に保持されている回路情報ＲＧと回路情報源１５から読み出された回路情報ＲＤとが一致する場合には、比較結果信号ｄｉｆｆ＝“０”、不一致の場合には、比較結果信号ｄｉｆｆ＝“１”とする。
【０１５６】
１０１はＡＮＤ回路であり、比較器１００が出力する比較結果信号ｄｉｆｆと制御ステート信号ＣＳ２とを入力し、比較結果信号ｄｉｆｆの反転信号と制御ステート信号ＣＳ２とをＡＮＤ処理するものである。１０２はデータ連続カウンタである。データ連続カウンタ１０２は、回路情報源１５に書き込む差分回路情報内のスキップ長ＳＫを生成するものであり、開始トリガ信号ＴＲが第１の初期化信号入力端子に与えられ、制御ステート信号ＣＳ４が第２の初期化信号入力端子に与えられ、ＡＮＤ回路１０１の出力信号がイネーブル信号入力端子ＥＮに与えられるものである。
【０１５７】
このデータ連続カウンタ１０２は、開始トリガ信号ＴＲ＝“１”となると、初期値を０とし、その後、制御ステート信号ＣＳ４＝“１”となると、初期値を１に再設定し、また、クロック信号ＣＬＫの立ち上がり時に、イネーブル信号入力端子ＥＮに与えられているＡＮＤ回路１０１の出力信号＝“１”のときは、クロック信号ＣＬＫの立ち上がりタイミングでカウント値（スキップ長ＳＫ）に１を加算する。
【０１５８】
１０３はマルチプレクサである。マルチプレクサ１０３は、制御ステート信号ＣＳ３により選択動作が制御され、制御ステート信号ＣＳ３＝“１”のときは、データ連続カウンタ１０２が出力するスキップ長ＳＫを選択し、制御ステート信号ＣＳ３＝“０”のときは、回路情報保持レジスタ９９が保持する回路情報ＲＧを選択するものである。
【０１５９】
１０４は比較器である。比較器１０４は、第２読み出しアドレスカウンタ８８が初期化以後に出力したアドレス数Ｙ１と、１つの完全回路情報に割り当てられている回路情報源１５内の区間長（アドレス数）ＬＨ１とを比較し、読み出し終点検出信号ＲＥを出力するものであり、Ｙ１＞ＬＨ１となったときは、読み出し終点検出信号ＲＥ＝“１”とし、その他の場合には、読み出し終点検出信号ＲＥ＝“０”とする。１０５は比較器１０４から読み出し終点検出信号ＲＥが出力される出力端子である。
【０１６０】
１０６はＡＮＤ回路であり、読み出し終点検出信号ＲＥと制御ステート信号ＣＳ４とをＡＮＤ処理するものである。１０７はＡＮＤ回路１０６の出力信号をクロック信号ＣＬＫの２サイクル分遅延する２段構成のＤフリップフロップである。
【０１６１】
１０８はマルチプレクサである。マルチプレクサ１０８は、Ｄフリップフロップ１０７の出力信号により選択動作が制御され、Ｄフリップフロップ１０７の出力信号Ｓ１０７＝“１”のときは、終了コード供給源（図示せず）から与えられる終了コードを選択し、Ｄフリップフロップ１０７の出力信号Ｓ１０７＝“０”のときは、マルチプレクサ１０３の出力信号（回路情報ＲＧ又はスキップ長ＳＫ）を選択し、回路情報源１５への書き込みデータＷＤを出力するものである。１０９はマルチプレクサ１０８から書き込みデータＷＤが出力される出力端子である。
【０１６２】
１１０は比較器である。比較器１１０は、書き込みアドレスカウンタ９５が初期化以後に出力したアドレス数Ｙ２と、１つの差分回路情報に割り当てられている回路情報源１５内の最大区間長（最大アドレス数）ＬＨ２とを比較し、現在、回路情報源１５に書き込んでいる差分回路情報が最大区間長ＬＨ２をオーバーしたか否かを示す書き込みオーバーフロー信号ＯＦを出力するものであり、Ｙ２＞ＬＨ２になると、書き込みオーバーフロー信号ＯＦ＝“１”としてオーバーフローが発生したことを示し、その他の場合には、書き込みオーバーフロー信号ＯＦ＝“０”とする。
【０１６３】
１１１は制御ステート信号ＣＳ３、ＣＳ４をＯＲ処理するＯＲ回路である。１１２はＡＮＤ回路であり、ＯＲ回路１１１の出力信号と書き込みオーバーフロー信号ＯＦとを入力し、ＯＲ回路１１１の出力信号と書き込みオーバーフロー信号ＯＦの反転信号とをＡＮＤ処理するものである。
【０１６４】
１１３はＤフリップフロップ１０７の出力信号とＡＮＤ回路１１２の出力信号とをＯＲ処理し、回路情報源１５への書き込み制御信号ＷＲを出力するＯＲ回路である。１１４はＯＲ回路１１３から書き込み制御信号ＷＲが出力される出力端子である。なお、回路情報源１５は、書き込み制御信号ＷＲ＝“１”のときは書き込みモードとなり、書き込み制御信号ＷＲ＝“０”のときは読み出しモードとなる。
【０１６５】
図１９〜図２１は図１８に示す差分回路情報作成回路５６の動作例を示すタイミングチャート、図２２〜図３１は図１８に示す差分回路情報作成回路５６の動作例を説明するための回路図であり、図３に示す論理回路Ａの完全回路情報ＷＡと、図３に示す論理回路Ｂの完全回路情報ＷＢとから、図３に示す差分回路情報Ｗ（Ａ→Ｂ）を作成する場合、即ち、識別番号保持レジスタ２０に論理回路Ａを示す識別番号が保持されているときに、特定命令アドレス値検出部３０から論理回路Ｂを示す識別番号信号Ｓ３０が出力された場合を例にしている。
【０１６６】
図１９〜図２１において、（Ａ）はクロック信号ＣＬＫ、（Ｂ）は有限状態マシン（ＦＭＳ）６２の状態、（Ｃ）は回路情報源１５からの読み出しデータＲＤ、（Ｄ）はデータ連続カウンタ１０２が出力するスキップ長ＳＫ、（Ｅ）は回路情報保持レジスタ９９が保持する回路情報ＲＧ、（Ｆ）は比較器１００が出力する比較結果信号ｄｉｆｆ、（Ｇ）は回路情報源１５への書き込みデータＷＤ、（Ｈ）は第１読み出しアドレスカウンタ８７のカウント値Ａ８７、（Ｉ）は第２読み出しアドレスカウンタ８８のカウント値Ａ８８、（Ｊ）は書き込みアドレスカウンタ９５のカウント値Ａ９５、（Ｋ）は回路情報源１５への書き込み制御信号ＷＲ、（Ｌ）は開始トリガ信号ＴＲを示している。
【０１６７】
なお、本例では、論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２の０番地の回路情報をｄａ０、１番地の回路情報をｄａ１、２番地の回路情報をｄａ２、３番地の回路情報をｄａ３、４番地の回路情報をｄａ４、５番地の回路情報をｄａ５、６番地の回路情報をｄａ６、７番地の回路情報をｄａ７と記す。
【０１６８】
また、論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２の０番地の回路情報をｄｂ０、１番地の回路情報をｄｂ１、２番地の回路情報をｄｂ２、３番地の回路情報をｄｂ３、４番地の回路情報をｄｂ４、５番地の回路情報をｄｂ５、６番地の回路情報をｄｂ６、７番地の回路情報をｄｂ７と記す。
【０１６９】
本例では、サイクルＳ０で、有限状態マシン６２はアイドル状態にあり、このサイクルＳ０で、開始トリガ信号ＴＲ＝“１”になったとしている。なお、本例では、識別番号保持レジスタ２０に論理回路Ａを示す識別番号が保持されているときに、特定命令アドレス値検出部３０から論理回路Ｂを示す識別番号信号Ｓ３０が出力された場合を例にしているので、この時点では、既に、遷移前アドレス保持レジスタ８６には、完全回路情報アドレス変換テーブル３４が出力した論理回路Ａの完全回路情報ＷＡの読み出し始点アドレス値Ｐが格納されている。
【０１７０】
次に、サイクルＳ１になると、第１読み出しアドレスカウンタ８７、第２読み出しアドレスカウンタ８８、書き込みアドレスカウンタ９５及びデータ連続カウンタ１０２では、クロック信号ＣＬＫの立ち上がりタイミングで開始トリガ信号ＴＲ＝“１”が検出され、初期化される。ここで、遷移前アドレス保持レジスタ８６には、論理回路Ａの完全回路情報ＷＡの読み出し始点アドレスＰが格納されているので、このＰが第１読み出しアドレスカウンタ８７の初期値信号入力端子に与えられ、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐとなる。
【０１７１】
また、前サイクルＳ０では開始トリガ信号ＴＲ＝“１”となったことから、サイクルＳ１では、有限状態マシン６２は遷移前読み出し状態に遷移し、図２２に示すように、制御ステート信号ＣＳ１＝“１”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“０”の状態となる。この結果、ＯＲ回路９４の出力信号Ｓ９４＝“０”となる。また、ＯＲ回路１１１の出力信号＝“０”、書き込み制御信号ＷＲ＝“０”となり、回路情報源１５は読み出しモードとなる。
【０１７２】
また、マルチプレクサ８９は、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐを選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐを選択し、マルチプレクサ９６の出力値Ａ９６＝Ｐが読み出しアドレス信号として回路情報源１５に与えられ、回路情報源１５からＰ番地に格納されている論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２の０番地の回路情報ｄａ０が読み出される。
【０１７３】
また、回路情報源１５内のアドレスのうち、差分回路情報に対して割り当てられているアドレスの先頭のアドレスをＲとすると、サイクルＳ１では、加算器９２の出力値＝Ｒとなり、これが書き込みアドレスカウンタ９５の初期値信号入力端子に与えられるので、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒとなる。また、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝０となる。また、Ｄフリップフロップ９０の出力信号＝“１”となる。
【０１７４】
次に、サイクルＳ２になると、図２３に示すように、回路情報保持レジスタ９９には入力端子９８に与えられていた論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２内の０番地の回路情報ｄａ０が格納される。ここで、論理回路Ａを示す識別番号から論理回路Ｂを示す識別番号への遷移があると、完全回路情報アドレス変換テーブル３４が出力するアドレス値はＱとなり、このＱが第２読み出しアドレスカウンタ８８の初期値信号入力端子に与えられるので、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑとなる。
【０１７５】
また、有限状態マシン６２は、前サイクルＳ１では遷移前読み出し状態にあったので、サイクルＳ２では遷移後読み出し状態に遷移し、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“１”、ＣＳ３＝“０”、ＣＳ４＝“０”となる。
【０１７６】
この結果、マルチプレクサ８９は、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑを選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑを選択し、マルチプレクサ９６の出力値Ａ９６＝Ｑが読み出しアドレス信号として回路情報源１５に与えられ、回路情報源１５からＱ番地に格納されている論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２の０番地の回路情報ｄｂ０が読み出される。
【０１７７】
ここで、回路情報ｄａ０＝回路情報ｄｂ０であるから、比較器１００の比較結果信号ｄｉｆｆ＝“０”、ＡＮＤ回路１０１の出力値＝“１”となる。また、第１読み出しアドレスカウンタ８７は、クロック信号ＣＬＫの立ち上がり時に、制御ステート信号ＣＳ１＝“１”を検出し、そのカウント値Ａ８７をＰ＋１とする。また、書き込み始点アドレスカウンタ９１は、クロック信号ＣＬＫの立ち上がり時に、Ｄフリップフロップ９０の出力信号＝“１”を検出し、そのカウント値＝ＬＨ２とする。
【０１７８】
次に、サイクルＳ３になると、図２４に示すように、回路情報保持レジスタ９９には入力端子９８に与えられていた論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２内の０番地の回路情報ｄｂ０が格納される。また、前サイクルＳ２では、有限状態マシン６２は遷移後読み出し状態にあり、かつ、比較器１００が出力する比較結果信号ｄｉｆｆ＝“０”であったので、サイクルＳ３では、有限状態マシン６２は遷移前読み出し状態に遷移し、制御ステート信号ＣＳ１＝“１”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“０”となる。
【０１７９】
この結果、マルチプレクサ８９は、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋１を選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋１を選択し、マルチプレクサ９６の出力値Ａ９６＝Ｐ＋１が回路情報源１５に読み出しアドレス信号として与えられ、回路情報源１５からＰ＋１番地に格納されている論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２の１番地の回路情報ｄａ１が読み出される。
【０１８０】
ここで、回路情報ｄａ１≠回路情報ｄｂ０であるから、比較器１００の比較結果信号ｄｉｆｆ＝“１”、ＡＮＤ回路１０１の出力値＝“０”となる。また、第２読み出しアドレスカウンタ８８は、クロック信号ＣＬＫの立ち上がり時に、制御ステート信号ＣＳ２＝“１”を検出し、そのカウント値Ａ８８をＱ＋１とする。また、データ連続カウンタ１０２は、クロック信号ＣＬＫの立ち上がりタイミングでＡＮＤ回路１０１の出力＝“１”を検出し、その出力であるスキップ長ＳＫを１とする。
【０１８１】
次に、サイクルＳ４になると、図２５に示すように、回路情報保持レジスタ９９には入力端子９８に与えられていた論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２内の１番地の回路情報ｄａ１が格納される。また、有限状態マシン６２は、前サイクルＳ３では遷移前読み出し状態にあったので、遷移後読み出し状態に遷移し、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“１”、ＣＳ３＝“０”、ＣＳ４＝“０”となる。
【０１８２】
この結果、マルチプレクサ８９は、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋１を選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋１を選択し、マルチプレクサ９６の出力値Ａ９６＝Ｑ＋１が回路情報源１５に読み出しアドレス信号として与えられ、回路情報源１５からＱ＋１番地に格納されている論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２の１番地の回路情報ｄｂ１が読み出される。
【０１８３】
ここで、回路情報ｄａ１≠回路情報ｄｂ１であるから、比較器１００の比較結果信号ｄｉｆｆ＝“１”となる。また、第１読み出しアドレスカウンタ８７は、クロック信号ＣＬＫの立ち上がり時に、制御ステート信号ＣＳ１＝“１”を検出し、そのカウント値Ａ８７をＰ＋２とする。
【０１８４】
次に、サイクルＳ５になると、図２６に示すように、回路情報保持レジスタ９９には入力端子９８に与えられていた論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２内の１番地の回路情報ｄｂ１が格納される。また、前サイクルＳ４では、有限状態マシン６２は遷移後読み出し状態にあり、かつ、比較器１００が出力する比較結果信号ｄｉｆｆ＝“１”であったので、サイクルＳ５では、有限状態マシン６２はスキップ長書き込み状態に遷移し、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“１”、ＣＳ４＝“０”となる。
【０１８５】
また、ＯＲ回路１１１の出力信号＝“１”、書き込み制御信号ＷＲ＝“１”となり、回路情報源１５は、書き込みモードとなる。したがって、マルチプレクサ９６は、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒを選択し、マルチプレクサ９６の出力値Ａ９６＝Ｒが書き込みアドレス信号として回路情報源１５に与えられる。
【０１８６】
また、マルチプレクサ１０３は、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝１を選択し、このスキップ長ＳＫ＝１がマルチプレクサ１０８及び出力端子１０９を介して書き込みデータＷＤとして回路情報源１５に与えられる。この結果、回路情報源１５のＲ番地には、スキップ長ＳＫ＝１が書き込まれる。また、第２読み出しアドレスカウンタ８８は、クロック信号ＣＬＫの立ち上がり時に、制御ステート信号ＣＳ２＝“１”を検出し、そのカウント値Ａ８８をＱ＋２とする。
【０１８７】
次に、サイクルＳ６になると、有限状態マシン６２は、前サイクルＳ５ではスキップ長書き込み状態にあったので、差分回路情報書き込み状態に遷移し、図２７に示すように、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“１”となる。この結果、ＯＲ回路９４の出力信号Ｓ９４＝“１”を維持する。また、書き込みアドレスカウンタ９５は、クロック信号ＣＬＫの立ち上がり時に、ＯＲ回路９４の出力信号Ｓ９４＝“１”を検出し、そのカウント値Ａ９５＝Ｒ＋１とする。サイクルＳ６では、書き込み制御信号ＷＲ＝“１”は変化しない。
【０１８８】
また、マルチプレクサ９６は、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋１を選択し、マルチプレクサ９６の出力値Ａ９６＝Ｒ＋１が書き込みアドレス信号として回路情報源１５に与えられる。また、回路情報保持レジスタ９９が保持している回路情報ｄｂ１がマルチプレクサ１０３により選択され、マルチプレクサ１０８及び出力端子１０９を介して回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋１番地には、論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２内の１番地の回路情報ｄｂ１が書き込まれる。
【０１８９】
次に、サイクルＳ７になると、前サイクルＳ６では、有限状態マシン６２は差分回路情報書き込み状態にあったが、読み出し終点検出信号ＲＥ＝“１”にはならなかったし、差分回路情報の書き込み量が最大値にもならなかったので、有限状態マシン６２は、遷移前読み出し状態に遷移し、図２８に示すように、制御ステート信号ＣＳ１＝“１”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“０”となる。この結果、ＯＲ回路９４の出力信号Ｓ９４＝“０”となる。また、ＯＲ回路１１１の出力信号＝“０”、書き込み制御信号ＷＲ＝“０”となり、回路情報源１５は読み出しモードとなる。
【０１９０】
そこで、マルチプレクサ８９は、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋２を選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋２を選択し、マルチプレクサ９６の出力値Ａ９６＝Ｐ＋２が読み出しアドレス信号として回路情報源１５に与えられ、回路情報源１５から論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２内の２番地の回路情報ｄａ２が読み出される。また、書き込みアドレスカウンタ９５は、クロック信号ＣＬＫの立ち上がり時に、ＯＲ回路９４の出力信号Ｓ９４＝“１”を検出し、そのカウント値Ａ９５をＲ＋２とする。
【０１９１】
次に、サイクルＳ８になると、図２９に示すように、回路情報保持レジスタ９９には、入力端子９８に与えられていた論理回路Ａの完全回路情報ＷＡ中の再構成可能な論理回路１２内の２番地の回路情報ｄａ２が格納される。また、有限状態マシン６２は、前サイクルＳ７では遷移前読み出し状態にあったので、遷移後読み出し状態に遷移し、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“１”、ＣＳ３＝“０”、ＣＳ４＝“０”となる。
【０１９２】
この結果、マルチプレクサ８９は、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋２を選択し、マルチプレクサ９６は、マルチプレクサ８９が出力する第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋２を選択し、マルチプレクサ９６の出力値Ａ９６＝Ｑ＋２が読み出しアドレス信号として回路情報源１５に与えられ、回路情報源１５からＱ＋２番地に格納されている論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２の２番地の回路情報ｄｂ２が読み出される。
【０１９３】
ここで、回路情報ｄａ２＝回路情報ｄｂ２であるから、比較器１００の比較結果信号ｄｉｆｆ＝“０”、ＡＮＤ回路１０１の出力信号＝“１”となる。また、第１読み出しアドレスカウンタ８７は、クロック信号ＣＬＫの立ち上がり時に、制御ステート信号ＣＳ１＝“１”を検出し、そのカウント値Ａ８７＝Ｐ＋３とする。
【０１９４】
以下、同様に動作し、サイクルＳ９では、有限状態マシン６２の状態＝遷移前読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄａ３、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝２、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ２、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋３、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋３、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０１９５】
また、サイクルＳ１０では、有限状態マシン６２の状態＝遷移後読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄｂ３、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝２、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄａ３、比較結果信号ｄｉｆｆ＝０、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋４、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋３、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０１９６】
また、サイクルＳ１１では、有限状態マシン６２の状態＝遷移前読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄａ４、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝３、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ３、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋４、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋４、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０１９７】
また、サイクルＳ１２では、有限状態マシン６２の状態＝遷移後読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄｂ４、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝３、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄａ４、比較結果信号ｄｉｆｆ＝０、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋５、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋４、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０１９８】
次に、サイクルＳ１３では、有限状態マシン６２の状態＝遷移前読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄａ５、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝４、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ４、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋５、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋５、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０１９９】
次に、サイクルＳ１４では、有限状態マシン６２の状態＝遷移後読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄｂ５、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝４、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄａ５、比較結果信号ｄｉｆｆ＝０、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋６、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋５、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０２００】
次に、サイクルＳ１５では、有限状態マシン６２の状態＝遷移前読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄａ６、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝５、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ５、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋６、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋６、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０２０１】
次に、サイクルＳ１６では、有限状態マシン６２の状態＝遷移後読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄｂ６、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝５、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄａ６、比較結果信号ｄｉｆｆ＝０、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋７、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋６、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、回路情報源１５への書き込み制御信号ＷＲ＝“０”の状態となる。
【０２０２】
次に、サイクルＳ１７では、有限状態マシン６２の状態＝遷移前読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄａ７、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝６、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ６、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋７、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋７、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０２０３】
また、サイクルＳ１８では、有限状態マシン６２の状態＝遷移後読み出し状態、回路情報源１５からの読み出しデータＲＤ＝ｄｂ７、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝６、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄａ７、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝ドント・ケア、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋８、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋７、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“０”の状態となる。
【０２０４】
また、サイクルＳ１９では、有限状態マシン６２の状態＝スキップ長書き込み状態、回路情報源１５からの読み出しデータＲＤ＝ドント・ケア、データ連続カウンタ１０２が出力するスキップ長ＳＫ＝６、回路情報保持レジスタ９９が保持するデータＲＧ＝ｄｂ７、比較結果信号ｄｉｆｆ＝１、回路情報源１５への書き込みデータＷＤ＝６、第１読み出しアドレスカウンタ８７のカウント値Ａ８７＝Ｐ＋８、第２読み出しアドレスカウンタ８８のカウント値Ａ８８＝Ｑ＋８、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋２、書き込み制御信号ＷＲ＝“１”の状態となる。
【０２０５】
ここで、１つの完全回路情報の回路情報源１５内の区間長ＬＨ１＝８であるが、サイクルＳ１９では、第２読み出しアドレスカウンタ８８が出力したアドレス数Ｙ１＝９となるので、Ｙ１＞ＬＨ１となる。この結果、比較器１０４の出力信号、即ち、読み出し終了信号ＲＥ＝“１”となり、ＡＮＤ回路１０６の出力信号＝“１”となる。
【０２０６】
次に、サイクルＳ２０になると、有限状態マシン６２は、前サイクルＳ１９ではスキップ長書き込み状態にあったので、差分回路情報書き込み状態に遷移し、図３０に示すように、制御ステート信号ＣＳ１＝“０”、ＣＳ２＝“０”、ＣＳ３＝“０”、ＣＳ４＝“１”となる。この結果、ＯＲ回路９４の出力信号Ｓ９４＝“１”を維持する。また、ＯＲ回路１１１の出力信号＝“１”、ＡＮＤ回路１１２の出力信号＝“１”、書き込み制御信号ＷＲ＝“１”となる。
【０２０７】
また、書き込みアドレスカウンタ９５は、クロック信号ＣＬＫの立ち上がりタイミングでＯＲ回路９４の出力信号Ｓ９４＝“１”を検出し、そのカウント値Ａ９５＝Ｒ＋３とする。また、マルチプレクサ９６は、書き込みアドレスカウンタ９５のカウント値Ａ９５＝Ｒ＋３を選択し、これが書き込みアドレス信号として回路情報源１５に与えられる。
【０２０８】
また、回路情報保持レジスタ９９が保持する回路情報ｄｂ７がマルチプレクサ１０３、１０８及び出力端子１０９を介して書き込みデータＷＤとして回路情報源１５に与えられる。この結果、回路情報源１５のＲ＋３番地には、論理回路Ｂの完全回路情報ＷＢ中の再構成可能な論理回路１２内の７番地の回路情報ｄｂ７が書き込まれる。
【０２０９】
次に、サイクルＳ２１になると、前サイクルＳ２０では、有限状態マシン６２は差分回路情報書き込み状態にあり、かつ、読み出し終点検出信号ＲＥ＝“１”となったので、有限状態マシン６２は、アイドル状態に遷移する。また、図３１に示すように、Ｄフリップフロップ１０７の出力信号Ｓ１０７＝“１”となり、マルチプレクサ１０８は、終了コード供給源から与えられる終了コードを選択し、回路情報源１５への書き込みデータとして終了コードを出力する。
【０２１０】
また、ＯＲ回路１１３の出力信号、即ち、回路情報源１５への書き込み制御信号ＷＲ＝“１”となる。また、書き込みアドレスカウンタ９５は、クロック信号ＣＬＫの立ち上がり時に、ＯＲ回路９４の出力信号Ｓ９４＝“１”を検出し、そのカウント値Ａ９５＝Ｒ＋４とし、これが書き込みアドレス信号として回路情報源１５に与えられる。この結果、マルチプレクサ１０８から出力される終了コードは、回路情報源１５のＲ＋４番地に書き込まれる。
【０２１１】
以上のように、本発明の第２実施形態においては、差分回路情報作成回路５６は、回路情報源１５に格納されている完全回路情報を元に差分回路情報を作成して回路情報源１５に書き込むものとしている。また、差分回路情報作成制御回路５７は、論理再構成制御部５５が再構成可能な論理回路１２の初期化動作及び再構成制御動作を実行していない期間を利用して差分回路情報作成回路５６に差分回路情報を作成させるものとしている。
【０２１２】
したがって、本発明の第２実施形態によれば、論理再構成制御部５５は、再構成可能な論理回路１２を再構成する場合、再構成可能な論理回路１２に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を回路情報源１５に保持させている場合には、回路情報源１５から該差分回路情報を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報を作成し、該番地の情報と該番地の回路情報との再構成可能な論理回路１２内の回路情報保持レジスタ１９への転送を行うので、再構成可能な論理回路１２の再構成時間を短縮し、データ処理の高速化を図ることができる。
【０２１３】
なお、回路情報源１５内の差分回路情報の使用回数を記憶する記憶手段を備え、前記記憶手段に回路情報源１５内の差分回路情報の使用回数を記憶し、前記使用回数を考慮して、回路情報源１５内の差分回路情報の更新対象を決めるようにしても良い。この記憶手段として、回路情報源１５を使用しても良い。
【０２１４】
（第３実施形態）
図３２は本発明の第３実施形態の一部分を示す回路図である。本発明の第３実施形態は、本発明の第２実施形態が備える論理再構成制御部５５と回路構成の異なる論理再構成制御部１２１を設け、その他については、本発明の第２実施形態と同様に構成したものである。論理再構成制御部１２１は、識別番号蓄積回路１２２を設け、その他については、論理再構成制御部５５と同様に構成したものである。識別番号蓄積回路１２２は、先入れ先出しバッファ回路であるＦＩＦＯ１２３を備えている。
【０２１５】
論理再構成制御部１２１は、特定命令アドレス値を検出したときは、検出した特定命令アドレス値に対応して発生させる識別番号をＦＩＦＯ１２３に順に蓄積し、再構成可能な論理回路１２が構成した論理回路による処理を終了するごとに、ＦＩＦＯ１２３に蓄積した識別番号を順に出力するようにしたものである。
【０２１６】
ここで、本発明の第２実施形態においては、論理再構成制御部５５が再構成可能な論理回路１２の動作期間中に特定命令アドレス値を検出すると、ＣＰＵ９にウェイト制御をかけるため、再構成可能な論理回路１２が再構成した論理回路による処理を終了するまで、ＣＰＵ９は次の命令を実行することができない。
【０２１７】
そこで、本発明の第３実施形態は、識別番号蓄積回路１２２を設け、特定命令アドレス値を検出したときは、この検出した特定命令アドレス値に対応して発生させる識別番号をＦＩＦＯ１２３に順に蓄積し、再構成可能な論理回路１２が構成した論理回路による処理を終了するごとに、ＦＩＦＯ１２３に蓄積した識別番号を順に出力するようにし、論理再構成制御部１２１が、再構成可能な論理回路１２が構成した論理回路による処理を実行中に特定命令アドレス値を検出したときであっても、ＦＩＦＯ１２３に空き領域がある場合には、ＣＰＵ９にウェイト制御をかけなくても良いようにしたものである。
【０２１８】
図３３は論理再構成制御部１２１の一部分の構成例を示す図である。図３３に示す論理再構成制御部１２１は、図１４に示す論理再構成制御部５５が備える特定命令アドレス値検出部３０と回路構成の異なる特定命令アドレス値検出部１２６を設け、その他については、図１４に示す論理再構成制御部５５と同様に構成したものである。特定命令アドレス値検出部１２６は、特定命令アドレス値検出部３０に識別番号蓄積回路１２２を付加したものである。
【０２１９】
図３４は特定命令アドレス値検出部１２６の一部分の構成例を示す回路図である。特定命令アドレス値検出部１２６は、比較器３２−１〜３２−ｍの後段に識別番号蓄積回路１２２を接続し、比較器３２−１〜３２−ｍが出力する識別番号信号Ｓ３０を識別番号蓄積回路１２２内のＦＩＦＯ１２３に格納し、ＦＩＦＯ１２３から識別番号信号Ｓ３０Ａを特定命令アドレス値検出部１２６の出力信号として出力させるようにしたものである。
【０２２０】
図３５は識別番号蓄積回路１２６の一部分の構成例を示す回路図である。図３５中、１２９はＯＲ回路であり、識別番号信号Ｓ３０の全ビットをＯＲ処理するものである。１３０はＡＮＤ回路であり、ＯＲ回路１２９の出力信号と特定命令アドレス値検出信号Ｓ３３とをＡＮＤ処理するものである。１３１はＡＮＤ回路であり、ＣＰＵ９へのウェイト制御信号ＷＴとＡＮＤ回路１３０の出力信号とを入力し、ウェイト制御信号ＷＴの反転信号とＡＮＤ回路１３０の出力信号とをＡＮＤ処理するものである。
【０２２１】
１３２は識別番号保持レジスタ群であり、１３３−０、１３３−１、１３３−２、１３３−（ｚ−１）は識別番号保持レジスタである。識別番号保持レジスタ１３３−４〜１３３−（ｚ−２）は図示を省略している。
【０２２２】
１３４は書き込みポインタ生成カウンタであり、ＡＮＤ回路１３１の出力信号を入力して書き込みポインタＷＰを生成するものである。１３５は書き込み制御信号生成回路であり、ＡＮＤ回路１３１の出力信号と書き込みポインタ生成カウンタ１３４が出力する書き込みポインタＷＰとを入力し、識別番号保持レジスタ１３３−０〜１３３−（ｚ−１）への識別番号の書き込みを制御する書き込み制御信号を生成するものである。
【０２２３】
１３６は読み出しポインタ生成カウンタであり、再構成可能な論理回路１２からの再構成可能な論理回路１２に構成した論理回路による処理の終了を示す処理終了通知を入力して読み出しポインタＲＰを生成するものである。１３７はマルチプレクサであり、読み出しポインタ生成カウンタ１３６が出力する読み出しポインタＲＰを入力し、識別番号保持レジスタ１３３−０〜１３３−（ｚ−１）の中から、識別番号を読み出す識別番号保持レジスタを選択するものである。
【０２２４】
１３８は比較器であり、書き込みポインタ生成カウンタ１３４が出力する書き込みポインタＷＰの値と、読み出しポインタ生成カウンタ１３６が出力する読み出しポインタＲＰの値とを比較し、書き込みポインタＷＰの値と読み出しポインタＲＰの値とが一致するときに、その出力信号を“１”とし、その他の場合は、その出力信号を“０”とするものである。
【０２２５】
１３９は減算器であり、書き込みポインタ生成カウンタ１３４が出力する書き込みポインタＷＰの値から読み出しポインタ生成カウンタ１３６が出力する読み出しポインタＲＰの値を減算するものである。１４０は比較器であり、減算器１３９の出力値と−１とを比較し、減算器１３９の出力値と−１とが一致するときは、その出力信号を“１”、その他の場合は、“０”とするものである。
【０２２６】
１４１はＤフリップフロップであり、比較器１４０の出力信号がデータ入力端子Ｄに与えられ、ＡＮＤ回路１３０の出力信号が“１”になると、データ入力端子Ｄに与えられている比較器１４０の出力信号を取り込むものである。１４２はＡＮＤ回路であり、比較器１３８の出力信号と、ＡＮＤ回路１３０の出力信号と、Ｄフリップフロップ１４１の正相出力信号とをＡＮＤ処理してウェイト制御信号ＷＴを生成するものである。
【０２２７】
本例では、ＯＲ回路１２９と、ＡＮＤ回路１３０と、比較器１３８と、減算器１３９と、比較器１４０と、Ｄフリップフロップ１４１と、ＡＮＤ回路１４２とで、ウェイト制御信号生成回路が構成されている。１４３はインバータであり、比較器１３８の出力信号を反転し、転送先にイネーブル制御信号として供給するものである。
【０２２８】
このように構成された識別番号蓄積回路１２２においては、比較器３２−１〜３２−ｍから出力される識別番号信号Ｓ３０が示す識別番号は、書き込み制御信号生成回路１３５に制御されて、識別番号保持レジスタ１３３−０〜１３３−（ｚ−１）中の書き込みポインタＷＰが指示する識別番号保持レジスタに書き込まれる。
【０２２９】
また、比較器１３８の出力信号＝“１”、Ｄフリップフロップ１４１の正相出力信号＝“１”、ＡＮＤ回路１３０の出力信号＝“１”になると、ＡＮＤ回路１４２が出力するウェイト制御信号ＷＴ＝“１”となり、ＣＰＵ９に対するウェイト制御が行われ、その他の場合には、ウェイト制御信号ＷＴ＝“０”となり、ＣＰＵ９に対するウェイト制御は実行されない。即ち、書き込みポインタ生成カウンタ１３４が出力する書き込みポインタＷＰの値が読み出しポインタ生成カウンタ１３６が出力する読み出しポインタＲＰの値に追いつくと、ＣＰＵ９に対するウェイト制御が実行されるが、それ以外の場合には、ＣＰＵ９に対するウェイト制御は実行されない。
【０２３０】
図３６及び図３７は本発明の第３実施形態の動作例を示すタイミングチャートであり、回路情報源１５には論理回路Ａの完全回路情報ＷＡ、論理回路Ｂの完全回路情報ＷＢ、論理回路Ｃの完全回路情報ＷＣ、及び、論理回路Ｄの完全回路情報ＷＤが記憶されており、差分回路情報は記憶されていない場合を例としている。
【０２３１】
図３６及び図３７において、（Ａ）は論理再構成制御部１２１による特定命令アドレス値の検出状況、（Ｂ）はウェイト制御信号ＷＴ、（Ｃ）は書き込みポインタＷＰの値、（Ｄ）はＦＩＦＯ１２３の保持内容、（Ｅ）は読み出しポインタＲＰの値、（Ｆ）は再構成可能な論理回路１２の状態、（Ｇ）は回路情報源１５からの読み出しデータ、（Ｈ）は回路情報源１５への書き込みデータ、（Ｉ）は回路情報源１５の記憶領域Ｚ４、Ｚ５、Ｚ６の状態を示している。
【０２３２】
なお、図示は省略するが、回路情報源１５の記憶領域Ｚ０には論理回路Ａの完全回路情報ＷＡが格納され、記憶領域Ｚ１には論理回路Ｂの完全回路情報ＷＢが格納され、記憶領域Ｚ２には論理回路Ｃの完全回路情報ＷＣが格納され、記憶領域Ｚ３には論理回路Ｄの完全回路情報ＷＤが格納されているものとする。
【０２３３】
また、（Ａ）に示す矢印２３〜２６は、図４に示したものと同様のものである。即ち、矢印２３は、論理再構成制御部１２１がシステムバス１０から再構成可能な論理回路１２に論理回路Ａを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２４は、論理再構成制御部１２１がシステムバス１０から再構成可能な論理回路１２に論理回路Ｂを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【０２３４】
矢印２５は、論理再構成制御部１２１がシステムバス１０から再構成可能な論理回路１２に論理回路Ｃを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。矢印２６は、論理再構成制御部１２１がシステムバス１０から再構成可能な論理回路１２に論理回路Ｄを再構成して処理を実行させるプログラム部分をスキップする特定命令のアドレス値を検出したことを示している。
【０２３５】
ここで、特定命令アドレス値検出部１２６が、矢印２３で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ａを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出した場合において、書き込みポインタＷＰの値＝０の場合には、比較器３２−１〜３２−ｍから出力される論理回路Ａの識別番号は、識別番号保持レジスタ１３３−０に書き込まれ、続いて、書き込みポインタＷＰの値＝１とされる。
【０２３６】
この場合において、読み出しポインタＲＰの値＝０の場合には、論理回路Ａの識別番号が識別番号保持レジスタ１３３−０に書き込まれると、識別番号保持レジスタ１３３−０から論理回路Ａの識別番号を示す識別番号信号Ｓ３０Ａが出力される。したがって、この場合には、論理再構成制御部１２１は、回路情報源１５の記憶領域Ｚ０から論理回路Ａの完全回路情報ＷＡを読み出して回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ａを構成し、論理回路Ａに任された処理を実行する。
【０２３７】
その後、例えば、論理回路Ａによる処理が終了する前に、特定命令アドレス値検出部１２６が、矢印２４で示す時点で、再構成可能な論理回路１２に論理回路Ｂを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、書き込みポインタＷＰの値＝１とされているので、比較器３２−１〜３２−ｍから出力される論理回路Ｂの識別番号は、識別番号保持レジスタ１３３−１に書き込まれ、続いて、書き込みポインタＷＰの値＝２とされる。この場合、再構成可能な論理回路１２は、論理回路Ａとして処理を動作中であるが、ＣＰＵ９に対してウェイト制御をかけることはない。
【０２３８】
ここで、差分回路情報作成制御回路５７は、再構成可能な論理回路１２が論理回路Ａとして処理を実行中であるので、この期間を利用して、差分回路情報作成回路５６に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ａ→Ｂ）を回路情報源１５に書き込むと共に、差分回路情報アドレス変換テーブル３６内の読み出し始点アドレス保持レジスタに差分回路情報Ｗ（Ａ→Ｂ）の読み出し始点アドレス値を書き込む。
【０２３９】
その後、再構成可能な論理回路１２が論理回路Ａとしての処理を終了すると、読み出しポインタ生成カウンタ１３６は、再構成可能な論理回路１２から処理終了通知を受けて、読み出しポインタＲＰの値＝１とする。この結果、識別番号保持レジスタ１３３−１から論理回路Ｂの識別番号を示す識別番号信号Ｓ３０Ａが出力される。
【０２４０】
ここで、回路情報源１５には、論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）が存在するので、論理再構成制御部１２１は、回路情報源１５の記憶領域Ｚ４から差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成を必要とする番地の回路情報とを回路情報保持レジスタ１９に転送する。この結果、再構成可能な論理回路１２は、論理回路Ｂを構成し、論理回路Ｂに任された処理を実行し、論理回路Ｂによる処理が終了すると、論理回路Ｂによる動作を停止する。
【０２４１】
また、再構成可能な論理回路１２は、論理回路Ｂによる処理が終了すると、処理終了通知を読み出しポインタ生成カウンタ１３６に送る。この結果、読み出しポインタ生成カウンタ１３６は、読み出しポインタＲＰの値＝２とする。但し、この時点では、２番地の識別番号保持レジスタ１３３−２の保持値はＮｕｌｌである。
【０２４２】
その後、特定命令アドレス値検出部１２６が、矢印２５で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｃを再構成して処理を行うプログラム部分をスキップする特定命令のアドレス値を検出すると、比較器３２−１〜３２−ｍが出力する論理回路Ｃの識別番号は、２番地の識別番号保持レジスタ１３３−２に書き込まれる。
【０２４３】
この場合、読み出しポインタＲＰは、２番地を指しているので、回路情報源１５の記憶領域Ｚ２から論理回路Ｃの完全回路情報ＷＣが読み出されて回路情報保持レジスタ１９に転送される。この結果、再構成可能な論理回路１２は、論理回路Ｃを構成し、論理回路Ｃに任された処理を実行する。
【０２４４】
ここで、差分回路情報作成制御回路５７は、論理回路Ｃの動作期間を利用して、回路情報源１５に格納されている論理回路Ｂの完全回路情報ＷＢと論理回路Ｃの完全回路情報ＷＣを元に、差分回路情報作成回路５６に論理回路Ｃの論理回路Ｂとの差分回路情報Ｗ（Ｂ→Ｃ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ｂ→Ｃ）を回路情報源１５に格納すると共に、差分回路情報アドレス変換テーブル３６に差分回路情報Ｗ（Ｂ→Ｃ）の読み出し始点アドレス値を書き込む。
【０２４５】
その後、例えば、再構成可能な論理回路１２が論理回路Ｃとしての動作が完了していないときに、特定命令アドレス値検出部１２６が、矢印２６で示す時点で、例えば、再構成可能な論理回路１２に論理回路Ｄを再構成して処理を行うプログラム部分をスキップする特定命令のアドレスを検出すると、比較器３２−１〜３２−ｍから出力される論理回路Ｄの識別番号は、３番地の識別番号保持レジスタ１３３−３に書き込まれる。
【０２４６】
そして、差分回路情報作成制御回路５７は、論理回路Ｃの動作期間を利用して、回路情報源１５に格納されている論理回路Ｃの完全回路情報ＷＣと論理回路Ｄの完全回路情報ＷＤとを元に、差分回路情報作成回路５６に論理回路Ｄの論理回路Ｃとの差分回路情報Ｗ（Ｃ→Ｄ）を作成させる。差分回路情報作成回路５６は、作成した差分回路情報Ｗ（Ｃ→Ｄ）を回路情報源１５に格納すると共に、差分回路情報アドレス変換テーブル３６に差分回路情報Ｗ（Ｃ→Ｄ）の読み出し始点アドレス値を書き込む。
【０２４７】
以上のように、本発明の第３実施形態においては、差分回路情報作成回路５６は、回路情報源１５に格納されている完全回路情報を元に差分回路情報を作成して回路情報源１５に書き込むものとしている。また、差分回路情報作成制御回路５７は、論理再構成制御部１２１が再構成可能な論理回路１２の初期化動作及び再構成制御動作を実行していない期間を利用して差分回路情報作成回路５６に差分回路情報を作成させるものとしている。
【０２４８】
したがって、本発明の第３実施形態によれば、論理再構成制御部１２１は、再構成可能な論理回路１２を再構成する場合、再構成可能な論理回路１２に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を回路情報源１５に保持させている場合には、回路情報源１５から該差分回路情報を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報を作成し、該番地の情報と該番地の回路情報との再構成可能な論理回路１２内の回路情報保持レジスタ１９への転送を行うので、再構成可能な論理回路１２の再構成時間を短縮し、データ処理の高速化を図ることができる。
【０２４９】
また、識別番号蓄積回路１２２は、特定命令アドレス値を検出したときは、検出した特定命令アドレス値に対応して発生される識別番号をＦＩＦＯ１２３に順に蓄積し、再構成可能な論理回路１２が構成した論理回路による処理を終了するごとに、ＦＩＦＯ１２３に蓄積した識別番号を順に出力するものとしているので、再構成可能な論理回路１２が動作中に特定命令アドレス値を検出したときであっても、ＣＰＵ９にウェイト制御をかけないようにすることができ、この点からも、データ処理の高速化を図ることができる。
【０２５０】
ここで、本発明のデータ処理装置を整理すると、本発明のデータ処理装置には、少なくとも、以下のデータ処理装置が含まれる。
【０２５１】
（付記１）再構成可能な論理回路と、
前記再構成可能な論理回路に構成する論理回路の回路情報を保持する回路情報源と、
前記再構成可能な論理回路の再構成を制御する論理再構成制御部とを備え、
前記論理再構成制御部は、前記回路情報源が前記再構成可能な論理回路に今回構成すべき論理回路の前回構成した論理回路との差分回路情報を保持している場合は、前記回路情報源から前記差分回路情報を読み出して前記再構成可能な論理回路の再構成を制御することを特徴とするデータ処理装置。
【０２５２】
（付記２）前記差分回路情報は、前記再構成可能な論理回路内の再構成を必要とする番地を算出するための情報と、前記番地の回路情報と、前記差分回路情報の終了を示す終了コードとを含むことを特徴とする付記１に記載のデータ処理装置。
【０２５３】
（付記３）前記論理再構成制御部は、前記再構成可能な論理回路内の再構成を必要とする番地を算出するための情報から前記再構成可能な論理回路内の再構成を必要とする番地を算出し、前記再構成可能な論理回路内の再構成を必要とする番地の情報と、前記再構成可能な論理回路に今回構成する論理回路の完全回路情報中の前記番地の回路情報とを前記再構成可能な論理回路に与えることを特徴とする付記２に記載のデータ処理装置。
【０２５４】
（付記４）前記論理再構成制御部は、
所定のバスを流れるアドレス信号の値を監視し、前記所定のバスから前記再構成可能な論理回路に処理を実行させるプログラム部分をスキップさせる特定命令のアドレス値を検出したときは、前記プログラム部分を実行させるために前記再構成可能な論理回路に構成すべき論理回路の識別番号を示す識別番号信号を生成する特定命令アドレス値検出部と、
前記識別番号信号が示す識別番号の遷移パターンから、前記回路情報源に前記再構成可能な論理回路に今回構成する論理回路の前回構成した論理回路との差分回路情報が存在するか否か判定する差分回路情報有無判定回路と
を備えることを特徴とする付記１又は２に記載のデータ処理装置。
【０２５５】
（付記５）前記特定命令アドレス値検出部は、前記識別番号信号を蓄積可能とされた識別番号蓄積回路を備え、前記再構成可能な論理回路に構成した論理回路による処理を終了するごとに前記識別番号蓄積回路から前記識別番号信号を出力することを特徴とする付記４に記載のデータ処理装置。
【０２５６】
（付記６）前記識別番号蓄積回路は、
識別番号信号保持用の複数のレジスタを備える先入れ先出しバッファ回路と、
ＣＰＵへのウェイト制御信号を生成するウェイト制御信号生成回路とを備え、
前記ウェイト制御信号生成回路は、前記識別番号信号保持用の複数のレジスタ中の書き込みレジスタを示す書き込みポインタの値が、前記識別番号信号保持用の複数のレジスタ中の読み出しレジスタを示す読み出しポインタの値に追いつくと、ＣＰＵへのウェイト制御信号をアサートすることを特徴とする付記５に記載のデータ処理装置。
【０２５７】
（付記７）前記論理再構成制御部は、前記特定命令アドレス値検出部が出力する識別番号信号が示す論理回路の識別番号を新たな保持内容として旧保持内容を更新する識別番号保持手段を備え、
差分回路情報有無判定回路は、前記識別番号保持手段が保持する識別番号と、前記特定命令アドレス値検出部が新たに出力する識別番号信号が示す識別番号とを監視し、前記特定命令アドレス値検出部が出力する識別番号信号が示す識別番号の遷移パターンから、前記回路情報源に前記再構成可能な論理回路に今回構成する論理回路の前回構成した論理回路との差分回路情報があるか否かを判定することを特徴とする付記４、５又は６に記載のデータ処理装置。
【０２５８】
（付記８）前記論理再構成制御部は、前記再構成可能な論理回路の再構成を制御する場合に、前記回路情報源が前記再構成可能な論理回路に今回構成する論理回路の前回構成した論理回路との差分回路情報を保持していない場合には、前記前回構成した論理回路の完全回路情報と、前記今回構成すべき論理回路の完全回路情報とから、前記差分回路情報を作成して前記回路情報源に保持させる差分回路情報作成回路を備えることを特徴とする付記１〜７のいずれか一の付記に記載のデータ処理装置。
【０２５９】
（付記９）前記差分回路情報作成回路は、前記差分回路情報作成回路が作成中の差分回路情報が前記再構成可能な論理回路に構成する論理回路１つ当たりに割り当てられている前記回路情報源内のアドレス数を超えたか否かを判定する判定回路を備え、前記作成中の差分回路情報が再構成可能な論理回路に構成する論理回路１つ当たりに割り当てられている前記回路情報源内のアドレス数を超えたときは、前記作成中の差分回路情報の作成を中止することを特徴とする付記８に記載のデータ処理装置。
【０２６０】
（付記１０）前記回路情報源内の差分回路情報の使用回数を記憶する記憶手段を備え、前記論理再構成制御部は、前記記憶手段に前記回路情報源内の差分回路情報の使用回数を記憶し、前記使用回数を考慮して、前記回路情報源内の差分回路情報の更新対象を決めることを特徴とする付記８、９又は１０に記載のデータ処理装置。
【図面の簡単な説明】
【０２６１】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第１実施形態が備えるプログラム記憶手段に実装するプログラムを説明するための図である。
【図３】本発明の第１実施形態が備える回路情報源に格納する差分回路情報を説明するための図である。
【図４】本発明の第１実施形態の動作例を示すタイミングチャートである。
【図５】本発明の第１実施形態が備える論理再構成制御部の一部分の構成例を示す回路図である。
【図６】図５に示す論理再構成制御部内の特定命令アドレス値検出部の一部分の構成例を示す回路図である。
【図７】図５に示す論理再構成制御部内のトグル回路の動作例を示す波形図である。
【図８】図５に示す論理再構成制御部の初期化動作を説明するための回路図である。
【図９】図５に示す論理再構成制御部の初期化後の動作を説明するための回路図である。
【図１０】図５に示す論理再構成制御部の動作例を示すタイミングチャートである。
【図１１】本発明の第２実施形態の一部分を示す回路図である。
【図１２】本発明の第２実施形態の動作例を示すタイミングチャートである。
【図１３】本発明の第２実施形態の動作例を示すタイミングチャートである。
【図１４】本発明の第２実施形態が備える論理再構成制御部の一部分の構成例を示す回路図である。
【図１５】図１４に示す論理再構成制御部が備える差分回路情報作成制御回路の一部分の構成例を示す回路図である。
【図１６】図１５に示す差分回路情報作成制御回路が備える開始トリガ信号生成回路の構成例を示す回路図である。
【図１７】図１５に示す差分回路情報作成制御回路が備える有限状態マシンの状態遷移図である。
【図１８】本発明の第２実施形態が備える差分回路情報作成回路の一部分の構成例を示す回路図である。
【図１９】図１８に示す差分回路情報作成回路の動作例を示すタイミングチャートである。
【図２０】図１８に示す差分回路情報作成回路の動作例を示すタイミングチャートである。
【図２１】図１８に示す差分回路情報作成回路の動作例を示すタイミングチャートである。
【図２２】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２３】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２４】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２５】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２６】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２７】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２８】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図２９】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図３０】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図３１】図１８に示す差分回路情報作成回路の動作例を説明するための回路図である。
【図３２】本発明の第３実施形態の一部分を示す回路図である。
【図３３】本発明の第３実施形態が備える論理再構成制御部の一部分の構成例を示す回路図である。
【図３４】図３３に示す論理再構成制御部内の特定命令アドレス値検出部の一部分の構成例を示す回路図である。
【図３５】図３３に示す論理再構成制御部内の識別番号蓄積回路の一部分の構成例を示す回路図である。
【図３６】本発明の第３実施形態の動作例を示すタイミングチャートである。
【図３７】本発明の第３実施形態の動作例を示すタイミングチャートである。
【図３８】再構成可能な論理回路を備える従来のデータ処理装置の一例を示す回路図である。
【符号の説明】
【０２６２】
１…ＣＰＵ
２…第１のメモリ
３…第２のメモリ
４…第３のメモリ
５…再構成可能論理ブロック
６…再構成可能な論理回路
７…再構成情報用メモリ
８…制御部
９…ＣＰＵ
１０…システムバス
１１…プログラム記憶手段
１２…再構成可能な論理回路
１３…メモリ部
１４…調停手段
１５…回路情報源
１６…論理再構成制御部
１７、１８…オブジェクト・プログラム
１９…回路情報保持レジスタ
２０…識別番号保持レジスタ
３０…特定命令アドレス値検出部
３１−１、３１−２、３１−ｍ…特定命令アドレス値参照レジスタ
３２−１、３２−２、３２−ｍ…比較器
３３…ＯＲ回路
３４…完全回路情報アドレス変換テーブル
３５−１、３５−ｎ…読み出し始点アドレス値保持レジスタ
３６…差分回路情報アドレス変換テーブル
３７−１、３７−ｕ…読み出し始点アドレス値保持レジスタ
３８…再構成動作制御部
３９…ＯＲ回路
４０…ＡＮＤ回路
４１、４２…マルチプレクサ
４３…トグル回路
４４、４５…アドレスカウンタ
４６…初期化制御部
４７…マルチプレクサ
４８…アドレスカウンタ
４９…Ｄフリップフロップ
５０…マルチプレクサ
５１…読み出し終了検出部
５５…論理再構成制御部
５６…差分回路情報作成回路
５７…差分回路情報作成制御回路
６１…開始トリガ信号生成回路
６２…有限状態マシン
６３…書き込みポインタ生成回路
６４…書き込み制御信号生成回路
６７〜６９…入力端子
７０…出力端子
７１…ＮＯＲ回路
７２…ＡＮＤ回路
７３…Ｄフリップフロップ
７４…ＡＮＤ回路
７５…インバータ
７６…ＲＳフリップフロップ
７７…Ｄフリップフロップ
７８、７９…ＡＮＤ回路
８０…ＯＲ回路
８２…識別番号遷移情報記憶部
８３…ＡＮＤ回路
８５…入力端子
８６…遷移前アドレス保持レジスタ
８７…第１読み出しアドレスカウンタ
８８…第２読み出しアドレスカウンタ
８９…マルチプレクサ
９０…Ｄフリップフロップ
９１…書き込み始点アドレスカウンタ
９２…加算器
９３…出力端子
９４…ＯＲ回路
９５…書き込みアドレスカウンタ
９６…マルチプレクサ
９７…出力端子
９８…入力端子
９９…回路情報保持レジスタ
１００…比較器
１０１…ＡＮＤ回路
１０２…データ連続カウンタ
１０３…マルチプレクサ
１０４…比較器
１０５…出力端子
１０６…ＡＮＤ回路
１０７…Ｄフリップフロップ
１０８…マルチプレクサ
１０９…出力端子
１１０…比較器
１１１…ＯＲ回路
１１２…ＡＮＤ回路
１１３…ＯＲ回路
１１４…出力端子
１２１…論理再構成制御部
１２２…識別番号蓄積回路
１２３…ＦＩＦＯ
１２６…特定命令アドレス値検出部
１２９…ＯＲ回路
１３０、１３１…ＡＮＤ回路
１３２…識別番号保持レジスタ群
１３３−ｉ…識別番号保持レジスタ
１３４…書き込みポインタ生成カウンタ
１３５…書き込み制御信号生成回路
１３６…読み出しポインタ生成カウンタ
１３７…マルチプレクサ
１３８…比較器
１３９…減算器
１４０…比較器
１４１…Ｄフリップフロップ
１４２…ＡＮＤ回路
１４３…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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