(57)【特許請求の範囲】
【請求項１】
半導体基板を備えた半導体装置の製造方法であって、
前記半導体基板を研削することにより、第１の領域と、前記第１の領域よりも深い加工歪を有する第２の領域とを含む主面を形成する工程と、
前記第１の領域が第１の強度で熱処理され、かつ前記第２の領域が前記第１の強度よりも大きい第２の強度で熱処理されるように、前記半導体基板を熱処理する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記半導体基板は、へき開する性質を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記主面を形成する工程は、前記半導体基板と砥石とが押付けられた状態で、前記半導体基板および前記砥石の少なくともいずれかが回転運動することにより行なわれる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１および第２の強度のそれぞれは、前記熱処理する工程により前記第１および第２の領域の各々が受ける単位面積当たりのエネルギーの総和である、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記熱処理する工程の前に、前記半導体基板に前記主面から不純物を導入する工程をさらに備えた、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、半導体基板を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＩＧＢＴ(Insulated Gate Bipolar Transistor)および電力用ダイオードに代表される電力用半導体装置として、半導体チップの厚み方向に電流が流される半導体装置が広く用いられている。この半導体チップは、通常、抵抗率の高い層である高抵抗層を有している。この高抵抗層の厚みが半導体チップの厚みの主要部を占めているため、半導体チップの厚みは半導体装置の耐圧を考慮して設計される。たとえば耐圧が１２００Ｖの場合、半導体チップの厚みは１００μｍ程度とされる。
【０００３】
上記の半導体チップは、半導体素子が主面上に複数形成されたウエハ（半導体基板）がダイシングされることにより作製される。ウエハに半導体素子を形成する工程（ウエハプロセス）において薄すぎるウエハは割れたり反ったりしやすいため、ウエハの厚み寸法は５００〜７００μｍ程度以上あることが望ましい。よってウエハプロセスは半導体チップよりも厚いウエハを用いて開始され、ウエハプロセスの終盤の工程においてウエハの厚みを半導体チップの厚みに合わせる工程が行なわれる。この工程の代表的なものとして、ウエハの裏面を機械的に削るグラインド工程（バックグラインド工程）あるいはウエハの裏面のエッチング工程がある。このような工程を有する半導体装置の製造方法は、たとえば特開２００４−１４０１０１号公報に開示されている。
【０００４】
バックグラインド工程の具体的な方式のひとつとして、回転する砥石が自転するウエハの被研削面に押付けられることでウエハを研削する方式（インフィード方式）がある。インフィード方式は、被研削面における研削量の面内分布の均一性が高いことから平坦性の高い研削を行なうことができ、かつ研削量も安定的である。このためインフィード方式はバックグラインド工程に広く用いられている。
【特許文献１】特開２００４−１４０１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
インフィード方式のように回転運動をともなうバックグラインド工程においてはウエハの被研磨面における砥石の運動が非直線的であるため、ウエハの非研磨面の位置によって、砥石が運動する方向、すなわち研削方向が異なっている。よって研削方向と、ウエハのへき開面の方向とのなす角度が被研磨面において不均一となる。この結果、研削により形成されるウエハの主面に、不均一な深さ分布を有する加工歪が生じる。この加工歪の深さ分布により、ウエハの主面にキャリアライフタイムの不均一な分布が生じる。このキャリアライフタイムの不均一性により、半導体装置の特性にばらつきが生じるという問題がある。
【０００６】
特にバックグラインド工程の後にウエハがダイシングされて複数の半導体装置が作製される場合、上記のキャリアライフタイムの不均一な分布に起因して、同一ウエハから作製される複数の半導体装置間で特性のばらつきが生じる。
【０００７】
またバックグラインド工程の代わりにウエハの裏面のエッチング工程が用いられる場合、ウエハの表面側をエッチングから保護する必要があり、工程が煩雑となるという問題がある。
【０００８】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、簡便な工程により、キャリアライフタイムの不均一性による特性ばらつきを抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板を備えた半導体装置の製造方法であって、以下の工程を備えている。
【００１０】
まず半導体基板を研削することにより、第１の領域と、第１の領域よりも深い加工歪を有する第２の領域とを含む主面が形成される。第１の領域が第１の強度で熱処理され、かつ第２の領域が第１の強度よりも大きい第２の強度で熱処理されるように、半導体基板が熱処理される。
【発明の効果】
【００１１】
本発明によれば、半導体基板の主面において、第１の領域よりも深い加工歪を有する第２の領域が第１の強度よりも大きい第２の強度で熱処理される。このため第１および第２の領域の加工歪の深さの差異に起因した第１および第２の領域のキャリアライフタイムの差異を緩和することができる。したがってキャリアライフタイムのばらつきに起因する特性ばらつきが抑制された半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
最初に、本発明の一実施の形態における半導体装置の構成について説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態における半導体装置ＤＶは、いわゆるトレンチＩＧＢＴであり、ｐ+コレクタ領域１０１と、ｎ+バッファ領域１０３と、ｎ-領域（高抵抗層）１０５と、ｐ型ベース領域１０７と、ｎ+エミッタ領域１０９と、ｐ+コンタクト領域１１１と、ゲート酸化膜１１５と、ゲート電極層１１７と、カソード電極（エミッタ）１２１と、アノード電極（コレクタ）１２３とを有している。
【００１３】
ｐ+コレクタ領域１０１上には、ｎ+バッファ領域１０３を介在してｎ-領域１０５が形成されている。ｎ-領域１０５上には、ｐ型ベース領域１０７を介在して、ｎ+エミッタ領域１０９とｐ+コンタクト領域１１１とが互いに隣接するように形成されている。このｎ+エミッタ領域１０９が形成された表面には、溝４１３が設けられている。この溝４１３は、ｎ+エミッタ領域１０９とｐ型ベース領域１０７とを貫通してｎ-領域１０５に達している。この溝４１３の内壁面に沿ってゲート酸化膜１１５が形成されている。この溝４１３を埋込み、かつ上端が溝４１３内から突出するようにゲート電極層１１７が形成されている。このゲート電極層１１７は、ゲート酸化膜１１５を介在してｎ+エミッタ領域１０９、ｐ型ベース領域１０７およびｎ-領域１０５に対向している。ゲート電極層１１７の上端を覆うように層間絶縁層１１９が形成されている。この層間絶縁層には、ｎ+エミッタ領域１０９とｐ+コンタクト領域１１１との表面を露出する開口部が設けられている。この開口部を通じてｎ+エミッタ領域１０９とｐ+コンタクト領域１１１とに電気的に接続するようにカソード電極（エミッタ）１２１が形成されている。また、ｐ+コレクタ領域１０１に電気的に接続するようにアノード電極（コレクタ）１２３が形成されている。
【００１４】
次に、本発明の一実施の形態における半導体装置の主電流導通状態と主電流遮断状態との制御方法について説明する。主電流導通状態（オン状態）は、カソード電極１２１−アノード電極１２３間に順バイアス、すなわちアノード電極１２３に正（＋）電圧が、カソード電極１２１に負（−）電圧が印加された状態でゲート電極層１１７に正（＋）電圧を印加することで実現される。主電流遮断状態（オフ状態）は、アノード電極１２３−カソード電極１２１間に順バイアスが印加されたままの状態でも、ゲート電極層１１７に負（−）電圧を印加することで実現される。
【００１５】
まず、素子がオフ状態からオン状態へ移行するターンオン過程について以下に説明する。
【００１６】
ゲート電極層１１７に正（＋）電圧を印加すると、ゲート酸化膜１１５近傍のｐ型ベース領域１０７にｎ型反転した電子濃度の非常に高いｎチャネル（反転ｎ領域）が生成する。電流担体（以下キャリアと呼ぶ）の１つである電子が、ｎ+エミッタ領域１０９からこのｎチャネルを通してｎ-領域１０５中に注入され正（＋）電圧が印加されているｐ+コレクタ領域１０１に向かって流れていく。この電子がｐ+コレクタ領域１０１に到達すると、ｐ+コレクタ領域１０１からもう１つの電流キャリアである正孔が、ｎ-領域１０５中に注入され、負（−）電圧が印加されているｎ+エミッタ領域１０９に向かって流れていき、前述のｎチャネルがｎ-領域１０５と接しているところまで到達する。
【００１７】
その後、アノード電極１２３とカソード電極１２１とから、両電極間に印加されている電位差に応じて、十分な電流担体がｎ-領域１０５中に半導体基板濃度（１×１０12〜１×１０15ｃｍ-3）より２ないし３桁多く蓄積される。これにより、電子−正孔対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。このターンオン完了後の定常状態をオン状態といい、この状態でのオン抵抗によって発生する順方向電圧降下（実効的には両電極間電位差）と通電電流との積で表わされる電力損失をオン損失または定常損失という。
【００１８】
次に、素子がオン状態からオフ状態へと移行するターンオフ過程について以下に説明する。
【００１９】
ゲート電極層１１７に負（−）電圧を印加すると、ゲート電極層１１７の側面に形成されていたｎチャネル（反転ｎ領域）が消失し、ｎ+エミッタ領域１０９からｎ-領域１０５中への電子供給が止まる。さらに、電子密度の減少に伴い、ｎ-領域１０５中に注入されていた電子濃度がｎ+エミッタ領域１０９近傍から徐々に減少し始める。電荷中性条件を保つために、ｎ-領域１０５中に注入されていた正孔も減少し始め、ｐ型ベース領域１０７とｎ-領域１０５が逆バイアスされる。このため、ｐ型ベース領域１０７とｎ-領域１０５との界面で空乏層が広がり始め、両電極間のオフ状態での印加電圧に応じた厚みに至る。さらに、前述の空乏化領域の外（ｐ+コレクタ領域１０１より）の、両キャリアが残っている電気的に中性の領域の正孔が、空乏化領域を通過し、ｐ+コンタクト領域１１１を通ってエミッタ電極１２１へ抜けきり、キャリアがすべて消滅し、ターンオフが完了する。このターンオフ完了後の定常状態をオフ状態といい、この状態でのリーク電流と両極間電圧の積によって発生する電力損失をオフ損失というが、通常他の電力損失に比べて小さく無視できる程度である。
【００２０】
次に、本発明の一実施の形態における半導体装置の製造方法について説明する。
図２は、本発明の一実施の形態における半導体装置の製造方法の第１工程を概略的に示す断面図である。図２を参照して、最初にウエハプロセスが行なわれる。まず半導体基板として、結晶面方位＜１００＞を有する円板状の単結晶シリコン基板であるウエハＷＦが準備される。ウエハＷＦの表面（図中の上側の面）に、通常の異方性ドライエッチング技術により３〜５μｍ程度の比較的深い溝４１３が形成される。この溝４１３の内壁に、犠牲酸化やクリーニング処理が施される。この後、９００〜１０００℃程度の温度で、たとえば水蒸気雰囲気中でシリコン熱酸化膜（以下、ゲート酸化膜と呼ぶ）１１５が形成される。ｎ型不純物であるリンをドープした多結晶シリコン膜やｐ型不純物であるホウ素をドープした多結晶シリコン膜で、溝４１３内が埋め込まれる。この溝４１３内を埋め込み、かつ溝４１３の少なくとも一部分よりカソード側の表面に引出すようにこのドープトポリシリコン膜がパターニングされる。このパターニングされたドープトポリシリコン膜は、カソード電極１２１とは絶縁した状態で、半導体装置の全体に張りめぐらされたアルミニウムなどの金属で形成されたゲート表面配線に電気的に接続される。このウエハプロセスにより、ゲート電極層１１７が溝４１３内にゲート酸化膜１１５を介在して形成されたトレンチＭＯＳゲート構造が形成される。
【００２１】
次に、ウエハＷＦの裏面（図中の下側の面）を研削するバックグラインド工程が行なわれる。この工程により、ウエハＷＦの裏側（図中の下側）に主面ＢＳが形成される。
【００２２】
図３は、本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程の様子を概略的に示す斜視図である。図４は図３のＩＶ−ＩＶ線に沿った断面図である。
【００２３】
図３および図４を参照して、バックグラインド工程としてウエハＷＦの裏面に対してインフィード方式の研削が行なわれる。具体的には、軸Ｃ１周りを回転するグラインディングホイールＧＷ（砥石）の面ＧＳが、軸Ｃ２周りを自転するウエハＷＦの被研削面に矢印Ｆのように押付けられることでウエハＷＦの裏面が研削される。この研削によりウエハＷＦに主面ＢＳが形成される。
【００２４】
なおウエハＷＦのエッジには面方位を示すために（０１１）面のオリエンテーションフラットＯＦが設けられている。
【００２５】
またグラインディングホイールＧＷは基台ＢＰと、研削部ＧＰとを有している。基台ＢＰはおおよそ円板状の形状を有し、その一方の面には凹部ＲＣが設けられている。この凹部ＲＣを囲むように円環状の研削部ＧＰが取り付けられている。研削部ＧＰは砥粒を含んでいるので、研削部ＧＰの面ＧＳがウエハＷＦに押付けられた状態でグラインディングホイールＧＷとウエハＷＦとが相対運動することにより、ウエハＷＦの研削が行なわれる。
【００２６】
図５は、本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程後のウエハの主面に形成された条痕の様子を概略的に示す平面図である。主に図５を参照して、バックグラインド工程の結果、ウエハＷＦの主面ＢＳには円板形状の中心付近から外周へと放射状に延びる複数の条痕ＳＣが形成される。条痕ＳＣが延びる方向はバックグラインド工程における研削方向に対応している。
【００２７】
図中、軸ＣＸおよびＣＹのそれぞれは主面ＢＳの円形形状の中心軸であって、軸ＣＹはオリエンテーションフラットＯＦの方位に沿っており、軸ＣＸは軸ＣＹと垂直である。主面ＢＳの中心からオリエンテーションフラットＯＦに向かう方位が６時方向と定義されると、図中の破線Ａ３、Ａ６、Ａ９およびＡ１２のそれぞれは、条痕ＳＣが３時方向、６時方向、９時方向および１２時方向の各々に沿っている位置を示している。すなわち、破線Ａ３、Ａ６、Ａ９およびＡ１２のそれぞれは、主面ＢＳの３時方向、６時方向、９時方向および１２時方向の各々に沿った研削方向で研削された位置を示している。
【００２８】
破線Ａ３、Ａ６、Ａ９およびＡ１２の近傍の位置には、研削によって特に深い加工歪が生じる。この加工歪の深さの特異な分布はウエハＷＦのへき開性に起因している。ウエハＷＦは単結晶基板であり、軸ＣＸまたはＣＹの方向に沿って割れやすい性質を有している。このため軸ＣＸおよびＣＹに沿った研削を受ける破線Ａ３、Ａ６、Ａ９およびＡ１２の近傍の位置には、深い加工歪が生じる。
【００２９】
図６は、本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程後のウエハの主面におけるキャリアライフタイムの分布を模式的に示す平面図である。図６を参照して、バックグラインド工程後のウエハＷＦの主面ＢＳにおけるキャリアライフタイムの分布をマイクロＰＣＤ(Microwave Photoconductivity Decay)法により測定した。その結果、キャリアライフタイムは主面ＢＳにおいて不均一に分布していた。図中、この分布が領域Ｓ、ＭおよびＬの区分により表されている。領域Ｓ、ＭおよびＬのそれぞれは、キャリアライフタイムが小さい領域、中くらいの領域および大きい領域の各々である。キャリアライフタイムが小さい領域Ｓは、上述した破線Ａ３、Ａ６、Ａ９およびＡ１２の近傍に分布しており、加工歪の深さが大きいほどキャリアライフタイムが小さくなっていた。つまり領域Ｓ、ＭおよびＬのそれぞれは、加工歪の深さ寸法が大きい領域、中くらいの領域および小さい領域の各々に対応していた。
【００３０】
図７および図８は、本発明の一実施の形態における半導体装置の製造方法の第２および第３工程を順に示す概略断面図である。
【００３１】
主に図７を参照して、図中矢印ＩＭで示すようにウエハＷＦに主面ＢＳからイオン注入が行なわれる。このイオン注入により、図１に示すｐ+コレクタ領域１０１およびｎ+バッファ領域１０３を形成するために必要な不純物がウエハＷＦに導入される。
【００３２】
主に図８を参照して、図中矢印ＡＮで示すようにレーザ光がウエハＷＦに照射されることにより、レーザアニールが行なわれる。具体的には、ウエハＷＦの主面ＢＳの一部の領域へのレーザ光の照射が複数回行なわれる。複数回の照射ごとに照射位置が少しずつずらされることにより、ウエハＷＦの主面ＢＳ全体へのレーザ光の照射を行なうことができる。言い換えれば、主面ＢＳに対するレーザ光のスキャンが行なわれることによりウエハＷＦの熱処理が行なわれる。なお同一の領域に対して複数回にわたってレーザー光が照射されてもよい。
【００３３】
このレーザアニールは、主面ＢＳにおいて均質な強度分布で行なわれるのではなく、上述した主面ＢＳにおける加工歪の深さ分布に対応した強度分布で行なわれる。すなわち、図６に示す領域Ｓ、ＭおよびＬのそれぞれに対する熱処理の強度が、大きい強度、中くらいの強度および小さい強度の各々となるように熱処理が行なわれる。これにより加工歪がより深い領域ほど、より大きい強度で熱処理が行なわれる。上記における熱処理の強度は、加工歪に起因したキャリアライフタイムの低下を緩和する作用の大きさに対応しており、たとえば熱処理される領域が受ける単位面積当たりのエネルギーの総和により表される。
【００３４】
熱処理に強度分布をもたせるためには、主面ＢＳにおける複数の領域ごとに、たとえばレーザ光の出力、時間（パルス幅）および照射回数の少なくともいずれかが調整されればよい。あるいはレーザ光の周波数が変化されることにより、ウエハＷＦによるレーザ光の吸収のされ方が調整されてもよい。
【００３５】
このレーザアニールにより、主面ＢＳにおけるキャリアライフタイムの分布がより均質となる。また図６において導入された不純物が活性化されて、ｐ+コレクタ領域１０１およびｎ+バッファ領域１０３が形成される。
【００３６】
なお上記の説明においては熱処理はレーザアニールにより行なわれたが、本発明はこれに限定されるものではなく、レーザアニールの代わりに、たとえば赤外線ランプを用いたランプアニールを行なうこともできる。熱処理に強度分布をもたせるためには、たとえば赤外光を遮蔽または減衰することができるマスクを用いて、ランプアニールの出力、時間および回数の少なくともいずれかが調整されればよい。
【００３７】
またキャリアライフタイムのばらつきをより緩和するために、上記の熱処理の後に主面ＢＳに対してエッチングやＣＭＰ(Chemical Mechanical Polishing)が行なわれてもよい。
【００３８】
本実施の形態によれば、ウエハＷＦの主面ＢＳにおいて、領域Ｓ、ＭおよびＬのそれぞれが、相対的に大きい強度、中くらいの強度および小さい強度の各々で熱処理される。これにより領域Ｓ、ＭおよびＬの間での加工歪の深さの差異に起因した領域Ｓ、ＭおよびＬの間のキャリアライフタイムの差異を緩和することができる。したがって、たとえばＩＧＢＴのオン抵抗などのキャリアライフタイムに依存する半導体装置の特性について、そのばらつきを抑制することができる。
【００３９】
また、へき開する性質を有する単結晶シリコン基板をウエハＷＦとして用いるので主面ＢＳに加工歪の深さの不均一な分布が形成されやすいが、この深さ分布に起因するキャリアライフタイムのばらつきを上記の熱処理により緩和することができる。
【００４０】
また、主面ＢＳを形成する工程は、ウエハＷＦとグラインディングホイールＧＷとが押付けられた状態で、ウエハＷＦおよびグラインディングホイールＧＷのそれぞれが回転運動することにより行なわれる。このためウエハＷＦの被研削面において研削方向が一定ではなくなるので主面ＢＳに加工歪の不均一な深さ分布が形成されやすいが、この深さ分布に起因するキャリアライフタイムのばらつきを上記の熱処理により緩和することができる。これにより、インフィード方式などの回転運動をともなうバックグラインド工程を用いても、特性ばらつきの少ない半導体装置を得ることができる。
【００４１】
また、ウエハＷＦの熱処理の前にウエハＷＦに主面ＢＳからイオン注入が行なわれることにより、ウエハＷＦに不純物が導入される。よってイオン注入の後に行なわれる上記熱処理によりこの不純物を活性化することができる。このため不純物の活性化のための熱処理工程を別途設ける必要がない。
【００４２】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４３】
本発明は、半導体基板を有する半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程の様子を概略的に示す斜視図である。
【図４】図３のＩＶ−ＩＶ線に沿った断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程後のウエハの主面に形成された条痕の様子を概略的に示す平面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法のバックグラインド工程後のウエハの主面におけるキャリアライフタイムの分布を模式的に示す平面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【符号の説明】
【００４５】
ＢＳ  主面、ＤＶ  半導体装置、ＧＷ  グラインディングホイール、ＯＦ  オリエンテーションフラット、ＳＣ  条痕、ＷＦ  ウエハ。
【図１】
0005046293.tif 000002
【図２】
0005046293.tif 000003
【図３】
0005046293.tif 000004
【図４】
0005046293.tif 000005
【図５】
0005046293.tif 000006
【図６】
0005046293.tif 000007
【図７】
0005046293.tif 000008
【図８】
0005046293.tif 000009