(57)【特許請求の範囲】
【請求項１】
透明絶縁性基板上に半導体層とゲート絶縁膜と第１層ゲート電極膜と第２層ゲート電極膜を前記透明絶縁性基板に近い方から順に積層形成する第１の工程と、
前記第２層ゲート電極膜上にゲート電極形成用のレジストパターンを形成する第２の工程と、
前記レジストパターンをマスクにドライエッチングし、第１層ゲート電極と第２層ゲート電極とから成る第１形状のゲート電極を形成する第３の工程と、
前記半導体層のうち、前記第１形状のゲート電極に覆われていない領域に一導電型の不純物をイオン注入することによって、前記第１形状のゲート電極と重ならない第１の不純物領域を形成する第４の工程と、
前記第１形状のゲート電極上に存在するレジストパターンをマスクに前記第１形状のゲート電極の第１層ゲート電極及び第２層ゲート電極を追加エッチングし、第２形状のゲート電極の第１層ゲート電極及び第２層ゲート電極を形成し、前記第２形状のゲート電極の第１層ゲート電極は前記第１形状のゲート電極の第１層ゲート電極よりチャネル方向の寸法が短く、且つ前記第２形状のゲート電極の第２層ゲート電極よりチャネル方向の寸法の長くする第５の工程と、
前記第２形状のゲート電極上にレジストを形成し、前記第２形状のゲート電極の第１層ゲート電極をマスクに裏面露光を行い、自己整合的にネガレジストパターンを形成する第６の工程と、
前記半導体層のうち、前記第２形状のゲート電極の第１層ゲート電極の露出領域と重なる領域に前記一導電型と同一導電型の不純物をイオン注入することによって、前記第２形状のゲート電極の第１層ゲート電極と重なる第２の不純物領域を形成する第７の工程と、
前記ネガレジストパターンを除去する第８の工程と、
前記半導体層のうち、前記第２形状のゲート電極に覆われていない領域に前記一導電型と同一導電型の不純物をイオン注入することによって、前記第２形状のゲート電極と重ならない第３の不純物領域を形成する第９の工程とを備え、
前記第２の不純物領域を形成する際のドーズ量を前記第１の不純物領域を形成する際のドーズ量より低く、前記第３の不純物領域を形成する際のドーズ量より高くすることを特徴とする半導体表示装置の作製方法。
【請求項２】
透明絶縁性基板上に半導体層とゲート絶縁膜と第１層ゲート電極膜と第２層ゲート電極膜を前記透明絶縁性基板に近い方から順に形成する第１の工程と、
前記第２層ゲート電極膜上にゲート電極形成用のレジストパターンを形成する第２の工程と、
前記レジストパターンをマスクにドライエッチングし、第１層ゲート電極と第２層ゲート電極とから成る第１形状のゲート電極を形成する第３の工程と、
前記半導体層のうち、前記第１形状のゲート電極に覆われていない領域に一導電型の不純物イオンを注入することによって、前記第１形状のゲート電極と重ならない第１の不純物領域を形成する第４の工程と、
前記第１形状のゲート電極上に存在するレジストパターンをマスクに前記第１形状のゲート電極の第１層ゲート電極及び第２層ゲート電極を追加エッチングし、第２形状のゲート電極の第１層ゲート電極及び第２層ゲート電極を形成し、前記第２形状のゲート電極の第１層ゲート電極は前記第１形状のゲート電極の第１層ゲート電極よりチャネル方向の寸法が短く、且つ前記第２形状のゲート電極の第２層ゲート電極よりチャネル方向の寸法の長くする第５の工程と、
前記半導体層のうち、前記第２形状のゲート電極に覆われていない領域に前記一導電型と同一導電型の不純物をイオン注入することによって、前記第２形状のゲート電極と重ならない第３の不純物領域を形成する第６の工程と、
前記第２形状のゲート電極上にレジストを形成し、前記第２形状のゲート電極の第１層ゲート電極をマスクに裏面露光を行い、自己整合的にネガレジストパターンを形成する第７の工程と、
前記半導体層のうち、前記第２形状のゲート電極の第１層ゲート電極の露出領域と重なる領域に前記一導電型と同一導電型の不純物をイオン注入することによって、前記第２形状のゲート電極の第１層ゲート電極と重なる第２の不純物領域を形成する第８の工程とを備え、
前記第２の不純物領域を形成する際のドーズ量を前記第１の不純物領域を形成する際のドーズ量より低く、前記第３の不純物領域を形成する際のドーズ量より高くすることを特徴とする半導体表示装置の作製方法。
【請求項３】
請求項１又は請求項２に於いて、
前記第２の不純物領域と前記第３の不純物領域の不純物濃度を各々独立に制御することを特徴とする半導体表示装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一に於いて、
前記第１層ゲート電極膜と前記第２層ゲート電極膜に種類の異なる高融点金属又は高融点金属を含む化合物を適用することを特徴とする半導体表示装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一に於いて、
前記第１層ゲート電極膜として高融点金属を含む化合物であるＴａＮ膜を適用し、前記第２層ゲート電極膜として高融点金属であるＷ膜を適用することを特徴とする半導体表示装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一に於いて、
前記半導体層を多結晶シリコン膜で形成することを特徴とする半導体表示装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴと略記）で構成された回路を有する半導体表示装置及びその作製方法に関するものである。半導体表示装置としては、例えばＴＦＴで構成された液晶ディスプレイ及びＥＬ（エレクトロルミネッセンス）ディスプレイ等の電気光学装置がある。
【０００２】
【従来の技術】
近年、ＴＦＴを利用したアクティブマトリクス型の液晶ディスプレイ技術が注目されている。アクティブマトリクス表示はパッシブマトリクス表示に比べ、応答速度と視野角及びコントラストの点で有利な為、現在のノートパソコンや液晶テレビ等の主流になっている。
【０００３】
ＴＦＴは、非晶質シリコン又は多結晶シリコンをチャネル層とするものが一般的である。特に低温プロセス（一般に６００℃以下）で作製される多結晶シリコンＴＦＴは、低価格化及び大面積化と同時に、電子又は正孔が大きな電界移動度を有する為、液晶ディスプレイに用いた場合、画素用トランジスタだけでなく周辺回路であるドライバーの一体化が達成できる特徴があり、各液晶ディスプレイメーカーで開発が進められてきた。
【０００４】
しかし、多結晶シリコンＴＦＴの場合、連続駆動させると移動度やオン電流（ＴＦＴがオン状態の場合に流れる電流）の低下及びオフ電流（ＴＦＴがオフ状態の場合に流れる電流）の増加等の劣化現象が観測されることがあり、信頼性上大きな問題である。この現象はホットキャリア現象と呼ばれており、ドレイン近傍の高電界により発生したホットキャリアの仕業であることが知られている。
【０００５】
ところで、このホットキャリア現象は、最初にＭＯＳトランジスタに於いて発見された現象である。この為、ホットキャリア対策として、これまで様々な基礎検討が行われてきており、設計ルール１．５μm以下のＭＯＳトランジスタでは、ドレイン近傍の高電界によるホットキャリア現象の対策として、ＬＤＤ（Lightly-Doped-Drainの略）構造が採用されている。ＬＤＤ構造では、ゲート側壁のサイドウォールを利用してドレイン端部に低濃度不純物領域（ｎ−領域）を設け、ドレイン接合の不純物濃度に傾斜を持たせることによりドレイン近傍の電界集中を緩和している。
【０００６】
当該（しかし、）ＬＤＤ構造の場合、シングルドレイン構造に比べ、ドレイン耐圧はかなり向上するが、低濃度不純物領域（ｎ−領域）の抵抗が大きい為、ドレイン電流が減少するという難点が有る。また、サイドウォールの真下に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンがサイドウォールに注入される為、低濃度不純物領域（ｎ−領域）が空乏化し、更に抵抗が増加するＬＤＤ特有の劣化モードが問題になっている。チャネル長の縮小に伴い、以上の問題が顕在化してきた為、０．５μm以下のＭＯＳトランジスタでは、この問題を克服する構造として、ゲート電極の端部にオーバーラップして低濃度不純物領域（ｎ−領域）を形成するＧＯＬＤ（Gate-Overlapped LDDの略）構造が考案され採用されている。
【０００７】
この様な背景の下、液晶ディスプレイの構成素子である多結晶シリコンＴＦＴに於いても、ＭＯＳトランジスタと同様にドレイン近傍の高電界を緩和する目的で、ＬＤＤ構造及びＧＯＬＤ構造の採用が検討されている。ＬＤＤ構造の場合は、ゲート電極の外側領域に対応する多結晶シリコン層に低濃度不純物領域（ｎ−領域）と、その外側にソース・ドレイン領域となる高濃度不純物領域（ｎ＋領域）を形成しており、オフ電流の抑制効果は高いが、ドレイン近傍の電界緩和によるホットキャリア抑制効果は小さいという難点がある。一方のＧＯＬＤ構造の場合は、ＬＤＤ構造の低濃度不純物領域（ｎ−領域）がゲート電極端部とオーバーラップする様に形成されており、ＬＤＤ構造に比べホットキャリア抑制効果は大きいが、オフ電流が大きくなるという難点がある。
【０００８】
また、ｎチャネル型多結晶シリコンＴＦＴに於けるＧＯＬＤ構造の検討例としては、例えば「Mutuko Hatano,Hajime Akimoto and Takesi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」があり、ＧＯＬＤ構造ＴＦＴの基本特性が開示されている。当該ＧＯＬＤ構造ＴＦＴの基本的構造は、ゲート電極とＬＤＤ用側壁が多結晶シリコンで形成され、ＬＤＤ用側壁の真下の活性層（多結晶シリコンで形成）に電界緩和領域である低濃度不純物領域（ｎ−領域）、及びその外側にはソース領域又はドレイン領域である高濃度不純物領域（ｎ＋領域）が形成されている。その基本特性としては、通常のＬＤＤ構造ＴＦＴと比較し、ドレイン電界の緩和と共に大きいドレイン電流が得られ、またドレインアバランシェホットキャリア（Drain-Avalanche-Hot-Carrier）の抑制効果が大きいという特性が得られている。
【０００９】
【発明が解決しようとする課題】
多結晶シリコンＴＦＴで構成される液晶ディスプレイ等の半導体表示装置は、画素領域と駆動回路である周辺回路で構成されており、回路毎に要求されるＴＦＴ特性は異なっている。例えば、画素領域にはオフ電流の抑制効果の大きいＬＤＤ構造多結晶シリコンＴＦＴが適しており、駆動回路である周辺回路にはホットキャリア耐性の大きいＧＯＬＤ構造多結晶シリコンＴＦＴが適している。半導体表示装置の性能向上の点では、画素領域はＬＤＤ構造多結晶シリコンＴＦＴで構成し、駆動回路である周辺回路はＧＯＬＤ構造多結晶シリコンＴＦＴで構成することが好適であるが、製造工程が複雑になる為、製造原価の増大と歩留の低下が大きな課題である。
【００１０】
本発明は、上記課題を解決することのできる半導体表示装置及びその作製方法を提供することを目的とする。
【００１１】
【課題を解決する為の手段】
ＧＯＬＤ構造多結晶シリコンＴＦＴのホットキャリア耐性とＬＤＤ構造多結晶シリコンＴＦＴのオフ電流抑制効果の両方を具備する多結晶シリコンＴＦＴで、液晶ディスプレイ等の半導体表示装置を構成した場合、画素領域と駆動回路である周辺回路に於いて、ＧＯＬＤ構造とＬＤＤ構造を別々に形成する必要がなく、作製工程の簡略化が期待できる。
【００１２】
ＧＯＬＤ構造多結晶シリコンＴＦＴの構造的特徴は、ソース領域又はドレイン領域である高濃度不純物領域（ｎ＋領域又はｐ＋領域）の内側に存在する低濃度不純物領域（ｎ−領域又はｐ−領域）が、当該ゲート電極とオーバーラップしていることである。ＬＤＤ構造多結晶シリコンＴＦＴの構造的特徴は、前記低濃度不純物領域（ｎ−領域又はｐ−領域）が当該ゲート電極とオーバーラップしてないことである。この為、ゲート電極とオーバーラップしている低濃度不純物領域（Ｌｏｖ領域と定義）とゲート電極とオーバーラップしてない低濃度不純物領域（Ｌｏｆｆ領域と定義）の両方を具備したＴＦＴ構造を検討した（当該構造のＴＦＴは、ＧＯＬＤ構造の一種なので、以下ＧＯＬＤ構造と記載）。
【００１３】
図１は、当該ＧＯＬＤ構造多結晶シリコンＴＦＴの主な形成工程を示したものである。同図に於いて、ゲート電極は膜厚の薄く幅の大きい第１層ゲート電極１０４と膜厚の厚く幅の小さい第２層ゲート電極１０５の２層構造になっている。即ち、第１層ゲート電極１０４は第２層ゲート電極１０５よりチャネル方向の寸法が長い。ゲート電極の下側の基板構造は、ガラス基板１０１上に多結晶シリコン膜から成る半導体層１０２とゲート絶縁膜１０３が積層された基板構造となっており、その基板上に第１層ゲート電極１０４と第２層ゲート電極１０５から成る前記ゲート電極が形成されている。また、前記半導体層１０２には、ソース領域又はドレイン領域である高濃度不純物領域（ｎ＋領域又はｐ＋領域）１０６が形成されている。尚、此処で使用される基板はガラス基板１０１に限定されず、耐熱性を有する透明絶縁性基板であれば構わない点を付記しておく（図１−Ａ参照）。
【００１４】
次に、所定膜厚のネガレジストを成膜し、第１層ゲート電極１０４をマスクに、基板の裏面から露光処理を行う。第１層ゲート電極１０４は導電性の金属材料でできている為、裏面からの露光光を遮光する性質があるが、ガラス基板１０１と多結晶シリコン膜から成る半導体層１０２とゲート絶縁膜１０３は透光性を有する。この為、現像工程に於いて、前記第１層ゲート電極１０４で遮光された領域のネガレジスト膜は現像液に溶解し、遮光されない領域のネガレジスト膜は現像液に不溶となり、ネガレジストパターン１０７が形成される。この際、遮光領域と非遮光領域の境界は第１層ゲート電極１０４の端部で一義的に決まる為、ネガレジストパターン１０７は第１層ゲート電極１０４をマスクに自己整合的に形成される。現像後のネガレジストパターン１０７はベーク処理が施され、最終的なネガレジストパターン１０７が形成される（図１−Ｂ参照）。
【００１５】
次に、第１層ゲート電極１０４が露出した領域に対応する多結晶シリコン膜から成る半導体層１０２に、ｎ型又はｐ型不純物の低濃度イオン注入を行う。このｎ型又はｐ型不純物の低濃度イオン注入により、Ｌｏｖ領域である低濃度不純物領域（ｎ−領域又はｐ−領域）１０８が形成される。この際、イオン注入のマスクはネガレジストパターン１０７と膜厚の厚い第２層ゲート電極１０５で構成されている為、注入イオンに対する阻止能力は極めて高く、イオン注入時の加速電圧とイオン注入量を適宜選択することにより、第１層ゲート電極１０４の露出した領域に対応する半導体層１０２のみに適切な濃度の不純物をスルードープで独立にイオン注入することができる（図１−Ｃ参照）。
【００１６】
此処で、イオン注入という用語の定義について明確にする。一般には質量分離した不純物イオンを注入する場合にイオン注入、質量未分離の不純物イオンを注入する場合にイオンドープの用語が適用されているが、本明細書では質量分離の有無に関係なく、多結晶シリコン膜に不純物を導入する工程を広い意味でイオン注入と定義している。
【００１７】
次に、ネガレジストパターン１０７を除去した後、第１層ゲート電極１０４の外側に対応する半導体層１０２に、ｎ型又はｐ型不純物の低濃度イオン注入を行う。このイオン注入により、Ｌｏｆｆ領域である低濃度不純物領域（ｎ−−領域又はｐ−−領域）１０９が形成される。この際、既に形成されているソース・ドレイン領域である高濃度不純物領域（ｎ＋領域又はｐ＋領域）１０６へも同時にイオン注入されるが、イオン注入量が少ない為に影響は殆どない。また、第１層ゲート電極１０４の下側のＬｏｖ領域である低濃度不純物領域（ｎ−領域又はｐ−領域）１０８へも前記第１層ゲート電極１０４を通して（スルードープ）同時にイオン注入されるが、殆どの注入イオンは第１層ゲート電極１０４で阻止される為、実質的な注入イオン量を問題ないレベルに抑えることができる。尚、此処では、ネガレジストパターン１０７を除去した後にイオン注入しているが、図１−Ａの段階で実施しても基本的に同じである（図１−Ｄ参照）。
【００１８】
以上の工程により、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴを形成することができる。此処で形成したＧＯＬＤ構造多結晶シリコンＴＦＴのＴＦＴ特性に関する検討結果を図２に示す。図２は移動度（μFE）劣化率とＬｏｖ領域へのｎ型不純物（Ｐイオン）の注入量の関係及びオフ電流とＬｏｆｆ領域へのｎ型不純物（Ｐイオン）の注入量の関係を示したもので、Ｌｏｖ領域とＬｏｆｆ領域の寸法が共に０．７μm程度で同一であるという条件の下で評価したものである。此処ではホットキャリア耐性の評価法として、移動度（μFE）劣化率を指標に用いて評価した。図２中の黒点、白点が各々、Ｌｏｖ領域に関する結果、Ｌｏｆｆ領域に関する結果である。この図から判る様に、移動度（μFE）劣化率の低減の為にはＬｏｖ領域に０．８×１０14ions／cm2〜１．７×１０14ions／cm2程度のＰイオン注入量が必要であり、オフ電流の低減の為にはＬｏｆｆ領域に１×１０13ions／cm2程度のＰイオン注入量が必要であることが判る。本検討の結果、移動度（μFE）劣化率の低減とオフ電流の低減を両立できるＧＯＬＤ構造多結晶シリコンＴＦＴが形成可能であること、即ちホットキャリア耐性とオフ電流の抑制効果を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴが形成可能であることを確認できた（図２参照）。
【００１９】
尚、本実験に使用したＧＯＬＤ構造多結晶シリコンＴＦＴの構造について、以下に付記する。ソース領域又はドレイン領域等の形成される半導体層は膜厚５０nmの多結晶シリコン膜、ゲート絶縁膜は膜厚１１０nmの酸化窒化シリコン膜、第１層ゲート電極は膜厚３０nmのＴａＮ膜、第２層ゲート電極は膜厚３７０nmのＷ膜で各々構成されている。また、イオン注入は、質量未分離の状態でイオン注入するイオンドープ装置を使用して検討した（図２参照）。
【００２０】
次に、当該ｎチャネル型ＧＯＬＤ構造多結晶シリコンＴＦＴの特性について、シミュレーションによる検討結果を図１５に示す。図１５−Ａは、Ｌｏｖ領域へのＰイオン注入量を振った場合のドレイン−チャネル接合部付近に於ける最大電子温度のシミュレーションデーターである。この結果から、Ｌｏｖ領域へのＰイオン注入量は、１．５×１０14ions／cm2の場合に電子温度が最小となる結果が得られた。このことは、Ｌｏｖ領域へのＰイオン注入量が１．５×１０14ions／cm2の場合に、ホットキャリア発生率が最小となることを示唆しており、上記の実験結果ともほぼ対応が取れている。また、図１５−Ｂは、Ｌｏｖ領域へのＰイオン注入量を１．５×１０14ions／cm2に固定した状態で、Ｌｏｆｆ領域へのＰイオン注入量を振った場合のドレイン−チャネル接合部付近に於ける最大電子温度とオフ電流（Ｉｏｆｆ）のシミュレーションデーターである。この結果から、Ｌｏｆｆ領域へのＰイオン注入量が１．５×１０13ions／cm2から０．７５×１０13ions／cm2にかけて、ドレイン−チャネル接合部付近に於ける最大電子温度とオフ電流（Ｉｏｆｆ）が共に急激に小さくなる結果が得られた。上記の実験結果に於いては、Ｌｏｆｆ領域へのＰイオン注入量が少なくなるのに比例して、オフ電流（Ｉｏｆｆ）がリニアに小さくなっているが、バラツキ等を考慮すると、大きな矛盾はないものと考える。一方、オン電流（Ｉｏｎ）については、図１５−Ｃに示す様に、Ｌｏｆｆ領域へのＰイオン注入量が少なくなるのに比例して、オン電流（Ｉｏｎ）が小さくなっているが、Ｐイオン注入量０．７５×１０13ions／cm2の場合でも、オン電流（Ｉｏｎ）が５０μＡ程度あり、オン電流（Ｉｏｎ）として若干小さいけれども、周辺回路として適用可能と考える（図１５参照）。
【００２１】
従って、図１５に示すシミュレーション結果からも、当該ｎチャネル型ＧＯＬＤ構造多結晶シリコンＴＦＴの有効性が確認された。此処では、本シミュレーションの前提条件であるデバイス構造等について、以下に補足説明を記載する。当該ＧＯＬＤ構造多結晶シリコンＴＦＴの構造は、Ｗ／Ｌ＝８／６μm、Ｌｏｖ領域＝Ｌｏｆｆ領域＝０．７５μm、ソース・ドレイン領域等の形成層であるシリコン膜として膜厚５０nmの多結晶シリコン膜、ゲート絶縁膜として膜厚１１０nmのシリコン酸化窒化膜（誘電率＝４．１）、第１層ゲート電極として膜厚３０nmのＴａＮ膜、第２層ゲート電極として膜厚３７０nmのＷ膜を想定し、更にチャネルドープ及びソース・ドレイン領域への不純物イオン注入（イオンドープ法）としてＳＩＭＳ分析データーの不純物プロファイルに合わせ込んでシミュレーションを実効した。尚、本シミュレーションに於いては、キャリア活性化率が不明である為、人為的に活性化率を２０％に設定してシミュレーションを行っている。また、シミュレーションではホットキャリア信頼性について直接的な評価は不可能である為、ドレイン−チャネル接合部の最大電子温度（電子の運動エネルギーに相当）を計算し、間接的にホットキャリアの評価を行っている。
【００２２】
此処で重要なことは、ホットキャリア耐性とオフ電流の抑制効果を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴを形成する為には、Ｌｏｖ領域とＬｏｆｆ領域の不純物濃度の適正値が異なっており、各々独立に制御する必要があることである。この為、当該ＧＯＬＤ構造多結晶シリコンＴＦＴの形成工程に於いて、Ｌｏｖ領域へのイオン注入は、Ｌｏｆｆ領域へのイオン注入とは独立に、自己整合的に形成したネガレジストパターンをマスクにイオン注入していることである。
【００２３】
本発明では、既に記載した様に、ネガレジストと裏面露光法の組み合わせにより、第１層ゲート電極１０４をマスクに自己整合的にネガレジストパターン１０７の形成を行っている。此処で、ポジレジストと露光装置を適用した通常のフォトリソグラフィ工程によりレジストパターンを形成することも可能であるが、この場合は自己整合技術が適用されない為、露光装置のアライメント精度に依存した重ね合わせ誤差が発生し、第１層ゲート電極１０４と前記レジストパターンの間に微小な間隙が生じることになる。この結果、次工程の低濃度イオン注入の際、第１層ゲート電極１０４と前記レジストパターンの間の微小間隙に対応した半導体層１０２の領域に同時にイオン注入される可能性があり、自己整合技術を利用しない通常のフォトリソグラフィ工程の適用は問題である。この問題を回避する為、本発明では、レジストパターンの形成に、ネガレジストと裏面露光法の組み合わせを適用している。
【００２４】
本発明の特徴について、以下に簡潔に記載する。本発明は、液晶ディスプレイ等の半導体表示装置の作製に於いて、画素領域と駆動回路である周辺回路をＬｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴで構成することにより、作製工程の簡略化と半導体表示装置の性能向上を共に実現することを特徴としている。
【００２５】
また、本発明ではＬｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴの形成に於いて、裏面露光法で自己整合的に形成されたネガレジストパターンをマスクにＬｏｖ領域へのイオン注入を独立に行うことにより、Ｌｏｖ領域とＬｏｆｆ領域の不純物濃度の独立制御を可能とするものである。これにより、ホットキャリア耐性とオフ電流の抑制効果を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴの形成を可能とするものである。
【００２６】
【発明の実施の形態】
〔実施形態１〕
Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴの形成法について、図３に基づき記載する。
【００２７】
本実施形態で使用する基板構造は、ガラス基板２０１上に多結晶シリコン膜から成る半導体層２０２とゲート絶縁膜２０３と第１層ゲート電極膜２０４と第２層ゲート電極膜２０５が各々所定膜厚に積層された基板を使用する。前記構造の基板上に、ゲート電極形成用のレジストパターン２０６を形成する（図３−Ａ参照）。
【００２８】
次に、前記レジストパターン２０６をマスクにドライエッチング処理の第１ステップを行う。この所定時間のドライエッチング処理により、第２層ゲート電極膜２０５のみが等方性エッチングされ、テーパー形状を有する第２層ゲート電極２０８が形成される。この際、ドライエッチングのマスクとなったレジストパターン２０６は、レジスト膜と被エッチング膜である第２層ゲート電極膜２０５との選択比の問題でレジスト膜が膜減りする為、ドライエッチング後レジストパターン２０７の形状に変形している（図３−Ｂ参照）。
【００２９】
次に、連続してドライエッチング処理の第２ステップを行う。この所定時間のドライエッチング処理により、上記の第１ステップ工程で形成されたテーパー形状を有する第２層ゲート電極２０８をマスクに第１層ゲート電極膜２０４が異方性エッチングされ、第１層ゲート電極２１１が形成される。オーバーエッチングの過程で、下地のゲート絶縁膜２０３はプラズマに晒され若干エッチングされる為、ゲート絶縁膜２１２の形状に変形している（図３−Ｃ参照）。
【００３０】
次に、第１層ゲート電極２１１と第２層ゲート電極２１０から成るゲート電極をマスクに、第１のイオン注入処理であるｎ型不純物の高濃度イオン注入を行う。この際、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が５×１０14〜５×１０15ions／cm2のイオン注入条件でイオン注入する。この第１のイオン注入処理により、当該ゲート電極の外側に対応する多結晶シリコン膜から成る半導体層２０２に、ソース領域又はドレイン領域となるｎ型不純物の高濃度不純物領域（ｎ＋領域）２１３が形成される（図３−Ｃ参照）。
【００３１】
次に、ドライエッチング処理の第３ステップを行う。この所定時間のドライエッチング処理により、第１層ゲート電極２１１と第２層ゲート電極２１０は共に等方性エッチングされ、第１層ゲート電極２１６とテーパー形状を有する第２層ゲート電極２１５が形成される。エッチングのマスクであるレジストパターンは、更に膜減りが進み、レジストパターン２１４の形状に変形している。また、下地のゲート絶縁膜についてもプラズマに晒された領域で更に膜減りが進み、ゲート絶縁膜２１７の形状に変形している（図３−Ｄ参照）。
【００３２】
次に、連続してドライエッチング処理の第４ステップを行う。この所定時間のドライエッチング処理により、テーパー形状を有する第２層ゲート電極２１５はレジストパターン２１４をマスクに異方性エッチングされ、矩形形状の第２層ゲート電極２１８が形成される。この際、第２層ゲート電極２１８のエッチングの進行に伴い、第１層ゲート電極は端部からプラズマに晒される為、第１層ゲート電極２１９は端部に近づく程に残膜厚の薄くなるテーパ形状に形成される。また、下地のゲート絶縁膜２１７についてもプラズマに晒された領域で更に膜減りが進む為、ゲート絶縁膜２１７はゲート絶縁膜２２０の形状に変形している。この後、エッチングのマスクであるレジストパターンは除去される（図３−Ｅ参照）。
【００３３】
次に、所定膜厚のネガレジスト膜を塗布ベーク処理することによりネガレジスト膜を成膜し、第１層ゲート電極２１９をマスクに、基板の裏面から露光処理を行う。前記第１層ゲート電極２１９は導電性の金属材料からできている為、裏面からの露光光を遮光する性質があり、第１層ゲート電極２１９以外の領域は、透光性を有するガラス基板２０１と半導体層２０２とゲート絶縁膜２２０の積層構造である為、裏面からの露光光を遮光できない。この為、次の現像工程に於いて、前記第１層ゲート電極２１９で遮光された領域のネガレジスト膜は現像液に溶解し、遮光されない領域のネガレジスト膜は現像液に不溶となり、ネガレジストパターン２２１が形成される。この際、遮光領域と非遮光領域の境界は第１層ゲート電極２１９の端部で一義的に決まる為、ネガレジストパターン２２１は第１層ゲート電極２１９をマスクに自己整合的に形成される。この後にベーク処理が施され、最終的なネガレジストパターン２２１が形成される（図３−Ｆ参照）。
【００３４】
次に、第１層ゲート電極２１９が第２層ゲート電極２１８から露出した領域（露出領域）に対応する多結晶シリコン膜から成る半導体層２０２に、第２のイオン注入処理であるｎ型不純物の低濃度イオン注入を行う。此処では、イオン注入のマスクにネガレジストパターン２２１と膜厚の厚い第２層ゲート電極２１８を用いている為、注入イオンに対する阻止能力は極めて高く、イオン注入時の加速電圧とイオン注入量を適宜選択することにより、第１層ゲート電極２１９の露出した領域に対応する半導体層２０２のみに適切な濃度の不純物をスルードープで独立にイオン注入することができる。具体的なイオン注入条件としては、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が０．８×１０14ions／cm2〜１．７×１０14ions／cm2の条件でイオン注入する。この結果、半導体層２０２の当該領域に於いては、Ｌｏｖ領域である低濃度不純物領域（ｎ−領域）２２２が形成される。尚、第１層ゲート電極２１９は、ゲート電極の端部に近づく程に膜厚が薄くなるテーパー形状となっている為、スルードープでイオン注入される低濃度不純物領域（ｎ−領域）２２２の不純物濃度には濃度勾配が存在し、第１層ゲート電極２１９の端部即ちソース領域又はドレイン領域である高濃度不純物領域（ｎ＋領域）２１３に近づく程、徐々に不純物濃度が高くなる傾向を有している（図３−Ｇ参照）。
【００３５】
次に、ネガレジストパターン２２１を除去した後、第１層ゲート電極２１９の外側に対応する半導体層２０２に、ｎ型不純物の低濃度イオン注入を行う。このイオン注入により、Ｌｏｆｆ領域である低濃度不純物領域（ｎ−−領域）２２３が形成される。イオン注入条件は、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が１×１０13ions／cm2の条件でイオン注入する。この際、既に形成されているソース領域又はドレイン領域である高濃度不純物領域（ｎ＋領域）２１３へも同時にイオン注入されるが、イオン注入量が少ない為に影響は殆どない。また、第１層ゲート電極２１９の下側のＬｏｖ領域である低濃度不純物領域（ｎ−領域）２２２へも前記第１層ゲート電極２１９を通して（スルードープ）同時にイオン注入されるが、殆どの注入イオンは第１層ゲート電極２１９で阻止される為、実質的な注入イオン量を問題ないレベルに抑えることができる。尚、此処では、ネガレジストパターン２２１を除去した後にイオン注入しているが、図３−Ｅの段階でイオン注入を実施しても基本的に同じである（図３−Ｈ参照）。
【００３６】
以上の工程により、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴを形成することができ、当該ＧＯＬＤ構造多結晶シリコンＴＦＴにはホットキャリア耐性とオフ電流抑制効果の両方の利点が備わっている特徴がある。
【００３７】
〔実施形態２〕
Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴを形成する別の方法について、図４に基づき記載する。本実施形態は実施形態１と殆ど同じであるが、ゲート電極の形成法に若干の差異がある。従って、この点を重点的に記載する。
【００３８】
本実施形態で使用する基板構造は、ガラス基板３０１上に多結晶シリコン膜から成る半導体層３０２とゲート絶縁膜３０３と第１層ゲート電極膜３０４と第２層ゲート電極膜３０５が各々所定膜厚に積層された基板を使用する。前記構造の基板上に、ゲート電極形成用のレジストパターン３０６を形成する（図４−Ａ参照）。
【００３９】
前記レジストパターン３０６をマスクにドライエッチング処理の第１ステップと第２ステップを連続処理することにより、第１層ゲート電極３１１とテーパー形状を有する第２層ゲート電極３１０が形成される。この際、ドライエッチングのマスクであるレジストパターン３０６は、ドライエッチング後レジストパターン３０９の形状に変形し、下地のゲート絶縁膜３０３は、膜減りによりゲート絶縁膜３１２の形状に変形している（図４−Ｂと図４−Ｃ参照）。
【００４０】
次に、第１層ゲート電極３１１と第２層ゲート電極３１０から成るゲート電極をマスクに、第１のイオン注入処理であるｎ型不純物の高濃度イオン注入を行う。この第１のイオン注入処理により、ソース・ドレイン領域となるｎ型不純物の高濃度不純物領域（ｎ＋領域）３１３が形成される（図４−Ｃ参照）。
【００４１】
次に、ドライエッチング処理の第３ステップを行う。この所定時間のドライエッチング処理により、テーパー形状を有する第２層ゲート電極３１０はレジストパターン３０９をマスクに異方性エッチングされ、矩形形状の第２層ゲート電極３１５が形成される。この際、第２層ゲート電極３１０のエッチングの進行に伴い、第１層ゲート電極は端部からプラズマに晒される為、第１層ゲート電極３１６は、端部に近づく程に残膜厚の薄くなるテーパ形状に形成される。また、下地のゲート絶縁膜３１２についてもプラズマに晒された領域で更に膜減りが進む為、ゲート絶縁膜３１２はゲート絶縁膜３１７の形状に変形している（図４−Ｄ参照）。
【００４２】
次に、連続してドライエッチング処理の第４ステップを行う。この所定時間のドライエッチング処理により、第２層ゲート電極３１５から露出した第１層ゲート電極３１６は、そのテーパー形状領域の残膜厚が膜減りにより更に薄くなり、テーパー形状領域の端部が後退した第１層ゲート電極３１９が形成される。この際、ドライエッチングの処理条件を適宜変更することにより、第１層ゲート電極３１９は、前記テーパー形状領域の範囲内で、その寸法を自由に調整することが可能である。また、第１層ゲート電極３１９から露出した下地のゲート絶縁膜は、ドライエッチングによりさらに膜減りしており、ゲート絶縁膜３２０の形状に変形している。この後にドライエッチングのマスクであるレジストパターンは、除去される（図４−Ｅ参照）。
【００４３】
次に、第１層ゲート電極３１９をマスクに裏面露光によるネガレジストパターンを自己整合的に形成する（図４−Ｆ参照）。
【００４４】
次に、第１層ゲート電極３１９が第２層ゲート電極３１８から露出した領域に対応する多結晶シリコン膜から成る半導体層３０２に第２のイオン注入処理であるｎ型不純物の低濃度イオン注入（加速電圧：６０〜１００ｋＶ／ドーズ量：１×１０14ions／cm2）を行う。このイオン注入処理により、Ｌｏｖ領域である低濃度不純物領域（ｎ−領域）３２２が形成される（図４−Ｇ参照）。
【００４５】
ネガレジストパターン３２１を除去した後、第１層ゲート電極３１９の外側に対応する多結晶シリコン膜から成る半導体層３０２に第３のイオン注入処理であるｎ型不純物の低濃度イオン注入（加速電圧：６０〜１００ｋＶ／ドーズ量：１×１０13ions／cm2）を行う。このイオン注入処理により、Ｌｏｆｆ領域である低濃度不純物領域（ｎ−−領域）３２３が形成される（図４−Ｈ参照）。
【００４６】
【実施例】
〔実施例１〕
Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴで構成されるアクティブマトリクス型液晶ディスプレイの作製法について、図５〜１１に基づき具体的に記載する。
【００４７】
最初に、ガラス基板４０１上にプラズマＣＶＤ法により、各々組成比の異なる第１層目の酸化窒化シリコン膜４０２ａを５０nmと第２層目の酸化窒化シリコン膜４０２ｂを１００nmの膜厚で堆積し、下地膜４０２を成膜する。尚、此処で用いるガラス基板４０１としては、石英ガラス又はバリウムホウケイ酸ガラス又はアルミノホウケイ酸ガラス等が有る。次に、前記下地膜４０２（４０２ａと４０２ｂ）上にプラズマＣＶＤ法により、非晶質シリコン膜５５nmを堆積した後、ニッケル含有溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜を脱水素化処理（５００℃−１時間）した後、熱結晶化（５５０℃−４時間）を行い、更にレーザーアニール処理により多結晶シリコン膜とした。尚、ニッケル含有水溶液等の触媒元素を利用して、熱結晶化された多結晶シリコン膜は、通常の多結晶シリコン膜に比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、本明細書では特に結晶質シリコン膜とも称する（図５−Ａ参照）。
【００４８】
次にフォトリソグラフィ工程及びエッチング工程により、この多結晶シリコン膜をパターニングし、半導体層４０３〜４０７を形成した。この際、半導体層４０３〜４０７の形成後に、ＴＦＴのＶｔｈを制御する為の不純物元素（ボロン又はリン）のドーピングを実施しても構わない。次に半導体層４０３〜４０７を覆う様に、プラズマＣＶＤ法により１１０nm厚の酸化窒化シリコン膜から成るゲート絶縁膜４０８を形成し、更にゲート絶縁膜４０８上に３０nm厚のＴａＮ膜から成る第１層ゲート電極膜４０９と３７０nm厚のＷ膜から成る第２層ゲート電極膜４１０をスパッタ法により堆積した。此処で、第１層ゲート電極膜４０９と第２層ゲート電極膜４１０の材料としては、後のプロセス温度に耐え得る高融点金属及び高融点金属を含む化合物、例えば金属窒化物又は金属シリサイド等が挙げられる。本実施例では、第１層ゲート電極膜４０９にＴａＮ膜、第２層ゲート電極膜４１０にＷ膜を採用した（図５−Ａ参照）。
【００４９】
上記構造の基板上に、フォトリソグラフィ処理を行うことにより、ゲート電極形成用のレジストパターン４１１ａ〜４１４ａと電極形成用のレジストパターン４１５ａ〜４１６ａを形成する（図５−Ｂ参照）。
【００５０】
次に、前記レジストパターン４１１ａ〜４１６ａをマスクにドライエッチング処理の第１ステップを行う。この所定時間のドライエッチング処理により、Ｗ膜から成る第２層ゲート電極膜４１０のみが等方性エッチングされ、テーパー形状を有する第２層ゲート電極４１７〜４２０と第２層電極４２１〜４２２が形成される。この際、ドライエッチングのマスクとなったレジストパターン４１１ａ〜４１６ａは、レジスト膜と被エッチング膜である第２層ゲート電極膜（Ｗ膜）４１０との選択比の問題でレジスト膜が膜減りする為、ドライエッチング後レジストパターン４１１ｂ〜４１６ｂの形状に変形している（図６−Ａ参照）。
【００５１】
次に、連続してドライエッチング処理の第２ステップを行う。この所定時間のドライエッチング処理により、上記の第１ステップ工程で形成されたテーパー形状を有する第２層ゲート電極４１７〜４２０をマスクに第１層ゲート電極膜４０９が異方性エッチングされ、第１層ゲート電極４２９〜４３２が形成される。また、テーパー形状を有する第２層電極４２１〜４２２をマスクに第１層ゲート電極膜４０９が異方性エッチングされ、第１層電極４３３〜４３４が形成される。この際、下地の酸化窒化シリコン膜から成るゲート絶縁膜４０８は、エッチングにより２０nm程度膜減りし、残膜厚が９０nm程度となっている。第２層電極も膜減りして、４２３〜４２６、４２７〜４２８になる。
（図６−Ｂ参照）。
【００５２】
次に、第１層ゲート電極４２９〜４３２と第２層ゲート電極４２３〜４２６から成るゲート電極及び第１層電極４３３と第２層電極４２７から成る電極をマスクに、第１のイオン注入処理であるｎ型不純物の高濃度イオン注入を行う。この際、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が５×１０14〜５×１０15ions／cm2のイオン注入条件でイオン注入する。この第１のイオン注入処理により、当該ゲート電極の外側に対応する多結晶シリコン膜から成る半導体層４０３〜４０６に、ソース・ドレイン領域となるｎ型不純物の高濃度不純物領域（ｎ＋領域）４３５〜４３８が形成される。一方、保持容量５０５の形成領域である半導体層４０７に於いては、容量形成用の当該電極をマスクにイオン注入され、電極の外側に対応する領域(露出領域)に高濃度不純物領域（ｎ＋領域）４３９が形成される。尚、前記高濃度不純物領域（ｎ＋領域）４３５〜４３９の不純物濃度は、最も高濃度領域で一般的に１×１０20〜１×１０22atoms／cm3程度である（図６−Ｂ参照）。
【００５３】
此処で、前記高濃度不純物領域（ｎ＋領域）４３５〜４３９のＰ元素濃度について、図１６のＳＩＭＳ分析データーに基づき詳細に検討した。尚、図１６は、Ｐイオン原料として５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、▲１▼ＴａＮ膜（１５nm）／シリコン酸化膜，▲２▼ＴａＮ膜（３０nm）／シリコン酸化膜，▲３▼シリコン酸化膜の３種類の基板に対し、イオンドープ装置により加速電圧−電流密度が９０ｋＶ−０．５μＡ／cm2の条件でドーズ量１．５×１０14ions／cm2をイオン注入した場合のＳＩＭＳ分析データーである。また、同図に於いて、深さ方向の不純物プロファイルは、ＴａＮ膜を除くシリコン酸化膜中の不純物プロファイルである。前記高濃度不純物領域（ｎ＋領域）４３５〜４３９の膜構造は、表面から酸化窒化シリコン膜（エッチング膜減りにより残膜厚９０nm程度）と多結晶シリコン膜（５０nm厚）で、酸化窒化シリコン膜と多結晶シリコン膜のイオン阻止能は、シリコン酸化膜のイオン阻止能と殆ど同じである。この為、図１６の▲３▼シリコン酸化膜基板の不純物プロファイルを参考に、高濃度不純物領域（ｎ＋領域）４３５〜４３９の不純物濃度、即ち多結晶シリコン膜（５０nm厚）中の不純物濃度を検討した。ドーズ量１．５×１０14ions／cm2の場合、多結晶シリコン膜中の不純物濃度は５×１０18〜８×１０18atoms／cm3と読み取れる為、実際のドーズ量５×１０14〜５×１０15ions／cm2の場合は、比例計算により多結晶シリコン膜中の不純物濃度を１．７×１０19〜２．７×１０20atoms／cm3程度と考えられる。また、実際のイオン注入に於いては、加速電圧が６０〜１００ｋＶの範囲を有している為、設定加速電圧の影響により、不純物濃度の範囲は更に広がることが予想される。この点を考慮し、高濃度不純物領域（ｎ＋領域）４３５〜４３９の不純物濃度の範囲は、最大範囲として最小値に０．２倍と最大値に２０倍程度の補正係数を掛けた範囲が想定される。従って、高濃度不純物領域（ｎ＋領域）４３５〜４３９の不純物濃度は、３×１０18〜５×１０21atoms／cm3程度、より好ましくは１．７×１０19〜２．７×１０20atoms／cm3程度と推定される（図１６参照）。
【００５４】
次に、ドライエッチング処理の第３ステップを行う。この所定時間のドライエッチング処理により、テーパー形状を有する第２層ゲート電極４２３〜４２６と第２層電極４２７〜４２８はレジストパターン４１１ｃ〜４１６ｃをマスクに異方性エッチングされ、矩形形状の第２層ゲート電極４４０〜４４３と第２層電極４４４〜４４５が形成される。この際、第２層ゲート電極４２３〜４２６と第２層電極４２７〜４２８のエッチングの進行に伴い、その下側に存在する第１層ゲート電極と第１層電極は端部からプラズマに晒される為、第１層ゲート電極４４６〜４４９と第１層電極４５０〜４５１は、端部に近づく程に残膜厚の薄くなるテーパ形状に形成される。また、下地のゲート絶縁膜は、プラズマに晒された領域で膜減りが進み、ゲート絶縁膜４５２の形状に変形している（図７−Ａ参照）。
【００５５】
次に、連続してドライエッチング処理の第４ステップを行う。この所定時間のドライエッチング処理により、第２層ゲート電極４４０〜４４３から露出した第１層ゲート電極４４６〜４４９は、そのテーパー形状領域の残膜厚が膜減りにより更に薄くなり、テーパー形状領域の端部が後退した第１層ゲート電極４５３〜４５６が形成される。この際、ドライエッチングの処理条件を適宜変更することにより、第１層ゲート電極４５３〜４５６は、前記テーパー形状領域の範囲内で、その寸法を自由に調整することが可能である。同様に、露出した第１層電極４５０〜４５１は、そのテーパー形状領域の残膜厚が膜減りにより更に薄くなり、テーパー形状領域の端部が後退した第１層電極４５７〜４５８が形成される。また、下地のゲート絶縁膜は、ドライエッチングにより更に膜減りしており、ゲート絶縁膜４５９の形状に変形している。この段階で、下地の酸化窒化シリコン膜から成るゲート絶縁膜４５９は更に膜減りが進行し、膜厚の厚い領域で残膜厚が５０nm程度、膜厚の薄い領域で残膜厚が３０nm程度となっている。この後に、ドライエッチングのマスクであるレジストパターンを除去する（図７−Ｂ参照）。
【００５６】
次に、所定膜厚のネガレジスト膜を塗布ベーク処理することによりネガレジスト膜を成膜し、第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８をマスクに、基板の裏面から露光処理を行う。前記第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８は膜厚３０nmのＴａＮ膜でできており、波長３５０〜４５０nm程度の光に対して１４％程度の透過率である（図１１）為、裏面からの露光光（代表的波長：ｇ線４３６nm，ｈ線４０５nm，ｉ線３６５nm）の殆どを遮光する性質がある。一方、第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８以外の領域は、透光性を有するガラス基板４０１と半導体層４０３〜４０７とゲート絶縁膜４５９の積層構造である為、裏面からの露光光を遮光できない。この為、次の現像工程に於いて、前記第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８で遮光された領域のネガレジスト膜は現像液に溶解し、遮光されない領域のネガレジスト膜は現像液に不溶となり、ネガレジストパターン４６０〜４６８が形成される。遮光領域と非遮光領域の境界は第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８の端部で一義的に決まる為、ネガレジストパターン４６０〜４６８は、第１層ゲート電極４５３〜４５６と第１層電極４５７〜４５８をマスクに自己整合的に形成される。この後にベーク処理が施され、最終的なネガレジストパターン４６０〜４６８が形成される（図８−Ａ参照）。
【００５７】
次に、第１層ゲート電極４５３〜４５６と第１層電極４５７が、第２層ゲート電極４４０〜４４３及び第２層電極４４４から露出した領域に対応する半導体層４０３〜４０７に、第２のイオン注入処理であるｎ型不純物の低濃度イオン注入を行う。此処では、イオン注入のマスクにネガレジストパターン４６０〜４６８と膜厚の厚い第２層ゲート電極４４０〜４４３及び第２層電極４４４を用いている為、注入イオンに対する阻止能力は極めて高い。この為、イオン注入時の加速電圧とイオン注入量を適宜選択することにより、第１層ゲート電極４５３〜４５６と第１層電極４５７の露出した領域に対応する半導体層４０３〜４０７の領域のみにスルードープで適切な濃度の不純物を独立にイオン注入することができる。具体的なイオン注入条件としては、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が１×１０14ions／cm2の条件でイオン注入する。この結果、ゲート電極形成用の半導体層４０３〜４０６にＬｏｖ領域である低濃度不純物領域（ｎ−領域）４６９〜４７２が形成され、容量形成用の半導体層４０７に低濃度不純物領域（ｎ−領域）４７３（ゲート電極形成領域でない為、Ｌｏｖ領域ではない）が形成される。尚、第１層ゲート電極４５３〜４５６と第１層電極４５７は、ゲート電極の端部に近づく程に膜厚が薄くなるテーパー形状となっている為、スルードープでイオン注入される低濃度不純物領域（ｎ−領域）４６９〜４７３の不純物濃度には濃度勾配が存在し、高濃度不純物領域（ｎ＋領域）４３５〜４３９に近づく程、徐々に不純物濃度が高くなる傾向を有している（図８−Ａ参照）。
【００５８】
此処で、前記低濃度不純物領域（ｎ−領域）４６９〜４７２のＰ元素濃度について、図１６のＳＩＭＳ分析データーに基づき詳細に検討した。尚、図１６は、Ｐイオン原料として５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、▲１▼ＴａＮ膜（１５nm）／シリコン酸化膜，▲２▼ＴａＮ膜（３０nm）／シリコン酸化膜，▲３▼シリコン酸化膜の３種類の基板に対し、イオンドープ装置により加速電圧−電流密度が９０ｋＶ−０．５μＡ／cm2の条件でドーズ量１．５×１０14ions／cm2をイオン注入した場合のＳＩＭＳ分析データーである。前記低濃度不純物領域（ｎ−領域）４６９〜４７２の膜構造は、表面から第１層ゲート電極４５３〜４５６（ＴａＮ膜厚：エッチング膜減りの為、０〜３０nm程度）と酸化窒化シリコン膜（１１０nm厚）と多結晶シリコン膜（５０nm厚）で、酸化窒化シリコン膜と多結晶シリコン膜のイオン阻止能は、シリコン酸化膜のイオン阻止能と殆ど同じである。この為、図１６の▲２▼ＴａＮ膜（３０nm）／シリコン酸化膜と▲３▼シリコン酸化膜の不純物プロファイルを参考に、低濃度不純物領域（ｎ−領域）４６９〜４７２の不純物濃度、即ち多結晶シリコン膜（５０nm厚）中の不純物濃度を検討した。ドーズ量１．５×１０14ions／cm2の場合、多結晶シリコン膜中の不純物濃度は１．５×１０17〜８×１０18atoms／cm3程度と読み取れる為、実際のドーズ量１×１０14ions／cm2の場合は、比例計算により多結晶シリコン膜中の不純物濃度を１×１０17〜５．３×１０18atoms／cm3程度と考えられる。また、実際のイオン注入に於いては、加速電圧が６０〜１００ｋＶの範囲を有している為、設定加速電圧の影響により、不純物濃度の範囲は更に広がることが予想される。この点を考慮し、低濃度不純物領域（ｎ−領域）４６９〜４７２の不純物濃度の範囲は、最大範囲として最小値に０．２倍と最大値に５倍程度の補正係数を掛けた範囲が想定される。従って、低濃度不純物領域（ｎ−領域）４６９〜４７２の不純物濃度は、２×１０16〜２．７×１０19atoms／cm3、より好ましくは１×１０17〜５．３×１０18atoms／cm3程度と推定される（図１６参照）。
【００５９】
次に、ネガレジストパターン４６０〜４６８を除去した後、第１層ゲート電極４５３〜４５６と第１層電極４５７の外側に対応する半導体層４０３〜４０７に、第３のイオン注入処理であるｎ型不純物の低濃度イオン注入を行う。このイオン注入により、ゲート電極形成用の半導体層４０３〜４０６にＬｏｆｆ領域である低濃度不純物領域（ｎ−−領域）４７４〜４７７が形成され、容量形成用の半導体層４０７に低濃度不純物領域（ｎ−−領域）４７８が形成される。この際、ｎ型不純物としてＰ（リン）を用い、加速電圧が６０〜１００ｋＶでドーズ量が１×１０13ions／cm2の条件でイオン注入する。また、既に形成した前記高濃度不純物領域（ｎ＋領域）４３５〜４３９へも同時にイオン注入されるが、イオン注入量が少ない為に殆ど影響はない。また、既に形成した前記低濃度不純物領域（ｎ−領域）４６９〜４７３へも前記第１層ゲート電極４５３〜４５６と第１層電極４５７を通して（スルードープ）同時にイオン注入されるが、殆どの注入イオンは第１層ゲート電極４５３〜４５６と第１層電極４５７で阻止される為、実質的な注入イオン量を問題ないレベルに抑えることができる。尚、此処では、ネガレジストパターン４６０〜４６８を除去した後にイオン注入しているが、ドライエッチングの第４ステップが終了した図７−Ｂの段階でイオン注入を実施しても基本的に同じである（図８−Ｂ参照）。
【００６０】
此処で、前記低濃度不純物領域（ｎ−−領域）４７４〜４７７のＰ元素濃度について、図１６のＳＩＭＳ分析データーに基づき詳細に検討した。尚、図１６は、Ｐイオン原料として５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、▲１▼ＴａＮ膜（１５nm）／シリコン酸化膜，▲２▼ＴａＮ膜（３０nm）／シリコン酸化膜，▲３▼シリコン酸化膜の３種類の基板に対し、イオンドープ装置により加速電圧−電流密度が９０ｋＶ−０．５μＡ／cm2の条件でドーズ量１．５×１０14ions／cm2をイオン注入した場合のＳＩＭＳ分析データーである。前記低濃度不純物領域（ｎ−−領域）４７４〜４７７の膜構造は、表面から酸化窒化シリコン膜（エッチング膜減りの為、残膜厚５０nm程度と推定）と多結晶シリコン膜（５０nm厚）で、酸化窒化シリコン膜と多結晶シリコン膜のイオン阻止能は、シリコン酸化膜のイオン阻止能と殆ど同じである為、図１６の▲３▼シリコン酸化膜基板の不純物プロファイルを参考に、低濃度不純物領域（ｎ−−領域）４７４〜４７７の不純物濃度、即ち多結晶シリコン膜（５０nm厚）中の不純物濃度を検討した。ドーズ量１．５×１０14ions／cm2の場合、多結晶シリコン膜中の不純物濃度は７×１０18〜８×１０18atoms／cm3と読み取れる為、実際のドーズ量１×１０13ions／cm2の場合は、比例計算により多結晶シリコン膜中の不純物濃度を４．７×１０17〜５．３×１０17atoms／cm3程度と考えられる。また、実際のイオン注入に於いては、加速電圧が６０〜１００ｋＶの範囲を有している為、設定加速電圧の影響により、不純物濃度の範囲は更に広がることが予想される。この点を考慮し、低濃度不純物領域（ｎ−−領域）４７４〜４７７の不純物濃度の範囲は、最大範囲として最小値に０．０１倍と最大値に５倍程度の補正係数を掛けた範囲が想定される。従って、低濃度不純物領域（ｎ−−領域）４７４〜４７７の不純物濃度は、４．７×１０15〜２．７×１０18atoms／cm3、より好ましくは４．７×１０17〜５．３×１０17atoms／cm3程度と推定される（図１６参照）。
【００６１】
次に、駆動回路５０６に於けるｐチャネル型ＴＦＴ５０２の領域と画素領域５０７に於ける保持容量５０５の領域をレジスト開口させる為、フォトリソグラフィ処理により、レジストパターン４７９〜４８１が形成される（図９−Ａ参照）。
【００６２】
前記レジストパターン４７９〜４８１をマスクに、第４のイオン注入処理であるｐ型不純物の高濃度イオン注入を行う。ｐチャネル型ＴＦＴ５０２の形成領域である半導体層４０４には、第１層ゲート電極４５４と第２層ゲート電極４４１をマスクに前記一導電型とは逆の導電型を付与するｐ型不純物であるＢ（ボロン）等がイオン注入される。この結果、第１層ゲート電極４５４の外側に対応する領域にソース・ドレイン領域となる高濃度不純物領域（ｐ＋領域）４８２が形成され、第１層ゲート電極４５４のみが露出した領域にスルードープにより低濃度不純物領域（ｐ−領域）４８３が同時形成される。半導体層４０４には、ｎ型不純物であるＰ（リン）が既にイオン注入されているが、Ｂ（ボロン）の濃度が２×１０20〜２×１０21atoms／cm3となる様に高濃度にイオン注入される為、ｐ型不純物の高濃度不純物領域（ｐ＋領域）４８２と低濃度不純物領域（ｐ−領域）４８３が形成され、ｐチャネル型ＴＦＴ５０２として機能することができる。また、保持容量５０５の形成領域である半導体層４０７に於いても、第１層ゲート電極４５７の外側に対応する領域にｐ型不純物の高濃度不純物領域（ｐ＋領域）４８４が形成され、第１層ゲート電極４５７のみが露出した領域にスルードープにより低濃度不純物領域（ｐ−領域）４８５が同時形成される。尚、保持容量５０５の領域に於いては、ｐチャネル型ＴＦＴ５０２の領域と同様の構造が形成されているが、容量形成領域である為、ＴＦＴ構造ではない（図９−Ａ参照）。
【００６３】
次に前記レジストパターン４７９〜４８１を除去した後、１５０nm厚の酸化窒化シリコン膜から成る第１の層間絶縁膜４８６がプラズマＣＶＤ法により堆積される。この後、半導体層４０３〜４０７に注入された不純物元素（ｎ型不純物とｐ型不純物）の熱活性化の為、５５０℃−４時間の熱アニール処理が行われる。本実施例では、オフ電流値の低下と電界効果移動度の向上の為、不純物元素の熱活性化処理と同時に、半導体層４０３〜４０７の結晶化用触媒であるＮｉ（ニッケル）がｎ型不純物である高濃度のＰ（リン）によりゲッタリングされている。このゲッタリング処理により、半導体層４０３〜４０７内部のニッケル（Ｎｉ）濃度の低減を実現している。この方法で製造された多結晶シリコンＴＦＴは高い電界効果移動度を有しており、オフ電流値の低下等の良好な電気特性を示すことができる。尚、前記熱活性化処理を第１の層間絶縁膜４８６の堆積前に実施しても構わないが、ゲート電極等の配線材料の耐熱性が弱い場合、第１の層間絶縁膜４８６の堆積後に実施する方が好ましい。この後、半導体層４０３〜４０７のダングリングボンドを終端させる為、４１０℃−１時間の水素化処理が水素３％含有する窒素雰囲気中で行われる（図９−Ｂ参照）。
【００６４】
次に前記第１の層間絶縁膜４８６の上に、１．６μm厚のアクリル樹脂膜から成る第２の層間絶縁膜４８７が成膜される。この後、フォトリソグラフィ処理とドライエッチング処理により、コンタクトホールが第２の層間絶縁膜４８７に形成される。この際、このコンタクトホールは、ソース配線として機能する電極（第１層電極４５８と第２層電極４４５）と高濃度不純物領域４３５，４３７，４３８，４８２，４８４を接続する様に形成される（図１０−Ａ参照）。
【００６５】
次に、駆動回路５０６の高濃度不純物領域４３５，４３７，４８２と電気的に接続する為、金属配線４８８〜４９３が形成される。同時に、画素領域５０７の接続電極４９４，４９６，４９７とゲート配線４９５が形成される。この際、金属配線材料は、５０nm厚のＴｉ膜と５００nm厚のＡｌ−Ｔｉ合金膜の積層膜で構成されている。接続電極４９４は、不純物領域４３８を介して、ソース配線として機能する電極（第１層電極４５８と第２層電極４４５）と画素ＴＦＴ５０４を電気的に接続する為に形成されている。接続電極４９６は、画素ＴＦＴ５０４の不純物領域４３８と電気的に接続されており、接続電極４９７は保持容量５０５の不純物領域４８４と電気的に接続されている。ゲート配線４９５は、画素ＴＦＴ５０４の複数のゲート電極（第１層ゲート電極４５６と第２層ゲート電極４４３）を電気的に接続する為に形成されている。次に、ＩＴＯ（Indium-Tin-Oxides）等の透明導電膜が８０〜１２０nmの厚さで堆積された後、フォトリソグラフィ処理とエッチング処理により、画素電極４９８が形成される。画素電極４９８は、接続電極４９６を介して、画素ＴＦＴ５０４のソース・ドレイン領域である不純物領域４３８と電気的に接続されており、更に接続電極４９７を介して、保持容量５０５の不純物領域４８４とも電気的に接続されている（図１０−Ｂ参照）。
【００６６】
以上の製造工程により、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴで構成されるアクティブマトリクス型液晶ディスプレイを製造することができる。
【００６７】
〔実施例２〕
本発明は、様々な半導体表示装置（アクティブマトリクス型液晶表示装置，アクティブマトリクス型ＥＬ表示装置，アクティブマトリクス型ＥＣ表示装置）に適用することができる。従って、本発明は、前記半導体表示装置を表示媒体として組み込んだ電子機器全般に適用可能である。
【００６８】
前記電子機器としては、ビデオカメラとデジタルカメラとプロジェクター（リア型又はフロント型）とヘッドマウントディスプレイ（ゴーグル型ディスプレイ）とゲーム機とカーナビゲーションとパーソナルコンピュータと携帯情報端末（モバイルコンピュータ，携帯電話，電子書籍等）等が挙げられ、それらの具体例を図１２〜１４に示す。
【００６９】
図１２−Ａは、本体１００１と映像入力部１００２と表示装置１００３とキーボード１００４で構成されたパーソナルコンピューターである。本発明を表示装置１００３及び他の回路に適用することができる。
【００７０】
図１２−Ｂはビデオカメラであり、本体１１０１と表示装置１１０２と音声入力部１１０３と操作スイッチ１１０４とバッテリー１１０５と受像部１１０６で構成される。本発明を表示装置１１０２及び他の回路に適用することができる。
【００７１】
図１２−Ｃはモバイルコンピュータ（モービルコンピュータ）であり、本体１２０１とカメラ部１２０２と受像部１２０３と操作スイッチ１２０４と表示装置１２０５で構成される。本発明を表示装置１２０５及び他の回路に適用することができる。
【００７２】
図１２−Ｄはゴーグル型ディスプレイであり、本体１３０１と表示装置１３０２とアーム部１３０３で構成される。本発明を表示装置１３０２及び他の回路に適用することができる。
【００７３】
図１２−Ｅはプログラムを記録した記録媒体（以下、記録媒体と略記）に用いるプレーヤーであり、本体１４０１と表示装置１４０２とスピーカー部１４０３と記録媒体１４０４と操作スイッチ１４０５で構成される。尚、この装置は記録媒体としてＤＶＤ及びＣＤ等が用いられ、音楽鑑賞又はゲーム又はインターネットに利用可能である。本発明を表示装置１４０２及び他の回路に適用することができる。
【００７４】
図１２−Ｆは携帯電話であり、表示用パネル１５０１と操作用パネル１５０２と接続部１５０３と表示部１５０４と音声出力部１５０５と操作キー１５０６と電源スイッチ１５０７と音声入力部１５０８とアンテナ１５０９で構成される。表示用パネル１５０１と操作用パネル１５０２は、接続部１５０３で接続されている。表示用パネル１５０１の表示部１５０４が設置されている面と操作用パネル１５０２の操作キー１５０６が設置されている面との角度θは、接続部１５０３に於いて任意に変えることができる。本発明を表示部１５０４に適用することができる。
【００７５】
図１３−Ａはフロント型プロジェクターであり、光源光学系及び表示装置１６０１とスクリーン１６０２で構成される。本発明を表示装置１６０１及び他の回路に適用することができる。
【００７６】
図１３−Ｂはリア型プロジェクターであり、本体１７０１と光源光学系及び表示装置１７０２とミラー１７０３〜１７０４とスクリーン１７０５で構成される。本発明を表示装置１７０２及び他の回路に適用することができる。
【００７７】
尚、図１３−Ｃは、図１３−Ａの光源光学系及び表示装置１６０１と図１３−Ｂの光源光学系及び表示装置１７０２に於ける構造の一例を示した図である。光源光学系及び表示装置１６０１，１７０２は、光源光学系１８０１とミラー１８０２，１８０４〜１８０６とダイクロイックミラー１８０３と光学系１８０７と表示装置１８０８と位相差板１８０９と投射光学系１８１０で構成される。投射光学系１８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置１８０８を３個使用している為、三板式と呼ばれている。また同図の矢印で示した光路に於いて、実施者は光学レンズ及び偏光機能を有するフィルム又は位相差を調整する為のフィルム又はＩＲフィルム等を適宜に設けても良い。
【００７８】
また図１３−Ｄは、図１３−Ｃに於ける光源光学系１８０１の構造の一例を示した図である。本実施例に於いては、光源光学系１８０１はリフレクター１８１１と光源１８１２とレンズアレイ１８１３〜１８１４と偏光変換素子１８１５と集光レンズ１８１６で構成される。尚、同図に示した光源光学系は一例であり、この構成に限定されない。例えば、実施者は光源光学系に光学レンズ及び偏光機能を有するフィルム又は位相差を調整するフィルム又はＩＲフィルム等を適宜に設けても良い。
【００７９】
次の図１４−Ａは、単板式の例を示したものである。同図に示した光源光学系及び表示装置は、光源光学系１９０１と表示装置１９０２と投射光学系１９０３と位相差板１９０４で構成される。投射光学系１９０３は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は図１３−Ａと図１３−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。また光源光学系１９０１は図１３−Ｄに示した光源光学系を用いれば良い。尚、表示装置１９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【００８０】
また図１４−Ｂに示した光源光学系及び表示装置は図１４−Ａの応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板１９０５を用いて表示映像をカラー化している。同図に示した光源光学系及び表示装置は図１３−Ａと図１３−Ｂに於ける光源光学系及び表示装置１６０１，表示装置１７０２に適用できる。
【００８１】
また図１４−Ｃに示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置１９１６にマイクロレンズアレイ１９１５を設け、ダイクロイックミラー（緑）１９１２とダイクロイックミラー（赤）１９１３とダイクロイックミラー（青）１９１４を用いて表示映像をカラー化している。投射光学系１９１７は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図１３−Ａと図１３−Ｂに於ける光源光学系及び表示装置１６０１，表示装置１７０２に適用できる。また光源光学系１９１１としては、光源の他に結合レンズ及びコリメーターレンズを用いた光学系を用いれば良い。
【００８２】
上記に示した様に、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴで構成される半導体表示装置の応用範囲は極めて広く、本発明は様々な分野の半導体表示装置を組み込んだ電子機器に適用可能である。
【００８３】
【発明の効果】
本発明は、Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴの形成に於いて、裏面露光法で自己整合的に形成されたネガレジストパターンをマスクにＬｏｖ領域へのイオン注入を独立に行うことにより、Ｌｏｖ領域とＬｏｆｆ領域の不純物濃度の独立制御を可能とするものであり、以下の効果が挙げられる。
【００８４】
（効果１）Ｌｏｖ領域とＬｏｆｆ領域の不純物濃度の制御により、当該ＧＯＬＤ構造多結晶シリコンＴＦＴはホットキャリア耐性とオフ電流の抑制効果を共に有することができる為、半導体表示装置の画素領域と周辺回路を同一構造のＴＦＴで形成でき、半導体表示装置の製造工程の簡略化に有効である。
【００８５】
（効果２）本発明により半導体表示装置の製造工程の簡略化を実現できる為、半導体表示装置の歩留向上及び原価低減に有効である。
【００８６】
（効果３）当該ＧＯＬＤ構造多結晶シリコンＴＦＴはホットキャリア耐性とオフ電流の抑制効果を共に有することができる為、半導体表示装置の性能向上に有効である。
【図面の簡単な説明】
【図１】Ｌｏｖ領域とＬｏｆｆ領域を共に有するＧＯＬＤ構造多結晶シリコンＴＦＴの形成法を示す断面図である。
【図２】移動度（μFE）劣化率とオフ電流のｎ型不純物注入量依存性を示すグラフである。
【図３】２層構造ゲート電極形成技術と裏面露光技術を適用したＧＯＬＤ構造多結晶シリコンＴＦＴの形成法（１）を示す断面図である。
【図４】２層構造ゲート電極形成技術と裏面露光技術を適用したＧＯＬＤ構造多結晶シリコンＴＦＴの形成法（２）を示す断面図である。
【図５】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（１）を示す断面図である。
【図６】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（２）を示す断面図である。
【図７】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（３）を示す断面図である。
【図８】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（４）を示す断面図である。
【図９】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（５）を示す断面図である。
【図１０】２層構造ゲート電極形成技術と裏面露光技術を適用した半導体表示装置（液晶ディスプレイ）の作製法（６）を示す断面図である。
【図１１】ＴａＮ膜の透過率データーを示すグラフである。
【図１２】半導体表示装置への適用例（１）を示す電子機器の概略図である。
【図１３】半導体表示装置への適用例（２）を示す電子機器の概略図である。
【図１４】半導体表示装置への適用例（３）を示す電子機器の概略図である。
【図１５】ｎチャネル型ＧＯＬＤ構造多結晶シリコンＴＦＴのシミュレーションデーター        である。
【図１６】Ｐイオン注入した場合のＳＩＭＳ分析データーである。
【符号の説明】
101 ：ガラス基板
102 ：半導体層（多結晶シリコン膜）
103 ：ゲート絶縁膜
104 ：第１層ゲート電極
105 ：第２層ゲート電極
106 ：高濃度不純物領域（ｎ＋領域又はＰ＋領域）
107 ：ネガレジストパターン
108 ：低濃度不純物領域（ｎ−領域又はＰ−領域）
109 ：低濃度不純物領域（ｎ−−領域又はＰ−−領域）
201 ：ガラス基板
202 ：半導体層（多結晶シリコン膜）
203 ：ゲート絶縁膜
204 ：第１層ゲート電極膜
205 ：第２層ゲート電極膜
206 ：レジストパターン
207 ：ドライエッチング後レジストパターン（ドライエッチングの第１ステップ処理後）
208 ：第２層ゲート電極（ドライエッチングの第１ステップ処理後）
209 ：ドライエッチング後レジストパターン（ドライエッチングの第２ステップ処理後）
210 ：第２層ゲート電極（ドライエッチングの第２ステップ処理後）
211 ：第１層ゲート電極（ドライエッチングの第２ステップ処理後）
212 ：ゲート絶縁膜（ドライエッチングの第２ステップ処理後）
213 ：高濃度不純物領域（ｎ＋領域）
214 ：ドライエッチング後レジストパターン（ドライエッチングの第３ステップ処理後）
215 ：第２層ゲート電極（ドライエッチングの第３ステップ処理後）
216 ：第１層ゲート電極（ドライエッチングの第３ステップ処理後）
217 ：ゲート絶縁膜（ドライエッチングの第３ステップ処理後）
218 ：第２層ゲート電極（ドライエッチングの第４ステップ処理後）
219 ：第１層ゲート電極（ドライエッチングの第４ステップ処理後）
220 ：ゲート絶縁膜（ドライエッチングの第４ステップ処理後）
221 ：ネガレジストパターン
222 ：低濃度不純物領域（ｎ−領域）
223 ：低濃度不純物領域（ｎ−−領域）
301 ：ガラス基板
302 ：半導体層（多結晶シリコン膜）
303 ：ゲート絶縁膜
304 ：第１層ゲート電極膜
305 ：第２層ゲート電極膜
306 ：レジストパターン
307 ：ドライエッチング後レジストパターン（ドライエッチングの第１ステップ処理後）
308 ：第２層ゲート電極（ドライエッチングの第１ステップ処理後）
309 ：ドライエッチング後レジストパターン（ドライエッチングの第２ステップ処理後）
310 ：第２層ゲート電極（ドライエッチングの第２ステップ処理後）
311 ：第１層ゲート電極（ドライエッチングの第２ステップ処理後）
312 ：ゲート絶縁膜（ドライエッチングの第２ステップ処理後）
313 ：高濃度不純物領域（ｎ＋領域）
314 ：ドライエッチング後レジストパターン（ドライエッチングの第３ステップ処理後）
315 ：第２層ゲート電極（ドライエッチングの第３ステップ処理後）
316 ：第１層ゲート電極（ドライエッチングの第３ステップ処理後）
317 ：ゲート絶縁膜（ドライエッチングの第３ステップ処理後）
318 ：第２層ゲート電極（ドライエッチングの第４ステップ処理後）
319 ：第１層ゲート電極（ドライエッチングの第４ステップ処理後）
320 ：ゲート絶縁膜（ドライエッチングの第４ステップ処理後）
321 ：ネガレジストパターン
322 ：低濃度不純物領域（ｎ−領域）
323 ：低濃度不純物領域（ｎ−−領域）
401 ：ガラス基板
402 ：下地膜
402a：第１層目の酸化窒化シリコン膜
402b：第２層目の酸化窒化シリコン膜
403 〜407 ：半導体層（多結晶シリコン膜）
408 ：ゲート絶縁膜（酸化窒化シリコン膜）
409 ：第１層ゲート電極膜（ＴａＮ膜）
410 ：第２層ゲート電極膜（Ｗ膜）
411a〜416a：レジストパターン
411b〜416b：ドライエッチング後レジストパターン（ドライエッチングの第１ステップ処理後）
411c〜416c：ドライエッチング後レジストパターン（ドライエッチングの第２ステップ処理後）
411d〜416d：ドライエッチング後レジストパターン（ドライエッチングの第３ステップ処理後）
417 〜420 ：第２層ゲート電極（ドライエッチングの第１ステップ処理後）
421 〜422 ：第２層電極（ドライエッチングの第１ステップ処理後）
423 〜426 ：第２層ゲート電極（ドライエッチングの第２ステップ処理後）
427 〜428 ：第２層電極（ドライエッチングの第２ステップ処理後）
429 〜432 ：第１層ゲート電極（ドライエッチングの第２ステップ処理後）
433 〜434 ：第１層電極（ドライエッチングの第２ステップ処理後）
435 〜439 ：高濃度不純物領域（ｎ＋領域）
440 〜443 ：第２層ゲート電極（ドライエッチングの第３ステップ処理後）
444 〜445 ：第２層電極（ドライエッチングの第３ステップ処理後）
446 〜449 ：第１層ゲート電極（ドライエッチングの第３ステップ処理後）
450 〜451 ：第１層電極（ドライエッチングの第３ステップ処理後）
452 ：ゲート絶縁膜（ドライエッチングの第３ステップ処理後）
453 〜456 ：第１層ゲート電極（ドライエッチングの第４ステップ処理後）
457 〜458 ：第１層電極（ドライエッチングの第４ステップ処理後）
459 ：ゲート絶縁膜（ドライエッチングの第４ステップ処理後）
460 〜468 ：ネガレジストパターン
469 〜473 ：低濃度不純物領域（ｎ−領域）
474 〜478 ：低濃度不純物領域（ｎ−−領域）
479 〜481 ：レジストパターン
482 ：高濃度不純物領域（p＋領域）
483 ：低濃度不純物領域（p−領域）
484 ：高濃度不純物領域（p＋領域）
485 ：低濃度不純物領域（p−領域）
486 ：第１の層間絶縁膜（酸化窒化シリコン膜）
487 ：第２の層間絶縁膜（アクリル樹脂膜）
488 〜493 ：金属配線
494 ：接続電極
495 ：ゲート配線
496 〜497 ：接続電極
498 ：画素電極（ＩＴＯ等）
501 ：ｎチャネル型ＴＦＴ
502 ：ｐチャネル型ＴＦＴ
503 ：ｎチャネル型ＴＦＴ
504 ：画素ＴＦＴ
505 ：保持容量
506 ：駆動回路
507 ：画素領域
【図１】
0005046451.tif 000002
【図２】
0005046451.tif 000003
【図３】
0005046451.tif 000004
【図４】
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【図５】
0005046451.tif 000006
【図６】
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【図７】
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【図８】
0005046451.tif 000009
【図９】
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【図１０】
0005046451.tif 000011
【図１１】
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【図１２】
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【図１３】
0005046451.tif 000014
【図１４】
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【図１５】
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【図１６】
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