(57)【特許請求の範囲】
【請求項１】
フローテイングゲート・メモリ内のフローテイングゲートを形成する方法であって、
前記フローテイングゲートは、
第１側端領域及び第２側端領域と、
第１側端領域及び第２側端領域に対してフローテイングゲートの中心方向に位置する中心領域と、を備え
前記方法は、
第１のポリシリコン材料を形成する工程と、
前記第１のポリシリコン材料上に第２のポリシリコン材料を形成する工程と、
前記中心領域で前記第１のポリシリコン材料の一部を露出するために、前記第２のポリシリコン材料の一部を取り除くと共に、前記第２のポリシリコン材料の側面部は残される工程と、
露出された第１のポリシリコン材料及び残された第２のポリシリコン材料の上に第３のポリシリコン材料を形成する工程と、を備え、
フローテイングゲートの厚さが第１及び第２側端領域の少なくとも１つから中心領域へ連続的に減少することを特徴とする方法。
【請求項２】
フローテイングゲートの中心領域についてフローテイングゲートの厚さが対称的である請求項１に記載の方法。
【請求項３】
フローテイングゲートが、
第１ポリシリコン材料を堆積する第１製造工程と、
第２ポリシリコン材料を側端領域に堆積する第２製造工程と、
第３ポリシリコン材料を堆積する第３製造工程とから形成されたことを特徴とする請求項２に記載の方法。
【請求項４】
第１及び第２側端領域が第１、第２及び第３ポリシリコン材料から形成され、そして中心領域が第１及び第３ポリシリコン材料から形成された請求項３に記載の方法。
【請求項５】
第１及び第２側端領域がピークを形成することを特徴とする請求項１に記載の方法。
【請求項６】
フローテイングゲート・メモリセル内のフローテイングゲートを形成する方法であって、
前記フローテイングゲートは、
第１側端及び第２側端と、
前記第１側端と前記第２側端に対してフローテイングゲートの中心方向に位置する中心領域とを備え、
第１側端から第２側端へ延びるように第１ポリシリコン材料を堆積する第１製造工程と、
前記第１ポリシリコン材料の第１側端近くに、前記中心領域に向ってテーパー付けられた第１の側壁、及び、第２側端近くに、前記中心領域に向ってテーパー付けられた第２の側壁を形成し、前記第１ポリシリコン材料上に第２ポリシリコン材料を堆積する第２製造工程と、
第１側端から第２側端へ延びるように少なくとも第１又は第２ポリシリコン材料上に第３ポリシリコン材料を堆積する第３製造工程と、
を有することを特徴とする方法。
【請求項７】
第３ポリシリコン材料が第２ポリシリコン層の輪郭を取るように第２ポリシリコン層上に堆積されることを特徴とする請求項６に記載の方法。
【請求項８】
フローテイングゲートの厚さが、フローテイングゲートの中心領域について対称であることを特徴とする請求項６に記載の方法。
【請求項９】
フローテイングゲート・メモリセルを形成する方法であって、
前記フローテイングゲート・メモリセルが、
基板と、
基板上に位置するソース及びドレイン領域と、
ソース及びドレイン領域上に置かれた絶縁層と、
ソース及びドレイン領域間で絶縁層上に置かれたフローテイングゲートとを有し、
フローテイングゲートが
第１側端領域及び第２側端領域と、
第１側端領域及び第２側端領域に対してフローテイングゲートの中心方向に位置する中心領域と、を備え、
前記方法は、
第１のポリシリコン材料を形成する工程と、
前記第１のポリシリコン材料上に第２のポリシリコン材料を形成する工程と、
前記中心領域で前記第１のポリシリコン材料の一部を露出するために、前記第２のポリシリコン材料の一部を取り除くと共に、前記第２のポリシリコン材料の側面部は残される工程と、
露出された第１のポリシリコン材料及び残された第２のポリシリコン材料の上に第３のポリシリコン材料を形成する工程と、を備え、
フローテイングゲートの厚さが第１及び第２側端領域の少なくとも１つから中心領域へ連続的に減少することを特徴とする方法。
【請求項１０】
フローテイングゲートの厚さがフローテイングゲートの中心領域について対称である請求項９に記載の方法。
【請求項１１】
フローテイングゲートが、
第１ホリシリコン材料を堆積する第１製造工程と、
側端領域に第２ポリシリコン材料を堆積する第２製造工程と、
第３ポリシリコン材料を堆積する第３製造工程とから形成されることを特徴とする請求項１０に記載の方法。
【請求項１２】
第１及び第２側端領域が第１、第２及び第３ポリシリコン材料から形成され、そして中心領域が第１及び第３ポリシリコン材料から形成されていることを特徴とする請求項１１に記載の方法。
【請求項１３】
第１及び第２側端領域がピークを形成することを特徴とする請求項９に記載の方法。
【請求項１４】
フローテイングゲート・メモリセルを形成する方法であって、
基板と、
基板上に位置するソース及びドレイン領域と、
ソース及びドレイン領域上に位置する絶縁層と、
ソース及びドレイン間の絶縁層上に位置するフローテイングゲートとを備え、
前記フローテイングゲートは、
第１側端及び第２側端と、
前記第１側端と前記第２側端に対してフローテイングゲートの中心方向に位置する中心領域とを備え、
フローテイングゲートが、
第１側端領域から第２側端領域に延びるように第１ポリシリコン材料を堆積する第１製造工程と、
前記第１ポリシリコン材料の第１側端の近くに、前記中心領域に向ってテーパー付けられた第１の側壁、及び、第２の側端の近くに、前記中心領域に向ってテーパー付けられた第２の側壁を形成し、前記第１ポリシリコン材料上に第２ポリシリコン材料を堆積する第２製造工程と、
第１側端から第２側端に延びるように少なくとも第１又は第２ポリシリコン材料上に第３ポリシリコン材料を堆積する第３製造工程と、から形成される
ことを特徴とする方法。
【請求項１５】
第３ポリシリコン層が第２ポリシリコン層の輪郭を取るように第２ポリシリコン層上に堆積されていることを特徴とする請求項１４に記載の方法。
【請求項１６】
フローテイングゲートの厚さが、フローテイングゲートの中心領域について対称である請求項１４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性デジタルメモリに関し、より詳細には、横方向大きさを減少した新規なフローテイングゲートを含んだフラッシュメモリに関する。
【０００２】
【従来の技術】
フラッシュＥＰＲＯＭメモリは、不揮発性記憶集積回路の一分類である。一般に、フラッシュＥＰＲＯＭはチップ上のメモリセルを電気的に消去、プログラミング、又は読出す能力を持つ。一般に、フラッシュＥＰＲＯＭはフテイングゲートと電気的接続を形成する制御ゲートとを含む。フラッシュＥＰＲＯＭはメモリセルのフローテイングゲート内の電子を容量的な方法で充電又は放電することにより動作する。フローテイングゲートは導電材料、典型的にはポリシリコンから形成されて、酸化物又は他の絶縁材料の層によりトランジスタのチャンネルから絶縁され、絶縁材料の第２層によりトランジスタのワード線又は制御ゲートから絶縁される。
【０００３】
フローテイングゲートに充電する動作はフラッシュＥＰＲＯＭについてアプログラム＠・ステップと呼ばれる。プログラムステップは、制御ゲートとソースとの間に大きい正の電圧を設定していわゆるホット電子注入により達成できる。フローテイングゲートを放電する動作はフラッシュＥＰＲＯＭについてアイレーズ＠機能と呼ばれる。消去機能はフローテイングゲートとトランジスタのソースとの間（ソース消去）又はフローテイングゲートと基板との間（チャンネル消去）のＦ−Ｎトンネルメカニズムにより典型的に実行される。
【０００４】
メモリの需要の増大に起因して、フラッシュメモリなどのメモリ装置の大きさをさらに減少する必要性がある。メモリ装置のセルサイズを減少すると性能が増大し電力消費が減少する。
【０００５】
減少した大きさを持ったいくつかの装置が開発されている。このような装置の１つは「微細ＨＳＧによるホーン形状フローテイングゲートを使用した高結合比のＡ低電圧動作フラッシュメモリセル」、キタムラ等＠、１９９８年シンポジウムＶＬＳＩ技術論文抄録に記載されるものがある。減少したセルサイズを持った他のメモリ装置の例は、「１ＧＢフラッシュメモリのための０．１８−Ｆｍ幅隔離を有するＡ０．２４−Ｆｍセル工程及び３Ｄインタポリイ誘電体層」、コバヤシ等＠、ＩＥＥＥ９７−２７５（１９９７）に記載されるものがある。
【０００６】
【発明が解決しようとする課題】
メモリセルの大きさを減少すると、メモリセルはトンネル酸化層を劣化する過大なフローテイングゲートやフローテイングゲートの製造の際に形成される中間構造を含む欠点を持ったメモリセルとなる。フローテイングゲートに鋭角な端を形成すると電荷の漏れを発生する。
【０００７】
【課題を解決するための手段】
本発明の実施の形態は、フローテイングゲートが第１側端領域と第２側端領域を含むフローテイングゲート・メモリセルを提供する。第１側端領域と第２側端領域に関してフローテイングゲートの中央方向に中央領域が位置する。フローテイングゲートの厚さが連続的に少なくとも１つの第１又は第２側端領域から中央領域へと減少する。
【０００８】
本発明の別の実施の形態は、フローテイングゲート・メモリセルのフローテイングゲートを提供する。フローテイングゲートは、第１側端から第２側端へと延びるため第１製造ステップで堆積された第１ポリシリコン材料を含む。第１側端の近くに第１テーパー付けられた側壁を形成するため及び第２側端近くに第２テーパー付けられた側壁を形成するために第１ポリシリコン材料上に第２ポリシリコン材料が堆積される。第３ポリシリコン材料が、第１側端から第２側端へ延びるように少なくとも第１又は第２ポリシリコン材料を覆うように第３製造ステップにおいて堆積される。
【０００９】
実施の形態のいずれに関して、フローテイングゲートの中央領域について実質的に対称となるようにフローテイングゲートの厚さに変化が与えられる。厚さの対称的な分布が、最大厚さを有する側端に関して中央に位置する最小厚さを有するフローテイングゲートを構成することができる三次元輪郭を可能にする。
【００１０】
上記の実施の形態の別の変形は、第１製造ステップで第１ポリシリコン材料、第２製造ステップで側端領域に堆積された第２ポリシリコン材料と、第３製造ステップで堆積された第３ポリシリコンとから形成されるフローテイングゲートを提供する。さらに説明されるように、第３ポリシリコン材料は第１及び第２ステップで堆積されたポリシリコン材料から形成された輪郭を改変するように堆積できる。
【００１１】
上記実施の形態の他の変形は、第１、第２及び第３ポリシリコン材料から形成されるべき第１及び第２側端領域と、第１及び第３ポリシリコン材料から掲載されるべき中央領域とを提供することができる。
【００１２】
上記実施の形態の他の変形は、それぞれが下の基板から離れた上表面にわたって均一の厚さを持つ第１及び第２側端領域を提供することができる。第１及び第２側端領域はピークとしても形成できる。
【００１３】
上記実施の形態のフローテイングゲートは、フローテイングゲート・メモリセル内に提供される。ここでフローテイングゲート・メモリセルは、基板と、基板上に配置されたソース及びドレイン領域と、ソース及びドレイン領域上に配された絶縁層と、ソース及びドレイン領域間の絶縁層上に配されたフローテイングゲートとを有する。
【００１４】
本発明はまた、フローテイングゲート・メモリセル内で使用されるための輪郭付けられたフローテイングゲートを形成する方法に関する。この方法の１つの実施の形態は、第１整列構造と第２整列構造との間にポリシリコン構造を形成し、ここでポリシリコン構造は第１整列構造に近い第１側端領域及び第２整列構造に近い第２側端領域において最大厚さを有し、そしてポリシリコン構造は第１側端領域と第２側端領域との間に位置する中央領域に最小厚さをゆうする。方法はさらに、ポリシリコン層がポリシリコン構造の輪郭を取るようにポリシリコン構造上のポリシリコン層を形成することを含む。
【００１５】
方法はさらに、基板上に第１ポリシリコン層を堆積し、そして第１側端領域と第２側端領域とにおいて最大の厚さを第２ポリシリコン層が有するように第１ポリシリコン層上に第２ポリシリコン層を堆積することにより、第１整列構造と第２整列構造との間のポリシリコン構造を形成することを含む。
【００１６】
別の実施の形態では、第１及び第２整列構造間の輪郭付けられたフローテイングゲートの下にある基板上に第１ポリシリコン層を堆積し、そして第１整列構造、第２整列構造、及び第１ポリシリコン層により定義されたトポグラフイ上に第２ポリシリコン層を形成することを含む方法が提供される。この方法はさらに、トポグラフイ上に第２ポリシリコン層を堆積した後に第１及び第２整列構造から第２ポリシリコン層を取除き、そして第３ポリシリコン層が第２層の輪郭を取るように第２ポリシコン上に第３ポリシリコン層を形成することを含む。
【００１７】
方法はさらに、中心領域から第２ポリシリコン層の一部を除去することによりポリシリコン構造を形成することを含む。
【００１８】
本発明の別の実施の形態は、中心領域から第２ポリシリコン層の一部を除去するためのプロセスにおいて、第１ポリシリコン層の一部を除去することによりポリシリコン構造を形成することを含む。
【００１９】
本発明の別の実施の形態は、第１側端領域と第２側端領域において最大の厚さを有する傾斜された厚さを第２ポリシリコン層の残余部分が有するように、中心領域から第２ポリシリコンの一部を除去することによりポリシリコン構造を形成することを含む。
【００２０】
上記実施の形態の変形はさらに、最小の厚さを有するフローテイングゲートの中心方向の領域を定義する輪郭付けられた窪みを形成するためにポリシリコン構造の中心領域から第２ポリシリコン層の一部を除去することにより第１ポシリコン構造を形成することを含む。
【００２１】
本発明の実施の形態はまた、基板を提供し、基板上にソース及びドレイン領域を形成し、そしてソース及びドレイン領域上に絶縁層を堆積することによりフローテイングゲート・メモリセルを形成することを含む。この方法は、ソースとドレイン領域間の絶縁層上に配置された輪郭付けられたフローテイングゲートを形成することを含む。フローテイングゲートは上述した方法により形成される。
【００２２】
【発明の実施の形態】
本発明は、フローテイングゲートを三次元結合表面に組込むことにより、減少された横方向大きさを与えるフラッシュメモリセル設計に関する。輪郭付けられた結合表面は、横方向にわたって厚さが変化するようにフローテイングゲートを形成するために材料を製造することで作られる。フローテイングゲートは製造工程により形付けられる。
【００２３】
本発明の実施の形態は、少なくとも２つのポリシリコン層により定義された輪郭を有する底ポリシリコン構造から形成されるフローテイングゲートを提供する。輪郭は、フローテイングゲートの側端で最大の厚さを有し、そしてフローテイングゲートの中心方向の屈曲で最小の厚さを有する。別のポリシリコン層が、底ポリシリコン構造の輪郭を取る底ポリシリコン構造上に堆積される。フローテイングゲートを形成するために使用されるポリシリコン層のそれぞれは、別個の製造工程において堆積できる。底ポリシリコン構造は第１及び第２ポリシリコン層を順次に堆積し、そしてフローテイングゲートの側端において側壁を形成するために第２ポリシリコン層の一部を除去することにより形成できる。フローテイングゲートの下で基板に接する第１ポリシリコン層の一部は屈曲部又は最小厚さ領域を形成するために除去できる。
【００２４】
本発明の一実施例において、フローテイングゲートの厚さはフローテイングゲートの中心付近の最小厚さ領域からフローテイングゲートの側端へ連続的に増加する。フローテイングゲートは各側端において同じ厚さを有する領域を有することができる。代替的に、フローテイングゲートの厚さは側端におけるピークまで連続的に増加することができる。ここで連続的に増加するということは、結合表面上の横位置が側端又は側端領域の近くになるにつれて結合表面の厚さは常に増加することを意味する。しかし、増加率は常に線形である必要ないことに注意する。本発明の実施の形態で得られた構造は、制御ゲートとの結合比を増加する三次元結合表面を形成する。
【００２５】
後に詳細に説明されるように、本発明のフローテイングゲートの使用により、より大きな大きさを持った業界で知られている他のフラッシュＥＰＲＯＭメモリセルと匹敵する性能の小さなメモリセルを提供できるという重要な利点を提供する。とりわけ、本発明のメモリセルは製造するのに安価で、そしてフローテイングゲートからの電荷の漏れを防止する点に利点が有る。
【００２６】
図１は、本発明によるメモリセルを示すもので、メモリアレイ又はフラッシュＥＰＲＯＭ装置を形成するために列が揃っている。列内のメモリセルは半導体基板１００を共有する。半導体基板１００の特定の設計又は構成はメモリ装置のアーキテクチュアに依存して変化できる。例えば、図４に示すソース−ドレイン−ソース構成については、半導体基板１００は図１に示すようにｐタイプであってもよい。基板１００上にｎ＋タイプソース１１４とｎ＋タイプドレイン領域１１５が分布されてもよい。好ましくは、ここで酸化物構造１２６として示される複数の整列構造が、基板１００の酸化領域１２７上で個別にカプセル化される。複数のフローテイングゲート１２０が酸化構造１２６間に各フローテイングゲート１２０が基板１００の対応するチャンネル領域上に位置するように形成される。好ましくは、フローテイングゲート１２０は第１及び第２側端１１１及び１１３において酸化物構造１２６と接する。トンネル酸化層１０３などの絶縁層が基板１００、フローテイングゲート１２０、そして多分酸化構造物１２６を分離することができる。好ましくは、ソース及びドレイン領域１１４及び１１５はそれぞれ酸化構造１２６の下に実質的に位置する。
【００２７】
フローテイングゲート１２０は方向矢印１３５に示されるような横のワード線方向に延びている。ビット線方向に整列して紙中に延びる追加のフローテイングゲートは図示されていない。各フローテイングゲート１２０は、１又は複数の領域で酸化物構造１２６の垂直厚さよりも大きい垂直厚さを持つポリシコン体から形成される。後で詳述するように、フローテイングゲート１２０は第１側端１２２と第２側端１２４との間に延びた基本構造１２５から形成される。窪んだ結合表面を有する上部分１１５が基本構造１２５上に形成され、フローテイングゲート１２０の全体厚さが側端１２２、１２４の近くで最大となり、そして中心領域で最小となっている。好ましくは、フローテイングゲートの厚さは第１及び第２側端１２２、１２４に近い領域から中心領域内に位置する中心ベース線１１８の最小厚さまで連続的に減少する。フローテイングゲート１２０の厚さは中心ベース線１１８に関して対称であることが好ましいが、この実施の形態の変形例はフロテイングゲート１２０の最小厚さを中心からオフセットされたベース線に設ける。図２Ａに示されるような１つの実施の形態においては、三つ又はそれ以上のポリシリコン層が基本構造と輪郭付けられた上部分に用いられる。
【００２８】
図示するように、メモリセル１００は酸化構造１２６とフローテイングゲート１２０の上に堆積されたポリシリコン間誘電体層１０８をさらに含んでも良い。ポリシリコンの第３層１５０はポリシリコン間誘電体層１０８上に堆積されてワード線制御ゲートを形成する。フローテイングゲート１２０と酸化物構造１２６のそれぞれの形状の結果として、ポリシリコン間誘電体上のポリシリコン層の堆積は、酸化層とフローテイングゲート上に整列したトレンチを形成する。
【００２９】
本発明の１つの利点は、増大した結合表面を持つフローテイングゲートを提供することである。結合表面の増加はフローテイングゲートと制御ゲート間の結合比に直接に相関関係を有し、そしてフローテイングゲートが基板１００上のより少ない面積を占領することを可能にし、これによりメモリセルの全体の大きさを減少する。さらに、フラッシュＥＰＲＯＭの動作電圧を減少でき、そして回路を簡潔にできる。フローテイングゲートの大きさを減少することの別の利点は、本発明はソース／ドレイン拡散領域と垂直方向に重なる拡大したポリウイング又は横方向に延びたフローテイングゲートを含むフローテイングゲート構造を回避できることである。このようにして、本発明のセル構造はセルがプログラムされている最中のドレイン結合比とドレイン漏れを減少できる。同様にして、本発明のセル構造はＦ−Ｎ消去動作中のソース結合比を減少できる。
【００３０】
本発明に用いられるフローテイングゲート設計を以下に詳細に説明する。図２Ａは本発明によるフロテーテイングゲート２２０の第１の実施の形態を示す。この実施の形態において、第１ポリシリコン層が第１製造工程で堆積されて第１側端２２２から第２側端２２４に延びるベース２０５を形成する。第２ポリシリコン層が第１側端２２２と第２側端２２４に近い第１ポリシリコン層上の分離された領域に堆積されて、それぞれの側端に近いテーパー付けられた側壁を形成する。第３ポリシリコン層が第１及び第２ポリシリコン層により形成された構造上に堆積されて、第１及び第２側端２２２及び２２４間に延びた輪郭付けられたけ都合表面２２５を形成する。
【００３１】
図２Ａに示すように、フローテイングゲート２２０は左から右に移るにつれて三つの領域に分割でき、第１側端領域２０１、第２側端領域２０３、及び側端領域２０１及び２０３に関してフローテイングゲートの中心に横方向に位置する中心領域２０２とを有する。図２Ａの実施の形態において、中心領域２０２の厚さはポリシリコンの第１層とポリシリコンの第３層とを含む。側端領域２１１及び２１３の厚さはポリシリコンの第１、第２及び第３層を含む。
【００３２】
１つの実施の形態において、ベース構造２０５の厚さは、最小厚さ領域２６４を有する輪郭付けられた窪み２６２を一部に与えるために変化する。ベース２０５の変化する厚さはフローテイングゲート２２０の中心に位置するフローテイングゲートの窪みの屈曲を形成する。第２ポリシリコン層により形成されたテーパー付けられた側壁２１５、２１５’は、第１ポリシリコン層上で最大そして頂点又は第１及び第２側端２２２、２２４上のフローテイングゲートの表面で最小な横方向の長さで定義される。第３ポリシリコン層が第１及び第２ポリシリコン層上に堆積されて側端２２２、２２４間に延びて、ベース構造２０５の輪郭付けられた窪み２６２の中に入る。第３ポリシリコン層はポリシリコンの第１及び第２層により形成されたポリシコン構造の輪郭を取る。このようにして、フローテイングゲート２２０の厚さが中心領域から第１及び第２側端領域２０１及び２０３へと連続的に増加するように、第１、第２、第３ポリシリコン層が結合される。結果として得られる結合表面２２５は、屈曲領域と各側端領域との間の厚さプロフアイルの傾きが０と９０度の間にあるフローテイングゲート２２０の厚さプロフアイルにより定義される。
【００３３】
図２Ａにおいて、側端領域２０１及び２０３は、下の基板と平行な台地２８０を形成するために相対的に均一な厚さを有するように第３ポリシリコン層により形成しても良い。第３ポリシリコン層はまた第２ポリシリコン層の側壁と第１ポリシリコン層の窪みにより定義される輪郭を持った内部表面２８２を形成する。フローテイングゲートは基板１００に垂直な各酸化物構造への境界表面２８４を含む。好ましくは、台地２８０と内部表面２８２の接合点は９０度より小さい角度を形成する。一実施の形態において、各台地２８０と境界表面２８４は９０度角度を形成してもよい。
【００３４】
図２Ｂは本発明によるフローテイングゲートの第２実施の形態を示し、このフローテイングゲートには尖った又はピーク状の側端が設けられている。図示のように、フローテイングゲート２２０の厚さが最小の厚さ２６４’から第１及び第２側端２１７及び２１９へ連続的に増加するように、第１、第２及び第３ポリシリコン層が組合せられる。結果として得られる結合表面２２５’は、最小厚さ領域２６４及び側端２２２、２２４のそれぞれとの間の厚さプロフアイルの傾きが０と９０度の間の範囲であるフローテイングゲート２２０の厚さプロフアイルにより定義される。厚さプロフアイルは第１及び第２側端の間のフローテイングゲートの結合長を拡大するために結合表面を輪郭付ける。
【００３５】
図２Ｃは、フローテイングゲートが輪郭付けられた結合表面を有する他の実施の形態を示す。この実施の形態では第１ポリシリコン層が第１製造工程で堆積されて、第１側端２２２から第２側端２２４へ延びるベース構造２０５を形成する。第２ポリシリコン層が第１ポリシリコン層上で第１及び第２側端２２２及び２２４の間に連続的に延びるように堆積される。第２ポリシリコン層が堆積されて、各側端の近くに最大厚さの領域をそしてフローテイングゲートの中心領域上に最小厚さの領域２６４”を形成する。第２ポリシリコン層の結果として得られるトポグラフイは、第２ポリシリコン層のある厚さが連続してベース２０５上を延び、それぞれの側端２２２及び２２４の近くにテーパー付けられた側壁２１５、２１５’を形成する。第３ポリシリコン層が第２ポリシリコン層上に堆積されて、第１及び第２側端２２２及び２２４の間に延びる輪郭付けられた結合表面２２５”を形成する。図２Ｃの実施の形態において、ポリシリコンの第１層が第１及び第２側端２２２及び２２４の間に実質的に均一な厚さを有する。
【００３６】
図３Ａないし３Ｉは本発明によるメモリセル、より詳細にはフローテイングゲートの配列、を製造するための第１実施の形態である。図３Ａに示すように、相対的に薄いトンネル酸化層３０３が基板３００上に好ましくは約１００オングストロームの厚さに成長される。図４に示されるような実施の形態において、基板はｐタイプ基板を含む。次に、第１ポリシリコン層３０４などのフローテイングゲートを形成するための導電層がトンネル酸化層３０３上に堆積される。窒化シリコン（Ｓｉ3Ｎ4）などの材料からなる絶縁又はマスキング層３０６が第１ポリシリコン層３０４上に順次に堆積される。マスキング層３０６は低圧化学蒸着（ＬＰＣＶＤ）又はプラズマ増強化学蒸着（ＰＥＣＶＤ）によりトンネル酸化層３０３上に形成できる。
【００３７】
図３Ｂに示すように、第１ポリシリコン層３０４とマスキング層３０６は食刻除去されて基板３００上で離間したポリシリコン−窒化物柱３３０のパターンを形成する。好ましくは、柱３３０はホトマスキング工程により定義される。この工程において、ドーパントが柱３３０の間の拡散領域３１４及び３１５を作るために使用できる。これは化学又は他の同様な工程も使用できるが、通常のイオン注入方法を使用して実施してもよい。砒素（Ａｓ）などの拡散領域を作るために使用されるドーパントが基板３００内に注入される。
【００３８】
図３Ｃは、個々のポリシリコン−窒化物柱３３０の間に堆積された酸化物構造３２６を示す。次に、ポリシリコン−窒化物柱３３０と酸化層３２６が好ましくは化学的機械的研磨手段（ＣＭＰ）により平面化される。平面化は酸化物構造３２６を水平面に対して柱３３０のマスキング層３０６と同一平面にする。酸化物構造３２６とマスキング層３０６を平面化する別の方法は、マスキング層３０６と同一平面になるように酸化物構造を食刻することを含む。酸化物構造３２６はポリシリコン層３０４を電子漏れから絶縁する役割を行ない、一方またその後のポリシリコン堆積（図３Ｄに示す）の高さを決定する整列構造を提供する。このようにして、酸化物構造３２６の高さはフローテイングゲート全体の高さを決定するのに使用できる。酸化物構造３２６は、ＬＰＣＦＤ、ＰＥＣＶＤ、及び高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）を含む数多い方法により基板３００上に堆積できる。
【００３９】
図３Ｄに示すように、マスキング層３０６が柱３３０から湿式食刻工程により除去されて、酸化物構造３２６間に第１ポリシリコン層３０４を露呈する。結果として得られた構造はステップ・トポグラフイを有し、追加のポリシリコン層のその後の堆積に対する整列構造を形成する。
【００４０】
次に、図３Ｅは第１ポリシリコン層３０４と酸化物３２６上に堆積されたポリシリコン３２４の第２層を示す。第２ポリシリコン層３２４は酸化物構造３２６と第１ポリシリコン層３０４上に連続的に延びている。整列のために酸化物構造３２６を使用して第１及び第２ポリシリコン層３０４及び３２４の厚さがフローテイングゲートの側端において最も厚くなる。第２ポリシリコン層３２４がその後に堆積される第３ポリシリコン層のためのフローテイングゲートの輪郭を形成するのに使用できる。図３Ｅは第２ポリシリコン層３２４が鋭角９０度を形成するように堆積されているけれど、第２ポリシリコン層３２４はより丸い角を形成するために堆積できる。丸い角は第２ポリシリコン層３２４をその厚さが第１ポリシリコン層３０４と酸化物構造３２６のトポグラフイと一致するようによりゆっくりと混ざる態様で堆積することにより形成される。
【００４１】
図３Ｆに示すように、第２ポリシリコン層３２４は酸化層３２６の頂上から好ましくは化学的機械的研磨（ＣＭＰ）工程により除去される。代替的に、もし薄膜が第２ポリシリコン層３２４から第１ポリシリコン層を分離するために使用されると第２ポリシリコン層３２４は食刻で除去できる。第２ポリシリコン層３２４は酸化構造物３２６の近くに厚さを延ばした端３３４を上げている。好ましくは、酸化構造物３２６により定義された空間は矩形状の窪みである。
【００４２】
図３Ｇは、ポリシリコン３０４の第１層の一部と同じく、酸化物構造３２６間に傾斜付けられた空洞を形成するために除去されたポリシリコンの第２層３２４の残存部分を示す。好ましくは、ポリシリコンの第１層３０４と第２層３２４はスペーサー食刻により同時的に除去される。中間のフローテイングゲート構造が酸化物構造３２６の間に形成され、各酸化物構造３２６の近くで離間して対向するテーパー付けられた側壁３３２を持ったポリシリコンの第１層３０４により形成されたベースを有する。
【００４３】
図３Ｈは酸化層３２６上に堆積された第３ポリシコン層３２７を示す。第３ポリシリコン層３２７は第２及び第１ポリシリコン層３２４及び３０４上に堆積される。好ましい製造方法において、第３ポリシリコン層３２７は酸化物構造３２６上にも堆積される。酸化物構造３２６の対の間に、第３ポリシリコン層３２７が第１及び第２ポリシリコン層３０４及び３２４により形成された形状にそって傾斜される。このようにして、第３ポリシリコン層３２７の堆積により鋭い角や角度を回避できる。
【００４４】
図３Ｉに示されるように、別のＣＭＰ工程が酸化物構造３２６の頂上表面に対して行なわれ、そこから第３ポリシリコン層３２７が除去される。代替的に、もし薄膜がポリシリコンの第３層３２７からポリシリコンの第２層３２４を分離するために使用されると第３ポリシリコン層３２７をドライ食刻で除去できる。
【００４５】
図３Ｊは、ポリシリコン構造が酸化物構造３２６を越えて垂直に延びるようにするため、酸化物構造３２６部分的に除去した様子を示す。酸化物構造の一部はデイッピング工程により除去できる。結果として得られたフローテイングゲートにおいて、酸化物構造３２６に近い側端の厚みはフローテイングゲートの他よりも大きい。フローテイングゲートの厚さはフローテイングゲートの中心領域まで連続的に減少する。
【００４６】
図３Ｋに示すように、ポリシリコン間誘電体層３０８が第３ポリシリコン３２７と近くの酸化構造物３２６とを覆うように堆積される。好ましいポリシリコン間誘電体材料はＯＮＯである。ＳｉＯ2などの他の材料もふさわしい。一実施の形態において、ＯＮＯ層はＣＶＤにより堆積された高温度酸化物、ＣＶＤ窒化物、及びＣＶＤにより堆積された他の高温酸化物を含む。例示的な実施の形態においては、第１酸化層の厚さは６２オングストローム、窒化物層の厚さは６２オングストローム、そして底の酸化層の厚さは４５オングストロームである。第２誘電体層の堆積の後に、結合して制御ゲートを形成する第２ポリシリコン層４２７及びＷＳＩx４７４の堆積が続く。
【００４７】
図３Ｌは、ワード線ゲート制御として堆積されたポリシリコンの第４層３６０を示す。本発明の方法により形成されたフローテイングゲートは、技術分野において知られている技術を使用してメモリを形成するために制御ゲートと組合せられる。
【００４８】
図４は、本発明によるフラッシユＥＰＲＯＭ回路のドレイン−ソース−ドレイン構成を示す。回路は、第１ローカルビット線４１０及び第２ローカルビット線４１１を含む。第１及び第２ローカルビット線４１０、４１１は以下に説明するような埋め込み拡散導体により構成される。埋め込み拡散により構成されるローカル仮想接地線４１２も含む。複数のフローテイングゲート、ドレイン及びソースはローカルビット線４１０、４１１及びローカル仮想接地線４１２に接続される。複数のトランジスタのソースはローカル仮想接地線４１２に結合される。一般に４１３で示すトランジスタの第１列のドレインは第１ローカルビット線４１０に結合され、そして一般に４１４で示すトランジスタの第２列のドレインは第２ローカルビット線４１１に結合される。フローテイングゲートトランジスタのゲートはワード線ＷＬ0からＷＬNに結合され、ここで各ワード線（例えばＷＬ1）は第２列４１４のトランジスタ（例えば、トランジスタ４１６）のゲートに接続される。従って、トランジスタ４１５及び４１６は、共有ソース拡散を持った１つの２トランジスタセルとみなすことができる。
【００４９】
図４に示すように、第１グローバルビット線４１７及び第２グローバルビット線４１８が、各ドレイン−ソース−ドレインブロックと関連付けられる。第１グローバルビット線４１７は金属−拡散接点４２０を介して上ブロック選択トランジスタ４１９のソースに結合している。同様にして、第２ビット線４１８は金属−拡散接点４２２を介して上ブロック選択トランジスタ４２１のソースに結合している。上ブロック選択トランジスタ４１９、４２１のドレインはそれぞれ第１及び第２ローカルビット線４１０及び４１１に結合している。上ブロック選択トランジスタ４１９、４２１のゲートは線４２３上の上ブロック選択信号ＴＢＳＥＬにより制御される。
【００５０】
ローカル仮想接地線４１２は底ブロック選択トランジスタ４２５を介して導線４２４を横断して仮想接地端子に結合される。底ブロック選択トランジスタ４２５のドレインはローカル仮想接地線４１２に結合される。底ブロック選択トランジスタ４２５のソースは導線４２４に結合される。底ブロック選択トランジスタ４２５のゲートは線４２６を横切る底ブロック選択信号ＢＢＳＥＬにより制御される。好ましいシステムにおいては、導線４２４は埋め込まれた拡散導体で、配列を通じて水平に動かされた位置の金属−拡散接点まで延びて、垂直金属仮想接地バスへの接点を提供する。
【００５１】
グローバルビット線は、配列を通じて垂直にそれぞれ列選択トランジスタ４２７、４２８まで延び、これらを介して選択されたグローバルビット線がセンスアンプ及びプログラムデータ回路（図示しない）に結合される。このようにして、列選択トランジスタ４２７のソースはグローバルビット線４１７に結合され、列選択トランジスタ４２７のゲートは列デコード信号Ｙ1に結合され、そして列選択トランジスタ４２７のドレインは導線４２９に結合されている。
【００５２】
他のメモリ配列装置アーキテクチュアも本発明に使用できる。例えば、チャングへの米国特許第５，６９６，０１９号は、１つ又は複数のビット線を共有する複数のメモリの列を含んだ本発明に適したメモリ装置アーキテクチュアを開示している。このアーキテクチュアは、セルの各列が単一の埋め込まれた拡散ローカルソース線を有するソース・ドレインセル構成に基づいている。トレンチ酸化物などの絶縁構造はセルの各列間に位置している。
【００５３】
メモリセル動作は、いくつかの方法の１つにより達成できる。この実施の形態において、メモリセルは制御ゲートに第１正電圧値を埋め込まれたドレイン拡散に第２正電圧バルブを与えて、一方埋め込まれたｎタイプソース拡散をゼロボルトにすることによりプログラムされる。これらの条件下において、電子は荷電帯から導電帯へトンネルでき、荷電帯に自由正孔を残す。制御ゲートの電圧は電子をフローテイングゲート方向に引き寄せる。電子はドレイン拡散と制御ゲート間の強い垂直な電場により加速されて、トンネリング誘電体層１０６（図１に示される）を介してフローテイングゲート１２０（図１）中に注入されるのに十分な「ホット」電子になる。
【００５４】
消去はフローテイングゲートから埋め込まれたｎタイプソース拡散領域へＦ−Ｎトンネリングにより達成される。消去時、負電圧が制御ゲートに印加され、正電圧がソース拡散に印加され、そしてドレインは浮かされる。この結果、フローテイングゲートからソース側への電子のＦ−Ｎトンネリング消去が起こる。
【００５５】
他の変形例において、Ｆ−Ｎトンネリング・プログラミング（フローテイングゲートからドレイン側へＦ−Ｎトンネリングを介しての電子トンネリング）及びチャンネル消去（チャンネルからフローテイングゲートへのＦ−Ｎトンネリングを介しての電子）が使用できる。さらに、メモリセルはＦ−Ｎトンネリング・プログラミング（チャンネルからフローテイングゲートへＦ−Ｎトンネリングを介しての電子）とＦ−Ｎチャンネル消去（フローテイングゲートからチャンネルへのＦ−Ｎトンネリングによる電子）も使用できる。
【００５６】
読取りは、ドレイン拡散に正電圧をそして制御電圧に正電圧を与え、ソースをゼロボルトにすることにより達成できる。フローテイングゲートが荷電されていると、読取り中にｎチャンネルトランジスタを導電にするためのしきい値電圧が制御ゲートに印加されている電圧以下に減少する。従って、読取り動作中に、荷電されたトランジスタは導電せず、そして荷電されていないトランジスタは導電する。セルの非導電状態は検出回路の極性に応じて２進値１又は０として解釈される。
【００５７】
プログラミング、消去、及び／又は読取り動作に必要な電圧は、一部はメモリセルの制御ゲートとフローテイングゲートの間の結合比に依存する。フローテイングゲートを横断する電圧は次式により特徴付けられる。
【００５８】
ＶFG＝ＶCG［ＣCR／（ＣCR＋ＣK）］
上式で、ＣCRはフローテイングゲートと制御ゲートとの間の容量的結合比である。フアクターＣKは、プログラミング、消去、又は読取りのためにトンネル酸化層２０６を横断するフローテイングゲートの容量的結合をあらわす。上式において、フローテイングゲートと制御ゲート間の結合比が高ければ高いほど、制御ゲートを横断する電圧と比較してフローテイングゲートを横断する電圧がより等しくなる。このように、フローテイングゲートと制御ゲート間の結合比の増加は、プログラミング、消去、又は読取りを行なうために必要な電圧を減少する。
【００５９】
従来技術のいくつかのメモリ装置は、制御ゲートとフローテイングゲート間の結合比を増加するためにより大きな結合表面を有するフローテイングゲートを提供する。従来はこれは基板上のフローテイングゲートの横方向の大きさを増大することにより達成していた。このように、従来技術のフローテイングゲートはメモリ配列装置に割当てられた面積の大きなパーセンテージを占めている。これに対して、本発明は減少された横方向の大きさを有する匹敵するフローテイングゲートを提供する。特に、本発明は減少された横方向の大きさを持つが制御ゲートとフローテイングゲート間に同じ又は増加した結合比を有するフローテイングゲートを提供する。
【００６０】
以上の本発明の好ましい実施の形態の説明は例示と説明のために行なわれた。本発明を開示された正確な形に限定する意図はない。当業者には明かなように多くの修正や変形がある。本発明の範囲は特許の請求の範囲の記載とその均等物により画定される。
【図面の簡単な説明】
【図１】  本発明によるメモリセルを示す図。
【図２Ａ】  本発明の実施の形態によるフローテイングゲートを示す図。
【図２Ｂ】  別の実施の形態による傾斜した厚さを有する側端を含むフローテイングゲートを示す図。
【図２Ｃ】  本発明の別の実施の形態による少なくと３つのポリシリコン層を含むフローテイングゲートにわたって延びた１つの厚さを含むフローテイングゲートを示す図。
【図３Ａ】  図３Ａないし３Ｉは本発明によるメモリセルを製造する方法の実施の形態を示す図であり、図３Ａは基板上に成長されたトンネル酸化層、ポリシリコン層、及びマスキング層を有する半導体構造を示す図。
【図３Ｂ】  列のパターンを形成するために食刻されたポリシリコン層及びマスキング層を示す図。
【図３Ｃ】  各列が酸化物構造と接するように列の間に堆積された酸化物構造を示す図。
【図３Ｄ】  酸化物構造とポリシリコン層との間にステップ・トモグラフイを作るために除去されたマスキング層を示す図。
【図３Ｅ】  列と酸化物構造を含むステップ・トモグラフイ上に堆積された第２ポリシリコン層を示す図。
【図３Ｆ】  酸化物構造の上の第２ポリシリコン層の全てを選択的に除去するため食刻された第２ポリシコン層を示す図。
【図３Ｇ】  第２ポリシリコン層の更なる食刻を示す図。
【図３Ｈ】  第３ポシリコン層の堆積を示す図。
【図３Ｉ】  第３ポリシリコン層の食刻を示す図。
【図３Ｊ】  酸化物構造の上表面を短くするためそして組合せられたポリシリコン層の上部分に輪郭付けられた頂上又は結合表面を形成するために除去された酸化物構造を示す図。
【図３Ｋ】  酸化物構造とポリシリコン層の上に堆積された誘電体層を示す図。
【図３Ｌ】  誘電体層上の別のポリシリコン層の堆積を有するメモリセルの完成を示す図。
【図４】    本発明を使用することのできる不揮発性メモリ装置の回路図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図４】
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