(57)【特許請求の範囲】
【請求項１】
ビット線に各ドレイン電極がそれぞれスイッチを介して接続可能に構成された複数のメモリセルからなる複数のメモリセル群と、
前記複数のメモリセル群毎に設けられ、前記複数のメモリセルの中で、いずれかのメモリセルがワード選択されると、対応するメモリセル群における複数のメモリセルの各ソース電極に電源電圧を印加する電源電圧印加回路と、
前記ビット線を選択するための選択トランジスタと、
前記選択トランジスタを介して前記ビット線に接続されたデータ読み出し線と、
前記データ読み出し線を介して、前記メモリセルから供給される電流を検知することで、ワード選択された前記メモリセルに書き込まれたデータを読み出す読み出し回路と、を具備し、前記各メモリセル群における複数のメモリセルの個数は、前記複数のメモリセルの中、ワード選択されていないメモリセルのオフリーク電流の総和により前記読み出し回路の誤動作が起きないように設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記読み出し回路は、基準電圧がゲート入力される第１のトランジスタと、
前記第１のトランジスタと直列接続され、そのソース電極が電源電圧に接続された第２のトランジスタと、
前記第１のトランジスタに直列接続され、そのソース電極が接地電圧に接続され、そのゲート電極に前記電源電圧が印加された第３のトランジスタと、を具備し、前記第１のトランジスタと前記第２のトランジスタの交点から読み出し結果が出力されることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に詳しく言えば、メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出す際の誤読み出しを抑止するＲＯＭの読み出し回路に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の構成について図面を参照しながら説明する。
【０００３】
図２は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【０００４】
即ち、複数個のメモリセル（本実施形態では、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介してビット線ＢＬ１に接続可能に形成されている。尚、図２では、ビット線ＢＬ１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【０００５】
また、ソース電極側は、常に電源電圧ＶDDが印加されている。そして、前記各メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されている。
【０００６】
更に、前記ビット線ＢＬ１・・等は、それぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソース電極に接続され、当該選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ドレイン電極を介してデータ読み出し線１に接続されている。
【０００７】
２は、前記データ読み出し線１に接続される読み出し回路で、当該読み出し回路２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１のゲート電極に基準電圧（ＶREF）を供給するためのＰチャネル型ＭＯＳトランジスタＭ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続されている。
【０００８】
更に、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート電極には回路内部で作られたクロック（ＣＬＫ）信号が反転された／ＣＬＫ信号が供給されている。
【０００９】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交点から各メモリセルからの読み出し結果が出力（ＯＵＴ）される。
【００１０】
このようなメモリセルの電流を検知する読み出し方式の利点は、高速化が図れ、読み出しスピードがビット線の容量に大きく依存しないため、大容量化が可能になるということである。
【００１１】
【発明が解決しようとする課題】
ここで、前記半導体記憶装置の構成において、各メモリセルのソース電極には常に電源電圧ＶDDが印加されている。このため、ビット線ＢＬ１・・・等に接続される各トランジスタのオフリーク電流の総和により、前記読み出し回路２が誤動作する可能性がある。即ち、メモリセルのトランジスタは、チャネル長（ＧＬ）が最小デザインルール（またはメモリセル部内に特殊ルールを用いた場合は、最小ＧＬ以下）を用いるためである。
【００１２】
このオフリーク電流による誤動作について、メモリセルＭ１１に書き込まれた「０」データを読み出す場合を例にして説明すると、例えば、当該メモリセルＭ１１に「０」データが書き込まれている（図２に示すように前記スイッチＳＷ１１によりメモリセルＭ１１のドレイン電極とビット線ＢＬ１とが接続されていない）状態で、他のメモリセルＭ１２，Ｍ１３，Ｍ１４・・・に「１」データが書き込まれている（図２に示すように前記スイッチＳＷ１２，ＳＷ１３，ＳＷ１４・・・がセットされている）状態において、選択のメモリセルＭ１１に比して非選択のメモリセルＭ１２，Ｍ１３，Ｍ１４・・・が大多数を占めると、その非選択のメモリセルＭ１２，Ｍ１３，Ｍ１４・・・のオフリーク電流の総和により、選択されたメモリセルＭ１１にはデータが書き込まれていないにも拘わらず、あたかもデータが書き込まれているかのように誤読み出ししてしまう現象である。
【００１３】
尚、この現象は、微細化する程、大きくなる傾向がある。
【００１４】
【課題を解決するための手段】
そこで、前記課題に鑑み本発明の半導体記憶装置は、ビット線に各ドレイン電極がそれぞれスイッチを介して接続可能に構成された複数のメモリセルからなる複数のメモリセル群と、前記複数のメモリセル群毎に設けられ、前記複数のメモリセルの中で、いずれかのメモリセルがワード選択されると、対応するメモリセル群における複数のメモリセルの各ソース電極に電源電圧を印加する電源電圧印加回路と、前記ビット線を選択するための選択トランジスタと、前記選択トランジスタを介して前記ビット線に接続されたデータ読み出し線と、前記データ読み出し線を介して、前記メモリセルから供給される電流を検知することで、ワード選択された前記メモリセルに書き込まれたデータを読み出す読み出し回路と、を具備し、前記各メモリセル群における複数のメモリセルの個数は、前記複数のメモリセルの中、ワード選択されていないメモリセルのオフリーク電流の総和により前記読み出し回路の誤動作が起きないように設定されていることを特徴とする。
【００１５】
また、前記読み出し回路は、基準電圧がゲート入力される第１のトランジスタと、前記第１のトランジスタと直列接続され、そのソース電極が電源電圧に接続された第２のトランジスタと、前記第１のトランジスタに直列接続され、そのソース電極が接地電圧に接続され、そのゲート電極に前記電源電圧が印加された第３のトランジスタと、を具備し、前記第１のトランジスタと前記第２のトランジスタの交点から読み出し結果が出力されることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態について図面を参照しながら説明する。
【００１７】
図１は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【００１８】
ここで、本発明の特徴を為す回路構成は、図１に示すようにビット線ＢＬ１１・・・等に複数個のメモリセルが並列配置されて成るＲＯＭ構造において、前記ビット線ＢＬ１１・・・等に接続される各トランジスタのオフリーク電流の総和による読み出し回路１２の誤動作を防止するために、従来の（図２に示す）ような複数個のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４・・・のソース電極に常に電源電圧ＶDDを印加するのではなく、ワード選択されたメモリセルのソース電極のみに電源電圧ＶDDを印加する回路を追加したことである。
【００１９】
即ち、複数個のメモリセル（本実施形態では、各トランジスタのオフリーク電流の総和によって読み出し回路１２による誤動作が起きない数の一例として、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１１，ＳＷ１１２，ＳＷ１１３，ＳＷ１１４を介してビット線ＢＬ１１に接続可能に形成されている。尚、図１では、ビット線ＢＬ１１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【００２０】
そして、スイッチＳＷ１１１，ＳＷ１１２，ＳＷ１１３，ＳＷ１１４・・・を介して各メモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に書き込まれるデータ内容が決定される。即ち、「１」データを書き込みたいメモリセルはスイッチをつなぎ、「０」データを書き込みたいメモリセルはスイッチをつながないようにすることで、各メモリセルへのデータ書き込みが完了する。尚、本工程は、生産段階におけるコンタクトマスク（例えば、第２層金属配線と第３層金属配線を接続する）によるマスク切り替えにて、任意に設定される。
【００２１】
また、ソース電極側は、本発明の特徴である電源電圧印加回路１３に接続され、当該電源電圧印加回路１３を介してワード選択されたメモリセルのソース電極にのみ電源電圧ＶDDが印加される。
【００２２】
この電源電圧印加回路１３は、各ワード線（本実施形態では、前記メモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に対応した４個のワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４を例示してある。）と接続されたＮＯＲ回路１４の出力がインバータ１５を介してグループ分けされたメモリセル群Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４の各ソース電極に接続されている。尚、前記ＮＯＲ回路１４及びインバータ１５については、最小ＧＬよりも太いＧＬを用い、この回路ではリークが発生しないようにしている。
【００２３】
また、前記メモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４の各ゲート電極は、それぞれワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４に接続されている。
【００２４】
更に、前記ビット線ＢＬ１１・・等は、それぞれ選択トランジスタＭ１１５，Ｍ１１６，Ｍ１１７・・・等の各ソース電極に接続され、当該選択トランジスタＭ１１５，Ｍ１１６，Ｍ１１７・・・等の各ドレイン電極を介してデータ読み出し線１１に接続されている。尚、図示した説明は省略するが、前記選択トランジスタＭ１１５，Ｍ１１６，Ｍ１１７・・・の各ゲート電極には、回路内部で作られた信号が入力され、当該信号を受けて、読み出し動作を行いたいビット線が選択される。また、前記データ読み出し線１１には読み出し動作を行う前に、当該データ読み出し線１１の電位を所定電位（本実施形態では、ロウ“Ｌ”レベル）にするためのプリディスチャージトランジスタ（図示省略）が接続されている。
【００２５】
１２は、前記データ読み出し線１１に接続される電流センス型の読み出し回路で、当該読み出し回路１２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ１０２，Ｎチャネル型ＭＯＳトランジスタＭ１０１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ１０３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１０１のゲート電極に基準電圧（ＶREF）を供給するためのＰチャネル型ＭＯＳトランジスタＭ１０４，Ｎチャネル型ＭＯＳトランジスタＭ１０５が直列接続された、その交点が接続されている。
【００２６】
更に、前記Ｐチャネル型ＭＯＳトランジスタＭ１０２，Ｐチャネル型ＭＯＳトランジスタＭ１０４のゲート電極には回路内部で作られたクロック（ＣＬＫ）信号が反転された／ＣＬＫ信号が供給されている。
【００２７】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ１０２とＮチャネル型ＭＯＳトランジスタＭ１０１との交点から各メモリセルからの読み出し結果が出力（ＯＵＴ）される。
【００２８】
以上のように構成される半導体記憶装置では、読み出し時にワード線がアクティブになった（ワード選択された）メモリセルのソース電極にのみ電源電圧ＶDDが印加される。
【００２９】
即ち、前記半導体記憶装置は、４つのワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４のいずれかがアクティブになったときに、前記電源電圧印加回路１３と接続された所望のグループ分けされたメモリセル群Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に電源電圧ＶDDが供給される（前記ＮＯＲ回路１４が“Ｌ”を出力し、インバータ１５を介してハイ（“Ｈ”）レベルの電位が出力される）ように構成されている。
【００３０】
尚、前記メモリセルをいくつかの群にグループ分けする構成は、パターンレイアウト的な制約からであり、本実施形態では４個の（２対を成す）メモリセル毎に前記電源電圧印加回路１３を追加している。これは、ＮＯＲ回路１４とインバータ１５とで構成する前記電源電圧印加回路１３に必要なパターンレイアウト面積の幅サイズと前記４個の（２対を成す）メモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４を構成するために必要なパターンレイアウト面積の幅（高さ）サイズとが、ほぼ同等であるため、パターンレイアウト的に効率よく整列配置可能になっている。
【００３１】
また、前記電源電圧印加回路１３が接続されるメモリセル群の最小個数は、２個（１対）となり、この場合には２入力型のＮＯＲ回路を準備すれば良い。更に、例えば、メモリセル群を３対にグループ分けする際には、６入力型のＮＯＲ回路を準備すれば良く、以下同様である。
【００３２】
このように本発明では、従来のような全数のメモリセルのソース電極に、常に電源電圧ＶDDを供給するものに比して、オフリーク電流による読み出し誤動作の発生率を格段に低下させることができる。
【００３３】
尚、本実施形態では、複数個のＮチャネル型ＭＯＳトランジスタを並列配置することでＲＯＭを構成しているが、複数個のＰチャネル型ＭＯＳトランジスタを並列配置するものであっても良く、この場合には、ビット線にソース電極を介して複数個のメモリセルが並列接続され、当該複数個のメモリセルの各ドレイン電極に電源電圧ＶDDを印加して各メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出す読み出し回路を備えることになる。
【００３４】
【発明の効果】
本発明によれば、従来のような全数のメモリセルのソース電極もしくはドレイン電極に、常に所定電圧を供給するものに比して、オフリーク電流による読み出し誤動作の発生率を抑止できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置を説明するための回路図である。
【図２】従来の半導体記憶装置を説明するための回路図である。
【符号の説明】
Ｍ１１１    メモリセル
Ｍ１１２    メモリセル
Ｍ１１３    メモリセル
Ｍ１１４    メモリセル
ＷＬ１１    ワード線
ＷＬ１２    ワード線
ＷＬ１３    ワード線
ＷＬ１４    ワード線
ＢＬ１１    ビット線
１１        データ読み出し線
１２        読み出し回路
１３        電源電圧印加回路
１４        ＮＯＲ回路
１５        インバータ
【図１】
0004854140.tif 000002
【図２】
0004854140.tif 000003