(57)【特許請求の範囲】
【請求項１】
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線と、それぞれ前記複数列に対応して設けられた複数のソース線とを含むメモリアレイを備え、
各メモリセルは、抵抗値のレベル変化によってデータを記憶する抵抗体記憶素子と、対応のビット線とソース線の間に前記抵抗体記憶素子と直列接続され、対応のワード線が選択レベルにされたことに応じて導通するトランジスタとを有し、
さらに、前記複数のメモリセルのうちの選択されたメモリセルに対応するワード線を選択レベルにし、前記選択されたメモリセルのトランジスタを導通させる行デコーダと、
前記選択されたメモリセルに対応するソース線を介して、前記選択されたメモリセルのデータを読み出す読出回路とを備え、
前記読出回路は、
前記選択されたメモリセルに対応するビット線に予め定められたバイアス電圧を印加するビット線バイアス回路と、
前記選択されたメモリセルに対応するソース線の電圧を接地電圧にするクランプ回路とを含み、
前記選択されたメモリセルに対応するソース線に流れる電流に基づいて、前記選択されたメモリセルのデータを読み出し、
前記クランプ回路は、そのソースが前記選択されたメモリセルに対応するソース線に接続され、そのゲートが予め定められた電圧を受けるＰチャネルＭＯＳトランジスタを含み、
前記読出回路は、
その一方電極が前記ＰチャネルＭＯＳトランジスタのドレインに接続され、その他方電極が予め定められた負電圧を受ける負荷素子と、
前記負荷素子の一方電極の電圧と予め定められた基準電圧とを比較し、比較結果に応じた論理レベルのデータ信号を出力する比較回路とを含む、不揮発性半導体記憶装置。
【請求項２】
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線と、それぞれ前記複数列に対応して設けられた複数のソース線とを含むメモリアレイを備え、
各メモリセルは、抵抗値のレベル変化によってデータを記憶する抵抗体記憶素子と、対応のビット線とソース線の間に前記抵抗体記憶素子と直列接続され、対応のワード線が選択レベルにされたことに応じて導通するトランジスタとを有し、
さらに、前記複数のメモリセルのうちの選択されたメモリセルに対応するワード線を選択レベルにし、前記選択されたメモリセルのトランジスタを導通させる行デコーダと、
前記選択されたメモリセルに対応するソース線を介して、前記選択されたメモリセルのデータを読み出す読出回路とを備え、
前記読出回路は、
前記選択されたメモリセルに対応するビット線に予め定められたバイアス電圧を印加するビット線バイアス回路と、
前記選択されたメモリセルに対応するソース線の電圧を接地電圧にするクランプ回路とを含み、
前記選択されたメモリセルに対応するソース線に流れる電流に基づいて、前記選択されたメモリセルのデータを読み出し、
前記クランプ回路は、そのソースが前記選択されたメモリセルに対応するソース線に接続され、そのゲートが予め定められた電圧を受けるＮチャネルＭＯＳトランジスタを含み、
前記読出回路は、
その一方電極が前記ＮチャネルＭＯＳトランジスタのソースに接続され、その他方電極が予め定められた負電圧を受ける第１の負荷素子と、
その一方電極が電源電圧を受け、その他方電極が前記ＮチャネルＭＯＳトランジスタのドレインに接続された第２の負荷素子と、
前記第２の負荷素子の他方電極の電圧と予め定められた基準電圧とを比較し、比較結果に応じた論理レベルのデータ信号を出力する比較回路とを含む、不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータを記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、非特許文献１参照）。
【０００４】
このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線、ソース線、およびディジット線と、各列に対応して設けられたビット線とを備える。各メモリセルは、トンネル磁気抵抗素子およびトランジスタを含む。トンネル磁気抵抗素子の一方電極はビット線に接続され、その他方電極はトランジスタを介してソース線に接続され、トランジスタのゲートはワード線に接続される。各ソース線は接地される。
【０００５】
書込動作時は、選択した行のディジット線に磁場印加電流を流すとともに、書込データに応じた極性の書込電流を選択した列のビット線に流して、選択したメモリセルのトンネル磁気抵抗素子を高抵抗状態または低抵抗状態にする。読出動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させ、選択した列のビット線から選択したメモリセルのトンネル磁気抵抗素子およびトランジスタを介して流出する電流を検出して、記憶データを読み出す。
【非特許文献１】2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようなＭＲＡＭでは、各ビット線に双方向の数ｍＡの書込電流を流すためのドライバが設けられている。このドライバは、ビット線の一方端に接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと、ビット線の他方端に接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとを含む（図２参照）。各トランジスタのゲート幅は、メモリセルのトランジスタのゲート幅の少なくとも数十倍にされている。したがって、各ビット線にはドライバの４つのトランジスタの寄生容量が付加されており、この寄生容量によって読出動作が遅延するという問題があった。
【０００７】
それゆえに、この発明の主たる目的は、読出動作が速い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る不揮発性半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ複数列に対応して設けられた複数のソース線とを含むメモリアレイを備える。各メモリセルは、抵抗値のレベル変化によってデータを記憶する抵抗体記憶素子と、対応のビット線とソース線の間に抵抗体記憶素子と直列接続され、対応のワード線が選択レベルにされたことに応じて導通するトランジスタとを有する。この不揮発性半導体記憶装置は、さらに、複数のメモリセルのうちの選択されたメモリセルに対応するワード線を選択レベルにし、選択されたメモリセルのトランジスタを導通させる行デコーダと、選択されたメモリセルに対応するソース線を介して、選択されたメモリセルのデータを読み出す読出回路とを備える。読出回路は、選択されたメモリセルに対応するビット線に予め定められたバイアス電圧を印加するビット線バイアス回路と、選択されたメモリセルに対応するソース線の電圧を接地電圧にするクランプ回路とを含み、選択されたメモリセルに対応するソース線に流れる電流に基づいて、選択されたメモリセルのデータを読み出す。
【発明の効果】
【０００９】
この発明に係る不揮発性半導体記憶装置では、各メモリセル行に対応してワード線を設けるとともに、各メモリセル列に対応してビット線とソース線を設け、選択されたメモリセルに対応するソース線を介して選択されたメモリセルのデータを読み出す。したがって、寄生容量が大きなビット線を介してデータを読み出していた従来に比べ、読出動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
[実施の形態１]
図１は、この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。図１において、このＭＲＡＭは、メモリアレイ１、行デコーダ２、列デコーダ３、書込／読出回路４、および制御回路５を備える。メモリアレイ１は、２つのメモリブロックＭＢ０，ＭＢ１に分割されている。
【００１１】
メモリブロックＭＢ０は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、それぞれ複数列に対応して設けられた複数対のソース線ＳＬ０，ＳＬ１とを含む。
【００１２】
複数のワード線ＷＬは予め複数のワード線グループに分割されており、各ワード線グループは隣接する４本のワード線ＷＬを含む。各列の複数のメモリセルＭＣは、それぞれ複数のワード線グループに対応する複数のメモリセルグループに分割されている。各メモリセルグループは、隣接する４つのメモリセルＭＣを含む。ソース線ＳＬ０は、各メモリセルグループの４つのメモリセルＭＣのうちの１番目と２番目のメモリセルＭＣに対応して設けられている。ソース線ＳＬ１は、各メモリセルグループの４つのメモリセルＭＣのうちの３番目と４番目のメモリセルＭＣに対応して設けられている。
【００１３】
各メモリセルＭＣは、図３に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬとソース線ＳＬ（ＳＬ０またはＳＬ１）との間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１４】
すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的高い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的低い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ「１」，「０」にそれぞれ対応付けられる。
【００１５】
データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００１６】
図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００１７】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
データ読出時は、図６に示すように、ソース線ＳＬが接地電圧ＶＳＳにされ、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、およびソース線ＳＬを介して接地電位ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。
【００１９】
図７は、メモリブロックＭＢ０のレイアウトを示す図である。図７では、４行２列のメモリセルＭＣのレイアウトが示されている。図７において、Ｐ型シリコン基板（図示せず）の表面に、図中Ｙ方向に延在する４本のワード線ＷＬが形成される。各ワード線ＷＬとＰ型シリコン基板の表面とは、ゲート酸化膜（図示せず）によって絶縁されている。
【００２０】
４本のワード線ＷＬをマスクとして、２行２列の計４つの矩形のＮ型拡散領域ＮＤが形成される。各Ｎ型拡散領域ＮＤは、２本のワード線ＷＬの間および両側に渡って形成されている。各Ｎ型拡散領域ＮＤのうちの２本のワード線ＷＬの間の領域は隣接する２つのメモリセルＭＣのアクセストランジスタＡＴＲの共通のソースとなり、２本のワード線ＷＬの両側の領域は２つのメモリセルＭＣのアクセストランジスタＡＴＲのドレインとなる。
【００２１】
２行２列のＮ型拡散領域ＮＤの上方に、図中Ｘ方向に延在する２対のソース線ＳＬ０，ＳＬ１が形成される。ソース線ＳＬ０は、対応する列のＮ型拡散領域ＮＤの一方端部の上方に形成され、コンタクトホールＣＨを介して２行目のＮ型拡散領域ＮＤの一方端部の中央部に接続される。ソース線ＳＬ１は、対応する列のＮ型拡散領域ＮＤの他方端部の上方に形成され、コンタクトホールＣＨを介して１行目のＮ型拡散領域ＮＤの他方端部の中央部に接続される。
【００２２】
２対のソース線ＳＬ０，ＳＬ１の上方に、図中Ｙ方向に延在する４本のディジット線ＤＬが形成される。各ディジット線ＤＬは、上方から見て２本のワード線ＷＬの間に配置される。４本のディジット線ＤＬの上方に、４行２列の計８個の矩形の電極ＥＬが形成される。各電極ＥＬは、上方から見て対応のディジット線ＤＬから対応のアクセストランジスタＡＴＲのドレインの上方に渡って形成され、コンタクトホールＣＨを介して対応のアクセストランジスタＡＴＲのドレインに接続される。
【００２３】
各電極ＥＬの上にトンネル磁気抵抗素子ＴＭＲが形成される。各トンネル磁気抵抗素子ＴＭＲは、上方から見て対応のディジット線ＤＬの上方に配置される。４行２列のトンネル磁気抵抗素子ＴＭＲの上に、図中Ｘ方向に延在する２本のビット線ＢＬが形成される。各ビット線ＢＬは、対応の列の４つのトンネル磁気抵抗素子ＴＭＲに接続される。
【００２４】
図２に戻って、メモリブロックＭＢ０の複数のメモリセルＭＣは、各行において、予め４つずつグループ化されている。各メモリセルグループの１番目と２番目のメモリセルＭＣの各々のアクセストランジスタＡＴＲのソースはソース線ＳＬ０に接続され、３番目と４番目のメモリセルＭＣの各々のアクセストランジスタＡＴＲのソースはソース線ＳＬ１に接続されている。
【００２５】
また、メモリブロックＭＢ０の複数列のうちの予め定められた列の各メモリセルグループは参照メモリセルグループとして使用され、その列のビット線ＢＬは参照ビット線ＲＢＬとして使用され、その列のソース線ＳＬ０，ＳＬ１は参照ソース線ＲＳＬ０，ＲＳＬ１として使用される。その列の複数の参照メモリセルグループのうちの１番目と２番目のメモリセルＭＣの各々のトンネル磁気抵抗素子ＴＭＲの抵抗値は高レベルに設定され、３番目と４番目のメモリセルＭＣの各々のトンネル磁気抵抗素子ＴＭＲの抵抗値は低レベルに設定されている。したがって、奇数番のメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲと偶数番のメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲとの並列接続体の抵抗値は、トンネル磁気抵抗素子ＴＭＲの高レベルの抵抗値と低レベルの抵抗値との平均値となる。これをデータ読出に利用する。メモリブロックＭＢ１は、メモリブロックＭＢ０と同じ構成である。
【００２６】
図１に戻って、行デコーダ２は、データ書込時は、行アドレス信号ＲＡに従って、メモリブロックＭＢ０，ＭＢ１の各々において、複数のディジット線ＤＬのうちのいずれかのディジット線ＤＬを選択する。また、行デコーダ２は、データ読出時は、行アドレス信号ＲＡに従って、メモリブロックＭＢ０，ＭＢ１の各々において、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げる。このとき行デコーダ２は、奇数番のワード線ＷＬを選択したときは同じワード線グループのもう１本の奇数番のワード線ＷＬを「Ｈ」レベルに立ち上げ、偶数番のワード線ＷＬを選択したときは同じワード線グループのもう１本の偶数番のワード線ＷＬを「Ｈ」レベルに立ち上げる。また、行デコーダ２は、メモリブロックＭＢ０，ＭＢ１の一方のメモリブロックで奇数番のワード線ＷＬを選択したときは他方のメモリブロックで偶数番のワード線ＷＬを選択する。
【００２７】
列デコーダ５は、データ書込時は、列アドレス信号ＣＡに従って、メモリブロックＭＢ０，ＭＢ１の各々において、複数列のうちのいずれかの列を選択する。また、列デコーダ５は、データ読出時は、列アドレス信号ＣＡに従って、メモリブロックＭＢ０，ＭＢ１の各々において、複数列のうちのいずれかの列を選択し、その列の２本のソース線ＳＬ０,ＳＬ１のうちの行デコーダ２によって選択されたワード線ＷＬに対応するソース線ＳＬ０またはＳＬ１を選択する。このとき列デコーダ５は、ソース線ＳＬ０，ＳＬ１を選択したときはそれぞれ参照ソース線ＲＳＬ１，ＲＳＬ０も選択する。
【００２８】
書込／読出回路４は、データ書込時は、メモリブロックＭＢ０，ＭＢ１の各々において、行デコーダ２によって選択されたディジット線ＤＬに一定の書込電流を流すとともに、列デコーダ５によって選択された列に対応するビット線ＢＬに書込データ信号Ｄ０またはＤ１に応じた極性の書込電流を流し、メモリセルＭＣにデータ信号を書込む。
【００２９】
また、書込／読出回路４は、データ読出時は、メモリブロックＭＢ０，ＭＢ１の各々において、列デコーダ５によって選択された列のビット線ＢＬと参照ビット線ＲＢＬとの各々にバイアス電圧ＶＢを印加するとともに、ソース線ＳＬ０,ＳＬ１および参照ソース線ＲＳＬ０,ＲＳＬ１の各々を接地電圧ＶＳＳにする。そして書込／読出回路４は、ソース線ＳＬ０，ＳＬ１の各々に流れる電流の値と、２本の参照ソース線ＲＳＬ０，ＲＳＬ１に流れる電流値の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Ｑ０，Ｑ１を外部に出力する。制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。
【００３０】
詳しく説明すると、書込／読出回路４は、図２に示すように、メモリブロックＭＢ０，ＭＢ１の各々に対応して設けられたＤＬドライバ６、ＢＬドライバ１０，１３、およびＢＬバイアス回路１６と、メモリブロックＭＢ０，ＭＢ１に共通に設けられた列選択ゲート１８と、それぞれメモリブロックＭＢ０，ＭＢ１に対応して設けられた比較回路１９，２０とを含む。なお、図２では、図面の簡単化のため、メモリブロックＭＢ１と、それに対応するＤＬドライバ６、ＢＬドライバ１０，１３、およびＢＬバイアス回路１６との図示は省略されている。ＤＬドライバ６は、各ディジット線ＤＬに対応して設けられたＮチャネルＭＯＳトランジスタ７を含む。各ディジット線ＤＬの一方端は電源電圧ＶＤＤのラインに接続され、その他方端は対応のＮチャネルＭＯＳトランジスタ７を介して接地電圧ＶＳＳのラインに接続される。各ＮチャネルＭＯＳトランジスタ７のゲートは、信号φＤを受ける。
【００３１】
データ書込時に、行デコーダ２によって複数のディジット線ＤＬのうちのいずれかのディジット線ＤＬが選択されると、そのディジット線ＤＬに対応する信号φＤが活性化レベルの「Ｈ」レベルにされ、その信号φＤに対応するＮチャネルＭＯＳトランジスタ７が導通し、選択されたディジット線ＤＬに書込電流が流れる。
【００３２】
ＢＬドライバ１０は、複数のビット線ＢＬおよび参照ビット線ＲＢＬの各々に対応して設けられたＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を含む。ＰチャネルＭＯＳトランジスタ１１は、電源電圧ＶＤＤのラインと対応のビット線ＢＬまたはＲＢＬの一方端との間に接続され、そのゲートは信号φＷ１を受ける。ＮチャネルＭＯＳトランジスタ１２は、対応のビット線ＢＬまたはＲＢＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φＷ１を受ける。
【００３３】
ＢＬドライバ１３は、複数のビット線ＢＬおよび参照ビット線ＲＢＬの各々に対応して設けられたＰチャネルＭＯＳトランジスタ１４およびＮチャネルＭＯＳトランジスタ１５を含む。ＰチャネルＭＯＳトランジスタ１４は、電源電圧ＶＤＤのラインと対応のビット線ＢＬまたはＲＢＬの他方端との間に接続され、そのゲートは信号φＷ２を受ける。ＮチャネルＭＯＳトランジスタ１５は、対応のビット線ＢＬまたはＲＢＬの他方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φＷ２を受ける。
【００３４】
データ書込時において、データ信号Ｄ０が「Ｈ」レベルの場合は、たとえば、列デコーダ３によって選択された列のビット線ＢＬまたはＲＢＬに対応する信号φＷ１，φＷ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これにより、そのビット線ＢＬまたはＲＢＬに対応するトランジスタ１１，１５が導通するとともにトランジスタ１２，１４が非導通になり、電源電圧ＶＤＤのラインからトランジスタ１１、ビット線ＢＬまたはＲＢＬ、およびトランジスタ１５を介して接地電圧ＶＳＳのラインに書込電流が流れる。
【００３５】
また、データ書込時において、データ信号Ｄ０が「Ｌ」レベルの場合は、たとえば、列デコーダ３によって選択された列のビット線ＢＬまたはＲＢＬに対応する信号φＷ１，φＷ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これにより、そのビット線ＢＬまたはＲＢＬに対応するトランジスタ１２，１４が導通するとともにトランジスタ１１，１５が非導通になり、電源電圧ＶＤＤのラインからトランジスタ１４、ビット線ＢＬまたはＲＢＬ、およびトランジスタ１２を介して接地電圧ＶＳＳのラインに書込電流が流れる。
【００３６】
したがって、ＤＬドライバ６によって１本のディジット線ＤＬに書込電流を流すとともに、ＢＬドライバ１０，１６によって１本のビット線ＢＬまたはＲＢＬに書込データ信号Ｄに応じた方向の書込電流を流すことにより、そのディジット線ＤＬとそのビット線ＢＬまたはＲＢＬとの交差部のメモリセルＭＣにデータ信号Ｄを書き込むことができる。
【００３７】
また、ＢＬバイアス回路１６は、複数のビット線ＢＬおよび参照ビット線ＲＢＬの各々に対応して設けられたＮチャネルＭＯＳトランジスタ１７を含む。各ＮチャネルＭＯＳトランジスタ１７のドレインはバイアス電圧ＶＢを受け、そのソースは対応のビット線ＢＬまたはＲＢＬに接続され、そのゲートは信号φＲを受ける。
【００３８】
データ読出時に、列デコーダ３によって複数列のうちのいずれかの列が選択されると、その列のビット線ＢＬと参照ビット線ＲＢＬとに対応する信号φＲが活性化レベルの「Ｈ」レベルにされる。これにより、その信号φＲに対応するＮチャネルＭＯＳトランジスタ１７が導通し、その信号φＲに対応するビット線ＢＬおよびＲＢＬにバイアス電圧ＶＢが印加される。
【００３９】
列選択ゲート１８は、データ読出時に、列デコーダ３によって選択されたメモリブロックＭＢ０のソース線ＳＬ０またはＳＬ１を比較回路１９の一方入力ノード１９ａに接続するとともに、参照ソース線ＲＳＬ１またはＲＳＬ０を比較回路１９の他方入力ノード１９ｂに接続する。また、列選択ゲート１８は、データ読出時に、列デコーダ３によって選択されたメモリブロックＭＢ１のソース線ＳＬ０またはＳＬ１を比較回路２０の一方入力ノード２０ａに接続するとともに、参照ソース線ＲＳＬ１またはＲＳＬ０を比較回路２０の他方入力ノード２０ｂに接続する。比較回路１９，２０の他方入力ノード１９ｂ，２０ｂは互いに接続されている。
【００４０】
比較回路１９は、選択されたソース線ＳＬ０またはＳＬ１に流れる電流の値と、参照ソース線ＲＳＬ０，ＲＳＬ１に流れる電流の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Ｑ０を出力する。比較回路２０は、選択されたソース線ＳＬ０またはＳＬ１に流れる電流の値と、参照ソース線ＲＳＬ０，ＲＳＬ１に流れる電流の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Ｑ１を出力する。
【００４１】
図８は、比較回路１９，２０の構成を示す回路図である。図８では、列選択ゲート１８によって、ソース線ＳＬ０，ＳＬ１が比較回路１９，２０の一方入力ノード１９ａ，２０ａにそれぞれ接続され、参照ソース線ＲＳＬ１，ＲＳＬ０が比較回路１９，２０の他方入力ノード１９ｂ，２０ｂにそれぞれ接続された状態が示されている。参照ソース線ＲＳＬ０，ＲＳＬ１に対応するトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ高レベル値ＲＨおよび低レベル値ＲＬに設定され、ソース線ＳＬ０，ＳＬ１に対応するトンネル磁気抵抗素子ＴＭＲの抵抗値Ｒ０，Ｒ１の各々は高レベル値ＲＨまたは低レベル値ＲＬに設定されている。また、ビット線ＢＬおよび参照ビット線ＲＢＬの各々にはバイアス電圧ＶＢ（たとえば０．３〜２Ｖ程度の電圧）が印加されている。
【００４２】
図８において、比較回路１９は、ＰチャネルＭＯＳトランジスタ２１，２２、ＮチャネルＭＯＳトランジスタ２３，２４、および差動アンプ２５を含む。トランジスタ２１，２３は一方入力ノード１９ａと負電圧ＶＮ（たとえば−０．７Ｖ）のラインとの間に直列接続され、トランジスタ２２，２４は他方入力ノード１９ｂと負電圧ＶＮのラインとの間に直列接続されている。
【００４３】
ＰチャネルＭＯＳトランジスタ２１，２２は、入力ノード１９ａ，１９ｂの電圧を接地電圧ＶＳＳに固定するクランプ回路を構成する。すなわち、ＰチャネルＭＯＳトランジスタ２１，２２のゲートには所定の電圧ＶＳＡＮが印加されている。電圧ＶＳＡＮは、入力ノード１９ａ，１９ｂの電圧が接地電圧ＶＳＳになるように予め設定されている。電圧ＶＳＡＮは、０ＶからＰチャネルＭＯＳトランジスタ２１，２２のしきい値電圧の絶対値｜Ｖｔｈｐ｜を減算した電圧よりも若干大きな電圧０−｜Ｖｔｈｐ｜＋αである。
【００４４】
ＮチャネルＭＯＳトランジスタ２３，２４のゲートには接地電圧ＶＳＳが印加され、それらのバックゲートには負電圧ＶＮが印加されている。ＮチャネルＭＯＳトランジスタ２３，２４の各々は、所定の抵抗値を有する負荷抵抗素子を構成する。トランジスタ２３のドレインには、ソース線ＳＬ０に流れる電流の値とトランジスタ２３の抵抗値との積である電圧が発生する。トランジスタ２４のドレインには、参照ソース線ＲＳＬ０およびＲＳＬ１に流れる電流の平均値とトランジスタ２３の抵抗値との積である電圧が発生する。
【００４５】
差動アンプ２５は、トランジスタ２３と２４のドレイン電圧を比較し、比較結果に応じた論理レベルのデータ信号Ｑ０を出力する。たとえば、トンネル磁気抵抗素子ＴＭＲの抵抗値が高レベル値ＲＨである場合のデータ信号を「Ｈ」レベル（データ「１」）とし、トンネル磁気抵抗素子ＴＭＲの抵抗値が低レベル値ＲＬである場合のデータ信号を「Ｌ」レベル（データ「０」）とする。この場合は、差動アンプ２５は、トランジスタ２３のドレイン電圧がトランジスタ２４のドレイン電圧よりも低い場合にデータ信号Ｑ０を「Ｈ」レベルにし、高い場合にデータ信号Ｑ０を「Ｌ」レベルにする。
【００４６】
比較回路２０も比較回路１９と同じ構成である。比較回路２０では、トランジスタ２３のドレインには、ソース線ＳＬ１に流れる電流の値とトランジスタ２３の抵抗値との積である電圧が発生する。トランジスタ２４のドレインには、参照ソース線ＲＳＬ０およびＲＳＬ１に流れる電流の平均値とトランジスタ２３の抵抗値との積である電圧が発生する。差動アンプ２５は、トランジスタ２３と２４のドレイン電圧を比較し、比較結果に応じた論理レベルのデータ信号Ｑ１を出力する。
【００４７】
この実施の形態１では、各行にワード線ＷＬを設けるとともに各列にビット線ＢＬおよびソース線ＳＬ０，ＳＬ１を設け、ソース線ＳＬ０，ＳＬ１を介してメモリセルＭＣの記憶データを読み出すので、寄生容量が大きなビット線ＢＬを介してメモリセルＭＣの記憶データを読み出していた従来に比べ、データ読出を迅速に行なうことができる。
【００４８】
また、ソース線ＳＬ０，ＳＬ１，ＲＳＬ０，ＲＳＬ１の各々を接地電圧ＶＳＳにクランプするので、ソース線ＳＬ０，ＳＬ１，ＲＳＬ０，ＲＳＬ１の電圧が上昇してアクセストランジスタＡＴＲの抵抗値が高くなり、読出速度が低下するのを防止することができる。
【００４９】
[実施の形態２]
図９は、この発明の実施の形態２によるＭＲＡＭの要部を示す回路図であって、図８と対比される図である。図９において、このＭＲＡＭが実施の形態１のＭＲＡＭと異なる点は、比較回路１９，２０がそれぞれ比較回路３０，３１で置換されている点である。図９では、列選択ゲート１８によって、ソース線ＳＬ０，ＳＬ１が比較回路３０，３１の一方入力ノード３０ａ，３１ａにそれぞれ接続され、参照ソース線ＲＳＬ１，ＲＳＬ０が比較回路３０，３１の他方入力ノード３０ｂ，３１ｂにそれぞれ接続された状態が示されている。また、ビット線ＢＬおよび参照ビット線ＲＢＬの各々にはバイアス電圧ＶＢ（たとえば０．３〜２Ｖ程度の電圧）が印加されている。
【００５０】
図９において、比較回路３０は、ＰチャネルＭＯＳトランジスタ３２，３３、ＮチャネルＭＯＳトランジスタ３４〜３７、および差動アンプ３８を含む。トランジスタ３２，３４，３６は、電源電圧ＶＤＤ（たとえば１．２Ｖ）のラインと負電圧ＶＮ（たとえば−０．７Ｖ）のラインとの間に直列接続され、トランジスタ３３，３５，３７は電源電圧ＶＤＤのラインと負電圧ＶＮのラインとの間に直列接続されている。トランジスタ３４，３５のソースは、それぞれ入力ノード３０ａ，３０ｂに接続される。
【００５１】
ＰチャネルＭＯＳトランジスタ３２，３３のゲートには、接地電圧ＶＳＳが印加されている。ＰチャネルＭＯＳトランジスタ３２，３３の各々は、所定の抵抗値を有する負荷抵抗素子を構成する。
【００５２】
ＮチャネルＭＯＳトランジスタ３４，３５は、入力ノード３０ａ，３０ｂの電圧を接地電圧ＶＳＳに固定するクランプ回路を構成する。すなわち、ＰチャネルＭＯＳトランジスタ３４，３５のゲートには所定の電圧ＶＳＡＰが印加されている。電圧ＶＳＡＰは、入力ノード３０ａ，３０ｂの電圧が接地電圧ＶＳＳになるように予め設定されている。電圧ＶＳＡＰは、ＮチャネルＭＯＳトランジスタ３４，３５のしきい値電圧Ｖｔｈｎよりも若干小さな電圧Ｖｔｈｎ−αである。
【００５３】
ＮチャネルＭＯＳトランジスタ３６，３７のゲートには接地電圧ＶＳＳが印加され、それらのバックゲートには負電圧ＶＮが印加されている。ＮチャネルＭＯＳトランジスタ３６，３７の各々は、所定の抵抗値を有する負荷抵抗素子を構成する。入力ノード３０ａ，３０ｂの電圧が接地電圧ＶＳＳに固定されているので、ＮチャネルＭＯＳトランジスタ３６，３７の各々には一定の電流が流れる。
【００５４】
トランジスタ３２には、トランジスタ３６に流れる定電流ＩＣとソース線ＳＬ０に流れる電流ＩＳＬ０との差の電流Ｉ３２＝ＩＣ−ＩＳＬ０が流れる。トランジスタ３２の抵抗値をＲＣとすると、トランジスタ３２のドレイン電圧Ｖ３２は、Ｖ３２＝ＶＤＤ−ＲＣ×Ｉ３２＝ＶＤＤ−ＲＣ×（ＩＣ−ＩＳＬ０）となる。また、参照ソース線ＲＳＬ０とＲＳＬ１に流れる電流の平均値をＩＴＨとすると、トランジスタ３３のドレイン電圧Ｖ３３は、Ｖ３３＝ＶＤＤ−ＲＣ×（ＩＣ−ＩＴＨ）となる。
【００５５】
差動アンプ３８は、トランジスタ３２，３３のドレイン電圧Ｖ３２，Ｖ３３を比較し、比較結果に応じた論理レベルのデータ信号Ｑ０を出力する。たとえば、トンネル磁気抵抗素子ＴＭＲの抵抗値が高レベル値ＲＨである場合のデータ信号を「Ｈ」レベル（データ「１」）とし、トンネル磁気抵抗素子ＴＭＲの抵抗値が低レベル値ＲＬである場合のデータ信号を「Ｌ」レベル（データ「０」）とする。この場合は、差動アンプ３８は、トランジスタ３２のドレイン電圧Ｖ３２がトランジスタ３３のドレイン電圧Ｖ３３よりも低い場合にデータ信号Ｑ０を「Ｈ」レベルにし、高い場合にデータ信号Ｑ０を「Ｌ」レベルにする。
【００５６】
比較回路３１も比較回路３０と同じ構成である。比較回路３１では、トランジスタ３２には、トランジスタ３６に流れる定電流ＩＣとソース線ＳＬ１に流れる電流ＩＳＬ１との差の電流Ｉ３２＝ＩＣ−ＩＳＬ１が流れる。トランジスタ３２のドレイン電圧Ｖ３２は、Ｖ３２＝ＶＤＤ−ＲＣ×（ＩＣ−ＩＳＬ１）となる。また、トランジスタ３３のドレイン電圧Ｖ３３は、Ｖ３３＝ＶＤＤ−ＲＣ×（ＩＣ−ＩＴＨ）となる。差動アンプ３８は、トランジスタ３２，３３のドレイン電圧Ｖ３２，Ｖ３３を比較し、比較結果に応じた論理レベルのデータ信号Ｑ１を出力する。
【００５７】
この実施の形態２でも、実施の形態１と同じ効果が得られる。また、接地電圧ＶＳＳにクランプしたい入力ノード（たとえば３０ａ）と負電圧ＶＮのラインとの間に１つのトランジスタ３６しか接続されていないので、入力ノード（たとえば１９ａ）と負電圧ＶＮのラインとの間に２つのトランジスタ２１，２３が接続されている実施の形態１よりも、負電圧ＶＮの絶対値を小さくすることができ、負電圧発生回路の構成の簡単化を図ることができる。また、クランプ回路を構成するトランジスタ３４，３５のゲート電圧ＶＳＡＰを正電圧にできるので、トランジスタ２１，２２のゲート電圧ＶＳＡＮが負電圧である実施の形態１に比べ、トランジスタ３４，３５のゲート電圧ＶＳＡＰを容易に調整することができる。
【００５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５９】
【図１】この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイおよび書込／読出回路の構成を示す回路ブロック図である。
【図３】図２に示したメモリセルの構成を示す回路図である。
【図４】図３に示したメモリセルのデータ書込方法を説明するための図である。
【図５】図３に示したメモリセルのデータ書込方法を説明するための他の図である。
【図６】図３に示したメモリセルのデータ読出方法を説明するための図である。
【図７】図２に示したメモリアレイのレイアウトを示す図である。
【図８】図２に示した比較回路の構成を示す回路図である。
【図９】この発明の実施の形態２によるＭＲＡＭの要部を示す回路図である。
【符号の説明】
【００６０】
１  メモリアレイ、ＭＢ  メモリブロック、２  行デコーダ、３  列デコーダ、４  書込／読出回路、５  制御回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＤＬ  ディジット線、ＢＬ  ビット線、ＲＢＬ  参照ビット線、ＳＬ  ソース線、ＲＳＬ  参照ソース線、６  ＤＬドライバ、７，１２，１７，２３，２４，３４，３７  ＮチャネルＭＯＳトランジスタ、１０，１３  ＢＬドライバ、１１，１４，２１，２２，３２，３３  ＰチャネルＭＯＳトランジスタ、１８  列選択ゲート、１９，２０，３０，３１  比較回路、ＴＭＲ  トンネル磁気抵抗素子、ＡＴＲ  アクセストランジスタ、ＥＬ  電極、ＦＬ  固定磁化膜、ＴＢ  トンネル絶縁膜、ＶＬ  自由磁化膜、ＮＤ  Ｎ型拡散領域、ＣＨ  コンタクトホール、２５，３８  差動アンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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