(57)【特許請求の範囲】
【請求項１】
磁気抵抗素子を含む複数の第１メモリセルを備える第１メモリアレイと、
磁気抵抗素子を含む複数の第２メモリセルを備え、前記第１メモリアレイとは書き込みに用いる書き込み配線が異なる第２メモリアレイと、
連続・バースト・ライト・モードにおいて、前記第１メモリアレイにおける第１バースト・ライト動作を行う第１状態と、前記第２メモリアレイにおける第２バースト・ライト動作を行う第２状態とを交互に実行するように前記第１メモリアレイと前記第２メモリアレイとを制御する制御部と
を具備し、
前記第１メモリセル及び前記第２メモリセルの各々において、ワード線が読み出しと書き込みとで電気的に分離されており、
前記制御部は、
前記第１状態において前記複数の第２メモリセルのうちの次の前記第２バースト・ライト動作の対象となるものについて、前記第２メモリセルの読み出しワード線が活性化されて第２センス動作を行い、前記第２状態において前記複数の第１メモリセルのうちの次の前記第１バースト・ライト動作の対象となるものについて、前記第１メモリセルの読み出しワード線が活性化されて第１センス動作を行うように前記第１メモリアレイと前記第２メモリアレイとを制御する
トグル型磁気ランダムアクセスメモリ。
【請求項２】
請求の範囲１に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１メモリアレイと前記第２メモリアレイとは同一の入出力ピンからデータを入出力する
トグル型磁気ランダムアクセスメモリ。
【請求項３】
請求の範囲１又は２に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１メモリアレイ、又は、前記第２メモリアレイは、
前記書き込み配線の一つとしての第１方向に延在する複数の書き込みワード線と、
前記書き込み配線の他の一つとしての第２方向に延在する複数のビット線と
を備え、
前記複数の第１メモリセルの各々、又は、前記複数の第２メモリセルの各々は、前記複数の書き込みワード線と前記複数のビット線の交点の各々に配置され、
前記磁気抵抗素子は、フリー層が積層フリー層であり、磁化容易軸方向が第１方向に対して約４５°ずれた方向である
トグル型磁気ランダムアクセスメモリ。
【請求項４】
請求の範囲３に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数のメモリセルの各々に対する書き込み動作は、
前記複数の書き込みワード線から選択される選択書き込みワード線に第１書き込み電流を供給し、次に、前記複数のビット線から選択される選択ビット線に第２書き込み電流を供給し、その後、前記第１書き込み電流を停止し、次に、前記第２書き込み電流を停止する一連の電流制御により実行される
トグル型磁気ランダムアクセスメモリ。
【請求項５】
請求の範囲１に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１バースト・ライト動作と、前記第２バースト・ライト動作とを同時に実行しないように前記第１メモリアレイと前記第２メモリアレイとを制御する
トグル型磁気ランダムアクセスメモリ。
【請求項６】
請求の範囲１に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１センス動作及び前記第２センス動作と、前記第１バースト・ライト動作及び前記第２バースト・ライト動作とを、外部入力されるクロック信号に同期して実行するように前記第１メモリアレイと前記第２メモリアレイとを制御する
トグル型磁気ランダムアクセスメモリ。
【請求項７】
請求の範囲１に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１状態及び前記第２状態のいずれを先に実行するかを示すデータをアドレス信号に含ませて、前記第１メモリアレイ及び前記第２メモリアレイへ出力する
トグル型磁気ランダムアクセスメモリ。
【請求項８】
請求の範囲１に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、前記第１バースト・ライト動作の際に第１アドレス信号を前記第１メモリアレイへ出力し、前記第２バースト・ライト動作の際に第２アドレス信号を前記第２メモリアレイへ出力し、
前記第１メモリアレイは、前記第１アドレス信号に基づいて、前記複数の第１メモリセルから選択第１セルを選択し、
前記第２メモリアレイは、前記第２アドレス信号に基づいて、前記複数の第２メモリセルから選択第２セルを選択し、
前記第１アドレス信号と前記第２アドレス信号とは、それぞれ異なるタイミングで交互に変化する
トグル型磁気ランダムアクセスメモリ。
【請求項９】
請求の範囲８に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１バースト・ライト動作を開始する前に、前記複数の第１メモリセルのうちの次の前記第１バースト・ライト動作の対象となるものについて事前に第１センス動作を実行するように前記第１メモリアレイを制御し、前記第１センス動作開始後から前記第１バースト・ライト動作終了まで前記第１アドレス信号を変化させず、
前記第２バースト・ライト動作を開始する前に、前記複数の第２メモリセルのうちの次の前記第２バースト・ライト動作の対象となるものについて事前に第２センス動作を実行するように前記第２メモリアレイを制御し、前記第２センス動作開始後から前記第２バースト・ライト動作終了まで前記第２アドレス信号を変化させない
トグル型磁気ランダムアクセスメモリ。
【請求項１０】
請求の範囲９に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１センス動作開始時に前記第１アドレス信号を変化させ、前記第２センス動作開始時に前記第２アドレス信号を変化させる
トグル型磁気ランダムアクセスメモリ。
【請求項１１】
請求の範囲１０に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第２アドレス信号の変化後のアドレスは、前記第２アドレス信号の変化時における前記第１アドレス信号のアドレスに等しい
トグル型磁気ランダムアクセスメモリ。
【請求項１２】
請求の範囲８に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
外部入力されるアドレス信号に基づいて、前記第１アドレス信号と前記第２アドレス信号とを生成する
トグル型磁気ランダムアクセスメモリ。
【請求項１３】
請求の範囲９に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
外部入力されるアドレス信号とコマンド信号とに基づいて、前記第１センス動作を制御する第１リード・イネーブル信号と、前記第２センス動作を制御する第２リード・イネーブル信号とを生成する
トグル型磁気ランダムアクセスメモリ。
【請求項１４】
請求の範囲１３に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記アドレス信号と前記コマンド信号とに基づいて、前記第１バースト・ライト動作を制御する第１ライト・イネーブル信号と、前記第２バースト・ライト動作を制御する第２ライト・イネーブル信号とを生成する
トグル型磁気ランダムアクセスメモリ。
【請求項１５】
請求の範囲１４に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１ライト・イネーブル信号を前記第１リード・イネーブル信号に対して少なくとも１サイクルのクロック遅延を有して出力し、前記第２ライト・イネーブル信号を前記第２リード・イネーブル信号に対して少なくとも１サイクルのクロック遅延を有して出力する
トグル型磁気ランダムアクセスメモリ。
【請求項１６】
請求の範囲８に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
外部入力されるアドレス信号に対して、前記第１メモリアレイ及び前記第２メモリアレイのロウを選択するロウ・アドレス信号と、前記第１メモリアレイのカラムを選択する第１カラム・アドレス信号と、前記第２メモリアレイのカラムを選択する第２カラム・アドレス信号とを生成する
トグル型磁気ランダムアクセスメモリ。
【請求項１７】
請求の範囲１６に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１カラム・アドレス信号と前記第２カラム・アドレス信号とを、それぞれクロック信号に同期して増加させる
トグル型磁気ランダムアクセスメモリ。
【請求項１８】
請求の範囲１６に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号の最下位ビットが、それぞれ前記第１メモリアレイ及び前記第２メモリアレイに割り付けられている
トグル型磁気ランダムアクセスメモリ。
【請求項１９】
請求の範囲１８に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
初期状態の前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号の最下位ビットに、前記第１メモリアレイ及び前記第２メモリアレイのいずれを先にアクセスするかを示すデータを含ませる
トグル型磁気ランダムアクセスメモリ。
【請求項２０】
請求の範囲１８に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
初期状態の前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号の最下位ビットに基づいて、前記第１メモリアレイの第１センス動作に関する第１リード・イネーブル信号と前記第２メモリアレイの第２センス動作に関する第２リード・イネーブル信号のいずれかを先に出力する
トグル型磁気ランダムアクセスメモリ。
【請求項２１】
請求の範囲１６に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
最下位ビットを除く前記第１カラム・アドレス信号は前記第１アドレス信号であり、最下位ビットを除く前記第２カラム・アドレス信号は前記第２のアドレス信号である
トグル型磁気ランダムアクセスメモリ。
【請求項２２】
請求の範囲１６に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
外部入力されるアドレス信号に基づいて、前記第１メモリアレイ及び前記第２メモリアレイのカラムを選択するバースト・アドレス信号を生成し、
前記バースト・アドレス信号はクロック信号のサイクル毎に連続的に増加される
トグル型磁気ランダムアクセスメモリ。
【請求項２３】
請求の範囲２２に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記バースト・アドレス信号を下位ビットとし、前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号の各々を上位ビットとした値を、前記クロック信号のサイクル毎に連続的に増加させる
トグル型磁気ランダムアクセスメモリ。
【請求項２４】
請求の範囲２０に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１リード・イネーブル信号の活性時において、前記ロウ・アドレス信号と前記第１カラム・アドレス信号とにより前記複数の第１メモリセルから選択される複数の前記選択第１セルの情報をセンスする複数の第１センスアンプ回路と、
前記第２リード・イネーブル信号の活性時において、前記ロウ・アドレス信号と前記第２カラム・アドレス信号とにより前記複数の第２メモリセルから選択される複数の前記選択第２セルの情報をセンスする複数の第２センスアンプ回路と
を更に具備し、
前記複数の第１センスアンプ回路の各々、及び、前記複数の第２センスアンプ回路の各々は、バースト・アドレス信号に割り付けられている
トグル型磁気ランダムアクセスメモリ。
【請求項２５】
請求の範囲２４に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数の第１センスアンプ回路の各々は同時に動作し、前記複数の第２センスアンプ回路の各々は同時に動作する
トグル型磁気ランダムアクセスメモリ。
【請求項２６】
請求の範囲２４に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、
前記バースト・アドレス信号を、前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号に対して少なくとも１サイクルのクロック遅延を有して前記第１メモリアレイ及び前記第２メモリアレイ、前記複数の第１センスアンプ回路の各々及び前記複数の第２センスアンプ回路の各々へ入力する
トグル型磁気ランダムアクセスメモリ。
【請求項２７】
請求の範囲２４に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数の第１センスアンプ回路のセンス結果を一時的に保持する複数の第１レジスタと、前記複数の第２センスアンプ回路のセンス結果を一時的に保持する複数の第２レジスタとを更に具備する
トグル型磁気ランダムアクセスメモリ。
【請求項２８】
請求の範囲２７に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数の第１レジスタ及び前記複数の第２レジスタは、前記バースト・アドレス信号に対応するセンス結果のみを出力する
トグル型磁気ランダムアクセスメモリ。
【請求項２９】
請求の範囲２７に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記制御部は、前記第１カラム・アドレス信号及び前記第２カラム・アドレス信号の最下位ビットに対応する制御信号を、前記バースト・アドレス信号が持つレイテンシと同じクロック遅延を有して出力し、
前記制御信号に基づいて、前記複数の第１レジスタ及び前記複数の第２レジスタのいずれか出力信号を出力するマルチプレクサを更に具備し、
前記マルチプレクサの出力信号がデータ出力信号となる
トグル型磁気ランダムアクセスメモリ。
【請求項３０】
請求の範囲２７に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１バースト・ライト動作を制御する第１ライト・イネーブル信号の活性時において、ロウ・アドレス信号と第１カラム・アドレス信号とバースト・アドレス信号とにより前記複数の第１メモリセルから選択される複数の選択第１セルの第１書き込みワード線及び複数の第１ビット線にそれぞれ第１ライト電流及び第２ライト電流を供給する第１書き込み回路と、
前記第２バースト・ライト動作を制御する第２ライト・イネーブル信号の活性時において、前記ロウ・アドレス信号と第２カラム・アドレス信号と前記バースト・アドレス信号とにより前記複数の第２メモリセルから選択される複数の選択第２セルの第２書き込みワード線及び複数の第２ビット線にそれぞれ第３ライト電流及び第４ライト電流を供給する第２書き込み回路と
を更に具備する
トグル型磁気ランダムアクセスメモリ。
【請求項３１】
請求の範囲３０に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１書き込み回路は、前記第１ライト電流を前記第２ライト電流よりも先に供給し、且つ、前記第１ライト電流を前記第２ライト電流よりも先に停止し、
前記第２書き込み回路は、前記第３ライト電流を前記第４ライト電流よりも先に供給し、且つ、前記第３ライト電流を前記第４ライト電流よりも先に停止する
トグル型磁気ランダムアクセスメモリ。
【請求項３２】
請求の範囲３０に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１の書き込み回路は、前記複数の第１レジスタの各々の出力信号と、外部入力されたデータ入力信号とを比較する第１判定回路を備え、
前記第１判定回路は、前記比較結果に基づいて、両者が異なっていれば前記第１ライト電流及び前記第２ライト電流を供給し、同じであれば供給せず、
前記第２書き込み回路は、前記複数の第２レジスタの各々の出力信号と、外部入力されたデータ入力信号とを比較する第２判定回路を備え、
前記第２判定回路は、前記比較結果に基づいて、両者が異なっていれば前記第３ライト電流及び前記第４ライト電流を供給し、同じであれば供給しない
トグル型磁気ランダムアクセスメモリ。
【請求項３３】
請求の範囲２０に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１リード・イネーブル信号及び前記第２リード・イネーブル信号の活性時において動作する複数の第３センスアンプ回路を更に具備し、
前記複数の第３センスアンプ回路の各々は、バースト・アドレス信号に割り付けられている
トグル型磁気ランダムアクセスメモリ。
【請求項３４】
請求の範囲３３に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数の第３センスアンプ回路のセンス結果を一時的に保持する複数の第３レジスタを更に具備し、
前記複数の第３レジスタは、前記バースト・アドレス信号に対応するセンス結果のみを出力し、当該出力されたセンス結果がデータ出力信号である
トグル型磁気ランダムアクセスメモリ。
【請求項３５】
請求の範囲３３に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記複数の第３センスアンプ回路の入力を、前記第１リード・イネーブル信号により前記第１メモリアレイに接続し、前記第２リード・イネーブル信号により前記第２メモリアレイに接続するセレクタを更に具備する
トグル型磁気ランダムアクセスメモリ。
【請求項３６】
請求の範囲３３に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第１リード・イネーブル信号の活性時において前記第１ライト電流及び前記第２ライト電流を供給し、前記第２リード・イネーブル信号の活性時において前記第３ライト電流及び前記第４ライト電流を供給する第３書き込み回路と、
前記複数の第３レジスタの各々の出力信号と外部入力のデータ入力信号とを比較する第３判定回路と
を更に具備し、
前記第３書き込み回路は、前記比較結果に基づいて、両者が異なっていれば前記第１ライト電流及び前記第２ライト電流、又は、前記第３ライト電流及び前記第４ライト電流を供給し、同じであれば供給しない
トグル型磁気ランダムアクセスメモリ。
【請求項３７】
請求の範囲３６に記載のトグル型磁気ランダムアクセスメモリにおいて、
前記第３書き込み回路を、前記第１ライト・イネーブル信号により前記第１メモリアレイに接続し、前記第２ライト・イネーブル信号により前記第２メモリアレイに接続するセレクタを更に具備する
トグル型磁気ランダムアクセスメモリ。
【請求項３８】
トグル型磁気ランダムアクセスメモリの書き込み方法であって、
ここで、前記トグル型磁気ランダムアクセスメモリは、
磁気抵抗素子を含む複数の第１メモリセルを備える第１メモリアレイと、
磁気抵抗素子を含む複数の第２メモリセルを備え、前記第１メモリアレイとは書き込みに用いる書き込み配線が異なる第２メモリアレイと
を具備し、
前記磁気抵抗素子は、フリー層が積層フリー層であり、磁化容易軸方向が書き込みワード線に対して約４５°ずれた方向であり、
前記第１メモリセル及び前記第２メモリセルの各々において、ワード線が読み出しと書き込みとで電気的に分離されており、
（ａ）連続・バースト・ライト・モードにおいて、前記第１メモリアレイにおける第１バースト・ライト動作をトグル書き込みで行うステップと、
（ｂ）前記第２メモリアレイにおける第２バースト・ライト動作をトグル書き込みで行うステップと
を具備し、
前記（ａ）ステップは、
（ａ１）前記複数の第２メモリセルのうちの次の前記第２バースト・ライト動作の対象となるものについて、前記次の第２バースト・ライト動作の前に、前記第２メモリセルの読み出しワード線が活性化されて第２センス動作を行うステップと、
を備え、
前記（ｂ）ステップは、
（ｂ１）前記複数の第１メモリセルのうちの次の前記第１バースト・ライト動作の対象となるものについて、前記第１バースト・ライト動作の前に、前記第１メモリセルの読み出しワード線が活性化されて第１センス動作を行うステップと
を備え、
前記連続・バースト・ライト・モードが終了するまで、前記（ａ）及び前記（ｂ）ステップを繰り返す
トグル型磁気ランダムアクセスメモリの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトグル型磁気ランダムアクセスメモリ（以下、「トグルＭＲＡＭ」という）及びトグルＭＲＡＭの書き込み方法に関し、特に連続バーストライト動作を高い信頼性で行うトグルＭＲＡＭ及びトグルＭＲＡＭの書き込み方法に関する。
【背景技術】
【０００２】
高速な書き込み動作と読み出し動作が可能である磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）は、書き換え回数が非常に大きい不揮発メモリであり、既存のＤＲＡＭやＳＲＡＭの代替メモリとして期待されている。【０００３】
ＭＲＡＭの一つとして米国特許６，５４５，９０６号公報にトグルＭＲＡＭが開示されている。トグルＭＲＡＭは、その記憶素子に積層フリー層を用いた磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）を用いている。このトグルＭＲＡＭは、従来の典型的なＭＲＡＭと比べてメモリセルの構造とライト動作原理が異なり、特にライト動作におけるメモリセルの選択性が優れている。【０００４】
米国特許６，５４５，９０６号公報に記載されているように、トグルＭＲＡＭに用いられるＭＴＪの構造は、膜厚が等しい第１フリー層及び第２フリー層が非磁性金属層を介して積層されている。フリー層下のピン層及びリファレンス層も非磁性金属層と介して積層されている。ピン層及びリファレンス層の磁化方向は製造時に強く固定されている。第１フリー層の第１フリー層磁化及び第２フリー層の第２フリー層磁化の方向は、例えば、ライト・ビット線及びライト・ワード線に流れるライト電流が生成する磁場によって変化させることが可能である。ここで、第１及び第２フリー層磁化は互いに１８０°反転した反平行状態で安定である。【０００５】
図１は、米国特許６，５４５，９０６号公報に記載されたトグルＭＲＡＭにおけるメモリセルの平面レイアウトを示す。トグルＭＲＡＭにおけるメモリセルの平面レイアウトは、従来の典型的なＭＲＡＭのそれとは異なっている。トグルＭＲＡＭにおいて、ＭＴＪ１２５の磁化容易軸方向は、例えば、ライト・ワード線１２３が延在するＸ方向とライト・ビット線１２１が延在するＹ方向とから約４５°傾いた方向になるように配置される。これは、後述するトグル動作を容易にするためである。【０００６】
トグルＭＲＡＭのセンス動作原理は、従来の典型的なＭＲＡＭのセンス動作原理と同様である。しかし、トグルＭＲＡＭのライト動作原理は、従来の典型的なＭＲＡＭとは異なる。トグルＭＲＡＭのライト動作原理について説明する。米国特許６，５４５，９０６号公報に開示されるトグルＭＲＡＭのライト動作は、予め選択メモリセルのセンスを実行しておく。そして、そのセンス結果とライトしようとする情報とを比較し、一致すればライト動作を行わず、一致しなければライト動作を行う。ライト動作は、第１及び第２フリー層磁化を変化させる（トグル動作させる）ことで行う。【０００７】
図２〜図４は、従来のトグルＭＲＡＭのトグル動作原理を示す図である。上記トグル動作は、図２に示すように、時刻ｔ１でライト・ワード線１２３にライト電流ＩＷＬを供給し、時刻ｔ２でライト・ビット線１２１にライト電流ＩＢＬを供給する。さらに、時刻ｔ３でライト電流ＩＷＬを停止し、時刻ｔ４でライト電流ＩＢＬを停止する。以上の一連の電流制御により、ライト電流ＩＷＬが供給される選択状態のライト・ワード線とライト電流ＩＢＬが供給される選択状態のライト・ビット線との交点には回転磁場が加わる。それに伴い、ＭＴＪの第１及び第２フリー層磁化はそれぞれスピンフロップした状態で１回転する（トグル動作する）。すなわち、図３に示すように、初期状態が「０」の状態である場合は「１」の状態に書き換えられる（トグルされる）。図４に示すように、「１」の状態である場合は「０」の状態に書き換えられる（トグルされる）。トグルＭＲＡＭでは、選択状態のライト・ワード線１２３上あるいは選択状態のライト・ビット線１２１上に配置される半選択状態のメモリセルには、一方向の磁場しか加わらない。そのため、誤書き込みする可能性は非常に低い。よって、ライト電流値の厳密な制御は必要なく、書き込みマージンは従来の典型的なＭＲＡＭと比較して飛躍的に向上する。【０００８】
一般的なクロック同期型ＲＡＭにおいて、バースト動作と呼ばれる仕様が用意されている。これは、クロックに同期して内部のバースト・アドレスを自動的に変化させることで高速なリード動作及びライト動作を実現させる技術である。特に、連続・バースト動作と呼ばれる仕様では、バースト・アドレスを含む全てのカラム・アドレスをクロックに同期して変化させて動作させる。図５は、連続・バースト・リード動作のタイミングチャートを示す図である。（ａ）はクロック信号、（ｂ）はアドレス信号、（ｃ）はアドレス・アドバンス信号、（ｄ）は出力・イネーブル信号、（ｅ）はライト・イネーブル信号、（ｆ）はカラム・アドレス信号、（ｇ）はバーストアドレス信号、（ｈ）は入出力ピンで入出力される信号をそれぞれ示す。この連続・バースト・リード動作では、全てのカラム・アドレスに対応するメモリセルのセンス結果がクロックに同期して順次出力される。【０００９】
図６は、連続・バースト・ライト動作のタイミングチャートを示す図である。（ａ）はクロック信号、（ｂ）はアドレス信号、（ｃ）はアドレス／アドバンス信号、（ｄ）は出力・イネーブル信号、（ｅ）はライト・イネーブル信号、（ｆ）は入出力ピンで入出力される信号、（ｇ）はカラム・アドレス信号、（ｈ）はバーストアドレス信号、（ｉ）はライト・データ信号をそれぞれ示す。この連続・バースト・ライト動作では、バースト・アドレスを含む全てのカラム・アドレスに対応するメモリセルにクロックに同期して入力されたライトデータを順次ライトしていく。【００１０】
ここで、典型的なＭＲＡＭのライト動作は、ライトデータに応じたライト電流の向きによってＭＴＪ素子のフリー層磁化を制御することができる。従って、既存ＲＡＭの技術をそのまま適用して、同様にして連続・バースト・ライト動作させることが可能である。【００１１】
しかし、トグルＭＲＡＭのライト動作は、フリー層磁化を反転させるか（トグル動作させる）か否かで実行される。そのため、トグル動作をする前に、トグル動作を行うか否かを判断するために、メモリセルの状態をセンスしておく必要がある。このことにより、トグルＭＲＡＭを連続・バースト・ライト動作させるのが非常に困難となる。例えば、アドレスが入力されてからバースト・ライト動作が開始されるまでの時間に、全てのカラム・アドレスに対応するメモリセルのセンス動作を行うことができればトグルＭＲＡＭにおいても連続・バースト・ライト動作は可能である。しかし、全てのビット線にセンスアンプが必要となり、回路面積が爆発的に増大するため非現実的である。また、全てのカラム・アドレスに対して有限個のセンスアンプで対応する場合、バースト・ライト動作と同時に別のメモリセルのセンス動作を行う必要がある。【００１２】
図７は、トグルＭＲＡＭにおける連続・バースト・ライト動作のタイミングチャートの一例を示す図である。（ａ）はクロック信号ＣＬＫ、（ｂ）はアドレス信号Ａｄｄｅｓｓ、（ｃ）はアドレス／アドバンス信号／ＡＤＶ、（ｄ）は出力・イネーブル信号／ＯＥ、（ｅ）はライト・イネーブル信号／ＷＥ、（ｆ）は入出力ピンで入出力される信号Ｄｉｎ、（ｇ）はロウ・アドレス信号ＲＡ、（ｈ）はバースト・アドレス信号ＢＡ、（ｉ）はリード・カラム・アドレス信号ＲＣＡ、（ｊ）はリード・イネーブル信号ＲＥ、（ｋ）はセンスアンプ出力信号Ｑｏｕｔ、（ｌ）ライト・カラム・アドレス信号ＷＣＡ、（ｍ）内部・ライト・イネーブル信号ＷＥ、（ｎ）ライト電流（Ｉｘ）、（ｏ）はライト電流（Ｉｙ）をそれぞれ示す。【００１３】
この連続・バースト・ライト動作は、カラム・アドレスをセンス動作用とライト動作用とで２系統に分離するしている。すなわち、センス動作可能なメモリセルのみを選択する（ｉ）リード・カラム・アドレス信号ＲＣＡと、ライト動作可能なメモリセルのみを選択する（ｌ）ライト・カラム・アドレス信号ＷＣＡとに分離する。ＷＣＡ信号はＲＣＡ信号よりも数クロックの遅延（レイテンシ）を有して出力される。図７は、レイテンシ＝２（クロック）の場合を例に示している。【００１４】
図７においては、ａｄｄｒｅｓｓ信号が取り込まれてからＣＬＫ信号の各サイクルで以下のような動作が行われている。
（１）０〜１サイクル
カラム・アドレスが０番地、バースト・アドレスが０〜７番地にあるメモリセルＡのセンス動作Ａが行われている（（ｉ）ＲＣＡ信号、（ｊ）ＲＥ信号）。
（２）２〜９サイクル
これらのメモリセルＡのセンス結果と外部入力されるデータ入力信号とを利用してバースト・ライト動作が行われている（（ｋ）Ｑｏｕｔ信号、（ｆ）Ｄｉｎ信号、（ｅ）／ＷＥ信号、（ｈ）ＢＡ信号、（ｌ）ＷＣＡ信号、（ｍ）ＷＥ信号、（ｎ）Ｉｘ、（ｏ）Ｉｙ）。
（３）８〜９サイクル
カラム・アドレスが１番地、バースト・アドレスが０〜７番地にあるメモリセルＢのセンス動作Ｂが行われている（（ｉ）ＲＣＡ信号、（ｊ）ＲＥ信号）。
（４）１０〜１７サイクル
これらのメモリセルＢのセンス結果と外部入力されるデータ入力信号とを利用してバースト・ライト動作が行われている（（ｋ）Ｑｏｕｔ信号、（ｆ）Ｄｉｎ信号、（ｅ）／ＷＥ信号、（ｈ）ＢＡ信号、（ｌ）ＷＣＡ信号、（ｍ）ＷＥ信号、（ｎ）Ｉｘ、（ｏ）Ｉｙ）。
以下同様である。【００１５】
図８は、図７のＣＬＫ信号の９サイクル目におけるメモリアレイの状態を示した図である。
カラム・アドレスが０番地（（ｌ）ＷＣＡ信号）、バースト・アドレス（（ｈ）ＢＡ信号）が７番地に位置するメモリセルＡのライト・ワード線１２３及びライト・ビット線１２１にライト電流Ｉｘ、Ｉｙがそれぞれ流れている。同時に、カラム・アドレスが１番地（（ｉ）ＲＣＡ信号）に位置するメモリセルＢのセンス動作が実行されている。この時、メモリセルＢのライト・ワード線１２３には、ライト電流Ｉｘが流れているため、メモリセルＢの磁化は「０」でも「１」もない不安定な状態（スピン・フロップ状態）である。
従って、メモリセルＢに記憶されている情報を正しくセンスすることが不可能である。このように、センス動作とライト動作とが同時に行われるサイクルが存在するため、連続・バースト・ライト動作させることは困難である。【００１６】
クロック・サイクル毎にセンス動作を行えば上記問題を解決できる可能はある。その場合、クロック周波数を上げることが困難となり、ライト動作の速度を落とすことになる。
そうなると、連続・バースト・ライト動作させるメリットが無くなってしまう。【００１７】
関連する技術として特開２００３−７７２６７号公報に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備える。各前記メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。複数のライトディジット線と、複数のライトビット線と、複数のワード線と、行選択部とを備える。複数のライトディジット線の各々が、メモリセル行にそれぞれ対応して設けられ、活性化時において、行方向に前記第１のデータ書込電流を流す。複数のライトビット線の各々が、メモリセル列にそれぞれ対応して設けられ、活性化時において列方向に前記第２のデータ書込電流を流す。複数のワード線の各々が、メモリセル行にそれぞれ対応して設けられ、データ読出対象に選択された選択メモリセルを含む選択行を活性化する。行選択部は、前記メモリアレイにおける行選択を実行する。前記行選択部は、行デコード回路と、ワード線選択回路と、ライトディジット線選択回路とを含む。行デコード回路は、行アドレスをデコードする。ワード線選択回路は、各ワード線に対応して設けられ、前記データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化する。ライトディジット線選択回路は、各前記ライトディジット線に対応して設けられ、前記データ書込時において、前記対応するメモリセル行の前記デコード結果に基づいて、対応するライトディジット線を活性化する。【００１８】
特表２００４−５３０２４０号公報にＭＲＡＭアーキテクチャ及びシステムが開示されている。この磁気抵抗メモリは、共通基板の上に形成される。磁気抵抗メモリは、第１及び第２の磁気抵抗メモリアレイと、複数のワード／デジットラインと、スイッチング回路と、カレントソースとからなる。第１及び第２の磁気抵抗メモリアレイは、前記基板上で互いに離間して設けられ、それぞれが複数の行及び列に配置された複数の磁気抵抗メモリセルを有している。複数のワード／デジットラインは、それぞれが前記第１及び第２の磁気抵抗メモリアレイの各々における各行の磁気メモリセルに磁気的に結合する。スイッチング回路は、前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられ、前記第１及び第２の磁気抵抗メモリアレイのいずれか一方のある行の磁気抵抗メモリセルのワード／デジットラインを選択するように設計されている。カレントソースは、前記基板上の前記スイッチング回路に隣接して設けられ、前記行の磁気抵抗メモリセルの前記選択されたワード／デジットラインに書き込み電流を供給するために前記スイッチング回路に接続されている。
【発明の開示】
【００１９】
本発明の目的は、連続・バースト・ライト動作を高速に、且つ、回路面積の増大を招くことなしに実現するトグルＭＲＡＭ及びトグルＭＲＡＭの書き込み方法を提供することである。
【００２０】
また、本発明の目的は、ライト動作の信頼性を低下させること無く、連続・バースト・ライト動作を高速に実現するトグルＭＲＡＭ及びトグルＭＲＡＭの書き込み方法を提供することである。
【００２１】
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
【００２２】
上記課題を解決するために、本発明のトグル型磁気ランダムアクセスメモリは、第１メモリアレイと、第２メモリアレイと、制御部とを具備する。第１メモリアレイは、磁気抵抗素子を含む複数の第１メモリセルを備える。第２メモリアレイは、磁気抵抗素子を含む複数の第２メモリセルを備え、第１メモリアレイとは書き込みに用いる書き込み配線が異なる。制御部は、連続・バースト・ライト・モードにおいて、第１メモリアレイにおける第１バースト・ライト動作を行う第１状態と、第２メモリアレイにおける第２バースト・ライト動作を行う第２状態とを交互に実行するように第１メモリアレイと第２メモリアレイとを制御する。
【００２３】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１メモリアレイと第２メモリアレイとは同一の入出力ピンからデータを入出力する。
【００２４】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１メモリアレイ、又は、第２メモリアレイは、書き込み配線の一つとしての第１方向に延在する複数の書き込みワード線と、書き込み配線の他の一つとしての第２方向に延在する複数のビット線とを備える。複数の第１メモリセルの各々、又は、複数の第２メモリセルの各々は、複数の書き込みワード線と複数のビット線の交点の各々に配置されている。磁気抵抗素子は、フリー層が積層フリー層であり、磁化容易軸方向が第１方向に対して約４５°ずれた方向である。
【００２５】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数のメモリセルの各々に対する書き込み動作は、複数の書き込みワード線から選択される選択書き込みワード線に第１書き込み電流を供給し、次に、複数のビット線から選択される選択ビット線に第２書き込み電流を供給し、その後、第１書き込み電流を停止し、次に、第２書き込み電流を停止する一連の電流制御により実行される。
【００２６】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１バースト・ライト動作と、第２バースト・ライト動作とを同時に実行しないように第１メモリアレイと第２メモリアレイとを制御する。
【００２７】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１状態において複数の第２メモリセルのうちの次の第２バースト・ライト動作の対象となるものについて、第２センス動作を行い、第２状態において複数の第１メモリセルのうちの次の第１バースト・ライト動作の対象となるものについて、第１センス動作を行うように第１メモリアレイと第２メモリアレイとを制御する。
【００２８】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１センス動作及び第２センス動作と、第１バースト・ライト動作及び第２バースト・ライト動作とを、外部入力されるクロック信号に同期して実行するように第１メモリアレイと第２メモリアレイとを制御する。
【００２９】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１状態及び第２状態のいずれを先に実行するかを示すデータをアドレス信号に含ませて、第１メモリアレイ及び第２メモリアレイへ出力する。
【００３０】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１バースト・ライト動作の際に第１アドレス信号を第１メモリアレイへ出力し、第２バースト・ライト動作の際に第２アドレス信号を第２メモリアレイへ出力する。第１メモリアレイは、第１アドレス信号に基づいて、複数の第１メモリセルから選択第１セルを選択する。第２メモリアレイは、第２アドレス信号に基づいて、複数の第２メモリセルから選択第２セルを選択する。第１アドレス信号と第２アドレス信号とは、それぞれ異なるタイミングで交互に変化する。
【００３１】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１バースト・ライト動作を開始する前に、複数の第１メモリセルのうちの次の第１バースト・ライト動作の対象となるものについて事前に第１センス動作を実行するように第１メモリアレイを制御し、第１センス動作開始後から第１バースト・ライト動作終了まで第１アドレス信号を変化させない。第２バースト・ライト動作を開始する前に、複数の第２メモリセルのうちの次の第２バースト・ライト動作の対象となるものについて事前に第２センス動作を実行するように第２メモリアレイを制御し、第２センス動作開始後から第２バースト・ライト動作終了まで第２アドレス信号を変化させない。
【００３２】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１センス動作開始時に第１アドレス信号を変化させ、第２センス動作開始時に第２アドレス信号を変化させる。
【００３３】
上記のトグル型磁気ランダムアクセスメモリにおいて、第２アドレス信号の変化後のアドレスは、第２アドレス信号の変化時における第１アドレス信号のアドレスに等しい。
【００３４】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、外部入力されるアドレス信号に基づいて、第１アドレス信号と第２アドレス信号とを生成する。
【００３５】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、外部入力されるアドレス信号とコマンド信号とに基づいて、第１センス動作を制御する第１リード・イネーブル信号と、第２センス動作を制御する第２リード・イネーブル信号とを生成する。
【００３６】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、アドレス信号とコマンド信号とに基づいて、第１バースト・ライト動作を制御する第１ライト・イネーブル信号と、第２バースト・ライト動作を制御する第２ライト・イネーブル信号とを生成する。
【００３７】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１ライト・イネーブル信号を第１リード・イネーブル信号に対して少なくとも１サイクルのクロック遅延を有して出力し、第２ライト・イネーブル信号を第２リード・イネーブル信号に対して少なくとも１サイクルのクロック遅延を有して出力する。
【００３８】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、外部入力されるアドレス信号に対して、第１メモリアレイ及び第２メモリアレイのロウを選択するロウ・アドレス信号と、第１メモリアレイのカラムを選択する第１カラム・アドレス信号と、第２メモリアレイのカラムを選択する第２カラム・アドレス信号とを生成する。
【００３９】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１カラム・アドレス信号と第２カラム・アドレス信号とを、それぞれクロック信号に同期して増加させる。
【００４０】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１カラム・アドレス信号及び第２カラム・アドレス信号の最下位ビットが、それぞれ第１メモリアレイ及び第２メモリアレイに割り付けられている。
【００４１】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、初期状態の第１カラム・アドレス信号及び第２カラム・アドレス信号の最下位ビットに、第１メモリアレイ及び第２メモリアレイのいずれを先にアクセスするかを示すデータを含ませる。
【００４２】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、初期状態の第１カラム・アドレス信号及び第２カラム・アドレス信号の最下位ビットに基づいて、第１メモリアレイの第１センス動作に関する第１リード・イネーブル信号と第２メモリアレイの第２センス動作に関する第２リード・イネーブル信号のいずれかを先に出力する。
【００４３】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、最下位ビットを除く第１カラム・アドレス信号は第１アドレス信号であり、最下位ビットを除く第２カラム・アドレス信号は第２のアドレス信号である。
【００４４】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、外部入力されるアドレス信号に基づいて、第１メモリアレイ及び第２メモリアレイのカラムを選択するバースト・アドレス信号を生成する。バースト・アドレス信号はクロック信号のサイクル毎に連続的に増加される。
【００４５】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、バースト・アドレス信号を下位ビットとし、第１カラム・アドレス信号及び第２カラム・アドレス信号の各々を上位ビットとした値を、クロック信号のサイクル毎に連続的に増加させる。
【００４６】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第１センスアンプ回路と、複数の第２センスアンプ回路とを更に具備する。複数の第１センスアンプ回路は、第１リード・イネーブル信号の活性時において、ロウ・アドレス信号と第１カラム・アドレス信号とにより複数の第１メモリセルから選択される複数の選択第１セルの情報をセンスする。複数の第２センスアンプ回路は、第２リード・イネーブル信号の活性時において、ロウ・アドレス信号と第２カラム・アドレス信号とにより複数の第２メモリセルから選択される複数の選択第２セルの情報をセンスする。複数の第１センスアンプ回路の各々、及び、複数の第２センスアンプ回路の各々は、バースト・アドレス信号に割り付けられている。
【００４７】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第１センスアンプ回路の各々は同時に動作し、複数の第２センスアンプ回路の各々は同時に動作する。
【００４８】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、バースト・アドレス信号を、第１カラム・アドレス信号及び第２カラム・アドレス信号に対して少なくとも１サイクルのクロック遅延を有して第１メモリアレイ及び第２メモリアレイ、複数の第１センスアンプ回路の各々及び複数の第２センスアンプ回路の各々へ入力する。
【００４９】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第１センスアンプ回路のセンス結果を一時的に保持する複数の第１レジスタと、複数の第２センスアンプ回路のセンス結果を一時的に保持する複数の第２レジスタとを更に具備する。
【００５０】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第１レジスタ及び複数の第２レジスタは、バースト・アドレス信号に対応するセンス結果のみを出力する。
【００５１】
上記のトグル型磁気ランダムアクセスメモリにおいて、制御部は、第１カラム・アドレス信号及び第２カラム・アドレス信号の最下位ビットに対応する制御信号を、バースト・アドレス信号が持つレイテンシと同じクロック遅延を有して出力する。制御信号に基づいて、複数の第１レジスタ及び複数の第２レジスタのいずれか出力信号を出力するマルチプレクサを更に具備する。マルチプレクサの出力信号がデータ出力信号となる。
【００５２】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１書き込み回路と、第２書き込み回路とを更に具備する。第１書き込み回路は、第１バースト・ライト動作を制御する第１ライト・イネーブル信号の活性時において、ロウ・アドレス信号と第１カラム・アドレス信号とバースト・アドレス信号とにより複数の第１メモリセルから選択される複数の選択第１セルの第１書き込みワード線及び複数の第１ビット線にそれぞれ第１ライト電流及び第２ライト電流を供給する。第２書き込み回路は、第２バースト・ライト動作を制御する第２ライト・イネーブル信号の活性時において、ロウ・アドレス信号と第２カラム・アドレス信号とバースト・アドレス信号とにより複数の第２メモリセルから選択される複数の選択第２セルの第２書き込みワード線及び複数の第２ビット線にそれぞれ第３ライト電流及び第４ライト電流を供給する。
【００５３】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１書き込み回路は、第１ライト電流を第２ライト電流よりも先に供給し、且つ、第１ライト電流を第２ライト電流よりも先に停止する。第２書き込み回路は、第３ライト電流を第４ライト電流よりも先に供給し、且つ、第３ライト電流を第４ライト電流よりも先に停止する。
【００５４】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１の書き込み回路は、複数の第１レジスタの各々の出力信号と、外部入力されたデータ入力信号とを比較する第１判定回路を備える。第１判定回路は、比較結果に基づいて、両者が異なっていれば第１ライト電流及び第２ライト電流を供給し、同じであれば供給しない。第２書き込み回路は、複数の第２レジスタの各々の出力信号と、外部入力されたデータ入力信号とを比較する第２判定回路を備える。第２判定回路は、比較結果に基づいて、両者が異なっていれば第３ライト電流及び第４ライト電流を供給し、同じであれば供給しない。
【００５５】
上記のトグル型磁気ランダムアクセスメモリにおいて、第１リード・イネーブル信号及び第２リード・イネーブル信号の活性時において動作する複数の第３センスアンプ回路を更に具備する。複数の第３センスアンプ回路の各々は、バースト・アドレス信号に割り付けられている。
【００５６】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第３センスアンプ回路のセンス結果を一時的に保持する複数の第３レジスタを更に具備する。複数の第３レジスタは、バースト・アドレス信号に対応するセンス結果のみを出力し、当該出力されたセンス結果がデータ出力信号である。
【００５７】
上記のトグル型磁気ランダムアクセスメモリにおいて、複数の第３センスアンプ回路の入力を、第１リード・イネーブル信号により第１メモリアレイに接続し、第２リード・イネーブル信号により第２メモリアレイに接続するセレクタを更に具備する。
【００５８】
上記のトグル型磁気ランダムアクセスメモリにおいて、第３書き込み回路と、第３判定回路とを更に具備する。第３書き込み回路は、第１リード・イネーブル信号の活性時において第１ライト電流及び第２ライト電流を供給し、第２リード・イネーブル信号の活性時において第３ライト電流及び第４ライト電流を供給する。第３判定回路は、複数の第３レジスタの各々の出力信号と外部入力のデータ入力信号とを比較する。第３書き込み回路は、比較結果に基づいて、両者が異なっていれば第１ライト電流及び第２ライト電流、又は、第３ライト電流及び第４ライト電流を供給し、同じであれば供給しない。
【００５９】
上記のトグル型磁気ランダムアクセスメモリにおいて、第３書き込み回路を、第１ライト・イネーブル信号により第１メモリアレイに接続し、第２ライト・イネーブル信号により第２メモリアレイに接続するセレクタを更に具備する。
【００６０】
上記課題を解決するために、本発明のトグル型磁気ランダムアクセスメモリの書き込み方法は、（ａ）連続・バースト・ライト・モードにおいて、第１メモリアレイにおける第１バースト・ライト動作をトグル書き込みで行うステップと、（ｂ）第２メモリアレイにおける第２バースト・ライト動作をトグル書き込みで行うステップとを具備する。連続・バースト・ライト・モードが終了するまで、（ａ）及び（ｂ）ステップを繰り返す。
ここで、トグル型磁気ランダムアクセスメモリは、第１メモリアレイと、第２メモリアレイとを具備する。第１メモリアレイは、磁気抵抗素子を含む複数の第１メモリセルを備える。第２メモリアレイは、磁気抵抗素子を含む複数の第２メモリセルを備え、第１メモリアレイとは書き込みに用いる書き込み配線が異なる。磁気抵抗素子は、フリー層が積層フリー層であり、磁化容易軸方向が書き込みワード線に対して約４５°ずれた方向である。
【００６１】
上記のトグル型磁気ランダムアクセスメモリの書き込み方法において、（ａ）ステップは、（ａ１）複数の第１メモリセルのうちの第１バースト・ライト動作の対象となるものについて、第１バースト・ライト動作の前に第１センス動作を行うステップを備える。（ｂ）ステップは、（ｂ１）複数の第２メモリセルのうちの第２バースト・ライト動作の対象となるものについて、第２バースト・ライト動作の前に第２センス動作を行うステップを備える。
【００６２】
本発明のトグルＭＲＡＭによれば、連続・バースト・ライト動作を、信頼性の低下や回路面積の増大を招くことなく、高速に行うことが可能となる。
【図面の簡単な説明】
【００６３】
【図１】図１は、米国特許６，５４５，９０６号公報に記載されたトグルＭＲＡＭにおけるメモリセルの平面レイアウトを示す。
【図２】図２は、従来のトグルＭＲＡＭのトグル動作原理を示す図である。
【図３】図３は、従来のトグルＭＲＡＭのトグル動作原理を示す図である。
【図４】図４は、従来のトグルＭＲＡＭのトグル動作原理を示す図である。
【図５】図５は、連続・バースト・リード動作のタイミングチャートを示す図である。
【図６】図６は、連続・バースト・ライト動作のタイミングチャートを示す図である。
【図７】図７は、トグルＭＲＡＭにおける連続・バースト・ライト動作のタイミングチャートの一例を示す図である。
【図８】図８は、図７のＣＬＫ信号の９サイクル目におけるメモリアレイの状態を示した図である。
【図９】図９は、本発明のトグルＭＲＡＭの第１の実施の形態における構成を示すブロック図である。
【図１０】図１０は、本発明のトグルＭＲＡＭの第１の実施の形態におけるアドレスの割り付け例を示している。
【図１１】図１１は、本発明のトグルＭＲＡＭの第１の実施の形態におけるセンスアンプと書き込み回路の構成の一例を示すブロック図である。
【図１２】図１２は、本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作のタイミングチャートの一例を示す図である。
【図１３】図１３は、本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作のタイミングチャートの他の一例を示す図である。
【図１４】図１４は、本発明のトグルＭＲＡＭの第１の実施の形態における一部の構成を示すブロック図である。
【図１５】図１５は、本発明のトグルＭＲＡＭの第２の実施の形態における構成を示すブロック図である。
【図１６】図１６は、本発明のトグルＭＲＡＭの第２の実施の形態におけるセレクタの回路の構成の一例を示すブロック図である。
【図１７】図１７は、本発明のトグルＭＲＡＭの第２の実施の形態における連続・バースト・ライト動作のタイミングチャートの一例を示す図である。
【発明を実施するための最良の形態】
【００６４】
以下、本発明のトグルＭＲＡＭ及びトグルＭＲＡＭの書き込み方法について、添付図面を参照して説明する。【００６５】
（第１の実施の形態）
まず、本発明のトグルＭＲＡＭの第１の実施の形態における構成について説明する。
図９は、本発明のトグルＭＲＡＭの第１の実施の形態における構成を示すブロック図である。トグルＭＲＡＭ１は、コントローラ２、デコーダ＆メモリアレイＡ３ａ、デコーダ＆メモリアレイＢ３ｂ、センスアンプＡ４ａ、センスアンプＢ４ｂ、書き込み回路Ａ５ａ、書き込み回路Ｂ５ｂ、マルチプレクサ６を具備する。【００６６】
デコーダ＆メモリアレイＡ３ａは、行列状に配置された複数のメモリセル３９ａを有するメモリアレイＡ３６ａを含む。デコーダ＆メモリセルアレイＢ３ｂは、行列状に配置された複数のメモリセル３９ｂを有するメモリアレイＡ３６ａを含む。メモリアレイＡ３６ａとメモリアレイＢ３６ｂとは、ライト・ワード線３７Ｗ及びビット線３８が互いに物理的に分離されている。詳細は後述する。【００６７】
コントローラ２は、連続・バースト・ライト・モードにおいて、デコーダ＆メモリアレイＡ３ａにおける第１バースト・ライト動作を行う第１状態と、デコーダ＆メモリアレイＢ３ｂにおける第２バースト・ライト動作を行う第２状態とを交互に実行するようにデコーダ＆メモリアレイＡ３ａとデコーダ＆メモリアレイＢ３ｂとを制御する。コントローラ２は、上記制御に関して、外部から入力されたアドレス信号に基づいて、ロウ・アドレス信号ＲＡと、カラム・アドレス信号ＣＡ、バースト・アドレス信号ＢＡを出力する。ロウ・アドレス信号ＲＡとバースト・アドレス信号ＢＡとは、メモリアレイＡ及びメモリアレイＢの両方に入力される。ここで、カラム・アドレス信号ＣＡは、メモリアレイＡに入力されるカラム・アドレス信号ＣＡ＿Ａと、メモリアレイＢに入力されるカラム・アドレス信号ＣＡ＿Ｂの２系統を有している。【００６８】
図１０は、本発明のトグルＭＲＡＭの第１の実施の形態におけるアドレスの割り付け例を示している。
（ａ）は、アドレスの割り付け例を示している。（ｂ）は、メモリセルアレイＡにおけるカラム・アドレスの物理割り付け例を示す図である。（ｃ）は、メモリセルアレイＢにおけるカラム・アドレスの物理割り付け例を示す図である。【００６９】
（ａ）において、コントローラ２は、通常のバースト動作時においては、バースト・アドレスＢＡ［ｂ：０］のみを自動的にインクリメントさせる。連続・バースト動作時においては、バースト・アドレスＢＡ［ｂ：０］を下位ビット、カラム・アドレスＣＡ［ｙ：０］を上位ビットとして自動的にインクリメントさせる。ここで、カラム・アドレスＣＡ［ｙ：０］の最下位ビットＣＡ［０］は、メモリアレイＡ３６ａとメモリアレイＢ３６ｂの選択に割り付けられている。つまり、連続・バースト動作時においては、メモリアレイＡ３６ａとメモリアレイＢ３６ｂは交互にアクセスされることになる。【００７０】
（ｂ）に示すように、ＣＡ［０］＝０の場合、メモリアレイＡ３６ａのアドレスであることを示す。その場合、ＣＡ［ｙ：１］＝０番地は、メモリアレイＡ３６ａの０番地を示す。ただし、メモリアレイＡ３６ａとメモリアレイＢ３６ｂとの組においてＣＡ＝０番地を示す。従って、カラム・アドレスＣＡ［ｙ：０］＝００の場合、メモリセルアレイＡ３６ａの０番地にある複数のメモリセルについて連続・バースト動作が実行される。ＣＡ［ｙ：１］＝１はメモリセルアレイＡ３６ａにおける１番地を示す（組においてＣＡ＝２番地を示す）。従って、カラム・アドレスＣＡ［ｙ：０］＝１０の場合、メモリセルアレイＡ３６ａの２番地にある複数のメモリセルについて連続・バースト動作が実行される。以下同様である。なお、ここでは、メモリセルアレイＡ３６ａの番地が偶数のみであるとする。【００７１】
（ｃ）に示すように、ＣＡ［０］＝１の場合、メモリアレイＢ３６ｂのアドレスであることを示す。その場合、ＣＡ［ｙ：１］＝０はメモリセルアレイＢ３６ｂの０番地を示す（組においてＣＡ＝１番地を示す）。従って、カラム・アドレスＣＡ［ｙ：０］＝０１の場合、メモリセルアレイＢ３６ｂの０番地にある複数のメモリセルについて連続・バースト動作が実行される。ＣＡ［ｙ：１］＝１はメモリセルアレイＢ３６ｂにおける１番地を示す（組においてＣＡ＝３番地を示す）。従って、カラム・アドレスＣＡ［ｙ：０］＝１１の場合、メモリセルアレイＢ３６ｂの１番地にある複数のメモリセルについて連続・バースト動作が実行される。以下同様である。なお、ここでは、メモリセルアレイＢ３６ｂの番地が奇数のみであるとする。【００７２】
図９を参照して、センスアンプＡ（ＳＡ＿Ａ）４ａは、メモリアレイＡ３６ａにおける複数のメモリセルの各々のセンスを行う複数のセンスアンプ４１（後述）を含む。センスアンプＡ４ａは、コントローラ２よりセンスアンプＡ４ａを動作させるリード・イネーブル信号ＲＥ＿Ａを受信する。そして、センスアンプＡ４ａは、ロウ・アドレス信号ＲＡとカラム・アドレス信号ＣＡ＿Ａによって選択されたメモリアレイＡ３６ａにおける複数のメモリセル４１のデータについてセンスする。【００７３】
センスアンプＢ（ＳＡ＿Ｂ）４ｂは、メモリアレイＢ３６ｂにおける複数のメモリセルの各々のセンスを行う複数のセンスアンプ４１（後述）を含む。センスアンプＢ４ｂは、コントローラ２よりセンスアンプＢ４ｂを動作させるリード・イネーブル信号ＲＥ＿Ｂを受信する。そして、センスアンプＢ４ｂは、ロウ・アドレス信号ＲＡとカラム・アドレス信号ＣＡ＿Ｂによって選択されたメモリアレイＢ３６ｂにおける複数のメモリセル４１のデータについてセンスする。【００７４】
マルチプレクサ６は、センスアンプＡ４ａの出力信号Ｑ＿ＡとセンスアンプＢ４ｂの出力信号Ｑ＿Ｂとを受け取る。そして、メモリアレイＡ４ａにおけるメモリセル３９ａのセンス結果とメモリアレイＢ４ｂにおけるメモリセル３９ｂのセンス結果のどちらかをデータ出力信号Ｑｏｕｔとしてコントローラ２へ出力する。【００７５】
書き込み回路Ａ（ＷＣＳ＿Ａ）５ａは、メモリアレイＡ３６ａにおけるメモリセル３９ａのライト動作を行う。すなわち、書き込み回路Ａ５ａは、ロウ・アドレス信号ＲＡとカラム・アドレス信号ＣＡ＿Ａとバースト・アドレス信号ＢＡとによって選択されるメモリアレイＡ３６ａにおけるメモリセル３９ａのライト・ワード線３７Ｗａ及びビット線３８ａにそれぞれライト電流Ｉｘ、Ｉｙを供給する。【００７６】
書き込み回路Ｂ（ＷＣＳ＿Ｂ）５ｂは、メモリアレイＢ３６ｂにおけるメモリセル３９ｂのライト動作を行う。書き込み回路Ｂ５ｂは、ロウ・アドレス信号ＲＡとカラム・アドレス信号ＣＡ＿Ｂとバースト・アドレス信号ＢＡとによって選択されるメモリアレイＢ３６ｂにおけるメモリセル３９ｂのライト・ワード線３７Ｗｂ及びビット線３８ｂにそれぞれライト電流Ｉｘ、Ｉｙを供給する。【００７７】
また、ライト・イネーブル信号ＷＥ信号は、書き込み回路Ａ５ａを動作させるライト・イネーブル信号ＷＥ＿Ａと、書き込み回路Ｂ５ｂを動作させるライト・イネーブル信号ＷＥ＿Ｂの２系統のライト・イネーブル信号を有している。【００７８】
図１１は、本発明のトグルＭＲＡＭの第１の実施の形態におけるセンスアンプと書き込み回路の構成の一例を示すブロック図である。センスアンプ４（４ａ、４ｂ）は、複数のセンスアンプ４１と複数のレジスタ４２と、マルチプレクサ４３を備える。複数のレジスタ４２の各々は、複数のセンスアンプ４１のいずれかに対応して、その後段に設けられている。複数のレジスタ４２の各々は、センス結果を一時的に格納する。また、複数のセンスアンプ４１の各々及び複数のレジスタ４２の各々は、バースト・アドレスＢＡに割り付けられている。マルチプレクサ４３は、バースト・アドレスＢＡに対応するレジスタ４２からのセンス結果を出力信号Ｑｏｕｔとして出力する。【００７９】
リード・イネーブル信号ＲＥが活性化されると、任意のロウ・アドレスＲＡとカラム・アドレスＣＡとで選択された複数のメモリセル３９の全てについて、センス動作が開始される。複数のセンスアンプ４１の各々は、対応するメモリセル３９のセンスを行い、センス結果を対応するレジスタ４２へ出力する。レジスタ４２は、ラッチ信号ＬＡＴによりそのセンス結果を格納する。マルチプレクサ４３は、バースト・アドレスＢＡに対応するセンス結果をレジスタ４２から受け取り、センスアンプ４の出力信号Ｑｏｕｔとして出力する。【００８０】
書き込み回路５（５ａ、５ｂ）は、トグル動作判定回路５１、レジスタ５２、ＮＡＮＤ回路５３、５５、遅延回路５４、電流源回路５６、５７、ライトイネーブルスイッチ５８、５９を備える。ライトイネーブルスイッチ５８、５９は、ライト・イネーブル信号ＷＥ信号によりオンまたはオフになる。電流源回路５７は、ライトイネーブルスイッチ５９がオンのとき、ロウ・セレクタ３３（後述）に接続される。そして、ロウ・セレクタ３３で選択された選択状態のライト・ワード線３７Ｗにライト電流Ｉｘを供給する。電流源回路５６は、ライトイネーブルスイッチ５８がオンのとき、ロウ・セレクタ３２（後述）に接続される。そして、ライト・カラム・セレクタ３２（後述）で選択された選択状態のビット線３８にライト電流Ｉｙを供給する。トグル判定回路５１は、選択状態のメモリセル３９のセンス結果（Ｑｏｕｔ）とレジスタ５２を介して入力されるデータ入力信号（Ｄｉｎ）とを比較する。比較の結果、両者が異なっていれば、、ライト・カラム・セレクタ３２の選択したビット線３８へライト電流Ｉｙが供給され、ロウ・セレクタ３３の選択したライト・ワード線３７Ｗにライト電流Ｉｘが供給される。すなわち、トグル動作させる。上記センス結果（Ｑｏｕｔ）とデータ入力信号（Ｄｉｎ）とが同じであれば、ライト電流Ｉｘ、Ｉｙを供給しない。このような判定はトグルＭＲＡＭ特有の動作であり、排他的論理和ゲートで簡単に実現できる。本回路例においては、トグル動作を行うと判定した場合、電流源回路５６へ向うライト・イネーブル信号ＷＥに遅延回路を挿入することで、ライト電流Ｉｘをライト電流Ｉｙよりも先に供給し、且つ、先に停止させることができる。【００８１】
図１４は、本発明のトグルＭＲＡＭの第１の実施の形態における一部の構成を示すブロック図である。
デコーダ＆メモリアレイＡ３ａは、デコーダ３１ａ、ライト・カラム・セレクタ３２ａ、ロウ・セレクタ３３ａ、リード・カラム・セレクタ＆カラム・終端回路３４ａ、ロウ・終端回路３５ａ、メモリアレイＡ３６ａを備える。メモリアレイＡ３６ａは、Ｘ方向へ延伸する複数のライト・ワード線３７Ｗａと、Ｙ方向へ延伸する複数の（ライト・）ビット線３８ａと、複数のライト・ワード線３７Ｗａと複数のビット線３８ａとの交点の各々に対応して設けられた複数のメモリセルＡ３９ａとを含む。なお、メモリアレイＡ３６ａは、デコーダ＆メモリアレイＡ３ａの構成要素を全て含んでいても良い。【００８２】
デコーダ＆メモリアレイＢ３ｂは、デコーダ３１ｂ、ライト・カラム・セレクタ３２ｂ、ロウ・セレクタ３３ｂ、リード・カラム・セレクタ＆カラム・終端回路３４ｂ、ロウ・終端回路３５ｂ、メモリアレイＡ３６ｂを備える。メモリアレイＢ３６ｂは、Ｘ方向へ延伸する複数のライト・ワード線３７Ｗｂと、Ｙ方向へ延伸する複数の（ライト・）ビット線３８ｂと、複数のライト・ワード線３７Ｗｂと複数のビット線３８ｂとの交点の各々に対応して設けられた複数のメモリセルＢ３９ｂとを含む。なお、メモリアレイＢ３６ｂは、デコーダ＆メモリアレイＢ３ｂの構成要素を全て含んでいても良い。【００８３】
デコーダ３１（ａ，ｂ）は、ＲＡ信号、ＢＡ信号、ＣＡ信号に基づいて、ライト動作時に、ライト・カラム・セレクタ３２（ａ，ｂ）及びリード・カラム・セレクタ＆カラム・終端回路３４（ａ，ｂ）へカラムアドレス、ロウ・セレクタ３３（ａ，ｂ）へロウアドレスをそれぞれ出力する。また、センス動作時に、リード・カラム・セレクタ＆カラム・終端回路３４（ａ，ｂ）へカラムアドレス、ロウ・セレクタ３３（ａ，ｂ）へロウアドレスをそれぞれ出力する。ライト・カラム・セレクタ３２（ａ，ｂ）は、カラムアドレスに基づいて、ライト動作時に複数のビット線３８（ａ，ｂ）から選択ビット線を選択する。ロウ・セレクタ３３（ａ，ｂ）は、ロウアドレスに基づいて、ライト動作時に複数のライトワード線３７Ｗ（ａ，ｂ）から選択ライトワード線を選択し、センス動作時に複数のリードワード線３７Ｒ（ａ，ｂ）（図示されず）から選択リードワード線を選択する。リード・カラム・セレクタ＆カラム・終端回路３４（ａ，ｂ）は、カラムアドレスに基づいて、センス動作時に複数のビット線３８（ａ，ｂ）から選択ビット線を選択する。また、ライト動作時にビット線３８を終端する。ロウ・終端回路３５ａは、ライトワード線３７Ｗ、リードワード線３７Ｒを終端する。メモリセルＡ３９ａ及びメモリセルＢ３９ｂは、磁気抵抗素子として、フリー層が積層フリー層であり磁化容易軸方向がＸ方向に対して約４５°ずれた方向であるＭＴＪを含む。このＭＴＪは、トグルＭＲＡＭに用いられるＭＴＪである。その構造は従来（例示：特許文献１）のものと同じ構造を用いることができる。メモリセルＡ３９ａ及びメモリセルＢ３９ｂは、トグル動作（例示：特許文献１）で書き込むことができる。【００８４】
この図は、メモリアレイＡ３６ａにおけるバースト・ライト動作と、メモリアレイＢ３６ｂにおけるセンス動作が同時に行われている状態である。この時、メモリアレイＢ３６ｂにはライト電流が供給されないため、メモリセルＢ３６ｂの磁化状態は安定しており、正確にセンス動作を行うことができる。【００８５】
本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作について説明する。
図１２は、本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作のタイミングチャートの一例を示す図である。（ａ）はクロック信号ＣＬＫ、（ｂ）はアドレス信号Ａｄｄｅｓｓ、（ｃ）はアドレス／アドバンス信号／ＡＤＶ、（ｄ）は出力・イネーブル信号／ＯＥ、（ｅ）はライト・イネーブル信号／ＷＥ、（ｆ）は入出力ピンで入出力される信号Ｄｉｎ、（ｇ）はロウ・アドレス信号ＲＡ、（ｈ）はデコーダ＆メモリアレイＡ３ａのカラム・アドレス信号ＣＡ＿Ａ［ｙ：１］、（ｉ）はデコーダ＆メモリアレイＢ３ｂのカラム・アドレス信号ＣＡ＿Ｂ［ｙ：１］、（ｊ）はカラム・アドレス信号ＣＡ＿Ｂ［０］、（ｋ）はバースト・アドレス信号ＢＡ、（ｌ）はデコーダ＆メモリアレイＡ３ａのリード・イネーブル信号ＲＥ＿Ａ、（ｍ）はセンスアンプＡ４ａの出力信号Ｑ＿Ａ、（ｎ）はデコーダ＆メモリアレイＢ３ｂのリード・イネーブル信号ＲＥ＿Ｂ、（ｏ）はセンスアンプＢ４ｂの出力信号Ｑ＿Ｂ、（ｐ）はデコーダ＆メモリアレイＡ３ａの内部・ライト・イネーブル信号ＷＥ＿Ａ、（ｑ）はデコーダ＆メモリアレイＢ３ｂの内部・ライト・イネーブル信号ＷＥ＿Ｂをそれぞれ示す。【００８６】
本実施の形態では、便宜上、バースト長＝８ビット、すなわち、バースト・アドレス信号は３ビットを仮定している。この場合、センスアンプＡ４ａ及びセンスアンプＢ４ｂは共に８個ずつ用意されている。また、レイテンシ＝２を仮定している。【００８７】
０サイクルにおいてＡＤＶ信号（ｃ）がＬｏｗレベルとなり、外部アドレス信号（ｂ）がチップ内部へ取り込まれる。ここでは、アドレス＝０番地が入力される。すなわち、図１２の例では、スタート・アドレス＝０番地である場合のタイミング・チャートを示している。また、次のサイクルまでに外部の／ＷＥ信号（ｅ）がＬｏｗレベルとなり、ライト・モードに入っている。この時、レイテンシ＝２であるから、２サイクル目からサイクル毎に外部から書き込むデータＤｉｎ（ｆ）が入力される。
外部入力のアドレス信号（ｂ）と、アドレス取得時（０サイクル目）に生成されたロウ・アドレス信号ＲＡ＝０番地とは、本動作が終了するまで一定値が出力される。また、カラム・アドレス信号ＣＡ［ｙ：１］（（ｈ）又は（ｉ））を上位ビット、バースト・アドレス信号ＢＡ（ｋ）を下位ビットとしたアドレス信号は、クロック・サイクル毎に０番地から順次インクリメントされる。ここで、バースト・アドレス信号ＢＡ（ｋ）はカラム・アドレス信号ＣＡ（（ｈ）又は（ｉ））よりも遅れて出力される。すなわち、レイテンシ＝２であるから、バースト・アドレス信号ＢＡ（ｋ）は２サイクル目から出力される。また、アドレス取得時におけるカラム・アドレスＣＡの最下位ビットＣＡ［０］（ｊ）は０番地であり、メモリアレイＡ３６ａが先にアクセスされる。ここで、メモリアレイＡ３６ａに入力される最下位ビットを除くカラム・アドレス信号ＣＡ＿Ａ［ｙ：１］（ｈ）は、メモリアレイＡ３６ａのセンス動作開始時にインクリメントされる。図１２の例では、０〜１５サイクルにおいて＝０番地、１６〜３１サイクルにおいて＝１番地を出力する。一方、メモリアレイＢ３６ｂに入力される最下位ビットを除くカラム・アドレス信号ＣＡ＿Ｂ［ｙ：１］（ｉ）は、メモリアレイＢ３６ｂのセンス動作開始時にインクリメントされる。図１２の例では、０〜７サイクルにおいて任意（無効）、８〜２３サイクルにおいて０番地、２４〜３９サイクルにおいて１番地を出力する。より具体的には、ＣＡ＿Ｂ信号は、ＲＥ＿Ｂ信号の立ち上がりエッジにてＣＡ＿Ａ信号をラッチしたものに等しい。
スタート・アドレス＝０番地である図１２において、メモリアレイＡ３６ａが先にアクセスされる。そのため、ＲＥ＿Ａ信号（ｌ）は、ＲＥ＿Ｂ信号（ｎ）よりも先に活性状態を出力する。すなわち、０〜１サイクル、１６〜１７サイクルにおいてＲＥ＿Ａ信号（ｌ）がＨｉｇｈレベルとなり、メモリアレイＡ３６ａのセンス動作が行われる。また、８〜９サイクル、２４〜２５サイクルにおいてＲＥ＿Ｂ信号（ｎ）がＨｉｇｈレベルとなり、メモリアレイＢ３６ｂのセンス動作が行われる。同様に、ＷＥ＿Ａ信号（ｐ）はＷＥ＿Ｂ信号（ｑ）よりも先に活性状態を出力される。すなわち、２〜９サイクル、１８〜２５サイクルにおいてＷＥ＿Ａ信号（ｐ）がＨｉｇｈレベルとなり、メモリアレイＡ３６ａのバースト・ライト動作が行われる。また、１０〜１７サイクル、２６〜３３サイクルにてＷＥ＿Ｂ信号（ｑ）がＨｉｇｈレベルとなり、メモリアレイＢ３６ｂのバースト・ライト・動作が行われる。【００８８】
以下、図１２に示したタイミング・チャートを用いて各サイクル毎に本動作を説明する。
（１）０〜１サイクル：
ＲＥ＿Ａ信号（ｌ）が活性状態となり、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝０番地（ｈ）のメモリセルＡ３９ａのセンス動作が行われる。この時、メモリアレイＢ３６ｂにはアクセスされていない。
（２）２〜９サイクル：
ＷＥ＿Ａ信号（ｐ）が活性状態となり、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝０（ｈ）番地のメモリセルＡ３９ａのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＡ３９ａのセンス結果Ｑ０〜Ｑ７（ｍ）が順次出力される。それらセンス結果Ｑ０〜Ｑ７（ｍ）と外部からのデータ入力信号Ｄ０〜Ｄ７（ｆ）とを各々比較して、トグル動作させるか否かを判定する。ここで、２〜７サイクルでは、メモリアレイＢ３６ｂはアクセスされていない。しかし、８〜９サイクルでは、ＲＥ＿Ｂ信号（ｎ）が活性状態となり、メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０番地（ｉ）のメモリセルＢ３９ｂのセンス動作が行われる。
すなわち、この８〜９サイクルにおいては、図１４に示したようにメモリアレイＡ３６ａにおけるバースト・ライト動作と、メモリアレイＢ３６ｂにおけるセンス動作が同時に行われている状態である。この時、メモリアレイＢ３６ｂにはライト電流が供給されないため、メモリセルＢ３９ｂの磁化状態は安定しており、正確にセンス動作を行うことができる。
（３）１０〜１７サイクル：
ＷＥ＿Ｂ信号（ｑ）が活性状態となり、メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０（ｉ）番地のメモリセルＢ３９ｂのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＢ３９ｂのセンス結果Ｑ８〜Ｑ１５（ｏ）が順次出力される。それらセンス結果Ｑ８〜Ｑ１５（ｏ）と外部からのデータ入力信号Ｄ８〜Ｄ１５（ｆ）とを比較して、トグル動作させるか否かを判定する。ここで、１０〜１５サイクルでは、メモリアレイＡ３６ａはアクセスされていない。しかし、１６〜１７サイクルでは、ＲＥ＿Ａ信号（ｌ）が活性状態となり、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡ３９ａのセンス動作が行われる。この１６〜１７サイクルにおいては、メモリアレイＢ３６ｂにおけるバースト・ライト動作と、メモリアレイＡ３６ａにおけるセンス動作が同時に行われている状態である。この時、メモリアレイＡ３６ａにはライト電流が供給されていないため、メモリセルＡ３９ａの磁化状態は安定しており、正確にセンス動作を行うことができる。
（４）１８〜２５サイクル：
メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡ３９ａのバースト・ライト動作が行われている。２４〜２５サイクルにおいては、上記動作に加え、メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢ３９ｂのセンス動作が行われる。
（５）２６〜３３サイクル：
メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢ３９ｂのバースト・ライト動作が行われている。３２〜３３サイクルにおいては、上記動作に加え、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝２番地（ｈ）のメモリセルＡ３９ａのセンス動作が行われる。【００８９】
以上のような動作がカラム・アドレスＣＡの最終番地まで繰り返し行われることで連続・バースト・ライト動作を誤動作することなく実行することができる。【００９０】
図１３は、本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作のタイミングチャートの他の一例を示す図である。ここでは、スタート・アドレス＝８番地である。すなわち、アドレス取得時におけるカラム・アドレスの最下位ビットＣＡ［０］（ｊ）は１番地であり、メモリアレイＢ３６ｂが先にアクセスされる点が図１２と異なる。つまり、ＲＥ＿Ｂ信号（ｎ）はＲＥ＿Ａ信号（ｌ）よりも先に活性状態を出力する。、ＷＥ＿Ｂ信号（ｑ）はＷＥ＿Ａ信号（ｐ）よりも先に活性状態を出力する。【００９１】
以下、図１３に示したタイミング・チャートを用いて各サイクル毎に本動作を説明する。
（１）０〜１サイクル：
メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０番地（ｉ）のメモリセルＢ３９ｂのセンス動作が行われている。この時、メモリアレイＡ３６ａにはアクセスされていない。
（２）２〜９サイクル：
メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０番地（ｉ）のメモリセルＢ３９ｂのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＢ３９ｂのセンス結果Ｑ８〜Ｑ１５（ｏ）が順次出力される。そのセンス結果Ｑ８〜Ｑ１５（ｏ）と外部からのデータ入力信号Ｄ８〜Ｄ１５（ｆ）とを比較して、トグル動作させるか否かを判定する。また、８〜９サイクルでは、上記動作に加え、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡ３９ａのセンス動作が行われる。
（３）１０〜１７サイクル：
メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡ３９ａのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＡ３９ａのセンス結果Ｑ１６〜Ｑ２３（ｎ）が順次出力される。そのセンス結果Ｑ１６〜Ｑ２３（ｎ）と外部からのデータ入力信号Ｄ１６〜Ｄ２３（ｆ）とを比較して、トグル動作させるか否かを判定する。また、１６〜１７サイクルでは、上記動作に加え、メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢ３９ｂのセンス動作が行われる。
（４）１８〜２５サイクル：
メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢ３９ｂのバースト・ライト動作が行われている。２４〜２５サイクルにおいては、上記動作に加え、メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝２番地（ｈ）のメモリセルＡ３９ａのセンス動作が行われる。
（５）２６〜３３サイクル：
メモリアレイＡ３６ａにおけるＲＡ＝０番地、ＣＡ＿Ａ＝２番地（ｈ）のメモリセルＡ３９ａのバースト・ライト動作が行われている。３２〜３３サイクルにおいては、上記動作に加え、メモリアレイＢ３６ｂにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝２番地（ｉ）のメモリセルＡ３９ｂのセンス動作が行われる。【００９２】
以上の動作がカラム・アドレスの最終番地まで繰り返し行われることで連続・バースト・ライト動作を誤動作することなく確実に実行することができる。【００９３】
その他の動作モード、すなわち、連続・バースト・リード動作や通常のバースト・ライト／リード動作においても、回路構成の変更及び追加をすることなく動作させることが可能である。【００９４】
本発明により、ライト動作の信頼性を低下させること無く、連続・バースト・ライト動作を高速に、且つ、回路面積の増大を招くことなく実現することができる。【００９５】
（第２の実施の形態）
次に、本発明のトグルＭＲＡＭの第２の実施の形態における構成について説明する。
図１５は、本発明のトグルＭＲＡＭの第２の実施の形態における構成を示すブロック図である。トグルＭＲＡＭ６１は、コントローラ６２、デコーダ＆メモリアレイＡ６３ａ、デコーダ＆メモリアレイＢ６３ｂ、センスアンプ６４、書き込み回路６５、セレクタ６６、ＯＲ回路６７ａ、６７ｂを具備する。【００９６】
メモリアレイが書き込み配線が物理的に分離されたメモリアレイＡとメモリアレイＢとに分割されている点、カラム・アドレス信号ＣＡやリード・イネーブル信号ＲＥ、ライト・イネーブル信号ＷＥが２系統に分離されている点は、第１の実施の形態と同様である。【００９７】
しかし、本実施の形態のトグルＭＲＡＭ６１は、主に以下の点で第１の実施の形態のトグルＭＲＡＭ１と異なる。第１の実施の形態では、メモリアレイＡ及びメモリアレイＢの各々ごとにセンスアンプ（ＳＡ＿Ａ、ＳＡ＿Ｂ）や書き込み回路（ＷＣＳ＿Ａ、ＷＣＳ＿Ｂ）を有している。そして、コントローラ２が、各メモリアレイ、各センスアンプ、各書き込み回路に対して信号を出力している。一方、本実施の形態では、メモリアレイＡとメモリアレイＢとのいずれかを選択するセレクタ６６を備えている。セレクタ６６は、センスアンプ（ＳＡ）及び書き込み回路（ＷＣＳ）とメモリアレイＡ及びメモリアレイＢとの間の信号の授受を媒介する。これにより、センスアンプ（ＳＡ）及び書き込み回路（ＷＣＳ）の個数をそれぞれ１個にすることができる。【００９８】
それにより、センスアンプ（ＳＡ）及び書き込み回路（ＷＣＳ）の個数を第１の実施の形態に比べて１／２に削減できる。さらに、第１の実施の形態で必要であったセンスアンプ後段のマルチプレクサも削減できる。従って、トグルＭＲＡＭの回路面積を縮小することが可能となる。【００９９】
デコーダ＆メモリアレイＡ６３ａ及びデコーダ＆メモリアレイＢ６３ｂに関する構成は、例えば図１４と同様である。センスアンプ６４及び書き込み回路６５に関する構成は、例えば図１１と同様である。【０１００】
セレクタ６６は、デコーダ＆メモリアレイＡ６３ａ及びデコーダ＆メモリアレイＢ６３ｂのいずれか一方を選択して、書き込み回路５５からの信号やコントローラ６２からの信号を送信する。また、デコーダ＆メモリアレイＡ６３ａ及びデコーダ＆メモリアレイＢ６３ｂのいずれか一方からの信号を選択して、センスアンプ５４へ出力する。【０１０１】
図１６は、本発明のトグルＭＲＡＭの第２の実施の形態におけるセレクタの回路の構成の一例を示すブロック図である。
リード・イネーブル信号ＲＥ＿Ａが活性状態（Ｈｉｇｈレベル）の時、デコーダ＆メモリアレイＡ６３ａ側のリード・メイン・ビット線ＲＭＢＬ＿Ａが選択され、リード・メイン・ビット線ＲＭＢＬに接続される。これにより、デコーダ＆メモリアレイＡ６３ａ内のメモリアレイＡとセンスアンプ５４とが接続される。すなわち、センスアンプ５４はメモリアレイＡにおける選択セルのセンス動作を行うことができる。同様に、リード・イネーブル信号ＲＥ＿Ｂが活性状態（Ｈｉｇｈレベル）の時、デコーダ＆メモリアレイＢ６３ｂ側のリード・メイン・ビット線ＲＭＢＬ＿Ｂが選択され、リード・メイン・ビット線ＲＭＢＬに接続される。これにより、デコーダ＆メモリアレイＢ６３ｂ内のメモリアレイＢとセンスアンプ５４とが接続される。すなわち、センスアンプ５４はメモリアレイＢにおける選択セルのセンス動作を行うことができる。ここで、センスアンプ５４はＲＥ＿Ａ信号及びＲＥ＿Ｂ信号の両方の活性状態において動作可能な状態となる。【０１０２】
一方、ライト・イネーブル信号ＷＥ＿Ａが活性状態（Ｈｉｇｈレベル）の時、デコーダ＆メモリアレイＡ６３ａ側のライト・メイン・ワード線ＷＭＷＬ＿Ａ及びライト・メイン・ビット線ＷＭＢＬ＿Ａが選択され、それぞれライト・メイン・ワード線ＷＭＷＬ及びライト・メイン・ビット線ＷＭＢＬに接続される。これにより、デコーダ＆メモリアレイＡ６３ａ内のメモリアレイＡと書き込み回路５５とが接続される。すなわち、書き込み回路５５はメモリアレイＡにおける選択セルのワード線及びビット線にライト電流Ｉｘ、Ｉｙを供給することができる。同様に、ライト・イネーブル信号ＷＥ＿Ｂが活性状態（Ｈｉｇｈレベル）の時、デコーダ＆メモリアレイＢ６３ｂ側のライト・メイン・ワード線ＷＭＷＬ＿Ｂ及びライト・メイン・ビット線ＷＭＢＬ＿Ｂが選択され、それぞれライト・メイン・ワード線ＷＭＷＬ及びライト・メイン・ビット線ＷＭＢＬに接続される。これにより、デコーダ＆メモリアレイＢ６３ｂ内のメモリアレイＢと書き込み回路５５とが接続される。すなわち、書き込み回路５５はメモリアレイＢにおける選択セルのワード線及びビット線にライト電流Ｉｘ、Ｉｙを供給することができる。ここで、書き込み回路５５はＷＥ＿Ａ信号及びＷＥ＿Ｂ信号の両方の活性状態において動作可能な状態となる。【０１０３】
本発明のトグルＭＲＡＭの第１の実施の形態における連続・バースト・ライト動作について説明する。
図１７は、本発明のトグルＭＲＡＭの第２の実施の形態における連続・バースト・ライト動作のタイミングチャートの一例を示す図である。（ａ）はクロック信号ＣＬＫ、（ｂ）はアドレス信号Ａｄｄｅｓｓ、（ｃ）はアドレス／アドバンス信号／ＡＤＶ、（ｄ）は出力・イネーブル信号／ＯＥ、（ｅ）はライト・イネーブル信号／ＷＥ、（ｆ）は入出力ピンで入出力される信号Ｄｉｎ、（ｇ）はロウ・アドレス信号ＲＡ、（ｈ）はデコーダ＆メモリアレイＡ６３ａのカラム・アドレス信号ＣＡ＿Ａ［ｙ：１］、（ｉ）はデコーダ＆メモリアレイＢ６３ｂのカラム・アドレス信号ＣＡ＿Ｂ［ｙ：１］、（ｊ）はカラム・アドレス信号ＣＡ［０］、（ｋ）はバースト・アドレス信号ＢＡ、（ｌ）はメモリアレイＡのリード・イネーブル信号ＲＥ＿Ａ、（ｍ）はメモリアレイＢのリード・イネーブル信号ＲＥ＿Ｂ、（ｎ）はセンスアンプ５４ａの出力信号Ｑ＿Ａ、（ｏ）はメモリアレイＡの内部・ライト・イネーブル信号ＷＥ＿Ａ、（ｐ）はメモリアレイＢの内部・ライト・イネーブル信号ＷＥ＿Ｂをそれぞれ示す。【０１０４】
本実施の形態では、図１２の条件と同じく、バースト長＝８ビット（バースト・アドレス信号は３ビット）、レイテンシ＝２、スタート・アドレス＝０番地である。センスアンプＡ４ａ及びセンスアンプＢ４ｂは共に８個ずつ用意されている。【０１０５】
以下、図１７に示したタイミング・チャートを用いて各サイクル毎に本動作を説明する。
（１）０〜１サイクル：
ＲＥ＿Ａ信号（ｌ）が活性状態となり、セレクタ６６によりメモリアレイＡとセンスアンプ５４とが接続される。メモリアレイＡにおけるＲＡ＝０番地、ＣＡ＿Ａ＝０番地（ｈ）のメモリセルＡのセンス動作が行われる。この時、メモリアレイＢにはアクセスされていない。
（２）２〜９サイクル：
ＷＥ＿Ａ信号（ｏ）が活性状態となり、セレクタ６６により書き込み回路５５とメモリアレイＡとが接続される。メモリアレイＡにおけるＲＡ＝０番地、ＣＡ＿Ａ＝０（ｈ）番地のメモリセルＡのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＡのセンス結果Ｑ０〜Ｑ７（ｎ）が順次出力される。それらセンス結果Ｑ０〜Ｑ７（ｎ）と外部からのデータ入力信号Ｄ０〜Ｄ７（ｆ）とを各々比較して、トグル動作させるか否かを判定する。ここで、２〜７サイクルでは、メモリアレイＢはアクセスされていない。しかし、８〜９サイクルでは、ＲＥ＿Ｂ信号（ｍ）が活性状態となり、セレクタ６６によりメモリアレイＢとセンスアンプ５４とが接続される。
メモリアレイＢにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０番地（ｉ）のメモリセルＢのセンス動作が行われる。すなわち、この８〜９サイクルにおいては、第１の実施の形態と同様に、メモリアレイＡにおけるバースト・ライト動作と、メモリアレイＢにおけるセンス動作が同時に行われている状態である。この時、メモリアレイＢにはライト電流が供給されないため、メモリセルＢの磁化状態は安定しており、正確にセンス動作を行うことができる。
（３）１０〜１７サイクル：
ＷＥ＿Ｂ信号（ｐ）が活性状態となり、セレクタ６６により書き込み回路５５とメモリアレイＢとが接続される。メモリアレイＢにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝０（ｉ）番地のメモリセルＢのバースト・ライト動作が行われる。この時、各サイクル毎にバースト・アドレスに対応するメモリセルＢのセンス結果Ｑ８〜Ｑ１５（ｎ）が順次出力される。
それらセンス結果Ｑ８〜Ｑ１５（ｎ）と外部からのデータ入力信号Ｄ８〜Ｄ１５（ｆ）とを比較して、トグル動作させるか否かを判定する。ここで、１０〜１５サイクルでは、メモリアレイＡはアクセスされていない。しかし、１６〜１７サイクルでは、ＲＥ＿Ａ信号（ｌ）が活性状態となり、セレクタ６６によりメモリアレイＡとセンスアンプ５４とが接続される。メモリアレイＡにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡのセンス動作が行われる。この１６〜１７サイクルにおいては、メモリアレイＢにおけるバースト・ライト動作と、メモリアレイＡにおけるセンス動作が同時に行われている状態である。この時、メモリアレイＡにはライト電流が供給されていないため、メモリセルＡの磁化状態は安定しており、正確にセンス動作を行うことができる。
（４）１８〜２５サイクル：
メモリアレイＡにおけるＲＡ＝０番地、ＣＡ＿Ａ＝１番地（ｈ）のメモリセルＡのバースト・ライト動作が行われている。２４〜２５サイクルにおいては、上記動作に加え、メモリアレイＢにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢのセンス動作が行われる。
（５）２６〜３３サイクル：
メモリアレイＢにおけるＲＡ＝０番地、ＣＡ＿Ｂ＝１番地（ｉ）のメモリセルＢのバースト・ライト動作が行われている。３２〜３３サイクルにおいては、上記動作に加え、メモリアレイＡにおけるＲＡ＝０番地、ＣＡ＿Ａ＝２番地（ｈ）のメモリセルＡのセンス動作が行われる。【０１０６】
以上のような動作がカラム・アドレスＣＡの最終番地まで繰り返し行われることで連続・バースト・ライト動作を誤動作することなく実行することができる。【０１０７】
図１７に示したように、セレクタ６６を導入し、センスアンプ５４や書き込み回路５５の個数を削減した本実施の形態においても、第１の実施の形態で説明した連続・バースト・ライト動作と全く同じように動作させることができる。また、第１の実施の形態の図１３の場合のように、本実施の形態においてもその動作はスタート・アドレスの番地に依存することはない。【０１０８】
その他の動作モード、すなわち、連続・バースト・リード動作や通常のバースト・ライト／リード動作においても、回路構成の変更及び追加をすることなく動作させることが可能である。【０１０９】
このように、本実施の形態においても、連続・バースト・ライト動作の誤動作のようなライト動作の信頼性の低下要因が発生すること無く、連続・バースト・ライト動作を高速に、且つ、回路面積の増大を招くことなく実現することができる。【０１１０】
本発明の具体的な構成は、上記各実施の形態に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても良い。また、以上の技術思想に基づいて動作するトグルＭＲＡＭも本発明の範囲内であることは明確である。【０１１１】
例えば、上述の実施の形態ではデータ入出力信号は１ビットを仮定したが、複数の入出力ピンを有しても構わない。上述の実施の形態ではレイテンシ＝２を仮定したが、バースト長を超えない範囲であれば任意にレイテンシを設定可能である。上述の実施の形態ではバースト長＝８ビットを仮定したが、バースト長は任意に設定可能である。【０１１２】
本発明において、メモリアレイＡ及びメモリアレイＢでは、更にメモリ容量の小さいメモリアレイに分割された階層的なアレイ構造であっても良い。本発明において、カラム・アドレス信号ＣＡ＿Ａ及びＣＡ＿Ｂは、それぞれリード・イネーブル信号ＲＥ＿Ａ及びＲＥ＿ＢとＡＮＤ論理をとってセンス動作時の選択ビット線を選択しても良い。本発明において、カラム・アドレス信号ＣＡ＿Ａ及びＣＡ＿Ｂは、それぞれライト・イネーブル信号ＷＥ＿Ａ及びＷＥ＿ＢとＡＮＤ論理をとってライト動作時の選択ビット線を選択しても良い。【０１１３】
本発明において、連続・バースト動作時におけるカラム・アドレス及びバースト・アドレスのインクリメントが不規則であっても構わない。この時、メモリアレイＡ及びメモリアレイＢは、カラム・アドレスの最下位ビットで分割されていなくても構わない。また、カラム・アドレスの物理割付は、図１０に限定されるものではない。センスアンプ及び書き込み回路周辺の回路構成は、図１１に限定されるものではない。【０１１４】
本発明にでは、トグルＭＲＡＭを想定しているが、通常のＭＲＡＭに対しても適用可能である。例えば、書き込み後にベリファイを行い、必要に応じて再書き込みを行うような場合に利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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