(57)【特許請求の範囲】
【請求項１】
第１信号レベルの電圧が設定される３つ以上の第１ノードと、
前記第１信号レベルを反転した第２信号レベルの電圧が設定される３つ以上の第２ノードと、
前記第１ノードを有する複数の第１ノード電圧制御回路と、
前記第２ノードを有する複数の第２ノード電圧制御回路と、
を具備し、
前記複数の第１ノード電圧制御回路の各々は、前記３つ以上の第２ノードのうち、少なくとも２つの第２ノードに接続され、前記接続された第２ノードにおける電圧値に応じて、自身の第１ノードの電圧値を制御し、
前記複数の第２ノード電圧制御回路の各々は、前記３つ以上の第１ノードのうち、少なくとも２つの第１ノードに接続され、前記接続された第１ノードにおける電圧値に応じて、自身の第２ノードの電圧値を制御する
ラッチ回路。
【請求項２】
請求項１に記載のラッチ回路において、
前記各第１ノード電圧制御回路は、前記自身の第１ノードにドレイン同士が共通接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、
前記各第２ノード電圧制御回路は、前記自身の第２ノードにドレイン同士が共通接続される第１導電型の第３トランジスタ及び第２導電型の第４トランジスタを備え、
前記第１トランジスタ及び前記第２トランジスタのゲートは、前記３つ以上の第２ノードのうち、それぞれ異なる第２ノードに接続され、
前記第３トランジスタ及び前記第４トランジスタのゲートは、前記３つ以上の第１ノードのうち、それぞれ異なる第１ノードに接続される
ラッチ回路。
【請求項３】
請求項１に記載のラッチ回路において、
前記複数の第１ノード電圧制御回路のいずれかは、前記第１トランジスタのソースと第１電源との間に接続される第１導電型の第５トランジスタを少なくとも１つ備え、
前記第１トランジスタ、第２トランジスタ、前記第５トランジスタのゲートは、前記３つ以上の第２ノードのうち、それぞれ異なる第２ノードに接続される
ラッチ回路。
【請求項４】
請求項３に記載のラッチ回路において、
前記第２ノードは４つ以上設けられ、
前記複数の第１ノード電圧制御回路のいずれかは、前記第２トランジスタのソースと第２電源との間にドレイン及びソースを介して直列に接続される第２導電型の第６トランジスタを少なくとも１つ備え、
前記第１トランジスタ、第２トランジスタ、前記第５トランジスタ、前記第６トランジスタのゲートは、前記４つ以上の第２ノードのうち、それぞれ異なる第２ノードに接続される
ラッチ回路。
【請求項５】
請求項１から４いずれか１項に記載のラッチ回路において、
前記３つ以上の第１ノードのそれぞれは、前記複数の第２ノード電圧制御回路のうち、少なくとも２つ以上の第２ノード電圧制御回路に接続され、
前記３つ以上の第２ノードのそれぞれは、前記第１ノード電圧制御回路のうち、少なくとも２つ以上の第１ノード電圧制御回路に接続される
ラッチ回路。
【請求項６】
請求項３又は４に記載のラッチ回路において、
前記３つ以上の第１ノードのそれぞれは、少なくとも２つ以上の前記第２ノード電圧制御回路のそれぞれにおける前記第１電源と前記第２ノードとの間に接続された第１導電型のトランジスタのゲートに接続され、少なくとも２つ以上の前記第２ノード電圧制御回路のそれぞれにおける前記第２電源と前記第２ノードとの間に接続された第２導電型のトランジスタのゲートに接続される
前記３つ以上の第２ノードのそれぞれは、少なくとも２つ以上の前記第１ノード電圧制御回路のそれぞれにおける前記第１電源と前記第１ノードとの間に接続された第１導電型のトランジスタのゲートに接続され、少なくとも２つ以上の前記第１ノード電圧制御回路のそれぞれにおける前記第２電源と前記第１ノードとの間に接続された第２導電型のトランジスタのゲートに接続される
ラッチ回路。
【請求項７】
請求項１から６いずれか１項に記載のラッチ回路において、
前記３つ以上の第２ノードに対応して接続される複数のトランスファゲートを更に具備し、
前記複数のトランスファゲートの各々は、対応する前記３つ以上の第２ノードの各々にデータを入力するラッチ回路。
【請求項８】
請求項７に記載のラッチ回路を２つと、
前記２つのラッチ回路にクロック信号を供給するクロック信号発生器と、
を具備し、
前記２つのラッチ回路の一方は、前記トランスファゲートを介して自身の前記第２ノードにデータが入力される入力側のラッチ回路として機能し、他方は自身の前記第１ノードで保持したデータを出力する出力側のラッチ回路として機能し、
前記入力側のラッチ回路における前記第１ノードは、前記出力側のラッチ回路における前記トランスファゲートを介して前記出力側のラッチ回路における前記第２ノードに接続される
フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路、及びそれを用いたフリップフロップ回路に関する。
【背景技術】
【０００２】
近年、ラッチ回路に対して照射される高エネルギーの放射線（アルファ線や中性子線）によってソフトエラーが引き起こされることが知られている。ソフトエラーは、ラッチ回路にアルファ線や中性子線が入射されることにより電荷が発生し、その電荷がデータを保持する領域（ノード）によって収集されることによって、データが反転してしまうこと（Ｓｉｎｇｌｅ−ｅｖｅｎｔ  ｕｐｓｅｔ：  ＳＥＵ）によって生じる障害である。ソフトエラーは一過性の障害であり、改めて正しいデータを書込み直すことができれば再び正常に動作する。しかし、一時的であれ記憶回路のデータが書き換わるため、その影響が、コンピュータ装置全体に及ぶ場合もある。
【０００３】
一例として、図１に示すラッチ回路で生じるソフトエラーについて説明する。図１は、従来技術によるラッチ回路の基本構成を示す回路図である。ここでは、ノードＮ１０Ａ又は／及びノードＮ２０Ｂに接続されるトランスファゲートが省略されている。
【０００４】
以下、ノードＮ１０Ａが“１”（ハイレベル）、ノードＮ２０Ｂが“０”（ローレベル）に設定されている状態において、電荷の収集が発生した場合について説明する。当初、ノードＮ１０Ａにおける電圧がハイレベルであるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂはオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｂはオフ状態で維持される。又、ノードＮ２０Ｂにおける電圧がローレベルであるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ａはオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ａはオン状態で維持される。ここで、放射線がノードＮ１０Ａ付近に入射されると、ノードＮ１０Ａにおいて電子が収集され、ノードＮ１０Ａに設定されたデータが“１”から“０”に反転（ハイレベルからローレベル遷移）する。このとき、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂ及びＮチャネル型ＭＯＳトランジスタＭＮ１０Ｂのゲート電位はローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｂはオン状態からオフ状態に変化する。これにより、ノードＮ２０Ｂの電圧は、ハイレベルに遷移する。すなわち、ノードＮ２０Ｂに設定されたデータは“０”から“１”に反転する。このように、図１に示すラッチ回路は、本来保持すべきデータの反転状態を保持し続けることとなる。  
【０００５】
このようなソフトエラーが起こりにくい半導体記憶装置として、ＤＩＣＥ（Ｄｕａｌ  Ｉｎｔｅｒｌｏｃｋｅｄ  Ｃｅｌｌ）がある。図２に、従来技術によるＤＩＣＥの基本構成を示す。図２に示すＤＩＣＥでは、１箇所のノードで電荷の収集が起こってもソフトエラーが事実上起こらない。図２を参照して、ＤＩＣＥにおけるソフトエラーの抑制原理を説明する。
【０００６】
ＤＩＣＥは、同一の信号レベルのデータが設定されるノードＮ１０Ａ、Ｎ１０Ｃと、ノードＮ１０Ａ、１０Ｃに設定されたデータの反転データが設定されるノードＮ２０Ｂ、Ｎ２０Ｄを備える。例えば、通常、ノードＮ１０Ａ、Ｎ１０Ｃがデータ“１”に設定されている時、ノードＮ２０Ｂ、Ｎ２０Ｄにはデータ“０”が設定されている。この場合、ノードＮ１０Ａ、Ｎ１０Ｃにおける電圧がハイレベルであるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂ、ＭＰ１０Ｄはオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｂ、ＭＮ１０Ｄはオン状態で維持される。又、ノードＮ２０Ｂ、Ｎ２０Ｄにおける電圧がローレベルであるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ａ、ＭＰ１０Ｃはオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ａ、ＭＮ１０Ｃはオフ状態で維持される。
【０００７】
ここで、放射線がノードＮ１０Ａ付近に入射されると、ノードＮ１０Ａにおいて電荷が収集され、ノードＮ１０Ａに設定されていたデータが“１”から“０”に反転（ハイレベルからローレベル遷移）する。このとき、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂ、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｄのゲート電位はローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｄはオン状態からオフ状態に変化する。一方この時点では、Ｎチャネル型ＭＯＳトランジスタＭＮ１０ＢとＰチャネル型ＭＯＳトランジスタＭＰ１０Ｄはそれぞれオン状態とオフ状態のままである。したがって、ノードＮ２０Ｂ、Ｎ２０Ｄの電圧はローレベル側から、ローレベルでもハイレベルでもない不安定なレベル（不定値）に変化する。この電圧変動はＰチャネル型ＭＯＳトランジスタＭＰ１０Ｃ、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｃに伝搬し、一定時間後にノードＮ１０Ｃの電圧にも影響する。しかし、ノードＮ１０Ｃの電圧のには一定の時間を要するので、その間はハイレベルを維持できる。すなわち、ノードＮ１０Ａのデータ“１”が“０”に反転しても、ノードＮ１０Ｃはしばらくの間、データ“１”を保持し続ける。この間、ノードＮ１０Ａにおける電荷の収集が終息すれば、ノードＮ１０Ｃで維持された電圧によって、各ノードの電圧が復帰され得る。
【０００８】
このように、ＤＩＣＥでは、１箇所のノードにおいて電荷収集が起こってもソフトエラーが抑制されるため、ラッチ回路のソフトエラー率を低減することができる。
【０００９】
又、他の一例として、ラッチ回路のソフトエラー率を改善する技術が特開２００６−１２９４７７に記載されている（特許文献１参照）。特許文献１に記載の半導体回路は、出力と入力が帰還接続された２つのインバータを備え、一方のインバータの入力が電荷収集によって障害を受ける時、当該インバータを制御信号によってトライステート又はハイインピーダンス状態にすることで、ソフトエラー率を改善している。
【特許文献１】特開２００６−１２９４７７
【非特許文献１】O.Amusan、外６名、“Single Event Upsets in a 130 nm Hardened Latch Design Due to Charge Sharing”、45th Annual International Reliability Physics Symposium、IEEE Proceedings、米国、平成１９年、ｐ.３０６−３１１
【非特許文献２】N.Seifert、外４名、“Assessing the impact of scaling on the efficacy of spatial redundancy based SER mitigation schemes for terrestrial applications”［online］、IEEE Workshop on Silicon Errors in Logic-System Effects,、米国、平成１９年、［平成１９年１０月２３日検索］インターネット＜URL：http://www.selse.org/selse07.program.linked.htm＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年、１回の放射線の入射で発生した電荷が同時に２箇所以上のノードに収集される電荷分配（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）の問題が指摘されている。電荷分配の問題については、例えば、非特許文献１や非特許文献２に記載されている。図２に示すＤＩＣＥは、１箇所のノードにおける電荷収集に起因するソフトエラーを抑制することができるが、２箇所以上のノードにおいて電荷収集が発生した場合、保持データの反転しソフトエラーが発生してしまう。
【００１１】
例えば、上述の例において、２つのノードＮ１０Ａ、Ｎ１０Ｃにおいて同時に電荷収集が発生した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１０Ｂ、ＭＰ１０Ｄはほぼ同時にオフ状態からオン状態になり、且つ、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｂ、Ｎチャネル型ＭＯＳトランジスタＭＮ１０Ｄもほぼ同時にオン状態からオフ状態になる。この場合、上述の原理と同様に、放射線が入射したノードＮ１０Ａ、Ｎ１０Ｃだけではなく、放射線が入射していないノードＮＮ２０Ｂ、２０Ｄもただちに値が反転する。このため、ＤＩＣＥ全体でも、保持していたデータが反転された状態で安定してしまう。
【００１２】
特許文献１に記載の技術でも同様に、複数箇所で電荷収集による障害を受けた場合、電荷収集箇所によってソフトエラーを抑制できない場合がある。
【００１３】
以上のように、従来技術では、電荷分配により複数の記憶ノードが電荷を収集した場合、ソフトエラーを抑制することができない。このため、ラッチ回路において発生するソフトエラー率の更なる改善が要求されている。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１５】
本発明によるラッチ回路（１０）は、第１信号レベルの電圧が設定される３つ以上の第１ノード（Ｎ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ）と、第１信号レベルを反転した第２信号レベルの電圧が設定された３つ以上の第２ノード（Ｎ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ）と、第１ノード（Ｎ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ）を有する複数の第１ノード電圧制御回路（１Ａ、１Ｃ、１Ｅ、１Ｇ）と、第２ノード（Ｎ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ）を有する複数の第２ノード電圧制御回路（１Ｂ、１Ｄ、１Ｆ、１Ｈ）とを具備する。複数の第１ノード電圧制御回路の各々（例えば１Ａ）は、第２ノードのいずれか（Ｎ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ）における電圧値に応じて、自身の第１ノード（Ｎ１Ａ）の電圧値を制御する。複数の第２ノード電圧制御回路の各々（例えば２Ｂ）は、第１ノードのいずれか（Ｎ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ）における電圧値に応じて、自身の第２ノード（Ｎ２Ｂ）の電圧値を制御する。このような構成により、電荷分配によって２つ以上のノードで電荷収集が発生した場合でも、電圧変動が小さく、信号レベルを維持するノードが１つ以上存在可能となる。このため、電荷分配が発生した場合でもソフトエラーの発生を防止することができる。
【００１６】
又、第１ノード電圧制御回路（例えば１Ａ）は、自身の第１ノード（Ｎ１Ａ）を介してドレイン同士が接続される第１導電型の第１トランジスタ（ＭＰ１Ａ）及び第２導電型の第２トランジスタ（ＭＮ１Ａ）を備える。又、第２ノード電圧制御回路（例えば２Ｂ）は、自身の第２ノード（Ｎ２Ｂ）を介してドレイン同士が接続される第１導電型の第３トランジスタ（ＭＰ１Ｂ）及び第２導電型の第４トランジスタ（ＭＮ１Ｂ）を備える。ここで、第１トランジスタ（ＭＰ１Ａ）及び第２トランジスタ（ＭＮ１Ａ）のゲートは、第２ノードのいずれか（Ｎ２Ｂ、Ｎ２Ｄ）に接続される。第３トランジスタ（ＭＰ１Ｂ）及び第４トランジスタ（ＭＮ１Ｂ）のゲートは、第１ノードのいずれか（Ｎ１Ａ、Ｎ１Ｃ）に接続される。このように、ノードの電圧を制御するノード電圧制御回路として、トランジスタによる電圧制御機能を利用することができる。
【発明の効果】
【００１７】
本発明によれば、ラッチ回路におけるソフトエラーの発生率を低減することができる。
【００１８】
又、ラッチ回路における電荷分配に起因するソフトエラーの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２０】
図４は、本発明によるラッチ回路１０の構成を示す回路図である。
【００２１】
（構成）
本発明によるラッチ回路１０は、第１信号レベルの電圧をが設定される３つ以上のノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）と、第１信号レベルを反転させた第２信号レベルの電圧が設定される３つ以上のノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第２ノード）とを具備する。例えば、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇにデータ“１”が設定されている時、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈにはその反転データ“０”が設定される。ここで、図示しないトランスファゲートは、例えばノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）に接続され、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）を介してラッチ回路に保持対象のデータを入力する。更に、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）とノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第１ノード）との間に図示しないトランスファゲートが接続されていても良い。以下、複数の第１ノード、複数の第２ノードを総称して記憶保持ノードと称す。
【００２２】
ただし、図４に示すラッチ回路１０は、記憶保持ノードに接続され、データの入力や保持を制御するトランスファゲートを備える。例えば、ラッチ回路１０は、第２ノードに対応して接続され、第２ノードへのデータの入力を制御するトランスファゲートを備える。
【００２３】
又、本発明によるラッチ回路は、それぞれ対応する記憶保持ノードを有し、記憶保持ノードの電圧値を制御するノード電圧制御回路１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇを具備する。
【００２４】
ノード電圧制御回路１Ａ、１Ｃ、１Ｅ、１Ｇのそれぞれは、ノードＮ１Ａ、Ｎ１Ｃ、１Ｅ、１Ｇを介してドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを備える。又、ノード電圧制御回路１Ａ、１Ｃ、１Ｅ、１Ｇのそれぞれは、ノードＮ１Ａ、Ｎ１Ｃ、１Ｅ、１Ｇに接続されたトランジスタと電源との間にドレイン及びソースを介して直列接続されたトランジスタを備える。ノードと電源との間に直列接続された複数のトランジスタのゲートは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈのうち、それぞれ異なるノードに接続される。
【００２５】
例えば、ノード電圧制御回路１Ａは、ノード１Ａを介してドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタＭＰ１Ａ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ａを備える。ノード電圧制御回路１Ａは、Ｐチャネル  型ＭＯＳトランジスタＭＰ１Ａのソースと第１電源（ＶＤＤ）との間にソース及びドレインを介して直列接続されたＰチャネル型ＭＯＳトランジスタＭＰ２Ａと、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ａのソースと第２電源（ＧＮＤ）との間にソース及びドレインを介して直列接続されたＮチャネル型ＭＯＳトランジスタＭＮ２Ａとを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ１Ａ、ＭＰ２Ａ、及びＮチャネル型ＭＯＳトランジスタＭＮ１Ａ、ＭＮ２Ａのゲートは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈのうち、それぞれ異なるノードに接続される。図４に示す一例では、Ｐチャネル型ＭＯＳトランジスタＭＰ１ＡのゲートはノードＮ２Ｄに、Ｐチャネル型ＭＯＳトランジスタＭＰ２ＡのゲートはノードＮ２Ｈに、Ｎチャネル型ＭＯＳトランジスタＭＮ１ＡのゲートはノードＮ２Ｂに、Ｎチャネル型ＭＯＳトランジスタＭＮ２ＡのゲートはノードＮ２Ｆに接続される。
【００２６】
ノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１Ｈのそれぞれは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈを介してドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを備える。又、ノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１Ｈそれぞれは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに接続されたトランジスタと電源との間にドレイン及びソースを介して直列接続されたトランジスタを備える。ノードと電源との間に直列接続された複数のトランジスタのゲートは、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇのうち、それぞれ異なるノードに接続される。
【００２７】
例えば、ノード電圧制御回路１Ｂは、ノード２Ｂを介してドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタＭＰ１Ｂ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｂを備える。ノード電圧制御回路１Ｂは、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂのソースと第１電源（ＶＤＤ）との間にソース及びドレインを介して直列接続されたＰチャネル型ＭＯＳトランジスタＭＰ２Ｂと、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｂのソースと第２電源（ＧＮＤ）との間にソース及びドレインを介して直列接続されたＮチャネル型ＭＯＳトランジスタＭＮ２Ｂとを備える。Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｂ、及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂのゲートは、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇのうち、それぞれ異なるノードに接続される。図４に示す一例では、Ｐチャネル型ＭＯＳトランジスタＭＰ１ＢのゲートはノードＮ１Ａに、Ｐチャネル型ＭＯＳトランジスタＭＰ２ＢのゲートはノードＮ１Ｅに、Ｎチャネル型ＭＯＳトランジスタＭＮ１ＢのゲートはノードＮ１Ｃに、Ｎチャネル型ＭＯＳトランジスタＭＮ２ＢのゲートはノードＮ１Ｇに接続される。
【００２８】
ここで、図４に示す一例における記憶保持ノードとノード電圧制御回路に設けられたトランジスタのゲートとの接続関係を以下に示す。
ノードＮ１Ａ：ＭＰ１Ｂ、ＭＮ１Ｄ、ＭＰ２Ｆ、ＭＮ２Ｈ
ノードＮ１Ｃ：ＭＮ１Ｂ、ＭＰ１Ｄ、ＭＮ２Ｆ、ＭＰ２Ｈ
ノードＮ１Ｅ：ＭＰ２Ｂ、ＭＮ２Ｄ、ＭＰ１Ｆ、ＭＮ１Ｈ
ノードＮ１Ｇ：ＭＮ２Ｂ、ＭＰ２Ｄ、ＭＮ１Ｆ、ＭＰ１Ｈ
ノードＮ２Ｂ：ＭＮ１Ａ、ＭＰ１Ｃ、ＭＮ２Ｅ、ＭＰ２Ｇ
ノードＮ２Ｄ：ＭＰ１Ａ、ＭＮ１Ｃ、ＭＰ２Ｅ、ＭＮ２Ｇ
ノードＮ２Ｆ：ＭＮ２Ａ、ＭＰ２Ｃ、ＭＮ１Ｅ、ＭＰ１Ｇ
ノードＮ２Ｈ：ＭＰ２Ａ、ＭＮ２Ｃ、ＭＰ１Ｅ、ＭＮ１Ｇ
【００２９】
このように、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）のそれぞれには、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第２ノード）の電圧値を制御するノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１Ｈのそれぞれから１つのトランジスタが選択されて接続される。同様に、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第２ノード）のそれぞれには、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）の電圧値を制御するノード電圧制御回路１Ａ、１Ｃ、１Ｅ、１Ｇのそれぞれから１つのトランジスタが選択されて接続される。又、図４に示すように記憶保持ノードのそれぞれに接続されるトランジスタ（ゲート）は、ノード毎に異なることが好ましい。記憶保持ノードがそれぞれ異なるトランジスタに接続されることで、電荷収集による電圧変動の影響を受ける確率を低減することができる。ただし、異なる記憶保持ノードが同一のトランジスタ（ゲート）に接続されても構わない。更に、各記憶保持ノードは、２つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタのゲートに接続されることが好ましい。
【００３０】
以上のような構成により、本発明による半導体記憶装置は、入力されたデータをノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇで保持し、当該データの反転データをノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈで保持することができる。
【００３１】
（動作）
図４及び図５を参照して、本発明によるラッチ回路１０の記憶保持ノードにおいて、電荷収集が発生した場合の動作の詳細を説明する。以下では、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇが“１”（ハイレベル）、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈが“０”（ローレベル）を保持している状態において、電荷の収集が発生した場合について説明する。この場合、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇにおける電圧（信号レベル）がハイレベルであるため、ノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１ＨにおけるＰチャネル型ＭＯＳトランジスタはオフ状態、ＮチャネルＭＯＳトランジスタはオン状態で維持される。又、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈにおける電圧がローレベルであるため、ノード電圧制御回路１Ａ、１Ｃ、１Ｅ、１ＧにおけるＰチャネル型ＭＯＳトランジスタはオン状態、ＮチャネルＭＯＳトランジスタはオフ状態で維持される。
【００３２】
１．１つの記憶保持ノードで電荷収集が発生した場合
放射線の入射によってノードＮ１Ａに含まれるＮ型拡散層が電子を収集し、一時的にデータ“１”からデータ“０”に反転した場合の動作を説明する。この場合、ノードＮ１Ａの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈはオン状態からオフ状態に変化する。これにより、ノードＮ２Ｄ、Ｎ２Ｈは第１電源（ＶＤＤ）からも第２電源（ＧＮＤ）からも切り離されるので、ローレベルから中間的な電圧に変化する。一方、ノードＮ２Ｂ、Ｎ２Ｆは、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆによって第１電源（ＶＤＤ）から切り離され、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂ、及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｆ、ＭＮ２Ｆによって第２電源（ＧＮＤ）との接続が維持される。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆがオフ状態からオン状態に変化しても、ノードＮ２Ｂ、Ｎ２Ｆはローレベルを維持し続ける。結果としてノードＮ２Ｄ、Ｎ２Ｈのレベルは一時的に不安定になるが、この電圧変動は、ゲートがノードＮ２ＤＮ２Ｈに接続されるトランジスタに対しノイズ信号として伝搬し、その他のノードの電圧にも影響する。しかし、ノードＮ２Ｄ、Ｎ２Ｈの電圧変動が他のノードに影響を与えるのには一定の時間が必要であり、その間は他のノードは元の正しいレベルを維持する。この間にノードＮ１Ａにおける電荷の収集が終息すれば、ノードＮ１Ｂ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ２Ｆ、Ｎ１Ｇで維持された電圧によって、ノードＮ１Ａ、Ｎ２Ｄ、Ｎ２Ｈの電圧値は、電荷収集前の状態に復帰する。
【００３３】
又、本発明では、電圧変動が少ないノードに接続されたトランジスタによってノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈにおける電圧変動が抑制される。詳細には、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆはオフ状態からオン状態に変化するが、ノードＮ１Ｅに接続されたＰチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆはオフ状態を維持している。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆは、上述のようなノードＮ２Ｂ、Ｎ２Ｆにおける電圧変動を抑制し、ノードＮ２Ｂ、Ｎ２Ｆはローレベルを維持するように機能する。同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈはオン状態からオフ状態に変化するが、ノードＮ１Ｅに接続されたＮチャネル型ＭＯＳトランジスタＭＮ２Ｄ、ＭＮ１Ｈはオン状態を維持している。このため、Ｎチャネル型ＭＯＳトランジスタＭＮ２Ｄ、ＭＮ１Ｈは、上述のようなノードＮ２Ｄ、Ｎ２Ｈにおける電圧変動を抑制する方向に働く。詳細には、記憶保持ノードにおける電圧は、当該ノードが所属するノード電圧制御回路におけるＰチャネル型ＭＯＳトランジスタ側のインピーダンスとＮチャネル型ＭＯＳトランジスタ側のインピーダンスの比によって決まる。ノードＮ２Ｄ、Ｎ２Ｈは、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈによって第２電源（ＧＮＤ）から切り離されるため、完全なローレベルを維持することはできない。しかし、Ｎチャネル型ＭＯＳトランジスタＭＮ２Ｄ、ＭＮ１Ｈがオン状態を維持しているため、上記のインピーダンス比の変動は小さく、ノードＮ２Ｄ、Ｎ２Ｈにおける電圧変動は抑制される。以上のことから、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに設定されたデータは変動しにくくなり、ノードＮ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇにおけるデータ“１”の保持時間が増加する。あるいは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈは、設定されたデータ“０”を維持し、ノードＮ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇに設定されたデータ“１”は反転しなくなる。このため、ラッチ回路１０におけるソフトエラーの発生は、従来に比べて更に抑制される。
【００３４】
このように、本発明では、電源と記憶保持ノードとの間に直列接続され、異なる記憶保持ノードにそれぞれのゲートが接続された複数のトランジスタによって、記憶保持ノードにおける電圧変動が抑制され、データの反転が防止される。
【００３５】
２．２つの記憶保持ノードで電荷収集が発生した場合（その１）
放射線の入射によってノードＮ１Ａ、Ｎ１Ｅに含まれるＮ型拡散層が同時に電子を収集し、両ノードとも同時にデータ“１”からデータ“０”に反転した場合の動作を説明する。この場合、ノードＮ１Ａの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈはオン状態からオフ状態に変化する。又、ノードＮ１Ｅの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ２Ｄ、ＭＮ１Ｈはオン状態からオフ状態に変化する。すなわち、ノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１Ｈ内の全てのＰチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｂ、ＭＰ１Ｄ、ＭＰ２Ｄ、ＭＰ１Ｆ、ＭＰ２Ｆ、ＭＰ１Ｈ、ＭＰ２Ｈのスイッチング状態が変化する。これにより、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈの電圧はローレベルから中間的な電圧に変動する。
【００３６】
この電圧変動は、上述と同様に、ゲートがノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに接続されるトランジスタに対しノイズ信号として伝搬し、ノードＮ１Ｃ、Ｎ１Ｇの電圧にも影響する。しかし、ノードＮ１Ｃ、Ｎ１Ｇの電圧の変動速度は、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに比べて緩やかであり、電圧値は所定の期間ハイレベルを維持している。すなわち、電子収集が発生したノードＮ１Ａのデータ“１”が“０”に反転しても、ノードＮ１Ｃ、Ｎ１Ｇはしばらくの間、設定されたデータ“１”を維持し続ける。この間、ノードＮ１Ａ、Ｎ１Ｅにおける電荷の収集が終息すれば、ノードＮ１Ｃ、Ｎ１Ｇで維持された電圧によって、各ノードの電圧は、電荷収集前の状態に復帰する。
【００３７】
このように、本発明によれば、２つの記憶保持ノードで同時に電荷収集が発生した場合でも、ソフトエラーの発生を防止することができる。又、本例では、トランジスタ制御回路Ｎ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈのそれぞれにおいて、記憶保持ノードを制御するトランジスタのうち、どちらか一方の導電型のトランジスタの全てのスイッチング状態が変化した場合でも、ソフトエラーの発生を抑制することができる。
【００３８】
３．２つの記憶保持ノードで電荷収集が発生した場合（その２）
放射線の入射によってノードＮ１Ａ、Ｎ１Ｃに含まれるＮ型拡散層が同時に電子を収集し、両ノードとも同時にデータ“１”からデータ“０”に反転した場合の動作を説明する。この場合、ノードＮ１Ａの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈはオン状態からオフ状態に変化する。又、ノードＮ１Ｃの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｄ、ＭＰ２Ｈはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｆはオン状態からオフ状態に変化する。すなわち、ノード電圧制御回路１ＢのＰチャネル型ＭＯＳトランジスタＭＰ１Ｂ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ノード電圧制御回路１ＤのＰチャネル型ＭＯＳトランジスタＭＰ１Ｄ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ノード電圧制御回路１ＦのＰチャネル型ＭＯＳトランジスタＭＰ２Ｆ及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｆ、ノード電圧制御回路１ＨのＰチャネル型ＭＯＳトランジスタＭＰ２Ｈ及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｈのスイッチング状態が変化する。これにより、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈの電圧はローレベルから中間的なレベルに変動する。
【００３９】
この電圧変動は、上述と同様に、ゲートがノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに接続するトランジスタにノイズ信号として伝搬し、ノードＮ１Ｅ、Ｎ１Ｇの電圧にも影響する。しかし、ノードＮ１Ｅ、Ｎ１Ｇの電圧の変動速度は、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに比べて緩やかであり、一定の間はハイレベルを維持する。すなわち、電子収集が発生したノードＮ１Ａ、Ｎ１Ｃのデータ“１”が“０”に反転しても、ノードＮ１Ｅ、Ｎ１Ｇはしばらくの間、設定されたデータ“１”を維持し続ける。この間、ノードＮ１Ａ、Ｎ１Ｃにおける電荷の収集が終息すれば、ノードＮ１Ｅ、Ｎ１Ｇで維持された電圧によって、データが反転したノードＮ１Ａ、Ｎ１Ｃや電圧が不定値となった記憶保持ノードの電圧値は、電荷収集前の状態に復帰する。
【００４０】
又、１箇所の記憶保持ノードが電荷収集した場合と同様に、電圧変動が少ないノードＮ１Ｅに接続されたＰチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈと、ノードＮ１Ｇに接続されたＰチャネル型ＭＯＳトランジスタＭＰ２Ｄ、ＭＰ１Ｈ、及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｂ、ＭＮ１Ｆとによって、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈにおける電圧変動が抑制される。このため、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに設定されたデータは不定値になりにくくなり、ノードＮ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇにおけるデータ“１”の保持時間は増加する。あるいは、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈは設定されたデータ“０”を維持し、ノードＮ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇのデータ“１”は反転しない。
【００４１】
このように、本例では、トランジスタ制御回路Ｎ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈのそれぞれにおいて、記憶保持ノードを制御するトランジスタのうち、互いに異なる導電型の２つのトランジスタのスイッチング状態が変化した場合でも、ソフトエラーの発生を抑制することができる。
【００４２】
図３及び図５を参照して、従来技術と本発明とのソフトエラー耐性を比較する。図３は、２つの記憶保持ノードに同時に電荷収集が発生した場合において、従来技術によるラッチ回路の記憶保持ノードの電圧値（シミュレーション値）の変動を示す波形図である。図５は、２つの記憶保持ノードに同時に電荷収集が発生した場合において、本発明によるラッチ回路１０の記憶保持ノードの電圧値（シミュレーション値）の変動を示す波形図である。
【００４３】
図３を参照して、図２に示すＤＩＣＥにおけるノードＮ１０Ａ、Ｎ１０Ｃに同時に一定量の電荷が注入（電流が供給）された場合、ノードＮ１０Ａ、Ｎ１０Ｃが反転を開始すると、ノードＮ２０Ｂ、Ｎ２０ＤＢも即座に反転を開始し、そのまますべての記憶保持ノードが反転して安定してしまう（ソフトエラー）。
【００４４】
図５を参照して、図４に示すラッチ回路１０におけるノードＮ１Ａ、Ｎ１Ｃに同時に一定量の電荷が注入（電流が供給）された場合、ノードＮ１Ａ、  Ｎ１０Ｃが反転を開始しても、その時点ではＰチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｂ、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂへの入力信号は影響を受けないため、ノードＮ１Ｅ、Ｎ１Ｇは正しい値を保持し続けている。上述のようにノードＮ２Ｂは、Ｐチャネル型ＭＯＳトランジスタＭＰ１ＢとＮチャネル型ＭＯＳトランジスタＭＮ１ＢがノードＮ１ＡとノードＮ１Ｃからのノイズの影響を受けるが、Ｐチャネル型ＭＯＳトランジスタＭＰ２ＢとＮチャネル型ＭＯＳトランジスタＭＮ２Ｂの入力信号は影響を受けない。このため、ノードＮ２Ｂの電圧値はほとんど変化しない。同様に、ノードＮ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈの電圧値もほとんど変化しない。その結果、直接電荷が注入されたノードＮ１ＡとノードＮ１Ｃのみに一時的にノイズが入力されるものの、その他の記憶保持ノードの信号レベルは安定しているため、ノードＮ１ＡとノードＮ１Ｃの電圧値は正しい値を回復し、ソフトエラーが発生しない。
【００４５】
以上のように、本発明によれば、電荷分配によって２つのノードで電荷収集が発生しても、ソフトエラーの発生を抑制することができる（事実上、ソフトエラーの発生はない）。尚、電荷収集する２つの記憶保持ノードの組み合せが上述に示す例と異なっても、同様にソフトエラーの発生を抑制することができる。
【００４６】
４．３つの記憶保持ノードで電荷収集が発生した場合
放射線の入射によってノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅに含まれるＮ型拡散層が同時に電子を収集し、両ノードとも同時にデータ“１”からデータ“０”に反転した場合の動作を説明する。この場合、ノードＮ１Ａの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｈはオン状態からオフ状態に変化する。又、ノードＮ１Ｃの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ｄ、ＭＰ２Ｈはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｆはオン状態からオフ状態に変化する。更に、ノードＮ１Ｅの信号レベルがローレベルに遷移するため、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ１Ｆはオフ状態からオン状態に変化し、Ｎチャネル型ＭＯＳトランジスタＭＮ２Ｄ、ＭＮ１Ｈはオン状態からオフ状態に変化する。すなわち、ノード電圧制御回路１ＢのＰチャネル型ＭＯＳトランジスタＭＰ１Ｂ、ＭＰ２Ｂ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｂ、ノード電圧制御回路１ＤのＰチャネル型ＭＯＳトランジスタＭＰ１Ｄ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｄ、ＭＮ２Ｄ、ノード電圧制御回路１ＦのＰチャネル型ＭＯＳトランジスタＭＰ１Ｆ、ＭＰ２Ｆ及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｆ、ノード電圧制御回路１ＨのＰチャネル型ＭＯＳトランジスタＭＰ２Ｈ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ｈ、ＭＮ２Ｈのスイッチング状態が変化する。これにより、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈの電圧はローレベルからハイレベルや中間的なレベルに変動する。
【００４７】
この電圧変動は、上述と同様に、ゲートがノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに接続するトランジスタにノイズ信号として伝搬し、ノードＮ１Ｇの電圧にも影響する。しかし、ノードＮ１Ｇの電圧の変動速度は、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈに比べて緩やかであり、ハイレベルを維持する。すなわち、電子収集が発生したノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅのデータ“１”が“０”に反転しても、ノードＮ１Ｇはしばらくの間、設定されたデータ“１”を維持する。この間、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅにおける電荷の収集が終息すれば、ノードＮ１Ｇで維持された電圧によって、データが反転したノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅや電圧が不定値となった記憶保持ノードの電圧値は、電荷収集前の状態に復帰する。
【００４８】
以上のように、本発明によれば、電荷分配によって２つのノードで電荷収集が発生しても、ソフトエラーの発生を抑制することができる。尚、電荷収集する３つの記憶保持ノードの組み合せが上述に示す例と異なっても、同様にソフトエラーの発生を抑制することができる。
【００４９】
（ラッチ回路１０の変形例）
図４に示すラッチ回路１０は、その構成を一部変更しても構わない。例えば、図４に示すラッチ回路１０から、記憶保持ノードの電圧値を制御するＰチャネル型ＭＯＳトランジスタＭＰ１Ａ〜Ｎチャネル型ＭＯＳトランジスタＭＮ２Ｈのいずれかを削減しても良い。この一例を図６に示す。図６に示すラッチ回路１０は、図４に示すラッチ回路１０からＰチャネル型ＭＯＳトランジスタＭＰ２Ｂ、ＭＰ２Ｄ、ＭＰ２Ｆ、ＭＰ２Ｈ、及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｂ、ＭＮ２Ｄ、ＭＮ２Ｆ、ＭＮ２Ｈが削除された構成である。
【００５０】
図６に示すラッチ回路１０は、ノイズの影響が少ないトランジスタが削減されているため、図４に示す回路よりもソフトエラーの発生率が高まるが、回路面積を削減できる効果がある。ソフトエラー耐性の要求水準によっては図４に示す回路の代わりに図６に示す回路を使用することは有効である。図６に示す一例では、同一データを保持するノードＮ２Ａ、Ｎ２Ｃ、Ｎ２Ｅ、Ｎ２Ｇと電源との間のトランジスタが削除されているが、これに限らず任意に設定できる。しかし、削減するトランジスタ数は任意であるが、全てのノード電圧制御回路１Ａ〜１Ｈのそれぞれは、少なくともノードを介して接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを備えなければならない。例えばノード電圧制御回路１Ａの場合、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ａ及びＮチャネル型ＭＯＳトランジスタＭＮ２Ａは任意に削除しても良いが、Ｐチャネル型ＭＯＳトランジスタＭＰ１Ａ及びＮチャネル型ＭＯＳトランジスタＭＮ１Ａは削除しない。
【００５１】
（ラッチ回路１０の変形例２）
又、図４に示すラッチ回路１０からノード電圧制御回路１Ａ〜１Ｈのいずれかを削減しても良い。この一例を図７に示す。図７に示すラッチ回路１０は、図４に示すラッチ回路１０からノード電圧制御回路１Ｇ、１Ｈから削除され、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ｄ、及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｂ、ＭＮ１Ｆのそれぞれのゲートは、ノードＮ１Ｅに接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ２Ａ、ＭＰ１Ｅ、及びＮチャネル型ＭＯＳトランジスタＭＮ２Ｃのそれぞれのゲートは、ノードＮ２Ｃに接続される構成である。
【００５２】
図７に示すラッチ回路１０は、ノイズの影響の少ないトランジスタの数や、電圧変動の小さいノードの数が減少するため、図４に示す回路よりもソフトエラーの発生率が高まるが、回路面積を削減できる効果がある。ソフトエラー耐性の要求水準によっては図４に示す回路の代わりに図７に示す回路を使用することは有効である。尚、削減するノード電圧制御回路の数は任意であるが、同一値のデータ（同一の信号レベル）を保持する記憶保持ノードの数が３つ以上であり、反転値のデータを保持する記憶保持ノードの数が３つ以上であることが好ましい。このような構成により、電荷分配によって２つ以上のノードで電荷収集が発生した場合でも、電圧変動が小さく、信号レベルを維持するノードが１つ以上存在可能となる。すなわち、ソフトエラーの発生率を従来よりも更に低減することができる。
【００５３】
更に、ノードＮ１Ａ〜Ｎ２Ｈが接続するノード電圧制御回路１Ａ〜１Ｈ（Ｐチャネル型ＭＯＳトランジスタＭＰ１Ａ〜ＭＮ２Ｈのゲート）は、図４に示す形態に限らず、それぞれ任意のＰチャネル型ＭＯＳトランジスタＭＰ１Ａ〜ＭＮ２Ｈのゲートに接続されても構わない。例えば図８に示すラッチ回路１０のように接続されていても良い。
【００５４】
ここで、図８に示すラッチ回路１０における記憶保持ノードとノード電圧制御回路に設けられたトランジスタのゲートとの接続関係を以下に示す。
ノードＮ１Ａ：ＭＰ１Ｂ、ＭＰ２Ｄ、ＭＮ２Ｆ、ＭＮ１Ｈ
ノードＮ１Ｃ：ＭＮ１Ｂ、ＭＰ１Ｄ、ＭＰ１Ｆ、ＭＮ２Ｈ
ノードＮ１Ｅ：ＭＮ２Ｂ、ＭＮ１Ｄ、ＭＰ１Ｆ、ＭＰ２Ｈ
ノードＮ１Ｇ：ＭＰ２Ｂ、ＭＮ２Ｄ、ＭＮ１Ｆ、ＭＰ１Ｈ
ノードＮ２Ｂ：ＭＮ１Ａ、ＭＰ１Ｃ、ＭＰ２Ｅ、ＭＮ２Ｇ
ノードＮ２Ｄ：ＭＮ２Ａ、ＭＮ１Ｃ、ＭＰ１Ｅ、ＭＰ２Ｇ
ノードＮ２Ｆ：ＭＰ２Ａ、ＭＮ２Ｃ、ＭＮ１Ｅ、ＭＰ１Ｇ
ノードＮ２Ｈ：ＭＰ２Ａ、ＭＰ２Ｃ、ＭＮ２Ｅ、ＭＮ１Ｇ
【００５５】
図８に示すラッチ回路１０も、図４と同様に、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）のそれぞれには、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第２ノード）の電圧値を制御するノード電圧制御回路１Ｂ、１Ｄ、１Ｆ、１ＨＨのそれぞれから１つのトランジスタが選択されて接続される。同様に、ノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ（第２ノード）のそれぞれには、ノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇ（第１ノード）の電圧値を制御するノード電圧制御回路１Ａ、１Ｃ、１Ｅ、１Ｇのそれぞれから１つのトランジスタが選択されて接続される。又、記憶保持ノードのそれぞれに接続されるトランジスタ（ゲート）は、ノード毎に異なる。更に、各記憶保持ノードは、２つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタのゲートに接続される。
【００５６】
図８に示す半導体記憶装置も図４に示す半導体記憶装置と同様に動作し、ソフトエラーの発生率が低減される。
【００５７】
尚、記憶保持ノードと、記憶保持ノードに接続されるトランジスタのゲートとの組み合せは、ノード電圧制御回路や、ノード電圧制御回路内のトランジスタを削減した形態においても、任意に設定できる。
【００５８】
（効果）
ソフトエラーの発生のしやすさの目安としてよく用いられる指標のひとつに臨界電荷量（ｃｒｉｔｉｃａｌ  ｃｈａｒｇｅ）がある。臨界電荷量とは、放射線の入射によって特定の記憶保持ノードに電荷が注入されたとき、どのくらいの量の電荷が注入された時に保持しているデータが反転して復帰しなくなり、ソフトエラーとなるかを示す数値である。この数値が大きいほどソフトエラーが起こりにくい。発明者は、本発明の効果を確認するため、９０ｎｍ世代のプロセスで同時に複数のノードに電荷が注入された時の臨界電荷量の例をシミュレーションによって求めた。尚、各ノードに注入される電荷の分配割合は、放射線の入射位置や角度によって異なるが、ここでは簡単化のため、各記憶保持ノードに同量の電荷が注入されるものとしテシミュレーションされた。
【００５９】
図１に示すラッチ回路において１つの記憶保持ノードに電荷を注入した場合、臨海電荷量は４．５［ｆＣ］であり、１つの記憶保持ノードへの電荷注入でもソフトエラーが発生することが確認された。図２に示すＤＩＣＥにおいて１つの記憶保持ノードに電荷を注入した場合、ソフトエラーは発生せず、２つの記憶保持ノードに電荷を注入した場合、臨海電荷量は７．５［ｆＣ］となった。すなわち、従来技術によるＤＩＣＥでは２つの記憶保持ノードに電荷が同時注入されるとソフトエラーが発生することが確認された。
【００６０】
一方、図４に示すラッチ回路１０において、同様にシミュレーションを行った結果、同時に、３つの記憶保持ノードに電荷を注入しても、ソフトエラーは発生しないことが確認された。すなわち、本発明によれば、電荷分配によって同時に最大３つまでのノードに電荷が注入されてもソフトエラーが起こらず、ソフトエラーに対して極めて強い回路であることが確認できた。尚、上述の接続方法に基づき記憶保持ノードとノード電圧制御回路の数を増やせば、更に多くのノードに電荷収集が起こってもソフトエラーが発生しない回路を作成することができる。
【００６１】
（フリップフロップ回路への応用）
上述した半導体記憶装置は、フリップフロップ回路に適用できる。図９Ａ及び図９Ｂは、本発明によるラッチ回路１０を用いたフリップフロップ回路の構成を示す回路図である。図１０は、フリップフロップ回路に入力されるクロック信号を発生するクロック信号発生器４０の構成を示す回路図である。
【００６２】
図９Ａ、図９Ｂ、及び図１０を参照して本発明による半導体記憶装置を利用したフリップフロップ回路の構成を説明する。
【００６３】
図９Ａ及び図９Ｂを参照して、フリップフロップ回路は、図４で示したラッチ回路１０と同様な構成の半導体回路１０−１、１０−２と、トランスファゲート回路２０−１、２０−２と、出力回路３０とを具備する。
【００６４】
ラッチ回路１０−１、１０−２は、図４で示したラッチ回路１０にクロックドトランジスタＣＭＰ１１、ＭＰ１２、ＣＭＰ１３、ＣＭＰ１４、ＣＭＮ１１、ＣＭＮ１２、ＣＭＮ１３、ＣＭＮ１４を加えた構成であり、入力されるクロック信号に応じて動作する。クロックドトランジスタのそれぞれは、入力側又は出力側の記憶保持ノード（ここでは入力側のノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｈ）と、電源との間に接続されるトランジスタのドレインと、当該記憶保持ノードとの間に直列に接続される。例えば、Ｐチャネル型ＭＯＳトランジスタＭＰ１ＢとノードＮ２Ｂとの間にクロックドトランジスタＣＭＰ１１が接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ１ＢとノードＮ２Ｂとの間にクロックドトランジスタＣＭＮ１１が接続される。他のクロックドトランジスタも同様に接続される。
【００６５】
ラッチ回路１０−１におけるクロックドトランジスタＣＭＰ１１、ＭＰ１２、ＣＭＰ１３、ＣＭＰ１４、ＣＭＮ１１、ＣＭＮ１２、ＣＭＮ１３、ＣＭＮ１４のゲートには、それぞれ、クロック信号ＣＫＢＡ、ＣＫＢＢ、ＣＫＴＡ、ＣＫＴＢ、ＣＫＢＣ、ＣＫＢＤ、ＣＫＴＣ、ＣＫＴＤが入力される。同様にラッチ回路１０−２におけるクロックドトランジスタＣＭＰ１１、ＭＰ１２、ＣＭＰ１３、ＣＭＰ１４、ＣＭＮ１１、ＣＭＮ１２、ＣＭＮ１３、ＣＭＮ１４のゲートには、それぞれ、クロック信号ＣＫＴＡ、ＣＫＴＢ、ＣＫＢＡ、ＣＫＢＢ、ＣＫＴＣ、ＣＫＴＤ、ＣＫＢＣ、ＣＫＢＤが入力される。クロック信号は、図１０に示されるクロック信号発生器４０で生成される。クロック信号ＣＫＢＡ、ＣＫＢＢ、ＣＫＢＣ、ＣＫＢＤと、クロック信号ＣＫＴＡ、ＣＫＴＢ、ＣＫＴＣ、ＣＫＴＤは互いに逆相信号である。
【００６６】
トランスファゲート回路２０−１は、データ信号ＤＡＴＡが入力されるトランスファフゲートを複数備える。複数のトランスファーゲートの出力は、ラッチ回路１０−１における入力側のノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｇに接続され、入力されたデータ信号ＤＡＴＡをクロック信号ＣＫＢＡ、ＣＫＢＢ、ＣＫＴＡ、ＣＫＴＢ、ＣＫＢＣ、ＣＫＢＤ、ＣＫＴＣ、ＣＫＴＤに応じてノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｇに出力する。
【００６７】
トランスファゲート回路２０−２は、ラッチ回路１０−１における出力側のノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇに接続される複数のトランスファゲートを備える。複数のトランスファゲートは、ラッチ回路１０−１のノードＮ１Ａ、Ｎ１Ｃ、Ｎ１Ｅ、Ｎ１Ｇから入力された信号を、入力されたデータ信号ＤＡＴＡをクロック信号ＣＫＢＡ、ＣＫＢＢ、ＣＫＴＡ、ＣＫＴＢ、ＣＫＢＣ、ＣＫＢＤ、ＣＫＴＣ、ＣＫＴＤに応じて半導体記憶装置１０−２の入力側のノードＮ２Ｂ、Ｎ２Ｄ、Ｎ２Ｆ、Ｎ２Ｇに出力する。
【００６８】
出力回路３０は、ゲートが半導体記憶装置１０−２の出力側のノードＮ２Ａ、Ｎ２Ｃ、Ｎ２Ｅ、Ｎ２Ｇに接続されたトランジスタを備える。
【００６９】
上述のような構成により、図９Ａ及び図９Ｂに示すフリップフロップ回路は、入力されたデータ信号ＤＡＴＡを保持し、クロック信号に応じて“１”と“０”を切り替えて出力する。本発明によるラッチ回路１０−１、１０−２を備えることで、フリップフロップ回路におけるソフトエラーの発生効率を低減することができる。
【００７０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態においてラッチ回路１０は、フリップフロップに適用した例を示したが、これに限らず、例えば、セット／リセット付き記憶保持回路に適用しても良い。あるいは、ラッチ回路１０を用いてＳＲＡＭ等のメモリ回路を構成することもできる又、本実施の形態では、ＭＯＳトランジスタを利用した形態で示したが、スイッチ機能を有する素子であればこれに限らない。
【図面の簡単な説明】
【００７１】
【図１】図１は、従来技術によるラッチ回路の基本構成をを示す回路図である。
【図２】図２は、従来技術によるＤＩＣＥ回路の構成を示す回路図である。
【図３】図３は、従来技術によるＤＩＣＥ回路において、２つのノードで電荷収集が発生した場合のノード電圧のシミュレーション結果を示す電圧波形図である。
【図４】図４は、本発明によるラッチ回路の構成の一例を示す回路図である。
【図５】図５は、本発明によるラッチ回路において、２つのノードで電荷収集が発生した場合のノード電圧のシミュレーション結果を示す電圧波形図である。
【図６】図６は、本発明によるラッチ回路の構成の一例を示す回路図である。
【図７】図７は、本発明によるラッチ回路の構成の一例を示す回路図である。
【図８】図８は、本発明によるラッチ回路の構成の一例を示す回路図である。
【図９Ａ】図９Ａは、本発明によるラッチ回路を用いたフリップフロップ回路の構成の一例を示す回路図である。
【図９Ｂ】図９Ｂは、本発明によるラッチ回路を用いたフリップフロップ回路の構成の一例を示す回路図である。
【図１０】図１０は、フリップフロップ回路で利用されるクロック信号を生成するクロック信号発生器の構成を示す回路図である。
【符号の説明】
【００７２】
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ：ノード電圧制御回路
ＭＰ１Ａ、ＭＰ２Ａ、ＭＰ１Ｂ、ＭＰ２Ｂ、ＭＰ１Ｃ、ＭＰ２Ｃ、ＭＰ１Ｄ、ＭＰ２Ｄ、ＭＰ１Ｅ、ＭＰ２Ｅ、ＭＰ１Ｆ、ＭＰ２Ｆ、ＭＰ１Ｇ、ＭＰ２Ｇ、ＭＰ１Ｈ、ＭＰ２Ｈ：Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１Ａ、ＭＮ２Ａ、ＭＮ１Ｂ、ＭＮ２Ｂ、ＭＮ１Ｃ、ＭＮ２Ｃ、ＭＮ１Ｄ、ＭＮ２Ｄ、ＭＮ１Ｅ、ＭＮ２Ｅ、ＭＮ１Ｆ、ＭＮ２Ｆ、ＭＮ１Ｇ、ＭＮ２Ｇ、ＭＮ１Ｈ、ＭＮ２Ｈ：Ｎチャネル型ＭＯＳトランジスタ
Ｎ１Ａ、Ｎ２Ｂ、Ｎ１Ｃ、Ｎ２Ｄ、Ｎ１Ｅ、Ｎ２Ｆ、Ｎ１Ｇ、Ｎ２Ｈ：ノード
ＣＫＢＡ、ＣＫＢＢ、ＣＫＴＡ、ＣＫＴＢ、ＣＫＢＣ、ＣＫＢＤ、ＣＫＴＣ、ＣＫＴＤ：クロック信号
１０、１０−１、１０−２：ラッチ回路
２０−１、２０−２：トランスファゲート回路
３０：出力回路
４０：クロック信号発生器
【図１】
0004950003.tif 000002
【図２】
0004950003.tif 000003
【図３】
0004950003.tif 000004
【図４】
0004950003.tif 000005
【図５】
0004950003.tif 000006
【図６】
0004950003.tif 000007
【図７】
0004950003.tif 000008
【図８】
0004950003.tif 000009
【図９Ａ】
0004950003.tif 000010
【図９Ｂ】
0004950003.tif 000011
【図１０】
0004950003.tif 000012