(57)【特許請求の範囲】
【請求項１】
複数の割り込み信号を受け、ＣＰＵに対して、複数の割り込み要求信号を出力する事が可能な割り込み制御回路において、
前記複数の割り込み信号のそれぞれについて、通過状態とするか又は遮断状態とするかを決定する許可データを格納し、前記許可データに応じて第１信号を出力する割り込み許可レジスタと、
前記複数の割り込み信号の全てを遮断状態とするか否かを決定する制御データを格納し、前記制御データに応じて第２信号を出力する制御レジスタと、
前記第２信号が前記複数の割り込み信号の全てを遮断状態とすることを示すときに、前記複数の割り込み信号の全てを遮断状態とするための第３信号を出力し、前記第２信号が前記複数の割り込み信号の全てを遮断状態とすることを示さないときに、前記第１信号をそのまま第３信号として出力する第１のゲート回路と、
前記第３信号に応じて、前記複数の割り込み信号のそれぞれ毎に、通過状態とするか又は遮断状態とする第２のゲート回路と、
前記複数の割り込み信号のそれぞれ毎に、どの割り込み要求信号に割り付けるかを決定する選択データを格納し、前記選択データに応じて選択信号を出力する選択レジスタと、
前記選択信号に応じて、前記複数の割り込み信号のそれぞれ毎に、どの割り込み要求信号に割り付けるかを決定する第３のゲート回路と、を備え、
前記第２信号が前記複数の割り込み信号の全てを遮断状態とすることを示すときに、前記選択レジスタへの書き込みを許可することで、前記複数の割り込み信号のそれぞれ毎に、どの割り込み要求信号に割り付けるかを変更可能にし、
前記第２信号が前記複数の割り込み信号の全てを遮断状態とすることを示さないときに、前記選択レジスタへの書き込みを禁止することで、前記複数の割り込み信号のそれぞれ毎に、どの割り込み要求信号に割り付けるかを変更不可能にすることを特徴とする割り込み制御回路。
【請求項２】
前記割り込み許可レジスタと前記選択レジスタと前記制御レジスタは、バスＢＵＳを介して、前記ＣＰＵから設定可能であることを特徴とする請求項１記載の割り込み制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータにおける割り込み制御回路に関し、特に、複数の割り込み信号を２つの割り込み要求信号に割り振る機能を有する割り込み制御回路に関する。
【０００２】
【従来の技術】
近年、マイクロコンピュータは汎用性を高めるため複数のタイマー回路や外部との通信を行うためのインターフェース回路や電源電圧の例えば瞬停などを検出する減電圧検出回路等を内蔵するようになった。このような周辺回路を内蔵するマイクロコンピュータにおいては、夫々の周辺回路がＣＰＵに対してその夫々に対応した処理を要求し、その夫々の要求信号を調停するための割り込み制御回路を内蔵している。
【０００３】
従来の一般的な割り込み制御回路において、例えば、複数の割り込み信号を優先順位の高い高速処理用割り込み要求信号と優先順位の低い通常処理用割り込み要求信号に割り振っている。そして、一般的には、その優先順位の割り振りはハード的に固定されており、ユーザーによって割り振りを変更するには、マイクロコンピュータの製品製造時に設定を変更していた。これに対し、それぞれの割り込み信号に対する割り込み要求信号の優先順位を容易に変更できるように、それぞれの割り込み信号を例えば高速処理用割り込み要求信号又は通常処理用割り込み要求信号に割り振るための選択レジスタを設け、プログラムによってその選択レジスタの設定を行い、マイクロコンピュータのアプリケーション等に応じて同じ割り込み信号入力に対する処理優先順位の変更を可能とし、マイクロコンピュータの汎用性を高めている。
【０００４】
図２は、従来の割り込み制御回路を示す図である。
【０００５】
図２において、１は割り込み許可レジスタ回路であって、第１及び第２割り込み信号１０及び１１のそれぞれに対応する許可データを格納する２つのレジスタで構成され、ＣＰＵ（図示せず）からバスＢＵＳを介して第１及び第２許可信号ＥＮ１及びＥＮ２が設定される。
【０００６】
４は第２ゲート回路であって、第１及び第２許可信号ＥＮ１及びＥＮ２に応じて第１及び第２割り込み信号１０及び１１を通過又は遮断するものである。
【０００７】
５は選択レジスタ回路であって、ＣＰＵからバスＢＵＳを介して第１及び第２選択信号ＳＬ１及びＳＬ２が設定される。第１及び第２選択信号ＳＬ１及びＳＬ２は、第１及び第２割り込み信号１０及び１１を第１及び第２割り込み要求信号１２及び１３の何れかに割り振るかを決定する信号である。
【０００８】
６は第３ゲート回路であって、第２ゲート回路４を介して入力される第１及び第２割り込み信号１０及び１１を第１及び第２選択信号ＳＬ１及びＳＬ２に応じて通過又は遮断する。
【０００９】
７は第４ゲートであって、第２及び第３ゲート回路４及び６を通過した第１及び第２割り込み信号１０及び１１をゲートし、第１割り込み要求信号１２としてＣＰＵへ出力する。
【００１０】
８は第５ゲート回路であって、第２ゲート回路４を介して入力される第１及び第２割り込み信号１０及び１１を第１及び第２選択信号ＳＬ１及びＳＬ２に応じて通過又は遮断する。尚、第３ゲート回路６と第５ゲート回路８とは、第２ゲート回路４を介して入力される第１及び第２割り込み信号１０及び１１を相補的に通過又は遮断する。
【００１１】
９は第６ゲートであって、第２及び第５ゲート回路４及び８を通過した第１及び第２割り込み信号１０及び１１をゲートし第２割り込み要求信号１３としてＣＰＵへ出力する。
【００１２】
尚、第３ゲート回路６と第４ゲート７とは第１セレクタ回路を構成し、第５ゲート回路８と第６ゲートとは第２セレクタ回路を構成するものである。
【００１３】
次に、図２の従来の割り込み制御回路の動作を説明する。
【００１４】
まず、図２の第１及び第２許可信号ＥＮ１及びＥＮ２や第１及び第２選択信号ＳＬ１及びＳＬ２の設定状態を説明する。第１及び第２許可信号ＥＮ１及びＥＮ２がＨレベル、第１選択信号ＳＬ１がＨレベル、第２選択信号ＳＬ２がＬレベルに設定されているとする。このような状態で、第１割り込み信号１０が入力されると、第１割り込み信号１０は、第２ゲート回路４のＡＮＤゲート４ａ及び第３ゲート回路６のＡＮＤゲート６ａを通過し、第４ゲート７を介して、第１割り込み要求信号１２としてＣＰＵへ転送される。一方、第５ゲート回路８のＡＮＤゲート８ａは遮断状態になっているので、第１割り込み信号１０はＡＮＤゲート８ａで遮断されることになる。よって、第１割り込み信号１０が第１割り込み要求信号１２に振り分けられたことになる。
【００１５】
また、第２割り込み信号１１が入力される場合は、第２割り込み信号１１は、第２ゲート回路４のＡＮＤゲート４ｂ及び第５ゲート８のＡＮＤゲート８ｂを通過し、第６ゲート９を介して、第２割り込み要求信号１３としてＣＰＵへ転送される。一方、第３ゲート回路６のＡＮＤゲート６ｂは遮断状態になっているので、第２割り込み信号１１はＡＮＤゲート６ｂで遮断されることになる。よって、第２割り込み信号１１が第２割り込み要求信号１３に振り分けられたことになる。
【００１６】
尚、第１選択信号ＳＬがＨレベル、第２選択信号ＳＬ２がＬレベルである場合を説明したが、例えば、第１及び第２許可信号ＥＮ１及びＥＮ２がＨレベル、第１及び第２選択信号ＳＬ１及びＳＬ２がＨレベルの場合、第１及び第２割り込み信号１０及び１１は、共に第１割り込み要求信号１２として振り分けられ、ＣＰＵへ転送される。
【００１７】
【発明が解決しようとする課題】
上述した従来の割り込み制御回路において、選択レジスタ回路５の設定は、特に制限なく設定の変更が可能であった。このため、選択レジスタ回路５の第１選択信号ＳＬ１を設定変更する際、例えば第１割り込み信号１０が割り込みを要求するＨレベルであると、第１割り込み信号１０のＨレベルが第１及び第２割り込み要求信号１２及び１３の何れにＨレベルが出力されるかが保証されず、当業者の意思に反して誤った割り込み要求信号が発生するという問題があった。
【００１８】
そして、一般的には、ＣＰＵは、第１及び第２割り込み要求信号１２及び１３のそれぞれに応じた処理プログラムを有しているので、本来処理すべきプログラムとは異なるプログラムを実行し、マイクロコンピュータが誤動作を起すという問題が発生する。
【００１９】
このため、本発明では、複数の割り込み信号を第１割り込み要求信号又は第２割り込み要求信号へ割り振る選択信号データを格納する選択レジスタ回路への設定動作を安定して行える割り込み制御回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、上述した点に鑑みて、創作されたものであり、その特徴とするところは、選択信号に応じて、割り込み信号を２以上の割り込み要求信号に振り分けるセレクタと、禁止信号を格納する制御レジスタとを備え、前記セレクタは、前記禁止信号によって、前記割り込み信号を入力禁止すると共に、前記選択信号の設定許可状態となることを特徴とする。
【００２１】
また、前記セレクタは、前記禁止信号が入力された場合前記選択信号を格納する選択レジスタと、前記選択レジスタの選択信号に応じて、通過または遮断状態となる複数のゲートとから構成されることを特徴とする。
【００２２】
さらに、前記セレクタは、前記割り込み信号の入力を許可する許可信号を格納する割り込み許可レジスタと、前記許可信号に応じて前記割り込み信号を許可するゲート回路とを有し、前記ゲート回路は前記禁止信号に応じて強制的に前記割り込み信号を遮断することを特徴とする。
【００２３】
本発明によれば、割り込み制御回路において、複数の割り込み信号を第１割り込み要求信号又は第２割り込み要求信号へ割り振る選択信号データを格納する選択レジスタ回路への設定を割り込み制御回路の動作を安定して行えることが可能となる。
【００２４】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。図１は本発明の実施の形態の構成を説明するための図である。
【００２５】
本実施形態の特徴とするところは、制御レジスタ２と、第１ゲート回路３とを更に備える点にある。制御レジスタ２ではＣＰＵ（図示せず）からバスＢＵＳを介して禁止信号ＩＮＨＸが設定され、第１ゲート回路３では禁止信号ＩＮＨＸに応じて第１及び第２許可信号ＥＮ１及びＥＮ２を通過又は遮断する。そして、選択レジスタ回路５では、禁止信号ＩＮＨＸに応じて第１及び第２選択信号ＳＬ１及びＳＬ２の設定が許可又は禁止される。
【００２６】
尚、図１において、図２と同一の回路については同一符号を記すと共にその説明を省略するものとする。また、割り込み許可レジスタ回路１、選択レジスタ回路５による、割り振り動作については従来と同一のため省略する。
【００２７】
次に、図１の割り込み制御回路の割り込み信号に対する割り込み要求信号の割り振り設定動作を説明する。第１割り込み信号１０を第１割り込み要求信号１２から第２割り込み要求信号１３として切り換えて出力、また、第２割り込み信号１１を第２割り込み信号１３から第１割り込み要求信号１２として切り換えて出力しようとする場合、先ず、制御レジスタ２において、第１及び第２許可信号ＥＮ１及びＥＮ２を一括して禁止を示すＬレベルが設定され、設定と同時に禁止信号ＩＮＨＸがＬレベルとして出力される。
【００２８】
そして、禁止信号ＩＮＨＸがＬレベルであると、選択レジスタ回路５では、第１及び第２選択信号ＳＬ１及びＳＬ２の設定が許可され、ＣＰＵからバスＢＵＳを介して第１選択信号ＳＬ１がＬレベル、第２選択信号ＳＬ２がＨレベルに設定される。
【００２９】
また、禁止信号ＩＮＨＸがＬレベルであるので、第１及び第２許可信号ＥＮ１及びＥＮ２は第１ゲート回路３で遮断される。その結果、第１ゲート回路３から、全ての出力信号がＬレベルとして出力される。
【００３０】
そして、第１ゲート回路３から出力される全信号のＬレベルに応じて第１及び第２割り込み信号１０及び１１は第２ゲート回路４で遮断される。よって、第１及び第２割り込み要求信号１２及び１３は発生せず、割り込み処理の要求を示すことはないので、ＣＰＵは割り込み処理を行うことはない。
【００３１】
次に、選択レジスタ回路５の設定が終了すると、ＣＰＵからバスＢＵＳを介して禁止信号ＩＮＨＸはＨレベルに設定され、第１及び第２許可信号ＥＮ１及びＥＮ２の遮断が解除される。これにより、第１及び第２許可信号ＥＮ１及びＥＮ２は第１ゲート回路３を通過する。
【００３２】
その為、第１及び第２割り込み信号１０及び１１は、第１及び第２許可信号ＥＮ１及びＥＮ２に応じて、第２ゲート回路４で通過又は遮断されるようになる。
【００３３】
また、禁止信号ＩＮＨＸがＨレベルになると、選択レジスタ回路５は、選択データの設定が禁止される。
【００３４】
そして、第１選択信号ＳＬ１はＬレベルであるので、第１割り込み信号１０は第２ゲート回路４及び第５ゲート回路８を通過し、第７ゲートを介して第２割り込み要求信号１３としてＣＰＵへ転送される。また、第２選択信号ＳＬ２はＨレベルであるので、第２割り込み信号１１は、第２ゲート回路４及び第３ゲート回路６を通過し、第４ゲートを介して第１割り込み要求信号１２としてＣＰＵへ転送される。
【００３５】
よって、第１選択信号ＳＬ１がＬレベルであるので第１割り込み信号１０は第２割り込み要求信号１３に振り分けられ、また、第２選択信号ＳＬ２がＨレベルであるので第２割り込み信号１１は第１割り込み要求信号１３に振り分けられることになる。
【００３６】
これで、選択レジスタ回路５の設定が終了する。
【００３７】
上述の如く、選択レジスタ回路５の選択信号ＳＬ１及びＳＬ２を設定変更する際、第２ゲート回路４において、入力される第１及び第２割り込み信号１０及び１１は遮断されているので、第１及び第２割り込み要求信号１２及び１３は発生せず、ＣＰＵが誤った割り込み処理を行うことを確実に防止できる。
【００３８】
尚、本実施例では、２つの割り込み信号入力の場合で説明したが、その割り込み信号の入力数は制限されることなく任意の複数を入力することが可能である。任意の複数の割り込み信号を入力する場合に、第１、第２、第３及び第５ゲート回路３、４、６及び８を構成するＡＮＤゲートの数は、その任意の複数個を備えるとよい。
【００３９】
また、一つの割り込み信号から３以上の割り込み要求信号に振り分ける回路にも本発明を適用できる。
【００４０】
また、割り込み許可レジスタ回路１から出力される許可信号は、その任意の複数個を備える。尚、割り込み許可レジスタ回路１から出力される許可信号の数は、割り込み信号の数より少ない数の許可信号を備え、一つの許可信号に対して複数の割り込み信号の許可又は禁止するようにしても良い。
【００４１】
尚、実施例の説明では、第１ゲート回路３と第２ゲート回路４とを備えた場合を説明したが、第２ゲート回路４を構成する２入力のＡＮＤゲートを３入力のＡＮＤゲートで構成して、その一つの３入力ＡＮＤゲートに割り込み信号、許可信号及び禁止信号ＩＮＨＸを入力してもよい。
【００４２】
また、制御レジスタ２を備える代わりに、割り込み許可レジスタ回路１から出力される全ての許可信号を禁止として、その全ての許可信号が禁止を示す値であることを検出する検出手段を設けて、その検出手段の出力に応じて選択レジスタ回路５の設定を許可しても良い。
【００４３】
【発明の効果】
上述の如く、本発明によれば、複数の割り込み信号を第１及び第２割り込み要求信号に割り振る際に、ＣＰＵが誤った割り込み処理を防止しながら選択レジスタ回路の設定を実行できるという効果を奏する。
【００４４】
また、制御レジスタの禁止信号ＩＮＨＸを割り込み信号入力禁止するＬレベルに設定するという手順を経て選択レジスタ回路の設定を行うようにしたため、例えば、プログラムのバグ等による選択レジスタへの誤設定を防止できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】従来例を示すブロック図である。
【符号の説明】
１  割り込み許可レジスタ回路
２  制御レジスタ
３  第１ゲート回路
４  第２ゲート回路
５  選択レジスタ回路
６  第３ゲート回路
７  第４ゲート
８  第５ゲート回路
９  第６ゲート
１０  第１割り込み信号
１１  第２割り込み信号
１２  第１割り込み要求信号
１３  第２割り込み要求信号
【図１】
0004911842.tif 000002
【図２】
0004911842.tif 000003