(57)【特許請求の範囲】
【請求項１】
メモリセルアレイのサイズが異なる複数のメモリ回路と、
テストの対象となるメモリセルをロウ方向又はカラム方向に連続的に遷移させるセル連続遷移テストを実行するセル連続遷移テスト処理部を有し、前記セル連続遷移テストの対象となるメモリセルの位置を特定するテストセルアドレスと、前記セル連続遷移テストにおけるメモリセルの遷移方向を特定する遷移方向特定信号と、前記テストセルアドレス毎に前記セル連続遷移テストの実行／非実行を決定するアクティブ信号とを出力するＢＩＳＴ回路と、
前記メモリ回路毎に設けられ、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記メモリセルアレイの範囲外の領域である仮想セルアレイに相当する場合に、該テストセルアドレスを前記メモリセルアレイの領域内に置換するか、又は前記アクティブ信号を非実行に変換する調整回路と、
を備え、
前記調整回路は、
前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記仮想セルアレイに相当する場合であって前記仮想セルアレイの領域における最大ロウ部又は最大カラム部に相当する場合には、該テストセルアドレスを前記メモリセルアレイの領域内に置換し、
前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記仮想セルアレイに相当する場合であって前記最大ロウ部又は最大カラム部に相当しない場合には、前記アクティブ信号を非実行に変換する、
集積回路。
【請求項２】
前記調整回路は、
前記最大ロウ部又は前記最大カラム部に相当する前記テストセルアドレスを、前記遷移方向特定信号により特定されるメモリセルの遷移方向を遡るように移行させ、前記メモリセルアレイの領域内で最初に当たるアドレスに置換する、
請求項１記載の集積回路。
【請求項３】
前記仮想セルアレイは、複数の前記メモリ回路のうちロウアドレスサイズの最も大きいメモリセルアレイと、カラムアドレスサイズの最も大きいメモリセルアレイとを基準に設定される、
請求項１又は２記載の集積回路。
【請求項４】
メモリセルの総数が２のべき乗でないメモリセルアレイを有する前記メモリ回路が含まれる、
請求項１〜３のいずれか１つに記載の集積回路。
【請求項５】
１つの基板上に、
複数の前記メモリ回路と、これらメモリ回路毎に設けられた前記調整回路とを備えて構成されるメモリユニットと、
１つの前記ＢＩＳＴ回路と、
が配置されてなる、
請求項１〜４のいずれか１つに記載の集積回路。
【請求項６】
所定のサイズのメモリセルアレイを有するメモリ回路と、
テストセルアドレスを連続的に出力するＢＩＳＴ回路と、
調整回路とを備え、
前記ＢＩＳＴ回路は、前記メモリセルをロウ方向又はカラム方向に連続的に遷移するように前記メモリセルの位置を特定する前記テストアドレスを連続的に出力し、
前記調整回路は、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記メモリセルアレイの範囲外の領域に相当する第１アドレスである場合において、前記第１アドレスの次に出力される第２アドレスが前記メモリセルアレイの範囲外の領域に相当する場合には、前記第１アドレスを前記ＢＩＳＴ回路が出力する時点でテストの実行を中止する信号を出力し、前記第２アドレスが前記メモリセルアレイの領域内に相当する場合には、前記第１アドレスを前記ＢＩＳＴ回路が出力する時点で前記第１アドレスを前記メモリセルアレイの領域内のアドレスに置換する、
集積回路。
【請求項７】
前記調整回路は、前記第２アドレスが前記メモリセルアレイの領域内に相当する場合に、前記第１アドレスを該第１アドレスが前記メモリセルアレイの範囲外の領域に相当するに至る直前のアドレスに置換する、
請求項６記載の集積回路。
【請求項８】
メモリセルアレイのサイズが異なる複数のメモリ回路と、
前記メモリ回路をテストするための信号を出力するＢＩＳＴ回路と、
前記ＢＩＳＴ回路から出力された信号を前記各メモリ回路の構造に適合するように調整する調整回路と、
を有して構成される集積回路におけるメモリテスト方法であって、
前記ＢＩＳＴ回路が、テストの対象となるメモリセルをロウ方向又はカラム方向に連続的に遷移させるセル連続遷移テストにおいて、該メモリセルの位置を特定するテストセルアドレスを出力するステップと、
前記ＢＩＳＴ回路が、前記セル連続遷移テストにおけるメモリセルの遷移方向を特定する遷移方向特定信号を出力するステップと、
前記ＢＩＳＴ回路が、前記テストセルアドレス毎に前記セル連続遷移テストの実行／非実行を決定するアクティブ信号を出力するステップと、
前記調整回路が、前記テストセルアドレスが前記メモリセルアレイの範囲外の領域である仮想セルアレイに相当する場合に、該テストセルアドレスを前記メモリセルアレイの領域内に置換するか、又は前記アクティブ信号を非実行にする変換するステップと、
前記調整回路が、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記仮想セルアレイに相当する場合であって前記仮想セルアレイの領域における最大ロウ部又は最大カラム部に相当する場合に、該テストセルアドレスを前記メモリセルアレイの領域内に置換するステップと、
前記調整回路が、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記仮想セルアレイに相当する場合であって前記最大ロウ部又は最大カラム部に相当しない場合に、前記アクティブ信号を非実行に変換するステップ、
を有するメモリテスト方法。
【請求項９】
所定のサイズのメモリセルアレイを有するメモリ回路と、
テストセルアドレスを連続的に出力するＢＩＳＴ回路と、
調整回路とを備える集積回路におけるメモリテスト方法であって、
前記ＢＩＳＴ回路が、前記メモリセルをロウ方向又はカラム方向に連続的に遷移するように前記メモリセルの位置を特定する前記テストアドレスを連続的に出力するステップと、
前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記メモリセルアレイの範囲外の領域に相当する第１アドレスである場合において、前記調整回路が、前記第１アドレスの次に出力される第２アドレスが前記メモリセルアレイの範囲外の領域に相当する場合に、前記第１アドレスを前記ＢＩＳＴ回路が出力する時点でテストの実行を中止する信号を出力するステップと、
前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記メモリセルアレイの範囲外の領域に相当する第１アドレスである場合において、前記調整回路が、前記第２アドレスが前記メモリセルアレイの領域内に相当する場合に、前記第１アドレスを前記ＢＩＳＴ回路が出力する時点で該第１アドレスを前記メモリセルアレイの領域内のアドレスに置換するステップと、
を有するメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特にＢＩＳＴ（Built-in Self Test）回路により複数のメモリを同時にテストするための技術に関するものである。
【背景技術】
【０００２】
メモリセルアレイのサイズが異なる複数のメモリ回路と、これらのメモリ回路を自己検査するためのＢＩＳＴ回路とが、１つの基板上に搭載された集積回路がある。このような集積回路においては、高いテスト品質を保持しながら複数のメモリ回路を同時にテストするための技術が求められている。
【０００３】
このような技術分野に関連する従来技術として、次にようなものが開示されている。この従来技術に係る集積回路は、複数のメモリ回路が、上位アドレスのビット数と下位アドレスのビット数との総和が最も多くなるメモリ回路を基準として、それ以外のメモリ回路は上位アドレスのビット数がそれ以下のビット数となるように、且つ下位アドレスのビット数がそれ以下のビット数となるように形成されると共に、内部アドレスバスとその他のメモリ回路とはそれぞれ、基準のメモリ回路における上位アドレスの最上位ビットから順番に所定のビット数が上位アドレスとして入力され、その基準のメモリ回路における下位アドレスの最下位ビットから順番に所定のビット数が下位アドレスとして入力されるものである（特許文献１参照）。これにより、各メモリ回路に専用のテスト（ＢＩＳＴ）回路を備えることなく、複数のメモリ回路に対して同時にテストを行うことができるとされている。
【０００４】
また、他の従来技術に係る集積回路は、複数のメモリに接続される共通テストバスと、共通テストバスからのテストデータ情報を各メモリに固有のアクセスデータ幅に変換し、対応するメモリに供給する複数のブリッジ回路を設け、複数のメモリに共通テストバスから並列にテストデータ情報を供給するものである（特許文献２参照）。これにより、複数のメモリに対して並列テストが可能になるとされている。
【特許文献１】特開２００２−３２９９９号公報
【特許文献２】特開２００３−３４６５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、メモリ回路をテストする方法の１つとして、テストするメモリセルのアドレスを、メモリセルアレイ上でロウ方向又はカラム方向に連続して遷移させる方法がある。この方法は、隣接するメモリセル間のデータ干渉に起因する故障等を検出するために有効なものである。本明細書においては、このようなテストをセル連続遷移テストと称する。
【０００６】
上記特許文献１に開示される集積回路は、メモリセルアレイのサイズが異なる複数のメモリ回路を同時にテストする際に、テストするメモリセルのアドレスが内部アドレスバスを通して一律に各メモリ回路のデコーダに出力され、全てのメモリ回路において同一のアドレスのメモリセルに対してテストを実行させる構成を有している。このため、メモリ回路のメモリセルアレイのサイズにおいて、上位アドレス（ロウアドレス）及び下位アドレス（カラムアドレス）の両方、又はどちらか一方が２のべき乗でない場合に、前記セル連続遷移テストを実行することができないという問題があった。また、上記特許文献２においても、このような問題に対処する技術は開示されていない。
【課題を解決するための手段】
【０００７】
上記課題の解決を図る本発明は、メモリセルアレイのサイズが異なる複数のメモリ回路と、テストの対象となるメモリセルをロウ方向又はカラム方向に連続的に遷移させるセル連続遷移テストを実行するセル連続遷移テスト処理部を有し、前記セル連続遷移テストの対象となるメモリセルの位置を特定するテストセルアドレスと、前記セル連続遷移テストにおけるメモリセルの遷移方向を特定する遷移方向特定信号と、前記テストセルアドレス毎に前記セル連続遷移テストの実行／非実行を決定するアクティブ信号とを出力するＢＩＳＴ回路と、前記メモリ回路毎に設けられ、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが前記メモリセルアレイの範囲外の領域である仮想セルアレイに相当する場合に、該テストセルアドレスを前記メモリセルアレイの領域内に置換するか、又は前記アクティブ信号を非実行に変換する調整回路とを備える集積回路である。
【０００８】
この集積回路によれば、前記ＢＩＳＴ回路により一律に出力される前記テストセルアドレス及び前記アクティブ信号が、前記調整手段により、自動的に前記各メモリ回路に適合するように調整される。即ち、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが、前記仮想セルアレイに相当する場合に、このアドレスがそれぞれのメモリ回路において実在する前記メモリセルアレイ内のアドレスに置換され、又は前記アクティブ信号が非実行状態に変換される。これにより、１つの前記ＢＩＳＴ回路により異なるサイズの前記メモリ回路に対して、前記セル連続遷移テストを実行することが可能となる。また、２のべき乗でないメモリセル数のメモリ回路が混在する場合であっても、これらのメモリ回路全てに対して同時に前記セル連続遷移テストを実行することができる。
【０００９】
また、本発明は、メモリセルアレイのサイズが異なる複数のメモリ回路と、前記メモリ回路をテストするための信号を出力するＢＩＳＴ回路と、前記ＢＩＳＴ回路から出力された信号を前記各メモリ回路の構造に適合するように調整する調整回路とを有して構成される集積回路におけるメモリテスト方法であって、前記ＢＩＳＴ回路が、テストの対象となるメモリセルをロウ方向又はカラム方向に連続的に遷移させるセル連続遷移テストにおいて、該メモリセルの位置を特定するテストセルアドレスを出力するステップと、前記ＢＩＳＴ回路が、前記セル連続遷移テストにおけるメモリセルの遷移方向を特定する遷移方向特定信号を出力するステップと、前記ＢＩＳＴ回路が、前記テストセルアドレス毎に前記セル連続遷移テストの実行／非実行を決定するアクティブ信号を出力するステップと、前記調整回路が、前記テストセルアドレスが前記メモリセルアレイの範囲外の領域である仮想セルアレイに相当する場合に、該テストセルアドレスを前記メモリセルアレイの領域内に置換するか、又は前記アクティブ信号を非実行にする変換するステップとを有するものである。
【００１０】
この方法により、前記本発明に係る集積回路の同様に、前記ＢＩＳＴ回路により一律に出力される前記テストセルアドレス及び前記アクティブ信号が、前記調整手段により、自動的に前記各メモリ回路に適合するように調整される。即ち、前記ＢＩＳＴ回路から出力された前記テストセルアドレスが、前記仮想セルアレイに相当する場合に、このアドレスがそれぞれのメモリ回路において実在する前記メモリセルアレイ内のアドレスに置換され、又は前記アクティブ信号が非実行状態に変換される。これにより、１つの前記ＢＩＳＴ回路により異なるサイズの前記メモリ回路に対して、前記セル連続遷移テストを実行することが可能となる。また、２のべき乗でないメモリセル数のメモリ回路が混在する場合であっても、これらのメモリ回路全てに対して同時に前記セル連続遷移テストを実行することができる。
【発明の効果】
【００１１】
以上のように、本発明によれば、１つのＢＩＳＴ回路によりサイズの異なる複数のメモリ回路に対して同時に前記セル連続遷移テストを実行することが可能となる。また、２のべき乗でないメモリセル数のメモリ回路が混在する場合であっても、これらのメモリ回路全てに対して同時に前記セル連続遷移テストを実行することができる。
【発明を実施するための最良の形態】
【００１２】
図１において、本発明に係る集積回路１の基本的な構成が示されている。この集積回路１は、特定の機能を果たすために複数の半導体素子を集積した電子部品であり、メモリセルアレイのサイズが異なる複数のメモリ回路２ａ，２ｂ，・・、各メモリ回路２ａ，２ｂ，・・をテストするための信号を出力するＢＩＳＴ回路３、及びＢＩＳＴ回路３から出力された信号を各メモリ回路２ａ，２ｂ，・・の構造に適合するように調整する調整回路４ａ，４ｂ，・・を備えて構成される。
【００１３】
前記ＢＩＳＴ回路３は、テストの対象となるメモリセルをロウ方向又はカラム方向に連続的に遷移させるセル連続遷移テストを実行するセル連続遷移テスト処理部５を有する。このセル連続遷移テストは、例えば図２に示すように行われるものである。この例において用いられるメモリセルアレイ１５は、総セル数が８×８＝６４のサイズを有するものであり、各メモリセルに０〜６３のアドレスが割り当てられている。図２（ａ）において、テストの対象となるメモリセルをロウ方向に連続的に遷移させる例が示されている。この時、テストの対象となるメモリセルのアドレスは、０→１→２→・・→８→９→１０→・・→６２→６３のようにインクリメントされる。図２（ｂ）において、テストの対象となるメモリセルをカラム方向に連続的に遷移させる例が示されている。この時、テストの対象となるメモリセルのアドレスは、０→８→１６→・・→１→９→１７→・・→５５→６３のようにインクリメントされる。
【００１４】
図１に示すように、前記ＢＩＳＴ回路３は、前記セル連続遷移テストの対象となるメモリセルの位置を特定するテストセルアドレス６と、前記セル連続遷移テストにおけるメモリセルの遷移方向を特定する遷移方向特定信号７と、前記テストセルアドレス６毎に前記セル連続遷移テストの実行／非実行を決定するアクティブ信号８とを出力する。前記テストセルアドレス６は内部アドレスバス９を介して、又前記遷移方向特定信号７及び前記アクティブ信号８は内部制御信号線群１０を介して、調整回路４ａ，４ｂ，・・に出力される。
【００１５】
前記遷移方向特定信号７とは、前記テストセルアドレス６を、図２（ａ），（ｂ）に例示したように、ロウ方向又はカラム方向いずれの方向にインクリメントしていくかを特定するための制御信号である。
【００１６】
前記アクティブ信号８は、例えば実行を表す状態を"１"、非実行を表す状態を"０"として出力される制御信号である。
【００１７】
前記調整回路４ａ，４ｂ，・・は、前記テストセルアドレス６が前記メモリセルアレイの範囲外の領域である仮想セルアレイに相当する場合に、該テストセルアドレス６を前記メモリセルアレイの領域内に置換するか、又はＢＩＳＴ回路３から実行を示す"１"として出力された前記アクティブ信号８を非実行を示す"０"に変換する。
【００１８】
以下に、本発明の具体的な構造及び動作について説明する。
【００１９】
発明の実施の形態１．
図３において、前記集積回路１に搭載されるメモリユニット１２の構成が示されている。このメモリユニット１２は、３つの前記メモリ回路２ａ，２ｂ，２ｃと、これらメモリ回路２ａ，２ｂ，２ｃ毎に設けられた前記調整回路４ａ，４ｂ，４ｃとを備えて構成されるものである。また、この図３に示すのは、前記セル連続遷移テストにおいて、テストの対象となるメモリセルのアドレスをロウ方向に連続的に遷移させる例である。
【００２０】
前記各メモリ回路２ａ，２ｂ，２ｃは、それぞれメモリセルアレイ１５ａ，１５ｂ，１５ｃ、ロウデコーダ１６ａ，１６ｂ，１６ｃ、及びカラムデコーダ１７ａ，１７ｂ，１７ｃを有して構成される。ここでは、第１のメモリ回路２ａのメモリセルアレイ１５ａとして（ロウ×カラム）＝（８×８）の構造を有する総セル数６４のもの、第２のメモリ回路２ｂのメモリセルアレイ１５ｂとして（ロウ×カラム）＝（６×８）の構造を有する総セル数４８のもの、第３のメモリ回路２ｃのメモリセルアレイ１５ｃとして（ロウ×カラム）＝（４×４）の構造を有する総セル数１６のものを例として用いる。
【００２１】
また、第２のメモリ回路２ｂ及び第３のメモリ回路２ｃにおいて、それぞれ破線で示す領域は、仮想セルアレイ１９ｂ，１９ｃを示している。これら仮想セルアレイ１９ｂ，１９ｃは、前記３つのメモリセルアレイ１５ａ，１５ｂ，１５ｃのうちロウアドレスサイズの最も大きいメモリセルアレイと、カラムアドレスサイズの最も大きいメモリセルアレイとを基準に設定されるものであり、本実施の形態においては、第１のメモリセルアレイ１５ａを基準に設定されている。第２のメモリ回路２ｂの仮想セルアレイ１９ｂは、第２のメモリセルアレイ１５ｂの範囲外で且つ前記第１のメモリセルアレイ１５ａの範囲内となる領域である。第３のメモリ２ｃの仮想セルアレイ１９ｃは、第３のメモリセルアレイ１５ｃの範囲外で且つ前記第１のメモリセルアレイ１５ａの範囲内となる領域である。
【００２２】
ロウデコーダ１６ａ，１６ｂ，１６ｃは、それぞれの調整回路４ａ，４ｂ，４ｃから出力される前記テストセルアドレス６についての上位アドレスに基づいて、前記メモリセルアレイ１５ａ，１５ｂ，１５ｃにおいて接続するワード線を決定する。カラムデコーダ１７は、それぞれの調整回路４ａ，４ｂ，４ｃから出力される前記テストセルアドレス６についての下位アドレスに基づいて、前記メモリセルアレイ１５ａ，１５ｂ，１５ｃにおいて接続するビット線を決定する。
【００２３】
前記調整回路４ａ，４ｂ，４ｃは、図３及び図４に示すように、それぞれ入力端子Ａ，ＣＳＩ，ＭＥ、出力端子ＡＲ，ＣＳＯ，ＡＣを有している。入力端子Ａは、前記内部アドレスバス９を介して前記ＢＩＳＴ回路３（図１参照）の出力端子Ａ［５：０］と接続し、このＢＩＳＴ回路３から出力される前記テストセルアドレス６を受信する。入力端子ＭＥは、前記内部制御線群１０の一部１０ａを介して前記ＢＩＳＴ回路３の出力端子ＭＯＥＮと接続し、このＢＩＳＴ回路３から出力される前記遷移方向特定信号７を受信する。入力端子ＣＳＩは、前記内部制御線群１０の一部１０ｂを介して前記ＢＩＳＴ回路３の出力端子ＣＳと接続し、このＢＩＳＴ回路３から出力される前記アクティブ信号８を受信する。出力端子ＡＲは、上位アドレスバス２２ａ，２２ｂ，２２ｃを介して前記ロウデコーダ１６ａ，１６ｂ，１６ｃと接続し、前記入力端子Ａから入力された前記テストセルアドレス６に対して後述する処理が施されて作成された上位アドレス２５を出力する。この上位アドレス２５は、テストの対象となるメモリセルのロウアドレスを示すものである。出力端子ＡＣは、下位アドレスバス２３ａ，２３ｂ，２３ｄを介して前記カラムデコーダ１７ａ，１７ｂ，１７ｃと接続し、前記入力端子Ａから入力された前記テストセルアドレス６に対して後述する処理が施されて作成された下位アドレス２６を出力する。この下位アドレス２６は、テストの対象となるメモリセルのカラムアドレスを示すものである。出力端子ＣＳＯは、制御信号線２４ａ，２４ｂ，２４ｃを介して前記メモリ回路２ａ，２ｂ，２ｃと接続し、前記入力端子ＣＳＩから入力された前記アクティブ信号８に対して後述する処理が施されて作成された調整アクティブ信号２７を出力する。
【００２４】
図４において、前記調整回路４ａ，４ｂ，４ｃの内部構成が示されている。この調整回路４ａ，４ｂ，４ｃは、メモリセルアレイ情報記憶部３０、アドレス調整部３１、及びアクティブ信号調整部３２を有して構成される。
【００２５】
前記メモリセルアレイ情報記憶部３０は、それぞれの調整回路４ａ，４ｂ，４ｃに接続されるメモリ回路２ａ，２ｂ，２ｃのメモリセルアレイ１５ａ，１５ｂ，１５ｃに関する情報を保持している。この情報には、前記メモリセルアレイ１５ａ、１５ｂ、１５ｃ及び前記仮想セルアレイ１９ｂ，１９ｃのサイズ等が含まれる。
【００２６】
前記アドレス調整部３１は、前記入力端子Ａから入力される前記ＢＩＳＴ回路３からのテストセルアドレス６、前記入力端子ＭＥから入力される前記ＢＩＳＴ回路３からの遷移方向特定信号７、及び前記メモリセルアレイ情報記憶部３０に保持された情報に基づいて、前記上位アドレス２５及び下位アドレス２６を作成し、前記出力端子ＡＲ，ＡＣを介して前記ロウデコーダ１６ａ，１６ｂ，１６ｃ及びカラムデコーダ１７ａ，１７，１７ｃに出力する。
【００２７】
前記アクティブ信号調整部３２は、前記入力端子ＣＳＩから入力される前記ＢＩＳＴ回路３からのアクティブ信号８、前記上位アドレス２５、前記下位アドレス２６、及び前記メモリセルアレイ情報記憶部３０に保持された情報に基づいて、前記調整アクティブ信号２７を作成し、前記出力端子ＣＳＯを介して前記各メモリ回路２ａ，２ｂ，２ｃに出力する。
【００２８】
図５において、前記調整回路４ａ，４ｂ，４ｃにより行われる処理の流れを説明する。先ず、前記アドレス調整部３１により、入力された前記テストセルアドレス６が前記仮想セルアレイ１９ｂ，１９ｃに相当するものであるか否かが判定される（Ｓ１０１）。このＳ１０１において、前記テストセルアドレス６が前記仮想セルアレイ１９ｂ，１９ｃに相当しないと判定された場合（Ｎ）には、前記アドレス調整部３１は入力された前記テストセルアドレス６に調整を加えることなく前記上位アドレス２５及び前記下位アドレス２６を作成して前記出力端子ＡＲ，ＡＣから出力し、又前記アクティブ信号調整部３２は入力された前記アクティブ信号８をそのままの状態を保持して調整アクティブ信号２７として前記出力端子ＣＳＯから出力する（Ｓ１０２）。
【００２９】
前記Ｓ１０１において、前記テストセルアドレス６が前記仮想セルアレイ１９ｂ，１９ｃに相当すると判定された場合（Ｙ）には、次いでこのテストセルアドレス６が、置換対象アドレスであるか否かを判定する（Ｓ１０３）。
【００３０】
前記置換対象アドレスとは、前記仮想セルアレイ１９ｂ，１９ｃの領域において、最大ロウ部又は最大カラム部に位置するアドレスから選択されるものである。本実施の形態は、テストの対象となるメモリセルのアドレスをロウ方向に連続的に遷移させるものであるため、前記置換対象アドレスは、最大ロウ部に位置するアドレスから選択されるものとなる。具体的には、図３に示すように、仮想セルアレイ１９ｂ，１９ｃの領域において円で囲まれたアドレスに相当する。即ち、本実施の形態における前記置換対象アドレスは、前記第２のメモリ回路２ｂについては７,１５，２３，３１，３９，４７，５５であり、前記第３のメモリ回路２ｃについては７，１５，２３である。
【００３１】
前記Ｓ１０３において、前記テストセルアドレス６が前記置換対象アドレスに相当すると判定された場合には（Ｙ）、前記アドレス調製部３１（図４参照）は、このテストセルアドレス６に対して調整を加え、この調整されたテストセルアドレス６に基づいて前記上位アドレス２５及び前記下位アドレス２６を作成し出力する（Ｓ１０４）。次いで、前記アクティブ信号調整部３２が、前記入力端子ＣＳＩを介して入力された前記ＢＩＳＴ回路３からのアクティブ信号８に対して調整を加え、調整アクティブ信号２７として前記出力端子ＣＳＯから出力する（Ｓ１０５）。
【００３２】
図６及び図７において、前記Ｓ１０４及び前記Ｓ１０５による処理結果が具体的に示されている。図６は、前記第２のメモリ回路２ｂ（調整手段４ｂ）におけるテストセルアドレス６及びアクティブ信号８の調整を示すものであり、同図には、入力テストセルアドレス欄４０、入力アクティブ信号欄４１、上位アドレス欄４２、下位アドレス欄４３、及び調整アクティブ信号欄４４が設けられている。また、図７は、前記第３のメモリ回路２ｃ（調整手段４ｃ）におけるテストセルアドレス６及びアクティブ信号８の調整を示すものであり、同図には、入力テストセルアドレス欄５０、入力アクティブ信号欄５１、上位アドレス欄５２、下位アドレス欄５３、及び調整アクティブ信号欄５４が設けられている。
【００３３】
前記入力テストセルアドレス４０，５０は、前記ＢＩＳＴ回路３から入力される前記テストセルアドレス６を示す。このように、入力テストセルアドレス６は、第２及び第３のメモリセルアレイ１５ｂ，１５ｃのサイズに関わらず、最も大きい第１のメモリセルアレイ１５ａのサイズに合わせて出力される。また、本実施の形態においては、テストの対象となるセルがロウ方向に連続的に遷移されるため、テストセルアドレス６は０〜６３まで昇順に入力される。
【００３４】
前記入力アクティブ信号欄４１，５１は、前記各テストセルアドレス６について前記ＢＩＳＴ回路３から入力される前記アクティブ信号８を示す。このアクティブ信号８においては、"１"が実行を示し、"０"が非実行を示し、又この例では前記ＢＩＳＴ回路３から出力された時点では、全てが"１"の状態となっている。
【００３５】
前記上位アドレス欄４２，５２は、前記各テストセルアドレス６について作成され、最終的にテストの対象となるメモリセルのロウアドレスを示す上位アドレス２５（図４参照）である。
【００３６】
前記下位アドレス欄４３，５３は、前記各テストセルアドレス６について作成され、最終的にテストの対象となるメモリセルのカラムアドレスを示す下位アドレス２６（図４参照）である。
【００３７】
前記調整アクティブ信号欄４４，５４は、前記各テストセルアドレス６に対応して適宜調整された調整アクティブ信号２７（図４参照）を示すものである。この調整アクティブ信号２７は、入力された前記テストセルアドレス６が前記仮想セルアレイ１９ｂ，１９ｃに相当するものであるか、又前記置換対象アドレスに相当するものであるかに基づいて、"１"又は"０"として与えられる。
【００３８】
前記置換対象アドレスは、前記仮想セルアレイ１９ｂ，１９ｃの最大カラム部（図３中破線枠内の右端列）に相当するアドレスの中から選択されるものである。また、この置換対象アドレスは、前記遷移方向特定信号７により特定されるメモリセルの遷移方向を遡るように移行させ、前記メモリセルアレイ１５ａ，１５ｂの領域内で最初に当たるアドレスに置換される。そして、このように置換されたアドレスについての前記調整アクティブ信号２７は"１"とされ、これ以外の前記仮想セルアレイ１９ｂ，１９ｃ内のアドレスについての前記調整アクティブ信号２７は"０"とされる。
【００３９】
具体的には、図３、図６、及び図７に示すように、前記第２のメモリ回路２ｂの前記置換対象アドレス７，１５，２３，３１，３９，４７，５５は、それぞれ５,１３，２１，２９，３７，４５，５３に変換され、前記第３のメモリ回路２ｃの前記置換対象アドレス７，１５，２３は、それぞれ３，１１，１９に変換される。尚、前記第２のメモリ回路２ｂにおけるアドレス６３及び前記第３のメモリ回路２ｃにおけるアドレス３１，３９，４７，５５，６３も、前記置換対象アドレスと同様に、前記仮想セルアレイ１９ｂ，１９ｃの前記最大カラム部に相当するものであるが、それぞれのメモリセルアレイ１５ｂ，１５ｃの最終アドレス６１，２７よりもその遷移順が後であるため、置換対象とはされない（前記調整アクティブ信号２７を"０"とすることにより対応している）。
【００４０】
上記構成によれば、仮想セルアレイ１９ｂ，１９ｃに相当するアドレスに対して、テストの対象となるメモリセルの実在するメモリセルアレイ１５ｂ，１５ｃへの置換、又はアクティブ信号８の非実行状態への変換が自動的に行われるので、１つのＢＩＳＴ回路３により異なるサイズのメモリ回路２ａ，２ｂ，２ｃに対して同時に前記セル連続遷移テストを実行することが可能となる。また、上記構成によれば、２のべき乗でないメモリセル数のメモリ回路２ｂが混在しても、これらのメモリ回路２ａ，２ｂ，２ｃ全てに対して同時に前記セル連続遷移テストを実行することが可能となる。
【００４１】
発明の実施の形態２．
図８、図９、及び図１０において、前記セル連続遷移テストにおけるセルの遷移方向をカラム方向にした場合の例が示されている。メモリ回路２ａ，２ｂ，２ｃ等の構成は、上記実施の形態１と同様である。
【００４２】
この場合においては、前記置換対象アドレスは、前記第２のメモリ回路２ｂにおいては存在せず、前記第３のメモリ回路３ｂにおいては図中円で囲まれた５６，５７，５８となる。これらの置換対象アドレス５６，５７，５８は、前記仮想セルアレイ１９ｃの最大ロウ部（図８中破線枠内の上端行）に相当するアドレスの中から選択されるものであり、前記遷移方向特定信号７により特定されるメモリセルの遷移方向を遡るように移行させ、前記メモリセルアレイ１５ｃの領域内で最初に当たるアドレス２４，２５，２６に置換される。
【００４３】
図９は、前記第２のメモリ回路２ｂにおける前記テストセルアドレス６及び前記アクティブ信号８の調整結果（前記Ｓ１０４（図５参照）及び前記Ｓ１０５による処理結果）が具体的に示されている。同図において、破線の円で囲まれたアドレスは、前記仮想セルアレイ１９ｂに相当するものであり、これらに対する前記調整アクティブ信号２７は、破線の四角で示されるように全て"０"となる。
【００４４】
図１０は、前記第３のメモリ回路２ｃにおける前記テストセルアドレス６及び前記アクティブ信号８の調整結果（前記Ｓ１０４（図５参照）及び前記Ｓ１０５による処理結果）が具体的に示されている。同図において、破線の円で囲まれたアドレスは、前記仮想セルアレイ１９ｃに相当するものであり、実線の円で囲まれたアドレスは、前記置換対象アドレスに相当するものである。前記仮想セルアレイ１９ｃに相当するアドレスに対する前記調整アクティブ信号２７は、破線の四角で示されるように全て"０"となる。前記置換対象アドレスに対する前記調整アクティブ信号２７は、実線の四角で示されるように"１"となる。
【００４５】
このように、前記セル連続遷移テストにおいてメモリセルの遷移方向をカラム方向にしても、上記実施の形態１と同様に、仮想セルアレイ１９ｂ，１９ｃに相当するアドレスに対して、テストの対象となるメモリセルの実在するメモリセルアレイ１５ｂ，１５ｃへの置換、又はアクティブ信号８の非実行状態への変換が自動的に行われるので、１つのＢＩＳＴ回路３により異なるサイズのメモリ回路２ａ，２ｂ，２ｃに対して同時に前記セル連続遷移テストを実行することが可能となる。また、上記構成によれば、２のべき乗でないメモリセル数のメモリ回路２ｂが混在しても、これらのメモリ回路２ａ，２ｂ，２ｃ全てに対して同時に前記セル連続遷移テストを実行することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る集積回路の基本的な構成を示すブロック図である。
【図２】（ａ）はメモリセルの遷移方向をロウ方向にしたセル連続遷移テストを説明するための図であり、（ｂ）はメモリセルの遷移方向をカラム方向にしたセル連続遷移テストを説明するための図である。
【図３】実施の形態１に係るメモリユニットの構成を示す図である。
【図４】調整回路の内部構成を示すブロック図である。
【図５】調整回路による処理の流れを示すフローチャートである。
【図６】実施の形態１における第２のメモリ回路におけるテストセルアドレス及びアクティブ信号の調整結果の例である。
【図７】実施の形態１における第３のメモリ回路におけるテストセルアドレス及びアクティブ信号の調整結果の例である。
【図８】実施の形態２に係るメモリユニットの構成を示す図である。
【図９】実施の形態２における第２のメモリ回路におけるテストセルアドレス及びアクティブ信号の調整結果の例である。
【図１０】実施の形態２における第３のメモリ回路におけるテストセルアドレス及びアクティブ信号の調整結果の例である。
【符号の説明】
【００４７】
１  集積回路
２ａ，２ｂ，・・  メモリ回路
３  ＢＩＳＴ回路
４ａ，４ｂ，・・  調整回路
５  セル連続遷移テスト処理部
６  テストセルアドレス
７  遷移方向特定信号
８  アクティブ信号
１２  メモリユニット
１５ａ，１５ｂ，１５ｃ  メモリセルアレイ
１９ｂ，１９ｃ  仮想セルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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