(57)【特許請求の範囲】
【請求項１】
ビットラインを有する半導体基板と、
前記ビットライン間の半導体基板上および前記ビットライン上に形成され、開口部を有するＯＮＯ膜と、
前記ＯＮＯ膜上に設けられ、かつ前記開口部に前記ビットラインに接続されたコンタクトホールを有する層間絶縁膜とを具備し、
前記ＯＮＯ膜と前記コンタクトホールが分離しており、前記ＯＮＯ膜と前記コンタクトホールとの間に絶縁膜を有する半導体装置。
【請求項２】
前記絶縁膜は前記層間絶縁膜の一部分である請求項１記載の半導体装置。
【請求項３】
前記ＯＮＯ膜に形成された開口部は、複数のビットラインに共通に設けられている請求項１又は２記載の半導体装置。
【請求項４】
前記ＯＮＯ膜に形成された開口部は、ビットライン毎に設けられている請求項１又は２記載の半導体装置。
【請求項５】
ワードラインの側部に接し前記ＯＮＯ膜上に形成された第１の側壁層を具備し、
前記ＯＮＯ膜に形成された開口部は、前記ワードラインと前記第１の側壁層をマスクに形成された請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記第１の側壁層は、前記ワードラインと前記ＯＮＯ膜に接する酸化シリコン膜と、該酸化シリコン膜に接する窒化シリコン膜とを有する請求項５記載の半導体装置。
【請求項７】
前記開口部の側部に形成された第２の側壁層を具備する請求項５又は６記載の半導体装置。
【請求項８】
前記第２の側壁層は窒化シリコン膜を有する請求項７記載の半導体装置。
【請求項９】
前記絶縁膜は、前記層間絶縁膜および前記第２の側壁層を含む請求項７又は８記載の半導体装置。
【請求項１０】
前記ビットラインの間であって、前記開口部内の、前記半導体基板にトレンチ分離領域が形成されている請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
半導体基板内にビットラインを形成する工程と、
前記半導体基板上にＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜に開口部を形成する工程と、
前記ビットライン間の半導体基板および前記ビットライン上に形成された前記ＯＮＯ膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記ビットラインに接続するコンタクトホールを形成する工程とを具備し、
前記コンタクトホールを形成する工程が、前記ＯＮＯ膜と前記コンタクトホールを分離し、前記ＯＮＯ膜と前記コンタクトホールの間に絶縁膜を残存させる工程である半導体装置の製造方法。
【請求項１２】
前記ＯＮＯ膜に開口部を形成する工程は、ワードラインと該ワードラインの側部に形成された第１の側壁層とをマスクに、前記ＯＮＯ膜を除去する工程である請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ＯＮＯ膜に開口部を形成する工程は、前記開口部をビットライン毎に形成する工程である請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記開口部の側部に第２の側壁層を形成する工程を更に具備する請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記ビットラインを形成する工程の前に、隣接するビットライン間にあって、かつ前記開口部内に位置するトレンチ分離領域を前記半導体基板に形成する工程を更に具備する請求項１１から１４のいずれか一項記載の半導体装置の製造方法。
【請求項１６】
前記ＯＮＯ膜上にワードラインを具備し、前記ワードライン下のＯＮＯ膜は連続的に形成されている請求項１から１０記載の半導体装置。
【請求項１７】
前記ＯＮＯ膜上にワードライン形成する工程を具備し、
前記ワードライン下のＯＮＯ膜は連続的に形成されている請求項１１から１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ及びその製造方法に関し、特にＯＮＯ（Oxide Nitride Oxide）膜を有する不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化や信頼性向上を目的とした技術開発が進められている。【０００３】
不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸化膜の薄膜化が必要である。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が損失するといった信頼性上の障害が発生するためである。【０００４】
これを解決するために、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide Nitride Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷の損失が発生し難い。ＯＮＯ膜を有するフラッシュメモリは例えば非特許文献1に記載されている。【０００５】
以下、図１から図６を用い、従来のＯＮＯ膜を有するフラッシュメモリとその製造方法(以下、従来技術)について説明する。まず、図１は製造工程途中の上視図、図２は図１のＡ−Ａ´断面図である。Ｐ型シリコン半導体基板１０の所定の領域にビットライン１４が形成されている。半導体基板１０上にＯＮＯ膜１６として、トンネル酸化膜である酸化シリコン膜、トラップ層である窒化シリコン膜、トップ酸化膜層である酸化シリコン膜が形成されている。ＯＮＯ膜上の所定の領域に制御ゲートを兼ねるワードライン２０として多結晶シリコン膜が形成され、ワードライン２０上部にシリサイド金属２２が形成されている。ワードライン２０の両側に、絶縁膜からなる第１の側壁層２４が形成されている。【０００６】
次に、図３において、トランジスタ上に、層間絶縁膜３０としてＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜が形成される。  図４において、層間絶縁膜３０上にフォトレジストを塗布し通常の露光技術により、フォトレジストの開口部４２が形成される。【０００７】
図５において、層間絶縁膜３０、シリサイド用金属２２およびＯＮＯ膜１６がフォトレジスト３２をマスクにエッチングされ、層間絶縁膜３０、シリサイド用金属２２およびＯＮＯ膜１６を貫通するコンタクトホール４０が形成される。フォトレジスト３２が除去される。図６はこのときの上視図であり（層間絶縁膜３０は図示していない）、Ａ−Ａ´断面が図５である。図６でビットライン１４の破線部分は、ビットライン１４がＯＮＯ膜１６の下にあることを示している。その後、通常の配線層形成により、ビットライン１４はコンタクトホール４０を介し、上部配線層（図示せず）に接続される。さらに、保護膜の形成を行いフラッシュメモリが完成する。図５および図６において、コンタクトホール４０の側部の一部がＯＮＯ膜に形成された開口部の側部の一部となっている。
【非特許文献１】Boaz Eitan et. al, Electron Device Letters, Vol.21, No.11, p543(2000)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術においても、トラップ層である窒化シリコン膜に蓄積された電荷の損失が生じる問題が発生している。トラップ層から一定の電荷が失われると、記憶されたデータが消失しまう。これでは不揮発性メモリとして、信頼性上の大きな問題である。【０００９】
本発明は、トラップ層からの電荷の損失を抑え、信頼性の高いフラッシュメモリを提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明は、ビットラインを有する半導体基板と、該半導体基板上に形成された、開口部を有するＯＮＯ膜と、前記ＯＮＯ膜上に設けられ、かつ前記開口部に前記ビットラインに接続されたコンタクトホールを有する層間絶縁膜とを具備し、前記ＯＮＯ膜と前記コンタクトホールが分離しており、前記ＯＮＯ膜と前記コンタクトホールとの間に絶縁膜を有する半導体装置である。本発明によれば、層間絶縁膜に、コンタクトホールを形成する際、ＯＮＯ膜がコンタクトホールより離れているため、ＯＮＯ膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高い半導体装置を提供することができる。【００１１】
本発明は、前記絶縁膜は前記層間絶縁膜の一部分である半導体装置である。本発明によれば、層間絶縁膜を前記絶縁膜として使用するため、製造工程の簡略化を図れる。【００１２】
本発明は、前記ＯＮＯ膜に形成された開口部は、複数のビットラインに共通に設けられている半導体装置である。本発明によれば、開口部の形成を簡略化することができる。【００１３】
本発明は、前記ＯＮＯ膜に形成された開口部は、ビットライン毎に設けられている半導体装置である。本発明によれば、ＯＮＯ膜に形成された開口部は、2以上のビットライン上には形成されていない。これにより、ビットライン間がＯＮＯ膜のエッチングに曝されることはない。よって、損傷層を通じリーク電流が流れることを防止できる。【００１４】
本発明は、ワードラインの側部に接し前記ＯＮＯ膜上に形成された第１の側壁層を具備し、前記ＯＮＯ膜に形成された開口部は、前記ワードラインと前記第１の側壁層をマスクに形成された半導体装置である。本発明によれば、ＯＮＯ膜をコンタクトホールより離れて形成することができる。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高い半導体装置を提供することができる。【００１５】
本発明は、前記第１の側壁層が、前記ワードラインと前記ＯＮＯ膜に接する酸化シリコン膜と、該酸化シリコン膜に接する窒化シリコン膜とを有する半導体装置である。本発明によれば、窒化シリコン膜により第１の側壁層がシリサイド化することを防ぎ、酸化シリコン膜が窒化シリコン膜の応力を防ぐことにより、ワードライン上部のシリサイド化を容易に行うことができる。【００１６】
本発明は、前記開口部の側部に形成された第２の側壁層を具備する半導体装置である。本発明によれば、コンタクトホールが所定の位置よりずれて形成された場合も、コンタクトホールは、ＯＮＯ膜から離れて形成される。これにより、コンタクトホールを形成する際のドライエッチングの損傷がＯＮＯ膜に及ぶことを、より確実に防止し、より信頼性の高い半導体装置を提供することができる。【００１７】
本発明は、前記第２の側壁層は窒化シリコン膜を有する半導体装置である。本発明によれば、第２の側壁層が、コンタクトホールをドライエッチングする時の層間絶縁膜との選択性を有することができる。これにより、損傷がＯＮＯ膜に及ぶことを、より確実に防止し、より信頼性の高い半導体装置を提供することができる。【００１８】
本発明は、前記絶縁膜は、前記層間絶縁膜および前記第２の側壁層を含む半導体装置である。本発明によれば、層間絶縁膜および第２の側壁層を前記絶縁膜として使用するため、製造工程の簡略化を図れる【００１９】
本発明は、前記ビットラインの間であって、前記開口部内の、前記半導体基板にトレンチ分離領域が形成されている半導体装置である。本発明によれば、ビットラインの間にあって、ＯＮＯ膜の開口部の下部にトレンチ分離領域を設け素子分離している。このため、ＯＮＯ膜に開口部を形成する際、ビットライン間の半導体基板に損傷層が形成されることがなく、ビットライン間に流れるリーク電流を防止できる。【００２０】
本発明は、半導体基板内にビットラインを形成する工程と、前記半導体基板上にＯＮＯ膜を形成する工程と、前記ＯＮＯ膜に開口部を形成する工程と、
前記ＯＮＯ膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ビットラインに接続するコンタクトホールを形成する工程とを具備し、前記コンタクトホールを形成する工程が、前記ＯＮＯ膜と前記コンタクトホールを分離し、前記ＯＮＯ膜と前記コンタクトホールの間に絶縁膜を残存させる工程である半導体装置の製造方法である。本発明によれば、層間絶縁膜に、コンタクトホールを形成する際、ＯＮＯ膜の開口部がコンタクトホールより離れているため、ＯＮＯ膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高い半導体装置の製造方法を提供することができる。【００２１】
本発明は、前記ＯＮＯ膜に開口部を形成する工程は、ワードラインと該ワードラインの側部に形成された第１の側壁層とをマスクに、前記ＯＮＯ膜を除去する工程である半導体装置の製造方法である。本発明によれば、ＯＮＯ膜の開口部を簡便に形成することができる。【００２２】
本発明は、前記ＯＮＯ膜に開口部を形成する工程は、前記開口部を1つのビットライン上にのみ形成する工程である半導体装置の製造方法である。本発明によれば、ＯＮＯ膜に形成された開口部は、2以上のビットライン上には形成されていない。これにより、ビットライン間がＯＮＯ膜のエッチングに曝されることはない。よって、損傷層を通じリーク電流が流れることを防止できる。【００２３】
本発明は、前記開口部の側部に第２の側壁層を形成する工程を更に具備する半導体装置の製造方法である。本発明によれば、コンタクトホールが所定の位置よりずれて形成された場合も、コンタクトホールは、ＯＮＯ膜から離れて形成される。これにより、コンタクトホールを形成する時のドライエッチングの損傷がＯＮＯ膜に及ぶことを、より確実に防止し、より信頼性の高い半導体装置の製造方法を提供することができる。【００２４】
本発明は、前記ビットラインを形成する工程の前に、隣接するビットライン間にあって、かつ前記開口部内に位置するトレンチ分離領域を前記半導体基板に形成する工程を更に具備する半導体装置の製造方法である。本発明によれば、ビットラインの間にあって、ＯＮＯ膜の開口部の下部のトレンチ分離領域を設けで素子分離している。このため、ＯＮＯ膜に開口部を形成する際、ビットライン間の半導体基板に損傷層が形成されることがなく、ビットライン間に流れるリーク電流を防止できる。
【発明の効果】
【００２５】
本発明によれば、層間絶縁膜に、コンタクトホールを形成する際、ＯＮＯ膜がコンタクトホールから分離されているため、ＯＮＯ膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図1は従来技術の製造工程を示す上視図（その１）である。
【図２】図２は従来技術の製造工程を示す断面図（その１）である。
【図３】図３は従来技術の製造工程を示す断面図（その２）である。
【図４】図４は従来技術の製造工程を示す断面図（その３）である。
【図５】図５は従来技術の製造工程を示す断面図（その４）である。
【図６】図６は従来技術の製造工程を示す上視図（その２）である。
【図７】図７は従来技術において、トラップ層から電荷が損失する原因を説明するための図である。
【図８】図８は本発明において、トラップ層からの電荷の損失を防止できることを説明するための図である。
【図９】図９は実施例１の製造工程を示す断面図（その１）である。
【図１０】図１０は実施例１の製造工程を示す断面図（その２）である。
【図１１】図１１は実施例１の製造工程を示す断面図（その３）である。
【図１２】図１２は実施例１の製造工程を示す上視図である。
【図１３】図１３は実施例１の製造工程を示す断面図（その４）である。
【図１４】図１４は実施例２の製造工程を示す断面図（その１）である。
【図１５】図１５は実施例２の製造工程を示す断面図（その２）である。
【図１６】図１６は実施例２の製造工程を示す断面図（その３）である。
【図１７】図１７は実施例２の製造工程を示す断面図（その４）である。
【図１８】図１８は実施例２の製造工程を示す上視図である。
【図１９】図１９は実施例３の製造工程を示す断面図（その１）である。
【図２０】図２０は実施例３の製造工程を示す断面図（その２）である。
【図２１】図２１は実施例３の製造工程を示す断面図（その３）である。
【図２２】図２２は実施例３の製造工程を示す上視図である。
【図２３】図２３は実施例３において、コンタクトホール４０が所定の位置よりずれて形成された場合の断面図である。
【図２４】図２４は実施例４の製造工程を示す断面図（その１）である。
【図２５】図２５は実施例４の製造工程を示す断面図（その２）である。
【図２６】図２６は実施例４の製造工程を示す断面図（その３）である。
【図２７】図２７は実施例４の製造工程を示す断面図（その４）である。
【図２８】図２８は実施例４の製造工程を示す上視図（その１）である。
【図２９】図２９は実施例４の製造工程を示す上視図（その２）である。
【図３０】図３０は実施例４の変形例の断面図である。
【発明を実施するための最良の形態】
【００２７】
本発明者は、従来技術におけるトラップ層からの電荷の損失について以下のような原因を考えた。図７を用い説明する。図７は、層間絶縁膜３０およびＯＮＯ膜１６を貫通し、上部配線層（図示せず）をビットラインに接続するコンタクトホール４０を形成する工程の断面図である。このときコンタクトホール４０はドライエッチングにより形成される。ドライエッチングはプラズマ状態となったイオン５４が被エッチング材を化学的および物理的にエッチングするものである。このとき、被エッチング材やその周辺の材料に、イオン衝撃による結晶の損傷や、イオンの導入、反応生成物の付着といった損傷を与える。従来技術では、コンタクトホール４０は層間絶縁膜３０とＯＮＯ膜１６をエッチングすることで形成される。層間絶縁膜３０は膜厚が厚く、ドライエッチング速度が遅い酸化シリコン膜が通常使われる。このため、このエッチングは、エッチングレートを上げるため、高密度プラズマ状態で、高パワーで行う。これにより、コンタクトホール４０の真下だけでなく、側面方向にも損傷が加わる。この結果、コンタクトホール４０の側部にあるＯＮＯ膜１６に損傷領域５２が形成される。絶縁膜の損傷領域にはバンドギャップ中に損傷によるトラップ準位が形成され、トラップ準位がバンドを形成し、リーク電流が流れやすくなる。このため、トラップ層の電荷が損失する。【００２８】
そこで、本発明においては、ＯＮＯ膜１６をコンタクトホール４０より分離した構造とした。図８は本発明に係る効果を説明するための図である。コンタクトホール４０をドライエッチングにより形成する際、コンタクトホール４０がＯＮＯ膜１６に形成された開口部４６に包含されており、ＯＮＯ膜１６はコンタクトホール４０より分離されている。ＯＮＯ膜１６とコンタクトホール４０の間には絶縁膜として、層間絶縁膜３０を有している。よって、ドライエッチングにより損傷領域がＯＮＯ膜１６内に形成されることがない。これにより、ＯＮＯ膜１６の損傷領域に起因したトラップ層の電荷の損失を抑制することができる。
【実施例１】
【００２９】
図９から図１３を用い、実施例１の製造方法について説明する。図９から図１１および図１３は実施例１の製造方法を説明する断面図である。【００３０】
図９は従来技術の図２と同じ図である。通常の技術を用い、Ｐ型シリコン半導体基板１０（または、半導体基板１０に形成されたＰ型領域）内の所定領域に、例えば砒素をイオン注入し、熱処理を行う。これにより、半導体基板１０内にＮ型のビットライン１４を形成する。半導体基板１０上にＯＮＯ膜１６として酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を、例えばＣＶＤ法により形成する。ＯＮＯ膜１６上に多結晶シリコン膜を形成し、所定領域を除去することにより、制御ゲートを兼ねたワードライン２０を形成する。【００３１】
次に、ワードライン２０の側部に接しＯＮＯ膜１６上に、サイドウォール法を用い第１の側壁層２４を形成する。ここで、サイドウォール法とは、開口部を有する積層体に、例えば窒化シリコン膜をＣＶＤ法で形成したのち、全面をドライエッチングすることにより、開口部の側部に窒化シリコン膜の側壁層を残存させる方法である。第１の側壁層２４は例えば窒化シリコン膜や酸化シリコン膜である。ワードラインの低抵抗化のため、ワードライン２０上部にシリサイド金属層２２を形成する。シリサイド金属層２２は、例えばコバルトをスパッタし、熱処理することにより形成する。【００３２】
次に、図１０において、全面をエッチングすることにより、ＯＮＯ膜１６を除去する。これにより、ＯＮＯ膜１６に開口部４４を形成する。このエッチングは、比較的薄い膜であるＯＮＯ膜１６をエッチングするため、コンタクトホール４０を形成するエッチングのように、高密度プラズマや高パワーなエッチングを用いなくてもよい。よって、ＯＮＯ膜の側部には、損傷領域が形成されないか、形成されても非常に弱い損傷領域である。【００３３】
次に、図１１において、ＯＮＯ膜１６上に、層間絶縁膜３０を例えばＢＰＳＧ等の酸化シリコン膜で形成する。層間絶縁膜３０を、フォトレジストをマスクにドライエッチングする。これにより、層間絶縁膜３０にビットラインに接続するコンタクトホール４０が形成され、ＯＮＯ膜１６とコンタクトホール４０の間に絶縁膜である層間絶縁膜３０が残存する。図１２は、このときの上視図（層間絶縁膜３０は図示せず）であり、図１２のＡ−Ａ´断面が図１１である。図１２において、ビットライン１４の実線領域は、ビットライン１４上にＯＮＯ膜１６がないことを示している。【００３４】
図１３において、通常の配線層形成により、ビットライン１４はコンタクトホール４０を介し、上部配線層３４に接続される。また、層間絶縁膜３０はＯＮＯ膜１６上に設けられ、かつ開口部４４にビットライン１４に接続されたコンタクトホールを有することとなる。配線層３４は、例えばアルミニウムにより形成される。さらに、保護膜３２の形成を行いフラッシュメモリが完成する。【００３５】
図１１および１２に図示されているように、ＯＮＯ膜に形成された開口部４４は、ワードライン２０および第１の側壁層２４以外の領域に形成されており、開口部４４は複数のビットライン１４に共通に形成されている。また、ＯＮＯ膜１６とコンタクトホール４０は分離しており、その間には絶縁膜である層間絶縁膜を有する。よって、コンタクトホール４０をドライエッチングするときの損傷がＯＮＯ膜１６に生じることはない。また、ＯＮＯ膜の開口部４４を形成するときのエッチングの損傷は、前述のように、非常に小さい。よって、ＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制され、信頼性を改善させたフラッシュメモリを提供することができる。【００３６】
なお、ＯＮＯ膜１６とコンタクトホール４０の距離を、コンタクトホール４０を形成する時のドライエッチングの側面方向への損傷がＯＮＯ膜１６に及ぶことはない距離とすることにより、より確実にＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。【００３７】
実施例１においては、ワードライン２０の側部に接し、ＯＮＯ膜１６上に形成された第１の側壁層２４を有し、ワードライン２０とその側部に形成された第１の側壁層２４とをマスクにＯＮＯ膜１６に開口部４４を形成している。これにより従来技術と同じ露光回数で、本発明を実現することができる。これより、製造工数が増えることなく簡便に本発明を実現することができる。
【実施例２】
【００３８】
実施例２はＯＮＯ膜に形成された開口部が、ビットライン毎に形成された例である。【００３９】
図１４から図１７を用い、実施例２の製造方法について説明する。図１４から図１７は実施例２の製造方法を説明する断面図である。図１４は図９と同じ図であり、実施例１と同じ製造工程で作製される。【００４０】
次に、図１５において、通常の露光技術を用い、フォトレジスト３４に所定の開口部を形成する。図１６において、フォトレジスト３４をマスクに、ＯＮＯ膜１６をエッチングする。その後フォトレジスト３４を除去する。これによりＯＮＯ膜１６に開口部４６が形成される。このときは比較的薄い膜であるＯＮＯ膜１６をエッチングするため、ＯＮＯ膜の側部には、損傷領域が形成されないか、形成されても非常に弱い損傷領域である。【００４１】
次に、図１７において、層間絶縁膜３０を形成し、フォトレジストをマスクに、ドライエッチングし、コンタクトホール４０を形成する。図１８は、このときの上視図（層間絶縁膜３０は図示せず）であり、図１８のＡ−Ａ´断面が図１７である。図１８において、ビットライン１４の実線領域は、ビットライン１４上にＯＮＯ膜１６がないことを、破線領域は、ビットライン上にＯＮＯ膜１６があることを示している。その後、通常の配線層形成により、ビットライン１４はコンタクトホール４０を介し、上部配線層（図示せず）に接続される。さらに、保護膜（図示せず）の形成を行いフラッシュメモリが完成する。【００４２】
図１７および図１８に図示されているように、コンタクトホール４６はＯＮＯ膜１６に形成された開口部４６に包含されている。これにより、ＯＮＯ膜１６とコンタクトホール４０は分離されており、その間には絶縁膜として層間絶縁膜３０を有する。よって、コンタクトホール４０をドライエッチングするときの損傷がＯＮＯ膜１６に生じることはない。また、ＯＮＯ膜の開口部４６を形成するときのエッチングの損傷は、前述のように、非常に小さい。よって、ＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制され、信頼性を改善させたフラッシュメモリを提供することができる。【００４３】
なお、ＯＮＯ膜１６とコンタクトホール４０の距離を、コンタクトホール４０を形成する時のドライエッチングの側面方向への損傷がＯＮＯ膜１６に及ぶことはない距離とすることにより、より確実にＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。【００４４】
また、実施例１においては、ＯＮＯ膜１６に開口部４４を形成するドライエッチングにより半導体基板１０表面に損傷層が形成される。前述のように、ＯＮＯ膜１６に開口部４４を形成するエッチングは、コンタクトホール４０を形成するときのエッチングよりは損傷層は発生し難いが、開口部の真下に相当する半導体基板１０の表面には損傷層が形成されてしまうことがある。これにより、損傷層を流れるリーク電流により、ビットライン１４間がリークすることがある。実施例２においては、ＯＮＯ膜１６に開口部４６を形成する工程は、開口部４６を１つのビットライン１４上のみに形成している。すなわち、ＯＮＯ膜１６に形成された開口部４６は、ビットライン１４毎に形成されている。これにより、ビットライン１４間が、前記損傷層を介し接続されておらず、ビットライン１４間をリーク電流が流れることを防止できる。【００４５】
このように、実施例２によれば、トラップ層の電荷の損失が抑制され信頼性が改善され、かつビットライン間のリーク電流を抑えたフラッシュメモリを提供することができる。
【実施例３】
【００４６】
実施例３はＯＮＯ膜に形成された開口部の側部に第２の側壁層を形成した例である。【００４７】
図１９から図２２を用い、実施例３の製造方法について説明する。図１９から図２１は実施例３の製造方法を説明する断面図である。図１９は図１０と同じ図であり、実施例１と同じ製造工程で作製される。【００４８】
次に、図２０において、第１の側壁層２４の側部に、サイドウォール法により第２の側壁層２６を形成する。第２の側壁層２６は例えば窒化シリコン膜を用いる。【００４９】
次に、図２１において、層間絶縁膜３０を形成し、レジストをマスクに、ドライエッチングし、コンタクトホール４０を形成する。図２２は、このときの上視図（層間絶縁膜３０は図示せず）であり、図２２のＡ−Ａ´断面が図２１である。図２２において、ビットライン１４の実線領域は、ビットライン１４上にＯＮＯ膜１６がないことを示している。その後、通常の配線層形成により、ビットライン１４はコンタクトホール４０を介し、上部配線層（図示せず）に接続される。さらに、保護膜（図示せず）の形成を行いフラッシュメモリが完成する。【００５０】
実施例１においては微細化のため、ワードライン２０間距離を短縮された場合、以下の問題があった。ビットライン１４とコンタクトホール４０の距離が短くなると、コンタクトホール４０を形成する際、コンタクトホール４０が所定の位置よりずれＯＮＯ膜１６に接してしまうことが想定される。この場合、コンタクトホール４０を形成する時の損傷領域がＯＮＯ膜１６に形成され、トラップ層の電荷の損失に到る。これを防止するため、ビットライン１４とコンタクトホール４０の露光時の重ね合わせの余裕を確保すると、メモリセルの微細化が難しくなる。【００５１】
実施例３においては、ＯＮＯ膜１６に形成された開口部４４の側部に第２の側壁層２６を有している。第２の側壁層２６は、例えば窒化シリコン膜を用いることにより、コンタクトホール４０のドライエッチング時に、層間絶縁膜３０である酸化シリコン膜と選択性のあるエッチングを行うことができる。これにより、図２３のように、コンタクトホール４０が所定の位置よりずれて形成された場合も、コンタクトホール４０は、ＯＮＯ膜１６に形成されたの開口部４４に包含される。ＯＮＯ膜１６とコンタクトホール４０は分離しており、その間には、絶縁膜として層間絶縁膜３０および第２の側壁層２６を有する。よって、コンタクトホール４０をドライエッチングするときの損傷がＯＮＯ膜１６に生じることはない。これにより、コンタクトホール４０を形成する時のドライエッチングの損傷がＯＮＯ膜１６に及ぶことを、より確実に防止できる。また、ビットライン１４とコンタクトホール４０の露光時の重ね合わせの余裕を小さくでき、メモリセルを微細化することができる。【００５２】
なお、第２の側壁層２６の膜厚を、コンタクトホール４０を形成する時のドライエッチングの側面方向への損傷がＯＮＯ膜１６に及ぶことはない距離とすることにより、より確実にＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。【００５３】
このように、実施例３によれば、トラップ層の電荷の損失防止をより確実に行うことができ、信頼性がより改善され、メモリセルの微細化可能なフラッシュメモリを提供することができる。【００５４】
実施例３のようにＯＮＯ膜１６に形成された開口部４４の側部に第２の側壁層２６を形成することは、実施例２のようにＯＮＯ膜１６に形成された開口部がビットライン上毎に形成された場合も適用できる。この場合も、実施例３と同様の効果が得られる。
【実施例４】
【００５５】
実施例４は、ビットラインの間であって、ＯＮＯ膜に形成された開口部内にトレンチ分離領域を形成した例である。これにより、ビットライン間のリーク電流を抑え、かつ微細化に適した構造を提供することができる。【００５６】
図２４から図２９を用い、実施例４の製造方法について説明する。図２４から図２７は実施例４の製造方法を説明する断面図である。【００５７】
まず、Ｐ型シリコン半導体基板１０の所定の領域に通常のＳＴＩ（Shallow Trench Isolation）法を用い、半導体基板１０にトレンチ分離領域５０を形成する。トレンチ分離領域とは半導体基板１０に溝（トレンチ）部を形成し、溝部に酸化シリコン膜を形成し埋め込んだ領域である。半導体を除去し酸化シリコン膜を形成しているため、リーク電流を抑えることが出来る。トレンチ分離領域５０は例えば以下の方法で形成する。所定領域の半導体基板１０をドライエッチング法によりエッチングし、溝部を形成する。その後、全面に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成する。ＣＭＰ（Chemical Mechanical Polish）法または選択的なエッチングにより平坦化する。これにより、溝部に酸化シリコン膜が埋め込まれ、トレンチ分離領域が形成される。【００５８】
図２８は、トレンチ分離領域５０が形成された後の上視図である。図２４はＡ−Ａ´の断面図、図２５はＢ−Ｂ´の断面図である。隣接するビットライン１４の間であって、かつＯＮＯ膜１６に形成された開口部４４内にトレンチ分離領域５０が半導体基板１０に形成されている。トレンチ分離領域５０の形成は、周辺回路領域のトレンチ分離領域の形成と同時に行うことにより、製造工程の簡略化を行うこともできる。【００５９】
次に、実施例３の図１９から２１と同じ製造工程を行う。これにより、ＯＮＯ膜１６に開口部４４と、コンタクトホール４０が形成される。図２９は上視図（層間絶縁膜３０は図示していない）であり、図２６および図２７はそれぞれＡ−Ａ´およびＢ−Ｂ´の断面図である。図２９において、ビットライン１４の実線領域は、ビットライン１４上にＯＮＯ膜１６がないことを示している。ビットライン１４の間であって、ＯＮＯ膜１６に形成された開口部４４内にトレンチ分離領域５０が形成されている。その後、通常の配線層形成により、ビットライン１４はコンタクトホール４０を介し、上部配線層（図示せず）に接続される。さらに、保護膜（図示せず）の形成を行いフラッシュメモリが完成する。【００６０】
図２６、２７および２９に図示されているように、ＯＮＯ膜１６とコンタクトホール４０は分離している。また、コンタクトホール４０と開口部４４の重ね合わせがすれた場合であっても、第２の側壁層２６により、コンタクトホール４０をドライエッチングするときの損傷がＯＮＯ膜１６に生じることはない。また、ＯＮＯ膜の開口部４４を形成するときのエッチングの損傷は、前述のように、非常に小さい。よって、ＯＮＯ膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。【００６１】
実施例１、３においては、ＯＮＯ膜１６に開口部４４を形成するドライエッチングにより半導体基板１０表面に損傷層が形成される。損傷層を流れるリーク電流により、ビットライン間にリーク電流が流れるという問題があった。さらに、実施例２においては、ＯＮＯ膜１６に開口部４４を形成するためと、コンタクトホール４０の形成のためと、の2回の露光工程が必要であった。２回露光工程を行うと、それぞれの露光工程での重ね合わせの余裕を持つため、ワードライン間距離の微細化が難しくなる、また、製造工程も複雑化する、という問題があった。【００６２】
実施例４においては、ビットライン１４の間にあって、ＯＮＯ膜１６の開口部４４内の半導体基板１０にトレンチ分離領域５０を設け素子分離している。このため、ＯＮＯ膜１６に開口部４４を形成する際、半導体基板１０に導入された損傷層により、ビットライン１４間に流れるリーク電流を防止できる。また、ＯＮＯ膜１６の開口部４４は、ワードライン２０とその側部に形成された第１の側壁層２４をマスクに、ＯＮＯ膜１６をエッチングすることにより形成される。よって、露光工程は、コンタクトホール４０の形成のために行う1回で済む。これにより、ワードライン２０間の微細化を行うことができ、製造工程も簡略化できる【００６３】
このように、実施例４によれば、トラップ層の電荷の損失を防止することにより信頼性を改善させ、ビットライン１４間のリーク電流を防止し、かつワードライン２０間の微細化を行うことができるフラッシュメモリを提供することができる。【００６４】
実施例４のように、ビットライン１４の間にあって、ＯＮＯ膜１６の開口部４４の下部をトレンチ分離領域５０で素子分離することは、例えば、実施例１のように第２の側壁層を有さない場合にも適用でき、同様の効果が得られる。【００６５】
図３０は実施例４の変形例のコンタクトホール４０を形成する際の断面図である。本変形例は第１の側壁層を、ワードライン２０の側部とＯＮＯ膜１６上に形成された（すなわち、ワードライン２０とＯＮＯ膜１６に接した）酸化シリコン層２７と、酸化シリコン膜２７に接する窒化シリコン膜２８で形成している。その他の構成は実施例４の図２６と同じである。【００６６】
ワードライン２０上部のシリサイド金属２２形成は第１の側壁層形成後行うことが好ましい。仮に、第１の側壁層形成前にシリサイド金属２２形成を行うと、ワードライン２０の側部もシリサイド化されるためである。また、仮に第２の側壁層形成後にシリサイド金属２２形成を行うと、ＯＮＯ膜１６の開口部４４下の半導体基板１０上もシリサイド化されてしまうためである。一方、シリサイド金属２２の形成の際は、シリサイド化させない絶縁膜は窒化シリコン膜が好ましい。酸化シリコン膜はシリサイド化され易いためである。よって、第１の側壁層の表面は、窒化シリコン膜にすることが好ましい。【００６７】
しかしながら、第１の側壁層が窒化シリコン膜であると、応力が大きく、熱処理の際剥がれの原因になり易い。そこで、本変形例においては、第１の側壁層の表面は窒化シリコン膜２８を形成し、ワードライン２０およびＯＮＯ膜の間に緩衝層として酸化シリコン膜２７を形成した。これにより、第１の側壁層の表面はシリサイド化され難く、応力で剥がれ難い半導体装置を提供することができる。【００６８】
本変形例は実施例１から３にも適用でき、同様の効果を得ることができる。また、実施例１から実施例４においては、ワードラインの低抵抗化のため、ワードライン２０上部にシリサイド金属２２を形成しているが形成しなくてもよい。【００６９】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、ＮＯＲ型の浮遊ゲート型フラッシュメモリ以外の浮遊ゲート型フラッシュメモリ、MONOS(Metal Oxide Nitride Oxide Silicon)型、またはSONOS(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメモリにも応用することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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