(57)【特許請求の範囲】
【請求項１】
アナログ回路とロジック回路とを内蔵する被試験デバイス（ＤＵＴ）を試験対象とする半導体試験装置であって、
該半導体試験装置にはロジック系テスタ部と、アナログテスタ部と、ロジック・シンクロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、イベント・マスタＥＭとを備え、
前記イベント・マスタＥＭ内にはイベントパルス発生部を有し、
前記イベントパルス発生部は、
シーケンシャルなアドレスを発生するイベントカウンタと、
ＤＵＴの試験実施が複数の試験項目に分割して順次実施される試験実施形態のとき、連続的に実施される試験項目の順番を示すパケット番号値を出力するパケットカウンタと、
前記イベントカウンタの上位ビットを受けてアドレス変換したデータであるＴＡＧアドレス変換データを出力するＴＡＧメモリと、
前記パケット番号値に対応した変換パケット番号値を出力するパケットメモリと、
前記イベントカウンタの下位ビット、該ＴＡＧアドレス変換データ及び該変換パケット番号値を受けて、これに対応するアドレスの内容を読み出したイベントパルスを発生するイベントメモリと、
を含むことを特徴とする半導体試験装置。
【請求項２】
該イベントカウンタは所定複数ビットのシーケンシャルなアドレスを発生するアドレス発生手段であって、該クロック・マスタＣＭからのマスタークロックをカウント用のクロックとして適用し、該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号を受けて、前記イベントパルス信号の発生毎に該アドレス発生手段のカウント出力値をリセットし、その後の前記マスタークロックにより順次カウントアップし、前記カウント出力である所定複数ビットのカウントデータの中で下位の所定複数ビットデータを該イベントメモリのアドレス入力端へ供給し、残りの上位の所定複数ビットデータを該ＴＡＧメモリのアドレス入力端へ供給し、
該パケットカウンタは連続的に実施される試験項目の順番を示す所定複数ビットのカウンタであって、該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号の発生毎にカウントアップし、前記カウント出力である所定複数ビットのパケット番号値を該パケットメモリのアドレス入力端へ供給し、
該パケットメモリはアドレス変換用のメモリであって、該パケットカウンタからの該パケット番号値をアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのパケットアドレス変換データを該イベントメモリのアドレス入力端へ供給し、
該ＴＡＧメモリはアドレス変換用のメモリであって、該イベントカウンタからの上位の所定複数ビットデータをアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのＴＡＧアドレス変換データを該イベントメモリのアドレス入力端へ供給し、
該イベントメモリは所定複数試験項目のイベントパルス発生用のデータを格納可能な容量を備えるメモリであって、該ＴＡＧメモリからのＴＡＧアドレス変換データと該イベントカウンタからの下位の所定複数ビットデータと該パケットメモリからの所定複数ビットのパケットアドレス変換データとをアドレス入力端に受けて、これに対応するアドレスの内容を読み出した所定複数ビットのイベントパルスを所定の複数試験項目の期間に渡って連続的に発生して所定のアナログ・モジュールへ供給する、
ことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
アナログ回路とロジック回路とを内蔵する被試験デバイス（ＤＵＴ）を試験対象とする半導体試験装置であって、
該半導体試験装置にはロジック系テスタ部と、アナログテスタ部と、ロジック・シンクロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、イベント・マスタＥＭとを備え、
前記イベント・マスタＥＭ内にはイベントパルス発生部を有し、
前記イベントパルス発生部は、
シーケンシャルなアドレスを発生するイベントカウンタと、
ＤＵＴの試験実施が複数の試験項目に分割して順次実施される試験実施形態のとき、連続的に実施される試験項目の順番を示すパケット番号値を出力するパケットカウンタと、
前記イベントカウンタの上位ビットと前記パケット番号値とを受けてアドレス変換したデータであるＴＡＧアドレス変換データを出力するＴＡＧメモリと、
前記イベントカウンタの下位ビット、該ＴＡＧアドレス変換データを受けて、これに対応するアドレスの内容を読み出したイベントパルスを発生するイベントメモリと、
を含むことを特徴とする半導体試験装置。
【請求項４】
該イベントカウンタは所定複数ビットのシーケンシャルなアドレスを発生するアドレス発生手段であって、該クロック・マスタＣＭからのマスタークロックをカウント用のクロックとして適用し、該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号を受けて、前記イベントパルス信号の発生毎に該アドレス発生手段のカウント出力値をリセットし、その後の前記マスタークロックにより順次カウントアップし、前記カウント出力である所定複数ビットのカウントデータの中で下位の所定複数ビットデータを該イベントメモリのアドレス入力端へ供給し、残りの上位の所定複数ビットデータを該ＴＡＧメモリのアドレス入力端へ供給し、
該パケットカウンタは連続的に実施される試験項目の順番を示す所定複数ビットのカウンタであって、該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号の発生毎にカウントアップし、前記カウント出力である所定複数ビットのパケット番号値を該ＴＡＧメモリのアドレス入力端へ供給し、
該ＴＡＧメモリはアドレス変換用のメモリであって、該イベントカウンタからの上位の所定複数ビットデータと該パケットカウンタからのパケット番号値とをアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのＴＡＧアドレス変換データを該イベントメモリのアドレス入力端へ供給し、
該イベントメモリは所定複数試験項目のイベントパルス発生用のデータを格納可能な容量を備えるメモリであって、該ＴＡＧメモリからのＴＡＧアドレス変換データと該イベントカウンタからの下位の所定複数ビットデータとをアドレス入力端に受けて、これに対応するアドレスの内容を読み出した所定複数ビットのイベントパルスを所定の複数試験項目の期間に渡って連続的に発生して所定のアナログ・モジュールへ供給する、
ことを特徴とする請求項３に記載の半導体試験装置。
【請求項５】
該イベントカウンタが適用する該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号と、該パケットカウンタが適用する該ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号とは同一のイベントパルス信号を適用する、
ことを特徴とする請求項２又は４に記載の半導体試験装置。
【請求項６】
所定複数試験項目の試験実施完了の都度、次の所定複数試験項目に対応する格納データを、該イベントメモリと該ＴＡＧメモリと該パケットメモリとへ一括して転送格納する転送制御部を更に備える、
ことを特徴とする請求項１又は２に記載の半導体試験装置。
【請求項７】
所定複数試験項目の試験実施完了の都度、次の所定複数試験項目に対応する格納データを、該イベントメモリと該ＴＡＧメモリとへ一括して転送格納する転送制御部を更に備える、
ことを特徴とする請求項３又は４に記載の半導体試験装置。
【請求項８】
前記イベントパルスは、信号印加リソースや信号測定リソースを含む各アナログ・モジュールに対して、同期したタイミングのスタート、ストップを含むイベント信号用として使用される、
ことを特徴とする請求項１から７のいずれか１項に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ロジック系テスタ部とアナログ系テスタ部とを備えてアナログ／デジタル混在回路を内蔵する被試験デバイス（ＤＵＴ）を試験する半導体試験装置に関する。特に、ロジック系テスタ部のパターン発生器に基づいてアナログ系テスタ部のアナログリソースへ所定のタイミングで供給するイベントパルスの発生を行うイベントパルス発生部を備える半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術について、図１と図２と図３と図４とを参照して説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除いてシステム全体の詳細説明を省略する。
【０００３】
半導体試験装置の中でミックスド・シグナル・テストシステムがあり、この概念構成例を図１に示す。ミックスド・シグナル・テストシステムは、被試験デバイス（ＤＵＴ）としてアナログ回路やデジタル回路や高周波回路等を混在内蔵したＤＵＴを試験可能とする試験装置であって、その要部構成要素としては、テストステーションと、ロジック系テスタ部ＦＴＵと、アナログリソース７００と、ロジック・シンクロナス・トリガＬＹＮＣと、イベント・マスタＥＭと、クロック・マスタＣＭとを備えている。
【０００４】
ＦＴＵは、主にＤＵＴとロジック信号系に係る信号の授受を担当するロジック系テスタ部である。この要部構成要素としては、タイミング発生器ＴＧと、シーケンシャル・パターン発生器ＳＱＰＧと、波形整形器ＦＣと、論理比較器ＤＣとを備えていて、テスト・ステーション側のピンエレクトロニクスＰＥとパフォーマンスボードＰＢとを介してＤＵＴに接続される。
【０００５】
アナログリソース７００は、主にＤＵＴのアナログ信号系に係る信号の授受を担当するアナログテスタ部であって、ＤＵＴのアナログ入出力ピンとの間で授受を行う。アナログ信号としては、例えば周波数信号であったり、高速なアナログ波形信号であったり、高精度な電圧波形であったりする。これら多様なＤＵＴの試験形態に対応して、速度、分解能、あるいは測定目的別に、多様な種類の信号印加リソース５００や信号測定リソース６００を任意構成可能に備えていて、ピンエレクトロニクスＰＥとパフォーマンスボードＰＢとを介して所定に接続される。
【０００６】
信号印加リソース５００のアナログ・モジュールの一例としては、任意波形発生器ＡＷＧ、シンセサイザＳＳＧ、高精度電圧発生器ＰＶＳ、オーディオ帯波形発生器ＡＦＧ、ビデオ帯域任意波形発生器ＶＦＧ、その他がある。また、信号測定リソース６００のアナログ・モジュールの一例としては、デジタイザＤＧＴ、サンプリング・デジタイザＳＤＧＴ、高精度電圧測定器ＰＶＭ、取得メモリＡＱＭ、時間測定器ＴＭＵ、オーディオ帯波形デジタイザＡＦＤ、ビデオ帯域波形デジタイザＶＦＤ、その他がある。これらアナログ・モジュールの種類と装着台数については、標準装備、オプション装備によって異なり、またシステム構成によっても異なってくる。
【０００７】
クロック・マスタＣＭは、ＦＴＵ側と同期／非同期関係の所望クロック周波数のクロック発生源であって、ＦＴＵ側のＴＧからの同期用基準クロックに基づいて、これに同期したクロックを発生したり、また内部で独立した発振源を備えて非同期関係のクロックを発生したり、また、パフォーマンスボードＰＢ上からの外部クロックに基づくクロックを発生したりすることができる。更に、これらクロック源のクロックを所定に分周した分周クロックも出力できる。これらに基づく複数のマスタークロックＣＭ１〜ＣＭｍを発生してイベント・マスタＥＭへ供給する。
【０００８】
ロジック・シンクロナス・トリガＬＹＮＣは、ＳＱＰＧ内のパターンメモリに基づく所望の試験パターンを受けて、任意タイミングに所定の同期トリガ信号を発生することが可能な、所定複数チャンネルのパルス発生源である。これは、ＦＣとほぼ同様のパルス発生機能を備えている。即ち、プログラム可能な任意のタイミング遅延が可能で、且つプログラム可能な波形に整形されたイベントパルス信号である同期パルスＬＹ１〜ＬＹｍの発生源であり、これをイベント・マスタＥＭへ供給する。このイベントパルス信号の主な用途は、上記信号印加リソース５００や信号測定リソース６００の各アナログ・モジュールに対して同期したタイミングのスタート、ストップ、その他多様なイベント信号用として使用される。
【０００９】
イベント・マスタＥＭ（Event Master）は、クロック信号やイベントパルス信号を所定に分配する装置であって、上記クロック・マスタＣＭからの複数チャンネルのマスタークロックＣＭ１〜ＣＭｍと、ロジック・シンクロナス・トリガＬＹＮＣからの複数チャンネルの同期パルスＬＹ１〜ＬＹｍとを受けて、信号印加リソース５００と信号測定リソース６００の個々のアナログ・モジュールへ、試験の実施に対応した所定のクロック信号ＣＬＫ１〜ＣＬＫｎと、プログラム可能なイベントパルスＥＶ１〜ＥＶｎとして所望に分配供給する。従って、ロジック系とアナログ系の同期関係を維持し、あるいは非同期関係で試験実施することが可能である。
【００１０】
次に、図２の本願に係るイベント・マスタＥＭの内部構成図を示して説明する。この要部構成要素は、マトリックスＭＴＸ１、ＭＴＸ２と、マスクゲート７０と、マスクレジスタ８０と、イベントパルス発生部１００とを備えている。
【００１１】
マトリックスＭＴＸ１は、クロック信号の分配用であり、外部からの設定制御に基づいて各出力信号線毎に個別に選択制御可能なセレクタであって、上記クロック・マスタＣＭからの複数のマスタークロックＣＭ１〜ＣＭｍを受けて、アナログ・モジュールの対応するクロック入力端へ、所定に選択制御された結果のクロック信号ＣＬＫ１〜ＣＬＫｎを供給する。尚、この選択制御は、半導体試験装置が備える制御バスであるテスタバスを介してメインプログラム等から設定制御される。
【００１２】
マトリックスＭＴＸ２は、イベントパルス信号の分配用であり、外部からの設定制御に基づいて各出力信号線毎に個別に選択制御可能なセレクタであって、上記ＬＹＮＣからの複数の同期パルスＬＹ１〜ＬＹｍと、イベントパルス発生部１００からの複数のイベントパルス１００ｓとを受けて、アナログ・モジュールの所定のイベントパルス入力端へ、所定に選択制御された結果のイベントパルスＥＶ１〜ＥＶｎを供給する。尚、この選択制御も、テスタバスを介してメインプログラム等から設定制御される。
【００１３】
尚、本願とは直接関係しないマスクゲート７０は、クロック出力を禁止する機能であって、出力端から出力されるクロック信号ＣＬＫ１〜ＣＬＫｎを個別に禁止可能としている。各チャンネルのクロックマスクの設定も、テスタバスを介してメインプログラム等からマスクレジスタ８０へ設定することで行われる。
【００１４】
本願に係るイベントパルス発生部１００は、内部にメモリを備えて当該デバイスの試験項目に対応してプログラム可能なイベントパルスを発生できる装置である。図３にこの内部構成例を示して更に説明する。
イベントパルス発生部１００の要部構成要素は、図３に示すように、イベントカウンタ１０と、ＴＡＧメモリ２０と、イベントメモリ３０と、転送制御部９０とを備えている。
【００１５】
イベントカウンタ１０は、例えば３０ビット長のアドレス発生用のカウンタであって、シーケンシャルに発生するカウントデータ１０ｓを出力する。これは、ＬＹＮＣから発生される同期パルスＬＹ１を受けると、カウント動作状態に遷移し、以後はマスタークロックＣＭ１によってカウント値がゼロから昇順にカウントアップを開始する。そして３０ビットのカウント値がカウントアップ完了すると、カウント値がゼロにリセットされて停止状態に遷移する。また、デバイス試験プログラムに基づいて発生するリセット信号ＲＳＴ１をテスタバスを介してリセット入力端で受けた場合にも、同様にカウント値がゼロにリセットされて停止状態に遷移する。このイベントカウンタ１０の出力である３０ビットのカウントデータ１０ｓの中で、例えば下位１２ビットデータ１０ｓ２はイベントメモリ３０へ供給し、残りの上位１８ビットデータ１０ｓ１はＴＡＧメモリ２０へ供給する。
【００１６】
ＴＡＧメモリ２０は、アドレス変換を行うものであって、例えば２５６Ｋワード×６ビット幅のメモリを備える。そして、上記上位１８ビットデータ１０ｓ１をアドレス入力端で受けて、読み出しされた読出しデータを、１８ビットアドレス空間の中で所望の６ビットアドレス空間となるようにアドレス変換されたＴＡＧアドレス信号２０ｓとして出力する。このメモリ内容の更新は、例えば試験項目毎に一時終了状態にさせた後、記憶装置（図示なし）から次の試験項目に対応する更新データを書込むことで更新する。
【００１７】
イベントメモリ３０は、例えば２５６Ｋワード×４ビット幅のメモリを備え、これに格納するデータ内容に基づき、複数４ビットのプログラム可能なイベントパルス１００ｓが任意タイミングで発生可能とするメモリである。即ち、上記ＴＡＧアドレス信号２０ｓをアドレス入力端の上位アドレスで受け、上記下位１２ビットデータ１０ｓ２をアドレス入力端の下位アドレスで受けて、これに基づくメモリアドレスの内容を読み出し、読み出した４ビットのデータをイベントパルス１００ｓとして図２に示すマトリックスＭＴＸ２へ供給する。これによれば、イベントメモリ３０に格納するデータの内容を変更することで、比較的自由度の高いプログラム可能なイベントパルス１００ｓを発生して、所望のアナログリソース７００へ供給することができる。
【００１８】
転送制御部９０は、メインプログラムからの制御に基づき、上記ＴＡＧメモリ２０とイベントメモリ３０の両格納データを記憶装置等から読み出して転送更新する。一例としては、試験項目毎にパターン発生を終了させた後、記憶装置から次の試験項目で使用するデータ群を読み出して転送更新する。
【００１９】
次に、図４のデバイス試験のシーケンスを説明する。この図では試験項目１〜４を連続的に実行する簡素なシーケンス例とし、試験項目１（図４Ｅ参照）と試験項目３（図４Ｇ参照）とは同一条件のイベントパルス１００ｓを発生する場合と仮定する。また、イベントパルス発生部１００内の各メモリへは試験当初に予め転送格納されているものとする。
【００２０】
先ず、試験項目１の実行は、メインプログラムにおける試験項目１に対応するＭＥＡＳステートメント記述行の実行によって、図１に示すＳＱＰＧから所定の試験パターンが発生され、前記試験パターンの一部がＬＹＮＣを介してスタート用とする同期パルスＬＹ１を発生させ、これによってイベントカウンタ１０がカウント開始する。この結果、イベントメモリ３０から所定タイミングのイベントパルス１００ｓが発生開始される。
【００２１】
試験項目１の終了は、例えばメインプログラムに基づいて発生されるリセット信号ＲＳＴ１によりイベントカウンタ１０がリセットされて初期状態になる。更に、同時にＳＱＰＧから発生する試験パターンも停止、若しくは一時停止状態にさせることになる。即ち、デバイス試験を一時停止することとなる。
【００２２】
その後、次の試験項目２に対応する格納データが記憶装置等から読み出されて上記ＴＡＧメモリ２０とイベントメモリ３０の内容が更新される。このメモリ転送の期間（図４Ａ参照）は、例えば数十ミリ秒程度かかる。従って、この期間はデバイス試験が行われないのでスループットの低下要因となっている。図４Ｅに示す試験実施期間は適用するクロック周波数によって異なるが、例えば数ミリ秒〜数百ミリ秒である。従って、スループットの観点からすれば、メモリ転送の期間は実用上無視できない時間である。この点で、実用上の難点がある。
【００２３】
更に、一時停止動作を行うことに伴って、試験項目１を終了させる為の終了サイクルと、試験項目２の開始をする為のイニシャライズ用の開始サイクルが必要な場合が多くあり、例えば数百から数千サイクルもの無用なアイドルサイクルが必要となる。前記に伴ってデバイス試験のスループットが更に低下してくる。この点でも、実用上の難点がある。
【００２４】
次に、試験項目２、試験項目３、試験項目４の実行は、上記と同様であるので説明を省略する。尚、試験項目１と試験項目３とは同一の格納データであるものの、再度転送する必要性がある。この点でも、実用上の難点がある。
上述説明によれば、各試験項目毎に対応する格納データを上記ＴＡＧメモリ２０とイベントメモリ３０へ転送する必要がある。この結果、メモリ転送の期間（図４Ａ、Ｂ、Ｃ参照）の一時停止期間が必要となる。この結果、デバイス試験のスループットが低下する難点がある。
【００２５】
【発明が解決しようとする課題】
上述説明したように従来技術においては、例えば試験項目毎にデバイス試験を一時停止状態にし、ＴＡＧメモリ２０とイベントメモリ３０へ次の試験項目に対応する格納データを転送する必要性がある。これに伴い、前記メモリへの転送期間（図４Ａ、Ｂ、Ｃ参照）は一時停止状態になる。また、同一の格納データであっても、再度転送する必要性がある。これらのことは、デバイス試験のスループットが低下してくるので好ましくなく、実用上の難点となっている。
そこで、本発明が解決しようとする課題は、イベントパルス発生部内に備える格納メモリへの格納更新を実用的に解消若しくは低減可能とするイベントパルス発生部を備える半導体試験装置を提供することである。
【００２６】
【課題を解決するための手段】
上記課題を解決するために、アナログ回路とロジック回路とを内蔵する被試験デバイスを試験対象とする半導体試験装置であって、前記半導体試験装置にはロジック系テスタ部と、アナログテスタ部と、ロジック・シンクロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、イベント・マスタＥＭとを備え、前記イベント・マスタＥＭ内にはパターンメモリ形態で独立したイベントパルスが発生可能なイベントパルス発生部を備える構成の半導体試験装置において、
ＤＵＴの試験実施が複数の試験項目に分割して順次実施される試験実施形態のとき、上記イベントパルス発生部は所定複数の試験項目が連続的に実施可能とするイベントパルス発生用のアドレス発生手段と格納メモリとを備える、ことを特徴とする半導体試験装置である。
上記発明によれば、イベントパルス発生部内に備える格納メモリへの格納更新を実用的に解消若しくは低減可能とすることにより、デバイス試験のスループットが向上可能とするイベントパルス発生部を備える半導体試験装置が実現できる。
【００２７】
また、アナログ回路とロジック回路とを内蔵する被試験デバイス（ＤＵＴ）を試験対象とする半導体試験装置であって、前記半導体試験装置にはロジック系テスタ部と、アナログテスタ部と、ロジック・シンクロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、イベント・マスタＥＭとを備え、
上記ロジック系テスタ部はＤＵＴのロジック回路系のＩＣピンとの信号の授受を主に担当し、
上記アナログテスタ部はＤＵＴのアナログ回路系のＩＣピンとの信号の授受を主に担当し、
上記ロジック・シンクロナス・トリガＬＹＮＣは上記ロジック系テスタ部から発生する所定にプログラム可能な試験パターンに基づいて発生する複数の同期トリガ信号を上記イベント・マスタＥＭへ供給し、
上記クロック・マスタＣＭは上記アナログテスタ部へ供給する各種クロックの発生源であって、上記ロジック系テスタ部と同期若しくは非同期関係とする所定クロック周波数の複数のクロック信号を上記イベント・マスタＥＭへ供給し、
上記イベント・マスタＥＭは上記ロジック・シンクロナス・トリガＬＹＮＣからの複数の同期トリガ信号と、上記クロック・マスタＣＭからの複数のクロック信号とを受けて、第１に、アナログテスタ部の個々のアナログ・モジュールへ、当該試験項目の実行に対応した所定のクロック信号ＣＬＫ１〜ＣＬＫｎ及びイベントパルスＥＶ１〜ＥＶｎとして所定に分配して個々のアナログ・モジュールへ供給し、第２に、上記イベント・マスタＥＭの内部にイベントパルス発生部を備え、前記イベントパルス発生部はＤＵＴの試験項目に対応するプログラム可能なイベントパルスを発生可能なアドレス発生手段と格納メモリとを備えて、前記格納メモリの内容を所定に順次読み出し、これを所定複数ビットのイベントパルス１００ｓとして所定のアナログ・モジュールへ供給し、
上記構成を備える半導体試験装置において、
上記イベントパルス発生部の内部に備えるアドレス発生手段と格納メモリとは所定複数の試験項目が連続的に実施可能なアドレス発生手段とメモリ容量とを備える、ことを特徴とする半導体試験装置がある。
【００２８】
第５図と第６図は、本発明に係る解決手段を示している。
また、上述イベントパルス発生部の内部に備えるアドレス発生手段と格納メモリとの一態様は、イベントカウンタ１０とＴＡＧメモリ２０とパケットカウンタ５０とパケットメモリ６０とイベントメモリ３０ｂとの構成要素を備え、
上記イベントカウンタ１０は所定複数ビットのシーケンシャルなアドレスを発生するアドレス発生手段であって、上記クロック・マスタＣＭからのマスタークロックＣＭ１をカウント用のクロックとして適用し、上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号（例えば同期パルスＬＹ１）を受けて、前記イベントパルス信号の発生毎に上記アドレス発生手段（例えばイベントカウンタ１０）のカウント出力値をリセットし、その後の前記マスタークロックＣＭ１により順次カウントアップし、前記カウント出力である所定複数ビットのカウントデータ１０ｓの中で下位の所定複数ビットデータを上記イベントメモリ３０ｂのアドレス入力端へ供給し、残りの上位の所定複数ビットデータを上記ＴＡＧメモリ２０のアドレス入力端へ供給し、
パケットカウンタ５０は連続的に実施される試験項目の順番を示す所定複数ビットのカウンタであって、上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号（例えば同期パルスＬＹ１）の発生毎にカウントアップし、前記カウント出力である所定複数ビットのパケット番号値５０ｓを上記パケットメモリ６０のアドレス入力端へ供給し、
上記パケットメモリ６０はアドレス変換用のメモリであって、上記パケットカウンタ５０からの上記パケット番号値５０ｓをアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのパケットアドレス変換データ（例えば変換パケット番号値６０ｓ）を上記イベントメモリ３０ｂのアドレス入力端へ供給し、
上記ＴＡＧメモリ２０はアドレス変換用のメモリであって、上記イベントカウンタ１０からの上位の所定複数ビットデータをアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのＴＡＧアドレス変換データ（例えばＴＡＧアドレス信号２０ｓ）を上記イベントメモリ３０ｂのアドレス入力端へ供給し、
上記イベントメモリ３０ｂは所定複数試験項目のイベントパルス発生用のデータを格納可能な容量を備えるメモリであって、上記ＴＡＧメモリ２０からの変換アドレスデータと上記イベントカウンタ１０からの下位の所定複数ビットデータと上記パケットメモリ６０からの所定複数ビットのパケットアドレス変換データとをアドレス入力端に受けて、これに対応するアドレスの内容を読み出した所定複数ビットのイベントパルス１００ｓを所定の複数試験項目の期間に渡って連続的に発生して所定のアナログ・モジュールへ供給する、ことを特徴とする上述半導体試験装置がある。
【００２９】
第７図は、本発明に係る解決手段を示している。
また、上述イベントパルス発生部の内部に備えるアドレス発生手段と格納メモリとの一態様は、イベントカウンタ１０とＴＡＧメモリ２０ｂとパケットカウンタ５０とイベントメモリ３０ｂとの構成要素を備え、
上記イベントカウンタ１０は所定複数ビットのシーケンシャルなアドレスを発生するアドレス発生手段であって、上記クロック・マスタＣＭからのマスタークロックＣＭ１をカウント用のクロックとして適用し、上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号（例えば同期パルスＬＹ１）を受けて、前記イベントパルス信号の発生毎に上記アドレス発生手段（例えばイベントカウンタ１０）のカウント出力値をリセットし、その後の前記マスタークロックＣＭ１により順次カウントアップし、前記カウント出力である所定複数ビットのカウントデータ１０ｓの中で下位の所定複数ビットデータを上記イベントメモリ３０ｂのアドレス入力端へ供給し、残りの上位の所定複数ビットデータを上記ＴＡＧメモリ２０ｂのアドレス入力端へ供給し、
上記パケットカウンタ５０は連続的に実施される試験項目の順番を示す所定複数ビットのカウンタであって、上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号（例えば同期パルスＬＹ１）の発生毎にカウントアップし、前記カウント出力である所定複数ビットのパケット番号値５０ｓを上記ＴＡＧメモリ２０ｂのアドレス入力端へ供給し、
上記ＴＡＧメモリ２０ｂはアドレス変換用のメモリであって、上記イベントカウンタ１０からの上位の所定複数ビットデータと上記パケットカウンタ５０からのパケット番号値５０ｓとをアドレス入力端で受けて、これに対応するアドレスの内容を読み出した所定複数ビットのＴＡＧアドレス変換データ（例えばＴＡＧアドレス信号２０ｓ）を上記イベントメモリ３０ｂのアドレス入力端へ供給し、上記イベントメモリ３０ｂは所定複数試験項目のイベントパルス発生用のデータを格納可能な容量を備えるメモリであって、上記ＴＡＧメモリ２０ｂからの変換アドレスデータと上記イベントカウンタ１０からの下位の所定複数ビットデータとをアドレス入力端に受けて、これに対応するアドレスの内容を読み出した所定複数ビットのイベントパルス１００ｓを所定の複数試験項目の期間に渡って連続的に発生して所定のアナログ・モジュールへ供給する、ことを特徴とする上述半導体試験装置がある。
【００３０】
また、上述イベントカウンタ１０が適用する上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号と、上記パケットカウンタ５０適用する上記ロジック・シンクロナス・トリガＬＹＮＣからのイベントパルス信号とは同一のイベントパルス信号（例えば同期パルスＬＹ１）を適用する、ことを特徴とする上述半導体試験装置がある。
【００３１】
また、上述所定複数試験項目の試験実施完了の都度、次の所定複数試験項目に対応する格納データを、上記イベントメモリ３０ｂと上記ＴＡＧメモリ２０ｂと上記パケットメモリ６０とへ一括して転送格納、若しくは上記イベントメモリ３０ｂと上記ＴＡＧメモリ２０ｂとへ一括して転送格納する転送制御部９０ｂを更に備える、ことを特徴とする上述半導体試験装置がある。
【００３２】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて実用可能な構成として、本願発明の他の構成手段としても良い。
【００３３】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００３４】
本発明について、図５と図６とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００３５】
本願に係るイベントパルス発生部１００ｂの要部構成要素は、図５に示すように、イベントカウンタ１０と、ＯＲゲート１２と、パケットカウンタ５０と、ＴＡＧメモリ２０と、パケットメモリ６０と、イベントメモリ３０ｂと、転送制御部９０ｂとを備えている。この構成で、イベントカウンタ１０とＴＡＧメモリ２０とは従来と同一要素であるからして説明を要しない。
【００３６】
ＯＲゲート１２は、リセット信号ＲＳＴ１と、同期パルスＬＹ１とを論理和した結果の出力を、イベントカウンタ１０のリセット入力端へ供給する。これによれば、同期パルスＬＹ１を受けた都度、先ず最初に、イベントカウンタ１０がゼロに初期化リセットされ、その直後からは、カウント開始される。従って、試験項目毎に一時停止することなく、再度ゼロから連続的にシーケンシャルなカウントデータ１０ｓが発生可能となる。無論、従来と同様に、リセット信号ＲＳＴ１により、イベントカウンタ１０がリセットされて初期状態にできる。
【００３７】
パケットカウンタ５０は、例えば６ビット長のパケット番号値をシーケンシャルに発生するカウンタであって、ＬＹＮＣから発生される同期パルスＬＹ１をクロック入力端に受けて、カウント値がゼロから順次カウントアップを開始していく。即ち、図６に示す同期パルスＬＹ１のように、各試験項目の最初に発生させる。最初の同期パルスＬＹ１はスタート用のパルスとして使用され、以後の同期パルスＬＹ１はコンティニュー用のパルスとして使用されることとなる。この結果、試験項目１〜試験項目５までは連続的に試験実施できることとなる。
また、デバイス試験プログラムに基づいて発生するオールリセット信号ＡＬＬＲＳＴ２をテスタバスを介して受けたときには、カウント値をゼロに初期化リセットする。この出力である６ビットのパケット番号値５０ｓはパケットメモリ６０へ供給する。
【００３８】
パケットメモリ６０は、アドレス変換を行うものであって、例えば６４ワード×２ビット幅の小容量のメモリを備える場合と仮定する。そして、上記６ビット長のパケット番号値５０ｓをアドレス入力端で受けて、読み出される格納データである２ビット長の変換パケット番号値６０ｓをイベントメモリ３０ｂへ供給する。従って、同期パルスＬＹ１の発生毎に、所望の２ビット長の変換パケット番号値６０ｓに基づいてイベントメモリ３０ｂのアドレス空間を変更できるからして、各試験項目毎において適用すべき所望のイベントパルス１００ｓを発生させることができることとなる。
具体的には、図６に示す変換パケット番号値６０ｓにおいて、試験開始からの変換パケット番号値６０ｓとして順次”０”、”１”、”０”、”２”となるように発生させることが可能となる。従って、試験項目１〜試験項目５までは連続的に試験実施できる利点が得られることとなる。
更に、試験項目１と試験項目３とは同一の変換パケット番号値６０ｓ”０”に基づき２回利用される（図６Ａ、Ｃ参照）こととなる。従って、従来のように同一格納データを再度転送する必要性が解消されて、再利用できる利点も得られることが判る。
【００３９】
イベントメモリ３０ｂは、上記パケットメモリ６０に対応して、従来のイベントメモリ３０に対して４倍のメモリ容量を備える。即ち、１Ｍワード×４ビット幅のメモリを備える。そして、上記変換パケット番号値６０ｓを最上位アドレス入力端で受ける。従って、この場合には４種類の試験項目に対応する格納データを一括して格納でき、各試験項目１〜５に対応したイベントパルス１００ｓを発生させることができる。
上述構成によれば、各試験項目の最初に同期パルスＬＹ１を発生させることで、イベントメモリ３０ｂから試験項目１〜５に対応する所定のイベントパルス１００ｓを連続的に発生することが可能となる結果、従来のように一時停止する回数が大幅に低減できる利点が得られる。従って、これに伴って、デバイス試験のスループットが向上する利点が得られる。
【００４０】
転送制御部９０ｂは、パケットメモリ６０とＴＡＧメモリ２０とイベントメモリ３０ｂへの格納データを記憶装置等から読み出して転送更新する。このとき、複数試験項目の格納データを一括して格納制御する。即ち、図６の例では同一格納データが１カ所で存在するからして、試験項目１〜５までの格納データが一括して格納できることとなる。これに伴い、従来のように試験項目毎に一時停止して転送する処理時間が低減できる。
【００４１】
次に、図６の本発明のデバイス試験のシーケンスを更に説明する。この図では従来と同様に、試験項目１〜４を連続的に実行するシーケンス例とし、試験項目１（図６Ｅ参照）と試験項目３（図６Ｇ参照）とは同一条件のイベントパルス１００ｓを発生する場合と仮定する。また、イベントパルス発生部１００ｂ内の各メモリへは予め転送格納されているものとする。
【００４２】
先ず、試験項目１の実行は、従来と同様にして、ＳＱＰＧの試験パターンに基づいて発生されるスタート用となる同期パルスＬＹ１によってイベントカウンタ１０がスタートする。パケットカウンタ５０は”１”が出力され、これを受けてパケットメモリ６０が出力するパケット番号値５０ｓは試験項目１を指示する”０”がイベントメモリ３０ｂへ供給される。この結果、イベントメモリ３０ｂからは試験項目１に対応するイベントパルス１００ｓが発生される。
【００４３】
次に、試験項目１の終了と試験項目２の開始とは、ＳＱＰＧの試験パターンに基づいて発生される次の同期パルスＬＹ１により起動されて、第１に、イベントカウンタ１０がリセット初期化された後にカウント開始し、第２に、同時にパケットカウンタ５０が＋１カウントされ、これに基づいてイベントメモリ３０ｂからは試験項目２に対応するイベントパルス１００ｓが発生される。即ち、一時停止すること無く、連続的に試験実施できることとなる。更に、所望のタイミングで同期パルスＬＹ１を発生できるからして、試験項目１の終了と試験項目２の開始とが連続する結果、従来のように繋ぎの為の終了サイクルや開始サイクルが不要となり、無用なアイドルサイクルの削減もできる利点が得られる。従って、デバイス試験のスループットが向上できる利点が得られる。
【００４４】
以後、上記同様にして、試験項目３、試験項目４、試験項目５が、一時停止すること無く、連続的に試験実施されることとなる。
上記試験項目５の後に、次の複数の試験項目に対応する格納データが記憶装置等から読み出されて、ＴＡＧメモリ２０とパケットメモリ６０とイベントメモリ３０ｂの内容を更新する。このメモリ転送の期間は、更新するメモリ容量に比例して増加するが、従来より同等以下の転送時間で完了できる。
【００４５】
また、ＬＹＮＣからの同期パルスＬＹ１に基づいてイベントメモリ３０ｂに対するアドレスを動的に変更可能であるからして、連続的にデバイス試験しつつ、イベントパルス１００ｓの発生条件を動的に変更できる、というデバイス試験の自由度が拡大される利点も得られる。従って、有限のメモリ容量のイベントメモリ３０ｂを最大限有効に利用してデバイス試験を行うことができる利点が得られる。
【００４６】
更に、本発明ではパケットカウンタ５０とパケットメモリ６０とに基づいてイベントメモリ３０ｂのアドレス入力を任意タイミングで動的に変更制御できるからして、従来よりも長大なイベントパルスの連続的な発生シーケンスも容易に適用できる利点が得られる。例えば、イベントメモリ３０ｂの全メモリをアクセスして連続的に発生させたり、所望アドレス空間を繰り返しループするようにアクセスして発生させたりすることが可能となる自由度が得られる。
【００４７】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例、数値例、前提条件に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述図５の構成例では、１本の同期パルスＬＹ１を適用して、イベントカウンタ１０のスタート及びリセットと、パケットカウンタ５０のカウントアップとの３つの制御信号として共用した具体構成例で説明していたが、所望により、ＬＹＮＣから個別の同期信号を割り当てて使用するように構成しても良い。
【００４８】
また、イベントメモリ３０ｂがアドレスとして受けるビット数において、６ビットのＴＡＧアドレス信号２０ｓのビット数を低減し、代わりに、２ビットの変換パケット番号値６０ｓのビット数を増加するように構成しても良い。これによれば、変換パケット番号値６０ｓのビット数の増加に対応して、多数種類の試験項目を連続的に試験実施することができる利点が得られる。
【００４９】
また、図７のイベントパルス発生部１００ｃに示すように、図５のＴＡＧメモリ２０とパケットメモリ６０との両メモリを１つに統合したＴＡＧメモリ２０ｂとする構成で実現しても良い。この場合のＴＡＧメモリ２０ｂは、１６Ｍワード×８ビット幅のメモリを使用する。これによれば、パケットカウンタ５０の６ビットのパケット番号値５０ｓを割り付けてイベントメモリ３０ｂへ供給することが可能となるので、６ビットに基づく多数６４種類の試験項目までを一括して連続的に試験実施することができる。更に、イベントメモリ３０ｂに格納されている格納データを繰り返し再利用できる頻度が高くなる利点が得られる。
【００５０】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、ＳＱＰＧの試験パターンに基づいて発生される同期パルスに基づいて、イベントメモリ３０ｂへ供給するアドレスを動的に制御できる手段を具備する構成としたことにより、例えば複数種類の試験項目に対するイベントパルスの発生が連続的に発生可能となる結果、従来のように、一時停止期間に伴う無用の停止時間が解消若しくは低減される利点が得られる。従って、デバイス試験のスループットが向上される大きな利点が得られる。
更に、試験項目の終了と次の試験項目の開始とが連続させて試験実施できるからして、従来のように繋ぎの為の終了サイクルや開始サイクルが不要となる結果、無用なアイドルサイクルの削減もできる利点が得られる。従って、デバイス試験のスループットが向上される大きな利点が得られる。
更に、イベントパルスの発生条件を動的に変更できる自由度が拡大される利点が得られ、これに伴い、有限のメモリ容量のイベントメモリを最大限に有効利用が計られる利点も得られる。例えば、イベントメモリの全メモリをアクセスして連続的に発生させたり、所望アドレス空間を繰り返しループするようにアクセスして発生させたりすることが可能となる自由度が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】従来の、半導体試験装置の概念構成図。
【図２】従来の、イベント・マスタＥＭの内部構成図。
【図３】従来の、イベントパルス発生部の要部構成図。
【図４】従来の、デバイス試験のシーケンスを説明するタイミングチャート。
【図５】本発明の、イベントパルス発生部の要部構成図。
【図６】本発明の、デバイス試験のシーケンスを説明するタイミングチャート。
【図７】本発明の、イベントパルス発生部の他の要部構成図。
【符号の説明】
ＭＴＸ１，ＭＴＸ２  マトリックス
１０      イベントカウンタ
１２      ＯＲゲート
２０，２０ｂ  ＴＡＧメモリ
３０，３０ｂ  イベントメモリ
５０      パケットカウンタ
６０      パケットメモリ
７０      マスクゲート
８０      マスクレジスタ
９０，９０ｂ  転送制御部
１００，１００ｂ，１００ｃ  イベントパルス発生部
５００    信号印加リソース
６００    信号測定リソース
７００    アナログリソース
ＣＭ      クロック・マスタ
ＤＵＴ    被試験デバイス
ＦＴＵ    ロジック系テスタ部
ＳＱＰＧ  シーケンシャル・パターン発生器
ＴＧ      タイミング発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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