(57)【特許請求の範囲】
【請求項１】
ゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターのゲートとドレインに、ゲートとソースが短絡しているディプリーション型ＮＭＯＳトランジスターのゲートとソースを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記ディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【請求項２】
ゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターのソースに、ゲートとソースが短絡しているディプリーション型ＮＭＯＳトランジスターのドレインを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記ディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【請求項３】
ゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターのゲートとドレインに、ゲートが前記エンハンスメント型ＮＭＯＳトランジスターのソースに短絡しているディプリーション型ＮＭＯＳトランジスターのソースを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記ディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【請求項４】
ゲートとソースが短絡しているディプリーション型ＮＭＯＳトランジスターのドレインに、ソースが電源に接続されている第一のエンハンスメント型ＰＭＯＳトランジスターのドレインとゲートを接続し、ソースが電源に接続されかつゲートが前記第一のエンハンスメント型ＰＭＯＳトランジスターと共通に接続された第二のエンハンスメント型ＰＭＯＳトランジスターのドレインに、ゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターのゲートとドレインを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記ディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【請求項５】
ゲートとソースが短絡している第一のディプリーション型ＮＭＯＳトランジスターのドレインに、ゲートとソースが短絡している第二のディプリーション型ＮＭＯＳトランジスターのゲートとソースが接続され、該第二のディプリーション型ＮＭＯＳトランジスターのドレインが電源に接続され、前記第一のディプリーション型ＮＭＯＳトランジスターのソースにゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記第一ディプリーション型ＮＭＯＳトランジスターと前記第二のディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【請求項６】
ゲートとドレインが短絡しているエンハンスメント型ＮＭＯＳトランジスターのゲートとドレインに、ゲートが前記エンハンスメント型ＮＭＯＳトランジスターのソースに短絡している第一ディプリーション型ＮＭＯＳトランジスターのソースを接続し、該第一のディプリーション型ＮＭＯＳトランジスターのドレインにゲートとソースが短絡している第二のディプリーション型ＮＭＯＳトランジスターのゲートとソースが接続され、該第二のディプリーション型ＮＭＯＳトランジスターのドレインが電源に接続され、前記エンハンスメント型ＮＭＯＳトランジスターのドレインと前記第一のディプリーション型ＮＭＯＳトランジスターのソースの接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型ＮＭＯＳトランジスターおよび前記第一のディプリーション型ＮＭＯＳトランジスターと前記第二のディプリーション型ＮＭＯＳトランジスターのゲート電極の極性がＰ型であり、カウンタードーパントであるリンあるいは砒素のいずれかがチャネル領域に拡散されたことでともに埋め込みチャネルとなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage  Detector、以後VDと表記)や定電圧レギュレータ(Voltage  Regulator、以後VRと表記)やスイッチングレギュレータ(Switching  Regulator、以後SWRと表記など)などのパワーマネージメント半導体装置やオペアンプ、コンパレータなどのアナログ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図８９に従来の半導体装置の模式的断面図を示す。P型半導体基板に形成されたゲート電極がN＋型の多結晶シリコンからなるNチャネル型MOSトランジスター（以後NMOSと表記）と、Nウェル領域に形成されたゲート電極がやはりN＋型の多結晶シリコンからなるPチャネル型MOSトランジスター（以後PMOSと表記）とからなる相補型MOS構造（Complementary  MOS、以後CMOSと表記）と、フィールド絶縁膜上に形成されている電圧を分圧するための分圧回路もしくは時定数を設定するCR回路などに用いられる抵抗体とから構成されている。抵抗体はその製造方法の簡便さから、導電型がN型であるCMOSのゲート電極と同一層でかつ同導電型の多結晶シリコンにより形成されている。
【０００３】
【発明が解決しようとする課題】
上記の従来の構造による半導体装置において、標準的なしきい値電圧である０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMOSと表記）は、ゲート電極の導電型がN＋型の多結晶シリコンであるためゲート電極と半導体基板の仕事関数の関係からチャネルが半導体基板の表面に形成される表面チャネルであるが、標準的なしきい値電圧である−０．７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表記）は、N＋型多結晶シリコンであるゲート電極とNウェルの仕事関数の関係からチャネルが半導体基板表面よりも幾分半導体基板内側に形成される埋込みチャネルとなっている。
【０００４】
埋込みチャネル型のE型PMOSにおいて、低電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ以上に設定する場合、MOSトランジスターの低電圧動作の一指標であるサブスッレッショルド特性は極めて悪化し、従ってPMOSのオフ時におけるリーク電流は増加し、結果として半導体装置の待機時における消費電流が著しく増加し、近年需要が大きく今後もその市場がさらに発展すると言われている携帯電話や携帯端末に代表される携帯機器への適用が困難であるという問題を有している。
【０００５】
一方上記の課題である低電圧動作と低消費電流を両立させる技術的方策として、図９０および図９１に示すNMOSのゲート電極の導電型がN型であり、PMOSのゲート電極の導電型をP型としたいわゆる同極ゲート技術が一般に知られているところである。この場合E型NMOSとE型PMOSともに表面チャネル型のMOSトランジスターであるため、しきい値電圧を小さくしても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【０００６】
しかし同極ゲートCMOSは、N＋多結晶シリコン単極だけのゲート電極であるCMOSに比べ、その製造工程においてNMOS、PMOSともにゲートの極性を各々作り分けるために工程数が増加し製造コストや製造工期の増大を招くという問題を有している。
【０００７】
またVDやVRやSWRなどのパワーマネージメント半導体装置を構成する重要な要素回路として高電圧供給端子の電位に関わらず低電圧供給端子の電位に対し出力端子から常に一定の電圧を出力する回路である基準電圧回路があるが、基準電圧回路はE型NMOSとディプリーション型NMOS（以後D型NMOSと表記）の直列接続で構成される場合が多くゲート電極の極性がN型の場合、ゲートとウェルないしは基板の仕事関数の関係からE型NMOSは表面チャネルであるがD型NMOSは埋込みチャネルとなっている。基準電圧回路の重要な特性として温度変化に対する出力電圧の変化が小さくあることが挙げられるが、MOSのしきい値電圧と相互コンダクタンスの温度変化に対する変化の程度は表面チャネルと埋込みチャネルでは大きく異なるため、その結果として出力電圧の温度に対する変化を小さくすることが困難であるという問題も有している。
【０００８】
本発明は低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【００１０】
(１)
Nチャネル型MOSトランジスターとPチャネル型MOSトランジスターと抵抗体とを有する相補型MOS半導体装置において、前記Nチャネル型MOSトランジスターのゲート電極の導電型がP型であり、前記Pチャネル型MOSトランジスターのゲート電極の導電型がP型であることを特徴とする相補型MOS半導体装置とした。
【００１１】
(２)
前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極は膜厚が２０００Åから６０００Åの範囲であり不純物濃度が１×１０19atoms／cm3以上のボロンまたはBF2を含む第一の多結晶シリコン単層からなることを特徴とする相補型MOS半導体装置とした。
【００１２】
(３)
前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極は膜厚が１０００Åから４０００Åの範囲であり不純物濃度が１×１０19atoms／cm3以上のボロンまたはBF2を含む第一の多結晶シリコンと、膜厚が５００Åから２５００Åの範囲であるモリブデンシリサイドもしくはタングステンシリサイドもしくはチタンシリサイドもしくはプラチナシリサイドである第一の高融点金属シリサイドとの積層からなるポリサイド構造であることを特徴とする相補型MOS半導体装置とした。
【００１３】
(４)
前記抵抗体がゲート電極を構成する前記第一の多結晶シリコンと同一層でかつ同じ膜厚の範囲である多結晶シリコンであることを特徴とする相補型MOS半導体装置とした。
【００１４】
(５)
前記抵抗体は膜厚が５００Åから２０００Åの範囲の第二の多結晶シリコンであることを特徴とする相補型MOS半導体装置とした。
【００１５】
(６)
前記抵抗体が、Ni-Cr合金もしくはCr-SiO合金もしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドの薄膜金属抵抗体であり、膜厚が１００Åから３００Åでの範囲であることを特徴とする相補型MOS半導体装置とした。
【００１６】
(７)
前記第一もしくは前記第二の多結晶シリコンからなる前記抵抗体は不純物濃度が１×１０14〜９×１０18atoms／cm3であるリンまたは砒素を含み、シート抵抗値が数ｋΩ／□から数十ｋΩ／□程度である比較的低濃度な第一のN型抵抗体を含むことを特徴とする相補型MOS半導体装置とした。
【００１７】
(８)
前記第一もしくは前記第二の多結晶シリコンからなる前記抵抗体は不純物濃度が１×１０19atoms／cm3以上であるリンまたは砒素を含み、シート抵抗値が１００Ω／□前後から数百Ω／□程度であり、温度係数が数百ppm／℃から千ppm／℃前後程度である比較的高濃度な第二のN型抵抗体を含むことを特徴とする相補型MOS半導体装置とした。
【００１８】
(９)
前記第一もしくは前記第二の多結晶シリコンからなる前記抵抗体は不純物濃度が１×１０14〜９×１０18atoms／cm3であるボロンまたはBF2を含み、シート抵抗値が数ｋΩ／□から数十ｋΩ／□程度である比較的低濃度な第一のP型抵抗体を含むことを特徴とする相補型MOS半導体装置とした。
【００１９】
(１０)
前記第一もしくは前記第二の多結晶シリコンからなる前記抵抗体は不純物濃度が１×１０19atoms／cm3以上であるボロンまたはBF2を含み、シート抵抗値が数百Ω／□から１ｋΩ／□前後であり、温度係数が数百ppm／℃から千ppm／℃前後程度である比較的高濃度な第二のP型抵抗体を含むことを特徴とする相補型MOS半導体装置とした。
【００２０】
(１１)
前記Nチャネル型MOSトランジスターおよび前記Pチャネル型MOSトランジスターは、ソースとドレインとが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層からなるシングルドレイン構造である第一の構造のMOSトランジスターを含むことを特徴とする相補型MOS半導体装置とした。
【００２１】
(１２)
前記Nチャネル型MOSトランジスターおよび前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなる第二の構造のMOSトランジスターを含むことを特徴とする相補型MOS半導体装置とした。
【００２２】
(１３)
前記Nチャネル型MOSトランジスターおよび前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなり、さらに前記高不純物濃度の拡散層と前記P型ゲート電極の間の絶縁膜がゲート絶縁膜よりも膜厚が厚い第三の構造のMOSトランジスターを含むことを特徴とする相補型MOS半導体装置とした。
【００２３】
(１４)
前記Nチャネル型MOSトランジスターおよび前記Pチャネル型MOSトランジスターは、ソースとドレインが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層と、ドレイン側のみもしくはソースとドレインの両方が前記高濃度拡散層よりさらにチャネル側に拡散して前記P型ゲート電極と平面的にオーバラップしている低不純物濃度の拡散層とからなる第四の構造のMO Sトランジスターを含むことを特徴とする相補型MOS半導体装置とした。
【００２４】
(１５)
前記Nチャネル型MOSトランジスターにおいて、しきい値電圧がエンハンスメントであるチャネルは埋込みチャネルであることを特徴とする相補型MOS半導体装置とした。
【００２５】
(１６)
前記Pチャネル型MOSトランジスターにおいて、しきい値電圧がエンハンスメントであるチャネルは表面チャネルであることを特徴とする相補型MOS半導体装置とした。
【００２６】
(１７)
前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記低不純物濃度拡散層は前記Nチャネル型MOSトランジスターにおいては不純物として砒素またはリンを用い不純物濃度が１×１０16〜１×１０18atoms／cm3であり、前記Pチャネル型MOSトランジスターにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０16〜１×１０18atoms／cm3であり、前記第一の構造のMOSトランジスターおよび前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記高不純物濃度拡散層は前記Nチャネル型MOSトランジスターにおいては不純物として砒素またはリンを用い不純物濃度が１×１０18atoms／cm3以上であり、前記Pチャネル型MOSトランジスターにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０16〜１×１０18atoms／cm3以上であることを特徴とする相補型MOS半導体装置とした。
【００２７】
(１８)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第一のN型の領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第二のP型領域を形成する工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜をパターニングして前記第一のP型多結晶シリコン領域からなるゲート電極と配線と前記第一のN型多結晶シリコン領域および前記第二のP型多結晶シリコン領域からなる抵抗体とを形成する工程と、前記抵抗体上の第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のN型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二のP型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００２８】
(１９)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜の全域に高濃度のP型不純物ドーピングを行い第一の多結晶シリコンの第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属シリサイド膜を形成する工程と、前記高融点金属シリサイド上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記高融点金属シリサイドと前記第一のP型の前記第一の多結晶シリコン膜をパターニングしてゲート電極と配線とを形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記前記第四の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコン膜の前記第一のN型領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコン膜の前記第二のP型領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００２９】
(２０)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜の全域に高濃度のP型不純物ドーピングを行い第一の多結晶シリコンの第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記高融点金属シリサイド上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記高融点金属シリサイドと前記第一のP型の前記第一の多結晶シリコン膜をパターニングしてゲート電極と配線とを形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記前記第四の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコン膜の前記第一のN型領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコン膜の前記第二のP型領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３０】
(２１)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第一のN型の領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン膜中に第二のP型領域を形成する工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜をパターニングして前記第一のP型多結晶シリコン領域からなるゲート電極と配線と前記第一のＮ型多結晶シリコン領域および前記第二のP型多結晶シリコン領域からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコン側壁にサイドスペーサーを形成する工程と、前記抵抗体上の第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一の多結晶シリコンの前記第一のN型領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一の多結晶シリコンの前記第二のP型領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３１】
(２２)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜をパターニングして前記第一のP型多結晶シリコン領域からなるゲート電極と配線と前記第一のP型多結晶シリコン膜領域以外からなる抵抗体領域を形成する工程と、前記抵抗体領域上の第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型多結晶シリコン膜領域以外の前記多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い低濃度のN型のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を形成する工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型多結晶シリコン膜領域と前記第一のN型の多結晶シリコン領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行い低濃度のP型のソースとドレインおよび前記第一の多結晶シリコン中に第二のP型の領域を形成する工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコン側壁にサイドスペーサーを形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一の多結晶シリコンの前記第一のN型領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一の多結晶シリコンの前記第二のP型領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３２】
(２３)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜をパターニングして前記第一の多結晶シリコン領域からなるゲート電極と配線とを形成する工程と、Nチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコン側壁にサイドスペーサーを形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い第一のN型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二のP型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第一のN型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第二のP型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３３】
(２４)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い第一のN型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属シリサイド膜を形成する工程と、パターニングされた前記第二の絶縁膜上およびその近傍の前記高融点金属シリサイド膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記高融点金属シリサイドおよび前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜と前記高融点金属シリサイド膜をパターニングして前記第一の多結晶シリコンの前記第一のP型の領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のN型多領域および前記第二のP型の領域からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコンおよび前記高融点金属シリサイド側壁にサイドスペーサーを形成する工程と、前記抵抗体上の前記第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のN型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二のP型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３４】
(２５)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属シリサイド膜を形成する工程と、パターニングされた前記第二の絶縁膜上およびその近傍の前記高融点金属シリサイド膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記高融点金属シリサイドおよび前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜および前記高融点金属シリサイドをパターニングして前記第一の多結晶シリコンの第一のP型の領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のP型領域以外からなる抵抗体領域を形成する工程と、前記抵抗体領域上の第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い低濃度のN型のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を形成する工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型領域と前記第一のN型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行い低濃度のP型のソースとドレインおよび前記第一の多結晶シリコン中に第二のP型の領域を形成する工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコンおよび前記高融点金属シリサイド側壁にサイドスペーサーを形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のN型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二のP型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３５】
(２６)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い第一のN型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記第二の絶縁膜上の未反応である前記高融点金属膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記高融点金属シリサイドおよび前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜と前記高融点金属シリサイド膜をパターニングして前記第一の多結晶シリコンの前記第一のP型の領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のN型多領域および前記第二のP型の領域からなる抵抗体とを形成する工程と、Nチャネル型MO Sトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコンおよび前記高融点金属シリサイド側壁にサイドスペーサーを形成する工程と、前記抵抗体上の前記第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のN型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二のP型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３６】
(２７)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記第二の絶縁膜上の未反応である前記高融点金属膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記高融点金属シリサイドおよび前記第一の多結晶シリコン膜上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記第一の多結晶シリコン膜および前記高融点金属シリサイドをパターニングして前記第一の多結晶シリコンの第一のP型の領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のP型領域以外からなる抵抗体領域を形成する工程と、前記抵抗体領域上の第一の絶縁膜を選択的に除去する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い低濃度のN型のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を形成する工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のP型領域と前記第一のN型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行い低濃度のP型のソースとドレインおよび前記第一の多結晶シリコン中に第二のP型の領域を形成する工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記第一の多結晶シリコンおよび前記高融点金属シリサイド側壁にサイドスペーサーを形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第一のN型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二のP型多結晶シリコン領域からなる前記抵抗体の一部ないしは全域に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３７】
(２８)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜の全域に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属シリサイド膜を形成する工程と、前記高融点金属シリサイド上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記高融点金属シリサイドと前記第一の多結晶シリコン膜をパターニングしてゲート電極と配線とを形成する工程と、Nチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記高融点金属シリサイドと前記第一の多結晶シリコン側壁にサイドスペーサーを形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い第一のN型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二のP型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第一のN型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第二のP型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３８】
(２９)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜の全域に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と前記高融点金属シリサイド上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記高融点金属シリサイドと前記第一の多結晶シリコン膜をパターニングしてゲート電極と配線とを形成する工程と、Nチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのソースおよびドレインとなる領域に選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記半導体基板上に第三の絶縁膜を堆積する工程と、異方性ドライエッチングにより前記第三の絶縁膜をエッチングし前記高融点金属シリサイドと前記第一の多結晶シリコン側壁にサイドスペーサーを形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い第一のN型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い第二のP型の多結晶シリコン領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第一のN型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のN型不純物をドーピングする工程と、Pチャネル型MOSトランジスターのソースとドレインとなる領域および前記第二の多結晶シリコンの第二のP型の領域からなる前記抵抗体の一部ないしは全域に選択的に高濃度のP型不純物をドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００３９】
(３０)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のN型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第二のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜をパターニングして前記第一の多結晶シリコンの前記第一のP型領域からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のＮ型領域および前記第二のP型領域からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第一の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４０】
(３１)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜をパターニングして前記第一の多結晶シリコンの前記第一のP型領域からなるゲート電極と配線と前記第一のP型領域以外からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする前記半導体基板および前記第一のP型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い低濃度のN型のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップする前記半導体基板および前記第一のP型領域および前記第二のN型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行い低濃度のP型のソースとドレインもしくはドレインおよび前記第一の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第一の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４１】
(３２)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜をパターニングして前記第一のP型領域からなるゲート電極と配線とを形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないし全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４２】
(３３)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜をパターニングして前記第一のP型領域からなるゲート電極と配線とを形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行いNチャネル型MOSトランジスターの低濃度のソースとドレインおよび前記第二の多結晶シリコン中に第一のN型の領域を同時に形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップする領域もしくはドレイン側だけが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行いPチャネル型MOSトランジスターの低濃度のソースとドレインもしくはドレインと前記第二の多結晶シリコン中に第二のP型の領域を同時に形成する工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないし全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないし全域よびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４３】
(３４)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第一の多結晶シリコン中に第一N型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第二のP型の多結晶シリコン領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属シリサイド膜を形成する工程と、パターニングされた前記第二の絶縁膜上およびその近傍の前記高融点金属シリサイド膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記第一の多結晶シリコン膜と前記高融点金属シリサイド膜をパターニングして前記第一の多結晶シリコンの前記第一のP型の領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のN型領域および前記第二のP型領域からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第一の多結晶シリコンの前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコンの前記第二のP型領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４４】
(３５)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属シリサイド膜を形成する工程と、パターニングされた前記第二の絶縁膜上およびその近傍の前記高融点金属シリサイド膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記第一の多結晶シリコン膜および前記高融点金属シリサイドをパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のP型領域以外からなる抵抗体領域を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする領域と前記第一の多結晶シリコンの前記第一のP型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行いNチャネル型MOSトランジスターの低濃度のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を同時に形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップする領域もしくはドレイン側だけが平面的にオーバーラップする領域と前記第一の多結晶シリコンの前記第一のP型の領域と前記第一のN型の領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行いPチャネル型M OSトランジスターの低濃度のソースとドレインもしくはドレインと前記第一の多結晶シリコン中に第二のP型の領域を同時に形成する工程と、前記第一の多結晶シリコンの前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコンの前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４５】
(３６)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記第二の絶縁膜上の未反応である前記高融点金属膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記第一の多結晶シリコン膜と前記高融点金属シリサイド膜をパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のN型領域および前記第二のP型領域からなる抵抗体とを形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第一の多結晶シリコンの前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコンの前記第二のP型領域からなる前記抵抗体の一部ないしは全域Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４６】
(３７)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に選択的に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形成する工程と、前記第一の多結晶シリコンの前記第一のP型の領域上の前記第二の絶縁膜を選択的に除去する工程と、前記半導体基板上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記第二の絶縁膜上の未反応である前記高融点金属膜を選択的に除去する工程と、パターニングされた前記第二の絶縁膜を除去する工程と、前記第一の多結晶シリコン膜および前記高融点金属シリサイドをパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線と前記第一の多結晶シリコンの前記第一のP型領域以外からなる抵抗体領域を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする領域と前記第一の多結晶シリコンの前記第一のP型領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行いNチャネル型MOSトランジスターの低濃度のソースとドレインおよび前記第一の多結晶シリコン中に第一のN型の領域を同時に形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップする領域もしくはドレイン側だけが平面的にオーバーラップする領域と前記第一の多結晶シリコンの前記第一のP型の領域と前記第一のN型の領域以外の前記第一の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行いPチャネル型MOSトランジスターの低濃度のソースとドレインもしくはドレインと前記第一の多結晶シリコン中に第二のP型の領域を同時に形成する工程と、前記第一の多結晶シリコンの前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第一の多結晶シリコンの前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４７】
(３８)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い第一の多結晶シリコンの第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属シリサイド膜を形成する工程と、前記前記高融点金属シリサイドと前記第一の多結晶シリコン膜とをパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線を形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４８】
(３９)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い第一の多結晶シリコンの第一のP型領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属シリサイド膜を形成する工程と、前記前記高融点金属シリサイドと前記第一の多結晶シリコン膜とをパターニングして前記第一多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線を形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行いNチャネル型MOSトランジスターの低濃度のソースとドレインおよび前記第二の多結晶シリコン中に第一のN型の領域を同時に形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップする領域もしくはドレイン側だけが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行いPチャネル型MOSトランジスターの低濃度のソースとドレインもしくはドレインと前記第二の多結晶シリコン中に第二のP型の領域を同時に形成する工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００４９】
(４０)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコンの第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記前記高融点金属シリサイドと前記第一の多結晶シリコン膜とをパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線を形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップするように低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００５０】
(４１)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜中に高濃度のP型不純物ドーピングを行い第一の多結晶シリコンの第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属膜を形成する工程と、熱処理を行い前記第一の多結晶シリコンと接触している前記高融点金属膜を高融点金属シリサイド化する工程と、前記前記高融点金属シリサイドと前記第一の多結晶シリコン膜とをパターニングして前記第一の多結晶シリコンの前記第一のP型領域と前記高融点金属シリサイドの積層からなるゲート電極と配線を形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースおよびドレインが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行いNチャネル型MOSトランジスターの低濃度のソースとドレインおよび前記第二の多結晶シリコン中に第一のN型の領域を同時に形成する工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップする領域もしくはドレイン側だけが平面的にオーバーラップする領域と前記第二の多結晶シリコン膜中に選択的に低濃度のP型不純物ドーピングを行いPチャネル型MOSトランジスターの低濃度のソースとドレインもしくはドレインと前記第二の多結晶シリコン中に第二のP型の領域を同時に形成する工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対し平面的にオーバーラップしないソースとドレインの領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００５１】
(４２)
半導体基板中にNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定するウェル形成の工程と、前記半導体基板上に素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板中にしきい値制御のための不純物をドーピングする工程と、前記半導体基板上に第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜の全域に高濃度のP型不純物ドーピングを行い前記第一の多結晶シリコン中に第一のP型の領域を形成する工程と、前記第一の多結晶シリコン上に高融点金属シリサイド膜を形成する工程と、前記高融点金属シリサイド上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記高融点金属シリサイドと前記第一の多結晶シリコン膜をパターニングしてゲート電極と配線とを形成する工程と、前記半導体基板上に第四の絶縁膜を形成する工程と、前記半導体基板上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に選択的に低濃度のN型不純物ドーピングを行い前記第二の多結晶シリコン中に第一のN型の領域を形成する工程と、前記第二の多結晶シリコン膜の全域に低濃度のP型不純物ドーピングを行い前記第二の多結晶シリコン中に第二のP型の領域を形成する工程と、前記第二の多結晶シリコン膜をパターニングし抵抗体を形成する工程と、Nチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のN型不純物を前記半導体基板中にドーピングする工程と、Pチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方もしくはドレイン側だけがゲート電極に対し平面的にオーバーラップするように選択的に低濃度のP型不純物を前記半導体基板中にドーピングする工程と、前記第二の多結晶シリコン膜の前記第一のN型の領域からなる前記抵抗体の一部ないしは全域およびNチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のN型不純物を選択的にドーピングする工程と、前記第二の多結晶シリコン膜の前記第二のP型の領域からなる前記抵抗体の一部ないしは全域およびPチャネル型MOSトランジスターのゲート電極に対しソースとドレインの両方が平面的にオーバーラップしない領域もしくはソース側がゲート電極に対し平面的にオーバラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に高濃度のP型不純物を選択的にドーピングする工程とからなる相補型MOS半導体装置の製造方法とした。
【００５２】
(４３)
前記半導体基板がP型半導体基板でありN型ウェルを形成することによりNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定することを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００５３】
(４４)
前記半導体基板がP型半導体基板でありN型ウェルとP型ウェルをそれぞれ形成することによりNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定することを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００５４】
(４５)
前記半導体基板がN型半導体基板でありP型ウェルを形成することによりNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定することを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００５５】
(４６)
前記半導体基板がN型半導体基板でありN型ウェルとP型ウェルをそれぞれ形成することによりNチャネル型MOSトランジスターとPチャネル型MOSトランジスターのそれぞれの領域を確定することを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００５６】
(４７)
前記半導体基板上に素子分離領域を形成する工程がLOCOS法であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００５７】
(４８)
前記半導体基板上に素子分離領域を形成する工程がシャロートレンチアイソレーション法であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００５８】
(４９)
前記しきい値制御のための不純物をドーピングする工程がイオン注入法であり、Nチャネル型MOSトランジスターのしきい値制御のための該不純物が砒素ないしリンであることを特徴とする相補型MOS半導体装置の製造方法とした。
【００５９】
(５０)
前記第一の多結晶シリコンは化学気相成長法により形成されることを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００６０】
(５１)
前記第二の多結晶シリコンは化学気相成長法もしくはスパッタ法ににより形成されることを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００６１】
(５２)
前記第一の多結晶シリコンの前記第一のP型の領域の形成は、不純物としてボロンないしBF2を用いたイオン注入法もしくは不純物としてボロンを用いた電気炉中でのプリデポとドライブイン法もしくは不純物としてボロンを用いて分子層ドーピング法であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６２】
(５３)
前記第一の多結晶シリコンの前記第一のP型の領域を形成する工程は多結晶シリコンを堆積すると同時に不純物としてボロンをドープする化学気相成長法であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６３】
(５４)
前記第一の絶縁膜は化学気相成長法もしくは熱酸化法により形成されたシリコン酸化膜であり、該第一の絶縁膜の膜厚が１０００Åから２０００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６４】
(５５)
前記第一の絶縁膜は化学気相成長法により形成されたシリコン窒化膜であり、該第一の絶縁膜の膜厚が１０００Åから２０００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６５】
(５６)
前記第一の絶縁膜は下層が化学気相成長法もしくは熱酸化法により形成されたシリコン酸化膜であり上層が化学気相成長法により形成されたシリコン窒化膜である積層構造であり、該第一の絶縁膜の総膜厚が１０００Åから３０００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６６】
(５７)
前記第二の絶縁膜は化学気相成長法により形成され、該第二の絶縁膜の膜厚が１０００Åから４０００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６７】
(５８)
前記第三の絶縁膜は化学気相成長法により形成されたシリコン酸化膜であり、該第三の絶縁膜の総膜厚が２０００Åから６０００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００６８】
(５９)
前記高融点金属シリサイドは化学気相成長法もしくはスパッタ法により形成されることを特徴とする相補型MOS半導体装置およびその製造方法とした。
【００６９】
(６０)
前記高融点金属はスパッタ法により形成されたコバルトもしくはチタンであり、該高融点金属の膜厚が１００Åから５００Åの範囲であることを特徴とする相補型MOS半導体装置の製造方法とした。
【００７０】
(６１)
ゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターのゲートとドレインに、ゲートとソースが短絡しているディプリーション型NMOSトランジスターのゲートとソースを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記ディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７１】
(６２)
ゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターのソースに、ゲートとソースが短絡しているディプリーション型NMOSトランジスターのドレインを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記ディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７２】
(６３)
ゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターのゲートとドレインに、ゲートが前記エンハンスメント型NMOSトランジスターのソースに短絡しているディプリーション型NMOSトランジスターのソースを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記ディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７３】
(６４)
ゲートとソースが短絡しているディプリーション型NMOSトランジスターのドレインに、ソースが電源に接続されている第一のエンハンスメント型PMOSトランジスターのドレインとゲートを接続し、ソースが電源に接続されかつゲートが前記第一のエンハンスメント型PMOSトランジスターと共通に接続された第二のエンハンスメント型PMOSトランジスターのドレインに、ゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターのゲートとドレインを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記ディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７４】
(６５)
ゲートとソースが短絡している第一のディプリーション型NMOSトランジスターのドレインに、ゲートとソースが短絡している第二のディプリーション型NMOSトランジスターのゲートとソースが接続され、該第二のディプリーション型NMOSトランジスターのドレインが電源に接続され、前記第一のディプリーション型NMOSトランジスターのソースにゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターを接続し、該接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記第一ディプリーション型NMOSトランジスターと前記第二のディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７５】
(６６)
ゲートとドレインが短絡しているエンハンスメント型NMOSトランジスターのゲートとドレインに、ゲートが前記エンハンスメント型NMOSトランジスターのソースに短絡している第一ディプリーション型NMOSトランジスターのソースを接続し、該第一のディプリーション型NMOSトランジスターのドレインにゲートとソースが短絡している第二のディプリーション型NMOSトランジスターのゲートとソースが接続され、該第二のディプリーション型NMOSトランジスターのドレインが電源に接続され、前記エンハンスメント型NMOSトランジスターのドレインと前記第一のディプリーション型NMOSトランジスターのソースの接続点を出力ノードとした基準電圧回路において、前記エンハンスメント型NMOSトランジスターおよび前記第一のディプリーション型NMOSトランジスターと前記第二のディプリーション型NMOSトランジスターのゲート電極の極性がP型であることを特徴とする半導体装置とした。
【００７６】
【発明の実施の形態】
以下本発明の実施の形態を図面に基づいて説明する。
【００７７】
図１は本発明のCMOS半導体装置の一実施例を示す模式的断面図である。P型半導体基板１０１に形成されたゲート電極がP＋型の多結晶シリコン１０７でありソースとドレインがいわゆるシングルドレイン構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはりP＋型の多結晶シリコン１０７であるシングルドレイン構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６上に形成されている電圧を分圧するための分圧回路もしくは時定数を設定するCR回路などに用いられるP−抵抗体１１４およびN−抵抗体１１５とから構成されている。ゲート電極であるP＋多結晶シリコン１０７は可能な限り低抵抗としたいため、濃度が１×１０19atoms／cm3以上のボロンまたはBF2などのアクセプター不純物を含む。抵抗体１１４、１１５はCMOSのゲート電極と同一層の多結晶シリコンにより形成されている。
【００７８】
PMOS１１２においてゲート電極をP＋多結晶シリコン１０７とすることで、Nウェル１０２とゲート電極の仕事関数の関係からE型PMOSのチャネルは表面チャネルとなるが、表面チャネル型PMOSにおいてはしきい値電圧を例えば−０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００７９】
一方NMOS１１３においては、P＋多結晶シリコン１０７のゲート電極とP型半導体基板１０１の仕事関数の関係からE型NMOSのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従ってしきい値電圧を例えば０．５Ｖ以下の小さな値に設定しても、しきい値制御用アクセプター不純物として拡散係数が大きくイオン注入のプロジェクションレンジも大きいボロンを使用せざるを得ず深い埋込みチャネルとなるN＋多結晶シリコンをゲート電極としたE型PMOSの場合に比べ、サブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。
【００８０】
以上の説明により本発明によるP＋多結晶シリコン単極をゲート電極としたCMOSは、従来のN＋多結晶シリコン単極をゲート電極としたCMOSに比べ、低電圧動作および低消費電力に対し有効な技術であることが理解されよう。
【００８１】
図１にはP−抵抗体１１４およびN−抵抗体１１５の両方を示しているが、それらの抵抗体の特徴と製品に要求される特性とを考慮し工程数やコスト削減の目的でP−抵抗体１１４もしくはN−抵抗体１１５のどちらかしかを搭載しない場合もある。
【００８２】
図２は本発明のCMOS半導体装置の第二の実施例を示す模式的断面図である。P＋多結晶シリコン単極CMOS構造は図１の実施例に示した構造と同じであり、図１に示した実施例と同様な低電圧動作、低消費電力、低コストの効果を有するが、図１に示した実施例との違いは多結晶シリコンからなる抵抗体を比較的高不純物濃度で低抵抗であるP＋抵抗体１１６とN＋抵抗体１１７としている点にある。分圧回路のように比較的高いシート抵抗値で比精度が重要な抵抗回路においては図１の実施例に示したP−抵抗体やN−抵抗体が有効であるが、時定数を決定するためのCR回路のように絶対値精度が重要な抵抗体や温度係数の小さいことが要求される抵抗体においては、不純物濃度を濃くして比較的低抵抗とした方が絶対値精度ならびに温度係数は改善されるためである。
【００８３】
P＋抵抗体１１６とN＋抵抗体１１７の形成は例えば通常のCMOS形成におけるNMOSとPMOSのソースとドレイン形成の際の不純物ドーピングを多結晶シリコンにも同時に行うことにより達成される。この場合P＋抵抗体１１６はボロンないしBF2を不純物とし、濃度は１×１０19atoms／cm3程度以上でシート抵抗値は数百Ω／□から１ｋΩ／□前後のシート抵抗値であり、温度係数は数百ppm／℃から千ppm／℃前後程度となる。N＋抵抗体１１７はリンないし砒素を不純物とし、濃度は１×１０19atoms／cm3程度以上でシート抵抗値は百Ω／□前後から数百Ω／□程度のシート抵抗値であり、温度係数は数百ppm／℃から千ppm／℃前後程度となる。また図２において、N＋抵抗体１１８とP＋抵抗体１１７の両方を示しているが、半導体装置に要求される特性とそれらの抵抗体の特徴を考慮し工程数やコスト削減の目的でどちらかの抵抗体だけで半導体装置を構成してももちろんかまわない。
【００８４】
次に本発明を実製品に適用した場合の具体的な効果を図３を用いて説明する。図３は半導体装置による正型VRの構成概要を示す。VRは基準電圧回路１５０とエラーアンプ１５１とPMOS出力素子１５２と抵抗１５６からなる分圧回路１５７とからなり、入力端子１５３に任意の電圧が入力されても常に一定の電圧を必要とされる電流値とともに出力端子１５５に出力する機能を有する半導体装置である。
【００８５】
近年、特に携帯機器向けのVRには入力電圧の低電圧化、低消費電力化、小入出力電位差でも高電流を出力できること、出力電圧の高精度化、低コスト化、小型化などが市場から要求されている。特に低コスト化と小型化は優先度の高い要求である。以上の要求に対し、本発明の構造、すなわち低コストで低しきい値電圧化が可能なCMOSによりエラーアンプやPMOS出力素子や基準電圧回路を構成し、低コストで高抵抗かつ高精度であるP−抵抗体により分圧回路を構成することにより低電圧動作、低消費電力、出力電圧の高精度化への対応が可能となる。
【００８６】
さらに最も優先度の高い要求である低コスト化、即ちチップサイズの縮小や小型化に対して本発明の構造は極めて多大な効果をもたらすことを具体的に説明する。
【００８７】
VRは数十ｍＡから数百ｍＡの電流を出力するが、それはPMOS出力素子の駆動能力に１００％依存し、製品によってはチップ面積のほぼ半分をPMOS出力素子が占める場合がある。従ってこのPMOS出力素子のサイズを如何に縮小できるかが低コスト化および小型化のキーとなる。
【００８８】
一方、入力電圧の低電圧化の要求と小入出力電位差下で高電流出力の市場要求も強いことは述べたが、これはPMOS出力素子においてゲートに印加される電圧が小さくかつソースとドレイン間電圧が小さい非飽和動作モードにおいて高電流であることを指す。
【００８９】
非飽和動作におけるMOSトランジスターのドレイン電流は
Id＝(μ・Cox・W／L)×{(Vgs−Vth)−１／２・Vds}×Vds    −（１）式
Id：ドレイン電流
μ：移動度
Cox：ゲート絶縁膜容量
W：チャネル幅
L：チャネル長
Vgs：ゲート・ソース間電圧
Vth：しきい値電圧
Vds：ドレイン・ソース間電圧
で表される。
【００９０】
面積を増やさず、VgsやVdsが小さくても十分大きいドレインとするには、（１）式よりチャネル長の縮小並びにVthの低下を行う必要がある。
【００９１】
本発明によるP型単極をゲートとしたCMOS構造は、オフ時のリーク電流を抑制したまましきい値電圧の低電圧化並びにチャネル長の縮小が行なえるため、上記のVRの低コスト化および小型化に対して非常に有効な手段であることが理解されよう。
【００９２】
またVRにおける本発明のP型単極ゲートCMOS構造による利点として基準電圧回路の温度特性が改善されることも挙げられる。以下図面を用いて説明する。
図４は本発明の半導体装置による基準電圧回路の第一の実施例を示す模式的断面図であり、本実施例ではNMOSのE型とD型の直列接続による図６に示す基準電圧回路の例を示している。
【００９３】
N型半導体基板１１８を用い、バックバイアス効果を避けるためE型のNMOS１２５とD型NMOS１２６をそれぞれ別々のP型ウェル1１９中に設けている。
E型NMOS１２５のドレインとゲートであるP＋多結晶シリコンは図には示していないが配線金属により短絡されており、さらにE型NMOS１２５のソースは、本実施例ではGND線を示している低電圧供給端子１２２に結線されている。
【００９４】
D型NMOS１２６のソースとゲートであるP＋多結晶シリコンは図には示していないが配線金属により短絡されており、さらにD型NMOS１２６のドレイン高電圧供給端子１２３に結線されている。
【００９５】
本発明においてゲートはE型NMOS１２５、D型NMOS１２６ともにP＋多結晶シリコンを用いているが、NMOSのゲートとして逆導電型であるP型を用いると、NMOSのしきい値電圧を所定値に設定するためのイオン注入法による所謂チャネルドープをまったく行わない場合、ゲート酸化膜厚やPウェルの濃度にもよるが、しきい値電圧は通常1.0V以上となる。E型NMOSのしきい値電圧としては0.7V程度が使われる場合が多いが、このしきい値電圧に設定するために、P型ゲートを用いたNMOSにおいては、カウンタードーパントであるリンや砒素をチャネルドープ法により半導体中に導入する。このようにするとMOSトランジスターのチャネルは最も濃度の低い部分に形成され、E型NMOS１２５は埋込みチャネルとなる。またD型NMOSのしきい値電圧は通常−0 .3V程度が用いられるが、この場合もこのしきい値電圧に設定するためにカウンタードーパントであるリンや砒素をチャネルドープするためD型NMOS１２６も埋込みチャネルとなる。従ってP型のゲートとすることでE型NMOS、D型NMOS両方のNMOSともに埋込みチャネルとなる。
【００９６】
このようにすると従来法のN型をゲート電極とした場合の構成であったD型NMOSが埋込みチャネルでE型NMOSが表面チャネルの場合に比べ、E型NMOS、D型NMOSともに埋込みチャネルであるため、各々のMOSのしきい値電圧や相互コンダクタンスの温度に対する変化の程度を揃えることができ、結果として基準電圧回路の温度特性をフラットにすることが可能となるのである。
【００９７】
図５は本発明の半導体装置による基準電圧回路の第二の実施例を示す模式的断面図である。
【００９８】
ゲート電極の低抵抗化のために、タングステンシリサイドやモリブデンシリサイドなどの高融点金属シリサイドと多結晶シリコンの積層構造である所謂ポリサイド構造をゲートをしている。
【００９９】
ゲート電極下層の多結晶シリコンをP＋とすることで、図４で説明した内容と同様に温度特性のフラットな基準電圧回路となる。さらにゲート電極が低抵抗となる分、図５に示す実施例の方が高速性の点で高いパフォーマンスの集積回路を実現できる。
【０１００】
本発明は図６に示した基準電圧回路の例のほか、図７示す高電圧供給端子の電位に対し定電圧を出力する基準電圧回路や図８に示す低電圧出力に適した基準電圧回路、さらに図９に示すP型半導体基板を用いる場合にバックバイアス効果を避ける目的のため使われる基準電圧回路に用いても同様な効果が得られる。
【０１０１】
図９に示す回路例においては負荷素子としてE型PMOSが用いられるが、このPMOSのゲート電極をNMOSのゲート電極と同じくP＋型とすることでPMOSは表面チャネルとなり、埋込みチャネル型に比べしきい値を低く設定してもPMOSのリーク電流を抑えることが可能であり、低電圧動作低消費電力である基準電圧回路を提供することが可能となる。付け加えてNMOS、PMOSともにゲートをP＋型とすることで製造が簡便となり、コストを下げられるというメリットもある。
【０１０２】
さらに本発明は図１０および図１１に示すような高電圧供給端子に重畳するノイズの影響を受けず、安定して基準電圧を出力する回路において、E型NMOSおよび２つのD型NMOSのゲート電極をP型とすることによっても同様な効果が得られる。
【０１０３】
以上本発明のP型単極ゲートによる効果をE型NMOS、D型NMOSを用いて説明したが、こと本基準電圧回路に関しては極性を逆にしてN＋型のゲートからなるE型PMOS、D型PMOSを用いて基準電圧回路を構成してもNMOSと同様に温度特性が良好な基準電圧回路が得られる。
【０１０４】
また図４から図１１にはバックバイアス効果を避ける構造や回路を用いて説明を行ったが、E型MOSトランジスター、D型MOSトランジスター両方のバックバイアスを共通としてバックバイアスが印加される構成の基準電圧回路に本発明のP型単極ゲートCMOSを用いても温度特性のフラットである基準電圧回路が実現可能であることは言うまでもない。
【０１０５】
さらに本発明のP＋単極ゲートCMOS構造により、従来のN＋多結晶シリコンゲート構造では、特にそのD型のしきい値電圧のばらつきが大きいため実使用に耐えなかったPMOSのE／D型基準電圧回路も実用可能となる。従ってE／D型による基準電圧回路においてNMOSもしくはPMOSのどちらもが選択が可能であり、回路設計における自由度が増えるという利点も本発明は有している。
【０１０６】
以上VRおよびその要素回路である基準電圧回路における本発明の効果を説明したが、やはり高出力素子を搭載するSWRや低電圧動作、低消費電力、低コスト、小型化などの要求が強いVDにおいても、本発明の適用によりVRと同様に多大な効果が得られることも言及しておく。
【０１０７】
次に本発明による第一の実施例のCMOS半導体装置の製造方法を図面を用いて説明する。
【０１０８】
図１２はP型半導体基板１０１にNウェル１０２を形成した後、いわゆるLOCOS法により素子分離領域であるフィールド絶縁膜１０６を形成し、しきい値制御のためのチャネル領域への不純物ドープをイオン注入法によりNMOS、PMOS各々に選択的に行い、その後ゲート絶縁膜１０５を例えば電気炉中での熱酸化により形成した後、多結晶シリコン１３１を被着した様子を示している。
【０１０９】
本例においてはP型半導体基板を用いたシングルNウェル構造を示しているが、例えばノイズ対策やユーザの要求によりVdd端子を実装のタブと同電位としたい場合など、N型半導体基板を用いPウェルを形成するが、その場合においても本発明による低電圧、低消費電力、低コストであるCMOSの効果は図１２に示すP型半導体基板Nウェル方式と同様に得られる。
【０１１０】
またNMOSとPM OSの寄生容量や最小Ｌ長のバランスを考慮し、両MOSとも同程度の濃度の半導体中に形成したい場合、すなわちツインウェル方式を用いる場合があるが、この場合においてもスターティングマテリアルである半導体基板の導電型、つまりP型半導体基板、N型半導体基板を問わず本発明による低電圧動作、低消費電力、低コストであるCMOSの効果はやはり同様に得られる。
【０１１１】
また図１２において素子分離はLOCOS法を示しているが、分離領域の縮小の目的で図示はしていないがShallow  Trench  Isolation(STI)を用いても本発明による低電圧、低消費電力、低コストであるCMOSの効果はやはり同様に得られる。LOCOS法とSTIの使い分けは一般的には最大動作電圧に依存する。最大動作電圧が数Vの場合にはSTIが面積的に有利であるが、それ以上の動作電圧の場合LOCOS法が工程の簡便さの観点から有利である。
【０１１２】
しきい値制御のためのチャネル領域への不純物ドープは前述したようにイオン注入法により行うが、ゲート電極の導電型がP＋多結晶シリコンであるため、E型NMOS、D型NMOSの両NMOSタイプに対してドーパントとしてドナーであるリンないし砒素を用いる。前述したように低しきい値化にはできるだけ表面チャネル型に近づけておきたいため、拡散係数の大きい砒素が有利である。E型PMOSの場合も同様にドナーを用いるが、D型PMOSにはアクセプターであるボロンないしBF2を用いる。D型PMOSにおいてもしきい値性御性の観点からチャネルはできるだけ表面に近づけておきたいため、イオン注入後の不純物プロファイルを浅く保てるBF2を通常は用いる。ドーズ量は所望とするしきい値の値によるが通常は１０11atoms／cm2から１０12atoms／cm2の範囲である。
【０１１３】
多結晶シリコンは通常減圧での化学気相成長法(Chemical  Vapor  Deposition、以後CVDと表記)によりシランガスを分解することで酸化膜上に成膜される。膜厚はゲート電極や配線の低抵抗化の点で厚い方が有利であるが、前述したように同一層で抵抗体も形成するため薄い方が高抵抗化の点において有利ではある。多結晶シリコンのパターニングにおけるスループットおよび下地ゲート酸化膜とのエッチング選択比なども考慮して通常は２０００Åから６０００Åの間の膜厚とする。
【０１１４】
次に図１３に示すようにフォトリソグラフィー法により後にN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングし、ドナー不純物であるリンないし砒素をイオン注入法により多結晶シリコン中に選択的に導入する。
【０１１５】
後述するように後の工程において多結晶シリコン全面に低濃度のアクセプタードーパントのイオン注入を行う場合があるが、本工程では後にそれを行っても導電型がN型であるようにドーズ量を設定しておく。通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。抵抗による分圧回路における消費電流を少なくともμA以下にするためにはこの程度のシート抵抗値に設定しておく必要がある。
【０１１６】
また回路や製品によってはN型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図１３に示した工程は省略される。
【０１１７】
次にフォトレジストを剥離した後、図１４に示すようにフォトリソグラフィー法により後にP＋型ゲート電極および配線となる部分を開口するようにフォトレジスト１３２をパターニングし、アクセプター不純物であるBF2をイオン注入法により多結晶シリコン中に選択的に導入する。
【０１１８】
ゲート電極および配線はできるだけ低抵抗化しておきたいため、濃度としては１×１０19atoms／cm3以上、ドーズ量としてはは１×１０15atoms／cm2以上の条件でイオン注入する。
【０１１９】
また図示はしないが図１４に示すP＋多結晶シリコン領域を形成する工程は、図１３の工程後にフォトレジストを剥離してCVD法により酸化膜を多結晶シリコン上に形成し、熱処理後フォトリソグラフィー法とHF溶液によるウェットエッチングによりP＋型ゲート電極および配線となる部分を開口するように酸化膜をパターニングし、フォトレジストを剥離したのち電気炉中においてプリデポとドライブインを行う、もしくは分子層ドーピング後に熱処理を行い酸化膜を除去することによっても形成できる。この場合は図１４に示したフォトレジストをマスクとしたイオン注入によるP＋多結晶シリコン領域の形成に比べ、酸化膜の形成とエッチング処理が必要であるため工程数の点において不利であるが、イオン注入法に比べアクセプター濃度を格段に大きくすることが可能であるため低抵抗化の点において有利である。通常は濃度の制御性と簡便さからフォトリソグラフィー法とイオン注入による形成を採用する。
【０１２０】
次にフォトレジスト１３２を剥離した後、図１５に示すようにP型抵抗体領域を形成すべくアクセプター不純物であるボロンないしBF2をイオン注入法により多結晶シリコン中に導入する。
【０１２１】
ドーズ量は通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N型抵抗と同様に、抵抗による分圧回路における消費電流を少なくともμA以下にするためにこの程度のシート抵抗値に設定しておく。
【０１２２】
またやはりN型抵抗体同様、回路や製品によってはP型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図１５に示した工程は省略される。
図１３から図１５に示す工程により多結晶シリコン中にN型抵抗体領域、P型抵抗体領域、P+領域を形成したがこれらの工程順は必ずしもこの順番どおりでなくてもかまわない。図１３から図１５に示す工程を任意の順に行うことで上記に示す3つの領域は同じように形成される。
【０１２３】
次に図１６に示すように多結晶シリコン上に第一の絶縁膜１３４をCVD法により形成し、場合によっては雰囲気を窒素やアルゴンなどの不活性ガスとした電気炉中で熱処理を行う。
【０１２４】
第一の絶縁膜は後にセルフアラインによりNMOSのソース、ドレインを形成する際にP＋ゲート電極中にドナードーパントが入るのを防ぐマスクとするため設ける。マスクとして機能するためにはNMOSのソース、ドレインを形成する際のイオン注入の加速エネルギーは１００Kev未満であるためイオンの最大飛程を考慮しても膜厚として１０００Åから２０００Åであれば十分阻止することができる。材質は酸化膜もしくは窒化膜が用いられる。後述するが後の工程において抵抗体上の第一の絶縁膜を剥離する必要があるが、工程の簡便性や抵抗体に与える損傷の点において、HF溶液によるウェットエッチングが可能な酸化膜が用いられる場合が多い。
【０１２５】
次に図１７に示すようにフォトリソグラフィー法とエッチングにより第一の絶縁膜と多結晶シリコンをパターニングしてゲート電極、配線、抵抗体を形成する。
【０１２６】
この形成は、フォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして第一の絶縁膜をエッチングし次にフォトレジストを残したまま多結晶シリコンをエッチングしその後フォトレジストを除去する方法と、やはりフォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして第一の絶縁膜をエッチングし次にフォトレジストを剥離した後第一の絶縁膜をマスクとして多結晶シリコンをエッチングする２種類の方法によって行われる。
【０１２７】
ゲート電極や抵抗体の加工は精度が求められるため異方性ドライエッチを採用するが、異方性エッチはエッチング中のフォトレジストとの生成物による側壁防御膜効果により達成されるため、通常はフォトレジストを残したまま多結晶シリコンをドライエッチングする。
【０１２８】
第一の絶縁膜が酸化膜の場合、ウェット、ドライどちらのエッチングによっても加工は可能であるが精度の点においてドライエッチングの方が有利である。また第一の絶縁膜が窒化膜の場合、フォトレジストをマスクとするパターニングは適当なウェットエッチャントがないためドライエッチに限定される。ただし窒化膜の場合、ドライエッチングによるエッチレートが多結晶シリコンのエッチレートと同程度であるため同一エッチャーにて連続してエッチングができるという利点をもつ。
【０１２９】
次に図１８に示すようにフォトリソグラフィー法によりフォトレジスト１３２を抵抗体以外のゲート電極や配線領域をカバーするようにパターニングし、エッチングにより抵抗体上の第一の絶縁膜を除去する。
【０１３０】
この場合抵抗体にエッチングによる損傷を与えたくないため、純粋に化学反応によりエッチングが進行するウェットエッチングが望ましい。従って第一の絶縁膜１３４の材質としては前述したが、HF溶液によりウェットエッチングが可能な酸化膜が適当である。レジストをマスク材として採用できる適当なウェットエッチャントがない窒化膜はこの点において不利である。ただし第一の絶縁膜が酸化膜の場合フィールド絶縁膜は酸化膜である場合が多いため、本工程におけるフィールド絶縁膜の膜減りに注意する必要がある。
【０１３１】
次にフォトレジスト１３２を剥離した後、図１９に示すようにフォトリソグラフィー法によりNMOSとN型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを高濃度にイオン注入法によりP型基板およびN型抵抗体中に導入しNMOSのソース、ドレインであるN＋領域１０３とN＋多結晶シリコン領域１０９を形成する。
【０１３２】
不純物としては通常は浅いソース、ドレインが得られる拡散係数の小さい砒素を用い、できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０１３３】
またこの場合NMOSのゲート電極上には第一の絶縁膜が置かれているため、NMOSのP＋ゲート電極にドナーが入ることはなく、仕事関数や抵抗値の変化には至らない。
【０１３４】
次にフォトレジストを剥離した後、必要に応じて不純物活性化の熱処理を施した後、図２０に示すようにフォトリソグラフィー法によりPMOSとP型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、例えばBF2もしくはボロンなどのアクセプターを高濃度にイオン注入法によりNウェルおよびP型抵抗体中に導入しPMOSのソース、ドレインであるP＋領域１０４とP＋多結晶シリコン領域１０８を形成する。
【０１３５】
NMOS同様できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０１３６】
次にフォトレジストを剥離した後、図２１に示すようにCVD法により中間絶縁膜１３５を被着した後、熱処理を行い中間絶縁膜を平坦化する。
【０１３７】
中間絶縁膜は下層がNSG(Nondoped  Silicate  Glass)膜もしくは窒化膜であり、上層がPSG(Phosphorus  Silicate  Glass)膜もしくはBPSG(Boron  Phosphorus  Silicate  Glass)膜である2層構造となっている。PSGないしBPSGは熱処理によるグラスフロー平坦化を効果的とするために用いられる。また下層のNSGもしくは窒化膜はPSGないしBPSGから多結晶シリコン抵抗体に不純物が熱処理中に拡散して抵抗値に影響を及ぼすことを防ぐために設けられる。下層膜の膜厚は１０００Å以上あれば十分な拡散阻止能力を有する。
【０１３８】
多結晶シリコン中に高濃度のアクセプター不純物を導入した後から図２１に示す平坦化の熱処理までのサーマルバジットは、P＋ゲート電極からチャネル領域にアクセプター不純物であるボロンが拡散しないよう制限される。ゲート絶縁膜の膜厚にもよるが目安としては電気炉においては８００℃から９００℃の範囲で数十分程度であり、RTA(Rapid  Thermal  Annealing)では１０００℃から１１００℃の範囲で数十秒程度である。
【０１３９】
以降は通常のCMOS工程に同じくコンタクト孔を形成し、配線金属を形成する。
【０１４０】
以上説明してきたように図１２から図２１の工程を経ることにより、図１に示す本発明の第一の実施例のCMOS半導体装置の構造が得られる。
【０１４１】
また図２に示す本発明の第二の実施例のCMOS半導体装置は、図１２から図２１の工程において図１９および図２０に示したソースとドレインへの不純物導入工程の際にN＋抵抗体であれば抵抗体領域全域にNMOSのソース、ドレインと同濃度の不純物を、P＋抵抗体はやはり抵抗体領域全域にPMOSのソース、ドレインと同濃度の不純物を同時に導入することによって得られ、何らかの工程の追加は必要としない。
【０１４２】
図２２は本発明のCMOS半導体装置の第三の実施例を示す模式的断面図である。図１および図２に示す本発明によるCMOS半導体装置との違いは、ゲート電極が高融点金属シリサイド１２７とP＋型の多結晶シリコン１０７の積層である所謂ポリサイド構造である点と、フィールド絶縁膜１０６上に形成されている抵抗体がゲート電極下層に用いられている多結晶シリコンよりさらに薄膜である多結晶シリコンによる薄膜P−抵抗体１３８と薄膜N−抵抗体１３９である点である。
【０１４３】
ゲート電極および配線は高速化の観点から可能な限り低抵抗としたいため濃度が１×１０19atoms／cm3以上のボロンまたはBF2などのアクセプター不純物を含むP＋型多結晶シリコン１０７上に高融点金属シリサイド１２７を配したポリサイド構造としてある。シート抵抗値は多結晶シリコン単層の場合の数十Ω／□に比べ、数Ω／□から十Ω／□程度と低抵抗化できる。
【０１４４】
抵抗体１３８、１３９は、シート抵抗値を高く設定してもその絶対値および抵抗比精度を十分確保できるよう薄膜化した多結晶シリコンにより形成されている。
【０１４５】
以上説明したゲート電極構造と抵抗体の薄膜化以外は図１および図２に示す本発明の根幹であるP＋ゲート電極CMOS半導体装置と同じ構造であり、低電圧動作および低消費電力に対する効果は同じである。
【０１４６】
次に本発明による第三の実施例のCMOS半導体装置の製造方法を図面を用いて説明する。
【０１４７】
図２３は図１２で示した工程と同様にP型半導体基板１０１にNウェル１０２を形成した後、素子分離領域であるフィールド絶縁膜１０６を形成し、しきい値制御のためのチャネル領域への不純物ドープをイオン注入法によりNMOS、PMO S各々に選択的に行い、その後ゲート絶縁膜を形成した後、第一の多結晶シリコン１３１を被着した様子を示している。
【０１４８】
多結晶シリコン１３１はポリサイドゲート電極の下層であるため、ゲート電極を多結晶シリコン単層から形成する場合に比べ薄膜化しておく必要がある。
【０１４９】
多結晶シリコン１３１の膜厚は、薄い場合後述するように多結晶シリコン上に形成する高融点金属シリサイド被着時に半導体基板やゲート絶縁膜に損傷を与える場合があるためある程度の厚さが必要である。ポリサイドのパターニングにおけるスループットおよび下地ゲート酸化膜とのエッチング選択比なども考慮して通常は１０００Åから４０００Åの間の膜厚とする。
【０１５０】
次に図２４に示すようにアクセプター不純物であるBF2をイオン注入法により第一の多結晶シリコン１３１中に導入しP＋多結晶シリコン１３１とする。
【０１５１】
ゲート電極はゲート電極側への空乏化を防ぐため、濃度としては１×１０19atoms／cm3以上、ドーズ量としては１×１０15atoms／cm2以上の条件でイオン注入する。
【０１５２】
また第一の多結晶シリコン１３１中へのアクセプター不純物の導入は、電気炉中においてプリデポとドライブインを行う方法もしくは分子層ドーピング後に熱処理を行う工程よっても形成できる。
【０１５３】
これらの方法はイオン注入法に比べアクセプター濃度を格段に大きくすることが可能であるため空乏化の点において有利であるが、濃度の制御性が悪く、高濃度に不純物が導入された場合これ以降の工程での熱処理によりアクセプター不純物であるボロンがゲート電極からゲート絶縁膜を通りチャネル中に拡散してしきい値電圧の変動をもたらす場合があるので、イオン注入による形成の方が無難である。
【０１５４】
またさらに工程を簡便とするために図２３で説明した第一の多結晶シリコン１３１形成と同時にアクセプター不純物導入を行うDoped−CVD法によっても図２４までに説明した構造と同様な構造が得られる。この場合にも低抵抗化しておきたいため不純物濃度としては１×１０19atoms／cm3以上とする。
【０１５５】
次に図２５に示すようにP＋多結晶シリコン１３３上にスパッタ法ないしはCVD法により高融点金属シリサイド１２７を被着し、さらにCVD法により絶縁膜１３４を高融点金属シリサイド上に被着する。
高融点金属シリサイドとしてはモリブデンシリサイドもしくはタングステンシリサイドもしくはチタンシリサイドもしくはプラチナシリサイドが用いられ膜厚は５００Åから２５００Åの範囲である。形成法としてはダメージの心配はあるが高融点金属シリサイドと多結晶シリコンの密着性の観点から通常はスパッタ法を用いる。高融点金属シリサイドによりゲート電極および配線のシート抵抗は数Ω／□から１０Ω／□程度と、多結晶シリコン単層からなるゲート電極や配線のシート抵抗値の数十Ω／□程度に比べ各段にシート抵抗値を下げることが可能となり半導体製品の機能が向上する。
【０１５６】
絶縁膜１３４は図１６において説明した理由に同じく、ゲート電極中にドナードーパントが入るのを防ぐマスクとするため設ける。材質としては酸化膜ないしは窒化膜であり膜厚は１０００Åから２０００Åである。必要に応じ絶縁膜１３４被着後９００℃程度で３０分前後の熱処理を行う。
【０１５７】
次に図２６に示すようにフォトリソグラフィー法とエッチングにより絶縁膜１３４と高融点金属シリサイド１２７とP＋多結晶シリコン１３３をパターニングしてゲート電極と配線を形成する。
【０１５８】
この形成は、フォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして絶縁膜１３４をエッチングし次にフォトレジストを残したまま高融点金属シリサイド１２７とP＋多結晶シリコン１３３をエッチングしその後フォトレジストを除去する方法と、やはりフォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして絶縁膜１３４をエッチングし次にフォトレジストを剥離した後絶縁膜１３４をマスクとして高融点金属シリサイド１２７とP＋多結晶シリコン１３３をエッチングする２種類の方法によって行われる。
【０１５９】
ゲート電極や抵抗体の加工は精度が求められるため異方性ドライエッチを採用するが、異方性エッチはエッチング中のフォトレジストとの生成物による側壁防御膜効果により達成されるため、通常はフォトレジストを残したまま絶縁膜と高融点金属シリサイドと多結晶シリコンをドライエッチングする。
【０１６０】
複数種の材質からなる多層膜のエッチングは上層のエッチング終了を終点検出機構により検出し、材質に応じたガスや必要に応じエッチャーそのものを変更することにより遂行される。
【０１６１】
次に図２７に示すように絶縁膜１３７を形成した後、薄膜多結晶シリコン１３６を被着する。
【０１６２】
絶縁膜は例えば熱酸化法による膜厚が数百Å程度の酸化膜もしくはCVD法によるやはり膜厚が数百Å程度の酸化膜である。
【０１６３】
薄膜多結晶シリコン１３６はゲート電極や配線に用いられる多結晶シリコン膜同様CVD法により成膜されるが、膜厚が５００Åから２０００Åとゲート電極や配線に用いられる多結晶シリコンに比べ薄いため成膜温度を低温化して行う場合がある。また本工程での成膜をスパッタ法により行う場合もある。
【０１６４】
ゲート電極や配線に用いられる多結晶シリコンに比べ、より薄膜である多結晶シリコンを用いて抵抗体を形成することで、抵抗体のシート抵抗値を数ｋΩ／□から数十ｋΩ／□程度に高く設定してもその抵抗値精度を十分確保することが可能となる。
【０１６５】
次に図２８に示すようにフォトリソグラフィー法により後にN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングし、ドナー不純物であるリンないし砒素をイオン注入法により薄膜多結晶シリコン１３６中に選択的に導入する。
【０１６６】
後述するように後の工程において薄膜多結晶シリコン全面に低濃度のアクセプタードーパントのイオン注入を行う場合があるが、ここでは後にそれを行っても導電型がN型でかつ一定範囲内の濃度であるようにドーズ量を設定しておく。通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。抵抗による分圧回路における消費電流を少なくともμA以下にするためにはこの程度のシート抵抗値に設定しておく必要がある。
【０１６７】
また回路や製品によってはN型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図２８に示した工程は省略される。
【０１６８】
次にフォトレジスト１３２を剥離した後、図２９に示すようにP型抵抗体領域を形成すべくアクセプター不純物であるボロンないしBF2をイオン注入法により薄膜多結晶シリコン１３６中全域に導入する。
【０１６９】
ドーズ量は通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N型抵抗と同様に、抵抗による分圧回路における消費電流を少なくともμA以下にするためにこの程度のシート抵抗値に設定しておく。
【０１７０】
またやはりＮ型抵抗体同様、回路や製品によってはP型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図２９に示した工程は省略される。
図２８から図２９に示す工程により薄膜多結晶シリコン中にN型抵抗体領域、P型抵抗体領域を形成したがこれらの工程順は必ずしもこの順番どおりでなくてもかまわない。図２８と図２９に示す工程を入れ替えてもN型抵抗体領域とP型抵抗体領域は同じように形成される。
【０１７１】
次に図３０に示すようにフォトリソグラフィー法とエッチングにより第二の多結晶シリコンをパターニングして抵抗体を形成する。
抵抗体の加工は精度が求められるため異方性ドライエッチング法により行われる。
【０１７２】
次にフォトレジスト１３２を剥離した後、図３１に示すようにフォトリソグラフィー法によりNMOSとN型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを高濃度にイオン注入法によりP型基板およびN型抵抗体中に導入しNMOSのソース、ドレインであるN＋領域１０３とN＋多結晶シリコン領域１０９を形成する。
【０１７３】
不純物としては通常は浅いソース、ドレインが得られる拡散係数の小さい砒素を用い、できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
またこの場合NMOSのゲート電極上には絶縁膜１３４と絶縁膜１３７が設けられているため、NMOSのゲート電極にドナーが入ることはなく、仕事関数や抵抗値の変化には至らない。
【０１７４】
さらに図示はしていないが温度係数の改善などの目的で本工程により薄膜多結晶シリコンによるＮ型の抵抗体領域の全域が高濃度であるN＋抵抗体を形成することも可能である。
【０１７５】
次にフォトレジストを剥離した後、必要に応じて不純物活性化の熱処理を施した後、図３２に示すようにフォトリソグラフィー法によりP MOSとP型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、例えばBF2もしくはボロンなどのアクセプターを高濃度にイオン注入法によりＮウェルおよびP型抵抗体中に導入しPMOSのソース、ドレインであるP＋領域１０４とP＋多結晶シリコン領域１０８を形成する。
【０１７６】
NMOS同様できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０１７７】
また本工程においても図３１において説明したようにP型抵抗体領域の全域が高濃度であるP＋抵抗体を形成することも可能である。
【０１７８】
以上の工程の後図２１に示した工程と同様に中間絶縁膜１３５を形成し図２２に示す本発明の第三の実施例のCMOS半導体装置の構造が得られる。
【０１７９】
次に本発明の第三の実施例のCMOS半導体装置の第二の製造方法の実施例を説明する。
【０１８０】
図３３は前述した図２３から図２４までの工程を行った後、コバルトもしくはチタンなどの高融点金属１４０をP＋多結晶シリコン１３３上にスパッタ法により被着する。
【０１８１】
コバルト、チタンともに膜厚は１００Åから５００Åの範囲であり、コバルトの場合にはチタンもしくはチタンナイトライドを数十Åから数百Å積層する場合もある。
【０１８２】
次に例えばRTP（Rapid  Thermal  Process）により６００℃から７５０℃程度の温度で数十秒から１分間程度の熱処理を行い、多結晶シリコン１３１と接している部分の高融点金属をシリサイド化し、その後７００℃から９００℃程度の温度で数十秒RTP処理を行う。その様子を図３４に示す。
【０１８３】
以降は図２５から図３２まで説明した製造方法と同様な工程を経ることにより、図２２に示す第三の実施例のCMOS半導体装置の構造が得られる。
【０１８４】
図３５は本発明のCMOS半導体装置の第四の実施例を示す模式的断面図である。
【０１８５】
P型半導体基板１０１に形成されたゲート電極がP＋型の多結晶シリコン１０７でありソースとドレインが電界緩和を目的としたN−拡散層１４２を有するLDD(Lightly  Doped  Drain)構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはりP＋型の多結晶シリコン１０７であるLDD構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６上に形成されているゲート電極と同一層の多結晶シリコンからなるP−抵抗体１１４およびN−抵抗体１１５とから構成されている。
【０１８６】
図３５に示す構造はMOSの構造がLDDであるためゲート長の微細化や信頼性の向上において有利な構造となっているが、それ以外は図１、図２、図２２に示した本発明の根幹であるP＋ゲート電極CMOS半導体装置と同じ構成であり、低電圧動作および低消費電力に対する効果は同じである。
【０１８７】
次に本発明によるCMOS半導体装置の第四の実施例の構造の製造方法を図面を用いて説明する。
【０１８８】
図１２から図１７に示した工程と同様な工程を行いゲート電極、配線、抵抗体領域形成を行うが、本実施例においては多結晶シリコン上の絶縁膜１３４として下層がシリコン酸化膜、上層がシリコン窒化膜の積層構造とする。
【０１８９】
シリコン酸化膜は多結晶シリコンの熱酸化ないしはCVD法により形成し、シリコン窒化膜はCVD法により形成する。絶縁膜１３４の総膜厚は１０００Åから３０００Åであるが、この総膜厚および酸化膜と窒化膜各々の膜厚は後述するNMOSのソースとドレイン形成の際にP＋ゲート電極中にドナードーパントが入るのを防ぐマスクとして働き、かつサイドスペーサー形成の際に絶縁膜１３４下層の酸化膜が露出しないような膜厚に設定する。例えばシリコン窒化膜が２０００Åでシリコン酸化膜を１０００Åとする。
【０１９０】
絶縁膜１３４の下層がCVD法による酸化膜場合、緻密化のため絶縁膜１３４を形成した後に熱処理を行う場合もある。
【０１９１】
ゲート電極や抵抗体パターン形成の際、酸化膜と窒化膜の積層である絶縁膜１３４のエッチングはエッチング時に終点検出を行ない窒化膜と酸化膜でガスを変えることにより遂行される。また必要に応じてガスを変更するだけではなくエッチャーそのものを変更することによりさらに確実に遂行される。続く多結晶シリコンのエッチングも同様に適切なガス、エッチャーを選択することによりエッチングを遂行する。
【０１９２】
以上の工程の後、図３６に示すようにフォトリソグラフィー法によりNMOSを開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを低濃度にイオン注入法によりP型基板中に導入しNMOSの低濃度のソース、ドレインであるN−領域１４２を形成する。
【０１９３】
不純物濃度は半導体製品の動作電圧にもよるが、通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【０１９４】
次にフォトレジストを除去したのち、図３７に示すようにフォトリソグラフィー法によりPMOSを開口するようにフォトレジスト１３２をパターニングした後、ボロンないしBF2などのアクセプターを低濃度にイオン注入法によりNウェル中に導入しPMOSの低濃度のソース、ドレインであるP−領域１４３を形成する。
【０１９５】
不純物濃度はNMOS同様、通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18ato ms／cm3のオーダーである。
【０１９６】
次にフォトレジストを除去したのち、図３８に示すように後にサイドスペーサーとなる絶縁膜１４４をCVD法により半導体基板上に形成する。この場合の絶縁膜としては多結晶シリコン上の絶縁膜１３４を残すようにサイドスペーサーを形成する必要があるため、絶縁膜１３４の上層であるシリコン窒化膜に対しエッチング選択比が取れるシリコン酸化膜を用いる。絶縁膜１４４の膜厚は必要とする電界緩和の程度にもよるが通常２０００Åから６０００Å程度である。絶縁膜１４４被着後に酸化膜の緻密化などの理由により熱処理を行う場合もある。
【０１９７】
次に図３９に示すように異方性ドライエッチングにより絶縁膜１４４をエッチングすることにより、ゲート電極である多結晶シリコンの側壁および図示はしていないが配線や抵抗体の側壁にサイドスペーサー１４１を形成する。サイドスペーサー１４１の幅は絶縁膜１４４の膜厚はエッチングの条件にもよるが一般的には０．２μmから０．５μmである。
【０１９８】
サイドスペーサー１４１形成の際、絶縁膜１４４はシリコン酸化膜であり、多結晶シリコン上の絶縁膜１３４の上層はシリコン窒化膜であるため異方性ドライエッチングの際に選択比を十分大きく取ることができ、多結晶シリコンはエッチング中に露出せずに済む。
【０１９９】
本実施例においては多結晶シリコン上の絶縁膜１３４の上層をシリコン窒化膜とし、スペーサー用の絶縁膜１４４をシリコン酸化膜とした場合を示したが、絶縁膜１３４をシリコン酸化膜としスペーサー用の絶縁膜１４４をシリコン窒化膜としても同じ構造とすることが可能である。
【０２００】
次に図４０に示すようにフォトリソグラフィー法によりフォトレジスト１３２を抵抗体以外のゲート電極や配線領域をカバーするようにパターニングし、エッチングにより抵抗体上の絶縁膜１３４を除去する。
【０２０１】
この場合抵抗体にエッチングによる損傷を与えたくないため、本実施例においては絶縁膜１３４上層のシリコン窒化膜はドライエッチングにより除去し、直接抵抗体に接触している下層のシリコン酸化膜は純粋に化学反応によりエッチングが進行するウェットエッチングにより除去する。
【０２０２】
次にフォトレジスト１３２を剥離した後、図４１に示すようにフォトリソグラフィー法によりNMOSとN型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを高濃度にイオン注入法によりP型基板およびN型抵抗体中に導入しNMOSのソース、ドレインであるN＋領域１０３とN＋多結晶シリコン領域１０９を形成する。
【０２０３】
不純物としては通常は浅いソース、ドレインが得られる拡散係数の小さい砒素を用い、できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０２０４】
またこの場合NMOSのゲート電極上には絶縁膜が置かれているため、NMOSのP＋ゲート電極にドナーが入ることはなく、仕事関数や抵抗値の変化には至らない。さらにサイドスペーサーが設けられている領域の下にもドナーは入らずドレイン端を低電界とすることができる。
【０２０５】
さらに図示はしていないが温度係数の改善などの目的で本工程によりN型の抵抗体領域全域が高濃度である多結晶シリコンによるN＋抵抗体を形成することも可能である。
【０２０６】
次にフォトレジストを剥離した後、必要に応じて不純物活性化の熱処理を施した後、図４２に示すようにフォトリソグラフィー法によりPMOSとP型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、例えばBF2もしくはボロンなどのアクセプターを高濃度にイオン注入法によりNウェルおよびP型抵抗体中に導入しPMOSのソース、ドレインであるP＋領域１０４とP＋多結晶シリコン領域１０８を形成する。
【０２０７】
NMOS同様できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０２０８】
また本工程によりN＋抵抗体と同様にP型抵抗体領域の全域を高濃度としP＋抵抗体を形成することも可能である。
【０２０９】
以降は図２１に示す工程と同様に中間絶縁膜を形成する。
【０２１０】
以上説明してきたように図３６から図４３の工程を経ることにより、図３５に示す本発明による第四の実施例のCMOS半導体構造が得られる。
【０２１１】
次に本発明の第四の実施例のCMOS半導体装置の製造方法の第二の実施例を説明する。
【０２１２】
図１２から図１７に示した工程と同様な工程を行いゲート電極、配線、抵抗体領域形成を行うが、本実施例においては図１３と図１５に示す多結晶シリコン抵抗体への不純物導入は行わないでおく。
【０２１３】
以上の工程の後図４０に示す工程と同様な工程を行い抵抗体上の絶縁膜１３４を除去しておく。
【０２１４】
次に図４３に示すようにNMOSとN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングしてリンもしくは砒素などのドナーを低濃度にイオン注入法によりP型半導体基板および多結晶シリコン中に導入し、NMOSの低濃度のソース、ドレインであるN−領域１４２とN型抵抗体となるN−多結晶シリコン１１１を同時形成する。
【０２１５】
前述した実施例においてはNMOSの低濃度LDDソース、ドレイン領域とN型多結晶シリコン抵抗体は異なる工程により形成していたが、これらの不純物濃度は比較的近いため製品の仕様によってはこのように同時形成が可能であり、コストおよび工期の削減が可能となる。
【０２１６】
フォトレジストを除去した後、図４４に示すようにやはり図４３と同様にPMOSとP型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングしてボロンもしくはBF2などのアクセプターを低濃度にイオン注入法によりNウェルおよび多結晶シリコン中に導入し、PMOSの低濃度のソース、ドレインであるP−領域１４３とP型抵抗体となるP−多結晶シリコン１１０を同時形成する。図４３において説明した理由に同じくコストおよび工期の削減が可能となる。
【０２１７】
以降の工程は図３８から図４２に示した製造方法と同じ工程を行い図３５に示す本発明の第四の実施例のCMOS半導体装置構造を得る。以上に示した本発明の別の製造方法によればマスク工程を削減することが可能であり、コストや工期の面で有利である。
【０２１８】
ただし留意点としてサイドスペーサー形成の際に抵抗体上に絶縁膜がない状態で異方性ドライエッチングを行うため、抵抗体がドライエッチング中にプラズマに曝されその際の損傷などにより抵抗値が変動する場合があることが挙げられる。
【０２１９】
図４５は本発明のCMOS半導体装置の第五の実施例を示す模式的断面図である。P型半導体基板１０１に形成されたゲート電極がP＋型の第一の多結晶シリコン１０７でありソースとドレインが電界緩和を目的としたLDD構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはりP＋型の第一の多結晶シリコン１０７であるLDD構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６上に形成されている薄膜多結晶シリコンからなる薄膜P−抵抗体１３８および薄膜N−抵抗体１３９とから構成されている。
【０２２０】
MOS構造にLDD構造を採用する理由は図３５に示す第四の実施例のCMOS半導体装置に同じであり、抵抗体として薄膜多結晶シリコンを採用する理由は図２２に示す第三の実施例に同じであるが、本発明の根幹であるCMOS構造はP＋ゲート電極であることから、低電圧動作および低消費電力に対する効果は前述までの実施例と同じである。
【０２２１】
次に本発明による第五の実施例のCMOS半導体装置の製造方法を図面を用いて説明する。
【０２２２】
図２３から図２４に示した工程と同様な工程を行いP＋多結晶シリコンゲート１３３の形成を行う。P＋多結晶シリコンの膜厚はゲート電極が多結晶シリコン単層であるため２０００Åから６０００Åである。
【０２２３】
次に図４６に示すように多結晶シリコン上に絶縁膜１３４を設ける。この絶縁膜は第四の実施例のCMOS半導体装置の製造方法の場合と同様に、下層がシリコン酸化膜、上層がシリコン窒化膜の積層構造であり、絶縁膜１３４の総膜厚は１０００Åから３０００Åである。
【０２２４】
次に図４７に示すようにフォトリソグラフィー法と異方性ドライエッチングにより絶縁膜１３４とP＋多結晶シリコンをパターニングしてゲート電極と配線を形成する。
【０２２５】
この形成は、フォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして絶縁膜をエッチングし次にフォトレジストを残したまま多結晶シリコンをエッチングしその後フォトレジストを除去する方法と、やはりフォトリソグラフィー法によりフォトレジストをパターニングした後フォトレジストをマスクとして絶縁膜をエッチングし次にフォトレジストを剥離した後の絶縁膜をマスクとして多結晶シリコンをエッチングする２種類の方法によって行われる。
【０２２６】
次に図４８に示すようにフォトリソグラフィー法によりNMOSを開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを低濃度にイオン注入法によりP型基板中に導入しNMOSの低濃度のソース、ドレインであるN−領域１４２を形成する。
【０２２７】
不純物濃度は半導体製品の動作電圧にもよるが、通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【０２２８】
次にフォトレジストを除去したのち、図４９に示すようにフォトリソグラフィー法によりPMOSを開口するようにフォトレジスト１３２をパターニングした後、ボロンないしBF2などのアクセプターを低濃度にイオン注入法によりNウェル中に導入しPMOSの低濃度のソース、ドレインであるP−領域１４３を形成する。
【０２２９】
不純物濃度はNMOS同様、通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【０２３０】
次にフォトレジストを除去したのち、図５０に示すように後にサイドスペーサーとなる絶縁膜１４４をCVD法により半導体基板上に形成する。この場合の絶縁膜１４４としては多結晶シリコン上の絶縁膜１３４を残すようにサイドスペーサーを形成する必要があるため、絶縁膜１３４の上層であるシリコン窒化膜に対しエッチング選択比が取れるシリコン酸化膜を用いる。絶縁膜１４４の膜厚は必要とする電界緩和の程度にもよるが通常２０００Åから６０００Å程度である。絶縁膜１４４被着後に酸化膜の緻密化などの理由により熱処理を行う場合もある。
【０２３１】
次に図５１に示すように異方性ドライエッチングにより絶縁膜１４４をエッチングすることにより、ゲート電極や配線である多結晶シリコンの側壁にサイドスペーサー１４１を形成する。このとき絶縁膜１４４はシリコン酸化膜であり、多結晶シリコン上の絶縁膜１３４の上層はシリコン窒化膜であるため異方性ドライエッチングの際に選択比を十分大きく取ることができ、多結晶シリコン上の絶縁膜はエッチング中に除去されずに残る。
【０２３２】
次に図５２に示すようには薄膜多結晶シリコン１３６を被着する。
【０２３３】
薄膜多結晶シリコンはゲートや配線となる多結晶シリコン同様CVD法により成膜されるが、膜厚が５００Åから２０００Åと薄いため成膜温度を低温化して行う場合が多い。またスパッタ法により成膜を行う場合もある。
【０２３４】
薄膜多結晶シリコンにより抵抗体を形成することで、抵抗体のシート抵抗値を数ｋΩ／□から数十ｋΩ／□程度に高く設定してもその抵抗値精度を十分確保することが可能となる。
【０２３５】
次に図５３に示すようにフォトリソグラフィー法により後にN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングし、ドナー不純物であるリンないし砒素をイオン注入法により薄膜多結晶シリコン１３６中に選択的に導入する。
【０２３６】
後述するように後の工程において薄膜多結晶シリコン全面に低濃度のアクセプタードーパントのイオン注入を行う場合があるが、ここでは後にそれを行っても導電型がN型であるようにドーズ量を設定しておく。通常は１０14atoms／c m2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。抵抗による分圧回路における消費電流を少なくともμA以下にするためにはこの程度のシート抵抗値に設定しておく必要がある。
【０２３７】
また回路や製品によってはN型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図５３に示した工程は省略される。
【０２３８】
次にフォトレジスト１３２を剥離した後、図５４に示すようにP型抵抗体領域を形成すべくアクセプター不純物であるボロンないしBF2をイオン注入法により薄膜多結晶シリコン１３６中に導入する。
【０２３９】
ドーズ量は通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N型抵抗と同様に、抵抗による分圧回路における消費電流を少なくともμA以下にするためにこの程度のシート抵抗値に設定しておく。
【０２４０】
またやはりＮ型抵抗体同様、回路や製品によってはP型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図５４に示した工程は省略される。図５３から図５４に示す工程により薄膜多結晶シリコン中にN型抵抗体領域、P型抵抗体領域を形成したがこれらの工程順は必ずしもこの順番どおりでなくてもかまわない。図５３と図５４に示す工程を入れ替えてもN型抵抗体領域とP型抵抗体領域は同じように形成される。
【０２４１】
次に図５５に示すようにフォトリソグラフィー法とエッチングにより薄膜多結晶シリコン１３６をパターニングして抵抗体を形成する。
【０２４２】
抵抗体の加工は精度が求められるためドライエッチング法により行われる。通常多結晶シリコンと窒化膜のドライエッチにおける選択比はあまり大きくとることはできない。従って薄膜多結晶シリコン１３６のエッチングの最中にゲート電極および配線となるP＋多結晶シリコン１３３上の絶縁膜１３４の上層である窒化膜が全て除去される場合があるが、絶縁膜１３４の下層の酸化膜は多結晶シリコンとのドライエッチにおける選択比は十分に大きく取ることが可能である。そのためP＋多結晶シリコン１３３上の絶縁膜１３４は全て除去されることはなく、後述するソースやドレイン形成時のイオン注入において十分マスクとして機能することが可能となる。
【０２４３】
次にフォトレジスト１３２を剥離した後、図５６に示すようにフォトリソグラフィー法によりNMOSとN型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを高濃度にイオン注入法によりP型基板およびN型抵抗体中に導入しNMOSのソース、ドレインであるN＋領域１０３とN＋多結晶シリコン領域１０９を形成する。
【０２４４】
不純物としては通常は浅いソース、ドレインが得られる拡散係数の小さい砒素を用い、できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０２４５】
またこの場合NMOSのゲート電極上には絶縁膜１３４が置かれているため、NMOSのP＋ゲート電極にドナーが入ることはなく、仕事関数や抵抗値の変化には至らない。さらにサイドスペーサーが設けられている領域の下にもドナーは入らずドレイン端を低電界とすることができる。
【０２４６】
さらに図示はしていないが温度係数の改善などの目的で本工程により薄膜多結晶シリコンによるＮ型の抵抗体領域の全域が高濃度であるN＋抵抗体を形成することも可能である。
【０２４７】
次にフォトレジストを剥離した後、必要に応じて不純物活性化の熱処理を施した後、図５７に示すようにフォトリソグラフィー法によりPMOSとP型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、例えばBF2もしくはボロンなどのアクセプターを高濃度にイオン注入法によりNウェルおよびP型抵抗体中に導入しPMOSのソース、ドレインであるP＋領域１０４とP＋多結晶シリコン領域１０８を形成する。
【０２４８】
NMOS同様できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
また本工程においても図５６において説明したようにP型抵抗体領域の全域が高濃度であるP＋抵抗体を形成することも可能である。
【０２４９】
以上説明してきたように図２３、図２４、図４６から図５７の工程を経ることにより、図４５に示す本発明による第五の実施例のCMOS半導体装置の構造が得られる。
【０２５０】
図５８は本発明のCMOS半導体装置の第六の実施例を示す模式的断面図である。P型半導体基板１０１に形成されたゲート電極が高融点金属シリサイド１２７とP＋型の多結晶シリコン１０７の積層である所謂ポリサイド構造でありソースとドレインがLDD構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはり高融点金属シリサイド１２７とP＋型の多結晶シリコン１０７の積層であるポリサイド構造であるLDD構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６上に形成されているポリサイドゲートの下層である多結晶シリコンと同一層の多結晶シリコンから成るP−抵抗体１１４およびN−抵抗体１１５とから構成されている。
【０２５１】
ポリサイドゲートの下層である多結晶シリコンと同一層の多結晶シリコンにより抵抗体を構成するため、抵抗体の膜厚は１０００Åから４０００Åと薄く抵抗値の精度を良好とできる。
【０２５２】
MOS構造にLDD構造を採用する理由は図３５に示す第四の実施例のCMOS半導体装置に同じく微細化と信頼性向上のためであり、ゲート電極がポリサイド構造である理由は図２２に示す第三の実施例に同じく高速化のためであるが、本発明の根幹であるCMOS構造はP＋ゲート電極であることから、低電圧動作および低消費電力に対する効果は前述までの実施例と同じである。
【０２５３】
次に本発明による第六の実施例のCMOS半導体装置の製造方法を図面を用いて説明する。
【０２５４】
図５９は図１２から図１５に示した工程により多結晶シリコン１３１中にP＋多結晶シリコン領域１３３とN−多結晶シリコン領域１１１とP−多結晶シリコン領域１１０を形成した後、絶縁膜１４５をCVD法により被着し、フォトリソグラフィー法とエッチングにより絶縁膜１４５をN−多結晶シリコン領域１１１とP−多結晶シリコン領域１１０上に残すようにパターニングした様子を示す。
【０２５５】
図１２から図１５までの工程と異なる点は多結晶シリコン１３１の膜厚が１０００Åから４０００Åと薄い点である。これはゲート電極をポリサイド構造とするためである。
【０２５６】
絶縁膜１４５は一般にシリコン酸化膜が用いられ、膜厚は１０００Åから４０００Åの範囲である。必要に応じ絶縁膜１４５を堆積した後例えば電気炉中において温度が９００℃で３０分程度絶縁膜の緻密化のために熱処理を行う場合もある。
【０２５７】
次に図６０に示すようにP＋多結晶シリコン１３３および絶縁膜１４５上にスパッタ法ないしはCVD法により高融点金属を被着する。高融点金属シリサイドとしてはモリブデンシリサイドもしくはタングステンシリサイドもしくはチタンシリサイドもしくはプラチナシリサイドが用いられ膜厚は５００Åから２５００Åの範囲である。形成はダメージの心配はあるが高融点金属シリサイドと多結晶シリコンの密着性の観点から通常はスパッタ法を用いる。
【０２５８】
次に図６１に示すようにフォトリソグラフィー法により絶縁膜１４５とその近傍を開口するようにフォトレジスト１３２をパターニングし、ドライエッチング法により高融点金属シリサイドを選択的に除去する。
【０２５９】
次にフォトレジストを除去し、例えばＨＦ溶液によるウェットエッチングにより抵抗体上の絶縁膜１４５を除去した後、図６２に示すように高融点金属シリサイド１２７および抵抗体である多結晶シリコン上に絶縁膜１３４を設ける。この絶縁膜は下層がシリコン酸化膜、上層がシリコン窒化膜の積層構造であり、シリコン酸化膜はCVD法により形成し、シリコン窒化膜も同様にCVD法により形成する。絶縁膜１３４の総膜厚は１０００Åから３０００Åであるが、この総膜厚および酸化膜と窒化膜各々の膜厚は後述するNMOSのソースとドレイン形成の際にゲート電極中にドナードーパントが入るのを防ぐマスクとして働き、かつサイドスペーサー形成の際に絶縁膜１３４下層の酸化膜が露出しないような膜厚に設定する。例えばシリコン窒化膜が２０００Åでシリコン酸化膜を１０００Åとする。
【０２６０】
また本工程において緻密化のため絶縁膜１３４を形成した後に熱処理を行う場合もある。
【０２６１】
次に図６３に示すようにフォトリソグラフィー法とエッチングにより絶縁膜１３４と高融点金属シリサイド１２７と多結晶シリコンをパターニングしてゲート電極、配線、抵抗体を形成する。
【０２６２】
抵抗体部分は高融点金属シリサイド１２７が多結晶シリコン上にないためゲート電極や配線領域に比べ先にエッチングは終了するが、下地が膜厚の厚いフィールド絶縁膜１０６であるため何らかの問題が生じることはない。
【０２６３】
以降は図３６から図４２に示した工程を行うことにより図５８に示す第六の実施例のCMOS半導体装置の構造を得る。
【０２６４】
次に本発明による第六の実施例のCMOS半導体装置の製造方法の第二の実施例を説明する。
【０２６５】
図６４は前述した図５９までに説明した工程を行った後、コバルトもしくはチタンなどの高融点金属１４０をP＋多結晶シリコン１０７および絶縁膜１４５上にスパッタ法により被着する。
【０２６６】
コバルト、チタンともに膜厚は１００Åから５００Åの範囲であり、コバルトの場合にはチタンもしくはチタンナイトライドを数十Åから数百Å積層する場合もある。
【０２６７】
次に例えばRTP（Rapid  Thermal  Process）により６００℃から７５０℃程度の温度で数十秒から１分間程度の熱処理を行い、多結晶シリコンと接している部分の高融点金属をシリサイド化し、絶縁膜１４５上の未反応である高融点金属を例えば過酸化水素水とアンモニアの混合液もしくは硫酸と過酸化水素水の混合液により選択的に除去する。その様子を図６５に示す。
【０２６８】
次に例えば７００℃から９００℃程度の温度で数十秒RTP処理を行った後、多結晶シリコン抵抗体上の絶縁膜１４５をHF溶液などでエッチングすることにより除去し図６６に示す構造が得られる。
【０２６９】
以上に示した第二の実施例は先に説明した実施例に比べ、高融点金属シリサイドをゲート電極および配線領域上に自己整合的に残すことが可能であるため、先に説明した実施例に比べフォトリソグラフィー工程を削減できる利点がある。
【０２７０】
以降は図６２以降で示した製造方法と同様な工程を経ることにより、図５８に示す第六の実施例のCMOS半導体装置の構造が得られる。
【０２７１】
さらに以上に示した高融点金属シリサイドをゲート電極および配線領域に自己整合的に形成する方法と、図４３および図４４に示したNMOSおよびPMOSの低濃度領域と多結晶シリコンによる抵抗体領域を同時に不純物ドープする製造方法とを組み合わせることによっても図５８に示す第六の実施例のCMOS半導体装置の構造が得られ、この場合さらなる工程の削減が可能となり、製造工期および製造コストの大幅な改善となる。
【０２７２】
また以上の第六の実施例のCMOS半導体装置の製造方法において、図５９に示した状態は図１２から図１５に示した工程、即ち多結晶シリコン中にN−多結晶シリコン領域１１１とP−多結晶シリコン領域１１０とP＋多結晶シリコン領域１０７を形成した後に絶縁膜１４５を被着、パターニングしていたが、以上の順番を変更し先に多結晶シリコン中にN−領域１１１とP−領域１１０と形成した後、図５９に示すように絶縁膜１４５をパターニングし、その後そのパターニングされた絶縁膜１４５をマスクとして多結晶シリコン中にP＋領域１０７を形成することも可能である。この場合マスク工程の削減となり工期、コストの面でさらに有利となる。
【０２７３】
図６７は本発明のCMOS半導体装置の第七の実施例を示す模式的断面図である。P型半導体基板１０１に形成されたゲート電極が高融点金属シリサイド１２７とP＋型の多結晶シリコン１０７の積層である所謂ポリサイド構造でありソースとドレインがLDD構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはり高融点金属シリサイド１２７とP＋型の多結晶シリコン１０７の積層であるポリサイド構造であるLDD構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６上に形成されている薄膜多結晶シリコンから成るP−抵抗体１３８およびN−抵抗体１３９とから構成されている。
【０２７４】
MOS構造にLDD構造を採用する理由は図３５に示す第四の実施例のCMOS半導体装置に同じく微細化と信頼性向上のためであり、ゲート電極がポリサイド構造である理由は図２２に示す第三の実施例に同じく高速化のためであり、薄膜多結晶シリコンにより抵抗体を構成する理由は第五の実施例に同じく抵抗値精度のためであるが、本発明の根幹であるCMOS構造はP＋ゲート電極であることから、低電圧動作および低消費電力に対する効果は前述までの実施例と同じである。
【０２７５】
図６７に示す本発明による第七の実施例のCMOS半導体装置は前述した第三から第六の実施例であるCMOS半導体装置の製造方法の組み合わせ、例えば図２３から図２６に示した工程の後に図４８から図５７に示す工程を行うことにより形成される。
【０２７６】
図６８は本発明によるCMOS半導体装置の第八の実施例を示す模式的断面図である。
【０２７７】
本発明の根幹であるゲート電極がP＋多結晶シリコン１０７単極のCMOSとゲート電極と同一層の多結晶シリコンからなるP−抵抗体１１４とN−抵抗体１１５を有している。
【０２７８】
前述した実施例と同様に低電圧動作、低消費電力、低コストの効果を有するが、さらにアナログ回路におけるチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的としてソースとドレインもしくはドレインだけを不純物濃度の薄い拡散層N−１４２、P−１４３とし、ソースとドレインもしくはドレインだけをゲート電極から距離をおいて設けた不純物濃度の濃い拡散層N＋１０３、P＋１０４としたいわゆるドレインエクステンションMOS型構造としている。入力電圧の高いVDやVRおよび出力電圧の高い昇圧型のSWRなどに対応するためである。
【０２７９】
ゲート電極から離れて形成されているゲート電極から高不純物濃度拡散までの距離、いわゆるオフセット長は半導体装置に入力される電圧にもよるが通常は０．５μｍから数μｍである。図６８においてはPMOS１１２の片側だけがオフセット構造であり、NMOS１１３は両側がオフセット構造となっているが、PMOSに関しては素子の回路での使用方法によりその回路において適切な構造をMOSトランジスターの導電型に関わらず選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をオフセット構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけをオフセット構造とする。
【０２８０】
次に図６８に示す本発明による第八の実施例のCMOS半導体装置の製造方法の実施例を図面を用いて説明する。
図１２から図１５に示した工程を行うことにより図６９に示す構造が得られる。次に図７０に示すようにフォトリソグラフィー法とエッチングにより多結晶シリコン１３１をパターニングしてゲート電極、配線、抵抗体を形成する。
【０２８１】
図７０に示すいわゆるマスクオフセットCMOS構造では高濃度のソース、ドレイン形成においてフォトレジストによるゲート電極のマスクが可能であり、NMOSのゲート電極への高濃度のドナー不純物の導入を避けられるため、第一から第七の実施例のCMOS半導体装置の製造方法において必要とした多結晶シリコン１３１上への絶縁膜の形成は不要である。
【０２８２】
次に図７１に示すようにフォトリソグラフィー法によりNMOSを開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを低濃度にイオン注入法によりP型基板中に導入しNMOSの低濃度のソース、ドレインであるN−領域１４２を形成する。
【０２８３】
不純物濃度は半導体製品の動作電圧にもよるが、通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【０２８４】
NMOSにおいては前述したように高濃度のソース、ドレイン形成においてフォトレジストによりゲート電極をマスクして不純物導入する必要があるため、図７１に示す工程においては必ずソース、ドレインの両方に低濃度のドナー不純物を導入しておく必要がある。またこのときNMOSのP＋多結晶シリコンゲート電極にもドナー不純物は導入されるが、オーダーが異なるためゲート電極の仕事関数や抵抗値に影響を与えるものでない。
【０２８５】
また本工程においてサブスレッショルド係数を劣化させずパンチスルー耐圧を向上させるため、同じフォトレジストパターンをマスクとして比較的高いエネルギーでアクセプター不純物をイオン注入し、N−低濃度領域１４２下部にいわゆるP型のポケットを設ける場合もある。
【０２８６】
次にフォトレジストを除去したのち、図７２に示すようにフォトリソグラフィー法によりPMOSを開口するようにフォトレジスト１３２をパターニングした後、ボロンないしBF2などのアクセプターを低濃度にイオン注入法によりNウェル中に導入しPMOSの低濃度のソース、ドレインであるP−領域１４３を形成する。
図７２に示す例においてはPMOSの片側、すなわちドレイン側にしかP−領域を形成していないが、前述したようにPMOSの回路における使用方法によってはソース、ドレインの両方にP−領域を形成してもよい。
【０２８７】
また本工程においても図７１での工程と同様に比較的高いエネルギードナー不純物をイオン注入し、P−低濃度領域１４３下部にいわゆるN型のポケットを設ける場合もある。
【０２８８】
次にフォトレジスト１３２を剥離した後、図７３に示すようにフォトリソグラフィー法によりNMOSとN型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、リンもしくは砒素などのドナーを高濃度にイオン注入法によりP型基板およびN型抵抗体中に導入しNMOSのソース、ドレインであるN＋領域１０３とN＋多結晶シリコン領域１０９を形成する。
【０２８９】
不純物としては通常は浅いソース、ドレインが得られる拡散係数の小さい砒素を用い、できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19ato ms／cm3以上である。
【０２９０】
またこの場合NMOSのゲート電極上にはフォトレジストが置かれているため、NMOSのP＋ゲート電極にドナーが入ることはなく、仕事関数や抵抗値の変化には至らない。
【０２９１】
このときフォトレジストはゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅は前述したように通常は０．５μｍから数μｍである。しかしホットキャリアーやチャネル長変調を考慮しなくてもよいソース側は単にゲート電極をマスクする目的でソース側にもフォトレジストを配置するので、このときはフォトリソグラフィー法で使用するアライナーのアライメントエラー値だけゲート電極からフォトレジストを張出しておけばよく例えば０．３μm程度で済む。
【０２９２】
次にフォトレジストを剥離した後、必要に応じて不純物活性化の熱処理を施した後、図７４に示すようにフォトリソグラフィー法によりPMOSとP型抵抗体の後に配線金属とのコンタクトとなる部分を開口するようにフォトレジスト１３２をパターニングした後、例えばBF2もしくはボロンなどのアクセプターを高濃度にイオン注入法によりＮウェルおよびP型抵抗体中に導入しPMOSのソース、ドレインであるP＋領域１０４とP＋多結晶シリコン領域１０８を形成する。
【０２９３】
NMOS同様できるだけ低抵抗とするためドーズ量は１×１０15atoms／cm2以上でありこの場合の濃度は１×１０19atoms／cm3以上である。
【０２９４】
以上の工程により図６８に示す第八の実施例のCMOS半導体装置の構造が得られる。
【０２９５】
図７５、図７６には図６８に示す第八の実施例のCMOS半導体装置の製造方法の第二の実施例を示している。
【０２９６】
図１２から図１５に示す製造方法において、図１３におけるN−多結晶シリコン１１１の形成および図１５におけるP−多結晶シリコン１１０の形成を行わずに図７０で示した多結晶シリコンのパターニングを行いゲート電極と配線と抵抗体となる領域を形成した後、図７５に示すようにNMOSとN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングしてリンもしくは砒素などのドナーを低濃度にイオン注入法によりP型半導体基板および多結晶シリコン中に導入し、NMOSの低濃度のソース、ドレインであるN−領域１４２とN型抵抗体となるN−多結晶シリコン１１１を同時形成する。
【０２９７】
NMOSの低濃度オフセットソース、ドレイン領域とN型多結晶シリコン抵抗体の不純物濃度は比較的近いため製品の仕様によってはこのように同時形成が可能となる。
【０２９８】
フォトレジストを除去した後、図７６に示すようにやはり図７５と同様にPMOSとP型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングしてボロンもしくはBF2などのアクセプターを低濃度にイオン注入法によりNウェルおよび多結晶シリコン中に導入し、PMOSの低濃度のソース、ドレインであるP−領域１４３とP型抵抗体となるP−多結晶シリコン１１０を形成する。
【０２９９】
以降の工程は図７３から図７４に示した製造方法と同じ工程を行い図６８に示す第八の実施例のCMOS半導体装置の構造を得る。以上に示した本発明の第二の製造方法によればマスク工程を削減することが可能であり、コストや工期の面で有利である。
【０３００】
さらに以上の第八の実施例のCMOS半導体装置の製造方法の説明においてはNMOSとPMOSともにMOSの低濃度拡散領域を先に形成し高濃度拡散領域の形成をその後に行っていたが、先に高濃度拡散領域を形成しその後低濃度拡散領域を形成しても図６８に示す第九の実施例のCMOS半導体装置の構造が得られ、半導体装置のもたらす効果も全く同じである。
【０３０１】
図７７は本発明によるCMOS半導体装置の第九の実施例を示す模式的断面図である。
【０３０２】
本発明の根幹であるゲート電極がP＋多結晶シリコン１０７単極のCMOSとゲート電極の多結晶シリコンより薄膜である多結晶シリコンからなるP−抵抗体１３８とN−抵抗体１３９を有している。
【０３０３】
MOS構造はチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的としてドレインエクステンション構造を用いており、抵抗体は精度向上を目的とし薄膜化しているが、前述した実施例と同様に低電圧動作、低消費電力、低コストの効果を有する。
【０３０４】
次に図７７に示す本発明による第九の実施例のCMOS半導体装置の製造方法の実施例を図面を用いて説明する。
【０３０５】
図４６に示した工程までのうち、P＋多結晶シリコン１３３上に絶縁膜１３４を設ける工程を省略し、フォトリソグラフィー法とドライエッチングによりP＋多結晶シリコン１３３をパターニングすることにより図７８に示す構造となる。絶縁膜１３４が不要の理由はレジストをP＋多結晶シリコンゲート電極へのドナー混入のマスクとして用いられるためである。
【０３０６】
P＋多結晶シリコン１３３の膜厚はゲート電極が多結晶シリコン単層から成るため、２０００Åから６０００Åとしてある。
【０３０７】
次に図７９に示すように絶縁膜１３７を形成した後、薄膜多結晶シリコン１３６を被着する。
絶縁膜１３７は例えば熱酸化法による膜厚が数百Å程度の酸化膜もしくはCVD法によるやはり膜厚が数百Å程度の酸化膜である。
【０３０８】
薄膜多結晶シリコン１３６は成膜温度を低温化して行うCVD法もしくはスパッタ法により形成される。
ゲート電極や配線に用いられる多結晶シリコンより膜厚の薄い薄膜多結晶シリコンを用いて抵抗体を形成することで、抵抗体のシート抵抗値を数ｋΩ／□から数十ｋΩ／□程度に高く設定してもその抵抗値精度を十分確保することが可能となる。
【０３０９】
次に図８０に示すようにフォトリソグラフィー法により後にN型抵抗体となる部分を開口するようにフォトレジスト１３２をパターニングし、ドナー不純物であるリンないし砒素をイオン注入法により薄膜多結晶シリコン１３６中に選択的に導入する。
【０３１０】
後述するように後の工程において薄膜多結晶シリコン全面に低濃度のアクセプタードーパントのイオン注入を行う場合があるが、ここでは後にそれを行っても導電型がN型でかつ一定範囲内の濃度であるようにドーズ量を設定しておく。通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。抵抗による分圧回路における消費電流を少なくともμA以下にするためにはこの程度のシート抵抗値に設定しておく必要がある。
【０３１１】
また回路や製品によってはN型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図８０に示した工程は省略される。
【０３１２】
次にフォトレジスト１３２を剥離した後、図８１に示すようにP型抵抗体領域を形成すべくアクセプター不純物であるボロンないしBF2をイオン注入法により薄膜多結晶シリコン１３６中全域に導入する。
【０３１３】
ドーズ量は通常は１０14atoms／cm2から１０15atoms／cm2の範囲であり正味の濃度は１×１０14atoms／cm3から９×１０18atoms／cm3程度であり、シート抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N型抵抗と同様に、抵抗による分圧回路における消費電流を少なくともμA以下にするためにこの程度のシート抵抗値に設定しておく。
【０３１４】
またやはりＮ型抵抗体同様、回路や製品によってはP型の多結晶シリコンによる高抵抗が不要な場合があり、その場合には図８１に示した工程は省略される。図８０から図８１に示す工程により薄膜多結晶シリコン１３６中にN型抵抗体領域、P型抵抗体領域を形成したがこれらの工程順は必ずしもこの順番どおりでなくてもかまわない。図８０と図８１に示す工程を入れ替えてもN型抵抗体領域とP型抵抗体領域は同じように形成される。
【０３１５】
次に図８２に示すようにフォトリソグラフィー法とエッチングにより薄膜多結晶シリコン１３６をパターニングして抵抗体を形成する。
抵抗体の加工は精度が求められるため異方性ドライエッチング法により行われる。
【０３１６】
以降は図７１以降で示した第八の実施例のCMOS構造の製造方法と同様な工程を経ることにより、図７７に示す第九の実施例のCMOS半導体装置の構造が得られる。
【０３１７】
図８３は本発明によるCMOS半導体装置の第十の実施例を示す模式的断面図である。
【０３１８】
ゲート電極が本発明の根幹であるP＋多結晶シリコン１０７と高融点金属シリサイド１２７の積層からなるCMOSとゲート電極の下層の多結晶シリコンと同一層の多結晶シリコンからなるP−抵抗体１１４とN−抵抗体１１５を有している。
【０３１９】
ゲート電極や配線は高速化に適したポリサイド構造を採用し、MOS構造はチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的としてドレインエクステンション構造を用いているが、前述した実施例と同様に低電圧動作、低消費電力、低コストの効果を有する。
【０３２０】
次に図８３に示す本発明による第十の実施例のCMOS半導体装置の製造方法の実施例を図面を用いて説明する。
【０３２１】
図５９から図６３に示した工程までのうち、N−多結晶シリコン抵抗体上およびP−多結晶シリコン抵抗体上および高融点金属シリサイド１２７上に絶縁膜１３４を設ける工程を省略し、フォトリソグラフィー法とドライエッチングにより高融点金属シリサイドと多結晶シリコンの積層であるポリサイド構造と多結晶シリコン単層からなる抵抗体領域をパターニングすることにより図８４に示す構造となる。絶縁膜１３４が不要の理由は第九の実施例の製造方法と同様、レジストをP＋ゲート電極へのドナー混入のマスクとして用いられるためである。
【０３２２】
以降は図７１以降で示した第八の実施例のCMOS構造の製造方法と同様な工程を経ることにより、図８３に示す第十の実施例のCMOS半導体装置の構造が得られる。
【０３２３】
図８５は本発明によるCMOS半導体装置の第十一の実施例を示す模式的断面図である。
【０３２４】
ゲート電極が本発明の根幹であるP＋多結晶シリコン１０７と高融点金属シリサイド１２７の積層からなるCMOSとゲート電極下層の多結晶シリコンより薄膜である多結晶シリコンからなるP−抵抗体１３８とN−抵抗体１３９を有している。ゲート電極や配線は高速化に適したポリサイド構造を採用し、MOS構造はチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的としてドレインエクステンション構造を用いており、抵抗体は精度向上を目的とし薄膜化しているが、前述した実施例と同様に低電圧動作、低消費電力、低コストの効果を有する。
【０３２５】
図８５に示す本発明による第十一の実施例のCMOS半導体装置の製造方法は、第八から第十の実施例のCMOS半導体装置の製造方法を適切に組み合わせることにより得られる。
【０３２６】
また第八から第十一の実施例のCMOS半導体装置においてはレジストをP＋ゲート電極へのドナー不純物ドープ防止のマスクとして用いることができたためゲート電極上に絶縁膜１３４のようなハードマスク材は設けていなかったが、第一から第七の実施例で示したようにゲート電極上にハードマスク材を設けることも可能である。その際ドレインエクステンションMOS構造におけるNMOSのソース側は高濃度拡散であるN＋とゲート電極のオーバラップが可能であり、ソース側寄生抵抗の削減が可能となる。
【０３２７】
また第三の実施例、第五の実施例、第七の実施例、第九の実施例、第十一の実施例のCMOS半導体装置の製造方法において、抵抗体となる薄膜多結晶シリコンはゲート電極形成後に形成されていたが、先に薄膜多結晶シリコンによる抵抗体を形成しその後ゲート電極の形成を行うことも可能である。
【０３２８】
図８６は本発明によるCMOS半導体装置の第十二の実施例を示す模式的断面図である。
【０３２９】
ゲート電極は本発明の根幹であるＰ＋多結晶シリコン１０７単極のCMOSであり、前述した実施例で示した低電圧動作、低消費電力、低コストの効果を有するが、さらにソースとドレインの両方にゲート電極とオーバーラップして不純物濃度の濃い拡散層N＋１０３、P＋１０４を配し、ソースとドレインもしくはドレインだけにゲート電極とオーバーラップして不純物濃度の薄い拡散層N−１４２、P−１４３を配したいわゆるDouble  Dif fused  Drain（DDD）構造からなるMOSトランジスター構造としている。信頼性の確保と耐圧の向上を目的としDDD構造としているが、高不純物濃度の拡散層がゲート電極とオーバラップしており、その分MOSの動作時の寄生抵抗を小さくできるというメリットがある。しかしゲートとドレインのオーバラップ、すなわちミラー容量が大きいため高周波動作には不向きという欠点ももつ。
【０３３０】
図８６に示す実施例においてはPMOS１１２の片側だけが高耐圧構造であり、NMOS１１３は両側が高耐圧構造となっているが、素子の回路での使用方法によりMOSトランジスターの導電型に関わらずその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方を高耐圧構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけを高耐圧構造とする。また図８６にはゲート電極としてP＋多結晶シリコン単層の例を示しているが、P＋ポリサイド構造をゲート電極として使用することも可能であり、同様に抵抗体も薄膜多結晶シリコンによるP−抵抗体、N−抵抗体、P＋抵抗体、N＋抵抗体を必要に応じて任意に選択適用することが可能である。
【０３３１】
図８６に示した第十二の実施例のCMOS半導体装置の製造は前述までの実施例に説明した製造方法を適切に組み合わせることにより可能である。
【０３３２】
図８７は本発明によるCMOS半導体装置の第十三の実施例を示す模式的断面図である。
【０３３３】
ゲート電極は本発明の根幹であるＰ＋多結晶シリコン１０７単極のCMOSであり、前述した実施例に示した低電圧動作、低消費電力、低コストの効果を有するが、さらにソースとドレインもしくはドレインだけを不純物濃度の薄い拡散層N−１４２、P−１４３とし、ソースとドレインもしくはドレインだけをゲート電極から距離をおいてかつその間にフィールド絶縁膜１０６を設けて形成された不純物濃度の濃い拡散層N＋１０３、P＋１０４としたMOSトランジスター構造としている。高不純物濃度拡散層とゲート電極の間に数千Åから１μｍ前後の厚い絶縁膜が設けられていることから電界緩和の効果は大きく高耐圧動作、例えば数十Ｖから数百Ｖの動作に対応できるというメリットがある。しかし素子サイズを小さくできないという欠点ももつ。
【０３３４】
図８７に示す実施例においてはPMOS１１２の片側だけが高耐圧構造であり、NMOS１１３は両側が高耐圧構造となっているが、素子の回路での使用方法によりMOSトランジスターの導電型に関わらずその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方を高耐圧構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけを高耐圧構造とする。また図８７にはゲート電極としてP＋多結晶シリコン単層の例を示しているが、P＋ポリサイド構造をゲート電極として使用することも可能であり、同様に抵抗体も薄膜多結晶シリコンによるP−抵抗体、N−抵抗体、P＋抵抗体、N＋抵抗体を必要に応じて任意に選択適用することが可能である。
【０３３５】
図８７に示した第十三の実施例のCMOS半導体装置の製造はLOCOS形成時の所謂チャネルストッパー形成の際にドリフト領域N−１４２、P−１４３を形成し、以降は前述までの実施例で説明した製造方法を適切に組み合わせることにより可能である。
【０３３６】
図８８は本発明によるCMOS半導体装置の第十四の実施例を示す模式的断面図である。
【０３３７】
ゲート電極が本発明の根幹であるP＋多結晶シリコン１０７単極からなるCMOSと抵抗体として薄膜金属からなる薄膜抵抗体１４６を有している。
【０３３８】
薄膜金属１４７の材質としてはNi-Cr合金もしくはCr-SiO合金もしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドを用い膜厚が１００Åから３００Åでの範囲である。
【０３３９】
抵抗体に金属薄膜を用いる場合、多結晶シリコンからなる抵抗体の場合に比べ抵抗値の電圧依存性が低いことから抵抗値の比精度が向上する利点を有する一方、製造においては熱処理や工程の制限を受けるなどの欠点を有す。一般的にはゲートおよびソースとドレイン形成後に薄膜抵抗体は形成される。
【０３４０】
図８８に示す第十四の実施例のCMOS半導体装置においても前述した実施例と同様に低電圧動作、低消費電力、低コストの効果を有する。
【０３４１】
【発明の効果】
上述したように、本発明はCMOSと抵抗体とを含むパワーマネージメント半導体装置やアナログ半導体装置において、CMOSのゲート電極の導電型をNMOS、PMOSともにP型とし、E型PMOSは表面チャネル型であるため短チャネル化や低しきい値電圧化が可能であり、また埋込みチャネル型であるNMOSもしきい値制御用の不純物として拡散係数の小さい砒素を使えるため極めて浅い埋込みチャネルとなり短チャネル化や低しきい値電圧化が容易となり、さらに分圧回路やCR回路に用いられる抵抗体をゲート電極と同一層の多結晶シリコンもしくはより薄膜化した多結晶シリコンもしくは薄膜金属から構成することにより、従来のN＋多結晶シリコンゲート単極のCMOSやチャネルとゲート電極の極性が同じ同極ゲートCMOSに比べ、コスト、工期、素子の性能の面で有利であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のCMOS半導体装置の第一の実施例を示す模式的断面図。
【図２】本発明のCMOS半導体装置の第二の実施例を示す模式的断面図。
【図３】半導体装置による正型VR構成概要本。
【図４】本発明の半導体装置による基準電圧回路の第一の実施例を示す模式的断面図。
【図５】本発明の半導体装置による基準電圧回路の第二の実施例を示す模式的断面図。
【図６】半導体装置による基準電圧回路例。
【図７】半導体装置による基準電圧回路例。
【図８】半導体装置による基準電圧回路例。
【図９】半導体装置による基準電圧回路例。
【図１０】半導体装置による基準電圧回路例。
【図１１】半導体装置による基準電圧回路例。
【図１２】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１３】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１４】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１５】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１６】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１７】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１８】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図１９】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面。
【図２０】本発明の第一の実施例のCMO S半導体装置の製造方法を示す模式的断面図。
【図２１】本発明の第一の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図２２】本発明のCMOS半導体装置の第三の実施例を示す模式的断面図。
【図２３】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２４】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２５】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２６】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２７】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２８】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２９】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３０】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３１】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３２】本発明の第三の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図従。
【図３３】本発明の第三の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図３４】本発明の第三の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図３５】本発明のCMOS半導体装置の第四の実施例を示す模式的断面図。
【図３６】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３７】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３８】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３９】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図４０】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図本。
【図４１】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図４２】本発明の第四の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図４３】本発明の第四の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図４４】本発明の第四の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図４５】本発明のCMOS半導体装置の第五の実施例を示す模式的断面図。
【図４６】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図４７】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図４８】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図４９】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５０】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５１】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５２】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５３】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５４】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５５】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５６】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５７】本発明の第五の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図５８】本発明のCMOS半導体装置の第六の実施例を示す模式的断面図。
【図５９】本発明の第六の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６０】本発明の第六の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６１】本発明の第六の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６２】本発明の第六の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６３】本発明の第六の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６４】本発明の第六の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図６５】本発明の第六の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図６６】本発明の第六の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図６７】本発明のCMOS半導体装置の第七の実施例を示す模式的断面図。
【図６８】本発明のCMOS半導体装置の第八の実施例を示す模式的断面図。
【図６９】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７０】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７１】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７２】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７３】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７４】本発明の第八の実施例のCMOS半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７５】本発明の第八の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図７６】本発明の第八の実施例のCMOS半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図７７】本発明のCMOS半導体装置の第九の実施例を示す模式的断面図。
【図７８】本発明の第九の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図７９】本発明の第九の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図８０】本発明の第九の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図８１】本発明の第九の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図８２】本発明の第九の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図８３】本発明のCMOS半導体装置の第十の実施例を示す模式的断面図。
【図８４】本発明の第十の実施例のCMOS半導体装置の製造方法を示す模式的断面図。
【図８５】本発明のCMOS半導体装置の第十一の実施例を示す模式的断面図。
【図８６】本発明のCMOS半導体装置の第十二の実施例を示す模式的断面図。
【図８７】本発明のCMOS半導体装置の第十三の実施例を示す模式的断面図。
【図８８】本発明のCMOS半導体装置の第十四の実施例を示す模式的断面図。
【図８９】従来のCMOS半導体装置の模式的断面図。
【図９０】従来のCMOS半導体装置の模式的断面図。
【図９１】従来のCMOS半導体装置の模式的断面図。
【符号の説明】
１０１  P型半導体基板
１０２  Nウェル
１０３  N＋
１０４  P＋
１０５  ゲート絶縁膜
１０６  フィールド絶縁膜
１０７  P＋多結晶シリコンゲート
１０８  P＋多結晶シリコン
１０９  N＋多結晶シリコン
１１０  P−多結晶シリコン
１１１  N−多結晶シリコン
１１２  PMOS
１１３  NMOS
１１４  P−抵抗体
１１５N−抵抗体
１１６  P＋抵抗体
１１７  N＋抵抗
１１８  N型半導体基板
１１９  Pウェル
１２０  ソース
１２１  ドレイン
１２２  低電圧供給端子
１２３  高電圧供給端子
１２４  出力端子
１２５  E型NMOS
１２６  D型NMOS
１２７  高融点金属シリサイド
１２８  PMOS
１２９  D型NMOS
１３１  多結晶シリコン
１３２  フォトレジスト
１３３  P＋多結晶シリコン
１３４  絶縁膜
１３５  中間絶縁膜
１３６  薄膜多結晶シリコン
１３７絶縁膜
１３８  薄膜P−抵抗体
１３９  薄膜N−抵抗体
１４０  高融点金属
１４１  サイドスペーサー
１４２  N−拡散層
１４３  P−拡散層
１４４  絶縁膜
１４５  絶縁膜
１４６  薄膜抵抗体
１４７  薄膜金属
１５０  基準電圧回路
１５１  エラーアンプ
１５２  PMOS出力素子
１５３  入力端子
１５４  グラウンド端子
１５５  出力端子
１５６  抵抗
１５７  分圧回路
２０１  P型半導体基板
２０２  Nウェル
２０３  N＋
２０４  P＋
２０５  ゲート絶縁膜
２０６  フィールド絶縁膜
２０７  N＋多結晶シリコンゲート
２０８  P＋多結晶シリコンゲート
２０９  N＋多結晶シリコン
２１１  N−多結晶シリコン
２１２  PMOS
２１３  NMOS
２１５  N−抵抗体
２１６  高融点金属シリサイド
【図１】
0004976624.tif 000002
【図２】
0004976624.tif 000003
【図３】
0004976624.tif 000004
【図４】
0004976624.tif 000005
【図５】
0004976624.tif 000006
【図６】
0004976624.tif 000007
【図７】
0004976624.tif 000008
【図８】
0004976624.tif 000009
【図９】
0004976624.tif 000010
【図１０】
0004976624.tif 000011
【図１１】
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【図１２】
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【図１３】
0004976624.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
0004976624.tif 000049
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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