(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の自然数）の演算回路と、固有の識別子と、を備えたプロセッサエレメントを複数備えているプロセッサエレメントグループと、前記プロセッサエレメントの動作を制御する制御手段と、を有するＳＩＭＤ型マイクロプロセッサにおいて、
前記制御手段が、複数の前記プロセッサエレメントそれぞれに対して前記演算回路を動作させる範囲指定情報を出力し、
各前記プロセッサエレメントが、ｎ個の前記演算回路それぞれに対応させて前記制御手段が出力した前記範囲指定情報および前記固有の識別子に基づいて前記演算回路を動作させるか否かを判定するｎ個の判定手段を備えたことを特徴とするＳＩＭＤ型マイクロプロセッサ。
【請求項２】
前記制御手段からｎ個の前記判定手段それぞれに対して前記演算回路を動作させる指示をするｎ本の経路が設けられているとともに、
前記判定手段が、前記経路から与えられる指示と、前記固有の識別子と、に基づいて対応する演算回路を動作させるか否かを判定するものであることを特徴とする請求項１記載のＳＩＭＤ型マイクロプロセッサ。
【請求項３】
前記制御手段からｎ個の前記判定手段に対して前記演算回路を動作させる指示をする１つの経路が設けられているとともに、
前記判定手段には、前記固有の識別子をｎ個の前記演算回路それぞれに対応する識別子に変換する変換手段が設けられ、そして、
前記判定手段が、前記経路から与えられる指示と、前記変換手段が変換した識別子と、に基づいて対応する演算回路を動作させるか否かを判定するものであることを特徴とする請求項１記載のＳＩＭＤ型マイクロプロセッサ。
【請求項４】
前記プロセッサエレメントが、ｎ個の前記演算回路それぞれの演算結果を格納するｎ個の格納手段を設け、
前記ＳＩＭＤ型マイクロプロセッサが、互いに隣接する前記プロセッサエレメントの前記格納手段をワイヤードＯＲ接続したｎ本の経路が設けられているとともに、
前記ワイヤードＯＲ接続したｎ本の経路の終端に前記プロセッサエレメントのデータを出力する出力手段を前記ワイヤードＯＲ接続したｎ本の経路それぞれに対応して設けられていることを特徴とする請求項２に記載のＳＩＭＤ型マイクロプロセッサ。
【請求項５】
前記プロセッサエレメントが、ｎ個の前記演算回路それぞれの演算結果を格納するｎ個の格納手段を設け、
前記ＳＩＭＤ型マイクロプロセッサが、互いに隣接する前記プロセッサエレメントの前記格納手段をワイヤードＯＲ接続したｎ本の経路が設けられているとともに、
前記ワイヤードＯＲ接続したｎ本の経路の論理和演算を行う論理和回路と、
前記論理和回路の出力を格納する出力手段と、
が設けられていることを特徴とする請求項３に記載のＳＩＭＤ型マイクロプロセッサ。
【請求項６】
前記論理和回路の出力を符号拡張する符号拡張手段が設けられ、そして、前記符号拡張手段の出力が前記出力手段に格納されることを特徴とする請求項５に記載のＳＩＭＤ型マイクロプロセッサ。
【請求項７】
前記論理和回路の出力をゼロ拡張するゼロ拡張手段が設けられ、そして、前記ゼロ拡張手段の出力が前記出力手段に格納されることを特徴とする請求項５に記載のＳＩＭＤ型マイクロプロセッサ。
【請求項８】
ｎ個（ｎは２以上の自然数）の演算回路と、固有の識別子と、を備えたプロセッサエレメントを複数備えているプロセッサエレメントグループと、前記プロセッサエレメントの動作を制御する制御手段と、を有するＳＩＭＤ型マイクロプロセッサの制御方法において、
前記制御手段は、複数の前記プロセッサエレメントそれぞれに対して前記演算回路を動作させる範囲指定情報を出力し、
各前記プロセッサエレメントは、前記制御手段が出力した前記範囲指定情報および前記固有の識別子に基づいて、ｎ個の前記演算回路それぞれに対して当該演算回路を動作させるか否かを判定することを特徴とするＳＩＭＤ型マイクロプロセッサの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの演算命令により複数の画像データ等を並列処理するＳＩＭＤ（Single Instruction stream Multiple Data stream）型マイクロプロセッサおよびＳＩＭＤ型マイクロプロセッサの制御方法に関する。
【背景技術】
【０００２】
画像処理を実行するマイクロプロセッサでは、ＳＩＭＤ型を採用することが多い。それは１つの命令で複数のデータに対して同時に同じ演算処理が実行可能であるＳＩＭＤ型マイクロプロセッサの特徴が画像処理に適しているためである。
【０００３】
ＳＩＭＤ型マイクロプロセッサは、プロセッサエレメント（以下ＰＥとする）と呼ばれる単位で、演算回路とレジスタを備えており、そのＰＥを複数個持ち、複数個のＰＥが同時に演算処理を行うことで、画像処理の効率を高めている。各ＰＥは、通常１個の画素の画像処理を担当し、そのＰＥが複数あるため複数の画素が同時に演算処理できることになる。
【０００４】
画像データは、２次元に配置されたデータの集合体として扱われる。たとえば、水平方向にＸ個（Ｘは自然数）、垂直方向にＹ個（Ｙは自然数）のデータが配置されているとする。ＰＥの並びに従って配置されるデータは、水平方向か垂直方向かのどちらかの一方の並びに従う。たとえば、水平方向の並びに従って各ＰＥで画像処理を行う場合、各ＰＥに水平方向の画像データ１個が配置されて画像処理される。
【０００５】
また、画像処理ではフィルタ処理などにおいては、隣接関係にある画像データ参照して演算を行うため、ＰＥの配置においても画像データの配置と密接な関係を保つことが不可欠となっている。
【０００６】
従って、１番目のＰＥをＰＥ０、２番目のＰＥをＰＥ１、３番目のＰＥをＰＥ２、・・・、ｍ番目のＰＥはＰＥ（ｍ−１）とし、画像データを順番に、１番目の画像データを画素０、２番目の画像データを画素１、３番目の画像データを画素２、・・・、ｍ番目の画像データを画素（ｍ−１）とすると、ＰＥに与えられた番号と、画像データに与えられた番号は一致する関係になる。
【０００７】
そのため、画像データを任意指定する場合、その画像データが配置されているＰＥを指定することで、その機能を果たす。すなわち、“画素８から画素１５まで”と指定したい場合は、“ＰＥ８からＰＥ１５まで”と指定することで等価となる。画像処理で範囲指定などが必要な場合は、このようにＰＥ番号を指定することで、画像データの範囲を指定する。
【０００８】
従来のＳＩＭＤ型マイクロプロセッサでは、１個のＰＥに付き１個の画像データを配置するため、指定方法は必然的に確定していた。しかし、特許文献１に記載のＳＩＭＤ型マイクロプロセッサでは、１個のＰＥに付き複数個の画像データが配置されることを示されている。特許文献１では、特に範囲指定について何ら触れられていないが、従来どおりの回路構成ならばＰＥ番号による範囲指定が可能である。
【特許文献１】特開２００６−２６０４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１にて示されているように、１個のＰＥにつき複数の画像データを配置する方法は、画像データの順序とＰＥの順序の関係で、２通り以上の配置方法がある。画像の範囲を指定する場合においても、それぞれの配置ごとに最適な指定が考えられるが、特許文献１では示しておらず、画像の範囲指定において十分な能力を発揮しているとは言いがたい。
【００１０】
例えば、ＰＥを２５６個備え、１個のＰＥにつき画像データが２個扱われる場合における２種類の画像データの配列について説明する。
【００１１】
まず、第１の配列は、２５６個の連続する画像データが２セット配置される場合である（例えば異なる２ラインのデータを配置する場合など）。第１のセットは１個のＰＥにつき１個の画像データを、ＰＥ番号順に２５６個を配置し、第２のセットは１個のＰＥにつき１個の画像データを、ＰＥ番号順に２５６個を配置する。１個のＰＥに配置された画像データは、第１のセットから１個と第２のセットから１個である。このとき各ＰＥでは、第１のセットの画像データを下位側、第２のセットの画像データを上位側と定め、それぞれ使用するレジスタや演算回路といった回路装置を割り当てる。この第１の配列において、範囲指定を実施する場合、従来のＰＥ単位での指定というルールが適用できる。つまり“画素８から画素１５まで”と指定したい場合は、“ＰＥ８からＰＥ１５まで”と指定することで実現する。このとき、第１のセット側の指定範囲も、第２のセット側の指定範囲も、必ず同じ範囲となる。これは画像処理プログラミング上の制限となる。データ列ごとに異なる画像処理を施したいのなら、異なるデータ列が同時に対象にならないように、データを格納しているレジスタの位置を移動するなど、なんらかのソフト的な工夫が必要となってしまう。すなわち、第１のセットと第２のセットで個別の範囲指定を実行できないという問題があった。
【００１２】
第２の配列は、５１２個の連続する画像データが１セット配置される場合である。画像番号の小さい方から順に２個の画像データを、ＰＥ番号の小さいＰＥに配置する。各ＰＥ内部では、画像番号の小さい方を下位側、画像番号の大きい方を上位側と定め、それぞれ使用するレジスタや演算回路といった回路装置を割り当てる。この第２の配列において、範囲指定を実施する場合、従来のＰＥ単位での指定というルールが適用すると、１個のＰＥに配置された２個の画像データは、必ず同じ指定内容となり、この２個の画像データの間に指定範囲の境界を設定できず、範囲指定の精度を落として２画素単位とすることになる。これは画像処理プログラミング上の制限となる。本来１画素単位で設定したい境界を２画素単位とすることは、画像処理においては画像の精度ダウンという形で現われることが多く、品質上の問題となり得る。
【００１３】
このように従来方式の範囲指定方法では、複数画素を１個のＰＥで取り扱うＳＩＭＤ型マイクロプロセッサでは、範囲指定を使用した画像処理にプログラミング上の制限が発生してしまうという問題があった。
【００１４】
よって、本発明は、複数画素を１個のＰＥで取り扱うＳＩＭＤ型マイクロプロセッサにおいて、範囲指定を使用した画像処理にプログラミング上の制限のないＳＩＭＤ型マイクロプロセッサおよびＳＩＭＤ型マイクロプロセッサの制御方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
請求項１に記載のＳＩＭＤ型マイクロプロセッサは、ｎ個（ｎは２以上の自然数）の演算回路と、固有の識別子と、を備えたプロセッサエレメントを複数備えているプロセッサエレメントグループと、前記プロセッサエレメントの動作を制御する制御手段と、を有するＳＩＭＤ型マイクロプロセッサにおいて、前記制御手段が、複数の前記プロセッサエレメントそれぞれに対して前記演算回路を動作させる範囲指定情報を出力し、各前記プロセッサエレメントが、ｎ個の前記演算回路それぞれに対応させて前記制御手段が出力した前記範囲指定情報および前記固有の識別子に基づいて前記演算回路を動作させるか否かを判定するｎ個の判定手段を備えたことを特徴としている。
【００１６】
請求項２に記載のＳＩＭＤ型マイクロプロセッサは、請求項１に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記制御手段からｎ個の前記判定手段それぞれに対して前記演算回路を動作させる指示をするｎ本の経路が設けられているとともに、前記判定手段が、前記経路から与えられる指示と、前記固有の識別子と、に基づいて対応する演算回路を動作させるか否かを判定するものであることを特徴としている。
【００１７】
請求項３に記載のＳＩＭＤ型マイクロプロセッサは、請求項１に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記制御手段からｎ個の前記判定手段に対して前記演算回路を動作させる指示をする１つの経路が設けられているとともに、前記判定手段には、前記固有の識別子をｎ個の前記演算回路それぞれに対応する識別子に変換する変換手段が設けられ、そして、前記判定手段が、前記経路から与えられる指示と、前記変換手段が変換した識別子と、に基づいて対応する演算回路を動作させるか否かを判定するものであることを特徴としている。
【００１８】
請求項４に記載のＳＩＭＤ型マイクロプロセッサは、請求項２に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記プロセッサエレメントが、ｎ個の前記演算回路それぞれの演算結果を格納するｎ個の格納手段を設け、前記ＳＩＭＤ型マイクロプロセッサが、互いに隣接する前記プロセッサエレメントの前記格納手段をワイヤードＯＲ接続したｎ本の経路が設けられているとともに、前記ワイヤードＯＲ接続したｎ本の経路の終端に前記プロセッサエレメントのデータを出力する出力手段を前記ワイヤードＯＲ接続したｎ本の経路それぞれに対応して設けられていることを特徴としている。
【００１９】
請求項５に記載のＳＩＭＤ型マイクロプロセッサは、請求項３に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記プロセッサエレメントが、ｎ個の前記演算回路それぞれの演算結果を格納するｎ個の格納手段を設け、前記ＳＩＭＤ型マイクロプロセッサが、互いに隣接する前記プロセッサエレメントの前記格納手段をワイヤードＯＲ接続したｎ本の経路が設けられているとともに、前記ワイヤードＯＲ接続したｎ本の経路の論理和演算を行う論理和回路と、前記論理和回路の出力を格納する出力手段と、が設けられていることを特徴としている。
【００２０】
請求項６に記載のＳＩＭＤ型マイクロプロセッサは、請求項５に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記論理和回路の出力を符号拡張する符号拡張手段が設けられ、そして、前記符号拡張手段の出力が前記出力手段に格納されることを特徴としている。
【００２１】
請求項７に記載のＳＩＭＤ型マイクロプロセッサは、請求項５に記載のＳＩＭＤ型マイクロプロセッサにおいて、前記論理和回路の出力をゼロ拡張するゼロ拡張手段が設けられ、そして、前記ゼロ拡張手段の出力が前記出力手段に格納されることを特徴としている。
請求項８に記載のＳＩＭＤ型マイクロプロセッサの制御方法は、ｎ個（ｎは２以上の自然数）の演算回路と、固有の識別子と、を備えたプロセッサエレメントを複数備えているプロセッサエレメントグループと、前記プロセッサエレメントの動作を制御する制御手段と、を有するＳＩＭＤ型マイクロプロセッサの制御方法において、前記制御手段は、複数の前記プロセッサエレメントそれぞれに対して前記演算回路を動作させる範囲指定情報を出力し、各前記プロセッサエレメントは、前記制御手段が出力した前記範囲指定情報および前記固有の識別子に基づいて、ｎ個の前記演算回路それぞれに対して当該演算回路を動作させるか否かを判定することを特徴としている。
【発明の効果】
【００２２】
請求項１に記載のＳＩＭＤ型マイクロプロセッサによれば、制御手段が、複数のプロセッサエレメントそれぞれに対して演算回路を動作させる範囲指定情報を出力し、各プロセッサエレメントが、ｎ個の演算回路それぞれに対応させて制御手段が出力した前記範囲指定情報および固有の識別子に基づいて演算回路を動作させるか否かを判定する判定手段をｎ個備えたので、各演算回路ごとの範囲指定を行うことができるようになり、範囲指定を使用した画像処理にプログラミング上の制限が無くなる。
【００２３】
請求項２に記載のＳＩＭＤ型マイクロプロセッサによれば、制御手段からｎ個の判定手段それぞれに対して演算回路を動作させる指示を与える経路をｎ本設けて、判定手段が、経路から与えられる指示と、固有の識別子と、に基づいて対応する演算回路を動作させるか否かを判定しているので、例えば、複数個の連続する画像データが２セット配置される場合には、それぞれのセットごとに範囲指定を行うことができるようになり、画像処理プログラミング上の制限が無くなる。
【００２４】
請求項３に記載のＳＩＭＤ型マイクロプロセッサによれば、制御手段からｎ個の判定手段に対して演算回路を動作させる指示を与える１つの経路を設けるとともに、判定手段が、固有の識別子をｎ個の演算回路それぞれに対応する識別子に変換する変換手段を備え、判定手段が、経路から与えられる指示と、変換手段が変換した固有の識別子と、に基づいて対応する演算回路を動作させるか否かを判定しているので、例えば、複数個の連続する画像データが１セット配置される場合、つまり画像番号の小さい方から順に２個の画像データを、ＰＥ番号の小さいＰＥに配置し、各ＰＥ内部では、画像番号の小さい方を下位側、画像番号の大きい方を上位側と定め、それぞれ使用するレジスタや演算回路といった回路装置を割り当てる場合に、範囲指定の精度が１画素単位で行うことができるようになり、画像品質の低下が無く、さらに、画像処理プログラミング上の制限が無くなる。
【００２５】
請求項４に記載のＳＩＭＤ型マイクロプロセッサによれば、格納手段に格納した結果をワイヤードＯＲ接続で出力手段に出力することができるので、例えば、複数個の連続する画像データが２セット配置される場合で、それぞれにセットについて１つずつ演算結果を読み出すときにもそれぞれ異なるＰＥを指定した結果を出力手段に格納することができる。
【００２６】
請求項５に記載のＳＩＭＤ型マイクロプロセッサによれば、格納手段に格納した結果をワイヤードＯＲ接続し、さらに、各ワイヤードＯＲ接続を論理和演算して出力手段に出力することができるので、例えば、複数個の連続する画像データが１セット配置される場合、つまり画像番号の小さい方から順に２個の画像データを、ＰＥ番号の小さいＰＥに配置し、各ＰＥ内部では、画像番号の小さい方を下位側、画像番号の大きい方を上位側と定め、それぞれ使用するレジスタや演算器といった回路装置を割り当てる場合に、１つの演算回路の結果を指定することができるとともに、その結果が出力手段の常に同じビット位置に格納することができるので、プログラムで出力手段の格納位置の判別等の処理を行う必要が無くなる。
【００２７】
請求項６に記載のＳＩＭＤ型マイクロプロセッサによれば、符号拡張手段により、出力手段に格納される結果が符号拡張されるので、格納手段から読み出した後にプログラムにおいて符号拡張処理を行う必要が無くなる。
【００２８】
請求項７に記載のＳＩＭＤ型マイクロプロセッサによれば、ゼロ拡張手段により、出力手段に格納される結果がゼロ拡張されるので、格納手段から読み出した後にプログラムにおいてゼロ拡張処理を行う必要が無くなる。
請求項８に記載のＳＩＭＤ型マイクロプロセッサの制御方法によれば、プロセッサエレメントが、ｎ個の演算回路それぞれに対して演算回路を動作させるか否かを判定するので、各演算回路ごとの範囲指定を行うことができるようになり、範囲指定を使用した画像処理にプログラミング上の制限が無くなる。
【発明を実施するための最良の形態】
【００２９】
［第１実施形態］
以下、本発明の第１の実施形態を、図１ないし図３を参照して説明する。図１は、本発明の第１の実施形態にかかるＳＩＭＤ型マイクロプロセッサのブロック図である。図２は、範囲判定回路のブロック図である。図３は、図１に示されたＳＩＭＤ型マイクロプロセッサにおけるデータの配列と範囲指定の例を示す説明図である。
【００３０】
図１に示したＳＩＭＤ型マイクロプロセッサ２は、概略、グローバルプロセッサ５０と、プロセッサエレメントグループ７０と、から構成される。プロセッサエレメントグループ７０は複数のＰＥ（プロセッサエレメント）４の配列体（集合体）であり、後で説明するように各ＰＥ４の演算回路が演算アレイ６２に属しており、各ＰＥ４のレジスタがレジスタファイル６０に属している。
【００３１】
制御手段としてのグローバルプロセッサ５０は、プログラム格納用のプログラムＲＡＭと演算データ格納用のデータＲＡＭが内蔵されている。さらに、プログラムのアドレスを保持するプログラムカウンタ（ＰＣ）、演算処理のデータ格納のための汎用レジスタであるＧ０〜Ｇ３レジスタ、レジスタ退避・復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタ（ＳＰ）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ（ＬＳ）、同じくＩＲＱ（外部割り込み）時とＮＭＩ（マスク不可割り込み）時の分岐元アドレスを保持するＬＩレジスタ、ＬＮレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ（Ｐ）が内蔵されている。これらのレジスタ、図示していない命令デコーダ、ＡＬＵ、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ制御回路、及びＧＰ演算制御回路を使用してグローバルプロセッサ命令の実行が行われる。
【００３２】
また、グローバルプロセッサ５０は、各ＰＥ４との間に動作させるＰＥ４の範囲を指定するための経路（演算回路を動作させる指示を与える経路）として範囲指定バス（４０、４２）を設けている。範囲指定バス４０は、各ＰＥ４の上位側の演算回路（ＡＬＵ）に対する指定を出力し、範囲指定バス４２は、各ＰＥ４の下位側の演算回路（ＡＬＵ）に対する指定を出力している。また、グローバルプロセッサ５０は、範囲指定バス（４０、４２）に、範囲上限値情報と、範囲下限値情報の２つの情報を出力して動作させるＰＥ４の範囲を指定する。すなわち、制御手段からｎ個の判定手段それぞれに対して演算回路を動作させる指示をするｎ本の経路が設けられている。
【００３３】
図１は、プロセッサエレメントグループ７０の中央付近にある３個のＰＥ４を中心に示している。ＰＥ４には３２個のレジスタ（６、８）が備わるが、図ではそのうち６個が図の上部に示されている。これらのレジスタ群をレジスタファイルと称している。それぞれのレジスタ（６、８）は、演算アレイ６２に対してポートを備えており、１６ビットのリード／ライト兼用のバス（以下、レジスタバスと言う。）１０で演算アレイ６２からアクセスされる。図１では便宜上、各ＰＥ４で７本のレジスタ（６、８）を示している。
【００３４】
各ＰＥ４は、演算回路としての１６ビットＡＬＵ（１８、２４）、格納手段としての１６ビットＡレジスタ（２０、２６）、及びＦレジスタ（２２、２８）を、下位ビット用と上位ビット用として２個ずつ内蔵している。ＰＥ命令による演算では、基本的にレジスタファイル６０から読み出されたデータをＡＬＵ（１８、２４）の一方の入力とし、Ａレジスタ（２０、２６）にあるデータをＡＬＵ（１８、２４）のもう一方の入力とする。演算結果はＡレジスタ（２０、２６）に格納される。つまり、Ａレジスタ（２０、２６）にあるデータと、レジスタ（６、８）上のデータとの演算が行われることになる。すなわち、本実施形態は特許請求の範囲におけるｎ＝２の場合である。
【００３５】
レジスタ（６、８）とＡＬＵ（１８、２４）、１６ビットＡレジスタ（２０、２６）、およびＦレジスタ（２２、２８）との間には１６ビット幅の７対１（７ｔｏ１）のマルチプレクサ（７ｔｏ１ＭＵＸ）１２が設けられている。各マルチプレクサ（７ｔｏ１ＭＵＸ）１２は、ＰＥ４が並ぶ方向（図１における左右の方向）において、左に１つ、２つおよび３つ離れたＰＥ４のレジスタバス１０と、右に１つ、２つ及び３つ離れたＰＥ４のレジスタバス１０と、当該ＰＥ４のレジスタバス１０とに接続し、それらレジスタバス１０に付属するレジスタ（６、８）のデータを演算対象として選択する。選択の制御は、グローバルプロセッサ５０により行われる。
【００３６】
７ｔｏ１ＭＵＸ１２とＡＬＵ（１８、２４）の間には、シフタ（Shift Expand）１６が設けられている。シフタ（Shift Expand）１６は、レジスタ（６、８）から読み出されたデータのビットシフトと拡張とを行う。シフタ１６の制御は、グローバルプロセッサ５０により行われる。
【００３７】
レジスタファイル６０に含まれる上段３つの１６ビットレジスタ６は、マイクロプロセッサ外の外部メモリデータ転送装置（図示せず）から内容の読み出し／書き込みがなされ得るレジスタである。
【００３８】
制御回路（３２、３６）は、グローバルプロセッサ５０から発信される制御信号および範囲判定回路（３４、３８）の出力信号に基づいて１６ビットＡＬＵ（１８、２４）、１６ビットＡレジスタ（２０、２６）、及びＦレジスタ（２２、２８）を制御する制御回路である。制御回路３２は下位側、制御回路３６は上位側を制御する。
【００３９】
判定手段としての範囲判定回路（３４、３８）は、各ＰＥ４それぞれを識別するために設定された（自身を識別するための固有の識別子としての）ＰＥ固有値３０と、グローバルプロセッサ５０が指定する範囲とを比較して、指定された範囲にある場合は対応する制御回路に対して動作指示を行う。範囲判定回路３４は制御回路３２に対して、範囲判定回路３８は制御回路３６に対してそれぞれ動作指示を行う。すなわち、ｎ個の演算回路それぞれに対応させて演算回路を動作させるか否かを判定するｎ個の判定手段を備え、経路から与えられる指示と、固有の識別子と、に基づいて対応する演算回路を動作させるか否かを判定する。
【００４０】
ＰＥ固有値３０は、例えば１番目のＰＥ４に“０”を与え、２番目のＰＥ４に“１”を与え、３番目のＰＥ４に“２”を与え、・・・、２５６番目のＰＥ４に“２５５”を与えるというように、ＰＥ４を識別するための固有の番号を与える。ＰＥ固有値３０は各ＰＥ４につき１個存在し、そのＰＥ固有値３０は同じ値が２個の範囲判定回路（３４、３８）へ入力されている。
【００４１】
範囲判定回路（３４、３８）の構成を図２に示す。範囲判定回路（３４、３８）は、範囲上限比較器８０と、範囲下限比較器８２と、判定回路８４と、から構成されている。範囲上限比較器８０は、範囲指定バス４０または４２を経由して指定された範囲の上限値情報（limit-h）と、ＰＥ固有値３０と、を比較し、上限値情報（limit-h）以下か否かを判定回路８４に出力する。範囲下限比較器８２は、範囲指定バス４０または４２を経由して指定された範囲の下限値情報（limit-l）と、ＰＥ固有値３０と、を比較し、下限値情報（limit-l）以上か否かを判定回路８４に出力する。判定回路８４は、範囲上限比較器８０の比較結果と範囲下限比較器８２の比較結果から上限値情報以下かつ下限値情報以上である場合は制御回路３２または３６へ動作指示を行う。
【００４２】
本実施形態におけるＰＥ４の範囲指定について図３を参照して説明する。図３はＳＩＭＤ型マイクロプロセッサ２にＰＥ４が２５６個内蔵されている場合であり、上位用画素とはレジスタ（６、８）の上位８ビットを示し、下位用画素とはレジスタ（６、８）の下位８ビットを示している。上位用演算器とは上位用ＡＬＵ２４を示し、下位用演算器とは下位用ＡＬＵ１８を示している。また、図３では２５６個のうち、ＰＥ固有値３０が０〜７に設定されているＰＥ４を抜き出して示している。つまり、１ＰＥにつき２画素の処理を行う場合である。
【００４３】
グローバルプロセッサ５０は、演算内容を制御信号で各ＰＥ４に発信すると同時に、演算を実施したい画素が存在するＰＥ４を範囲指定情報（上限値情報、下限値情報）も範囲指定バス（４０、４２）を経由して発信することで、一部のＰＥ４のみ演算対象として動作させることができる。その際、下位に配置されている画素群である画素Ｌｎ（ｎは０〜２５５）に対する範囲指定と、上位に配置されている画素群である画素Ｕｎ（ｎは０〜２５５）に対する範囲指定を個別に指定できる。個別に指定する場合は、グローバルプロセッサ５０から発信する範囲指定情報に、下位上位の範囲を個別に発信すればよい。下位用と上位用の範囲指定情報は、それぞれすべてのＰＥ４へ配信される。各ＰＥ４においては、下位用の範囲指定情報は下位用の範囲判定回路３４で範囲に該当するか否かを判定し、下位用の制御回路３２を経て、下位のＡＬＵ１８などの制御に反映することで下位側画素Ｌｎの画像処理に反映され、上位用の範囲指定情報は上位用の範囲判定回路３８で範囲に該当するか否かを判定し、上位用の制御回路３６を経て、上位のＡＬＵ２４などの制御に反映することで上位側画素Ｕｎの画像処理に反映される。
【００４４】
例えば、図３のハッチング部分に示すように、下位側は画素Ｌ２〜画素Ｌ７を演算対象とし、上位側は画素Ｕ１〜画素Ｕ４を演算対象とすることが可能である。このときには、グローバルプロセッサ５０は、下位用の範囲指定情報として範囲上限値情報＝７、範囲下限値情報＝２を範囲指定バス４２に出力し、上位用の範囲指定情報として範囲上限値情報＝４、範囲下限値情報＝１を範囲指定バス４０に出力すればよい。
【００４５】
本実施形態は、前述した第１の配列、つまり、２５６個の連続する画像データが２セット配置される場合（例えば異なる２ラインのデータを配置する場合など）に、各セットごとに異なる範囲を指定することができるようになる。
【００４６】
本実施形態によれば、上位のＡＬＵ２４、下位のＡＬＵ１８の２つのＡＬＵを備えたＰＥ４を複数の有するＳＩＭＤ型マイクロプロセッサ２において、ＰＥ４に、各ＡＬＵに対応して制御回路（３２、３６）と範囲判定回路（３４、３８）を設ける。そして、グローバルプロセッサ５０と各ＰＥ４を上位用の範囲指定バス４０と下位用の範囲指定バス４２とで接続し、上位のＡＬＵ２４を動作させる場合は上位用の範囲指定バス４０から当該ＰＥ４が動作するように範囲指定を行い、下位のＡＬＵ１８を動作させる場合は下位用の範囲指定バス４２から当該ＰＥ４が動作するように範囲指定を行うことで、上位と下位とで異なる範囲指定を行うことができるので、前述した第１の配列において各セットごとに異なる範囲を指定することができるようになる。したがって、ＳＩＭＤ型マイクロプロセッサ２における画像処理プログラミング上の制約が無くなる。
【００４７】
［第２実施形態］
次に、本発明の第２の実施形態を図４ないし図６を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。図４は、本発明の第２の実施形態にかかるＳＩＭＤ型マイクロプロセッサ２のブロック図である。図５は、範囲判定回路のブロック図である。図６は、図４に示されたＳＩＭＤ型マイクロプロセッサ２におけるデータの配列と範囲指定の例を示す説明図である。
【００４８】
本実施形態は、第１の実施形態では範囲指定バスが上位下位それぞれ設けられていたのが、１本の範囲指定バス４４となり、その範囲指定バス４４が各範囲判定回路（３４、３８）に入力されている。すなわち、制御手段からｎ個の判定手段に対して演算回路を動作させる指示をする１つの経路が設けられている。
【００４９】
また、範囲指定バス４４が１本となったことに伴い、範囲判定回路（３４、３８）が、図５に示すような構成に変更される。図５（ａ）に示した範囲判定回路（３４、３８）は、範囲上限比較器８０と、範囲下限比較器８２と、判定回路８４と、固有値変換回路８６と、から構成されている。範囲上限比較器８０と、範囲下限比較器８２と、判定回路８４と、は第１の実施形態と同様である。変換手段としての固有値変換回路８６は、ＰＥ固有値３０が入力され、ＰＥ固有値３０を上位用ＡＬＵ２４、下位用ＡＬＵ１８をそれぞれ個別に指定するための変換を行う。
【００５０】
具体的には、図５（ｂ）に示すように固有値変換回路８６に入力されたＰＥ固有値３０は、下位用の範囲判定回路３４における固有値変換回路８６ではＰＥ固有値３０を２倍して範囲上限比較器８０と範囲下限比較器８２に出力し、上位用の範囲判定回路３８における固有値変換回路８６ではＰＥ固有値３０を２倍した値に１を加算して範囲上限比較器８０と範囲下限比較器８２に出力する。すなわち、固有の識別子をｎ個の演算回路それぞれに対応する識別子に変換している。
【００５１】
固有値変換回路８６によって変換された固有値は、範囲指定バス４４から与えられる範囲指定と、に基づいて動作指示を行うか否かの判定に用いられ、動作を行うとの判定が成された場合は対応する制御回路に対して判定回路８４が動作指示を行う。すなわち、経路から与えられる指示と、変換手段が変換した識別子と、に基づいて対応する演算回路を動作させるか否かを判定する。
【００５２】
本実施形態におけるＰＥ４の範囲指定について図６を参照して説明する。図６は図３と同様にＳＩＭＤ型マイクロプロセッサ２にＰＥ４が２５６個内蔵されている場合であり、上位用画素Ｕｎとはレジスタ（６、８）の上位８ビットを示し、下位用画素Ｌｎとはレジスタ（６、８）の下位８ビットを示している。上位用演算器とは上位用ＡＬＵ２４を示し、下位用演算器とは下位用ＡＬＵ１８を示している。また、図３では２５６個のうち、ＰＥ固有値３０に０〜７が設定されているＰＥ４を抜き出して示している。つまり、１ＰＥにつき２画素の処理を行う場合である。
【００５３】
グローバルプロセッサ５０は、演算内容を制御信号で各ＰＥ４に発信すると同時に、演算を実施したい画素が存在するＰＥ４を範囲指定情報（上限値情報、下限値情報）を範囲指定バス４４経由で発信することで、一部の画素のみ演算対象として動作させることができる。各ＰＥ４に配置された２つの画素は、それぞれのＰＥ固有値３０と固有値変換回路８６によって生成された画素番号（図６中の画素０、画素１、…の数字部分）に一致した値と、範囲指定情報（上限値情報、下限値情報）とを比較し、それぞれの画素単位での対象範囲に該当するか否かの判定がなされ、それぞれの画素に対応する制御回路（３２または３６）を経て、それぞれ画素に対応するＡＬＵなどの制御に反映することでそれぞれ画素単位の画像処理に反映される。
【００５４】
例えば図６のハッチング部分に示すように、画素５〜画素１２を演算対象となる範囲指定を行うことが可能となる。このときには、グローバルプロセッサ５０は、範囲指定情報として上限情報＝１２、下限情報＝５を範囲指定バス４４に出力すればよい。つまり、本実施形態ではグローバルプロセッサ５０は、ＰＥ固有値３０で範囲指定を行うのではなく画素番号で範囲指定を行う。
【００５５】
本実施形態は、前述した第２の配列、つまり、５１２個の連続する画像データが１セット配置される場合に、１個のＰＥ４に配置された２個の画像データ（画素）の間に範囲指定の境界を設定することができ、１画素単位での範囲指定が可能となる。
【００５６】
本実施形態によれば、上位のＡＬＵ２４、下位のＡＬＵ１８の２つのＡＬＵを備えたＰＥ４を複数有するＳＩＭＤ型マイクロプロセッサ２において、ＰＥ４に、各ＡＬＵに対応して制御回路（３２、３６）と範囲判定回路（３４、３８）を設ける。そして、グローバルプロセッサ５０と各ＰＥ４を範囲指定バス４４で接続し、グローバルプロセッサ５０が画素単位で範囲指定を行い、範囲判定回路（３４、３８）ではＰＥ固定値３０を変換した値と比較を行うことで、１画素単位で範囲指定を行うことができるので、前述した第２の配列において１個のＰＥ４に配置された２個の画像データ（画素）の間に範囲指定の境界を設定することができるようになる。したがって、ＳＩＭＤ型マイクロプロセッサ２における画像処理プログラミング上の制約が無くなる。
【００５７】
なお、上述した第１、第２の実施形態は、１個のＰＥ４につき３個以上の画素を取り扱うケース（ＡＬＵやＡレジスタ、Ｆレジスタが３セット以上ある場合）においても、この構成の主旨が適用可能である。
【００５８】
［第３実施形態］
次に、本発明の第３の実施形態を図７を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００５９】
本実施形態は、第１の実施形態で範囲指定されて演算処理が行われた後のデータ（画素）を読み出す際の構成に関する実施形態である。本実施形態は図７に示すように、各ＰＥ４からの出力はワイヤードＯＲ接続した経路としてのワイヤードＯＲライン１００ＬあるいはワイヤードＯＲライン１００ＵへワイヤードＯＲ接続されている。ここで、上位側の画素（上位側のＡＬＵ２４の演算結果）の出力はワイヤードＯＲライン１００Ｕへ、下位側の画素（下位側のＡＬＵ１８の演算結果）の出力はワイヤードＯＲライン１００Ｌへ接続されている。つまり、ワイヤードＯＲライン１００ＵおよびワイヤードＯＲラインＬは、ＰＥ４の上位用Ａレジスタ２６の出力同士および下位用Ａレジスタ２０の出力同士を互いにワイヤードＯＲ接続した２本の経路である。すなわち、互いに隣接するプロセッサエレメントの格納手段をワイヤードＯＲ接続したｎ本の経路が設けられている。
【００６０】
ワイヤードＯＲライン１００Ｕは、プリチャージ用のＰＭＯＳトランジスタ１０２Ｕと、キーパー用のＰＭＯＳトランジスタ１０４Ｕと、インバータ１０６Ｕと、が接続されている。ＰＭＯＳトランジスタ１０２Ｕは、ゲートにＰＣＫ信号が入力され、ソースに電源電圧、ドレインにワイヤードＯＲライン１００Ｕが接続されている。ＰＭＯＳトランジスタ１０４Ｕは、ゲートにワイヤードＯＲ出力１０８Ｕが入力され、ソースに電源電圧、ドレインにワイヤードＯＲライン１００Ｕが接続されている。つまり、ＰＭＯＳトランジスタ１０２ＵとＰＭＯＳトランジスタ１０４Ｕは電源電圧とワイヤードＯＲライン１００Ｕとの間に並列に接続されている。インバータ１０６Ｕは、ワイヤードＯＲライン１００Ｕが入力され出力がワイヤードＯＲ出力１０８Ｕとなる。ＰＣＫ信号はグローバルプロセッサ５０により制御される信号である。
【００６１】
ＰＭＯＳトランジスタ１０２Ｕは、ＰＣＫ信号を“Ｌｏｗ”電位とするプリチャージ期間で、ワイヤードＯＲライン１００Ｕの電位を“Ｈｉｇｈ”電位にプリチャージする。次に、ＰＣＫ信号を“Ｈｉｇｈ”電位とするディスチャージ期間には、ＰＭＯＳトランジスタ１０２Ｕは“オフ”の状態となるが、ＰＭＯＳトランジスタ１０４Ｕ及びインバータ１０６Ｕの作用により、インバータ１０６Ｕの出力が“Ｌｏｗ”電位にかつワイヤードＯＲライン１００Ｕの電位が“Ｈｉｇｈ”電位に保たれようとする。このＰＭＯＳトランジスタ１０４Ｕは、上記のようにワイヤードＯＲライン１００Ｕの電位が“Ｈｉｇｈ”電位に保たれるための、最小限のサイズのものが望ましい。つまり、ＰＭＯＳトランジスタ１０４Ｕは、他の出力と競合した場合は“Ｈｉｇｈ”電位が維持できなくなる程度である。
【００６２】
ワイヤードＯＲライン１００ＬもワイヤードＯＲライン１００Ｕと同様である、すなわち、プリチャージ用のＰＭＯＳトランジスタ１０２Ｌと、キーパー用のＰＭＯＳトランジスタ１０４Ｌと、インバータ１０６Ｌと、が接続され、ＰＭＯＳトランジスタ１０２Ｌは、ゲートにＰＣＫ信号が入力され、ソースに電源電圧、ドレインにワイヤードＯＲライン１００Ｌが接続されている。ＰＭＯＳトランジスタ１０４Ｌは、ゲートにワイヤードＯＲ出力１０８Ｌが入力され、ソースに電源電圧、ドレインにワイヤードＯＲライン１００Ｌが接続されている。つまり、ＰＭＯＳトランジスタ１０２ＬとＰＭＯＳトランジスタ１０４Ｌは電源電圧とワイヤードＯＲライン１００Ｌとの間に並列に接続されている。インバータ１０６Ｌは、ワイヤードＯＲライン１００Ｌが入力され出力がワイヤードＯＲ出力１０８Ｌとなる。
【００６３】
そして、各ＰＥ４には、ワイヤードＯＲライン１００ＬあるいはワイヤードＯＲライン１００Ｕへ、ＰＥ４内部のレジスタに格納されている画素を情報として出力するためのＮＭＯＳトランジスタ１１０および１１２を備えている。ＮＭＯＳトランジスタ１１０は、ゲートに制御回路３２または３６からの制御信号が入力され、ソースにＮＭＯＳトランジスタ１１２のドレイン、ドレインにワイヤードＯＲライン１００Ｕまたは１００Ｌが接続されている。ＮＭＯＳトランジスタ１１２は、ゲートに画素が格納されているＡレジスタ２０または２６の値が入力され、ソースにグランド、ドレインにＮＭＯＳトランジスタ１１０のソースが接続されている。
【００６４】
なお、図７に示した構成は上位下位ともに１ビット分の構成を示しており、データ幅が上位１６ビット下位１６ビットの場合は、この構成が上位下位ともに１６個備わる。
【００６５】
次に、第１の実施形態の要領でＰＥ４が選択された際の動作を説明する。ＰＣＫ信号を“Ｈｉｇｈ”電位とするディスチャージ期間において選択されたＰＥ４の制御回路は、ＮＭＯＳトランジスタ１１０に対して“Ｈｉｇｈ”を出力し、ＮＭＯＳトランジスタ１１０を“オン”状態にする。このとき画素が格納されているＡレジスタ２６の値が“Ｈｉｇｈ”の場合は、ＮＭＯＳトランジスタ１１２も“オン”状態となる。この場合はＮＭＯＳトランジスタ１１０、１１２共“オン”状態となることでワイヤードＯＲライン１００Ｕまたは１００Ｌがグランドレベル（“Ｌｏｗ”レベル）に引き落とされインバータ１０６Ｕまたは１０６Ｌの出力は“Ｈｉｇｈ”レベルとなる。そしてインバータ１０６Ｕの出力“Ｈｉｇｈ”レベルが出力手段としての上位の結果格納レジスタ１１４Ｕまたは下位の結果格納レジスタ１１４Ｌに格納される。すなわち、出力手段をワイヤードＯＲ接続したｎ本の経路それぞれに対応して設けられている。
【００６６】
画素が格納されているレジスタの値が“Ｌｏｗ”の場合は、ＮＭＯＳトランジスタ１１２は“オフ”状態となる。この場合はＮＭＯＳトランジスタ１１０が“オン”状態、ＮＭＯＳトランジスタ１１２が“オフ”状態となるのでワイヤードＯＲライン１００Ｕまたは１００Ｌがグランドレベル（“Ｌｏｗ”レベル）に引き落とされず“Ｈｉｇｈ”レベルが維持される。したがってインバータ１０６Ｕまたは１０６Ｌの出力は“Ｌｏｗ”レベルとなりそれが上位の結果格納レジスタ１１４Ｕまたは下位の結果格納レジスタ１１４Ｌに格納される。
【００６７】
本実施形態によれば、例えば隣接する画素の演算処理後の画素値を用いて演算するような処理（例えば誤差拡散やディザなど）の場合に、１つのＰＥ４が選択されるように範囲指定を行うことで１つの画素の演算結果を得ることができる。また、上位下位で異なる画像データを配置することで、一度に２つの画像の処理を行うことができる。
【００６８】
［第４実施形態］
次に、本発明の第４の実施形態を図８を参照して説明する。なお、前述した第１ないし第３の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６９】
本実施形態は、第２の実施形態で範囲指定されて演算処理が行われた後のデータ（画素）を読み出す際の構成に関する実施形態である。本実施形態は図８に示すように、第４の実施形態に対して論理和回路としてのＯＲゲート１１６が追加され、結果格納されるのが、レジスタ１１４の下位部分のみとなる点が異なっている。すなわち、ワイヤードＯＲ接続したｎ本の経路の論理和演算を行う論理和回路と、論理和回路の出力を格納する出力手段と、が設けられている。
【００７０】
第２の実施形態の場合は、図６に示すように、図４に示したような２５６個のＰＥ４に２つのＡＬＵを備えて、５１２個の連続する画像データを１セット配置するので、結果格納レジスタ１１４には１つの画素の演算結果が格納されれば良い。したがって、ワイヤードＯＲ出力１０８Ｕと１０８ＬとをＯＲゲート１１６で論理和演算を行って結果格納レジスタ１１４に格納することで１つの画素の演算結果を結果格納レジスタ１１４の下位側に格納することができる。すなわち、上位側画素の演算結果も、下位側画素の演算結果も同じ位置に格納することができる。
【００７１】
本実施形態によれば、例えば隣接する画素の演算処理後の画素値を用いて演算するような処理（例えば誤差拡散やディザなど）の場合に、ＰＥ４内にある複数の画素のうち１つの画素が選択されるように範囲指定を行うことができるので１つの画素の演算結果を得ることができる。また、上位側、下位側のいずれの演算結果を読み出しても結果格納レジスタ１１４の同じ位置に格納されるので、プログラム上で格納位置の判定処理などを行う必要が無くＳＩＭＤ型マイクロプロセッサ２における画像処理プログラミング上の制約が無くなる。
【００７２】
［第５実施形態］
次に、本発明の第５の実施形態を図９を参照して説明する。なお、前述した第１ないし第４の実施形態と同一部分には、同一符号を付して説明を省略する。
【００７３】
本実施形態は、第４の実施形態に対して、符号拡張手段としての結果格納レジスタ１１４において上位側が符号拡張されて格納される点が異なっている。
【００７４】
図１や図４に示したＳＩＭＤ型マイクロプロセッサ２は、１個のＰＥ４につき２個の画素を取り扱うことができるが、１画素のデータ幅を２倍にして１個のＰＥ４につき１個の画素を取り扱うようにすることもできる。この場合、ＰＥ４の演算結果を取り出す回路も両方に対応する必要があるために、結果格納レジスタ１１４は、１画素のデータ幅を２倍にした場合のデータが格納できるデータ幅が必要になる。したがって、１個のＰＥ４につき２個の画素を取り扱った場合に第４の実施形態では、結果格納レジスタ１１４の上位側のビットが不定値となってしまい、プログラムでは下位側のみ読み出すまたは全ビット読み出して上位側を無視または符号拡張などの処理が必要となってしまう。
【００７５】
そこで、本実施形態のように、予め符号拡張を行って結果格納レジスタ１１４に格納することで、結果格納レジスタ１１４から読み出した後にプログラムにおいて符号拡張などの処理が不要となる。特にＰＥ４で取り扱う画素が符号付の値をとる場合に有効である。
【００７６】
［第６実施形態］
次に、本発明の第５の実施形態を図１０を参照して説明する。なお、前述した第１ないし第４の実施形態と同一部分には、同一符号を付して説明を省略する。
【００７７】
本実施形態は、第５の実施形態に対して、ゼロ拡張手段としての結果格納レジスタ１１４において上位側がゼロ拡張されて格納される点が異なっている。
【００７８】
本実施形態は、ＰＥ４で取り扱う画素が符号無しのデータである場合に、予めゼロ拡張を行って結果格納レジスタ１１４に格納することで、結果格納レジスタ１１４から読み出した後にプログラムにおいてゼロ拡張などの処理が不要となる。
【００７９】
なお、取り扱うデータに合わせて第５の実施形態と第６の実施形態を切り替えてもよい。すなわち、グローバルプロセッサ５０により符号付のデータを取り扱う場合は符号拡張を行い、符号無しのデータを取り扱う場合はゼロ拡張を行うように制御する。
【００８０】
また、図７ないし図１０に示したような構成は、対象となる情報（この例はＰＥ４上の画素）が多くなっても、回路規模や形状が一定であるため対応しやすいというメリットがあるため、多数のＰＥ４を有するＳＩＭＤ型マイクロプロセッサ２で、ＰＥ４の情報を読み出す方法としては好適である。
【００８１】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態にかかるＳＩＭＤ型マイクロプロセッサのブロック図である。
【図２】図１に示されたＳＩＭＤ型マイクロプロセッサの範囲判定回路のブロック図である。
【図３】図１に示されたＳＩＭＤ型マイクロプロセッサにおけるデータの配列と範囲指定の例を示す説明図である。
【図４】本発明の第２の実施形態にかかるＳＩＭＤ型マイクロプロセッサのブロック図である。
【図５】図４に示されたＳＩＭＤ型マイクロプロセッサの範囲判定回路のブロック図である。
【図６】図４に示されたＳＩＭＤ型マイクロプロセッサにおけるデータの配列と範囲指定の例を示す説明図である。
【図７】本発明の第３の実施形態にかかるＳＩＭＤ型マイクロプロセッサの回路図である。
【図８】本発明の第４の実施形態にかかるＳＩＭＤ型マイクロプロセッサの回路図である。
【図９】本発明の第５の実施形態にかかるＳＩＭＤ型マイクロプロセッサの回路図である。
【図１０】本発明の第６の実施形態にかかるＳＩＭＤ型マイクロプロセッサの回路図である。
【符号の説明】
【００８３】
２        ＳＩＭＤ型マイクロプロセッサ
４        ＰＥ（プロセッサエレメント）
１８      ＡＬＵ（演算回路）
２０      Ａレジスタ（格納手段）
２４      ＡＬＵ（演算回路）
２６      Ａレジスタ（格納手段）
３０      ＰＥ固有値（自身を識別するための固有の識別子）
３４      範囲判定回路（判定手段）
３８      範囲判定回路（判定手段）
４０      範囲指定バス（演算回路を動作させる指示を与える経路）
４２      範囲指定バス（演算回路を動作させる指示を与える経路）
４４      範囲指定バス（演算回路を動作させる指示を与える経路）
５０      グローバルプロセッサ（制御手段）
８６      固有値変換回路（変換手段）
１００Ｕ  ワイヤードＯＲライン（ワイヤードＯＲ接続した経路）
１００Ｌ  ワイヤードＯＲライン（ワイヤードＯＲ接続した経路）
１１４Ｕ  上位側結果格納レジスタ（出力手段）
１１４Ｌ  下位側結果格納レジスタ（出力手段）
１１４    結果格納レジスタ（符号拡張手段、ゼロ拡張手段）
１１６    ＯＲゲート（論理和回路）
【図１】
0004913685.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004913685.tif 000009
【図９】
0004913685.tif 000010
【図１０】
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