(57)【特許請求の範囲】
【請求項１】
メインワード線とサブワード線とを有する階層ワード線構造の半導体記憶装置であって、前記サブワード線は、前記メインワード線に対して複数本配置され、
アドレス信号に従って、前記メインワード線に対応して配置されるサブワード線のうちの１つのサブワード線を特定するサブデコードファースト信号を生成するデコード回路、
第１の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路、
前記第１の電圧よりも低い第２の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路、および
前記第２の電圧を動作電源電圧として受け、前記第１および第２の駆動回路の出力信号に従って前記第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路を備え、前記ゲート回路は、前記第１のサブデコード信号および前記内部サブデコード信号を受けて前記第１のサブデコード信号と前記内部サブデコード信号の少なくとも一方が論理ハイレベルのとき論理ローレベルの信号を生成し、前記第１および第２のサブデコード信号の対は、前記複数のサブワード線それぞれに対応して生成されて、前記第１および第２のサブデコード信号に従って、１つのメインワード線に対応して配置される複数のサブワード線のうちの１つのサブワード線が指定され、
前記複数のサブワード線それぞれに対応して設けられ、各々が、対応の第１のサブデコード信号を前記メインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って前記対応のサブワード線を非選択状態に駆動する第２のトランジスタと、前記メインワード線上の信号に従って、前記対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える複数のサブワードドライバをさらに備える、半導体記憶装置。
【請求項２】
前記ゲート回路は、前記第１のサブデコード信号が論理ローレベルのときインバータとして動作する、請求項１記載の半導体記憶装置。
【請求項３】
前記第１のサブデコード信号は、選択時、対応のサブワード線上に伝達される、請求項１記載の半導体記憶装置。
【請求項４】
行列状に配列される複数のメモリセル、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線、
各々が所定数のサブワード線に対応して配置される複数のメインワード線、
第１のアドレス信号に従って、前記複数のメインワード線の１つを選択状態へ駆動するメインワード線選択回路、
第２のアドレス信号に従って、前記所定数のサブワード線のうちの１つのサブワード線を選択するためのサブデコードファースト信号を生成するサブデコード回路、および
前記サブデコードファースト信号に従って相補なサブデコード信号の対を生成するサブデコードドライブ回路を備え、前記サブデコードドライブ回路は、第１の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、前記第１の電圧よりも低い第２の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、前記第１および第２の駆動回路の出力信号に従って前記第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路とを備え、前記ゲート回路は前記第１のサブデコード信号および前記内部サブデコード信号を受けて、前記第１のサブデコード信号と前記内部サブデコード信号の少なくとも一方が論理ハイレベルのときに論理ローレベルの信号を生成し、
前記相補な第１および第２のサブデコード信号の対は、前記所定数のサブワード線それぞれに対応して生成されて、前記第１および第２のサブデコード信号の対に従って前記所定数のサブワード線のうちの１つのサブワード線が指定され、さらに、
各前記サブワード線に対応して配置され、各々が対応のメインワード線上の信号と前記サブデコードドライブ回路からの相補な第１および第２のサブデコード信号とに従って対応のサブワード線を選択状態へ駆動するサブワードドライバを備え、
各前記サブワードドライバは、
対応の第１のサブデコード信号を対応のメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って前記対応のサブワード線を非選択状態に駆動する第２のトランジスタと、前記対応のメインワード線上の信号に従って、前記対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える、半導体記憶装置。
【請求項５】
前記複数のメモリセルは、行方向に沿って複数のメモリブロックに分割され、
前記複数のサブワード線は、各前記メモリブロックにおいて各メモリセル行に対応して配置され、
前記サブデコードドライブ回路は、少なくとも前記複数のメモリブロックの隣接メモリブロックの間の領域に対応して配置される、請求項４記載の半導体記憶装置。
【請求項６】
前記ゲート回路は、前記相補な第１および第２のサブデコード信号の対それぞれに対応して配置され、各々が対応の第１のサブデコード信号と対応の内部サブデコード信号とを受け、前記対応の第１のサブデコード信号および内部サブデコード信号がともに論理ローレベルのときに対応の第２のサブデコード信号を論理ハイレベルとして該対応のサブワード線を非選択状態とする、請求項４記載の半導体記憶装置。
【請求項７】
前記ゲート回路は、否定論理和回路である、請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、ワード線がメインワード線とサブワード線とに分割される分割ワード線構造(階層ワード線構造)を有する半導体記憶装置に関する。より特定的には、この発明は、サブワード線を選択状態へ駆動するための構成に関する。
【０００２】
【従来の技術】
図１０は、従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。
図１０において、メモリセルアレイ部においては、メモリセルＭＣが行列状に配列される。メモリセルＭＣの各行に対応してサブワード線ＳＷＬが配置される。図１０においては、サブワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ１０、ＳＷＬ１１を代表的に示す。明確には示さないが、メモリセルＭＣは、行方向(サブワード線が延在する方向)に沿って複数のメモリブロックに分割される。各メモリブロックにおいて、サブワード線ＳＷＬがメモリセル行に対応して配置され、それぞれに、対応の行のメモリセルＭＣが接続される。
【０００３】
各メモリブロックにおいて、所定数のサブワード線に対応してメインワード線ＺＭＷＬが配置される。このメインワード線ＺＭＷＬは、行方向に整列するメモリブロックに共通に配置される。
【０００４】
サブワード線ＳＷＬに対応してサブワードドライバＳＷＤが配置される。図１０においては、サブワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ１０、ＳＷＬ１１それぞれに対応して配置されるサブワードドライバＳＷＤ００、ＳＷＤ０１、ＳＷＤ１０、およびＳＷＤ１１を代表的に示す。
【０００５】
これらのサブワードドライバＳＷＤ００、ＳＷＤ０１、ＳＷＤ１０、およびＳＷＤ１１は、それぞれメインワード線ＺＭＷＬ上の信号電位と行選択信号ＲＳＬ(サブデコード信号ＳＤ、ＺＳＤ)とに従って対応のサブワード線を選択状態へ駆動する。この行選択信号ＲＳＬは、相補サブデコード信号ＳＤおよびＺＳＤを含み、１つのメインワード線に対応して配置されかつ列方向に整列するサブワード線の組において、１つのサブワード線を指定する。すなわち、図１０に示す配置において、これらのサブデコード信号ＳＤおよびＺＳＤに従って、サブワード線ＳＷＬ００およびＳＷＬ１０の一方が指定され、またサブワード線ＳＷＬ０１およびＳＷＬ１１の一方が指定される。
【０００６】
複数行のメモリセルＭＣに対応して１つのメインワード線ＺＭＷＬを配置することにより、メインワード線ＺＭＷＬのピッチ条件を緩和する。また、メインワード線ＺＭＷＬには、サブワードドライバが接続されるだけであり、メモリセルＭＣは接続されない。したがって、メインワード線ＺＭＷＬの負荷を低減することができ、高速でワード線を選択状態へ駆動することができる。このようなメインワード線ＺＭＷＬおよびサブワード線ＳＷＬ（サブワード線ＳＷＬ００、…、ＳＷＬ１１を総称的に示す）にワード線を分割する構成は、分割ワード線構造または階層ワード線構造と呼ばれる。
【０００７】
なお、図１０においては、メモリセル列に対応して配置されるビット線対ＢＬＰを示す。このビット線対ＢＬＰは相補ビット線ＢＬおよび／ＢＬを含み、メモリセルＭＣはこれらのビット線ＢＬおよび／ＢＬの一方に接続される。
【０００８】
図１１は、図１０に示すサブワードドライバＳＷＤの構成を示す図である。図１１において、サブワードドライバＳＷＤは、メインワード線ＺＭＷＬ上の信号電位がＬレベル（接地電圧Ｖｓｓレベル）のとき導通し、サブデコード信号ＳＤをサブワード線ＳＷＬ上に伝達するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｑ１と、メインワード線ＺＭＷＬ上の信号電位がＨレベル（高電圧Ｖｐｐレベル）のとき導通し、サブワード線ＳＷＬを非選択状態（接地電圧Ｖｓｓレベル）に駆動するＮチャネルＭＯＳトランジスタＱ２と、補のサブデコード信号ＺＳＤがＨレベル（アレイ電源電圧Ｖｄｄａレベル）のとき導通し、サブワード線ＳＷＬを非選択状態（接地電圧Ｖｓｓレベル）に駆動するＮチャネルＭＯＳトランジスタＱ３を含む。
【０００９】
サブデコード信号ＳＤは、高電圧Ｖｐｐと接地電圧Ｖｓｓとの間で変化し、補のサブデコード信号ＺＳＤは、アレイ電源電圧Ｖｄｄａと接地電圧Ｖｓｓの間で変化する。この高電圧Ｖｐｐはアレイ電源電圧Ｖｄｄａよりも高い電圧である。選択サブワード線ＳＷＬに対しサブデコード信号ＳＤにより高電圧Ｖｐｐを伝達するのは、以下の理由による。
【００１０】
図１１に示すように、メモリセルＭＣは、情報を記憶するためのメモリキャパシタＭＱと、サブワード線ＳＷＬ上の信号電位に応答して導通し、メモリキャパシタＭＱを対応のビット線ＢＬ（または／ＢＬ）に接続するアクセストランジスタＭＴを含む。アクセストランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。ビット線ＢＬおよび／ＢＬに伝達されるＨレベルのデータの電圧レベルは、アレイ電源電圧Ｖｄｄａレベルである。したがって、メモリキャパシタＭＱにＨレベルのデータを書込む場合、以下の理由から、このアクセストランジスタＭＴにおけるしきい値電圧損失によりメモリキャパシタＭＱのＨレベルデータの電圧レベルが低下するのを防止する必要がある。
【００１１】
（ｉ）メモリセルデータの読出時、対応のビット線上に十分な大きさの電圧変化を生じさせる必要がある、（ｉｉ）通常メモリキャパシタの主電極（セルプレート電極）に印加される電圧は、アレイ電源電圧と接地電圧との中間電圧であり、またビット線のプリチャージ電圧も同様中間電圧レベルである。したがって、対応のビット線にＨレベルデータが読み出されたときのビット線電圧変化とＬレベルデータが読み出されたときのビット線電圧変化とを等しくして、図示しないセンスアンプのセンスマージンを大きくする、および（ｉｉｉ）メモリキャパシタＭＱに十分な量の電荷を蓄積して、リーク電流などにより記憶情報が消失するのを防止する。なお、センスアンプは、各ビット線に対応して配置され、活性化時対応のビット線対の電圧を差動増幅する。
【００１２】
このＨレベルデータの電圧レベルのしきい値電圧損失をなくすために、選択サブワード線ＳＷＬ上に、アレイ電源電圧Ｖｄｄａよりも高い高電圧Ｖｐｐが伝達される。メインワード線ＺＭＷＬが、非選択時高電圧Ｖｐｐレベルに駆動されるのは、例え高電圧Ｖｐｐレベルサブデコード信号ＳＤのが与えられても、サブワードドライバＳＷＤにおいてＰチャネルＭＯＳトランジスタＱ１を確実にオフ状態に設定して対応のサブワード線ＳＷＬを非選択状態に保持するためである。
【００１３】
この図１１に示すサブワードドライバＳＷＤの構成において、メインワード線ＺＭＷＬが高電圧Ｖｐｐレベルのときには、ＭＯＳトランジスタＱ１がオフ状態、ＭＯＳトランジスタＱ２がオン状態となる。この状態においては、サブワード線ＳＷＬは、サブデコード信号ＳＤおよびＺＳＤの論理レベルに関わらず、ＭＯＳトランジスタＱ１がオフ状態であり、またＭＯＳトランジスタＱ２がオン状態であるため、接地電圧Ｖｓｓレベルに駆動される。したがって、メインワード線ＺＭＷＬが非選択状態の高電圧Ｖｐｐレベルのときには、対応のサブワード線ＳＷＬの非選択状態の接地電圧Ｖｓｓレベルに保持される。
【００１４】
一方、メインワード線ＺＭＷＬが接地電圧Ｖｓｓレベルの選択状態へ駆動されると、ＭＯＳトランジスタＱ１がオンまたはオフ状態、ＭＯＳトランジスタＱ２がオフ状態となる。サブデコード信号ＳＤが高電圧Ｖｐｐレベルのときには、ＭＯＳトランジスタＱ１がオン状態となって、高電圧Ｖｐｐレベルのサブデコード信号ＳＤがサブワード線ＳＷＬに伝達される。
【００１５】
一方、サブデコード信号ＳＤが接地電圧Ｖｓｓレベルの非選択状態のときには、ＭＯＳトランジスタＱ１は、ゲートおよびソースが同一電圧レベルとなり、オフ状態となる。この状態では、ＭＯＳトランジスタＱ１およびＱ２がともにオフ状態となる。サブデコード信号ＺＳＤが、このときにはアレイ電源電圧Ｖｄｄａレベルにあり、ＭＯＳトランジスタＱ３がオン状態となり、非選択サブワード線ＳＷＬを接地電圧Ｖｓｓレベルに駆動する。すなわち、相補なサブデコード信号ＳＤおよびＺＳＤを用いることにより、サブワード線ＳＷＬがフローティング状態となるのを防止し、確実に非選択サブワード線ＳＷＬを接地電圧Ｖｓｓレベルに保持する。
【００１６】
【発明が解決しようとする課題】
図１２は、従来のサブデコード信号発生部の構成を示す図である。図１２において、サブデコード信号発生部は、プリデコード信号Ｘに従ってサブデコードファースト信号ＺＳＤＦを生成するサブデコーダ９００と、サブデコードファースト信号ＺＳＤＦから相補なサブデコード信号（行選択信号）を生成するサブデコード信号発生回路９１０を含む。
【００１７】
サブデコーダ９００は、高電圧Ｖｐｐを受ける高電圧ノードとノード９０２の間に接続されかつそのゲートにリセット信号ＺＲＳＥＴを受けるＰチャネルＭＯＳトランジスタ９０１と、ノード９０２と接地ノードの間に接続されかつそのゲートにプリデコード信号Ｘを受けるＮチャネルＭＯＳトランジスタ９０３を含む。リセット信号ＺＲＳＥＴは、高電圧Ｖｐｐと接地電圧Ｖｓｓの間で変化する。
【００１８】
プリデコード信号Ｘは、周辺電源電圧Ｖｄｄｐと接地電圧Ｖｓｓの間で変化する。プリデコード信号Ｘは、ロウアドレス信号の所定のビットをプリデコードして生成される。例えば、図１０に示すように１つのメインワード線に対応して２本のサブワード線が配設される場合、１ビットのロウアドレス信号をプリデコードしてプリデコード信号Ｘが生成される。
【００１９】
このサブデコードファースト信号ＺＳＤＦは、高電圧Ｖｐｐと接地電圧Ｖｓｓの間で変化する。
【００２０】
サブデコード信号発生回路９１０は、サブデコードファースト信号ＺＳＤＦを受けてサブデコード信号ＳＤを生成するインバータ９１１と、サブデコードファースト信号ＺＳＤＦを受けるインバータ９１２と、インバータ９１２の出力信号を受けて補のサブデコード信号ＺＳＤを生成するインバータ９１３を含む。
【００２１】
インバータ９１１は、高電圧Ｖｐｐを動作電源電圧として受け、インバータ９１２および９１３は、アレイ電源電圧Ｖｄｄａを動作電源電圧として受ける。したがって、サブデコード信号ＳＤは、高電圧Ｖｐｐレベルの振幅を有し、補のサブデコード信号ＺＳＤは、アレイ電源電圧Ｖｄｄａレベルの振幅を有する。
【００２２】
次に、この図１２に示すサブデコード信号発生部の動作について簡単に説明する。
【００２３】
スタンバイ状態時においては、リセット信号ＺＲＳＥＴが接地電圧Ｖｓｓレベルであり、プリデコード信号Ｘは、接地電圧Ｖｓｓレベルである。したがって、ノード９０２は、オン状態のＭＯＳトランジスタ９０１により、高電圧Ｖｐｐレベルに充電される。
【００２４】
したがって、サブデコードファースト信号ＺＳＤＦが高電圧Ｖｐｐレベルであり、サブデコード信号ＳＤが、接地電圧レベルのＬレベル、補のサブデコード信号ＺＳＤが、アレイ電源電圧ＶｄｄａレベルのＨレベルとなる。したがって、図１１に示すサブワードドライバＳＷＤにおいて、ＭＯＳトランジスタＱ３がオン状態になり、またメインワード線ＺＭＷＬも高電圧Ｖｐｐレベルであり、サブワード線ＳＷＬは、接地電圧レベルに維持される。
【００２５】
メモリセルを選択するアクティブサイクルが始まると、リセット信号ＺＲＳＥＴが、高電圧Ｖｐｐレベルとなり、ＭＯＳトランジスタ９０１がオフ状態となる。プリデコード信号Ｘが、選択状態のときには、周辺電源電圧ＶｄｄｐレベルのＨレベルとなり、ＭＯＳトランジスタ９０３がオン状態となり、ノード９０２からのサブデコードファースト信号ＺＳＤＦが、接地電圧Ｖｓｓレベルに駆動される。応じて、サブデコード信号ＳＤが高電圧Ｖｐｐレベル、補のサブデコード信号ＺＳＤが接地電圧Ｖｓｓレベルとなる。
【００２６】
一方、プリデコード信号Ｘが非選択状態のときには、接地電圧レベルとなり、ＭＯＳトランジスタ９０３がオフ状態となり、ノード９０２はスタンバイ時の高電圧レベルを維持する。ここで、図１２においては示していないが、ノード９０２に対し、非選択状態のときにノード９０２を高電圧Ｖｐｐに保持するラッチ用のＰチャネルＭＯＳトランジスタが配置される。したがって、メモリセルを選択するアクティブサイクル時において、非選択サブデコーダ９００の出力信号ＺＳＤＦは、確実に非選択状態の高電圧Ｖｐｐレベルに保持される。
【００２７】
補のサブデコード信号ＺＳＤの振幅を、アレイ電源電圧Ｖｄｄａレベルとすることにより、振幅が高電圧Ｖｐｐレベルの補のサブデコード信号を使用する場合に比べて消費電力を低減し、また安定なアレイ電源電圧Ｖｄｄａを利用することにより、補のサブデコード信号ＺＳＤの電圧レベルを安定化させる。
【００２８】
図１３は、図１２に示すサブデコード信号発生回路９１０の動作を示す信号波形図である。以下、図１３を参照して、図１２に示すサブデコード信号発生回路９１０の動作について説明する。
【００２９】
インバータ９１２は、入力信号（サブデコード信号ＳＤ）の振幅が高電圧Ｖｐｐであり、その出力信号の振幅よりも大きいため、入力論理しきい値が比較的高く設定される。この入力論理しきい値を比較的高く設定することにより、インバータ９１２の入力信号変化に対して、その出力信号の立上がりおよび立下がり時間を等しくする。
【００３０】
スタンバイ時においては、サブデコードファースト信号ＺＳＤＦが高電圧ＶｐｐレベルのＨレベルであるため、サブデコード信号ＳＤが接地電圧レベルのＬレベル、サブデコード信号ＺＳＤが、アレイ電源電圧レベルのＨレベルとなる。
【００３１】
メモリサイクルが始まり、対応のサブワード線がアドレス指定され、サブデコードファースト信号ＺＳＤＦが、時刻Ｔ０において高電圧Ｖｐｐレベルから接地電圧レベルに低下すると、インバータ９１１は、高速でサブデコード信号ＳＤを、高電圧Ｖｐｐレベルに駆動する。これは、インバータ９１１として、ＣＭＯＳトランジスタが用いられており、ＭＯＳトランジスタの電流駆動力は、そのゲート電圧が高くなるにつれて高くなるためである。
【００３２】
一方、インバータ９１２は、このサブデコードファースト信号ＺＳＤＦの立下がりに応答して、時刻Ｔ１においてその出力信号をＨレベルへ立上げる。インバータ９１２は、アレイ電源電圧Ｖｄｄａを動作電源電圧として使用しており、その電流駆動能力は、インバータ９１１よりも小さく、したがって、インバータ９１２の出力信号は、インバータ９１１の出力信号に較べて比較的緩やかに変化する。
【００３３】
インバータ９１２の出力信号の電圧レベルが、インバータ９１３の入力論理しきい値よりも高くなると、インバータ９１３からの補のサブデコード信号ＺＳＤの電圧レベルが低下し、時刻Ｔ２において接地電圧レベルに到達する。このインバータ９１３も動作電源電圧としてアレイ電源電圧を使用しており、その出力の駆動能力は、インバータ９１１に較べて小さく、また、その入力信号の変化が比較的緩やかであるため、このインバータ９１３からの補のサブデコード信号ＺＳＤは、インバ−タ９１１の出力信号に対しある有限の遅延を持って変化し、時刻Ｔ２において接地電圧レベルとなる。
【００３４】
したがって、この図１３に示すように、インバータ９１３における遅延時間により、時刻Ｔ１から時間Ｔａの間、サブデコード信号ＳＤおよびＺＳＤがともにＨレベルとなる。この期間Ｔａにおいて、図１１に示すサブワードドライバＳＷＤにおいて、メインワード線ＺＭＷＬが選択状態にあれば、図１４に示すように、ＭＯＳトランジスタＱ１およびＱ３を介して貫通電流が流れ、消費電流が増加する。ＭＯＳトランジスタＱ３は、サブデコード信号ＺＳＤがそのしきい値電圧Ｖｔｈ以下となるまでオン状態となるため、この貫通電流が流れる期間は、実際には、時間Ｔａよりも長くなる。
【００３５】
通常動作モード時において、この貫通電流により高電圧Ｖｐｐが消費され、さらに高電圧Ｖｐｐの電圧レベルが低下した場合、選択されたサブワード線ＳＷＬの電圧レベルが低下し、メモリセルに十分な電圧レベルのＨレベルのデータを書込むことができなくなる可能性があり、また、高速でメモリセルの記憶するＨレベルデータを対応のビット線に読出すことができなくなる可能性が生じ、メモリセルデータを正確に、図示しないセンスアンプにより検知増幅することができなくなり、正確なメモリ動作を保証することができなくなる可能性が生じる。
【００３６】
特に、ウェハバーンインなどの加速テストモードにおいては、全ワード線（サブワード線）、奇数または偶数アドレスの半数のサブワード線が同時に選択される。このような複数のサブワード線が同時に選択される場合、通常動作モード時よりも多くのサブワード線が選択され、この高電圧発生回路からの供給電荷が多く消費され、高電圧Ｖｐｐの低下の度合が大きくなる（選択サブワード線の数が多くなり、貫通電流の経路が増大するため）。このような貫通電流により、高電圧発生回路からの供給電荷がすべてまたはそれ以上消費される場合、高電圧Ｖｐｐの電圧レベルは低下した状態を維持することとなり、選択ワード線（メインおよびサブワード線）に意図したレベルの高電圧を印加することができず、電圧ストレスを正確に行なうことができなくなり、バーンインテストを行なっても製品（チップ）の信頼性を保証することができなくなるという問題が生じる。
【００３７】
それゆえ、この発明の目的は、ワード線選択時においてサブワードドライバにおける貫通電流が生じることのない半導体記憶装置を提供することである。
【００３８】
この発明の他の目的は、正確に選択サブワード線を所定の電圧レベルまで高速で駆動することのできる半導体記憶装置を提供することである。
【００３９】
この発明のさらに他の目的は、消費電力を低減することのできる半導体記憶装置を提供することである。
【００４０】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、アドレス信号に従ってメインワード線に対応して配置される所定数のサブワード線のうちの１つのサブワード線を特定するサブデコードファースト信号を生成する第１のデコード回路と、第１の電圧を動作電源電圧として受け、このサブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、第１の電圧よりも低い第２の電圧を動作電源電圧として受け、サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、第２の電圧を動作電源電圧として受け、第１および第２の駆動回路の出力信号に従って第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路を含む。ゲート回路は、第１のサブデコード信号および内部サブデコード信号を受けて第１のサブデコード信号と内部サブデコード信号の少なくとも一方が論理ハイレベルのとき論理ローレベルの信号を生成する。第１および第２のサブデコード信号の対は、複数のサブワード線それぞれに対応して生成されて、第１および第２のサブデコード信号の組に従って１つのメインワード線あたり１つのサブワード線が指定される。
この発明の第１の観点に係る半導体記憶装置は、さらに、複数のサブワード線それぞれに対応して設けられ、各々が、対応の第１のサブデコード信号をメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って該対応のサブワード線を非選択状態に駆動する第２のトランジスタと、メインワード線上の信号に従って、対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える複数のサブワードドライバをさらに備える。
【００４２】
好ましくは、このゲート回路は、第１のサブデコード信号が論理ローレベルのときにはインバータとして動作する。
【００４３】
好ましくは、第１のサブデコード信号は、選択時対応のサブワード線に伝達される。
【００４４】
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のサブワード線と、各々が所定数のサブワード線に対応して配置される複数のメインワード線と、第１のアドレス信号に従って複数のメインワード線の１つを選択状態へ駆動するメインワード線選択回路と、第２のアドレス信号に従って所定数のサブワード線のうちの１つのサブワード線を選択するためのサブデコードファースト信号を生成するサブデコード回路と、サブデコードファースト信号に従って相補なサブデコード信号の対を生成するサブデコードドライブ回路を含む。このサブデコードドライブ回路は、第１の電圧を動作電源電圧として受け、サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、第１の電圧よりも低い第２の電圧を動作電源電圧として受け、サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、第２の電圧を動作電源電圧として受け、第１および第２の駆動回路の出力信号に従って第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路を含む。ゲート回路は第１のサブデコード信号と内部サブデコード信号を受け、第１のサブデコード信号と内部サブデコード信号の少なくとも一方が論理ハイレベルのとき論理ローレベルの信号を生成し、第１および第２のサブデコード信号の対は、所定数のサブワード線それぞれに対応して生成される。また第１および第２のサブデコード信号の対に従って所定数のサブワード線のうちの１つのサブワード線が指定される。
【００４５】
この発明の第２の観点に係る半導体記憶装置は、さらに、各サブワード線に対応して配置され、各々が対応のメインワード線上の信号とサブデコードドライブ回路からの相補なう第１および第２のサブデコード信号の対とに従って対応のサブワード線を選択状態へ駆動するサブワードドライバを含む。各サブワードドライバは、対応の第１のサブデコード信号を対応のメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って対応のサブワード線を非選択状態に駆動する第２のトランジスタと、対応のメインワード線上の信号に従って、対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える。
【００４７】
好ましくは複数のメモリセルは行方向に沿って複数のメモリブロックに分割される。複数のサブワード線は、各メモリブロックにおいてメモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される。サブデコードドライブ回路は、少なくともメモリブロックの隣接メモリブロックの間の領域に対応して配置される。
【００４８】
好ましくは、相補サブデコード信号の対は、所定数のサブワード線それぞれに対応して生成される。ゲート回路は、相補サブデコード信号の対それぞれに対応して配置され、各々が対応の第１のサブデコード信号と対応の内部サブデコード信号とを受ける論理ゲートを含む。この論理ゲートは、対応の第１および内部サブデコード信号がともに論理ローレベルのときに対応の第２のサブデコード信号を論理ハイレベルとして対応のサブワード線を非選択状態とする。
【００４９】
好ましくは、論理ゲートは、否定論理和回路である。
第１および第２の駆動回路の出力信号に従って第２のサブデコード信号を生成することにより、第１のサブデコード信号の変化に応答して、高速で第２のサブデコード信号を変化させることができ、これらの相補な第１および第２のサブデコード信号がともに対応のサブワードドライバに貫通電流を生じさせる状態となる期間を短くすることができ、応じて消費電流を低減することができる。また、確実に、選択サブワード線上に、所定の電圧レベルの信号を伝達することができ、確実に選択サブワード線を所定電圧レベルの選択状態へ駆動することができる。
【００５０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の行選択に関連する部分の構成を概略的に示す図である。図１において、半導体記憶装置１は、外部からのアドレス信号ＡＤを取込み内部行アドレス信号ＲＡを生成するアドレス入力バッファ２と、アドレス入力バッファ２からの内部行アドレス信号ＲＡをプリデコードし、ロープリデコード信号Ｘを生成するロウプリデコーダ３と、メモリセルアレイ４とを含む。
【００５１】
メモリセルアレイ４には、行列状に配列される複数のメモリセルが配置されるが、これらのメモリセルは、図面を簡略化するために示していない。
【００５２】
このメモリセルアレイ４において、さらに、メモリセルの行それぞれに対応して配置され、各々に対応の行のメモリセルが接続されるサブワード線ＳＷＬと、各々が所定数のサブワード線に対応して設けられるメインワード線ＺＭＷＬとが配置される。メモリセルアレイ４は、行方向に沿って複数のメモリブロックに分割される。各メモリブロック間領域またはメモリブロック外領域のサブワードドライバ帯において、各サブワード線ＳＷＬに対応してサブワードドライバＳＷＤが配置される。しかしながら、図１において、このメモリセルアレイのブロック分割構造は、図面を簡略化するため示していない。
【００５３】
この半導体記憶装置は、さらに、ロウプリデコーダ３からのプリデコード信号Ｘの所定の信号をデコードし、アドレス指定されたメインワード線を選択状態へ駆動するためのメインワード線選択回路５と、このロウプリデコーダ３からの所定のプリデコード信号をデコードし、相補なサブデコード信号ＳＤおよびＺＳＤを生成するサブワード線選択信号発生回路６を含む。
【００５４】
サブワード線選択信号発生回路６は、サブデコード信号ＳＤを発生するＳＤ発生回路６ａと、補のサブデコード信号ＺＳＤを生成するＺＳＤ発生回路６ｂとを含む。このサブワード線選択信号発生回路６からのサブデコード信号ＳＤおよびＺＳＤの対が、サブワード線ＳＷＬに対応して設けられたサブワードドライバＳＷＤへ与えられる。このサブデコード信号ＳＤおよびＺＳＤの対は、１つのメインワード線に対応して配置されるサブワード線の組それぞれに対応して生成される（この構成については後に詳細に説明する）。
【００５５】
半導体記憶装置１は、さらに、外部電源電圧ＶＥＸからアレイ電源電圧Ｖｄｄａおよび周辺電源電圧Ｖｄｄｐを生成する内部電源電圧発生回路７と、外部電源電圧ＶＥＸから高電圧Ｖｐｐを生成する高電圧発生回路８を含む。内部電源電圧発生回路７は、外部電源電圧ＶＥＸを降圧してアレイ電源電圧Ｖｄｄａを生成するアレイ降圧回路および外部電源電圧ＶＥＸを降圧して周辺電源電圧Ｖｄｄｐを生成する周辺降圧回路を含む。高電圧発生回路８は、キャパシタのチャージポンプ動作を利用して高電圧Ｖｐｐを生成するチャージポンプ回路を含む。
【００５６】
周辺回路を構成するアドレス入力バッファ２およびロウプリデコード３に周辺電源電圧Ｖｄｄｐが一方動作電源電圧として与えられる。メインワード線選択回路５に対しては、周辺電源電圧Ｖｄｄｐおよび高電圧Ｖｐｐが与えられる。サブワード線選択信号発生回路６へは、高電圧Ｖｐｐおよびアレイ電源電圧Ｖｄｄａが与えられる。メモリセルアレイ４に対しては、図示しないセンスアンプ回路の動作電源電圧としてアレイ電源電圧Ｖｄｄａが与えられる。
【００５７】
サブワード線選択信号発生回路６においては、サブデコード信号ＳＤを生成するＳＤ発生回路６ａに対しては、高電圧Ｖｐｐが与えられ、サブデコード信号ＺＳＤを生成するＺＳＤ発生回路６ｂに対しては、アレイ電源電圧Ｖｄｄａが与えられる。このＺＳＤ発生回路６ｂは、ロウプリデコーダ３からの所定のプリデコード信号したがって生成される内部信号とサブデコード信号ＳＤとに従って補のサブデコード信号ＺＳＤを生成する。
【００５８】
したがって、振幅高電圧Ｖｐｐレベルのサブデコード信号ＳＤが、選択状態のＨレベルへ駆動された場合、ＺＳＤ発生回路６ｂにおいては、高速で補のサブデコード信号ＺＳＤを接地電圧レベルへ駆動し、これらの相補サブデコード信号ＳＤおよびＺＳＤがともにＨレベルとなる期間を短くし、応じて、選択サブワードドライバにおける貫通電流を低減する。
【００５９】
図２は、図１に示すサブワード線選択信号発生回路６の構成の一例を示す図である。図２において、このサブワード線選択信号発生回路６において、サブデコード信号ＳＤを生成するＳＤ発生回路６ａおよび補のサブデコード信号ＺＳＤを生成するＺＳＤ発生回路６ｂに対し共通に、プリデコード信号Ｘ＜ｉ＞に従ってサブデコードファースト信号ＺＳＤＦを生成するサブデコーダ６ｃが共通に設けられる。
【００６０】
このサブデコーダ６ｃは、高電圧Ｖｐｐを受ける高電圧ノードとノード６ｃｄの間に接続されかつそのゲートにリセット信号ＺＲＳＥＴを受けるＰチャネルＭＯＳトランジスタ６ｃａと、ノード６ｃｄと接地ノードの間に接続されかつそのゲートにプリデコード信号Ｘ＜ｉ＞を受けるＮチャネルＭＯＳトランジスタ６ｃｂと、ノード６ｃｄ上の信号ＺＳＤＦＦを受けるインバータ６ｃｅと、インバータ６ｃｅの出力信号に従って高電圧ノードをノード６ｃｄに電気的に接続するＰチャネルＭＯＳトランジスタ６ｃｃと、インバータ６ｃｅの出力信号を反転してサブデコードファースト信号ＺＳＤＦを生成するインバータ６ｃｆを含む。
【００６１】
インバータ６ｃｅおよび６ｃｆは、動作電源電圧として、たとえば３．６Ｖの高電圧Ｖｐｐを受ける。ＰチャネルＭＯＳトランジスタ６ｃｃは、デコード信号ＺＳＤＦＦが高電圧Ｖｐｐレベルのとき導通し、ノード６ｃｄを、高電圧Ｖｐｐレベルに保持する。
【００６２】
ＳＤ発生回路６ａは、高電圧Ｖｐｐを動作電源電圧として受け、サブデコードファースト信号ＺＳＤＦを反転してサブデコード信号ＳＤを生成するインバータ６ａａを含む。
【００６３】
ＺＳＤ発生回路６ｂは、サブデコードファースト信号ＺＳＤＦを受けるインバータ６ｂａと、インバータ６ｂａの出力信号とサブデコード信号ＳＤを受けて補のサブデコード信号ＺＳＤを生成するＮＯＲ回路６ｂｂを含む。これらのインバータ６ｂａおよびＮＯＲ回路６ｂｂへは、たとえば２．０Ｖのアレイ電源電圧Ｖｄｄａが与えられる。
【００６４】
これらのインバータ６ｃｅ、６ｃｆ、６ａａ、および６ｂａは、ＣＭＯＳトランジスタで構成され、また、ＮＯＲ回路６ｂｂもＣＭＯＳ構成を有する。従って、これらのインバータおよびＮＯＲ回路の動作速度は、その構成要素のＭＯＳトランジスタのゲートへ与えられる電圧の振幅に応じて決定される。
【００６５】
サブワードドライバＳＷＤは、図１１に示す構成と同様、メインワード線ＺＭＷＬ上の信号電位が接地電圧レベルのとき選択的に導通し、高電圧レベルのサブデコード信号ＳＤをサブワード線ＳＷＬ上に伝達するＰチャネルＭＯＳトランジスタＱ１と、メインワード線ＺＭＷＬ上の信号電位が高電圧Ｖｐｐレベルのとき導通し、サブワード線ＳＷＬを接地電圧レベルへ放電するＮチャネルＭＯＳトランジスタＱ２と、補のサブデコード信号ＺＳＤがアレイ電源電圧レベルのとき導通し、サブワード線ＳＷＬを接地電圧レベルへ放電するＮチャネルＭＯＳトランジスタＱ３を含む。次に、この図２に示すサブワード線選択信号発生回路の動作を、図３に示す信号波形図を参照して簡単に説明する。
【００６６】
メモリセルを選択するアクティブサイクルが始まると、まず時刻ｔ０においてリセット信号ＺＲＳＥＴがＨレベル（高電圧Ｖｐｐレベル）に立上がり、サブデコーダ６ｃにおいて、ＰチャネルＭＯＳトランジスタ６ｃａがオフ状態となる。
【００６７】
次いで、図１に示すロウプリデコーダ３からのロウプリデコード信号Ｘ＜ｉ＞がＨレベルの選択状態となると、ＭＯＳトランジスタ６ｃｄがオン状態となり、ノード６ｃｄが接地電圧レベルへ放電される。応じて、インバータ６ｃｅの出力信号が高電圧Ｖｐｐレベルとなり、ＭＯＳトランジスタ６ｃｃがオフ状態となり、ノード６ｃｄは確実に接地電圧レベルへ放電される。このインバータ６ｃｅの出力信号の立上がりに応答して、インバータ６ｃｆからのサブデコードファースト信号ＺＳＤＦが、高電圧Ｖｐｐレベルから接地電圧レベルに低下する。
【００６８】
サブデコードファースト信号ＺＳＤＦがＬレベルに立下がると、高電圧Ｖｐｐを動作電源電圧として受けるインバータ６ａａにより高速でサブデコード信号ＳＤが高電圧Ｖｐｐレベルに駆動される。このサブデコード信号ＳＤが、高電圧Ｖｐｐレベルへ駆動されると、ＺＳＤ発生回路６ｂにおいて、ＮＯＲ回路６ｂｂは、この高電圧Ｖｐｐレベルのサブデコード信号ＳＤに従って、高速で、補のサブデコード信号ＺＳＤを、接地電圧レベルに駆動する。
【００６９】
したがって、この高電圧Ｖｐｐレベルのサブデコード信号ＳＤをＺＳＤ発生回路６ｂのＮＯＲ回路６ｂｂへ与え、この高電圧Ｖｐｐレベルのサブデコード信号ＳＤに従って、補のサブデコード信号ＺＳＤをＬレベルに駆動することにより、高速で、サブデコード信号ＳＤをＬレベルへ駆動でき、応じて、これらのサブデコード信号ＳＤおよびＺＳＤがともにＨレベルとなる期間を十分短くすることができる。したがって、サブワードドライバＳＷＤにおいて、ＭＯＳトランジスタＱ１およびＱ３がともにオン状態となりインバータ６ａａの高電圧ノードから接地ノードへ、ＭＯＳトランジスタＱ１およびＱ３を介して貫通電流が流れるのを抑制することができる。
【００７０】
すなわち、アレイ電源電圧Ｖｄｄａを動作電源電圧として受ける２段のインバータを用いて補のサブデコード信号ＺＳＤを生成する構成に較べて、ＮＯＲ回路６ｂｂに対し高電圧レベルのサブデコード信号ＳＤを与えることにより、インバータ１段をバイパスする事ができ、またＮＯＲ回路６ｂｂにおいて、その出力信号を高速で放電する事ができ、遅延時間を低減して、より高速で補のサブデコード信号ＺＳＤを変化させる事ができる。
【００７１】
サブワードドライバＳＷＤにおいては、対応のメインワード線ＺＭＷＬが選択状態（接地電圧レベル）のときには、ＭＯＳトランジスタＱ１を介してサブワード線ＳＷＬに高電圧Ｖｐｐレベルのサブデコード信号ＳＤが伝達される。このときには、ＭＯＳトランジスタＱ３は、補のサブデコード信号ＺＳＤに従ってオフ状態になる。一方、メインワード線ＺＭＷＬが非選択状態（高電圧レベル）のときには、ＭＯＳトランジスタＱ１はオフ状態にあり、サブワード線ＳＷＬは、ＭＯＳトランジスタＱ２により接地電圧レベルに保持される。
【００７２】
メモリサイクルが完了し、この半導体記憶装置へのアクセス動作が完了すると、時刻ｔ１においてリセット信号ＺＲＳＥＴがＬレベルに立下がり、ＭＯＳトランジスタ６ｃａがオン状態となり、ノード６ｃｄが高電圧Ｖｐｐレベルに充電される。プリデコード信号Ｘ＜ｉ＞は、このリセット信号ＺＲＳＥＴの立下がりよりも先に、非選択状態のＬレベルに立下がっており、サブデコーダ６ｃにおける貫通電流が生じるのが防止される。
【００７３】
このリセット信号ＺＲＳＥＴの活性化に従ってデコード信号ＺＳＤＦＦが高電圧Ｖｐｐレベルに上昇し、サブデコードファースト信号ＺＳＤＦが、高電圧Ｖｐｐレベル、サブデコード信号ＺＳＤがアレイ電源電圧Ｖｄｄａレベル、およびサブデコード信号ＳＤが接地電圧レベルへそれぞれ駆動される。ＮＯＲ回路６ｂｂは、その両入力に、Ｌレベルの信号が与えられたときに、その出力信号（補のサブデコード信号）ＺＳＤをＨレベルに駆動するため、補のサブデコード信号ＺＳＤは、サブデコード信号ＺＳＤＦの立上がりに応答して、アレイ電源電圧Ｖｄｄａレベルへ駆動される。補のサブデコード信号ＺＳＤが、このメモリサイクル完了時において比較的緩やかに変化しても、サブデコード信号ＳＤは、高速で接地電圧レベルに駆動されており、貫通電流が生じる経路は遮断されており、このスタンバイ状態復帰時において貫通電流生じない。
【００７４】
ここで、ＭＯＳトランジスタ６ｃｃが設けられているのは以下の理由による。
すなわち、プリデコード信号Ｘ＜ｉ＞が非選択状態であり、ＭＯＳトランジスタ６ｃｂがオフ状態のとき、インバータ６ｃの出力信号はＬレベルとなり、応じて、このＭＯＳトランジスタ６ｃｃがオン状態となり、ノード６ｃｄをＶｐｐレベルに充電する。これにより、プリデコード信号Ｘ＜ｉ＞が非選択状態のときに、ノード６ｃｄがフローティング状態となるのを防止する。
【００７５】
図４は、このサブデコード信号ＳＤの変化をより詳細に示す図である。以下、この図４を参照して、サブワード線選択信号発生部の動作について説明する。
【００７６】
時刻Ｔ０において、サブデコードファースト信号ＺＳＤＦが高電圧Ｖｐｐレベルから接地電圧レベルに低下する。このサブデコードファースト信号ＺＳＤＦが、インバータ６ａａの入力論理しきい値を超えると、サブデコード信号ＳＤの電圧レベルが上昇する。インバータ６ａａは、高電圧Ｖｐｐを動作電源電圧として使用しており、その動作速度は速く、サブデコード信号ＳＤは時刻Ｔ１において、高速で高電圧Ｖｐｐレベルにまで駆動される。
【００７７】
サブデコード信号ＳＤが、ＮＯＲ回路６ｂｂの入力論理しきい値を超えると、そのＮＯＲ回路６ｂｂの出力信号の電圧レベルが低下する。したがって、ＮＯＲゲート６ｂｂは、動作電源電圧としてアレイ電源電圧Ｖｄｄａを使用しているものの、高電圧Ｖｐｐレベルのサブデコード信号ＳＤに従って、その出力信号ＺＳＤを接地電圧レベルへ駆動する（放電用のＭＯＳトランジスタのゲートに高電圧が印加され、この放電用のＭＯＳトランジスタが高速で出力ノードを接地電圧レベルに放電する）。インバータ６ｂａの出力信号が十分に変化しない場合においても、ＮＯＲ回路６ｂｂにより、補のサブデコード信号ＺＳＤを接地電圧レベルへ駆動することができ、時刻Ｔ２において、補のサブデコード信号ＺＳＤが接地電圧レベルとなる。
【００７８】
したがって、従来のように、インバータ６ｂａの出力信号に従って、さらにインバータを駆動して、補のサブデコード信号ＺＳＤを生成する構成に比べて、サブデコード信号ＳＤが立上がると、即座に補のサブデコード信号ＺＳＤを接地電圧レベルへ駆動することができ、サブデコード信号ＳＤおよび補のサブデコード信号ＺＳＤがともにＨレベルとされる期間は極めて短くすることができる（ＮＯＲ回路６ｂｂの応答時間により決定される極めて短い期間だけである）。したがって、ＭＯＳトランジスタＱ１およびＱ３がともにオン状態となってインバータ６ａａの高電圧ノードから接地ノードへ、貫通電流が流れる期間を極めて小さくすることができ、消費電流を低減することができる。
【００７９】
また、この貫通電流を低減することにより、高電圧Ｖｐｐの電圧レベルの低下を抑制することができ、正確なメモリ動作を保証することができる。また、バーンインテストなどの加速テストにおいても確実に選択サブワード線を所望の電圧レベルにまで駆動することができ、正確に加速テストを行なうことができる。
【００８０】
ここで、インバータ６ｂａおよびＮＯＲ回路６ｂｂに代えて、アレイ電源電圧を動作電源電圧として受ける出力インバータにより、サブデコード信号ＳＤから補のサブデコード信号ＺＳＤを生成することが考えられる。この構成の場合、高電圧Ｖｐｐの電圧レベルが低下し、この出力インバータの入力論理しきい値レベルに近くなった場合、出力インバ−タからの補のサブデコード信号ＺＳＤの電圧レベルが上昇し、サブワードドライバのＭＯＳトランジスタＱ３のしきい値電圧よりも高くなることが生じる可能性がある。この場合、補のサブデコード信号ＺＳＤが中間電圧レベルにまで駆動されるだけであり、サブワードドライバを介して貫通電流が流れ、高電圧Ｖｐｐの電圧レベルは低下したままとなり、正確なメモリ動作を保証する事ができない。
【００８１】
ＮＯＲ回路６ｂｂを利用することにより、高電圧Ｖｐｐの電圧レベルが低下しても、アレイ電源電圧レベルのインバータ６ｂａからの信号に従って、補のサブデコード信号ＺＳＤを確実に接地電圧レベルにまで駆動することができ、このような高電圧Ｖｐｐの電圧レベル低下により補のサブデコード信号ＺＳＤの電圧レベルが浮き上がり、貫通電流が流れるのを防止することができる。
【００８２】
図５は、メモリセルアレイ４の構成を概略的に示す図である。図５において、メモリセルアレイ４は、複数のメモリブロックに分割される。図５においては、行方向に隣接する２つのメモリブロックＭＢＡおよびＭＢＢを代表的に示す。このメモリブロックＭＢＡおよびＭＢＢの間に、サブワードドライバを配置するためのサブワードドライバ帯ＳＷＢが設けられる。メモリブロックＭＢＡおよびＭＢＢに沿って、たとえばセンスアンプ帯においてサブデコード信号伝達線（複数ビット幅）１０が配設される。このサブデコード信号伝達線１０上には、サブデコードファースト信号ＺＳＤＦが伝達される。センスアンプ帯に配設されるサブデコード信号伝達線１０を介してサブデコードファースト信号ＺＳＤＦを伝達することにより、相補サブデコード信号ＳＤおよびＺＳＤを伝達する構成に比べて、信号配線面積を低減することができる。
【００８３】
このセンスアンプ帯とサブワードドライバ帯ＳＷＢの交差領域において、サブデコード信号発生回路１６が設けられる。このサブデコード信号発生回路１６は、先の図２に示すＳＤ発生回路６ａおよびＺＳＤ発生回路６ｂを含む。このサブデコード信号発生回路１６からサブワードドライバ帯ＳＷＢに設けられるサブワードドライバＳＷＤに対しサブデコード信号ＳＤおよびＺＳＤが与えられる。
【００８４】
メモリブロックＭＢＡおよびＭＢＢにおいては、それぞれ１つのメインワード線ＺＭＷＬに対応して、２つのサブワード線が配設される。メモリブロックＭＢＡにおいては、メインワード線ＺＭＷＬに対応してサブワード線ＳＷＬ０およびＳＷＬ１が配設され、メモリブロックＭＢＢにおいては、メインワード線ＺＭＷＬに対応してサブワード線ＳＷＬ２およびＳＷＬ３が配設される。サブワード線ＳＷＬ０−ＳＷＬ３の各々は、サブワードドライバＳＷＤ０−ＳＷＤ３それぞれにより駆動される。これらのサブワードドライバＳＷＤ０−ＳＷＤ３に、サブデコード信号発生回路１６からのサブデコード信号対がそれぞれ与えられる。
【００８５】
図６は、この図５に示すサブワードドライバＳＷＤ０−ＳＷＤ３の構成の一例を示す図である。図６において、サブワードドライバＳＷＤ０−ＳＷＤ３は、それぞれ同一構成を有し、メインワード線ＺＭＷＬ上のメインワード線選択信号をゲートに受けるＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２と、サブデコード信号ＺＳＤをゲートに受けるＮチャネルＭＯＳトランジスタＱ３を含む。
【００８６】
サブワードドライバＳＷＤ０およびＳＷＤ２に対し共通に、サブデコード信号ＳＤ＜Ａ＞およびＺＳＤ＜Ａ＞が与えられ、サブワードドライバＳＷＤ１およびＳＷＤ３に対し共通に、サブデコード信号ＺＳＤ＜Ｂ＞およびＳＤ＜Ｂ＞が与えられる。したがって、メインワード線ＺＭＷＬが選択されたときには、サブワードドライバＳＷＤ０およびＳＷＤ２が同時に選択されてサブワード線ＳＷＬ０およびＳＷＬ２を選択状態へ駆動するかまたは、サブワードドライバＳＷＤ１およびＳＷＤ３が選択されてサブワード線ＳＷＬ１およびＳＷＬ３が同時に選択状態へ駆動される。
【００８７】
したがって、このサブデコード信号伝達線１０上のサブデコードファースト信号ＺＳＤＦは、このサブデコードファースト信号ＺＳＤＦ＜Ａ＞およびＺＳＤＦ＜Ｂ＞を含み、それぞれサブメモリブロックにおけるメインワード線に対応して設けられるサブワード線の組それぞれに対応して、サブデコード信号を伝達する。
【００８８】
この図５および図６に示す構成においては、サブデコードファースト信号を各サブワードドライバ帯ＳＷＢに分配する場合の配線数を低減することができる。また、このサブワードドライバ帯ＳＷＢにおいて、メモリブロックＭＢの両側に行方向に沿って、図５に示す４つのサブワードドライバの組が交互に配置される。したがってサブワードドライバの列方向についてのピッチ状況を緩和でき、余裕をもってサブワードドライバを配置することができる。
【００８９】
図７は、この発明に従う半導体記憶装置のメモリセルアレイ４の構成をより具体的に示す図である。図７において、メモリセルアレイ４は、複数の行ブロックＲＢ０−ＲＢｍに分割される。行ブロックＲＢ０−ＲＢｍの各々は、行方向に整列するメモリブロックＭＢ０−ＭＢｋを含む。メモリブロックＭＢ０−ＭＢｋの各々においては、サブワード線ＳＷＬとビット線対ＢＬＰがそれぞれメモリセル行およびメモリセル列に対応して配置される。ビット線対ＢＬＰとサブワード線ＳＷＬの交差部に対応してメモリセルＭＣが配置される。
【００９０】
行ブロックの間およびメモリセルアレイ外側に、センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１が配置される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１は、それぞれ対応の行ブロックのメモリブロックの列（ビット線対ＢＬＰ）に対して設けられるセンスアンプ回路を含み、対応のメモリブロックの選択メモリセルのデータの検知および増幅およびラッチを行なう。センスアンプ帯ＳＡＢ１−ＳＡＢｍ（図示せず）は、列方向において隣接する行ブロックにより共有される。
【００９１】
行ブロックＲＢ０−ＲＢｍ各々において、行方向に隣接するメモリブロックの間および両側に、サブワードドライバ帯ＳＤＢ０−ＳＤＢｋ＋１が配置される。これらのサブワードドライバ帯ＳＤＢ０−ＳＤＢｋ＋１各々において、メモリブロックに対応してサブワードドライバが配置される。このサブワードドライバは、各対応のメモリブロックのサブワード線に対応して配置される。このサブワードドライバの配置は、メモリブロックの両側に交互にサブワードドライバが配置される交互配置が用いられても良く、また、複数（２個）のサブワードドライバ単位で行方向に沿って交互に配置されても良い。
【００９２】
行ブロックＲＢ０−ＲＢｍ各々において、行方向に延在するメインワード線ＺＭＷＬが対応の行ブロックのメモリブロックに共通に配置される。サブワード線ＳＷＬは、メモリブロック内においてのみ配置され、対応のメモリブロック内の対応の行のメモリセルに接続する。サブワード線ＳＷＬは、対応のメインワード線ＺＭＷＬ上の信号とサブデコード信号対とに従って、対応のサブワードドライバ帯のサブワードドライバにより選択的に駆動される。
【００９３】
行ブロックＲＢ０−ＲＢｍそれぞれに対応してワード線選択回路２５が配置され、またセンスアンプ帯ＳＡＢ１−ＳＡＢｍ＋１に対してサブデコードファースト信号ＺＳＤＦを生成してサブデコード信号伝達線１０上に伝達するサブデコーダ２６が設けられる。
【００９４】
サブデコード信号伝達線１０上のサブデコードファースト信号（ワード線指定信号）に従って、それぞれサブワードドライバ帯とセンスアンプ帯ＳＢとの交差部に対応して配置されるサブデコード信号発生回路１６により相補サブデコード信号が生成されて、対応の行ブロック内のサブワードドライバへ与えられる。
【００９５】
ワード線選択回路２５およびサブデコーダ２６に対して、ブロック選択信号ＢＳが与えられる。このブロック選択信号ＢＳに基づいて、行ブロックＲＢ０−ＲＢｍの１つが指定され、選択行ブロック内においてのみ、ワード線（メインワード線およびサブワード線）が選択状態へ駆動される。このブロック選択信号ＢＳは、メモリセルアレイの構成に応じて、複数のメモリブロックを同時に選択するように構成されても良い。
【００９６】
図２に示すリセット信号ＺＲＳＥＴが、ブロック選択信号ＢＳとアレイ活性化信号とに従って選択的に非活性化される。アレイ活性化信号は、行選択動作が指示されたときに活性化される信号であり、メモリ選択が行なわれる期間活性状態を維持する。
【００９７】
この図７に示すようなブロック分割構造のメモリセルアレイ構造においても、センスアンプ帯ＳＡＢとサブワードドライバ帯ＳＤＢとの交差部に対応してサブデコード信号発生回路１６を配置することにより、このサブデコード信号伝達線１０上には、サブワード線を指定するためのサブデコードファースト信号を伝達することが要求されるだけであり、配線レイアウト面積を低減することができる。
【００９８】
［変更例１］
図８は、この発明の実施の形態１の変更例１の構成を概略的に示す図である。図８において、各メモリブロックＭＢ０およびＭＢ１においてメインワード線ＺＭＷＬに対し、４本のサブワード線が配置される。メモリブロックＭＢ０においては、メインワード線ＺＭＷＬに対しサブワード線ＳＷＬ００−ＳＷＬ３０が配置され、メモリブロックＭＢ１においては、サブワード線ＳＷＬ０１−ＳＷＬ３１が配置される。これらのサブワード線ＳＷＬ００−ＳＷＬ３０およびＳＷＬ０１−ＳＷＬ３１に対応して、それぞれサブワードドライバＳＷＤ００−ＳＷＤ３０およびＳＷＤ０１−ＳＷＤ３１が配置される。
【００９９】
メインワード線ＺＭＷＬは、高電圧Ｖｐｐを受けるメインワードドライバＭＷＤにより駆動される。このメインワードドライバＭＷＤは、図１に示すメインワード線選択回路５内に、各メインワード線に対応して配置される。
【０１００】
センスアンプ帯においてサブデコード信号伝達線１０が配設され、これらのサブデコード信号伝達線上を、デコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞が並列に伝達される。
【０１０１】
センスアンプ帯とサブワードドライバ帯との交差部（十字帯）において、サブデコード信号発生回路１６が配置される。これらのサブデコード信号発生回路１６は、サブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞それぞれに対応して設けられるサブデコード信号駆動回路１６ａ−１６ｄを含む。これらのサブデコード信号駆動回路１６ａ−１６ｄの各々は、先の図２に示すＳＤ発生回路６ａおよびＺＳＤ発生回路６ｂを含み、対応のサブデコードファースト信号ＺＳＤＦ＜ｉ＞に従って、相補なサブデコード信号ＳＤ＜ｉ＞およびＺＳＤ＜ｉ＞の対をそれぞれ生成する。ここで、ｉ=０−３である。
【０１０２】
この図８に示す構成において、サブワードドライバＳＷＤ００およびＳＷＤ０１に対してサブデコード信号ＳＤ＜０＞およびＺＳＤ＜０＞が与えられる。サブワードドライバＳＷＤ１０および１１に対しては、サブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞が与えられる。サブワードドライバＳＷＤ２０およびＳＷＤ２１に対しては、サブデコード信号ＳＤ＜２＞およびＺＳＤ＜２＞が与えられる。サブワードドライバＳＷＤ３０およびＳＷＤ３１に対しては、サブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞が与えられる。
【０１０３】
この図８に示すように、メモリブロックＭＢそれぞれにおいて、１つのメインワード線に対して４本のサブワード線が設けられる４ウェイ階層ワード線構成においても、サブデコード信号ＳＤに従って補のサブデコード信号を生成することにより、確実にサブワードドライバにおけるリーク電流を低減することができる。なお、デコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞は、プリデコード信号Ｘ＜０＞−Ｘ＜３＞から生成される。この４ビットのプリデコード信号Ｘ＜０＞−Ｘ＜３＞は、２ビットのロウアドレス信号ＲＸ０およびＲＸ１をデコードすることにより生成される。
【０１０４】
［変更例２］
図９は、この発明の実施の形態１の変更例２の構成を示す図である。図９において、サブデコード信号ＳＤは、振幅がアレイ電源電圧Ｖｄｄａレベルであり、補のサブデコード信号ＺＳＤが、高電圧Ｖｐｐレベルの振幅を有する。したがってサブワードドライバＳＷＤにおいては、ＰチャネルＭＯＳトランジスタＱ１へ、補のサブデコード信号ＺＳＤが与えられ、ＮチャネルＭＯＳトランジスタのゲートへ、サブデコード信号ＳＤが与えられる。
【０１０５】
これらのサブデコード信号ＳＤおよびＺＳＤを生成するため、プリデコード信号Ｘ＜ｉ＞をデコードして、サブデコードファースト信号ＳＤＦを生成するサブデコーダ３０と、このサブデコーダ３０からのサブデコードファースト信号ＳＤＦに従って補のサブデコード信号ＺＳＤを生成するＺＳＤ発生回路３４と、補のサブデコード信号ＺＳＤとサブデコードファースト信号ＳＤＦとに従ってサブデコード信号ＳＤを生成するＳＤ発生回路３２とが設けられる。
【０１０６】
サブデコーダ３０は、高電圧ノードと内部ノード３０ｂとの間に接続されかつそのゲートにリセット信号ＺＲＳＥＴを受けるＰチャネルＭＯＳトランジスタ３０ａと、ノード３０ｂと接地ノードの間に接続されかつそのゲートにプリデコード信号Ｘ＜ｉ＞を受けるＮチャネルＭＯＳトランジスタ３０ｃと、ノード３０ｂ上のデコード信号ＺＳＤＦＦを反転してサブデコードファースト信号ＳＤＦを生成するインバータ３０ｄと、インバータ３０ｄの出力するサブデコードファースト信号ＳＤＦに従って内部ノード３０ｂを高電圧Ｖｐｐレベルに選択的に充電するＰチャネルＭＯＳトランジスタ３０ｅとを含む。インバータ３０ｄは、高電圧Ｖｐｐを動作電源電圧として受けており、従って、サブデコードファースト信号ＳＤＦは、振幅が高電圧Ｖｐｐレベルの信号である。
【０１０７】
この図９に示すサブデコーダ３０の構成は、図２に示すサブデコーダ６ｃと、出力段のインバータ６ｃｆが設けられていない点を除いて同様であり、プリデコード信号Ｘ＜ｉ＞が選択状態のときには、サブデコードファースト信号ＳＤＦが高電圧Ｖｐｐレベルに駆動され、一方、プリデコード信号Ｘ＜ｉ＞がＬレベルであり非選択状態のときには、サブデコードファースト信号ＳＤＦは、Ｌレベルである。
【０１０８】
リセット信号ＺＲＳＥＴは、スタンバイ状態時において活性状態のＬレベルに設定される。
【０１０９】
ＳＤ発生回路３２は、サブデコードファースト信号ＳＤＦを受けるインバータ３２ａと、インバータ３２ａの出力信号と補のサブデコード信号ＺＳＤを受けるＮＯＲゲート３２ｂを含む。これらのインバータ３２ａおよびＮＯＲゲート３２ｂは、アレイ電源電圧Ｖｄｄａを動作電源電圧としてそれぞれ受ける。
【０１１０】
ＺＳＤ発生回路３４は、サブデコードファースト信号ＳＤＦを反転して補のサブデコード信号ＺＳＤを生成するインバータ３４ａを含む。インバータ３４ａは、高電圧Ｖｐｐを動作電源電圧として受ける。従って、サブデコード信号ＺＳＤは、振幅が高電圧Ｖｐｐレベルの信号である。
【０１１１】
この図９に示す構成の場合、このサブデコード信号ＺＳＤが、Ｈレベル（高電圧Ｖｐｐレベル）のときに、サブワード線ＳＷＬが高電圧Ｖｐｐレベルに駆動される（メインワード線ＺＭＷＬが選択されてＬレベルのとき）。このサブデコード信号ＺＳＤが高電圧Ｖｐｐレベルに立上がるときには、ＮＯＲゲート３２ｂの出力信号が高速でＬレベルとなり、ＭＯＳトランジスタＱ３が高速でオフ状態となる。したがって、先の図２に示す構成と同様、ＭＯＳトランジスタＱ１およびＱ３を介して、この高電圧ノードから接地ノードへ電流が流れる経路が形成される期間を十分に短くすることができ、消費電流を低減することができる。
【０１１２】
サブデコード信号ＺＳＤが、Ｌレベルのときには、サブデコード信号ＳＤがＨレベル（アレイ電源電圧Ｖｄｄａレベル）であり、ＭＯＳトランジスタＱ３がオン状態となり、サブワード線ＳＷＬは、接地電圧レベルに保持される。
【０１１３】
したがって、この図９に示すように、サブデコードファースト信号ＳＤＦを利用する構成においても、選択サブワード線に伝達されるサブデコード信号が、高電圧Ｖｐｐレベルの振幅であり、この高電圧Ｖｐｐレベルへ立上がるときに、ＮＯＲゲート３２ｂは、高速で、その出力信号ＳＤを、接地電圧レベルへ駆動する。これは、ＮＯＲゲート３２ｂにおいて、高電圧Ｖｐｐをゲートに受けるＭＯＳトランジスタの駆動能力が増大し、そのサブデコード信号ＳＤを出力する出力ノードを高速で接地電圧レベルへ駆動するためである。
【０１１４】
したがって、この図９に示すような構成を利用しても、同様、ワードドライバにおける貫通電流を抑制でき、消費電流を低減できる。また、選択サブワード線上に確実に高電圧ＶＰＰを伝達することができ、正確にメモリセルを選択状態へ駆動することができる。
【０１１５】
［他の適用例］
なお階層ワード線構成（分割ワード線構造）において、１つのメインワード線に対し、１つのメモリブロックにおいて８本のサブワード線が設けられる８ウェイ階層ワード線構造が利用されてもよい。
【０１１６】
また、サブワードドライバは、サブワードドライバ帯において、各サブワード線に対し交互に配置されてもよい。
【０１１７】
また選択メインワード線は、接地電圧レベルへ駆動されているが、選択メインワード線が、高電圧Ｖｐｐレベルへ駆動される構成が用いられてもよい。
【０１１８】
また、非選択サブワード線は接地電圧レベルへ駆動されている。しかしながら、この非選択サブワード線が、負電圧レベルに駆動されて、メモリセルのアクセストランジスタのリーク電流を低減する負電圧ワード線方式が併せて用いられてもよい。
【０１１９】
【発明の効果】
以上のように、この発明に従えば、一方のサブデコード信号に従って他方のサブデコード信号を生成するように構成しており、サブデコード信号の変化に応じて高速で他方のサブデコード信号の状態を変化させることができ、サブワードドライバにおける貫通電流経路が形成される期間を十分に短くすることができ、消費電流を低減することができる。また、選択サブワード線の電圧レベルを正確に所望の電圧レベルへ駆動することができ、メモリセル動作または加速テストを正確に行なうことができる。
【０１２０】
すなわち、デコードファースト信号に従って第１のサブデコード信号および内部サブデコード信号を生成する第１および第２のそれぞれ互いに動作電源電圧レベルの異なる第１および第２の駆動回路の出力信号に従って第１のサブデコード信号と相補な第２のサブデコード信号を生成するように構成する事により、正確に、これらの第１および第２のサブデコード信号の論理レベルが同一となる期間を十分に短くすることができ、応じてサブワードドライバにおける貫通電流を低減することができる。これにより、正確なメモリセル選択動作および所望の電圧レベルの選択サブワード線への印加を実現することができる。
【０１２１】
また、この高電圧レベルの第１のサブデコード信号に従って低い電源電圧を受けるゲート回路から第２のサブデコード信号を生成しており、高速で、確実に第２のサブデコード信号の状態を、第１のサブデコード信号の状態に従って設定することができる。
【０１２２】
また、このゲート回路として、第１のサブデコード信号と内部サブデコード信号の少なくとも一方が論理ハイレベルのときに論理ローレベルの信号を生成する回路を利用することにより、簡易な回路構成で確実に第１のサブデコード信号に従って第２のサブデコード信号の論理状態を変化させることができる。
【０１２３】
また、この第１のサブデコード信号が選択時対応のサブワード線に伝達される信号のときに、確実に、第１の駆動回路の電源ノードから、サブワードドライバを介して接地ノードへ電流が流れる経路を遮断することができる。
【０１２４】
また、ゲート回路として、第１のサブデコード信号が論理ローレベルのときインバータとして動作する回路を利用することにより、容易に、第１のサブワードデコード信号の状態が、貫通電流が形成される可能性があるときにのみ、高速で、第２のサブデコード信号の状態を変化させることができる。
【０１２５】
また、サブワード線を選択するサブデコード信号を生成する回路において、第１のサブデコード信号および内部サブデコード信号を、サブデコードファースト信号に従ってそれぞれ生成する第２動作電源電圧と異なる第１および第２の駆動回路の出力信号に従って第２のサブデコード信号を生成することにより、確実に、選択サブワード線を選択状態への駆動時におけるサブワードドライバの貫通電流をそのサブデコード信号の状態を高速で変化させて抑制することができる。
【０１２６】
また、このサブワードドライバが、それぞれ第１のサブデコード信号を対応のサブワード線に伝達する第１のトランジスタと、第２のサブデコード信号に従って対応のサブワード線を非選択状態に駆動する第２のトランジスタと対応のメインワード線上の信号に従って対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える構成を利用することにより、確実に、第１および第２のサブデコード信号の状態を、選択時、高速で変化させることができるため、第１および第２のトランジスタにおける貫通電流の経路が形成される期間は十分に抑制でき、消費電流を低減でき、また選択サブワード線を正確に所望の電圧レベルに駆動することができる。
【０１２７】
また、サブデコードドライブ回路を、隣接メモリブロックの間の領域に対応して配置することにより、サブデコードファースト信号のみを、各メモリブロック間の領域に配置されたサブデコードドライブ回路へ伝達するだけでよく、配線レイアウト面積が低減される。
【０１２８】
また、ゲート回路として、第１および内部サブデコード信号がともに第１の論理レベルのときに第２の内部サブデコード信号を第２の論理レベルとして対応のサブワード線を非選択状態とする回路を利用することにより、簡易な回路構成で、高速で、選択サブワード線を選択すべきときに、サブワードドライバのトランジスタがともに過渡期間導通状態となる活性期間を十分短くすることができる。
【０１２９】
また、論理ゲートとして、否定論理和回路を利用することにより、簡易な回路構成で容易に、所望の信号変化を行なうサブデコード信号を生成することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】  図１に示すサブワード線選択信号発生回路の構成の一例を示す図である。
【図３】  図２に示す回路の動作を示す信号波形図である。
【図４】  図２に示すＳＤ発生回路およびＺＳＤ発生回路の動作を示す信号波形図である。
【図５】  この発明の実施の形態１における半導体記憶装置のメモリセルアレイ部の構成を概略的に示す図である。
【図６】  図５に示すサブワードドライバ帯のサブワードドライバの配置を示す図である。
【図７】  図１に示すメモリセルアレイの構成をより具体的に示す図である。
【図８】  この発明の実施の形態１の変更例１の構成を概略的に示す図である。
【図９】  この発明の実施の形態１の変更例２の構成を示す図である。
【図１０】  従来の半導体記憶装置のメモリセルアレイ部の構成を概略的に示す図である。
【図１１】  図１０に示すサブワードドライバおよびメモリセルの構成を示す図である。
【図１２】  従来のサブデコード信号発生部の構成を示す図である。
【図１３】  図１２に示すサブデコード信号発生回路の動作を示す信号波形図である。
【図１４】  従来の半導体記憶装置の問題点を説明するための図である。
【符号の説明】
１  半導体記憶装置、２  アドレス入力バッファ、３  ロウプリデコーダ、４メモリセルアレイ、５  メインワード線選択回路、６  サブワード線選択信号発生回路、６ａ  ＳＤ発生回路、６ｂ  ＺＳＤ発生回路、６ａａ，６ｂａ  インバータ、６ｂｂ  ＮＯＲゲート、Ｑ１−Ｑ３  ＭＯＳトランジスタ、ＳＷＤ０−ＳＷＤ３  サブワードドライバ、１０  サブデコード信号伝達線、１６  サブデコード信号発生回路、２５  ワード線選択回路、２６  サブデコーダ、ＭＢ０−ＭＢｋ  メモリブロック、ＳＡＢ０−ＳＡＢｍ＋１  センスアンプ帯、ＲＢ０−ＲＢｍ  メモリ行ブロック、ＳＴＢ０−ＳＴＢｋ＋１  サブワードドライバ帯、１６ａ−１６ｄ  サブデコード信号駆動回路、３２ａ，３４ａ  インバータ、３２ｂ  ＮＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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