(57)【特許請求の範囲】
【請求項１】
入力データのレベル調整を少なくとも行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、ローパスフィルタを内蔵し、前記ローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする電気分散補償等化回路。
【請求項２】
請求項１に記載の電気分散補償等化回路において、前記入力バッファが、レベル調整用の差動増幅回路と出力部を形成するエミッタフォロアとを少なくとも備えて構成され、かつ、前記差動増幅回路と前記エミッタフォロアとの間を、当該入力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
【請求項３】
請求項１または２に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、遅延回路用差動増幅回路と遅延回路用エミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファを形成する前記遅延回路用差動増幅回路と前記遅延回路用エミッタフォロアとの間を、当該線形バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
【請求項４】
請求項１ないし３のいずれかに記載の電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、当該乗算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
【請求項５】
請求項１ないし４のいずれかに記載の電気分散補償等化回路において、前記第１ないし第Ｎの加算器それぞれが、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成され、かつ、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、前記加算器用差動増幅回路と前記加算器用エミッタフォロアとの間を、当該加算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
【請求項６】
請求項１ないし５のいずれかに記載の電気分散補償等化回路において、前記出力バッファが、出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとから構成され、かつ、前記出力バッファ用差動増幅回路と前記出力バッファ用エミッタフォロアとの間を、当該出力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
【請求項７】
請求項１ないし６のいずれかに記載の電気分散補償等化回路において、前記ローパスフィルタが、インダクタとキャパシタとの組み合わせを用いて構成されていることを特徴とする電気分散補償等化回路。
【請求項８】
入力データのレベル調整を少なくとも行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、それぞれの入力部に、直列抵抗を介して前段の回路からの配線を接続することによって形成されるローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする電気分散補償等化回路。
【請求項９】
請求項８に記載の電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを内蔵していることを特徴とする電気分散補償等化回路。
【請求項１０】
請求項８または９に記載の電気分散補償等化回路において、前記入力部に接続した前記直列抵抗の抵抗値が、該直列抵抗を挿入した各回路の入力部における入力容量成分とによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成することを特徴とする電気分散補償等化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気分散補償等化回路に関し、特に、光ファイバ通信における波長分散および偏波モード分散を補償する等化回路（電気集積回路）に関する。
【背景技術】
【０００２】
従来の電気分散補償等化回路の例として、例えば、非特許文献１のM．Nakamuraらによる“Electrical  PMD  equalizer  ICｓ  for  a  40Gbit/s  transmission”，0ptical  Fiber  Communication  Conference，2004，TuG4が挙げられる。該非特許文献１に記載されている従来の電気分散補償等化回路の回路構成例を図１０に示す。
【０００３】
図１０に示す電気分散補償等化回路は、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図１０の電気分散補償等化回路についてさらに説明する。図１０の電気分散補償等化回路は、第１、第２の遅延回路Ｄ１，Ｄ２、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３、第１、第２の加算器Ａ１，Ａ２、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦからなっている。図１０において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ３は、第１〜第３の乗算器Ｍ１〜Ｍ３それぞれに対するタップ電圧制御端子である。
【０００４】
入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、複数個縦列接続された第１〜第２の遅延回路Ｄ１〜Ｄ２に入力される。入力バッファＩＢＵＦの出力および第１〜第２の遅延回路Ｄ１〜Ｄ２の出力は、それぞれ、第１〜第３の乗算器Ｍ１〜Ｍ３に入力される。第１〜第３の乗算器Ｍ１〜Ｍ３のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第２の遅延回路Ｄ１〜Ｄ２の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３の出力との乗算を行う。
【０００５】
第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの出力は、第１〜第２の加算器Ａ１〜Ａ２によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算した加算結果（つまり乗算器Ｍ１〜Ｍ３の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。
【０００６】
図１０に示す電気分散補償等化回路は、波形劣化に対応して、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３の出力であるタップ電圧信号の電圧レベルを制御することにより、レプリカ信号を重み付け加算して波形整形を行っている。
【０００７】
ここで、図１０に示す経路１とは、入力バッファＩＢＵＦから第１の乗算器Ｍ１を経由する信号経路であり、経路２、経路３についてもそれぞれ同様である。つまり、経路２とは、入力バッファＩＢＵＦ、第１の遅延回路Ｄ１から第２の乗算器Ｍ２、第１の加算器Ａ１を経由する信号経路であり、経路３とは、入力バッファＩＢＵＦ、第１、第２の遅延回路Ｄ１，Ｄ２から第３の乗算器Ｍ３、第２の加算器Ａ２を経由する信号経路である。
【０００８】
電気分散補償等化回路を構成する各回路すなわち各要素回路（第１、第２の遅延回路Ｄ１，Ｄ２、第１〜第３の乗算器Ｍ１〜Ｍ３、第１、第２の加算器Ａ１，Ａ２、入出力バッファＩＢＵＦ，ＯＢＵＦ）は、一般に、４０Ｇｂｉｔ／ｓという高速の速度領域においても安定した動作が得られるように、差動構成となっており、また、広帯域化のために、各要素回路の出力部はエミッタフォロア出力形式とされている。
【０００９】
次に、図１０のような電気分散補償等化回路を構成する要素回路について説明する。図１０の電気分散補償等化回路を構成する第１〜第２の遅延回路Ｄ１〜Ｄ２それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを所定の遅延時間ずつ順次遅延させて出力する。第１〜第２の遅延回路Ｄ１〜Ｄ２それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成される。図１１に、図１０の第１〜第２の遅延回路Ｄ１〜Ｄ２それぞれを形成する、同一の回路構成からなる、１ないし複数個の線形バッファについて、いずれか１つの線形バッファの回路構成を示す。
【００１０】
図１１に示すように、各線形バッファそれぞれは、差動増幅回路ＤＡ２とエミッタフォロアＥＦ３とから形成され、回路素子として、負荷抵抗Ｒ１１，Ｒ１２と、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と、増幅用トランジスタＴｒ１１，Ｔｒ１２と、出力用トランジスタ（エミッタフォロア用トランジスタ）Ｔｒ１３，Ｔｒ１４と、差動増幅用電流源Ｉ１１、エミッタフォロア用電流源Ｉ１２，Ｉ１３とから形成されている。なお、図１１において、符号ＤＴ／ＤＣは差動入力電圧正／補端子であり、符号ＱＴ／ＱＣは差動出力電圧正／補端子であり、符号Ｖｃｃはコレクタ側電源電圧端子、符号Ｖｅｅはエミッタ側電源電圧端子である。
【００１１】
図１１に示すように、増幅用トランジスタＴｒ１１，Ｔｒ１２と、負荷抵抗Ｒ１１，Ｒ１２と、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と、差動増幅用電流源Ｉ１１とで形成される差動増幅回路ＤＡ２は、エミッタ負帰還抵抗付差動増幅回路と呼ばれる。増幅用トランジスタＴｒ１１，Ｔｒ１２それぞれのエミッタに負帰還抵抗つまりエミッタ負帰還抵抗Ｒ１３，Ｒ１４が挿入された結果、広い線形入力ダイナミックレンジを有する差動増幅回路、すなわち、広い入力電圧範囲で線形動作を行う差動増幅回路を構成することができる。
【００１２】
一般に、図１１の差動増幅回路ＤＡ２に示すように、増幅用トランジスタＴｒ１１，Ｔｒ１２のエミッタにエミッタ負帰還抵抗Ｒ１３，Ｒ１４を挿入した差動対の差動利得Ｇは、
Ｇ＝ｇｍ×ＲＬ／（１＋ｇｍ×Ｒｅ）
と表すことができる。ここで、ＲＬは差動対の負荷抵抗を示し、Ｒｅは差動対の負帰還抵抗を示し、
ＲＬ＝Ｒ１１＝Ｒ１２
Ｒｅ＝Ｒ１３＝Ｒ１４
であり、ｇｍは増幅用トランジスタＴｒ１１，Ｔｒ１２のトランスコンダクタンスである。
【００１３】
一方、図１１の出力用トランジスタ（エミッタフォロア用トランジスタ）Ｔｒ１３，Ｔｒ１４とエミッタフォロア用電流源Ｉ１２，Ｉ１３とから形成される回路（エミッタフォロアＥＦ３）は、一般に、エミッタフォロアと呼ばれる。エミッタフォロアは、高入力インピーダンス、低出力インピーダンスで、電圧利得がほぼ０ｄＢという特性を有する回路であり、次段の回路の入力インピーダンスの影響を抑え、帯域延伸のために、出力部に挿入されて用いられる回路である。
【００１４】
次に、図１０の電気分散補償等化回路を構成する第１〜第２の加算器Ａ１〜Ａ２それぞれは、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第３の乗算器Ｍ１〜Ｍ３から入力されるデータを順次加算して積算するように構成される。つまり、二つの差動入力電圧信号（図１０の場合には、第１の加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号との二つ、また、第２の加算器Ａ２は、前段の第１の加算器Ａ１の差動出力電圧信号と乗算器Ｍ３の差動出力電圧信号との二つ）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。ここで、第１〜第２の加算器Ａ１〜Ａ２それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、第１〜第２の遅延回路Ｄ１〜Ｄ２の場合と同様に、エミッタ負帰還抵抗を挿入している。
【００１５】
また、図１０の電気分散補償等化回路を構成する第１〜第３の乗算器Ｍ１〜Ｍ３それぞれは、入力バッファＩＢＵＦおよび第１〜第２の遅延回路Ｄ１〜Ｄ２それぞれから入力されるデータ信号と、第１〜第３のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ３それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号と（図１０の場合、第１の乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、第２、第３の乗算器Ｍｉ（ｉ＝２，３）は、遅延回路Ｄ（ｉ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｉの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成されている。
【００１６】
図１０の電気分散補償等化回路を構成する本従来例の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されている。図１２に、図１０の入力バッファＩＢＵＦの回路構成を示す。すなわち、入力バッファＩＢＵＦは、図１２に示すように、インピーダンス整合用のブリーダ抵抗（Ｂｌｅｅｄｅｒ  Ｒｅｓｉｓｔｏｒ）ＢＲ１、第１のエミッタフォロアＥＦ１、差動増幅回路ＤＡ１、出力部を形成する第２のエミッタフォロアＥＦ２から構成されている。
【００１７】
ブリーダ抵抗ＢＲ１を形成する抵抗Ｒ１〜Ｒ４は、差動入力電圧正／補端子ＤＴ／ＤＣと第１のエミッタフォロアＥＦ１のエミッタフォロア用トランジシタＴｒ１／Ｔｒ２との間に接続されるケーブルの特性インピーダンスと整合を取るための抵抗であり、交流信号等価回路に置き換えた際に、５０Ωとなるように設計されている。また、抵抗Ｒ１，Ｒ３および抵抗Ｒ２，Ｒ４は、エミッタフォロア用トランジスタＴｒ１，Ｔｒ２とエミッタフォロア用電流源Ｉ１，Ｉ２とからなる第１のエミッタフォロアＥＦ１にバイアス電圧を与える役目も果たしている。
【００１８】
差動増幅回路ＤＡ１は、増幅用トランジスタＴｒ３，Ｔｒ４、負荷抵抗Ｒ５，Ｒ６、エミッタ負帰還抵抗Ｒ７，Ｒ８と差動増幅用電流源Ｉ３とからなり、線形動作を得るべく、エミッタ負帰還抵抗Ｒ７，Ｒ８が挿入されている。
【００１９】
また、第２のエミッタフォロアＥＦ２は、エミッタフォロア用トランジスタＴｒ５，Ｔｒ６とエミッタフォロア用電流源Ｉ４，Ｉ５とからなり、広帯域を確保するために、入力バッファＩＢＵＦの出力部に用いられている。
【００２０】
図１０に示したように、従来の電気分散補償等化回路は、入力バッファＩＢＵＦと次段の要素回路である第１の乗算器Ｍ１および第１の遅延回路Ｄ１との間の接続方法として、入力バッファＩＢＵＦの出力部に配置した第２のエミッタフォロアＥＦ２の出力端子ＱＴ／ＱＣと次段の第1の遅延回路Ｄ１や第１の乗算器Ｍ１の差動入力電圧正／補端子ＤＴ／ＤＣとの間を、ある程度の線路長を有する配線によって接続している。
【非特許文献１】M．Nakamuraら：“Electrical  PMD  equalizer  ICｓ  for  a  40Gbit/s  transmission”，0ptical  Fiber  Communication  Conference，2004，TuG4
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、前述したような従来の電気分散補償等化回路の構成の場合、群遅延時間に周波数依存性が存在し、出力信号として入力波形の線形性が保てなくなる場合が生じる。以下に、かかる問題についてさらに詳しく説明する。
【００２２】
図１０に示したように、従来の電気分散補償等化回路の構成の場合、電気分散補償等化回路を構成する要素回路間を接続するために、ある程度の線路長を有する配線（ストリップ線路またはマイクロストリップ線路）が必要となり、例えば、入力バッファＩＢＵＦと第１の乗算器Ｍ１や第１の遅延回路Ｄ１との間の接続では、入力バッファＩＢＵＦの出力部である第２のエミッタフォロアＥＦ２の出力端子と次段に接続される第１の乗算器Ｍ１や第１の遅延回路Ｄ１の入力端子との間を例えば数１００μｍ程度の配線長の配線によって接続することが必要であった。
【００２３】
また、図１０には表記していないが、第１の遅延回路Ｄ１と第２の遅延回路Ｄ２との間や、その他の要素回路間についても、同様であり、数１００μｍ程度の線路長の配線によって接続することが必要であった。
【００２４】
一般に、群遅延時間が周波数依存性を有することになる原因は、次のような二つの場合である。第１の原因は、次段の要素回路に接続するための配線のインダクタンス成分と該配線の接続先の次段の要素回路の入力容量とに起因する共振にある。図１０〜図１２に示すような従来例の回路は、化合物半導体を用いて構成されており、基板が半絶縁性の材料であるため、一般に、配線は高いインダクタンス成分を有してしまう。この結果、次段の要素回路の入力容量により共振現象が生じ易くなり、群遅延時間が周波数により変動し易くなる。
【００２５】
第２の原因は、出力部に配置したエミッタフォロアの出力インピーダンスのインダクタンス成分と次段の要素回路に接続するための配線の容量成分とによって生じる共振にある。図１３に、入力バッファＩＢＵＦの出力、つまり、第２のエミッタフォロアＥＦ２の出力の反射係数をスミスチャート上にプロットしたものを示す。図１３上にプロットされた曲線は、スミスチャートの上半円に存在しており、このため、第２のエミッタフォロアＥＦ２の出力インピーダンスは、インダクタンス成分を有していることがわかる。
【００２６】
なお、かくのごとく、入力バッファＩＢＵＦの出力部を形成するエミッタフォロアＥＦ２の出力インピーダンスとして、インダクタンス成分を有するという点については、入力バッファＩＢＵＦのみに限るものではなく、第１〜第２の遅延回路Ｄ１〜Ｄ２や第１〜第３の乗算器Ｍ１〜Ｍ３や第１〜第２の加算器Ａ１〜Ａ２や出力バッファＯＢＵＦの各要素回路についても、出力部にエミッタフォロアを用いているので、全く同様に、出力インピーダンスとしてインダクタンス成分を有している。
【００２７】
つまり、これらの第１、第２の二つの共振により、群遅延時間が、所要の帯域である高周波側においてピークが生じるという周波数依存性を有する特性となってしまう。図１４に、従来の電気分散補償等化回路の回路構成における群遅延時間の周波数特性を、図１０に示した経路１から経路３までの経路それぞれについて示している。図１４に示すように、いずれの経路についても、群遅延時間の周波数特性が平坦ではないため、電気分散補償等化回路の出力波形が歪むという問題を回避することができない。
【００２８】
なお、ある程度の線路長を有する配線によって接続される結果として生じる群遅延時間の周波数依存性は、前述のように、入力バッファＩＢＵＦと第１の乗算器Ｍ１や第１の遅延回路Ｄ１との間だけで起きるのではなく、ある程度の線路長を有する配線によって接続された要素回路間すべての箇所で生じるものである。
【００２９】
本発明は、かかる問題に鑑みてなされたものであり、本発明が解決しようとする課題は、群遅延時間の周波数依存性を抑制して、出力波形の歪みが少ない電気分散補償等化回路を提供することにある。
【課題を解決するための手段】
【００３０】
本発明は、前述の課題を解決するために、群遅延時間を周波数に依らず平坦化する技術として、以下のごとき各技術手段から構成されている。
【００３１】
第１の技術手段は、入力データのレベル調整を少なくとも行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、ローパスフィルタを内蔵し、前記ローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする。
【００３２】
第２の技術手段は、前記第１の技術手段に記載の電気分散補償等化回路において、前記入力バッファが、レベル調整用の差動増幅回路と出力部を形成するエミッタフォロアとを少なくとも備えて構成され、かつ、前記差動増幅回路と前記エミッタフォロアとの間を、当該入力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする。
【００３３】
第３の技術手段は、前記第１または第２の技術手段に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、遅延回路用差動増幅回路と遅延回路用エミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファを形成する前記遅延回路用差動増幅回路と前記遅延回路用エミッタフォロアとの間を、当該線形バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする。
【００３４】
第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、当該乗算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする。
【００３５】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の電気分散補償等化回路において、前記第１ないし第Ｎの加算器それぞれが、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成され、かつ、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、前記加算器用差動増幅回路と前記加算器用エミッタフォロアとの間を、当該加算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする。
【００３６】
第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の電気分散補償等化回路において、前記出力バッファが、出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとから構成され、かつ、前記出力バッファ用差動増幅回路と前記出力バッファ用エミッタフォロアとの間を、当該出力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする。
【００３７】
第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の電気分散補償等化回路において、前記ローパスフィルタが、インダクタとキャパシタとの組み合わせを用いて構成されていることを特徴とする。
【００３８】
第８の技術手段は、入力データのレベル調整を少なくとも行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、それぞれの入力部に、直列抵抗を介して前段の回路からの配線を接続することによって形成されるローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする。
【００３９】
第９の技術手段は、前記第８の技術手段に記載の電気分散補償等化回路において、前記入力バッファ、前記第１ないし第Ｎの遅延回路、前記第１ないし第（Ｎ＋１）の乗算器、前記第１ないし第Ｎの加算器、および、前記出力バッファのうち、任意に選択した１ないし複数個について、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを内蔵していることを特徴とする。
【００４０】
第１０の技術手段は、前記第８または第９の技術手段に記載の電気分散補償等化回路において、前記入力部に接続した前記直列抵抗の抵抗値が、該直列抵抗を挿入した各回路の入力部における入力容量成分とによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成することを特徴とする。
【発明の効果】
【００４１】
本発明の電気分散補償等化回路によれば、以下のごとき効果を奏することができる。
【００４２】
第１に、電気分散補償等化回路を構成する各回路（つまり各要素回路）、すなわち、入力バッファ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器、出力バッファの各要素回路の出力部を形成するエミッタフォロアと、該エミッタフォロアの前段に接続される差動増幅回路もしくは双差動増幅回路との間に、他の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有するローパスフィルタを挿入しているので、所要の帯域内の周波数による群遅延時間偏差を小さくし、群遅延時間の平坦性を向上させることができ、もって、出力波形の歪みを抑制可能な電気分散補償等化回路を提供することができる。
【００４３】
第２に、電気分散補償等化回路を構成する各回路（つまり各要素回路）、すなわち、入力バッファ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器、出力バッファの各要素回路の入力部に対して、各要素回路用の直列抵抗を介して前段の要素回路からの配線を接続することにより、該直列抵抗と当該要素回路の入力部の入力容量成分とによって、他の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有するローパスフィルタを形成することになり、所要の帯域内の周波数による群遅延時間偏差を小さくし、群遅延時間の平坦性を向上させることができ、もって、出力波形の歪みを抑制可能な電気分散補償等化回路を提供することができる。
【００４４】
また、第１〜第Ｎの遅延回路の各遅延回路の入力部への抵抗の挿入は、各遅延回路を構成する線形バッファ列の段数を減らすことにつながり、消費電力を抑えることが可能な電気分散補償等化回路を提供することができる。
【発明を実施するための最良の形態】
【００４５】
以下に、本発明に係る電気分散補償等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００４６】
（本発明の概要）
本発明に係る実施形態の説明に先立って、本発明の概要についてまず説明する。本発明は、光ファイバ通信における波長分散および偏波モード分散によって劣化した信号を、光電変換後の電気信号において補償する電気集積回路つまり電気分散補償等化回路に関するものであり、周波数による群遅延時間偏差を小さくし、群遅延時間の平坦性を向上させることによって、出力波形の歪みを抑制可能な電気分散補償等化回路を、以下のごとき手段を用いて実現している点に、主要な特徴がある。
【００４７】
つまり、本発明は、補償対象の電気信号（入力データ）を入力する入力バッファＩＢＵＦと、該入力バッファＩＢＵＦに縦列接続され、あらかじめ定めた所定の遅延時間ずつ遅延させるＮ個（Ｎ：正整数）の遅延回路Ｄ１，Ｄ２，…と、入力バッファＩＢＵＦおよび各遅延回路Ｄ１，Ｄ２，…それぞれの出力と外部から指定された各制御電圧信号（タップ電圧信号）とをそれぞれ乗算する(Ｎ＋１)個の乗算器Ｍ１，Ｍ２，…と、乗算器Ｍ１，Ｍ２，…それぞれの出力を順次加算して積算するＮ個の加算器（２入力加算器）Ａ１，Ａ２，…と、最終段の加算器からの電気信号（出力データ）を外部に出力する出力バッファＯＢＵＦと、の各要素回路を備えた電気分散補償等化回路に関するものである。
【００４８】
かかる電気分散補償等化回路において、
（１）入力バッファＩＢＵＦを形成するレベル調整用の差動増幅回路と出力部の第２のエミッタフォロアとの間、
（２）各遅延回路Ｄ１，Ｄ２，…のうち、いずれか１ないし複数について、それぞれを形成する１ないし複数の任意の線形バッファ差動増幅回路とエミッタフォロアとの間、
（３）各乗算器Ｍ１，Ｍ２，…のうち、いずれか１ないし複数について、それぞれを形成する乗算器用双差動増幅回路と乗算器用エミッタフォロアとの間、
（４）各加算器Ａ１，Ａ２，…のうち、いずれか１ないし複数について、それぞれを形成する加算器用差動増幅回路と加算器用エミッタフォロアとの間、
（５）出力バッファＯＢＵＦを形成する出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとの間、
のうち、いずれか１ないし複数を、低周波成分を通過させ、高周波成分を低減させるローパスフィルタを介して接続することを特徴としている。
【００４９】
あるいは、
（６）入力バッファＩＢＵＦの入力部に、
（７）各遅延回路Ｄ１，Ｄ２，…のうち、いずれか１ないし複数について、それぞれの入力部に、
（８）各乗算器Ｍ１，Ｍ２，…のうち、いずれか１ないし複数について、それぞれの入力部に、
（９）各加算器Ａ１，Ａ２，…のうち、いずれか１ないし複数について、それぞれの入力部に、
（１０）出力バッファＯＢＵＦの入力部に、
のうち、いずれか１ないし複数について、各要素回路用の直列抵抗を介して前段の要素回路からの配線を接続することを特徴としている。
【００５０】
かくのごとき各手段のうち、いずれか１ないし複数の手段を採用することにより、所要の帯域内において周波数による群遅延時間の偏差を小さく抑え、群遅延時間の平坦性を向上させ、出力波形の歪みを抑制することができるという効果が得られる。
【００５１】
（第１の実施形態）
図１に、本発明に係る電気分散補償等化回路の第１の実施形態の回路構成を示す。図１に示す電気分散補償等化回路は、図１０の従来例の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図１の電気分散補償等化回路は、入力バッファＩＢＵＦ−ＬＰＦの内部構成を除いて、図１０の従来例の場合と同様、第１、第２の遅延回路Ｄ１，Ｄ２、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３、第１、第２の加算器Ａ１，Ａ２および出力バッファＯＢＵＦの各要素回路を有して構成され、各要素回路の内部構成は、入力バッファＩＢＵＦ−ＬＰＦを除いて、図１０の従来例と同様である。図１において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ３は、乗算器Ｍ１〜Ｍ３に対するタップ電圧制御端子である。
【００５２】
図１の電気分散補償等化回路における入力バッファＩＢＵＦ−ＬＰＦは、図１０の従来例の場合と同様、入力データのレベル調整を少なくとも行う回路である。しかし、図１の入力バッファＩＢＵＦ−ＬＰＦの構成は、詳細は図２に後述するが、図１０の従来例の場合とは異なり、入力バッファＩＢＵＦ−ＬＰＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間を、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を介して接続するというローパスフィルタ内蔵型の入力バッファ構成としている。
【００５３】
なお、図１の電気分散補償等化回路の動作は、図１０の従来例とほぼ同様であり、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦ−ＬＰＦにてレベル調整されて、差動増幅回路ＤＡ１からローパスフィルタＬＰＦを経由して第２のエミッタフォロアＥＦ２に入力されて、しかる後、第２のエミッタフォロアＥＦ２から、複数個縦列接続された第１〜第２の遅延回路Ｄ１〜Ｄ２に順次入力され、あらかじめ定めた所定の遅延時間ずつ順次遅延して出力される。第１〜第２の遅延回路Ｄ１〜Ｄ２は、遅延回路用差動増幅回路と遅延回路用エミッタフォロアとを含んで構成される線形バッファを１ないし複数個備えて構成されている。
【００５４】
また、入力バッファＩＢＵＦ−ＬＰＦの出力および第１〜第２の遅延回路Ｄ１〜Ｄ２の出力は、図１０の従来例の場合と同様、それぞれ、第１〜第３の乗算器Ｍ１〜Ｍ３に入力される。第１〜第３の乗算器Ｍ１〜Ｍ３のそれぞれは、乗算器用双差動増幅回路と乗算器用エミッタフォロアとを含んで構成され、入力バッファＩＢＵＦ−ＬＰＦの出力、第１〜第２の遅延回路Ｄ１〜Ｄ２の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３の出力（つまり外部から指示したタップ電圧信号）との乗算を行う。
【００５５】
第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの出力は、図１０の従来例の場合と同様、２入力で、かつ、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとを含んで構成される、第１〜第２の加算器Ａ１〜Ａ２によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算した第２の加算器Ａ２の出力（つまり第１〜第３の乗算器Ｍ１〜Ｍ３の加算結果）を、出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとを含んで構成される出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。
【００５６】
つまり、本第１の実施形態においては、入力バッファＩＢＵＦ−ＬＰＦ内の出力部を形成する第２のエミッタフォロアＥＦ２の前段にローパスフィルタＬＰＦを配置し、入力バッファＩＢＵＦ−ＬＰＦからの出力信号成分について、低周波成分を通過させ、高周波成分を低減させるという点に特徴がある。図２に、図１の入力バッファＩＢＵＦ−ＬＰＦの回路構成の一例を示す。
【００５７】
入力バッファＩＢＵＦ−ＬＰＦは、前述のように、少なくとも入力データの信号レベルのレベル調整を行う回路であり、図２に示すように、インピーダンス整合用のブリーダ抵抗（Ｂｌｅｅｄｅｒ  Ｒｅｓｉｓｔｏｒ）ＢＲ１、第１のエミッタフォロアＥＦ１、レベル調整用の差動増幅回路ＤＡ１、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタＬＰＦ、出力部を形成する第２のエミッタフォロアＥＦ２から構成されている。つまり、図１２に示した従来例の入力バッファＩＢＵＦとは異なり、レベル調整用の差動増幅回路ＤＡ１と出力部を形成する第２のエミッタフォロアＥＦ２との間を、ローパスフィルタＬＰＦを介して接続している。
【００５８】
この結果、図１２の従来例とは異なり、入力バッファＩＢＵＦ−ＬＰＦの出力信号の群遅延時間は周波数が高くなるほど低減される特性となり、ローパスフィルタＬＰＦを内蔵していない入力バッファを用いた場合の電気分散補償等化回路（つまり図１０のような従来例の電気分散補償等化回路）においては、図１４にて説明したように、群遅延時間が高周波領域でピークを有する特性を示していたが、図２のごときローパスフィルタ内蔵型の入力バッファＩＢＵＦ−ＬＰＦを適用した図１の電気分散補償等化回路においては、ローパスフィルタＬＰＦ以外の各回路が有していた図１４のごとき群遅延時間の周波数特性を打ち消すような効果を与えることができる。
【００５９】
次に、図２の入力バッファＩＢＵＦ−ＬＰＦの各要素回路についてさらに説明する。図２において、インピーダンス整合用のブリーダ抵抗ＢＲ１を形成する抵抗Ｒ１〜Ｒ４は、図１２の従来例の場合と同様、差動入力電圧正／補端子ＤＴ／ＤＣと第１のエミッタフォロアＥＦ１のエミッタフォロア用トランジシタＴｒ１／Ｔｒ２との間を接続するケーブルの特性インピーダンスとの整合を取るための抵抗であり、交流信号等価回路に置き換えた際に、５０Ωとなるように設計されている。また、抵抗Ｒ１，Ｒ３および抵抗Ｒ２，Ｒ４は、エミッタフォロア用トランジスタＴｒ１，Ｔｒ２とエミッタフォロア用電流源Ｉ１，Ｉ２とからなる第１のエミッタフォロアＥＦ１にバイアス電圧を与える役目も果たしている。
【００６０】
また、差動増幅回路ＤＡ１は、図１２の従来例の場合と同様、増幅用トランジスタＴｒ３，Ｔｒ４、負荷抵抗Ｒ５，Ｒ６、エミッタ負帰還抵抗Ｒ７，Ｒ８と差動増幅用電流源Ｉ３とからなり、線形動作を得るべく、エミッタ負帰還抵抗Ｒ７，Ｒ８が挿入されている。
【００６１】
また、第２のエミッタフォロアＥＦ２も、図１２の従来例の場合と同様、エミッタフォロア用トランジスタＴｒ５，Ｔｒ６とエミッタフォロア用電流源Ｉ４，Ｉ５とからなり、広帯域を確保するために、入力バッファＩＢＵＦ−ＬＰＦの出力部に用いられている。
【００６２】
以上の入力バッファＩＢＵＦ−ＬＰＦの各構成要素については、図１２の従来の入力バッファＩＢＵＦの場合とほぼ同様であるが、本実施形態における図２の入力バッファＩＢＵＦ−ＬＰＦにおいては、前述のように、差動増幅回路ＤＡ１と出力部を形成する第２のエミッタフォロアＥＦ２との間に、あらかじめ定めた周波数閾値以下の低周波成分を通過させるローパスフォルタＬＰＦがさらに挿入されている点が、図１２の場合とは異なっている。
【００６３】
ここで、ローパスフィルタＬＰＦは、例えば、３次のガウシアン型ローパスフィルタであり、第１、第２のインダクタＬ１，Ｌ２と第１、第２のキャパシタＣ１，Ｃ２とからなっており、さらに、インピーダンスの整合を図るために終端抵抗Ｒ９を接続している。
【００６４】
入力バッファＩＢＵＦ−ＬＰＦに用いられるローパスフィルタＬＰＦの群遅延時間の周波数特性を、図３に示す。入力バッファＩＢＵＦ−ＬＰＦに用いられるローパスフィルタＬＰＦの群遅延時間の周波数特性は、図３に示すように、周波数が高くなるほど、漸減していく特性を示しており、当該電気分散補償等化回路の使用周波数帯域である１５ＧＨｚ付近までは、図１４に示した従来の電気分散補償等化回路（ローパスフィルタＬＰＦを内蔵しない入力バッファＩＢＵＦを用いた構成）における群遅延時間の周波数特性(ピークとなる１５ＧＨｚ付近に至るまでは、周波数が高くなるほど群遅延時間が増加していく特性)とは、逆の特性を示している。
【００６５】
かくのごとく、ローパスフィルタＬＰＦ以外の他の要素回路におけるトータルの群遅延時間の周波数特性とは、全く逆の群遅延時間の周波数特性（つまりローパスフィルタＬＰＦ以外の他の要素回路におけるトータルの群遅延時間の周波数依存性を打ち消すような周波数特性）を有するローパスフィルタＬＰＦを、ローパスフィルタ内蔵型入力バッファＩＢＵＦ−ＬＰＦに挿入することによって、電気分散補償等化回路全体として、所望の周波数帯域において群遅延時間を平坦にすることが可能となる。
【００６６】
図４に、本第１の実施形態において、図１および図１０に示した経路２（つまり、ローパスフィルタ内蔵型入力バッファＩＢＵＦ−ＬＰＦから第１の遅延回路Ｄ１を介して第２の乗算器Ｍ２、第１の加算器Ａ１を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について実線で示している。なお、当該シミュレーションには、回路シミュレータとして汎用的であるＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）を用いている。また、比較のために、図４には、図１０の従来例の場合で経路２を通過したときの群遅延時間の周波数特性をシミュレーションした結果についても図１４から転記して破線で示している。
【００６７】
図４に示すように、本第１の実施形態による電気分散補償等化回路は、所望の周波数帯域である０〜１５ＧＨｚの帯域内において、群遅延時間の最大値と最小値との差分が２２ｐｓ程度であり、図１０の従来例における２６ｐｓに比して、群遅延時間の周波数特性が平坦化されていることが分かる。
【００６８】
つまり、本第１の実施形態による電気分散補償等化回路は、入力バッファＩＢＵＦ−ＬＰＦの差動増幅回路ＤＡ１と出力部を形成する第２のエミッタフォロアＥＦ２との間に、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、高周波成分を低減させるローパスフィルタＬＰＦを挿入することによって、電気分散補償等化回路全体として、所望の周波数帯域内における群遅延時間の周波数特性の偏差が小さく、出力波形の歪みが少ない電気分散補償等化回路を実現することができる。
【００６９】
なお、ローパスフィルタ内蔵型入力バッファＩＢＵＦ−ＬＰＦとして挿入したローパスフィルタＬＰＦを、インダクタＬ１，Ｌ２とキャパシタＣ１，Ｃ２とにより実現する例について説明したが、本発明はかかる場合のみに限るものではなく、抵抗とキャパシタとの組み合わせで実現しても良いし、オペアンプを用いて実現しても良い。
【００７０】
（第２の実施形態）
図５に、本発明に係る電気分散補償等化回路の第２の実施形態の回路構成を示す。図５に示す電気分散補償等化回路も、図１０の従来例および図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図５の電気分散補償等化回路は、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３への入力部の構成方法を除いて、図１０の従来例の場合と同様、入力バッファＩＢＵＦ、第１、第２の遅延回路Ｄ１，Ｄ２、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３、第１、第２の加算器Ａ１，Ａ２および出力バッファＯＢＵＦの各要素回路を有して構成され、各要素回路の内部構成は、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３の入力部の構成を除いて、図１０の従来例と同様である。図５において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ３は、乗算器Ｍ１〜Ｍ３に対するタップ電圧制御端子である。
【００７１】
図５の電気分散補償等化回路においては、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３の入力部は、図１０の従来例の場合とは異なり、第１、第２、第３の乗算器用直列抵抗Ｒ２１，Ｒ２２，Ｒ２３がそれぞれ直列に接続されており、それぞれの前段の要素回路である入力バッファＩＢＵＦ、第１の遅延回路Ｄ１、第２の遅延回路Ｄ２からの配線を、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を介して、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３の入力部それぞれに接続するように構成している。
【００７２】
なお、図５の電気分散補償等化回路の動作は、図１０の従来例とほぼ同様であり、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、しかる後、複数個縦列接続された第１〜第２の遅延回路Ｄ１〜Ｄ２に順次入力され、あらかじめ定めた所定の遅延時間ずつ順次遅延して出力される。また、入力バッファＩＢＵＦの出力および第１〜第２の遅延回路Ｄ１〜Ｄ２の出力は、図１０の従来例の場合と異なり、それぞれ、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を介して、第１〜第３の乗算器Ｍ１〜Ｍ３に入力される。第１〜第３の乗算器Ｍ１〜Ｍ３のそれぞれは、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を介して入力されてくる入力バッファＩＢＵＦの出力、第１〜第２の遅延回路Ｄ１〜Ｄ２の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３の出力（つまり外部から指示したタップ電圧信号）との乗算を行う。
【００７３】
第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの出力は、図１０の従来例の場合と同様、２入力の第１〜第２の加算器Ａ１〜Ａ２によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算した第２の加算器Ａ２の出力（つまり第１〜第３の乗算器Ｍ１〜Ｍ３の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。
【００７４】
つまり、本第２の実施形態においては、第１〜第３の乗算器Ｍ１〜Ｍ３の入力部に、それぞれ、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を挿入し、それぞれの前段の入力バッファＩＢＵＦおよび第１〜第２の遅延回路Ｄ１〜Ｄ２から配線によって入力端子に接続する際に、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を介して接続するように構成されている点に特徴がある。かくのごとく、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を、第１〜第３の乗算器Ｍ１〜Ｍ３の入力部それぞれにおける入力容量成分に応じて決定されるそれぞれの抵抗値に設定して、第１〜第３の乗算器Ｍ１〜Ｍ３の入力部それぞれに直列に接続することにより、第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３の抵抗値と第１〜第３の乗算器Ｍ１〜Ｍ３の入力容量成分とによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成することができる。
【００７５】
第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３の抵抗値と第１〜第３の乗算器Ｍ１〜Ｍ３の入力容量成分とにより第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの入力部に形成されるローパスフィルタの群遅延時間の周波数特性を、図６に示す。第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの入力部に形成されるローパスフィルタの群遅延時間の周波数特性は、図６に示すように、周波数が高くなるほど、漸減していく特性を示しており、第１の実施形態の場合と同様に、当該電気分散補償等化回路の使用周波数帯域である１５ＧＨｚ付近までは、図１４に示した従来の電気分散補償等化回路（第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの入力部に第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を挿入しない構成）における群遅延時間の周波数特性(ピークとなる１５ＧＨｚ付近に至るまでは、周波数が高くなるほど群遅延時間が増加していく特性)とは、逆の特性を示している。
【００７６】
かくのごとく、第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの入力部に形成されるローパスフィルタ以外の他の要素回路におけるトータルの群遅延時間の周波数特性とは、全く逆の群遅延時間の周波数特性（つまり当該ローパスフィルタ以外の他の要素回路におけるトータルの群遅延時間の周波数依存性を打ち消すような周波数特性）を有するローパスフィルタを形成する第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を、第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの入力部に挿入することによって、低周波成分側の群遅延時間が増加し、電気分散補償等化回路全体として、所望の周波数帯域において群遅延時間を平坦にすることが可能となる。
【００７７】
図７に、本第２の実施形態において、図５および図１０に示した経路２（つまり、入力バッファＩＢＵＦから第１の遅延回路Ｄ１を介して第２の乗算器用直列抵抗Ｒ２２、第２の乗算器Ｍ２、第１の加算器Ａ１を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について実線で示している。なお、当該シミュレーションも、第１の実施形態の場合と同様、回路シミュレータとして汎用的なＳＰＩＣＥを用いている。また、比較のために、図７には、図１０の従来例の場合で経路２を通過したときの群遅延時間の周波数特性をシミュレーションした結果についても図１４から転記して破線で示している。
【００７８】
図７に示すように、本第２の実施形態による電気分散補償等化回路は、所望の周波数帯域である０〜１５ＧＨｚの帯域内において、群遅延時間の最大値と最小値との差分が１８ｐｓ程度であり、図１０の従来例における２６ｐｓに比して、群遅延時間の周波数特性が平坦化されていることが分かる。
【００７９】
つまり、本第２の実施形態による電気分散補償等化回路は、入力バッファＩＢＵＦ、第１、第２の遅延回路Ｄ１，Ｄ２それぞれからの配線を、次段の要素回路である第１〜第３の乗算器Ｍ１〜Ｍ３の入力部に接続する際に、それぞれの入力部に挿入された第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３を介して接続することによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、高周波成分を低減させるローパスフィルタ（第１〜第３の乗算器用直列抵抗Ｒ２１〜Ｒ２３と第１〜第３の乗算器Ｍ１〜Ｍ３の入力容量成分とからなるローパスフィルタ）を形成し、前段の要素回路である入力バッファＩＢＵＦおよび第１〜第２の遅延回路Ｄ１〜Ｄ２からの配線のインダクタンス成分と第１〜第３の乗算器Ｍ１〜Ｍ３の入力容量成分とに起因する共振のＱ値を低減させることを可能とし、電気分散補償等化回路全体として、所望の周波数帯域内における群遅延時間の周波数特性の偏差が小さく、出力波形の歪みが少ない電気分散補償等化回路を実現することができる。
【００８０】
（第３の実施形態）
図８に、本発明に係る電気分散補償等化回路の第３の実施形態の回路構成を示す。図８に示す電気分散補償等化回路も、図１０の従来例および図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図８の電気分散補償等化回路は、第１、第２の遅延回路Ｄ１，Ｄ２への入力部の構成方法を除いて、図１０の従来例の場合と同様、入力バッファＩＢＵＦ、第１、第２の遅延回路Ｄ１，Ｄ２、第１、第２、第３の乗算器Ｍ１，Ｍ２，Ｍ３、第１、第２の加算器Ａ１，Ａ２および出力バッファＯＢＵＦの各要素回路を有して構成され、各要素回路の内部構成は、第１、第２の遅延回路Ｄ１，Ｄ２の入力部の構成を除いて、図１０の従来例と同様である。図８において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ３は、乗算器Ｍ１〜Ｍ３に対するタップ電圧制御端子である。
【００８１】
図８の電気分散補償等化回路においては、第１、第２の遅延回路Ｄ１，Ｄ２の入力部は、図１０の従来例の場合とは異なり、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２がそれぞれ直列に接続されており、それぞれの前段の要素回路である入力バッファＩＢＵＦ、第１の遅延回路Ｄ１からの配線を、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を介して、第１、第２の遅延回路Ｄ１，Ｄ２の入力部それぞれに接続するように構成している。
【００８２】
なお、図８の電気分散補償等化回路の動作は、図１０の従来例とほぼ同様であり、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、しかる後、図１０の従来例の場合と異なり、複数個縦列接続された第１〜第２の遅延回路Ｄ１〜Ｄ２に、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を介して順次入力され、あらかじめ定めた所定の遅延時間ずつ順次遅延して出力される。また、入力バッファＩＢＵＦの出力および第１〜第２の遅延回路Ｄ１〜Ｄ２の出力は、図１０の従来例の場合と同様、それぞれ、第１〜第３の乗算器Ｍ１〜Ｍ３に入力される。第１〜第３の乗算器Ｍ１〜Ｍ３のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第２の遅延回路Ｄ１〜Ｄ２の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ３の出力（つまり外部から指示したタップ電圧信号）との乗算を行う。
【００８３】
第１〜第３の乗算器Ｍ１〜Ｍ３それぞれの出力は、図１０の従来例の場合と同様、２入力の第１〜第２の加算器Ａ１〜Ａ２によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算した第２の加算器Ａ２の出力（つまり第１〜第３の乗算器Ｍ１〜Ｍ３の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。
【００８４】
つまり、本第３の実施形態においては、第１、第２の遅延回路Ｄ１，Ｄ２の入力部に、それぞれ、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を挿入し、それぞれの前段の入力バッファＩＢＵＦおよび第１の遅延回路Ｄ１から配線によって入力端子に接続する際に、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を介して接続するように構成されている点に特徴がある。かくのごとく、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を、第１、第２の遅延回路Ｄ１，Ｄ２の入力部それぞれにおける入力容量成分に応じて決定されるそれぞれの抵抗値に設定して、第１、第３の遅延回路Ｄ１，Ｄ２の入力部それぞれに直列に接続することにより、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２の抵抗値と第１、第２の遅延回路Ｄ１，Ｄ２の入力容量成分とによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成することができる。
【００８５】
第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２の抵抗値と第１、第３の遅延回路Ｄ１，Ｄ２の入力容量成分とにより第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に形成されるローパスフィルタの群遅延時間の周波数特性は、第２の実施形態に示した図６の周波数特性とほぼ同様であり、第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に形成されるローパスフィルタの群遅延時間の周波数特性は、図６に示すように、周波数が高くなるほど、漸減していく特性を示す。この結果、第１、第２の実施形態の場合と同様に、当該電気分散補償等化回路の使用周波数帯域である１５ＧＨｚ付近までは、図１４に示した従来の電気分散補償等化回路（第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を挿入しない構成）における群遅延時間の周波数特性(ピークとなる１５ＧＨｚ付近に至るまでは、周波数が高くなるほど群遅延時間が増加していく特性)とは、逆の特性を示している。
【００８６】
かくのごとく、第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に形成されるローパスフィルタ以外の他の要素回路におけるトータルの群遅延時間の周波数特性とは、全く逆の群遅延時間の周波数特性（つまり当該ローパスフィルタ以外の他の要素回路におけるトータルの群遅延時間の周波数依存性を打ち消すような周波数特性）を有するローパスフィルタを形成する第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を、第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に挿入することによって、低周波成分側の群遅延時間が増加し、電気分散補償等化回路全体として、所望の周波数帯域において群遅延時間を平坦にすることが可能となる。
【００８７】
また、第１、第２の遅延回路Ｄ１，Ｄ２それぞれの入力部に第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２が挿入されているため、第１、第２の遅延回路Ｄ１，Ｄ２を経由する出力経路（つまり図１０に示す従来例における経路２および経路３）を通過した場合の出力信号の伝播時間が、第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２が挿入されていない図１０に示す従来例よりも長くなる。したがって、所定の遅延時間ずつ遅延させるための第１、第２の遅延回路Ｄ１，Ｄ２それぞれを構成する線形バッファ列の段数を低減することが可能となり、電気分散補償等化回路の消費電力を低減することができるという効果も合わせて得ることができる。
【００８８】
図９に、本第３の実施形態において、図８および図１０に示した経路２（つまり、入力バッファＩＢＵＦから第１の遅延回路用直列抵抗Ｒ３１、第１の遅延回路Ｄ１を介して、第２の乗算器Ｍ２、第１の加算器Ａ１を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について実線で示している。なお、当該シミュレーションも、第１の実施形態の場合と同様、回路シミュレータとして汎用的なＳＰＩＣＥを用いている。また、比較のために、図９には、図１０の従来例の場合で経路２を通過したときの群遅延時間の周波数特性をシミュレーションした結果についても図１４から転記して破線で示している。
【００８９】
図９に示すように、本第３の実施形態による電気分散補償等化回路は、所望の周波数帯域である０〜１５ＧＨｚの帯域内において、群遅延時間の最大値と最小値との差分が１５ｐｓ程度であり、図１０の従来例における２６ｐｓに比して、群遅延時間の周波数特性が平坦化されていることが分かる。
【００９０】
つまり、本第３の実施形態による電気分散補償等化回路は、入力バッファＩＢＵＦ、第１の遅延回路Ｄ１それぞれからの配線を、次段の要素回路である第１〜第２の遅延回路Ｄ１，Ｄ２の入力部に接続する際に、それぞれの入力部に挿入された第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２を介して接続することによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、高周波成分を低減させるローパスフィルタ（第１、第２の遅延回路用直列抵抗Ｒ３１，Ｒ３２と第１、第２の遅延回路Ｄ１，Ｄ２の入力容量成分とからなるローパスフィルタ）を形成し、前段の要素回路である入力バッファＩＢＵＦおよび第１の遅延回路Ｄ１からの配線のインダクタンス成分と第１、第２の遅延回路Ｄ１，Ｄ２の入力容量成分とに起因する共振のＱ値を低減させることを可能とし、電気分散補償等化回路全体として、所望の周波数帯域内における群遅延時間の周波数特性の偏差が小さく、出力波形の歪みが少ない電気分散補償等化回路を実現することができる。
【００９１】
（その他の実施形態）
以上に説明した各実施形態においては、入力バッファＩＢＵＦに縦列接続した遅延回路の段数が、第１、第２の遅延回路Ｄ１，Ｄ２の２段の場合について説明したが、本発明は、かかる場合のみに限るものではなく、Ｎ個（Ｎ：正整数）の第１〜第Ｎの遅延回路から構成されていても良い。かかる構成においては、対応する乗算器や加算器の個数も、それぞれ、第１〜第３の乗算器Ｍ１〜Ｍ３、第１、第２の加算器Ａ１，Ａ２の３個、２個ではなく、それぞれ、（Ｎ＋１）個、Ｎ個となり、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器として構成される。
【００９２】
また、第１の実施形態では、入力バッファＩＢＵＦ−ＬＰＦ内にローパスフィルタＬＰＦを内蔵している場合について説明したが、本発明は、かかる場合のみに限るものではない。
【００９３】
例えば、第１〜第Ｎの遅延回路のうち、いずれか１ないし複数について、それぞれを構成する１ないし複数の任意の線形バッファを形成する遅延回路用差動増幅回路と遅延回路用エミッタフォロアとの間にあらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタ（例えばインダクタとキャパシタとの組み合わせからなるローパスフィルタ）を接続するようにしても良いし、第１〜第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれを構成する乗算器用双差動増幅回路と乗算器用エミッタフォロアとの間に該ローパスフィルタを接続するようにしても良いし、また、第１〜第Ｎの加算器のうち、いずれか１ないし複数について、それぞれを構成する加算器用差動増幅回路と加算器用エミッタフォロアとの間に該ローパスフィルタを接続するようにしても良いし、また、出力バッファＯＢＵＦの出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとの間に該ローパスフィルタを接続するようにしても良い。
【００９４】
ここで、入力バッファＩＢＵＦ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器、出力バッファＯＢＵＦの各要素回路の中から、いずれか１ないし複数について、あらかじめ定めた前記周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを、それぞれの要素回路の出力部を形成するエミッタフォロア（入力バッファＩＢＵＦ−ＬＰＦの第二のエミッタフォロアＥＦ２、各遅延回路を形成する１ないし複数の線形バッファの遅延回路用エミッタフォロア、各乗算器の乗算器用エミッタフォロア、各加算器の加算器用エミッタフォロア、出力バッファＯＢＵＦの出力用エミッタフォロア）と、前段の入力側の差動増幅回路や双差動増幅回路との間に挿入するようにしても、もちろんかまわない。
【００９５】
さらに、第２の実施形態においては、第１〜第（Ｎ＋１）の乗算器すべての入力部に乗算器用の直列抵抗を挿入し、また、第３の実施形態においては、第１〜第Ｎの遅延回路すべての入力部に遅延回路用の直列抵抗を挿入する場合について説明したが、本発明は、かかる場合のみに限るものではない。
【００９６】
例えば、第１〜第Ｎの遅延回路のうち、いずれか１ないし複数について、それぞれの入力部に遅延回路用の直列抵抗を挿入するようにしても良いし、第１〜第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれの入力部に乗算器用の直列抵抗を挿入するようにしても良いし、また、第１〜第Ｎの加算器のうち、いずれか１ないし複数について、それぞれの入力部に加算器用の直列抵抗を挿入するようにしても良いし、また、出力バッファＯＢＵＦの入力部に出力バッファ用の直列抵抗を挿入するようにしても良い。
【００９７】
なお、入力バッファＩＢＵＦ（または入力バッファＩＢＵＦ−ＬＰＦ）に関しては、前述の実施形態に示すように、一般に、比較的長い配線長を有する前段の回路からの配線を終端させるためのインピーダンス整合用のブリーダ抵抗を、入力部に備えて構成される場合が多いので、該入力部に直列抵抗（つまり入力バッファ用直列抵抗）をさらに挿入した構成とする必要はないものの、前段の回路を近接配置することが可能な場合などのように、ブリーダ抵抗を入力部に備えない形態で入力バッファＩＢＵＦを構成する場合(つまり、レベル調整用の差動増幅回路と出力部を形成するエミッタフォロアとを少なくとも有して構成される場合)においては、該入力バッファＩＢＵＦの入力部に入力バッファ用の直列抵抗を挿入するように構成しても良い。
【００９８】
ここで、入力バッファＩＢＵＦ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器、出力バッファＯＢＵＦの各要素回路の中から、いずれか１ないし複数について、それぞれの入力部に、該当する直列抵抗に挿入するようにしても、もちろんかまわない。
【００９９】
さらに、各要素回路内の出力部のエミッタフォロアの前段（つまり入力側）にローパスフィルタを挿入する場合と、各要素回路の入力部に直列抵抗を挿入する場合とを混在させるような構成（例えば、入力バッファにローパスフィルタＬＰＦを内蔵させると同時に、第１〜第（Ｎ＋１）の乗算器のいずれか１ないし複数の入力部に乗算器用直列抵抗を挿入するような構成）であっても、かまわない。
【０１００】
また、各要素回路のいずれか１ないし複数に内蔵させるローパスフィルタや各要素回路のいずれか１ないし複数の入力部に挿入する直列抵抗の、それぞれの回路定数については、内蔵したローパスフィルタそのものや、挿入した直列抵抗と入力容量成分とにより形成されるローパスフィルタとして、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成させることにより、該ローパスフォルタによって決定される群遅延時間に関する周波数特性が、電気分散補償等化回路を構成する各要素回路のうちかかるローパスフィルタを除く残りの要素回路が示す群遅延時間に関する周波数特性を打ち消すような特性を得られるように設定されることが望ましい。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る電気分散補償等化回路の第１の実施形態の回路構成を示す回路図である。
【図２】図１の入力バッファの回路構成の一例を示す回路図である。
【図３】入力バッファに挿入したローパスフィルタの群遅延時間の周波数特性を示す特性図である。
【図４】図１の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。
【図５】本発明に係る電気分散補償等化回路の第２の実施形態の回路構成を示す回路図である。
【図６】各乗算器それぞれの入力部に挿入される乗算器用直列抵抗と乗算器の入力容量とにより形成されるローパスフィルタの群遅延時間の周波数特性を示す特性図である。
【図７】図５の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。
【図８】本発明に係る電気分散補償等化回路の第３の実施形態の回路構成を示す回路図である。
【図９】図８の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。
【図１０】従来の電気分散補償等化回路の回路構成例を示す回路図である。
【図１１】図１０の第１〜第２の遅延回路それぞれを形成する線形バッファの回路構成を示す回路図である。
【図１２】図１０の入力バッファの回路構成を示す回路図である。
【図１３】入力バッファの出力の反射係数を示すスミスチャートである。
【図１４】従来の電気分散補償等化回路の回路構成における群遅延時間の周波数特性を示す特性図である。
【符号の説明】
【０１０２】
Ａ１…第１の加算器、Ａ２…第２の加算器、ＢＲ１…ブリーダ抵抗、Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｄ１…第１の遅延回路、Ｄ２…第２の遅延回路、ＤＡ１，ＤＡ２…差動増幅回路、ＤＴ／ＤＣ…差動入力電圧正／補端子、ＥＦ１…第１のエミッタフォロア、ＥＦ２…第２のエミッタフォロア、ＥＦ３…エミッタフォロア、Ｉ１，Ｉ２…エミッタフォロア用電流源、Ｉ３…差動増幅用電流源、Ｉ４，Ｉ５…エミッタフォロア用電流源、Ｉ１１…差動増幅用電流源、Ｉ１２，Ｉ１３…エミッタフォロア用電流源、ＩＢＵＦ…入力バッファ、ＩＢＵＦ−ＬＰＦ…入力バッファ（ローパスフィルタ内蔵型入力バッファ）、ＩＮ…入力端子、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、ＬＰＦ…ローパスフィルタ、Ｍ１…第１の乗算器、Ｍ２…第２の乗算器、Ｍ３…第３の乗算器、ＯＢＵＦ…出力バッファ、ＯＵＴ…出力端子、ＱＴ／ＱＣ…差動出力電圧正／補端子、Ｒ１〜Ｒ４…抵抗、Ｒ５，Ｒ６…負荷抵抗、Ｒ７，Ｒ８…エミッタ負帰還抵抗、Ｒ９…終端抵抗、Ｒ１１，Ｒ１２…負荷抵抗、Ｒ１３，Ｒ１４…エミッタ負帰還抵抗、Ｒ２１…第１の乗算器用直列抵抗、Ｒ２２…第２の乗算器用直列抵抗、Ｒ２３…第３の乗算器用直列抵抗、Ｒ３１…第１の遅延回路用直列抵抗、Ｒ３２…第２の遅延回路用直列抵抗、Ｔｒ１，Ｔｒ２…エミッタフォロア用トランジスタ、Ｔｒ３，Ｔｒ４…増幅用トランジスタ、Ｔｒ５，Ｔｒ６…エミッタフォロア用トランジスタ、Ｔｒ１１、Ｔｒ１２…増幅用トランジスタ、Ｔｒ１３，Ｔｒ１４…出力用トランジスタ（エミッタフォロア用トランジスタ）、Ｖｃｃ…コレクタ側電源電圧端子、ＶＥ…等価電圧源、Ｖｅｅ…エミッタ側電源電圧端子、ＴＡＰ１，ＴＡＰ２，ＴＡＰ３…タップ電圧制御端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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