(57)【特許請求の範囲】
【請求項１】
共通のドレイン領域上に形成され、ソース領域と、ボディ領域と、ゲートコンタクト領域とをそれぞれ有する半導体基板であって、互いに分離された複数のタイルからなるアレイと、
上記アレイ内の少なくとも２つのタイルのソース領域及びボディ領域に電気的に接触しているソース及びボディ配線層と、
上記アレイ内の少なくとも２つのタイルのゲートコンタクト領域に電気的に接触しているゲート配線層とを備えるＭＯＳゲートデバイス。
【請求項２】
上記アレイ内の各タイルは、４つのゲートコンタクト領域を有し、
上記ゲート配線層は、上記アレイの周辺のタイルに隣接していない全てのタイルの少なくとも２つのゲートコンタクト領域に電気的に接触していることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項３】
上記ゲート配線層は、上記アレイ内の複数のタイルの２つのゲートコンタクト領域に電気的に接触していることを特徴とする請求項２記載のＭＯＳゲートデバイス。
【請求項４】
上記ソース及びボディ配線層は、上記タイル間に形成されたギャップを越えて延びていることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項５】
上記ゲート配線層は、複数の個別の金属帯からなることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項６】
上記複数の個別の金属帯のそれぞれは、上記ソース及びボディ配線層によって取り囲まれており、該ソース及びボディ配線層から離間されていることを特徴とする請求項５記載のＭＯＳゲートデバイス。
【請求項７】
ソースパッドを更に備える請求項１記載のＭＯＳゲートデバイス。
【請求項８】
ゲートパッドを更に備える請求項１記載のＭＯＳゲートデバイス。
【請求項９】
上記複数のタイルは、同一であることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１０】
上記複数のタイルのそれぞれは、長方形であることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１１】
上記複数のタイルのそれぞれは、正方形であることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１２】
上記各タイルは、長方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１３】
上記各タイルは、正方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１４】
上記ゲート配線層と、上記ソース及びボディ配線層とは、互いに電気的に絶縁されていることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１５】
上記アレイ内の複数のタイルは、トレンチが形成されたエピタキシャル層を有し、
上記トレンチ内には、ドープポリシリコンの部分が埋め込まれていることを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１６】
上記アレイ内の少なくとも１つのタイルは、ゲート構造を有することを特徴とする請求項１記載のＭＯＳゲートデバイス。
【請求項１７】
上記ゲート構造の部分は、電気的にフローティングされていることを特徴とする請求項
１記載のＭＯＳゲートデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳゲートデバイスに関する。
【背景技術】
【０００２】
金属酸化物半導体ゲートデバイス（MOS-gated devices：以下、ＭＯＳゲートデバイスという。）を製造するにあたり、多くの様々な表面構造（surface geometries）が開発されている。これらの表面構造又は「レイアウト」には、櫛形構造の他、ＨＥＸＦＥＴ（商標）パワーＭＯＳＦＥＴを始めとする周知の六角形の構造を含む繰り返し構造又は「セル」構造等がある。これらの様々な表面構造は、オン抵抗や起伏（ruggedness）等の素子特性を最適化するように開発されている。所定の構造及び電圧に対するデバイスのオン抵抗は、能動素子領域（active device area）の面積に反比例する。既存の表面構造を用いて、所望のオン抵抗を有する新たなデバイスを設計するためには、既存のデバイスのオン抵抗と能動素子領域の面積を乗算した積を求めるだけでよい。この情報に基づき、新しいデバイスの能動素子領域を決定し、パッド及び終端のためのオーバヘッドを追加することによって、所望のオン抵抗を有するデバイスを製造できる。
【０００３】
しかしながら、ＭＯＳゲートデバイスについて、それぞれ異なる各オン抵抗値又はそれぞれ異なる各サイズ毎にマスクの新たなセットを製作する従来の手法は、各デバイスのオン抵抗及び能動素子領域のサイズが異なる素子毎にマスクの多数のセットを製作する必要が生じるという点で好ましくない。更に、これらの各デバイスは、顧客に出荷する前に、それぞれ個別に性能を評価する必要がある。また、従来のデバイスでは、特定の最終用途に対応するために、ゲートパッド及びソースパッドを容易に移動させることはできない。
【０００４】
したがって、この分野では、マスクの１つのセットのみを製作し、マスクの同じセットを用いて、サイズが異なる及びオン抵抗が異なるＭＯＳゲートデバイスを製造することができる製造方法の実現が望まれている。また、この分野では、ファミリ内の個々のデバイスの性能を個別に評価することなく、デバイスのファミリの性能を評価できるＭＯＳゲートデバイスの製造方法の実現が望まれている。更に、この分野では、特定の最終用途に対応するために、リエンジニアリングの努力を実質的に必要としないでゲートパッド及びソースパッドをデバイス内で容易に移動させることができるＭＯＳゲートデバイスのための表面設計の実現が望まれている。これらの及びこの他の要望は、ここに開示するＭＯＳゲートデバイスによって満たされる。
【発明の開示】
【課題を解決するための手段】
【０００５】
ＭＯＳゲートデバイスのモジュール方式の表面構造及びこれらの表面構造を用いてＭＯＳゲートデバイスを製造する製造方法を開示する。これらのモジュール方式の表面構造により、デバイスサイズをｘ軸とｙ軸の両方に沿って任意に変更することができる。
【０００６】
ここに開示するＭＯＳゲートデバイス及び製造方法の幾つかの実施例では、実際のデバイスサイズは、コンタクトマスク、金属マスク及びパッドマスクによって設定又は「プログラミング」され、他の実施例では、デバイスサイズは、単に金属マスク及びパッドマスクによってプログラミングされる。この製造方法により、新たなデバイスを製造する場合、必要となるのは、新たなコンタクトマスク、金属マスク及びパッドマスク、あるいは新たな金属マスク及びパッドマスクのみであるので、時間とコストの両方を削減することができる。更に、これらのデバイスにおいて用いられるウェハは、コンタクトマスク又は金属マスクを製作する前に、事前に製作し、所定の保管場所に保管することができ、したがって、デバイスの特性が明らかとなる前に、製造工程のかなりの部分を実行することができる。したがって、新たなデバイスを製造するのに必要となる時間を大幅に短縮することができる。
【０００７】
また、この製造手法を用いることにより、それぞれの特定のデバイスの性能を評価することなく、デバイスのファミリの性能を評価することができる。更に、新たなパッケージ又は新たな用途のために、ソースボンディングパッド及びゲートボンディングパッドの位置を容易に移動させることができる。したがって、本発明により、新たなデバイス毎にマスクの新たなセットを製造する必要があった従来の方法に対して、利便性が高い代替的な製造方法が提供される。
【０００８】
本発明の一側面として、本発明に係るＭＯＳゲートデバイスは、共通のドレイン領域上に形成され、ソース領域と、ボディ領域と、ゲートコンタクト領域とをそれぞれ有する個別のタイルのアレイを備える。このＭＯＳゲートデバイスは、アレイ内の少なくとも２つのタイルのソース領域及びボディ領域に電気的に接触しているソース及びボディ配線層（source and body metallization layer）と、アレイ内の少なくとも２つのタイルのゲートコンタクト領域に電気的に接触してるゲート配線層（gate metallization layer）とを備える。好ましくは、アレイ内の各タイルは、４つのゲートコンタクト領域を有し、これらのうちの少なくとも２つは、アレイの内部に配置されたタイルのゲート配線層に接触している。タイルは、通常、隣接するタイル間にギャップが存在するように、アレイ内に配置され、ソース及びボディ配線層は、好ましくは、このギャップを越えて延びている。ゲート配線層と、ソース及びボディ配線層は、通常、それらの間に物理的なギャップ又はスペースを設けることによって、互いに電気的に絶縁されている。アレイ内のタイルは、トレンチ構造又はプレーナ構造を有している。
【０００９】
この製造方法及びデバイスのこれらの及びこの他の側面の詳細を以下に示す。
【発明を実施するための最良の形態】
【００１０】
以下、ｘ軸とｙ軸の両方に沿って、所定の増分でデバイスのサイズを変更できる金属酸化物半導体ゲートデバイス（MOS-gated device：以下、ＭＯＳゲートデバイスという。）のモジュール方式のレイアウト構造を開示する。また、これらのレイアウト構造を用いて、マスクの１つのセットから、サイズとオン抵抗を変更できるＭＯＳゲートデバイスの製造方法（すなわち、この製造方法では、新たな各デバイスを製造するために、単に新たなコンタクトマスク、金属マスク及びパッドマスク、あるいは新たな金属マスク及びパッドマスクのみを製作すればよい）を開示する。ここに開示する製造方法では、実質的に等しい複数のタイルを平行に配列することにより、所望のサイズとオン抵抗を有するデバイスを構成するアレイを製作する。
【００１１】
以下の説明に用いる図面では、同様の要素には同様の参照符号を付している。
【００１２】
本発明に基づく包括的なデバイスレイアウトを図１に示す。ここでは、同じタイル１３の７×９アレイ１１が示されている。最終的なデバイスでは、罫書き線１７に沿って外側の周辺タイル１５が切り落とされるので（図１０に示す別の具体例における７×９アレイ７１の罫書き線７４も同様）、実際のデバイスは、タイル１３の６×８アレイから構成される。したがって、外側の周辺タイル１５は、実際には、完成したデバイス内の半分のタイルに相当する。基本タイル１３のサイズは、外側の周辺タイル１５がデバイスの終端を形成するとともに、罫書き線１７を跨いで広がって、横方向及び縦方向に隣接した４つのダイ及びコーナにおいて隣接した４つの更なるダイのエッジ終端（図示せず）を形成するように、選択される。各タイル１３は、好ましくは、正方形又は長方形であり、いずれのタイル１３も、好ましくは、同じ寸法を有する。また、各タイル１３の長さと幅は、等しいことが好ましい（すなわち、タイル１３は、正方形であることが好ましい）。
【００１３】
図２〜図３は、ここに開示する方法を実現するために用いることができるタイルの２つの典型的な種類を示している。図２に示すタイル２１ａでは、タイル２１ａの内部におけるソース及びボディ領域３１ａの構造は、線分１１−１１に沿った断面及び軸３４に沿った断面に関して同じである（すなわち、図２のタイル２１ａは、対称性を有している）。図１１は、トレンチＭＯＳゲートデバイスのこの断面を示している。
【００１４】
一方、図３に示すタイル２１ｂのソース及びボディ領域３１ｂの構造は、対称性を有していない。詳しくは、図３に示すタイル２１ｂでは、線分１２−１２に沿った断面（図１２は、トレンチＭＯＳゲートデバイスのこの断面を示している。）におけるタイル２１ｂの内部のソース及びボディ領域３１ｂの構造と、図３の軸３６に沿った断面（この後の断面は、図２の線分１１−１１に沿ったタイル２１ａの断面と同じである。）におけるタイル２１ｂの内部のソース及びボディ領域３１ｂの構造とは異なる。
【００１５】
図２では、内部のソース及びボディ領域３１ａの形状を正方形として示しているが、この形状は、長方形であってもよく、多角形（例えば、六角形又は八角形）であってもよく、円形であってもよく、又は直線及び／又は曲線の組合せによって定義されるあらゆる形状であってもよい。同様に、図３では、内部のソース及びボディ領域３１ｂを長方形として示しているが、この形状も多くの可能性から選択することができる。また、図２及び図３に示す外側のソース及びボディ領域（３３ａ、３３ｂ）の形状は、１つの辺が開いた正方形として示しているが、この形状も多くの可能性から選択することができる。１つの可能な選択肢として、図２及び図３における３つの外側に突出するゲート領域（３５ａ、３５ｂ）を取り除き、残されたゲート領域がゲートコンタクトパッド３７ａ、３７ｂの間に直線の辺を有するようにしてもよい。
【００１６】
図４〜図６は、ここに説明するデバイスのタイルアレイ４３ａ、４３ｂ、４３ｃの内部の電気的にアクティブな４つのタイル４１ａ〜４１ｄのコーナを接続するために用いることができる３つの特別な配線層（specific metallization layer）の設計を示している。もちろん、他の様々な内部配線パターンが可能であることは、当業者にとって明らかである。タイルアレイ４３ａ〜４３ｃの各タイル４１ａ〜４１ｄは、ゲートコンタクトパッド４５として機能するポリシリコンの少なくとも１つの露出した部分を備えている（ポリシリコンの残りの部分は、通常、誘電体層でわれている）。
【００１７】
図に示す特定のタイルアレイ４３ａ〜４３ｃにおいては、各タイル４１ａ〜４１ｄは、各軸に沿ったギャップ（gap）４６、すなわち、堀（moat）を挟んで、離間されている。
【００１８】
タイルアレイ４３ａ〜４３ｃ内のタイル４１ａ〜４１ｄのゲートコンタクトパッド４５の少なくとも一部は、タイルアレイ４３ａ〜４３ｃ内の他のタイル４１ａ〜４１ｄの１つ以上のゲートコンタクトパッド４５に直接又は間接的に電気的に接続されている。したがって、図４に示すタイルアレイ４３ａにおいては、第１のタイル４１ａ及び第２のタイル４１ｂ上のゲートコンタクトパッド４５は、「ドッグボーン（dog-bone）」型のゲート配線層（gate metallization layer）４７ａによって互いに電気的に接続されており、第３のタイル４１ｃ及び第４のタイル４１ｄ上のゲートコンタクトパッド４５も、同様に電気的に接続されている。図５に示すタイルアレイ４３ｂにおいては、第１のタイル４１ａ及び第２のタイル４１ｂ上のゲートコンタクトパッド４５は、縦方向に伸びているゲート配線層４７ｂによって互いに電気的に接続されており、第３のタイル４１ｃ及び第４のタイル４１ｄ上のゲートコンタクトパッド４５も、同様に電気的に接続されている。図６に示すタイルアレイ４３ｃにおいては、第１のタイル４１ａ、第２のタイル４１ｂ、第３のタイル４１ｃ及び第４のタイル４１ｄ上のゲートコンタクトパッド４５は、Ｈ型のゲート配線層４７ｃによって互いに電気的に接続されている。
【００１９】
図４〜図６に示す内部配線の具体例のそれぞれにおいて、ゲート配線層４７ａ〜４７ｃは、ソース及びボディ配線層（source and body metallization layer）５１から電気的に絶縁されている。好ましくは、この絶縁は、２つの配線層が基本的に同一平面になるように、２つの配線層間にスペース（space）又は堀５３を残すことによって実現される。この構造は、通常、製造の立場から費用対効果に最も高いからである。なお、他の実施例として、スタック構造によって、２つの配線層を別々の層として設け、これらの配線層が互いに電気的に絶縁されることが保証されるように、これらの配線層間に誘電体を挟み込んでもよい。このような実施例では、例えば、ゲートコンタクトパッドは、第１の薄い配線層に接触し、ソース領域及びボディ領域は、第２の、いくらか厚い配線層に接触するようにしてもよい。
【００２０】
図７〜図９は、ダイの外側のコーナにおける４つの同じタイルに亘る可能な配線方式（metallization scheme）の特定の実施例を示している。もちろん、他の様々な配線方式も可能であることは、当業者にとって明らかである。図７に示すアレイ６１ａにおいては、終端配線層（termination metallization layer）７０ａは、外側のタイル６５、６６、６７に亘って延び、これらのタイル６５、６６、６７のソース領域及びボディ領域をゲートコンタクトパッド６９ａに電気的に接続している。ソース及びボディ配線層７１ａは、内側のタイル６８の一部に亘って延びている。ゲート配線層６３ａは、内側のタイル６８に亘って延びているとともに、ゲートコンタクトパッド６９ａを含んでいる。
【００２１】
図８のアレイ６１ｂは、図７のアレイ６１ａと略同様の構造を有しているが、アレイ６１ｂでは、終端配線層７０ｂと、ソース及びボディ配線層７１ｂとがより近接し、且つ内側のタイル６８のゲートコンタクトパッド７２が電気的に絶縁されている点が異なっている。図９のアレイ６１ｃは、主に、終端配線層７０ｃと、ソース及びボディ配線層６９ｃとの形状が図８に示すアレイ６１ｂと異なっている。ここでも、内側のタイル６８のゲートコンタクトパッド７２は、電気的に絶縁されている。
【００２２】
図１〜図９に示す種類のアレイを製作するために有用なタイルの設計に関する主要な特徴と考慮すべき点は、以下の通りである。
【００２３】
１．タイルのサイズは、好ましくは、各タイルエッジの長さと幅が、罫書き線の幅と、タイルの各辺に存在するデバイスのエッジ終端の幅とに必要される寸法に正確に等しくなるように、選択する（これに代えて、タイルエッジの長さと幅は、罫書き線と、タイルの各辺に存在するデバイスのエッジ終端との寸法に整数を乗算した値となるように選択してもよい）。
【００２４】
２．ソース及びボディ配線層における抵抗を最小にするために、このソース及びボディ配線層は、好ましくは、全てのソース及びボディコンタクトに連続し、好ましくは、可能な最大の幅を有する。
【００２５】
３．各タイルのゲート導体（gate conductor）は、好ましくは、配線された（metallized）ときに、ゲートの全体において許容可能な低い抵抗を実現するために、十分な接触面（contacts）を有する。
【００２６】
４．タイルの周辺におけるゲート導体と、ソース領域及びボディ領域とは、好ましくは、金属によって互いに接続されたときに、許容可能なエッジ終端を提供する。
【００２７】
５．１つ以上のソースパッドは、好ましくは、「能動素子領域上のボンディング（bonding over the active area）」として知られている技術を用いて、１つ以上のタイル又はタイル部分の上に配置される。この組立技術を用いて、１つ以上のワイヤボンド（wire bonds）が、ソース領域、ボディ領域及びゲート領域上を覆って、直接ソース及びボディ配線層に接続される。能動素子領域上のボンディングを用いることにより、ソース領域及びボディ領域が存在するチップ面積を増大させることができ、利用率を高めることができ、また、本発明に関連して、専用の「ソースボンディングパッド」セルを設ける必要がなくなる。
【００２８】
６．ゲートパッドは、好ましくは、１つ以上のタイルのソース領域及びボディ領域に接触させないことによって、あらゆるタイル又はタイルのセット上に形成される。
【００２９】
図１０は、図１に示す縦型ＤＭＯＳデバイスの詳細なレイアウトを示している。図１０に示す特定のアレイ７１は、タイル７３の７×９アレイを示しているが、縦型ＤＭＯＳを製造するにために用いるアレイは、あらゆるサイズを有していてもよい。なお、図１０に示す７×９アレイ７３の有効サイズは、各端の各タイルの１／２が隣接するデバイスに含まれるので、実際には、６×８のタイルのみである。ここに示す特定のアレイ７１においては、ゲートパッド７５は、デバイスの一番下の中央に位置し、ソースパッド７７は、デバイスの中央に位置する。各軸に沿ったタイルの数を奇数にするか偶数にするかの選択は、１つ以上のソース及びボディパッドの位置と、１つ以上のゲートパッドに位置と、デバイスの対称性とに影響を及ぼす。
【００３０】
ここに説明するタイルにより、別々のボンディングワイヤが接続される複数のソースパッド及び／又は複数のゲートパッドを用いることができる。この特徴により、ソース及びボディ配線又はゲート導体における直列抵抗を大きく増加させることなく、比較的大きなデバイスを製造することができる。
【００３１】
ここまで、同じ長さと幅を有するタイルについて説明した。しかしながら、本発明に基づくデバイス及び方法では、長さと幅が異なるタイルを用いることができる。なお、最適なレイアウト効率を実現するためには、タイルの幅と長さが等しくない場合は、タイルの最も長い寸法は、最も短い寸法の整数倍であることが好ましい。
【００３２】
図２及び図３に示すタイル２１ａ、２１ｂは、プレーナ技術だけではなく、トレンチ技術を用いても製造することができる。トレンチ技術を用いる場合、多結晶シリコンのゲートコンタクトパッド３７ａ、３７ｂが形成される領域のみが、ウェハの表面上に形成される。
【００３３】
図１１及び図１２は、トレンチＤＭＯＳ構造を有する図２及び図３に示す種類のタイル２１ａ、２１ｂの詳細を示している。図１１は、図２のセルの線分１１−１１に沿った断面を示している。この断面は、図２に示す軸３４に沿った断面と同一であり（すなわち、タイル２１ａは対称であり）、図３の軸３６に沿った断面と同一である。図１２は、図３の線分１２−１２に沿った断面を示しており、この断面は、軸３６に沿った断面とは異なる（すなわち、タイル２１ｂは非対称である）。軸３６に沿った断面は、図１１に示す断面と同一である。
【００３４】
図１１と図１２に示すように、このデバイスは、ｎ＋基板９１と、エピタキシャル層９３とを備える。エピタキシャル層９３には、一連のトレンチ９５が形成されている。各トレンチ９５は、ドープポリシリコン（doped polysilicon）９７で満たされており、ゲート酸化膜層９９を含んでいる。各トレンチ９５は、ソース領域１０３と、浅い拡散ｐ型領域（shallower diffused P-type region）１０４と、深い拡散ｐ＋領域（deeper diffused P+ region）１０５とからなる二重拡散ソース及びボディ領域（double diffused source and body region）１０１によって取り囲まれている。ソース及びボディ配線層１０７は、上面上に存在し、ソース及びボディ領域１０１に接触している。
【００３５】
表１に示すように、ダイのサイズは、個々のタイルの複数の列及び行、及びゲートパッドとして用いられる１つタイルによって決定することができる。幾つかのダイサイズは、得られる縦横比のために、製造の観点から好ましくない場合もある。この実施例では、縦横比が３：１より大きいデバイスは、製造が容易ではない。表１に示すダイサイズよりも大きいダイサイズだけではく、表１に示すダイサイズ以外のダイサイズも製造することができる。個々のアレイ（各アレイは、ゲートパッドとして１つのタイルを有する）のサイズには、特定の上限はないが、ダイサイズが余りにも大きいと、製造上の問題が生じる。１つのゲートパッドを有する個々のアレイの最も小さい実用的なサイズは、１つのゲートパッドアレイのアクティブアレイ（active array）の数によって決定される。個々のアレイサイズが２×３タイル未満の場合、使用できるアクティブタイル（active tile）はない。個々のアレイサイズが２×３タイルの場合、ソース領域及びボディタイル領域と、ゲートパッドタイル領域との比率は、１：１となり、これは、多くの用途において、実用的には余りにも小さい。
【００３６】
【表１】
0004938236.tif 000002
【００３７】
先に説明したタイルを用いて製造されるデバイスでは、新たなデバイス毎にコンタクトマスクと、金属マスクと、パッドマスクとを製作する必要がある。サブアレイにおいて、所定の間隔で専用のゲートパッドタイルを設けることによって、新たなデバイス毎に別々のコンタクトマスクを必要とすることを排除することができる。サブアレイにおける専用のゲートパッドタイルの位置は、ダイ毎に１つ以上のゲートパッドを設けるように、選択してもよい。幾つかの実施例では、これらの専用のゲートパッドタイルは、アクティブタイルとして、同じポリシリコン層構造を有するとともに、ボディドーパントを有するが、ソースドーパントは有さず、ボディ領域には電気的に接続されていない。
【００３８】
他の実施例では、専用のゲートパッドタイルは、連続したポリシリコン層構造を有し、外側の周辺だけがアクティブタイルの構造に一致する。ボディドーパントは、ポリシリコンの下に連続的に存在し、電気的にフローティングされており、あるいはソース及びボディ端子に電気的に接続されている。タイルの電気的な性能に影響を与えることなく、又はデバイスのオン抵抗を大きく増加させることなく、ゲートへの電気的な接触を得るために、他の様々なポリシリコン構造及びドーパント位置を用いることができる。
【００３９】
ゲートパッドタイルは、偶数又は奇数のアクティブタイルのいずれかに対して、これらのアクティブタイル間に横方向及び縦方向の両方に配設される。各軸に沿ったゲートパッドタイル間で奇数のアクティブタイルを選択した場合、対称性が高まる。各方向におけるゲートパッドタイル間のアクティブタイルの正確な数により、同じダイの許容ダイサイズが定まる。例えば、図１３に示すデバイス１１１では、ゲートパッドタイル１１３ａ間には、横方向に５つのアクティブタイル１１５ａがあり、縦方向に７つのアクティブタイルがある。全ての行及び列を含むサブアレイ１１７ａ全体では、６つの列と８つの行がある。
【００４０】
デバイスは、それぞれが１つのゲートパッドタイルを有する、あらゆる数のサブアレイを用いて、設計することができる。図１３〜図１５には、３つの可能なサブアレイ１１７ａ、１１７ｂ、１１７ｃの構造とともに、５×７サブアレイについて得ることができる３つの代表的なダイサイズを示している。すなわち、図１３は、サブアレイ１１７ａの３×３構成からなるデバイスを示している。図１４は、サブアレイ１１７ｂの１×２構成からなるデバイス１２１を示し、図１５は、サブアレイ１１７ｃの２×３構成からなるデバイス１２１を示している。図１５に示すサブアレイによって構成される他の幾つかの可能なデバイスを表２に示す。
【００４１】
【表２】
0004938236.tif 000003
【００４２】
サイズが異なるＭＯＳゲートデバイスを製造する製造工程の後半で構成できるタイルのアレイを用いる場合、必要な降伏電圧を得るために、タイル設計に関して幾つかの固有の要求がある。これらの要求によってもたらされるタイルレイアウトのためのガイドラインを以下に示す。
【００４３】
１．各タイルのソース及びボディ領域は、他の全てのタイルのソース及びボディ領域から分離する必要がある。
【００４４】
２．各タイルのゲートは、他の全てのタイルのゲートから分離する必要がある。
【００４５】
３．１つの配線タイル（single metallized tile）は、タイル及び終端が適切に配線されたときに、必要な降伏電圧に耐えることができなければならない。
【００４６】
４．あらゆる数のタイルは、タイル及び終端が適切に配線されたときに、必要な降伏電圧に耐えることができなければならない。
【００４７】
５．ソース拡散領域とボディ拡散領域の組合せは、罫書き線及びエッジ終端の外側の周辺を形成するタイルのゲート領域に電気的に接続されたときに、必要な降伏電圧に耐えることができなければならない。
【００４８】
これらのガイドラインを個々のタイル設計に適用することにより、必要な降伏電圧を得ることができる。以下、特別な技術を用いて製造されたデバイスについて説明する。
【００４９】
図２〜図３に示すようなゲート構造を用いて製造されたプレーナ型ＭＯＳゲートデバイスは、終端構造を必要とする。上述したように、各タイルの構造は、５つのガイドラインに従うとともに、デバイスのオン抵抗を最小にしなければならない。デバイスのオン抵抗は、抵抗率が最も低い半導体物質を用いて、最も大きい降伏電圧を得ることによって、最小にされる。タイル終端構造と製造工程の両方を最適化する必要がある。
【００５０】
図１６〜図１９に示す終端構造１３１ａ〜１３１ｄは、低電圧、プレーナ型ＭＯＳゲートデバイスに用いることができる。各終端構造１３１ａ〜１３１ｄは、誘電体１３５内に閉じ込められ、ソース領域１３７及びボディ領域１３９の上方に配置されたポリシリコンゲート１３３を備える。ここに示す特定のデバイスでは、ボディ領域１３９は、浅い拡散領域１４１と、深い拡散領域１４３とから構成される。配線層（metallization layer）１４５は、デバイスの表面に広がっており、拡散領域１４３に接触している。周辺に隣接するゲート領域は、周辺接合がアクティブでない場合には、電気的にフローティングされているが、周辺接合がアクティブである場合には、ゲートに電気的に接続されている必要がある。
【００５１】
図１６〜図１９に示す具体例は、限定的なものではなく、用いることができる代表的な終端技術を示しているにすぎない。アクティブ接合（active junction）を有する終端構造を用いることにより、タイル領域を僅かに増加させるだけで、デバイスを流れる電流を増加させことができる。このようなアクティブ終端構造（active termination structure）は、降伏電圧に耐えることに加えて、デバイスを流れる電流を増やすが、受動終端構造（passive termination structure）は、降伏電圧に耐えるだけである。
【００５２】
また、図１１、図１２に示すトレンチＭＯＳゲートデバイスも、必要な降伏電圧を得るための多くの異なるタイルレイアウトと、製造工程とを有する。図２０〜図２３は、これにより得られる終端構造１５１ａ〜１５１ｄの具体例を示している。これらの図に示すように、各終端構造１５１ａ〜１５１ｄは、デバイスのエピタキシャル層１５５内に形成された一連のトレンチ１５３を有する。各トレンチ１５３は、ドープポリシリコン１５７で満たされており、ゲート酸化膜層１５９を含んでいる。各トレンチ１５３は、二重拡散ソース及びボディ領域１６１によって取り囲まれており、二重拡散ソース及びボディ領域１６１は、例えば、浅い拡散ｐ型領域１６３と、深い拡散ｐ＋領域１６５とからなる。ｎ＋にドーピングされたソース領域１６７は、トレンチ１５３の上部に配置され、配線層１６９に電気的に接触している。固有のオン抵抗を最適化するために、各タイルの周囲には、これらの終端構造の変形、他の終端構造を用いてもよい。プレーナ型終端構造と同様に、周辺に隣接するゲート領域は、周辺接合がアクティブでない場合には、電気的にフローティングされているが、周辺接合がアクティブである場合には、ゲートに電気的に接続されている必要がある。
【００５３】
以上、本発明の特定の具体例を例示的に説明したが、ここに開示された具体例を様々に変形若しくは変更することができ、これらの変形若しくは変更は、本発明の思想及び意図された範囲から逸脱することなく、添付の請求の範囲に包含される。更に、これらの実施例は、請求の範囲に含まれる本発明の変形例及び変更例を制限するものではなく、可能な変更例を単に例示的に示したものにすぎない。
【図面の簡単な説明】
【００５４】
【図１】同じタイルの７×９アレイを用いて形成されるＭＯＳゲート縦型ＤＭＯＳデバイスを概略的に示す図である。
【図２】ｘ軸とｙ軸に沿ったソース及びボディレイアウトが同じタイルを概略的に示す図である。このレイアウトは、プレーナ型及びトレンチ型ＭＯＳＦＥＴの両方に用いることができる。トレンチＭＯＳＦＥＴは、トレンチ内にゲートポリシリコンを含み、各コーナのポリシリコン領域のみがウェハ表面の上に位置する。
【図３】ｘ軸とｙ軸に沿ったソース及びボディレイアウトが異なるタイルを概略的に示す図である。このレイアウトは、プレーナ型及びトレンチ型ＭＯＳＦＥＴの両方に用いることができる。トレンチＭＯＳＦＥＴは、トレンチ内にゲートポリシリコンを含み、各コーナのポリシリコン領域のみがウェハ表面の上に位置する。
【図４】タイルアレイ又はチップの内部配線層を概略的に示す図である。
【図５】タイルアレイ又はチップの内部配線層を概略的に示す図である。
【図６】タイルアレイ又はチップの内部配線層を概略的に示す図である。
【図７】タイルアレイ又はチップの外側のコーナにおける配線層を概略的に示す図である。
【図８】タイルアレイ又はチップの外側のコーナにおける配線層を概略的に示す図である。
【図９】タイルアレイ又はチップの外側のコーナにおける配線層を概略的に示す図である。
【図１０】ＭＯＳゲート縦型ＤＭＯＳデバイス又はトレンチＤＭＯＳデバイスのレイアウトを示す図である。
【図１１】図２の線分１１−１１に沿った断面図である。
【図１２】図３の線分１２−１２に沿った断面図である。
【図１３】６タイル×８タイルであって、１つのパッドタイルを有するサブアレイの３×３構成を示す図である。
【図１４】罫書き線の近傍にゲートパッドタイルを有するタイルの１×２アレイを示す図である。
【図１５】ゲートコンタクトに用いられるゲートパッドタイルを有するタイルの３×２アレイを示す図である。
【図１６】ゲートの下に均一な厚さを有する酸化物層を備え、周辺がドーピングされていないゲートフィールドを示す概要図である。
【図１７】ゲートの外縁の下により厚い酸化物層を備え、周辺がドーピングされていないゲートフィールドを示す概要図である。
【図１８】ゲートポリシリコンの外側にアクティブ接合を有さない拡散接合終端を示す概要図である。
【図１９】周辺の一部又は全ての周りに非アクティブ接合を有する拡散接合終端を示す概要図である。
【図２０】終端として機能する周辺トレンチを有するトレンチ終端構造を示す概要図である。
【図２１】周辺トレンチからのフィールドプレートとして機能するポリシリコンを有するトレンチ終端構造を示す概要図である。
【図２２】周辺トレンチの外に逆電圧に耐える受動的な接合を有するトレンチ終端構造を示す概要図である。
【図２３】周辺トレンチの外に逆電圧に耐えるアクティブ接合を有するトレンチ終端構造を示す概要図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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