(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルの消去方法であって、
前記不揮発性メモリセルは、基板と、第１ソース／ドレインと、前記第１ソース／ドレインとの間にチャネル領域を備える第２ソース／ドレインと、第１絶縁層および第２絶縁層に挟まれた非導電チャージトラップ材により前記チャネル領域上で絶縁されたゲートとからなり、
前記チャネル領域の上部に、前記基板側から、前記第２絶縁層、前記非導電チャージトラップ材、前記第１絶縁層及び前記ゲートの順に積層されており、
ホットホール消去を実行し、ホットホールを前記非導電性チャージトラップ材に注入して、前記非導電性チャージトラップ材にトラップされた電子を消去し、幾つかのホールは前第２絶縁層に残す工程と、
前記第２絶縁層に残った前記ホールを消去するための正バイアスを前記ゲートに所定時間印加する工程と、
を有することを特徴とする不揮発性メモリセルの消去方法。
【請求項２】
前記第２ソース／ドレインは、ホットホール消去時に正バイアスに印加されることを特徴とする請求項１に記載の方法。
【請求項３】
ホットホール消去時に前記第２ソース／ドレインに印加される前記正バイアスは幅３〜１０Ｖであることを特徴とする請求項２に記載の方法。
【請求項４】
前記ゲートは、ホットホール消去時に負バイアスに印加されることを特徴とする請求項３に記載の方法。
【請求項５】
前記負バイアスは幅０〜−１０Ｖであることを特徴とする請求項４に記載の方法。
【請求項６】
前記基板、前記第１ソース／ドレイン、前記第２ソース／ドレインは、前記ホールを消去する時に接地することを特徴とする請求項１に記載の方法。
【請求項７】
前記基板と前記第１ソース／ドレインは接地し、前記第２ソース／ドレインに印加される電圧は、前記ホールを消去する時、０〜８Ｖであることを特徴とする請求項１に記載の方法。
【請求項８】
前記正バイアスは幅３〜１３Ｖであることを特徴とする請求項１に記載の方法。
【請求項９】
不揮発性メモリセルの消去方法であって、
前記不揮発性メモリセルは、基板と、第１ソース／ドレインと、前記第１ソース／ドレインとの間にチャネル領域を備える第２ソース／ドレインと、第１絶縁層および第２絶縁層に挟まれた非導電チャージトラップ材により前記チャネル領域上で絶縁されたゲートとからなり、
前記チャネル領域の上部に、前記基板側から、前記第２絶縁層、前記非導電チャージトラップ材、前記第１絶縁層及び前記ゲートの順に積層されており、
前記方法は、
プレプログラムを実行し、前記不揮発性メモリセルのスレシホールド電圧を増大させる工程と、
ホットホール消去を実行し、ホットホールを前記非導電チャージトラップ材に注入して、前記非導電チャージトラップ材にトラップされた電子を消去し、幾つかのホールは前記第２絶縁層に残す工程と、
電子を前記第２絶縁層に注入し、前記第２絶縁層に残った前記ホールを消去するための正バイアスを前記ゲートに所定時間印加する工程と、
を有することを特徴とする不揮発性メモリセルの消去方法。
【請求項１０】
前記不揮発性メモリセルの前記スレシホールド電圧が前記一定値まで落ちるのを確認する工程を更に含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記ホールの消去の完了を確認する工程を更に含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記第２ソース／ドレインは、ホットホール消去時、正バイアスに印加されることを特徴とする請求項９に記載の方法。
【請求項１３】
前記ゲートは、ホットホール消去時、負バイアスに印加されることを特徴とする請求項９に記載の方法。
【請求項１４】
前記基板、前記第１ソース／ドレイン、前記第２ソース／ドレインは、前記ホールを消去する時、接地することを特徴とする請求項９に記載の方法。
【請求項１５】
前記基板および前記第１ソース／ドレインは接地し、前記第２ソース／ドレインは、前記ホールを消去する時、正バイアスに印加されることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであって、特に、ゲート中にチャージトラップ誘電材（charge  trap  dielectric  material）を備えるプログラム可能な読取専用メモリ（programmable   read   only   memory、PROM）セルの読取方式に関するものである。
【０００２】
【従来の技術】
情報を不揮発的に記憶する非揮発性メモリ装置は、現在、広範囲にわたって使用されて、無数のアプリケーションに用いられている。
【０００３】
米国特許第５７６８１９２（Eitan  et  al／１９９８年６月１６日）では、図１で示すように、２つの二酸化シリコン層（silicon  dioxide  layer）間に挟まれたトラップ誘電層を備えるPROMをプログラミングおよび読み取りするための装置とその方法が開示されている。図１は、ONO膜をゲート誘電体としたEitanの引例によるPROMセルの断面図である。PROMはプログラミングされて、電子をソース１４とドレイン１６近くの窒化シリコン層２０の両側にトラップする（例えば、２ビット／セル作動）。
【０００４】
装置に再記録されたデータを消去するための操作を記述する。従来公知の消去法は、バンド間のホットホール消去（hot  hole  erase）である。二酸化シリコン層（silicon  dioxide  layer）１８が厚い場合、例えば２０ｎｍ或いは更に厚い場合、FNトンネル電流（tunneling current ）は、ゲート２４とｎ型領域１４または１６間の電流が高くならない限り、流れにくい。これにより、ｎ型領域１４または１６とチャネル領域との間の電位差（potential  difference）は、ｎ型領域１４または１６とゲート電極２４との間よりも早く大きくなり、なだれ降伏（またはアバランシブレークダウンと呼ばれる／avalanche  breakdown）がｎ型領域１４または１６の端部で生じる。
【０００５】
電子バンド間のトンネルにより形成されるホットホールは、空乏層（deoletion  layer）の電界により加速される。ホットホールが充分なエネルギーを得る時、低電位に維持されたゲート２４に投入され、窒化シリコン層２０にトラップされる。電子は前もって窒化シリコン層２０にトラップされるため、電子とホールは再結合して記録されたデータを消去する。
【０００６】
しかし、バンド間のホットホール消去は、電子トンネルおよび短チャネル効果を補助する二酸化シリコン層１８に残りのホールをトラップすることにより、様々な読取干渉（読取阻害）となる。様々な読取阻害がウィンドウ閉鎖を生じ、それを防止するために、装置スケールの問題（装置が大型化するという問題）となる。
【０００７】
【発明が解決しようとする課題】
本発明は、バンド間のホットホール消去後、ソフトアニ−ルを実行することを目的とする。ソフトアニ−ルは、酸化物中のホ−ルトラップを消去することにより、読取阻害を減少させ、余分に消去することにより生じる短チャネルを復元させる。これにより、装置スケール（装置の小型化）を達成することが可能である。
【０００８】
【課題を解決するための手段】
上述の目的を達成するため、本発明は、非揮発性メモリセルの消去方法を提供する。非揮発性メモリセルは、基板と、ソースと、チャネル領域を備えるドレインと、第１二酸化シリコン層および第２二酸化シリコン層に挟まれた非導電性チャージトラップ材によりチャネル領域上で絶縁されたゲートと、からなる。本方法は、ホットホール消去が実行され、ホットホールを非導電性トラップ材に注入して、非導電性トラップ材にトラップされた第１電子を消去し、幾つかのホールを第２二酸化シリコン層に残留させる。最後に、ソフトアニ−ルが実行されて、第２二酸化シリコン層に残ったホールをデトラップするかまたは、第２二酸化シリコン層に第２電子を注入して、第２二酸化シリコン層に残ったホールを消去する。
【０００９】
すなわち、本発明の第１の観点に係る不揮発性メモリの消去方法は、
ホットホール消去を実行し、ホットホールを前記非揮発性メモリセルに注入して、前記非揮発性メモリセルにトラップされた第１電子を消去し、幾つかのホットホールは前記非揮発性メモリセルに残す工程と、
ソフトアニ−ルを実行し、前記非揮発性メモリセルに残った前記ホールを消去する工程と、
を有する。
【００１０】
好ましくは、前記ソフトアニ−ルは、第２電子を、前記非揮発性メモリセルに注入することにより達成される。あるいは、前記ソフトアニ−ルは、前記非揮発性メモリセルに残った前記ホールをデトラップすることにより達成される。
【００１１】
本発明の第２の観点に係る非揮発性メモリセルの消去方法は、
非揮発性メモリセルが、基板と、第１ソース／ドレインと、前記第１ソース／ドレインとの間にチャネル領域を備える第２ソース／ドレインと、第１絶縁層および第２絶縁層に挟まれた非導電チャージトラップ材により前記チャネル領域上で絶縁されたゲートと、からなり、前記方法は、
ホットホール消去を実行し、ホットホールを前記導電性チャージトラップ材に注入して、前記非導電性チャージトラップ材にトラップされた第１電子を消去し、幾つかのホールは前第２絶縁層に残す工程と、
ソフトアニ−ルを実行し、前記第２絶縁層に残った前記ホールを消去する工程と、
を有する。
【００１２】
好ましくは、前記第２ソース／ドレインは、ホットホール消去時に正バイアスに印加される。好ましくは、前記正バイアスは幅３〜１０Ｖである。正バイアスが低すぎると、効果が小さく、かつ時間がかかる傾向にあり、高すぎると、必要のない漏電電流が基板に流れていく傾向にある。
【００１３】
好ましくは、前記ゲートは、ホットホール消去時に負バイアスに印加される。好ましくは、前記負バイアスは幅０〜−１０Ｖである。負バイアスの絶対値が低すぎると、ホットホール消去の効果が小さくなる傾向にあり、逆に負バイアスの絶対値が大きすぎると、回路の複雑度と困難度を増加させる傾向にある。
【００１４】
好ましくは、前記基板、第１ソース／ドレイン、第２ソース／ドレインは、ソフトアニ−ル時に接地する。それにより、ソフトアニール時の効果が向上する。
【００１５】
好ましくは、前記基板と前記第１ソース／ドレインは接地し、前記第２ソース／ドレインに印加される電圧は、ソフトアニ−ル時、０〜８Ｖである。その電圧が低すぎると、ソフトアニールが困難になる傾向があり、高すぎると、必要のない漏電電流が基板に流れていく傾向にある。
【００１６】
好ましくは、前記ゲートは、ソフトアニ−ル時に正バイアスに印加される。正バイアスに印加されることにより、良好なソフトアニールが実現できる。
【００１７】
好ましくは、前記正バイアスは幅３〜１３Ｖである。この正バイアスが低すぎると、ソフトアニールの効果が少なくなり、高すぎると、回路の複雑度と困難度を増加させる傾向にある。
【００１８】
本発明の第３の観点に係る非揮発性メモリセルの消去方法は、
非揮発性メモリセルが、基板と、第１ソース／ドレインと、前記第１ソース／ドレインとの間にチャネル領域を備える第２ソースドレインと、第１絶縁層および第２絶縁層に挟まれた非導電チャージトラップ材により前記チャネル領域上で絶縁されたゲートと、からなり、前記方法は、
プレプログラムを実行し、前記非揮発性メモリセルのスレシホールド電圧を増大させる工程と、
ホットホール消去を実行し、ホットホールを前記非導電チャージトラップ材に注入して、前記非導電チャージトラップ材にトラップされた第１電子を消去し、幾つかのホールは前記第２絶縁層に残す工程と、
ソフトアニ−ルを実行し、前記第２絶縁層に残った前記ホールを消去する工程と、
を有する。
【００１９】
好ましくは、前記非揮発性メモリセルの前記スレシホールド電圧が前記一定値まで落ちるのを確認する工程を更に有する。ホットホールの消去後に、ホットホールの消去が良好に行われたのかを確認するためである。
【００２０】
好ましくは、ソフトアニ−ルの完了を確認する工程を更に含む。ソフトアニール後に、ソフトアニールが良好に終了したかを確認するためである。
【００２１】
好ましくは、前記第２ソース／ドレインは、ホットホール消去時、正バイアスに印加される。好ましくは、前記ゲートは、ホットホール消去時、負バイアスに印加される。ホットホール消去を良好に行うためである。
【００２２】
好ましくは、前記基板、第１ソース／ドレイン、第２ソース／ドレインは、ソフトアニ−ル時、接地する。しかも好ましくは、前記ゲートは、ソフトアニ−ル時、正バイアスに印加される。あるいは、前記基板および前記第１ソース／ドレインは接地し、前記第２ソース／ドレインは、ソフトアニ−ル時、正バイアスに印加される。ソフトアニールを良好に行うためである。
【００２３】
【発明の実施の形態】
上述した本発明の目的、特徴、および長所をより一層明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながらさらに詳しく説明する。
【００２４】
図２は本発明の実施形態によるPROMセルの断面図であり、バイアスはバンド間のホットホール消去時に印加される。
【００２５】
Ｐ型基板３２は、２つの埋設N＋接合部を備え、一つはソース３４、もう一つはドレイン３６である。チャネル領域の上部には、二酸化シリコン層３８があり、そのシリコン層３８は、好ましくは、厚さがおよそ８０〜１００Å（８〜１０ｎｍ）で、チャネル上で電気絶縁層を形成する。二酸化シリコン層３８の上部には、好ましくは、厚さがおよそ１００Åの窒化シリコン層４０がある。窒化シリコン層４０は、メモリ保有層（memory  retention  layer）を形成し、窒化シリコン層４０に熱電子が注入される時、熱電子をトラップする働きをする。その他の二酸化シリコン層４２は、窒化シリコン層４０上に形成され、好ましくは、厚さがおよそ８０−１００Åである。二酸化シリコン層４２は、二酸化シリコン層４２上に形成された導電ゲート（conductive  gate）４４を電気的に絶縁する働きをする。ゲート４４を形成している層は、ポリシリコン等の多結晶シリコンである。
【００２６】
PROMメモリセルのドレイン側がプログラミングされる時、電圧はゲート４４とドレイン３６に印加されて、垂直方向および横方向の電界を形成し、チャネルに沿って電子を加速する。電子はチャネルに沿って動く時、それらは充分なエネルギーを得て、二酸化シリコン層３８の底部のポテンシャル障壁を超越し、窒化シリコン層４０にトラップされる。図２において、破線の円により示されるドレイン近くの領域で電子トラップが生じる。電界が強いため、電子はドレイン領域３６近くにトラップされる。これにより、電子は、充分にエネルギー加速され、ポテンシャル障壁を超越する最大確率を備え、窒化シリコン層４０にトラップされる。更に多くの電子が窒化層に注入されるに連れて、トラップされたチャージの上のゲートの一部分のスレシホールド電圧（閾値電圧）は増加する。
【００２７】
窒化シリコン層４０は導電性物質ではないため、電子はソース３４およびドレイン３６近くの窒化シリコン層４０の両側にトラップされる。そのことは、２ビット／セル操作であることを意味する。
【００２８】
バンド間のホットホール消去は、本発明の非揮発性メモリの消去作業に用いられる。
【００２９】
電子のバンド間のトンネルにより形成されるホットホールは、空乏層内で電界により加速される。ここで、ドレイン３６（ソースであっても良い）には、正バイアス幅３〜１０Ｖが印加され、ゲート４４には負バイアス幅０〜−１０Ｖが印加される。
【００３０】
ホットホールが高エネルギーを得ると、低電位に維持されたゲート４４に向けて注入され、窒化シリコン層４０にトラップされる。電子は前もって窒化シリコン層４０にトラップされているため、電子とホールは再結合するかまたは補正されて記録されたデータを消去する。
【００３１】
バンド間のホットホール消去は、電子トンネルおよびショートチャネル効果（短チャネル効果）を引き起こすことになる二酸化シリコン層３８内の残留ホールのトラップにより、様々な読取阻害が結果として生じるので、本発明では、ソフトプログラムアニ−ル（以下、「ソフトアニール」とも言う）が、バンド間のホットホール消去後に実行される。
【００３２】
図３は、本発明の実施形態によるPROMセルの断面図であり、バイアスはソフトプログラムアニ−ル時に印加される。
【００３３】
ソフトアニ−ルは、残留ホールトラップをデトラップする（取り除く）か、または電子を二酸化シリコン３８に注入して、トンネル効果を補助する大きい電界により残留ホールと再結合させることにより達成される。正電圧（９〜１０Ｖ）を直接ゲート４４に直接に印加して、残留ホールトラップをデトラップするか、または、基板３２中の電子を駆動して二酸化シリコン３８へトンネルさせて、二酸化シリコン層３８内で残留するホールトラップと再結合させるか補償させればよい。ここでは、ソースバイアス、ドレインバイアスおよび基板バイアスは、０Ｖで、ソフトアニ−ルは５０ｍｓ（ミリ秒）で実行される。更に、ソフトアニ−ルは、ソース３４（またはドレイン)を接地することにより達成され、電圧幅０〜８Ｖをドレイン３６に印加し、ゲート４４に電圧幅３〜１３Ｖを印加する。
【００３４】
図４は本発明の実施形態による消去操作のフローチャートである。
先ず、プレプログラム（前処理プログラム）が実行され、メモリセルのスレシホールド電圧を増大させて、消去し過ぎを回避する（工程Ｓ１０１）。次に、バンド間のホットホール消去が実行され、メモリセルにトラップされた電子を消去する（工程Ｓ１０２）。これにより、メモリセルのスレシホールド電圧は低ポテンシャルとなる。次に、ホットホール消去の確認工程が実行され、メモリ装置が一定値に消去されているのを確実にする（工程Ｓ１０３）。消去確認がパスしない場合、工程Ｓ１０２に戻る。消去確認がパスした場合、工程Ｓ１０４で、ソフトアニ−ルが実行され、ダメージを受けた装置をアニ−ルする。本実施形態において、ソフトアニ−ルは、ＦＮトンネル注入、ホットキャリア注入、二次ホットキャリア注入により、実行される。次に、確認工程が消去アルゴリズムでソフトアニ−ル後に実行され、アニ−ル工程の完了をチェックする（工程Ｓ１０５）。
【００３５】
図５は読取阻害時間に対するスレシホールド電圧△Ｖｔの変化を示すグラフである。図５で示されるように、読取阻害はソフトアニ−ル実行後、大きく改善される。
【００３６】
なお、図５において、黒四角のプロットを結ぶ線が、ソフトアニール無しの実験結果（比較例）であり、黒三角のプロットを結ぶ線が、ソフトアニール有りの実験結果（実施例）である。いずれの実験においても、図２に示す同じ不揮発性メモリ装置を用い、ゲート幅Ｗは０．２２μｍであり、ゲート長Ｌは０．３５μｍであった。ホットホール消去時には、ゲート電圧Ｖｇ＝−５Ｖとし、ドレイン電圧Ｖｄ＝−６Ｖとし、ソース電圧Ｖｓ＝０Ｖとし、基板電圧Ｖｂ＝０Ｖとした。また、実施例におけるソフトアニールは、Ｖｇ＝９Ｖとし、Ｖｄ＝Ｖｓ＝Ｖｂ＝０Ｖとし、５０ｍｓ（ミリ秒）の条件で行った。さらに、実施例および比較例におけるデータの読取時には、Ｖｇ＝４Ｖ、Ｖｄ＝１．６Ｖ、Ｖｓ＝Ｖｂ＝０とした。なお、図５において、Ｖini＝２．８１とは、初期の閾値電圧のことを意味し、Ｐ／Ｋ＝１Ｋとは、メモリ装置がプログラム書き込み／消去サイクルに千回書き込んだ後のことを意味する。また、図５中の横軸の読取阻害時間とは、１秒から１０００秒までの時間であり、縦軸の閾値電圧変化ΔＶｔは、１秒の時点での閾値電圧から、１０００秒の時点での閾値電圧までの変化である。
【００３７】
図５に示すように、実施例である黒三角の曲線は、比較例である黒四角の曲線に比較して、読取阻害時間が多くなっても、閾値変化ΔＶｔは小さい。したがって、読取阻害はソフトアニ−ル実行後、大きく改善されることが確認できた。
【００３８】
以上により、本発明はソフトアニ−ル工程を追加し、ホットホール消去によるダメージをうけた装置を回復させる。適用されたソフトアニ−ルにより、ホールは補償、デトラップまたは再結合される。少数のホールトラップは、読取阻害とプログラミング状態のチャージロスを減少させ、好ましい維持力を達成する。その上、ＦＮによるソフトアニ−ルは素早く、低電力操作であることから、設計し易く、導入しやすい。
【００３９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００４０】
【発明の効果】
以上説明してきたように、本発明によれば、装置スケールが達成できる。
【図面の簡単な説明】
【図１】  図１はONO膜をゲート誘電体としたEitanの引例によるPROMセルの断面図である。
【図２】  図２は本発明の実施形態によるPROMセルの断面図で、バイアスはバンド間のホットホール消去間に印加されることを示す図である。
【図３】  図３は本発明の実施形態によるPROMセルの断面図で、バイアスはバンド間のソフトアニ−ル間に印加されることを示す図である。
【図４】  図４は本発明の実施形態による消去作業のフローチャートである。
【図５】  図５は読取阻害時間に対するスレシホールド電圧△Vtの変化を示すグラフである。
【符号の説明】
１２、３２…基板
１４、３４…ソース
１６、３６…ドレイン
１８、３８…二酸化シリコン層
２０、４０…窒化シリコン層、
２２、４２…二酸化シリコン層
２４、４４…導電ゲート
【図１】
0004945734.tif 000002
【図２】
0004945734.tif 000003
【図３】
0004945734.tif 000004
【図４】
0004945734.tif 000005
【図５】
0004945734.tif 000006