(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、
前記オフセット領域と前記独立分離領域に挟まれる箇所の前記ウェル領域の拡散深さが、該箇所以外の拡散深さより浅いことを特徴とする集積回路。
【請求項２】
第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域と接続する少なくとも１つの第１導電型独立領域とを有する集積回路において、
前記オフセット領域および前記独立領域は拡散形成され、互いに表面部分が接し、該接した箇所近傍下の前記ウェル領域の拡散深さが、該近傍下の箇所以外の拡散深さより浅いことを特徴とする集積回路。
【請求項３】
第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、
前記オフセット領域と前記独立分離領域に挟まれる箇所の近傍下の前記ウエル領域に、前記オフセット領域と離れて第１導電型領域を形成することを特徴とする集積回路。
【請求項４】
第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域と接続する少なくとも１つの第１導電型独立領域とを有する集積回路において、
前記オフセット領域および前記独立領域は拡散形成され、互いに表面部分が接し、該接した箇所近傍下の前記ウェル領域に、前記オフセット領域と離れて第１導電型領域を形成することを特徴とする集積回路。
【請求項５】
第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、
前記ウェル領域を互いに離して複数個形成し、該複数個のウェル領域それぞれにその表面層に前記オフセット領域または前記独立分離領域を形成することを特徴とする集積回路。
【請求項６】
前記独立分離領域あるいは前記独立領域と離間して前記高電圧回路側に形成される第１導電型ソース領域と、該ソース領域と前記独立分離領域あるいは前記独立領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは前記独立分離領域内あるいは前記独立領域内の表面層に形成される第１導電型ドレイン領域とを有することを特徴とする請求項１ないし５のいずれか一項に記載の集積回路。
【請求項７】
前記独立分離領域内あるいは前記独立領域内の前記高電圧回路側に形成される第２導電型カソード領域と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは前記独立分離領域内あるいは前記独立領域内の表面層に形成される第１導電型アノード領域とを有することを特徴とする請求項１ないし５のいずれか一項に記載の集積回路。
【請求項８】
前記独立分離領域あるいは前記独立領域と離間して前記高電圧回路側に形成される第２導電型ドレイン領域と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは近接して形成される第１導電型ベース領域と、該ベース領域の表面層に形成される第２導電型ソース領域と、該ソース領域と前記ウェル領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極とを有することを特徴とする請求項１ないし５のいずれか一項に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高耐圧ＩＣなどの集積回路に関する。
【０００２】
【従来の技術】
パワーデバイスは、モータ制御用のインバータやコンバータ、照明用のインバータ、各種電源およびソレノイドやリレーの駆動用スイッチ等の多くの分野で広く利用されている。このパワーデバイスの駆動や制御は、従来個別の半導体素子や電子部品を組み合わせて構成した電子回路によっていたが、近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）技術を利用した数十Ｖ級の低耐圧ＩＣや数百Ｖ級の高耐圧ＩＣが実用化されており、さらに駆動・制御回路とパワーデバイスとを同一半導体基板に集積化したパワーＩＣが用いられインバータやコンバータなどの変換装置などの小型化や高信頼性が図られている。
【０００３】
図１７はモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ここではＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を示す）はブリッジ回路を構成し同一パッケージに収納されたパワーモジュールの構造をしている。ここでＩＧＢＴとは絶縁ゲート型バイポーラトランジスタのことである。主電源ＶCCは通常直流１００〜４００Ｖと高電圧である。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となるため、駆動回路にはフォトカプラー（ＰＣ：Ｐｈｏｔｏ  Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が用いられる。駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりインバータ全体の制御がなされる。
【０００４】
図１８は、図１７で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニッ  トのブロック図を示す。その構成をつぎに説明する。入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、どのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４〜６で受けてＩＧＢＴのゲートドライブ用の出力ラインＯＵＴ４〜６から信号を出力し、また、ＩＧＢＴの過電流を電流検出端子ＯＣ４〜６で、過熱を温度端子ＯＴ４〜６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で出力し、図１７の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ（Ｇａｔｅ  Ｄｒｉｖｅ  Ｕｎｉｔ）４〜６と、ＧＤＵ４〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続するＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ  Ｓｈｉｆｔ  Ｕｎｉｔ）とから構成されている。
【０００５】
ＧＤＵ１〜３のドライブ電源（図１９参照）ＶDD1 〜ＶDD3 の高電位側をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜ＶDDL3で示し、ＧＤＵ４〜６のドライブ電源は共通電源ＶDDC （図１９でも省略されている）であり、この共通電源ＶDDC の高電位側をＶDDHC、低電位側をＶDDLCで示す。またＧＤＵ４〜６およびＣＵのドライブ共通電源ＶDDC は１０〜２０Ｖ程度であり、この共通電源ＶDDC の低電位側ＶDDLCは図１７の主電源ＶCCの低電位側ＶCCL に接続する。
【０００６】
図１９は図１８のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図を示す。ここではその他のＧＤＵとＩＧＢＴは省略している。ＧＤＵ１のドライブ電源ＶDD1 は１０〜２０Ｖ程度であり、その低電位側ＶDDL1はＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力のＵ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電源ＶCCの高電位側ＶCCH に接続されている。このため、ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時はＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従って、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCCの電圧より、さらに高い絶縁耐圧が必要であり、このことはＧＤＵ２、３についても同様である。そしてレベルシフト回路ＬＳＵはそれ自体が高耐圧でなければならない。同図においてＩＧＢＴＱ１は電流検出端子Ｍと温度検出素子θおよび温度検出端子Ｔｅｍｐを備え、ゲート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲート駆動端子である。
【０００７】
図２０は図１８に示した高耐圧ＩＣ（ＨＶＩＣ）のチップの平面図を示し、各回路ユニットの配置が分かるように描いている。他の回路ユニットから高耐圧で分離される必要のあるＧＤＵ１は接合分離や誘電体分離により電気的に分離された島の中に形成されており、その周縁部を高耐圧接合終端構造ＨＶＪＴ（絶縁するために高電圧が印加される接合の終端部の構造をいう）により囲まれている。レベルシフト回路ＬＳＵの中には主電源ＶCCの低電位側の電位ＶCCL レベルの信号をドライブ電源ＶDD1 の低電位側の電位ＶDDL1レベルの信号（入力ラインＳＩＮ１の信号）にレベルシフトするための高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。
【０００８】
この高耐圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電極ＤN を囲んで高耐圧接合終端構造ＨＶＪＴが設けられている。またＧＤＵ１の分離された島の中にはＶDDL1レベルの信号（出力ラインＳＯＵＴ１の信号）をＶCCL レベルの信号にレベルシフトするための高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、この場合もドレイン電極ＤP を囲んで高耐圧接合終端構造ＨＶＪＴが設けられている。そして、ＧＤＵ１の入力ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間にそれぞれ跨がって配線されている。また各ＧＤＵには図１９で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置され、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、ＶDDL1〜ＶDDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ６にはＶDDHCの端子とＶDDLCの端子が配置されている。同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧＤＵは詳細な配置説明は省略した。
【０００９】
以上が、特開平９−７４１９８号公報の従来技術の項で説明されている内容である。前記の図２０の耐圧接合終端構造ＨＶＪＴと高耐圧ＭＯＳとに相当する箇所の別の従来例を次に説明する。
図２１は、高耐圧ＩＣの要部平面図である。以下の説明では、高耐圧終端構造を符号３で示すこととする。
【００１０】
高電位にある上アームのゲート駆動回路や保護回路などの浮遊電位基準回路は、浮遊電位基準回路領域１に形成され、周囲を高耐圧接合構造３（周縁部領域）で囲まれ、低電位にある下アームの制御回路、ゲート駆動回路、保護回路などの接地参照制御回路である接地電位基準回路が形成される接地電位基準回路領域２とは、基準電位が分離され、それぞれ高耐圧接合構造３により電位的には独立している。
【００１１】
接地電位基準回路から浮遊電位基準回路への信号の伝達は、例えば、レベルアップ用高耐圧ＮＭＯＳ５（ＮＭＯＳ：ｎチャネルＭＯＳＦＥＴ）を用いたレベルシフトアップによって行われる。図２１に示す様に、高耐圧ＮＭＯＳ５は、寄生的な漏れ電流を小さくする目的で、図２１のＢ部拡大図である図２４で示す寄生抵抗Ｒ１を十分大きくするために、高耐圧ＮＭＯＳ５のｐ+ ドレイン領域２１と浮遊電位基準回路領域１との距離Ｌ１を十分大きくとることが、特開平９−５５４９８号公報や特開平１０−２７８５３号公報などで示されている。図２６は、図２４のＮ−Ｎ線で切断した要部断面図であり、図２７は、図２６とは別の要部断面図の例である。
【００１２】
浮遊電位基準回路から接地電位基準回路への信号の伝達は、例えば、レベルダウン用高耐圧ＰＭＯＳ４（ＰＭＯＳ：ｐチャネルＭＯＳＦＥＴ）を用いたレベルシフトダウンによって行われる。図２１のＡ部拡大図に相当する図２２で示すように、高耐圧ＰＭＯＳ４は寄生的な漏れ電流２６を小さくする目的で、寄生抵抗Ｒ０を十分大きくするために、特開平９−５５４９８号公報や特開平１０−２７８５３号公報に開示されているように、高耐圧ＰＭＯＳのｐ+ ドレイン領域１５とＧＮＤ電位であるｐ+ 領域１９との距離Ｌ２を十分大きくとる必要がある。
【００１３】
また、図２１のように、高耐圧ＰＭＯＳ４を高耐圧接合終端構造３内に高耐圧ＰＭＯＳ４を形成する場合、図２１のレベルダウン用高耐圧ＰＭＯＳ４周辺の拡大図（図２１のＡ部拡大図）である図２３に示すように、ｐ- オフセット領域１３にスリット１４を入れて、ｐ- オフセット領域１３ａ、１３ｂと分割し、高耐圧ＰＭＯＳ４のｐ+ ドレイン領域１５とＧＮＤ電位にあるｐ- 領域１９の間を電気的に分離して、寄生的な漏れ電流２７を抑制する方法が特開平１０−２７８５３号公報に開示されている。
【００１４】
図２５は、図２３のＸ−Ｘ線で切断した要部断面図である。ｐ- 基板１１の表面層にｎウェル領域１２を形成し、このｎウェル領域１２の表面層にｐ- オフセット領域１３ａを形成する。また、このｐ- オフセット領域１３ａと接するように、または、ｐ- オフセット領域１３ａ内に、ｐ+ ドレイン領域１５を形成し、ｐ- オフセット領域１３ａと離してｐ+ ソース領域１７を形成する。さらに、図示しないゲート絶縁膜を介してゲート電極１６を形成する。ｐ- オフセット領域１３ａ上に絶縁膜３１を形成する。また、ｎ+ ソース領域１７に隣接してｐ+ 領域１８を形成し、ｐ- 基板１１の電位をとるためにｐ+ 領域２０を形成する。
【００１５】
図２８は、図２３のＹ−Ｙ線で切断した要部断面図である。高耐圧ＰＭＯＳが形成されるｐ- オフセット領域１３ａと、ＰＭＯＳが形成されないｐ- オフセット領域１３ｂはスリット１４でそれぞれ切り離されている。このスリット１４の大きさ（幅）は、ｐ- オフセット領域１３ａ、１３ｂを形成するときの、イオン注入時の図示しないレジストマスクの大きさであり、図中の３２、３３はこのレジストマスク端を示す。このスリット１４を設けることで、高耐圧ＰＭＯＳ４のｐ+ のドレイン領域１５とＧＮＤ電位となるｐ+ 領域１９の間（ｐ- オフセット領域１３ａとｐ- オフセット領域１３ｂの間）の寄生的な漏れ電流２７を小さくするような構造である。
【００１６】
尚、図２２、図２３の符号１６はゲート電極、１７はｐ+ ソース領域、１８、２０はｐ+ 領域である。図２４の符号２２はｐウェル領域、２３はｎ+ ソース領域、２４はゲート電極である。
【００１７】
【発明が解決しようとする課題】
前記したように、高耐圧ＩＣのレベルシフトアップおよびレベルシフトダウンに用いる高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ４を使用する場合、従来の技術で述べたように、高耐圧ＮＭＯＳのドレインと浮遊電位基準回路領域１の距離Ｌ１や、高耐圧ＰＭＯＳのドレインと、接地電位基準回路領域２と同電位となるｐ+ 領域１９との距離Ｌ２を十分大きくとるか、あるいは、高耐圧ＰＭＯＳ４において、ｐ- オフセット領域１３にスリット１４を入れる必要がある。
【００１８】
高耐圧ＮＭＯＳのドレインと浮遊電位基準回路領域１の距離Ｌ１や、高耐圧ＰＭＯＳのドレインと接地電位基準回路領域２の間（ｐ+ ドレイン領域１５とｐ+ 領域１９の間隔）を十分大きくとる場合、チップサイズが大きくなり、チップコストが増大する。
ｐ- オフセット領域１３にスリット１４を入れる場合、寄生的な漏れ電流２７の発生が抑制され、チップサイズは、増大しない。しかし、スリット１４箇所における高耐圧接合終端構造３を構成するｐ- 基板１１、ｎウェル領域１２、ｐ- オフセット領域１３ａ、１３ｂでのチャージバランスが崩れることにより、耐圧が低下する。
【００１９】
このことを図２８から図３０で説明する。スリット１４のない通常の領域（ｎウェル領域１２とｐ- オフセット領域のｐｎ接合２５が点線で示す平坦な場合）では、ｐ- オフセット領域、ｎウェル領域の単位面積当たりのチャージ量（所謂、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）条件）で降伏電圧以下でｐ- オフセット領域が全て空乏化する。このチャージ量は１．２×１０12ｃｍ-2程度である。
【００２０】
一方、スリット１４がある箇所では、ｐ- オフセット領域１３ａ、１３ｂのチャージ量（アクセプタ量のこと）がＲＥＳＵＲＦ条件を満足するチャージ量よりも少なく、ｎウェル領域１２のチャージ量（ドナー量のこと）がＲＥＳＵＲＦ条件を満足するチャージ量より多くなる。
これは、ｎウェル領域１２では、ｎウェル領域１２とｐ- オフセット領域のｐｎ接合２５が平坦な場合のｎウェル領域１２のＣ部の領域のドナー量に対して、Ｄ部のドナー量が増大し、ｐ- オフセット領域１３ａ、１３ｂは、ｐｎ接合が平坦な場合に対してＤ部のアクセプタ量が減少している。そのため、この部分でのチャージバランスが崩れて、空乏化が適正に行われず、ｎウェル領域１２の空乏層４１の様子を示す図３０のように、スリット１４下のｎウェル領域１２内に、空乏層４１が広がらない空洞領域Ｅが形成された状態となり、降伏が起こり、耐圧が低下する。また、図示しないが、ｐ- オフセット領域１３ａ、１３ｂの全領域が空乏化し、ｐ- 基板の一部も空防化している。
【００２１】
この発明の目的は、前記の課題を解決して、チップサイズの増大を伴わずに寄生的な漏れ電流を抑制し、耐圧低下を防止できる集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、前記オフセット領域と前記独立分離領域に挟まれる箇所の前記ウェル領域の拡散深さが、該箇所以外の拡散深さより浅い構成とする。
【００２３】
また、第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域と接続する少なくとも１つの第１導電型独立領域とを有する集積回路において、前記オフセット領域および前記独立領域は拡散形成され、互いに表面部分が接し、該接した箇所近傍下の前記ウェル領域の拡散深さが、該近傍下の箇所以外の拡散深さより浅い構成とする。
また、第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、前記オフセット領域と前記独立分離領域に挟まれる箇所の近傍下の前記ウエル領域に、前記オフセット領域と離れて第１導電型領域を形成する構成とする。
【００２４】
また、第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域と接続する少なくとも１つの第１導電型独立領域とを有する集積回路において、互いに表面部分が接し、該接した箇所近傍下の前記ウェル領域に、前記オフセット領域と離れて第１導電型領域を形成する構成とする。
また、第１導電型の半導体基板の表面層に拡散形成され高電圧回路を内在する第２導電型のウェル領域と、該高電圧回路を実質的に包囲し前記ウェル領域の終端部表面層に形成される第１導電型のオフセット領域と、該オフセット領域の一部が独立分離された少なくとも１つの独立分離領域とを有する集積回路において、前記ウェル領域を互いに離して複数個形成し、該複数個のウェル領域それぞれにその表面層に前記オフセット領域または前記独立分離領域を形成する構成とする。
【００２５】
また、前記独立分離領域あるいは前記独立領域と離間して前記高電圧回路側に形成される第１導電型ソース領域と、該ソース領域と前記独立分離領域あるいは前記独立領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは前記独立分離領域内あるいは前記独立領域内の表面層に形成される第１導電型ドレイン領域とを有する構成とする。
【００２６】
また、前記独立分離領域内あるいは前記独立領域内の前記高電圧回路側に形成される第２導電型カソード領域と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは前記独立分離領域内あるいは前記独立領域内の表面層に形成される第１導電型アノード領域とを有する構成とする。
また、前記独立分離領域あるいは前記独立領域と離間して前記高電圧回路側に形成される第２導電型ドレイン領域と、前記ウェル領域の終端部側に、前記独立分離領域あるいは前記独立領域と接するかもしくは近接して形成される第１導電型ベース領域と、該ベース領域の表面層に形成される第２導電型ソース領域と、該ソース領域と前記ウェル領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極とを有する構成とする。
【００２７】
【発明の実施の形態】
以下の説明する実施例は、レベルシフトダウン用高耐圧ＰＭＯＳに本発明を適用した高耐圧ＩＣについて示す。また、図の説明において、従来技術の図と同一部位には同一の符号を記した。
図１は、この発明の第１実施例の高耐圧ＩＣの要部断面図である。この図は図２８に相当した断面図である。
【００２８】
ｐ- 基板の表面層に、図示しないレジストマスクでイオン注入し、熱処理して、ｎウェル領域１２を形成する。拡散深さを深くして、このｎウェル領域１２は、レジストマスク下で接続するように形成する。このｎウェル領域１２の表面層に前記のレジストマスクでイオン注入し、熱処理して、ｐ- オフセット領域１３ａ、１３ｂを形成する。このｐ- オフセット領域１３ａ、１３ｂは分離するように形成する。レジストマスク端３２、３３の間がスリット１４となる。表面に絶縁膜３１を形成する。
【００２９】
このようにすると、ｎウェル領域１２の深さは、スリット１４箇所で、図中のＦ部に示すように、浅くなる。つまり、このスリット１４箇所でのｎウェル領域１２のドナー量をチャージバランスがとれるまで、減少させることができる。チャージバランスがとれることで、図２に示すように、スリット１４箇所における空乏層４３に、図２５で示すような空洞領域Ｅが発生しない。空洞領域Ｅが発生しないために、耐圧低下を防止できる。また、ｐ- オフセット領域１３ａ、１３ｂが分離されているため、前記の寄生的な漏れ電流も抑制できる。また、スリット１４を形成することで、ｐ+ ドレイン領域１５とｐ+ 領域１９の距離Ｌ２を小さくできて、チップサイズを小さくすることができる。
【００３０】
尚、図２は、ｎウェル領域１２に広がる空乏層４３のみを示した。このとき、図示しないが、ｐ- オフセット領域１３ａ、１３ｂの全領域が空乏化し、ｐ- 基板１１の一部も空乏化している。
図３は、この発明の第２実施例の高耐圧ＩＣの要部断面図である。図１との違いは、ｐ- オフセット領域１３ａ、１３ｂが接続して、ｐ- オフセット領域１３となっている点である。この場合は、寄生抵抗Ｒ２が図１より小さくなるが、接続箇所が表面に近いと、Ｒ２を大きくできるために、寄生的な漏れ電流を抑制できる。また、図２と同じようにｎウェル領域１２を形成することで、スリット１４箇所でのチャージバランスをとり、耐圧低下を防止することができる。また、図１と同様に、チップサイズの小型化もできる。
【００３１】
図４は、この発明の第３実施例の高耐圧ＩＣの要部断面図である。図１との違いは、Ｆ部に相当する箇所に、ｐ埋め込み領域５１を形成して、チャージバランスをとっている点である。この場合も、図１と同様の効果が得られる。
図５は、この発明の第４実施例の高耐圧ＩＣの要部断面図である。図３との違いは、スリット１４箇所に、ｐ埋め込み領域５２を形成して、チャージバランスをとっている点である。この場合も、図２と同様の効果が得られる。
【００３２】
図６は、この発明の第５実施例の高耐圧ＩＣの要部断面図である。図１との違いは、スリット１４箇所で、ｎウェル領域１２もＩ部で分離されている点である。ｎウェル領域１２が分離されることで、寄生的な漏れ電流はより一層抑制できる。また、図１と同様にチャージバランスをとることができるために、耐圧低下を防止できる。
【００３３】
図７は、この発明の第６実施例の高耐圧ＩＣの要部平面図である。半円形に突出した高耐圧接合終端領域３に、レベルダウン用高耐圧ＰＭＯＳ４（ｐ+ ドレイン領域２８、ｐ+ ソース領域２９）を形成した場合で、この高耐圧接合終端領域３にスリット１４を設けた場合である。スリット１４の断面構造は図１、３、４、５、６のいずれかと同じである。この場合も、図１のように直線部分に設けた場合と効果は同じである。
【００３４】
以下に説明する実施例は、レベルシフトアップ用高耐圧ＮＭＯＳに本発明を適用した高耐圧ＩＣについて示す。
図８は、この発明の第７実施例の高耐圧ＩＣである。この図は図２１のＪ部に相当する。高耐圧接合終端部に複数本のスリット１４を形成する。このスリット１４の要部断面図が図９から図１２に示す。
【００３５】
図９の場合について説明する。ｐ- オフセット領域１３をスリット１４箇所で分割しｎウェル領域２を図１のようにスリット１４箇所で浅くすることで、ｎウェル領域１２での寄生抵抗Ｒ３を増大させ、且つ、チャージバランスをとり、耐圧低下を抑制する。また、スリット１４の本数を増やすとで寄生抵抗Ｒ３を増大させ、高耐圧ＮＭＯＳのｎ+ ドレイン領域と浮遊電位基準回路領域１との距離Ｌ３を短くすることができる。
【００３６】
図１０の場合では、ｐ- オフセット領域１３が分割されずにスリット１４箇所で接続し、ｎウェル領域２を図９のようにスリット１４箇所で浅くすることで、ｎウェル領域１２での寄生抵抗Ｒ４を増大させ、且つ、チャージバランスをとり、耐圧低下を抑制する。また、スリット１４の本数を増やすとで寄生抵抗Ｒ４を増大させ、距離Ｌ３を短くすることができる。
【００３７】
図１１の場合では、図９の場合のように、ｐ- オフセット領域１３が分割し、スリット１４箇所のｎウェル領域２に、ｐ埋め込み領域５１を形成することで、ｎウェル領域１２での寄生抵抗Ｒ５を増大させ、且つ、チャージバランスをとり、耐圧低下を抑制する。また、スリット１４の本数を増やすとで寄生抵抗Ｒ５を増大させ、距離Ｌ３を短くすることができる。
【００３８】
図１２の場合では、図１０の場合のように、ｐ- オフセット領域１３が分割されずにスリット１４箇所で接続し、ｎウェル領域２を図１１のようにスリット１４箇所のｎウェル領域２に、ｐ埋め込み領域５２を形成することで、ｎウェル領域１２での寄生抵抗Ｒ６を増大させ、且つ、チャージバランスをとり、耐圧低下を抑制する。また、スリット１４の本数を増やすとで寄生抵抗Ｒ６を増大させ、距離Ｌ３を短くすることができる。
【００３９】
また、図１３では、ｐ- オフセット領域１３に加え、ｎウエル領域２にも分離されることで、漏れ電流を抑制し、且つ、チャージバランスをとり、耐圧低下を抑制することができる。
また、図１４のように、図８のスリット１４を高耐圧接合終端構造３だけでなく、この高耐圧接合終端構造３に挟まれたｎウェル領域３にも設けることで、さらに寄生抵抗を高めることができる。図１５にその要部断面の一例を示す。
【００４０】
図１５は、図９の断面構造をした図８のスリット１４に、さらに、高耐圧接合終端構造３に挟まれたｎウェル領域３にも延長してスリット１４ａを設けた場合である。この図は図１４のＫ−Ｋ線切断したスリット１４ａ近傍の断面図である。このように、スリット１４ａを形成することで、図９の寄生抵抗Ｒ３を、さらに高い抵抗値を有する寄生抵抗Ｒ７とすることができる。そのため、図９よりさらにＬ３を短縮できる。また、高耐圧接合終端構造１で挟まれた領域にもｐ- オフセット領域を形成し、このｐ- オフセット領域をスリット１４ａ部で分割することで、さらに寄生抵抗を大きくすることができる。
【００４１】
尚、図１０から図１２のスリット１４の断面構造の場合も、寄生抵抗を高める効果があることは勿論である。
図１６は、この発明の第７実施例の高耐圧ＩＣの要部断面図である。この図は、高耐圧ｐｎダイオードの場合であり、図２１のレベルシフトダウン用ＰＭＯＳ４を形成する箇所に高耐圧ｐｎダイオードを形成した例である。この高耐圧ｐｎダイオードは、ダイオードが導通することにより、浮遊電位回路の信号を接地基準回路へ伝送することに用いられる。
【００４２】
ｐ- 基板１１の表面層にｎウェル領域１２を形成し、このｎウェル領域１２の表面層にｐ- オフセット領域１３ａを形成する。また、このｐ- オフセット領域１３ａと接するようにｐ+ アノード領域１５ａを形成し、ｐ- オフセット領域１３ａの表面層に、ｐ+ アノード領域１５ａと対向するようにｐ+ アノード領域１７ａを形成し、ｐ- オフセット領域１３ａ上に絶縁膜３１を形成する。
【００４３】
このｐｎダイオードが、図２１のＡ部に形成され、ｐ+ ドレイン領域１５にｐ+ アノード領域１５ａが、ｐ+ ソース領域１７の代わりに、ｐ- オフセット領域１３ａ内にｎ+ カソード領域１７ａが形成された場合である。この場合も、図１から図６のスリット１４を形成することで同様の効果が期待できる。また、図示しないが、高耐圧バイポオーラトランジスタなどにも本発明は適用できる。
【００４４】
【発明の効果】
この発明によれば、高耐圧接合終端構造にスリットを形成することで、チップサイズの増大を伴わずに寄生的な漏れ電流を抑制し、且つ、耐圧の低下を防止することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の高耐圧ＩＣの要部断面図
【図２】  スリット箇所における空乏層の広がりを示す図
【図３】  この発明の第２実施例の高耐圧ＩＣの要部断面図
【図４】  この発明の第３実施例の高耐圧ＩＣの要部断面図
【図５】  この発明の第４実施例の高耐圧ＩＣの要部断面図
【図６】  この発明の第５実施例の高耐圧ＩＣの要部断面図
【図７】  この発明の第６実施例の高耐圧ＩＣの要部平面図
【図８】  この発明の第７実施例の高耐圧ＩＣの要部平面図
【図９】  スリット箇所の要部断面図（図８のＺ−Ｚ線切断の要部断面図）
【図１０】  スリット箇所の要部断面図（図８のＺ−Ｚ線切断の要部断面図）
【図１１】  スリット箇所の要部断面図（図８のＺ−Ｚ線切断の要部断面図）
【図１２】  スリット箇所の要部断面図（図８のＺ−Ｚ線切断の要部断面図）
【図１３】  スリット箇所の要部断面図（図８のＺ−Ｚ線切断の要部断面図）
【図１４】  図８のスリット箇所を延ばした要部平面図
【図１５】  図１５のＫ−Ｋ線切断の要部断面図で延長したスリット箇所の要部断面図
【図１６】  この発明の第７実施例の高耐圧ＩＣの要部断面図
【図１７】  モータ制御用インバータのパワー部分を中心に説明する回路構成図
【図１８】  図１７で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図
【図１９】  図１８のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図
【図２０】  図１７と同一回路をインテリジェントパワーモジュールと呼ばれる製品を用いて構成した構成図
【図２１】  高耐圧ＩＣの要部平面図
【図２２】  図２１のＡ部を拡大した従来の高耐圧接合終端構造近傍の図で、ｐ- オフセット領域が分割されていない図
【図２３】  図２１のＡ部を拡大した従来の高耐圧接合終端構造近傍の別の図で、ｐ- オフセット領域が分割されている図
【図２４】  図２１のＢ部拡大図
【図２５】  図２３のＸ−Ｘ線切断の要部断面図
【図２６】  図２４のＮ─Ｎ線切断の要部断面図
【図２７】  図２６とは別の断面図
【図２８】  図２３のＹ−Ｙ線切断の要部断面図
【図２９】  スリット箇所でのドナー量とアクセプタ量を説明する図
【図３０】  スリット箇所に空乏層が広がらない状態を示す図
【符号の説明】
１    ゲート駆動回路領域
２    制御回路領域
３    高耐圧接合終端構造
４    レベルダウン用高耐圧ＰＭＯＳ
５    レベルアップ用高耐圧ＮＭＯＳ
１１    ｐ- 基板
１２    ｎウェル領域
１３、１３ａ、１３ｂ  ｐ- オフセット領域
１４    スリット
１５、２８  ｐ+ ドレイン領域
１５ａ  ｐ+ アノード領域
１６、２４  ゲート電極
１７、２９  ｐ+ ソース領域
１７ａ  ｎ+ カソード領域
１８、１９、２０  ｐ+ 領域
２１    ｎ+ ドレイン領域
２２    ｐウェル領域
２３    ｎ+ ソース領域
２５    ｐｎ接合
２６、２７  寄生的な漏れ電流
３１    絶縁膜
３２、３３  マスク端
４１、４３  空乏層
５１、５２  ｐ埋め込み領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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