(57)【特許請求の範囲】
【請求項１】
発振パルスを出力する発振回路において、
各々のソースに異なる定電流電源を接続し、各々のゲートを他方のＭＯＳトランジスタのドレインに接続し、各々の基板を自身のソースに接続した同一の導電型チャネルを有する第１ＭＯＳトランジスタ対と、各々のソースが前記第１ＭＯＳトランジスタ対のドレインに接続され、ゲートは自身のドレインに接続される前記導電型チャネルを有する第２ＭＯＳトランジスタ対と、を有する電圧電流変換部と、
前記第１ＭＯＳトランジスタ対のソース間に接続された第１のコンデンサと、
前記第２ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのドレイン側の信号経路と、他方のＭＯＳトランジスタのドレイン側の信号経路との間に接続された第２のコンデンサと、
各々一方の端子が前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される２つの抵抗、または各々のソースが前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される前記導電型チャネルを有する負荷用ＭＯＳトランジスタ対を備えた負荷部と、
を具備し、
前記電圧電流変換部を構成する前記第１ＭＯＳトランジスタ対及び前記第２ＭＯＳトランジスタ対による第１のコンダクタンスは０よりも小さい値に設定されるとともに、前記第１のコンデンサの容量値をＣ1／２、前記第２のコンデンサの容量値をＣ0／２、前記第１のコンダクタンスをｇｍT、前記負荷部を構成する前記抵抗の抵抗値をＲ及び前記負荷用ＭＯＳトランジスタ対のコンダクタンスをｇｍとして、
前記負荷部を前記抵抗で構成するときは、発振条件として、
【数２９】
0004945856.tif 000030
を満たすように前記第１のコンダクタンスと、前記抵抗の抵抗値と、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められ、
前記負荷部を前記負荷用ＭＯＳトランジスタ対で構成するときは、前記発振条件として、
【数３０】
0004945856.tif 000031
を満たすように前記第１のコンダクタンスと、前記負荷用ＭＯＳトランジスタ対によるコンダクタンスと、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められる、
ことを特徴とする発振回路。
【請求項２】
前記抵抗は各々第１の抵抗値を有し、前記第１のコンダクタンスは、前記第１の抵抗値の逆数よりも大きいことを特徴とする請求項１記載の発振回路。
【請求項３】
前記第１のコンダクタンスは、前記負荷用ＭＯＳトランジスタ対によるコンダクタンスよりも大きいことを特徴とする請求項１記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振回路に関し、特に、ラジオ受信機、テレビ受像機、衛星放送受信機、ビデオレコーダー、移動体通信機に使用されるＭＯＳトランジスタを用いた発振回路に関する。
【０００２】
【従来の技術】
従来、ラジオ受信機、テレビ受像機、衛星放送受信機、ビデオレコーダー、移動体通信機等の通信機器には、発振回路が使用されている。
【０００３】
図８は、従来の発振回路の全体構成を示す回路図である。
この発振回路は、大別して２つのブロックから構成されている。第１のブロックは、発散動作を生じさせる回路部分であり、通常は、この回路部分で負性抵抗を構成している。また、第２のブロックは、この第１のブロックで得られた発散のレベルを制約する回路部分であり、通常は、ヒステリシスを有する構成となっている。
【０００４】
この従来の発振回路は、実用的な発振器として使用されるために、２通りの方法で利得を稼いでいる。その１つの方法は、電圧−電流変換ブロックのｇｍ（コンダクタンス）を上げることにより利得を稼ぐ方法であり、他の１つの方法は、負荷抵抗値を大きくすることにより、ループ利得を稼ぐ方法である。
【０００５】
一方、発振回路に対しても、回路チップの小型化と、発熱防止の要求があり、そのために回路全体を低電圧電源で動作させることが要求されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の発振回路で、電圧−電流変換ブロックのｇｍを大きくするためには、バイアス電流を増加させることが必要になる。何故ならば、一般にｇｍは、そのバイアス電流の平方根に比例するからである。なお、バイアス電流を増加させると、負性抵抗による電圧降下を増大させるため、所定の電源電圧の範囲で、そのバイアスが収まるようにする必要がある。また、大きなループ利得を稼ぐためには、通常はアクティブ負荷を使用する必要がある。
【０００７】
さらに、一般に、発振回路は、その伝達関数の分母（Ｓ＝ｊω）が１次式で表現されており、過渡応答としては単純な発散の形態を用いているため、必ず、その発散を停止させるためのスイッチング回路が必要となる。また、このスイッチング回路の動作速度を速めるために、電流を増加させる必要がある。
【０００８】
また、より重大な問題点として、電圧−電流変換ブロックのｇｍを大きくする方法を採用する場合、バイポーラトランジスタを使用する回路は、ＭＯＳトランジスタを使用する回路に比べて元々ｇｍが大きいため、電流は、それほど大きく増加させる必要が無いが、ＭＯＳトランジスタを使用する回路では、電圧−電流変換ブロックのｇｍを大きくするためには、バイポーラトランジスタを使用する回路に比べて、電流を大きく増加させる必要がある。
【０００９】
このような事情により、従来の発振回路では、回路電流の増加分や、アクティブ負荷が使用されることを考慮して、電源電圧は高くしておく必要があり、課題とされている電源電圧の低電圧化が困難であった。
【００１０】
本発明は、以上のような従来の発振回路における問題点に鑑みてなされたものであり、回路チップの小型化、電源電圧の低電圧化、低消費電力化、回路特性のばらつきの改善、製造コストの削減を実現することができる発振回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
発明の一観点によれば、以下のような、発振パルスを出力する発振回路が提供される。
この発振回路は、各々のソースに異なる定電流電源を接続し、各々のゲートを他方のＭＯＳトランジスタのドレインに接続し、各々の基板を自身のソースに接続した同一の導電型チャネルを有する第１ＭＯＳトランジスタ対と、各々のソースが前記第１ＭＯＳトランジスタ対のドレインに接続され、ゲートは自身のドレインに接続される前記導電型チャネルを有する第２ＭＯＳトランジスタ対と、を有する電圧電流変換部と、前記第１ＭＯＳトランジスタ対のソース間に接続された第１のコンデンサと、前記第２ＭＯＳトランジスタ対の一方のＭＯＳトランジスタのドレイン側の信号経路と、他方のＭＯＳトランジスタのドレイン側の信号経路との間に接続された第２のコンデンサと、各々一方の端子が前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される２つの抵抗、または各々のソースが前記第２ＭＯＳトランジスタ対のドレインと前記第２のコンデンサに接続される前記導電型チャネルを有する負荷用ＭＯＳトランジスタ対を備えた負荷部と、を備える。そして、前記電圧電流変換部を構成する前記第１ＭＯＳトランジスタ対及び前記第２ＭＯＳトランジスタ対による第１のコンダクタンスは０よりも小さい値に設定されるとともに、前記負荷部を前記抵抗で構成するときは、発振条件を満たすように前記第１のコンダクタンスと、前記抵抗の抵抗値と、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められ、前記負荷部を前記負荷用ＭＯＳトランジスタ対で構成するときは、前記発振条件を満たすように前記第１のコンダクタンスと、前記負荷用ＭＯＳトランジスタ対によるコンダクタンスと、前記第１のコンデンサ及び前記第２のコンデンサの容量値と、が定められる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る発振回路の全体構成を示す回路図である。
【００１５】
本実施の形態に係る発振回路は、負荷抵抗を構成する２個の抵抗Ｒ1と、２個の抵抗Ｒ1の下段に位置し電圧−電流変換部を構成する４個のＮ型のＭＯＳトランジスタＮ1〜Ｎ4と、ＭＯＳトランジスタＮ1のドレイン端子ＶａとＭＯＳトランジスタＮ2のドレイン端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２とを有する。
【００１６】
なお、ＭＯＳトランジスタＮ1のソースは、ＭＯＳトランジスタＮ3のドレインに接続され、ＭＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタＮ4のドレインに接続されている。
【００１７】
また、ＭＯＳトランジスタＮ1，Ｎ2のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ3のゲートはＭＯＳトランジスタＮ4のドレインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳトランジスタＮ3のドレインに、それぞれ接続されている。
【００１８】
また、ＭＯＳトランジスタＮ1〜Ｎ4のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、２個の抵抗Ｒ1の一方の端子は短絡接続された上で同一の電源に接続され、２個の抵抗Ｒ1の他方の端子の各々は、ドレイン端子Ｖａ，Ｖｂにそれぞれ接続されている。
【００１９】
また、ＭＯＳトランジスタＮ3のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
ちなみに、ＭＯＳトランジスタＮ1，Ｎ2と、ＭＯＳトランジスタＮ3，Ｎ4は、それぞれ互いに相補的であり、相差動対を構成している。
【００２０】
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、２個の抵抗Ｒ1間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００２１】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のドレイン端子Ｖｂ）までの関係を数式（１），（２）で示す。但し、以下では、電圧−電流変換部を構成するＭＯＳトランジスタＮ1〜Ｎ4のトータルコンダクタンスをｇｍTとする。
【００２２】
【数１】
0004945856.tif 000002
【００２３】
【数２】
0004945856.tif 000003
【００２４】
ここで、数式（１），（２）の辺々の和をとって、数式（３）が得られる。
【００２５】
【数３】
0004945856.tif 000004
【００２６】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のドレイン端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のドレイン端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレイン端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００２７】
図２は、図１に示す発振回路で、ＭＯＳトランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレインを−Ｖ0ポイントとした場合の回路図である。
【００２８】
以下、図２を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、ＭＯＳトランジスタＮ1〜Ｎ4により構成される電圧−電流変換部のトータルコンダクタンスｇｍTを求めておく。ＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスを等しくｇｍ1とし、ＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍ2とすると、数式（４）の関係が得られる。
【００２９】
【数４】
0004945856.tif 000005
【００３０】
これにより、ｇｍ1がｇｍ2より大きい場合にはトータルコンダクタンスｇｍTは負極性コンダクタンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータルコンダクタンスｇｍTは正極性コンダクタンスとなる。一般に、所与の条件としては、ＭＯＳトランジスタＮ1〜Ｎ4により構成される電圧−電流変換部がラッチアップ現象を起こさないようにｇｍ1がｇｍ2より大きい場合を設定する。
【００３１】
なお、トータルコンダクタンスｇｍTを負極性コンダクタンスとして定義したので、以下の数式では、便宜上、トータルコンダクタンスｇｍTを、正極性として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇｍ2）とする。
【００３２】
数式（４）の関係を考慮しつつ、あらためて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式である数式（５）を経由して数式（６）が得られる。
【００３３】
【数５】
0004945856.tif 000006
【００３４】
【数６】
0004945856.tif 000007
【００３５】
次に、図２に示す発振回路が発振するための条件を求めるため、数式（６）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（７）を経由して数式（８）が得られる。
【００３６】
【数７】
0004945856.tif 000008
【００３７】
【数８】
0004945856.tif 000009
【００３８】
数式（６），（８）から、図２に示す発振回路が発振するための条件を求めると、数式（９）で示される。
【００３９】
【数９】
0004945856.tif 000010
【００４０】
数式（９）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（１０）で示される。
【００４１】
【数１０】
0004945856.tif 000011
【００４２】
数式（９），（１０）の意味するところは、ｇｍTが１／Ｒ1より少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（１０）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【００４３】
とにかく、数式（１０）で示される条件下で、ｇｍTとＲ1を設定すれば、図２に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【００４４】
なお、本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【００４５】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る発振回路の全体構成を示す回路図である。
【００４６】
本実施の形態に係る発振回路は、負荷を構成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電圧−電流変換部を構成する４個のＮ型のＭＯＳトランジスタＮ3〜Ｎ6と、ＭＯＳトランジスタＮ1のソース端子ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ5，Ｎ6のソース間に接続されたコンデンサＣ1／２とを有する。
【００４７】
なお、ＭＯＳトランジスタＮ3のソースは、ＭＯＳトランジスタＮ5のドレインに接続され、ＭＯＳトランジスタＮ4のソースは、ＭＯＳトランジスタＮ6のドレインに接続されている。
【００４８】
また、ＭＯＳトランジスタＮ1〜Ｎ4のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ5のゲートはＭＯＳトランジスタＮ6のドレインに、ＭＯＳトランジスタＮ6のゲートはＭＯＳトランジスタＮ5のドレインに、それぞれ接続されている。
【００４９】
また、ＭＯＳトランジスタＮ1〜Ｎ6のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、同一の電源に接続されている。
【００５０】
また、ＭＯＳトランジスタＮ5のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ6のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
ちなみに、ＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳトランジスタＮ5，Ｎ6は、それぞれ互いに相補的であり、差動対を構成している。
【００５１】
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００５２】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）までの関係を数式（１１），（１２）で示す。但し、以下では、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスをｇｍとし、電圧−電流変換部を構成するＭＯＳトランジスタＮ3〜Ｎ6のトータルコンダクタンスをｇｍTとする。
【００５３】
【数１１】
0004945856.tif 000012
【００５４】
【数１２】
0004945856.tif 000013
【００５５】
ここで、数式（１１），（１２）の辺々の和をとって、数式（１３）が得られる。
【００５６】
【数１３】
0004945856.tif 000014
【００５７】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のソース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００５８】
図４は、図３に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【００５９】
以下、図４を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、ＭＯＳトランジスタＮ3〜Ｎ6により構成される電圧−電流変換部のトータルコンダクタンスｇｍTを求めておく。ＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍ1とし、ＭＯＳトランジスタＮ5，Ｎ6のコンダクタンスを等しくｇｍ2とすると、数式（１４）の関係が得られる。
【００６０】
【数１４】
0004945856.tif 000015
【００６１】
これにより、ｇｍ1がｇｍ2より大きい場合にはトータルコンダクタンスｇｍTは負極性コンダクタンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータルコンダクタンスｇｍTは正極性コンダクタンスとなる。一般に、所与の条件としては、ＭＯＳトランジスタＮ3〜Ｎ6により構成される電圧−電流変換部がラッチアップ現象を起こさないようにｇｍ1がｇｍ2より大きい場合を設定する。
【００６２】
なお、トータルコンダクタンスｇｍTを負極性コンダクタンスとして定義したので、以下の数式では、便宜上、トータルコンダクタンスｇｍTを、正極性として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇｍ2）とする。
【００６３】
数式（１４）の関係を考慮しつつ、あらためて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式である数式（１５）を経由して数式（１６）が得られる。
【００６４】
【数１５】
0004945856.tif 000016
【００６５】
【数１６】
0004945856.tif 000017
【００６６】
次に、図４に示す発振回路が発振するための条件を求めるため、数式（１６）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（１７）を経由して数式（１８）が得られる。
【００６７】
【数１７】
0004945856.tif 000018
【００６８】
【数１８】
0004945856.tif 000019
【００６９】
数式（１６），（１８）から、図４に示す発振回路が発振するための条件を求めると、数式（１９）で示される。
【００７０】
【数１９】
0004945856.tif 000020
【００７１】
数式（１９）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（２０）で示される。
【００７２】
【数２０】
0004945856.tif 000021
【００７３】
数式（１９），（２０）の意味するところは、ｇｍTがｇｍより少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（２０）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【００７４】
とにかく、数式（２０）で示される条件下で、ｇｍTとｇｍを設定すれば、図４に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【００７５】
なお、本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【００７６】
また、本実施の形態に係る発振回路では、全てのＭＯＳトランジスタをＮ型として構成したので、前述の数式（１９），（２０）が、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能となり、回路の発振余裕度や発振レベル、温度特性に関して安定度を与えることができる。なお、このような効果は、全てのＭＯＳトランジスタをＰ型として構成した場合についても同様である。
【００７７】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る発振回路の全体構成を示す回路図である。
【００７８】
本実施の形態に係る発振回路は、負荷を構成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電圧−電流変換部を構成する２個のＮ型のＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳトランジスタＮ1のソース端子ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳトランジスタＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２とを有する。
【００７９】
なお、ＭＯＳトランジスタＮ1のソースは、ＭＯＳトランジスタＮ3のドレインに接続され、ＭＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタＮ4のドレインに接続されている。
【００８０】
また、ＭＯＳトランジスタＮ1，Ｎ2のゲートの各々はそれぞれ自己のドレインに接続され、ＭＯＳトランジスタＮ3のゲートはＭＯＳトランジスタＮ4のドレインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳトランジスタＮ3のドレインに、それぞれ接続されている。
【００８１】
また、ＭＯＳトランジスタＮ1〜Ｎ4のそれぞれのゲートに対向する基板は、各々のソースに接続されている。
さらに、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、同一の電源に接続されている。
【００８２】
また、ＭＯＳトランジスタＮ3のソースは直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソースは直流電流源Ｉ2を介して、それぞれ接地されている。
以下、本実施の形態に係る発振回路の動作を適宜数式を参照して説明する。
【００８３】
本実施の形態に係る発振回路は左右対象に構成されているので、このことを利用して動作を解析する。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加されたものとして、以下で、そのループの伝達関数を求める。
【００８４】
まず、その出力ポイントが差動出力であることを示す。入力信号は差動であることを踏まえて、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）までの関係を数式（２１），（２２）で示す。但し、以下では、負荷を構成するＭＯＳトランジスタＮ1，Ｎ2のコンダクタンスを等しくｇｍとし、電圧−電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスをｇｍTとする。
【００８５】
【数２１】
0004945856.tif 000022
【００８６】
【数２２】
0004945856.tif 000023
【００８７】
ここで、数式（２１），（２２）の辺々の和をとって、数式（２３）が得られる。
【００８８】
【数２３】
0004945856.tif 000024
【００８９】
これにより、差動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinから見た出力ポイント（ＭＯＳトランジスタＮ2のソース端子Ｖｂ）は差動であることが明らかとなるので、ＭＯＳトランジスタＮ1のソース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力として表すことができる。
【００９０】
図６は、図５に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【００９１】
以下、図６を参照して本実施の形態に係る発振回路の動作を説明する。
ここで、電圧−電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇｍTとして、あらためて、差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイント）までの伝達関数を求めると数式（２４）が得られる。
【００９２】
【数２４】
0004945856.tif 000025
【００９３】
次に、図６に示す発振回路が発振するための条件を求めるため、数式（２４）に示される伝達関数Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、途中の数式（２５）を経由して数式（２６）が得られる。
【００９４】
【数２５】
0004945856.tif 000026
【００９５】
【数２６】
0004945856.tif 000027
【００９６】
数式（２６）から、図６に示す発振回路が発振するための条件は、数式（２７）であることが分かる。
【００９７】
【数２７】
0004945856.tif 000028
【００９８】
数式（２７）に示すＣ0／Ｃ1は、非常に小さな値から１以上の大きな値までの値域をとり得る。従って、ｇｍTがとり得る値域は、数式（２８）で示される。
【００９９】
【数２８】
0004945856.tif 000029
【０１００】
数式（２７），（２８）の意味するところは、ｇｍTがｇｍより少しでも大きければ一応の発振条件を満たし、また、Ｃ0は０に近づけて実施できるので、ｇｍTを、数式（２８）を満足する範囲で非常に小さく設定しても発振条件を満たすことが可能となるという事実である。
【０１０１】
とにかく、数式（２８）で示される条件下で、ｇｍTとｇｍを設定すれば、図６に示す回路が発振条件を満たすことになり、従来の発振回路のように、むやみにループ利得を大きくする必要が無い。
【０１０２】
図７は、本発明の第３の実施の形態に係る発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成した回路図である。
本実施の形態に係る発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価な発振回路を、図７に示す発振回路のように、符号Ｐ１〜Ｐ４で示すＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成することも容易に可能である。
【０１０３】
また、本実施の形態に係る発振回路では、全てのＭＯＳトランジスタをＮ型として構成したので、前述の数式（２７），（２８）が、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能となり、回路の発振余裕度や発振レベル、温度特性に関して安定度を与えることができる。なお、このような効果は、図７に示すように、全てのＭＯＳトランジスタをＰ型として構成した場合についても同様である。
【０１０４】
【発明の効果】
以上に説明したとおり、本発明では、シングルチャネルに統一されたＭＯＳトランジスタのみを用いて負極性のコンダクタンスを有する電圧−電流変換部を構成すると共に、負荷部も抵抗または電圧−電流変換部と同じシングルチャネルのＭＯＳトランジスタのみで構成したので、回路の発振条件を、従来の発振回路のように、むやみにループ利得を大きくすることなく、ＭＯＳトランジスタのコンダクタンスの比によって十分な精度で実現可能にして、回路の発振余裕度や発振レベル、温度特性に関して安定度を与え、これにより、回路チップの小型化、電源電圧の低電圧化、低消費電力化、回路特性のばらつきの改善、製造コストの削減が可能となる。
【０１０５】
また、従来の発振回路で発振出力の反転を促進するために必要であったスイッチング回路を不要にしている。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る発振回路の全体構成を示す回路図である。
【図２】図１に示す発振回路で、ＭＯＳトランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ2のドレインを−Ｖ0ポイントとした場合の回路図である。
【図３】本発明の第２の実施の形態に係る発振回路の全体構成を示す回路図である。
【図４】図３に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【図５】本発明の第３の実施の形態に係る発振回路の全体構成を示す回路図である。
【図６】図５に示す発振回路で、ＭＯＳトランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2のソースを−Ｖ0ポイントとした場合の回路図である。
【図７】本発明の第３の実施の形態に係る発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構成した回路図である。
【図８】従来の発振回路の全体構成を示す回路図である。
【符号の説明】
Ｃ0／２，Ｃ1／２……コンデンサ、Ｉ1，Ｉ2……直流電流源、Ｎ1〜Ｎ6……Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯＳ）、Ｐ1〜Ｐ4……Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）、Ｒ1……抵抗、Ｖin，−Ｖin……差動入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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