(57)【特許請求の範囲】
【請求項１】
Ｓｉを含む半導体層を上面に備えた半導体基板上に、絶縁膜のマスクを形成する工程と、
前記マスクを用いてエッチングを行うことにより、前記半導体層を前記半導体基板の上面に平行な一方向に延在する一対の対向する側面を有するメサ形状に加工する工程と、
温度が９５０℃以上１１００℃以下でかつ水素分圧が０．２×１０５Ｐａ以上である水素雰囲気中で熱処理を行うことにより、前記半導体層の前記一対の側面間の距離を、前記一方向と直交する方向の前記マスクの幅よりも狭くするとともに前記一対の側面を平坦化する工程であって、平坦化された前記一対の側面が｛１１０｝面および｛１１１｝面のいずれかである工程と、
平坦化された前記一対の側面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体層にソース／ドレイン領域を形成する工程と、
を備えていることを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記ゲート絶縁膜を形成する前に、
平坦化された側面を有する前記半導体層の少なくとも前記側面を酸化することにより前記側面に酸化膜を形成し、前記半導体層を薄膜化または細線化する工程と、
前記酸化膜を除去する工程と、
を更に備えていることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項３】
前記半導体基板は絶縁層上にＳｉ層が形成されたＳＯＩ基板であり、前記マスクを形成する前に、
前記Ｓｉ層上にＳｉＧｅ膜を形成する工程と、
熱酸化処理を行うことにより、前記Ｓｉ層と前記ＳｉＧｅ膜との積層構造をＳｉＧｅ層とシリコン酸化層との積層構造に変える工程と、
前記シリコン酸化層を除去することにより、前記半導体層を前記ＳｉＧｅ層とする工程と、
を更に備えたことを特徴とする請求項１または２記載の電界効果トランジスタの製造方法。
【請求項４】
側面が平坦化された前記半導体層はＳｉ層であり、前記ゲート絶縁膜を形成する前に、
前記Ｓｉ層の平坦化された前記側面にＳｉＧｅ膜を形成する工程と、
熱酸化処理を行うことにより、前記Ｓｉ層および前記ＳｉＧｅ膜を、前記Ｓｉ層を薄膜化または細線化したＳｉＧｅ層およびこのＳｉＧｅ層の少なくとも側面を覆うシリコン酸化膜に変える工程と、
前記シリコン酸化膜を除去する工程と、
を備えていることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項５】
側面が平坦化された前記半導体層は、Ｓｉ膜と、ＳｉＧｅ膜との積層構造を有しており、前記ゲート絶縁膜を形成する前に、前記半導体層のＳｉＧｅ膜を選択的に除去する工程を更に備えていることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項６】
側面が平坦化された前記半導体層は、第１のＳｉＧｅ膜と、前記第１のＳｉＧｅ膜よりもＧｅの組成が高い第２のＳｉＧｅ膜との積層構造を有しており、前記ゲート絶縁膜を形成する前に、前記半導体層の第２のＳｉＧｅ膜を選択的に除去する工程を更に備えていることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項７】
前記半導体基板は、｛００１｝面を主面とするバルクＳｉ基板であり、
前記半導体層の平坦化された側面が｛１１０｝面であり、前記平坦化された側面と前記Ｓｉ基板との接続部が｛１１１｝面となることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項８】
前記半導体層はＳｉＧｅ層であることを特徴とする請求項７記載の電界効果トランジスタの製造方法。
【請求項９】
Ｓｉの第１および第２半導体層をそれぞれ異なる領域の上面に備えた半導体基板上にそれぞれ絶縁膜の第１および第２マスクを形成する工程と、
前記第１および第２マスクを用いてエッチングを行うことにより、前記第１半導体層を前記半導体基板の上面に平行な第１方向に延在する一対の対向する第１側面を有する第１メサ形状に加工するとともに、前記第２半導体層を前記半導体基板の上面に平行な第２方向に延在する一対の対向する第２側面を有する第２メサ形状に加工する工程と、
温度が９５０℃以上１１００℃以下でかつ水素分圧が０．２×１０５Ｐａ以上である水素雰囲気中で熱処理を行うことにより、前記第１半導体層の前記一対の第１側面間の距離を前記第１方向と直交する方向の前記第１マスクの幅よりも狭くしかつ前記一対の第１側面を平坦化するとともに、前記第２半導体層の前記一対の第２側面間の距離を前記第２方向と直交する方向の前記第２マスクの幅よりも狭くしかつ前記一対の第２側面を平坦化する工程であって、平坦化された前記一対の第１側面が｛１１０｝面および｛１１１｝面のいずれかであり、平坦化された前記一対の第２側面が｛１１０｝面および｛１１１｝面のいずれかである工程と、
前記第１半導体層を覆うが、前記第２半導体層の平坦化された前記一対の第２側面を露出させる第３マスクを形成する工程と、
前記第２半導体層の平坦化された前記一対の第２側面にＳｉＧｅ膜を形成する工程と、
熱酸化処理を行うことにより、前記第２半導体層および前記ＳｉＧｅ膜を、前記第２半導体層を薄膜化または細線化したＳｉＧｅからなる第３半導体層およびこの第３半導体層の少なくとも側面を覆うシリコン酸化膜に変える工程と、
前記シリコン酸化膜を除去する工程と、
前記第１および第３半導体層をそれぞれ覆う第１および第２ゲート絶縁膜を形成する工程と、
前記第１および第２ゲート絶縁膜をそれぞれ覆う第１および第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側の前記第１半導体層に第１ソース／ドレイン領域を形成する工程と、
前記第２ゲート電極の両側の前記第３半導体層に第２ソース／ドレイン領域を形成する工程と、
を備えていることを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
Ｓｉ層およびＳｉＧｅ層をそれぞれ異なる領域の上面に備えた半導体基板上にそれぞれ絶縁膜の第１および第２マスクを形成する工程と、
前記第１および第２マスクを用いてエッチングを行うことにより、前記Ｓｉ層を前記半導体基板の上面に平行な第１方向に延在する一対の対向する第１側面を有する第１メサ形状に加工して第１半導体層とするとともに、前記ＳｉＧｅ層を前記半導体基板の上面に平行な第２方向に延在する一対の対向する第２側面を有する第２メサ形状に加工して第２半導体層とする工程と、
温度が９５０℃以上１１００℃以下でかつ水素分圧が０．２×１０５Ｐａ以上である水素雰囲気中で熱処理を行うことにより、前記第１半導体層の前記一対の第１側面間の距離を前記第１方向と直交する方向の前記第１マスクの幅よりも狭くしかつ前記一対の第１側面を平坦化するとともに、前記第２半導体層の前記一対の第２側面間の距離を前記第２方向と直交する方向の前記第２マスクの幅よりも狭くしかつ前記一対の第２側面を平坦化する工程であって、平坦化された前記一対の第１側面が｛１１０｝面および｛１１１｝面のいずれかであり、前記一対の第２側面が｛１１０｝面および｛１１１｝面のいずれかである工程と、
平坦化された前記一対の第１側面および平坦化された前記一対の第２側面をそれぞれ覆う第１および第２ゲート絶縁膜を形成する工程と、
前記第１および第２ゲート絶縁膜をそれぞれ覆う第１および第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側の前記第１半導体層に第１ソース／ドレイン領域を形成する工程と、
前記第２ゲート電極の両側の前記第２半導体層に第２ソース／ドレイン領域を形成する工程と、
を備えていることを特徴とする電界効果トランジスタの製造方法。
【請求項１１】
｛００１｝面を主面とするＳｉ基板上に形成され、Ｓｉを含み、上面が｛００１｝面でかつ対向する一対の平坦な側面が｛１１０｝面である直方体状の半導体層と、
前記半導体層の長手方向に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間チャネル領域となる前記半導体層の前記一対の平坦な側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記半導体層の前記一対の側面と前記Ｓｉ基板との接続部が｛１１１｝面となることを特徴とする電界効果トランジスタ。
【請求項１２】
前記半導体層はＳｉＧｅ層であることを特徴とする請求項１１記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路素子の高性能化および高機能化のために個々のトランジスタのゲート長を短縮すると同時にゲート絶縁膜を薄膜化することにより、単位ゲート長あたりの駆動電流を増加させる手法が採られてきた。こうすることにより、必要な駆動電流を得るためのトランジスタのサイズが小さくなり、高集積化が可能となると同時に、駆動電圧の低電圧化により単位素子あたりの消費電力を低減することが可能となる。
【０００３】
しかし、近年、ゲート長を短縮することによって、より高性能化するための技術的な障壁が急激に高くなっている。この状況を緩和するためには、複数のゲート電極を有する構造、例えば、チャネルの上下にゲート電極が配置されたダブルゲート構造、チャネルの周囲をゲート電極で取り囲むゲートオールアラウンド構造などが有効である。ゲートオールアラウンド構造のうち、チャネルのサイズが１０ｎｍ程度以下のものは特にナノワイヤートランジスターとも呼ばれる。また、基板に垂直に板状に形成されたメサ構造のチャネル（フィン）の両側にゲートを形成した構造はＦｉｎＦＥＴ、また、左右の側面と上面の三面にゲートが形成された構造はトリゲートＦＥＴと呼ばれる。これらの構造は、総称してマルチゲート構造とよばれ、通常の平面型の単一ゲート構造に比べ、ゲートによるチャネルキャリアの静電支配力が増大するため、チャネルの不純物濃度を低く抑えた状態でも短チャネル効果を抑制できるという特徴を有する。
【０００４】
また、単一のマルチゲートチャネルだけでは必ずしもＦＥＴの設置面積当たりのオン電流が通常の平面型のＭＯＳＦＥＴを超えない場合もあるため、十分なオン電流を得るための複数のマルチゲートチャネルを上下方向に積層した構造も開示されている（例えば、非特許文献１参照）。この非特許文献１においては、予めＳｉとＳｉＧｅを交互に積層し、ＲＩＥ(Reactive Ion Etching)によりＦｉｎまたはメサに加工した後にＳｉＧｅ層のみ側面から選択エッチングにより除去するという方法が用いられている。
【０００５】
このようなマルチゲートＭＯＳＦＥＴのチャネルは、通常、リソグラフィーとＲＩＥによりＳＯＩ基板、あるいはバルクＳｉ基板上に形成したメサ構造、あるいはフィンから形成される。このとき、１）サイズや形状の揺らぎという課題と、２）フィン等の幅をリソグラフィーの限界よりも細い、１０ｎｍ程度に細くしなければならないという課題の二つの技術的課題が存在する。
【０００６】
第一の課題である揺らぎの問題はさらに二つの要因に分解できる。一つは、基板面内の形状・サイズ揺らぎであり、これは主にリソグラフィー起因の線幅の揺らぎ、あるいはラインエッジラフネス（ＬＥＲ）により生じる。もう一つは、基板に垂直な断面形状の揺らぎであり、ＲＩＥに起因するメサ幅の垂直方向の変化により生じる。幅の揺らぎは、しきい値電圧などの電気特性のばらつきの原因となり、また、側壁の凹凸はキャリア散乱を増大して駆動電流の低下をもたらす。
【０００７】
このような悪影響を避けるため、ＳｉチャネルのＦｉｎＦＥＴに対して、ＲＩＥ後に水素雰囲気中での高温アニールを行った事例がある。例えば、ＦｉｎＦＥＴ側壁の水素アニールにより、リーク低減が報告されている（例えば、非特許文献２参照）。これは、水素アニールによるＳｉ原子の表面マイグレーションによりＦｉｎ断面の角が丸くなって電界集中が緩和された効果であるとしている。また、オン電流の増大とノイズの低減が報告されている（例えば、非特許文献３参照）。しかし、この技術もやはりＳｉ原子の表面マイグレーションにより表面が平坦化された効果であるとしている。
【０００８】
第二の課題であるフィン幅を狭くする課題に対しては、通常犠牲酸化が用いられるが、酸化膜中の応力や酸化速度の面方位依存などにより、フィン形状を矩形に保ったまま幅を狭くすることは困難である。
【非特許文献１】T.Ernst et al., IEDM Tech. Dig., 2006/ IEDM.2006.346955
【非特許文献２】W. Xiong et al., IEEE Electron Device Lett. 25, 541 (2004)
【非特許文献３】J-S Lee et al., IEEE Electron Device Lett. 24, 186 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の水素アニール技術は、表面マイグレーションの効果で側壁の断面形状が丸みを帯びる傾向があるので、より微細なＣＭＯＳで必要とされる、Ｆｉｎ幅がより狭いＦｉｎＦＥＴの断面形状の制御には向いていない。また、リソグラフィーに起因するラインエッジラフネスを低減する効果について明確な技術情報は開示されていない。
【００１０】
また、従来の水素アニール技術を、複数のチャネルを上下に積層する構造に対して適用した場合、エッチング断面形状が矩形とならないために上層のチャネル幅と下層のチャネル幅が異なり、各チャネルのしきい値などのばらつきが生じる可能性がある。
【００１１】
また、ＳｉＧｅのフィンを酸化濃縮することにより高いＧｅ組成のＳｉＧｅ−ＦｉｎＦＥＴ、またはナノワイヤーＦＥＴを作製する場合、線幅の揺らぎによりＧｅ組成にムラが生じ、オン電流やしきい値にばらつきが生じる可能性がある。そして、ＳｉＧｅのフィン側面を従来の水素アニール技術で平坦化し、線幅の揺らぎを低減したという報告は無い。さらに、前述のように、フィン幅を狭くする課題に対しては、通常、犠牲酸化膜が用いられるが、酸化膜中の応力や酸化速度の面方位依存などにより、フィン形状を矩形に保ったまま幅を狭くすることは困難である。
【００１２】
本発明は、上記事情を考慮してなされたものであって、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様による電界効果トランジスタの製造方法は、Ｓｉを含む半導体層を上面に備えた半導体基板上に、絶縁膜のマスクを形成する工程と、前記マスクを用いてエッチングを行うことにより前記半導体層を前記半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、前記半導体層の前記一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに前記側面を平坦化する工程と、側面が平坦化された前記半導体層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆うゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体層にソース／ドレイン領域を形成する工程と、を備えていることを特徴とする。
【００１４】
また、本発明の第２の態様による電界効果トランジスタの製造方法は、Ｓｉの第１および第２半導体層をそれぞれ異なる領域の上面に備えた半導体基板上にそれぞれ絶縁膜の第１および第２マスクを形成する工程と、前記第１および第２マスクを用いてエッチングを行うことにより、前記第１半導体層を前記半導体基板の上面に平行な第１方向に延在するメサ状に加工するとともに、前記第２半導体層を前記半導体基板の上面に平行な第２方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、前記第１半導体層の前記第１方向に延在しかつ対向する一対の第１側面間の距離を狭くしかつ前記第１側面を平坦化するとともに、前記第２半導体層の前記第２方向に延在しかつ対向する一対の第２側面間の距離を狭くしかつ前記第２側面を平坦化する工程と、前記第１半導体層を覆うが、前記第２半導体層の平坦化された前記側面を露出させる第３マスクを形成する工程と、前記第２半導体層の平坦化された前記側面にＳｉＧｅ膜を形成する工程と、  熱酸化処理を行うことにより、前記第２半導体層および前記ＳｉＧｅ膜を、前記第２半導体層を薄膜化または細線化したＳｉＧｅからなる第３半導体層およびこの第３半導体層の少なくとも側面を覆うシリコン酸化膜に変える工程と、前記シリコン酸化膜を除去する工程と、前記第１および第３半導体層をそれぞれ覆う第１および第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜をそれぞれ覆う第１および第２ゲート電極を形成する工程と、前記第１ゲート電極の両側の前記第１半導体層に第１ソース／ドレイン領域を形成する工程と、前記第２ゲート電極の両側の前記第３半導体層に第２ソース／ドレイン領域を形成する工程と、を備えていることを特徴とする。
【００１５】
また、本発明の第３の態様による電界効果トランジスタの製造方法は、Ｓｉ層およびＳｉＧｅ層をそれぞれ異なる領域の上面に備えた半導体基板上にそれぞれ絶縁膜の第１および第２マスクを形成する工程と、前記第１および第２マスクを用いてエッチングを行うことにより、前記Ｓｉ層を前記半導体基板の上面に平行な第１方向に延在するメサ状に加工して第１半導体層とするとともに、前記ＳｉＧｅ層を前記半導体基板の上面に平行な第２方向に延在するメサ状に加工して第２半導体層とする工程と、水素雰囲気中での熱処理を行うことにより、前記第１半導体層の前記第１方向に延在しかつ対向する一対の第１側面間の距離を狭くしかつ前記第１側面を平坦化するとともに、前記第２半導体層の前記第２方向に延在しかつ対向する一対の第２側面間の距離を狭くしかつ前記第２側面を平坦化する工程と、側面が平坦化された前記第１および第２半導体層をそれぞれ覆う第１および第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜をそれぞれ覆う第１および第２ゲート電極を形成する工程と、前記第１ゲート電極の両側の前記第１半導体層に第１ソース／ドレイン領域を形成する工程と、前記第２ゲート電極の両側の前記第２半導体層に第２ソース／ドレイン領域を形成する工程と、を備えていることを特徴とする。
【００１６】
また、本発明の第４の態様による電界効果トランジスタは、｛００１｝面を主面とするＳｉ基板上に形成され、Ｓｉを含み、上面が｛００１｝面でかつ対向する一対の側面が｛１１０｝面である直方体状の半導体層と、前記半導体層の長手方向に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記半導体層の前記側面と前記Ｓｉ基板との接続部が｛１１１｝面となることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
まず、本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１９】
本発明者らは高さ、幅ともに数十から数百ナノメートル（ｎｍ）の微細なＳｉまたはＳｉＧｅからなるそれぞれのメサ構造に対して種々の水素アニール実験を行った。
【００２０】
すなわち、図３１（ａ）に示すように、基板上に、（００１）面を主面とするＳｉまたはＳｉＧｅからなる半導体層を形成したサンプルを複数作成した。そして、これらのサンプルの半導体層上にそれぞれ絶縁膜からなるハードマスクを形成し、このハードマスクを用いてＲＩＥで上記半導体層をパターニングし、メサ構造を形成する。そして、各サンプルは、メサ構造上にハードマスクを残したままにしておく。
【００２１】
続いて、水素ガスの分圧が１００％、５０％、２０％、１０％、１％となる５種類の、水素ガスと不活性ガスＡｒとの混合ガス雰囲気を用意した。このとき、これらの混合ガス雰囲気の全圧は大気圧（＝１バール（＝１．０×１０５Ｐａ））で、温度は１０００℃である。上記サンプルを上記混合雰囲気に置き、水素アニールを５分間行った。すると、図３１（ｂ）に示すように、水素ガスの分圧が１００％、５０％、２０％である雰囲気中で熱処理したサンプルは、メサの幅が細くなるとともに、その側面に平坦な（１１０）面または（１１１）面が出現した。このようなメサの幅が狭くなるとともに側面に平坦な（１１０）面または（１１１）面が出現するという効果は、従来技術で得られるＳｉ原子の表面マイグレーションによる平坦化の効果よりもむしろ、水素によるＳｉの熱エッチングの作用によると本発明者等は考える。このときのメサのエッチング量は、数分程度のエッチング時間で各側面あたり１０ｎｍから５０ｎｍの程度であり、これはリソグラフィーで作製される幅５０ｎｍ程度以上のフィンあるいはメサ構造を１０ｎｍ程度に細くするのに十分有効である。
【００２２】
しかし、水素ガスの分圧が１０％、１％の雰囲気中で熱処理したサンプルには、上記効果は得られなかった。
【００２３】
また、水素ガスを含む混合ガス雰囲気の温度を９５０℃に換えた場合も、水素ガスの分圧が１００％、５０％、２０％のときは、同様の効果が得られた。
【００２４】
したがって、高温（９５０℃以上）で高い水素分圧（０．２×１０５Ｐａ）の下で水素アニールを行うと、水素によるＳｉの熱エッチングの作用により、メサの側面がエッチングされてメサの幅が細くなるとともにその側面には平坦な（１１０）面または（１１１）面が出現する効果が得られることがわかった。
【００２５】
また、この効果は、通常の格子緩和Ｓｉのみならず、ひずみＳｉ、およびＳｉＧｅのメサについても同様に観測された。すなわち、Ｓｉ、ひずみＳｉ、またはＳｉＧｅで構成される上記のような微細なメサ構造に対して上記条件で水素アニールを行うことで、フィンの薄膜化と、その側面の平坦化とが同時に達成できるという知見を得た。
【００２６】
Ｓｉからなる支持基板、埋め込み酸化膜（ＢＯＸ）、および（００１）面を主面とするＳＯＩ層を有するＳＯＩ基板にＲＩＥにより上記メサ構造を形成する。このときのＳＥＭ(Scanning Electron Microscopy)像を図３２（ａ）に示す。その後、上記メサ構造に、大気圧のＨ２ガス雰囲気で、１０００℃、５分間の水素熱エッチングを行った場合のＳＥＭ像を図３２（ｂ）に示す。また、図３２（ａ）、図３２（ｂ）のそれぞれの場合の上面からのＳＥＭ像を図３３（ａ）、図３３（ｂ）に示す。図３２（ａ）、図３３（ａ）からわかるように、水素熱エッチングを行う前は、メサ構造の側面は平坦でなく、メサ構造の形状（幅）は揺らいでいることがわかる。しかし、図３２（ｂ）、図３３（ｂ）からわかるように、水素熱エッチングを行うと、メサ構造（フィン）の側面は、基板に対して実質的に垂直でかつ平坦であり、メサ構造（フィン）の形状（幅）は揺らいでいないことがわかる。実際に幅の揺らぎ（３σ）を計測すると、水素熱エッチングを行う前は、３σは７ｎｍであるの対して、水素熱エッチングを行った後では３σは１ｎｍであった。なお、σは標準偏差の平方根である。
【００２７】
また、（００１）面を主面とするバルクＳｉ基板をＲＩＥによりエッチングして複数のフィンを形成する。このときのＳＥＭ像を図３４（ａ）に示す。その後、大気圧のＨ２ガス雰囲気で、９５０℃、１０分間の水素熱エッチングを行った場合のＳＥＭ像を図３４（ｂ）に示す。図３４（ａ）、３４（ｂ）からわかるように、水素熱エッチングを行う前に比べて、水素熱エッチングを行った場合は、メサ構造の幅が狭くなるとともに、メサ構造（フィン）の側面に、基板に実質的に垂直でかつ平坦な（１１０）面が出現している。そして、フィンの側面と基板の表面との接続部に（１１１）面が出現する。この（１１１）面が出現する理由は第６実施形態で説明する。
【００２８】
このようにして形成された平坦な側面を有するフィンに対して、さらに、図３１（ｃ）に示すように、水素熱エッチング後の平坦なメサ構造（フィン）を熱酸化することで、ラインエッジラフネスの抑制された、幅のそろったナノワイヤー構造が得られることも分かった。
【００２９】
ＳｉＧｅからなる半導体層を絶縁膜からなるハードマスクを用いてＲＩＥによりメサ構造を形成し、水素熱エッチングを行わないで熱酸化（熱化濃縮）した場合のＳｉＧｅからなるメサ構造のＳＴＥＭ(Scanning Transmission Electron Microscopy)像を図３５（ａ）に示し、水素熱エッチングを行った後で、熱酸化した場合のＳｉＧｅからなるメサ構造（フィン）のＳＴＥＭ像を図３５（ｂ）に示す。図３５（ａ）からわかるように、水素熱エッチングなしの場合は、酸化前の幅の揺らぎを引き継いで酸化が進行する。これに対して、水素熱エッチングを行った後で酸化した場合は、図３５（ｂ）からわかるように、フィンの幅の均一性が維持された状態で、熱酸化が進行し、幅が均一なＳｉＧｅナノワイヤーが形成される。
【００３０】
本発明は、上記知見に基づいてなされたものであって、以下に図面を参照して本発明の実施形態を詳細に説明する。
【００３１】
（第１実施形態）
本発明の第１実施形態による電界効果トランジスタの製造方法を、図１（ａ）乃至図２（ｆ）を参照して説明する。図１（ａ）、図１（ｂ）、図１（ｄ）、図２（ａ）、図２（ｃ）、図２（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図１（ｃ）、図１（ｅ）、図２（ｂ）、図２（ｄ）、図２（ｆ）は平面図である。なお、図１（ｂ）、図１（ｄ）、図２（ａ）、図２（ｃ）、図２（ｅ）はそれぞれ、図１（ｃ）、図１（ｅ）、図２（ｂ）、図２（ｄ）、図２（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【００３２】
本実施形態の製造方法によって製造される電解効果トランジスタは、チャネルがＳｉからなるＦｉｎＦＥＴである。
【００３３】
まず、図１（ａ）に示すように、支持基板１、埋め込み酸化膜２、および（００１）面を主面とする５０ｎｍ厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、ＳＯＩ層３上に２ｎｍ厚さの酸化シリコン膜５、２０ｎｍ厚さの窒化シリコン膜６を順次堆積する。
【００３４】
次に、電子ビームあるいはエキシマレーザを用いたリソグラフィー技術と反応性イオンエッチング（ＲＩＥ）とにより、ソース／ドレイン部７およびチャネル領域となる部分８に、酸化シリコン膜５および窒化シリコン膜６からなるハードマスク９を形成する。ここで、チャネル方向（図１（ｃ）に示す切断線Ａ−Ａに直交する方向）は［１１０］方向であり、チャネル領域となる部分８のハードマスク９の幅は４０ｎｍである。このハードマスク９を用いてＲＩＥにより図１（ｂ）、図１（ｃ）に示すようにソース／ドレイン部７およびチャネル領域となる部分８をメサ状に加工する。なお、本実施形態においては、メサ状とは、その断面が、図３３（ａ）および図３４（ａ）に示すように上部の幅が狭く基板４に近づくにつれて幅が広くなる実質的に台形状であること、上部の幅が広く基板４に近づくにつれて幅が狭くなる実質的に台形状であること、上部と下部の幅が中央部の幅よりも狭い両凸レンズ形状であること、または実質的に四角形状であることを含む。
【００３５】
次に、希弗酸でメサの側面の自然酸化膜を除去した後、ＳＯＩ基板を大気圧（１バール）の水素１００％雰囲気、１０００℃で５分アニールする。その結果、図１（ｄ）、１（ｅ）に示すように、メサのチャネル部分の側面に、基板４の主面に対して垂直でかつ平坦な（１１０）面１０ａを有するフィン１０が形成される。これは水素とＳｉの反応により水素化シリコンが発生し、揮発することで側面がエッチング（水素による熱エッチング）された効果である。｛１１０｝面のエッチングレートが他の高指数面に比べて低いために（１１０）面が出現する。エッチング作用はＳｉの表面マイグレーションと競合関係にある。エッチング作用を支配的とするには、温度を９５０℃以上とし、かつ水素分圧を０．２×１０５Ｐａ以上とすることが好ましい。さらに、メサ構造、特にチャネル部分の高アスペクト比のフィン構造を維持するためには、上面にハードマスク９が形成されていることが好ましい。これらの条件のいずれかが満たされない場合、（１１０）面の出現は観測されない可能性がある。水素による熱エッチング後、フィン１０の幅は１８ｎｍとなった。ここで、エッチング時間を増加することでフィン１０の幅を１０ｎｍ以下に薄膜化することが可能である。なお、チャネルとなるフィン１０の側面に（１１０）面１０ａが出現する結果、図１（ｄ）に示すように、ハードマスク９には、庇９ａが形成される。
【００３６】
次に、図２（ａ）、２（ｂ）に示すように、熱燐酸および希弗酸でハードマスク９の庇９ａをエッチングする。このとき、ハードマスク９の窒化シリコン膜６を全部除去せずに残しておく。続いて、図２（ｃ）、２（ｄ）に示すように、フィン１０の角を丸めるため、１０５０℃、３０秒の急速熱酸化（ＲＴＯ(Rapid Thermal Oxidization)）により、フィン１０の露出している表面に熱酸化膜１１を形成し、その後、希弗酸で熱酸化膜１１を除去する。その結果、フィン１０の幅は１０ｎｍとなった。
【００３７】
次に、フィン１０の表面を覆うように、ＨｆＯ２からなるゲート酸化膜１２を形成し、さらにポリシリコン膜を堆積する。続いて、図２（ｅ）、２（ｆ）に示すように、フォトリソグラフィー技術を用いてポリシリコン膜をパターニングしてゲート電極１３を形成する。そして、ゲート電極１３が形成された領域以外のフィン１０の側面に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィン１０の側面を露出させる。なお、ゲート電極１３が形成された領域以外のフィン１０の領域がソース／ドレイン領域となり、ソース／ドレイン部７に接続する。
【００３８】
次に、ＲＴＯを用いて膜厚２ｎｍの熱酸化膜（図示せず）を、フィン１０の露出している側面およびゲート電極１３の側部に形成する。その後、ソース／ドレイン部、およびポリシリコンからなるゲート電極に不純物（ｎチャネル用には砒素、ｐチャネル用にはホウ素）をイオン注入する。このとき、フィン１０の左右の側部に不純物を十分注入するためにＳＯＩ基板を３０度程度、チャネル方向を軸として傾斜させると良い。
【００３９】
次に、膜厚５ｎｍの酸化シリコン膜（図示せず）と膜厚１５ｎｍの窒化シリコン膜（図示せず）をＣＶＤ(Chemical Vapor Deposition)により堆積し、これらの窒化シリコン膜および酸化シリコン膜を、ＲＩＥを用いてエッチングすることにより、ゲート電極１３の側部に上記窒化シリコン膜および酸化シリコン膜からなるゲート側壁を形成する。その後、不純物（ｎチャネル用には砒素、ｐチャネル用にはホウ素）を再度イオン注入し、ＲＴＡにて活性化を行い、ソース／ドレイン領域を形成する。この場合のイオン注入の際にも、フィン１０の左右の側部に不純物を十分注入するためにＳＯＩ基板を３０度程度、チャネル方向を軸として傾斜させると良い。
【００４０】
最後に、層間絶縁膜（図示せず）を堆積し、この層間絶縁膜に、ソース／ドレイン領域およびゲート電極にそれぞれ通じるコンタクトホール（図示せず）を形成する。続いて、このコンタクトホールを導電性材料で埋め込み、それぞれの電極を形成した後、層間絶縁膜上に配線を形成してＭＯＳトランジスタを有する回路が完成する。
【００４１】
本実施形態においては、（００１）面を主面とする半導体基板上に側面が（１１０）面となるフィンを形成したが、（００１）面と等価な｛００１｝面を主面とする半導体基板上に（１１０）面と等価な｛１１０｝面を側面とするフィンを形成してもよい。ここで、｛００１｝面は、（００１）面、（０１０）面、（１００）面、（００−１）面、（０−１０）面、（−１００）面のいずれかを示すミラー指数の包括表現である。また、｛１１０｝面は、（１１０）面、（１０１）面、（０１１）面、（−１−１０）面、（−１０−１）面、（０−１−１）面、（−１１０）面、（１−１０）面、（１０−１）面、（−１０１）面のいずれかを示すミラー指数の包括表現である。｛１１１｝面は、（１１１）面、（−１１１）面、（１−１１）面、（１１−１）面、（−１−１−１）面、（１−１−１）面、（−１１−１）面、（−１−１１）面のいずれかを示すミラー指数の包括表現である。以下の記載においては、（・・・）面は、この面と等価な面｛・・・｝のいずれかに置き換えることができる。
【００４２】
本実施形態の製造方法のプロセスは、（００１）基板上の［１１０］方向にパターニングされるフィン形状のチャネルを有する電界効果トランジスタに対して適用され、フィンの側面は（１１０）面であるので、特にｐチャネルＭＯＳＦＥＴに適用すると、電流駆動力を増大させることができる。
【００４５】
また、（１１０）基板上の［−１１２］方向にパターニングされるチャネルを有する電界効果トランジスタに対しても適用可能である。この場合は、フィンの側面に平坦な（１−１１）面が出現するので、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴで同程度の電流駆動力が得られる。このため、回路設計が容易になるという利点がある。
【００４６】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現するので、特にｐチャネルＭＯＳＦＥＴに適用すると、電流駆動力を増大させることができる。
【００４７】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現するので、特にｐチャネルＭＯＳＦＥＴに適用すると、電流駆動力を増大させることができる。
【００４８】
また、本実施形態において、ＳＯＩ層として面内に引張りひずみを有するシリコン層が形成されているＳＯＩ基板（歪みＳＯＩ基板）を用いると、同様の工程を経てチャネル方向に引張りひずみを有するＦｉｎＦＥＴが形成される。この場合、チャネル方向の一軸ひずみにより電子移動度が高くなり、特にｎチャネルＭＯＳＦＥＴのオン電流が増大する。
【００４９】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【００５０】
（変形例）
本実施形態の一変形例による電界効果トランジスタの製造方法を図３（ａ）乃至図３（ｆ）に示す。図３（ａ）、図３（ｃ）、図３（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図３（ｂ）、図３（ｄ）、図３（ｆ）は平面図である。なお、図３（ａ）、図３（ｃ）、図３（ｅ）はそれぞれ、図３（ｂ）、図３（ｄ）、図３（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【００５１】
本変形例の製造方法は、図１（ｄ）、１（ｅ）に示す工程、すなわち水素による熱エッチングを行って、メサ構造の側面に（１１０）面１０ａを有するフィン１０を形成するとともにハードマスク９に庇９ａが形成される工程までは、第１実施形態と同じ工程を行う。
【００５２】
その後、図３（ａ）、３（ｂ）に示すように、ハードマスク９をすべて除去する。続いて、１０５０℃から１２００℃の範囲の温度、好ましくは１１００℃において、１分の急速熱酸化を行うことにより、図３（ｃ）、３（ｄ）に示すように、フィン１０の表面に熱酸化膜１１を形成する。この熱酸化により、その側面は、（１１０）面から傾斜した面（（３１１）面や（１１１）面など）で構成される凸レンズ状の形状となる。（図３（ｃ）、３（ｄ））。その後、希弗酸で熱酸化膜１１を除去し、フィン１０を露出させる。すると、フィン１０は埋め込み酸化膜２から浮いた状態となる。
【００５３】
次に、フィン１０の表面を覆うように、ＨｆＯ２からなるゲート酸化膜１２を形成し、さらにポリシリコン膜を堆積する。続いて、図３（ｅ）、３（ｆ）に示すように、フォトリソグラフィー技術を用いてポリシリコン膜をパターニングしてゲート電極１３を形成する。そして、ゲート電極１３が形成された領域以外のフィン１０の側面に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィン１０の側面を露出させる。
【００５４】
その後の工程は、第１実施形態と同様に行う。その結果、チャネルは上面および下面の二つの（１００）面と、凸レンズ形状の二つの側面を備えたナノワイヤーとなる。これにより、最も電子移動度が低い（１１０）面の寄与を低減することができるので、ｎチャネルトランジスタに適用すれば、側面が（１１０）面であるチャネルを有するＦｉｎＦＥＴよりも駆動電流を大きくすることができる。また、チャネルが全てゲートによって覆われたゲートオールアラウンド構造となるので、オフ電流も抑制できる。
【００５５】
本変形例のように２つの側面が凸レンズ形状となるナノワイヤーのチャネルの電子移動度を測定した結果（グラフｇ１に示す）と、２つの側面が平坦なナノワイヤーのチャネルの電子移動度を測定した結果（グラフｇ２）を図３６に示す。測定したときの温度は３００Ｋである。なお、チャネルはひずみＳｉから形成され、チャネル長Ｌが２０μｍでかつチャネル幅Ｗが２７ｎｍであるナノワイヤーを５００本備えている。横軸はチャネル内のキャリアの数をチャネルの表面積で割った値Ｎｓ（ｃｍ−２）であり、縦軸は電子移動度を示している。なお、ナノワイヤーの側面の形状は、１０００℃、５分、大気圧のＨ２ガスでの水素熱エッチング後の熱酸化温度で制御した。グラフｇ１は１１００℃、グラフｇ２は１０５０℃であった。図３６からわかるように、通常使用されるＮｓの範囲（１×１０１２ｃｍ−２〜１０×１０１２ｃｍ−２）においては、２つの側面が凸レンズ形状となるナノワイヤーのチャネルの電子移動度が、側面が平坦なナノワイヤーのチャネルの電子移動度に比べて大きい。
【００５６】
（第２実施形態）
次に、本発明の第２実施形態による電界効果トランジスタの製造方法を図４（ａ）乃至図６（ｆ）を参照して説明する。図４（ａ）乃至図４（ｃ）は、本実施形態の製造方法の製造工程を示す断面図。図５（ａ）、図５（ｃ）、図５（ｅ）、図６（ａ）、図６（ｃ）、図６（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図５（ｂ）、図５（ｄ）、図５（ｆ）、図６（ｂ）、図６（ｄ）、図６（ｆ）は平面図である。なお、図５（ａ）、図５（ｃ）、図５（ｅ）、図６（ａ）、図６（ｃ）、図６（ｅ）はそれぞれ、図５（ｂ）、図５（ｄ）、図５（ｆ）、図６（ｂ）、図６（ｄ）、図６（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【００５７】
本実施形態の製造方法は、ナノワイヤーＭＯＳＦＥＴの製造方法であって、ナノワイヤーがひずみＳｉＧｅからなっている。
【００５８】
まず、図４（ａ）に示すように、支持基板１、埋め込み酸化膜２、（００１）面を主面とする２０ｎｍの厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、このＳＯＩ基板４の上に、３０ｎｍの厚さのＳｉ０．９Ｇｅ０．１膜２０、５ｎｍの厚さのＳｉ膜２１を順次エピタキシャル成長により形成する。なお、Ｓｉ膜２１は、Ｓｉ０．９Ｇｅ０．１膜２０中のＧｅが揮発性のＧｅＯとなって脱離するのを防止するキャップ膜として機能するものであって、無くてもよい。
【００５９】
次に、１１５０℃の熱酸化処理を行う。すると、図４（ｂ）に示すように、ＳｉとＧｅとが相互拡散することによって生じる酸化濃縮により埋め込み酸化膜２上に３０ｎｍ厚さのＳｉ０．９Ｇｅ０．１膜２２が形成されるとともに、このＳｉ０．９Ｇｅ０．１膜２２上に酸化シリコン膜２３が形成される。
【００６０】
次に、図４（ｃ）に示すように、酸化シリコン膜２３を希弗酸で除去し、５ｎｍの厚さの酸化シリコン膜５および２０ｎｍの厚さの窒化シリコン膜６をＣＶＤにより順次堆積する。ここで、酸化シリコン膜５は熱酸化により形成しても良い。
【００６１】
次に、図５（ａ）、５（ｂ）に示すように、電子ビームあるいはエキシマレーザを用いたリソグラフィー技術とＲＩＥとにより、ソース／ドレイン部７およびチャネル領域となる部分８に、酸化シリコン膜５および窒化シリコン膜６からなるハードマスク９を形成する。ここで、チャネル方向は［１１０］方向であり、ハードマスク９の幅は４０ｎｍである。このハードマスク９を用いてＲＩＥを行うことにより、ソース・ドレイン部７およびチャネル領域８のＳｉ０．９Ｇｅ０．１膜２２をメサ状に加工する。
【００６２】
次に、図５（ｃ）、５（ｄ）に示すように、希弗酸でメサの側面の自然酸化膜を除去した後、ＳＯＩ基板を大気圧の水素１００％雰囲気中、１０００℃で５分アニールする。その結果、メサの側面が水素により熱エッチングされ、メサ構造のチャネル部分（フィン部分）１０Ａの側面に、基板４の主面に対して垂直かつ平坦な（１１０）面が出現する。これは水素とＳｉおよびＧｅの反応により水素化シリコンおよび水素化ゲルマニウムが発生し、揮発することで側面がエッチング（水素による熱エッチング）された効果である。｛１１０｝面のエッチングレートが他の高指数面に比べて低いために、側面に（１１０）面が出現する。エッチング作用はＳｉあるいはＧｅの表面マイグレーションと競合関係にある。エッチング作用を支配的とするには、温度を９５０℃以上とし、かつ水素分圧を０．２×１０５Ｐａ以上とすることが必要である。さらに、メサ構造、特にチャネル部分の高アスペクト比のフィン構造を維持するためには、上面にハードマスク９が形成されている必要がある。これらの条件のいずれかが満たされない場合、（１１０）面の出現は観測されなかった。水素による熱エッチング後、フィン１０Ａの幅は２０ｎｍとなった。なお、チャネル部分となるフィン１０Ａの側面に（１１０）面１０Ａａが出現する結果、図５（ｃ）に示すように、ハードマスク９には、庇９ａが形成される。
【００６３】
次に、熱燐酸および希弗酸でハードマスク９をエッチングによる除去する。その後、再度、全面に酸化シリコン膜および窒化シリコン膜を順次堆積し、リソグラフィー技術とＲＩＥを用いて、上記酸化シリコン膜および窒化シリコン膜からなる絶縁層をパターニングすることにより、ソース／ドレイン部７を上記絶縁層２４で被覆し、チャネル部となるフィン１０Ａを露出させる（図５（ｅ）、５（ｆ））。
【００６４】
次に、図６（ａ）、６（ｂ）に示すように、９５０℃でチャネル部分を熱酸化し、酸化濃縮により直径１０ｎｍのＳｉ０．２５Ｇｅ０．７５ワイヤーチャネル１６を形成する。このとき、ワイヤーチャネル１６の周囲は熱酸化膜２５によって覆われている。
【００６５】
続いて、図６（ｃ）、６（ｄ）に示すように、熱燐酸で窒化シリコン膜２４を除去した後、ワイヤーチャネル１６の周囲の熱酸化膜２５を希フッ酸によりエッチング除去し、ワイヤーチャネル１６を露出させる。
【００６６】
次に、ワイヤーチャネル１６の周囲を覆うように、ＨｆＯ２からなるゲート酸化膜１２を形成した後、基板の前面にポリシリコン膜を堆積する。続いて、フォトリソグラフィー技術を用いて、ポリシリコン膜をパターニングしてゲート電極１３を形成する。そして、ゲート電極１３が形成された領域以外のフィンの周囲に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィンの側面を露出させる（図６（ｅ）、６（ｆ））。その後の工程は第１実施形態と同様に行い、電界効果トランジスタを完成する。
【００６７】
本実施形態の製造方法においては、チャネルは正孔移動度が高い圧縮ひずみＳｉＧｅであるため、本実施形態の製造方法をｐチャネルＭＯＳＦＥＴに適用すれば、駆動電流を向上させることができる。
【００７０】
また、（１１０）基板上の［−１１２］方向にパターニングされるチャネルを有する電界効果トランジスタに対しても適用可能である。この場合は、フィン側面に平坦な（１−１１）面が出現する。
【００７１】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現する。
【００７２】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現する。
【００７３】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【００７４】
（第３実施形態）
次に、本発明の第３実施形態による電界効果トランジスタの製造方法を図７（ａ）乃至図７（ｆ）を参照して説明する。図７（ａ）、図７（ｃ）、図７（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図７（ｂ）、図７（ｄ）、図７（ｆ）は平面図である。なお、図７（ａ）、図７（ｃ）、図７（ｅ）はそれぞれ、図７（ｂ）、図７（ｄ）、図７（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【００７５】
本実施形態の製造方法は、ナノワイヤーＭＯＳＦＥＴの他の製造方法であって、ナノワイヤーがひずみＳｉＧｅからなっている。
【００７６】
まず、支持基板１、埋め込み酸化膜２、および（００１）面を主面とする３０ｎｍ厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、第１実施形態の図１（ｄ）、１（ｅ）に示す工程、すなわち水素による熱エッチングを行って、メサの側面に、基板の主面に対して垂直でかつ平坦な（１１０）面１０ａを有するフィン１０を形成するとともにハードマスク９に庇９ａが形成される工程までは、第１実施形態と同様にして行う。
【００７７】
次に、図７（ａ）、７（ｂ）に示すように、フィン１０の側面に１０ｎｍ厚さのＳｉ０．９Ｇｅ０．１層２６をエピタキシャル成長に形成する。続いて、熱燐酸および希弗酸でハードマスク９をエッチングにより除去する。その後、再度、全面に酸化シリコン膜および窒化シリコン膜を順次堆積し、リソグラフィー技術とＲＩＥを用いて、上記酸化シリコン膜および窒化シリコン膜からなる絶縁層２４をパターニングすることにより、ソース／ドレイン部７を上記絶縁層２４で被覆し、チャネル部を露出させる（図７（ｃ）、７（ｄ））。
【００７８】
次に、図７（ｅ）、７（ｆ）に示すように、９５０℃でチャネル部分を熱酸化し、ＳｉとＧｅとが相互拡散することによって生じる酸化濃縮により直径１０ｎｍのＳｉ０．２５Ｇｅ０．７５からなるワイヤーチャネル１６を形成する。このとき、ワイヤーチャネル１６の周囲は熱酸化膜２５によって覆われている。
【００７９】
続いて、図６（ｃ）、６（ｄ）で説明した第２実施形態と同様の工程を行う。すなわち、熱燐酸で窒化シリコン膜２４を除去した後、ワイヤーチャネル１６の周囲の熱酸化膜２５を希フッ酸によりエッチング除去し、ワイヤーチャネル１６を露出させる。その後は第２実施形態と同様の工程を行い、電界効果トランジスタを完成する。
【００８０】
本実施形態の製造方法においては、チャネルは正孔移動度が高い圧縮ひずみＳｉＧｅであるため、本実施形態の製造方法をｐチャネルＭＯＳＦＥＴに適用すれば、駆動電流を向上させることができる。
【００８３】
また、（１１０）基板上の［−１１２］方向にパターニングされるチャネルを有する電界効果トランジスタに対しても適用可能である。この場合は、フィン側面に平坦な（１−１１）面が出現する。
【００８４】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現する。
【００８５】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現する
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【００８６】
（第４実施形態）
次に、本発明の第４実施形態による電界効果トランジスタの製造方法を、図８（ａ）乃至図９（ｆ）を参照して説明する。図８（ａ）、図８（ｂ）、図８（ｄ）、図９（ａ）、図９（ｃ）、図９（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図８（ｃ）、図８（ｅ）、図９（ｂ）、図９（ｄ）、図９（ｆ）は平面図である。なお、図８（ｂ）、図８（ｄ）、図９（ａ）、図９（ｃ）、図９（ｅ）はそれぞれ、図８（ｃ）、図８（ｅ）、図９（ｂ）、図９（ｄ）、図９（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【００８７】
本実施形態は、マルチワイヤーＭＯＳＦＥＴの製造方法である。
【００８８】
まず、図８（ａ）に示すように、支持基板１、埋め込み酸化膜２、および（００１）面を主面とする１２ｎｍ厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、このＳＯＩ層３上に、１０ｎｍ厚さのＳｉ０．７Ｇｅ０．３膜４１、１２ｎｍ厚さのＳｉ膜４２を交互に二組、エピタキシャル成長により積層し、さらに最上部に１０ｎｍ厚さのＳｉ０．７Ｇｅ０．３膜４１をエピタキシャル成長により形成する。その後、５ｎｍ厚さの酸化シリコン膜５、２０ｎｍ厚さの窒化シリコン膜６を順次堆積する。
【００８９】
次に、図８（ｂ）、８（ｃ）に示すように、第１実施形態と同様に、酸化シリコン膜５および窒化シリコン膜６からなるハードマスク９を頂部に有するメサ構造を作製する。ここで、チャネル方向は［１１０］方向であり、ハードマスク９の幅は３２ｎｍである。
【００９０】
次に、図８（ｄ）、８（ｅ）に示すように、希弗酸でメサ側壁の自然酸化膜を除去した後、ＳＯＩ基板を、大気圧の水素１００％雰囲気で１０００℃、５分間のアニールをする。すると、メサ構造の側面が水素により熱エッチングされ、チャネルとなるフィン１０Ｂの側面に、基板主面に対して垂直かつ平坦な（１１０）面が出現する。本実施形態においては、フィン１０Ｂは、ＳＯＩ層３、Ｓｉ０．７Ｇｅ０．３膜４１、Ｓｉ膜４２、Ｓｉ０．７Ｇｅ０．３膜４１、Ｓｉ膜４２、およびＳｉ０．７Ｇｅ０．３膜４１の積層構造を有している。水素による熱エッチング後、フィン１０の幅は１２ｎｍとなった。なお、チャネルとなるフィン１０Ｂの側面に（１１０）面１０Ｂａが出現する結果、図８（ｄ）に示すように、ハードマスク９には、庇９ａが形成される。
【００９１】
次に、熱燐酸および希弗酸でハードマスク９をエッチングにより除去し、その後、再度全面に酸化シリコン膜と窒化シリコン膜からなる絶縁層を堆積する。続いて、リソグラフィー技術とＲＩＥを用いて、上記絶縁層をパターニングすることにより、ソース／ドレイン部７を上記絶縁層２４で被覆し、かつチャネル部となるフィン１０Ｂを露出させる。続いて、ＣＦ４またはＳＦ６を用いたケミカルドライエッチング（ＣＤＥ）により、Ｓｉ０．７Ｇｅ０．３膜４１を選択的にエッチング除去し、３本のＳｉからなるワイヤーチャネル４３を形成する（図９（ａ）、９（ｂ）参照）。この選択的エッチングはＣＤＥの代わりに、フッ酸・硝酸の混酸を含有するエッチング液を用いたウェットエッチングで行っても良い。
【００９２】
次に、図９（ｃ）、９（ｄ）に示すように、Ｓｉからなるワイヤーチャネル４３の角を丸めるため、１０５０℃、３０秒のＲＴＯにより、ワイヤーチャネル４３の周囲を覆うとともにソース／ドレイン部７の表面を覆う熱酸化膜１１を形成する。その後、希弗酸で熱酸化膜１１を除去するとともに最下部のＳｉからなるワイヤーチャネル４３を埋め込み酸化膜２から浮かせる。その結果、３本のＳｉからなるワイヤーチャネル４３の幅および高さは１０ｎｍとなった。
【００９３】
次に、３本のワイヤーチャネル４３の周囲を覆うように、ＨｆＯ２からなるゲート酸化膜１２を形成し、さらにポリシリコン膜を全面に堆積する（図９（ｅ））。続いて、フォトリソグラフィー技術を用いてポリシリコン膜をパターニングしてゲート電極１３を形成する。そして、ゲート電極１３が形成された領域以外のフィンの周囲に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィン１０Ｂの側面を露出させる。その後の工程は第１実施形態と同様にして行い、電界効果トランジスタを形成する。
【００９６】
また、（１１０）基板上の［−１１２］方向にパターニングされたチャネルを有する電界効果トランジスタに対しても適用可能である。この場合は、フィンの側面に平坦な（１−１１）面が出現するので、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴで同程度の電流駆動力が得られる。このため、回路設計が容易になるという利点がある。
【００９７】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現するので、特にｐチャネルＭＯＳＦＥＴに適用すると、電流駆動力を増大させることができる。
【００９８】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現するので、特にｐチャネルＭＯＳＦＥＴに適用すると、電流駆動力を増大させることができる。
【００９９】
また、本実施形態において、ＳＯＩ層として面内に引張りひずみを有するシリコン層が形成されているＳＯＩ基板（ひずみＳＯＩ基板）を用いると、同様の工程を経てチャネル方向に引張りひずみを有するマルチワイヤーＭＯＳＦＥＴが形成される。この場合、チャネル方向の一軸ひずみにより電子移動度が高くなりｎチャネルＭＯＳＦＥＴのオン電流が増大する。
【０１００】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１０１】
なお、本実施形態においては、くり抜かれるＳｉ１−ｘＧｅｘ膜４１のＧｅの組成ｘは、０．３であった。一般に組成ｘが０．２５以上となると、ＳｉＧｅのエッチングレートが急激に増大するので、Ｓｉ１−ｘＧｅｘ膜４１のＧｅの組成ｘは、０．２５以上０．６以下であることが好ましい。なお、上限値は、次の理由によって決定した。すなわち、Ｓｉ基板上にＳｉ１−ｘＧｅｘ膜を成長する際、組成ｘが大きくなるにつれてＳｉとＳｉＧｅ膜の間の格子不整合が大きくなり、ＳｉＧｅ膜中により大きな圧縮ひずみが生じる。本実施形態のＳｉＧｅ膜厚（１０ｎｍ）においては、組成ｘが０．６を超えると、ＳｉＧｅ膜中のひずみが臨界値を越え、エピタキシャル成長中に格子欠陥が発生してしまうからである。
【０１０２】
（第５実施形態）
次に、本発明の第５実施形態による電界効果トランジスタの製造方法を、図１０（ａ）乃至図１１（ｆ）を参照して説明する。図１０（ａ）、図１０（ｂ）、図１０（ｄ）、図１１（ａ）、図１１（ｃ）、図１１（ｅ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図１０（ｃ）、図１０（ｅ）、図１１（ｂ）、図１１（ｄ）、図１１（ｆ）は平面図である。なお、図１０（ｂ）、図１０（ｄ）、図１１（ａ）、図１１（ｃ）、図１１（ｅ）はそれぞれ、図１０（ｃ）、図１０（ｅ）、図１１（ｂ）、図１１（ｄ）、図１１（ｆ）に示す切断線Ａ−Ａで切断した断面図である。
【０１０３】
本実施形態は、マルチワイヤーＭＯＳＦＥＴの製造方法であり、チャネルとなるマルチワイヤーがひずみＳｉＧｅで形成されている。このため、ひずみＳｉＧｅの高い正孔移動度により、本実施形態の製造方法を、特にｐチャネルＭＯＳＦＥＴに適用すると、Ｓｉをチャネルに用いた場合に比べて高い駆動電流が得られる。
【０１０４】
まず、図１０（ａ）に示すように、支持基板１、埋め込み酸化膜２、および（００１）面を主面とする１０ｎｍ厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、ＳＯＩ層３上に、１０ｎｍ厚さのＳｉ０．７Ｇｅ０．３膜４１、３０ｎｍ厚さのＳｉ０．９５Ｇｅ０．０５膜４４を交互に三組エピタキシャル成長により形成するとともに、最上部に１０ｎｍ厚さのＳｉ０．７Ｇｅ０．３膜４１をエピタキシャル成長により形成する。その後、５ｎｍ厚さの酸化シリコン膜５、２０ｎｍ厚さの窒化シリコン膜６を順次堆積する。
【０１０５】
次に、図１０（ｂ）、１０（ｃ）に示すように、第１実施形態と同様に、酸化シリコン膜５および窒化シリコン膜６からなるハードマスク９を頂部に有するメサ構造を作製する。ここで、チャネル方向は［１１０］方向であり、ハードマスク９の幅は４０ｎｍである。
【０１０６】
次に、希弗酸でメサ構造の側面の自然酸化膜を除去した後、ＳＯＩ基板を大気圧の水素１００％雰囲気で、１０００℃、５分間のアニールを行う。その結果、図１０（ｄ）、１０（ｅ）に示すように、メサ構造の側面が水素により熱エッチングされ、チャネルとなるフィン１０Ｃの側面に、基板の主面に対して垂直でかつ平坦な（１１０）面１０Ｃａが出現する。水素による熱エッチング後、フィン１０Ｃの幅は２０ｎｍとなった。なお、チャネルとなるフィン１０Ｃの側面に（１１０）面１０Ｃａが出現する結果、図１０（ｄ）に示すように、ハードマスク９には、庇９ａが形成される。
【０１０７】
次に、熱燐酸および希弗酸でハードマスク９をエッチングにより除去し、その後、再度全面に酸化シリコン膜と窒化シリコン膜からなる絶縁層を堆積する。続いて、リソグラフィー技術とＲＩＥを用いて、上記絶縁層をパターニングすることにより、ソース／ドレイン部７を上記絶縁層２４で被覆し、かつチャネル部となるフィン１０Ｃを露出させる。続いて、ＣＦ４またはＳＦ６を用いたケミカルドライエッチング（ＣＤＥ）により、Ｓｉ０．７Ｇｅ０．３膜４１を選択的にエッチング除去し、３本のＳｉ０．９５Ｇｅ０．０５からなるワイヤーチャネル４５を形成する（図１１（ａ）、１１（ｂ）参照）。この選択的エッチングは、ＣＤＥの代わりにフッ酸と硝酸との混酸を用いたウェットエッチングを用いても良い。
【０１０８】
次に、図１１（ｃ）、１１（ｄ）に示すように、９５０℃でチャネルとなるフィン１０Ｃを熱酸化し、酸化濃縮により直径１０ｎｍのＳｉ０．６２Ｇｅ０．３８からなる３本のワイヤーチャネル４６を形成する。このとき、３本のワイヤーチャネル４６の周囲は熱酸化膜２５によって覆われている。
【０１０９】
次に、熱燐酸で絶縁層２４の窒化シリコン膜を除去した後、３本のワイヤーチャネル４６の周囲を覆う熱酸化膜２５を希フッ酸によりエッチング除去し、３本のワイヤーチャネル４６の表面を露出させる。その後、３本のワイヤーチャネル４６の周囲を覆うように、ＨｆＯ２からなるゲート酸化膜１２を形成し、さらにポリシリコン膜を全面に堆積する。続いて、図１１（ｅ）、１１（ｆ）に示すように、フォトリソグラフィー技術を用いてポリシリコン膜をパターニングすることによりゲート電極１３を形成する。そして、ゲート電極１３が形成された領域以外のフィンの周囲に形成されているゲート酸化膜１２を、ＲＩＥにより除去し、フィン１０Ｃの側面が露出させる。その後の工程は、第１実施形態と同様にして行い、電界効果トランジスタを形成する。
【０１１２】
また、（１１０）基板上の［−１１２］方向にパターニングされるチャネルを有する電界効果トランジスタに対しても適用可能である。この場合は、フィン側面に平坦な（１−１１）面が出現する。
【０１１３】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現する。
【０１１４】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現する。
【０１１５】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１１６】
なお、本実施形態においても、くり抜かれるＳｉ１−ｘＧｅｘ膜４１のＧｅの組成ｘは、第４実施形態で説明したと同様に、０．２５以上０．６以下であることが好ましい。また、残置されるＳｉ１−ｘＧｅｘ膜４４のＧｅの組成ｘは、エッチングレートが増大しない０．２５未満であることが好ましく、０．１以下であることが更に好ましい。
【０１１７】
（第６実施形態）
次に、本発明の第６実施形態による電界効果トランジスタの製造方法を図１２（ａ）乃至図１３（ｄ）を参照して説明する。図１２（ａ）、図１２（ｃ）、図１２（ｅ）、図１３（ａ）、図１３（ｃ）は、本実施形態による電界効果トランジスタの製造方法の製造工程を示す断面図。図１２（ｂ）、図１２（ｄ）、図１２（ｆ）、図１３（ｂ）、図１３（ｄ）は平面図である。なお、図１２（ａ）、図１２（ｃ）、図１２（ｅ）、図１３（ａ）、図１３（ｃ）はそれぞれ、図１２（ｂ）、図１２（ｄ）、図１２（ｆ）、図１３（ｂ）、図１３（ｄ）に示す切断線Ａ−Ａで切断した断面図である。
【０１１８】
まず、（００１）面を主面とするシリコン基板６０に、２０ｎｍ厚さの窒化シリコン膜を堆積する。次に、電子ビームあるいはエキシマレーザを用いたリソグラフィーと反応性イオンエッチング（ＲＩＥ）により、窒化シリコン膜をパターニングし、ソース・ドレイン部７およびチャネル領域となる部分８にハードマスク６を形成する。ここで、チャネル方向は［１１０］方向であり、ハードマスク６の幅は４０ｎｍである。続いて、このハードマスク６を用いてＲＩＥによりソース・ドレイン部７およびチャネル領域８をメサ状に加工する（図１２（ａ）、１２（ｂ））。
【０１１９】
次に、図１２（ｃ）、１２（ｄ）に示すように、希弗酸でメサ構造の側面の自然酸化膜を除去した後、シリコン基板６０を大気圧の水素１００％雰囲気で、９５０℃、５分間アニールする。すると、メサ構造１０の側面がエッチングされ、チャネル部分８となるフィン１０の側面に、基板の主面に対して垂直でかつ平坦な（１１０）面１０ａが出現する。さらに、メサ構造の下部の、フィン１０と基板６０の接続部６１に（１１１）面が出現し、メサの上部の（１１０）面１０ａと交わる。これは水素とＳｉの反応により水素化シリコンが発生し、揮発することで、フィン１０の側面および基板６０の表面がエッチング（水素による熱エッチング）された効果である。｛１１０｝面および｛１１１｝面のエッチングレートが他の高指数面に比べて低いために（１１０）面および（１１１）面が出現する。水素による熱エッチング後、フィン１０の幅は１５ｎｍとなった。ここで、フィン１０の下端の位置は、（１１１）面と（１１０）面の交線によって規定される直線となるため、幅揺らぎの極めて小さいフィン１０が形成される。なお、フィン１０の側面に、（１１０）面１０ａが出現する結果、図１２（ｃ）に示すように、ハードマスク６には庇６ａが形成される。
【０１２０】
次に、図１２（ｅ）、１２（ｆ）に示すように、フィン１０を層間絶縁膜６２で埋め込んだ後に、ハードマスク６の頂部が露出するまでＣＭＰ(Chemical Mechanical Polishing)で平坦化する。
【０１２１】
次に、図１３（ａ）、１３（ｂ）に示すように、層間絶縁膜６２をＲＩＥでエッチバックし、さらに希弗酸でフィン１０の側面である（１１０）面を再度露出させる。その後、さらに熱燐酸でハードマスク６の庇部分６ａを除去する。このとき、窒化シリコン膜６を全部除去せずに一部、メサ構造上に残しておく。
【０１２２】
次に、ＨｆＯ２からなるゲート酸化膜１２をフィン１０の側面に形成し、さらにポリシリコン膜を全面に堆積する。続いて、フォトリソグラフィー技術を用いてポリシリコン膜をパターニングし、ゲート電極１３を形成する（図１３（ｃ）、１３（ｄ））。そして、ゲート電極１３が形成された領域以外のフィンの側面に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィン１０の側面を露出させる。その後の工程は第１実施形態と同様にして行い、電界効果トランジスタを形成する。
【０１２３】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１２４】
本実施形態の製造方法によって製造される電界効果トランジスタにおいては、（１１０）面を側面として有するフィンの底部の幅が（１１１）面と（１１０）面との交線で一意的に規定されるため、フィンの幅の揺らぎが数原子層以内に抑制されるというメリットがある。
【０１２５】
（第７実施形態）
次に、本発明の第７実施形態による相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）素子の製造方法を図１４（ａ）乃至図１８（ｂ）を参照して説明する。本実施形態は、チャネルがＳＯＩ層から形成されるｎチャネルＦｉｎＦＥＴ、チャネルがひずみＳＧＯＩ層から形成されるｐチャネルＦｉｎＦＥＴを備えるＣＭＯＳＦＥＴの製造方法である。ここで、ＳＧＯＩ基板とは、ＳＯＩ基板のＳＯＩ層をＳｉＧｅに置き換えた構造である。図１４（ａ）、図１４（ｃ）、図１５（ａ）、図１５（ｃ）、図１６（ａ）、図１６（ｃ）、図１７（ａ）、図１７（ｃ）、図１８（ａ）は、本実施形態によるＣＭＯＳＦＥＴの製造方法の製造工程を示す断面図。図１４（ｂ）、図１４（ｄ）、図１５（ｂ）、図１５（ｄ）、図１６（ｂ）、図１６（ｄ）、図１７（ｂ）、図１７（ｄ）、図１８（ｂ）は平面図である。なお、図１４（ａ）、図１４（ｃ）、図１５（ａ）、図１５（ｃ）、図１６（ａ）、図１６（ｃ）、図１７（ａ）、図１７（ｃ）、図１８（ａ）はそれぞれ、図１４（ｂ）、図１４（ｄ）、図１５（ｂ）、図１５（ｄ）、図１６（ｂ）、図１６（ｄ）、図１７（ｂ）、図１７（ｄ）、図１８（ｂ）に示す切断線Ａ−Ａで切断した断面図である。
【０１２６】
まず、支持基板１、埋め込み酸化膜２、および例えば（００１）面を主面とするＳＯＩ層３を有するＳＯＩ基板４を用意し、図１４（ａ）、１４（ｂ）に示すように、第１実施形態と同様の工程を用いて、ｎチャネルトランジスタ形成領域８０、ｐチャネルトランジスタ形成領域９０にそれぞれＳＯＩのメサ構造を形成する。続いて、図１４（ｃ）、１４（ｄ）に示すように、第１実施形態と同様の工程を用いて、メサ構造の側面を水素による熱エッチングする。すると、メサ構造の側面に、基板に垂直でかつ平坦な面１０ａを有するフィン１０が形成される。このとき、ハードマスク９に庇９ａが形成される。
【０１２７】
次に、第１実施形態と同様の工程を用いて、ハードマスク９の庇９ａを除去することにより、図１５（ａ）、１５（ｂ）に示すように、ｎチャネル用メサ８１とｐチャネル用メサ９１を形成する。続いて、ハードマスク９をエッチングにより除去した後、図１５（ｃ）、１５（ｄ）に示すように、１０５０℃、３０秒の急速熱酸化（ＲＴＯ）により、メサ構造の表面を覆うように、熱酸化膜１１を形成し、更に２０ｎｍ厚さの窒化シリコン膜８３をＣＶＤにより全面に形成する。
【０１２８】
次に、図１６（ａ）、１６（ｂ）に示すように、ｐチャネルトランジスタ形成領域９０上の窒化シリコン膜８３を熱燐酸によるウェットエッチングにより除去し、希弗酸エッチングによりｐチャネル用フィン１０の側面の熱酸化膜１１を除去し、フィン１０の表面を露出させる。このとき、ｐチャネル用メサ９１上部にのみ窒化シリコン膜８３ａを残しておく。続いて、図１６（ｃ）、１６（ｄ）に示すように、ｐチャネル用メサ９１の側面に、Ｓｉ０．８５Ｇｅ０．１５膜２６を１０ｎｍずつエピタキシャル成長する。
【０１２９】
次に、図１７（ａ）、１７（ｂ）に示すように、メサ９１の幅が１０ｎｍになるまでｐチャネル用メサ９１の側面を熱酸化すると、酸化濃縮により、Ｓｉ０．７Ｇｅ０．３からなるメサ構造９２が形成される。このとき、メサ構造９２の周囲は熱酸化膜８４によって覆われる。続いて、図１７（ｃ）、１７（ｄ）に示すように、熱燐酸で窒化シリコン膜８３、８３ａを除去し、希弗酸で酸化シリコン膜１１、熱酸化膜８４を除去する。すると、ｎチャネルトランジスタ形成領域にはシリコンからなるフィン１０を有するメサ構造８１が出現し、ｐチャネルトランジスタ形成領域には、Ｓｉ０．７Ｇｅ０．３からなるフィン１０Ａを有するメサ構造９２が出現する。
【０１３０】
次に、図１８（ａ）、１８（ｂ）に示すように、ＨｆＯ２からなるゲート酸化膜１２を全面に堆積し、さらにポリシリコン膜を全面に堆積する。そして、フォトリソグラフィー技術を用いて、ポリシリコン膜をパターニングし、ゲート電極１３を形成する。そして、ゲート電極１３が形成されている領域以外のフィンの側面に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィンの側面を露出させる。その後の工程は第１実施形態と同様の工程を行い、ＣＭＯＳＦＥＴを形成する。
【０１３１】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１３２】
なお、基板主面が（００１）面である本実施形態においては、ｎチャネルＭＯＳＦＥＴのチャネルとなるフィンの方向と、ｐチャネルＭＯＳＦＥＴのチャネルとなるフィンの方向は同じであったが、４５度または９０度異なっていてもよい。また、基板主面が（１１０）面の場合で、かつ、いずれかのチャネルが［−１１０］方向の場合にも９０度異なっていてもよい。このことは、以下の第８乃至第１０実施形態においても同様である。
【０１３３】
（第８実施形態）
次に、本発明の第８実施形態によるＣＭＯＳＦＥＴの製造方法を、図１９（ａ）乃至図２３（ｂ）を参照して説明する。本実施形態の製造方法によって製造されるＣＭＯＳＦＥＴは、チャネルがＳＯＩ層から形成されるｎチャネルＦｉｎＦＥＴ、チャネルがひずみＳＧＯＩ層から形成されるｐチャネルＦｉｎＦＥＴを備えている。すなわち、本実施形態の製造方法は、第７実施形態とは製造方法が異なっている。図１９（ａ）乃至図２０（ｃ）は、本実施形態による製造方法の製造工程を示す断面図である。また、図２１（ａ）、図２１（ｃ）、図２２（ａ）、図２２（ｃ）、図２３（ａ）は製造工程を示す断面図であり、図２１（ｂ）、図２１（ｄ）、図２２（ｂ）、図２２（ｄ）、図２３（ｂ）は平面図である。なお、図２１（ａ）、図２１（ｃ）、図２２（ａ）、図２２（ｃ）、図２３（ａ）はそれぞれ、図２１（ｂ）、図２１（ｄ）、図２２（ｂ）、図２２（ｄ）、図２３（ｂ）に示す切断線Ａ−Ａで切断した断面図である。
【０１３４】
まず、図１９（ａ）に示すように、支持基板１、埋め込み酸化膜２、および５０ｎｍ厚さのＳＯＩ層３を有するＳＯＩ基板４を用意し、ＳＯＩ層３に公知のシャロートレンチアイソレーション（ＳＴＩ）工程により、素子分離領域７２を形成し、この素子分離領域７２によってｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０を分離する。
【０１３５】
次に、図１９（ｂ）に示すように、５０ｎｍ厚さのＳＯＩ層３上に厚さ５ｎｍの熱酸化膜７３と、厚さ２０ｎｍの窒化シリコン膜７４を形成し、ｐチャネルトランジスタ形成領域９０上の窒化シリコン膜７４をフォトリソグラフィー技術とＲＩＥを用いて除去する。
【０１３６】
次に、図１９（ｃ）に示すように、希弗酸エッチングによりｐチャネルトランジスタ形成領域９０上の熱酸化膜７３を除去し、その後、ｐチャネルトランジスタ形成領域９０上にＳｉ０．８５Ｇｅ０．１５膜７５を５０ｎｍ、Ｓｉ膜７６を１０ｎｍ、順次エピタキシャル成長に形成する。
【０１３７】
次に、図２０（ａ）に示すように、ｐチャネルトランジスタ形成領域９０を熱酸化し、酸化膜７７が形成され、さらに、酸化濃縮により５０ｎｍ厚さのＳｉＧｅ膜７５ａを形成する。
【０１３８】
次に、図２０（ｂ）に示すように、希弗酸および熱燐酸でそれぞれ熱酸化膜７７、７３と、窒化シリコン膜７４を除去し、ｎチャネルトランジスタ形成領域８０のＳＯＩ層３の表面およびｐチャネルトランジスタ形成領域９０のＳｉＧｅ膜７５ａの表面をそれぞれ露出させる。
【０１３９】
次に、図２０（ｃ）に示すように、再度、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０のそれぞれの表面に２ｎｍ厚さの熱酸化膜７８と、２０ｎｍ厚さの窒化シリコン膜７９を形成する。
【０１４０】
次に、窒化シリコン膜７９および熱酸化膜７８をパターニングし、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０のそれぞれの領域上に、熱酸化膜７８および窒化シリコン膜７９からなるハードマスク９を形成し、このハードマスク９を用いて、ＲＩＥにより図２１（ａ）、２１（ｂ）に示すように、ソース／ドレイン部およびチャネル領域８をメサ状に加工する。
【０１４１】
次に、第１実施形態で説明した水素による熱エッチングを行い、基板に垂直でかつ平坦な側面を有するフィン１０およびフィン１０Ａを備えたメサ構造をｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０に形成する（図２１（ｃ）、２１（ｄ））。このとき、ハードマスク９には庇９ａが形成される。
【０１４２】
次に、第１実施形態で説明した工程を用いて、ハードマスク９の庇９ａを除去する（図２２（ａ）、２２（ｂ））。続いて、フィン１０、１０Ａの側面に熱酸化膜１１を形成し、フィン１０、１０Ａのエッジ部を丸め、かつ幅を適切な値となるように調整する（図２２（ｃ）、２２（ｄ））。
【０１４３】
次に、第１実施形態で説明した工程を用いて、熱酸化膜１１を除去してフィン１０、１０Ａの側面を露出させ、その後、この露出した側面にゲート酸化膜１２を形成し、全面にポリシリコン膜を堆積する。続いて、第１実施形態で説明した工程と同様に、フォトリソグラフィー技術およびＲＩＥを用いて、上記ポリシリコン膜をパターニングし、ゲート電極を形成する（図２３（ａ）、２３（ｂ））。その後、ゲート電極１３が形成されている領域以外のフィン１０、１０Ａの側面に形成されているゲート酸化膜１２をＲＩＥにより除去し、フィン１０、１０Ａの側面を露出させる。その後の工程は、第１実施形態と同じ工程を行い、ＣＭＯＳＦＥＴを形成する。
【０１４４】
第７および第８実施形態は、（００１）基板上の［１１０］方向にパターニングされたチャネルを有するＭＯＳＦＥＴに対して適用され、フィンの側面は（１１０）面で構成されているので、特にｐチャネルＭＯＳＦＥＴの電流駆動力を増大させることができる。
【０１４７】
また、（１１０）基板上の［−１１２］方向にパターニングされるチャネルを有するＭＯＳＦＥＴに対しても適用可能である。この場合は、フィンの側面に平坦な（１−１１）面が出現する。
【０１４８】
また、（１１０）基板上の［００１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（−１１０）面が出現する。
【０１４９】
また、（１１１）基板上の［−２１１］方向のチャネルを有する電界効果トランジスタへの適用も可能である。この場合は、フィンの側面に平坦な（０−１１）面が出現する。
【０１５０】
以上説明したように、本実施形態によれば、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１５１】
また、本実施形態の一変形例として、ＳＯＩ層として面内に引張りひずみεを有するシリコン層が形成されているＳＯＩ基板（ひずみＳＯＩ基板）を用いて、本実施形態と同様の工程を行うことにより、ｎチャネルＭＯＳＦＥＴのチャネルがチャネル方向に引張りひずみを有するひずみＳｉ、ｐチャネルＭＯＳＦＥＴのチャネルがチャネル方向に圧縮ひずみを有するひずみＳｉ１−ｘＧｅｘであるＣＭＯＳＦＥＴが形成される。ただし、ｐチャネルが圧縮ひずみとなるためには、ε／ε０＜ｘでなければならない。ここで、ε０はＳｉとＧｅの格子不整合によるひずみで、０．０４２である。この不等式の意味するところは、格子緩和Ｓｉ１−ｘＧｅｘの格子定数が元のひずみＳＯＩ基板の面内格子定数よりも大きくなるということを意味する。
【０１５２】
（第９実施形態）
次に、本発明の第９実施形態によるＣＭＯＳＦＥＴの製造方法を図２４（ａ）乃至図２７（ｂ）を参照して説明する。本実施形態は、チャネルがＳｉからなるｎチャネルＦｉｎＦＥＴ、チャネルがひずみＳｉＧｅからなるｐチャネルＦｉｎＦＥＴをバルクＳｉ基板上に形成するＣＭＯＳＦＥＴの製造方法である。図２４（ａ）乃至図２４（ｃ）は、本実施形態による製造方法の製造工程を示す断面図である。また、図２５（ａ）、図２５（ｃ）、図２６（ａ）、図２６（ｃ）、図２７（ａ）は製造工程を示す断面図であり、図２５（ｂ）、図２５（ｄ）、図２６（ｂ）、図２６（ｄ）、図２７（ｂ）は平面図である。なお、図２５（ａ）、図２５（ｃ）、図２６（ａ）、図２６（ｃ）、図２７（ａ）はそれぞれ、図２５（ｂ）、図２５（ｄ）、図２６（ｂ）、図２６（ｄ）、図２７（ｂ）に示す切断線Ａ−Ａで切断した断面図である。
【０１５３】
まず、図２４（ａ）に示すように、（００１）面を主面とするバルクＳｉ基板６０上に膜厚が２０ｎｍの熱酸化膜１００を形成し、その後、熱酸化膜１００上にフォトレジストを塗布し、フォトリソグラフィー技術を用いてｎチャネルトランジスタ形成領域８０上にレジストパターン１０２を残置する。そして、このレジストパターン１０２をマスクとしてＲＩＥを用いてｐチャネルトランジスタ形成領域９０の熱酸化膜８２を除去し、さらにＳｉ基板６０に深さ６０ｎｍの溝１０４を形成する。
【０１５４】
次に、図２４（ｂ）に示すように、レジストパターン１０２を除去し、溝１０４にＳｉ０．７Ｇｅ０．３膜１０６をエピタキシャル成長により形成して表面がｎチャネルトランジスタ形成領域８０のＳｉの表面と面一になるようにする。続いて、ｎチャネルトランジスタ形成領域８０の熱酸化膜１００を除去した後、図２４（ｃ）に示すように、全面に２ｎｍ厚さの熱酸化膜１０８を形成し、その後、全面に２０ｎｍ厚さの窒化シリコン膜１１０を堆積する。
【０１５５】
次に、図２５（ａ）、２５（ｂ）に示すように、電子ビームあるいはエキシマレーザを用いたリソグラフィー技術とＲＩＥにより、窒化シリコン膜１１０および熱酸化膜１０８をパターニングすることにより、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０上にそれぞれ、ソース・ドレイン部７およびチャネル領域となる部分８に、熱酸化膜１０８および窒化シリコン膜１１０からなるハードマスク９を形成する。ここで、チャネル方向は［１１０］方向であり、ハードマスク９の幅は４０ｎｍである。そして、このハードマスク９を用いてＲＩＥを行うことにより、ソース・ドレイン部７およびチャネル領域となる部分８をメサ状に加工する。
【０１５６】
次に、第６実施形態の図１２（ｃ）、（ｄ）で説明したと同じ工程を行うことにより、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０上にそれぞれ、基板の主面に対して垂直でかつ平坦な（１１０）面を側面として有するフィン１０および１０Ａを備えたメサ構造を形成する（図２５（ｃ）、２５（ｄ））。このとき、メサ構造の下部にはフィンと基板との接続部に（１１１）面が出現し、フィンの側面（１１０）面と交わる。
【０１５７】
次に、図２６（ａ）、２６（ｂ）に示すように、全面に層間絶縁膜６２を堆積し、ハードマスク９の上面が露出するまでＣＭＰで平坦化する。続いて、図２６（ｃ）、２６（ｄ）に示すように、層間絶縁膜６２を削り、フィン１０、１０Ａの側面を露出させるとともに、ハードマスク９の庇部分９ａ（図２６（ａ）参照）を除去する。
【０１５８】
次に、第６実施形態と同じ工程を用いて、図２７（ａ）、２７（ｂ）に示すように、フィン１０、１０Ａのチャネル領域にそれぞれゲート酸化膜１２を形成するとともに、このゲート酸化膜１２を覆うようにゲート電極１３を形成する。その後は、第６実施形態と同様の工程を行い、ＣＭＩＳＦＥＴを形成する。
【０１５９】
以上説明したように、本実施形態も第６実施形態と同様に、チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを得ることができる。
【０１６０】
（第１０実施形態）
次に、本発明の第１０実施形態によるＣＭＯＳＦＥＴの製造方法を図２８（ａ）乃至図３０（ｂ）を参照して説明する。本実施形態は、チャネルがＳｉからなるｎチャネルＦｉｎＦＥＴ、チャネルがひずみＳｉＧｅからなるｐチャネルＦｉｎＦＥＴがバルクＳｉ基板上に形成されるＣＭＯＳＦＥＴの製造方法である。図２８（ａ）、図２８（ｃ）、図２９（ａ）、図２９（ｃ）、図３０（ａ）は製造工程を示す断面図であり、図２８（ｂ）、図２８（ｄ）、図２９（ｂ）、図２９（ｄ）、図３０（ｂ）は平面図である。なお、図２８（ａ）、図２８（ｃ）、図２９（ａ）、図２９（ｃ）、図３０（ａ）はそれぞれ、図２８（ｂ）、図２８（ｄ）、図２９（ｂ）、図２９（ｄ）、図３０（ｂ）に示す切断線Ａ−Ａで切断した断面図である。
【０１６１】
まず、第６実施形態と同様の工程を用いて、（００１）面を主面とするバルクＳｉ基板６０上に窒化シリコン膜からなるハードマスク６を形成する。そして、このハードマスク６を用いてＲＩＥを行い、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０にそれぞれにおいて、ソース・ドレイン部７およびチャネル領域となる部分８をメサ状に加工する。
【０１６２】
次に、第６実施形態の図１２（ｃ）、（ｄ）で説明したと同じ工程を行うことにより、ｎチャネルトランジスタ形成領域８０およびｐチャネルトランジスタ形成領域９０上にそれぞれ、基板の主面に対して垂直でかつ平坦な（１１０）面を側面として有するフィン１０を備えたメサ構造を形成する（図２８（ｃ）、２８（ｄ））。このとき、メサ構造の下部にはフィンと基板との接続部６１に（１１１）面が出現し、フィン１０の側面（１１０）面と交わる。
【０１６３】
次に、シリコン酸化膜を全面に堆積した後に、図２９（ａ）、２９（ｂ）に示すように、フォトリソグラフィー技術と、ケミカルドライエッチングまたはウェットエッチングとを用いてｐチャネルトランジスタ形成領域９０上のシリコン酸化膜を除去し、ｎチャネルトランジスタ形成領域８０にのみシリコン酸化膜１２０を残置する。その後、ｐチャネルトランジスタ形成領域９０のフィン１０の側面に１０ｎｍ厚のＳｉ０．８５Ｇｅ０．１５膜１２２を選択エピタキシャル成長で形成する（図２９（ａ））。
【０１６４】
次に、図２９（ｃ）、２９（ｄ）に示すように、ｐチャネルトランジスタ形成領域９０を熱酸化し、ｐチャネルトランジスタ形成領域９０のフィン１０Ａの幅が１０ｎｍになるまで酸化濃縮することでＧｅ組成が３０％に増大する。このとき、フィン１０Ａの側部もシリコン酸化膜１２０で覆われる。
【０１６５】
次に、図３０（ａ）、３０（ｂ）に示すように、Ｓｉ基板の全面をシリコン酸化膜６２で埋め込んだ後に、ハードマスク６の上面が露出するまでＣＭＰで平坦化する。その後は、第９実施形態と同様の工程を行い、ＣＭＯＳＦＥＴを形成する。
【０１６６】
上記第１乃至第１０実施形態に対しては、ゲート絶縁膜、ゲート電極、ソース／ドレイン構造の変更が可能である。ゲート絶縁膜に関しては、例えば、各実施形態で述べたＨｆＯ２以外の他の高誘電率材料であるＨｆＳｉＯＮ、ＨｆＳｉＯ２、ＨｆＯ２、ＨｆＡｒＯｘ、ＺｒＯ２、および、これら高誘電率材料とＳｉＯ２またはＧｅＯ２からなる界面層との積層構造、あるいはＳｉ酸窒化膜（ＳｉＯＮ）を用いることも可能である。当然ながら、通常の熱酸化膜（ＳｉＯ２）を用いることも可能である。
【０１６７】
また、ゲート電極として、Ｎｉシリサイド、ＴｉＮ、Ｎｉジャーマノイド（Ｎｉ１−ｘＧｅｘ）、Ｎｉジャーマノシリサイド（ＮｉＳｉ（Ｇｅ））、Ｗシリサイド、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＡｌＮ等を用いることも可能である。また、通常のＣＭＯＳプロセスで用いられているソース／ドレイン部の寄生抵抗を低減する手法を組み合わせることも可能である。例えば、ＳｉまたはＳｉＧｅまたはＧｅを選択エピタキシャル成長して太くすることも可能である。また、ソース／ドレイン部のすべて、あるいは一部を金属シリサイド化することも可能である。
【０１６８】
また、水素熱エッチングのための温度条件は、９５０℃以上かつ１１００℃以下が適当である。なぜなら、９５０℃未満ではエッチング作用が小さく、１１００℃を超えるとフィンが矩形形状を維持できなくなり、ドット状になってしまうためである。水素分圧は、十分なエッチング作用を得るためには０．２×１０５Ｐａ以上でなければならない。実効的なエッチング時間、すなわち、昇温、降温などの際に上記熱エッチング条件を満たしている時間と、温度一定でのエッチング時間を足し合わせた時間は１分から３０分が適当である。
【０１６９】
また、水素アニールの際に、上記熱エッチングが生じる温度、圧力条件以外の条件でのアニール（例えば、温度９５０℃未満、水素分圧１×１０５Ｐａでのアニール、あるいは１０００℃で水素分圧０．１×１０５Ｐａでのアニール）を追加することも可能である。これにより、異方的な水素熱エッチングの効果に、さらに表面マイグレーションによる平坦化の効果も得ることが出来る。
【０１７０】
また、昇温、降温のいずれか、あるいは両方における水素分圧を０．２×１０５Ｐａ未満とすることで、昇温あるいは降温時のエッチングを抑制しエッチングの制御性を良くすることも可能である。
【０１７１】
また、水素熱エッチングの前処理は、希弗酸処理のみならず、１ｎｍ〜５ｎｍ厚さのシリコン酸化膜を形成しても良い。該酸化膜は、熱酸化で形成しても良いし、オゾン水や過酸化水素によって形成してもよい。この場合、酸化膜は水素アニール炉中で、昇温工程で揮発するため、ＳｉまたはＳｉＧｅ表面が大気に曝されることが無いので、熱エッチングの再現性が向上する。
【０１７２】
また、複数のフィン構造あるいは縦積みのナノワイヤアレイを一対のソース・ドレイン領域と接続して単一のトランジスタとして扱うことも可能である。また、第１実施形態から第５実施形態の主要部の工程を、バルクＳｉ基板に対して適用することも可能である。この場合、図１２（ｅ）乃至図１３（ｂ）に示す、層間絶縁膜での埋め込み工程と、フィンの頭だしのための層間絶縁膜の除去工程を追加すればよい。
【０１７３】
本発明の各実施形態の製造方法によれば、Ｓｉ基板上あるいはＳＯＩ基板上に、ＳｉまたはＧｅを含む半導体膜を形成し、この半導体膜の最上部に絶縁膜のハードマスクを形成し、このハードマスクを用いて上記半導体膜をメサ状に加工し、９５０℃以上かつ１１００℃以下の温度において０．２×１０５Ｐａ以上の水素雰囲気中で熱処理ずることにより、該メサの側面がエッチングされて（１１０）面などの低指数面が出現して平坦化される。これにより、メサ幅の縮小と平坦化という効果を同時に得ることが出来る。また、ＦｉｎＦＥＴの作製においては、リソグラフィーに起因するラインエッジラフネスや断面形状の揺らぎが抑制された幅１０ｎｍ程度かそれ以下のフィンを得ることが出来る。
【０１７４】
また、第４実施形態あるいは第５実施形態のような、基板に垂直方向に積層されたマルチナノワイヤーチャネルの形成においては、基板に垂直な結晶面の出現により、上下のチャネルの幅をそろえることが出来る。その結果、ＦｉｎＦＥＴやマルチナノワイヤーＦＥＴの素子特性ばらつきが低減され、駆動電流が増加するという効果が得られる。
【図面の簡単な説明】
【０１７５】
【図１】第１実施形態による製造方法の製造工程を示す図。
【図２】第１実施形態による製造方法の製造工程を示す図。
【図３】第１実施形態の変形例による製造方法の製造工程を示す図。
【図４】第２実施形態の製造方法の製造工程を示す図。
【図５】第２実施形態の製造方法の製造工程を示す図。
【図６】第２実施形態の製造方法の製造工程を示す図。
【図７】第３実施形態の製造方法の製造工程を示す図。
【図８】第４実施形態の製造方法の製造工程を示す図。
【図９】第４実施形態の製造方法の製造工程を示す図。
【図１０】第５実施形態の製造方法の製造工程を示す図。
【図１１】第５実施形態の製造方法の製造工程を示す図。
【図１２】第６実施形態の製造方法の製造工程を示す図。
【図１３】第６実施形態の製造方法の製造工程を示す図。
【図１４】第７実施形態の製造方法の製造工程を示す図。
【図１５】第７実施形態の製造方法の製造工程を示す図。
【図１６】第７実施形態の製造方法の製造工程を示す図。
【図１７】第７実施形態の製造方法の製造工程を示す図。
【図１８】第７実施形態の製造方法の製造工程を示す図。
【図１９】第８実施形態の製造方法の製造工程を示す図。
【図２０】第８実施形態の製造方法の製造工程を示す図。
【図２１】第８実施形態の製造方法の製造工程を示す図。
【図２２】第８実施形態の製造方法の製造工程を示す図。
【図２３】第８実施形態の製造方法の製造工程を示す図。
【図２４】第９実施形態の製造方法の製造工程を示す図。
【図２５】第９実施形態の製造方法の製造工程を示す図。
【図２６】第９実施形態の製造方法の製造工程を示す図。
【図２７】第９実施形態の製造方法の製造工程を示す図。
【図２８】第１０実施形態の製造方法の製造工程を示す図。
【図２９】第１０実施形態の製造方法の製造工程を示す図。
【図３０】第１０実施形態の製造方法の製造工程を示す図。
【図３１】本発明の一実施形態を説明する図。
【図３２】本発明の一実施形態の効果を説明するＳＥＭ像を示す写真。
【図３３】本発明の一実施形態の効果を説明するＳＥＭ像を示す写真。
【図３４】本発明の一実施形態の効果を説明するＳＥＭ像を示す写真。
【図３５】本発明の一実施形態の効果を説明するＳＴＥＭ像を示す写真。
【図３６】第１実施形態の変形例の効果を説明する図。
【符号の説明】
【０１７６】
１  支持基板
２  埋め込み酸化膜
３  ＳＯＩ層
４  ＳＯＩ基板
５  酸化シリコン膜
６  窒化シリコン膜
７  ソース／ドレイン部
８  チャネル領域となる部分
９  ハードマスク
１０  フィン
１０Ａ  フィン
１１  熱酸化膜
１２  ゲート酸化膜
１３  ゲート電極
【図１】
0004966153.tif 000002
【図２】
0004966153.tif 000003
【図３】
0004966153.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
0004966153.tif 000032
【図３６】
0004966153.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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