(57)【特許請求の範囲】
【請求項１】
窒化物半導体からなる電子走行層と、
窒化物半導体からなる電子供給層と
を有し、
前記電子供給層側に、ＳｉＯ２膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜或いは多結晶ＡｌＮ膜のいずれかを介して、ＣａＦ２、ＭｇＦ２或いはＬｉＦのいずれかからなるゲート絶縁膜を有し、
前記ゲート絶縁膜上にゲート電極を設けるとともに、前記ゲート電極を挟んで一方の側にソース電極を設け、他方の側にドレイン電極を設けたことを特徴とする窒化物半導体電界効果トランジスタ。
【請求項２】
前記ゲート絶縁膜の膜厚が、１ｎｍ〜５０ｎｍであることを特徴とする請求項１に記載の窒化物半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物半導体電界効果トランジスタに関するものであり、特に、携帯基地局や衛星通信に用いられる高温動作、高速スイッチング、大電力動作が可能なＭＩＳ型電界効果トランジスタ、特に、ＭＩＳ−ＨＥＭＴのゲートリーク電流を低減するための構成に特徴のある窒化物半導体電界効果トランジスタに関するものである。
【背景技術】
【０００２】
近年のワイヤレス通信技術或いは衛星通信技術の発展にともなって、デバイスの高速化や高出力化が要請されており、従来のＳｉデバイスやＧａＡｓ系デバイスでは不可能な領域での動作も要求されている。
【０００３】
ＧａＮ、ＡｌＮ、ＩｎＮやその混晶に代表されるIII族窒化物半導体は、その優れた材料特性からＧａＡｓ系デバイスに代わる高出力電子デバイスや短波長発光デバイスとして非常に注目を浴びている。
【０００４】
例えば、その代表であるＧａＮの場合は、
ａ．バンドギャップが３．４ｅＶと高く、２００℃近傍での高温動作も可能であり、
ｂ．破壊電界が２×１０６Ｖ・ｃｍ−１と高耐圧であり、
ｃ．電子の飽和ドリフト速度が、ＧａＡｓより低いものの、２．７×１０７ｃｍ／秒と比較的高い、
という特徴を有している。
【０００５】
このような特性を生かした高出力電子デバイスとしては、電界効果トランジスタ、特に、イオン化不純物散乱の少ない二次元電子ガスをチャネル層に形成した高電子移動度トランジスタ（ＨＥＭＴ）についての報告が数多くなされている。
【０００６】
しかし、ＧａＮをはじめとするIII族窒化物半導体はあまり結晶性が良くないため、結晶中にダングリング・ボンドや表面準位が多く存在し、これらのダングリング・ボンドや表面準位に起因してゲートリーク電流が大きいという問題がある。
【０００７】
そこで、近年、逆方向、順方向のゲートリーク電流を低減するとともに、耐圧を向上するために、ゲート電極とIII族窒化物半導体との間にＳｉＮ膜を挿入したＭＩＳ−ＨＥＭＴが報告されている（例えば、非特許文献１参照）。
【非特許文献１】ｈｔｔｐ：／／ｗｗｗ．ｎｕｅｅ．ｎａｇｏｙａ−ｕ．ａｕ．ｊｐ／ｌａｂｓ／ｍｉｚｕｔａｋａｌａｂ／ｔｈｉｎｄｅｘ．ｈｔｍｌ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、III 族窒化物半導体自体のバンドギャップが大きいため、ゲート絶縁膜として従来から用いられているＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物や窒化物ではバンドギャップが充分ではなく、特にゲートに順方向の電圧を印加した際にゲートリーク電流を抑えきれないという問題がある。
【０００９】
したがって、本発明は、ゲートリーク電流を低減するとともに、優れた高出力特性を実現することを目的とする。
【課題を解決するための手段】
【００１０】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号３，４は、それぞれゲート電極、ソース・ドレイン電極である。
図１参照
上記課題を解決するために、本発明は、窒化物半導体電界効果トランジスタにおいて、窒化物半導体からなる電子走行層と、窒化物半導体からなる電子供給層とを有し、前記電子供給層側に、ＳｉＯ２膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜或いは多結晶ＡｌＮ膜のいずれかを介して、ＣａＦ２、ＭｇＦ２或いはＬｉＦのいずれかからなるゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を設けるとともに、前記ゲート電極を挟んで一方の側にソース電極を設け、他方の側にドレイン電極を設けたことを特徴とする。
【００１１】
ＣａＦ２、ＭｇＦ２、ＬｉＦはバンドギャップが大きく、ＧａＮやＡｌＧａＮ等の窒化物半導体に対する伝導帯の障壁高も充分であることから、これらのハロゲン化物をゲート絶縁膜２として用いることによってゲートリーク電流を非常に低く抑えることができる。
【００１２】
また、ゲート絶縁膜２を窒化物半導体層１側にＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、或いは、多結晶ＡｌＮのいずれかからなる絶縁膜を介して設けているので、界面準位をより低減することができる。
【００１３】
また、ゲート絶縁膜２の膜厚としては、１ｎｍ〜５０ｎｍの範囲が望ましく、１ｎｍ以下の場合には安定な膜質を確保することが困難になり、５０ｎｍを超えるとゲート絶縁膜２が厚くなり過ぎて駆動能力が大幅に低下する。
なお、実用的な観点からは５ｎｍ〜３０ｎｍの範囲がより好適である。
【発明の効果】
【００１４】
本発明では、ゲート絶縁膜としてバンドギャップの大きなＣａＦ２、ＭｇＦ２、ＬｉＦを用いているので、ゲートリーク電流を大幅に低減することができ、優れた高出力特性を示す窒化物半導体によるＭＩＳ型電界効果トランジスタを実現することができる。
【発明を実施するための最良の形態】
【００１５】
本発明は、二次元キャリアガス層を形成するためのＡｌＧａＮ層等のキャリア供給層上に直接或いはＧａＮ等の表面保護半導体層を介するとともに、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、或いは、多結晶ＡｌＮのいずれかからなる絶縁膜を介してＣａＦ２、ＭｇＦ２或いはＬｉＦのいずれかのバンドギャップの大きなハロゲン化物からなるゲート絶縁膜を設け、その上にゲート電極を設けたものである。
【実施例１】
【００１６】
ここで、図２及び図３を参照して、本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの製造工程を説明する。
図２参照 
まず、（０００１）面を主面とするＳｉＣ基板１１上に、通常のＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１２、厚さが、例えば、５ｎｍのｉ型ＡｌＧａＮ層１３、Ｓｉドーピング濃度が例えば５×１０１８ｃｍ−３で、厚さが、例えば、３０ｎｍのｎ型ＡｌＧａＮ電子供給層１４、及び、Ｓｉドーピング濃度が例えば５×１０１８ｃｍ−３で、厚さが、例えば、１０ｎｍのｎ型ＧａＮ保護層１５を順次堆積させる。
【００１７】
次いで、蒸着法を用いて厚さが５〜２０ｎｍ、例えば、１０ｎｍのＳｉＮ膜２３及び厚さが５〜２０ｎｍ、例えば、１０ｎｍのＣａＦ２膜２４を全面に堆積する。
【００１８】
次いで、フォトリソグラフィを用いてソース電極・ドレイン電極形成領域にそれぞれ開口部を有するレジストパターンを設け、ドライエッチングにより、ソース電極・ドレイン電極形成領域のＣａＦ２膜２４乃至ｎ型ＧａＮ保護層１５を除去する。
なお、この場合のソース電極形成領域−ドレイン電極形成領域間の距離は、例えば、１０μｍとする。
【００１９】
図３参照 
次いで、蒸着・リフトオフ法を用いて除去部にＴｉ膜及びＡｌ膜を順次堆積させたのち、窒素雰囲気中において、例えば、６００℃で熱処理を行うことによってオーミック特性のソース電極１７及びドレイン電極１８を形成する。
【００２０】
次いで、チャネル方向に沿った長さが例えば、１．０μｍの開口部を有するレジストパターンを設け、蒸着・リフトオフ法を用いてゲート電極２５としてのＮｉ膜及びＡｕ膜を順次堆積することによって、ＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの基本構造が完成する。
【００２１】
この本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴにおいては、ゲート絶縁膜をＧａＮに対してパッシベーション性に優れたＳｉＮ膜を下地としたＳｉＮ膜／ＣａＦ２膜の多層構造膜で構成しているので、界面準位をより低減することができる。
【実施例２】
【００２２】
次に、図４及び図５を参照して、本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの製造工程を説明する。
図４参照 
まず、（０００１）面を主面とするＳｉＣ基板１１上に、通常のＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１２、厚さが、例えば、５ｎｍのｉ型ＡｌＧａＮ層１３、Ｓｉドーピング濃度が例えば５×１０１８ｃｍ−３で、厚さが、例えば、３０ｎｍのｎ型ＡｌＧａＮ電子供給層１４、及び、Ｓｉドーピング濃度が例えば５×１０１８ｃｍ−３で、厚さが、例えば、１０ｎｍのｎ型ＧａＮ保護層１５を順次堆積させる。
【００２３】
次いで、蒸着法を用いて厚さが５〜２０ｎｍ、例えば、１０ｎｍのＳｉＮ膜２３を全面に堆積する。
【００２４】
次いで、フォトリソグラフィを用いてソース電極・ドレイン電極形成領域にそれぞれ開口部を有するレジストパターンを設け、弗素系及び塩素系ガスを用いたドライエッチングにより、ソース電極・ドレイン電極形成領域のＳｉＮ膜２３乃至ｎ型ＧａＮ保護層１５を除去する。
なお、この場合のソース電極形成領域−ドレイン電極形成領域間の距離は、例えば、１０μｍとする。
【００２５】
図５参照 
次いで、蒸着・リフトオフ法を用いて除去部にＴｉ膜及びＡｌ膜を順次堆積させたのち、窒素雰囲気中において、例えば、６００℃で熱処理を行うことによってオーミック特性のソース電極１７及びドレイン電極１８を形成する。
【００２６】
次いで、チャネル方向に沿った長さが例えば、１．０μｍの開口部を有するレジストパターンを設け、蒸着・リフトオフ法を用いて厚さが、５〜２０ｎｍ、例えば、１０ｎｍのＣａＦ２膜２６及びゲート電極２７としてのＮｉ膜及びＡｕ膜を順次堆積することによって、ＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの基本構造が完成する。
【００２７】
この本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴにおいても、ゲート絶縁膜をＧａＮに対してパッシベーション性に優れたＳｉＮ膜を下地としたＳｉＮ膜／ＣａＦ２膜の多層構造膜で構成しているので、界面準位をより低減することができる。
【００２８】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においては基板としてＳｉＣ基板を用いているが、ＳｉＣ基板に限られるものではなく、例えば、ＳｉＣと同様にＧａＮ系半導体との格子整合性に優れたサファイア基板或いはＺｎＯ基板を用いても良いものである。
なお、サファイア基板を用いた場合には、ＡｌＮ低温バッファ層或いはＧａＮ低温バッファ層を介してｉ型ＧａＮキャリア走行層を設ければ良い。
【００２９】
また、上記の各実施例における半導体の積層構造は単なる一例であり、電界効果トランジスタとして機能するのであれば、積層数及び材料組成は全く任意である。
例えば、上記の各実施例におけるｎ型ＧａＮ保護層は省略しても良いものであり、また、ｉ型ＡｌＧａＮ層及びｎ型ＡｌＧａＮ層の組成はＡｌ０．３Ｇａ０．７Ｎを前提としているが、Ａｌ０．２５Ｇａ０．７５Ｎ等の他の組成比でも良いものである。
【００３０】
また、上記の各実施例におけるソース・ドレイン電極及びゲート電極の層構造・形成方法は一例であり、他の層構造・材料でも良いし、また、製造方法としてもリフトオフ法に限られるものではなく、全面に堆積したのち選択的にエッチング除去してソース・ドレイン電極或いはゲート電極を形成しても良いものである。
【００３１】
また、上記の各実施例においては、ゲート絶縁膜を構成するバンドギャップの大きな絶縁物としてＣａＦ２を用いているが、ＣａＦ２に限られるものではなく、ＭｇＦ２、または、ＬｉＦを用いても良く、いずれにしても、ＳｉＮよりバンドギャップの大きな絶縁物であれば良い。
【００３２】
また、上記の各実施例においては、ＣａＦ２を成膜する際に蒸着法を用いているが、蒸着法に限られるものではなく、スパッタ法、分子線エピタキシーなど他の成膜方法を用いても良いものである。
【００３３】
また、上記の各実施例においては、ソース・ドレイン電極の形成工程において、ジャストエッチングを前提に説明しているが、必ずしもジャストエッチングである必要はなく、ｎ型ＧａＮ保護層を少し残しても、或いは、逆に過剰エッチングしてＡｌＧａＮ層を少し削っても構わない。
【００３４】
また、上記の実施例１及び実施例２においては、下地ゲート絶縁膜となるＳｉＮ膜の厚さを例えば、１０ｎｍとしているが、この場合のゲート絶縁膜としてのＳｉＮ膜はより薄いほうが望ましいので、例えば、ＳｉＮ膜を１０ｎｍ程度に成膜したのち、ゲート電極形成部を選択的にエッチングして５ｎｍ以下にしたのち、ＣａＦ２膜を堆積するようにしても良い。
【００３５】
また、上記の実施例１及び実施例２においては、ゲート絶縁膜をＳｉＮ／ＣａＦ２の２層構造としているが、下地は必ずしもＳｉＮ膜である必要はなく、ＣａＦ２等のハロゲン化物よりIII族窒化物半導体に対するパッシベーション性に優れた絶縁物であれば良く、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、或いは、多結晶ＡｌＮ等を用いても良いものである。
【産業上の利用可能性】
【００３６】
本発明の活用例としては、携帯基地局或いは衛星通信用の高出力トランジスタが典型的なものであるが、青色半導体レーザ等の青色半導体発光素子の駆動用トランジスタとして青色半導体発光素子とモノリシックに一体化しても良いものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの途中までの製造工程の説明図である。
【図３】本発明の実施例１のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの図２以降の製造工程の説明図である。
【図４】本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの途中までの製造工程の説明図である。
【図５】本発明の実施例２のＡｌＧａＮ／ＧａＮ系ＭＩＳ−ＨＥＭＴの図４以降の製造工程の説明図である。
【符号の説明】
【００３８】
１ 窒化物半導体層 
２ ゲート絶縁膜
３ ゲート電極
４ ソース・ドレイン電極
１１ ＳｉＣ基板
１２ ｉ型ＧａＮ電子走行層
１３ ｉ型ＡｌＧａＮ層
１４ ｎ型ＡｌＧａＮ電子供給層
１５ ｎ型ＧａＮ保護層
１６ ＳｉＮ膜
１７ ソース電極
１８ ドレイン電極
２３ ＳｉＮ膜
２４ ＣａＦ２膜
２５ ゲート電極
２６ ＣａＦ２膜
２７ ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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