(57)【特許請求の範囲】
【請求項１】
（ａ）半導体チップ取得領域である平坦面と、前記平坦面に対して角度がついた領域を含むエッジ部とを有する半導体ウェハを準備する工程、
（ｂ）前記半導体ウェハの表面に配線溝を形成する工程、
（ｃ）前記配線溝を含む前記半導体ウェハの表面にバリア導体膜を形成する工程、
（ｄ）前記バリア導体膜の表面にスパッタリング法により銅シード膜を形成し、さらに前記銅シード膜の表面にめっき法により銅を主成分とする導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後に、前記エッジ部における前記バリア導体膜と前記銅シード膜および前記導電性膜からなる積層膜、および、前記エッジ部における前記積層膜の下地の絶縁膜の一部を、スラリまたは砥石を用いる研磨手段により除去する工程、
（ｆ）前記（ｅ）工程後に、前記半導体ウェハの表面を機械的および化学的に研磨し平坦化する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記バリア導体膜は、タンタル窒化膜またはタンタルとタンタル窒化膜との積層膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程の前記研磨手段は複数の研磨ドラムであって、
前記（ｅ）工程は、
（ｅ−１）前記平坦面に対して垂直な回転軸を有する第１の研磨ドラムにて、前記エッジ部の端部を研磨する工程、
（ｅ−２）前記平坦面に対して傾斜した回転軸を有する第２の研磨ドラムにて、前記エッジ部の前記平坦面側を研磨する工程、
（ｅ−３）前記平坦面に対して傾斜した回転軸を有する第３の研磨ドラムにて、前記エッジ部の前記平坦面と対向する裏面側を研磨する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体チップ取得領域である平坦面と、前記平坦面に対して角度がついた領域を含むエッジ部とを有する半導体ウェハを準備する工程、
（ｂ）前記半導体ウェハの表面に配線溝を形成する工程、
（ｃ）前記配線溝を含む前記半導体ウェハの表面にバリア導体膜を形成する工程、
（ｄ）前記バリア導体膜の表面にスパッタリング法により銅シード膜を形成し、さらに前記銅シード膜の表面にめっき法により銅を主成分とする導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後に、前記半導体ウェハの表面を機械的および化学的に研磨し平坦化する工程、
（ｆ）前記（ｅ）工程後に、前記エッジ部における前記バリア導体膜と前記銅シード膜および前記導電性膜からなる積層膜、および、前記エッジ部における前記積層膜の下地の絶縁膜の一部を、スラリまたは砥石を用いる研磨手段により除去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法において、
前記バリア導体膜は、タンタル窒化膜またはタンタルとタンタル窒化膜との積層膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項４記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程の前記研磨手段は複数の研磨ドラムであって、
前記（ｆ）工程は、
（ｆ−１）前記平坦面に対して垂直な回転軸を有する第１の研磨ドラムにて、前記エッジ部の端部を研磨する工程、
（ｆ−２）前記平坦面に対して傾斜した回転軸を有する第２の研磨ドラムにて、前記エッジ部の前記平坦面側を研磨する工程、
（ｆ−３）前記平坦面に対して傾斜した回転軸を有する第３の研磨ドラムにて、前記エッジ部の前記平坦面と対向する裏面側を研磨する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に、半導体ウェハへの加工工程を含む半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者らは、ウェハのエッジからの異物の発生を防ぐという観点から公知例を調査した。
【０００３】
たとえば、特開２０００−６８２７３号公報（特許文献１）には、ＣＭＰ法により金属膜を研磨しパターンを形成した後に、ウェハの素子形成面のエッジに残った金属膜をウエットエッチング法、レーザまたはＣＭＰ法を用いて除去することにより、そのエッジからの異物の発生を防ぐ技術について開示されている。
【０００４】
また、ウェハのエッジを研磨する研磨装置については、特開平１１−１０４９４２号公報（特許文献２）、特開平１１−９０８０３号公報（特許文献３）、特開平１１−４８１０９号公報（特許文献４）、特開平１１−３３８８８号公報（特許文献５）、特開平１０−３２８９８９号公報（特許文献６）、特開平１０−３０９６６６号公報（特許文献７）、特開平１０−２９６６４１号公報（特許文献８）、特開平４−３４９３１号公報（特許文献９）および特開昭６４−７１６５６号公報（特許文献１０）などにおいて開示されている。
【特許文献１】特開２０００−６８２７３号公報
【特許文献２】特開平１１−１０４９４２号公報
【特許文献３】特開平１１−９０８０３号公報
【特許文献４】特開平１１−４８１０９号公報
【特許文献５】特開平１１−３３８８８号公報
【特許文献６】特開平１０−３２８９８９号公報
【特許文献７】特開平１０−３０９６６６号公報
【特許文献８】特開平１０−２９６６４１号公報
【特許文献９】特開平４−３４９３１号公報
【特許文献１０】特開昭６４−７１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路装置を構成する配線の抵抗の低減に関して、配線材料に銅系材料（銅または銅合金）を用いたダマシン（Damascene）法の適用が進められている。このダマシン法は、絶縁膜に配線形成用の溝を形成した後、その絶縁膜上および配線形成用の溝内に配線形成用の導体膜を被着し、さらに、その導体膜の不要な部分を化学機械研磨法（ＣＭＰ；Chemical Mechanical Polishing）等により除去し、上記溝内のみに導体膜を残すことにより配線形成用の溝内に埋込配線を形成する方法である。この方法によれば、配線の寸法を通常構造の配線の寸法に比べて小さくすることができ、特に、エッチング法による微細加工が困難な銅系材料の加工寸法を小さくできる。
【０００６】
本発明者らは、ＣＭＰ法を用いた工程において、製品となる半導体チップ（以下、チップと略す）を取得できない領域を含んだ半導体ウェハ（以下、ウェハと略す）の全面にパターンを形成する方法を検討している。これは、ＣＭＰ法による研磨における研磨の均一性が、ウェハに形成されたパターンの有無に影響を受けやすいからである。また、パターンを転写するための露光に要する時間を短縮するために、製品となる半導体チップを取得できない領域はＣＭＰ法による研磨の均一性が保てる程度に小さく設定している。
【０００７】
ところで、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体集積回路装置の歩留りは、その製造に用いられるウェハに付着する異物によって大きく影響される。特に、その異物は、ウェハのエッジからの発生が多くなっている。
【０００８】
ウェハは、製品となる半導体チップの取得が可能な素子形成面が平坦であるのに対し、そのエッジにおいては平坦な面に対して角度がついたラウンド状態となっている。本発明者らは、このラウンド状態となった部分において薄膜が剥離し、異物の発生源となることを見出した。
【０００９】
たとえばＳＴＩ（Shallow Trench Isolation）工程を例に取って、上記薄膜の剥離のメカニズムについて説明する。
【００１０】
まず、ウェハの表面にパッド酸化膜を形成した後、そのパッド酸化膜上に窒化シリコン膜を成膜する。続いて、フォトレジスト膜を用いたドライエッチングにより窒化シリコン膜をパターニングした後、そのフォトレジスト膜と残った窒化シリコン膜をマスクにパッド酸化膜およびウェハをエッチングすることにより、ウェハに溝を形成する。次に、その溝の内部に薄い酸化膜を形成した後、ウェハ上に酸化シリコン膜を堆積する。続いて、その酸化シリコン膜に対してデンシファイを行った後、ＣＭＰ法により上記窒化シリコン膜を研磨終点として酸化シリコン膜を研磨することにより、上記溝の内部に酸化シリコン膜を残す。
【００１１】
ところが、上記したように、ウェハは半導体チップの取得が可能な素子形成面が平坦であるのに対し、そのエッジにおいては平坦な面に対して角度がついたラウンド状態となっている。そのため、そのエッジにおいてパターニングされたパッド酸化膜および窒化シリコン膜の上部は上記酸化シリコン膜に覆われたままの状態となる。上記工程後にパッド酸化膜および窒化シリコン膜は除去するが、ウェハエッジのパッド酸化膜および窒化シリコン膜は、酸化シリコン膜に覆われた状態となっていることから除去されることなく残ってしまう。
【００１２】
その後、ウェハに不純物イオンを打ち込むことによりウエルを形成した後、ＨＦ（フッ酸）系の洗浄液を用いた洗浄工程により、ウェハエッジのパッド酸化膜および窒化シリコン膜を覆っていた酸化シリコン膜が除去され、そのパッド酸化膜および窒化シリコン膜が露出する。その際、パッド酸化膜がエッチングされ、その上部の窒化シリコン膜が剥離して異物となる問題がある。さらにその後の工程においても、ＨＦ洗浄等の工程が繰り返されることから、その各々の工程においてパッド酸化膜がエッチングされ、その上部の窒化シリコン膜が剥離して異物となる可能性を有している。
【００１３】
本発明の目的は、半導体集積回路装置の製造工程中における、ウェハからの異物の発生を防ぐ技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、半導体ウェハの表面に第１絶縁膜を成膜する工程と、前記半導体ウェハのエッジにおける前記第１絶縁膜を除去する工程と、前記第１絶縁膜の除去工程後に前記第１絶縁膜をパターニングする工程と、前記第１絶縁膜をパターニング後に前記第１絶縁膜上を含む前記半導体ウェハ上に第２絶縁膜を成膜する工程とを含むものである。
【００１７】
また、本発明は、半導体ウェハの表面に第１絶縁膜を成膜する工程と、前記第１絶縁膜をパターニングする工程と、前記第１絶縁膜をパターニング後に前記第１絶縁膜上を含む前記半導体ウェハ上に第２絶縁膜を成膜する工程と、前記第２絶縁膜の表面を機械的および化学的に研磨し、その表面を平坦化する工程と、前記第２絶縁膜の表面を平坦化した後に、前記半導体ウェハのエッジにおいて、前記第１絶縁膜を研磨終点として前記第２絶縁膜を研磨する工程とを含むものである。
【００１８】
また、本発明は、半導体ウェハの表面に第３絶縁膜を成膜する工程と、前記第３絶縁膜をパターニングする工程と、前記第３絶縁膜をパターニング後に、前記半導体ウェハ上に第１導電性膜を成膜する工程と、前記第１導電性膜を成膜後に、前記半導体ウェハのエッジにおける前記第１導電性膜を除去する工程と、前記半導体ウェハの半導体チップ取得領域上の前記第３絶縁膜の表面を研磨終点として、前記第１導電性膜を研磨する工程とを含むものである。
【００１９】
また、本発明は、半導体ウェハの表面に第３絶縁膜を成膜する工程と、前記第３絶縁膜をパターニングする工程と、前記第３絶縁膜をパターニング後に、前記半導体ウェハ上に第１導電性膜を成膜する工程と、前記半導体ウェハの半導体チップ取得領域上の前記第３絶縁膜の表面を研磨終点として、前記第１導電性膜を研磨する工程、前記第１導電性膜を研磨した後に前記半導体ウェハのエッジにおける前記第１導電性膜を除去する工程とを含むものである。
【発明の効果】
【００２０】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）ウェハのエッジにおいて形成された薄膜を除去するので、その薄膜が剥離して再度ウェハに付着することに起因する半導体集積回路装置の歩留りの低下を防ぐことができる。
（２）ウェハのエッジの形状、およびウェハのエッジにおける除去対象の薄膜の成膜状態に応じて、ウェハと研磨ドラムとが接触する角度および研磨ドラムの最適な研磨速度を設定することができるので、ウェハのエッジ全域においてその薄膜を除去することができる。
【発明を実施するための最良の形態】
【００２１】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２２】
ウェハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置と言う時は、シリコンウェハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨が明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の絶縁基板上に作られるもの等も含むものとする。
【００２３】
素子形成面とは、ウェハの主面であって、その面にフォトリソグラフィ技術により複数のチップ領域に対応するデバイスパターンが形成される面を言う。
【００２４】
ウェハのエッジとは、ウェハの外周部においてウェハの主面および裏面の平坦な面に対して角度がついた領域を言い、本願においては、ウェハの主面および裏面の平坦な面における外端部から製品となるチップが取得できる領域の間の一部の領域も含む。
【００２５】
転写パターンとは、マスクによってウェハ上に転写されたパターンであって、具体的にはレジストパターンおよびレジストパターンをマスクとして実際に形成されたウェハ上のパターンを言う。
【００２６】
レジストパターンとは、感光性樹脂膜（レジスト膜）をフォトリソグラフィ技術によりパターニングした膜パターンを言う。なお、このパターンには、該当する部分に関して全く開口のない単なるレジスト膜を含む。
【００２７】
化学機械研磨とは、一般に被研磨面を相対的に軟らかい布様のシート材料などからなる研磨パッドに接触させた状態で、スラリを供給しながら面方向に相対移動させて研磨を行うことを言い、本願においてはその他、被研磨面を硬質の砥石面に対して相対移動させることによって研磨を行う方法、その他の固定砥粒を使用するもの、および砥粒を使用しない砥粒フリーＣＭＰなども含むものとする。
【００２８】
以下の実施の形態においては、便宜上その必要があるときには複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために、ウェハにおいて製品となるチップを取得できない領域に形成された転写パターンにハッチングを付す。
【００３３】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００３４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
本実施の形態１は、たとえば半導体基板のｐ型ウエルにｎＭＩＳＱｎが形成された半導体集積回路装置の製造方法に本発明を適用したものである。
【００３６】
図１および図２は、本実施の形態１のウェハ（半導体基板）１の要部断面図である。図１においては特にウェハ１のエッジ付近を示し、図２においては、特にウェハ１における素子形成面付近を拡大して示している。
【００３７】
まず、図１および図２に示すように、たとえば比抵抗が１０Ωｃｍ程度の単結晶シリコンからなるウェハ（半導体基板）１を用意する。図２は、ウェハ１におけるデバイス面付近を拡大して示した要部断面図である。本実施の形態１において、このウェハ１は、その厚さが７５０μｍ程度であり、その外周部は半径３５０μｍ程度のラウンド状態となっている。また、本実施の形態１において、ウェハ１のエッジの幅Ｘは、ウェハ１の外周端部から５ｍｍ程度となっている。
【００３８】
続いて、ウェハ１を８５０℃程度で熱処理して、その表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）２（第１絶縁膜）を形成し、次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜３（第１絶縁膜）をＣＶＤ（Chemical Vapor Deposition）法で堆積する。酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）のウェハ１の表面の酸化を防止するマスクとして利用される。
【００３９】
次に、図３に示すように、ウェハ１のエッジにおける酸化シリコン膜２および窒化シリコン膜３を除去する。これにより、ウェハ１のエッジに酸化シリコン膜２および窒化シリコン膜３が残ることを防ぐことができる。すなわち、後の洗浄工程において、その酸化シリコン膜２および窒化シリコン膜３が剥離して、ウェハ１に再度付着することにより、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを防ぐことができる。また、このウェハ１のエッジの酸化シリコン膜２および窒化シリコン膜３の除去工程においては、除去工程後に酸化シリコン膜２および窒化シリコン膜３の端部の面Ｓがウェハ１の素子形成面に対して５°〜７５°程度の角度が付くようにする。それにより、後の工程で薄膜を堆積する際に、面Ｓからウェハ１の表面にかけてのその薄膜のカバレッジが低下することを防ぐことができる。
【００４０】
上記の酸化シリコン膜２および窒化シリコン膜３を除去する工程は、複数個の研磨ドラムを用いて行うものであり、たとえば図４に示すような３個の研磨ドラム４Ａ〜４Ｃ（研磨手段）を用いる場合を例示することができる。複数個の研磨ドラムを用いることにより、ウェハ１のエッジの全域を研磨することが容易になり、研磨に要する時間を短縮することができる。研磨ドラム４Ａ〜４Ｃは、その外周部に軟質の研磨パッドが巻き付けられており、研磨時にはその研磨面に、たとえばコロイダルシリカ、酸化セリウムまたは酸化アルミナなどのスラリを供給することにより研磨を行う。
【００４１】
図５〜図７は、それぞれＡ−Ａ線（図４参照）、Ｂ−Ｂ線（図４参照）およびＣ−Ｃ線（図４参照）での断面図である。
【００４２】
図５〜図７に示すように、研磨ドラム４Ａは相対的にウェハ１のエッジの上面（素子形成面）側を研磨し、研磨ドラム４Ｂは相対的にウェハ１のエッジの中央を研磨し、研磨ドラム４Ｃは相対的にウェハ１のエッジの下面（裏面）を研磨している。また、研磨ドラム４Ａ〜４Ｃはそれぞれ異なる角度θ１〜θ３でウェハ１と接触し、回転することによって研磨を行う。そのため、ウェハ１のエッジ全域において酸化シリコン膜２および窒化シリコン膜３を除去することが可能となっている。
【００４３】
ウェハ１のエッジの形状は、たとえば図８に示すようなエッジが弧を描いた形状の、いわゆるフルラウンドタイプや、図９に示すようなエッジの端部が平坦になった、いわゆる先端フラットタイプなどがある。本実施の形態１においては、上記研磨ドラム４Ａ〜４Ｃがウェハ１と接触する角度θ１〜θ３は、ウェハ１のエッジの形状に応じて適宜設定することが可能となっている。また、角度θ１〜θ３は、除去する酸化シリコン膜２および窒化シリコン膜３の成膜状態に応じて適宜設定することが可能である。すなわち、本実施の形態１の研磨ドラム４Ａ〜４Ｃを用いることにより、図８および図９に示したような種々のウェハ１のエッジ形状に対して、そのエッジ全域において酸化シリコン膜２および窒化シリコン膜３を除去することができる。
【００４４】
また、上記研磨ドラム４Ａ〜４Ｃは、その回転数およびウェハ１と接触する圧力を適宜設定し、研磨速度を変えることが可能である。すなわち、ウェハ１の規格による上記したようなウェハ１のエッジの形状や、酸化シリコン膜２および窒化シリコン膜３の成膜状態に応じて、研磨ドラム４Ａ〜４Ｃの最適な研磨速度を設定することができる。
【００４５】
また、後の工程で、ウェハ１のエッジに成膜した他の薄膜を研磨ドラム４Ａ〜４Ｃを用いて除去する場合においても、角度θ１〜θ３および研磨ドラム４Ａ〜４Ｃの最適な研磨速度を設定することにより、ウェハ１のエッジ全域においてその薄膜を除去することができる。図１０に示すように、薄膜Ｔ１が相対的にウェハ１の上面（素子形成面）側にのみ成膜されている場合には、θ１＝１５０°、θ２＝１２０°、θ３＝６０°とすることを例示できる。この時、研磨ドラム４Ａ、４Ｂのみで除去対象の薄膜を除去可能であれば、研磨ドラム４Ｃは省略することができる。
【００４６】
一方、図１１に示すように、薄膜Ｔ１がウェハ１の上面（素子形成面）から下面（裏面）付近まで成膜されている場合、もしくはウェハ１の全面に成膜されている場合などには、θ１＝１３５°、θ２＝９０°、θ３＝４５°とすることを例示できる。このように角度θ１〜θ３を設定することにより、ウェハ１のエッジにおける薄膜Ｔ１の除去を短時間で行うことが可能となる。
【００４７】
なお、本実施の形態１においては、研磨ドラム４Ａ〜４Ｃを用いてウェハ１のエッジにおける酸化シリコン膜２および窒化シリコン膜３を除去する方法について示したが、研磨ドラム４Ａ〜４Ｃの代わりにドライエッチング法またはウエットエッチング法によって上記酸化シリコン膜２および窒化シリコン膜３を除去してもよい。
【００４８】
次に、図１２および図１３に示すように、ウェハ１上にフォトレジスト膜５を塗布した後、マスクを用いた露光処理によりそのフォトレジスト膜５をパターニングする。この時、図１４に示すように、チップを取得できるチップ領域Ａ１の周囲のダミー露光領域（斜線部）Ａ２においても、上記フォトレジスト膜５はパターニングされる。これは、後のＣＭＰ法による研磨工程時において、研磨の均一性を向上させるためである。
【００４９】
次に、図１５および図１６に示すように、フォトレジスト膜５をマスクにしたドライエッチングにより、素子分離領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。続いて、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域のウェハ１に深さ３５０ｎｍ程度の溝６を形成する。
【００５０】
次に、図１７および図１８に示すように、エッチングで溝６の内壁に生じたダメージ層を除去するために、ウェハ１を１０００℃程度で熱処理して溝６の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜７を形成する。続いて、ウェハ１上に膜厚３８０ｎｍ程度の酸化シリコン膜８（第２絶縁膜）をＣＶＤ法で堆積し、次いで酸化シリコン膜８の膜質を改善するために、ウェハ１を熱処理して酸化シリコン膜８をデンシファイ（焼き締め）する。
【００５１】
次に、図１９および図２０に示すように、窒化シリコン膜３をストッパに用いたＣＭＰ法で酸化シリコン膜８を研磨して溝６の内部に残すことにより、表面が平坦化された素子分離溝を形成する。続いて、図２１および図２２に示すように、熱リン酸を用いたウエットエッチングでウェハ１の活性領域上に残った窒化シリコン膜３および酸化シリコン膜２を除去する。既に、ウェハ１のエッジにおいては、窒化シリコン膜３および酸化シリコン膜２は除去されていることから、そのエッジにおいて酸化シリコン膜８に覆われた窒化シリコン膜３および酸化シリコン膜２は存在しない。すなわち、後の洗浄工程において、その窒化シリコン膜３および酸化シリコン膜２が剥離して異物となることを防ぐことができる。
【００５２】
次に、図２３に示すように、ウェハ１に熱処理を施して、ウェハ１の主面にイオン打ち込みの際のパッド酸化膜となる薄い酸化シリコン膜（図示せず）を形成する。続いて、ウェハ１のｎＭＩＳを形成する領域にｎ型不純物、たとえばＢ（ホウ素）をイオン注入してｐ型ウエル９を形成する。このｐ型ウエル９を形成した後、このイオン打ち込み工程に用いた上記酸化シリコン膜をＨＦ（フッ酸）系の洗浄液を使って除去する。この時、酸化シリコン膜８の表面もウエットエッチングされるため、酸化シリコン膜８の表面高さとｐ型ウエル９が形成された領域のウェハ１の表面高さとは同程度になる。
【００５３】
次に、図２４に示すように、ウェハ１をウエット酸化してｐ型ウエル９の表面に膜厚３.５ｎｍ程度の清浄なゲート酸化膜１０を形成する。続いて、ウェハ１上に膜厚９０〜１００ｎｍ程度のノンドープ多結晶シリコン膜をＣＶＤ法で堆積する。続いて、イオン注入用のマスクを用いて、ｐ型ウエル９の上部のノンドープ多結晶シリコン膜に、たとえばＰ（リン）をイオン注入してｎ型多結晶シリコン膜を形成する。さらに、そのｎ型多結晶シリコン膜の表面に酸化シリコン膜を堆積して積層膜を形成し、フォトリソグラフィによりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングし、ゲート電極１１およびキャップ絶縁膜１２を形成する。なお、ゲート電極１１の上部にＷＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＴａＳｉｘまたはＣｏＳｉｘなどの高融点金属シリサイド膜を積層してもよい。キャップ絶縁膜１２は、たとえばＣＶＤ法により形成することができる。
【００５４】
続いて、ゲート電極１１の加工に用いたフォトレジスト膜を除去した後、ｐ型ウエル９にｎ型不純物、たとえばＰをイオン注入してゲート電極１１の両側のｐ型ウエル９にｎ−型半導体領域１３を形成する。
【００５５】
続いて、ウェハ１上に膜厚１００ｎｍ程度の酸化シリコン膜をＣＶＤ法で堆積し、反応性イオンエッチング（ＲＩＥ）法を用いてこの酸化シリコン膜を異方性エッチングすることにより、ｎＭＩＳのゲート電極１１の側壁にサイドウォールスペーサ１４を形成する。続いて、ｐ型ウエル９にｎ型不純物、例えばＡｓ（ヒ素）をイオン注入してｎＭＩＳのｎ＋型半導体領域１５（ソース、ドレイン）を形成する。これにより、ｎＭＩＳＱｎにＬＤＤ（Lightly Doped Drain）構造のソース、ドレイン領域が形成され、ｎＭＩＳＱｎが完成する。
【００５６】
次に、図２５に示すように、ウェハ１上にＣＶＤ法で酸化シリコン膜１６を堆積する。この後、上記研磨ドラム４Ａ〜４Ｃ（図４〜図７参照）を用いて、ウェハ１のエッジを研磨することにより、ウェハ１のエッジに堆積している酸化シリコン膜１６を除去してもよい。これにより、ウェハ１のエッジにおいて酸化シリコン膜１６が剥離する可能性をなくすことができる。すなわち、その剥離した酸化シリコン膜１６が異物となり、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを未然に防ぐことができる。
【００５７】
続いて、その酸化シリコン膜１６を、たとえばＣＭＰ法で研磨することにより、その表面を平坦化する。さらに、ウェハ１の主面のｎ＋型半導体領域１５上の酸化シリコン膜１６に、フォトリソグラフィ技術を用いて接続孔１７を開孔する。なお、上記のウェハ１のエッジにおける酸化シリコン膜１６を除去する工程は、酸化シリコン膜１６の表面を平坦化する工程の後もしくは接続孔１７を開孔する工程の後としてもよい。
【００５８】
次に、ウェハ１上に、スパッタリング法により、たとえば窒化チタンなどのバリア導体膜１８Ａを形成し、さらにＣＶＤ法により、たとえばタングステンなどの導電性膜１８Ｂを堆積する。続いて、接続孔１７以外の酸化シリコン膜１６上のバリア導体膜１８Ａおよび導電性膜１８ＢをたとえばＣＭＰ法により除去し、プラグ１８を形成する。
【００５９】
次に、図２６に示すように、ウェハ１上に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１００ｎｍのエッチストッパ膜１９（第３絶縁膜）を形成する。このエッチストッパ膜１９は、その上層の絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。
【００６０】
続いて、たとえばエッチストッパ膜１９の表面にＣＶＤ法にてフッ素を添加したＳｉＯＦ（酸化シリコン）膜を堆積し、膜厚が約４００ｎｍの絶縁膜２０（第３絶縁膜）を堆積する。絶縁膜２０としてＳｉＯＦ膜を用いた場合、そのＳｉＯＦ膜は低誘電率膜であるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。この時のウェハ１のエッジ付近を図２７に示す。なお、図２７中においては、この後の絶縁膜を堆積する工程および配線溝を形成する工程をわかりやすくするために、ウェハ１、酸化シリコン膜１６、絶縁膜２０および配線溝２１以外の部材については図示を省略している。
【００６１】
ここで、上記酸化シリコン膜１６の場合と同様に、研磨ドラム４Ａ〜４Ｃ（図４〜図７参照）を用いて、ウェハ１のエッジを研磨することにより、ウェハ１のエッジに堆積しているエッチストッパ膜１９および絶縁膜２０を除去してもよい。これにより、ウェハ１のエッジにおいてエッチストッパ膜１９および絶縁膜２０が剥離する可能性をなくすことができる。すなわち、その剥離したエッチストッパ膜１９および絶縁膜２０が異物となり、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを未然に防ぐことができる。
【００６２】
続いて、前記図２６に示すように、絶縁膜２０を、たとえばＣＭＰ法で研磨することにより、その表面を平坦化する。その後、エッチストッパ膜１９および絶縁膜２０を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝２１を形成する。なお、上記のウェハ１のエッジに堆積しているエッチストッパ膜１９および絶縁膜２０を除去する工程は、絶縁膜２０の表面を平坦化する工程の後もしくは配線溝２１を形成する工程の後としてもよい。
【００６３】
続いて、配線溝２１の底部に露出したプラグ１８の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによるウェハ１の表面処理を行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ（Plasma Tetraethylorthosilicate）膜に換算して２０Å〜１８０Å程度、好ましくは１００Å程度とすることを例示できる。なお、本実施の形態に１おいては、アルゴン雰囲気中におけるスパッタエッチングによりプラグ１８の表面の反応層を除去する場合を例示したが、たとえばＨ２（水素）やＣＯ（一酸化炭素）のような還元性ガスや、還元性ガスと不活性ガスとの混合雰囲気中でのアニール処理により反応層を十分に除去できるなら、このアニール処理とスパッタエッチング処理を置き換えてもよい。アニール処理の場合は、スパッタエッチング時による絶縁膜２０の損失や、電子によるゲート酸化膜１０のチャージングダメージを防ぐことができる。
【００６４】
次に、図２８および図２９に示すように、ウェハ１上にバリア導体膜２２Ａ（第１導電性膜）となる、たとえばＴａＮ（窒化タンタル）膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。なお、図２８中においては、配線溝２１内に埋め込み配線を形成する工程をわかりやすくするために、バリア導体膜２２Ａの図示を省略している。このＴａＮ膜の堆積は、後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は３０ｎｍ程度である。なお、本実施の形態１においてはバリア導体膜２２ＡとしてＴａＮ膜を例示するが、Ｔａ（タンタル）等の金属膜、ＴｉＮ（窒化チタン）膜あるいは金属膜と窒化膜との積層膜等であってもよい。バリア導体膜がＴａ、ＴａＮの場合にはＴｉＮを用いた場合よりＣｕ膜との密着性がよい。また、バリア導体膜２２ＡがＴｉＮ膜の場合、この後の工程であるＣｕ膜の形成直前にＴｉＮ膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、ＴｉＮ膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、ＴｉＮ膜の堆積後、真空破壊して表面を大気に曝し、銅膜を形成する場合に効果が大きい。なお、この技術はＴｉＮ膜に限られず、ＴａＮ膜においても、効果の差こそあるが有効である。
【００６５】
続いて、シード膜となる、たとえばＣｕ膜または銅合金膜を長距離スパッタリング法によって堆積する（図示せず）。シード膜を銅合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。このシード膜の膜厚は、配線溝２１の内部を除いたバリア導体膜２２Ａの表面において１０００Å〜２０００Å程度、好ましくは１５００Å程度となるようにする。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。
【００６６】
続いて、シード膜が堆積されたウェハ１の全面に、たとえばＣｕ膜を配線溝２１を埋め込むように形成し、このＣｕ膜とシード膜とを合わせて導電性膜２２Ｂ（第１導電性膜）とする。配線溝２１を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）およびＣｕ膜のカバレージ向上用の添加剤を加えたものを用いる。このＣｕ膜の形成に電解めっき法を用いた場合、Ｃｕ膜の成長速度を電気的に制御できるので、配線溝２１の内部における導電性膜２２Ｂのカバレージを向上することができる。なお、本実施の形態においては、導電性膜２２Ｂの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因するウェハ１のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００６７】
また、導電性膜２２Ｂを形成する工程に続けて、アニール処理によってそのＣｕ膜を流動化させることにより、導電性膜２２Ｂの配線溝２１への埋め込み性をさらに向上させることもできる。
【００６８】
次に、図３０に示すように、ウェハ１のエッジにおけるバリア導体膜２２Ａおよび導電性膜２２Ｂを除去する。この除去工程は、前述したウェハ１のエッジにおける酸化シリコン膜２および窒化シリコン膜３を除去する工程と同様に、研磨ドラム４Ａ〜４Ｃ（図４〜図７参照）を用いて行うことができる。これにより、ウェハ１のエッジにバリア導体膜２２Ａおよび導電性膜２２Ｂが残ることを防ぐことができる。すなわち、後述するのＣＭＰ工程後に、ウェハ１のエッジにおいて研磨残りしたバリア導体膜２２Ａおよび導電性膜２２Ｂが剥離して、ウェハ１に再度付着することにより、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを防ぐことができる。また、Ｃｕはウェハ１中に拡散すると、ｎＭＩＳＱｎのゲート耐圧を低下させてしまうのが、上記したようにウェハ１のエッジの導電性膜２２Ｂを除去することにより、ウェハ１のエッジに堆積した余分なＣｕ（導電性膜２２Ｂ）がウェハ１中に拡散することを防ぐことができる。
【００６９】
ところで、上記シード膜はスパッタリング法にて形成することを記した。スパッタリング法を用いた場合、Ｃｕ原子が下地の絶縁膜２０にも打ち込まれてしまう。そのため、上記のバリア導体膜２２Ａおよび導電性膜２２Ｂの除去工程においては、その下地の絶縁膜２０も５０ｎｍ程度除去することが好ましい。これにより、ウェハ１のエッジに堆積した余分なＣｕ（導電性膜２２Ｂ）がウェハ１中に拡散することをさらに確実に防ぐことができる。また、本実施の形態１では、上記導電性膜２２Ｂをめっき法にて形成する場合について例示したが、スパッタリング法を用いて形成してもよい。スパッタリング法を用いた場合には、Ｃｕ原子がさらに絶縁膜２０に打ち込まれてしまうことから、上記したウェハ１のエッジにおける導電性膜２２Ｂの下地の絶縁膜２０を除去する工程は、さらに有効な手段とすることができる。
【００７０】
次に、図３１および図３２に示すように、たとえばＣＭＰ法により、チップ領域（図１４参照）の絶縁膜２０の表面を研磨終点として絶縁膜２０上の余分なバリア導体膜２２Ａおよび導電性膜２２Ｂを研磨し、配線溝２１内にバリア導体膜２２Ａおよび導電性膜２２Ｂを残すことで埋め込み配線２２（第１配線）を形成する。
【００７１】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、ウェハ１の表面に付着した研磨砥粒およびＣｕを除去した後、図３３に示すように、埋め込み配線２２および絶縁膜２０上に窒化シリコン膜を堆積してバリア絶縁膜２３Ａを形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。バリア絶縁膜２３Ａは、導電性膜２２ＢであるＣｕの拡散を抑制する機能を有する。これにより、バリア導体膜２２Ａとともに酸化シリコン膜１６、絶縁膜２０および後の工程でバリア絶縁膜２３Ａ上に形成する絶縁膜への銅の拡散を防止し、それらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜２３Ａは、後の工程において、エッチングを行なう際のエッチストッパ層としても機能する。
【００７２】
次に、バリア絶縁膜２３Ａの表面に、膜厚が約４００ｎｍの絶縁膜２３Ｂを堆積する。この絶縁膜２３Ｂは、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁膜２３ＢとしてＳｉＯＦ膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００７３】
次に、絶縁膜２３Ｂの表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約５０ｎｍのエッチストッパ膜２３Ｃを堆積する。このエッチストッパ膜２３Ｃは、後の工程でエッチストッパ膜２３Ｃ上に堆積する絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００７４】
続いて、エッチストッパ膜２３Ｃの表面に、たとえばＳｉＯＦ膜を堆積して絶縁膜２３Ｄとし、バリア絶縁膜２３Ａ、絶縁膜２３Ｂ、エッチストッパ膜２３Ｃおよび絶縁膜２３Ｄを合わせて絶縁膜２３（第４絶縁膜）とする。絶縁膜２３ＤはＣＶＤ法により堆積し、その膜厚は、たとえば３００ｎｍ程度とする。この絶縁膜２３Ｄは、絶縁膜２３Ｂと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。
【００７５】
この後、上記研磨ドラム４Ａ〜４Ｃ（図４〜図７参照）を用いて、ウェハ１のエッジを研磨することにより、ウェハ１のエッジに堆積している絶縁膜２３を除去してもよい。これにより、ウェハ１のエッジにおいて絶縁膜２３が剥離する可能性をなくすことができる。すなわち、その剥離した絶縁膜２３が異物となり、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを未然に防ぐことができる。
【００７６】
次に、絶縁膜２３Ｄを、たとえばＣＭＰ法で研磨することにより、その表面を平坦化した後、図３４に示すように、下層配線である埋め込み配線２２と、後の工程にて形成する上層配線とを接続するための接続孔２４Ａを形成する。接続孔２４Ａは、フォトリソグラフィ工程により、絶縁膜２３Ｄ上に埋め込み配線２２と接続するための接続孔パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチングすることにより接続孔パターンを形成する。続いて、フォトレジスト膜を除去し、絶縁膜２３Ｄ上にフォトリソグラフィ工程により、配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチングすることにより配線溝２４Ｂを形成する。なお、上記のウェハ１のエッジに堆積している絶縁膜２３を除去する工程は、絶縁膜２３Ｄの表面を平坦化する工程の後もしくは接続孔２４Ａおよび配線溝２４Ｂを形成する工程の後としてもよい。
【００７７】
続いて、配線溝２１の底部に露出したプラグ１８の表面の反応層を除去するために行ったスパッタエッチング工程と同様の工程により、接続孔２４Ａの底部に露出した埋め込み配線２２の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ膜に換算して２０Å〜１８０Å程度、好ましくは１００Å程度とする。
【００７８】
次に、図３５に示すように、バリア導体膜２２Ａ（図２９参照）であるＴａＮ膜を堆積した工程と同様の工程により、ウェハ１上にバリア導体膜２５ＡとなるＴａＮ膜を堆積する。本実施の形態１においては、バリア導体膜２５ＡとしてＴａＮ膜を例示したが、バリア導体膜２２Ａの場合と同様に、Ｔａ等の金属膜、ＴｉＮ膜あるいは金属膜と窒化膜との積層膜等であってもよい。
【００７９】
続いて、導電性膜２２Ｂを形成する際のシード膜と同様のシード膜となる、たとえばＣｕ膜または銅合金膜を長距離スパッタリング法またはイオン化スパッタリング法などによって堆積する（図示せず）。その後、シード膜が堆積されたウェハ１の全面に、配線溝２１を埋め込む導電性膜２２ＢとなったＣｕ膜を堆積した工程と同様の工程により、たとえばＣｕ膜を接続孔２４Ａおよび配線溝２４Ｂを埋め込むように堆積し、このＣｕ膜とシード膜とを合わせて導電性膜２５Ｂとする。導電性膜２５Ｂを形成した後に、アニール処理によってそのＣｕ膜を流動化させることにより、導電性膜２５Ｂの接続孔２４Ａおよび配線溝２４Ｂへの埋め込み性をさらに向上させることもできる。
【００８０】
次に、ウェハ１のエッジにおけるバリア導体膜２２Ａおよび導電性膜２２Ｂを除去した工程（図３０参照）と同様の工程により、ウェハ１のエッジにおけるバリア導体膜２５Ａおよび導電性膜２５Ｂを除去する。これにより、後述するＣＭＰ工程後に、ウェハ１のエッジにおいて研磨残りしたバリア導体膜２５Ａおよび導電性膜２５Ｂが剥離して、ウェハ１に再度付着することにより、本実施の形態１の半導体集積回路装置の歩留りを低下させてしまうことを防ぐことができる。また、Ｃｕはウェハ１中に拡散すると、ｎＭＩＳＱｎのゲート耐圧を低下させてしまうのが、上記したようにウェハ１のエッジの導電性膜２５Ｂを除去することにより、ウェハ１のエッジに堆積した余分なＣｕ（導電性膜２５Ｂ）がウェハ１中に拡散することを防ぐことができる。
【００８１】
また、上記シード膜を堆積する際に下地の絶縁膜２３ＤにもＣｕ原子が打ち込まれてしまっていることから、その下地の絶縁膜２３Ｄも５０ｎｍ程度除去することが好ましい。これにより、ウェハ１のエッジに堆積した余分なＣｕ（導電性膜２５Ｂ）がウェハ１中に拡散することをさらに確実に防ぐことができる。また、本実施の形態１では、上記導電性膜２５Ｂをめっき法にて形成する場合について例示したが、スパッタリング法を用いて形成してもよい。スパッタリング法を用いた場合には、Ｃｕ原子がさらに絶縁膜２３Ｄに打ち込まれてしまうことから、上記したウェハ１のエッジにおける導電性膜２５Ｂの下地の絶縁膜２３Ｄを除去する工程は、さらに有効な手段とすることができる。
【００８２】
次に、絶縁膜２３Ｄ上の余分なバリア導体膜２５Ａおよび導電性膜２５Ｂを除去し、接続孔２４Ａおよび配線溝２４Ｂの内部にバリア導体膜２５Ａおよび導電性膜２５Ｂを残すことで埋め込み配線２５を形成する。バリア導体膜２５Ａおよび導電性膜２５Ｂの除去は、たとえばＣＭＰ法を用いた研磨により行う。
【００８３】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、ウェハ１の表面に付着した研磨砥粒およびＣｕを除去して、本実施の形態の半導体集積回路装置を製造する。なお、図３３〜図３５を用いて説明した工程と同様の工程により、埋め込み配線２５の上部にさらに多層に配線を形成してもよい。
【００８４】
（実施の形態２）
本実施の形態２は、ウェハのエッジにおける除去対象の薄膜を、除去工程前にパターニングするものである。その他の部材および製造工程については前記実施の形態１と同様である。
【００８５】
本実施の形態２の半導体集積回路装置の製造方法は、前記実施の形態１において図１および図２を用いて説明した工程までは同様である。
【００８６】
次に、図３６に示すように、ウェハ１上にフォトレジスト膜５を塗布した後、マスクを用いた露光処理によりそのフォトレジスト膜５をパターニングする。続いて、図３７に示すように、そのフォトレジスト膜５をマスクにしたドライエッチングにより、素子分離領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。続いて、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域のウェハ１に深さ３５０ｎｍ程度の溝６を形成する。
【００８７】
次に、図３８に示すように、エッチングで溝６の内壁に生じたダメージ層を除去するために、ウェハ１を１０００℃程度で熱処理して溝６の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜７を形成する。続いて、ウェハ１上に膜厚３８０ｎｍ程度の酸化シリコン膜８をＣＶＤ法で堆積し、次いで酸化シリコン膜８の膜質を改善するために、ウェハ１を熱処理して酸化シリコン膜８をデンシファイ（焼き締め）する。
【００８８】
次に、図３９に示すように、窒化シリコン膜３をストッパに用いたＣＭＰ法で酸化シリコン膜８を研磨して溝６の内部に残すことにより、表面が平坦化された素子分離溝を形成する。続いて、図４０に示すように、たとえば前記実施の形態１において図４〜図７を用いて説明した研磨ドラム４Ａ〜４Ｃを用い、ウェハ１のエッジにおける酸化シリコン膜８をその下部の窒化シリコン膜３が現れるまで除去する。
【００８９】
続いて、図４１に示すように、熱リン酸を用いたウエットエッチングでウェハ１上に残った窒化シリコン膜３および酸化シリコン膜２を除去する。この時、ウェハ１のエッジにおいては窒化シリコン膜３の表面が現れていることから、ウェハ１の全面において窒化シリコン膜３および酸化シリコン膜２を除去することができる。これにより、後の洗浄工程において、その窒化シリコン膜３および酸化シリコン膜２が剥離して異物となることを防ぐことができる。
【００９０】
次に、前記実施の形態１において図２３〜図２９を用いて説明した工程と同様の工程を経た後、図４２に示すように、たとえばＣＭＰ法を用いた研磨により絶縁膜２０上の余分なバリア導体膜２２Ａ（図２９参照）および導電性膜２２Ｂ（図２９参照）を除去し、配線溝２１内にバリア導体膜２２Ａおよび導電性膜２２Ｂを残すことで埋め込み配線２２を形成する。
【００９１】
次に、図４３に示すように、たとえば前記実施の形態１において図４〜図７を用いて説明した研磨ドラム４Ａ〜４Ｃを用い、ウェハ１のエッジにおけるバリア導体膜２２Ａおよび導電性膜２２Ｂを除去する。これにより、ウェハ１のエッジにバリア導体膜２２Ａおよび導電性膜２２Ｂが残ることを防ぐことができる。すなわち、ウェハ１のエッジにおいて研磨残りしたバリア導体膜２２Ａおよび導電性膜２２Ｂが剥離して、ウェハ１に再度付着することによる、本実施の形態２の半導体集積回路装置の歩留りを低下させてしまうことを防ぐことができる。
【００９２】
その後、前記実施の形態１にて図３３〜図３５を用いて説明した工程と同様の工程により本実施の形態２の半導体集積回路装置を製造する。なお、前記実施の形態１においては、絶縁膜２３Ｄ（図３３参照）の表面を平坦化する前にウェハ１のエッジに堆積している絶縁膜２３（図３３参照）を除去する場合を例示したが、この絶縁膜２３の除去工程は、接続孔２４Ａおよび配線溝２４Ｂを形成した後であり、バリア導体膜２５Ａ（図３５参照）を堆積する前であってもよい。また、前記実施の形態１においては、絶縁膜２３Ｄ上の余分なバリア導体膜２５Ａおよび導電性膜２５Ｂ（図３５参照）をＣＭＰ法により除去する工程の前に、ウェハ１のエッジに堆積している絶縁膜２３（図３３参照）を除去する場合を例示したが、そのバリア導体膜２５Ａおよび導電性膜２５Ｂ（図３５参照）をＣＭＰ法により除去した後であってもよい。
【００９３】
（実施の形態３）
本実施の形態３の半導体集積回路装置の製造方法は、たとえばＡｌ（アルミニウム）またはアルミニウム合金などから形成された配線を有する半導体集積回路装置の製造方法に本発明を適用したものである。
【００９４】
本実施の形態３の半導体集積回路装置の製造方法は、前記実施の形態１において図１〜図２５を用いて説明した工程までは同様である。
【００９５】
その後、図４４および図４５に示すように、ウェハ１上にスパッタリング法にて、たとえばＴｉＮなどの導電性膜２２Ｃ（第１導電性膜）を堆積する。なお、図４４中においては、酸化シリコン膜１６上に配線を形成する工程をわかりやすくするために、導電性膜２２Ｃの図示を省略している。
【００９６】
続いて、導電性膜２２Ｃの表面に、たとえばＡｌなどの導電性膜２２Ｄ（第１導電性膜）を堆積する。さらに続けて、その導電性膜２２Ｄの表面に、たとえばＴｉＮなどの導電性膜２２Ｅを堆積する。この導電性膜２２Ｅは、導電性膜２２Ｃ、導電性膜２２Ｄおよび導電性膜２２Ｅ（第１導電性膜）をフォトリソグラフィ工程によりパターニングする際に、光の乱反射を防ぐ機能を有する。導電性膜２２Ｄおよび導電性膜２２Ｅの堆積は、たとえばスパッタリング法にて行う。
【００９７】
次に、図４６に示すように、たとえば前記実施の形態１において図４〜図７を用いて説明した研磨ドラム４Ａ〜４Ｃを用い、ウェハ１のエッジにおける導電性膜２２Ｃ〜２２Ｅを除去する。これにより、ウェハ１のエッジに導電性膜２２Ｃ〜２２Ｅが残ることを防ぐことができる。すなわち、ウェハ１のエッジにおいて研磨残りした導電性膜２２Ｃ〜２２Ｅが剥離して、ウェハ１に再度付着することによる、本実施の形態３の半導体集積回路装置の歩留りを低下させてしまうことを防ぐことができる。
【００９８】
次に、図４７および図４８に示すように、導電性膜２２Ｃ〜２２Ｅをドライエッチング技術を用いて加工し、配線２２Ｆを形成し、本実施の形態３の半導体集積回路装置を製造する。なお、本実施の形態３においては、配線２２Ｆを形成する前にウェハ１のエッジに堆積している導電性膜２２Ｃ〜２２Ｅを除去する場合を例示したが、この導電性膜２２Ｃ〜２２Ｅの除去工程は、配線２２Ｆを形成した後であってもよい。
【００９９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１００】
たとえば、前記実施の形態においては、ウェハのエッジを研磨する研磨ドラムは３個である場合を例示したが、３個以上の研磨ドラムを用いてもよい。
【０１０１】
また、前記実施の形態においては、研磨ドラムを用いてウェハのエッジを研磨する場合について例示したが、ウェハのエッジの輪郭が型取りしてある砥石、または有機系樹脂にスラリを埋め込むことにより製造された研磨用テープを用いて研磨してもよい。
【０１０２】
また、前記実施の形態においては、ｐ型ウエルにｎＭＩＳが形成された半導体集積回路装置の製造方法について例示したが、ｎ型ウエルにｐＭＩＳが形成された半導体集積回路装置の製造方法に適用してもよい。
【産業上の利用可能性】
【０１０３】
本発明の半導体集積回路装置の製造方法は、ＣＭＰ法によるウェハの研磨工程を含む半導体集積回路装置の製造工程に広く適用することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示した要部断面図である。
【図２】図１に示したウェハの素子形成面付近を拡大して示した要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】研磨ドラムを用いたウェハのエッジの研磨工程を説明する平面図である
【図５】図４に示した研磨ドラムの１個とウェハのエッジとが接触する角度を説明する要部断面図である。
【図６】図４に示した研磨ドラムの１個とウェハのエッジとが接触する角度を説明する要部断面図である。
【図７】図４に示した研磨ドラムの１個とウェハのエッジとが接触する角度を説明する要部断面図である。
【図８】ウェハのエッジの形状の違いを説明する要部断面図である。
【図９】ウェハのエッジの形状の違いを説明する要部断面図である。
【図１０】ウェハ上に成膜した薄膜の成膜状態の違いを説明する要部断面図である。
【図１１】ウェハ上に成膜した薄膜の成膜状態の違いを説明する要部断面図である。
【図１２】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１２に示したウェハの素子形成面付近を拡大して示した要部断面図である。
【図１４】図１に示したウェハの素子形成面において、チップを取得できるチップ領域とその周囲のダミー露光領域とを説明する平面図である。
【図１５】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２９】図２６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３０】図２８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体集積回路装置の製造方法の一例を示した要部断面図である。
【図３７】図３６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４２】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４４】本発明のさらに他の実施の形態である半導体集積回路装置の製造方法の一例を示した要部断面図である。
【図４５】図４４に示したウェハの素子形成面付近を拡大して示した要部断面図である。
【図４６】図４４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４８】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
【０１０５】
１  ウェハ
２  酸化シリコン膜（第１絶縁膜）
３  窒化シリコン膜（第１絶縁膜）
４Ａ〜４Ｃ  研磨ドラム（研磨手段）
５  フォトレジスト膜
６  溝
７  酸化シリコン膜
８  酸化シリコン膜（第２絶縁膜）
９  ｐ型ウェル
１０  ゲート酸化膜
１１  ゲート電極
１２  キャップ絶縁膜
１３  ｎ−型半導体領域
１４  サイドウォールスペーサ
１５  ｎ＋型半導体領域（ソース、ドレイン）
１６  酸化シリコン膜
１７  接続孔
１８  プラグ
１８Ａ  バリア導体膜
１８Ｂ  導電性膜
１９  エッチストッパ膜（第３絶縁膜）
２０  絶縁膜（第３絶縁膜）
２１  配線溝
２２  埋め込み配線（第１配線）
２２Ａ  バリア導体膜（第１導電性膜）
２２Ｂ〜２２Ｅ  導電性膜（第１導電性膜）
２２Ｆ  配線
２３  絶縁膜（第４絶縁膜）
２３Ａ  バリア絶縁膜
２３Ｂ  絶縁膜
２３Ｃ  エッチストッパ膜
２３Ｄ  絶縁膜
２４Ａ  接続孔
２４Ｂ  配線溝
２５  埋め込み配線
２５Ａ  バリア導体膜
２５Ｂ  導電性膜
Ａ１  チップ領域
Ａ２  ダミー露光領域
Ｑｎ  ｎＭＩＳ
Ｔ１  薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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