(57)【特許請求の範囲】
【請求項１】
ダイヤフラム部を備える半導体基板と、前記ダイヤフラム部表面に形成され、ダイヤフラム部に加えられた圧力を抵抗値変化として検出する複数のピエゾ抵抗素子と、前記半導体基板表面に形成され、前記複数のピエゾ抵抗素子を接続してブリッジ回路を構成する拡散配線と、前記ピエゾ抵抗素子及び前記拡散配線の表面を含む前記半導体基板表面を被覆する絶縁膜と、前記絶縁膜の表面に形成された導電体層とを有する半導体圧力センサにおいて、前記導電体層が前記ブリッジ回路の最高電位部に接続され、前記拡散配線のうち、前記ピエゾ抵抗素子を挟んで離間配置された拡散配線の対の間のピエゾ抵抗素子が介在しない領域に対応する前記絶縁膜表面には、前記導電体層が形成されていないことを特徴とする半導体圧力センサ。
【請求項２】
請求項１に記載の半導体圧力センサにおいて、前記複数のピエゾ抵抗素子のうち、近接するピエゾ抵抗素子間に対応する前記絶縁膜表面には、前記導電体層が形成されていないことを特徴とする半導体圧力センサ。
【請求項３】
請求項１に記載の半導体圧力センサにおいて、前記導電体層がリング形状を有することを特徴とする半導体圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のピエゾ抵抗素子により構成されるブリッジ回路を利用してダイヤフラム部に加えられた圧力を検出する半導体圧力センサに関する。
【背景技術】
【０００２】
従来より、ダイヤフラム部表面の離間した複数位置にピエゾ抵抗素子を配置し、このピエゾ抵抗素子によりブリッジ回路を構成することにより、圧力を受けた際にダイヤフラム部に生じる撓みをピエゾ抵抗素子の抵抗値の変化に伴う印加バイアスに対するブリッジ回路の出力電圧の変化として検出する半導体圧力センサが知られている。このような半導体圧力センサでは、ブリッジ回路に電源を投入した際にオフセット電圧（センサに圧力が印加されていない時のブリッジ回路の出力電圧値）が変動する現象が起きる。この現象が起きる原因として、センサ表面上に存在する可動イオンが電源投入後にピエゾ抵抗素子表面を移動することによりピエゾ抵抗素子の抵抗値が変化することが考えられる。このような背景から、絶縁膜を介してピエゾ抵抗素子表面上に導電体膜を形成し、この導電体膜をブリッジ回路の最低電位部に接続することにより、いわゆる電気シールドを設けてこの可動イオンによるピエゾ抵抗素子の抵抗値の変化を抑制する方法が提案されている（特許文献１参照）。
【特許文献１】特開２００１−２８１０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体圧力センサによれば、絶縁膜の膜厚がミクロンオーダーと大きい場合は電源投入後のオフセット電圧の変動を抑制することができるが、絶縁膜の膜厚が数千Åと比較的小さくなった場合には、オフセット電圧の変動を抑制することができなくなる。このため従来の半導体圧力センサによれば、電源投入後のオフセット電圧の変動を抑制しつつ絶縁膜の膜厚を小さくしてセンサの小型化を実現することが困難であった。
【０００４】
本発明は上記課題を解決するためになされたものであり、電源投入後のオフセット電圧の変動を抑制しつつ小型化することが可能な半導体圧力センサを提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体圧力センサは、ダイヤフラム部を備える半導体基板と、ダイヤフラム部表面に形成され、ダイヤフラム部に加えられた圧力を抵抗値変化として検出する複数のピエゾ抵抗素子と、半導体基板表面に形成され、複数のピエゾ抵抗素子を接続してブリッジ回路を構成する拡散配線と、ピエゾ抵抗素子及び拡散配線の表面を含む半導体基板表面を被覆する絶縁膜と、絶縁膜の表面に形成された導電体層とを有する半導体圧力センサにおいて、導電体層がブリッジ回路の最高電位部に接続され、前記拡散配線のうち、前記ピエゾ抵抗素子を挟んで離間配置された拡散配線の対の間のピエゾ抵抗素子が介在しない領域に対応する前記絶縁膜表面には、前記導電体層が形成されていないことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体圧力センサによれば、電源投入後のオフセット電圧の変動を抑制しつつ小型化することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、本発明の実施形態となる半導体圧力センサについて説明する。
【０００８】
本発明の実施形態となる半導体圧力センサ１は、図１（ａ），（ｂ）に示すように、矩形形状のダイヤフラム部２が形成されたＳＯＩ半導体基板３と、ダイヤフラム部２の各辺中央内側付近のＳＯＩ半導体基板３表面領域に形成されたピエゾ抵抗素子Ｒ１〜Ｒ８とを備える。近接するピエゾ抵抗素子Ｒ１，Ｒ２は拡散配線Ｌ１を介して接続されている。ピエゾ抵抗素子Ｒ１は拡散配線Ｌ２と薄膜金属配線４ａを介して最低電位部となる接地端子ＧＮＤに接続され、ピエゾ抵抗素子Ｒ２は拡散配線Ｌ３と薄膜金属配線４ｂを介して電圧出力端子Ｖｏｕｔ＋に接続されている。近接するピエゾ抵抗素子Ｒ３，Ｒ４は拡散配線Ｌ４を介して接続されている。ピエゾ抵抗素子Ｒ３は拡散配線Ｌ５と薄膜金属配線４ｃを介して電圧出力端子Ｖｏｕｔ＋に接続され、ピエゾ抵抗素子Ｒ４は拡散配線Ｌ６と薄膜金属配線４ｄを介して最高電位部となるバイアス電圧印加用端子Ｖｄｄに接続されている。
【０００９】
近接するピエゾ抵抗素子Ｒ５，Ｒ６は拡散配線Ｌ７を介して接続されている。ピエゾ抵抗素子Ｒ５は拡散配線Ｌ８と薄膜金属配線４ｅを介してバイアス電圧印加用端子Ｖｄｄに接続され、ピエゾ抵抗素子Ｒ６は拡散配線Ｌ９と薄膜金属配線４ｆを介して電圧出力端子Ｖｏｕｔ−に接続されている。近接するピエゾ抵抗素子Ｒ７，Ｒ８は拡散配線Ｌ１０を介して接続されている。ピエゾ抵抗素子Ｒ７は拡散配線Ｌ１１と薄膜金属配線４ｇを介して電圧出力端子Ｖｏｕｔ−に接続され、ピエゾ抵抗素子Ｒ８は拡散配線Ｌ１２と薄膜金属配線４ｈを介して接地端子ＧＮＤに接続されている。拡散配線Ｌ１〜Ｌ１２はＳＯＩ半導体基板３表面に不純物イオンを注入，拡散することにより形成される。薄膜金属配線４ａ〜４ｈは後述する絶縁膜５表面上に形成され、絶縁膜５に形成されたスルーホールを介して拡散配線Ｌ１〜Ｌ１２と接続されている。
【００１０】
このような構成を有する半導体圧力センサ１では、ピエゾ抵抗素子Ｒ１〜Ｒ８は図１（ｃ）に示すようなブリッジ回路を構成している。すなわち、ピエゾ抵抗素子Ｒ１，Ｒ２及びピエゾ抵抗素子Ｒ５，Ｒ６とピエゾ抵抗素子Ｒ３，Ｒ４及びピエゾ抵抗素子Ｒ７，Ｒ８とがそれぞれ対になってブリッジ回路上で対向配置されている。このような構成を有する半導体圧力センサ１では、ダイヤフラム部２の一方の表面に圧力が加わると、ダイヤフラム部２の上面と下面との間に差圧が生じることによってダイヤフラム部２に撓みが生じ、この撓みによってピエゾ抵抗素子Ｒ１〜Ｒ８を形成する結晶が歪んで抵抗値が変化する。そしてピエゾ抵抗素子Ｒ１〜Ｒ８の抵抗値の変化をブリッジ回路を利用してバイアス電圧印加用端子Ｖｄｄに印加されたバイアス電圧Ｂｉａｓに対する電圧変化として出力端子Ｖｏｕｔ＋，Ｖｏｕｔ−から検出する。
【００１１】
この半導体圧力センサ１では、ピエゾ抵抗素子Ｒ１〜Ｒ８と拡散リード線Ｌ１〜Ｌ１２の表面を含むＳＯＩ半導体基板３表面には絶縁膜５が形成され、さらにダイヤフラム部２表面及び拡散配線Ｌ１〜Ｌ１２表面に対応する絶縁膜５表面上には導電体膜６が形成されている。また導電体膜６は領域Ｘにおいて最高電位部となるバイアス電圧印加用端子Ｖｄｄに接続されている。ここで絶縁膜５の膜厚が数千Åオーダーである時に導電体膜６を最高電位部となるバイパス電圧印加用端子Ｖｄｄに接続した場合と最低電位部となる接地端子ＧＮＤに接続した場合における電源投入後のオフセット電圧の変動をシミュレーションした結果、導電体膜６を最低電位部に接続した場合、オフセット電圧の変動量は１．７％であったのに対し、導電体膜６を最高電位部に接続した場合には、オフセット電圧の変動量は０．２％であった。
【００１２】
従って本発明の実施形態となる半導体圧力センサ１によれば、電源投入後のオフセット電圧の変動を抑制しつつセンサの小型化を実現できる。また本実施形態では、導電体膜６は、ダイヤフラム部２の全面に形成され、またダイヤフラム部２の中心軸に対して線対称形状であるので、導電体膜６を非局所的、非対称形状で形成した場合と比較して、ダイヤフラム部２表面の応力バランスを良好にし、応力バランスが崩れることによってオフセット電圧が発生することを抑制できる。
【００１３】
本実施形態では、ダイヤフラム部２の全面に導電体膜６を形成したが、図２（ａ），（ｂ）に示すように、拡散配線Ｌ１〜Ｌ１２のうち、ピエゾ抵抗素子を挟んで離間配置された拡散配線の対（具体的には拡散配線Ｌ１，Ｌ２、拡散配線Ｌ１，Ｌ３、拡散配線Ｌ４，Ｌ５、拡散配線Ｌ４，Ｌ６、拡散配線Ｌ７，Ｌ８、拡散配線Ｌ７，Ｌ９、拡散配線Ｌ１０，Ｌ１１、拡散配線Ｌ１０，Ｌ１２）の間（例えば図２（ａ）に示す領域Ｙ）のピエゾ抵抗素子が介在しない領域に対応する絶縁膜５表面（例えば図２（ｂ）に示す領域Ｓ２。領域Ｓ１はピエゾ抵抗素子が介在する領域に対応する絶縁膜５表面を示す）には、例えば導電体層６の形状をリング形状にする等して導電体層６が形成されていないことが望ましい。
【００１４】
このような構成によれば、ピエゾ抵抗素子を介さずに拡散配線間に漏れ電流が流れることを抑制し、オフセット電圧が変動することをさらに抑制できる。また導電体層６の形状をリング形状にした場合には、ダイヤフラム部２表面の応力バランスを良好にし、オフセット電圧が発生することを抑制できる。また導電体層６の面積を小さくし、ＳＯＩ半導体基板３，絶縁膜５，及び導電体膜６の３層構造では困難であったダイヤフラム部２面内の応力バランス設計が不要となり、応力設計が容易になる。
【００１５】
本実施形態では、ダイヤフラム部２の全面に導電体膜６を形成したが、図３に示すように、近接するピエゾ抵抗素子（具体的にはピエゾ抵抗素子Ｒ１，Ｒ２、ピエゾ抵抗素子Ｒ３，Ｒ４、ピエゾ抵抗素子Ｒ５，Ｒ６、ピエゾ抵抗素子Ｒ７，Ｒ８）の間（例えば図２（ａ）に示す領域Ｚ）に対応する絶縁膜５表面には導電体層６が形成されていないことが望ましい。このような構成によれば、近接するピエゾ抵抗素子間に漏れ電流が流れることを抑制し、オフセット電圧が変動することをさらに抑制できる。
【００１６】
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。すなわち、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論である。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態となる半導体圧力センサの構成を示す（ａ）上面図及び（ｂ）断面図と、（ｃ）ピエゾ抵抗素子により構成されるブリッジ回路の構成を示す回路図である。
【図２】図１に示す半導体圧力センサの変形例の構成を示す断面図である。
【図３】図１に示す半導体圧力センサの変形例の構成を示す断面図である。
【符号の説明】
【００１８】
１：半導体圧力センサ
２：ダイヤフラム部
３：ＳＯＩ半導体基板
４ａ〜４ｈ：薄膜金属配線
５：絶縁膜
６：導電体膜
ＧＮＤ：接地端子
Ｌ１〜Ｌ１２：拡散配線
Ｒ１〜Ｒ８：ピエゾ抵抗素子
Ｖｄｄ：バイアス電圧印加用端子
Ｖｏｕｔ＋，Ｖｏｕｔ−：出力端子
【図１】
0005002468.tif 000002
【図２】
0005002468.tif 000003
【図３】
0005002468.tif 000004