(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプリングし、前記アナログ入力信号と逐次比較するための比較信号を生成するとともに、前記アナログ入力信号および前記比較信号の差分信号を生成するＤ／Ａ変換部と、前記比較信号と基準値とを比較して上位ビットを示す第１のデジタル信号を生成する比較部とを有する第１のＡ／Ｄ変換部と、
前記差分信号を増幅して残差信号を生成する増幅部と、
前記残差信号をサンプリングし、下位ビットを示す第２のデジタル信号を生成する第２のＡ／Ｄ変換部と
を具備したことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記第２のＡ／Ｄ変換部が前記残差信号のサンプリングを行っている期間中、前記第１のＡ／Ｄ変換部のサンプリング動作を停止させるタイミング制御部をさらに具備したことを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
前記第１のＡ／Ｄ変換部は、前記サンプリングしたアナログ信号を所定の期間中保持することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項４】
入力信号をサンプリングし、前記入力信号と逐次比較するための比較信号を生成するとともに、前記入力信号および前記比較信号の差分信号を生成するＤ／Ａ変換部と、
前記比較信号と基準値とを比較してデジタル信号を生成する比較部と、
前記差分信号を増幅して残差信号を生成する増幅部と、
アナログ入力信号または前記残差信号のいずれか一方を前記Ｄ／Ａ変換部に入力する切り替え手段と
を具備したことを特徴とするＡ／Ｄ変換装置。
【請求項５】
前記Ｄ／Ａ変換部が前記アナログ入力信号に基づいて第１の比較信号を生成し、前記比較部が前記第１の比較信号に基づいて第１のデジタル信号を生成した後に、
前記第１の比較信号の差分信号を増幅した残差信号に基づいて前記Ｄ／Ａ変換部が第２の比較信号を生成するタイミング制御部をさらに備えたこと
を特徴とする請求項４記載のＡ／Ｄ変換装置。
【請求項６】
アナログ入力信号を第１のタイミングでサンプリングして第１のアナログ信号を生成し、前記第１のアナログ信号と逐次比較するための第１の比較信号を生成するとともに、前記第１のアナログ信号および前記第１の比較信号の第１の差分信号を生成する第１のＤ／Ａ変換部と、前記第１の比較信号と基準値とを比較して第１の上位ビットを示す第１のデジタル信号を生成する第１の比較部とを有する第１のＡ／Ｄ変換部と、
前記アナログ入力信号を前記第１のタイミングと異なる第２のタイミングでサンプリングして第２のアナログ信号を生成し、前記第２のアナログ信号と逐次比較するための第２の比較信号を生成するとともに、前記第２のアナログ信号および前記第２の比較信号の第２の差分信号を生成する第２のＤ／Ａ変換部と、前記第２の比較信号と基準値とを比較して第２の上位ビットを示す第２のデジタル信号を生成する第２の比較部とを有する第２のＡ／Ｄ変換部と、
前記第１の差分信号および前記第２の差分信号を保持してアナログ変換する第３のＤ／Ａ変換部と、
前記アナログ変換された前記第１および第２の差分信号を増幅して第１および第２の残差信号を生成する増幅部と、
前記第１の残差信号をサンプリングし、前記第１の上位ビットに対応する第１の下位ビットを示す第３のデジタル信号を生成する第３のＡ／Ｄ変換部と、
前記第２の残差信号をサンプリングし、前記第２の上位ビットに対応する第２の下位ビットを示す第４のデジタル信号を生成する第４のＡ／Ｄ変換部と
を具備したことを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置（ＡＤＣ）に関する。
【背景技術】
【０００２】
低消費電力なＡＤＣとして、容量式Ｄ／Ａ変換器（容量式ＤＡＣ）を用いた逐次比較型ＡＤＣが知られている。逐次比較型ＡＤＣは、容量がバイナリで重み付けされ並列接続された複数のキャパシタと、そのキャパシタの相互接続状態を制御する複数のスイッチ素子と、増幅器およびラッチ回路で構成される比較器と、スイッチ制御信号を生成するロジック回路とで構成されている。逐次比較型ＡＤＣは、分解能が高い場合に長い変換時間が必要となること、および、使用するキャパシタの数が多く高分解能ＡＤＣを構成する場合に所要面積が大きくなる特徴がある。
【０００３】
一方で、逐次比較型ＡＤＣの変換時間を短縮し、更に高分解能でも所要面積を削減することのできるパイプライン式逐次比較型ＡＤＣが提案されている。パイプライン式逐次比較型ＡＤＣは、粗いＡ／Ｄ変換を行う逐次比較型の第１ＡＤＣと、細かいＡ／Ｄ変換を行う逐次比較型の第２ＡＤＣと、増幅器および容量式ＤＡＣにより構成される中間残差演算回路とを備えている。パイプライン式逐次比較型ＡＤＣは、二つのＡＤＣを縦列接続した構成を有し、それぞれのＡＤＣが有する容量式ＤＡＣに加えて、一つ目のＡＤＣの変換値をデジタルアナログ変換するための容量式ＤＡＣが必要となる。したがって、回路全体としてキャパシタが比較的多くなり、回路面積も大きくなる。
【特許文献１】米国特許第６，１２４，８１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、従来の逐次比較型ＡＤＣやパイプライン式逐次比較型ＡＤＣでは、キャパシタが多くなり回路の所要面積が大きくなるという問題がある。本発明はこのような課題を解決するためになされたもので、パイプライン式逐次比較型ＡＤＣの高速性を保ちつつ回路構成の所要面積を小さくすることのできるＡ／Ｄ変換装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記した目的を達成するために、本発明の１つの態様に係るＡ／Ｄ変換装置は、アナログ入力信号をサンプリングし、アナログ入力信号と逐次比較するための比較信号を生成するとともに、アナログ入力信号および比較信号の差分信号を生成するＤ／Ａ変換部と、比較信号と基準値とを比較して上位ビットを示す第１のデジタル信号を生成する比較部とを有する第１のＡ／Ｄ変換部と、差分信号を増幅して残差信号を生成する増幅部と、残差信号をサンプリングし、下位ビットを示す第２のデジタル信号を生成する第２のＡ／Ｄ変換部とを具備している。
【０００６】
本発明の他の態様に係るＡ／Ｄ変換装置は、入力信号をサンプリングし、入力信号と逐次比較するための比較信号を生成するとともに、入力信号および比較信号の差分信号を生成するＤ／Ａ変換部と、比較信号と基準値とを比較してデジタル信号を生成する比較部と、差分信号を増幅して残差信号を生成する増幅部と、アナログ入力信号または残差信号のいずれか一方をＤ／Ａ変換部に入力する切り替え手段とを具備している。
【０００７】
本発明のさらに他の態様に係るＡ／Ｄ変換装置は、アナログ入力信号を第１のタイミングでサンプリングして第１のアナログ信号を生成し、第１のアナログ信号と逐次比較するための第１の比較信号を生成するとともに、第１のアナログ信号および第１の比較信号の第１の差分信号を生成する第１のＤ／Ａ変換部と、第１の比較信号と基準値とを比較して第１の上位ビットを示す第１のデジタル信号を生成する第１の比較部とを有する第１のＡ／Ｄ変換部と、アナログ入力信号を第１のタイミングと異なる第２のタイミングでサンプリングして第２のアナログ信号を生成し、第２のアナログ信号と逐次比較するための第２の比較信号を生成するとともに、第２のアナログ信号および第２の比較信号の第２の差分信号を生成する第２のＤ／Ａ変換部と、第２の比較信号と基準値とを比較して第２の上位ビットを示す第２のデジタル信号を生成する第２の比較部とを有する第２のＡ／Ｄ変換部と、第１の差分信号および第２の差分信号を保持してアナログ変換する第３のＤ／Ａ変換部と、アナログ変換された第１および第２の差分信号を増幅して第１および第２の残差信号を生成する増幅部と、第１の残差信号をサンプリングし、第１の上位ビットに対応する第１の下位ビットを示す第３のデジタル信号を生成する第３のＡ／Ｄ変換部と、第２の残差信号をサンプリングし、第２の上位ビットに対応する第２の下位ビットを示す第４のデジタル信号を生成する第４のＡ／Ｄ変換部とを具備している。
【発明の効果】
【０００８】
本発明によれば、ＡＤＣの高速性を損なうことなく回路構成の所要面積を小さくすることができる。
【発明を実施するための最良の形態】
【０００９】
パイプライン式逐次比較型ＡＤＣでは、粗いＡ／Ｄ変換と細かいＡ／Ｄ変換とを共通のタイミングで行っている。すなわち、粗いＡ／Ｄ変換の入力サンプリングと、当該粗いＡ／Ｄ変換の結果（残差信号）を処理する細かいＡ／Ｄ変換での入力サンプリングとが、共通のタイミングとなるから、残差信号の生成（保持）のための容量式ＤＡＣが１つ必要となる。容量式ＤＡＣはキャパシタの容量を用いてＤ／Ａ変換を行うから、一般に回路構成の所要面積を大きくする原因となる。本発明の実施形態では、パイプライン式逐次比較型ＡＤＣを構成する二つのＡＤＣの動作タイミングを制御することで、第１段目のＡＤＣに複数の機能を持たせ、高速性を図りつつ回路構成の所要面積を抑えている。
【００１０】
以下、本発明の一つの実施形態を、図面を参照して詳細に説明する。図１は、本発明の第１の実施形態に係るＡ／Ｄ変換装置の構成を示すブロック図、図２は、この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。
【００１１】
図１に示すように、この実施形態のＡ／Ｄ変換装置１（以下「ＡＤＣ１」のように称する。）は、第１のＡＤＣ部１０と、増幅器２０と、第２のＡＤＣ部３０と、クロック生成部４０と、タイミングテーブル４１と、タイミング生成部４２とを有している。
【００１２】
第１のＡＤＣ部１０は、入力されたアナログ信号Ａｉｎに対して粗いＡ／Ｄ変換処理を実行して、上位ビットに相当するデジタル信号を生成する。第１のＡＤＣ部１０は、第１容量式デジタルアナログ変換部（ＤＡＣ）１１と、第１比較器１２と、第１ロジック部１３とを有している。第１容量式ＤＡＣ１１は、第１ロジック部１３から渡される制御信号と所定の参照電圧とに基づいて、アナログ信号Ａｉｎを保持しつつ、Ａｉｎの電圧に基づきバイナリ探索を行ってアナログ電圧を生成する機能を有する。第１比較器１２は、第１容量式ＤＡＣ１１が生成したアナログ電圧および所定の基準電圧に基づいて、アナログ電圧が当該基準電圧より大きい時は「１」、小さいときは「０」のアナログデジタル変換値を生成する。第１ロジック部１３は、第１比較器１２が生成したアナログデジタル変換値とタイミング生成部４２が与える制御クロック等に基づいて、当該アナログデジタル変換値が「１」の場合に逐次比較電圧を小さくする方向に第１容量式ＤＡＣ１１を制御する制御信号を生成する。また、第１ロジック部１３は、第１メモリ１３ａにアナログデジタル変換値を記憶する。残差演算制御部１３ｂは、アナログ入力信号Ａｉｎおよびアナログデジタル変換値から残差成分の信号を生成する。すなわち、第１のＡＤＣ部１０は、１ビット以上のアナログデジタル信号を出力するＳＡＲ−Ａ／Ｄ変換器（Successive Approximation Routine Analog-to-Digital Converter）を構成している。
【００１３】
増幅器２０は、第１のＡＤＣ部１０および残差演算制御部１３ｂが生成する残差成分の信号を、グランドを基準電圧とし所定の増幅率で増幅して残差信号を生成するアナログ信号増幅器である。
【００１４】
第２のＡＤＣ部３０は、第１のＡＤＣ部１０と対応し、増幅器２０により増幅された残差信号に対して細かいＡ／Ｄ変換処理を実行して下位ビットに相当するデジタル信号を生成する。第２のＡＤＣ部３０は、第２容量式ＤＡＣ３１と、第２比較器３２と、第２制御部３３とを有している。第２容量式ＤＡＣ３１、第２比較器３２および第２制御部３３は、第１容量式ＤＡＣ１１、第１比較器１２および第１制御部１３と対応し、共通の機能と構成を有している。第２のＡＤＣ部３０は、第１のＡＤＣ部１０と同様の構成であり、増幅器２０の増幅出力を入力信号とし、１ビット以上のアナログデジタル変換値を出力する第２のＳＡＲ−Ａ／Ｄ変換器を構成している。第１メモリ１３ａは上位ビット、第２メモリ３３ａは下位ビットのアナログデジタル変換値を保持する。
【００１５】
クロック生成部４０は、この実施形態のＡ／Ｄ変換装置１全体の動作を規定するクロック信号を生成する発振器である。タイミングテーブル４１は、第１のＡＤＣ部１０および第２のＡＤＣ部３０の動作タイミングを示すタイミング情報を記憶したテーブルである。タイミング生成部４２は、クロック生成部４０が与えるクロック信号とタイミングテーブル４１が与えるタイミング情報とに基づいて、第１および第２のＡＤＣ部１０および３０の動作を規定する制御クロックなどを生成する機能を有している。
【００１６】
続いて、図２を参照してこの実施形態のＡ／Ｄ変換装置１の動作を説明する。この実施形態のＡ／Ｄ変換装置１の各回路要素の動作状態は、大きく３つに分けることができる。すなわち、図中ａ１に示す第１のＡＤＣ部１０のサンプルフェーズａ１と、同じくｂ１に示す第１のＡＤＣ部１０によるＡ／Ｄ変換フェーズｂ１と、同じくｃ１に示す増幅器３０による残差増幅フェーズおよび第２のＡＤＣ部３０によるＡ／Ｄ変換フェーズｃ１である。この実施形態のＡ／Ｄ変換装置１では、タイミング生成部４２が、Ａｉｎサンプリングのトリガーとなる制御クロックΦｓと、フェーズａ１ないしｃ１に示す各動作のトリガーとなる制御信号（図示せず）を生成する。
【００１７】
タイミング生成部４２が制御クロックΦｓを生成すると、第１のＡＤＣ部１０は、連続時間信号であるアナログ入力信号Ａｉｎ（ｔ）を、第１容量式ＤＡＣ１１を用いてサンプリングする（フェーズａ１）。このサンプリングは、制御クロックΦsにより制御され、制御クロックΦsが「１」の時は容量式ＤＡＣがサンプル状態となる。第１容量式ＤＡＣ１１は、制御クロックΦsがオン状態からオフ状態となった時の電圧を、次に制御クロックΦsがオン状態になるまでの期間保持する機能を有している。すなわち、アナログ入力信号の電圧は一定期間保持されることになる。サンプル動作は周期的であり、保持動作が行われる時間間隔をTとすると、保持電圧はＡｉｎ（−Ｔ）、Ａｉｎ（０）、Ａｉｎ（Ｔ）、Ａｉｎ（２Ｔ）・・・のようにあらわされる。
【００１８】
タイミング生成部４２が生成する制御クロックΦｓがオフ状態となると、次に回路状態はＡ／Ｄ変換フェーズに移る（フェーズｂ１）。フェーズｂ１では、第１のＡＤＣ部１０は、第１容量式ＤＡＣ１１、第１比較器１２、第１ロジック部１３を用いて逐次Ａ／Ｄ変換を行う。第１ロジック部１３は、Ａ／Ｄ変換された結果を第１メモリ１３ａに記憶する。なお、後述するように、フェーズｂ１において、第２のＡＤＣ部３０は、残差データについてＡ／Ｄ変換処理を実行中である。
【００１９】
その後、タイミング生成部４２は、残差増幅フェーズに移行する制御信号を第１のＡＤＣ部１０および第２のＡＤＣ部３０に送る（フェーズｃ１）。フェーズｃ１では、残差演算制御部１３ｂは、第１容量式ＤＡＣ１１が保持した入力信号Ａｉｎとアナログデジタル値とを用いて、残差成分の信号を算出する。
【００２０】
残差演算制御部１３ｂが行う残差信号の演算は、例えば第１容量式ＤＡＣ１１が持つキャパシタを適宜組み合わせることにより実現できる。得られる残差電圧をVresidue、参照電圧をVref、第１のＡＤＣ部１０の分解能をＮビットとし、第１容量式ＤＡＣ１１がアナログ信号Ain(T)を保持していると仮定すると、残差信号は数式１により表すことができる。ここで、Ｄは第一のＳＡＲ−Ａ／Ｄ変換器で得られたＮビットアナログデジタル値である。
【数１】
0005072607.tif 000002
【００２１】
増幅器２０は、残差演算制御部１３ｂが算出した残差成分の信号を増幅して残差信号を出力する。第２のＡＤＣ部３０は、増幅器２０が増幅した残差信号をサンプリングする。残差信号の増幅および残差信号のサンプリングは、同一のフェーズｃ１の期間中（タイミング生成部４２が制御クロックΦｓを生成するまで）に実行される。すなわち、第１のＡＤＣ部１０のサンプリングと第２のＡＤＣ部３０のサンプリングとは、それぞれ異なるタイミングで独立に行われる。図２に示すように、第１のＡＤＣ部１０がサンプリングおよびＡ／Ｄ変換動作をするフェーズａ１およびｂ１の期間中、第２のＡＤＣ部３０は、残差信号のＡ／Ｄ変換処理を実行する。以後、第１のＡＤＣ部１０、増幅器２０および第２のＡＤＣ部３０は、このフェーズａ１・ｂ１・ｃ１の動作を繰り返す。ここで、第１のＡＤＣ部１０は上位ビットのアナログデジタル変換を実行し、第２のＡＤＣ部３０は下位ビットの変換を実行する。
【００２２】
このように、この実施形態のＡ／Ｄ変換装置１では、第２容量式ＤＡＣ３１による残差信号のサンプリング中に第１容量式ＤＡＣ１１の動作を止めている。これは、第１容量式ＤＡＣ１１が、Ａｉｎのサンプリングだけではなく、第２容量式ＤＡＣ３１のための残差信号の生成をも担っていることを意味している。これにより、残差信号を生成するための容量式ＤＡＣを新たに設ける必要がなくなる。
【００２３】
以上説明したように、この実施形態のＡ／Ｄ変換装置は、パイプライン式逐次比較型Ａ／Ｄ変換装置における粗い演算用Ａ／Ｄ変換器と細かい演算用のＡ／Ｄ変換器の動作タイミングを変更して、粗い演算用Ａ／Ｄ変換器の停止中に細かい演算用Ａ／Ｄ変換器のサンプリングと残差演算とを実行するようにしたので、パイプラインをなす２つのＡＤＣ間に配置される容量型ＤＡＣを設ける必要がなくなる。すなわち、容量型ＤＡＣのためのキャパシタを減らして回路配置用の所要面積を少なくすることができる。
【００２４】
ここで、図３を参照して、この実施形態のＡ／Ｄ変換装置１における第１または第２のＡＤＣ部１０または３０のＡ／Ｄ変換動作について説明する。図３は、第１および第２のＡＤＣ部１０および３０の基本構成を示す図である。以下、代表して第１のＡＤＣ部１０の基本動作を説明する。
【００２５】
図３に示すように、この実施形態の第１のＡＤＣ部１０は、容量値がバイナリで重み付けされそれぞれの一端（以下「上側端子」のように称する。）がスイッチＳ３を介してグラウンドと接続された複数のキャパシタＣ／２…Ｃ／１６と、それぞれのキャパシタの他端（以下「下側端子」のように称する。）に一端が接続された単極単投スイッチＳ１ａないしＳ１ｅおよび共通端子が接続された単極双投スイッチＳ２ａないしＳ２ｅと、前記複数のキャパシタの上側端子およびグラウンドが入力に接続された増幅器１４と、増幅器１４の出力端が入力に接続され「１」または「０」を出力する比較器１２と、比較器１２の出力が入力されスイッチＳ２ａないしＳ２ｅを制御するロジック部１３とを備えている。
【００２６】
キャパシタＣ／２、Ｃ／４、Ｃ／８、Ｃ／１６、Ｃ／１６は、それぞれの容量の比が１／２、１／４、１／８、１／１６、１／１６とされている。単極単投スイッチＳ１ａないしＳ１ｅの他端は入力端Ｖｉｎに接続される。単極双投スイッチＳ２ａないしＳ２ｅの一方の接点はグラウンドに接地され、他方の接点は参照電圧Ｖｒｅｆに接続されている。
【００２７】
図３に示す第１のＡＤＣ部１０は、入力信号のサンプリング、容量の一端の基準電圧への接続（これにより電圧ＶＨが変化する）、ＶＨ電圧とグランドとを増幅器および比較器を用いてデジタル値を生成・保持、容量に接続された基準電圧を切断、の各ステップによりＡ／Ｄ変換を実現する。より具体的には、基準電圧への接続からデジタル値の生成・保持までのステップを一番大きい容量（Ｃ／２）から、一番小さい容量（Ｃ／１６）まで、一つずつ繰り返し実行する。
【００２８】
続いて、図４Ａないし４Ｃを参照して、この実施形態の第１のＡＤＣ部１０の基本動作を詳細に説明する。図４Ａないし図４Ｃは、この実施形態の第１のＡＤＣ部１０の基本動作を説明する図である。この実施形態の第１のＡＤＣ部１０は、（１）信号サンプルフェーズ、（２）保持フェーズ、および（３）比較フェーズ、の３つのフェーズを繰り返す動作をする。
【００２９】
ロジック部１３が生成する制御信号により制御される単極単投スイッチＳ１ａないしＳ１ｅおよびＳ３は、信号サンプルフェーズを実現する。信号サンプルフェーズでは、第１ロジック部１３は、単極単投スイッチＳ１ａないしＳ１ｅおよびＳ３をオンにする制御信号を生成して各スイッチを制御する。その結果、すべてのキャパシタの上部端子（図中ＶＨ側）がグラウンド、下部端子（スイッチＳ１ａないしＳ１ｅ側）が入力信号Ｖｉｎに接続される。この様子を図４Ａに示す。このとき、すべてのキャパシタに蓄積される電荷Ｑは、キャパシタの総容量をＣとすると、数式２で表すことができる。
【数２】
0005072607.tif 000003
【００３０】
信号サンプルフェーズに続いて保持フェーズとなる。第１ロジック部１３は、スイッチＳ１ａないしＳ１ｅおよびＳ３をオフにする制御をする。併せて、第１ロジック部１３は、単極双投スイッチＳ２ａないしＳ２ｅをグラウンド側に接続する。すなわち、キャパシタ全ての上部端子のグランドに接続されているスイッチＳ３を切り離すと同時にすべてのキャパシタの下部端子に接続されているＶｉｎとのスイッチＳ１ａないしＳ１ｅを切り離した後、すべての容量の下部端子をスイッチＳ２ａないしＳ２ｅによりグランド電圧に接続する。この様子を図４Ｂに示す。その結果、キャパシタの上部端子側の電位は−Ｖｉｎだけシフトする。
【００３１】
保持フェーズに続いて比較フェーズとなる。比較フェーズでは、ある一つのキャパシタ（容量値の最も大きいもの）の下部端子に参照電圧が接続される。この様子を図４Ｃに示す。図４Ｃの例では、第１ロジック部１３は、単極双投スイッチＳ２ａのみ参照電圧Ｖｒｅｆに接続し、他のスイッチＳ２ｂないしＳ２ｅのグラウンド接続を維持するように制御する。そうすると、キャパシタの上部端子の電圧ＶＨは数式３にて表される。
【数３】
0005072607.tif 000004
【００３２】
ここで、キャパシタの上部端子の電圧ＶＨは、増幅器１４を介して比較器１２に接続されている。増幅器１４は、ＶＨとグラウンド電圧との差分電圧から正負の増幅出力を出力し、比較器１２は、増幅器１４の出力の極性が正である場合にのみ「１」を出力する。すなわち、ＶＨとグランド電圧との電圧比較が行われ、その比較結果が比較器１２から出力される。そして、このときの比較結果は、ＶＨが正の場合は「１」、負の場合は「０」となる。この比較結果は、アナログデジタル変換値の最上位ビットとして第１ロジック部１３の第１メモリ１３ａが保持する。
【００３３】
最大容量Ｃ／２の下部端子は、このアナログデジタル変換結果を受け、変換結果が「１」の場合は引き続きＶｒｅｆへの接続を維持し、「０」の場合は第１ロジック部１３がスイッチＳ２ａをＶｒｅｆからグラウンドへ切り替えて当該下部端子をグランド電圧とする。第１ロジック部１３は、ここまでのフェーズ動作を最大容量Ｃ／２から最小容量Ｃ／１６まで逐次実行する。すなわち、４ビットの場合は合計４回行うことになる。それぞれのアナログデジタル値をＤｉ（ｉ＝０，１，２，３）とすると、ＶＨの電圧は数式４のとおりとなる。以上の動作により、Ａ／Ｄ変換が実現される。
【数４】
0005072607.tif 000005
【００３４】
次に、図５および図６を参照して、このＡ／Ｄ変換装置１における第１のＡＤＣ部１０の具体的構成について説明する。図５は、第１のＡＤＣ部１０の具体的構成を示す図、図６は、第１のＡＤＣ部１０における動作フェーズごとに切り替わる回路を示す図である。図５に示すように、この実施形態の第１のＡＤＣ部１０は、図３に示す基本構成に加えて、Ｖｉｎの入力をオンオフするスイッチＳ４、増幅器１４の出力を容量式ＤＡＣ１１の入力に帰還させるスイッチＳ６ａないしＳ６ｄ、容量式ＤＡＣ１１の出力を増幅器１４の入力に帰還させるスイッチＳ５、キャパシタの下側端子を増幅器１４の出力側に接続するスイッチＳ７をさらに備えている。これらのスイッチは、タイミング生成部４２が生成した制御信号により制御される。このうち、スイッチＳ６ａないしＳ６ｄが残差演算制御部１３ｂとして機能する。
【００３５】
図２に示す通り、この実施形態のＡ／Ｄ変換装置は、アナログ入力信号サンプルフェーズ（ａ１）、アナログデジタル変換フェーズ（ｂ１）、残差信号増幅フェーズ（ｃ１）および残差信号サンプルフェーズ（ｃ１）の動作状態を有している。このうち、第１のＡＤＣ部１０は、アナログ入力信号サンプルフェーズ（ａ１）、アナログデジタル変換フェーズ（ｂ１）、および、残差信号増幅フェーズ（ｃ１）の３つのフェーズが関係する。
【００３６】
図６Ａに示すように、タイミング生成部４２がタイミングテーブル４１に基づいてスイッチＳ２をグラウンドへ、Ｓ３をオフ状態、Ｓ４をオン状態、Ｓ５をオフ状態、Ｓ６ａｂｄをオフ状態、Ｓ６ｃをオン状態、Ｓ７をすべてオフ状態となるように制御すると、アナログ入力信号サンプルフェーズ（ａ１）となる。この状態では、キャパシタの一端にはアナログ入力信号Ｖｉｎが印加され、他端がグラウンドに接続された状態となる。キャパシタは電荷を蓄えてアナログ入力信号をサンプリングする。
【００３７】
次に、図６Ｂに示すように、タイミング生成部４２がスイッチＳ２をグラウンドへ、Ｓ３をオフ状態、Ｓ４をオフ状態、Ｓ５をオン状態、Ｓ６ａｂｄをオフ状態、Ｓ６ｃをオン状態、Ｓ７をすべてオフ状態となるように制御すると、キャパシタの一端が増幅器の入力に接続され、同じく他端がグラウンドに接続される。その結果、増幅器入力の電位がシフトする。さらに、タイミング生成部４２がＳ２ａのみグラウンドからＶｒｅｆに切り替えると、キャパシタＣ／２の一端がグラウンド電位から参照電圧の電位に切り替えられる。これは、前述したアナログデジタル変換の動作であり、アナログデジタル変換フェーズ（ｂ１）の動作状態となる。
【００３８】
続いて、図６Ｃに示すように、タイミング生成部４２がスイッチＳ２ａ、Ｓ２ｂを参照電圧Ｖｒｅｆに接続し、Ｓ２ｅをオフ状態、Ｓ６ｃおよびＳ６ｄをオン状態、Ｓ６ａおよびＳ６ｂをオフ状態、Ｓ７をオフ状態とすると、キャパシタＣ／２・Ｃ／４が参照電圧の電位に切り替わり、最も容量の小さいキャパシタＣ／１６の１つが増幅器の帰還用キャパシタとして増幅器の入出力間に接続される。この状態は残差信号増幅フェーズ（ｃ１）の回路構成である。キャパシタの一部が帰還用キャパシタとなることにより、増幅器の出力には残差成分（フェーズａ１にて入力されたアナログ電圧とフェーズｂ１にてアナログデジタル変換されキャパシタに保持されたアナログ電圧の差分・あるいは第１のＡＤＣ部１０による変換誤差）が現れる。
【００３９】
このように、この実施形態の第１のＡＤＣ部１０は、アナログ入力信号をサンプリングしたキャパシタの一部を増幅器の帰還用キャパシタに切り替えるように構成したので、外部の演算手段やＤＡＣを用いることなく、残差成分の信号を得ることができる。
【００４０】
次に、図７を参照して本発明の第２の実施形態に係るＡ／Ｄ変換装置について詳細に説明する。図７は、この実施形態のＡ／Ｄ変換装置の構成を示すブロック図である。この実施形態のＡ／Ｄ変換装置は、１組のＡ／Ｄ変換器の構成要素の接続関係を切替可能として、粗いＡ／Ｄ変換のサンプリングと細かいＡ／Ｄ変換のサンプリングのタイミングを異なるものとなるように構成したものである。以下の説明において、図１ないし図６と共通する機能要素については共通の符号を付して示し、重複する説明は省略する。
【００４１】
図７に示すように、この実施形態に係るＡ／Ｄ変換装置２は、容量式ＤＡＣ５０と、増幅器２５およびメモリ２５ａと、比較器５２と、ロジック部５３と、単極単投スイッチＳ４およびＳ５ならびに単極双投スイッチＳ６と、クロック生成部４０と、タイミングテーブル４３と、タイミング生成部４４とを備えている。容量式ＤＡＣ５０、増幅器２５、比較器５２、ロジック部５３、クロック生成部４０は、それぞれ、第１および第２容量式ＤＡＣ１１・３１、増幅器２０、第１および第２比較器１２・３２、第１および第２ロジック部１３・３３、クロック生成部４０と対応し、共通の機能構成を有している。
【００４２】
タイミングテーブル４３は、容量式ＤＡＣの動作タイミングを示すタイミング情報と、スイッチＳ４ないしＳ６の切替制御を示す切替情報とを記憶するテーブルである。タイミング生成部４４は、クロック生成部４０が与えるクロック信号とタイミングテーブル４３が与えるタイミング情報とに基づいて、容量式ＤＡＣ５０の動作を規定する制御クロックなどを生成する機能を有している。加えて、タイミング生成部４４は、切替情報に基づいて、スイッチＳ４ないしＳ６の切替位置を制御する機能をも有している。
【００４３】
スイッチＳ４は、アナログ入力信号を入力し、内部信号を出力するサンプラとして機能する。スイッチＳ５は、残差成分の信号を入力し、増幅器入力信号を出力する増幅器入力スイッチとして機能する。スイッチＳ６は、増幅器２５の増幅信号を容量式ＤＡＣ５０および比較器５２のいずれか一方に入力するアナログデマルチプレクサとして機能する。
【００４４】
続いて、図８を参照してこの実施形態のＡ／Ｄ変換装置２の動作を説明する。図８は、この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。この実施形態のＡ／Ｄ変換装置は、（ａ２）アナログ入力信号サンプルフェーズ、（ｂ２）上位ビットアナログデジタル変換フェーズ、（ｃ２）残差信号増幅フェーズ、（ｄ２）残差信号サンプルフェーズ、および（ｅ２）下位ビットアナログデジタル変換フェーズ、の５つの動作状態を有している。
【００４５】
タイミング生成部４４が制御クロックΦｓをオンとしてスイッチＳ４をオン状態とし、さらにスイッチＳ６を比較器５２側に接続すると、アナログ入力信号サンプルフェーズ（ａ２）の状態となる。アナログ入力信号サンプルフェーズでは、容量式ＤＡＣ５０は、スイッチＳ４を介して入力信号を受け、サンプリング処理を実行する。
【００４６】
続いて、タイミング生成部４４は、スイッチＳ４をオフ状態、スイッチＳ５をオン状態、スイッチＳ６を比較器側に設定し、上位ビットアナログデジタル変換フェーズ（ｂ２）とする。容量式ＤＡＣ５０は、スイッチＳ５を介して出力電圧を増幅器２５に入力する。増幅器２５は、増幅した出力信号をスイッチＳ６を介して比較器５２に入力する。比較器５２は、入力された増幅器２５の出力信号に応じて「１」または「０」を出力し、ロジック部５３に渡す。ロジック部５３は、受け取ったデータを自身のメモリ部（図示せず）に記憶する。この回路動作は第１の実施形態の第１のＡ／Ｄ変換部１０と同様であり、アナログ入力信号の逐次アナログデジタル変換が実現する。
【００４７】
続いて、タイミング生成部４４は、スイッチＳ６を容量式ＤＡＣ５０側に切り替え、かつスイッチＳ５をオンとして残差信号増幅フェーズ（ｃ２）とする。増幅器２５は、容量式ＤＡＣ５０から読み取った残差成分の信号を増幅してメモリ２５ａに記憶させる。この時点では、容量式ＤＡＣ５０は残差成分の信号を保持しているから、図８に示すように容量式ＤＡＣ５０はＡ／Ｄ変換動作を停止している。
【００４８】
次に、タイミング生成部４４は、スイッチＳ６を容量式ＤＡＣ５０側に切り替えるとともにスイッチＳ５をオフとして、残差信号サンプルフェーズ（ｄ２）とする。容量式ＤＡＣ５０は、メモリ２５ａから増幅器出力を受け取り、残差信号がサンプリングされる。
【００４９】
そして、タイミング生成部４４は、スイッチＳ５をオンとするとともにスイッチＳ６を比較器５２側に切り替えて、下位ビットアナログデジタル変換フェーズ（ｅ２）に設定する。容量性ＤＡＣ５０は、受け取った残差信号をＡ／Ｄ変換してスイッチＳ５を介して増幅器２５に渡し、増幅器２５は増幅出力をスイッチＳ６を介して比較器５２に入力する。比較器５２は「１」または「０」を出力し、ロジック部５３は比較器の出力を記憶する。
【００５０】
図８に示すように、この実施形態のＡ／Ｄ変換装置２では、入力信号のＡ／Ｄ変換と残差信号のＡ／Ｄ変換をパイプライン的に実行せず、シリアル的に実行するように構成され、入力信号Ａｉｎのサンプリングのタイミングと残差信号のサンプリングのタイミングとをずらしている。そのため、Ａ／Ｄ変換部を複数用意する必要がなく、容量式ＤＡＣの総数を抑えて回路の所要面積を減らすことができる。
【００５１】
次に、図５および図９Ａないし９Ｄを参照して、第２の実施形態に係るＡ／Ｄ変換装置の具体例について説明する。図９Ａないし９Ｄは、この実施形態の容量式ＤＡＣ５０における動作フェーズごとに切り替わる回路を示す図である。この実施形態の容量式ＤＡＣ５０および残差演算制御部５３ｂは、第１の実施形態に係る第１容量式ＤＡＣ１１および残差演算制御部１３ｂと共通するので、共通する説明は省略する。
【００５２】
前述の通り、この実施形態のＡ／Ｄ変換装置２ａは、（ａ２）アナログ入力信号サンプルフェーズ、（ｂ２）上位ビットアナログデジタル変換フェーズ、（ｃ２）残差信号増幅フェーズ、（ｄ２）残差信号サンプルフェーズ、および（ｅ２）下位ビットアナログデジタル変換フェーズ、の５つの動作状態を有している。
【００５３】
図９Ａに示すように、タイミング生成部４４がタイミングテーブル４３に基づいてスイッチＳ２をグラウンドへ、Ｓ３をオフ状態、Ｓ４をオン状態、Ｓ５をオフ状態、Ｓ６ａｂｄをオフ状態、Ｓ６ｃをオン状態、Ｓ７をすべてオフ状態となるように制御すると、アナログ入力信号サンプルフェーズ（ａ２）となる。この状態では、キャパシタの一端にはアナログ入力信号Ｖｉｎが印加され、他端がグラウンドに接続された状態となる。キャパシタは電荷を蓄えてアナログ入力信号をサンプリングする。
【００５４】
次に、図９Ｂに示すように、タイミング生成部４４がスイッチＳ２をグラウンドへ、Ｓ３をオフ状態、Ｓ４をオフ状態、Ｓ５をオン状態、Ｓ６ａｂｄをオフ状態、Ｓ６ｃをオン状態、Ｓ７をすべてオフ状態となるように制御すると、キャパシタの一端が増幅器の入力に接続され、同じく他端がグラウンドに接続される。その結果、増幅器入力の電位がシフトする。さらに、タイミング生成部４４がＳ２ａのみグラウンドからＶｒｅｆに切り替えると、キャパシタＣ／２の一端がグラウンド電位から参照電圧の電位に切り替えられる。これは、前述したアナログデジタル変換の動作であり、上位ビットアナログデジタル変換フェーズの動作状態（ｂ２）となる。なお、下位ビットアナログデジタル変換フェーズ（ｅ２）も同様である。
【００５５】
続いて、図９Ｃに示すように、タイミング生成部４４がスイッチＳ２ａ、Ｓ２ｂを参照電圧Ｖｒｅｆに接続し、Ｓ２ｅをオフ状態、Ｓ６ｃおよびＳ６ｄをオン状態、Ｓ６ａおよびＳ６ｂをオフ状態、Ｓ７をオフ状態とすると、キャパシタＣ／２・Ｃ／４が参照電圧の電位に切り替わり、もっとも容量の小さいキャパシタＣ／１６の１つが増幅器の帰還用キャパシタとして増幅器の入出力間に接続される。この状態は残差信号増幅フェーズ（ｃ２）の回路構成である。また、スイッチＳ２をオフ状態、Ｓ３をオン状態、Ｓ４をオフ状態、Ｓ５をオフ状態、Ｓ６ａおよびＳ６ｃをオフ状態、Ｓ６ｂおよびＳ６ｄをオン状態、Ｓ７をオン状態とすると、残差信号サンプルフェーズ（ｄ２）の回路構成を実現することができる。ここで、図９Ｃに示す例では、増幅器２５の帰還容量として最小容量のＣ／１６を用いるとすると、増幅器２５の出力電圧Ｖｏｕｔは１６倍の利得を得ることができる。このとき、Ｖｏｕｔの電圧は帰還容量に記憶される。また、図９Ｄに示す例でも、増幅器２５の利得は１６倍となる。このＶｏｕｔ電圧をサンプリングするため、図９Ｄに示すように、帰還容量Ｃ／１６を除く容量の一端はグランドに接続されている。
【００５６】
この例では、キャパシタを増幅器の帰還容量としても用いることができ、別途増幅器用のキャパシタを設ける必要がなくなる。これにより、回路の所要面積をさらに小さくすることができる。
【００５７】
続いて、図１０および図１１を参照して、第３の実施形態に係るＡ／Ｄ変換装置について説明する。図１０は、この実施形態のＡ／Ｄ変換装置の構成を示すブロック図、図１１は、この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。この実施形態のＡ／Ｄ変換装置３は、２つの逐次比較型Ａ／Ｄ変換器を並列に接続してサンプリング速度を向上させつつ、サンプリングタイミングをずらすことにより容量式ＤＡＣの共用化を可能とし、回路の所要面積を抑えたものである。
【００５８】
図１０に示すように、この実施形態のＡ／Ｄ変換装置３は、入力Ａｉｎを３つの出力のいずれかに切替えて接続するアナログマルチプレクサＭＵＸと、アナログマルチプレクサＭＵＸのそれぞれの出力がそれぞれの入力に接続された３つの容量式ＤＡＣ６１ａないし６１ｃと、３つの容量式ＤＡＣのそれぞれの出力から二つを選択して出力するデマルチプレクサＤＭＵＸと、デマルチプレクサＤＭＵＸの二つの出力がそれぞれ入力に接続された２つの比較器６２ａ・６２ｂと、２つの比較器６２ａ・６２ｂの出力が接続され、比較器それぞれが生成したアナログデジタル変換値とタイミング生成部が与える制御クロックに基づいて、当該アナログデジタル変換値が正の場合に逐次比較電圧を小さくする方向に容量式ＤＡＣ６１ａないし６１ｃを制御する制御信号を生成する２つのロジック部６３ａおよび６３ｂとを備えた１対のＡ／Ｄ変換部６０を備えている。
【００５９】
また、この実施形態のＡ／Ｄ変換装置は、デマルチプレクサＤＭＵＸの二つの出力をそれぞれ増幅する増幅器７０を有している。
【００６０】
さらに、この実施形態のＡ／Ｄ変換装置は、増幅器出力が入力される２つの容量式ＤＡＣ８１ａ・８１ｂと、２つの容量式ＤＡＣの出力と基準電圧とが入力され「１」または「０」を出力する１組の比較器８２ａ・８２ｂと、２つの比較器８２ａ・８２ｂの出力が接続され、比較器それぞれが生成したアナログデジタル変換値とタイミング生成部４６が与える制御クロックに基づいて、当該アナログデジタル変換値が「１」の場合に逐次比較電圧を小さくする方向に容量式ＤＡＣ８１ａおよび８１ｂを制御する制御信号を生成する２つのロジック部８３ａおよび８３ｂとを備えた１対のＡ／Ｄ変換部８０とを備えている。
【００６１】
すなわち、この実施形態のＡ／Ｄ変換装置３は、２つの逐次比較型Ａ／Ｄ変換器を並列接続し、増幅・演算用の容量式ＤＡＣをそれぞれ共用としたものである。第１および第２の実施形態に係るＡ／Ｄ変換装置と共通する要素名は基本的に共通の機能構成を有している。
【００６２】
続いて、図１１を参照してこの実施形態のＡ／Ｄ変換装置３の動作を説明する。図１１は、この実施形態のＡ／Ｄ変換装置３の動作を示すタイミングチャートである。図１１に示すように、このＡ／Ｄ変換装置３は、２つの逐次比較型Ａ／Ｄ変換器（ＣＨ１とＣＨ２）を並列に接続し、この２つのＡ／Ｄ変換器をタイムインターリーブ動作させることでサンプル速度を向上させている。このとき、この実施形態では、残差信号を保持するための容量式ＤＡＣを２つのＡ／Ｄ変換器で共用している。
【００６３】
図１１は、チャネル１のＳＡＲ−Ａ／Ｄ変換器（容量式ＤＡＣ６１ａ−６１ｃ・容量式ＤＡＣ８１ａからなるもの）およびチャネル２のＳＡＲ−Ａ／Ｄ変換器（容量式ＤＡＣ６１ａ−６１ｃ・容量式ＤＡＣ８１ｂからなるもの）の回路状態と、上位ビット演算用のＡ／Ｄ変換器で用いる３つの容量式ＤＡＣ６１ａ・６１ｂ・６１ｃの使用状態を示している。タイミング図中のΦs2はΦs1の位相を半クロックずらした制御クロックであり、２つのチャネルのサンプリングには、チャネル１にはΦs1、チャネル２にはΦs2をそれぞれ用いるものとする。
【００６４】
まず、タイミング生成部４６が制御クロックΦs1を生成し、ＭＵＸを図１０中のａ端子、ＤＭＵＸの上側端子を同じくｅ端子に接続すると、容量式ＤＡＣ（以下「ＣＤＡＣ」と称する。）６１ａはアナログ入力信号のサンプリング状態、ＣＤＡＣ６１ｂは残差信号を生成・保持して増幅器７０を介してＣＤＡＣ８１ｂへ残差信号を送るサンプリング状態となる（図中Ｉ）。タイミング生成部４６が制御クロックΦs1をオフとし、ＭＵＸをオフ（中立）、ＤＭＵＸをオフとすると（図中ＩＩ）、ＣＤＡＣ６１ａおよび８１ａは、それぞれアナログ信号Ａｉｎおよび残差信号のＡ／Ｄ変換状態となる。
【００６５】
続いて、タイミング生成部４６が制御クロックΦs2をオンとして、ＭＵＸをｂ端子へ接続し、ＤＭＵＸの下側端子を同じくｆ端子に接続すると、ＣＤＡＣ６１ｂはアナログ入力信号のサンプリング状態、ＣＤＡＣ６１ｃは残差信号を生成・保持して増幅器７０を介してＣＤＡＣ８１ｂへ残差信号を送るサンプリング状態となる（図中ＩＩＩ）。このとき、ＤＭＵＸの上側端子はｄ端子に接続され、ＣＤＡＣ６１ａはＣＨ１のＡ／Ｄ変換処理のために用いられる。タイミング生成部４６が制御クロックΦs2をオフとし、ＭＵＸをオフ（中立）、ＤＭＵＸをオフとすると（図中ＩＶ）、ＣＤＡＣ６１ｂおよび８１ｂは、それぞれアナログ信号Ａｉｎおよび残差信号のＡ／Ｄ変換状態となる。以後、図中Ｖ・ＶＩ・ＶＩＩの順に同様の動作を繰り返していく。
【００６６】
このように、この実施形態のＡ／Ｄ変換装置３では、３つの容量式ＤＡＣを用い、チャネル１のＳＡＲ−Ａ／Ｄ変換器（ＣＤＡＣ６１ａ・８１ａ）と、チャネル２のＳＡＲ−Ａ／Ｄ変換器（ＣＤＡＣ６１ｂ・８１ｂ）とが使用する時間が重ならないようにスケジュールする。これにより、従来方式で必要となる４つの容量式ＤＡＣと２つの容量を用いて行っていた機能を３つの容量式ＤＡＣのみで実現できる。結果として、回路構成からキャパシタを削減でき、回路の所要面積を抑えることができる。
【００６７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【００６８】
アナログ信号処理装置、デジタル信号処理装置に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換装置の構成を示すブロック図である。
【図２】この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。
【図３】この実施形態のＡ／Ｄ変換部の構成例を示す図である。
【図４Ａ】この実施形態のＡ／Ｄ変換部の信号サンプルフェーズを示す図である。
【図４Ｂ】この実施形態のＡ／Ｄ変換部の保持フェーズを示す図である。
【図４Ｃ】この実施形態のＡ／Ｄ変換部の比較フェーズを示す図である。
【図５】この実施形態の第１のＡＤＣ部の具体的構成を示す図である。
【図６Ａ】この実施形態の第１のＡＤＣ部のサンプルフェーズの様子を示す図である。
【図６Ｂ】この実施形態の第１のＡＤＣ部のＡ／Ｄ変換フェーズの様子を示す図である。
【図６Ｃ】この実施形態の第１のＡＤＣ部の残差信号増幅フェーズの様子を示す図である。
【図７】本発明の第２の実施形態に係るＡ／Ｄ変換装置の構成を示すブロック図である。
【図８】この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。
【図９Ａ】図７に示す例のＡ／Ｄ変換装置におけるサンプルフェーズの様子を示す図である。
【図９Ｂ】図７に示す例のＡ／Ｄ変換装置におけるＡ／Ｄ変換フェーズの様子を示す図である。
【図９Ｃ】図７に示す例のＡ／Ｄ変換装置における残差信号増幅フェーズの様子を示す図である。
【図９Ｄ】図７に示す例のＡ／Ｄ変換装置における残差信号サンプルフェーズの様子を示す図である。
【図１０】本発明の第３の実施形態に係るＡ／Ｄ変換装置の構成を示すブロック図である。
【図１１】この実施形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。
【符号の説明】
【００７０】
１…Ａ／Ｄ変換装置、１０…第１のＡ／Ｄ変換部、２０…増幅部、３０…第２のＡ／Ｄ変換部、４０…クロック生成部、４１…タイミングテーブル、４２…タイミング生成部。
【図１】
0005072607.tif 000006
【図２】
0005072607.tif 000007
【図３】
0005072607.tif 000008
【図４Ａ】
0005072607.tif 000009
【図４Ｂ】
0005072607.tif 000010
【図４Ｃ】
0005072607.tif 000011
【図５】
0005072607.tif 000012
【図６Ａ】
0005072607.tif 000013
【図６Ｂ】
0005072607.tif 000014
【図６Ｃ】
0005072607.tif 000015
【図７】
0005072607.tif 000016
【図８】
0005072607.tif 000017
【図９Ａ】
0005072607.tif 000018
【図９Ｂ】
0005072607.tif 000019
【図９Ｃ】
0005072607.tif 000020
【図９Ｄ】
0005072607.tif 000021
【図１０】
0005072607.tif 000022
【図１１】
0005072607.tif 000023