(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルの行に対応して設けられ、第１の制御信号の活性化に応答して、少なくとも１本が選択的に活性化される複数のワード線と、
前記メモリセルの列に対応して設けられ、活性化されたワード線に対応するメモリセルに保持されるデータが伝達される複数のビット線対と、
前記複数のビット線対にそれぞれ対応して設けられ、第２の制御信号の活性化に応答して、前記複数のビット線対のうちの対応する１つを構成するビット線間に生じる電位レベル差を増幅する複数のセンスアンプ回路と、
外部電源電位を内部電源電位に変換する電源回路とを備え、
前記電源回路は、
前記外部電源電位を供給する外部電源配線と、
少なくとも前記センスアンプに結合され、前記前記内部電源電位を供給する内部電源配線と、
前記内部電源電位と基準電位との電位レベル差を増幅して制御ノードに出力する電位差増幅回路と、
前記外部電源配線と前記内部電源配線との間に設けられ、前記制御ノードの電位レベルに応じた供給電流量を前記外部電源配線から前記内部電源配線に供給する電流供給回路と、
前記第１および第２の制御信号に応じて、前記電位レベル差にかかわらず前記外部電源配線から前記内部電源配線への電流供給を強制的に実行するための強制電流供給制御回路とを備え、
前記強制電流供給制御回路は、前記第１の制御信号の活性化に応答して定められる第１の時刻から、前記第２の制御信号の活性化に応答して定められる第２の時刻までの所定期間において、前記電流供給を強制的に実行し、
前記強制電流供給制御回路は、
前記所定期間において強制電流供給制御信号を活性化するための強制電流供給期間制御回路を含み、
前記半導体記憶装置は、１回のロウアクセス動作の対象となるメモリセルの個数が、通常動作時よりもリフレッシュ動作時において多く、
前記強制電流供給期間制御回路は、前記通常動作時において前記所定期間における前記強制電流供給制御信号の活性化を中止し、前記リフレッシュ動作時において前記所定期間における前記強制電流供給制御信号の活性化を実行する、半導体記憶装置。
【請求項２】
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルの行に対応して設けられ、第１の制御信号の活性化に応答して、少なくとも１本が選択的に活性化される複数のワード線と、
前記メモリセルの列に対応して設けられ、活性化されたワード線に対応するメモリセルに保持されるデータが伝達される複数のビット線対と、
前記複数のビット線対にそれぞれ対応して設けられ、第２の制御信号の活性化に応答して、前記複数のビット線対のうちの対応する１つを構成するビット線間に生じる電位レベル差を増幅する複数のセンスアンプ回路と、
外部電源電位を内部電源電位に変換する電源回路とを備え、
前記電源回路は、
前記外部電源電位を供給する外部電源配線と、
少なくとも前記センスアンプに結合され、前記前記内部電源電位を供給する内部電源配線と、
前記内部電源電位と基準電位との電位レベル差を増幅して制御ノードに出力する電位差増幅回路と、
前記外部電源配線と前記内部電源配線との間に設けられ、前記制御ノードの電位レベルに応じた供給電流量を前記外部電源配線から前記内部電源配線に供給する電流供給回路と、
前記第１および第２の制御信号に応じて、前記電位レベル差にかかわらず前記外部電源配線から前記内部電源配線への電流供給を強制的に実行するための強制電流供給制御回路とを備え、
前記強制電流供給制御回路は、前記第１の制御信号の活性化に応答して定められる第１の時刻から、前記第２の制御信号の活性化に応答して定められる第２の時刻までの所定期間において、前記電流供給を強制的に実行し、
前記強制電流供給制御回路は、
前記所定期間において強制電流供給制御信号を活性化するための強制電流供給期間制御回路を含み、
前記半導体記憶装置は、１回のロウアクセス動作の対象となるメモリセルの個数が、通常動作時よりもリフレッシュ動作時において多く、
前記強制電流供給期間制御回路は、前記動作状態が前記通常動作であり、かつ、前記通常動作時において１回のロウアクセス動作の対象となるメモリセルの個数が所定数以下に設定されている場合において、前記所定期間における前記強制電流供給制御信号の活性化を中止し、
前記強制電流供給期間制御回路は、前記リフレッシュ動作時、または、前記通常動作時において１回のロウアクセス動作の対象となるメモリセルの個数が前記所定数よりも多く設定されている場合において、前記所定期間における前記強制電流供給制御信号の活性化を実行する、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部電源電位を内部電源電位に変換して負荷に供給する電源回路を備えた半導体記憶装置の構成に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の大容量化の要請に伴う微細加工化の進展により、半導体装置内の内部回路の耐圧が低くなってきている。このような状況に対応するために、半導体記憶装置は、たとえば５Ｖ、３．３Ｖといった外部電源電位を内部に備えられた電源回路（以下、内部電源回路とも称する）によって、適当な内部電源電位（たとえば２．５Ｖ、２．０Ｖ等）に降圧して使用している。このような内部電源回路は、電圧降下回路（ＶＤＣ；Voltage Down Converter）とも称される。
【０００３】
電源回路が発生する内部電源電位は、半導体記憶装置の内部回路群で使用されるため、内部電源電位が所定範囲を超えて低下した場合には、各内部回路が所定の応答速度に基づいて所定の動作を実行することができなくなるおそれがある。一方、内部電源電位が所定範囲を超えて上昇し過ぎると、消費電力の増大に加えて、高集積化が進み微細化されたトランジスタが破壊されてしまうおそれがある。したがって、電源回路は、内部電源電位の変動が仕様で決定される所定範囲内に収まるように、内部電源電位の電位レベルを安定的に制御する必要がある。
【０００４】
図２５は、ＶＤＣの代表的な構成を有する従来の技術の内部電源回路５００の構成を示す回路図である。
【０００５】
内部電源回路５００は、外部電源配線５１０より外部電源電位ｅｘｔ．Ｖｄｄを受けて、負荷５５０に供給される内部電源電位ｉｎｔ．Ｖｄｄを基準電位Ｖｒｅｆに保持するための回路である。
【０００６】
図２５を参照して、内部電源回路５００は、外部電源電位ｅｘｔ．Ｖｄｄを供給する外部電源配線５１０と、内部電源電位ｉｎｔ．Ｖｄｄを供給する内部電源配線５２０と、内部電源電位ｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆとの電位差を増幅して出力する電位差増幅回路５３０と、電位差増幅回路５３０の出力に応じて、外部電源配線５１０から内部電源配線５２０に電流Ｉｓｕｐを供給する電流供給トランジスタＱＤ１と、内部電源配線５２０の電位レベル変動を抑制するための安定化容量５４５とを備える。負荷５５０は、内部電源配線５２０から内部電源電位ｉｎｔ．Ｖｄｄの供給を受けて、負荷電流Ｉｌｏａｄを消費する。
【０００７】
電位差増幅回路５３０は、外部電源配線５１０と接地配線５４０との間に結合されるカレントミラーアンプを構成する、Ｐ型ＭＯＳトランジスタＱＰ１，ＱＰ２、およびＮ型ＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３を含む。トランジスタＱＮ１およびＱＮ２のゲートには、基準電位Ｖｒｅｆおよび内部電源電位ｉｎｔ．Ｖｄｄがそれぞれ入力される。トランジスタＱＰ１およびＱＰ２のゲートはノードＮｐと結合される。トランジスタＱＮ３は、制御信号ＡＣＴの活性化に応答して、カレントミラーアンプの動作電流を供給する。
【０００８】
カレントミラーアンプを構成するトランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２，ＱＮ３の各々が飽和領域で動作するように設計することによって、電位差増幅回路５３０は、トランジスタＱＮ１およびＱＮ２のゲート電位差を差動増幅して、ノードＮｄの電位レベルに反映する。
【０００９】
内部電源電位ｉｎｔ．Ｖｄｄが基準電位Ｖｒｅｆよりも低下した場合には、ノードＮｄの電位レベルが接地電位Ｖｓｓ側にシフトし、これに応答して電流供給トランジスタＱＤ１が外部電源配線５１０から内部電源配線５２０に電流を供給する。一方、内部電源電位ｉｎｔ．Ｖｄｄが基準電位Ｖｒｅｆよりも上昇した場合には、ノードＮｄの電位レベルは外部電源電位ｅｘｔ．Ｖｄｄ側にシフトされるので、電流供給トランジスタＱＤ１はオフされて、内部電源配線５２０に対する電流供給は停止される。これにより、内部電源回路５００は、内部電源電位ｉｎｔ．Ｖｄｄの変動を補償して、基準電位Ｖｒｅｆレベルに保持しようとする。
【００１０】
【発明が解決しようとする課題】
しかしながら、内部電源配線５２０から内部電源電位ｉｎｔ．Ｖｄｄの供給を受ける負荷５５０の消費する電流には、種々のパターンが存在する。
【００１１】
図２６は、負荷５５０の電流消費パターンの一例に対応する内部電源回路の動作を示すタイミングチャートである。図２６においては、連続的に少量の電流を消費する負荷の電流波形が示される。このような、電流消費パターンを有する負荷の代表例としては、ＤＲＡＭ（Dynamic Random Access Memory）における信号バッファ等の周辺回路が挙げられる。
【００１２】
図２６を参照して、制御信号ＡＣＴが活性化されている期間中において内部電源回路は活性化される。負荷５５０の負荷電流Ｉｌｏａｄは、連続的に消費されるため、負荷電流の瞬時値Ｉ１と平均値との間に大きな差が生じない。よって、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルの低下ΔＶ１は、安定化容量５４５の作用によって比較的小さなレベルに抑えることができる。
【００１３】
したがって、電流供給トランジスタＱＤ１が電位差増幅回路５３０に制御されて内部電源配線５２０に供給する電流Ｉｓｕｐによって、内部電源配線５２０に生じる緩やかな電位レベルの低下に追従することができる。この結果、内部電源電位ｉｎｔ．Ｖｄｄは基準電位Ｖｒｅｆから大きく低下することはない。よって、内部電源電位の供給を受ける負荷である内部回路において誤動作等の問題は生じる可能性は低い。
【００１４】
図２７は、負荷の電流消費パターンの他の一例に対応する内部電源回路の動作を示すタイミングチャートである。図２７においては、断続的かつ振幅が大きい負荷電流Ｉｌｏａｄを消費する負荷の電流波形が示される。このような、電流消費パターンを有する負荷の代表例としては、ＤＲＡＭにおけるセンスアンプが挙げられる。
【００１５】
図２７の場合においても、制御信号ＡＣＴが活性化されている期間中において内部電源回路は活性化される。しかしながら、断続的かつ大量の負荷電流においては、負荷電流の瞬時値Ｉ２と平均値との間に大きな差が生じるので、電位差増幅回路５３０に制御される電流供給トランジスタＱＤ１の供給電流Ｉｓｕｐによっては、内部電源電位ｉｎｔ．Ｖｄｄを十分保持することができない。この結果、内部電源電位の降下量ΔＶ２が大きくなってしまう。この降下量の低下が大きいと、内部電源電位の供給を受ける負荷である内部回路の動作に支障をきたす可能性も生じてしまう。
【００１６】
このような急峻かつ振幅の大きい負荷電流に対して、安定化容量５４５によって内部電源電位ｉｎｔ．Ｖｄｄの電位レベルの低下を抑制しようとすると、大きな容量値が必要となり、チップの面積増加という問題が新たに生じてしまう。
【００１７】
したがって、このような急峻な電流消費に対応して、安定化容量に大きく依存することなく内部電源電位を安定的に維持するための技術として、電流消費タイミングに合致させて内部電源配線に強制的に電流を供給する内部電源回路が、たとえば特開平６−２６６４５２号公報等に開示されている。
【００１８】
このような技術を適用する内部電源回路においては、強制的な電流供給を実行するタイミングを、負荷における電流消費タイミングに応じて適切に調整することが重要となる。強制的な電流供給を開始するタイミングが負荷の電流消費開始よりも遅いと、内部電源電位の大きな低下を招いてしまう一方で、強制的な電流供給を停止させるタイミングが遅すぎると、内部電源配線５２０が過充電されて内部電源電位が上昇しすぎて、かえって不具合を生じてしまうおそれもあるからである。
【００１９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、急峻に電流を消費する負荷に対しても内部電源電位を安定的に維持できる内部電源回路および、それを備える半導体記憶装置の構成を提供することである。
【００３１】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルの行に対応して設けられ、第１の制御信号の活性化に応答して、少なくとも１本が選択的に活性化される複数のワード線と、メモリセルの列に対応して設けられ、活性化されたワード線に対応するメモリセルに保持されるデータが伝達される複数のビット線対と、複数のビット線対にそれぞれ対応して設けられ、第２の制御信号の活性化に応答して、複数のビット線対のうちの対応する１つを構成するビット線間に生じる電位レベル差を増幅する複数のセンスアンプ回路と、外部電源電位を内部電源電位に変換する電源回路とを備え、電源回路は、外部電源電位を供給する外部電源配線と、少なくともセンスアンプに結合され内部電源電位を供給する内部電源配線と、内部電源電位と基準電位との電位レベル差を増幅して制御ノードに出力する電位差増幅回路と、外部電源配線と内部電源配線との間に設けられ、制御ノードの電位レベルに応じた供給電流量を外部電源配線から内部電源配線に供給する電流供給回路と、第１および第２の制御信号に応じて、電位レベル差にかかわらず外部電源配線から内部電源配線への電流供給を強制的に実行するための強制電流供給制御回路とを備え、強制電流供給制御回路は、第１の制御信号の活性化に応答して定められる第１の時刻から、第２の制御信号の活性化に応答して定められる第２の時刻までの所定期間において、電流供給を強制的に実行する。さらに、強制電流供給制御回路は、所定期間において強制電流供給制御信号を活性化するための強制電流供給期間制御回路を含む。そして、半導体記憶装置は、１回のロウアクセス動作の対象となるメモリセルの個数が、通常動作時よりもリフレッシュ動作時において多く、強制電流供給期間制御回路は、通常動作時において強制期間における強制電流供給制御信号の活性化を中止し、リフレッシュ動作時において所定期間における強制電流供給制御信号の活性化を実行する。
【００３２】
請求項２記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモ
リセルアレイと、メモリセルの行に対応して設けられ、第１の制御信号の活性化に応答して、少なくとも１本が選択的に活性化される複数のワード線と、メモリセルの列に対応して設けられ、活性化されたワード線に対応するメモリセルに保持されるデータが伝達される複数のビット線対と、複数のビット線対にそれぞれ対応して設けられ、第２の制御信号の活性化に応答して、複数のビット線対のうちの対応する１つを構成するビット線間に生じる電位レベル差を増幅する複数のセンスアンプ回路と、外部電源電位を内部電源電位に変換する電源回路とを備え、電源回路は、外部電源電位を供給する外部電源配線と、少なくともセンスアンプに結合され内部電源電位を供給する内部電源配線と、内部電源電位と基準電位との電位レベル差を増幅して制御ノードに出力する電位差増幅回路と、外部電源配線と内部電源配線との間に設けられ、制御ノードの電位レベルに応じた供給電流量を外部電源配線から内部電源配線に供給する電流供給回路と、第１および第２の制御信号に応じて、電位レベル差にかかわらず外部電源配線から内部電源配線への電流供給を強制的に実行するための強制電流供給制御回路とを備え、強制電流供給制御回路は、第１の制御信号の活性化に応答して定められる第１の時刻から、第２の制御信号の活性化に応答して定められる第２の時刻までの所定期間において、電流供給を強制的に実行する。さらに、強制電流供給制御回路は、所定期間において強制電流供給制御信号を活性化するための強制電流供給期間制御回路を含む。そして、１回のロウアクセス動作の対象となるメモリセルの個数が、通常動作時よりもリフレッシュ動作時において多く、強制電流供給期間制御回路は、動作状態が通常動作であり、かつ、通常動作時において１回のロウアクセス動作の対象となるメモリセルの個数が所定数以下に設定されている場合において、所定期間における強制電流供給制御信号の活性化を中止し、強制電流供給期間制御回路は、リフレッシュ動作時、または、通常動作時において１回のロウアクセス動作の対象となるメモリセルの個数が所定数よりも多く設定されている場合において、所定期間における強制電流供給制御信号の活性化を実行する。
【００３３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお図中における同一符号は、同一または相当部分を示すものとする。
【００３４】
［実施の形態１］
図１は、本発明の実施の形態１に従う内部電源回路を備えた半導体記憶装置１の全体構成を示す概略ブロック図である。
【００３５】
図１を参照して、半導体記憶装置１は、コラムアドレスストローブ信号／ＣＡＳ，ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥを受ける制御信号入力端子１０と、アドレス信号Ａ１〜Ａｎ（ｎ：自然数）を受けるアドレス入力端子１２と、入出力データＤＱ１〜ＤＱｉ（ｉ：自然数）およびアウトプットイネーブル信号／ＯＥとを授受するデータ入出力端子１４と、外部電源電位ｅｘｔ．Ｖｄｄおよび接地電位Ｖｓｓの入力を受ける電源入力端子１６とを備える。
【００３６】
半導体記憶装置１は、さらに、制御信号入力端子１０に入力された制御信号に応じて半導体記憶装置１の全体動作を制御するコントロール回路２０と、行列状に配置された複数のメモリセルを有するメモリセルアレイ３０と、メモリセルアレイ中のアドレス信号に応答したメモリセルを特定するためのアドレスバッファ３５、行デコーダ４０および列デコーダ４５をさらに備える。
【００３７】
メモリセルアレイ３０には、ワード線がメモリセルの各行ごとに配置され、ビット線対がメモリセルの各列ごとに配置される。各メモリセルは、ワード線とビット線との交点のそれぞれに配置される。
【００３８】
アドレスバッファ３５は、外部から供給されたアドレス信号を行デコーダおよび列デコーダに選択的に供給する。行デコーダ４０は、アドレスバッファ３５から供給される行アドレス信号に応答して、複数のワード線のうちの少なくとも１つを選択的に駆動する。列デコーダ４５は、アドレスバッファから供給される列アドレス信号に応答して、複数のビット線対のうちの１つを選択する。センスアンプ回路５０は、各ビット線対に対応して設けられる複数のセンスアンプを含む。各センスアンプは、対応するビット線対間に生じる電位差を増幅する。
【００３９】
入出力回路６０は、列デコーダによって選択されたビット線対の電位レベルを出力バッファ７５に供給する。出力バッファ７５は、供給された電位レベルを増幅して出力データＤＱ１〜ＤＱｉとして外部に出力する。入力バッファ７０は、外部から書込データが供給された場合に、入力データＤＱ１〜ＤＱｉを増幅する。入出力回路６０は、入力バッファ７０によって増幅された入力データを列デコーダ４５によって選択されたビット線対に供給する。
【００４０】
制御信号入力端子１０に入力された／ＣＡＳ，／ＲＡＳおよび／ＷＥは、コントロール回路２０に与えられ、コントロール回路２０は、半導体記憶装置１全体の読出動作および書込動作における各回路のタイミング動作を決定する。
【００４１】
半導体記憶装置１は、さらに、電源入力端子１６に入力された外部電源電位ｅｘｔ．Ｖｄｄおよび接地電位Ｖｓｓに基づいて、内部電源電位ｉｎｔ．Ｖｄｄを出力する内部電源回路１００を備える。半導体記憶装置１内部において、外部電源電位ｅｘｔ．Ｖｄｄおよび接地電位Ｖｓｓは、外部電源配線８０および接地配線８５によって供給される。
【００４２】
一般的にメモリセルアレイ３０、センスアンプ回路５０および入出力回路６０を除く他の周辺回路で消費される負荷電流は、図２６に示したような連続的かつ小振幅なものとなる。一方、図中に斜線で示した、メモリセルアレイ３０、センスアンプ回路５０および入出力回路６０（以下、これらを合わせて「メモリアレイ」とも称する）で消費される負荷電流は、メモリアクセスに応答したセンスアンプ回路５０によるデータ増幅動作の実行時に、図２７に示したような断続的かつ大振幅なものとなる。
【００４３】
したがって、周辺回路用電源と、メモリアレイ用電源とは独立に設けられることが多い。本発明の実施の形態においても、周辺回路用とメモリアレイ用とに独立のＶＤＣおよび内部電源配線が配置されるものとする。
【００４４】
本発明の実施の形態においては、内部電源回路１００のうち、特にメモリアレイ用電源に対応する部分について説明する。メモリアレイに対する内部電源電位ｉｎｔ．Ｖｄｄの供給は、内部電源配線９０によって行なわれる。
【００４５】
一方、周辺回路に対する内部電源電位ｉｎｔ．Ｖｄｄ´の供給は、内部電源配線９１によって行なわれる。周辺回路回路に供給される内部電源電位を生成するＶＤＣ（内部電源回路）については詳細に説明しないが、その電流消費パターンから、たとえば図２５に示した従来の一般的な構成のＶＤＣ（内部電源回路）を適用することができる。
【００４６】
なお、図１においては、半導体記憶装置１を非同期型のＤＲＡＭとして表記しているが、半導体記憶装置１は、同期型のＳＤＲＡＭ（Synchronous ＤＲＡＭ）であってもよい。この場合には、コントロール回路２０に対して、クロック信号ＣＬＫ、クロックイネーブル信号ＣＬＫＥおよびチップセレクト信号／ＣＳ等がさらに入力され、半導体記憶装置１は、クロック信号ＣＬＫに同期して動作する。
【００４７】
図２は、メモリセルアレイ３０およびセンスアンプ回路５０の構成を説明するブロック図である。
【００４８】
図２を参照して、メモリセルアレイ３０は、行列状に配列された複数のメモリセルＭＣを有する。メモリセルＭＣは、アクセストランジスタ３２およびデータ保持キャパシタ３４を含む。アクセストランジスタ３２は、各メモリセル列ごとに配置されるビット線対の一方であるビット線ＢＬとデータ記憶ノードＮｓとの間に電気的に結合される。アクセストランジスタ３２のゲートは、メモリセルの各行ごとに設けられるワード線ＷＬと結合される。
【００４９】
デコード回路４０は、ワード線活性化信号ＷＬＡＣＴの活性化に応答して、行アドレス信号に対応したワード線ＷＬを活性化する。活性状態のワード線と対応するメモリセルの各々において、ビット線ＢＬとデータ記憶ノードＮｓとが結合されて、メモリセルに対するデータ読出・書込が実行される。非活性状態のワード線と対応するメモリセルの各々においては、データ記憶ノードＮｓに伝達された電荷が、データ保持キャパシタ３４によって保持される。
【００５０】
ビット線ＢＬＰの他方のビット線／ＢＬは、ビット線ＢＬと相補のデータを伝達するために設けられる。センスアンプ回路５０は、各ビット線対ＢＬＰごとに配置されるセンスアンプＳＡを有する。
【００５１】
センスアンプＳＡは、センスアンプ活性化信号ＳＥＡＣＴの活性化に応答して、対応するビット線対ＢＬＰを形成する、ビット線ＢＬおよび／ＢＬの間に生じる電位差を増幅する。
【００５２】
図３は、メモリアクセス時におけるワード線およびセンスアンプの活性化に伴う動作を説明するタイミングチャートである。
【００５３】
図３を参照して、ワード線活性化信号ＷＬＡＣＴの活性化（Ｈレベル）に応答して、行デコーダ４０は、行アドレス信号に対応するワード線ＷＬを選択的に活性化する。ワード線ＷＬが活性化されると、対応するメモリセル行に属する各メモリセルＭＣにおいて、アクセストランジスタ３２がオンすることによってビット線ＢＬとデータ記憶ノードＮｓとが接続される。これにより、ビット線ＢＬの電位は、プリチャージレベルＶｐｃから、データ記憶ノードＮｓに保持されるデータレベルに応じて上昇あるいは下降する。
【００５４】
図３においては、データ記憶ノードＮｓにＨレベルデータが保持されている場合を示している。この場合においては、アクセストランジスタ３２のオンに応じて、ビット線ＢＬの電位ＶＢＬがわずかに上昇する。一方、相補のビット線／ＢＬの電位レベルは変化しない。この状態で、センスアンプ活性化信号ＳＥＡＣＴが活性化されると、センスアンプＳＥは、ビット線対間に生じる電位レベル差の増幅を実行する。
【００５５】
したがって、図３の場合においてはビット線ＢＬの電位ＶＢＬは、データのＨレベルに相当する内部電源電位ｉｎｔ．Ｖｄｄに上昇する。一方、相補のビット線／ＢＬの電位／ＶＢＬは、データのＬレベルに対応する接地電位Ｖｓｓレベルに下降する。このようにして、ワード線ＷＬの活性化に応答して、各メモリセルＭＣに記憶されたデータの増幅動作が実行される。
【００５６】
半導体記憶装置においては、１回の行選択動作にあたって、同一のワード線に接続されるすべてのメモリセルのデータをビット線対に読出す構成となるため、同時に多数のセンスアンプが動作する。よって、センスアンプ回路の動作時には、短時間に大量の電流が消費されて、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルが一時的に低下する。この現象は、ビット線対ＢＬＰに生じた微小な電位レベル差の速やかな増幅を妨げ、動作速度の低下を招くおそれがある。
【００５７】
図４は、実施の形態１に従う内部電源回路１００の構成を示す回路図である。
図４を参照して、内部電源回路１００は、外部電源電位ｅｘｔ．Ｖｄｄを供給する外部電源配線８０と、内部電源電位ｉｎｔ．Ｖｄｄを供給する内部電源配線９０と、外部電源配線８０および接地配線８５の間に結合されて、内部電源電位ｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆとの電位差を増幅して出力する電位差増幅回路１０５と、電位差増幅回路１０５の出力に応じて外部電源配線８０から内部電源配線９０に電流Ｉｓｕｐを供給する電流供給トランジスタＱＤ１と、内部電源配線９０の電位レベル変動を抑制するための安定化容量９２とを備える。負荷９５は、内部電源配線９０から内部電源電位ｉｎｔ．Ｖｄｄの供給を受けて、負荷電流Ｉｌｏａｄを消費する。負荷９５は、たとえば図１で示したセンスアンプ回路５０に相当する。
【００５８】
内部電源回路のうちの上述した構成は、図２５に示した従来の技術のＶＤＣの構成と同様である。
【００５９】
電位差増幅回路１０５は、図２５で説明した電位差増幅回路５３０と同様の構成を有する。したがって、電位差増幅回路１０５においては、トランジスタＱＮ３によって供給される動作電流は、トランジスタＱＮ１およびＱＮ２のゲート電位差に応じて、ノードＮｄを流れる電流とノードＮｐを流れる電流とに分割される。この結果、ノードＮｄには、トランジスタＱＮ１およびＱＮ２のゲート電位差が増幅されて現われる。ノードＮｄは電流供給トランジスタＱＤ１のゲートと結合される。
【００６０】
したがって、電流供給トランジスタＱＤ１は、内部電源配線９０の電位レベルｉｎｔ．Ｖｄｄが基準電位Ｖｒｅｆよりも低い場合には、外部電源配線８０から内部電源配線９０に電流を供給する。一方、内部電源電位ｉｎｔ．Ｖｄｄが基準電位Ｖｒｅｆよりも高い場合においては、電流供給トランジスタＱＤ１はオフされて、外部電源配線８０から内部電源配線９０に対する電流供給は停止される。
【００６１】
内部電源回路１００は、所定期間において、内部電源電位ｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆとの電位差にかかわらず、外部電源配線８０から内部電源配線９０への電流供給を強制的に実行するための強制電流供給制御回路１１０をさらに備える。
【００６２】
強制電流供給制御回路１１０は、内部電源配線９０に対する強制的な電流供給期間を制御するための内部電源制御回路１１５と、外部電源配線８０とノードＮｐとの間に結合されて、内部電源制御回路１１５が生成する強制電流供給制御信号ＺＤＲＶをゲートに受けるＰ型ＭＯＳトランジスタＱＰａとを含む。
【００６３】
内部電源制御回路１１５は、負荷９５の電流消費タイミングに応じて、強制電流供給制御信号ＺＤＲＶをＬレベル（接地電位Ｖｓｓ）に活性化する。強制電流供給制御信号ＺＤＲＶの活性化に応答して、トランジスタＱＰａは、外部電源配線８０からノードＮｐへ電流を供給する。これに応じて、ノードＮｐの電位レベルが上昇し、ノードＮｐと動作電流を分け合うノードＮｄの電位レベルが下降する。この結果、電流供給トランジスタＱＤ１による供給電流Ｉｓｕｐが増加する。
【００６４】
したがって、内部電源回路１００においては、内部電源電位ｉｎｔ．Ｖｄｄにかかわらず、強制電流供給制御信号ＺＤＲＶの活性化に応答して、内部電源配線９０に強制的に電流供給を行なうことができる。
【００６５】
図５は、内部電源回路１００の動作を説明するタイミングチャートである。
図５を参照して、制御信号ＡＣＴの活性化に応じて、ノードＮｃの電位レベルＶＮｃが接地電位Ｖｓｓ近くまで低下して、電位差増幅回路１０５の動作電流が供給される。これに応じて、内部電源回路１００は、内部電源電位ｉｎｔ．Ｖｃｃと基準電位Ｖｒｅｆの比較結果に基づいて、電流供給トランジスタＱＤ１によって供給される電流量Ｉｓｕｐを制御する。
【００６６】
次に、負荷（たとえばセンスアンプＳＡ）における電流消費が開始されるタイミングよりも早い時刻ｔａにおいて、強制電流供給制御信号ＺＤＲＶがＬレベル（接地電位Ｖｓｓ）に活性化される。これに応答してノードＮｐに強制的に電流が供給されることから、反対にノードＮｄの電位レベルＶＮｄは低下し始める。これに応じて、電流供給トランジスタＱＤ１のゲート電位が低下し、外部電源配線８０から内部電源配線９０に対する強制的な電流供給が実行される。
【００６７】
時刻ｔｂにおいて、制御信号（たとえばセンスアンプ活性化信号ＳＥＡＣＴ）の活性化に応答して、負荷電流Ｉｌｏａｄの消費が開始される。しかし、予め内部電源配線９０に強制的に過剰供給された供給電流Ｉｓｕｐの影響によって、安定化容量９２の容量値に大きく依存することなく、内部電源電位ｉｎｔ．Ｖｄｄの低下を防止できる。
【００６８】
時刻ｔｃにおいて、負荷における電流消費が終了するよりも前に、強制電流供給制御信号ＺＤＲＶがＨレベル（外部電源電位ｅｘｔ．Ｖｄｄ）に非活性化される。さらに、時刻ｔｄにおいて、制御信号（たとえばセンスアンプ活性化信号ＳＥＡＣＴ）が非活性化されると、負荷における電流消費動作は完全に終了する。なお、負荷がセンスアンプである場合には、制御信号ＳＥＡＣＴ活性化後の比較的初期の期間に消費電流Ｉｌｏａｄのピークが生じ、以降の消費電流は小さい。強制電流供給制御信号ＺＤＲＶを非活性化するタイミングは、このような負荷の消費電流波形のパターンを考慮して設定すればよい。
【００６９】
時刻ｔｃ以降においては、ノードＮｐに対する強制的な電流供給は停止されるので、電流供給トランジスタＱＤ１によって供給される電流量Ｉｓｕｐは、時刻ｔａ以前と同様に、内部電源電位ｉｎｔ．Ｖｃｃと基準電位Ｖｒｅｆとの電位レベルの比較結果に基づいて制御される。このように、負荷による電流消費が終了するより前に、内部電源配線９０に対する強制的な電流供給を停止することによって、内部電源配線が過充電されて、内部電源電位ｉｎｔ．Ｖｄｄのが上昇しすぎることを防止できる。
【００７０】
このように、内部電源回路１００においては、内部電源配線９０に対する強制的な電流供給の実行タイミングを制御する強制電流供給制御信号ＺＤＲＶの活性化期間の設定が非常に重要なものとなる。
【００７１】
次に、強制電流供給制御信号ＺＤＲＶの活性化タイミングについて詳細に説明する。
【００７２】
図６は、内部電源制御回路１１５の入出力関係を示すブロック図である。
図６を参照して、コントロール回路２０は、半導体記憶装置１内の各内部回路の動作タイミングを制御するための内部動作制御回路２２を含む。内部動作制御回路２２は、制御信号入力端子１０に入力される制御信号／ＣＡＳ、／ＲＡＳおよび／ＷＥに応答して、データの読出・書込動作等を実行するための制御信号群ＩＳＧＮｓを生成し、各内部回路に供給する。これらの制御信号群には、図３で説明したセンスアンプ動作に関連するワード線活性化信号ＷＬＡＣＴおよびセンスアンプ活性化信号ＳＥＡＣＴが含まれる。
【００７３】
強制電流供給制御回路１１０に含まれる内部電源制御回路１１５は、ワード線活性化信号ＷＬＡＣＴおよびセンスアンプ活性化信号ＳＥＡＣＴを受けて、内部電源回路１００を制御するための強制電流供給制御信号ＤＲＶおよびＺＤＲＶを生成する。強制電流供給制御信号ＤＲＶおよびＺＤＲＶは、内部電源配線に対する強制的な電流供給を実行する期間において、Ｈレベル（外部電源電位ｅｘｔ．Ｖｄｄ）およびＬレベル（接地電位Ｖｓｓ）にそれぞれ活性化される。
【００７４】
図７は、内部電源制御回路１１５の構成を示すブロック図である。
図７を参照して、内部電源制御回路１１５は、ワード線活性化信号ＷＬＡＣＴの活性化に応答してＬレベルに活性化されるワンショットパルス信号ＮＷＷＬＡをノードＮ１に出力するワンショットパルス回路１２０と、センスアンプ活性化信号ＳＥＡＣＴの活性化に応答してＬレベルに活性化されるワンショットパルス信号ＮＷＳＥＡをノードＮ２に生成するワンショットパルス発生回路１２５と、ワンショットパルス信号ＮＷＷＬＡおよびＮＷＳＥＡをそれぞれセット入力およびリセット入力として動作するフリップフロップ１２７を形成する論理ゲートＬＧ１０およびＬＧ１５とを含む。
【００７５】
ワンショットパルスＮＷＷＬＡおよびＮＷＳＥＡは、新たにワード線活性化信号ＷＬＡＣＴおよびＳＥＡＣＴが活性化された場合に、対応してワンショット状に活性化される。フリップフロップ１２７は、制御信号ＳＤＲＶをノードＮ３に生成する。制御信号ＳＤＲＶは、ワンショットパルスＮＷＷＬＡの活性化（Ｌレベル）、すなわちワード線活性化信号ＷＬＡＣＴの活性化ごとに、Ｈレベルに活性化される。一方、制御信号ＳＤＲＶは、ワンショットパルス信号ＮＷＳＥＡの活性化（Ｌレベル）、すなわちセンスアンプ活性化信号ＳＥＡＣＴの活性化ごとに、リセットされてＬレベルに非活性化される。
【００７６】
内部電源制御回路１１５は、さらに、ノードＮ３およびＮ４の間に接続される立上がりエッジ遅延回路１３０と、ノードＮ４およびＮ５の間に接続される立下がりエッジ遅延回路１３５とを含む。立上がりエッジ遅延回路１３０は、制御信号ＳＤＲＶの立上がりエッジ（Ｌレベル→Ｈレベル遷移）を遅延して伝達する。同様に、立下がりエッジ遅延回路１３５は、制御信号ＳＤＲＶの立下がりエッジ（Ｈレベル→Ｌレベル遷移）を遅延して伝達する。
【００７７】
図８は、立上がりエッジ遅延回路１３０の構成を示す回路図である。
図８を参照して、立上がりエッジ遅延回路１３０は、直列に接続されたＭ個（Ｍ：自然数）の遅延ユニットＤＵｒを有する。各遅延ユニットＤＵｒは、入力ノードＮｒｉに入力された信号の立上がりエッジを遅延させて出力ノードＮｒｏに伝達する。初段の各遅延ユニットＤＵｒの入力ノードＮｒｉは、ノードＮ３と結合される。最終段の各遅延ユニットＤＵｒの出力ノードＮｒｏは、ノードＮ４と結合される。
【００７８】
遅延ユニットＤＵｒは、入力ノードＮｒｉの信号レベルをノードＮｒ１に反転して伝達するインバータ１３２を形成する、Ｐ型ＭＯＳトランジスタＱＰ１２、Ｎ型ＭＯＳトランジスタＱＮ１２および遅延抵抗Ｒｒと、ノードＮｒ１に付加される遅延容量を形成するＰ型ＭＯＳトランジスタＱＰ１４およびＮ型ＭＯＳトランジスタＱＮ１４とを有する。
【００７９】
遅延ユニットＤＵｒは、さらに、ノードＮｒ１の信号レベルを反転してノードＮｒ２に伝達するインバータＩＶ１８と、ノードＮｒｉおよびＮｒ２のＮＡＮＤ論理演算結果を出力する論理ゲートＬＧ１８と、論理ゲートＬＧ１８の出力を反転して出力ノードＮｒｏに伝達するインバータＩＶ２０とを有する。
【００８０】
入力ノードＮｒｉの信号レベルがＬレベルからＨレベルに立上がる場合において、遅延ユニットＤＵｒの出力ノードＮｒｏの信号レベルがＬレベルからＨレベルに変化するには、入力ノードＮｒｉおよびノードＮｒ２の両方の信号レベルがＨレベルに遷移する必要がある。ここで、ノードＮｒ２の電位のＨレベルへの遷移は、遅延抵抗Ｒｒおよび遅延容量として作用するトランジスタＱＰ１２，ＱＮ１２の影響を受ける。
【００８１】
一方、入力ノードＮｒｉの信号レベルがＨレベルからＬレベルに立下がる場合においては、入力ノードＮｒｉおよびノードＮｒ２のいずれか一方の信号レベルがＬレベルに遷移すれば、出力ノードＮｒｏの信号レベルは、Ｌレベルに変化する。
【００８２】
したがって、遅延ユニットＤＵｒは、入力ノードＮｒｉに対して、伝達信号の立下りエッジを遅延させずに伝達し、立上がりエッジのみを抵抗素子Ｒ１および遅延容量として作用するトランジスタＱＰ１２およびＱＮ１２によって生じる遅延時間だけ遅延して伝達する。
【００８３】
よって、遅延抵抗および遅延容量の抵抗値および容量値、ならびに遅延ユニットの個数Ｍを制御することによって、制御信号ＳＤＲＶの立上がりエッジに対する遅延時間ΔＴｒを設定することができる。
【００８４】
図９は、立下がりエッジ遅延回路１３５の構成を示す回路図である。
図９を参照して、立下がりエッジ遅延回路１３５は、直列に接続されたＮ個（Ｎ：自然数）の遅延ユニットＤＵｆを有する。各遅延ユニットＤＵｆは、入力ノードＮｆｉに入力された信号の立下がりエッジを遅延させて出力ノードＮｆｏに伝達する。初段の各遅延ユニットＤＵｆの入力ノードＮｆｉは、ノードＮ４と結合される。最終段の各遅延ユニットＤＵｆの出力ノードＮｆｏは、ノードＮ５と結合される。
【００８５】
遅延ユニットＤＵｆは、入力ノードＮｆｉの信号レベルを反転してノードＮｆ０に伝達するインバータＩＶ３０と、インバータ１３７を形成するＰ型ＭＯＳトランジスタＱＰ２２およびＱＮ２２および抵抗素子Ｒｆと、遅延容量となるＰ型ＭＯＳトランジスタＱＰ２４およびＱＮ２４と、インバータＩＶ２８と、ノードＮｆ０およびＮｆ２のＮＡＮＤ演算結果を出力する論理ゲートＬＧ２５とを有する。
【００８６】
遅延ユニットＤＵｆ中のインバータ１３７、遅延容量として作用するトランジスタＱＰ２４およびＱＮ２４、インバータＩＶ２８および論理ゲートＬＧ２５は、図８に示した遅延ユニットＤＵｒ中の、インバータ１３２、トランジスタＱＰ１４およびＱＮ１４、インバータＩＶ１８および論理ゲートＬＧ２０にそれぞれ相当する。
【００８７】
遅延ユニットＤＵｆは、図８に示した遅延ユニットＤＵｒと比較すると、入力ノードＮｆｉの信号レベルがインバータＩＶ３０によって反転されてインバータ１３７に伝達される点と、論理ゲートＬＧ２５の出力がそのまま出力ノードＮｆｏに伝達される点が異なる。
【００８８】
したがって、遅延ユニットＤＵｆにおいては、遅延ユニットＤＵｒの場合とは反対に、入力ノードＮｆｉにおけるＬレベルからＨレベルへの遷移は、インバータ３０および論理ゲートＬＧ２５によって出力ノードＮｆｏに直ちに伝達される。これに対し、入力ノードＮｆｉのＨレベルからＬレベルへの遷移は、抵抗素子Ｒｆおよび遅延容量として作用するトランジスタＱＰ２４およびＱＮ２４によって付加される遅延時間の経過後に出力ノードＮｆｏに伝達される。
【００８９】
よって、立下がりエッジ遅延回路１３５全体で付加される遅延時間ΔＴｆは、遅延ユニットＤＵｆ中における抵抗素子および遅延容量の抵抗値および容量値と、遅延ユニットの個数Ｎとによって、立上がりエッジに対する遅延時間ΔＴｒとは独立に設定することができる。
【００９０】
このように、図８および図９に示すように、立上がりエッジ遅延回路１３０および立下がりエッジ遅延回路１３５において、抵抗素子および容量素子によって遅延時間を付与する構成とすることで、温度や内部電源電位の変動の影響を受け難い遅延段を構成することを可能としている。
【００９１】
再び、図７を参照して、フリップフロップ１２７によって、ワード線活性化信号およびセンスアンプ活性化信号の活性化毎に、それぞれ活性化（Ｌレベル→Ｈレベル）および非活性化（Ｈレベル→Ｌレベル）される制御信号ＳＤＲＶの立上がりエッジ（Ｌレベル→Ｈレベル）および立下がりエッジ（Ｈレベル→Ｌレベル）は、立上がりエッジ遅延回路１３０および立下がりエッジ遅延回路１３５によって、遅延時間ΔＴｒおよびΔＴｆそれぞれ遅延されてノードＮ５に伝達される。
【００９２】
ノードＮ５の信号レベルは、インバータＩＶ１２およびＩＶ１４によって増幅されて強制電流供給制御信号ＤＲＶとして出力される。一方、インバータＩＶ１６は、信号ＤＲＶの反転信号である強制電流供給制御信号ＺＤＲＶを出力する。この結果、強制電流供給制御信号ＤＲＶおよびＺＤＲＶは、センスアンプの活性化に先立って実行されるワード線の活性化から遅延時間ΔＴｒによって調整可能な所定時間経過後において、ＨレベルおよびＬレベルにそれぞれ活性化され、センスアンプの活性化から遅延時間ΔＴｆによって調整可能な所定時間経過後において、ＬレベルおよびＨレベルにそれぞれ非活性化される。
【００９３】
図３で説明したように、負荷となるセンスアンプＳＡが実行するデータ増幅動作は、一連のメモリアクセス動作の中で実行されるので、まずワード線活性化信号ＷＬＡＣＴが活性化された後に、実際の電流消費トリガとなるセンスアンプ活性化信号ＳＥＡＣＴが活性化されて開始される。したがって、上述したタイミングで強制電流供給制御信号ＤＲＶおよびＺＤＲＶを活性化および非活性化することによって、負荷であるセンスアンプの電流消費が開始される前に内部電源電位ｉｎｔ．Ｖｄｄを供給する内部電源配線に対して強制的に電流を供給して、安定化容量９２の容量値に大きく依存することなく、センスアンプによる急激かつ大量な電流消費に備えることができる。また、センスアンプの電流消費が終了するよりも前に内部電源配線に対する強制的な電流供給を中止することによって、内部電源配線の過充電を回避できる。
【００９４】
内部電源制御回路１１５は、さらに、ノードＮ３と接地配線８５との間に結合されるＮ型ＭＯＳトランジスタＱＮ１０を有する。トランジスタＱＮ１０のゲートには、インバータＩＶ１０によって反転されたワード線活性化信号ＷＬＡＣＴが入力される。これにより、少なくともワード線活性化信号ＷＬＡＣＴの非活性化時においては、制御信号ＳＤＲＶの信号レベルはＬレベルにリセットされることから、少なくともこの期間において、内部電源回路１００において電流供給トランジスタＱＤ１による強制的な電流供給が実行されることはない。
【００９５】
また、内部電源回路１１０の電位差増幅回路１０５に動作電流を供給するための制御信号ＡＣＴには、ワード線活性化信号ＷＬＡＣＴを用いればよい。
【００９６】
なお、メモリセルアレイ３０においてメモリセルＭＣが複数のブロックに分割配置され、複数のブロックごとにワード線の活性化およびセンスアンプの活性化が独立に制御される場合、すなわち各ブロックごとにワード線活性化信号およびセンスアンプ活性化信号が設けられる場合も考えられる。
【００９７】
図２８は、メモリセルアレイ３０が複数のブロックに分割される場合に対応する内部電源制御回路１１５の構成を示すブロック図である。
【００９８】
図２８には、一例としてメモリセルアレイ３０が４個のブロックに分割されている場合における、内部電源制御回路１１５の構成が示される。４個のブロックのそれぞれに対応して、ワード線活性化信号ＷＬＡＣＴ０〜ＷＬＡＣＴ３およびセンスアンプ活性化信号ＳＥＡＣＴ０〜ＳＥＡＣＴ３がそれぞれ設けられる。
【００９９】
ワード線活性化信号ＷＬＡＣＴ０〜ＷＬＡＣＴ３の各々に対応してワンショットパルス生成回路１２０が設けられる。同様に、センスアンプ活性化信号ＳＥＡＣＴ０〜ＳＥＡＣＴ３の各々に対応して、ワンショットパルス生成回路１２５が設けられる。論理ゲートＬＧ３０は、これらのワンショットパルス回路１２０がそれぞれ出力するワンショットパルスのＯＲ演算（ただし負論理のＯＲ演算であり、正論理ではＡＮＤ演算に相当）結果をノードＮ１に出力する。これにより、いずれか１つのブロックにおいてワード線活性化信号が活性化された場合に、ワンショットパルス信号ＮＷＷＬＡが活性化される。
【０１００】
同様に、論理ゲートＬＧ３２は、これらのワンショットパルス回路１２５がそれぞれ出力するワンショットパルスのＯＲ演算（ただし負論理のＯＲ演算であり、正論理ではＡＮＤ演算に相当）結果をノードＮ２に出力する。これにより、いずれか１つのブロックにおいてセンスアンプ活性化信号が活性化された場合に、ワンショットパルス信号ＮＷＳＥＡが活性化される。
【０１０１】
ワンショットパルス信号ＮＷＷＬＡおよびＮＷＳＥＡに応答した、強制電流供給制御信号ＤＲＶおよびＺＤＲＶを活性化および非活性化については、すでに説明したとおりであるので、詳細な説明は繰り返さない。このようにして、メモリセルアレイ３０が複数のブロックに分割される場合においても、負荷における電流に対応して、強制電流供給制御信号ＤＲＶおよびＺＤＲＶを生成することができる。
【０１０２】
また、トランジスタＱＮ１０のオン／オフは、複数のブロックのそれぞれに対応して設けられるワード線活性化信号ＷＬＡＣＴ０〜ＷＬＡＣＴ３のＯＲ演算を行なう論理ゲートＬＧ３４の出力に基づいて制御すればよい。制御信号ＡＣＴについても、複数のブロックのそれぞれに対応して設けられるワード線活性化信号のＯＲ演算結果、すなわち論理ゲートＬＧ３４の出力に基づいて生成すればよい。
【０１０３】
図１０は、内部電源制御回路１１５の動作を説明するためのタイミングチャートである。
【０１０４】
時刻ｔ０においてワード線活性化信号ＷＬＡＣＴが活性化（Ｌレベル→Ｈレベル）される。これに応答して、ワンショットパルス発生回路１２０は、時刻ｔ０からΔＴｒ´経過後の時刻ｔ１を起点として、ワンショットパルス信号ＮＷＷＬＡを一定期間Ｌレベルに活性化する。
【０１０５】
ワンショットパルス信号ＮＷＷＬＡの活性化に応答して、フリップフロップ１２７の出力信号ＳＤＲＶは、ＬレベルからＨレベルに立上がる（図示せず）。この立上がりエッジは、立上がりエッジ遅延回路１３０によってΔＴｒ遅延される。これに応じて、強制電流供給制御信号ＤＲＶ，ＺＤＲＶは、時刻ｔ１から遅延時間ΔＴｒ経過後の時刻ｔ２において活性化される。時刻ｔ２は、図５に示した時刻ｔａに相当する。これに応答して、内部電源回路１００においては、電流供給トランジスタＱＤ１のゲート電位が低下を始め、供給電流Ｉｓｕｐが強制的に流れ始める。
【０１０６】
一方、図５に示した時刻ｔｂに相当する時刻ｔ３において、センスアンプ活性化信号ＳＥＡＣＴが活性化されると、これに応答してセンスアンプＳＡにおける電流消費が開始されて、負荷電流Ｉｌｏａｄが流れ始める。
【０１０７】
一方、時刻ｔ３におけるセンスアンプ活性化信号ＳＥＡＣＴの活性化（Ｌレベル→Ｈレベル）に応答して、ワンショットパルス発生回路１２５は、時刻ｔ３からΔＴｆ´経過後の時刻ｔ４を起点として、ワンショットパルス信号ＮＷＳＥＡを一定期間Ｌレベルに活性化する。
【０１０８】
これに応答して、フリップフロップ１２７の出力信号ＳＤＲＶは、ＨレベルからＬレベルに立上がる（図示せず）。この立下がりエッジは、立上がりエッジ遅延回路１３５によってΔＴｆ遅延される。これに応じて、強制電流供給制御信号ＤＲＶ，ＺＤＲＶは、時刻ｔ４から遅延時間ΔＴｆ経過後の時刻ｔ５において非活性化される。時刻ｔ５は、図５に示した時刻ｔｃに相当する。
【０１０９】
これに応じて、内部電源回路１００における電流供給トランジスタＱＤ１による強制的な電流供給は中止される。時刻ｔ２から時刻ｔ５において、内部電源配線９０に予め過剰に供給された電荷によって、負荷電流Ｉｌｏａｄの供給が行なわれる。
【０１１０】
この後、時刻ｔ６においてワード線活性化信号ＷＬＡＣＴが非活性化され、時刻ｔ７（図５に示す時刻ｔｄに相当）において、センスアンプ活性化信号ＳＥＡＣＴが非活性化されて、負荷電流の消費は終了する。すでに説明したように、負荷がセンスアンプＳＡである場合には、消費電流は、センスアンプ活性化信号ＳＥＡＣＴの活性化期間内の一部期間に集中する。
【０１１１】
時刻ｔ５以降においては、内部電源回路１００においては、内部電源電位ｉｎｔ．Ｖｃｃと基準電位Ｖｒｅｆとの電位レベルの比較結果に基づいて、内部電源配線９０に対する電流供給が実行される。
【０１１２】
このように、負荷（センスアンプＳＡ）における電流消費よりも確実に前のタイミングにおいて、内部電源回路１００による強制的な電流供給を開始し、かつ負荷における電流消費が終了する前に強制的な電流供給を停止することによって、安定化容量９２の容量値に大きく依存することなく負荷の電流消費開始時における内部電源電位の過渡的なへたりを防止し、かつ内部電源配線９０の過充電による定常時における内部電源電位ｉｎｔ．Ｖｄｄの上昇とを両立して確実に防止することができる。
【０１１３】
次に、内部電源制御回路１１５の構成のバリエーションについて説明する。
図１１は、内部電源制御回路の他の構成例を示すブロック図である。
【０１１４】
図１１に示される内部電源制御回路１１５は、図７に示される内部電源制御回路と比較して、立上がりエッジ遅延回路１３０および立下がりエッジ遅延回路１３５に代えて、ワンショットパルス発生回路１２０および１２５とノードＮ１およびＮ２との間にそれぞれ設けられる遅延回路１４０および１４５を備える点で異なる。その他の構成については図７の場合と同様であるので詳細な説明は繰返さない。
【０１１５】
遅延回路１４０は、ワンショットパルス発生回路１２０が、ワード線活性化信号ＷＬＡＣＴの活性化に応答してＬレベルに活性化するワンショットパルス信号ＮＷＷＬＡをΔＴｒ遅延してノードＮ１に伝達する。同様に、遅延回路１４５は、センスアンプ活性化信号ＳＥＡＣＴの活性化に応答してＬレベルに活性化するワンショットパルス信号ＮＷＳＥＡをΔＴｆ遅延してノードＮ２に伝達する。
【０１１６】
図２９は、遅延回路１４０および１４５の第１の構成例を示す図である。図２９を参照して、遅延回路１４０および１４５は、直列に接続された偶数個のインバータによって構成することができる。
【０１１７】
図３０は、遅延回路１４０および１４５の第２の構成例を示す図である。図３０を参照して、遅延回路１４０および１４５は、図８および図９で説明した遅延ユニットＤＵｒおよびＤＵｆの組で構成される遅延段ＤＵを複数個直列に配置することによって形成することができる。
【０１１８】
図３１は、遅延回路１４０および１４５の第３の構成例を示す図である。図３０を参照して、遅延回路１４０および１４５は、遅延ユニットＤＵｒおよびＤＵｆと類似の構成を有する遅延ユニットＤＵｏによっても構成することができる。
【０１１９】
図３２は、遅延回路ユニットＤＵｏの構成を示す回路図である。
図３２を参照して、遅延回路ユニットＤＵｏは、図８に示された遅延ユニットＤＵｒと比較して、入力ノードＮｒｉへの入力信号を入力の一方とする論理ゲートＬＧ１８を有さない点で異なる。遅延回路ユニットＤＵｏのその他の部分の構成については、遅延ユニットＤＵｒと同様である。このような構成とすることにより、２個の遅延回路ユニットＤＵｏの組によって構成された遅延段ＤＵは、入力信号の立上りエッジおよび立下りエッジを均等に遅延することができる。
【０１２０】
既に説明したように、単純なインバータ段ではなく遅延ユニットＤＵｆ，ＤＵｒ，ＤＵｏを使用することによって、温度条件や内部電源電位の変動に影響されない安定した遅延時間を設定することができる。
【０１２１】
このような構成とすることによっても、遅延回路１４０および１５０において、独立の遅延時間ΔＴｒおよびΔＴｆをそれぞれ付与して、図１０に示したのと同様のタイミングで、強制電流供給制御信号ＤＲＶ，ＺＤＲＶの活性化期間を制御することが可能である。
【０１２２】
図１２は、内部電源制御回路１１５のさらに他の構成例を示すブロック図である。
【０１２３】
図１２に示される内部電源制御回路１１５は、図１１に示した内部電源制御回路と比較して、遅延回路１４０および１４５をワンショットパルス発生回路１２０および１２５の前段に設けている点が異なる。その他の構成および動作については図１１の場合と同様であるので詳細な説明は繰返さない。
【０１２４】
このような構成とすることによって、遅延回路１４０および１４５は、ワード線活性化信号ＷＬＡＣＴおよびセンスアンプ活性化信号ＳＥＡＣＴを独立の遅延時間ΔＴｒおよびΔＴｆずつそれぞれ遅延して、ワンショットパルス生成回路１２０および１２５にそれぞれ伝達する。
【０１２５】
このような構成とすることによっても、図７および図１１に示した内部電源制御回路の場合と同様に、図１０に示したタイミングで強制電流供給制御信号ＤＲＶ，ＺＤＲＶの活性化期間を制御することが可能である。
【０１２６】
なお、メモリセルアレイ３０においてメモリセルＭＣが複数のブロックに分割配置され、複数のブロックごとにワード線の活性化およびセンスアンプの活性化が独立に制御される場合、すなわち各ブロックごとにワード線活性化信号およびセンスアンプ活性化信号が設けられる場合には、図１１および図１２の回路構成においても、図２８で説明したように、ワンショットパルス発生回路１２０および１２５のそれぞれについて、ＯＲ演算結果を取る必要が生じる。
【０１２７】
図３３を参照して、特に、図１２の構成の内部電源制御回路１１５を複数のブロックに分割されたメモリセルアレイ３０に適用する場合には、分割されたブロックの数に対応して遅延回路１４０，１４５を複数設けることが必要となってしまう。したがって、このような場合には、図７もしくは図１１に示した内部電源制御回路１１５の構成を採用することが好ましい。
【０１２８】
［実施の形態２］
実施の形態２においては、内部電源回路、すなわちＶＤＣの構成のバリエーションについて説明する。
【０１２９】
実施の形態２で説明する内部電源回路の各構成においては、強制電流供給制御信号ＤＲＶおよびＺＤＲＶの活性化期間は、実施の形態１で説明したのと同様であるので説明は繰り返さない。
【０１３０】
図１３は、実施の形態２に従う内部電源回路の構成を示す回路図である。
図１３を参照して、実施の形態２に従う内部電源回路は、図４に示される内部電源回路１００の構成と比較して、強制電流供給制御回路１１０が、トランジスタＱＰａに代えて、電位差増幅回路１０５内のトランジスタＱＮ１と並列に結合されるＮ型ＭＯＳトランジスタＱＮａを有する点で異なる。トランジスタＱＮａのゲートには、活性化時にＨレベルに設定される強制電流供給制御信号ＤＲＶが入力される。
【０１３１】
トランジスタＱＮａは、図４に示されるトランジスタＱＰａと同様のタイミングでオンして、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルにかかわらずノードＮｄの電位レベルを強制的に低下させる。電流供給トランジスタＱＤ１のゲート電位は、これに応じて低下するため、強制電流供給制御信号ＤＲＶの活性化期間中において、外部電源配線８０から内部電源配線９０に対して強制的な電流供給が実行される。
【０１３２】
また、必要に応じて、強制電流供給制御回路１１１をさらに配置することもできる。強制電流供給制御回路１１１は、ノードＮｃと接地配線８５との間に電気的に結合されるＮ型ＭＯＳトランジスタＱＮｂを有する。トランジスタＱＮｂのゲートには、強制電流供給制御信号ＤＲＶが入力される。強制電流供給制御信号ＤＲＶがＨレベルに活性化されると、電位差増幅回路１０５を構成するカレントミラーアンプの動作電流が増加するので、内部電源電位ｉｎｔ．Ｖｄｄの変動をノードＮｄの電位レベルに反映する速度を上昇させて、内部電源電位ｉｎｔ．Ｖｄｄの制御性を向上することができる。
【０１３３】
また、強制電流供給制御回路１１１によって、強制電流供給制御信号ＤＲＶの活性化期間中におけるノードＮｃの電位レベルが接地電位Ｖｓｓにより近づくので、この期間中における電流供給トランジスタＱＤ１の強制的な供給電流Ｉｓｕｐを増加させることが可能になる。
【０１３４】
その他の部分の構成は、内部電源回路１００と同様であるので詳細な説明は繰り返さない。
【０１３５】
図１４は、実施の形態２に従う内部電源回路の動作を説明するタイミングチャートである。
【０１３６】
図１４を参照して、時刻ｔａにおいて、強制電流供給制御信号ＤＲＶがＨレベルに活性化され、これに応じてノードＮｄの電位レベル、すなわち電流供給トランジスタＱＤ１のゲート電位が低下を始める。これにより、電流供給トランジスタＱＤ１が電流Ｉｓｕｐを強制的に供給し、内部電源配線９０は、負荷９５による電流消費の開始に先立って電流の供給を受けるため、時刻ｔｂにおいて、センスアンプ活性化信号ＳＥＡＣＴの活性化に応答して、負荷であるセンスアンプで負荷電流Ｉｌｏａｄの消費が開始されても、内部電源電位ｉｎｔ．Ｖｄｄが大きく降下することはない。。
【０１３７】
さらに、時刻ｔｃにおいて、図１０の場合と同様に強制電流供給制御信号ＤＲＶをＬレベルに非活性化することによって、電流供給トランジスタＱＤ１のゲート電位の強制的な操作は中止されるので、以降は内部電源電位ｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆとの電位レベルの比較に応じて、通常の内部電源電位の制御が実行される。これにより、内部電源配線９０の過充電を防止することができる。
【０１３８】
このような内部電源回路の構成によっても、実施の形態１に示される内部電源回路１００の場合と同様に、負荷における電流消費タイミングと合致させた、安定的な内部電源電位ｉｎｔ．Ｖｄｄの保持を安定化容量の容量値に大きく依存することなく実行することができる。
【０１３９】
［実施の形態２の変形例１］
図１５は、実施の形態２の変形例１に従う内部電源回路の構成を示す回路図である。
【０１４０】
図１５を参照して、実施の形態２の変形例１に従う内部電源回路は、図４に示される内部電源回路１００の構成と比較して、強制電流供給制御回路１１０が、トランジスタＱＰａに代えて、ノードＮｄと接地配線８５との間に電気的に結合されるＮ型ＭＯＳトランジスタＱＮｃを有する点が異なる。
【０１４１】
トランジスタＱＮｃのゲートには、強制電流供給制御信号ＤＲＶが入力される。強制電流供給制御信号ＤＲＶの活性化（Ｈレベル）に応答して、電流供給トランジスタＱＤ１のゲートは、接地配線８５と接続される。これに応じて、電流供給トランジスタＱＤ１は、内部電源電位ｉｎｔ．Ｖｄｄにかかわらず内部電源配線９０に電流を供給する。その他の部分の構成は、内部電源回路１００と同様であるので詳細な説明は繰り返さない。
【０１４２】
図１６は、実施の形態２の変形例１に従う内部電源回路の動作を説明するタイミングチャートである。
【０１４３】
時刻ｔａにおいて、制御信号ＤＲＶが活性化されると、ノードＮｄの電位レベルは、接地電位Ｖｓｓまで低下する。この期間において、電流供給トランジスタＱＤ１は、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルに関係なく、外部電源配線８０から内部電源配線９０に対して電流Ｉｓｕｐを強制的に供給する。
【０１４４】
これにより、内部電源配線９０は、負荷９５による電流消費の開始に先立って電流の供給を受けるため、時刻ｔｂにおいて、センスアンプ活性化信号ＳＥＡＣＴの活性化に応答して、負荷であるセンスアンプで負荷電流Ｉｌｏａｄの消費が開始されても、内部電源電位ｉｎｔ．Ｖｄｄが大きく降下することはない。。
【０１４５】
さらに、時刻ｔｃにおいて、図１０の場合と同様に強制電流供給制御信号ＤＲＶをＬレベルに非活性化することによって、電流供給トランジスタＱＤ１のゲート電位の強制的な操作は中止されるので、以降は内部電源電位ｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆとの電位レベルの比較に応じて、通常の内部電源電位の制御が実行される。これにより、内部電源配線９０の過充電を防止することができる。
【０１４６】
このような内部電源回路の構成によっても、実施の形態１に示される内部電源回路１００の場合と同様に、負荷における電流消費タイミングと合致させた、安定的な内部電源電位ｉｎｔ．Ｖｄｄの保持を安定化容量の容量値に大きく依存することなく実行することができる。
【０１４７】
また、実施の形態２の変形例１に従う内部電源回路の構成によれば、強制的な電流供給を実行する期間において、電流供給トランジスタＱＤ１のゲート電位を接地電位Ｖｓｓまで低下させることができるので、電流供給トランジスタＱＤ１による供給電流Ｉｓｕｐを大きく設定して、強制的な電流供給をより速やかに実行することができる。これにより、負荷９５による電流消費がより急峻な場合にも対応することができる。
【０１４８】
［実施の形態２の変形例２］
図１７は、本発明の実施の形態２の変形例２に従う内部電源回路の構成を示す回路図である。
【０１４９】
図１７を参照して、本発明の実施の形態２の変形例２に従う内部電源回路は、図４に示される内部電源回路１００の構成と比較して、強制電流供給制御回路１１０が、外部電源配線８０と内部電源９０との間に電流供給トランジスタＱＤ１と並列に接続されるＰ型ＭＯＳトランジスタＱＤ２を有する点が異なる。トランジスタＱＤ２のゲートには、強制電流供給制御信号ＺＤＲＶが入力される。
【０１５０】
その他の部分の構成については、内部電源回路１００と同様であるので詳細な説明は繰り返さない。
【０１５１】
図１８は、本発明の実施の形態２の変形例２に従う内部電源回路の動作を説明するタイミングチャートである。
【０１５２】
実施の形態２の変形例２に従う内部電源回路においても、時刻ｔａから時刻ｔｃの期間中において、強制電流供給制御信号ＺＤＲＶはＬレベルに活性化される。強制電流供給制御回路１１０を構成するトランジスタＱＤ２は、強制電流供給制御信号ＺＤＲＶの活性化に応答して、電流Ｉｓｕｐ２を外部電源配線８０から内部電源配線９０に供給する。
【０１５３】
これに対して、電流供給トランジスタＱＤ１は、内部電源配線９０の電位レベルｉｎｔ．Ｖｄｄと基準電位Ｖｒｅｆの電位レベル差に応じて電位差増幅回路１０５がノードＮｄに出力する電位レベルＶＮｄに応じて電流Ｉｓｕｐ１を外部電源配線８０から内部電源配線９０に供給する。
【０１５４】
このような構成とすることによっても、制御信号ＺＤＲＶの活性化期間を負荷９５の電流消費期間に対応して適切に調整することによって、これまでに説明した内部電源回路と同様の効果を享受することが可能となる。
【０１５５】
実施の形態１および２に示した内部電源回路の構成においては、図２５に示した一般的なＶＤＣの構成に対して、強制電流供給制御回路１１０を新たに外付けすることによって、上述した所定の新たな効果を得ることができる。したがって、ＶＤＣの基本的な構成部分については変更を加える必要がなく、回路設計を簡易化できる。
【０１５６】
なお、実施の形態１および２においては、電位差増幅回路１０５を、Ｐ型ＭＯＳトランジスタを負荷とするカレントミラーアンプで構成したが、これに代えて、Ｎ型ＭＯＳトランジスタを負荷とするカレントミラーアンプを適用することも可能である。
【０１５７】
［実施の形態３］
実施の形態３においては、実施の形態１および２で説明した、内部電源配線に対して強制的な電流を実行する内部電源回路を半導体記憶装置に適用した場合において、半導体記憶装置の動作状態に応じて、このような強制的な電流供給機能を実行するか否かを選択することが可能な構成について説明する。
【０１５８】
図１９は、半導体記憶装置の動作状態に対応した消費電流量の相違を説明するための概念図である。
【０１５９】
図１９においては、たとえば３２ＭｂｉｔのＤＲＡＭコアの構成が示される。図１９（ａ）においては、ＤＲＡＭコアは４個のバンクＢ０〜Ｂ３に分割され、１回のロウアクセスごとに、いずれか１個のバンクにおいて１本のワード線ＷＬが選択的に活性化されて、８ｋのワード線選択が実行される。各ワード線には４ｋｂｉｔのメモリセルが接続される。したがって、図１９（ａ）の場合においては、通常動作時における１回のロウアクセス動作ごとに、１×４ｋｂｉｔのデータがセンスアンプ回路に読出される。以下においては、このように１回のロウアクセスで読出されるデータのビット数をページサイズとも称する。
【０１６０】
図１９（ｂ）においては、３２ＭｂｉｔのＤＲＡＭコアは２個のバンクＢ０およびＢ１に分割される。通常動作時における１回のロウアクセス動作ごとに、いずれか１個のバンクにおいて、２本のワード線ＷＬが選択される。したがって、この場合においては、４ｋのワード線選択が実行されて、ページサイズは８ｋｂｉｔとなる。
【０１６１】
図１９（ｃ）には、リフレッシュ動作におけるワード線選択が示される。特に、プロセスの微細化が進んでメモリセルのデータ保持容量が小さくなると、リフレッシュ周期を短くしていく必要が生じる。このため、リフレッシュ動作１回当りに選択されるワード線の個数を通常動作時よりも増やさざるを得ないという背景がある。
【０１６２】
すなわち、図１９（ｃ）の場合においては、リフレッシュ動作時において、１回のロウアクセスに対応して、４本のワード線が選択される。これにより、リフレッシュ動作時においては、１回のロウアクセスに対応して１６ｋｂｉｔのデータをセンスアンプ回路によって増幅する必要が生じる。
【０１６３】
図２０は、動作状態に対応した負荷電流の相違を説明する概念図である。
図２０（ａ）においては、実施の形態１および実施の形態２で説明した強制的な電流供給を実行しない場合における、内部電源電位ｉｎｔ．Ｖｄｄの推移が示される。
【０１６４】
図２０（ａ）を参照して、ページサイズが４ｋｂｉｔおよび８ｋｂｉｔの場合における消費電流Ｉｌｏａｄおよび内部電源電位ｉｎｔ．Ｖｄｄの推移がそれぞれ実線および点線で示される。
【０１６５】
図２０（ａ）に示されるように、ページサイズが増えるとセンスアンプ回路によって増幅されるデータの個数も増大するため、消費電流Ｉｌａｏｄは増大する。この結果、ページサイズが８ｋｂｉｔの場合の内部電源電位ｉｎｔ．Ｖｄｄの低下量ΔＶｂは、ページサイズが４ｋｂｉｔの場合の電位低下量ΔＶａよりも大きくなってしまう。
【０１６６】
図２０（ｂ）においては、実施の形態１および２で説明した強制的な電流供給を実行した場合の内部電源電位ｉｎｔ．Ｖｄｄの推移が示される。
【０１６７】
図２０（ｂ）の場合においては、強制電流供給制御信号ＤＲＶ，ＺＤＲＶの活性化によって、負荷における電流消費期間に対応して外部電源配線８０から内部電源配線９０に対して強制的な電流供給が実行される。
【０１６８】
このような、強制的な電流供給が、図２０（ａ）に示したページサイズが８ｋｂｉｔである場合と適合するものと仮定した場合には、図２０（ｂ）において点線で示される、ページサイズが８ｋｂｉｔの場合における内部電源電位ｉｎｔ．Ｖｄｄの推移は、実施の形態１および２で説明したような良好な推移となる。
【０１６９】
しかしながら、ページサイズが４ｋｂｉｔの場合においては、負荷電流Ｉｌｏａｄが小さいので、内部電源配線９０に対する強制的な電流供給が、内部電源配線９０の過充電につながってしまう。このように、電流が過剰供給されると、内部電源電位ｉｎｔ．ＶｄｄのオーバーシュートΔＶａが大きくなってしまう。定常状態においても、オーバーシュートΔＶａ´は解消されず、内部電源電位ｉｎｔ．Ｖｄｄが基準電位Ｖｒｅｆよりも高いレベルで定常的に推移してしまうという問題点が生じてしまう。これにより電力消費量が増加してしまい、オーバーシュート量が大きい場合には、回路素子の破壊につながるおそれもある。
【０１７０】
また、図１９（ａ）および（ｂ）で示されるような通常動作時においては、ページサイズが４ｋｂｉｔおよび８ｋｂｉｔのいずれであっても、強制的な電流供給を実行することなく内部電源電位ｉｎｔ．Ｖｄｄを保持できるが、リフレッシュ動作時に初めて、強制的な電流供給が必要となってしまうようなケースも考えられる。
【０１７１】
図２１は、実施の形態３に従う内部電源制御回路１１７の第１の構成例を示す回路図である。
【０１７２】
図２１を参照して、内部電源制御回路１１７は、実施の形態１で説明した内部電源制御回路１１５の構成によって生成される制御信号ＺＤＲＶと、ページサイズ設定信号ＰＳＺとの信号レベルに応じて、強制電流供給制御回路ＤＲＶ´，ＺＤＲＶ´を生成する論理回路１１９を有する。
【０１７３】
実施の形態３においては、実施の形態１および２で説明した内部電源回路の構成の各々を適用することができる。実施の形態３においては、内部電源回路は、内部電源制御回路１１５が生成する制御信号ＤＲＶ，ＺＤＲＶに代えて、内部電源制御回路１１７が生成する強制電流供給制御信号ＤＲＶ´，ＺＤＲＶ´に応答して動作する。
【０１７４】
ページサイズ設定信号ＰＳＺは、ページサイズが４ｋｂｉｔの場合はＨレベルに設定され、ページサイズが８ｋｂｉｔの場合にはＬレベルに設定される。モード信号ＰＳＺの電位レベルは、配線領域１１８における、ノードＮｚと外部電源配線８０および接地配線８５との間の選択的な配線の形成によって実行される。すなわち、図２１に示される内部電源制御回路は、配線形成時のマスク切換によって、ページサイズが設定される場合に対応するものである。
【０１７５】
内部電源制御回路１１５の構成によって生成される制御信号ＺＤＲＶは、強制的な電流供給を実行する区間においてＬレベルに活性化される信号であるため、論理回路１１９によって、ページサイズ設定信号ＰＳＺと制御信号ＺＤＲＶとのＯＲ演算結果を取ることによって、ページサイズに応じて、強制的な電流供給の実行を選択することができる。
【０１７６】
具体的には、ページサイズが４ｋｂｉｔに設定されている場合には、ページサイズ設定信号ＰＳＺがＨレベルに固定されるため、強制電流供給制御信号ＺＤＲＶ´の電位レベルは、内部電源制御回路１１５の出力にかかわらず常にＨレベルに非活性化されて、内部電源回路における強制的な電流供給は実行されない。
【０１７７】
これに対して、ページサイズが８ｋｂｉｔであり、ページサイズ設定信号ＰＳＺの信号レベルがＬレベルである場合においては、制御信号ＺＤＲＶの信号レベルは、そのまま強制電流供給制御信号ＺＤＲＶ´に反映される。
【０１７８】
図２２は、実施の形態３に従う内部電源制御回路の第２の構成例を示す回路図である。図２２には、ページサイズの設定が電気信号に応答して切換えられる場合に対応する内部電源制御回路の構成が示される。
【０１７９】
図２２を参照して、ページサイズの設定は、ページサイズ設定信号ＰＳＺの信号レベルに応じて切換えられる。ページサイズ設定信号ＰＳＺは、図２１で説明したのと同様に、ページサイズが４ｋｂｉｔの場合にはＨレベルに設定され、ページサイズが８ｋｂｉｔの場合にはＬレベルに設定されるものとする。
【０１８０】
内部電源制御回路１１７は、図２１の構成と同様に、内部電源制御回路１１５が出力する制御信号ＺＤＲＶとページサイズ設定信号ＰＳＺのＯＲ演算結果を出力する論理回路１１９を有する。
【０１８１】
論理回路１１９の出力およびその反転信号を、強制電流供給制御信号ＺＤＲＶ´およびＤＲＶ´として内部電源回路に供給することによって、図２１の場合と同様の効果を得ることができる。
【０１８２】
図２３は、実施の形態３に従う内部電源制御回路の第３の構成例を示す回路図である。図２３には、リフレッシュ動作時に対応して強制的な電流供給を実行するための内部電源制御回路の構成が示される。
【０１８３】
図２３の回路構成は、１回のロウアクセス動作の対象となるデータの個数が、通常動作時よりもリフレッシュ動作時において多く、通常動作時においては、ページサイズの設定にかかわらず強制的な電流供給を実行することなく内部電源電位ｉｎｔ．Ｖｄｄを保持できるものの、リフレッシュ動作時において、強制的な電流供給が必要となってしまう場合に適用される。
【０１８４】
図２３を参照して、内部電源制御回路１１７は、リフレッシュモード信号／ＲＥＦと、内部電源制御回路１１５が出力する制御信号ＺＤＲＶとのＯＲ演算結果を、強制電流供給制御信号ＺＤＲＶ´として出力する論理回路１１９を有する。
【０１８５】
リフレッシュモード信号／ＲＥＦは、半導体装置の動作モードが通常動作であるかリフレッシュ動作であるかを示す信号である。具体的には、リフレッシュモード信号／ＲＥＦは、通常動作時においてはＨレベルに非活性化され、リフレッシュ動作時においては、Ｌレベルに活性化される。
【０１８６】
したがって、通常動作時においては、制御信号ＺＤＲＶの信号レベルにかかわらず、強制電流供給制御信号ＺＤＲＶ´は、常にＨレベルに非活性化され、内部電源回路において強制的な電流供給が実行されることはない。
【０１８７】
一方、リフレッシュ動作時においては、リフレッシュモード信号／ＲＥＦがＬレベルに活性化されることに対応して、強制電流供給制御信号ＺＤＲＶ´の信号レベルは、内部電源制御回路１１５の構成によって生成される制御信号ＺＤＲＶに対応して設定される。これにより、負荷の電流消費期間に合わせたタイミングで、内部電源回路において強制的な電流供給が実行されることになる。
【０１８８】
このような構成とすることにより、強制的な電流供給を実行することなく内部電源電位ｉｎｔ．Ｖｄｄの電位レベルの保持が可能な通常動作時においては、内部電源配線９０の過充電による電位レベルの上昇を防ぎ、消費電流の大きいリフレッシュ動作時において、容量値の大きい安定化容量を設けることなく、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルを良好に維持することが可能となる。
【０１８９】
図２４は、実施の形態３に従う内部電源制御回路の第４の構成例を示す回路図である。図２４には、ページサイズと動作モードとの両方に対応して、強制的な電流供給の実行の有無を選択することが可能な内部電源制御回路の構成が示される。
【０１９０】
図２４を参照して、内部電源制御回路１２５は、ページサイズ設定信号ＰＳＺとリフレッシュモード信号／ＲＥＦとの間で論理演算を実行する論理ゲート１２９と、論理ゲート１２９の出力および内部電源制御回路１１５に相当する構成から出力される制御信号ＺＤＲＶの間において論理演算を実行する論理回路１１９とを有する。
【０１９１】
ページサイズ設定信号ＰＳＺおよびリフレッシュモード信号／ＲＥＦの信号レベルについては、図２１から図２３での説明と同様であるので説明は繰返さない。
【０１９２】
すなわち論理ゲート１２９の出力がＨレベルに設定されると、制御信号ＺＤＲＶの信号レベルにかかわらず強制電流供給制御信号ＺＤＲＶ´は非活性化（Ｈレベル）されて、内部電源回路における強制的な電流供給は実行されない。論理ゲート１２９の出力がＨレベルに設定されるのは、リフレッシュモード信号／ＲＥＦがＨレベル、すなわち通常動作モード時であって、かつ、ページサイズ設定信号ＰＳＺがＨレベル、すなわちページサイズが４ｋｂｉｔである場合に限られる。このように、動作モードおよびページサイズに基づいて、消費電流が小さいと判断される動作状態においては、強制的な電流供給を行なわずに、内部電源配線の過充電による内部電源電位ｉｎｔ．Ｖｄｄの上昇を抑制する。
【０１９３】
一方、リフレッシュモード信号／ＲＥＦがＬレベルに設定される場合、すなわちリフレッシュ動作が実行される場合、もしくは通常動作時であってページサイズが８ｋｂｉｔと大きい場合、すなわち負荷であるセンスアンプの消費電流が大きくなる動作状態においては、負荷の電流消費期間に対応して、強制電流供給制御信号ＺＤＲＶ´およびＤＲＶ´を活性化させることによって、内部電源電位ｉｎｔ．Ｖｄｄの電位レベルを良好に維持することが可能となる。
【０１９４】
このように、実施の形態３に従う内部電源制御回路の構成によれば、ページサイズもしくは動作モードに代表される半導体記憶装置の動作状態に応じて、内部電源回路における強制的な電流供給の実行有無を選択することが可能である。これにより、消費電流の大きい動作状態において負荷電流の影響による内部電源電位ｉｎｔ．Ｖｄｄの低下を防止するとともに、消費電流が小さい動作状態においては、内部電源配線に対する過充電を防止して、内部電源電位ｉｎｔ．Ｖｄｄのオーバシュートを抑制することができる。
【０１９５】
なお、実施の形態３においては、ページサイズおよび動作モード（通常動作／リフレッシュ動作）に基づいて、負荷であるセンスアンプの消費電流の程度を判断したが、他の内部回路を負荷として内部電源電位ｉｎｔ．Ｖｄｄを供給する場合には、適宜他の動作条件に基づいて、内部電源回路における強制的な電流供給の実行／中止を選択する構成とすればよい。
【０１９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０４】
【発明の効果】
請求項１および２に記載の半導体記憶装置は、センスアンプが活性化されて電流が消費される前に、内部電源配線に対して強制的に電流を供給することができる。この結果、センスアンプ回路による急峻かつ大量の電流消費に対応して、内部電源配線に大容量の安定化容量を配置することなく、内部電源電位の降下量を抑制してセンスアンプ回路によるデータ読出動作を高速化できるとともに、通常動作時およびリフレッシュ動作時の少なくとも一方における、１回のロウアクセス動作の対象となるメモリセルの個数によって消費電流量を判断することにより、消費電流量が比較的小さい動作状態が設定されている場合には、センスアンプの電流消費に対応するための強制的な電流供給を実行しないようにして内部電源配線の過充電を防止できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に従う内部電源回路を備えた半導体記憶装置１の全体構成を示す概略ブロック図である。
【図２】  メモリセルアレイ３０およびセンスアンプ回路５０の構成を説明するブロック図である。
【図３】  メモリアクセス時におけるワード線およびセンスアンプの活性化に伴う動作を説明するタイミングチャートである。
【図４】  実施の形態１に従う内部電源回路の構成を示す回路図である。
【図５】  実施の形態１に従う内部電源回路の動作を説明するタイミングチャートである。
【図６】  内部電源制御回路の入出力関係を示すブロック図である。
【図７】  内部電源制御回路の構成を示すブロック図である。
【図８】  立上がりエッジ遅延回路の構成を示す回路図である。
【図９】  立下がりエッジ遅延回路の構成を示す回路図である。
【図１０】  内部電源制御回路の動作を説明するためのタイミングチャートである。
【図１１】  内部電源制御回路の他の構成例を示すブロック図である。
【図１２】  内部電源制御回路のさらに他の構成例を示すブロック図である。
【図１３】  実施の形態２に従う内部電源回路の構成を示す回路図である。
【図１４】  実施の形態２に従う内部電源回路の動作を説明するタイミングチャートである。
【図１５】  実施の形態２の変形例１に従う内部電源回路の構成を示す回路図である。
【図１６】  実施の形態２の変形例１に従う内部電源回路の動作を説明するタイミングチャートである。
【図１７】  本発明の実施の形態２の変形例２に従う内部電源回路の構成を示す回路図である。
【図１８】  本発明の実施の形態２の変形例２に従う内部電源回路の動作を説明するタイミングチャートである。
【図１９】  半導体記憶装置の動作状態に対応した消費電流量の相違を説明するための概念図である。
【図２０】  動作状態に対応した負荷電流の相違を説明する概念図である。
【図２１】  実施の形態３に従う内部電源制御回路の第１の構成例を示す回路図である。
【図２２】  実施の形態３に従う内部電源制御回路の第２の構成例を示す回路図である。
【図２３】  実施の形態３に従う内部電源制御回路の第３の構成例を示す回路図である。
【図２４】  実施の形態３に従う内部電源制御回路の第４の構成例を示す回路図である。
【図２５】  ＶＤＣの代表的な構成を有する従来の技術の内部電源回路の構成を示す回路図である。
【図２６】  負荷の電流消費パターンの一例に対応する内部電源回路の動作を示すタイミングチャートである。
【図２７】  負荷の電流消費パターンの他の一例に対応する内部電源回路の動作を示すタイミングチャートである。
【図２８】  メモリセルアレイ３０が複数のブロックに分割される場合に対応する内部電源制御回路１１５の構成を示すブロック図である。
【図２９】  遅延回路１４０および１４５の第１の構成例を示す図である。
【図３０】  遅延回路１４０および１４５の第２の構成例を示す図である。
【図３１】  遅延回路１４０および１４５の第３の構成例を示す図である。
【図３２】  遅延回路ユニットＤＵｏの構成を示す回路図である。
【図３３】  図１２に示される内部電源制御回路１１５を複数のブロックに分割されたメモリセルアレイ３０に適用する場合の構成を示す回路図である。
【符号の説明】
３０  メモリセルアレイ、５０  センスアンプ回路、８０  外部電源配線、８５  接地配線、９０  内部電源配線、９２  安定化容量、９５  負荷、１０５  電位差増幅回路、１１０  強制電流供給制御回路、１１５，１１７  内部電源制御回路、１２０，１２５  ワンショットパルス生成回路、１３０  立上がりエッジ遅延回路、１３５  立下がりエッジ遅延回路、１４０，１４５  遅延回路、ＱＤ１  電流供給トランジスタ、ＳＡ  センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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