(57)【特許請求の範囲】
【請求項１】
表面と裏面を有し、裏面が周部端部から１００〜７００μｍの長さで研削されて側面が放物線に近い形状に面取りされたウエファを準備し、該ウエファの表面をグラインディング研削する工程と、
前記グラインディング研削に引き続き前記ウエファの表面を鏡面研磨して該ウエファの周部端部の表面の面取り量を１０〜５０μｍにする工程と、
前記ウエファの表面にエピタキシャル層を形成する工程と、
前記ウエファの表面に半導体素子領域を形成後前記ウエファの裏面をＢ／Ｇ研削して該ウエファを１２０μｍ〜１５０μｍの仕上げ厚みにする工程とを具備することを特徴とするウエファの製造方法。
【請求項２】
前記Ｂ／Ｇ研削時に前記ウエファの表面に貼り付ける表面保護シートがほぼウエファ周端部まで密着することを特徴とする請求項１に記載のウエファの製造方法。
【請求項３】
前記ウエファの表面に対する前記面取りの角度は１０〜２５度であることを特徴とする請求項１に記載のウエファの製造方法。
【請求項４】
前記ウエファの裏面に対する前記面取りの角度は１０〜２５度であることを特徴とする請求項１に記載のウエファの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にウエファの薄膜化を実現する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在主流となっているウエファ仕上げ厚は１５０μｍ程度であるが、高効率、低ロスの半導体素子を形成するために、ウエファの薄膜化が望まれている。例えばトランジスタはパッケージ厚が５００μｍ以下にするため、形成される素子部分の厚みや、ボンディングワイヤの高さなどを考慮するとウエファの薄膜化は必須となる。
【０００３】
図３に従来の半導体装置の製造方法を仕上げ厚１５０μｍ以上のウエファを例に示す。
【０００４】
図３（Ａ）は、入荷時のウエファ断面図である。ウエファ１１は、厚みが７２５μｍ程度で、側面が放物線に近い形状に面取りされている。この面取りは、半導体素子形成工程でウエファをハンドリングする際に角の部分から欠けたり、熱処理などで側面部分から結晶欠陥が入るのを避けるために施され、ウエファ表面では角度αが１０〜２５度で、長さが１００〜５００μｍ程度に研削され、ウエファ裏面では角度βが１０〜２５度で、長さが１００〜７００μｍ程度に研削されている。以後、図３（Ａ）に示すようにウエファ１１表面の面取りの長さを面取り量１２と示す。
【０００５】
この面取り量１２はウエファ１１上に半導体素子を形成後、Ｂ／Ｇ工程でウエファ１１の厚みを１５０μｍ以上に仕上げる場合には特に問題はない。
【０００６】
図３（Ｂ）は、鏡面研磨（ＣＭＰ：Chemical  Mechanical  Polishing）後のウエファを示す。半導体素子を形成する前に傷や汚れ及び微小なシリコン欠陥を除くためウエファ１１表面を化学機械的に研磨して鏡面仕上げする。これにより厚み３０〜１３０μｍ程度のＭＰ研磨部１５が除去される。
【０００７】
図３（Ｃ）は、エピタキシャル層を形成したウエファ１１を示す。ウエファ１１を900℃程度の高温雰囲気に晒し、シリコンとＳｉＨ2ＣＬ2（ジクロールシラン）を反応させてウエファ１１表面にシリコン成長によるエピタキシャル層１６を５０〜６０μｍ成長させる。
【０００８】
このとき、ウエファ周端部１７でも、ウエファ１１の形状に沿ってエピタキシャル層１６が形成される。ウエファ１１は、入荷してからエピタキシャル層１６形成まで、１０〜５０μｍ程度の鏡面研磨しかされておらず、図３（Ｃ）からも明らかなように面取りの形状も入荷時と変わらず、その斜面ではエピタキシャル層のダレが発生する。
【０００９】
その後、エピタキシャル層１６には、不純物拡散および熱処理、フォトレジストによるパターン形成などの工程を経てウエファ１１表面に半導体素子が形成される。
【００１０】
図３（Ｄ）は素子形成後のウエファ１１を示す。ウエファ１１表面の半導体素子が形成された面に表面保護シート１８を張り、ウエファ１１を裏返してウエファ１１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削部１９の厚みにより例えば１５０μｍ等所望の厚みのウエファ１１を仕上げる。
【００１１】
【発明が解決しようとする課題】
従来の技術では、ウエファ１１のハンドリングや熱処理などによる欠陥からの割れを防ぐ面取り量１２は、エピタキシャル層１６形成前でも１００〜５００μｍであった。この面取り量１２は、ウエファ仕上げ厚が１５０μｍ以上の製品に関しては問題がなかったが、市場要求であるウエファの薄膜化を進めると、問題がでることが判った。
【００１２】
これは、ウエファ周端部１７では、面取りされたウエファの形状に沿って形成されるエピタキシャル層１６がダレるため、表面保護シート１８とエピタキシャル層１６の間に隙間ができる。更に、ウェファ周端部１７でエピタキシャル層１６が王冠のように突起する場合もあり、表面保護シート１８との密着性が悪くなる。更に、エピタキシャル層１６のダレにより、ウエファ周端部が反った形状となり、表面保護シート１８やウエファに隙間ができる。この隙間に研削屑排出用の水が侵入し、更に研削砥石の圧力によりウエファ周端部１７が振動を起こし、ウエファ１１の強度が不足するためである。従来のようにウエファ１１の仕上げ厚みが１５０μｍ程度であればこのウエファ１１の強度不足は影響がなかったが、市場要求に応えて高効率、低ロスのウエファとするため仕上げ厚みを１５０μｍ以下にすると、ウエファの厚みに対して、ウエファの強度不足が大きく影響し、ウエファ割れが多発することが判った。
【００１３】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、表面と裏面を有し、裏面が周部端部から１００〜７００μｍの長さで研削されて側面が放物線に近い形状に面取りされたウエファを準備し、該ウエファの表面をグラインディング研削する工程と、前記グラインディング研削に引き続き前記ウエファの表面を鏡面研磨して該ウエファの周部端部の表面の面取り量を１０〜５０μｍにする工程と、前記ウエファの表面にエピタキシャル層を形成する工程と、前記ウエファの表面に半導体素子領域を形成後前記ウエファの裏面をＢ／Ｇ研削して該ウエファを１２０μｍ〜１５０μｍの仕上げ厚みにする工程とを具備することを特徴とし、エピタキシャル層形成前の研削量を従来より多くすることにより、面取り量を低減し、ウエファ周端部でのエピタキシャル層のダレを低減するものである。エピタキシャル層は３０μｍ以下に形成されており、エピタキシャル層のダレおよびクラウン突起の発生をより低減し、表面保護シートとの密着性が向上する。また、エピタキシャル層のダレによるウエファ周端部での反りも抑制できるため、表面保護シートや、ウエファの間の隙間が低減できる。つまり、研削屑排出用の水の侵入や研削砥石の圧力によりウエファ周端部がばたつかず、十分なウエファ強度を確保できる。これにより、ウエファの薄膜化を進めてもウエファ割れを抑制できる半導体装置の製造方法を提供できるものである。

【００１４】
【発明の実施の形態】
本発明の実施の形態を図１を参照して説明する。
【００１５】
本発明の半導体装置の製造方法は、ウエファ表面を研削して該ウエファ周端部の面取り量を仕入れ時の半分以下まで縮小する工程と、ウエファ表面を鏡面研磨して面取り量をさらに縮小して仕入れ時の１／１０程度にする工程と、ウエファ表面にエピタキシャル層を形成する工程と、ウエファ表面に半導体素子領域を形成後ウエファの裏面をＢ／Ｇ研削してウエファを所望の仕上げ厚みにする工程とから構成される。
【００１６】
図１（Ａ）および図１（Ｂ）は、本発明の第1の工程であり、第１の特徴となる工程である、ウエファ表面を研削して該ウエファ周部端部の面取り量を仕入れ時の半分以下まで縮小する工程を示す。
【００１７】
図１（Ａ）は、入荷時のウエファ断面図である。ウエファ１は、厚みが７２５μｍ程度で、側面が放物線に近い形状に面取りされている。この面取りは、半導体素子形成工程でウエファをハンドリングする際に角の部分から欠けたり、熱処理などで側面部分から結晶欠陥が入るのを避けるために施され、ウエファ１表面では角度αが１０〜２５度で、長さが１００〜５００μｍ程度に研削され、ウエファ１裏面では角度βが１０〜２５度で、長さが１００〜７００μｍ程度に研削されている。以後、図１（Ａ）に示すようにウエファ１表面の面取りの長さを面取り量２と示す。
【００１８】
図１（Ｂ）にはグラインディング研削時のウエファ１を示す。入荷後のウエファ１裏面を保護テープで保護し、表面をグラインディング研削する。約２０〜１００μｍのグラインディング研削部４が除かれるので、これにより１００〜５００μｍあった面取り量２が３０〜８０μｍになる。
【００１９】
図１（Ｃ）は本発明の第２の工程である、ウエファ表面を鏡面研磨して前記面取り量をさらに縮小して仕入れ時の１／１０程度にする工程を示す。半導体素子を形成する前に傷や汚れを除くためウエファ１表面を化学機械的に研磨（ＣＭＰ：Chemical  Mechanical  Polishing）して鏡面仕上げする。これにより１０〜３０μｍ程度の厚みの鏡面研磨部５が除去され、面取り量２もさらに縮小して仕入れ時の１／１０程度、つまり１０〜５０μｍ程度となる。
【００２０】
図１（Ｄ）は本発明の第３の工程である、ウエファ表面にエピタキシャル層を形成する工程を示す。本工程は、本発明の第２の特徴となる工程であり、ウエファ１を９００℃程度の高温雰囲気に晒し、シリコンとＳｉＨ2ＣＬ2（ジクロールシラン）を反応させてウエファ１表面にシリコン成長によるエピタキシャル層６を３０μｍ以下に成長させる。
【００２１】
このとき、ウエファ１の面取り量２が１０〜５０μｍの少量であり、エピタキシャル層６の成長量も３０μｍ以下であるため、ウエファ周端部７でのエピタキシャル層６のダレを従来よりも大幅に抑制でき、ダレによる反りを抑制できる。また、この厚みであれば、エピタキシャル層６が王冠のように突起するクラウン突起が発生してもその後の不純物拡散、フォトレジストによるパターン形成などで問題にはならなくなる。
【００２２】
図１（Ｅ）は本発明の第４の工程である、前記ウエファ表面に半導体素子領域を形成後前記ウエファの裏面をＢ／Ｇ研削して該ウエファを所望の仕上げ厚みにする工程を示す。ウエファ１は、不純物拡散および熱処理、フォトレジストによるパターン形成などの工程を経て、ウエファ１表面に半導体素子が形成される。
【００２３】
ウエファ１表面の半導体素子が形成された面には表面保護シート８を張り、ウエファ１を裏返してウエファ１裏面をＢ／Ｇ研削する。研削するＢ／Ｇ研削部９の厚みにより所望の厚みのウエファ１を仕上げる。
【００２４】
このとき、エピタキシャル層６は従来と比較してウエファ周端部７のダレが大幅に抑制され、また、クラウン突起も半導体素子形成工程で問題の無い程度に取り除かれている。これにより、表面保護シート８との密着性がよくなり、ほぼウエファ周端部まで密着するようになる。更に、ウエファ周端部７でのエピタキシャル層６のダレによる反りも大幅に低減されているので、ウエファ周端部の表面保護シートやウエファの隙間に研削屑排出用の水の侵入を防ぐことができ、研削砥石の圧力がかかってもウエファ周端部７のばたつきが低減できるため、ウエファの強度が保てる。つまり、市場要求に応えてウエファを薄膜化し、１５０μｍ以下の仕上げ厚みにする場合でも十分なウエファ強度があるので、ウエファ割れを起こすことが無くなる。
【００２５】
図２にはウエファの仕上げ厚みと面取り量２の関係を示す。これによれば、従来面取り量が１００μｍ以上のウエファについてウエファ仕上げ厚みを１３０μｍとすると不良の発生が１２．６％であったが、本発明の製造方法により、面取り量を１０μｍ〜５０μｍにするとウエファ仕上げ厚みを１２０μｍまで薄くしても不良が検出されないことが判った。面取り量２を０にすると、ハンドリングの際や熱処理等でウエファに欠陥が生じやすく、又マスク合わせでマスクに傷をつけてしまう問題があるため、これらを考慮して、本発明の実施の形態では従来よりも面取り量２を低減し、１０〜５０μｍとすることでウエファの薄膜化を進めても不良が低減する半導体装置の製造方法を実現した。
【００２６】
【発明の効果】
本発明の製造方法に依れば、入荷後のウエファに研削および鏡面研磨を施してウエファ表面の面取り量を入荷時の１／１０程度まで縮小し、且つエピタキシャル層を３０μｍ以下にすることにより、ウエファ周端部におけるエピタキシャル層のダレおよびクラウン突起の影響を抑制できる。ダレの量を大幅に抑制し、クラウン突起が発生してもその後の製造工程において問題とならない程度に抑制できる。つまり、ウエファ仕上げ厚みに加工するＢ／Ｇ研削時の表面保護シートとの密着性が高まり、ダレによるウエファ周端部での反りが低減できるため、ウエファ周端部での表面保護シートやウエファの隙間が抑制でき、研削屑排出用の水の侵入を防げる。水の侵入がなければ研削砥石の圧力がかかってもウエファ周端部の振動を低減でいるためウエファ強度が低下しなくなるものである。つまり、製品を市場要求に応えた高効率、低ロスのウエファを提供するため、１２０μｍ以下まで薄膜化しても、ウエファ不良を起こさない半導体装置の製造方法を提供できる。
【００２７】
具体的には従来の面取り量１００μｍでは、ウエファ仕上げ厚み１３０μｍでで１２．６％の不良率を検出していたが、面取り量を１０〜５０μｍにすることにより、ウエファ仕上げ厚みを１２０μｍまで薄くしても不良率が検出されない結果が得られている。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】従来の半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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