(57)【特許請求の範囲】
【請求項１】
位相比較器と、ディジタルループフィルタと、ディジタル制御発振器と、フィードバック分周器とを含むディジタルフェーズロックドループを具備するものであり、
前記位相比較器は、第１入力端子と第２入力端子との入力信号の位相差に応答するディジタル位相出力信号を生成して、
前記ディジタルループフィルタには、前記位相比較器からの前記ディジタル位相出力信号が供給され、
前記ディジタル制御発振器に前記ディジタルループフィルタの出力信号が供給されることにより、前記ディジタルループフィルタの前記出力信号に応答して前記ディジタル制御発振器の発振出力信号の発振周波数が制御され、
前記ディジタル制御発振器の前記発振出力信号が供給されることにより、前記フィードバック分周器は前記位相比較器の前記第２入力端子に分周出力信号を供給するものであり、
前記ディジタルループフィルタは、第１ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される比例パスと、第２ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される積分パスと、前記位相比較器の前記ディジタル位相出力信号の大きさを判定する判定器と、所定の基準値を格納可能なレジスタとを含み、
前記位相比較器の前記ディジタル位相出力信号の大きさが前記レジスタに格納された前記所定の基準値よりも大きい場合には、前記判定器は前記第２ゲインを前記第１ゲインで除算した比を大きな値に設定するものであり、
前記位相比較器の前記ディジタル位相出力信号の大きさが前記レジスタに格納された前記前記所定の基準値よりも小さい場合には、前記判定器は前記第２ゲインを前記第１ゲインで除算した前記比を前記大きな値よりも小さな値に設定するものである半導体集積回路。
【請求項２】
前記位相比較器は、位相周波数検出器とタイム・ディジタル変換器とを含み、
前記位相周波数検出器は、前記第１入力端子と前記第２入力端子との前記入力信号の前記位相差に応答するパルス幅を有するパルス信号を生成して、
前記タイム・ディジタル変換器は、その入力端子に供給される前記パルス信号号の前記パルス幅に応答する前記ディジタル位相出力信号としてのマルチビットのディジタル変換出力信号を生成するものである請求項１に記載の半導体集積回路。
【請求項３】
前記ディジタル制御発振器は前記位相比較器の前記タイム・ディジタル変換器の出力から前記ディジタルループフィルタを介して供給される前記マルチビットのディジタル変換出力信号に応答して前記発振出力信号の前記発振周波数を変化するものである請求項２に記載の半導体集積回路。
【請求項４】
前記ディジタル制御発振器は前記マルチビットの前記ディジタル変換出力信号によって活性・非活性が制御される複数のインバータを含むリング発振器により構成されている請求項３に記載の半導体集積回路。
【請求項５】
前記ディジタル制御発振器はクロスカップル接続された一対の増幅素子と、前記一対の増幅素子の負荷としてのＬＣタンク回路とで構成され、
前記ＬＣタンク回路は、前記マルチビットの前記ディジタル変換出力信号によってそのスイッチのオン・オフ制御される複数の容量を含むものである請求項３に記載の半導体集積回路。
【請求項６】
前記ディジタルループフィルタの前記比例パスと前記積分パスとはそれぞれマルチビット入力の第１ディジタル乗算器とマルチビット入力の第２ディジタル乗算器とを含むものである請求項３に記載の半導体集積回路。
【請求項７】
携帯電話のマルチバンドのRF送受信のためのマルチ信号処理回路を更に具備して、
前記ディジタルフェーズロックドループは、前記マルチ信号処理回路に供給される送受信ローカル信号を生成するPLLシンセサイザである請求項３に記載の半導体集積回路。
【請求項８】
WCDMA方式RF送受信信号処理回路と、GSM方式RF送受信信号処理回路と、前記WCDMA方式RF送受信信号処理回路と前記GSM方式RF送受信信号処理回路とに供給される送受信ローカル信号を生成するPLLシンセサイザとを具備してなり、
前記PLLシンセサイザは、位相比較器と、ディジタルループフィルタと、ディジタル制御発振器と、フィードバック分周器とを含むディジタルフェーズロックドループで構成され、
前記ディジタルフェーズロックドループで構成された前記PLLシンセサイザの定常ロック状態では、前記ディジタルループフィルタの帯域角周波数は前記定常ロック状態に対応する所定の値に設定され、
前記半導体集積回路が搭載された携帯電話がGSMの基地局とWCDMAの基地局の間を遷移するコンプレストモードでの前記ディジタルフェーズロックドループで構成された前記PLLシンセサイザのロック動作の初期では、前記ディジタルループフィルタの前記帯域角周波数の値は前記定常ロック状態の前記所定の値よりも大きな値に設定される半導体集積回路であって、
前記位相比較器は、第１入力端子と第２入力端子との入力信号の位相差に応答するディジタル位相出力信号を生成して、
前記ディジタルループフィルタには、前記位相比較器からの前記ディジタル位相出力信号が供給され、
前記ディジタル制御発振器に前記ディジタルループフィルタの出力信号が供給されることにより、前記ディジタルループフィルタの前記出力信号に応答して前記ディジタル制御発振器の発振出力信号の発振周波数が制御され、
前記ディジタル制御発振器の前記発振出力信号が供給されることにより、前記フィードバック分周器は前記位相比較器の前記第２入力端子に分周出力信号を供給するものであり、
前記ディジタルループフィルタは、第１ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される比例パスと、第２ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される積分パスと、前記位相比較器の前記ディジタル位相出力信号の大きさを判定する判定器と、所定の基準値を格納可能なレジスタとを含み、
前記位相比較器の前記ディジタル位相出力信号の大きさが前記レジスタに格納された前記所定の基準値よりも大きい場合には、前記判定器は前記第２ゲインを前記第１ゲインで除算した比を大きな値に設定するものであり、
前記位相比較器の前記ディジタル位相出力信号の大きさが前記レジスタに格納された前記所定の基準値よりも小さい場合には、前記判定器は前記第２ゲインを前記第１ゲインで除算した前記比を前記大きな値よりも小さな値に設定するものである半導体集積回路。
【請求項９】
前記位相比較器は、位相周波数検出器とタイム・ディジタル変換器とを含み、
前記位相周波数検出器は、前記第１入力端子と前記第２入力端子との前記入力信号の前記位相差に応答するパルス幅を有するパルス信号を生成して、
前記タイム・ディジタル変換器は、その入力端子に供給される前記パルス信号号の前記パルス幅に応答する前記ディジタル位相出力信号としてのマルチビットのディジタル変換出力信号を生成するものである請求項８に記載の半導体集積回路。
【請求項１０】
前記ディジタル制御発振器は前記位相比較器の前記タイム・ディジタル変換器の出力から前記ディジタルループフィルタを介して供給される前記マルチビットのディジタル変換出力信号に応答して前記発振出力信号の前記発振周波数を変化するものである請求項９に記載の半導体集積回路。
【請求項１１】
前記ディジタル制御発振器は前記マルチビットの前記ディジタル変換出力信号によって活性・非活性が制御される複数のインバータを含むリング発振器により構成されている請求項９に記載の半導体集積回路。
【請求項１２】
前記ディジタル制御発振器はクロスカップル接続された一対の増幅素子と、前記一対の増幅素子の負荷としてのＬＣタンク回路とで構成され、
前記ＬＣタンク回路は、前記マルチビットの前記ディジタル変換出力信号によってそのスイッチのオン・オフ制御される複数の容量を含むものである請求項９に記載の半導体集積回路。
【請求項１３】
前記ディジタルループフィルタの前記比例パスと前記積分パスとはそれぞれマルチビット入力の第１ディジタル乗算器とマルチビット入力の第２ディジタル乗算器とを含むものである請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にPLLロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供するのに好適な技術に関する。
【背景技術】
【０００２】
携帯電話、無線LAN等に使用されるRF半導体集積回路(以下、RFICと呼ぶ)は、ベースバンドLSIとの1チップ化が検討されている。そのため、微細プロセスのRFICの開発が必要であるが、アナログ回路の消費電流の増大、面積増大が問題となる。そこでその対策として、アナログ回路をディジタル回路に置換することが必要となる。
【０００３】
下記非特許文献１には、半導体集積回路のプロセス変更やシュリンクに際して再設計を改善するため、アナログ回路の削減が必要であることが記載されている。また、下記非特許文献１には、位相・ディジタル変換器、ディジタルループフィルタ、ディジタル制御発振器、フィードバック分周器で構成された全ディジタルフェーズロックドループ(ADPLL)が記載されている。この全ディジタルフェーズロックドループ(ADPLL)の位相・ディジタル変換器は、位相・周波数検出器(PFD)とタイム・ディジタル変換器(TDC)とによって構成されている。また、アナログループフィルタの抵抗と容量との直列接続は、双一次変換によって、ゲインαの比例パスとゲインβの積分パスとからなるディジタルループフィルタに変換されている。
【０００４】
更に、下記非特許文献１には、比例ゲインαと積分ゲインβの比α/βが位相余裕に関係することが記載され、比α/βが小さいと位相余裕は小さく、比α/βが大きいと位相余裕は大きいことが記載されている。また、下記非特許文献１には、比α/βが小さく位相余裕が小さい場合には大きなオーバーシュートのステップ応答の波形も示されている。
【０００５】
一方、今後の携帯電話の開発動向として、GSMとWCDMAとの双方に対応したデュアルモードのRFIC開発が進むと予想される。デュアルモードのひとつとして、下記非特許文献２に記載されたように、GSMとWCDMAの基地局の間を遷移するコンプレストモードがある。
【０００６】
また、下記の特許文献１には、広帯域で十分な速度の引き込み特性が得られ、ノイズ耐性の良いPLL回路を提供するため、周波数判定回路が入力信号の周波数の変化を判定した時に、PLLループの帯域周波数を変更することが記載されている。PLLループの帯域周波数の変更は、可変チャージポンプ回路の電流値、可変ローパスフィルタのフィルタ特性、可変分周器の分周比の変更により、行われる。
【０００７】
【非特許文献１】Ｖｏｌｏｄｙｍｙｒ  Ｋｒａｔｙｕｋ  ｅｔ  ａｌ，  “Ａ  Ｄｅｓｉｇｎ  Ｐｒｏｃｅｄｕｒｅ  ｆｏｒ  Ａｌｌ−Ｄｉｇｉｔａｌ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ  Ｂａｓｅｄ  ｏｎ  Ｃｈａｒｇｅ−Ｐｕｍｐ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ  Ａｎａｌｏｇｙ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＥＴＥＭＳ−ＩＩ：  ＥＸＰＲＥＳＳ  ＢＲＩＥＦＳ，  ＶＯＬ．５４，  Ｎｏ．３，  ＭＡＲＣＨ  ２００７，  ｐｐ．２４７〜２５１．
【非特許文献２】Ｇｅｒｔｉｅ  Ａｌｓｅｎｍｙｒ  ｅｔ  ａｌ，  “Ｈａｎｄｏｖｅｒ  ｂｅｔｗｅｅｎ  ＷＣＤＭＡ  ａｎｄ  ＧＳＭ”，  Ｅｒｉｃｓｓｏｎ  Ｒｅｖｉｅｗ  Ｎｏ．１，  ２００３  ｐｐ．６〜１１．ｈｔｔｐ：／／ｗｗｗ．ｅｒｉｃｓｓｏｎ．／ｓｏｌｕｔｉｏｎｓ／ｔｅｍｓ／ａｒｔｉｃｌｅｓ／Ｈａｎｄｏｖｅｒ．ｐｄｆ  [平成１８年５月２４日検索]
【特許文献１】特開２００６−２２２９３９号  公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように携帯電話のGSMとWCDMAの基地局の間を遷移する前記のコンプレストモードでは、通信が中断される時間を最小にするため、フェーズロックドループの高速なロックが要求された。従って、フェーズロックドループで高速なロックを実現するためには、良く知られているようにフェーズロックドループのループゲインを大きくすれば良い。しかし、また良く知られているように入力信号ジッタや入力雑音の影響を小さくするにはフェーズロックドループのループゲインを小さくする必要がある。
【０００９】
一方、全ディジタルフェーズロックドループを搭載する携帯電話RFICの開発に先行して以前のアナログ方式のフェーズロックドループを搭載した携帯電話用RFICの開発が試みられた。このアナログ方式では、PLLのロック動作の初期において送受信キャリア信号を生成するPLL周波数シンセサイザのループフィルタの帯域を一時的に拡大して高速引き込みを行うことが検討された。PLLのループフィルタの帯域とPLLのループゲインとは比例しているので、帯域を一時的に拡大することによりコンプレストモードで必要とされる高速ロックを実現することができる。PLL周波数シンセサイザのループフィルタは携帯電話用RFICに内蔵された抵抗と容量とで構成されているので、内蔵ループフィルタの抵抗の抵抗値を低下することにより、帯域を一時的に拡大することが可能となる。すなわち、前記特許文献１に記載されたように、アナログ方式PLLにおいて可変ローパスフィルタの可変抵抗を可変させると良好な引き込み特性と良好なノイズ耐性を得ることができる。
【００１０】
しかし、携帯電話のGSMとWCDMAとの基地局の間を遷移するコンプレストモードに対応する携帯電話用RFICの開発の途中で、搭載するPLLをアナログ方式から全ディジタル方式に変更する開発方針の変更が行われた。従って、上述のようなアナログループフィルタの時定数の変更による高速引き込みと言う手法は、全ディジタル方式では採用不可能となったものである。
【００１１】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１４】
即ち、本発明の代表的な半導体集積回路は、位相比較器(10、11)と、ディジタルループフィルタ(12)と、ディジタル制御発振器(13)と、フィードバック分周器(14)とを含むディジタルフェーズロックドループ(ADPLL)を具備するものである。
【００１５】
前記ディジタルループフィルタ(12)は、第1ゲイン(α)を有する比例パス(12a)と、第2ゲイン(β)を有する積分パス(12b、12c、12d)と、前記位相比較器(10、11)のディジタル位相出力信号(θ)の大きさを判定する判定器(12g、12h)とを含む。
【００１６】
前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさが所定の基準値(θth)よりも大きい場合には、前記判定器(12g、12h)は前記第2ゲイン(β)と前記第1ゲイン(α)との比(β/α)を大に設定するものである(図１、図２参照)。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供することができる。
【発明を実施するための最良の形態】
【００１８】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、位相比較器(10、11)と、ディジタルループフィルタ(12)と、ディジタル制御発振器(13)と、フィードバック分周器(14)とを含むディジタルフェーズロックドループ(ADPLL)を具備するものである。
【００２０】
前記位相比較器(10、11)は、第1入力端子(In1)と第2入力端子(In2)との入力信号の位相差に応答するディジタル位相出力信号(θ)を生成する。
【００２１】
前記ディジタルループフィルタ(12)には、前記位相比較器(10、11)からの前記ディジタル位相出力信号(θ)が供給される。
【００２２】
前記ディジタル制御発振器(13)に前記ディジタルループフィルタ(12)の出力信号が供給されることにより、前記ディジタルループフィルタ(12)の前記出力信号に応答して前記ディジタル制御発振器(13)の発振出力信号の発振周波数が制御される。
【００２３】
前記ディジタル制御発振器(13)の前記発振出力信号が供給されることにより、前記フィードバック分周器(14)は前記位相比較器の前記第2入力端子に分周出力信号(FDIV)を供給するものである。
【００２４】
前記ディジタルループフィルタ(12)は、第1ゲイン(α)を有して前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)が供給される比例パス(12a)と、第2ゲイン(β)を有して前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)が供給される積分パス(12b、12c、12d)と、前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさを判定する判定器(12g、12h)とを含む。
【００２５】
前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさが所定の基準値(θth)よりも大きい場合には、前記判定器(12g、12h)は前記第2ゲイン(β)と前記第1ゲイン(α)との比(β/α)を大に設定するものである(図１、図２参照)。
【００２６】
前記実施の形態によれば、前記のコンプレストモード等によるロック動作の初期に前記ディジタル位相出力信号(θ)が大きい場合には、前記ゲイン比(β/α)が大きな状態に設定される。その結果、前記ディジタルフェーズロックドループ(ADPLL)の固有角周波数が大きな値となるので、ロック動作の初期の高速引き込みが可能となる。
【００２７】
好適な実施の形態による半導体集積回路では、前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさが前記所定の基準値(θth)よりも小さい場合には、前記判定器(12g、12h)は前記第2ゲイン(β)と前記第1ゲイン(α)との前記比(β/α)を前記大な値よりも小さな値に設定するものである。
【００２８】
前記好適な実施の形態によれば、ロック動作が終了に近づくと、前記ディジタル位相出力信号(θ)は小さくなり、前記ゲイン比(β/α)が小さな状態に設定される。従って、前記ディジタルフェーズロックドループ(ADPLL)の固有角周波数が小さな値となるので、入力信号ジッタや入力雑音の影響を低減することができる。
【００２９】
他の好適な実施の形態による半導体集積回路では、前記位相比較器(10、11)は、位相周波数検出器(10)とタイム・ディジタル変換器(11)とを含む。前記位相周波数検出器(10)は、前記第1入力端子(In1)と前記第2入力端子(In2)との前記入力信号の前記位相差に応答するパルス幅(TPE)を有するパルス信号(PE)を生成する。前記タイム・ディジタル変換器(11)は、その入力端子に供給される前記パルス信号号(PE)の前記パルス幅(TPE)に応答する前記ディジタル位相出力信号(θ)としてのマルチビットのディジタル変換出力信号(Q1、Q2、Q3…QN)を生成するものである(図３、図４参照)。
【００３０】
更に他の好適な実施の形態による半導体集積回路では、前記ディジタル制御発振器(13)は前記位相比較器(10、11)の前記タイム・ディジタル変換器(11)の出力から前記ディジタルループフィルタ(12)を介して供給される前記マルチビットのディジタル変換出力信号(Q1、Q2、Q3…QN)に応答して前記発振出力信号の前記発振周波数を変化するものである(図５、図６参照)。
【００３１】
より好適な実施の形態による半導体集積回路では、前記ディジタル制御発振器(13)は前記マルチビットの前記ディジタル変換出力信号によって活性・非活性が制御される複数のインバータ(Inv1、Inv2、Inv3、Inv4、Inv5…InvN)を含むリング発振器により構成されている(図５参照)。
【００３２】
他のより好適な実施の形態による半導体集積回路では、前記ディジタル制御発振器(13)はクロスカップル接続された一対の増幅素子(QN1、QN2)と、前記一対の増幅素子の負荷としてのLCタンク回路とで構成されている。前記LCタンク回路は、前記マルチビットの前記ディジタル変換出力信号によってそのスイッチのオン・オフ制御される複数の容量(C1、C2、C3…CN)を含むものである(図６参照)。
【００３３】
更により好適な実施の形態による半導体集積回路では、前記ディジタルループフィルタ(12)の前記比例パスと前記積分パスとはそれぞれマルチビット入力の第1ディジタル乗算器(12a)とマルチビット入力の第2ディジタル乗算器(12 b)とを含むものである(図７参照)。
【００３４】
具体的な一つの実施の形態による半導体集積回路は、前記携帯電話のマルチバンド(WCDMA、GSM850、GSM900、DCS1800、PCS1900)のRF送受信のためのマルチ信号処理回路を更に具備する。前記ディジタルフェーズロックドループ(ADPLL)は、前記マルチ信号処理回路に供給される送受信ローカル信号を生成するPLLシンセサイザである(図８参照)。
【００３５】
前記具体的な一つの実施の形態によれば、前記携帯電話のマルチバンドRF送受信に際してPLLシンセサイザの高速ロック性能と低ジッタ特性とを実現することができる。
【００３６】
〔２〕本発明の別の観点の実施の形態による半導体集積回路は、WCDMA方式RF送受信信号処理回路と、GSM方式RF送受信信号処理回路と、前記WCDMA方式RF送受信信号処理回路と前記GSM方式RF送受信信号処理回路とに供給される送受信ローカル信号を生成するPLLシンセサイザとを具備する。
【００３７】
前記PLLシンセサイザは、位相比較器(10、11)と、ディジタルループフィルタ(12)と、ディジタル制御発振器(13)と、フィードバック分周器(14)とを含むディジタルフェーズロックドループ(ADPLL)で構成されている。
【００３８】
前記ディジタルフェーズロックドループ(ADPLL)で構成された前記PLLシンセサイザの定常ロック状態では、前記ディジタルループフィルタの帯域角周波数(ωDLF)は前記定常ロック状態に対応する所定の値に設定される。
【００３９】
前記半導体集積回路が搭載された携帯電話がGSMの基地局とWCDMAの基地局の間を遷移するコンプレストモードでの前記ディジタルフェーズロックドループ(ADPLL)で構成された前記PLLシンセサイザのロック動作の初期では、前記ディジタルループフィルタの前記帯域角周波数(ωDLF)の値は前記定常ロック状態の前記所定の値よりも大きな値に設定される。
【００４０】
前記別の観点の実施の形態によれば、前記コンプレストモードによるロック動作の初期に前記ディジタルループフィルタの前記帯域角周波数(ωDLF)の値は前記定常ロック状態の前記所定の値よりも大きな値に設定される。その結果、前記ディジタルフェーズロックドループ(ADPLL)で構成された前記PLLシンセサイザの固有角周波数が大きな値となるので、ロック動作の初期の高速引き込みが可能となる。
【００４１】
好適な実施の形態による半導体集積回路では、前記位相比較器(10、11)は、第1入力端子(In1)と第2入力端子(In2)との入力信号の位相差に応答するディジタル位相出力信号(θ)を生成する。
【００４２】
前記ディジタルループフィルタ(12)には、前記位相比較器(10、11)からの前記ディジタル位相出力信号(θ)が供給される。
【００４３】
前記ディジタル制御発振器(13)に前記ディジタルループフィルタ(12)の出力信号が供給されることにより、前記ディジタルループフィルタ(12)の前記出力信号に応答して前記ディジタル制御発振器(13)の発振出力信号の発振周波数が制御される。
【００４４】
前記ディジタル制御発振器(13)の前記発振出力信号が供給されることにより、前記フィードバック分周器(14)は前記位相比較器の前記第2入力端子に分周出力信号(FDIV)を供給するものである。
【００４５】
前記ディジタルループフィルタ(12)は、第1ゲイン(α)を有して前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)が供給される比例パス(12a)と、第2ゲイン(β)を有して前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)が供給される積分パス(12b、12c、12d)と、前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさを判定する判定器(12g、12h)とを含む。
【００４６】
前記位相比較器(10、11)の前記ディジタル位相出力信号(θ)の大きさが所定の基準値(θth)よりも大きい場合には、前記判定器(12g、12h)は前記第2ゲイン(β)と前記第1ゲイン(α)との比(β/α)を大に設定するものである(図１、図２、図８参照)。
【００４７】
前記別の観点の実施の形態によれば、携帯電話のGSMとWCDMAの基地局の間を遷移するコンプレストモードによるロック動作での初期の高速引き込みが可能となる。
【００４８】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００４９】
《全ディジタルフェーズロックドループ》
図１は、本発明の１つの実施の形態による半導体集積回路に内蔵された全ディジタルフェーズロックドループ(ADPLL)の構成を示す図である。
【００５０】
図１の全ディジタルフェーズロックドループ(ADPLL)は、位相周波数検出器(PFD)10、タイム・ディジタル変換器(TDC)11、ディジタルループフィルタ(DLF)12、ディジタル制御発振器(DCO)13、フィードバック分周器(DIV)14から構成されている。位相周波数検出器(PFD)10の第1入力端子In1には基準周波数信号FREFが供給され、位相周波数検出器(PFD)10の第2入力端子In2にはフィードバック分周器(DIV)14の出力の分周出力信号FDIVが供給される。フィードバック分周器(DIV)14の入力には、ディジタル制御発振器(DCO)13の出力の発振周波数信号FDCOが供給される。フィードバック分周器(DIV)14は、ディジタル制御発振器(DCO)13の出力の発振周波数信号FDCOを分周する。
【００５１】
位相周波数検出器(PFD)10は第1入力端子In1に供給される基準周波数信号FREFと第2入力端子In2に供給される分周出力信号FDIVとの位相差に比例したパルス幅TPEを持つパルス信号PEと極性判定信号POLを出力する。このパルス信号PEは、位相周波数検出器(PFD)10の第1入力端子In1と第2入力端子In2との入力位相差に対応するタイム信号となる。このタイム信号を、タイム・ディジタル変換器(TDC)11はディジタル信号に変換する。位相周波数検出器(PFD)10やタイム・ディジタル変換器(TDC)11の回路構成例は、図３と図４とを用いて後に詳述する。
【００５２】
タイム・ディジタル変換器(TDC)11の出力のディジタル信号が供給されるディジタルループフィルタ(DLF)12は位相周波数検出器(PFD)10やタイム・ディジタル変換器(TDC)11の出力に含まれる高調波成分や雑音を除去すると伴に、その周波数帯域によって全ディジタルフェーズロックドループ(ADPLL)の応答特性や入力信号ジッタや入力雑音の特性を決定する。ディジタルループフィルタ(DLF)12によって不必要な成分が抑圧されたディジタル制御信号がディジタル制御発振器(DCO)13の制御入力端子に供給されることによって、ディジタル制御発振器(DCO)13の発振周波数信号FDCOの周波数が制御される。フィードバック分周器(DIV)14はディジタル制御発振器(DCO)13の出力の発振周波数信号FDCOを分周して、フィードバック分周器(DIV)14の出力の分周出力信号FDIVが位相周波数検出器(PFD)10の第2入力端子In2に供給される。位相周波数検出器(PFD)10の第1入力端子In1に供給される基準周波数信号FREFの位相に位相周波数検出器(PFD)10の第2入力端子In2に供給されるフィードバック分周器(DIV)14の出力の分周出力信号FDIVの位相が一致されるように、ディジタルループフィルタ(DLF)12のディジタル制御信号によってディジタル制御発振器(DCO)13の発振周波数信号FDCOの周波数が制御される。
【００５３】
《全ディジタルフェーズロックドループのディジタルループフィルタ》
アナログPLLの位相比較器の出力と電圧制御発振器の入力との間のアナログループフィルタは、抵抗と容量とからなるローパスフィルタよって構成されている。図１の全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12は、アナログPLLのアナログループフィルタを構成するローパスフィルタの抵抗と容量とをディジタルフィルタに双一次変換によって変換されたものである。
【００５４】
図１の全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12の内部のディジタルフィルタコアDLF_Coreは、アナログローパスフィルタの抵抗と容量とに対応している。アナログローパスフィルタの抵抗には、ディジタルフィルタコアDLF_Coreのゲインαの比例パス12aが対応している。アナログローパスフィルタの容量には、ゲインβのパス12bと加算器12cと遅延回路12dとからなるゲインβの積分パスが対応している。尚、遅延回路12dとしてのフリップフロップのデータ入力端子Dは加算器12cの出力と接続され、遅延回路12dとしてのフリップフロップのデータ出力端子Qは加算器12cの他方の入力に接続されている。また、遅延回路12dとしてのフリップフロップのトリガー入力端子には、クロック信号CLKが供給されている。
【００５５】
過渡応答でのアナログPLLの閉ループ伝達関数の解析によって、良く知られているようにアナログPLLの固有角周波数(Natural frequency)ωnと減衰率(Damping factor)ζとはそれぞれ次式で与えられる。
【００５６】
【数１】
0005005455.tif 000002
【００５７】
【数２】
0005005455.tif 000003
【００５８】
ここで、ωLPFはアナログローパスフィルタの帯域角周波数、KPDは位相比較器の感度、KVCOは電圧制御発振器の感度、ＣＲはアナログローパスフィルタの抵抗と容量との時定数である。
【００５９】
アナログPLLから全ディジタルフェーズロックドループへのアナロジーによって、全ディジタルフェーズロックドループの固有角周波数ωnADと減衰率ζADとはそれぞれ次式で与えられる。
【００６０】
【数３】
0005005455.tif 000004
【００６１】
【数４】
0005005455.tif 000005
【００６２】
ここで、ωDLFはディジタルループフィルタの帯域角周波数、KPFDDTCは位相周波数比較器・タイム・ディジタル変換器の感度、KDCOはディジタル制御発振器の感度、αは比例パス12aのゲイン、βは積分パス12b、12c、12dのゲインである。
【００６３】
特に、本発明の実施の形態に従って図１の全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12の内部のディジタルフィルタコアDLF_CoreにはディジタルフィルタコントローラDLF_Contが接続されている。ディジタルフィルタコントローラDLF_Contは、図１の全ディジタルフェーズロックドループ(ADPLL)のタイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θの大きさを判定している。判定は、レジスタ12fに格納された位相差しきい値θthとタイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θとの比較器12gでの比較により、実行される。
【００６４】
上述のコンプレストモードでロック動作の初期には、タイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θが大きいものである。レジスタ12fに格納された位相差しきい値θthよりもタイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θが大きいと比較器12gで判定されると、比較器12gの比較出力信号によってセレクタ12hは入力の狭帯域用の小ゲインβNと広帯域用の大ゲインβWとから大ゲインβWを選択する。セレクタ12hにより選択された大ゲインβWはディジタルループフィルタ(DLF)12の内部のディジタルフィルタコアDLF_Coreの積分パス12b、12c、12dのゲインβの設定に使用される。この時のゲインβは大ゲインβWであるので、全ディジタルフェーズロックドループの固有角周波数ωnADと減衰率ζADとは、それぞれ大きな値となる。全ディジタルフェーズロックドループの固有角周波数ωnADが大きな値であるので、上述のコンプレストモードでロック動作の初期の高速引き込みが可能となる。全ディジタルフェーズロックドループの減衰率ζADが大きな値であるので、過渡応答でのオーバーシュートも適切なレベルに制御されることが可能となる。
【００６５】
以上のようにして、全ディジタルフェーズロックドループの上述のコンプレストモードでロック動作が終了に近づくと、タイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θは小さくなる。レジスタ12fに格納された位相差しきい値θthよりもタイム・ディジタル変換器(TDC)11の出力のディジタル位相誤差信号θが小さいと比較器12gで判定されると、比較器12gの比較出力信号によってセレクタ12hは入力の狭帯域用の小ゲインβNと広帯域用の大ゲインβWとから小ゲインβNを選択する。セレクタ12hにより選択された小ゲインβNはディジタルループフィルタ(DLF)12の内部のディジタルフィルタコアDLF_Coreの積分パス12b、12c、12dのゲインβの設定に使用される。この時のゲインβは小ゲインβNであるので、全ディジタルフェーズロックドループの固有角周波数ωnADが小さな値となるので、入力信号ジッタや入力雑音の影響を低減することができる。このように全ディジタルフェーズロックドループADPLLで構成されたPLLシンセサイザの定常ロック状態では、ディジタルループフィルタ(DLF)12の帯域角周波数ωDLFは定常ロック状態に対応する小さな値に設定される。
【００６６】
図１に示した半導体集積回路が搭載された携帯電話がGSMの基地局とWCDMAの基地局の間を遷移するコンプレストモードでのディジタルフェーズロックドループADPLLで構成されたPLLシンセサイザのロック動作の初期では、ディジタルループフィルタ(DLF)12の帯域角周波数ωDLFの値は定常ロック状態の小さな値よりも大きな値に設定される。
【００６７】
《全ディジタルフェーズロックドループの過渡応答》
図２は、全ディジタルフェーズロックドループの過渡応答による波形を示す図である。図２(Ａ)は本発明の実施の形態による全ディジタルフェーズロックドループの過渡応答による波形を示し、図２(Ｂ)は本発明を採用しない場合の全ディジタルフェーズロックドループの過渡応答による波形を示している。
【００６８】
図２(Ｂ)に示す本発明を採用しない場合にはディジタルフィルタコアDLF_Coreの積分パス12b、12c、12dのゲインβは一定の小さなゲインβNに常に設定されているので、コンプレストモードでロック動作の終了に長いロック時間Tlock_Bが必要となる。
【００６９】
図２(Ａ)に示す本発明を採用した場合にはコンプレストモードでロック動作の初期にはディジタルフィルタコアDLF_Coreの積分パス12b、12c、12dのゲインβは大ゲインβWに設定されているので、コンプレストモードでロック動作は短いロック時間Tlock_Aで終了する。
【００７０】
《位相周波数検出器》
図３は、図１に示した全ディジタルフェーズロックドループ(ADPLL)の位相周波数検出器(PFD)10の構成と各部の波形を示す図である。位相周波数検出器(PFD)10はフリップフロップ10a、10b、AND回路10c、EXOR回路10d、フリップフロップ10eを含んでいる。
【００７１】
フリップフロップ10a、10bのデータ入力端子Dには電源電圧VDDが供給され、トリガー入力端子には第1入力端子In1の基準周波数信号FREFと第2入力端子In2の分周出力信号FDIVが供給される。フリップフロップ10aのデータ出力端子Qからアップ出力信号UPが生成され、フリップフロップ10 bのデータ出力端子Qからダウン出力信号DOWNが生成される。このアップ出力信号UPとこのダウン出力信号DOWNとが2入力端子に供給されるAND回路10cの出力信号は、フリップフロップ10a、10bのリセット端子Rに供給される。
【００７２】
アップ出力信号UP、アップ出力信号UPはEXOR回路10d、フリップフロップ10eに供給され、EXOR回路10dの出力端子からパルス信号PEが生成され、フリップフロップ10eの出力端子から極性判定信号POLが生成される。このように、位相周波数検出器(PFD)10は、第1入力端子In1の基準周波数信号FREFと第2入力端子In2の分周出力信号FDIVの位相差に応答するパルス幅TPEのパルス信号PEを生成する。
【００７３】
図３の下の波形図に、位相周波数検出器(PFD)10の各部の波形が示されている。第1入力端子In1の基準周波数信号FREFがローレベル“0”からハイレベル“1”となると、フリップフロップ10aのデータ出力端子Qのアップ出力信号UPもローレベル“0”からハイレベル“1”となる。第2入力端子In2の分周出力信号FDIVがローレベル“0”からハイレベル“1”となると、フリップフロップ10 bのデータ出力端子Qのダウン出力信号DOWNもローレベル“0”からハイレベル“1”となる。アップ出力信号UPとダウン出力信号DOWNとがハイレベル“1”となることによって、AND回路10cの出力のリセット端子Rの信号はハイレベル“1”となる。従って、フリップフロップ10a、10 bはリセットされて、アップ出力信号UPとダウン出力信号DOWNとがローレベル“0” となる。その結果、位相周波数検出器(PFD)10のEXOR回路10dの出力から、第1入力端子In1に供給される基準周波数信号FREFと第2入力端子In2に供給される分周出力信号FDIVとの位相差に比例したパルス幅TPEを持つパルス信号PEが生成される。
【００７４】
《タイム・ディジタル変換器》
図４は、図１に示した全ディジタルフェーズロックドループ(ADPLL)のタイム・ディジタル変換器(TDC)11の構成と各部の波形を示す図である。タイム・ディジタル変換器(TDC)11の入力端子には、位相周波数検出器(PFD)10のタイム信号であるパルス信号PEが供給される。パルス信号PEは直列接続されたN個の遅延回路DL1、DL2、DL3…DLNのチェーンとインバータInvとに供給される。N個の遅延回路DL1、DL2、DL3…DLNの各遅延回路は、入出力間に遅延時間dを生成する。N個の遅延回路DL1、DL2、DL3…DLNのそれぞれの出力端子からは、遅延時間dにてタイミングが異なるN個の出力信号D1、D2、D3…DNが生成される。タイミングが異なるN個の出力信号D1、D2、D3…DNはN個のフリップフロップの入力端子Dに供給され、N個のフリップフロップのトリガー入力端子にはインバータInvの出力信号が共通に印加される。N個のフリップフロップの出力端子Qからは、タイム信号のディジタル変換出力信号Q1、Q2、Q3…QNが生成される。
【００７５】
図４の下の波形図に、タイム・ディジタル変換器(TDC)11の各部の波形が示されている。タイム・ディジタル変換器(TDC)11の入力端子に供給されるパルス信号PEのパルス幅TPEに応答したコードを持ったタイム信号としてのNビットのディジタル変換出力信号Q1、Q2、Q3…QNが生成されることができる。
【００７６】
《ディジタル制御発振器》
図５は、図１に示した全ディジタルフェーズロックドループ(ADPLL)のディジタル制御発振器(DCO)13の構成を示す図である。図５に示すディジタル制御発振器(DCO)13の基本的な構成は、リング発振器である。発振指示信号RUNが供給されるNAND回路NAND1の入出力を介して、大きなデバイスサイズで出力駆動能力の大きなインバータINV1、INV2、INV3のループが形成されている。インバータINV1、INV2、INV3には、小さなデバイスサイズで出力駆動能力の小さなインバータInv1、Inv2、Inv3、Inv4、Inv5…InvNが並列に接続されている。
【００７７】
出力駆動能力の小さなインバータInv1、Inv2、Inv3、Inv4、Inv5…InvNには、図４のタイム・ディジタル変換器(TDC)11からのディジタル変換出力信号Q1、Q2、Q3…QNが供給されている。ディジタル変換出力信号Q1、Q2、Q3…QNの組み合わせにより、リング発振器の発振周波数が決定される。ディジタル変換出力信号Q1、Q2、Q3…QNのハイレベル“1”とローレベル“0”により、出力駆動能力の小さなインバータInv1、Inv2、Inv3、Inv4、Inv5…InvNの活性化と非活性化とが設定される。活性化されるインバータ数が増加すると、図５のディジタル制御発振器(DCO)13の発振周波数が増加する。
【００７８】
図６は、図１に示した全ディジタルフェーズロックドループ(ADPLL)のディジタル制御発振器(DCO)13の他の構成を示す図である。図６に示すディジタル制御発振器(DCO)13の基本的な構成は、LCタンク共振型発振器である。ドレイン・ゲートがクロスカップル接続された一対のNチャンネルMOSトランジスタQN1、QN2のドレインに接続されたLCタンクの複数の容量C1、C2、C3…CNに直列接続された複数のスイッチのオン・オフが図４のタイム・ディジタル変換器(TDC)11からのディジタル変換出力信号Q1、Q2、Q3…QNのハイレベル“1”・ローレベル“0”によって制御される。並列総和容量ΣCとインダクタLのインダクタンスとの積が減少すると、図６のディジタル制御発振器(DCO)13の発振周波数が増加する。
【００７９】
《より具体的なディジタルループフィルタ》
図７は、図１に示した全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12のより具体的な構成を示す図である。
【００８０】
図７に示すディジタルループフィルタ(DLF)12では、比例パスのディジタル乗算器12aの一方の入力端子と積分パスのディジタル乗算器12bの一方の入力端子にはタイム・ディジタル変換器(TDC)11からのディジタル変換出力信号Q1、Q2、Q3…QNであるNビットのディジタル位相誤差信号θが供給される。比例パスのディジタル乗算器12aの他方の入力端子にはNビットのゲインαを格納したレジスタReg3が接続され、積分パスのディジタル乗算器12bの他方の入力端子にはNビットのゲインβを格納したレジスタReg2が接続されている。
【００８１】
《コンプレストモードに対応する携帯電話用RFIC》
図８は、本発明の他の実施の形態によるコンプレストモードに対応する携帯電話用RFICの構成を示す図である。このRFICは、上述したWCDMA方式のバンド１の送受信を行うとともに、GSM850、GSM900、DCS1800、PCS1900の方式の送受信を行うことが可能である。
【００８２】
UMTS規格におけるWCDMA方式の一番高い周波数帯域のバンド１(地域は米国)の場合、無線通信端末のRF送信信号TXの周波数帯域が1920〜1980MHzであるのに対して、無線通信端末のRF受信信号RXの周波数帯域は2110〜2170MHzとなっている。
【００８３】
GSM850の場合、無線通信端末のRF送信信号TXの周波数帯域が824〜849MHzであるのに対して、無線通信端末のRF受信信号RXの周波数帯域は869〜894MHzとなっている。GSM900の場合、無線通信端末のRF送信信号TXの周波数帯域が880〜915MHzであるのに対して、無線通信端末のRF受信信号RXの周波数帯域は925〜960MHzとなっている。DCS1800の場合、無線通信端末のRF送信信号TXの周波数帯域が1710〜1785MHzであるのに対して、無線通信端末のRF受信信号RXの周波数帯域は1805〜1880MHzとなっている。PCS1900の場合、無線通信端末のRF送信信号TXの周波数帯域が1850〜1910MHzであるのに対して、無線通信端末のRF受信信号RXの周波数帯域は1930〜1990MHzとなっている。
【００８４】
図８に示したRFICの上部の回路RX_SPU_WCDMAはWCDMA方式のバンド１の受信のための回路である。図８に示したRFICの下部の回路TX_SPU_WCDMAはWCDMA方式のバンド１の送信のための回路である。図８に示したRFICの中央上部の回路RX_SPU_GSMは、GSM850、GSM900、DCS1800、PCS1900の受信のための回路である。図８に示したRFICの中央下部の回路TX_SPU_GSMは、GSM850、GSM900、DCS1800、PCS1900の送信のための回路である。
【００８５】
《フラクショナルPLLシンセサイザ》
図８に示したRFICの中央の回路Frct_Synthは、RFICの送受信ローカル信号を形成するフラクショナルPLLシンセサイザである。このフラクショナルPLLシンセサイザFrct_Synthは、システム基準電圧制御発振器(DCX-VCO)40と２個の全ディジタルフェーズロックドループ(ADPLL)19、20とを含んでいる。システム基準電圧制御発振器(DCX-VCO)40には、RFICの外部で水晶振動子22と接続されることにより安定な26MHzの周波数で発振する。２個の全ディジタルフェーズロックドループ(ADPLL)19、20はこの26MHzの発振周波数を基準周波数信号として利用する。一方の全ディジタルフェーズロックドループ(ADPLL)19はGSM850、GSM900、DCS1800、PCS1900の送受信のための送受信ローカル信号を生成すると伴にWCDMA方式のバンド１の受信のための受信ローカル信号を生成する。他方の全ディジタルフェーズロックドループ(ADPLL)20は、WCDMA方式のバンド１の送信のための送信ローカル信号を生成する。
【００８６】
このように、GSM850、GSM900、DCS1800、PCS1900の送受信とWCDMA方式のバンド１の送信と受信のための送受信ローカル信号を生成するフラクショナルPLLシンセサイザの２個の全ディジタルフェーズロックドループ(ADPLL)19、20は、GSMとWCDMAの基地局の間を遷移するコンプレストモードに対応するため、図１に示した構成を採用している。すなわち、コンプレストモードでロック動作の初期にディジタル位相誤差信号θが大きい時には、ディジタルループフィルタの積分パスのゲインβが大きな値に設定され、全ディジタルフェーズロックドループの固有角周波数が大きな値とされ、ロック動作の初期の高速引き込みを可能とするものである。また、コンプレストモードでロック動作が終了に近づくと、ディジタル位相誤差信号θは小さくなり、全ディジタルフェーズロックドループの固有角周波数が小さな値とされて、入力信号ジッタや入力雑音の影響を低減することができる。
【００８７】
《受信モード》
WCDMA方式のバンド１の2110〜2170MHzの周波数帯域のRF受信信号Rx_WCDMAは、ローノイズアンプ1で増幅された後、ハンドパスフィルタ2を介して一対の受信ミキサ3、4の一方の入力端子に供給される。フラクショナルPLLシンセサイザFrct_Synthの全ディジタルフェーズロックドループ(ADPLL)19から2110〜2170MHzのローカル周波数を持つ受信ローカル信号が、一対の受信ミキサ3、4の他方の入力端子に供給される。その結果、一対の受信ミキサ3、4では、RF受信信号Rx_WCDMAのI、Q受信アナログベースバンド信号へのダイレクトダウンコンバージョンが行われる。一対の受信ミキサ3、4の出力のI、Q受信アナログベースバンド信号は、ローパスフィルタ5、6、プログラマブルゲインアンプ7、8に伝達される。
【００８８】
周波数帯域が869〜894MHzのGSM850のRF受信信号Rx_GSM850と周波数帯域が925〜960MHzのGSM900のRF受信信号Rx_GSM900とは、それぞれローノイズアンプLNA1、ローノイズアンプLNA2で増幅されることができる。ローノイズアンプLNA1、LNA2のRF増幅信号は、一対の受信ミキサRx-MIX_I、Rx-MIX_Qの一方の入力端子に供給される。フラクショナルPLLシンセサイザFrct_Synthの全ディジタルフェーズロックドループ(ADPLL)19から分周比２に設定された分周器DIV1(1/2)と分周器DIV6(1/2)とを介して869〜894MHzまたは925〜960MHzのローカル周波数を持つ受信ローカル信号が、一対の受信ミキサRx-MIX_I、Rx-MIX_Qの他方の入力端子に供給される。その結果、一対の受信ミキサRx-MIX_I、Rx-MIX_Qでは、RF受信信号Rx_ GSM850またはRF受信信号Rx_ GSM900のI、Q受信アナログベースバンド信号へのダイレクトダウンコンバージョンが行われる。一対の受信ミキサRx-MIX_I、Rx-MIX_Qの出力のI、Q受信アナログベースバンド信号は、プログラマブルゲインアンプPGAI1…3、PGAQ1…3、ローパスフィルタFCI１…3、FCQ１…3、バッファアンプBAI、BAQに伝達される。
【００８９】
周波数帯域が1805〜1880MHzのDCS1800のRF受信信号Rx_DCS1800と周波数帯域が1930〜1990MHzのPCS1900のRF受信信号Rx_ PCS1900とは、それぞれローノイズアンプLNA3、ローノイズアンプLNA4で増幅されることができる。ローノイズアンプLNA3、LNA4のRF増幅信号は、一対の受信ミキサRx-MIX_I、Rx-MIX_Qの一方の入力端子に供給される。フラクショナルPLLシンセサイザFrct_Synthの全ディジタルフェーズロックドループ(ADPLL)19から分周器DIV6(1/2)を介して1805〜1880MHzまたは1930〜1990MHzのローカル周波数を持つ受信ローカル信号が、一対の受信ミキサRx-MIX_I、Rx-MIX_Qの他方の入力端子に供給される。その結果、一対の受信ミキサRx-MIX_I、Rx-MIX_Qでは、RF受信信号Rx_DCS1800またはRF受信信号Rx_ PCS1900のI、Q受信アナログベースバンド信号へのダイレクトダウンコンバージョンが行われる。一対の受信ミキサRx-MIX_I、Rx-MIX_Qの出力のI、Q受信アナログベースバンド信号は、プログラマブルゲインアンプPGAI1…3、PGAQ1…3、ローパスフィルタFCI１…3、FCQ１…3、バッファアンプBAI、BAQに伝達される。
【００９０】
いずれの通信方式の受信モードにおいても、WCDMA方式受信回路RX_SPU_WCDMAの出力または他方式受信回路RX_SPU_GSMの出力にI、Qアナログベースバンド受信信号が形成される。この信号はA/D変換器9、10によりI、Qディジタルベースバンド受信信号に変換され、ローパスフィルタ11、12、受信系ディジタルインターフェース13を介してベースバンド信号処理LSIに供給される。
【００９１】
《送信モード》
逆にベースバンド信号処理LSIからのディジタルベースバンド送信信号TXDBI、TXDBQはRFICの送信系ディジタルインターフェース37により受信された後、D/A変換器33、34によりI、Qアナログベースバンド送信信号に変換される。送信方式がWCDMA方式の場合には、D/A変換器33、34の出力のI、Qアナログベースバンド送信信号は、WCDMA方式送信回路TX_SPU_WCDMAによってRF送信信号に変換される。送信方式がWCDMA方式以外の方式の場合には、D/A変換器33、34の出力のI、Qアナログベースバンド送信信号は、他方式送信回路TX_SPU_GSMによってRF送信信号に変換される。この他方式送信回路TX_SPU_GSMは、送信系オフセットPLL回路TX_Offset_PLLにより構成されている。
【００９２】
WCDMA方式送信回路TX_SPU_WCDMAの一対の送信ミキサ28、29の一方の入力端子には、プログラマブルゲインアンプ31、32を介してI、QアナログWCDMAベースバンド送信信号が供給される。一対の送信ミキサ28、29の他方の入力端子には、フラクショナルPLLシンセサイザFrct_Synthの全ディジタルフェーズロックドループ(ADPLL)20から分周器21を介して1920〜1980MHzのローカル周波数を持つ送信ローカル信号が供給される。その結果、送信ミキサ28、29と加算器27では、I、QアナログWCDMAベースバンド送信信号からWCDMA方式のバンド１のRF送信信号Tx_WCDMAへのダイレクトアップコンバージョンが行われる。
【００９３】
送信系オフセットPLL回路TX_Offset_PLLは、GSM850のRF送信信号TX_GSM850とGSM900のRF送信信号TX_GSM900との送信動作に対応する必要が有る。そのため、一方の全ディジタルフェーズロックドループ(ADPLL)19に含まれたディジタル制御発振器(DCO)の発振周波数は分周比２に設定された２個の分周器DIV1(1/2)、DIV4(1/2)を介して位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。また、送信ミキサTX_MIX_I、TX_MIX_Qに接続された中間周波数分周器DIV2(1/NＩＦ)の分周比ＮＩＦは、２６に設定されている。一方、送信用TX-VCO2の発振出力信号が、分周数２に設定された２個の分周器DIV5、分周器DIV3を介して、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの他方の入力端子に供給されている。ダウンミキサーDWN_MIX_PMでは一方の入力信号と他方の入力信号とのミキシングが行われる。従って、ダウンミキサーDWN_MIX_PMの出力から、２つの入力信号の差の周波数の帰還信号が形成されて、送信系オフセットPLL回路TX_Offset_PLLの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器PCの一方の入力端子には、送信ミキサTX_MIX_I、Qの出力に接続された加算器の出力のベクトル合成された中間周波送信信号ｆＩＦが基準信号として供給されている。中間周波数分周器DIV2(1/NＩＦ)の分周数ＮＩＦである２６と９０度位相シフタでの分周数２とで、合計分周数は５２となっている。従って、中間周波送信信号ｆＩＦの周波数は、全ディジタルフェーズロックドループ(ADPLL)19に含まれたディジタル制御発振器(DCO)の周波数の１／５２となる。また、送信系オフセットPLL回路TX_Offset_PLLの負帰還制御によって、位相比較器PCの一方の入力端子の基準信号と他方の入力端子のダウンミキサーDWN_MIX_PMから帰還信号とは一致するようになる。結果としては、略０．８GHz(824〜849MHz)のRF送信信号のGSM850と略０．９GHz(880〜915MHz)のRF送信信号のGSM900との送信動作に、全ディジタルフェーズロックドループ(ADPLL)19と送信用TX-VCO2とは送信周波数の略４倍の略３．６GHzから略３．９GHzで発振すれば良くなる。この２つの周波数帯域の送信動作で、この２つの電圧制御発振器を０．８GHz〜０．９GHzで発振させるためには、極めて大きな容量の可変容量が必要となる。その結果、RFICのチップ占有面積と消費電力増大となる。
【００９４】
また送信系オフセットPLL回路TX_Offset_PLLは、DCS1800のRF送信信号TX_DCS1800とPCS1900のRF送信信号TX_PCS1900との送信動作に対応する必要が有る。そのため、全ディジタルフェーズロックドループ(ADPLL)19に含まれたディジタル制御発振器(DCO)の発振周波数は分周比２に設定された２個の分周器DIV1(1/2)、を介して位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。また、送信ミキサTX_MIX_I、TX_MIX_Qに接続された中間周波数分周器DIV2(1/NＩＦ)の分周比ＮＩＦは、２６に設定されている。一方、送信用TX-VCO2の発振出力信号が、分周数２に設定された１個の分周器DIV5を介して、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの他方の入力端子に供給されている。ダウンミキサーDWN_MIX_PMでは一方の入力信号と他方の入力信号とのミキシングが行われる。従って、ダウンミキサーDWN_MIX_PMの出力から、２つの入力信号の差の周波数の帰還信号が形成されて、送信系オフセットPLL回路TX_Offset_PLLの位相比較器PCの他方の入力端子に供給される。また、位相比較器PCの一方の入力端子には、送信ミキサTX_MIX_I、Qの出力に接続された加算器の出力のベクトル合成された中間周波送信信号ｆＩＦが基準信号として供給されている。中間周波数分周器DIV2(1/NＩＦ)の分周数ＮＩＦである２６と９０度位相シフタでの分周数２とで、合計分周数は５２となっている。従って、中間周波送信信号ｆＩＦの周波数は、全ディジタルフェーズロックドループ(ADPLL)19に含まれたディジタル制御発振器(DCO)の周波数の１／５２となる。また、送信系オフセットPLL回路TX_Offset_PLLの負帰還制御によって、位相比較器PCの一方の入力端子の基準信号と他方の入力端子のダウンミキサーDWN_MIX_PMから帰還信号とは一致するようになる。結果としては、略１．７GHz(1710〜1785MHz)のRF送信信号のDCS1800と略１．９GHz(1850〜1910MHz)のRF送信信号のPCS1900との送信動作に、全ディジタルフェーズロックドループ(ADPLL)19に含まれたディジタル制御発振器(DCO)と送信用TX-VCO2とは送信周波数の略２倍の略３．６GHzから略３．９GHzで発振すれば良くなる。この２つの周波数帯域の送信動作で、この２つの電圧制御発振器を１．７GHz〜１．９GHzで発振させるためには、極めて大きな容量の可変容量が必要となる。その結果、RFICのチップ占有面積と消費電力増大となる。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、図８に示したRF半導体集積回路の半導体チップはベースバンドLSIの半導体チップと統合された統合ワンチップとすることもできる。
【００９７】
また本発明はRF半導体集積回路以外にも、マイクロプロセッサやシステムLSIでCPU、画像処理アクセラレータ、周辺モジュール等の機能モジュールに動作クロックを供給するための全ディジタルフェーズロックドループとしても利用することができる。これらの機能モジュールは、動作状態によってスリープディープスタンバイ状態、低速動作状態、高速動作状態に切り換えられる。このように機能モジュールに供給される動作クロックが停止状態、低速クロック、高速クロックに切り換えられる際に、本発明の全ディジタルフェーズロックドループによる高速ロック特性を活用することができる。また、本発明の全ディジタルフェーズロックドループの定常ロック状態での低ジッタ性能により、ディジタル雑音による影響の少ない動作クロックを機能モジュールに供給することができる。
【図面の簡単な説明】
【００９８】
【図１】図１は、本発明の１つの実施の形態による半導体集積回路に内蔵された全ディジタルフェーズロックドループの構成を示す図である。
【図２】図２は、全ディジタルフェーズロックドループの過渡応答による波形を示す図である。
【図３】図３は、図１に示した全ディジタルフェーズロックドループの位相周波数検出器の構成と各部の波形を示す図である。
【図４】図４は、図１に示した全ディジタルフェーズロックドループのタイム・ディジタル変換器の構成と各部の波形を示す図である。
【図５】図５は、図１に示した全ディジタルフェーズロックドループのディジタル制御発振器の構成を示す図である。
【図６】図６は、図１に示した全ディジタルフェーズロックドループのディジタル制御発振器の他の構成を示す図である。
【図７】図７は、図１に示した全ディジタルフェーズロックドループのディジタルループフィルタのより具体的な構成を示す図である。
【図８】図８は、本発明の他の実施の形態によるコンプレストモードに対応する携帯電話用RFICの構成を示す図である。
【符号の説明】
【００９９】
10  位相周波数検出器ト
11  タイム・ディジタル変換器
12  ディジタルループフィルタ
12a  比例パス
12b、12c、12d  積分パス
12e  加算器
13  ディジタル制御発振器
14  フィードバック分周器
RFIC  RF半導体集積回路
Rx_INT  受信系ディジタルインターフェース
Rx_SPU_WCDMA  WCDMA方式受信回路
Rx_SPU_GSM  GSM方式受信回路
Frct_Synth  フラクショナルPLLシンセサイザ
ADPLL  全ディジタルフェーズロックドループ
22  水晶振動子
40  システム基準電圧制御発振器
Tx_SPU_GSM  GSM方式送信回路
Tx_SPU_WCDMA  WCDMA送信受信回路
Tx_INT  送信系ディジタルインターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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