(57)【特許請求の範囲】
【請求項１】
シリコン基板、埋め込み酸化膜、および表面シリコン層を有するＳＯＩウエハから、裏面の上記シリコン基板が除去されているＳＯＩウエハ上に複数のＭＯＳダイオードが形成されているＩＣチップと、
上側アンテナと、
下側アンテナと、
上記複数のＭＯＳダイオードで整流を行う整流回路と、を有し、
上記ＩＣチップは、
上記ＩＣチップの表面に形成されている上側電極と、
上記ＩＣチップの裏面に形成されている下側電極と、を有し、
上記下側電極は、上記埋め込み酸化膜に形成されている貫通穴を通じて取り出され、
上記上側アンテナは上記上側電極に接続され、
上記下側アンテナは上記下側電極に接続されていることを特徴とする半導体装置。
【請求項２】
上記複数のＭＯＳダイオードの拡散層は上記埋め込み酸化膜に達していることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記上側電極に接続されている配線の側壁と上記複数のＭＯＳダイオードに接続されている配線の側壁とで上記整流回路を構成する容量を形成していることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】  本発明は無線により認識を行う電子タグに用いるのに好適な、ＩＣチップに関するものである。
【背景技術】  微小な無線チップにより人やモノを識別・管理する仕組みとして、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）が注目されている。ＲＦＩＤでは、微小なタグ（ＲＦＩＤタグ）にデータを記憶し、電波や電磁波で読み取り器と交信させることで識別を行う。このＲＦＩＤタグは、自身の識別コードなどの情報が記録されたＩＣチップで構成され、電波を使って管理システムと情報を送受信する能力をもつ。近年ではアンテナ側からの非接触電力伝送技術により、電池を持たないタグも登場している。
無線ＩＣタグの回路およびデバイスについて、特開２０００−２９９４４０には、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴの給電を抵抗を介して与えることで、寄生接合ダイオードの影響を受けることのない高周波動作可能な電圧発生回路が記載されている。
また、特開平８−３３５７０９には、ＳＯＩ基板上に形成されたＭＯＳトランジスタのゲートとｎ＋拡散領域を経由してとられているサブストレートとの電位が等電位であるように接続し、閾値電圧を小さくする旨が記載されている。さらに、化学エッチングしてエッチストップのかかるＳｉＯ２膜までエッチングして、このＭＯＳトランジスタを同一支持基板上に電気的に分離し、エアーアイソレーションをもったＭＯＳトランジスタが形成する旨が記載される。さらに、ゲート・サブストレートの電位とドレインの電位を等電位であるように接続し、整流特性を持たせ、ダイオードブリッジまたはミキサを作製する旨も記載される。
ここで、本発明の目的は、無線ＩＣタグチップの通信距離を拡大することにある。特に、電源を内部に持たず、リーダ・ライタから受信した電力により動作する無線ＩＣタグチップに適用して優れた効果を得ることができる。
【発明の開示】
【課題を解決するための手段】  一般に、電波の到達距離は、送信電力に比例の関係にある。従って、電源を内部に持たず、リーダ・ライタから受信した電力により動作するするＲＦＩＤタグでは、リーダ・ライタから受信した電力を効率よく送信電力として利用することが、送信距離を伸ばす上で望ましい。
ＲＦＩＤにおいては、リーダ・ライタからの交流信号を直列電圧に変換するための整流回路が存在する。放射電磁波では、電磁波エネルギーは距離の２乗により減衰するために、消費電力が４倍に増えると通信距離は２分の１となる。逆に、通信距離を２倍伸ばすためには、消費電力を４分の１にしなければならない。この整流回路を構成する容量やＭＯＳＦＥＴに、グランドとの寄生容量が存在すると、グランドへリーク電流が発生して、出力電圧を低下させる。この整流回路の寄生容量を低減することが、ＲＦＩＤの送信距離を伸ばす上で有効である。
図２に、ＳＯＩ基板上に作製されたＭＯＳＦＥＴの構成を示す。ＳＯＩの裏面側のシリコン基板１００上には、酸化膜１０７があり、酸化膜１０７の上には、アノード１０１がポリシリコン１０２および、ドレイン拡散層１０６に接続されている。１１０は空乏層を示す。ゲート酸化膜１０３はダイオードの順方向電圧を決めるために重要な役割を果す。ダイオード電流はソース拡散層１０８を介してアノード１０１からカソード１０４へ流れる。ダイオードは素子分離膜１０５により分離される。この構造では、ソース拡散層１０８、ボディ層１０９、ドレイン拡散層１０６とシリコン基板１００の間に寄生容量が発生し、シリコン基板１００を介して酸化膜１０７上のグランド層と結合する。そのために、カソード１０４からシリコン基板へリーク電流を発生させて、無駄な消費電力となってしまう。
一般にシリコン基板をもちいた場合これははグランド層となるが、ＳＯＩ基板では酸化膜１０７が存在するため、シリコン基板１００を電気的に電位を固定する必要はない。また、ＳＩ基板ではＣＭＯＳではラッチアップ防止のために、高抵抗基板を使用することができないため、低抵抗基板にならざるを得ない。これによって、素子間の寄生容量のカップリングがしやすくなってしまうデメリットがある。
ＳＯＩ基板では寄生容量の低減とシリコン基板１００の抵抗値を大きくできることにより、カップリングをし難くするメリットがある。ＳＩ基板はＳＯＩ基板よりウエハの材料だけみると経済的であるメリットは存在するが、ＳＯＩ基板では素子を近づけて配置しても寄生効果がないというメリットから、小型サイズにチップを形成して、ウエハからの取得数を増大できるという効果があり、経済的にもＳＯＩ基板のメリットが出現する。
図３はＳＩ基板上に作製されたＭＯＳ容量の例を示す。これは例えば、２０〜１００ｐＦ程度の容量である。第１のＭＯＳ容量電極３０１はＮ型拡散層３０６に接続されており、第２のＭＯＳ容量電極３０４はポリシリコン３０２に接続され、その下にゲート酸化膜３０３がある。Ｎ型拡散層３０６は分離酸化膜３０５で分離されている。Ｐ型シリコン基板３００であるため、ゲート酸化膜直下にはＮ型チャネル層３０９が存在する。この構造の課題として、第１のＭＯＳ容量電極３０１を整流回路の容量の入力端子とした場合に、交流波形が印加されるために、シリコン基板グランドとするとマイナス電位が印加される場合があり、Ｐ型シリコン基板３００と、Ｎ型拡散層３０６が順方向となってしまい大量の電流が流れ、容量としての機能をはたさない。また、第２のＭＯＳ容量電極３０４を入力とした場合には、第２のＭＯＳ容量電極３０４がマイナス電位となり空乏層が発生して、容量として有効に機能しない。
ＭＯＳ容量電極３０４がマイナス電位になると、チャネル領域のキャリアを枯渇させて、電気的には絶縁状態となってしまう。このことによって、ＭＯＳ容量値を決定する誘電率、電極面積、電極間距離の内、電極間距離の増大を招き、ＭＯＳ容量値を減少させてしまう。このＭＯＳ容量値が少ないと、チップ内の動作電圧を得るために必要が入力電圧すなわち、アンテナからチップに入る入力電圧の増大をまねき、近距離のリーダからの電磁波のエネルギーが大きな距離でしか電子タグが動作しないことになってしまい、電子タグの性能劣化を引き起こすことになる。
図４は、ＳＯＩ基板上に作製されたＭＯＳ容量を示す図面である。第１のＭＯＳ容量電極３０１はＮ型拡散層３０６に接続されており、第２のＭＯＳ容量電極３０４はポリシリコン３０２に接続され、その下にゲート酸化膜３０３がある。Ｎ型拡散層３０６は分離酸化膜３０５で分離されている。ゲート酸化膜直下にはＮ型チャネル層３０９が存在する。Ｎ型拡散層３０６およびＮ型チャネル層３０９の直下には酸化膜３０７が存在する。この構造のメリットとして、第１のＭＯＳ容量電極３０１を整流回路の容量の入力端子とした場合に、交流波形が印加されるために、シリコン基板グランドとするとマイナス電位が印加され、順方向に大電流が流れ、チップが一瞬にして破壊される場合があるが、酸化膜３０７があるために、シリコン基板３００と寄生効果を引き起こすことはない。また、第２のＭＯＳ容量電極３０４を入力としないで、ＭＯＳ容量電極３０１を入力とすることができるので、第２のＭＯＳ容量電極３０２がプラス電位となり、キャリアをチャネル層３０９に蓄積するために、容量として有効に機能することができる。
そこで、本願発明においては、無線により認識を行う電子タグに用いるのに好適な整流回路を提供することを課題とする。さらに詳細には、当該整流回路におけるＭＯＳＦＥＴの寄生容量を低減することを課題とする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記とおりである。
ＭＯＳ容量およびダイオードの構成につきＳＯＩ基板を用いて行い、さらにシリコン基板を除去した電子タグを構成する高周波用部品である。酸化膜の上にＭＯＳ容量およびダイオードを構成するために寄生容量を低減した高密度の構成をもたせ、酸化膜の下にあるシリコン基板を実質的になくしたので、グランドとの相互作用をなくし低電力化に効果がある。
マイクロ波帯で無線認識を行う電子タグのＩＣチップのＭＯＳトランジスタのソース、ドレイン拡散層によるグランド間の寄生容量を低減するために、ＳＯＩウエハのシリコン基板を除去することを行う。
ＳＯＩは寄生容量低減のために効果があるが、電子タグのＩＣチップのようなさらに低電力を要求されるものでは、高周波で動作するためにＳＯＩウエハの基板を介したグランドとの結合を回避する必要があり、そのために、ＳＯＩウエハのシリコン基板を除去することにより、グランドとの結合をなくすことが可能となり、電子タグのＩＣチップの低電力化に効果がある。
そこで、本発明の代表的な構成は、電子タグチップの整流回路を構成するＭＯＳダイオードまたはＭＯＳ容量の形成をＳＯＩウエハで行い、裏面のシリコンを除去して形成された半導体装置である。
一例では、ＭＯＳダイオードの拡散層はＳＯＩウエハの埋め込み酸化膜に達している。
他の例では、ＭＯＳ容量の形成を配線の側壁で行うことを特徴とする。
また、他の例では、半導体素子で構成された整流回路を有し、整流回路の出力を電源として動作する半導体装置において、整流回路を構成する半導体素子は、絶縁物単層で構成された支持基板の上に配置されている。また、他の例では、アンテナ端子と、アンテナ端子に接続された整流回路と、整流回路の出力を電源として電波により信号を放射するＲＦＩＤタグにおいて、整流回路を構成する半導体素子は、絶縁物単層で構成された支持基板の上に配置されている。
【図面の簡単な説明】
【図１】本発明の原理を説明する斜視図である。
【図２】ＳＯＩ基板上に作製されたダイオード接続ＭＯＳＦＥＴを示す断面図である。
【図３】ＳＩ基板上に作製されたＭＯＳ容量を示す断面図である。
【図４】ＳＯＩ基板上に作製されたＭＯＳ容量を示す断面図である。
【図５】本発明の効果を示すグラフ図である。
【図６】電子タグの全体ブロック図と素子断面図である。
【図７】倍圧整流回路を示す回路図である。
【図８】２段型倍圧整流回路を示す回路図である。
【図９】ダイオード接続ＭＯＳＦＥＴの構成を示す断面図である。
【図１０】別のダイオード接続ＭＯＳＦＥＴを示す断面図である。
【図１１】別のダイオード接続ＭＯＳＦＥＴを示す断面図である。
【図１２】電子タグの製造工程を示す断面図である。
【図１３】両面電極型電子タグの二面図である。
【図１４】裏面電極取出しダイオード接続ＭＯＳＦＥＴを示す断面図である。
【図１５】両面電極型電子タグの製造工程を示す断面図である。
【図１６】整流回路のＭＯＳ容量を示す断面図である。
【図１７】配線による容量の構造を示す斜視図である。
【発明を実施するための最良の形態】  図１は本発明の原理を説明する図面である。
図１（ａ）は従来のＳＯＩウエハでのＭＯＳトランジスタ構造を示している。図２の構成と同じ部分は同じ符号で示し、説明を省略する。酸化膜１０７の下にはシリコン基板１００が存在する。図１（ｂ）は、今回の発明の構造を示している。酸化膜１０７の下にはシリコン基板が存在しない。ここでは、酸化膜１０７の厚さは０．１５〜０．４ミクロンとしたが、０．０５〜１０ミクロンの範囲で選択することができる。また、図１（ｂ）ではシリコン基板を完全に除去しているが、これが０．０１〜５０ミクロン残っていても、条件によりリーク電流を低減することが可能である。しかし、理想的にはシリコン基板はない方がよい。ダイオードの順方向電圧の減少は整流回路の効率向上に効果をもたらすことが可能である。ダイオードの順方向電圧はゲート酸化膜の厚さ、ボディ層の濃度、ソース拡散層とドレイン拡散層の対向する長さによって低減することが可能である。これらは従来のダイオード構造と同じ手法を採用することが可能であるが、ソース拡散層およびドレイン拡散層を増加させると空乏層の面積を増大させて、着実に寄生容量を増大させる。そのために、酸化膜１０７があることは有効であるが、電子タグのＩＣチップの全体の回路で考えたとき、シリコン基板１００を介してグランドと結合する寄生容量をなくすことは高周波数たとえば、８００ＭＨｚから２．４５ＧＨｚで動作する電子タグのＩＣチップにおいては無視することは出来ない。
図５は本発明の効果を示す図面である。この図は、ＳＯＩを使用した電子タグのＩＣチップにおいて、裏面のシリコン基板を有する場合と裏面のシリコン基板を除去した場合の電子タグのＩＣチップの消費電力を相対的に示したものである。  図５はチップの消費電力の理論値を示している。高周波電子タグの消費電力Ｐは寄生容量Ｃと周波数ｗの積に比例する。これは、寄生容量によってグランドへの電流の流出を招き、この流出電流によって基板に電流が流れ熱として消費されるためである。この寄生容量はＳＯＩ基板の採用によって低減でき、さらにシリコン基板を除去することによって、基板への電流流出を阻止することができる。極めてわずかであるが、チップ表面の導体（たとえば配線など）により、寄生容量があるが、その量は２から３パーセント程度である。このため、完全に消費電力はゼロとはならないが、図５のように大幅に低電力化することができる。裏面のシリコン基板を除去することによって、グランドとの寄生容量を１００分の１程度低減することが可能となり、従って消費電力も１００分の１程度低減することが可能である。消費電力が１００分の１になると、通信距離は１０倍延長することができる。これは、電子タグのＩＣチップのリーダからの電力は距離の２乗に反比例して減少するために、消費電力が１００分の１となっても距離はそのルートで効果が現れるためである。距離が１０倍ということは、１ｍの通信距離が１０ｍとなることであり、その効果は著しい。
図６は、電子タグの全体構成を示す図である。通常、示される回路全体を１つのＩＣチップとして構成することができる。アンテナ部分はチップと一体に形成することもできるが、別体とすることもできる。
図６（ａ）は電子タグの回路構成を示している。アンテナ６０１から入力されるエネルギーは電圧に変換されてコンデンサ６０２に印加される。コンデンサ６０２にはダイオード６０８とダイオード６０３によって電荷が蓄積され、電荷をエネルギー蓄積器６０４に転送される。一方、クロック回路６０５はアンテナからの信号からクロック信号を抽出する。また、パワーオンリセット回路６０９はメモリ回路６０６を初期値にセットさせる役割をもつ。メモリ回路６０６の出力はエネルギー蓄積器６０４の状態を変位させて、アンテナ６０１の入力インピーダンスを変化させ、リーダに変化を検出させる役割をもつ。チップ内のグランド６０７はアンテナ端子の一部として接続させられる。
図６（ｂ）は電子タグの入力部分の素子の構造を示している断面図である。アンテナ６０１からの端子とグランド６０７の端子はチップの表面および裏面から取り出しができている。コンデンサ６０２とダイオード６０８は配線６１１で接続され、ダイオードのＭＯＳゲートとドレインは配線６１２で接続されている。各素子の直下は酸化膜１０７があって、ダイオード６０８のドレインには酸化膜の貫通孔６１０があって、グランド６０７の取り出しが行われる。この素子構造により、図６のダイオード６０３，６０８や容量６０２を構成することにより、低消費電力の回路を構成できる。さらに、図６の他の回路６０４〜６０６，６０９も同様の素子構造とすることができる。なお、エネルギー蓄積器６０４としてはコンデンサが利用できる。
図７に図６で示す回路の一部である倍圧整流回路の構成を示す。入力端子Ａは容量６０２に接続されていて、容量はＭＯＳＦＥＴ６０３およびＭＯＳＦＥＴ６０８に接続されている。ＭＯＳＦＥＴ６０３、６０８は、ダイオード接続されたものである。ダイオード６０３のカソードが出力端子Ｂとなる。入力端子に印加した高周波電圧は容量およびダイオードによって、電圧が倍化されて、出力に電圧を発生させる。
図８に、他の整流回路の例である２段型倍圧整流回路の構成を示す。図６における図７相当の整流回路部分を、図８の構成で置き代えることができる。入力端子Ａは容量８０２に接続されていて、容量はＭＯＳＦＥＴ８０３およびＭＯＳＦＥＴ８０８に接続されている。ＭＯＳＦＥＴ８０３、８０８は、ダイオード接続されたものである。一方、入力端子Ａには他の８１０が接続されており、その出力はＭＯＳＦＥＴ８１２およびＭＯＳＦＥＴ８１３に接続されている。ＭＯＳＦＥＴ８１２、８１３は、ダイオード接続されたものである。ＭＯＳＦＥＴ８１３のソースは本整流回路の出力端子Ｂである。ＭＯＳＦＥＴ８０３の出力には、コンデンサ８１１が接続されている。この整流回路はコンデンサ８１１に一段目の倍圧整流回路の出力電圧を維持し、さらに２段目の倍圧整流回路により、電圧を付け加えるものである。
本実施例において電子タグの通信距離拡大が図れるのは次のような事由によるものである。まず、電子タグの通信距離を拡大するためには、電子タグチップの消費電力を低減することが重要である。高い周波数で動作する部分は整流回路やクロック回路であり、搬送周波数で動作する回路である。一方、内部のメモリ回路は搬送波の一万分の一程度の低周波数で動作している。電子タグチップの消費電力は動作周波数と寄生容量の積に比例するために、消費電力を低減するためには、高周波で動作する整流回路やクロック回路の各素子のグランドとの寄生容量を低減することが有効である。半導体チップでは基板がグランドとなっている場合が圧倒的に多いため、グランドとの寄生効果は無視することができない。寄生容量は素子面積が同じであれば誘電率と空乏層の厚さで決まる。誘電率はシリコンと酸化膜では約３倍、空乏層の厚さは約２０倍異なるとすると通常のシリコン基板とＳＯＩ基板では約６０倍寄生容量が異なり、圧倒的にＳＯＩ基板の方が寄生容量低減に効果的である。寄生容量の低減はすなわち、電子タグチップの消費電力の低減を意味している。消費電力の低減は通信距離の拡大を意味している。
図９は本発明の実施例に係わり、図７、８のダイオード接続ＭＯＳＦＥＴ（たとえば、ＭＯＳＦＥＴ７０３，８０３）の構成例を示す図面である。アノード１０１はポリシリコン１０２および、ドレイン拡散層１０６に接続されている。ゲート酸化膜１０３はダイオードの順方向電圧を決めるために重要な役割を果す。ダイオード電流はソース拡散層１０８を介してアノード１０１からカソード１０４へ流れる。ダイオードは素子分離膜１０５により分離される。酸化膜１０７はＳＯＩウエハの埋め込み酸化膜を示している。ボディ層１０９はダイオードの順方向電圧を決めるために重要な役割を果す。ボディ層１０９はドレイン拡散層１０６と接続することにより、ダイオードの順方向電圧を低下する作用をもたらすことができる。ボディ層１０９とソース拡散層１０８の間には、アノード１０１がマイナス電圧、カソード１０４がプラス電圧というダイオードにとって逆電圧のとき、空乏層１１０が発生する。空乏層は寄生容量として作用し、高周波でダイオードを用いるときには、リーク電流を発生させる要因となる。酸化膜１０７の下には従来シリコン層が存在していたが、本発明ではドレイン拡散層１０６、ボディ層１０９、ソース拡散層１０８とシリコン層を介してグランドと寄生容量結合しないようにシリコン層を除去している。
ドレイン拡散層１０６、ソース拡散層１０８に設けられたｎ＋層の深さは０．０１ミクロンから３ミクロンの範囲であってよく、ｎ＋層と酸化膜との距離は０．０１ミクロンから３ミクロンの範囲であってよい。これは、酸化膜の厚さによって寄生容量の低減が自由に制御できるために、ｎ＋層の深さ、ｎ＋層と酸化膜との距離等の条件は素子の耐圧などの観点から選択性を保持しておく必要があるからである。グランドとの寄生容量を低減するためには酸化膜１０７の厚さを大きくすることが有効である。
図１０は本発明での別のダイオード構造を示す図面である。図９と同一の構成には同一の符号を付しており、説明を省略する。ＳＯＩ上のＭＯＳトランジスタの構造には大きく、完全空乏層型のトランジスタと部分空乏型のトランジスタが存在する。本発明はどちらの場合にも有効である。完全空乏型では、ボディ層１０９に中性領域が存在せずに、トランジスタのスレッショルド特性を向上させることが可能である。また、部分空乏型ではボディ電圧を制御することも可能であり、これもスレッショルド電圧を低減することができる。特開２０００−２９９４４０のようにソース拡散層１０８、ドレイン拡散層１０６が酸化膜１０７と接していない場合でも本発明は有効である。このときは図１０のように、空乏層１４０２がソース拡散層１０８の底面に発生する。この空乏層１４０２は酸化膜１０７に到達したときにはあたかも酸化膜１０７が増大したような効果をもたらして、寄生容量の低減につながるが、従来のようにシリコン基板が存在すると、シリコン基板を介してグランドと結合し、リーク電流の要因となってしまう。本発明のようにシリコン基板を除去してダイオードを構成することは電子タグのＩＣチップの低電力化に有効である。
図１１は本発明の別のダイオード構造を示す図面である。図９と同一の構成には同一の符号を付しており、説明を省略する。先に述べたように、電子タグのＩＣチップにおいてはダイオードの寄生容量を低減することが重要である。寄生容量を低減する他の手段として、容量を形成する電極の対向面積を低減することによって低減することが可能となる。図１１の例においては、ゲート酸化膜４０２はダイオードの順方向電圧を決めるために重要な役割を果す。ダイオード電流はソース拡散層１０８を介してアノード１０１からカソード１０４へ流れる。ゲート酸化膜４０２はソース拡散層１０８、ドレイン拡散層１０６の壁面に形成されていることが特徴である。そのために、空乏層４０４の対向面積を低減することが可能となって、空乏層による寄生容量の低減を図ることが可能となる。
図１２にて、本発明の製造工程を示す。ここでは図６に示したデバイスの製造工程を例に取る。同様の符号は同様の構成を示すものとする。
図１２（ａ）は裏面にシリコン基板３０１をもち、酸化膜１０７が挟まれているウエハにアンテナ６０１からの端子が形成できている。コンデンサ６０２とダイオード６０８は配線６１１で接続され、ダイオードのＭＯＳゲートとドレインは配線６１２で接続されている構造が完成した直後の断面図を示している。
図１２（ｂ）は図１２（ａ）で完成したウエハの主面側に接着剤１２００と補強基板１２０１により、強固に補強した構造が完成した工程直後の断面図を示している。
図１２（ｃ）は図１２（ｂ）に続けて、裏面を水酸化カリウム、アンモニア、シドラジンなど、シリコンは溶解するが、酸化シリコンは溶解しないエッチャントによって、裏面のシリコン基板３０１を除去した工程の直後の断面図を示している。ウエハの主面側は支持基板１２０１や接着剤１２００によって保護されているために、これらのエッチャントから保護されている。
図１３は、両面電極構造の電子タグの全体図である。図１３（ａ）は断面図を示し、図１３（ｂ）は平面図を示す。
上側アンテナ１３０１および下側アンテナ１３０２は上側電極１３０２と下側電極１３０４をもつ両面電極チップ１３０５を挟みこむようにして接続される。
両面電極構造にすると電子タグチップの表および裏には各一つの電極をもつのみでよいため、位置ずれや回転、チップの上下反転に対し、許容度が出てくる。そのために、複数の小型チップをまとめて扱って、同時に組み立てをすることが可能となり、経済的に電子タグを製造することができる。
図１４は本発明の裏面電極取り出しダイオード接続ＭＯＳＦＥＴを示す図面である。裏面のシリコン基板を除去したダイード構造の断面図を示している。図９と同一の構成には同一の符号を付しており、説明を省略する。裏面引き出し線５０１は酸化膜１０７に貫通孔を形成してドレイン拡散層１０６に接続して裏面に電極を取り出したものである。この裏面電極はアンテナの接続端子として使用して、表面の電極とともに両面電極の電子タグのＩＣチップとして作用させることが可能となる。
図１５にて、両面電力電極構造の製造工程を説明する。図１３と同一の構成には同一の符号を付しており、説明を省略する。
図１５（ａ）では真空吸着穴１６０２をもつ合わせジグ１６０１において両面電極構造をもつ電子タグチップ１３０５を吸着した状態の断面図を示している。下側アンテナ１３０２に位置決めして、両面電極チップを搭載した断面図が図１２（ｂ）である。また、図１２（ｃ）は上側アンテナを両面電極の上に位置決めしている状態の断面図を示している。図１６（ｄ）は上側アンテナを両面電極の上側電極に接続した工程直後の断面図を示している。これらの図では一個の両面電極の電子タグチップの組み立てのみを示しているが、２個から１０，０００個以上の複数の電子タグチップを同時に組み立てることは経済的な組み立てをする上で重要なことであり、本発明はそのような経済的な電子タグの形成に効果的である。本発明の電子タグのチップ構造はシリコンー酸化膜―シリコンの構成のウエハから作成することを述べているが、効果的には完成したシリコンの裏面を絶縁物でカバーする構造においても類似の効果をもたらすものであって、本発明はこのような構造の実現を妨げるものではない。
図１６は本発明のＭＯＳ容量を示す図面である。第１のＭＯＳ容量電極３０１はＮ型拡散層３０６に接続されており、第２のＭＯＳ容量電極３０４はポリシリコン３０２に接続され、その下にゲート酸化膜３０３がある。Ｎ型拡散層３０６は分離酸化膜３０５で分離されている。Ｎ型チャネル層３０９とＮ型拡散層３０６の下には酸化膜３０７が存在する。従来のシリコン基板は除去する。このために、第１のＭＯＳ容量電極３０１を図２での整流回路の容量の入力端子とした場合に、Ｎ型拡散層３０６がマイナス電位となっても寄生効果が発生しない。従って、第１のＭＯＳ容量電極３０１がマイナス電位、第２のＭＯＳ容量電極３０４がプラス電位となって、ＭＯＳ容量として有効に機能する電位となっている。シリコン基板が除去されているために、Ｎ型拡散層３０６やＮ型チャネル層３０９とグランドとの寄生容量は発生しないため、電子タグのＩＣチップ用として低電力化を図ることができる。
図１７は配線による容量の構造を示す図面である。この容量は半導体製造工程の内の配線工程により形成されることを特徴とする。アンテナ接続端子１７０１があって、これは第１の配線容量側壁１７０２に接続されている。この側壁は第２の配線容量側壁１７０３に対向しているように形成されている。配線の下には、ダイオードが存在して、第２の配線容量側壁１７０３は共通電極１７０９に接続される。ダイオードは第１のダイオード電極１７０５と第１のダイオードと第２のダイオード１７０７と第２のダイオード電極から構成されている。これらのダイオードの下には酸化膜１７０４が存在する。半導体の配線工程の微細化が進展すると、側壁を活用した配線容量をコンパクトに形成することができる。この配線による容量は極性の依存性がなく、図６〜図８の電子タグのＩＣチップの整流回路を実現する容量として好ましい特性を得ることができる。また、配線容量とダイオードの距離をとることによってグランドとの寄生容量の少ない容量とすることができ、電子タグのＩＣチップの低消費電力化を図ることができる。
【産業上の利用可能性】  本願発明は、電子タグ等に用いられるＩＣチップに利用されるものである。
【図１】
0004867915.tif 000002
【図２】
0004867915.tif 000003
【図３】
0004867915.tif 000004
【図４】
0004867915.tif 000005
【図５】
0004867915.tif 000006
【図６】
0004867915.tif 000007
【図７】
0004867915.tif 000008
【図８】
0004867915.tif 000009
【図９】
0004867915.tif 000010
【図１０】
0004867915.tif 000011
【図１１】
0004867915.tif 000012
【図１２】
0004867915.tif 000013
【図１３】
0004867915.tif 000014
【図１４】
0004867915.tif 000015
【図１５】
0004867915.tif 000016
【図１６】
0004867915.tif 000017
【図１７】
0004867915.tif 000018