(57)【特許請求の範囲】
【請求項１】
ネットワークから受信されたデータを転送する装置であって、
バスと、
前記ネットワークから受信された前記データを前記バス上に出力するためのメディア・アクセス・コントローラと、
前記バスから前記データを読み取るためのマイクロプロセッサと、
前記バスから前記データを書き込むためのメモリと、
前記メディア・アクセス・コントローラに前記データのうち選択されたデータを前記バスに出力させる動作、前記メモリに前記選択されたデータを書き込ませる動作、および、前記マイクロプロセッサに前記選択されたデータを読み取らせる動作を、前記バス上での前記データの１回のバス転送で実行するよう、前記メディア・アクセス・コントローラ、前記マイクロプロセッサおよび前記メモリを制御するためのタイミング・コントローラとを備え、
前記タイミング・コントローラは、次のデータの転送前に前記メモリに転送された現データを保持すべきかどうかを決定し、前記現データを保持すべきであれば、次のデータ書込アドレス位置を更新することにより、前記現データを次データが上書きしないようにし、前記現データを前記メモリに保持する必要がなければ、現データ書込アドレス値を次データ書込アドレスとして維持することにより、次データが前記現データに上書きされるようにする装置。
【請求項２】
請求項１記載のネットワークから受信されたデータを転送する装置において、前記装置はネットワーク試験装置を構成する装置。
【請求項３】
請求項１記載のネットワークから受信されたデータを転送する装置において、前記メディア・アクセス・コントローラはＦＩＦＯ装置である装置。
【請求項４】
ネットワークから受信されたデータを転送する装置であって、
バスと、
前記バスに接続され、データを前記バス上に出力するためのＦＩＦＯデータ・ソースと、
前記バスに接続され、前記データを前記バスから読み取るためのマイクロプロセッサと、
前記バスに接続され、前記データを前記バスから書き込むためのメモリと、
前記ＦＩＦＯデータ・ソース、前記マイクロプロセッサおよび前記メモリに接続され、前記ＦＩＦＯデータ・ソースに前記データを前記バス上に出力させる動作、前記メモリに選択されたデータを書き込ませる動作、および、前記マイクロプロセッサに選択されたデータを読み取らせる動作を前記バス上での前記データの１回のバス転送で実行するよう、前記ＦＩＦＯデータ・ソース、前記マイクロプロセッサおよび前記メモリを制御するためのタイミング・コントローラとを備え、
前記タイミング・コントローラは、次のデータの転送前に前記メモリに転送された現データを保持すべきかどうかを決定し、前記現データを保持すべきであれば、次のデータ書込アドレス位置を更新することにより、前記現データを次データが上書きしないようにし、前記現データを前記メモリに保持する必要がなければ、現データ書込アドレス値を次データ書込アドレスとして維持することにより、次データが前記現データに上書きされるようにする装置。
【請求項５】
ネットワーク試験装置において、バス上のデータを、メディア・アクセス・コントローラから少なくともプロセッサおよびこのプロセッサと分離したメモリへ転送するようネットワーク試験装置を動作させる方法であって、
前記プロセッサにより実行されるデータ読み取り動作のために、前記メディア・アクセス・コントローラから前記プロセッサへ前記データを供給するステップと、
書込動作として、前記データを前記メモリへ供給するステップとを備え、
前記プロセッサにデータを供給するステップと前記メモリへデータを供給するステップとは、前記バス上での前記データの１回のバス転送で実行され、さらに
次のデータの転送前に前記メモリに転送された現データを保持すべきかどうかを決定し、前記現データを保持すべきであれば、次のデータ書込アドレス位置を更新することにより、前記現データを次データが上書きしないようにし、前記現データを前記メモリに保持する必要がなければ、現データ書込アドレス値を次データ書込アドレスとして維持することにより、次データが前記現データに上書きされるようにするステップを備える方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験手段に関し、特にネットワーク試験手段に関する。具体的には、本発明は、異なるタイプの装置間でデータを転送するための方法および装置に関するものである。
【０００２】
【従来の技術】
ネットワークを試験および分析する場合、ネットワーク速度が増大するにつれて、分析能力を最大限に発揮し、ハードウェア要件を最小限度に低減するために、試験装置処理能力をより効率的に使用することが重要になってきている。それ故、可能ならば、バス上のデータを一回で移動することが望ましい。
【０００３】
【発明が解決しようとする課題】
ネットワーク分析装置の場合には、種々の専門用途向きの処理チップが使用される。しかし、データが送信される装置で使用する必要な装置のすべてが、データを受信する際に、同様な動作をするわけではない。それ故、例えば、ギガビット単位のデータ転送速度においては、別々の装置にデータを複数回記憶したり検索したりするだけの十分な時間がない場合がある。
【０００４】
従って、本発明の目的は、外部メモリおよび内部プロセッサ・メモリ内でデータを検索し、記憶するための時間を最小限度に低減するための改良型装置を提供することである。
【０００５】
本発明の他の目的は、メモリおよびＤＳＰマイクロプロセッサ内でメディア・アクセス・コントローラからデータを同時に記憶する改良型装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明のデータ転送方法は、ほぼ同時に、ある一つのソースから少なくとも二つの宛先にバス上のデータを転送するための方法であって、
（１）データ読取動作として、前記ソースから前記少なくとも二つの宛先のうちの第１の宛先にデータを供給するステップと、
（２）書込動作として、前記少なくとも二つの宛先のうちの第２の宛先にデータを供給するステップとを含むものである。
【０００７】
ここで、（３）前記ソースが、アドレス指定されないデータ装置を備えたものであってもよい。
【０００８】
さらに、
（４）前記ソースがＦＩＦＯ装置を備えたものであってもよい。
【０００９】
さらにまた、（５）前記少なくとも二つの宛先のうちの少なくとも一方が、アドレス指定されるデータ装置を備えたものであってもよい。
【００１０】
さらにまた、
（６）前記少なくとも一方の宛先がマイクロプロセッサを備えたものであってもよい。
【００１１】
さらにまた、
（７）前記少なくとも一方の宛先がメモリ記憶装置を備えたものであってもよい。
【００１２】
さらにまた、
（８）前記少なくとも一方の宛先がＳＤＲＡＭメモリを備えたものであってもよい。
【００１３】
また、上記目的を達成するための本発明のデータ転送装置は、ネットワークから受信したデータを転送するための装置であって、
（９）バスと、
（１０）前記ネットワークからの受信データを前記バス上に送るためのメディア・アクセス・コントローラと、
（１１）前記バスから前記データを読み取るためのマイクロプロセッサと、
（１２）前記バスからのデータを書き込むためのメモリと、
（１３）ほぼ同時に、前記メディア・アクセス・コントローラがバスにデータを書き込み、また、前記メモリが、該メモリに前記データを書き込み、また前記マイクロプロセッサが前記データを読み取るために、前記メディア・アクセス・コントローラ、前記マイクロプロセッサおよび前記メモリを制御するためのタイミング・コントローラとを備えるものである。
【００１４】
また、上記目的を達成するための本発明のデータ転送装置は、データを転送するための装置であって、
（１４）バスと、
（１５）データを前記バスに送るための、前記バスに接続しているＦＩＦＯデータ・ソースと、
（１６）前記バスから前記データを読み取るための、前記バスに接続しているマイクロプロセッサと、
（１７）前記バスからの前記データを書き込むための、前記バスに接続しているメモリと、
（１８）ほぼ同時に、前記ＦＩＦＯデータ・ソースが前記データを前記バスに送り、前記メモリが該メモリに前記データを書き込み、前記マイクロプロセッサが前記データを読み取るために、前記ＦＩＦＯデータ・ソース、前記マイクロプロセッサおよび前記メモリを制御するための、前記ＦＩＦＯデータ・ソース、前記マイクロプロセッサおよび前記メモリに接続しているタイミング・コントローラとを備えるものである。
【００１５】
【発明の実施の形態】
本発明は、異なるタイプの装置間でデータを転送するための方法および装置を提供する。
【００１６】
本発明による好適な実施形態のシステムは、ほぼ同時に、ある一つのソースから二つの宛先にデータを供給することにより動作を高速化できるネットワーク試験装置を備えるものである。
【００１７】
図１は、ネットワーク試験装置１０のブロック図であり、当該装置は、メディア・アクセス・コントローラ（ＭＡＣ）１４を通してネットワーク１２に接続している。ＭＡＣは、バス１６を通して、メモリ１８（適切には、ＳＤＲＡＭであることが好ましい）、およびデジタル信号プロセッサ（ＤＳＰ）マイクロプロセッサ２０に接続している。複合型プログラマブル論理素子（ＣＰＬＤ）２２は、ＭＡＣ１４、メモリ１８およびＤＳＰ２０それぞれと通信して制御を行う。
【００１８】
動作中、ネットワークからのトラフィックは、メディア・アクセス・コントローラ１４を通して受信される。メディア・アクセス・コントローラは、先入れ先出し（ＦＩＦＯ）装置であり、それが受信したデータに対してアドレス指定されたアクセスも行わないし、出力も行わない。一方、ＳＤＲＡＭ１８およびＤＳＰマイクロプロセッサ２０の双方は、データの記憶に対してアドレス指定スキームを使用する。
【００１９】
典型的には、従来技術において、ＭＡＣから受信したデータは、バスを通してＤＳＰにより読み取られ、データが記憶すべきものであった場合には、そのデータは、別のバス転送動作中に、ＤＳＰによりバスを通してＳＤＲＡＭに書き込まれる。従って、データは、バス上を少なくとも二回別々に通過する。動作を高速化するために、またマイクロプロセッサが、メディア・アクセス・コントローラからデータを読まなくてもすむようにするために、またその後で、別の動作中にデータをメモリに書き込まなくてもいいようにするために、データをメモリに記憶すべきであると決定した場合には、本発明により、ＭＡＣからデータが検索されたとき、そのデータはＳＤＲＡＭの記憶アドレスに、またＤＳＰに同時に書き込まれる。その後、ＤＳＰが、データをセーブすべきであると決定した場合には、次のデータのためのメモリ内の次の位置を選択するために、メモリへのアドレス・ポインタが更新される。
【００２０】
しかし、ＤＳＰが、データをメモリに記憶すべきでないと判断した場合には、アドレス・ポインタは更新されず、代わりに、メモリへの前の書き込みのスタート点に留まった状態になる。このように、ＭＡＣから供給される次のデータは、セーブされなかった前のデータの「上に」書き込まれる。
【００２１】
従って、本発明の場合には、ＭＡＣから受信したデータは、バスを一回通過しさえすればよいので、動作が高速になる。
【００２２】
データ転送のタイミングは、制御ラインを通してＣＰＬＤにより設定される。
【００２３】
図２は、タイミングチャート図であり、当該図には代表的な信号が示されている。
【００２４】
ＤＳＰマイクロプロセッサからの三つの信号が図２に示されており、具体的には、
−Ｃｌｏｃｋ２４（図の実施形態の場合には、６０ＭＨｚのクロックが適切である）
−ＤＳＰ  Ｃｏｍｍａｎｄ２６（ＤＳＰマイクロプロセッサからのコマンド信号）
−Ｔｒｄｓｐ＿Ａｄｄｒ２８（ＳＤＲＡＭの行および列アドレスを選択するために、ＤＳＰが供給するアドレス・データ）
である。
【００２５】
図２には、また、二つのＳＤＲＡＭ信号が示されており、具体的には、
−Ｓｄｒａｍ＿Ｃｏｍｍａｎｄ３０（ＳＤＲＡＭ動作を命令するコマンド信号）
−Ｒｏｗ／Ｃｏｌ  Ａｄｄｒ３２（ＳＤＲＡＭにアドレスするための行および列選択データ）
である。
【００２６】
図２には、また、ＭＡＣからの一つの信号が示されており、具体的には、
−ＲＸ＿Ｄａｔａ３４（ＭＡＣ  ＦＩＦＯからの受信データ）
である。
【００２７】
さらに、図２に関して説明すると、動作のタイミングは、ＣＰＬＤにより制御される。従って、ＭＡＣのＦＩＦＯ内でデータを入手できるという表示が行われるとき（図を分かりやすくするために、タイミング図には信号を表示していない）、ＤＳＰ＿Ｃｏｍｍａｎｄラインは、クロック・サイクル１の後半の間、能動状態に設定され、Ｔｒｄｓｐ＿Ａｄｄｒは、一つのサイクル中、データがメモリに書き込まれる行アドレス指定位置に設定される。すぐ後のクロック・サイクル２のスタートのところで、Ｓｄｒａｍ＿Ｃｏｍｍａｎｄラインが、能動状態に設定され、Ｒｏｗ／Ｃｏｌ  Ａｄｄｒライン３２が、１サイクルの間、行データに設定される。
【００２８】
その後、サイクル７のところでの変化まで、Ｓｄｒａｍ＿Ｃｏｍｍａｎｄが、ＮＯＰに設定される。クロック・サイクル４の中央のところで（Ｔｒｄｓｐ＿Ａｄｄｒライン上の行データの終了後２クロック・サイクルのところで）、Ｄｓｐ＿Ｃｏｍｍａｎｄが（読取を示す）ＲＥＡＤに設定され、Ｔｒｄｓｐｐ＿Ａｄｄｒが、ＳＤＲＡＭ中で選択されるメモリの列を示す列選択ＣＯＬを運ぶように設定される。
【００２９】
上記した両方の信号は、１クロック・サイクルの持続時間中継続する。１／２クロック・サイクル後、クロック・サイクル５のスタート時に、ＣＯＬデータが、３クロックの間、Ｒｏｗ／Ｃｏｌ  Ａｄｄｒライン上に位置する。サイクル６がスタートした直後に、ＭＡＣ  ＲＸ＿Ｄａｔａが、ライン３４上で、データの最初の語、Ｗ１を運び始め、データ、Ｗ１はサイクル７が終了するまでその場所に留まる。
【００３０】
サイクル７のスタート時に、Ｓｄｒａｍ＿Ｃｏｍｍａｎｄが、１クロックの間、ＷＲＩＴＥ状態に設定される。サイクル８がスタートした後で、サイクル１４まで、Ｓｄｒａｍ＿Ｃｏｍｍａｎｄは、ＮＯＰ状態に設定される。その後で、ＲＸ＿Ｄａｔａは、それぞれ、クロック９〜１３の後半の間、ＭＡＣから、次の語、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６及びＷ７に対する有効なデータを運ぶ。クロック１１の後半の間に、ＳＴＯＰコマンドは、Ｄｓｐ＿Ｃｏｍｍａｎｄライン２６上に設定される。クロック・サイクル１４がスタートした後で、ＳＴＯＰが、Ｓｄｒａｍ＿Ｃｏｍｍａｎｄライン３０上に現れ、メモリへの書込動作が終了する。
【００３１】
上記タイミングの制御は、それが有するタイミング要件に従ってＳＤＲＡＭにデータを供給し、ＭＡＣがＭＡＣのタイミング要件に従ってバスにそのデータを書き込むことができ、さらに、ＤＳＰが、そのタイミング要件でデータを読み取ることができるように、タイミング信号を送り、データが各ライン上に現れるようにするため、ＣＰＬＤ２２により行われる。また、ＭＡＣ（ＦＩＦＯ装置であるので）により供給されないアドレス指定が、ＤＳＰにより発生し、その滞留のタイミングが、ＣＰＬＤにより制御される。
【００３２】
上記したデータ転送動作の後、ＤＳＰが、データを保持すべきであると判断した場合には、メモリへの次の書込みの際に、行および列アドレス指定は、データを記憶するために、メモリ内の次の位置に進む。しかし、すでに書き込まれたデータを保持する必要がない場合には、次の書込動作の際に、前の書込みの時と同じ行および列アドレス指定が使用され、そのため、新しいデータが重ね書きされ、その結果、ＳＤＲＡＭに書き込まれた前のデータが消失する。
【００３３】
ＣＰＬＤは、ＤＳＰが読取アクセスを行うアドレス範囲に基づいて、ＭＡＣからのデータの転送を支配する目的で、制御動作を行うかどうかを決定する。アドレスが指定の範囲内にある場合には、上記のデータ転送が行われる。
【００３４】
従って、本発明によれば、二つまたはそれ以上の宛先装置は、ほぼ同時に一つのソースからデータを受信することが可能となる。当該装置は、アドレス指定スキームを有さないＦＩＦＯ装置と、アドレス指定を使用するメモリまたはプロセッサ装置、のような異なる装置であってもよい。さらに、主装置としてのＤＳＰが実行するバス・サイクルが読み取りサイクルであるときに、ＳＤＲＡＭは、あたかも書込サイクルを行っているように動作する。そのため、ＭＡＣからＳＤＲＡＭおよびＤＳＰの両方へのデータの転送は一回のバス転送で行われる。
【００３５】
好適には、上記システムは、ネットワーク試験装置で実行され、ＭＡＣを通して受信するネットワーク・データをモニタし、処理することが可能となることが望ましい。上記受信データは、ＤＳＰにより正しく分析、処理され、ＤＳＰは、情報を供給し、ネットワークの動作を分析する。
【図面の簡単な説明】
【図１】本発明を実行するネットワーク試験装置のブロック図である。
【図２】本発明の動作のタイミング図である。
【符号の説明】
１４  ＭＡＣ
１８  ＳＤＲＡＭ
２０  ＤＳＰマイクロプロセッサ
２２  ＣＰＬＤ
２４  Ｃｌｏｃｋ
２６  ＤＳＰ  Ｃｏｍｍａｎｄ
２８  Ｔｒｄｓｐ＿Ａｄｄｒ
３０  Ｓｄｒａｍ＿Ｃｏｍｍａｎｄ
３２  Ｒｏｗ／Ｃｏｌ  Ａｄｄｒ
３４  ＲＸ＿Ｄａｔａ
【図１】
0004938946.tif 000002
【図２】
0004938946.tif 000003