(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは自然数、２≦ｎ）個の第１のトランジスタと、ｎ個の第２のトランジスタと、ｎ個の記憶回路と、ｎ個の第１の選択部と、ｎ個の第２の選択部と、液晶素子と、を画素に有する液晶表示装置であって、
前記ｎ個の記憶回路は、各々、互いに異なる前記第１の選択部と互いに異なる前記第２の選択部との間に並列に接続された、ｍ（ｍは自然数、１≦ｍ）個の第１の記憶回路及び１個の不揮発性の記憶回路を有し、
前記ｎ個の記憶回路における前記ｍ個の第１の記憶回路によって、ｎビットのデジタル映像信号がｍフレーム分記憶され、
前記ｎ個の記憶回路における前記１個の不揮発性の記憶回路によって、前記ｎビットのデジタル映像信号が１フレーム分記憶され、
前記ｎ個の第１のトランジスタにおける、ゲートは互いに異なる第１のゲート信号線と、ソースまたはドレインの一方はソース信号線と、ソースまたはドレインの他方は互いに異なる前記第１の選択部を介して互いに異なる前記第１の記憶回路および互いに異なる前記不揮発性の記憶回路と電気的に接続され、
前記ｎ個の第２のトランジスタにおける、ゲートは互いに異なる第２のゲート信号線と、ソースまたはドレインの一方は互いに異なる前記第２の選択部を介して互いに異なる前記第１の記憶回路および互いに異なる前記不揮発性の記憶回路と、ソースまたはドレインの他方は前記液晶素子と電気的に接続され、
前記ｎ個の第１のトランジスタが順にオンになることにより、前記ｎ個の記憶回路のそれぞれにおいて１ビットのデジタル映像信号が前記ソース信号線から前記ｍ個の第１の記憶回路のいずれか一に書き込まれる第１の期間と、
前記ｎ個の第２のトランジスタが順にオンになることにより、前記第１の期間において前記ｎ個の記憶回路のそれぞれにおける前記ｍ個の第１の記憶回路のいずれか一に書き込まれた前記１ビットのデジタル映像信号が前記液晶素子に順に印加される第２の期間と、を有することを特徴とする液晶表示装置。
【請求項２】
請求項１において、
前記第１の選択部は、第１の書き込み用選択部および第１の読み出し用選択部を有し、
前記第２の選択部は、第２の書き込み用選択部および第２の読み出し用選択部を有し、
前記第１の書き込み用選択部および前記第２の読み出し用選択部は、前記第１の記憶回路と電気的に接続され、
前記第１の読み出し用選択部および前記第２の書き込み用選択部は、前記不揮発性の記憶回路と電気的に接続されていることを特徴とする液晶表示装置。
【請求項３】
請求項１又は請求項２において、
前記第１の記憶回路は、揮発性の記憶回路であることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の記憶回路は、スタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記ｎビットのデジタル映像信号は、前記第１の記憶回路から前記不揮発性の記憶回路へ書き込まれ、
前記不揮発性の記憶回路に書き込まれた前記ｎビットのデジタル映像信号は、前記不揮発性の記憶回路から前記第１の記憶回路に書き込まれることを特徴とする液晶表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記不揮発性の記憶回路は、電気的に書き込み、読み出し、消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であることを特徴とする液晶表示装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記液晶表示装置は、前記画素に加えてソース信号線駆動回路およびゲート信号線駆動回路を有し、
前記ソース信号線駆動回路は、前記ソース信号線と電気的に接続され、
前記ゲート信号線駆動回路は、前記第１および第２のゲート信号線と電気的に接続されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体表示装置（以下表示装置と表記する）の駆動回路および駆動回路を用いた表示装置に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。その中で特に、映像ソースとしてデジタル映像信号を用いるアクティブマトリクス型液晶表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ（以下ＴＦＴと表記する）を用いたアクティブマトリクス型表示装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって画像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってきている。
【０００４】
デジタル方式の液晶表示装置の概略図の一例を、図１３に示す。中央に画素部１３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａ変換回路１３０６、アナログスイッチ１３０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。なお、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０００５】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａ変換回路（もしくはＤ／Ａコンバータ：Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【０００６】
図１３および図１４を用いて動作について簡単に説明する。まず、シフトレジスタ回路１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次パルスが出力される。続いて、それらのパルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１３０４に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ  Ｄａｔａ）をそれぞれ保持していく。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビット（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０４で保持されているデジタル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。
【０００７】
その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル映像信号の保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル映像信号は、Ｄ／Ａ変換回路１３０６（図１４中、Ｄ／Ａと表記）にてアナログ映像信号へと変換される。このアナログ化されたデジタル映像信号は、ソース信号線を経由して画素に書き込まれる。この動作を繰り返すことによって、画像の表示が行われる。
【０００８】
【発明が解決しようとする課題】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。
【０００９】
静止画のデジタル映像信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部の記憶回路から液晶表示装置にデジタル映像信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要がある。
【００１０】
特にモバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように外部回路、駆動回路などは静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００１１】
本発明は前述のような問題点を鑑見て、新規の回路を用いることにより、静止画の表示時における外部回路、信号線駆動回路などの消費電力を低減することを課題とする。
【００１２】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００１３】
画素内に複数の記憶回路を配置し、画素毎にデジタル映像信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行って以降は、外部回路、ソース信号線駆動回路などを停止させておくことが可能となる。
【００１４】
さらに、画素内に配置されている記憶回路の一部は不揮発性のものであり、一度この不揮発性の記憶回路に記憶したデジタル映像信号は、表示装置の電源を遮断した後も継続して記憶しておくことが出来る。よって、再度電源を投入した後に、改めてデジタル映像信号のサンプリングを行うことなく、不揮発性の記憶回路よりデジタル映像信号を読み出して静止画の表示が可能である。それに伴って電力消費を大きく低減することが可能となる。
【００１５】
【発明の実施の形態】
図２は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路２０１、第１のラッチ回路２０２、第２のラッチ回路２０３、ビット信号選択スイッチ２０４、画素２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号が入力される信号線であり、画素の説明とともに後述する。
【００１６】
図１は、図２における画素２０５における回路構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものであり、液晶素子（ＬＣ）、保持容量（Ｃｓ）、揮発性の記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）、不揮発性の記憶回路（Ｃ１〜Ｃ３）等を有している。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０５〜１０７は、読み出し用ゲート信号線、１０８〜１１０は書き込み用ＴＦＴ、１１１〜１１３は読み出し用ＴＦＴ、１１４〜１２５は記憶回路選択部である。
【００１７】
本発明の特徴は、画素が有する記憶回路の中に、少なくともｎビットのデジタル映像信号を１フレーム分記憶する不揮発性の記憶回路（図１中、Ｃ１〜Ｃ３で表記）を含む点にある。その他の記憶回路（図１中、Ａ１〜Ａ３、Ｂ１〜Ｂ３で表記）に関しては、不揮発性の記憶回路との区別を明確とするため、ここではあえて揮発性の記憶回路と表記しているが、Ａ１〜Ａ３、Ｂ１〜Ｂ３を構成する記憶回路は必ずしも揮発性である必要はなく、不揮発性であっても良い。ただし、１フレーム期間内で書き込みや読み出しを行う必要があり、その書き込み時間や読み出し時間が十分に短い必要があるため、本発明の実施形態においては、ＳＲＡＭやＤＲＡＭ等の揮発性の記憶回路を用いている。
【００１８】
図３は、図１に示した本発明の表示装置における動作タイミングを簡単に示したものである。表示装置は３ビットデジタル階調、ＶＧＡのものを対象としている。図１〜図３を用いて、駆動方法について説明する。なお、各番号は、図１〜図３のものをそのまま用いる（図番は省略する）。
【００１９】
図２および図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、区間αにおける回路動作について説明する。
【００２０】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ２０１にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ  Ｄａｔａ）をそれぞれ保持していく。この期間を、本明細書においてはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリング期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル映像信号は３ビットであり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bit）である。第１のラッチ回路２０２において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル映像信号は、ラッチ信号（Ｌａｔｃｈ  Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へと転送される。
【００２１】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次水平周期分のデジタル映像信号の保持動作が行われる。
【００２２】
一方、第２のラッチ回路２０３に転送されたデジタル映像信号は、画素内に配置された揮発性の記憶回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル映像信号をソース信号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が順番にソース信号線に出力されるように選択的に接続される。
【００２３】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路選択部１１４が揮発性の記憶回路Ａ１を選択し、揮発性の記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路選択部１１５が揮発性の記憶回路Ａ２を選択し、揮発性の記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路選択部１１６が揮発性の記憶回路Ａ３を選択し、揮発性の記憶回路Ａ３にデジタル映像信号が書き込まれる。
【００２４】
以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が揮発性の記憶回路Ａ１〜Ａ３に書き込まれる。
【００２５】
ところで、本発明の表示装置においては、３ビットのデジタル階調を、時間階調方式により表現する。時間階調方式とは、画素に印加する電圧によって輝度の制御を行う通常の方式と異なり、画素には２種類の電圧のみを印加してＯＮ、ＯＦＦ（表示上は白、黒）の２状態を用い、表示時間の差を利用して階調を得る方式である。時間階調方式においてｎビットの階調表現を行う際には、その表示期間をｎ個の期間に分割し、各期間の長さの比を２n-1：２n-2：・・・：２0のように２のべき乗とし、どの期間で画素をＯＮの状態にするかによって、表示期間の長さに差を生じ、もって階調の表現を行う。なお、ここで画素がＯＮの状態にあるとは、画素電極間に電圧が印加されている状態をいい、ＯＦＦの状態にあるとは、電圧が印加されていない状態を言う。以下このような状態をＯＮ、ＯＦＦとして表記する。
【００２６】
また、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。
【００２７】
以上をふまえて、区間βにおける動作について説明する。最終段における揮発性の記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに揮発性の記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。
【００２８】
ここでは３ビットであるから、輝度は０〜７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの期間においても表示が行われない場合には輝度０、全ての期間を用いて表示を行えば輝度７を得る。例えば、輝度５を表示したい場合には、Ｔｓ１とＴｓ３において画素をＯＮの状態とし、表示させればよい。
【００２９】
具体的に図を用いて説明する。Ｔｓ１においては、読み出し用ゲート信号線１０５にパルスが入力されてＴＦＴ１１１が導通し、記憶回路選択部１１７が揮発性の記憶回路Ａ１を選択し、揮発性の記憶回路Ａ１に記憶されたデジタル映像信号にしたがって画素が駆動される。続いて、Ｔｓ２においては、読み出し用ゲート信号線１０６にパルスが入力されてＴＦＴ１１２が導通し、記憶回路選択部１１８が揮発性の記憶回路Ａ２を選択し、揮発性の記憶回路Ａ２に記憶されたデジタル映像信号にしたがって画素が駆動される。最後に、Ｔｓ３においては、読み出し用ゲート信号線１０７にパルスが入力されてＴＦＴ１１３が導通し、記憶回路選択部１１９が揮発性の記憶回路Ａ３を選択し、揮発性の記憶回路Ａ３に記憶されたデジタル映像信号によって画素に電圧が印加される。
【００３０】
ここで、液晶表示装置の場合は、ノーマリーホワイトモードと、ノーマリーブラックモードがある。両者において、画素のＯＮ、ＯＦＦで白、黒が逆となるため、前述の説明と輝度とが逆になる場合もある。
【００３１】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く揮発性の記憶回路への書き込み期間においては、もう一方の揮発性の記憶回路を用いる。ただし、画素内に設けた揮発性の記憶回路が１フレーム分であるときは、先に書き込んだ揮発性の記憶回路に上書きする。
【００３２】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路選択部１１４が揮発性の記憶回路Ｂ１を選択し、揮発性の記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路選択部１１５が揮発性の記憶回路Ｂ２を選択し、揮発性の記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路選択部１１６が揮発性の記憶回路Ｂ３を選択し、揮発性の記憶回路Ｂ３にデジタル映像信号が書き込まれる。
【００３３】
続いて、区間γに入り、揮発性の記憶回路Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フレーム目の表示が行われる。同時に、次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、１フレーム目の表示が終了した揮発性の記憶回路Ａ１〜Ａ３に再び記憶される。
【００３４】
その後、揮発性の記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示が区間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶される。
【００３５】
不揮発性の記憶回路Ｃ１〜Ｃ３へのデジタル映像信号の書き込みは、一般的にＳＲＡＭ等の揮発性の記憶回路への書き込みに比べて、非常に長い時間を必要とするため、一旦揮発性の記憶回路Ａ１〜Ａ３もしくはＢ１〜Ｂ３にデジタル映像信号を記憶させ、そこから不揮発性の記憶回路Ｃ１〜Ｃ３へ書き込むという手順を踏むのが望ましい。図１においては、揮発性の記憶回路Ａ１〜Ａ３もしくはＢ１〜Ｂ３への書き込みが終了したのち、読み出し用ＴＦＴ１１１〜１１３がＯＮして映像表示を行うが、不揮発性の記憶回路への書き込みを行う際は、読み出し用ＴＦＴ１１１〜１１３がＯＦＦし、記憶回路選択部１２０〜１２２が、不揮発性の記憶回路Ｃ１〜Ｃ３を選択し、書き込みを行う。この期間中は、画面上には表示が行われないが、書き込み時間は数[ｍｓ]程度〜１００[ｍｓ]程度なのでほとんど問題とはならない。
【００３６】
また、電源投入時等に不揮発性の記憶回路Ｃ１〜Ｃ３に記憶されたデジタル映像信号を読み出して映像表示を行う場合にも、一旦揮発性の記憶回路Ａ１〜Ａ３もしくはＢ１〜Ｂ３の方に書き込んで、以後のフレーム期間では、揮発性の記憶回路Ａ１〜Ａ３もしくはＢ１〜Ｂ３から読み出すようにすると良い。
【００３７】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で揮発性の記憶回路Ａ１〜Ａ３にいったんデジタル映像信号が記憶されてからは、各フレーム期間で揮発性の記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号を反復して読み出せば良い。したがってこの静止画が表示されている期間中は、外部回路、ソース信号線駆動回路などの駆動を停止させることが出来る。
【００３８】
また、画素部に配置されている不揮発性の記憶回路Ｃ１〜Ｃ３にデジタル映像信号を書き込んでおくことで、液晶表示装置の電源を遮断した後も継続して記憶しておくことが出来る。よって、再度電源を入れた後に、改めてデジタル映像信号のサンプリングを行うことなく、静止画の表示が可能である。
【００３９】
さらに、記憶回路へのデジタル映像信号の書き込み、あるいは記憶回路からのデジタル映像信号の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線駆動回路およびゲート信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。この場合は、ゲート信号線駆動回路として、デコーダを使うのが望ましい。デコーダを使用する場合には、特開平８−１０１６０９に開示された回路を用いればよく、図２０に一例を示す。また、ソース信号線駆動回路にもデコーダを用いて部分書き換えを行うことも可能である。
【００４０】
また、本実施形態においては、１画素内にＡ１〜Ａ３およびＢ１〜Ｂ３の揮発性の記憶回路を有し、３ビットのデジタル映像信号を２フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎビットのデジタル映像信号をｍフレーム分だけ記憶するには、１画素内にｎ×ｍ個の揮発性の記憶回路を有していれば良い。
【００４１】
同様に、本実施形態においては、１画素内にＣ１〜Ｃ３の不揮発性の記憶回路を有し、３ビットのデジタル映像信号を１フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎビットのデジタル映像信号を、電源を遮断した後もｋフレーム分だけ記憶しておくには、１画素内にｎ×ｋ個の不揮発性の記憶回路を有していれば良い。
【００４２】
以上の方法により、画素内に実装された記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル映像信号を反復して用い、外部回路、ソース信号線駆動回路などを駆動することなく、継続的に静止画表示が可能となる。よって、液晶表示装置の低消費電力化に大きく貢献することが出来る。
【００４３】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。
【００４４】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル映像信号を直列にラッチ回路に入力すれば良い。
【００４５】
【実施例】
以下に本発明の実施例について記述する。
【００４６】
[実施例１]
本実施例においては、実施形態において示した回路における記憶回路選択部を、具体的にトランジスタ等を用いて構成し、その動作について説明する。
【００４７】
図４は、図１に示した画素と同様のもので、記憶回路選択部周辺を実際に回路で構成した例である。図４中、揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３の各々に、書き込み選択用ＴＦＴ４２０、４２２、４２４、４２６、４２８、４３０と、読み出し選択用ＴＦＴ４２１、４２３、４２５、４２７、４２９、４３１とを設け、記憶回路選択信号線４１４〜４１９をもって制御する。不揮発性の記憶回路Ｃ１〜Ｃ３の各々は、書き込み選択用ＴＦＴ４３５、４３７、４３９と、読み出し選択用ＴＦＴ４３６、４３８、４４０とを設け、記憶回路選択信号線４３２〜４３４、４４１〜４４３をもって制御する。本実施例に示した画素は、揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３において、３ビットのデジタル映像信号を２フレーム分記憶し、さらに不揮発性の記憶回路Ｃ１〜Ｃ３によって、３ビットのデジタル映像信号を１フレーム分記憶するものである。
【００４８】
本実施例にて図４で示した回路の駆動は、実施形態にて図３を用いて示したタイミングチャートに従って駆動することが出来る。図３、図４を用いて、記憶回路選択部の実際の駆動方法を加えて、回路動作について説明する。なお、各番号は、図３、図４のものをそのまま用いる（図番は省略する）。
【００４９】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、区間αにおける回路動作について説明する。
【００５０】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。
【００５１】
まず、記憶回路選択信号線４１４〜４１６にパルスが入力されて書き込み選択用ＴＦＴ４２０、４２４、４２８がＯＮし、揮発性の記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。期間Iでは、書き込み用ゲート信号線４０２にパルスが入力されて書き込み用ＴＦＴ４０８が導通し、揮発性の記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線４０３にパルスが入力されて書き込み用ＴＦＴ４０９が導通し、揮発性の記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線４０４にパルスが入力されて書き込み用ＴＦＴ４１０が導通し、揮発性の記憶回路Ａ３にデジタル映像信号が書き込まれる。
【００５２】
以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が揮発性の記憶回路Ａ１〜Ａ３に書き込まれる。
【００５３】
続いて、区間βにおける動作について説明する。最終段における揮発性の記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに揮発性の記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。
【００５４】
ただし、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。
【００５５】
ここでは３ビットであるから、輝度は０〜７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの期間においても表示が行われない場合には輝度０、全ての期間を用いて表示を行えば輝度７を得る。例えば、輝度５を表示したい場合には、Ｔｓ１とＴｓ３において画素をＯＮの状態とし、表示させればよい。
【００５６】
具体的に図を用いて説明する。揮発性の記憶回路への書き込み動作が終了した後、表示期間に移る際に、記憶回路選択信号線４１４〜４１６に入力されていたパルスが終了して書き込み選択用ＴＦＴ４２０、４２４、４２８は非導通となり、同時に記憶回路選択信号線４１７〜４１９にパルスが入力され、読み出し選択用ＴＦＴ４２１、４２５、４２９が導通して、揮発性の記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。Ｔｓ１においては、読み出し用ゲート信号線４０５にパルスが入力されて読み出し用ＴＦＴ４１１が導通し、揮発性の記憶回路Ａ１に記憶されたデジタル映像信号にしたがって画素が駆動される。続いて、Ｔｓ２においては、読み出し用ゲート信号線４０６にパルスが入力されて読み出し用ＴＦＴ４１２が導通し、揮発性の記憶回路Ａ２に記憶されたデジタル映像信号にしたがって画素が駆動される。最後に、Ｔｓ３においては、読み出し用ゲート信号線４０７にパルスが入力されて読み出し用ＴＦＴ４１３が導通し、揮発性の記憶回路Ａ３に記憶されたデジタル映像信号によって画素に電圧が印加される。
【００５７】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く記憶回路への書き込み期間においては、揮発性の記憶回路Ｂ１〜Ｂ３を用いる。
【００５８】
なお、揮発性の記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、書き込み選択用ＴＦＴ４２０、４２４、４２８が導通し、揮発性の記憶回路Ａ１〜Ａ３に書き込みが可能な状態となっているが、同時に読み出し選択用ＴＦＴ４２３、４２７、４３１も導通し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ３に信号が書き込まれる期間においては、書き込み選択用ＴＦＴ４２２、４２６、４３０が導通し、揮発性の記憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっているが、同時に読み出し選択用ＴＦＴ４２１、４２５、４２９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となっている。すなわち、本実施例で示す画素においては、揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３は、あるフレーム期間において書き込みと読み出しが交互に行われる。
【００５９】
期間Iでは、書き込み用ゲート信号線４０２にパルスが入力されて書き込み用ＴＦＴ４０８が導通し、揮発性の記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線４０３にパルスが入力されて書き込み用ＴＦＴ４０９が導通し、揮発性の記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線４０４にパルスが入力されて書き込み用ＴＦＴ４１０が導通し、揮発性の記憶回路Ｂ３にデジタル映像信号が書き込まれる。
【００６０】
続いて、区間γに入り、揮発性の記憶回路Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フレーム目の表示が行われる。同時に、次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、１フレーム目の表示が終了した揮発性の記憶回路Ａ１〜Ａ３に再び記憶される。
【００６１】
その後、揮発性の記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示が区間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶される。
【００６２】
不揮発性の記憶回路Ｃ１〜Ｃ３におけるデジタル映像信号の書き込み、読み出し動作については、実施形態と同様である。
【００６３】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、不揮発性の記憶回路を用いてデジタル映像信号を記憶することによって、表示装置の電源を遮断した後も、静止画のデジタル映像信号を記憶することが可能であり、再度電源を投入した後も、静止画の表示を行うことが出来る。
【００６４】
[実施例２]
本実施例においては、画素部の揮発性の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第２のラッチ回路を省略した例について記す。
【００６５】
図５は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル映像信号に対応したものであり、シフトレジスタ回路５０１、ラッチ回路５０２、画素５０３を有する。５１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号が入力される信号線であり、画素の説明とともに後述する。
【００６６】
図６は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビットデジタル階調に対応したものであり、液晶素子（ＬＣ）、揮発性の記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）、不揮発性の記憶回路（Ｃ１〜Ｃ３）等を有している。６０１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線、６０５〜６０７は、読み出し用ゲート信号線、６０８〜６１０は書き込み用ＴＦＴ、６１１〜６１３は読み出し用ＴＦＴである。記憶回路選択部は、書き込み選択用ＴＦＴ６２０、６２２、６２４、６２６、６２８、６３０および読み出し選択用ＴＦＴ６２１、６２３、６２５、６２７、６２９、６３１等を用いて構成される。６３２〜６３４および６４１〜６４３は、記憶回路選択信号線である。不揮発性の記憶回路Ｃ１〜Ｃ３に関しては、記憶回路選択部は、書き込み選択用ＴＦＴ６３６、６３８、６４０および読み出し選択用ＴＦＴ６３５、６３７、６３９等を用いて構成される。
【００６７】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。図５、図６および図７を用いて説明する。
【００６８】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態および実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終了すると、直ちに画素内に有する揮発性の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０４にパルスが入力されて書き込み用ＴＦＴ６０８〜６１０が導通し、さらに記憶回路選択信号線６１４〜６１６にパルスが入力されて書き込み選択用ＴＦＴ６２０、６２４、６２８が導通して、揮発性の記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル映像信号は、３本のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【００６９】
第１段目でラッチ回路に保持されたデジタル映像信号が、揮発性の記憶回路へ書き込まれているとき、次段では、サンプリングパルス出力から、ラッチ回路においてデジタル映像信号の保持までが行われている。このようにして、順次揮発性の記憶回路への書き込みが行われていく。
【００７０】
以上を１水平期間（図７（Ａ）中、※※で示す期間）内に行い、垂直方向の行数分が繰り返されて、区間αにおける１フレーム分のデジタル映像信号の揮発性の記憶回路への書き込みが終了すると、区間βで示される１フレーム目の表示期間に移る。書き込み用ゲート信号線６０４に入力されていたパルスが停止し、さらに記憶回路選択信号線６１４〜６１６に入力されていたパルスが停止して書き込み選択用ＴＦＴ６２０、６２４、６２８が非導通となり、代わって記憶回路選択信号線６１７〜６１９にパルスが入力されて読み出し選択用ＴＦＴ６２１、６２５、６２９が導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。
【００７１】
続いて、実施例１で示した時間階調方式により、図７（Ｃ）に示すように、表示期間Ｔｓ１では、読み出し用ゲート信号線６０５にパルスが入力されて読み出し用ＴＦＴ６１１が導通し、揮発性の記憶回路Ａ１に書き込まれているデジタル映像信号により、表示が行われる。続いてＴｓ２では、読み出し用ゲート信号線６０６にパルスが入力されて読み出し用ＴＦＴ６１２が導通し、揮発性の記憶回路Ａ２に書き込まれているデジタル映像信号により、表示が行われ、同様にＴｓ３では、読み出し用ゲート信号線６０７にパルスが入力されて読み出し用ＴＦＴ６１３が導通し、揮発性の記憶回路Ａ３に書き込まれているデジタル映像信号により、表示が行われる。
【００７２】
以上で、１フレーム目の表示期間が完了する。区間βでは、同時に次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く揮発性の記憶回路への書き込み期間においては、揮発性の記憶回路Ｂ１〜Ｂ３を用いる。
【００７３】
なお、揮発性の記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、書き込み選択用ＴＦＴ６２０、６２４、６２８が導通し、揮発性の記憶回路Ａ１〜Ａ３に書き込みが可能な状態となっているが、同時に読み出し選択用ＴＦＴ６２３、６２７、６３１も導通し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ３に信号が書き込まれる期間においては、書き込み選択用ＴＦＴ６２２、６２６、６３０が導通し、揮発性の記憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっているが、同時に読み出し選択用ＴＦＴ６２１、６２５、６２９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となっている。すなわち、本実施例で示す画素においては、揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３は、あるフレーム期間において書き込みと読み出しが交互に行われる。
【００７４】
記憶回路Ｂ１〜Ｂ３への書き込み動作、読み出し動作は揮発性の記憶回路Ａ１〜Ａ３の場合と同様である。揮発性の記憶回路Ｂ１〜Ｂ３への書き込みが終了すると、区間γに入り、２フレーム目の表示期間に移る。さらにこの区間では、次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く揮発性の記憶回路への書き込み期間においては、再び揮発性の記憶回路Ａ１〜Ａ３を用いる。
【００７５】
その後、揮発性の記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示が区間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶される。
【００７６】
不揮発性の記憶回路Ｃ１〜Ｃ３におけるデジタル映像信号の書き込み、読み出し動作については、実施形態と同様である。
【００７７】
以上の手順を繰り返すことにより、映像の表示を行う。静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレーム期間で読み込んで表示を行う。さらに、一度電源を遮断し、再度電源を投入した後に静止画を表示するときには、不揮発性の記憶回路Ｃ１〜Ｃ３に記憶されているデジタル映像信号に基づき表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施例１にて示した回路と比較すると、ラッチ回路の数を１／２とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【００７８】
[実施例３]
本実施例においては、実施例２にて示した、第２のラッチ回路を省略した液晶表示装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いた液晶表示装置の例について記す。
【００７９】
図１７は、本実施例にて示す液晶表示装置のソース信号線駆動回路の回路構成例を示している。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路１７０１、ラッチ回路１７０２、スイッチ回路１７０３、画素１７０４を有する。１７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号が入力される信号線である。画素の回路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【００８０】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、図１７および図１８を用いて説明する。
【００８１】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２で、サンプリングパルスに従ってデジタル映像信号を保持するまでの動作は、実施例１および実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の揮発性の記憶回路との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル映像信号の保持が完了しても、直ちに揮発性の記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ回路ではデジタル映像信号が保持され続ける。
【００８２】
図１８（Ｂ）に示すように、１水平期間分のデジタル映像信号の保持が完了すると、その後の帰線期間中にラッチ信号（Ｌａｔｃｈ  Ｐｕｌｓｅ）が入力されてスイッチ回路１７０３が一斉に開き、ラッチ回路１７０２で保持されていたデジタル映像信号は一斉に画素１７０４内の揮発性の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに次のフレーム期間における表示の再の読み出し動作に関わる、画素１７０４内の動作については、実施例２と同様で良いので、ここでは説明を省略する。同様に、不揮発性の記憶回路への書き込み方法およびタイミングに関しても、実施例２に従うので、ここでは説明を省略する。
【００８３】
以上の方法によって、ラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。
【００８４】
[実施例４]
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴ、さらに不揮発性記憶回路部を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００８５】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８６】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００８８】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００８９】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００９０】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００９１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００９２】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。
【００９３】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図９（Ｂ））
【００９５】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図９（Ｂ））
【００９６】
次に、図９（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００９７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００９８】
そして、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００９９】
続いて、図１０（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１００】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。
【０１０１】
そして、図１０（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１０２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。５０３７は、メモリセルのフローティングゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。（図１０（Ｃ））
【０１０３】
その後、レジストマスク５０３８を除去した後、図１１（Ａ）に示すように、第２のゲート絶縁膜５０４５形成する。第２のゲート絶縁膜５０４５の膜厚は、１０〜２５０[nm]とすれば良い。また、製膜方法は、公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。なお、本実施例においては、７０[nm]のＳｉＮＯ膜をプラズマＣＶＤ法により形成する。
【０１０４】
続いて、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０６】
その後、２００〜４００[nm]の厚さで導電膜を形成し、パターニングを行い、コントロールゲート電極５０４６を形成する。コントロールゲート電極５０４６は、第２のゲート絶縁膜５０４５を介してフローティングゲート電極５０３７の一部あるいは全体と重なるように形成する（図１１（Ａ））。
【０１０７】
第１の層間絶縁膜５０４７は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４８、５０５０、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５１、５０５２を形成する。同時に、メモリセル部においても、接続電極５０５３、５０５４を形成する。接続電極５０５１により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される（図１１（Ｂ））。
【０１０８】
その上に有機絶縁物材料から成る第２の層間絶縁膜５０５５を形成し、続いて画素電極５０５６を形成する。本実施例で示すような、反射型の液晶表示装置を作成する場合、画素電極５０５６としては、Ａｌ、Ａｇを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料を用いることが望ましい。
【０１０９】
以上のようにして、図１１（Ｃ）に示すように、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、不揮発性記憶回路を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【０１１０】
続いて、図１１（Ｃ）の状態のアクティブマトリクス基板を得た後、図１２（Ａ）に示すように、アクティブマトリクス基板上に配向膜５０５７を形成しラビング処理を行う。
【０１１１】
一方、対向基板５０５８を用意する。対向基板５０５８には、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。対向電極には、ＩＴＯ膜あるいはそれに準ずる透明の導電性材料を用いる。
【０１１２】
スペーサ（図示せず）をアクティブマトリクス基板あるいは対向基板に形成する。スペーサは球状のビーズを散布しても良い。あるいは、表示領域において感光性の樹脂をドット状またはストライプ状にパターニングしても良い。スペーサにより液晶材料の配向欠陥がでないようにする。
【０１１３】
本実施例にて示す反射型の液晶表示装置ではリタデーションの関係からセルギャップは０．５〜１．５[μm]が望ましい。本実施例ではセルギャップを画素部において１．０[μm]になるようにする。
【０１１４】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６１で貼り合わせる。シール剤５０６１にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６２を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１２（Ａ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１１５】
なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１１６】
また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【０１１７】
本実施例においては、反射型の液晶表示装置を例として説明を行ってきたが、画素電極の構成を変えることで、透過型の液晶表示装置を作成する場合、あるいは，画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として作成する場合にも、本発明は容易に適用することが出来る。
【０１１８】
[実施例５]
本発明の表示装置においては、階調の表現手段として時間階調方式を用いている。よって、画素に液晶素子を用いる場合には、通常のアナログ階調方式に比較して、より迅速な応答速度が要求されるため、強誘電性液晶（Ferroelectrics Liquid Crystal：ＦＬＣ）を用いることが望ましい。本実施例においては、実施例４で紹介した表示装置の作成工程において、液晶素子に強誘電性液晶を用いる場合の基板の作成例について記述する。
【０１１９】
実施例４に従い、図１９（Ａ）（図１１（Ｃ）に示した状態と同様）に示すアクティブマトリクス基板を作成する。
【０１２０】
一方、対向基板５０５８を用意する。対向基板５０５８には、対向電極５０５９をパターニング形成する。対向電極には、ＩＴＯ膜あるいはそれに準ずる透明の導電性材料を用いる。
【０１２１】
アクティブマトリクス基板と対向基板に配向膜５１０１、５１０２を形成する。日産化学社製の配向膜ＲＮ１２８６を形成し、９０℃で５分間プリベークした後、２５０[℃]で一時間ポストベークした。ポストベーク後の膜厚は４０[nm]であった。配向膜の形成方法はフレキソ印刷法あるいはスピナー塗布法で行えば良い。ＲＮ１２８６はシール剤との密着性が悪いため、シール剤が配置される位置は配向膜を除去する。また、アクティブマトリクス基板と対向基板を電気的に接続するコンタクトパッド上の配向膜と、フレキシブルプリント配線板（Flexible Print Circuit : FPC）を接続するリード線の上には配向膜を形成しない。
【０１２２】
配向膜５１０１、５１０２をラビングする。このとき、対向基板５０５８とアクティブマトリクス基板を貼り合わせたときのラビング方向がパラレルになるようにする。ラビング処理はラビングの布として吉川化工社製のＹＡ−２０Ｒを用いた。常陽工学社製のラビング装置により、押しこみ量が０．２５[mm]、ロール回転数が１００[rpm]、ステージ速度が１０[mm/sec.]、ラビング回数が１回でラビングした。ラビングロールの直径は１３０[mm]である。ラビング後に水流を基板面に照射して配向膜を洗浄した。
【０１２３】
次に、シール剤５１０３を形成した。シール剤は液晶材料の注入口を一箇所に設け、真空下で注入ができるパターンとすることが出来る。
【０１２４】
シール剤を日立化成社製のシールディスペンサーにより対向基板上に形成した。シール剤は三井化学社製のＸＮ−２１Ｓを用いた。シール剤の仮焼成は９０[℃]で３０分行い、次の１５分で徐冷した。
【０１２５】
シール剤ＸＮ−２１Ｓは熱プレスをしても、２．３〜２．６[μm]のセルギャップしか得られないことがわかっている。そこで１．０[μm]のセルギャップを形成するために、画素部に比べて、１．５[μm]以上積層膜の厚さが薄い領域を設けてシール剤を配置すると良い。本実施例では、第１の層間絶縁膜５０４５と第２の層間絶縁膜５０４６をエッチングにより除去した領域にシール材５１０３を配置する。
【０１２６】
シール剤を形成すると同時に導電性スペーサ（図示しない）を形成する。
【０１２７】
スペーサ（図示しない）を対向基板あるいはアクティブマトリクス基板に形成する。スペーサは球状のビーズを散布しても良い。あるいは、表示領域において感光性の樹脂をドット状またはストライプ状にパターニングしても良い。スペーサにより液晶材料の配向欠陥がでないようにする。
【０１２８】
反射型の液晶表示装置ではリタデーションの関係からセルギャップは０．５〜１．５[μm]が望ましい。本実施例ではセルギャップを画素部において１．０[μm]になるようにする。
【０１２９】
その後、ニュートム社製の貼り合わせ装置により、対向基板とアクティブマトリクス基板のマーカーを合わせ、貼り合わせを行った。
【０１３０】
次に、０．３〜１．０[kgf/cm2]の圧力を基板平面に垂直な方向にかつ基板全面に加えながら、クリーンオーブンにて１６０[℃]、３時間で熱硬化を行い、シール剤を硬化し、対向基板とアクティブマトリクス基板を接着させる。
【０１３１】
対向基板とアクティブマトリクス基板を貼り合わせてできる一対の基板を分断する。
【０１３２】
液晶材料５１０４は双安定性を示す強誘電性液晶や、三安定性を示す反強誘電性液晶等を用いる。
【０１３３】
液晶材料を等方相まで加熱し注入をする。その後、０．１[℃/min.]で室温まで徐冷した（図１９（Ｂ））。
【０１３４】
封止剤として注入口を覆うように小型のディスペンサーにより紫外線硬化型樹脂（図示しない）を塗布する。
【０１３５】
その後、フレキシブルプリント配線板（図示しない）を異方性導電膜（図示しない）により接着して、アクティブマトリクス型液晶表示装置が完成する。
【０１３６】
アクティブマトリクス基板の画素電極を透明導電膜にすれば、本実施例の工程により透過型の液晶表示装置も作製することができる。透過型の液晶表示装置ではセルギャップはリタデーションの関係及び強誘電性液晶の螺旋構造を抑制する目的から１．０〜２．５[μm]とすることが望ましい。
【０１３７】
[実施例６]
実施例１〜実施例３にて示した、本発明の液晶表示装置の画素部においては、揮発性の記憶回路としてスタティック型メモリ（Static RAM : ＳＲＡＭ）を用いて構成していたが、揮発性の記憶回路はＳＲＡＭのみに限定されない。本発明の液晶表示装置の画素部に適用可能な揮発性の記憶回路には、他にダイナミック型メモリ（Dynamic RAM : ＤＲＡＭ）等があげられる。本実施例においては、それらの揮発性の記憶回路を用いて回路を構成する例を紹介する。
【０１３８】
図８は、画素に配置された揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３にＤＲＡＭを用いた例を示している。基本的な構成は、実施例１で示した回路と同様である。揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３に用いたＤＲＡＭに関しては、一般的な構成のものを用いれば良い。本実施例では比較的構成の簡単な、図８（Ｂ）に示すようなインバータおよび容量によって構成したものを用いて図示している。
【０１３９】
ソース信号線駆動回路の動作は、実施例１と同様である。ここで、ＳＲＡＭと異なり、ＤＲＡＭの場合、一定期間ごとに再書き込み動作（以後、この動作をリフレッシュと表記する）が必要であるため、リフレッシュ用ＴＦＴ８０１〜８０３を有する。リフレッシュは、静止画を表示している期間（揮発性の記憶回路に記憶されたデジタル映像信号を繰り返し読み出して表示を行っている期間）のあるタイミングで、リフレッシュ用ＴＦＴ８０１〜８０３をそれぞれ導通させ、画素部における電荷を、揮発性の記憶回路側に戻すことによって行われる。
【０１４０】
さらに、特に図示しないが、他形式の揮発性の記憶回路として、強誘電体メモリ（Ferroelectric RAM : ＦｅＲＡＭ）を利用して本発明の液晶表示装置の画素部を構成することも可能である。ＦｅＲＡＭは、不揮発性でありながらＳＲＡＭやＤＲＡＭと同等の書き込み速度を有するメモリであるため、本発明においては揮発性の記憶回路部分に用いることが可能であり、その書き込み電圧が低い等の特徴から、本発明の液晶表示装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０１４１】
[実施例７]
本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【０１４２】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１５および図１６に示す。
【０１４３】
図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１４４】
図１５（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１４５】
図１５（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１４６】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１４７】
図１５（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１４８】
図１５（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１４９】
図１６（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１５０】
図１６（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２６１２に適用することができる。
【０１５１】
図１６（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１５２】
図１６（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【０１５３】
[実施例８]
図２１に携帯情報端末に本発明を実施した例を示す。この例では静止画を表示する場合には、ＣＰＵ２１０６の映像信号処理回路２１０７、ＶＲＡＭ２１１１のなどの機能を停止させ、消費電力の低減を図ることができる。図２１では動作をおこなう部分を点線で表示してある。また、コントーロラ２１１２はＣＯＧで表示装置２１１３に装着してもよいし、表示装置内部に一体形成してもよい。図２２，２３に携帯電話に本発明を実施した例を示す。図２１と同様に静止画表示は一部の機能を停止できるので消費電力を低減できる。
【０１５４】
【発明の効果】
各画素の内部に配置された複数の揮発性の記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で揮発性の記憶回路に記憶されたデジタル映像信号を反復して用い、継続的に静止画表示を行う際に、外部回路、ソース信号線駆動回路などを停止させておくことが可能となる。さらに、各画素に配置された不揮発性の記憶回路を用いてデジタル映像信号を保持することによって、電源を遮断した後もデジタル映像信号の保持が可能となり、液晶表示装置全体の低消費電力化に大きく貢献することが出来る。
【図面の簡単な説明】
【図１】    複数の揮発性の記憶回路と、複数の不揮発性の記憶回路とを内部に有する本発明の画素の回路図。
【図２】    本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成例を示す図。
【図３】    本発明の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】    複数の揮発性の記憶回路と、複数の不揮発性の記憶回路とを内部に有する本発明の画素の詳細な回路図。
【図５】    第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図６】    図５のソース信号線駆動回路によって駆動される、本発明を応用した画素の詳細な回路図。
【図７】    図５および図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】    記憶回路にダイナミック型メモリを用いる場合の本発明の画素の詳細な回路図。
【図９】    本発明の画素を有する液晶表示装置の作成工程例を示す図。
【図１０】    本発明の画素を有する液晶表示装置の作成工程例を示す図。
【図１１】    本発明の画素を有する液晶表示装置の作成工程例を示す図。
【図１２】    本発明の画素を有する液晶表示装置の作成工程例を示す図。
【図１３】    従来の液晶表示装置の全体の回路構成を簡略に示す図。
【図１４】    従来の液晶表示装置のソース信号線駆動回路の回路構成例を示す図。
【図１５】    本発明の画素を有する表示装置の適用が可能な電子装置の例を示す図。
【図１６】    本発明の画素を有する表示装置の適用が可能な電子装置の例を示す図。
【図１７】    第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図１８】    図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】    本発明の画素を有する液晶表示装置の作成工程例を示す図。
【図２０】    デコーダを用いたゲート信号線駆動回路の例を示す図。
【図２１】    本発明を用いた携帯情報端末のブロック図。
【図２２】    本発明を用いた携帯電話のブロック図。
【図２３】    携帯電話の送受信部のブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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