(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
電極パッドが設けられたＩＣチップの素子形成面上に、前記電極パッドに電気的に接続された、導電体の再配線と、
前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部とを、めっき処理により同時に形成するめっき処理工程を含むことを特徴とする製造方法。
【請求項２】
前記めっき処理工程の後に、絶縁性の有機膜によって前記凸部を覆う有機膜形成工程をさらに含むことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記めっき処理工程では、前記凸部の両端から伸びる引き出し線と、さらに、前記凸部の任意の箇所から伸びる、少なくともひとつの引き出し線とを形成することを特徴とする請求項１または２に記載の製造方法。
【請求項４】
前記電極パッドから伸びる再配線の先端、および前記凸部の両端から伸びる引き出し線の先端に外部接続端子を形成する外部接続端子形成工程をさらに含むことを特徴とする請求項１から３の何れか１項に記載の製造方法。
【請求項５】
前記めっき処理工程では、前記再配線と前記凸部とを銅めっき処理により同時に形成することを特徴とする請求項１から４の何れか１項に記載の製造方法。
【請求項６】
前記めっき処理工程によって形成された前記凸部の表面に、ニッケルめっき処理により前記凸部を被覆するニッケルめっき処理工程と、
前記ニッケルめっき処理工程によってニッケルにより被覆された凸部の表面に、さらに金をめっき処理することによって前記凸部を被覆する金めっき処理工程とをさらに含むことを特徴とする請求項５に記載の製造方法。
【請求項７】
前期凸部の厚みは、５〜１５μｍであることを特徴とする請求項１から６の何れか１項に記載の製造方法。
【請求項８】
ＩＣチップの素子形成面上に設けられた電極パッドと、
前記電極パッドに電気的に接続された、導電体の再配線と、
前記導電体の再配線に電気的に接続された第１の外部接続端子と、
前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部と、
前記凸部の一端に電気的に接続された第２の外部接続端子と、
前記凸部の他端に電気的に接続された第３の外部接続端子と、を有する半導体装置において、
前記凸部および前記再配線は、同一素材かつ同一厚みを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップ（半導体集積回路素子）を用いた半導体装置を製造する方法に関する。
【背景技術】
【０００２】
現在、携帯電話等の携帯ツールには、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：半導体集積回路）チップが内蔵されている。ＩＣチップはパッケージによって保護されており、携帯ツールの高機能化および小型化に伴い、該パッケージも高機能かつ小型軽量化することを求められている。そこで、パッケージを小型化するために、ＩＣチップとパッケージとを同一のサイズにした、ウエハーレベルＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が考案されている。このウエハーレベルＣＳＰでは、ウエハ状態のＩＣチップ、つまり多数のＩＣチップを、一括してパッケージングできる。
【０００３】
非特許文献１には、製品化された、代表的なウエハーレベルＣＳＰ４００の構造が開示されている。図１１は、ウエハーレベルＣＳＰ４００の構造を示す、平面図および断面図である。
【０００４】
図１１に示すように、ウエハーレベルＣＳＰ４００のＩＣチップ４０２には、アルミ電極パッド４１４が具備されており、ＩＣチップ４０２上には、絶縁層４１６、４２０、再配線４１８、および外部接続端子４２２が形成されている。また、アルミ電極パッド４１４上の絶縁層４１６は除去されているため、アルミ電極パッド４１４と再配線４１８とは接合されている。さらに、外部接続端子４２２の下の絶縁膜４２０は除去されているため、外部接続端子４２２と再配線４１８とは接合されている。
【０００５】
また、図１２は、個片化される前のウエハーレベルＣＳＰ４００を示す図である。この図では、ウエハを切断する位置として、ダイシングライン４２６が示されている。
【０００６】
図１３は、ウエハーレベルＣＳＰ４００に個片化される前のウエハを示す図である。この図に示すように、ウエハ上には多数のＩＣチップが並列している。このような状態のウエハは、図１２において示したダイシングライン４２６において、ダイシングブレードにより切断されることによって、図中の矢印の先に示すようなウエハーレベルＣＳＰ４００に個片化される。
【０００７】
また、図１６は従来技術の半導体集積回路素子５００を示す図である。半導体集積回路素子５００の上面には、半導体集積回路素子の割れや欠けを検出するために、導電体パターン５１２および、二つの針あて測定用パッド５２２が設けられている。このような二つの測定用パッド５２２の間における電気抵抗変動を、モニターすることによって、割れや欠けが生じている不良半導体集積回路素子を選別できることが、特許文献１に開示されている。
【特許文献１】特開平６−２４４２５４号公報（平成６年９月２日公開）
【非特許文献１】雑誌「日経マイクロデバイス１９９８−８（８月１日号）の特集記事（Ｐ．４４〜Ｐ．５９）」（日経ＢＰ社発行）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、信頼性の高いＩＣチップを提供するためには、上述した従来技術のように不良ＩＣチップを検出するだけでなく、ＩＣチップ自身の割れや欠けを防ぐ必要がある。
【０００９】
すなわち、上記ダイシング工程において、ウエハがウエハーレベルＣＳＰ４００に個片化されるとき、ＩＣチップ４０２のエッジ部におけるシリコンの割れや欠けが発生しやすい。また、ウエハーレベルＣＳＰ４００を搬送する過程から、ウエハーレベルＣＳＰ４００をプリント回路基板に実装する過程まで、常に上記ＩＣチップ４０２におけるシリコンの割れや欠けが発生する危険性をともなう。
【００１０】
また、半導体集積回路素子５００では、半導体集積回路素子５００の電気回路部の割れや欠けを検出するために、導電体パターン５１２を設けている。上記導電体パターン５１２は、半導体集積回路素子５００の電気回路領域の周囲を取り囲むように形成されている。しかしながら、上記導電体パターン５１２は、半導体集積回路素子５００の割れや欠けを検出することを目的として配設されており、通常１μｍ以下の厚みを有する、アルミニウム等の金属および絶縁層により形成される、積層である。したがって、上記ＩＣチップ４０２の割れや欠けを防止するために必要な強度として、十分ではないという問題がある。
【００１１】
また、半導体集積回路素子５００における上記割れや欠けを検出する手段は、半導体集積回路素子５００が単体の状態であるか、またはウエハの状態でなければ利用できない。すなわち、半導体集積回路素子５００がパッケージに収納されている状態、さらにパッケージングされている半導体集積回路素子５００が、プリント回路基板に実装されている状態では、半導体集積回路素子５００の割れや欠けを検出できないという問題がある。
【００１２】
また、例えば、ＩＣチップの割れや欠けを防ぐような構成を、ＩＣチップに新たに追加して備えることが考えられる。しかしながら、不良ＩＣチップを検出する構成とＩＣチップを保護する構成とを、独立した工程により形成することは、製造工程を増やすこととなり、製造コストが増大するという問題も生じる。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、エッジ部の割れや欠けを防ぐ構成を備えている半導体装置を、安価なコストにおいて、効率よく製造することができる半導体装置の製造方法、および、この製造方法によって製造された半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、上記の課題を解決するために、電極パッドが設けられたＩＣチップの素子形成面上に、前記電極パッドに電気的に接続された、導電体の再配線と、前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部とを、めっき処理により同時に形成するめっき処理工程を含むことを特徴としている。
【００１５】
上記の構成によれば、本発明は、電極パッドに接続された再配線と、電極パッドと再配線とを取り囲み、両端を有する導電体の凸部を、めっき処理により同時に形成する。
【００１６】
具体的には、まず、ＩＣの素子や回路、および電極パッドが設けられたウエハを用意する。このとき、ＩＣの素子や回路の上には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたパシベーションと呼ばれる絶縁膜が形成されている。なお、電極パッドの上には上記パシベーションは形成されていない。
【００１７】
次に、上記ウエハの全面に、スパッタリングを用いて金属薄膜を形成し、さらに該金属薄膜上にはフォトレジストを塗布する。ここで、再配線および凸部を形成するような所定のパターンのフォトレジストは除去する。
【００１８】
その後、上記パターン、すなわち金属薄膜が露出した部分に、例えば銅を成長させる、めっき処理工程に移る。このようにめっき処理した後、前記フォトレジストを除去し、さらに、露出した金属薄膜を化学的にエッチングすることによって、最配線および凸部を形成する。
【００１９】
また、上記凸部は、電極パッドと再配線とを取り囲むように設けられており、例えば５〜１５μｍ程度の厚みを有しているため、シリコンのエッジ部の割れや欠けを防ぐことができる。
【００２０】
さらに、例えば、上記凸部からは引き出し線が伸びており、ＩＣチップに設けられた外部接続端子に接続されている。このため、ＩＣチップに割れや欠けが発生することによって凸部の電気的導通が切断されると、引き出し線に接続している外部接続端子までの電気回路が遮断されることから、割れや欠けの有無を決定できる。
【００２１】
以上のように、本発明の製造方法によると、エッジ部の割れや欠けを防ぐ構成を備えている半導体装置を、安価なコストにおいて、効率よく製造することができるという効果を奏する。
【００２２】
また、本発明の半導体装置の製造方法では、前記めっき処理工程の後に、絶縁性の有機膜によって前記凸部を覆う有機膜形成工程をさらに含むことが好ましい。
【００２３】
上記の構成によれば、有機膜形成工程では、めっき処理工程によって形成された凸部を有機膜によって覆う。すなわち、例えば、凸部は銅によって形成されているため、保護膜等によって覆われていない状態では、酸化により脆弱になりやすい。したがって、凸部を有機膜によって覆うことによって、凸部の酸化を防ぐことができる。
【００２４】
また、上記の有機膜形成工程として、有機膜によって凸部のみを覆う工程を、新たに設ける必要はない。つまり、ＩＣチップの素子形成面を、有機膜によって保護する工程において、同時に凸部をも覆うことができる。したがって、新たに凸部を覆うための工程を追加しなくてもよいため、信頼性の高い半導体装置を効率的に製造することができる。
【００２５】
また、本発明の半導体装置の製造方法では、前記めっき処理工程では、前記凸部の両端から伸びる引き出し線と、さらに、前記凸部の任意の箇所から伸びる、少なくともひとつの引き出し線とを形成することが好ましい。
【００２６】
上記の構成によれば、上記凸部の両端から伸びる引き出し線のほかに、少なくともひとつの引き出し線をめっき処理により形成する。
【００２７】
このように、引き出し線を設けることにより、例えば、ＩＣチップのシリコンに割れや欠けが生じている場合、凸部の電気的導通を分割して把握できることから、該シリコンの割れや欠けの箇所を絞り込むことができるという効果を奏する。
【００２８】
また、本発明の半導体装置の製造方法では、前記電極パッドから伸びる再配線の先端、および前記凸部の両端から伸びる引き出し線の先端に外部接続端子を形成する外部接続端子形成工程をさらに含むことが好ましい。
【００２９】
上記の構成によれば、再配線および引き出し線の先端において、外部接続端子を形成する。このように、再配線および引き出し線が外部接続端子に接続されていることにより、例えば、ＩＣチップのシリコンに割れや欠けが生じたとき、シリコンの破損箇所を検出できるという効果を奏する。
【００３０】
また、本発明の半導体装置の製造方法では、さらに、前記めっき処理工程は、前記再配線と前記凸部とを銅めっき処理により同時に形成する工程であることが好ましい。
【００３１】
上記の構成によれば、再配線と凸部とを、銅めっき処理により形成する。このように、再配線と凸部とが銅であることによって、これら金属配線における電気抵抗が小さくなるという効果を奏する。
【００３２】
また、本発明の半導体装置の製造方法では、前記めっき処理工程によって形成された前記凸部の表面に、ニッケルめっき処理により前記凸部を被覆するニッケルめっき処理工程と、前記ニッケルめっき処理工程によってニッケルにより被覆された凸部の表面に、さらに金をめっき処理することによって前記凸部を被覆する金めっき処理工程とをさらに含むことが好ましい。
【００３３】
上記の構成によれば、めっき処理工程によって形成された凸部の表面に、ニッケルめっき処理工程によって凸部にニッケルを被覆し、さらに金めっき処理工程によって凸部に金を被覆する。
【００３４】
上述のように、凸部は銅によって形成されているため、酸化されやすい。したがって、凸部の表面に、耐酸化性を有する金属である、金を被覆することによって、銅の酸化を防ぐことができる。また、銅の表面に金を直接被覆すると、金が銅に拡散する。したがって、この拡散を防ぐために、銅と金との間に、ニッケルを被覆する。これによって、腐食しやすい銅の表面を保護し、凸部の酸化や劣化を防ぐことができるという効果を奏する。
【００３５】
また、本発明の半導体装置の製造方法では、さらに、前期凸部の厚みは、５〜１５μｍであることが好ましい。
【００３６】
上記の構成によれば、めっき処理工程によって形成する凸部の厚みは、５〜１５μｍである。このような厚みを設けることによって、ＩＣチップのエッジ部におけるシリコンの割れや欠けを防ぐことができる。また、上述の厚みは、ＩＣチップの外周を補強し、かつ、凸部の占める領域を必要最小限になるように導き出された値である。
【００３９】
本発明に係る他の半導体装置は、上記の課題を解決するために、ＩＣチップの素子形成面上に設けられた電極パッドと、前記電極パッドに電気的に接続された、導電体の再配線と、前記導電体の再配線に電気的に接続された第１の外部接続端子と、前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部と、前記凸部の一端に電気的に接続された第２の外部接続端子と、前記凸部の他端に電気的に接続された第３の外部接続端子と、を有する半導体装置において、前記凸部および前記再配線は、同一素材かつ同一厚みを有することを特徴とする半導体装置。
【００４０】
上記の構成によれば、本発明に係る半導体装置は、導電体の凸部および再配線を、同一素材かつ同一厚みになるように形成する。このとき、凸部および再配線は、めっき処理工程により、同時に形成される。したがって、ふたつの構成をひとつの工程において形成することができるため、安価な製造コストにより製造できるという効果を奏する。
【００４１】
また、主要な電気回路の周辺を取り囲むように配設される凸部は、電気回路を形成しているシリコンを上部から補強しており、凸部における損傷が検出されたとき、損傷はさらに凸部の内側の電気回路にまで達していると考えられる。
【発明の効果】
【００４２】
以上のように、本発明に係る半導体装置の製造方法は、電極パッドが設けられたＩＣチップの素子形成面上に、前記電極パッドに電気的に接続された、導電体の再配線と、前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部とを、めっき処理により同時に形成するめっき処理工程を含むため、エッジ部の割れや欠けを防ぐ構成を備えている半導体装置を、安価なコストにおいて、効率よく製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４３】
本発明に係る一実施形態について、図１〜図１０に基づいて説明すると以下のとおりである。
【００４４】
〔実施形態１〕
図１は、本発明に係るウエハーレベルＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）１００の構成を示す平面図および断面図である。本ウエハーレベルＣＳＰ１００は、本発明に係る半導体装置の一具体例である。図１に示すように、ウエハーレベルＣＳＰ１００は、ＩＣチップ１０２と、導電体の凸部１１２と、電極パッド１１４と、第１の絶縁層１１６と、再配線としての金属配線１１８と、第２の絶縁層１２０と、外部接続端子１２２（第１の外部接続端子）とを備えている。
【００４５】
図１の断面図を用いてウエハーレベルＣＳＰ１００の構成を説明すると、ＩＣチップ１０２の上面では、その左右両端に電極パッド１１４が配設されている。また、ＩＣチップ１０２の上面全体には、第１の絶縁層１１６が形成されている。ただし、電極パッド１１４および、凸部１１２が形成される位置には、第１の絶縁層１１６は形成されていない。また、第１の絶縁層１１６の上面には、電極パッド１１４に接続された再配線１１８と、再配線１１８の無い領域において、第２の絶縁層１２０とが形成されている。さらに、上記凸部１１２は、電極パッド１１４と再配線１１８とを取り囲むように配設されている。ただし、外部接続端子１２２を搭載する再配線１１８および、凸部１１２の上部には、第２の絶縁層１２０は形成されない。
【００４６】
ここで、凸部１１２は、図１の平面図において示す斜線部分である。この図に示すように、凸部１１２は、電極パッド１１４および再配線１１８等の、電気回路が形成されている領域を取り囲むように設けられており、５〜１５μｍ程度の厚みを有する。このような厚みにすることによって、ＩＣチップ１０２のエッジ部における、シリコンの割れや欠けを防ぐことができる。
【００４７】
また、凸部１１２からは、外部接続端子１２２ａ（第２の外部接続端子）および外部接続端子１２２ｂ（第３の外部接続端子）に伸びる引き出し線が形成されている。すなわち、凸部１１２は両端を有しており、その一端が外部接続端子１２２ａに接続され、他端が外部接続端子１２２ｂに接続されている。この引き出し線があることによって、例えば図６のような、ＩＣチップ１０２のエッジ部の欠け１２４が生じたときに、割れや欠けの有無を決定することができる。
【００４８】
本発明の半導体装置の製造方法では、詳しくは後述するが、上述の凸部１１２および、引き出し線を含む再配線１１８をめっき処理というひとつの工程により、同時に形成することができる。
【００４９】
図２は、本発明に係るウエハーレベルＣＳＰ１００に個片化される前の状態を示す平面図および断面図である。ウエハをウエハーレベルＣＳＰ１００に個片化する際、この図に示すダイシングライン１２６を切断位置として利用する。このように、本実施例では、従来技術と同様に、ウエハの状態のウエハーレベルＣＳＰ１００を加工する。
【００５０】
（半導体装置の製造過程）
次に、本発明に係るウエハーレベルＣＳＰ１００の製造過程を図３〜図５に示す。
【００５１】
図３の（ａ）〜（ｃ）は、ウエハ上面に絶縁性の薄膜を形成する工程から、第１の絶縁層１１６を形成する工程までを示す。
【００５２】
まず、図３（ａ）に示すウエハを準備する。このウエハには、電気信号の入出力および電源となる電極パッド１１４、および、図示しないＩＣの素子および電気回路部が設けられている。電極パッド１１４の表層は、アルミニウム（Ａｌ）により形成されている。また、ウエハの両端に、ダイシングライン１２６を示している。さらに、少なくとも電極パッド１１４を除くウエハ上面全体の表層部には、特に図示しないが、ＣＶＤ法によって、厚さ０．５μｍ程度の、酸化膜または窒化膜等の絶縁性の薄膜が形成されている。
【００５３】
次に図３（ｂ）に示すように、ウエハ上面全体に、スピンナによって、後に第１の絶縁層１１６となる感光性絶縁材を塗布する。さらに、ウエハ上面において、電極パッド１１４、およびダイシングライン１２６の周辺上部を除いて、第１の絶縁層１１６が形成されるような所定のパターンを露光機によって露光する。
【００５４】
なお、この感光性絶縁体として、例えば有機材料の一種であるポリイミド、ベンゾシクロブテン（ＢＣＢ）、またはポリベンゾオキサゾール（ＰＢＯ）を用いる。
【００５５】
（第１の絶縁層１１６）
図３（ｃ）は第１の絶縁層１１６を形成する過程を示す図である。ここで、図３（ｂ）において所定のパターンを露光された感光性絶縁材は、図３（ｃ）に示すように、感光の有無によりパターニングされ、第１の絶縁層１１６となる。また、第１の絶縁層１１６は、電極パッド１１４、およびダイシングライン１２６の周辺上部には形成されない。
【００５６】
また、例えば、非感光性の絶縁材を第１の絶縁層１１６として使用する場合には、感光性レジストを用いる。つまり、スピンナによってウエハ上面全体に対して非感光性絶縁材を塗布したあと、さらにその上に感光性レジストを塗布する。具体的には、非感光性絶縁材の上に塗布された感光性レジストに対して、露光機によって所定のパターンを露光する。さらに、感光の有無により感光性レジストをパターニングする。このとき、感光性レジストが除去された部分、すなわち非感光性絶縁材が露出している部分を、化学的エッチングによって除去する。その後、残存する感光性レジストを化学的エッチングにより剥離することによって、非感光性絶縁材を用いた第１の絶縁層１１６が形成される。
【００５７】
次に、図４の（ａ）〜（ｃ）は、ウエハ上に金属薄膜を形成する工程から、金属配線を形成する工程までを示す。
【００５８】
図４（ａ）では、まずウエハ上面全体に、図示しないが、スパッタリングによって、銅／チタン（Ｃｕ／Ｔｉ）、銅／クロム（Ｃｕ／Ｃｒ）、または銅／チタンタングステン（Ｃｕ／ＴｉＷ）等の金属薄膜を形成する。また、この金属薄膜は、０．１〜０．３μｍ程度の厚みを有する。
【００５９】
ここで、電極パッド１１４の表層はアルミニウムにより形成されており、また、後のめっき処理工程により形成される金属配線の主成分は、銅である。このとき、アルミニウムおよび銅は、密着していると相互拡散が起こりやすい。そこで、電極パッド１１４と、めっき処理後に形成される銅との間に、Ｔｉ、Ｃｒ、またはＴｉＷによる薄膜のバリア層を形成することによって、アルミニウムおよび銅の金属拡散を防ぐことができる。
【００６０】
また、さらにその上に形成される銅の薄膜は、後のめっき処理工程により、ウエハ上面に形成される金属配線のための、シード層となる。上記めっき処理には、電界めっき法と無電解めっき法とがあるが、本発明に係る製造方法においては、電界めっき法により説明する。
【００６１】
次に、金属薄膜が形成されたウエハ上面全体に、スピンナによって感光性レジスト１２８を塗布する。また、露光機によって、感光性レジスト１２８を形成するような所定のパターンを露光する。その後、化学的エッチングにより、感光性レジスト１２８を形成しない部分を除去することによって、感光性レジスト１２８をパターニングする。
【００６２】
（めっき工程）
図４（ｂ）は、電解めっきによって銅を成長させる過程を示す図である。まず、ウエハの外周近傍に、図示しない複数のピンを当てる。次に、スパッタリングにより形成された金属薄膜部に該ピンを接触させ、電解めっきにより銅を成長させる。このとき、感光性レジスト１２８が存在しない部分に成長した銅は、後に再配線１１８および凸部１１２となる。このとき、この銅の厚みを、５〜１５μｍとなるように制御する。
【００６３】
（金属配線形成工程）
図４（ｃ）は、金属配線を形成する課程を示す図である。図４（ａ）においてウエハ上に形成された感光性レジスト１２８を、化学的エッチングにより剥離する。このとき、スパッタリングによって形成された、図示しない金属薄膜は、感光性レジスト１２８を剥離したことによって露出している。この露出部分の金属薄膜を、エッチングにより完全に除去することによって、再配線１１８および凸部１１２が同時に形成される。このとき、ＩＣチップ１０２の周囲を巡るように配置された凸部１１２の幅は、１０〜２０μｍとなるように設ける。
【００６４】
図５の（ａ）〜（ｃ）は、第２の絶縁層１２０を形成する工程からウエハーレベルＣＳＰ１００に個片化する工程までを示す。
【００６５】
図５（ａ）は、第２の絶縁層１２０を形成する過程を示す図である。この図に示すように、めっき処理により金属配線が形成されているウエハ上面全体に、ふたたび感光性絶縁材をスピンナによって塗布する。次に、第１の絶縁層１１６の形成過程において述べたように、露光機によって所定のパターンを露光する。さらに、化学的エッチングにより感光性絶縁材をパターニングすることによって、第２の絶縁層１２０を形成する。また、第２の絶縁層１２０を形成するとき、上記所定のパターンに従い、一部の感光性絶縁材を除去する。すなわち、外部接続端子１２２が形成される再配線１１８と、ダイシングライン１２６と、凸部１１２とにおいて、それらの上部に形成された感光性絶縁材を除去する。なお、図５（ａ）の工程では、感光性絶縁体として、例えば第１の絶縁材１１６と同様に、有機材料の一種であるポリイミド、ベンゾシクロブテン（ＢＣＢ）、またはポリベンゾオキサゾール（ＰＢＯ）を用いる。
【００６６】
なお、このようにウエハ上に形成された感光性絶縁材は、第２の絶縁層１２０となる。また、例えば第２の絶縁層１２０として、非感光性の絶縁材を使用する場合は、第１の絶縁層１１６の形成過程において述べた方法によって形成できる。
【００６７】
（外部接続端子１２２）
図５（ｂ）は、外部接続端子１２２を形成する過程を示す図である。この図に示すように、第２の絶縁層１２０が除去された再配線１１８の上部には、はんだ製の外部接続端子１２２を形成する。この外部接続端子１２２は、スズ／銀／銅（Ｓｎ／Ａｇ／Ｃｕ）により形成されている。
【００６８】
すなわち、まず、上述の第２の絶縁層１２０が除去された再配線１１８の上部に、スズ／銀／銅（Ｓｎ／Ａｇ／Ｃｕ）系のはんだボールを搭載する。次に、このはんだボールを加熱溶融したあとに、室温に戻す。これらの作業により、はんだ製の外部接続端子１２２を形成する。
【００６９】
また、外部接続端子１２２を形成するとき、例えば、はんだボールを搭載しなくてもよい。その場合は、第２の絶縁層１２０が除去された再配線１１８の上部に、はんだペーストを印刷して加熱溶融したあと、室温に戻すことによって外部接続端子１２２を形成する。
【００７０】
（ダイシング）
図５（ｃ）はウエハを各ウエハーレベルＣＳＰ１００に個片化する過程を示す図である。この図に示すように、ウエハのダイシングライン１２６部をブレードによって切断することによって、各ウエハーレベルＣＳＰ１００に個片化される。その結果、本発明に係る半導体装置の一形態である、ウエハーレベルＣＳＰ１００が完成する。
【００７１】
前述したように、図１４および図１５に示すような、絶縁層４１６の下に潜り込むほどのＩＣチップの欠け４２４は、電気回路が形成されている領域に達しているため、装置の信頼性を損ない、さらにはＩＣチップが機能しないという致命的な問題となる。
【００７２】
ここで、ウエハーレベルＣＳＰ１００の構成では、割れや欠けが起こりやすいＩＣチップ１０２の上部輪郭を、厚みを有する凸部１１２によって補強している。これによって、例えば、振動、衝撃、または物理的な接触があったとしても、ＩＣチップ１０２の割れや欠けを最小限に留めることができる。
【００７３】
また、上述したように、ウエハーレベルＣＳＰ１００の凸部は、銅により形成されており、かつ露出しているため、酸化されやすい。したがって、凸部１１２の表面を、酸化されにくい金によりコーティングすることによって、上記のように凸部１１２が露出している構成においても、凸部１１２の酸化を防ぐことができる。このとき、凸部１１２の表面に直接金を形成すると、金が銅へ拡散することがある。したがって、この拡散を防ぐために、金を凸部１１２に形成する前に、まずニッケルを凸部１１２に形成する。
【００７４】
具体的には、めっき処理により、ニッケルおよび金を凸部１１２に形成する。すなわち、銅めっき処理工程のあとに、続けてニッケルおよび金めっき処理工程を追加すればよい。このとき、外気に触れる凸部１１２の表面に、耐酸化性を有する金属である、金を被膜することにより、凸部１１２の酸化を防ぐことができる。また、凸部の酸化を防ぐためには、ニッケルおよび金の厚みとして、それぞれ２〜８μｍおよび０．１μｍの厚みを有することが望ましい。
【００７５】
また、凸部１１２に加えて、外部接続端子１２２に接続された引き出し線も同時に備えている。したがって、図６に示すようなエッジ部の欠け１２４がさらに進行して、凸部１１２を破壊もしくは切断したか否かを、引き出し線を介して外部接続端子１２２と接続された、凸部１１２の導通状態から把握できる。また、例えば、ウエハーレベルＣＳＰ１００を、基板に実装したとしても、ＩＣチップ１０２の割れや欠けを把握できる。
【００７６】
以上のように、本発明に係るウエハーレベルＣＳＰ１００の製造方法は、ＩＣチップ１０２の素子形成面上に、電極パッド１１４に接続された再配線１１８と、電極パッド１１４と再配線１１８とを取り囲む凸部１１２とを、めっき処理により同時に形成する。これによって、ＩＣチップ１０２のエッジ部の割れや欠けを防止し、また、割れや欠けが生じているＩＣチップ１０２を検出することができる。
【００７７】
〔実施形態２〕
本発明に係る第２の実施形態について、図７および図８を参照して以下に説明する。
【００７８】
図７は、本発明に係るウエハーレベルＣＳＰ２００の構成を示す平面図および断面図である。本ウエハーレベルＣＳＰ２００は、本発明に係る半導体装置の一具体例である。この図に示すように、ウエハーレベルＣＳＰ２００は、ＩＣチップ２０２と、導電体の凸部２１２と、電極パッド２１４と、第１の絶縁層２１６と、再配線としての金属配線２１８と、第２の絶縁層２２０と、外部接続端子２２２（第１の外部接続端子）とを備える。
【００７９】
図７の断面図を用いてウエハーレベルＣＳＰ２００の構成を説明すると、ＩＣチップ２０２の上面では、その左右両端に電極パッド２１４が配設されている。また、ＩＣチップ２０２の上面全体には、第１の絶縁層２１６が形成されている。ただし、電極パッド２１４および、凸部２１２が設けられる位置には、第１の絶縁層２１６は形成されていない。また、第１の絶縁層２１６の上面には、電極パッド２１４に接続された再配線２１８が形成されている。さらに、その上面全体には、第２の絶縁層２２０が形成されている。ただし、外部接続端子２２２が搭載される再配線２１８の上部には、第２の絶縁層２２０が形成されない。
【００８０】
ここで、図７の平面図を用いて説明するが、この図において示す斜線部分は凸部２１２であり、凸部２１２からは、外部接続端子２２２ａ（第２の外部接続端子）および外部接続端子２２２ｂ（第３の外部接続端子）に伸びる引き出し線が形成されている。
【００８１】
このように、ウエハーレベルＣＳＰ２００の構成とウエハーレベルＣＳＰ１００の構成との相違点は、凸部２１２が第２の絶縁層２２０によって覆われていることにある。
【００８２】
上述したように、凸部２１２は銅により形成されているため、酸化されやすく、酸化にともなって脆弱になりやすい。したがって、ウエハーレベルＣＳＰ１００のように、凸部１１２が露出した状態では、より酸化の影響を受けやすい。そのため、ウエハーレベルＣＳＰ２００では、凸部２１２を第２の絶縁層２２０により封止することにより、銅によって形成されている凸部２１２を保護している。
【００８３】
ここで、ウエハーレベルＣＳＰ２００を製造する際、ウエハーレベルＣＳＰ１００における第２の絶縁層１２０を形成する工程を利用することによって、第２の絶縁層２２０によって凸部２１２を覆う工程を省略することができる。具体的には、ウエハ上面に露光するパターンを凸部２１２まで完全に覆うようにする。
【００８４】
なお、感光性絶縁材として、例えば有機材料の一種であるポリイミド、ベンゾシクロブテン（ＢＣＢ）、またはポリベンゾオキサゾール（ＰＢＯ）を用いる。このとき、第２の絶縁層２２０として、例えば非感光性の絶縁材を使用することもできる。
【００８５】
このように、ウエハーレベルＣＳＰ２００の構成では、凸部２１２を第２の絶縁層２２０により封止している。したがって、割れや欠けが起こりやすいＩＣチップ２０２の上部輪郭が、上記の構成によりさらに補強されているため、装置の信頼性をより高めることができる。
【００８６】
第１の実施形態に係るウエハーレベルＣＳＰ１００と同様に、ウエハーレベルＣＳＰ２００においても、ＩＣチップの上部輪郭が凸部２１２によって補強されている。したがって、振動、衝撃、または物理的な接触によって、ＩＣチップのエッジが欠けたとしても、図８に示す欠け２２４が凸部２１２を超えてＩＣチップの内部に進入しにくい。したがって、発生する欠けを最小限に抑制することができる。
【００８７】
さらに、ウエハーレベルＣＳＰ２００においても、引き出し線を設けている。したがって、図８に示すようなエッジ部の欠け２２４がさらに進行して、凸部２１２を破壊または切断したか否かを、引き出し線を介して外部接続端子２２２と接続された、凸部２１２の導通状態から把握できる。すなわち、ウエハーレベルＣＳＰ２００を基板に実装したとしても、ＩＣチップ２０２の割れや欠けを把握できる。さらに、凸部２１２を絶縁層２２０によって覆ったとしても、引き出し線を介して凸部２１２に接続された、外部接続端子２２２を増やすことができる。
【００８８】
〔実施形態３〕
本発明に係る第３の実施形態について、図９〜図１０を参照して以下に説明する。
【００８９】
図９は、本発明に係るウエハーレベルＣＳＰ３００の構成を示す平面図および断面図である。本ウエハーレベルＣＳＰ３００は、本発明に係る半導体装置の一具体例である。この図に示すように、ウエハーレベルＣＳＰ３００は、ＩＣチップ３０２と、導電体の凸部３１２と、電極パッド３１４と、第１の絶縁層３１６と、再配線としての金属配線３１８と、第２の絶縁層３２０と、外部接続端子３２２（第１の外部接続端子）とを備える。
【００９０】
図９の断面図を用いてウエハーレベルＣＳＰ３００の構成を説明すると、ＩＣチップ３０２の上面には、左右両端に電極パッド３１４が配設されている。また、ＩＣチップ３０２の上面全体には、第１の絶縁層３１６が形成されている。ただし、電極パッド３１４および、凸部３１２が形成される位置には、第１の絶縁層３１６は形成されていない。また、第１の絶縁層３１６の上面には、電極パッド３１４に接続された再配線３１８と、再配線３１８の無い領域において、第２の絶縁層３２０とが形成されている。さらに、上記凸部３１２は、電極パッド３１４と再配線３１８とを取り囲むように配設されている。ただし、凸部３１２および再配線３１８の上部に搭載される外部接続端子３２２の位置には、第２の絶縁層３２０が形成されない。
【００９１】
ここで、図９の平面図を用いて説明するが、この図において示す斜線部分は凸部３１２であり、凸部３１２からは、外部接続端子３２２ａ（第２の外部接続端子）および外部接続端子３２２ｂ（第３の外部接続端子）に伸びる引き出し線が形成されている。
【００９２】
以上のようなウエハーレベルＣＳＰ３００の構成は、前述したウエハーレベルＣＳＰ１００と同様の構成である。しかしながら、ウエハーレベルＣＳＰ３００には、引き出し線が複数存在するという点において、ウエハーレベルＣＳＰ１００の構成とは異なる。
【００９３】
このとき、上記引き出し線は、凸部３１２の任意の箇所から延長され、それぞれ外部接続端子３２２ｃ、３２２ｄ、および３２２ｅに接続されている。このように、複数の引き出し線を設けることによって、ふたつの引き出し線を設けているときよりも、ＩＣチップ３０２の割れや欠けの箇所を絞込みやすい。すなわち、引き出し線に接続される外部接続端子３２２の数を増やすことによって、例えばＩＣチップ３０２のエッジ部が欠けて、ＩＣの機能を失ったとき、ＩＣチップ３０２における割れや欠けの箇所を特定しやすい。したがって、本実施例において示した引き出し線の数には限定しない。
【００９４】
図１０は、本発明に係るウエハーレベルＣＳＰ３００をプリント回路基板３３０に実装した状態を示す図である。この図に示すように、プリント回路基板３３０は、ベース部３３２と、プリント回路基板上の配線およびパッド３３４と、ソルダーレジスト３３６とを備える。
【００９５】
ここで、プリント回路基板上の配線およびパッド３３４は、図示しないが、本実施例以外の半導体装置および電子部品が実装される部分に設けられている。また、プリント回路基板上の配線およびパッド３３４は、図９に示したウエハーレベルＣＳＰ３００の外部接続端子３２２と接続される部分にも設けられている。さらに、検出用パッド３３４ｃおよび３３４ｄは、凸部３１２から引き出された特定の外部接続端子３２２ｃおよび３２２ｄと、配線３３４により接続されることによって、接合している。
【００９６】
また、ソルダーレジスト３３６は、ウエハーレベルＣＳＰ３００、検出用パッド３３４ｃおよび３３４ｄ、ならびに本実施例以外の半導体装置および電子部品が実装される部分には形成されていない。
【００９７】
ここで、例えば、シリコンの割れや欠けが、外部接続端子３２２ｃおよび３２２ｄに接続されているふたつの引き出し線に挟まれる凸部３１２にかかるように発生したとする。その場合には、プリント回路基板３００上に設けた検出用パッド３３４ｃと３３４ｄとの間の電気的導通を検査することにより、シリコンの割れや欠けを把握できる。したがって、ウエハーレベルＣＳＰ３００をプリント回路基板に実装した状態においても、シリコンの割れや欠けを検出することができる。
【００９８】
さらに、このような凸部３１２の割れや欠けの検出は、３２２ｃと３２２ｄとの間に限定されない。例えば、３２２ａと３２２ｅとの間、または３２２ｂと３２２ｃとの間においても、同様に凸部３１２の割れや欠けを検出できる。
【産業上の利用可能性】
【００９９】
本発明に係る半導体装置の製造方法は、高機能かつ小型軽量化したＩＣチップにおいても、補強およびメンテナンスが可能であるため、携帯電話など小型の携帯ツールに搭載する半導体装置の製造に適用できる。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施形態に係る半導体装置の構成を示す平面図および断面図である。
【図２】本発明の一実施形態に係る半導体装置が個片化される前の状態を示す平面図および断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法における、絶縁層を形成する工程を示すものであり、（ａ）〜（ｃ）は、ウエハの断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法における、めっき処理工程を示すものであり、（ａ）〜（ｃ）は、ウエハの断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法における、再配線および外部接続端子を形成する工程を示すものであり、（ａ）〜（ｃ）は、ウエハの断面図である。
【図６】本発明の一実施形態に係る半導体装置におけるＩＣチップのエッジ部が欠けた状態を示す平面図および断面図である。
【図７】本発明の一実施形態に係る半導体装置の構成を示す平面図および断面図である。
【図８】本発明の一実施形態に係る半導体装置におけるＩＣチップのエッジ部が欠けた状態を示す平面図および断面図である。
【図９】本発明の一実施形態に係る半導体装置の構成を示す平面図および断面図である。
【図１０】本発明の一実施形態に係る半導体装置をプリント回路基板に実装した状態を示す断面図である。
【図１１】従来の半導体装置であるウエハーレベルＣＳＰの構成を示す平面図および断面図である。
【図１２】従来の半導体装置が個片化される前の状態のウエハを示す平面図および断面図である。
【図１３】従来の半導体装置が個片化される前の状態のウエハを示す図である。
【図１４】従来の半導体装置におけるＩＣチップのエッジ部が欠けた状態を示す平面図および断面図である。
【図１５】従来の半導体装置におけるＩＣチップのエッジ部が欠けた状態を示す斜視図である。
【図１６】従来の半導体装置におけるＩＣチップのエッジ部の割れや欠けを検出するパターンを示す平面図である。
【符号の説明】
【０１０１】
１００，２００，３００  本発明の実施例を示すウエハーレベルＣＳＰ
４００，５００  従来例を示すウエハーレベルＣＳＰ
１０２，２０２，３０２  ＩＣチップ
１１２，２１２，３１２  導電体の凸部
１１４，２１４，３１４，４１４  ＩＣに形成された電極パッド
１１６，２１６，３１６，４１６  第１の絶縁層
１１８，２１８，３１８，４１８  再配線
１２０，２２０，３２０，４２０  第２の絶縁層
１２２，２２２，３２２，４２２  外部接続端子
１２４，２２４，４２４  ＩＣチップのエッジ部の欠け
１２６，４２６  ダイシングライン
１２８  感光性レジスト
３３０  プリント回路基板
３３２  プリント回路基板のベース部
３３４  プリント回路基板上の配線およびパッド
３３４ｃ，３３４ｄ  検出用パッド
３３６  ソルダーレジスト
５１２  導電体パターン
５２２  針あて測定用パッド
【図１】
0005005521.tif 000002
【図２】
0005005521.tif 000003
【図３】
0005005521.tif 000004
【図４】
0005005521.tif 000005
【図５】
0005005521.tif 000006
【図６】
0005005521.tif 000007
【図７】
0005005521.tif 000008
【図８】
0005005521.tif 000009
【図９】
0005005521.tif 000010
【図１０】
0005005521.tif 000011
【図１１】
0005005521.tif 000012
【図１２】
0005005521.tif 000013
【図１３】
0005005521.tif 000014
【図１４】
0005005521.tif 000015
【図１５】
0005005521.tif 000016
【図１６】
0005005521.tif 000017