(57)【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ消去のため前記メモリセルに対し消去電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部と
を備えた不揮発性半導体記憶装置において、
前記制御部は、
一連の前記消去動作時に前記消去電圧として最初に印加される消去開始電圧の値を記憶する第１記憶部と、
実行済みの前記消去動作及び前記消去ベリファイ動作において、データ消去が完了したときにおける前記消去電圧である消去完了電圧の値を記憶する第２記憶部と、
前記消去動作が行われる毎に前記消去完了電圧の値と前記消去開始電圧の値とを比較する第１コンパレータと、
前記消去完了時電圧の値が前記消去開始電圧の値より大であると前記第１コンパレータが判断した場合にカウント値をカウントアップするカウンタと、
前記カウント値が所定値よりも大きくなった場合に前記第１記憶部に記憶されている前記消去開始電圧の値を更新させる第２コンパレータと
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、
外部から与えられた論理アドレスと前記メモリセルアレイにおける物理アドレスとの対応関係を記憶するアドレス変換テーブルを備え、
前記メモリセルアレイ内の各ブロック毎に書き込み／消去回数が均一化されるよう前記アドレス変換テーブルを書き換える
ように構成された請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、複数の前記複数のメモリセルアレイを直列に接続してなるＮＡＮＤ型セルを複数配列してなるＮＡＮＤ型メモリセルアレイであり、
前記メモリセルを選択するためのワード線を共有する複数の前記ＮＡＮＤ型セルにより１つのブロックが形成され、
前記消去動作は、前記ブロックを単位として実行される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記消去開始電圧の値を保持し電源投入後に実行される初期設定時に前記消去開始電圧の値を保持する初期設定記憶部を更に備え、
前記第２コンパレータは、前記カウント値が所定値よりも大きくなった場合に前記第１記憶部及び前記初期設定記憶部に記憶されている前記消去開始電圧の値を更新させるように構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、
データ消去された前記メモリセルの閾値電圧の分布範囲を狭めるためのソフトプログラム動作を実行可能に構成され、
前記第１記憶部は、前記消去開始電圧の値に加え、前記ソフトプログラム動作を実行する場合において前記メモリセルに印加されるソフトプログラム電圧の値を記憶し、
前記第２コンパレータは、前記カウント値が所定値よりも大きくなった場合に前記第１記憶部に記憶されている前記消去開始電圧の値を更新すると共に、前記ソフトプログラム電圧の値も更新させるように構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。
【０００３】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース、ドレインを共有して直列接続され、また選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができ、また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【０００４】
またＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのセルで同時にＦＮトンネル電流を流すことにより行われる。具体的に、１ワード線を共有するメモリセルの集合を１ページ又は２ページとして、データ書き込みはページ単位で行われる。データ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。
【０００５】
また、ＮＡＮＤ型フラッシュメモリのブロック単位のデータ消去に際しては、一定の閾値範囲の消去状態が得られたか否かを確認するためのベリファイ読み出し（消去ベリファイ）が必要になる（例えば、特許文献１参照）。
【０００６】
消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて（ステップアップさせて）同様の消去動作、消去ベリファイ動作が繰り返される。
【０００７】
ところで、１つのメモリセルに対し書き込み・消去が繰り返し行われると、電荷蓄積膜にトラップされた電荷が流出し難くなり、このため、消去動作を同じ回数繰り返してもメモリセルの閾値電圧が容易には低下しないという現象が生じる。このため、１つのメモリセルに対する書き込み／消去繰り返し回数が大きくなると、その分消去動作、消去ベリファイ回数の繰り返し回数も多くしなければならない（消去電圧もステップアップして大きくなる）。
【０００８】
消去動作の繰り返し回数が多くなると、それだけ消去時間が長くなり、不揮発性半導体記憶装置のパフォーマンスを全体として低下させることになる。従って、消去動作の繰り返し回数をできるだけ少なくすることが望まれる。
【特許文献１】特開平９−１８０４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、データ消去動作の際の消去動作の繰り返し回数を少なくして、消去時間の増加を抑制することを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、データ消去のため前記メモリセルに対し消去電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備えた不揮発性半導体記憶装置において、前記制御部は、一連の前記消去動作時に前記消去電圧として最初に印加される消去開始電圧の値を記憶する第１記憶部と、実行済みの前記消去動作及び前記消去ベリファイ動作において、データ消去が完了したときにおける前記消去電圧である消去完了電圧の値を記憶する第２記憶部と、前記消去動作が行われる毎に前記消去完了電圧の値と前記消去開始電圧の値とを比較する第１コンパレータと、前記消去完了時電圧の値が前記消去開始電圧の値より大であると前記第１コンパレータが判断した場合にカウント値をカウントアップするカウンタと、前記カウント値が所定値よりも大きくなった場合に前記第１記憶部に記憶されている前記消去開始電圧の値を更新させる第２コンパレータとを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明は、データ消去動作の際の消去動作の繰り返し回数を少なくして、消去時間の増加を抑制することを可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
[第１の実施の形態]
図１は、本発明の第１の実施の形態による不揮発性半導体装置が適用されるメモリカード２０の構成を示す。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１（以下、単にメモリチップ２１ということもある）とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。
【００１４】
ＮＡＮＤ型フラッシュメモリチップ２１は、複数のメモリチップから構成される場合もある。図１では二つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御され得る。なお、各フラッシュメモリチップ２１は、各種初期設定データを保持するためのＲＯＭフューズ６を備えている。
【００１５】
ＲＯＭヒューズ６に記憶される初期設定データは、例えば不良置換データ、電圧設定データ等を含む。電圧設定データは、例えば各種電圧のトリミングデータや、各種電圧がステップアップして上昇する場合における初期値、ステップアップ幅の大きさ等を含む。ＲＯＭヒューズ６に記憶されている各種データは、メモリチップ２１中の１又は複数のブロックに転送・格納される。また、このブロックは、後述するように電圧データの更新がされる場合において書き換えられる。
【００１６】
メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイス（図示せず）との間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御の他メモリカード全体の動作制御を行うＭＰＵ２４、ＮＡＮＤ型フラッシュメモリチップ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７、ＲＡＭ２８、ＲＯＭ２９を有する１チップコントローラである。
【００１７】
メモリカード２０に電源が投入されると、フラッシュメモリチップ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタとしてのＲＡＭ２８に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。
【００１８】
ＲＡＭ２８上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをＲＡＭ２８上に作成したり、ホストからのコマンドを受けて、フラッシメモリチップ２１をアクセスしたり、データ転送制御を行う。
【００１９】
一例としてこのファームウエアは、ホストデバイスから供給される論理アドレスを、ＮＡＮＤ型フラッシュメモリチップ２１内で用いられる物理アドレスに変換するアドレス変換テーブルをＲＡＭ２８上に作成する。このファームウエアは、ＮＡＮＤ型フラッシュメモリチップ２１の特定のブロックＢＬＫに対し書き込み／消去動作が集中して起こらないよう、適宜アドレス変換テーブルにおける論理アドレスと物理アドレスの対応関係を変更する。換言すれば、メモリチップ２１内の全ブロックＢＬＫへの書き込み／消去回数が均一化されるよう、論理アドレスと物理アドレスの対応関係の変換を適宜行っている。
【００２０】
図２は、本実施の形態によるＮＡＮＤ型フラッシュメモリチップ２１の概略構成を示している。図２に示すように、このＮＡＮＤ型フラッシュメモリチップ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭヒューズ６とから構成されている。コントローラ４は、図１のメモリコントローラ２２と共に、メモリセルアレイ１に対する制御部を構成するものである。
【００２１】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。
【００２２】
図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜上に電荷蓄積層としてのフローティングゲートを有し、そのフローティングゲート上に、層間絶縁膜を介してコントロールゲートを形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。
【００２３】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。
【００２４】
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００２５】
図２に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。
【００２６】
メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバを含む）３は、ワード線及び選択ゲート線を選択して駆動する。
【００２７】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００２８】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。
【００２９】
またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。
【００３０】
図３は、メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。二値記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する”１”セル、正の閾値電圧を有している場合を論理“０”データを保持する”０”セルと定義する。メモリセルを“１”データ状態にする動作を消去動作、“０”状態にする動作を狭義の書き込み動作とする。ＮＡＮＤ型フラッシュメモリでは、データ消去は通常ブロック単位で行われる。
【００３１】
[消去動作]
図４は、一つのＮＡＮＤセルユニットに着目した消去動作時の電位関係を示す。消去動作は、ブロック単位で実行される。セルウェル(ＣＰＷＥＬＬ)に消去電圧Ｖｅｒａ（２０Ｖ以上）、選択ブロック内の全ワード線ＷＬに０Ｖを印加して、各メモリセルのフローティングゲートの電子をセルウェル側にＦＮトンネル電流により引き抜いて、メモリセルの閾値電圧を低下させる。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティングとする。
【００３２】
[書き込み動作]
書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線には書き込み電圧Ｖｐｇｍ（約２０Ｖ）を印加し、非選択ワード線には書き込み中間電圧Ｖｐａｓｓ（約１０Ｖ）を印加し、選択ゲート線ＳＧ２には、Ｖｄｄを印加する。
【００３３】
この書き込み動作に先立って、ビット線及びＮＡＮＤセルユニットは、書き込みデータに応じてプリチャージされる。具体的に“０”データを書き込む場合には、センスアンプ回路２からビット線に０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルを介して選択ワード線に接続されたメモリセルのチャネルまで転送される。したがって、上述の書き込み動作条件下で選択メモリセルのチャネルからフローティングゲートに電子が注入され、メモリセルの閾値電圧が正側にシフトする（”０”セル）。
【００３４】
“１”書き込み（即ち選択メモリセルに“０”データを書き込まない、書き込み禁止）の場合は、ビット線にＶｄｄが印加される。このビット線電圧は、選択ゲートトランジスタＳ２の閾値電圧分低下してＮＡＮＤセルユニットのチャネルに転送され、チャネルはフローティングになる。これにより、上述した書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、フローティングゲートへの電子注入が行われない。従ってメモリセルは“１”データを保持する。
【００３５】
[読み出し動作]
データ読み出しは、ＮＡＮＤセルユニット１０内の選択メモリセルが接続されたワード線（選択ワード線）に読み出し電圧０Ｖを与える一方、非選択のメモリセルが接続されたワード線（非選択ワード線）には読み出し電圧（４．５Ｖ程度）を印加する。このとき、ＮＡＮＤせるユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００３６】
[消去ベリファイ動作]
データ読み出し時、設定された閾値状態と読み出し電圧との間には、データの信頼性を保証するマージンが必要である。したがって、データ消去動作においても書き込み動作においても、図３に示すように、“０”データの閾値の下限値Ｖｐｖおよび“１”データの閾値の上限値Ｖｅｖの制御が必要となる。
【００３７】
そのため、データ消去モードにおいては、前述のようなデータ消去動作において消去電圧Ｖｅｒａをパルス電圧として印加した後に、消去セルの閾値電圧がその上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し動作（消去ベリファイ読み出し動作）を行う。書き込み動作の場合には、前述のような書き込みパルス印加動作を行った後に、“０”書き込みセルの閾値がその分布の下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）を行う。
【００３８】
消去ベリファイ読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を図５に示す。セルソース線ＣＥＬＳＲＣには電源電圧Ｖｄｄ、選択ブロックの全ワード線には０Ｖ、選択ゲート線ＳＧ１、ＳＧ２は電源電圧Ｖｄｄより高い中間電圧Ｖｒｅａｄ（約４．５Ｖ）を印加する。ビット線ＢＬは、０Ｖにプリチャージしておく。ＮＡＮＤセルユニットにおける全メモリセルが閾値電圧Ｖｔｈ＝−１Ｖ（＝Ｖｅｖ）の“１”状態に消去されていれば、上述のベリファイ読み出しにより、ビット線にはメモリセルによる閾値電圧Ｖｔｈの絶対値に相当する１Ｖ程度の電圧が出力される。即ち図３に示す“１”データの閾値上限値Ｖｅｖを−１Ｖとするには、センスアンプ回路２でビット線電圧が１Ｖ以上であることを検出すればよい。ビット線電圧が１Ｖ以上であることが検出されたら、ＮＡＮＤセルユニット内の全メモリセルの消去が十分に行われたことになり、消去動作を終了する。もしビット線電圧が１Ｖ以下であれば、消去不十分のセルがあることを示しており、再度消去動作を行う。
【００３９】
再度消去動作を行う場合、消去電圧Ｖｅｒａは、初期値Ｖｅｒａ０よりもステップアップ値ΔＶ（＞０）だけ大きい電圧（Ｖｅｒａ０＋ΔＶ）に設定される（図６参照）。この再設定後の大きな消去電圧Ｖｅｒａ＝Ｖｅｒａ０＋ΔＶによっても消去不十分のセルがある場合、更にステップアップ値ΔＶだけ消去電圧を大きくするステップアップ動作を行い（Ｖｅｒａ＝Ｖｅｒａ０＋２ΔＶとする）、以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す（繰り返し回数が多くなるほど、消去電圧ＶｅｒａはΔＶずつステップアップする）。
【００４０】
ここで、１つのメモリセルブロックに対し実行される書き込み／消去回数と、メモリセルの閾値電圧Ｖｔｈとの関係を図７に示す。図７から明らかなように、書き込み／消去回数が多くなるほど、”１”セルの閾値電圧Ｖｔｈは０に近付き（消去されにくくなり）、一方、”０”セルの閾値電圧Ｖｔｈは大きくなる（書き込み易くなる）。
【００４１】
１つのブロックに対するデータ消去動作を開始する場合において、まだ書き込み／消去回数が少ないにも拘わらず、大きな消去電圧Ｖｅｒａを最初から設定することは好ましくない。例えば、まだ出荷直後の為書き込み／消去回数が少なく、消去電圧Ｖｅｒａ＝Ｖｅｒａ０でも十分に消去可能なブロックに対し、はじめから消去電圧Ｖｅｒａ＝Ｖｅｒａ０＋ΔＶ或いはそれ以上の電圧を与えることは、メモリセルＭＣのゲート酸化膜等にダメージを与え、メモリの低寿命化を招来する虞がある。図６に示すように、消去電圧Ｖｅｒａを初期値Ｖｅｒａ０から段階的に上昇させる方法が採られるのは、このためである。
【００４２】
その一方で、書き込み／消去回数が多くなり消去されにくくなったブロックに対して、不十分な大きさの消去電圧Ｖｅｒａを繰り返し長い時間印加することは、却ってメモリセルのゲート絶縁膜等に対しダメージを与える。例えば、２段階消去電圧Ｖｅｒａをステップアップして、消去電圧Ｖｅｒａ＝Ｖｅｒａ０＋２ΔＶとしないと消去できないブロックに対し、消去電圧Ｖｅｒａ＝Ｖｅｒａ０、Ｖｅｒａ＝Ｖｅｒａ０+ΔＶによる消去動作を行うことは、消去に要する時間が長くなるだけでなく、メモリセルのゲート絶縁膜等にダメージを与えるのみとなり有益でない。
【００４３】
このような観点から、本実施の形態では、各消去動作において最初に消去電圧Ｖｅｒａとして印加される電圧（以下、「消去開始電圧」という）Ｖｅｒａｓｔを、書き込み／消去回数が増えるに従って増加させる方式を採用する。この点を、図８を参照して説明する。
【００４４】
より具体的には、消去電圧Ｖｅｒａの開始値である消去開始電圧Ｖｅｒａｓｔは、メモリ出荷当初は初期値Ｖｅｒａ０に設定される。すなわち、消去動作は図８の（１）から開始され、消去不十分の場合に順次消去電圧ＶｅｒａはΔＶずつステップアップされる（（２）→（３）→（４））。
【００４５】
しかし、書き込み／消去回数が増加して、初期値Ｖｅｒａ０では消去不十分なメモリセルブロックが発生した場合には、その後所定のタイミングで、消去開始電圧ＶｅｒａｓｔをＶｅｒａ０でなく、これよりも大きい電圧（Ｖｅｒａ０＋ｎ・ΔＶ、ただしｎは自然数）に更新する。
【００４６】
すなわち、更新後の消去動作は図８の（１）ではなく、例えば（２）、（３）、（４）（或いは図示しない更に大きな電圧）から開始され、それでも消去不十分の場合に消去電圧Ｖｅｒａは更にΔＶずつステップアップされる。これにより、メモリ出荷直後の消去動作がされやすい状況では、無駄に大きな消去電圧が印加されることがない一方で、書き込み／消去回数が多くなり消去動作がされ難くなった状況では、消去に不十分な電圧が印加され続け、これによりメモリせるにダメージを与えることが回避される。従って、本実施の形態に係る半導体記憶装置によれば、消去時間の増加が抑制されると共に、メモリセルへのダメージも少なくすることができ、結果としてメモリの長寿命化を図ることができる。
【００４７】
図９は、前述のファームウエアとＭＰＵ２４とによりメモリコントローラ２２内に実現される、消去動作を司る制御部の機能を示す機能ブロック図である。この制御部は、第１記憶部２２１、第２記憶部２２２、コンパレータ２２３（第１コンパレータ）、カウンタ２２４、及びコンパレータ２２５（第２コンパレータ）を備えている。
【００４８】
第１記憶部２２１は、電源投入後にＲＯＭヒューズ６に記憶されメモリチップ２１中の所定のブロックに転送・格納されている初期設定データのうち、１つのブロックに対する消去動作時に消去電圧Ｖｅｒａとして最初に印加される消去開始電圧Ｖｅｒａｓｔを記憶する。
【００４９】
第２記憶部２２２は、実行済みの消去動作及び消去ベリファイ動作において、１のブロック内におけるデータ消去が完了したとき（１ブロック内のすべてのメモリセルの消去が完了したとき）における消去電圧である消去完了電圧Ｖｅｒａｃｍｐの値を記憶する。メモリ出荷当初においては、この消去完了電圧Ｖｅｒａｃｍｐは初期値Ｖｅｒａ０に設定されていて、書き込み・消去動作回数が増えて消去がされ難くなるに従って随時ΔＶずつステップアップされる。
【００５０】
コンパレータ２２３は、消去動作が行われる毎に、第１記憶部２２１に記憶されている消去開始電圧Ｖｅｒａｓｔと、第２記憶部２２２に記憶されている消去完了電圧Ｖｅｒａｃｍｐの値とを比較し、後者が前者より大きい場合に比較信号ＣＭＰ１を出力する。
【００５１】
カウンタ２２４は、比較信号ＣＭＰ１を受信した場合に、カウント値ＣＮＴをカウントアップする機能を有する。
【００５２】
コンパレータ２２５は、カウント値ＣＮＴと、上限値ＬＩＭ＜ｎ：０＞とを比較して、前者が後者より大きい場合に比較信号ＣＭＰ２を出力する。
【００５３】
第１記憶部２２１は、比較信号ＣＭＰ２を受信した場合に、自身に格納された消去開始電圧ＶｅｒａｓｔをΔＶだけステップアップさせた値に更新する。
【００５４】
なお、比較信号ＣＭＰ２が出力された場合、ＭＰＵ２４は、メモリチップ２１中の、消去開始電圧Ｖｅｒａｓｔを記憶するブロックのデータも新しい消去開始電圧Ｖｅｒａｓｔに更新させる。これにより、メモリの電源がｏｆｆとされた場合でも、電源再投入後はこの更新後の消去開始電圧により消去動作を開始することができる。なお、第１記憶部２２１、２２２を不揮発性メモリにより構成してもよい。
【００５５】
次に、この半導体記憶装置の動作を、特に消去動作に関して説明する。
【００５６】
電源投入後、ＲＯＭヒューズ６に格納された各種初期設定データは、図示しない各種レジスタに転送され、それら初期設定データのうち消去開始電圧Ｖｅｒａｓｔは、メモリチップ２１中の対応するブロック及び第１記憶部２２１に転送され格納される。
【００５７】
実際の消去動作に際しては、図示しないホストデバイスからメモリコントローラ２２に対して、ある論理アドレスのブロックについての消去命令が出力される。メモリコントローラ２２は、この消去命令を受けた場合、ＲＡＭ２８に格納されたアドレス変換テーブルを参照して、論理アドレスに対応する物理アドレスを抽出する。
【００５８】
続いてメモリコントローラ２２は、第１記憶部２２１から消去開始電圧Ｖｅｒａｓｔを読み出して、この消去開始電圧Ｖｅｒａｓｔ、及び物理アドレスに従い、メモリチップ２１に対する消去動作を開始する。
【００５９】
その後の消去ベリファイ動作の結果、当該ブロックへの消去が不十分であることが判明すれば、消去電圧ＶｅｒａをＶｅｒａｓｔからΔＶだけステップアップさせて（ステップアップ動作）、再度消去動作を繰り返す。当該ブロックの消去が完了した場合、その時の消去電圧が消去完了電圧Ｖｅｒａｃｍｐとして第２記憶部２２２に格納（更新）される。
【００６０】
この消去動作と並行して、コンパレータ２２３は、消去命令が出される毎に、第１記憶部２２１に記憶された消去開始電圧Ｖｅｒａｓｔと、第２記憶部２２２に記憶された消去完了電圧Ｖｅｒａｃｍｐとを比較する。前者の方が後者よりも小さい場合、コンパレータ２２３は比較信号ＣＭＰ１を出力する。カウンタ２２４は、カウント値ＣＮＴをカウントアップする。
【００６１】
消去完了電圧Ｖｅｒａｃｍｐが初期値Ｖｅｒａ０からステップアップされると、その後消去動作が実行される毎にコンパレータ２２３から比較信号ＣＭＰ１が出力され、カウント値ＣＮＴもカウントアップされる。
【００６２】
消去動作が繰り返され、カウント値ＣＮＴが上限値ＬＩＭ＜ｎ：０＞を超えた場合、コンパレータ２２５は比較信号ＣＭＰ２を出力する。第１記憶部２２１及びＲＯＭヒューズ６に対応するメモリチップ２１中のブロックは、この比較信号ＣＭＰ２を受けて、消去開始電圧Ｖｅｒａｓｔを、ステップアップ値ΔＶだけ高い値に更新する。
【００６３】
なお、データの信頼性を高くするため、当該ブロックの書き換えを繰り返したくない場合には、このデータは一旦メモリコントローラ２２で保持しておき、その後の適当なタイミングにて当該ブロックへの書き換えを行うようにしてもよい。
【００６４】
また、上記の説明では、比較信号ＣＭＰ２の出力後、第１記憶部２２１が記憶する消去開始電圧ＶｅｒａｓｔをΔＶだけステップアップさせて更新する例を示したが、その代わりに、第２記憶部２２２で更新・記憶された消去完了電圧Ｖｅｒａｃｍｐと等しい電圧に消去開始電圧Ｖｅｒａｓｔをステップアップ・更新させてもよい。この場合、消去に要する時間は短縮することができるが、一方でたまたま非常に消去がされにくいブロックがメモリ使用開始当初に消去対象となった場合において、次に消去されるブロックに不要なまでに高い消去電圧Ｖｅｒａを印加してしまう虞がある。この点、消去開始電圧ＶｅｒａｓｔをΔＶだけステップアップさせて更新する場合には、このような不要に高い電圧を印加される虞は無い。
【００６５】
また、上記の実施の形態では、アドレス変換テーブルを用いて各ブロックへの書き込み／消去回数を均一化する制御を行う場合を説明したが、このような制御を行わない場合はもちろん、こうした制御を行ったとしても書き込み／消去回数が厳密には均一化されない場合もある。
【００６６】
このような場合、書き込み／消去回数が少ないブロックに対しては、第１記憶部２２１に記憶された消去開始電圧Ｖｅｒａｓｔではなく、これによりも低い電圧、例えば初期値Ｖｅｒａ０を消去開始電圧として消去動作を開始してもよい。こうした書き込み／消去回数が少ないブロックは一般に特定のブロックであるため、そうしたブロックのアドレスをあらかじめ記憶しておき、そのアドレスが指定された場合に上記のような消去動作を行うこととしてもよい。
【００６７】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図面を参照して説明する。
【００６８】
図１０は、本発明の第２の実施の形態により実現されるメモリコントローラ２２の機能ブロック図を示している。全体的な構成、メモリ構成等は、第１の実施の形態と同様（図１、図２）であるので、重複する説明は省略する。
【００６９】
この実施の形態の半導体記憶装置は、図１０に示すように、各ブロック毎の書き込み／消去回数を記憶する第３記憶部２２６を備えている。第３記憶部２２６は、メモリコントローラ２２内に設けられていても良いし、外部に設けられていても良い。
【００７０】
メモリコントローラ２２は、消去動作毎に、この第３記憶部２２６を参照して、消去しようとするブロックへの書き込み／消去回数を特定する。その結果、当該ブロックへの書き込み／消去回数が例えば所定値よりも少ない場合には、そのブロックに対する消去動作においては、消去開始電圧Ｖｅｒａｓｔとして、第１記憶部２２１に記憶された値ではなく、これよりも小さい値例えば初期値Ｖｅｒａ０を選ぶ。これにより、書き込み／消去回数の情報により、消去開始電圧を各ブロック毎に個別に設定でき、書き込み／消去回数が少ないブロックに対し不必要に高い消去電圧が印加されることを防止することができる。その他の動作等は第１の実施の形態と同様である。なお、第３記憶部２２６において、各ブロック毎の書き込み回数または消去回数のいずれかのみを記憶するようにしてもよい。
【００７１】
[第３の実施の形態]
次に、本発明の第３の実施の形態を、図面を参照して説明する。
この実施の形態では、消去開始電圧Ｖｅｒａｓｔの更新時に、いわゆるソフトプログラム動作を行う場合におけるソフトプログラム電圧も併せて更新する点で前述の実施の形態と異なっている。全体的な構成、メモリ構成等は、第１の実施の形態と同様（図１、図２）であるので、重複する説明は省略する。
【００７２】
図１１は、ソフトプログラム動作を説明するための概念図である。ソフトプログラム動作とは、消去状態のメモリセル（”１”メモリセル）の閾値電圧分布を一定の範囲に狭めるための書き込み動作である。すなわち、図１１に示すように、消去動作後のメモリセルの閾値電圧の分布は、メモリセル毎の消去のされやすさの違いにより、大きく広がったものとなる。
【００７３】
このような分布の場合、閾値電圧がより低い”１”メモリセルは、閾値電圧が高い”１”メモリセルに比べ、データの書き込み動作に時間を要する。このため、消去動作完了後において、閾値電圧が低くなりすぎたメモリセルに対して、所定のソフトプログラム電圧Ｖｓｐｇｍを印加して、閾値電圧を高くし、これにより、閾値電圧分布の広がりを小さくする動作を行う。これをソフトプログラム動作と呼んでいる。
【００７４】
このようなソフトプログラム動作を行う場合、書き込み／消去回数が少ないブロックでは全体的にメモリセルは書き込まれ難い状態にあり、従ってある程度高いソフトプログラム電圧Ｖｓｐｇｍを設定する必要がある。
【００７５】
一方、書き込み／消去回数が多くなったブロックでは全体的にメモリセルは書き込まれやすい状態となっているので、ソフトプログラム電圧Ｖｓｐｇｍは、書き込み／消去回数が少ないブロックにおけるのに比べ低い電圧でよい。
【００７６】
このような事情から、本実施の形態では、消去開始電圧Ｖｅｒａｓｔに加え、ソフトプログラム電圧Ｖｓｐｇｍが第１記憶部２２１に格納されている。そして、消去開始電圧Ｖｅｒａｓｔの更新時において、ソフトプログラム電圧ｓｐｇｍも、更新前よりも小さい値となるように更新される。そして、消去動作完了後のソフトプログラム動作時には、この記憶されたソフトプログラム電圧に基づいてソフトプログラム動作が行われる。
【００７７】
この実施の形態によれば、書き込み／消去回数が少ないブロックに対しては高いソフトプログラム電圧を供給する一方、書き込み／消去回数が多いブロックに対してはより低いソフトプログラム電圧を供給することができる。これにより、ソフトプログラム動作を適切に、且つ時間を短縮して実行することが可能となる。
【００７８】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施の形態による不揮発性半導体装置が適用されるメモリカード２０の構成を示す。
【図２】第１の実施の形態によるＮＡＮＤ型フラッシュメモリチップ２１の概略構成を示している。
【図３】メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。
【図４】一つのＮＡＮＤセルユニットに着目した消去動作時の電位関係を示す。
【図５】消去ベリファイ読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を示す。
【図６】一般的な消去動作を説明する概念図である。
【図７】１つのメモリセルブロックに対し実行される書き込み／消去回数と、メモリセルの閾値電圧Ｖｔｈとの関係を示すグラフである。
【図８】本実施の形態における消去動作を説明する概念図である。
【図９】消去動作を司る制御部の機能を示す機能ブロック図である。
【図１０】本発明の第２の実施の形態により実現されるメモリコントローラ２２の機能ブロック図を示している。
【図１１】本発明の第３の実施の形態を説明する概念図である。
【符号の説明】
【００８０】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭヒューズ、  ２０・・・メモリカード、  ２１・・・ＮＡＮＤ型フラッシュメモリチップ、  ２２・・・メモリコントローラ、  ２３・・・ＮＡＮＤフラッシュインタフェース、  ２４・・・ＭＰＵ、  ２５・・・トインタフェース、  ２６・・・バッファＲＡＭ、  ２７・・・ハードウェアシーケンサ、  ２８・・・ＲＡＭ
２９・・・ＲＯＭ、  ２２１・・・第１記憶部２２１、  ２２２・・・第２記憶部、  ２２３・・・コンパレータ、  ２２４・・・カウンタ、  ２２５・・・コンパレータ、  ２２６・・・第３記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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