(57)【特許請求の範囲】
【請求項１】
ＭＦＭＩＳ（金属−強誘電体−金属−絶縁体−半導体）構造を有するトランジスタ型強誘電体不揮発性記憶素子において、
上下に積み重ねられたＭＦＭ（金属−強誘電体−金属）構造とＭＩＳ（金属−絶縁体−半導体）構造と、
下の前記ＭＩＳ構造のキャパシタンスの実効面積をその上の前記ＭＦＭ構造のキャパシタンスの実効面積に比較して増大させる手段とを具備し、
前記ＭＩＳ構造が内部に凹凸部を含み、この凹凸部が前記増大させる手段を構成し、前記ＭＩＳ構造の上部が平坦でその上に前記ＭＦＭ構造が積み重ねられており、
前記トランジスタ型強誘電体半導体記憶素子におけるトランジスタ構造が形成されるトランジスタ領域と、前記ＭＦＭＩＳ構造を持ち前記トランジスタ領域と平面的に重ならない容量形成領域とを有し、該トランジスタ領域と該容量形成領域のうち、該容量形成領域下のシリコン基板のみに凹凸が形成されていることを特徴とするトランジスタ型強誘電体不揮発性記憶素子。
【請求項２】
前記ＭＦＭ構造の強誘電体層上の金属層の面積を前記強誘電体層の面積より小さくしてあることを特徴とする請求項１に記載のトランジスタ型強誘電体不揮発性記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性記憶素子に関し、より詳細には強誘電体を制御ゲートに用いたトランジスタ型強誘電体不揮発性記憶素子に関するものである。
【０００２】
【従来の技術】
現在、実用化されている強誘電体メモリは、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構成を有している（例えば、特開平２−１１３４９６号公報を参照）。その動作は、強誘電体のキャパシタンスの分極が反転する時と、反転しない時の電荷量の差を検知することによって、記憶した情報が［１］であったか［０］であったかを判断している。このため、情報を読み出す際に保持していた情報が破壊される。いわゆる破壊読み出しとなる。
【０００３】
さらに、この方法においては、分極の反転における電荷を直接電流として取り出して検知するために、キャパシタンスの面積が小さくなるとともに電流値も小さくなり、検出が困難となる。このことはこの構造のメモリがＤＲＡＭ同様にスケーリング側に従わないゆえに発生する基本的問題である。すなわち、このため使用する面積、電流、電力を低減する際に限界が存在する。
【０００４】
一方、強誘電体を制御ゲートに配置する電界効果型トランジスタ（ＦＥＴ；Field Effect Transistor）強誘電体メモリは、強誘電体の分極がトランジスタのチャンネルの電荷を誘起することによって、ソース、ドレイン間をオン、オフさせるもので、セル面積を比例縮小させても、ドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている（電子情報通信学会誌７７−９，ｐ９７６，１９９４）ことを意味し、微細化に際して原理的な限界は存在しない。
【０００５】
さらにトランジスタ型強誘電体メモリは強誘電体の分極により、ＦＥＴのオン、オフを維持するため、低電圧による読み出し動作により情報が破壊されない。いわゆる非破壊読み出しすることも可能である。
【０００６】
強誘電体を制御ゲートに配置する電界効果型強誘電体メモリトランジスタは２つの種類に大別される。その一つは、ＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）（金属−強誘電体−絶縁体−半導体）構造を持つ強誘電体トランジスタで、強誘電体がその分極によりゲート絶縁膜を介して、半導体基板表面に電荷を誘起するものである。
【０００７】
もう一つは、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）（金属−強誘電体−金属−絶縁体−半導体）構造をゲート構造に持つ強誘電体トランジスタで、ＭＦＩＳ構造の強誘電体層と絶縁膜層の間に金属（Ｍ）層を挟み込んだものである。本発明は、後者のＭＦＭＩＳに関するものである。
なお、本明細書中で言う金属層またはＭ層とは、金属の他、多結晶シリコンなどの導電体の層も含むものとする。
【０００８】
図１２は、従来例のＭＦＭＩＳ型強誘電体メモリ（T.Nakamura et al. Dig. Tech. Pap. of 1995 IEEE Int. Solid State Circuits Conf. P.68(1995)）の簡単化した原理図の断面を示す。図１２中、半導体基板（Ｓ）８０の主面にソース領域８２とドレイン領域８３とが形成されていて、その中間の半導体基板の主面にゲート絶縁層（Ｉ）８１が積層されている。ゲート絶縁層８１上には、第１導電体膜（Ｍ）８４、強誘電体層（Ｆ）８５、第２導電体膜（Ｍ）８６が積み重ねられている。
【０００９】
図１３は図１２のＭＦＭＩＳ構造の部分を等価回路で表したものである。図１３において上部電極Ａと半導体基板Ｂ間に電圧を印加して、強誘電体層Ｆを分極させる時、強誘電体Ｆの分極が十分飽和するまで電圧を印加することが、記憶保持特性の観点から必要であり、このためにはキャパシタンスＣF（強誘電体層の容量）がキャパシタンスＣI（ゲート絶縁層の容量）に比較して小さくなるように設計することが重要である。キャパシタンスＣFおよびキャパシタンスＣIは、電圧が印加されるゲート絶縁層Ｉまたは強誘電体層Ｆの実効表面積に正比例し、その厚さに逆比例する関係を有する。
【００１０】
そこでキャパシタンスＣF（強誘電体層の容量）がキャパシタンスＣI（ゲート絶縁層の容量）に比較して小さくなるように設計するために、ゲート絶縁層Ｉを薄くすること、強誘電体層Ｆを厚くすることが考えられるが、ゲート絶縁層Ｉを薄くすることは耐圧およびリーク電流の点から限界があり、強誘電体層Ｆを厚くすると強誘電体の分極を飽和させるために、高い分極電圧を必要とすることになる。
【００１１】
これらの問題を避けてキャパシタンスＣFをキャパシタンスＣIに比較して小さくする従来方法は、キャパシタンスＣFとキャパシタンスＣIの実効面積を変える方法である。これを行った簡単な原理図を図１４に示す。図１４は図１２の構造を上部より見た平面図と考えることができる。ＣIを構成するＭＩＳ（金属−絶縁体−半導体）部９１の面積の一部のみに強誘電体層を有するＭＦＭＩＳ構造９２を有している。８０は半導体基板、８２はソース領域、８３はドレイン領域を示す。この従来方法によって、ＣFを必要に応じてＣIに比較して小さく設計することができる。
【００１２】
【発明が解決しようとする課題】
しかし、この従来方法の問題は、ＭＦＭＩＳ部９２を最小加工寸法で形成してもＭＩＳ部９１はＭＦＭＩＳ部９２との面積比分だけ大きくなり、結局大きい面積を専有することとなり、高い集積度を得ることが出来ないことにある。
さらに、図１２に示す従来構造の今１つの問題点は、ソースおよびドレインとゲートとの位置調整を保ちながら、ソース〜ドレインのチャンネル長を再現性良く十分に短くできない点にある。
【００１３】
すなわち、図１２に示すように、ＭＦＭＩ部構造を同一寸法に形成してからソース、ドレインの不純物の導入活性化などの熱処理を行うと強誘電体に含まれる不純物が遊離してシリコンに拡散してデバイス特性を劣化させる恐れがあり、さらに図１２のように端面を一括して加工すると側壁におけるリーク電流が大きくなる恐れもある。
【００１４】
一方、ＭＩＳ構造をシリコン酸化膜上の多結晶シリコンによって、シリコンゲートによるセルフアライメント法を採用して形成し、シリコンゲート拡散後に、ＭＦＭ（金属−強誘電体−金属）構造を構成すると、ソース〜ドレイン間のチャンネル長は小さくすることができる。しかし、この場合、このＭＩＳ構造の上部にＭＦＭ構造を構成する場合の位置合わせ余裕が極めて厳しくなる。
【００１５】
すなわち、図１５のように、多結晶シリコンゲート８７を持つシリコンゲートトランジスタの上部の層間絶縁膜８８に開けたコンタクトホール８９を介して強誘電体（Ｆ）８５の導電体８４を接続すると、コンタクトホール８９の位置合わせのずれによって図１６のように導電体８４がシリコン基板８０に接続してしまうという不具合が発生することがあるので、シリコンゲート８７のゲート幅はコンタクトホール８９の位置合わせ精度を考慮するため、十分に小さくすることはできない。
【００１６】
そこで本発明は、このような従来の技術が有する未解決な課題を解決したものである。メモリセル面積を縮小して高密度に集積化を可能にし、同時にチャンネル長を再現性良く短く加工でき、ＬＳＩ製造プロセスの最小加工寸法まで縮めることを可能にした、トランジスタ型強誘電体不揮発性記憶素子を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために、本発明では、ＭＦＭＩＳ（金属−強誘電体−金属−絶縁体−半導体）構造を有するトランジスタ型強誘電体不揮発性記憶素子において、上下に積み重ねられたＭＦＭ（金属−強誘電体−金属）構造とＭＩＳ（金属−絶縁体−半導体）構造と、下のＭＩＳ構造のキャパシタンスの実効面積を上のＭＦＭ構造のキャパシタンスの実効面積に比較して増大させる手段と、を具備することを特徴とするトランジスタ型強誘電体不揮発性記憶素子を提供する。実効面積を増大させる手段は、半導体基板に作られたトレンチ（溝）または凹凸部であり、これらトレンチまたは凹凸部によりＭＩＳ構造のキャパシタンスの実効面積を増大させる。また、実効面積を増大させる手段は、ＭＦＭ構造とＭＩＳ構造の中間に介在するＭＩＭ（金属−絶縁体−金属）構造であっても良い。
【００１８】
すなわち、本発明では、半導体基板と、この半導体基板内に設けられたトレンチとを有し、ＭＩＳ構造がトレンチ内に形成され、ＭＦＭ構造がトレンチ上に半導体基板の主面と平行に積層されていて、実効面積を増大させる手段がこのトレンチにより構成されている。
【００１９】
また、本発明では、ＭＩＳ構造が不揮発性記憶素子の検出用ＭＩＳトランジスタであり、このＭＩＳトランジスタのソース、ベース、ドレインの各領域が、半導体基板内に、下からソース、ベース、ドレインの順に形成されていて、実効面積を増大させる手段がトレンチの内面に設けられているＭＩＳトランジスタのゲート構造により構成されている。
【００２０】
さらに、本発明では、ＭＩＳ構造が不揮発性記憶素子の検出用ＭＩＳトランジスタであり、このＭＩＳトランジスタのソース、ベース、ドレインの各領域が、半導体基板内に、下からドレイン、ベース、ソースの順に形成されていて、実効面積を増大させる手段がトレンチの内面に設けられているＭＩＳトランジスタのゲート構造により構成されている。
【００２１】
さらに、本発明では、ＭＩＳ構造が不揮発性記憶素子のＭＩＳトランジスタであり、このＭＩＳトランジスタのソースとドレインの各領域が、トレンチにより分離されていて、実効面積を増大させる手段がトレンチの内面に設けられているＭＩＳトランジスタのゲート構造により構成される。
【００２２】
さらに、本発明では、ＭＩＳ構造が内部に凹凸部を含み、ＭＩＳ構造の実効面積を増大させる手段がこの凹凸部から構成される。ＭＩＳ構造の上部は平坦で、その上にMFM構造が積層される。
【００２３】
さらに、本発明では、実効面積を増大させる手段が、ＭＦＭ構造とＭＩＳ構造の中間に設けられたＭＩＭ（金属−絶縁体−金属）構造から構成される。
【００２４】
本発明の構成によれば、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているＭＩＳのキャパシタンスの実効面積をＭＦＭ部キャパシタンスの実効面積に較べて増大することができる。この結果、メモリセル面積を縮小して高密度に集積化を可能にし、同時にチャンネル長を再現性良く短く加工でき、ＬＳＩ製造プロセスの最小加工寸法まで縮めることを可能にした、トランジスタ型強誘電体不揮発性記憶素子を提供できる。
【００２５】
【実施例】
図１を参照して、本発明の第１実施例を説明する。この実施例では、ドレイン層となるＮ+シリコン基板（Ｓ）１上に、Ｎ-層２がエピタキシャル成長されて積層されている。このＮ-層２中にはＰ型の不純物とＮ型の不純物が二重拡散されてベース層となるＰ層３とソース層となるＮ+層４が順次積層形成されている。Ｎ+層４上には熱酸化による酸化シリコンの絶縁層５が積層されている。基板１内には、絶縁層５、Ｎ+層４およびＰ層３を貫通して、Ｎ-層２に達するトレンチ（溝）６が形成されている。トレンチ６は、開口部が底部より若干大きくなるようにその側壁７が若干傾斜している。このトレンチ６の内面、すなわち側壁および底部、はゲート酸化層（Ｉ）８となる酸化シリコン膜により覆われている。
【００２６】
トレンチ６内は、例えば多結晶シリコンまたは金属材料等の導電体（Ｍ）９が充填されている。この結果、トレンチ６の側壁７上に、導電体（Ｍ）９とゲート酸化層（Ｉ）８とＮ+基板（ドレイン）１、Ｎ-層２、Ｐ層（ベース）３、Ｎ+層（ソース）４とからなる半導体（Ｓ）のＭＩＳ構造１０が形成されている。トレンチ６の内面を覆うゲート酸化層８は、ＭＩＳ構造のキャパシタンスの実効面積を増大させている。そして、この実効面積はトレンチ６の深さを制御して、その内面の面積を変えることによって、変えることができる。
導電体９が充填されたトレンチ６上部は絶縁層５と同じ平面、すなわち、半導体基板１の主面と平行になるように平坦化されていて、順次、導電体（Ｍ）層１１、強誘電体層（Ｆ）１２，導電体（Ｍ）層１３が積層されている。この結果、トレンチ６上に、ＭＦＭ構造２０が形成される。
【００２７】
トレンチ６上のＭＦＭ構造２０とそのトレンチ６内のＭＩＳ構造１０は、シリコン基板１の主面平面のほぼ同じ面積内を上下に占めている。しかし、ＭＩＳ構造１０のキャパシタンスの実効面積は上記の通りに制御することができるので、ＭＦＭ構造２０のキャパシタンスの実効面積よりも十分に大きくすることが可能である。
なお、図１の実施例のＭＩＳ構造１０は、二重拡散の差によって短いチャンネル長を作り得るトランジスタとしての特徴を持っている（第１回固体素子コンファレンス  ４−１、Supplement to the Journal of the Japan Society of Applied Physics Vol.39, 1970, pp.105-110）。
また、図１の実施例の構成においては、トレンチ６を掘る前にシリコン表面を覆うシリコン酸化層５を十分に厚くしておくことにより、図１の様にＭＦＭ構造２０をトレンチ６上およびシリコン酸化層５上に設けたとき、この厚い酸化層５上のＭＦＭ構造２０とシリコン基板１とは浮遊容量少なく、良く分離されることになる。
さらに、図１の実施例の構成においては、Ｎ-層２の厚みと、トレンチ６の深さを制御することによって、トレンチ６下部のＭＩＳ構造１０のシリコン基板１側のＮ-部２が空乏層内に入るようにできるから、無用のゲート〜ドレイン間容量の増加を防ぐことができ、極めて高速な動作が可能となる。
【００２８】
図２は、本発明の第２の実施例を示す。この第２実施例では、ソースとなるＮ+シリコン基板２１上にベースとなるＰ層２２がエピタキシャル成長で積層されている。このＰ層２２内にＮ-層２４とＮ+層２５が、二重拡散により形成されていてドレインとなっている。そして、Ｎ+層２５上に酸化シリコンの絶縁層２６が積層されている。シリコン基板２１の主面側から、絶縁層２６、Ｎ+層２５、Ｎ-層２４、Ｐ層２２とシリコン基板２１の一部を取除いたトレンチ２７が形成されている。トレンチ２７の側壁および底部の内面上には酸化膜が形成され、ゲート酸化層２８を形成している。図１の実施例と同じくトレンチ２７内には多結晶シリコン等の導電体２９が充填されている。したがって、ＭＩＳ構造１０が、導電体（Ｍ）２９、ゲート酸化層（Ｉ）２８、およびＮ+層２５、Ｎ-層２４、Ｐ層２２、Ｎ+シリコン基板２１からなる半導体（Ｓ）により形成されている。平坦なトレンチ２７の上部には、図１と同じＭＦＭ構造２０が積層されている。
この図２に示す第２実施例の構造においては、ドレイン部の電気的分離が容易で、シリコン表面から電極を取り出しやすい特徴を有している。
【００２９】
図３は、本発明の第３の実施例を示す。この実施例はより簡単なＭＩＳトランジスタ構造３０を持つ。Ｐ型シリコン基板３１上に、Ｎ+層３２が拡散により形成されている。そして、Ｎ+層３２上には酸化シリコンからなる絶縁層３３が積層されている。この絶縁層３３からＮ+層を貫通して、Ｐ型シリコン基板３１に達するトレンチ３４が形成されている。このトレンチ３４により、Ｎ+層３２がトレンチ３４の左右に分離され、それぞれドレイン領域３５とソース領域３６を構成している。そしてトレンチ３４の側壁および底面の内面にはゲート酸化膜３７が形成されている。そして、トレンチ３４内に多結晶シリコン等の導電体３８が充填されて、ＭＩＳ構造３０が形成されている。平坦なトレンチ３４の上部に図１と同様にＭＦＭ構造２０が形成されている。
【００３０】
図３の第３実施例の構造でも、ＭＩＳ構造３０のキャパシタンスの実効面積は、トレンチ３４内面のゲート酸化膜３７であり、ＭＦＭ構造２０の実効面積よりも大きく取られている点は前の実施例と同様である。この実施例では、ドレイン領域がチャンネルが形成される面より上にあるために、短チャンネル効果が少ない特徴がある。
【００３１】
上述した各実施例においては、トレンチの側壁が、シリコン基板の主面に対して直角ではなく、開口部が低部より広くなるゆるい角度をなしている。このトレンチの形成は、シリコン基板１の主面に平行なシリコン結晶面（１００）と、これに対して図１７に示すような角度をなすシリコン結晶面（１１１）とを利用し、これら結晶面の選択エッチング（例えば水酸化カリウム水溶液を用いて）によって行う。例えば、図１８（同図は主面側斜め上方からみた模式図である。）に、異方性エッチングを用いてシリコン基板にＶ溝のトレンチを作製した例を示す。同図のようにシリコン結晶面（１００）とシリコン結晶面（１１１）とがなす角度は５４．７度であり、従って（１／ｃｏｓ５４．７°）＝１．７３であるから、トレンチの側壁の面積の主面に対する増倍率を１．７３倍とすることができる。
【００３２】
また、以下に説明する図６に示される実施例では、トレンチの側壁がシリコン基板の主面に対して直角に形成されている。この場合、トレンチの幅をＷ、長さをＬ、深さをＤとすると、トレンチの開口部の半導体基板の主面の面積はＷＬとなる。トレンチ上のＭＦＭ構造のキャパシタンスの実効面積はこのＷＬにほぼ等しい。一方、トレンチの側壁と底部とからなる内面の面積の合計は（２ＷＤ＋２ＬＤ＋ＷＬ）となる。したがって、開口部の面積ＷＬに対する比は、（２Ｄ／Ｗ＋２Ｄ／Ｌ＋１）となる。トレンチ内のＭＩＳ構造のキャパシタンスの実効面積は、トレンチの側壁と底面からなる内面の面積にほぼ等しい。この結果、トレンチ内のＭＩＳ構造のキャパシタンスの実効面積は、トレンチ上のＭＦＭ構造のキャパシタンスの実効面積よりも、ほぼ、（２Ｄ／Ｗ＋２Ｄ／Ｌ＋１）倍だけ大きくすることが可能である。
【００３３】
次に、図４に示す本発明の第４実施例を説明する。この実施例では、ＳＯＩ（silicon on insulator）基板を用いている。薄いＳＯＩ層上に、ＭＩＳ構造とMFM構造を積み重ねる構成にすると、上述の実施例の様に深いシリコントレンチの形成は困難である。このため、ＭＩＳ構造とＭＦＭ構造の中間にＭＩＭ（金属−絶縁体−金属）構造を設けて、ＭＩＳ構造のキャパシタンスの実効面積を増大するようにしている。ＳＯＩ層４３の真中にはチャンネルが形成される領域を構成しその上にはゲート酸化膜（Ｉ）４４が積層される。
すなわち、半導体基板４１上に、絶縁膜４２が積層され、その上に半導体層（Ｓ）４３が積層されている。半導体層４３の両側はそれぞれソース領域４３ａおよびドレイン領域４３ｂを形成している。半導体層４３の真中はチャンネルが形成される領域を構成しその上にはゲート酸化膜（Ｉ）４４が積層されている。ソース領域４３ａおよびドレイン領域４３ｂの上には、より厚い層間絶縁膜４５が積層されている。ゲート酸化膜４４上には、第１導電体（Ｍ）４６が貫入するトレンチ（溝）が層間絶縁膜４５内に設けられている。第１導電体４６とゲート酸化膜４４と半導体層４３により、ＭＩＳトランジスタ構造が形成されている。平坦な層間絶縁膜４５上部と第１導電体４６上部には、強誘電体層（Ｆ）４７が積層され、さらにその上には第２導電体層（Ｍ）４８が積層されて、ＭＦＭ構造を形成している。この第２導電体層４８の面積はその下の強誘電体層４７の面積よりも小さくなっている。これはＭＦＭ構造の実効面積を減少させて、相対的に下部のＭＩＳ構造の実効面積を大きくする作用を有する。
【００３４】
第１導電体４６が貫入する層間絶縁膜４５のトレンチ（溝）の側壁には、ＭＩＭ（金属−絶縁体−金属）構造４０を形成するための導電体４９が、層間絶縁膜４５を介して第１導電体４６と対向している。このＭＩＭ構造４０による実効面積は層間絶縁膜４５の高さを制御することによって変えることができる。このＭＩＭ構造４０により、ＭＩＳ構造の実効キャパシタンスを増加させることができる。層間絶縁膜４５の上部は平坦となっていて平坦なMFM構造を積層している。これによって、ＭＦＭ構造とＭＩＳ構造のキャパシタンス面積は、シリコン主面上の専有面積が同じであっても、ＭＩＳ構造の実効面積をＭＦＭ構造の実効面積よりも十分に大きく取ることが可能である。
【００３５】
図５ａおよび図５ｂは、本発明の第５実施例を示す図である。この実施例においては、上述の実施例とは異なり、シリコン表面に化学処理などによって得られるミクロン単位の微少な凹凸を設けて、ＭＩＳ構造のキャパシタンスの実効面積を増加するようにしている。図５ｂに示す領域５０は、あらかじめトランジスタ部と凹凸部とを絶縁膜で素子分離Ｘされたシリコン基板６０の表面にミクロン単位の微少な大きさの凹凸が設けられて、その上に絶縁膜５５を形成し、その表面積を増加させている。この凹凸が設けられた領域５０にはゲート絶縁膜Ｙ上のシリコンゲートと連結する第１導電体層５６が積層される。次に、レジストを塗布した上でフォトリソグラフィー、ドライエッチングにより、ゲート積層構造部分を一括して加工する。さらに、ソース、ドレイン領域以外にソース、ドレイン不純物が入らないように保護膜をつけた状態でソース、ドレイン用不純物を注入して、ソース領域５１およびドレイン領域５２を形成し、トランジスタ部５９を形成する。そして、ミクロン単位の微少な凹凸が設けられた上部の第１導電体層５６の上面に強誘電体層５７が積層され、さらにその上には第２導電体層５８が積層される。凹凸が設けられたＭＩＳ構造は、絶縁膜５５が第１導電体層５６と接する面に形成された凹凸面５０により実効面積が増加されている。このため、有効面積の増加分だけ、ウェハー上の面積を節約することができる。５３および５４はソース領域５１およびドレイン領域５２へのコンタクトである。
【００３６】
なお、一般的に、強誘電体の材料のなかには半導体中に拡散して入ると、半導体の動作を阻害するものがある。このため、強誘電体に接する金属（Ｍ）部あるいは別途強誘電体と半導体の間には、強誘電体材料の拡散を防止するバリア層を挿入する必要がある場合がある。
【００３７】
図６は、本発明の第６実施例を示す。この第６実施例においては、Ｎ+シリコン半導体基板６１の主面上に、３Ｘ１０17ｃｍ-3のｎ型不純物を含み、厚み４．５μｍのＮ-型エピタキシャル層６２が形成される。Ｎ-層６２の表面より、ボロンとリンの二重拡散を用いて、０．６μｍの厚みのＮ+ソース層６４と、０．４μｍの厚みのＰベース層６３が形成される。この二重拡散中にも形成される酸化膜に、さらに熱酸化処理を加えて厚み０．５μｍの酸化膜６５を形成した。
【００３８】
続いて、表面の酸化膜６５の内、トレンチ（溝）６６を形成する部分（幅Ｗと長さＬがそれぞれ１．０μｍの領域）の酸化膜６５を除去する。次に、残部の酸化膜６５をマスクとしてリアクティデイオンエッチングにより、深さＤが４μｍを持ち、Ｎ-層に達するトレンチ６６をシリコン半導体基板中に形成した。掘られて露呈したトレンチ６６の側壁および底部を化学的にクリーニングしてダメージ層を取除いた後、熱酸化により１０ｎｍの厚みのゲート酸化膜６７を形成した。
【００３９】
続いて、ＣＶＤにより多結晶シリコン６８を析出して、シリコン基板６１の主面上に作られた酸化シリコンの絶縁膜６５の表面まで、トレンチ６６内に充填して平坦化した。
次に、このトレンチ６６内に充填され平坦化された多結晶シリコン６８の上に、第１導電体膜として、二酸化イリジウムと白金の積層膜６９をスパッタリング法にて形成した。この形成された積層膜６９の厚みは、合計で約２００ｎｍである。
続いて、強誘電体膜７１として、ＳｒＢｉ2Ｔａ2Ｏ9膜を、金属有機物を塗布焼成する方法によって形成した。この膜厚は、約２００ｎｍである。
次に、第２導電体膜７２として、白金をスパッタリング法にて形成した。膜厚は約１５０ｎｍである。
これら第２導電体膜７２、強誘電体膜７１、第１導電体膜６９の順に、順次、フォトリソグラフィ、ドライエッチングにより加工した。
【００４０】
さらに、図７に示すように、層間絶縁層７３として、酸化シリコンをプラズマＣＶＤにより形成する。そして、第２導電体膜７２とソース層６４とドレイン層（図示しない）に達するコンタクトホール７５、７６を開けて、アルミニウム電極７７、７８を形成して加工して完成した。
【００４１】
図８は、完成したこの実施例の強誘電体トランジスタの上から見た平面図である。トレンチ６６の大きさが点線で示されており、その上部の第２導電体７２とアルミニウム電極７７が示されている。ソース電極７８がその横に示される。この図８の場合は、ドレインへの接続はチップの底面から取る構成であるため、ドレイン電極へのコンタクトは図示しない。
【００４２】
図９では、ドレイン電極へのドレインコンタクト７９が上面に設けられている。これは、集積回路などにおいてバイポーラトランジスタの集積回路で使われるコレクタを上面に取り出す方法を用いて、ドレインコンタクト７９を上面に形成するようにしても良い。その他の構成は図８と同じである。図９から理解されるように、この実施例の強誘電体トランジスタの専有面積は、リソグラフィの精度によって決まる無駄の少ないウェハー上の専有面積となる。
【００４３】
図６の実施例により形成されたＭＩＳ構造のキャパシタンスＣIとＭＦＭ構造のキャパシタンスＣFの実効面積比は、約１７とすることができる。
図６の実施例のプロセスで作製したＭＦＭＩＳ構造の効果を調べるため、図１２に示される従来例のＭＦＭＩＳ構造をそのＭＦＭとＭＩＳの実効面積比が１となるようにして作製した。図１０は、本発明のＭＦＭＩＳ構造と従来のMFMFIS構造のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を測定したグラフである。図１０中、（ａ）と示される曲線が図６に示される本実施例のＭＦＭＩＳ構造のＩｄ−Ｖｇ特性であり、（ｂ）と示される曲線が図１２に示される従来例のＭＦＭＩＳ構造のＩｄ−Ｖｇ特性である。
【００４４】
曲線（ａ）の強誘電体の分極によるスレッショルドのずれ（メモリウインドウ幅）イは、曲線（ｂ）のスレッショルドのずれ（メモリウインドウ幅）ロより、１０倍の大きさを有している。このことによって、ＭＩＳ構造の専有面積を増加させずに、動作マージンが大きく得られる記憶素子を実現できる。
【００４５】
図１１は、トレンチ深さに対するメモリウィンドウ幅の変化を示すグラフである。この図の横軸はトレンチの深さを示す。トレンチ深さは、ソースが０．６μｍ、ベースが０．４μｍの合計１μｍを含んでいる。この図１１の本発明の構造の場合Ｋから理解されるように、従来構造の場合Ｌに較べてメモリウインドウ幅は１０倍近く大きい。メモリウインドウのトレンチの深さに対する依存性は、トレンチ深さ６μｍ以上において、メモリウインドウの増加の飽和点にほぼ到達する。
【００４６】
なお、上述の図１、図２、図３、図５ｂおよび図６に示される実施例においても、図４に示す実施例の様に、強誘電体薄膜１２、５７、７１上の第２導電体層１３、５８、７２の面積を強誘電体薄膜１２、５７、７１の面積よりも小さくなるように形成して、ＭＦＭ構造の実効面積を小さくし、相対的に下部のＭＩＳ構造の実効面積を大きくすることもできる。
【００４７】
【発明の効果】
上述したように、本発明のＭＦＭＩＳトランジスタの構成によれば、ＭＦＭ構造とＭＩＳ構造とをほぼ同一面積内で上下に積み重ねる構造を有し、かつ、下のＭＩＳ構造にはＭＩＳキャパシタンスの実効面積を増大する手段を有している。このため、本発明のＭＦＭＩＳトランジスタによれば、メモリセル面積を縮小し高密度に集積化できる。大集積化のために必要とするシリコンウェハー上の面積を数分の一とすることが可能となり、その効果は絶大である。
【図面の簡単な説明】
【図１】  本発明の第１実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図２】  本発明の第２実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図３】  本発明の第３実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図４】  本発明の第４実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図５ａ】  本発明の第５実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタを上から見た平面図である。
【図５ｂ】  本発明の第５実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタを図５ａのｂ−ｂ線で切断して見た断面図である。
【図６】  本発明の第６実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図７】  本発明の第６実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタの別の断面図である。
【図８】  本発明の第６実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタを上から見た平面図である。
【図９】  本発明の実施例によるＭＦＭＩＳ構造を持つ強誘電体トランジスタを上から見た平面図である。
【図１０】  本発明によるＭＦＭＩＳ構造を持つ強誘電体トランジスタと従来例のＭＦＭＩＳ構造を持つ強誘電体トランジスタとのドレイン電流−ゲート電圧特性を示すグラフである。
【図１１】  本発明によるＭＦＭＩＳ構造のメモリウインドウ幅とトレンチ深さの相関関係を示すグラフである。
【図１２】  従来技術のＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図１３】  強誘電体トランジスタの等価回路図である。
【図１４】  従来技術のＭＦＭＩＳ構造を持つ強誘電体トランジスタを上から見た平面図である。
【図１５】  従来技術のＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図１６】  従来技術のＭＦＭＩＳ構造を持つ強誘電体トランジスタの断面図である。
【図１７】  シリコン結晶面（１００）とシリコン結晶面（１１１）の関係を示す図である。
【図１８】  シリコン結晶面（１００）とシリコン結晶面（１１１）からＶ溝を形成する方法を示す断面図である。
【符号の説明】
６    トレンチ
１０  ＭＩＳ構造
１２  強誘電体膜
２０  ＭＦＭ構造
２７  トレンチ
３４  トレンチ
３０  ＭＩＳ構造
４０  ＭＩＭ構造
４３  ＳＯＩ
４７  強誘電体膜
５０  凹凸領域
５７  強誘電体膜
６６  トレンチ
７１  強誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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