(57)【特許請求の範囲】
【請求項１】
第２のクロック信号に同期して入力されるｎビット（ｎは２以上の整数）のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路であって、
第１のクロック信号に同期して、前記第２のクロック信号をリタイミングして第３のクロック信号を出力するとともに、前記第３のクロック信号の変化を検出して前記第１のクロック信号の１クロック分のパルス幅を持つ検出信号を出力するクロックエッジ検出部と、
前記第１のクロック信号に同期して前記検出信号をシフトしてｎビットの選択信号を出力する選択信号生成部と、
前記第３のクロック信号に同期して前記ｎビットのパラレルデータをリタイミングし、前記ｎビットの選択信号に応じて、前記リタイミングしたｎビットのパラレルデータをシリアルデータに変換するパラレル／シリアル変換部とを備え、
前記第１のクロック信号は、前記第２のクロック信号のｎ倍の周波数で動作する信号であることを特徴とするパラレル／シリアル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路（以下、ＰＳ変換回路ともいう）に関するものである。
【背景技術】
【０００２】
図７は、従来のパラレル／シリアル変換回路の構成を表す一例の概略図である。同図に示すＰＳ変換回路４０は、特許文献１において開示されたものであり、クロック信号Ｃｌｏｃｋの立上りに同期して、８ビットのパラレルデータＰＤ［７：０］をシリアルデータＳＤに変換する。ＰＳ変換回路４０は、選択信号生成部４２と、パラレル／シリアル変換部（ＰＳ変換部）４４とによって構成されている。
【０００３】
ここで、クロック信号Ｃｌｏｃｋは、クロック信号Ｃｌｏｃｋ＿ｐｄの８倍の周波数で動作する信号である。以下、図８に示すタイミングチャートに基づいて、ＰＳ変換回路４０の動作を説明する。
【０００４】
フリップフロップ（ＦＦ）４６は、入力される８ビットのパラレルデータを、クロック信号Ｃｌｏｃｋ＿ｐｄの立上りに同期してリタイミング（クロック信号Ｃｌｏｃｋ＿ｐｄの立上りで保持）し、これを８ビットのパラレルデータＰＤ［７：０］として出力する。なお、図７では、図面の見やすさを考慮して、８個のＦＦを１つにまとめ、ＦＦ４６として表している。
【０００５】
選択信号生成部４２は、最終段の出力信号が初段の入力信号とされ、クロック信号Ｃｌｏｃｋの立上りに同期して動作する巡回型のカウンタ（シフトレジスタ）である。選択信号生成部４２では、クロック信号Ｃｌｏｃｋの立上りに同期して、選択信号Ｓ０〜Ｓ７として、この順序でクロック信号Ｃｌｏｃｋの１クロック分のパルス幅を持つハイレベルのパルス信号が繰り返し出力される。
【０００６】
ＰＳ変換部４４では、選択信号Ｓ０〜Ｓ７のうち、ハイレベルの選択信号Ｓに対応するスイッチ回路（ＳＷ）４８から、パラレルデータＰＤ［７：０］のうちの１つのデータが出力される。つまり、データＰＤ［０］〜ＰＤ［７］の順序で出力される。このハイレベルの選択信号Ｓに対応するＳＷ４８から出力されたデータＰＤは、バッファ回路５０を介してシリアルデータＳＤとして出力される。
【０００７】
以下、クロック信号Ｃｌｏｃｋ＿ｐｄの立上りに同期して次のパラレルデータが入力され、上記の動作が繰り返される。これにより、ＰＳ変換回路４０に入力されるパラレルデータは、クロック信号Ｃｌｏｃｋの立上りに同期してシリアルデータＳＤに変換される。
【０００８】
【特許文献１】特開平１０−２２８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図７に示す従来のＰＳ変換回路４０では、選択信号生成部４２として巡回型カウンタが使用されている。そのため、図９および図１０のタイミングチャートに示すように、パラレルデータが一旦途絶えるなどして、そのタイミングが前後にずれたり、ＥＳＤ（静電気放電）サージなどによって選択信号生成部４２が誤動作したりする異常が発生すると自己復帰できず、正しいシリアルデータを出力できなくなるという問題があった。
【００１０】
本発明の目的は、前記従来技術の問題点を解消し、入力されるパラレルデータのタイミングが前後したり、選択信号生成部が誤動作したりしても、自己復帰し、正しい順序でシリアルデータを出力できるパラレル／シリアル変換回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、第２のクロック信号に同期して入力されるｎビット（ｎは２以上の整数）のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路であって、
第１のクロック信号に同期して、前記第２のクロック信号をリタイミングして第３のクロック信号を出力するとともに、前記第３のクロック信号の変化を検出して前記第１のクロック信号の１クロック分のパルス幅を持つ検出信号を出力するクロックエッジ検出部と、
前記第１のクロック信号に同期して前記検出信号をシフトしてｎビットの選択信号を出力する選択信号生成部と、
前記第３のクロック信号に同期して前記ｎビットのパラレルデータをリタイミングし、前記ｎビットの選択信号に応じて、前記リタイミングしたｎビットのパラレルデータをシリアルデータに変換するパラレル／シリアル変換部とを備え、
前記第１のクロック信号は、前記第２のクロック信号のｎ倍の周波数で動作する信号であることを特徴とするパラレル／シリアル変換回路を提供するものである。
【発明の効果】
【００１２】
本発明によれば、入力されるパラレルデータのタイミングが前後したり、選択信号生成部が誤動作したりする異常が発生した場合であっても、自動的に正常状態に自己復帰するので、正しい順序でシリアルデータを出力することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパラレル／シリアル変換回路を詳細に説明する。
【００１４】
図１は、本発明のパラレル／シリアル変換回路の構成を表す一実施形態の概略図である。同図に示すＰＳ変換回路１０は、クロック信号Ｃｌｏｃｋの立上りに同期して、８ビットのパラレルデータをシリアルデータに変換して順次出力するものである。このＰＳ変換回路１０は、クロックエッジ検出器１４と、選択信号生成部１６と、パラレル／シリアル変換部（ＰＳ変換部）１８とによって構成されている。
【００１５】
図１には、入力される８ビットのパラレルデータをリタイミングする８個のフリップフロップ（ＦＦ）１２が示されている。８個のＦＦを１つにまとめて表しているが、ＦＦ１２は、入力される８ビットのパラレルデータを、クロック信号Ｃｌｏｃｋ＿ｐｄの立上りに同期してリタイミング（クロック信号Ｃｌｏｃｋ＿ｐｄの立上りで保持）し、パラレルデータＰＤ［７：０］として出力する。このＦＦ１２は必須ではない。
【００１６】
検出器１４は、クロック信号Ｃｌｏｃｋの立上りに同期して動作する。検出器１４は、クロック信号Ｃｌｏｃｋの立上りに同期して、クロック信号Ｃｌｏｃｋ＿ｐｄをリタイミングしてクロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃを出力する。また、検出器１４は、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上り（変化）を検出して、その検出信号Ｓ＿ＩＮＴをクロック信号Ｃｌｏｃｋの７（＝８−１）クロック後に出力する。
【００１７】
ここで、クロック信号Ｃｌｏｃｋは、クロック信号Ｃｌｏｃｋ＿ｐｄの８倍（パラレルデータのビット数倍）の周波数で動作する信号である。また、検出信号Ｓ＿ＩＮＴは、クロック信号Ｃｌｏｃｋの１クロック分のパルス幅を持つハイレベルの信号である。
【００１８】
続いて、選択信号生成部１６もクロック信号Ｃｌｏｃｋの立上りに同期して動作する。選択信号生成部１６は、検出器１４から供給される検出信号Ｓ＿ＩＮＴをクロック信号Ｃｌｏｃｋの立上りに同期してシフトして８ビットの選択信号Ｓ０〜Ｓ７を出力するシフトレジスタ構造のカウンタである。検出信号Ｓ＿ＩＮＴのハイレベルは、選択信号Ｓ０からＳ７の方に向かってクロック信号Ｃｌｏｃｋの１クロック毎にシフトされる。
【００１９】
ＰＳ変換部１８は、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りに同期して動作する。ＰＳ変換部１８は、ＦＦ１２から供給されるパラレルデータＰＤ［７：０］を、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りに同期してリタイミングし、選択信号生成部１６から供給される選択信号Ｓ０〜Ｓ７に応じて、リタイミングした８ビットのパラレルデータをシリアルデータＳＤに変換して出力する。
【００２０】
ＰＳ変換部１８は、選択信号Ｓ０〜Ｓ７のうち、ハイレベルの選択信号Ｓに対応する、パラレルデータＰＤ［７：０］のうちの１つのデータをシリアルデータＳＤとして出力する。
【００２１】
次に、検出器１４について具体例を挙げて説明する。
【００２２】
図２は、図１に示すクロックエッジ検出器の構成を表す回路図である。検出器１４は、同図に示すように、９個のＦＦ２０ａ〜２０ｉと、１つのＡＮＤ回路２２とによって構成されている。
【００２３】
ＦＦ２０ａ〜２０ｉは直列に接続されており、３段目と４段目のＦＦ２０ｃ、２０ｄの間にＡＮＤ回路２２が挿入されている。ＡＮＤ回路２２の一方の入力端子は２段目のＦＦ２０ｂの出力端子Ｑに接続され、他方の反転入力端子は３段目のＦＦ２０ｃの出力端子Ｑに接続されている。また、ＡＮＤ回路２２の出力端子は４段目のＦＦ２０ｄの入力端子Ｄに接続されている。
【００２４】
ＦＦ２０ａ〜２０ｉのクロックの入力端子には、クロック信号Ｃｌｏｃｋが入力されている。また、１段目（初段）のＦＦ２０ａの入力端子Ｄには、クロック信号Ｃｌｏｃｋ＿ｐｄが入力され、出力端子Ｑからはクロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃが出力されている。一方、９段目（最終段）のＦＦ２０ｉの出力端子Ｑからは検出信号Ｓ＿ＩＮＴが出力されている。
【００２５】
検出器１４では、図５のタイミングチャートに示すように、クロック信号Ｃｌｏｃｋ＿ｐｄが、クロック信号Ｃｌｏｃｋの立上りでリタイミングされ、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃとして出力される。
【００２６】
また、ＡＮＤ回路２２により、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りが検出される。ＡＮＤ回路２２からは、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りからクロック信号Ｃｌｏｃｋの１クロック後に、クロック信号Ｃｌｏｃｋの１クロック分のパルス幅を持つハイレベルの信号が出力される。ＡＮＤ回路２２の出力信号は、さらにＦＦ２０ｄ〜２０ｉによりクロック信号Ｃｌｏｃｋの６クロック分シフトされ、検出信号Ｓ＿ＩＮＴとして出力される。
【００２７】
次に、選択信号生成部１６について具体例を挙げて説明する。
【００２８】
図３は、図１に示す選択信号生成部の構成を表す回路図である。選択信号生成部１６は、同図に示すように、直列に接続された８個のＦＦ２４ａ〜２４ｈによって構成されている。
【００２９】
ＦＦ２４ａ〜２４ｈのクロックの入力端子にはクロック信号Ｃｌｏｃｋが入力されている。また、１段目のＦＦ２４ａの入力端子Ｄには検出信号Ｓ＿ＩＮＴが入力され、ＦＦ２４ａ〜２４ｈの出力端子Ｑからは選択信号Ｓ０〜Ｓ７がそれぞれ出力されている。
【００３０】
選択信号生成部１６では、図５のタイミングチャートに示すように、クロック信号Ｃｌｏｃｋに同期して検出信号Ｓ＿ＩＮＴが入力される。検出信号Ｓ＿ＩＮＴは、クロック信号Ｃｌｏｃｋが立ち上がる毎に、１段目のＦＦ２４ａから最終段のＦＦ２４ｈの方へ向かって順次シフトされる。その結果、選択信号Ｓ０〜Ｓ７は、クロック信号Ｃｌｏｃｋの１クロック毎に順次ハイレベルとなる。
【００３１】
次に、ＰＳ変換部１８について具体例を挙げて説明する。
【００３２】
図４は、図１に示すパラレル／シリアル変換部の構成を表す回路図である。ＰＳ変換部１８は、８個のＦＦ２６と、４個のＮＡＮＤ−ＮＡＮＤ回路２８ａ〜２８ｄと、２個のＮＯＲ回路３０ａ、３０ｂと、１個のＮＡＮＤ回路３２とによって構成されている。
【００３３】
８個のＦＦを１つにまとめて表しているが、ＦＦ２６の入力端子Ｄには、８ビットのパラレルデータＰＤ［７：０］が入力され、クロック入力端子には、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃが入力されている。パラレルデータＰＤ［７：０］は、図１に示すＦＦ１２から入力される信号である。また、ＦＦ２６の出力端子Ｑからは、ＰＤ＿ｓｙｎｃ［７：０］が出力されている。
【００３４】
ＮＡＮＤ−ＮＡＮＤ回路２８ａ〜２８ｄのそれぞれは、３個のＮＡＮＤ回路３４ａ〜３４ｃによって構成されており、前段の２個のＮＡＮＤ回路３４ａ、３４ｂの出力端子が後段の１個のＮＡＮＤ回路３４ｃの入力端子に接続されている。
【００３５】
４個のＮＡＮＤ−ＮＡＮＤ回路２８ａ〜２８ｄのそれぞれを構成する前段の８個のＮＡＮＤ回路３４ａ、３４ｂの一方の入力端子は、８個のＦＦ２６の出力端子Ｑ（パラレルデータＰＤ＿ｓｙｎｃ［７：０］）にそれぞれ接続されている。また、４個のＮＡＮＤ−ＮＡＮＤ回路２８ａ〜２８ｄを構成する前段の８個のＮＡＮＤ回路３４ａ、３４ｂの他方の入力端子には、パラレルデータＰＤ＿ｓｙｎｃ［７：０］に対応して選択信号Ｓ７〜Ｓ０がそれぞれ接続されている。
【００３６】
２個のＮＡＮＤ−ＮＡＮＤ回路２８ａ、２８ｂの出力端子はＮＯＲ回路３０ａの入力端子に接続されている。同様に、２個のＮＡＮＤ−ＮＡＮＤ回路２８ｃ、２８ｄの出力端子はＮＯＲ回路３０ｂの入力端子に接続されている。２個のＮＯＲ回路３０ａ、３０ｂの出力端子は、ＮＡＮＤ回路３２の入力端子に接続されており、ＮＡＮＤ回路３２からはシリアルデータＳＤが出力されている。
【００３７】
ＰＳ変換部１８では、図５のタイミングチャートに示すように、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りに同期してパラレルデータＰＤ［７：０］がリタイミングされ、パラレルデータＰＤ＿ｓｙｎｃ［７：０］が取り込まれる。パラレルデータＰＤ＿ｓｙｎｃ［７：０］は、クロック信号Ｃｌｏｃｋの１クロック毎に、選択信号Ｓ０〜Ｓ７のハイレベルに応じて、データＰＤ＿ｓｙｎｃ［０］〜ＰＤ＿ｓｙｎｃ［７］の順序でシリアルデータＳＤとして順次出力される。
【００３８】
次に、ＰＳ変換回路１０の動作を説明する。
まず、図５のタイミングチャートに基づいて、ＰＳ変換回路１０の正常時の動作を説明する。
【００３９】
ＰＳ変換回路１０では、図５のタイミングチャートに示すように、入力される８ビットのパラレルデータが、ＦＦ１２により、クロック信号Ｃｌｏｃｋ＿ｐｄの立上りに同期してリタイミングされ、ＦＦ１２からパラレルデータＰＤ［７：０］が出力される。
【００４０】
また、検出器１４において、クロック信号Ｃｌｏｃｋ＿ｐｄが、クロック信号Ｃｌｏｃｋの立上りに同期してリタイミングされ、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃが出力される。ＰＳ変換部１８では、このクロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りに同期してＦＦ１２から出力されるパラレルデータＰＤ［７：０］がリタイミングされ、パラレルデータＰＤ＿ｓｙｎｃ［７：０］が出力される。
【００４１】
また、検出器１４において、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上り（すなわち、クロック信号Ｃｌｏｃｋ＿ｐｄの立上り）が検出され、その検出信号Ｓ＿ＩＮＴが出力される。図５のタイミングチャートに示すように、検出信号Ｓ＿ＩＮＴがハイレベルになるのは、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りから、クロック信号Ｃｌｏｃｋの７クロック後である。
【００４２】
検出信号Ｓ＿ＩＮＴのハイレベルは、選択信号生成部１６において、クロック信号Ｃｌｏｃｋの立上りに同期して順次シフトされ、８ビットの選択信号Ｓ０〜Ｓ７が出力される。選択信号Ｓ０〜Ｓ７は、検出信号Ｓ＿ＩＮＴがハイレベルとなってから、クロック信号Ｃｌｏｃｋの立上りに同期して、選択信号Ｓ０〜Ｓ７の順序で、クロック信号Ｃｌｏｃｋの１クロック分のハイレベルのパルス信号が順次シフトされる。
【００４３】
パラレルデータＰＤ［７：０］のタイミングと、選択信号Ｓ０〜Ｓ７が順次ハイレベルとなるタイミングは一致している。そのため、ＰＳ変換部１８では、パラレルデータＰＤ＿ｓｙｎｃ［７：０］が、クロック信号Ｃｌｏｃｋの１クロック毎に、選択信号Ｓ０〜Ｓ７のハイレベルに応じて、データＰＤ＿ｓｙｎｃ［０］〜ＰＤ＿ｓｙｎｃ［７］の順序でシリアルデータＳＤとして順次出力される。
【００４４】
次に、図６のタイミングチャートに基づいて、ＰＳ変換回路１０の異常発生時の動作を説明する。
【００４５】
図９および図１０のタイミングチャートに示したように、入力されるパラレルデータのタイミングが前後したり、選択信号生成部１６が誤動作したりする異常が発生すると、ＰＳ変換回路１０においても、正しい順序でシリアルデータを出力できなくなる。
【００４６】
しかし、ＰＳ変換回路１０では、前述の通り、検出器１４により、ＦＦ１２から出力されるパラレルデータＰＤ［７：０］をＰＳ変換部１８に取り込むタイミングを決定するクロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃと、選択信号生成部１６において選択信号Ｓ０〜Ｓ７のハイレベルを出力するタイミングを決定する検出信号Ｓ＿ＩＮＴとが同期して出力され、ＰＳ変換部１８と選択信号生成部１６とが同時に初期化される。
【００４７】
そのため、図６のタイミングチャートに示すように、異常が発生して正しい順序でシリアルデータを出力できなくなった場合であっても、その後、クロック信号Ｃｌｏｃｋ＿ｐｄが立ち上がると、ＰＳ変換部１８と選択信号生成部１６とが同時に初期化され、クロック信号Ｃｌｏｃｋ＿ｐｄの２クロック後には必ず正しいシリアルデータが出力されるようになる。つまり、ＰＳ変換回路１０は自動的に正常状態に自己復帰する。
【００４８】
以上のように、ＰＳ変換回路１０では、入力されるパラレルデータのタイミングが前後したり、選択信号生成部が誤動作したりする異常が発生した場合であっても、自動的に正常状態に自己復帰するので、正しい順序でシリアルデータを出力することができる。
【００４９】
なお、パラレルデータのビット数は２ビット以上であればよく、その上限は制限されない。また、パラレルデータのビット数に応じて、検出器における、クロック信号Ｃｌｏｃｋ＿ｐｄ＿ｓｙｎｃの立上りから検出信号Ｓ＿ＩＮＴの出力までのクロック信号Ｃｌｏｃｋのクロック数や、選択信号生成部における選択信号のビット数、ＰＳ変換部におけるパラレルデータのビット数は変更されるべきものである。
【００５０】
また、上記実施形態では、それぞれのクロック信号の立上りに同期して動作する回路の一例を挙げて説明したが、これも限定されず、クロック信号の立下りに同期して動作するようにしてもよいし、立上りと立下りを混在させてもよい。さらに、上記実施形態では、検出部、選択信号生成部、ＰＳ変換部の具体的な回路構成を挙げて説明したが、これらの回路は同様の機能を果たす各種の回路を用いることができる。
【００５１】
本発明は、基本的に以上のようなものである。
以上、本発明のパラレル／シリアル変換回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５２】
【図１】本発明のパラレル／シリアル変換回路の構成を表す一実施形態の概略図である。
【図２】図１に示すクロックエッジ検出器の構成を表す回路図である。
【図３】図１に示す選択信号生成部の構成を表す回路図である。
【図４】図１に示すパラレル／シリアル変換部の構成を表す回路図である。
【図５】図１に示すパラレル／シリアル変換回路の動作を表すタイミングチャートである。
【図６】図１に示すパラレル／シリアル変換回路の動作を表すタイミングチャートである。
【図７】従来のパラレル／シリアル変換回路の構成を表す一例の概略図である。
【図８】図７に示すパラレル／シリアル変換回路の動作を表すタイミングチャートである。
【図９】図７に示すパラレル／シリアル変換回路の動作を表すタイミングチャートである。
【図１０】図７に示すパラレル／シリアル変換回路の動作を表すタイミングチャートである。
【符号の説明】
【００５３】
１０，４０  パラレル／シリアル変換回路（ＰＳ変換回路）
１４  クロックエッジ検出器（検出器）
１６，４２  選択信号生成部
１８，４４  パラレル／シリアル変換部（ＰＳ変換部）
２０ａ〜２０ｉ、２４ａ〜２４ｈ、２６，４６  フリップフロップ（ＦＦ）
２２  ＡＮＤ回路
２８ａ〜２８ｄ  ＮＡＮＤ−ＮＡＮＤ回路
３０ａ、３０ｂ  ＮＯＲ回路
３２、３４ａ、３４ｂ、３４ｃ  ＮＡＮＤ回路
４８  スイッチ回路（ＳＷ）
５０  バッファ回路
【図１】
0004916475.tif 000002
【図２】
0004916475.tif 000003
【図３】
0004916475.tif 000004
【図４】
0004916475.tif 000005
【図５】
0004916475.tif 000006
【図６】
0004916475.tif 000007
【図７】
0004916475.tif 000008
【図８】
0004916475.tif 000009
【図９】
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【図１０】
0004916475.tif 000011