(57)【特許請求の範囲】
【請求項１】
基板の上に絶縁膜を介して単結晶半導体層が形成されるとともに、単結晶半導体層において前記絶縁膜に達する素子分離用トレンチが形成され、このトレンチにて区画された素子形成島にトレンチゲート型ＭＯＳトランジスタを形成した半導体装置の製造方法であって、
基板の上に絶縁膜を介して配置した単結晶半導体層における前記素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３以上にするとともに前記トレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３未満にする工程と、
単結晶半導体層をエッチングして素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチを同時に形成する工程と、
熱酸化により、素子分離用トレンチの側面に厚い酸化膜を、また、ゲートトレンチの側面に薄いゲート酸化膜を同時に形成する工程と、
ゲートトレンチ内でのゲート酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
基板の上に絶縁膜を介して単結晶半導体層が形成されるとともに、単結晶半導体層において前記絶縁膜に達する素子分離用トレンチが形成され、このトレンチにて区画された素子形成島にトレンチゲート型ＭＯＳトランジスタを形成した半導体装置の製造方法であって、
基板の上に絶縁膜を介して配置した単結晶半導体層をエッチングして、側面が（１１１）面または（１１０）面となる素子分離用トレンチと、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチを同時に形成する工程と、
熱酸化により、素子分離用トレンチの側面に厚い酸化膜を、また、ゲートトレンチの側面に薄いゲート酸化膜を同時に形成する工程と、
ゲートトレンチ内でのゲート酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
基板の上に絶縁膜を介して単結晶半導体層が形成されるとともに、単結晶半導体層において前記絶縁膜に達する素子分離用トレンチが形成され、このトレンチにて区画された素子形成島にトレンチゲート型ＭＯＳトランジスタを形成した半導体装置の製造方法であって、
基板の上に絶縁膜を介して配置した単結晶半導体層における前記素子分離用トレンチの
側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３以上にするとともに前記トレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３未満にする工程と、
前記単結晶半導体層をエッチングして、側面が（１１１）面または（１１０）面となる素子分離用トレンチと、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチを同時に形成する工程と、
熱酸化により、素子分離用トレンチの側面に厚い酸化膜を、また、ゲートトレンチの側面に薄いゲート酸化膜を同時に形成する工程と、
ゲートトレンチ内でのゲート酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
基板の上に絶縁膜を介して単結晶半導体層が形成されるとともに、単結晶半導体層において前記絶縁膜に達する素子分離用トレンチが形成され、このトレンチにて区画された素子形成島にトレンチゲート型ＭＯＳトランジスタを形成した半導体装置の製造方法であって、
基板の上に絶縁膜を介して配置した単結晶半導体層における前記素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３以上にするとともに前記トレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３未満にする工程と、
単結晶半導体層をエッチングして、トレンチゲート型ＭＯＳトランジスタのゲートトレンチ形成領域に側面が（１００）面となる単一のトレンチを、また、素子分離用トレンチ形成領域に側面が（１１１）面または（１１０）面となるトレンチを複数並べたものを、同時に形成する工程と、
熱酸化により、前記素子分離用トレンチ形成領域に形成した複数のトレンチの側面に厚い酸化膜を、また、ゲートトレンチ形成領域に形成したトレンチの側面に薄いゲート酸化膜を同時に形成する工程と、
ゲートトレンチ形成領域に形成したトレンチ内でのゲート酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記トレンチを形成する前に、単結晶半導体層におけるトレンチゲート型ＭＯＳトランジスタのチャネル領域およびソース領域となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチを形成し、エピタキシャル成長により前記別のトレンチ内に不純物ドープト半導体層を形成してチャネル領域およびソース領域としたことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記トレンチを形成する前に、単結晶半導体層におけるトレンチゲート型ＭＯＳトランジスタのドリフト領域の一部、チャネル領域およびソース領域となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチを形成し、エピタキシャル成長により前記別のトレンチ内に不純物ドープト半導体層を形成してドリフト領域の一部、チャネル領域およびソース領域としたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記トレンチを形成する前に、単結晶半導体層におけるトレンチゲート型ＭＯＳトランジスタのドレイン領域、ドリフト領域、チャネル領域およびソース領域となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチを形成し、エピタキシャル成長により前記別のトレンチ内に不純物ドープト半導体層を形成してドレイン領域、ドリフト領域、チャネル領域およびソース領域としたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板での半導体層における素子形成島にトレンチゲート型ＭＯＳトランジスタを形成することが知られている（特開平８−３３０６０１号公報、特開平８−２０４１９５号公報等）。
【０００３】
一般的にウエハ加工においてトレンチエッチングは工程負荷が大きくコストダウンを図りたいという要求がある。これに加えて、ドレイン、チャネル、ソースの各領域（不純物拡散領域）に関して、深い拡散層を基板表面からの拡散で形成していたので、電流を深さ方向に均一に流しにくいことに対する改善が求められている。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その第１の目的は、工程コストを下げることができるようにすることにある。第２の目的は、第１の目的に加えて電流を深さ方向に均一に流しやすくすることができるようにすることにある。
【０００５】
【課題を解決するための手段】
請求項１〜４に記載の発明によれば、これまで素子分離用トレンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要がある等の理由から、別々にエッチングして掘っていたが、本発明により素子分離用トレンチとゲートトレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本発明により大幅なコストダウンを図ることが可能となる。
【０００８】
請求項５〜７に記載の発明によれば、請求項１〜４に記載の発明の作用・効果に加え、トレンチゲート型ＭＯＳトランジスタのソース領域、チャネル領域、ドリフト領域或いはドレイン領域の形成方法として、トレンチを掘って半導体層をエピタキシャル成長させることにより、不純物濃度分布に関して深さ方向に均一な濃度分布が形成可能となり、電流の偏りがない低オン抵抗なパワーＭＯＳとすることが可能となる。
【０００９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１０】
図１に本実施形態における半導体装置の縦断面を示す。シリコン基板１の上にシリコン酸化膜（絶縁膜）２を介して薄い単結晶シリコン層（単結晶半導体層）３が形成され、ＳＯＩ基板を構成している。ＳＯＩ層である単結晶シリコン層３は（１１０）面を主面とし、厚さが１〜１００μｍである。単結晶シリコン層３において、絶縁膜２に達する素子分離用トレンチ４が形成され、このトレンチ４にて多数の素子形成島が区画形成されている。素子分離用トレンチ４に関して、トレンチ４の側面にはシリコン酸化膜５が形成されるとともに、シリコン酸化膜５の内方にはポリシリコン膜６が充填されている。また、第1の素子形成島においてはＣＭＯＳトランジスタが形成され、第２の素子形成島においてはＮＰＮトランジスタが形成され、第３の素子形成島においてはトレンチゲート型ＬＤＭＯＳトランジスタが形成されている。
【００１１】
ＣＭＯＳトランジスタに関してＮチャネルＭＯＳとして、Ｎ型シリコン層３の表層部にはＰウェル領域１０が形成され、Ｐウェル領域１０の表層部にはＮ型ソース領域１１とＮ型ドレイン領域１２が形成されている。また、Ｐウェル領域１０の上にはゲート酸化膜（図示略）を介してゲート電極１３が配置されている。一方、ＰチャネルＭＯＳとして、Ｎ型シリコン層３の表層部にはＰ型ソース領域１４とＰ型ドレイン領域１５が形成され、さらに、Ｎ型シリコン層３の上にはゲート酸化膜（図示略）を介してゲート電極１６が配置されている。なお、ＣＭＯＳトランジスタの形成島において、Ｎ型シリコン層３にはＮ+埋込層１７が形成されている。
【００１２】
ＮＰＮトランジスタに関して、Ｎ型シリコン層３の表層部にはＰウェル領域２０が形成され、Ｐウェル領域２０の表層部にはＮ型エミッタ領域２１とＰ+ベース領域２２が形成されている。また、Ｎ型シリコン層３の表層部にはＮ型コレクタ領域２４とＮ+コンタクト領域２５が形成されている。なお、ＮＰＮトランジスタの形成島において、Ｎ型シリコン層３にはＮ+埋込層２３が形成されている。
【００１３】
トレンチゲート型ＭＯＳトランジスタの詳細を、図２に示す。図２において、Ｎ型シリコン層３にＮ+埋込層３０が形成されている。Ｎ型シリコン層３において表層部にはチャネルＰウェル領域（Ｐ型ベース領域）３１が形成されるとともに、チャネルＰウェル領域３１での表層部にはＰ+コンタクト領域３２とＮ型ソース領域３３が形成されている。また、Ｎ型シリコン層３にはゲートトレンチ３４が形成され、このゲートトレンチ３４はＮ型シリコン層３の表面と平行をなす方向および深さ方向においてＮ型ソース領域３３からチャネルＰウェル領域３１を貫通するように形成されている。ゲートトレンチ３４の内壁面にはゲート酸化膜３５が形成されるとともに、ゲート酸化膜３５の内方にはポリシリコンゲート電極３６が充填されている。また、Ｎ型シリコン層３でのチャネルＰウェル領域３１から離間した部位においてＮ+ドレイン領域３７が形成されるとともにＮ+ドレイン領域３７の表層部にはコンタクト用Ｎ+領域３８が形成されている。
【００１４】
なお、シリコン層３のうち、Ｎ+埋込層３０、チャネルＰウェル領域３１、Ｐ+コンタクト領域３２、Ｎ型ソース領域３３、Ｎ+ドレイン領域３７、コンタクト用Ｎ+領域３８、ゲートトレンチ３４、ゲート酸化膜３５が形成されていない領域がドリフト領域として用いられる。
【００１５】
そして、図３に示すように、ゲート電極３６に所定の正電圧を印加すると、チャネルＰウェル領域３１のうちのゲートトレンチ３４に隣接している部分全面においてゲート酸化膜３５の近傍に電子が誘起されてチャネルが形成され、このチャネルを通じてソース領域３３からドレイン領域３７に横方向にドレイン電流が流れる。
【００１６】
次に、この種の半導体装置、即ち、ＳＯＩ層にＢｉＣＭＯＳ（ＮＰＮトランジスタとＣＭＯＳ）とゲートトレンチ型パワーＭＯＳトランジスタを集積した複合ＩＣ（ＣＭＯＳ論理素子、バイポーラ素子、パワー素子を有する誘電体分離型半導体集積回路）の製造方法を、特徴部分を中心に図４を用いて説明する。
【００１７】
まず、図４（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して（１１０）面を主面とする単結晶シリコン層３を配置する。このとき、予め素子分離用トレンチを形成する領域に１×１０18ｃｍ-3以上のドーパント濃度を有する高濃度層４０，４１をＳＯＩ層３の上面と下面から形成しておく。このように、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3未満にする。
【００１８】
そして、図４（ｂ）に示すように、このＳＯＩ基板の主面から異方性エッチングを行い、側面が（１１１）面となる素子分離用トレンチ４２と、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成する。
【００１９】
なお、この時、パターン幅の設定によりローディング効果を利用して、ゲートトレンチ４３を素子分離用トレンチ４２よりも浅く形成するようにしてもよい。
引き続き、このトレンチ側面に対しライトエッチ或いは犠牲酸化によりダメージ層を除去した後、図４（ｃ）に示すように、濃度差を利用した熱酸化（ゲート酸化）を行うことにより、素子分離用トレンチ４２の側面に厚い酸化膜４４を形成し、同時にゲートトレンチ４３の側面に薄い酸化膜（ゲート酸化膜）４５を形成する。厚い酸化膜４４とは１００〜３００ｎｍであり、薄い酸化膜４５とは５０〜１５０ｎｍである。
【００２０】
さらに、図４（ｄ）に示すように、不純物ドープトポリシリコン膜（符号４６，４７）を成膜するとともにエッチバック及びパターニングする。これにより、トレンチ４２，４３内に不純物ドープトポリシリコン膜４６，４７が配置される（埋め込まれる）。このようにしてゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜としての不純物ドープトポリシリコン膜４７を形成する。さらに、イオン注入と拡散によりＤＭＯＳのソース／チャネル領域４８，４９を形成する。
【００２１】
このようにして、これまで素子分離用トレンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要から、別々にエッチングして掘っていたが、本実施形態では素子分離用トレンチ４２とゲートトレンチ４３を同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本実施形態により大幅なコストダウンを図ることが可能となる。
【００２２】
なお、素子分離用トレンチとゲートトレンチを同時に形成する手法として、不純物濃度管理と結晶面管理を、それぞれ単独に行ってもよい。即ち、
不純物濃度を管理する製造方法として、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3未満にし、その後に、ＳＯＩ層３をエッチングして素子分離用トレンチ４２とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成し、さらに、濃度差を利用した熱酸化により素子分離用トレンチ４２の側面に厚い酸化膜４４を、また、ゲートトレンチ４３の側面に薄いゲート酸化膜４５を同時に形成する。そして、ゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜４７を形成する。
一方、結晶面を管理する製造方法として、ＳＯＩ層３をエッチングして、側面が（１１１）面となる素子分離用トレンチ４２と、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成し、その後、面方位の違いを利用した熱酸化により素子分離用トレンチ４２の側面に厚い酸化膜４４を、また、ゲートトレンチ４３の側面に薄いゲート酸化膜４５を同時に形成する。そして、ゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜４７を形成する。
【００２３】
また、図５に示すように（１１０）基板を用いて側面が（１１１）となる素子分離用トレンチと側面が（１００）となるゲートトレンチを形成したが、図６に示すように、（１００）基板を用い、側面が（１１０）となる素子分離用トレンチと側面が（１００）となるゲートトレンチとなるようにレイアウト（配置）することによっても同様の効果が得られる。特に、図６の場合には、（１００）基板を使うので、ＳＯＩ層の主表面にプレーナ型のＣＭＯＳを容易に形成できるようになる。
（第１の比較例）
次に、第１の比較例を、第１の実施の形態との相違点を中心に説明する。
【００２４】
図７（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して単結晶シリコン層３を配置する。そして、ＳＯＩ層３をエッチングしてトレンチゲート型ＭＯＳトランジスタのゲートトレンチ形成領域に単一のトレンチ５０を、また、素子分離用トレンチ形成領域に複数のトレンチ５１を、同時に形成する。図７ではトレンチ５１の幅はゲートトレンチ形成領域のトレンチ５０の幅と同じである。また、図７ではトレンチ５１は３本設けている。
【００２５】
さらに、図７（ｂ）に示すように、熱酸化（ゲート酸化）を行うことにより、素子分離用トレンチ形成領域に形成した複数のトレンチ５１の側面にシリコン酸化膜５２を、また、ゲートトレンチ形成領域に形成したトレンチ５０の側面にゲート酸化膜５３を同時に形成する。
【００２６】
その後、図７（ｃ）に示すように、不純物ドープトポリシリコン膜（符号５４，５５）の成膜およびエッチバックを行う。これにより、素子分離用トレンチ形成領域に形成した複数のトレンチ５１内に不純物ドープトポリシリコン膜５４が、また、ゲートトレンチ形成領域に形成したトレンチ５０内に不純物ドープトポリシリコン膜５５が同時に形成される（配置される）。このようにしてゲートトレンチ形成領域に形成したトレンチ５０内でのゲート酸化膜５３の内方にゲート電極材料膜としての不純物ドープトポリシリコン膜５５が形成される。
【００２７】
その結果、半導体装置の構造として、素子分離用トレンチ形成領域に複数のトレンチ５１を並設するとともに、素子分離用の各トレンチ５１の側面に、ゲートトレンチ５０の側面に形成したゲート酸化膜５３と同一の酸化膜５２を形成し、さらに、素子分離用の各トレンチ５１の内部を、ゲートトレンチ５０の内部のポリシリコンゲート電極（ゲート電極材料膜）５５と同一のポリシリコン膜５４で充填したものが得られる。
【００２８】
このようにして、これまで素子分離用トレンチとゲートトレンチは別々にエッチングして掘っていたが、本比較例により素子分離用トレンチとゲートトレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
【００２９】
また、３本のゲートトレンチ（図７（ｃ）において符号５１で示すトレンチ）を並設して素子分離用トレンチを構成することにより、ゲート耐圧の６倍の耐圧（素子分離耐圧）を持たせることができる。具体的には、ゲート耐圧を１０ボルト以上、素子分離耐圧を６０ボルト以上にすることが可能となる。
【００３０】
なお、トレンチ５１の幅はゲートトレンチ形成領域のトレンチ５０の幅と異なっていてもよく、また、トレンチ５１の本数は３本以外の任意の数でもよい。
第１の実施形態と第１の比較例を組み合わせて実施してもよい。つまり、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０１８ｃｍ−３未満にし、その後、ＳＯＩ層３をエッチングして、トレンチゲート型ＭＯＳトランジスタのゲートトレンチ形成領域に側面が（１１０）面となる単一のトレンチ５０を、また、素子分離用トレンチ形成領域に側面が（１１１）面または（１１０）面となるトレンチ５１を複数並べたものを、同時に形成し、さらに、熱酸化により素子分離用トレンチ形成領域に形成した複数のトレンチ５１の側面に厚い酸化膜を、また、ゲートトレンチ形成領域に形成したトレンチ５０の側面に薄いゲート酸化膜を同時に形成する。そして、ゲートトレンチ形成領域に形成したトレンチ５０内でのゲート酸化膜の内方にゲート電極材料膜５５を形成する。
（第２の比較例）
次に、第２の比較例を、第１の実施の形態との相違点を中心に説明する。
【００３１】
図８（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して単結晶シリコン層３を配置する。そして、図８（ｂ）に示すように、異方性ドライエッチングによりＳＯＩ層３に素子分離用トレンチ６０とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ６１を同時に形成する。ここで、例えば、素子分離用トレンチ６０の幅を２μｍとし、ゲートトレンチ６１の幅を０．５μｍとする。
【００３２】
このトレンチ６０，６１の側面に対しライトエッチング或いは犠牲酸化によりダメージ層を除去した後、図８（ｃ）に示すように、素子分離用トレンチ６０とゲートトレンチ６１に対しトレンチ側面に酸化膜６２を形成するとともに、その内方に不純物ドープトポリシリコン膜（電極材料膜）６３をデポする。この際、トレンチ幅の違いから、ゲートトレンチ６１側が完全に埋まり、素子分離用トレンチ６０側が埋まらないようにする（ポリシリコン膜厚及びトレンチ幅を設計する）。ここで、例えば、酸化膜６２の膜厚は５０〜１５０ｎｍであり、不純物ドープトポリシリコン膜６３の膜厚は０．３〜１．０μｍである。
【００３３】
引き続き、不純物ドープトポリシリコン膜６３をエッチバックして、図９（ａ）に示すように、ＳＯＩ層３の上面および素子分離用トレンチ６０の内部の不純物ドープトポリシリコン膜６３を除去するとともにゲートトレンチ６１の内部の不純物ドープトポリシリコン膜６３を残す。そして、図９（ｂ）に示すように、ＣＶＤ酸化膜のデポ及びエッチバックにより、素子分離用トレンチ６０の内部を酸化膜６４で埋め込む。さらに、イオン注入と拡散によりＤＭＯＳのチャネルＰ領域６５やＮ+ソース領域６６等を形成する。
【００３４】
なお、電極材料膜として不純物ドープトポリシリコン膜６３の代わりに金属膜を用いてもよい。
このように、素子分離用トレンチ６０とゲートトレンチ６１に酸化膜６２を形成し、その上にポリシリコン膜６３を成長させる際に、トレンチ幅の違いからゲートトレンチ６１側は埋め込まれ、素子分離用トレンチ６０側は埋め込まれないようにポリシリコン膜厚及びトレンチ幅を設計し、この後のポリシリコンエッチバック工程により素子分離用トレンチ６０側のみポリシリコン膜６３を除去し、酸化膜６４を埋め込む。その結果、これまで素子分離用トレンチとゲートトレンチは別々にエッチングして掘っていたが、本比較例により素子分離用トレンチ６０とゲートトレンチ６１を同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
（第３の比較例）
次に、第３の比較例を、第１の実施の形態との相違点を中心に説明する。
【００３５】
本比較例においては、図１での素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとＮ型ドレイン領域とＮＰＮトランジスタのＮ型コレクタ領域をより簡便に形成することができるようにしたものである。この手法は、素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとドレイン領域をより簡便に形成しようとする場合に適用してもよい（例えば、バイポーラトランジスタが集積化されていない場合）。
【００３６】
図１０（ａ）に示すように、ＳＯＩ基板のＳＯＩ層３に対し、その上面にパターニングしたシリコン酸化膜７０を配置し、このシリコン酸化膜７０をマスクとしてＳＯＩ層３をエッチングして素子分離用トレンチ７１とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ７２とドレイン領域用トレンチ７３（図示は省略したがバイポーラトランジスタのコレクタ領域用トレンチもトレンチ７３と同様）を同時に形成する。
【００３７】
そして、図１０（ｂ）に示すように、各トレンチに対し側面に酸化膜７４を形成する。その後に、ウェットエッチングにより不要箇所の酸化膜７４を除去する。このウェットエッチングおいて、図１０（ｃ）に示すように、素子分離用トレンチ７１内とドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３内の酸化膜７４についてはウェットエッチング液が回り込み、ゲートトレンチ７２内の酸化膜７４についてはウェットエッチング液が回り込まないようにしてトレンチ７１と７３内の酸化膜７４を除去する。即ち、図１０（ａ）でのトレンチ形成工程においてゲートトレンチ７２の幅を細い寸法とする。
【００３８】
さらに、図１０（ｄ）に示すように、トレンチ内を含むＳＯＩ層３の上面に電極材料膜としての不純物ドープトポリシリコン膜（または金属膜）７５を成膜する。このとき、ゲートトレンチ７２の内部およびドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３の内部が埋まり、素子分離用トレンチ７１の内部が埋まらないようにする。そして、図１１（ａ）に示すように、ＣＶＤ酸化膜７６を形成して素子分離用トレンチ７１の内部をＣＶＤ酸化膜７６で埋め込む。
【００３９】
引き続き、図１１（ｂ）に示すように、酸化膜７６のエッチバックまたはＣＭＰで平坦化する。さらに、図１１（ｃ）に示すように、熱処理をすることにより、ドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３の内部の不純物ドープトポリシリコン膜７５における不純物と素子分離用トレンチ７１の内部の不純物ドープトポリシリコン膜７５における不純物をシリコン層３に拡散させる。これにより、Ｎ型のドレイン領域７８（コレクタ領域も同様）が形成される。
【００４０】
このように本比較例によれば、これまで素子分離用トレンチとゲートトレンチとドレイン領域用トレンチとコレクタ領域用トレンチは、厚い酸化膜と薄い酸化膜、及び、酸化膜なしで不純物ドープトポリシリコン膜をそれぞれ形成する必要から、別々にエッチングして掘っていたが、この比較例により素子分離用トレンチ７１とゲートトレンチ７２とドレイン領域用トレンチ７３とコレクタ領域用トレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
【００４１】
別の例として次のようにしてもよい。図１０（ｄ）の状態から不純物ドープトポリシリコン膜７５をエッチバックしてトレンチ７１内の不純物ドープトポリシリコン膜７５を除去し、引き続き、図１２（ａ）に示すように、ＣＶＤ酸化膜７６を形成して素子分離用トレンチ７１内をＣＶＤ酸化膜７６で埋め込む。そして、図１２（ｂ）に示すように、酸化膜７６のエッチバックまたはＣＭＰで平坦化する。さらに、図１２（ｃ）に示すように、熱処理をすることによりＮ型のドレイン領域７８（コレクタ領域も同様）を形成する。
（第４の比較例）
次に、第４の比較例を、第３の比較例との相違点を中心に説明する。
【００４２】
図１３（ａ）に示すように、ＳＯＩ基板のＳＯＩ層３に対しパターニングした酸化膜８０をマスクとして用いてＳＯＩ層３をエッチングして素子分離用トレンチ８１とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ８２とドレイン領域用トレンチ８３（図示は省略したがバイポーラトランジスタのコレクタ領域用トレンチもトレンチ８３と同様）を同時に形成する。
【００４３】
そして、図１３（ｂ）に示すように、各トレンチに対しドレイン領域用トレンチ８３（コレクタ領域用トレンチも同様）の内部のみが埋まるようにトレンチ側面に酸化膜８４を形成する。換言すれば、そうなるように各トレンチの幅を設計する。さらに、図１３（ｃ）に示すように、ゲートトレンチ８２の内部が埋まり、素子分離用トレンチ８１の内部が埋まらないように不純物ドープトポリシリコン膜（ゲート電極材料膜）８５を成膜する。換言すれば、そうなるようにゲートトレンチ８２の幅と不純物ドープトポリシリコン膜８５の膜厚を設計する。そして、図１３（ｄ）に示すように、エッチバックすると、トレンチ８２内には不純物ドープトポリシリコン膜８５が残り、トレンチ８１内からは除去される。
【００４４】
引き続き、図１４（ａ）に示すように、ＣＶＤ酸化膜８６をデポして素子分離用トレンチ８１の内部をＣＶＤ酸化膜８６で埋め込む。そして、ＣＶＤ酸化膜８６のエッチバックまたはＣＭＰで平坦化する。さらに、図１４（ｂ）に示すように、ウェットエッチングによりドレイン領域用トレンチ８３（コレクタ領域用トレンチについても同様）の内部の酸化膜を除去する。そして、図１４（ｃ）に示すように、ドレイン領域用トレンチ８３（コレクタ領域用トレンチについても同様）の内部に金属膜（電極材料膜）８７を充填する。即ち、金属膜８７を埋め込んでドレイン・コレクタ電極とする。
【００４５】
このように本比較例によっても、素子分離用トレンチ８１とゲートトレンチ８２とドレイン領域用トレンチ８３とコレクタ領域用トレンチを同時に形成することができるようになる。
【００４６】
本比較例においても、素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとドレイン領域をより簡便に形成しようとする場合に適用してもよい（例えば、バイポーラトランジスタが集積化されていない場合）。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態および第１〜第４の比較例との相違点を中心に説明する。
【００４７】
本実施の形態は、第１の実施の形態および第１〜第４の比較例での各製造方法に加えて、図１でのトレンチゲート型ＭＯＳトランジスタのチャネル領域とソース領域の製造方法に特徴がある。図１に代わる本実施形態における半導体装置を図１５に示す。図１５の半導体装置におけるトレンチゲート型ＭＯＳトランジスタは図１６に示す構成となっている。
【００４８】
図１６において、（１１０）面を主面とするＮ型シリコン層（厚さ１〜１００μｍ）３にチャネルＰ領域９２が形成されるとともに、チャネルＰ領域９２での表面側（内部側）にＮ+ソース領域９３が形成されている。このチャネルＰ領域９２とＮ+ソース領域９３には、エピタキシャル成長による不純物ドープトシリコン層を用いている。また、チャネルＰ領域９２の表層部にはＰ+コンタクト領域９４が形成されている。さらに、Ｎ型シリコン層３（及び埋め込んでエピ層）にはゲートトレンチ９５が形成され、ゲートトレンチ９５の側面にはゲート酸化膜９６が形成されるとともに、ゲート酸化膜９６の内方にはポリシリコンゲート電極９７が充填されている。Ｎ型シリコン層３でのチャネルＰ領域９２から離間した部位においてＮ+ドレイン領域９１が形成されている。
【００４９】
次に、製造方法について説明する。
図１７（ａ）に示すように、Ｎ-シリコン基板１００の表層部にｉ層１０１を形成する。そして、図１７（ｂ）に示すように、イオン注入と熱拡散によりシリコン基板１００に深い拡散領域（１×１０18ｃｍ-3以上のドーパント濃度）１０２を形成するとともに所定領域に浅い拡散領域（埋込Ｎ+層）１０３を形成する。さらに、図１７（ｃ）に示すように、この基板１００の上下を逆にし、シリコン基板１０４の上に絶縁膜１０５を介してシリコン基板１００を貼り合わせる。そして、シリコン基板１００を薄膜化することにより、ＳＯＩ基板が得られる。
【００５０】
引き続き、図１８（ａ）に示すように、ＳＯＩ層１００に対し異方性ウェットエッチング（例えばＴＭＡＨエッチ）またはドライエッチングを行いトレンチ１０６を形成する。トレンチ１０６を形成する領域は、トレンチゲート型ＭＯＳトランジスタのチャネル領域およびソース領域となる部位である。さらに、図１８（ｂ）に示すように、連続したエピタキシャル成長にてトレンチ１０６内にチャネルＰ領域（エピ拡散層）１０７とＮ+ソース領域（エピ拡散層）１０８を形成し、引き続き、ＣＭＰ（研磨）により表面を平坦化する。
【００５１】
その後、図１８（ｃ）に示すように、イオン注入と熱拡散によりシリコン層１００に対し深いＮ+拡散領域１０２に達する拡散領域１１０を形成する。さらに、図１９（ａ）に示すように、各トレンチ（素子分離用トレンチ１１１ａ、ゲートトレンチ１１１ｂ）を形成するとともに各トレンチ内に酸化膜１１２を介してポリシリコン膜１１３を充填する。即ち、ＳＯＩ基板の主面から、側面が（１１１）となる素子分離用トレンチ１１１ａと、側面が（１００）となるゲートトレンチ１１１ｂを異方性ドライエッチングにより同時に形成し、このトレンチ側面に対しライトエッチ或いは犠牲酸化によりダメージ層を除去した後、ゲート酸化を行うことにより、素子分離用トレンチ側の酸化膜を１００ｎｍ〜３００ｎｍ形成し、同時にゲートトレンチ側の酸化膜を５０〜１５０ｎｍ形成する。そして、トレンチ内に不純物ドープトポリシリコン膜を埋め込み、エッチバック及びパターニングによりゲート電極を形成する。
【００５２】
そして、図１９（ｂ）に示すように、所望の拡散処理を行う。即ち、表面からのイオン注入、拡散によりＣＭＯＳとバイポーラトランジスタとトレンチゲートＬＤＭＯＳの拡散層を形成する。この図１９（ｂ）においてＳＯＩ層３でのバイポーラトランジスタとＣＭＯＳの底部に、１×１０18ｃｍ-3以上のドーパント濃度を有する領域１０１，１０３が在る。
【００５３】
このように、第１の実施の形態および第１〜第４の比較例での各製造方法に加えて、素子分離用トレンチとゲートトレンチを形成する前に、単結晶半導体層３におけるトレンチゲート型ＭＯＳトランジスタのチャネル領域およびソース領域となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１０６を形成し、連続したエピタキシャル成長によりトレンチ１０６内に不純物ドープトシリコン層（不純物ドープト半導体層）１０７，１０８を形成してチャネル領域およびソース領域とした。よって、トレンチゲート型ＭＯＳトランジスタ（横型トレンチゲートパワーＭＯＳ）のソース領域、チャネル領域の形成方法として、トレンチを掘って半導体層をエピタキシャル成長させることにより、不純物濃度分布に関して深さ方向に均一な濃度分布が形成可能となり、電流の偏りがない低オン抵抗なパワーＭＯＳとすることが可能となる。また、チャネル領域やソース領域をイオン注入による不純物拡散層で形成する場合には拡散層の横拡がりにより占有面積が大きくなりやすいが、エピ層にて構成すると小型化することが可能となる。
【００５４】
別の例として、図２０に示すように、トレンチゲートＬＤＭＯＳにおけるドレイン領域１５０を、図１０，１１を用いて説明した手法を利用して図２０のトレンチ１５１内の不純物ドープトポリシリコン膜１５２での不純物を熱処理により拡散させることにより形成してもよい。このようにすると、図１５での上下両面からのイオン注入によりドレイン領域９１を形成する場合に比べ、横方向のドレイン領域の拡がりを抑えることが可能となり素子の小型化を図ることができる。
【００５５】
他の別例として、図２１に示すように、素子分離用トレンチとゲートトレンチを形成する前に、ＳＯＩ層３におけるトレンチゲート型ＭＯＳトランジスタのドリフト領域の一部（符号１２０で表す箇所）、チャネル領域（符号９２で表す箇所）およびソース領域（符号９３で表す箇所）となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１２１を形成し、連続したエピタキシャル成長によりトレンチ１２１内に不純物ドープト半導体層１２０，９２，９３を形成してドリフト領域の一部、チャネル領域およびソース領域としてもよい。なお、エピ成長後はＣＭＰにより表面を平坦化する。
【００５６】
あるいは、図２２に示すように、素子分離用トレンチとゲートトレンチを形成する前に、単結晶半導体層におけるトレンチゲート型ＭＯＳトランジスタのドレイン領域（符号１３０で表す箇所）、ドリフト領域（符号１３１で表す箇所）、チャネル領域（符号９２で表す箇所）およびソース領域（符号９３で表す箇所）となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１３２を形成し、連続したエピタキシャル成長によりトレンチ１３２内に不純物ドープト半導体層１３０，１３１，９２，９３を形成してドレイン領域、ドリフト領域、チャネル領域およびソース領域としてもよい。なお、エピ成長後はＣＭＰにより表面を平坦化する。
【図面の簡単な説明】
【図１】第１の実施の形態における半導体装置の縦断面図。
【図２】パワートランジスタの詳細図。
【図３】パワートランジスタの動作説明のための図。
【図４】第１の実施の形態での製造工程を説明するための縦断面図。
【図５】面方位を説明するための図。
【図６】面方位を説明するための図。
【図７】第１の比較例での製造工程を説明するための縦断面図。
【図８】第２の比較例での製造工程を説明するための縦断面図。
【図９】第２の比較例での製造工程を説明するための縦断面図。
【図１０】第３の比較例での製造工程を説明するための縦断面図。
【図１１】第３の比較例での製造工程を説明するための縦断面図。
【図１２】別例の製造工程を説明するための縦断面図。
【図１３】第４の比較例での製造工程を説明するための縦断面図。
【図１４】第４の比較例での製造工程を説明するための縦断面図。
【図１５】第２の実施の形態における半導体装置の縦断面図。
【図１６】パワートランジスタの詳細図。
【図１７】第２の実施の形態での製造工程を説明するための縦断面図。
【図１８】第２の実施の形態での製造工程を説明するための縦断面図。
【図１９】第２の実施の形態での製造工程を説明するための縦断面図。
【図２０】変形例の半導体装置の縦断面図。
【図２１】変形例におけるパワートランジスタの縦断面図。
【図２２】変形例におけるパワートランジスタの縦断面図。
【符号の説明】
１…シリコン基板、２…シリコン酸化膜、３…単結晶シリコン層、４０…高濃度層、４１…高濃度層、４２…素子分離用トレンチ、４３…ゲートトレンチ、４４…酸化膜、４５…ゲート酸化膜、５０…トレンチ、５１…ゲートトレンチ、５２…酸化膜、５３…ゲート酸化膜、６０…素子分離用トレンチ、６１…ゲートトレンチ、６２…酸化膜、６３…ポリシリコン膜、７１…素子分離用トレンチ、７２…ゲートトレンチ、７３…ドレイン領域用トレンチ、７４…酸化膜、７５…不純物ドープトポリシリコン膜、８１…素子分離用トレンチ、８２…ゲートトレンチ、８３…ドレイン領域用トレンチ、８４…酸化膜、８５…不純物ドープトポリシリコン膜、８７…金属電極膜、９２…チャネル領域、９３…ソース領域、１０６…トレンチ、１０７…エピ層（チャネル領域）、１０８…エピ層（ソース領域）、１２０…エピ層（ドリフト領域の一部）、１２１…トレンチ、１３０…エピ層（ドレイン領域）、１３１…エピ層（ドリフト領域）、１３２…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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