(57)【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを備え、前記複数のメモリセルは、各々が相補データを記憶する第１および第２のメモリセルを有する複数のツインセルにグループ化され、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
少なくともデータ読出サイクル時、行アドレス信号に従って前記複数のワード線からアドレス指定されたワード線を選択状態に駆動する行選択駆動回路を備え、前記行選択駆動回路は、第１の動作モード時にはツインセルの第１および第２のメモリセルが並行して選択されるように前記複数のワード線から第１の数のワード線を選択し、第２の動作モード時には、前記第１の数よりも多くの第２ワード線を並行して選択して前記第１の動作モード時よりも多くのツインセルを並行して選択し、該並行して選択されるツインセルは、同一データを記憶し、
列アドレス信号に従ってアドレス指定された列に対応するビット線を選択する列選択回路を備え、前記選択されるツインセルの第１のトランジスタは第１のビット線に接続され、かつ第２のトランジスタは第２のビット線に接続され、前記列選択回路は、前記第１および第２のビット線を並行して選択し、
前記列選択回路により選択されたビット線の信号に従って、選択されたツインセルの記憶情報を検知して内部読出データを生成する内部読出回路を備える、半導体装置。
【請求項２】
前記複数のメモリセルは、第１および第２のメモリアレイに分割して配置され、
各前記ツインセルの第１のメモリセルは、前記第１のメモリアレイに配置され、第２のメモリセルは、前記第２のメモリアレイに配置され、
前記第１のビット線は各前記第１のメモリセルの列に対応して前記第１のメモリアレイに配置され、前記第２のビット線は、各前記第２のメモリセルの列に対応して前記第２のメモリアレイに配置され、
前記行選択駆動回路は、前記第１および第２のメモリアレイそれぞれに対応して配置され、少なくとも前記第２の動作モード時前記第１および第２のメモリアレイ各々において並行して複数のワード線を選択状態に駆動し、
前記列選択回路は、前記第１および第２のメモリアレイそれぞれにおいて並行して第１および第２のビット線を選択する、請求項１記載の半導体装置。
【請求項３】
各前記メモリセルは、磁化状態が記憶データに従って設定される可変磁気抵抗素子を含むメモリセルであり、
前記半導体装置は、さらに、
各前記メモリセル行に対応して配置される複数のデジット線と、
前記第１の動作モードの書込サイクル時、アドレス信号に従ってアドレス指定された行に対応して配置されるデジット線を選択してデジット線電流を供給し、かつ前記第２の動作モードの書込サイクル時、前記第１の動作モード時よりも多くの数のデジット線を並行して選択してデジット線電流を供給するデジット線選択駆動回路を備え、前記デジット線電流が誘起する磁界が対応の行のメモリセルの可変磁気抵抗素子に供給される、請求項１記載の半導体装置。
【請求項４】
前記複数のメモリセルは、第１および第２のメモリアレイに分割して配置され、
各前記ツインセルの第１のメモリセルは、前記第１のメモリアレイに配置され、第２のメモリセルは、前記第２のメモリアレイに配置され、
前記デジット線選択駆動回路は、前記第２の動作モードの書込サイクル時、前記第１および第２のメモリアレイ各々において複数のデジット線を並行して選択状態に駆動する、請求項３記載の半導体装置。
【請求項５】
前記複数のメモリセルは、回路動作特性を調整するチューン情報を格納し、
前記半導体装置は、前記チューン情報に従って動作特性が調整されるチューン対象回路と別の領域に配置される、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記複数のメモリセルは、回路動作特性を調整するチューン情報を格納し、
前記半導体装置は、さらに、
前記複数のメモリセルと整列して同一マットに配列されて、データを格納する前記メモリセルと同一構成の複数のノーマルセルと、
前記チューン情報に従って動作特性が調整される回路を含み、前記ノーマルセルを選択してデータの書込／読出を行う選択／書込／読出系回路を備える、請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、回路特性などを調整するチューン情報および不良セルを救済する冗長アドレス情報等を不揮発的に格納する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置などの半導体装置においては、製造工程におけるパターンずれおよびプロセスパラメータの変動などにより、トランジスタ素子の特性がばらつき、また、内部回路の動作特性がばらつく。このようなトランジスタ素子／内部回路の特性のばらつきを補償して、所望の動作特性を得るために、通常、チューニングまたはトリミングと呼ばれる操作が行なわれる。
【０００３】
このような動作特性調整用のチューニング情報を用いて、回路動作特性を調整する構成の一例が、特許文献１（特開２００４−１１８９２１号公報）に示されている。この特許文献１においては、ヒューズ素子をトリミング／チューニング情報格納のために用いた場合の面積増大の問題を解消するために、トリミング情報記憶素子として、ＭＲＡＭ（磁気ランダム・アクセス・メモリ）セルを利用する。トリミング情報を記憶するＭＲＡＭセルを、通常データを記憶するメモリセルアレイと別の領域に配置する。
【０００４】
特許文献１は、ＭＲＡＭセルを、トリミング／チューニング情報格納素子として利用することにより、パッケージ実装後においても、チューニング情報のプログラムを可能とし、また、パッケージ実装後においても、このチューニング情報の書換を可能にすることを図る。さらに、電源投入後、通常データの書込／読出を行なう回路および制御回路が不安定な状態にあっても、通常データを記憶するメモリアレイと別の領域に設けられたチューニング情報格納領域の格納情報に従って、各回路の動作特性の調整を行なって、回路動作特性を補償することを図る。
【０００５】
この特許文献１は、電源投入後においても正確にチューニング情報を読出すために、ＭＲＡＭセルを直列に接続し、直列体のセル各々に相補データを格納して、１ビットのチューニング情報を格納する構成を示す。
【０００６】
また、フラッシュメモリにおいて、データを記憶する通常メモリアレイブロックに隣接して、冗長情報（チューニング情報を含む）を記憶するＰＲＯＭ領域を配置する構成が、特許文献２（特開２００５−９２９６２号公報）に示されている。
【０００７】
この特許文献２に示される構成においては、冗長情報を記憶するＰＲＯＭ領域に対するデータの書込／消去は、通常データの消去／書込と同一経路を通して行ない、このＰＲＯＭ領域からのデータ読出は、通常メモリアレイブロック領域に対する読出とは別の経路から実行する。書込／消去回路を冗長情報記憶領域および通常データ記憶領域に共通に利用して、レイアウト面積の増大を抑制し、また、別の経路から冗長情報を読出すことにより、電源投入後の不安定な状態においても安定に冗長情報を読出すことを図る。
【０００８】
また、特許文献２は、冗長情報の読出時、折返しビット線構成により、各対をなすビット線にツインセル情報を読出す構成を示す。このツインセルは、互いに相補データを格納する第１および第２のメモリセルより構成される。したがって、４個のメモリセル（２つのツインセル）により、１ビットの冗長情報（チューニング情報）が格納される。特許文献２は、このようなダブルツインセルとも呼ぶべきモードで、冗長情報を記憶することにより、読出マージンを確保して、安定に冗長／チューニング情報を読出すことを図る。
【特許文献１】特開２００４−１１８９２１号公報
【特許文献２】特開２００５−９２９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に示される構成においては、ヒューズ素子に代えてＭＲＡＭセルが配置されており、トリミング／チューニング情報ビットごとに差動アンプが設けられる（図９参照）。このため、ツインセルを２つ用いて１ビットのチューニング／トリミング情報を格納する場合、トリミング／チューニング情報記憶領域のレイアウト面積が増大するという問題が生じる。
【００１０】
また、特許文献１に示される構成においては、このトリミング／チューニング情報格納用のＭＲＡＭセルは、サイズが、通常のデータを格納するノーマルＭＲＡＭよりも大きくされる。このサイズを大きくすることにより、トリミング情報の読出マージンを大きくし、トリミング情報読出／書込回路のチューニングを行なわない場合にも、安定にトリミング情報の書込／読出を行なうことを図る。この場合、通常のデータを記憶するノーマルＭＲＡＭセルとトリミング／チューニング情報を記憶するＭＲＡＭセルとを別々の領域に配置している。従って、サイズが異なるメモリセルを共通のメモリアレイ領域内に配置することが困難となり、効率的にトリミング／チューニング情報を記憶するＭＲＡＭセルを配置するのができなくなるという問題が生じる。
【００１１】
特許文献２に示される構成においては、メモリアレイが複数のメモリブロックに分割され、１つのメモリブロックが、冗長／チューニング（トリミング）情報格納のために利用される。この場合、メインビット線が、各メモリブロックに共通に配置され、各メモリブロックごとにワード線を選択するロウデコーダが配置される。したがって、この特許文献２の構成の場合、冗長／チューニング情報格納用のメモリブロックと通常データを格納するノーマルメモリブロックとで、ロウデコーダを共有することができない。このため、回路のレイアウト面積が増大する。
【００１２】
それゆえ、この発明の目的は、チップレイアウト面積を増大を回避しつつ、確実にチューニング情報を読出して設定することのできる半導体装置を提供することである。
【００１３】
この発明の他の目的は、通常のデータを格納するノーマルメモリセルと同一アレイ内に、アレイレイアウト面積を増大を抑制しつつチューニング情報格納領域を配置して、確実にチューニング情報を書込／読出すことのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係る半導体装置は、第２の動作モード時には、第１の動作モード時よりも多くのワード線を並行して選択状態へ駆動し、並行して複数のツインセルの記憶情報を読出す。ツインセルは、互いに相補なデータを記憶する第１および第２のメモリセルを有し、複数のツインセルの第１メモリセルは第１のビット線に共通に接続され、第２メモリセルは、第１にビット線に共通に接続される。
【００１５】
この発明に従う半導体装置は、一実施の形態において、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、行アドレス信号に従って複数のワード線からアドレス指定されたワード線を選択状態に駆動する行選択駆動回路を備える。複数のメモリセルは、各々が相補データを記憶する第１および第２のメモリセルを有する複数のツインセルにグループ化される。また、行選択駆動回路は、第１の動作モード時には、ツインセルの第１および第２のメモリセルが並行して選択されるように複数のワード線から第１の数のワード線を選択し、第２の動作モード時には第１の数よりも多くの第２ワード線を選択して、第１の動作モード時よりも多くのツインセルを並行して選択する。これら並行して選択されるツインセルは、同一データを記憶する。
【００１６】
この一実施の形態における半導体記憶装置は、さらに、列アドレス信号に従って、アドレス指定された列に対応するビット線を選択する列選択回路と、この列選択回路により選択されたビット線の信号に従って、選択されたツインセルの記憶情報を検知して内部読出データを生成する内部読出回路を備える。選択されるツインセルの第１のメモリセルは第１のビット線に接続され、第２のメモリセルは第２のビット線に接続される。列選択回路は、第１および第２のビット線を並行して選択する。
【発明の効果】
【００１７】
第２の動作モード時に、多くのツインセルを並行して選択して記憶データを読出している。したがって、記憶データに応じた信号変化量を大きくすることができ、十分余裕を持って正確に、記憶データを読出すことができる。したがって、このツインセルの記憶情報が、たとえばチューニング情報の場合、内部回路が、未チューニング状態であっても、正確に、記憶情報を読出してチューニング対象の回路の状態を設定することができる。
【００１８】
また、動作モードに応じて選択ワード線の数を変更しており、このツインセルを、通常のデータを記憶するノーマルメモリセルアレイ内に配置した場合、ロウデコーダを共有することができ、周辺回路のレイアウト面積の増大を回避することができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の要部の構成を概略的に示す図である。図１において、この半導体装置は、図示しない別の回路の動作特性を調整するチューン情報を格納する半導体記憶装置である。
【００２０】
図１において、半導体装置は、２つのメモリアレイ１ａおよび１ｂと、これらのメモリアレイ１ａおよび１ｂそれぞれに対応して設けられる行選択駆動回路２ａおよび２ｂを含む。メモリアレイ１ａにおいては、メモリセルＭＣが行列状に配列され、各メモリセル行に対応してワード線ＷＬＡが配置され、また、メモリセル列に対応してビット線（第１のビット線）ＢＬＡが配置される。メモリアレイ１ｂにおいては、メモリセルＭＣが行列状に配列され、各メモリセル行に対応してワード線ＷＬＢが配置され、またメモリセル列に対応してビット線（第２のビット線）ＢＬＢが配置される。
【００２１】
メモリセルＭＣは、記憶情報の読出が、メモリセルを介して流れる電流量を検知することにより行なわれかつ不揮発的に情報を記憶するメモリセルであればよい。メモリセルＭＣは、一例として、ＭＲＡＭセルである。ＭＲＡＭセルを、チューン情報格納用メモリセルＭＣとして利用する場合、チューン情報の書込に、フラッシュメモリのような高電圧を必要とせず、パッケージ実装後においても、容易にチューン情報の書換を行なうことができる。しかしながら、チューン情報が、フラッシュメモリの内部回路の動作特性を設定する情報の場合、メモリセルＭＣは、フラッシュメモリセルであってもよい。チューン情報を記憶する半導体装置と同一チップ上に不揮発性半導体記憶装置が形成される場合、同一チップ上に集積化される不揮発性半導体記憶装置と同一構成のメモリセルが、チューン情報格納用のメモリセルとして用いられればよい。
【００２２】
行選択駆動回路２ａおよび２ｂは、各々、図示しない行アドレスに従って対応のメモリアレイ１ａおよび１ｂにおけるアドレス指定された行に対応するワード線を選択状態へ駆動する。これらの行選択駆動回路２ａおよび２ｂは、チューン情報読出指示信号ＰＲＭＥの活性化時（第２の動作モード時）、対応のメモリアレイ１ａおよび１ｂ各々において、複数（本実施の形態においては２本）のワード線を並行して選択状態へ駆動し、チューン情報読出指示信号ＰＲＭＥの非活性化時（第１の動作モード時）、第２動作モード時よりも少ない（本実施の形態においては１本の）ワード線を選択状態へ駆動する。
【００２３】
メモリアレイ１ａに対してさらに、列選択信号発生回路３ａと、列選択ゲート回路４ａとが設けられ、メモリアレイ１ｂに対し、さらに、列選択信号発生回路３ｂと、列選択ゲート回路４ｂとが設けられる。
【００２４】
列選択信号発生回路３ａおよび３ｂは、各々、図示しない列アドレス信号をデコードし、対応のメモリアレイ１ａおよび１ｂにおけるアドレス指定された列を指定する列選択信号を生成する。列選択ゲート回路４ａおよび４ｂは、対応の列選択信号発生回路３ａおよび３ｂからの列選択信号に従って、対応のメモリアレイ１ａおよび１ｂのアドレス指定された列に対応するビット線ＢＬＡ、ＢＬＢを選択する。列選択信号発生回路３ａおよび３ｂは並行して動作し、メモリアレイ１ａおよび１ｂにおいて、並行してビット線が選択される。
【００２５】
列選択ゲート回路４ａおよび４ｂにより選択されたビット線ＢＬＡ，ＢＬＢは、内部読出データ線ＲＤおよびＲＤＮを介して読出回路５に結合される。読出回路５は、読出電流を供給する電流検出型のセンスアンプ回路を含み、センス活性化信号ＳＡＥの活性化時、内部読出データ線ＲＤおよびＲＤＮを流れる電流に応じて内部読出データＱを生成する。読出回路５からの内部読出データＱが、図示しない他回路の動作特性を調整するチューニング回路に供給される。
【００２６】
半導体装置の内部動作を制御するために、制御回路６が設けられる。制御回路６は、図示しない電源投入検出回路からの電源投入検出信号ＰＯＲに従って、センス活性化信号ＳＡＥおよびチューン情報読出指示信号ＰＲＭＥを所定のタイミングで活性化する。
【００２７】
図１に示すチューン情報を記憶する半導体装置は、電源投入後、電源投入検出信号ＰＯＲが活性状態となり、電源電圧が安定化すると、チューン情報を読出して、他回路のチューニング回路へ読出したチューン情報を供給する。チューン情報に従って他回路において回路の動作タイミング、動作電源電圧レベル、基準電圧レベル等の調整が行なわれる。これにより、他回路が、指定された動作特性で動作することが可能となる。チューン情報を格納する半導体装置（以下、チューン情報記憶装置と称す）においては、チューン情報読出時には、チューン情報により読出回路５等の各回路の動作特性の調整は行なわれていない。したがって、十分余裕を持って、その記憶したチューン情報を読出す必要がある。特に、メモリセル電流の検出によりデータを読出す場合、メモリセルのサイズが微細化に伴ってメモリセル電流が小さくなるため、チューン情報の読出には、充分マージンを確保する必要がある。
【００２８】
図２は、この発明の実施の形態１に従う半導体装置におけるチューン情報読出時の選択メモリセルの配置を例示する図である。チューン情報の読出時においては、複数のワード線が各メモリアレイにおいて選択されればよいが、以下では、各メモリアレイにおいて２本のワード線が並行して選択される態様について説明する。図２において、チューン情報読出指示信号ＰＲＭＥの活性化時、行選択駆動回路２ａおよび２ｂにより、メモリアレイ１ａにおいて、ワード線ＷＬＡｏおよびＷＬＡｅが並行して選択され、また、メモリアレイ１ｂにおいても、ワード線ＷＬＢｏおよびＷＬＢｅが並行してそれぞれ選択される。
【００２９】
偶数ワード線ＷＬＡｅおよびＷＬＢｅに接続される同一列のメモリセルＭＣＡ１およびＭＣＢ１が、１つのツインセルＴＷ１を構成し、奇数ワード線ＷＬＡｏおよびＷＬＢｏに接続される同一列のメモリセルＭＣＡ２およびＭＣＢ２が、別のツインセルＴＷ２を構成する。ツインセルＴＷ１およびＴＷ２のそれぞれの第１のメモリセルＭＣＡ１およびＭＣＡ２が、ビット線ＢＬＡに接続され、ツインセルＴＷ１およびＴＷ２の別のメモリセル（第２のメモリセル）ＭＣＢ１およびＭＣＢ２が、ビット線ＢＬＢに接続される。１つのツインセルＴＷを構成するメモリセルＭＣＡおよびＭＣＢは、互いに相補なデータを格納し、また、チューニング情報読出指示信号ＰＲＭＥの活性化時並行して選択されるツインセルは、同一のデータを記憶する。
【００３０】
すなわち、ツインセルＴＷ１およびＴＷ２の同一列のビット線（第１のビット線）に接続されるメモリセル（第１のメモリセル）ＭＣＡ１およびＭＣＡ２に、同じ論理レベルのデータを格納し、また、ツインセルＴＷ１およびＴＷ２の別の共通のビット線（第２のビット線ＢＬＢ）に接続されるメモリセル（第２のメモリセル）ＭＣＢ１およびＭＣＢ２に、第１のメモリセルと相補な論理のデータを格納する。図２においては、一例として、メモリセルＭＣＡ１およびＭＣＡ２にＨ（論理ハイ）データが格納され、メモリセルＭＣＢ１およびＭＣＢ２にＬ（論理ロー）データが格納される場合を示す。
【００３１】
ビット線ＢＬＡおよびＢＬＢは、選択時、内部読出データ線ＲＤおよびＲＤＮに電気的に接続される。読出回路５は、内部読出データ線ＲＤおよびＲＤＮを流れる電流を差動増幅して内部読出データＱを生成する。すなわち、「オープンビット線」方式でデータの読出を行う。「オープンビット線方式」の場合、チューン情報読出指示信号ＰＲＭＥが非活性状態の時、メモリアレイ１ａおよび１ｂそれぞれにおいて１つのワード線が選択され、各選択ワード線に接続されるメモリセルを流れる電流が差動増幅される。このメモリセル選択態様を、以下、「ツインセルモード」と称す。一方、チューン情報読出指示信号ＰＲＭＥの活性化時、２つのツインセルＴＷ１およびＴＷ２が並行して選択され、２つのツインセルの記憶データに基づいて内部読出データＱが生成される。この２つのツインセルが並行して選択されるメモリセル選択態様を、以下、「ダブルツインセルモード」と称す。従って、ツインセルモードにおいては、１つのツインセルにより１ビットのチューン情報が記憶され、ダブルツインセルモードにおいては２つのツインセルにより１ビットのチューン情報が記憶される。
【００３２】
ダブルツインセルモードのとき、１つのメモリアレイにおいて、同じ論理レベルのデータを格納する２つのメモリセルを介して並列に電流が流れるため、２倍のメモリセル電流を流すことができる。メモリアレイ１ａおよび１ｂにおいて相補データが格納されるため、内部読出データ線ＲＤおよびＲＤＮの電流差を通常のツインセルモードに比べて２倍に拡大することができる。従って、読出回路５の読出マージンを十分大きくすることができ、読出回路５等の回路特性のチューニング前においても、正確にチューン情報を読出すことができる。
【００３３】
図３は、図１および図２に示すメモリセルＭＣの電気的等価回路の一例を示す図である。図３において、メモリセルＭＣは、ＭＲＡＭセルであり、ビット線ＢＬとソース線ＳＬの間に直列に接続される可変磁気抵抗素子ＶＲおよびアクセストランジスタＡＴを含む。可変磁気抵抗素子ＶＲは、バリア層を挟んで対向して配置される自由層および固定層で構成される。これらの自由層および固定層は、強磁性体層で構成され、固定層は、記憶データにかかわらず磁化方向が一定であり、自由層が記憶データに応じてその磁化方向が設定される。自由層および固定層の磁化方向が平行な場合（一致している場合）、その抵抗値は小さくなる。一方、自由層および固定層の磁化方向が反平行の場合、その抵抗値が大きくなる。可変磁気抵抗素子の抵抗値を、２値データ（ＨデータおよびＬデータ）に対応させる。アクセストランジスタＡＴは、たとえばＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、ワード線ＷＬ上の信号電位に従って選択的に導通し、導通時、可変磁気抵抗素子ＶＲをソース線ＳＬに電気的に結合する。
【００３４】
データ読出時においては、ビット線ＢＬに、図２に示す読出回路５から電流を供給し、ソース線ＳＬを接地電圧レベルに維持する。ワード線ＷＬを選択状態へ駆動し、アクセストランジスタＡＴをオン状態とする。可変磁気抵抗素子ＶＲの抵抗値に従ってビット線ＢＬからソース線ＳＬへ流れる電流量が異なる。このビット線ＢＬを流れる電流量を、読出回路５で検知する。
【００３５】
図４は、ダブルツインセルモード時の、各ビット線の電気的等価回路を示す図である。図４において、メモリアレイ１ａ内のビット線ＢＬＡに対して、抵抗ＲＬが並列に接続され、メモリアレイ１ｂ内のビット線ＢＬＢに、抵抗ＲＨが並列に接続される。抵抗ＲＨおよびＲＬは、メモリセルの可変磁気抵抗素子ＶＲの抵抗値に対応する。メモリセルＭＣＡ１およびＭＣＡ２は、Ｈデータを記憶しており、抵抗ＲＬは低抵抗状態である。一方、メモリセルＭＣＢ１およびＭＣＢ２は、Ｌデータを記憶しており、抵抗ＲＨは高抵抗状態である。
【００３６】
データ読出時、センス活性化信号ＳＡＥに従って、読出回路５に含まれるセンスアンプ回路８から、読出電流がビット線ＢＬおよびＢＬＢに供給される。抵抗ＲＬに、電流ＩＬが流れ、抵抗ＲＨに、電流ＩＨが流れる。センスアンプ回路８は、これらのビット線ＢＬＡおよびＢＬＢに流れる電流を差動増幅して内部読出データＱを生成する。
【００３７】
図５は、この発明の実施の形態１における読出電流と、他の動作モードにおける読出電流との比較を示す図である。図５において、横軸に時間ｔを取り、縦軸に、読出回路５へ与えられる電流値を示す（単位は任意である）。
【００３８】
図５において、曲線Ｉは、ダブルツインセルモードにおけるＨデータを記憶する２ビットのメモリセル読出時のビット線電流波形を示す。曲線ＩＩは、ダブルツインセルモードにおけるＬデータを記憶する２ビットのメモリセルの読出時のビット線電流波形である。曲線ＩＩＩは、ツインセルモードにおける１ビットのＨデータを記憶するメモリセルを流れる電流（ビット線電流）波形を示す。曲線ＩＶは、ツインセルモードにおける１ビットのＬデータを記憶するメモリセルを流れる電流（ビット線電流）波形を示す。
【００３９】
この図５に示すように、ダブルツインセルモードにおいて、センスアンプ回路８が検知する読出電流差ＤＩＦＡは、曲線ＩおよびＩＩの差である。従って、図４に示す様に、この電流差ＤＩＦＡは、２・（ＩＬ−ＩＨ）に対応する。通常のツインセルモードにおける電流差は、曲線ＩＩＩおよびＩＶの差ＤＩＦＢである。この電流差ＤＩＦＢは、（ＩＬ−ＩＨ）に対応する。ダブルツインセルモードにおける電流差分値ＤＩＦＡは、ツインセルモードにおける電流差分値ＤＩＦＢよりも大きく（約２倍）なっている。従って、十分な電流差をセンスアンプ回路８に供給することができ、読出回路５等が電源投入後において未調整状態であっても、正確に内部読出データＱを生成することができる。
【００４０】
なお、差分値ＤＩＦＣおよびＤＩＦＤは、それぞれ、参照電流Ｉｒｅｆと１ビットのＨデータ記憶セルの読出電流（ビット線電流）および１ビットのＨデータ記憶セルの読出電流（ビット線電流）の差分値である。この参照電流Ｉｒｅｆは、ダミーセルを用いて生成されるか、または基準電流生成回路により読出回路５へ供給される。チューン情報以外の処理装置により処理される通常データを読出す場合、１ビットのメモリセルが選択され、その選択メモリセルを流れる電流（ビット線電流）が、参照電流Ｉｒｅｆと比較される。したがって、通常のツインセルモードにおいては、この１ビットのメモリセルが選択される「シングルセルモード」の電流差分値ＤＩＦＣおよびＤＩＦＤの和に等しい電流差分値ＤＩＦＢが得られる。従って、セルサイズが微小化された場合にも、比較的大きな電流差を生成して、読出回路５で差動増幅を行なうことができる。しかしながら、このダブルツインセルモードによれば、さらに大きな電流差を読出回路５に対して生成することができ、素子サイズが小さくされ、メモリセルを流れる電流が微小となる場合でも、より安定に、読出回路５でセンス動作を行なって、チューン情報を読出すことができる。また、オープンビット線方式でデータの読出を行なっており、後に説明するように、チューン情報の書込を容易に行なうことができる。以下、ツインセルモードおよびダブルツインセルモードを実現するための構成について、説明する。
【００４１】
図６は、図１に示す行選択駆動回路２ａおよび２ｂの構成の一例を概略的に示す図である。これらの行選択駆動回路２ａおよび２ｂは同一の構成を有するため、図６においては、参照符号２により、これらの行選択駆動回路２ａおよび２ｂを総称的に示す。
【００４２】
図６において、行選択駆動回路２（２ａ，２ｂ）は、ロウアドレスビットＲＡ＜ｎ：１＞をデコードするロウデコーダ１０と、ロウアドレスビットＲＡ＜０＞をデコードする奇偶ワード線デコーダ１２と、ロウデコーダ１０からのロウデコード信号Ｘと奇偶ワード線デコーダ１２からのデコード信号ＺＲＡに従ってワード線を選択状態へ駆動するワード線駆動回路１４とを含む。
【００４３】
（ｎ＋１）ビットのロウアドレスＲＡ＜ｎ：０＞は、図１に示す制御回路６から、たとえば、電源投入検出信号ＰＯＲに従って、アドレスカウンタを用いて生成されて与えられる。ロウデコーダ１０は、上位のロウアドレスビットＲＡ＜ｎ：１＞をデコードし、そのデコード信号Ｘにより、対応のメモリアレイ１（１ａまたは１ｂ）において、偶数アドレスのワード線（ＷＬＥ）および奇数アドレスのワード線（ＷＬＯ）を並行して指定する。
【００４４】
奇偶ワード線デコーダ１２は、チューン情報読出指示信号ＰＲＭＥの活性化時、最下位１ビットのロウアドレスＲＡ＜０＞を縮退し、奇数アドレスのワード線および偶数アドレスのワード線をともに指定する。チューン情報読出指示信号ＰＲＭＥの非活性化時、奇偶ワード線デコーダ１２は、最下位１ビットロウアドレスＲＡ＜０＞をデコードし、そのデコード結果に従って、偶数アドレスのワード線または奇数アドレスのワード線を指定する。
【００４５】
ワード線駆動回路１４は、ワード線活性化信号ＷＬＡＣＮの活性化時、デコード信号ＸおよびＺＲＡに従って偶数ワード線群ＷＬＥＧおよび奇数ワード線群ＷＬＯＧのうちの指定されたワード線を選択状態へ駆動する。
【００４６】
したがって、チューン情報読出指示信号ＰＲＭＥの活性化時、奇偶ワード線デコーダ１２は、１ビットロウアドレスＲＡ＜０＞を縮退しており、デコード信号Ｘにより指定される偶数ワード線ＷＬＥおよび奇数ワード線ＷＬＯが並行して選択状態へ駆動される。
【００４７】
図７は、図６に示す奇偶ワード線デコーダ１２およびワード線駆動回路１４の構成の一例を示す図である。この図７においては、ワード線駆動回路１４において、偶数ワード線ＷＬＥおよび奇数ワード線ＷＬＯをそれぞれ駆動するワード線ドライバの構成を代表的に示す。
【００４８】
図７において、奇偶ワード線デコーダ１２は、ロウアドレスビットＲＡ＜０＞およびチューン情報読出指示信号ＰＲＭＥとを受けるＮＯＲゲートＮＧ１と、補のロウアドレスビットＲＡ＿Ｂ＜０＞とチューン情報読出指示信号ＰＲＭＥとを受けるＮＯＲゲートＮＧ２を含む。ロウアドレスビットＲＡ＜０＞およびＲＡ＿Ｂ＜０＞は、互いに相補なアドレスビットである。チューン情報読出指示信号ＰＲＭＥは、活性化時、Ｈレベルである。
【００４９】
ワード線駆動回路１４においては、偶数ワード線ＷＬＥに対して、ＮＯＲゲートＮＧ３およびＡＮＤゲートＡＧ１が設けられ、奇数ワード線ＷＬＯに対しては、ＮＯＲゲートＮＧ４およびＡＮＤゲートＡＧ２が設けられる。ＮＯＲゲートＮＧ３は、ＮＯＲゲートＮＧ１の出力信号とワード線活性化信号ＷＬＡＣＮとを受ける。ＮＯＲゲートＮＧ４は、ＮＯＲゲートＮＧ２の出力信号とワード線活性化信号ＷＬＡＣＮとを受ける。
【００５０】
ＡＮＤゲートＡＧ１は、ＮＯＲゲートＮＧ３の出力信号とロウデコード信号Ｘｉとを受ける。ＡＮＤゲートＡＧ２は、ＮＯＲゲートＮＧ４の出力信号とロウデコード信号Ｘｉとを受ける。ロウデコード信号Ｘｉは、ワード線ＷＬＥｉおよびＷＬＯｉの対に対して共通に生成され、各偶数および奇数ワード線対毎に、ロウアドレスビットＲＡ＜ｎ：１＞のデコード結果に従って生成される。ワード線活性化信号ＷＬＡＣＮは、活性化時、Ｌレベルである。
【００５１】
図８は、図７に示す奇偶ワード線デコーダ１２およびワード線駆動回路１４の読出モードの状態遷移を一覧にして示す図である。図８において、論理値“０”はＬレベルに対応し、論理値“１”は、Ｈレベルに対応する。
【００５２】
図８に示すように、ワード線活性化信号ＷＬＡＣＮの非活性化時（Ｈレベルのとき）、ＮＯＲゲートＮＧ３およびＮＧ４の出力信号ビットＺＲＡ＜０＞およびＺＲＡ＿Ｂ＜０＞は、ともにＬレベルとなる。したがって、対応のワード線ＷＬＥｉおよびＷＬＯｉは、非選択状態（Ｌレベル）にある。このとき、ロウデコード信号Ｘｉの論理値は１および０のいずれであってもよい。
【００５３】
ワード線活性化信号ＷＬＡＣＮが活性状態（論理値“０”）のとき、ＮＯＲゲートＮＧ３およびＮＧ４が、インバータとして動作する。チューン情報読出指示信号ＰＲＭＥが“０”のとき、また、ＮＯＲゲートＮＧ１およびＮＧ２が、インバータとして動作する。したがって、チューン情報読出指示信号ＰＲＭＥが非活性状態であり、かつワード線活性化信号ＷＬＡＣＮが活性状態のときには、ロウアドレスビットＲＡ＜０＞およびＲＡ＿Ｂ＜０＞に従って、ＮＯＲゲートＮＧ３およびＮＧ４からの信号ＺＲＡ＜０＞およびＺＲＡ＿Ｂ＜０＞の論理値が決定される。この状態において、ロウデコード信号Ｘｉが選択状態（“１”）のときには、ワード線ＷＬＥｉおよびＷＬＯｉのうち、１つのワード線が選択状態へ駆動される（図８においては、選択状態のワード線を論理値“１”で示し、非選択状態のワード線を、論理値“０”で示す）。
【００５４】
一方、チューン情報読出指示信号ＰＲＭＥの活性状態のとき、ＮＯＲゲートＮＧ１およびＮＧ２の出力信号は、ロウアドレスビットＲＡ＜０＞およびＲＡ＿Ｂ＜０＞の論理値にかかわらず、Ｌレベル（“０”）となる。したがって、この場合、ワード線活性化信号ＷＬＡＣＮが活性状態のＬレベルのときには、ＮＯＲゲートＮＧ３およびＮＧ４からの内部信号ＺＲＡ＜０＞およびＺＲＡ＿Ｂ＜０＞がともに論理値“１”となる。この状態において、ロウデコード信号Ｘｉが選択状態とされると、ワード線ＷＬＥｉおよびＷＬＯｉがともに選択状態へ駆動される。
【００５５】
すなわち、チューン情報読出指示信号ＰＲＭＥを活性化することにより、ロウアドレスビットＲＡ＜０＞を縮退状態として、内部信号ＺＲＡ＜０＞およびＺＲＡ＿Ｂ＜０＞をともに選択状態に駆動する。これにより、偶数ワード線ＷＬＥｉおよび奇数ワード線ＷＬＯｉをともに選択状態へ駆動することができる。このとき、ロウデコード信号Ｘｉが非選択状態のときには、ワード線ＷＬＥｉおよびＷＬＯｉはともに非選択状態にある。
【００５６】
以上のように、１ビットのロウアドレスＲＡ＜０＞を、チューン情報読出指示信号ＰＲＭＥに従って選択的に縮退状態に設定することにより、偶数ワード線および奇数ワード線を選択的に並行して選択状態へ駆動することができ、ツインセルモードおよびダブルツインセルモードを実現することができる。
【００５７】
なお、チューン情報読出指示信号ＰＲＭＥを用いて、選択的にロウアドレスビットを縮退状態に設定するのは、以下の理由による。すなわち、チューン情報読出指示信号ＰＲＭＥを非活性状態に設定した場合、ツインセルモードで、この半導体装置のデータ読出を行なうことができる。したがって、この半導体装置において、不良セル救済のための不良アドレス情報等の冗長データが格納される場合、チューン情報の読出をダブルツインセルモードで読出して各回路の動作特性を調整（チューニング）した後に、ツインセルモードで冗長データを読出して、冗長プログラム回路に設定することができ、消費電流を低減することができる。
【００５８】
また、メモリセルがスピン注入型のＭＲＡＭセルの場合、メモリセルに書込電流がビット線およびソース線を介して供給される。書込電流は、記憶データに応じて電流の方向が設定される。メモリセルがトグル型ＭＲＡＭセルの場合には、書込電流の方向は一定である。この書込時に、ツインセルモードでワード線を選択することにより、ツインセル単位でデータの書込を行うことができ、応じて、書込電流を低減することができ、書込電流発生回路のサイズを低減することができる。
【００５９】
また、通常のデータを記憶するノーマルメモリセルと同じメモリアレイ内に、チューン情報を格納する記憶領域（メモリブロック）を、他の不良アドレスなどの不良ビット救済用の冗長情報を記憶する領域とともに整列して配置することができる（この構成については後に詳細に説明する）。
【００６０】
図９は、図１に示す制御回路６の構成の一例を概略的に示す図である。図９において、制御回路６は、チューン情報読出指示信号ＰＲＭＥを生成する読出制御回路２０と、チューン情報読出指示信号ＰＲＭＥに従って所定の周期で発振動作を行なってクロック信号を生成するタイマ２１と、タイマ２１からのクロック信号に従ってメモリセルを指定するアドレスビットを生成するアドレスカウンタ２２と、メモリセル選択を制御するワード線制御回路２３およびセンス制御回路２４とを含む。
【００６１】
アドレスカウンタ２２は、タイマ２１からのクロック信号に同期してカウント動作を行なって、そのカウント値ＣＮＴにより、ロウアドレスビットＲＡ＜ｎ：０＞および列アドレスビットＣＡ＜ｍ：０＞を生成する。ワード線制御回路２３は、アドレスカウンタ２２のカウント値の更新に従ってワード線活性化信号ＷＬＡＣＮを所定の期間活性化する。センス制御回路２４は、ワード線活性化信号ＷＬＡＣＮの活性化に従って、センス活性化信号ＳＡＥを活性化し、かつワード線活性化信号ＷＬＡＣＮの非活性化に応答してセンス活性化信号ＳＡＥを非活性化する。
【００６２】
アドレスカウンタ２２からのカウントアップ指示信号ＣＵＰおよびセンス制御回路２４からのセンス活性化信号ＳＡＥに従って、タイマ２１および読出制御回路２０のリセットが行なわれる。
【００６３】
この図９に示す制御回路６へは、チューン情報読出動作を活性化するために、電源投入検出回路１８からの電源投入検出信号ＰＯＲが与えられる。電源投入検出回路１８は、一例として、このチューン情報を利用する回路（チューン対象回路）またはチューン情報を記憶する半導体装置に供給される電源電圧のうち最も遅く安定化される電圧ＶＩＮの安定化を検出し、この電圧ＶＩＮの安定化時、電源投入検出信号ＰＯＲを活性化する。
【００６４】
なお、図９においては、明確に示していないが、ワード線活性化信号ＷＬＡＣＮと同期して、列選択動作（ビット線選択動作）を活性化する列選択活性化信号が生成されて、図１に示す列選択信号発生回路３ａおよび３ｂへ供給される。
【００６５】
図１０は、図９に示す制御回路６の動作を示す信号波形図である。以下、図１０を参照して、図９に示す制御回路６の動作について説明する。
【００６６】
電源投入後、内部電圧ＶＩＮの電圧レベルが上昇する。この内部電圧ＶＩＮが所定電圧レベル以上になるとまたは安定化すると、電源投入検出回路１８が、電源投入検出信号ＰＯＲを活性化する。読出制御回路２０は、この電源投入検出信号ＰＯＲの活性化に従って、チューン情報読出指示信号ＰＲＭＥを活性化する。タイマ２１は、このチューン情報読出指示信号ＰＲＭＥの活性化に応答して、所定の周期で発振動作を行なってクロック信号を生成する。
【００６７】
アドレスカウンタ２２は、タイマ２１からのクロック信号をカウントし、そのカウント値ＣＮＴによりロウおよびコラムアドレスビットを生成する。ワード線制御回路２３は、カウント値ＣＮＴの変化に従って、所定の期間ワード線活性化信号ＷＬＡＣＮを活性化する。このとき、また、図示しない列選択活性化信号もカウント値ＣＮＴの変化に従って活性化される。
【００６８】
センス制御回路２４は、このワード線活性化信号ＷＬＡＣＮに従ってセンス活性化信号ＳＡＥを活性化する。所定の期間が経過するとワード線活性化信号ＷＬＡＣＮおよびセンス活性化信号ＳＡＥが非活性化され、チューン情報読出のつのサイクルが完了する。
【００６９】
タイマ２１からのクロック信号の各サイクル毎に、アドレスカウンタ２２からのカウント値ＣＮＴをアドレスとして用いて、ダブルツインセルモードでメモリセルの選択および選択メモリセルの記憶データの読出が行なわれる。
【００７０】
アドレスカウンタ２２のカウント値ＣＮＴが最大値ＣＮＴｍａｘに到達すると、タイマ２１の出力するクロック信号の立下がりに従って、アドレスカウンタ２２からのカウントアップ指示信号ＣＵＰが活性化される。このカウントアップ指示信号ＣＵＰの活性化とセンス活性化信号ＳＡＥの非活性化とに応答して、タイマ２１が非活性化され、発振動作を停止する。また、タイマ２１の非活性化と同期して、読出制御回路２０が非活性化され、チューン読出指示信号ＰＲＭＥが非活性化される。このタイマ２１のリセット後、また、センス活性化信号ＳＡＥおよびカウントアップ指示信号ＣＵＰに従って、アドレスカウンタ２２のカウント値が、初期値にリセットされる。このアドレスカウンタ２２のリセットに従って、カウントアップ指示信号ＣＵＰが非活性化される。
【００７１】
上述の構成により、電源投入後、必要なチューン情報をすべて読出した後、チューン情報読出指示信号ＰＲＭＥを、内部で非活性化することができる。
【００７２】
なお、アドレスカウンタ２２は、タイマ２１からクロック信号が所定数発生された後に、アドレスビットに対応するカウント値ＣＮＴを更新するように構成されてもよい。タイマ２１の発振動作が安定化してからチューン情報の読出を開始することができる。また、電源投入検出信号ＰＯＲが、制御回路６内のタイマ２１、アドレスカウンタ２２、ワード線制御回路２３およびセンス制御回路２４各々へ与えられて、それらの内部状態が初期状態ににリセットされてもよい。
【００７３】
なお、メモリアレイ（１ａ，１ｂ）から読出されたチューン情報は、また、制御回路６に含まれるタイマ２１、アドレスカウンタ２２、ワード線制御回路２３およびセンス制御回路２４の動作タイミングの調整のために用いられ、またワード線活性化信号ＷＬＡＣＮおよびセンス活性化信号ＳＡＥの活性化期間を調整するために用いられてもよい。
【００７４】
図１１は、この発明の実施の形態１に従う半導体装置を利用したチューン情報を設定する部分の構成を、概略的に示す図である。図１１において、チューン情報記憶部３０は、先の図１に示した半導体装置の構成を有し、チューン情報を格納し、電源投入検出回路１８からの電源投入検出信号ＰＯＲの活性化に従って、ダブルツインセルモードで、チューン情報Ｑを順次読出す。
【００７５】
チューン情報記憶部３０からのチューン情報Ｑは、チューニング対象部３２へ与えられる。チューニング対象部３２は、チューン情報記憶部３０からのチューン情報Ｑをラッチするラッチ回路３５と、ラッチ回路３５のラッチ情報をデコードするデコーダ３６と、デコーダ３６のデコード信号に従ってその状態が設定されるチューニング回路３７と、チューニング回路３７により、その動作特性が設定される対象回路３８とを含む。
【００７６】
ラッチ回路３５は、チューン情報記憶部３０からのチューン情報ストローブ信号ＱＳに従って、チューン情報記憶部３０からのチューン情報Ｑをラッチする。このチューン情報ストローブ信号ＱＳは、チューン情報記憶部３０に含まれる制御回路（図９参照）内のタイマ（２１）から生成されるクロック信号に同期して（１サイクル遅れて）生成される。
【００７７】
デコーダ３６は、ラッチ回路３５の多ビットラッチデータをデコードし、デコード信号を生成する。ラッチ回路３５のラッチするチューン情報をデコーダ３６でデコードすることにより、チューニング対象回路３８のチューニングの設定を、少ないビット数で行なうことができる。たとえば、チューン情報が、２ビットデータの場合、デコーダ３６により、４つのチューニング状態の１つを設定することができる。
【００７８】
チューニング回路３７は、デコーダ３６からのデコード信号に従って選択的に導通するスイッチング素子を含む。すなわち、チューニング回路３７においては、ヒューズ素子の溶断／非溶断により、チューニング状態を設定するヒューズプログラム回路におけるヒューズ素子に代えて、スイッチング素子が設けられる。このスイッチング素子を、デコーダ３６からのデコード信号に従って選択的に導通状態／非導通状態に設定することにより、抵抗素子の短絡および単位トランジスタの数の調整などのチューニングが行われる。
【００７９】
対象回路３８は、その回路動作特性が、チューニング可能な回路であり、内部電圧発生回路、制御回路、記憶装置における書込／読出回路のいずれであってもよい。発生電圧レベル、動作タイミング、および活性化期間等がチューニング情報に従って設定される。
【００８０】
チューニング対象部３２において、対象回路３８が複数存在し、ラッチ回路３５が複数設けられる場合、一例として、以下の構成を利用する。すなわち、ラッチ回路３５を、たとえば、スキャンパスを構成するように連結し、ストローブ信号ＱＳに従って順次チューン情報を転送する。このようなスキャンパスとしては、たとえば、半導体集積回路装置において、テスト回路として利用されるバンダリスキャンパスと同様の構成を利用することができる。
【００８１】
この場合、チューン情報記憶部３０からは、各チューン情報の種類（電圧、動作タイミング／動作期間）に応じて、チューン情報データ転送経路が別々に設けられてもよく、また対象回路３８の種類（たとえば書込／読出回路、バッファ回路、および内部電圧発生回路）に応じて、チューン情報データ転送経路が別々に設けられてもよい。
【００８２】
なお、図１１に示すように、電源投入検出回路１８からの電源投入検出信号ＰＯＲは、また、チューニング対象部３２へ与えられる。この電源投入検出信号ＰＯＲに従って、チューニング対象部３２の内部状態が初期状態に設定された後にチューニング情報の設定が行なわれ、その後、対象回路３８の動作が、許可される。
【００８３】
また、この図１１に示す構成において、チューン情報記憶部３０とチューニング対象部３２とは、別々のブロック（マクロまたはモジュール）に含まれ、同一半導体チップ上に配置されてもよく、また、１つブロック（またはマクロ）、たとえばメモリブロック（マクロ）内に共通に配置されてもよい。
【００８４】
以上のように、この発明の実施の形態１に従えば、チューン情報を記憶するメモリセルからのチューン情報読出時、ダブルツインセルモードでデータの読出を行なっている。したがって、チューン情報による回路動作特性のチューニング前であっても、安定にチューン情報を読出して、回路動作特性を正確に設定することができる。
【００８５】
また、チューン情報読出指示信号により、ダブルツインセルモードおよびツインセルモードのいずれのモードでの読出をも可能としている。したがって、このチューン情報読出指示信号による読出モード切換により、不揮発性半導体記憶装置の場合、チューン情報を格納するメモリセルと冗長データおよび通常データを格納するメモリセルとを同一アレイ内で配置することができる。
【００８６】
［実施の形態２］
図１２は、この発明の実施の形態２において用いられるメモリセルＭＣの構成を示す図である。図１２に示すように、メモリセルＭＣは、可変磁気抵抗素子ＶＲおよびアクセストランジスタＡＴを含む。アクセストランジスタＡＴは、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時、可変磁気抵抗素子ＶＲをソース線ＳＬに電気的に結合する。
【００８７】
ワード線ＷＬと並行して、デジット線（書込ワード線）ＤＬが設けられる。デジット線ＤＬに対して、データ書込時、所定の固定方向に電流を流し、可変磁気抵抗素子ＶＲに対し、磁界を印加する。メモリセルＭＣの可変磁気抵抗素子ＶＲは、ビット線ＢＬに結合される。可変磁気抵抗素子ＶＲは、スピン注入型素子であってもよく、またＴＭＲ（tunneling magneto resistance）素子であってもよい。スピン注入型素子の場合、ビット線ＢＬとソース線ＳＬの間を流れる電流の方向が、書込データに応じて設定される。この場合、デジット線ＤＬを流れる電流が誘起する磁界は、アシスト磁界として用いられ、可変磁気抵抗素子ＶＲの磁化方向の変化を加速する。
【００８８】
一方、可変磁気抵抗素子ＶＲが、ＴＭＲ素子の場合、アクセストランジスタＡＴはオフ状態である。ビット線ＢＬに、書込データに応じた方向に電流が供給され、デジット線ＤＬには、一定の方向の電流が供給される。デジット線ＤＬとビット線ＢＬを流れる電流がそれぞれ誘起する磁界により、可変磁気抵抗素子ＶＲの抵抗値が設定される。
【００８９】
また、このメモリセルＭＣが、ＭＴＪ（magneto tunnel junction）素子を可変磁気抵抗素子として利用されるトグルＭＲＡＭのセルであってもよい。このセルの場合、デジット線ＤＬおよびビット線に一定方向の電流を、タイミングを代えて供給する。各書込サイクルにおいて所定のシーケンスでデジット線電流およびビット線電流を供給することにより、可変磁気抵抗素子の磁化状態が変更され、記憶データが変更される。
【００９０】
図１３（Ａ）および図１３（Ｂ）は、この可変磁気抵抗素子ＶＲが、ＴＭＲ素子の場合のデータ書込態様を概略的に示す図である。図１３（Ａ）において、可変磁気抵抗素子ＶＲは、磁化方向が固定される固定層ＦＸＬと、磁化方向が記憶データに応じて設定される自由層ＦＲＬと、固定層ＦＸＬおよび自由層ＦＲＬの間に配置されるバリア層ＢＲＬを含む。
【００９１】
デジット線ＤＬを流れる電流が誘起する磁界（ディジット電流磁界）Ｈｄとビット線ＢＬを流れる電流が誘起する磁界（ビット線電流磁界）Ｈｂの合成磁界により、自由層ＦＲＬの磁化方向が決定される。図１３（Ａ）においては、時計方向の磁界が形成され、自由層ＦＲＬの磁化方向が、固定層ＦＸＬの磁化方向と逆方向に設定される。この場合、可変磁気抵抗素子ＶＲの磁気抵抗値は大きくなり、データ“Ｌ”を記憶した状態に対応付けられる。
【００９２】
このメモリセルＭＣの構成は、実施の形態１におけるメモリセルとしても利用可能である。実施の形態１においても、チューン情報を格納するメモリセルとしてＭＲＡＭセルが利用される場合、上述の可変磁気抵抗素子のいずれかの構成が利用される。
【００９３】
一方、図１３（Ｂ）に示すように、このデジット線電流磁界Ｈｄとビット線電流磁界Ｈｂの合成磁界が、反時計方向の磁界の場合、自由層ＦＲＬは、右向き方向に磁化が行なわれ、自由層ＦＲＬと固定層ＦＸＬの磁化方向が一致する（平行となる）。この場合、磁気抵抗素子ＶＲの抵抗値は小さくなり、データ“Ｈ”を記憶する状態に対応付けられる。
【００９４】
図１４は、この発明の実施の形態２に従うチューン情報記憶用の半導体装置の全体の構成を概略的に示す図である。図１４において、チューン情報記憶用半導体装置は、２つのメモリアレイ４０ａおよび４０ｂを含む。メモリアレイ４０ａおよび４０ｂ各々においては、メモリセルＭＣが行列状に配列される。メモリセルＭＣは、一例として、図１２および図１３に示す構成を有する。メモリアレイ４０ａにおいては、メモリセルＭＣの行に対応して、ワード線ＷＬＡおよびデジット線ＤＬＡが配置され、メモリセル列に対応してビット線ＢＬＡおよびソース線ＳＬＡが配置される。メモリアレイ４０ｂにおいても、メモリセルＭＣの各行に対応してワード線ＷＬＢおよびデジット線ＤＬＢが配置され、メモリセル列に対応してビット線ＢＬＢおよびソース線ＳＬＢが配置される。
【００９５】
メモリアレイ４０ａに対して、ワード線選択駆動回路４１ａ、デジット線選択駆動回路４２ａ、読出列選択ゲート回路４４ａおよびビット線駆動回路４５ａａ，４５ａｂが配置される。メモリアレイ４０ｂに対しても、ワード線選択駆動回路４１ｂ、デジット線選択駆動回路４２ｂ、読出列選択ゲート回路４４ｂ、およびビット線駆動回路４０ｂａ，４５ｂｂが配置される。
【００９６】
ワード線選択駆動回路４１ａおよび４１ｂは、実施の形態１における行選択駆動回路２ａ，２ｂに対応し、チューン情報読出指示信号ＰＲＭＥの活性化時ダブルツインセルモードでワード線ＷＬＡ，ＷＬＢを選択状態へ駆動する。
【００９７】
デジット線選択駆動回路４２ａ，４２ｂは、チューン情報書込指示信号ＰＷＭＥの活性化時、対応のメモリアレイ４０ａ，４０ｂ各々において、２本のデジット線を並行に選択状態へ駆動する。また、デジット線選択駆動回路４２ａおよび４２ｂは、データ書込時においてチューン情報書込指示信号ＰＷＭＥの非活性化時、対応のメモリアレイ４０ａ，４０ｂ各々において、１本のデジット線を選択状態へ駆動する。
【００９８】
読出列選択ゲート回路４４ａおよび４４ｂは、実施の形態１における列選択ゲート回路４ａおよび４ｂに対応し、列選択信号発生回路４３ａおよび４３ｂからの列選択信号に従って、データ読出時、対応のメモリアレイ４０ａおよび４０ｂのアドレス指定された列のビット線ＢＬＡおよびＢＬＢを選択し、内部読出データ線を介して読出回路４６に結合する。読出回路４６は、実施の形態１における読出回路５に対応し、センス活性化信号ＳＡＥの活性化時、選択ビット線を流れる電流に従って内部読出データＱを生成する。
【００９９】
ビット線駆動回路４５ａａおよび４５ａｂは、メモリアレイ４０ａのビット線の両側に配置され、書込データ生成回路４８ａからの相補内部書込データと列選択信号発生回路４３ａからの列選択信号とに従って、選択列のビット線に、書込データに応じた電流を流す（データ書込時）。
【０１００】
ビット線駆動回路４５ｂａおよび４５ｂｂは、同様、メモリアレイ４０ｂのビット線ＢＬＢの両側に配置され、データ書込時、列選択信号発生回路４３ｂからの列選択信号と書込データ生成回路４８ｂからの相補内部書込データに従って、選択列のビット線に、書込データに応じた電流を流す。
【０１０１】
ビット線駆動回路４５ａａおよび４５ａｂをメモリアレイ４０ａのビット線の両側の配置し、また，ビット線駆動回路４５ｂａおよび４５ｂｂを、メモリアレイ４０ｂのビット線の両側に配置することにより、書込データに応じて、選択ビット線に流れる電流の方向を切換えることができる（ＴＭＲ素子でメモリセルが構成される場合を想定する）。
【０１０２】
書込データ生成回路４８ａおよび４８ｂは、データ書込時、データ入力回路４７から与えられる書込データに従って、相補書込データを生成する。チューン情報は、本実施の形態２においては、ダブルツインセルモードでデータの書込が行なわれるため、書込データ生成回路４８ａおよび４８ｂには、データ入力回路４７からの相補書込データが与えられる。データ入力回路４７へ与えられる書込データＤは、チューン情報に基づいて、外部のテスタなどから、初期化時に（製造工程の最終工程のテスト動作完了後）に与えられる。
【０１０３】
この半導体装置の内部動作を制御するために、制御回路４９が設けられる。電源投入検出信号ＰＯＲの活性化時、制御回路４９が、チューン情報読出指示信号ＰＲＭＥおよびセンス活性化信号ＳＡＥを所定のタイミングで活性化し（図９参照）、また、たとえばテストモード時にチューン情報書込指示ＴＭが与えられると、チューン情報書込指示信号ＴＷＭＥを活性化する。
【０１０４】
図１５は、この発明の実施の形態２に従う半導体装置におけるチューン情報書込時のメモリセルの選択態様を概略的に示す図である。図１５において、メモリアレイ４０ａおよび４０ｂの同一行同一列のメモリセルＭＣＡ３およびＭＣＢ３が、ツインセルＴＷ３を構成し、互いに相補なデータを格納する。また、メモリアレイ４０ａおよび４０ｂの同一行同一列に配置されるメモリセルＭＣＡ４およびＭＣＢ４が、ツインセルＴＷ４を構成詩、互いに相補なデータを格納する。
【０１０５】
メモリアレイ４０ａにおいてメモリセル（第１のメモリセル）ＭＣＡ３およびＭＣＡ４は、同じ論理値のデータを格納し、メモリアレイ４０ｂにおいてメモリセルＭＣＢ３およびＭＣＢ４は、同一論理値のデータを格納する。このチューン情報の格納態様は、実施の形態１の場合と同様である。
【０１０６】
デジット線選択駆動回路４２ａにおいては、奇数デジット線ＤＬＡｏに対して、デジット線ドライバ５２ａｏが設けられ、偶数デジット線ＤＬＡｅに対して、デジット線ドライバ５２ａｅが設けられる。データ書込時、これらのデジット線ドライバ５２ａｏおよび５２ａｅが、データ書込時、選択されると、並行してデジット線ＤＬＡｏおよびＤＬＡｅを選択状態へ駆動する。デジット線ＤＬＡｏおよびＤＬＡｅは、その一端が接地ノードに結合されており、したがって、選択時、デジット線ドライバ５２ａｏおよび５２ａｅにより、常に同一方向にデジット線電流が供給される。
【０１０７】
ビット線駆動回路４５ａａおよび４５ａｂ内においては、ビット線ＢＬＡの両側に、ビット線ドライバ５０ａａおよび５０ａｂが、それぞれ、設けられる。ビット線ドライバ５０ａａは、書込列選択信号ＷＣＳＬと書込データＤとに従ってビット線ＢＬＡを駆動し、また、ビット線ドライバ５０ａｂが、書込列選択信号ＷＣＳＬと補の書込データＤ＿Ｂに従ってビット線ＢＬＡを駆動する。
【０１０８】
内部書込データＤおよびＤ＿Ｂは、図１４に示す書込データ生成回路４８ａから供給される互いに相補なデータである。書込列選択信号ＷＣＳＬは、図１４に示す列選択信号発生回路４３ａからデータ書込時与えられる。したがって、ビット線ドライバ５０ａａおよび５０ａｂは、一方が電流ソース、他方が電流シンクとして機能して、ビット線ＢＬＡに電流が流れる。このビット線電流とデジット線電流とにより、メモリセルＭＣＡ３およびＭＣＡ４に対し、並行してデータの書込を行なうことができる。
【０１０９】
メモリアレイ４０ｂに対しても、同様、デジット線選択駆動回路４２ｂにおいて、デジット線ドライバ５２ｂｅおよび５２ｂｏがそれぞれ、偶数デジット線ＤＬＢｅおよび奇数デジット線ＤＬＢｏに対して設けられており、データ書込時、これらは並行して選択状態へ駆動される。
【０１１０】
ビット線駆動回路４５ｂａおよび４５ｂｂ内において、ビット線ＢＬＢの両側に、ビット線ドライバ５０ｂａおよび５０ｂｂが、それぞれ、配置される。ビット線ドライバ５０ｂａは、書込列選択信号ＷＣＳＬと補の内部書込データＤ＿Ｂとに従ってビット線ＢＬＢを駆動する。ビット線ドライバ５０ｂｂは、書込列選択信号ＷＣＳＬと内部書込データＤとに従ってビット線ＢＬＢを駆動する。したがって、ビット線ＢＬＢに対しても、ビット線ドライバ５０ｂａおよび５０ｂｂの一方を電流ソース、他方を電流シンクとして電流が流れ、メモリセルＭＣＢ３およびＭＣＢ４に対し同じ論理値のデータの書込が行なわれる。
【０１１１】
このチューン情報の書込時、メモリアレイ４０ａにおいて、たとえばビット線ＢＬＡにおいて左から右にビット線電流が流れる場合、メモリアレイ４０ｂにおいては、右から左側にビット線電流が流れる。これにより、ツインセルＴＷ３およびＴＷ４の第１メモリセル（ＭＣＡ３およびＭＣＡ４）と第２メモリセル（ＭＣＢ３，ＭＣＢ４）に、逆の論理値のデータを並行して書込むことができる。
【０１１２】
チューン情報書込時においても、ダブルツインセルモードで書込を行なうことにより、ツインセルモードでの書込時に比べて、データ書込サイクル数を半減することができる。応じて、チューン情報の書込に要する時間を短縮することができ、テスト時間を短縮することができる（チューニング情報の書込は、通常テスト工程の最終工程において行なわれる）。また、メモリアレイ４０ａおよび４０ｂに対して、相補データを並行して容易に書込むことができる。
【０１１３】
図１６は、図１４に示すデジット線選択駆動回路４２ａおよび４２ｂの構成の一例を示す図である。これらのデジット線選択駆動回路４２ａおよび４２ｂは同一構成を有するため、図１６においては、参照符号４２により、これらのデジット線選択駆動回路４２ａおよび４２ｂを総称的に示す。
【０１１４】
図１６において、デジット線選択駆動回路４２（４２ａ、４２ｂ）は、ロウアドレスビットＲＡ＜０＞をデコードするデコード段５４と、デコード段５４の出力信号とデジット線活性化信号ＤＬＡＣＮに従ってデジット線ＤＬＥｉおよびＤＬＯｉを駆動するドライブ段５６とを含む。デコード段５４は、チューン情報書込指示信号ＰＷＭＥとロウアドレスビットＲＡ＜０＞を受けるＮＯＲゲートＮＧ５と、補のロウアドレスビットＲＡ＿Ｂ＜０＞とチューン情報書込指示信号ＰＷＭＥとを受けるＮＯＲゲートＮＧ６を含む。
【０１１５】
デコード段５６は、デジット線活性化信号ＤＬＡＣＮとＮＯＲゲートＮＧ５の出力信号を受けるＮＯＲゲートＮＧ７と、デジット線活性化信号ＤＬＡＣＮとＮＯＲゲートＮＧ６の出力信号とを受けるＮＯＲゲートＮＧ８と、ロウデコード信号ＸｉとＮＯＲゲートＮＧ７の出力信号ＺＲＡ＜０＞に従って偶数デジット線ＤＬＥｉを駆動するＡＮＤゲートＡＧ３と、ロウデコード信号ＸｉとＮＯＲゲートＮＧ８の出力信号ＺＲＡ＿Ｂ＜０＞に従って奇数デジット線ＤＬＯｉを駆動するＡＮＤゲートＡＧ４を含む。
【０１１６】
この図１６に示すデジット線選択駆動回路の構成は、図７に示す行選択駆動回路の構成と同じ論理構成を有する。したがって、チューン情報読出指示信号ＰＲＭＥをチューン情報書込指示信号ＰＷＭＥで置き換え、ワード線活性化信号ＷＬＡＣＮをデジット線活性化信号ＤＬＡＣＮで置き換えることにより、図８に示す状態遷移を利用することができる。すなわち、チューン情報書込指示信号ＰＷＭＥが活性状態のＨレベル（“１”）のときには、デジット線ＤＬＥｉおよびＤＬＯｉが並行して選択状態へ駆動される（デジット線活性化信号ＤＬＡＣＮの活性化に従って）。一方、チューン情報書込指示信号ＰＷＭＥが非活性状態のＬレベル（“０”）のときには、ロウアドレスビットＲＡ＜０＞とロウデコード信号Ｘｉとに従って、これらのデジット線ＤＬＥｉおよびＤＬＯｉの１つが選択状態へ駆動される（デコード信号Ｘｉが選択状態のとき）。
【０１１７】
なお、ロウデコード信号Ｘｉは、実施の形態１の場合と同様、ロウデコーダ（図６参照）により生成される。
【０１１８】
図１４に示すワード線選択駆動回路４１ａおよび４１ｂの構成は、実施の形態１において示す行選択駆動回路２ａおよび２ｂの構成と同じである。
【０１１９】
図１７は、図１４に示す制御回路４９の構成の一例を概略的に示す図である。この図１７に示す制御回路４９においても、電源投入検出回路１８からの電源投入検出信号ＰＯＲに従って、チューン情報の読出がダブルツインセルモードで行なわれる。
【０１２０】
図１７において、制御回路４９は、チューン情報読出指示信号ＰＲＭＥを生成する読出制御回路６０と、読出時の動作サイクルを規定するタイマ６１と、書込および読出時のロウおよびコラムアドレスを生成するアドレスカウンタ６２とを含む。
【０１２１】
読出制御回路６０は、電源投入検出信号ＰＯＲの活性化時に応答して、チューン情報読出指示信号ＰＲＭＥを活性化する。読出制御回路６０は、また、チューン情報書込指示ＴＭが、外部からのテスタにより与えられると、チューン情報読出指示信号ＰＲＭＥを常時非活性状態に維持する。タイマ６１は、このチューン情報書込指示ＴＭが非活性状態にあり、かつ読出指示信号ＰＲＭＥの活性状態のとき、発振動作を行なって所定の周期でクロック信号を生成する。タイマ６１は、チューン情報書込指示ＴＭがアサートされると、非活性状態とされ、その発振動作は停止される。
【０１２２】
アドレスカウンタ６２は、タイマ６１の出力するクロック信号または外部のテスタから与えられるテストクロック信号ＴＣＬＫに従ってカウント動作を行なって、そのカウント値ＣＮＴを、ロウアドレスＲＡ＜ｎ：０＞およびコラムアドレスＣＡ＜ｍ：０＞として生成する。アドレスカウンタ６２は、チューン情報書込指示ＴＭの活性化に従って、そのカウント値が初期値にリセットされる。
【０１２３】
制御回路４９は、さらに、ワード線活性化信号ＷＬＡＣＮを生成するワード線制御回路６３と、列選択活性化信号ＣＡＣＮを生成する列選択制御回路６４と、センス活性化信号ＳＡＥを生成するセンス制御回路６５と、デジット線活性化信号ＤＬＡＣＮを生成するデジット線制御回路６６を含む。
【０１２４】
ワード線制御回路６３は、チューン情報書込指示ＴＭのデアサート時、アドレスカウンタ６２のカウント値の遷移に従ってワード線活性化信号ＷＬＡＣＮを所定期間活性状態に維持する（実施の形態１参照）。ワード線制御回路６３は、チューン情報書込指示ＴＭがアサートされると、非活性状態に維持され、ワード線活性化信号ＷＬＡＣＮを常時非活性状態に維持する。
【０１２５】
列選択制御回路６４は、アドレスカウンタ６２のカウント値ＣＮＴの遷移に従って、所定期間活性状態となる列選択活性化信号ＣＡＣＮを生成して列選択信号発生回路４３ａおよび４３ｂへ与えられる。列選択活性化信号ＣＡＣＮに従って列選択信号発生回路４３ａおよび４３ｂ（図１４参照）が、カウント値ＣＮＴに含まれるコラムアドレスＣＡ＜ｍ：０＞をデコードし、チューン情報書込指示ＴＭのアサート時には、選択列の書込列選択信号ＷＣＳＬを選択状態へ駆動する。チューン情報読出指示ＴＭがデアサート状態にあり、かつチューン情報読出指示信号ＰＲＭＥがアサート状態（活性状態）のときには、列選択信号発生回路４３ａおよび４３ｂにより、読出列選択信号（ＲＣＳＬ）が生成されて、選択ビット線に対するデータの読出が行なわれる。
【０１２６】
センス制御回路６５は、ワード線制御回路６３からのワード線活性化信号ＷＬＡＣＮに従って、センス活性化信号ＳＡＥを活性化し、ワード線活性化信号ＷＬＡＣＮの非活性化に応答してセンス活性化信号ＳＡＥを非活性化する（実施の形態１参照）。したがって、ワード線活性化信号ＷＬＡＣＮが常時非活性状態に維持されるチューン情報書込モード時においては、センス制御回路６５からのセンス活性化信号ＳＡＥは常時非活性状態に維持され、図１４に示す読出回路４６は、非活性状態に維持される。
【０１２７】
デジット線制御回路６６は、チューン情報書込指示ＴＭのアサート時、アドレスカウンタ６２からのカウント値の遷移に従って、所定期間活性状態となるデジット線活性化信号ＤＬＡＣＮを生成する。チューン情報書込指示ＴＭがデアサート状態のときには、デジット線制御回路６６は、デジット線活性化信号ＤＬＡＣＮを、常時非活性状態に維持する。
【０１２８】
図１８は、図１７に示す制御回路４９のチューン情報書込時の動作を示すタイミング図である。以下、図１８を参照して、この図１７に示す制御回路４９のチューン情報書込時の動作について説明する。
【０１２９】
チューン情報書込時、まず、チューン情報書込指示ＴＭがアサートされる（図１８においてＨレベルで示す）。応じて、読出制御回路６０およびタイマ６１が、非活性状態に維持される。
【０１３０】
このチューン情報書込指示ＴＭが与えられると、次いで、外部のテスタ（図示せず）から、所定の周期のテストクロック信号ＴＣＬＫが与えられ、アドレスカウンタ６２が、このテストクロック信号ＴＣＬＫに従ってカウント動作を行ない、そのカウント値ＣＮＴを更新する。テストクロック信号ＴＣＬＫと同期して、外部のテスタから、チューン情報が書込データＤとして与えられる。
【０１３１】
チューン情報書込指示ＴＭがアサート状態のときには、ワード線制御回路６３およびセンス制御回路６５はともに非活性状態にあり、また、読出制御回路６０も、非活性状態にある。したがって、ワード線活性化信号ＷＬＡＣＮ、センス活性化信号ＳＡＥおよびチューン情報読出指示信号ＰＲＭＥは、チューン情報書込動作時においては、非活性状態に維持される。すなわち、ワード線活性化信号ＷＬＡＣＮが、常時、Ｈレベルに維持され、また、センスアンプ活性化信号ＳＡＥおよびチューン情報読出指示信号ＰＲＭＥはＬレベルに維持される。
【０１３２】
デジット線制御回路６６は、アドレスカウンタ６２からのカウント値ＣＮＴの遷移に従って所定期間デジット線活性化信号ＤＬＡＣＮを活性状態に維持する。これにより、図１６に示すデジット線選択駆動回路においてデコード動作が行なわれ、偶数デジット線ＤＬＥおよび奇数デジット線ＤＬＯが、カウント値ＣＮＴに従って選択されて、ダブルツインセルモードでチューン情報の書込が行なわれる。テストクロック信号ＴＣＬＫに同期してカウント値ＣＮＴの更新が行なわれ、各アドレスに対してチューン情報の書込が行われる。
【０１３３】
カウント値ＣＮＴが、最大値ＣＮＴｍａｘに到達すると、最終のチューン情報Ｄｍａｘの書込が行なわれる。この最終のチューン情報Ｄｍａｘの書込が完了すると、チューン情報書込指示ＴＭがデアサートされて、アドレスカウンタ６２がリセットされる。また、テストクロック信号ＴＣＬＫの供給も停止される。
【０１３４】
このカウント値ＣＮＴの最終値ＣＮＴｍａｘに到達したかの判定は、外部のテスタにおいて、チューン情報の数をカウントして、行われる。
【０１３５】
電源投入検出信号ＰＯＲの活性化時には、実施の形態１と同様にして、チューン情報読出指示信号ＰＲＭＥが活性化され、ダブルツインセルモードでチューン情報の読出が実行される。
【０１３６】
この図１７に示す制御回路４９を利用することにより、チューン情報アクセス時において、ダブルツインセルモードで、チューン情報の読出および書込を行なうことができる。
【０１３７】
メモリセルＭＣが、スピン注入により、データの書込が行なわれるメモリセルであり、デジット線ＤＬが利用されない場合、データの書込および読出時に、ワード線が選択状態へ駆動される。この場合、選択ビット線とソースの電位が、書込データに応じた電圧レベルに設定され、その電流が流れる方向が、書込データに応じて設定される。この場合、図１７に示すワード線制御回路６３を、チューン情報読出および書込時において活性化し、センス制御回路６５を、チューン情報書込時に非活性状態に維持する。また、ビット線ドライバに代えて、書込ドライバおよびソース線ドライバが設けられ、これらの書込ドライバおよびソース線ドライバによりソース線および内部データバス（書込データ線）を介して選択ビット線を駆動し、選択メモリセルの電流が流れる方向を設定する。
【０１３８】
トグルＭＲＡＭセルの場合には、ソース線電位を固定する。データ書込時に、所定のシーケンスで、デジット線を選択状態に駆動詩、また、ライトドライバにより、書込データ線を介して選択ビット線に電流を供給する。この場合には、ワード線およびデジット線両者が選択状態に駆動される。スピン注入型のメモリセル（スピントルクトランスファーＭＲＡＭセル）において、書込を容易に行なうために、デジット線電流がアシスト磁界発生のために用いられてもよい。この場合にも、ワード線およびデジット線両者が選択状態に駆動される。したがって、メモリセルＭＣの構成に応じて、この半導体装置の内部構成および制御回路の構成が適宜調整される。
【０１３９】
以上のように、この発明の実施の形態２に従えば、チューン情報書込時においても、ダブルツインセルモードで書込を行なっている。従って、ツインセルモードでチューン情報の書込を行う場合に較べて書込時間を短縮することができ、応じてテスト時間を短縮することができる。書込時にダブルツインセルモードが利用されているのは、チューン情報読出時のモードに合わせているためであり、チューン情報読出時にさらに多くのワード線が選択されるマルチツインセルモードが利用される場合には、書込時においてもそれに合わせて多数のワード線が選択されてマルチツインセルモードでチューン情報の書込が行われる。
【０１４０】
［実施の形態３］
図１９は、この発明の実施の形態３に従う半導体集積回路装置の全体の構成を概略的示す図である。図１９において、半導体集積回路装置７０は、プロセッサ７２と、ＭＲＡＭモジュール（マクロ）７４と、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、モジュール７６とを含む。これらのプロセッサ７２、ＭＲＡＭモジュール７４およびＳＲＡＭモジュール７６は、内部データバス７８を介して結合される。
【０１４１】
この図１９に示す半導体集積回路装置７０は、いわゆる「システムＬＳＩ」であり、１つの半導体チップ上に集積化されて、１つのシステムを構成する。ＳＲＡＭモジュール７６には、命令などの高速処理が必要とされる情報が格納され、ＭＲＡＭモジュール７４には、大量の画像／音声データおよびＲＯＭ情報（ブートプログラム、ＩＤ情報）などの情報が格納される。プロセッサ７２が、これらのＭＲＡＭモジュール７４およびＳＲＡＭモジュール７６とデータ／コードの授受を行なって、プログラムにより指定された処理を実行する。
【０１４２】
ＭＲＡＭモジュール７４は、ＭＲＡＭ８０と、チューン情報格納ユニット８２と、電源投入検出回路８４と、テストインタフェース８６とを含む。ＭＲＡＭ８０は、ＭＲＡＭセルアレイ、メモリ選択回路、およびデータ書込／読出回路を含み、１つのＭＲＡＭ単体チップと同様の構成および機能を備える。
【０１４３】
チューン情報格納ユニット８２は、先の実施の形態１または実施の形態２で示したチューン情報格納用の半導体装置と同様の構成を備える。電源投入検出回路８４は、プロセッサ７２または外部から与えられる電源電圧を検出して、電源投入検出信号ＰＯＲの状態をを設定する。チューン情報格納ユニット８２は、電源投入検出回路８４からの電源投入検出信号ＰＯＲに従って、格納されたチューン情報をＭＲＡＭ８０へ転送し、ＭＲＡＭ８０の内部状態を設定する。このチューン情報格納ユニット８２は、また、テストインタフェース８０を介して外部のテスタに結合可能であり、チューン情報書込時、このテストインタフェース８６を介してテストクロック信号ＴＣＬＫ、チューン情報書込指示信号ＴＭおよびチューン情報Ｄを受ける。このテストインタフェース８６を利用することにより、パッケージ実装後においても、外部のピン端子にチューン情報格納ユニット８２を結合して、チューン情報の書込を行なうことができる。
【０１４４】
ＭＲＡＭモジュール７４が、１つのライブラリとして準備され、システム構築時、１つのマクロとして用いられ、システムＬＳＩ内に配置される。この半導体集積回路装置７０において、他のアナログ／デジタル変換回路などのアナログ処理を行なう回路が設けられてもよい。
【０１４５】
このようなシステムＬＳＩを構築する半導体集積回路装置においても、ＭＲＡＭモジュール７４内にチューン情報格納ユニット８２を配置し、ダブルツインセルモードでチューン情報を読出すことにより、電源投入後早いタイミングで、ＭＲＡＭ８０を所望の動作特性に設定することができる。
【０１４６】
なお、チューン情報格納ユニット８２は、ＭＲＡＭ８０のチューン情報、プロセッサ７２のチューン情報およびＳＲＡＭのチューン情報を格納するように構成されてもよい。スキャンパスを利用することにより、チップ（半導体集積回路装置７０）上の各チューニング対象の回路にチューン情報を転送することができる。
【０１４７】
［実施の形態４］
図２０は、この実施の形態４に従う半導体装置の要部の構成を概略的に示す図である。
【０１４８】
図２０において、この発明の実施の形態４に従う半導体装置は、互いに分離して配置されるメモリマット９０Ａおよび９０Ｂを含む。メモリマット９０Ａは、各々同一構成のメモリセルが行列状に配列されるノーマルセルアレイ９２ａ、冗長セルアレイ９４ａ、冗長データ記憶領域９６ａおよびチューン情報記憶領域９８ａを含み、メモリマット９０Ｂは、各々、同意打つ構成のメモリセルが行列状に配列されるノーマルセルアレイ９２ｂ、冗長セルアレイ９４ｂ、冗長データ記憶領域９６ｂおよびチューン情報記憶領域９８ｂを含む。
【０１４９】
ノーマルセルアレイ９２ａおよび９２ｂ各々においては、通常のデータを記憶するメモリセルが行列状に配列される。冗長セルアレイ９４ａおよび９４ｂは、各々、対応のノーマルセルアレイ９２ａおよび９２ｂの不良セルを置換により救済するための冗長データを記憶する冗長セルとして利用される。図２０においては、冗長セルアレイ９４ａおよび９４ｂの各々は、不良行を救済するように配置されるように示される。しかしながら、冗長セルアレイ９４ａおよび９４ｂにおいては、不良列も救済するように冗長セルが配置される。
【０１５０】
冗長データ記憶領域９６ａおよび９６ｂは、ノーマルセルアレイ９２ａおよび９２ｂの不良行／列のアドレスを示す不良アドレスを記憶する。チューン情報記憶領域９８ａおよび９８ｂは、同様、この半導体装置内部の各回路の動作特性を調整するためのチューン情報を記憶する。
【０１５１】
したがって、メモリマット９０Ａおよび９０Ｂにおいては、通常データ、冗長データおよびチューン情報の記憶のために、同一構成のメモリセルが行列状に配列される。メモリセルとしては、本実施の形態４においては、一例として、スピン注入によりデータの書込を行なうＭＲＡＭセルが用いられる。このメモリセル構造の場合、データ書込時、選択列のビット線と選択列のソース線との間に書込データに応じて電流を流す。デジット線（書込ワード線）が、データ書込時の磁化反転を加速するためのアシスト磁界を生成するために利用されてもよい。
【０１５２】
メモリマット９０Ａに対し、行選択駆動回路１００ａおよび列選択回路１０２ａが設けられ、また、メモリマット９０Ｂに対し、行選択駆動回路１００ｂおよび列選択回路１０２ｂが設けられる。行選択駆動回路１００ａおよび１００ｂは、各々、対応のメモリマットにおいて選択行に対応して配置されるワード線を選択状態へ駆動する。行選択回路１００ａおよび１００ｂは、冗長データ記憶領域９６ａ、９６ｂおよびチューン情報記憶領域９８ａおよび９８ｂに対して、共通に設けられる（メモリセル行に対応して配置されるワード線はメモリマット９０Ａおよび９０Ｂ内において連続的に延在して配置され、ノーマルセル選択時、冗長データ記憶セル選択時およびチューン情報記憶セルの選択時に、これらの行選択駆動回路１００ａおよび１００ｂがともにワード線を選択状態へ駆動する）。
【０１５３】
列選択回路１０２ａおよび１０２ｂは、各々、列選択信号発生回路と列選択ゲート回路とを含み、対応のメモリマットにおけるアドレス指定された列を選択する。列選択回路１０２ａおよび１０２ｂにより選択された列（ビット線）は、内部データバス１０４ａおよび１０４ｂに、それぞれ、結合される。内部データバス１０４ａおよび１０４ｂは、内部書込データおよび内部読出データ両者に対して共通に設けられ、複数ビット幅を有する。内部データバス１０４ａおよび１０４ｂは、それぞれ、読出回路１０６および書込回路１０８に結合される。図２０においては、読出回路１０６および書込回路１０８が、内部データバス１０４ａおよび１０４ｂの両端に対向して配置されるように示すが、これらの回路１０６および１０８は、内部データバス１０４ａおよび１０４ｂの一方側において隣接して配置されてもよい。
【０１５４】
内部動作の制御のために制御回路１１０が設けられ、ノーマルセルのデータの書込および読出、冗長データの書込および読出、ならびにチューン情報の書込および読出の動作が制御される。
【０１５５】
この半導体装置は、ＭＲＡＭであり、各内部回路（行選択駆動回路１００ａ，１００ｂ、読出回路１０６、および制御回路１１０）は、それぞれ動作特性がチューニング可能であり、電源投入後、チューン情報記憶領域９８ａおよび９８ｂにより記憶されるチューン情報に従って、その動作特性が調整される。
【０１５６】
図２１は、図２０に示す半導体装置（以下、半導体記憶装置と称す）のより具体的な構成を示す図である。図２１において、メモリマット９０Ａは、ノーマルデータ領域１１２ａおよびＰＲＯＭデータ領域１１４ａに分割される。ノーマルデータ領域１１２ａは、ノーマルセルアレイ９２ａと冗長セルアレイ９４ａとで構成され、ＰＲＯＭデータ領域１１４ａは、冗長データ記憶領域９６ａとチューン情報記憶領域９８ａとで構成される。
【０１５７】
メモリマット９０Ａにおいて、ワード線ＷＬＡがメモリセル行に対応して配置され、また、ダミーワード線ＤＷＬＡがワード線ＷＬＡと平行に配置される。これらのワード線ＷＬＡおよびダミーワード線ＤＷＬＡと交差するように、ビット線ＢＬＡが配置される。ワード線ＷＬＡおよびダミーワード線ＤＷＬＡとビット線ＢＬＡの交差部に対応して、ノーマルセルＭＣおよびダミーセルＤＭＣが配置される。ダミーセルＤＭＣは、通常データ読出時の参照電流を供給するセルであり、その抵抗値が、メモリセルの高抵抗状態と低抵抗状態の間の中間値に設定される。
【０１５８】
メモリマット９０Ｂも、同様、ノーマルデータ領域１１２ｂとＰＲＯＭデータ領域１１４ｂとに分割される。ノーマルデータ領域１１２ｂは、ノーマルセルアレイ９２ｂと冗長セルアレイ９４ｂとで構成され、ＰＲＯＭデータ領域１１４ｂは、冗長データ記憶領域９６ｂとチューン情報記憶領域９８ｂとで構成される。
【０１５９】
メモリマット９０Ｂにおいても、同様、ワード線ＷＬＢおよびビット線ＢＬＢが、メモリセルＭＣの行および列に対応して配置され、ダミーワード線ＤＷＬＢが、ダミーセルＤＭＣの行に対応して配置される。
【０１６０】
内部データバス１０４ａは、データ領域１１２ａとデータの授受を行なうノーマルデータバス１０４ａｎと、ＰＲＯＭデータ領域１１４ａとデータの授受を行なうＰＲＯＭデータバス１０４ａｐとに分割される。ノーマルデータバス１０４ｂは、ノーマルデータ領域１１２ｂとデータの授受を行なうノーマルデータバス１０４ｂｎと、ＰＲＯＭデータ領域１１４ｂとデータの授受を行なうＰＲＯＭデータバス１０４ｂｐとに分割される。
【０１６１】
読出回路１０６は、ノーマルデータバス１０４ａｎおよび１０４ｂｎ上のデータ（電流）に従って内部読出データＮＱを生成するノーマル読出回路１０６ｎと、ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐ上のデータ（電流）に従って冗長データまたはチューン情報であるプログラムデータＲＱを生成する。
【０１６２】
ノーマル読出回路１０６ｎおよびＰＲＯＭ読出回路１０６ｐは、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭに従って相補的にイネーブル／ディスエーブルされる。すなわち、ＰＲＯＭデータ領域１１４ａおよび１１４ｂのデータの読出時には、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭが活性化され、ＰＲＯＭ読出回路１０６ｐがイネーブルされ、図示しないセンス活性化信号の活性化に従ってチューン情報および冗長データの読出が行われる。このとき、ノーマル読出回路１０６ｎがディスエーブル状態とされ、読出動作は行なわない。ノーマルデータ領域１１２ａおよび１１２ｂのデータの読出時には、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭは、非活性状態であり、ＰＲＯＭ読出回路１０６ｐがディスエーブルされ、ノーマル読出回路１０６ｎがイネーブルされる。ノーマル読出回路１０６ｎは、イネーブル状態とされたとき、図示しないセンス活性化信号に従ってセンス動作を行なって、通常データＮＱを生成する。
【０１６３】
書込回路１０８は、ノーマルデータバス１０４ａｎおよび１０４ｂｎ上に内部書込データを生成するノーマル書込回路１０８ｎと、ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐに内部書込データを生成するＰＲＯＭ書込回路１０８ｐとを含む。書込回路１０８においては、チューン情報書込指示ＴＭのアサート時、ＰＲＯＭ書込回路１０８ｐがイネーブルされ、冗長データ（冗長アドレス情報）またはチューン情報を含むプログラムデータＲＤに従って内部書込データを生成する。ノーマル書込回路１０８ｎは、このチューン情報書込指示ＴＭのデアサート時イネーブルされ、外部からの通常書込データＮＤに従って内部書込データを生成する。
【０１６４】
なお、データの書込時においては、書込データＮＤおよびＲＤに従ってビット線およびソース線の間の電流が流れる方向が決定される。したがって、この書込回路１０８において、ノーマル書込回路１０８ｎおよびＰＲＯＭ書込回路１０８ｐは、それぞれ、ソース線を駆動する回路およびビット線を駆動する回路を含む。
【０１６５】
図２２は、この発明の実施の形態４に従う半導体記憶装置におけるノーマルデータ領域の１ビットの通常データ読出時のメモリセルの選択態様を概略的に示す図である。図２２において、ノーマルデータ領域１１２ａにおいてメモリセルＭＣが選択され、この選択メモリセルＭＣのデータを読出す場合のメモリセルの選択態様を示す。この場合、ノーマルデータ領域１１２ａにおいて、ワード線ＷＬＡおよびビット線ＢＬＡが選択され、メモリセルＭＣがビット線ＢＬＡを介してノーマルデータバス１０４ａｎに結合される。一方、ノーマルデータ領域１１２ｂにおいては、ダミーワード線ＤＷＬＢおよびビット線ＢＬＢが選択され、ダミーセルＤＭＣが、ビット線ＢＬＢを介してノーマルデータバス１０４ｂｎに結合される。ビット線ＢＬＡおよびＢＬＢは、同一列アドレスに従って選択される。
【０１６６】
ノーマル読出回路１０６ｎが、メモリセルＭＣを介して流れるメモリセル電流ＩｍとダミーセルＤＭＣを流れる参照電流Ｉｒｅｆとに従って、内部読出データＮＱを生成する。
【０１６７】
ノーマル読出回路１０６ｎにおいては、各データビットに対応して差動増幅動作を行なうセンスアンプ回路が設けられる。選択メモリセルＭＣが、メモリマット９０Ａおよび９０Ｂのいずれに含まれるかに従って、ノーマルデータバス１０４ａｎおよび１０４ｂｎと差動増幅回路の入力の接続を切換える。このバスの接続切換により、常に、差動増幅型センスアンプ回路の第１の入力（例えば正入力）が、メモリセルＭＣに接続され、第２の入力（例えば負入力）がダミーセルＤＭＣに接続される。
【０１６８】
データのビット幅に応じて選択されるメモリセルの数が決定され、各データビットについて同様のセンス動作により内部読出データビットが生成される。
【０１６９】
この場合、ＰＲＯＭデータ領域１１４ａおよび１１４ｂそれぞれにおいても、ワード線ＷＬＡおよびダミーワード線ＤＷＬＢが選択される。しかしながら、ノーマルデータ読出時においては、ＰＲＯＭ読出回路１０６ｐはディスエーブル状態であり、ＰＲＯＭデータを記憶するメモリセルが選択されても、ＰＲＯＭデータの読出は行なわれない。また、ノーマルデータバス１０４ａｎおよび１０４ｂｎは、ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐと別に設けられているため、読出データの衝突は生じず、正確に選択されたメモリセルの記憶するノーマルデータを読出すことができる。
【０１７０】
図２３は、ノーマルデータ領域への１ビットデータ書込時のメモリセルの選択態様を概略的に示す図である。図２３において、ノーマルデータバス１０４ａｎおよび１０４ｂｎに対し、マットＡ書込回路１０８ｎａおよび１０８ｎｂがそれぞれ結合される。マットＡ書込回路１０８ｎａおよびマットＢ書込回路１０８ｎｂは、ノーマル書込回路１０８ｎに含まれる。マットＡ書込回路１０８ｎａおよびマットＢ書込回路１０８ｎは、それぞれマット選択信号ＢＫＡおよびＢＫＢに従って選択的に活性化される。
【０１７１】
メモリマット９０Ａが選択される場合、メモリマット９０Ａにおいて図示しないソース線選択回路により、選択列に対するソース線ＳＬＡがマットＡ書込回路１０８ｎａに結合され、また、選択列のビット線ＢＬＡが、ノーマルデータバス１０４ａｎを介してマットＡ書込回路１０８ｎａに結合される。マットＡ選択時、マット選択信号ＢＫＡが活性状態にあるため、マットＡ書込回路１０８ｎａが、書込データＤに応じて、ビット線ＢＬＡおよびソース線ＳＬＡの間で電流を流す。この書込電流の方向は、書込データＤの論理値に応じて定められる。
【０１７２】
一方、メモリマット９０Ｂは、選択メモリセルが存在しないため、ワード線は選択されず、また、マットＢ書込回路１０８ｎｂは、非活性状態に維持される。メモリマット９０Ｂにおいても、ワード線、ビット線およびソース線の選択が行われても良い。選択列のびっとせんおよびソース線がともに接地電圧レベルに維持することにより、メモリマット９０Ｂにおいて通常データの書込は防止することができる。
【０１７３】
この場合、ＰＲＯＭ書込回路１０８ｐは、図２１に示すようにチューン情報書込指示ＴＭがデアサート状態にあるため、ディスエーブル状態に維持される。
【０１７４】
図２４は、冗長データ記憶領域からの１ビット冗長データ読出時のメモリセルの選択態様を概略的に示す図である。図２４において、メモリマット９０Ａおよび９０Ｂそれぞれにおいて、ワード線ＷＬＡおよびＷＬＢが並行して選択状態へ駆動される。冗長データ記憶領域９６ａおよび９６ｂにおいて、同一列のビット線ＢＬＡおよびＢＬＢが選択されてＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐに接続される。メモリマット９０Ａおよび９０において、データ読出モード時には、ノーマルデータおよび冗長データの読出にかかわらず、ソース線ＳＬＡおよびＳＬＢは、接地電圧レベルに維持される。
【０１７５】
ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐは、ＰＲＯＭ読出回路１０６ｐに結合されている。このＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐには、ツインセルＴＷを構成するメモリセルＭＣ１およびＭＣ２の相補記憶データが現れる。このツインセルＴＷの記憶データに従ってＰＲＯＭ読出回路１０６ｐが、冗長データとして内部読出データＲＱを生成する。この内部読出冗長データＲＤは、図示しない冗長プログラム回路へ伝達され、不良アドレスとして格納される。冗長プログラム回路の記憶する不良アドレスと外部からのアドレスとの一致／不一致に従って、冗長デコーダ（行選択駆動回路および列選択回路に含まれる）が選択的に活性化され、ノーマルデータ領域１１２ａおよび１１２ｂの不良アドレスが指定されたとき、通常デコーダを、冗長デコーダで置換する。これにより、不良セル行／列の選択時、冗長セル行／列で置換して、不良セルの救済が行われる。
【０１７６】
この冗長データ読出時において、チューン情報記憶領域９８ａおよび９８ｂにおいても、同様、ワード線ＷＬＡおよびＷＬＢが選択される。しかしながら、対応のビット線は、非選択状態であり、チューン情報の読出は回避される。
【０１７７】
図２５は、冗長データ記憶領域９６ａおよび９６ｂに格納される１ビット冗長データを書込む際のメモリセルの選択態様を概略的に示す図である。ＰＲＯＭ書込回路１０８ｐは、メモリマット９０Ａに対して設けられるマットＡＰＲＯＭ書込回路１０８ｐａと、メモリマット９０Ｂに対して設けられるマットＢＰＲＯＭ書込回路１０８ｐｂとを含む。マットＡＰＲＯＭ書込回路１０８ｐａは、ＰＲＯＭデータバス１０４ａｐに結合され、マットＢＰＲＯＭ書込回路１０８ｐｂは、ＰＲＯＭデータバス１０４ｂｐに結合される。これらのマットＰＲＯＭ書込回路１０８ｐａおよび１０８ｐｂは、チューン情報書込指示ＴＭのアサート時、ＰＲＯＭデータ（冗長データ）ＲＤに従って相補データを生成する。
【０１７８】
メモリマット９０Ａおよび９０Ｂそれぞれにおいて、同一行のワード線ＷＬＡおよびＷＬＢが選択状態へ駆動され、また、同一列のビット線ＢＬＡおよびＢＬＢが選択される。また、これらの選択ビット線ＢＬＡおよびＢＬＢに対応して設けられるソース線ＳＬＡおよびＳＬＢが、それぞれ、ソース選択ドライバＳＤを介して、対応のマットＡＰＲＯＭ書込回路１０８ｐａおよびマットＢＰＲＯＭ書込回路１０８ｐｂに結合される。このマットＡＰＲＯＭ書込回路１０８ｐａおよびマットＢＰＲＯＭ書込回路１０８ｐｂおよびソース線選択ドライバＳＤにより、反対方向の書込電流Ｉｗ１およびＩｗ２がビット線ＢＬＡおよびＢＬＢにおいて生成され、ツインセルＴＷを構成するメモリセルＭＣ１およびＭＣ２に対して相補データの書込が行なわれる。
【０１７９】
ノーマル書込回路１０８ｎは、チューン情報書込指示ＴＭがアサート状態であり、非活性状態に維持される。
【０１８０】
図２６は、１ビットチューン情報読出時のメモリセルの選択態様を概略的に示す図である。図２６において、チューン情報記憶領域９８ａおよび９８ｂの１ビットチューン情報読出時においては、メモリマット９０Ａにおいて、ワード線ＷＬＡｅおよびＷＬＡｏが選択状態へ駆動され、メモリマット９０Ｂにおいて、ワード線ＷＬＢｅおよびＷＢＬＢｏが選択状態へ駆動される。チューン情報記憶領域９８ａおよび９８ｂにおいて、ビット線ＢＬＡおよびＢＬＢが選択され、それぞれ、ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐに結合される。チューン情報記憶領域９８ａにおいては、メモリセルＭＣ１ｅおよびＭＣ１ｏの記憶情報が読出され、チューン情報記憶領域９８ｂにおいては、メモリセルＭＣ２ｅおよびＭＣ２ｏの記憶情報が読出される。メモリセルＭＣ１ｅおよびＭＣ２ｅがツインセルを構成し、また、メモリセルＭＣ１ｏおよびＭＣ２ｏがツインセルを構成する。メモリセルＭＣ１ｅおよびＭＣ１ｏは同一情報を記憶し、メモリセルＭＣ２ｅおよびＭＣ２ｏが、同一情報を記憶する。したがって、ダブルツインセルモードでチューン情報を読出し、ＰＲＯＭ読出回路１０６ｐにより、内部読出データＲＱを生成し、この読出した内部読出データＲＱを、ノーマル読出回路１０６ｎなどのチューニング対象回路へ伝達する。
【０１８１】
図２７は、チューン情報記憶領域９８ａおよび９８ｂに対する１ビットチューン情報書込時のメモリセルの選択態様を概略的に示す図である。図２７において、チューン情報書込時においても、メモリマット９０Ａにおいてワード線ＷＬＡｅおよびＷＬＡｏが選択状態へ駆動され、また、メモリマット９０Ｂにおいても、ワード線ＷＬＢｅおよびＷＬＢｏが選択状態へ駆動される。チューン情報記憶領域９８ａおよび９８ｂにおいて、ビット線ＢＬＡおよびＢＬＢがそれぞれ選択され、ＰＲＯＭデータバス１０４ａｐおよび１０４ｂｐにそれぞれ結合される。また、選択列のソース線ＳＬＡおよびＳＬＢが、それぞれマットＡＰＲＯＭ書込回路１０８ｐａおよびマットＢＰＲＯＭ書込１０８ｐｂに、ソース選択ドライバＳＤを介して結合される。
【０１８２】
マットＡＰＲＯＭ書込回路１０８ｐａおよびマットＢＰＲＯＭ書込回路１０８ｐｂは、冗長データ記録領域９６ａおよび９６ｂに対する冗長データ書込時と同様、外部からの書込データＲＤに従って相補データを生成する。逆方向に、書込電流Ｉｗ１およびＩｗ２がチューン情報記憶領域９８ａおよび９８ｂそれぞれにおいて流れる。これにより、チューン情報を、ダブルツインセルモードで書込むことができる。
【０１８３】
なお、上述の説明において、スピン注入型メモリセルについて説明している。しかしながら、ビット線電流誘起磁場およびデジット線（書込ワード線）電流誘起磁場により、メモリセルへのデータの書込が行なわれてもよい。書込時ソース線ドライブに代えて、ビット線両側から、ビット線ドライバにより電流を流す。また、デジット線が利用され、書込時のアシスト磁界を、デジット線電流により生成してもよい。書込サイクル時に、ワード線選択態様と同じ態様でデジット線を選択する。また、チューン情報の書込は、条長データと同様、ツインセルモードで行われても良い。
【０１８４】
図２８は、この発明の実施の形態４に従う半導体記憶装置の行選択駆動回路１００ａおよび１００ｂの構成の一例を示す図である。行選択駆動回路１００ａおよび１００ｂは、メモリマット９０Ａおよび９０Ｂに対し、最上位ロウアドレスビットの印加態様が異なるだけであり、内部構成は同じであるため、図２８においては、参照番号１００により、この行選択駆動回路１００ａおよび１００ｂを示す。
【０１８５】
図２８において、行選択駆動回路１００は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭと最上位ロウアドレスビットＲＡ＜ｎ＞とを受けるＯＲゲートＯＧ１と、ロウアドレスビットＲＡ＜ｎ−１：１＞とＯＲゲートＯＧ１の出力信号とに従ってデコード動作を行なってロウデコード信号Ｘｉを生成するデコーダ１２０とを含む。
【０１８６】
このＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭは、ＰＲＯＭデータ領域１１４ａおよび１１４ｂのデータのアクセス（読出および書込）に活性化される。最上位ロウアドレスビットＲＡ＜ｎ＞により、メモリマット９０Ａおよび９０Ｂの一方が指定される。最上位ロウアドレスビットＲＡ＜ｎ＞が“１”のときに、メモリマット９０Ａが指定される場合には、メモリマット９０Ｂに対する行選択駆動回路に対して、補の最上位アドレスビットＲＡ＿Ｂ＜ｎ＞が与えられる。
【０１８７】
デコーダ１２０は、通常のたとえばＮＡＮＤ型デコード回路で構成され、ＯＲゲートＯＧ１の出力信号を最上位ロウアドレスビットとして、ロウアドレスビットＲＡ＜ｎ：１＞のデコード動作を行なって、デコード信号Ｘｉを生成する。
【０１８８】
行選択駆動回路１００は、さらに、ＮＯＲゲートＮＧ１０−ＮＧ１３、ＡＮＤゲートＡＧ５−ＡＧ７、およびゲート回路ＧＧ１を含む。ＮＯＲゲートＮＧ１０は、チューン情報読出／書込指示信号ＰＲＷＭＥと最下位ロウアドレスビットＲＡ＜０＞とを受ける。ＮＯＲゲートＮＧ１１は、チューン情報書込／読出指示信号ＰＲＷＭＥと補の最下位ロウアドレスビットＲＡ＿Ｂ＜０＞とを受ける。ＮＯＲゲートＮＧ１２は、ＮＯＲゲートＮＧ１０の出力信号とワード線活性化信号ＷＬＡＣＮを受ける。ＮＯＲゲートＮＧ１３は、ＮＯＲゲートＮＧ１１の出力信号とワード線活性化信号ＷＬＡＣＮとを受ける。ＡＮＤゲートＡＧ５は、補のロウアドレスビットＲＡ＿Ｂ＜ｎ＞とワード線活性化信号ＷＬＡＣＮとを受ける。ＡＮＤゲートＡＧ６は、ロウデコード信号ＸｉとＮＯＲゲートＮＧ１２の出力信号とを受け、偶数ワード線ＷＬＥｉを駆動する。ＡＮＤゲートＡＧ７は、ロウデコード信号ＸｉとＮＯＲゲートＮＧ１３の出力信号とを受け、奇数ワード線ＷＬＯｉを駆動する。
【０１８９】
ＡＮＤゲートＡＧ５とＯＲゲートＯＧ１に対しては、相補な最上位アドレスビットＲＡ＜ｎ＞およびＲＡ＿Ｂ＜ｎ＞が与えられる。対応のメモリマットの指定が、ロウアドレスビットＲＡ＜ｎ＞のビット値に応じて行なわれるため、対応のメモリマットが、ロウアドレスビットＲＡ＿Ｂ＜ｎ＞が“１”の時に指定される場合には、ＡＮＤゲートＡＧ５に対しては別のメモリマットを指定するロウアドレスビットＲＡ＜ｎ＞が与えられる。
【０１９０】
ゲート回路ＧＧ１は、ＡＮＤゲートＡＧ５の出力信号とＰＲＯＭデータアクセス活性化信号ＥＮＲＯＭとを受け、ダミーワード線ＤＷＬを選択的に駆動する。ゲート回路ＧＧ１は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの非活性化時（Ｌレベルのとき）、バッファ回路として動作し、ＡＮＤゲートＡＧ５の出力信号に従ってダミーワード線ＤＷＬを駆動する。一方、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの活性化時、ゲート回路ＧＧ１はダミーワード線ＤＷＬを、常時、非選択状態に維持する。したがって、ＰＲＯＭデータアクセス時においては、ダミーワード線ＤＷＬは、常時非選択状態に維持され、ノーマルデータ領域１１２ａおよび１１２ｂのデータアクセス時に、ダミーワード線ＤＷＬが、非選択メモリマットにおいて選択状態へ駆動される。
【０１９１】
この図２８に示す行選択駆動回路のワード線を選択する部分の構成は、実施の形態１において図７を参照して示した偶奇ワード線デコーダおよびワード線駆動回路の構成と、実質的に等価である。ノーマルデータ領域１１２ａおよび１１２ｂのデータアクセス時には、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭおよびチューン情報書込／読出指示信号ＰＲＷＭＥはともに非活性状態である。したがって、ロウアドレスビットＲＡ＜ｎ：０＞に従ってワード線ＷＬＥｉおよびＷＬＯｉの一方が指定される。対応のメモリマットにおいてワード線が指定されていない場合には、ＡＮＤゲートＡＧ５およびゲート回路ＧＧ１により、ダミーワード線ＤＷＬが選択状態へ駆動される。
【０１９２】
一方、冗長データ領域９６ａおよび９６ｂのデータアクセス時においては、ＰＲＯＭアクセス活性化信号ＥＮＰＲＯＭが活性状態にあり、最上位ロウアドレスビットＲＡ＜ｎ＞が縮退状態とされ、ＯＲゲートＯＧ１の出力信号は、選択状態のＨレベルである。したがって、メモリマット９０Ａおよび９０Ｂにおいて、デコーダ１２０がデコード動作を行なってロウデコード信号Ｘｉを生成する。このとき、チューン情報書込／読出指示信号ＰＲＷＭＥは、非活性状態であり、ロウアドレスビットＲＡ＜０＞およびＲＡ＿ＢＲＡ＜０＞に従って偶数ワード線ＷＬＥｉおよび奇数ワード線ＷＬＯｉの一方が指定される。このとき、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭが活性状態であり、ゲート回路ＧＧ１は、ダミーワード線ＤＷＬを非選択状態に維持する。これにより、メモリマット９０Ａおよび９０Ｂ各々において、１本のワード線が選択状態へ駆動される。
【０１９３】
チューン情報のアクセス時においては、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭが活性状態であり、冗長データアクセス時と同様、メモリマット９０Ａおよび９０Ｂ各々に対してデコーダ１２０が動作し、ロウデコード信号ＸｉがロウアドレスビットＲＡ＜ｎ−１：１＞に従って生成される。また、ダミーワード線ＤＷＬは、ゲート回路ＧＧ１により、非選択状態に維持される。このとき、チューン情報書込／読出指示信号ＰＲＷＭＥが活性化され、最下位ロウアドレスビットＲＡ＜０＞が縮退状態とされ、ＮＯＲゲートＮＧ１０およびＮＧ１１の出力信号がともに選択状態となる。ワード線活性化信号ＷＬＡＣＮに従って、アドレス指定された行に対応する偶数ワード線ＷＬＥｉおよび奇数ワード線ＷＬＯｉがともに選択状態へ駆動される。これにより、ダブルツインセルモードでチューン情報のデータアクセス（書込／読出）を行なうことができる。
【０１９４】
図２８に示す行選択駆動回路１００を利用することにより、冗長データおよびチューン情報を含むＰＲＯＭデータを格納する領域および通常のデータを格納する領域に対し共通に行選択駆動回路を設けることができ、回路のレイアウト面積の増大を抑制することができる。
【０１９５】
図２９は、この発明の実施の形態４に従う半導体記憶装置のデータ書込に関連する部分の構成の一例を概略的に示す図である。図２９においては、図面の煩雑化を避けるために１つのメモリマットに対応する部分の構成を示す。各メモリマット９０Ａおよび９０Ｂ各々に対して図２９に示す書込系の回路が設けられる。ＰＲＯＭ読出回路１０６ｐおよびノーマル読出回路１０６ｎは、メモリマット９０Ａおよび９０Ｂに共通に設けられる。
【０１９６】
図２９において、前述のように、メモリマット９０（９０Ａ，９０Ｂ）は、ノーマルデータ領域１１２（１１２ａ，１１２ｂ）とＰＲＯＭデータ領域１１４（１１４ａ，１１４ｂ）とに分割される。ノーマルデータ領域１１２に対し、ノーマル列選択ゲート回路１２４ｎおよびノーマルソース線駆動回路１２８ｎが設けられる。ＰＲＯＭデータ領域１１４に対しては、ＰＲＯＭ列選択ゲート回路１２４ｐおよびＰＲＯＭソース線駆動回路１２８ｐが設けられる。
【０１９７】
列選択ゲート回路１２４ｎおよび１２４ｐに対し共通に、ビット線デコード回路１２２が設けられ、ソース線駆動回路１２８ｎおよび１２８ｐに対し共通に、ソース線デコード回路１２６が設けられる。ノーマル列選択ゲート回路１２４ｎは、ノーマルデータ領域１１２に含まれるビット線それぞれに対応して配置されるノーマル列選択ゲートＮＣＧ０−ＮＣＧｊを含み、ＰＲＯＭ列選択ゲート回路１２４ｐは、ＰＲＯＭデータ領域１１４の各ビット線に対応して配置されるＰＲＯＭ列選択ゲートＰＣＧ０−ＰＣＧｋを含む。列選択ゲート回路１２４ｎおよび１２４ｐに対し、ビット線デコード回路１２２からの列選択信号が共通に与えられる。
【０１９８】
ビット線デコード回路１２２は、列アドレスビットＣＡ＜ｍ：０＞をデコードし、ノーマルデータ領域１１２およびＰＲＯＭデータ領域１１４に対し共通に、列を指定する列選択信号を生成する。列選択ゲート回路１２４ｎおよび１２４ｐにおいては、ビット線の数が異なるため、応じて設けられる列選択ゲートの数も異なる。図２９においては、ビット線デコード回路１２２からの列選択信号がノーマル列選択ゲート回路１２４ｎおよびＰＲＯＭ列選択ゲート回路１２４ｐに共通に与えられることを明確に示すために、ＰＲＯＭデータ領域１１４において、ビット線デコード回路１２２からの列選択信号がすべて与えられる様に示す。実際には、ＰＲＯＭデータ領域１１４におけるビット線の数に応じて必要な数の列選択信号が用いられる。
【０１９９】
ノーマル列選択ゲート回路１２４ｎは、ノーマルデータ領域１１２の選択列のビット線を、ノーマルデータバス１０４ｎに結合し、ＰＲＯＭ列選択ゲート回路１２４ｐは、ＰＲＯＭデータ領域１１４の選択列のビット線をＰＲＯＭデータバス１０４ｐに結合する。
【０２００】
ノーマルソース線駆動回路１２８ｎおよびＰＲＯＭソース線駆動回路１２８ｐに対し共通に、ソース線デコード回路１２６からのソース線選択信号が与えられる。ソース線デコード回路１２６は、書込指示信号ＷＥの活性化時、列アドレスビットＣＡ＜ｍ：０＞をデコードし、選択列のソース線ドライバをイネーブルし、イネーブル状態とされたソース線ドライバが、書込データに応じて対応のソース線を駆動する。すなわち、ノーマルソース線駆動回路１２８ｎには、ノーマル書込回路１０８ｎからの書込データが与えられ、ＰＲＯＭソース線駆動回路１２８ｐに対してはＰＲＯＭ書込回路１０８ｐからの書込データが与えられる。したがって、データ書込時、ソース線デコード回路１２６が指定する列に対応するソース線に対して配置されるソース線ドライバが、書込データに従って対応のソース線を駆動する。
【０２０１】
このとき、また、ＰＲＯＭ書込回路１０８ｐおよびノーマル書込回路１０８ｎは、それぞれ、ＰＲＯＭデータバス１０４ｐおよびノーマルデータバス１０４ｎを介して、選択列のビット線に書込データを伝達する。ＰＲＯＭデータ領域１１４に対するデータの書込時においては、ノーマル書込回路１０８ｎは、非活性状態であり、ノーマルソース線駆動回路１２８ｎは、対応のソース線を接地電圧レベルに維持する。一方、ＰＲＯＭ書込回路１０８ｐが、ＰＲＯＭソース線駆動回路１２８ｐおよびＰＲＯＭ列選択ゲート回路１２４ｐを介して、選択列のソース線およびビット線の電圧レベルを書込データに応じて設定する。したがって、ビット線デコード回路１２２からの列選択信号が、ノーマル列選択ゲート回路１２４ｎおよびＰＲＯＭ列選択ゲート回路１２４ｐに対し共通に用いられ、また、ソース線デコード回路１２６からの列選択信号が共通にノーマルソース線駆動回路１２８ｎおよびＰＲＯＭソース線駆動回路１２８ｐに対し用いられても、何ら書込の誤動作は生じない。
【０２０２】
すなわち、ＰＲＯＭデータの書込時、ノーマルデータ領域１１２において、そのビット線は、接地電圧レベルであり、またソース線も共通に接地電圧レベルに維持される。したがって、ワード線がノーマルデータ領域１１２およびＰＲＯＭデータ領域１１４に共通に配置される構成であっても、ノーマルデータ領域１１２に対するＰＲＯＭデータの誤書込は生じない。同様、ノーマルデータ領域１１２に対するデータの書込時、ＰＲＯＭ書込回路１０８ｐが非活性状態であり、ＰＲＯＭデータ領域１１４に対して列選択が行なわれても、そのビット線およびソース線の電圧レベルは接地電圧レベルであり、ＰＲＯＭデータ領域１１４に対する通常データの書込は行なわれない。
【０２０３】
また、データ読出時においては、ＰＲＯＭデータバス１０４ｐはＰＲＯＭ読出回路１０６ｐに結合され、ノーマルデータバス１０４ｎがノーマル読出回路１０６ｎに結合される。これらの読出回路１０６ｐおよび１０６ｎにより、オープンビット線方式に従って、データの読出が実行される。この場合においても、ＰＲＯＭデータバス１０４ｐおよびノーマルデータバス１０４ｎが別々に設けられており、ビット線デコード回路１２２が、ノーマルデータ領域１１２およびＰＲＯＭデータ領域１１４に共通に設けられても、読出データの衝突は生じず、正確に、アクセス対象のメモリセルのデータを読出すことができる。
【０２０４】
図３０は、図２９に示すノーマルソース線駆動回路１２８ｎおよびＰＲＯＭソース線駆動回路１２８ｐに含まれるソース線ドライバの構成の一例を示す図である。図３０において、ソース線ドライバ１３０は、ソース線デコード回路１２６からの列選択信号ＣＳＬｉと対応の書込からの内部書込データＷＤｉｎとを受けて、対応のソース線ＳＬｉを駆動するＡＮＤ型ドライバで構成される。列選択信号ＣＳＬｉおよび内部書込データＷＤｉｎがともにＨレベル（“１”）のとき、対応のソース線ＳＬｉがＨレベルに駆動される。列選択信号ＣＳＬｉおよび内部書込データＷＤｉｎの少なくとも一方がＬレベルのときには、対応のソース線ＳＬｉは、接地電圧レベルに維持される。ソース線デコード回路１２６は、データ読出時においては非活性状態であり、列選択信号ＣＳＬｉがＬレベルの非選択状態である。したがって、対応のソース線ＳＬｉは、データ読出時、接地電圧レベル（Ｌレベル）に維持される。
【０２０５】
データ書込時においては、対応の書込回路１０８ｐおよび１０８ｎから内部書込データが供給される。したがって、列選択信号ＣＳＬｉがノーマルソース線駆動回路１２８ｎおよびＰＲＯＭソース線駆動回路１２８ｐに対して共通に与えられても、非活性状態の書込回路からの内部書込データＷＤｉｎは、Ｌレベルであり、対応のソース線は接地電圧レベルに維持される。活性状態とされた書込回路１０８ｐまたは１０８ｎからの内部書込データＷＤｉｎに従って選択列のソース線ＳＬｉの電圧が設定される。
【０２０６】
ＰＲＯＭ書込回路１０８ｐおよびノーマル書込回路１０８ｎも、ソース線駆動回路のソース線ドライバ１３０と類似する構成を備える。対応の書込指示の活性化時、外部からの書込データに従って相補内部書込データを生成して、対応の内部データバスおよびソース線駆動回路に伝達する。選択列のビット線およびソース線が相補内部書込データに従って駆動される。なお、ＰＲＯＭ書込回路は、ＰＲＯＭデータの書込時においてメモリマット９０Ａおよび９０Ｂに対して互いに相補な内部書込データを生成する。ノーマル書込回路１０８ｎは、メモリマット９０Ａおよび９０Ｂにおいて同じ論理のデータを生成する。非選択メモリマットにおいては、通常データ書込時にはワード線は非選択状態であり、データの書込は防止される。
【０２０７】
ＰＲＯＭ書込回路１０８ｐは、たとえば、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭと書込指示信号ＷＥの活性化時活性化され、ノーマル書込回路１０８ｎは、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭが非活性状態にありかつ書込指示信号ＷＥの活性化時、活性化されて外部からの書込データに従って相補内部書込データを生成する。書込指示信号ＷＥは、通常データおよびＰＲＯＭデータの書込時に活性化される。
【０２０８】
なお、上述の構成において、ソース線ＳＬは、ビット線ＢＬと平行して配置されている。ソース線ＳＬが、ワード線ＷＬと平行して配置される場合には、ソース線デコード回路は、ワード線を選択する行選択駆動回路と同様のデコード動作を行なうように構成されればよい。
【０２０９】
図３１は、図２０に示す制御回路１１０の構成を概略的に示す図である。図３１において、制御回路１１０は、電源投入検出回路１８からの電源投入検出信号ＰＯＲと外部からの動作モードを指定するコマンドＣＭＤとに従って各種内部動作を制御する信号を生成する。
【０２１０】
図３１において、制御回路１１０は、コマンドＣＭＤおよび電源投入検出信号ＰＯＲに従って指定されたモードを検出するモード検出回路１３０と、このモード検出回路１３０の制御の下に起動されるタイマ１３２と、タイマ１３２からの発振信号をカウントするアドレスカウンタ１３４とを含む。
【０２１１】
モード検出回路１３０は、外部からのコマンドＣＭＤが冗長データまたはチューン情報を書込むモードを指定するときまたは電源投入検出信号ＰＯＲの活性化時、ＰＲＯＭデータ活性化信号ＥＮＰＲＯＭを活性化し、また、書込指示信号ＷＥおよびチューン情報書込指示ＴＭを活性化する。モード検出回路１３０は、冗長データおよびチューン情報を含むＰＲＯＭデータの読出時、アドレスカウンタ１３４のカウント値ＣＮＴに従って、チューン情報書込／読出活性化信号ＰＲＷＥＮを選択的に活性化する。タイマ１３２は、発振回路で構成され、電源投入検出信号ＰＯＲの活性化時、モード検出回路１３０により起動されて、所定の周期で発振動作を行なう。
【０２１２】
アドレスカウンタ１３４は、タイマ１３２からのクロック信号またはＰＲＯＭデータ書込時に外部のテスタから与えられるテストクロック信号ＴＣＬＫをカウントし、そのカウント値ＣＮＴを、ロウアドレスビットＲＡ＜ｎ：０＞および列アドレスビットＣＡ＜ｍ：０＞として生成する。
【０２１３】
制御回路１１０は、さらに、ワード線、ビット線およびソース線の活性化をそれぞれ制御するワード線制御回路１３６、ビット線制御回路１３８、およびソース線制御回路１４０を含む。これらのワード線制御回路１３６、ビット線制御回路１３８およびソース線制御回路１４０は、ＰＲＯＭデータの書込および読出時、アドレスカウンタ１３４の出力するカウント値ＣＮＴの遷移に従ってそれぞれ所定のタイミングで所定期間活性状態となるワード線活性化信号ＷＬＡＣＮ、ビット線活性化信号（列選択活性化信号）ＣＡＣＮおよびソース線活性化信号ＳＡＣＮを生成する。
【０２１４】
通常のノーマルデータ領域のデータアクセス時においては、コマンドＣＭＤを受けるモード検出回路１３０の制御の下に、ワード線制御回路１３６、ビット線制御回路１３８およびソース線制御回路１４０が、それぞれ各アクセスサイクル内で所定のタイミングで、ワード線活性化信号ＷＬＡＣＮ、ビット線活性化信号（列選択活性化信号）ＣＡＣＮおよびソース線活性化信号ＳＡＣＮを活性化する。
【０２１５】
制御回路１１０は、さらに、センス活性化信号ＳＡＥを生成するセンス制御回路１４２と、書込活性化信号ＷＤＡＣＴを生成する書込制御回路１４４を含む。モード検出回路１３０からの書込指示信号ＷＥの非活性化時、センス制御回路１４２は、ワード線制御回路１３６の出力するワード線活性化信号のタイミングに応じてセンス活性化信号ＳＡＥを活性化する。書込制御回路１４４は、書込指示信号ＷＥの活性化時、ワード線制御回路１３６の出力するワード線活性化信号ＷＬＡＣＮに応じて、所定のタイミングで、書込活性化信号ＷＤＡＣＴを活性化する。この書込制御回路１４４からの書込活性化信号ＷＤＡＣＴに従ってノーマル書込回路１０８ｎおよびＰＲＯＭ書込回路１０８ｐが活性化される（但し、ＰＲＯＭデータ書込を指示するチューン情報書込指示ＴＭとの組合せに従って）。チューン情報書込指示ＴＭの活性化時（アサート時）ＰＲＯＭ書込回路１０８ｐが、書込活性化信号にしたがって活性化され、チューン情報書込指示ＴＭの非活性化時、ノーマル書込回路１０８ｎが活性化される。このチューン情報書込指示ＴＭは、冗長データおよびチューン情報の書込時に活性化される。
【０２１６】
この図３１に示す制御回路１１０の構成においては、モード検出回路１３０からのチューン情報書込／読出活性化信号ＰＲＷＥＮの活性化期間を、アドレスカウンタ１３４からのカウント値により調整する。これにより、冗長データ記憶領域の冗長データ読出時には、ツインセルモードでデータの書込／読出を行ない、チューン情報の書込／読出時には、ダブルツインセルモードで書込／読出を行なうことができる。
【０２１７】
なお、図３１に示す構成においては、モード検出回路１３０がコマンドＣＭＤに従ってチューン情報書込指示ＴＭを生成している。このチューン情報書込指示ＴＭは、ＰＲＯＭデータの書込時に外部のテスタから与えられてもよい。
【０２１８】
また、冗長データ記憶領域とチューン情報記憶領域とは、ビット線が別々に設けられている。この場合、先ず、選択列を固定してワード線を順次選択してメモリセルを選択して１行のデータ／情報をアクセスする。このアクセスを各列ごとに繰返すことにより、チューン情報および冗長データの一方のデータをアクセスした後に他方のデータをアクセスする。この構成を利用することにより、これらのチューン情報記憶領域のチューン情報および冗長データ記憶領域の冗長データを列アドレスで区別して、それぞれダブルツインセルモードおよびツインセルモードでアクセスすることができる。アドレスカウンタ１３４の上位側カウントビットを列アドレスビットＣＡ＜ｍ：０＞とし、下位側のカウントビットをロウアドレスビットＲＡ＜ｎ：０＞として利用することにより、列を固定してワード線を順次選択することができる。
【０２１９】
以上のように、この発明の実施の形態４に従えば、ＭＲＡＭ内において、チューン情報および冗長データを記憶する領域を、通常データを記憶するメモリアレイと同じメモリアレイ内に設けている。したがって、ＭＲＡＭ外部からチューン情報をＭＲＡＭ内に転送する必要がなく、電源投入後、早いタイミングで、チューン情報および冗長データの設定を行なうことができる。また、ＰＲＯＭデータ記憶セルおよび通常データ記憶セルを同一製造工程で製造することができ、製造工程を簡略化することができる。
【０２２０】
なお、上述の構成において、チューン情報の書込時においても、ダブルツインセルモードで書込を行っている。しかしながら、チューン情報の書込時にはツインセルモードが利用され、チューン情報の読出時においてのみダブルツインセルモードが利用されてもよい。
【０２２１】
［変更例１］
図３２は、この発明の実施の形態４に従う半導体記憶装置の変更例１の構成を概略的に示す図である。図３２においても、図面の煩雑化を避けるために１つのメモリマットに対する構成を示す。図３２において、メモリマット９０（９０Ａ，９０Ｂ）は、上で示す構成と同様、ノーマルデータ領域１１２とＰＲＯＭデータ領域１１４とを含む。ノーマルデータ領域１１２は、複数のノーマルメモリブロックＭＢ０−ＭＢｋに分割される。これらのノーマルメモリブロックＭＢ０−ＭＢｋそれぞれに対応して、内部データ線ＩＯ０−ＩＯｋが設けられる。ＰＲＯＭデータ領域１１４に対しては、内部データ線ＩＯｐが設けられ、この内部データ線ＩＯｐは、内部データ線ＩＯｋに結合される。すなわち、内部データ線ＩＯｋが、ノーマルメモリブロックＭＢｋおよびＰＲＯＭデータ領域１１４に対して共通に設けられる。
【０２２２】
内部データ線ＩＯ０−ＩＯｋそれぞれに対応して、読出／書込回路１５０−０〜１５０−ｋが設けられる。すなわち、ノーマルメモリブロックＭＢ０−ＭＢｋが、いわゆる「ＩＯブロック」に対応し、それぞれ１ビットデータを記憶し、列選択時、並列に、１ビットデータのアクセス（読出／書込）が行なわれる。
【０２２３】
読出／書込回路１５０−０〜１５０−（ｋ−１）（図示せず）は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの非活性化時に活性化され、データの読出または書込を実行する。一方、読出／書込回路１５０−ｋは、データのアクセス時、ノーマルデータおよびＰＲＯＭデータに拘らず、読出／書込を実行する。
【０２２４】
この図３２に示す構成の場合、図示しない列選択回路は、ＰＲＯＭデータ領域１１４およびノーマルデータ領域１１２に共通に設けられ、ＰＲＯＭデータおよびノーマルデータの書込／読出を、共通の読出／書込回路を用いて行なうことができる。
【０２２５】
図３３は、図３２に示す半導体記憶装置の要部の構成をより具体的に示す図である。図３３においては、メモリブロックＭＢ０−ＭＢｋそれぞれにおけるビット線（ノーマルビット線）ＮＢＬ０−ＮＢＬｋと、ＰＲＯＭデータ領域１１４におけるビット線（ＰＲＯＭビット線）ＰＢＬを代表的に示す。
【０２２６】
ノーマルビット線ＮＢＬ０−ＮＢＬｋそれぞれに対応して、列選択ゲートＴＧ０−ＴＧｋが設けられ、ＰＲＯＭビット線ＰＢＬに対して列選択ゲートＴＧｐが設けられる。列選択ゲートＴＧ０−ＴＧｋには、列選択信号ＣＳＬｉとＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭを受けるゲート回路ＧＧ２の出力信号が列選択信号として共通に与えられる。一方、列選択ゲートＴＧｐに対しては、列選択信号ＣＳＬｉとＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭを受けるＡＮＤゲートＡＧ１０の出力信号が列選択信号として与えられる。
【０２２７】
ゲート回路ＧＧ２は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの活性化時、その出力信号を非選択状態に維持し、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの非活性化時、列選択信号ＣＳＬｉに従って出力信号を生成する。ＡＮＤゲートＡＧ１０は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの活性化時、列選択信号ＣＳＬｉに下たがって出力信号を生成し、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの非活性化時その出力信号を非選択状態に維持して列選択ゲートＴＧｐをオフ状態に維持する。
【０２２８】
ＰＲＯＭデータ領域１１４に対する列選択信号およびノーマルデータ領域１１２に対する列選択信号は、共通に図示しない列選択信号生成回路から生成されるものの、ゲート回路ＧＧ２およびＡＮＤ回路ＡＧ１０により、各動作モードに応じて、オン状態とされる列選択ゲートのブロックが指定される。
【０２２９】
読出／書込回路１５０−０〜１５０−（ｋ−１）は、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの活性化時非活性状態に維持される。読出／書込回路１５０−ｋは、動作モードにおいて読出／書込を実行する。したがって、読出／書込回路１５０−ｋを利用して、ＰＲＯＭデータの書込／読出およびノーマルデータの書込／読出を実行することができる。
【０２３０】
また、ゲート回路ＧＧ２およびＡＮＤゲートＡＧ１０の出力信号が、それぞれ、メモリブロックＭＢ０−ＭＢｋおよびＰＲＯＭデータ領域１１４のソース線を駆動するソース線ドライバに対しても列選択信号として与えられる。ノーマルデータ領域１１２のソース線およびＰＲＯＭデータ領域１１４のソース線に対する共通ソース線を、ノーマルデータの書込およびＰＲＯＭデータの書込に利用することができる。ソース線ドライバの構成としては、図３０に示す構成を利用することができる。
【０２３１】
また、各制御信号を発生する回路としては、図３１に示す制御回路１１０の構成を利用することができる。また、冗長データおよびチューニングデータの区別は、列アドレスに従って行われる。
【０２３２】
図３３に示す配置の場合、内部データ線ＩＯｋの負荷が、他の内部データ線ＩＯ０−ＩＯｋ−１よりも大きくなる。この場合、内部データ線ＩＯ０−ＩＯｋ−１各々に対し、負荷をバランスさせるための負荷容量が接続されてもよい。
【０２３３】
この変更例１の構成の場合、列選択信号ＣＳＬｉを伝達する配線各々に対してゲート回路ＧＧ２およびＡＮＤゲートＡＧ１０を配置することが要求される。しかしながら、列選択信号ＣＳＬｉを生成する列デコーダが、ＮＡＮＤ型デコーダであり、列アドレスをデコードするＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を反転して最終出力の列選択信号ＣＳＬｉを生成する構成の場合、以下の構成を利用することにより、列選択信号生成部の面積増大は抑制される。すなわち、最終出力段のインバータをノーマルデータ領域１１２およびＰＲＯＭデータ領域１１４それぞれに対して設け、この最終出力段のインバータのハイ側動作電源ノードに、それぞれ、ＰＲＯＭデータアクセス活性化信号ＥＮＰＲＯＭの反転信号および非反転信号を供給する。
【０２３４】
例えば、ノーマルデータ領域１１２のアクセス時には、活性化信号ＥＮＰＲＯＭがＬレベルであり、その反転信号はＨレベルである。従って、ノーマルデータ領域１１２に対しては、列選択信号が対応のインバータにより生成され、ＰＲＯＭデータ領域１１４に対しては、対応のインバータの出力信号はＬレベルに固定される（インバータのハイ場側およびロー側電源電圧がともに接地電圧レベル）。この場合、ＰＲＯＭデータ領域に対して非選択列のインバータが出力ハイインピーダンスとなるため、ＰＲＯＭデータ領域１１４の各インバータの出力に、ＰＲＯＭアクセス活性化信号ＥＮＰＲＯＭの反転信号に従ってオン状態となるリセットトランジスタ（ＮチャネルＭＯＳトランジスタ）を配置して、列選択ゲートＴＧｐ０−ＴＧｐｋの制御電極を接地電圧レベルに固定する。同様、ノーマルデータ領域１１２の列選択信号を生成する最終段インバータの出力にＰＲＯＭアクセス活性化信号ＥＮＰＲＯＭに従ってオン状態となるリセットトランジスタを配置し、ＰＲＯＭデータアクセス時、このノーマルデータ領域に対する列選択ゲートＴＧ０−ＴＧｋの制御電極を接地電圧に維持する。
【０２３５】
上述の構成を利用することにより、列選択信号発生回路の列方向の大きさのサイズの増大は充分に抑制され、アレイ周辺回路の面積増大は抑制され、行選択駆動回路のノーマルデータおよびＰＲＯＭデータに対する共通化による面積増大の抑制の効果は、充分に得られる。
【０２３６】
［変更例２］
図３４は、この発明の実施の形態４の変更例２に従う半導体記憶装置の要部の構成を概略的に示す図である。図３４においても、図３３と同様、１つのメモリマットの列選択部の構成を示す。各メモリマットに対して、図３４に示す列選択部の構成が配置される。
【０２３７】
図３４に示す半導体記憶装置の構成は、以下の点で、図３３に示す半導体記憶装置の構成と異なる。すなわち、ＰＲＯＭデータ領域１１４において、（ｋ＋１）本のビット線ＰＢＬ０−ＰＢＬｋに対して設けられる列選択ゲートＴＧｐ０−ＴＧｐｋは、共通にＡＮＤゲートＡＧ１０の出力信号に従って選択的に導通する。これらの選択ゲートＴＧｐ０−ＴＧｐｋは、それぞれ、導通時、対応のビット線ＰＢＬ０−ＰＢＬｋを内部データ線ＩＯ０−ＩＯｋに結合する。また、読出／書込回路１５０−０〜１５０−ｋは、各々、通常データおよびＰＲＯＭデータに拘わらず、センス活性化信号または書込活性化信号に従ってセンス動作または書込動作を実行する。
【０２３８】
図３４に示す半導体記憶装置の他の構成は、図３３に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３９】
この図３４に示す構成においては、ＰＲＯＭデータの読出時においても、読出／書込回路１５０−０〜１５０−ｋ各々において、（ｋ＋１）ビットのＰＲＯＭデータが並列に読出される。したがって、電源投入後の、冗長データおよびチューン情報の読出および設定を、より高速に行なうことができる。
【０２４０】
また、内部データ線ＩＯ０−ＩＯｋについても、常時、同じ数のビット線負荷が結合されるため、内部データ線ＩＯ０−ＩＯｋの負荷を同じとすることができ、安定な読出／書込を行なうことができる。
【０２４１】
なお、ソース線選択駆動回路においても、この図３４に示すのと同様の列選択信号発生系の構成が用いられ、ソース線ドライバに対し、ゲート回路ＧＧ２またはＡＮＤゲートＡＧ１０の出力信号と同様の信号が、ソース線選択信号として与えられる。
【０２４２】
また、列選択信号発生部の構成としては、上述の変更例１において説明した構成を利用することができる。この複数列の並行選択の場合、ＰＲＯＭデータの読出時、冗長データとチューンデータとが並行して読出される可能性がある。この状態を避けるためには、例えば、以下の構成を利用することができる。
【０２４３】
列アドレスではなく、ワード線アドレスにより、冗長データ格納領域およびチューン情報格納領域を区分する。列アドレスは、チューン情報および冗長データの数に応じて設定する。アドレスカウンタを、冗長データ領域およびチューン情報領域それぞれに対して設ける。電源投入後には、先ず、ダブルツインセルモードで、チューン情報の読出をチューン情報アドレスカウンタのカウントに従って行なう。全てのチューン情報の読出完了後、冗長データ用のアドレスカウンタのカウント値に従ってツインセルモードで冗長データの読出を行う。または、これに代えて、アドレスカウンタは、ＰＲＯＭ領域に共通に配置し、電源投入後、順次、チューン情報および冗長データ両者をダブルツインセルモードで読出す。ワード線アドレスによりチューン情報および冗長データが区別されて転送経路が切り替えられる、または、単にスキャンパスを介して順次転送されて対応のレジスタに格納される。
【０２４４】
従って、冗長データのワード数およびビット幅とチューン情報のワード数およびビット幅に応じて、チューン情報記憶領域および冗長データ記憶領域の配置が、適切に設定されれば、複数ビットのチューン情報および冗長データの読出および書込は正確に行う事ができる。
【０２４５】
以上のように、この発明の実施の形態４に従えば、ＭＲＡＭと冗長データおよびチューン情報を格納する領域を同一メモリマット内に配置しており、レイアウト面積を低減でき、また、ＰＲＯＭデータの伝搬経路を短くすることができる。また、通常データとＰＲＯＭデータとに対して行選択回路を共通に配置して利用することができ、レイアウト面積の増大は抑制される。
【０２４６】
また、書込および読出回路を、通常データおよびＰＲＯＭデータに対して共通に利用することができ、周辺回路のレイアウト面積の増大は抑制される。
【産業上の利用可能性】
【０２４７】
この発明は、一般に、情報を不揮発的に記憶するメモリセルを流れる電流量の大小により、データの読出を行なう不揮発性半導体記憶装置に対して適用することにより、電源投入後においても、チューン情報を確実に読出すことのできる信頼性の高い不揮発性半導体記憶装置を実現することができる。従って、メモリセルとしては、ＭＲＡＭセルに限定されず、フラッシュメモリセル、抵抗性ＲＡＭ（ＲＲＡＭ）セル、および相変化メモリセルを、利用することができる。
【図面の簡単な説明】
【０２４８】
【図１】この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す半導体記憶装置のチューン情報読出時のメモリセルの接続態様を概略的に示す図である。
【図３】図１および図２に示すメモリセルの電気的等価回路の一例を示す図である。
【図４】図２に示すメモリセル選択時のビット線の負荷を概略的に示す図である。
【図５】ダブルツインセルモード、ツインセルモードおよび通常モードでのメモリセルデータ読出時の電流差を示す図である。
【図６】この発明の実施の形態１に従う半導体記憶装置の行選択駆動回路の構成を概略的に示す図である。
【図７】図６に示す奇偶ワード線デコーダおよびワード線駆動回路の構成の一例を示す図である。
【図８】図７に示す回路の状態遷移を一覧して示す図である。
【図９】この発明の実施の形態１に従う半導体記憶装置の制御回路の構成を概略的に示す図である。
【図１０】図９に示す制御回路のチューン情報読出時の動作を示すタイミング図である。
【図１１】この発明の実施の形態１におけるチューン情報の転送経路およびチューン対象回路の構成の一例を概略的に示す図である。
【図１２】この発明の実施の形態２に従う半導体記憶装置のメモリセルの構成の一例を示す図である。
【図１３】（Ａ）および（Ｂ）は、図１２に示すメモリセルのデータ書込時の磁化方向をメモリセル構造と共に示す図である。
【図１４】この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図１５】この発明の実施の形態２に従う半導体記憶装置のデータ書込時のメモリセルの選択態様を概略的に示す図である。
【図１６】この発明の実施の形態２に従う半導体記憶装置のデジット線デコーダの構成の一例を示す図である。
【図１７】この発明の実施の形態２に従う半導体記憶装置の制御回路の構成の一例を示す図である。
【図１８】図１７に示す制御回路のチューン情報書込時の動作を示すタイミング図である。
【図１９】この発明の実施の形態３に従う、チューン情報記憶ユニットを含む半導体集積回路装置の構成の一例を示す図である。
【図２０】この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２１】図２０に示す半導体記憶装置のメモリセルの配置および内部データ線の接続を概略的に示す図である。
【図２２】この発明の実施の形態４に従う半導体記憶装置の通常モード時のデータ読出時のメモリセル選択態様を概略的に示す図である。
【図２３】この発明の実施の形態４に従う半導体記憶装置の通常モードでのデータ書込時のメモリセル選択態様を概略的に示す図である。
【図２４】この発明の実施の形態４に従う半導体記憶装置の冗長データ読出時のメモリセル選択態様を概略的に示す図である。
【図２５】この発明の実施の形態４に従う半導体記憶装置の冗長データ書込時のメモリセル選択態様を概略的に示す図である。
【図２６】この発明の実施の形態４に従う半導体記憶装置のチューン情報読出時のメモリセル選択態様を概略的に示す図である。
【図２７】この発明の実施の形態４に従う半導体記憶装置のチューン情報書込時のメモリセル選択態様を概略的に示す図である。
【図２８】図２４に示す行選択駆動回路の構成の一例を示す図である。
【図２９】この発明の実施の形態４に従う半導体記憶装置の要部の構成をより具体的に示す図である。
【図３０】図２９に示すソース線駆動回路のソース線ドライバの構成の一例を示す図である。
【図３１】この発明の実施の形態４に従う半導体記憶装置の制御回路の構成の一例を概略的に示す図である。
【図３２】この発明の実施の形態４の変更例１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図３３】図３２に示す半導体記憶装置の内部データ線の接続態様をより具体的に示す図である。
【図３４】この発明の実施の形態４の変更例２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【符号の説明】
【０２４９】
１，１ａ，１ｂ  メモリアレイ、２，２ａ，２ｂ  行選択駆動回路、３ａ，３ｂ  列選択信号発生回路、４ａ，４ｂ  列選択ゲート回路、５  読出回路、６  制御回路、１０  ロウデコーダ、１２  奇偶ワード線デコーダ、１４  ワード線駆動回路、１８  電源投入検出回路、３０  チューン情報記憶部、３２  チューニング対象部、４０ａ，４０ｂ  メモリアレイ、４１ａ，４１ｂ  ワード線選択駆動回路、４２ａ，４２ｂ  データ線選択駆動回路、４３ａ，４３ｂ  列選択信号発生回路、４５ａ，４５ａｂ，４５ｂａ，４５ｂｂ  ビット線駆動回路、４６  読出回路、４７  データ入力回路、４８ａ，４８ｂ  書込データ生成回路、４９  制御回路、７０  半導体集積回路装置、７２  プロセッサ、７４  ＭＲＡＭモジュール、８０  ＭＲＡＭ、８２  チューン情報格納ユニット、８４  電源投入検出回路、８６  テストインターフェイス、９０Ａ，９０Ｂ  メモリマット、９２ａ，９２ｂ  メモリアレイ、９４ａ，９４ｂ  冗長セルアレイ、９６ａ，９６ｂ  冗長データ記憶領域、９８ａ，９８ｂ  チューン情報記憶領域、１００ａ，１００ｂ  行選択駆動回路、１０２ａ，１０２ｂ  列選択回路、１０４ａ，１０４ｂ  内部データバス、１０６  読出回路、１０８  書込回路、１１０  制御回路、１１２ａ，１１２ｂ，１１２  ノーマルデータ領域、１１４ａ，１１４ｂ，１１４  ＰＲＯＭデータ領域、１０４ａｎ，１０４ｂｍ  ノーマルデータバス、１０４ａｐ，１０４ｂｐ  ＰＲＯＭデータバス、１０８ｐａ  マットＡＰＲＯＭ書込回路、１０８ｐｂ  マットＢＰＲＯＭ書込回路、１２０  デコーダ、１２２  ビット線デコード回路、１２４  ノーマル列選択ゲート回路、１２４ｐ  ＰＲＯＭ列選択ゲート回路、１２６  ソース線デコード回路、１２８ｎ  ノーマルソース線駆動回路、１２８ｐ  ＰＲＯＭソース線駆動回路、１５０−０〜１５０−ｋ  読出／書込回路、ＴＧ０−ＴＧｋ  列選択ゲート、ＧＧ２  ゲート回路、ＡＧ１０  ＡＮＤゲート。
【図１】
0005002844.tif 000002
【図２】
0005002844.tif 000003
【図３】
0005002844.tif 000004
【図４】
0005002844.tif 000005
【図５】
0005002844.tif 000006
【図６】
0005002844.tif 000007
【図７】
0005002844.tif 000008
【図８】
0005002844.tif 000009
【図９】
0005002844.tif 000010
【図１０】
0005002844.tif 000011
【図１１】
0005002844.tif 000012
【図１２】
0005002844.tif 000013
【図１３】
0005002844.tif 000014
【図１４】
0005002844.tif 000015
【図１５】
0005002844.tif 000016
【図１６】
0005002844.tif 000017
【図１７】
0005002844.tif 000018
【図１８】
0005002844.tif 000019
【図１９】
0005002844.tif 000020
【図２０】
0005002844.tif 000021
【図２１】
0005002844.tif 000022
【図２２】
0005002844.tif 000023
【図２３】
0005002844.tif 000024
【図２４】
0005002844.tif 000025
【図２５】
0005002844.tif 000026
【図２６】
0005002844.tif 000027
【図２７】
0005002844.tif 000028
【図２８】
0005002844.tif 000029
【図２９】
0005002844.tif 000030
【図３０】
0005002844.tif 000031
【図３１】
0005002844.tif 000032
【図３２】
0005002844.tif 000033
【図３３】
0005002844.tif 000034
【図３４】
0005002844.tif 000035