(57)【特許請求の範囲】
【請求項１】
複数の記録素子を備えたヘッド素子基板であって、
記録データのビット間に、駆動パルス幅データのビットが介在した入力データを受信する受信端子と、
前記受信端子により受信した入力データから前記記録データを分離する分離手段と、
前記受信端子により受信した入力データから前記駆動パルス幅データを分離し、前記複数の記録素子の通電期間を規定する駆動パルス幅信号を発生させる信号発生手段とを有し、
前記分離手段により分離された前記記録データ及び前記信号発生手段により発生させた駆動パルス幅信号に基いて前記複数の記録素子を駆動させることを特徴とするヘッド素子基板。
【請求項２】
前記駆動パルス幅信号のアクティブ状態を決定するための、立ち上がりエッジと立下りエッジとの時間差は、前記立ち上がりエッジを決めるために用いられる前記駆動パルス幅データのビットと、前記立下りエッジを決めるために用いられる前記駆動パルス幅データのビットと、の時間差と実質的に等しいことを特徴とする請求項１に記載のヘッド素子基板。
【請求項３】
前記入力データは、記録データ及び駆動パルス幅データがそれぞれ周期的に配列しており、
前記分離手段は、前記受信端子により受信した入力データと、前記記録データの配列周期に同期するクロックとを用いて、前記記録データを分離することを特徴とする請求項１または請求項２に記載のヘッド素子基板。
【請求項４】
前記分離手段はシフトレジスタを用いて構成されていることを特徴とする請求項３に記載のヘッド素子基板。
【請求項５】
前記入力データは、記録データ及び駆動パルス幅データがそれぞれ周期的に配列しており、
前記信号発生手段は、前記受信端子により受信した入力データと、前記駆動パルス幅データの配列周期に同期するクロックとを用いて前記駆動パルス幅データを分離し、前記駆動パルス幅信号を発生させることを特徴とする請求項１乃至４のいずれか１項に記載のヘッド素子基板。
【請求項６】
前記信号発生手段はフリップフロップ回路を用いて構成されていることを特徴とする請求項１乃至５のいずれか１項に記載のヘッド素子基板。
【請求項７】
他の受信端子はクロックを受信し、
前記他の受信手段により受信したクロックに基いて、前記記録データと前記駆動パルス幅データのそれぞれの配列周期に同期する複数のクロックを発生させるクロック発生回路を有することを特徴とする請求項１乃至６のいずれか１項に記載のヘッド素子基板。
【請求項８】
前記クロック発生回路はフリップフロップ回路を用いて構成されることを特徴とする請求項７に記載のヘッド素子基板。
【請求項９】
前記入力データは、一対の信号で構成される低電圧差動信号であり、該低電圧差動信号は、差動信号受信部によって１つの信号となることを特徴とする請求項１乃至８のいずれか１項に記載のヘッド素子基板。
【請求項１０】
請求項１乃至９のいずれか１項に記載のヘッド素子基板が配置されていることを特徴とする記録ヘッド。
【請求項１１】
請求項１０に記載の記録ヘッドを搭載可能な記録装置であって、
前記駆動パルス幅信号と前記記録データとを生成する生成手段と、
前記駆動パルス幅信号をデジタル化した駆動パルス幅データのビットと前記記録データのビットとを多重化して前記入力データを生成する多重化手段と、  前記多重化手段によって生成された前記入力データを前記記録ヘッドに送信する送信手段とを有することを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘッド素子基板、記録ヘッド及び記録装置に関するものである。特に、記録に必要な熱エネルギを発生する電気熱変換素子とそれを駆動するための駆動回路を同一基板上に形成したヘッド素子基板、そのヘッド素子基板が配置された構成の記録ヘッド、その記録ヘッドを用いた記録装置に関する。
【背景技術】
【０００２】
インクジェット記録装置として、吐出口及びこの吐出口からインクを吐出するための吐出エネルギを発生する電気熱変換素子を記録素子として備えた記録ヘッドを用い、所望される記録情報に応じてインクを吐出して記録を行うものがある。
【０００３】
そのインクジェット記録装置の記録ヘッドの構成として、従来から複数個の記録素子が一列、若しくは複数列に配置された記録ヘッドが知られている。一般に、このような記録ヘッドの記録素子とその駆動回路は、半導体製造プロセス技術を用いて同一基板上に形成されている。
【０００４】
その記録ヘッドの駆動方法として、時分割駆動が実用化されている。時分割駆動は、記録素子を同時に駆動できる最大消費電力に上限があることから、複数の記録素子をＮ個の記録素子からなるＭ個のブロックに分割し、ブロック毎にＮ個ずつの記録素子を同時に駆動させる方式である。以下に時分割駆動方式における具体的な回路構成を示し、駆動方法について説明する。
【０００５】
図１６は従来のヘッド素子基板の等価回路図である。ヘッド素子基板１００には、データ端子、クロック端子、ラッチ端子、ヒート信号端子が備えられている。さらにヘッド素子基板１００には、駆動回路１０３として以下の構成が作り込まれている。例えば、記録データやブロック制御データを保持するためのシフトレジスタ２１、保持されたデータをラッチするラッチ回路２２、ラッチ回路からの出力信号とヒート信号端子からの信号との論理積を演算するＡＮＤ回路２３などである。また、ブロックを選択するための信号を出力するデコーダ２４、駆動すべき記録素子２７を選択するＡＮＤ回路２５、記録素子を駆動するためのスイッチング素子２６などである。
【０００６】
同図の駆動回路１０３には、データ端子から記録データ及びブロック制御データをシリアルにつなげたデータが、クロック端子からはデータを転送するためのクロックが入力される。また、ラッチ端子からはシフトレジスタ２１に保持されたデータをラッチするラッチ信号が、ヒート信号端子からは記録素子の通電期間を規定する駆動パルス幅信号としてのヒート信号が入力される。
【０００７】
図１７に駆動回路１０３の通信状態を表すタイミングチャートを示す。本明細書においては、同図に示すように第１ブロックのデータ転送開始から次の第１ブロックのデータ転送開始までの期間を「駆動周期」とする。また、同一駆動周期内で第１ブロックのデータ転送開始から第２ブロックのデータ転送開始までの期間を「ブロック周期」とする。記録素子１ブロック分に対応するデータがブロック周期毎に転送され、１駆動周期で記録素子１列分に対応するデータが転送される構成となっている。
【０００８】
第１ブロックのデータ（ＤＡＴＡ）がクロック（ＣＬＫ）によりシフトレジスタ２１に入力された後、ラッチ信号（ＬＡＴ）に応じて、シフトレジスタ２１に保持されていた記録データ及びブロック制御データがラッチ回路２２から出力される。ラッチ回路２２から出力された第１ブロックの記録データと、第２ブロックのデータが転送されている期間に入力されるヒート信号（ＨＥＡＴ）との論理積がＡＮＤ回路２３により演算される。一方、第１ブロックのブロック制御データはデコーダ２４に入力され、それに対応してデコーダからブロック選択信号ＢＬＥが出力される。このブロック選択信号ＢＬＥとＡＮＤ回路２３の出力信号との論理積がＡＮＤ回路２５により演算される。その出力信号がアクティブとなる場合にＭＯＳトランジスタなどのスイッチング素子２６が選択駆動される。このようにして記録データとブロック制御データに対応する記録素子が選択され、通電されることによりインクがノズルから吐出され、記録動作が行われる。この動作を第１ブロックから第Ｍブロックまで繰り返し、記録素子１列分の記録がなされる。
【０００９】
また、ヘッド素子基板を搭載した記録ヘッドの構成として、従来から、複数個の記録素子を１列、若しくは複数列に配置してなる記録ヘッドが知られている。このような記録ヘッドにおいては、記録素子Ｎ個を１ブロックとして同時駆動可能な駆動回路を同一ヘッド素子基板上に数個又は数十個搭載している。記録データを各記録素子に対応させて整列させ、記録ヘッドに入力し、記録素子を駆動させることにより、記録紙等の記録媒体に任意の記録を行うことができる。
【００１０】
さて、近年の記録の高精細化、高画質化に伴い、記録ヘッドの性能は格段に向上した。その一方でその高精細化、高画質化に伴って記録素子の個数が増大したことや、或は記録速度向上のために、記録素子の同時駆動数も増大している。それに伴い、記録ヘッドと記録装置本体との接続端子の数が増え、次のように種々の問題が生じていた。例えば、記録ヘッド及び記録装置本体のコネクタ部のコストアップや、接続部分における接点不良などである。
【００１１】
これまでに接続端子の数を低減する方法として、特許文献２に次のような構成が提案されている。特許文献２に記載の発明では、記録装置本体から駆動パルス幅信号と記録データとを記録ヘッドに共通の信号線で転送することにより、接続端子を削減している。
【００１２】
さらに、高画質化、高速化に伴い、記録素子数が増加しているため、前述した時分割駆動におけるブロック分割数が増加する傾向にある。ブロック周期が一定とすると、ブロック分割数が増加することにより駆動周期が長くなる。
【００１３】
他方で、今後ますます高速化が求められるため、特に記録装置においては、記録素子の増大に伴う記録情報量を少ない端子数で高速に転送することが重要な課題となっている。
【００１４】
この件に関して、特許文献３に開示された構成が知られている。例えば、特許文献３の図５には、記録装置から記録ヘッド内の駆動回路に配線されるクロックとデータのＬＶＤＳ伝送ラインが示されている。この構成は、具体的にはシリアルデータストリームとその対応クロックをＬＶＤＳラインで受信する構成である。ＬＶＤＳ技術はＥＭＩ対策としても有効であり、記録ヘッドには効果的である。
【特許文献１】特開平０７−２４１９９２号公報
【特許文献２】特開２００１−２８７３６５号公報
【特許文献３】特開２００２−２２５２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述の特許文献２に記載の発明では、図１８に示すように記録データ及びブロック制御データ（ＤＡＴＡ）と駆動パルス幅信号（ＨＥＡＴ）とを共通の信号線を用いてシリアルで転送している。このためブロック周期が長くなり、その結果、駆動周期が長くなるという問題点があった。よって特許文献２に記載の発明では、今後ますます要求される高速化に対応することが困難である。
【００１６】
そこで本発明の目的は、記録装置から共通の信号線や端子を用いて転送される記録データと駆動パルス幅信号を受信し、データ受信期間を従来よりも短縮することが可能なヘッド素子基板を提供することにある。
【００１７】
さらに本発明の別の目的は、データ転送期間を従来よりも短縮可能で、記録データと駆動パルス幅信号とを多重化することが可能な記録装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明のヘッド素子基板は、以下のような構成からなる。
【００１９】
即ち、本発明のヘッド素子基板は複数の記録素子を備えており、記録データのビット間に、駆動パルス幅データのビットが介在した入力データを受信する受信端子と、前記受信端子により受信した入力データから前記記録データを分離する分離手段と、前記受信端子により受信した入力データから前記駆動パルス幅データを分離し、前記複数の記録素子の通電期間を規定する駆動パルス幅信号を発生させる信号発生手段とを有し、前記分離手段により分離された前記記録データ及び前記信号発生手段により発生させた駆動パルス幅信号に基いて前記複数の記録素子を駆動させるヘッド素子基板である。 
【発明の効果】
【００２０】
本発明によれば、記録データのビット間に、駆動パルス幅データのビットが介在したデータをヘッド素子基板で受信する。そしてヘッド素子基板内で受信したデータから記録データ、駆動パルス幅データを分離し、駆動パルス幅信号を発生させることにより記録素子を駆動させることが可能なヘッド素子基板を提供できる。
【発明を実施するための最良の形態】
【００２１】
以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。なお説明で用いる「素子基板上」とは、単に素子基板の上を指し示すだけではなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に素子基板上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基板上に一体的に形成、製造することを示すものである。
【００２２】
＜記録装置＞
図１４は、本発明が適用できるインクジェット記録装置の概観図である。同図において、キャリッジＨＣは、リードスクリュー３の螺旋溝４に対して係合するピン（不図示）を有し、リードスクリュー３の回転に伴って矢印ａ，ｂ方向に往復移動される。このキャリッジＨＣには、インクジェットカートリッジＩＪＣが搭載されている。インクジェットカートリッジＩＪＣは、インクジェットヘッドＩＪＨ（以下、記録ヘッドＩＪＨという）及び記録用のインクを貯蔵するインクタンクＩＴを具備する。記録ヘッドＩＪＨにはヘッド素子基板１００が搭載され、ヘッド素子基板は記録ヘッドを介して記録装置ＩＪＲＡと電気的に接続される。
【００２３】
２は紙押え板であり、キャリッジの移動方向に亙って紙をプラテン１に対して押圧する。プラテン１は不図示の搬送モータにより回転し、記録紙Ｐを搬送する。５は記録ヘッドの前面をキャップするキャップ部材６を支持する部材である。
【００２４】
＜記録装置の制御構成＞
次に本発明を適用可能な記録装置の制御構成について説明する。
【００２５】
図１５は図１４に示した記録装置ＩＪＲＡの制御構成を示すブロック図である。
【００２６】
図１５に示すように、制御回路１０６は、次の要素で構成される。ＭＰＵ１１、制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ１２。キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッドＩＪＨの制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）１３。記録データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ１４、ＭＰＵ１１、ＡＳＩＣ１３、ＲＡＭ１４を相互に接続してデータの授受を行うシステムバス１５などである。
【００２７】
また、図１５において、１７は記録データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置１７と記録装置ＩＪＲＡとの間ではインターフェース（Ｉ／Ｆ）１６を介して記録データ、コマンド、ステータス信号等を送受信する。
【００２８】
さらに、２０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、１９は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。
【００２９】
ＡＳＩＣ１３は、記録ヘッドＩＪＨによる記録走査の際に、ＲＡＭ１４の記憶領域に直接アクセスしながら、記録ヘッドに対して送信すべき論理信号（記録データ、ブロック制御データ、クロック、駆動パルス幅信号など）を多重化回路１０７に供給する。そして、多重化回路１０７で多重化されたデータが、ヘッド素子基板が搭載された記録ヘッドに供給される。
【００３０】
次に図１５で示した制御構成のうち本発明の最も特徴的な部分であるヘッド素子基板１００の構成、記録装置ＩＪＲＡ内の多重化回路１０７の構成について、図１を参照して簡単に説明する。
【００３１】
図１は本発明の特徴的な制御構成を示すブロック図である。記録装置ＩＪＲＡからヘッド素子基板１００へは、データ（ＤＡＴＡ）、クロック（ＣＬＫ）、ラッチ信号（ＬＡＴ）を送信するための３本の信号線１０１を設けている。本発明は記録装置内の多重化回路により記録データ及びブロック制御データをシリアルにつなげたデータに駆動パルス幅データを介在させたデータ（ＤＡＴＡ）を、データ端子を用いて記録装置からヘッド素子基板１００に転送する構成である。したがって駆動パルス幅信号（ＨＥＡＴ）をヘッド素子基板１００に転送するために従来使用されていた信号線やヒート信号端子は不要な構成となっている。ここで「駆動パルス幅データ」とは、アナログ信号である「駆動パルス幅信号（ＨＥＡＴ）」を後に説明する多重化回路内部のトリガ信号（ＴＲＧ）の周波数の分解能でデジタル化した信号である。
【００３２】
なお端子数削減の観点から、特許文献２で説明したように、記録データに付加的にブロック制御データをシリアルにつなげて１つのデータ端子によりデータを転送する構成が知られている。本発明においてもこの構成を採用しているが、記録データにブロック制御データがシリアルにつながっているか否かは、データを多重化するという点において本質的な問題ではない。したがって以下、簡単のためブロック制御データと駆動パルス幅データとが多重化・分離される構成については、説明を省略する。
【００３３】
図１の記録装置ＩＪＲＡは制御回路１０６、多重化回路１０７、送信部１０８を含む。制御回路１０６から多重化回路１０７に記録データや駆動パルス幅信号などが送られる。多重化回路１０７により、記録データ及び駆動パルス幅信号から多重化されたデータ（ＤＡＴＡ）を生成する。記録装置ＩＪＲＡに備えられた送信部１０８からクロック（ＣＬＫ）、ラッチ信号（ＬＡＴ）、多重化されたデータ（ＤＡＴＡ）をヘッド素子基板１００に送信する。
【００３４】
以下、本発明の特徴的な要素であるヘッド素子基板内の構成例、それに対応する記録装置の構成例について、具体的に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。
【実施例１】
【００３５】
＜本発明を適用可能なヘッド素子基板の構成例１＞
図１のヘッド素子基板１００には、記録素子（例えば電気熱変換素子）で構成される記録素子列１０２、駆動回路１０３、各論理信号を受信するバッファ回路で構成される受信部１０４及び駆動パルス幅信号発生回路１０５が備えられる。図１における駆動回路１０３は図１６で説明した駆動回路と同様の構成であるため説明を省略する。
【００３６】
以下、図２を用いて、ヘッド素子基板内の信号の流れについて簡単に説明する。
【００３７】
図２ヘッド素子基板１００Ａ上に配置される回路の等価回路図である。駆動回路１０３は、データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）、クロック（ＣＬＫ）及びヘッド基板内部で発生させるヒート信号（※ＨＥＡＴ）により駆動される。
【００３８】
ヘッド素子基板外部（記録装置）から送信される多重化されたデータが、図３に示すように記録データ１ビットと駆動パルス幅データ（以下、ヒートデータとする）１ビット毎に、各データがそれぞれ周期的に配列されている構成のデータの場合について説明する。このようなデータ構成の場合、一方のデータをクロックの立ち上がりエッジに同期させ、もう一方のデータをクロックの立ち下がりエッジに同期させることによりデータ（ＤＡＴＡ）のサンプリングを行うことができる。
【００３９】
［記録データの分離］
ヘッド素子基板内部で記録データが分離される流れについて、図２及び図３を用いて説明する。
【００４０】
図３に示すように、多重化されたデータ（ＤＡＴＡ）のうち、記録データはクロックの立ち上がりエッジに同期している。図２の等価回路図で説明したように、多重化されたデータ（ＤＡＴＡ）と、記録データのビットの配列周期に同期するクロック（ＣＬＫ）はシフトレジスタ２１に入力される。シフトレジスタ内部では多重化されたデータのうち記録データに対応するビットのみがクロックによりシフトされることにより、シフトレジスタには図３に示すように記録データ（ＰＲＩＮＴ  ＤＡＴＡ）のみが分離され、保持されることとなる。以降の信号の流れは、図１６で説明した内容と同様である。このように本実施例の回路構成ではシフトレジスタ２１を分離手段として、多重化されたデータから記録データを分離することができる。
【００４１】
［駆動パルス幅信号（ヒート信号）発生回路］
ヘッド素子基板内部で駆動パルス幅データ（ヒートデータ）が分離され、駆動パルス幅信号（ヒート信号）が発生する流れについて、図２、図４及び図５を用いて説明する。
【００４２】
図２に示したヘッド素子基板上の駆動パルス幅信号（ヒート信号）発生回路１０５の構成例について具体的に説明する。
【００４３】
（Ｄフリップフロップ回路による構成例）
Ｄフリップフロップ回路により構成されるヒート信号発生回路を図４（ａ）に示す。多重化されたデータ（ＤＡＴＡ）と反転クロックがヒート信号発生回路１０５Ａに入力される。
【００４４】
図４（ｂ）に示すように、多重化されたデータ（ＤＡＴＡ）を反転クロックによってサンプリングした１ビットデータの論理値が“１”である期間、ヒート信号（※ＨＥＡＴ）となるＤフリップフロップ出力Ｑはアクティブ期間となる。この構成により、多重化されたデータから任意のヒート信号（※ＨＥＡＴ）を発生させることができる。
【００４５】
（Ｔフリップフロップ回路による構成例）
他の例として、Ｔフリップフロップ回路により構成されるヒート信号発生回路を図５（ａ）に示す。
【００４６】
図５（ｂ）に示すように、多重化されたデータ（ＤＡＴＡ）を反転クロックによってサンプリングされた１ビットデータの論理値が“１”となったときに、ヒート信号（※ＨＥＡＴ）となるＴフリップフロップ出力Ｑのアクティブ期間が開始される。次にサンプリングされた１ビットデータの論理値が“１”となるまで、アクティブ期間が保持される。この構成により、多重化されたデータから任意のヒート信号（※ＨＥＡＴ）を発生させることができる。従来、記録素子に複数の期間、通電させることにより、より複雑に吐出特性の制御を行うことが知られている。このような制御を行いたい場合には、図５（ｂ）に示すようなヒートデータの構成とすることで、複数のアクティブ期間を有するヒート信号を発生させることができる。
【００４７】
以上のように、多重化されたデータ（ＤＡＴＡ）及びクロック（ＣＬＫ）に基いて、ヘッド基板内部のヒート信号発生回路を分離手段としてヒートデータを分離し、ヒート信号（※ＨＥＡＴ）を発生させることができる。
【００４８】
以上、説明したようにヘッド素子基板上の回路で分離した記録データ及び、分離・発生させたヒート信号（※ＨＥＡＴ）とラッチ（ＬＡＴ）により駆動回路１０３を駆動させることができる。
【００４９】
次に図２及び図６を用いて、駆動回路の動作について詳しく説明する。図６は、各信号のタイミングを説明するためのタイミングチャートであり、ラッチ（ＬＡＴ）、クロック（ＣＬＫ）、データ（ＤＡＴＡ）は図２に示すヘッド素子基板１００Ａのデータ端子、クロック端子、ラッチ端子から入力される信号である。第１ブロックのデータ（ＤＡＴＡ）はクロック（ＣＬＫ）とともに、図２のシフトレジスタ２１に入力されることにより、前述したように記録データ及びブロック制御データが保持される。第１ブロックのデータ（ＤＡＴＡ）の入力が完了した後に、ラッチ信号（ＬＡＴ）に応じてシフトレジスタ２１に保持されていた記録データ及びブロック制御データがラッチ回路２２にラッチされる。ラッチ回路２２から出力されたブロック制御データはデコーダ２４に入力され、駆動すべき記録素子のブロックを選択するブロック選択信号がデコーダから出力される。一方、次の第２ブロック以降のブロックではヒート信号が多重化されたデータ（ＤＡＴＡ）が転送される。第２ブロックのデータ（ＤＡＴＡ）が転送され、シフトレジスタ２１に入力されている間に、ヒート信号発生回路１０５Ａにもデータ（ＤＡＴＡ）及び反転クロックが入力され、ヒート信号（※ＨＥＡＴ）が発生する。この第２ブロック由来のヒート信号（※ＨＥＡＴ）と、ラッチ回路に保持され出力される第１ブロック由来の記録データとの論理積がＡＮＤ回路２３により演算される。ＡＮＤ回路２３からの出力信号とデコーダ２４からの第１ブロック由来のブロック選択信号との論理積がＡＮＤ回路２５により演算され、その出力信号に応じてスイッチング素子２６が駆動され、記録素子２７が駆動される。この繰り返しにより記録動作が行われる。
【００５０】
本発明においては、データ（ＤＡＴＡ）がブロック毎に転送される。上述したように、ヘッド素子基板内で分離される記録データ及びブロック制御データ、が転送され、ヒート信号については記録データ及びブロック制御データが転送される次のブロックで転送されることは、本発明の特徴の一つである。
【実施例２】
【００５１】
＜本発明を適用可能な記録装置の構成例１＞
実施例１に示したヘッド素子基板に送信するデータを生成する方法の一つとして、次に説明するようなパラレルーシリアル変換の方法が挙げられる。図１における記録装置ＩＪＲＡ内の制御回路１０６から、記録データ及びヒート信号をパラレルに多重化回路１０７に入力し、多重化されたシリアルデータが多重化回路から出力される。以下に多重化回路の構成例を、図７を用いて具体的に説明する。
【００５２】
［多重化回路の構成例１］
実施例２では、実施例１の図３で示したような、記録データ１ビットとヒートデータ１ビットとが周期的に配列された構成のデータを生成する多重化回路の構成例を説明する。
【００５３】
図７（ａ）に示す多重化回路１０７Ａには、図７（ｂ）に示すように制御回路１０６からの入力信号として、次の信号が入力される。トリガ信号（ＴＲＧ）、記録データ（ＰＲＩＮＴ  ＤＡＴＡ）、アナログ信号であるヒート信号（ＨＥＡＴ１又はＨＥＡＴ２）及び内部クロック（ＩＮＴ＿ＣＬＫ）である。なお、１１１はプルアップ端子である。
【００５４】
多重化回路１０７Ａ内部で使用される内部クロック（ＩＮＴ＿ＣＬＫ）のクロック周波数は、ヒート信号（ＨＥＡＴ）を制御するために十分なパルス幅調整分解能を有するように設定すればよい。
【００５５】
制御回路１０６で記録画像に合わせて生成される記録データ（ＰＲＩＮＴ  ＤＡＴＡ）は内部クロック（ＩＮＴ＿ＣＬＫ）に同期したトリガ信号（ＴＲＧ）と共に、多重化回路１０７Ａに送り込まれる。多重化回路１０７Ａ内部では、トリガ信号（ＴＲＧ）に同期したタイミングで記録データ（ＰＲＩＮＴ  ＤＡＴＡ）とヒート信号（ＨＥＡＴ）がフリップフロップ回路にプリセットされる。この状態で内部クロック（ＩＮＴ＿ＣＬＫ）に同期した記録データ（ＰＲＩＮＴ  ＤＡＴＡ）のビットとヒート信号（ＨＥＡＴ）をデジタル化したヒートデータのビット（アクティブ期間情報を持つ）とが交互に配置され、パラレル−シリアル変換が達成される。このようにして、多重化回路１０７Ａからは多重化されたデータ（ＤＡＴＡ）とそれに同期したクロック（ＣＬＫ）が出力される。
【００５６】
本実施例の構成では、記録データとヒートデータとを１ビットずつ交互に並べて多重化しているため、例えば５０ＭＨｚの周波数でデータを転送する場合、２０ｎ秒の分解能でヒート信号のアクティブ期間（記録素子に通電する時間）を設定することができる。このようにデータ転送の周波数が高ければ高いほど、記録素子に与えるエネルギを精緻に制御することが可能となる。
【００５７】
なお、ヒートデータの内容（データセット方法）は、実施例１で説明した駆動パルス幅信号（ヒート信号）発生回路の構成に応じて任意に変えればよい。
【００５８】
まずヒート信号発生回路がＤフリップフロップにより構成される場合を説明する。多重化回路１０７Ａに送り込むヒート信号（ＨＥＡＴ）として、図７（ｂ）のＨＥＡＴ１のような信号とすれば、ヒートデータは、アクティブ期間に相当するビットが“１”、非アクティブ期間に相当するビットが“０”として多重化回路で記録データと多重化される。
【００５９】
次にヒート信号発生回路がＴフリップフロップにより構成される場合を説明する。多重化回路１０７Ａに送り込むヒート信号（ＨＥＡＴ）が、図７（ｂ）のＨＥＡＴ２のような信号の場合、ヒートデータはアクティブ期間の始まりと終わりに相当するビットが“１”、それ以外のビットは“０”として多重化回路１０７で記録データと多重化される。
【００６０】
また、１ブロック周期中に複数のアクティブ期間を有するように任意のパルスを設定することで、効率的にデータの多重化を行うことも可能である。
【００６１】
以上のように、本発明における記録装置は、多重化回路により記録データとヒート信号をデジタル化したヒートデータとを多重化したデータを生成し、共通の端子でデータを転送することができる。
【実施例３】
【００６２】
＜本発明を適用可能なヘッド素子基板の構成例２＞
本実施例では、従来知られている複数の記録素子列を持つ記録ヘッドに本発明を適用した例を示す。
【００６３】
ヘッド素子基板１００Ｂが記録素子列１０２を３列有する構成例について図８を用いて、説明する。
【００６４】
図８はヘッド素子基板１００Ｂ上の等価回路図である。同図に示すように、それぞれの記録素子列１０２に対応する駆動回路１０３には共通のＤＡＴＡ、※ＨＥＡＴ、ＬＡＴが入力される構成となっている。ヘッド素子基板１００Ｂは、実施例１図２の記録素子列１０２及び駆動回路１０３がヘッド素子基板上に３つ並んでいる構成となっており、実施例１と同様のヒート信号発生回路を有する。実施例１のヘッド素子基板１００Ａと異なるところは、クロック発生回路を有するところである。以下、クロック発生回路について詳細に説明する。
【００６５】
［クロック発生回路］
図９の９０１はクロック発生回路の一例である。クロック発生回路９０１では、ＴフリップフロップやＤフリップフロップなどを用いてクロック（ＣＬＫ）を分周することにより、データ（ＤＡＴＡ）をサンプリングするためのＣＬＫ＿Ｐ０、ＣＬＫ＿Ｐ１、ＣＬＫ＿Ｐ２及びＣＬＫ＿Ｈを発生させることができる。なお、図９におけるＴフリップフロップのＴ端子はプルアップ接続されている。
【００６６】
［記録データの分離］
ヘッド素子基板内部で記録データが分離される流れについて、図８及び図１０（ａ）を用いて説明する。図１０（ａ）に示すように、クロック発生回路９０１から出力されるＣＬＫ＿Ｐ０〜ＣＬＫ＿Ｐ２は、多重化されたデータ（ＤＡＴＡ）のうち、それぞれＰＲＩＮＴ  ＤＡＴＡ０〜ＰＲＩＮＴ  ＤＡＴＡ２のビットの配列周期に同期している。図８に示すように発生したＣＬＫ＿Ｐ０、ＣＬＫ＿Ｐ１及びＣＬＫ＿Ｐ２と多重化されたデータ（ＤＡＴＡ）は、各記録素子列１０２に対応する駆動回路１０３内のシフトレジスタ２１に入力される。
【００６７】
シフトレジスタ内部では、多重化されたデータのうち各記録データＰＲＩＮＴ  ＤＡＴＡ０〜ＰＲＩＮＴ  ＤＡＴＡ２に対応するビットのみが、それぞれ同期するクロックＣＬＫ＿Ｐ０〜ＣＬＫ＿Ｐ２によりシフトされる。このようにして、各シフトレジスタにはそれぞれの記録データＰＲＩＮＴ  ＤＡＴＡ０〜ＰＲＩＮＴ  ＤＡＴＡ２（図１０（ｂ））のみが分離され、保持されることとなる。以降の各駆動回路１０３における信号の流れは、実施例１と同様であるため、説明を省略する。
【００６８】
［駆動パルス幅信号（ヒート信号）発生回路］
ヘッド素子基板内部で駆動パルス幅データ（ヒートデータ）が分離され、駆動パルス幅信号（ヒート信号）が発生する流れについて、図８及び図１０（ｂ）を用いて説明する。
【００６９】
クロック発生回路９０１から出力されるＣＬＫ＿Ｈは、多重化されたデータ（ＤＡＴＡ）のうち、図１０（ｂ）に示すようにヒートデータのビットの配列周期に同期している。図４（ａ）及び図５（ａ）で説明したように、ヒート信号発生回路１０５で多重化されたデータ（ＤＡＴＡ）からＣＬＫ＿Ｈに同期したヒートデータをサンプリングすることにより、図１０（ｂ）に示すヒート信号（※ＨＥＡＴ）を発生させることができる。発生したヒート信号（※ＨＥＡＴ）は図８に示すように、各駆動回路１０３のＡＮＤ回路２３に共通に入力される。
【００７０】
以上のように、実施例１の場合と同様に、ヒート信号発生回路により多重化されたデータ（ＤＡＴＡ）からヒートデータを分離し、ヘッド素子基板内部でヒート信号（※ＨＥＡＴ）を発生させることができる。
【００７１】
このような構成とすることで、各記録素子配列１０２に対応した複数の記録データを１つの端子で転送することができ、大幅に端子数を削減することが可能である。複数の記録データの例としては、シアン、マゼンタ、イエローなどの３色に対応した記録データ、大・中・小と大きさの異なるノズルの記録データなどが挙げられる。
【実施例４】
【００７２】
＜本発明を適用可能な記録装置構成例２＞
実施例３に示したヘッド素子基板に送信するデータを生成する方法の一つとして、実施例２で示した多重化回路と同様のパラレルーシリアル変換の回路構成例を示す。
【００７３】
［多重化回路の構成例２］
実施例４では、実施例３の図１０（ａ）で示したような、記録データ３ビットとヒートデータ１ビット毎に、各データがそれぞれ周期的に配列されている構成のデータを生成する多重化回路の構成例を、図１１を用いて具体的に説明する。図７で説明したものと同様の構成については説明を省略する。
【００７４】
図１１（ａ）に示す多重化回路１０７Ｂには図１１（ｂ）に示すように、制御回路１０６からの入力信号として、次の信号が入力される。トリガ信号（ＴＲＧ）、各記録データ（ＰＲＩＮＴ  ＤＡＴＡ０〜ＰＲＩＮＴ  ＤＡＴＡ２）、アナログ信号であるヒート信号（ＨＥＡＴ）及び内部クロック（ＩＮＴ＿ＣＬＫ）である。
【００７５】
図７の説明と同様、多重化回路内部で使用される内部クロック（ＩＮＴ＿ＣＬＫ）のクロック周波数は、ヒート信号（ＨＥＡＴ）を制御するために十分なパルス幅調整分解能を有するように設定すればよい。
【００７６】
制御回路１０６で記録画像に合わせて生成された記録データ（ＰＲＩＮＴ  ＤＡＴＡ０〜２）は内部クロック（ＩＮＴ＿ＣＬＫ）に同期したトリガ信号（ＴＲＧ）と共に、多重化回路１０７Ｂに送り込まれる。多重化回路内部では、トリガ信号（ＴＲＧ）に同期したタイミングで記録データ（ＰＲＩＮＴ  ＤＡＴＡ０〜２）とヒート信号（ＨＥＡＴ）がフリップフロップ回路にプリセットされる。この状態で内部クロック（ＩＮＴ＿ＣＬＫ）に同期した記録データ（ＰＲＩＮＴ  ＤＡＴＡ０〜２）とヒート信号（ＨＥＡＴ）をデジタル化したヒートデータのビット（アクティブ期間情報を持つ）とが順次に配置され、パラレル−シリアル変換が達成される。このようにして、多重化回路１０７Ｂからは多重化されたデータ（ＤＡＴＡ）とそれに同期したクロック（ＣＬＫ）が出力される。
【００７７】
なお、ヒートデータのセット方法は実施例２と同様にすればよい。
【００７８】
以上のように、本発明における記録装置は、多重化回路により複数の記録データとヒート信号をデジタル化したヒートデータとを多重化したデータを生成し、共通の端子でデータを転送することができる。
【００７９】
≪ＬＶＤＳへの適用例≫
以下、本発明に低電圧差動信号（ＬＶＤＳ）ラインによる転送を適用した例を示す。図１で説明したように１つの信号につき１本の信号線（シングルエンド信号ライン）を用いるのではなく、１つの信号（１系統）につき２本の信号線を用いる低電圧差動信号（ＬＶＤＳ）ラインを用意する。
【００８０】
図１２に示すヘッド素子基板１００は、フレキシブルケーブル等で構成される信号線１０１によって記録装置ＩＪＲＡと接続される。低電圧差動入力信号は数１００ｍＶ程度である。記録装置ＩＪＲＡには論理信号の送信部１０８が、ヘッド素子基板１００には受信部１０４が備えられる。これら送受信部はＬＶＤＳラインに対応している差動信号受信部・差動信号送信部であり、バッファ回路（１０４ａ、１０８ａ）のサイズを低減できる。また、低電圧信号は回線上の消費電力を抑え、ＥＭＩ対策にも寄与する。駆動回路内に高周波データが入力された後は、駆動回路の内部回路を小さく構成することで高周波特性に見合う機能を引き出すことができる。その他の部分は図１の構成と同様である。
【実施例５】
【００８１】
図１２に、図１や図８で説明した構成にＬＶＤＳを適用した例を示す。図１や図８との相違は、論理信号の送受信部のみである。
【００８２】
多重化されたデータ（ＤＡＴＡ）、クロック（ＣＬＫ）、ラッチ信号（ＬＡＴ）を転送するための低電圧差動信号（ＬＶＤＳ）ラインを３系統（６本）用意する。その内訳はデータ（ＤＡＴＡ＋及びＤＡＴＡ−）、クロック信号（ＣＬＫ＋及びＣＬＫ−）、ラッチ信号（ＬＡＴ＋及びＬＡＴ−）である。
【００８３】
図１や図８で説明した構成に比べて端子数は倍になる。しかし本発明の特徴的な構成である１本の信号線で記録データと駆動パルス幅信号（ヒート信号）とを記録装置内部の多重化回路で多重化して転送し、ヘッド素子基板内部で記録データと駆動パルス幅信号（ヒート信号）とを分離する構成である。
【００８４】
このように記録データとヒート信号との多重化は、高周波の信号が転送可能なＬＶＤＳラインによる転送を適用することでその効果をさらに引き出すことができる。特に本発明の実施例３の様に多くのデータを転送しても、そのデータの転送期間をヒート信号の期間に比して短くできるため、ブロック周期を短くすることができる。また、高周波のため、より高い分解能でヒート信号のアクティブ期間（記録素子に通電する時間）を設定することができ、記録素子に与えるエネルギを精緻に制御することができる。
【実施例６】
【００８５】
図１２で説明した構成のようにデータ（ＤＡＴＡ）、クロック（ＣＬＫ）、ラッチ信号（ＬＡＴ）を転送するための低電圧差動信号（ＬＶＤＳ）ラインを３系統（６本）用意することもできるが、図１の構成に比べて端子数は倍になる。また、より高周波になるとクロックの送信側でのジッタ（クロックタイミングの微妙なずれ）が生じやすくなり、高周波データとの同期がとれない可能性がある。
【００８６】
そこで図１３を用いて記録装置内で記録データと駆動パルス幅信号（ヒート信号）とを多重化し、さらに他の論理信号（クロック、ラッチ）も送信部で多重化することにより、１系統（２本）のＬＶＤＳ信号でデータを転送することが可能な記録装置について説明する。またこのような記録装置から転送されるデータを受信してヘッド素子基板内部で多重化されたデータを分離することができるヘッド素子基板の構成を例として説明する。
【００８７】
従来、ＬＶＤＳに関する技術として以下のような技術が知られている。ＬＶＤＳトランスミッタ１０８やＬＶＤＳレシーバ１０４内に設けられるＰＬＬ回路等（１０８ａ、１０４ａに含まれる）を用い、１０８内でデータとクロックを多重化、１０４内でデータからクロックを再生する手法である。ラッチ信号（ＬＡＴ）はデータ（ＤＡＴＡ）の送信タイミングに対し同期すればよいので、データ（ＤＡＴＡ）とクロック（ＣＬＫ）再生及びラッチ信号（ＬＡＴ）の発生をヘッド素子基板１００内部で行う構成を採用することもできる。このような構成とすることにより、さらに端子数を削減することができる。
【００８８】
多重化されたデータ（ＤＡＴＡ）はヘッド素子基板のヒート信号発生回路１０５と駆動回路１０３に入力される。そしてクロック発生回路９０１によって得られるＣＬＫ＿Ｐ、及びＣＬＫ＿Ｈによって多重化されたデータ（ＤＡＴＡ）から記録素子を駆動するために必要な情報を抽出する。この段階で図１０のタイミングチャートのように、多重化されたデータからヒートデータを分離してヒート信号（※ＨＥＡＴ）を発生させ、記録データ（ＰＲＩＮＴ  ＤＡＴＡ）を分離することができる。図１６で説明したように従来の記録ヘッドと同様各信号は、駆動回路によって記録データに合わせ記録素子を任意に駆動できるものである。
【００８９】
このように本発明にＬＶＤＳを適用した場合、信号線自体が少なく、ＬＶＤＳ転送方式自体がコモンモードノイズに強く、放射ノイズを出しにくい構成のため、ＥＭＩ対策にも効果的である。さらに記録装置の煩雑化を抑える効果も有する。
【００９０】
以上、示したように本願発明では、記録データと駆動パルス幅信号とを特許文献２に記載の従来発明のように、シリアルデータで転送するのではなく、多重化したデータとして転送する。したがって、駆動パルス幅信号を転送しながらも記録データの転送が可能となる。このことは本発明の特徴の一つである。また、あるブロックで転送された記録データに対応する駆動パルス幅信号は、次のブロックの記録データとともに多重化されて転送される。このような構成となることも本発明の特徴の一つである。
【００９１】
なお、以上説明した実施例の構成に関し、本発明の構成をヘッド素子基板が複数個配置されるような構成や記録幅に対応するような長尺記録ヘッド（ライン記録ヘッド）に適用できることは言うまでもない。本発明の信号伝送ライン構成は送信機、受信機の構成が一方向な物について説明したが、双方向であっても構わない。本発明の効果が得られる以上、電気的、機械的な構成の違いやソフトウエアシーケンス等の違いに左右されないことはいうまでもない。
【図面の簡単な説明】
【００９２】
【図１】本発明を適用可能な記録装置とヘッド素子基板の接続構成を示すブロック図である。
【図２】実施例１に従うヘッド素子基板の回路構成を表す等価回路図である。
【図３】実施例１の図２ブロック図内通信状態を示す記録データについてのタイミングチャートである。
【図４】実施例１に従う駆動パルス幅信号（ヒート信号）発生回路の構成例及びヒート信号についてのタイミングチャートである。
【図５】実施例１に従う駆動パルス幅信号（ヒート信号）発生回路の別の構成例及びヒート信号についてのタイミングチャートである。
【図６】実施例１に従うヘッド素子基板の駆動回路内の通信状態を示す駆動タイミングチャートである。
【図７】実施例２に従う多重化回路を説明するための図である。
【図８】実施例３に従うヘッド素子基板の回路構成を表す等価回路図である。
【図９】実施例３に従うクロック発生回路の構成例を示す図である。
【図１０】実施例３に従うヘッド素子基板の駆動回路内の通信状態を示す駆動タイミングチャートである。
【図１１】実施例４に従う多重化回路を説明するための図である。
【図１２】実施例５に従う本発明にＬＶＤＳを適用した記録装置とヘッド素子基板の接続構成を示すブロック図である。
【図１３】実施例６に従う本発明にＬＶＤＳを適用した記録装置とヘッド素子基板の接続構成を示すブロック図である。
【図１４】本発明を適用可能な記録装置の一例を示す説明図である。
【図１５】記録装置の制御回路の構成を示すブロック図である。
【図１６】従来のヘッド素子基板の回路構成を表す等価回路図である。
【図１７】従来のヘッド素子基板の駆動回路内の通信状態を示す駆動タイミングチャートである。
【図１８】従来技術である記録データ及び駆動パルス幅信号をシリアル転送する場合を説明するためのタイミングチャートである。
【符号の説明】
【００９３】
２１  シフトレジスタ
２２  ラッチ回路
２３  ＡＮＤ回路
２４  デコーダ
２５  ＡＮＤ回路
２６  スイッチング素子（ＭＯＳトランジスタ）
２７  記録素子（電気熱変換素子）
１００  ヘッド素子基板
１０１  信号線
１０２  記録素子列
１０３  駆動回路
１０４  受信部
１０５  駆動パルス幅信号（ヒート信号）発生回路
１０６  制御回路
１０７  多重化回路
１０８  送信部
ＩＪＲＡ  記録装置
【図１】
0005072578.tif 000002
【図２】
0005072578.tif 000003
【図３】
0005072578.tif 000004
【図４】
0005072578.tif 000005
【図５】
0005072578.tif 000006
【図６】
0005072578.tif 000007
【図７】
0005072578.tif 000008
【図８】
0005072578.tif 000009
【図９】
0005072578.tif 000010
【図１０】
0005072578.tif 000011
【図１１】
0005072578.tif 000012
【図１２】
0005072578.tif 000013
【図１３】
0005072578.tif 000014
【図１４】
0005072578.tif 000015
【図１５】
0005072578.tif 000016
【図１６】
0005072578.tif 000017
【図１７】
0005072578.tif 000018
【図１８】
0005072578.tif 000019