(57)【特許請求の範囲】
【請求項１】
スタック型チップパッケージ構造であって、
第１表面および第２表面を有する基板と、
前記第１表面上に配置された複数のチップであり、そのうち、複数のスペーサ層がそれぞれ２つの隣接するチップに挟まれるとともに、互いの頂部に積み重ねられる複数のチップと、
前記第１表面上に配置される複数の積み重ねられたフレキシブル回路板と、
前記基板上および前記積み重ねられたフレキシブル回路板間に配置される複数の導電バンプであり、そのうち、前記導電バンプが前記積み重ねられたフレキシブル回路板および前記基板に電気接続される複数の導電バンプと、
各層のフレキシブル回路板及びチップ間を電気接続する複数の導電線と、
を含むことを特徴とするスタック型チップパッケージ構造。
【請求項２】
前記積み重ねられたフレキシブル回路板が、複数の積み重ねられた第１フレキシブル回路板および複数の積み重ねられた第２フレキシブル回路板を含むことを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項３】
前記導電バンプが、複数の第１導電バンプおよび複数の第２導電バンプを含み、前記第１導電バンプが、前記第１フレキシブル回路板間に垂直に配列されるとともに、前記第１フレキシブル回路板に電気接続され、前記第２導電バンプが、前記第２フレキシブル回路板間に垂直に配列されるとともに、前記第２フレキシブル回路板に電気接続されるものであることを特徴とする請求項２記載のスタック型チップパッケージ構造。
【請求項４】
前記第１フレキシブル回路板が、それぞれ前記第１導電バンプに電気接続された複数の導電柱を有するものであることを特徴とする請求項３記載のスタック型チップパッケージ構造。
【請求項５】
前記積み重ねられた第２フレキシブル回路板が、それぞれ前記第２導電バンプに電気接続された複数の導電柱を有するものであることを特徴とする請求項３記載のスタック型チップパッケージ構造。
【請求項６】
前記導電線が、複数の第１導電線および複数の第２導電線を含み、前記第１導電線が前記第１フレキシブル回路板および前記チップに電気接続されるとともに、前記第２導電線が前記第２フレキシブル回路板および前記チップに電気接続されるものであることを特徴とする請求項２記載のスタック型チップパッケージ構造。
【請求項７】
さらに、前記基板上に形成され、かつ前記チップと前記フレキシブル回路板と前記導電バンプと前記導電線を内部に被覆するシーラントを含むことを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項８】
さらに、前記基板の前記第２表面上に配置される複数のソルダーボールを含むことを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項９】
前記チップが、底部から頂部へ任意の２つのチップにおいて、上層のチップの背面が下層のチップの正面に積み重ねられるものであることを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項１０】
前記積み重ねられたチップが、それぞれ中央に配列された複数のワイヤーボンディングパッドを有するものであることを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項１１】
前記積み重ねられたチップが、それぞれ周辺に配列された複数のワイヤーボンディングパッドを有するものであることを特徴とする請求項１記載のスタック型チップパッケージ構造。
【請求項１２】
前記フレキシブル回路板が、それぞれ、フレキシブル基板と、複数の導電柱と、複数のボンディングパッドとを含み、前記導電柱が前記フレキシブル基板を貫通するとともに、前記ボンディングパッドが前記導電柱上に配置されるものであることを特徴とする請求項１記載のスタック型チップパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的にチップパッケージ構造に関するものであり、特に、スタック型チップパッケージ構造（stacked-type chip package structure ）およびその製作方法に関するものである。
【背景技術】
【０００２】
スタック型チップパッケージ構造は、３次元パッケージ技術を使用して複数のチップを垂直に積み重ねる半導体パッケージ構造である。スタック型チップパッケージ構造は、メモリーモジュール、メモリーカード、ポータブルフラッシュディスク（portable flash disks）などのような記憶装置（storage devices ）に適用することができる。通常、ディスクトップコンピュータ、ノートブックコンピュータまたは産業用コンピュータに利用されるメモリーモジュールは、ダイナミックランダムアクセスメモリー（dynamic random access memory = DRAM ）モジュールのような規格化された製品である。コンピュータの演算処理の必要性を満足させるために、メモリーモジュールの記憶容量（storage capacity）およびアクセススピードが絶え間なく進歩させられてきた。先行技術によれば、従来のシングルインラインメモリーモジュール（single in-line memory module）または従来のデュアルインラインメモリーモジュール（dual in-line memory module）の複数のメモリーチップは、単一の回路板上に配置される。表面実装技術（surface mount technology =ＳＭＴ）によって、メモリーチップの各ピンが回路板にはんだ付けされる。また、回路板上に配置された挿入型表面ボンディングインターフェース（例えば、ゴールドフィンガーコネクタ）を介して、メモリーモジュールが必要な情報を伝送するためにコンピュータのマザーボード上のＰＣＩ（peripheral component interface）バススロットに挿入される。
【０００３】
しかしながら、メモリーモジュールの記憶容量を増大させる要求のために、メモリーチップの数量がそれによって増加するとともに、回路板により占有される追加的な領域が必要となる。これにより、３次元パッケージ構造を備えるメモリーモジュールが、記憶容量を急速かつ大幅に拡張することのできない従来のメモリーモジュールを凌駕する（prevail over）ものとなる。
【０００４】
メモリーモジュールに適用される最も普通のパッケージ技術には、ワイヤーボンディング（wire bonding）技術、フリップチップボンディング（flip-chip bonding ）技術、パッケージオンパッケージ（package on package）技術、ゴールドツーゴールドインターコネクション（gold to gold interconnection = GGI）技術、スルーシリコンビア（through silicon via = TSV ）技術などが含まれる。３次元パッケージ構造に適合される上述した全てのパッケージ技術が高密度メモリーの記憶容量に対する要求を満たすために開発されている。
【０００５】
ＴＳＶ（through silicon via）技術をここに一例として詳しく述べる。先ず、高いアスペクト比を有するビア（via）がシリコン基板上に製作される。そして、導電材料がビア中へ充填されるとともに、ソルダーボール（solder balls ）がシリコン基板上に形成される。それにより、ソルダーボールがビア中の導電材料に電気接続される。スタック型チップパッケージ構造を説明する図１において、複数のチップ１０が連続的に積み重ねられ、かつ隣接する２つのチップ１０がいずれも接着層４０により分離される。複数のソルダーボール３０が隣接する２つのチップ１０間に配置されるとともに、各チップ１０を介して区画および延伸されるビア１２中の導電材料２０に電気接続される。それにより、チップ１０が互いに電気接続される。その後、シーラント（sealant ）５０がチップ１０間に充填されて、ソルダーボール３０を保護する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、シリコン基板に高いアスペクト比を有するビアを製作することは、費用効果が悪く、かつ大量生産において劣ったものとなる。その上、チップ１０上のソルダーボール３０の配列が微細間隔（fine pitch）の流行に従う時、ソルダーボール３０間の距離が短くなることが、リフロー（reflow）プロセス時にソルダーボール３０のオーバーフローを起こし、それにより回路短絡が発生しやすくなる。更に、高いアスペクト比を有するビアをシリコン基板上に製作することは、チップ中の集積回路の性能および信頼性に否定的な影響を及ぼすので、回路システム全体の操作に打撃を与えるものとなる。
【０００７】
そこで、この発明の目的は、積み重ねられたフレキシブル回路板と積み重ねられたチップとが互いに電気接続されて、高密度チップパッケージ構造を形成するスタック型チップパッケージ構造を提供することにある。
【０００８】
この発明の別の目的は、積み重ねられたフレキシブル回路板と積み重ねられたチップとが基板上に形成されて、高密度チップパッケージ構造を形成するスタック型チップパッケージ構造の製作方法を提供することにある。
【課題を解決するための手段】
【０００９】
この発明は、基板と、複数のチップと、複数の積み重ねられたフレキシブル回路板と、複数の導電バンプと、複数の導電線とを含むスタック型チップパッケージ構造を提供する。基板が第１表面と第２表面とを有する。複数のチップと複数の積み重ねられたフレキシブル回路板とが第１表面上に配置されるとともに、複数のスペーサ層が２つの隣接するチップ間に挟まれ、かつ互いの頂部に積み重ねられる。基板上および積み重ねられたフレキシブル回路板間に配置された導電バンプが積み重ねられたフレキシブル回路板と基板とに電気接続される。また、導電線が各フレキシブル回路板および各チップに電気接続される。
【００１０】
この発明の実施形態に従い、積み重ねられたフレキシブル回路板が複数の積み重ねられた第１フレキシブル回路板および複数の積み重ねられた第２フレキシブル回路板を含む。
【００１１】
この発明の実施形態に従い、導電バンプが複数の第１導電バンプと複数の第２導電バンプとを含む。第１導電バンプが第１フレキシブル回路板間に垂直に配列され、かつ第１フレキシブル回路板に電気接続されるとともに、第２導電バンプが第２フレキシブル回路板間に垂直に配列され、かつ第２フレキシブル回路板に電気接続される。
【００１２】
この発明の実施形態に従い、第１フレキシブル回路板がそれぞれ第１導電バンプに電気接続された複数の導電柱を有する。また、第２フレキシブル回路板がそれぞれ第２導電バンプに電気接続された複数の導電柱を有する。
【００１３】
この発明の実施形態に従い、導電線が複数の第１導電線と複数の第２導電線とを含む。第１導電線が第１フレキシブル回路板およびチップ間に電気接続されるとともに、第２導電線が第２フレキシブル回路板およびチップ間に電気接続される。
【００１４】
この発明の実施形態に従い、スタック型チップパッケージ構造が更に基板上に形成されるとともにチップとフレキシブル回路板と導電バンプと導電線を被包するシーラントを含む。また、スタック型チップパッケージ構造が更に基板の第２表面上に配置される複数のソルダーボールを含む。
【００１５】
この発明の実施形態に従い、積み重ねられたチップが複数の中央に配列されたワイヤーボンディングパッドを有する。それと対照的に、この発明の別の実施形態に従い、積み重ねられたチップが複数の周辺に配列されたワイヤーボンディングパッドを有する。
【発明の効果】
【００１６】
この発明中、導電柱を有するフレキシブル回路板が連続して導電バンプ上に積層され、かつチップの各層およびフレキシブル回路板の各層が同一層の導電線を介して電気接続される。かくして、多層のチップを備えるパッケージ構造が基板上に形成される。フレキシブル回路板上への導電柱の製作がチップ中の集積回路の電気性能および信頼性に否定的な打撃を与えることはない。また、十分な再生能力（reworkability ）および柔軟性により特徴づけられるフレキシブル回路板の使用によって、製品の生産効率および信頼性を向上させることができる。
つまり、この発明中、導電柱を備えるフレキシブル回路板が連続的に導電バンプ上に積み重ねられるとともに、チップの各層およびフレキシブル回路板の各層が同一層の導電線を通じて電気接続される。このようにして、多層のチップを備えるパッケージ構造が基板上に形成される。この発明中に提案したようなスタック型チップパッケージ構造とその製作方法により、メモリーモジュールの記憶容量が有効な方式で拡張され、コストが低減され、高密度メモリーモジュールの良好な電気性能および信頼性が保証される。また、基板上での導電柱の製作がチップ中の集積回路の電気性能および信頼性に否定的な打撃を与えることはない。さらに、十分な柔軟性により特徴づけられるフレキシブル回路板の使用によって製品の生産効率を向上させることができる。
【００１７】
この発明の前述した目的および別の目的ならびに特徴および利点をさらに理解しやすくするために、いくつかの実施形態を図面を伴い以下に詳細に記載する。
【発明を実施するための最良の形態】
【００１８】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図２Ａ〜図２Ｈは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを説明する図である。各ステップは、以下の通りである：
（ａ）チップ１００の第１層を基板１１０上に配置する；
（ｂ）基板１１０上にスタッドバンプボンディング（stud-bump bonding）プロセスで導電バンプ１２０の第１層を配置する；
（ｃ）導電バンプ１２０の第１層上にフレキシブル回路板１３０の第１層を配置する；
（ｄ）ワイヤーボンディングプロセスでチップ１００の第１層および各フレキシブル回路板１３０の第１層間に導電線１４０の第１層を形成してチップ１００の第１層およびフレキシブル回路板１３０の第１層を電気接続する；
（ｅ）スタッドバンプボンディングプロセスでフレキシブル回路板１３０の第１層上に導電バンプ１５０の第２層を配置する；
（ｆ）チップ１００の第１層上にスペーサ層１６０の第１層を配置する；
（ｇ）スペーサ層１６０の第１層上にチップ１７０の第２層を配置する；
（ｈ）導電バンプ１５０の第２層上にフレキシブル回路板１８０の第２層を配置する；
（ｉ）ワイヤーボンディングプロセスでチップ１７０の第２層およびフレキシブル回路板１８０の第２層間に導電線１９０を形成してチップ１７０の第２層およびフレキシブル回路板１８０の第２層を電気接続し、基板１１０上に２層のチップを備えるスタック型チップパッケージ構造２００を形成する。
【００１９】
図２Ａにおいて、この実施形態のステップ（ａ）中、チップ１００の第１層が基板１１０に接着された背面を有する一方で、チップ１００の能動表面が上を向いている。複数の中央に配置されたワイヤーボンディングパッド１０２がチップ１００の能動表面（active surface）上に配置されている。ワイヤーボンディングパッド１０２は、チップ１００の第１層の内部回路の入力／出力インターフェースとして供される。しかし、他の実施形態中、ワイヤーボンディングパッド１０２の位置は、チップ１００の第１層の能動表面上に配置された再配分層（redistribution layer、図示せず）に基づいて再配列することができ、複数の周辺配列されたワイヤーボンディングパッドをチップ１００の第１層の能動表面上に配置することができる。
【００２０】
次に、図２Ｂにおいて、この実施形態のステップ（ｂ）中、複数の導電バンプ１２０の第１層を配置するステップが、ワイヤーボンディング機械の使用により基板１１０のボンディングパッド上に押圧されるスタッドバンプを形成するために金線（gold wire ）の一端を加熱することを含む。その後、スタッドバンプが金線から切断される。このステップが繰り返されて、導電バンプ１２０の第１層が基板１１０の各ボンディングパッド上に形成される。信頼性があり、かつコスト効果のあるワイヤーボンディング機械は、大量生産の必要性に応えることができる。また、他の実施形態中、導電バンプは、他の材料またはバンプを製作する別のプロセスの実施によって形成することができる。
【００２１】
その後、図２Ｃにおいて、この実施形態のステップ（ｃ）およびステップ（ｄ）中、導電柱（pillars）１３６を有するフレキシブル回路板１３０の第１層が導電バンプ１２０の第１層上に配置されるとともに、導電線１４０の第１層がチップ１００の第１層およびフレキシブル回路板１３０の第１層間をワイヤーボンディングプロセスにより電気接続される。特に、フレキシブル回路板１３０の第１層上に導電柱１３６を形成するステップは、レーザードリルプロセス（laser drilling process）またはフォトリソグラフィープロセス（photolithography process）の実施によって、フレキシブル基板（例えば、ポリイミド）上に必要とされるビアをエッチングすることを含む。その後、導電材料がビアへ充填され、パッド材料（例えば、金；aurum ）が導電材料上を被覆する。図２Ｃと図３Ａと図３Ｂとを参照されたい。図３Ａは、図２Ｃに示すフレキシブル回路板の平面図であり、一方、図３Ｂは、図３のＩ−Ｉ線に沿って示した断面図である。フレキシブル基板１３１の頂部上の各ボンディングパッド１３２がワイヤーボンディング用のボンディングパッド部１３２ａを有し、かつ、導電バンプを配置するためのボンディングパッド部１３２ｂを有する。ボンディングパッド１３２は、上から見た時にスプーン状になっている。また、フレキシブル基板１３１の底部でボンディングパッド１３４が導電柱１３６を介し、対応して表面を覆うボンディングパッド１３２に電気接続されるとともに、下に敷かれている導電バンプ１２０に電気接続される。それにより、積み重ねられたフレキシブル回路板１３０が互いに電気接続される。
【００２２】
注意すべきことは、フレキシブル基板上に低いアスペクト比を有するビアを形成するコスト障壁は、シリコン基板上に高いアスペクト比を有するビアを製作するコスト障壁と比較して相対的に低いということである。更に、シリコン基板の使用できる面積は、この実施形態中で提案される製作方法を介して形成されるビアによって占有されるものではない。従って、各ウェハーから切り出されるチップの最大数量は、チップの増大された寸法に応じて減少するものではない。従って、フレキシブル基板上のビアの製作がチップ中の集積回路の電気性能および信頼性に打撃を与えない。さらに、製品の生産効率は、再生能力（reworkability ）および柔軟性によって特徴づけられるフレキシブル基板を使用することにより向上させることができる。
【００２３】
次に、図２Ｄにおいて、この実施形態のステップ（ｅ）中、導電バンプ１５０の第２層は、スタッドバンプ・ボンディングプロセスによりフレキシブル回路板１３０の第１層の導電柱１３６上に配置される。つまり、導電バンプ１５０の第２層は、導電柱１３６の上方のボンディングパッド部１３２ｂに配置される。ボンディングパッド部１３２ｂは、導電バンプ１５０を配置するために使用される。このようにして、導電バンプ１２０の第１層と導電バンプ１５０の第２層とが互いに電気接続される。
【００２４】
その後、図２Ｅにおいて、この実施形態のステップ（ｆ）およびステップ（ｇ）中、スペーサ層１６０（例えば、エポキシ樹脂）の第１層がチップ１００の第１層上に配置されるとともに、チップ１７０の第２層がスペーサ層１６０の第１層上に配置される。即ち、スペーサ層１６０の第１層がチップ１００の第１層およびチップ１７０の第２層間に挟まれて、２つの隣接したチップ間の距離を維持する。それによって、導電線１４０の第１層の十分なワイヤーボンディング高さを確保して、導電線１４０が駄目になること（being cracked up）を回避する。
【００２５】
その後、図２Ｆにおいて、この実施形態のステップ（ｈ）およびステップ（ｉ）中、導電柱１８６を有するフレキシブル回路板１８０の第２層が導電バンプ１５０の第２層上に配置されるとともに、導電線１９０の第２層がワイヤーボンディングプロセスによりチップ１７０の第２層および各フレキシブル回路板１８０の第２層間を電気接続する。具体的には、導電バンプ１２０，１５０が基板１１０に垂直に配置されるとともに積み重ねられたフレキシブル回路板１３０，１８０間に配列される。積み重ねられたフレキシブル回路板１３０，１８０および積み重ねられた導電バンプ１２０，１５０間の電気的伝導を介して、チップ１００，１７０が基板１１０に電気接続されて、基板１１０上にチップの２層を備えたスタック型構造２００を形成する。
【００２６】
最後に、図２Ｇと図２Ｈとにおいて、この実施形態中、凹状ダイ（die ）を基板上に被せるとともに、液状のシーラント（sealant ）を充填する。その後、液状のシーラントが固化されて、基板１１０上にシーラント２１０を形成して仕上げられる。シーラント２１０が基板１１０上に２層のチップを備えたスタック型構造２００を被包し（encapsulate）、スタック型構造２００が外部の湿気により汚染されることを排除する（preclude）。その後、ボール実装装置を用いて、基板１１０のより低い表面に複数のソルダーボール（solder ball ）２２０が配置される。つまり、ソルダーボール２２０が基板１１０のより低い表面の各ボンディングパッド上に配置される。その後、リフロー（reflow）プロセスが実施されてソルダーボール２２０が仕上げられる。かくして、表面ボンディングパッケージプロセスがソルダーボール２２０を使用して基板１１０および外部回路板上で実行されて、多層チップを備える３次元スタックトモジュールを形成することができる。
【００２７】
この発明に従って、２層のチップを備えるスタック型チップパッケージ構造を有するメモリーモジュールが形成できるだけでなく、記憶容量を増大させるために、複数のスタック型メモリーチップをメモリーモジュール中に配置することができる。メモリーチップの数量は要求される記憶容量に基づいて増大させることができ、Ｎ層のチップを備えるスタック型構造が基板上に形成される。ここで、Ｎは、３より大きい正の整数である。基板は、プリント回路板、リードフレーム（lead frame）などのキャリア（carrier ）とすることができる。ＳＭＴ（surface mount technology；表面実装技術）プロセスの実行を介して、基板のピンまたはソルダーボールを回路板へはんだ付けすることができる。また、基板上に配置された挿入型表面ボンディングインターフェース（例えば、ゴールドフィンガーコネクター）を介して、メモリーモジュールをコンピュータのマザーボード上のＰＣＩ（peripheral component interface）バススロットに挿入し、必要とされる情報を伝送することができる。
【００２８】
この発明の２つの実施形態のそれぞれにかかるスタック型チップパッケージ構造を示す図４および図５を参照すると、図４中、チップ３００のボンディングパッド３０２が中央寄りに配列されるので、ワイヤーボンディングプロセスを実施するためにより長い導電線が必要となる。それと対照的に、図５中、再配分層（redistribution layer；図示せず）を配置するために、チップ３００のボンディングパッド３０２がチップの周辺に配置されるので、ワイヤーボンディングプロセスを実施するためにより短い導電線が必要となる。上記２つのスタック型チップパッケージ構造中、チップ３００が基板３１０の第１表面３１２（即ち、上表面）に配置される。十分なワイヤーボンディング高さという要求を満足させるために、スペーサ層３０４がそれぞれ２つの隣接するチップ３００間に挟まれるとともに、互いの頂部に積み重ねられる。チップ３００がフェイスツーバック方式で（in a face-to-back manner）底部から頂部へ積み重ねられる。また、複数の第１導電バンプ３２０が垂直に積み重ねられた第１フレキシブル回路板３３０間に配列されるとともに、垂直に積み重ねられた第１フレキシブル回路板３３０の導電柱３３６に電気接続される。複数の第２導電バンプ３５０が垂直に積み重ねられた第２フレキシブル回路板３６０間に配列されるとともに、垂直に積み重ねられた第１フレキシブル回路板３６０の導電柱３６６に電気接続される。その一方で、複数の第１導電線３４０が各層の第１フレキシブル回路板３３０およびチップ３００間を電気接続するとともに、複数の第２導電線３７０が各層の第２フレキシブル回路板３６０およびチップ３００間を電気接続する。このようにして、４層のチップを備えるパッケージ構造が基板３１０上に形成される。また、シーラント３８０が更に基板３１０の第１表面に形成されて、４層のチップを備えるパッケージ構造を被包し（encapsulate ）、パッケージ構造が外部の湿気により汚染されることを排除する（preclude）。表面ボンディングパッケージプロセスを実施するために複数のソルダーボール３９０または別の導電構造を更に基板３１０の第１表面３１４（即ち、より低い表面）に配置することができる。
【００２９】
この実施形態中、積み重ねられたフレキシブル回路板が複数の積み重ねられた第１フレキシブル回路板３３０および複数の積み重ねられた第２フレキシブル回路板３６０を含む。第１フレキシブル回路板３３０の数量は、チップ３００の数量と同一であり、第２フレキシブル回路板３６０の数量も同様である。あるいは、他の実施形態に従い、積み重ねられた回路板がより多くの積み重ねられた回路板（またはより少ない積み重ねられた回路板）へ分割されて、入力／出力データの量を増大（減少）する。
【００３０】
この実施形態に従い、上記スタック型チップパッケージ構造およびその製作方法中、チップの第１層、導電バンプの第１層、第１フレキシブル回路板、第２フレキシブル回路板、導電線の第１層、スペーサ層の第１層は、底部から頂部へ連続的に配置されることが分かる。その後、チップの第２層、導電バンプの第２層、第１フレキシブル回路板、第２フレキシブル回路板、導電線の第２層、スペーサ層の第２層が配置される。もし、より多くの層を備えたパッケージ構造が形成される場合、ステップ（ｆ）が少なくとも１回繰り返されて、チップの第（Ｎ−１）層上にスペーサ層の第（Ｎ−１）層が配置される。ステップ（ｇ）が少なくとも１回繰り返されて、スペーサ層の第（Ｎ−１）層上にチップの第Ｎ層が配置される。ステップ（ｅ）が少なくとも１回繰り返されて、スタッドバンプ・ボンディングプロセスによりフレキシブル回路板の第（Ｎ−１）層上に導電バンプの第Ｎ層が配置される。ステップ（ｈ）が少なくとも１回繰り返されて、導電バンプの第Ｎ層上にフレキシブル回路板の第Ｎ層が配置される。ステップ（ｉ）が少なくとも１回繰り返されて、ワイヤーボンディングプロセスによりチップの第Ｎ層およびフレキシブル回路板の第Ｎ層間を導電線の第Ｎ層が電気接続する。それにより、Ｎ層のチップを備えるパッケージ構造が基板上に形成される。
【００３１】
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３２】
【図１】図１は、従来のスタック型チップパッケージ構造を示す図である。
【図２Ａ】図２Ａは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｂ】図２Ｂは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｃ】図２Ｃは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｄ】図２Ｄは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｅ】図２Ｅは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｆ】図２Ｆは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｇ】図２Ｇは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図２Ｈ】図２Ｈは、この発明の実施形態にかかるスタック型チップパッケージ構造を製作するステップを示す図である。
【図３Ａ】図３Ａは、図２Ｃ中に示すフレキシブル回路板の平面図である。
【図３Ｂ】図３Ｂは、図３Ａ中のＩ−Ｉ線に沿って示した断面図である。
【図４】図４は、この発明の実施形態にかかるスタック型チップパッケージ構造を示す図である。
【図５】図５は、この発明の別の実施形態にかかるスタック型チップパッケージ構造を示す図である。
【符号の説明】
【００３３】
３００  チップ
３０２  ボンディングパッド
３０４  スペーサ層
３１０  基板
３１２  第１表面
３１４  第２表面
３２０  第１導電バンプ
３３０  第１フレキシブル回路板
３３６  導電柱
３４０  第１導電線
３５０  第２導電バンプ
３６０  第２フレキシブル回路板
３６６  導電柱
３７０  第２導電線
３８０  シーラント
３９０  ソルダーボール
【図１】
0005002533.tif 000002
【図２Ａ】
0005002533.tif 000003
【図２Ｂ】
0005002533.tif 000004
【図２Ｃ】
0005002533.tif 000005
【図２Ｄ】
0005002533.tif 000006
【図２Ｅ】
0005002533.tif 000007
【図２Ｆ】
0005002533.tif 000008
【図２Ｇ】
0005002533.tif 000009
【図２Ｈ】
0005002533.tif 000010
【図３Ａ】
0005002533.tif 000011
【図３Ｂ】
0005002533.tif 000012
【図４】
0005002533.tif 000013
【図５】
0005002533.tif 000014