(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置されるドライバとを具備し、
前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成され、
前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線であり、
前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有し、
前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
前記ドライバ上には、前記第一及び第二ブロック内の前記３以上の導電層と同じ構造を持つ３以上の導電層が配置され、前記第一及び第二ブロック内の前記複数の第一セレクトゲート線は、前記ドライバ上の前記３以上の導電層を介して前記ドライバに接続される
ことを特徴とする三次元積層不揮発性半導体メモリ。
【請求項２】
前記第一及び第二ブロック内の前記ワード線は、前記ドライバ上の前記３以上の導電層を介して前記ドライバに接続されることを特徴とする請求項１に記載の三次元積層不揮発性半導体メモリ。
【請求項３】
前記ドライバ上の前記３以上の導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有することを特徴とする請求項１又は２に記載の三次元積層不揮発性半導体メモリ。
【請求項４】
前記ドライバ上の前記３以上の導電層のうち最下層は、接地電位に固定されるシールド線であることを特徴とする請求項１乃至３のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【請求項５】
前記第一ブロック内の前記複数の第一セレクトゲート線と前記第二ブロック内の前記複数の第一セレクトゲート線とは、前記メモリセルアレイの前記第二方向の一端において一対一に共通接続されたうえで前記ドライバに接続されることを特徴とする請求項１乃至４のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する。
【背景技術】
【０００２】
三次元構造により大容量化を図りビットコストを抑える技術としてBiCS (Bit Cost Scalable)技術が知られている（例えば、非特許文献１を参照）。
【０００３】
BiCS技術が適用された不揮発性半導体メモリ（以下、BiCSメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００４】
例えば、BiCS技術が適用されたNAND型フラッシュメモリ（以下、BiCS-NANDフラッシュメモリ）の場合には、積層数の増加によりNAND列を構成するセル数を縦方向に増やすことで、二次元構造のNAND型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。
【０００５】
しかし、BiCS-NANDフラッシュメモリを代表とするBiCSメモリは、独特なデバイス構造を有するため、それを実用化するために解決しなければならない課題も多い。
【０００６】
その一つに、メモリセルとドライバとを接続する配線の複雑化がある。
【０００７】
BiCSメモリでは、メモリセルアレイについては三次元構造とするが、周辺回路については従来通り二次元構造とする。また、BiCSメモリ特有のメモリセルアレイ構造により、１ブロック内に複数本のビット線側セレクトゲート線を配置しなければならない。
【０００８】
従って、BiCSメモリは、１ブロック内に１本のビット線側セレクトゲート線を配置すればよい二次元構造の不揮発性半導体メモリに比べて、１ブロック内のビット線側セレクトゲート線の数だけ導電線の数が増加するため、結果として、メモリセルとドライバとを接続する配線が複雑化する、という問題を有する。
【非特許文献１】“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory” 2007 Symposium on VLSI Technology Digest of Technical Papers.p14
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑える技術について提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る三次元積層不揮発性半導体メモリは、半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを備える。前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成される。前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線である。前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有する。前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成される。前記ドライバ上には、前記第一及び第二ブロック内の前記３以上の導電層と同じ構造を持つ３以上の導電層が配置され、前記第一及び第二ブロック内の前記複数の第一セレクトゲート線は、前記ドライバ上の前記３以上の導電層を介して前記ドライバに接続される。
【発明の効果】
【００１１】
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１．  概要  
本発明の例では、BiCSメモリ特有の構造、即ち、１ブロック内に複数のビット線側セレクトゲート線が配置されることに起因する配線の複雑化を抑えるために、ドライバ上に、メモリセルアレイ内の３以上の導電層と同じ構造を持つ３以上の導電層を配置し、メモリセルアレイ内のビット線側セレクトゲート線を、ドライバ上の３以上の導電層を介してドライバに接続する構造について提案する。
【００１４】
これにより、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑える。
【００１５】
ところで、二つのブロックで複数本のビット線側セレクトゲート線を共有する技術、即ち、一方のブロック内の複数本のビット線側セレクトゲート線と他方のブロック内の複数本のビット線側セレクトゲート線とを一対一に共通接続したうえでドライバに接続する、という技術が存在する。この技術によれば、ドライバの面積縮小と共に配線の複雑化も抑制できるが、それでも、二次元構造の不揮発性半導体メモリに比べれば、配線の複雑化という問題は十分に解消されない。
【００１６】
本発明の例は、特に、このようなビット線側セレクトゲート線の共有化技術と組み合わせることにより、ドライバの面積縮小（トランジスタ数の減少）と導電層の増加との相乗効果により、配線の複雑化の抑制に関して最大の効果を発揮することができる。
【００１７】
２．  BiCSメモリ  
(1)   基本構造  
まず、BiCSメモリの基本構造について説明する。
【００１８】
図１は、BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【００１９】
NANDフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
【００２０】
半導体基板内に形成されるソース拡散層24は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層24は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層24上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２１】
最上層を除く残りの5つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
【００２２】
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、6本の導電線が配置される。最上層の例えば6本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
【００２３】
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層24に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
【００２４】
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
【００２５】
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
【００２６】
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
【００２７】
図２は、図１のBiCS-NANDフラッシュメモリの平面図を示している。
【００２８】
柱状の複数の活性層AAは、半導体基板の上面から見た場合にアレイ状に配置され、メモリセルアレイ１５を構成する。NANDセルユニットは、複数の活性層AAの各々に形成されるが、その詳細については後述する。
【００２９】
WLドライバ11-i, 11-(i+1)は、引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1を介してワード線WL<0>, WL<1>, WL<2>, WL<3>に接続され、これらを書き込み／読み出し／消去時に駆動する。
【００３０】
SGSドライバ12-i, 12-(i+1)は、引き出し線SGS・M1を介してソース線側セレクトゲート線SGSに接続される。SGDドライバ13は、引き出し線SGD<0>・M1, …SGD<5>・M1を介してビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【００３１】
SLドライバ14は、ソース線SL・M1を介してソース拡散層24に接続される。
【００３２】
このレイアウトでは、周辺回路としてのドライバを構成するトランジスタ数の増加を考慮して、WLドライバ11-i, 11-(i+1)及びSGSドライバ12-i, 12-(i+1)は、メモリセルアレイ１５のＸ方向の一端側に配置され、SGDドライバ13は、メモリセルアレイ１５のＸ方向の他端側に配置される。
【００３３】
図３は、図２のIII-III線に沿う断面図である。
【００３４】
P型半導体基板(P-sub)21内には、N型ウェル領域(N-well)22及びP型ウェル領域(P-well)23が形成される。ソース拡散層24は、N型拡散層であり、P型ウェル領域23内に形成される。
【００３５】
P型半導体基板21内には、Nチャネル型FET（例えば、Nチャネル型MOSFET）25が形成され、N型ウェル領域22内には、Pチャネル型FET（例えば、Pチャネル型MOSFET）26が形成される。これらトランジスタは、メモリセルアレイの周辺部に形成される周辺回路（例えば、ドライバ）を構成する。
【００３６】
ソース線側セレクトゲート線SGS及びワード線WL<0>, WL<1>, WL<2>, WL<3>は、第一メタル層M1内の引き出し線及び第一メタル層M1上の第二メタル層M2内の引き出し線を介して、ドライバを構成するトランジスタに接続される。
【００３７】
ワード線WL<3>を例にとると、ワード線WL<3>は、第一メタル層M1内の引き出し線WL<3>・M1及び第一メタル層M1上の第二メタル層M2内の引き出し線WL<3>・M2を介して、ワード線ドライバを構成するNチャネル型FET 25に接続される。
【００３８】
ここで、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、例えば、ソース線側セレクトゲート線SGSと同時に形成される。
【００３９】
即ち、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、ソース線側セレクトゲート線SGSと同じ構造及び同じ厚さを有する。
【００４０】
図４は、図２のIV-IV線に沿う断面図である。
【００４１】
複数の活性層（アクティブエリア）AAは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>を突き抜けて、その一端（最下部）がソース拡散層24に接続され、その他端（最上部）がビット線BL<0>に接続される。
【００４２】
複数の活性層AAは、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成され、NANDセルユニット NANDは、複数の活性層AAの各々に形成される。
【００４３】
NANDセルユニット NANDの構造例を図５に示す。
【００４４】
メモリセルMCは、MONOS構造を有する。
【００４５】
MONOS構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ONO(oxide/nitride/oxide)の例を挙げる。
【００４６】
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
【００４７】
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
【００４８】
NANDセルユニットの鳥瞰図を図６に示す。
【００４９】
三次元構造のNANDセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００５０】
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
【００５１】
図７は、メモリセルアレイの等価回路を示している。
【００５２】
BiCS-NANDフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
【００５３】
NAND列を構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、NAND列を構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
【００５４】
このような特性のばらつきを考慮する場合、NAND列を構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図７の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
【００５５】
図８は、BiCS-NANDと二次元NANDとを比較して示す図である。
【００５６】
二次元構造のNAND型フラッシュメモリ(二次元NAND)では、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が１個であるのに対し、BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個である。
【００５７】
従って、以下で説明するように、書き込み動作及び読み出し動作においては、１本のビット線BLに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線SGD<0>, …SGD<5>により選択する。
【００５８】
(2)   基本動作  
図１乃至図８のBiCS-NANDフラッシュメモリの基本動作について説明する。
【００５９】
書き込み／読み出し／消去の基本動作は、二次元構造のNAND型フラッシュメモリと同じであるため、ここでは、BiCS-NANDフラッシュメモリに特有な事項について説明する。
【００６０】
BiCS-NANDフラッシュメモリは、１ブロックの概念が二次元構造のNAND型フラッシュメモリと異なる。
【００６１】
二次元構造のNAND型フラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は１個であるが、BiCS-NANDフラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は複数個である。
【００６２】
例えば、図２の平面図において、ビット線BL<0>に接続されるブロックBK<i+1>内のNANDセルユニットの数（図中、活性層AAの数に相当）は、６個である。
【００６３】
従って、書き込み動作及び読み出し動作においては、ビット線BL<0>に接続されるブロックBK<i+1>内の６個のNANDセルユニットのうちの１つを選択する必要がある。
【００６４】
この選択は、ビット線側セレクトゲート線SGD<0>, …SGD<5>により行う。ビット線側セレクトゲート線SGD<0>, …SGD<5>は、ブロックBK<i+1>内のＹ方向の６個のNANDセルユニットに個別に接続される。
【００６５】
消去動作は、二次元構造のNAND型フラッシュメモリと同様に、例えば、１ブロック内の全てのメモリセルに対して一括して行われる。
【００６６】
BiCS-NANDフラッシュメモリは、１つのメモリセルに２値データを記憶する２値メモリ、及び、１つのメモリセルに３値以上の多値データを記憶する多値メモリの両方に適用可能である。
【００６７】
３．  実施形態  
本発明の実施形態について説明する。
【００６８】
(1)   ブロックレイアウト  
図９は、BiCSメモリのブロックレイアウトの第一例を示している。
【００６９】
このブロックレイアウトは、例えば、図１のBiCS-NANDフラッシュメモリに対応し、ビット線側セレクトゲート線ドライバをメモリセルアレイの一端に配置し、ワード線ドライバ及びソース線側セレクトゲート線ドライバをメモリセルアレイの他端に配置した点に特徴を有する。
【００７０】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００７１】
メモリセルアレイ31のＸ方向の他端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを駆動するドライバであり、転送トランジスタを含む。
【００７２】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００７３】
このブロックレイアウトは、図１のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、ビット線側セレクトゲート線SGDを駆動するドライバの面積が大きくなるため、メモリセルアレイ32の他端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバとは別に、メモリセルアレイ32の一端にビット線側セレクトゲート線ドライバを配置する。
【００７４】
図１０は、BiCSメモリのブロックレイアウトの第二例を示している。
【００７５】
第二例の特徴は、第一例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を、まとめて、メモリセルアレイ31の一端に配置した点にある。
【００７６】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００７７】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００７８】
このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33をまとめることで、アドレスデコーダ34及びレベルシフタ35も一つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
【００７９】
しかし、このブロックレイアウトでは、メモリセルアレイ31が巨大化され、さらに、メモリセルの微細化により、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDが狭ピッチ化されると、寄生容量による信号遅延が問題となる。
【００８０】
特に、BiCSメモリでは、ワード線WL及びソース線側セレクトゲート線SGSがプレート状に形成される。このため、これら導電線間の寄生容量が大きく、カップリングノイズの原因となる。
【００８１】
図１１は、BiCSメモリのブロックレイアウトの第三例を示している。
【００８２】
第三例の特徴は、第二例と比べると、二つのメモリセルアレイ31L, 31Rを設けた点に特徴を有する。二つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
【００８３】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８４】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００８５】
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。
【００８６】
このように、二つのメモリセルアレイ31L, 31Rでドライバ33L, 33Rを共有化できない理由は、これらドライバを構成するトランジスタの数が多いため、共有化すると、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑になるからである。即ち、メモリセルアレイごとにドライバを設ければ、二つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
【００８７】
図１２は、BiCSメモリのブロックレイアウトの第四例を示している。
【００８８】
第四例の特徴は、第三例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を二つのメモリセルアレイ31L, 31Rで共有化した点に特徴を有する。
【００８９】
このドライバ33の共有化は、ドライバ33の面積、即ち、ドライバ33を構成するトランジスタ数を削減することにより実現される。トランジスタ数が削減されれば、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑化しないからである。ドライバ33を構成するトランジスタ数の削減は、例えば、複数のブロックでビット線側セレクトゲート線を共有化することにより達成される。
【００９０】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００９１】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９２】
このブロックレイアウトでは、ドライバ33、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化される。
【００９３】
尚、配線レイアウトの複雑化なく、ドライバ33を二つのメモリセルアレイ31L, 31Rで共有化できれば、第一例乃至第四例のなかで、この第四例のブロックレイアウトが最も好ましいブロックレイアウトとなる。
【００９４】
(2)   ビット線側セレクトゲート線のレイアウト  
図１３は、ビット線側セレクトゲート線のレイアウトの概念図を示している。図１４は、図１３の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
【００９５】
本例は、図１０乃至図１２のブロックレイアウトに対応する。即ち、メモリセルアレイ31のＸ方向の一端（右側）に配置されるドライバ33 (33L, 33R)は、ワード線WL<0>, …WL<3>、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【００９６】
ここで注意しなければならない点は、図１３及び図１４のレイアウトがそのまま適用されるのは、図１１のメモリセルアレイ31Lとドライバ33Lとの間、及び、図１２のメモリセルアレイ31Lとドライバ33との間に限定されるということである。
【００９７】
残りの図１０のメモリセルアレイ31とドライバ33との間、図１１のメモリセルアレイ31Rとドライバ33Rとの間、及び、図１２のメモリセルアレイ31Rとドライバ33との間については、図１３及び図１４のレイアウトを左右反転させたレイアウトが適用される。
【００９８】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【００９９】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１００】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１０１】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１０２】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１０３】
また、メモリセルアレイ31 (31L, 31R)とドライバ33 (33L, 33R)との間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36となる。
【０１０４】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端（右側）において一対一に共通接続されたうえでドライバ33 (33L, 33R)に接続される。
【０１０５】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１０６】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１０７】
このような折り返しレイアウトは、例えば、側壁をマスクとして下地をエッチングする側壁マスク技術を利用することにより容易に形成できる。
【０１０８】
本例では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33 (33L, 33R)の面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
【０１０９】
この場合、ビット線側セレクトゲート線SGD<0>, …SGD<5>に関しては、二つのブロックBK<i>, BK<i+1>に同じ信号が与えられることになるが、ブロックの選択は、既に述べたように、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSにより行うことができるので問題はない。
【０１１０】
また、本例では、メモリセルアレイ31 (31L, 31R)の一端に配置される引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1の数が増えるが、これらは、二つのブロックBK<i>, BK<i+1>のＹ方向のサイズの範囲内に収めれば足りるため、引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトが複雑化することはない。
【０１１１】
本例では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
【０１１２】
図１５は、メモリセルアレイの両側にドライバを配置するレイアウトを示している。
【０１１３】
同図に示すように、メモリセルアレイ31の両側にドライバ33を配置すると、例えば、ブロック１個当りのドライバ33のＹ方向のサイズを広げることができる（トランジスタの個数を多くすることができる）ため、結果として、ドライバ33のＸ方向のサイズを狭めることができ（トランジスタの個数を少なくすることができ）、引き出し部36内の引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトがさらに簡素化される。
【０１１４】
尚、図１０乃至図１２に示すように、メモリセルアレイ31 (31L, 31R)の片側にドライバ33 (33L, 33R)を配置するか、又は、図１５に示すように、メモリセルアレイ31の両側にドライバ33を配置するかは、BiCSメモリ（チップ）の仕様や、周辺回路の面積効率などを考慮して決定する。
【０１１５】
(3)   ドライバ上の導電層構造  
ドライバ上の導電層構造について説明する。
【０１１６】
A.  参考例  
図１６は、参考例としての導電層構造の平面図を示している。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
【０１１７】
ここでは、図１３及び図１４のレイアウトに対応させて二つのブロックBK<i>, BK<i+1>について示す。
【０１１８】
ドライバ３３は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。転送トランジスタTCGi<3:0>は、導電線CG<3:0>とブロックBK<i>内のワード線WLi<3:0>とを接続し、転送トランジスタTCG(i+1)<3:0>は、導電線CG<3:0>とブロックBK<i+1>内のワード線WL(i+1)<3:0>とを接続する。
【０１１９】
転送トランジスタTOR<5:0>は、導電線SGDD<5:0>とブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続し、転送トランジスタT<5:0>は、導電線SGDSとブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続する。
【０１２０】
転送トランジスタQは、接地線Vssと転送トランジスタTOR<5:0>のゲート端子とを接続する。転送トランジスタQのゲート端子は、転送トランジスタT<5:0>のゲート端子に接続される。転送トランジスタTG<0>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続し、転送トランジスタTG<1>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続する。
【０１２１】
転送トランジスタTSGSiは、導電線SGSSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタTSGS(i+1)は、導電線SGSSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１２２】
転送トランジスタRDECADiは、導電線SGDSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタRDECAD(i+1)は、導電線SGDSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１２３】
このように、メモリセルアレイ内のブロックBK<i>, BK<i+1>とドライバ33内の転送トランジスタとを接続する導電線の数は、非常に多い。
【０１２４】
この場合、図１７の断面図に示すように、転送トランジスタTCGi<0>, TCG(i+1)<0>と第一メタル層M1との間に何ら導電層が存在しないと、配線が複雑化し、メモリセルアレイとドライバ33とを接続することが事実上できなくなる。
【０１２５】
B.  実施例  
図１８は、実施例としての導電層構造の平面図を示している。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図、図２０は、図１８のＸＸ−ＸＸ線に沿う断面図である。
【０１２６】
実施例においても、上述の参考例と同様に、図１３及び図１４のレイアウトに対応させて二つのブロックBK<i>, BK<i+1>について示す。
【０１２７】
ドライバ３３は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。転送トランジスタTCGi<3:0>は、導電線CG<3:0>とブロックBK<i>内のワード線WLi<3:0>とを接続し、転送トランジスタTCG(i+1)<3:0>は、導電線CG<3:0>とブロックBK<i+1>内のワード線WL(i+1)<3:0>とを接続する。
【０１２８】
転送トランジスタTOR<5:0>は、導電線SGDD<5:0>とブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続し、転送トランジスタT<5:0>は、導電線SGDSとブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続する。
【０１２９】
転送トランジスタQは、接地線Vssと転送トランジスタTOR<5:0>のゲート端子とを接続する。転送トランジスタQのゲート端子は、転送トランジスタT<5:0>のゲート端子に接続される。転送トランジスタTG<0>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続し、転送トランジスタTG<1>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続する。
【０１３０】
転送トランジスタTSGSiは、導電線SGSSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタTSGS(i+1)は、導電線SGSSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１３１】
転送トランジスタRDECADiは、導電線SGDSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタRDECAD(i+1)は、導電線SGDSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１３２】
ここで、この実施例が参考例と異なる点は、メモリセルアレイ内のブロックBK<i>, BK<i+1>とドライバ33内の転送トランジスタとを接続するために、ドライバ33上に、ブロックBK<i>, BK<i+1>内の３以上の導電層と同じ構造を持つ３以上の導電層Lを配置したことにある。これら３以上の導電層Lを用いて、少なくともビット線側セレクトゲート線SGD<5:0>をドライバ33に接続する。
【０１３３】
この場合、図１９及び図２０の断面図に示すように、転送トランジスタTCGi<0>, TCG(i+1)<0>と第一メタル層M1との間には、メモリセルアレイ内と同様に、３以上の導電層（本例では、５つの導電層）が形成されるため、配線の複雑化を抑制でき、メモリセルアレイとドライバ33との接続が容易化される。
【０１３４】
尚、実施例では、ワード線WLi<5:0>, WL(i+1)<5:0>、ビット線側セレクトゲート線SGD<5:0>及びソース線側セレクトゲート線SGSi, SGS(i+1)について、ドライバ33上の３以上の導電層を利用したが、これらのうちの少なくとも１つ、例えば、ビット線側セレクトゲート線SGD<5:0>についてこれらの導電層を利用すれば、本発明による配線の複雑化の抑制という効果を得ることができる。
【０１３５】
また、実施例では、ドライバ33上の３以上の導電層は、例えば、ブロックBK<i>, BK<i+1>が配置される第一方向の幅がメモリセルアレイ内のビット線側セレクトゲート線の第一方向の幅よりも広いプレート状を有する。但し、これに限定されることはなく、ドライバ33上の３以上の導電層の幅及びパターンについては、設計や製造などの容易化などの観点から、適宜、変更が可能である。
【０１３６】
さらに、実施例では、ドライバ33上の３以上の導電層のうち最下層は、接地電位Vssに固定されるシールド線SHIELDにしている。これにより、転送トランジスタTCGi<0>, TCG(i+1)<0>とその上に形成される３以上の導電層との干渉を防ぐことができる。また、ドライバ33上の３以上の導電層内に、適宜、シールド線SHIELDを配置し、信号線同士の干渉を防止することも可能である。
【０１３７】
また、ドライバ33上の３以上の導電層のうちの少なくとも１つを、電気的にフローティング状態のダミー層にしてもよいし、メモリセルアレイ及び周辺回路に電源電位（例えば、プラスの電源電位、接地電位など）を供給するための電源層にしてもよい。
【０１３８】
この実施例では、図１３及び図１４のレイアウト、即ち、ブロックBK<i>内のビット線側セレクトゲート線とブロックBK<i+1>内のビット線側セレクトゲート線とが一対一に共通接続されたうえでドライバ33に接続される、というビット線側セレクトゲート線の共有化を図ったものを前提とする。
【０１３９】
但し、ビット線側セレクトゲート線の共有化を行っていないデバイスに対しても、本発明の適用により、配線の複雑化の抑制に関して一定の効果を得ることができる。
【０１４０】
(4)   効果  
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑えることができる。
【０１４１】
また、特に、BiCSメモリにおいて、一定の記憶容量を持つメモリセルアレイを複数に分割し、分割されたメモリセルアレイの間に、これらメモリセルアレイに共有されるドライバを配置するレイアウト、例えば、図１２に示すレイアウトを実現できる。
【０１４２】
図１２のレイアウトは、図９及び図１０のレイアウトに比べて、ワード線、ビット線側セレクトゲート線及びソース線側セレクトゲート線のＣＲ時定数による信号遅延を１／４程度に抑えることができるため、コア部の動作スピードの高速化に貢献できる。
【０１４３】
図２１は、BiCS-NANDフラッシュメモリのドライバを詳細に示している。
【０１４４】
これは、図１２のレイアウト及び図１８乃至図２０の構造に対応する。
【０１４５】
１ブロック内において、ワード線の数は、4本（4層）、ビット線側セレクトゲート線の数は、6本（1層）、ソース線側セレクトゲート線の数は、1本（1層）とする。
【０１４６】
ドライバ33は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。ロウデコーダ35は、アンド回路から構成され、アドレス信号ADDRESSをデコードする。レベルシフタ34は、ドライバ33とロウデコーダ35の間に接続される。
【０１４７】
BSTON、VRDEC、RDECANDn<0>及びRDECANDn<1>は、転送トランジスタのオン／オフを制御する制御信号であり、SGDD<5:0>, CG<3:0>, SGSS, RDECADi, RDECAD(i+1), SGDSは、転送電圧である。
【０１４８】
この例では、二つのブロックBK<i>, BK<i+1>に対して、27個の転送トランジスタが必要になる。その内訳は、  
・  ブロックBK<i>, BK<i+1>内の8本(= 4本×2ブロック)のワード線WL<3:0>に対して8個の転送トランジスタTCGi<3:0>, TCG(i+1)<3:0>、  
・  ブロックBK<i>, BK<i+1>内の12本(= 6本×2ブロック)のビット線側セレクトゲート線SGD<5:0>に対して15個の転送トランジスタTOR<5:0>, T<5:0>, TG<0>, TG<1>, Q、  
・  ブロックBK<i>, BK<i+1>内の2本(= 1本×2ブロック)のソース線側セレクトゲート線SGSに対して4個の転送トランジスタTSGSi, TSGS(i+1), RDECADi, RDECAD(i+1)  
である。
【０１４９】
このように、本例では、二つのブロックに対して27個の転送トランジスタを設ければよい。即ち、１ブロック内のワード線の数が4本（4層）、ビット線側セレクトゲート線の数が6本（1層）、ソース線側セレクトゲート線の数が1本（1層）のBiCS-NANDフラッシュメモリにおいて、周辺回路の面積増大を抑えることができる。
【０１５０】
本発明の例によれば、BiCSメモリの実用化に貢献することができる。
【０１５１】
(5)   まとめ
以上のように、本発明の実施例によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑えることができる。
【０１５２】
４．  適用例  
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(NAND列)から構成されるBiCS-NANDフラッシュメモリに有効であるが、それ以外にも、BiCS技術が適用された三次元積層不揮発性半導体メモリに適用可能である。
【０１５３】
また、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるMONOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
【０１５４】
さらに、1つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
【０１５５】
５．  むすび  
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのメモリセルとドライバとを接続する配線の複雑化を抑えることができる。
【０１５６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５７】
【図１】BiCS-NANDフラッシュメモリの鳥瞰図。
【図２】BiCS-NANDフラッシュメモリの平面図。
【図３】図２のIII-III線に沿う断面図。
【図４】図２のIV-IV線に沿う断面図。
【図５】NANDセルユニットの構造図。
【図６】NANDセルユニットの鳥瞰図。
【図７】メモリセルアレイの等価回路図。
【図８】BiCS-NANDと二次元NANDとの比較図。
【図９】ブロックレイアウトの第一例を示す図。
【図１０】ブロックレイアウトの第二例を示す図。
【図１１】ブロックレイアウトの第三例を示す図。
【図１２】ブロックレイアウトの第四例を示す図。
【図１３】ビット線側セレクトゲート線のレイアウトの概念図。
【図１４】図１３をデバイス化したときの平面図。
【図１５】ビット線側セレクトゲート線のレイアウトの概念図。
【図１６】参考例としてのレイアウトを示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】実施例としてのレイアウトを示す平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１８のＸＸ−ＸＸ線に沿う断面図。
【図２１】本発明の例に係わるドライバを示す回路図。
【符号の説明】
【０１５８】
WL<0>, …WL<3>:  ワード線、  BL<0>, …BL<m>:  ビット線、  SGS:  ソース線側セレクトゲート線、  SGD<0>, …SGD<5>:  ビット線側セレクトゲート線、  AA:  アクティブエリア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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