(57)【特許請求の範囲】
【請求項１】
第１のパワー電界効果トランジスタ及び前記第１のパワー電界効果トランジスタとは異なる第２のパワー電界効果トランジスタの、少なくとも２つのパワー電界効果トランジスタを有する、信号を増幅するための増幅器回路であって、前記第１のパワー電界効果トランジスタが第１の信号を増幅する構成とされると共に前記第２のパワー電界効果トランジスタが第２の信号を増幅する構成とされ、それぞれのパワー電界トランジスタが多数の要素的トランジスタを有し、それらのパワー電界効果トランジスタ及び要素的トランジスタがソース、ゲート及びドレインの電極を有し、
前記第１のパワー電界効果トランジスタの要素的トランジスタが前記第２のパワー電界効果トランジスタの要素的トランジスタと交互に配置され、
前記第２のパワー電界効果トランジスタに含まれる２つの要素的トランジスタの間に配置された前記第１のパワー電界効果トランジスタに含まれるそれぞれの要素的トランジスタは、そのソースとして、前記第１のパワー電界効果トランジスタに含まれる要素的トランジスタの一つの側に配置された要素的トランジスタであって前記第２のパワー電界効果トランジスタに含まれる要素的トランジスタのソースに直接配置されたソースを有すると共に、そのドレインとして、前記第１のパワー電界効果トランジスタに含まれる要素的トランジスタの異なる側に配置された別の要素的トランジスタであって前記第２のパワー電界効果トランジスタに含まれる別の要素的トランジスタのドレインに隣接して配置されたドレインを有し、
前記第１のパワー電界効果トランジスタが活性状態のときには前記第２のパワー電界効果トランジスタが活性状態でなく、かつ、逆の場合も同様になるように、第１及び第２の信号のうちの一方だけがそれぞれの瞬間に与えられ、それらの第１及び第２の信号を増幅する構成とされており、それによって、前記パワー電界効果トランジスタの活性状態である方の要素的トランジスタは、活性状態でないパワー電界効果トランジスタの要素的トランジスタが配置されているスペースにより離隔される、ことを特徴とする増幅器回路。
【請求項２】
請求項１に記載の増幅器回路であって、少なくとも２つの波長帯域の信号を増幅する構成とされ、前記第２の信号が含まれる波長帯域から離れた波長帯域に前記第１の信号が含まれる、ことを特徴とする増幅器回路。
【請求項３】
請求項１または２に記載の増幅器回路であって、前記要素的トランジスタが回路プレートの表面において矩形領域を占め、前記矩形領域が相対する長い辺と相対する短い辺とを有し、要素的トランジスタの前記矩形領域の長い辺が別の要素的トランジスタの前記矩形領域の長い辺に位置する、ことを特徴とする増幅器回路。
【請求項４】
前記第１のパワー電界効果トランジスタ及び／又は前記第２のパワー電界効果トランジスタの要素的トランジスタの矩形領域が互いに同一である、ことを特徴とする請求項３記載の増幅器回路。
【請求項５】
前記第１のパワー電界効果トランジスタの要素的トランジスタの矩形領域が前記第２のパワー電界効果トランジスタの要素的トランジスタの矩形領域よりも大きい、ことを特徴とする請求項３記載の増幅器回路。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、例えば２つの異なる波長帯域の信号等のような少なくとも２つの異なる信号を増幅するのに好適な増幅器回路に関する。
【０００２】
（背景）
今日の移動局による通信においては、それぞれ異なる規格（標準）を用いることについての要求があり、それらの規格がそれぞれの増幅方法に適した変調方法を要求し得るものであるため、それぞれ異なる増幅器の設計が必要となる場合がある。また、それぞれの異なる規格では、それぞれの異なる波長帯域が使用される。デュアル・バンドの移動局にあっては、例えば１８００ＭＨｚの波長でのＧＳＭと８００ＭＨｚの波長でのＡＭＰＳとを用いたりすることにより、移動局が２つの異なる波長帯域における信号の受信と送信をすることができるものとなっている。
【０００３】
移動電話機等のような移動局においては、移動局から信号を送信する最終過程で電力増幅器を使用している。その電力増幅器では、信号を増幅するためにパワートランジスタ（power transistors（電力用トランジスタないし高出力トランジスタ））を使用している。それらのトランジスタは、様々な設計によるＦＥＴｓ（電界効果トランジスタ（Field Effect Transistors）。「ＦＥＴｓ」の「ｓ」は、複数のＦＥＴであることを表す。以下において同じ。）で構成されるのが通例となっている。それぞれ異なる規格で要求される出力電力は、それぞれの波長帯域についての異なる電力となり得るので、出力ＦＥＴｓは、それぞれの帯域について異なる出力電力を生成するように駆動させる必要がある。例えば、９００ＭＨｚについて３．５Ｗの出力電力が要求されるのと同時に、１８００ＭＨｚについては要求される出力電力が１．６Ｗであるような場合もあり得る。上述した８００ＭＨｚ用のＡＭＰＳ、９００ＭＨｚ及び１８００ＭＨｚ用のＧＳＭ、並びに１９００ＭＨｚ用のＰＣＳ等のように、異なる波長帯域を使用する規格は多数存在する。また、出力トランジスタは、それぞれの異なる規格に対し、特別に選択された動作点（operating points）等を要求するそれぞれの異なる変調方法を用いるために、それぞれ異なる設計によって構成しなければならない場合がある。
【０００４】
出力増幅器として使用するＦＥＴｓは、特定の狭いレンジの出力電力について最適に出力電力を生成するように設計するだけで構成することができる。図１においては、ＦＥＴの効率ηの線図を、いくつかの特定した前提の下で出力電力の関数としてプロットした曲線により示してある。ここにいう特定した前提とは、例えば、ドレイン−ソース電圧を一定とし、負荷抵抗を一定とし、平均のゲート−ソースだけを変化させることなどを含み得るものである。その線図である図１には、２つのグラフがプロットしてあり、一方のグラフは、ある規格に従った９００ＭＨｚでの送信用に出力電力についての最適化をしたＦＥＴの効率に係るグラフであり、もう一方のグラフは、ある同種の規格に従った１８００ＭＨｚでの送信用に出力電力についての最適化をしたＦＥＴの効率に係るグラフであるが、その同種の規格のほうがより少ない出力電力を要求するものとなっている。それぞれのトランジスタは、それぞれの影を付けた部分よりも低い領域においてのみ使用することができる。適切な動作点は破線で示してある。９００ＭＨｚで要求される電力を供給するのに最適に作動する設計としたＦＥＴについては、それらの前提の下で１８００ＭＨｚのようなより高い周波数でより少ない出力電力を供給するのに使用する場合にはより低い効率を有するものとなることが図において認められる。一般に、このようなことからの結論として、マルチモード（multimode）の電力増幅器用に最適化した単一の出力ＦＥＴを設計するのは困難ということになる。図１の例では、２つの周波数で要求される出力電力を最適に供給するように設計されたそれぞれ異なるＦＥＴｓを使用すべきものとなっている。この場合、それらの２つのＦＥＴｓは、例えば、それぞれの出力電力を供給するのに適した範囲としてそれぞれが可能な限り狭い範囲を有するものとすることができる。
【０００５】
しかしながらその一方で、それらのＦＥＴｓの電力消費及び冷却（cooling）についても考慮することが必要である。標準的なネットワークを利用して移動局からのデータを送信（伝送）することについての要請が一般に増大してきている。かかるネットワークにおいては、考慮対象の基地局（considered base station）と通信をする時間が各タイム・スロットに分割され、考慮対象の移動局からの送信を例えば多くとも８個目のタイム・スロット毎に行うことができるようにする。これにより、ＦＥＴが特定の出力電力用に設計されている場合では、電力消費及び電力放散（power dissipation）が連続的な送信に要する量の約８分の１に相当する量にしかならないことになる。データの送信が要求される場合には、より多くのタイム・スロットを移動局に対して割り当てることができ、例えば、全部で８個のタイム・スロットの組のうちから２つないし３つのタイム・スロットを移動局に対して割り当てることもできる。このことは、また、電力増幅器とそれらの中に含まれるＦＥＴｓをそのより高い平均出力電力用に設計しなければならず、かつ、それ故に電力回路（power circuits）の冷却を改良（増強）する必要がある、ということも伴う。これにより、通常であれば、それらのＦＥＴｓの領域を相当に大きくして各トランジスタから離れて行く熱の伝導を高めなければならない、ということが必要になる。
【０００６】
米国特許４，２７６，５１６及び４，６８２，１９７においては、Ｂ級の電力増幅器についての交差指型にしたバイポーラトランジスタ構造（interdigitated bipolar transistor structures）が開示されており、そのバイポーラトランジスタ構造では、かかる増幅器において従来より交互にオン状態への切換がなされていた相補型トランジスタによって隣り合う各フィンガを構成している。
【０００７】
（発明の要約）
本発明の目的は、効率的な冷却を行い、かつ、チップ領域を効率的に使用する、２つの異なる波長帯域についての増幅器回路を提供することである。
【０００８】
このようなことから、本発明により解決すべき課題は、２つの波長帯域の信号を増幅するために必要な異なるトランジスタを如何に集積して、半導体チップ上で占有する領域を少なくし、かつ、各トランジスタが放散する電力を効率的に伝導除去する（conduct away（伝導させて除去する））ことができるように配置したトランジスタを有するものとするか、ということである。
【０００９】
例えば信号処理回路の出力ステージ等で使用されたりするパワー電界効果トランジスタの構造においては、それぞれの個々のトランジスタが多数の“フィンガ”を有し、それらのフィンガが列ないし行（line or row）を形成するように配置された要素トランジスタないし要素的トランジスタ（element or elementary transistors）となっている。それらのフィンガを交差指型にして一つのパワートランジスタに属している各要素トランジスタを他のパワートランジスタに属している各トランジスタと交互に並べることにより、それぞれの要素トランジスタは、その要素トランジスタが発生する熱を受け入れることになるチップの表面領域として大きな表面領域を有するものとなる。これは、それぞれの瞬間では一つのパワートランジスタだけが活性状態となることを前提とするが、このことは、例えば、異なる波長帯域を使用して通信を行い、かつ、それぞれの波長帯域自体に対してそれぞれパワートランジスタを備える場合にも当てはまることである。
【００１０】
このようなことから、それらの要素トランジスタは、各グループにまとめられてそれぞれ異なる目的に使用される電界効果トランジスタ・ユニットを形成する。こうすることにより、一つのトランジスタ・ユニットは、より低い周波数帯域等のようにより多くの電気の出力電力が要求される各波長の信号ないし波長帯域の信号の増幅を予定したもの（その増幅をする用途に供せられるもの）にすることができる。このトランジスタ・ユニットは、多くの出力電力を有する出力信号を供給しなければならないので、このことからチップにおける大きな領域を必要とする。他のトランジスタユニット、例えば、より高い周波数の信号の増幅を予定したトランジスタ・ユニットのような他のトランジスタ・ユニットは、それが活性状態であるときに発生する熱がより少ないので、より小さな領域を必要とするものとすることができる。このため、第１のトランジスタ・ユニットの要素トランジスタの数は、第２のトランジスタ・ユニットの要素トランジスタの数より多くすることもできる。他の形態として、あるいは、それと共に組み合わせる形態として、第２のトランジスタ・ユニットの要素トランジスタは、それぞれ一つずつが第２のトランジスタ・ユニットの要素トランジスタより小さな領域を占有するものとすることもできる。
【００１１】
（図面の簡単な説明）
次に、添付図面を参照しつつ、限定的でない実施の形態として本発明を説明する。添付図面において、
−図１は、出力電力の関数として示したパワー電界効果トランジスタ（ＦＥＴ）の効率の線図であり、
−図２の（ａ）は、単一のＦＥＴフィンガのレイアウトを上から見た概略図であり、
−図２の（ｂ）は、ＦＥＴの回路記号であり、
−図３は、移動体ユニット通信システムにおけるそれぞれ異なる通信チャネルに対してのそれぞれ異なる出力ＦＥＴｓの使用を例示した概略図であり、
−図４は、交差指型にした要素的ＦＥＴｓを例示した図３のものと同種の概略図であり、
−図５の（ａ）は、図３の実施形態におけるＦＥＴｓのレイアウトを例示した図２の（ａ）のものと同種の概略図並びに共通のソース及びドレインを有するＦＥＴフィンガの並列配置（juxtaposition）を示した図であり、
−図５の（ｂ）は、より大きな重負荷を許容するＦＥＴｓのレイアウトを例示した図５の（ａ）のものと同種の概略図であり、
−図５の（ｃ）は、より大きな重負荷を許容し、かつ、最小限のスペースを必要とするＦＥＴｓのレイアウトを例示した図５の（ａ）のものと同種の概略図であり、
−図６の（ａ）は、より大きな重負荷を許容し、かつ、最小限のスペースを必要とするＦＥＴｓの他のレイアウトを例示した図５の（ａ）のものと同種の概略図であり、
−図６の（ｂ）は、図６の（ａ）に例示したＦＥＴｓと等価な回路図であり、
−図７は、重負荷を許容し、かつ、少ないスペースを必要とする交差指型にしたＦＥＴｓの別の構造の、図３のものと同種の図であり、
−図８は、重負荷を許容し、かつ、少ないスペースを必要とする交差指型にしたＦＥＴｓのさらに別の構造の、図３のものと同種の図であり、
−図９の（ａ）、（ｂ）は、それぞれ、適切に離隔したソースを有するＦＥＴｓのレイアウトを例示した図６の（ａ）、（ｂ）と同種の図である。
【００１２】
（詳細な説明）
例えば移動局等における電力増幅器用に作られる電界効果トランジスタは、多数の小さなＦＥＴｓないし要素的ＦＥＴｓを並列に接続していわゆるマルチフィンガ構造（multifinger structure）を生成することにより作られるのが通例である。図２の（ａ）には、かかるＦＥＴの要素フィンガ１を上から見たときの図を例示してある。ソース３及びドレイン５は、延びた矩形の平行な領域として見えるものであり、それらの領域が有する長手方向は、互いに対して平行になっており、かつ、ソースとドレインの間に配置されたゲート領域７の長手方向に対しても平行になっている。ゲート領域７は、通常は何等かの電気的な絶縁をする層の最上部上に金属層によって作られる。信号は、ソースとドレインの間の電流を変調する電圧としてゲート７に供給される。図２の（ｂ）は、図２の（ａ）に書き表したＦＥＴの等価な回路図を示したものである。
【００１３】
図３の概略的な図示では、デュアル・バンドの移動局９を例示してあり、このデュアル・バンドの移動局９は、基地局１１、１３と通信をするものとなっている。移動局のアンテナ１５は、受信機回路１７に接続され、かつ、パワーＦＥＴｓ１９、２１を介して送信機信号処理回路２３にも接続されている。それらのＦＥＴｓは、ＦＥＴ要素（FET elements（ＦＥＴ要素ないしＦＥＴ素子））１９、２１を含む２つのグループＡ、Ｂに配列されており、それぞれのＦＥＴ要素がチップ上で延びた矩形の領域を占有し、それぞれの領域が図２の（ａ）に書き表したような要素的フィンガ１となっている。第１のグループＡのＦＥＴｓ１９は、より低い波長に係る信号を増幅することを予定したものであり、それ故に高い出力電力を供給することが可能でなければならず、したがってより高い波長帯域用とすることを予定した第２のグループＢのＦＥＴｓ２１よりも全体として大きな領域を占める。このことは、２つのグループのＦＥＴＳの要素的フィンガが等しい長さを有し、かつ、それ故に同等な領域を占有する場合、第１のＦＥＴが第２のＦＥＴよりも多くのフィンガを必要とすることを意味する。このため、ＦＥＴｓ１９の第１のグループＡは、５つのフィンガを有し、それらのフィンガのゲートが送信機信号処理回路２３の一つの出力端子に並列に接続されているのに対し、ＦＥＴｓ２１の第２のグループＢは、より少ない数のフィンガ（このケースでは４つのフィンガ）を有し、それらのフィンガのゲートが送信機回路２３の別の出力端子に並列に接続されている。第１のグループＡのＦＥＴｓ１９の全領域は、第２のグループのＦＥＴｓ２１により占有されている全領域から物理的ないし幾何学的に離隔されている。フィンガのレイアウトは、図式的に表した図５の（ａ）に詳細に示してある。この図においては、それぞれのグループＡ、Ｂの要素的ＦＥＴｓのドレイン５にアンテナ１５が接続されており、かつ、それぞれのグループのＦＥＴｓのソースが並列に（例えば共通の接地へと）接続されていることが分かる。
【００１４】
しかし、例えば時分割多重方式においてより多くのタイム・スロットを使用する場合のように、要素的ＦＥＴｓ１９、２１がより大きな負荷を担わなければならない場合には、それぞれのＦＥＴ要素がより激しく熱せられる（熱くなる）ことになるので、図５の（ｂ）に例示したように、それらのＦＥＴ要素にそれぞれチップ上でのより大きなスペースを与える必要がある。追加のスペースとして必要な分は、図５の（ａ）に例示したレイアウトで使用しているスペースの５０〜１００％までとすることもできる。移動局９からの送信が常に単一の波長帯域上でなされる、すなわち、例えば９００ＭＨｚ上か１９００ＭＨｚ上でなされることから、それぞれのグループのＦＥＴｓが同時には作動ないし通電（電圧印加）されないので、それらを交互配置（interleave）して活性状態のグループにおける要素的ＦＥＴｓの大部分が非活性状態のグループの少なくとも一つの要素的ＦＥＴによって離隔されるようにすることができる。これにより、発生する熱がより大きな領域に亘って分散され、発生する熱を伝導除去することができる。この場合、要素的ＦＥＴｓの大部分は、チップ上で要素ＦＥＴの領域の２倍に等しい有効なスペースを有するものとなる。そのようなレイアウトは、図５の（ｃ）で詳細に例示してあり、また、図４からも明らかに分かる。ここで、一方のグループにおけるそれぞれの要素ＦＥＴは、他方のグループにおける要素ＦＥＴｓの間に配置されている（最も外側のＦＥＴｓは考慮しない。）。それぞれの要素的フィンガの矩形領域は、このように交互配置した構成ないし交差指型にした構成とされ、それによって長い辺（長い側縁部）が互いに平行であり、かつ、互いに対して一様な間隔を有する配置で置かれた矩形領域の構造ないしパターンを形成している。
【００１５】
図５の（ａ）に例示したフィンガのレイアウトにおいては、一つのフィンガのドレインが隣接するフィンガのドレインの側方に間を置かずに直接配置されており（隣接するフィンガのドレインのすぐ脇に設置されており）、ＦＥＴフィンガが鏡像のように構成されている、すなわち、それぞれのグループのフィンガが一つ置きのもの毎に同一であるようになっている。すなわち、一つのフィンガのドレインが隣接するフィンガのドレインの側方に間を置かずに直接配置され、それぞれのグループにおいて、第１番目、第３番目及び第５番目のフィンガが互いに同一であり、かつ、第２番目及び第４番目のフィンガが互いに同一であるようになっている。本実施形態においては、互いの側方に直接配置された（互いのすぐ脇に配置された）隣り合うトランジスタにおいて各ドレインないし各ソースを有する同じ構成を用いている。ここでは、一つ置きのフィンガがすべて同一である。すなわち、第１番目、第３番目、第５番目、第７番目、第９番目のフィンガは、互いに同一のものであってＦＥＴｓの第１のグループＡを構成しており、また、第２番目、第４番目、第８番目、第１０番目のフィンガは、互いに同一のものであってＦＥＴｓの第２のグループＢを構成している。
【００１６】
対をなしてそれぞれのグループのＦＥＴｓを配置することが有益となり得るケースもある。図６の（ａ）は、そのようなレイアウトを例示したものである。このように、最も外側にあるＦＥＴｓはグループＡに属し、次の内側にある２つのＦＥＴｓはグループＢに属し、次の内側にある２つのＦＥＴＳはグループＡに属している、などという具合になっている。図６の（ａ）のレイアウトの等価な回路は、図６の（ｂ）に示してある。
【００１７】
チップの冷却は、要素的ＦＥＴｓ１９、２１の行ないし列の各端部においてより良好となり得るので、より多くの電力が必要なグループのＦＥＴｓを端部においてより多くすることもできる。図７は、そのような構造を例示したものである。その構造の中間部分では、各要素的領域１の長い辺に垂直な横方向において見られるように、一つ置きのＦＥＴフィンガがすべてＦＥＴｓの第１のグループＡに属し、かつ、他の一つ置きのＦＥＴフィンガがすべてＦＥＴｓの第２のグループＢに属している。既に観たもの（observer）であったように、各端部において熱がより容易にその領域から伝導除去されるので、第１のグループＡのそれら以外のさらなる要素的ＦＥＴｓ（ここでは一対のＦＥＴｓ１９）は、同じ方向において見られるようにその構造の端部に分散して配置されている。
【００１８】
図８は、別の実施形態を例示したものである。ここでは、図４の実施形態におけるもののように、ＦＥＴｓの第１のグループＡのフィンガ１９’が厳密に第２のグループＢのフィンガ２１と交互に並んでいる。第１のグループのＦＥＴｓに全体としてより大きな領域を与えるために、このグループの各フィンガ１９’に対しては、ＦＥＴｓ２１の第２のグループの長さよりも大きな長さを与えてある。この実施形態は、外見上、図５の（ｃ）、図６及び図７の実施形態よりも幾分効率が低い形態でチップの領域を使用する。
【００１９】
それぞれ異なるトランジスタのソースを互いにおいて直接位置させることができないケースもある。このケースがあるのは、そのような配置が、非活性状態のトランジスタもが多少の出力信号を供給することになる原因となり得るものである、活性状態のトランジスタと非活性状態のトランジスタとの間における漏話現象の虞をもたらすためである。その場合には、図９の（ａ）に例示したように、各電界効果トランジスタの要素的トランジスタのソースを、適切な幅を有するストリップ（strip（帯状部分））ないしギャップによって離隔する必要がある。各電界効果トランジスタは、このときには完全に電気的に隔離されることになり、また、それらの電界効果トランジスタが占有する全体の領域は、幾分増大することになる。対応する回路図は、図９の（ｂ）に示してある。
【図面の簡単な説明】
【図１】  出力電力の関数として示したパワー電界効果トランジスタ（ＦＥＴ）の効率の線図である。
【図２】  （ａ）は、単一のＦＥＴフィンガのレイアウトを上から見た概略図であり、（ｂ）は、ＦＥＴの回路記号である。
【図３】  移動体ユニット通信システムにおけるそれぞれ異なる通信チャネルに対してのそれぞれ異なる出力ＦＥＴｓの使用を例示した概略図である。
【図４】  交差指型にした要素的ＦＥＴｓを例示した図３のものと同種の概略図である。
【図５】  （ａ）は、図３の実施形態におけるＦＥＴｓのレイアウトを例示した図２の（ａ）のものと同種の概略図並びに共通のソース及びドレインを有するＦＥＴフィンガの並列配置を示した図であり、（ｂ）は、より大きな重負荷を許容するＦＥＴｓのレイアウトを例示した（ａ）のものと同種の概略図であり、（ｃ）は、より大きな重負荷を許容し、かつ、最小限のスペースを必要とするＦＥＴｓのレイアウトを例示した（ａ）のものと同種の概略図である。
【図６】  （ａ）は、より大きな重負荷を許容し、かつ、最小限のスペースを必要とするＦＥＴｓの他のレイアウトを例示した図５の（ａ）のものと同種の概略図であり、（ｂ）は、（ａ）に例示したＦＥＴｓと等価な回路図である。
【図７】  重負荷を許容し、かつ、少ないスペースを必要とする交差指型にしたＦＥＴｓの別の構造の、図３のものと同種の図である。
【図８】  重負荷を許容し、かつ、少ないスペースを必要とする交差指型にしたＦＥＴｓのさらに別の構造の、図３のものと同種の図である。
【図９】  （ａ）、（ｂ）は、それぞれ、適切に離隔したソースを有するＦＥＴｓのレイアウトを例示した図６の（ａ）、（ｂ）と同種の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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