(57)【特許請求の範囲】
【請求項１】
互いに平行な複数のワード線と、
前記複数のワード線と交差するように形成された互いに平行な複数のビット線と、
前記ワード線とビット線との各交差部に配置されて、一端が前記ワード線に他端が前記ビット線に接続されたメモリセルと、
前記ワード線と前記ビット線との間にデータの読み出し／書き込みのための電圧を選択的に付与する駆動回路と、
前記複数のビット線に接続され、前記メモリセルに記憶されたデータの読み出し／書き込みを行うセンスアンプ回路と、
前記センスアンプで読み出した前記メモリセルのデータに基づき、前記複数のビット線の電位を選択的に調節するビット線駆動補助回路と、
前記センスアンプ回路により読み出した前記メモリセルのデータを記憶する記憶回路と
を備え、
前記ビット線駆動補助回路は前記記憶回路に記憶されたデータに基づいて前記ビット線の電位を選択的に調節する
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、可逆的に設定される抵抗値をデータとして記憶する可変抵抗素子と、この可変抵抗素子に直列接続されたダイオードを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
互いに平行な複数のワード線と互いに平行な複数のビット線との交差部に配置されたメモリセルに印加する電圧を調節する方法であって、
選択したワード線に所定の電圧を印加し、そのワード線と交差する複数のビット線の電位をセンスアンプで読み出す工程と、
前記センスアンプで読み出した電位をメモリセルの情報として記憶回路に格納する工程と、
前記記憶回路に格納した情報に基づいて、ビット線駆動補助回路を駆動し、前記複数のビット線の電位を選択的に調節して、電圧降下を補償した電圧を前記複数のビット線に選択的に印加する工程と、
を備えることを特徴とするメモリセル電圧印加方法。
【請求項４】
前記電圧降下を補償した電圧を前記複数のビット線に選択的に印加する工程は、選択したメモリセルの物理アドレスから電圧降下を算出する工程を含む
ことを特徴とする請求項３記載のメモリセル電圧印加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリセルの電圧降下を補償する半導体記憶装置の構造及びその方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化・微細化に伴い、より小さな面積に、より高密度で素子を形成することが必要になってきている。特に、半導体メモリにおいて、小さい面積により高密度で素子を形成し、ビット単価をより廉価に製造することが重要な課題のひとつである。
【０００３】
しかしながら、従来、最も低コストのメモリである多値ＮＡＮＤフラッシュメモリにおいても、製造ルールの縮小に伴い、加工の難しさ、電界効果型トランジスタの限界等により、これ以上のコスト低減が困難になっている。
【０００４】
一方、より高密度でメモリ素子を製造する方法に、電界効果型トランジスタを用いない三次元タイプ構造を用いたメモリセルがある。このようなメモリセルとして、ダイオードや双方向に電流を制限することの出来る非オーミック素子等と、例えば、相変化メモリ、抵抗変化メモリ、コンダクタンス・ブリッジメモリ等のメモリ素子を使用するものがある。
【０００５】
しかしながら、三次元タイプのセルにおいては、ルール縮小に伴いワード線あるいはビット線の抵抗値が大きくなり電圧降下が生じる。その結果、すべてのメモリセルに正確な動作電位を与えることが出来ず大きな問題となっている。それ故に、最小セルアレイ単位を大きくすることが不可能となり、結果的にチップサイズの縮小が困難になっている。
【０００６】
したがって、メモリセルの電圧降下のばらつきを補償する技術が必要になる（例えば、特許文献１）。
【特許文献１】米国特許第６４８０４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルの電圧降下を補償した、信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの態様において、半導体記憶装置は、互いに平行な複数のワード線と、複数のワード線と交差するように形成された互いに平行な複数のビット線と、ワード線とビット線との各交差部に配置されて、一端がワード線に他端がビット線に接続されたメモリセルと、ワード線とビット線との間にデータの読み出し／書き込みのための電圧を選択的に付与する駆動回路と、複数のビット線に接続され、メモリセルに記憶されたデータの読み出し／書き込みを行うセンスアンプ回路と、センスアンプで読み出したメモリセルのデータに基づき、複数のビット線の電位を選択的に調節するビット線駆動補助回路とを備えることを特徴とする。
【０００９】
本発明の他の態様において、メモリセル電圧印加方法は、互いに平行な複数のワード線と互いに平行な複数のビット線との交差部に配置されたメモリセルに印加する電圧を調節する方法であって、選択したワード線に所定の電圧を印加し、そのワード線と交差する複数のビット線の電位をセンスアンプで読み出す工程と、センスアンプで読み出した電位をメモリセルの情報として記憶回路に格納する工程と、記憶回路に格納した情報に基づいて、ビット線駆動補助回路を駆動し、複数のビット線の電位を選択的に調節して、電圧降下を補償した電圧を複数のビット線に選択的に印加する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルの電圧降下が補償され、信頼性の高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１２】
［全体構成］
図１は、本発明の実施の形態に係る不揮発性メモリのブロック図である。
【００１３】
この不揮発性メモリは、後述する抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するワード線駆動回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びワード線駆動回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１５】
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びワード線駆動回路３で選択された任意の配線へ転送される。
【００１６】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１７】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１９】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，WN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２０】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動又は水素、酸素イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）、陽イオンが架橋（コンタクティングブリッジ）することで抵抗値の変化するもの（ＣＢＲＡＭ）等を用いることができる。
【００２１】
後者の可変抵抗素子ＶＲとしては、高抵抗状態を安定状態とするある種の遷移金属酸化物を記憶層として用いることができる。このメモリセルＭＣに所定のセット用電圧を与えると、高抵抗状態から低抵抗状態に遷移させることができる（セット状態）。また、低抵抗状態のメモリセルにセット用電圧より低くパルス幅が長いリセット用電圧を印加すると、熱過程によりメモリセルを高抵抗状態に遷移させることができる（リセット動作）。
【００２２】
図４は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。
【００２３】
図４において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はワード線駆動回路３の一部である選択回路３ａに接続されている。
【００２４】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すカラム制御回路２内の回路に接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００２５】
以下で詳細に説明するように、選択回路２ａは、切替スイッチ２３を介して、センスアンプ回路２１またはビット線駆動補助回路２２と接続される。センスアンプ回路２１で読み出したビット線情報に基づいて、選択トランジスタＱＰ０、ＱＮ０のゲートにビット線選択信号ＢＳｊが供給される。そして、ビット線ＢＬｊが再び選択されて、そのビット線ＢＬｊが補正電圧発生回路４９と接続される。
【００２６】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００２７】
［データ読み出し及び書き込み動作］
次に、二値データのリード・ライト動作を説明する。
【００２８】
上述した回路において、データは各メモリセルＭＣの可変抵抗素子ＶＲの抵抗値の大小として記憶される。非選択状態では、例えば、ワード線選択信号／ＷＳ０，／ＷＳ１，…が“Ｈ”レベル、ビット線選択信号ＢＳ０，ＢＳ１，…が“Ｌ”レベルとなって全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ１に繋がるすべてのメモリセルＭＣを選択する場合を考えると、ワード線駆動回路３はワード線選択信号／ＷＳ１を“Ｌ”レベルとし、カラム制御回路２はビット線選択信号ＢＳ０〜ＢＳ２を “Ｈ”レベルとする。これによってワード線ＷＬ１はワード線側ドライブセンス線ＷＤＳに接続されるので、ドライブセンス線ＷＤＳに“Ｈ”レベル、ビット線ＢＬ０〜ＢＬ２に“Ｌ”レベルを印加することにより、ワード線ＷＬ１が“Ｈ”レベル、ビット線ＢＬ０〜ＢＬ２が“Ｌ”レベルとなる。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。このとき、選択セルに流れる電流量は、可変抵抗素子ＶＲの抵抗値によって決まるから、電流量の大きさを検知することにより、データの読み出しができる。すなわち、図５に示すように、例えば高抵抗の消去状態を“１”、低抵抗のプログラム状態を“０”に対応させて、センスされた電流値が少ない場合“１”、多い場合“０”と検出することができる。
【００２９】
なお、非選択のワード線ＷＬと選択されたビット線ＢＬ０〜ＢＬ２とは共に“Ｌ”レベルであるから、これらの間には電流は流れない。従って、選択されたメモリセル以外のメモリセルには電流は流れない。
【００３０】
次に二値データの書き込み動作について説明する。
【００３１】
図６は、データ書込時の選択信号／ＷＳ，ＢＳと、ドライブデータ線ＷＤＳ，ビット線ＢＬに印加する書き込みパルスＷＰ，ＢＰを示す波形図である。書き込みパルスＷＰ，ＢＰは、昇圧回路を含むパルスジェネレータ９から生成出力される。
【００３２】
高抵抗状態から低抵抗状態に変化させるデータセット時には、データを書き込むメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１を“Ｌ”レベルにすると共に、書き込むメモリに対応した１又は複数のビット線ＢＬｊのビット線選択信号ＢＳｊを“Ｈ”レベルにする。これと同時に、ワード線側ドライブセンス線ＷＤＳには、図５に示す、可変抵抗素子ＶＲの抵抗値を消去レベルからプログラムレベルに変化させるための書き込みパルスＷＰを与える。この書き込みパルスＷＰは、図１に示すパルスジェネレータ９から与えられ、パルス高さは例えばＶｃｃレベルとする。同時にビット線ＢＬには、Ｖｓｓレベルとなる負の書き込みパルスＢＰが与えられる。これにより、高抵抗状態（消去状態）の可変抵抗素子ＶＲを低抵抗状態（プログラム状態）にセットすることができる。但し、このとき選択されるビット線ＢＬｊの中には、既に低抵抗であるメモリセルＭＣが接続されているものもあることに留意する必要がある。
【００３３】
また、低抵抗状態から高低抵抗状態に変化させるデータリセット時には、複数のメモリセルに対する一括消去が可能であるが、メモリセル毎の個別消去も可能である。この場合には、データを消去するメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１をセット時よりも長い時間“Ｌ”レベルにすると共に、消去するメモリに対応した１又は複数のビット線ＢＬｊのビット線選択信号ＢＳｊを同じくセット時よりも長い時間“Ｈ”レベルにする。消去時には、メモリセルが低抵抗状態となっているので、ワード線側ドライブセンス線ＷＤＳには、セット時よりも低い消去パルスＥＷＰを印加し、ビット線ＢＬには、Ｖｓｓレベルとなる負の消去パルスＥＢＰを印加する。これにより、低抵抗状態にある可変抵抗素子ＶＲに長い時間、多めの電流を流すことによってジュール熱によって高抵抗状態にリセットすることができる。
【００３４】
以上では、ワード線ＷＬでの電圧降下を考慮していなかったが、実際には、ワード線ＷＬが微細化してくると、電圧降下の影響が無視できなくなる。
【００３５】
このようなメモリセルアレイ１内部でのメモリセルＭＣの電圧降下について図７を用いて説明する。
【００３６】
一本のワード線ＷＬ１に接続されたアクセスすべきメモリセルＭＣ１〜ＭＣｎのそれぞれの可変抵抗素子ＶＲに所定の電圧Ｖ１を一度に印加したい場合には、ビット線ＢＬ１〜ＢＬｎの電位を接地電位（ＧＮＤ）にし、ワード線ＷＬ１に電圧Ｖ１を印加すればよい。
【００３７】
しかし、実際には、ワード線駆動回路３から各メモリセルＭＣ１〜ＭＣｎまでの距離が異なるため、電圧降下の影響により、各メモリセルＭＣ１〜ＭＣｎの可変抵抗素子ＶＲにはＶ１−Ｉ×Ｒｊ（Ｉはワード線ＷＬ１を流れる電流、Ｒｊはワード線駆動回路３からメモリセルＭＣｊまでの抵抗値）の電圧しかかからない。
【００３８】
また、一本のワード線ＷＬ１に接続されたアクセスされるメモリセルＭＣ１〜ＭＣｎの中の例えばメモリセルＭＣｊの可変抵抗素子ＶＲが低抵抗状態である場合には、そのメモリセルＭＣｊに貫通電流が流れるため、ワード線ＷＬ１に流れる電流Ｉが増大し、電圧降下の影響がさらに大きくなる。
【００３９】
その結果、メモリセルＭＣ１〜ＭＣｎの可変抵抗素子ＶＲに印加される電圧にばらつきが生じ、メモリセルＭＣに情報を正しく記憶させることが困難となり、半導体メモリ全体としての信頼性が低下する。
【００４０】
[カラム制御回路の構造]
次に、以上の点を改善した本発明の実施形態で使用されるカラム制御回路２について詳細に説明する。
【００４１】
図７は、カラム制御回路２の構成をその周辺回路と共に示した概略的な回路図である。カラム制御回路２は、ビット線ＢＬの電流値から記憶されたデータを検知して、これを記憶するセンスアンプ２１と、センスアンプ２１で読み出されたデータに基づいてビット線ＢＬに補正電圧を印加するビット線駆動補助回路２２と、これらの回路２１、２２の選択切替えを行う切替スイッチ２３とを有する。
【００４２】
図８は、カラム制御回路２をひとつのビット線ＢＬｊについて更に詳細に示したものである。
【００４３】
センスアンプ回路２１は、充放電容量回路４１，４２、データキャッシュ回路４３を備える。充放電容量回路４１は、ビット線選択回路２ａにより選択された一定時間、ビット線ＢＬｊに流れる電流の大きさに応じた速度で電荷を蓄積する。また、充放電容量回路４２は、プリチャージ用のＭＯＳトランジスタ４７を介して一定期間電荷をプリチャージする。
【００４４】
充放電切り換え用のゲートＭＯＳトランジスタ４５は、両容量回路４１，４２が一定時間、チャージされた後にＯＮとなる。容量回路４１の充電電圧は、ビット線ＢＬｊに流れる電流値が大きい場合、高電圧、小さい場合、低電圧となるので、トランジスタ４５がＯＮになった後に、容量回路４２に蓄積された電荷は、前者の場合は保持され、後者の場合は容量回路４１側に放電される。従って、ビット線ＢＬｊに繋がるメモリセルＭＣが低抵抗の場合、充放電容量回路４２の電位は“Ｈ”、高抵抗の場合、充放電容量回路４２の電位は“Ｌ”となる。この電位情報は、データ転送用のゲートＭＯＳトランジスタ４６をＯＮすることによりデータキャッシュ回路４３に転送される。データキャッシュ回路４３は、この情報を記憶することが可能な、例えば、フリップフロップ回路によって構成される。ここで、データキャッシュ回路４３は、センスアンプ回路１３の一部として説明したが、半導体基板上のそれ以外の領域に設けることも可能である。
【００４５】
データキャッシュ回路４３から転送された情報に応答して、ビット線駆動補助回路２２は補正電圧発生回路４９を駆動し、切替スイッチ２３はゲートＭＯＳトランジスタ４８を駆動する。補正電圧発生回路４９は、低抵抗状態のメモリセルＭＣに流れる貫通電流による電圧降下を補償するための補正電圧を発生する。補正電圧は、ビット線選択回路２ａを介して、電圧が補正されるべきビット線ＢＬｊに印加される。
【００４６】
ここで、電圧が補正されるべきビット線ＢＬｊはひとつに限定されず、複数であってもよい。また、ゲートＭＯＳトランジスタ４４とゲートＭＯＳトランジスタ４８は少なくとも一方が必ずオフであり、同時にオンであることはない。すなわち、２つのゲートＭＯＳトランジスタ４４、４８からなる切替スイッチ２３により、ビット線選択回路２ａとの接続は、センスアンプ回路２１とビット線駆動補助回路２２のいずれかに切り替えられる。
【００４７】
[メモリセル電圧印加方法の実施の形態]
以下、本発明の実施形態に係るメモリセル電圧印加方法について詳細に説明する。
【００４８】
図９は、実施形態に係るメモリセル電圧印加方法のフローチャートである。本実施形態は、リセット状態のメモリセルＭＣｎに正確に情報を記憶させ、セット状態とする方法に関する。
【００４９】
まず、工程１として、ワード線駆動回路３により、１本のワード線ＷＬ１を選択し、このワード線ＷＬ１に電圧Ｖ２を印加する（ステップ５１）。ここで、電圧Ｖ２は、読み出し用の電圧であって、電圧Ｖ１と同じであっても、異なっていてもよい。
【００５０】
次に、工程２として、ビット線選択回路２ａにより、セットすべきメモリセルＭＣが接続されているすべてのビット線ＢＬｊを選択し、切替スイッチ２３のセンスアンプ回路切替え用のゲートＭＯＳトランジスタ４４（図８）をターンオンしてから、ビット線ＢＬｊに読み出し用の電流パルスを与え、ビット線ＢＬｊの電流値をセンスアンプ回路２１で検出し、そのデータを記憶する（ステップ５２）。
【００５１】
次に、工程３として、データキャッシュ回路４３に記憶した情報を、切替スイッチ２３及びビット線駆動補助回路２２に転送する（ステップ５３）。同時に、切替スイッチ２３のセンスアンプ回路切り換え用のゲートＭＯＳトランジスタ４４をターンオフし、アクセスすべきビット線ＢＬｊの切替スイッチ２３のビット線駆動補助回路切り替え用のゲートＭＯＳトランジスタ４８をターンオンする。こうすることで、ビット線ＢＬｊへの接続をセンスアンプ回路２１からビット線駆動補助回路２２へ切り替えることができる。
【００５２】
次に、工程４として、データキャッシュ回路４３に記憶されたデータが“Ｈ”であるビット線ＢＬｊに補正電圧発生回路４９により発生させた電圧Ｖ３（Ｖ３＞Ｖ２）を印加する（ステップ５４）。これにより、メモリセルＭＣｊのダイオードＳＤには逆バイアスがかかり貫通電流が流れるのを防止することができる。
【００５３】
ここで、Ｖ３は、所望のメモリセルＭＣｎの可変抵抗素子ＶＲの素子情報を変化させることが可能な電圧である。メモリセルＭＣｎの素子情報を変化させるためには、メモリセルＭＣｎの可変抵抗素子ＶＲの物理状態が変化する（すなわち、抵抗変化が生じ得る）電圧Ｖ３（Ｖ３＞Ｖ２）を印加する必要がある。したがって、低抵抗状態のメモリセルＭＣｊが接続するビット線ＢＬｊの電位を、ビット線駆動補助回路２２により予めＶ３まで昇圧することにより、メモリセルＭＣｊのダイオードＳＤに大きな逆バイアスがかかり貫通電流が流れるのを防止することができる。
【００５４】
次に、工程５として、ワード線駆動回路３により選択的にワード線ＷＬ１に書き込み用パルス電圧Ｖ３を印加する（ステップ５５）。
【００５５】
次に、工程６として、アクセスすべきビット線ＢＬｊのうち、データキャッシュ回路４３に記憶されたデータが“Ｌ”であるビット線ＢＬｊに、上記したパルスジェネレータ９により生成される書き込み用パルス電圧（ＧＮＤ−α）を印加する（ステップ５６）。ここで、αは、ワード線ＷＬ１による電圧降下を補償するための補正電圧である。αは、メモリセルＭＣｎの物理アドレスから決定することができる。例えば、ワード線ＷＬに接続するすべてのメモリセルＭＣが高抵抗状態であるとした場合の標準電流値Ｉと、メモリセルＭＣの物理アドレスから決定されるワード線の標準抵抗値Ｒを乗算することにより容易に算出可能である。他に、単位セルアレイを構成するＡＢＣＤ（図７）の４箇所のメモリセルＭＣの電流値をテスト時にモニターし、ＲＯＭヒューズに予め記憶しておくことにより、αを決定することもできる。
【００５６】
この本実施形態によるメモリセル電圧印加方法によれば、メモリセルＭＣの電圧降下を有効に補償することができ、メモリセルＭＣの可変抵抗素子ＶＲをリセット状態からセット状態にするのに必要な正確な電圧を当該可変抵抗素子ＶＲに印加することが可能となる。結果として、半導体メモリ全体のデータの信頼性が向上する。
【００５７】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、電圧降下αの値は、ワード線に接続されている貫通状態のメモリセルの数、そのリーク電流等により変化し、回路的に自己整合的に印加することも可能である。また、ワード線に可変抵抗素子ＶＲの物理状態変化電位の電圧を印加し、ビット線に電圧降下を補償したＧＮＤ−αの電位の電圧を印加する代わりに、ワード線に可変抵抗素子の物理状態変化電位＋αの電位の電圧を印加し、ビット線の電位をＧＮＤに固定しても同様の効果を得ることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る半導体記憶装置のブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイ及びその周辺回路の回路図である。
【図５】二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。
【図６】同実施形態におけるデータ書込時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイ及びその周辺回路を概略的に示したものである。
【図８】同実施形態に係る半導体記憶装置のひとつのビット線についてのカラム制御回路を略示したものである。
【図９】本発明の実施形態に係るメモリセル電圧印加方法を説明するフローチャートである。
【符号の説明】
【００５９】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ワード線駆動回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・データラッチ、  ７・・・ステートマシン、  ８・・・エンコード・デコード回路、  ９・・・パルスジェネレータ、  ２ａ・・・ビット線選択回路、  ２１・・・センスアンプ回路、  ２２・・・ビット線駆動補助回路、  ２３・・・切替スイッチ、  ４１、４２・・・充放電容量回路、  ４３・・・データキャッシュ回路、  ４４・・・センスアンプ切り換え用ゲートＭＯＳトランジスタ、  ４５・・・充放電用ゲートＭＯＳトランジスタ、  ４６・・・データ転送用ゲートＭＯＳトランジスタ、  ４７・・・プリチャージ用ＭＯＳトランジスタ、  ４８・・・ビット線駆動補助回路切り替え用ゲートＭＯＳトランジスタ、  ４９・・・補正電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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