(57)【特許請求の範囲】
【請求項１】
複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なうデータ伝送システムにおいて、
所定ビット幅の送信データを生成するデータ生成回路と、
前記送信データの送信先のアドレスを生成して前記送信データに付加するアドレス生成回路と、
このアドレス生成回路から出力された前記送信データおよび前記アドレスを前記複数レーンに対応して分割するレーン分割回路と、
前記アドレスに対応する送信先のスレーブＩＣチップを指定するフラグを生成して、分割された前記送信データにそれぞれ付加する複数のフラグ生成回路と、
これら複数のフラグ生成回路の出力をパラレル／シリアル変換して複数のシリアル通信路にそれぞれ送信する複数の第１のシリアル送信回路と
を有するマスターＩＣチップと、
複数のシリアル通信路からのデータを受信してシリアル／パラレル変換する複数のシリアル受信回路と、
これら複数のシリアル受信回路から出力されるデータからフラグを抽出し、このフラグが当該スレーブＩＣチップ宛か否かを判断する複数のフラグデコード回路と、
前記フラグが当該スレーブＩＣチップ宛である場合にのみ動作し、前記シリアル通信路間の前記受信データの受信時刻のバラツキを補正すると共に前記フラグを除去した上で前記アドレス及び前記送信データを復元するレーン間同期回路と、
このレーン間同期回路の出力の処理を行うデータ処理回路と、
前記フラグが当該スレーブＩＣチップ宛でない場合に複数のシリアル通信路を介して前記受信データを他のスレーブＩＣチップにそれぞれ転送する第２のシリアル送信回路と
を有する複数のスレーブＩＣチップと
を備えたことを特徴とするデータ伝送システム。
【請求項２】
前記フラグが、
コードが１ずつ増加するコードを送信先のスレーブＩＣチップに割り当てたものであることを特徴とする
請求項１に記載のデータ伝送システム。
【請求項３】
前記フラグが、
送信先のスレーブＩＣチップ毎にフラグの１ビットを割り当てたものであることを特徴とする
請求項１に記載のデータ伝送システム。
【請求項４】
前記アドレスに前記フラグを包含させたことを特徴とする
請求項１に記載のデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なうデータ伝送システムに関し、特に消費電力の低減が可能なデータ伝送システムに関する。
【背景技術】
【０００２】
従来の複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なうデータ伝送システムに関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平１１−１７５１２７号公報
【特許文献２】特開２０００−２４４５１６号公報
【特許文献３】特開２００２−２９７４６０号公報
【特許文献４】特開２００３−１９６２３０号公報
【特許文献５】特開２００５−１１７１３４号公報
【０００４】
図７は複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なう従来のデータ伝送システムの一例を示す構成ブロック図である。
【０００５】
図７において、１は送信するデータを生成して複数レーンのシリアル通信によってデータを送信するマスターＩＣチップ、２，３及び４はマスターＩＣチップから送信されたデータに内で自分宛のデータを受信してデータ処理するスレーブＩＣチップである。
【０００６】
図７中”ＳＣ０１”に示すマスターＩＣチップ１からの３本のシリアル通信路はスレーブＩＣチップ２に接続される。
【０００７】
そして、図７中”ＳＣ０２”に示すスレーブＩＣチップ２からの３本のシリアル通信路はスレーブＩＣチップ３に接続され、図７中”ＳＣ０３”に示すスレーブＩＣチップ３からの３本のシリアル通信路はスレーブＩＣチップ４に接続され、図７中”ＳＣ０４”に示す３本のシリアル通信路がスレーブＩＣチップ４から後続のスレーブＩＣチップ（図示せず。）に接続される。
【０００８】
ここで、図７に示す従来例の動作を図８、図９、図１０、図１１及び図１２を用いて説明する。図８はマスターＩＣチップの具体例を示す構成ブロック図、図９はマスターＩＣチップの動作を説明するフロー図、図１０は伝送されるデータの一例を示す説明図、図１１はスレーブＩＣチップの具体例を示す構成ブロック図、図１２はスレーブＩＣチップの動作を説明するフロー図である。
【０００９】
図８において、５は送信データを生成するデータ生成回路、６はアドレスを生成して送信データに付加するアドレス生成回路、７は送信データを３つのシリアル通信路（３つのレーン）に分割するレーン分割回路、８，９及び１０は分割された送信データをパラレル／シリアル変換してシリアル通信路に送信するシリアル送信回路である。また、５，６，７，８，９及び１０はマスターＩＣチップ５０を構成している。
【００１０】
データ生成回路５の出力端子はアドレス生成回路６の入力端子に接続され、アドレス生成回路６の出力端子はレーン分割回路７の入力端子に接続される。
【００１１】
また、レーン分割回路７の３つの出力端子はそれぞれシリアル送信回路８，９及び１０の入力端子に接続され、シリアル送信回路８，９及び１０の出力端子は図８中”ＳＬ１１”、”ＳＬ１２”及び”ＳＬ１３”に示すシリアル通信路にそれぞれ接続される。
【００１２】
図９中”Ｓ００１”において、マスターＩＣチップ５０は、データ生成回路５により送信データを生成し、図９中”Ｓ００２”において、マスターＩＣチップ５０は、アドレス生成回路６により送信先のアドレスを生成して送信データに付加し、図９中”Ｓ００３”においてマスターＩＣチップ５０は、レーン分割回路７により送信データを３つのシリアル通信路に分割する。
【００１３】
例えば、図１０中”ＳＤ２１”、”ＳＤ２２”及び”ＳＤ２３”に示すように、マスターＩＣチップ５０は、アドレス生成回路６により３０ビット幅の生成された送信データの先頭に３０ビット幅の送信先のアドレスを付加して、レーン分割回路７により３０ビット幅のアドレス及び送信データを１０ビット幅で３つに分割する。
【００１４】
そして、図９中”Ｓ００４”において、マスターＩＣチップ５０は、シリアル送信回路８，９及び１０により、分割された送信データ（アドレスを含む）をレーン毎にパラレル／シリアル変換して図８中”ＳＬ１１”、”ＳＬ１２”及び”ＳＬ１３”に示すシリアル通信路に送信する。
【００１５】
一方、図１１において、１１，１２及び１３はシリアル通信路からのデータを受信してシリアル／パラレル変換するシリアル受信回路、１４はレーン間（シリアル通信路間）の同期を行なうレーン間同期回路、１５はアドレスデコード回路、１６はデータ処理回路、１７，１８及び１９は送信データをパラレル／シリアル変換してシリアル通信路に送信するシリアル送信回路である。
【００１６】
また、１１，１２，１３，１４，１５，１６，１７，１８及び１９はスレーブＩＣチップ５１を構成している。
【００１７】
図１１中”ＳＬ３１”、”ＳＬ３２”及び”ＳＬ３３”に示すシリアル通信路はシリアル受信回路１１，１２及び１３の入力端子にそれぞれ接続され、シリアル受信回路１１，１２及び１３のパラレル出力端子はレーン間同期回路１４の３つの入力端子にそれぞれ接続される。
【００１８】
レーン間同期回路１４の出力端子はアドレスデコード回路１５の入力端子に接続され、アドレスデコード回路１５の出力端子はデータ処理回路１６の入力端子に接続される。また、シリアル受信回路１１，１２及び１３のシリアル出力端子はシリアル送信回路１９，１８及び１７の入力端子にそれぞれ接続される。
【００１９】
図１２中”Ｓ１０１”において、スレーブＩＣチップ５１は、シリアル受信回路１１，１２及び１３でデータを受信したか否かを判断し、もし、データを受信したと判断した場合には、図１２中”Ｓ１０２”において、スレーブＩＣチップ５１は、シリアル受信回路１１，１２及び１３により受信データをシリアル／パラレル変換する。
【００２０】
但し、図１０中”ＲＤ２１”，”ＲＤ２２”及び”ＲＤ２３”に示すように、それぞれの受信データは各シリアル通信路の状況に応じて受信時刻が同一ではない。
【００２１】
例えば、図１０中”ＲＤ２１”に示す受信データは、送信時刻に対して受信時刻が図１０中”ＤＴ２１”に示す時間だけ遅延しているのに対して、図１０中”ＲＤ２２”に示す受信データは、図１０中”ＲＤ２１”に示す受信データよりも図１０中”ＤＴ２２”に示す時間だけ遅延している。
【００２２】
同様に、例えば、図１０中”ＲＤ２３”に示す受信データは、図１０中”ＲＤ２２”に示す受信データよりも更に図１０中”ＤＴ２３”に示す時間だけ遅延している。
【００２３】
すなわち、シリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正しなければ、正確に送信されてきた送信データを復元することができない。
【００２４】
このため、図１２中”Ｓ１０３”において、スレーブＩＣチップ５１は、レーン間同期回路１４によりシリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正すると共に、アドレス及び送信データを復元する。ちなみに、シリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正する方法に関しては、既存の方法を用いる。
【００２５】
例えば、１０ビット幅で分割されているアドレス及び送信データを取り出し、３０ビット幅のアドレス及び送信データに復元する。
【００２６】
図１２中”Ｓ１０４”においてスレーブＩＣチップ５１は、アドレスデコード回路１５により復元されたデータから付加されているアドレスを抽出し、図１２中”Ｓ１０５”において抽出されたアドレスが自分宛のものであるか否かを判断する。
【００２７】
もし、図１２中”Ｓ１０５”においてアドレスが自分宛のものであると判断した場合、図１２中”Ｓ１０６”において、スレーブＩＣチップ５１は、データ処理回路１６により、受信復元したデータの処理を行う。
【００２８】
一方、もし、図１２中”Ｓ１０５”においてアドレスが自分宛のものではないと判断した場合、図１２中”Ｓ１０７”において、スレーブＩＣチップ５１は、受信復元したデータを破棄すると共に、シリアル送信回路１９，１８及び１７によりシリアル受信回路１１，１２及び１３で受信したデータ（シリアルデータ）を図１１中”ＳＬ４１”、”ＳＬ４２”及び”ＳＬ４３”に示すシリアル通信路を介して他のスレーブＩＣチップに転送する。
【００２９】
この結果、マスターＩＣチップが送信データにアドレスを付加して複数のシリアル通信路（レーン）に分割して送信し、スレーブＩＣチップが受信したデータを復元し自分宛のデータであるか否かを判断し、自分宛のデータの場合はデータ処理を行い、それ以外の場合には受信したデータを他のスレーブＩＣチップに転送することにより、複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なうことが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかし、図６に示す従来例では、レーン間同期回路１４で受信したデータを復元してアドレスデコード回路１５でアドレスの内容を評価するまで、受信したデータが自分宛のものであるか否かを判断できないため、レーン間同期回路１４で受信した全てのデータの復元をしなければならないと言った問題点があった。
【００３１】
特に、レーン間同期回路１４は、一般的に、回路規模が大きなＦＩＦＯ（First In First Out）バッファで構成される場合が多いので、自分宛ではない受信したデータの復元のためのレーン間同期回路１４の動作によって消費電力の増大が生じてしまうと言った問題があった。
従って本発明が解決しようとする課題は、消費電力の低減が可能なデータ伝送システムを実現することにある。
【課題を解決するための手段】
【００３２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のＩＣチップをディジーチェーン接続して複数レーンのシリアル通信によりＩＣチップ間のデータ伝送を行なうデータ伝送システムにおいて、
所定ビット幅の送信データを生成するデータ生成回路と、前記送信データの送信先のアドレスを生成して前記送信データに付加するアドレス生成回路と、このアドレス生成回路から出力された前記送信データおよび前記アドレスを前記複数レーンに対応して分割するレーン分割回路と、前記アドレスに対応する送信先のスレーブＩＣチップを指定するフラグを生成して、分割された前記送信データにそれぞれ付加する複数のフラグ生成回路と、これら複数のフラグ生成回路の出力をパラレル／シリアル変換して複数のシリアル通信路にそれぞれ送信する複数の第１のシリアル送信回路とを有するマスターＩＣチップと、複数のシリアル通信路からのデータを受信してシリアル／パラレル変換する複数のシリアル受信回路と、これら複数のシリアル受信回路から出力されるデータからフラグを抽出し、このフラグが当該スレーブＩＣチップ宛か否かを判断する複数のフラグデコード回路と、前記フラグが当該スレーブＩＣチップ宛である場合にのみ動作し、前記シリアル通信路間の前記受信データの受信時刻のバラツキを補正すると共に前記フラグを除去した上で前記アドレス及び前記送信データを復元するレーン間同期回路と、このレーン間同期回路の出力の処理を行うデータ処理回路と、前記フラグが当該スレーブＩＣチップ宛でない場合に複数のシリアル通信路を介して前記受信データを他のスレーブＩＣチップにそれぞれ転送する第２のシリアル送信回路とを有する複数のスレーブＩＣチップとを備えたことにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。
【００３５】
請求項２記載の発明は、
請求項１に記載の発明であるデータ伝送システムにおいて、
前記フラグが、
コードが１ずつ増加するコードを送信先のスレーブＩＣチップに割り当てたものであることにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。
【００３６】
請求項３記載の発明は、
請求項１に記載の発明であるデータ伝送システムにおいて、
前記フラグが、
送信先のスレーブＩＣチップ毎にフラグの１ビットを割り当てたものであることにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。また、複数のスレーブＩＣチップ宛のデータを同時（マルチキャスト）に送信することができる。
【００３７】
請求項４記載の発明は、
請求項１に記載の発明であるデータ伝送システムにおいて、
前記アドレスに前記フラグを包含させたことにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。
【発明の効果】
【００３８】
本発明によれば次のような効果がある。
請求項１，２，３，４，５及び請求項６の発明によれば、マスターＩＣチップが送信データにアドレスを付加して複数のシリアル通信路（レーン）に分割すると共にフラグをそれぞれ付加して送信し、スレーブＩＣチップが受信したデータのうち１つのシリアル通信路（レーン）のフラグを抽出し自分宛のデータであるか否かを判断し、自分宛のデータの場合はデータを復元してデータ処理を行い、それ以外の場合には受信したデータを他のスレーブＩＣチップに転送することにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。
【００３９】
また、請求項５の発明によれば、送信先のスレーブＩＣチップ毎にフラグの１ビットを割り当てることにより、複数のスレーブＩＣチップ宛のデータを同時（マルチキャスト）に送信することができる。
【発明を実施するための最良の形態】
【００４０】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るデータ伝送システムの一実施例を示す構成ブロック図である。
【００４１】
図１において、２０は送信するデータを生成して複数レーンのシリアル通信によってデータを送信するマスターＩＣチップ、２１，２２及び２３はマスターＩＣチップから送信されたデータに内で自分宛のデータを受信してデータ処理するスレーブＩＣチップである。
【００４２】
図１中”ＳＣ５１”に示すマスターＩＣチップ２０からの３本のシリアル通信路はスレーブＩＣチップ２１に接続される。
【００４３】
そして、図１中”ＳＣ５２”に示すスレーブＩＣチップ２１からの３本のシリアル通信路はスレーブＩＣチップ２２に接続され、図１中”ＳＣ５３”に示すスレーブＩＣチップ２２からの３本のシリアル通信路はスレーブＩＣチップ２３に接続され、図１中”ＳＣ５４”に示す３本のシリアル通信路がスレーブＩＣチップ２３から後続のスレーブＩＣチップ（図示せず。）に接続される。
【００４４】
ここで、図１に示す実施例の動作を図２、図３、図４、図５及び図６を用いて説明する。図２はマスターＩＣチップの具体例を示す構成ブロック図、図３はマスターＩＣチップの動作を説明するフロー図、図４は伝送されるデータの一例を示す説明図、図５はスレーブＩＣチップの具体例を示す構成ブロック図、図６はスレーブＩＣチップの動作を説明するフロー図である。
【００４５】
図２において、２４は送信データを生成するデータ生成回路、２５はアドレスを生成して送信データに付加するアドレス生成回路、２６は送信データを３つのシリアル通信路（３つのレーン）に分割するレーン分割回路、２７，２８及び２９はレーン毎に送信先を指定するフラグを生成して送信データに付加するフラグ生成回路、３０，３１及び３２は分割された送信データをパラレル／シリアル変換してシリアル通信路に送信するシリアル送信回路である。
【００４６】
また、２４，２５，２６，２７，２８，２９，３０，３１及び３２はマスターＩＣチップ５２を構成している。
【００４７】
データ生成回路２４の出力端子はアドレス生成回路２５の入力端子に接続され、アドレス生成回路２５の出力端子はレーン分割回路２６の入力端子と、フラグ生成回路２７，２８及び２９の入力端子にそれぞれ接続される。
【００４８】
また、レーン分割回路２６の３つの出力端子はフラグ生成回路２７，２８及び２９を介してシリアル送信回路３０，３１及び３２の入力端子にそれぞれ接続され、シリアル送信回路３０，３１及び３２の出力端子は図２中”ＳＬ６１”、”ＳＬ６２”及び”ＳＬ６３”に示すシリアル通信路にそれぞれ接続される。
【００４９】
図３中”Ｓ２０１”において、マスターＩＣチップ５２は、データ生成回路２４により送信データを生成し、図３中”Ｓ２０２”において、マスターＩＣチップ５２は、アドレス生成回路２５により送信先のアドレスを生成して送信データに付加し、図３中”Ｓ２０３”においてマスターＩＣチップ５２は、レーン分割回路２６により送信データを３つのシリアル通信路に分割する。
【００５０】
さらに、図３中”Ｓ２０４”において、マスターＩＣチップ５２は、フラグ生成手段２７，２８及び２９により、アドレス生成回路２５が生成したアドレスに基づき送信先を指定するフラグを生成し、３つに分割された送信データにフラグをそれぞれ付加する。
【００５１】
例えば、図４中”ＳＤ７１”、”ＳＤ７２”及び”ＳＤ７３”に示すように、マスターＩＣチップ５２は、アドレス生成回路２５により３０ビット幅の生成された送信データの先頭に３０ビット幅の送信先のアドレスを付加して、レーン分割回路２６により３０ビット幅のアドレス及び送信データを１０ビット幅で３つに分割すると共にフラグ生成回路２７，２８及び２９により１０ビット幅のフラグを付加する。
【００５２】
ここで、３つに分割された送信データに付加される１０ビット幅のフラグは、レーン（シリアル通信路）毎に単独に識別可能であり、レーン（シリアル通信路）毎に異なるフラグであっても、共通のフラグであっても構わない。
【００５３】
例えば、スレーブＩＣチップ２１が送信先である場合”０００００００００１（１０ビット２進数値）”、スレーブＩＣチップ２２が送信先である場合”００００００００１０（１０ビット２進数値）”、スレーブＩＣチップ２３が送信先である場合”００００００００１１（１０ビット２進数値）”とし、レーン（シリアル通信路）毎に共通であるものとする。
【００５４】
そして、図３中”Ｓ２０５”において、マスターＩＣチップ５２は、シリアル送信回路３０，３１及び３２により、分割された送信データ（フラグ及びアドレスを含む）をレーン毎にパラレル／シリアル変換して図２中”ＳＬ６１”、”ＳＬ６２”及び”ＳＬ６３”に示すシリアル通信路に送信する。
【００５５】
一方、図５において、３３，３４及び３５はシリアル通信路からのデータを受信してシリアル／パラレル変換するシリアル受信回路、３６，３７及び３８はレーン（シリアル通信路）毎に付加されたフラグをデコードするフラグデコード回路、３９はレーン間（シリアル通信路間）の同期を行なうレーン間同期回路、４０はアドレスデコード回路、４１はデータ処理回路、４２，４３及び４４は送信データをパラレル／シリアル変換してシリアル通信路に送信するシリアル送信回路である。
【００５６】
また、３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３及び４４はスレーブＩＣチップ５３を構成している。
【００５７】
図５中”ＳＬ８１”、”ＳＬ８２”及び”ＳＬ８３”に示すシリアル通信路はシリアル受信回路３３，３４及び３５の入力端子にそれぞれ接続され、シリアル受信回路３３，３４及び３５のパラレル出力端子はフラグデコード回路３６，３７及び３８を介してレーン間同期回路３９の３つの入力端子にそれぞれ接続される。
【００５８】
レーン間同期回路３９の出力端子はアドレスデコード回路４０の入力端子に接続され、アドレスデコード回路４０の出力端子はデータ処理回路４１の入力端子に接続される。また、シリアル受信回路３３，３４及び３５のシリアル出力端子は、フラグデコード回路３６，３７及び３８を介してシリアル送信回路４４，４３及び４２の入力端子にそれぞれ接続される。
【００５９】
図６中”Ｓ３０１”において、スレーブＩＣチップ５３は、シリアル受信回路３３，３４及び３５でデータを受信したか否かを判断し、もし、データを受信したと判断した場合には、図６中”Ｓ３０２”において、スレーブＩＣチップ５３は、シリアル受信回路３３，３４及び３５により受信データをシリアル／パラレル変換する。
【００６０】
また、図６中”Ｓ３０３”において、スレーブＩＣチップ５３は、フラグデコード回路３６，３７及び３８により、レーン（シリアル通信路）何れか１つのフラグを抽出すると共に図６中”Ｓ３０４”において、スレーブＩＣチップ５３は、フラグデコード回路３６，３７若しくは３８により、抽出されたフラグが自分宛であるか否かを判断する。
【００６１】
すなわち、図４中”ＲＤ７１”に示すデータが最初に受信されるので、当該受信データからフラグを抽出すると共に、抽出されたフラグが自分宛であるか否かを判断する。
【００６２】
例えば、スレーブＩＣチップ５３が、図１中のスレーブＩＣチップ２２に相当し、抽出されたフラグが”００００００００１０（１０ビット２進数値）”であった場合には、抽出されたフラグが自分宛であると判断する。
【００６３】
但し、図４中”ＲＤ７１”，”ＲＤ７２”及び”ＲＤ７３”に示すように、それぞれの受信データは各シリアル通信路の状況に応じて受信時刻が同一ではない。
【００６４】
例えば、図４中”ＲＤ７１”に示す受信データは、送信時刻に対して受信時刻が図４中”ＤＴ７１”に示す時間だけ遅延しているのに対して、図４中”ＲＤ７２”に示す受信データは、図４中”ＲＤ７１”に示す受信データよりも図４中”ＤＴ７２”に示す時間だけ遅延している。
【００６５】
同様に、例えば、図４中”ＲＤ７３”に示す受信データは、図４中”ＲＤ７２”に示す受信データよりも更に図４中”ＤＴ７３”に示す時間だけ遅延している。
【００６６】
すなわち、シリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正しなければ、正確に送信されてきた送信データを復元することができない。
【００６７】
もし、図６中”Ｓ３０４”において、アドレスが自分宛であると判断した場合、図６中”Ｓ３０５”において、スレーブＩＣチップ５３は、レーン間同期回路３９によりシリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正すると共に、フラグを除去した上でアドレス及び送信データを復元する。ちなみに、シリアル通信路（レーン）間の受信データの受信時刻のバラツキを補正する方法に関しては、既存の方法を用いる。
【００６８】
例えば、フラグを除去すると共に、１０ビット幅で分割されているアドレス及び送信データを取り出し、３０ビット幅のアドレス及び送信データに復元する。
【００６９】
そして、図６中”Ｓ３０６”においてスレーブＩＣチップ５１は、データ処理回路４１により、受信復元したデータの処理を行う。また、アドレスデコード回路４０にて従来例のように付加されたアドレスに基づく自分宛データの判断を再度行なっても構わない。
【００７０】
一方、もし、図６中”Ｓ３０４”において、アドレスが自分宛ではないと判断した場合、レーン間同期回路３９を動作させることなく、図６中”Ｓ３０７”において、スレーブＩＣチップ５１は、シリアル送信回路４４，４３及び４２によりシリアル受信回路３３，３４及び３５で受信したデータ（シリアルデータ）を図５中”ＳＬ９１”、”ＳＬ９２”及び”ＳＬ９３”に示すシリアル通信路を介して他のスレーブＩＣチップに転送する。
【００７１】
例えば、スレーブＩＣチップ５３が、図１中のスレーブＩＣチップ２２に相当し、抽出されたフラグが”００００００００１１（１０ビット２進数値）”であった場合には、抽出されたフラグが自分宛ではないので、レーン間同期回路３９を動作させることなく、受信したデータ（シリアルデータ）を他のスレーブＩＣチップに転送する。
【００７２】
この結果、マスターＩＣチップが送信データにアドレスを付加して複数のシリアル通信路（レーン）に分割すると共にフラグをそれぞれ付加して送信し、スレーブＩＣチップが受信したデータのうち１つのシリアル通信路（レーン）のフラグを抽出し自分宛のデータであるか否かを判断し、自分宛のデータの場合はデータを復元してデータ処理を行い、それ以外の場合には受信したデータを他のスレーブＩＣチップに転送することにより、自分宛のデータを受信した時のみレーン間同期回路が動作するので、消費電力を低減することが可能になる。
【００７３】
なお、図１等に示す実施例の説明に際しては、付加されるフラグとして、例えば、スレーブＩＣチップ２１が送信先である場合”０００００００００１（１０ビット２進数値）”、スレーブＩＣチップ２２が送信先である場合”００００００００１０（１０ビット２進数値）”、スレーブＩＣチップ２３が送信先である場合”００００００００１１（１０ビット２進数値）”というような、コードが１ずつ増加するコードを割り当てているが、勿論、これに限定されるものではない。
【００７４】
例えば、送信先のスレーブＩＣチップ毎にフラグの１ビットを割り当てることにより、複数のスレーブＩＣチップ宛のデータを同時（マルチキャスト）に送信することができる。
【００７５】
例えば、スレーブＩＣチップ２１が送信先である場合”０００００００００１（１０ビット２進数値）”、スレーブＩＣチップ２２が送信先である場合”００００００００１０（１０ビット２進数値）”、スレーブＩＣチップ２３が送信先である場合”０００００００１００（１０ビット２進数値）”とし、これらの論理和を取ることにより同時送信（マルチキャスト）が可能なフラグを生成する。
【００７６】
すなわち、スレーブＩＣチップ２２及び２３にデータを送信する場合には、”００００００００１０（１０ビット２進数値）”と、”０００００００１００（１０ビット２進数値）”との論理和である”０００００００１１０（１０ビット２進数値）”がフラグとなる。
【００７７】
また、スレーブＩＣチップ２１〜２３にデータを送信する場合には、”０００００００００１（１０ビット２進数値）”と、”００００００００１０（１０ビット２進数値）”と、”０００００００１００（１０ビット２進数値）”との論理和である”０００００００１１１（１０ビット２進数値）”がフラグとなる。
【００７８】
一方、スレーブＩＣチップ側では抽出したフラグのうち自分に割り振られているビットに”１”が立っているか否かにより、自分宛のデータであるか否かを容易に判断することになる。
【００７９】
すなわち、例えば、スレーブＩＣチップ２１では、１０ビット幅のフラグのうち最下位ビット（ＬＳＢ（Least Significant Bit））に”１”が立っているか否かを検出すれば良いことになる。
【００８０】
また、図１等に示す実施例の説明に際しては、アドレスとは別個にフラグを付加する旨記載しているが、アドレスのビット幅に空きがある場合には、アドレス内の空き領域にフラグの情報を包含させるものであっても構わない。
【００８１】
また、図１等に示す実施例の説明に際しては、説明の簡単のために、レーン数であるシリアル通信路の数を３つ例示しているが、勿論、この数に限定されるものではなく、レーン（シリアル通信路）数が複数のものであれば構わない。
【００８２】
また、図１等に示す実施例の説明に際しては、説明の簡単のために、スレーブＩＣチップを３つ例示しているが、勿論、この数に限定されるものではなく、スレーブＩＣチップ数が複数のものであれば構わない。
【００８３】
また、図１等に示す実施例の説明に際しては、スレーブＩＣチップにアドレスデコード回路が記載されているが、自分宛のデータか否かは付加されたフラグに基づき事前に判断されるので、アドレスデコード回路は必須の構成要素ではない。
【図面の簡単な説明】
【００８４】
【図１】本発明に係るデータ伝送システムの一実施例を示す構成ブロック図である。
【図２】マスターＩＣチップの具体例を示す構成ブロック図である。
【図３】マスターＩＣチップの動作を説明するフロー図である。
【図４】伝送されるデータの一例を示す説明図である。
【図５】スレーブＩＣチップの具体例を示す構成ブロック図である。
【図６】スレーブＩＣチップの動作を説明するフロー図である。
【図７】従来のデータ伝送システムの一例を示す構成ブロック図である。
【図８】マスターＩＣチップの具体例を示す構成ブロック図である。
【図９】マスターＩＣチップの動作を説明するフロー図である。
【図１０】伝送されるデータの一例を示す説明図である。
【図１１】スレーブＩＣチップの具体例を示す構成ブロック図である。
【図１２】スレーブＩＣチップの動作を説明するフロー図である。
【符号の説明】
【００８５】
１，２０，５０，５２  マスターＩＣチップ
２，３，４，２１，２２，２３，５１，５３  スレーブＩＣチップ
５，２４  データ生成回路
６，２５  アドレス生成回路
７，２６  レーン分割回路
８，９，１０，１７，１８，１９，３０，３１，３２，４２，４３，４４  シリアル送信回路
１１，１２，１３，３３，３４，３５  シリアル受信回路
１４，３９  レーン間同期回路
１５，４０  アドレスデコード回路
１６，４１  データ処理回路
２７，２８，２９  フラグ生成回路
３６，３７，３８  フラグデコード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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