(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、該ゲート電極の両側に形成されたソース・ドレイン領域と、前記ゲート電極と前記半導体基板の間に形成された電荷蓄積層とを具備するトランジスタを複数有し、前記トランジスタの各々ひとつの前記ドース・ドレイン領域が接続され、前記複数のトランジスタが閉ループを形成し、前記複数のトランジスタの前記ゲート電極がともに接続されている、半導体装置。
【請求項２】
前記トランジスタを４以上有する請求項１記載の半導体装置。
【請求項３】
前記隣り合うトランジスタの接続されたソース・ドレイン領域が共通である請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電荷蓄積層がＯＮＯ膜である請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
請求項１から４のいずれかに記載の半導体装置を有する論理回路部と、不揮発性メモリを有するメモリアレー部を具備する半導体装置。
【請求項６】
前記不揮発性メモリは、前記請求項１から４にいずれかに記載の半導体装置の前記電荷蓄積層の構成と同じ構成を有する電荷蓄積層を有する請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路機能を有する半導体装置に関し、特に、その機能を再構成可能な半導体装置に関する。
【背景技術】
【０００２】
プログラムによって機能を再構成可能な論理回路は、論理回路設計のサイクルを早くできることから、製品開発サイクルの短い製品、例えば携帯電話などのモバイル機器に使用されている。再構成可能な論理回路としては、例えば、ＦＰＧＡ（Field Programmable Gate Array）が利用されている。ＦＰＧＡとしては、ＳＲＡＭを有しＳＲＡＭにプログラムするＳＲＡＭ方式や、プログラムによりアンチヒューズを導通させるアンチヒューズ方式がある。【０００３】
一方、不揮発性メモリとしてフラッシュメモリが広く用いられている。ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。ＯＮＯ膜を有するフラッシュメモリとしては、例えば特許文献1に開示されている。ＯＮＯ膜を有するフラッシュメモリは、ＯＮＯ膜に電荷を蓄積させることによりデータを書き込む。蓄積された電荷によりトランジスタの閾値電圧が不揮発的に変更される。データの読み取りは、閾値電圧を読み取ることにより行われる。また、データの消去は、蓄積された電荷を抜き取ることにより行う。【０００４】
【特許文献１】米国特許第６０１１７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＦＰＧＡにおいては、ＳＲＡＭ方式は何度でもプログラム可能であるが揮発性である。一方アンチヒューズ方式は不揮発性であるが、一回のみのプログラム方式である。また、回路設計上の選択性の広さと設計効率が両立しにくい。さらに、ＦＰＧＡである論理回路と不揮発性メモリを同一チップで製造することは製造工程が複雑になる。【０００６】
本発明は、上記課題に鑑み、回路機能を不揮発的に再構成可能な論理回路であり、回路設計上の選択性が広く設計効率がよく、不揮発性メモリを同一チップで製造することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板上に形成されたゲート電極と、該ゲート電極の両側に形成されたソース・ドレイン領域と、前記ゲート電極と前記半導体基板の間に形成された電荷蓄積層とを具備するトランジスタを有し、前記電荷蓄積層に電荷を蓄積させることにより、論理機能を不揮発的に再構成する半導体装置である。本発明によれば、トランジスタの電荷蓄積層に電荷を蓄積させ、トランジスタの閾値電圧を不揮発的に変更することで、回路機能を不揮発的に再構成可能な論理回路が可能となる。【０００８】
本発明は、半導体基板上に形成されたゲート電極と、該ゲート電極の両側に形成されたソース・ドレイン領域と、前記ゲート電極と前記半導体基板の間に形成された電荷蓄積層とを具備するトランジスタを複数有し、前記トランジスタの各々ひとつの前記ドース・ドレイン領域が接続され、前記複数のトランジスタが閉ループを形成する半導体装置である。本発明によれば、トランジスタの電荷蓄積層に電荷を蓄積させ、トランジスタの閾値電圧を不揮発的に変更することで、回路機能を不揮発的に再構成可能な論理回路が可能となる。さらに、論理回路の基本ブロック自体に回路機能の再構成機能を有し基本ブロックを繰り返し配置することで、回路設計上の選択性が広くかつ設計効率が良くなる。さらに、この論理回路は、不揮発性メモリと同様の製造工程で製造されるため、不揮発性メモリと同一チップに製造することが可能となる。【０００９】
本発明は、前記トランジスタを４以上有する半導体装置とすることができる。また、本発明は、前記複数のトランジスタの前記ゲート電極がともに接続されている半導体装置とすることができる。本発明によれば回路面積を小さくすることができる。【００１０】
本発明は、前記隣り合うトランジスタの接続させたソース・ドレイン領域が共通である半導体装置とすることができる。本発明によれば回路面積を小さくすることができる。本発明は、前記電荷蓄積層がＯＮＯ膜である半導体装置とすることができる。本発明によれば、ＯＮＯ膜を有する不揮発性メモリと同じ製造方法で製造することができ、不揮発性メモリと同じチップに形成することができる。【００１１】
本発明は、前述の半導体装置を有する論理回路部と、不揮発性メモリを有するメモリアレー部を具備する半導体装置である。本発明は、前記不揮発性メモリは、前述の半導体装置の前記電荷蓄積層と実質的に同じ構成の電荷蓄積層を有する半導体装置とすることができる。本発明によれば、論理回路部とメモリアレー部をほぼ同じ製造方法で製造することが可能であり、同じチップに形成することが容易となる。
【発明の効果】
【００１２】
本発明によれば、トランジスタの電荷蓄積層に電荷を蓄積させ、トランジスタの閾値電圧を不揮発的に変更することで、回路機能を不揮発的に再構成可能な論理回路が可能となる。論理回路の基本ブロック自体に回路機能の再構成機能を有し基本ブロックを繰り返し配置することで、回路設計上の選択性が広くかつ設計効率が良くなる。さらに、この論理回路は、不揮発性メモリと同様の製造工程で製造されるため、不揮発性メモリと同一チップに製造することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図1は実施例１に係る回路の回路構成を示す図である。
【図２】図２は実施例１に係る回路の上視図である。
【図３】図３は実施例１に係る回路の断面図であり、図２のＡ−Ａ断面を示す図である。
【図４】図４は実施例１に係る回路の断面図であり、図２のＢ−Ｂ断面を示す図である。
【図５】図５は実施例１に係る回路にＯＲ回路機能をプログラムする場合のタイミングチャートである。
【図６】図６は実施例１に係る回路にＯＲ回路機能をプログラムした際の機能を説明するための回路の上視図である。
【図７】図７は実施例１に係る回路にＯＲ回路機能をプログラムした際の機能を説明するための回路図である。
【図８】図８は実施例１に係る回路にＡＮＤ回路機能をプログラムする場合のタイミングチャートである。
【図９】図９は実施例１に係る回路にＡＮＤ回路機能をプログラムした際の機能を説明するための回路の上視図である。
【図１０】図１０は実施例１に係る回路にＡＮＤ回路機能をプログラムした際の機能を説明するための回路図である。
【図１１】図１１は実施例１に係る回路にインバータ回路機能をプログラムする場合のタイミングチャートである。
【図１２】図１２は実施例１に係る回路にインバータ回路機能をプログラムした際の機能を説明するための回路の上視図である。
【図１３】図１３は実施例１に係る回路にインバータ回路機能をプログラムした際の機能を説明するための回路図である。
【図１４】図１４は実施例２に係る論理ＩＣのブロック図である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１５】
図１は実施例１に係るセルの回路を示す。ＦＥＴ１（７０）、ＦＥＴ２（７５）、ＦＥＴ３（８０）、ＦＥＴ４(８５)を有しており、ＦＥＴ１（７０）の第２のソース・ドレイン領域７２とＦＥＴ２（７５）の第１のソース・ドレイン領域７６、ＦＥＴ２（７５）の第２のソース・ドレイン領域７７とＦＥＴ３（８０）の第１のソース・ドレイン領域８１、ＦＥＴ３（８０）の第２のソース・ドレイン領域８２とＦＥＴ４（８５）の第１のソース・ドレイン領域８６並びにＦＥＴ４（８５）の第２のソース・ドレイン領域８７とＦＥＴ１（７０）の第１のソース・ドレイン領域７１がそれぞれ接続されている。すなわち、隣り合うトランジスタのソース・ドレイン領域が直列に接続され、閉ループを形成している。言い換えれば、トランジスタの各々ひとつのドース・ドレイン領域が接続され、４つのトランジスタ（７０、７５、８０、８５）が閉ループを形成している。また、ＦＥＴ１（７０）、ＦＥＴ２（７５）、ＦＥＴ３（８０）およびＦＥＴ４（８５）のゲート７３、７８、８３、８８はともに接続されている。【００１６】
次に、実施例１に係るセルの構成および製造方法を図２、図３および図４を用い説明する。図２は実施例１に係るセルの上視図（保護膜４４、配線層４２、層間絶縁膜層４０は図示していない）であり、図３は図２のＡ−Ａ断面図、図４はＢ−Ｂ断面図である。図３を参照に、Ｐ型シリコン半導体基板３０（またはシリコン基板内のＰ型領域）の所定の領域に素子分離のための埋込酸化膜５０、を、例えばＳＴＩ（Shallow Trench Isolation）法を用い形成する。ＬＯＣＯＳ法を用いても良い。半導体基板３０上にＯＮＯ膜３８として、例えばＣＶＤ法で形成された酸化シリコン膜（トンネル酸化膜層）３２、窒化シリコン膜（トラップ層）３４および酸化シリコン膜（トップ酸化膜層）３６を形成する。【００１７】
半導体基板３０に例えば砒素をイオン注入し、ソース・ドレイン領域を形成する。ここで、Ｓ（１０）、Ｄ１（１２）、Ｄ２（１４）およびＤ３（１６）は、それぞれ、ＦＥＴ４（１７）の第２のソース・ドレイン領域とＦＥＴ１（１１）の第１のソース・ドレイン領域共通の領域、ＦＥＴ１（１１）の第２のソース・ドレイン領域とＦＥＴ２（１３）の第１のソース・ドレイン領域共通の領域、ＦＥＴ２（１３）の第２のソース・ドレイン領域とＦＥＴ３（１５）の第１のソース・ドレイン領域共通の領域並びにＦＥＴ３の第２のソース・ドレイン領域とＦＥＴ４（１７）の第１のソース・ドレイン領域共通の領域である。隣接するトランジスタのソース・ドレイン領域を共通領域とすることにより回路のチップ面積の削減が図れる。【００１８】
半導体基板３０上に電荷蓄積層として、ＯＮＯ膜３８（酸化シリコン膜３２、窒化シリコン膜３４および酸化シリコン膜３６を例えばＣＶＤ法により形成する。ＯＮＯ膜３８上に多結晶シリコン膜を形成し、所定領域をエッチングする。これにより、ＦＥＴ１（１１）のゲート電極（Ｇ１）１８a、ＦＥＴ２（１３）のゲート電極（Ｇ２）１８ｂ、ＦＥＴ３（１５）のゲート電極（Ｇ３）１８ｃ、ＦＥＴ４（１７）のゲート電極（Ｇ４）１８ｄおよびゲート電極の接続部１８ｅが形成される。ゲート電極１８ａ、１８ｂ、１８ｃおよび１８ｄは各ＦＥＴの中心部で接続部１８ｅにより接続されている。これにより、回路のチップ面積の削減が図れる。【００１９】
層間絶縁膜層４０として酸化シリコン膜を形成し、層間絶縁膜層４０とＯＮＯ膜３８にコンタクトホール２０、２２、２４、２６および２８を形成する。コンタクトホール２０、２２、２４、２６および２８内に例えばＴｉＮおよびＷを形成し、例えばＡｌの配線層４４を形成する。これにより、Ｓ（１０）、Ｄ１（１２）、Ｄ２（１４）、Ｄ３（１６）およびゲート電極１８がそれぞれ配線層４２に接続される。層間絶縁膜層４０および配線４２上に保護膜４４を形成する。【００２０】
上記実施例１に係るセルの製造方法を用い、ゲート電極１８をワードライン、ソース・ドレイン領域１０、１２、１４および１６をビットライン、ＯＮＯ膜３８を電荷蓄積層とすることで例えば特許文献１の不揮発性メモリを製造することができる。この場合、実施例１に係るセルの電荷蓄積層であるＯＮＯ膜３８は、同じ構成で不揮発性メモリの電荷蓄積層としても使用することができる。【００２１】
以上により形成されたセルは、半導体基板３０上に形成されたゲート電極１８と、ゲート電極の両側に形成されたソース・ドレイン領域と、ゲート電極１８と半導体基板３０の間に形成された電荷蓄積層（ＯＮＯ膜３８）を具備したトランジスタＦＥＴ１（１１）、ＦＥＴ２（１３）、ＦＥＴ３（１５）、ＦＥＴ４（１７）を有し、隣り合うトランジスタ（ＦＥＴ）の各々１のドース・ドレイン領域が直列に接続され、４つのトランジスタ（ＦＥＴ）は閉ループを形成している。【００２２】
上記トランジスタ（ＦＥＴ）はＯＮＯ膜３８に電荷を蓄積させることによりＦＥＴの閾値電圧を不揮発的に変化させることができる。まず、ＯＮＯ膜３８に電荷が蓄積されていない状態のＦＥＴの閾値電圧は、Ｐ型半導体基板３０のＰ型アクセブタ濃度やゲート長で制御することができる。ＯＮＯ膜３８に電荷が蓄積されるとＦＥＴの閾値電圧が不揮発的に大きくなる。閾値電圧の変化量は各ＦＥＴのＯＮＯ膜３８中の電荷量を制御することにより制御できる。これより、ＦＥＴの閾値電圧を各々不揮発的に制御することができ、回路機能を不揮発的に再構成することができる。【００２３】
次に実施例１に係るセルの回路機能の再構成動作について説明する。【００２４】
まず、ＯＲ回路機能をプログラムする場合のタイムチャートを図５に示す。Ｓ（１０）を接地し、ゲート電極に例えば１２Ｖを印加した状態で、Ｄ１（１２）およびＤ３（１６）に例えば１０Ｖを印加する。これにより、Ｇ１（１８ａ）、Ｇ４（１８ｄ）下のチャネルで高エネルギとなったホットエレクトロンがＧ１（１８ａ）、Ｇ４（１８ｄ）下のＯＮＯ膜３８（電荷蓄積層）に注入され、電荷が蓄積される。ＦＥＴ１（１１）とＦＥＴ４（１７）の閾値電圧は大きくなる。閾値電圧は、Ｄ１（１２）およびＤ３（１６）に電圧が印加される時間と電圧で制御することができる。【００２５】
図６のように、Ｓ（１０）を接地（Ｇｎｄ）し、Ｄ２（１４）を電源（Ｖｄｄ）、ゲート電極１８を入力（Ｉｎｐｕｔ）に接続し、Ｄ１（１２）およびＤ３（１６）を開放（Ｏｐｅｎ）する。ここで、ゲート電極１８に丸印のあるＦＥＴはゲート電極１８下のＯＮＯ膜３８に電荷が蓄積されていることを示す。その他の符号は図２と同じである。【００２６】
図７はこのときの回路図である。ＦＥＴ１（１１）とＦＥＴ４（１７）の共通のＳ（１０）が接地（Ｇｎｄ）され、ＦＥＴ１（１１）とＦＥＴ４（１７）のゲート電極であるＧ１（１８ａ）とＧ４（１８ｄ）が入力（Ｉｎｐｕｔ）に接続される。ＦＥＴ１（１１）とＦＥＴ４（１７）は、入力が低レベルのときオフし、入力が高レベルのときオンするように、閾値電圧が制御されている。ＦＥＴ２（１３）とＦＥＴ３（１５）は入力が低レベル、高レベルいずれのときもオンするように閾値電圧が制御されている。これにより、ＦＥＴ２（１３）とＦＥＴ３（１５）は入力のレベルに係わらず抵抗として機能する（図７では図示せず）。よって、ＦＥＴ１（１１）のＤ１（１２）とＦＥＴ４（１７）のＤ３（１６）はそれぞれＦＥＴ２（１３）、ＦＥＴ３（１５）を単に抵抗として介し、Ｄ２（１４）により出力に接続される。以上により、ＦＥＴ１（１１）とＦＥＴ４（１７）は並列に接続され、この回路はＯＲ回路として機能する。【００２７】
次に、ＡＮＤ回路機能をプログラムする場合のタイムチャートを図８に示す。Ｓ（１０）を接地し、ゲート電極に例えば１２Ｖを印加した状態で、Ｄ１（１２）に例えば５Ｖを印加する。その後、Ｄ２（１４）に例えば５Ｖを印加する。これにより、Ｇ１（１８ａ）、Ｇ２（１８ｂ）下のチャネルのホットエレクトロンがＧ１（１８ａ）、Ｇ２（１８ｂ）下のＯＮＯ膜３８（電荷蓄積層）に蓄積され、ＦＥＴ１（１１）とＦＥＴ２（１３）の閾値電圧は大きくなる。同様に、Ｇ３（１８ｃ）およびＧ４（１８ｄ）下のＯＮＯ膜（１８）にはＧ１（１８ａ）およびＧ２（１８ｂ）下のＯＮＯ膜に蓄積された電荷量以上の電荷を蓄積させる。これにより、ＦＥＴ３（１５）およびＦＥＴ４（１７）の閾値電圧は、ＦＥＴ１（１１）およびＦＥＴ２（１３）の閾値電圧より大きくなる。上記方法以外にも以下の方法であってもよい。まず、ＦＥＴ１（１１）、ＦＥＴ２（１３）、ＦＥＴ３（１５）およびＦＥＴ４（１７）のＯＮＯ膜（３８）に電荷を蓄積させ閾値電圧を大きくする。Ｓ（１０）、Ｄ１（１２）、Ｄ２（１４）を接地し、
ゲート電極に負電圧例えば−１２Ｖを印加する。これによりＦＥＴ１（１１）とＦＥＴ２（１３）のＯＮＯ膜に蓄積された電荷の一部を消去する。これにより、ＦＥＴ1（１１）とＦＥＴ２（１３）の閾値電圧をＦＥＴ３（１５）とＦＥＴ４（１７）より小さくすることができる。【００２８】
図９のように、Ｓ（１０）を接地（Ｇｎｄ）し、Ｄ２（１４）を電源（Ｖｄｄ）、ゲート電極１８を入力（Ｉｎｐｕｔ）に接続し、Ｄ１（１２）およびＤ３（１６）を開放（Ｏｐｅｎ）する。ここで、図６同様、ゲート電極１８に丸印のあるＦＥＴはゲート電極１８下のＯＮＯ膜３８に電荷が蓄積されていることを示す。その他の符号は図２と同じである。【００２９】
図１０はこのときの回路図である。Ｓ（１０）は接地（Ｇｎｄ）され、ＦＥＴ１（１１）とＦＥＴ２（１３）は直列に接続され、Ｄ２（１４）は電源（Ｖｄｄ）に接続される。ＦＥＴ１（１１）とＦＥＴ４（１３）のゲート電極であるＧ１（１８ａ）とＧ２（１８ｂ）が入力（Ｉｎｐｕｔ）に接続される。ＦＥＴ１（１１）とＦＥＴ２（１３）は、入力が低レベルのときオフし、入力が高レベルのときオンするように、閾値電圧が制御されている。ＦＥＴ３（１５）とＦＥＴ４（１７）は入力が低レベル、高レベルいずれのときもオフするように閾値電圧が制御されている。これにより、ＦＥＴ３（１５）およびＦＥＴ４（１７）を介して電流が流れることを防止する。ＦＥＴ３（１５）とＦＥＴ４（１７）はどちらか一方がオフしていれば良いが、実施例１のように両方をオフさせた方がより確実に電流を防止できる。以上により、ＦＥＴ１（１１）およびＦＥＴ２（１３）が直列に接続されたＡＮＤ回路として機能する。【００３０】
次に、インバータ回路機能をプログラムする場合のタイムチャートを図１１に示す。Ｓ（１０）を接地し、ゲート電極に例えば１２Ｖを印加した状態で、Ｄ１に例えば１０Ｖを印加する。これにより、Ｇ１（１８ａ）下のチャネルのホットエレクトロンがＧ１（１８ａ）下のＯＮＯ膜３８（電荷蓄積層）に蓄積され、ＦＥＴ１（１１）の閾値電圧は大きくなる。同様に、Ｇ３（１８ｃ）およびＧ４（１８ｄ）下のＯＮＯ膜（１８）にはＧ１（１８ａ）およびＧ２（１８ｂ）下のＯＮＯ膜に蓄積された電荷量以上の電荷を蓄積させる。これにより、ＦＥＴ３（１５）およびＦＥＴ４（１７）の閾値電圧は、ＦＥＴ１（１１）の閾値電圧より大きくなる。【００３１】
図１２のように、Ｓ（１０）を接地（Ｇｎｄ）し、Ｄ１（１２）を出力（Ｏｕｔｐｕｔ）、Ｄ２（１４）を電源（Ｖｄｄ）、ゲート電極１８を入力Ｉｎｐｕｔ）に接続し、Ｄ３（１６）を開放（Ｏｐｅｎ）する。ここで、図６同様、ゲート電極１８に丸印のあるＦＥＴはゲート電極１８下のＯＮＯ膜３８に電荷が蓄積されていることを示す。【００３２】
図１３はこのときの回路図である。Ｓ（１０）は接地（Ｇｎｄ）され、ＦＥＴ１（１１）とＦＥＴ２（１３）は直列に接続され、Ｄ２（１４）は電源（Ｖｄｄ）に接続される。ＦＥＴ１（１１）のゲート電極であるＧ１（１８ａ）が入力（Ｉｎｐｕｔ）に接続される。ＦＥＴ１（１１）は、入力が低レベルのときオフし、入力が高レベルのときオンするように、閾値電圧が制御されている。ＦＥＴ２（１３）は、入力が低レベルと高レベルいずれのときもオンするように閾値電圧が制御されている。これにより、ＦＥＴ２（１３）は抵抗として機能する。ＦＥＴ３（１５）とＦＥＴ４（１７）は入力が低レベル、高レベルいずれのときもオフするように閾値電圧が制御されている。これにより、ＦＥＴ３（１５）およびＦＥＴ４（１７）を介して電流が流れることを防止する。ＦＥＴ３（１５）とＦＥＴ４（１７）はどちらか一方がオフしていれば良いが、実施例１のように両方をオフさせた方がより確実に電流を防止できる。以上により、この回路は、抵抗とＦＥＴ１（１１）が直列に接続されたインバータ回路として機能する。【００３３】
プログラムされた回路機能の消去は、Ｓ（１０）、Ｄ１（１２）、Ｄ２（１４）およびＤ３（１６）を接地し、ゲート電極１８に負電圧、例えば−１２Ｖを印加する。これによりＯＮＯ膜中の電荷がＦ−Ｎトンネル電流により消滅し、回路機能が消去される。【００３４】
なお、ゲート電極１８の接続部１８ｅ下の半導体基板３０には電流が流れないことが好ましい。このため、接続部１８ｅ下の半導体基板３０を例えばＳＴＩ法により素子分離することもできる。また、接続部１８ｅ下のＯＮＯ膜３８に電荷を蓄積させ、ゲート電極１８に低レベル、高レベルの場合も接続部１８ｅ下の半導体基板３０に電流が流れないようにすることもできる。あるいは、接続部１８ｅを設けず、配線層を用いゲート電極１８ａ、１８ｂ、１８ｃおよび１８ｄを接続することもできる。【００３５】
接続部１８ｅを設けない場合、ゲート電極１８ａと１８ｃを接続し、ゲート電極１８ｂと１８ｄを接続することもできる。この場合、ゲート電極１８ａと１８ｃ、ゲート電極１８ｂと１８ｄを各々入力に接続することにより２入力を備えたＯＲ回路機能およびＡＮＤ回路機能を実現することができる。【００３６】
実施例１はＯＮＯ膜に電荷を蓄積されるトランジスタ（ＦＥＴ）の例であるが、ゲート電極下に浮遊ゲートを有し、浮遊ゲートが電荷蓄積層として機能するトランジスタを用いてもよい。この場合も、セルと同じ製造方法で、浮遊ゲートを有する不揮発性メモリを製造することができる。この場合の電荷蓄積層である浮遊ゲートは、同じ構成で不揮発性メモリの電荷蓄積層としても使用することができる。【００３７】
以上のように、実施例１に係るセルは、電荷蓄積層であるＯＮＯ膜に電荷を蓄積させ、トランジスタの閾値電圧を不揮発的に変更することにより、回路機能を不揮発的に再構成することができる。この回路自体に回路機能の再構成機能を有し、このセルを基本ブロックとし繰り返し配置することで、回路設計上の選択性が広くかつ設計効率が良い論理回路を提供することができる。さらに、この回路は、特許文献１に示した不揮発性メモリと同様の製造工程で製造されるため、不揮発性メモリと同一チップに製造することが可能となる。
【実施例２】
【００３８】
実施例２はロジックＩＣの例である。図１４に実施例２の模式図を示す。ロジックＩＣ６０内に実施例１に係るセル、すなわち電荷蓄積層に電荷を蓄積させることにより回路機能を不揮発的に再構成可能なセルを有し、このセルを基本ブロックとして繰り返し配置した論理回路部６４と、例えば特許文献１に記載の不揮発性メモリを有するメモリアレー６２を同一チップに形成している。回路機能を不揮発的に再構成可能な回路と不揮発性メモリともにＯＮＯ膜を電荷蓄積層として使用している。このように、論理回路部６４の係るセルとメモリアレー部６２の不揮発性メモリは実質的に同じ構成の電荷蓄積層を有する。よって、論理回路部６４とメモリアレー部６２はほぼ同様の製造方法で製造することができ、簡単に同一のチップ上に製造することができる。【００３９】
回路機能を不揮発的に再構成可能な回路と不揮発性メモリともにゲート電極下に浮遊ゲートを有し、浮遊ゲートを電荷蓄積層として使用することもできる。この場合も、論理回路部６４のセルとメモリアレー部の不揮発性メモリは実質的に同じ構成の電荷蓄積層を有する。よって、論理回路部６４とメモリアレー部６２はほぼ同様の製造方法で製造することができ、簡単に同一のチップ上に製造することができる。このように、実質的に同じ電荷蓄積層とは、両電荷蓄積層が同じ材料で構成されており、論理回路部６４とメモリアレー部６２がほぼ同じ製造方法で製造でき、簡単に同一のチップ上に製造することができる範囲ということである。【００４０】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、実施例ではデジタル回路の例であったが、アナログ回路においても、本発明が適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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