(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、
前記選択ゲート領域において、前記第２の絶縁膜を複数の前記素子分離領域及び前記第１の電極層上を横断するように除去し、前記第１の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、
前記第２の絶縁膜及び前記第１の電極層の露出された前記表面上に第２の電極層を形成する工程と、
前記第１の電極層、前記第２の絶縁膜及び前記第２の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第２の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。
【請求項２】
メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の電極層を形成する工程と、
前記選択ゲート領域において、前記第２の電極層及び前記第２の絶縁膜を複数の前記素子分離領域及び前記第１の電極層上を横断するように除去し、前記第１の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、
前記第２の電極層及び前記第１の電極層の露出された前記表面上に第３の電極層を形成する工程と、
前記第１の電極層、前記第２の絶縁膜、前記第２の電極層及び前記第３の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第３の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。
【請求項３】
メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の電極層を形成する工程と、
前記第２の電極層上に第１のマスク層を形成する工程と、
前記選択ゲート領域において、前記第１のマスク層に一対の対向する露出した側面を有し、複数の前記素子分離領域及び前記第１の電極層上を横断する溝を形成し、前記第２の電極層の表面の一部を露出する工程と、
前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、
前記溝の露出した前記側面に第２のマスク層からなる側壁を形成する工程と、
前記第１、第２のマスク層を用いて前記第２の電極層及び前記第２の絶縁膜を除去して開口部を形成し、前記第１の電極層の表面を露出する工程と、
前記第１、第２のマスク層を除去する工程と、
前記第２の電極層及び前記第１の電極層の露出された前記表面上に第３の電極層を形成する工程と、
前記第１の電極層、前記第２の絶縁膜、前記第２の電極層及び前記第３の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第３の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極の形成の際、前記ゲート電極の端部に前記第２の絶縁膜が存在することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記素子分離領域を形成した後、前記メモリセルアレイ領域における前記素子分離絶縁膜の上部を除去し、前記素子分離絶縁膜の表面を前記第１の電極層の表面よりも下に位置させることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の電極層は、前記開口部の幅の１／２以上の膜厚で形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第３の電極層は、前記開口部の幅の１／２以上の膜厚で形成されることを特徴とする請求項２又は３記載の半導体装置の製造方法。
【請求項８】
前記第２の電極層を形成した後、この第２の電極層の表面を平坦にすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記第３の電極層を形成した後、この第３の電極層の表面を平坦にすることを特徴とする請求項２又は３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置の製造方法に係わり、特に、浮遊ゲートと制御ゲートとを有する不揮発性のメモリトランジスタと、このメモリトランジスタに近接して配置された選択トランジスタと、周辺回路とを、同一チップ上に搭載した半導体装置のゲート構造に係わる製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートと制御ゲートとを有するメモリトランジスタと、メモリトランジスタに近接して配置された選択トランジスタと、メモリトランジスタ及び選択トランジスタを駆動する周辺回路とを、同一チップ上に備えたフラッシュメモリがある。代表的なフラッシュメモリとしては、ＮＡＮＤ型フラッシュメモリと呼ばれるものがある。このＮＡＮＤ型フラッシュメモリは、複数個のメモリトランジスタが直列に接続され、両端部のメモリトランジスタに近接させて選択トランジスタが配置され、メモリトランジスタや選択トランジスタを駆動する周辺回路トランジスタが搭載されている。尚、メモリトランジスタを設けた領域をメモリセルアレイ領域と呼び、選択トランジスタを設けた領域を選択ゲート領域と呼び、周辺回路トランジスタを設けた領域を周辺回路領域と呼ぶ。
【０００３】
このフラッシュメモリでは、例えば、半導体層上にゲート絶縁膜が形成され、このゲート絶縁膜上にメモリトランジスタの浮遊ゲートとなるポリシリコン膜が堆積され、その後に素子分離領域が形成されるという方法が用いられる。この場合、選択ゲート領域と周辺回路領域の少なくとも一部分には、メモリセルアレイ領域と同様に、浮遊ゲートと制御ゲートとからなる二層のゲート電極層が存在する。この際、選択トランジスタと周辺回路トランジスタは、浮遊ゲートを引き出して上層配線と電気的に接続する必要がある。このような半導体装置の従来例を以下に説明する。
【０００４】
図４６（ａ）は、第１の従来技術による半導体装置のメモリセルアレイ領域及び選択ゲート領域の平面図を示す。図４６（ｂ）は、第１の従来技術による半導体装置の周辺回路領域の平面図を示す。図４７（ａ）は、図４６（ａ）、図４６（ｂ）に示すXXXXVIIＡ−XXXXVIIＡ線に沿った半導体装置の断面図を示す。図４７（ｂ）は、図４６（ａ）に示すXXXXVIIＢ−XXXXVIIＢ線に沿った半導体装置の断面図を示す。このような第１の従来技術は、特開平１１−１６３３０４号公報で開示されている。
【０００５】
図４６（ａ）、図４６（ｂ）、図４７（ａ）、図４７（ｂ）に示すように、半導体層１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上にポリシリコンからなる第１の浮遊ゲート電極層１３ａが形成される。次に、素子分離溝が形成され、この素子分離溝が絶縁膜により埋め込まれる。この絶縁膜を第１の浮遊ゲート電極層１３ａの表面が露出するまで平坦化することにより、素子分離領域１５が形成される。次に、第１の浮遊ゲート電極層１３ａ及び素子分離領域１５上にポリシリコンからなる第２の浮遊ゲート電極層１３ｂが形成され、この第２の浮遊ゲート電極層１３ｂがリソグラフィ及びエッチングによりパターニングされる。これにより、メモリセルアレイ領域の素子分離領域１５上に、第２の浮遊ゲート電極層１３ｂを分離する開口部５０が形成される。次に、第２の浮遊ゲート電極層１３ｂ及び素子分離領域１５上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に制御ゲート電極層１８が形成される。この制御ゲート電極層１８、第２の絶縁膜１６及び第１、第２の浮遊ゲート電極層１３ａ、１３ｂがパターニングされた後、半導体層１１の全面に第３の絶縁膜１９が形成される。この第３の絶縁膜１９内にコンタクトホール２０が形成された後、このコンタクトホール２０に接続する配線２１が形成される。その結果、メモリセルアレイ領域では配線２１と制御ゲート電極層１８とがコンタクトホール２０で接続され、選択ゲート領域及び周辺回路領域では配線２１と第１、第２の浮遊ゲート電極層１３ａ、１３ｂとがコンタクトホール２０で接続される。
【０００６】
上記第１の従来技術による半導体装置は、第１、第２の浮遊ゲート電極層１３ａ、１３ｂからなる二層構造の浮遊ゲートを有する。この浮遊ゲートにおいて、第１の浮遊ゲート電極層１３ａは素子分離領域１５と自己整合的に形成されるが、第２の浮遊ゲート電極層１３ｂは素子分離領域１５上に引き出される。しかしながら、このような第１の従来技術では、次のような問題があった。
【０００７】
まず、メモリセルアレイ領域においては、図４７（ａ）に示すように、開口部５０が第２の絶縁膜１６で埋まらないように開口部５０の幅Ｐを設定する必要と、開口部５０と素子領域１０とのリソグラフィでの合わせ余裕量Ｑを確保する必要とがあった。しかし、開口部５０のパターニングにおけるフォトレジストの解像限界から、開口部５０の微細調整は困難であった。このため、ある程度以上の微細化が困難となり、メモリセルの微細化を図ることが難しかった。
【０００８】
一方、周辺回路領域においては、コンタクトホール２０が素子分離領域１５上に形成される構造であるため、素子領域にダメージが生じることは回避できる。しかし、第２の浮遊ゲート電極層１３ｂとコンタクトホール２０との接続部から素子領域までの距離が長い。従って、通常、第２の浮遊ゲート電極層１３ｂは高抵抗の電極材料（例えばポリシリコン）で形成されるため、抵抗による遅延が大きくなり、素子の性能が低下する。また、高抵抗の第２の浮遊ゲート電極層１３ｂが素子分離領域１５上に引き出されていると、素子分離領域１５の絶縁膜を介して半導体層１１と浮遊ゲートとが容量結合するため、ＲＣ遅延の増大につながる。
【０００９】
特に、ＮＡＮＤ型フラッシメモリの選択トランジスタの場合、上述するＲＣ遅延の増大が大きな問題となる。第２の浮遊ゲート電極層１３ｂへのコンタクトは必要に応じて、メモリセルアレイ内でいくつかのセル毎に形成するが、このコンタクト部分は面積を必要とし、メモリセルアレイの面積を増大させる。また、メモリセルアレイの一部でしかコンタクトホール２０を形成できないため、コンタクトホール２０からトランジスタまでは、抵抗の高いポリシリコンからなる第２の浮遊ゲート電極層１３ｂで接続される。従って、コンタクトホール２０から遠い位置にあるトランジスタまでのＲＣ遅延時間の問題が顕著となる。そして、選択トランジスタの遅延時間の増大は、メモリセルの読み出し速度に悪影響を与えてしまう。
【００１０】
図４８（ａ）は、第２の従来技術による半導体装置のメモリセルアレイ領域及び選択ゲート領域の平面図を示す。図４８（ｂ）は、第２の従来技術による半導体装置の周辺回路領域の平面図を示す。図４９は、図４８（ａ）、図４８（ｂ）に示すXXXXIXＡ−XXXXIXＡ線に沿った半導体装置の断面図を示す。図５０は、図４８（ａ）に示すXXXXIXＢ−XXXXIXＢ線に沿った半導体装置の断面図を示す。この第２の従来技術は、第１の従来技術で示したようなメモリセル部の微細化が困難であるという問題を回避したものである。
【００１１】
図４９、図５０に示すように、半導体層１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に浮遊ゲート電極層１３が形成される。次に、素子分離溝が形成され、この素子分離溝が絶縁膜により埋め込まれる。この絶縁膜を浮遊ゲート電極層１３の表面が露出するまで平坦化することにより、素子分離領域１５が形成される。次に、メモリセルアレイ領域及び選択ゲート領域における素子分離領域１５の上部が除去され、メモリセルアレイ領域及び選択ゲート領域における素子分離領域１５の上面が浮遊ゲート電極層１３の上面よりも下に位置される。その後、浮遊ゲート電極層１３及び素子分離領域１５上に第２の絶縁膜１６が形成され、周辺回路領域及び選択ゲート領域における第２の絶縁膜１６が除去される。次に、第２の絶縁膜１６、浮遊ゲート電極層１３及び素子分離領域１５上に制御ゲート電極層１８が形成され、この制御ゲート電極層１８、第２の絶縁膜１６及び浮遊ゲート電極層１３がパターニングされる。次に、半導体層１１の全面に第３の絶縁膜１９が形成され、この第３の絶縁膜１９内にコンタクトホール２０が形成される。次に、コンタクトホール２０に接続する配線２１が形成される。
【００１２】
上記第２の従来技術による半導体装置では、第１の従来技術で示したリソグラフィの合わせ余裕量Ｑが不要となるため、メモリセルを微細化できる。また、選択ゲート領域と周辺回路領域の第２の絶縁膜１６を除去した後に制御ゲート電極層１８を堆積するため、素子領域１０上にのみ浮遊ゲートが残るように分断されても、コンタクトホール２０の位置の制限を無くすことができる。しかしながら、このような第２の従来技術では、次のような問題があった。
【００１３】
まず、メモリセルアレイ領域におけるゲートは浮遊ゲート電極層１３と制御ゲート電極層１８との間に第２の絶縁膜１６が介在しているのに対し、選択ゲート領域及び周辺回路領域におけるゲートは浮遊ゲート電極層１３と制御ゲート電極層１８との間に第２の絶縁膜１６が介在しない。つまり、メモリセルアレイ領域におけるゲートと、選択ゲート領域及び周辺回路領域におけるゲートとの積層構造が異なっている。このため、ゲート加工の際、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とで異なったエッチング条件にする必要がある。従って、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とのゲート加工を同時に行うことができないという問題があった。
【００１４】
また、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とのゲート加工を同時に行うことができないと、このメモリセルアレイ領域と選択ゲート領域及び周辺回路領域との境界部に電極層が残ったり、あるいは２回のエッチングで半導体層が掘れてしまうのを防ぐために十分な余裕領域をとる必要がでてきたりする。このため、ゲート加工の際、積層構造が異なるメモリセルアレイ領域と選択ゲート領域及び周辺回路領域とが共に正確に加工できるためには、境界部に各種余裕をとる必要があり、チップ面積の増大を招いてしまう。特に、図４８（ａ）に示すように、ＮＡＮＤ型フラッシュメモリの構造では、メモリセルアレイの集積度を上げるために、メモリセルと選択トランジスタの間隔Ｄをできるだけ小さくすることが必要であり、境界部に余裕を設けると集積度が著しく低下してしまう。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１１−９７６５２号公報
【特許文献２】特開２０００−２４３９３７号公報
【特許文献３】特開平３−２８３５７０号公報
【特許文献４】特開平６−１２５０９０号公報
【特許文献５】特開平２−１１７６号公報
【特許文献６】特開２０００−１８３３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上のように、上記第１、第２の従来技術による半導体装置において、メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避することは困難であった。さらに、メモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行うことは非常に困難であった。
【００１７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行うことが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１９】
本発明の第１の視点において、メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法は、半導体層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、前記選択ゲート領域において、前記第２の絶縁膜を複数の前記素子分離領域及び前記第１の電極層上を横断するように除去し、前記第１の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、前記第２の絶縁膜及び前記第１の電極層の露出された前記表面上に第２の電極層を形成する工程と、前記第１の電極層、前記第２の絶縁膜及び前記第２の電極層を選択的に除去し、ゲート電極を形成する工程とを含み、前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第２の電極層に電気的に接続された接続部材を形成する工程をさらに具備する。前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する。
【００２０】
本発明の第２の視点において、メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法は、半導体層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の電極層を形成する工程と、前記選択ゲート領域において、前記第２の電極層及び前記第２の絶縁膜を複数の前記素子分離領域及び前記第１の電極層上を横断するように除去し、前記第１の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、前記第２の電極層及び前記第１の電極層の露出された前記表面上に第３の電極層を形成する工程と、前記第１の電極層、前記第２の絶縁膜、前記第２の電極層及び前記第３の電極層を選択的に除去し、ゲート電極を形成する工程とを含み、前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第３の電極層に電気的に接続された接続部材を形成する工程をさらに具備する。前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する。
【００２１】
本発明の第３の視点において、メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法は、半導体層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層及び前記第１の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の電極層を形成する工程と、前記第２の電極層上に第１のマスク層を形成する工程と、前記選択ゲート領域において、前記第１のマスク層に一対の対向する露出した側面を有し、複数の前記素子分離領域及び前記第１の電極層上を横断する溝を形成し、前記第２の電極層の表面の一部を露出する工程と、前記周辺回路領域において、前記第２の絶縁膜を選択的に除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、前記溝の露出した前記側面に第２のマスク層からなる側壁を形成する工程と、前記第１、第２のマスク層を用いて前記第２の電極層及び前記第２の絶縁膜を除去して開口部を形成し、前記第１の電極層の表面を露出する工程と、前記第１、第２のマスク層を除去する工程と、前記第２の電極層及び前記第１の電極層の露出された前記表面上に第３の電極層を形成する工程と、前記第１の電極層、前記第２の絶縁膜、前記第２の電極層及び前記第３の電極層を選択的に除去し、ゲート電極を形成する工程とを含み、前記周辺回路領域における前記第２の絶縁膜の上方に位置し、前記第３の電極層に電気的に接続された接続部材を形成する工程をさらに具備する。前記接続部材は、前記第２の絶縁膜の存在する前記素子領域の上方に位置する。
【発明の効果】
【００２２】
本発明によれば、メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行うことが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係わる半導体装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図。
【図２】図１のII−II線に沿った半導体装置の断面図。
【図３】図３（ａ）は図１のIIIＡ−IIIＡ線に沿った半導体装置の断面図、図３（ｂ）は図１のIIIＢ−IIIＢ線に沿った半導体装置の断面図。
【図４】本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程の断面図。
【図１０】本発明の第２の実施形態に係わる半導体装置のメモリセルアレイ領域及び選択ゲート領域を示す断面図。
【図１１】本発明の第２の実施形態に係わる半導体装置の製造工程の断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程の断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程の断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程の断面図。
【図１５】本発明の第３の実施形態に係わる半導体装置の製造工程の断面図。
【図１６】図１５に続く、本発明の第３の実施形態に係わる半導体装置の製造工程の断面図。
【図１７】図１６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程の断面図。
【図１８】図１７に続く、本発明の第３の実施形態に係わる半導体装置の製造工程の断面図。
【図１９】本発明の第４の実施形態に係わる半導体装置の周辺回路領域を示す平面図。
【図２０】図１９のXX−XX線に沿った半導体装置の断面図。
【図２１】本発明の第４の実施形態に係わる半導体装置の周辺回路領域及びメモリセルアレイ領域を示す断面図。
【図２２】本発明の第５の実施形態に係わる半導体装置の周辺回路領域及びメモリセルアレイ領域示す断面図。
【図２３】本発明の第６の実施形態に係わる半導体装置の周辺回路領域を示す平面図。
【図２４】図２３のXXIV−XXIV線に沿った半導体装置の断面図。
【図２５】本発明の第６の実施形態に係わる半導体装置の周辺回路領域及びメモリセルアレイ領域を示す断面図。
【図２６】図２６（ａ）は従来技術による半導体装置を示す平面図、図２６（ｂ）は本発明の第６の実施形態に係わる半導体装置を示す平面図。
【図２７】従来技術による半導体装置を示す断面図。
【図２８】従来技術による半導体装置を示す断面図。
【図２９】図２９（ａ）は従来技術による半導体装置を示す平面図、図２９（ｂ）は本発明の第６の実施形態に係わる半導体装置を示す平面図。
【図３０】図３０（ａ）は従来技術による半導体装置を示す断面図、図３０（ｂ）は本発明の第６の実施形態に係わる半導体装置を示す断面図。
【図３１】本発明の第７の実施形態に係わる半導体装置を示す平面図。
【図３２】図３１のXXXII−XXXII線に沿った半導体装置の断面図。
【図３３】本発明の第８の実施形態に係わる半導体装置を示す平面図。
【図３４】図３３のXXXIV−XXXIV線に沿った半導体装置の断面図。
【図３５】本発明の第８の実施形態に係わる他の半導体装置を示す平面図。
【図３６】本発明の第９の実施形態に係わる半導体装置を示す平面図。
【図３７】図３６のXXXVII−XXXVII線に沿った半導体装置の断面図。
【図３８】第９の実施形態に係わる半導体装置を示す断面図。
【図３９】図３９（ａ）は第９の実施形態に係わる半導体装置の選択ゲートトランジスタ及びメモリトランジスタを示す平面図、図３９（ｂ）は第９の実施形態に係わる半導体装置の周辺回路トランジスタを示す平面図。
【図４０】図４０（ａ）は従来技術による半導体装置を示す平面図、図４０（ｂ）、図４０（ｃ）は第１０の実施形態に係わる半導体装置を示す平面図。
【図４１】図４１（ａ）、図４１（ｂ）は第１１の実施形態に係わる半導体装置を示す断面図。
【図４２】図４２（ａ）、図４２（ｂ）、図４２（ｃ）は第１１の実施形態に係わる半導体装置を示す断面図。
【図４３】図４３（ａ）、図４３（ｂ）は従来技術に係わる半導体装置を示す断面図。
【図４４】図４４（ａ）は第１２の実施形態に係わる半導体装置の製造工程を示す断面図、図４４（ｂ）は図４４（ａ）に続く、第１２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４５】本発明の各実施形態に係わる他の半導体装置を示す断面図。
【図４６】図４６（ａ）は第１の従来技術による半導体装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図、図４６（ｂ）は第１の従来技術による半導体装置の周辺回路領域を示す平面図。
【図４７】図４７（ａ）は図４６（ａ）及び図４６（ｂ）に示すXXXXVIIＡ−XXXXVIIＡ線に沿った半導体装置の断面図、図４７（ｂ）は図４６（ａ）に示すXXXXVIIＢ−XXXXVIIＢ線に沿った半導体装置の断面図。
【図４８】図４８（ａ）は第２の従来技術による半導体装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図、図４８（ｂ）は第２の従来技術による半導体装置の周辺回路領域を示す平面図。
【図４９】図４８（ａ）及び図４８（ｂ）に示すXXXXIXＡ−XXXXIXＡ線に沿った半導体装置の断面図。
【図５０】図４８（ａ）に示すXXXXIXＢ−XXXXIXＢ線に沿った半導体装置の断面図。
【発明を実施するための形態】
【００２４】
本発明は、浮遊ゲートを有する不揮発性のメモリトランジスタと、メモリセルに近接して配置された選択トランジスタと、メモリセルアレイを駆動する周辺回路のトランジスタとを、同一チップ上に搭載した半導体装置のゲート構造に関するものである。本発明は、例えばＮＡＮＤ型フラッシュメモリに適用される。
【００２５】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。尚、図面において、メモリセルアレイ領域とはメモリトランジスタを設けた領域を示し、選択ゲート領域とは選択トランジスタを設けた領域を示し、周辺回路領域とは周辺回路トランジスタを設けた領域を示す。
【００２６】
［第１の実施形態］
第１の実施形態は、メモリトランジスタと選択トランジスタの構造に関し、選択トランジスタを構成する第１及び第２の電極層間の絶縁膜の一部に開口部を設けるものである。
【００２７】
図１は、第１の実施形態に係る半導体装置のメモリセルアレイ領域の平面図を示す。図２は、図１のII−II線に沿った半導体装置の断面図である。図３（ａ）は、図１のIIIＡ−IIIＡ線に沿った半導体装置の断面図である。図３（ｂ）は、図１のIIIＢ−IIIＢ線に沿った半導体装置の断面図である。
【００２８】
図１に示すように、メモリセルアレイ領域に複数個のメモリトランジスタが直列に接続され、メモリセルアレイ領域の両端部のメモリトランジスタに近接させて選択トランジスタが配置される。この選択トランジスタは、第１の電極層及び第２の電極層と、これら第１の電極層及び第２の電極層間に形成された絶縁膜とを有する。この絶縁膜は第１の電極層及び第２の電極層の端部にのみ形成され、第１の電極層及び第２の電極層の中央部には開口部１７が形成される。この開口部１７は、複数個のセルの第１の電極層及び素子分離領域上を横断する長いストライプ形状である。また、選択トランジスタのゲート長Ｌは、メモリトランジスタのゲート長より長い。また、メモリセルと選択トランジスタとの間隔Ｄは、最小加工寸法程度である。
【００２９】
図２に示すように、メモリセルアレイ領域の半導体装置は、半導体層１１と、この半導体層１１の素子領域１０を分離する溝型の素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して形成された第１の電極層１３と、この第１の電極層１３及び素子分離領域１５上に形成された第２の絶縁膜１６と、この第２の絶縁膜１６上に形成された第２の電極層１８とを具備する。そして、第１の電極層１３は、素子領域１０の上方に素子分離領域１５と自己整合的に形成されており、第１の従来技術のように素子分離領域１５上へ第１の電極層１３が引き出されていない。よって、素子分離領域１５の表面は第１の電極層１３の表面よりも下に位置している。尚、メモリセルアレイ領域において、第１の電極層１３は浮遊ゲートとして機能し、第２の電極層１８は制御ゲートとして機能する。
【００３０】
図３（ａ）に示すように、選択ゲート領域の半導体装置は、メモリセルアレイ領域と同様に、素子領域１０に第１の絶縁膜１２を介して形成された第１の電極層１３と、この第１の電極層１３及び素子分離領域１５上に形成された第２の絶縁膜１６と、この第２の絶縁膜１６上に形成された第２の電極層１８とを具備する。この選択トランジスタにおいて、第２の絶縁膜１６が部分的に開口部１７が形成され、この開口部１７において、第２の電極層と第１の電極層が電気的に接続されている。
【００３１】
尚、図３（ｂ）に示すように、選択ゲート領域において、素子分離領域１５上にも開口部１７のパタンが延在するために、素子分離絶縁膜内にも溝１７’が形成される。この溝１７’の底面は、素子領域１０より上に位置する。
【００３２】
また、第２の電極層１８は、第１の電極層１３よりも低抵抗な層であり、例えば高融点金属層又は高融点金属シリサイド層であることが望ましい。また、第２の絶縁膜１６は、例えばＯＮＯ（Oxide Nitride Oxide）のようなシリコン窒化膜を含む複合絶縁膜であることが望ましい。これはコンタクトホール２０の形成におけるエッチングのダメージやコンタクトホール２０内に形成される金属配線用の層がゲート絶縁膜１２へ悪影響を及ぼすことを、シリコン窒化膜が有効に防止するためである。
【００３３】
図４乃至図９は、第１の実施形態に係る半導体装置の製造工程の断面図を示す。ここで、図４、図５は、図１のII−II線に沿った半導体装置の断面図であり、図６乃至図９は、図１のIIIＡ−IIIＡ線に沿った半導体装置の断面図である。以下、第１の実施形態に係る半導体装置の製造方法について説明する。
【００３４】
まず、図４に示すように、半導体層１１上に第１の絶縁膜１２が形成される。この第１の絶縁膜１２は、フラッシュメモリではトンネル酸化膜として機能するものであり、この第１の絶縁膜１２の膜厚は、例えば８乃至１０ｎｍである。次に、第１の絶縁膜１２上に第１の電極層１３が形成される。この第１の電極層１３は、通常リンがドーピングされたポリシリコン膜である。次に、第１の電極層１３、第１の絶縁膜１２及び半導体層１１内に素子分離用溝１４が形成され、この素子分離用溝１４内に絶縁膜が形成される。この絶縁膜を第１の電極層１３の表面が露出するまで平坦化することにより、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１５が形成される。
【００３５】
次に、図５に示すように、メモリセルアレイ領域における素子分離領域１５の上部が除去され、メモリセルアレイ領域における素子分離領域１５の表面が第１の電極層１３の表面よりも下に位置される。その後、半導体層１１の全面に、例えばＯＮＯ膜のような第２の絶縁膜１６が形成される。
【００３６】
次に、図６に示すように、第２の絶縁膜１６上に例えばフォトレジストからなるマスク層２２が形成されてパターニングされる。
【００３７】
次に、図７に示すように、パターニングされたマスク層２２を用いて、リソグラフィ及びエッチングにより、選択トランジスタ領域における素子領域１０上方の第２の絶縁膜１６の一部が除去される。その結果、第１の電極層１３の表面の一部が露出され、開口部１７が形成される。
【００３８】
次に、図８に示すように、半導体層１１の全面に、例えば高融点金属層又は高融点金属シリサイド層からなる第２の電極層１８が形成される。これにより選択トランジスタ部においては、第１の電極層１３と第２の電極層１８とが直接接続される。
【００３９】
次に、図９に示すように、第２の電極層１８、第２の絶縁膜１６及び第１の電極層１３がゲートパターンに加工される。具体的には、まず、リソグラフィ工程によりゲートパターンを形成した後、第２の電極層１８を、第２の絶縁膜１６をストッパとして加工する。次に、第２の絶縁膜１６を、第１の電極層１３をストッパとして加工する。最後に、第１の電極層１３を、第１の絶縁膜１２をストッパとして加工する。この方法により、２層ゲート構造のメモリトランジスタ及び選択トランジスタのゲート電極が、自己整合的に加工できる。
【００４０】
次に、図２に示すように、半導体層１１の全面に層間絶縁膜用の第３の絶縁膜１９が形成され、この第３の絶縁膜１９内の素子分離領域１５の上方に第２の電極層１８に接続するコンタクトホール２０が形成される。また、メモリセルアレイ領域におけるコンタクトホール２０の形成の際、例えば周辺トランジスタのソース及びドレイン領域が形成される素子領域などへのコンタクトホールも同時に形成される。その後、コンタクトホールに接続する上層配線２１が形成される。
【００４１】
上記第１の実施形態によれば、第１の電極層１３は、素子分離領域１５と自己整合的に形成されるため、第１の従来技術よりも容易に第１の電極層１３の微細加工が可能である。従って、メモリセルアレイ領域の微細化を図ることが可能である。
【００４２】
また、選択ゲート領域において、第１の電極層１３に信号を与える配線２１と第１の電極層１３との接続は、第２の電極層１８を素子分離領域１５上まで引き出して第２の電極層１８を介して行われる。つまり、高抵抗の第１の電極層１３を素子分離領域１５上まで引き出す必要がないため、第１の電極層１３の抵抗による遅延の問題を回避することができるとともに、半導体層１１と第１の電極層１３との容量結合によるＲＣ遅延の問題も回避できる。加えて、第２の電極層１８が高融点金属層又は高融点金属シリサイド層であるため、抵抗遅延の問題をさらに回避でき、低抵抗の一層構造のゲート電極層で構成されたトランジスタとほぼ同等の動作速度を得ることができる。従って、遅延時間の増加によってメモリセルの読み出し速度に悪影響を与えてしまうという問題も回避できる。
【００４３】
また、選択トランジスタのゲートにおいて、第２の電極層１８の中央は開口部１８が設けてあるため第１の電極層１３と第２の電極層１８との２層構造となっているが、ゲート加工が行われる第２の電極層１８の端部では、第１の電極層１３と第２の電極層１８との間に第２の絶縁膜１６が介在した３層構造となっている。従って、ゲート加工が行われる領域に関しては、メモリセルアレイ領域と選択ゲート領域におけるゲートの積層構造が同じになっている。このため、メモリセルアレイ領域と選択ゲート領域とのゲート加工を同時に行うことが可能となる。加えて、選択ゲート領域とメモリセルアレイ領域間で別の構造を必要としないため、メモリセルと選択トランジスタの間隔Ｄを例えば最小加工寸法とすることができる。
【００４４】
また、絶縁膜１６の開口部１７において、ゲート長Ｌ方向の開口部１７の幅は短いが、ゲート長Ｌ方向に対する垂直方向の開口部１７の長さは長い。このため、開口部１０のパターンニングの際のリソグラフィ工程において、解像がしやすくなる。従って、選択トランジスタの微細化に伴って選択トランジスタのゲート長Ｌが短くなった場合も、微細な開口部１７を形成することができる。
【００４５】
以上のように、第１の実施形態によれば、メモリセルサイズを縮小できると共に選択トランジスタを含めた集積度を向上することができ、特にＮＡＮＤ型フラッシュメモリのメモリセルアレイの大きさを縮小することができる。
【００４６】
［第２の実施形態］
第２の実施形態は、開口部の形成の際、メモリセルアレイ領域における第２の絶縁膜の信頼性の劣化を防ぐために、制御ゲートが２層以上の電極層からなることを特徴とする。
【００４７】
図１０は、第２の実施形態に係る半導体装置のメモリセルアレイ領域及び選択ゲート領域の断面図を示す。図１０は、図１のII−II線に沿った半導体装置の断面図である。図１０に示すように、第２の実施形態に係る半導体装置は、制御ゲートが第２及び第３の電極層１８ａ、１８ｂからなる２層構造となっている。
【００４８】
図１１乃至図１４は、第２の実施形態に係る半導体装置の製造工程の断面図を示す。図１１乃至図１４は、図１のIIIＡ−IIIＡ線に沿った半導体装置の断面図である。以下、第２の実施形態に係る半導体装置の製造方法について説明する。尚、第１の実施形態に係る半導体装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【００４９】
まず、図５に示すように、第１の実施形態と同様に、第１の電極層１３上に第２の絶縁膜１６が形成される。
【００５０】
次に、図１１に示すように、開口部１７の形成の前に、第２の絶縁膜１６上に第２の電極層１８ａが形成される。
【００５１】
次に、図１２に示すように、リソグラフィ及びエッチングにより、選択ゲート領域における素子領域１０上方の第２の電極層１８ａ及び第２の絶縁膜１６が選択的に除去される。その結果、第１の電極層１３の表面の一部が露出され、開口部１７が形成される。
【００５２】
次に、図１３に示すように、半導体層１１の全面に第３の電極層１８ｂが形成される。これにより、選択ゲート領域においては、開口部１７を介して、第２及び第３の電極層１８ａ、１８ｂが第１の電極層１３と直接接続される。
【００５３】
次に、図１４に示すように、第３の電極層１８ｂ、第２の電極層１８ａ、第２の絶縁膜１６及び第１の電極層１３がゲートパターンに加工される。この後は、第１の実施形態と同様の工程で、第２の実施形態に係る半導体装置が形成される。
【００５４】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができ、さらに、以下のような効果が得られる。
【００５５】
上記第１の実施形態では、開口部１７を形成するためのリソグラフィ工程（図６に示す工程）において、マスク層２２となるレジストがメモリセルアレイ領域の第２の絶縁膜１６上に形成される。このため、レジストと第２の絶縁膜１６とが接触してしまい、第２の絶縁膜１６の信頼性が劣化する場合がある。例えば、レジストから第２の絶縁膜１６へ不純物汚染が侵入する場合や、リソグラフィ工程中の様々な段階において第２の絶縁膜１６の絶縁性の低下を招く場合等がある。そこで、第２の実施形態においては、開口部１７の形成の前に、第２の絶縁膜１６上に第２の電極層１８ａを形成する。これにより、リソグラフィ工程において、第２の電極層１８ａが保護層として機能するため、上述する第２の絶縁膜１６への悪影響の問題を解消できる。
【００５６】
［第３の実施形態］
第３の実施形態は、第１の実施形態で述べた開口部の幅を小さくしたい場合に有効な方法である。例えば、ＮＡＮＤ型フラッシュメモリでの選択トランジスタのゲート長は、０．２μｍ前後までの微細化が進んでおり、その中央部のみに開口部を設けようとすると、例えば０．１μｍ幅のパタンを形成しなければならない。このような場合、第３の実施形態は有効である。尚、第３の実施形態に係る半導体装置は、第２の実施形態と同様であるため説明は省略する。
【００５７】
図１５乃至図１８は、第３の実施形態に係る半導体装置の製造工程の断面図を示す。図１５乃至図１８は、図１のIIIＡ−IIIＡ線に沿った半導体装置の断面図である。以下、第３の実施形態に係る半導体装置の製造方法について説明する。尚、第１及び第２の実施形態に係る半導体装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【００５８】
まず、図１１に示すように、第２の実施形態と同様に、第２の絶縁膜１６上に第２の電極層１８ａが形成される。
【００５９】
次に、図１５に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、第２の電極層１８ａ上に例えば酸化膜からなる第１のマスク層２２が堆積される。次に、リソグラフィにより、第１のマスク層２２がパターニングされ、素子領域１０上に第２の電極層１８ａの表面の一部を露出する溝が形成される。
【００６０】
次に、図１６に示すように、第１のマスク層２２及び第２の電極層１８ａ上に、例えば酸化膜からなる第２のマスク層２３が堆積される。その後、エッチバックを行うことにより、第１のマスク層２２上及び第２の電極層１８ａ上の第２のマスク層２３が除去される。その結果、溝の側面に第２のマスク層２３からなる側壁が形成される。
【００６１】
次に、図１７に示すように、第１、第２のマスク層２２、２３をマスクとして、第２の電極層１８ａ及び第２の絶縁膜１６が除去される。その結果、素子領域１０上に開口部１７が形成される。その後、第１、第２のマスク層２２、２３が除去される。
【００６２】
次に、図１８に示すように、第２の電極層１８ａ及び第１の電極層１３上に第３の電極層１８ｂが形成される。これにより、選択ゲート領域においては、開口部１７を介して、第１の電極層１３と第２及び第３の電極層１８ａ、１８ｂとが直接接続される。この後は、第１の実施形態と同様の工程で、第３の実施形態に係る半導体装置が形成される。
【００６３】
上記第３の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００６４】
さらに、制御ゲートの一部である第２の電極層１８ａ及び第２の絶縁膜１６は、開口部１７と自己整合的に形成される。このため、リソグラフィの可能寸法より狭い開口部１７を形成でき、第１の実施形態よりも第１の電極層１３と第２及び第３の電極層１８ａ、１８ｂとを狭いスペースで接続することができる。従って、第１の実施形態よりも選択トランジスタのゲ−ト長の微細化を図ることが可能となる。
【００６５】
このように、第３の実施形態は、選択トランジスタのゲート長が短く、リソグラフィの可能寸法ではゲートの中央に開口部１７を形成できない場合に有効である。
【００６６】
尚、狭い開口部１７を形成できる第３の実施形態の変形例として、開口部１７の形成時に用いるマスク層としてフォトレジストを用い、フォトレジストをパターニングした後、熱処理によりフォトレジストを膨張させて、狭い開口部１７を形成してもよい。これにより、リソグラフィで形成できる開口部１７の幅より狭い幅の開口部１７を形成することができる。
【００６７】
［第４の実施形態］
第１乃至第３の実施形態は、フラッシュメモリのメモリセルアレイ領域と選択ゲート領域に本発明を適用したものであるが、第４の実施形態は、選択ゲート領域と同様の構造を周辺回路領域にも適用することを特徴とする。
【００６８】
図１９は、第４の実施形態における半導体装置の周辺回路領域の平面図を示す。図２０は、図１９のXX−XX線に沿った半導体装置の断面図を示す。
【００６９】
図１９、図２０に示すように、周辺回路領域における半導体装置は、半導体層１１と、この半導体層１１の素子領域１０を分離する素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して素子分離領域１５と自己整合的に形成された第１の電極層１３と、この第１の電極層１３の表面の一部を露出した開口部１７を有する第２の絶縁膜１６と、この第２の絶縁膜１６上及び開口部１７内に形成された第２の電極層１８とを具備する。そして、開口部１７を介して第１の電極層１３と第２の電極層１８とが接続されている。
【００７０】
図２１は、第４の実施形態における半導体装置のメモリセルアレイ領域と周辺回路領域の断面図を示す。尚、第４の実施形態において、メモリセルアレイ領域及び選択ゲート領域は、第１の実施形態と同様の構造であるため説明は省略する。
【００７１】
図２１に示すように、第４の実施形態におけるコンタクトホール２０は、素子分離領域１５の上方で第２の電極層１８に接続されている。また、第１の電極層１３とこの第１の電極層１３に信号を与える配線２１との接続は、第２の電極層１８を素子分離領域１５上まで引き出して第２の電極層１８を介して行われている。
【００７２】
上記第４の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００７３】
さらに、第４の実施形態では、抵抗の高い第１の電極層１３が、素子領域１０の直上で低抵抗の第２の電極層１８に接続されている。このため、選択トランジスタと同様に、従来技術に比べて、周辺回路のＲＣ遅延時間を短くすることができる。
【００７４】
また、選択トランジスタと同様に、第１の電極層と第２の電極層の素子領域１０上の端部には、開口部１７は存在しない。このため、ゲートの加工工程において、メモリセルアレイ領域及び選択ゲート領域に加えて周辺回路領域も同時に加工を行うことが可能である。このように、全ての素子のゲートを同時に加工できると、例えばその後のコンタクトホール形成工程においてコンタクホールとゲート電極の必要なリソグラフィ工程での合わせ余裕を小さくすることができる。
【００７５】
［第５の実施形態］
第５の実施形態は、第４の実施形態の変形例である。この第５の実施形態は、周辺回路領域における第２の絶縁膜を全て除去していることを特徴とする。
【００７６】
図２２は、第５の実施形態に係る半導体装置のメモリセルアレイ領域及び周辺回路領域の断面図を示す。尚、第４の実施形態と異なる構造についてのみ説明する。
【００７７】
周辺回路に要求される性能や動作電圧によっては、周辺回路トランジスタのゲート長を非常に短くしなければいけない場合がある。この場合、第２の絶縁膜１６の開口部１７を小さくする必要が生じる。しかし、開口寸法が非常に小さくなると、例えば第３の実施形態に示す方法を用いても、開口部１７の形成が非常に難しくなる場合がある。
【００７８】
そこで、図２２に示すように、周辺回路領域において、第１の電極層１３と第２の電極層１８間の第２の絶縁膜１６を全て除去する。尚、メモリセルアレイ領域や選択ゲート領域は、第１の実施形態と同様の構造である。
【００７９】
つまり、第５の実施形態に係る半導体装置の周辺回路領域は、半導体層１１と、この半導体層１１の素子領域１０を分離する素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して素子分離領域１５と自己整合的に形成された第１の電極層１３と、この第１の電極層１３及び素子分離領域１５上に形成された第２の電極層１８とを具備している。
【００８０】
上記第５の実施形態によれば、第４の実施形態と同様の効果を得ることができる。
【００８１】
さらに、第５の実施形態は、トランジスタのゲート長が非常に短い場合に有効な構造である。但し、周辺回路トランジスタは、メモリトランジスタ及び選択トランジスタとゲート構造が異なるため、メモリセルアレイ領域及び選択ゲート領域と周辺回路領域とは別々にゲート加工を行うことになり工程数は増加する。しかし、メモリトランジスタと選択トランジスタのゲート端部は同じ構造なので、メモリセルアレイ領域及び選択ゲート領域は同時に加工が行え、加工境界を設ける必要がない。このため、他の実施形態と同様に、メモリセルアレイの総面積の縮小には大きな効果がある。
【００８２】
尚、選択トランジスタは、通常、メモリセルを駆動するための高電圧に耐えるために、リソグラフィの最小可能寸法より長めに設計されるので、例えば第３の実施形態で示した方法等により、微細な開口部１７の形成は十分に可能である。
【００８３】
［第６の実施形態］
第６の実施形態は、第２の絶縁膜の存在する素子領域の上方にコンタクトホールを形成することにより、周辺トランジスタの面積を縮小することを特徴とする。
【００８４】
図２３は、第６の実施形態における半導体装置の周辺回路領域の平面図を示す。図２４は、図２３のXXIV−XXIV線に沿った半導体装置の断面図を示す。図２５は、第６の実施形態における半導体装置のメモリセルアレイ領域及び周辺回路領域の断面図を示す。尚、第６の実施形態において、メモリセルアレイ領域及び選択ゲート領域は、第１の実施形態と同様の構造であるため説明は省略する。
【００８５】
図２３、図２４、図２５に示すように、周辺回路領域における半導体装置は、半導体層１１と、この半導体層１１の素子領域１０を分離する素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して素子分離領域１５と自己整合的に形成された第１の電極層１３と、この第１の電極層１３及び素子分離領域１５上に形成され、第１の電極層１３の表面の一部を露出する開口部１７を有する第２の絶縁膜１６と、この第２の絶縁膜１６及び開口部１７内に形成された第２の電極層１８と、第２の絶縁膜１６の存在する素子領域１０上方に形成され、第２の電極層１８に接続されたコンタクトホール２０とを具備する。そして、開口部１７を介して第１の電極層１３と第２の電極層１８とが接続されている。
【００８６】
上記第６の実施形態によれば、第４の実施形態と同様の効果が得られるだけでなく、さらに以下に示す効果が得られる。
【００８７】
通常、コンタクトホール２０の形成の際、バリアメタル（Ｔｉ／ＴｉＮ）膜やＡｌ−Ｃｕ膜等をスパッタリングにより形成し、コンタクトホール２０とゲートとを接続する。ところが、Ｔｉと第２の電極層１８の多結晶Ｓｉとが反応してＴｉＳｉ層が形成される。このため、第２の絶縁膜１６がない場合には、ＴｉＳｉ層がコンタクトホール２０と第２の電極層１８との界面から第１の絶縁膜１２の近隣にまで形成され、第１の絶縁膜１２が破壊する可能性がある。従って、ゲートに接続させるコンタクトホール２０は、通常素子領域１０の上方には形成されない。
【００８８】
しかしながら、第６の実施形態のように、第１、第２の電極層１３、１８の間に第２の絶縁膜１６を残存させることにより、この第２の絶縁膜１６が保護膜となり、上記問題を回避できる。特に、第２の絶縁膜１６として、シリコン窒化膜を含む複合絶縁膜を用いるとよい。
【００８９】
このように、第６の実施形態によれば、第２の絶縁膜１６を残存させることにより、素子領域１０の上方にコンタクトホール２０を形成することができるようになる。これにより、次に示す第１乃至第３の効果を得ることができる。
【００９０】
第１に、素子領域１０上にコンタクトホール２０が形成される第６の実施形態（図２６（ｂ））は、素子分離領域１５上でコンタクトホール２０が形成される従来構造（図２６（ａ））に比べて、周辺回路領域を縮小することができる。
【００９１】
第２に、第６の実施形態によれば、周辺回路領域を増大することなく、素子分離領域１５の反転電圧を高めることができる。つまり、ＮＡＮＤ型フラッシュメモリのように高い電圧を使用するデバイスでは、ゲート下の素子分離領域１５の反転電圧を高くする必要がある。その場合、図２７に示すように、素子分離領域１５下の半導体層１１の不純物拡散層１１’の濃度を高くするか、図２８に示すように、素子分離領域１５の膜厚を厚くするなどの対策が必要だった。しかし、これらの対策は、加工の難易度を高めたり接合耐圧の低下を招いたりするため望ましくない。また、別の方法として、図２９（ａ）、図３０（ａ）に示すように、素子分離領域１５上でゲート電極を分断し、隣接するトランジスタ同士を、ゲート電極で接続せずに、ゲート電極から一度コンタクトホール２０を介して上層配線２１で接続する。しかし、この方法では、素子分離領域１５上にコンタクトホール２０を形成する領域が必要となるため、周辺回路領域の増大を招いてしまう。このような問題に対し、第６の実施形態によれば、第１、第２の電極層１３、１８間の一部に絶縁膜１６を設け、素子領域１５の上方にコンタクトホール２０を形成することにより、周辺回路領域を増大することなく、素子分離領域１５の反転電圧を高めることができる。
【００９２】
尚、第６の実施形態は、上記第２及び第３の実施形態のように、メモリセルの制御ゲートが第２の電極層１８ａと第３の電極層１８ｂとからなる二層構造のものにも適用することも可能である。
【００９３】
［第７の実施形態］
第７の実施形態は、複数の周辺回路トランジスタにおいて、絶縁膜の開口部の幅を等しくすることを特徴とする。
【００９４】
図３１は、第７の実施形態に係る半導体装置の平面図を示す。図３２は、図３１のXXXII−XXXII線に沿った半導体装置の断面図を示す。以下、第７の実施形態の特徴部分についてのみ説明する。
【００９５】
図３１、図３２に示すように、チップ上に配置された複数のトランジスタにおいて、第１の電極層１３上に形成された第２の絶縁膜１６及び第２の電極層１８ａは、第１の電極層１３の表面の一部を露出する開口部１７を有する。この開口部１７内及び第２の絶縁膜１６上に第３の電極層１８ｂが形成され、この第３の電極層１８ｂ上に第４の電極層１８ｃが形成される。このような第１乃至第４の電極層１３、１８ａ、１８ｂ、１８ｃからなるゲート電極を有するトランジスタにおいて、全ての開口部１７の幅ｃは等しい。
【００９６】
上記第７の実施形態によれば、第４の実施形態と同様の効果を得ることができる。
【００９７】
さらに、第７の実施形態は、チップ上のゲート電極における開口部１７の幅ｃを等しくする。これにより、開口部１７を第３の電極層１８ｂで埋め込んだ場合、第３の電極層１８ｂの段差ばらつきを最小限に抑えることができる。従って、第７の実施形態は、第３の電極層１８ｂを平坦に堆積するのに最適である。
【００９８】
また、開口部１７の幅ｃを一定にすれば、開口部１７の形成の際、リソグラフィによるパターニングの制御が容易となる。
【００９９】
また、トランジスタ毎に開口幅が異なる場合に比べて、第７の実施形態は、開口部１７の幅ｃの寸法ばらつきを抑制できる。
【０１００】
［第８の実施形態］
第８の実施形態は、同一ゲート電極内に複数の開口部を設け、これらの開口部の幅を等しくすることを特徴とする。
【０１０１】
図３３は、第８の実施形態における半導体装置の平面図を示す。図３４は、図３３のXXXIV−XXXIV線に沿った半導体装置の断面図を示す。以下、第８の実施形態の特徴部分についてのみ説明する。
【０１０２】
図３３、図３４に示すように、トランジスタのゲート電極において、第１の電極層１３上に形成された第２の絶縁膜１６及び第２の電極層１８ａは、第１の電極層１３の表面の一部を露出する複数の開口部１７を有する。この開口部１７内及び第２の絶縁膜１６上に第３の電極層１８ｂが形成され、この第３の電極層１８ｂ上に第４の電極層１８ｃが形成される。このような同一ゲート電極内における複数の開口部１７の幅ｃは等しい。
【０１０３】
上記第８の実施形態によれば、開口部１７の幅ｃが等しいため、第７の実施形態と同様の効果を得ることができる。
【０１０４】
さらに、同一ゲート電極内に開口部１７を複数個形成することにより、第１の電極層１３と第３の電極層１８ｂとの接続面積を大きくできる。このため、第１の電極層１３と第３の電極層１８ｂとにおける２層間の接触抵抗を低減できる。
【０１０５】
尚、同一ゲート電極内に複数の開口部１７を設けるにあたって、図３５に示すように、十字型に開口部１７を交差して形成してもよい。このように、開口部１７を直交させて設けることによって、同一ゲート電極内により多くの開口部１７を形成できる。このため、上述した接続面積をさらに大きくでき、接触抵抗をより低減できる。
【０１０６】
［第９の実施形態］
第９の実施形態は、第８の実施形態のように同一ゲート電極内に複数の開口部を設けた際、これらの開口部間の距離を等しくすることを特徴とする。
【０１０７】
図３６は、第９の実施形態における半導体装置の平面図を示す。図３７は、図３６のXXXVII−XXXVII線に沿った半導体装置の断面図を示す。以下、第９の実施形態の特徴部分についてのみ説明する。
【０１０８】
図３６、図３７に示すように、トランジスタのゲート電極において、第１の電極層１３上に形成された第２の絶縁膜１６及び第２の電極層１８ａは、第１の電極層１３の表面の一部を露出する複数の開口部１７を有する。この開口部１７内及び第２の絶縁膜１６上に第３の電極層１８ｂが形成され、この第３の電極層１８ｂ上に第４の電極層１８ｃが形成される。このような同一ゲート電極内における複数の開口部１７の幅ｃは等しく、開口部１７間の距離ｄも等しい。
【０１０９】
上記第９の実施形態によれば、開口部１７を複数個設け、これらの開口部１７の幅ｃは等しい。このため、第７、第８の実施形態と同様の効果を得ることができる。
【０１１０】
さらに、同一ゲート電極内に複数個形成された開口部１７間の距離ｄが等しい。すなわち、図３８に示すように、開口部１７を等間隔に形成することは、開口部１７が形成されるためのリソグラフィの工程において、露光部の幅を同一に形成することになる。従って、隣接する露光部での光近接効果によるレジスト２２’の加工ばらつきを最小限に抑えることができる。
【０１１１】
尚、第９の実施形態に係る発明をＮＡＮＤ型フラッシュメモリに適用することも可能である。
【０１１２】
このＮＡＮＤ型フラッシュメモリでは、図３９（ａ）、図３９（ｂ）に示すように、選択トランジスタと周辺回路のトランジスタとで、ゲート長の異なるトランジスタが同一チップに混在する。このような場合、複数の選択トランジスタにそれぞれ形成された開口部１７間の間隔ｅ１と、周辺回路トランジスタの同一ゲート電極内に複数個形成された開口部１７間の間隔ｅ２とを等しくする。これにより、図３８に示すレジスト２２’の加工ばらつきを同一チップ内において、最小限に抑えることができる。
【０１１３】
ここで、一般的に、周辺回路トランジスタよりも選択トランジスタの方が寸法は小さい。そこで、素子の微細化を図るには、開口部１７の間隔ｅ１、ｅ２は、選択トランジスタにおける開口部１７の間隔ｅ１を基準にして、この間隔ｅ１に合わせて周辺回路トランジスタにおける開口部１７の間隔ｅ２を設定するとよい。
【０１１４】
［第１０の実施形態］
第１０の実施形態は、チャネル長の方向において、開口部を素子領域上から素子分離領域上にまで延在させることを特徴とする。
【０１１５】
図４０（ａ）は、第４の実施形態における半導体装置の断面図を示す。図４０（ｂ）、図４０（ｃ）は、第１０の実施形態における半導体装置の断面図を示す。以下、第１０の実施形態の特徴部分について説明する。
【０１１６】
例えば第４の実施形態では、図４０（ａ）に示すように、開口部１７は素子領域１０内に形成される。これに対し、第１０の実施形態では、図４０（ｂ）、開口部１７を素子領域１０内から素子領域１０の端部まで延在させる。また、図４０（ｃ）に示すように、素子分離領域１５上にまで延在させる。ここで、開口部１７の延在方向は、ゲート電極のチャネル長ｆの方向とする。
【０１１７】
上記第１０の実施形態によれば、上記第４の実施形態と同様の効果を得ることができる。
【０１１８】
さらに、チャネル長ｆの方向に開口部１７を素子領域１０上から素子分離領域１５上にまで延在させる。これにより、チャネル長ｆが小さいトランジスタであっても、前記開口部１７をリソグラフィの加工限界に制限されることなく形成することができる。
【０１１９】
［第１１の実施形態］
第１１の実施形態は、開口部の幅と開口部を埋め込む電極層の堆積膜厚との関係を規定することを特徴とする。
【０１２０】
図４１（ａ）、図４１（ｂ）は、第１１の実施形態における半導体装置の断面図を示す。以下、第１１の実施形態の特徴部分について説明する。
【０１２１】
図４１（ａ）、図４１（ｂ）に示すように、チップ上の配置された複数のトランジスタにおいて、第１の電極層１３上に形成された第２の絶縁膜１６及び第２の電極層１８ａは、第１の電極層１３の表面の一部を露出する開口部１７を有する。この開口部１７内及び第２の絶縁膜１６上に第３の電極層１８ｂが形成される。このような各トランジスタにおける開口部１７の幅ｃは等しい。そして、この場合、第３の電極層１８ｂの堆積時の膜厚は、開口部１７の幅ｃの１／２以上にする。また、開口部１７の幅ｃは、第３の実施形態で示す方法などを用いることで、小さくすることも可能である。
【０１２２】
上記第１１の実施形態によれば、上記第４の実施形態と同様の効果を得ることができる。
【０１２３】
さらに、第１１の実施形態は、各トランジスタの開口部１７の幅ｃを等しくし、第３の電極層１８ｂの堆積膜厚をｃ／２以上にする。これにより、開口部１７が第３の電極層１８ｂで確実に埋め込まれ、かつ第３の電極層１８ｂの上面を平坦に堆積することができる。
【０１２４】
また、開口部１７の幅ｃを小さくすることで、第３の電極層１８ｂを平坦に堆積するための膜厚が薄くできるため、ゲート電極のトータルの高さを低くすることができる。このため、図４１（ｂ）に示すゲート電極間のスペースＳのアスペクト比が小さくなり、上層配線（図示せず）とゲート電極とを絶縁するための第３の絶縁膜１９を容易に埋め込むことができる。
【０１２５】
以上のような効果を第１１の実施形態によれば得ることができるため、次のような問題点を回避することができる。
【０１２６】
第１の問題点として、図４２（ａ）に示すように、開口部１７の幅が、第３の電極層１８ｂの堆積膜厚ａの２倍以上の長さである場合、開口部１７内に第３の電極層１８ｂを堆積すると、開口部１７上の第３の電極層１８ｂの表面に段差が生じる。
【０１２７】
第２の問題点として、図４２（ｂ）に示すように、第３の電極層１８ｂ上に第４の電極層（例えばＷＳｉ）１８ｃを形成し、この第４の電極層１８ｃ上にレジスト２２’が形成される。そして、ゲート電極を形成するために、リソグラフィ技術を用いてレジスト２２’をパターニングする際、第３の電極層１８ｂに段差が生じることで、この段差でフォーカスずれを起こし、レジスト２２’を所望の形状に形成できない。その結果、ゲート電極の加工後の仕上がり形状が部分的に異なる寸法になってしまう。
【０１２８】
第３の問題点として、図４２（ｃ）に示すように、第３の電極層１８ｂ上に第４の電極層１８ｃを堆積する場合、第３の電極層１８ｂを堆積したときに生じる段差によって、開口部１７上の第３の電極層１８ｂに、段差部を埋め込めない領域３０ができるおそれがある。
【０１２９】
第４の問題点として、図４３（ａ）に示すように、ゲート長が異なる全てのトランジスタにおいて第３の電極層１８ｂを平坦に堆積するためには、トランジスタ毎に開口部１７の幅にばらつきがあると、最も大きな開口幅を有する開口部１７を埋め込めるように、第３の電極層１８ｂの堆積膜厚を最大開口幅の１／２以上にする必要がある。その結果、第３の電極層１８ｂの堆積膜厚が厚くなり、ゲート電極の加工が困難になってしまう。
【０１３０】
第５の問題点として、第４の問題のように、第３の電極層１８ｂの堆積膜厚が厚くなることで、図４３（ｂ）に示すように、メモリセルアレイ領域において高アスペクト比を有するゲート電極間のスペースＳが形成される。このため、上層配線（図示せず）と素子領域１０とを絶縁するための層間絶縁膜１９の埋め込みが困難になり、ボイド３１が発生してしまう。
【０１３１】
［第１２の実施形態］
第１２の実施形態は、第１１の実施形態のように開口部の幅と開口部を埋め込む電極層の膜厚との関係を規定した上で、この電極層の表面を平坦にすることを特徴とする。
【０１３２】
図４４（ａ）、図４４（ｂ）は、第１２の実施形態における半導体装置の断面図を示す。以下、第１２の実施形態の特徴部分について説明する。
【０１３３】
図４４（ａ）に示すように、第１１の実施形態と同様に、開口部１７の幅ｃを一定にし、第３の電極層１８ｂを開口幅ｃの１／２以上の厚さで堆積する。その後、図４４（ｂ）に示すように、この第３の電極層１８ｂの表面をＣＤＥ（Chemical Dry Etching）又はＣＭＰ（Chemical Mechanical Polish）で平坦化する。
【０１３４】
上記第１２の実施形態によれば、上記第１１の実施形態と同様の効果を得ることができる。
【０１３５】
さらに、第３の電極層１８ｂの表面をＣＤＥやＣＭＰで平坦にすることによって、第３の電極層１８ｂの堆積時の膜厚より、第３の電極層１８ｂの膜厚を薄くできる。すなわち、ゲート電極のトータルの膜厚を薄くできるため、第１１の実施形態よりも第３の絶縁膜１９の埋め込みをより容易にすることができる。
【０１３６】
尚、上記第１乃至第１２の実施形態において、第１の電極層１３は簡単のために一層構造としているが、様々な変形例があっても構わない。例えば、図４５に示すように、第１の電極層１３ａ、１３ｂが二層構造になっていたり、２次元的な凸凹部を有していても構わない。また、上記第１乃至第１２の実施形態において、第１の電極層１３は素子領域１０と自己整合的に形成されると説明しているが、図４５に示すように、第１の電極層１３は素子分離領域１５の方向に素子領域１０より自己整合的に張り出した構造にしても構わない。
【０１３７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１３８】
１０…素子領域、１１…半導体基板、１２…第１の絶縁膜、１３…第１の電極層（浮遊ゲート）、１４…素子分離溝、１５…素子分離領域、１６…第２の絶縁膜、１７…開口部、１７’…溝、１８，１８ａ…第２の電極層（制御ゲート）、１８ｂ…第３の電極層（制御ゲート）、１８ｃ…第４の電極層（制御ゲート）、１９…第３の絶縁膜、２０…コンタクトホール、２１…配線、２２…第１のマスク層、２２’…レジスト、２３…第２のマスク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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