(57)【特許請求の範囲】
【請求項１】
第１の外部電源電圧によって駆動される制御部と、第２の外部電源電圧に基いて内部電源電圧を発生する内部電源電圧発生回路と、前記内部電源電圧によって駆動されるメモリ部とを備えた半導体集積回路において、
前記内部電源電圧発生回路は、
第１の電流供給能力を有し、常時活性化されて前記内部電源電圧を発生するスタンバイ電圧発生回路と、
前記内部電源電圧が異常に低下している場合に異常検知信号を出力する異常検知回路と、
前記第１の外部電源電圧によって駆動され、前記異常検知信号と前記制御部からのアクティブ指令信号との論理和信号を出力する論理回路と、
前記論理和信号の論理振幅電圧を前記第１の外部電源電圧から前記第２の外部電源電圧に変換して制御信号を出力するレベル変換回路と、
前記第１の電流供給能力よりも大きな第２の電流供給能力を有し、前記制御信号が活性化レベルにされた場合に前記内部電源電圧を発生するアクティブ電圧発生回路とを含み、
前記第１の外部電源電圧が立ち上げられる前に前記第２の外部電源電圧が立ち上げられた場合は前記制御信号が非活性化レベルになるように、前記レベル変換回路が前記制御信号を活性化レベルから非活性化レベルに変化させる第１の論理反転感度は、前記レベル変換回路が前記制御信号を非活性化レベルから活性化レベルに変化させる第２の論理反転感度よりも高く設定されている、半導体集積回路。
【請求項２】
前記レベル変換回路は、
それらのソースがともに前記第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ前記第２および第１のノードに接続された第１および第２のＰ型トランジスタと、
そのソースが前記第２の外部電源電圧を受け、そのドレインが前記第１のノードに接続され、そのゲートが接地電圧を受け、前記第１のＰ型トランジスタよりも小さな電流駆動能力を有する第３のＰ型トランジスタと、
それらのドレインがそれぞれ前記第１および第２のノードに接続され、それらのソースがともに前記接地電圧を受け、それらのゲートがそれぞれ前記論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタとを含み、
前記第２のノードに現れる信号が前記制御信号となる、請求項１記載の半導体集積回路。
【請求項３】
前記レベル変換回路は、
それらのソースがともに前記第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ前記第２および第１のノードに接続された第１および第２のＰ型トランジスタと、
それらのドレインがそれぞれ前記第１および第２のノードに接続され、それらのソースがともに前記接地電圧を受け、それらのゲートがそれぞれ前記論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタと、
そのドレインが前記第２のノードに接続され、そのゲートが前記第２の外部電源電圧を受け、そのソースが前記接地電圧を受け、前記第２のＮ型トランジスタよりも小さな電流駆動能力を有する第２のＮ型トランジスタとを含み、
前記第２のノードに現れる信号が前記制御信号となる、請求項１記載の半導体集積回路。
【請求項４】
前記レベル変換回路は、
それらのソースがともに前記第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ前記第２および第１のノードに接続された第１および第２のＰ型トランジスタと、
それらのドレインがそれぞれ前記第１および第２のノードに接続され、それらのソースがともに前記接地電圧を受け、それらのゲートがそれぞれ前記論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタと、
前記第１の外部電源電圧が立ち上げられる前は、前記第１のＮ型トランジスタに第１の基板バイアス電圧を与えて前記第１のＮ型トランジスタのしきい値電圧を第１の値に設定し、前記第１の外部電源電圧が立ち上げられた後は、前記第１のＮ型トランジスタに前記第１の基板バイアス電圧よりも高い第２の基板バイアス電圧を与えて前記第１のＮ型トランジスタのしきい値電圧を前記第１の値よりも低い第２の値に設定する基板バイアス制御回路とを含み、
前記第２のノードに現れる信号が前記制御信号となる、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ロジックとメモリを混載し、電源投入時の異常電流の増大防止機能を備えた半導体集積回路に関し、特に、この発明は、外部２電源構成の半導体集積回路における異常電流の防止に関する。
【０００２】
【従来の技術】
ＤＲＡＭとプロセッサやＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジックとが混載されたシステムＬＳＩでは、ＤＲＡＭとロジックとの間を１２８〜５１２ビットなどの多ビットの内部データバスを用いて接続することにより、プリント基板上でそれらを接続する場合に比べて、１〜２桁程度速い高速データ伝送速度が実現でき、また、汎用ＤＲＡＭを外部に設けたシステム構成に比べて、外部Ｉ／Ｏのピン数を削減することができ、Ｉ／Ｏ線の寄生インピーダンスも１桁以上低減できる。従って、このようなシステムＬＳＩは、消費電流を大幅に削減することができ、３次元グラフィック処理、画像・音声処理などの大量データを扱う情報機器の高性能化に大きく貢献する。
【０００３】
図１８はロジックおよびＤＲＡＭを混載した一般的なシステムＬＳＩの概略構成を示すブロック図である。図において、１は大規模ロジックであり、２はこの大規模ロジック１の外部ピンである。３はアナログ信号を処理するアナログコアであり、４はこのアナログコア３のアナログピンである。５は、内部配線により大規模ロジック１と接続され、大規模ロジック１が必要とするデータを保持するＤＲＡＭコアであり、６はテストモード時に大規模ロジック１とＤＲＡＭコア５とを切り離すテストインタフェース回路（以下ＴＩＣと略す）であり、７−１はテストモード時にこのＴＩＣ６にてＤＲＡＭコア５に接続されるテストピンであり、７−２はＤＲＡＭコア５に外部電源電圧ｅｘＶＤＤを供給する電源ピンである。
【０００４】
次に動作について説明する。
大規模ロジック１は、その外部ピン２より入力された指令に基づいて、指令された処理を実行し、実行結果を外部ピン２より出力する。アナログコア３は、大規模ロジック１とアナログピン４との間に接続され、アナログ信号についての処理を実行する。そのアナログコア３により実行されるその処理は、位相同期回路（ＰＬＬ）による内部クロック信号の発生、外部からのアナログ信号のＡ／Ｄ変換器によるディジタル信号への変換、大規模ロジック１から与えられるディジタル信号のＤ／Ａ変換器によるアナログ信号への変換などを含んでいる。ＴＩＣ６は、テストモードになると、大規模ロジック１をＤＲＡＭコア５から切り離し、そのＤＲＡＭコア５にテストピン７−１を接続する。テストモードでは、このテストピン７−１を介して接続されたテスタにより、ＤＲＡＭコア５に対するテストが行われる。
【０００５】
図１４は従来の半導体集積回路に設けられたＤＲＡＭの概略構成を示すブロック図である。図において、８は中央制御回路ブロックであり、９はコマンドデコーダ／制御回路であり、１０はロウアドレス入力バッファ／ラッチ／リフレッシュカウンタであり、１１はロウプリデコーダであり、１２はコラムアドレス入力バッファ／ラッチであり、１３はコラムプリデコーダであり、１４はデータ入出力コントローラであり、１５は内部電源電圧発生回路／セルフリフレッシュタイマブロックであり、１６はメモリアレイであり、１７はセンスアンプ帯であり、１８はロウ／コラムローカル制御帯であり、１９はデータパス帯である。
【０００６】
中央制御回路ブロック８は、クロック信号ＣＬＫに同期して外部から与えられる各種外部制御信号をラッチしてそれらをデコードし、デコードされた外部制御信号により指定された内部コマンドに応答して複数の内部制御信号を活性化する。内部電源電圧発生回路／セルフリフレッシュタイマブロック１５の内部電源電圧発生回路部は、昇圧電圧ＶＰＰ、周辺回路用の電源電圧ＶＣＣＰ、アレイ電源電圧ＶＣＣＳ、プリチャージ電圧ＶＢＬ、セルプレート電圧ＶＣＰ、基板電圧ＶＢＢを発生する。
【０００７】
図１９はそのような従来の内部電源電圧発生回路部の概略構成を示すブロック図である。
図において、２０はレベルシフタであり、２１はＶＢＢ発生回路であり、２２は基準電圧発生回路であり、２３はＶＣＣＳ発生回路（以下ＶＤＣＳと略す）であり、２４はＶＢＬ／ＶＣＰ発生回路であり、２５はＶＰＰ発生回路、２６はＶＣＣＰ発生回路（以下ＶＤＣＰと略す）である。ＶＢＢ発生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６は、それぞれ、電流供給能力の大きなアクティブ回路と電流供給能力の小さなスタンバイ回路とを並列に備えている。
内部電源電圧発生回路部では、ＤＲＡＭのスタンバイ期間中発生する複数の内部電源の電圧を保持するために、ＶＢＢ発生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６のスタンバイ回路が常に活性化されている。ここで、ある内部コマンドがアクティブロウであると、コマンドデコーダ／制御回路９の発行するＡＣＴＯＲ信号に基づいて、ＶＢＢ発生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６のアクティブ回路が活性化される。
【０００８】
ＶＤＣＳ２３はＶＣＣＳ異常ディテクタを備え、常時電圧ＶＣＣＳをモニタしており、その電圧が異常に低下した場合には、その出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。また、ＶＤＣＰ２６はＶＣＣＰ異常ディテクタを備え、常時電圧ＶＣＣＰをモニタしており、その電圧が異常に低下した場合には、その出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。同様に、ＶＰＰ発生回路２５はＶＰＰ異常ディテクタを備え、常時セルプレート電圧ＶＰＰをモニタしており、その電圧が異常に低下した場合、その出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。これによって、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６のアクティブ回路がそれぞれ活性化される。なお、スタンバイ期間中であっても生成された上記内部電源のいずれかの電圧が異常に低下すると、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６の各アクティブ回路は対応する異常ディテクタの出力信号を受け、活性化される。このように、内部電源電圧発生回路部は、対応するアクティブ回路を活性化することにより、内部電源の電圧を正常に戻すように制御を実行する。
【０００９】
図１５に示すように、メモリアレイ１６は多数のサブメモリアレイ（ＳＭＡ）２７に分割され、各サブメモリアレイ２７の周囲には、２つのサブワードドライバ帯（ＳＷＤ）２８と２つのセンスアンプ帯（Ｓ／Ａ）２９とが配置されている。複数のメインワード線３０は、行方向に配置された複数のサブメモリアレイ２７を横断するように、行方向に延びており、複数のサブワード線３２が、それぞれサブワードドライバ３１を介して各メインワード線３０に接続されており、行方向に配置された複数のサブメモリアレイ２７を横断するように、行方向に延びている。各メインワード線３０は、ロウデコーダ（ＲＤ）３３からの信号により動作するメインワードドライバ（ＭＷＤ）３４により駆動される。
【００１０】
また、ロウ／コラムローカル制御帯１８は、ロウデコーダ３３と、コラムデコーダ（図示省略）と、メインワードドライバ３４と、センスアンプ駆動信号発生回路およびサブデコード信号発生回路を含むロウローカル制御回路３５とから構成される。図１６（ａ）〜図１６（ｃ）はロウ／コラムローカル制御帯１８の概略構成を示すブロック図である。なお、これら図において、コラムデコーダは省略されている。
【００１１】
図１６（ａ）に示すように、ロウデコーダ（ＲＤ）３３は、ＢＳ信号、プリデコード信号１〜プリデコード信号３、ＲＸＴ信号から、メインワード線の選択信号を生成する回路と、ＢＳ信号、プリデコード信号０、ＲＸＡＣＴ信号から、サブデコード線の選択信号を生成する回路とを含んでいる。メインワードドライバ３４は、ロウデコーダ３３により生成されたメインワード線の選択信号に従い、ＶＰＰレベルの振幅を持つメインワード線（ＭＷＬ）を駆動する回路を含んでいる。
【００１２】
ロウローカル制御回路３５は、ロウデコーダ３３により生成されたサブデコード線の選択信号からサブデコード線（ＺＳＤＦ）を駆動する回路と、ロウアクティブがリセットされる時、メインワード線およびサブデコード線をＶＰＰレベルに戻すためのＺＲＳＴ信号を発生する回路と、センスアンプ制御信号群、シェアードゲート信号ＢＬＩ、ビット線プリチャージ信号ＢＬＥＱ、センス活性化信号Ｓ０Ｎ、ＺＳ０Ｎを発生する回路とを含んでいる。図１６（ｂ）もしくは図１６（ｃ）に示したレベルシフタが、上記センス制御信号群の中の、ＶＰＰレベルまたはｅｘＶＤＤレベルの振幅を持ったＺＲＳＴ信号、ＢＬＩ信号、ＢＬＥＱ信号、ＳＯＮ信号を、ＶＣＣＰレベルを持つブロックデコード信号ＢＳおよび制御信号ＲＸＡＣＴ信号から生成する。
【００１３】
図１７は、サブメモリアレイ２７とサブワードドライバ帯２８およびセンスアンプ帯２９と間の接続を概略的に示す図である。行方向に配置された複数のサブメモリアレイ２７と同一の行に配置されたメモリセル（図示省略）のゲートに接続されているサブワード線３２は、サブワードドライバ帯２８上の各サブワードドライバ３１に接続されている。また、同一の列に配置されたメモリセルは、ビット線対（ＢＬＬ，ＺＢＬＬ）もしくは（ＢＬＲ，ＺＢＬＲ）のいずれかに接続されている。このビット線対は、シェアードゲート信号ＢＬＩＬ，ＢＬＩＲがゲートに入力されているビット線分離トランジスタを介してセンストランジスタに接続されている。なお、図示のセンスアンプ３６では、ビット線イコライズ／プリチャージトランジスタがビット線分離トランジスタの外側に配置されているが、これに代わって、内側に配置されていてもよい。
【００１４】
メインワード線３０およびサブデコード線４０は、非選択状態ではＶＰＰレベルに保持されており、ロウアクティブになると選択されたそれら各線が“Ｌ”レベルに落ちる。サブワードドライバ３１では、選択されたサブデコード線４０に接続されている信号ＳＤが“Ｌ”レベルからＶＰＰレベルに変化し、信号ＺＳＤがＶＣＣＳレベルから“Ｌ”レベルに変化する。その結果、メインワード線３０とサブデコード線４０で選択されるサブワード線３２が“Ｌ”レベルからＶＰＰレベルに立ち上がる。また、ロウアクティブがリセットされてスタンバイ状態に戻る時、選択されていたメインワード線３０およびサブデコード線４０が再びＶＰＰレベルに戻り、サブワード線３２はＶＰＰレベルから“Ｌ”レベルに落ちる。
【００１５】
この間、ビット線分離トランジスタは、サブワード線３２が立ち上がる前まではＶＰＰレベルに保持され、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥＱＲが“Ｈ”レベルであるので、ビット線対は、ビット線プリチャージ電圧ＶＢＬに保持されている。サブワード線３２が立ち上がる直前に、一方のビット線分離トランジスタおよびビット線イコライズ／プリチャージトランジスタのゲートが“Ｌ”レベルに落ちる。ビット線対（ＢＬＬ，ＺＢＬＬ）がビット線プリチャージ電圧ＶＢＬのままフローティング状態となり、サブワード線３２が立ち上がると、選択されたメモリセルのストレージノードはビット線対の片方に接続され、メモリセル内のキャパシタに蓄積された電荷がビット線対に読み出される。ビット線対にメモリセルの電荷が十分に読み出されたタイミングでセンス活性化信号のＳＯＮ信号を“Ｈ”レベルにし、ＺＳＯＰ信号を“Ｌ”レベルにすることにより、センス駆動回路３８を動作させ、センスアンプ帯２９上のセンストランジスタを一斉に活性化させる。
【００１６】
汎用ＤＲＡＭは、例えば３．３Ｖの１つの外部電源ｅｘＶＤＤから全ての内部電源電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬ、ＶＣＰ、ＶＢＢを発生するような構造を有している。図２０は、そのような汎用ＤＲＡＭの１つの外部電源ｅｘＶＤＤを投入した時の発生されるそれら内部電源電圧のうち主なものの立ち上がりを概略的に示す図である。図１９に示された内部電源電圧発生回路／セルフリフレッシュタイマブロック１５において、外部電源ｅｘＶＤＤが立ち上がるにつれて図示省略のパワーオンリセット信号ＰＯＲが立ち上がる。これにより、内部電源電圧発生回路部の各回路は動作し始め、各回路の出力は所定の時間経過後に所望の電圧に達する。その結果、チップはスタンバイ状態となる。
【００１７】
チップ内にロジックとともに混載されたＤＲＡＭが１つの外部電源を用いる、汎用ＤＲＡＭと同様の電源投入シーケンスが実行され、図１６に示したロウ／コラムローカル制御帯１８では、全てのメインワード線（ＭＷＬ）、サブデコード線（ＺＳＤＦ）およびＢＬＩ信号はＶＰＰレベルを保つ。さらに、ＢＬＥＱ信号はｅｘＶＤＤレベルを保ち、Ｓ０Ｎ信号は“Ｌ”レベルを保ち、ＺＳ０Ｐ信号はＶＣＣＰレベルを保ったまま、ＤＲＡＭは待機状態のまま保持される。
【００１８】
ところが、図１８に示すＤＲＡＭを内蔵するシステムＬＳＩでは、消費電力低減のために、大規模ロジック１はＤＲＡＭコア５に供給される外部電源ｅｘＶＤＤよりも低いロジック電圧ＶＬＯＧＩＣで動作する。ＤＲＡＭコア５に供給される電源電圧ＶＣＣＰをこのロジック電圧ＶＬＯＧＩＣと同電圧に設定できる場合、ＤＲＡＭコア５において消費電力を低減するために、ＤＲＡＭコア５の内部電源電圧発生回路／セルフリフレッシュタイマブロック１５内のＶＤＣＰ２６を用いその電源電圧ＶＣＣＰを発生する代わりに、その電源電圧ＶＣＣＰを直接外部よりロジック電源ＶＬＯＧＩＣから発生してもよい。すなわち、ＤＲＡＭは外部２電源方式を用いてもよい。電源電圧ＶＣＣＰが外部から供給される場合、消費電力の低減することができる上に、動作中の電源電圧ＶＣＣＰのへたりをなくすることができる。
【００１９】
図２１は、このような外部２電源方式において、外部電源を投入した時の各内部電源電圧の立ち上がりを概略的に示す説明図である。この図は、先に３．３Ｖの外部電源ｅｘＶＤＤが投入された後、所定の時間が経過してからロジック電圧ＶＬＯＧＩＣ（周辺回路用の電源電圧ＶＣＣＰ）を投入した場合を示す。それらの電源が逆の順序で投入された場合、電圧ＶＰＰ、ＶＣＣＳ、ＶＢＢにまだバイアスされていないフローティング状態のウェル（Ｗｅｌｌ）内の拡散ノードに、ＶＣＣＰレベルの電圧が接続される個所が多く存在する。そのため、ウェルに流れ込む電流によってラッチアップが引き起こされる危険性があり、図２１に示すシーケンスで電源を投入することが望ましい。
【００２０】
しかしながら、図１６（ｂ）および図１６（ｃ）に示すレベルシフタでは、周辺回路用の電源電圧ＶＣＣＰが０Ｖの間に、電圧ｅｘＶＤＤと電圧ＶＰＰとが立ち上がる。この場合、レベルシフタ内の２つのＮチャネルトランジスタにおけるＯＦＦリーク電流の大小関係と、電源ｅｘＶＤＤまたはＶＰＰの立ち上がりスピードとに従い、レベルシフタの出力は“Ｈ”レベルまたは“Ｌ”レベルになり、レベルシフタの出力は不定状態となる。従って、例えば、信号Ｓ０Ｎが“Ｈ”状態に陥ると、信号ＺＳ０Ｐが“Ｌ”レベルであるので、図１７に示したセンス駆動回路３８は活性化される。
【００２１】
さらに、図１６（ａ）に示すロウローカル制御回路３５において、信号ＢＬＥＱが“Ｈ”状態に陥っていると、図１７に示すビット線対間およびＳ２Ｐ線−Ｓ２Ｎ線間がイコライズされつつセンス駆動回路３８が活性化される。その結果、電圧ＶＣＣＳからＧＮＤに大きな貫通電流が流れる。この貫通電流により電圧ＶＣＣＳが低下してしまい、図１９に示すＶＤＣＳ２３内の電圧レベル検出器であるＶＣＣＳ異常ディテクタがその低下に対して反応してしまう。従って、ａｃｔｉｖｅ ＶＤＣＳが活性化され、外部電源ｅｘＶＤＤから大電流が流れる。
【００２２】
一方、図１６（ａ）に示す信号ＺＲＳＴも不定状態となるので、メインワード線（ＭＷＬ）およびサブデコード線（ＺＳＤＦ）はＶＰＰレベルまで立ち上がることなく中間レベルに陥ってしまう。その結果、電源ＶＰＰに接続されている多数の回路や素子において貫通電流が流れ続ける可能性がある。この場合もＶＰＰレベルが低下してしまうので、図１８に示すＶＰＰ発生回路２５内のＶＰＰ異常ディテクタがその低下に反応してしまう。従って、ａｃｔｉｖｅ ＶＰＰ ｇｅｎｅｒａｔｏｒが活性化され、外部電源ｅｘＶＤＤから大電流が流れる。
【００２３】
なお、例えば、パワーオンリセット信号でレベルシフタをリセットする特開平９−９８０８３号公報や、レベルシフタにプルアップ抵抗またはプルダウン抵抗を付加して貫通電流を防止する特開平７−２３１２５２号公報などが、このような従来の半導体集積回路を開示している。
【００２４】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、外部２電源方式を採用した場合には、ロウローカル制御回路のレベルシフタの出力不定状態により貫通電流が流れ、その貫通電流によって電圧ＶＣＣＳあるいはＶＰＰが低下するので、ＶＤＣＳのＶＣＣＳ異常ディテクタ、あるいはＶＰＰ発生回路のＶＰＰ異常ディテクタがその低下に反応してしまい、ａｃｔｉｖｅ  ＶＤＣＳまたはａｃｔｉｖｅ ＶＰＰ  ｇｅｎｅｒａｔｏｒが活性化され、外部電源ｅｘＶＤＤから大電流が流れ、消費電流の異常を引き起こすという課題があった。
【００２５】
この発明は上記のような課題を解決するためになされたもので、外部２電源方式を採用した場合でも、電源投入時に内部電源電圧が所定レベルに立ち上がるまでの間、消費電流の異常な増大を引き起こすことのない半導体集積回路を得ることを目的とする。
【００２６】
【課題を解決するための手段】
この発明に係る半導体集積回路は、第１の外部電源電圧によって駆動される制御部と、第２の外部電源電圧に基いて内部電源電圧を発生する内部電源電圧発生回路と、内部電源電圧によって駆動されるメモリ部とを備えた半導体集積回路において、内部電源電圧発生回路は、第１の電流供給能力を有し、常時活性化されて内部電源電圧を発生するスタンバイ電圧発生回路と、内部電源電圧が異常に低下している場合に異常検知信号を出力する異常検知回路と、第１の外部電源電圧によって駆動され、異常検知信号と制御部からのアクティブ指令信号との論理和信号を出力する論理回路と、論理和信号の論理振幅電圧を第１の外部電源電圧から第２の外部電源電圧に変換して制御信号を出力するレベル変換回路と、第１の電流供給能力よりも大きな第２の電流供給能力を有し、制御信号が活性化レベルにされた場合に内部電源電圧を発生するアクティブ電圧発生回路とを含むものである。第１の外部電源電圧が立ち上げられる前に第２の外部電源電圧が立ち上げられた場合は制御信号が非活性化レベルになるように、レベル変換回路が制御信号を活性化レベルから非活性化レベルに変化させる第１の論理反転感度は、レベル変換回路が制御信号を非活性化レベルから活性化レベルに変化させる第２の論理反転感度よりも高く設定されている。
【００２７】
好ましくは、レベル変換回路は、それらのソースがともに第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ第２および第１のノードに接続された第１および第２のＰ型トランジスタと、そのソースが第２の外部電源電圧を受け、そのドレインが第１のノードに接続され、そのゲートが接地電圧を受け、第１のＰ型トランジスタよりも小さな電流駆動能力を有する第３のＰ型トランジスタと、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのソースがともに接地電圧を受け、それらのゲートがそれぞれ論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタとを含み、第２のノードに現れる信号が制御信号となる。
【００２８】
また好ましくは、レベル変換回路は、それらのソースがともに第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ第２および第１のノードに接続された第１および第２のＰ型トランジスタと、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのソースがともに接地電圧を受け、それらのゲートがそれぞれ論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタと、そのドレインが第２のノードに接続され、そのゲートが第２の外部電源電圧を受け、そのソースが接地電圧を受け、第２のＮ型トランジスタよりも小さな電流駆動能力を有する第２のＮ型トランジスタとを含み、第２のノードに現れる信号が制御信号となる。
【００２９】
また好ましくは、レベル変換回路は、それらのソースがともに第２の外部電源電圧を受け、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのゲートがそれぞれ第２および第１のノードに接続された第１および第２のＰ型トランジスタと、それらのドレインがそれぞれ第１および第２のノードに接続され、それらのソースがともに接地電圧を受け、それらのゲートがそれぞれ論理和信号およびその反転信号を受ける第１および第２のＮ型トランジスタと、第１の外部電源電圧が立ち上げられる前は、第１のＮ型トランジスタに第１の基板バイアス電圧を与えて第１のＮ型トランジスタのしきい値電圧を第１の値に設定し、第１の外部電源電圧が立ち上げられた後は、第１のＮ型トランジスタに第１の基板バイアス電圧よりも高い第２の基板バイアス電圧を与えて第１のＮ型トランジスタのしきい値電圧を第１の値よりも低い第２の値に設定する基板バイアス制御回路とを含み、第２のノードに現れる信号が制御信号となる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．  図１はこの発明の実施の形態１による半導体集積回路に設けられた外部２電源方式のＤＲＡＭの概略構成を示すブロック図である。図において、８は中央制御回路ブロックであり、中央制御回路ブロックは、コマンドデコーダ／制御回路９、ロウアドレス入力バッファ／ラッチ／リフレッシュカウンタ１０、ロウプリデコーダ１１、コラムアドレス入力バッファ／ラッチ１２、コラムプリデコーダ１３、および、データ入出力コントローラ１４を含んでいる。１５は各種内部電源電圧を発生する内部電源電圧発生回路部を含む内部電源電圧発生回路／セルフリフレッシュタイマブロックであり、外部電源ｅｘＶＤＤによって動作する。１６はマトリックス状に配列された複数のメモリセル（図示省略）が複数ブロックに分割されたメモリアレイであり、１７はセンスアンプ帯である。１８はロウデコーダ、コラムデコーダを含んだロウ／コラムローカル制御帯であり、１９はプリアンプ、ライトドライバを含んだデータパス帯である。周辺回路の電源電圧ＶＣＣＰは、外部のロジック電源から供給される。
【００３４】
次に動作について説明する。
図１に示すＤＲＡＭの中央制御回路ブロック８に、外部から、例えばクロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データマスク信号ＤＭなどの各種制御信号が与えられる。中央制御回路ブロック８は、外部から印加されたクロック信号ＣＬＫに同期してそれらの制御信号をラッチし、それらをコマンドデコーダ／制御回路９にてデコードする。中央制御回路ブロック８は、それらの制御信号をデコードすることにより内部コマンドを特定する。なお、この内部コマンドには、ロウアクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、オートリフレッシュコマンド、セルフリフレッシュコマンドなどが含まれる。
【００３５】
これらのコマンドに応答して、複数の内部制御信号が活性化する。例えば、１つの内部コマンドがアクティブロウになると、ロウアドレス入力バッファ／ラッチ／リフレッシュカウンタ１０が外部アドレスをロウアドレスとして取り込み、ロウプリデコーダ１１はプリデコード信号を生成し、またワード線、センスアンプを駆動するための各種のロウ系制御タイミング信号を生成する。リード／ライトコマンドが発行されると、コラムアドレス入力バッファ／ラッチ１２が外部アドレスをコラムアドレスとして取り込み、コラムプリデコーダ１３は、コラムプリデコード信号を生成し、また、コラム選択信号（ＣＳＬ）、データパス系のプリアンプ、ライトドライバー、データ入出力コントローラ１４を駆動するための各種のコラム系制御タイミング信号を生成する。
【００３６】
オートリフレッシュコマンドまたはセルフリフレッシュコマンドが発行された場合、ロウアドレス入力バッファ／ラッチ／リフレッシュカウンタ１０のリフレッシュカウンタ部が動作し、リフレッシュされるロウのアドレスを生成する。特に、セルフリフレッシュモードに入ると、内部電源電圧発生回路／セルフリフレッシュタイマブロック１５のセルフリフレッシュタイマ部が働き始め、最大リフレッシュ時間（ｔＲＥＦｍａｘ）内に全てのロウを１回リフレッシュするように、自動的にリフレッシュトリガ信号（ＦＡＹ）を生成する。さらに、その内部電源電圧発生回路／セルフリフレッシュタイマブロック１５の内部電源電圧発生回路部は、昇圧電圧ＶＰＰ、アレイ電源電圧ＶＣＣＳ、プリチャージ電圧ＶＢＬ、セルプレート電圧ＶＣＰ、基板電圧ＶＢＢを発生する。
【００３７】
昇圧電圧ＶＰＰは主にサブワード線上に伝達される電圧であり、メモリアレイ１６を構成するメモリセルへ“Ｈ”データを確実に書き込み、メモリセルからビット線へ“Ｈ”データを確実に読み出すために、サブワード線に必要な駆動電圧ＶＰＰは、アレイ電源電圧ＶＣＣＳとメモリセルトランジスタのしきい値ＶｔｈＣの和よりも十分大きい必要がある。また、電源電圧ＶＣＣＰは、ロウ／コラムローカル制御帯１８に含まれるロウデコーダおよびコラムデコーダ、データパス帯１９に含まれるライトドライバおよびプリアンプ、中央制御回路ブロック８に含まれるコマンドデコーダ／制御回路９、ロウ／コラムプリデコーダ１１，１３、ロウアドレス入力バッファ／ラッチ／リフレッシュカウンタ１０、コラムアドレス入力バッファ／ラッチ１２、データ入出力コントローラ１４などの周辺回路に与えられる。また、アレイ電源電圧ＶＣＣＳはセンスアンプ帯１７に与えられる動作電源電圧である。
【００３８】
図２はこの発明のの実施の形態１による半導体集積回路の内部電源電圧発生回路／セルフリフレッシュタイマブロック１５に設けられた内部電源電圧発生回路部の構成を示すブロック図である。図において、２０はレベルシフタであり、２１はＶＢＢ発生回路であり、２２は基準電圧発生回路であり、２３はＶＤＣＳであり、２４はＶＢＬ／ＶＣＰ発生回路であり、２５はＶＰＰ発生回路である。すなわち、内部電源電圧発生回路部は、レベルシフタ２０と、これらの電圧発生回路とを含んでいる。なお、ＶＢＢ発生回路２１は、電流供給能力が大きなアクティブ回路としてのａｃｔｉｖｅ  ＶＢＢ ｇｅｎｅｒａｔｏｒと、電流供給能力が小さなスタンバイ回路としてのｓｔａｎｄｂｙ  ＶＢＢ ｇｅｎｅｒａｔｏｒとを並列に備えている。同様に、ＶＤＣＳ２３は、電流供給能力が大きなアクティブ回路としてのａｃｔｉｖｅ  ＶＤＣＳと、電流供給能力が小さなスタンバイ回路としてのｓｔａｎｄｂｙ  ＶＤＣＳとを並列に備えている。同様に、ＶＰＰ発生回路２５は、電流供給能力が大きなアクティブ回路としてのａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒと、電流供給能力が小さなスタンバイ回路としてのｓｔａｎｄｂｙ  ＶＰＰ  ｇｅｎｅｒａｔｏｒとを並列に備えている。
【００３９】
内部電源電圧発生回路部では、スタンバイ期間中の出力電圧を保持するため、ＶＢＢ発生回路２１のｓｔａｎｄｂｙ  ＶＢＢ ｇｅｎｅｒａｔｏｒ、ＶＤＣＳ２３のｓｔａｎｄｂｙ  ＶＤＣＳ、ＶＰＰ発生回路２５のｓｔａｎｄｂｙ  ＶＰＰ  ｇｅｎｅｒａｔｏｒが常に活性化されている。通常の読み出しまたは書き込み動作、またはセルフリフレッシュ動作，オートリフレッシュ動作に伴いデコードされた制御信号がアクティブロウになると、コマンドデコーダ／制御回路９はＡＣＴＯＲ信号を発行する。このＡＣＴＯＲ信号は、ＶＣＣＰレベルの信号をｅｘＶＤＤレベルの信号へ変換するレベルシフタ２０によってＡＣＴ信号に変換され、ＶＢＢ発生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５に送られる。ＶＢＢ発生回路２１は、そのＡＣＴ信号に応答して、そのａｃｔｉｖｅ  ＶＢＢ  ｇｅｎｅｒａｔｏｒを活性化する。同様に、ＶＤＣＳ２３はそのＡＣＴ信号に応答してそのａｃｔｉｖｅ  ＶＤＣＳを活性化し、ＶＰＰ発生回路２５はそのａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒを活性化する。
【００４０】
ＶＤＣＳ２３内のＶＣＣＳ異常ディテクタは、電圧ＶＣＣＳを常時モニタしており、その電圧が異常に低下した場合には、出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。また、ＶＰＰ発生回路２５内のＶＰＰ異常ディテクタは、同様に、電圧ＶＰＰを常時モニタしており、その電圧が異常に低下した場合、出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。これにより、ＶＤＣＳ２３のａｃｔｉｖｅ  ＶＤＣＳと、ＶＰＰ発生回路２５のａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒとがそれぞれ活性化される。なお、内部電源電圧発生回路部がスタンバイ期間中であっても、出力電圧が異常に低下すると、ＶＤＣＳ２３およびＶＰＰ発生回路２５は、それぞれの異常ディテクタの出力信号を受けて、ａｃｔｉｖｅ  ＶＤＣＳおよびａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒをそれぞれ活性化する。このように、内部電源電圧発生回路部は、ａｃｔｉｖｅ  ＶＤＣＳ、ａｃｔｉｖｅ  ＶＰＰ ｇｅｎｅｒａｔｏｒを活性化することにより、出力電圧を正常に戻す。
【００４１】
実施の形態１によるＶＤＣＳ２３は、ＡＣＴ信号とＶＣＣＳ異常ディテクタの出力との論理和をとるＯＲ回路の出力と、ａｃｔｉｖｅ  ＶＤＣＳのＮチャネルトランジスタのゲートとの間に、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号を生成するａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１を備えている。そのａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１は、電源電圧ＶＣＣＰが立ち上がるか、または、ＶＣＣＰレベルの立ち上がりを受けて発生する第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまで、その出力を“Ｌ”レベルに保ち、ａｃｔｉｖｅＶＤＣＳが活性化しないように制御する。電源電圧ＶＣＣＰまたはＰＯＲ２信号が立ち上がると、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１は、ＡＣＴ信号またはＶＣＣＳ異常ディテクタの出力に応答してａｃｔｉｖｅ  ＶＤＣＳが活性化されるように制御する。
【００４２】
図３はそのａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１の構成を示すブロック図である。図示のように、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１は、ＯＲ回路からの入力で動作する、直列に接続されたＰチャネルトランジスタＰＴおよびＮチャネルトランジスタＮＴ１と、そのＮチャネルトランジスタＮＴ１に直列接続され、ＶＣＣＰレベルまたは第２のパワーオンリセット信号ＰＯＲ２で動作するＮチャネルトランジスタＮＴ２と、そのＰチャネルトランジスタに並列接続され、ＶＣＣＰレベルまたは第２のパワーオンリセット信号ＰＯＲ２で動作するＰチャネルのプルアップトランジスタＰＵＴと、出力信号を反転させるインバータＩＮＶとを備えている。ＶＣＣＰレベルと第２のパワーオンリセット信号ＰＯＲ２との時間関係を図４に示す。
【００４３】
実施の形態１によるＶＰＰ発生回路２５は、ａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒのリングオシレータの入力側に付加された、ａｃｔｉｖｅ  ＶＰＰ活性化信号を生成するａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２を備えている。ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１と同様に、ａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２は、電源電圧ＶＣＣＰが立ち上がるか、またはＶＣＣＰレベルの立ち上がりで発生する第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまで、その出力を“Ｌ”レベルに保ち、ａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒが活性化しないようにする。ＶＣＣＰレベルが上昇するかまたはＰＯＲ２信号が立ち上がると、ａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２は、ＡＣＴ信号あるいはＶＰＰ異常ディテクタの出力に応答して、ａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒを活性化できるように制御する。そのａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２は、図３に示したａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１と同一の構成を有している。
【００４４】
図１に示すメモリアレイ１６は、図１５に示すような構成を有する。図示のように、メモリアレイ１６は、多数のサブメモリアレイ（ＳＭＡ）２７に分割されており、複数のサブメモリアレイ２７のそれぞれにはサブワードドライバ帯（ＳＷＤ）２８とセンスアンプ帯（Ｓ／Ａ）２９とが配置されている。メインワード線３０は行方向に配置された複数のサブメモリアレイ２７を横断するように行方向に延びており、また、複数のサブワード線３２がそれぞれメインワード線３０にサブワードドライバ３１を介して接続され、サブメモリアレイ２７内を行方向に延びている。そのメインワード線３０は、ロウデコーダ（ＲＤ）３３からの信号に従って動作するメインワードドライバ（ＭＷＤ）３４により駆動される。
【００４５】
図１に示すロウ／コラムローカル制御帯１８は、ロウデコーダ３３と、コラムデコーダ（図示省略）と、メインワードドライバ３４と、センスアンプ駆動信号発生回路およびサブデコード信号発生回路を含むロウローカル制御回路３５とを備えている。ロウ／コラムローカル制御帯１８のロウデコーダ３３、メインワードドライバ３４、およびロウローカル制御回路３５は、図１６（ａ）に示すような構成を有する。なお、図１６（ａ）においてはコラムデコーダは図示されていない。
【００４６】
図１６（ａ）に示すように、ロウデコーダ３３は、ブロックデコード信号ＢＳ、プリデコード信号１〜プリデコード信号３、およびタイミング制御信号ＲＸＴから、メインワード線（ＭＷＬ）を選択するための信号を生成する回路と、ブロックデコード信号ＢＳ、プリデコード信号０、およびタイミング制御信号ＲＸＡＣＴから、サブデコード線（ＺＳＤＦ）を選択するための信号を生成する回路とを含み、ロウデコーダ３３は、周辺電源電圧ＶＣＣＰで駆動されている。メインワードドライバ３４は、ロウデコーダ３３により生成されたメインワード線を選択する信号を受け取って、ＶＰＰレベルの振幅を持つメインワード線（ＭＷＬ）を駆動する回路を含んでいる。
【００４７】
また、ロウローカル制御回路３５は、ロウデコーダ３３により生成されたサブデコード線を選択する信号を受け取って、ＶＰＰレベルの振幅を持つサブデコード線（ＺＳＤＦ）を駆動する回路、内部プリチャージコマンド等によってロウアクティブがリセットされる時、メインワード線およびサブデコード線をＶＰＰレベルに戻すためのＶＰＰレベルの振幅を持つＺＲＳＴ信号を発生する回路、センスアンプを制御するため、ブロックデコード信号ＢＳからシェアードゲート信号ＢＬＩ、ビット線プリチャージ信号ＢＬＥＱを生成し、中央制御回路ブロック８からのセンスアプリケーション活性化タイミングマスタ信号Ｓ０ＮＭ、Ｓ０ＰＭからセンス活性化信号Ｓ０Ｎ、ＺＳ０Ｐを発生する回路を含んでいる。
【００４８】
さらに、ロウローカル制御回路３５は、ＶＣＣＰレベルの信号をＶＰＰレベルの信号へ変換する図１６（ｂ）に示す２つのＶＣＣＰ−ＶＰＰレベルシフタと、ＶＣＣＰレベルの信号をｅｘＶＤＤレベルの信号へ変換する図１６（ｃ）に示す２つのＶＣＣＰ−ｅｘＶＤＤレベルシフタとを備えている。第１のＶＣＣＰ−ＶＰＰレベルシフタは、ＶＣＣＰレベルの振幅を持ったブロックデコード信号ＢＳおよび制御信号ＲＸＡＣＴ信号から、ロウ系制御信号群の中の、ＶＰＰレベルの振幅を持ったＺＲＳＴ信号を生成し、第２のＶＣＣＰ−ＶＰＰレベルシフタは、ＶＣＣＰレベルの振幅を持ったブロックデコード信号ＢＳから、ロウ系制御信号群の中の、ＶＰＰレベルの振幅を持ったＢＬＩ信号を生成する。第１のＶＣＣＰ−ｅｘＶＤＤレベルシフタは、ロウ系制御信号群の中の、ｅｘＶＤＤレベルの振幅を持ったＢＬＥＱ信号を、ＶＣＣＰレベルの振幅を持ったブロックデコード信号ＢＳから生成する。第２のＶＣＣＰ−ｅｘＶＤＤレベルシフタは、ロウ系制御信号群の中の、ｅｘＶＤＤレベルの振幅を持ったＳ０Ｎ信号を、ＶＣＣＰレベルの振幅を持ったブロックデコード信号ＢＳおよびセンスアプリケーション活性化タイミングマスタ信号Ｓ０ＮＭ，Ｓ０ＰＭから生成する。
【００４９】
図１５におけるサブメモリアレイ２７と、その周囲に配置されるサブワードドライバ帯２８およびセンスアンプ帯２９との間の接続は図１７に示す通りである。各サブメモリアレイ２７は、行列状に配置した複数のメモリセル（図示省略）を含んでおり、同一の行に配置された複数のメモリセルのゲートは同一のサブワード線３２に接続されている。そのサブワード線３２は、サブワードドライバ帯２８上の各サブワードドライバ３１と接続されている。同一のカラムに配置された複数のメモリセルは、ビット線対ＢＬＬ，ＺＢＬＬ、もしくはビット線対ＢＬＲ，ＺＢＬＲのいずれかに接続されている。これら２つのビット線対のいずれも、シェアードゲート信号ＢＬＩＬまたはＢＬＩＲがゲートに入力されているビット線分離トランジスタを介してセンストランジスタに接続されている。図中の３７はサブデコードドライバであり、３８はセンス駆動回路であり、３９はこのセンス駆動回路３８内のＥＱ回路である。
【００５０】
センスアンプ３６は、センストランジスタおよび一対のビット線分離トランジスタに加えて、それぞれ、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥＱＲがゲートに入力され、スタンバイ期間中に対応するビット線対をイコライズして、プリチャージ電圧ＶＢＬにプリチャージする一対のビット線イコライズ／プリチャージトランジスタを含む。なお、図示のセンスアンプ３６において、一対のビット線イコライズ／プリチャージトランジスタが、一対のビット線分離トランジスタの外側ではなく、センストランジスタ側に配置されていてもよい。
【００５１】
サブワードドライバ３１は以下のように動作する。メインワード線３０およびサブデコード線（ＺＳＤＦ）４０は、これらが非選択の状態ではともにＶＰＰレベルに保持される。ロウアクティブになると、選択された１本のメインワード線３０とサブデコード線４０はＶＰＰレベルから“Ｌ”レベルへと低下する。図１７に示された交差部に配置されたサブワードドライバ３１において、選択されたサブデコード線４０に接続されているサブデコードドライバ３７からの信号ＳＤが“Ｌ”レベルからＶＰＰレベルに、信号ＺＳＤがＶＣＣＳレベルから“Ｌ”レベルに変化する。これらの信号変化に応答して、サブワードドライバ３１は、メインワード線３０とサブデコード線４０とによって選択されるサブワード線３２を“Ｌ”レベルからＶＰＰレベルに立ち上げる。内部プリチャージコマンド等によってロウアクティブがリセットされてスタンバイ状態に戻る時、選択されていたメインワード線３０およびサブデコード線４０は再びＶＰＰレベルに戻り、サブワード線３２はＶＰＰレベルから“Ｌ”レベルにレベルが低下する。
【００５２】
次に、センスアンプ３６は以下のように動作する。すなわち、サブワード線３２が立ち上がる前まで、一対のビット線分離トランジスタは、それぞれシェアードゲート信号ＢＬＩＬ，ＢＬＩＲによりＶＰＰレベルに保持されている。また、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥＱＲが“Ｈ”レベルであるので、一対のビット線イコライズ／プリチャージトランジスタは、対応するビット線対をそれぞれビット線プリチャージ電圧ＶＢＬに保持する。サブワード線３２が立ち上がる直前に、一方のビット線分離トランジスタおよびビット線イコライズ／プリチャージトランジスタのゲートレベルが“Ｌ”レベルに低下する。例えば、ビット線対（ＢＬＬ，ＺＢＬＬ）側のメモリアレイ上のサブワード線３２が立ち上がる場合、シェアードゲート信号ＢＬＩＲが入力されているビット線分離トランジスタのゲートレベルと、ビット線プリチャージ信号ＢＬＥＱＬが入力されているビット線イコライズ／プリチャージトランジスタのゲートレベルとがともに“Ｌ”レベルに低下する。
【００５３】
このように、ビット線対（ＢＬＬ，ＺＢＬＬ）がビット線プリチャージ電圧ＶＢＬのままフローティング状態となり、サブワード線３２が立ち上がると、選択されたメモリセルのストレージノードはそのビット線対の片方に接続され、メモリセル内のキャパシタに蓄積された電荷がそのビット線対に読み出される。ビット線対にメモリセルの電荷が完全に読み出されたタイミングで、センス活性化信号のＳ０Ｎ信号を“Ｈ”レベルに、ＺＳ０Ｎ信号を“Ｌ”レベルにすることにより、図１７の交差部に配置されたセンス駆動回路３８は動作させられ、その出力信号Ｓ２Ｐ，Ｓ２Ｎにてセンスアンプ帯２９上のセンストランジスタを一斉に活性化させる。ビット線プリチャージを高速化し且つセンス動作を高速でおこなうために、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥＱＲ、センス活性化信号Ｓ０Ｎは、ｅｘＶＤＤレベルで駆動される。
【００５４】
このように、実施の形態１による半導体集積回路の基本的な動作は従来の場合と同様である。上記したように、実施の形態１によれば、電源電圧ＶＣＣＰまたはＰＯＲ２信号が立ち上がった後、ＶＤＣＳ２３のａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１やＶＰＰ発生回路２５のａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２は、ＡＣＴＯＲ信号から変換されたＡＣＴ信号を受け取るかまたはそれぞれの異常ディテクタにより出力電圧の異常低下を検出した場合に、ａｃｔｉｖｅ  ＶＤＣＳまたはａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒが活性化され得るように制御している。従って、ＡＣＴ信号を受け取ったり、それぞれの異常ディテクタによって電圧レベルの異常が検出された場合でも、ＶＣＣＰレベルまたはＰＯＲ２信号が立ち上がるまでは、ａｃｔｉｖｅ  ＶＤＣＳおよびａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒは活性化されず、内部電源電圧発生回路部は、その期間、ｓｔａｎｄｂｙ  ＶＤＣＳおよびｓｔａｎｄｂｙ  ＶＰＰ  ｇｅｎｅｒａｔｏｒで、アレイ電源電圧ＶＣＣＳおよび昇圧電圧ＶＰＰを供給する。
【００５５】
以上のように、この発明の実施の形態１によれば、内部電源電圧発生回路部内のＶＤＣＳ２３およびＶＰＰ発生回路２５は、それぞれ、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路４１およびａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路４２を備えているので、電源投入時の内部ノード不定に伴う内部電源電圧の低下により電流供給能力の大きなアクティブ回路（ａｃｔｉｖｅ  ＶＤＣＳやａｃｔｉｖｅ  ＶＰＰ  ｇｅｎｅｒａｔｏｒ）が活性化することを防止することができ、消費電流の異常な増大を防ぐことができるという効果が得られる。
【００５６】
実施の形態２．  実施の形態２による半導体集積回路の内部電源電圧発生回路部内のＶＤＣＳ２３は、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路の代わりにレベルシフタを用いてａｃｔｉｖｅ  ＶＤＣＳ活性化信号を発生するものである。図５はそのような実施の形態２によるＶＤＣＳ２３の概略構成を示すブロック図である。図において、４３は、プルアップトランジスタまたはプルダウントランジスタを有し、ＶＣＣＰレベルの入力信号をｅｘＶＤＤレベルへの信号に変換するレベルシフタである。
【００５７】
図６（ａ）はレベルシフタ４３の一例の概略構成を示すブロック図であり、プルアップトランジスタ付きのレベルシフタを示している。また、図６（ｂ）はレベルシフタ４３の他の例の概略構成を示すブロック図であり、プルダウントランジスタ付きのレベルシフタを示している。図６（ａ）に示されたレベルシフタは、信号が無反転で入力されているＮチャネルトランジスタＮＴ３に直列接続されるＰチャネルトランジスタＰＴ１と並列に接続され且つＧＮＤに接続されるゲートを有するＰチャネルトランジスタであるプルアップトランジスタＰＵＴを有している。図６（ｂ）に示されたレベルシフタは、信号出力側のＮチャネルトランジスタＮＴ４と並列に接続され、電源ｅｘＶＤＤに接続されたゲートを有するＮチャネルトランジスタであるプルダウントランジスタＰＤＴを有している。
【００５８】
実施の形態２によるＶＤＣＳ２３は、コマンドデコーダ／制御回路９からのＡＣＴＯＲ信号およびＶＣＣＳ異常ディテクタからの異常検出信号をＶＣＣＰ駆動のＯＲ回路により受け、ＶＤＣＳ２３は、図６（ａ）または図６（ｂ）に示すようなプルアップトランジスタＰＵＴもしくはプルダウントランジスタＰＤＴ付きのレベルシフタ４３により、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号を発生することにより、周辺電源電圧ＶＣＣＰが立ち上がるまで、ａｃｔｉｖｅ  ＶＤＣＳ活性化信号を“Ｌ”レベルに保持することができる。これにより、ａｃｔｉｖｅ  ＶＤＣＳは電源電圧ＶＣＣＰが立ち上がっていない間は活性化されず、ＶＤＣＳ２３は、ｓｔａｎｄｂｙ  ＶＤＣＳのみによりアレイ電源電圧ＶＣＣＳの供給を実施する。
【００５９】
以上のように、実施の形態２によれば、電源投入時の内部ノード不定に伴う内部電源電圧の低下が引き起こす、ａｃｔｉｖｅ  ＶＤＣＳの活性化を防止することができ、消費電流の異常な増大を防ぐことができるという、実施の形態１と同様の効果が得られる。
【００６０】
実施の形態３．  実施の形態３によるＶＤＣＳ２３のレベルシフタは、実施の形態２で述べたプルアップトランジスタもしくはプルダウントランジスタの代わりに基板バイアス制御回路を用いて、ＶＣＣＰレベルの入力信号をｅｘＶＤＤレベルへの信号に変換する。図７はこの発明実施の形態３によるＶＤＣＳ２３のレベルシフタの構成を示す概略回路図である。図において、４４は信号が無反転で入力されているＮチャネルトランジスタＮＴ３に付加された基板バイアス制御回路である。
【００６１】
図８はその基板バイアス制御回路４４の構成、および、その基板バイアス制御回路４４とＮチャネルトランジスタＮＴ３との接続を示す概略回路図である。図において、４５は基板バイアス制御回路４４によりウェル電圧が制御されるＰウェルであり、レベルシフタ４３内のＮチャネルトランジスタＮＴ３は、そのＰウェル４５上に配置される。
【００６２】
実施の形態２によるＶＤＣＳと同様に、実施の形態３によるＶＤＣＳ２３は、コマンドデコーダ／制御回路９からのＡＣＴＯＲ信号、およびＶＣＣＳ異常ディテクタからの異常検出信号をＶＣＣＰ駆動のＯＲ回路により受ける。図８に示すように、レベルシフタ４３内のＮチャネルトランジスタＮＴ３はＰウェル４５上に配置されており、周辺回路用の電源電圧ＶＣＣＰが立ち上がるまで、基板バイアス制御回路４４はＰウェル４５を基板電圧ＶＢＢにバイアスする。これにより、基板バイアス制御回路４４は、ＮチャネルトランジスタＮＴ３のしきい値を高めて、レベルシフタ４３のバランスを崩すことで、レベルシフタ４３の出力を“Ｌ”レベルにする。電源電圧ＶＣＣＰが立ち上がると、基板バイアス制御回路４４はＰウェル４５をＧＮＤにバイアスする。これにより、レベルシフタ４３は通常のレベルシフタとして動作する。
【００６３】
このように、実施の形態３においても、ＶＣＣＰ電源が立ち上がっていない場合にはａｃｔｉｖｅ ＶＤＣＳが活性化されることはなく、上記実施の形態２の場合と同様の効果が得られる。
【００６４】
実施の形態４．  図９はこの発明の実施の形態４による半導体集積回路の周辺回路用電源の階層構成を示す概略回路図である。図において、４６は中央制御回路ブロック８、ロウ／コラムローカル制御帯１８、データパス帯１９などである、ＶＣＣＰ電源の供給を受ける周辺回路ブロックであり、４７、４８は、階層構成された主電源線および副電源線である。主電源線４７と副電源線４８とは、それぞれＰチャネルトランジスタから成る複数のスイッチトランジスタＳＷＴ１を介して接続されている。４９はＶＣＣＰ電源が入力される電源パッドであり、５０はｅｘＶＤＤ電源が入力される電源パッドであり、電源パッド４９は直接主電源線４７に接続され、電源パッド５０は直列接続されたそれぞれＮチャネルトランジスタから成る２つのスイッチトランジスタＳＷＴ２を介して副電源線４８に接続されている。５１は、図１０にその構成を概略的に示した、ＶＣＣＰレベルの信号をｅｘＶＤＤレベルの信号に変換するレベルシフタであり、図９に示すように、１つのレベルシフタ５１とインバータ５２の組み合わせは、複数のスイッチトランジスタＳＷＴ１の制御回路を形成している。１つのレベルシフタ５１と１つのインバータ５２の他の組み合わせは、２つのスイッチトランジスタＳＷＴ２の一方の制御回路を形成している。
【００６５】
図９に示すように、実施の形態４においては、副電源線４８が、周辺回路ブロック４６のＶＣＣＰ電源の電源線として配置されている。ＶＣＣＰ電源が立ち上がって第２のパワーオンリセット信号ＰＯＲ２が立ち上がると、主電源線４７と副電源線４８との間に配置されている複数のスイッチトランジスタＳＷＴ１がそれぞれＯＮ状態となる。複数のスイッチトランジスタＳＷＴ１がＯＮすると、６電源パッド４９に外部より入力されたＶＣＣＰ電源が、主電源線４７、各スイッチトランジスタＳＷＴ１を経由して、副電源線４８に供給される。なお、第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまで複数のスイッチトランジスタＳＷＴ１はＯＦＦ状態であるので、副電源線４８は主電源線４７から切り離されたままである。
【００６６】
一方、第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまで、ｅｘＶＤＤ電源を副電源線４８に接続し且つそれを適当なレベルにプリチャージする直列接続された２つのスイッチトランジスタＳＷＴ２がＯＮ状態となっている。従って、外部より電源パッド５０に入力された電源ｅｘＶＤＤからそれら２つのスイッチトランジスタＳＷＴ２のしきい値分だけ下がった電圧が副電源線４８に供給される。周辺回路ブロック４６の内部ノードが不定にならないように周辺回路ブロックをスタンバイ時の状態に設定するためだけに、副電源線４８への電源電圧供給は実行される。したがって、副電源線４８へ供給される電源電圧の値が大きすぎないように、各スイッチトランジスタＳＷＴ２を構成するＮチャネルトランジスタのサイズは設定される。第２のパワーオンリセット信号ＰＯＲ２が立ち上がると、レベルシフタ５１とインバータ５２の組み合わせにより制御されるスイッチトランジスタＳＷＴ２がＯＦＦ状態となるので、ｅｘＶＤＤ電源は副電源線４８から切り離される。
【００６７】
以上のように、実施の形態４によれば、ＶＣＣＰ電源が立ち上がった後第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまでの間、副電源線４８は適当なレベルにプリチャージされる。その結果、内部電源電圧ＶＣＣＰを所定のレベルに保持でき、電源投入時の消費電流の異常な増大を防止することができるという効果が得られる。
【００６８】
実施の形態５．  実施の形態５による半導体集積回路は、第１のパワーオンリセット信号ＰＯＲ１が立ち上がってから第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまで、副電源線４８をプリチャージするように構成したものである。図１１はこの発明の実施の形態５による半導体集積回路の周辺回路用電源の階層構成を示す概略回路図である。図において、図９のものと同一の参照符号は上記実施の形態４によるものと同一の構成要素を示し、以下ではそれらの構成要素の説明は省略される。図において、５３は、第１のパワーオンリセット信号ＰＯＲ１が立ち上がるとスイッチトランジスタＳＷＴ２をＯＮにし、その後第２のパワーオンリセット信号ＰＯＲ２が立ち上がるとスイッチトランジスタＳＷＴ２をＯＦＦにするプリチャージ制御回路である。
【００６９】
図１２はプリチャージ制御回路５３の概略構成を示すブロック図である。プリチャージ制御回路５３は、図１０に示すレベルシフタ５１のインバータに代えてｅｘＶＤＤ駆動のＮＡＮＤ回路を備え、そのＮＡＮＤ回路は、レベルシフタ５１内のインバータに入力される信号に相当する信号と、第１のパワーオンリセット信号ＰＯＲ１との論理積を求め、ＮＡＮＤ回路の出力は、インバータ５２を介してスイッチトランジスタＳＷＴ２に送られ、このスイッチトランジスタのＯＮ／ＯＦＦを制御する。
【００７０】
図１３はｅｘＶＤＤ電圧、ＶＣＣＰ電圧、第１のパワーオンリセット信号ＰＯＲ１、第２のパワーオンリセット信号ＰＯＲ２の間の時間関係を示す説明図である。図示のように、第１のパワーオンリセット信号ＰＯＲ１はｅｘＶＤＤレベルの立ち上がりに応答して立ち上がる、第２のパワーオンリセット信号ＰＯＲ２はＶＣＣＰレベルの立ち上がりに応答して立ち上がる。
【００７１】
ｅｘＶＤＤレベルの立ち上がりに応答して第１のパワーオンリセット信号ＰＯＲ１が立ち上がった後、ＶＣＣＰレベルの立ち上がりに応答して第２のパワーオンリセット信号ＰＯＲ２が立ち上がるまでの間に、スイッチトランジスタＳＷＴ２はプリチャージ制御回路５３からインバータ５２を介して送られてくる信号によってＯＮ状態となり、この結果、電源パッド５０に入力された電源ｅｘＶＤＤが副電源線４８に接続され、副電源線４８は適当なレベルにプリチャージされる。その後、ＶＣＣＰレベルの立ち上がりを受けて第２のパワーオンリセット信号ＰＯＲ２が立ち上がると、上記スイッチトランジスタＳＷＴ２がＯＦＦ状態となり、ｅｘＶＤＤ電源は副電源線４８より切り離される。なお、実施の形態５による周辺電源の階層構成は、上記以外は上記実施の形態４によるものと同様に動作する。
【００７２】
以上のように、実施の形態５によれば、第１のパワーオンリセット信号ＰＯＲ１が立ち上がった後ｅｘＶＤＤ電源が投入されて内部電源電圧が立ち上がる。従って、より効果的に副電源線４８をプリチャージすることができるという効果が得られる。
【００７３】
なお、この発明はＤＲＡＭに限定されるものではなく、複数の内部電源電圧を使用する他のメモリ、例えばフラッシュメモリなどに適用される。すなわち、この発明は、ロジックとともに同一半導体基板上に集積化されたメモリに適用され得る。
【００７４】
この発明の精神及び範囲から逸脱することなくこの発明の広範囲の異なる実施態様が構成され得る。この発明は、添付クレームにおいて規定されたもの以外は、その特定の実施態様に制約されるものではない。
【００７５】
【発明の効果】
以上のように、この発明によれば、電圧発生回路が、複数の内部電源電圧を発生するための、電流の供給能力が小さく常時活性化されているスタンバイ手段と、複数の内部電源電圧を発生するための、電流の供給能力が大きく必要に応じて活性化されるアクティブ手段と、複数の外部電源電圧の全てが立ち上がるまでの間、アクティブ手段が活性化されないようにする活性化制御手段とを備えるように構成したので、電流供給能力の大きなアクティブ手段が活性化されるようなことはなく、消費電流の異常な増大を防止することができるという効果が得られる。
【００７６】
この発明によれば、複数の外部電源電圧の全てが立ち上がった後に、アクティブ手段を活性化させる活性化信号を出力する活性化信号制御回路を備えるように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【００７７】
この発明によれば、複数の外部電源電圧の全てが立ち上がった後に生成されたパワーオンリセット信号に応答して、アクティブ手段を活性化させる活性化信号を出力する活性化信号制御回路を備えるように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【００７８】
この発明によれば、プルアップトランジスタまたはプルダウントランジスタを有し、アクティブ手段を活性化させるための活性化信号のレベル変換を行うレベルシフタを含むように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【００７９】
この発明によれば、当該レベルシフタのバランスを崩すための基板バイアス制御回路を有し、アクティブ手段を活性化させるための活性化信号のレベルを変換するレベルシフタを含むように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【００８０】
この発明によれば、後から立ち上がる外部電源電圧が印加される主電源線と、後から立ち上がる外部電源電圧を周辺回路ブロックに供給するための副電源線と、後から立ち上がる部電源電圧が立ち上がりに応答してパワーオンリセット信号が生成されるまで、副電源線を主電源線から切り離し、副電源線を所定のレベルにプレチャージするプリチャージ手段とを備えるように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【００８１】
この発明によれば、先に立ち上がる外部電源電圧の立ち上がりを受けて他のパワーオンリセット信号が発生してから、後から立ち上がる外部電源電圧の立ち上がりを受けて上記パワーオンリセット信号が発生するまでの間、上記副電源線をプリチャージするように構成したので、消費電流の異常な増大を防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路に設けられたＤＲＡＭの構成を示すブロック図である。
【図２】  この発明の実施の形態１による半導体集積回路のＤＲＡＭの内部電源電圧発生回路部の構成を示すブロック図である。
【図３】  図２に示す内部電源電圧発生回路部に含まれる活性化信号制御回路の構成を示す概略回路図である。
【図４】  実施の形態１による半導体集積回路のＤＲＡＭに外部から供給される電源電圧ＶＣＣＰと第２のパワーオンリセット信号との時間関係を示す説明図である。
【図５】  この発明の実施の形態２による半導体集積回路のＤＲＡＭの内部電源電圧発生回路部に含まれるＶＤＣＳの構成を示すブロック図である。
【図６】  （ａ）は図５に示すＶＤＣＳに含まれるレベルシフタの一例の構成を示す概略回路図であり、（ｂ）は図５に示すＶＤＣＳに含まれるレベルシフタの他の例の構成を示す概略回路図である。
【図７】  この発明の実施の形態３による半導体集積回路のＤＲＡＭの内部電源電圧発生回路部に含まれるＶＤＣＳのレベルシフタの構成を示す概略回路図である。
【図８】  図７に示すレベルシフタに含まれる基板バイアス制御回路の構成、およびそれとＮチャネルトランジスタとの接続を示す説明図である。
【図９】  この発明の実施の形態４による半導体集積回路の周辺回路用の電源階層の構成を示す概略回路図である。
【図１０】  図９に示す実施の形態４による電源階層に設けられたレベルシフタの構成を示す概略回路図である。
【図１１】  この発明の実施の形態５による半導体集積回路の周辺回路用の電源階層の構成を示す概略回路図である。
【図１２】  図１１に示す実施の形態５による電源階層に設けられたプリチャージ制御回路の構成を示す概略回路図である。
【図１３】  実施の形態５によるｅｘＶＤＤ電圧、ＶＣＣＰ電圧、第１および第２のパワーオンリセット信号の時間関係を示す説明図である。
【図１４】  従来の半導体集積回路のロジックとともに混載されたＤＲＡＭの構成を示すブロック図である。
【図１５】  メモリアレイの構成を示すブロック図である。
【図１６】  （ａ）はロウ／コラムローカル制御帯のロウデコーダ、メインワードドライバ、およびロウローカル制御回路の構成を示すブロック図であり、（ｂ）はＶＣＣＰ−ＶＰＰレベルシフタの構成を示す概略回路図であり、（ｃ）はＶＣＣＰ−ｅｘＶＤＤレベルシフタの構成を示す概略回路図である。
【図１７】  センスアンプ、およびサブワードドライバの構成を示すブロック図である。
【図１８】  ＤＲＡＭとロジックとが混載された一般的なシステムＬＳＩの概略構成を示すブロック図である。
【図１９】  従来の半導体集積回路の内部電源電圧発生回路部の構成を示すブロック図である。
【図２０】  従来の外部１電源系における電源投入と内部電源電圧の立ち上がりとの時間関係を示す説明図である。
【図２１】  従来の外部２電源系における従来の電源投入と内部電源電圧の立ち上がりとの時間関係を示す説明図である。
【符号の説明】
８  中央制御回路ブロック、９  コマンドデコーダ／制御回路、１０  ロウアドレス入力バッファ／ラッチ／リフレッシュカウンタ、１１  ロウプリデコーダ、１２  コラムアドレス入力バッファ／ラッチ、１３  コラムプリデコーダ、１４  データ入出力コントローラ、１５  内部電源電圧発生回路／セルフリフレッシュタイマブロック、１６  メモリアレイ、１７  センスアンプ帯、１８  ロウ／コラムローカル制御帯、１９  データパス帯、２０  レベルシフタ、２１  ＶＢＢ発生回路、２２  基準電圧発生回路、２３  ＶＤＣＳ、２４  ＶＢＬ／ＶＣＰ発生回路、２５  ＶＰＰ発生回路、２６  ＶＤＣＰ、２７  サブメモリアレイ、２８  サブワードドライバ帯、２９  センスアンプ帯、３０  メインワード線、３１  サブワードドライバ、３２  サブワード線、３３  ロウデコーダ、３４メインワードドライバ、３５  ロウローカル制御回路、３６  センスアンプ、３７  サブデコードドライバ、３８  センス駆動回路、３９  ＥＱ回路、４０  サブデコード線、４１  Ａｃｔｉｖｅ  ＶＤＣＳ活性化信号制御回路（活性化制御手段）、４２  Ａｃｔｉｖｅ  ＶＰＰ活性化信号制御回路（活性化制御手段）、４３  レベルシフタ（活性化制御手段）、４４  基板バイアス制御回路、４５Ｐウェル、４６  周辺回路ブロック、４７  主電源線、４８  副電源線、４９，５０  電源パッド、５１  レベルシフタ、５２  インバータ、５３  プリチャージ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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