(57)【特許請求の範囲】
【請求項１】
ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を保持してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理方法であって、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、
ことを特徴とするデータ間引き処理方法。
【請求項２】
ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を反転してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理方法であって、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、
ことを特徴とするデータ間引き処理方法。
【請求項３】
ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を保持してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理方法であって、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｎ−ｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、
ことを特徴とするデータ間引き処理方法。
【請求項４】
ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を反転してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理方法であって、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、
ことを特徴とするデータ間引き処理方法。
【請求項５】
通過指示信号ＥＮ[ｉ]の値に応じた請求項１に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項２に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項３に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項４に記載のクロスポイントスイッチの導通／遮断内容の内の１つを選択可能としたことを特徴とするデータ間引き処理方法。
【請求項６】
ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]が出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、
前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を保持して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理回路であって、
前記スイッチ制御部は、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、
ことを特徴とするデータ間引き処理回路。
【請求項７】
ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]が出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、
前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を反転して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理回路であって、
前記スイッチ制御部は、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、
ことを特徴とするデータ間引き処理回路。
【請求項８】
ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]を出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、
前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を保持して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理回路であって、
前記スイッチ制御部は、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｎ−ｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、
ことを特徴とするデータ間引き処理回路。
【請求項９】
ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]を出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、
前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を反転して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理回路であって、
前記スイッチ制御部は、
第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、
ことを特徴とするデータ間引き処理回路。
【請求項１０】
請求項６乃至９のいずれか１つに記載のデータ間引き処理回路において、
前記スイッチ部の出力データＤＯＵＴ[ｎ−１：０]が個々に保持されるｎ個のデータ保持部からなるデータ保持回路を、前記出力データ線に直接接続したことを特徴とするデータ間引き処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理装置において、並び順を持つｎ個の並列入力データのうちの一部のデータを間引いて並び順を保持しあるいは反転させて、ｎ個の並列出力データの先頭側又は末尾側に詰めて出力するデータ間引き処理方法およびデータ間引き処理回路に関するものである。
【従来の技術】
【０００２】
図９に、従来のデータ間引き処理回路（例えば、特許文献１参照）を示す。このデータ間引き処理回路５０は、２入力のセレクタ５１を複数個備える。入力データの数がｎ個（並列ｎビット）の場合、そのセレクタ５１の個数ｍは、
ｍ＝ｎ×（ｎ＋１）／２
となる。
【０００３】
図９はｎ＝４の場合を示し、ｍ＝１０である。４個の並列入力データＤＩＮ[０]〜ＤＩＮ[３]が入力すると、通過／間引きの区別を示す並列通過指示信号ＥＮ［０］〜ＥＮ［３］の内容に応じて、その入力データＤＩＮ[０]〜ＤＩＮ[３]の一部又は全部の間引き処理が行なわれ、出力データＤＯＵＴ[０]〜ＤＯＵＴ[３]として出力する。
【０００４】
例えば、通過指示信号ＥＮが、
ＥＮ[０]＝０
ＥＮ[１]＝１
ＥＮ[２]＝０
ＥＮ[３]＝１
のときは、ＥＮ＝０が入力するセレクタ５１は０を、ＥＮ＝１が入力するセレクタ５１は１を選択する。
【０００５】
よって、
ＤＯＵＴ［０］＝ＤＩＮ［１］
ＤＯＵＴ［１］＝ＤＩＮ［３］
ＤＯＵＴ［２］＝０（無効）
ＤＯＵＴ［３］＝０（無効）
となり、入力データＤＩＮ［０］，ＤＩＮ［２］が間引かれ、残りの入力データＤＩＮ［１］，ＤＩＮ［３］が、その並びの順が保持されたままで先頭の出力データＤＯＵＴ［０］の側に詰められて出力する。
【０００６】
このデータ間引き処理回路５０では、入力データの数ｎが増加すれば、規則に沿って回路を拡張すればよい。また、例えば各入力データＤＩＮ[０]〜ＤＩＮ[３]のビット幅がそれぞれｂビットの場合は、各ビット用に同一構成の処理回路５０が図９の紙面に垂直方向にｂ段の縦積みで構成され、ｂ個の処理回路５０に対して通過指示信ＥＮ[０]〜ＥＮ[３]が共通に入力する。この場合、データが通過するゲート段数は入力データの数ｎに比例し、ゲート数はビット幅ｂに比例する。
【特許文献１】特開２００２−１７１４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
複数の入力データにデータ間引き処理を行い並び順を保持したまま間を詰めてレジスタ等の記憶素子に書き込む際には、入力データと対となった通過指示信号ＥＮを基に、通過指示のある入力データを所定のレジスタヘ繋がる出力端子へ導く回路（間引き処理回路）が必要になる。しかし、従来では、各入力データのビット幅ｂが増加すると、ビット幅と同数の間引き処理回路が必要になるので、総ゲート数が入力データのビット幅に比例して大きくなるという問題があった。また、並列入力データの並びの位置によって、データが通過するセレクタの段数が異なるので、各データの相互間に、入力から出力までに要する通過時間（遅延時間）に差が生じるという問題があった。このため、間引き処理回路には、入力データのビット幅を拡張しても総ゲート数への影響が少ないこと、および、各データの相互間に、入力から出力までに要する通過時間（遅延時間）に差がないこと、が求められる。
【０００８】
本発明の目的は、入力データのビット幅を拡張しても総ゲート数への影響が少なく、また各データの相互間に入力から出力までに要する遅延時間に差が生じないようにしたデータ間引き処理方法および回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明のデータ間引き処理方法は、ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を保持してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理方法であって、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、ことを特徴とする。
請求項２にかかる発明のデータ間引き処理方法は、ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を反転してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理方法であって、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、ことを特徴とする。
請求項３にかかる発明のデータ間引き処理方法は、ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を保持してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理方法であって、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｎ−ｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、ことを特徴とする。
請求項４にかかる発明のデータ間引き処理方法は、ｎ本の入力データ線とｎ本の出力データ線との交点に配置したｎ×ｎのクロスポイントスイッチを用いて、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]の並び順を反転してｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理方法であって、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、ことを特徴とする。
請求項５にかかる発明のデータ間引き処理方法は、通過指示信号ＥＮ[ｉ]の値に応じた請求項１に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項２に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項３に記載のクロスポイントスイッチの導通／遮断内容、通過指示信号ＥＮ[ｉ]の値に応じた請求項４に記載のクロスポイントスイッチの導通／遮断内容の内の１つを選択可能としたことを特徴とする。
請求項６にかかる発明のデータ間引き処理回路は、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]が出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を保持して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理回路であって、前記スイッチ制御部は、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、ことを特徴とする。
請求項７にかかる発明のデータ間引き処理回路は、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]が出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を反転して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の先頭側に詰めて出力するデータ間引き処理回路であって、前記スイッチ制御部は、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｊ]として出力する、ことを特徴とする。
請求項８にかかる発明のデータ間引き処理回路は、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]を出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を保持して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理回路であって、前記スイッチ制御部は、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]からｎ−ｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、ことを特徴とする。
請求項９にかかる発明のデータ間引き処理回路は、ｎ個の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するｎ個の入力データ線とｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]を出力するｎ個の出力データ線とが交差するｎ×ｎのクロスポイントにクロスポイントスイッチを接続したスイッチ部と、ｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]を入力して前記スイッチ部の各クロスポイントスイッチの導通／遮断を制御するスイッチ制御部とを備え、前記入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]を、前記通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]に応じて間引き、間引かれなかった入力データを、前記入力データの並び順を反転して前記出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]の末尾側に詰めて出力するデータ間引き処理回路であって、前記スイッチ制御部は、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のとき（ｉ＝０〜ｎ−１）は、入力データＤＩＮ[ｉ]用の入力データ線上の全てのクロスポイントスイッチを遮断して該入力データＤＩＮ[ｉ]を間引き、
前記通過指示信号ＥＮ[ｉ]＝１で、且つその１が当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]からｊ個目の１であるとき（ｊ≦ｎ）は、前記入力データＤＩＮ[ｉ]用の入力データ線上のクロスポイントスイッチの内の出力データＤＯＵＴ[ｎ−ｊ]の出力データ線とクロスするクロスポイントスイッチのみを導通させて、前記入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−ｊ]として出力する、ことを特徴とする。
請求項１０にかかる発明は、請求項６乃至９のいずれか１つに記載のデータ間引き処理回路において、前記スイッチ部の出力データＤＯＵＴ[ｎ−１：０]が個々に保持されるｎ個のデータ保持部からなるデータ保持回路を、前記出力データ線に直接接続したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、入力データのビット幅が増加しても回路規模への影響が少ない。すなわち、各入力データのビット幅をｂとすると、ｎ×ｎのクロスポイントスイッチはｂ段構成されることになるが、通過指示信号に応じた各段のクロスポイントスイッチの導通／遮断の制御は共通に行われる。つまり、スイッチ部からスイッチ制御部を分離でき、スイッチ制御部はビット幅ｂの増加の影響を受けないので、回路規模への影響を抑制できる。また、入力データはそれが通過するとき、１個のクロスポイントスイッチのみで出力先を切り換えられるので、データの通過時間（遅延時間）に差を生じることなく、間引きされなかった全ての入力データが同じタイミングで出力される。このため、データ出力側に直接的にデータ保持回路を接続し、同一タイミングで書き込みイネーブルを行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
＜実施例１＞
図１は実施例１のデータ間引き処理回路１０の構成を示すブロック図である。データ間引き処理回路１０は、ｎ個（ｎ≧２）の並列入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]が入力するデータ入力端子群１１、ｎ個の並列出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]が出力するデータ出力端子群１２、およびｎ個の並列通過指示信号ＥＮ[０]〜ＥＮ[ｎ−１]（ＥＮ[ｎ−１：０]と表記するときもある。）が入力する通過指示信号入力端子群１３を外部端子として備える。そして、内部には、クロスポイントスイッチによって実際の間引きを行うスイッチ部２０と、そのクロスポイントスイッチの導通／遮断を制御するスイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]を生成するスイッチ制御部３０が内蔵されている。スイッチ制御部３０としては、ビットカウント回路あるいはポピュレーションカウント回路等が使用される。
【００１２】
図１は入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]がそれぞれ１ビットの場合を示したが、それぞれがｂビットの場合は、各ビット用にスイッチ部２０がｂ個（例えば、紙面に垂直方向にｂ段）設けられる。そして、ｂ個のスイッチ部２０に対して、スイッチ制御部３０からは共通のスイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]が入力する。複雑化をさけるため、以下では、入力データＤＩＮ[０]〜ＤＩＮ[ｎ−１]がそれぞれ１ビットの場合について説明する。
【００１３】
ここでは、通過指示信号ＥＮ[ｉ]＝０のとき入力データＤＩＮ[ｉ]が間引かれ、通過指示信号ＥＮ[ｉ]＝１のとき入力データＤＩＮ[ｉ]が通過する（ｉ＝０〜ｎ−１）。そして、この通過する入力データＤＩＮは、入力データＤＩＮの並び順を保持したまま、出力データＤＯＵＴの先頭側（左側）に詰められて出力する。
【００１４】
図２は、スイッチ部２０の内部を示すブロック図である。このスイッチ部２０はｎ本の入力データ線２１、ｎ本の出力データ線２２、ｎ×ｎ本の制御線２３、および入力データ線２１と出力データ線２２の各交点に２次元配置したｎ×ｎのクロスポイントスイッチ２４を備える。制御線２３は各クロスポイントスイッチ２４に接続される（図示せず）。
【００１５】
図３はそのスイッチ部２０の具体例を示すブロック図であり、クロスポイントスイッチ２４はスリーステートバッファからなり、そのうちのｉ行ｊ列のスイッチ２４ｉｊ（図２）は、スイッチ制御信号ＳＷ[ｉ][ｊ]＝１のときに導通、ＳＷ[ｉ][ｊ]＝０のときに遮断となる。なお、同一の入力データ線２１に接続されるクロスポイントスイッチ２４は、全部が遮断又は１つのみ導通となる。
【００１６】
このスイッチ部２０に入力されるスイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]の各行は、ｎビットのビットフラグである。ここで「ビットフラグ」とは、ｎビットの２値のビット列であり、ビット列中の１の位置（１は１つのビットフラグ中に多くとも１個しか存在しない）を値として示すものである。
【００１７】
本実施例１では、スイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]の第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは、通過指示信号ＥＮの第ｉビット（ＥＮ［ｉ］）が１のときに、先頭の第０ビットから第ｉビット（ＥＮ[０]〜ＥＮ[ｉ]）までの１の加算結果を表わす。そして、第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグの先頭の第０ビットが１のときは、その１は、通過指示信号ＥＮの第ｉビットが先頭から１個目の１であることを表わし、２番目の第１ビットが１のときは、当該第ｉビットが先頭から２個目の１であることを表わし、値の昇順に、末尾の第（ｎ−１）ビットが１のときは、当該第ｉビットが先頭からｎ個目の１であることを表わし、第ｉ行のビットフラグの第ｊビットをスイッチ制御信号のｉ行ｊ列とする。
【００１８】
すなわち、スイッチ制御信号ＳＷ[ｉ][ｊ]＝１のときは、通過指示信号ＥＮ[ｉ]＝１のときであって、その１は、通過指示信号ＥＮの先頭の第０ビット（ＥＮ[０]）から数えて（ｊ＋１）番目の１であることを意味する。通過指示信号ＥＮ[ｉ]＝０の場合は、スイッチ制御信号ＳＷの第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは全て０になる。
【００１９】
これにより、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のときは、入力データＤＩＮ[ｉ]を間引く。また、前記通過指示信号ＥＮ[ｉ]＝１のときは、当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]から１個目の１である場合は入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[０]として出力し、２個目の１である場合は出力データＤＯＵＴ[１]として出力し、・・・・、ｊ個目の１である場合は出力データＤＯＵＴ[ｊ−１]として出力する。
【００２０】
図４にｎ＝４の場合のデータ間引き処理回路を示す。通過指示信号ＥＮは、
ＥＮ[０]＝０
ＥＮ[１]＝１
ＥＮ[２]＝０
ＥＮ[３]＝１
である。
【００２１】
このときは、通過指示信号ＥＮ[０]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号０（ＳＷ[０][３：０]）のビットフラグは｛０，０，０，０｝となる。中括弧の中の数字は、左側がＬＳＢ、右側がＭＳＢである。また、ＥＮ[１]＝１であり、これは通過指示信号ＥＮの先頭から１個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号１（ＳＷ[１][３：０]）のビットフラグは｛１，０，０，０｝となる。また、ＥＮ[２]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号２（ＳＷ[２][３：０]）のビットフラグは｛０，０，０，０｝となる。また、ＥＮ[３]＝１であり、これは通過指示信号ＥＮの先頭から２個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号３（ＳＷ[３][３：０]）のビットフラグは｛０，１，０，０｝となる。
【００２２】
よって、スイッチ制御信号ＳＷ[１][０]＝１となり、スイッチ部２０のクロスポイントスイッチ２４10が導通する。また、スイッチ制御信号ＳＷ[３][１]＝１となり、スイッチ部２０のクロスポイントスイッチ２４31が導通する。なお、他のクロスポイントスイッチは全て遮断する。このようにして、図４の●印のクロスポイントスイッチ２４10、２４31のみが導通するので、
ＤＯＵＴ［０］＝ＤＩＮ［１］
ＤＯＵＴ［１］＝ＤＩＮ［３］
ＤＯＵＴ［２］＝無効
ＤＯＵＴ［３］＝無効
となる。実際の回路では、スイッチ制御信号ＳＷ[ｎ−１：０][ｉ]が全て０の場合はＤＯＵＴ[ｉ]の出力が不定になってしまうので、ＳＷ[ｎ−１：０][ｉ]のいずれかのビットを１にして何らかの値をＤＯＵＴ[ｉ]として出力する必要がある。例えば、スイッチ制御部３０の出口において、ＳＷ[ｎ−１：０][ｉ]＝｛０，０，０，・・・，０｝の場合にＳＷ[０][ｉ]を０から１に置き換えれば、
ＤＯＵＴ[ｉ]＝ＤＩＮ[０]
が無効値として出力される。
【００２３】
このように、ここでは、値が０の通過指示信号ＥＮ[０]、ＥＮ[２]に対応する入力データＤＩＮ[０]、ＤＩＮ[２]が間引かれ、値が１の通過指示信号ＥＮ[１]、ＥＮ[３]に対応する入力データＤＩＮ[１]、ＤＩＮ[３]が通過し、出力データＤＯＵＴ[０]、ＤＯＵＴ[１]として、並び順をそのままにし図４では左側に詰めて出力する。つまり、通過指示信号ＥＮにより通過指示された入力データのみを、データ入力端子の並びの順を保持したままで、データ出力端子の先頭側に詰めて出力する。
【００２４】
本実施例によれば、各入力データＤＩＮのビット幅をｂとすると、スイッチ部２０のｎ×ｎのクロスポイントスイッチ２４はｂ段構成されることになるが、各段のクロスポイントスイッチ２４の導通／遮断の制御は、１個のスイッチ制御部３０から出力するスイッチ制御信号ＳＷによって、通過指示信号に応じて、共通に行われる。つまり、スイッチ部２０からスイッチ制御部３０を分離でき、スイッチ制御部３０はビット幅ｂの増加の影響を受けないので、回路規模への影響を抑制できる。また、入力データはそれが通過するとき、１個のクロスポイントスイッチのみを通過するので、データの通過時間（遅延時間）に差を生じることなく、間引きされなかった全ての入力データが同じタイミングで出力される。
【００２５】
＜実施例２＞
本実施例２では、スイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]の第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは、通過指示信号ＥＮの第ｉビット（ＥＮ[ｉ]）が１のときに、末尾の第ｎ−１ビットから第ｉビット（ＥＮ[ｎ−１]〜ＥＮ[ｉ]）までの１の加算結果を表わす。そして、第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグの先頭の第０ビットが１のときは、その１は、通過指示信号ＥＮの第ｉビットが末尾から１個目の１であることを表わし、２番目の第１ビットが１のときは、当該第ｉビットが末尾から２個目の１であることを表わし、値の昇順に、末尾の第（ｎ−１）ビットが１のときは、当該第ｉビットが末尾からｎ個目の１であることを表わし、第ｉ行のビットフラグの第ｊビットをスイッチ制御信号のｉ行ｊ列とする。
【００２６】
すなわち、スイッチ制御信号ＳＷ[ｉ][ｊ]＝１のときは、通過指示信号ＥＮ[ｉ]＝１のときであって、その１は、通過指示信号ＥＮの末尾の第ｎ−１ビット（ＥＮ[ｎ−１]）から数えて（ｊ＋１）番目の１であることを意味する。通過指示信号ＥＮ[ｉ]＝０の場合は、スイッチ制御信号ＳＷの第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは全て０になる。
【００２７】
これにより、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のときは、入力データＤＩＮ[ｉ]を間引く。また、前記通過指示信号ＥＮ[ｉ]＝１のときは、当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]から１個目の１である場合は入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[０]として出力し、２個目の１である場合は出力データＤＯＵＴ[１]として出力し、・・・・、ｊ個目の１である場合は出力データＤＯＵＴ[ｊ−１]として出力する。
【００２８】
図５に実施例２のｎ＝４の場合のデータ間引き処理回路を示す。通過指示信号ＥＮは、
ＥＮ[０]＝０
ＥＮ[１]＝１
ＥＮ[２]＝０
ＥＮ[３]＝１
である。
【００２９】
このときは、通過指示信号ＥＮ[３]＝１であり、これは通過指示信号ＥＮの末尾から１個目の１であるので、スイッチ制御信号ＳＷ[３：３][３：０]の行番号３（ＳＷ[３][３：０]）のビットフラグは｛１，０，０，０｝となる。また、ＥＮ[２]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号２（ＳＷ[２][３：０]）のビットフラグは｛０，０，０，０｝となる。また、ＥＮ[１]＝１であり、これは通過指示信号ＥＮの末尾から２個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号１（ＳＷ[１][３：０]）のビットフラグは｛０，１，０，０｝となる。また、ＥＮ[０]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号０（ＳＷ[０][３：０]）のビットフラグは｛０，０，０，０｝となる。
【００３０】
よって、スイッチ制御信号ＳＷ[３][０]＝１となり、スイッチ部２０のクロスポイントスイッチ２４30が導通する。また、スイッチ制御信号ＳＷ[１][１]＝１となり、スイッチ部２０のクロスポイントスイッチ２４11が導通する。なお、他のクロスポイントスイッチは全て遮断する。このようにして、●印のクロスポイントスイッチ２４30、２４11のみが導通するので、
ＤＯＵＴ［０］＝ＤＩＮ［３］
ＤＯＵＴ［１］＝ＤＩＮ［１］
ＤＯＵＴ［２］＝無効
ＤＯＵＴ［３］＝無効
となる。
【００３１】
このように、ここでは、値が０の通過指示信号ＥＮ[０]、ＥＮ[２]に対応する入力データＤＩＮ[０]、ＤＩＮ[２]が間引かれ、値が１の通過指示信号ＥＮ[１]、ＥＮ[３]に対応する入力データＤＩＮ[１]、ＤＩＮ[３]が通過し、出力データＤＯＵＴ[１]、ＤＯＵＴ[０]として、並び順を反転し図５では左側に詰めて出力する。つまり、通過指示信号ＥＮにより通過指示されたデータのみを、データ入力端子の並びの順を反転して、データ出力端子の先頭側に詰めて出力する。
【００３２】
本実施例によれば、実施例１で得られる効果に加えて、スイッチ制御部３０においてスイッチ制御信号ＳＷの生成手法を変更するのみで、間引き出力データの並び順を入力データの並び順に対して反転できる。図９に示した従来のデータ間引き処理回路５０の場合では、間引き出力データの並び順を変更しようとすると、回路全体を変更しなければならなかったが、本実施例２では、スイッチ部２０の結線構成を変更することなく、スイッチ制御部３０のスイッチ制御信号ＳＷの内容を変更することで出力データの並び順を変更できる。
【００３３】
＜実施例３＞
本実施例３では、スイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]の第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは、通過指示信号ＥＮの第ｉビット（ＥＮ[ｉ]）が１のときに、末尾の第ｎ−１ビットから第ｉビット（ＥＮ[ｎ−１]〜ＥＮ[ｉ]）までの１の加算結果を表わす。そして、第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグの末尾の第ｎ−１ビットが１のときは、その１は、通過指示信号ＥＮの第ｉビットが末尾から１個目の１であることを表わし、末尾から２番目の第ｎ−２ビットが１のときは、当該第ｉビットが末尾から２個目の１であることを表わし、値の降順に、先頭の第０ビットが１のときは、当該第ｉビットが末尾からｎ個目の１であることを表わし、第ｉ行のビットフラグの第ｊビットをスイッチ制御信号のｉ行ｊ列とする。
【００３４】
すなわち、スイッチ制御信号ＳＷ[ｉ][ｊ]＝１のときは、通過指示信号ＥＮ[ｉ]＝１のときであって、その１は、通過指示信号ＥＮの末尾の第ｎ−１ビット（ＥＮ[ｎ−１]）から数えて（ｎ−ｊ）番目の１であることを意味する。通過指示信号ＥＮ[ｉ]＝０の場合は、スイッチ制御信号ＳＷの第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは全て０になる。
【００３５】
これにより、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のときは、入力データＤＩＮ[ｉ]を間引く。また、前記通過指示信号ＥＮ[ｉ]＝１のときは、当該通過指示信号ＥＮ[ｉ]が末尾の通過指示信号ＥＮ[ｎ−１]から１個目の１である場合は入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−１]として出力し、２個目の１である場合は出力データＤＯＵＴ[ｎ−２]として出力し、・・・・、ｊ個目の１である場合は出力データＤＯＵＴ[ｎ−ｊ]として出力する。
【００３６】
図６に実施例３のｎ＝４の場合のデータ間引き処理回路を示す。通過指示信号ＥＮは、
ＥＮ[０]＝０
ＥＮ[１]＝１
ＥＮ[２]＝０
ＥＮ[３]＝１
である。
【００３７】
このときは、通過指示信号ＥＮ[３]＝１であり、これは通過指示信号ＥＮの末尾から１個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号３（ＳＷ[３][３：０]）のビットフラグは｛０，０，０，１｝となる。また、ＥＮ[２]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号２（ＳＷ[２][３：０]）のビットフラグは｛０，０，０，０｝となる。また、ＥＮ[１]＝１であり、これは通過指示信号ＥＮの末尾から２個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号１（ＳＷ[１][３：０]）のビットフラグは｛０，０，１，０｝となる。また、ＥＮ[０]＝０であるのでスイッチ制御信号ＳＷ[３：０][３：０]の行番号０（ＳＷ[０][３：０]）のビットフラグは｛０，０，０，０｝となる。
【００３８】
よって、スイッチ制御信号ＳＷ[３][３]＝１となり、スイッチ部２０のクロスポイントスイッチ２４33が導通する。また、スイッチ制御信号ＳＷ[１][２]＝１となり、スイッチ部２０のクロスポイントスイッチ２４12が導通する。なお、他のクロスポイントスイッチは全て遮断する。このようにして、●印のクロスポイントスイッチ２４33、２４12のみが導通するので、
ＤＯＵＴ［０］＝無効
ＤＯＵＴ［１］＝無効
ＤＯＵＴ［２］＝ＤＩＮ[１]
ＤＯＵＴ［３］＝ＤＩＮ[３]
となる。
【００３９】
このように、ここでは、値が０の通過指示信号ＥＮ[０]、ＥＮ[２]に対応する入力データＤＩＮ[０]、ＤＩＮ[２]が間引かれ、値が１の通過指示信号ＥＮ[１]、ＥＮ[３]に対応する入力データＤＩＮ[１]、ＤＩＮ[３]が通過し、出力データＤＯＵＴ[２]、ＤＯＵＴ[３]として、並び順をそのままとし図６では右側に詰めて出力する。つまり、通過指示信号ＥＮにより通過指示されたデータのみを、データ入力端子の並びの順を保持したままで、データ出力端子の末尾側に詰めて出力する。本実施例によれば、実施例１、２で得られる効果と同様な効果が得られる。
【００４０】
＜実施例４＞
本実施例４では、スイッチ制御信号ＳＷ[ｎ−１：０][ｎ−１：０]の第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは、通過指示信号ＥＮの第ｉビット（ＥＮ[ｉ]）が１のときに、先頭の第０ビットから第ｉビット（ＥＮ[０]〜ＥＮ[ｉ]）までの加算結果を表わす。そして、第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグの末尾の第ｎ−１ビットが１のときは、その１は、通過指示信号ＥＮの第ｉビットが先頭から１個目の１であることを表わし、末尾から２番目の第ｎ−２ビットが１のときは、通過指示信号ＥＮの第ｉビットが先頭から２個目の１であることを表わし、値の降順に、先頭の第０ビットが１のときは、通過指示信号ＥＮの第ｉビットが先頭からｎ個目の１であることを表わし、第ｉ行のビットフラグの第ｊビットをスイッチ制御信号のｉ行ｊ列とする。
【００４１】
すなわち、スイッチ制御信号ＳＷ[ｉ][ｊ]＝１のときは、通過指示信号ＥＮ[ｉ]＝１のときであって、その１は、通過指示信号ＥＮの末尾の第ｎ−１ビット（ＥＮ[ｎ−１]）から数えて（ｎ−ｊ）番目の１であることを意味する。通過指示信号ＥＮ[ｉ]＝０の場合は、スイッチ制御信号ＳＷの第ｉ行（ＳＷ[ｉ][ｎ−１：０]）のビットフラグは全て０になる。
【００４２】
これにより、第ｉビットの通過指示信号ＥＮ[ｉ]＝０のときは、入力データＤＩＮ[ｉ]を間引く。また、前記通過指示信号ＥＮ[ｉ]＝１のときは、当該通過指示信号ＥＮ[ｉ]が先頭の通過指示信号ＥＮ[０]から１個目の１である場合は入力データＤＩＮ[ｉ]を出力データＤＯＵＴ[ｎ−１]として出力し、２個目の１である場合は出力データＤＯＵＴ[ｎ−２]として出力し、・・・・、ｊ個目の１である場合は出力データＤＯＵＴ[ｎ−ｊ]として出力する。
【００４３】
図７に実施例４のｎ＝４の場合のデータ間引き処理回路を示す。通過指示信号ＥＮは、
ＥＮ[０]＝０
ＥＮ[１]＝１
ＥＮ[２]＝０
ＥＮ[３]＝１
である。
【００４４】
このときは、通過指示信号ＥＮ[０]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号０（ＳＷ[０][３：０]）のビットフラグは｛０，０，０，０｝となる。また、ＥＮ[１]＝１であり、これは通過指示信号ＥＮの先頭から１個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号１（ＳＷ[１][３０：]）のビットフラグは｛０，０，０，１｝となる。また、ＥＮ[２]＝０であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号２（ＳＷ[２][３：０]）のビットフラグは｛０，０，０，０｝となる。また、ＥＮ[３]＝１であり、これは通過指示信号ＥＮの先頭から２個目の１であるので、スイッチ制御信号ＳＷ[３：０][３：０]の行番号３（ＳＷ[３][３：０]）のビットフラグは｛０，０，１，０｝となる。
【００４５】
よって、スイッチ制御信号ＳＷ[１][３]＝１となり、スイッチ部２０のクロスポイントスイッチ２４13が導通する。また、スイッチ制御信号ＳＷ[３][２]＝１となり、スイッチ部２０のクロスポイントスイッチ２４32が導通する。なお、他のクロスポイントスイッチは全て遮断する。このようにして、●印のクロスポイントスイッチ２４13、２４32のみが導通するので、
ＤＯＵＴ［０］＝無効
ＤＯＵＴ［１］＝無効
ＤＯＵＴ［２］＝ＤＩＮ[３]
ＤＯＵＴ［３］＝ＤＩＮ[１]
となる。
【００４６】
このように、ここでは、値が０の通過指示信号ＥＮ[０]、ＥＮ[２]に対応する入力データＤＩＮ[０]、ＤＩＮ[２]が間引かれ、値が１の通過指示信号ＥＮ[１]、ＥＮ[３]に対応する入力データＤＩＮ[１]、ＤＩＮ[３]が通過し、出力データＤＯＵＴ[３]、ＤＯＵＴ[２]として、並び順を反転し図７では右側に詰めて出力する。つまり、通過指示信号ＥＮにより通過指示されたデータのみを、データ入力端子の並びの順を反転して、データ出力端子の末尾側に詰めて出力する。本実施例によれば、実施例１、２で得られる効果と同様な効果が得られる。
【００４７】
＜実施例５＞
以上説明した実施例１〜４により、スイッチ制御部３０によって４種類のスイッチ制御信号ＳＷを生成可能であることが分かる。そこで、この４種類のスイッチ制御信号ＳＷのうちの１つを切り換えにより選択できるようにすれば、通過したデータを、
(１)入力データの並びの順を保持して出力データの並びの先頭側に詰めて出力する、
(２)入力データの並びの順を反転して出力データの並びの先頭側に詰めて出力する、
(３)入力データの並びの順を保持して出力データの並びの末尾側に詰めて出力する、
(４)入力データの並びの順を反転して出力データの並びの末尾側に詰めて出力する、
のように、切り換えることができる。すなわち、間引かれなかった入力データを、スイッチ部２０の構成を変更することなく、並び順と詰める側の組み合わせを選択して、出力させることができる。
【００４８】
＜実施例６＞
図８に実施例５のデータ間引き処理回路を示す。本実施例は、図１に示したデータ間引き処理回路１０に対して、データ保持回路４０を追加したものである。このデータ保持回路４０は、ｎ個の出力データＤＯＵＴ[０]〜ＤＯＵＴ[ｎ−１]用のｎ個のデータ保持部４１からなる。各データ保持部４１は例えば１ビット分のデータを保持できるフリップフロップで構成する。あるいは、複数ビットの情報をアドレス指定により保持可能なＲＡＭで構成する。後者の場合は、同じタイミングで入力する出力データＯＵＴ[０]〜ＯＵＴ[ｎ−１]の書き込み毎に書き込みアドレスを更新し、以前のデータを上書き消去することなく、新しいデータを保持することができる。
【００４９】
各データ保持部４１は、個別に書き込み可／不可を設定可能としてもよい。各データ保持部４１を全て書き込み可能にしておくときは、通過データの個数Ｎｏｕｔを記録しておけば、第Ｎｏｕｔのデータ保持部以降には無効な値のデータが入っていることが分かる。
【００５０】
また、通過データのみが各データ保持部４１に書き込み許可されるようにするときは、ＳＷ［０］[ｋ]〜ＳＷ［ｎ−１］［ｋ］の論理和が１のときだけ、つまり、出力データＤＯＵＴ[ｋ]が有効なときだけ、データ保持部４１のうちの第ｋデータ保持部を書き込み可能とする。このとき、新しいデータがデータ間引き処理回路１０に入力される前に各データ保持部４１を０に初期化すれば、通過データではなく無効な値が入力されたデータ保持部の値は０なので、通過データと区別できる。また、通過データ数Ｎｏｕｔを記録しておけば、第Ｎｏｕｔのデータ保持部以降には無効な値が入っていることがわかる。
【００５１】
本実施例５によれば、各出力データＯＵＴ[０]〜ＯＵＴ[ｎ−１]がデータ保持部４１に入力するので、スイッチ部２０から出力する全ての出力データが同じデータ更新周期で書き込み可能となる効果がある。
【図面の簡単な説明】
【００５２】
【図１】実施例１のデータ間引き処理回路の構成を示すブロック図である。
【図２】図１のデータ間引き処理回路のスイッチ部をｎ×ｎ個のクロスポイントスイッチで構成したブロック図である。
【図３】図２のクロスポイントスイッチをスリーステートバッファで構成したスイッチ部のブロック図である。
【図４】ｎ＝４の場合の実施例１のデータ間引き処理回路の構成を示すブロック図である。
【図５】ｎ＝４の場合の実施例２のデータ間引き処理回路の構成を示すブロック図である。
【図６】ｎ＝４の場合の実施例３のデータ間引き処理回路の構成を示すブロック図である。
【図７】ｎ＝４の場合の実施例４のデータ間引き処理回路の構成を示すブロック図である。
【図８】データ保持回路を追加した実施例５のデータ間引き処理回路の構成を示すブロック図である。
【図９】従来のデータ処理回路の構成を示すブロック図である。
【符号の説明】
【００５３】
１０：データ間引き処理回路、１１：データ入力端子群、１２：データ出力端子群、１３：通過指示信号入力端子群
２０：スイッチ部、２１：入力データ線、２２：出力データ線、２３：制御線、２４：クロスポイントスイッチ
３０：スイッチ制御部
４０：データ保持回路、４１：データ保持部
５０：従来のデータ間引き処理回路、５１：２入力セレクタ
【図１】
0004916400.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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