(57)【特許請求の範囲】
【請求項１】
半導体基板表面に、少なくともフラッシュメモリセル領域と第１の活性領域と第２の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記半導体基板に対して熱酸化処理工程を行うことにより、前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを覆うように前記半導体基板表面にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜を形成する工程の後、前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを含むように、アモルファスシリコン膜と、窒化膜を含む耐酸化性絶縁膜とを順次堆積する工程と、
前記アモルファスシリコン膜と、窒化膜を含む耐酸化性絶縁膜とを順次堆積する工程の後、前記第１の活性領域において選択的に前記半導体基板の表面を露出する工程と、
前記第１の活性領域において選択的に前記半導体基板の表面を露出する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記第１の活性領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記第２の活性領域において選択的に前記半導体基板の表面を露出する工程と、
前記第２の活性領域において選択的に前記半導体基板の表面を露出する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記第２の領域において前記半導体基板表面に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第２の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板表面に少なくともフラッシュメモリセル領域と第１の活性領域と第２の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを覆うように前記半導体基板表面にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜を形成する工程の後、前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１および第２の活性領域を含むようにアモルファスシリコン膜を堆積する工程と、
前記アモルファスシリコン膜を堆積する工程の後、前記第１および第２の活性領域において選択的に前記アモルファスシリコン膜を除去する工程と、
前記アモルファスシリコン膜を除去する工程の後、前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域を覆うように、耐酸化性絶縁膜を堆積する工程と、
前記耐酸化性絶縁膜を堆積する工程の後、前記第１の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記第１の活性領域において選択的に前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱酸化処理を行い、前記第１の活性領域において前記半導体基板表面を覆うように第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記第２の活性領域において選択的に前記耐酸化性膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記耐酸化性膜を除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱処理工程を行い、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第２の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記不純物元素を導入する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程の後、前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクとして熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記第３の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記不純物元素を導入する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第２〜第３の活性領域の各々において前記トンネル酸化膜を覆うように、また前記第１の活性領域において前記第１の熱酸化膜を覆うように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程の後、前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程の後、前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記第３の熱酸化膜を形成する工程の後、前記第１の活性領域において選択的に前記耐酸化性絶縁膜を除去する工程と、
前記第１の活性領域において選択的に前記耐酸化性絶縁膜除去する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記不純物元素を導入する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程の後、前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜および前記第１のアモルファスシリコン膜を除去し前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
前記第２のアモルファスシリコン膜を堆積する工程の後、前記第１の活性領域において前記第２のアモルファスシリコン膜と前記耐酸化性絶縁膜とを選択的に除去する工程と、
前記第１の活性領域において前記第２のアモルファスシリコン膜と前記耐酸化性絶縁膜とを選択的に除去する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第３のアモルファスシリコン膜を堆積する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第２〜第３の活性領域の各々において前記トンネル酸化膜を覆うように、また前記第１の活性領域において前記第１の熱酸化膜を覆うように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程の後、前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して残留している前記耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記第３の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第２のアモルファスシリコン膜を堆積する工程と、
前記第２のアモルファスシリコン膜を堆積する工程の後、前記フラッシュメモリセル領域において前記第２のアモルファスシリコン膜をパターニングしてコントロールゲートパターンを形成し、同時に前記第１の活性領域において前記第２のアモルファスシリコン膜を除去する工程と
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第１〜第３の活性領域において第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第１のアモルファスシリコン膜を堆積する工程と、
前記第１のアモルファスシリコン膜を堆積する工程の後、前記第２の活性領域において選択的に前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において選択的に前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において前記半導体基板中に酸化を抑制する不純物元素を選択的に導入する工程と、
前記不純物元素を選択的に導入する工程の後、前記フラッシュメモリセル領域および前記第３の活性領域において選択的に前記第１のアモルファスシリコン膜および前記第１の熱酸化膜を除去し、前記半導体基板表面を露出する工程と、
前記フラッシュメモリセル領域および前記第３の活性領域において選択的に前記第１のアモルファスシリコン膜および前記第１の熱酸化膜を除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域において前記半導体基板表面を覆うようにトンネル酸化膜を、また前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を同時に形成する工程と、
前記フラッシュメモリセル領域において前記半導体基板表面を覆うようにトンネル酸化膜を、また前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を同時に形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第２のアモルファスシリコン膜を堆積する工程と、
前記第２のアモルファスシリコン膜を堆積する工程の後、前記フラッシュメモリセル領域において前記第２のアモルファスシリコン膜をパターニングしてゲート電極を形成し、同時に前記第１の活性領域において前記アモルファスシリコン膜を除去する工程と
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
半導体基板上に、フラッシュメモリセル領域および第１〜第３の活性領域を画成する素子分離構造を形成する工程と、
前記素子分離構造を形成する工程の後、前記フラッシュメモリセル領域および前記第１〜第３の活性領域の各々に、前記半導体基板表面を覆うように窒化膜を含む耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜を形成する工程の後、前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第１の活性領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第２の活性領域において前記半導体基板表面に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第３の活性領域において前記半導体基板表面に第３の熱酸化膜を形成する工程と、
前記第３の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
前記第２のアモルファスシリコン膜を前記フラッシュメモリセル領域においてパターニングし、ゲート電極を形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
半導体基板上に、フラッシュメモリセル領域および第１〜第３の活性領域を画成する素子分離構造を形成する工程と、
素子分離構造を形成する工程の後、前記フラッシュメモリセル領域および前記第１〜第３の活性領域の各々に、前記半導体基板表面を覆うように窒化膜を含む耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜を形成する工程の後、前記フラッシュメモリセル領域にのみ、選択的にソース領域とドレイン領域とを形成する工程と、
前記ソース領域とドレイン領域とを形成する工程の後、前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第１の活性領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を形成する工程の後、前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第２の活性領域において前記半導体基板表面に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を形成する工程の後、前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程の後、前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第３の活性領域において前記半導体基板表面に第３の熱酸化膜を形成する工程と、
前記第３の熱酸化膜を形成する工程の後、前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
前記第２のアモルファスシリコン膜を前記フラッシュメモリセル領域においてパターニングし、ゲート電極を形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置およびその製造方法に係り、特に不揮発性半導体記憶装置を含み、複数の電源電圧を使う半導体装置集積回路装置の製造方法に関する。
【０００２】
フラッシュメモリ装置はフローティングゲート電極中に情報を電荷の形で蓄積する不揮発性半導体記憶装置であり、簡単な素子構成を有しているため、大規模集積回路装置を構成するのに適している。
【０００３】
フラッシュメモリ装置では情報の書き込みおよび消去が、フローティングゲート電極へのトンネル絶縁膜を介したホットキャリアの注入および引き抜きによりなされるが、かかるホットキャリアを発生させるためには高電圧が必要とされ、そのためフラッシュメモリ装置では、メモリセルと協働する周辺回路に電源電圧を昇圧する昇圧回路が設けられている。従って、このような周辺回路において使われるトランジスタは高電圧で動作する必要がある。
【０００４】
一方、最近ではこのようなフラッシュメモリ装置を高速論理回路と共に共通の半導体基板上に、半導体集積回路装置の形で形成することが行われている。このような高速論理回路では、使われるトランジスタは低電圧動作をする必要があり、このためかかる半導体集積回路装置では複数の電源電圧を使う必要がある。
【０００５】
【従来の技術】
図１（Ａ）〜図９（Ｑ）は、かかるフラッシュメモリを含み、多電源電圧に対応した従来の半導体集積回路装置の製造工程を示す図である。
【０００６】
図１（Ａ）を参照するに、フィールド酸化膜あるいはＳＴＩ構造などの素子分離構造（図示せず）が形成されたＳｉ基板１１上にはフラッシュメモリセル領域Ａ，低電圧動作トランジスタ領域Ｂ、および高電圧動作トランジスタ領域Ｃが画成されており、図１（Ａ）の工程では前記領域Ａ〜Ｃ上に、８００〜１１００°Ｃでの前記Ｓｉ基板１１表面の熱酸化工程により、トンネル酸化膜１２Ａが８〜１０ｎｍの厚さに形成される。さらに図１（Ｂ）の工程において前記トンネル酸化膜１２Ａ上にＰ（リン）でドープされた８０〜９０ｎｍの厚さのアモルファスシリコン膜１３と、いわゆるＯＮＯ構造を有する絶縁膜１４とが順次堆積される。ＯＮＯ絶縁膜１４は、前記アモルファスシリコン膜１３上にＣＶＤ法により５〜７ｎｍの厚さに堆積されたＳｉＯ2膜１４ａと、前記ＳｉＯ2膜１４ａ上にＣＶＤ法により７〜９ｎｍの厚さに堆積されたＳｉＮ膜１４ｂと、前記ＳｉＮ膜１４ｂの表面に形成された５〜１０ｎｍの厚さの熱酸化膜１４ｃとよりなり、優れたリーク電流特性を有している。
【０００７】
次に図２（Ｃ）の工程において、前記フラッシュメモリセル領域Ａ上にレジストパターン１５Ａを形成し、前記レジストパターン１５Ａをマスクに、前記Ｓｉ基板１１上のＯＮＯ膜１４，アモルファスシリコン膜１３およびトンネル絶縁膜１２Ａを、前記低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃにおいて除去し、前記領域ＢおよびＣにおいて前記Ｓｉ基板１１の表面を露出する。前記トンネル絶縁膜１２Ａの除去工程においてはＨＦによるウェットエッチングが実行され、その結果前記Ｓｉ基板１１の表面が前記領域ＢおよびＣにおいてはＨＦに曝される。
【０００８】
次に図２（Ｄ）の工程において前記レジストパターン１５Ａを除去し、さらに８００〜１１００°Ｃの温度で熱酸化工程を行うことにより、前記領域ＢおよびＣ上に、前記Ｓｉ基板１１を覆うように熱酸化膜１２Ｃを１０〜５０ｎｍの厚さに形成する。
【０００９】
さらに図３（Ｅ）の工程において前記Ｓｉ基板１１上に前記フラッシュメモリセル領域Ａにおいて前記ＯＮＯ膜１４を覆うように、また前記高電圧トランジスタ形成領域Ｃにおいて前記熱酸化膜１２Ｃを覆うように次のレジストパターン１５Ｂを形成し、前記レジストパターン１５Ｂをマスクに、前記Ｓｉ基板１１上の熱酸化膜１２Ｃを前記低電圧動作トランジスタ領域ＢにおいてＨＦ処理により除去し、前記Ｓｉ基板１１の表面を露出する。図３（Ｅ）の工程により、前記領域ＢにおいてはＳｉ基板１１の表面が二度目のＨＦ処理を受ける。
【００１０】
次に図３（Ｆ）の工程において前記レジストパターン１５Ｂを除去し、さらに前記領域Ｂにおいて露出したＳｉ基板１１上に８００〜１１００°Ｃにおける熱酸化処理により、厚さが１．５〜３ｎｍの熱酸化膜１２Ｂを形成する。また図３（Ｆ）の工程では、前記熱酸化膜１２Ｂを形成する熱酸化工程の結果、前記高電圧動作トランジスタ領域Ｃ上に形成されている前記熱酸化膜１２Ｃの厚さが増大する。
【００１１】
次に図４（Ｇ）の工程において図３（Ｆ）の構造上にＰドープしたアモルファスシリコン膜１６がプラズマＣＶＤ法により１５０〜２００ｎｍの厚さに堆積され、次いで図４（Ｈ）の工程において前記レジストパターン１７Ａをマスクに前記アモルファスシリコン膜１６，前記ＯＮＯ膜１４および前記アモルファスシリコン膜１３を順次パターニングすることにより、前記フラッシュメモリセル領域Ａにおいてアモルファスシリコンパターン１３Ａ，ＯＮＯパターン１４Ａおよびアモルファスシリコンパターン１６Ａよりなり、前記アモルファスシリコンパターン１３Ａをフローティングゲート電極として含むフラッシュメモリの積層ゲート電極構造１６Ｆが形成される。なお図４（Ｇ）の工程において前記アモルファシリコン膜１６上に必要に応じてＷＳｉやＣｏＳｉなどのシリサイド膜を形成することも可能である。
【００１２】
次に図５（Ｉ）の工程において前記レジストパターン１７Ａが除去され、新にレジストパターン１７Ｂが、前記フラッシュメモリセル領域Ａを覆うように形成され、前記レジストパターン１７Ｂをマスクに前記低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃにおいて前記アモルファスシリコン膜１６をパターニングすることにより、前記領域Ｂに低電圧動作トランジスタのゲート電極１６Ｂが、また前記領域Ｃに高電圧動作トランジスタのゲート電極１６Ｃが形成される。
【００１３】
次に図５（Ｊ）の工程において前記レジストパターン１７Ｂを除去し、８００〜９００°Ｃでの熱酸化処理により、前記フラッシュメモリセル領域Ａにおいて前記積層ゲート電極構造１６Ｆを覆うように、また前記低電圧動作トランジスタ形成領域Ｂにおいて前記ゲート電極１６Ｂを覆うように、さらに前記高電圧動作トランジスタ形成領域Ｃにおいて前記ゲート電極１６Ｃを覆うように、保護酸化膜１８が形成される。
【００１４】
次に図６（Ｋ）の工程において、図５（Ｊ）の構造上に前記低電圧動作トランジスタおよび高電圧動作トランジスタの形成領域ＢおよびＣを覆うように、また前記フラッシュメモリセル領域Ａを部分的に覆うようにレジストパターン１９Ａが形成され、前記レジストパターン１９Ａおよび前記積層ゲート電極１６ＦをマスクにＰ+のイオン注入を、典型的には５０〜８０ｋｅＶの加速電圧で、１×１０14ｃｍ-2〜３×１０14ｃｍ-2のドーズ量で行い、前記Ｓｉ基板１１中に前記積層ゲート電極１６Ｆに隣接してｎ型拡散領域１１ａを形成する。
【００１５】
図６（Ｋ）の工程では、さらに前記レジストパターン１９ＡをマスクにＡｓ+のイオン注入を、典型的には３０〜５０ｋｅＶの加速電圧で、４×１０15〜６×１０15ｃｍ-2のドーズ量で行い、前記ｎ型拡散領域１１ａ内に別のｎ型拡散領域１１ｂを形成する。図６（Ｋ）の工程では、前記低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃは前記レジストパターン１９Ａにより覆われているため、イオン注入は生じない。
【００１６】
次に図６（Ｌ）の工程において前記レジストパターン１９Ａが除去され、新にレジストパターン１９Ｂが前記領域Ａを露出するように、また前記領域ＢおよびＣを覆うように形成される。図６（Ｌ）の工程ではさらに前記レジストパターン１９ＢをマスクにＡｓ+のイオン注入が３０〜５０ｋｅＶの加速電圧下、５×１０14〜１×１０15ｃｍ-2のドーズ量で実行され、その結果前記ｎ型拡散領域１１ｂ中の不純物濃度が増大すると同時に、前記フラッシュメモリ領域Ａ中にさらに別のｎ型拡散領域１１ｃが、前記積層ゲート構造１６Ｆを自己整合マスクに形成される。
【００１７】
次に図７（Ｍ）の工程において前記レジストパターン１９Ｂは除去され、前記低電圧動作トランジスタ領域Ｂのみを露出するようにレジストパターン１９Ｃが前記Ｓｉ基板１１上に形成される。さらに図７（Ｍ）の工程では前記レジストパターン１９Ｃをマスクにｐ型不純物あるいはｎ型不純物をイオン注入し、前記領域Ｂにおいて前記ゲート電極１６Ｂを自己整合マスクに、一対のＬＤＤ拡散領域１１ｄを前記Ｓｉ基板１１中、前記ゲート電極１６Ｂの両側に形成する。
【００１８】
次に図７（Ｎ）の工程において前記レジストパターン１９Ｃは除去され、前記高電圧動作トランジスタ領域Ｃのみを露出するようにレジストパターン１９Ｄが前記Ｓｉ基板１１上に形成される。さらに図７（Ｎ）の工程では前記レジストパターン１９Ｄをマスクにｐ型あるいはｎ型の不純物元素がイオン注入され、前記Ｓｉ基板１１中、前記ゲート電極１６Ｃの両側に一対のＬＤＤ拡散領域１１ｅが形成される。
【００１９】
さらに図８（Ｏ）の工程において前記積層ゲート電極１６Ｆ，前記ゲート電極１６Ｂおよび前記ゲート電極１６Ｃの両側に側壁絶縁膜１６ｓがＣＶＤ酸化膜の堆積およびエッチバックにより形成され、図８（Ｐ）の工程において前記フラッシュメモリセル領域Ａを覆うレジストパターン１９Ｅを、前記レジストパターン１９Ｅが前記低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃを露出するように形成される。さらにｐ型不純物元素あるいはｎ型不純物元素を前記レジストパターン１９Ｅおよびゲート電極１６Ｂ，１６Ｃをマスクにイオン注入することにより、前記領域Ｂにおいては前記Ｓｉ基板１１中、前記ゲート電極１６Ｂの外側にｐ+型あるいはｎ+型の拡散領域１１ｆが形成される。同様に前記領域Ｃにおいては前記Ｓｉ基板中、前記ゲート電極１６Ｃの外側にｐ+型あるいはｎ+型の拡散領域１１ｇが形成される。前記拡散領域１１ｆおよび１１ｇの表面には、必要に応じてサリサイド工程によりＷＳｉやＣｏＳｉなどの低抵抗シリサイド膜を形成することも可能である。
【００２０】
さらに図９（Ｑ）の工程において前記Ｓｉ基板１１上に層間絶縁膜２０が前記領域Ａ〜Ｃを連続して覆うように形成され、さらに前記層間絶縁膜２０中に前記領域Ａにおいては前記拡散領域１１ｂおよび１１ｃを露出するコンタクトホールが形成され、前記コンタクトホール中にはＷプラグ２０Ａが形成される。同様に前記領域Ｂにおいては前記拡散領域１１ｆを露出するコンタクトホールが形成され、前記コンタクトホール中にはＷプラグ２０Ｂが形成される。また前記領域Ｃにおいては前記層間絶縁膜２０中に前記拡散領域１１ｇを露出するコンタクトホールが形成され、前記コンタクトホール中にはＷプラグ２０Ｃが形成される。
【００２１】
【発明が解決しようとする課題】
ところで、このようなフラッシュメモリと周辺回路、さらに高速論理回路を一体的に集積化した半導体集積回路装置を図１（Ａ）〜図９（Ｑ）の工程に従って形成する場合、図１（Ｂ）の工程において前記アモルファスシリコン膜１３とＯＮＯ膜１４とは図１０（Ａ）に示すように前記フラッシュメモリセル領域Ａにおいては平坦なＳｉ基板表面上に形成されるが、前記低電圧動作トランジスタ領域Ｂあるいは高電圧動作トランジスタ領域Ｃにおいては前記アモルファスシリコン膜１３とＯＮＯ膜１４とは、図１０（Ｂ），（Ｃ）に示すように前記領域ＢあるいはＣを画成するフィールド酸化膜１１Ｆが形成する凹部中に形成されることになる。
【００２２】
そこで図２（Ｃ）の工程において前記領域ＢおよびＣから前記トンネル絶縁膜１２Ａを除去した場合、図１１（Ａ）〜（Ｃ）の拡大図に示すように、前記領域ＢおよびＣにおいて前記凹部がＨＦによりエッチングされる。その結果、前記領域ＢおよびＣにおいて前記凹部の深さが多少増大する。
【００２３】
さらに図２（Ｄ）の工程において前記領域ＢおよびＣに熱酸化膜１２Ｂを形成した場合、図１２（Ａ）〜（Ｃ）に詳細に示すように、前記領域ＢおよびＣにおいて前記凹部の底面が前記熱酸化膜１２Ｂにより多少上昇し、周囲のフィールド酸化膜１１Ｆとの間に段差が出現するが、図３（Ｅ）の工程において前記熱酸化膜１２Ｂを前記領域ＢからＨＦエッチングにより除去する結果、前記図１２（Ｂ），（Ｃ）の段差に対応した段差が、図１３（Ｂ），（Ｃ）中に円で囲んだように前記領域ＢのＳｉ基板表面とフィールド酸化膜１１Ｆとの境界部に形成されてしまう。これに対し、図１３（Ａ）に示すようにフラッシュメモリセル領域Ａは平坦なままである。
【００２４】
さらに図３（Ｆ）の工程において前記領域Ｂ上に熱酸化膜１２Ｂを形成した場合、図１４（Ｂ），（Ｃ）に示すように同様な段差が特に前記低電圧動作トランジスタ領域ＢにおいてＳｉ基板表面とフィールド酸化膜１１Ｆとの境界部に形成されるが、かかる段差部においては前記熱酸化膜１２Ｂの厚さが必然的に減少してしまう。一方、図１４（Ａ）に示すように前記フラッシュメモリセル領域Ａでは基板１１の表面は平坦なままである。そこで、かかる段差部において熱酸化膜１２Ｂの厚さが減少している構造上に図４（Ｇ）の工程においてゲート電極１６を形成して低電圧動作トランジスタを形成した場合、かかるトランジスタはゲート絶縁膜の厚さの異なる、従って異なったしきい値電圧を有する複数のＭＯＳトランジスタの集合体となってしまい、所望の動作特性を得ることができなくなる傾向がある。
【００２５】
このため、従来のフラッシュメモリセルと低電圧動作トランジスタと高電圧動作トランジスタとを集積した半導体集積回路装置においては、前記低電圧動作トランジスタのゲート絶縁膜１２Ｂの厚さを前記１．５〜３．０ｎｍ程度に設定してこの問題を回避していた。
【００２６】
また同様な問題は、図１５（Ａ），（Ｂ）に示す素子分離構造としてフィールド酸化膜１１Ｆの代わりにＳＴＩ構造１１Ｇを使った半導体集積回路装置においても生じる。ＳＴＩ構造１１Ｇでは基板主面に対して急峻な角度をなす素子分離溝上における絶縁膜の膜厚減少の問題が知られており、従って図１（Ａ）〜図９（Ｑ）の工程は、この問題をさらに悪化させてしまう。
【００２７】
さらに図１（Ａ）〜図９（Ｑ）の従来の工程では、図２（Ｃ）の工程および図３（Ｅ）の工程の計２回、前記低電圧動作トランジスタ領域ＢにおいてＳｉ基板１１の表面がＨＦ処理されており、その結果、前記領域Ｂにおいて形成されるＭＯＳトランジスタのしきい値特性が変化してしまうおそれがある。Ｓｉ基板１１の表面には、あらかじめしきい値制御のために一般にわずかな不純物元素が導入されているが、このようにＳｉ基板１１の表面を繰り返しＨＦに曝した場合、基板表面が多少とも侵食されるのが避けられない。これが生じると、形成されるＭＯＳトランジスタのしきい値特性は設計値からずれてしまうことになる。
【００２８】
一方、最近ではフラッシュメモリ装置を含む半導体集積回路装置において、多数の電源電圧を使いたい要求が強い。このような多電源電圧半導体集積回路装置においては、フラッシュメモリセル以外に、各々の電源電圧に対応して最適な厚さのゲート絶縁膜を有するＭＯＳトランジスタを形成する必要がある。
【００２９】
図１６（Ａ）〜図２２（Ｍ）は、先の図１（Ａ）〜図９（Ｑ）の工程を、フラッシュメモリセルのほかに低電圧動作トランジスタ、中電圧動作トランジスタ、および高電圧動作トランジスタを含む半導体集積回路装置の製造のために拡張した場合を示す。ただし図１６（Ａ）〜図２２（Ｍ）の工程は、後で説明する問題のため、実際に使用されているものではない。図１６（Ａ）〜図２２（Ｍ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３０】
図１６（Ａ）を参照するに、前記Ｓｉ基板１１の表面には前記フラッシュメモリセル領域Ａ，低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃの他に中電圧動作トランジスタ領域Ｄがフィールド酸化膜により画成されて形成されており、図１６（Ａ）の工程においては前記図１（Ａ）の工程と同様に、前記領域Ａ〜Ｄに一様にトンネル酸化膜１２Ａが形成されている。
【００３１】
次に図１６（Ｂ）の工程において先の図１（Ｂ）の工程に対応して前記領域Ａ〜Ｄの各々において前記トンネル酸化膜１２Ａ上にアモルファスシリコン膜１３とＯＮＯ膜１４とが順次形成され、図２（Ｃ）に対応する図１７（Ｃ）の工程にいてレジストパターン１５Ａを使い、前記フラッシュメモリセル領域Ａ以外からトンネル酸化膜１２Ａ，アモルファスシリコン膜１３およびＯＮＯ膜１４を除去し、Ｓｉ基板１１の表面を露出する。図１７（Ｃ）の工程では、前記領域Ｂ〜Ｄの各々において前記トンネル酸化膜１２Ａを除去する際に前記Ｓｉ基板１１の表面がＨＦに曝される。
【００３２】
次に図１７（Ｄ）の工程において前記Ｓｉ基板１１を図２（Ｄ）の工程と同様に熱酸化処理することにより、前記領域Ｂ〜Ｄの各々において前記Ｓｉ基板１１の表面を覆うように熱酸化膜１２Ｃが形成される。
【００３３】
次に図１８（Ｅ）の工程において図１７（Ｄ）の構造上に前記領域Ｄを除いてレジストパターン１５Ｄを形成し、前記レジストパターン１５ＤをマスクにＨＦ処理を行うことにより、前記領域Ｄにおいて前記Ｓｉ基板１１の表面から前記熱酸化膜１２Ｃを除去する。
【００３４】
次に図１８（Ｆ）の工程において前記レジストパターン１５Ｄを除去し、前記領域Ｄにおいて露出されたＳｉ基板１１の表面に８００〜１１００°Ｃにおける熱酸化処理により、熱酸化膜１２Ｄを５〜１０ｎｍの厚さに形成する。図１８（Ｆ）の工程においては、前記熱酸化処理に伴い、前記領域ＢおよびＣにおいて先に形成された熱酸化膜１２Ｃが成長し、膜厚が増大する。
【００３５】
次に図１９（Ｇ）の工程において図１８（Ｆ）の構造上に前記領域Ｂを除いてレジストパターン１５Ｂを図３（Ｅ）の工程と同様に形成し、前記レジストパターン１５ＢをマスクにＨＦを使ったウェットエッチング処理を行い、前記領域Ｂにおいて前記Ｓｉ基板１１の表面から前記熱酸化膜１２Ｃを除去する。
【００３６】
さらに図１９（Ｈ）の工程において前記レジストパターン１５Ｂを除去し、さらに８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｂにおいて前記Ｓｉ基板１１の表面上に熱酸化膜１２Ｂを１．５〜３ｎｍの厚さに形成する。図１９（Ｈ）の熱酸化工程に伴い、前記領域Ｃ上の熱酸化膜１２Ｃおよび前記領域Ｄ上の熱酸化膜１２Ｄは成長し、厚さが増大する。
【００３７】
次に図４（Ｇ）の工程に対応する図２０（Ｉ）の工程において、図１９（Ｈ）の構造は前記アモルファスシリコン膜１６により覆われ、さらに図４（Ｈ）に対応する図２０（Ｊ）の工程において前記アモルファスシリコン膜１６がレジストパターン１７Ａをマスクにパターニングされ、その結果前記フラッシュメモリセル領域Ａにおいてアモルファスシリコンパターン１３Ａ，ＯＮＯパターン１４Ａおよびアモルファスシリコンパターン１６Ａを積層したフラッシュメモリの積層ゲート構造１６Ｆが形成される。図２０（Ｉ）の工程においては前記アモルファスシリコン膜１６上に必要に応じてＷＳｉやＣｏＳｉなどの低抵抗シリサイド膜を形成することも可能である。
【００３８】
さらに図５（Ｉ）に対応する図２１（Ｋ）の工程において前記領域Ｂ〜Ｄにおいて前記アモルファスシリコン膜１６がレジストパターン１７Ｂによりパターニングされ、前記領域Ｂにおいて低電圧動作トランジスタのゲート電極１６Ｂが、前記領域Ｃにおいて高電圧動作トランジスタのゲート電極１６Ｃが、また前記領域Ｄにおいて中電圧動作トランジスタのゲート電極１６Ｄが、それぞれ形成される。
【００３９】
次に図５（Ｊ）に対応する図２１（Ｌ）の工程において熱酸化処理により前記ゲート電極１６Ｂ〜１６Ｄおよび前記積層ゲート電極構造１６Ａは熱酸化膜１８により覆われ、さらに先に説明した図６（Ｋ）〜図８（Ｐ）に対応する工程を行うことにより、図２２（Ｍ）に示すように前記Ｓｉ基板１１上にフラッシュメモリセルと低電圧動作トランジスタと中電圧動作トランジスタと高電圧動作トランジスタとを集積化した半導体集積回路装置が得られる。ただし図２２（Ｍ）中、前記中電圧動作トランジスタは層間絶縁膜２０中を延在するＷプラグ２０Ｄを備え、また前記領域Ｄにおいて前記Ｓｉ基板中にＬＤＤ拡散領域１１ｈおよび高濃度拡散領域１１ｉを形成されている。なお図２２（Ｍ）の工程においては前記拡散領域１１ｆ，１１ｇ，１１ｉの表面に必要に応じてサリサイド工程によりＷＳｉやＣｏＳｉなどの低抵抗シリサイド膜を形成することも可能である。
【００４０】
前記図１６（Ａ）〜図２２（Ｍ）の工程による半導体集積回路装置の製造方法では、図１６（Ｂ）の工程において図２３（Ａ）〜（Ｄ）の拡大図に示すように領域Ａ〜Ｄにおいて前記熱酸化膜１２Ａ上にアモルファスシリコン膜１３とＯＮＯ膜１４とを順次形成した後、図１７（Ｃ）の工程において前記レジストパターン１５Ａをマスクに前記領域Ｂ〜ＤにおいてＳｉ基板１１の表面から前記膜１２Ａ，１３および１４を除去し、図２４（Ａ）〜（Ｄ）の拡大図に示す構造が前記領域Ａ〜に対応して得られる。図２４（Ｂ）〜（Ｄ）に示すように、前記領域Ｂ〜Ｄにおいては露出したＳｉ基板の表面はフィールド酸化膜１１Ｆにより囲まれており、凹部を形成する。
【００４１】
次に図１７（Ｄ）の熱酸化工程により前記領域Ｂ〜Ｄの各々においてＳｉ基板１１の露出表面が熱酸化され、その結果図２５（Ａ）〜（Ｄ）の拡大図に示すように前記領域Ｂ〜Ｄの各々においてＳｉ基板１１の表面に、周辺のフィールド酸化膜１１Ｆとの境界部よりもわずかに上方に突出した形で、熱酸化膜１２Ｃが形成される。これに伴い、前記領域Ｂ〜Ｄの各々においては、前記熱酸化膜１２Ｃと領域周辺のフィールド酸化膜１１Ｆとの境界部において、前記領域を囲むように前記熱酸化膜１２Ｃの表面に対して相対的な凹部が形成される。
【００４２】
次に図１８（Ｅ）の工程において前記レジストパターン１５Ｄをマスクとしたウェットエッチングの結果、図２６（Ａ）〜（Ｄ）の拡大図に示すように、前記領域Ｄにおいて前記上方に突出した熱酸化膜１２Ｃがエッチング除去され、これに伴って前記領域Ｄと周辺のフィールド酸化膜１１Ｆとの間には、前記領域Ｄを囲むように、前記Ｓｉ基板１１の表面に対してくぼんだ凹部が形成される。
【００４３】
さらに図１８（Ｆ）の熱酸化工程において前記領域Ｄに熱酸化膜１２Ｄを形成することにより、図２７（Ａ）〜（Ｄ）の拡大図に示すように前記領域ＢおよびＣにおいては前記熱酸化膜１２Ｃが成長し、また前記領域Ｄには熱酸化膜１２Ｄが形成される。かかる熱酸化膜１２Ｃの成長の結果、前記領域Ｂおよび領域Ｃにおいては熱酸化膜１２Ｃの表面と領域周辺部の凹部との間の段差は拡大し、また前記領域Ｄにおいても前記熱酸化膜１２Ｄの表面と領域周辺部の凹部との間の段差が拡大する。
【００４４】
そこで図１９（Ｇ）の工程において前記領域ＢでＳｉ基板１１の表面を覆っている熱酸化膜１２Ｃをレジストパターン１５Ｂをマスクとしたウェットエッチングにより除去した場合、図２８（Ａ）〜（Ｄ）の拡大図に示すように前記フィールド酸化膜１１Ｆの厚さが減少することに伴い前記領域ＢにおいてＳｉ基板と周辺のフィールド酸化膜１１Ｆとの間に形成されている凹部（図中に円で囲んで示す）の深さが、さらに増大する。同様に、深い凹部が前記領域Ｄにおいても周辺のフィールド酸化膜１１Ｆとの間に形成される。
【００４５】
さらに図２０（Ｉ）の工程において図２９（Ａ）〜（Ｄ）の構造上にゲート電極を構成するアモルファスシリコン膜１６を堆積した場合、特に低電圧動作トランジスタＢおよび中電圧動作トランジスタＤにおいては、図中に円で囲んだ前記凹部近傍においてゲート絶縁膜１２Ｂあるいは１２Ｄの厚さが極端に薄くなってしまい、これらの部分においてＭＯＳトランジスタのしきい値特性が変調を受けてしまう。
【００４６】
また前記領域Ａ〜Ｄには、しきい値制御のため、わずかな濃度の不純物元素をあらかじめ導入してあるが、前記図１６（Ａ）〜図２２（Ｍ）の工程で前記Ｓｉ基板１１の表面に繰り返しＨＦによるエッチングを行うと、Ｓｉ基板１１の表面部分が特に領域ＢあるいはＤにおいて侵食されてしまい、しきい値特性が変化するおそれがある。
【００４７】
このような理由で、図１６（Ａ）〜図２２（Ｍ）の工程は実際の半導体装置の製造では使われていない。また上記の問題は、図３０（Ａ）〜（Ｃ）に示すように、素子分離構造として前記フィールド酸化膜１１Ｆの代わりにＳＴＩ構造１１Ｇを使った半導体集積回路装置においてはより深刻に現れる。
【００４８】
ところで、従来より積層ゲート電極構造の代わりに単層のゲート電極構造を使ったフラッシュメモリ装置が知られている。
【００４９】
図３１は、かかる単層ゲート電極構造を有するフラッシュメモリセルの構成を示す平面図である。
【００５０】
図３１を参照するに、Ｓｉ基板１１上にはフィールド酸化膜１１Ｆにより素子領域１１Ａが画成されており、前記フローティングゲート電極パターン１３Ａの一端が前記Ｓｉ基板１１上に前記素子領域１１Ａを横切るように形成されている。前記素子領域１１Ａ中には前記フローティングゲート電極パターン１３Ａを自己整合マスクに、片側にｎ-型のソース領域１１ａおよびｎ+型のソースライン領域１１ｂが形成され、他の側にｎ+型のドレイン領域１１ｃとが形成されている。
【００５１】
前記Ｓｉ基板１１上には前記素子領域１１Ａに隣接して別の素子領域１１Ｂが形成されており、前記素子領域１１Ｂ中にはｎ+型拡散領域１１Ｃが形成されている。前記フローティングゲート電極パターン１３Ａは他端に前記拡散領域１１Ｃを覆うカップリング部１３Ａｃが形成されている。
【００５２】
図３２（Ａ）は図３１中、Ｘ−Ｘ’に沿った断面図を示す。
【００５３】
図３２（Ａ）を参照するに、前記Ｓｉ基板１１上には前記ソースライン領域１１ｂとドレイン領域１１ｃとの間にトンネル酸化膜１２Ａが形成されており、前記フローティングゲート電極パターン１３Ａは前記トンネル酸化膜１２Ａ上に形成されているのがわかる。また前記Ｓｉ基板１１中には前記ｎ+型ソースライン領域１１ｂの外側にｎ-型のソース領域１１ａが形成されているのがわかる。前記フローティングゲート電極パターン１３Ａの側壁には側壁絶縁膜が形成されている。
【００５４】
図３２（Ｂ）は、図３１中Ｙ−Ｙ’に沿った断面図を示す。
【００５５】
図３２（Ｂ）を参照するに前記フローティングゲート電極パターン１３Ａは、前記Ｓｉ基板１１上のフィールド酸化膜１１Ｆ上を図３２（Ａ）のフラッシュメモリセルが形成された素子領域１１Ａから隣接する素子領域１１ＡＣへと連続的に延在しているのがわかる。前記フローティングゲート電極パターン１３Ａの端部１３Ａｃは、前記高濃度拡散領域１１Ｃと、酸化膜１２Ａｃを介して容量結合している。
【００５６】
そこで書き込み（ｐｒｏｇｒａｍ）動作時に図３３（Ａ），（Ｂ）に示すように前記ソースライン領域１１ｂを設置し、前記ドレイン領域に＋５Ｖのドレイン電圧を印加し、さらに前記高濃度拡散領域１１Ｃに＋１０Ｖの書き込み電圧を印加することにより前記フローティングゲート電極１３Ａの電位が上昇し、前記素子領域１１Ａにおいて前記フローティングゲート電極１３Ａ中へのホットエレクトロンの注入が、トンネル酸化膜１２Ａを介して生じる。
【００５７】
一方消去（ｅｒａｓｅ）動作時には図３３（Ｃ），（Ｄ）に示すように前記ドレイン領域１１ｃおよび前記高濃度拡散領域１１Ｃを接地し、前記ソースライン領域１１ｂに＋１５Ｖの消去電圧を印加する。その結果、前記フローティングゲート電極１３Ａ中の電子は前記ソース領域１１ａへと前記トンネル酸化膜１２Ａ中をトンネリングし、さらに前記ソースライン領域１１ｂを通ってソース電源に吸収される。
【００５８】
このように図３１のフラッシュメモリでは前記高濃度拡散領域１１Ｃがコントロールゲート電極の役割を果たし、従来の積層ゲート構造のフラッシュメモリと異なり、ポリシリコンフローティングゲート電極とポリシリコンコントロールゲート電極との間に先に説明したＯＮＯ膜１４を形成する必要がない。図３１のフラッシュメモリで前記ＯＮＯ膜１４の役割を果たすのは酸化膜１２Ａｃであるが、前記酸化膜１２ＡｃはＳｉ基板１１上に熱酸化処理により形成できるため、高品質である。
【００５９】
図３４（Ａ）〜図４１（Ｏ）は、低電圧動作トランジスタＢ，中電圧動作トランジスタＤおよび高電圧動作トランジスタＣの他に図３１のフラッシュメモリセルを含んだ半導体集積回路装置を製造した場合の製造工程を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
図３４（Ａ）を参照するに、前記Ｓｉ基板１１上には、フラッシュメモリセル領域Ａ，低電圧動作トランジスタ領域Ｂ，中電圧動作トランジスタ領域Ｄおよび高電圧動作トランジスタ領域Ｃの各々に８００〜１１００°Ｃの温度での熱酸化処理により、熱酸化膜１２Ｃが５〜５０ｎｍの厚さに形成され、図３４（Ｂ）の工程においてレジストパターン１５1を使ったパターニング工程により、前記熱酸化膜１２Ｃが前記フラッシュメモリセル領域Ａから除去される。
【００６１】
次に図３５（Ｃ）の工程において前記レジストパターン１５1は除去され、さらに８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ａ上において前記Ｓｉ基板１１の表面にトンネル酸化膜１２Ａを５〜１０ｎｍの厚さに形成する。図３５（Ｃ）の工程では、前記トンネル酸化膜１２Ａを形成する熱酸化処理工程の結果、前記領域Ｂ〜Ｄの各々において、前記熱酸化膜１２Ｃの成長が生じる。
【００６２】
次に図３５（Ｄ）の工程においてレジストパターン１５2を使ったパターニング工程により、前記中電圧動作トランジスタ領域Ｄにおいて前記熱酸化膜１２Ｃが除去され、次に図３６（Ｅ）の工程において前記レジストパターン１５2を除去した後、８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｄ上に熱酸化膜１２Ｄを５〜１０ｎｍの厚さに形成する。図３６（Ｅ）の工程では、前記熱酸化膜１２Ｄを形成する熱酸化処理工程の結果、前記領域Ａにおいて前記トンネル酸化膜１２Ａの成長が、また前記領域ＢおよびＣにおいて前記熱酸化膜１２Ｃの成長が生じる。
【００６３】
次に図３６（Ｆ）の工程においてレジストパターン１５3を使ったパターニング工程により、前記低電圧動作トランジスタ領域Ｂにおいて前記熱酸化膜１２Ｃが除去され、図３７（Ｇ）の工程において８００〜１１００°Ｃでの温度で熱酸化処理を行うことにより、前記領域Ｂ上に熱酸化膜１２Ｂを１．５〜３ｎｍの厚さに形成する。図３７（Ｇ）の工程では、前記熱酸化膜１２Ｂを形成する熱酸化処理工程の結果、前記領域Ａにおいて前記トンネル酸化膜１２Ａの成長が、また前記領域Ｃにおいて前記熱酸化膜１２Ｃの成長が、さらに前記領域Ｄにおいて前記熱酸化膜１２Ｄの成長が生じる。
【００６４】
次に図３７（Ｈ）の工程において前記Ｓｉ基板１１上に一様にＰドープされたアモルファスシリコン膜１３を１５０〜２００ｎｍの厚さに堆積し、これを図３８（Ｉ）の工程においてレジストパターン１７1をマスクにパターニングし、前記フラッシュメモリセル領域Ａにおいてフローティングゲート電極パターン１３Ａを、また前記低電圧動作トランジスタ領域Ｂにおいてゲート電極パターン１３Ｂを、前記中電圧動作トランジスタ領域Ｄにおいてゲート電極パターン１３Ｄを、さらに前記高電圧動作トランジスタ領域Ｃにおいてゲート電極パターン１３Ｃを形成する。
【００６５】
次に図３８（Ｊ）の工程において、前記フローティングゲート電極パターン１３Ａおよびゲート電極パターン１３Ｂ〜１３Ｄの表面を８００〜９００°Ｃでの熱酸化処理工程により５〜１０ｎｍの厚さの熱酸化膜１８により覆い、図３９（Ｋ）の工程においてレジストパターン１７2をマスクにＰ+あるいはＡｓ+を５０〜８０ｋｅＶの加速電圧下、１×１０14〜３×１０14ｃｍ-2のドーズ量でイオン注入し、ソース領域１１ａを形成する。
【００６６】
さらに図３９（Ｌ）の工程においてレジストパターン１７3により前記領域Ｂ〜Ｄを覆い、前記領域Ａにおいて前記フローティングゲート電極パターン１３Ａを自己整合マスクにＡｓ+のイオン注入を３０〜５０ｋｅＶの加速電圧下、５×１０14〜１×１０15ｃｍ-2のドーズ量でイオン注入し、前記ソース領域１１ａの内側にｎ+型のソースライン領域１１ｂを、また前記ソース領域１１ａのチャネル領域を隔てて反対側にｎ+型のドレイン領域１１ｃを形成する。
【００６７】
次に図４０（Ｍ）の工程において前記フラッシュメモリセル領域Ａを覆うレジストパターン１７3を形成し、ｐ型あるいはｎ型不純物元素をイオン注入することにより、前記領域ＢにＬＤＤ領域１１ｄを、前記領域ＣにＬＤＤ領域１１ｅを、また前記領域ＤにＬＤＤ領域１１ｈを、それぞれ形成する。
【００６８】
さらに図４０（Ｎ）の工程において前記フローティングゲート電極パターン１３Ａおよびゲート電極パターン１３Ｂ〜１３Ｄの両側壁面に側壁酸化膜１６ｓが形成され、図４１（Ｏ）の工程において前記フラッシュメモリ領域Ａをレジストパターン１７4で覆った状態で前記領域Ｂ〜Ｄの各々においてｐ型あるいはｎ型の不純物元素をイオン注入し、拡散領域１１ｆ〜１１ｉを形成する。
【００６９】
しかし、図３４（Ａ）〜図４１（Ｏ）の工程では、図４２（Ａ）〜（Ｄ），図４３（Ａ）〜（Ｄ），図４４（Ａ）〜（Ｄ），図４５（Ａ）〜（Ｄ），図４６（Ａ）〜（Ｄ），図４７（Ａ）〜（Ｄ）および図４８（Ａ）〜（Ｄ）の拡大図に示すように、前記素子領域Ａ〜Ｄの周辺部、特に領域ＢおよびＤのフィールド酸化膜１１Ｆとの境界部近傍に、熱酸化膜の形成とエッチングの繰り返しに起因する深い凹部が形成されてしまい、図４８（Ｂ），（Ｃ）に円で囲んで示すように低圧動作トランジスタ領域Ｂ中および中電圧動作トランジスタ領域Ｄ中にゲート絶縁膜の膜厚が減少している部分が生じてしまい、かかる領域上に形成されたＭＯＳトランジスタではしきい値特性の変調が生じてしまう。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図４２（Ａ）〜（Ｄ）は図３４（Ａ）の工程に、図４３（Ａ）〜（Ｄ）は図３４（Ｂ）の工程に、図４４（Ａ）〜（Ｄ）は図３５（Ｃ）の工程に、図４５（Ａ）〜（Ｄ）は図３５（Ｄ）の工程に、図４６（Ａ）〜（Ｄ）は図３６（Ｅ）の工程に、図４７（Ａ）〜（Ｄ）は図３６（Ｆ）の工程に、図４８（Ａ）〜（Ｄ）は図３７（Ｇ）の工程に、それぞれ対応する。
【００７０】
前記凹部形成およびしきい値特性の変調の問題は、図４９（Ａ）〜（Ｄ）に示すＳＴＩ構造の素子分離構造１１Ｇを有する半導体集積回路装置においてより深刻になる。特にＳＴＩ構造を有する半導体集積回路装置では、図４９（Ａ）に示すようにフラッシュメモリセル領域Ａにおいても、素子領域周辺部に凹部が形成されてしまい、その結果フラッシュメモリセルの書き込み特性および消去特性が変化してしまう。
【００７１】
また図３４（Ａ）〜図４１（Ｏ）の工程では、前記ゲート酸化膜１２Ｃおよび１２Ｄが複数回のレジスト工程と複数回の熱酸化工程の後に形成されるため、図５０（Ａ）〜（Ｃ）に示すようにこれらのゲート酸化膜は積層構造を有し、膜質に問題が生じやすい。
【００７２】
さらに図３４（Ａ）〜図４１（Ｏ）の工程では図５１（Ａ）に示すようにフラッシュメモリセルにおいてもトンネル酸化膜１２Ａが複数の熱酸化膜の積層より形成されるため欠陥を含みやすく、その結果図５１（Ｂ）に示すようにフローティングゲート電極１３Ａ中に蓄積された電荷がＳｉ基板１１へとリークしてしまう問題が生じる。かかる問題が生じると、フラッシュメモリは情報を仕様で定められた期間保持することができなくなる。
【００７３】
そこで本発明は上記の課題を解決した新規で有用な半導体集積回路装置およびその製造方法を提供することを概括的課題とする。
【００７４】
本発明のより具体的な課題は、フラッシュメモリ装置を含む多電源電圧に対応した半導体集積回路装置において、素子領域周辺における凹部形成の問題、およびこれに伴う信頼性の劣化の問題を解決した製造方法を提供することにある。
【００７５】
本発明の他の課題は、フラッシュメモリ装置を含む多電源電圧に対応した半導体集積回路装置において、含まれる半導体装置中のゲート絶縁膜の膜質を向上させた製造方法を提供することにある。
【００７６】
本発明の他の課題は、フラッシュメモリ装置を含む多電源電圧に対応した半導体集積回路装置において、含まれる半導体装置中のゲート絶遠膜の厚さを正確に制御できる製造方法を提供することにある。
【００７７】
本発明の他の課題は、フラッシュメモリ装置を含む多電源電圧に対応した半導体集積回路装置において、半導体装置毎にゲート電極の高さを変化させ、ゲート抵抗の値を必要に応じて設定することのできる半導体集積回路装置、およびその製造方法を提供することにある。
【００７８】
本発明の他の課題は、フラッシュメモリ装置を含む多電源電圧に対応した半導体集積回路装置において、フラッシュメモリ装置以外の半導体装置においてゲート電極の高さをそろえた半導体集積回路装置およびその製造方法を提供することにある。
【００７９】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板表面に、少なくとも第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、前記第１の活性領域中に前記半導体基板の酸化を抑制する不純物元素を導入する工程と、前記半導体基板に対して熱酸化処理を行い、前記第１の活性領域において前記半導体基板表面を第１の厚さで覆う第１の熱酸化膜を、また前記第２および第３の活性領域において前記半導体基板表面を第２の厚さで覆う第２の熱酸化膜を形成する工程と、前記半導体基板表面に、少なくとも前記第１の活性領域と前記第２の活性領域と前記第３の活性領域とを覆うように耐酸化性膜を形成する工程と、前記耐酸化性膜を前記第１および第２の活性領域に残したまま前記第３の活性領域において前記耐酸化性膜および前記第２の熱酸化膜を除去し、前記半導体基板の表面を露出する工程と、前記半導体基板に対して熱酸化処理を行い、前記第３の活性領域において前記半導体基板表面に、第３の厚さの第３の熱酸化膜を形成し、同時に前記第２の熱酸化膜の膜厚を増大させる工程とを含むことを特徴とする半導体集積回路装置の製造方法により解決する。
【００８０】
【発明の実施の形態】
［第１実施例］
図５２（Ａ）〜図５５（Ｇ）は、本発明の第１実施例による半導体集積回路装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８１】
図５２（Ａ）を参照するに、Ｓｉ基板１１上には先に説明したフィールド酸化膜１１Ｆにより画成されたフラッシュメモリセル領域Ａ、低電圧動作トランジスタ領域Ｂおよび高電圧動作トランジスタ領域Ｃが先の図１（Ａ）の工程と同様に画成されており、さらに前記Ｓｉ基板１１に対して８００〜１１００°Ｃでの熱酸化処理を行うことにより、熱酸化膜１２Ａをフラッシュメモリセルのトンネル酸化膜として形成する。前記熱酸化膜１２Ａは前記Ｓｉ基板１１上のフラッシュメモリセル領域Ａ以外にも、前記低電圧トランジスタ領域Ｂおよび高電圧トランジスタ領域Ｃにおいて前記Ｓｉ基板１１の表面を覆うように形成される。
【００８２】
次に図５２（Ｂ）の工程において図５２（Ａ）の構造上にＰにより２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜１３がＣＶＤ法により８０〜９０ｎｍの厚さに形成され、さらに前記アモルファスシリコン膜１３上にＯＮＯ膜１４が一様に形成される。前記ＯＮＯ膜１４は、６００〜７００°Ｃの温度でＣＶＤ法により５〜７ｎｍの厚さに形成されたＣＶＤ酸化膜と、前記ＣＶＤ酸化膜上に７００〜８００°Ｃの温度でのＣＶＤ法により７〜９ｎｍの厚さに形成されたＳｉＮ膜と、前記ＳｉＮ膜の表面に９００〜１０００°Ｃでの熱酸化処理により５〜１０ｎｍの厚さに形成された熱酸化膜とよりなる。
【００８３】
次に図５３（Ｃ）の工程において図５２（Ｂ）の構造上に前記高電圧動作トランジスタ領域Ｃを露出するようにレジストパターン１５Ａを形成し、前記レジストパターン１５Ａをマスクに、前記領域Ｃにおいて前記ＯＮＯ膜１４，前記アモルファスシリコン膜１３および熱酸化膜１２Ａをエッチングにより除去する。さらに図５３（Ｄ）の工程において前記レジストパターン１５Ａを除去し、８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｃ中において前記Ｓｉ基板１１の表面を覆うように熱酸化膜１２Ｃを１０〜５０ｎｍの厚さに形成する。図５３（Ｄ）の工程では前記領域ＡおよびＢはＯＮＯ膜１４により覆われているため、かかる熱酸化処理を行ってもＳｉ基板１１が酸化されることはない。
【００８４】
次に図５４（Ｅ）の工程において図５３（Ｄ）の構造上に前記低電圧動作トランジスタ領域Ｂを露出するようにレジストパターン１５Ｂを形成し、前記レジストパターン１５Ｂをマスクに前記領域Ｂをエッチングし、前記熱酸化膜１２Ｃを除去する。さらに図５４（Ｆ）の工程において前記レジストパターン１５Ｂを除去し、８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｂ中において前記Ｓｉ基板１１の表面を覆うように熱酸化膜１２Ｂを１．５〜３ｎｍの厚さに形成する。
【００８５】
さらに図５５（Ｇ）の工程において図５４（Ｆ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜１３をＣＶＤ法により１５０〜２００ｎｍの厚さに堆積する。さらに先に図５（Ｉ）〜図９（Ｑ）で説明したのと同様な工程を行うことにより、Ｓｉ基板１１上にフラッシュメモリセルＡと低電圧動作トランジスタＢと高電圧動作トランジスタＣとが集積化された半導体集積回路装置が得られる。
【００８６】
図５６（Ａ）〜（Ｃ），図５７（Ａ）〜（Ｃ），図５８（Ａ）〜（Ｃ），図５９（Ａ）〜（Ｃ）および図６０（Ａ）〜（Ｃ）は、それぞれ図５２（Ｂ），図５３（Ｃ），図５３（Ｄ），図５４（Ｅ）および図５４（Ｆ）の工程における領域Ａ，Ｂ，Ｃの状態を示す拡大図である。
【００８７】
図５２（Ｂ）の工程において前記Ｓｉ基板１１上にアモルファスシリコン膜１３とＯＮＯ膜１４とが堆積され、図５３（Ｃ）の工程において前記領域Ｃにおいて前記熱酸化膜１２ＡがＨＦを使ったウェットエッチング処理により除去されるが、図５７（Ａ）〜（Ｃ）に示すように、この段階では前記領域Ｃの周辺部での凹部形成は実質的に生じていない。
【００８８】
次に図５３（Ｄ）の工程において前記領域Ｃに熱酸化膜１２Ｃを形成する場合、他の領域ＡおよびＢは耐酸化性のＯＮＯ膜１４により覆われているため前記Ｓｉ基板１１表面の酸化が生じることがなく、図５８（Ａ），（Ｂ）に示すように熱酸化膜１２Ａがこれらの領域において成長することはない。
【００８９】
このため図５４（Ｅ）の工程において前記領域Ｂにおいて熱酸化膜１２ＡをＨＦによるウェットエッチング処理により除去した場合にも、前記熱酸化膜１２Ａの膜厚の増大が抑制されるため図５９（Ｂ）に示すように前記領域Ｂ周辺部に、厚い熱酸化膜をエッチングした場合に生じるような凹部が形成される問題は実質的に生じない。また前記領域Ｂ周辺部におけるフィールド酸化膜１１Ｆの膜厚の減少もわずかであり、このため後の工程で前記領域Ｂに低電圧動作トランジスタを形成した場合でも、フィールド反転の問題が効果的に抑制される。
【００９０】
また図５４（Ｆ）の工程において前記熱酸化膜１２Ｂを前記領域Ｂに形成する場合でも、前記領域Ｂの周辺部に生じる凹部は図６０（Ｂ）に円で囲んで示すようにごくわずかであり、しかもこれらのバーズビーク領域においてフィールド酸化膜１１Ｆの膜厚の減少も生じない。その結果、前記熱酸化膜１２Ｂには前記領域Ｂの縁辺部においても膜厚の減少が生じることがなく、前記領域Ｂに低電圧動作トランジスタを形成した場合でもしきい値の変動が生じることはない。
【００９１】
また、図５２（Ａ）〜５５（Ｇ）の工程では、前記領域ＢおよびＣがＨＦに曝されるのは、領域Ｃについては図５３（Ｃ）の工程のみ、また領域Ｂについては図５４（Ｅ）の工程のみであり、その結果これらの領域には良質な熱酸化膜が形成される。
【００９２】
図６１（Ａ），（Ｂ）は、本実施例工程をＳＴＩ構造を有するＳｉ基板に対して適用した場合を示す。
【００９３】
図６１（Ａ），（Ｂ）を参照するに、前記領域Ｂあるいは領域Ｃとその周辺のＳＴＩ領域１１Ｇとの境界部に図１５（Ａ），（Ｂ）におけるような深い凹部が形成される問題が解消し、形成されるトランジスタのしきい値特性が安定化する。
［変形例１］
図６２（Ａ）〜図６３（Ｄ）は、本実施例の一変形例による半導体集積回路装置の製造工程を示す。
【００９４】
図６２（Ａ）を参照するに、本変形例では前記領域Ａ〜Ｃの各々においてＳｉ基板１１上にトンネル絶縁膜１２Ａが形成された後、図６２（Ｂ）の工程でアモルファスシリコン膜１３およびＯＮＯ膜１４が順次堆積されるが、図６２（Ｂ）の工程では前記アモルファスシリコン膜１３がパターニングされており前記領域ＢおよびＣから除去されている。その結果、前記領域ＢおよびＣにおいては前記ＯＮＯ膜１４は前記トンネル絶縁膜１２Ａの表面に直接に形成されている。
【００９５】
本実施例ではさらに図６３（Ｃ）の工程においてレジストパターン１５Ａを使ったパターニングにより前記ＯＮＯ膜１４およびトンネル絶縁膜１２Ａが前記領域ＣにおいてＳｉ基板１１の表面から除去されており、このようにして露出されたＳｉ基板１１の表面に図６３（Ｄ）の工程において８００〜１１００°Ｃの温度での熱酸化処理を行い、前記熱酸化膜１２Ｃを１０〜５０ｎｍの厚さに形成する。
【００９６】
さらに先に図５４（Ｅ）〜５５（Ｇ）で説明したのと同様な工程を実行することにより、所望の半導体集積回路装置が得られる。
【００９７】
本変形例においても図６３（Ｄ）の熱酸化工程において低電圧トランジスタ形成領域Ｂは耐酸化性のＯＮＯ膜１４により覆われており、その結果前記トンネル酸化膜１２Ａが成長することはなく、後で前記トンネル酸化膜１２Ａをウェットエッチング処理により除去しても領域Ｂ周辺部に深い凹部が形成されることはない。
［変形例２］
図６４（Ａ）〜図６７（Ｈ）は、本実施例をＳｉ基板１１上に画成された領域Ｄにさらに中電圧動作トランジスタが形成される場合に拡張した変形例を示す。
【００９８】
図６４（Ａ）を参照するに、前記領域Ａ〜Ｄの各々においてＳｉ基板１１の表面にはトンネル酸化膜１２が８００〜１１００°Ｃの温度での熱酸化処理工程により８〜１０ｎｍの厚さに形成されており、図６４（Ｂ）の工程においてさらにアモルファスシリコン膜１３とＯＮＯ膜１４とが、先に説明した工程によりそれぞれ８０〜９０ｎｍおよび７〜９ｎｍの厚さに形成される。
【００９９】
次に図６５（Ｃ）の工程において図６４（Ｂ）の構造上にレジストパターン１５Ａが前記領域Ｃを露出するように形成され、前記レジストパターン１５Ａをマスクに前記ＯＮＯ膜１４およびアモルファスシリコン膜１３およびトンネル酸化膜１２Ａを順次ウェットエッチングすることにより、前記領域ＣにおいてＳｉ基板１１の表面を露出する。
【０１００】
次に図６５（Ｄ）の工程において前記レジストパターン１５Ａを除去し、さらに前記ＯＮＯ膜１４を前記領域Ａ，ＢおよびＤにおいて耐酸化性マスクとして使った８００〜１１００°Ｃでの熱酸化処理により、前記領域Ｃ上に熱酸化膜１２Ｃを５〜５０ｎｍの厚さに形成する。
【０１０１】
さらに図６６（Ｅ）の工程において図６５（Ｄ）の構造上にレジストパターン１５Ｄを前記中電圧動作トランジスタ領域Ｄのみを露出するように形成し、前記領域Ｄにおいて前記ＯＮＯ膜１４およびアモルファスシリコン膜１３およびトンネル酸化膜１２Ａをウェットエッチング処理により除去する。
【０１０２】
さらに図６６（Ｆ）の工程において前記レジストパターン１５Ｄを除去し、さらに前記ＯＮＯ膜１４を耐酸化性マスクとして使った８００〜１１００°Ｃでの熱酸化処理により、前記領域Ｄ上に熱酸化膜１２Ｄを５〜１０ｎｍの厚さに形成する。図６６（Ｆ）の工程では、前記熱酸化膜１２Ｄを形成する熱酸化処理に伴い、前記領域Ｃの熱酸化膜１２Ｃも成長し、膜厚が増大する。
【０１０３】
次に図６７（Ｇ）の工程において図６６（Ｆ）の構造上に前記領域Ｂを露出するレジストパターン１５Ｂを形成し、前記レジストパターン１５Ｂをマスクに前記ＯＮＯ膜１４およびアモルファスシリコン膜１３およびトンネル酸化膜１２Ａをウェットエッチングにより順次除去し、前記領域Ｂにおいて前記Ｓｉ基板１１の表面を露出する。
【０１０４】
さらに図６７（Ｈ）の工程において前記レジストパターン１５Ｂを除去し、８００〜１１００°Ｃでの熱酸化処理工程を行うことにより、前記領域Ｂにおいて前記Ｓｉ基板１１上に熱酸化膜１２Ｂを１．５〜３ｎｍの厚さに形成する。図６７（Ｈ）の工程では、前記熱酸化膜１２Ｂを形成する熱酸化処理工程に伴って、前記熱酸化膜１２Ｃおよび１２Ｄの厚さも増大する。
【０１０５】
さらに図６７（Ｈ）の工程の後、先に図２０（Ｉ）〜（Ｍ）で説明した工程を実行し、前記Ｓｉ基板１１上にフラッシュメモリセルＡと低電圧動作トランジスタＢと中電圧動作トランジスタＤと高電圧動作トランジスタＣとを集積した半導体集積回路装置が得られる。
【０１０６】
本変形例によれば、熱酸化膜を形成してはウェットエッチングで除去する工程が領域Ａ〜Ｄのいずれにおいても繰り返されることがなく、その結果図６８（Ａ）〜（Ｄ）に示すように素子領域Ａ〜Ｄの周辺部における凹部形成が抑制され、特に薄いゲート絶縁膜を使う低電圧動作トランジスタ領域Ｂおよび中電圧動作トランジスタ領域Ｄにおいてしきい値特性が変調される問題が回避される。
【０１０７】
本発明は図６９（Ａ）〜（Ｃ）に示すようにＳＴＩ構造Ｇを有する半導体集積回路装置においても適用可能であり、特に素子領域ＢおよびＣの周辺部におけるゲート絶縁膜の膜厚減少の問題が効果的に回避される。
【０１０８】
さらに本発明によれば、前記領域Ｂ〜ＤのいずれにおいてもＨＦによる熱酸化膜のエッチング工程は一度だけしかなされないため、形成されるトランジスタのしきい値特性はさらに安定する。
［第２実施例］
図７０（Ａ）〜図７５（Ｋ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す。ただし図中，先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０９】
図７０（Ａ）を参照するに、本実施例ではＳｉ基板１１上に酸化膜１１０を形成し、さらに前記酸化膜１１０上に中電圧動作トランジスタ形成領域Ｂを露出する開口部を有するレジストパターン１１１Ａを形成し、前記レジストパターン１１１をマスクに窒素イオンを２０〜５０ｋｅＶの加速電圧下、１×１０14〜１×１０15ｃｍ-2のドーズ量でイオン注入する。
【０１１０】
次に図７０（Ｂ）の工程において前記レジストパターン１１１Ａを除去し、８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ａ〜Ｃの各々において前記Ｓｉ基板１１の表面にトンネル酸化膜１２Ａを形成する。図７０（Ｂ）の工程では前記領域ＤではＳｉ基板１１中に窒素が導入されているため酸化速度が遅く、その結果、前記領域Ｄには前記トンネル酸化膜１２Ａを形成する熱処理工程において、前記酸化膜１２Ａよりも小さな厚さの熱酸化膜１２Ｄが形成される。
【０１１１】
次に図７１（Ｃ）の工程において図７０（Ｂ）の構造上にアモルファスシリコン膜１３とＯＮＯ膜１４とを順次積層し、図７１（Ｄ）の工程において前記高電圧動作トランジスタ領域Ｃを露出するレジストパターン１１１Ｂを形成し、前記領域Ｃにおいて前記ＯＮＯ膜１４とアモルファスシリコン膜１３とトンネル酸化膜１２Ａとをウェットエッチングにより除去する。
【０１１２】
さらに図７２（Ｅ）の工程において前記レジストパターン１１１Ｂを除去し、８００〜１１００°Ｃでの熱酸化処理工程により、前記領域Ｃ上に熱酸化膜１２Ｃを形成する。図７２（Ｅ）の熱酸化処理工程では前記領域Ａ，ＢおよびＤは耐酸化性のＯＮＯ膜１４により保護されている。
【０１１３】
次に図７２（Ｆ）の工程において図７２（Ｅ）の構造上に前記低電圧動作トランジスタ領域Ｂを露出するレジストパターン１１１Ｃを形成し、図７３（Ｇ）の工程で前記レジストパターン１１１Ｃを除去した後、８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｂ中において前記Ｓｉ基板１１表面に厚さが１．５〜３ｎｍの熱酸化膜１２Ｂを形成する。図７３（Ｇ）の工程では、前記熱酸化膜１２Ｂの形成と同時に、前記領域Ｃにおいて熱酸化膜１２Ｃの成長が生じる。
【０１１４】
さらに図７３（Ｈ）の工程において図７３（Ｇ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープしたアモルファスシリコン膜１６を１００〜１５０ｎｍの厚さに堆積し、図７４（Ｉ）の工程において前記領域Ｂ〜Ｄを覆うレジストパターン１１１Ｄにより、前記フラッシュメモリセル領域Ａにおいて積層ゲート電極構造１６Ｆをパターニングする。なお、図７３（Ｇ）の工程において前記アモルファスシリコン膜１６上にＷＳｉやＣｏＳｉ等の低抵抗シリサイド膜を必要に応じて形成することも可能である。
【０１１５】
さらに図７４（Ｊ）の工程において前記領域Ａを覆う別のレジストパターン１１１Ｅをマスクに前記領域ＢおよびＣにおいて前記アモルファスシリコン膜１６をパターニングし、前記領域Ｂにおいてゲート電極パターン１６Ｂを、また前記領域Ｃにおいてゲート電極パターン１６Ｃを形成する。
【０１１６】
次に図７５（Ｋ）の工程において前記領域Ａ〜Ｃを覆うレジストパターン１１１Ｆを形成し、前記レジストパターン１１１Ｆをマスクに前記領域Ｄにおいて前記ＯＮＯ膜１４およびアモルファスシリコン膜１３をパターニングし、ゲート電極１６Ｄを形成する。
【０１１７】
さらに図７５（Ｋ）の工程の後、先に説明した図３８（Ｊ）〜図４１（Ｏ）に対応する工程を実行し、Ｓｉ基板１１上にフラッシュメモリセルＡと低電圧動作トランジスタＢと中電圧動作トランジスタＤと高電圧動作トランジスタＣとを集積化した半導体集積回路が得られる。
【０１１８】
本実施例においても前記領域Ｂ〜Ｄの各々において熱酸化工程とウェットエッチング工程とが繰り返されることがなく、素子領域の周辺に深い凹部が形成されることがない。このため素子領域の縁辺部においてゲート酸化膜の膜厚が減少しＭＯＳトランジスタのしきい値特性が変化してしまう問題が回避される。さらに素子領域が繰り返しＨＦに曝されることによるＭＯＳトランジスタのしきい値特性の変化も回避される。
【０１１９】
図７６（Ａ）〜（Ｃ）は、本実施例により前記領域Ａ，ＤおよびＣ上に形成される低電圧動作トランジスタ、中電圧動作トランジスタおよび高電圧動作トランジスタの概略的形状を示す。ただし図７６（Ａ）〜（Ｃ）は、先の図７５（Ｋ）に示すレジストパターン１１ＦおよびＯＮＯ膜１４を除去した状態を示している。
【０１２０】
先に説明した工程および図７６（Ｂ）よりわかるように、本実施例では中電圧動作トランジスタＤのゲート絶縁膜１２Ｄが単一の熱酸化処理工程により形成されるため優れた膜質が得られ、また正確な膜厚の制御が可能となる。その結果、前記トランジスタＤの動作特性が向上する。
【０１２１】
また先に説明した工程および図７６（Ｃ）よりわかるように、本実施例では前記高電圧動作トランジスタＣのゲート絶縁膜１２Ｃの形成の際、２回目の熱酸化工程は低電圧動作トランジスタ領域Ｂにおける熱酸化膜１２Ｂの形成の際に生じるが、かかる熱酸化工程による膜厚の増大はわずかであり、実質的に前記ゲート絶縁膜１２Ｃの膜厚は図７２（Ｅ）の工程で決定される。このため、本実施例では形成される高電圧動作トランジスタＣの動作特性も向上する。
［第３実施例］
図７７（Ａ）〜８２（Ｌ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１２２】
本実施例では図７７（Ａ）〜図８０（Ｇ）の工程は先の実施例の図７１（Ａ）〜図７３（Ｇ）の工程と同じであり、図８０（Ｇ）の工程において図７３（Ｇ）と同じ構造が得られる。
【０１２３】
本実施例では次に図８０（Ｈ）の工程においてレジストパターン１１２Ａをマスクに前記中電圧動作トランジスタ領域Ｄから前記ＯＮＯ膜１４が除去され、さらに図８１（Ｉ）の工程において前記レジストパターン１１２Ａを除去した後、Ｐにより２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜１６を堆積される。その際前記領域Ｄにおいては図８０（Ｈ）の工程においてアモルファスシリコン膜１３が露出されているため、前記領域Ｄにおいては熱酸化膜１２Ｄ上においてアモルファスシリコン膜１３とアモルファスシリコン膜１６とが積層された構造が得られる。
【０１２４】
さらに図８１（Ｊ）〜図８２（Ｌ）の工程においてレジストパターン１１１Ｄ，１１１Ｅおよび１１１Ｆを使ったパターニング工程が実行され、領域Ａにフラッシュメモリセルが、領域Ｂに低電圧動作トランジスタが、領域Ｃに高電圧動作トランジスタが、また領域Ｄに中電圧動作トランジスタが形成される。
【０１２５】
図８３（Ａ）〜（Ｃ）は、前記領域Ａ，領域Ｄおよび領域Ｃ上にそれぞれ形成された低電圧動作トランジスタと中電圧動作トランジスタと高電圧動作トランジスタの概略的断面形状を示す。
【０１２６】
図８３（Ａ）〜（Ｃ）を参照するに、本実施例により得られる半導体集積回路装置では、領域ごとにゲート電極の厚さを変化させることが可能である。このようなゲート電極の高さの変化に加えて、前記アモルファスシリコン膜１３とアモルファスシリコン膜１６とで比抵抗を変化させることにより、本実施例では前記半導体集積回路装置上のトランジスタのゲート抵抗を必要に応じて変化させることが可能になる。このようなゲート抵抗の調整は、特にアナログ回路を含む半導体集積回路装置では重要である。特に低抵抗が要求されるゲート電極では、アモルファスシリコン膜１６の表面にシリサイド層を形成するのが好ましい。
［第４実施例］
図８４（Ａ）〜図８９（Ｌ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１２７】
図８４（Ａ）〜図８９（Ｌ）を参照するに、図８４（Ａ）〜図８７（Ｇ）までの工程は先の図７７（Ａ）〜８０（Ｇ）の工程と実質的に同じであり、従って図８７（Ｇ）の工程において図８０（Ｇ）の構造に対応する構造が得られる。
【０１２８】
本実施例では次の図８７（Ｈ）の工程において図８７（Ｇ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度でドープされたアモルファスシリコン膜１６をＣＶＤ法により８０〜９０ｎｍの厚さに堆積し、図８８（Ｉ）の工程において前記中電圧トランジスタ領域Ｄを露出するレジストパターン１１２Ａをマスクに、前記領域Ｄにおいて前記アモルファスシリコン膜１６およびＯＮＯ膜１４を除去する。
【０１２９】
さらに図８８（Ｊ）の工程において前記レジストパターン１１２Ａを除去し、さらにＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜２１をＣＶＤ法により８０〜９０ｎｍの厚さに堆積する。あるいは前記アモルファスシリコン膜２１の代わりに低抵抗シリサイド膜を使用することも可能である。また拡散領域形成後にサリサイド工程により前記アモルファスシリコン膜２１の代わりにシリサイド層を形成することも可能である。
【０１３０】
次に図８９（Ｋ）の工程においてレジストパターン１１１Ｄを使い、前記フラッシュメモリセル領域Ａに積層ゲート構造１６Ｆを形成する。本実施例では前記積層ゲート構造１６Ｆはアモルファスシリコンパターン１３ＡとＯＮＯパターン１４Ａとアモルファスシリコンパターン１６Ａと、さらに前記アモルファスシリコン膜２１をパターニングして形成したアモルファスシリコンパターン２１Ａの積層により形成される。
【０１３１】
次に図８９（Ｌ）の工程において別のレジストパターン１１１Ｇを使って前記アモルファスシリコン膜２１およびその下のアモルファスシリコン膜１６あるいは１３をパターニングすることにより、前記領域Ｂにゲート電極１６Ｂを、領域Ｃにゲート電極１６Ｃを、領域Ｄにゲート電極１６Ｄを、それぞれアモルファスシリコン膜１６と２１の積層により、あるいはアモルファスシリコン膜１３と２１の積層により、形成する。
【０１３２】
図９０（Ａ）〜（Ｄ）は、このようにしてＳｉ基板１１上に形成されたフラッシュメモリセルと低電圧動作トランジスタと中電圧動作トランジスタと高電圧動作トランジスタの、概略的な断面構造をそれぞれ示す。
【０１３３】
図９０（Ａ）〜（Ｄ）を参照するに、前記アモルファスシリコン膜１３と１６、および２１の厚さを選ぶことにより、前記ゲート電極１６Ｂ，１６Ｃ，１６Ｄの高さを揃えることが可能であることがわかる。このように電極１６Ｂ〜１６Ｄの高さを揃えることにより、これらのトランジスタよりなる周辺回路を形成する際にトランジスタのゲート電極を一括してパターニングすることが可能になる。また前記アモルファスシリコン膜１３，１６，２１の抵抗率を変化させることにより、前記ゲート電極１６Ｂ〜１６Ｄの抵抗値を回路設計により要求される値に合致させることが可能になる。
［第５実施例］
図９１（Ａ）〜図９６（Ｋ）は本発明の第５実施例による半導体集積回路装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１３４】
図９１（Ａ）〜図９６（Ｋ）を参照するに、図９１（Ａ）〜図９４（Ｇ）までの工程は先の図８４（Ａ）〜８７（Ｇ）までの工程と同様であり、図９４（Ｇ）の工程において図８７（Ｇ）に対応した構造が得られる。
【０１３５】
本実施例では次に図９４（Ｈ）の工程において図９４（Ｇ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜１６をＣＶＤ法により１５０〜２００ｎｍの厚さに形成し、続いて酸窒化膜１６ＯＮをスパッタリングにより１００〜１５０ｎｍの厚さに形成する。さらに必要に応じて拡散領域形成後に、サリサイド工程により低抵抗シリサイド層を形成することも可能である。
【０１３６】
次に図９５（Ｉ）の工程でレジストパターン１１１Ｈをマスクに前記フラッシュメモリセル領域Ａにおいて酸窒化膜１６ＯＮおよびアモルファスシリコン膜１６をパターニングしてアモルファスシリコンパターン１６Ａを形成し、さらに中電圧トランジスタ形成領域Ｄにおいてアモルファスシリコン膜１６を除去する。
【０１３７】
さらに図９５（Ｊ）の工程において前記領域Ｂ〜Ｄをレジストパターン１１１Ｉにより覆い、前記フラッシュメモリセル領域Ａにおいて前記アモルファスシリコンパターン１６Ａ上の酸窒化膜パターン１６ＯＮをマスクに、前記ＯＮＯ膜１４およびアモルファスシリコンパターン１３をパターニングして積層ゲート電極構造１６Ｆを形成する。
【０１３８】
さらに図９６（Ｋ）の工程において前記フラッシュメモリセル領域Ａを覆うレジストパターン１１１Ｇを形成し、前記レジストパターン１１１Ｇをマスクに前記領域Ｂ〜Ｄの各々において前記酸窒化膜１６ＯＮあるいはＯＮＯ膜１４およびアモルファスシリコン膜１６あるいは１３をパターニングすることにより、それぞれのゲート電極を形成する。
【０１３９】
図９７（Ａ）〜（Ｄ）は、本実施例により形成される半導体集積回路中のフラッシュメモリセルＡ，低電圧動作トランジスタＢ，中電圧動作トランジスタＤおよび高電圧動作トランジスタＣの概略的断面構造を示す。ただじ図９７（Ａ）〜（Ｄ）の構造は、図９６（Ｋ）中に示すレジストパターン１１１Ｇを除去し、さらに酸窒化膜１６ＯＮおよびＯＮＯ膜１４を除去した状態で示してある。
【０１４０】
図９７（Ａ）〜（Ｄ）、特に図９７（Ｂ）〜（Ｄ）に示すように本実施例ではアモルファスシリコン膜１３および１６の厚さを同じに設定することにより、前記低電圧動作トランジスタＢ、中電圧動作トランジスタＤおよび高電圧動作トランジスタＣのゲート電極の高さを揃えることが可能になる。一方、これらのゲート電極では、前記アモルファスシリコン膜１３の抵抗率とアモルファスシリコン膜１６の抵抗率とを異ならせることにより、同じゲート電極高さでありながら、ゲート抵抗を異ならせることが可能になる。
［第６実施例］
図９８（Ａ）〜図１０２（Ｊ）は、本発明の第６実施例による半導体集積回路装置の製造工程を示す図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。本実施例においては、前記半導体集積回路中に形成されるフラッシュメモリセルは、先に図３１において説明した単層ゲート電極構造を有する。
【０１４１】
図９８（Ａ）を参照するにＳｉ基板１１の表面には８００〜１１００°Ｃでの熱酸化処理工程により熱酸化膜１２Ｂが１．５〜３ｎｍの厚さに形成され、さらに図９８（Ｂ）の工程において図９８（Ａ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープしたアモルファスシリコン膜３１を１５０〜２００ｎｍの厚さにＣＶＤ法により堆積する。さらに必要に応じて、このようにして形成されたアモルファスシリコン膜３１の表面にＷＳｉやＣｏＳｉなどの低抵抗シリサイド層を、拡散領域が形成された後にサリサイド法により形成してもよい。
【０１４２】
次に図９９（Ｃ）の工程において図９８（Ｂ）の構造上に前記領域Ａ〜ＢおよびＤを覆うレジストパターン３２Ａを形成し、前記レジストパターン３２Ａをマスクに、前記領域Ｃにおいてアモルファスシリコン膜３１および熱酸化膜１２Ｂをウェットエッチングにより除去する。
【０１４３】
さらに図９９（Ｄ）の工程において前記レジストパターン３２Ａを除去し、さらに８００〜１１００°Ｃの温度での熱酸化処理工程を行うことにより、前記領域Ｃにおいて露出されているＳｉ基板１１の表面に熱酸化膜１２Ｃを５〜５０ｎｍの厚さに形成する。図９９（Ｄ）の工程では、領域Ａ〜ＢおよびＤにおいては同時に前記アモルファスシリコン膜３１上にも熱酸化膜１２Ｃが成長するが、これらの領域はアモルファスシリコン膜３１および熱酸化膜１２Ｂにより覆われているため、Ｓｉ基板１１の表面が酸化されることはない。
【０１４４】
次に図１００（Ｅ）の工程において図９９（Ｄ）の構造上に前記領域Ｄを露出するレジストパターン３２Ｂを形成し、前記レジストパターン３２Ｂをマスクに前記Ｓｉ基板１１中に窒素イオンを、５０〜１５０ｋｅＶの加速電圧下、１×１０14〜１×１０15ｃｍ-2のドーズ量でイオン注入する。
【０１４５】
さらに図１００（Ｆ）の工程において前記レジストパターン３２Ｂを除去し、前記領域Ｂを覆うレジストパターン３２Ｃを形成し、前記レジストパターン３２Ｃをマスクに前記領域ＡおよびＤにおいて前記熱酸化膜１２Ｃおよびアモルファスシリコン膜３１、さらに熱酸化膜１２Ｂをエッチングにより除去する。
【０１４６】
次に図１０１（Ｇ）の工程において前記レジストパターン３２Ｃを除去し、さらに８００〜１１００°Ｃの温度での熱酸化処理工程により、前記領域Ａにおいてトンネル酸化膜１２Ａを８〜１０ｎｍの厚さに形成する。図１０１（Ｇ）の工程では前記領域Ｄにおいても熱酸化膜１２Ｄが成長するが、前記領域Ｄにおいては先に図１００（Ｅ）の工程において窒素イオンがＳｉ基板１１中に導入されているため、前記熱酸化膜１２Ｄの厚さは５〜７ｎｍ程度に抑制される。前記領域Ｃにおいては前記熱酸化膜１２Ｃがさらに成長する。
【０１４７】
次に図１０１（Ｈ）の工程において図１０１（Ｇ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン膜３３が１５０〜２００ｎｍの厚さにＣＶＤ法により堆積される。前記アモルファスシリコン膜３３の表面には必要に応じて低抵抗シリサイド層を、拡散領域形成工程の後でサリサイド法により形成してもよい。
【０１４８】
次に図１０２（Ｉ）の工程においてレジストパターン３２Ｄをマスクに前記フラッシュメモリセル領域Ａにおいて前記アモルファスシリコン膜３３をパターニングし、図３１に示すフローティングゲート電極パターン１３Ａを形成する。また図１０２（Ｉ）の工程では、同時に前記領域Ｂにおいて前記アモルファスシリコン膜３３が除去される。
【０１４９】
さらに図１０２（Ｊ）の工程においてレジストパターン３２Ｅをマスクに前記領域Ｂにおいて前記熱酸化膜１２Ｃおよびアモルファスシリコン膜３１を、また前記領域ＣおよびＤにおいてアモルファスシリコン膜３３をパターニングして先の実施例におけるゲート電極１６Ｂ，１６Ｃおよび１６Ｄを形成する。
【０１５０】
図１０３（Ａ）〜（Ｄ）は本実施例により得られた半導体集積回路装置の領域Ａ〜Ｄを拡大して示す。
【０１５１】
図１０３（Ｂ）を参照するに、本実施例工程では前記領域ＢにおいてＳｉ基板１１表面をＨＦエッチングにより露出する工程が含まれておらず、このため前記領域Ｂ周辺部においてフィールド酸化膜１１Ｆがエッチングされることがなく、凹部が形成されることはない。また前記領域Ａ、ＣおよびＤにおいても前記Ｓｉ基板１１の表面がエッチングにより露出される工程は１回だけであり、従って酸化膜エッチングに伴って素子領域周辺のフィールド酸化膜１１Ｆに生じる凹部形成は、図１０３（Ａ），（Ｃ）および（Ｄ）に示すように最小限に抑制される。その結果、素子領域周辺部におけるＭＯＳトランジスタのしきい値変調の問題が解消される。またこれに伴って素子領域縁辺部においてゲート酸化膜の膜厚が減少する問題も回避され、ＭＯＳトランジスタの信頼性が向上する。さらに図１０３（Ｄ）に示すように高電圧動作トランジスタ領域Ｃの周辺におけるフィールド酸化膜１１Ｆの膜厚の減少が抑制されるため、本実施例による半導体集積回路装置ではフィールド反転の問題が生じない。
【０１５２】
上記の本発明の効果は、図１０４（Ａ）〜（Ｄ）に示すように素子分離構造としてフィールド酸化膜１１Ｆの代わりにＳＴＩ構造１１Ｇを使った場合においても同様に得られる。すなわち本実施例では、図１０４（Ａ）〜（Ｃ）において円で囲んで示したように、素子領域周辺部における凹部の深さを効果的に抑制することができる。
【０１５３】
図１０５（Ａ）〜（Ｄ）は、本実施例により得られるフラッシュメモリセルＡ，低電圧動作トランジスタＢ，中電圧動作トランジスタＤ、および高電圧動作トランジスタＣのトンネル酸化膜あるいはゲート酸化膜の構造を示す。
【０１５４】
図１０５（Ａ）〜（Ｃ）よりわかるように、前記フラッシュメモリセルＡのトンネル酸化膜は単一の熱酸化膜１２Ａにより形成されており、また低電圧動作トランジスタＢおよび中電圧動作トランジスタＤのゲート酸化膜も、それぞれ単一の熱酸化膜１２Ｂおよび１２Ｄより構成される。このためこれらのトランジスタではゲート酸化膜の膜厚の制御が容易であり、また優れた膜質を得ることができる。さらに高電圧動作トランジスタＣにおいても、ゲート酸化膜１２Ｃの主要部は単一の熱酸化工程により形成されており、優れた膜質が得られる。
［変形例］
図１０６（Ａ）〜図１０６（Ｉ）は前記本発明の第６実施例の一変形例を示す。
【０１５５】
図１０６（Ａ）〜図１０６（Ｉ）を参照するに、図１０１（Ａ）〜図１０７（Ｄ）の工程までは先の図９８（Ａ）〜図９９（Ｄ）の工程と同様であり、その結果、図１０７（Ｄ）の工程において図９９（Ｄ）に対応した構造が得られる。
【０１５６】
次に図１０８（Ｅ）の工程において先の図１００（Ｅ）と同様に前記領域Ｄを露出するレジストパターン３２Ｂが形成されるが、図１０８（Ｅ）の工程では前記レジストパターン３２Ｂをマスクに前記熱酸化膜１２Ｃおよびアモルファスシリコン膜３１が除去され、図１０８（Ｆ）の工程で同じレジストパターン３２Ｂをマスクに窒素イオンを２０〜５０ｋｅＶの加速電圧下、１×１０14〜１×１０15ｃｍ-2のドーズ量でシリコン基板１１中にイオン注入する。図１０８（Ｆ）の工程では前記領域Ｄ以外はレジストパターン３２Ｂにより覆われているため、領域Ａ，ＢおよびＣにおいてはかかる窒素イオンのイオン注入は生じない。
【０１５７】
次に図１０９（Ｇ）の工程において同じレジストパターン３２Ｂをマスクに前記領域Ｄにおいて熱酸化膜１２Ｂが除去され、さらに図１０９（Ｈ）の工程において前記レジストパターン３２Ｂが除去され、新たなレジストパターン３２Ｆをマスクに前記フラッシュメモリセル領域Ａにおいて前記熱酸化膜１２Ｃおよびアモルファスシリコン膜３１を除去する。
【０１５８】
次に図１１０（Ｉ）の工程において前記レジストパターン３２Ｆが除去され、その結果先に図１０１（Ｇ）で説明したのと同様な構造が得られる。
【０１５９】
従って、図１０１（Ｈ）〜図１０２（Ｊ）の工程を行うことにより、先に図１０３（Ａ）〜（Ｄ），図１０４（Ａ）〜（Ｄ）および図１０５（Ａ）〜（Ｄ）に示す特徴を有する半導体集積回路装置が得られる。
［第７実施例］
図１１１（Ａ）〜図１１５（Ｊ）は、本発明の第７実施例による半導体集積回路装置に製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１６０】
本実施例では前記領域Ａに先の図９８（Ａ）〜図１０２（Ｊ）の実施例で説明した単層ゲート電極構造を有するフラッシュメモリセルを形成するが、本実施例では形成されるフラッシュメモリセルはトンネル絶縁膜としてＯＮＯ膜を有する。
【０１６１】
図１１１（Ａ）を参照するに、前記Ｓｉ基板１１上には前記領域Ａ〜Ｄの各々においてＯＮＯ膜１４が、８００〜１１００°Ｃでの熱酸化処理工程により形成された熱酸化膜上に７００〜８００°ＣでのＣＶＤ法により厚さが１０〜１５ｎｍのＳｉＮ膜を形成し、さらに前記ＳｉＮ膜の表面に９００〜１０００°Ｃでの熱酸化処理工程により厚さが５〜１０ｎｍの熱酸化膜を形成する工程により形成される。
【０１６２】
次に図１１１（Ｂ）の工程において図１１１（Ａ）の構造上に領域Ｃを露出するレジストパターン４２Ａを形成し、前記レジストパターン４２Ａをマスクに前記領域ＤにおいてＯＮＯ膜１４をウェットエッチングにより除去する。
【０１６３】
さらに図１１２（Ｃ）の工程において図１１１（Ｂ）の構造に対して８００〜１１００°Ｃの温度で熱酸化処理を行い、熱酸化膜１２を５〜５０ｎｍの厚さに形成する。図１１２（Ｃ）の工程では前記領域Ａ，ＢおよびＤは前記ＯＮＯ膜１４により覆われているため、前記Ｓｉ基板１１の表面が酸化されることはない。
【０１６４】
次に図１１２（Ｄ）の工程において図１１１（Ｃ）の構造上に前記領域Ｄを露出するレジストパターン４２Ｂを形成し、さらに前記レジストパターン４２Ｂをマスクに前記ＯＮＯ膜１４を除去することにより、前記領域Ｄにおいて前記Ｓｉ基板１１の表面を露出する。
【０１６５】
次に図１１３（Ｅ）の工程において前記レジストパターン４２Ｂを除去し、さらに８００〜１１００°Ｃの温度で熱酸化処理を行うことにより、前記領域Ｃ上に熱酸化膜１２Ｄを５〜１０ｎｍの厚さに形成する。図１１３（Ｅ）の熱酸化処理工程に伴い前記領域Ｃにおいて熱酸化膜１２Ｃの厚さが増大するが、領域ＡおよびＢは前記ＯＮＯ膜１４に覆われているため、Ｓｉ基板１１の表面が酸化することはない。
【０１６６】
次に図１１３（Ｆ）の工程において図１１３（Ｅ）の構造上に前記領域Ｂを露出するレジストパターン４２Ｃが形成され、前記レジストパターン４２Ｃをマスクに前記領域Ｂにおいて前記ＯＮＯ膜１４をウェットエッチングし、前記Ｓｉ基板１１の表面を露出する。
【０１６７】
次に図１１４（Ｇ）の工程において前記レジストパターン４２Ｃを除去し、８００〜１１００°Ｃの温度での熱処理工程を行うことにより、前記Ｓｉ基板１１の表面に厚さが１．５〜３ｎｍの熱酸化膜１２Ｂを形成する。
【０１６８】
さらに図１１４（Ｈ）の工程において図１１４（Ｇ）の構造上にＰを２×１０20〜３×１０21ｃｍ-3の濃度にドープしたアモルファスシリコン膜を１５０〜２００ｎｍの厚さに堆積し、図１１５（Ｉ）の工程においてレジストパターン４２Ｄをマスクに、前記領域Ａ上にコントロールゲート電極１６Ａを、領域Ｂにゲート電極１６Ｂを、領域Ｃにゲート電極１６Ｃを、さらに領域Ｄにゲート電極１６Ｄをそれぞれ形成する。
【０１６９】
次に図１１５（Ｊ）の工程において前記レジストパターン４２Ｄを除去し、さらに前記領域Ａを露出するレジストパターン４２Ｅを形成し、前記領域Ａにおいて前記コントロールゲート電極１６Ａを自己整合マスクにＡｓ+のイオン注入を３０〜５０ｋｅＶの加速電圧下、１×１０15〜４×１０15ｃｍ-2のドーズ量で行い、ソース領域１１ｂおよびドレイン領域１１ｃを形成する。
【０１７０】
さらに図１０２（Ｊ）以下の工程を行うことにより、先に図１０３（Ａ）〜（Ｄ）、図１０４（Ａ）〜（Ｄ）および１０５（Ａ）〜（Ｄ）で説明した特徴を有する単層ゲート構造のフラッシュメモリセルを有する半導体集積回路装置が得られる。
［第８実施例］
図１１６は本発明の第８実施例によるフラッシュメモリセルの構成を示す平面図である。
【０１７１】
図１１６を参照するに、Ｓｉ基板１１の表面にはフィールド酸化膜１１Ｆにより画成された一対のｎ+型拡散領域１１ｌおよび１１ｍがそれぞれソース領域およびドレイン領域として形成されており、さらに前記Ｓｉ基板１１上には前記拡散領域１１ｌおよび１１ｍを横切るようにコントロールゲート電極１６Ａが形成されている。
【０１７２】
図１１７は図１１６のフラッシュメモリセルのＹ−Ｙ’に沿った断面図を示す。
【０１７３】
図１１７を参照するに、前記Ｓｉ基板１１１上にはＯＮＯ膜１４が形成されており、前記コントロールゲート電極１６Ａは前記ＯＮＯ膜１４上を前記拡散領域１１ｌから１１ｍへと延在することがわかる。
図１１８（Ａ）および（Ｂ）は、図１１６，１１７のフラッシュメモリセルの動作原理を説明する。
【０１７４】
図１１８（Ａ）を参照するに、書き込み動作時には前記コントロールゲート電極１６Ａに＋１０Ｖの書き込み電圧が印加され、さらに前記ドレイン領域１ｌｍに＋５Ｖの書き込み電圧が印加される。その結果、前記Ｓｉ基板１１中を前記ソース領域１１ｌからドレイン領域１１ｍへと流れる電子がドレイン領域１１ｍ近傍においてホットエレクトロンを形成し、形成されたホットエレクトロンが前記ＯＮＯ膜１４中に注入され、情報として保持される。
【０１７５】
一方前記ＯＮＯ膜１４中に書き込まれた情報を消去する場合には、図１１８（Ｂ）に示すように前記コントロールゲート電極１６Ａに−１０Ｖの消去電圧を印加し、さらに前記ドレイン電極１０ｂに＋５Ｖの消去電圧が印加される。その結果、前記Ｓｉ基板１１中を前記ソース領域１１ｌからドレイン領域１１ｍへと流れるホールが前記ドレイン領域１１ｍ近傍においてホットホールを形成し、前記ＯＮＯ膜１４中に注入されて保持されている電子を中和する。なお、図１１８（Ａ）の書き込みは、ドレインアバランシェを発生させることによっても可能であり、また図１１８（Ｂ）の消去もドレインアバランシェを発生させることでも可能である。
【０１７６】
図１１９（Ａ），（Ｂ）は、前記図１１６のフラッシュメモリセルを含む半導体集積回路装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１７７】
図１１９（Ａ）を参照するに、Ｓｉ基板１１上には前記領域Ａ〜Ｄの各々において先の実施例と同様なＯＮＯ膜１４が形成され、さらに図１１９（Ｂ）の工程において図１１９（Ａ）の構造上に前記領域Ｂ〜Ｄを覆うレジストパターン５２Ａが形成され、前記領域Ａにおいて前記レジストパターン５２ＡをマスクにＡｓ+を３０〜５０ｋｅＶの加速電圧下、１×１０15〜４×１０15ｃｍ-2のドーズ量でイオン注入し、前記ソース領域１１ｌおよびドレイン領域１１ｍを形成する。
【０１７８】
さらに図１１９（Ｂ）に引き続き、図９９（Ｃ）〜図１０２（Ｊ）と同様な工程を、前記熱酸化膜１２ｂをＯＮＯ膜１４により置き換えて実行することにより、先に図１０３（Ａ）〜（Ｄ），図１０４（Ａ）〜（Ｄ）および図１０５（Ａ）〜（Ｄ）で説明した特徴を有する半導体集積回路装置が得られる。
【０１７９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１８０】
（付記１）  半導体基板表面に、少なくとも第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記第１の活性領域中に前記半導体基板の酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行い、前記第１の活性領域において前記半導体基板表面を第１の厚さで覆う第１の熱酸化膜を、また前記第２および第３の活性領域において前記半導体基板表面を第２の厚さで覆う第２の熱酸化膜を形成する工程と、
前記半導体基板表面に、少なくとも前記第１の活性領域と前記第２の活性領域と前記第３の活性領域とを覆うように耐酸化性膜を形成する工程と、
前記耐酸化性膜を前記第１および第２の活性領域に残したまま前記第３の活性領域において前記耐酸化性膜および前記第２の熱酸化膜を除去し、前記半導体基板の表面を露出する工程と、
前記半導体基板に対して熱酸化処理を行い、前記第３の活性領域において前記半導体基板表面に、第３の厚さの第３の熱酸化膜を形成し、同時に前記第２の熱酸化膜の膜厚を増大させる工程とを含むことを特徴とする半導体集積回路装置の製造方法。
（付記２）  半導体基板表面に、少なくともフラッシュメモリセル領域と第１の活性領域と第２の活性領域とを画成する素子分離構造を形成する工程と、
前記半導体基板に対して熱酸化処理工程を行うことにより、前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを覆うように前記半導体基板表面にトンネル酸化膜を形成する工程と、
前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを含むように、アモルファスシリコン膜と、窒化膜を含む耐酸化性絶縁膜とを順次堆積する工程と、
前記第１の活性領域において選択的に前記半導体基板の表面を露出する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記第１の領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第２の活性領域において選択的に前記半導体基板の表面を露出する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記第２の領域において前記半導体基板表面に第２の熱酸化膜を形成する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記３）  半導体基板表面に少なくともフラッシュメモリセル領域と第１の活性領域と第２の活性領域とを画成する素子分離構造を形成する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域とを覆うように前記半導体基板表面にトンネル酸化膜を形成する工程と、
前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１および第２の活性領域を含むようにアモルファスシリコン膜を堆積する工程と、
前記第１および第２の活性領域において選択的に前記アモルファスシリコン膜を除去する工程と、
前記半導体基板上に、少なくとも前記フラッシュメモリセル領域と前記第１の活性領域と前記第２の活性領域を覆うように、耐酸化性絶縁膜を堆積する工程と、
前記第１の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱酸化処理を行い、前記第１の活性領域において前記半導体基板表面を覆うように第１の熱酸化膜を形成する工程と、
前記第２の活性領域において選択的に前記耐酸化性膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱処理工程を行い、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記４）  半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むようにアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクとして熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクとして熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記５）  半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第２〜第３の活性領域の各々において前記トンネル酸化膜を覆うように、また前記第１の活性領域において前記第１の熱酸化膜を覆うように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記第１の活性領域において選択的に前記耐酸化性絶縁膜を除去する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記６）  半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように、第２のアモルファスシリコン膜を堆積する工程と、
前記第１の活性領域において前記第２のアモルファスシリコン膜と前記耐酸化性絶縁膜とを選択的に除去する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記７）  さらに前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第３のアモリファスシリコン膜を堆積する工程を含むことを特徴とする付記６記載の半導体集積回路装置の製造方法。
【０１８１】
（付記８）  半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記第１の活性領域に酸化を抑制する不純物元素を導入する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第２〜第３の活性領域において第１の膜厚を有するトンネル酸化膜を形成し、前記第１の活性領域において前記第１の膜厚よりも小さい第２の膜厚を有する第１の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第２〜第３の活性領域の各々において前記トンネル酸化膜を覆うように、また前記第１の活性領域において前記第１の熱酸化膜を覆うように、第１のアモルファスシリコン膜と耐酸化性絶縁膜とを順次堆積する工程と、
前記第２の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、残留している前記耐酸化性絶縁膜をマスクに熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第３の活性領域において選択的に前記耐酸化性絶縁膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して残留している前記耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理を行うことにより、前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第２のアモルファスシリコン膜を堆積する工程と、
前記フラッシュメモリセル領域において前記第２のアモルファスシリコン膜をパターニングしてコントロールゲートパターンを形成し、同時に前記第１の活性領域において前記第２のアモルファスシリコン膜を除去する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記９）  半導体基板表面に、フラッシュメモリセル領域と第１の活性領域と第２の活性領域と第３の活性領域とを画成する素子分離構造を形成する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域および第１〜第３の活性領域において第１の熱酸化膜を形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第１のアモルファスシリコン膜を堆積する工程と、
前記第２の活性領域において選択的に前記第１のアモルファスシリコン膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記第２の活性領域において前記半導体基板表面を覆うように第２の熱酸化膜を形成する工程と、
前記第３の活性領域において前記半導体基板中に酸化を抑制する不純物元素を選択的に導入する工程と、
前記フラッシュメモリセル領域および前記第３の活性領域において選択的に前記第１のアモルファスシリコン膜および前記第１の熱酸化膜を除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して熱酸化処理を行うことにより、前記フラッシュメモリセル領域において前記半導体基板表面を覆うようにトンネル酸化膜を、また前記第３の活性領域において前記半導体基板表面を覆うように第３の熱酸化膜を同時に形成する工程と、
前記半導体基板上に、前記フラッシュメモリセル領域および前記第１〜第３の活性領域を含むように第２のアモルファスシリコン膜を堆積する工程と、
前記フラッシュメモリセル領域において前記第２のアモルファスシリコン膜をパターニングしてゲート電極を形成し、同時に前記第１の活性領域において前記アモルファスシリコン膜を除去する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記１０）  半導体基板上に、フラッシュメモリセル領域および第１〜第３の活性領域を画成する素子分離構造を形成する工程と、
前記フラッシュメモリセル領域および前記第１〜第３の活性領域の各々に、前記半導体基板表面を覆うように窒化膜を含む耐酸化性絶縁膜を形成する工程と、
前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第１の活性領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第２の活性領域において前記半導体基板表面に第２の熱酸化膜を形成する工程と、
前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第３の活性領域において前記半導体基板表面に第３の熱酸化膜を形成する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記１１）  半導体基板上に、フラッシュメモリセル領域および第１〜第３の活性領域を画成する素子分離構造を形成する工程と、
前記フラッシュメモリセル領域および前記第１〜第３の活性領域の各々に、前記半導体基板表面を覆うように窒化膜を含む耐酸化性絶縁膜を形成する工程と、
前記フラッシュメモリセル領域にのみ、選択的にソース領域とドレイン領域とを形成する工程と、
前記第１の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第１の活性領域において前記半導体基板表面に第１の熱酸化膜を形成する工程と、
前記第２の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第２の活性領域において前記半導体基板表面に第２の熱酸化膜を形成する工程と、
前記第３の活性領域において前記耐酸化性絶縁膜を選択的に除去し、前記半導体基板表面を露出する工程と、
前記半導体基板に対して、前記残留している耐酸化性絶縁膜を耐酸化性マスクに熱酸化処理工程を行い、前記第３の活性領域において前記半導体基板表面に第３の熱酸化膜を形成する工程とよりなることを特徴とする半導体集積回路装置の製造方法。
（付記１２）  前記耐酸化性膜は、窒化膜を一対の酸化膜の間に挟持した構成を有することを特徴とする付記１〜１１のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１８２】
（付記１３）  前記第１〜第２の熱酸化膜の一つは、複数の熱酸化膜の積層よりなることを特徴とする付記１〜１２のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１８３】
（付記１４）  前記第１〜第３の熱酸化膜の一つは複数の熱酸化膜の積層よりなることを特徴とする付記１または付記４〜１１のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１８４】
（付記１５）  前記不純物元素は窒素であることを特徴とする付記１または付記４〜９のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１８５】
（付記１６）  半導体基板と、
前記半導体基板上のメモリセル領域に形成されたフラッシュメモリと、
前記半導体基板上の第１の素子領域に形成され、第１のゲート酸化膜と第１のゲート電極とを有する第１のＭＯＳトランジスタと、
前記半導体基板上の第２の素子領域に形成され、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＯＳトランジスタと、
前記半導体基板上の第３の素子領域に形成され、第３のゲート絶縁膜と第３のゲート電極とを有する第３のＭＯＳトランジスタとよりなる半導体集積回路装置において、
前記第１の厚さは前記第２の厚さよりも小さく、前記第２の厚さは前記第３の厚さよりも小さく、
前記第１〜第３のゲート電極は、実質的に等しい高さを有することを特徴とする半導体集積回路装置。
【０１８６】
（付記１７）  前記第１および第３のゲート電極は第１のシリコン膜上に
第２のシリコン膜を積層した構造を有し、前記第２のゲート電極は第３のシリコン膜上に前記第２のシリコン膜を積層した構造を有し、前記フラッシュメモリは、前記第３のシリコン膜よりなるフローティングゲート電極と、フローティングゲート電極上に絶縁膜を介して形成され、前記第１のシリコン膜と前記第２のシリコン膜とを順次積層した構造のコントロール電極とよりなることを特徴とする付記１６記載の半導体集積回路装置。
【０１８７】
（付記１８）  前記フラッシュメモリは、第１のシリコン膜よりなるフローティングゲート電極と、前記フローティングゲート電極上に絶縁膜を介して形成された第２のシリコン膜よりなるコントロールゲート電極とより構成され、前記第１および第３のゲート電極は前記第２のポリシリコン膜より構成され、前記第２のゲート電極は前記第１のポリシリコン膜より構成されることを特徴とする付記１６記載の半導体集積回路装置。
【０１８８】
【発明の効果】
本発明によれば、フラッシュメモリセルを含み、またゲート絶縁膜の膜厚の異なる多種類のＭＯＳトランジスタを含み、多電源電圧に対応した半導体集積回路装置において、熱酸化膜形成工程とそれを除去するエッチング工程とが各々のトランジスタ形成領域において２回以上繰り返されることがなくなり、その結果、素子領域とその周辺の素子分離構造との間に深い凹部が形成される問題が解消する。これに伴い、素子領域周辺部においてゲート酸化膜の膜厚が減少し、ＭＯＳトランジスタのしきい値特性が変調を受けていた問題が解決し、また各トランジスタ形成領域において、ゲート酸化膜となる熱酸化膜の膜質が向上し、膜厚の精度が向上する。さらに本発明では、フラッシュメモリセル以外のＭＯＳトランジスタにおいて、ゲート電極の抵抗値をゲート電極の膜厚に対応して最適化することができ、またゲート電極の高さを共通のレベルに揃えることが可能になる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図２】（Ｃ），（Ｄ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図３】（Ｅ），（Ｆ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図４】（Ｇ），（Ｈ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図５】（Ｉ），（Ｊ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図６】（Ｋ），（Ｌ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）
【図７】（Ｍ），（Ｎ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）である。
【図８】（Ｏ），（Ｐ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その７）である。
【図９】（Ｑ）は、従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その８）である。
【図１０】（Ａ）〜（Ｃ）は、従来の半導体集積回路装置の製造工程の問題点を説明する図である。
【図１１】（Ａ）〜（Ｃ）は、従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図１２】（Ａ）〜（Ｃ）は、従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図１３】（Ａ）〜（Ｃ）は、従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図１４】（Ａ）〜（Ｃ）は、従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図１５】（Ａ）〜（Ｂ）は、従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図１６】（Ａ），（Ｂ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図１７】（Ｃ），（Ｄ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図１８】（Ｅ），（Ｆ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図１９】（Ｇ），（Ｈ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図２０】（Ｉ），（Ｊ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図２１】（Ｋ），（Ｌ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）
【図２２】（Ｍ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その７）である。
【図２３】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する図である。
【図２４】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図２５】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図２６】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図２７】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図２８】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図２９】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図３０】（Ａ）〜（Ｄ）は、前記別の従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図３１】従来のフラッシュメモリの構成を示す平面図である。
【図３２】（Ａ），（Ｂ）は、図３１のフラッシュメモリの構成を示す断面図である。
【図３３】（Ａ）〜（Ｄ）は、図３１のフラッシュメモリの動作を説明する図である。
【図３４】（Ａ），（Ｂ）は、図３１のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図３５】（Ｃ），（Ｄ）は、図３１のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図３６】（Ｅ），（Ｆ）は、図３１の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図３７】（Ｇ），（Ｈ）は、図３１の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図３８】（Ｉ），（Ｊ）は、図３１の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図３９】（Ｋ），（Ｌ）は、図３１の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）
【図４０】（Ｍ），（Ｎ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その７）である。
【図４１】（Ｏ）は、別の従来のフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その８）である。
【図４２】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する図である。
【図４３】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４４】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４５】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４６】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４７】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４８】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図４９】（Ａ）〜（Ｄ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図５０】（Ａ）〜（Ｃ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図５１】（Ａ），（Ｂ）は、前記従来の半導体集積回路装置の製造工程の問題点を説明する別の図である。
【図５２】（Ａ），（Ｂ）は、本発明の第１実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図５３】（Ｃ），（Ｄ）は、本発明の第１実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図５４】（Ｅ），（Ｆ）は、本発明の第１実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図５５】（Ｇ）は、本発明の第１実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図５６】（Ａ）〜（Ｃ）は本実施例の効果を説明する図である。
【図５７】（Ａ）〜（Ｃ）は本実施例の効果を説明する別の図である。
【図５８】（Ａ）〜（Ｃ）は本実施例の効果を説明する別の図である。
【図５９】（Ａ）〜（Ｃ）は本実施例の効果を説明する別の図である。
【図６０】（Ａ）〜（Ｃ）は本実施例の効果を説明する別の図である。
【図６１】（Ａ），（Ｂ）は本実施例の効果を説明する別の図である。
【図６２】（Ａ），（Ｂ）は、本発明の第１実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図６３】（Ｃ），（Ｄ）は、本発明の第１実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図６４】（Ａ），（Ｂ）は、本発明の第１実施例の別変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図６５】（Ｃ），（Ｄ）は、本発明の第１実施例の別変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図６６】（Ｅ），（Ｆ）は、本発明の第１実施例の別変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図６７】（Ｇ），（Ｈ）は、本発明の第１実施例の別変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図６８】（Ａ）〜（Ｄ）は本実施例の効果を説明する図である。
【図６９】（Ａ）〜（Ｃ）は本実施例の効果を説明する別の図である。
【図７０】（Ａ），（Ｂ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図７１】（Ｃ），（Ｄ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図７２】（Ｅ），（Ｆ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図７３】（Ｇ），（Ｈ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図７４】（Ｉ），（Ｊ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図７５】（Ｋ）は、本発明の第２実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）である。
【図７６】（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体集積回路装置の一部を示す図である。
【図７７】（Ａ），（Ｂ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図７８】（Ｃ），（Ｄ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図７９】（Ｅ），（Ｆ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図８０】（Ｇ），（Ｈ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図８１】（Ｉ），（Ｊ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図８２】（Ｋ），（Ｌ）は、本発明の第３実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）である。
【図８３】（Ａ）〜（Ｃ）は、本発明の第３実施例による半導体集積回路装置の一部を示す図である。
【図８４】（Ａ），（Ｂ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図８５】（Ｃ），（Ｄ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図８６】（Ｅ），（Ｆ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図８７】（Ｇ），（Ｈ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図８８】（Ｉ），（Ｊ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図８９】（Ｋ），（Ｌ）は、本発明の第４実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）である。
【図９０】（Ａ）〜（Ｄ）は、本発明の第４実施例による半導体集積回路装置の一部を示す図である。
【図９１】（Ａ），（Ｂ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図９２】（Ｃ），（Ｄ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図９３】（Ｅ），（Ｆ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図９４】（Ｇ），（Ｈ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図９５】（Ｉ），（Ｊ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図９６】（Ｋ）は、本発明の第５実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その６）である。
【図９７】（Ａ）〜（Ｄ）は、本発明の第５実施例による半導体集積回路装置の一部を示す図である。
【図９８】（Ａ），（Ｂ）は、本発明の第６実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図９９】（Ｃ），（Ｄ）は、本発明の第６実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図１００】（Ｅ），（Ｆ）は、本発明の第６実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図１０１】（Ｇ），（Ｈ）は、本発明の第６実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図１０２】（Ｉ），（Ｊ）は、本発明の第６実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図１０３】（Ａ）〜（Ｄ）は、本発明の第６実施例による半導体集積回路装置の一部を示す図である。
【図１０４】（Ａ）〜（Ｄ）は、本発明の第６実施例による半導体集積回路装置の一部を示す別の図である。
【図１０５】（Ａ）〜（Ｄ）は、本発明の第６実施例による半導体集積回路装置の一部を示す別の図である。
【図１０６】（Ａ），（Ｂ）は、本発明の第６実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図１０７】（Ｃ），（Ｄ）は、本発明の第６実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図１０８】（Ｅ），（Ｆ）は、本発明の第６実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図１０９】（Ｇ），（Ｈ）は、本発明の第６実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図１１０】（Ｉ）は、本発明の第６実施例の一変形例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図１１１】（Ａ），（Ｂ）は、本発明の第７実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その１）である。
【図１１２】（Ｃ），（Ｄ）は、本発明の第７実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その２）である。
【図１１３】（Ｅ），（Ｆ）は、本発明の第７実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その３）である。
【図１１４】（Ｇ），（Ｈ）は、本発明の第７実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その４）である。
【図１１５】（Ｉ），（Ｊ）は、本発明の第７実施例によるフラッシュメモリを含む半導体集積回路装置の製造工程を示す図（その５）である。
【図１１６】本発明の第８実施例によるフラッシュメモリの構成を示す平面図である。
【図１１７】図１１６のフラッシュメモリの断面構造を示す図である。
【図１１８】（Ａ），（Ｂ）は、図１１６のフラッシュメモリの動作を説明する図である。
【図１１９】（Ａ），（Ｂ）は、図１１６のフラッシュメモリの製造工程を示す図である。
【符号の説明】
１１  Ｓｉ基板
１１Ｆ  フィールド酸化膜
１１Ｇ  ＳＴＩ構造
１１ａ〜１１ｅ  拡散領域
１２Ａ  トンネル酸化膜
１２Ｂ〜１２Ｄ  ゲート絶縁膜
１３，１６  アモルファスシリコン膜
１３Ａ  フローティングゲート電極
１４  ＯＮＯ膜
１５Ａ〜１５Ｂ，１７Ａ〜１７Ｂ，１９Ａ〜１９Ｄ，１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄ，１１１Ｅ，１１１Ｆ  レジストパターン
１６Ａ  コントロールゲート電極
１６Ｂ〜１６Ｄ  ゲート電極
１６Ｆ  積層ゲート電極構造
１８，１１０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
0004859290.tif 000099
【図９９】
0004859290.tif 000100
【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
0004859290.tif 000107
【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
0004859290.tif 000116
【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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