(57)【特許請求の範囲】
【請求項１】
パネル表示装置のデータ線駆動回路において、１走査線分のデジタルデータを保持するデータラッチと、前記データラッチからのデジタルデータを受けてＤ／Ａ変換して、アナログ階調電圧を出力するＤ／Ａ変換器と、パネル表示装置の多数のデータ線の内の各複数のデータ線にそれぞれ対応した前記Ｄ／Ａ変換器から出力される複数のアナログ階調電圧を受ける選択手段と、前記複数のデータ線に共通して設けられ、前記選択手段により択一的に選択されたアナログ階調電圧を受けて出力する、複数のデータ線に共通して設けられたアナログバッファと、前記アナログバッファの出力を受けて前記複数のデータ線の１つに択一的に分配する分配手段と、前記多数のデータ線の各々毎に設けられ、対応するデータ線に対応する前記データラッチから出力されるデジタルデータの少なくとも最上位ビット信号に従って、対応するデータ線を高駆動電圧と低駆動電圧の何れか一方にプリチャージするプリチャージ手段と、前記選択手段と前記分配手段と前記プリチャージ手段とを制御する制御手段とを具備しており、プリチャージ期間とそれに続く複数の書き込み期間とからなる各走査線選択期間において、前記制御手段は、前記プリチャージ期間において、前記アナログバッファの出力を前記複数のデータ線の全てから切り離すように前記分配手段を制御し、前記プリチャージ手段の全てを動作させて前記多数のデータ線の全てをプリチャージし、前記複数の書き込み期間において、前記プリチャージ手段の全てを不動作状態にする一方、前記選択手段と前記分配手段を制御して、前記複数の書き込み期間の内の第１の書き込み期間において、前記複数のデータ線の内の第１のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第１のデータ線に供給し、前記複数の書き込み期間の内の第２の書き込み期間において、前記複数のデータ線の内の第２のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第２のデータ線に供給することを特徴とするパネル表示装置のデータ線駆動回路。
【請求項２】
パネル表示装置のデータ線駆動回路において、１走査線分のデジタルデータを保持するデータラッチと、パネル表示装置の多数のデータ線の内の各複数のデータ線にそれぞれ対応したデジタルデータを受け、１つのデータ線に対応したデジタルデータを択一的に出力する選択手段と、前記複数のデータ線に共通して設けられ、前記選択手段から出力されるデジタルデータを受けてＤ／Ａ変換して、アナログ階調電圧を出力するＤ／Ａ変換器と、前記複数のデータ線に共通して設けられ、前記Ｄ／Ａ変換器から出力されるアナログ階調電圧を受けて出力するアナログバッファと、前記アナログバッファの出力を受けて前記複数のデータ線の１つに択一的に分配する分配手段と、前記多数のデータ線の各々毎に設けられ、前記データラッチから出力されるデジタルデータの少なくとも最上位ビット信号に従って、対応するデータ線を高駆動電圧と低駆動電圧の何れか一方にプリチャージするプリチャージ手段と、前記選択手段と前記分配手段と前記プリチャージ手段とを制御する制御手段とを具備しており、プリチャージ期間とそれに続く複数の書き込み期間とからなる各走査線選択期間において、前記制御手段は、前記プリチャージ期間において、前記アナログバッファの出力を前記複数のデータ線の全てから切り離すように前記分配手段を制御し、前記プリチャージ手段の全てを動作させて前記多数のデータ線の全てをプリチャージし、前記複数の書き込み期間において、前記プリチャージ手段の全てを不動作状態にする一方、前記選択手段と前記分配手段を制御して、前記複数の書き込み期間の内の第１の書き込み期間において、前記複数のデータ線の内の第１のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第１のデータ線に供給し、前記複数の書き込み期間の内の第２の書き込み期間において、前記複数のデータ線の内の第２のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第２のデータ線に供給することを特徴とするパネル表示装置のデータ線駆動回路。
【請求項３】
前記アナログバッファは、電流吸い込み能力の高い第１の駆動回路と電流吐き出し能力の高い第２の駆動回路とを並列して設けてなり、前記高駆動電圧にプリチャージされたデータ線にアナログ階調電圧を出力する場合には、前記第１の駆動回路が動作され、前記第２の駆動回路は不動作状態に維持され、前記低駆動電圧にプリチャージされたデータ線にアナログ階調電圧を出力する場合には、前記第２の駆動回路が動作され、前記第１の駆動回路は不動作状態に維持されることを特徴とする請求項１又は２に記載のパネル表示装置のデータ線駆動回路。
【請求項４】
前記第１の駆動回路は、ゲートとドレインとが互いに接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの前記ゲートにゲートが共通接続され、ソースが前記アナログバッファの出力に接続された第２のＰＭＯＳトランジスタと、前記第１と第２のＰＭＯＳトランジスタの共通接続されたゲートと前記低駆動電圧との間に接続された第１のスイッチと、前記第１のＰＭＯＳトランジスタの前記ドレインと前記低駆動電圧との間に接続された第１の定電流源と、前記アナログバッファの入力と前記第１のＰＭＯＳトランジスタのソースとの間に接続された第２のスイッチと、前記アナログバッファの入力と前記高駆動電圧との間に接続された第３のスイッチと、前記第２のＰＭＯＳトランジスタのドレインと前記低駆動電圧との間に接続された第４のスイッチと、前記第２のＰＭＯＳトランジスタの前記ソースと前記高駆動電圧との間に直列に接続された第２の定電流源と第５のスイッチとを具備しており、前記第１の駆動回路が動作するとき、前記第１から第５のスイッチの全てが開状態にある状態から、最初に前記第１のスイッチが閉じられて、前記第１と第２のＰＭＯＳトランジスタの共通接続されたゲートを前記低駆動電圧にプリチャージし、次いで、前記第１のスイッチを開放した後、前記第２及び第３のスイッチを閉じ、その後、前記第４及び第５のスイッチを閉じるように、前記第１から第５のスイッチが制御されることを特徴とする請求項３に記載のパネル表示装置のデータ線駆動回路。
【請求項５】
前記第２の駆動回路は、ゲートとドレインとが互いに接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタの前記ゲートにゲートが共通接続され、ソースが前記アナログバッファの出力に接続された第２のＮＭＯＳトランジスタと、前記第１と第２のＮＭＯＳトランジスタの共通接続されたゲートと前記高駆動電圧との間に接続された第６のスイッチと、前記第１のＮＭＯＳトランジスタの前記ドレインと前記高駆動電圧との間に接続された第３の定電流源と、前記アナログバッファの入力と前記第１のＮＭＯＳトランジスタのソースとの間に接続された第７のスイッチと、前記アナログバッファの入力と前記低駆動電圧との間に接続された第８のスイッチと、前記第２のＮＭＯＳトランジスタのドレインと前記高駆動電圧との間に接続された第９のスイッチと、前記第２のＮＭＯＳトランジスタの前記ソースと前記低駆動電圧との間に直列に接続された第４の定電流源と第１０のスイッチとを具備しており、前記第２の駆動回路が動作するとき、前記第６から第１０のスイッチの全てが開状態にある状態から、最初に前記第６のスイッチが閉じられて、前記第１と第２のＮＭＯＳトランジスタの共通接続されたゲートを前記高駆動電圧にプリチャージし、次いで、前記第６のスイッチを開放した後、前記第７及び第８のスイッチを閉じ、その後、前記第９及び第１０のスイッチを閉じるように、前記第６から第１０のスイッチが制御されることを特徴とする請求項４に記載のパネル表示装置のデータ線駆動回路。
【請求項６】
前記パネル表示装置は、多数の走査線と多数のデータ線の間に配列された画素電極と、液晶を挟んで対向する対向電極とを備え、前記画素電極の各々はスイッチングトランジスタを介して対応するデータ線と接続されており、前記対向電極には極性信号に応じて反転する電圧が印加され、
前記プリチャージ手段は、前記データラッチから出力される１走査線分の前記デジタルデータの少なくとも最上位ビット信号と前記極性信号に従って、対応するデータ線を高駆動電圧と低駆動電圧の何れか一方にプリチャージすることを特徴とする請求項１から５のいずれか１項に記載のパネル表示装置のデータ線駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パネル表示装置のデータ線駆動回路に係わるものであり、ＴＦＴ−ＬＣＤ（薄膜トランジスタ駆動式液晶ディスプレイ）などの液晶表示装置やアクティブマトリクス駆動有機ＥＬディスプレイに代表されるパネル表示装置を低電力消費で駆動できる、パネル表示装置のデータ線駆動回路に係わるものである。
【０００２】
【従来の技術】
現在、液晶表示装置は様々な分野で利用されている。液晶表示装置が携帯機器に組み込まれる場合、充電することなく携帯機器が連続して利用できる時間を長くできように、携帯機器の消費電力をできる限り少なくすることが求められ、その一環として、液晶表示装置の消費電力をできる限り少なくすることも求められている。そのために、様々な省電力対策が提案され、あるものは実施されている。
【０００３】
ＰＤＡ、携帯ゲーム機器、携帯電話などの手持ち式の携帯機器に組み込まれている液晶表示装置は、表示画面の寸法が比較的小さく、それに伴い、画素数も少ない。小型で画素数も少ないＴＦＴ−ＬＣＤパネルを駆動する場合、水平走査周波数も低く、ＴＦＴ−ＬＣＤパネルの負荷容量も小さいため、液晶表示装置のデータ線駆動回路の消費電力において出力バッファの静消費電力の占める割合が大きい。
【０００４】
簡単に説明するならば、ＴＦＴ−ＬＣＤパネルのデータ線駆動回路の消費電力は、ＴＦＴ−ＬＣＤパネルのデータ線を充電するために必要な電力と、データ線駆動回路自体で消費される電力とに分けられる。小型で画素数も少ないＴＦＴ−ＬＣＤパネルの場合、データ線の負荷容量も小さいため、データ線を充電するために必要な電力も小さい。その結果、ＴＦＴ−ＬＣＤパネルのデータ線駆動回路の全消費電力の内、データ線駆動回路自体で消費される電力の割合が高く、そして、データ線駆動回路自体で消費される電力の内、出力バッファの静消費電力の占める割合が大きい。同様な問題は、液晶表示装置に限らず、アクティブマトリクス駆動有機ＥＬディスプレイなどの他のパネル表示装置が小型の場合にも、その階調電圧でデータ線を駆動するデータ線駆動回路において、発生する。
【０００５】
ここで、従来の液晶表示装置のデータ線駆動回路を見るならば、特開平７−１３５２８号公報及び特開平７−１０４７０３号公報は、ＬＣＤパネルを時分割駆動することを提案している。しかし、この構成は、ＬＣＤパネルと、それとは別体のコラムドライバ回路との間の外部配線数を削減するためのものである。
【０００６】
更に、これら公報のデータ線駆動回路は、指定された駆動電圧にデータ線を駆動する前に、例えばハイレベルに対応する固定電圧に全データ線を一斉に且つ一旦プリチャージし、その後に、プリチャージされた各データ線を、それぞれ指定された駆動電圧まで放電するように構成されている。これは、データ線の充電時間よりもデータ線の放電時間の方が短いという認識に基づくものであり、この手順により、データ線を指定駆動電圧に駆動する時間を短縮可能であると考えている。しかし、指定駆動電圧に係りなく全データ線を例えばハイレベルの固定電圧に一斉にプリチャージするので、指定駆動電圧がロウレベルに近い場合、プリチャージせずにデータ線を指定駆動電圧に駆動する場合より、指定駆動電圧に駆動する時間がむしろ長くなる可能性がある。
【０００７】
また、特開平７−１７３５０６号公報は、デジタル−アナログ変換器の出力を時分割的にデータラインに供給することを提案している。しかし、この構成は、画素数の増大に伴って生じるデータ線駆動回路全体の大型化を解消するためのものであり、低電力消費化を目的とするものではない。
【０００８】
更に、特開平７−１７３５０６号公報は、第２発明として、駆動出力電圧が中間駆動電圧以上の場合にはデータ線を最大駆動電圧にプリチャージし、駆動出力電圧が中間駆動電圧以下の場合にはデータ線を最小駆動電圧にプリチャージすることを提案している。しかし、そのようなプリチャージ電圧の選択方法については具体的な開示が全くない。
【０００９】
また、特開平１１−１１９７４１号公報は、隣接するデータ線の一方を、最大駆動電圧にプリチャージした後、電流吸い込み能力の高いオペアンプで指定駆動電圧に駆動し、隣接するデータ線の他方を、最小駆動電圧にプリチャージした後、電流吐き出し能力の高いオペアンプで指定駆動電圧に駆動して、対向電極の電圧変動を抑制して、表示むらを低減することを提案している。この発明では、同一のデータ線は、指定駆動電圧に係りなく、最大駆動電圧か最小駆動電圧の何れか一方の固定電圧に常にプリチャージされることになる。
【００１０】
【発明が解決しようとする課題】
以上挙げた従来例はいずれも、液晶表示装置のデータ線駆動回路における出力バッファの静消費電力を削減することを意図するものではない。このように、液晶表示装置のデータ線駆動回路における出力バッファの静消費電力を削減することにより、液晶表示装置の電力消費を削減する液晶表示装置のデータ線駆動回路は従来なかった。  そこで、本発明は、液晶表示装置のようなパネル表示装置のデータ線駆動回路における出力バッファの静消費電力を削減することにより、パネル表示装置を低電力消費で駆動できる、パネル表示装置のデータ線駆動回路を提供せんとするものである。
【００１１】
【課題を解決するための手段】
本発明の第１の特徴によるならば、パネル表示装置のデータ線駆動回路は、１走査線分のデジタルデータを保持するデータラッチと、前記データラッチからのデジタルデータを受けてＤ／Ａ変換して、アナログ階調電圧を出力するＤ／Ａ変換器と、パネル表示装置の多数のデータ線の内の各複数のデータ線にそれぞれ対応した前記Ｄ／Ａ変換器から出力される複数のアナログ階調電圧を受ける選択手段と、前記複数のデータ線に共通して設けられ、前記選択手段により択一的に選択されたアナログ階調電圧を受けて出力する、複数のデータ線に共通して設けられたアナログバッファと、前記アナログバッファの出力を受けて前記複数のデータ線の１つに択一的に分配する分配手段と、前記多数のデータ線の各々毎に設けられ、対応するデータ線に対応する前記データラッチから出力されるデジタルデータの少なくとも最上位ビット信号に従って、対応するデータ線を高駆動電圧と低駆動電圧の何れか一方にプリチャージするプリチャージ手段と、前記選択手段と前記分配手段と前記プリチャージ手段とを制御する制御手段とを具備しており、プリチャージ期間とそれに続く複数の書き込み期間とからなる各走査線選択期間において、前記制御手段は、前記プリチャージ期間において、前記アナログバッファの出力を前記複数のデータ線の全てから切り離すように前記分配手段を制御し、前記プリチャージ手段の全てを動作させて前記多数のデータ線の全てをプリチャージし、前記複数の書き込み期間において、前記プリチャージ手段の全てを不動作状態にする一方、前記選択手段と前記分配手段を制御して、前記複数の書き込み期間の内の第１の書き込み期間において、前記複数のデータ線の内の第１のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第１のデータ線に供給し、前記複数の書き込み期間の内の第２の書き込み期間において、前記複数のデータ線の内の第２のデータ線に対応するアナログ階調電圧を前記アナログバッファに供給し、前記アナログバッファの出力を前記第２のデータ線に供給することを特徴とする。
【００１２】
本発明の第２の特徴によるならば、パネル表示装置のデータ線駆動回路において、１走査線分のデジタルデータをＰ個のブロックに分け（ここで、Ｐは２以上の整数）、同様に、多数のデータ線をＰ個のブロックに分け、更に、データ線駆動回路は、前記Ｐ個のブロックの各ブロックのデジタルデータの少なくとも最上位ビット信号を、ブロックごとにラッチする第１のデータラッチと、前記Ｐ個のブロックの各ブロックのデジタルデータを、ブロックごとにラッチする第２のデータラッチと、前記第２のデータラッチから出力されるデジタルデータを受けてＤ／Ａ変換して、対応するアナログ階調電圧を出力するＤ／Ａ変換器と、前記Ｄ／Ａ変換器から出力される前記アナログ階調電圧を受けて出力する、Ｐ個のデータ線に共通して設けられたアナログバッファと、前記アナログバッファの出力を受けて前記Ｐ個のデータ線の１つに択一的に分配する分配手段と、前記多数のデータ線の各々毎に設けられ、対応するデータ線に対応するデジタルデータの少なくとも最上位ビット信号に従って、対応するデータ線を高駆動電圧と低駆動電圧の何れか一方にプリチャージするプリチャージ手段と、前記第１及び第２のデータラッチと前記分配手段と前記プリチャージ手段とを制御する制御手段とを具備しており、前記制御手段は、各走査線選択期間の第１の期間において、前記第１のデータラッチに保持された前記第１のブロックのデジタルデータの少なくとも最上位ビット信号に従って、前記プリチャージ手段により、前記第１のブロックのデータ線の各々を高駆動電圧と低駆動電圧の何れか一方にプリチャージし、各走査線選択期間の第２の期間において、前記第２のデータラッチに保持された前記第１のブロックのデジタルデータが前記Ｄ／Ａ変換器によりＤ／Ａ変換され前記アナログバッファを介して出力された電圧を、前記分配手段により、前記第１のブロックのデータ線に供給し、並行して、前記第１のデータラッチに保持された前記第２のブロックのデジタルデータの最上位ビット信号に従って、前記プリチャージ手段により、前記第２のブロックのデータ線の各々を高駆動電圧と低駆動電圧の何れか一方にプリチャージし、各走査線選択期間の第３の期間において、前記第２のデータラッチに保持された前記第２のブロックのデジタルデータが前記Ｄ／Ａ変換器によりＤ／Ａ変換され前記アナログバッファを介して出力された電圧を、前記分配手段により、前記第２のブロックのデータ線に供給することを特徴とする。
【００１３】
前記１走査線分のデジタルデータのＰ個のブロックは、例えば、その第１のブロックが前記１走査線分のデジタルデータの１番目のデジタルデータからＰ個毎のデジタルデータからなり、その第２のブロックが前記１走査線分のデジタルデータの２番目のデジタルデータからＰ個毎のデジタルデータからなり、この場合、前記多数のデータ線のＰ個のブロックは、その第１のブロックが前記多数のデータ線の１番目のデータ線からＰ個毎のデータ線からなり、その第２のブロックが２番目のデータ線からＰ個毎のデータ線からなる。しかし、デジタルデータとデータ線のＰ個のブロックへの振り分け方は、これに限定されることなく、様々な態様が考えられることは当業者には明らかであろう。
【００１４】
【作用】
本発明によるならば、パネル表示装置の多数のデータ線１つ１つ毎にアナログバッファを設ける必要がなくなり、２つのデータ線ごとに１つのアナログバッファを設けるならば、アナログバッファの数を半減することができ、３つのデータ線ごとに１つのアナログバッファを設けるならば、アナログバッファの数を１／３に削減することができる。Ｐ本のデータ線ごとに１つのアナログバッファを設けるならば、アナログバッファの数を１／Ｐに削減することができる。
【００１５】
アナログバッファは、動作を維持するための定常的なアイドリング電流（静消費電流）を通常必要とするが、アナログバッファの数を削減することにより、削減したアナログバッファの静消費電流分だけ消費電力を削減することができる。それに伴い、所要面積も削減できる。
【００１６】
更に、アナログバッファを、本発明者が特願平１１−１４５７６８号において開示したようなデータ線駆動回路で構成した場合、アナログバッファ自体のアイドリング電流を低く抑えても高速動作が可能であるので、更に低消費電力のアナログバッファを実現することができる。
【００１７】
更に、階調電圧を出力する前に必ずプリチャージをする場合、アナログバッファは、１走査線選択期間内に、プリチャージと階調電圧出力とを行なうことなる。この動作を複数のデータ線のために時分割で行なうと、プリチャージも複数回必要になる。しかし、本発明では、プリチャージと階調電圧出力とを独立させ、複数のデータ線のために必要なプリチャージを同時に行い、階調電圧出力のみを時分割で行なうか、又は、プリチャージも階調電圧出力も時分割で行なうが、第１のブロックのデータ線のプリチャージのみ単独でおこない、第２のブロック以降のブロックのプリチャージは、その前のブロックのデータ線への階調電圧出力と並行して同時に行なう。従って、プリチャージと階調電圧出力とからなる１データ線駆動を単純に時分割して行なう場合に比較して、プリチャージ期間も階調電圧出力期間も長くすることができる。
【００１８】
また、各データ線のプリチャージ電圧は、当該データ線に書き込むべき出力階調電圧を表すデジタルデータの最上位ビット信号と極性信号により決定される。中央階調より高電位の階調電圧に対しては高駆動電圧、中央階調より低電位の階調電圧に対しては低駆動電圧である。ただし中央階調電圧が駆動電圧範囲の中央値から大きくずれている場合には、プリチャージ電圧が駆動電圧範囲の中央付近となるように上位数ビットのデジタル信号も含めてプリチャージ電圧が決定される。従って、アナログバッファがアナログ階調電圧を出力するとき、アナログバッファがデータ線に電荷を供給して電圧を引き上げる幅およびアナログバッファがデータ線から電荷を引き抜いて電圧を引き下げる幅は、高駆動電圧と低駆動電圧との電圧差のほぼ半分以下にできるので、データ線へのアナログ階調電圧の書き込み時間を短縮することができる。ここで、駆動電圧は電源電圧範囲を越えることは一般にないので、上記した「高駆動電圧」と「低駆動電圧」は、通常、電源電圧の最大値ＶＤＤと最小値ＶＳＳとなる。しかし、「高駆動電圧」が、電源電圧の最大値ＶＤＤより少し低い電圧でも、「低駆動電圧」は、電源電圧の最小値ＶＳＳより少し高い電圧でもよい。また、プリチャージ電圧が、電源電圧の最大値ＶＤＤと最小値ＶＳＳを含む複数の電圧であってもよく、この場合にも、最上位ビットを含む上位数ビットのデジタル信号によりプリチャージ電圧を選択する。
【００１９】
【発明の実施の形態】
以下、本発明を液晶表示装置に適用した実施例を添付図面を参照して説明する。
図１は、本発明によるデータ線駆動回路を実施したコモン反転駆動式のデータドライバの構成を示すブロック図である。図１に示すように、ＴＦＴ−ＬＣＤ表示装置のための本発明によるデータ線駆動回路は、クロックＣＬＫを受けてデータをとり込むタイミングを発生するシフトレジスタ１０と、シリアルに送られてくるデジタルデータを受けてシフトレジスタ１０のタイミングに応じて順次取り込むと共に、同様にシフトレジスタ１０のタイミングに応じて、取り込んだデータをパラレルに出力するデータレジスタ１２と、データレジスタ１２からパラレルに出力されたデータを受けてラッチするデータラッチ１４と、データラッチ１４からパラレルにデータを受けるＤ／Ａ変換器１６と、そのＤ／Ａ変換器１６に階調電圧を供給する階調電圧発生回路１８とを具備している。
【００２０】
更に、データ線駆動回路は、Ｄ／Ａ変換器１６の出力を受ける選択回路（切替回路）２０と、切替回路２０の出力を受けるアナログバッファ群２２と、そのアナログバッファ群２２の出力を受け、ＴＦＴ−ＬＣＤのＴＦＴアレイ（画素アレイ）２８のデータ線３０ｉ（ｉ＝１からＫ）のそれぞれに接続された分配回路（切替回路）２４と、各データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れか一方にプリチャージするプリチャージ回路２６とを具備している。ここで、データ線３０ｉ（ｉ＝１からＫ）は、３０１、３０２、３０３、３０４、・・・、３０Ｋの順番に配列されている。従って、データ線３０２は、データ線３０１とデータ線３０３との間に、データ線３０１とデータ線３０３とに隣接して位置している。
【００２１】
ＴＦＴ−ＬＣＤのＴＦＴアレイ２８においては、多数の画素電極が、多数の行と多数の列とに配列されており、各画素電極と対向電極との間に挟まれた液晶により各画素容量３２が形成されている。各画素容量３２の画素電極は、付属するスイッチングトランジスタ（ＴＦＴ）３４のドレインに接続されている。各行のスイッチングトランジスタ３４のゲートは、対応する行選択線（走査線又はゲート線ともいう）３６に接続され、各列のスイッチングトランジスタ３４のソースは、対応するデータ線（列選択線）３０ｉに接続されている。行選択線３６は、行選択ドライバ（不図示）により選択的に駆動される。また対向電極には極性信号ＰＯＬに応じて反転するコモン電圧Ｖｃｏｍが印加されている。
【００２２】
次に、選択回路２０と、アナログバッファ群２２と、分配回路２４の構成を、１つのアナログバッファ２２Ａを例に取り上げて、説明する。
【００２３】
図示の実施例においては、Ｄ／Ａ変換器１６の出力は、選択回路２０において、３つの出力毎に纏められて、３つのスイッチを介して、アナログバッファ群２２内の１つのアナログバッファに択一的に入力される。データ線３０１に対応するＤ／Ａ変換器１６の出力Ｖ１は、選択回路２０内のスイッチ２０１を介してアナログバッファ２２Ａの入力に接続されている。データ線３０２に対応するＤ／Ａ変換器１６の出力Ｖ２は、スイッチ２０２を介して同じアナログバッファ２２Ａの入力に接続されている。更に、データ線３０３に対応するＤ／Ａ変換器１６の出力Ｖ３は、スイッチ２０３を介して同じアナログバッファ２２Ａの入力に接続されている。例えば、データ線がＫ本あると仮定すると、データ線３０（３ｊ−２）、データ線３０（３ｊ−１）及びデータ線３０（３ｊ）に対応するＤ／Ａ変換器１６の３つの出力が、選択回路２０により択一的に１つのアナログバッファの入力に供給される。ここで、ｊ＝１からＭ（但し、Ｍ＝Ｋ／３であり、Ｋ／３が整数でないときには、Ｋ／３の小数点以下を切り上げた整数）である。なお、Ｋ／３が整数でないときには、Ｋより大きい（３ｊ−１）及び／又は（３ｊ）は存在しない。
【００２４】
分配回路２４においては、アナログバッファ２２Ａの出力が、スイッチ２４１を介してデータ線３０１に接続され、スイッチ２４２を介してデータ線３０２に接続され、スイッチ２４３を介してデータ線３０３に接続されている。従って、データ線３０（３ｊ−２）、データ線３０（３ｊ−１）及びデータ線３０（３ｊ）に対応するＤ／Ａ変換器１６の３つの出力を選択回路２０を介して択一的に受ける１つのアナログバッファの出力は、分配回路２４を介して、データ線３０（３ｊ−２）、データ線３０（３ｊ−１）及びデータ線３０（３ｊ）に択一的に分配される。
【００２５】
そして、選択回路２０のスイッチ群と分配回路２４のスイッチ群は、制御回路４０によりオンオフ制御される。具体的には、スイッチ２０（３ｊ−２）とスイッチ２４（３ｊ−２）（例えば、スイッチ２０１とスイッチ２４１）とが、制御回路４０からのスイッチ制御信号Ｓ１により、一緒にオン状態になり、一緒にオフ状態になるように制御される。そして、スイッチ２０（３ｊ−１）とスイッチ２４（３ｊ−１）（例えば、スイッチ２０２とスイッチ２４２）とが、制御回路４０からのスイッチ制御信号Ｓ２により、一緒にオン状態になり、一緒にオフ状態になるように制御される。同様に、スイッチ２０（３ｊ）とスイッチ２４（３ｊ）（例えば、スイッチ２０３とスイッチ２４３）とが、制御回路４０からのスイッチ制御信号Ｓ３により、一緒にオン状態になり、一緒にオフ状態になるように制御される。
【００２６】
プリチャージ回路２６において、各データ線３０ｉがスイッチ２６ｉ（ｉ＝１からＫ）を介して最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳに択一的に接続されている。スイッチ２６ｉは、データ線３０ｉを最大駆動電圧ＶＤＤに接続する状態と、データ線３０ｉを最小駆動電圧ＶＳＳに接続する状態と、データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの両方から切り離す状態との３つの状態をとることができる。そして、各スイッチ２６ｉは、制御回路４０からのプリチャージ信号Ｓ０と、コモン反転駆動を制御する極性信号ＰＯＬと、データラッチ１４からＤ／Ａ変換器１６に供給される各データ線に対応するデジタルデータの最上位ビット信号Ｄ０ｉ（ｉ＝１からＫ）とにより、制御される。具体的には、スイッチ２６ｉは、プリチャージ信号Ｓ０がアクティブなとき、デジタルデータの最上位ビット信号Ｄ０ｉと極性信号ＰＯＬとに従って、データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続する。スイッチ２６ｉは、プリチャージ信号Ｓ０がインアクティブなとき、デジタルデータの最上位ビット信号Ｄ０ｉと極性信号ＰＯＬとに係りなく、データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの両方から切り離す。なお本実施例では、各スイッチ２６ｉの制御に寄与するデジタルデータが最上位ビット信号Ｄ０ｉだけの場合について説明するが、最上位ビット信号Ｄ０ｉを含む上位数ビットにより各スイッチ２６ｉを制御することも可能である。
【００２７】
また、極性信号ＰＯＬは、階調電圧発生回路１８にも供給され、コモン電圧Ｖｃｏｍの反転に応じて階調電圧全体も反転させる。このようなコモン反転駆動の制御においては、同じデジタルデータに対してもデータ線に出力される電圧値は極性信号により変化する。液晶表示装置におけるコモン反転駆動自体は、当業者に周知であるので、極性信号ＰＯＬを含めてコモン反転駆動の説明は本明細書では最小限に止める。
【００２８】
次に、図１に示すデータ線駆動回路の動作を図解するタイミングチャートを示す図２を参照して、図１に示すデータ線駆動回路の動作を説明する。図２は、極性信号ＰＯＬが「１」（ハイレベル）で非反転状態の場合におけるアナログバッファの出力電圧と、極性信号ＰＯＬが「０」（ローレベル）で反転状態の場合におけるアナログバッファの出力電圧とを図示しているが、最初に、極性信号ＰＯＬが「１」（ハイレベル）で非反転状態の場合の動作を説明する。なお極性信号ＰＯＬが「１」（ハイレベル）で非反転状態の場合におけるコモン電圧Ｖｃｏｍは最小駆動電圧ＶＳＳに等しく、極性信号ＰＯＬが「０」（ローレベル）で反転状態の場合におけるコモン電圧Ｖｃｏｍは最大駆動電圧ＶＤＤに等しいとする。
【００２９】
１走査線（ゲート線）選択期間に出力する全データが、データレジスタ１２からデータラッチ１４に送られてラッチされ、そのラッチされている１走査線分のＫ個のデジタルデータが、階調電圧発生回路１８から階調電圧を受けるＤ／Ａ変換器１６において、Ｋ個のアナログ電圧Ｖｉ（ｉ＝１からＫ）に変換される。極性信号ＰＯＬが「１」（ハイレベル）で、コモン反転駆動が非反転状態の場合、階調電圧発生回路１８は、デジタルデータの最小値が最小駆動電圧ＶＳＳに対応し、デジタルデータの最大値が最大駆動電圧ＶＤＤに対応するような階調電圧をＤ／Ａ変換器１６に出力する。従って、図２に示すように、デジタルデータの最上位ビットが「１」の場合、例えばＤ０１＝１の場合、アナログ電圧Ｖ１は、中間電圧Ｖｍ以上の高い電圧となり、デジタルデータの最上位ビットが「０」の場合、例えばＤ０２＝０やＤ０３＝０の場合、アナログ電圧Ｖ２及びＶ３は、中間電圧Ｖｍ未満の低い電圧となる。ここで中間電圧Ｖｍは駆動電圧範囲の中央付近の電圧であり、中央階調電圧と一致していてもよい。
【００３０】
一方、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がアクティブされ、Ｎ番目の行選択線３６が択一的に駆動され、そのＮ番目の行選択線３６にゲートが接続されているＮ番目行の全スイッチングトランジスタ３４がオン状態に置かれる。それ以外の行のスイッチングトランジスタ３４がオフ状態に維持される。
【００３１】
図１に示すように、１つのアナログバッファが、３つのデータ線ごとに１つの割合で設けられている場合には、１走査線選択期間は、図２に示すように、１つのプリチャージ期間と３つの書き込み期間からなる。そこで、説明の簡略化のため、データ線３０１からデータ線３０３に関連する部分のみを説明する。データ線３０４以降の部分の動作は、当業者には、データ線３０１からデータ線３０３に関連する部分の動作から理解される筈である。
【００３２】
図２に示すように、１走査線選択期間の最初はプリチャージ期間であり、そのプリチャージ期間において、制御回路４０は、プリチャージ信号Ｓ０をアクティブにし、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、プリチャージ回路２６は、Ｄ／Ａ変換器１６介して受けた各データ線のデジタルデータの最上位ビット信号Ｄ０ｉと極性信号ＰＯＬとに従って、データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続し、データ線３０ｉをプリチャージする。
【００３３】
上述したように極性信号ＰＯＬが非反転を示している場合には、例えば、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であったとき、すなわち、そのデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ１が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上のとき、プリチャージ回路２６のスイッチ２６１は最大駆動電圧ＶＤＤに接続されて、データ線３０１は最大駆動電圧ＶＤＤにプリチャージされる。また、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であったとき、すなわち、そのデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ２が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満のとき、プリチャージ回路２６のスイッチ２６２は最小駆動電圧ＶＳＳに接続されて、データ線３０２は最小駆動電圧ＶＳＳにプリチャージされる。更に、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が「０」であったとき、プリチャージ回路２６のスイッチ２６３は最小駆動電圧ＶＳＳに接続されて、データ線３０３は最小駆動電圧ＶＳＳにプリチャージされる。このようにして、プリチャージ期間において、データ線３０１からデータ線３０Ｋまでの全データ線の各々が、そのデータ線に書き込むべきアナログ電圧Ｖｉに近い最大駆動電圧ＶＤＤまたは最小駆動電圧ＶＳＳにプリチャージされる。
【００３４】
プリチャージ期間に続く３つの書き込み期間において、図２に示すように、制御回路４０は、プリチャージ信号Ｓ０をインアクティブ状態に維持する一方、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３を順次アクティブ状態にする。その結果、プリチャージ終了後、全データ線３０ｉは、最大駆動電圧ＶＤＤとも最小駆動電圧ＶＳＳとも切り離され、デジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖｉを書き込み可能となる。  プリチャージ期間に続く最初の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をアクティブにする一方、スイッチ制御信号Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、選択回路２０のスイッチ２０１と分配回路２４のスイッチ２４１とが閉じ、スイッチ２０２、２０３とスイッチ２４２、２４３は開状態に維持される。従って、データ線３０１に対応するデジタルデータをＤ／Ａ変換器１６が変換して得られるアナログ電圧Ｖ１がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４１を介してデータ線３０１に接続され、データ線３０１に出力階調電圧Ｖ１が書き込まれる。
【００３５】
上述した例では、データ線３０１は最大駆動電圧ＶＤＤにプリチャージされており、データ線３０１に対応するデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ１が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上であるので、アナログバッファ２２Ａは、最大駆動電圧ＶＤＤにプリチャージされているデータ線３０１から電荷を引き抜いて、データ線３０１をアナログ出力階調電圧Ｖ１に書き込む。
【００３６】
２番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をインアクティブにし、スイッチ制御信号Ｓ２をアクティブにする一方、スイッチ制御信号Ｓ３をインアクティブ状態に維持する。その結果、スイッチ２０１とスイッチ２４１とが開き、スイッチ２０２とスイッチ２４２とが閉じ、スイッチ２０３とスイッチ２４３は開状態に維持される。従って、データ線３０２に対応するデジタルデータをＤ／Ａ変換器１６が変換して得られるアナログ電圧Ｖ２がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４２を介してデータ線３０２に接続され、データ線３０２に出力階調電圧Ｖ２が書き込まれる。
【００３７】
上述した例では、データ線３０２は最小駆動電圧ＶＳＳにプリチャージされており、データ線３０２に対応するデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ２が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最小駆動電圧ＶＳＳにプリチャージされているデータ線３０２に電荷を供給して、データ線３０２をアナログ出力階調電圧Ｖ２に書き込む。
【００３８】
３番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をインアクティブ状態に維持し、スイッチ制御信号Ｓ２をインアクティブにし、スイッチ制御信号Ｓ３をアクティブにする。その結果、スイッチ２０１とスイッチ２４１は開状態に維持され、スイッチ２０２とスイッチ２４２とが開き、スイッチ２０３とスイッチ２４３とが閉じる。従って、データ線３０３に対応するデジタルデータをＤ／Ａ変換器１６が変換して得られるアナログ電圧Ｖ３がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４３を介してデータ線３０３に接続され、データ線３０３に出力階調電圧Ｖ３が書き込まれる。
【００３９】
上述した例では、データ線３０３は最小駆動電圧ＶＳＳにプリチャージされており、データ線３０３に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ３が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最小駆動電圧ＶＳＳにプリチャージされているデータ線３０３に電荷を供給して、データ線３０３をアナログ出力階調電圧Ｖ３に書き込む。
【００４０】
図２に示すように、次の１走査線選択期間、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がインアクティブされ、｛Ｎ＋１｝番目のゲート信号がアクティブされ、｛Ｎ＋１｝目の行選択線３６が選択的に駆動される。この場合の１走査線選択期間にも、制御回路４０により、プリチャージ信号Ｓ０及びスイッチ制御信号Ｓ１、Ｓ２、Ｓ３が同様に制御される。
【００４１】
以上説明した動作例は、極性信号ＰＯＬが「１」（ハイレベル）で、コモン反転駆動が非反転状態の場合である。次に極性信号ＰＯＬが「０」（ローレベル）で、コモン反転駆動が反転状態の場合について説明する。このときコモン電圧Ｖｃｏｍ’は、最大駆動電圧ＶＤＤであり、階調電圧発生回路１８は階調電圧全体を反転させ、デジタルデータの最小値が最大駆動電圧ＶＤＤに対応し、デジタルデータの最大値が最小駆動電圧ＶＳＳに対応するような階調電圧をＤ／Ａ変換器１６に出力する。従って、図２に示すように、デジタルデータの最上位ビットが「１」の場合、例えばＤ０１＝１の場合、アナログ電圧Ｖ１’は、中間電圧Ｖｍ’未満の低い電圧となり、デジタルデータの最上位ビットが「０」の場合、例えばＤ０２＝０やＤ０３＝０の場合、アナログ電圧Ｖ２’及びＶ３’は、中間電圧Ｖｍ’以上の高い電圧となる。そして、このようにデータ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であったときは、そのデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ１’が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ’未満となるので、プリチャージ回路２６のスイッチ２６１は最小駆動電圧ＶＳＳに接続されて、データ線３０１は最小駆動電圧ＶＳＳにプリチャージされる。また、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であったときには、そのデジタルデータをＤ／Ａ変換して得られるアナログ電圧Ｖ２’が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ’以上となるので、プリチャージ回路２６のスイッチ２６２は最大駆動電圧ＶＤＤに接続されて、データ線３０２は最大駆動電圧ＶＤＤにプリチャージされる。更に、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が「０」であったときには、プリチャージ回路２６のスイッチ２６３は最大駆動電圧ＶＤＤに接続されて、データ線３０３は最大駆動電圧ＶＤＤにプリチャージされる。以上を除き、極性信号ＰＯＬが「０」（ローレベル）で、コモン反転駆動が反転状態の場合の動作は、極性信号ＰＯＬが「１」（ハイレベル）で、コモン反転駆動が非反転状態の場合の動作と同一であるので、説明を省略する。
【００４２】
アナログバッファは、動作を維持するための定常的なアイドリング電流（静消費電流）を通常必要とするが、アナログバッファの数を削減することにより、削減したアナログバッファの静消費電流分だけ消費電力を削減することができる。例えば、１水平線が２４０画素からなる場合、データ線は２４０本となり、各データ線ごとに１つのアナログバッファを設ける場合には、２４０のアナログバッファが必要になるが、上記した実施例のように、３つのデータ線ごとに１つのアナログバッファを共通に設ける場合には、８０のアナログバッファで足りる。
【００４３】
図１に示した実施例を、３本以外の複数本のデータ線ごとに１つのアナログバッファを共通に設けるように変更できることは、当業者には明らかであろう。そして、そのような変更は、当業者であれば、上記した実施例の説明から容易に実現できるであろう。例えば、２つのデータ線ごとに１つのアナログバッファを設けるならば、データ線は２４０本の場合には、１２０のアナログバッファで足りる。４つのデータ線ごとに１つのアナログバッファを設けるならば、データ線は２４０本の場合には、６０のアナログバッファで足りる。
【００４４】
このように、複数本のデータ線ごとに１つのアナログバッファを共通に設けることにより、アナログバッファ全体の静消費電流分が大幅に削減でき、結果として、データ線駆動回路の消費電力が大幅に削減できることが理解できよう。アナログバッファの削減に伴い、所要面積も削減できる。
【００４５】
また、上記した実施例では、各走査線選択期間の最初のプリチャージ期間に、全データ線を一斉にプリチャージする。一方、各走査線選択期間のプリチャージ期間に続く３つの連続する書き込み期間において、３つのデータ線に１つのアナログバッファから順次アナログ階調電圧が時分割出力される。このようにすることにより、各書き込み期間の直前にプリチャージするように走査線選択期間を割り振る場合に比べて、１走査線選択期間内に占めるプリチャージ期間の割合を小さくでき、その結果、１走査線選択期間内の各書き込み期間の長さを十分に確保できる。更に、必要ならば、各書き込み期間の長さだけでなく、プリチャージ期間の長さも長くできる。
【００４６】
更に、各走査線選択期間のプリチャージ期間において、プリチャージ回路が、全データ線一斉に、各データ線を最大駆動電圧ＶＤＤまたは最小駆動電圧ＶＳＳに択一的にプリチャージする。そのプリチャージ電圧は、当該データ線に書き込むべき出力階調電圧を表すデジタルデータの最上位ビット信号（Ｄ０１からＤ０Ｋ）と、極性信号ＰＯＬとにより、各データ線ごとに決定される。プリチャージ期間に続く３つの連続する書き込み期間において、３つのデータ線に１つのアナログバッファから順次アナログ階調電圧が時分割出力される。従って、アナログバッファがデータ線に電荷を供給して電圧を引き上げる幅およびアナログバッファがデータ線から電荷を引き抜いて電圧を引き下げる幅は、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの電圧差の半分以下にできるので、データ線へのアナログ階調電圧の書き込み時間を短縮できる。
【００４７】
更に、上記した実施例では、プリチャージ期間を各走査線選択期間内に設けることにより、全データ線のみならず選択走査線に接続される各画素容量も択一的にプリチャージする。これは、例えばプリチャージ期間にデータ線を最大駆動電圧ＶＤＤにプリチャージをして、書込み期間にアナログバッファによりデータ線から電荷を引き抜いて電圧を引き下げることにより階調電圧を画素容量に書き込む場合、電流吸い込み能力が高く電流吐出し能力が低いアナログバッファでは、画素容量も階調電圧付近までプリチャージされていないと階調電圧を画素容量に正確に書き込むことができないからである。したがって、プリチャージ期間を各走査線選択期間内に設け、データ線のみならず選択走査線に接続される各画素容量も択一的にプリチャージすることにより、電流吸い込み能力と電流吐出し能力に差のあるアナログバッファを用いる場合でも、書き込み期間におけるアナログ階調電圧の各画素容量への書き込みを高精度かつ速やかに行うことができる。
【００４８】
ここで、図１に示す実施例では、隣接するデータ線に対して順次アナログ階調電圧が時分割出力されるので、通常のマルチプレックス方式より配線面積を小さくできる。更に、１走査線分の全デジタルデータがデータラッチに取り込まれているので、データの並べ替えも不要である。
【００４９】
また、各データ線に実際に書き込むべきアナログ出力階調電圧に応じて、各データ線を最大駆動電圧ＶＤＤ又は最小駆動電圧ＶＳＳに択一的にプリチャージするので、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上のアナログ出力階調電圧をデータ線に実際に書き込むべきときは、最大駆動電圧ＶＤＤにプリチャージされたデータ線から電荷を引き抜く結果になる。従って、電流吸い込み能力の高い駆動回路をアナログバッファとして使用するならば、最大駆動電圧ＶＤＤからアナログ出力階調電圧に迅速に引き下げることができる。一方、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満のアナログ出力階調電圧をデータ線に実際に書き込むべきときは、最小駆動電圧ＶＳＳにプリチャージされたデータ線に電荷を供給する結果になる。従って、電流吐き出し能力の高い駆動回路をアナログバッファとして使用するならば、最小駆動電圧ＶＳＳからアナログ出力階調電圧に迅速に引き上げることができる。
【００５０】
従って、アナログバッファとして、電流吸い込み能力の高い駆動回路と電流吐き出し能力の高い駆動回路とを並列して設け、択一的に使用することにより、各データ線にアナログ出力階調電圧を更に迅速に書き込むことができる。
ここで、その電流吸い込み能力の高い駆動回路と電流吐き出し能力の高い駆動回路とを並列して設けなるアナログバッファとして、本件発明者が特願平１１−１４５７６８号で提案した駆動回路を使用すれば、アナログバッファ自体の静消費電流を削減することができる。
【００５１】
図３は、特願平１１−１４５７６８号に開示されている駆動回路に基づいて構成されたアナログバッファとプリチャージ回路の回路図である。図３は、図１に示すアナログバッファ２２Ａとスイッチ２６１、２６２、２６３に相当する部分を示す。図示の回路は、電流吐き出し能力の高い駆動回路１００と電流吸い込み能力の高い駆動回路２００とから構成される。
【００５２】
プリチャージ回路２６において各スイッチ２６ｉは、データ線３０ｉに接続される出力端子Ｔ２をプリチャージするために、出力端子Ｔ２と低電源電圧ＶＳＳ（最小駆動電圧ＶＳＳ）との間に接続されているスイッチ１１２と、出力端子Ｔ２と高電源電圧ＶＤＤ（最大駆動電圧ＶＤＤ）との間に接続されているスイッチ２１２とから構成されている。そして、スイッチ１１２が、駆動回路１００と対をなして動作し、スイッチ２１２が、駆動回路２００と対をなして動作する。
【００５３】
駆動回路１００において、ＮＭＯＳトランジスタ１０１、１０２の共通ゲートをプリチャージするために、ＶＤＤとトランジスタ１０１、１０２の共通ゲートとの間にスイッチ１１１が接続されている。トランジスタ１０１のドレインは、定電流源１０３を介してＶＤＤに接続され、更に、自身のゲートにも接続されている。また、選択回路２０の対応する出力端子に接続される入力端子Ｔ１とトランジスタ１０１のソースとの間には、トランジスタ１０１のドレイン・ソース間電流を遮断することのできるスイッチ１２１が接続されている。入力端子Ｔ１とＶＳＳとの間には、定電流源１０４とスイッチ１２２とが直列に接続されている。トランジスタ１０２のソースは、アナログバッファ２２Ａの出力端子Ｔ３に接続され、ＶＤＤとトランジスタ１０２のドレインとの間には、トランジスタ１０２のドレイン・ソース間電流を遮断することのできるスイッチ１２３が接続され、出力端子Ｔ３とＶＳＳとの間には、定電流源１０５とスイッチ１２４とが直列接続されている。なお、定電流源１０３および１０４により等しく制御される電流をＩ１１、定電流源１０５により制御される電流をＩ１３とする。
【００５４】
駆動回路２００において、ＰＭＯＳトランジスタ２５１、２５２の共通ゲートをプリチャージするために、ＶＳＳとトランジスタ２５１、２５２の共通ゲートとの間にスイッチ２１１が接続されている。トランジスタ２５１のドレインは、定電流源２５３を介してＶＳＳに接続され、更に、自身のゲートにも接続されている。またトランジスタ２５１のソースと入力端子Ｔ１との間には、トランジスタ２５１のドレイン・ソース間電流を遮断することのできるスイッチ２２１が接続されている。入力端子Ｔ１とＶＤＤとの間には、定電流源２５４とスイッチ２２２とが直列に接続されている。トランジスタ２５２のソースは、アナログバッファ２２Ａの出力端子Ｔ３に接続され、ＶＳＳとトランジスタ２５２のドレインとの間には、トランジスタ２５２のドレイン・ソース間電流を遮断することのできるスイッチ２２３が接続され、出力端子Ｔ３とＶＤＤとの間には、定電流源２５５とスイッチ２２４とが直列接続されている。なお、定電流源２５３および２５４により等しく制御される電流をＩ２１、定電流源２５５により制御される電流をＩ２３とする。
【００５５】
図３の回路において、スイッチ１１２と２１２及び駆動回路１００と２００の動作、非動作は、デジタルデータの最上位ビット信号Ｄ０ｉと、極性信号ＰＯＬと、制御回路４０から供給されるプリチャージ信号Ｓ０及びスイッチ制御信号Ｓ０１、Ｓ０２、Ｓ０３、Ｓ１、Ｓ２、Ｓ３により制御される。
【００５６】
上述したように、スイッチ２６ｉは、その動作期間が、プリチャージ信号Ｓ０により制御され、スイッチ１１２と２１２のどちらが閉じるかは、極性信号ＰＯＬと最上位ビット信号Ｄ０ｉとにより制御される。そのために、極性信号ＰＯＬと最上位ビット信号Ｄ０ｉとは、排他的ＯＲ回路に供給され、その排他的ＯＲ回路の出力により、スイッチ１１２と２１２のどちらが閉じるかが制御される。例えば、極性信号ＰＯＬと最上位ビット信号Ｄ０１とが、２入力排他的ＯＲ回路５０１に供給され、その排他的ＯＲ回路５０１の出力により、スイッチ２６１のスイッチ１１２と２１２のどちらが閉じるかが制御される。極性信号ＰＯＬと最上位ビット信号Ｄ０２とが、排他的ＯＲ回路５０２に供給され、その排他的ＯＲ回路５０２の出力により、スイッチ２６２のスイッチ１１２と２１２のどちらが閉じるかが制御される。極性信号ＰＯＬと最上位ビット信号Ｄ０３とが、排他的ＯＲ回路５０３に供給され、その排他的ＯＲ回路５０３の出力により、スイッチ２６３のスイッチ１１２と２１２のどちらが閉じるかが制御される。
【００５７】
一方、アナログバッファ２２Ａにおいても、駆動回路１００と駆動回路２００のどちらが動作するかは、極性信号ＰＯＬと最上位ビット信号Ｄ０ｉとにより制御される。しかし、アナログバッファ２２Ａは、時分割駆動されるので、最上位ビット信号Ｄ０１は、スイッチ制御信号Ｓ１によりオンオフ制御されるスイッチ４０１を介して、２入力排他的ＯＲ回路４００の一方の入力に供給され、最上位ビット信号Ｄ０２は、スイッチ制御信号Ｓ２によりオンオフ制御されるスイッチ４０２を介して、２入力排他的ＯＲ回路４００の一方の入力に供給され、最上位ビット信号Ｄ０３は、スイッチ制御信号Ｓ３によりオンオフ制御されるスイッチ４０３を介して、２入力排他的ＯＲ回路４００の一方の入力に供給される。そして、２入力排他的ＯＲ回路４００の他方の入力には、極性信号ＰＯＬが供給され、その２入力排他的ＯＲ回路４００の出力により、駆動回路１００と駆動回路２００のどちらが動作するかが制御される。
【００５８】
このようにして、高電圧側の階調電圧がＶｉｎとして入力されると、その出力期間の間、駆動回路２００が動作状態に置かれる一方、駆動回路１００内の全てのスイッチがＯＦＦ状態に維持されて駆動回路１００は不動作状態に維持される。また、低電圧側の階調電圧がＶｉｎとして入力されると、その出力期間の間、駆動回路１００が動作状態に置かれる一方、駆動回路２００内の全てのスイッチがＯＦＦ状態に維持されて駆動回路２００は不動作状態に維持される。
【００５９】
そのようにして駆動回路１００と駆動回路２００の何れか一方が動作状態に置かれるが、動作状態に置かれた駆動回路１００と駆動回路２００内のスイッチは、スイッチ制御信号Ｓ０１、Ｓ０２、Ｓ０３により制御される。スイッチ１１１と２１１は、スイッチ制御信号Ｓ０１により制御され、スイッチ１２１、１２２、２２１、２２２は、スイッチ制御信号Ｓ０２により制御され、スイッチ１２３、１２４、２２３、２２４は、スイッチ制御信号Ｓ０３により制御される。
【００６０】
図４は、図３の回路の動作を図解するタイミング図である。図４において、１走査線選択期間は、プリチャージ期間Ｐ（時刻ｔ０−ｔ１）、第１書き込み期間（時刻ｔ１−ｔ４）、第２書き込み期間（時刻ｔ４−ｔ７）、第３書き込み期間（時刻ｔ７−ｔ１０）に分けられる。
【００６１】
極性信号ＰＯＬは１走査線選択期間毎に反転するが、各１走査線選択期間中は変化しない。そこで、図４の最初の走査線選択期間において、極性信号ＰＯＬが非反転を示していると仮定する。プリチャージ期間において、プリチャージ信号Ｓ０がアクティブにされ、全スイッチ制御信号Ｓ０１、Ｓ０２、Ｓ０３、Ｓ１、Ｓ２、Ｓ３はインアクティブに維持される。従って、プリチャージ期間中、駆動回路１００と２００内の全スイッチはオフ状態に維持される。
【００６２】
ここで、前述したように、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であり、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であり、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が「０」であると仮定する。その結果、スイッチ２６１においては、最上位ビット信号Ｄ０１が「１」であるとき、デジタルデータをＤ／Ａ変換して得られるアナログ電圧が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上となる筈であるので、データ線３０１を最大駆動電圧ＶＤＤにプリチャージするために、スイッチ２１２をオンにし、スイッチ１１２をオフにする。スイッチ２６２においては、最上位ビット信号Ｄ０２が「０」であるとき、デジタルデータをＤ／Ａ変換して得られるアナログ電圧が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満となる筈であるので、データ線３０２を最小駆動電圧ＶＳＳにプリチャージするために、スイッチ１１２をオンにし、スイッチ２１２をオフにする。同様に、スイッチ２６３においては、最上位ビット信号Ｄ０３が「０」であるとき、デジタルデータをＤ／Ａ変換して得られるアナログ電圧が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満となる筈であるので、データ線３０３を最小駆動電圧ＶＳＳにプリチャージするために、スイッチ１１２をオンにし、スイッチ２１２をオフにする。
【００６３】
プリチャージ期間に続く３つの書き込み期間（時刻ｔ１−ｔ１０）の間、プリチャージ信号Ｓ０がインアクティブに維持され、スイッチ制御信号は以下のようにアクティブまたはインアクティブにされる。従って、３つの書き込み期間（時刻ｔ１−ｔ１０）の間中、プリチャージ回路は、非動作状態に置かれ、スイッチ１１２と２１２はオフ状態に維持される。
【００６４】
第１書き込み期間（時刻ｔ１−ｔ４）の間、図２に示すように、スイッチ制御信号Ｓ１はアクティブにされ、スイッチ制御信号Ｓ２及びＳ３は、インアクティブに維持される。その結果、スイッチ２０１と２４１とが閉じられ、更に、スイッチ４０１が閉じられて、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が、駆動回路１００と２００の何れか一方を選択的に動作状態に置くための選択信号として排他的ＯＲ回路４００に供給される。上述して例では、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であるので、駆動回路２００が選択され、時刻ｔ１−ｔ４の間、スイッチ２１１、２２１、２２２、２２３、２２４は図４に示すように制御され、一方、スイッチ１１１、１１２、１２１、１２２、１２３、１２４は全てオフに維持される。
【００６５】
時刻ｔ１で、スイッチ制御信号Ｓ０１によりスイッチ２１１が閉じられ、トランジスタ２５１、２５２の共通ゲート電圧Ｖ２０は電圧ＶＳＳにプリチャージされる。時刻ｔ２で、スイッチ制御信号Ｓ０１によりスイッチ２１１が開放され、電圧Ｖ２０のプリチャージは完了する。時刻ｔ２以後、スイッチ制御信号Ｓ０２によりスイッチ２２１、２２２が閉じられ、電圧Ｖ２０は、入力電圧Ｖｉｎからトランジスタ２５１のゲート・ソース間電圧Ｖｇｓ２５１（Ｉ２１）だけずれた電圧に変化し、Ｖ２０＝Ｖｉｎ＋Ｖｇｓ２５１（Ｉ２１）で安定となる。ここで、Ｖｇｓ２５１（Ｉ１１）はドレイン電流がＩ２１であるときのゲート・ソース間電圧を表す。
【００６６】
時刻ｔ３以後、スイッチ制御信号Ｓ０３によりスイッチ２２３、２２４が閉じられる。その結果、スイッチ２４１を介してトランジスタ２５２のソースに接続されている、プリチャージ期間（時刻ｔ０−ｔ１）の間に電圧ＶＤＤにプリチャージされたデータ線３０１の出力電圧Ｖｏｕｔは、電圧Ｖ２０からトランジスタ２５２のゲート・ソース間電圧Ｖｇｓ２５２（Ｉ２３）だけずれた電圧に変化し、Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ２５２（Ｉ２３）で安定となる。ここで、Ｖｇｓ２５２（Ｉ２３）はドレイン電流がＩ２３であるときのゲート・ソース間電圧を表す。
【００６７】
従って、Ｖｇｓ２５１（Ｉ２１）とＶｇｓ２５２（Ｉ２３）は負の値で、共に等しくなるように電流Ｉ２１、Ｉ２３を制御すれば、上記２式により、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。また、このとき出力電圧範囲は、ＶＳＳ−Ｖｇｓ２５２（Ｉ２３）≦Ｖｏｕｔ≦ＶＤＤとなる。
【００６８】
第１の書き込み期間が終了する時刻ｔ４、スイッチ制御信号Ｓ０２及びＳ０３によりスイッチ２２１、２２２、２２３、２２４は開放される。
【００６９】
第２書き込み期間（時刻ｔ４−ｔ７）の間、図２に示すように、スイッチ制御信号Ｓ２はアクティブにされ、スイッチ制御信号Ｓ１及びＳ３は、インアクティブに維持される。その結果、スイッチ２０２と２４２とが閉じられ、更に、スイッチ４０２が閉じられて、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が、駆動回路１００と２００の何れか一方を選択的に動作状態に置くための選択信号として排他的ＯＲ回路４００に供給される。上述した例では、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であるので、駆動回路１００が選択され、時刻ｔ４−ｔ７の間、スイッチ１１１、１１２、１２１、１２２、１２３、１２４は図４に示すように制御され、一方、スイッチ２１１、２２１、２２２、２２３、２２４は全てオフに維持される。
【００７０】
時刻ｔ４で、スイッチ制御信号Ｓ０１によりスイッチ１１１が閉じられ、トランジスタ１０１、１０２の共通ゲート電圧Ｖ１０は電圧ＶＤＤにプリチャージされる。時刻ｔ５で、スイッチ制御信号Ｓ０１によりスイッチ１１１が開放され、電圧Ｖ１０のプリチャージは完了する。時刻ｔ５以後、スイッチ制御信号Ｓ０２によりスイッチ１２１、１２２が閉じられ、電圧Ｖ１０は入力電圧Ｖｉｎからトランジスタ１０１のゲート・ソース間電圧Ｖｇｓ１０１（Ｉ１１）だけずれた電圧に変化し、Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）で安定となる。ここで、Ｖｇｓ１０１（Ｉ１１）はドレイン電流がＩ１１であるときのゲート・ソース間電圧を表す。
【００７１】
時刻ｔ６以後、スイッチ制御信号Ｓ０３によりスイッチ１２３、１２４が閉じられ、スイッチ２４２を介してトランジスタ１０２のソースに接続されている、プリチャージ期間（時刻ｔ０−ｔ１）の間に電圧ＶＳＳにプリチャージされたデータ線３０２は、電圧Ｖ１０からトランジスタ１０２のゲート・ソース間電圧Ｖｇｓ１０２（Ｉ１３）だけずれた電圧に変化し、Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）で安定となる。ここで、Ｖｇｓ１０２（Ｉ１３）はドレイン電流がＩ１３であるときのゲート・ソース間電圧を表す。
【００７２】
従って、Ｖｇｓ１０１（Ｉ１１）とＶｇｓ１０２（Ｉ１３）は正の値で、共に等しくなるように電流Ｉ１１、Ｉ１３を制御すれば、上記２式により、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。また、このとき出力電圧範囲は、ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）となる。
【００７３】
第２の書き込み期間が終了する時刻ｔ７、スイッチ制御信号Ｓ０２及びＳ０３によりスイッチ１２１、１２２、１２３、１２４は開放される。
【００７４】
第３書き込み期間（時刻ｔ７−ｔ１０）の間、図２に示すように、スイッチ制御信号Ｓ３はアクティブにされ、スイッチ制御信号Ｓ１及びＳ２は、インアクティブに維持される。その結果、スイッチ２０３と２４３とが閉じられ、更に、スイッチ４０３が閉じられて、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が、駆動回路１００と２００の何れか一方を選択的に動作状態に置くための選択信号として排他的ＯＲ回路４００に供給される。上述した例では、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が「０」であるので、駆動回路１００が選択され、時刻ｔ７−ｔ１０の間、スイッチ１１１、１１２、１２１、１２２、１２３、１２４は図４に示すように制御され、一方、スイッチ２１１、２２１、２２２、２２３、２２４は全てオフに維持される。
【００７５】
時刻ｔ７で、スイッチ制御信号Ｓ０１によりスイッチ１１１が閉じられ、トランジスタ１０１、１０２の共通ゲート電圧Ｖ１０は電圧ＶＤＤにプリチャージされる。時刻ｔ８で、スイッチ制御信号Ｓ０１によりスイッチ１１１が開放され、電圧Ｖ１０のプリチャージは完了する。時刻ｔ８以後、スイッチ制御信号Ｓ０２によりスイッチ１２１、１２２が閉じられ、電圧Ｖ１０は入力電圧Ｖｉｎからトランジスタ１０１のゲート・ソース間電圧Ｖｇｓ１０１（Ｉ１１）だけずれた電圧に変化し、Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）で安定となる。
【００７６】
時刻ｔ９以後、スイッチ制御信号Ｓ０３によりスイッチ１２３、１２４が閉じられ、スイッチ２４３を介してトランジスタ１０２のソースに接続されている、プリチャージ期間（時刻ｔ０−ｔ１）の間に電圧ＶＳＳにプリチャージされたデータ線３０３は、電圧Ｖ１０からトランジスタ１０２のゲート・ソース間電圧Ｖｇｓ１０２（Ｉ１３）だけずれた電圧に変化し、Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）で安定となる。上述したように、Ｖｇｓ１０１（Ｉ１１）とＶｇｓ１０２（Ｉ１３）は正の値で、共に等しくなるように電流Ｉ１１、Ｉ１３を制御されれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。
【００７７】
第３の書き込み期間が終了する時刻ｔ１０で、スイッチ制御信号Ｓ０２及びＳ０３によりスイッチ１２１、１２２、１２３、１２４は開放される。時刻ｔ１０以降、次の１走査線選択期間が始まり、上述した動作と同様に動作が行われ、その最初は、プリチャージ期間（ｔ１０からｔ１１）である。
【００７８】
かくして、低電圧側の階調電圧が｛ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）｝より低い電圧レベルで、高電圧側の階調電圧が｛ＶＳＳ−Ｖｇｓ２５２（Ｉ２３）｝より高い電圧である場合には、出力電圧範囲を電源電圧範囲にすることができる。
【００７９】
上記したそれら駆動回路１００と２００の各々は、トランジスタのソースフォロワ動作を利用した構成であり、トランジスタのゲート電圧Ｖ１０とＶ２０のプリチャージ回路を組み合わせることにより、駆動回路１００と２００の各々のアイドリング電流を低く抑えても、高速動作が可能となる。すなわち、低消費電力で高速動作が可能となる。従って、アナログバッファ群２２の各アナログバッファを、駆動回路１００と２００との組合せから構成すれば、更に低消費電力のデータ線駆動回路を実現することができる。
【００８０】
なお、図３に示すアナログバッファにおいて、定電流源２５３と２５４および１０３と１０４の電流容量が大きい場合には、スイッチ２１１と１１１とを省略することもできる。
【００８１】
図５は、図１の実施例の変形例である。図１に示される構成要素と同一の構成要素には同一の参照番号を付して、説明を省略する。
【００８２】
図５の変形例では、図１のシフトレジスタ１０及びデータレジスタ１２の代りに、フレームメモリ５０が設けられている。表示に対応したデジタルデータがフレームメモリ１８に供給され、アドレスで指定されるロケーションにデジタルデータが記憶される。更に、アドレスで指定されるロケーションからデジタルデータを読み出して、各走査ラインに対応したデジタルデータがフレームメモリ５０からデータラッチ１４に順次出力され、保持される。これ以外、図５の変形例は、図１の実施例と代らない。従って、これ以上の説明は、省略する。また、図５の変形例においても、アナログバッファ群２２の各アナログバッファを、図３に示す駆動回路１００と２００との組合せから構成すれば、更に低消費電力のデータ線駆動回路を実現することができる。
【００８３】
図６は、図１の実施例の更に別の変形例である。図１に示される構成要素と同一の構成要素には同一の参照番号を付して、説明を省略する。なお、説明の簡略化のため、データ線３０１からデータ線３０３に関連する部分を中心に説明する。データ線３０４以降の部分は、当業者には、データ線３０１からデータ線３０３に関連する部分の説明から理解される筈である。
【００８４】
図６の変形例は、データラッチ１４の出力を、スイッチ制御信号Ｓ１からＳ３により時分割で順次、Ｄ／Ａ変換器及びアナログバッファに供給して、３データ線を時分割駆動することを特徴とするものである。これにより、Ｄ／Ａ変換器の回路規模を小さくすることができる。
【００８５】
データラッチ１４から出力される各データ線に対応するデジタルデータの最上位ビット信号Ｄ０ｉにより、分配回路２６の各スイッチ２６ｉが制御されることは、図１の実施例と変わらない。しかし、選択回路２０が、データラッチ１４とＤ／Ａ変換器１６Ａとの間に置かれ、選択回路２０の各スイッチ２０ｉは、各データ線に対応するデジタルデータ（各画素のデジタルデータが６ビットからなる場合、Ｄ０ｉからＤ５ｉ）をＤ／Ａ変換器１６Ａに供給する。上述したようにデータラッチ１４からデジタルデータがパラレルに出力されるので、デジタルデータが６ビットからなる場合には、選択回路２０の各スイッチ２０ｉは、並列な６つのスイッチから構成されているが、図面の簡略化のために１つのスイッチで示している。
【００８６】
例えば、データ線３０１に対応するデジタルデータＤ０１からＤ５１はスイッチ２０１を介して、データ線３０２に対応するデジタルデータＤ０２からＤ５２はスイッチ２０２を介して、そして、データ線３０３に対応するデジタルデータＤ０３からＤ５３はスイッチ２０３を介して、Ｄ／Ａ変換器１６Ａ内の同一のＤ／Ａ変換回路１６Ｂに時分割でそれぞれ供給される。従って、Ｄ／Ａ変換器１６Ａの回路規模を、図１の実施例のＤ／Ａ変換器１６に比較して１／３に小さくすることができる。従って、図６の変形例は、アナログバッファの数だけでなくＤ／Ａ変換回路の数も削減でき、それに伴い、所要面積を、図１の実施例よりも更に削減できる。
【００８７】
Ｄ／Ａ変換器１６Ａ内のそのＤ／Ａ変換回路１６Ｂの出力は、アナログバッファ２２Ａの入力に接続されている。更に、各データ線のデジタルデータの最上位ビット信号Ｄ０ｉは、データラッチ１４からプリチャージ回路２６に供給される。
【００８８】
次に、図１の実施例の動作と異なる図６の変形例の動作を、図２のタイミング図を参照して説明する。
【００８９】
１走査線（ゲート線）選択期間に出力する全データが、データレジスタ１２からデータラッチ１４に送られてラッチされる。そのラッチされている１走査線分データの内の３つのデータ線ごとに１つの割合でデジタルデータは、選択回路２０内のスイッチで選択されて、Ｄ／Ａ変換器１６Ａに供給される。各デジタルデータは、Ｄ／Ａ変換器１６Ａでアナログ電圧Ｖｉ（ｉ＝１からＫ）に変換される。
【００９０】
一方、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がアクティブされ、Ｎ番目の行選択線３６が選択的に駆動され、そのＮ番目の行選択線３６にゲートが接続されているＮ番目行の全スイッチングトランジスタ３４がオン状態に置かれる。それ以外の行のスイッチングトランジスタ３４がオフ状態に維持される。  図６に示すように、１つのアナログバッファが、３つのデータ線ごとに１つの割合で設けられている場合には、１走査線選択期間は、１つのプリチャージ期間と３つの書き込み期間からなる。そこで、説明の簡略化のため、データ線３０１からデータ線３０３に関連する部分のみを説明する。データ線３０４以降の部分の動作は、当業者には、データ線３０１からデータ線３０３に関連する部分の動作から理解される筈である。
【００９１】
図２に示すように、１走査線選択期間の最初はプリチャージ期間であり、そのプリチャージ期間において、制御回路４０は、プリチャージ信号Ｓ０をアクティブにし、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、プリチャージ回路２６は、データラッチ１４から受けた各データ線のデジタルデータの最上位ビット信号Ｄ０ｉに従って、データ線３０ｉを最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続し、データ線３０ｉをプリチャージする。極性信号ＰＯＬが非反転を示していると仮定すると、例えば、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であったとき、プリチャージ回路２６のスイッチ２６１はデータ線３０１を最大駆動電圧ＶＤＤにプリチャージする。また、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であったとき、プリチャージ回路２６のスイッチ２６２はデータ線３０２を最小駆動電圧ＶＳＳにプリチャージする。更に、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３が「０」であったとき、プリチャージ回路２６のスイッチ２６３はデータ線３０２を最小駆動電圧ＶＳＳにプリチャージする。このようにして、プリチャージ期間において、全データ線３０１からデータ線３０Ｋの各々が、そのデータ線に書き込むべきアナログ電圧に近い最大駆動電圧ＶＤＤまたは最小駆動電圧ＶＳＳにプリチャージされる。
【００９２】
プリチャージ期間に続く３つの書き込み期間において、図２に示すように、制御回路４０は、プリチャージ信号Ｓ０をインアクティブ状態に維持する一方、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３を順次アクティブ状態にする。その結果、プリチャージ終了後、全データ線３０１からデータ線３０Ｋは、最大駆動電圧ＶＤＤとも最小駆動電圧ＶＳＳとも切り離され、デジタルデータをＤ／Ａ変換して得られるアナログ電圧を書き込み可能となる。
【００９３】
プリチャージ期間に続く最初の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をアクティブにする一方、スイッチ制御信号Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、選択回路２０のスイッチ２０１と分配回路２４のスイッチ２４１とが閉じ、スイッチ２０２、２０３とスイッチ２４２、２４３は開状態に維持される。従って、データ線３０１に対応するデジタルデータＤ０１からＤ５１が、データラッチ１４からスイッチ２０１を介してＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０１に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ１がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４１を介してデータ線３０１に接続され、データ線３０１に出力階調電圧Ｖ１が書き込まれる。
【００９４】
上述した例では、データ線３０１は最大駆動電圧ＶＤＤにプリチャージされており、データ線３０１に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ１が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上であるので、アナログバッファ２２Ａは、最大駆動電圧ＶＤＤにプリチャージされているデータ線３０１から電荷を引き抜いて、データ線３０１にアナログ出力階調電圧Ｖ１を書き込む。
【００９５】
２番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をインアクティブにし、スイッチ制御信号Ｓ２をアクティブにする一方、スイッチ制御信号Ｓ３をインアクティブ状態に維持する。その結果、スイッチ２０１とスイッチ２４１とが開き、スイッチ２０２とスイッチ２４２とが閉じ、スイッチ２０３とスイッチ２４３は開状態に維持される。従って、データ線３０２に対応するデジタルデータＤ０２からＤ５２が、データラッチ１４からスイッチ２０２を介してＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０２に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ２がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４２を介してデータ線３０２に接続され、データ線３０２に出力階調電圧Ｖ２が書き込まれる。
【００９６】
上述した例では、データ線３０２は最小駆動電圧ＶＳＳにプリチャージされており、データ線３０２に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ２が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最小駆動電圧ＶＳＳにプリチャージされているデータ線３０２に電荷を供給して、データ線３０２にアナログ出力階調電圧Ｖ２を書き込む。
【００９７】
３番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をインアクティブ状態に維持し、スイッチ制御信号Ｓ２をインアクティブにし、スイッチ制御信号Ｓ３をアクティブにする。その結果、スイッチ２０１とスイッチ２４１は開状態に維持され、スイッチ２０２とスイッチ２４２とが開き、スイッチ２０３とスイッチ２４３とが閉じる。従って、データ線３０３に対応するデジタルデータＤ０３からＤ５３が、データラッチ１４からスイッチ２０３を介してＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０３に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ３がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４３を介してデータ線３０３に接続され、データ線３０３に出力階調電圧Ｖ３が書き込まれる。
【００９８】
上述した例では、データ線３０３は最小駆動電圧ＶＳＳにプリチャージされており、データ線３０３に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ３が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最小駆動電圧ＶＳＳにプリチャージされているデータ線３０３に電荷を供給して、データ線３０３にアナログ出力階調電圧Ｖ３を書き込む。
【００９９】
図２に示すように、次の１走査線選択期間、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がインアクティブされ、｛Ｎ＋１｝番目のゲート信号がアクティブされ、｛Ｎ＋１｝目の行選択線３６が選択的に駆動される場合にも、制御回路４０により、プリチャージ信号Ｓ０及びスイッチ制御信号Ｓ１、Ｓ２、Ｓ３が同様に制御される。
【０１００】
更に、図６の変形例においても、アナログバッファ群２２の各アナログバッファを、図３に示す駆動回路１００と２００との組合せから構成すれば、更に低消費電力のデータ線駆動回路を実現することができる。
【０１０１】
図７は、図１の実施例の更に異なる変形例である。図１及び図６に示される構成要素と同一の構成要素には同一の参照番号を付して、説明を省略する。なお、説明の簡略化のため、データ線３０１からデータ線３０３に関連する部分を中心に説明する。データ線３０４以降の部分は、当業者には、データ線３０１からデータ線３０３に関連する部分の説明から理解される筈である。
【０１０２】
図７の変形例では、デジタルデータをデータレジスタから取り込む段階から、時分割でデジタルデータをデータレジスタから取り込む。すなわち、１走査線選択期間に出力する全デジタルデータを、複数のブロックに分けて（図７の例では、３ブロックに分けて）、ブロックごとにデータレジスタから順次取り込む。そのため、１走査線に相当する全デジタルデータがデータレジスタから取り込まれないので、全データ線を一斉にプリチャージすることができない。そこで、データラッチを２段設け、一方のデータラッチが、１つのブロックのデジタルデータを出力している間に、他方のデータラッチが、次のブロックのデジタルデータの最上位ビット信号を出力して、次のブロックのデジタルデータに対応するデータ線をプリチャージする。
【０１０３】
そのために、１走査線選択期間に出力する全デジタルデータを３つのブロックに分ける場合には、プリチャージ期間の始めに、データレジスタ１２Ａから、１走査線に相当するデジタルデータの内の１番目のデータ線３０１から３つ置きのデータ線３０（３ｊ−２）（ｊ＝１からＫ／３）に対応するデジタルデータ（Ｄ０１からＤ５１ほか）が、データラッチ１４Ａにラッチされ、プリチャージ期間に続く第１書き込み期間の始めに、データレジスタ１２Ａから、１走査線に相当するデジタルデータの内の２番目のデータ線３０２から３つ置きのデータ線（３ｊ−１）に対応するデジタルデータ（Ｄ０２からＤ５２ほか）が、データラッチ１４Ａにラッチされ、第１書き込み期間に続く第２書き込み期間の始めに、データレジスタ１２Ａから、１走査線に相当するデジタルデータの内の３番目のデータ線３０３から３つ置きのデータ線（３ｊ）に対応するデジタルデータ（Ｄ０３からＤ５３ほか）が、データラッチ１４Ａにラッチされる。
【０１０４】
更に、プリチャージ期間に続く第１書き込み期間の始めに、データラッチ１４Ａから、１走査線に相当するデジタルデータの内の１番目のデータ線３０１から３つ置きのデータ線（３ｊ−２）に対応するデジタルデータ（Ｄ０１からＤ５１ほか）が、データラッチ１４Ｂにラッチされ、第１書き込み期間に続く第２書き込み期間の始めに、データラッチ１４Ａから、１走査線に相当するデジタルデータの内の２番目のデータ線３０２から３つ置きのデータ線（３ｊ−１）に対応するデジタルデータ（Ｄ０２からＤ５２ほか）が、データラッチ１４Ｂにラッチされ、第２書き込み期間に続く第３書き込み期間の始めに、データラッチ１４Ａから、１走査線に相当するデジタルデータの内の３番目のデータ線３０３から３つ置きのデータ線（３ｊ）に対応するデジタルデータ（Ｄ０３からＤ５３ほか）が、データラッチ１４Ｂにラッチされる。これらのデータの転送とラッチは、制御回路４０により制御される。
【０１０５】
かくして、データラッチ１４Ａ及びデータラッチ１４Ｂは各々、｛１水平走査期間｝／｛ブロック分割数＋１｝の期間の間、該当するブロックのデジタルデータを保持する。そして、図７に示す変形例では、シフトレジスタ１０Ａ及びデータレジスタ１２Ａは、図１の実施例のシフトレジスタ１０及びデータレジスタ１２のそれぞれ１／３の容量で足り、データラッチ１４Ａ及びデータラッチ１４Ｂの各々の記憶容量は、図１の実施例のデータラッチ１４の１／３となり、従って、データラッチ１４Ａと１４Ｂの全体の記憶容量も、図１の実施例のデータラッチ１４の記憶容量の２／３に小さくなる。従って、図７の変形例は、アナログバッファとＤ／Ａ変換回路の数だけでなくデータラッチの全体の記憶容量も削減でき、それに伴い、所要面積を、図６の実施例よりも更に削減できる。
【０１０６】
データラッチ１４Ｂから出力される各デジタルデータは、Ｄ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路（１６Ｂほか）に入力される。
【０１０７】
分配回路２６内の各スイッチ２６ｉは、データラッチ１４Ａに保持されているデジタルデータ内の最上位ビット信号Ｄ０ｉと、極性信号ＰＯＬと、プリチャージ信号Ｓ０と、スイッチ制御信号Ｓ１及びＳ２とにより制御される。データ線３０１に接続されているスイッチ２６１は、プリチャージ信号Ｓ０により動作期間が決定され、対応デジタルデータの最上位ビット信号Ｄ０１と極性信号ＰＯＬとにより、その動作期間内にＶＤＤとＶＳＳのどちらに接続されるかが決定される。データ線３０２に接続されているスイッチ２６２は、スイッチ制御信号Ｓ１により動作期間が決定され、対応デジタルデータの最上位ビット信号Ｄ０２と極性信号ＰＯＬとにより、その動作期間内にＶＤＤとＶＳＳのどちらに接続されるかが決定される。データ線３０２に接続されているスイッチ２６３は、スイッチ制御信号Ｓ２により動作期間が決定され、対応デジタルデータの最上位ビット信号Ｄ０３と極性信号ＰＯＬとにより、その動作期間内にＶＤＤとＶＳＳのどちらに接続されるかが決定される。
【０１０８】
次に、図１の実施例の動作と異なるの図７の変形例の動作を、図８のタイミング図を参照して説明する。
【０１０９】
図７に示すように、１つのアナログバッファが、３つのデータ線ごとに１つの割合で設けられている場合には、１走査線（ゲート線）選択期間は、図８に示すように、４つの連続する期間に分けられる。図１の実施例の動作と対応されるために、４つの連続する期間の最初の期間を、プリチャージ期間と称し、残りの３つの連続する期間の各々を、書き込み期間と称する。また、説明の簡略化のため、データ線３０１からデータ線３０３に関連する部分のみを説明する。データ線３０４以降の部分の動作は、当業者には、データ線３０１からデータ線３０３に関連する部分の動作から理解される筈である。
【０１１０】
１走査線（ゲート線）選択期間の間、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がアクティブされ、Ｎ番目の行選択線３６が選択的に駆動され、そのＮ番目の行選択線３６にゲートが接続されているＮ番目行の全スイッチングトランジスタ３４がオン状態に置かれる。それ以外の行のスイッチングトランジスタ３４がオフ状態に維持される。
【０１１１】
プリチャージ期間の間の始めに、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０１から３つ置きのデータ線３０（３ｊ−２）に対応するデジタルデータ（データ線３０１についてはＤ０１からＤ５１が、データレジスタ１２Ａからデータラッチ１４Ａに送られてラッチされる。  更に、図８に示すように、そのプリチャージ期間において、制御回路４０は、プリチャージ信号Ｓ０をアクティブにし、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、プリチャージ回路２６は、データラッチ１４Ａから受けたデータ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１と極性信号ＰＯＬとに従って、データ線３０１を最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続し、データ線３０１をプリチャージする。極性信号ＰＯＬが非反転を示していると仮定すると、例えば、データ線３０１に対応するデジタルデータの最上位ビット信号Ｄ０１が「１」であったとき、プリチャージ回路２６のスイッチ２６１はデータ線３０１を最大駆動電圧ＶＤＤにプリチャージする。
【０１１２】
プリチャージ期間に続く１番目の書き込み期間の間の始めに、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０２から３つ置きのデータ線３０（３ｊ−１）に対応するデジタルデータ（データ線３０２についてはＤ０２からＤ５２）が、データレジスタ１２Ａからデータラッチ１４Ａに送られてラッチされ、更に、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０１から３つ置きのデータ線３０（３ｊ−２）に対応するデジタルデータ（データ線３０１についてはＤ０１からＤ５１）が、データラッチ１４Ａからデータラッチ１４Ｂに送られてラッチされる。
【０１１３】
更に、図８に示すように、その１番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ１をアクティブにし、プリチャージ信号Ｓ０とスイッチ制御信号Ｓ２、Ｓ３をインアクティブ状態に維持する。その結果、プリチャージ回路２６は、データラッチ１４Ａから受けたデータ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２と極性信号ＰＯＬとに従って、データ線３０２を最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続し、データ線３０２をプリチャージする。上述したように当該１走査線選択期間の間は極性信号ＰＯＬが非反転を示しているので、例えば、データ線３０２に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であったとき、プリチャージ回路２６のスイッチ２６２はデータ線３０２を最小駆動電圧ＶＳＳにプリチャージする。
【０１１４】
一方、プリチャージ終了後、データ線３０１は、最大駆動電圧ＶＤＤとも最小駆動電圧ＶＳＳとも切り離され、デジタルデータをＤ／Ａ変換して得られるアナログ電圧を書き込み可能となる。
【０１１５】
制御回路４０が、スイッチ制御信号Ｓ１をアクティブにする一方、スイッチ制御信号Ｓ２、Ｓ３をインアクティブ状態に維持するので、分配回路２４のスイッチ２４１が閉じ、スイッチ２４２、２４３は開状態に維持される。従って、データ線３０１に対応するデジタルデータＤ０１からＤ５１が、データラッチ１４ＢからＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０１に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ１がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４１を介してデータ線３０１に接続され、データ線３０１に出力階調電圧Ｖ１が書き込まれる。
【０１１６】
上述した例では、データ線３０１は最大駆動電圧ＶＤＤにプリチャージされており、データ線３０１に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ１が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ以上であるので、アナログバッファ２２Ａは、最大駆動電圧ＶＤＤにプリチャージされているデータ線３０１から電荷を引き抜いて、データ線３０１にアナログ出力階調電圧Ｖ１を書き込む。
【０１１７】
１番目の書き込み期間に続く２番目の書き込み期間の間の始めに、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０３から３つ置きのデータ線３０（３ｊ）に対応するデジタルデータ（データ線３０３についてはＤ０３からＤ５３）が、データレジスタ１２Ａからデータラッチ１４Ａに送られてラッチされ、更に、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０２から３つ置きのデータ線３０（３ｊ−１）に対応するデジタルデータ（データ線３０２についてはＤ０２からＤ５２）が、データラッチ１４Ａからデータラッチ１４Ｂに送られてラッチされる。
【０１１８】
更に、図８に示すように、その２番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ２をアクティブにし、プリチャージ信号Ｓ０とスイッチ制御信号Ｓ１、Ｓ３をインアクティブ状態に維持する。その結果、プリチャージ回路２６は、データラッチ１４Ａから受けたデータ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０３と極性信号ＰＯＬとに従って、データ線３０３を最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳの何れかに接続し、データ線３０３をプリチャージする。上述したように当該１走査線選択期間の間は極性信号ＰＯＬが非反転を示しているので、例えば、データ線３０３に対応するデジタルデータの最上位ビット信号Ｄ０２が「０」であったとき、プリチャージ回路２６のスイッチ２６３はデータ線３０３を最小駆動電圧ＶＳＳにプリチャージする。
【０１１９】
一方、１番目の書き込み期間終了後、データ線３０２は、最大駆動電圧ＶＤＤとも最小駆動電圧ＶＳＳとも切り離され、デジタルデータをＤ／Ａ変換して得られるアナログ電圧を書き込み可能となる。
【０１２０】
制御回路４０が、スイッチ制御信号Ｓ２をアクティブにする一方、スイッチ制御信号Ｓ１、Ｓ３をインアクティブ状態に維持するので、分配回路２４のスイッチ２４２が閉じ、スイッチ２４１、２４３は開状態に維持される。従って、データ線３０２に対応するデジタルデータＤ０２からＤ５２が、データラッチ１４ＢからＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０２に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ２がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４２を介してデータ線３０２に接続され、データ線３０２に出力階調電圧Ｖ１が書き込まれる。
【０１２１】
上述した例では、データ線３０２は最大駆動電圧ＶＳＳにプリチャージされており、データ線３０２に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ２が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最大駆動電圧ＶＳＳにプリチャージされているデータ線３０２から電荷を供給して、データ線３０２にアナログ出力階調電圧Ｖ２を書き込む。
【０１２２】
２番目の書き込み期間に続く３番目の書き込み期間の間の始めに、１走査線（ゲート線）選択期間に出力する全デジタルデータの内、データ線３０３から３つ置きのデータ線３０（３ｊ）に対応するデジタルデータ（データ線３０３についてはＤ０３からＤ５３）が、データラッチ１４Ａからデータラッチ１４Ｂに送られてラッチされる。一方、データレジスタ１２Ａからデータラッチ１４Ａにはデジタルデータは送られない。
【０１２３】
更に、図８に示すように、その３番目の書き込み期間において、制御回路４０は、スイッチ制御信号Ｓ３をアクティブにし、プリチャージ信号Ｓ０とスイッチ制御信号Ｓ１、Ｓ２をインアクティブ状態に維持する。その結果、スイッチ２４１は開状態に維持され、スイッチ２４２が開き、スイッチ２４３が閉じる。従って、データ線３０３に対応するデジタルデータＤ０３からＤ５３が、データラッチ１４ＢからＤ／Ａ変換器１６Ａ内の対応するＤ／Ａ変換回路１６Ｂに供給され、データ線３０３に対応するデジタルデータをＤ／Ａ変換回路１６Ｂが変換して得られるアナログ電圧Ｖ３がアナログバッファ２２Ａに入力され、そのアナログバッファ２２Ａの出力が、スイッチ２４３を介してデータ線３０３に接続され、データ線３０３に出力階調電圧Ｖ３が書き込まれる。
【０１２４】
上述した例では、データ線３０３は最小駆動電圧ＶＳＳにプリチャージされており、データ線３０３に対応するデジタルデータをＤ／Ａ変換して得られるアナログ出力階調電圧Ｖ３が、最大駆動電圧ＶＤＤと最小駆動電圧ＶＳＳとの間の中間電圧Ｖｍ未満であるので、アナログバッファ２２Ａは、最小駆動電圧ＶＳＳにプリチャージされているデータ線３０３に電荷を供給して、データ線３０３にアナログ出力階調電圧Ｖ３を書き込む。
【０１２５】
図８に示すように、次の１走査線選択期間、行選択ドライバ（不図示）により、Ｎ番目のゲート信号がインアクティブされ、｛Ｎ＋１｝番目のゲート信号がアクティブされ、｛Ｎ＋１｝目の行選択線３６が選択的に駆動される場合にも、制御回路４０により、プリチャージ信号Ｓ０及びスイッチ制御信号Ｓ１、Ｓ２、Ｓ３が同様に制御される。
【０１２６】
以上のように、図１、図５、図６の実施例と異なり、各データ線にアナログ出力階調電圧に書き込む期間の直前の期間において、当該データ線が、そのデータ線に書き込むべきアナログ電圧に近い最大駆動電圧ＶＤＤまたは最小駆動電圧ＶＳＳにプリチャージされる。
【０１２７】
図７の変形例は、１走査線分のデジタルデータを３個のブロックに分け、多数のデータ線をＰ個のブロックに分けている。しかし、１走査線分のデジタルデータを、３個以外のＰ個のブロックに分け（ここで、Ｐは２以上の整数）、多数のデータ線を３個以外の複数個のブロックに分けることもできる。具体的には、１走査線分のデジタルデータを分けたＰ個のブロックの第１のブロックは、１走査線分のデジタルデータの１番目のデジタルデータからＰ個毎のデジタルデータからなり、１走査線分のデジタルデータを分けたＰ個のブロックの第２のブロックは、１走査線分のデジタルデータの２番目のデジタルデータからＰ個毎のデジタルデータからなり、以下同様である。また、多数のデータ線を分けたＰ個のブロックの第１のブロックは、多数のデータ線の１番目のデータ線からＰ個毎のデータ線からなり、Ｐ個のブロックの第２のブロックは、２番目のデータ線からＰ個毎のデータ線からなり、以下同様である。
【０１２８】
更に、第１のデータラッチ１４Ａは、Ｐ個のブロックの各ブロックのデジタルデータを、ブロックごとにラッチし、第１のデータラッチ１４Ｂは、Ｐ個のブロックの各ブロックのデジタルデータを、ブロックごとにラッチする。アナログバッファ群２２の各アナログバッファは、Ｐ個の隣接するデータ線に共通して設けられ、分配回路２６は、各アナログバッファの出力を受けて、Ｐ個のデータ線の１つに択一的に分配する。  なお、１走査線（ゲート線）選択期間は、図８に示すように、４つの連続する期間に分けられるが、４つの連続する期間は等しい時間でもよく、プリチャージのみに使用される最初の期間を、残りの３つの期間より短くしてもよい。
【０１２９】
更に、図７の変形例においても、アナログバッファ群２２の各アナログバッファを、図３に示す駆動回路１００と２００との組合せから構成すれば、更に低消費電力のデータ線駆動回路を実現することができる。
【０１３０】
図５、図６及び図７の変形例においても、図１に示した実施例のように、３つのデータ線ごとに１つのアナログバッファを設けている。しかし、３以外の複数本のデータ線ごとに１つのアナログバッファを設けるように変更できることは、図１に示した実施例と同様に可能であることは、当業者には明らかであろう。そして、このような変更は、当業者であれば、上記した説明から容易に実現できるであろう。
【０１３１】
図１に示した実施例並びに図５、図６及び図７の変形例は、単一集積回路に作り込むことができる。
【０１３２】
また、図１に示した実施例並びに図５、図６及び図７の変形例においては、プリチャージ電圧は、高電源電圧ＶＤＤ（最大駆動電圧ＶＤＤ）と低電源電圧ＶＳＳ（最小駆動電圧ＶＳＳ）との２つの電圧であったが、プリチャージ電圧は、２つに限られるものではなく、３以上の異なるプリチャージ電圧を用意することも可能であることは、当業者には容易に理解できよう。例えば、３つ又は４つのプリチャージ電圧を用意して、その内の１つのプリチャージ電圧の択一的にデータ線をプリチャージすることも可能である。この場合、プリチャージ電圧の選択は、データレジスタの最上位ビット信号と第２位以下のビット信号とから決定できることも、当業者には容易に理解できよう。
【０１３３】
図１に示した実施例並びに図５、図６及び図７の変形例においては、プリチャージ電圧は、データ線を駆動する階調電圧の上限電圧（すなわち、最大駆動電圧ＶＤＤ）と下限電圧（最小駆動電圧ＶＳＳ）との２つの電圧であった。しかし、プリチャージ電圧を、高駆動電圧と低駆動電圧との２つの電圧とする場合、その高駆動電圧と低駆動電圧とは、必ずしも、データ線を駆動する階調電圧の上限電圧と下限電圧に限定されない。回路構成の簡易化だけでなく、指定される様々な階調電圧までの充電時間および放電時間の最長時間を最短にすることも念頭に、高駆動電圧と低駆動電圧を決定することもできる。例えば、アナログバッファが等しい電流吸い込み能力と電流吐き出し能力を有している場合、高駆動電圧と低駆動電圧とを、階調電圧の｛上限電圧−下限電圧｝の３／４と１／４にすることもできる。また、電流吸い込み能力が高い駆動回路と電流吐き出し能力が高い駆動回路とを組み合わせてアナログバッファを構成する場合、電流吸い込み能力が高い駆動回路は、電流吸い込み能力に比べて電流吐き出し能力が劣るだけで、電流吐き出し能力が全くない訳でもなく、電流吐き出し能力が高い駆動回路は、電流吐き出し能力に比べて電流吸い込み能力が劣るだけで、電流吸い込み能力が全くない訳でもないので、高駆動電圧と低駆動電圧とを、階調電圧の上限電圧より僅かに低い電圧と、階調電圧の下限電圧より僅かに高い電圧とにすることもできる。
【０１３４】
なお、図１に示した実施例並びに図５及び図６の変形例においては、走査線を選択した後、すなわち、選択した走査線の全ＴＦＴスイッチングトランジスタをオン状態に置いた後、プリチャージをしている。すなわち、プリチャージされるデータ線の容量は、画素容量を含んだものである。しかし、データ線容量が画素容量に比べて十分に大きく、走査線選択時におけるデータ線と画素との結合により、データ線の電位の変化が無視できるならば、走査線選択時より前にデータ線をプリチャージするようにしてもよい。
【０１３５】
図１に示した実施例並びに図５、図６及び図７の変形例は全て、本発明によるデータ線駆動回路をコモン反転駆動式のデータドライバにおいて実施した例である。しかし、本発明によるデータ線駆動回路は、他の形式の液晶表示装置のデータ線駆動回路にも同様に適用できることは当業者には明らかであろう。極性信号ＰＯＬを階調電圧発生回路１８に供給する必要がない場合には、プリチャージ電圧は、デジタルデータの最上位ビット信号のみより決定され、また、図３の駆動回路１００と２００の択一動作も、デジタルデータの最上位ビット信号のみより決定されることも、当業者には明らかであろう。
【０１３６】
図９は、アクティブマトリクス型有機ＥＬディスプレイの最も単純な画素構成を示す回路である。このような画素構成を有するアクティブマトリクス型有機ＥＬディスプレイにも、本発明によるデータ線駆動回路は適用できる。図９において、データ線からトランジスタＭＰ１を介してトランジスタＭＰ２のゲートに階調電圧を印加して保持することにより、階調電圧により変調された電流が、トランジスタＭＰ２を介して、画素を構成する有機発光ダイオードＯＬＥＤに流れて、階調電圧に対応する光量で発光する（電流変調方式）。各画素のトランジスタＭＰ２のゲートに階調電圧を供給するデータ線ドライバとして、本発明によるデータ線駆動回路が適用できる。しかし、有機ＥＬディスプレイでは、液晶表示装置のような極性反転は必要ない。なお、アクティブマトリクス型有機ＥＬディスプレイの基本構成は、ＳＩＤ  ９８  ＤＩＧＥＳＴ  第11から14頁、R．M．A．Dawson他の「４．２  Design of an Improved Pixel for a Polysilicon Active-Matrix Organic LED Display」に記載されているので、詳細な説明は省略する。
【０１３７】
【発明の効果】
上述したように、本発明によるならば、パネル表示装置のデータ線駆動回路において、パネル表示装置の多数のデータ線の内の各複数のデータ線ごとに１つのアナログバッファを共通に設けることにより、アナログバッファの数を半減以下に削減することができる。アナログバッファは、動作を維持するための定常的なアイドリング電流（静消費電流）を通常必要とするが、アナログバッファの数を削減することにより、削減したアナログバッファの静消費電流分だけ、データ線駆動回路の消費電力を削減することができる。それに伴い、所要面積も削減できる。
【０１３８】
更に、アナログバッファを、本発明者が特願平１１−１４５７６８号において開示したようなデータ線駆動回路で構成した場合、アナログバッファ自体のアイドリング電流を低く抑えても高速動作が可能であるので、更に低消費電力のアナログバッファを実現することができる。
【０１３９】
上述したように、本発明によるならば、アナログ階調電圧を書き込む期間に時間的に重複しないプリチャージ期間は、各走査線選択期間の最初のプリチャージ期間だけであるので、各走査線選択期間内で時分割して割り当てられるプリチャージ期間も各書き込む期間を十分長く確保できる。
【図面の簡単な説明】
【図１】  本発明によるデータ線駆動回路を実施したコモン反転駆動式のデータドライバの構成を示すブロック図である。
【図２】  図１に示すデータ線駆動回路の動作を図解するタイミングチャートである。
【図３】  特願平１１−１４５７６８号に開示されている駆動回路に基づいて構成されたアナログバッファとプリチャージ回路の回路図である。
【図４】  図３の回路の動作を図解するタイミング図である。
【図５】  図１の実施例の変形例を示すブロック図である。
【図６】  図１の実施例の別の変形例を示すブロック図である。
【図７】  図１の実施例の更に異なる変形例を示すブロック図である。
【図８】  図７に示すデータ線駆動回路の動作を図解するタイミングチャートである。
【図９】  アクティブマトリクス型有機ＥＬディスプレイの最も単純な画素構成を示す回路である。
【符号の説明】
１０、１０Ａ    シフトレジスタ
１２、１２Ａ    データレジスタ
１４、１４Ａ、１４Ｂ    データラッチ
１６、１６Ａ    Ｄ／Ａ変換器
１８    階調電圧発生回路
２０    選択回路
２２    アナログバッファ群
２２Ａ    アナログバッファ
２４    分配回路
２６    プリチャージ回路
２８    ＴＦＴアレイ
３０１〜３０Ｋ    データ線
４０    制御回路
５０    フレームメモリ
【図１】
0004929431.tif 000002
【図２】
0004929431.tif 000003
【図３】
0004929431.tif 000004
【図４】
0004929431.tif 000005
【図５】
0004929431.tif 000006
【図６】
0004929431.tif 000007
【図７】
0004929431.tif 000008
【図８】
0004929431.tif 000009
【図９】
0004929431.tif 000010