(57)【特許請求の範囲】
【請求項１】
第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、
前記入力クロックに同期して制御クロックを生成する制御クロック発生回路を備え、
前記制御クロック発生回路は、
前記入力クロックの前記第１の状態遷移に応答して活性化され、前記入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、
直列に結合されて、各々が前記入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有し、前記第１のパルス発生回路からの前記基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と、
前記複数の遅延クロックパルスのうちの少なくとも２つに基づいて、前記制御クロックを生成する第２のパルス発生回路とを含み、
前記制御クロックに応答して所定動作を実行する内部回路をさらに備え、
前記制御クロック発生回路は、さらに、
前記入力クロックと同期した補助クロックを生成することによって、前記入力クロックの周期を検出する周期検出回路を含み、
前記周期検出回路は、前記入力クロックの周期が変化した場合、前記入力クロックと前記補助クロックとが同期するように前記補助クロックの前記入力クロックに対する遅延時間を調整することによって前記補助クロックを生成し、
前記第１のパルス発生回路は、前記補助クロックの前記入力クロックに対する遅延時間に応じて、前記所定期間を設定する、半導体装置。
【請求項２】
前記周期検出回路は、
前記入力クロックと前記補助クロックとの位相を比較する位相比較回路と、
前記入力クロックを遅延させて前記補助クロックを生成する第２の遅延回路とを有し、
前記第２の遅延回路は、
直列に結合されて、各々が前記入力クロックを前記単位遅延時間ずつ遅延するＭ個（Ｍ：２以上の自然数）の第２の遅延ユニットを有し、
第Ｍ番目の前記第２の遅延ユニットは、前記補助クロックを出力し、
前記周期検出回路は、さらに、
前記位相比較回路の位相比較結果に応じて、前記第１および第２の遅延ユニットの各々の駆動電位を調整する駆動電位調整回路を有し、
前記単位遅延時間は、前記駆動電位に応じて変化する、請求項１記載の半導体装置。
【請求項３】
前記第１および第２の遅延ユニットの各々は、
入力されたクロックを伝達するためのインバータ回路と、
前記駆動電位に応じた動作電流量を前記インバータ回路に供給する電流供給回路とを有する、請求項２記載の半導体装置。
【請求項４】
前記第１のパルス発生回路は、
前記入力クロックを受けて、前記基準クロックパルスを生成する第３の遅延回路を有し、
前記第３の遅延回路は、
直列に結合されて、各々が前記単位遅延時間を有する、Ｎ個（Ｎ：Ｍ未満の自然数）の第３の遅延ユニットを有し、
前記第３の遅延回路中の第Ｎ番目の前記第３の遅延ユニットは、前記基準クロックパルスを出力し、
前記第２および第３の遅延ユニットの各々は、
入力されたクロックを伝達するためのインバータ回路と、
前記駆動電位に応じた動作電流量を前記インバータ回路に供給する複数の電流供給回路とを有する、請求項２記載の半導体装置。
【請求項５】
第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、
前記入力クロックに同期して制御クロックを生成する制御クロック発生回路を備え、
前記制御クロック発生回路は、
前記入力クロックの前記第１の状態遷移に応答して活性化され、前記入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、
直列に結合されて、各々が前記入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有し、前記第１のパルス発生回路からの前記基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と
前記複数の遅延クロックパルスのうちの少なくとも２つに基づいて、前記制御クロックを生成する第２のパルス発生回路とを含み、
前記制御クロックに応答して所定動作を実行する内部回路をさらに備え、
前記入力クロックは相補クロックとして入力され、
前記制御クロック発生回路は、さらに、
前記入力クロックと同期した補助クロックを生成することによって、前記入力クロックの周期を検出する周期検出回路を含み、
前記周期検出回路は、前記入力クロックの周期が変化した場合、前記入力クロックと前記補助クロックとが同期するように前記補助クロックの前記入力クロックに対する遅延時間を調整することによって前記補助クロックを生成し、
前記周期検出回路は、
前記入力クロックを受けて、前記入力クロックの振幅よりも小さい第１の振幅を有するクロックに変換する第１のクロックバッファと、
直列に結合されて、各々が前記入力クロックを前記単位遅延時間ずつ遅延するＭ個（Ｍ：２以上の自然数）の第２の遅延ユニットを有し、前記第１のクロックバッファを通過した入力クロックを遅延させて前記補助クロックを生成する第２の遅延回路と、
前記入力クロックと前記補助クロックとの位相を比較する位相比較回路と、
前記位相比較回路の位相比較結果に応じて、前記第１および第２の遅延ユニットの各々の駆動電位を調整する駆動電位調整回路とを有し、
前記補助クロックは、相補クロックとして生成され、
前記第１のパルス発生回路は、さらに、
前記入力クロックを受けて、前記第１の振幅を有するクロックに変換する第２のクロックバッファを有し、
前記第１のパルス発生回路は、前記第２のクロックバッファを通過した前記入力クロック、および前記入力クロックと前記補助クロックとの間の遅延時間に基づいて前記基準クロックパルスを相補クロックとして生成し、
前記第１の遅延回路は、
前記複数の第１の遅延ユニットの出力を前記複数の遅延クロックパルスとしてそれぞれ取り出すため設けられる複数の出力タップをさらに有し、
前記複数の遅延クロックパルスの各々は、相補クロックとして出力され、
前記第１および第２の遅延ユニットの各々の前記単位遅延時間は、前記駆動電位に応じて変化する、半導体装置。
【請求項６】
前記第１の遅延回路は、さらに、
前記複数の出力のそれぞれに対応して設けられ、前記複数の遅延クロックパルスを構成する相補クロックのそれぞれを増幅して出力する増幅回路を有する、請求項５記載の半導体装置。
【請求項７】
前記第１の遅延回路は、さらに、
前記複数の出力のそれぞれに対応して設けられ、前記複数の遅延クロックパルスを構成する相補クロックのそれぞれを増幅して出力する増幅回路を有し、
前記第２のパルス発生回路は、
相補クロックである前記複数の遅延クロックパルスのうちの少なくとも前記２つを単一クロックにそれぞれ変換する複数の差動増幅回路を有する、請求項５記載の半導体装置。
【請求項８】
第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、
第１のコマンドおよび、前記第１のコマンドから前記入力クロックの所定クロックサイクル後に与えられる第２のコマンドに応答して、所定動作を実行する内部回路と、
前記入力クロックの前記第１の状態遷移に応答して、前記第１および第２のコマンドを取り込んで、前記内部回路に前記所定動作を実行させるための制御クロックを生成する制御クロック発生回路とを備え、
前記制御クロック発生回路は、
前記第１のコマンドが取り込まれてから、少なくとも前記所定クロックサイクル以下であるＬクロックサイクル（Ｌ：自然数）の間に前記入力クロックの周期を検出するための周期検出回路と、
前記入力クロックの前記第１の状態遷移に応答して活性化され、前記周期検出回路によって検出される前記入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、
直列に結合されて、各々が前記入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有し、前記第１のパルス発生回路からの前記基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と、
前記複数の遅延クロックパルスのうちの少なくとも２つに基づいて、前記制御クロックを生成する第２のパルス発生回路とを含み、
Ｌは２であり、
前記周期検出回路は、
前記入力クロックを遅延させるための第２の遅延回路を有し、
前記第２の遅延回路は、
前記入力クロックを所定時間遅延する固定遅延部と、
前記固定遅延部の後段に直列に結合されて、各々が前記単位遅延時間を有するＫ2個の第２の遅延ユニットとを有し、
前記Ｋ2個の第２の遅延ユニットは、各々がＫ個の遅延ユニットを有するＫ個のグループに分割され、
前記周期検出回路は、さらに、
前記Ｋ2個の第２の遅延ユニットのうちのＫ個を選択する遅延選択回路と、
前記遅延選択回路によって選択されたＫ個の第２の遅延ユニットの出力と前記入力クロックとの間のそれぞれにおいて位相を比較する位相比較回路とを有し、
前記遅延選択回路は、前記Ｌクロックサイクルのうちの、第１番目のクロックサイクルにおいては前記各グループから所定の１個ずつの第２の遅延ユニットを選択し、第２番目のクロックサイクルにおいては前記第１番目のクロックサイクルにおける前記位相比較回路の位相比較結果に応じて選択される前記Ｋ個のグループのうちの１個のグループを構成するＫ個の第２の遅延ユニットを選択し、
前記周期検出回路は、さらに、
前記第１および第２番目のクロックサイクルにおける前記位相比較結果を保持するラッチ回路を有し、
各前記第１の遅延ユニットは、
前記基準クロックパルスを伝達するノードと、
前記ラッチ回路に保持された前記位相比較結果に応じて、前記ノードに結合される遅延容量を調整する遅延容量制御回路とを有する、半導体装置。
【請求項９】
前記Ｌクロックサイクルは、前記所定クロックサイクルよりも小さく、
前記周期検出回路は、前記第１のコマンドの入力前、および前記Ｌクロックサイクルにおける前記位相比較結果が前記ラッチ回路に保持された後において、前記位相比較回路および前記第２の遅延回路の動作を停止する、請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、より特定的には、外部から入力される外部クロックに同期して動作する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置に対する高速動作化、データの大容量化の要求に対応するために、同一システム上に搭載した複数の半導体装置を協調的に同期動作させて、効率的な全体動作を行なう技術が採用されるようになっている。
【０００３】
このようなシステムにおいては、各半導体装置は、システム全体で共有されるクロック信号（以下外部クロック信号とも称する）に同期して、指示された内部動作を実行することが必要になる。
【０００４】
したがって、同期動作が要求される半導体装置は、外部クロックに同期したタイミングで、内部回路群の動作を制御するための内部制御クロック（以下、単に制御クロックとも称する）を生成するための制御クロック発生回路を備えることが一般的である。
【０００５】
図２７は、従来の技術の制御クロック発生回路３００の構成を示すブロック図である。制御クロック発生回路３００は、外部クロックＣＬＫに同期して、制御クロックＩＳＧ１およびＩＳＧ２を生成する。
【０００６】
図２７を参照して、制御クロック発生回路３００は、外部クロックＣＬＫの活性化タイミングに応答して、コマンドＣＭＤを取込んでコマンドクロックＣＬＫＭを生成するフリップフロップ３１０と、コマンドクロックＣＬＫＭの活性化に応答して、一定期間活性化される基準クロックパルスＣＬＫＰを生成するパルス生成回路３２０とを備える。
【０００７】
コマンド信号ＣＭＤは、制御クロック発生回路３００が具備される半導体装置に対してコマンドが与えられた場合に活性化される。したがって、フリップフロップ３１０が出力するコマンドクロックＣＬＫＭは、外部クロックＣＬＫの活性化タイミングごとに信号レベルが更新され、コマンドが与えられているクロックサイクルにおいて、ハイレベルに活性化される。以下においては、クロックおよび制御信号の信号レベルについて、ハイレベルおよびローレベルをそれぞれＨレベルおよびＬレベルと表記する。
【０００８】
図２８は、パルス生成回路３２０の構成を示す回路図である。
図２８を参照して、パルス生成回路３２０は、コマンドクロックＣＬＫＭを遅延させる遅延段３２２と、遅延段３２２の出力とコマンドクロックＣＬＫＭとの間のＡＮＤ論理演算結果を、基準クロックパルスＣＬＫＰとして出力する論理ゲート３２４とを含む。
【０００９】
遅延段３２２は、奇数個のインバータを有する。遅延段３２２は、インバータの個数に応じた遅延時間Ｔｈだけ、コマンドクロックＣＬＫＭを遅延する。これにより、基準クロックパルスＣＬＫＰは、コマンドクロックＣＬＫＭのＬレベルからＨレベルへの遷移に応答して、Ｔｈの期間活性化（Ｈレベル）されるワンショットパルスとなる。以下においては、基準クロックパルスに代表されるクロックの活性化期間を単にパルス幅とも称する。
【００１０】
再び図２７を参照して、基準クロックパルスＣＬＫＰは遅延回路３３０に送出される。遅延回路３３０は、直列に接続された複数の遅延ユニット３４０を有する。各遅延ユニット３４０は、たとえば、同一の所定偶数個のインバータで構成される。各遅延ユニットの出力には、タップＴＰが設けられる。なお、以下においては、各タップを総称する場合には符号ＴＰを用い、特定のタップを表現する場合には、添字を付与してＴＰａ，ＴＰｂ，…のように示す。
【００１１】
このような構成とすることにより、各遅延ユニット３４０中における所定偶数個のインバータによる遅延時間ｔｄｆずつ段階的に遅延された基準クロックパルスＣＬＫＰを、タップＴＰの選択によって取出すことができる。各タップからの出力は、信号バッファ３４５によって増幅される。
【００１２】
内部制御クロック生成回路３５０は、遅延回路３３０中の各タップＴＰから取出された信号に基づいて制御クロックを生成する。制御クロックの例として、図２７には代表的にＩＳＧ１およびＩＳＧ２が示される。
【００１３】
内部制御クロック生成回路３５０は、タップＴＰｂとＴＰｅの出力信号のＯＲ演算結果を出力する論理ゲート３５２を含む。論理ゲート３５２は制御クロックＩＳＧ１を出力する。
【００１４】
内部制御クロック生成回路３５０は、さらに、タップＴＰａおよびＴＰｄの出力信号のＯＲ演算結果を出力する論理ゲート３５４と、タップＴＰｃおよびＴＰｆの出力信号のＯＲ論理演算結果を出力する論理ゲート３５６と、論理ゲート３５４および３５６の出力信号のＯＲ論理演算結果を出力する論理ゲート３５８とを含む。論理ゲート３５８は制御クロックＩＳＧ２を出力する。
【００１５】
このように、活性化期間の重なった複数のタップ出力のＯＲ演算によって、基準クロックパルスの活性化に応答して活性化される、制御クロックを生成することができる。この際に、多数のタップ出力を用いれば、制御クロックＩＳＧ２のようなパルス幅の比較的長い制御クロックを生成することも可能である。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来の技術の制御クロック生成回路３００においては、基準クロックパルスＣＬＫＰのパルス幅は、遅延段３２２を構成するインバータの個数によって決定される一定時間である。また、遅延回路３３０で段階的に付与される単位時間ｔｄｆについても、遅延ユニット３４０を構成するインバータの個数に依存する一定時間となる。
【００１７】
したがって、制御クロック発生回路３００が搭載される半導体装置が、さまざまなシステムに適用される場合には、動作周波数、すなわち外部クロックＣＬＫの周期の変化に対応した制御クロックの生成が困難な場合がある。
【００１８】
図２９および図３０は、動作周波数、すなわち外部クロックＣＬＫの周期の変化に対応した従来の制御クロック生成回路３００の問題点を説明するためのタイミングチャートである。
【００１９】
図２９には、動作周波数が比較的低い場合、すなわち外部クロックＣＬＫの周期が比較的長い場合が示される。
【００２０】
図２９を参照して、外部クロックＣＬＫの周期はＴ０である。コマンドが与えられているクロックサイクルにおいては、時刻ｔ１における外部クロックＣＬＫの活性化に応答して、一定期間Ｔｈの間基準クロックパルスＣＬＫＰが活性化される。基準クロックパルスＣＬＫＰは、遅延回路３３０によって、単位遅延時間ｔｄｆずつ段階的に遅延されて、各タップＴＰから出力される。
【００２１】
遅延回路３３０に設けられた複数のタップＴＰのうちのＴＰｂおよびＴＰｅから出力される信号に応答して、制御信号ＩＳＧ１が論理ゲート３５２によって生成される。タップＴＰｂの出力は、時刻ｔ２においてＨレベルに立上がり、時刻ｔ４においてＬレベルに立下がる。遅延ユニットにおけるトランジスタの立上りエッジと立下りエッジとの伝搬遅延差等によって、時刻ｔ２および時刻ｔ４の間は、図示したように基準クロックパルスＣＬＫＰのパルス幅Ｔｈより長くなってしまう場合もある。
【００２２】
時刻ｔ４より前の時刻ｔ３において、タップＴＰｅの出力がＨレベルに立上がる。タップＴｂの出力信号も時刻ｔ３から一定期間Ｔｈ経過後に立下がり始め、時刻ｔ４においてＬレベルに変化する。この結果、制御クロックＩＳＧ１は、１クロックサイクル内において、時刻ｔ２から時刻ｔ５の間活性化される制御信号とすることができる。
【００２３】
図３０には、動作周波数が比較的高い場合、すなわち外部クロックＣＬＫの周期が比較的短い場合が示される。
【００２４】
図３０を参照して、外部クロックＣＬＫの周期Ｔ０′は、図２９に示した外部クロックＣＬＫの周期Ｔ０よりも短い。図２９の場合と同様に、基準クロックパルスＣＬＫＰは、コマンドが与えられたクロックサイクルにおいて、時刻ｔ１における外部クロックＣＬＫの活性化に応答して、一定期間Ｔｈの間Ｈレベルに活性化される。
【００２５】
基準クロックパルスＣＬＫＰは、図２９の場合と同様に遅延回路３３０に送出され、遅延回路３３０の各タップにおいて、単位遅延時間ｔｄｆずつ段階的に遅延された基準クロックパルスＣＬＫＰを出力することができる。
【００２６】
しかしながら、基準クロックパルスＣＬＫＰのパルス幅Ｔｈ、および遅延回路３３０において設定される単位遅延時間ｔｄｆは、動作周波数、すなわち外部クロックＣＬＫの周期が変化に無関係であり、図２９の場合と同一値である。このように、外部クロックＣＬＫの周期にかかわらず、基準クロックパルスＣＬＫＰのパルス幅Ｔｈおよび遅延回路３３０における単位遅延時間ｔｄｆが一定であることによって、以下のような問題点が生じる。
【００２７】
図２９の場合と同様に、タップＴＰｂの出力は、時刻ｔ２においてＨレベルに変化し、所定期間Ｔｈ経過後に立下り始める。この結果、時刻ｔ４において、タップＴＰｂの出力はＬレベルに変化する。さらに、次のクロックサイクルにおいても、コマンドが与えられている場合には、時刻ｔ１から外部クロックの周期Ｔ０′経過後において、再びＨレベルに変化する。
【００２８】
一方、タップＴｂの出力は、時刻ｔ３においてＨレベルに変化し、時刻ｔ３からＴｈ経過後に立下り始める。そして、時刻ｔ５においてＬレベルに変化する。
【００２９】
ここで、外部クロックの周期Ｔ０′が短くなったのに対して、基準クロックパルスＣＬＫＰのパルス幅Ｔｈが一定であることから、タップＴＰｅの出力が完全にＬレベルに変化する時刻ｔ５よりも前において、タップＴＰｂの出力が次のクロックサイクルに対応して、Ｈレベルに変化するという問題が生じる。
【００３０】
このような現象が生じると、制御クロックＩＳＧ１は、連続した２つのクロックサイクル間において、つながったものとなってしまう。したがって、２つ目のクロックサイクルにおいては、制御クロックＩＳＧ１の立上がりエッジに応答した内部回路群の動作が所定どおり実行できなくなってしまう。
【００３１】
また、外部クロックＣＬＫの周期にかかわらず、単位遅延時間ｔｄｆが一定であることから、同一クロックサイクル内において制御クロックの生成タイミング調整に使用できるタップ数が高周波動作時、すなわち外部クロックＣＬＫの周期が短い場合には少なくなってしまう。このため、内部回路群の動作タイミングを指定するための制御クロックの活性化および非活性化のタイミング設定の自由度が低下してしまう。
【００３２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、外部クロックに同期して動作する半導体装置において、内部回路の動作タイミングを決定する制御クロックを、外部クロックの周波数に応じた適切なタイミングで生成する制御クロック発生回路を備える半導体装置を提供することである。
【００３３】
【課題を解決するための手段】
請求項１記載の半導体装置は、第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、入力クロックに同期して制御クロックを生成する制御クロック発生回路を備え、制御クロック発生回路は、入力クロックの第１の状態遷移に応答して活性化され、入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、第１のパルス発生回路からの基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と、複数の遅延クロックパルスのうちの少なくとも２つに基づいて、制御クロックを生成する第２のパルス発生回路とを含み、制御クロックに応答して所定動作を実行する内部回路をさらに備える。第１の遅延回路は、直列に結合されて、各々が入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有する。制御クロック発生回路は、さらに、入力クロックと同期した補助クロックを生成することによって、入力クロックの周期を検出する周期検出回路を含む。周期検出回路は、入力クロックの周期が変化した場合、入力クロックと補助クロックとが同期するように補助クロックの入力クロックに対する遅延時間を調整することによって補助クロックを生成する。第１のパルス発生回路は、補助クロックの入力クロックに対する遅延時間に応じて、所定期間を設定する。
【００３７】
請求項２記載の半導体装置は、請求項１記載の半導体装置であって、周期検出回路は、入力クロックと補助クロックとの位相を比較する位相比較回路と、入力クロックを遅延させて補助クロックを生成する第２の遅延回路とを有し、第２の遅延回路は、直列に結合されて、各々が入力クロックを単位遅延時間ずつ遅延するＭ個（Ｍ：２以上の自然数）の第２の遅延ユニットを有し、第Ｍ番目の第２の遅延ユニットは、補助クロックを出力し、周期検出回路は、さらに、位相比較回路の位相比較結果に応じて、第１および第２の遅延ユニットの各々の駆動電位を調整する駆動電位調整回路を有し、単位遅延時間は、駆動電位に応じて変化する。
【００３８】
請求項３記載の半導体装置は、請求項２記載の半導体装置であって、第１および第２の遅延ユニットの各々は、入力されたクロックを伝達するためのインバータ回路と、駆動電位に応じた動作電流量をインバータ回路に供給する電流供給回路とを有する。
【００３９】
請求項４記載の半導体装置は、請求項２記載の半導体装置であって、第１のパルス発生回路は、入力クロックを受けて、基準クロックパルスを生成する第３の遅延回路を有し、第３の遅延回路は、直列に結合されて、各々が単位遅延時間を有する、Ｎ個（Ｎ：Ｍ未満の自然数）の第３の遅延ユニットを有し、第３の遅延回路中の第Ｎ番目の第３の遅延ユニットは、前基準クロックパルスを出力し、第２および第３の遅延ユニットの各々は、入力されたクロックを伝達するためのインバータ回路と、駆動電位に応じた動作電流量をインバータ回路に供給する複数の電流供給回路とを有する。
【００４７】
請求項５記載の半導体装置は、第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、入力クロックに同期して制御クロックを生成する制御クロック発生回路を備え、制御クロック発生回路は、入力クロックの第１の状態遷移に応答して活性化され、入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、第１のパルス発生回路からの基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と、複数の遅延クロックパルスのうちの少なくとも２つに基づいて、制御クロックを生成する第２のパルス発生回路とを含み、制御クロックに応答して所定動作を実行する内部回路をさらに備える。第１の遅延回路は、直列に結合されて、各々が入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有する。入力クロックは相補クロックとして入力され、制御クロック発生回路は、さらに、入力クロックと同期した補助クロックを生成することによって、入力クロックの周期を検出する周期検出回路を含む。周期検出回路は、入力クロックの周期が変化した場合、入力クロックと補助クロックとが同期するように補助クロックの入力クロックに対する遅延時間を調整することによって補助クロックを生成する。周期検出回路は、入力クロックを受けて、入力クロックの振幅よりも小さい第１の振幅を有するクロックに変換する第１のクロックバッファと、直列に結合されて、各々が入力クロックを単位遅延時間ずつ遅延するＭ個（Ｍ：２以上の自然数）の第２の遅延ユニットを有し、第１のクロックバッファを通過した入力クロックを遅延させて補助クロックを生成する第２の遅延回路と、入力クロックと補助クロックとの位相を比較する位相比較回路と、位相比較回路の位相比較結果に応じて、第１および第２の遅延ユニットの各々の駆動電位を調整する駆動電位調整回路とを有する。補助クロックは、相補クロックとして生成される。第１のパルス発生回路は、さらに、入力クロックを受けて、第１の振幅を有するクロックに変換する第２のクロックバッファを有し、第１のパルス発生回路は、第２のクロックバッファを通過した入力クロック、および入力クロックと補助クロックとの間の遅延時間に基づいて基準クロックパルスを相補クロックとして生成し、第１の遅延回路は、複数の第１の遅延ユニットの出力を複数の遅延クロックパルスとしてそれぞれ取り出すため設けられる複数の出力タップをさらに有し、複数の遅延クロックパルスの各々は、相補クロックとして出力され、第１および第２の遅延ユニットの各々の単位遅延時間は、駆動電位に応じて変化する。
【００４８】
請求項６記載の半導体装置は、請求項５記載の半導体装置であって、第１の遅延回路は、さらに、複数の出力のそれぞれに対応して設けられ、複数の遅延クロックパルスを構成する相補クロックのそれぞれを増幅して出力する増幅回路を有する。
【００４９】
請求項７記載の半導体装置は、請求項５記載の半導体装置であって、第１の遅延回路は、さらに、複数の出力のそれぞれに対応して設けられ、複数の遅延クロックパルスを構成する相補クロックのそれぞれを増幅して出力する増幅回路を有し、第２のパルス発生回路は、相補クロックである複数の遅延クロックパルスのうちの少なくとも２つを単一クロックにそれぞれ変換する複数の差動増幅回路を有する。
【００５０】
請求項８記載の半導体装置は、第１の状態と第２の状態との間における第１および第２の状態遷移を周期的に繰り返す入力クロックに同期して動作する半導体装置であって、第１のコマンドおよび、第１のコマンドから入力クロックの所定クロックサイクル後に与えられる第２のコマンドに応答して、所定動作を実行する内部回路と、入力クロックの第１の状態遷移に応答して、第１および第２のコマンドを取り込んで、内部回路に所定動作を実行させるための制御クロックを生成する制御クロック発生回路を備え、制御クロック発生回路は、第１のコマンドが取り込まれてから、少なくとも所定クロックサイクル以下であるＬクロックサイクル（Ｌ：自然数）の間に入力クロックの周期を検出するための周期検出回路と、入力クロックの第１の状態遷移に応答して活性化され、周期検出回路によって検出される入力クロックの周期に応じて変わるように設定される所定期間活性状態が維持される基準クロックパルスを生成する第１のパルス発生回路と、直列に結合されて、各々が入力クロックの周期に応じて変わるように設定される単位遅延時間を有する複数の第１の遅延ユニットを有し、第１のパルス発生回路からの基準クロックパルスを段階的に遅延させて、複数の遅延クロックパルスを出力する第１の遅延回路と、複数の遅延クロックパルスのうちの少なくとも２つに基づいて、制御クロックを生成する第２のパルス発生回路とを含む。さらに、Ｌは２であり、周期検出回路は、入力クロックを遅延させるための第２の遅延回路を有し、第２の遅延回路は、入力クロックを所定時間遅延する固定遅延部と、固定遅延部の後段に直列に結合されて、各々が単位遅延時間を有するＫ2個の第２の遅延ユニットとを有し、Ｋ2個の第２の遅延ユニットは、各々がＫ個の遅延ユニットを有するＫ個のグループに分割され、周期検出回路は、さらに、Ｋ2個の第２の遅延ユニットのうちのＫ個を選択する遅延選択回路と、遅延選択回路によって選択されたＫ個の第２の遅延ユニットの出力と入力クロックとの間のそれぞれにおいて位相を比較する位相比較回路とを有し、遅延選択回路は、Ｌクロックサイクルのうちの、第１番目のクロックサイクルにおいては各グループから所定の１個ずつの第２の遅延ユニットを選択し、第２番目のクロックサイクルにおいては第１番目のクロックサイクルにおける位相比較回路の位相比較結果に応じて選択されるＫ個のうちの１個のグループを構成するＫ個の第２の遅延ユニットを選択し、周期検出回路は、さらに、第１および第２番目のクロックサイクルにおける位相比較結果を保持するラッチ回路を有し、各第１の遅延ユニットは、基準クロックパルスを伝達するノードと、ラッチ回路に保持された位相比較結果に応じて、ノードに結合される遅延容量を調整する遅延容量制御回路とを有する。
【００５２】
請求項９記載の半導体装置は、請求項８記載の半導体装置であって、Ｌクロックサイクルは、所定クロックサイクルよりも小さく、周期検出回路は、第１のコマンドの入力前、およびＬクロックサイクルにおける位相比較結果がラッチ回路に保持された後において、位相比較回路および第２の遅延回路の動作を停止する。
【００５３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中における同一符号は同一または相当部分を示すものとする。
【００５４】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体装置１の構成を示す概略ブロック図である。
【００５５】
図１を参照して、半導体装置１は、内部回路群５と、内部回路群の動作タイミングを制御する制御クロック群ＩＳＧｓを生成する制御クロック発生回路１０とを備える。半導体装置１は、外部から入力される外部クロックＣＬＫに同期して動作し、コマンド信号ＣＭＤによって指示されるコマンドを実行する。外部クロックＣＬＫの周期（以下、単に外部クロック周期とも称する）は、Ｔｃで示される。
【００５６】
制御クロック発生回路１０は、外部クロックＣＬＫおよびコマンド信号ＣＭＤを受けて、制御クロック群ＩＳＧｓを生成する。内部回路群５は、制御クロック群ＩＳＧｓに応答して、コマンド信号ＣＭＤによって指示されたコマンドを実行するための所定動作を実行する。制御クロック発生回路１０は、外部クロックＣＬＫの活性化タイミングを基準とする所定期間において、制御クロック群ＩＳＧｓのそれぞれを活性化する。
【００５７】
図２は、本発明の実施の形態１に従う制御クロック発生回路１０の構成を示すブロック図である。
【００５８】
図２を参照して、実施の形態１に従う制御クロック発生回路１０は、外部クロック周期Ｔｃを検出するためのＤＬＬ回路２０と、外部クロックＣＬＫおよびコマンド信号ＣＭＤに応答して基準クロックパルスＣＬＫＰを生成する基準クロックパルス生成回路６０と、基準クロックパルスＣＬＫＰを段階的に遅延させて出力する遅延回路９０と、遅延回路９０の出力に応じて制御クロック群ＩＳＧｓを生成する内部制御クロック生成回路９５とを備える。
【００５９】
ＤＬＬ回路２０は、外部クロックＣＬＫを受けてバッファクロックＢＣＬＫを出力する入力バッファ２５と、バッファクロックＢＣＬＫをＴｄ０遅延させてリターンクロックＲＣＬＫを出力する遅延回路３０と、遅延回路３０と位相比較回路４０との間に接続される入力バッファレプリカ３５と、バッファクロックＢＣＬＫと入力バッファレプリカ３５を通過したリターンクロックＲＣＬＫとの間において位相比較を実行する位相比較回路４０とを含む。入力バッファレプリカ３５は、リターンクロックＲＣＬＫに対して、入力バッファ２５と同様の遅延時間を付与するために設けられる。
【００６０】
ＤＬＬ回路２０は、さらに、位相比較回路４０が出力する制御信号ＵＰおよびＤＷＮに応じてカウントデータＣＮＴを積算するカウント回路４５と、カウントデータＣＮＴに応じて遅延回路の駆動電位ＶｄｎおよびＶｄｐを制御する駆動電位制御回路５０とを含む。
【００６１】
図３は、遅延回路３０の構成を示すブロック図である。
図３を参照して、遅延回路３０は、直列に結合された複数の遅延ユニット１００を有する。各遅延ユニット１００は、駆動電位ＶｄｐおよびＶｄｎによって駆動される。各遅延ユニット１００における単位遅延時間ｔｄｆは、駆動電位ＶｄｐおよびＶｄｎに応じて変化する。
【００６２】
各遅延ユニット１００の出力は、各タップＴＰから取出すことができる。各タップの出力を増幅するための信号バッファ１０５がさらに設けられる。
【００６３】
遅延回路３０は、所定のタップＴＰｍよりリターンクロックＲＣＬＫを出力する。タップＴｍは、Ｍ個（Ｍ：自然数）の遅延ユニットを通過した地点に定められる。よって、リターンクロックＲＣＬＫのバッファクロックＢＣＬＫに対する位相遅れはＭ・ｔｄｆで与えられる。
【００６４】
リターンクロックＲＣＬＫとバッファクロックＢＣＬＫとの位相比較結果に基づいて、ＤＬＬ回路２０で同期動作が実行されることにより、遅延回路３０における遅延時間Ｔｄ０＝Ｍ・ｔｄｆが外部クロックＣＬＫの周期Ｔｃと等しくなった場合、すなわちＴｄ０＝Ｔｃとなった時点で、ＤＬＬ回路２０はロック状態となる。したがって、駆動電位ＶｄｎおよびＶｄｓは、外部クロック周期Ｔｃに応じて、各遅延ユニットにおける単位遅延時間が、ｔｄｆ＝Ｔｃ／Ｍとなる電位レベルにそれぞれ調整される。
【００６５】
図４は、遅延ユニット１００の構成を示すブロック図である。
図４を参照して、遅延ユニット１００は、入力信号のＬレベルからＨレベルへの遷移に対応する立上がりエッジを遅延するためのＨエッジ遅延段１１０と、入力信号のＨレベルからＬレベルへの遷移に対応する立下がりエッジを遅延するためのＬエッジ遅延段１２０とを含む。
【００６６】
図５は、Ｈエッジ遅延段１１０の構成を示す回路図である。
図５を参照して、Ｈエッジ遅延段１１０は、入力ノードＮｉｈと出力ノードＮｏｈとの間に結合されるインバータ回路１１２と、インバータ回路１１２の動作電流を供給する電流供給回路１１３と、遅延量制御信号／ＣＤ１および／ＣＤ２に応じてノードＮｏｈに遅延容量を結合するための遅延容量回路１１４および１１６を有する。
【００６７】
インバータ回路１１２は、Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ１を有する。電流供給回路１１３は、電源電位Ｖｃｃを供給する電源ノードとインバータ回路１１２との間に結合されるＰ型ＭＯＳトランジスタＱＰ２と、接地電位Ｖｓｓを供給する接地ノードとインバータ１１２との間に結合されるＮ型ＭＯＳトランジスタＱＮ２とを有する。
【００６８】
トランジスタＱＰ２およびＱＮ２のゲートには、駆動電位ＶｄｐおよびＶｄｎがそれぞれ入力される。これにより、インバータ回路１１２の動作電流は、駆動電位ＶｄｐおよびＶｄｎによって変化し、インバータ回路１１２が入力ノードＮｉｈから出力ノードＮｏｈに信号を伝達する速度も、駆動電位ＶｄｐおよびＶｄｎに応じて変化する。
【００６９】
遅延容量回路１１４は、出力ノードＮｏｈとノードＮ１との間に結合されるＰ型ＭＯＳトランジスタＱＰ３と、ノードＮ１とＮ２との間に結合されるＰ型ＭＯＳトランジスタＱＰ４と、ノードＮ１と接地ノードとの間に結合されるＭＯＳキャパシタＣ１と、ノードＮ２と接地ノードとの間に結合されるＭＯＳキャパシタＣ２とを有する。
【００７０】
トランジスタＱＰ３のゲートは接地ノードと結合される。このため、トランジスタＱＰ３は、出力ノードＮｏｈの電位レベルがＨレベルである場合にオンし、Ｌレベルではある場合にオフする。したがって、出力ノードＮｏｈの電位レベルがＨレベルからＬレベルに遷移する場合（すなわち、入力ノードＮｉｈの電位レベルがＬレベルからＨレベルに遷移する場合）においては、ＭＯＳキャパシタＣ１は、ノードＮｏｈに対して、単位遅延時間をさらに増大させるための遅延容量として結合される。
【００７１】
一方、出力ノードＮｏｈの信号レベルがＬレベルからＨレベルに遷移する場合（すなわち、入力ノードＮｉｈの電位レベルがＨレベルからＬレベルに遷移する場合）においては、ＭＯＳキャパシタＣ１は出力ノードＮｏｈと切離されているので、入力ノードＮｉｈのＨレベルからＬレベルへの遷移は、遅延容量の影響を受けることなく、出力ノードＮｏｈに対して伝搬される。
【００７２】
トランジスタＱＰ４のゲートには、遅延量制御信号／ＣＤ２が入力される。遅延量制御信号／ＣＤ２がＬレベルに活性化される場合には、トランジスタＱＰ４がトランジスタＱＰ３と同様の場合にオンするので、ＭＯＳキャパシタＣ２も、ＭＯＳキャパシタＣ１と同様に、出力ノードＮｏｈに対する遅延容量として作用する。これにより、遅延容量回路１１４によって付与される遅延容量値をさらに増加させることができる。
【００７３】
遅延容量回路１１６も遅延容量回路１１４と同様の構成を有し、Ｐ型ＭＯＳトランジスタＱＰ５およびＱＰ６とＭＯＳキャパシタＣ３およびＣ４を有する。トランジスタＱＰ５およびＱＰ６は、遅延容量回路１１４中のトランジスタＱＰ３およびＱＰ４に相当する。同様に、ＭＯＳキャパシタＣ３およびＣ４は、遅延容量回路１１４中のＭＯＳキャパシタＣ１およびＣ２に相当する。
【００７４】
トランジスタＱＰ５のゲートには遅延量制御信号／ＣＤ１が入力され、トランジスタＱＰ６のゲートには遅延量制御信号／ＣＤ２が入力される。これにより、遅延容量回路１１４および１１６において、遅延量制御信号／ＣＤ１および／ＣＤ２に応じて、ノードＮｏｈに結合される遅延容量の容量値を段階的に増加させることができる。
【００７５】
このように、Ｈエッジ遅延段１１０においては、入力ノードＮｉｈの信号レベルの変化は、駆動電位ＶｄｐおよびＶｄｎに応じた遅延時間経過後に出力ノードＮｏｈに伝搬される。さらに、遅延量制御信号／ＣＤ１および／ＣＤ２に応じて、出力ノードＮｏｈに遅延容量として結合されるＭＯＳキャパシタの個数を制御することによって、入力ノードＮｉｈから出力ノードＮｏｈへの立上がりエッジの伝搬遅延を、さらに増加することができる。
【００７６】
図６は、Ｌエッジ遅延段１２０の構成を示す回路図である。
Ｌエッジ遅延段１２０は、Ｈエッジ遅延段１１０と同様に、入力ノードＮｉｌと出力ノードＮｏｌとの間に結合されるインバータ回路１２２と、インバータ回路１２２に対して動作電流を供給する電流供給回路１２３と、出力ノードＮｏｌに遅延容量を結合するための遅延容量回路１２４および１２６を含む。
【００７７】
電流供給回路１２３は、電源ノードとインバータ回路１２２との間に結合されてゲートに駆動電位Ｖｄｐを受けるＰ型ＭＯＳトランジスタＱＰ１２と、接地ノードとインバータ回路１２２との間に電気的に結合されてゲートに駆動電位Ｖｄｎを受けるＮ型ＭＯＳトランジスタＱＮ１２とを有する。
【００７８】
電流供給回路１２３は、電流供給回路１１３と同様に、駆動電位ＶｄｐおよびＶｄｎに応じた動作電流をインバータ回路１２２に供給する。これにより、インバータ回路１２２が入力ノードＮｉｌから出力ノードＮｏｌに信号を伝達する速度は、駆動電位ＶｄｐおよびＶｄｎに応じて変化する。
【００７９】
遅延容量回路１２４は、出力ノードＮｏｌとノードＮ３との間に結合されるＮ型ＭＯＳトランジスタＱＮ３と、ノードＮ３とＮ４との間に結合されるＮ型ＭＯＳトランジスタＱＮ４と、ノードＮ３およびＮ４と電源ノードとの間にそれぞれ結合されるＭＯＳキャパシタＣ１１およびＣ１２とを有する。
【００８０】
トランジスタＱＮ３のゲートは電源ノードと結合される。したがって、トランジスタＱＮ３は、出力ノードＮｏｌの電位レベルがＨレベルである場合にオフし、Ｌレベルである場合にオンする。したがって、出力ノードＮｏｌの電位レベルがＬレベルからＨレベルに遷移する場合（すなわち、入力ノードＮｉｌの電位レベルがＨレベルからＬレベルに遷移する場合）においては、ＭＯＳキャパシタＣ１１は、ノードＮｏｌに対して、単位遅延時間をさらに増大させるための遅延容量として結合される。
【００８１】
一方、出力ノードＮｏｌの信号レベルがＨレベルからＬレベルに遷移する場合（すなわち、入力ノードＮｉｌの電位レベルがＬレベルからＨレベルに遷移する場合）においては、ＭＯＳキャパシタＣ１１は出力ノードＮｏｌと切離されているので、入力ノードＮｉｌのＨレベルからＬレベルへの遷移は、遅延容量の影響を受けることなく、出力ノードＮｏｌに対して伝搬される。
【００８２】
トランジスタＱＮ４のゲートには、遅延量制御信号ＣＤ２が入力される。遅延量制御信号ＣＤ２がＨレベルに活性化される場合には、トランジスタＱＮ４がトランジスタＱＮ３と同様の場合にオンするので、ＭＯＳキャパシタＣ１２も、ＭＯＳキャパシタＣ１１と同様に、出力ノードＮｏｌに対する遅延容量として作用する。これにより、遅延容量回路１２４によって付与される遅延容量値をさらに増加させることができる。
【００８３】
遅延容量回路１２６も遅延容量回路１２４と同様の構成を有し、Ｎ型ＭＯＳトランジスタＱＮ５およびＱＮ６とＭＯＳキャパシタＣ１３およびＣ１４を有する。トランジスタＱＮ５およびＱＮ６は、遅延容量回路１２４中のトランジスタＱＮ３およびＱＮ４に相当する。同様に、ＭＯＳキャパシタＣ１３およびＣ１４は、遅延容量回路１１４中のＭＯＳキャパシタＣ１１およびＣ１２に相当する。
【００８４】
トランジスタＱＮ５のゲートには遅延量制御信号ＣＤ１が入力され、トランジスタＱＮ６のゲートには遅延量制御信号ＣＤ２が入力される。これにより、遅延容量回路１２４および１２６において、遅延量制御信号ＣＤ１およびＣＤ２に応じて、ノードＮｏｌに結合される遅延容量の容量値を段階的に増加させることができる。
【００８５】
このように、Ｌエッジ遅延段１２０においては、入力ノードＮｉｌの信号レベルの変化は、駆動電位ＶｄｐおよびＶｄｎに応じた遅延時間経過後に出力ノードＮｏｌに伝搬される。さらに、遅延量制御信号ＣＤ１およびＣＤ２に応じて、出力ノードＮｏｌに遅延容量として結合されるＭＯＳキャパシタの個数を制御することによって、入力ノードＮｉｌから出力ノードＮｏｌへの立下がりエッジの伝搬遅延を、さらに増加することができる。
【００８６】
相補信号である遅延量制御信号ＣＤ１，ＣＤ２および／ＣＤ１，／ＣＤ２を、Ｈエッジ遅延段１１０およびＬエッジ遅延段１２０でそれぞれ用いることにより、Ｈエッジ遅延段１１０およびＬエッジ遅延段１２０において、出力ノードに結合される遅延容量の容量値を共通に設定することが可能となる
このように、各遅延ユニット１００における単位遅延時間ｔｄｆは、駆動電位ＶｄｎおよびＶｄｐに応じて変化する。さらに、遅延量制御信号ＣＤ１，ＣＤ２および／ＣＤ１，／ＣＤ２を用いて、単位遅延時間を段階的に増加させることも可能である。
【００８７】
再び図２を参照して、位相比較回路４０は、バッファクロックＢＣＬＫと比較してリターンクロックＲＣＬＫの間の位相が進んでいる場合には、遅延回路３０における遅延時間Ｔｄ０を増加させるために制御信号ＵＰを活性化する。反対に、リターンクロックＲＣＬＫの位相がバッファクロックＢＣＬＫよりも遅れている場合には、遅延回路３０による遅延時間Ｔｄ０を減少させるために制御信号ＤＷＮを活性化させる。
【００８８】
カウント回路４５は、位相比較回路４０が出力する制御信号ＵＰの活性化に応答してカウントデータＣＮＴを１ずつ増加し、制御信号ＤＷＮの活性化に応答してカウントデータＣＮＴを１ずつ減少させる。駆動電位制御回路５０は、カウントデータＣＮＴに応じて駆動電位ＶｄｎおよびＶｄｐを制御する。
【００８９】
基準クロックパルス生成回路６０は、外部クロックＣＬＫを受ける入力バッファ６５と、入力バッファ６５を介して外部クロックＣＬＫを受ける遅延回路７０と、外部クロックＣＬＫおよびコマンド信号ＣＭＤに応答してコマンドクロックＣＬＫＭを生成するフリップフロップ７５と、遅延回路７０の出力とコマンドクロックＣＬＫＭとに応答して基準クロックパルスＣＬＫＰを生成するパルス生成回路８０とを有する。
【００９０】
遅延回路９０は、基準クロックパルスＣＬＫＰを単位遅延時間ｔｄｆずつ段階的に遅延させて各タップより出力する。内部制御クロック生成回路９５は、遅延回路９０の各タップ出力を受けて、外部クロックＣＬＫに応答して活性化される基準クロックパルスＣＬＫＰに基づいた所定のタイミングにおいて、制御クロックＩＳＧｓの活性化・非活性化を実行する。
【００９１】
遅延回路７０および９０の構成は、図３に示される遅延回路３０と同様である。遅延回路７０および９０の各々は、直列に結合される複数の遅延ユニットを有し、各遅延ユニットは、遅延回路３０と共通の駆動電位ＶｄｎおよびＶｄｐによって駆動される。
【００９２】
次に、遅延ユニット１００における単位遅延時間ｔｄｆを制御するための駆動電位ＶｄｐおよびＶｄｎの制御について説明する。
【００９３】
図７は、駆動電位制御回路５０の構成を示すブロック図である。
図７を参照して、駆動電位制御回路５０は、駆動電位ＶｄｐおよびＶｄｎをそれぞれ供給するノードＮｖｐおよびＮｖｎと、基準電位ＶｄｐおよびＶｄｎを生成する駆動電位発生回路５１と、カウント回路４５からのカウントデータＣＮＴに応じて駆動電位ＶｄｐおよびＶｄｎを調整する駆動電位調整回路５５とを含む。
【００９４】
駆動電位発生回路５１は、ノードＮｖｎに駆動電位Ｖｄｎを生成するＶｄｎ発生回路５２と、ノードＮｖｐに駆動電位Ｖｄｐを生成するＶｄｐ発生回路５３とを有する。
【００９５】
図８は、Ｖｄｎ発生回路５２の構成を示す回路図である。
図８を参照して、Ｖｄｎ発生回路５２は、電源ノードとノードＮｖｎとの間に結合される抵抗素子６３ａおよびＰ型ＭＯＳトランジスタＱＰ２１と、ノードＮｖｎとノードＮ５との間に直列に結合される抵抗素子６３ｂ，６３ｃ，６３ｄと、ノードＮ５と接地ノードとの間に直列に結合されるＮ型ＭＯＳトランジスタＱＮ２０およびＱＮ２１と有する。
【００９６】
抵抗素子６３ｃおよび６３ｄと並列にトランスファーゲートＴＧ２０およびＴＧ２１が配置される。トランスファーゲートＴＧ２０およびＴＧ２１は、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じてそれぞれオン・オフする。したがって、ノードＮｖｎとノードＮ５との間の抵抗値Ｒｎは、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じて調整される。
【００９７】
Ｖｄｎ生成回路５２は、さらに、電源ノードとノードＮｖｎとの間に結合されるトランジスタＱＰ２０と、ノードＮｖｎと接地ノードとの間に直列に結合されるＰ型ＭＯＳトランジスタＱＰ２２およびＮ型ＭＯＳトランジスタＱＮ２２とを有する。トランジスタＱＮ２１，ＱＮ２２，ＱＰ２０のゲートには制御信号／ＦＲＣが入力される。したがって制御信号／ＦＲＣがＬレベルに活性化される場合には、ノードＮｖｎは電源ノードと結合されて、駆動電位Ｖｄｎは、電源電位Ｖｃｃに固定される。
【００９８】
一方、制御信号／ＦＲＣがＨレベルに非活性化される場合には、トランジスタＱＮ２２およびＱＰ２２がオンされて、トランジスタＱＰ２２のゲートソース間電圧Ｖｇｓ１、すなわちノードＮ５およびノードＮｖｎの間の電位差が一定値に保たれる。したがって、ノードＮｖｎと接地ノードとの間を流れる電流量Ｉｎは、ノードＮｖｎとノードＮ５との間の抵抗値Ｒｎによって決定される。ノードＮｖｎの電位レベルは、電流Ｉｎが流れるトランジスタＱＮ２０およびＱＮ２１で生じる電圧降下と、電流Ｉｎによって抵抗値Ｒｎに生じる電圧降下との和に応じて決まるので、駆動電位Ｎｖｎは、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じて設定される、電源電位Ｖｃｃと接地電位Ｖｓｓとの間の中間電位となる。
【００９９】
図９は、Ｖｄｐ発生回路５３の構成を示す回路図である。Ｖｄｐ発生回路５３は、Ｖｄｎ発生回路５２と類似の構成を有し、電源ノードおよび接地ノードの接続関係およびＭＯＳトランジスタの導電型が反対に設定されたものである。
【０１００】
図９を参照して、Ｖｄｐ発生回路５３は、電源ノードとノードＮ６との間に直列に結合されるＰ型ＭＯＳトランジスタＱＰ２５およびＱＰ２６と、ノードＮ６とノードＮｖｐとの間に直列に結合される抵抗素子６７ｂ，６７ｃ，６７ｄとを有する。
【０１０１】
抵抗素子６７ｃおよび６７ｄと並列にトランスファーゲートＴＧ２５およびＴＧ２６がそれぞれ設けられる。トランスファーゲートＴＧ２５およびＴＧ２６は、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じてそれぞれオン・オフする。したがって、ノードＮｖｐとノードＮ６との間の抵抗値Ｒｐは、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じて調整される。
【０１０２】
Ｖｄｐ発生回路５３は、さらに、ノードＮｖｐと接地ノードとの間に直列に結合される、Ｎ型ＭＯＳトランジスタＱＮ２７および抵抗素子６７ａと、電源ノードとノードＮｖｐとの間に直列に結合されるＰ型ＭＯＳトランジスタＱＰ２７およびＮ型ＭＯＳトランジスタＱＮ２６と、ノードＮｖｐと接地ノードとの間に結合されるＮ型ＭＯＳトランジスタＱＮ２５とを有する。
【０１０３】
トランジスタＱＮ２５、ＱＰ２５およびＱＰ２７のゲートには制御信号ＦＲＣが入力される。トランジスタＱＮ２６のゲートはノードＮ６と結合される。トランジスタＱＮ２７のゲートは、電源ノードと結合される。
【０１０４】
制御信号ＦＲＣがＨレベルに活性化される場合には、トランジスタＱＮ２５によって、ノードＮｖｐは接地ノードと結合されるので、駆動電位ＶｄｐはＶｓｓに固定される。
【０１０５】
制御信号ＦＲＣがＬレベルに非活性化される場合には、トランジスタＱＰ２７およびＱＮ２６が、図８に示したトランジスタＱＮ２２およびＱＰ２２と同様にオンするので、電流Ｉｐは、トランジスタＱＮ２６のゲートソース間電圧Ｖｇｓ２と、ノードＮ６およびノードＮｖｐとの間の抵抗値ＲｐによってＩｐ＝Ｖｇｓ２／Ｒｐに設定される。このように、Ｖｄｎ発生回路５２と共通の制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じて、トランジスタＱＮ２８および抵抗素子６７ａで生じる電圧降下量が変化するので、駆動電位Ｎｖｐは、制御信号ＴＮ１，／ＴＮ１および制御信号ＴＮ２，／ＴＮ２に応じて設定される、駆動電位Ｖｄｎよりも低い、電源電位Ｖｃｃと接地電位Ｖｓｓとの間の中間電位となる。
【０１０６】
図１０は、駆動電位調整回路５５の構成を示す回路図である。
図１０を参照して、駆動電位調整回路５５は、駆動電位発生回路５１が生成した駆動電位ＶｄｐおよびＶｄｎを調整するための駆動電位調整ユニット５９と、カウント回路４５が出力するカウントデータＣＮＴに応じて駆動電位調整ユニット５９の動作を制御するエンコーダ５７とを有する。
【０１０７】
エンコーダ５７は、各駆動電位調整ユニット５９ごとに、制御信号ＣＤＤおよびＣＤＵを生成する。エンコーダ５７は、制御信号ＵＰの生成回数が制御信号ＤＷＮの生成回数よりもＩ（Ｉ：自然数）多い場合、すなわちカウントデータＣＮＴによって示される積算値が“＋Ｉ”に相当する場合において、Ｉ個の駆動電位調整ユニット５９に対して、制御信号ＣＤＵを活性化する。
【０１０８】
反対に、制御信号ＤＷＮの生成回数が制御信号ＵＰの生成回数よりもＩだけ少ない場合、すなわちカウントデータＣＮＴによって示される積算値が“―Ｉ”に相当する場合において、エンコーダ５７は、Ｉ個の駆動電位調整ユニット５９に対して、制御信号ＣＤＤを活性化する。
【０１０９】
各駆動電位調整ユニット５９の構成および動作は同様であるので、代表的に、制御信号ＣＤＤ＜ｉ＞およびＣＤＵ＜ｉ＞によって制御される第ｉ番目（ｉ：自然数）の駆動電位調整ユニット５９−ｉの動作について説明する。
【０１１０】
駆動電位調整ユニット５９−ｉは、電源ノードと駆動電位Ｖｄｎを供給するノードＮｖｎとの間に直列に結合される、電流源Ｓ１およびＰ型ＭＯＳトランジスタＱＰ３０と、ノードＮｖｎと接地ノードとの間に直列に結合される、Ｎ型ＭＯＳトランジスタＱＮ３０および電流源Ｓ２とを有する。駆動電位調整ユニット５９−ｉは、さらに、電源ノードと駆動電位Ｖｄｐを供給するノードＮｖｐとの間に直列に結合される、電流源Ｓ３およびＰ型ＭＯＳトランジスタＱＰ３５と、ノードＮｖｐと接地ノードとの間に直列に結合される、Ｎ型ＭＯＳトランジスタＱＮ３５および電流源Ｓ４とを有する。
【０１１１】
トランジスタＱＮ３０のゲートには、制御信号ＵＰによるカウント値の増加に対応して活性化される制御信号ＣＤＵ＜ｉ＞が入力される。トランジスタＱＰ３５のゲートには制御信号ＣＤＵ＜ｉ＞の反転信号が入力される。このため、ＣＤＵ＜ｉ＞がＨレベルに活性化されると、トランジスタＱＮ３０およびＱＰ３５がオンして、電流源Ｓ２によってノードＮｖｎの電位レベルが低下するとともに、電流源Ｓ３によってノードＮｖｐの電位レベルが上昇する。この結果、駆動電位ＶｄｐおよびＶｄｎはそれぞれ上昇および下降するので、各遅延ユニット１１０において、インバータ回路１１２，１２２の動作電流が絞られて、単位遅延時間ｔｄｆは増加する。
【０１１２】
一方、トランジスタＱＰ３０のゲートには、制御信号ＤＷＮによるカウント値の減少に対応して活性化される制御信号ＣＤＤ＜ｉ＞が入力される。トランジスタＱＮ３５のゲートには制御信号ＣＤＤ＜ｉ＞の反転信号が入力される。これにより、制御信号ＣＤＤ＜ｉ＞がＨレベルに活性化された場合には、トランジスタＱＰ３０およびＱＮ３５がオンして、電流源Ｓ１およびＳ４によって、ノードＮｖｎおよびＮｖｐの電位レベルは、それぞれ上昇および下降する。この結果、駆動電位Ｖｄｐの電位レベルは低下し、Ｖｄｎの電位レベルは上昇するので各遅延ユニット１１０において、インバータ回路１１２，１２２の動作電流が増加して、単位遅延時間ｔｄｆは減少する。
【０１１３】
このような構成とすることによって、位相比較回路４０の位相比較結果の積算値に応じて、駆動電位ＶｄｐおよびＶｄｎを制御して、各遅延ユニット１００による単位遅延時間ｔｄｆを制御することができる。駆動電位ＶｄｎおよびＶｄｐは、遅延回路３０中においてＭ個の遅延ユニットによって得られる遅延時間Ｔｄ０（＝Ｍ・ｔｄｆ）が外部クロックＣＬＫの周期Ｔｃと等しくなるような電位レベルに収束する。
【０１１４】
このように、ＤＬＬ回路２０における同期制御によって、外部クロックＣＬＫの周期Ｔｃが検出されることになる。外部クロックＣＬＫの周期Ｔｃに応じて調整された駆動電位ＶｄｎおよびＶｄｐは、基準クロックパルス生成回路６０中の遅延回路７０、および基準クロックパルスＣＬＫＰを段階的に遅延するための遅延回路９０に対しても共通に供給される。
【０１１５】
次に基準クロックパルスＣＬＫＰの生成について説明する。
図１１は、基準クロックパルス生成回路６０の構成を示すブロック図である。
【０１１６】
図１１を参照して、基準クロックパルス生成回路６０は、外部クロックＣＬＫを受ける入力バッファ６５と、入力バッファ６５を通過した外部クロックＣＬＫを遅延させる遅延回路７０と、コマンドクロックＣＬＫＭを生成するフリップフロップ７５と、コマンドクロックＣＬＫＭおよび遅延回路７０から取出された信号に基づいて基準クロックパルスＣＬＫＰを生成するパルス生成回路８０とを有する。
【０１１７】
遅延回路７０は、遅延回路３０と同様の構成を有し、複数個直列に接続された遅延ユニット１００を有する。遅延ユニット１００の構成は、図４から図６に示したとおりであるので詳細な説明は繰返さない。
【０１１８】
遅延回路７０においても、各遅延ユニットの出力にタップが設けられ、遅延ユニット１００の単位遅延時間ｔｄｆずつ段階的に遅延された外部クロックを取出すことができる。入力バッファ６５の遅延時間を入力バッファ２５と同一値に設計することによって、遅延回路７０の各タップの出力は、遅延回路３０の各タップの出力と位相がそれぞれ等しいものとなる。
【０１１９】
遅延回路７０の所定の２タップＴＰｊおよびＴＰｎの出力が取出されて、パルス生成回路７０に伝達される。タップＴＰｊｃとＴＰｎとの間には、Ｎ個の遅延ユニットが配置される。ここでＮは、遅延回路３０において、タップＴＰｍから取り出されるリターンクロックＲＣＬＫが通過する遅延ユニットの個数Ｍよりも小さい自然数である。
【０１２０】
フリップフロップ７５は、内部クロックＣＬＫの立上がりエッジに応答して、コマンド信号ＣＭＤの信号レベルをコマンドクロックＣＬＫＭとして出力する。
【０１２１】
パルス生成回路８０は、タップＴＰｎの出力を反転するインバータ８２と、インバータ８２の出力とタップＴＰｊの出力信号との間のＡＮＤ論理演算結果を出力する論理ゲート８４と、論理ゲート８４の出力およびコマンドクロックＣＬＫＭの間のＡＮＤ演算結果を基準クロックパルスＣＬＫＰとして出力する論理ゲート８６とを有する。
【０１２２】
図１２は、基準クロックパルスＣＬＫＰの生成を説明するタイミングチャートである。
【０１２３】
図１２を参照して、外部クロックＣＬＫは、一定周期ＴｃでＨレベルとＬレベルとの間の遷移を繰返す。コマンド信号ＣＭＤは、外部からコマンド実行が指示される場合に、Ｈレベルに活性化される。フリップフロップ７５は、内部クロックＣＬＫの各活性化タイミングにおいて、コマンド信号ＣＭＤの信号レベルをコマンドクロックＣＬＫＭに反映する。したがって、コマンドクロックＣＬＫＭは、外部からコマンドが入力されたクロックサイクルにおいて、外部クロックＣＬＫの周期Ｔｃの期間Ｈレベルに活性化される。
【０１２４】
論理ゲート８４の出力するパルス信号ＰＬＳは、タップＴＰｊとＴｄｎとの間でＮ個の遅延ユニットによって生じる遅延時間Ｎ・ｔｄｆに相当する活性期間Ｔｈを有する。既に説明したように、遅延ユニットの単位遅延時間ｔｄｆは、外部クロックＣＬＫの周期Ｔｃに応じた駆動電位ＶｄｐおよびＶｄｎによって決定されて、単位遅延時間ｔｄｆ＝Ｔｃ／Ｍで与えられる。したがって、Ｎ・ｔｄｆ＝（Ｎ／Ｍ）・Ｔｃで与えられるパルス信号ＰＬＳの活性化期間Ｔｈも、外部クロックＣＬＫの周期Ｔｃに応じて設定されることになる。
【０１２５】
基準クロックパルスＣＬＫＰは、コマンドクロックＣＬＫＭの活性化期間、すなわちコマンドが入力されたクロックサイクルのみにおいて、パルス信号ＰＬＳに対応して生成される。このため、コマンドが入力されないクロックサイクルにおける、後段の制御回路群の無用な電力消費を防止できる。
【０１２６】
このようにして、基準クロックパルスＣＬＫＰの活性化期間Ｔｈは、外部クロック周期Ｔｃに応じて、外部クロック周期Ｔｃを超えることがないように設定されるため、外部クロックＣＬＫが高周波である場合にも、内部で生成される制御クロックが複数のクロックサイクル間でつながってしまうような不具合を招くことがない。
【０１２７】
次に、基準クロックパルスＣＬＫＰに基づく制御クロック群ＩＳＧｓの生成について説明する。
【０１２８】
図１３は、内部制御クロック生成回路９５の構成を説明する回路図である。
図１３を参照して、遅延回路９０は、既に説明した遅延回路３０および７０と同様の構成を有し、複数個直列に接続された遅延ユニット１００を有する。遅延ユニット１００の構成は、図４から図６に示したとおりであるので詳細な説明は繰返さない。遅延回路９０は、入力された基準クロックパルスＣＬＫＰを、単位遅延時間ｔｄｆずつ段階的に遅延して、それぞれのタップＴＰから遅延クロックパルス群ＣＬＫＤを出力する。
【０１２９】
遅延回路９０中の各遅延ユニット１００も、遅延回路３０および７０と共通の駆動電位ＶｄｎおよびＶｄｐによって制御されるので、単位遅延時間ｔｄｆについても、遅延回路３０および７０と共通に、内部クロックＣＬＫの周期に応じて設定される。したがって、内部回路群の動作タイミングを指定するための制御クロックの活性化および非活性化を、外部クロック周期Ｔｃに応じたタイミング設定の自由度を確保して、適切に設定することができる。
【０１３０】
図１３においては、一例として、制御クロック群ＩＳＧｓのうち制御クロックＩＳＧ１およびＩＳＧ２の生成が示される。
【０１３１】
内部制御クロック生成回路９５は、タップＴＰｅの出力を反転するインバータ９６ｅと、インバータ９６ｅの出力およびタップＴＰｂの出力の間のＡＮＤ論理演算結果を出力する論理ゲート９７とを有する。内部制御クロック生成回路９５は、さらに、タップＴＰｄの出力を反転するインバータ９６ｄと、インバータ９６ｄの出力とタップＴＰａの出力との間のＡＮＤ論理演算結果を出力する論理ゲート９８ａと、タップＴＰｆの信号を反転するインバータ９６ｆと、インバータ９６ｆの出力およびタップＴＰｃの出力の間のＡＮＤ論理演算結果を出力する論理ゲート９８ｃと、論理ゲート９８ａおよび９８ｃの出力の間でＯＲ論理演算結果を出力する論理ゲート９９とを有する。論理ゲート９７は制御クロックＩＳＧ１を生成する。論理ゲート９９は、比較的活性化期間の長い制御クロックＩＳＧ２を生成する。
【０１３２】
内部制御クロック生成回路９５は、このようにインバータとＡＮＤゲートとの組合せによって、それぞれのタップが出力する遅延クロックパルスＣＬＫＤの立上がりエッジ（Ｈエッジ）のタイミング差に基づいて制御クロックを生成する。
【０１３３】
図１４および図１５は、制御クロック発生回路１０による制御クロックの生成を説明する第１および第２のタイミングチャートである。
【０１３４】
図１４においては、従来の技術の制御クロック発生回路３００で問題となった動作周波数が高い場合、すなわち外部クロックＣＬＫの周期が比較的短い場合における動作が示される。
【０１３５】
図１４を参照して、周期Ｔｃを有する外部クロックＣＬＫに応答して、ＤＬＬ回路２０によって、外部クロックＣＬＫと同期したリターンクロックＲＣＬＫが生成される。リターンクロックＲＣＬＫを外部クロックＣＬＫと同期させることによって、遅延回路３０，７０，９０の駆動電位ＶｄｎおよびＶｄｐは、遅延ユニット１００の１個当りの単位遅延時間ｔｄｆがｔｄｆ＝Ｔｃ／Ｍとなるように調整される。
【０１３６】
これにより、基準クロックパルス生成回路６０で生成される基準クロックパルスＣＬＫＰのパルス幅Ｔｈは、Ｔｈ＝Ｎ・ｔｄｆ＝（Ｎ／Ｍ）・Ｔｃであり、外部クロック周期Ｔｃに応じて、Ｔｃよりも小さい値に定められる。このため、基準クロックパルスＣＬＫＰは、同一クロックサイクル中に必ず非活性化されることになり、制御クロックの生成動作はより安定的なものとなる。コマンドが入力されるクロックサイクルの時刻ｔ１における外部クロックＣＬＫの活性化に応答して、基準クロックパルスＣＬＫＰは活性化される。
【０１３７】
遅延回路９０の各タップから出力される遅延クロックパルスＣＬＫＤは、単位遅延時間ｔｄｆずつ基準クロックパルスＣＬＫＰを段階的に遅延させたものとなる。
【０１３８】
既に説明したように単位遅延時間ｔｄｆも、ＤＬＬ回路２０の同期動作に応じて外部クロック周期Ｔｃに応じて設定される。これにより、外部クロックＣＬＫの周波数に応じたタイミングの自由度を確保して、適切に制御クロックを活性化および非活性化することができる。
【０１３９】
図１３に示されるタップＴＰａおよびＴＰｄの出力は、基準クロックパルスＣＬＫＰをそれぞれ遅延した信号であり、論理ゲート９８ａの出力は、タップＴＰｅおよびＴＰｆのそれぞれの出力の立上がりエッジ（Ｈエッジ）のタイミング差に応じて、時刻ｔ２からｔ５の間活性化（Ｈレベル）される。
【０１４０】
同様に、タップＴＰｃおよびＴＰｄの出力の立上がりエッジ（Ｈエッジ）のタイミング差にタイミング差に応じて、論理ゲート９８ｃの出力は、時刻ｔ４からｔ６の間Ｈレベルに活性化される。
【０１４１】
論理ゲート９９が出力する制御クロックＩＳＧ２は、論理ゲート９８ａおよび９８ｃの出力に応答して、タップＴＰｅとタップＴＰｈのＨエッジのタイミング差に応じて、時刻ｔ３からｔ７の間活性化（Ｈレベル）される。
【０１４２】
このように、内部制御クロック生成回路９５においては、各タップの出力信号の立上がりエッジのタイミングに応じて制御クロックを生成するので、内部制御クロックの生成をさらに安定化することができる。また、この構成同士をＯＲ論理ゲートで組合せることによって、長期間活性化されるべき制御クロックを生成することもできる。
【０１４３】
図１５には、動作周波数が比較的低い場合、すなわち外部クロックＣＬＫの周期Ｔｃが比較的長い場合の制御クロック発生回路１００の動作が示される。
【０１４４】
図１５を参照して、クロックパルスＣＬＫＰのパルス幅Ｔｈおよび、遅延回路９０における遅延クロックパルスに付与される段階的な遅延量に相当する単位遅延時間ｔｄｆが、外部クロック周期Ｔｃに応じて、図１４の場合よりも長く設定されていることがわかる。タップＴＰａ，ＴＰｄ，ＴＰｃ，ＴＰｆの出力、および制御クロックＩＳＧ２は、図１４の場合と同様であり、安定的に制御クロックが生成されていることがわかる。
【０１４５】
このように、外部クロック周期Ｔｃに応じて、制御クロックの生成の基準となる基準クロックパルスＣＬＫＰのパルス幅および遅延回路９０の単位遅延時間ｔｄｆを一定比率で変化させることによって、制御クロックを外部クロックＣＬＫに同期させて、安定的に生成することが可能となる。
【０１４６】
［実施の形態２］
実施の形態２においては、各遅延ユニットにおける単位遅延時間をより細密に設定可能な構成について説明する。
【０１４７】
図１６は、実施の形態２に従う遅延回路の構成を示すブロック図である。
図１６には、遅延回路３０，７０，９０に代えて具備される実施の形態２に従う遅延回路３１，７１，９１の構成が示される。
【０１４８】
図１６を参照して、実施の形態２に従う各遅延回路は、直列に接続された複数の遅延ユニット１０１を含む。
【０１４９】
遅延ユニット１０１は、遅延するクロックを相補クロックとして小振幅で伝達する。遅延ユニット１０１は、遅延の対象となるクロックを小振幅のものとすることによって、単位遅延時間ｔｄｆをより細密に設定することを可能とするものである。
【０１５０】
なお、実施の形態２に従う制御クロック発生回路においては、外部クロックＣＬＫは相補クロックとして入力され、図２に示される入力バッファ２５および６５によって、外部クロックＣＬＫは、小振幅化される。制御クロック発生回路のその他の部分の構成および動作は、実施の形態１の場合と同様であるので、詳細な説明は繰り返さない。
【０１５１】
図１７は、小振幅の相補クロックＩＮ、／ＩＮを遅延させるための遅延ユニット１０１の構成を示す回路図である。
【０１５２】
図１７を参照して、遅延ユニット１０１は、入力される相補のクロックＩＮおよび／ＩＮを出力ノードＮ７およびＮ８にそれぞれ伝達する信号伝達部１３０と、出力ノードＮ７に遅延容量を結合するための遅延容量回路１３８および１３９と、出力ノードＮ８に遅延容量を結合するための遅延容量回路１３６および１３７とを有する。信号伝達部１３０は、相補クロックの一方ＩＮを反転して出力ノードＮ８に伝達するためのインバータ回路１３２と、相補クロックの他方／ＩＮを反転して出力ノードＮ７に伝達するためのインバータ回路１３４と、インバータ回路１３２および１３４に動作電流を供給する電流供給回路１３５とを有する。
【０１５３】
インバータ回路１３２は、クロックＩＮの信号レベルに応じていずれか一方が選択的にオンされる、Ｐ型ＭＯＳトランジスタＱＰ４０およびＮ型ＭＯＳトランジスタＱＮ４０とを有する。同様に、インバータ回路１３４は、クロック／ＩＮの信号レベルに応答していずれか一方が選択的にオンされる、Ｐ型ＭＯＳトランジスタＱＰ４１およびＮ型ＭＯＳトランジスタＱＮ４１を有する。
【０１５４】
電流供給回路１３５は、相補クロックの小振幅に対応する電源電位Ｖｃｃ′を供給する低電源ノードとインバータ回路１３２および１３４との間に接続されるＰ型ＭＯＳトランジスタＱＰ４２およびＱＰ４３と、接地ノードとインバータ回路１３２および１３４との間に直列に結合されるＮ型ＭＯＳトランジスタＱＮ４２およびＱＮ４３を含む。トランジスタＱＮ４３およびＱＰ４３のゲートには、駆動電位Ｖｄｎおよび駆動電位Ｖｄｐがそれぞれ入力される。したがって、トランジスタＱＮ４３およびＱＰ４３を流れる電流は、図５および図６に示したＨエッジ遅延段１１０およびＬエッジ遅延段１２０の場合と同様に設定される。
【０１５５】
トランジスタＱＮ４２およびＱＰ４２のゲートは出力ノードＮ７と結合される。このため、クロックＩＮの信号レベルがＬレベルからＨレベルに遷移する場合には、トランジスタＱＮ４０がオンされて、出力ノードＮ７の電位レベルが低下を始める。これに応じて、トランジスタＱＮ４２およびＱＰ４２のゲート電位が低下するので、トランジスタＱＮ４２の電流供給能力が低下する一方で、トランジスタＱＰ４２の電流供給能力が増加する。このとき、クロック／ＩＮの信号レベルはＨレベルからＬレベルに遷移するので、トランジスタＱＰ４１がターンオンする。この際に、トランジスタＱＰ４２の電流供給能力の増大によって、トランジスタＱＰ４１による出力ノードＮｏ１の充電は高速に実行され、出力ノードＩＮのＬレベルからＨレベルへの立上がりエッジは、出力ノードＮ７に高速に伝達される。
【０１５６】
反対に、クロックＩＮがＨレベルからＬレベルに遷移し、クロック／ＩＮがＬレベルからＨレベルに遷移する場合には、インバータ回路１３２および１３４において、トランジスタＱＰ４０およびＱＮ４１がそれぞれターンオンする。トランジスタＱＰ４０のターンオンに応じて、出力ノードＮ７の電位レベルが上昇するので、これに応じてトランジスタＱＮ４２の電流供給能力は増加し、トランジスタＱＰ４２の電流供給能力は低下する。この結果、トランジスタＱＮ４２の電流供給能力の増大によって、インバータ回路１３４中のトランジスタＱＮ４１は、出力ノードＮ７の放電をより高速に実行して、クロックＩＮの立下がりエッジを高速に出力ノードＮ７に伝達することができる。
【０１５７】
このように、遅延ユニット１０１においては、相補のクロックＩＮおよび／ＩＮを出力ノードＮ７およびＮ８に対して、クロックＯＵＴおよび／ＯＵＴとしてそれぞれ高速に伝達することが可能となる。
【０１５８】
遅延容量回路１３６および１３７は、図５で説明した遅延容量回路１１４および１１６と同様の構成を有するので、詳細な説明は繰返さない。同様に、遅延容量回路１３８および１３９は、図６で説明した遅延容量回路１２４および１２６と同様の構成を有する。これにより、遅延ユニット１０１の単位遅延時間を遅延量制御信号ＣＤ１，／ＣＤ１およびＣＤ２，／ＣＤ２に応じて、段階的に増加させることも可能である。
【０１５９】
再び図１６を参照して、各遅延ユニットの出力に設けられるタップＴＰにおいて、差動アンプ１０６が設けられる。これにより、各遅延ユニットによって遅延された小振幅の相補クロックを、実施の形態１の場合と同様の、通常振幅の単一のクロック信号としてタップから取出すことが可能となる。
【０１６０】
差動アンプ１０６としては、たとえば一般的なカレントミラーアンプの構成を用いればよい。
【０１６１】
［実施の形態２の変形例］
図１８は、実施の形態２の変形例に従う遅延回路３２，７２，９２の構成を示すブロック図である。
【０１６２】
実施の形態２の変形例においては、実施の形態１で示した制御クロック発生回路１０の構成において、遅延回路３０，７０，９０に代えて遅延回路３２，７２，９２を具備する点が異なる。その他の部分については実施の形態２と同様であるので、詳細な説明は繰り返さない。
【０１６３】
図１８を参照して、遅延回路３２，７２，９２においても、図１７で説明した遅延ユニット１０１が直列に結合される。実施の形態２の変形例においては、遅延回路の各タップにおいて、遅延ユニットの出力を小振幅の相補クロックのまま取出して後段の回路群に供給する。各タップＴＰに対応して、増幅アンプ１０７が配置される。
【０１６４】
図１９は、増幅アンプ１０７の構成を示す回路図である。
図１９を参照して、増幅アンプ１０７は、図１６に示した、小振幅用遅延ユニット１０１中の信号伝達部１３０と類似の構成を有する。
【０１６５】
増幅アンプ１０５は、相補クロックの一方ＩＮを反転して出力ノードＮ１０に出力するインバータ回路１４２と、相補クロックの他方／ＩＮを反転して出力ノードＮ９に伝達するインバータ回路１４４と、インバータ回路１４２および１４４に動作電流を供給する電流供給回路１４６とを有する。
【０１６６】
インバータ回路１４２は、クロックＩＮの信号レベルに応じていずれか一方が選択的にオンするＰ型ＭＯＳトランジスタＱＰ４５およびＮ型ＭＯＳトランジスタＱＮ４５を有する。インバータ回路１４４は、クロック／ＩＮの信号レベルに応じていずれか一方が選択的にオンするＰ型ＭＯＳトランジスタＱＮ４６およびＮ型ＭＯＳトランジスタ４６を有する。
【０１６７】
電流供給回路１４６は、小振幅に対応する低電源電位Ｖｃｃ′を供給する低電源電位ノードとインバータ回路１４２および１４４との間に結合されるＰ型ＭＯＳトランジスタＱＰ４７と、接地ノードとインバータ回路１４２および１４４との間に結合されるＮ型ＭＯＳトランジスタＱＮ４７とを有する。トランジスタＱＰ４７およびＱＮ４７のゲートは出力ノードＮ１０と結合される。これにより、クロックＩＮがＬレベルからＨレベルに遷移する場合には、インバータ回路１４２および１４４において、トランジスタＱＮ４５およびＱＰ４６がそれぞれオンする。トランジスタＱＮ４５のオンに応じて出力ノードＮ１０の電位レベルが低下し、トランジスタＱＰ４７の電流駆動能力が増大する。これによって、トランジスタＱＰ４６によるノードＮ９のＨレベルへの充電が高速に実行される。これにより、クロックＩＮのＬレベルからＨレベルの遷移を、出力ノードＮ９に高速に伝達することができる。
【０１６８】
一方、クロックＩＮがＨレベルからＬレベルに遷移する場合、すなわちクロック／ＩＮがＬレベルからＨレベルに遷移する場合には、インバータ回路１４２および１４４において、トランジスタＱＰ４５およびＱＮ４６がそれぞれオンする。トランジスタＱＰ４５のオンに応じて出力ノードＮ１０の電位レベルは上昇するので、トランジスタＱＮ４７の電流駆動能力が増大する。これに応じて、インバータ回路１４４において、トランジスタＱＮ４６による出力ノードＮ９のＬレベルへの放電動作が高速に実行される。これにより、クロックＩＮのＨレベルからＬレベルへの立下がりエッジを出力ノードＮ９に高速に伝達することができる。
【０１６９】
このような増幅アンプ１０７を用いることによって、各タップＴＰにおいて、相補クロックを高速に増幅して、後段の回路群に供給できる。
【０１７０】
再び図１８を参照して、遅延回路３２，７２，９２の後段に配置されるパルス生成回路８０や内部制御クロック生成回路９５においては、差動アンプ１０６が配置される。差動アンプ１０６は、既に説明したように、一般的な差動アンプの構成としてカレントミラータイプのものを適用することができる。
【０１７１】
このように、各タップの出力を利用する後段の回路群に差動アンプ１０６を設けることによって、各遅延回路において各タップから出力される遅延クロックパルスＣＬＫＤを相補クロックのまま後段の回路に伝達することができる。相補クロックを差動アンプによって単一クロックに変換するときには、差動増幅動作が実行されるため、相補クロックの一方ずつに含まれる同相成分は相殺されることになる。
【０１７２】
したがって、各タップＴＰから後段の回路への信号伝達の際に重畳されるノイズが差動増幅時にはキャンセルされることになる。これにより、制御クロックを生成する内部制御クロック生成回路９５を内部回路群５の近傍に配置して、ノイズの影響を極力排除した正確なタイミングで制御クロックを生成することが可能になる。
【０１７３】
［実施の形態３］
実施の形態３においては、所定のＬクロックサイクル内（Ｌ：自然数）において、外部クロック周期を検出する制御クロック発生回路の構成について説明する。
【０１７４】
図２０は、本発明の実施の形態３に従う制御クロック発生回路２００の構成を示すブロック図である。
【０１７５】
図２０を参照して、制御クロック発生回路２００は、図２に示す制御クロック発生回路１０と比較して、ＤＬＬ回路２０に代えてＤＬＬ回路２２０を含む点および、同期検出制御回路２２５をさらに含む点で異なる。
【０１７６】
ＤＬＬ回路２２０は、入力クロックのＬクロックサイクル内で外部クロック周期Ｔｃを検出し、検出結果を反映したクロック周期情報ＴＰＮを生成する。基準クロックパルスＣＬＫＰを生成する基準クロックパルス生成回路６０および、基準クロックパルスＣＬＫＰを段階的に遅延させて遅延クロックパルスＣＬＫＤを出力する遅延回路９０は、クロック周期情報ＴＰＮに基づいて、基準クロックパルスＣＬＫＰのパルス幅Ｔｈおよび、遅延クロックパルスＣＬＫＤの段階的な単位遅延時間ｔｄｆ´をそれぞれ設定する。内部制御クロック生成回路９５は、実施の形態１および２の場合と同様に、遅延クロックパルスＣＬＫＤに応じて制御クロック群ＩＳＧｓを生成する。
【０１７７】
実施の形態３においては、制御クロック群ＩＳＧが供給される内部回路群は、内部回路群を活性化するための予備コマンドが入力された後、Ｌクロックサイクル後に実際の動作コマンドが入力されるものとする。一例として、内部回路がメモリ回路である場合を考えると、予備コマンドは、メモリ回路の行選択動作の開始を指示するアクティベーコマンドＡＣＴに相当し、動作コマンドは、たとえば選択メモリセルへのデータ書込を指示するライトコマンドＷＲＴに相当する。
【０１７８】
同期検出制御回路２２５は、アクティベートコマンドＡＣＴを指示するコマンド信号ＣＭＤを受けて、制御信号φ１，φ２および選択信号ＣＳＬを生成する。
【０１７９】
ＤＬＬ回路２２０は、ＤＬＬ回路２０中の入力バッファレプリカ３５および位相比較回路４０に代えて、入力バッファレプリカ２３５および位相比較回路２４０を有する。ＤＬＬ回路２２０においては、短期間に外部クロック周期を検出するため、リターンクロックＲＣＬＫをＫ個（Ｋ：２以上の自然数）設けて、並列にＫ個の位相比較を実行する。
【０１８０】
ＤＬＬ回路２２０は、さらに、ＤＬＬ回路２０中のカウンタ回路４５および駆動電位調整回路５５に代えて、遅延量選択回路２５０を有する。
【０１８１】
遅延回路３０の構成は、実施の形態１と同様とすればよいが、ＤＬＬ回路２２０においては、遅延回路３０中の各遅延ユニット１００の単位遅延時間を固定して、外部クロック周期の検出を行なうので、駆動電位発生回路５１において、図８および図９に示した制御信号ＦＲＣ，／ＦＲＣをＨレベルおよびＬレベルにそれぞれ活性化して、駆動電位ＶｄｎおよびＶｄｐを固定する。
【０１８２】
遅延量選択回路２５０は、遅延回路３０の複数のタップから、Ｋ個のタップを選択して、Ｋ個のリターンクロックを取り出すとともに、当該リターンクロックとバッファクロックＢＣＬＫとの間の位相比較結果に基づいて、クロック周期情報ＴＰＮを生成する。
【０１８３】
図２１は、遅延量選択回路２５０の構成例を示すブロック図である。図２１には、一例として、Ｋ＝４とした場合において、２クロックサイクル（Ｌ＝２）の間に外部クロック周期を検出するための構成が示される。
【０１８４】
図２１を参照して、遅延量選択回路２５０は、遅延回路３０中のＫL＝１６個のタップＴＰ１〜ＴＰ１５からＫ個（４個）を選択するセレクタ２７０と、タップＴＰ１〜ＴＰ１５のうちの所定のＫ個（４個）と、セレクタ２７０によって選択された４個とのタップ出力のいずれか一方を、選択信号ＣＳＬに応じて、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄとして出力するマルチプレクサ２８０と、セレクタ２７０によって選択された４個のタップのうちの１個のタップ出力をモニタークロックＲＣＬＫｍとして出力するセレクタ２７５とを含む。予備コマンドであるアクティベートコマンドＡＣＴの入力後の所定のクロックサイクル（以下、第１クロックサイクルと称する）においては、選択信号ＣＳＬはＬレベルに設定され、第１クロックサイクルの次のクロックサイクル（以下、第２クロックサイクルと称する）においては、選択信号ＣＳＬはＨレベルに設定される。
【０１８５】
位相比較回路２４０は、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄとバッファクロックＢＣＬＫとの間のそれぞれの位相比較結果ＣＰＨａ〜ＣＰＨｄに基づいた判定動作を実行してクロック周期情報ＴＰＮａ〜ＴＰＮｄを出力する。
【０１８６】
遅延量選択回路２５０は、さらに、位相比較回路２４０からのクロック周期情報ＴＰＮａ〜ＴＰＮｄを、制御信号φ１およびφ２に応じて判定ラッチ回路２６０および２６５のいずれか一方に対して選択的に伝達するデマルチプレクサ２５５と、デマルチプレクサ２５５を介して伝達されるクロック周期情報ＴＰＮａ〜ＴＰＮｄを保持するラッチ回路２６０および２６５を有する。セレクタ２７０および２７５における選択動作は、ラッチ回路２６０および２６５にそれぞれ保持されるクロック周期情報ＴＰＮａ〜ＴＰＮｄに基づいて行なわれる。
【０１８７】
図２２は、遅延量選択回路２５０による選択動作を説明する概念図である。
図２２を参照して、遅延回路３０に入力されるバッファクロックＢＣＬＫは、前段のＪ個の遅延ユニット２３０および後段の１６個の遅延ユニットの各々によって、単位遅延時間ｔｄｆずつ段階的に遅延される。後段の遅延ユニットの出力は、タップＴＰ１〜ＴＰ１５によって取り出される。したがって、第ｈ番目（ｈ＝１〜１５の自然数）のタップＴＰｈの出力による遅延量は、（Ｊ＋ｈ）・ｔｄｆとなる。
【０１８８】
ＤＬＬ回路２２０は、タップＴＰ１〜ＴＰ１５の出力のうち、外部クロック周期Ｔｃと最も差の小さい遅延量（Ｊ＋ｈ）・ｔｄｆを有するタップを検出することによって、外部クロック周期Ｔｃを検出する。
【０１８９】
Ｋ2＝１６個の選択遅延ユニットにそれぞれ対応するタップＴＰ１〜ＴＰ１５は、リターンクロックの個数Ｋに対応する、４個ずつの４グループＧａ〜Ｇｄに分割される。各グループにおいて、最も遅延の大きいタップＴＰ４，ＴＰ８，ＴＰ１２，ＴＰ１６が所定タップとして、マルチプルクサ２８０の“Ｌ”側に入力される。
【０１９０】
第１クロックサイクルにおいては、タップＴＰ４，ＴＰ８，ＴＰ１２，ＴＰ１６の出力は、それぞれリターンクロックＲＣＬＫａ〜ＲＣＬＫｄとして、位相比較回路２４０に入力される。位相比較回路２４０は、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄとバッファクロックＢＣＬＫとの間のそれぞれの位相比較結果に基づいて第１の判定動作を行なって、外部クロック周期Ｔｃに最も近い遅延量を出力するタップが、４つのグループＧａ〜Ｇｄのいずれに含まれるかを判定する。
【０１９１】
図２３は、位相比較回路２４０による判定動作を説明する図である。
図２３を参照して、各リターンクロックに対応する位相比較結果については、リターンクロックの位相がバッファクロックＢＣＬＫよりも早い場合にＬレベルに表記され、リターンクロックの位相の方が遅い場合にＨベルで表記される。
【０１９２】
図２３に示されるように、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄとバッファクロックＢＣＬＫとのそれぞれの間の位相比較結果が、ケース１〜５までのいずれに該当するかが判定される。第１の判定動作においては、グループＧａ〜Ｇｄにそれぞれ対応する、クロック周期情報ＴＰＮａ〜ＴＰＮｄのうち、外部クロック周期Ｔｃに最も近い遅延量を出力するタップを含むグループに対応する１つが選択的にＨレベルに設定される。
【０１９３】
再び、図２１を参照して、第１の判定動作において生成されたクロック周期情報ＴＰＮａ〜ＴＰＮｄは、デマルチプレクサ２５５を介してラッチ回路２６０に伝達されて保持される。
【０１９４】
第２のクロックサイクルにおいては、セレクタ２７０は、ラッチ回路２６０に保持されたクロック周期情報ＴＰＮａ〜ＴＰＮｄに基づいて選択されるグループに対応する４個のタップを選択する。セレクタ２７０によって選択された４個のタップの出力は、セレクタ２７０およびマルチプレクサ２８０の“Ｈ”側に伝達される。
【０１９５】
マルチプレクサ２８０は、第２のクロックサイクルにおいては、セレクタ２７０によって選択された４個のタップの出力、すなわち第１の判定動作時に選択されたグループに対応するタップの出力を、それぞれリターンクロックＲＣＬＫａ〜ＲＣＬＫｄとして位相比較回路２４０に入力する。
【０１９６】
位相比較回路２４０は、同様に、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄとバッファクロックＢＣＬＫとの間のそれぞれの位相比較結果ＣＰＨａ〜ＣＰＨｄに基づいて第２の判定動作を行なって、同一グループに含まれる４個のタップのうち、外部クロック周期Ｔｃに最も近い遅延量を出力するタップを判定する。同一グループ内における各タップを位相が早いものから順に、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄの順に対応付けることによって、第２の判定動作も図２３と同様に実行できる。
【０１９７】
このような第１および第２の判定動作でそれぞれ得られたクロック周期情報ＴＰＮａ〜ＴＰＮｄに基づいて（以下においては、これらのクロック周期情報を総括的にＴＰＮとも表記する）、１６個のタップのうちから外部クロック周期Ｔｃに最も近い遅延量を出力するタップを、２クロックサイクル間で選択することができる。
【０１９８】
図２４は、本発明の実施の形態３に従う制御クロック発生回路２００の動作を説明するタイミングチャートである。
【０１９９】
図２４を参照して、時刻ｔｃ１における外部クロックＣＬＫの活性化に応答して、アクティベートコマンドＡＣＴが取り込まれる。これ以前には、選択信号ＣＳＬはＬレベルに設定されているので、リターンクロックＲＣＬＫａ〜ＲＣＬＫｄは、固定的に設定された出力タップＴＰ４，ＴＰ８，ＴＰ１２，ＴＰ１６からの出力によって生成され、位相比較回路２４０は、各クロックサイクルにおいて第１の判定動作を実行している。
【０２００】
アクティベートコマンドＡＣＴが取り込まれた第１クロックサイクルにおいて、制御信号φ１が一定期間活性化されて、第１の判定動作に基づくクロック周期情報ＴＰＮは、デマルチプレクサ２５５を介してラッチ回路２６０に伝達され、ラッチ回路２６０によって保持される。また、同期検出制御回路２２５は、位相比較回路２４０に入力されるリターンクロックＲＣＬＫａ〜ＲＣＬＫｄを、第２の判定動作に対応するものに切換えるために、選択信号ＣＳＬの信号レベルをＬレベルからＨレベルに切換える。
【０２０１】
時刻ｔｃ２における外部クロックＣＬＫの活性化に応答して、第２クロックサイクルが開始され、位相比較回路２４０は、第２の判定動作を実行する。第２のクロックサイクルにおいて、制御信号φ２が一定期間活性化されて、第２の判定動作に基づくクロック周期情報ＴＰＮは、デマルチプレクサ２５５を介してラッチ回路２６５に伝達され、ラッチ回路２６５によって保持される。
【０２０２】
この結果、動作コマンドであるライトコマンドＷＲＴが入力される時刻ｔｃ３以前に、外部クロック周期Ｔｃに対応したクロック周期情報ＴＰＮを生成することができる。
【０２０３】
再び図２０を参照して、クロック周期情報ＴＰＮは、基準クロックパルス生成回路６０および遅延回路９０に伝達される。
【０２０４】
基準クロックパルス生成回路６０においては、遅延回路７０における出力タップＴＰｋを、クロック周期情報ＴＰＮに応じて切換えることによって、実施の形態１および２の場合と同様に、基準クロックパルスＣＬＫＰのパルス幅Ｔｈを、外部クロック周期Ｔｃに応じて適切に設定できる。
【０２０５】
遅延回路９０においては、各遅延ユニット１００において、図５および図６に示した遅延量制御信号の活性化／非活性化をクロック周期情報ＴＰＮに応じて設定することによって、実施の形態１および２の場合と同様に、遅延回路９０中の各遅延ユニット１００による単位遅延時間ｔｄｆ´を、外部クロック周期Ｔｃに応じて適切に設定することができる。なお、図５および図６においては、２個の遅延量制御信号ＣＤ１，ＣＤ２およびそれぞれの反転信号によって制御される４個の遅延容量回路が各遅延ユニットごとに配置される構成を示したが、遅延容量回路および遅延量制御信号の個数は、クロック周期情報ＴＰＮのビット数に応じて設定すればよい。
【０２０６】
このように、実施の形態３に従う制御クロック発生回路は、所定の短期間において、外部クロック周期を効率的に検出して、外部クロック周期の対応した適切なタイミングで制御クロックを生成することができる。
【０２０７】
［実施の形態３の変形例］
実施の形態３の変形例においては、メモリ回路に対するアクティベーコマンドＡＣＴに相当する予備コマンドの入力から、ライトコマンドＷＲＴに相当する動作コマンドの入力までの間が、比較的長い場合において、実施の形態３に従う制御クロック発生回路について低消費電力化を図る構成について説明する。
【０２０８】
図２５は、本発明の実施の形態３の変形例に従う制御クロック発生回路２１０の構成を示すブロック図である。
【０２０９】
図２５を参照して、本発明の実施の形態３の変形例に従う制御クロック発生回路２１０は、本発明の実施の形態３に従う制御クロック発生回路２００と比較して、同期検出制御回路２２５に代えて、同期検出制御回路２８５を有する点で異なる。
【０２１０】
同期検出制御回路２８５は、制御信号φ１，φ２および選択信号ＣＳＬを生成する同期検出制御回路２２５に加えて、制御クロック発生回路２１０中の回路動作の活性化を制御する信号ＣａｃｔおよびＤａｃｔをそれぞれ生成する活性化制御回路２８６および２８８を有する。
【０２１１】
制御クロック発生回路２１０において、遅延回路３０および位相比較回路２４０は、制御信号Ｃａｃｔに応答して所定動作を実行し、制御信号Ｃａｃｔの非活性化期間においては動作を停止する。同様に、遅延回路７０および９０は、制御信号Ｄａｃｔに応答して所定動作を実行し、制御信号Ｄａｃｔの非活性化期間においては動作を停止する。したがって、制御信号ＣａｃｔおよびＤａｃｔの非活性化期間において、制御クロック発生回路２１０の低消費電力化を図ることができる。
【０２１２】
図２６は、本発明の実施の形態３の変形例に従う制御クロック発生回路の動作を説明するタイミングチャートである。
【０２１３】
図２６を参照して、時刻ｔｃ１における外部クロックＣＬＫの活性化に応答して、アクティベートコマンドＡＣＴが取り込まれる。これ以前には、たとえばメモリ回路である内部回路は、プリチャージ状態と呼ばれる待機状態であるので、制御信号ＣａｃｔおよびＤａｃｔは、Ｌレベルに非活性化される。したがって、プリチャージ状態においては、遅延回路３０，７０，９０および位相比較回路２４０の消費電力が削減される。選択信号ＣＳＬは、アクティベートコマンドＡＣＴの入力に応じて、第１クロックサイクルで実行される第１の判定動作に備えて、Ｌレベルに設定される。
【０２１４】
時刻ｔｃ１におけるアクティベートコマンドＡＣＴの入力に対応して、制御信号ＣａｃｔおよびＤａｃｔが活性化されて、制御クロックの生成が開始される。
【０２１５】
時刻ｔｃ２における外部クロックＣＬＫの活性化に応答して、第１クロックサイクルが開始されて、位相比較回路２４０において第１の判定動作が実行される。また、制御信号φ１が一定期間活性化されて、第１の判定動作に対応するクロック周期情報ＴＰＮが、ラッチ回路２６０に保持される。同期検出制御回路２８５は、第１クロックサイクル期間内において、選択信号ＣＳＬの信号レベルをＬレベルからＨレベルに切換えて、第２の判定動作に対応するリターンクロックを位相比較回路２４０に送出する。
【０２１６】
時刻ｔｃ３における外部クロックＣＬＫの活性化に応答して、第２のクロックサイクルが開始されて、位相比較回路２４０は、第２の判定動作を実行する。さらに、制御信号φ２が一定期間活性化されて、第２の判定動作に基づくクロック周期情報ＴＰＮは、ラッチ回路２６５に保持される。
【０２１７】
この結果、第１および第２クロックサイクル経過後の時刻ｔｃ４において、外部クロック周期Ｔｃに対応してクロック周期情報ＴＰＮを生成することができる。よって、動作コマンドであるライトコマンドＷＲＴが入力される時刻ｔｃ５以前に、クロック周期情報ＴＰＮの生成および保持が完了するため、ＤＬＬ回路２２０の外部クロック周期Ｔｃ検出動作は不要となる。したがって、クロック周期情報ＴＰＮのラッチを指示する制御信号φ２の非活性化に合わせて制御信号Ｃａｃｔを非活性化することができる。これにより、制御クロック発生回路２１０の消費電力を低減できる。
【０２１８】
さらに、制御信号Ｃａｃｔが非活性化された後において、内部回路であるメモリ回路に対して、制御クロックの生成が不要である待機状態に相当するプリチャージ状態への以降を指示するプリチャージコマンドＰＲの入力に応答して、制御信号Ｄａｃｔを非活性化することによって、新たに遅延回路７０および９０の動作を停止させて、制御クロック発生回路２１０の消費電力をさらに削減できる。
【０２１９】
このように、実施の形態３の変形例に従う制御クロック発生回路においては、たとえばメモリ回路である内部回路に対して入力されるコマンドに応じて、消費電力の削減を図ることが可能である。
【０２２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２１】
【発明の効果】
請求項１から３に記載の半導体装置は、入力クロックに応答して活性化される、入力クロックの周期に応じた活性化期間を有する基準クロックパルスを段階的に遅延して得られる遅延クロックパルスに基づいて、内部回路の動作タイミングを制御する制御クロックを生成する。したがって、入力クロックの周波数に応じた適切なタイミングで制御クロックを生成することができる。特に、周期検出回路中のＤＬＬ構成によって、入力クロックの周期を正確に検出できる。
【０２２４】
請求項４記載の半導体装置は、周期検出回路および第１のパルス発生回路中において、同様の構成を有し、かつ共通の駆動電位の供給を受ける遅延回路を具備するので、入力クロックの周期を正確に反映して基準クロックパルスの活性化期間を適切に設定できる。
【０２３０】
請求項５および６記載の半導体装置は、入力クロックに応答して活性化される、入力クロックの周期に応じた活性化期間を有する基準クロックパルスを段階的に遅延して得られる遅延クロックパルスに基づいて、内部回路の動作タイミングを制御する制御クロックを生成する。したがって、入力クロックの周波数に応じた適切なタイミングで制御クロックを生成することができる。特に、小振幅の相補クロックを各遅延ユニットにおいて遅延させるので、遅延ユニット１個当たりの単位遅延時間をより細密な値に設定できる。
【０２３１】
請求項７記載の半導体装置は、制御クロックの生成に用いられる遅延クロックパルスを相補クロックとして伝達できるので、遅延クロックパルスの伝達時に重畳されるノイズが制御クロックの生成タイミングに与える影響を抑制することができる。
【０２３２】
請求項８記載の半導体装置は、第１のコマンドの発生から第２のコマンドの発生までの間に入力クロックの周期を検出し、動作コマンドの実行までに入力クロックの周波数に応じた適切なタイミングで制御クロックを生成することができる。さらに、入力クロックの２クロックサイクルの間に入力クロックの周期を効率的に検出することができる。
【０２３４】
請求項９記載の半導体装置は、第１のコマンドの発生から第２のコマンドの発生までの間が２クロックサイクルよりも長い場合において、周期検出回路における消費電力を低減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に従う半導体装置の構成を示す概略ブロック図である。
【図２】  本発明の実施の形態１に従う制御クロック発生回路１０の構成を示すブロック図である。
【図３】  遅延回路３０の構成を示すブロック図である。
【図４】  遅延ユニット１００の構成例を示すブロック図である。
【図５】  Ｈエッジ遅延段１１０の構成を示す回路図である。
【図６】  Ｌエッジ遅延段１２０の構成を示す回路図である。
【図７】  駆動電位制御回路５０の構成を示すブロック図である。
【図８】  Ｖｄｎ発生回路５２の構成を示す回路図である。
【図９】  Ｖｄｐ発生回路５３の構成を示す回路図である。
【図１０】  駆動電位調整回路５５の構成を示す回路図である。
【図１１】  基準クロックパルス生成回路６０の構成を示すブロック図である。
【図１２】  基準クロックパルスＣＬＫＰの生成を説明するタイミングチャートである。
【図１３】  内部制御クロック生成回路９５の構成を説明する回路図である。
【図１４】  制御クロック発生回路１０による制御クロックの生成を説明する第１のタイミングチャートである。
【図１５】  制御クロック発生回路１０による制御クロックの生成を説明する第２のタイミングチャートである。
【図１６】  実施の形態２に従う遅延回路の構成を示すブロック図である。
【図１７】  小振幅の相補クロックを遅延させるための遅延ユニット１０１の構成を示す回路図である。
【図１８】  実施の形態２の変形例に従う遅延回路の構成を示すブロック図である。
【図１９】  増幅アンプ１０７の構成を示す回路図である。
【図２０】  本発明の実施の形態３に従う制御クロック発生回路の構成を示すブロック図である。
【図２１】  遅延量選択回路２５０の構成例を示すブロック図である。
【図２２】  遅延量選択回路２５０による選択動作を説明する概念図である。
【図２３】  位相比較回路２４０による判定動作を説明する図である。
【図２４】  本発明の実施の形態３に従う制御クロック発生回路の動作を説明するタイミングチャートである。
【図２５】  本発明の実施の形態３の変形例に従う制御クロック発生回路の構成を示すブロック図である。
【図２６】  本発明の実施の形態３の変形例に従う制御クロック発生回路の動作を説明するタイミングチャートである。
【図２７】  従来の技術の制御クロック発生回路３００の構成を示すブロック図である。
【図２８】  パルス生成回路３２０の構成を示す回路図である。
【図２９】  外部クロックＣＬＫの周期の変化に対応した従来の制御クロック生成回路３００の問題点を説明するための第１のタイミングチャートである。
【図３０】  外部クロックＣＬＫの周期の変化に対応した従来の制御クロック生成回路３００の問題点を説明するための第２のタイミングチャートである。
【符号の説明】
２０，２２０  ＤＬＬ回路、３０，３１，３２，７０，７１，７２，９０，９１，９２  遅延回路、４０，２４０  位相比較回路、４５  カウント回路、５０駆動電位制御回路、５１  駆動電位発生回路、５５  駆動電位調整回路、６０基準クロックパルス生成回路、８０  パルス生成回路、９５  内部制御クロック生成回路、１００，１０１  遅延ユニット、１０６  差動アンプ、１０７  増幅アンプ、２５０  遅延量選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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