(57)【特許請求の範囲】
【請求項１】
パッケージの外部に導出される一対の第１電源端子と、前記一対の第１電源端子を介して給電される第１の内部回路と、前記第１の内部回路の出力端子に接続される第１の内部接続用信号端子とを有する第１の半導体チップと、
前記パッケージの外部に導出される一対の第２電源端子と、前記一対の第２電源端子を介して給電される第２の内部回路と、前記第２の内部回路の入力端子に接続される第２の内部接続用信号端子とを有する第２の半導体チップと、
前記第１の内部接続用信号端子と前記第２の内部接続用信号端子との間を接続するチップ間配線とを前記パッケージ内部に備えた構成の半導体装置において、
前記第１の内部回路は、
前記出力端子の出力を導通状態から遮断状態に切り換え設定可能な出力回路と、
前記第１の半導体チップの一対の第１電源端子のうち一方を前記第１の内部接続用信号端子に接続する検査状態と前記第１の内部接続用信号端子から遮断する通常状態とを切り換え可能なスイッチ回路と、
前記出力回路の出力を制御する機能および前記スイッチ回路の切り換えを制御する機能を有するとともに、前記一対の第１電源端子間に最低動作電圧以上の電圧が印加されているときには前記出力回路の出力状態および前記スイッチ回路の切り換え設定状態を保持したまま自身の消費電流の変動が抑制された変動抑制状態に切り換え可能な制御回路とを備え、
前記第２の内部回路は、
前記一対の第２電源端子間に検査用電圧を低電位側が前記最低動作電圧と同電位となるように印加することにより、前記第１の半導体チップから前記チップ間配線を介して与えられる電圧による自身の特性検査を実施可能な検査状態となるように構成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の内部回路は、前記制御回路へのクロック信号の供給を制御するクロック制御回路を備え、
前記制御回路は、前記クロック信号の供給が停止されると前記変動抑制状態となるように構成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１の半導体チップは、前記出力回路および前記第１の内部接続用信号端子を複数備え、
前記第２の半導体チップは、前記第２の内部回路および前記第２の内部接続用信号端子を複数備え、
前記スイッチ回路は、前記第１の半導体チップの一対の第１電源端子のうち一方を前記複数の第１の内部接続用信号端子のうちいずれかに選択的に接続する検査状態と前記複数の第１の内部接続用信号端子から遮断する通常状態とを切り換え可能であることを特徴とする半導体装置。
【請求項４】
パッケージの外部に導出される一対の第１電源端子と、前記一対の第１電源端子を介して給電される第１の内部回路と、前記第１の内部回路の出力端子に接続される第１の内部接続用信号端子とを有する第１の半導体チップと、
前記パッケージの外部に導出される一対の第２電源端子と、前記一対の第２電源端子を介して給電される第２の内部回路と、前記第２の内部回路の入力端子に接続される第２の内部接続用信号端子とを有する第２の半導体チップと、
前記第１の内部接続用信号端子と前記第２の内部接続用信号端子との間を接続するチップ間配線とを前記パッケージ内部に備えた構成の半導体装置の検査方法であって、
前記第１の内部回路は、前記出力端子の出力を導通状態から遮断状態に切り換え設定可能な出力回路と、前記第１の半導体チップの一対の第１電源端子のうち一方を前記第１の内部接続用信号端子に接続する検査状態と前記第１の内部接続用信号端子から遮断する通常状態とを切り換え可能なスイッチ回路と、前記出力回路の出力を制御する機能および前記スイッチ回路の切り換えを制御する機能を有するとともに前記一対の第１電源端子間に最低動作電圧以上の電圧が印加されているときには前記出力回路の出力状態および前記スイッチ回路の切り換え設定状態を保持したまま自身の消費電流の変動が抑制された変動抑制状態に切り換え可能な制御回路とを備えており、
前記一対の第１電源端子間に最低動作電圧以上の電圧を印加し、前記制御回路により前記出力回路の出力を導通状態から遮断状態に切り換え、前記スイッチ回路を前記検査状態に切り換えた後、前記制御回路を前記変動抑制状態に切り換える工程と、
前記一対の第２電源端子間に検査用電圧を低電位側が前記最低動作電圧と同電位となるように印加する工程とを行った後、前記第１の半導体チップの前記第１電源端子のうち一方から前記チップ間配線を介して電圧を与えることにより前記第２の半導体チップの前記第２の内部回路の特性検査を実施することを特徴とする半導体装置の検査方法。
【請求項５】
請求項４記載の半導体装置の検査方法において、
前記制御回路へのクロック信号の供給を停止することにより前記制御回路を前記変動抑制状態に切り換えることを特徴とする半導体装置の検査方法。
【請求項６】
請求項４または５記載の半導体装置の検査方法において、
前記第１の半導体チップは、前記出力回路および前記第１の内部接続用信号端子を複数備え、
前記第２の半導体チップは、前記第２の内部回路および前記第２の内部接続用信号端子を複数備え、
前記スイッチ回路を検査状態に切り換える場合、前記第１の半導体チップの一対の第１電源端子のうち一方を前記複数の第１の内部接続用信号端子のうち検査実施対象とする前記第２の内部回路に対応する端子に選択的に接続し、
前記スイッチ回路を通常状態に切り換える場合、前記第１の半導体チップの一対の第１電源端子を前記複数の第１の内部接続用信号端子から遮断することを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ内部に少なくとも第１および第２の半導体チップを備え、これらの間がチップ間配線を介して接続された構成の半導体装置および半導体装置の検査方法に関する。
【背景技術】
【０００２】
複数の半導体チップを１つのパッケージに収納する構成の半導体装置（マルチチップパッケージ）は、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させたりすることができるなどのメリットがある。また、半導体装置は、パッケージの外部に導出される信号端子の数がパッケージサイズによって制限される。すなわち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
【０００３】
このような半導体装置は、一般に多機能となるので信号端子数も多くなる傾向にあるため配置可能な端子数の制限が問題になり易く、複数のチップ間で伝送される信号については、双方の信号端子をパッケージ内部で接続するチップ間配線を行っている。ところが、チップ間配線がなされた信号端子にのみ接続される内部回路についてはパッケージ状態での電気的特性検査が行い難くなることから、それらの検査を行うには特殊な構成を設けて対応する必要がある。
【０００４】
このようなチップ間配線が行われている信号端子に接続される内部回路の検査を行うための技術として、例えば特許文献１には、外部から内部回路にテスト信号を入力するための入力端子および内部回路からの出力を外部でモニタするための出力端子を複数設けた構成が開示されている。すなわち、特許文献１においては、複数の検査専用の端子（入力端子および出力端子）をパッケージの外部に引き出す構成を採用している。
【特許文献１】特開２０００−２２０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のような構成は、上述したようなパッケージ外部に配置する端子数の制約に相反するものであり、適切な対策であるとは言えない。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に導出する端子数を増加させることなく、チップ間配線が行われている信号端子に接続される内部回路についての検査を行うことができる半導体装置および半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１、４記載の手段によれば、第１の半導体チップの第１の内部回路において、制御回路により、出力回路を制御して出力端子の出力を遮断状態に設定するとともにスイッチ回路の切り換えを制御して一対の第１電源端子のうち一方をチップ間配線がなされた第１の内部接続用信号端子に接続する検査状態に設定する。その後、一対の第１電源端子間に最低動作電圧以上の電圧が印加された状態で、制御回路を出力回路の出力状態およびスイッチ回路の切り換え設定状態を保持したまま自身の消費電流の変動が抑制された変動抑制状態に切り換える。そして、第２の半導体チップにおいて、一対の第２電源端子間に、検査用電圧を低電位側が最低動作電圧と同電位となるように印加すると、第２の内部回路は自身の特性検査を実施可能な検査状態となる。
【０００８】
このような設定を行うことで、一対の第１電源端子のうち一方と第２の内部回路の入力端子とが、スイッチ回路、第１の内部接続用信号端子、チップ間配線および第２の内部接続用信号端子を介して電気的に接続される。これにより、一対の第１電源端子のうち一方を通じて第２の内部回路の入力端子へ信号を与えたり、入力端子の状態をモニタしたりすることが可能となるので、パッケージ外部に導出される端子数を増加させることなく、第２の内部回路の特性検査を実施することが可能となる。
【０００９】
この特性検査を実施する際、第１の内部回路の出力端子の出力は遮断状態に設定されているので、第１の内部接続用信号端子を通じて第２の内部回路に影響を及ぼすことがない。また、制御回路が変動抑制状態に切り換えられているため、一対の第１電源端子間に流れる制御回路の消費電流の変動が抑制されている。これにより、この消費電流に基づいて発生する一方の第１電源端子における電圧降下の変動も抑制されるので、一方の第１電源端子における電位が変動することない。従って、第１の内部回路の出力端子の状態や第１電源端子間に流れる制御回路の消費電流の影響を受けることなく、一方の第１電源端子を通じて第２の内部回路の特性検査を正確に実施することができる。
【００１０】
上記特性検査を実施する際、第２の半導体チップの一対の第２電源端子の低電位側を、第１の半導体チップの制御回路を変動抑制状態で動作させるための最低動作電圧と同電位としている。これにより、第１の半導体チップにおいて、第１電源端子のうち一方を最低動作電圧とし他方を０Ｖとして第１電源端子間に最低動作電圧を印加すれば、一方の第１電源端子の電位と第２電源端子の低電位側とを同電位にしつつ、第２電源端子の高電位側との間に電位差を発生させることができる。つまり、これにより、制御回路を変動抑制状態で動作させたまま、第２の内部回路の入力リーク電流やしきい値電圧の測定といった特性検査を行うことが可能となる。
【００１１】
また、第１の半導体チップの第１の内部回路において、制御回路により、出力回路を制御して出力端子の出力を導通状態に設定するとともにスイッチ回路の切り換えを制御して一対の第１電源端子のうち一方をチップ間配線がなされた第１の内部接続用信号端子から遮断する通常状態に設定することで、半導体装置を通常動作状態に切り換えることができる。
【００１２】
請求項２、５記載の手段によれば、制御回路へのクロック信号の供給を制御するクロック制御回路を設けた。これにより、第２の内部回路の特性検査を実施する場合、クロック制御回路によりクロック信号の供給を停止するだけで、制御回路を変動抑制状態に切り換えることができる。
【００１３】
請求項３、６記載の手段によれば、スイッチ回路は、一対の第１電源端子のうち一方を複数の第１の内部接続用信号端子のうちいずれかに選択的に接続する検査状態と複数の第１の内部接続用信号端子から遮断する遮断状態とを切り換え可能となっている。従って、チップ間配線がなされた第２の内部接続用信号端子に接続された第２の内部回路が複数ある場合でも、スイッチ回路を検査状態に切り換える際、第１の半導体チップの一対の第１電源端子のうち一方を複数の第１の内部接続用信号端子のうち検査実施対象とする第２の内部回路に対応する端子に選択的に接続すれば、パッケージ外部に導出される端子数を増加させることなく、１つの第１電源端子を通じて複数の第２の内部回路について選択的に検査を実施することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態について図面を参照して説明する。
図１は、パッケージ内部に複数の半導体チップが設けられたマルチチップパッケージの半導体装置の構成について本発明の要旨に係る部分のみ示している。図１における半導体装置１は、パッケージ１ａ内部に設けられた２つの半導体チップ２および３（第１および第２の半導体チップに相当）と、パッケージ１ａの外部に先端部が突出するように設けられた外部端子４〜１０とを備えている。
【００１５】
半導体チップ２は、電源端子１１、グランド端子１２および信号端子１３〜１５を備えており、半導体チップ３は、電源端子１６、グランド端子１７、出力端子１８〜２０および信号端子２１〜２３を備えている。半導体チップ２の信号端子１３〜１５（第１の内部接続用信号端子に相当）と半導体チップ３の信号端子２１〜２３（第２の内部接続用信号端子に相当）とは、チップ間配線２４〜２６によりそれぞれ接続されている。半導体チップ２の電源端子１１およびグランド端子１２（一対の第１電源端子に相当）は、それぞれ外部端子４および５に電気的に接続されている。半導体チップ３の電源端子１６およびグランド端子１７（一対の第２電源端子に相当）は、それぞれ外部端子６および７に電気的に接続されている。
【００１６】
半導体チップ２は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ等の基本構成に加え、以下にて説明する周辺回路２７（第１の内部回路に相当）等を備えたマイクロコンピュータとして構成されている。周辺回路２７は、出力回路２８〜３０と、スイッチ回路３１〜３３と、図示しないＣＰＵからの指令に基づき出力回路２８〜３０およびスイッチ回路３１〜３３を制御する制御回路３４と、制御回路３４へのクロック信号の供給を制御するクロック制御回路３５とを備えている。
【００１７】
出力回路２８〜３０は、それぞれＣＭＯＳインバータ回路からなる出力バッファ３６〜３８およびアナログスイッチ３９〜４１から構成されている。出力バッファ３６〜３８の入力端子には、制御回路３４から出力データdata０〜data２が与えられるようになっている。出力バッファ３６〜３８の出力端子は、それぞれアナログスイッチ３９〜４１を介して信号端子１３〜１５に接続されている。
【００１８】
この構成により、アナログスイッチ３９〜４１のオンオフに基づいて、出力バッファ３６〜３８の出力端子と信号端子１３〜１５との間を、導通状態と遮断状態とに切り換え可能としている。アナログスイッチ３９〜４１は、ＣＭＯＳ回路により構成された周知のものである。アナログスイッチ３９〜４１の制御端子には、制御回路３４からの制御信号Ｅ０〜Ｅ２が与えられるようになっている。
【００１９】
スイッチ回路３１〜３３は、それぞれアナログスイッチ４２〜４４および抵抗Ｒ０〜Ｒ２の直列回路から構成されている。抵抗Ｒ０〜Ｒ２の一方の端子は信号端子１３〜１５にそれぞれ接続されており、他方の端子は、アナログスイッチ４２〜４４を介していずれも電源端子１１に接続されている。この構成により、アナログスイッチ４２〜４４のオンオフに基づいて、電源端子１１を信号端子１３〜１５のうちいずれかに接続する状態（検査状態）と信号端子１３〜１５から遮断する状態（通常状態）とに切り換え可能としている。アナログスイッチ４２〜４４は、アナログスイッチ３９〜４１と同様の周知構成であり、その制御端子には、制御回路３４からの制御信号Ｄ０〜Ｄ２が与えられている。
【００２０】
制御回路３４は、ＣＭＯＳ回路により構成されており、このＣＭＯＳ回路の各トランジスタのしきい値電圧は約１Ｖとなっている。このように、ＣＭＯＳ回路の各トランジスタのしきい値電圧が約１Ｖであるため、制御回路３４は、電源端子１１およびグランド端子１２間に、電源側のトランジスタおよびグランド側のトランジスタのそれぞれのしきい値電圧を確保するための最低動作電圧（約１Ｖ×２＝約２Ｖ）以上の動作電圧（約２Ｖ〜約５Ｖ）が印加されることにより動作可能となる。
【００２１】
制御回路３４には、クロック制御回路３５を介して外部からクロック信号ＣＫが供給されるようになっている。制御回路３４は、クロック信号ＣＫに同期して出力を変化させるようになっており、クロック信号ＣＫの立ち上がりおよび立ち下がり時に消費電流が大きく変動する。従って、制御回路３４は、このクロック信号ＣＫの供給が停止されると、制御信号Ｅ０〜Ｅ２およびＤ０〜Ｄ２の出力値を維持したまま、スタティック電流（クロック停止時の消費電流）がほぼゼロで変動しない低消費電流状態（変動抑制状態）に移行するようになっている。なお、消費電流が完全にゼロとならないのは、制御回路３４を構成するＣＭＯＳ回路のトランジスタにおけるリーク電流などが存在するためである。
【００２２】
制御回路３４は、アナログスイッチ３９〜４１および４２〜４４のオンオフを制御するための出力制御レジスタおよびスイッチ制御レジスタ（いずれも図示せず）を備えている。また、クロック制御回路３５は、制御回路３４へのクロック信号ＣＫの供給状態を制御するクロック制御レジスタ（図示せず）を備えている。これら制御回路３４およびクロック制御回路３５には、図示しないＣＰＵから各制御レジスタを設定するための指令信号がそれぞれ与えられるようになっている。このような構成により、使用者は、汎用の外部Ｉ／Ｆバス等を介してＣＰＵにアクセスすることで各制御レジスタの設定ひいてはアナログスイッチ３９〜４４のオンオフおよびクロック信号ＣＫの供給状態を設定することができる。
【００２３】
半導体チップ３は、ドライバ回路４５と、このドライバ回路４５に半導体チップ２側からチップ間配線２４〜２６を介して与えられる制御信号Ｓ０〜Ｓ２を入力するための入力回路４６を備えている。ドライバ回路４５は、半導体チップ２の制御回路３４から入力回路４６を介して与えられる制御信号Ｓ０〜Ｓ２に基づいて外部に接続されるデバイス（例えばＬＥＤ）を駆動するようになっている。ドライバ回路４５から出力される駆動信号は、出力端子１８〜２０および外部端子８〜１０を介して半導体装置１の外部に出力されるようになっている。
【００２４】
入力回路４６（第２の内部回路に相当）は、ＣＭＯＳインバータ回路からなる入力バッファ４７〜４９を備えている。入力バッファ４７〜４９は、それぞれＰチャネル型ＭＯＳトランジスタＰ０〜Ｐ２およびＮチャネル型ＭＯＳトランジスタＮ０〜Ｎ２を備えている。トランジスタＰ０〜Ｐ２およびトランジスタＮ０〜Ｎ２のゲートはそれぞれ共通に接続されるとともに、信号端子２１〜２３に接続されている。トランジスタＰ０〜Ｐ２およびトランジスタＮ０〜Ｎ２のドレインはそれぞれ共通に接続されるとともに、ドライバ回路４５の入力端子に接続されている。
【００２５】
トランジスタＰ０〜Ｐ２のソースはいずれも電源端子１６（図１では電源シンボルで示す）に接続されており、トランジスタＮ０〜Ｎ２のソースはいずれもグランド端子１７（図１ではグランドシンボルで示す）に接続されている。すなわち、入力バッファ４７〜４９には、外部端子６、７間（電源端子１６とグランド端子１７との間）に印加された電圧が供給されるようになっている。本実施形態では、この電圧は、通常動作状態においては例えば５Ｖの動作電圧（電源端子１６の電位を５Ｖとし、グランド端子１７の電位を０Ｖとする）とし、後述する入力バッファ４７〜４９の特性検査を実施する際には、例えば３Ｖの検査用電圧（電源端子１６の電位を５Ｖとし、グランド端子１７の電位を２Ｖとする）とする。なお、グランド端子１７の電位を２Ｖまで持ち上げる理由は作用説明において後述する。
【００２６】
上記構成の半導体装置１は、半導体チップ２において、出力バッファ３６〜３８の出力が導通状態に設定されるとともに電源端子１１が信号端子１３〜１５から遮断された通常状態に設定されることで通常の動作状態に切り換えられる。この通常の動作状態では、制御回路３４から出力されるdata０〜data２に応じて出力バッファ３６〜３８から出力される制御信号Ｓ０〜Ｓ２は、チップ間配線２４〜２６を介して半導体チップ３の入力回路４６に入力される。これにより、ドライバ回路４５は、入力回路４６から与えられる制御信号Ｓ０〜Ｓ２に基づき出力端子１８〜２０を通じて外部に接続されたデバイスを駆動する。
【００２７】
次に、上記構成の半導体装置１の特性検査を行う方法について、図２も参照しながら説明する。
以下では、半導体チップ３の入力バッファ４７の特性検査を行う場合の説明を行うが、入力バッファ４８、４９についても同様に検査可能である。なお、この特性検査に用いるテスト装置（図示せず）は、マイクロコンピュータとして構成された半導体チップ２に通常設けられている汎用の外部Ｉ／Ｆバス等を介してＣＰＵにアクセスすることが可能となっている。これにより、使用者は、半導体チップ２の各制御レジスタの設定を行うことが可能となっている。
【００２８】
通常の動作時には、テスト装置から外部端子４、５を介して半導体チップ２に動作電圧（５Ｖ）を供給し、図示しない外部端子を介して半導体チップ２にクロック信号ＣＫを供給する。この状態で、テスト装置を用いてＣＰＵにアクセスし、クロック制御回路３５からクロック信号ＣＫを出力させるようにクロック制御レジスタを設定する。これにより、制御回路３４は、通常動作が可能な状態となる（図１の状態）。
【００２９】
検査を実施するときには、テスト装置を用いてＣＰＵにアクセスし、アナログスイッチ４２をオンさせ、アナログスイッチ４３、４４をオフさせるようにスイッチ制御レジスタを設定する。これにより、電源端子１１（外部端子４）が信号端子１３に電気的に接続された状態（検査状態）となる。この状態で、上記同様にテスト装置を用いてＣＰＵにアクセスし、アナログスイッチ３９〜４１を全てオフさせるように出力制御レジスタを設定する。これにより、出力バッファ３６〜３８の出力端子と信号端子１３〜１５との間は遮断状態となる。
【００３０】
このような設定を行った後、上記同様にテスト装置を用いてＣＰＵにアクセスし、クロック制御回路３５からのクロック信号ＣＫの出力を停止させるようにクロック制御レジスタを設定する。これにより、制御回路３４は、アナログスイッチ３９〜４４のオンオフ状態を維持するような制御信号Ｄ０〜Ｄ２、Ｅ０〜Ｅ２を出力したまま、自身の消費電流（電源端子１１とグランド端子１２との間に流れる電流）がほぼゼロとなる低消費電流状態に移行する（図２の状態）。
続いて、テスト装置から外部端子６、７を介して半導体チップ３に検査用電圧（３Ｖ）を供給する。このとき、前述したとおり、外部端子６（電源端子１６）の電位は５Ｖであり、外部端子７（グランド端子１７）の電位は２Ｖである（図２の状態）。
【００３１】
半導体チップ２および３を上記のとおり設定した状態（図２の状態）において、外部端子４（電源端子１１）を介してチップ間配線２４に接続された入力バッファ４７の特性検査を以下のように実施する。すなわち、入力バッファ４７のトランジスタＮ０の入力リーク電流を検査する場合、テスト装置を用いて電源端子１１の電位を５Ｖにする。これにより、入力バッファ４７のトランジスタＰ０のゲート−ソース間の電位差は０Ｖとなり、トランジスタＮ０のゲート−ソース間の電位差は３Ｖとなる。この状態において、テスト装置を用いて電源端子１１における電流、つまりトランジスタＮ０のゲート−ソース間のリーク電流ＩN0の測定を行う。
【００３２】
また、入力バッファ４７のトランジスタＰ０の入力リーク電流を検査する場合、テスト装置を用いて電源端子１１の電位を２Ｖにする。これにより、入力バッファ４７のトランジスタＰ０のゲート−ソース間の電位差が３Ｖとなり、トランジスタＮ０のゲート−ソース間の電位差は０Ｖとなる。この状態において、テスト装置を用いて電源端子１１における電流、つまりトランジスタＰ０のゲート−ソース間のリーク電流ＩP0の測定を行う。
【００３３】
なお、上記リーク電流ＩN0、ＩP0の検査を実施している間、制御回路３４は、電源端子１１とグランド端子１２との間に印加される電圧（５Ｖまたは２Ｖ）により、低消費電流状態で動作している。従って、電源端子１１とグランド端子１２との間に流れる制御回路３４の消費電流は、ほぼゼロであり、電源端子１１を介して行うリーク電流ＩN0、ＩP0の測定結果に影響を及ぼすことはない。
【００３４】
さて、上記特性検査を行う際にグランド端子１７の電位を２Ｖにした理由について説明する。通常、ＣＭＯＳインバータ回路における電源側のトランジスタＰ０のリーク電流ＩP0の測定を行う場合、トランジスタＰ０のゲート−ソース間の電位差が数Ｖ程度（測定可能なリーク電流が生じる程度）あり、グランド側のトランジスタＮ０のゲート−ソース間の電位差が０Ｖであればよい。従って、通常動作状態のように、トランジスタＮ０のソース、つまりグランド端子１７の電位を０Ｖにした場合であれば、電源端子１１に０Ｖの電圧を印加すればよいことになる。
【００３５】
本実施形態の半導体装置１において、電源端子１１に２Ｖ未満の電圧（この場合０Ｖの電圧）を印加すると、電源端子１１とグランド端子１２との間の電圧が制御回路３４の最低動作電圧（２Ｖ）を下回ってしまい、制御回路３４の動作が停止してしまう。すると、検査前に設定したアナログスイッチ３９〜４４のオンオフ状態が維持できなくなってしまい、特性検査を実行できなくなってしまう。このような理由から、半導体チップ３の入力バッファ４７〜４９の特性検査を実施する際には、グランド端子１７の電位を制御回路３４の最低動作電圧に相当する２Ｖまで持ち上げるようにしている。
【００３６】
続いて、入力バッファ４７のトランジスタＰ０およびＮ０のしきい値電圧の検査を実施する場合について説明する。まず、テスト装置を用いて外部端子４（電源端子１１）に印加する電圧を２Ｖ〜５Ｖの間で変化させ、テスト装置を用いて外部端子８の出力をモニタする。そして、電源端子１１に印加した電圧の値と、外部端子８の出力状態とからトランジスタＰ０およびトランジスタＮ０のしきい値電圧の検査を実施する。また、上記しきい値電圧の検査と同様にして、外部端子４（電源端子１１）を通じて例えば矩形波（Ｈレベル＝５Ｖ、Ｌレベル＝２Ｖ）を入力し、外部端子８の出力をモニタすることでドライバ回路４５の機能検査を行うことができる。
【００３７】
以上説明したように、本実施形態によれば次のような効果を奏する。
制御回路３４により、出力バッファ３６〜３８の出力を遮断状態に設定するとともに外部端子４を信号端子１３に接続する検査状態に設定し、クロック信号ＣＫの供給を停止させて制御回路３４を低消費電流状態に切り換える。そして、外部端子６に５Ｖ、外部端子７に２Ｖを印加して半導体チップ３に検査用電圧（３Ｖ）を供給する。これにより、電源端子１１を通じて入力バッファ４７の入力端子へ信号を与えたり、入力端子の状態をモニタしたりすることが可能となるので、パッケージ１ａ外部に導出される端子数を増加させることなく、入力バッファ４７の特性検査を実施することが可能となる。
【００３８】
この特性検査を実施する際、半導体チップ２の出力バッファ３６の出力は遮断状態に設定されているので、制御回路３４の出力状態が信号端子１３を通じて入力バッファ４７に影響を及ぼすことがない。また、制御回路３４が低消費電流状態に切り換えられているため、外部端子４、５間に流れる制御回路３４の消費電流は、ほぼゼロとなっており、その変動が抑制されている。これにより、電源端子１１における電位の変動を抑制でき、入力バッファ４７の特性検査を正確に実施することができる。
【００３９】
上記特性検査を実施する際、外部端子７の電位を最低動作電圧に相当する２Ｖとし、外部端子４の電位を５Ｖにすれば、トランジスタＰ０のゲート−ソース間の電位差は０Ｖとなり、トランジスタＮ０のゲート−ソース間の電位差は３Ｖとなるのでリーク電流ＩN0の測定が可能となる。また、外部端子４の電位を２Ｖにすれば、トランジスタＰ０のゲート−ソース間の電位差が３Ｖとなり、トランジスタＮ０のゲート−ソース間の電位差は０Ｖとなるのでリーク電流ＩP0の測定が可能となる。
【００４０】
また、外部端子４に印加する電圧を２Ｖ〜５Ｖの間で変化させ、外部端子８の出力をモニタし、外部端子４に印加した電圧の値と、外部端子８の出力状態とからトランジスタＰ０およびＮ０のしきい値電圧の検査を実施することができる。さらに、このしきい値電圧の検査と同様にして、外部端子４に例えば矩形波を入力し、外部端子８の出力をモニタすれば、ドライバ回路４５の機能検査を行うことができる。
【００４１】
本実施形態の半導体装置１は、制御回路３４によりアナログスイッチ４２〜４４を制御することで、電源端子１１を複数の信号端子１３〜１５のうちいずれかに選択的に接続する検査状態と複数の信号端子から遮断する遮断状態とを切り換え可能となっている。従って、チップ間配線２４〜２６がなされた信号端子２１〜２３に接続された検査実施対象の入力バッファ４７〜４９が複数ある場合でも、上記検査状態に切り換える際、電源端子１１を信号端子１３〜１５のうち検査実施対象とする入力バッファ４７〜４９に対応する端子に選択的に接続すれば、パッケージ１ａ外部に導出される端子数を増加させることなく、１つの電源端子１１（外部端子４）を通じて複数の入力バッファ４７〜４９について選択的に検査を実施することができる。
【００４２】
なお、本発明は上記し且つ図面に記載した実施形態に限定されるものではなく、次のような変形または拡張が可能である。
出力回路２８〜３０は、出力バッファ３６〜３８とアナログスイッチ３９〜４１とから構成したが、これに限らずともよい。例えば、出力バッファ３６〜３８を構成する各トランジスタの電源側およびグランド側にそれぞれ遮断用トランジスタを設け、この遮断用トランジスタのオンオフを制御回路３４により制御するように構成してもよい。このように構成しても、遮断用トランジスタのオンオフに基づいて、出力バッファ３６〜３８の出力を導通状態と遮断状態とに切り換え可能となる。
【００４３】
制御回路３４は、クロック信号ＣＫの供給が停止されると変動抑制状態に移行するように構成したが、その他の方法により、アナログスイッチ３９〜４４のオンオフ状態を維持するような制御信号Ｄ０〜Ｄ２、Ｅ０〜Ｅ２を出力したまま自身の消費電流の変動が抑制された状態に移行するようにしてもよい。
制御回路３４は、特性検査を実施する際、必ずしも消費電流がゼロとなる低消費電流状態に移行する必要はなく、消費電流の変動が抑制されている状態（変動抑制状態）に移行すればよい。たとえば、制御回路３４が変動抑制状態に移行したときの消費電流による電源端子１１での電圧降下を予め測定しておけば、電源端子１１を介して行う特性検査の結果をこの電圧降下分を考慮して補正することもできる。
【００４４】
スイッチ回路３１〜３３は、ＣＭＯＳ回路によるアナログスイッチ４２〜４４を用いて構成しなくてもよく、その他の構成のスイッチを用いて構成してもよい。外部端子４およびこれに接続される電源端子１１は、チップ間配線がなされた信号端子の数やパッケージ１ａのサイズ等に応じて設ければよく、それぞれ２つ以上設けてもよい。
半導体チップ２は、例えばＰＬＤ等を基本構成として備えていてもよい。半導体チップ３は、例えばＥＥＰＲＯＭ等のメモリであってもよい。また、これら半導体チップ２および半導体チップ３をパッケージ内部で接続するチップ間配線は、４本以上であってもよいし、２本以下であってもよい。半導体装置１は、パッケージ内部に半導体チップが３つ以上搭載されていてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態を示す半導体装置の概略構成図
【図２】特性検査時における図１相当図
【符号の説明】
【００４６】
図面中、１は半導体装置、１ａはパッケージ、２、３は半導体チップ（第１、第２の半導体チップ）、１１は電源端子（第１電源端子）、１２はグランド端子（第１電源端子）、１６は電源端子（第２電源端子）、１７はグランド端子（第２電源端子）、１３〜１５は信号端子（第１の内部接続用信号端子）、２１〜２３は信号端子（第２の内部接続用信号端子）、２４〜２６はチップ間配線、２７は周辺回路（第１の内部回路）、３４は制御回路、３５はクロック制御回路、２８〜３０は出力回路、３１〜３３はスイッチ回路、４６は入力回路（第２の内部回路）を示す。
【図１】
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【図２】
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