(57)【特許請求の範囲】
【請求項１】
第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成する制御発振器と、
基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と、
前記第１の検出信号の高周波成分を除去するフィルタ処理を行って前記第１の制御信号を生成するデジタルフィルタと、
前記第２の発振信号と前記基準信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と、
前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと、
前記フィルタ信号を増幅して前記第２の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。
【請求項２】
前記制御発振器、前記デジタル位相周波数検出器及び前記デジタルフィルタは、第１のループ帯域を有する第１のループを形成するように構成され、前記制御発振器、前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器は、前記第１のループ帯域より広い第２のループ帯域を有する第２のループを形成するように構成されることを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記アナログ位相検出器は、前記第２の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスを前記第２の検出信号として生成することを特徴とする請求項１記載の位相同期回路。
【請求項４】
前記アナログ位相検出器は、前記第２の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスと、前記第１の発振信号との論理積を前記第２の検出信号として生成することを特徴とする請求項１記載の位相同期回路。
【請求項５】
前記アナログ位相検出器は、前記第２の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスと、前記第１の発振信号との排他的論理和を前記第２の検出信号として生成することを特徴とする請求項１記載の位相同期回路。
【請求項６】
前記制御発振器は、前記第１の発振信号と、前記第１の発振信号と直交する前記第２の発振信号とを生成するＬＣ型直交発振器であることを特徴とする請求項１記載の位相同期回路。
【請求項７】
第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数と互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成するリング型発振器と、
基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と、
前記第１の検出信号の高周波成分を除去するフィルタ処理を行って第１のフィルタ信号を生成するデジタルフィルタと、
前記第１のフィルタ信号をアナログ信号に変換して前記第１の制御信号を得るデジタル−アナログ変換器と、
前記基準信号と前記第２の発振信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と、
前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、第２のフィルタ信号を出力するアナログフィルタと、
前記第２のフィルタ信号を増幅して前記第２の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。
【請求項８】
第１の制御信号及び第２の制御信号の組み合わせによって制御される周波数を持つ第１の発振信号を生成する制御発振器と、
前記第１の発振信号を位相シフトさせて第２の発振信号を得る移相器と、
基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と、
前記第１の検出信号の高周波成分を除去するフィルタ処理を行って前記第１の制御信号を生成するデジタルフィルタと、
前記基準信号と前記第２の発振信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と、
前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと、
前記フィルタ信号を増幅して前記第２の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。
【請求項９】
前記制御発振器は、ＬＣ型発振器であることを特徴とする請求項８記載の位相同期回路。
【請求項１０】
第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成する制御発振器と、
基準信号と前記第１の発振信号とが同期状態か非同期状態かを検出し、検出結果を示す検出結果信号を得る同期検出部と、
前記非同期状態において前記第１の発振信号を分周し、分周信号を得る分周器と、
前記分周信号と前記基準信号との間の周波数差及び第１位相差を検出し、当該周波数差及び位相差に応じた第１の検出信号を得る位相周波数検出器と、
前記第２の発振信号と前記基準信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成する位相検出器と、
前記非同期状態において前記第１の検出信号を選択し、前記同期状態において前記第２の検出信号を選択して選択検出信号を得る選択器と、
前記選択検出信号の高周波成分を除去するフィルタ処理を行って前記制御信号を生成するフィルタと
を具備することを特徴とする位相同期回路。
【請求項１１】
前記位相検出器は、前記第２の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスを前記第２の検出信号として生成することを特徴とする請求項１０記載の位相同期回路。
【請求項１２】
前記検出結果信号から、前記同期状態を示す第１の制御クロックと、前記非同期状態を示し、かつ、前記第１の制御クロックとオーバーラップしない第２の制御クロックとを生成し、前記選択器に渡す制御クロック生成回路を更に具備することを特徴とする請求項１０記載の位相同期回路。
【請求項１３】
前記制御クロック生成回路は、前記検出結果信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対して遅延するように前記第１の制御クロック及び第２の制御クロックを生成することを特徴とする請求項１２記載の位相同期回路。
【請求項１４】
前記制御発振器は、リング型発振器であることを特徴とする請求項１０記載の位相同期回路。
【請求項１５】
前記制御発振器は、
前記制御信号に応じた周波数の第１の発振信号を出力するＬＣ型発振器と、
前記第１の発振信号を位相シフトさせて前記第２の発振信号を得る移相器と
を含むことを特徴とする請求項１０記載の位相同期回路。
【請求項１６】
前記制御発振器は、前記第１の発振信号と、前記第１の発振信号と直交する前記第２の発振信号とを出力するＬＣ型直交発振器であることを特徴とする請求項１０記載の位相同期回路。
【請求項１７】
請求項１記載の位相同期回路を含み、前記第１の発振信号によって制御されるクロック信号を生成するクロック生成部と、
前記クロック信号によって動作するアナログ−デジタル変換器とを具備することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に周波数及び位相が同期した出力信号を得る位相同期回路及びこれを用いた受信機に関する。
【背景技術】
【０００２】
基準信号に周波数及び位相が同期した出力信号を得る位相同期回路は、ＰＬＬ（Phase Locked Loop）としてよく知られている。典型的なＰＬＬは、印加される制御電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）と、基準信号と上記ＶＣＯの出力信号との位相差を検出する位相検出器と、上記位相検出器の出力信号から不要波を除去するアナログフィルタと、上記アナログフィルタの出力信号を増幅して上記制御電圧を生成する増幅器とを含む。
【０００３】
また、ＰＬＬは前述したアナログ方式に限らず、デジタル方式で構成してもよい。非特許文献１には、ＶＣＯと、基準信号とＶＣＯの出力信号の周波数差及び位相差を検出して、当該周波数差及び位相差に応じたデジタル検出信号を出力するＴＤＣ（Time to Digital Converter）と、上記デジタル検出信号から不要波を除去してするデジタルフィルタと、上記デジタルフィルタの出力信号を変換してＶＣＯの制御電圧を生成するデジタル−アナログ変換器（ＤＡＣ）とを含む、デジタル方式のＰＬＬが記載されている。アナログ方式のＰＬＬでは、アナログフィルタに外付けのキャパシタを用いる。デジタル方式のＰＬＬでは、上記アナログフィルタをオンチップのデジタルフィルタに換えている。従って、デジタル方式のＰＬＬはアナログ方式に比べて小面積で構成することができる。
【０００４】
しかしながら、上記ＴＤＣでは周波数差及び位相差をデジタル検出信号に変換しており、当該変換によって量子化雑音が発生する。ＴＤＣの分解能は有限であるため、ロック状態であっても、１ＬＳＢ（Least Significant Bit）相当の量子化雑音が発生してしまう。上記量子化雑音のＰＬＬ出力までの伝達関数は低域通過型であり、カットオフ周波数はループ帯域に依存する。一方、ＶＣＯで発生する位相雑音のＰＬＬ出力までの伝達関数は高域通過型であって、カットオフ周波数はループ帯域に依存する。従って、量子化雑音を除去するためにループ帯域を狭く設定すると、ＶＣＯの位相雑音が除去されにくくなる。一方、ＶＣＯの位相雑音を除去するためにループ帯域を広く設定すると、量子化雑音が除去されにくくなる。
【０００５】
特許文献１には、周波数同期のためのデジタルループと、位相同期のためのアナログループとを備えた２重ループ方式のＰＬＬが記載されている。特許文献１記載のＰＬＬは、デジタルループのループ帯域を狭くすることにより量子化雑音を除去すると共に、アナログループのループ帯域を比較的広くすることによりＶＣＯの位相雑音を除去する。
【０００６】
また、ＰＬＬに含まれる位相検出器や位相周波数検出器には、検出可能な最小の位相差が存在する。このような、位相検出器が位相差を検出できない範囲は、不感帯（デッドゾーン）と呼ばれる。デッドゾーンは、位相検出器内部における論理遅延によって発生し、ＰＬＬ全体の位相雑音特性の劣化の原因となる。
【０００７】
特許文献２には、デッドゾーンの発生を回避するための位相検出器の回路構成が記載されている。特許文献２記載の回路構成では、２つの位相周波数比較器と、複数段のインバータ（遅延素子）とを組み合わせ、基準信号の位相とＶＣＯの出力信号の分周信号の位相とが一致しても、両者の位相差を検出できるようにしている。
【特許文献１】特開２００４−３２１２７２６号公報
【特許文献２】特開２００４−３５７０７６号公報
【非特許文献１】R. Staszewski, "ALL-Digital PLL and Transmitter for Mobile Phones", IEEE J. of Solid-State Circuits Vol. 40, No. 12, DEC 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１記載の２重ループ方式のＰＬＬは、アナログループで位相同期を行う点において、従来のアナログ方式のＰＬＬと同様であるため、ループ帯域を従来（例えば、基準信号の周波数の１／１０）以上に広帯域化することはできない。即ち、キャパシタンスの高い外付けのキャパシタでアナログフィルタを構成しなければならず、従来のアナログ方式のＰＬＬに比べて回路の小面積化を見込めない。
【０００９】
また、特許文献２記載の位相検出器には、通常の位相検出器に比べてより多くの遅延素子が必要となる。これら遅延素子において発生する遅延は、ＰＬＬの安定性、即ち位相余裕を劣化させる。また、基準信号が、複数段のインバータによって遅延されるため、雑音が当該基準信号に重畳されるおそれがある。更に、プロセスばらつき、電源電圧の変動及び各回路素子におけるパラメータの温度依存性などを考慮すると、上記遅延にはマージンを持たせる必要がある。従って、特許文献２記載の位相検出器は、チップ全体における消費電力及び回路面積が問題となる。
【００１０】
従って、本発明は、広帯域で量子化雑音及び発振器の位相雑音を除去し、かつ、小面積で構成可能な位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る位相同期回路は、第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成する制御発振器と；基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と；前記第１の検出信号の高周波成分を除去するフィルタ処理を行って前記第１の制御信号を生成するデジタルフィルタと；前記第２の発振信号と前記基準信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と；前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと；前記フィルタ信号を増幅して前記第２の制御信号を生成する増幅器と；前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と；を具備する。
【００１２】
本発明の他の態様に係る位相同期回路は、第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数と互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成するリング型発振器と；基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と；前記第１の検出信号の高周波成分を除去するフィルタ処理を行って前記第１のフィルタ信号を生成するデジタルフィルタと；前記第１のフィルタ信号をアナログ信号に変換して前記第１の制御信号を得るデジタル−アナログ変換器と；前記基準信号と前記第２の発振信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と；前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、第２のフィルタ信号を出力するアナログフィルタと；前記第２のフィルタ信号を増幅して前記第２の制御信号を生成する増幅器と；前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と；を具備する。
【００１３】
本発明の他の態様に係る位相同期回路は、第１の制御信号及び第２の制御信号の組み合わせによって制御される周波数を持つ第１の発振信号を生成する制御発振器と；前記第１の発振信号を位相シフトさせて第２の発振信号を得る移相器と；基準信号と前記第１の発振信号との間の周波数差及び第１位相差を検出し、当該周波数差及び第１位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と；前記第１の検出信号の高周波成分を除去するフィルタ処理を行って前記第１の制御信号を生成するデジタルフィルタと；前記基準信号と前記第２の発振信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成するアナログ位相検出器と；前記第２の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと；前記フィルタ信号を増幅して前記第２の制御信号を生成する増幅器と；前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第１の発振信号の周波数及び位相との同期を検出する同期検出部と；を具備する。
【００１４】
本発明の他の態様に係る位相同期回路は、第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１の発振信号及び第２の発振信号を生成する制御発振器と；基準信号と前記第１の発振信号とが同期状態か非同期状態かを検出する同期検出部と；前記非同期状態において前記第１の発振信号を分周し、分周信号を得る分周器と；前記分周信号と前記基準信号との間の周波数差及び第１位相差を検出し、当該周波数差及び位相差に応じた第１の検出信号を得る位相周波数検出器と；前記第２の発振信号と前記基準信号との間の第２位相差を検出し、当該第２位相差に応じた第２の検出信号を生成する位相検出器と；前記非同期状態において前記第１の検出信号を選択し、前記同期状態において前記第２の検出信号を選択して選択検出信号を得る選択器と；前記選択検出信号の高周波成分を除去するフィルタ処理を行って前記制御信号を生成するフィルタと；を具備する。
【発明の効果】
【００１５】
本発明によれば、広帯域で発振器の位相雑音を除去し、小面積で構成可能な位相同期回路を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係る位相同期回路は、基準信号生成器１００、制御発振器１０１、ＴＤＣ１１１、デジタルフィルタ１１２、位相検出器１２１、アナログフィルタ１２２、増幅器１２３、ロック検出器１２４及びスイッチ１２５を有する。
【００１７】
図１の位相同期回路では、制御発振器１０１、ＴＤＣ１１１及びデジタルフィルタ１１２を含むデジタルループ１１０において、制御発振器１０１の出力信号（後述する第１位相信号１１）の周波数及び位相を、基準信号生成器１００で生成される基準信号１０の周波数及び位相にロックさせる。次に、制御発振器１０１、位相検出器１２１、アナログフィルタ１２２及び増幅器１２３を含むアナログループ１２０が動作して、制御発振器１０１で発生する位相雑音が除去される。
【００１８】
基準信号生成器１００は、例えば水晶発振器であって、図１の位相同期回路がロック対象とする基準信号１０を生成する。基準信号生成器１００は、基準信号１０をＴＤＣ１１１、位相検出器１２１及びロック検出器１２４に渡す。
【００１９】
制御発振器１０１は、デジタルフィルタ１１２から第１の制御端子に入力される第１の制御信号と、増幅器１２３から第２の制御端子に入力される第２の制御信号の組み合わせに応じた発振周波数の発振信号を出力する。ここで、制御発振器１０１は少なくとも２つの位相の互いに異なる発振信号（位相信号）を出力できるものとし、第１位相信号１１をＴＤＣ１１１に渡し、第１位相信号１１とは所定量位相の異なる第２位相信号１２を位相検出器１２１に渡す。
【００２０】
制御発振器１０１は、例えばリング型発振器で構成してもよいし、ＬＣ型発振器の出力を分岐し、一方の出力に移相器を接続して構成してもよいし、ＬＣ型発振器を用いた直交発振器で構成してもよい。
【００２１】
ＴＤＣ１１１は、基準信号１０及び第１位相信号１１との間の周波数差及び位相差を検出し、当該周波数差及び位相差に応じた第１の検出信号をデジタルフィルタ１１２に出力する。具体的には、ＴＤＣ１１１は、第１の検出信号を生成する。ＴＤＣ１１１は、例えば、前述した非特許文献１に示されるような、インバータ遅延を利用して位相差をデジタル値に変換する構成であってよい。
【００２２】
デジタルフィルタ１１２は、ＴＤＣ１１１からの第１の検出信号から不要波を除去し、第１制御信号を制御発振器１０１に渡す。制御発振器１０１は、第１制御信号に従って基準信号１０及び第１位相信号１１との間の周波数差及び位相差がより小さくなるよう、第１位相信号１１及び第２位相信号１２を生成する。デジタルフィルタ１１２の周波数特性は、デジタルループ１１０のループ帯域及びロックアップ時間や、制御発振器１０１の位相雑音特性に影響するため、適宜設定してよい。
【００２３】
デジタルループ１１０において第１位相信号１１の周波数及び位相が基準信号１０の周波数及び位相に同期、すなわちロックしたことを、後述するロック検出器１２４が検出する。ロック検出器１２４がスイッチ１２５をＯＮにすると、アナログループ１２０の各構成要素に電源電圧（駆動電圧）が供給され、アナログループ１２０が動作する。
【００２４】
位相検出器１２１は、基準信号１０の位相と、第２位相信号１２の位相との位相差を検出し、第２の検出信号をアナログフィルタ１２２に出力する。制御発振器１０１は、第２の検出信号に従って、基準信号１０と第１位相信号１１の間の位相差がより小さくなるよう、第１の位相信号１１及び第２の位相信号１２を生成する。以下、図２Ａ、図２Ｂ及び図２Ｃを用いて、位相検出器１２１の構成例について説明する。
【００２５】
図２Ａに示すように、位相検出器１２１は、通常の位相周波数比較器（ＰＦＤ）の一方の出力だけを用いる構成であってよい。具体的には、図２Ａに示す位相検出器１２１は、２つのＤフリップフロップ１３１及び１３２と、ＡＮＤゲート１３３とで構成される。
【００２６】
Ｄフリップフロップ１３１及び１３２は、ポジティブエッジトリガフリップフロップであり、クロック端子に入力されるクロックパルスの立ち上がり時におけるＤ端子の入力値を保持し、クロックパルスの次の立ち上がり時にＱ端子から出力する。Ｄフリップフロップは、リセット端子に「Ｈ」レベルの信号が入力されると、保持している値を「Ｌ」レベルにリセットする。尚、Ｄフリップフロップ１３１及び１３２はネガティブエッジトリガフリップフロップでもよい。
【００２７】
Ｄフリップフロップ１３１は、クロック端子には基準信号１０が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート１３３の出力信号が入力され、Ｑ端子からの出力信号はＡＮＤゲート１３３に入力される。また、Ｄフリップフロップ１３２は、クロック端子には第２位相信号１２が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート１３３の出力信号が入力され、Ｑ端子からの出力信号は上記第２の検出信号OUT-aとして用いられると共に、ＡＮＤゲート１３３に入力される。
【００２８】
また、図２Ｂに示す位相検出器１２１は、２つのＤフリップフロップ１３１及び１３２と、ＡＮＤゲート１３３及び１３４とで構成される。図２Ｂの位相検出器１２１では、Ｄフリップフロップ１３２のＱ端子からの出力信号と、第１位相信号とがＡＮＤゲートに入力され、第２の検出信号OUT-bとして出力される。
【００２９】
また、図２Ｃに示す位相検出器１２１は、２つのＤフリップフロップ１３１及び１３２と、ＡＮＤゲート１３３及びＸＯＲゲート１３５とで構成される。図２Ｃの位相検出器１２１では、Ｄフリップフロップ１３２のＱ端子からの出力信号と、第１位相信号とがＸＯＲゲートに入力され、第２の検出信号OUT-cとして出力される。
【００３０】
以下、図３を用いて図２Ａ、図２Ｂ及び図２Ｃに示す位相検出器１２１の動作について説明する。尚、デジタルループ１１０において、第１位相信号１１の周波数及び位相は、基準信号１０の周波数及び位相に、分周比１／４でロックしているものとする。また、第２位相信号１２の位相は、第１位相信号１１の位相に比べて９０度（即ち、第１位相信号１１及び第２位相信号１２の周期の１／４）遅れているものとする。
【００３１】
図２Ａに示す位相検出器１２１は、基準信号１０と第２位相信号１２の立ち上がりエッジの時間差に応じた第２の検出信号OUT-aを出力する。即ち、基準信号１０の立ち上がり時にＤフリップフロップ１３１の出力が「Ｈ」レベルとなり、第２位相信号１２の立ち上がり時にＤフリップフロップ１３２の出力が「Ｈ」レベルとなり、ＡＮＤゲート１３２の出力も「Ｈ」レベルとなって、Ｄフリップフロップ１３１及び１３２がリセットされ、第２の検出信号OUT-aが「Ｌ」レベルに立ち下がる。その後、第２位相信号１２の立ち上がり時にＤフリップフロップ１３２の出力が再び「Ｈ」レベルとなり、Ｄフリップフロップ１３１の出力はリセット状態のままであるから、第２の検出信号OUT-aが「Ｈ」レベルに立ち上がる。その後、同様に、基準信号１０の立ち上がり時に、第２の検出信号OUT-aが「Ｌ」レベルに立ち下がる。
【００３２】
例えば、第１位相信号１１及び第２位相信号１２の位相が点線で示すように進んだとすると、基準信号１０と第２位相信号１２の立ち上がりエッジの時間差が短くなる。従って、第２の検出信号OUT-aの立ち上がり期間が長くなり、平均電圧が増加する。即ち、図２Ａに示す位相検出器１２１は、位相進みを電圧の増加として検出し、位相遅れを電圧の減少として検出できる。
【００３３】
尚、基準信号１０と第２位相信号１２はデジタルループ１１０によって一定の位相間隔(例えば９０度)を保つようにロックされているので、第２の検出信号OUT-aのデューティ比が大幅に変化することはない。仮に、上記ロックが解除されても、後述するロック検出器１２４がスイッチ１２５をＯＦＦにして、アナログループ１２０の動作を一旦停止し、デジタルループ１１０において再度ロックアップするようにしている。従って、位相検出器１２１は、雑音などによる制御発振器１０１の微小な位相変化だけを検出すればよい。また、基準信号スプリアスは第２の検出信号OUT-aのデューティ比が５０％の場合に比べ、１/(２×分周比)に低減される。第１位相信号１１と第２位相信号１２の位相差を９０度よりも小さくすれば、基準信号スプリアスは更に低減できる。しかしながら、上記位相差は位相検出器１２１のデッドゾーンを避けるために、ある程度確保することが望ましい。従って、上記位相差は、単に小さくするのでなく、デッドゾーンと基準信号スプリアスのトレードオフを考慮して設定する必要がある。
【００３４】
図２Ｂに示す位相検出器１２１は、Ｄフリップフロップ１３２の出力、即ち、前述した第２の検出信号OUT-aと第１位相信号１１との論理積を、第２の検出信号OUT-bとして出力する。従って、図２Ｂに示す位相検出器１２１は、図２Ａに示す位相検出器１２１と同様に、位相進みを電圧の増加として検出し、位相遅れを電圧の減少として検出できる。
【００３５】
また、図３に示すように、第２の検出信号OUT-bのデューティ比は５０％程度となるので、平均電圧は電源電圧の半分程度に抑えられ、後段のアナログ信号処理を行いやすい。尚、前述した第２の検出信号OUT-aに比べスプリアス成分は増加しているが、全て制御発振器１０１自身の発振周波数成分であるため問題とはならない。
【００３６】
図２Ｃに示す位相検出器１２１は、Ｄフリップフロップ１３２の出力、即ち、前述した第２の検出信号OUT-aと第１位相信号１１との排他的論理和を、第２の検出信号OUT-cとして出力する。従って、図２Ｃに示す位相検出器１２１は、図２Ａ及びＢに示す位相検出器１２１とは逆に、位相進みを電圧の減少として検出し、位相遅れを電圧の増加として検出できる。
【００３７】
また、図３に示すように、第２の検出信号OUT-cのデューティ比は５０％程度となるので、平均電圧は電源電圧の半分程度に抑えられ、後段のアナログ信号処理を行いやすい。尚、前述した第２の検出信号OUT-aに比べスプリアス成分は増加しているが、全て制御発振器１０１の発振周波数成分であるため問題とはならない。
【００３８】
アナログフィルタ１２２は、位相検出器１２１からの第２の検出信号から不要波を除去する。増幅器１２３は、アナログフィルタ１２２の出力信号を増幅して、第２の制御信号を生成し、制御発振器１０１に渡す。尚、増幅器１２３を除いた構成であっても、本実施形態に係る位相同期回路は実現可能であるが、増幅器１２３でアナログフィルタ１２２の出力信号を増幅する方がアナログループ１２０のループ帯域を広くできるので望ましい。
【００３９】
ロック検出器１２４は、第１位相信号１１の位相ロック及び当該位相ロックの解除を検出する。ロック検出器１２４は、位相ロックを検出すると、スイッチ１２５をＯＮにしてアナログループ１２０を動作させる。一方、ロック検出器はロックの解除を検出すると、スイッチ１２５をＯＦＦにしてアナログループ１２０の動作を停止する。
【００４０】
具体的には、ロック検出器１２４は、図４Ａに示す回路で構成できる。尚、図４Ａに示す回路は、特開平０８−７９０６６号公報に開示されている。図４Ａに示すロック検出器１２４は、Ｄフリップフロップ１４１及び１４２、ＮＯＴゲート１４３、ＮＡＮＤゲート１４４及びカウンタ１４５を含む。
【００４１】
Ｄフリップフロップ１４１は、クロック端子には基準信号１０が入力され、Ｄ端子には第２位相信号１２が入力され、Ｑ端子からの出力信号はＮＡＮＤゲート１４４に入力される。Ｄフリップフロップ１４２は、クロック端子には基準信号１０が入力され、Ｄ端子には、第１位相信号１１より位相が一定量進んだ第３位相信号が入力され、Ｑ端子からの出力信号はＮＯＴゲート１４３に入力される。ＮＯＴゲート１４３は、Ｄフリップフロップ１４２からの出力信号を反転してＮＡＮＤゲート１４４に渡す。ＮＡＮＤゲート１４４は、Ｄフリップフロップ１４１の出力信号と、ＮＯＴゲート１４３で反転されたＤフリップフロップ１４２の出力信号とをＮＡＮＤ演算してカウンタ１４５に渡す。カウンタ１４５は、基準信号１０を動作クロックとして、ＮＡＮＤゲート１４４からの「Ｈ」レベルのパルスの数及び「Ｌ」レベルのパルスの数を夫々第１及び第２のカウント値としてカウントする。
【００４２】
第１位相信号の位相が、基準信号の位相にロックしていれば、Ｄフリップフロップ１４１の出力は「Ｌ」レベル、Ｄフリップフロップ１４２の出力は「Ｈ」レベルとなるので、ＮＡＮＤゲート１４４の出力が「Ｈ」レベルに固定される。従って、カウンタ１４５の第１のカウント値は、基準信号１０の立ち上がり毎に増加する。カウンタ１４５は、上記第１のカウント値が閾値を超えると、位相ロックを検出し、スイッチ１２５をＯＮにして、アナログループ１２０を動作させる。一方、カウンタ１４５は、上記第２のカウント値が閾値を超えると、位相ロックの解除を検出し、スイッチ１２５をＯＦＦにして、アナログループ１２０の動作を停止する。
【００４３】
スイッチ１２５は、ロック検出器１２４によってＯＮ／ＯＦＦ制御される。スイッチ１２５がＯＮであれば、アナログループ１２０の各構成要素に電源から駆動電圧が供給され、当該アナログループ１２０が動作する。一方、スイッチ１２５がＯＦＦであれば、アナログループ１２０の各構成要素と、電源との接続が遮断されるので、当該アナログループ１２０の動作は停止する。
【００４４】
以下、図１の位相同期回路における、各種雑音及び基準信号スプリアスの伝達について説明する。  
図１に示す位相同期回路は、図５Ａに示す線形モデルで表現できる。図５Ａにおいて、ＫTDC[code/rad]はＴＤＣ１１１の変換利得、ＫPD[V/rad]は位相検出器１２１の変換利得、ＦD（ｓ）はデジタルフィルタ１１２の伝達関数、ＦA（ｓ）はアナログフィルタ１２２の伝達関数、Ａは増幅器１２３の利得、ＫD_VCO[Hz/code]及びＫA_VCO[Hz/V]は制御発振器１０１の第１及び第２の制御端子における周波数変換利得を夫々表している。図５Ａにおいて、位相−周波数変換利得ＫTDC×ＫD_VCO[Hz/rad]と、位相−周波数変換利得ＫPD×ＫA_VCO[Hz/rad]とがＫVCO[Hz/rad]に等しいと仮定すれば、図１に示す位相同期回路は、図５Ｂに示す線形モデルで表現できる。
【００４５】
以下、図５Ｂにおいて、基準信号の周波数（基準周波数）を２０ＭＨｚ、位相−周波数変換利得ＫVCO[Hz/rad]を４００ｋＨｚ／ｒａｄとする。また、デジタルフィルタ１１２は１ＭＨｚに４つ極を持つ４次低域通過型フィルタ（ＬＰＦ）、アナログフィルタ１２２は上記基準周波数（＝２０ＭＨｚ）にノッチを持つ２次ツインＴ型帯域除去フィルタ（ＢＲＦ）とする。尚、上記例では基準信号スプリアスを除去するために、アナログフィルタ１２２にノッチを持たせているが、図１の位相同期回路ではアナログループ１２０において基準信号スプリアスは十分に除去可能なのでノッチは必ずしも必要ではない。但し、アナログループ１２０のループ帯域の広帯域化と、基準信号スプリアスの影響はトレードオフの関係にあるので、上記ループ帯域の広帯域化のためには、アナログフィルタ１２２にノッチを持たせることが望ましい。
【００４６】
図５Ｂにおいて、デジタルループ１１０の開ループにおける伝達関数Ｈol_1（ｓ）は、次式で表される。
【数１】
0005044434.tif 000002
【００４７】
数式（１）において、ωdigはデジタルフィルタ１１２の極周波数（＝１ＭＨｚ）を表す。
【００４８】
また、図５Ｂにおいて、アナログループ１２０の開ループにおける伝達関数Ｈol_2（ｓ）は、次式で表される。
【数２】
0005044434.tif 000003
【００４９】
数式（２）において、ωanaはアナログフィルタのノッチ周波数（＝基準周波数＝２０ＭＨｚ）を表す。
【００５０】
伝達関数Ｈol_1の利得特性及び位相特性を図６Ａ及び図６Ｂ、伝達関数Ｈol_2の利得特性及び位相特性を図７Ａ及び図７Ｂに示す。図６Ａに示すようにデジタルループ１１０のループ帯域は３００ｋＨｚ程度、図７Ａに示すようにアナログループ１２０のループ帯域は５ＭＨｚ（基準周波数の１／４）程度であり、アナログループ１２０のループ帯域はデジタルループ１１０に比べて１０倍以上広い。また、図６Ａ、図６Ｂ、図７Ａ及び図７Ｂに示すように、デジタルループ１１０及びアナログループ１２０は、共に位相余裕を５０度程度確保できている。
【００５１】
制御発振器１０１で発生する位相雑音Φnの伝達モデルを図８に示す。図８において、Φoutは第１位相信号１１を示す。図８から次式が導出される。
【数３】
0005044434.tif 000004
【００５２】
数式（３）より、制御発振器１０１の位相雑音の伝達関数Ｈcl_vco（ｓ）は、次式で表される。
【数４】
0005044434.tif 000005
【００５３】
数式（４）及び図９に示すように、制御発振器１０１の位相雑音Φnの伝達関数Ｈcl_vcoは、１次高域通過型フィルタ（ＨＰＦ）を示す。また、上記ＨＰＦのカットオフ周波数は、デジタルフィルタ１１２の伝達関数ＦD（ｓ）よりも寧ろ、アナログフィルタ１２２の伝達関数ＦA（ｓ）及び増幅器１２３の利得Ａに依存して決まる。従って、アナログ１２０のループ帯域を広くすることによって、デジタルループ１１０のみでＰＬＬを構成するよりも、制御発振器１０１の位相雑音Φnを広帯域で除去できる。
【００５４】
デジタルループ１１０で発生する量子化雑音Ｖtdcの伝達モデルを図１０に示す。図１０において伝達関数Ｈcl_1（ｓ）は、次式で表される。
【数５】
0005044434.tif 000006
【００５５】
また、アナログループ１２０で発生する基準信号スプリアスＶspの伝達モデルを図１１に示す。図１１において伝達関数Ｈcl_2（ｓ）は次式で表される。
【数６】
0005044434.tif 000007
【００５６】
数式（５）及び図１０より、量子化雑音Ｖtdcの伝達関数Ｈtdc（ｓ）は、次式で表される。
【数７】
0005044434.tif 000008
【００５７】
また、数式（６）及び図１１より、基準信号スプリアスＶspの伝達関数Ｈsp（ｓ）は、次式で表される。
【数８】
0005044434.tif 000009
【００５８】
伝達関数Ｈtdc（ｓ）及び伝達関数Ｈsp（ｓ）の利得特性を図１２及び図１３に夫々示す。数式（５）、（７）及び図１２に示すように、量子化雑音Ｖtdcの伝達関数Ｈtdc（ｓ）は、１次ＬＰＦである。また、上記ＬＰＦのカットオフ周波数は、デジタルフィルタ１１２の伝達関数ＦD（ｓ）に依存して決まる。従って、デジタルループ１１０のループ帯域を狭くすることによって、量子化雑音Ｖtdcを広帯域に亘って除去できる。また、図１３に示すように、基準信号スプリアスＶspは、アナログフィルタ１２２によって帯域制限されている。従って、狭帯域のデジタルループ１１０及び広帯域のアナログループ１２０を組み合わせることによって、量子化雑音Ｖtdc及び制御発振器１０１で発生する位相雑音Φnを広帯域に亘って除去することが可能となる。
【００５９】
尚、基準信号スプリアスＶspはアナログループ１２０によってのみ帯域制限されているため、アナログループ１２０のループ帯域は、帯域制限したいスプリアス量とのトレードオフによって適宜設定するべきである。例えば、位相雑音Φnを広帯域に亘って除去しなければならない仕様であれば、前述したように、アナログフィルタ１１２としてノッチフィルタを用いることが望ましい。
【００６０】
以上説明したように、本実施形態に係る位相同期回路では、周波数及び位相ロックを行うための狭帯域デジタルループと、制御発振器で発生する位相雑音を除去するための広帯域アナログループを組み合わせて構成している。従って、本実施形態に係る位相同期回路によれば、量子化雑音と制御発振器の位相雑音を共に、広帯域に亘って除去することができる。また、アナログループに含まれるアナログフィルタのカットオフ周波数を従来に比べて高く（例えば、基準周波数の１／４以上）設定できるため、当該アナログフィルタを小面積で構成することができる。即ち、上記アナログループを小面積化できる。また、本実施形態に係る位相同期回路は、デジタルループで周波数及び位相ロックを行うため、分周器が必要なく、従来に比べて更に小面積及び低消費電力で構成できる。
【００６１】
（第２の実施形態）  
図１４に示すように、本発明の第２の実施形態に係る位相同期回路は、前述した図１に示す位相同期回路において、制御発振器１０１をＶＣＯ２０１、デジタルループ１１０をデジタルループ２１０に夫々置き換えている。以下の説明では、図１４において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００６２】
デジタルループ２１０は、図１に示すデジタルループ１１０において、デジタルフィルタ１１２の後段にデジタル−アナログ変換器（ＤＡＣ）２１３を設けている。ＤＡＣ２１３は、デジタルフィルタ１１１からのデジタル出力信号をアナログ信号に変換し、前述した第１の制御信号としてＶＣＯ２０１に渡す。
【００６３】
ＶＣＯ２０１は、反転増幅器を環状に複数段接続したリング型発振器で構成され、ＤＡＣ２１３から第１の制御端子に入力される第１の制御信号と、増幅器１２３から第２の制御端子に入力される第２の制御信号の電圧に応じた発振周波数の信号を出力する。ＶＣＯ２０１は、上記段数に応じた数の、多相信号を出力できる。以下の説明では、ＶＣＯ２０１は、４段で構成されており、第１位相信号１１をＴＤＣ１１１に渡し、第１位相信号１１とは９０度位相の異なる第２位相信号１２を位相検出器１２１に渡すものとする。尚、第１位相信号１１と第２位相信号１２の位相差は、必ずしも９０度である必要は無く、前述したように位相検出器１２１のデッドゾーンと基準信号スプリアスのトレードオフに応じて適宜定めてよい。また、ＤＡＣ２１３及びＶＣＯ２０１をＤＣＯ（Digitally controlled oscillator）で構成してもよい。
【００６４】
以上説明したように、本実施形態に係る位相同期回路では、前述した第１の実施形態における制御発振器をリング型発振器に換えている。従って、本実施形態に係る位相同期回路によれば、移相器を必要とせずに多相信号を生成し、デジタルループ及びアナログループに与えることができる。
【００６５】
（第３の実施形態）  
図１５に示すように、本発明の第３の実施形態に係る位相同期回路は、前述した図１に示す位相同期回路において、制御発振器１０１を、制御発振器３０１、差動−単相変換器３０２及び移相器３０３に置き換えている。以下の説明では、図１５において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００６６】
制御発振器３０１は、可変キャパシタを含むＬＣ型発振器で構成され、前述したＶＣＯ２０１に比べて発生する位相雑音が小さい。制御発振器３０１は、デジタルフィルタ１１２から第１の制御端子に入力される第１の制御信号に応じて上記可変キャパシタのキャパシタンスが離散的に制御される。また、制御発振器３０１は、増幅器１２３から第２の制御端子に入力される第２の制御信号によっても上記可変キャパシタのキャパシタンスが制御される。即ち、制御発振器３０１は、第１の制御信号及び第２の制御信号の組み合わせに応じた発振周波数の差動発振信号を差動−単相変換器３０２に出力する。尚、制御発振器３０１は前述した制御発振器１０１及びＶＣＯ２０１とは異なり、多相信号を生成できない。
【００６７】
差動−単相変換器３０２は、制御発振器３０１からの差動発振信号を単相発振信号に変換し、第１位相信号１１としてＴＤＣ１１１及び移相器３０３に出力する。移相器３０３は、第１位相信号１１を所定量（例えば、９０度）位相シフトさせて、第２位相信号１２を生成し、位相検出器１２１及びロック検出器１２４に渡す。尚、移相器３０３がシフトさせる位相量は、前述したように位相検出器１２１のデッドゾーンと基準信号スプリアスのトレードオフに応じて適宜定めてよい。
【００６８】
以上説明したように、本実施形態に係る位相同期回路では、前述した第１の実施形態における制御発振器をＬＣ型発振器に換えている。従って、本実施形態に係る位相同期回路によれば、制御発振器で発生する位相雑音を更に低減できる。
【００６９】
（第４の実施形態）  
図１６に示すように、本発明の第４の実施形態に係る位相同期回路は、前述した図１に示す位相同期回路において、制御発振器１０１を、制御発振器４０１に置き換えている。以下の説明では、図１６において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００７０】
制御発振器４０１は、可変キャパシタを含む第１及び第２のＬＣ型発振器を環状に接続したＬＣ型直交発振器と、上記第１及び第２のＬＣ型発振器の出力を夫々差動−単相変換するための第１及び第２のオペアンプとで構成される。制御発振器４０１は、前述したＶＣＯ２０１に比べて発生する位相雑音が小さい。制御発振器４０１は、デジタルフィルタ１１２から第１の制御端子に入力される第１の制御信号に応じて上記可変キャパシタのキャパシタンスが離散的に制御される。また、制御発振器４０１は、増幅器１２３から第２の制御端子に入力される第２の制御信号によっても上記可変キャパシタのキャパシタンスが制御される。即ち、制御発振器４０１は、第１の制御信号及び第２の制御信号の電圧に応じた発振周波数の第１の差動発振信号を第１のＬＣ型発振器で生成し、上記第１の差動発振信号と９０度位相の異なる第２の差動発振信号を第２のＬＣ型発振器で生成する。第１の差動発振信号は、第１のオペアンプによって単相信号に変換され、第１位相信号１１としてＴＤＣ１１１に出力される。第２の差動発振信号は、第２のオペアンプによって単相信号に変換され、第２位相信号１２として位相検出器１２１に出力される。
【００７１】
以上説明したように、本実施形態に係る位相同期回路では、前述した第１の実施形態に係る位相同期回路において、制御発振器をＬＣ型直交発振器に換えている。従って、本実施形態に係る位相同期回路によれば、制御発振器で発生する位相雑音を更に低減できる。また、本実施形態に係る位相同期回路は、前述した第３の実施形態に係る位相同期回路とは異なり、移相器を必要としない。
【００７２】
（第５の実施形態）  
図１７に示すように、本発明の第５の実施形態に係る位相同期回路は、基準信号生成器１００、ＶＣＯ５０１、位相周波数検出器５５１、第１の位相検出器５５２、第２の位相検出器５５３、セレクタ５５４、チャージ・ポンプ５５５、ループ・フィルタ５５６、分周器５５７、スイッチ５５８及びロック検出器５５９を有する。尚、基準信号生成器１００は、前述した第１乃至第４の実施形態に係る位相同期回路における基準信号生成器と同様の構成であるため、説明を省略する。
【００７３】
ＶＣＯ５０１は、後述するループ・フィルタ５５６から制御端子に入力される制御信号の電圧に応じた発振周波数の発振信号を出力する。ここで、ＶＣＯ５０１は少なくとも３つの、位相の互いに異なる発振信号（位相信号）を出力できるものとする。以下の説明では、ＶＣＯ５０１は、第１位相信号２１と、第１位相信号２１の位相Φoutより所定量位相の遅れた第２位相信号２２と、上記位相Φoutより所定量位相の進んだ第３位相信号２３とを出力するものとする。第１位相信号２１は第２の位相検出器５３３及び分周器５５７に入力され、第２位相信号２２はロック検出器５５９及び第１の位相検出器５５２に入力され、第３位相信号２３はロック検出器５５９及び第２の位相検出器５５３に入力される。
【００７４】
位相周波数比較器５５１は、一般的なＰＬＬに用いられる位相周波数検出器であって、基準信号１０及び後述する分周器５５７からの分周信号の周波数差及び位相差を検出し、当該周波数差及び位相差に応じて第１−ＵＰ信号３１及び第１−ＤＯＷＮ信号３２を夫々セレクタ５５４に入力する。
【００７５】
セレクタ５５４は、前述した第１−ＵＰ信号３１及び第１−ＤＯＷＮ信号３２と、後述する第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４とのいずれか一方を選択し、チャージ・ポンプ５５５に入力する。具体的には、後述するロック検出器５５９が位相ロックを検出していればセレクタ５５４は第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４を選択し、そうでなければセレクタ５５４は第１−ＵＰ信号３１及び第１−ＤＯＷＮ信号３２を選択する。
【００７６】
チャージ・ポンプ５５５は、例えば図１７に示す昇圧回路であって、電源と出力端子との間に第１の電流源、上記出力端子とグラウンドとの間に第２の電流源を夫々備える。第１の電流源は、セレクタ５５４によって選択された第１−ＵＰ信号３１または第２−ＵＰ信号３３のパルス幅に応じてＵＰ電流を出力し、第２の電流源は、セレクタ５５４によって選択された第１−ＤＯＷＮ信号３２または第２−ＤＯＷＮ信号３４のパルス幅に応じてＤＯＷＮ電流を出力する。チャージ・ポンプ５５５は、上記ＵＰ電流及びＤＯＷＮ電流の差分に応じた出力電流をループ・フィルタ５５６に渡す。
【００７７】
ループ・フィルタ５５６は、例えば抵抗及びキャパシタ（ＲＣ）で構成される低域通過型フィルタであり、チャージ・ポンプ５５５の出力電流の高周波成分を除去し、平滑化する。この平滑化された信号は制御信号として、ＶＣＯ５０１に入力される。ＶＣＯ５０１は、制御信号に従って基準信号１０と第１位相信号２１との間の周波数差及び位相差がより小さくなるよう、第１位相信号２１、第２位相信号２２及び第３位相信号２３を生成する。
【００７８】
分周器５５７は、第１位相信号２１を例えば整数分周比で分周し、分周信号を位相周波数比較器５５１に渡す。尚、上記分周比は、基準信号１０の周波数に対する第１位相信号２１の発振周波数の比率によって定められる。
【００７９】
また、分周器５５７と駆動電圧を供給する電源との接続は、後述するスイッチ５５８によって切り替え可能である。具体的には、ロック検出器５５９が位相ロックを検出すると、スイッチ５５８は分周器５５７と電源との接続を開放し、分周器５５７の動作はＯＦＦとなる。一方、ロック検出器５５９が位相ロックの解除を検出すると、スイッチ５５８は分周器５５７と電源との接続を短絡し、分周器５５７の動作はＯＮとなる。即ち、第１の位相検出器５５２及び第２の位相検出器５５３は２つの入力信号の周波数差の検出を行わず両者の周波数を一致させる必要がないので、スイッチ５５８は位相ロック状態であれば分周器５５７の動作をＯＦＦさせることにより、回路全体の消費電力を低減させている。
【００８０】
ロック検出器５５９は、前述したロック検出器１２４と同様、図４Ａに示す構成であって、位相ロック及び位相ロックの解除を検出し、当該検出結果を示す信号をセレクタ５５４及びスイッチ５５８に渡す。
【００８１】
以下、第１の位相検出器５５２及び第２の位相検出器５５３を設けることの技術的意義について説明する。尚、以下の説明において分周器５５７の分周比は４であるとする。  
前述のように、位相周波数検出器５５１は、一般的なＰＬＬに用いられる位相周波数検出器であって、デッドゾーンが存在する。従って、基準信号１０と、第１位相信号２１の分周信号の周波数及び位相が一致（ロック）すると、位相周波数検出器５５１のデッドゾーンによってＰＬＬ全体の位相雑音特性が劣化してしまう。故に、前述したように、ロック検出器５５９は、位相ロックを検出すると、スイッチ５５８を介して分周器５５７の動作をＯＦＦさせると共に、セレクタ５５４に第１−ＵＰ信号３１及び第１−ＤＯＷＮ信号３２ではなく、第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４を選択させる。即ち、図１７に示す位相同期回路では、位相ロック状態であれば、位相周波数検出器５５１ではなく、第１の位相検出器５５２及び第２の位相検出器５５３によって位相ロックが維持される。
【００８２】
第１の位相検出器５５２は、例えば図１８Ａに示すように、２つのＤフリップフロップ５６１及び５６２と、ＡＮＤゲート５６３と、ＮＯＴゲート５６４とで構成される。
【００８３】
Ｄフリップフロップ５６１及び５６２は、ポジティブエッジトリガフリップフロップであり、クロック端子に入力されるクロックパルスの立ち上がり時におけるＤ端子の入力値を保持し、クロックパルスの次の立ち上がり時にＱ端子から出力する。Ｄフリップフロップは、リセット端子に「Ｈ」レベルの信号が入力されると、保持している値を「Ｌ」レベルにリセットする。尚、Ｄフリップフロップ５６１及び５６２はネガティブエッジトリガフリップフロップでもよい。
【００８４】
Ｄフリップフロップ５６１は、クロック端子には基準信号１０が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５６３の出力信号が入力され、Ｑ端子からの出力信号はＡＮＤゲート５６３に入力される。また、Ｄフリップフロップ５６２は、クロック端子には第２位相信号２２が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５６３の出力信号が入力され、Ｑ端子からの出力信号はＮＯＴゲート５６４及びＡＮＤゲート５６３に入力される。ＮＯＴゲート５６４は、入力された信号を反転し、第２−ＵＰ信号３３を出力する。
【００８５】
即ち、図１８Ｂに示すように、第１の位相検出器５５２は、第１位相信号２１より所定量（ΔＴ）位相の遅れた第２位相信号２２と、基準信号１０との位相差を示すパルス幅ΔＴの第２−ＵＰ信号３３を検出する。
【００８６】
第２の位相検出器５５３は、例えば図１９Ａに示すように、４つのＤフリップフロップ５７３、５７４、５７６及び５７７と、３つのＡＮＤゲート５７５、５７８及び５８０と、３つのＮＯＴゲート５７１、５７２及び５７９とで構成される。
【００８７】
Ｄフリップフロップ５７３、５７４、５７６及び５７７は、ポジティブエッジトリガフリップフロップであり、クロック端子に入力されるクロックパルスの立ち上がり時におけるＤ端子の入力値を保持し、クロックパルスの次の立ち上がり時にＱ端子から出力する。Ｄフリップフロップは、リセット端子に「Ｈ」レベルの信号が入力されると、保持している値を「Ｌ」レベルにリセットする。尚、Ｄフリップフロップ５７３、５７４、５７６及び５７７はネガティブエッジトリガフリップフロップでもよい。
【００８８】
ＮＯＴゲート５７１は、第１位相信号２１を反転し、Ｄフリップフロップ５７３のクロック端子に入力する。Ｄフリップフロップ５７３は、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５７５の出力信号が入力され、Ｑ端子からの出力信号はＡＮＤゲート５７５に入力される。
【００８９】
ＮＯＴゲート５７２は、第３位相信号２３を反転し、Ｄフリップフロップ５７４のクロック端子に入力する。Ｄフリップフロップ５７４は、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５７５の出力信号が入力され、Ｑ端子からの出力信号はＡＮＤゲート５７５及び５８０に入力される。
【００９０】
Ｄフリップフロップ５７６は、クロック端子には第３位相信号２３が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５７８の出力信号が入力され、Ｑ端子からの出力信号はＮＯＴゲート５７９及びＡＮＤゲート５７８に入力される。ＮＯＴゲート５７９は、Ｄフリップフロップ５７６から入力された信号を反転して、ＡＮＤゲート５８０に入力する。
【００９１】
Ｄフリップフロップ５７７は、クロック端子には基準信号１０が入力され、Ｄ端子には電源電圧が印加され、リセット端子にはＡＮＤゲート５７８の出力信号が入力され、Ｑ端子からの出力信号はＡＮＤゲート５７８に入力される。
【００９２】
ＡＮＤゲート５８０は、Ｄフリップフロップ５７４から入力された信号（以下、信号Ａと称する）及びＮＯＴゲート５７９から入力された信号（以下、信号Ｂと称する）との論理積を第２−ＤＯＷＮ信号３４として出力する。
【００９３】
図１９Ｂに示すように、信号Ａは、第１位相信号２１の反転信号と、第１位相信号２１より所定量（ΔＴ）位相の進んだ第３位相信号２３の反転信号との位相差を示すパルス幅ΔＴの信号である。信号Ａの周期は、第１位相信号２１の周期に等しい（即ち、基準信号１０の１／４倍である。）。一方、信号Ｂは第３位相信号２３と基準信号１０との位相差を示す信号であり、信号Ｂの周期は、基準信号１０の周期に等しい。従って、信号Ａ及び信号Ｂの論理積である第２−ＤＯＷＮ信号３４のパルス幅はΔＴ、周期は基準信号１０の周期に等しくなる。
【００９４】
このように位相ロック状態であれば、第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４のパルス幅は共にΔＴとなるため、チャージ・ポンプ５５５のＵＰ電流及びＤＯＷＮ電流の電流量は等しくなり、位相ロックが維持される。
【００９５】
以下、第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４による上記位相ロックの維持について、更に詳しく説明する。例えば、温度変動や雑音などの外乱によって、図２０に示すように、ＶＣＯ５０１の出力信号の位相が夫々αずつ遅れたとする。このとき、第２−ＵＰ信号３３のパルス幅は、基準信号１０と第２位相信号２２の位相差に相当するため、ΔＴ＋αとなる。しかしながら、第２−ＤＯＷＮ信号３４のパルス幅は、第１位相信号２１と第３位相信号２３との位相差に相当するので、ΔＴのままである。尚、第２−ＤＯＷＮ信号３４の立ち上がり位置は、第３位相信号２３の立ち下がり位置によって決まるので、αだけ遅れる。
【００９６】
従って、チャージ・ポンプ５５５において、ＵＰ電流が第２−ＵＰ信号３３のパルス幅の変動分（α）だけＤＯＷＮ電流に比べて多く流れることとなり、ＶＣＯ５０１の出力信号の位相は、進み方向に制御される。以下、負帰還によって徐々に基準信号１０と第１位相信号２１との位相差は減少し、位相ロックが維持される。逆に、位相がαずつ進んだとしても、第２−ＵＰ信号３３のパルス幅がΔＴ−αとなり、同様に位相ロックが維持される。
【００９７】
尚、第１位相信号２１に対する、第２位相信号２２及び第３位相信号２３の位相遅れ及び位相進み量（ΔＴ）は、第１の位相検出器５５２及び第２の位相検出器５５３のデッドゾーンに比べ大きくすることが望ましい。
【００９８】
以上説明したように、本実施形態に係る位相同期回路は、位相ロックするまでは通常のＰＬＬを利用するものの、位相ロック後は位相周波数比較器のデッドゾーンを回避するために、別に設けた位相検出器によって位相ロックを維持するようにしている。従って、本実施形態に係る位相同期回路によれば、余分な遅延素子を必要とせずに、ＰＬＬの位相雑音特性の劣化を防ぐことができるので、従来に比べ回路面積を小型化できる。また、本実施形態に係る位相同期回路は、位相ロック後に分周器の動作をＯＦＦするので、従来に比べ消費電力を低減できる。
【００９９】
（第６の実施形態）  
図２１に示すように、本発明の第６の実施形態に係る位相同期回路は、前述した図１７に示す位相同期回路において、セレクタ５５４をセレクタ６５４に置き換えると共に、ロック検出器５５９とセレクタ６５４との間に制御クロック生成回路６６０を設けている。以下の説明では、図２１において図１７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１００】
制御クロック生成回路６６０は、ロック検出器５５９の出力信号を、互いのパルス区間がオーバーラップしない２つの制御クロックＤ１及びＤ２に変換し、セレクタ６５４に渡す。セレクタ６５４は、制御クロックＤ１及びＤ２に応じて、ＵＰ信号及びＤＯＷＮ信号の選択を行う。
【０１０１】
以下、図２２Ａ及び図２２Ｂを用いて制御クロック生成回路６６０の一例について説明する。  
図２２Ａに示すように、制御クロック生成回路６６０は、ＮＯＴゲート６８１、ＮＯＲゲート６８２及び６８３、遅延器６８４及び６８５を含む。ロック検出器５５９の出力信号は、ＮＯＴゲート６８１及びＮＯＲゲート６８２に入力される。ＮＯＴゲート６８１は、ロック検出器５５９の出力信号を反転して、ＮＯＲゲート６８３に入力する。
【０１０２】
ＮＯＲゲート６８２の出力信号は制御クロックＤ１としてセレクタ６５４に渡されると共に、遅延器６８５に入力される。ＮＯＲゲート６８３の出力信号は制御クロックＤ２としてセレクタ６５４に渡されると共に、遅延器６８４に入力される。
【０１０３】
遅延器６８４は、制御クロックＤ２を所定時間遅延させてＮＯＲゲート６８２に入力する。遅延器６８５は、制御クロックＤ１を所定時間遅延させてＮＯＲゲート６８３に入力する。
【０１０４】
図２２Ｂに示すように、ロック検出器の出力が立ち上がると（位相ロックの検出時）、ＮＯＲゲート６８２の出力信号、即ち制御クロックＤ１は立ち下がる。また、制御クロックＤ１は、遅延器６８５を介してＮＯＲゲート６８３に入力されるので、ＮＯＲゲート６８３の出力信号、即ち制御クロックＤ２は、上記制御クロックＤ１の立ち下がりから遅延器６８５で発生する遅延時間経過後に立ち上がる。
【０１０５】
一方、ロック検出器の出力が立ち下がると（位相ロック解除の検出時）、ＮＯＲゲート６８３の出力信号、即ち制御クロックＤ２は立ち下がる。また、制御クロックＤ２は、遅延器６８４を介してＮＯＲゲート６８２に入力されるので、ＮＯＲゲート６８２の出力信号、即ち制御クロックＤ１は、上記制御クロックＤ２の立ち下がりから遅延器６８４で発生する遅延時間経過後に立ち上がる。
【０１０６】
以上のように、制御クロックＤ１及びＤ２は、互いのパルス区間がオーバーラップしない。セレクタ６５４は、制御クロックＤ１によって位相ロック解除、制御クロックＤ２によって位相ロックを夫々検出できる。即ち、セレクタ６５４は、制御クロックＤ１が「Ｈ」レベルであれば、第１−ＵＰ信号３１及び第１−ＤＯＷＮ信号３２を選択する。また、セレクタ６５４は、制御クロックＤ２が「Ｈ」レベルであれば、第２−ＵＰ信号３３及び第２−ＤＯＷＮ信号３４を選択する。
【０１０７】
セレクタ６５４は、例えば図２３に示すように、ＡＮＤゲート６９１及び６９２、ＯＲゲート６９３、ＡＮＤゲート６９４及び６９５、ＯＲゲート６９６を含む。
【０１０８】
ＡＮＤゲート６９１は、制御クロックＤ１と第１−ＵＰ信号３１の論理積をＯＲゲート６９３に渡す。ＡＮＤゲート６９２は、制御クロックＤ２と第２−ＵＰ信号３３の論理積をＯＲゲート６９３に渡す。ＯＲゲート６９３は、ＡＮＤゲート６９１及び６９２からの入力信号の論理和を、ＵＰ電流を制御するためのＵＰ信号としてチャージ・ポンプ５５５に渡す。従って、上記ＵＰ信号は、制御クロックＤ１が「Ｈ」レベルであれば第１−ＵＰ信号３１、制御クロックＤ２が「Ｈ」レベルであれば第２−ＵＰ信号３３となる。
【０１０９】
ＡＮＤゲート６９４は、制御クロックＤ１と第１−ＤＯＷＮ信号３２の論理積をＯＲゲート６９６に渡す。ＡＮＤゲート６９５は、制御クロックＤ２と第２−ＤＯＷＮ信号３４の論理積をＯＲゲート６９６に渡す。ＯＲゲート６９６は、ＡＮＤゲート６９４及び６９５からの入力信号の論理和を、ＤＯＷＮ電流を制御するためのＤＯＷＮ信号としてチャージ・ポンプ５５５に渡す。従って、上記ＤＯＷＮ信号は、制御クロックＤ１が「Ｈ」レベルであれば第１−ＤＯＷＮ信号３２、制御クロックＤ２が「Ｈ」レベルであれば第２−ＤＯＷＮ信号３４となる。
【０１１０】
以上説明したように、本実施形態に係る位相同期回路は、ロック検出器の出力信号を互いのパルス区間がオーバーラップしない２つの制御クロックＤ１及びＤ２に変換し、セレクタにおいて当該制御クロックＤ１及びＤ２に基づいて信号を選択する。従って、本実施形態に係る位相同期回路によれば、セレクタにおいて位相周波数検出器からの信号と第１及び第２の位相検出器からの信号とが同時に選択されてしまうことによる、基準信号スプリアスの増大や位相ロックの解除を回避できる。
【０１１１】
（第７の実施形態）  
図２４に示すように、本発明の第７の実施形態に係る位相同期回路は、前述した図２１に示す位相同期回路において、ＶＣＯ５０１をＶＣＯ７０１に夫々置き換えている。以下の説明では、図２４において図２１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１１２】
ＶＣＯ７０１は、反転増幅器を環状に複数段接続したリング型発振器で構成され、ループ・フィルタ５５６から制御端子に入力される制御信号の電圧に応じた発振周波数の信号を出力する。また、ＶＣＯ７０１は、上記段数に応じた数の多相信号を出力できる。以下の説明では、ＶＣＯ７０１は、４段で構成されており、第１位相信号２１、第２位相信号２２及び第３位相信号２３をＶＣＯ７０１内の互いに異なる任意の３点から取り出すことができる。このように、ＶＣＯ７０１は、第１位相信号２１、第２位相信号２２及び第３位相信号２３間の位相差を任意に定めることができる。但し、上記位相差は第１の位相検出器５５２及び第２の位相検出器５５３のデッドゾーンに比べ大きくすることが望ましい。
【０１１３】
以上説明したように、本実施形態に係る位相同期回路では、前述した第６の実施形態におけるＶＣＯをリング型発振器に換えている。従って、本実施形態に係る位相同期回路によれば、移相器を必要とせずに多相信号を生成することができる。
【０１１４】
（第８の実施形態）  
図２５に示すように、本発明の第８の実施形態に係る位相同期回路は、前述した図２４に示す位相同期回路において、ＶＣＯ７０１を、ＶＣＯ８０１、差動−単相変換器８０２及び移相器８０３及び８０４に置き換えている。以下の説明では、図２５において図２４と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１１５】
ＶＣＯ８０１は、可変キャパシタを含むＬＣ型発振器で構成され、前述したＶＣＯ７０１に比べて発生する位相雑音が小さい。ＶＣＯ８０１は、ループ・フィルタ５５６から制御端子に入力される制御信号によって上記可変キャパシタのキャパシタンスが制御される。即ち、ＶＣＯ８０１は、制御信号の電圧に応じた発振周波数の差動発振信号を差動−単相変換器８０２に出力する。尚、ＶＣＯ８０１は前述したＶＣＯ５０１及びＶＣＯ７０１とは異なり、多相信号を生成できない。
【０１１６】
差動−単相変換器８０２は、ＶＣＯ８０１からの差動発振信号を単相発振信号に変換し、第１位相信号２１として第２の位相検出器５５３、分周器５５７、移相器８０３及び８０４に出力する。
【０１１７】
移相器８０３は、上記第１位相信号２１の位相を所定量（ΔＴ）遅らせ、第２位相信号２２として第１の位相検出器５５２及びロック検出器５５９に渡す。移相器８０４は、上記第１位相信号２１の位相を所定量（ΔＴ）進め、第３位相信号２３として第２の位相検出器５５３及びロック検出器５５９に渡す。尚、上記所定量（ΔＴ）は第１の位相検出器５５２及び第２の位相検出器５５３のデッドゾーンに比べ大きくすることが望ましい。
【０１１８】
以上説明したように、本実施形態に係る位相同期回路では、前述した第７の実施形態におけるＶＣＯをＬＣ型発振器に換えている。従って、本実施形態に係る位相同期回路によれば、ＶＣＯで発生する位相雑音を更に低減できる。
【０１１９】
（第９の実施形態）  
図２６に示すように、本発明の第９の実施形態に係る位相同期回路は、前述した図２４に示す位相同期回路において、ＶＣＯ７０１を、ＶＣＯ９０１に置き換えている。以下の説明では、図２６において図２４と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１２０】
ＶＣＯ９０１は、可変キャパシタを含む第１及び第２のＬＣ型発振器を環状に接続したＬＣ型直交発振器と、上記第１及び第２のＬＣ型発振器の出力を夫々差動−単相変換するための第１、第２及び第３のオペアンプとで構成される。ＶＣＯ９０１は、前述したＶＣＯ７０１に比べて発生する位相雑音が小さい。ＶＣＯ９０１は、ループ・フィルタ５５６から制御端子に入力される制御信号によって上記可変キャパシタのキャパシタンスが制御される。即ち、ＶＣＯ９０１は、上記制御信号の電圧に応じた発振周波数の第１の差動発振信号を第１のＬＣ型発振器で生成し、上記第１の差動発振信号と９０度位相の異なる第２の差動発振信号を第２のＬＣ型発振器で生成する。
【０１２１】
第１の差動発振信号は、第１のオペアンプによって単相信号に変換され、第１位相信号２１として第２の位相検出器５５３及び分周器５５７に出力される。第２の差動発振信号は、第２のオペアンプによって単相信号に変換され、第２位相信号２２として第１の位相検出器５５２及びロック検出器５５９に出力される。また、上記第２の差動発振信号は、第３のオペアンプにも入力され、第３のオペアンプから第２位相信号２２の反転信号である第３位相信号２３が得られる。第３位相信号２３は、第２の位相検出器５５３及びロック検出器５５９に出力される。
【０１２２】
従って、第１位相信号２１及び第２位相信号２２との位相差と、第１位相信号２１及び第３位相信号２３との位相差は共に９０度となり、第１の位相検出器５５２及び第２の位相検出器５５３のデッドゾーンよりも十分大きい。即ち、第１の位相検出器５５２及び第２の位相検出器５５３のデッドゾーンによる、ＰＬＬの位相雑音特性の劣化を回避できる。
【０１２３】
以上説明したように、本実施形態に係る位相同期回路では、前述した第７の実施形態に係る位相同期回路において、ＶＣＯをＬＣ型直交発振器に換えている。従って、本実施形態に係る位相同期回路によれば、ＶＣＯで発生する位相雑音を更に低減できる。また、本実施形態に係る位相同期回路は、前述した第８の実施形態に係る位相同期回路とは異なり、移相器を必要としない。
【０１２４】
（第１０の実施形態）  
図２７に示すように、本発明の第１０の実施形態に係る受信機は、アンテナ１０００、デュプレクサ１００１、低雑音増幅器（ＬＮＡ）１００２、ローカル発振器１００３、９０度移相器１００４、デジタル信号処理部１００５、ミキサ１０１１、ＬＰＦ１０１２、自動利得制御回路（ＡＧＣ）１０１３、アナログ−デジタル変換器（ＡＤＣ）１０１４、ミキサ１０２１、ＬＰＦ１０２２、ＡＤＣ１０２４及びクロック生成回路１０３０を有する。
【０１２５】
アンテナ１０００は、無線（ＲＦ）信号を受信し、当該ＲＦ信号をデュプレクサ１００１に渡す。デュプレクサ１００１は、上記ＲＦ信号から不要波を除去し、ＬＮＡ１００２に渡す。ＬＮＡ１００２は、デュプレクサ１００１からのＲＦ信号を増幅して、ミキサ１０１１及びミキサ１０２１に渡す。
【０１２６】
ローカル発振器１００３は、上記ＲＦ信号をダウンコンバートするためのローカル信号を生成し、ミキサ１０１１及び９０度移相器１００４に渡す。９０度移相器１００４は、ローカル発振器１００３からのローカル信号を９０度位相シフトさせ、ミキサ１０２１に渡す。
【０１２７】
ミキサ１０１１は、ＬＮＡ１００２からのＲＦ信号と、ローカル発振器１００３からのローカル信号との乗算を行って、Ｉ信号を生成する。また、ミキサ１０２１は、上記ＲＦ信号と、９０度移相器１００４において位相シフトされたローカル信号との乗算を行って、Ｑ信号を生成する。
【０１２８】
ミキサ１０１１で生成されたＩ信号及びミキサ１０２１で生成されたＱ信号は、ＬＰＦ１０１２及び１０２２によって高周波成分が除去され、ＡＧＣ１０１３及び１０２３によって信号レベルを調整される。ＡＤＣ１０１４及び１０２４は、クロック生成回路１０３０によって生成されるサンプリングクロックに応じて上記Ｉ信号及びＱ信号をサンプリングして、デジタル値に変換し、デジタル信号処理部１００５に渡す。クロック生成回路１０３０は、前述した第１乃至第９の実施形態のいずれかに係る位相同期回路で構成されている。
【０１２９】
デジタル信号処理部１００５は、例えばＤＳＰ（デジタル・シグナル・プロセッサ）で構成され、上記ＡＤＣ１０１４及び１０２４からのデジタルＩ信号及びＱ信号を更に処理し、送信されたデータの復号・再生を行う。
【０１３０】
以上説明したように、本実施形態に係る受信機では、Ｉ信号及びＱ信号を変換するＡＤＣのサンプリングクロックを生成するクロック生成回路を、前述した第１乃至第９の実施形態のいずれかに係る位相同期回路を用いて構成している。従って、本実施形態に係る受信機によれば、従来に比べて小面積かつ低消費電力なクロック生成回路によって、高精度かつ低ジッタなサンプリングクロックを生成できる。
【０１３１】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３２】
【図１】第１の実施形態に係る位相同期回路を示すブロック図。
【図２Ａ】図１の位相検出器の一例を示す回路図。
【図２Ｂ】図１の位相検出器の他の例を示す回路図。
【図２Ｃ】図１の位相検出器の他の例を示す回路図。
【図３】図２Ａ、２Ｂ及び２Ｃの回路の動作例を示すタイムチャート。
【図４Ａ】図１のロック検出器の一例を示す回路図。
【図４Ｂ】図４Ａの回路に入力される信号例を示すタイムチャート。
【図５Ａ】図１の回路の線形モデルを示す図。
【図５Ｂ】図５Ａの線形モデルを簡略化した図。
【図６Ａ】図１のデジタルループにおける開ループ利得特性を示すグラフ図。
【図６Ｂ】図１のデジタルループにおける開ループ位相特性を示すグラフ図。
【図７Ａ】図１のアナログループにおける開ループ利得特性を示すグラフ図。
【図７Ｂ】図１のアナログループにおける開ループ位相特性を示すグラフ図。
【図８】図１の制御発振器で発生する位相雑音の伝達モデルを示す図。
【図９】図１の制御発振器で発生する位相雑音の伝達関数の利得特性を示すグラフ図。
【図１０】図１のデジタルループで発生する量子化雑音の伝達モデルを示す図。
【図１１】図１のアナログループで発生する基準信号スプリアスの伝達モデルを示す図。
【図１２】図１のデジタルループで発生する量子化雑音の伝達関数の利得特性を示すグラフ図。
【図１３】図１のアナログループで発生する基準信号スプリアスの伝達関数の利得特性を示すグラフ図。
【図１４】第２の実施形態に係る位相同期回路を示すブロック図。
【図１５】第３の実施形態に係る位相同期回路を示すブロック図。
【図１６】第４の実施形態に係る位相同期回路を示すブロック図。
【図１７】第５の実施形態に係る位相同期回路を示すブロック図。
【図１８Ａ】図１７の第１の位相検出器の一例を示す回路図。
【図１８Ｂ】図１８Ａの回路の動作例を示すタイムチャート。
【図１９Ａ】図１７の第２の位相検出器の一例を示す回路図。
【図１９Ｂ】図１９Ａの回路の動作例を示すタイムチャート。
【図２０】第１、第２及び第３位相信号の位相遅れαに対する、図１８Ａの回路及び図１９Ａの回路の動作例を示すタイムチャート。
【図２１】第６の実施形態に係る位相同期回路を示すブロック図。
【図２２Ａ】図２１の制御クロック生成回路の一例を示す回路図。
【図２２Ｂ】図２２Ａの回路の動作例を示すタイムチャート。
【図２３】図２１のセレクタ及びチャージ・ポンプの一例を示す回路図。
【図２４】第７の実施形態に係る位相同期回路を示すブロック図。
【図２５】第８の実施形態に係る位相同期回路を示すブロック図。
【図２６】第９の実施形態に係る位相同期回路を示すブロック図。
【図２７】第１０の実施形態に係る受信機を示すブロック図。
【符号の説明】
【０１３３】
１０・・・基準信号
１１・・・第１位相信号
１２・・・第２位相信号
１３・・・第３位相信号
２１・・・第１位相信号
２２・・・第２位相信号
２３・・・第３位相信号
３１・・・第１−ＵＰ信号
３２・・・第１−ＤＯＷＮ信号
３３・・・第２−ＵＰ信号
３４・・・第２−ＤＯＷＮ信号
１００・・・基準信号生成器
１０１・・・制御発振器
１１０・・・デジタルループ
１１１・・・ＴＤＣ
１１２・・・デジタルフィルタ
１２０・・・アナログループ
１２１・・・位相検出器
１２２・・・アナログフィルタ
１２３・・・増幅器
１２４・・・ロック検出器
１２５・・・スイッチ
１３１，１３２・・・Ｄフリップフロップ
１３３，１３４・・・ＡＮＤゲート
１３５・・・ＸＯＲゲート
１４１，１４２・・・Ｄフリップフロップ
１４３・・・ＮＯＴゲート
１４４・・・ＮＡＮＤゲート
１４５・・・カウンタ
２０１・・・ＶＣＯ
２１０・・・デジタルループ
２１３・・・ＤＡＣ
３０１・・・制御発振器
３０２・・・差動−単相変換器
３０３・・・移相器
４０１・・・制御発振器
５０１・・・ＶＣＯ
５５１・・・位相周波数検出器
５５２・・・第１の位相検出器
５５３・・・第２の位相検出器
５５４・・・セレクタ
５５５・・・チャージ・ポンプ
５５６・・・ループ・フィルタ
５５７・・・分周器
５５８・・・スイッチ
５５９・・・ロック検出器
５６１、５６２・・・Ｄフリップフロップ
５６３・・・ＡＮＤゲート
５６４、５７１、５７２・・・ＮＯＴゲート
５７３、５７４・・・Ｄフリップフロップ
５７５・・・ＡＮＤゲート
５７６、５７７・・・Ｄフリップフロップ
５７８・・・ＡＮＤゲート
５７９・・・ＮＯＴゲート
５８０・・・ＡＮＤゲート
６５４・・・セレクタ
６６０・・・制御クロック生成回路
６８１・・・ＮＯＴゲート
６８２、６８３・・・ＮＯＲゲート
６８４、６８５・・・遅延器
６９１、６９２・・・ＡＮＤゲート
６９３・・・ＯＲゲート
６９４、６９５・・・ＡＮＤゲート
６９６・・・ＯＲゲート
７０１、８０１・・・ＶＣＯ
８０２・・・差動−単相変換器
８０３、８０４・・・移相器
９０１・・・ＶＣＯ
１０００・・・アンテナ
１００１・・・デュプレクサ
１００２・・・低雑音増幅器
１００３・・・ローカル発振器
１００４・・・９０度移相器
１００５・・・デジタル信号処理部
１０１１・・・ミキサ
１０１２・・・フィルタ
１０１３・・・自動利得制御器
１０１４・・・ＡＤＣ
１０２１・・・ミキサ
１０２２・・・フィルタ
１０２３・・・自動利得制御器
１０２４・・・ＡＤＣ
１０３０・・・クロック生成回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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