(57)【特許請求の範囲】
【請求項１】
入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、
前記主発振素子と相補的にオン・オフする同期整流素子と、
前記断続電圧を整流する整流回路と、
前記整流回路によって整流された電圧を平滑し、負荷に出力電力を供給する平滑回路と、
前記同期整流素子の両端に接続され、前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、
前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置において、
前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、
前記制御回路は、前記同期整流素子のターンオフに連動して前記補助スイッチ素子をターンオンさせ、その後、前記主発振素子をターンオンさせ、前記主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動することを特徴とするスイッチング電源装置。
【請求項２】
前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された補助ダイオードが設けられたことを特徴とする請求項１または２記載のスイッチング電源装置。
【請求項４】
前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内に設定されたことを特徴とする請求項１乃至３記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力電圧を所望の直流電圧に変換して電子機器に電力供給するスイッチング電源装置に関し、特に主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、入力電源に直列に接続された主発振素子と、主発振素子と相補的にオン・オフする同期整流素子を備えたスイッチング電源装置として、例えば、図１６に示す降圧チョッパ方式のスイッチング電源装置１０がある。
【０００３】
まず、スイッチング電源装置１０の回路構成について説明する。入力電圧Ｖｉｎを供給する入力電源Ｅのプラス側に一方の端子が接続された主発振素子ＴＲ１を有するインバータ回路１２を備え、主発振素子ＴＲ１のオン・オフによって主発振素子ＴＲ１の他方の端子に所定の断続電圧が発生する。この主発振素子ＴＲ１は、例えば、ＮチャネルのMOS型電界効果トランジスタ（以下、Ｎｃｈ−ＦＥＴと称す。）であって、一方の端子はドレイン端子であり入力電源Ｅのプラス側に接続され、他方の端子はソース端子であり、断続電圧の出力である。
【０００４】
インバータ回路１２の出力と入力電源Ｅのマイナス側との間には、上記断続電圧を整流する同期整流素子ＳＲ１を有する整流回路１４を備え、上記断続電圧を整流した整流電圧を、同期整流素子ＳＲ１の両端に出力する。この同期整流素子ＳＲ１は例えば、Ｎｃｈ−ＦＥＴであって、ドレイン端子は主発振素子ＴＲ１のソース端子に接続され、ソース端子は入力電源Ｅのマイナス側に接続されている。また、一般に、Ｎｃｈ−ＦＥＴの内部には、ソースからドレインに向けてＰＮ接合型の寄生ダイオードＤＳＲ１が形成されている。従って、上記整流回路は、実質的に同期整流素子ＳＲ１と寄生ダイオードＤＳＲ１の並列回路で構成されている。
【０００５】
同期整流素子ＳＲ１の両端には、インダクタＬｏとコンデンサＣｏを直列接続した平滑回路１６が接続され、コンデンサＣｏの両端に、上記整流電圧が平滑された出力電圧Ｖｏｕｔが発生する。そして、コンデンサＣｏの両端に接続された負荷ＬＤに所定の電力が供給される。
【０００６】
また、主発振素子ＴＲ１および同期整流素子ＳＲ１が有するゲート端子には、制御回路ＰＷ１によって生成され相補的にオン・オフする制御パルスＶｇａ，Ｖｇｂが各々入力される。制御パルスＶｇａ，Ｖｇｂは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに基づいてパルス幅変調されて生成されている。また、その制御パルスＶｇａ，Ｖｇｂの動作には、同期整流素子ＳＲ１がターンオフしてから一定時間後に主発振素子ＴＲ１をターンオンさせる遅延時間Δｔｄが設定されている。
【０００７】
次に、スイッチング電源装置１０の動作について、図１７，１８に基づいて説明する。期間Iにおいては、制御パルスＶｇａはハイレベルの状態にあり、主発振素子ＴＲ１はオンしている。一方、制御パルスＶｇｂはローレベルの状態にあり、同期整流素子ＳＲ１はオフしている。従って、図１８（ａ）に示すように、入力電源Ｅは、主発振素子ＴＲ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給すると同時に、インダクタＬｏに励磁エネルギーを蓄積する。
【０００８】
期間IIにおいては、制御パルスＶｇａはローレベルを示し、主発振素子ＴＲ１はオフしている。一方、制御パルスＶｇｂはハイレベルを示し、同期整流素子ＳＲ１はオンしている。従って、図１８（ｂ）に示すように、インダクタＬｏに発生する逆起電力によって、コンデンサＣｏおよび負荷ＬＤ、同期整流素子ＳＲ１を通る経路に電流が流れ、インダクタＬｏに蓄積された励磁エネルギーが放出される。このとき、同期整流素子ＳＲ１の導通抵抗は十分小さいため、寄生ダイオードＤＳＲ１には電流が流れない。
【０００９】
期間IIIは、上述した同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの遅延時間Δｔｄの期間である。この遅延時間Δｔｄは、主発振素子ＴＲ１と同期整流素子ＳＲ１が同時にオンして、入力電源Ｅの両端を実質的に短絡してサージ電流が流れるのを防止するために設定されるものである。この期間IIIにおいては、制御パルスＶｇａはローレベルを示し、主発振素子ＴＲ１はオフしている。一方、制御パルスＶｇｂもローレベルを示し、同期整流素子ＳＲ１もオフしている。従って、図１８（ｃ）に示すように、インダクタＬｏに発生する逆起電力による電流は、コンデンサＣｏおよび負荷ＬＤ、寄生ダイオードＤＳＲ１を通る経路に流れる。
【００１０】
期間IVに入ると、制御パルスＶｇａはハイレベルに反転し、主発振素子ＴＲ１がオンする。一方、制御パルスＶｇｂはローレベルを維持し、同期整流素子ＳＲ１はオフしている。主発振素子ＴＲ１がオンすると、それまで順方向電流が流れていた寄生ダイオードＤＳＲ１の両端に逆電圧が印加され、カソード端子からアノード端子の方向にリカバリ電流が流れ得る状態となる。従って、図１８（ｄ）に示すように、入力電源Ｅから主発振素子ＴＲ１、寄生ダイオードＤＳＲ１を通る経路に電流が流れる。なお、リカバリ電流については後述する。
【００１１】
以上のように、スイッチング電源装置１０は、上記期間I〜IVの動作を繰り返すことによって入力電圧Ｖｉｎを所定の出力電圧Ｖｏｕｔに変換し、負荷ＬＤに出力電力を供給する動作を行う。
【００１２】
また、特許文献１に開示されているように、転流素子の両端に、ダイオードとトランジスタの並列回路にコンデンサを直列接続した回生スナバ回路を備え、主発振素子がターンオンし、同時に転流素子がターンオフすると、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを、該ダイオードを介して該コンデンサに吸収し、一定時間経過後に該トランジスタをターンオンすることによって、吸収したエネルギーを二次側転流回路内に回生する構成を備えたスイッチング電源装置がある。なお、このスイッチング電源装置における転流素子の具体的な形態について言及されていないが、一般的なＰＮ接合型ダイオードのほか、寄生ダイオードを有するＮｃｈ−ＦＥＴを用いた場合においても、特許文献１に記載された作用効果を奏するものと解される。
【特許文献１】特開２００５−２７３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記スイッチング電源装置１０にあっては、期間IVにおいて、ＰＮ接合型の寄生ダイオードＤＳＲ１に流れるリカバリ電流に起因して、電力損失が増大するという問題があった。
【００１４】
ＰＮ接合型ダイオードは、理想的には、順バイアスの印加によって順方向電流を流し、逆バイアスが印加されても逆方向には電流を流さないという、いわゆる順方向に整流作用を有する素子である。しかし、印加される電圧の向きが急激に反転したとき、一時的に逆方向電流が流れるという性質がある。
【００１５】
順バイアスが印加されたダイオードは、カソード側電極から内部のＮ型半導体に電子が供給され、アノード側電極からは内部のＰ型半導体にホールが供給されている。そして、バイアス電圧によって生じる電界の影響によって、カソード側電極から供給された電子はアノード側へ、アノード側電極から供給されたホールはカソード側へ半導体内部を移動する。この電子とホールの移動が順方向電流である。順方向電流が流れているときのダイオードは、N型半導体部分が電子で満たされた状態となり、P型半導体部分がホールで満たされた状態となっている。
【００１６】
この順バイアスが印加された状態から瞬時に逆バイアスに電圧の向き反転すると、両電極の外部からのホールと電子の供給は停止され、半導体内部の電子とホールは、各々順バイアス印加時に半導体内部を移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア（電子とホール）の反対方向の移動によって逆方向の電流が生じる。
【００１７】
キャリアの移動によって、ホールの多くはアノード側電極に、電子の多くはカソード側電極に引き寄せられ、一定時間が経過すると、P型半導体とN型半導体の接合部近くはキャリア濃度が低くなった空乏層と呼ばれる層を形成し、ダイオードは電流を流さない状態となる。
【００１８】
このように、ＰＮ接合型ダイオードに順バイアスが印加されて順方向電流が流れている状態から、逆バイアス印加の状態に急激に変化したとき、半導体内に蓄積されたキャリアによって逆方向電流が流れる期間が一定時間存在する。この逆方向電流をリカバリ電流、リカバリ電流が流れる時間をリカバリ時間、そして、一連のキャリアの挙動をリカバリ動作という。
【００１９】
図１８（ｄ）に示すように、期間IVにおいては、入力電源Ｅから主発振素子ＴＲ１、寄生ダイオードＤＳＲ１を通る経路にリカバリ電流が流れるが、このリカバリ電流の電流値を制限するものは、主発振素子ＴＲ１の導通抵抗や配線抵抗などのごく小さなインピーダンスであるため、非常に大きなリカバリ電流が流れる。そして、このリカバリ電流は、大きな電力損失となって主発振素子ＴＲ１や寄生ダイオードＤＳＲ１で消費される。従って、このリカバリ電流の発生は、スイッチング電源装置の高効率化を阻害する大きな要因であった。
【００２０】
また、このリカバリ電流に起因する電力損失は、スイッチングの一周期ごとに発生する性格上、スイッチング周波数が高くなると一層顕著になるため、スイチング周波数を高周波化することができず、スイッチング電源装置の磁性部品や平滑回路等の小型化を妨げていた。
【００２１】
また、従来、Ｎｃｈ−ＦＥＴを用いた同期整流回路は、ダイオードを用いた整流回路の導通損失を低減する効果を有する周知の技術であり、例えば５Ｖ以下といった比較的出力電圧の低いスイッチング電源装置に多く使用されているが、比較的出力電圧の高いスイッチング電源装置にはほとんど使用されていなかった。
【００２２】
出力電圧の高いスイッチング電源装置では、出力電圧の低いスイッチング電源装置に比べ、ドレイン・ソース間の定格電圧が高いＮｃｈ−ＦＥＴを選択する必要がある。しかし、一般に該定格電圧が高いＮｃｈ−ＦＥＴほど寄生ダイオードのリカバリ時間が格段に長いため、上述したリカバリ動作に起因する問題が一層顕著になる傾向がある。従って、特に出力電圧の高いスイッチング電源装置にあっては、Ｎｃｈ−ＦＥＴを用いた同期整流回路を採用しても、Ｎｃｈ−ＦＥＴによる導通損失が低減される以上にリカバリ動作に起因する電力損失が増加し、全体として電力損失を低減することができなかった。また、例えばリカバリ時間が短く設計されたファスト・リカバリ・ダイオードを該Ｎｃｈ−ＦＥＴの外部に並列接続し、寄生ダイオードのリカバリ動作をマスクして対策する方法も考えられるが、ファスト・リカバリ・ダイオードであっても十分な効果は得られず、上記リカバリ動作に起因する問題を解決することができなかった。
【００２３】
また、図１６に示すスイッチング電源装置１０は降圧チョッパ方式であるが、例えば、非絶縁型スイッチング電源装置である図１９（ａ）に示す極性反転昇降圧チョッパ方式、図１９（ｂ）に示す昇圧チョッパ方式や、絶縁型スイッチング電源装置である図２０（ａ）に示すシングルエンディッドフォワード方式、図２０（ｂ）に示すフライバック方式など、他の回路方式のスイッチング電源装置も存在する。しかし、これらを含む多くの回路方式は、入力電源Ｅに直列に接続されたＮｃｈ−ＦＥＴを用いた主発振素子ＴＲ１と、主発振素子ＴＲ１と相補的にオン・オフするＮｃｈ−ＦＥＴを用いた同期整流素子ＳＲ１を有し、所定の遅延時間Δｔｄが設定された制御パルスＶｇａ，Ｖｇｂによって各々駆動されるという構成を備えており、スイッチング電源装置１０と同様に、寄生ダイオードＤＳＲ１のリカバリ動作に起因して、上述の問題が生じていた。
【００２４】
一方、特許文献１に開示されたスイッチング電源装置にあっては、例えば転流素子としてＰＮ接合型ダイオードであるファスト・リカバリ・ダイオードを用いた場合、平滑用インダクタのリケージインダクタに蓄えられたエネルギーを回生する動作が行われるが、ファスト・リカバリ・ダイオードのリカバリ電流の発生を妨げる動作は行わないので、上述した効率低下などの問題が生じる。また、転流素子に寄生ダイオードを有するＮｃｈ−ＦＥＴを用いた場合でも、スイッチング電源装置１０と同様に、図１８（ｄ）に示す期間IVにおいて寄生ダイオードにリカバリ電流が発生し、上述した効率低下などの問題が生じていた。
【００２５】
また、整流用のダイオードのリカバリ電流を抑制する技術としては、該ダイオードの周辺に、チョークコイルとコンデンサ等で構成された対策回路を付加する方法が実用化された事例があるが、磁性部品を含む対策回路等の場合は比較的大きな電力損失が伴うほか、コンパクトに構成することが困難である等の問題があり、さらなる改善が求められていた。
【００２６】
この発明は、上記背景技術に鑑みて成されたものであって、同期整流素子の両端に並列に接続されたダイオードや同期整流用のＮｃｈ−ＦＥＴが有する寄生ダイオードのリカバリ電流の発生を、簡単な回路を付加することによって抑制し、高効率化や小型化が容易に可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
この発明は、入力電源に直列接続された主発振素子がオン・オフし、断続電圧を発生させるインバータ回路と、前記主発振素子と相補的にオン・オフする同期整流素子と、前記断続電圧を整流する整流回路と、前記整流回路によって整流された電圧を平滑し負荷に出力電力を供給する平滑回路と、前記同期整流素子の両端に接続され前記主発振素子がオフの期間に前記平滑回路に向けて電流供給可能な向きに接続された付加ダイオードと、前記同期整流素子がターンオフしてから所定の遅延時間を持って前記主発振素子をターンオンさせる制御回路とを備えたスイッチング電源装置であって、前記付加ダイオードの両端には、前記制御回路によって駆動される補助スイッチ素子と補助コンデンサとの直列回路からなる整流補助回路が接続され、前記制御回路は、前記同期整流素子のターンオフに連動して、同時もしくは若干遅れて前記補助スイッチ素子をターンオンさせ、その後、主発振素子をターンオンさせ、主発振素子がターンオフする前に前記補助スイッチ素子をターンオフさせる制御パルスを生成し、前記補助スイッチ素子を駆動するスイッチング電源装置である。
【００２８】
また、前記整流補助回路には、前記補助コンデンサを含む電流経路の時定数を、流れる電流の向きに応じて切り換える時定数切換回路が設けられ、前記補助スイッチ素子と補助コンデンサの直列回路に直列接続されたスイッチング電源装置である。
【００２９】
また、前記補助スイッチ素子の両端には、前記主発振素子がオンの期間に、前記補助コンデンサへ電流供給可能な向きに接続された寄生ダイオードを含む補助ダイオードが設けられたスイッチング電源装置である。
【００３０】
さらに、前記制御パルスに設定された前記遅延時間は、前記同期整流素子がターンオフした後、前記主発振素子の両端電圧がゼロボルトに低下するまでの時間内であるところの、前記両端電圧が前記入力電源の電圧以下に低下するまでの時間に、好ましくは可及的にゼロボルトまで低下するまでの時間に設定されたスイッチング電源装置である。
【発明の効果】
【００３１】
この発明のスイッチング電源装置によれば、簡単な構成の整流補助回路を付加することによって、従来の同期整流素子と並列に接続されたダイオードに発生していたリカバリ電流を抑制することができるので、リカバリ動作に起因する電力損失がほとんど生じない。従って、スイッチング電源装置の高効率化、小型化に寄与することができる。
【００３２】
また、リカバリ電流に起因するサージ電圧の発生も同時に抑制され、さらに、トランスや平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路によって吸収可能であるため、スイッチング電源装置の外部へ放出されるスイッチングノイズが低減され、ノイズ対策用のフィルタ回路等を削減することができる。
【００３３】
また、整流補助回路は、補助コンデンサを含む電流経路の時定数を、電流の向きに応じて切り換える時定数切換回路が付加されているので、同期整流素子と並列に接続されたダイオードのリカバリ動作を確実に防止しつつ、主発振素子等に加わる電流ストレスを軽減することができる。
【００３４】
また、補助スイッチ素子の両端に補助ダイオードを並列接続することによって、補助スイッチ素子の駆動制御が容易になるので、制御回路内部の補助スイッチ素子の駆動に関する回路部分の構成を簡素化することができる。
【００３５】
さらに、同期整流素子がターンオフしてから主発振素子がターンオンするまでの遅延時間を、主発振素子の両端電圧がゼロボルトまで低下するまでの時間内に設定することによって、主発振素子の損失を低減することができ、また、主発振素子によるスイッチングノイズの発生を抑制することができる。
【発明を実施するための最良の形態】
【００３６】
以下、この発明の第一の実施形態のスイッチング電源装置２０について、図１〜図３に基づいて説明する。ここで、上記スイッチング電源装置１０と同様の構成は、同一の符号を付して説明する。
【００３７】
スイッチング電源装置２０は、図１に示すように、スイッチング電源装置１０と同様の降圧チョッパ方式に構成され、入力電圧Ｖｉｎを供給する入力電源Ｅのプラス側に一方の端子が接続された主発振素子ＴＲ１を有するインバータ回路１２を備え、主発振素子ＴＲ１のオン・オフによって主発振素子ＴＲ１の他方の端子に所定の断続電圧が発生する。主発振素子ＴＲ１は、例えば、Ｎｃｈ−ＦＥＴであって、ドレイン端子は入力電源Ｅのプラス側に接続され、ソース端子が断続電圧の出力となる。
【００３８】
インバータ回路１２の出力と入力電源Ｅのマイナス側との間には、上記断続電圧を整流する同期整流素子ＳＲ１を有する整流回路１４を備え、断続電圧を整流した整流電圧を、同期整流素子ＳＲ１の両端に出力する。同期整流素子ＳＲ１は、例えば、Ｎｃｈ−ＦＥＴであって、ドレイン端子は主発振素子ＴＲ１のソース端子に接続され、ソース端子は入力電源Ｅのマイナス側に接続されている。また、Ｎｃｈ−ＦＥＴの内部には、ソースからドレインに向けてＰＮ接合型の寄生ダイオードＤＳＲ１が形成されており、整流回路１４は、実質的に同期整流素子ＳＲ１と寄生ダイオードＤＳＲ１の並列回路で構成されている。そして、同期整流素子ＳＲ１の両端に、インダクタＬｏとコンデンサＣｏを直列接続した平滑回路１６が接続され、コンデンサＣｏの両端に、上記整流電圧が平滑された出力電圧Ｖｏｕｔが発生する。
【００３９】
さらに、同期整流素子ＳＲ１の両端には、補助スイッチ素子Ｑ１と補助コンデンサＣ１の直列回路で構成された整流補助回路２２が並列接続されている。ここでは、補助スイッチ素子Ｑ１は、寄生ダイオードを有さないトランジスタ等の能動素子が用いられている。
【００４０】
また、主発振素子ＴＲ１、同期整流素子ＳＲ１および補助スイッチ素子Ｑ１を駆動するための制御端子には、制御回路ＰＷ２によって生成された制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃが各々入力されている。制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに基づいてパルス幅変調されて生成される。制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃの動作については、スイッチング電源装置２０の動作説明の中で詳しく述べる。
【００４１】
このように、スイッチング電源装置２０は、上述の背景技術におけるスイッチング電源装置１０に整流補助回路２２が付加され、さらに、２つの制御パルスを出力する制御回路ＰＷ１に代えて、３つの制御パルスを出力する制御回路ＰＷ２を備えた構成を有している。
【００４２】
次に、この実施形態のスイッチング電源装置２０の動作について、図２、図３に基づいて説明する。先ず、期間Ａにおいては、制御パルスＶｇａはハイレベルであり、主発振素子ＴＲ１はオンしている。また、制御パルスＶｇｂは、基本的に制御パルスＶｇａに対して相補的にオン・オフ動作するもので、この期間はローレベルの状態にあり、同期整流素子ＳＲ１はオフしている。そして、制御パルスＶｇｃはハイレベルの状態にあり、補助スイッチ素子Ｑ１はオンしている。従って、図３（ａ）に示すように、入力電源Ｅは、主発振素子ＴＲ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給し、インダクタＬｏに励磁エネルギーが蓄積される。同時に、主発振素子ＴＲ１、補助スイッチ素子Ｑ１、補助コンデンサＣ１を通る経路にも電流Ｉｃ１（図２では下向き方向）を供給し、補助コンデンサＣ１を充電する。
【００４３】
期間Ａでの補助コンデンサＣ１の充電が完了した後の期間Ｂにおいて、図２に示すように、制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃは期間Ａの状態を維持している。従って、期間Ａと同様に、入力電源Ｅは、主発振素子ＴＲ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給し、インダクタＬｏに励磁エネルギーを蓄積される動作が継続する（図３（ｂ））。一方、補助スイッチ素子Ｑ１、補助コンデンサＣ１の経路の電流Ｉｃ１は、既に補助コンデンサＣ１の両端が入力電圧Ｖｉｎと略等しい電圧に達して充電が完了しているので、ほぼゼロアンペアの状態となっている。
【００４４】
期間Ｃにおいては、図２に示すように、制御パルスＶｇａ，Ｖｇｂは期間Ｂの状態を維持しているが、制御パルスＶｇｃがローレベルに反転し、補助スイッチ素子Ｑ１はオフする。補助スイッチ素子Ｑ１のターンオフは、期間Ａおよび期間Ｂの動作で説明した補助コンデンサＣ１を充電する動作が完了した後であって、後述する期間Ｄにおける主発振素子ＴＲ１がターンオフする前の期間内のいずれかのタイミングに設定されている。このタイミングであれば、補助スイッチ素子Ｑ１の電流Ｉｃ１がゼロの状態でターンオフされるので、実質的な電気的作用が生じることなく、期間Ｂの動作がそのまま継続される（図３（ｃ））。なお、補助スイッチ素子Ｑ１がオフすることによって、補助コンデンサＣ１に蓄積された電荷が保持され、その両端電圧は入力電圧Ｖｉｎと略等しい電圧で保持される。
【００４５】
期間Ｄにおいては、図２に示すように、制御パルスＶｇａはローレベルになり、主発振素子ＴＲ１はオフするとともに、制御パルスＶｇｂはハイレベルに反転し、同期整流素子ＳＲ１がターンオンする。また、制御パルスＶｇｃはローレベルを継続し、補助スイッチ素子Ｑ１はオフしている。従って、図３（ｄ）に示すように、インダクタＬｏに発生する逆起電力によって、コンデンサＣｏおよび負荷ＬＤ、同期整流素子ＳＲ１を通る経路に電流が流れ、インダクタＬｏに蓄積された励磁エネルギーが放出される。このとき、同期整流素子ＳＲ１の導通抵抗は十分小さいため、寄生ダイオードＤＳＲ１にはリカバリ電流の原因となる順方向電流は流れない。
【００４６】
期間Ｅにおいては、制御パルスＶｇａはローレベルのままで、主発振素子ＴＲ１はオフしている状態を維持したままで、制御パルスＶｇｂはローレベルになり、同期整流素子ＳＲ１がターンオフする。一方、制御パルスＶｇｃは、制御パルスＶｇｂがローレベルに反転するタイミングに連動して、同時もしくは若干遅れてハイレベルに反転し、補助スイッチ素子Ｑ１はオンする。制御パルスＶｇｂがローレベルに反転してから制御パルスＶｇｃがハイレベルに反転するまでの若干の遅れは、同期整流素子ＳＲ１が実質的にオフしてから補助スイッチ素子Ｑ１が実質的にオンするタイミングが逆転しないようにするために設けるものであり、同期整流素子ＳＲ１や補助スイッチ素子Ｑ１の動作速度、および、配線パターンに存在する寄生インダクタンスや寄生容量を加味して決定される値であり、ゼロからΔｔｄの範囲で調整される。従って、図３（ｅ）に示すように、入力電圧Ｖｉｎと略等しい電圧に充電されているコンデンサＣ１は、補助スイッチ素子Ｑ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給し放電する（図２では上向き方向）。このとき、補助コンデンサＣ１は所定の値以上の容量を備えているので、上記の放電により電荷が一部放出されても両端電圧は所定の電圧以上に保持される。これにより、補助コンデンサＣ１が放電動作を続けることになり、寄生ダイオードＤＳＲ１には、リカバリ電流の原因となる順方向電流は流れない。
【００４７】
そして、上記期間Ａ〜Ｅの動作を繰り返すことによって、入力電圧Ｖｉｎを所定の出力電圧Ｖｏｕｔに変換し、負荷に出力電力を供給する動作が行われる。
【００４８】
以上説明したように、スイッチング電源装置２０によれば、同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの期間Ｅに、補助コンデンサＣ１が放電動作を行なうため寄生ダイオードＤＳＲ１に順方向電流が流れない。そして、その順方向電流が流れていない状態で、その後主発振素子ＴＲ１がターンオンするので、リカバリ電流は発生しない。従って、リカバリ電流に起因する電力損失が生じることがない。また、リカバリ電流に起因するサージ電圧の発生も抑制される他、平滑用のインダクタ等のリケージインダクタンスに蓄えられたエネルギーも整流補助回路２２によって吸収・回生されるので、スイッチングノイズを低減することができる。
【００４９】
次に、この発明の第二の実施形態のスイッチング電源装置３０について、図４〜図６に基づいて説明する。ここで、上記スイッチング電源装置２０と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置３０は、図４に示すように、スイッチング電源装置２０とほぼ同様の構成であるが、整流補助回路２２に代えて、整流補助回路３２が設けられている点が異なる。
【００５０】
整流補助回路３２は、整流補助回路２２の補助コンデンサＣ１に、時定数切換回路３４が直列に挿入された構成を持つものである。時定数切換回路３４は、抵抗Ｒ１とダイオードＤ１との直列回路と、その直列回路に並列に接続された抵抗Ｒ２とで構成され、ダイオードＤ１は、インダクタＬｏに向けて順方向電流を流すことが可能な向きに配置されている。ここでは、抵抗Ｒ１は抵抗Ｒ２よりも十分小さな抵抗値に設定されている。なお、抵抗Ｒ１は短絡除去した構成であってもよい。
【００５１】
次に、スイッチング電源装置３０の動作について、図５、図６に基づいて説明する。制御回路ＰＷ２が生成する制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃの電圧レベルが変化するタイミングは、スイッチング電源装置２０における制御パルスＶｇａ，Ｖｇｂ，Ｖｇｃのタイミングと同様である。従って、図５に示すように、スイッチング電源装置３０の動作状態も同様に、期間Ａ〜Ｅに分解することができる。この新たに付加された時定数切換回路３４は、補助コンデンサＣ１に電流が流れる期間である期間Ａ，Ｅに作用する。
【００５２】
期間Ａにおいて、図６（ａ）に示すように、入力電源Ｅは、主発振素子ＴＲ１、補助スイッチ素子Ｑ１、時定数切換回路３４、補助コンデンサＣ１を通る経路に電流Ｉｃ１を供給し、補助コンデンサＣ１を充電する。そして電流Ｉｃ１は、時定数切換回路３４を通過する際、ダイオードＤ１に阻止されて抵抗Ｒ１に流れず、全て抵抗Ｒ２を流れる。すなわち、この補助コンデンサＣ１を含む電流経路の時定数は、ほぼ抵抗Ｒ２と補助コンデンサＣ１によって決定される。
【００５３】
従って、例えば、抵抗Ｒ２の抵抗値を相対的に大きな値に設定しておけば、期間Ａにおける電流Ｉｃ１のピーク値を低くすることができ、主発振素子ＴＲ１の電流ストレスを軽減することができる。なお、抵抗Ｒ２の抵抗値を大きな値に設定すると、補助コンデンサＣ１の充電が完了するまでの時間（期間Ａ）が長くなるが、補助スイッチ素子Ｑ１がターンオフする前に補助コンデンサＣ１の充電が完了できれば、特に弊害はない。
【００５４】
期間Ｂ，Ｃ，Ｄの各期間の動作は、スイッチング電源装置２０と同様であるため、説明を省略する。
【００５５】
期間Ｅにおいて、図６（ｂ）に示すように、入力電圧Ｖｉｎと略等しい電圧に充電されているコンデンサＣ１は、時定数切換回路３４、補助スイッチ素子Ｑ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に放電電流を供給する。ここで、抵抗Ｒ１は抵抗Ｒ２よりも十分小さな抵抗値に設定されているため、電流Ｉｃ１が時定数切換回路３４を通過する際は、ほとんどが抵抗Ｒ１を流れる。
【００５６】
以上述べたように、この実施形態のスイッチング電源装置３０にあっては、補助コンデンサＣ１を含む電流経路の時定数を電流の向きに応じて切り換える時定数切換回路３４が付加されているので、寄生ダイオードＤＳＲ１に順方向電流が流れるのを防止してリカバリ電流の発生を阻止するとともに、主発振素子ＴＲ１等に加わる電流ストレスを軽減することができる。
【００５７】
次に、この発明の第三の実施形態のスイッチング電源装置４０について、図７、図８に基づいて説明する。ここで、上記スイッチング電源装置３０と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置４０は、図７に示すように、スイッチング電源装置３０とほぼ同様の構成であるが、整流補助回路３２に代えて整流補助回路４２が設けられている点で異なっている。
【００５８】
整流補助回路４２は、補助スイッチ素子Ｑ１、時定数切換回路３４、補助コンデンサＣ１の直列回路を備え、さらに、補助スイッチ素子Ｑ１の両端に、主発振素子ＴＲ１から補助コンデンサＣ１に向けて電流を流すことが可能な向きに、補助ダイオードＤＱ１が並列接続されている。ここでは、補助スイッチ素子Ｑ１は、例えばＮｃｈ−ＦＥＴと、補助ダイオードＤＱ１は、該Ｎｃｈ−ＦＥＴのドレイン・ソース間に形成された寄生ダイオードを用いて構成されている。
【００５９】
次に、スイッチング電源装置４０の動作について、図８に基づいて説明する。スイッチング電源装置４０の動作状態は、図８に示すように、期間Ａ，Ｃ，Ｄ，Ｅに分解することができる。スイッチング電源装置３０と動作が異なるのは、期間Ａである。また、スイッチング電源装置３０における期間Ｂに相当する動作状態は存在しない。
【００６０】
期間Ａは、制御パルスＶｇｃがハイレベルからローレベルに反転するタイミングを境に、さらに期間Ａ１と期間Ａ２とに分解することができる。期間Ａ１は、前述したスイッチング電源装置３０における期間Ａと同じ動作状態であって、図６（ａ）に示すように、入力電源Ｅは、主発振素子ＴＲ１、補助スイッチ素子Ｑ１、時定数切換回路３４、補助コンデンサＣ１を通る経路に電流Ｉｃ１を供給し、補助コンデンサＣ１を充電する。そして、コンデンサＣ１の充電されている途中で、期間Ａ１が終了する。
【００６１】
制御パルスＶｇｃがハイレベルからローレベルに反転し、期間Ａ２に移ると、補助スイッチ素子Ｑ１がオフする。しかし、補助スイッチ素子Ｑ１と並列接続されている補助ダイオードＤＱ１が導通し、コンデンサＣ１の充電は継続される。
【００６２】
すなわち、この実施形態のスイッチング電源装置４０における期間Ａの動作は、上述の第二実施形態のスイッチング電源装置３０の期間Ａの動作に比べ、コンデンサＣ１の充電電流の経路が、充電の途中で、補助スイッチ素子Ｑ１から補助ダイオードＤＱ１に切り換えられる違いがあるが、リカバリ電流の抑制に関する電気的作用については全く同様である。
【００６３】
しかしながら、第二実施形態のスイッチング電源装置３０にあっては、補助ダイオードＤＱ１を備えていないため、期間ＥからコンデンサＣ１の充電が開始されて完了するまでの期間Ａにかけて、比較的長い期間、制御パルスＶｇｃのハイレベルを維持する必要があった。それに対して、スイッチング電源装置４０では、制御パルスＶｇｃを、少なくとも期間Ｅを超えるごく短い時間であるΔｔｃだけハイレベルに維持すればよく、かつ、ローレベルに反転するタイミングも厳密である必要がないため、制御回路ＰＷ２における補助スイッチ素子Ｑ１の駆動に関する回路部分の構成を簡素化することができる。
【００６４】
期間Ｃ，Ｄ，Ｅの各期間の動作は、スイッチング電源装置３０と同様であるため、説明を省略する。
【００６５】
以上述べたように、スイッチング電源装置４０は、スイッチング電源装置３０にさらに改善を加えたものであって、補助スイッチ素子Ｑ１の両端に補助ダイオードＤＱ１が付加されているので、制御回路ＰＷ２内部の回路構成を簡素化することができる。  次に、この発明の第四の実施形態のスイッチング電源装置５０について、図９、図１０に基づいて説明する。ここで、上記スイッチング電源装置４０と同様の構成は、同一の符号を付して説明を省略する。スイッチング電源装置５０は、図９に示すように、スイッチング電源装置４０とほぼ同様の構成であるが、制御回路ＰＷ２に代えて制御回路ＰＷ３が設けられている点で異なっている。
【００６６】
制御回路ＰＷ３は、制御パルスＶｇａ，Ｖｇｂを生成する動作について、同期整流素子ＳＲ１がターンオフして主発振素子ＴＲ１がターンオンするまでの遅延時間Δｔｄの設定方法に特徴がある。また、制御パルスＶｇｃを生成する動作について、補助スイッチ素子がターンオフするタイミングが、制御回路ＰＷ２と異なる。制御回路ＰＷ３の動作については、スイッチング電源装置５０の動作説明の中で詳しく述べる。
【００６７】
また、図９の回路図においては、制御回路ＰＷ３の作用効果を説明するため、Ｎｃｈ−ＦＥＴを用いた主発振素子ＴＲ１の半導体チップ内部に存在するコンデンサＣ２を図示している。なお、このコンデンサＣ２は、主発振素子ＴＲ１に印加されるサージ電圧を吸収する目的で並列接続されたコンデンサであってもよい。
【００６８】
次に、スイッチング電源装置５０の動作について、図１０、図１１に基づいて説明する。スイッチング電源装置５０の動作状態は、図１０に示すように、期間Ａ，Ｃ，Ｄ，Ｅに分解することができる。スイッチング電源装置４０と動作が異なるのは期間Ｅである。よって、期間Ａ，Ｃ，Ｄの各期間の説明は省略し、期間Ｅの動作に絞って説明する。
【００６９】
期間Ｅにおいて、図１１に示すように、入力電圧Ｖｉｎと略等しい電圧に充電されているコンデンサＣ１は、時定数切換回路３４、補助スイッチ素子Ｑ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に放電電流を供給する。これは、スイッチング電源装置４０における期間Ｅの動作と同様である。スイッチング電源装置５０においては、さらに、コンデンサＣ１は、時定数切換回路３４、補助スイッチ素子Ｑ１、主発振素子ＴＲ１のコンデンサＣ２、入力電源Ｅを通る経路にも放電電流を供給する。そして、コンデンサＣ２の両端の電圧Ｖｃ２は、この放電電流と電流経路が有する所定の時定数に従って低下する。
【００７０】
この実施形態の制御回路ＰＷ３は、同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの遅延時間Δｔｄが、電圧Ｖｃ２が所定の低い電圧値まで低下する時間（好ましくは入力電圧Ｖｉｎ以下に低下するまでの時間に、より好ましくは可及的にゼロボルトまで低下するまでの時間）に設定されている。従って、電圧Ｖｃ２が十分低い電圧値までに低下してからコンデンサＣ２の両端が主発振素子ＴＲ１で短絡されるので、放電損失を大幅に低減することが可能である。特に、遅延時間ΔＴｄを、電圧Ｖｃ２がゼロボルトまで低下する時間に設定すれば、コンデンサＣ２の放電損失を無くすことも可能である。
【００７１】
この放電損失は、スイッチング周波数が高くなると一層顕著になるものであるため、従来のスイッチング電源装置において効率低下の原因となっていたが、上記の制御回路ＰＷ３を用いることによって、この問題が解決される。
【００７２】
以上述べたように、スイッチング電源装置５０は、スイッチング電源装置４０にさらに改善を加えたものであって、制御回路ＰＷ３は、遅延時間Δｔｄを適宜に設定することでコンデンサＣ２放電損失を大幅に低減することが可能となり、スイッチング電源装置の高効率化、小型化に寄与することができる。
【００７３】
次に、この発明の他の実施形態について、図１２〜図１５に基づいて説明する。ここで、上記スイッチング電源装置５０と同様の構成は、同一の符号を付して説明を省略する。図１２は、第五の実施形態である昇圧チョッパ方式のスイッチング電源装置である。図１３は、第六の実施形態である極性反転昇降圧チョッパ方式のスイッチング電源装置である。図１４は、第七の実施形態であるシングルエンディッドフォワード方式のスイッチング電源装置である。そして、図１５は、第八の実施形態であるフライバック方式のスイッチング電源装置である。上記第五〜第八の実施形態に係るスイッチング電源装置は、いずれも、制御回路ＰＷ３を備え、同期整流素子ＳＲ１および寄生ダイオードＤＳＲ１と並列に整流補助回路４２が接続された構成を備えている。そして、いずれも、上記スイッチング電源装置５０と同様に、寄生ダイオードＤＳＲ１のリカバリ電流が抑制される等の作用効果を奏する。
【００７４】
なお、本発明は上記実施形態に限定されるものではない。同期整流素子は、寄生ダイオードを有しない他の半導体スイッチ素子などでもよく、整流回路は、上記実施形態の寄生ダイオードＤＱ１に相当するダイオード素子を別個に付加して構成したものであってもよい。
【００７５】
制御回路は、制御パルスを出力電圧Ｖｏｕｔに基づいて生成する動作を行うものに限定されない。例えば、出力電流、出力電力、温度等に基づくものであってもよく、スイッチング電源装置の用途や使用状態に応じて自由に選択可能である。
【００７６】
また、制御回路は、同期整流素子のターンオフと前記補助スイッチ素子のターンオンが連動して行われるタイミングは、この発明の目的とする効果を発揮できる期間内であればよく、実質的にある程度のタイミングの幅を有するものでも良い。さらに、主発振素子ＴＲ１、同期整流素子ＳＲ１、補助スイッチ素子Ｑ１以外のスイッチ素子も同時に制御するものであってもよく、例えば、アクティブクランプ用のスイッチ素子や主発振素子と同位相でオン・オフする同期整流素子等も合わせて制御するものであってもよい。制御パルスも、パルス幅変調の他、周波数変調したものでも良い。
【図面の簡単な説明】
【００７７】
【図１】この発明のスイッチング電源装置の第一の実施形態を示す回路図である。
【図２】第一の実施形態の動作を示すタイムチャートである。
【図３】第一の実施形態における期間Ａ，Ｂ，Ｃ，Ｄ，Ｅの動作を説明する回路図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）である。
【図４】この発明のスイッチング電源装置の第二の実施形態を示す回路図である。
【図５】第二の実施形態の動作を示すタイムチャートである。
【図６】第二の実施形態における期間Ａ，Ｅの動作を説明する回路図（ａ）（ｂ）である。
【図７】この発明のスイッチング電源装置の第三の実施形態を示す回路図である。
【図８】第三の実施形態の動作を示すタイムチャートである。
【図９】この発明のスイッチング電源装置の第四の実施形態を示す回路図である。
【図１０】第四の実施形態の動作を示すタイムチャートである。
【図１１】第四の実施形態における期間Ｅの動作を説明する回路図である。
【図１２】この発明のスイッチング電源装置の第五の実施形態を示す回路図である。
【図１３】この発明のスイッチング電源装置の第六の実施形態を示す回路図である。
【図１４】この発明のスイッチング電源装置の第七の実施形態を示す回路図である。
【図１５】この発明のスイッチング電源装置の第八の実施形態を示す回路図である。
【図１６】従来のスイッチング電源装置の一例を示す回路図である。
【図１７】この従来例の動作を示すタイムチャートである。
【図１８】この従来例における期間I，II，III，IVの動作を説明する回路図（ａ）（ｂ）（ｃ）（ｄ）である。
【図１９】従来の非絶縁型スイッチング電源装置の他の例を示す回路図（ａ）（ｂ）である。
【図２０】従来の絶縁型スイッチング電源装置の他の例を示す回路図（ａ）（ｂ）である。
【符号の説明】
【００７８】
１０，２０，３０，４０，５０  スイッチング電源装置
１２  インバータ回路
１４  整流回路
１６  平滑回路
２２，３２，４２  整流補助回路
３４  時定数切換回路
Ｃ１  補助コンデンサ
ＤＱ１  補助ダイオード
ＤＳＲ１  寄生ダイオード
Ｅ  入力電源
ＰＷ１，ＰＷ２，ＰＷ３  制御回路
Ｑ１  補助スイッチ素子
ＳＲ１  同期整流素子
ＴＲ１  主発振素子
【図１】
0004966249.tif 000002
【図２】
0004966249.tif 000003
【図３】
0004966249.tif 000004
【図４】
0004966249.tif 000005
【図５】
0004966249.tif 000006
【図６】
0004966249.tif 000007
【図７】
0004966249.tif 000008
【図８】
0004966249.tif 000009
【図９】
0004966249.tif 000010
【図１０】
0004966249.tif 000011
【図１１】
0004966249.tif 000012
【図１２】
0004966249.tif 000013
【図１３】
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【図１４】
0004966249.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
0004966249.tif 000019
【図１９】
0004966249.tif 000020
【図２０】
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