(57)【特許請求の範囲】
【請求項１】
一定周波数の基準クロックを生成する発振回路（１０）と、
前記発振回路より供給される前記基準クロックに同期してカウントするカウンタを有し、外部より入力される入力クロックの周期毎の前記カウンタのカウント値を保持して並列出力するカウンタ回路（４０）と、
前記カウンタ回路の出力値に応じたクロック周波数のシリアル信号を前記発振回路より供給される前記基準クロックに同期させて出力する出力回路（７０）と、を備えたクロック生成回路であって、
前記カウンタ回路と前記出力回路との間に、前記カウンタ回路の出力値の瞬時的な変動を抑制する変動抑制回路（６０）を備えたことを特徴とするクロック生成回路。
【請求項２】
前記発振回路は、複数の反転回路をリング状に接続して構成されたリングオシレータにより構成されていることを特徴とする請求項１に記載のクロック生成回路。
【請求項３】
前記変動抑制回路は、低域通過型デジタルフィルタにより構成されていることを特徴とする請求項１または２に記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力クロックに応じたクロック周波数の出力クロックを生成するクロック生成回路に関する。
【背景技術】
【０００２】
従来、発振回路として複数の反転回路をリング状に接続して構成されたリングオシレータを備え、このリングオシレータから出力されるクロックを用いて、外部から入力される基準信号の周期を符号化したデータを逓倍数にて除算し、その除算結果を発振回路に入力して発振回路から基準信号を周波数逓倍した出力クロックを発生させるようなＰＬＬ回路がある（例えば、特許文献１参照）。
【特許文献１】特開平７−２８３７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したようなＰＬＬ回路は、電源電圧の変動等により発振回路から出力されるクロックの周波数が変動すると、出力信号の周波数も変動してしまうといった問題がある。特に、リングオシレータを用いて発振回路を構成した場合、温度や電源電圧等の変動によりクロック周波数が変動しやすいため、ＰＬＬ回路から出力される出力クロックの周波数も不安定となりやすいといった問題がある。
【０００４】
本発明は上記問題に鑑みたもので、電源電圧の変動等による出力クロックへの影響を低減することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明は、一定周波数の基準クロックを生成する発振回路（１０）と、発振回路より供給される基準クロックに同期してカウントするカウンタを有し、外部より入力される入力クロックの周期毎のカウンタのカウント値を保持して並列出力するカウンタ回路（４０）と、カウンタ回路の出力値に応じたクロック周波数のシリアル信号を発振回路より供給される基準クロックに同期させて出力する出力回路（７０）と、を備えたクロック生成回路であって、カウンタ回路と出力回路との間に、カウンタ回路の出力値の瞬時的な変動を抑制する変動抑制回路（６０）を備えたことを特徴としている。
【０００６】
このような構成では、電源電圧の変動等により基準クロックが変動してカウンタ回路の出力値が変動しても、変動抑制回路（６０）によりカウンタ回路の出力値の瞬時的な変動が抑制されるので、電源電圧の変動等による出力クロックへの影響を低減することができる。
【０００７】
また、請求項２に記載の発明は、発振回路は、複数の反転回路をリング状に接続して構成されたリングオシレータにより構成されていることを特徴としている。
【０００８】
このように、複数の反転回路をリング状に接続して構成されたリングオシレータにより発振回路を構成することもできる。
【０００９】
また、請求項３に記載の発明は、変動抑制回路は、低域通過型デジタルフィルタにより構成されていることを特徴としている。
【００１０】
このように、低域通過型デジタルフィルタにより変動抑制回路を構成することができる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１２】
本発明の一実施形態に係るクロック生成回路の構成を図１に示す。本クロック生成回路は、自走発振器１０、制御レジスタ２０、クロック分周器３０、クロックカウンタ４０、除算器５０、フィルタ６０およびクロック分周器７０を備えている。なお、本クロック生成回路は、１チップの集積回路（ＩＣ）として構成されている。
【００１３】
自走発振器１０は、図２に示すように、奇数個の反転回路（インバータ回路）１１をリング状に接続したリングオシレータとして構成されており、電源投入時より一定周波数の基準クロックを生成して出力する。
【００１４】
制御レジスタ２０は、クロック分周器３０へ出力する分周比Ｐおよび除算器５０へ出力する除数Ｑを保持するための回路である。この制御レジスタ２０への分周比Ｐ、除数Ｑの書き込みは、外部からの制御信号（図示せず）により行われる。
【００１５】
クロック分周器３０は、外部より入力される入力クロックを制御レジスタ２０より入力される分周比Ｐで分周したクロック信号をクロックカウンタ４０へ出力する。
【００１６】
クロックカウンタ４０は、自走発振器１０より供給される基準クロックに同期してカウントアップするとともにクロック分周器３０より入力されるクロック信号の立ち上がり（または立ち下がり）に応じてリセットされるカウンタ（図示せず）と、このカウンタのリセット直前のカウント値を保持するレジスタ（いずれも図示せず）を有し、このレジスタにより保持されたカウンタのリセット直前のカウント値を除算器５０へ並列出力する。すなわち、クロックカウンタ４０は、基準クロックに同期してカウントするカウンタを有し、クロック分周器３０より入力されるクロック信号の周期毎のカウンタのカウント値を保持して並列出力する。なお、クロックカウンタ４０と除算器５０との間は、バスラインにより接続されている。
【００１７】
除算器５０は、クロックカウンタ４０より入力される値を制御レジスタ２０より入力される除数Ｑで除算した値Ｎをフィルタ６０へ出力する。
【００１８】
フィルタ６０は、除算器５０の出力値Ｎの瞬時的な変化を抑制するための回路であり、低域通過型デジタルフィルタにより構成されている。除算器５０とフィルタ６０との間およびフィルタ６０とクロック分周器７０との間は、それぞれバスラインにより接続されている。
【００１９】
クロック分周器７０は、自走発振器１０より入力される基準クロックをフィルタ６０の出力値Ｎ’で分周して基準クロックに同期させた出力クロックを出力する。すなわち、クロック分周器７０は、クロックカウンタ４０の出力値に応じたクロック周波数の出力クロックを基準クロックに同期させて出力する。
【００２０】
上記した構成において、例えば、入力クロックの周波数が１０メガヘルツ、自走発振器により生成される基準クロックの発振周波数が１ギガヘルツ、分周比Ｐが１０、除数Ｑが２の場合、クロック分周器３０より出力されるクロック信号の周波数は１メガヘルツ、クロックカウンタ４０の出力値は１０００、除算器５０の出力値Ｎは５００、フィルタ６０の出力値Ｎ’は５００、クロック分周器７０より出力される出力クロックの周波数は２メガヘルツとなる。
【００２１】
なお、本クロック生成回路では、入力クロックの周波数をｆｉｎとすると、出力クロックの周波数ｆｏｕｔは、ｆｏｕｔ＝ｆｉｎ×Ｑ／Ｐとして表すことができる。
【００２２】
本実施形態におけるクロック生成回路は、除算器５０とクロック分周器７０との間に、除算器５０の出力値Ｎの瞬時的な変化を抑制するための低域通過型デジタルフィルタ６０が設けられている。
【００２３】
図３に、低域通過型デジタルフィルタ６０の構成を示す。低域通過型デジタルフィルタ６０は、分周器６１、カウンタ６２、書込制御部６３、データ用メモリ６４、係数用メモリ６５、積和演算器６６を備えている。
【００２４】
分周器６１は、自走発振器１０より供給される基準クロックを分周してフィルタ動作クロックを生成する。なお、図示してないが、この分周器６１により生成されたフィルタ動作クロックは、フィルタ６０内の各部（カウンタ６２、書込制御部６３、積和演算器６６等）に供給される。
【００２５】
カウンタ６２は、分周器６１より供給されるフィルタ動作クロックに同期してカウントアップするカウンタを有し、このカウンタのカウント値から各種制御信号を生成して、書込制御部６３、データ用メモリ６４、積和演算器６６へ出力する。
【００２６】
書込制御部６３は、カウンタ６２より入力される制御信号に応じて除算器５０の出力値Ｎを予め定められたタイミングで取り込みデータ用メモリ６４へ書き込む。
【００２７】
データ用メモリ６４は、カウンタ６２より入力される制御信号に応じて記憶したデータを予め定められたタイミングで積和演算器６６へ出力する。
【００２８】
係数用メモリ６５には、積和演算用の係数用データが記憶されており、カウンタ６２より入力される制御信号に応じて記憶した係数用データを予め定められたタイミングで積和演算器６６へ出力する。
【００２９】
積和演算器６６は、係数用メモリ６５から係数用データを読み出し、この係数用データとデータ用メモリ６４から入力されるデータの積和演算を行う。
【００３０】
この積和演算器６６により、数式１に示す多項式で表される伝達関数Ｈ（ｚ）の積和演算が行われ、フィルタ６０が低域通過型デジタルフィルタとして機能するようになっている。なお、数式１中のｘｎ−１は入力値Ｎ、ａｉは係数、ｙｎは出力値Ｎ’である。
【００３１】
【数１】
0004882976.tif 000002
【００３２】
積和演算器６６の演算結果は、出力値Ｎ’としてクロック分周器７０へ出力される。
【００３３】
図４に、低域通過型デジタルフィルタ６０の入出力特性を示す。この図には、低域通過型デジタルフィルタ６０の入力値Ｎが変動した場合における、低域通過型デジタルフィルタ６０の出力値Ｎ’の特性が示されている。なお、この図には、入力値Ｎが一定の場合における入力値Ｎおよび出力値Ｎ’（図中、理論値と記す）も示されている。
【００３４】
図に示すように、低域通過型デジタルフィルタ６０の入力値Ｎが変動した場合、低域通過型デジタルフィルタ６０の出力値Ｎ’は、入力値Ｎよりも若干遅れて変動し、かつ、入力値Ｎよりも変動量が小さくなる。このように、この低域通過型デジタルフィルタ６０により、低域通過型デジタルフィルタ６０の入力値Ｎの瞬時的な変化が抑制される。この結果、クロック分周器７０から出力される出力クロックの周波数の安定化が図られる。
【００３５】
上記した構成によれば、電源電圧の変動等により基準クロックが変動してカウンタ回路４０の出力値が変動しても、低域通過型デジタルフィルタ６０によりカウンタ回路４０の出力値の瞬時的な変動が抑制されるので、電源電圧の変動等による出力クロックへの影響を低減することができる。
【００３６】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。
【００３７】
例えば、上記実施形態では、基準クロックを生成する発振回路をリングオシレータにより構成した例を示したが、リングオシレータに限定されるものではなく、リングオシレータ以外の回路により発振回路を構成してもよい。
【００３８】
また、上記実施形態では、カウンタ回路の出力値の瞬時的な変動を抑制する変動抑制回路を、低域通過型デジタルフィルタにより構成した例を示したが、低域通過型デジタルフィルタに限定されるものではなく、低域通過型デジタルフィルタ以外の回路により変動抑制回路を構成してもよい。
【００３９】
また、上記実施形態では、自走発振器１０、クロックカウンタ４０、フィルタ６０、クロック分周器７０とともにクロック分周器３０、除算器５０を備えた構成を示したが、クロック分周器３０と除算器５０の少なくとも１つを省略した構成としてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係るクロック生成回路の構成を示す図である。
【図２】リングオシレータにより構成された自走発振器の構成を示す図である。
【図３】低域通過型デジタルフィルタの構成を示す図である。
【図４】低域通過型デジタルフィルタ６０の入出力特性を示す図である。
【符号の説明】
【００４１】
１０…自走発振器、２０…制御レジスタ、３０…クロック分周器、
４０…クロックカウンタ、５０…除算器、６０…フィルタ、６１…分周器、
６２…カウンタ、６３…書込制御部、６４…データ用メモリ、６５…係数用メモリ、
６６…積和演算器、７０…クロック分周器。 
【図１】
0004882976.tif 000003
【図２】
0004882976.tif 000004
【図３】
0004882976.tif 000005
【図４】
0004882976.tif 000006