(57)【特許請求の範囲】
【請求項１】
互いに同一方向に延在された第１及び第２のビット線と、
前記第１及び第２のビット線と平行に延在された第３のビット線と、
互いに同一方向に延在された第４及び第５のビット線と、
前記第４及び第５のビット線と平行に延在された第６のビット線と、
一端が前記第１のビット線に接続され、他端が前記第３のビット線に接続され、第１の抵抗状態又は第２の抵抗状態に変化する第１のメモリ素子と、
一端が前記第４のビット線に接続され、他端が前記第６のビット線に接続され、前記第１の抵抗状態に設定された第１の参照素子と、
前記第１の参照素子とペアになり、一端が前記第５のビット線に接続され、他端が前記第６のビット線に接続され、前記第２の抵抗状態に設定された第２の参照素子と、
第１の入力端子が前記第１のビット線に接続され、第２の入力端子が前記第４のビット線に接続されたセンスアンプと
を具備することを特徴とする抵抗変化メモリ。
【請求項２】
前記第１のメモリ素子のデータを読み出す際、前記第１の参照素子に対して前記第１の抵抗状態に書き込まれる方向に読み出し電流を流し、かつ、前記第２の参照素子に対して前記第２の抵抗状態に書き込まれる方向に前記読み出し電流を流すことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
一端が前記第２のビット線に接続され、他端が前記第３のビット線に接続され、前記第１の抵抗状態又は前記第２の抵抗状態に変化する第２のメモリ素子をさらに具備することを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項４】
第１の電流経路の一端が前記第１のビット線に接続され、前記第１の電流経路の他端が前記第２のビット線に接続された第１のトランジスタと、
第２の電流経路の一端が前記第４のビット線に接続され、前記第２の電流経路の他端が前記第５のビット線に接続された第２のトランジスタと
をさらに具備し、
前記第１のメモリ素子の読み出しの場合、前記第１のトランジスタはＯＦＦにし、
前記第２のメモリ素子の読み出しの場合、前記第１のトランジスタはＯＮにし、
前記第１のメモリ素子又は前記第２のメモリ素子の読み出しにおいて、前記第１及び第２の参照素子が参照電位の生成に用いられる場合、前記第２のトランジスタはＯＦＦにすることを特徴とする請求項３に記載の抵抗変化メモリ。
【請求項５】
互いに同一方向に延在された第７及び第８のビット線と、
前記第７及び第８のビット線と平行に延在された第９のビット線と、
一端が前記第７のビット線に接続され、他端が前記第９のビット線に接続され、前記第１の抵抗状態に設定された第３の参照素子と、
前記第３の参照素子とペアになり、一端が前記第８のビット線に接続され、他端が前記第９のビット線に接続され、前記第２の抵抗状態に設定された第４の参照素子と
をさらに具備し、
前記第１のメモリ素子の読み出しにおいて、前記第１乃至第４の参照素子が参照電位の生成に用いられることを特徴とする請求項１に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子の抵抗変化により“０”、“１”データを区別する抵抗変化型記憶素子を利用した抵抗変化メモリに係り、特に、参照セルで生成した参照信号を読み出し時に利用する回路に関する。
【背景技術】
【０００２】
素子の抵抗変化を利用してデータを記憶する抵抗変化型素子としては、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase-change Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）等が挙げられる（例えば、特許文献１、非特許文献１参照）。ここでは、抵抗変化メモリとしてＭＲＡＭを例に挙げて説明する。
【０００３】
ＭＲＡＭとは、磁化の方向により抵抗値が変化する磁気抵抗効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子により構成される記憶装置である。特に、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を利用したＭＴＪ素子は大きな抵抗変化を得られる。
【０００４】
従来のＭＲＡＭでは、ＭＴＪ素子の近くを走る配線に電流を流すことで発生する誘導磁場を使って、フリー層の磁化方向を反転させる誘導磁場書き込み方式を利用していた。しかし、この方法では、微細化に伴い、書き込み電流が増大するという、大容量メモリを実現する上での大きな障害が存在している。
【０００５】
この問題を解決する新たな書き込み方式として、スピン注入方式が提案されている（例えば、特許文献２参照）。スピン注入方式では、ＭＴＪ素子に直接電流を流し、フリー層の磁化を反転させる。電流の流す向きにより、フリー層のピン層に対する相対的な磁化方向が決定される。このようなスピン注入方式では、フリー層の磁化を反転させるための電流がセルのサイズに比例して小さくなるため、微細化に伴い書き込み電流が低減される。このため、スピン注入方式は、大容量メモリに適している。
【０００６】
ＭＴＪ素子は、フリー層とピン層の磁化の向きが平行か反平行かによって、抵抗値Ｒｍｉｎ、Ｒｍａｘ（Ｒｍａｘ＞Ｒｍｉｎ）をもつ。ＭＲＡＭにおける読み出し動作は、読み出したいセルに読み出し電流を流し、素子の抵抗値に対応する電流又は電圧の変化を参照信号と比較して読み出す。この参照信号を生成するには、外部回路から作成する方式と、あらかじめ“０”、“１”データの書き込まれた参照セルから作成する方式がある。しかし、外部回路から作成する方式では、余分なスペースと電力を消費することとなるため、メモリセルアレイの一部を参照セルとして利用した方式の方がよい。
【０００７】
参照信号を利用してＭＲＡＭの読み出しを行う際、中間抵抗Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２を利用することで、最も読み出しマージンを広く取ることができる。特許文献３（但し、誘導磁場書き込み方式）では、複数の参照セルの組み合わせでＲｍｉｄを実現している。具体的には、ＲｍａｘとＲｍｉｎを直列につないだものを、さらに並列につなぐことで、中間抵抗Ｒｍｉｄが得られる。また、この方式の参照信号を利用してＭＲＡＭが実現されている。（例えば、非特許文献１参照）
しかしながら、このような従来のスピン注入ＭＲＡＭにおける読み出し回路では、次のような問題があった。
【０００８】
まず、従来の参照信号の生成方法を、例えばスピン注入ＭＲＡＭに適用すると、Ｒｍａｘの抵抗を有する参照セルとＲｍｉｎの抵抗を有する参照セルとを直列につなぐ必要がある。このため、メモリセルアレイ内で参照セルの部分だけ特別な配線をする必要があり、参照セル専用のプロセスで作らなければならない。また、１つの参照信号を実現するために、直列接続した参照セルを並列につなぐので、２本のデータ行、２つのデータカラムが必要になる。従って、セルアレイの占有面積が増加してしまう。
【０００９】
また、特許文献３での誘導磁場書き込み方式と違い、スピン注入方式では、直列につながった２つの参照セルに、別のデータを書き込む手段がない。このため、参照セルを作る段階で、あらかじめＲｍａｘとＲｍｉｎに対応するデータを参照セルに書き込んでおかなければならない。従って、参照セルのデータ設定の自由度が低かった。
【００１０】
また、スピン注入ＭＲＡＭでは、読み出し時も、書き込み時と同じようにＭＴＪ素子に電流を印加する。このため、読み出し時に誤って書き込みが行われてしまう、いわゆる読み出しディスターブが起こる可能性が高くなる。特に、読み出し時に参照セルから参照電位を作り出す方法では、この参照セルが頻繁にアクセスされるため、読み出しディスターブを受ける確率が最も高い。つまり、読み出し時、参照セルのデータが“０”、“１”によらず、参照セルに対しては同じ方向から読み出し電流を流す。そのため、参照セルの一方は書き込み電流と読み出し電流が同じ向きに流れ、参照セルの他方は書き込み電流と読み出し電流が逆向きに流れる。従って、後者のデータが書き込まれた参照セルにおいては、読み出しディスターブが起こり易いといえる。
【特許文献１】米国特許第7,105,870号明細書
【特許文献２】米国特許第5,695,864号明細書
【特許文献３】米国特許第6,392,923号明細書
【非特許文献１】IEEE Journal of Solid-Static Circuits, Vol.38, No.5, May 2003, pp.769-773
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、セルアレイの占有面積の増大を抑制しつつ、参照素子のデータ設定の自由度を高め、かつ参照素子における読み出しディスターブの発生を抑制することが可能な抵抗変化メモリを提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様による抵抗変化メモリは、互いに同一方向に延在された第１及び第２のビット線と、前記第１及び第２のビット線と平行に延在された第３のビット線と、互いに同一方向に延在された第４及び第５のビット線と、前記第４及び第５のビット線と平行に延在された第６のビット線と、一端が前記第１のビット線に接続され、他端が前記第３のビット線に接続され、第１の抵抗状態又は第２の抵抗状態に変化する第１のメモリ素子と、一端が前記第４のビット線に接続され、他端が前記第６のビット線に接続され、前記第１の抵抗状態に設定された第１の参照素子と、前記第１の参照素子とペアになり、一端が前記第５のビット線に接続され、他端が前記第６のビット線に接続され、前記第２の抵抗状態に設定された第２の参照素子と、第１の入力端子が前記第１のビット線に接続され、第２の入力端子が前記第４のビット線に接続されたセンスアンプとを具備する。
【発明の効果】
【００１３】
本発明によれば、セルアレイの占有面積の増大を抑制しつつ、参照素子のデータ設定の自由度を高め、かつ参照素子における読み出しディスターブの発生を抑制することが可能な抵抗変化メモリを提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［１］概要
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリの模式図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリの概要について説明する。
【００１６】
図１に示すように、本実施形態では、あらかじめ“０”、“１”データが書き込まれた参照セル２０から読み出し時の参照信号を生成するため、センスアンプＳ／Ａの第１の入力端子にはメモリセル１０が接続され、センスアンプＳ／Ａの第２の入力端子には参照セル２０が接続されている。
【００１７】
メモリセル１０は、ＭＴＪ素子（磁気抵抗効果素子）ＭＴＪとトランジスタＴｒ０とを有している。ＭＴＪ素子ＭＴＪは、磁化方向が固定されたピン層ｐ、磁化方向が書き込み電流方向に応じて変化するフリー層ｆ、ピン層ｐとフリー層ｆに挟まれた非磁性層ｎで構成されている。ピン層ｐはトランジスタＴｒ０の電流経路の一端に接続され、トランジスタＴｒ０の電流経路の他端は接地端子に接続されている。フリー層ｆはビット線ＢＬ０に接続され、このビット線ＢＬ０には電流源Ｌ１が接続されている。
【００１８】
参照セル２０では、低抵抗状態Ｒｍｉｎに設定された低抵抗セルＡと高抵抗状態Ｒｍａｘに設定された高抵抗セルＢとがペアになって互いに直列接続されている。低抵抗セルＡは互いに並列接続された２つのセルからなり、高抵抗セルＢは互いに並列接続された２つのセルからなる。このため、本図では、参照セル２０は、４つのセルで構成されている。但し、低抵抗セルＡ及び高抵抗セルＢのそれぞれは、少なくとも１つのセルを有していればよく、３つ以上でもよい。参照セル２０とメモリセル１０は構造的には全く同じものであり、参照セル２０の数は読み出し時に選択するワード線の数を変えるだけで変更可能であるので、参照セル２０の数はデバイス作成後に自由に変更することができる。参照セル２０の数を変えることで、参照セル２０の合成抵抗として様々な抵抗値を実現することができる。これにより、参照信号として、中間値ではなく、他の値を利用したい場合にも、参照セル２０の数を変えることで対応可能である。例えば、低抵抗セルＡ及び高抵抗セルＢをそれぞれ３つずつ使えば、合成抵抗として、（Ｒｍａｘ＋Ｒｍｉｎ）／３が実現できる。尚、後述する図５等のようにビット線ＢＬ１−２、ＢＬ２−２に参照セルしかついていない場合は、その参照セルの数は作る前に決めておくことが望ましい。
【００１９】
参照セル２０の各セルは、メモリセル１０と同様、互いに直列接続されたＭＴＪ素子とトランジスタで構成されている。具体的には、低抵抗セルＡの一方は、参照素子ＲＥＦ１とトランジスタＴｒ１とを有する。低抵抗セルＡの他方は、参照素子ＲＥＦ２とトランジスタＴｒ２とを有する。高抵抗セルＢの一方は、参照素子ＲＥＦ３とトランジスタＴｒ３とを有する。高抵抗セルＢの他方は、参照素子ＲＥＦ４とトランジスタＴｒ４とを有する。
【００２０】
参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＦＥ４のそれぞれは、ＭＴＪ素子からなるため、ピン層ｐ、フリー層ｆ、ピン層ｐとフリー層ｆに挟まれた非磁性層ｎで構成されている。ここで、参照素子ＲＥＦ１、ＲＥＦ２は、低抵抗状態Ｒｍｉｎにするために、ピン層ｐ及びフリー層ｆの磁化は平行状態に設定されている。一方、参照素子ＲＥＦ３、ＲＥＦ４は、高抵抗状態Ｒｍａｘにするために、ピン層ｐ及びフリー層ｆの磁化は反平行状態に設定されている。尚、本実施形態では、低抵抗状態Ｒｍｉｎを“０”データとし、高抵抗状態Ｒｍａｘを“１”データとする。
【００２１】
参照素子ＲＥＦ１、ＲＥＦ２のフリー層ｆは、ビット線ＢＬ１を介してセンスアンプＳ／Ａに接続されている。参照素子ＲＥＦ３、ＲＥＦ４のフリー層ｆは、ビット線ＢＬ２を介して接地端子に接続されている。参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＦＥ４のピン層ｐのそれぞれは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の電流経路の一端に接続されている。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の電流経路の他端は、ビット線ＢＬ３に接続されている。従って、低抵抗セルＡと高抵抗セルＢは、ビット線ＢＬ３を介して直列接続されている。
【００２２】
このような本実施形態の読み出し動作では、メモリセル１０の抵抗状態を読み出す際、参照セル２０で読み出し用の参照電位を生成する。ここで、“０”、“１”データの書き込まれた各参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４には、書き込み時と同じ方向の読み出し電流Ｉ２がそれぞれ流れる。つまり、スピン注入書き込みでは、“０”データを書き込む場合はフリー層ｆからピン層ｐに電流を流し、“１”データを書き込む場合はピン層ｐからフリー層ｆに電流を流す。そして、本実施形態の読み出しでは、“０”データが設定された参照素子ＲＥＦ１、ＲＥＦ２には、“０”書き込み方向と同じく、フリー層ｆからピン層ｐに読み出し電流Ｉ２を流す。一方、“１”データが設定された参照素子ＲＥＦ３、ＲＥＦ４には、“１”書き込み方向と同じく、ピン層ｐからフリー層ｆに読み出し電流Ｉ２を流す。
【００２３】
［２］参照セル
［２−１］回路構成
図２は、本発明の一実施形態に係る参照セルの概略的な回路図を示す。以下に、中間抵抗Ｒｍｉｄを実現するための参照セルの回路構成について、メモリセルの回路構成と合わせて説明する。
【００２４】
図２に示すように、ビット線ＢＬ１、ＢＬ２にそれぞれ２つずつ参照セルが接続されている。ここで、ビット線ＢＬ１に接続された２つの参照セルは低抵抗状態Ｒｍｉｎに設定された低抵抗セルＡであり、ビット線ＢＬ２に接続された２つの参照セルは高抵抗状態Ｒｍａｘに設定された高抵抗セルＢである。
【００２５】
ビット線ＢＬ１の一端にはインプット端子Ｔｉｎを取り付け、ビット線ＢＬ２の一端にはアウトプット端子Ｔｏｕｔを取り付ける。参照素子ＲＥＦ１、ＲＥＦ２に第１のデータ（本例では“０”）に対応するデータを書き込んでおき、参照素子ＲＥＦ３、ＲＥＦ４に第１のデータとは異なる第２のデータ（本例では“１”）に対応するデータを書き込んでおく。そして、４つの参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４と直列にそれぞれ接続された４つの選択トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のみをＯＮ（短絡）にして、残りのメモリセルの選択トランジスタをＯＦＦ（開放）にする。これにより、インプット端子Ｔｉｎとアウトプット端子Ｔｏｕｔの間に、中間抵抗Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２が生成される。
【００２６】
具体的には、低抵抗状態Ｒｍｉｎの参照素子ＲＥＦ１と高抵抗状態Ｒｍａｘの参照素子ＲＥＦ３とが直列接続され、低抵抗状態Ｒｍｉｎの参照素子ＲＥＦ２と高抵抗状態Ｒｍａｘの参照素子ＲＥＦ４とが直列接続され、これらが並列接続されている。これにより、参照セル２０全体の抵抗は、（Ｒｍａｘ＋Ｒｍｉｎ）／２となる。従って、本実施形態の参照セル２０の回路構成によれば、従来と同様、最も読み出しマージンを広く確保できる中間抵抗を生成できる。
【００２７】
ここで、“０”データが書き込まれた参照素子ＲＥＦ１、ＲＥＦ２には“０”書き込み電流と同じ向きに読み出し電流Ｉが流れ、“１”データが書き込まれた参照素子ＲＥＦ３、ＲＥＦ４には“１”書き込み電流と同じ向きに読み出し電流Ｉが流れることになり、読み出しディスターブが軽減できる。尚、本例では、参照素子（ＭＴＪ素子）ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４のピン層ｐ側が、選択トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４に接続されている場合を考えている。
【００２８】
［２−２］レイアウト及び断面構造
図３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図を示す。図４は、図３のＩＶ−ＩＶ線に沿った参照セルの模式的な断面図を示す。以下に、参照セルのレイアウト及び断面構造について説明する。
【００２９】
図３に示すように、３本のビット線ＢＬ１、ＢＬ２、ＢＬ３は同一方向に平行に延在している。ここで、ビット線ＢＬ１とビット線ＢＬ２とは、同一直線上に延在し、低抵抗セルＡと高抵抗セルＢとの間で互いに分断されている。ビット線ＢＬ１下には、参照素子ＲＥＦ１、ＲＥＦ２が配置されている。ビット線ＢＬ２下には、参照素子ＲＥＦ３、ＲＥＦ４が配置されている。
【００３０】
ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、ビット線ＢＬ１、ＢＬ２、ＢＬ３と交差するように延在している。このワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、選択トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲートにそれぞれ繋がっている。ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４には、ビット線ＢＬ１、ＢＬ２、ＢＬ３の延在方向に突出する突出部が形成されている。具体的には、参照素子ＲＥＦ１の横に位置するワード線ＷＬ１はビット線ＢＬ１、ＢＬ３間に突出部を有し、参照素子ＲＥＦ２の横に位置するワード線ＷＬ２はビット線ＢＬ１、ＢＬ３間に突出部を有し、参照素子ＲＥＦ３の横に位置するワード線ＷＬ３はビット線ＢＬ２、ＢＬ３間に突出部を有し、参照素子ＲＥＦ４の横に位置するワード線ＷＬ４はビット線ＢＬ２、ＢＬ３間に突出部を有している。
【００３１】
図４に示すように、参照セル２０は、半導体基板１上に選択トランジスタＴｒ１、Ｔｒ３が形成されている。このトランジスタＴｒ１、Ｔｒ３は、半導体基板１上にゲート電極となるワード線ＷＬ１、ＷＬ３が形成され、このワード線ＷＬ１、ＷＬ３の両側の半導体基板１内にはソース／ドレイン拡散層３ａ、３ｂが形成されている。半導体基板１の素子領域は、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域２により分離されている。
【００３２】
ソース／ドレイン拡散層３ａには、コンタクト４ａ、６及び配線５を介して、参照素子ＲＥＦ１、ＲＥＦ３が接続されている。参照素子ＲＥＦ１、ＲＥＦ３は、コンタクト７を介して、ビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。ソース／ドレイン拡散層３ｂには、コンタクト４ｂを介して、ビット線ＢＬ３が接続されている。ここで、ビット線ＢＬ１とビット線ＢＬ２とは同一配線層に形成されている。ビット線ＢＬ３は、例えば、ビット線ＢＬ１、ＢＬ２と異なる配線層（ビット線ＢＬ１、ＢＬ２より下層の配線層）に形成されている。
【００３３】
このような参照セル２０は、参照信号を生成する時、図３に示すように、参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４に読み出し電流Ｉが流れる。ここで、図４の断面図見ると、“０”データが書き込まれた参照素子ＲＥＦ１、ＲＥＦ２ではＩ１の向き（紙面下から上に向かう方向）に読み出し電流が流れ、“１”データが書き込まれた参照素子ＲＥＦ３、ＲＥＦ４ではＩ２の向き（紙面上から下に向かう方向）に読み出し電流が流れる。従って、参照素子ＲＥＦ１、ＲＥＦ２と参照素子ＲＥＦ３、ＲＥＦ４とは、互いに逆方向に読み出し電流が流れる。
【００３４】
［３］読み出し回路
本実施形態の読み出し動作では、トンネル磁気抵抗効果を利用する。トンネル磁気抵抗効果とは、ピン層ｐとフリー層ｆの２つの磁化方向の相対的な関係（平行／反平行）により、ＭＴＪ素子の抵抗が変化する現象である。具体的には、フリー層ｆの磁化がピン層ｐに対して平行の場合に絶縁層を通して電流が流れ易くなり（抵抗が小さくなり）、反平行な場合に電流が流れ難くなる（抵抗が大きくなる）。フリー層ｆの磁化方向がピン層ｐに対して平行か反平行かによって、“０”又は“１”に対応させれば、ＭＴＪ素子の抵抗を読み取ることで、書き込まれたデータを読み取ることのできるメモリ素子を作ることができる。
【００３５】
本実施形態では、読み出し対象セルのＭＴＪ素子の抵抗値の判断に、参照セルで生成した参照信号が用いられる。このような参照信号を生成する読み出し系の回路について、以下に具体的に説明する。
【００３６】
［３−１］読み出し回路例１
図５は、本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例１の概略的な回路図を示す。以下に、本実施形態の読み出し回路例１の回路構成について、メモリセルの回路構成と合わせて説明する。
【００３７】
図５に示すように、複数のセルがマトリックス状に配置され、セルアレイＣＡ１とセルアレイＣＡ２がそれぞれ形成されている。本実施形態では、１つの読み出したいセルに対して、４つの参照セルを選択する必要があるため、このように２つのセルアレイＣＡ１、ＣＡ２を用意しておく。
【００３８】
センスアンプＳ／Ａの第１の入力端子にはセルアレイＣＡ１がデータバスＤＢ１−１を介して接続され、センスアンプＳ／Ａの第２の入力端子にはセルアレイＣＡ２がデータバスＤＢ２−１を介して接続されている。このセルアレイＣＡ１、ＣＡ２の詳細については、セルアレイＣＡ１を例に挙げて以下に述べる。尚、セルアレイ２は、セルアレイ１と同様の構成であるため、説明は省略する。
【００３９】
セルアレイＣＡ１は、メモリセル群ＭＣ１と参照セル群ＲＣ１とで構成されている。メモリセル群ＭＣ１内のメモリセル１０−１は、ＭＴＪ素子ＭＴＪ１とトランジスタＴｒ１−０とを有している。参照セル群ＲＣ１内の参照セル２０−１は、“０”データ（低抵抗状態Ｒｍｉｎ）に設定された低抵抗セルＡ１と“１”データ（高抵抗状態Ｒｍａｘ）に設定された高抵抗セルＢ１とがペアになって設けられている。低抵抗セルＡ１は２つのセルで構成され、高抵抗セルＢ１は２つのセルで構成されている。低抵抗セルＡ１の一方のセルは、ＭＴＪ素子からなる参照素子ＲＥＦ１−１とトランジスタＴｒ１−１とを有する。低抵抗セルＡ１の他方のセルは、ＭＴＪ素子からなる参照素子ＲＥＦ１−２とトランジスタＴｒ１−２とを有する。高抵抗セルＢ１の一方のセルは、ＭＴＪ素子からなる参照素子ＲＥＦ１−３とトランジスタＴｒ１−３とを有する。高抵抗セルＢ１の他方のセルは、ＭＴＪ素子からなる参照素子ＲＥＦ１−４とトランジスタＴｒ１−４とを有する。
【００４０】
ＭＴＪ素子ＭＴＪ１、参照素子ＲＥＦ１−１、ＲＥＦ１−２の一端は、１本の共通のビット線ＢＬ１−１に接続されている。参照素子ＲＥＦ１−３、ＲＥＦ１−４の一端は、１本の共通のビット線ＢＬ１−２に接続されている。ここで、ビット線ＢＬ１−１、ＢＬ１−２は、互いに分断されている。トランジスタＴｒ１−０、Ｔｒ１−１、Ｔｒ１−２、Ｔｒ１−３、Ｔｒ１−４の電流経路の一端は、１本の共通のビット線ＢＬ１−３に接続されている。このような接続関係により、２つのセルが互いに並列接続された低抵抗セルＡと２つのセルが互いに並列接続された高抵抗セルＢとが、直列接続されている。
【００４１】
ビット線ＢＬ１−１の一端にはトランジスタＴｒ１−５が接続され、このトランジスタＴｒ１−５はデータバスＤＢ１−１に接続されている。このデータバスＤＢ１−１はセンスアンプＳ／Ａの入力端子に接続されており、電流源Ｌ１がデータバスＤＢ１−１に接続されている。ビット線ＢＬ１−３の一端にはトランジスタＴｒ１−６が接続され、このトランジスタＴｒ１−６はデータバスＤＢ１−２に接続されている。このデータバスＤＢ１−２は、接地端子に接続されている。ビット線ＢＬ１−３の他端はデータバスＤＢ１−１に接続されておらず、ビット線ＢＬ１−２の一端はデータバスＤＢ１−２に接続されている。
【００４２】
このような読み出し回路例１を用いた読み出し動作は、次のように行われる。読み出し対象セルがセルアレイＣＡ１内のメモリセル１０−１の場合、参照信号はセルアレイＣＡ２内の参照セル２０−２で生成する。つまり、参照信号の生成には、メモリセル１０−１に繋がるデータバスＤＢ１−１と異なるデータバスＤＢ２−１に繋がる参照セル２０−２を用いる。
【００４３】
まず、読み出し対象側のセルアレイＣＡ１において、ＭＴＪ素子ＭＴＪ１に直列に接続されたＭＯＳトランジスタＴｒ１−０をＯＮにし、ビット線ＢＬ１−１とデータバスＤＢ１−１の間に挿入されたトランジスタＴｒ１−５をＯＮにし、ビット線ＢＬ１−３とデータバスＤＢ１−２の間に挿入されたトランジスタＴｒ１−６をＯＮにする。この際、セルアレイＣＡ１内のトランジスタＴｒ１−０、Ｔｒ１−５、Ｔｒ１−６以外のトランジスタは全てＯＦＦにする。そして、データバスＤＢ１−１をセンスアンプＳ／Ａの入力端子の一方に接続し、データバスＤＢ１−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ１−１に読み出し電流用の電流源Ｌ１をつなぐ。これにより、読み出し電流Ｉ１は、図示する経路で流れる。すなわち、読み出し電流Ｉ１は、電流源Ｌ１から、データバスＤＢ１−１、トランジスタＴｒ１−５、ビット線ＢＬ１−１、ＭＴＪ素子ＭＴＪ１、トランジスタＴｒ１−０、ビット線ＢＬ１−３、トランジスタＴｒ１−６、データバスＤＢ１−２を通って、接地端子ＧＮＤに流れ込む。
【００４４】
一方、参照信号生成側のセルアレイＣＡ２においては、以下のようにして参照信号が生成される。セルアレイＣＡ２内では、参照素子ＲＥＦ２−１、ＲＥＦ２−２を低抵抗状態Ｒｍｉｎ（“０”データ）に設定しておき、参照素子ＲＥＦ２−３、ＲＥＦ２−４を高抵抗状態Ｒｍａｘ（“１”データ）に設定しておく。参照素子ＲＥＦ２−１、ＲＥＦ２−２、ＲＥＦ２−３、ＲＥＦ２−４のそれぞれと直列につながれたＭＯＳトランジスタＴｒ２−１、Ｔｒ２−２、Ｔｒ２−３、Ｔｒ２−４をＯＮにする。参照素子ＲＥＦ２−１、ＲＥＦ２−２の接続されたビット線ＢＬ２−１とデータバスＤＢ２−１との間のトランジスタＴｒ２−５をＯＮにする。セルアレイＣＡ２内のトランジスタＴｒ２−１、Ｔｒ２−２、Ｔｒ２−３、Ｔｒ２−４、Ｔｒ２−５以外のトランジスタを全てＯＦＦにする。そして、データバスＤＢ２−１をセンスアンプＳ／Ａの入力端子の他方に接続し、データバスＤＢ２−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ２−１に読み出し電流用の電流源Ｌ２をつなぐ。これにより、読み出し電流Ｉ２は、図示する経路で流れる。すなわち、読み出し電流Ｉ２は、電流源Ｌ２から、データバスＤＢ２−１、トランジスタＴｒ２−５、ビット線ＢＬ２−１、参照素子ＲＥＦ２−１、ＲＥＦ２−２、トランジスタＴｒ２−１、Ｔｒ２−２、ビット線ＢＬ２−３、トランジスタＴｒ２−３、Ｔｒ２−４、参照素子ＲＥＦ２−３、ＲＥＦ２−４、ビット線ＢＬ２−２、データバスＤＢ２−２を通って、接地端子ＧＮＤに流れ込む。
【００４５】
上述するような接続を行うことで、参照素子ＲＥＦ２−１、ＲＥＦ２−２、ＲＥＦ２−３、ＲＥＦ２−４により、データバスＤＢ２−１、ＤＢ２−２間にできる合成抵抗はＲｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２となる。このように参照セル２０−２で生成された中間抵抗Ｒｍｉｄとメモリセル１０−１のＭＴＪ素子ＭＴＪ１の抵抗値とをセンスアンプＳ／Ａで比較することにより、データの読み出しが行われる。具体的には、ＭＴＪ素子ＭＴＪ１の抵抗値が中間抵抗Ｒｍｉｄよりも高い場合は、“１”データであると判断され、ＭＴＪ素子ＭＴＪ１の抵抗値が中間抵抗Ｒｍｉｄよりも低い場合は、“０”データであると判断される。
【００４６】
［３−２］読み出し回路例２
図６は、本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例２の概略的な回路図を示す。本図では、セルアレイＣＡ１、ＣＡ２を省略して記載するが、読み出し回路例１のようにメモリセル群及び参照セル群が形成されるものとする。以下に、本実施形態の読み出し回路例２の回路構成について、メモリセルの回路構成と合わせて説明する。尚、ここでは、読み出し回路例１と同様の構成については説明を省略する。
【００４７】
上述する図５の読み出し回路例１では、読み出し対象セルとなるメモリセル１０−１がビット線ＢＬ１−１に繋がっていたのに対し、図６の読み出し回路例２では、読み出し対象セルとなるメモリセル１０−１ｂがビット線ＢＬ１−２にも繋がっている。
【００４８】
具体的には、図６に示すように、ビット線ＢＬ１−１にメモリセル１０−１ａが接続されているだけでなく、ビット線ＢＬ１−２にもメモリセル１０−１ｂが接続されている。そして、ビット線ＢＬ１−２に繋がるメモリセル１０−１ｂが読み出し対象になることを考慮すると、読み出し回路例２のセルアレイＣＡ１は、読み出し回路例１の回路構成にトランジスタＴｒ１−７、Ｔｒ１−８を付加した構成となる。トランジスタＴｒ１−７は、ビット線１−２とデータバスＤＢ１−２との間に設けられ、トランジスタＴｒ１−８は、ビット線１−３とデータバスＤＢ１−１との間に設けられている。
【００４９】
このような読み出し回路例２を用いた読み出し動作は、次のように行われる。ここでは、読み出し対象セルをセルアレイＣＡ１内のメモリセル１０−１ｂとし、参照信号はセルアレイＣＡ２内の参照セル２０−２で生成する。
【００５０】
まず、読み出し対象側のセルアレイＣＡ１において、ＭＴＪ素子ＭＴＪ１ｂに直列に接続されたＭＯＳトランジスタＴｒ１−０ｂをＯＮにし、ビット線ＢＬ１−３とデータバスＤＢ１−１の間に挿入されたトランジスタＴｒ１−８をＯＮにし、ビット線ＢＬ１−２とデータバスＤＢ１−２の間に挿入されたトランジスタＴｒ１−７をＯＮにする。この際、セルアレイＣＡ１内のトランジスタＴｒ１−０ｂ、Ｔｒ１−７、Ｔｒ１−８以外のトランジスタは全てＯＦＦにする。そして、データバスＤＢ１−１をセンスアンプＳ／Ａの入力端子の一方に接続し、データバスＤＢ１−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ１−１に読み出し電流用の電流源Ｌ１をつなぐ。これにより、読み出し電流Ｉ１は、図示する経路で流れる。すなわち、読み出し電流Ｉ１は、電流源Ｌ１から、データバスＤＢ１−１、トランジスタＴｒ１−８、ビット線ＢＬ１−３、トランジスタＴｒ１−０ｂ、ＭＴＪ素子ＭＴＪ１ｂ、ビット線ＢＬ１−２、トランジスタＴｒ１−７、データバスＤＢ１−２を通って、接地端子ＧＮＤに流れ込む。
【００５１】
一方、参照信号生成側のセルアレイＣＡ２においては、上述する読み出し回路例１の場合と同様に読み出し電流Ｉ２を流し、参照素子ＲＥＦ２−１、ＲＥＦ２−２、ＲＥＦ２−３、ＲＥＦ２−４により、データバスＤＢ２−１、ＤＢ２−２間に合成抵抗Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２を生成する。このように参照セル２０−２で生成された中間抵抗Ｒｍｉｄとメモリセル１０−１ｂのＭＴＪ素子ＭＴＪ１ｂの抵抗値とをセンスアンプＳ／Ａで比較することにより、データの読み出しが行われる。
【００５２】
以上のような読み出し回路例２では、ビット線ＢＬ１−２とデータバスＤＢ１−２との間にトランジスタＴｒ１−７を設け、ビット線１−３とデータバスＤＢ１−１との間にトランジスタＴｒ１−８を設けている。これにより、ビット線１−２に繋がるメモリセル１０−１ｂを読み出すことができる。
【００５３】
［３−３］読み出し回路例３
図７及び図８は、本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例３の概略的な回路図を示す。以下に、本実施形態の読み出し回路例３の回路構成について、メモリセルの回路構成と合わせて説明する。尚、ここでは、読み出し回路例１と同様の構成については説明を省略する。
【００５４】
上述する図５の読み出し回路例１では、ビット線ＢＬ１−１とビット線ＢＬ１−２とが分断されていた。これに対し、図７及び図８の読み出し回路例３のセルアレイＣＡ１では、ビット線ＢＬ１−１とビット線ＢＬ１−２との間にトランジスタＴｒ１−９が配置され、このトランジスタＴｒ１−９のＯＮ／ＯＦＦによりビット線ＢＬ１−１、ＢＬ１−２が導通／非導通となる。さらに、ビット線ＢＬ１−２とデータバスＤＢ１−２との間にトランジスタＴｒ１−７が設けられている。
【００５５】
このような読み出し回路例３を用いた読み出し動作は、次のように行われる。ここでは、読み出し対象セルをセルアレイＣＡ１内のメモリセル１０−１ａ又はメモリセル１０−１ｂとし、参照信号はセルアレイＣＡ２内の参照セル２０−２で生成する。尚、参照信号の生成については、上述する読み出し回路例１の場合と同様であるため、説明は省略する。
【００５６】
まず、図７を用いて、メモリセル１０−１ａのデータを読み出す場合について説明する。読み出し対象側のセルアレイＣＡ１において、ＭＴＪ素子ＭＴＪ１ａに直列に接続されたＭＯＳトランジスタＴｒ１−０ａをＯＮにし、ビット線ＢＬ１−１とデータバスＤＢ１−１の間に挿入されたトランジスタＴｒ１−５をＯＮにし、ビット線ＢＬ１−３とデータバスＤＢ１−２の間に挿入されたトランジスタＴｒ１−６をＯＮにする。この際、セルアレイＣＡ１内のトランジスタＴｒ１−０ａ、Ｔｒ１−５、Ｔｒ１−６以外のトランジスタは全てＯＦＦにする。そして、データバスＤＢ１−１をセンスアンプＳ／Ａの入力端子の一方に接続し、データバスＤＢ１−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ１−１に読み出し電流用の電流源Ｌ１をつなぐ。これにより、読み出し電流Ｉ１は、図５の読み出し回路例１と同様、図示する経路で流れる。すなわち、読み出し電流Ｉ１は、電流源Ｌ１から、データバスＤＢ１−１、トランジスタＴｒ１−５、ビット線ＢＬ１−１、ＭＴＪ素子ＭＴＪ１ａ、トランジスタＴｒ１−０ａ、ビット線ＢＬ１−３、トランジスタＴｒ１−６、データバスＤＢ１−２を通って、接地端子ＧＮＤに流れ込む。
【００５７】
このようなメモリセル１０−１ａの読み出しの場合、ビット線ＢＬ１−２、ＢＬ１−３間のトランジスタＴｒ１−９、ビット線ＢＬ２−２、ＢＬ２−３間のトランジスタＴｒ２−９は、ともにＯＦＦ状態である。
【００５８】
次に、図８を用いて、メモリセル１０−１ｂのデータを読み出す場合について説明する。読み出し対象側のセルアレイＣＡ１において、ＭＴＪ素子ＭＴＪ１ｂに直列に接続されたＭＯＳトランジスタＴｒ１−０ｂをＯＮにし、ビット線ＢＬ１−１とデータバスＤＢ１−１の間に挿入されたトランジスタＴｒ１−５をＯＮにし、ビット線ＢＬ１−１とビット線ＢＬ１−２との間に挿入されたトランジスタＴｒ１−９をＯＮにする。ビット線ＢＬ１−３とデータバスＤＢ１−２の間に挿入されたトランジスタＴｒ１−６をＯＮにする。この際、セルアレイＣＡ１内のトランジスタＴｒ１−０ｂ、Ｔｒ１−５、Ｔｒ１−６、Ｔｒ１−９以外のトランジスタは全てＯＦＦにする。そして、データバスＤＢ１−１をセンスアンプＳ／Ａの入力端子の一方に接続し、データバスＤＢ１−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ１−１に読み出し電流用の電流源Ｌ１をつなぐ。これにより、読み出し電流Ｉ１は、図示する経路で流れる。すなわち、読み出し電流Ｉ１は、電流源Ｌ１から、データバスＤＢ１−１、トランジスタＴｒ１−５、ビット線ＢＬ１−１、トランジスタＴｒ１−９、ビット線ＢＬ１−２、ＭＴＪ素子ＭＴＪ１ｂ、トランジスタＴｒ１−０ｂ、ビット線ＢＬ１−２、トランジスタＴｒ１−６、データバスＤＢ１−２を通って、接地端子ＧＮＤに流れ込む。
【００５９】
このようなメモリセル１０−１ｂの読み出しの場合、ビット線ＢＬ１−２、ＢＬ１−３間のトランジスタＴｒ１−９はＯＮ状態であるが、ビット線ＢＬ２−２、ＢＬ２−３間のトランジスタＴｒ２−９はＯＦＦ状態である。
【００６０】
上述する結果、読み出されたＭＴＪ素子ＭＴＪ１ａ又はＭＴＪ素子ＭＴＪ１ｂの抵抗は、参照セル２０−２で生成された中間抵抗Ｒｍｉｄと比較することにより、データの判別が行われる。
【００６１】
以上のような読み出し回路例３では、セルアレイＣＡ１の場合、ビット線ＢＬ１−１とビット線ＢＬ１−２との間にトランジスタＴｒ１−９を設けている。これにより、ビット線１−２に繋がるメモリセル１０−１ｂを読み出す場合にトランジスタＴｒ１−５、Ｔｒ１−６、Ｔｒ１−９をＯＮにすることで、読み出し電流の向きを制御でき、読み出し回路例２とは異なる電流経路にできる。つまり、読み出し回路例３によれば、読み出し回路例２と反対に、読み出したいセル１０−１ｂ内においてＭＴＪ素子ＭＴＪ１ｂからトランジスタＴｒ１−０ｂに向かって電流を流すことができる。
【００６２】
［３−４］読み出し回路例４
図９は、本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例４の概略的な回路図を示す。以下に、本実施形態の読み出し回路例４の回路構成について、メモリセルの回路構成と合わせて説明する。
【００６３】
上述する読み出し回路例１〜３では、例えば参照セル群ＲＣ１は４本のワード線ＷＬ１−１、ＷＬ１−２、ＷＬ１−３、ＷＬ１−４を用いていた。これに対し、読み出し回路例４では、例えば参照セル群ＲＣ１は２本のワード線ＷＬ１−１、ＷＬ１−２を用いている。ここでは、セルアレイＣＡ２の参照セル２０−２を例に挙げ、以下に具体的な構成について説明する。
【００６４】
図９に示すように、低抵抗セルＡ２の各トランジスタＴｒ２−１、Ｔｒ２−２は、同じワード線ＷＬ２−１に接続され、高抵抗セルＢ２の各トランジスタＴｒ２−３、Ｔｒ２−４は、同じワード線ＷＬ２−２に接続されている。
【００６５】
低抵抗セルＡ２の一方のセルと高抵抗セルＢ２の一方のセルは同じカラムに配置され、低抵抗セルＡ２の他方のセルと高抵抗セルＢ２の他方のセルは同じカラムに配置されている。すなわち、参照素子ＲＥＦ２−１とトランジスタＴｒ２−１とからなる低抵抗セルＡ２はビット線ＢＬ２−１、ＢＬ２−３に接続され、参照素子ＲＥＦ２−３とトランジスタＴｒ２−３とからなる高抵抗セルＢ２はビット線ＢＬ２−２、ＢＬ２−３に接続されている。一方、参照素子ＲＥＦ２−２とトランジスタＴｒ２−２とからなる低抵抗セルＡ２はビット線ＢＬ２−４、ＢＬ２−６に接続され、参照素子ＲＥＦ２−４とトランジスタＴｒ２−４とからなる高抵抗セルＢ２はビット線ＢＬ２−５、ＢＬ２−６に接続されている。そして、ビット線ＢＬ２−１、ＢＬ２−４は共通のデータバスＤＢ２−１に接続し、ビット線ＢＬ２−２、ＢＬ２−５は共通のデータバスＤＢ２−２に接続している。
【００６６】
このような読み出し回路例４を用いた読み出し動作は、次のように行われる。ここでは、読み出し対象セルをセルアレイＣＡ１内のメモリセル１０−１とし、参照信号はセルアレイＣＡ２内の参照セル２０−２で生成する。尚、メモリセル１０−１の抵抗値の読み出しについては、上述する読み出し回路例１の場合と同様であるため、説明は省略する。
【００６７】
参照信号生成側のセルアレイＣＡ２においては、以下のようにして参照信号が生成される。セルアレイＣＡ２内では、参照素子ＲＥＦ２−１、ＲＥＦ２−２を低抵抗状態Ｒｍｉｎ（“０”データ）に設定しておき、参照素子ＲＥＦ２−３、ＲＥＦ２−４を高抵抗状態Ｒｍａｘ（“１”データ）に設定しておく。参照素子ＲＥＦ２−１、ＲＥＦ２−２、ＲＥＦ２−３、ＲＥＦ２−４のそれぞれと直列につながれたＭＯＳトランジスタＴｒ２−１、Ｔｒ２−２、Ｔｒ２−３、Ｔｒ２−４をＯＮにする。参照素子ＲＥＦ２−１の接続されたビット線ＢＬ２−１とデータバスＤＢ２−１との間のトランジスタＴｒ２−５をＯＮにする。参照素子ＲＥＦ２−２の接続されたビット線ＢＬ２−４とデータバスＤＢ２−１との間のトランジスタＴｒ２−１０をＯＮにする。セルアレイＣＡ２内のトランジスタＴｒ２−１、Ｔｒ２−２、Ｔｒ２−３、Ｔｒ２−４、Ｔｒ２−５、Ｔｒ２−１０以外のトランジスタを全てＯＦＦにする。そして、データバスＤＢ２−１をセンスアンプＳ／Ａの入力端子の他方に接続し、データバスＤＢ２−２を接地端子ＧＮＤに接続する。さらに、データバスＤＢ２−１に読み出し電流用の電流源Ｌ２をつなぐ。これにより、読み出し電流Ｉ２は、図示する経路で流れる。すなわち、読み出し電流Ｉ２は、電流源Ｌ２から、データバスＤＢ２−１、トランジスタＴｒ２−５、ビット線ＢＬ２−１、参照素子ＲＥＦ２−１、トランジスタＴｒ２−１、ビット線ＢＬ２−３、トランジスタＴｒ２−３、参照素子ＲＥＦ２−３、ビット線ＢＬ２−２、データバスＤＢ２−２を流れるとともに、電流源Ｌ２から、データバスＤＢ２−１、トランジスタＴｒ２−１０、ビット線ＢＬ２−４、参照素子ＲＥＦ２−３、トランジスタＴｒ２−３、ビット線ＢＬ２−６、トランジスタＴｒ２−４、参照素子ＲＥＦ２−４、ビット線ＢＬ２−５、データバスＤＢ２−２を流れる。
【００６８】
上述するような接続を行うことで、参照素子ＲＥＦ２−１、ＲＥＦ２−２、ＲＥＦ２−３、ＲＥＦ２−４により、データバスＤＢ２−１、ＤＢ２−２間にできる合成抵抗は、上記読み出し回路例１〜３と同様、Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２となる。このように参照セル２０−２で生成された中間抵抗Ｒｍｉｄとメモリセル１０−１のＭＴＪ素子ＭＴＪ１の抵抗値とをセンスアンプＳ／Ａで比較することにより、データの読み出しが行われる。
【００６９】
以上のような読み出し回路例４では、次のような効果が得られる。読み出し回路例１〜３では、１つのデータカラムを使用し、４つの参照セルに対してそれぞれワード線を設けている。従って、読み出し時に４本のワード線を同時に活性化しなければならないため、非常に大きな容量を充電する必要が生じ、読み出し時間が長くなる恐れがある。これに対し、読み出し回路例４では、２つのデータカラムを使用することで、読み出し時に同時に活性化しなければならないワード線の数を半分に減らすことができる。このため、読み出し回路例１〜３と比べて、読み出し時間を短縮することができる。
【００７０】
［４］書き込み回路
本実施形態の書き込み動作では、スピン注入方式を採用する。スピン注入方式では、ＭＴＪ素子に直接電流を流し、フリー層の磁化を反転させる。電流の流す向きにより、フリー層のピン層に対する相対的な磁化方向が決定される。具体的には、フリー層側からピン層側にぬける電流により、フリー層とピン層の磁化は平行になり、ピン層側からフリー層側にぬける電流により、フリー層とピン層の磁化は反平行となる。従って、スピン注入方式では、ＭＴＪ素子に対して書き込み電流を両方向に流すことになる。
【００７１】
本実施形態では、このようなスピン注入方式を用いて、メモリセル及び参照セルのＭＴＪ素子に対してデータを書き込む。このような書き込み動作を実現する書き込み系の回路について、以下に具体的に説明する。尚、各書き込み回路例では、書き込み対象のＭＴＪ素子ＭＴＪは、ピン層ｐ側がトランジスタＴｒに接続されていることにする。さらに、以下の説明中の書き込み対象のＭＴＪ素子は、メモリセル用及び参照セル用のどちらでもよい。
【００７２】
［４−１］書き込み回路例１
図１０は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例１の概略的な回路図を示す。以下に、本実施形態の書き込み回路例１の回路構成について説明する。
【００７３】
図１０に示す書き込み回路例１は、ビット線ＢＬ１のみに書き込み対象のセルが付いている場合に用いられる。この場合、ビット線ＢＬ１の一端にソース／シンカー回路３１が接続され、ビット線ＢＬ３の一端にソース／シンカー回路３２が接続されている。ソース／シンカー回路３１、３２は、ビット線ＢＬ１、ＢＬ３の互いに反対側の端部に位置している。尚、ソース／シンカー回路３１、３２は、ビット線ＢＬ１、ＢＬ３の同じ端部側に位置していてもよい。
【００７４】
ソース／シンカー回路３１は、書き込み用の電流源Ｌ３、トランジスタＴｒ１０、Ｔｒ１１で構成されている。トランジスタＴｒ１０の電流経路の一端は電流源Ｌ３に接続され、トランジスタＴｒ１０の電流経路の他端はトランジスタＴｒ１１の電流経路の一端に接続されている。トランジスタＴｒ１１の電流経路の他端は接地端子に接続されている。そして、トランジスタＴｒ１０、Ｔｒ１１の接続ノードはビット線ＢＬ１の端部に接続されている。
【００７５】
ソース／シンカー回路３２は、書き込み用の電流源Ｌ４、トランジスタＴｒ１２、Ｔｒ１３で構成されている。トランジスタＴｒ１２の電流経路の一端は電流源Ｌ４に接続され、トランジスタＴｒ１２の電流経路の他端はトランジスタＴｒ１３の電流経路の一端に接続されている。トランジスタＴｒ１３の電流経路の他端は接地端子に接続されている。そして、トランジスタＴｒ１２、Ｔｒ１３の接続ノードはビット線ＢＬ３の端部に接続されている。
【００７６】
このような書き込み回路例１を用いた書き込み動作は、次のように行われる。
【００７７】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪには、フリー層ｆからピン層ｐに書き込み電流Ｉｗ０を流す。従って、ＭＴＪ素子ＭＴＪに繋がるトランジスタＴｒをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１０をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１３をＯＮにし、トランジスタＴｒ１１、Ｔｒ１２はＯＦＦにする。これにより、書き込み電流Ｉｗ０は、電流源Ｌ３から、トランジスタＴｒ１０及びビット線ＢＬ１を介してＭＴＪ素子ＭＴＪに流れる。そして、書き込み電流Ｉｗ０は、トランジスタＴｒ、ビット線ＢＬ３、トランジスタＴｒ１３を通って、接地端子に流れ込む。
【００７８】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪには、ピン層ｐからフリー層ｆに書き込み電流Ｉｗ１を流す。従って、ＭＴＪ素子ＭＴＪに繋がるトランジスタＴｒをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１１をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１２をＯＮにし、トランジスタＴｒ１０、Ｔｒ１３はＯＦＦにする。これにより、書き込み電流Ｉｗ１は、電流源Ｌ４から、トランジスタＴｒ１２、ビット線ＢＬ３、トランジスタＴｒを介してＭＴＪ素子ＭＴＪに流れる。そして、書き込み電流Ｉｗ１は、ビット線ＢＬ１、トランジスタＴｒ１１を通って、接地端子に流れ込む。
【００７９】
尚、ビット線ＢＬ２のみに書き込み対象のセルが付いている場合には、ソース／シンカー回路３１がビット線ＢＬ２の一端に接続するように変更すればよい。
【００８０】
［４−２］書き込み回路例２
図１１及び図１２は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例２の概略的な回路図を示す。以下に、本実施形態の書き込み回路例２の回路構成について説明する。
【００８１】
図１１及び図１２に示す書き込み回路例２は、ビット線ＢＬ１、ＢＬ２の両方に書き込み対象のセルが付いている場合に用いられる。
【００８２】
図１１に示すように、ビット線ＢＬ１に接続されたセルに書き込む場合は、ソース／シンカー回路３１、３３が用いられる。ソース／シンカー回路３１はビット線ＢＬ１の一端に接続され、ソース／シンカー回路３３はビット線ＢＬ３の一端に接続されている。ソース／シンカー回路３１、３３は、ビット線ＢＬ１、ＢＬ３の同じ端部側に位置している。尚、ソース／シンカー回路３３は、ソース／シンカー回路３１と同様、書き込み用の電流源Ｌ５と２つのトランジスタＴｒ１４、Ｔｒ１５とで構成されている。
【００８３】
このような図１１の書き込み回路例２を用いた書き込み動作は、次のように行われる。
【００８４】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１０をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３３のトランジスタＴｒ１５をＯＮにし、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１６、Ｔｒ１７はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪａに“０”データが書き込まれる。
【００８５】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１１をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３３のトランジスタＴｒ１４をＯＮにし、トランジスタＴｒ１０、Ｔｒ１２、Ｔｒ１３、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪａに“１”データが書き込まれる。
【００８６】
図１２に示すように、ビット線ＢＬ２に接続されたセルに書き込む場合は、ソース／シンカー回路３２、３４が用いられる。ソース／シンカー回路３２はビット線ＢＬ２の一端に接続され、ソース／シンカー回路３４はビット線ＢＬ３の他端に接続されている。ソース／シンカー回路３２、３４は、ビット線ＢＬ１、ＢＬ３の同じ端部側に位置している。尚、ソース／シンカー回路３４は、ソース／シンカー回路３２と同様、書き込み用の電流源Ｌ６と２つのトランジスタＴｒ１６、Ｔｒ１７とで構成されている。
【００８７】
このような図１２の書き込み回路例２を用いた書き込み動作は、次のように行われる。
【００８８】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ２に繋がるソース／シンカー回路３４のトランジスタＴｒ１６をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１３をＯＮにし、トランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１４、Ｔｒ１５、Ｔｒ１７はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪｂに“０”データが書き込まれる。
【００８９】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ２に繋がるソース／シンカー回路３４のトランジスタＴｒ１７をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１２をＯＮにし、トランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪｂに“１”データが書き込まれる。
【００９０】
尚、上述する書き込み回路例２では、ビット線ＢＬ１に繋がるＭＴＪ素子ＭＴＪａに書き込む場合は、ソース／シンカー回路３１、３３を用いたが、ソース／シンカー回路３１、３２を用いてもよい。また、ビット線ＢＬ２に繋がるＭＴＪ素子ＭＴＪｂに書き込む場合は、ソース／シンカー回路３２、３４を用いたが、ソース／シンカー回路３３、３４を用いてもよい。
【００９１】
［４−３］書き込み回路例３
図１３及び図１４は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例３の概略的な回路図を示す。以下に、本実施形態の書き込み回路例３の回路構成について説明する。
【００９２】
図１３及び図１４に示す書き込み回路例３は、書き込み回路例２の４つのソース／シンカー回路３１、３２、３３、３４を２つのソース／シンカー回路３５、３６で構成したものである。
【００９３】
具体的には、ビット線ＢＬ１、ＢＬ３の端部に１つのソース／シンカー回路３５が設けられ、ビット線ＢＬ２、ＢＬ３の端部に１つのソース／シンカー回路３６が設けられている。ソース／シンカー回路３５とビット線ＢＬ１との間にはトランジスタＴｒ１８が設けられ、ソース／シンカー回路３５とビット線ＢＬ３との間にはトランジスタＴｒ２１が設けられ、ソース／シンカー回路３６とビット線ＢＬ２との間にはトランジスタＴｒ２０が設けられ、ソース／シンカー回路３６とビット線ＢＬ３との間にはトランジスタＴｒ１９が設けられている。
【００９４】
ソース／シンカー回路３５は、書き込み用の電流源Ｌ３、トランジスタＴｒ１０、Ｔｒ１５で構成されている。トランジスタＴｒ１０の電流経路の一端は電流源Ｌ３に接続され、トランジスタＴｒ１０の電流経路の他端はトランジスタＴｒ１８の電流経路の一端に接続されている。トランジスタＴｒ１５の電流経路の一端は接地端子に接続され、トランジスタＴｒ１５の電流経路の他端はトランジスタＴｒ２１の電流経路の一端に接続されている。そして、トランジスタＴｒ１０、Ｔｒ１８の接続ノードとトランジスタＴｒ１５、Ｔｒ２１の接続ノードとは接続されている。
【００９５】
ソース／シンカー回路３６は、書き込み用の電流源Ｌ６、トランジスタＴｒ１３、Ｔｒ１６で構成されている。トランジスタＴｒ１６の電流経路の一端は電流源Ｌ６に接続され、トランジスタＴｒ１６の電流経路の他端はトランジスタＴｒ２０の電流経路の一端に接続されている。トランジスタＴｒ１３の電流経路の一端は接地端子に接続され、トランジスタＴｒ１３の電流経路の他端はトランジスタＴｒ１９の電流経路の一端に接続されている。そして、トランジスタＴｒ１６、Ｔｒ２０の接続ノードとトランジスタＴｒ１３、Ｔｒ１９の接続ノードとは接続されている。
【００９６】
図１３を用いて、ビット線ＢＬ１に繋がるセルに対する書き込み動作について説明する。
【００９７】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるトランジスタＴｒ１８とソース／シンカー回路３５のトランジスタＴｒ１０をＯＮにし、ビット線ＢＬ３に繋がるトランジスタＴｒ１９とソース／シンカー回路３６のトランジスタＴｒ１３をＯＮにし、トランジスタＴｒ１５、Ｔｒ１６、Ｔｒ２０、Ｔｒ２１はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪａに“０”データが書き込まれる。
【００９８】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるトランジスタＴｒ１８とソース／シンカー回路３５のトランジスタＴｒ１５をＯＮにし、ビット線ＢＬ３に繋がるトランジスタＴｒ１９とソース／シンカー回路３６のトランジスタＴｒ１６をＯＮにし、トランジスタＴｒ１０、Ｔｒ１３、Ｔｒ２０、Ｔｒ２１はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪａに“１”データが書き込まれる。
【００９９】
図１４を用いて、ビット線ＢＬ２に繋がるセルに対する書き込み動作について説明する。
【０１００】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ２に繋がるトランジスタＴｒ２０とソース／シンカー回路３６のトランジスタＴｒ１６をＯＮにし、ビット線ＢＬ３に繋がるトランジスタＴｒ２１とソース／シンカー回路３５のトランジスタＴｒ１５をＯＮにし、トランジスタＴｒ１０、Ｔｒ１３、Ｔｒ１８、Ｔｒ１９はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪｂに“０”データが書き込まれる。
【０１０１】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ２に繋がるトランジスタＴｒ２０とソース／シンカー回路３６のトランジスタＴｒ１３をＯＮにし、ビット線ＢＬ３に繋がるトランジスタＴｒ２１とソース／シンカー回路３５のトランジスタＴｒ１０をＯＮにし、トランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１８、Ｔｒ１９はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪｂに“１”データが書き込まれる。
【０１０２】
［４−４］書き込み回路例４
図１５及び図１６は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例４の概略的な回路図を示す。以下に、本実施形態の書き込み回路例４の回路構成について説明する。
【０１０３】
図１５及び図１６に示す書き込み回路例４は、ビット線ＢＬ１、ＢＬ２間にトランジスタＴｒ２２を設けた場合に用いられる。これは、例えば、上述する読み出し回路例３（図７及び図８）のような場合である。この場合、書き込み回路例２のようにビット線ＢＬ１、ＢＬ２の両方に書き込み対象のセルが付いているときでも、ビット線ＢＬ１とビット線ＢＬ３の一端のみに電流源Ｌ３、Ｌ４を設ければよい。
【０１０４】
図１５を用いて、ビット線ＢＬ１に繋がるセルに対する書き込み動作について説明する。
【０１０５】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１０をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１３をＯＮにし、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ２２はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪａに“０”データが書き込まれる。
【０１０６】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪａに繋がるトランジスタＴｒａをＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１１をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１２をＯＮにし、トランジスタＴｒ１０、Ｔｒ１３、Ｔｒ２２はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪａに“１”データが書き込まれる。
【０１０７】
図１６を用いて、ビット線ＢＬ２に繋がるセルに対する書き込み動作について説明する。
【０１０８】
まず、“０”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ１、ＢＬ２間を繋ぐトランジスタＴｒ２２をＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１０をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１３をＯＮにし、トランジスタＴｒ１１、Ｔｒ１２はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ０が流れ、ＭＴＪ素子ＭＴＪｂに“０”データが書き込まれる。
【０１０９】
一方、“１”書き込みを行う場合、ＭＴＪ素子ＭＴＪｂに繋がるトランジスタＴｒｂをＯＮにし、ビット線ＢＬ１、ＢＬ２間を繋ぐトランジスタＴｒ２２をＯＮにし、ビット線ＢＬ１に繋がるソース／シンカー回路３１のトランジスタＴｒ１１をＯＮにし、ビット線ＢＬ３に繋がるソース／シンカー回路３２のトランジスタＴｒ１２をＯＮにし、トランジスタＴｒ１０、Ｔｒ１３はＯＦＦにする。これにより、図示するように書き込み電流Ｉｗ１が流れ、ＭＴＪ素子ＭＴＪｂに“１”データが書き込まれる。
【０１１０】
以上のような書き込み回路例４では、ビット線ＢＬ１に接続するＭＴＪ素子ＭＴＪａを読み出す場合はトランジスタＴｒ２２がＯＦＦ状態になり（図１５）、ビット線ＢＬ２に接続するＭＴＪ素子ＭＴＪｂを読み出す場合はトランジスタＴｒ２２がＯＮ状態になる（図１６）。
【０１１１】
［５］参照セルの配置
［５−１］ビット線方向の配置
図１７乃至図１９は、本発明の一実施形態に係る参照セルのビット線方向の配置例１乃至３の概略図を示す。以下に、本実施形態の参照セルのビット線方向の配置例について説明する。
【０１１２】
図１７に示すように、配置例１では、参照セル２０がメモリセル１０ａ、１０ｂ間に集まって配置されている。従って、“０”状態に設定された低抵抗の参照素子ＲＥＦ１、ＲＥＦ２と“１”状態に設定された高抵抗の参照素子ＲＥＦ３、ＲＥＦ４とが、ビット線ＢＬ１、ＢＬ２、ＢＬ３の延在方向において隣り合っている。
【０１１３】
図１８に示すように、配置例２では、メモリセル１０が参照セル２０ａ、２０ｂ間に配置されている。ここで、参照セル２０ａは、“０”状態に設定された低抵抗の参照素子ＲＥＦ１、ＲＥＦ２であり、参照セル２０ｂは、“１”状態に設定された高抵抗の参照素子ＲＥＦ３、ＲＥＦ４である。
【０１１４】
図１９に示すように、配置例３では、メモリセル１０ａが参照セル２０ａ、２０ｂ間に配置され、メモリセル１０ｂが参照セル２０ｂ、２０ｃ間に配置されている。ここで、参照セル２０ａ、参照セル２０ｂのビット線ＢＬ１側に繋がるセルは、“０”状態に設定された低抵抗の参照素子ＲＥＦ１、ＲＥＦ２である。参照セル２０ｃ、参照セル２０ｂのビット線ＢＬ２側に繋がるセルは、“１”状態に設定された高抵抗の参照素子ＲＥＦ３、ＲＥＦ４である。
【０１１５】
尚、ここでは、３つの配置例を挙げたが、これに限定されず、ビット線ＢＬ１に繋がる参照セルが全て同じ第１の抵抗状態（“０”又は“１”）であり、かつ、ビット線ＢＬ２に繋がる参照セルが全て第２の抵抗状態（“１”又は“０”）であれば、メモリセルと参照セルの配置は種々変更可能である。
【０１１６】
［５−２］ワード線方向の配置
図２０及び図２１は、本発明の一実施形態に係る参照セルのワード線方向の配置例１及び２の概略図を示す。以下に、本実施形態の参照セルのワード線方向の配置例について説明する。
【０１１７】
図２０に示すように、配置例１は、一つのワード線に繋がる複数の参照素子の抵抗状態は全て同じになっている。例えば、共通のワード線ＷＬ１に繋がる参照素子ＲＦＥ１、ＲＥＦ５は同じ“０”状態に設定されており、共通のワード線ＷＬ３に繋がる参照素子ＲＦＥ３、ＲＥＦ７は同じ“１”状態に設定されている。
【０１１８】
図２１に示すように、配置例２は、一つのワード線に繋がる複数の参照素子の抵抗状態が異なっている。例えば、共通のワード線ＷＬ１に繋がる参照素子ＲＦＥ１、ＲＥＦ５では、参照素子ＲＥＦ１は“０”状態に設定されているのに対し、参照素子ＲＥＦ５は“１”状態に設定されている。また、共通のワード線ＷＬ３に繋がる参照素子ＲＦＥ３、ＲＥＦ７では、参照素子ＲＥＦ３は“１”状態に設定されているのに対し、参照素子ＲＥＦ７は“０”状態に設定されている。
【０１１９】
ここで、図２１の配置例２の場合、ビット線ＢＬ１、ＢＬ４にはインプット端子Ｔｉｎを取り付け、ビット線ＢＬ２、ＢＬ５にはアウトプット端子Ｔｏｕｔを取り付けることで、図２０の配置例１の場合と同様、各参照素子に対して、書き込まれた抵抗状態の書き込み方向と同方向に読み出し電流を流すことができる。
【０１２０】
尚、図２０と図２１の参照セル２０を組み合わせた配置も可能である。例えば、図２１の参照セル２０の紙面下に図２０の参照セル２０を配置し、さらにその下に図２１の参照セル２０を配置した場合、１本のワード線ＷＬ１に着目した場合、参照素子の抵抗状態は“０”、“１”、“０”、“０”、“０”、“１”となる。
【０１２１】
［６］ＭＴＪ素子とトランジスタの位置関係
上述する実施形態では、ＭＴＪ素子のピン層ｐ側が選択トランジスタに接続されている場合を例に挙げて説明した。しかし、回路配置を変形することで、ＭＴＪ素子のフリー層ｆ側を選択トランジスタに接続することも可能である。
【０１２２】
すなわち、例えば図１の場合、センスアンプＳ／Ａと接地端子間において、センスアンプＳ／Ａ側に“０”データが書き込まれた低抵抗セルＡが配置され、接地端子側に“１”データが書き込まれた高抵抗セルＢが配置されていた。これに対し、図２２の場合、センスアンプＳ／Ａと接地端子間において、センスアンプＳ／Ａ側に“１”データが書き込まれた高抵抗セルＢが配置され、接地端子側に“０”データが書き込まれた低抵抗セルＡが配置される。
【０１２３】
具体的には、図２２に示すように、参照素子ＲＥＦ１、ＲＥＦ２は、“１”データが書き込まれた高抵抗状態Ｒｍａｘに設定されている。一方、参照素子ＲＥＦ３、ＲＥＦ４は、“０”データが書き込まれた低抵抗状態Ｒｍｉｎに設定されている。そして、参照素子ＲＥＦ１、ＲＥＦ２の固定層ｐは、ビット線ＢＬ１を介してセンスアンプＳ／Ａに接続されている。参照素子ＲＥＦ３、ＲＥＦ４の固定層ｐは、ビット線ＢＬ２を介して接地端子に接続されている。参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＦＥ４のフリー層ｆのそれぞれは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の電流経路の一端に接続されている。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の電流経路の他端は、ビット線ＢＬ３に接続されている。
【０１２４】
このような構成にすることで、読み出し動作時、“１”データが設定された参照素子ＲＥＦ１、ＲＥＦ２には、“１”書き込み方向と同じく、ピン層ｐからフリー層ｆに読み出し電流Ｉ２が流れ、“０”データが設定された参照素子ＲＥＦ３、ＲＥＦ４には、“０”書き込み方向と同じく、フリー層ｆからピン層ｐに読み出し電流Ｉ２を流すことができる。
【０１２５】
［７］効果
本発明の一実施形態によれば、第１のビット線ＢＬ１に同じデータ（例えば“０”データ）が書き込まれた参照素子ＲＥＦ１、ＲＥＦ２を接続し、第２のビット線ＢＬ２に逆の同じデータ（例えば“１”データ）が書き込まれた参照素子ＲＥＦ３、ＲＥＦ４を接続し、参照素子ＲＥＦ１、ＲＥＦ２と参照素子ＲＥＦ３、ＲＥＦ４を第３のビット線ＢＬ３で接続している。従って、１つのデータカラムのみのコンパクトな回路により、あらかじめ“０”、“１”データに設定された参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４をもとに、読み出し時の参照信号となる中間抵抗（Ｒｍａｘ＋Ｒｍｉｎ）／２を生成できる。これにより、参照セル用の特別なスペースを設けることなく、読み出しマージンを大きく確保することができる。
【０１２６】
また、従来のＭＲＡＭでは、上述するように、高抵抗Ｒｍａｘを有する参照セルと低抵抗Ｒｍｉｎを有する参照セルとを直列につなごうとすると、参照セルの部分だけ特殊な構造にする必要があった。しかし、本実施形態によれば、参照セル２０は、メモリセル１０と同じ構造で形成することが可能である。このため、製造プロセス及び回路構成が容易になるとともに、参照セル用の配線のための余計なスペースも必要なく、セルアレイの占有面積を縮小することもできる。
【０１２７】
また、本実施形態の参照セル２０は、従来のＭＲＡＭのように、高抵抗Ｒｍａｘを有する参照セルと低抵抗Ｒｍｉｎを有する参照セルとを単に直列（＆並列）につないだだけではない。このため、メモリセル完成後に、各参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４に両側から電流を流せ、各参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４のデータを好きなように後書きすることが可能である。従って、参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４のデータ設定の自由度を高めることができる。
【０１２８】
また、ＭＴＪ素子（参照素子）から選択トランジスタＴｒ側に流れる電流の向きを“０”書き方向、選択トランジスタＴｒからＭＴＪ素子（参照素子）に流れる電流の向きを“１”書きとした時、第１のビット線ＢＬ１に接続された参照素子ＲＥＦ１、ＲＥＦ２に“０”データを書き込み、第２のビット線ＢＬ２に接続された参照素子ＲＥＦ３、ＲＥＦ４に“１”データを書き込んでおけば、それぞれの参照素子ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４に流れる電流は、あらかじめ書き込まれているデータに対応する書き込み方向と一致する。このため、読み出しディスターブが起こる確率を低く抑えることができる。
【０１２９】
尚、上記実施形態では、抵抗変化メモリとして、磁気抵抗効果素子を用いたスピン注入型のＭＲＡＭを例に挙げて説明したが、これに限定されない。例えば、カルコゲナイド素子を使用したＰＲＡＭ、遷移金属酸化物素子を使用したＲｅＲＡＭ等に変更することが可能である。
【０１３０】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１３１】
【図１】本発明の一実施形態に係る磁気ランダムアクセスメモリの模式図。
【図２】本発明の一実施形態に係る参照セルの概略的な回路図。
【図３】本発明の一実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図。
【図４】図３のＩＶ−ＩＶ線に沿った参照セルの模式的な断面図。
【図５】本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例１の概略的な回路図。
【図６】本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例２の概略的な回路図。
【図７】本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例３の概略的な回路図。
【図８】本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例３の概略的な回路図。
【図９】本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し回路例４の概略的な回路図。
【図１０】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例１の概略的な回路図。
【図１１】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例２の概略的な回路図。
【図１２】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例２の概略的な回路図。
【図１３】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例３の概略的な回路図。
【図１４】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例３の概略的な回路図。
【図１５】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例４の概略的な回路図。
【図１６】本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み回路例４の概略的な回路図。
【図１７】本発明の一実施形態に係る参照セルのビット線方向の配置例１の概略図。
【図１８】本発明の一実施形態に係る参照セルのビット線方向の配置例２の概略図。
【図１９】本発明の一実施形態に係る参照セルのビット線方向の配置例３の概略図。
【図２０】本発明の一実施形態に係る参照セルのワード線方向の配置例１の概略図。
【図２１】本発明の一実施形態に係る参照セルのワード線方向の配置例２の概略図。
【図２２】本発明の一実施形態に係る磁気ランダムアクセスメモリであって、フリー層が選択トランジスタに接続する場合の模式図。
【符号の説明】
【０１３２】
１…半導体基板、２…素子分離領域、３ａ、３ｂ…ソース／ドレイン拡散層、４ａ、４ｂ、６、７…コンタクト、５…配線、１０、１０−ｎ、１０ａ、１０ｂ…メモリセル、２０、２０−ｎ、２０ａ、２０ｂ、２０ｃ…参照セル、３１、３２、３３，３４、３５、３６…ソース／シンカー回路、ＭＴＪｎ、ＭＴＪ１、ＭＴＪａ、ＭＴＪｂ…ＭＴＪ素子、ｆ…フリー層、ｐ…ピン層、ｎ…非磁性層、ＲＥＦｎ、ＲＥＦ１−ｎ、ＲＥＦ２−ｎ…参照素子、Ｔｒｎ、Ｔｒ１−ｎ、Ｔｒ２−ｎ…トランジスタ、ＢＬｎ、ＢＬ１−ｎ、ＢＬ２−ｎ、…ビット線、ＷＬｎ、ＷＬ１−ｎ、ＷＬ２−ｎ…ワード線、Ｌｎ…電流源、Ｓ／Ａ…センスアンプ、ＣＡｎ…セルアレイ、ＭＣｎ…メモリセル群、ＲＣｎ…参照セル群、ＤＢ１−ｎ、ＤＢ２−ｎ…データバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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