(57)【特許請求の範囲】
【請求項１】
第１の電圧の信号がインバータ回路を介して入力される入力用トランジスタを有し、前記入力用トランジスタの状態に応じて出力信号を出力し、前記第１の電圧の信号から、前記第１の電圧よりも高電圧の第２の電圧の信号へと変換するレベルシフタを備えるレベルシフタ回路と、
前記レベルシフタ回路に第１の電源よりも先に、第１の電源よりも高電圧の第２の電源が投入された場合に、前記入力用トランジスタへの入力信号を発生させる回路と、を備え、
前記インバータ回路は、前記第１の電源に接続され、内部に寄生ダイオードが形成されるトランジスタから構成され、
前記入力信号を発生させる回路は、前記第１の電源よりも先に、前記第２の電源が投入されたときに、前記寄生ダイオードを介して前記インバータ回路に接続されるオフ状態の第１の電源へ電流を流す電流生成回路と、
前記電流生成回路と前記インバータ回路の間に接続され、前記電流を受けて前記入力用トランジスタの入力信号の電圧状態を設定するバイアス回路とを有する、半導体装置。
【請求項２】
前記電流生成回路は、前記第１の電源よりも先に、前記第２の電源が投入されたときに、前記電流を生成するカレントミラー回路を備える、請求項１記載の半導体装置。
【請求項３】
前記カレントミラー回路は複数のＭＯＳトランジスタで構成され、前記第１の電源と前記第２の電源とがともに投入されているときは、前記カレントミラー回路の出力ＭＯＳトランジスタのゲートとソースには、共通の電源から電圧が与えられることを特徴とする、請求項２記載の半導体装置。
【請求項４】
前記バイアス回路は、抵抗素子である、請求項１記載の半導体装置。
【請求項５】
前記バイアス回路は、トランスミッションゲートである、請求項１記載の半導体装置。
【請求項６】
第１の電圧の信号がインバータ回路を介して入力される入力用トランジスタを有し、前記入力用トランジスタの状態に応じて出力信号を出力し、前記第１の電圧の信号から、前記第１の電圧よりも高電圧の第２の電圧の信号へと変換するレベルシフタと、前記第１の電源に接続され、内部に寄生ダイオードが形成される前記インバータ回路とを有するレベルシフタ回路と、
前記第１の電源よりも先に、前記第２の電源が投入されたときに、前記寄生ダイオードを介して前記インバータ回路に接続される第１の電源へ電流を流す電流生成回路と、
前記電流生成回路と前記インバータ回路の間に接続され、前記電流を受けて前記入力用トランジスタの入力信号の電圧状態を設定するバイアス回路と、を備え、
前記インバータ回路と前記レベルシフタとの間に前記電流生成回路と前記バイアス回路がレイアウトされることを特徴とする半導体装置。
【請求項７】
第１の電源電圧で動作する第１の電源系回路と、
第２の電源電圧で動作する第２の電源系回路とを備え、
前記第１の電源系回路と前記第２の電源系回路との間の電圧の信号のレベル変換に、請求項１に記載の半導体装置を用いることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、レベルシフタ回路の構成に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を取ったものである。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタと称す」）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善される。
【０００３】
例えば、ＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また、電気的特性を改善する観点から、ゲート絶縁膜の材料とし高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って、「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。従って、ＭＯＳトランジスタという用語は、ゲート電極とソース／ドレインとが電気的に（直流的に）分離される絶縁ゲート型電界効果トランジスタを参照するものとして用いる。
【０００５】
図９に、従来のレベルシフタ回路ＬＳＣを示す。レベルシフタ回路ＬＳＣは、入力信号ＶＩＮを、入力信号ＶＩＮよりも高い電圧レベルの出力信号ＶＯＵＴに変換して出力する回路である。このレベルシフタ回路ＬＳＣは、プリドライバの役割を果たすインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２、レベルシフタＬＳ、出力ドライバのインバータ回路ＩＮＶ３を備える。
【０００６】
レベルシフタＬＳは、電源ＶＤＤ２と基準電源ＧＮＤの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１、電源ＶＤＤ２と基準電源ＧＮＤの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２を備える。ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１との間にノードＮＤ０１が配置され、ノードＮＤ０１はＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２との間にノードＮＤ０２が配置され、ノードＮＤ０２はＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。また、ＮチャネルＭＯＳトランジスタＮ１−Ｎ２（入力用トランジスタ）のゲートにはそれぞれ、入力信号ＶＩＮに応じた相補的な信号が入力される。インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２には電源ＶＤＤ１、レベルシフタＬＳとインバータ回路ＩＮＶ３には電源ＶＤＤ２がそれぞれ供給され、電源ＶＤＤ１（低電圧電源）＜電源ＶＤＤ２（高電圧電源）である。
【０００７】
図９に示す、従来のレベルシフタ回路ＬＳＣにおいては、電源投入時の立ち上がり動作について十分に考慮されていない。つまり、電源ＶＤＤ１と電源ＶＤＤ２の電源投入の順番によっては、レベルシフタＬＳの動作が不定となることがある。次に、レベルシフタ回路ＬＳＣの電源投入時の立ち上がり動作について説明する。
【０００８】
まず、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合を説明する。電源ＶＤＤ１が立ち上がると、ＮチャネルＭＯＳトランジスタＮ１−Ｎ２のゲートへ入力される信号の電圧レベルはそれぞれ、入力信号ＶＩＮに応じてハイレベル（電源ＶＤＤ１）または、ロウレベル（基準電源ＧＮＤ）のいずれか、つまりＮチャネルＭＯＳトランジスタＮ１−Ｎ２のゲートへ相補的な信号が入力される。さらに、電源ＶＤＤ２が立ち上がると、ノードＮＤ０１−０２はそれぞれ、ＮチャネルＭＯＳトランジスタＮ１−Ｎ２のゲートへ入力される信号に応じてハイレベル（電源ＶＤＤ２）または、ロウレベル（基準電源ＧＮＤ）のいずれかの電圧レベルに確定し、レベルシフタＬＳは安定して動作（出力信号ＶＯＵＴが安定）する。
【０００９】
次に、電源ＶＤＤ２が、電源ＶＤＤ１よりも先に立ち上がった場合を説明する。この場合、ＮチャネルＭＯＳトランジスタＮ１−Ｎ２のゲートへ相補的な信号が入力されず、ノードＮＤ０１−ＮＤ０２それぞれの電圧状態も不安定となり、レベルシフタＬＳの動作が不定（出力信号ＶＯＵＴが不定）となる。
【００１０】
つまり、図９のようなレベルシフタ回路ＬＳＣでは、電源投入時で高電圧電源ＶＤＤ２のみ立ち上がっている状態のときには、各入力用トランジスタへ相補的な信号が入力されないため、出力信号ＶＯＵＴが不定になる可能性がある。なお、このレベルシフタ回路ＬＳＣの通常動作時（電源ＶＤＤ１、ＶＤＤ２がともに供給されている場合）については、後に示す特許文献１の図８において説明されているので、ここでは省略する。
【００１１】
このような電源投入時の動作に対して、電源投入の順序に関わらず、安定した動作を確保することを目的とした構成が提案されている。
【００１２】
特許文献１（特開２００３−１７９９６号公報）は、レベルシフタの入力用のトランジスタへの入力信号を確定する手段として、高電圧電源もしくはグランドとレベルシフタの入力用のトランジスタの入力端子との間に設けられた容量素子、ないしは抵抗素子を配置する。その結果、電源投入時の貫通電流防止を図っている。
【００１３】
特許文献２（特開平１０−８４２７４号公報）は、レベルシフタ回路の高電圧へ信号を変換する差動回路部にスイッチトランジスタを設けている。この、スイッチトランジスタを低電圧電源のコントロールと同期して、オンもしくはオフにすることにより、差動回路部の信号を固定し、かつ併せて出力端子に設けたプルアップトランジスタもしくはプルダウントランジスタにより出力状態を所望の信号レベルに固定する構成とすることによって、回路出力不定の状態が生じないようにしている。
【００１４】
特許文献３（特開２００５−３５４２０７号公報）は、レベルシフタ内の、たすきがけ接続されたＰ型トランジスタの２つのドレイン端子に対して、内部電源オフ時のリセット用に用いることのできるＮ型トランジスタを接続する構成としている。この構成とすることによって、電源投入時の出力バッファ誤動作防止を図っている。
【００１５】
特許文献４（特開平５−７１５１号公報）は、出力側のＭＯＳインバータの共通ドレイン端と接地電位点との間に電流バイパス回路を有している。この構成によってレベルシフト回路の出力安定を図っている。
【００１６】
【特許文献１】特開２００３−１７９９６号公報
【特許文献２】特開平１０−８４２７４号公報
【特許文献３】特開２００５−３５４２０７号公報
【特許文献４】特開平５−７１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、レベルシフタ回路の電源投入時の安定動作が図られている。しかし、これらの文献では、安定動作のために追加される回路の面積については十分に考慮されていない。
【００１８】
それゆえ、この発明の目的は、電源投入時において、高電圧側の電源のみが投入されたときでも、動作が不定とならないレベルシフタ回路を提供することである。
【００１９】
この発明の他の目的は、従来のレベルシフタ回路に小規模な回路を追加するだけで、電源投入時において、高電圧側の電源のみが投入されたときでも、信号出力が確定し、安定して動作するレベルシフタ回路を提供することである。
【００２０】
さらに、この発明の他の目的は、レベルシフタ回路に用いる電圧検出部のリーク電流を抑えることである。
【課題を解決するための手段】
【００２１】
本発明の一実施の形態によれば、この発明に係る半導体装置において、高電圧の電源のみが投入されたとき、レベルシフタの入力信号を確定させる回路を設ける。
【発明の効果】
【００２２】
上記実施の形態による半導体装置によれば、高電圧の電源のみが投入されたとき、レベルシフタが不定動作状態となることを防ぐことができる。
【発明を実施するための最良の形態】
【００２３】
[実施の形態１]
図１は、この発明の実施の形態１に従う半導体装置の全体構成を概略的に示す図である。図１に示す回路の構成において、図９に示す構成と対応する部分には同一参照番号を付し、その詳細な説明は省略する。
【００２４】
本実施の形態に従う、レベルシフタ回路ＬＳＣ１は、図９において示した従来のレベルシフタ回路ＬＳＣに加えて、電源立ち上がり時のレベルシフタＬＳの不定動作を防ぐための回路として、電流生成回路ＣＧとバイアス回路ＢＣをさらに有する構成とする。
【００２５】
レベルシフタＬＳは、図９において示したレベルシフタＬＳの構成にＰチャネルＭＯＳトランジスタＰ３−Ｐ４を加えた構成としている。ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ１それぞれのゲートと接続されているノード（入力端子）をノードＮＤ１、ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ１それぞれのドレインと接続されているノード（出力端子）をノードＮＤ２とする。また、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ２それぞれのゲートと接続されているノード（入力端子）をノードＮＤ４、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ２それぞれのドレインと接続されているノード（出力端子）をノードＮＤ３とする。
【００２６】
ＰチャネルＭＯＳトランジスタＰ３はＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ４はＮチャネルＭＯＳトランジスタＮ２とそれぞれインバータを構成する。これらのインバータはそれぞれ、ノードＮＤ１とノードＮＤ４の電圧状態に応じて、反転した電圧状態をノードＮＤ２とノードＮＤ３へと出力する。
【００２７】
インバータ回路ＩＮＶ２は、電源電圧ＶＤＤ１と基準電源ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ５とＮチャネルＭＯＳトランジスタＮ３から構成される。また、ＰチャネルＭＯＳトランジスタＰ５には、Ｎウェルとドレインの拡散層とで形成される寄生ダイオードＰＤ１、ＮチャネルＭＯＳトランジスタＮ３には、Ｐウェルとドレインの拡散層とで形成される寄生ダイオードＰＤ２を合わせて図示している。本実施の形態では、この寄生ダイオードＰＤ１−ＰＤ２を電流のパスとして利用する。バイアス回路ＢＣとインバータ回路ＩＮＶ２との間にあるノード（インバータ回路ＩＮＶ２の出力端子）をノードＮＤ５とする。
【００２８】
次に、電流生成回路ＣＧとバイアス回路ＢＣについて説明する。電流生成回路ＣＧは、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合（電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態）にのみ、ノードＮＤ４へ電流を流す回路である。また、バイアス回路ＢＣは、電流生成回路ＣＧからの電流を基に、ノードＮＤ４の電圧レベルを上昇させる手段である。
【００２９】
次に、図１に示す半導体装置に基づくレベルシフタ回路ＬＳＣ１の電源投入時の立ち上がり動作について説明する。
【００３０】
まず、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合（電源ＶＤＤ１がオン、電源ＶＤＤ２がオフの状態）を説明する。電源ＶＤＤ１が立ち上がると、電流生成回路からノードＮＤ４に電流は流れないので、レベルシフタ回路ＬＳＣ１は、図９に示すレベルシフタ回路ＬＳＣと同様の動作をする。
【００３１】
次に、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合（電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態）を説明する。この場合、電流生成回路ＣＧにて電流が生成される。この電流は、電流生成回路ＣＧ（電源ＶＤＤ２）−ノードＮＤ４−バイアス回路ＢＣ−寄生ダイオードＰＤ１−オフ状態の電源ＶＤＤ１へと流れる。このとき、ノードＮＤ４の電圧状態は、電源ＶＤＤ１よりも、寄生ダイオードＰＤ１の順方向電圧Ｖｆとバイアス回路ＢＣにより上昇した電圧分だけ高い状態となる。なお、このときのノードＮＤ４の電圧状態は、ＮチャネルＭＯＳトランジスタＮ２が導通状態となるしきい値電圧よりも高くなるようにバイアス回路を設定する。この結果、ＮチャネルＭＯＳトランジスタＮ２が導通し、ノードＮＤ２−３の電圧状態が相補的となり、レベルシフタＬＳの動作が安定する。その後、電源ＶＤＤ１が立ち上がると、電流生成回路ＣＧからの電流が流れなくなり、それ以後は入力信号ＶＩＮとインバータ回路ＩＮＶ１−ＩＮＶ２によりレベルシフタＬＳへの入力信号が確定し、レベルシフタＬＳは安定して動作（通常動作）する。
【００３２】
このように、図１に示す半導体装置を用いることによって、従来のレベルシフタ回路ＬＳＣにあった電源投入時の不定動作の問題を解決することができる。
【００３３】
またレベルシフタの回路構成は、入力用トランジスタ（図１ではＰチャネルＭＯＳトランジスタＰ３−Ｐ４およびＮチャネルＭＯＳトランジスタＮ１−Ｎ２に相当）のオン／オフの状態に応じてレベルシフタの出力信号ＶＯＵＴを発生するものであって、プリドライバ（図１ではインバータ回路ＩＮＶ１−ＩＮＶ２に相当）の出力信号に応じて、低電圧の入力信号ＶＩＮを高電圧の出力信号ＶＯＵＴに変換するものであれば、本明細書に図示されるものに限定されない。
【００３４】
[実施の形態２]
図２に、図１に示す半導体装置を構成する電流生成回路ＣＧとバイアス回路ＢＣの具体例を示す。図２に示す回路の構成において、図１に示す構成と対応する部分には同一参照番号を付し、その詳細な説明は省略する。また、図２ではレベルシフタ回路ＬＳＣ１の詳細な回路構成は省略しており、以後の説明では図１に示すレベルシフタ回路ＬＳＣ１の参照番号を用いて説明する。
【００３５】
電流生成回路ＣＧは、ＰチャネルＭＯＳトランジスタＰ６−Ｐ８を備える。ＰチャネルＭＯＳトランジスタＰ６は、電源ＶＤＤ２とノードＮＤ４との間に接続される。ＰチャネルＭＯＳトランジスタＰ７は、電源ＶＤＤ２とノードＮＤ７との間に接続される。ＰチャネルＭＯＳトランジスタＰ６−Ｐ７のゲートは、それぞれノードＮＤ７に接続される。この、ＰチャネルＭＯＳトランジスタＰ６−Ｐ７はカレントミラー回路を構成している。
【００３６】
ＰチャネルＭＯＳトランジスタＰ８は、ノードＮＤ７と基準電源ＧＮＤとの間に接続され、定電流源として用いる。ＰチャネルＭＯＳトランジスタＰ８のゲートは電源ＶＤＤ１を受け、その電圧レベルにより導通・非導通状態が決まり、ＰチャネルＭＯＳトランジスタＰ８が導通時にカレントミラー回路が動作する。
【００３７】
バイアス回路ＢＣは、抵抗素子Ｒ１からなる。配線などの寄生抵抗を、抵抗素子Ｒ１として用いることも可能であるが、ノードＮＤ４の電圧をＮチャネルＭＯＳトランジスタＮ２が導通状態となるしきい値以上の値とする必要があるので、十分な抵抗値を得るために寄生抵抗とは別に抵抗を配置しても良い。ただし、この抵抗素子Ｒ１は、通常動作時には遅延による動作速度が問題にならないなど動作問題が発生しない程度の抵抗値とする。抵抗素子Ｒ１の具体例としては、ポリ抵抗や拡散抵抗が挙げられる。拡散抵抗であれば、ＰチャネルＭＯＳトランジスタＰ６のＰ＋拡散領域を利用することも可能である。
【００３８】
次に、図２に示す電流生成回路ＣＧとバイアス回路ＢＣとを用いた場合の、レベルシフタ回路ＬＳＣ１の電源投入時の立ち上がり動作について説明する。
【００３９】
まず、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合（電源ＶＤＤ１がオン、電源ＶＤＤ２がオフの状態）を説明する。電源ＶＤＤ１が立ち上がると、ＰチャネルＭＯＳトランジスタＰ８は非導通状態となる。そのため、ＰチャネルＭＯＳトランジスタＰ７に電流が流れず、ＰチャネルＭＯＳトランジスタＰ６に電流は流れない。つまり、電流発生回路ＣＧからノードＮＤ４に電流は流れず、レベルシフタ回路ＬＳＣ１は、図９のレベルシフタ回路ＬＳＣにおいて、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合と同様の動作をする。
【００４０】
次に、電源ＶＤＤ２が、電源ＶＤＤ１よりも先に立ち上がった場合（電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態）を説明する。この場合、電源ＶＤＤ１が立ち上がっていないので、ＰチャネルＭＯＳトランジスタＰ８が導通状態となり、定電流源として動作し、ＰチャネルＭＯＳトランジスタＰ７に電流が流れる。ＰチャネルＭＯＳトランジスタＰ６−Ｐ７はカレントミラー回路を構成しているので、ＰチャネルＭＯＳトランジスタＰ６にも同じ向きの電流が流れる。つまり、電流生成回路ＣＧ（ＰチャネルＭＯＳトランジスタＰ６）からノードＮＤ４に電流が流れ、この電流はノードＮＤ４−抵抗素子Ｒ１−寄生ダイオードＰＤ１を通じてインバータ回路ＩＮＶ２の電源ＶＤＤ１へと流れる。このときノードＮＤ４の電圧状態は、抵抗素子Ｒ１によって上昇し、ＮチャネルＭＯＳトランジスタＮ２が導通状態となるしきい値電圧よりも高くなり、レベルシフタＬＳの動作が安定する。
【００４１】
このときノードＮＤ４の電圧状態は、バイアス回路ＢＣに流れる電流をＩ、バイアス回路を構成する抵抗素子Ｒ１の抵抗値をＲとするとＩＲ＋Ｖｆ（オフ状態の電源ＶＤＤ１の電圧を基準とする）である。その後、電源ＶＤＤ１が立ち上がれば、ＰチャネルＭＯＳトランジスタＰ８が非導通状態となり、電流生成回路ＣＧからノードＮＤ４に電流が流れなくなる。以後は通常動作となり、入力信号ＶＩＮ−インバータ回路ＩＮＶ１−インバータ回路ＩＮＶ２により、ノードＮＤ４にはノードＮＤ１に入力される信号に対し相補的な信号が入力され、レベルシフタＬＳは安定して動作する。
【００４２】
このように、図２に示す電流生成回路ＣＧとバイアス回路ＢＣとを用いることにより、従来のレベルシフタ回路ＬＳＣにあった電源投入時の不定動作の問題を解決することができる。
【００４３】
図３に、バイアス回路ＢＣの変形例を示す。図３に示す回路の構成は、図２に示すバイアス回路ＢＣの変形例であり、その全体の構成は図２と同様である。そのため、図示しないが、対応する部分には同一参照番号を付し、以後の説明で用いる。
【００４４】
バイアス回路ＢＣには、ノードＮＤ４とノードＮＤ５との間に並列に接続されるＰチャネルＭＯＳトランジスタＰｂｃとＮチャネルＭＯＳトランジスタＮｂｃとを用いる。ＰチャネルＭＯＳトランジスタＰｂｃとＮチャネルＭＯＳトランジスタＮｂｃは、いわゆるトランスミッションゲートを構成している。ＰチャネルＭＯＳトランジスタＰｂｃはゲートに基準電源ＧＮＤを受け、ＮチャネルＭＯＳトランジスタＮｂｃはゲートに電源ＶＤＤ１を受ける。また、ＰチャネルＭＯＳトランジスタＰｂｃのバックゲートは電源ＶＤＤ２を、ＮチャネルＭＯＳトランジスタＮｂｃはバックゲートに基準電源ＧＮＤを受ける。
【００４５】
次に、図３に示すバイアス回路ＢＣを用いた場合のレベルシフタ回路ＬＳＣ１の電源投入時の立ち上がり動作について説明する。
【００４６】
まず、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合（電源ＶＤＤ１がオン、電源ＶＤＤ２がオフの状態）を説明する。電源ＶＤＤ１が立ち上がると、ＮチャネルＭＯＳトランジスタＮｂｃが導通状態となる。
【００４７】
この場合レベルシフタＬＳは、図９のレベルシフタ回路ＬＳＣにおいて、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合と同様の動作をする。
【００４８】
次に、電源ＶＤＤ２が、電源ＶＤＤ１よりも先に立ち上がった場合（電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態）を説明する。この場合、バイアス回路ＢＣでは、ＰチャネルＭＯＳトランジスタＰ９は導通状態、ＮチャネルＭＯＳトランジスタＮｂｃは非導通状態となる。このとき、電流生成回路ＣＧからの電流が、ノードＮＤ４−ＰチャネルＭＯＳトランジスタＰｂｃ−寄生ダイオードＰＤ１を介してインバータ回路ＩＮＶ２の電源ＶＤＤ１へと流れる。このときＰチャネルＭＯＳトランジスタＰｂｃはダイオード接続となっているので、ノードＮＤ４の電圧状態は、このダイオード接続によるソース・ドレイン間電圧と寄生ダイオードＰＤ１の順方向電圧の和（オフ状態の電源ＶＤＤ１の電圧を基準とする）となり、ＮチャネルＭＯＳトランジスタＮ２が導通状態となるしきい値電圧よりも高くなり、レベルシフタＬＳへの入力信号が確定し、動作が安定する。その後、電源ＶＤＤ１が立ち上がると、ＮチャネルＭＯＳトランジスタＮｂｃが導通状態となる。この場合、入電圧信号ＶＩＮ−インバータ回路ＩＮＶ１−インバータ回路ＩＮＶ２−バイアス回路ＢＣを介してノードＮＤ４には、ノードＮＤ１に入力される信号に対し相補的な信号が入力され、レベルシフタＬＳは安定して動作する。
【００４９】
このように、図３に示すバイアス回路ＢＣを用いると、図２に示したバイアス回路ＢＣと同様に電源投入時のレベルシフタの不定動作の問題を解決することができる。さらに、図３のバイアス回路ＢＣでは、ＰチャネルＭＯＳトランジスタＰｂｃとＮチャネルＭＯＳトランジスタＮｂｃとを用いることによって、図２のバイアス回路ＢＣにおける抵抗素子Ｒ１よりもレイアウト面積を縮小することができる。
【００５０】
図４に、図２で示した半導体装置のレイアウト配置の概略図を示す。図４に示すレイアウトの構成において、図１および図２に示す構成と対応する部分には同一参照番号を付す。
【００５１】
図４では、図２で示した半導体装置全体のレイアウトを３つのブロックに分けて示している。３つのブロックとは、レベルシフタＩＮＶ１−ＩＮＶ２を含むインバータブロックＩＮＶＢ、電流生成回路ＣＧとバイアス回路ＢＣとを含む入力信号確定ブロックＩＦＢ、レベルシフタＬＳを含むレベルシフタブロックＬＳＢである。
【００５２】
図９で示す従来のレベルシフタ回路ＬＳＣのレイアウトでは、インバータブロックＩＮＶＢとレベルシフタブロックＬＳＢからなるレイアウトとなる。本発明のレイアウトでは、従来のレイアウトに入力信号確定ブロックＩＦＢを加える構成である。入力信号確定ブロックの動作は、図２の動作で説明したように、インバータ回路ＩＮＶ２との間で電流を流し、その電流を利用しレベルシフタＬＳへの入力信号の状態を確定させる。つまり、入力信号確定ブロックＩＦＢは、インバータブロックＩＮＶＢとレベルシフタブロックＬＳＢの両ブロックを介して動作する。そのため、本発明のレイアウト配置では、インバータブロックＩＮＶＢとレベルシフタブロックＬＳＢとの間に入力信号確定ブロックＩＦＢを配置すると、レイアウト面積を小さくすることができる。
【００５３】
[実施の形態３]
図５は、この発明の実施の形態３に従う半導体装置の全体構成を概略的に示す図である。図５に示す回路の構成において、図１および図２に示す構成と対応する部分には同一参照番号を付し、その詳細な説明は省略する。
【００５４】
図５に示す半導体装置では、図２の半導体装置の構成に加えて、レベルシフタ回路ＬＳＣ１２−ＬＳＣ１３、ＰチャネルＭＯＳトランジスタＰ６２−Ｐ６３、抵抗素子Ｒ１２−Ｒ１３、ノードＮＤ４２−ＮＤ４３、ＮＤ５２−ＮＤ５３をさらに有する構成である。
【００５５】
図５に示すように、複数のレベルシフタ回路（図５では３つのレベルシフタ回路を有する場合を一例として示している）が、電流生成回路ＣＧの一部（ＰチャネルＭＯＳトランジスタＰ７−Ｐ８）を共有する構成とする。複数のレベルシフタ回路を有する半導体装置において、図５のような構成であれば、レベルシフタ回路がそれぞれ電流生成回路ＣＧを有する構成に比べて、回路全体の面積を小さくすることができる。
【００５６】
図５で示すように、複数のレベルシフタ回路を有する半導体装置において、不定動作を防ぐために、複数のレベルシフタへの入力信号の電圧を昇圧するための回路の一部に、カレントミラー回路を利用した電流生成回路ＣＧを用いる。この場合、複数のレベルシフタ回路で一部の電流生成回路ＣＧを共有することができ、半導体装置全体としては、小規模な回路構成によって実現することができる。
【００５７】
[実施の形態４]
図６は、この発明の実施の形態４に従う、電流生成回路ＣＧの全体構成を概略的に示す図である。図６に示す回路の構成において、図１および図２に示す構成と対応する部分には同一参照番号を付し、その詳細な説明は省略する。
【００５８】
図６に示す電流生成回路ＣＧは、図２で示した電流生成回路ＣＧの構成に加えて、ＰチャネルＭＯＳトランジスタＰ９−Ｐ１１、ＮチャネルＭＯＳトランジスタＮ４−Ｎ５をさらに備える。
【００５９】
ＮチャネルＭＯＳトランジスタＮ５は、電源ＶＤＤ１とＰチャネルＭＯＳトランジスタＰ８のゲートとの間に接続され、そのゲートはＮチャネルＭＯＳトランジスタＮ５のしきい値電圧Ｎ５Ｖｔｈよりも大きく、電源ＶＤＤ１の電圧以下の基準電圧Ｖｒｅｆ（Ｎ５Ｖｔｈ＜Ｖｒｅｆ≦ＶＤＤ１）を受ける。また、ＮチャネルＭＯＳトランジスタＮ５のバックゲートは基準電源ＧＮＤを受ける。
【００６０】
ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ４とが、電源ＶＤＤ２と基準電源ＧＮＤとの間に直列に接続され、ＰチャネルＭＯＳトランジスタＰ１０のゲートはＮＤ７に接続され、ＮチャネルＭＯＳトランジスタＮ４のゲートは電源ＶＤＤ１を受ける。ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ４との間にノードＮＤ８がある。
【００６１】
ＰチャネルＭＯＳトランジスタＰ９は、電源ＶＤＤ２とノードＮＤ７との間に接続され、ＰチャネルＭＯＳトランジスタＰ１１は、電源ＶＤＤ２とＰチャネルＭＯＳトランジスタＰ８のゲートとの間に接続される。ＰチャネルＭＯＳトランジスタＰ９とＰチャネルＭＯＳトランジスタＰ１１それぞれのゲートは、ノードＮＤ８に接続される。
【００６２】
また、ＮチャネルＭＯＳトランジスタＮ４の電流駆動能力はＰチャネルＭＯＳトランジスタＰ１０の電流駆動能力（例えば、ＭＯＳトランジスタのゲート電極幅）と比べて十分大きい。また、ＰチャネルＭＯＳトランジスタＰ８の電流駆動能力は、ＰチャネルＭＯＳトランジスタＰ９の電流駆動能力に対して十分大きい。また、ＮチャネルＭＯＳトランジスタＮ５の電流駆動能力は、ＰチャネルＭＯＳトランジスタＰ１１の電流駆動能力に対して十分大きい。
【００６３】
ＰチャネルＭＯＳトランジスタＰ９−Ｐ１１およびＮチャネルＭＯＳトランジスタＮ４−Ｎ５は、電流生成回路ＣＧのリーク電流抑制を目的としている。以後、電源投入時の立ち上がり動作を説明する。
【００６４】
まず、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がった場合を説明する。この場合、電流生成回路ＣＧの含まれるカレントミラーの動作電源となる電源ＶＤＤ２が立ち上がっていないので、電流生成回路ＣＧからノードＮＤ４へは電流が流れない。この場合レベルシフトＬＳでは、電源ＶＤＤ１が、電源ＶＤＤ２よりも先に立ち上がっているので不定動作は発生せず、安定して動作する。
【００６５】
次に、電源ＶＤＤ２が、電源ＶＤＤ１よりも先に立ち上がった場合を説明する。この場合、電源ＶＤＤ１が立ち上がっていないので、ＮチャネルＭＯＳトランジスタＮ４が非導通状態、ＮチャネルＭＯＳトランジスタＮ５が導通状態となる。このとき、ＮチャネルＭＯＳトランジスタＮ５の電流駆動能力は、ＰチャネルＭＯＳトランジスタＰ１１の電流駆動能力に対して十分大きいので、ＰチャネルＭＯＳトランジスタＰ８が導通状態となり、ＰチャネルＭＯＳトランジスタＰ８の電流駆動能力は、ＰチャネルＭＯＳトランジスタＰ９の電流駆動能力に対して十分大きいので、ＰチャネルＭＯＳトランジスタＰ８は定電流源として動作し、ＰチャネルＭＯＳトランジスタＰ６−Ｐ７で構成されるカレントミラー回路により電流生成回路ＣＧからノードＮＤ４へ電流が流れる。その際、ＰチャネルＭＯＳトランジスタＰ１０も導通状態になるため、ノードＮＤ８はＶＤＤ２と同電位になり、ＰチャネルＭＯＳトランジスタＰ９およびＰ１１は非導通状態となる。また、レベルシフタ回路全体では、図２に示すレベルシフタ回路ＬＳＣ１と同様に動作する。
【００６６】
さらに、電源ＶＤＤ１と電源ＶＤＤ２が両方立ち上がった状態を説明する。このとき、ＮチャネルＭＯＳトランジスタＮ４の電流駆動能力はＰチャネルＭＯＳトランジスタＰ１０の電流駆動能力と比べて十分大きいので、ノードＮＤ８は基準電源ＧＮＤの電圧に引き抜かれる。このノードＮＤ８の電圧をゲートに受け、ＰチャネルＭＯＳトランジスタＰ９とＰチャネルＭＯＳトランジスタＰ１１は導通状態となる。ＰチャネルＭＯＳトランジスタＰ６、ＰチャネルＭＯＳトランジスタＰ７、ＰチャネルＭＯＳトランジスタＰ１０はそれぞれ、ＰチャネルＭＯＳトランジスタＰ９を介してゲートに電源ＶＤＤ２を受ける。ＰチャネルＭＯＳトランジスタＰ６、ＰチャネルＭＯＳトランジスタＰ７、ＰチャネルＭＯＳトランジスタＰ１０はソースにも電源ＶＤＤ２を受けているため、ソースとゲートが同電位となり、非導通状態となる。また、このときＮチャネルＭＯＳトランジスタＮ５は非導通状態となり、ＰチャネルＭＯＳトランジスタＰ８のゲートはＰチャネルＭＯＳトランジスタＰ１１を介して電源ＶＤＤ２を受け、ＰチャネルＭＯＳトランジスタＰ８は非導通状態となる。
【００６７】
このとき、電流生成回路ＣＧとレベルシフタ回路ＬＳＣ１との間のリーク電流の経路となるＰチャネルＭＯＳトランジスタＰ６が非導通状態であるので、リーク電流を抑えることができる。
【００６８】
レベルシフタＬＳの不定動作を防ぐ効果に加えて、電源ＶＤＤ１と電源ＶＤＤ２がともに立ち上がった後に、電流生成回路ＣＧの電流リークの経路にあるトランジスタのゲート電圧とソース電圧とを同電位にする回路構成にすることで、電流生成回路ＣＧに起因するリーク電流を抑えることができる。また本実施の形態においても、図５で示した半導体装置と同様に、複数のレベルシフタ回路で電流生成回路ＣＧを共有し半導体装置全体の面積を削減することができる。
【００６９】
本実施の形態で用いる基準電圧Ｖｒｅｆは、ＮチャネルＭＯＳトランジスタＮ５のしきい値電圧Ｎ５Ｖｔｈよりも大きく、電源ＶＤＤ１の電圧以下の値であればよいので、その電圧範囲を広く取ることができる。また、基準電圧ＶｒｅｆをＮチャネルＭＯＳトランジスタＮ５のしきい値電圧Ｎ５Ｖｔｈよりも大きく、電源ＶＤＤ１の電圧以下の範囲に設定しておけば、レベルシフタの状態に合わせて基準電圧Ｖｒｅｆの電圧状態を制御する必要がなく、制御回路を設ける必要もない。
【００７０】
[実施の形態５]
図７は、この発明の実施の形態５に従う、レベルシフタ回路を適用したシステムの全体構成を概略的に示す図である。図７に示すように、電源系の異なる回路を組み合わせて用いる場合、異なる電源系の間にレベルシフトが必要となる。
【００７１】
このシステムは、ＶＤＤ２系の回路で構成される位相同期回路ＰＬＬと、ＶＤＤ１系の回路で構成される論理回路ＬＣと、位相同期回路ＰＬＬと論理回路ＬＣとの間に接続されるレベルシフタ回路ＬＳＣ１−ＬＳＣ３およびプルダウン回路ＰＤＣからなる。ただし、この場合、電源の電圧はＶＤＤ１＜ＶＤＤ２である。このシステムは、例えば、ＬＳＩ（ＬＳＩ：Large Scale Integration）に内蔵される。
【００７２】
位相同期回路は、例えば、特許文献５（特開２００５−２００８３号公報）や特許文献６（特開２００３−７８４１０号公報）で示されている。
【００７３】
図７に示す、位相同期回路ＰＬＬは、位相比較器ＰＣ、ローパスフィルタＬＰＦ、発振器ＶＣＯ、セレクタＳＬ、分周器ＦＤからなる。位相同期回路ＰＬＬは、プルダウン回路ＰＤＣを通して、論理回路ＬＣにクロック信号を供給する。また、位相同期回路ＰＬＬは、論理回路ＬＣからレベルシフタ回路ＬＳＣ１およびレベルシフタ回路ＬＳＣ３を通して制御されている。位相同期回路ＰＬＬの発振器ＶＣＯは、レベルシフタ回路ＬＳＣ１から入力される信号が活性化信号のとき発振し、非活性化信号のとき停止する。
【００７４】
また、セレクタＳＬはレベルシフタ回路ＬＳＣ３から入力される信号が非活性化信号のときは、分周器ＦＤからの信号を直接、位相比較器ＰＣに出力し、信号が活性化信号のときはレベルシフタ回路ＬＳＣ２を通じて論理回路ＬＣからフィードバックされたクロック信号を位相比較器ＰＣに出力する。位相同期回路ＰＬＬ内部では、位相比較器ＰＣが外部からのクロック入力とフィードバックされた信号の位相を比較し、その出力からローパスフィルタＬＰＦで高周波成分を取り除いた信号によって発振器ＶＣＯは制御されている。
【００７５】
レベルシフタ回路ＬＳＣ１−ＬＳＣ３には従来、図９で示すようなレベルシフタ回路ＬＳＣを適用していた。電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態のときは、図９について説明したように、レベルシフタ回路ＬＳＣの出力が不定となる。
【００７６】
このとき、図７のシステムでは、レベルシフタ回路ＬＳＣ１およびレベルシフタ回路ＬＳＣ３の出力信号が活性化信号となる場合に動作上問題が発生する。つまり、レベルシフタ回路ＬＳＣ１およびレベルシフタ回路ＬＳＣ３の出力信号が活性化信号となると発振器ＶＣＯが発振する。また、電源ＶＤＤ１がオフの状態であり論理回路ＬＣが動作しないので、位相比較器ＰＣにはクロック信号がセレクタＳＬを通じて入力されない。そのため、発振器ＶＣＯは適切に制御されず可能な最大発振周波数で動作することになる。よって、通常動作時より多く電流を消費してしまうという問題が発生する。
【００７７】
また、上記状態から電源ＶＤＤ１がオンになった場合、発振器ＶＣＯが適切に制御されるまでの間に、論理回路ＬＣに通常動作時の周波数より高いクロックが入力されることになり、電源ＶＤＤ１を投入した直後に大きな電流が流れることになる。
【００７８】
このような消費電流の増加が、ＬＳＩ搭載ボード全体の意図しない電圧降下および動作不具合の原因となることがある。
【００７９】
レベルシフタ回路ＬＳＣ１およびレベルシフタ回路ＬＳＣ３に、本発明で示すレベルシフタ回路（例えば図１の半導体装置）を用いることにより、電源ＶＤＤ１のみオフのとき、発振器ＶＣＯを停止の状態に確定させることができ、不定動作による問題を回避することができる。
【００８０】
[実施の形態６]
図８は、この発明の実施の形態６に従う、レベルシフタ回路を適用したシステムの全体構成を概略的に示す図である。
【００８１】
図８に示す回路では、出力ポートＯＰ１−ＯＰ４およびアナログポートＡＰは電源ＶＤＤ１を動作電源とする回路ＶＤＤ１Ｃの、入出力ポートＩＯＰと出力ポートＯＰ５は電源ＶＤＤ２を動作電源とする回路ＶＤＤ２Ｃの一部である。尚、電源ＶＤＤ１＜電源ＶＤＤ２である。また、トランスミッションゲートＴＧ１−ＴＧ３はそれぞれレベルシフタ回路ＬＥＳ１−ＬＥＳ３により電源ＶＤＤ２レベルに変換された信号を受けて動作する。
【００８２】
アナログポートＡＰは、入出力ポートＩＯＰと出力ポートＯＰ５のいずれかのポートから信号が入力される。入出力ポートＩＯＰは、アナログポートＡＰに信号を出力するか、出力ポートＯＰ２から信号が入力される。出力ポートＯＰ５は、アナログポートＡＰに信号を出力する。また、いずれのポートにおいて信号が入出力されるかは、レベルシフタ回路を介して回路ＶＤＤ１Ｃから入力される制御信号を受けるトランスミッションゲートＴＧ１−ＴＧ３によって選択される。
【００８３】
トランスミッションゲートＴＧ１は、出力ポートＯＰ１からの制御信号を、レベルシフタ回路ＬＥＳ１を介して受け、制御される。トランスミッションゲートＴＧ２は、出力ポートＯＰ３からの制御信号を、レベルシフタ回路ＬＥＳ２を介して受け、制御される。トランスミッションゲートＴＧ３は、ポートＯＰ４からの制御信号を、レベルシフタ回路ＬＥＳ３を介して受け、制御される。
【００８４】
このような経路をもつ回路において、図９に示すような不定動作の可能性のある従来のレベルシフタ回路を用いると、以下のような問題が生じる。電源ＶＤＤ１がオフ、電源ＶＤＤ２がオンの状態のとき、レベルシフタ回路ＬＥＳ２−ＬＥＳ３の不定動作が原因により、意図しない制御信号がトランスミッションゲートＴＧ２−ＴＧ３に入力されるので、トランスミッションゲートＴＧ２およびＴＧ３の両方が導通状態になることがある。このとき、入出力ポートＩＯＰと出力ポートＯＰ５の間にも信号の経路ができてしまい、入出力ポートＩＯＰに意図しない信号が入力するので、回路ＶＤＤ２Ｃで誤動作が発生することがある。
【００８５】
このような回路において、レベルシフタ回路ＬＥＳ２−ＬＥＳ３に、例えば実施の形態１で示す不定動作を防ぐことができるレベルシフタ回路を用いることにより、回路全体の誤動作を防ぐことができる。
【００８６】
このように、レベルシフタ回路の出力に応じて制御されるトランスミッションゲート回路では、レベルシフタ回路の不定動作によって、意図しない信号パスが発生する場合がある。このレベルシフタに回路に本発明を適用することによって、意図しない信号パスの発生を防ぐことができる。また、レベルシフタ回路により制御される回路はトランスミッションゲートには限られない。
【産業上の利用可能性】
【００８７】
この発明は、電源投入時の不定動作の問題を解決でき、安定した動作のレベルシフタ回路を実現することができる。
【図面の簡単な説明】
【００８８】
【図１】この発明の実施の形態１に従う、半導体装置の全体構成を概略的に示す図である。
【図２】図１に示す半導体装置を構成する電流生成回路ＣＧとバイアス回路ＢＣの実施例を示す図である。
【図３】バイアス回路の変形例を示す図である。
【図４】図２で示した半導体装置のレイアウト配置の概略図を示す。
【図５】この発明の実施の形態３に従う、半導体装置の全体構成を概略的に示す図である。
【図６】この発明の実施の形態４に従う、電流生成回路の全体構成を概略的に示す図である。
【図７】この発明の実施の形態５に従う、レベルシフタ回路を適用したシステムの全体構成を概略的に示す図である。
【図８】この発明の実施の形態６に従う、レベルシフタ回路を適用したシステムの全体構成を概略的に示す図である。
【図９】従来のレベルシフタ回路を示す図である。
【符号の説明】
【００８９】
ＶＩＮ  入力信号、ＶＯＵＴ  出力信号、ＶＤＤ１−ＶＤＤ２  電源、ＧＮＤ  基準電源、ＬＳＣ，ＬＳＣ１−ＬＳＣ３  レベルシフタ回路、ＮＤ１−ＮＤ８  ノード、ＩＮＶ１−ＩＮＶ３  インバータ回路、Ｐ１−Ｐ１１  ＰチャネルＭＯＳトランジスタ、Ｎ１−Ｎ５  ＮチャネルＭＯＳトランジスタ、ＰＤ１−ＰＤ２  寄生ダイオード、ＣＧ  電流生成回路、ＢＣ  バイアス回路、ＰＬＬ  位相同期回路、ＬＣ  論理回路、ＰＤＣ  プルダウン回路、ＩＯＰ  入出力ポート、ＯＰ１−ＯＰ５  出力ポート、ＡＰ  アナログポート、ＬＥＳ１−ＬＥＳ３  レベルシフタ回路、ＴＧ１−ＴＧ３  トランスミッションゲート。
【図１】
0005090083.tif 000002
【図２】
0005090083.tif 000003
【図３】
0005090083.tif 000004
【図４】
0005090083.tif 000005
【図５】
0005090083.tif 000006
【図６】
0005090083.tif 000007
【図７】
0005090083.tif 000008
【図８】
0005090083.tif 000009
【図９】
0005090083.tif 000010