(57)【特許請求の範囲】
【請求項１】
デジタル回路３４とアナログ回路３５とを含む混合信号チップ３１であって、
（ａ）シリアルインターフェース３９と、
（ｂ）前記チップ３１上の集積回路の少なくとも一部への電力を制御する電力制御装置４０であって、
（ｂ１）電源切断信号５１を受信するシリアルインターフェース３９に接続され、
（ｂ２）電源投入信号５２を受信する、シリアルインターフェース３９とは別の外部制御ラインに接続され、
（ｂ３）集積回路の少なくとも一部が電源切断状態であるとき、電源投入信号５２が外部制御ラインに受信されるならば、集積回路の少なくとも一部を電源投入し、
（ｂ４）集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインにどのような信号が受信されても、集積回路の少なくとも一部を電源投入状態に維持する電力制御装置４０とを含み、
（ｃ）外部制御ラインはまた、集積回路の構成要素３６に接続され、
この構成要素３６は、集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインを介するデータを受信することを特徴とする混合信号チップ。
【請求項２】
集積回路の少なくとも一部は、デジタル制御回路を含み、
このデジタル制御回路は、シリアルインターフェース３９を含むことを特徴とする請求項１記載の混合信号チップ。
【請求項３】
電力制御装置４０は、ラッチ回路５８を含み、
シリアルインターフェース３９と外部制御ラインとはいずれも、ラッチ回路５８に接続されることを特徴とする請求項１記載の混合信号チップ。
【請求項４】
ラッチ回路５８は、セット・リセットラッチ回路を含み、
シリアルインターフェース３９は、ラッチ回路５８のセット入力に接続され、
外部制御ラインは、ラッチ回路５８のリセット入力に接続されることを特徴とする請求項３記載の混合信号チップ。
【請求項５】
電力制御装置４０は、
シリアルインターフェース３９の電源切断信号５１の受信に応答して、電源切断のためにラッチ回路５８から第２出力を発生し、
集積回路の少なくとも一部が電源切断状態であるとき、外部制御ラインの電源投入信号５２の受信に応答し、電源投入のためにラッチ回路５８から第１出力を発生することを特徴とする請求項３記載の混合信号チップ。
【請求項６】
ラッチ回路５８の第１および第２出力はいずれも、電源３３からの電力を制御する電圧レギュレータ３８に接続され、
電力制御装置４０は、電圧レギュレータ３８を制御することによって、集積回路の少なくとも一部への電力を制御することを特徴とする請求項５記載の混合信号チップ。
【請求項７】
集積回路の少なくとも一部は、デジタル制御回路３６，３９を含み、
デジタル制御回路３６，３９は、集積回路内のアナログ回路３５の電源切断を、電源切断回路３７によって、制御することを特徴とする請求項１に記載の混合信号チップ。
【請求項８】
集積回路に含まれる少なくともアナログ回路３５に電力を与える電源３３を含み、
この混合信号チップはさらに、スイッチング手段３０５を含み、
このスイッチング手段３０５は、デジタル制御回路３６，３９が電源切断されているとき、閉じられ、この閉じられているとき、アナログ回路３５が電源切断状態に保たれることを確実にするために、電源３３を電源切断回路３７に接続することを特徴とする請求項７記載の混合信号チップ。
【請求項９】
請求項１〜８の１つに記載の混合信号チップを制御する方法であって、
（ａ）集積回路の少なくとも一部が電源切断状態であれば、電力制御装置４０が，外部制御ラインを介して電源投入信号５２を受信して、集積回路の少なくとも一部を電源投入し、
（ｂ）集積回路の少なくとも一部が電源投入状態であるとき、外部制御を介してどのような信号を受信しても、集積回路の少なくとも一部を電源投入状態に維持し、
（ｃ）集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインを介して、集積回路の構成要素３６に信号を与えることを特徴とする混合信号チップを制御する方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般に集積回路（ＩＣ）チップにおいて用いる電力制御回路に関する。
【０００２】
発明の背景
図１を参照すると、混合信号ＩＣチップ１１は、アナログ回路１５とデジタル回路１４を単一の半導体型上に組み合わせている。混合信号ＩＣ１１は、典型的に３ボルト（Ｖ）である単一の電圧源１３（ここではＲＦＶＤＤと呼ぶ）で動作し、アナログ回路１５は一般にこの電圧から直接電力を供給する。しかし、チップ１１上のデジタル回路１４に電力を供給するために、低供給電圧も必要である。このため、デジタル回路１４に低電圧を供給するために、３Ｖ電圧源１３から、たとえば、１．８Ｖ（またはＤＩＧＶＤＤ）を発生させるオンチップ電圧レギュレータ１８を備えることがよくある。
【０００３】
デジタル回路１４の１つの目的は、「電源切断」制御ビットをデジタルレジスタ（電源切断レジスタ１６とも呼ぶ）中に記憶することによって、チップ１１上の種々のアナログ回路１５の状態を制御することである。電源切断制御ビットは、「ＮＯＴ」論理規約において作動してもよい。その場合、アナログ回路中の電源切断回路１７用の電源切断ビットが０Ｖまたは論理の「ＬＯＷ」に設定されると、回路は動作し、電源は切断されない。電源切断ビットがＤＩＧＶＤＤまたは論理の「ＨＩＧＨ」に設定されると、回路の電源が切断される。
【０００４】
電源切断レジスタ１６内の電源切断ビットは、外部デジタル制御器１２によって設定され、外部デジタル制御器１２は、Serial Peripheral Interface（ＳＰＩ）またはInter-
Integrated Circuit（Ｉ２Ｃ）などの適切なシリアルインターフェース１９を経由して必要な値をレジスタ１６に書き込む。ＲＦＶＤＤによって直接動作する種々のレジスタ１６の場合、ＤＩＧＶＤＤの論理レベルでの電源切断信号は、電源切断機能を正確に実行するには十分ではない。そのため、レベルシフト回路１００を用いて、ＤＩＧＶＤＤ電源切断信号をＲＦＶＤＤに変換する。典型的なレベルシフト回路１００を図２に示す。図２において、デジタルインバータＩＮＶＩ  １０３は、差動レベルシフトラッチ  ＬＶＬ１  １０４を駆動させてＰＤ３Ｖ  １０２を発生する、電源切断信号ＰＤ２Ｖ  １０１の逆のものを発生する。図２に示すような差動レベルシフト回路を用いることの利点は、シングルエンドレベルシフト増幅器とは対照的に、シングルエンドレベルシフトは直流バイアス電流が一般に必要であるが、図２の回路は直流バイアス電流を消費しないことである。この付加的な直流バイアス電流は、電池で動作する携帯機器での応用において欠点となる。
【０００５】
チップ１１の機能性が必要でない場合、外部制御器１２は、シリアルインターフェース１９を経由して適切なコマンドを送信して、電源切断レジスタ１６のすべてのデジタルビットをＨＩＧＨに設定する。チップ上のすべてのチップの電源を切断し、それによって、電力を節約し電池寿命を延ばす。
【０００６】
反面、外部制御器１２がコマンドを送信して、デジタル供給電圧ＤＩＧＶＤＤを発生するオンチップ電圧レギュレータ１８の電源を切断すると、問題が発生する。第一に、電源切断レジスタ１６のデジタルビットはゼロになり、電源切断レベルシフタ１００は正確に動作しなくなる（図２の電源切断とその逆の両方がゼロになる）。３Ｖ論理電源切断レベルが不定になり（三重状態）、ＲＦＶＤＤから動作しているアナログ回路１５の電源が投入されるようにＬＯＷになると、かなりの電流が引き出される。第二に、デジタル供給電圧が取り除かれるので、シリアルインターフェース１９が働かなくなり、このインターフェース１９を経由してコマンドを送りチップ１１の電源を再投入することができない。
【０００７】
本発明によって提供される可能な解決手段の１つは、レギュレータ１８の電源投入および電源切断を、シリアルインターフェース１９を経由するよりもむしろ外部ピンから制御することである。これによって、チップ１１の電源を再投入することができないという第２の問題を解決することができ、電源切断レジスタ１６の値を再びＬＯＷにすることができる。さらに、システムオンチップ設計において、外部ピンは一般に制限されるので、レギュレータ電源切断機能を実行する予備のピンがないこともある。レギュレータ電源切断機能を設けないと、スタンバイモードにおいて、デジタル供給電圧を発生するレギュレータはオンのままになり、電力を無駄にすることになる。
【０００８】
発明の要約
本発明は、上記課題に対処する解決手段を提供することを目的とする。
【０００９】
本発明において、デジタル回路３４とアナログ回路３５とを含む混合信号チップ３１であって、シリアルインターフェース３９と、前記チップ３１上の集積回路の少なくとも一部への電力を制御する電力制御装置４０であって、電源切断信号５１を受信するシリアルインターフェース３９に接続され、電源投入信号５２を受信する、シリアルインターフェース３９とは別の外部制御ラインに接続され、集積回路の少なくとも一部が電源切断状態であるとき、電源投入信号５２が外部制御ラインに受信されるならば、集積回路の少なくとも一部を電源投入し、集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインにどのような信号が受信されても、集積回路の少なくとも一部を電源投入状態に維持する電力制御装置４０とを含み、外部制御ラインはまた、集積回路の構成要素３６に接続され、この構成要素３６は、集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインを介するデータを受信する混合信号チップが提供される。
好適に、集積回路の少なくとも一部は、デジタル制御回路を含み、このデジタル制御回路は、シリアルインターフェース３９を含む。
好適に、電力制御装置４０は、ラッチ回路５８を含み、シリアルインターフェース３９と外部制御ラインとはいずれも、ラッチ回路５８に接続される。
好適に、ラッチ回路５８は、セット・リセットラッチ回路を含み、シリアルインターフェース３９は、ラッチ回路５８のセット入力に接続され、外部制御ラインは、ラッチ回路５８のリセット入力に接続される。
好適に、電力制御装置４０は、シリアルインターフェース３９の電源切断信号５１の受信に応答して、電源切断のためにラッチ回路５８から第２出力を発生し、集積回路の少なくとも一部が電源切断状態であるとき、外部制御ラインの電源投入信号５２の受信に応答し、電源投入のためにラッチ回路５８から第１出力を発生する。
好適に、ラッチ回路５８の第１および第２出力はいずれも、電源３３からの電力を制御する電圧レギュレータ３８に接続され、電力制御装置４０は、電圧レギュレータ３８を制御することによって、集積回路の少なくとも一部への電力を制御する。
好適に、集積回路の少なくとも一部は、デジタル制御回路３６，３９を含み、デジタル制御回路３６，３９は、集積回路内のアナログ回路３５の電源切断を、電源切断回路３７によって、制御する。
好適に、集積回路に含まれる少なくともアナログ回路３５に電力を与える電源３３を含み、この混合信号チップはさらに、スイッチング手段３０５を含み、このスイッチング手段３０５は、デジタル制御回路３６，３９が電源切断されているとき、閉じられ、この閉じられているとき、アナログ回路３５が電源切断状態に保たれることを確実にするために、電源３３を電源切断回路３７に接続する。
さらに本発明において、混合信号チップを制御する方法であって、集積回路の少なくとも一部が電源切断状態であれば、電力制御装置４０が，外部制御ラインを介して電源投入信号５２を受信して、集積回路の少なくとも一部を電源投入することと、集積回路の少なくとも一部が電源投入状態であるとき、外部制御を介してどのような信号を受信しても、集積回路の少なくとも一部を電源投入状態に維持することと、集積回路の少なくとも一部が電源投入状態であるとき、外部制御ラインを介して、集積回路の構成要素３６に信号を与えることとを含む混合信号チップを制御する方法が提供される。
【００１０】
好適に、前記集積回路の少なくとも一部はデジタル制御回路を含み、好適には該デジタル制御回路はシリアルインターフェースを含む。
【００１１】
前記第１の入力を、前記シリアルインターフェースに接続してもよく、前記第２の入力を、前記シリアルインターフェースとは別の外部制御線に接続してもよい。
【００１２】
その特徴は特に重要であり、さらに別の独立態様において、集積回路を制御する装置であって、該集積回路はデジタル制御回路を含み、該デジタル制御回路はシリアルインターフェースを含む装置において、該装置は電力制御装置を含み、該電力制御装置は、電源切断信号を受信するための第１の入力と、電源投入信号を受信するための第２の入力とに接続され、電源切断信号に応じて該デジタル制御回路の電源を切断するように構成され、また電源投入信号に応じてデジタル制御回路の電源を投入するように構成され、該集積回路を制御する装置が、該シリアルインターフェースを経由して電源切断信号を該第１の入力に送信し、かつ該シリアルインターフェースと別の外部制御線を経由して電源投入信号を該第２の入力に送信するように、配置される、集積回路を制御する装置が提供される。
【００１３】
好適に、前記電力制御装置はラッチ回路を含み、前記第１の入力と前記第２の入力とはそれぞれ該ラッチ回路に接続される。前記ラッチ回路はセット−リセットラッチ回路を含んでもよく、前記第１の入力は前記ラッチ回路のセット入力に接続されてもよく、前記第２の入力は前記ラッチ回路のリセット入力に接続されてもよい。
【００１４】
好適に、前記電力制御装置は、前記第１の入力で電源切断信号を受信するのに応じて、ラッチ回路の第２の出力で電源切断信号を発生させ、前記集積回路の少なくとも一部が電源切断状態にあるとき、前記第２の入力で電源投入信号を受信するのに応じて、前記ラッチ回路の第１の出力で電源投入信号を発生させるように構成される。
【００１５】
前記ラッチ回路の第１の出力と前記ラッチ回路の第２の出力は、電源からの電力を調整するための電源調整回路にそれぞれ接続されてもよく、前記電力制御装置は、該電源調整回路を制御することによって、前記集積回路の少なくとも一部に対する電力を制御するように構成されてもよい。
【００１６】
前記電力制御装置は、前記集積回路中に含まれてもよい。
前記集積回路の少なくとも一部はデジタル制御回路を含んでもよく、該デジタル制御回路は、前記集積回路中に含まれるアナログ回路の電源切断を制御するように構成されてもよい。
【００１７】
その特徴は特に重要であり、さらに別の独立態様において、集積回路を制御する装置であって、該集積回路中に含まれる少なくともアナログ回路に電力を供給する電源と、該アナログ回路の電源を切断する電源切断回路と、制御信号を該電源切断回路に送信することによって、該アナログ回路の電源切断を制御するように構成されるデジタル制御回路であって、電源を切断するようにも構成されるデジタル制御回路とを含み、該装置は、該デジタル制御回路が電源を切断したとき、および該アナログ回路が電源切断状態を維持することを確保するように、該デジタル制御回路が閉じて該電源を該電源切断回路に接続するときに、閉じるように配置されるスイッチング手段をさらに含む装置が提供される。スイッチング手段は、たとえば、電界効果トランジスタなどのトランジスタを含んでもよく、特にスイッチング手段は、ＰＭＯＳ装置を備えてもよい。
【００１８】
好適に、前記デジタル制御回路は、レベルシフト回路を経由して制御信号を前記電源切断回路に送信するように構成される。その場合、前記スイッチング手段は、閉じたとき、前記電源を前記レベルシフト回路の出力に接続するように構成される。
【００１９】
前記スイッチング手段は、前記電力制御装置からの出力信号に従って閉じるように構成される。
【００２０】
好適に、前記デジタル制御回路は、外部信号を受信し、かつ該外部信号を受信すると前記アナログ回路の電源を切断するように構成され、好適にはシリアルインターフェースを経由して該外部信号を受信する。
【００２１】
前記電力制御装置は前記外部信号を受信するように構成されてもよく、好適には前記電力制御装置は、前記外部信号を受信すると、前記デジタル制御回路の電源を切断するように構成されてもよい。
【００２２】
前記スイッチング手段は、前記電力制御装置からのさらなる出力信号に従って開くように構成されてもよく、前記デジタル制御回路は、前記電力制御装置からの該さらなる出力信号に従って電源を投入するように構成されてもよい。
【００２３】
好適に、前記電力制御装置は、前記さらなる外部信号を受信し、前記さらなる外部信号を受信すると前記さらなる出力信号を発生するように構成される。
【００２４】
前記電力制御装置は、前記シリアルインターフェースとは別の外部制御線に接続されてもよく、該外部制御線を経由して前記さらなる外部信号を受信するように構成されてもよい。
【００２５】
前記電力制御装置はラッチ回路を含んでもよく、好適には前記出力信号は該ラッチ回路の第１の出力からの出力であり、前記さらなる出力信号は該ラッチ回路の第２の出力からの出力である。
【００２６】
装置は、遅延回路などの遅延手段を含んで、入力信号が所定の時間長さに維持された場合のみ信号を出力してもよい。これによって、スパイクなどの余分な信号の影響を軽減してもよい。ここに述べたいずれかの入力信号、特にここに述べた電源切断信号または電源投入信号に作用するように、装置を配置してもよい。
【００２７】
さらに別の独立態様において、集積回路を制御する方法であって、該集積回路の少なくとも一部に対する電力を制御する電力制御装置を設けることと、入力を経由して該電力制御装置で電源投入信号を受信し、該集積回路の少なくとも一部が電源切断状態であれば、該集積回路の少なくとも一部の電源を投入することと、該集積回路の少なくとも一部が電源投入状態のとき、該入力を経由して受信する信号にかかわらず、該集積回路の少なくとも一部を電源投入状態に維持することとを含み、該集積回路の少なくとも一部が電源投入状態にあるとき、該入力を経由して信号を該集積回路の構成要素へ送信することをさらに含む方法が提供される。
【００２８】
別の独立態様において、集積回路を制御する方法であって、該集積回路がデジタル制御回路を含み、該デジタル制御回路がシリアルインターフェースを含む方法において、電源切断信号に応じて該デジタル制御回路の電源を切断することと、電源投入信号に応じて該デジタル制御回路の電源を投入することとを含み、該シリアルインターフェースを経由して電源切断信号を送信することと、該シリアルインターフェースと別の外部制御線を経由して電源投入信号を送信することとをさらに含む方法が提供される。
【００２９】
さらに別の独立態様において、集積回路を制御する方法であって、該集積回路が、アナログ回路と、該アナログ回路の電源を切断する電源切断回路と、該アナログ回路の電源切断を制御するように構成されるデジタル制御回路とを含む方法において、該デジタル制御回路を経由して制御信号を該電源切断回路に送信して該アナログ回路の電源を切断することと、該デジタル制御回路の電源を切断することと、該デジタル制御回路が電源切断にあるとき、該アナログ回路の電源切断状態を維持するように、電源を該電源切断回路に接続することとを含む方法が提供される。
【００３０】
本発明の１つの態様におけるすべての特徴を、あらゆる適切な組合せで、本発明の別の態様に適用してもよい。特に、装置の特徴を方法の特徴に適用してもよく、その逆もまたしかりである。
【００３１】
詳細な説明
添付の図面に基づいて、本発明の実施形態を、単なる一例として説明する。
【００３２】
信号処理装置が開示される。以下の説明において、本発明の実施形態を完全に理解するように、多数の具体的な詳細が提示される。しかし、当業者にとって、これらの具体的な詳細を用いて本発明を実施する必要がないことが明らかであろう。
【００３３】
図３は、本発明の実施形態に係る電力制御装置４０を備える混合信号チップ３１を示す。本発明の特徴は、外部制御器３２が、チップ３１の全体を、完全な電源切断状態にすることができることである。この例において、外部制御器３２はマイクロコントローラを備えるが、外部制御器３２はデジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）装置、あるいは信号処理とコマンド送信が可能なその他の装置を備えることもできる。混合信号チップ３１とオンチップ電圧レギュレータ３８との電源を切断するため、シリアルインターフェース３９を経由して電力制御装置４０に適切なコマンドを送信する必要がある。たとえば、図４を参照すると、デジタルの「１」を書き込んで電力制御装置４０のＫｉｌｌｃｈｉｐ５１に入力すると、適切な出力がＲＥＧ＿ＰＤ４２に発生し、レギュレータ３８の電源を効果的に切断する。その結果、チップ３１は電源切断状態になる。電力制御装置５０のＲｅｓｕｓｃ＿Ｎ５２にデジタルの「０」を送信することによって、レギュレータ３８の電源を再投入することができる。
【００３４】
Ｒｅｓｕｓｃ＿Ｎの信号は、チップが電源切断状態にあるとき、電力制御装置の動作に影響を与えるのみである。チップが電源投入状態にあると、Ｒｅｓｕｓｃ＿Ｎの信号は、電力制御装置の動作になんら影響を与えない。
【００３５】
Ｒｅｓｕｓｃ＿Ｎの信号は、外部デジタル制御器３２に接続されているがシリアルインターフェース３９とは別である外部ピンから来ている。この外部ピンは、共用され、電力制御装置ばかりでなくチップの別の構成要素にも接続される。チップが電源投入状態にあると、外部ピンを用いてデータをその部品に送信する（その時点で電力制御装置の動作になんら影響を与えない外部ピン上の信号）。好適な実施形態において、別の構成要素は電源切断レジスタ３６である。しかし、好適な実施形態の変形例において、別の構成要素はデジタル回路３６の任意の別の部分でもよく、実際別の構成要素は集積回路３１の任意の別の部分でもよく、外部ピンを用いて、データを送信し、操作を指示し、診断情報を受信する。
【００３６】
電力制御装置５０のコアは、３Ｖ論理回路によって構成されるＳＲ−ラッチ５８である。図４を参照すると、セット入力とリセット入力との両方がアクティブＬＯＷである。２Ｖ〜３Ｖ反転増幅器５７を用いて、入ってくる信号を反転させてセット入力信号を生成する。通常動作時に、Ｋｉｌｌｃｈｉｐ５１の信号はＬＯＷであるため、セット入力はＨＩＧＨ、すなわち、インアクティブである。リセット信号は、Ｒｅｓｕｓｃ＿Ｎ５２の信号から生じる。通常動作時に、最初にチップの電源を投入すると、Ｒｅｓｕｓｃ＿Ｎ５２の信号はＬＯＷになるので、リセット入力はＬＯＷとなり、それによって、ＳＲラッチ５８はクリアされてＲＥＧ＿ＰＤ４２の信号はＬＯＷに設定される（すなわち、インアクティブ）。
【００３７】
Ｋｉｌｌｃｈｉｐ５１のビットを適当なコマンドによってＨＩＧＨに設定することを考える。このＫｉｌｌｃｈｉｐ５１の信号は、クロック５３（図示せず）によってクロック同期される、２つのＤ型フリップフロップ（ＤＦＦ）５４、５５によってサンプリングされる。ＤＦＦ５４，５５は、少なくとも２クロックサイクルの間Ｋｉｌｌｃｈｉｐ５１がＨＩＧＨでなければ、電力制御装置は動作しないことを確実にする、すなわち、Ｋｉｌｌｃｈｉｐ５１上の雑音スパイクによってチップ全体の電源が切断されないことを確実にする。
【００３８】
Ｋｉｌｌｃｈｉｐ５１が２クロックサイクルの間ＨＩＧＨにとどまることを想定すると、セット入力はＬＯＷになる。これによって、ラッチのＱ出力、すなわち、ＲＥＧ＿ＰＤ４２が３Ｖに設定される。結果として、レギュレータの電源が切断される。すべての１．８Ｖデジタル論理回路がゼロに設定される。これは、Ｋｉｌｌｃｈｉｐ５１の信号それ自体がゼロになり、それによってラッチへのセット入力がＲＦＶＤＤ、すなわち、インアクティブに設定されることを意味する。
【００３９】
チップの電源を投入するため、適当な期間、Ｒｅｓｕｓｃ＿Ｎ５２をＬＯＷに保持する。これによって、ＳＲラッチ５８を直接リセットし、ＲＥＧ＿ＰＤ４２を再びＬＯＷに設定する。
【００４０】
ＲＥＧ＿ＰＤ４２をＨＩＧＨにする結果、ＤＩＧＶＤＤがゼロになることによって、上記のようにすべての３Ｖ（ＲＦＶＤＤ）電源切断信号が不定になる。この状況が発生するのを防止するために、すべての３Ｖ電源切断信号は、図５に示すように、ＲＦＶＤＤとＰＤ＿３Ｖ出力との間に接続されるソースとドレインとを有し、ゲートが、図５にも示されるように、図４のＲＥＧ＿ＥＮ４３に接続される、追加のＰＭＯＳ装置ＰＭ０  ３０５を有する。ＲＥＧ＿ＥＮ４３がＨＩＧＨ（通常動作）のとき、ＰＭ０  ３０５はオフであり、電源切断信号は通常のようにレベルシフトラッチ３００によって制御される。ＲＥＧ＿ＥＮ４３がＬＯＷのとき、すなわち、ＲＥＧ＿ＰＤ４２がＨＩＧＨでチップ３１が完全にオフのとき、ＰＭＯＳ装置ＰＭ０  ２０５はオンになる。すべての電源切断出力がＲＦＶＤＤに引かれる、すなわち、すべての電源切断信号をアサートされる。
【００４１】
本発明を単なる例示として説明した、詳細の変形例が本発明の範囲内において可能であることを理解すべきである。
【００４２】
明細書に開示した各特徴、（必要に応じて）特許請求の範囲および図面を、独立にあるいは適切な組合せで設けることができる。
【図面の簡単な説明】
【００４３】
【図１】混合信号チップを示す。
【図２】レベルシフト回路を示す。
【図３】本発明の実施形態に係る電力制御装置を備える混合信号チップを示す。
【図４】本発明の実施形態に係る電力制御装置を示す。
【図５】本発明の実施形態に係るレベルシフト回路の一構成を示す。
【図１】
0005026438.tif 000002
【図２】
0005026438.tif 000003
【図３】
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【図４】
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【図５】
0005026438.tif 000006