(57)【特許請求の範囲】
【請求項１】
ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory，ＤＲＡＭ）とロジック回路とが混載された半導体装置の製造方法において、
シリコン基板の、ＤＲＡＭを形成する領域であるＤＲＡＭ形成領域とロジック回路を形成する領域であるロジック回路形成領域とに、ゲート絶縁膜とポリシリコンで構成されたゲート電極とを形成し、
前記ＤＲＡＭ形成領域、前記ロジック回路形成領域のいずれか一方の領域をレジストマスクで保護し、
前記レジストマスクで保護されていない他方の領域の前記ゲート電極と前記シリコン基板とに、前記ゲート電極と前記シリコン基板とを酸化する速度を変化させる不純物をイオン注入し、
前記レジストマスクを除去し、
前記ゲート電極と前記シリコン基板とをスクリーン酸化して、前記ロジック回路形成領域よりも前記ＤＲＡＭ形成領域の前記ゲート電極及び前記シリコン基板の方に厚い酸化膜を形成し、
前記ロジック回路形成領域を前記レジストマスクで保護した場合に、
前記レジストマスクで保護されていない前記ＤＲＡＭ形成領域に、前記速度を増加させる前記不純物としてフッ素または酸素をイオン注入し、
前記ＤＲＡＭ形成領域を前記レジストマスクで保護した場合に、
前記レジストマスクで保護されていない前記ロジック回路形成領域に、前記速度を減少させる前記不純物として窒素またはアルゴンをイオン注入する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にＤＲＡＭ（Dynamic Random Access Memory）とロジック回路とが混載された半導体装置の製造において、スクリーン酸化によるゲート絶縁膜の膜厚変化を制御する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置製造におけるＤＲＡＭの形成工程においては、データの保持特性を確保するために、ゲート電極と拡散層であるソースドレイン領域との間の接合リークを抑制することが必要である。
【０００３】
この接合リークの抑制には、ゲート電極の形成後に、その側壁およびシリコン基板が露出している状態でスクリーン酸化を行い、ゲート電極の側壁近傍とソースドレイン領域との間に比較的厚い膜厚の酸化膜を形成する方法が有効である。
【０００４】
このスクリーン酸化を行うことにより、ゲート電極表面およびシリコン基板表面が酸化される。さらに、ゲート電極とゲート絶縁膜との間にも酸素が進入し、ゲート電極を形成しているポリシリコンが酸化され、二酸化シリコンが形成される。これにより、ゲート電極の側壁近傍では、ゲート絶縁膜が厚膜化される。一方、ゲート電極内部は、酸素が拡散しにくく、ゲート絶縁膜の厚膜化が起こりにくい。その結果、スクリーン酸化後のゲート絶縁膜は、そのゲート電極の側壁近傍で膨らんだ、いわゆるゲート・バーズビーク形状となる。
【０００５】
ゲート絶縁膜がゲート・バーズビーク形状となることにより、ゲート絶縁膜全体を厚膜化せずに、ゲート電極の側壁近傍のゲート絶縁膜のみを厚膜化し、ゲート電極とソースドレイン領域との間にかかる電界を緩和することができ、ＤＲＡＭにおけるソースドレイン領域の接合リークを抑制することができる。
【０００６】
【発明が解決しようとする課題】
しかし、ＤＲＡＭとロジック回路とが混載された半導体装置を製造する場合、スクリーン酸化によってゲート絶縁膜をゲート・バーズビーク形状とすることは、ＤＲＡＭ形成には有効であるが、一方、ロジック回路のトランジスタにおいては、チャネル端でのゲート絶縁膜の厚膜化となり、トランジスタの実動作状態におけるソース−ドレイン間の飽和電流（Ｉｄｓ）の低下を引き起こし、電流駆動能力が低下する可能性があるという問題点があった。
【０００７】
従来のＤＲＡＭとロジック回路とが混載された半導体装置の製造は、まず、シリコン基板上にゲート絶縁膜となる二酸化シリコンおよびゲート電極となるポリシリコンを形成し、次いで、その二酸化シリコンおよびポリシリコンをエッチングして、ＤＲＡＭを形成する領域であるＤＲＡＭ形成領域およびロジック回路を形成する領域であるロジック回路形成領域に、それぞれゲート絶縁膜およびゲート電極を形成する。そして、この基板の全面をスクリーン酸化することにより、ゲート電極およびシリコン基板を酸化し、それにより、ゲート絶縁膜をゲート・バーズビーク形状とする。
【０００８】
このとき、ＤＲＡＭ形成領域では、そのゲート絶縁膜がゲート・バーズビーク形状となることによって、ゲート電極の側壁近傍のゲート絶縁膜が厚膜化され、ゲート電極とソースドレイン領域との間にかかる電界が緩和され、接合リークが抑制されるようになる。同様に、ロジック回路形成領域でも、そのゲート絶縁膜がゲート・バーズビーク形状となることによって、ゲート絶縁膜が厚膜化される。しかし、ロジック回路形成領域において、トランジスタのゲート絶縁膜の厚膜化は、Ｉｄｓの低下、すなわち、トランジスタの電流駆動能力の低下を引き起こしてしまう。電流駆動能力の低下は、スペックマージンが極めて少ない近年のトランジスタ形成においては、致命的な欠陥となりかねない。
【０００９】
このように、ＤＲＡＭ形成領域とロジック回路形成領域とに形成されるゲート絶縁膜のスクリーン酸化による膜厚変化は、ＤＲＡＭとロジック回路との特性の両立を困難なものとしている。
【００１０】
本発明はこのような点に鑑みてなされたものであり、ＤＲＡＭとロジック回路とが混載された半導体装置の製造において、スクリーン酸化によって形成されるゲート絶縁膜の膜厚変化を制御する半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、ＤＲＡＭとロジック回路とが混載された半導体装置の製造方法において、シリコン基板の、ＤＲＡＭを形成する領域であるＤＲＡＭ形成領域とロジック回路を形成する領域であるロジック回路形成領域とに、ゲート絶縁膜とポリシリコンで構成されたゲート電極とを形成し、ＤＲＡＭ形成領域、ロジック回路形成領域のいずれか一方の領域をレジストマスクで保護し、レジストマスクで保護されていない他方の領域のゲート電極とシリコン基板とに、ゲート電極とシリコン基板とを酸化する速度を変化させる不純物をイオン注入し、レジストマスクを除去し、ゲート電極とシリコン基板とをスクリーン酸化して、ロジック回路形成領域よりもＤＲＡＭ形成領域のゲート電極及びシリコン基板の方に厚い酸化膜を形成し、ロジック回路形成領域をレジストマスクで保護した場合に、レジストマスクで保護されていないＤＲＡＭ形成領域に、速度を増加させる不純物としてフッ素または酸素をイオン注入し、ＤＲＡＭ形成領域をレジストマスクで保護した場合に、レジストマスクで保護されていないロジック回路形成領域に、速度を減少させる不純物として窒素またはアルゴンをイオン注入する、ことを特徴とする半導体装置の製造方法が提供される。
【００１２】
上記構成によれば、まず、シリコン基板のＤＲＡＭ形成領域とロジック回路形成領域とにゲート絶縁膜およびゲート電極を形成する。次いで、ＤＲＡＭ形成領域、ロジック回路形成領域のいずれか一方の領域をレジストマスクで保護する。そして、このレジストマスクによって保護されていない他方の領域のゲート電極とシリコン基板とに、ゲート電極とシリコン基板とを酸化する速度を変化させる効果を有する不純物をイオン注入する。例えば、ロジック回路形成領域をレジストマスクで保護する場合には、レジストマスクで保護されていないＤＲＡＭ形成領域に、ゲート電極とシリコン基板とを酸化する速度を増加させる不純物をイオン注入する。また、ＤＲＡＭ形成領域をレジストマスクで保護する場合には、レジストマスクで保護されていないロジック回路形成領域に、ゲート電極とシリコン基板とを酸化する速度を減少させる不純物をイオン注入する。そして、レジストマスクを除去した後、ゲート電極とシリコン基板とをスクリーン酸化する。
【００１３】
すなわち、スクリーン酸化の酸化速度を増加または減少させる不純物をイオン注入することによって、このスクリーン酸化によるゲート電極およびシリコン基板の酸化速度を増加または減少させ、それにより、ゲート電極とシリコン基板との間に形成されているゲート絶縁膜の膜厚変化を制御する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の半導体装置の製造方法の流れ図である。
【００１５】
まず、シリコン基板に、ＤＲＡＭを形成する領域であるＤＲＡＭ形成領域、ロジック回路を形成する領域であるロジック回路形成領域のゲート絶縁膜およびゲート電極をそれぞれ形成する（ステップＳ１）。次いで、ＤＲＡＭ形成領域、ロジック回路形成領域のいずれか一方の領域をレジストマスクで保護し（ステップＳ２）、レジストマスクで保護されていない他方の領域に、ゲート電極とシリコン基板とを酸化する速度を変化させる効果を有する不純物イオンを注入する（ステップＳ３）。そして、レジストマスクを除去し（ステップＳ４）、最後に、ゲート電極およびシリコン基板をスクリーン酸化する（ステップＳ５）。
【００１６】
上記の半導体装置の製造方法では、ゲート絶縁膜およびゲート電極の形成後に、ゲート電極およびシリコン基板に対して不純物イオンを注入し、スクリーン酸化の酸化速度を調節する。例えば、ゲート電極およびシリコン基板を酸化する速度を増加させる不純物イオンとしては、例えばフッ素イオン（Ｆ+）を用いることができ、逆に、ゲート電極およびシリコン基板を酸化する速度を減少させる不純物イオンとしては、例えば窒素イオン（Ｎ2+）を用いることができる。
【００１７】
図２および図３はゲート電極およびシリコン基板に対して注入する不純物イオン量とシリコン基板に形成されるスクリーン酸化膜の膜厚との関係を示している。
【００１８】
図２はフッ素イオン量とスクリーン酸化膜の膜厚変化との関係を示す図である。
図２では、スクリーン酸化の雰囲気、酸化温度、酸化時間などは変えずに、ゲート電極およびシリコン基板に注入するフッ素イオン量（ｃｍ-2）のみを変化させてスクリーン酸化を行った場合に、フッ素イオンを注入してスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚の、フッ素イオンを注入せずにスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚に対する変化量Δｂを示している。
【００１９】
ゲート電極およびシリコン基板に対してフッ素イオンを注入した場合、フッ素イオン量が約１．７×１０15（ｃｍ-2）を超えると、フッ素イオン量の増加に伴い、スクリーン酸化膜の膜厚が増加するようになる。したがって、ゲート電極およびシリコン基板に、所定量のフッ素イオンを注入することにより、スクリーン酸化における酸化速度を増加させることができるようになる。
【００２０】
図３は窒素イオン量とスクリーン酸化膜の膜厚変化との関係を示す図である。
図３では、スクリーン酸化の雰囲気、酸化温度、酸化時間などは変えずに、ゲート電極およびシリコン基板に注入する窒素イオン量（ｃｍ-2）のみを変化させてスクリーン酸化を行った場合に、窒素イオンを注入してスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚の、窒素イオンを注入せずにスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚に対する変化量Δａを示している。
【００２１】
ゲート電極およびシリコン基板に窒素イオンを注入した場合、窒素イオン量の増加に伴い、スクリーン酸化膜の厚膜化が抑制されるようになる。したがって、ゲート電極およびシリコン基板に窒素イオンを注入することにより、スクリーン酸化における酸化速度を減少させることができるようになる。
【００２２】
このようなスクリーン酸化の酸化速度を変化させる効果を有する不純物イオンを注入する場合、まず、ＤＲＡＭ形成領域、ロジック回路形成領域のいずれかをレジストマスクで保護し、レジストマスクで保護されていない領域に対してその不純物イオンの注入を行う。例えば、ロジック回路形成領域をレジストマスクで保護した場合には、ＤＲＡＭ形成領域のスクリーン酸化の酸化速度を増加させるため、ＤＲＡＭ形成領域のゲート電極およびシリコン基板にフッ素イオンを注入する。一方、ＤＲＡＭ形成領域をレジストマスクで保護した場合には、ロジック回路形成領域のスクリーン酸化の酸化速度を減少させるため、ロジック回路形成領域のゲート電極およびシリコン基板に窒素イオンを注入する。
【００２３】
また、ＤＲＡＭ形成領域およびロジック回路形成領域への不純物イオンの注入を組み合わせることもできる。この場合、まず、ロジック回路形成領域をレジストマスクで保護して、ＤＲＡＭ形成領域のゲート電極およびシリコン基板にフッ素イオンを注入し、次いで、ロジック回路形成領域のレジストマスクを除去して、ＤＲＡＭ形成領域をレジストマスクで保護し、ロジック回路形成領域のゲート電極およびシリコン基板に窒素イオンを注入する。
【００２４】
このように、スクリーン酸化前に、ゲート電極およびシリコン基板に不純物イオンを注入し、ＤＲＡＭ形成領域のスクリーン酸化の酸化速度を増加させる、若しくはロジック回路形成領域のスクリーン酸化の酸化速度を減少させる、またはＤＲＡＭ形成領域のスクリーン酸化の酸化速度を増加させかつロジック回路形成領域のスクリーン酸化の酸化速度を減少させることにより、ロジック回路形成領域のゲート絶縁膜の厚膜化を抑制するように制御することができるようになる。その結果、ＤＲＡＭ形成領域では、ゲート絶縁膜がゲート・バーズビーク形状となり、ゲート電極とソースドレイン領域との接合リークを抑制することができるようになる。一方、ロジック回路形成領域では、ゲート絶縁膜の厚膜化が抑制され、電流駆動能力の低下を抑制することができるようになる。
【００２５】
以下、本発明の実施の形態について具体的に説明する。
まず、第１の実施の形態について説明する。
図４ないし図６は第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【００２６】
図４はゲート電極形成工程における半導体装置の概略の断面図である。
まず、シリコン基板１に対して、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法によって、ＤＲＡＭを形成する領域であるＤＲＡＭ形成領域、ロジック回路を形成する領域であるロジック回路形成領域を電気的に分離する素子分離領域２を形成する。
【００２７】
次いで、このシリコン基板１に不純物をイオン注入し、ＤＲＡＭ形成領域およびロジック回路形成領域にそれぞれ、図示しないウェル領域を形成する。例えば、ロジック回路形成領域に形成するトランジスタがＰチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであればリンをイオン注入し、ロジック回路形成領域に形成するトランジスタがＮチャネル型ＭＯＳトランジスタであればホウ素をイオン注入する。
【００２８】
次に、このシリコン基板１の表面を熱酸化して二酸化シリコンを形成する。この二酸化シリコンは、ＤＲＡＭ形成領域とロジック回路形成領域とにおいて、レジストマスクによるドライエッチングにより、ＤＲＡＭ形成領域では厚い膜厚で、ロジック回路形成領域では薄い膜厚で形成してもよい。
【００２９】
そして、素子分離領域２、ウェル領域および二酸化シリコンを形成したシリコン基板１上に、ポリシリコンをＣＶＤ（Chemical Vapor Deposition）法によって堆積した後、形成する半導体装置の導電型に応じた不純物イオンを注入する。このシリコン基板１に積層されている二酸化シリコンおよびポリシリコンを、ドライエッチングすることにより、ロジック回路形成領域にゲート絶縁膜３ａおよびゲート電極４ａを形成し、ＤＲＡＭ形成領域にゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅおよびゲート電極４ｂ，４ｃ，４ｄ，４ｅを形成する。
【００３０】
次いで、素子分離領域２およびゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅを自己整合マスクとして、半導体装置の導電型に応じた不純物イオンを注入し、図示しないソースドレイン領域を形成する。
【００３１】
図５はフッ素イオン注入工程における半導体装置の概略の断面図である。
ゲート絶縁膜３ａ，３ｂ，３ｃ，３ｄ，３ｅおよびゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅを形成した後、ロジック回路形成領域をレジストマスク５で保護し、ＤＲＡＭ形成領域に、スクリーン酸化の酸化速度を増加させるためにフッ素イオンを注入する。このフッ素イオンは、ＤＲＡＭ形成領域のゲート電極４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１の表面近傍に注入される。一方、ロジック回路形成領域は、レジストマスク５で保護されているので、フッ素イオンの注入はない。
【００３２】
図６はスクリーン酸化工程における半導体装置の概略の断面図である。
ＤＲＡＭ形成領域へのフッ素イオンの注入後、ロジック回路形成領域のレジストマスク５を除去する。そして、ゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１をスクリーン酸化する。このスクリーン酸化によって、ゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅの上面と側壁、およびシリコン基板１の表面が酸化され、ロジック回路形成領域には膜厚ａのスクリーン酸化膜７が形成され、ＤＲＡＭ形成領域には膜厚ｂのスクリーン酸化膜８が形成される。
【００３３】
以上の工程の後、ロジック回路形成領域では、ゲート電極４ａに、図示しないサイドウォールを形成し、イオン注入を行うことにより、シリコン基板１のソースドレイン領域に、図示しないＬＤＤ（Lightly Doped Drain）領域を形成する。さらに、ゲート電極４ａおよびＬＤＤ領域に、低抵抗化のために、図示しないコバルトシリサイドなどの金属シリサイド層を形成する。
【００３４】
上記の半導体装置の製造方法によれば、スクリーン酸化の際、ＤＲＡＭ形成領域では、ゲート電極４ｂ，４ｃ，４ｄ，４ｅとゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅとの間に酸素が導入されることによって酸化が進行し、さらに、注入されているフッ素イオンの効果により、そのスクリーン酸化の酸化速度が増加する。同様に、ロジック回路形成領域でも、ゲート電極４ａとゲート絶縁膜３ａとの間に酸素が導入されることによって酸化が進行する。しかし、ＤＲＡＭ形成領域にフッ素イオンを注入しているため、ＤＲＡＭ形成領域では、フッ素イオンを注入しないときに比べて短い酸化時間で、ゲート電極４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１に形成されるスクリーン酸化膜８を厚膜化することができる。一方、ロジック回路形成領域では、スクリーン酸化の酸化時間が短くなることになり、ゲート電極４ａおよびシリコン基板１に形成されるスクリーン酸化膜７の厚膜化が抑制される。
【００３５】
その結果、ＤＲＡＭ形成領域では、ゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅが厚膜化され、さらにゲート電極４ｂ，４ｃ，４ｄ，４ｅのそれぞれの側壁近傍が酸化されてゲート・バーズビーク形状となり、ゲート電極４ｂ，４ｃ，４ｄ，４ｅとソースドレイン領域との間の接合リークを抑制することができるようになる。一方、ロジック回路形成領域では、スクリーン酸化の酸化時間が短くなり、ゲート絶縁膜３ａの厚膜化が抑制され、電流駆動能力の低下を抑制することができるようになる。
【００３６】
次に、第２の実施の形態について説明する。
図４、図６および図７は第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【００３７】
まず、上記第１の実施の形態で述べたのと同様の方法で、図４に示したように、ロジック回路形成領域にゲート絶縁膜３ａおよびゲート電極４ａを形成し、ＤＲＡＭ形成領域にゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅおよびゲート電極４ｂ，４ｃ，４ｄ，４ｅを形成する。次いで、スクリーン酸化の酸化速度を調節するために、不純物イオンを注入する。
【００３８】
図７は窒素イオン注入工程における半導体装置の概略の断面図である。
ＤＲＡＭ形成領域をレジストマスク６で保護し、ロジック回路形成領域に、スクリーン酸化の酸化速度を減少させるために窒素イオンを注入する。この窒素イオンは、ロジック回路形成領域のゲート電極４ａおよびシリコン基板１の表面近傍に注入される。一方、ＤＲＡＭ形成領域は、レジストマスク６で保護されているので、窒素イオンの注入はない。
【００３９】
ロジック回路形成領域への窒素イオンの注入後、ＤＲＡＭ形成領域のレジストマスク６を除去する。そして、ゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１をスクリーン酸化する。このスクリーン酸化によって、図６に示したように、ゲート電極４ａ、４ｂ、４ｃ、４ｄ，４ｅの上面と側壁、およびシリコン基板１の表面が酸化され、ロジック回路形成領域には膜厚ａのスクリーン酸化膜７が形成され、ＤＲＡＭ形成領域には膜厚ｂのスクリーン酸化膜８が形成される。
【００４０】
以上の工程の後、ロジック回路形成領域では、ゲート電極４ａに、図示しないサイドウォールを形成し、イオン注入を行うことにより、シリコン基板１のソースドレイン領域に、図示しないＬＤＤ領域を形成する。さらに、ゲート電極４ａおよびＬＤＤ領域に、低抵抗化のためにコバルトシリサイドなどの金属シリサイド層を形成する。
【００４１】
第２の実施の形態と上記第１の実施の形態との差異は、第１の実施の形態では、図５に示したように、ＤＲＡＭ形成領域に、スクリーン酸化の酸化速度を増加させる目的でフッ素イオンを注入しているのに対し、第２の実施の形態では、図７に示したように、ロジック回路形成領域に、スクリーン酸化の酸化速度を減少させる目的で窒素イオンを注入している点にある。
【００４２】
第２の実施の形態に係る半導体装置の製造方法によれば、スクリーン酸化の際、ＤＲＡＭ形成領域では、ゲート電極４ｂ，４ｃ，４ｄ，４ｅとゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅとの間に酸素が導入されることによって酸化が進行する。同様に、ロジック回路形成領域でも、ゲート電極４ａとゲート絶縁膜３ａとの間に酸素が導入されることによって酸化が進行する。しかし、ロジック回路形成領域では窒素イオンが注入されているため、スクリーン酸化の酸化速度が減少し、ゲート電極４ａおよびシリコン基板１の酸化が抑制され、形成されるスクリーン酸化膜７の厚膜化が抑制される。
【００４３】
その結果、ＤＲＡＭ形成領域では、ゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅが厚膜化され、さらにゲート電極４ｂ，４ｃ，４ｄ，４ｅのそれぞれの側壁近傍が酸化されてゲート・バーズビーク形状となり、ゲート電極４ｂ，４ｃ，４ｄ，４ｅとソースドレイン領域との間の接合リークを抑制することができる。一方、ロジック回路形成領域では、ゲート絶縁膜３ａの厚膜化が抑制され、電流駆動能力の低下を抑制することができる。
【００４４】
次に、第３の実施の形態について説明する。
図４ないし図７は第３の実施の形態に係る半導体装置の製造方法を説明する図である。
【００４５】
上記第１、第２の実施の形態で述べたのと同様の方法で、図４に示したように、ロジック回路形成領域にゲート絶縁膜３ａおよびゲート電極４ａを形成し、ＤＲＡＭ形成領域にゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅおよびゲート電極４ｂ，４ｃ，４ｄ，４ｅを形成する。次いで、スクリーン酸化の酸化速度を調節するために、不純物イオンを注入する。
【００４６】
この不純物イオンの注入では、まず、図５に示したように、ロジック回路形成領域をレジストマスク５で保護した状態で、ＤＲＡＭ形成領域に、スクリーン酸化の酸化速度を増加させるためにフッ素イオンを注入する。次いで、ロジック回路形成領域のレジストマスク５を除去した後、図７に示したように、ＤＲＡＭ形成領域をレジストマスク６で保護した状態で、ロジック回路形成領域に、スクリーン酸化の酸化速度を減少させるために窒素イオンを注入する。
【００４７】
ロジック回路形成領域への窒素イオンの注入を行った後、ＤＲＡＭ形成領域のレジストマスク６を除去する。そして、ゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１をスクリーン酸化する。このスクリーン酸化によって、図６に示したように、ゲート電極４ａ、４ｂ、４ｃ、４ｄ，４ｅの上面と側壁、およびシリコン基板１の表面が酸化され、ロジック回路形成領域には膜厚ａのスクリーン酸化膜７が形成され、ＤＲＡＭ形成領域には膜厚ｂのスクリーン酸化膜８が形成される。
【００４８】
以上の工程の後、ロジック回路形成領域では、ゲート電極４ａに、図示しないサイドウォールを形成し、イオン注入を行うことにより、シリコン基板１のソースドレイン領域に、図示しないＬＤＤ領域を形成する。さらに、ゲート電極４ａおよびＬＤＤ領域に、低抵抗化のためにコバルトシリサイドなどの金属シリサイド層を形成する。
【００４９】
第３の実施の形態と上記第１、第２の実施の形態との差異は、第１の実施の形態では、図５に示したように、ＤＲＡＭ形成領域に、スクリーン酸化の酸化速度を増加させる目的でフッ素イオンを注入し、また、第２の実施の形態では、図７に示したように、ロジック回路形成領域に、スクリーン酸化の酸化速度を減少させる目的で窒素イオンを注入しているのに対し、第３の実施の形態では、ＤＲＡＭ形成領域、ロジック回路形成領域にそれぞれ、フッ素イオン、窒素イオンを注入している点にある。
【００５０】
第３の実施の形態に係る半導体装置の製造方法によれば、スクリーン酸化の際、ＤＲＡＭ形成領域では、フッ素イオンが注入されているため、スクリーン酸化の酸化速度が増加する。さらに、ロジック回路形成領域では窒素イオンが注入されているため、スクリーン酸化の酸化速度が減少する。
【００５１】
図８は不純物イオン量に対するＤＲＡＭ形成領域とロジック回路形成領域とに形成されるスクリーン酸化膜の膜厚差の変化を示す図である。
図８では、スクリーン酸化の雰囲気、酸化温度、酸化時間などは変えずに、ゲート電極４ａ，４ｂ，４ｃ，４ｄ，４ｅおよびシリコン基板１に注入する不純物イオン量（／ｃｍ2）のみを変化させてスクリーン酸化を行った場合に、ＤＲＡＭ領域にフッ素イオンを注入してスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚ｂと、ロジック回路形成領域に窒素イオンを注入してスクリーン酸化を行って形成されるスクリーン酸化膜の膜厚ａとの膜厚差Δ（ｂ−ａ）を示している。
【００５２】
ＤＲＡＭ形成領域へのフッ素イオン量の増加、およびロジック回路形成領域への窒素イオン量の増加に伴い、ＤＲＡＭ形成領域に形成されるスクリーン酸化膜８とロジック回路形成領域に形成されるスクリーン酸化膜７との膜厚差Δ（ｂ−ａ）は大きくなる。
【００５３】
すなわち、ＤＲＡＭ形成領域ではゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅの厚膜化が促進され、ロジック回路形成領域ではゲート絶縁膜３ａの厚膜化が抑制される。その結果、ＤＲＡＭ形成領域では、ゲート絶縁膜３ｂ，３ｃ，３ｄ，３ｅが厚膜化され、さらにゲート電極４ｂ，４ｃ，４ｄ，４ｅのそれぞれの側壁近傍が酸化されてゲート・バーズビーク形状となり、ゲート電極４ｂ，４ｃ，４ｄ，４ｅとソースドレイン領域との間の接合リークを抑制することができるようになる。一方、ロジック回路形成領域では、ゲート絶縁膜３ａが厚膜化せず、電流駆動能力の低下を抑制することができるようになる。
【００５４】
なお、以上の説明において、スクリーン酸化の酸化速度を増加させる目的で注入する不純物としてフッ素を用いたが、他の不純物であって、例えば酸素などの、酸化速度を増加させる効果を有するものであればよい。また、スクリーン酸化の酸化速度を減少させる目的で注入する不純物として窒素を用いたが、他の不純物であって、例えばアルゴンなどの、酸化速度を減少させる効果を有するものであればよい。
【００５５】
【発明の効果】
以上説明したように本発明では、シリコン基板のＤＲＡＭ形成領域、ロジック回路形成領域のいずれか一方の領域をレジストマスクで保護し、レジストマスクによって保護されていない他方の領域のゲート電極とシリコン基板とに、ゲート電極およびシリコン基板の酸化速度を変化させる効果を有する不純物をイオン注入し、レジストマスクを除去した後、ゲート電極とシリコン基板とをスクリーン酸化するように構成にした。
【００５６】
これにより、スクリーン酸化によるゲート電極およびシリコン基板の酸化速度を増加または減少させることができ、それにより、ゲート電極とシリコン基板との間に形成されているゲート絶縁膜の膜厚変化を制御することができるようになる。
【００５７】
本発明によれば、ＤＲＡＭとロジック回路とが混載された半導体装置の製造において、ＤＲＡＭ形成領域では、ゲート絶縁膜の膜厚を厚膜化することができるので、接合リークが減少し、データ保持特性を改善することができるようになる。一方、ロジック回路形成領域では、ゲート絶縁膜の膜厚の厚膜化を抑制することができるので、トランジスタの電流駆動能力の低下を抑制することができるようになる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の流れ図である。
【図２】フッ素イオン量とスクリーン酸化膜の膜厚変化との関係を示す図である。
【図３】窒素イオン量とスクリーン酸化膜の膜厚変化との関係を示す図である。
【図４】ゲート電極形成工程における半導体装置の概略の断面図である。
【図５】フッ素イオン注入工程における半導体装置の概略の断面図である。
【図６】スクリーン酸化工程における半導体装置の概略の断面図である。
【図７】窒素イオン注入工程における半導体装置の概略の断面図である。
【図８】不純物イオン量に対するＤＲＡＭ形成領域とロジック回路形成領域とに形成されるスクリーン酸化膜の膜厚差の変化を示す図である。
【符号の説明】
１……シリコン基板、２……素子分離領域、３ａ，３ｂ，３ｃ，３ｄ，３ｅ……ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ……ゲート電極、５，６……レジストマスク、７，８……スクリーン酸化膜。
【図１】
0004940514.tif 000002
【図２】
0004940514.tif 000003
【図３】
0004940514.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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