(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側の部分における上記Ｓｉ基板にソース領域およびドレイン領域が形成されたトランジスタを有し、
上記Ｓｉ基板上にＳｉＯ2 膜、Ｌｉ、ＢｅまたはＭｇの拡散防止膜としてのＳｉ3 Ｎ4 膜、シード層としてのＳｉＯ2 膜、このシード層としてのＳｉＯ2 膜上にｃ軸優先配向した、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜、および、導電性のＺｎＯ薄膜が順次積層され、
上記Ｓｉ基板上に順次積層された上記ＳｉＯ2 膜、上記Ｓｉ3 Ｎ4 膜、上記ＳｉＯ2 膜および上記強誘電性のＺｎＯ薄膜が上記ゲート絶縁膜を形成し、
上記導電性のＺｎＯ薄膜が上記ゲート電極を形成する不揮発性半導体記憶装置。
【請求項２】
上記強誘電性のＺｎＯ薄膜中のＺｎの、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素による置換の割合は１５％以下である請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記強誘電性のＺｎＯ薄膜は、ＬｉによりＺｎの一部が置換されたＺｎＯ薄膜である請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
上記強誘電性のＺｎＯ薄膜の膜厚が５０〜１００ｎｍである請求項１〜３のいずれか一項記載の不揮発性半導体記憶装置。
【請求項５】
上記導電性のＺｎＯ薄膜は、Ａｌおよび／またはＬａを含有するＺｎＯ薄膜である請求項１〜４のいずれか一項記載の不揮発性半導体記憶装置。
【請求項６】
上記導電性のＺｎＯ薄膜は、ＡｌによりＺｎの一部が置換されたＺｎＯ薄膜である請求項５記載の不揮発性半導体記憶装置。
【請求項７】
上記Ｓｉ基板上に順次積層された上記ＳｉＯ2 膜、上記Ｓｉ3 Ｎ4 膜および上記ＳｉＯ2 膜に設けられたコンタクトホールを通じて、上記Ｓｉ基板に形成された上記ドレイン領域にビット線がコンタクトしており、上記Ｓｉ3 Ｎ4 膜は上記コンタクトホールの部分以外の上記Ｓｉ基板の全面に形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項８】
Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側の部分における上記Ｓｉ基板にソース領域およびドレイン領域が形成されたトランジスタを有する半導体装置を製造する場合に、
上記Ｓｉ基板上にＳｉＯ2 膜、Ｌｉ、ＢｅまたはＭｇの拡散防止膜としてのＳｉ3 Ｎ4 膜およびシード層としてのＳｉＯ2 膜を順次形成する工程と、
上記シード層としてのＳｉＯ2 膜上に、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜をｃ軸優先配向して形成する工程と、
上記強誘電性のＺｎＯ薄膜上に導電性のＺｎＯ薄膜を形成する工程と、
少なくとも上記導電性のＺｎＯ薄膜をゲート電極の形状にパターニングする工程とを有する不揮発性半導体記憶装置の製造方法。
【請求項９】
上記強誘電性のＺｎＯ薄膜および上記導電性のＺｎＯ薄膜をレーザアブレーション法により形成するようにした請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
上記強誘電性のＺｎＯ薄膜および上記導電性のＺｎＯ薄膜を真空蒸着法により形成するようにした請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
上記強誘電性のＺｎＯ薄膜の膜厚が５０〜１００ｎｍである請求項８〜１０のいずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
上記強誘電性のＺｎＯ薄膜を形成した後、上記強誘電性のＺｎＯ薄膜の上部にＡｌおよび／またはＬａを導入することにより上記導電性のＺｎＯ薄膜を形成するようにした請求項８〜１１のいずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
上記強誘電性のＺｎＯ薄膜を形成した後、上記強誘電性のＺｎＯ薄膜上にＡｌ膜および／またはＬａ膜を形成し、このＡｌ膜および／またはＬａ膜からＡｌおよび／またはＬａを上記強誘電性のＺｎＯ薄膜の上部に熱拡散させることにより上記導電性のＺｎＯ薄膜を形成するようにした請求項８〜１１のいずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
上記強誘電性のＺｎＯ薄膜を形成した後、上記強誘電性のＺｎＯ薄膜の上部にＡｌおよび／またはＬａをイオン注入することにより上記導電性のＺｎＯ薄膜を形成するようにした請求項８〜１１のいずれか一項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、１トランジスタ型のメモリセルを有する半導体装置、例えば不揮発性半導体記憶装置に適用して好適なものである。
【０００２】
【従来の技術】
従来、半導体メモリ素子に強誘電体を用いて不揮発性メモリを構成する方法には、（１）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルのキャパシタ部分を強誘電体薄膜キャパシタに置き換えて構成する方法（１トランジスタ１キャパシタ型メモリセルを用いるもの）またはその変形（１トランジスタ２キャパシタ型または２トランジスタ２キャパシタ型メモリセルを用いるもの）と、（２）Ｓｉトランジスタのゲート部分に強誘電体薄膜を用いる方法（１トランジスタ型メモリセルを用いるもの）とがある。後者については、１トランジスタ型メモリセルのゲート部分に用いられる強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧｅＯ11などを応用する試みがなされている。
【０００３】
図１２に従来の１トランジスタ型メモリセルを用いた不揮発性メモリの一例を示す。図１２に示すように、この不揮発性メモリにおいては、ｐ型Ｓｉ基板１０１の表面に素子分離酸化膜１０２が選択的に形成されており、この素子分離酸化膜１０２に囲まれた活性領域および素子分離酸化膜１０２上に強誘電体薄膜１０３がゲート絶縁膜として設けられている。活性領域の上方の部分におけるこの強誘電体薄膜１０３上にはゲート電極１０４が形成されている。活性領域におけるｐ型Ｓｉ基板１０１中には、このゲート電極１０４に対して自己整合的にソース領域１０５およびドレイン領域１０６が形成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１２に示す従来の１トランジスタ型メモリセルを用いた不揮発性メモリにおいては、強誘電体薄膜１０３を形成する工程において、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０３との間に酸化Ｓｉ薄膜（自然酸化膜）を生成することなく強誘電体薄膜１０３を形成することは極めて困難である。この場合、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０３との間には少なくとも酸化Ｓｉ薄膜が存在することとなる。ところが、酸化Ｓｉの誘電率はＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧｅＯ11などの強誘電体の誘電率の１／５０〜１／５と極めて低いため、ゲート電極１０４に印加した電圧のほとんどが強誘電体薄膜１０３よりもむしろ酸化Ｓｉ薄膜の部分に配分される。例えば、強誘電体薄膜１０３の膜厚が１００ｎｍ、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０３との間に形成される酸化Ｓｉ薄膜の膜厚が５０ｎｍであるとすると、酸化Ｓｉ薄膜に印加される電圧は強誘電体薄膜１０３のそれの２５〜２．５倍となる。これは、強誘電体薄膜特有の非線形の分極−電圧特性を得るには、強誘電体薄膜１０３の元来の分極反転電圧の２６〜３．５倍の高い動作電圧をゲート電極１０４に印加する必要があることを意味する。また、強誘電体薄膜１０３に３Ｖの電圧を印加すると、酸化Ｓｉ薄膜には、絶縁破壊電圧かそれ以上の値である１５〜１．５ＭＶ／ｃｍ程度の電場が印加されることとなる。このように、強誘電体の誘電率が大きいことが、１トランジスタ型の不揮発性メモリの低動作電圧化の実現を困難にしている。
【０００５】
したがって、この発明が解決しようとする課題は、ゲート絶縁膜に強誘電体薄膜を用いる場合に、ゲート電圧を強誘電体薄膜に効率よく印加することができ、低動作電圧化を図ることができる１トランジスタ型の不揮発性半導体記憶装置、より一般的には不揮発性記憶部を少なくとも一部に含む半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明者は、ＺｎＯの一部をＬｉ、Ｂｅ、Ｍｇ（イオンはそれぞれＬｉ+ 、Ｂｅ2+、Ｍｇ2+）などで置換することにより強誘電性が発現することを見い出し、この知見に基づいて鋭意検討を行った結果、この発明を案出するに至ったものである。
すなわち、上記課題を解決するために、この発明の第１の発明は、
半導体基板上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側の部分における半導体基板にソース領域およびドレイン領域が形成されたトランジスタを有する半導体装置において、
ゲート絶縁膜の厚さ方向の少なくとも一部が、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜からなる
ことを特徴とするものである。
【０００７】
強誘電性のＺｎＯ薄膜の結晶配向は、基板面の法線方向の自発分極成分を最大化するために、好適にはｃ軸優先配向とする。典型的には、ゲート電極は、その厚さ方向の少なくとも一部が導電性のＺｎＯ薄膜からなる。この導電性のＺｎＯ薄膜には、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換されたＺｎＯ薄膜も含まれるものとする。また、この導電性のＺｎＯ薄膜は、導電性を付与する元素として例えばＡｌおよび／またはＬａを含有する。一つの典型的な例では、強誘電性のＺｎＯ薄膜上に導電性のＺｎＯ薄膜がこれと接して形成される。また、導電性のＺｎＯ薄膜上には、ゲート電極の低抵抗化のために、好適には金属膜、例えばＡｌ膜が形成される。導電性のＺｎＯ薄膜を形成しないで、強誘電性のＺｎＯ薄膜上に、ゲート電極の低抵抗化のために、好適には金属膜、例えばＡｌ膜を形成してもよい。
【０００８】
好適には、半導体基板と強誘電性のＺｎＯ薄膜との間に酸化シリコン膜が強誘電性のＺｎＯ薄膜と接して形成される。この酸化シリコン膜は、強誘電性のＺｎＯ薄膜を形成する際のシード層となるものであり、良質の強誘電性のＺｎＯ薄膜の形成に資するものである。また、強誘電性のＺｎＯ薄膜中に含まれるＬｉ、ＢｅまたはＭｇの半導体基板側への拡散を防止するために、好適には、半導体基板と強誘電性のＺｎＯ薄膜との間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成される。典型的な例では、半導体基板と強誘電性のＺｎＯ薄膜との間に酸化シリコン膜がこの強誘電性のＺｎＯ薄膜と接して形成され、半導体基板と酸化シリコン膜との間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成される。この拡散防止膜としては、十分に緻密な構造を有する膜、例えば窒化シリコン膜を用いることができる。
強誘電性のＺｎＯ薄膜は、半導体基板上に直接形成し、強誘電体薄膜として用いてもよい。
【０００９】
より具体的には、Ｓｉトランジスタにおいては、基板、ゲート絶縁膜およびゲート電極の構造として、例えば、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／金属、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）／金属（Ａｌなど）などの構造が採用される。ここで、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）はＬｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯを示し、ＺｎＯ（Ａｌ）はＡｌを含有する導電性のＺｎＯを示し、Ｚｎの一部をＬｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素により置換したものであってもよい。これらの積層構造において、Ｓｉと記した部分は基板に相当し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）と記した部分はゲート絶縁膜に相当し、金属、ＺｎＯ（Ａｌ）あるいはＺｎＯ（Ａｌ）／金属と記した部分はゲート電極に相当する。また、Ｓｉ3 Ｎ4 膜は、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜中に含まれるＬｉ、ＢｅまたはＭｇの拡散に対するバリアの役割を果たす。さらに、Ｓｉ3 Ｎ4 膜とＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜との間に形成したＳｉＯ2 膜は、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の結晶性およびｃ軸配向性を良好にする役割を果たす。また、Ｓｉ基板とＳｉ3 Ｎ4 膜との間のＳｉＯ2 膜は、ゲート絶縁膜とＳｉ基板との界面準位を減少させ、トランジスタ特性を向上させる役割を果たす。
【００１０】
典型的なＺｎＯ（Ａｌ）の比抵抗は約２×１０-4Ω・ｃｍであり、ゲート電極として十分な導電性を有している。ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜は、上記のように典型的にはｃ軸配向性を有しており、基板面の法線方向に自発分極成分を有し、また、ＺｎＯ結晶中のＺｎ元素の、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素による置換の割合は、好適には１５％以下である。例えば、ＺｎをＬｉ２％、Ｂｅ８％で置換したＺｎＯ薄膜の強誘電相転移温度ＴC は約５００Ｋである。したがって、原理的には、５００Ｋまでの温度で不揮発性メモリとして動作する素子を構成することが可能となる。
【００１１】
室温でのＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）部分の誘電特性は、誘電率は１ＭＨｚにて約７、残留自発分極値は０．５μＣ／ｃｍ2 、抗電界は１．８ｋＶ／ｃｍである。ゲート絶縁膜材料として検討されている他の強誘電体材料に比較してＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）部分の誘電率は小さい。例えば、検討がなされている典型的な誘電体材料であるＳＢＴ、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧｅＯ11の誘電率は、それぞれ約２００、約５０、約２０、約２２である。典型的な例として、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）複合膜を用いる場合を考えると、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の膜厚を５０〜１００ｎｍにした場合、その下のＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 に印加されている電場の強度は１０〜５ｋＶ／ｃｍとなり、信頼性が高く、０．１Ｖ以下のゲート動作電圧を用いても不揮発性メモリとして動作する素子の構成が可能となる。
【００１２】
さらに、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）の常誘電相から強誘電相への相変化に伴う結晶格子の変形は、ｃ軸方向への０．０００１ｎｍ程度の変化であり、従来の強誘電体に比較して２桁小さな変化をするのみであり、自発分極反転に伴う結晶格子の歪みが小さい。したがって、データの書き換え動作に対する耐性が高い不揮発性メモリ素子の構成が可能となる。
【００１３】
また、この発明の第２の発明は、
半導体基板上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側の部分における半導体基板にソース領域およびドレイン領域が形成されたトランジスタを有する半導体装置の製造方法において、
半導体基板上に、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜を形成する工程と、
強誘電性のＺｎＯ薄膜上に導電性のＺｎＯ薄膜を形成する工程と、
少なくとも導電性のＺｎＯ薄膜をゲート電極の形状にパターニングする工程とを有する
ことを特徴とするものである。
【００１４】
強誘電性のＺｎＯ薄膜および導電性のＺｎＯ薄膜は、典型的には、レーザアブレーション法、真空蒸着法（好適には電子ビーム蒸着）などにより形成する。これらの方法は、特に、強誘電性のＺｎＯ薄膜としてｃ軸配向性が良好なものを得る場合に好適なものである。強誘電性のＺｎＯ薄膜のｃ軸配向性を確保することができれば、スパッタリング法、スピン・コート法、化学気相成長（ＣＶＤ）法などの他の物理的あるいは化学的な薄膜形成法を用いてもよい。導電性のＺｎＯ薄膜については、配向性を有してもよいが、無配向であるのが望ましい。この導電性のＺｎＯ薄膜は、強誘電性のＺｎＯ薄膜を形成した後、この強誘電性のＺｎＯ薄膜の上部にＡｌおよび／またはＬａを導入することにより形成するようにしてもよい。Ａｌおよび／またはＬａの導入は、例えば、強誘電性のＺｎＯ薄膜上にＡｌ膜および／またはＬａ膜を形成し、このＡｌ膜および／またはＬａ膜からＡｌおよび／またはＬａを強誘電性のＺｎＯ薄膜の上部に例えば、拡散炉、ランプ炉、レーザ照射などによる加熱方法により熱拡散させたり、強誘電性のＺｎＯ薄膜の上部にＡｌおよび／またはＬａをイオン注入することにより行うことができる。
【００１５】
ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）複合膜については、ｃ軸配向性の良好な、結晶性に優れた薄膜が、上記のような方法により５００℃以下の温度で形成可能であるため、トランジスタ部分に過大な負荷をかけることなく、ゲート絶縁膜およびゲート電極の形成が可能となる。この複合膜は強誘電性を示す部分、すなわちＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）と導電性を示す部分、すなわちＺｎＯ（Ａｌ）とが同一の結晶構造を持つため、接合の状態が良好な強誘電体−ゲート電極界面を実現することができ、信頼性の高いゲート絶縁膜およびゲート電極構造を実現することができる。また、ＺｎＯ中へのＡｌの導入はイオン注入、熱拡散などの方法により実現が可能であるので、段差の少ないデバイス構造を実現することができる。
【００１６】
上記の事項のほか、この発明の第１の発明による半導体装置に関連して述べた事項も、この発明の第２の発明による半導体装置の製造方法に適用される。
【００１７】
上述のように構成されたこの発明の第１の発明によれば、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜の誘電率は約１０以下と、強誘電体材料としてこれまでに検討されているものに比べて十分に低いことから、ゲート電極に動作電圧を印加した場合に強誘電体薄膜部分に配分される電圧の割合が大幅に増加する。
【００１８】
上述のように構成されたこの発明の第２の発明によれば、強誘電性のＺｎＯ薄膜上に導電性のＺｎＯ薄膜を形成することにより、基本結晶構造が同一であり、強誘電性薄膜と導電性薄膜とが層状に一体で連なった複合膜を得ることができ、これをゲート絶縁膜およびゲート電極として用いることができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００２０】
図１はこの発明の第１の実施形態による不揮発性半導体記憶装置を示す。図１に示すように、この不揮発性半導体記憶装置においては、ｐ型Ｓｉ基板１の表面に例えばＳｉＯ2 膜からなる素子分離酸化膜２が選択的に設けられている。この素子分離酸化膜２に囲まれた活性領域および素子分離酸化膜２の全面にＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ｃが順次積層されている。これらの膜の厚さは、例えば、ＳｉＯ2 膜３ａは１．５ｎｍ、Ｓｉ3 Ｎ4 膜３ｂは２ｎｍ、ＳｉＯ2 膜３ｃは５０ｎｍである。活性領域の上方の部分におけるＳｉＯ2 膜３ｃ上には、ＺｎＯ（Ｌｉ）薄膜４ａおよびその上のＺｎＯ（Ａｌ）薄膜４ｂからなるゲート電極が設けられている。ここで、これらのＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂはいずれもｃ軸優先配向している。これらのＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂの膜厚は、具体的には、例えばそれぞれ４０ｎｍである。活性領域中には、このゲート電極に対して自己整合的に、例えばｎ+ 型のソース領域５およびドレイン領域６が設けられている。さらに、このゲート電極を覆うように、基板全面に例えばＳｉＯ2 膜からなる層間絶縁膜７が設けられている。ドレイン領域６上の所定部分におけるＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３ｂ、ＳｉＯ2 膜３ｃおよび層間絶縁膜７にはコンタクトホール８が設けられており、このコンタクトホール８を通じて例えばＡｌ合金からなるビット線９がドレイン領域６にコンタクトしている。ソース領域５は、図示省略した拡散層により他のメモリセルのソース領域と共通に接続されている。
【００２１】
次に、上述のように構成された不揮発性半導体記憶装置の製造方法について図２を参照して説明する。
【００２２】
図２Ａに示すように、まず、ｐ型Ｓｉ基板１の表面に例えば選択酸化法により素子分離酸化膜２を選択的に形成した後、この素子分離酸化膜２に囲まれた活性領域の表面に熱酸化法によりＳｉＯ2 膜３ａを形成する。この熱酸化は、具体的には、例えば、ｐ型Ｓｉ基板１を例えば８００℃に加熱し、このｐ型Ｓｉ基板１を窒素ガスで希釈した酸素ガスにさらすことにより行う。次に、このＳｉＯ2 膜３ａ上に例えば減圧ＣＶＤ法によりＳｉ3 Ｎ4 膜３ｂを形成する。次に、このＳｉ3 Ｎ4 膜３ｂ上に例えば常圧ＣＶＤ法によりＳｉＯ2 膜３ｃを形成する。
【００２３】
次に、図２Ｂに示すように、ＳｉＯ2 膜３ｃ上に、例えばレーザアブレーション法によりＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次形成する。レーザアブレーション法を用いるのは、現状の成膜技術の中で最もＺｎＯ配向性薄膜を成膜しやすいためである。
【００２４】
レーザアブレーション法によるＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂからなる複合薄膜の形成は、具体的には次のようにして行う。ターゲットについては、ＺｎＯ（Ｌｉ）薄膜４ａを形成するためのターゲットとしては、例えば、Ｚｎの３〜１５％がＬｉで置換され、焼結密度が理論密度の９５％以上となるように焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯセラミックスを用い、ＺｎＯ（Ａｌ）薄膜４ｂを形成するためのターゲットとしては、Ｚｎの１〜１５％のＡｌが添加され、焼結密度が理論密度の９５％以上となるように焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯセラミックスを用いる。これらのターゲットを形成するには、例えば、ＺｎＯおよびＬｉ2 ＯまたはＡｌ2 Ｏ3 のそれぞれの所定量の粉末を十分に混合し、これをスパークプラズマ焼成法（ＳＰＳ）を用いて８２０Ｋにおいて４５０ｋｇ／ｃｍ2 の加圧下で５分間焼成した後、１０７０Ｋで大気中において３時間の熱処理（焼鈍）を行って焼結体を得る。ここで、このような特殊な焼結方法を用いるのは、理論密度の９５％以上の焼結密度を有するターゲットを得るためである。
【００２５】
そして、上述のようにして形成した二種類のターゲット、すなわちＺｎＯ（Ｌｉ）ターゲットおよびＺｎＯ（Ｌｉ）ターゲットを用い、レーザ光（ＡｒＦ：波長１９３ｎｍ）を照射するターゲットと照射する時間とを制御し、それぞれ所望の膜厚を有するＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次形成する。具体的には、前工程で形成したＳｉＯ2 膜３ｃ上に、まず、ＺｎＯ（Ｌｉ）ターゲットを使用し、基板温度４５０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜速度約３ｎｍ／ｍｉｎでレーザアブレーションを行うことにより膜厚４０ｎｍのＺｎＯ（Ｌｉ）薄膜４ａを形成する。次に、ＺｎＯ（Ａｌ）ターゲットを使用し、基板温度３８０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜速度約４ｎｍ／ｍｉｎでレーザアブレーションを行うことにより膜厚４０ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成する。
【００２６】
以上のようにしてＺｎＯ（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを形成した後、ＺｎＯ（Ａｌ）薄膜４ｂ上にフォトレジストを塗布し、露光、現像を行ってゲート電極のパターン状のレジストパターン１０を形成する。次に、このレジストパターン１０および素子分離酸化膜２をマスクとしてｐ型Ｓｉ基板１中に例えばヒ素（Ａｓ）をイオン注入し、ソース領域５およびドレイン領域６を形成する。
【００２７】
次に、図２Ｃに示すように、レジストパターン１０をマスクとして例えばドライエッチング法によりＺｎＯ（Ａｌ）薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４ａを順次エッチングし、ゲート電極を形成する。
次に、酸素プラズマ中でレジストパターン１０の灰化を行って除去した後、例えば、窒素ガス中において８５０℃、３０分の熱処理を行い、ソース領域５およびドレイン領域６中の注入不純物の活性化およびＳｉＯ2 膜３ａ、３ｃの安定化を行う。
【００２８】
次に、図２Ｄに示すように、例えば基板温度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜７を２００ｎｍの膜厚に形成する。次に、ドレイン領域６上の所定部分の層間絶縁膜７、ＳｉＯ2 膜３ｃ、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エッチングしてコンタクトホール８を形成する。次に、例えばスパッタリング法により基板全面にＡｌ合金膜を形成した後、このＡｌ合金膜をエッチングにより所定形状にパターニングすることにより、ドレイン領域６にコンタクトしたビット線９を形成する。
【００２９】
なお、不揮発性半導体記憶装置においては、不揮発性記憶部に加えて周辺回路も形成されるが、不揮発性記憶部においては、メモリセルを構成するトランジスタのゲート電極にＺｎＯ（Ｌｉ）薄膜を用いているので、Ｌｉによる周辺回路の汚染を最小限に抑えるためには、不揮発性記憶部のメモリセルを構成するトランジスタを形成する前の工程で周辺回路を構成するトランジスタを形成しておくのが望ましい。
【００３０】
以上のように、この第１の実施形態によれば、ゲート絶縁膜に含まれる強誘電体薄膜であるＺｎＯ（Ｌｉ）薄膜４ａの誘電率は１ＭＨｚで約７と極めて低く、また、残留自発分極値は０．５μＣ／ｃｍ2 、抗電界は１．８ｋＶ／ｃｍと十分な値であることから、このＺｎＯ（Ｌｉ）薄膜４ａの分極によりメモリセルを構成するトランジスタをオン／オフ制御することができ、しかもゲート電極に印加される動作電圧のうち強誘電体薄膜であるＺｎＯ（Ｌｉ）薄膜４ａに配分される割合が大きくてゲート電圧を強誘電体薄膜に効率よく印加することができる。このため、過大な電界に敏感な自然酸化膜などに影響を与えない程度の十分に低いゲート電圧、例えば０．１Ｖ以下のゲート電圧で良好に動作する不揮発性半導体記憶装置を実現することができる。
【００３１】
図３はこの発明の第２の実施形態による不揮発性半導体記憶装置を示す。図３に示すように、この不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄膜４ｂ上にさらにＡｌ薄膜１１が積層され、ＺｎＯ（Ｌｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜４ｂおよびＡｌ薄膜１１の全体によりゲート電極が形成されている。このＡｌ薄膜１１の膜厚は例えば２０ｎｍである。その他の構成は、第１の実施形態による不揮発性半導体記憶装置と同様であるので、説明を省略する。
【００３２】
次に、この不揮発性半導体記憶装置の製造方法について図４および図５を参照して説明する。
まず、第１の実施形態と同様にして、図４Ａに示すように、ＳｉＯ2 膜３ｃまで形成する。次に、このＳｉＯ2 膜３ｃ上にゲート電極のパターン状のレジストパターン１０を形成した後、第１の実施形態と同様にして、このレジストパターン１０および素子分離酸化膜２をマスクとしてイオン注入を行うことにより、ソース領域５およびドレイン領域６を形成する。この後、レジストパターン１０を除去する。
【００３３】
次に、図４Ｂに示すように、第１の実施形態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄膜４ａを形成した後、さらにその上に例えばアルミニウムをターゲットとするスパッタリング法によりＡｌ薄膜１１を形成する。ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例えば８０ｎｍ、Ａｌ薄膜１１の膜厚は例えば２０ｎｍとする。
【００３４】
次に、図４Ｃに示すように、例えば、窒素雰囲気中において４００℃で熱処理を行うことにより、Ａｌ薄膜１１からＡｌをＺｎＯ（Ｌｉ）薄膜４ａの所定の深さ、例えば深さ４０ｎｍまで拡散させ、膜厚が４０ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成する。このとき、ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は４０ｎｍとなる。
次に、図５Ａに示すように、Ａｌ薄膜１１上にレジストパターン１０を形成する。
【００３５】
次に、図５Ｂに示すように、レジストパターン１０をマスクとしてＡｌ薄膜１１、ＺｎＯ（Ａｌ）薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４ａを順次エッチングしてゲート電極を形成する。
この後、第１実施形態と同様に層間絶縁膜７の形成以降の工程を進めて、図５Ｃに示すように、目的とする不揮発性半導体記憶装置を製造する。
【００３６】
この第２の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００３７】
図６はこの発明の第３の実施形態による不揮発性半導体記憶装置を示す。図６に示すように、この不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄膜４ｂ上にさらにＡｌ薄膜１１がＵ字状の断面形状で積層され、ＺｎＯ（Ｌｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜４ｂおよびＡｌ薄膜１１の全体によりゲート電極が形成されている。このＡｌ薄膜１１の膜厚は例えば２０ｎｍである。層間絶縁膜７は平坦化されており、また、ゲート電極に対応する部分にこのゲート電極と同一形状の溝７ａが形成されている。Ａｌ薄膜１１はこの溝７ａ内に埋め込まれて形成されている。このＡｌ薄膜１１の凹部にはＳｉＯ2 膜１２が埋め込まれている。層間絶縁膜７およびこのＳｉＯ2 膜１２上に例えばＳｉＯ2 膜からなる層間絶縁膜１３が積層されている。ドレイン領域６上の所定部分におけるＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３ｂ、層間絶縁膜７および層間絶縁膜１３にコンタクトホール８が設けられており、このコンタクトホール８を通じて例えばＡｌ合金からなるビット線９がドレイン領域６にコンタクトしている。その他の構成は、第１の実施形態による不揮発性半導体記憶装置と同様であるので、説明を省略する。
【００３８】
次に、この不揮発性半導体記憶装置の製造方法について図７および図８を参照して説明する。
まず、第１の実施形態と同様にして、図７Ａに示すように、ＳｉＯ2 膜３ｃまで形成する。
【００３９】
次に、図７Ｂに示すように、第１の実施形態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例えば８０ｎｍとする。次に、このＺｎＯ（Ｌｉ）薄膜４ａ上にレジストパターン１０を形成した後、このレジストパターン１０および素子分離酸化膜２をマスクとしてｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソース領域５およびドレイン領域６を形成する。
【００４０】
次に、図７Ｃに示すように、レジストパターン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよびＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパターンに形成する。
次に、レジストパターン１０を除去する。次に、図７Ｄに示すように、基板全面に層間絶縁膜７を例えば２００ｎｍの膜厚に形成し、さらにその表面を平坦化した後、この層間絶縁膜７のうちのＺｎＯ（Ｌｉ）薄膜４ａ上の部分をエッチング除去してこのＺｎＯ（Ｌｉ）薄膜４ａと同一平面形状の溝７ａを形成する。次に、例えばスパッタリング法により、基板全面にＡｌ合金膜１１を形成する。
【００４１】
次に、図８Ａに示すように、例えば基板温度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１２を溝７ａが完全に埋まる膜厚、例えば２００ｎｍの膜厚に形成する。このＣＶＤ法による成膜中の熱処理の効果により、Ａｌ薄膜１１からＡｌがＺｎＯ（Ｌｉ）薄膜４ａに拡散する。ここでは、このＺｎＯ（Ｌｉ）薄膜４ａにＡｌが拡散したものをＺｎＯ（Ａｌ）薄膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜４ｂの膜厚は例えば４０ｎｍであり、このときＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例えば４０ｎｍとなる。なお、Ａｌ薄膜１１からのＡｌの拡散によるＺｎＯ（Ａｌ）薄膜４ｂの形成は、層間絶縁膜１２の形成後の熱処理により行ってもよい。
【００４２】
次に、図８Ｂに示すように、例えば、Ａｌ薄膜１１を研磨ストッパーとして化学機械研磨（ＣＭＰ）法により層間絶縁膜１２を研磨して平坦化を行い、Ａｌ薄膜１１の凹部以外の部分を除去した後、Ａｌ薄膜１１をエッチングによりパターニングして溝７ａの内部にのみ残す。このようにして、ゲートパターンと同一形状を有するダマシン（damascene)パターンが形成される。
【００４３】
次に、図８Ｃに示すように、例えばＣＶＤ法により基板全面に層間絶縁膜１３を形成した後、ドレイン領域６上の所定部分の層間絶縁膜１３、層間絶縁膜７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エッチング除去してコンタクトホール８を形成する。次に、例えばスパッタリング法により基板全面にＡｌ合金膜を形成した後、このＡｌ合金膜をエッチングにより所定形状にパターニングすることにより、ドレイン領域６にコンタクトしたビット線９を形成する。
【００４４】
この第３の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００４５】
図９はこの発明の第４の実施形態による不揮発性半導体記憶装置を示す。図９に示すように、この不揮発性半導体記憶装置においては、ＺｎＯ（Ｌｉ）薄膜４ａおよびその上のＺｎＯ（Ａｌ）薄膜４ｂによりゲート電極が形成されている。層間絶縁膜７は平坦化されており、また、ゲート電極に対応する部分にこのゲート電極と同一形状の溝７ａが形成されている。層間絶縁膜７およびその溝７ａ内のＺｎＯ（Ａｌ）薄膜４ｂ上に例えばＳｉＯ2 膜からなる層間絶縁膜１３が積層されている。ドレイン領域６上の所定部分におけるＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３ｂ、層間絶縁膜７および層間絶縁膜１３にコンタクトホール８が設けられており、このコンタクトホール８を通じて例えばＡｌ合金からなるビット線９がドレイン領域６にコンタクトしている。その他の構成は、第１の実施形態による不揮発性半導体記憶装置と同様であるので、説明を省略する。
【００４６】
次に、この不揮発性半導体記憶装置の製造方法について図１０および図１１を参照して説明する。
まず、第１の実施形態と同様にして、図１０Ａに示すように、ＳｉＯ2 膜３ｃまで形成する。
【００４７】
次に、図１０Ｂに示すように、第１の実施形態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例えば８０ｎｍとする。次に、ＺｎＯ（Ｌｉ）薄膜４ａ上にレジストパターン１０を形成した後、このレジストパターン１０および素子分離酸化膜２をマスクとしてｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソース領域５およびドレイン領域６を形成する。
【００４８】
次に、図１０Ｃに示すように、レジストパターン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよびＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパターンに形成する。
次に、レジストパターン１０を除去する。次に、図１０Ｄに示すように、例えばＣＶＤ法により基板全面に層間絶縁膜７を例えば２００ｎｍの膜厚に形成し、さらにその表面を平坦化した後、この層間絶縁膜７のうちのＺｎＯ（Ｌｉ）薄膜４ａ上の部分をエッチング除去してこのＺｎＯ（Ｌｉ）薄膜４ａと同一平面形状の溝７ａを形成する。
【００４９】
次に、図１１Ａに示すように、層間絶縁膜７をマスクとしてＡｌをイオン注入することにより、その溝７ａ内のＺｎＯ（Ｌｉ）薄膜４ａの上部にＡｌを導入する。この後、必要に応じて、注入不純物を活性化させるための熱処理を行う。ここでは、このＺｎＯ（Ｌｉ）薄膜４ａにＡｌを導入したものをＺｎＯ（Ａｌ）薄膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜４ｂの膜厚は例えば４０ｎｍであり、このときＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例えば４０ｎｍとなる。なお、Ａｌのイオン注入は、層間絶縁膜７に溝７ａを形成するためのエッチングにおいてマスクとして用いるレジストパターンを残したままの状態で行うようにしてもよい。
【００５０】
次に、図１１Ｂに示すように、例えばＣＶＤ法により基板全面に層間絶縁膜１３を形成した後、ドレイン領域６上の所定部分の層間絶縁膜１３、層間絶縁膜７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エッチング除去してコンタクトホール８を形成する。次に、例えばスパッタリング法により基板全面にＡｌ合金膜を形成した後、このＡｌ合金膜をエッチングにより所定形状にパターニングすることにより、ドレイン領域６にコンタクトしたビット線９を形成する。
以上の工程により、図９に示すように、目的とする不揮発性半導体記憶装置が製造される。
【００５１】
この第４の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００５２】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５３】
例えば、上述の実施形態において挙げた数値、構造、プロセスなどはあくまでも例にすぎず、必要に応じて、これらと異なる数値、構造、プロセスなどを用いてもよい。
【００５４】
具体的には、例えば、第１、第３および第４の実施形態におけるソース領域５およびドレイン領域６の形成方法あるいはプロセスの順序として、第２の実施形態における形成方法あるいはプロセスの順序を適用してもよい。
【００５５】
【発明の効果】
以上説明したように、この発明による半導体装置によれば、ゲート絶縁膜の厚さ方向の少なくとも一部が、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも一種類の元素によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜からなることにより、ゲート電圧を強誘電体薄膜に効率よく印加することができる。このため、１トランジスタ型メモリセルを用いる不揮発性半導体記憶装置の低動作電圧化を図ることができる。
【００５６】
また、この発明による半導体装置の製造方法によれば、上記のような不揮発性半導体記憶装置を容易に製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による不揮発性半導体記憶装置の要部を示す断面図である。
【図２】この発明の第１の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図３】この発明の第２の実施形態による不揮発性半導体記憶装置の要部を示す断面図である。
【図４】この発明の第２の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図５】この発明の第２の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図６】この発明の第３の実施形態による不揮発性半導体記憶装置の要部を示す断面図である。
【図７】この発明の第３の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図８】この発明の第３の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図９】この発明の第４の実施形態による不揮発性半導体記憶装置の要部を示す断面図である。
【図１０】この発明の第４の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１１】この発明の第４の実施形態による不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１２】従来の不揮発性メモリの要部を示す断面図である。
【符号の説明】
１・・・ｐ型Ｓｉ基板、２・・・素子分離酸化膜、３ａ、３ｃ、１２・・・ＳｉＯ2 膜、４ａ・・・ＺｎＯ（Ｌｉ）薄膜、４ｂ・・・ＺｎＯ（Ａｌ）薄膜、５・・・ソース領域、６・・・ドレイン領域、７、１３・・・層間絶縁膜、８・・・コンタクトホール、９・・・ビット線、１０・・・レジストパターン、１１・・・Ａｌ薄膜
【図１】
0004940494.tif 000002
【図２】
0004940494.tif 000003
【図３】
0004940494.tif 000004
【図４】
0004940494.tif 000005
【図５】
0004940494.tif 000006
【図６】
0004940494.tif 000007
【図７】
0004940494.tif 000008
【図８】
0004940494.tif 000009
【図９】
0004940494.tif 000010
【図１０】
0004940494.tif 000011
【図１１】
0004940494.tif 000012
【図１２】
0004940494.tif 000013