(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆う第１の層間絶縁膜と、
前記層間絶縁膜上に形成された水素拡散防止膜と、
前記水素拡散防止膜上に形成されたエッチングストッパ膜と、
前記エッチングストッパ膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜に埋め込まれ、前記強誘電体キャパシタと接するプラグと、
前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記水素拡散防止膜に埋め込まれ、Ｃｕを含有し、前記プラグを介して前記強誘電体キャパシタに接続された配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記水素拡散防止膜は、酸化アルミニウム膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜及び酸化ジルコニウム膜からなる群から選択された１種の膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の層間絶縁膜は、ＳｉＯＮ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板上に形成されたトランジスタを有し、
前記強誘電体キャパシタの電極の一方は、前記トランジスタに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に前記強誘電体キャパシタを露出する孔を形成する工程と、
前記孔内に前記強誘電体キャパシタと接するプラグを形成する工程と、
前記第１の層間絶縁膜上に水素拡散防止膜を形成する工程と、
前記水素拡散防止膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記水素拡散防止膜に前記プラグを露出する溝を形成する工程と、
前記溝内に、Ｃｕを含有し、前記プラグを介して前記強誘電体キャパシタに接続される配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記水素拡散防止膜として、酸化アルミニウム膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜及び酸化ジルコニウム膜からなる群から選択された１種の膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁膜として、ＳｉＯＮ膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、前記強誘電体キャパシタに設けられた一方の電極に接続されるトランジスタを形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の強誘電体メモリでは、主に、配線層同士の接続にＷプラグが用いられ、配線としてＡｌ配線が用いられている。
【０００３】
しかしながら、近時、微細化の要請があるが、Ｗプラグ及びＡｌ配線を用いた強誘電体メモリの微細化には、製造技術及び層間容量等の観点から限界がある。
【０００４】
【特許文献１】特開２００１−２８４４４８号公報
【特許文献２】特開２０００−８２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、本発明の目的は、強誘電体キャパシタの特性を低下させることなく高集積を実現可能とすることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
ＤＲＡＭ等の強誘電体膜を用いない半導体装置の微細化に当たっては、Ｃｕ配線を用いたダマシン法が採用されている。従って、ダマシン法を強誘電体メモリの製造プロセスにそのまま適用できれば、容易に強誘電体メモリの微細化を達成することも可能である。しかしながら、Ｃｕ配線を用いたダマシン法を強誘電体メモリの製造にそのまま適用することはできない。これは、以下の理由による。
【０００７】
第一に、Ｃｕ配線を用いたダマシン法では、配線間の容量を低減するために、層間絶縁膜として低誘電率膜を形成する。低誘電率膜としては、例えばＳＯＧ（Spin On Glass）膜及びＨＳＱ（Hydrogen Silsesquioxane）膜等が用いられている。これらの低誘電率膜を形成する際には、多量の水素又は水分が用いられる。しかし、強誘電体膜の特性は、水素及び水分の混入により著しく劣化する。このため、Ｃｕ配線を用いたダマシン法を適用しにくいのである。
【０００８】
第二に、強誘電体キャパシタの電極を構成する材料とＣｕとのコンタクトにも問題がある。
【０００９】
本願発明者は、これらの不具合を回避しながら強誘電体メモリの微細化を可能とすべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを覆う第１の層間絶縁膜を形成する。次に、前記第１の層間絶縁膜に前記強誘電体キャパシタを露出する孔を形成し、前記孔内に前記強誘電体キャパシタと接するプラグを形成し、前記第１の層間絶縁膜上に水素拡散防止膜を形成する。次いで、前記水素拡散防止膜上にエッチングストッパ膜を形成する。その後、前記エッチングストッパ膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜、前記エッチングストッパ膜及び前記水素拡散防止膜に前記プラグを露出する溝を形成する。そして、前記溝内に、Ｃｕを含有し、前記プラグを介して前記強誘電体キャパシタに接続される配線を形成する。
【発明の効果】
【００１１】
本発明によれば、微細化のために、Ｃｕを含有する配線を用いると共に、層間絶縁膜として低誘電率膜を使用しても、水素拡散防止膜の存在により、水素及び水分の拡散を原因とする強誘電体キャパシタの特性の劣化を抑制することができる。特に、微細化に伴う０．１８μｍ以下の配線ルールを採用した半導体装置及びその製造方法に好適である。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の実施形態に係る強誘電体メモリの製造方法を断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｉ】図２Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｊ】図２Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｋ】図２Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｌ】図２Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｍ】図２Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｎ】図２Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｏ】図２Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｐ】図２Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１４】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。
【００１５】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。
【００１６】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００１７】
次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｐは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【００１８】
本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。
【００１９】
その後、シリコン酸化膜８上に下部電極膜９及び強誘電体膜１０を順次形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。また、強誘電体膜１０は、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜から構成される。続いて、強誘電体膜１０の結晶化アニールを行う。次に、強誘電体膜１０上に上部電極膜を形成し、これをパターニングすることにより、上部電極１１を形成する。上部電極は、例えばＩｒＯx膜からなる。次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。
【００２０】
その後、図２Ｂに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素アニールを行う。
【００２１】
次に、図２Ｃに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００２２】
その後、図２Ｄに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素アニールを行う。
【００２３】
次に、図２Ｅに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００２４】
その後、図２Ｆに示すように、層間絶縁膜１４を高密度プラズマＣＶＤ法により全面に形成する。また、層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。なお、酸化シリコンからなる層間絶縁膜１４を、ＴＥＯＳを用いたプラズマＣＶＤ法により形成してもよい。
【００２５】
続いて、図２Ｇに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。なお、バリアメタル膜は、ＴｉＮ膜のみを含むものでもよく、また、ＴａＮ膜及びＴｉＮ膜を含むものでもよい。
【００２６】
次に、図２Ｈに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。
【００２７】
次いで、図２Ｉに示すように、上部電極１１まで到達する孔及び下部電極（下部電極膜９）まで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。
【００２８】
続いて、図２Ｊに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｋに示すように、上部電極１１の表面の一部、下部電極（下部電極膜９）の表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜の平坦化を層間絶縁膜１４の表面が露出するまで行うことにより、Ａｌ配線１７を形成する。
【００２９】
その後、強誘電体キャパシタの特性劣化を回復させることを目的として、例えば、酸素及び／又は窒素を含有する雰囲気中で４００℃乃至６００℃の回復アニールを行う。
【００３０】
次いで、全面に、水素拡散防止膜１８、エッチングストッパ膜１９及び層間絶縁膜２０を順次形成する。水素拡散防止膜１８としては、例えば酸化アルミニウム膜、窒化アルミニウム膜、酸化タンタル膜、窒化タンタル膜、酸化チタン膜又は酸化ジルコニウム膜等を形成することができる。水素拡散防止膜１８の厚さは、例えば５ｎｍ乃至１００ｎｍ程度とする。また、水素拡散防止膜１８は、例えば物理的蒸着法（ＰＶＤ）又は有機金属化学気相成長法（ＭＯＣＶＤ）により形成することができる。エッチングストッパ膜１９としては、例えば窒化シリコン膜又はＴＥＯＳ（tetraethyl orthosilicate）を用いた酸化シリコン膜等をプラズマ増速ＣＶＤ法により形成することができる。また、窒化シリコン膜を形成する場合には、単周波又は２周波のプラズマ増速ＣＶＤ法を採用することが好ましい。これは、単周波又は２周波のプラズマ増速ＣＶＤ法を採用した場合には、既に形成してある強誘電体膜１０の特性劣化を抑制しやすいからである。また、層間絶縁膜２０としては、例えばプラズマＣＶＤ法によりＳｉＯＮ膜を形成することが好ましい。これは、プラズマＣＶＤ法によりＳｉＯＮ膜を形成する場合には、水素及び水分の混入が抑制されるからである。また、ＳｉＯＮ膜は低誘電率膜であるため、配線間の寄生容量を低く抑えることも可能である。なお、層間絶縁膜２０として、ＴＥＯＳを用いたプラズマＣＶＤ法により酸化シリコン膜を形成してもよく、ＴＥＯＳ及びＯ3を用いた高密度プラズマＣＶＤ法又は常圧ＣＶＤ法によりＮＳＧ（non-doped silicate glass）膜を形成してもよい。
【００３１】
なお、水素拡散防止膜１８の形成前及び／又はエッチングストッパ膜１９の形成前に、Ｎ2ガス又はＮ2Ｏガスを用いたプラズマ処理を２００℃乃至４５０℃で行うことが好ましい。このようなプラズマ処理を行うことにより、形成されている膜中から水分が放出されると共に、膜の表層部が若干窒化され、その内部に水分が浸入しにくくなる。
【００３２】
その後、図２Ｍに示すように、シングルダマシン法を採用して、層間絶縁膜２０、エッチングストッパ膜１９及び水素拡散防止膜１８に順次溝を形成し、その内部に配線を形成する。配線の形成に当たっては、図２Ｍに示すように、溝の側壁部及び底部にＴａＮ膜２１をバリアメタル膜として形成した後、その上にＣｕシード層を形成し、めっき法によりＣｕ膜２２を埋め込む。そして、ＣＭＰ法によりＣｕ膜２２を平坦化する。
【００３３】
続いて、図２Ｎに示すように、全面に、水素拡散防止膜２３、エッチングストッパ膜２４及び層間絶縁膜２５〜２７を順次形成する。水素拡散防止膜２３としては、例えば水素拡散防止膜１８と同様の膜を形成し、エッチングストッパ膜２４としては、例えばエッチングストッパ膜１９と同様の膜を形成する。層間絶縁膜２５及び２７としては、例えばプラズマＣＶＤ法によりＳｉＯＮ膜を形成し、層間絶縁膜２６としては、例えばＨＳＱ膜を形成する。
【００３４】
次に、図２Ｏに示すように、デュアルダマシン法を採用して、層間絶縁膜２７〜２５、エッチングストッパ膜２４及び水素拡散防止膜２３に順次溝及びコンタクトホールを形成し、その内部に配線を形成する。配線の形成に当たっては、図２Ｏに示すように、溝及びコンタクトホールの側壁部及び底部にＴａＮ膜２８をバリアメタル膜として形成した後、その上にＣｕシード層を形成し、めっき法によりＣｕ膜２９を埋め込む。そして、ＣＭＰ法によりＣｕ膜２９を平坦化する。
【００３５】
その後、図２Ｐに示すように、水素拡散防止膜３０、エッチングストッパ膜３１及び層間絶縁膜３２〜３４を、水素拡散防止膜２３、エッチングストッパ膜２４及び層間絶縁膜２５〜２７と同様にして形成する。更に、これらに、溝及びコンタクトホールを形成し、その内部に、ＴａＮ膜３５及びＣｕ膜３６を備えた配線を、ＴａＮ膜２８及びＣｕ膜２９を備えた配線と同様にして形成する。
【００３６】
続いて、層間絶縁膜及び更に上層の配線等を形成する。配線の層数は限定されない。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００３７】
このような本実施形態によれば、Ｃｕ配線及び低誘電率膜を用いることにより、強誘電体メモリの微細化及び高速化を実現することができる。また、ダマシンプロセスの採用に当たり、エッチングストッパ膜の下に水素拡散防止膜を形成しているため、水素及び水分を比較的多く含む膜を形成したとしても、強誘電体キャパシタの劣化を抑制することができる。
【００３８】
なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、例えば、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグの一部は、強誘電体キャパシタの下部電極に接続される。
【００３９】
また、強誘電体膜の材料はＰＺＴに限定されるものではなく、例えば、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及び／又はＷをドーピングしたものを用いることもできる。更に、ＰＺＴ系の膜以外に、ＳＢＴ系の膜やＢｉ層状系の膜を形成してもよい。
【００４０】
また、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。
【００４１】
また、強誘電体キャパシタの電極まで到達するコンタクトホールに埋め込むプラグをＷプラグとしてもよい。但し、この場合には、Ｔｉ膜及びＴｉＮ膜を含むバリアメタル膜、ＴｉＮ膜のみを含むバリアメタル膜、又はＴａＮ膜及びＴｉＮ膜を含むバリアメタル膜を用いることが好ましい。
【００４２】
また、Ｃｕ配線を構成するＣｕ膜の形成方法はめっき法に限定されず、例えば、ＰＶＤ法又はＣＶＤ法を採用してもよい。
【産業上の利用可能性】
【００４３】
以上詳述したように、本発明によれば、微細化のために、Ｃｕを含有する配線を用いると共に、層間絶縁膜として低誘電率膜を使用しても、水素拡散防止膜の存在により、水素及び水分の拡散を原因とする強誘電体キャパシタの特性の劣化を抑制することができる。特に、微細化に伴う０．１８μｍ以下の配線ルールを採用した半導体装置及びその製造方法に好適である。
【図１】
0004893304.tif 000002
【図２Ａ】
0004893304.tif 000003
【図２Ｂ】
0004893304.tif 000004
【図２Ｃ】
0004893304.tif 000005
【図２Ｄ】
0004893304.tif 000006
【図２Ｅ】
0004893304.tif 000007
【図２Ｆ】
0004893304.tif 000008
【図２Ｇ】
0004893304.tif 000009
【図２Ｈ】
0004893304.tif 000010
【図２Ｉ】
0004893304.tif 000011
【図２Ｊ】
0004893304.tif 000012
【図２Ｋ】
0004893304.tif 000013
【図２Ｌ】
0004893304.tif 000014
【図２Ｍ】
0004893304.tif 000015
【図２Ｎ】
0004893304.tif 000016
【図２Ｏ】
0004893304.tif 000017
【図２Ｐ】
0004893304.tif 000018