(57)【特許請求の範囲】
【請求項１】
ダミーパターンを含む設計データを生成し、
前記設計データに基づいてマスクを生成し、
前記マスクを使用して半導体装置を製造し、
前記設計データは、
境界線を跨いで形成され複数のダミーパターンを含むダミーセルを有する機能ブロックの設計データを作成するステップ（ａ）と、
ステップ（ａ）において作成された前記設計データにおいて、前記ダミーセルとして形成された完全なダミーセルから前記機能ブロックの境界線からはみ出た前記ダミーセルの部分を削除するステップ（ｂ）と、
ステップ（ｂ）において得られた前記設計データに基づいて、前記機能ブロックの評価を行うステップ（ｃ）と、
ステップ（ｂ）において得られた前記設計データを用いて、前記機能ブロックを含む前記半導体装置の配置・配線を行うステップ（ｄ）と、
前記機能ブロックの境界線からはみ出た部分が削除された不完全なダミーセルを前記完全なダミーセルに修正するステップ（ｅ）と、
により生成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ステップ（ｅ）が、前記不完全なダミーセルの上に前記完全なダミーセルを配置することを含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ステップ（ｅ）が、前記不完全なダミーセルの削除された部分を補うダミーセルを配置することを含む、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体装置に関し、特に、受注先の仕様に合わせて種々のセルを用
いて設計されるゲートアレイ、エンベデッドアレイ、スタンダードセル等の半導体装置に
関する。さらに、本発明は、そのような半導体装置の設計方法に関する。
【背景技術】
【０００２】
ゲートアレイ等の半導体装置においては、所望の機能を実現する回路ブロックを構成す
る幾つかのセルを配置して接続することにより、レイアウト設計が行われる。各セルは、
半導体基板内に形成される不純物拡散層と、半導体基板上に形成されるゲート絶縁膜及び
ゲート電極と、層間絶縁膜を介して形成させる少なくとも１層の配線層とによって構成さ
れる。
【０００３】
サブミクロンオーダー（特に、０．２５μｍ以下）のプロセスを用いるような半導体基
板においては、セルが密集して配置されている密の領域とセルがあまり配置されていない
疎の領域とが存在すると、半導体基板上に形成される層の厚さに偏りが生じてしまう。こ
のような層の厚さの偏りを解消してするため、ＣＭＰ（科学的機械研磨）工程により層の
厚さを均一にすることも考えられるが、研磨時間が数時間にも及んでしまう。そこで、コ
ンピュータを用いて自動配置配線を行う際に、セルが疎の領域にダミーセルを自動発生さ
せることが一般的に行われている。ダミーセルは、回路動作に関係しない配線パターン等
（ダミーパターン）を含んでおり、これにより、半導体基板上に形成される層の厚さを均
一にすることができる。
【０００４】
上記のようなダミーセルを自動的に発生させる自動配置配線において、回路ブロックが
配置されない領域にマスクの名称を入れたり、ダミーパターンによってアナログ回路の特
性が変化することを防止するために、ダミーパターン発生禁止領域を設定することが行わ
れている。ダミーパターン発生禁止領域が設定されると、ダミーパターン発生禁止領域と
重なるダミーパターンのデータは発生されない。その際に、ダミーパターンの外周がダミ
ーパターン発生禁止領域の外周と一致する場合、即ち、ダミーパターンとダミーパターン
発生禁止領域とが重なる領域の面積がゼロである場合においても、ダミーパターンのデー
タは発生されなかった。また、ダミーパターンの一部がダミーパターン発生禁止領域と重
なる場合においても、ダミーパターンのデータは発生されなかった。そのため、ダミーパ
ターンの配置されない領域が必要以上に広くなってしまい、半導体基板上に形成される層
の厚さを十分に均一にすることができないという問題があった。
【０００５】
また、システムＬＳＩ等は、ＩＰブロックと呼ばれる大規模な機能ブロックを用いて設
計が行われることが多い。しかしながら、既に評価が行われたＩＰブロックを配置した後
にＩＰブロックの内部にダミーパターンを配置すると、特にＩＰブロックに含まれるアナ
ログ回路の特性が評価時における特性と異なってしまうおそれがある。一方、ＩＰブロッ
ク全体にダミーパターン発生禁止領域を設定すると、ダミーパターンが配置されない領域
が広くなってしまい、半導体基板上に形成される層の厚さを十分に均一にすることができ
ないという問題があった。
【０００６】
ところで、日本国特許出願公開（特開）平８−６２３１号公報（以下、「特許文献１」
ともいう）には、半導体デバイスの多層金属配線の自動配線設計を行う際、所望のデバイ
ス特性を得るために設計された全配線パターンに対して、多層金属配線の各層の配線パタ
ーンの相互比較を行い、第２層配線パターンで最接近パターンがある時、その直下の第１
層配線パターン間隔を、配線中心間の間隔をグリッドと定義する時、グリッド／２で定義
される量の４倍以上間隔が空いている場合に、ダミーパターンを発生させ、比較した該第
１層配線パターンと合成したフォトリソグラフィマスクを使用することを特徴とする半導
体装置の製造方法が掲載されている。
【０００７】
しかしながら、特許文献１に掲載された半導体装置の製造方法は、グリッドの全面にダ
ミーを発生させることなく、必要最小限に限って効率良くダミーパターンを発生させるも
のであり、ダミーパターン発生禁止領域を設けることやＩＰブロック内にダミーパターン
を配置することを考慮したものではない。
【０００８】
また、特開平９−１１５９０５号公報（以下、「特許文献２」ともいう）には、多層配
線構造を有する半導体集積回路装置の下層に形成するダミー配線パターンの設計方法であ
って、所定の寸法及び所定の間隔で規則的に配置された補助パターン群を作成する工程と
、補助パターン群と下層に形成される配線パターンを所定の寸法だけ伸長した領域とが重
なる領域を補助パターンから消去したパターン群をダミー配線パターンとする工程とを有
することを特徴とするダミーパターンの設計方法が掲載されている。
【０００９】
しかしながら、特許文献２に掲載されたダミーパターンの設計方法は、仮想グリッドを
用いずに、多層配線構造を有する半導体集積回路装置に対してダミーパターンを配置する
ものであり、ダミーパターン発生禁止領域を設けることやＩＰブロック内にダミーパター
ンを配置することを考慮したものではない。
【００１０】
また、特開平１０−２５６２５５号公報（以下、「特許文献３」ともいう）には、正規
のパターンのレイアウトデータを取込み、該パターンを適量拡大する第１工程と、第１工
程で拡大されたパターンの反転パターンを発生して、該反転パターンをごく僅か拡大する
第２工程と、第２工程で拡大された反転パターンに所定幅の格子状メッシュパターンを重
ねて、メッシュパターンからはみ出した反転パターンをダミーパターンとする第３工程と
、ダミーパターンと正規のパターンとを合成して、チップ又はレチクル露光用のパターン
を作成する第４工程と、を含む半導体集積回路装置のパターン発生方法において、第４工
程でダミーパターンと正規のパターンとを合成する際に、正規のパターンに隣接するダミ
ーパターンの中で、一辺の大きさが設計規則上の最小許容幅を満たさない微小なダミーパ
ターンが存在している場合は、該微小なダミーパターンと正規のパターンの間を接続する
ことを特徴とする半導体集積回路装置のパターン発生方法が掲載されている。
【００１１】
しかしながら、特許文献３に掲載された半導体集積回路装置のパターン発生方法は、微
小なダミーパターンと正規のパターンの間を接続することにより、パターン抜けやパター
ン剥がれを抑制するものであり、ダミーパターン発生禁止領域を設けることやＩＰブロッ
ク内にダミーパターンを配置することを考慮したものではない。
【００１２】
【特許文献１】特開平８−６２３１号公報
【特許文献２】特開平９−１１５９０５号公報
【特許文献３】特開平１０−２５６２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、上記の点に鑑み、本発明は、従来よりも広い領域にダミーパターンを配置する
ことにより、基板上に形成される層の厚さを均一に近付けた半導体装置を提供することを
目的とする。さらに、本発明は、そのような半導体装置の設計方法を提供することを目的
とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、半導体基板と、
半導体基板に形成された複数の回路ブロックと、半導体基板において、複数の回路ブロッ
クが形成された第１の領域とダミーパターンの発生が禁止された第２の領域とを除く第３
の領域内に形成された複数のダミーパターンであって、第２の領域の境界を画定する直線
に接するように形成されたダミーパターンを含む複数のダミーパターンとを具備する。
【００１５】
また、本発明の第２の観点に係る半導体装置は、半導体基板と、半導体基板の所定の領
域内に形成された機能ブロックと、所定の領域内に形成されたダミーパターンとを具備す
る。
【００１６】
さらに、本発明の第３の観点に係る半導体装置は、半導体基板と、半導体基板の所定の
領域内に形成された機能ブロックと、所定の領域の境界を画定する直線を跨いで形成され
た複数のダミーパターンとを具備する。
【００１７】
本発明の第１の観点に係る半導体装置の設計方法は、コンピュータを用いて半導体装置
のレイアウトを設計する方法であって、ダミーパターン発生禁止領域を設定するステップ
（ａ）と、複数の回路ブロックを含む半導体装置の配置・配線を行うステップ（ｂ）と、
回路ブロックが配置されなかった領域において、複数のダミーパターンを含むダミーセル
を配置するステップ（ｃ）と、ステップ（ｃ）において配置されたダミーセルとダミーパ
ターン発生禁止領域とが重なる領域の面積がゼロより大きい場合に、ダミーセルを削除す
るステップ（ｄ）とを具備する。
【００１８】
また、本発明の第２の観点に係る半導体装置の設計方法は、コンピュータを用いて半導
体装置のレイアウトを設計する方法であって、ダミーパターン発生禁止領域を設定するス
テップ（ａ）と、複数の回路ブロックを含む半導体装置の配置・配線を行うステップ（ｂ
）と、回路ブロックが配置されなかった領域において、ダミーパターン発生禁止領域を除
いて、ダミーパターン発生禁止領域に接しても良いという条件下で複数のダミーパターン
を含むダミーセルを配置するステップ（ｃ）とを具備する。
【００１９】
さらに、本発明の第３の観点に係る半導体装置の設計方法は、コンピュータを用いて半
導体装置のレイアウトを設計する方法であって、複数のダミーパターンを含むダミーセル
を有する機能ブロックの設計データを作成するステップ（ａ）と、ステップ（ａ）におい
て作成された設計データに基づいて、機能ブロックの評価を行うステップ（ｂ）と、ステ
ップ（ａ）において作成された設計データを用いて、機能ブロックを含む半導体装置の配
置・配線を行うステップ（ｃ）とを具備する。
【００２０】
加えて、本発明の第４の観点に係る半導体装置の設計方法は、コンピュータを用いて半
導体装置のレイアウトを設計する方法であって、境界線を跨いで形成され複数のダミーパ
ターンを含むダミーセルを有する機能ブロックの設計データを作成するステップ（ａ）と
、ステップ（ａ）において作成された設計データにおいて、機能ブロックの境界線からは
み出たダミーセルの部分を削除するステップ（ｂ）と、ステップ（ｂ）において得られた
設計データに基づいて、機能ブロックの評価を行うステップ（ｃ）と、ステップ（ｂ）に
おいて得られた設計データを用いて、機能ブロックを含む半導体装置の配置・配線を行う
ステップ（ｄ）と、機能ブロックの境界線からはみ出た部分が削除された不完全なダミー
セルを完全なダミーセルに修正するステップ（ｅ）とを具備する。
【００２１】
なお、本発明の第４の観点に係る半導体装置の設計方法において、ステップ（ｅ）が、
不完全なダミーセルの上に完全なダミーセルを配置することを含んでも良いし、あるいは
、ステップ（ｅ）が、不完全なダミーセルの削除された部分を補うダミーセルを配置する
ことを含んでも良い。
【００２２】
以上のように構成した本発明によれば、従来よりも広い領域にダミーパターンを配置す
ることにより、基板上に形成される層の厚さを均一に近付けることができる。
【発明の効果】
【００２３】
以上述べたように、本発明によれば、従来よりも広い領域にダミーパターンを配置する
ことにより、基板上に形成される層の厚さを均一に近付けることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成
要素については、同一の参照番号で示している。
図１に、本発明の第１の実施形態に係る半導体装置の一部を示す。図１において、半導
体装置は、第１層目の配線層が形成された状態となっている。半導体基板１０（ウエハや
チップ）に、所望の機能を実現する回路ブロックを構成する複数のセル１１が配置されて
いる。各セル１１は、半導体基板内に形成される不純物拡散層と、半導体基板上に形成さ
れるゲート絶縁膜及びゲート電極と、層間絶縁膜を介して形成させる少なくとも１層の配
線層とによって構成される。
【００２５】
回路ブロックが配置されない領域にマスクの名称を入れたり、ダミーパターンによって
アナログ回路の特性が変化することを防止するために、半導体基板１０には、ダミーパタ
ーンの発生を禁止するダミーパターン発生禁止領域２０が設定されている。複数のセル１
１が配置された領域及びダミーパターン発生禁止領域２０を除いて、複数のダミーセル１
２ａ〜１２ｄが自動的に配置される。ダミーセル１２ａ〜１２ｄは、回路動作に関係しな
い配線パターン等（ダミーパターン）を含んでいる。本実施形態において、配線層に形成
するダミーパターンは、１辺が２μｍの正方形の形状を有しており、１μｍ間隔で縦横に
並べられている。これにより、半導体基板１０上に形成される層の厚さを均一にすること
ができる。
【００２６】
本実施形態に係る半導体装置は、ダミーパターン発生禁止領域２０から離れて配置され
ているダミーセル１２ａ及び１２ｂのダミーパターンのみならず、ダミーパターン発生禁
止領域２０の境界を画定する直線に接するように配置されているダミーセル１２ｃ及び１
２ｄのダミーパターンも含んでいる。これにより、従来よりも広い領域にダミーパターン
を配置し、半導体基板１０上に形成される層の厚さを均一に近付けることができる。
【００２７】
図２は、図１に示す半導体装置のレイアウトを設計するための、本発明の第１の実施形
態に係る半導体装置の設計方法を示すフローチャートである。このような半導体装置のレ
イアウト設計は、コンピュータを用いた自動配置配線により行われる。
【００２８】
まず、ステップＳ１１において、ダミーパターン発生禁止領域を設定する。ダミーパタ
ーン発生禁止領域の設定は、例えば、配置配線プログラムにおいて用いられるパターンデ
ータの所定の層に、ダミーパターン発生禁止領域枠を入力することにより行う。
【００２９】
次に、ステップＳ１２において、ダミーパターン発生禁止領域を除いて、複数の回路ブ
ロックを含む半導体装置の配置・配線を行う。
次に、ステップＳ１３において、回路ブロックが配置されなかった領域において、複数
のダミーセルを仮配置する。
【００３０】
次に、ステップＳ１４において、ダミーパターン発生禁止領域と仮配置されたダミーセ
ルとのＡＮＤを取り、両者が重なる領域の面積を求める。
次に、ステップＳ１５において、ダミーパターン発生禁止領域とダミーセルとが重なる
領域の面積がゼロか否かをチェックし、重なる領域の面積がゼロでなければ処理をステッ
プＳ１６に移し、重なる領域の面積がゼロであれば処理を終了する。
【００３１】
ステップＳ１６において、ダミーパターン発生禁止領域と重なる領域の面積がゼロより
大きいダミーセルを削除し、処理を終了する。その結果、ダミーパターン発生禁止領域の
境界を画定する直線に接するように形成されたダミーパターンを、削除しないで残すこと
ができる。
【００３２】
次に、図１に示す半導体装置のレイアウトを設計するための、本発明の第２の実施形態
に係る半導体装置の設計方法について説明する。図３は、この設計方法を示すフローチャ
ートである。
【００３３】
まず、ステップＳ２１において、ダミーパターン発生禁止領域を設定する。
次に、ステップＳ２２において、複数の回路ブロックを含む半導体装置の配置・配線を
行う。
【００３４】
次に、ステップＳ２３において、回路ブロックが配置されなかった領域において、ダミ
ーパターン発生禁止領域を除いて、複数のダミーセルを配置する。その際、ダミーパター
ン発生禁止領域に接しても良いという条件下で、複数のダミーセルを配置する。その結果
、ダミーパターン発生禁止領域の境界を画定する直線に接するように形成されたダミーパ
ターンを、削除しないで残すことができる。
【００３５】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図４は、本発明の
第２の実施形態に係る半導体装置の一部を示す図である。図４において、半導体装置は、
第１層目の配線層が形成された状態となっている。半導体基板１０には、ＩＰブロック３
０が配置されている。なお、ＩＰブロックとは、知的財産権（Intellectual Property）
が語源であるが、半導体装置の分野においては、電子回路の機能ブロック(コアともいう)
を指す。より詳細には、ＩＰブロックとは、プロセッサ、ＤＳＰ（Digital Signal Proce
ssor）、メモリ、入出力回路といった電子回路を含む機能ブロックである。近年において
、半導体装置（特に、システムＬＳＩ）を設計するには、このようなＩＰブロックの設計
データをライブラリ化して社内で再利用したり、ＩＰプロバイダと呼ばれる供給業者から
購入したりすることが行われている。
【００３６】
ＩＰブロック３０内には、所望の機能を実現する回路ブロックを構成する複数のセル１
１が配置されている。従来は、ＩＰブロック３０内にダミーパターンは配置されなかった
が、本実施形態においては、ＩＰブロック３０内に複数のダミーセル１２ａ〜１２ｃのダ
ミーパターンが配置されている。
【００３７】
ここで、既に評価が行われたＩＰブロックを配置した後にＩＰブロックの内部にダミー
パターンを配置すると、特にＩＰブロックに含まれるアナログ回路の特性が評価時におけ
る特性と異なってしまうおそれがある。そこで、本実施形態においては、ダミーセル１２
ａ〜１２ｃのダミーパターンが配置された後に評価が行われたＩＰブロックを予め登録し
ておき、これを用いることにより半導体装置の配置・配線が行われている。これにより、
従来よりも広い領域にダミーパターンを配置し、半導体基板１０上に形成される層の厚さ
を均一に近付けることができる。
【００３８】
次に、図４に示す半導体装置のレイアウトを設計するための、本発明の第３の実施形態
に係る半導体装置の設計方法について説明する。図５は、この設計方法を示すフローチャ
ートである。
【００３９】
まず、ステップＳ３１において、ダミーセルを有するＩＰブロックの設計データを作成
する。
次に、ステップＳ３２において、ダミーセルを有するＩＰブロックの評価を行う。ＩＰ
ブロックの評価には、機能評価やアナログ回路の特性評価等が含まれる。
【００４０】
次に、ステップＳ３３において、ダミーセルを有するＩＰブロックの設計データをライ
ブラリに登録する。
次に、ステップＳ３４において、ライブラリに登録されたＩＰブロックの設計データを
用いて、半導体装置の配置・配線を行う。
【００４１】
このように、本実施形態においては、予めダミーセルを有するＩＰブロックの設計デー
タを作成し、ＩＰブロックの評価を行って登録しておく。ダミーセルを有しないＩＰブロ
ックを配置した後でＩＰブロック内にダミーパターンを配置すると、アナログ回路等の特
性が変化してしまうことがあるが、本実施形態によれば、このような心配なく、ＩＰブロ
ック内にダミーパターンを設けることができる。なお、本実施形態において、複数のＩＰ
ブロックを配置すると共に、複数のＩＰブロック間の領域にダミーセルを配置するように
しても良い。
【００４２】
次に、本発明の第３の実施形態に係る半導体装置について説明する。図６は、本発明の
第３の実施形態に係る半導体装置の一部を示す図である。図６において、半導体装置は、
第１層目の配線層が形成された状態となっている。半導体基板１０には、ＩＰブロック４
０が配置されている。
【００４３】
ＩＰブロック４０内には、所望の機能を実現する回路ブロックを構成する複数のセル１
１が配置されている。また、ＩＰブロック４０内には、複数のダミーセル１２ａ〜１２ｃ
のダミーパターンが配置されており、さらに、ＩＰブロック４０の境界を画定する直線を
跨いで、ダミーセル１２ｄ及び１２ｅのダミーパターンが配置されている。
【００４４】
このように、本実施形態に係る半導体装置においては、ＩＰブロック４０内にダミーセ
ル１２ａ〜１２ｃのダミーパターンを配置するとともに、ＩＰブロック４０の枠上にダミ
ーセル１２ｄ及び１２ｅのダミーパターンを配置することより、図４に示す半導体装置と
比較して、半導体基板１０上に形成される層の厚さをより均一にすることができる。
【００４５】
次に、図６に示す半導体装置のレイアウトを設計するための、本発明の第４の実施形態
に係る半導体装置の設計方法について説明する。図７は、この設計方法を示すフローチャ
ートである。
【００４６】
まず、ステップＳ４１において、ダミーセルを有するＩＰブロックの設計データを作成
する。ここでは、ＩＰブロックの枠上に配置しても良いという条件下で、ダミーセルを配
置したＩＰブロックの設計データを作成する。図８は、このようにして作成されたＩＰブ
ロック４０のレイアウトの一例を示す図である。図８に示すように、ＩＰブロック４０内
には、ダミーセル１２ａ〜１２ｃが配置され、さらに、ＩＰブロック４０の枠上に、ダミ
ーセル１２ｆ及び１２ｇが配置されている。
【００４７】
次に、ステップＳ４２において、ＩＰブロックの枠上に配置されたダミーセルのＩＰブ
ロックの枠の外側の部分を削除する。図９は、ＩＰブロック４０の枠上に配置されたダミ
ーセル１２ｆ及び１２ｇのＩＰブロック４０の枠の外側の部分を削除した不完全なダミー
セルを示す図である。
【００４８】
次に、ステップＳ４３において、図９に示すような不完全なダミーセルを有するＩＰブ
ロックの評価を行う。また、ステップＳ４４において、図９に示すような不完全なダミー
セルを有するＩＰブロックの設計データをライブラリに登録する。
次に、ステップＳ４５において、ライブラリに登録されたＩＰブロックの設計データを
用いて、半導体装置の配置・配線を行う。
【００４９】
次に、ステップＳ４６において、ＩＰブロックの枠の外側の部分を削除された不完全な
ダミーセルを完全なダミーセルに修正する。ここで、不完全なダミーセルの完全なダミー
セルへの修正は、不完全なダミーセル上に完全なダミーセルを重ねて配置することにより
行うことができる。図１０は、ＩＰブロック４０を配置し、さらに、不完全なダミーセル
１２ｆ及び１２ｇ上に完全なダミーセル１２ｄ及び１２ｅを重ねて配置した半導体装置の
レイアウトの一部を示す図である。
【００５０】
あるいは、不完全なダミーセルの完全なダミーセルへの修正は、不完全なダミーセルの
削除された部分を補うダミーセルを補充することにより行っても良い。図１１は、ＩＰブ
ロック４０を配置し、さらに、不完全なダミーセル１２ｆ及び１２ｇの削除された部分を
補うダミーセル１２ｈ及び１２ｉを配置することにより完全なダミーセルを形成した半導
体装置のレイアウトの一部を示す図である。
【００５１】
このように、本実施形態に係る半導体装置の設計方法によれば、ＩＰブロックの境界を
画定する直線を跨いで、ダミーセルを配置することができる。
【００５２】
なお、本実施形態において、複数のＩＰブロックを配置し、さらに、複数のＩＰブロッ
ク間の領域にダミーセルを配置するようにしても良い。その際に、複数のＩＰブロック間
の領域に配置されたダミーセルとＩＰブロックの枠上に配置されたダミーセルとが重なる
場合には、例えば、複数のＩＰブロック間の領域に配置されたダミーセルを削除するよう
にすれば良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体装置の一部を示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図３】本発明の第２の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図４】本発明の第２の実施形態に係る半導体装置の一部を示す平面図である。
【図５】本発明の第３の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図６】本発明の第３の実施形態に係る半導体装置の一部を示す平面図である。
【図７】本発明の第４の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図８】本発明の第４の実施形態に係る半導体装置の設計方法により作成途中のＩＰブロックのレイアウトを示す図である。
【図９】本発明の第４の実施形態に係る半導体装置の設計方法により作成されたＩＰブロックのレイアウトを示す図である。
【図１０】本発明の第４の実施形態に係る半導体装置の設計方法により作成されたＩＰブロックを用いた半導体装置のレイアウトの一例を示す図である。
【図１１】本発明の第４の実施形態に係る半導体装置の設計方法により作成されたＩＰブロックを用いた半導体装置のレイアウトの他の例を示す図である。
【符号の説明】
【００５４】
１０  半導体基板、１１  セル、１２ａ、１２ｂ、１２ｃ、  ダミーセル、２０  ダミ
ーパターン発生禁止領域、３０、４０  ＩＰブロック。
【図１】
0004947064.tif 000002
【図２】
0004947064.tif 000003
【図３】
0004947064.tif 000004
【図４】
0004947064.tif 000005
【図５】
0004947064.tif 000006
【図６】
0004947064.tif 000007
【図７】
0004947064.tif 000008
【図８】
0004947064.tif 000009
【図９】
0004947064.tif 000010
【図１０】
0004947064.tif 000011
【図１１】
0004947064.tif 000012