(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた不揮発性メモリセルであって、前記半導体基板の表面上に設けられ、両端部に含まれる半導体粒が他の部分に含まれる半導体粒よりも粒径が小さいトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含む前記不揮発性メモリセルと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記トンネル絶縁膜は、前記半導体粒がシリコン粒であるシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トンネル絶縁膜の前記両端部上の前記電荷蓄積層の側面に設けられた酸化防止膜をさらに備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板上に設けられた不揮発性メモリセルであって、前記半導体基板の表面上に設けられ、両端部に含まれる半導体粒が他の部分に含まれる半導体粒よりも粒径が小さいトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含む前記不揮発性メモリセルとを具備してなる半導体装置の製造法であって、
前記半導体基板上に、内部に含まれる半導体粒の粒径が一様であるトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の両端部に含まれる前記半導体粒の粒径を選択的に小さくする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記内部に含まれる前記半導体粒の粒径が一様である前記トンネル絶縁膜は、前記半導体粒がシリコン粒であるシリコン酸化膜であり、
酸化処理により、前記トンネル絶縁膜の両端部に含まれる前記半導体粒の粒径を選択的に小さくすることを特徴する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
浮遊ゲート電極を有する不揮発性半導体記憶装置では、制御ゲート電極の電圧を制御することにより、浮遊ゲート電極と制御ゲート電極との間の容量結合を通じて、浮遊ゲート電極の電圧を制御する。
【０００３】
半導体基板を接地した場合、浮遊ゲート電極の電圧Ｖｆｇは、浮遊ゲート電極と制御ゲート電極との間の容量Ｃ１、浮遊ゲート電極と半導体基板との間の容量Ｃ２、制御ゲート電極の電圧Ｖｃｇにより、
Ｖｆｇ＝Ｃ１／（Ｃ１＋Ｃ２）×Ｖｃｇ
で表される。上記のＣ１／（Ｃ１＋Ｃ２）は、カップリング比と呼ばれている。
【０００４】
しかし、今後、さらなる素子構造の微細化が進むと、隣接するセルとの間に寄生容量（α）が生じ、
Ｖｆｇ＝Ｃ１／（Ｃ１＋Ｃ２＋α）×Ｖｃｇ
で表されるように、カップリング比は小さくなる。
【０００５】
カップリング比が小さくなると、書き換え動作（メモリ書込み／消去動作）を行うために、より高い電圧を制御ゲート電極に印加することが必要となる。
【０００６】
しかし、書き換え動作のために制御ゲート電極に印加する電圧（書き換え電圧）を高くすると、インターポリ絶縁膜の劣化速度は速くなる。インターポリ絶縁膜の劣化は、絶縁破壊、リーク電流の増大、信頼性の低下を招く。
【０００７】
インターポリ絶縁膜の劣化を回避しつつ、書き換え電圧を低くするためには、トンネル絶縁膜の電荷注入効率を高くする必要がある。トンネル絶縁膜の電荷注入効率を高くする方法の一つとして、シリコン酸化膜で形成されたトンネル絶縁膜中にシリコン粒を含ませることが提案されている（特許文献１）。トンネル絶縁膜中にシリコン粒を含ませると、電子の閉じ込め効果により、トンネル絶縁膜の電荷注入効率は高くなる。
【０００８】
しかし、上記の方法には以下の問題が残っている。
【０００９】
トランジスタのゲート部（トンネル絶縁膜、浮遊ゲート電極、インターポリ絶縁膜、制御ゲート電極）の形成は、ドライエッチング加工により行われている。このドライエッチング加工の時に、ゲート部の側壁部（ゲート側壁部）はプラズマにより損傷を受け、トンネル絶縁膜の側壁部の膜質は低下する。トンネル絶縁膜は電荷注入ストレスを受ける。この電荷注入ストレスによって、膜質が低下しているトンネル絶縁膜の側壁部においてリーク電流（ストレス誘起リーク電流）が生じ、このリーク電流によって浮遊ゲート電極中の電子が抜け、電荷保持特性が劣化するという問題が生じる。
【特許文献１】特開２００３−７８０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、電荷保持特性の劣化を招かずに電荷注入効率を高くできる電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリセルであって、前記半導体基板の表面上に設けられ、両端部に含まれる半導体粒が他の部分に含まれる半導体粒よりも粒径が小さいトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含む前記不揮発性メモリセルとを具備してなることを特徴とする。
【００１２】
本発明の一態様による半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリセルであって、前記半導体基板の表面上に設けられ、両端部に含まれる半導体粒が他の部分に含まれる半導体粒よりも粒径が小さいトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含む前記不揮発性メモリセルとを具備してなる半導体装置の製造法であって、前記半導体基板上に、内部に含まれる半導体粒の粒径が一様であるトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の両端部に含まれる前記半導体粒の粒径を選択的に小さくする工程とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電荷保持特性の劣化を招かずに電荷注入効率を高くできる電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す平面図であり、具体的には、半導体装置内のメモリセルアレイを構成している複数の不揮発性メモリセル（以下、単にメモリセルという。）を示す平面図である。
【００１６】
図２および図３は、それぞれ、図１の線分Ａ−Ａ’に沿った断面を示す断面図（チャネル長方向の断面図）および線分Ｂ−Ｂ’に沿った断面を示す断面図（チャネル幅方向の断面図）である。
【００１７】
上記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリを構成している。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
【００１８】
各メモリセルは、トンネル絶縁膜、浮遊ゲート電極、制御ゲート電極、電極間絶縁膜およびソース／ドレイン領域を含む。以下、本実施形態のメモリセルについてさらに説明する。
【００１９】
シリコン基板１の表面には素子分離溝が設けられ、この素子分離溝は素子分離絶縁膜６で埋め込まれている。上記素子分離溝および素子分離絶縁膜６は素子分離領域（ＳＴＩ）を構成している。この素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１内におけるアクティブエリア（ＡＡ領域）が規定される。
【００２０】
上記アクティブエリア上には、トンネル絶縁膜２が設けられている。トンネル絶縁膜２は、図４および図５に示すように、複数のシリコン粒２０を含むシリコン酸化膜２１で構成されている。本実施形態では、図４に示すように、チャネル長方向において、シリコン酸化膜２１の両端部のシリコン粒２０は、シリコン酸化膜２１の他の部分のシリコン粒２０に比べて、粒径は小さくなっている。一方、チャネル幅方向においては、図５に示すように、シリコン粒２０の粒径の大きさは一様である。
【００２１】
本実施形態のように、トンネル絶縁膜中にシリコン粒を含む領域（シリコン粒領域）が存在すると、シリコン粒の電子閉じ込め効果により、図６に示すように、トンネル絶縁膜の電子のエネルギーバンドにはシリコン基板中の伝導体の底からΔＥの高さのエネルギー障壁が生じる。このエネルギー障壁ΔＥにより、低電界におけるリーク電流の発生を抑制しながら、トンネル絶縁膜の電荷注入効率を高くできる。エネルギー障壁ΔＥは、図７に示すように、シリコン粒の粒径によって決まる。
【００２２】
リーク電流の抑制の観点からは、トンネル絶縁膜の両端部にはシリコン粒がないことが好ましい。しかし、トンネル絶縁膜の両端部にシリコン粒が全くないと、トンネル絶縁膜の両端部においては、電子閉じ込め効果による電荷注入効率の向上を期待できなくなる。したがって、低電界におけるリーク電流の発生を抑制しながら、電荷注入効率を向上させるためには、本実施形態のように、シリコン酸化膜２１の両端部におけるシリコン粒２０の粒径を中央部に比べて相対的に小さくすることが必要となる。
【００２３】
トンネル絶縁膜２の両端部は、製造途中のＲＩＥプロセスにより、ダメージを受けて膜質が低下しているが、この膜質が低下している部分にあるシリコン粒２の粒径は小さいので、エネルギー障壁ΔＥは高い。そのため、ゲート側壁部が電荷注入ストレスを受けることによるリーク電流（ストレス誘起リーク電流）の発生は抑制され、これにより、ゲート側壁部におけるリーク電流によって浮遊ゲート電極３中の電子が抜け、電荷保持特性が劣化するという問題を解決できる。したがって、本実施形態によれば、電荷保持特性の劣化を招かずに電荷注入効率を高くできる
トンネル絶縁膜２上には、浮遊ゲート電極３が設けられている。浮遊ゲート電極３の上方には、制御ゲート電極５が設けられている。浮遊ゲート電極３と制御ゲート電極５との間には電極間絶縁膜４が設けられている。制御ゲート電極５上には、加工マスクとして使用されたシリコン窒化膜８が設けられている。シリコン窒化膜８以外の絶縁膜も加工マスクとして使用できる。
【００２４】
図８−図１３を用いて、第１の実施形態の半導体装置の製造方法を説明する。図８−図１３の各図（ａ）はビット線方向（チャネル長方向）の断面図、各図（ｂ）はワード線方向（チャネル幅方向）の断面図を示している。
【００２５】
［図８］
シリコン基板１の表面に、トンネル絶縁膜２として、複数のシリコン粒を含むシリコン酸化膜を形成する。この段階では、チャネル長方向およびチャネル幅方向のいずれにおいても、シリコン粒の粒径の大きさは一様である。このようなシリコン粒の一例としては、Ｓｉドットで構成された量子ドットがあげられる（特許文献１）。シリコン粒の他の例としては、Ｓｉクラスタがあげられる。複数のＳｉクラスタを含むシリコン酸化膜の形成方法としては、例えば、非化学量子論組成を有するＳｉＯx に対して、窒素雰囲気中での３００〜１１００℃、１時間程度の熱処理を施す方法がある。
【００２６】
浮遊ゲート電極となる多結晶シリコン膜３、素子分離加工のためのマスク材３０を順次ＣＶＤ（Chemical Vapor Deposition）法で堆積する。第１のレジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）プロセスにより、マスク材３０、多結晶シリコン膜３、トンネル絶縁膜２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、素子分離溝３１を形成する。この段階で、多結晶シリコン膜３からなる浮遊ゲート電極のチャネル幅方向の形状が決まる。
【００２７】
［図９］
全面に素子分離絶縁膜（例えば、シリコン酸化膜）６を堆積して、素子分離溝３１を埋め込み、その後、表面部分の素子分離絶縁膜６をＣＭＰ（Chemical Mechanical Polish）プロセスにより除去して、表面を平坦化する。このとき、マスク材３０は露出させる。
【００２８】
［図１０］
マスク材３０を選択的にエッチング除去し、さらに、素子分離絶縁膜６の露出表面をエッチング除去することにより、多結晶シリコン膜３の上部側面を露出させる。これらのエッチング除去は例えば薬液を用いて行う。
【００２９】
［図１１］
全面に電極間絶縁膜４をＣＶＤプロセスにより形成する。電極間絶縁膜４上に、制御ゲート電極（ワード線）となる、多結晶シリコン膜５をＣＶＤプロセスにより形成する。浮遊ゲート電極よび制御ゲート電極が多結晶シリコン膜で構成されている場合、電極間絶縁膜４はインターポリ絶縁膜と呼ばれる。
【００３０】
多結晶シリコン膜５上に、ＲＩＥ加工時にマスク材として使用されるシリコン窒化膜８をＣＶＤプロセスにより形成する。
【００３１】
さらに、上記第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥプロセスにより、シリコン窒化膜８、多結晶シリコン膜５、電極間絶縁膜４、多結晶シリコン膜３をエッチング加工する。このようにして制御ゲート電極（ワード線）５が形成され、かつ、トンネル絶縁膜２および浮遊ゲート電極３のチャネル長方向の形状・寸法が決定される。
【００３２】
［図１２］
酸素ラジカル４１を用いた酸化処理により、チャネル長方向におけるトンネル絶縁膜２の両端部のシリコン粒を酸化して粒径を選択的に小さくする。酸素ラジカル４１以外の酸化種も使用可能であるが、酸素ラジカル４１には以下の利点がある。
【００３３】
すなわち、酸素ラジカル４１は活失しやすい酸化種なので、酸素ラジカル４１の拡散はトンネル絶縁膜２の両端部に留まり、これにより、トンネル絶縁膜２の両端部のシリコン粒の粒径を容易に選択的に小さくすることができる。
【００３４】
トンネル絶縁膜２の両端部は、図１１の工程のＲＩＥプロセスにより、ダメージを受けて膜質が低下している。この膜質が低下している部分にあるシリコン粒はリーク電流の発生の原因となる。しかし、本実施形態では、膜質が低下している部分にあるシリコン粒を酸化して粒径を小さくしているので、リーク電流の発生は抑制される。
【００３５】
［図１３］
イオン注入と熱アニールにより、ソース／ドレイン領域７を形成する。その後、層間絶縁膜の形成工程、配線層の形成工程等の周知の工程を経てＮＡＮＤ型フラッシュメモリが完成する。
【００３６】
（第２の実施形態）
図１４は、第２の実施形態に係る半導体装置を示す断面図である。図１４は図２に対応するチャネル長方向の断面図である。なお、図１４において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００３７】
本実施形態が第１の実施形態と異なる点は、浮遊ゲート電極３の側面にシリコン窒化膜９が設けられていることにある。シリコン窒化膜９を設けた理由は、図１２のシリコン粒の粒径を小さくするための酸化工程で、浮遊ゲート電極３が酸化されることを防止することにある。浮遊ゲート電極３の酸化を防止することで、浮遊ゲート電極３の電極としての機能の低下を防止できる。また、本実施形態でも第１の実施形態と同様の効果が得られる。
【００３８】
シリコン窒化膜９を形成する方法の一例としては、図１１の工程後、窒素ラジカルで、浮遊ゲート電極３の側面を窒化する方法がある。その後、第１の実施形態と同様に、図１２の工程等を行うことで、実施形態の半導体装置は得られる。
【００３９】
なお、本発明は、上記実施形態に限定されるものではない。
【００４０】
例えば、第１および第２の実施形態では、チャネル長方向におけるトンネル絶縁膜２の両端部のシリコン粒の粒径を小さくしたが、逆に、チャネル幅方向におけるトンネル絶縁膜２の両端部のシリコン粒の粒径を小さくしても構わない。このような構造は、例えば、図８の工程の後に、シリコン粒の粒径を小さくするための酸化を行うことで得られる。さらに、チャネル長方向およびチャネル幅方向の両方において、トンネル絶縁膜２の両端部のシリコン粒の粒径を小さくしても構わない。ｄ
また、第２の実施形態では、チャネル長方向における浮遊ゲート電極３の側面にシリコン窒化膜９を設けたが、逆に、チャネル幅方向における浮遊ゲート電極３の側面にシリコン窒化膜９を設けても構わない。このような構造は、例えば、図８の工程の後に、窒素ラジカルで、浮遊ゲート電極３の側面を窒化することで得られる。さらに、チャネル長方向およびチャネル幅方向の両方において、浮遊ゲート電極３の側面にシリコン窒化膜９を設けても構わない。
【００４１】
また、第１および第２の実施形態では、トンネル絶縁膜として、シリコン粒（半導体粒）を含むシリコン酸化膜（絶縁膜）を用いたが、他の半導体粒と絶縁膜との組合せも使用可能である。例えば、シリコン粒とシリコン窒化膜との組合せ、シリコン粒と高誘電体絶縁膜（例えば、アルミナ膜、ハフニウムシリケート膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜）との組合せも使用可能である。
【００４２】
また、第１および第２の実施形態では、電気的に書き換え可能な不揮発性メモリセルは浮遊ゲート電極を電荷蓄積層とするものであるが、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリセルなどの他の不揮発性メモリセルにも本発明は適用できる。
【００４３】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態に係る半導体装置を示す平面図。
【図２】図１の線分Ａ−Ａ’に沿った断面を示す断面図。
【図３】図１の線分Ｂ−Ｂ’に沿った断面を示す断面図。
【図４】実施形態のトンネル絶縁膜の構造を示すチャネル長方向の断面図。
【図５】実施形態のトンネル絶縁膜の構造を示すチャネル幅方向の断面図。
【図６】シリコン粒を含むトンネル絶縁膜のエネルギーバンドを示す図。
【図７】シリコン粒を含むトンネル絶縁膜のシリコン粒の粒径とエネルギー障壁との関係を示す図。
【図８】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図９】図８に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１０】図９に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１１】図１０に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１２】図１１に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１３】図１２に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１４】第２の実施形態に係る半導体装置を示す断面図。
【符号の説明】
【００４６】
１…シリコン基板、２…トンネル絶縁膜、３…浮遊ゲート電極、４…電極間絶縁膜、５…制御ゲート電極、６…素子分離絶縁膜、７…ソース／ドレイン領域、９…シリコン窒化膜（酸化防止膜）、２０…シリコン粒、２１…シリコン酸化膜、３０…マスク材、３１…素子分離溝。
【図１】
0005044443.tif 000002
【図２】
0005044443.tif 000003
【図３】
0005044443.tif 000004
【図４】
0005044443.tif 000005
【図５】
0005044443.tif 000006
【図６】
0005044443.tif 000007
【図７】
0005044443.tif 000008
【図８】
0005044443.tif 000009
【図９】
0005044443.tif 000010
【図１０】
0005044443.tif 000011
【図１１】
0005044443.tif 000012
【図１２】
0005044443.tif 000013
【図１３】
0005044443.tif 000014
【図１４】
0005044443.tif 000015