(57)【特許請求の範囲】
【請求項１】
複数のワード線を含み、複数のブロックに分割されたメモリセルアレイと、
リフレッシュを要求しかつリフレッシュアドレスを順次発生するリフレッシュ手段と、
アクセスが要求されたときアクセスアドレスを選択し、前記リフレッシュが要求されたときリフレッシュアドレスを選択するアドレス選択手段であって、前記アクセスが要求されたとき前記アクセスアドレスを入力し、前記リフレッシュが要求されたとき前記リフレッシュアドレスを入力する入力手段と、ビジー信号が不活性化されたとき前記入力されたアドレスを取り込んでラッチするラッチ手段とを含む、アドレス選択手段と、
前記アドレス選択手段により選択されたアドレスに応答して前記ワード線を選択するワード線選択手段と、
前記アドレス選択手段により選択されたアドレスに応答して前記ブロックを選択するブロック選択手段と、
前記ブロック選択手段により選択されたブロックにおいて前記アクセス又は前記リフレッシュが行われている間、前記アドレス選択手段によるアドレスの選択を停止させる選択停止手段であって、前記アクセス又は前記リフレッシュが要求されたときビジー信号を活性化し、前記ブロック選択手段により選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号を不活性化するビジー信号発生手段を含む、選択停止手段とを備え、
前記ビジー信号発生手段は、
前記複数のブロックに共通に設けられたビジー信号線と、
前記アクセス又は前記リフレッシュが要求されたとき前記ビジー信号線を充電する充電手段と、
前記複数のブロックに対応して設けられ、各々が対応するブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号線を放電する複数の放電手段とを含むことを特徴とする半導体記憶装置。
【請求項２】
複数のワード線を含み、複数のブロックに分割されたメモリセルアレイと、前記複数のブロックに共通に設けられたビジー信号線を備えた半導体記憶装置のリフレッシュ方法であって、
リフレッシュを要求しかつリフレッシュアドレスを順次発生するステップと、
アクセスが要求されたときアクセスアドレスを選択し、前記リフレッシュが要求されたときリフレッシュアドレスを選択するアドレス選択ステップと、
前記選択されたアドレスに応答して前記ワード線を選択するワード線選択ステップと、
前記選択されたアドレスに応答して前記ブロックを選択するステップと、
前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが行われている間、前記アクセスアドレス及び前記リフレッシュアドレスの選択を停止する選択停止ステップとを備え、
前記選択停止ステップは、前記アクセス又は前記リフレッシュが要求されたときビジー信号を活性化し、前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号を不活性化するビジー信号発生ステップを含み、
前記アドレス選択ステップは、
前記アクセスが要求されたとき前記アクセスアドレスを入力するステップと、
前記リフレッシュが要求されたとき前記リフレッシュアドレスを入力するステップと、
前記ビジー信号が不活性化されたとき前記入力されたアドレスを取り込んでラッチするステップとを含み、
前記ビジー信号発生ステップは、
前記アクセス又は前記リフレッシュが要求されたとき前記ビジー信号線を充電するステップと、
前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号線を放電するステップとを含む、ことを特徴とする半導体記憶装置のリフレッシュ方法。
【請求項３】
複数のワード線を含み、複数のブロックに分割されたメモリセルアレイと、
リフレッシュを要求しかつリフレッシュアドレスを順次発生するリフレッシュ手段と、
アクセスが要求されたときアクセスアドレスを選択し、前記リフレッシュが要求されたときリフレッシュアドレスを選択するアドレス選択手段であって、前記アクセスが要求されたとき前記アクセスアドレスを入力し、前記リフレッシュが要求されたとき前記リフレッシュアドレスを入力する入力手段と、ビジー信号が不活性化されたとき前記入力されたアドレスを取り込んでラッチするラッチ手段とを含む、アドレス選択手段と、
前記アドレス選択手段により選択されたアクセスアドレスに応答して選択されたブロック内のワード線を選択し、前記アドレス選択手段により選択されたリフレッシュアドレスに応答して選択されたブロック内の全てのワード線を連続的に選択するワード線選択手段と、
前記アドレス選択手段により選択されたアドレスに応答して前記ブロックを選択するブロック選択手段と、
前記ブロック選択手段により選択されたブロックにおいて前記アクセス又は前記リフレッシュが行われている間、前記アドレス選択手段によるアドレスの選択を停止させる選択停止手段であって、前記アクセス又は前記リフレッシュが要求されたときビジー信号を活性化し、前記ブロック選択手段により選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号を不活性化するビジー信号発生手段を含む、選択停止手段とを備え、
前記ビジー信号発生手段は、
前記複数のブロックに共通に設けられたビジー信号線と、
前記アクセス又は前記リフレッシュが要求されたとき前記ビジー信号線を充電する充電手段と、
前記複数のブロックに対応して設けられ、各々が対応するブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号線を放電する複数の放電手段とを含むことを特徴とする半導体記憶装置。
【請求項４】
複数のワード線を含み、複数のブロックに分割されたメモリセルアレイと、前記複数のブロックに共通に設けられたビジー信号線を備えた半導体記憶装置のリフレッシュ方法であって、
リフレッシュを要求しかつリフレッシュアドレスを順次発生するステップと、
アクセスが要求されたときアクセスアドレスを選択し、前記リフレッシュが要求されたときリフレッシュアドレスを選択するアドレス選択ステップと、
前記選択されたアドレスに応答して前記ブロックを選択するステップと、
前記選択されたアクセスアドレスに応答して前記選択されたブロック内のワード線を選択するワード線選択ステップと、
前記選択されたリフレッシュアドレスに応答して前記選択されたブロック内の全てのワード線を連続的に選択するステップと、
前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが行われている間、前記アクセスアドレス及び前記リフレッシュアドレスの選択を停止する選択停止ステップとを備え、
前記選択停止ステップは、前記アクセス又は前記リフレッシュが要求されたときビジー信号を活性化し、前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号を不活性化するビジー信号発生ステップを含み、
前記アドレス選択ステップは、
前記アクセスが要求されたとき前記アクセスアドレスを入力するステップと、
前記リフレッシュが要求されたとき前記リフレッシュアドレスを入力するステップと、
前記ビジー信号が不活性化されたとき前記入力されたアドレスを取り込んでラッチするステップとを含み、
前記ビジー信号発生ステップは、
前記アクセス又は前記リフレッシュが要求されたとき前記ビジー信号線を充電するステップと、
前記選択されたブロックにおいて前記アクセス又は前記リフレッシュが終了したとき前記ビジー信号線を放電するステップとを含む、ことを特徴とする半導体記憶装置のリフレッシュ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのリフレッシュ方法に関し、さらに詳しくは、通常のアクセス動作中にリフレッシュ動作の挿入が可能なＤＲＡＭ(Dynamic Random Accesses Memory)及びそのリフレッシュ方法の改良に関する。
【背景技術】
【０００２】
最近、低消費電力用途ではＳＲＡＭ(Static Random Accesses Memory)からＤＲＡＭへの置き換えが盛んになってきている。単位面積当たりの記憶容量がＳＲＡＭよりもＤＲＡＭの方がはるかに大きいためである。しかし、ＤＲＡＭには、ＳＲＡＭに不要なリフレッシュが必要である。そこで、リフレッシュコントローラのような外部回路でリフレッシュを行うのではなく、ＤＲＡＭの内部回路で自動的にリフレッシュを行い、ＳＲＡＭと全く同じ方法でＤＲＡＭを使用できるようにすることが望まれている。【０００３】
下記の特許文献１には、通常の読出又は書込動作（以下「通常アクセス動作」又は単に「アクセス動作」という）とリフレッシュ動作とを１つのサイクル時間（以下「外部サイクル時間」という）内に挿入する方式を採用したＤＲＡＭが開示されている。この方式によれば、１つの外部サイクル時間内にアクセス用の時間及びリフレッシュ用の時間が確保されているため、通常のアクセスを待たせることなく、何時でもリフレッシュを行うことができる。アクセス用の時間及びリフレッシュ用の時間はほぼ同じであるから、以下これらを総称して「内部サイクル時間」という。【０００４】
このＤＲＡＭにとって外部サイクル時間は実際のサイクル時間であって、動作速度を決定するものである。したがって、このＤＲＡＭを高速化するためには外部サイクル時間を短縮しなければならない。しかしそのためには、内部サイクル時間を外部サイクル時間の半分以下にしなければならず、外部サイクル時間の短縮は容易ではない。そもそもこのＤＲＡＭは、何時でもリフレッシュを行うことができるように各外部サイクル時間内にリフレッシュ用の内部サイクル時間を確保したものであるから、実力の半分程度しか性能を発揮できておらず、高速化は困難である。【０００５】
【特許文献１】特開２００２−２９８５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の主たる目的は、通常のアクセス中にリフレッシュの挿入が可能でかつ高速化が可能な半導体記憶装置及びそのリフレッシュ方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、メモリセルアレイと、リフレッシュ手段と、アドレス選択手段と、ワード線選択手段と、選択停止手段とを備える。メモリセルアレイは、複数のワード線を含む。リフレッシュ手段は、リフレッシュを要求しかつリフレッシュアドレスを順次発生する。アドレス選択手段は、アクセスが要求されたときアクセスアドレスを選択し、リフレッシュが要求されたときリフレッシュアドレスを選択する。ワード線選択手段は、アドレス選択手段により選択されたアドレスに応答して前記ワード線を選択する。選択停止手段は、メモリセルアレイにおいてアクセス又はリフレッシュが行われている間、アドレス選択手段によるアドレスの選択を停止させる。【０００８】
本発明によるリフレッシュ方法は、リフレッシュを要求しかつリフレッシュアドレスを順次発生するステップと、アクセスが要求されたときアクセスアドレスを選択し、リフレッシュが要求されたときリフレッシュアドレスを選択するアドレス選択ステップと、選択されたアドレスに応答してワード線を選択するワード線選択ステップと、メモリセルアレイにおいてアクセス又はリフレッシュが行われている間、アクセスアドレス及びリフレッシュアドレスの選択を停止する選択停止ステップとを備える。【０００９】
本発明によれば、アクセスが要求されたときアクセスアドレスが選択され、リフレッシュが要求されたときリフレッシュアドレスが選択され、これにより選択されたアドレスに応答してワード線を選択される。そのため、通常のアクセス中にリフレッシュが挿入される。しかも、メモリセルアレイにおいてアクセス又はリフレッシュが行われている間、上記アドレスの選択は停止される。そのため、アクセスよりもリフレッシュの方が先に要求された場合はリフレッシュが優先して行われ、後から要求されたアクセスは先に行われたリフレッシュが終わるまで待たされる。逆に、リフレッシュよりもアクセスの方が先に要求された場合はアクセスが優先して行われ、後から要求されたリフレッシュは先に行われたアクセスが終わるまで待たされる。その結果、内部サイクル時間を外部サイクル時間よりも長くし、これにより外部サイクル時間を短縮して動作速度を速くすることができる。【００１０】
好ましくは、メモリセルアレイは複数のブロックに分割される。上記半導体記憶装置はさらに、アドレス選択手段により選択されたアドレスに応答してブロックを選択するブロック選択手段を備える。選択停止手段は、ブロック選択手段により選択されたブロックにおいてアクセス又はリフレッシュが行われている間、アドレス選択手段によるアドレスの選択を停止させる。一方、上記リフレッシュ方法はさらに、選択されたアドレスに応答してブロックを選択するステップを備える。選択停止ステップは、選択されたブロックにおいてアクセス又はリフレッシュが行われている間、アクセスアドレス及びリフレッシュアドレスの選択を停止する。【００１１】
さらに好ましくは、上記半導体記憶装置において、ワード線選択手段はリフレッシュアドレスに応答してブロックごとに全てのワード線を連続的に選択する。一方、上記リフレッシュ方法において、ワード線選択ステップはリフレッシュアドレスに応答してブロックごとに全てのワード線を連続的に選択する。【００１２】
この場合、いわゆるバーストリフレッシュがブロック単位で行われるため、リフレッシュが遅れてもその遅れは当該ブロックの動作中に解消され、他のブロックの動作中まで持ち越されることはない。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。【００１４】
図１を参照して、本発明の実施の形態によるＤＲＡＭ１０は、６４Ｍ（＝６４×１０<SUP>２０</SUP>）のメモリセルＭＣと、４Ｋ（＝４×２<SUP>１０</SUP>）のワード線ＷＬとを含むメモリセルアレイ１２を備える。メモリセルアレイ１２は１６個のアクセスアレイブロック（以下単に「ブロック」という）ＢＫに分割される。各ブロックＢＫは、２５６本のワード線ＷＬと、これらのワード線ＷＬと交差する１６Ｋ（＝１６×２<SUP>１０</SUP>）のビット線対ＢＬと、これらのビット線対ＢＬに接続された１６Ｋのセンスアンプ（図示せず）とを含む。各メモリセルＭＣは対応するワード線ＷＬ及びビット線対ＢＬに接続される。【００１５】
ＤＲＡＭ１０はさらに、行デコーダ１４と、行デコーダ１４を制御する行デコーダ制御回路１６とを備える。行デコーダ１４は、行アドレス信号に応答してワード線ＷＬを選択する。メモリセルアレイ１２と同様に、行デコーダ１４も１６個のデコーダブロックＤＢに分割される。【００１６】
図２に行デコーダ制御回路１６及び１つのデコーダブロックＤＢの詳細を示す。図２を参照して、ＤＲＡＭ１０はさらに、リフレッシュ回路１７と、アドレス選択器１８とを備える。リフレッシュ回路１７は、リフレッシュイネーブル信号／ＲＥを発生し、かつリフレッシュ行アドレス信号ＲＲＡを順次発生する。アドレス選択器１８は、外部から与えられたアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを選択し、行アドレス信号ＲＡとして行デコーダ制御回路１６に与える。行デコーダ制御回路１６は、与えられた行アドレス信号ＲＡをデコードして行アドレスデコード信号ＡＤＵ及びＡＤＬを発生し、行デコーダ１４に与える。【００１７】
図３にアドレス選択器１８及びリフレッシュ回路１７の詳細を示す。図３を参照して、リフレッシュ回路１７は、リフレッシュタイマ３０と、アドレスカウンタ３２と、リフレッシュイネーブル回路３４とを含む。リフレッシュタイマ３０は、所定の周期でリフレッシュタイマ信号／ＲＴを発生する。アドレスカウンタ３２は、リフレッシュタイマ信号／ＲＴに応答してリフレッシュ行アドレスをカウントアップし、リフレッシュ行アドレス信号ＲＲＡを発生する。リフレッシュイネーブル回路３４は、チップイネーブル信号／ＣＥ及びリフレッシュタイマ信号／ＲＴに応答してリフレッシュイネーブル信号／ＲＥを発生する。
図４を参照して、チップイネーブル信号／ＣＥは外部サイクル時間ＴｅｃごとにＬ（論理ロウ）レベルに活性化される。チップイネーブル信号／ＣＥを活性化することはアクセスコマンドを発行することに相当する。チップイネーブル信号／ＣＥが活性化されると、外部から与えられたアクセス行アドレス信号ＥＲＡがアドレス選択器１８に取り込まれ、これに応じてメモリセルＭＣからデータが読み出される。【００１８】
読出又はリフレッシュ動作にかかる内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃの半分にすれば、読出動作の最中であっても確実にリフレッシュ動作を挿入することができる。メモリセルＭＣのリテンション時間を６４ｍｓとすると、この間に全てのメモリセルＭＣをリフレッシュするためには、４Ｋのワード線ＷＬを１６μｓ（＝６４ｍｓ÷４Ｋ）ごとに順次選択しなければならない。このように全てのワード線ＷＬを満遍なく一定の周期で順次選択するリフレッシュを「分散リフレッシュ」という。【００１９】
分散リフレッシュの場合、リフレッシュタイマ信号／ＲＴは、チップイネーブル信号／ＣＥと関係なく、１６μｓの周期でＬレベルに活性化される。リフレッシュタイマ信号／ＲＴの活性化後、チップイネーブル信号／ＣＥが活性化されると、リフレッシュイネーブル信号／ＲＥがＬレベルに活性化される。リフレッシュイネーブル信号／ＲＥを活性化することはリフレッシュコマンドを発行することに相当する。リフレッシュイネーブル信号／ＲＥの活性化後、所定期間が経過すると、リフレッシュタイマ３０はリセットされ、リフレッシュタイマ信号／ＲＴはＨ（論理ハイ）レベルに戻る。リフレッシュイネーブル信号／ＲＥが活性化されると、アドレスカウンタ３２により発生されたリフレッシュ行アドレス信号ＲＲＡがアドレス選択器１８に取り込まれ、これに応じてメモリセルＭＣがリフレッシュされる。【００２０】
このように内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃの半分にすれば、リフレッシュコマンドがアクセスコマンド（ここでは読出コマンド）と競合することはないため、何時でもリフレッシュを行うことができる。本実施の形態はさらに、内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃの半分よりも長くした結果、リフレッシュコマンドがアクセスコマンドと競合したとしても、それらを仲裁することにより通常アクセス動作の間にリフレッシュ動作を挿入できるようにしたものである。【００２１】
再び図２を参照して、各デコーダブロックＤＢは、ブロックイネーブル回路２０と、行デコーダ回路２２と、ワード線ドライバ２４と、ブロック制御回路２６とを含む。上位ビットの行アドレスデコード信号ＡＤＵはブロックイネーブル回路２０に与えられ、下位ビットの行アドレスデコード信号ＡＤＬは行デコーダ回路２２に与えられる。各ブロックイネーブル回路２０は、行アドレスデコード信号ＡＤＵに応答してブロックイネーブル信号ＢＥを発生し、対応するデコーダブロックＤＢを選択する。各行デコーダ回路２２は、行アドレスデコード信号ＡＤＬに応答して対応する２５６本のワード線ＷＬの中から１本を選択する。ワード線ドライバ２４はその選択されたワード線ＷＬを駆動する。本例では、１２ビットの行アドレス信号ＲＡが与えられ、そのうち４ビットの信号がブロックＢＫの選択に使用され、残り８ビットの信号がワード線ＷＬの選択に使用される。【００２２】
ブロック制御回路２６は、ブロックイネーブル信号ＢＥに応答して活性化され、対応するブロックＢＫからタイミングモニタ信号ＴＭを受け取るとともに、アレイ制御信号ＡＣを対応するブロックＢＫに与える。タイミングモニタ信号ＴＭは対応するブロックＢＫ内で発生される。アレイ制御信号ＡＣは、センスアンプの活性化、リストア後のビット線プレチャージ等、対応するブロックＢＫを制御するための信号である。すなわち、各ブロック制御回路２６は対応するブロックＢＫを一連の動作が自己完結するように制御する。【００２３】
本実施の形態の特徴として、ＤＡＲＭ１２はさらに、ビジー信号ＢＵＳＹを発生するための１本のビジー信号線２８を備える。ビジー信号線２８は１６個のブロックＢＫに共通に設けられ、行デコーダ１４内をビット線対ＢＬと並行して走る。【００２４】
図５にビジー信号／ＢＵＳＹを発生するための回路を示す。図５を参照して、各ブロック制御回路２６は、アレイアクセスタイミング制御回路３６と、遅延回路３８と、ＮチャネルＭＯＳトランジスタ４０とを含む。アレイアクセスタイミング制御回路３６は、ビット線イコライズ信号ＢＬＥＱの他、様々なアレイ制御信号ＡＣを対応するブロックＢＫに与える。遅延回路３８は、ビット線イコライズ信号ＢＬＥＱを所定時間だけ遅延させる。トランジスタ４０は、遅延されたビット線イコライズ信号ＢＬＥＱに応答してオンになり、ビジー信号線２８の電圧を接地電圧ＧＮＤにプルダウンする。【００２５】
行デコーダ制御回路１６は、ＰチャネルＭＯＳトランジスタ４２と、インバータ４４とを含む。トランジスタ４２はアレイイネーブル信号／ＡＥに応答してオンになり、ビジー信号線２８の電圧を電源電圧ＶＤＤにプルアップする。アレイイネーブル信号／ＡＥは、チップイネーブル信号／ＣＥ又はリフレッシュイネーブル信号／ＲＥに応答して一時的に発生されるパルス信号である。【００２６】
いずれかのブロックＢＫで通常アクセス動作又はリフレッシュ動作が始まると、アレイイネーブル信号／ＡＥのパルスがトランジスタ４２のゲートに与えられる。これによりビジー信号線２８がプルアップされ、ビジー信号ＢＵＳＹはＨレベルにプレチャージされる。したがって、ビジー信号／ＢＵＳＹはインバータ４４によりＬレベルになり、いずれかのブロックＢＫが動作中であることを示し、これにより次の通常アクセス動作又はリフレッシュ動作の開始を禁止する。【００２７】
選択されたブロックＢＫが一連の動作を終えると、ビット線イコライズ信号ＢＬＥＱが出力されてから所定時間経過後にトランジスタ４０がオンになる。これによりビジー信号線２８がプルダウンされ、ビジー信号ＢＵＳＹがＬレベルに戻る。したがって、ビジー信号／ＢＵＳＹはインバータ４４によりＨレベルに戻り、ブロックＢＫが動作を完了したことを示し、これにより次の動作の開始を解禁する。【００２８】
以上のように、ビジー信号／ＢＵＳＹはいずれのブロックＢＫも選択されていない間はＨレベルに維持されるが、いずれかのブロックＢＫが選択されるとＬレベルにされ、その選択されたブロックＢＫにおける一連の動作が終了するまでＬレベルに維持される。ビジー信号／ＢＵＳＹは行デコーダ制御回路１６からアドレス選択器１８に与えられる。すなわち、トランジスタ４２はアクセスコマンド又はリフレッシュコマンドに応じてビジー信号線２８を充電し、トランジスタ４０は対応するブロックＢＫにおいてアクセス動作又はリフレッシュ動作が終了したときビジー信号線２８を放電する。ビジー信号線２８と、トランジスタ４２と、１６個のブロックＢＫに対応して設けられた１６個のトランジスタ４０とは、アクセスコマンド又はリフレッシュコマンドに応答してビジー信号／ＢＵＳＹを活性化し、ブロックイネーブル回路２０により選択されたブロックＢＫにおいて通常アクセス動作又はリフレッシュ動作が終了したときビジー信号／ＢＵＳＹを不活性化する手段である。【００２９】
ビジー信号ＢＵＳＹがＬレベルの場合、いずれのブロックＢＫも選択されていないので、行デコーダ制御回路１６は活性化され、行アドレスデコード信号ＡＤＵ及びＡＤＬを行デコーダ１４に与える。一旦いずれかのブロックＢＫが選択されると、ビジー信号ＢＵＳＹはＨレベルに活性化されるが、行アドレスデコード信号ＡＤＵ及びＡＤＬはそのまま維持され、行アドレス信号ＲＡが変化しても、前回のブロックＢＫの動作が終了してビジー信号ＢＵＳＹがＬレベルに戻るまで変化しない。【００３０】
図６にアドレス選択器１８の構成を示す。図６を参照して、アドレス選択器１８は、ＮＡＮＤ回路４６〜４９と、インバータ５０，５１と、ＮＯＲ回路５２と、Ｄ型ラッチ回路５４とを含む。ＮＡＮＤ回路４６〜４８及びＤ型ラッチ回路５４はそれぞれＮ個ずつ設けられる。本例では行アドレス信号ＥＲＡ，ＲＲＡ，ＲＡが１２ビットであるからＮ＝１２である。１２個のＮＡＮＤ回路４６は、チップイネーブル信号／ＣＥがＬレベルのとき１２ビットのアクセス行アドレス信号ＥＲＡを入力する。１２個のＮＡＮＤ回路４７は、リフレッシュイネーブル信号／ＲＥがＬレベルのとき１２ビットのリフレッシュ行アドレス信号ＲＲＡを入力する。１２個のＮＡＮＤ回路４８は、その入力された１２ビットのアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを出力する。【００３１】
ビジー信号／ＢＵＳＹがＨレベルのとき、ＮＡＮＤ回路４９はインバータとして機能する。したがって、チップイネーブル信号／ＣＥ又はリフレッシュイネーブル信号／ＲＥがＬレベルになると、ＮＡＮＤ回路４９から１２個のラッチ回路５４に与えられるラッチ信号ＬＴがＨレベルになる。１２個のラッチ回路５４は、ラッチ信号ＬＴがＨレベルになると１２個のＮＡＮＤ回路４８から出力された１２ビットのアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを取り込んでラッチし、１２ビットの行アドレス信号ＲＡとして出力する。要するに、ビジー信号／ＢＵＳＹがＨレベルの場合、アドレス選択器１８は、チップイネーブル信号／ＣＥがＬレベルのときアクセス行アドレス信号ＥＲＡを選択し、リフレッシュイネーブル信号／ＲＥがＬレベルのときリフレッシュ行アドレス信号ＲＲＡを選択する。【００３２】
一方、ビジー信号／ＢＵＳＹがＬレベルのとき、ラッチ信号ＬＴはＨレベルに固定される。したがって、この間にチップイネーブル信号／ＣＥ又はリフレッシュイネーブル信号／ＲＥがＬレベルになり、次の新しいアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡが入力されたとしても、ラッチ回路５４は前の古いアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡをラッチし続け、その次の新しいアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを取り込まない。要するに、ビジー信号／ＢＵＳＹがＬレベルの場合、アドレス選択器１８は、チップイネーブル信号／ＣＥ又はリフレッシュイネーブル信号／ＲＥがＬレベルになっても、次に与えられるアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを選択することなく無視し、１つの前に選択したアクセス行アドレス信号ＥＲＡ又はリフレッシュ行アドレス信号ＲＲＡを出力し続ける。【００３３】
図７を参照して、チップイネーブル信号ＣＥが活性化されると、選択されたブロックＢＫでアクセス動作が始まり、ビジー信号／ＢＵＳＹがＬレベルに活性化される。アクセス動作が終わると、ビジー信号／ＢＵＳＹはＨレベルに戻る。一方、リフレッシュイネーブル信号ＲＥが活性化されると、選択されたブロックＢＫでリフレッシュ動作が始まり、ビジー信号／ＢＵＳＹがＬレベルに活性化される。リフレッシュ動作が終わると、ビジー信号／ＢＵＳＹはＨレベルに戻る。【００３４】
以上のように、ＤＲＡＭ１０は、ビジー信号／ＢＵＳＹがＨレベルに戻ったとき、アクセスコマンド及びリフレッシュコマンドのうち先に来たコマンドに応じて、開始されるべき次の動作を決定する。これにより外部から与えられるアクセス行アドレス信号ＥＲＡと内部的に発生されるリフレッシュ行アドレス信号ＲＲＡとは区別されることなく、前回のブロックＢＫの動作が終了するまで新しい行アドレス信号ＲＡに応じた動作は待たされる。すなわち、ＤＲＡＭ１０は先に来たコマンドを優先し、後からの動作は直前の動作が終了するまで待たせる。【００３５】
したがって、内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃの半分よりも長くして分散リフレッシュを行うと、リフレッシュコマンドがアクセスコマンドと競合し、必然的にリフレッシュは待たされる傾向にある。そのため、本実施の形態は好ましくは、ブロックベースバーストリフレッシュを行う。これは、ブロックＢＫごとに２５６本全てのワード線ＷＬを最短時間で一気に連続してバーストリフレッシュするものである。【００３６】
各メモリセルＭＣを６４ｍｓごとにリフレッシュするためには、１６個のブロックＢＫの各々にバーストリフレッシュ開始信号を４ｍｓ（＝６４ｍｓ÷１６）ごとに与え、これに応じて各ブロックＢＫ内の２５６本のワード線ＷＬを連続してバーストリフレッシュする。したがって、各ブロックＢＫでは４ｍｓの期間内に２５６回のリフレッシュを行う。実際に１回のリフレッシュにかかる時間を５０ｎｓとしても、バーストリフレッシュにかかる時間は１２．８μｓ（＝２５６×５０ｎｓ）と４ｍｓに比べて非常に短い。そのため、バーストリフレッシュは４ｍｓの期間のうちの最初の短時間で終わってしまう。バーストリフレッシュの最中に通常のアクセスコマンドが来るとリフレッシュが待たされるが、ブロックベースバーストリフレッシュによれば、リフレッシュの遅れは当該ブロックＢＫの動作中に解消され、他のブロックＢＫまで持ち越されない。以下、これを詳述する。【００３７】
図８にアクセスコマンドＡ１，Ａ２が最小外部サイクル時間Ｔｅｃごとに連続して来る場合におけるバーストリフレッシュ動作を示す。（Ａ）は先行技術と同様に内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分の場合であり、（Ｂ）は内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分よりも長い場合である。ここでは、アクセスコマンドＡ１の直前にリフレッシュコマンドＲ１が入り、リフレッシュ動作Ｒ１（対応するコマンドと同じ符号を用いる）が始まってしまったため、通常アクセス動作Ａ１にとってサイクル時間及びアクセス時間ともに最悪になる場合を想定する。【００３８】
図８（Ａ）を参照して、アクセスコマンドＡ１の直前にリフレッシュコマンドＲ１が来ると、先にリフレッシュ動作Ｒ１が始まる。リフレッシュ動作Ｒ１は内部サイクル時間Ｔｉｃの経過後に終わる。ここではバーストリフレッシュであるから前回の通常アクセス動作又はリフレッシュ動作が終わるたびにリフレッシュコマンドが発行される。したがって、リフレッシュ動作Ｒ１が終わると再びリフレッシュコマンドＲ２が来るが、このときそれ以前の時刻Ｔ０でアクセスコマンドＡ１が来ているので、このアクセスコマンドＡ１に応じて通常アクセス動作Ａ１が始まる。通常アクセス動作Ａ１も内部サイクル時間Ｔｉｃの経過後に終了する。この動作が繰り返され、その結果、バーストリフレッシュにおける個々のリフレッシュ動作Ｒ１，Ｒ２と各通常アクセス動作Ａ１，Ａ２とは交互に行われる。この動作を具体的に説明すると、次の通りである。【００３９】
アドレス選択器１８は、Ｌレベルのリフレッシュイネーブル信号／ＲＥに応答してリフレッシュ行アドレス信号ＲＲＡをラッチし、これを行デコーダ制御回路１６に与える。行デコーダ制御回路１６はビジー信号／ＢＵＳＹをＬレベルに活性化するとともに、リフレッシュ行アドレス信号ＲＲＡに応答して行アドレスデコード信号ＡＤＵ及びＡＤＬを行デコーダ１４に与える。行アドレスデコード信号ＡＤＵに応答して１個のブロックＢＫが選択され、そのブロックＢＫ内で行アドレスデコード信号ＡＤＬに応答して１本のワード線ＷＬが活性化され、そのワード線ＷＬに接続された全てのメモリセルＭＣがリフレッシュされる。【００４０】
このリフレッシュ動作Ｒ１の最中にチップイネーブル信号／ＣＥがＬレベルに活性化され、アクセス行アドレス信号ＥＲＡがアドレス選択器１８に与えられるが、ビジー信号／ＢＵＳＹが活性化されているため、アドレス選択器１８はそのアクセス行アドレス信号ＥＲＡをラッチせず、１つ前にラッチしたリフレッシュ行アドレス信号ＲＲＡをラッチし続ける。【００４１】
上記選択されたブロックＢＫ内でリフレッシュ動作Ｒ１が終了すると、ビジー信号／ＢＵＳＹはＨレベルに不活性化される。そのため、アドレス選択器１８は上記既に与えられているアクセス行アドレス信号ＥＲＡをラッチし、これを行デコーダ制御回路１６に与える。その結果、選択されたブロックＢＫ内で通常アクセス動作Ａ１が行われる。【００４２】
（Ａ）の場合、内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分であるため、各通常アクセス動作は外部サイクル時間Ｔｅｃ内で完了する。図中の矢印はアクセスコマンドの入力から通常アクセス動作の終わりを示すが、この矢印で示されるアクセス時間もＳＲＡＭと同様に外部サイクル時間Ｔｅｃ以内である。【００４３】
一方、（Ｂ）の場合、内部サイクル時間Ｔｉｃは（Ａ）の場合と同じであるが、外部サイクル時間Ｔｅｃが（Ａ）の場合よりも短い。図８（Ｂ）を参照して、アクセスコマンドＡ１が来る直前にリフレッシュコマンドＲ１が来ると、先にリフレッシュ動作Ｒ１が始まる。バーストリフレッシュであるからリフレッシュ動作Ｒ１が終わると直ちに次のリフレッシュコマンドＲ２が来るが、このときそれ以前の時刻Ｔ０でアクセスコマンドＡ１が来ているので、このアクセスコマンドＡ１に応じて通常アクセス動作Ａ１が始まる。通常アクセス動作Ａ１が終わると再びリフレッシュコマンドＲ３が来るが、このときもそれ以前の時刻Ｔ１でアクセスコマンドＡ２が来ているので、このアクセスコマンドＡ２に応じて通常アクセス動作Ａ２が始まる。通常アクセス動作Ａ２が終わると再びリフレッシュコマンドＲ４が来るが、このときそれ以前にアクセスコマンドは来ていないので、このリフレッシュコマンドＲ４に応じてリフレッシュ動作Ｒ４が始まる。【００４４】
（Ｂ）の場合、リフレッシュコマンドはスキップされることがあるが、メモリセルＭＣはリフレッシュされながら外部サイクル時間Ｔｅｃごとにアクセスされる。【００４５】
そこでまず、内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃの半分よりも長くする場合に、どこまで長くできるかについて図９を参照して説明する。【００４６】
内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分よりも長くなるほど、リフレッシュ動作が入る頻度が少なくなる。したがって、何回かの通常アクセス動作後に必ず１回はリフレッシュ動作が入る条件が必要となる。最初のリフレッシュ動作による内部サイクル時間（１×Ｔｉｃ）後にＮ回の通常アクセス動作が入るが、このＮ回の通常アクセス動作にかかる時間（Ｎ×Ｔｉｃ）がＮ回の外部サイクル時間（Ｎ×Ｔｅｃ）以内であれば、Ｎ＋１回目の通常アクセスコマンド以前にリフレッシュコマンドが来てリフレッシュ動作が入る。したがって、リフレッシュ動作が入る条件は次の式（１）で与えられる。
Ｔｉｃ＋Ｎ×Ｔｉｃ&lt;Ｎ×Ｔｅｃ  …（１）【００４７】
式（１）を変形すると、次の式（２）が得られる。
Ｔｉｃ&lt;Ｎ／（Ｎ＋１）×Ｔｅｃ  …（２）【００４８】
式（２）は、内部サイクル時間Ｔｉｃが外部サイクル時間ＴｅｃのＮ／（Ｎ＋１）倍以内であれば、Ｎ＋１回目にはリフレッシュ動作が入ることを示している。たとえば図９（Ａ）に示すようにＮ＝１の場合は、内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分よりも短ければ１回おきにリフレッシュ動作が入る。【００４９】
式（２）から明らかなように、Ｎが大きくなれば、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃに近くなる。すなわち、リフレッシュ動作が入る頻度がかなり少なくなっても問題さえなければ、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃにかなり近くてもよい。【００５０】
図９（Ａ）〜（Ｅ）に示すようにＮが有限回の場合、リフレッシュコマンドはＮ回スキップされる。一方、図９（Ｆ）に示すようにＮが無限回になると、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃと同じなるが、リフレッシュコマンドは無限回スキップされ、リフレッシュ動作は全く入らなくなる。最初にアクセスコマンドが来る直前にリフレッシュコマンドが来てリフレッシュ動作が入ったとしても、それ以降は必ず以前のアクセス動作が終わる１サイクル前にアクセスコマンドが来ているため、全くリフレッシュ動作が入らない。Ｎが無限大でなく、内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃよりも僅かでも短ければ、必ずリフレッシュ動作は入る。【００５１】
そこで次に、リフレッシュ動作が必ず入るためのＮの上限値を求める。ブロックＢＫ当たりのワード線の本数をＮｗｌｂとすれば、これにＮ×Ｔｅｃを掛けた値が、リテンション時間Ｔｒをブロック数Ｎｂで割った値よりも短ければよい。したがって、次の式（３）が得られる。
Ｎ×Ｔｅｃ×Ｎｗｌｂ&lt;Ｔｒ／Ｎｂ  …（３）【００５２】
Ｎｗｌｂ×Ｎｂはワード線の総数Ｎｔｗｌであるから、これを用いて式（３）を変形すると、次の式（４）が得られる。
Ｎ&lt;Ｔｒ／（Ｔｅｃ×Ｎｔｗｌ）  …（４）【００５３】
リテンション時間Ｔｒを典型的な６４ｍｓとし、ワード線の総数Ｎｔｗｌを本実施の形態の通り４Ｋとし、さらに外部サイクル時間を５０ｎｓとすると、Ｎの上限値は約３１２とかなり大きい数になる。【００５４】
Ｎ＝３１２を式（２）に代入すると、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃの０．９９７倍（＝３１２／３１３）、つまり９９．７％の４９．８５μｓでも、３１２回ごとに必ず１回はリフレッシュ動作が入り、全ワード線のリフレッシュをミスすることなく、外部サイクル時間Ｔｅｃごとに連続して通常アクセス動作が入る。【００５５】
しかし、Ｎはそんな大きい値でなくても、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃにかなり近くなる。たとえば図９（Ｄ）に示すようにＮ＝４の場合、つまり通常アクセス動作４回に１回の割合でリフレッシュ動作が入れば、内部サイクル時間Ｔｉｃは外部サイクル時間Ｔｅｃの４／５（＝８０％）まで長くすることができる。リフレッシュ動作が入る頻度の観点から言えば、外部サイクル時間を５０ｎｓとしても、２５６回のバーストリフレッシュにかかる時間は６４μｓ（＝５×５０ｎｓ×２５６）である。この場合、２５６回目のワード線のリフレッシュが最も遅れるが、その遅れは５１．２μｓ（＝６４μｓ−（５０ｎｓ×２５６））でしかない。これは６４ｍｓのリテンション時間の０．０８％でしかなく、全く無視することができる。【００５６】
また、ブロックベースバーストリフレッシュであるから、リフレッシュの遅れは当該ブロックＢＫの動作中に解消され、他のブロックＢＫまで持ち越され、累積されることはない。そのため、５１．２μｓが全ワード線の中で最大の遅れである。したがって、本実施の形態によれば、リフレッシュ遅れによる不具合はほとんどなく、内部サイクル時間Ｔｉｃを外部サイクル時間Ｔｅｃ近くまで長くすることができる。逆に言えば、内部サイクル時間Ｔｉｃで動作可能なＤＲＡＭ１０の真の実力近くまで高速化することができる。よって、リフレッシュを内部で行う、ＳＲＡＭコンパチブルなＤＲＡＭを提供することができ、従来の半分に近い外部サイクル時間Ｔｅｃを実現することができる。【００５７】
このように内部サイクル時間Ｔｉｃが外部サイクル時間Ｔｅｃの半分より長くても、「サイクル時間」の観点からは、Ｎが有限でさえあれば、通常アクセス動作とリフレッシュ動作とを外部サイクル時間Ｔｅｃ内で行うことができ、問題はないが、通常アクセス動作にかかる「アクセス時間」の観点からは問題が残る。すなわち、ＳＲＡＭでは一般にサイクル時間とアクセス時間とが同じであるから、このＤＲＡＭ１０でも読出データは外部サイクル時間Ｔｅｃ内に有効になるのが望ましい。しかし、図８（Ｂ）に示したように、最初の読出データ（アクセス時間を示す矢印の先端）は外部サイクル時間Ｔｅｃ内に有効になっておらず、アクセス時間ＴａｃはＳＲＡＭの一般仕様を満たさない。同図から明らかなように、アクセス時間Ｔａｃが仕様を満たすためには、リフレッシュ動作のための内部サイクル時間Ｔｉｃとアクセス時間Ｔａｃとの和が外部サイクル時間Ｔｅｃ以内でなければならない。上記実施の形態ではリフレッシュ動作のための内部サイクル時間Ｔｉｃと通常アクセス動作のための内部サイクル時間Ｔｉｃとは同じであるが、通常アクセス動作ではＤＲＡＭによっては最初のデータのアクセス時間は不変であるが、ページ、バースト読出など、何らかの理由でプレチャージがすぐに開始できないため、サイクル時間が長くなる場合もある。このような場合であれば、通常アクセス動作のための内部サイクル時間Ｔｉｃが長くても、外部サイクル時間Ｔｅｃ及びアクセス時間を延長する必要はない。【００５８】
また、図８（Ｂ）に示したように、アクセス時間Ｔａｃはリフレッシュ動作の直後と通常アクセス動作が続いた後とで異なるため、ユーザとしてはこのままでは使用し難い。そこで、図１０に示すように、リフレッシュ動作のための内部サイクル時間Ｔｉｃと通常アクセス動作のための内部サイクル時間Ｔｉｃとの和が外部からの見かけ上のアクセス時間となるように意図的にアクセスレイテンシＴｌｔを仕様上に設け、連続した通常アクセス動作時でもデータが有効になる時期を遅らせればよい。当然アクセス時間Ｔａｃは長くなるが、サイクル時間は短くすることができる。この動作は、Digest of Technical Papers, ISSC91, p.50, Feb. 1991 (Pipeline Burst SRAM)に開示されたパイプラインバーストＳＲＡＭと同じような動作となる。【００５９】
図１０はＮ＝５の場合の動作で、（Ａ）は通常アクセスコマンドだけが来る場合の動作を示し、アクセス時間Ｔａｃは仕様上で意図的に長く記述され、外部サイクル時間Ｔｅｃよりも長い。（Ｂ）は外部サイクル時間Ｔｅｃごとに通常アクセスコマンドが来る場合にバーストリフレッシュが始まったときの動作を示す。（Ｃ）はリフレッシュコマンドだけが来る場合の動作を示す。（Ａ）及び（Ｂ）の場合ともに、図９（Ｅ）に示した同じＮ＝５の場合と異なり、常にアクセスコマンドの入力から同じアクセス時間Ｔａｃとなる。アクセス時間Ｔａｃが外部サイクル時間Ｔｅｃよりも長くても、データは外部サイクル時間Ｔｅｃと同じ周期で連続して有効になる。このように連続してデータをアクセスすると、バンド幅を広くすることができる。【００６０】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【産業上の利用可能性】
【００６１】
本発明による半導体記憶装置は、特に低消費電力用途でＳＲＡＭの代わりに用いられるＤＲＡＭに利用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態によるＤＲＡＭの全体構成を示す機能ブロック図である。
【図２】図１に示したデコーダブロック及び行デコーダ制御回路の構成を示す機能ブロック図である。
【図３】図２中のアドレス選択器及びリフレッシュ回路の構成を示す機能ブロック図である。
【図４】図１〜図３に示したＤＲＡＭによる読出及びリフレッシュ動作を示すタイミング図である。
【図５】図２中のブロック制御回路の構成を示す機能ブロック図である。
【図６】図２及び図３中のアドレス選択器の構成を示す機能ブロック図である。
【図７】図６に示したアドレス選択器の動作を示すタイミング図である。
【図８】図１〜図３に示したＤＲＡＭによるバーストリフレッシュ動作を示すタイミング図である。
【図９】図８と同様にバーストリフレッシュ動作を示し、特にリフレッシュ動作後に入る通常アクセス動作の回数をＮとした場合、Ｎの様々な値における動作を示すタイミング図である。
【図１０】図９（Ｅ）に示したＮ＝５の場合の動作を示すタイミング図であり、（Ａ）はアクセス動作のみ、（Ｂ）はリフレッシュ及びアクセスの混合動作、（Ｃ）はリフレッシュ動作のみを示す。
【符号の説明】
【００６３】
１２    メモリセルアレイ
１４    行デコーダ
１６    行デコーダ制御回路
１７    リフレッシュ回路
１８    アドレス選択器
２０    ブロックイネーブル回路
２２    行デコーダ回路
２４    ワード線ドライバ
２６    ブロック制御回路
２８    ビジー信号線
３０    リフレッシュタイマ
３２    アドレスカウンタ
３４    リフレッシュイネーブル回路
４０，４２    トランジスタ
４６〜４９    ＮＡＮＡＤ回路
５４    ラッチ回路
／ＡＥ    アレイイネーブル信号
ＢＵＳＹ，／ＢＵＳＹ    ビジー信号
ＣＥ，／ＣＥ    チップイネーブル信号
ＲＥ，／ＲＥ    リフレッシュイネーブル信号
／ＲＴ    リフレッシュタイマ信号
Ａ１，Ａ２    アクセスコマンド（通常アクセス動作）
ＢＥ    ブロックイネーブル信号
ＢＫ    アクセスアレイブロック
ＢＬ    ビット線対
ＢＬＥＱ    ビット線イコライズ信号
ＤＢ    デコーダブロック
ＥＲＡ    アクセス行アドレス信号
ＬＴ    ラッチ信号
ＭＣ    メモリセル
Ｒ１，Ｒ２，Ｒ３，Ｒ４    リフレッシュコマンド（リフレッシュ動作）
ＲＲＡ    リフレッシュ行アドレス信号
Ｔａｃ    アクセス時間
Ｔｅｃ    外部サイクル時間
Ｔｉｃ    内部サイクル時間
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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