(57)【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域に形成されたｎ型ＭＩＳトランジスタと、前記半導体基板における第２の活性領域に形成されたｐ型ＭＩＳトランジスタとを備え、
前記ｎ型ＭＩＳトランジスタは、
前記第１の活性領域の上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールとを有し、
前記ｐ型ＭＩＳトランジスタは、
前記第２の活性領域の上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２の活性領域に形成され、前記ｐ型ＭＩＳトランジスタのチャネル領域に歪みを与える歪み生成層とを有し、
前記第２のサイドウォールは、ゲート長方向の厚さが、前記第１のサイドウォールよりも薄く、
前記第１のサイドウォールを構成する層の数と、前記第２のサイドウォールを構成する層の数とは等しいことを特徴とする半導体装置。
【請求項２】
前記第２の活性領域は、前記第２のゲート電極の両側方に形成された凹部を有し、
前記歪み生成層は、前記凹部を埋めるように形成されたシリコンゲルマニウム層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のサイドウォール及び前記第２のサイドウォールは、それぞれ断面Ｌ字状の第１の絶縁膜と、前記第１の絶縁膜を覆うように形成された第２の絶縁膜とを有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第1の絶縁膜は、酸化シリコンからなり、
前記第２の絶縁膜は、窒化シリコンからなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ型ＭＩＳトランジスタは、
前記第１の活性領域における前記第１のゲート電極の両側方の領域に形成されたｎ型エクステンション拡散層と、
前記第１の活性領域における前記第１のサイドウォールの外側方に形成されたｎ型ソースドレイン領域とを有し、
前記ｐ型ＭＩＳトランジスタは、
前記第２の活性領域における前記第２のゲート電極の両側方の領域に形成されたｐ型エクステンション拡散層を有し、
前記歪み生成層は、チャネル領域から見て前記ｐ型エクステンション拡散層の外側に、前記ｐ型エクステンション拡散層の接合よりも深く形成されていることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び前記第２のゲート電極は、それぞれポリシリコンからなることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記第１の活性領域及び前記第２の活性領域は、前記半導体基板に形成された素子分離領域によってそれぞれ囲まれていることを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記第１の活性領域上に、シリコン窒化膜からなるライナ絶縁膜が形成されていることを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
【請求項９】
前記ライナ絶縁膜は、前記ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に対して引っ張り応力を生じさせることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の活性領域上に、前記ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に対して引っ張り応力を生じさせるライナ絶縁膜が形成されていることを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板における第１の活性領域に形成されたｎ型ＭＩＳトランジスタと、前記半導体基板における第２の活性領域に形成されたｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域の上に第１のゲート電極を形成するとともに、前記第２の活性領域の上に第２のゲート電極を形成する工程（ａ）と、
前記半導体基板の上に、前記第１のゲート電極及び第２のゲート電極を覆うサイドウォール形成膜を形成する工程（ｂ）と、
前記サイドウォール形成膜における前記第２の活性領域の上に形成された部分の膜厚を前記第１の活性領域の上に形成された部分よりも薄くする工程（ｃ）と、
前記工程（ｃ）よりも後に、前記サイドウォール形成膜をエッチングして、前記第２の活性領域の一部が露出し且つ前記１の活性領域が前記サイドウォール形成膜に覆われた状態とする工程（ｄ）と、
前記工程（ｄ）の後に、前記サイドウォール形成膜をマスクにして、前記第２の活性領域の露出部分をエッチングしてリセス部を形成し、形成したリセス部に歪み生成層を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記サイドウォール形成膜を前記第１の活性領域の一部が露出するまでエッチングすることにより、前記第１のゲート電極の側面上を覆う第１のサイドウォールと、前記第２のゲート電極の側面上を覆う第２のサイドウォールとを形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）において、シリコンゲルマニウムを前記リセス部に結晶成長して前記歪み生成層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記サイドウォール形成膜は、第１の絶縁膜と第２の絶縁膜とを含み、
前記工程（ｆ）において、断面Ｌ字状の前記第１の絶縁膜及び該第１の絶縁膜を覆う前記第２の絶縁膜を有する前記第１のサイドウォール及び第２のサイドウォールをそれぞれ形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）は、
前記半導体基板の上にゲート絶縁膜形成膜と導電膜とハードマスク形成膜とを順次形成して積層膜を形成する工程（ａ１）と、
前記積層膜をパターニングして、前記第１の活性領域上に第１のゲート絶縁膜、前記第１のゲート電極及び第１のハードマスク膜を形成するとともに、前記第２の活性領域上に第２のゲート絶縁膜、前記第２のゲート電極及び第２のハードマスク膜を形成する工程（ａ２）とを含むことを特徴とする請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にｎ型ＭＩＳ(Metal Insulator Semiconductor)トランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ構造を有する半導体装置の駆動能力を向上する手段として、ゲート長の微細化と共に、チャネル領域に歪技術を導入してチャネル移動度を向上させる方法が注目されている。歪技術として、例えば、ｎ型ＭＩＳトランジスタにおいては、ライナ膜に引っ張り応力を持たせる方法及びＳＭＴ（Stress Memorization Technique）等が検討されている。ＳＭＴとは、トランジスタの表面にチャネル領域に対して応力を生じる絶縁膜を堆積した状態において、活性化熱処理を行い、その際の残留応力を利用する方法である。一方、ｐ型ＭＩＳトランジスタにおいては、ライナ膜に圧縮応力を持たせる方法及び活性領域に選択的にシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させることにより圧縮応力を持たせる方法が検討されている（例えば、非特許文献１を参照。）。
【０００３】
ｐ型ＭＩＳトランジスタのみに圧縮応力を与えるために、ＳｉＧｅからなる歪み生成層を形成する場合には、以下のようなプロセスが用いられている。
【０００４】
まず、図１１（ａ）に示すように、半導体基板１００の素子分離領域１１２に囲まれた第１の活性領域１０１Ａにｎ型ＭＩＳトランジスタの第１のゲート絶縁膜１１３Ａ、第１のゲート電極１１４Ａ及び第１のハードマスク１３３Ａと、第１の活性領域１０１Ａにｎ型エクステンション拡散層１１７Ａとを形成する。また、素子分離領域１１２に囲まれた第２の活性領域１０１Ｂにｐ型ＭＩＳトランジスタの第２のゲート絶縁膜１１３Ｂ、第２のゲート電極１１４Ｂ及び第２のハードマスク１３３Ｂと、ｐ型エクステンション拡散層１１７Ｂとを形成する。続いて、第１のゲート電極１１４Ａの側面上に絶縁膜１１８Ａ及び絶縁膜１１９Ａからなる第１のサイドウォール１１５Ａを形成するとともに、第２のゲート電極１１４Ｂの側面上に絶縁膜１１８Ｂ及び絶縁膜１１９Ｂからなる及び第２のサイドウォール１１５Ｂを形成する。
【０００５】
次に、半導体基板１００の全面に絶縁膜１３５を堆積した後、絶縁膜１３５のうち第２の領域１００Ｂの上に形成された部分を選択的に除去する。続いて、絶縁膜１３５をマスクとして、図１１（ｂ）に示すように第２の活性領域１０１Ｂの露出分にリセス部１００ａを形成する。
【０００６】
次に、図１１（ｃ）に示すように歪み生成層であるＳｉＧｅ層１２１をリセス部１００ａにエピタキシャル成長する。続いて、絶縁膜１３５を除去した後、ｎ型ソースドレイン拡散層を形成し、さらに必要に応じてシリサイド層、ライナ膜、層間絶縁膜、コンタクト及び配線等を形成する。
【０００７】
このようなプロセスにより、ｐ型ＭＩＳトランジスタのみに、圧縮応力が加わる半導体装置を実現することができる。
【非特許文献１】W. H. Lee et al., "ＩＥＤＭ  ２００５"，ｐ.61-64
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置の製造プロセスには以下のような問題がある。ＳｉＧｅ層をｐ型ＭＩＳトランジスタの形成領域にのみ形成するためには、ｎ型ＭＩＳトランジスタの形成領域を覆う絶縁膜からなるマスクを形成しなければならない。
【０００９】
絶縁膜からなるマスクの形成及び除去の際には、絶縁膜が残存しないように過剰なオーバーエッチが必要となる。このため、サイドウォール膜の膜減り及び基板の削れが誘発される。このような意図しない膜減り及び基板の削れは制御が困難であり、膜減り及び基板の削れにより半導体装置の特性にばらつきが生じるという問題が生じる。また、逆に意図しない絶縁膜残りが生じた場合にも、特性がばらつくおそれがある。さらに、マスクの形成及び除去行うために工数が増加するという問題もある。
【００１０】
本発明は、前記従来の問題を解決し、工数の増加及び特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
具体的に本発明に係る半導体装置は、半導体基板における第１の活性領域に形成されたｎ型ＭＩＳトランジスタと、半導体基板における第２の活性領域に形成されたｐ型ＭＩＳトランジスタとを備え、ｎ型ＭＩＳトランジスタは、第１の活性領域の上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールとを有し、ｐ型ＭＩＳトランジスタは、第２の活性領域の上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２の活性領域に形成され、ｐ型ＭＩＳトランジスタのチャネル領域に歪みを与える歪み生成層とを有し、第２のサイドウォールは、ゲート長方向の厚さが、第１のサイドウォールよりも薄いことを特徴とする。
【００１２】
本発明の半導体装置は、第２のサイドウォールは、ゲート長方向の厚さが、第１のサイドウォールよりも薄い。このため、ｐ型ＭＩＳトランジスタのチャネル領域に歪みを与える歪み生成層を形成する際に、サイドウォールの形成膜をマスクとすることができる。従って、追加のマスクを形成する必要がなく、追加のマスクを全除去する際にサイドウォール及び活性領域が過剰にエッチングされて削られたり、活性領域にマスクが残存したりするおそれがない。これにより、特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できる。また、工数の増加も抑えることができる。
【００１３】
本発明の半導体装置において、第１のサイドウォールを構成する層の数と、第２のサイドウォールを構成する層の数とは等しいことが好ましい。
【００１４】
本発明の半導体装置において、第２の活性領域は、第２のゲート電極の両側方に形成された凹部を有し、歪み生成層は、凹部を埋めるように形成されたシリコンゲルマニウム層であることが好ましい。
【００１５】
本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールは、それぞれ断面Ｌ字状の第１の絶縁膜と、第１の絶縁膜を覆うように形成された第２の絶縁膜とを有していてもよい。
【００１６】
本発明の半導体装置において、ｎ型ＭＩＳトランジスタは、第１の活性領域における第１のゲート電極の両側方の領域に形成されたｎ型エクステンション拡散層と、第１の活性領域における第１のサイドウォールの外側方に形成されたｎ型ソースドレイン領域とを有し、ｐ型ＭＩＳトランジスタは、第２の活性領域における第２のゲート電極の両側方の領域に形成されたｐ型エクステンション拡散層を有し、歪み生成層は、チャネル領域から見てｐ型エクステンション拡散層の外側に、ｐ型エクステンション拡散層の接合よりも深く形成されていてもよい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域に形成されたｎ型ＭＩＳトランジスタと、半導体基板における第２の活性領域に形成されたｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法を対象とし、第１の活性領域の上に第１のゲート電極を形成するとともに、第２の活性領域の上に第２のゲート電極を形成する工程（ａ）と、半導体基板の上に、第１のゲート電極及び第２のゲート電極を覆うサイドウォール形成膜を形成する工程（ｂ）と、サイドウォール形成膜における第２の活性領域の上に形成された部分の膜厚を第１の活性領域の上に形成された部分よりも薄くする工程（ｃ）と、工程（ｃ）よりも後に、サイドウォール形成膜をエッチングして、第２の活性領域の一部が露出し且つ１の活性領域がサイドウォール形成膜に覆われた状態とする工程（ｄ）と、工程（ｄ）の後に、サイドウォール形成膜をマスクにして、第２の活性領域の露出部分をエッチングしてリセス部を形成し、形成したリセス部に歪み生成層を形成する工程（ｅ）と、工程（ｅ）よりも後に、サイドウォール形成膜を第１の活性領域の一部が露出するまでエッチングすることにより、第１のゲート電極の側面上を覆う第１のサイドウォールと、第２のゲート電極の側面上を覆う第２のサイドウォールとを形成する工程（ｆ）とを備えていることを特徴とする。
【００１８】
本発明の半導体装置の製造方法は、サイドウォール形成膜をエッチングすることにより、第２の活性領域の一部が露出し且つ第１の活性領域がサイドウォール形成膜に覆われた状態とする工程と、エッチングしたサイドウォール形成膜をマスクとしてリセス部のエッチングを行った後、歪み生成層の結晶成長を行う工程とを備えている。このため、リセス部の形成及び歪み生成層の結晶成長のためのマスクを別途形成する場合と比べて、マスクを形成する工程及びマスクを全除去する工程を削減することができる。これにより、マスクの全除去の際に生じるサイドウォール及び活性領域の過剰なエッチングを防止できる。従って、特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できる。また、工数の増加も抑えることができる。
【００１９】
本発明の半導体装置の製造方法は工程（ｅ）において、シリコンゲルマニウムをリセス部に結晶成長して歪み生成層を形成すればよい。
【００２０】
本発明の半導体装置の製造方法において、サイドウォール形成膜は、第１の絶縁膜と第２の絶縁膜とを含み、工程（ｆ）において、断面Ｌ字状の第１の絶縁膜及び該第１の絶縁膜を覆う第２の絶縁膜を有する第１のサイドウォール及び第２のサイドウォールをそれぞれ形成してもよい。
【００２１】
本発明の半導体装置の製造方法において、工程（ａ）は、半導体基板の上にゲート絶縁膜形成膜と導電膜とハードマスク形成膜とを順次形成して積層膜を形成する工程（ａ１）と、積層膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜、第１のゲート電極及び第１のハードマスク膜を形成するとともに、第２の活性領域上に第２のゲート絶縁膜、第２のゲート電極及び第２のハードマスク膜を形成する工程（ａ２）とを含んでいてもよい。
【００２２】
本発明の半導体装置の製造方法において、工程（ｂ）よりも前に、第１のハードマスク膜を除去する工程をさらに備えていてもよい。
【００２３】
本発明の半導体装置の製造方法において、工程（ａ）は、半導体基板の上にゲート絶縁膜形成膜と導電膜とハードマスク形成膜とを順次形成して積層膜を形成する工程（ａ１）と、ハードマスク形成膜のうち第１の活性領域の上に形成された部分を選択的に除去する工程（ａ２）と、積層膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成するとともに、第２の活性領域上に第２のゲート絶縁膜、第２のゲート電極及び第２のハードマスク膜を形成する工程（ａ３）とを含んでいてもよい。
【００２４】
本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第１の活性領域における第１のサイドウォールの外側方にｎ型ソースドレイン領域を形成する工程（ｇ）をさらに備えていてもよい。
【００２５】
この場合において工程（ｇ）よりも後に、第１のサイドウォール及び第２のサイドウォールを除去する工程（ｈ）と、工程（ｈ）よりも後に、第１の活性領域における第１のゲート電極の側方にｎ型エクステンション拡散層を形成し、第２の活性領域における第２のゲート電極の側方にｐ型エクステンション拡散層を形成する工程（ｉ）と、工程（ｉ）よりも後に、第１のゲート電極の側面上に第３のサイドウォールを形成するとともに、第２のゲート電極の側面上に第４のサイドウォールを形成する工程（ｊ）をさらに備えていてもよい。
【００２６】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、第１の活性領域における第１のゲート電極の側方にｎ型エクステンション拡散層を形成し、第２の活性領域における第２のゲート電極の側方にｐ型エクステンション拡散層を形成する工程（ｋ）をさらに備えていてもよい。
【発明の効果】
【００２７】
本発明に係る半導体装置及びその製造方法は、工数の増加及び特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面の構成を示している。図１に示すように、本実施形態の半導体装置は、シリコン（Ｓｉ）からなる半導体基板１０の第１の領域１０Ａに形成された第１のトランジスタであるｎ型ＭＩＳトランジスタと、第２の領域１０Ｂに形成された第２のトランジスタであるｐ型ＭＩＳトランジスタとを備えている。
【００２９】
第１の領域１０Ａは、半導体基板に形成された素子分離領域１２に囲まれた第１の活性領域１１Ａを含み、第２の領域１０Ｂは、素子分離領域１２に囲まれた第２の活性領域１１Ｂを含む。
【００３０】
第１の活性領域１１Ａの上には、第１のゲート絶縁膜１３Ａを介在させて第１のゲート電極１４Ａが形成され、第１のゲート電極１４Ａの側面上には、第１のサイドウォール１５Ａが形成されている。第２の活性領域１１Ｂの上には、第２のゲート絶縁膜１３Ｂを介在させて第２のゲート電極１４Ｂが形成され、第２のゲート電極１４Ｂの側面上には、第２のサイドウォール１５Ｂが形成されている。
【００３１】
第１のゲート絶縁膜１３Ａ及び第２のゲート絶縁膜１３Ｂは、酸化シリコン（ＳｉＯ2）等からなり、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂは、不純物を含むポリシリコン等からなる。第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂは、それぞれ断面Ｌ字状の第１の絶縁膜１８と第１の絶縁膜１８を覆う第２の絶縁膜１９とを有している。第２の絶縁膜１９は例えば窒化シリコン（ＳｉＮ）からなり、第１の絶縁膜１８は例えばＳｉＯ2からなる。
【００３２】
第１の活性領域１１Ａにおける第１のゲート電極１４Ａの両側方の領域には、ｎ型エクステンション拡散層１７Ａが形成されている。第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの外側方の領域には、ｎ型エクステンション拡散層１７Ａよりも深い位置にｎ型ソースドレイン拡散層２２が形成されている。
【００３３】
第２の活性領域１１Ｂにおける第２のゲート電極１４Ｂの両側方の領域には、ｐ型エクステンション拡散層１７Ｂが形成されている。第２の活性領域１１Ｂにおける第２のサイドウォール１５Ｂの外側方の領域には、歪み生成層２１が形成されてる。歪み生成層２１は、第２の活性領域１１Ｂにおける第２のサイドウォール１５Ｂの外側方の領域に形成されたリセス部に、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させて形成したＳｉＧｅ層である。この歪み生成層２１は、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に対して圧縮応力を生じさせる。
【００３４】
本実施形態の半導体装置は、ｐ型ＭＩＳトランジスタが形成された第２の活性領域１１Ｂにのみ歪み生成層が形成されているため、ｐ型ＭＩＳトランジスタにのみ効果的に圧縮応力を与えることができ、ｎ型ＭＩＳトランジスタの駆動力を低下させることなく、ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。
【００３５】
さらに、本実施形態の半導体装置は、以下に説明するようにサイドウォールを形成するためのサイドウォール形成膜を、リセス部を形成する際のマスク及びＳｉＧｅ層を結晶成長させる際のマスクとして用いている。このため、マスクの形成及び除去に伴う、トランジスタの特性のばらつきがほとんど生じることがない。また、工数もほとんど増加しない。なお、第２のサイドウォール１５Ｂのゲート長方向の厚さは、第１のサイドウォール１５Ａのゲート長方向の厚さよりも薄くなっている。
【００３６】
以下に、第１の実施形態に係る半導体装置の製造方法を図面を参照して説明する。図２〜図４は、第１の実施形態に係る半導体装置の製造方法を工程順に示している。
【００３７】
まず、第１の領域１０Ａ及び第２の領域１０Ｂを有する半導体基板１０の上に、厚さが２．２ｎｍのゲート絶縁膜形成膜と、厚さが１２０ｎｍのポリシリコン膜と、厚さが２０ｎｍのＳｉＯ2等からなるハードマスク形成膜を順次堆積する。続いて、図２（ａ）に示すようにリソグラフィ技術及びドライエッチング技術を用いて、堆積した膜のパターニングを行う。これにより、第１の領域１０Ａの素子分離領域１２により区画された第１の活性領域１１Ａの上に第１のゲート絶縁膜１３Ａ、第１のゲート電極１４Ａ及び第１のハードマスク３３Ａを形成する。また、第２の領域１０Ｂの素子分離領域１２により区画された第２の活性領域１１Ｂの上に第２のゲート絶縁膜１３Ｂ、第２のゲート電極１４Ｂ及び第２のハードマスク３３Ｂを形成する。
【００３８】
ゲート絶縁膜形成膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜又は高誘電体膜等の一般的なゲート絶縁膜の材料を用いて形成すればよいが、窒素が導入されたシリコン酸窒化膜が好ましい。また、実効的な膜厚を薄くするために、高誘電体膜との積層膜としてもよい。また、ポリシリコン膜には、導電性を付与するための不純物をあらかじめ導入しておいてもよい。
【００３９】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が３ｋｅＶで、ドーズ量が１×１０15ｃｍ-2の条件で砒素（Ａｓ）を注入する。また、第１の領域１０Ａを覆うレジストマスクを形成した後、第２の活性領域１１Ｂに、加速電圧が０．３ｋｅＶでドーズ量が４×１０14ｃｍ-2の条件でホウ素（Ｂ）を注入する。これにより、図２（ｂ）に示すように、第１の活性領域１１Ａにおける第１のゲート電極１４Ａの両側方の領域にｎ型エクステンション拡散層１７Ａと、第２の活性領域１１Ｂにおける第２のゲート電極１４Ｂの両側方の領域にｐ型エクステンション拡散層１７Ｂとを形成する。
【００４０】
次に、図２（ｃ）に示すように、半導体基板１０の上に、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂを覆うようにサイドウォール形成膜３５を形成する。本実施形態においては、サイドウォール形成膜３５を厚さが１０ｎｍのＳｉＯ2からなる第１の絶縁膜１８と、第１の絶縁膜１８の上に形成された厚さが４０ｎｍのＳｉＮからなる第２の絶縁膜１９との積層膜とした。
【００４１】
次に、図３（ａ）に示すように、第１の領域１０Ａを覆うレジストマスク３６を形成した後、サイドウォール形成膜３５における第２の領域１０Ｂの上に形成された部分の厚さが約３０ｎｍとなるまで等方的なドライエッチングを行う。ここでは、第２の絶縁膜１９を２０ｎｍエッチングして、第１の絶縁膜１８（厚さ１０ｎｍ）とエッチング後の第２の絶縁膜１９（厚さ２０ｎｍ）の合計膜厚が３０ｎｍになるようにする。
【００４２】
次に、図３（ｂ）に示すように、レジストマスク３６を除去した後、第２の活性領域１１Ｂにおけるソースドレイン形成領域の表面が露出するまでサイドウォール形成膜３５をエッチングする。このとき、サイドウォール形成膜３５における第１の領域１０Ａの上に形成された部分の膜厚は、第２の領域１０Ｂの上に形成された部分の膜厚よりも約２０ｎｍ厚くなっている。このため、第１の領域１０Ａにおける第１の活性領域１１Ａ上には、サイドウォール形成膜３５が残存する。従って、第１の活性領域１１Ａにおけるソースドレイン形成領域の表面は露出しない。
【００４３】
次に、図３（ｃ）に示すように、第２の活性領域１１Ｂの露出部分をエッチングしてリセス部１０ａを形成する。リセス部１０ａの深さは５０ｎｍとすればよい。
【００４４】
次に、図４（ａ）に示すように、リセス部１０ａにＳｉＧｅをエピタキシャル成長させ、リセス部１０ａを埋めるように厚さが８０ｎｍの歪み生成層２１を形成する。
【００４５】
次に、図４（ｂ）に示すように、サイドウォール形成膜３５を再びエッチングして、第１の活性領域１１Ａにおけるソースドレイン形成領域を露出させる。その後、第１のハードマスク３３Ａ及び第２のハードマスク３３Ｂを除去する。これにより、第１のゲート電極１４Ａの側面上を覆う第１のサイドウォール１５Ａと、第２のゲート電極１４Ｂの側面上を覆う第２のサイドウォール１５Ｂとが形成される。図３（ａ）に示した工程において、サイドウォール形成膜３５における第２の領域１０Ｂの上に形成された部分の膜厚を薄くしているため、第２のサイドウォール１５Ｂのゲート長方向の厚さは、第１のサイドウォール１５Ａよりも薄くなる。
【００４６】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が１５ｋｅＶで、ドーズ量が４×１０15ｃｍ-2の条件でＡｓを注入する。これにより、図４（ｃ）に示すように、第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの外側方の領域にｎ型ソースドレイン拡散層２２が形成される。
【００４７】
この後、必要に応じてシリサイド層、ライナ絶縁膜、層間絶縁膜、コンタクト及び配線等を形成すればよい。例えば、第１の領域１０Ａにおける第１の活性領域１１Ａ上に、チャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン窒化膜からなるライナ絶縁膜を形成すればｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００４８】
第１の実施形態に係る半導体装置の製造方法は、リセス部１０ａを形成する際のマスク及び歪み生成層２１であるＳｉＧｅをエピタキシャル成長させる際のマスクとしてサイドウォール形成膜３５を用いている。このため、歪み生成層２１を形成するためのマスクを別途形成する工程及び全除去する工程が存在せず、第１の領域において半導体基板、素子分離領域及びサイドウォール等が過剰なオーバーエッチに曝されることがない。
【００４９】
サイドウォールが過剰にオーバーエッチされた場合には、短チャネル効果（ＳＣＥ）が悪化するおそれがある。例えば、オーバーエッチによりサイドウォールの膜厚が４０ｎｍから３０ｎｍになると、ゲート長Ｌｇが４０／３４ｎｍ（typ/min）のトランジスタの場合にはＳＣＥの指標である閾値電圧の変化（ΔＶｔ）が、２０ｍＶ以上増大するおそれがある。
【００５０】
この他にも過剰なオーバーエッチにより活性領域及び素子分離領域に予期しない膜減りが生じるおそれや、過剰なオーバーエッチを避けるために膜残りが発生するおそれがあり、これらの現象は半導体装置の特性をばらつかせる原因となる。
【００５１】
しかし、本実施形態の製造方法においては、第１のサイドウォール１５Ａ及び第１の活性領域１１Ａが余分なエッチングに曝されることはなく、マスクを全除去することによる予期しない膜減りが生じるおそれはない。また、工程の増加もほとんどない。
【００５２】
本実施形態の半導体装置の製造方法においては、ｐ型ＭＩＳトランジスタの第２のサイドウォール１５Ｂの膜厚が、第１のサイドウォール１５Ａの膜厚よりも薄くなる。しかし、これによりｐ型ＭＩＳトランジスタのＳＣＥが悪化したり、第２の活性領域１１Ｂが過剰にエッチングされることはない。
【００５３】
なお、サイドウォール形成膜をＳｉＯ2からなる第２の絶縁膜とＳｉＮからなる第１の絶縁膜との２層としたが１層であってもかまわない。但し、第２の絶縁膜とハードマスクとを同じ材質とすることにより、サイドウォール形成膜３５の除去と同時に、第１のハードマスク及び第２のハードマスクの除去、さらにオーバーエッチの発生を低減できるという効果が得られる。
【００５４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５〜図７は第２の実施形態に係る半導体装置の製造方法を工程順に示している。第２の実施形態に係る半導体装置の構造は第１の実施形態の半導体装置と同一であるため説明を省略する。また、図５〜７において図２〜４と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５５】
まず、第１の実施形態と同様に、第１の領域１０Ａ及び第２の領域１０Ｂを有する半導体基板１０の上に、厚さが２．２ｎｍのゲート絶縁膜形成膜３１と、厚さが１２０ｎｍのポリシリコン膜３２と、厚さが２０ｎｍのＳｉＯ2からなるハードマスク形成膜３３とを順次堆積する。続いて、図５（ａ）に示すように、第２の領域１０Ｂを覆うレジストマスク３７を形成した後、ハードマスク形成膜３３における第１の領域１０Ａに形成された部分をエッチングして除去する。
【００５６】
次に、図５（ｂ）に示すようにリソグラフィ技術及びドライエッチング技術を用いて、堆積した膜のパターニングを行う。これにより、第１の領域１０Ａの素子分離領域１２により区画された第１の活性領域１１Ａの上に第１のゲート絶縁膜１３Ａ及び第１のゲート電極１４Ａを形成する。また、第２の領域１０Ｂの素子分離領域１２により区画された第２の活性領域１１Ｂの上に第２のゲート絶縁膜１３Ｂ、第２のゲート電極１４Ｂ及び第２のハードマスク３３Ｂを形成する。
【００５７】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が３ｋｅＶで、ドーズ量が１×１０15ｃｍ-2の条件でＡｓを注入する。また、第１の領域１０Ａを覆うレジストマスクを形成した後、第２の活性領域１１Ｂに、加速電圧が０．３ｋｅＶでドーズ量が４×１０14ｃｍ-2の条件でＢを注入する。これにより、図５（ｃ）に示すように、第１の活性領域１１Ａにおける第１のゲート電極１４Ａの両側方の領域にｎ型エクステンション拡散層１７Ａと、第２の活性領域１１Ｂにおける第２のゲート電極１４Ｂの両側方の領域にｐ型エクステンション拡散層１７Ｂとを形成する。
【００５８】
次に、図５（ｄ）に示すように、半導体基板１０の上に、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂを覆うようにサイドウォール形成膜３５を形成する。本実施形態においては、サイドウォール形成膜３５を厚さが１０ｎｍのＳｉＯ2からなる第１の絶縁膜１８と、第１の絶縁膜１８の上に形成された厚さが４０ｎｍのＳｉＮからなる第２の絶縁膜１９との積層膜とした。
【００５９】
次に、図６（ａ）に示すように、第１の領域１０Ａを覆うレジストマスク３６を形成した後、サイドウォール形成膜３５における第２の領域１０Ｂの上に形成された部分の厚さが約３０ｎｍとなるまで等方的なドライエッチングを行う。ここでは、第２の絶縁膜１９を２０ｎｍエッチングして、第１の絶縁膜１８（厚さ１０ｎｍ）とエッチング後の第２の絶縁膜１９（厚さ２０ｎｍ）の合計膜厚が３０ｎｍになるようにする。
【００６０】
次に、図６（ｂ）に示すように、レジストマスク３６を除去した後、第２の活性領域１１Ｂにおけるソースドレイン形成領域の表面が露出するまでサイドウォール形成膜３５をエッチングする。サイドウォール形成膜３５における第１の領域１０Ａの上に形成された部分の膜厚は、第２の領域１０Ｂの上に形成された部分の膜厚よりも約２０ｎｍ厚くなっている。このため、第１の領域１０Ａにおける第１の活性領域１１Ａ上には、サイドウォール形成膜３５が残存する。従って、第１の活性領域１１Ａにおけるソースドレイン形成領域の表面は露出しない。
【００６１】
次に、図６（ｃ）に示すように、第２の活性領域１１Ｂの露出部分をエッチングしてリセス部１０ａを形成する。リセス部１０ａの深さは５０ｎｍとすればよい。
【００６２】
次に、図７（ａ）に示すように、リセス部１０ａにＳｉＧｅをエピタキシャル成長させ、リセス部１０ａを埋めるように厚さが８０ｎｍの歪み生成層２１を形成する。
【００６３】
次に、図７（ｂ）に示すように、サイドウォール形成膜３５を再びエッチングして、第１の活性領域１１Ａにおけるソースドレイン形成領域の表面を露出させる。また、第２のハードマスク３３Ｂを除去する。これにより、第１のゲート電極１４Ａの側面上を覆う第１のサイドウォール１５Ａと、第２のゲート電極１４Ｂの側面上を覆う第２のサイドウォール１５Ｂとが形成される。
【００６４】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が１５ｋｅＶで、ドーズ量が４×１０15ｃｍ-2の条件でＡｓを注入する。これにより、図７（ｃ）に示すように、第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの外側方の領域にｎ型ソースドレイン拡散層２２が形成される。
【００６５】
この後、必要に応じてシリサイド層、ライナ絶縁膜、層間絶縁膜、コンタクト及び配線等を形成すればよい。例えば、第１の領域１０Ａにおける第１の活性領域１１Ａ上に、チャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン窒化膜からなるライナ絶縁膜を形成すればｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００６６】
第２の実施形態に係る半導体装置の製造方法においては、第１のゲート電極１４Ａの上面を覆う第１のハードマスクが形成されていない。このため、図７（ａ）に示すように、第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂを形成する前において、第１のゲート電極１４Ａの上を覆う絶縁膜（第１の絶縁膜１８）の膜厚と、第２のゲート電極１４Ｂの上を覆う絶縁膜（第２のハードマスク３３Ｂ）の膜厚とがほぼ等しくなっている。また、第１のゲート電極１４Ａの上を覆う絶縁膜の膜厚が、第１の活性領域１１Ａの上を覆う絶縁膜の膜厚とほぼ等しい。
【００６７】
このため、第１のゲート電極１４Ａの上に第１のハードマスクとサイドウォール形成膜の両方が形成されている場合と比べて、第２のゲート電極１４Ｂ及び第１の活性領域１１Ａがオーバーエッチされるおそれをさらに低減できる。その結果、第１の実施形態に係る半導体装置の製造方法において得られる効果に加えて、短チャネル効果の発生及び特性のばらつきの発生をさらに低減することができるという効果が得られる。
【００６８】
なお、サイドウォール形成膜をＳｉＯ2からなる第２の絶縁膜とＳｉＮからなる第１の絶縁膜との２層としたが１層であってもかまわない。但し、第２の絶縁膜とハードマスクとを同じ材質とすることが好ましい。また、第２の絶縁膜とハードマスクとの材質が異なる場合には、第２の絶縁膜のエッチングレートと、ハードマスクのエッチングレートとを考慮してエッチング時間が同程度になるようにハードマスクの膜厚を決定することが好ましい。
【００６９】
本実施形態においては、第１のゲート電極をパターニングする前に第１の領域の上に形成されたハードマスク形成膜を除去し第１のハードマスクを形成しない構成とした。しかし、第１のハードマスクを形成した後、サイドウォール形成膜を形成するまでに第１のハードマスクを除去する構成としてもよい。但し、本実施形態のようにハードマスク形成膜をパターニングする前に除去すれば、活性層がエッチングのダメージを受けるおそれがない。
【００７０】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図８〜１０は第３の実施形態に係る半導体装置の製造方法を工程順に示している。図８〜１０において図２〜４と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７１】
まず、第１の領域１０Ａ及び第２の領域１０Ｂを有する半導体基板１０の上に、厚さが２．２ｎｍのゲート絶縁膜形成膜と、厚さが１２０ｎｍのポリシリコン膜と、厚さが２０ｎｍのＳｉＯ2からなるハードマスク形成膜を順次堆積する。続いて、図８（ａ）に示すようにリソグラフィ技術及びドライエッチング技術を用いて、堆積した膜のパターニングを行う。これにより、第１の領域１０Ａの素子分離領域１２により区画された第１の活性領域１１Ａの上に第１のゲート絶縁膜１３Ａ、第１のゲート電極１４Ａ及び第１のハードマスク３３Ａを形成する。また、第２の領域１０Ｂの素子分離領域１２により区画された第２の活性領域１１Ｂの上に第２のゲート絶縁膜１３Ｂ、第２のゲート電極１４Ｂ及び第２のハードマスク３３Ｂを形成する。
【００７２】
次に、図８（ｂ）に示すように、半導体基板１０の上に、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂを覆うようにサイドウォール形成膜３５を形成する。本実施形態においては、サイドウォール形成膜３５を厚さが４０ｎｍのＳｉＯ2膜とした。
【００７３】
次に、図８（ｃ）に示すように、第１の領域１０Ａを覆うレジストマスク３６を形成した後、サイドウォール形成膜３５における第２の領域１０Ｂの上に形成された部分の厚さが約２０ｎｍとなるまでウエットエッチングを行う。なお、等方的なドライエッチングを行ってもよい。
【００７４】
次に、図８（ｄ）に示すように、レジストマスク３６を除去した後、第２の活性領域１１Ｂにおけるソースドレイン形成領域の表面が露出するまでサイドウォール形成膜３５をエッチングする。サイドウォール形成膜３５における第１の領域１０Ａの上に形成された部分の膜厚は、第２の領域１０Ｂの上に形成された部分の膜厚よりも約２０ｎｍ厚くなっている。このため、第１の領域１０Ａにおける第１の活性領域１１Ａ上には、サイドウォール形成膜３５が残存する。従って、第１の活性領域１１Ａにおけるソースドレイン形成領域の表面は露出しない。
【００７５】
次に、図９（ａ）に示すように、第２の活性領域１１Ｂの露出部分をエッチングしてリセス部１０ａを形成する。リセス部１０ａの深さは５０ｎｍとすればよい。
【００７６】
次に、図９（ｂ）に示すように、リセス部１０ａにＳｉＧｅをエピタキシャル成長させ、リセス部１０ａを埋めるように厚さが８０ｎｍの歪み生成層２１を形成する。
【００７７】
次に、図９（ｃ）に示すように、サイドウォール形成膜３５を再びエッチングして、第１の活性領域１１Ａにおけるソースドレイン形成領域の表面を露出させる。その後、第１のハードマスク３３Ａ及び第２のハードマスク３３Ｂを除去する。これにより、第１のゲート電極１４Ａの側面上を覆う第１のサイドウォール１５Ａと、第２のゲート電極１４Ｂの側面上を覆う第２のサイドウォール１５Ｂとが形成される。
【００７８】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が１５ｋｅＶで、ドーズ量が４×１０15ｃｍ-2の条件でＡｓを注入する。これにより、図９（ｄ）に示すように、第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの外側方の領域にｎ型ソースドレイン拡散層２２が形成される。
【００７９】
次に、図１０（ａ）に示すように、第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂを除去する。
【００８０】
次に、第２の領域１０Ｂを覆うレジストマスクを形成した後、第１の活性領域１１Ａに、加速電圧が３ｋｅＶで、ドーズ量が１×１０15ｃｍ-2の条件でＡｓを注入する。また、第１の領域を覆うレジストマスクを形成した後、第２の活性領域１１Ｂに、加速電圧が０．３ｋｅＶでドーズ量が４×１０14ｃｍ-2の条件でＢを注入する。これにより、図１０（ｂ）に示すように、第１の活性領域１１Ａにおける第１のゲート電極１４Ａの両側方の領域にｎ型エクステンション拡散層１７Ａと、第２の活性領域１１Ｂにおける第２のゲート電極１４Ｂの両側方の領域にｐ型エクステンション拡散層１７Ｂとを形成する。
【００８１】
次に、図１０（ｃ）に示すように、第１のゲート電極１４Ａの側面上及び第２のゲート電極１４Ｂの側面上にそれぞれ第３のサイドウォール１５Ｃ及び第４のサイドウォール１５Ｄを形成する。本実施形態においては、第３のサイドウォール１５Ｃ及び第４のサイドウォール１５Ｄは、厚さが１０ｎｍのＳｉＯ2膜３８と、厚さが４０ｎｍのＳｉＮ膜３９との積層膜とした。
【００８２】
この後、必要に応じてシリサイド層、ライナ絶縁膜、層間絶縁膜、コンタクト及び配線等を形成すればよい。例えば、第１の領域１０Ａにおける第１の活性領域１１Ａ上に、チャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン窒化膜からなるライナ絶縁膜を形成すればｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００８３】
本実施形態の半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法の効果に加えて、エクステンション拡散層をソースドレイン拡散層の後に形成するため、低抵抗で浅接合なプロファイルを実現することができるという効果が得られる。
【００８４】
なお、サイドウォール形成膜３５をＳｉＯ2膜としたが、ＳｉＮ膜、ＳｉＯ2とＳｉＮとの積層膜又は他の絶縁膜としてもよい。第３のサイドウォール１５Ｃ及び第４のサイドウォール１５Ｄは、ＳｉＯ2膜とＳｉＮ膜との積層膜に代えて単層のＳｉＮ膜等としてもよい。
【００８５】
また、第２の実施形態と同様に第１のハードマスク３３Ａを形成しないようにしたり、サイドウォール形成膜３５を形成する前に第１のハードマスク３３Ａを除去するようにしてもよい。
【産業上の利用可能性】
【００８６】
本発明に係る半導体装置及びその製造方法は、工数の増加及び特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現でき、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】従来例に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８８】
１０      半導体基板
１０Ａ    第１の領域
１０Ｂ    第２の領域
１０ａ    リセス部
１１Ａ    第１の活性領域
１１Ｂ    第２の活性領域
１２      素子分離領域
１３Ａ    第１のゲート絶縁膜
１３Ｂ    第２のゲート絶縁膜
１４Ａ    第１のゲート電極
１４Ｂ    第２のゲート電極
１５Ａ    第１のサイドウォール
１５Ｂ    第２のサイドウォール
１５Ｃ    第３のサイドウォール
１５Ｄ    第４のサイドウォール
１７Ａ    ｎ型エクステンション拡散層
１７Ｂ    ｐ型エクステンション拡散層
１８      第１の絶縁膜
１９      第２の絶縁膜
２１      生成層
２２      ｎ型ソースドレイン拡散層
３１      ゲート絶縁膜形成膜
３２      ポリシリコン膜
３３      ハードマスク形成膜
３３Ａ    第１のハードマスク
３３Ｂ    第２のハードマスク
３５      サイドウォール形成膜
３６      レジストマスク
３７      レジストマスク
３８      ＳｉＯ2膜
３９      ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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