(57)【特許請求の範囲】
【請求項１】
入力端子に入力された電圧を所定の電圧に変換して出力端子から出力するチャージポンプ回路において、
前記入力端子と前記出力端子との間に直列に接続された複数のスイッチング素子と、
該各スイッチング素子に対応して設けられ、該スイッチング素子のスイッチングによって充放電される、一端が対応するスイッチング素子の出力端にそれぞれ接続された各容量素子と、
所定のパルス信号からなるクロック信号を生成して該容量素子の他端に出力するクロック信号生成回路部と、
を備え、
前記クロック信号生成回路部は、回路上において前記出力端子に最も近く接続された容量素子に出力するクロック信号の信号レベルの遷移時間が、他の容量素子に出力するクロック信号よりも長い所定値以上になるように、各クロック信号を生成することを特徴とするチャージポンプ回路。
【請求項２】
前記クロック信号生成回路部は、回路上において隣接する容量素子に対して相反する信号レベルのクロック信号をそれぞれ出力することを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記クロック信号生成回路部は、
所定のクロック信号を生成し、一端が前記入力端子に接続された前記スイッチング素子に対応して設けられた容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路の出力端に直列に接続され、入力された信号の信号レベルを反転させて対応する前記容量素子にクロック信号として出力する１つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して対応する前記容量素子に出力する１つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項２記載のチャージポンプ回路。
【請求項５】
前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して出力する第１のインバータと、
前記クロック信号発生回路からのクロック信号の信号レベルを反転させて対応する容量素子に出力する１つ以上の第２のインバータと、
前記第１のインバータからの反転クロック信号の信号レベルを反転させて対応する容量素子に出力する１つ以上の第３のインバータと、
を備え、
前記第３のインバータの内、回路上において前記出力端子に最も近く接続された容量素子に出力端が接続されたインバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項２記載のチャージポンプ回路。
【請求項６】
前記入力端子に入力された正電圧を所定の電圧に変換して出力端子から出力する昇圧回路をなすことを特徴とする請求項３、４又は５記載のチャージポンプ回路。
【請求項７】
前記最終段のインバータは、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるようにチャネル幅Ｗ／チャネル長Ｌが小さく形成され、正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
で構成されることを特徴とする請求項６記載のチャージポンプ回路。
【請求項８】
前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、該出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された定電流源と、
で構成されることを特徴とする請求項６記載のチャージポンプ回路。
【請求項９】
前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された第１の定電流源と、
前記ＮＭＯＳトランジスタのソースと負側電源電圧との間に接続された第２の定電流源と、
で構成されることを特徴とする請求項６記載のチャージポンプ回路。
【請求項１０】
前記入力端子に入力された接地電圧から所定の負電圧を生成して出力端子から出力する負電圧生成回路をなすことを特徴とする請求項３、４又は５記載のチャージポンプ回路。
【請求項１１】
前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるようにチャネル幅Ｗ／チャネル長Ｌが小さく形成され、制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧である接地電圧との間に接続されたＮＭＯＳトランジスタと、
で構成されることを特徴とする請求項１０記載のチャージポンプ回路。
【請求項１２】
前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記ＮＭＯＳトランジスタのソースと負側電源電圧である接地電圧との間に接続された定電流源と、
で構成されることを特徴とする請求項１０記載のチャージポンプ回路。
【請求項１３】
前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された第１の定電流源と、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記ＮＭＯＳトランジスタのソースと負側電源電圧である接地電圧との間に接続された第２の定電流源と、
で構成されることを特徴とする請求項１０記載のチャージポンプ回路。
【請求項１４】
前記スイッチング素子の代わりに、前記入力端子から前記出力端子へ順方向に直列に接続された１つ以上のダイオードを使用することを特徴とする請求項６、７、８又は９記載のチャージポンプ回路。
【請求項１５】
前記スイッチング素子の代わりに、前記出力端子から前記入力端子へ順方向に直列に接続された１つ以上のダイオードを使用することを特徴とする請求項１０、１１、１２又は１３記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるチャージポンプ回路を用いた昇圧回路及び負電圧発生回路に関する。
【背景技術】
【０００２】
従来、正側電源電圧よりも高い電圧を得るための手段としては昇圧回路が、接地電圧ＧＮＤよりも低い電圧を得るための手段としては負電圧発生回路が使用されており、これらの回路には、半導体分野においては集積化が困難であるインダクタが不要であるチャージポンプ回路が使用されていた。
このようなチャージポンプ回路では、図１０に示すような１つのスイッチング素子１０１と１つ容量素子１０２を組み合わせた回路を基本構成とし、これを１段と称している。
図１０において、昇圧動作を行う場合は、クロック信号ＣＬＫがハイレベルのときは、スイッチング素子１０１は開放状態になり、クロック信号ＣＬＫがローレベルのときは、スイッチング素子１０１は短絡状態になる。また、負電圧発生動作を行う場合は、クロック信号ＣＬＫがハイレベルのときは、スイッチング素子１０１は短絡状態になり、クロック信号ＣＬＫがローレベルのときは、スイッチング素子１０１は開放状態になる。
【０００３】
チャージポンプ型昇圧回路では、図１０の構成において、スイッチング素子１０１の端部Ａに電源電圧ＶＤＤが入力された状態で、振幅ＶＤＤのクロック信号ＣＬＫを入力すると、スイッチング素子１０１の端部Ｂと容量素子１０２との接続部に２×ＶＤＤまでの電圧しか出力することができない。更に高い電圧を得たい場合は、図１０の回路をＮ（Ｎは２以上の整数）段直列に接続してＮ段チャージポンプ回路を形成するようにしていた。
【０００４】
図１１は、２段構成のチャージポンプ型昇圧回路の例を示した図である。
図１１（ａ）は、クロック信号ＣＬＫがハイレベルで、クロック信号ＣＬＫの信号レベルを反転させたクロック信号ＣＬＫＢがローレベルのときの状態を示し、図１１（ｂ）は、クロック信号ＣＬＫがローレベルで、クロック信号ＣＬＫＢがハイレベルのときの状態を示している。スイッチング素子１１１の端部Ａに電源電圧ＶＤＤが入力され、スイッチング素子１１２の端部Ｄと容量素子１１４との接続部から昇圧された電圧が出力される。図１１から分かるように、スイッチング素子１１１とスイッチング素子１１２は相反するスイッチングを行う。
【０００５】
また、チャージポンプ型負電圧発生回路の場合は、図１１は図１２のようになる。図１２（ａ）は、クロック信号ＣＬＫがハイレベルで、クロック信号ＣＬＫＢがローレベルのときの状態を示し、図１２（ｂ）は、クロック信号ＣＬＫがローレベルで、クロック信号ＣＬＫＢがハイレベルのときの状態を示している。図１２から分かるように、スイッチング素子１１１とスイッチング素子１１２は図１１の場合とまったく逆のスイッチングを行う。
【０００６】
図１３は、このような基本回路の動作原理を使用したチャージポンプ回路で構成した昇圧回路の例を示した図である（例えば、特許文献１参照。）。
図１３の昇圧回路は、正の電源端子１２１に入力された電源電圧ＶＤＤを昇圧して出力端子１２２から出力するものであり、φ１は正相のクロック信号であり、φ２は逆相のクロック信号である。図１４は、図１３の各クロック信号φ１及びφ２を生成する具体的な回路例を示した図であり、図１５は、図１４のチャージポンプ回路における各接続部Ｐａ〜Ｐｄの波形例及び出力端子１２２の波形例を示した図である。
図１３及び図１４の昇圧回路では、前段から受け取った電圧信号に対して、クロック信号の電圧Ｖｃｌｋを重畳することで昇圧を行っている。
【０００７】
このようなチャージポンプ回路の出力電圧における電圧変動ΔＶは、寄生容量の影響を無視するならばチャージポンプ容量Ｃｃｐと負荷容量Ｃｏを用いて、下記（ａ）式のように表すことができる。
ΔＶ＝Ｃｃｐ／（Ｃｃｐ＋Ｃｏ）×Ｖｃｌｋ………………（ａ）
前記（ａ）式から、負荷容量Ｃｏが大きい場合は、クロック電圧Ｖｃｌｋに含まれるノイズの影響は軽減される。
【０００８】
一方、チャージポンプ回路を使用して負電圧発生回路を形成する場合は、図１４のダイオード１２３〜１２７の極性を変えると共に入力端子ＩＮを接地電圧ＧＮＤに接続すればよい。基本的な動作原理は、図１４の場合と同様であり、この場合においても、負荷容量Ｃｏが大きい場合は、クロック電圧Ｖｃｌｋに含まれるノイズの影響は軽減される。
【特許文献１】特表２００７−５０１５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、素子の占有する面積が限られた半導体集積回路内では、大きな負荷容量を実現することは困難であった。従って、負荷容量を小さな値にした場合は、クロック信号に含まれた雑音によってチャージポンプ回路の出力電圧が変動するという問題があった。
また、昇圧回路の場合は、クロック信号のオーバーシュートが容量素子を介してダイオードのカソードと容量素子との接続部の電圧に影響を与え、負電圧発生回路の場合は、クロック信号のアンダーシュートが容量素子を介してダイオードのカソードと容量素子との接続部の電圧に影響を与える。このような電圧の絶対値を本来の値よりも大きな値にしてしまうため、回路の耐圧という観点から悪影響があった。
【００１０】
図１４の場合、出力電圧に直接的な影響を与えるのはインバータ１３５から出力されるクロック信号である。接続部Ｐｄの電圧は、ダイオード１２６を介して入力される電圧に、インバータ１３５から出力されるクロック信号のクロック電圧を重畳させた電圧になり、該電圧をダイオード１２７を介して出力端子１２２に出力されることから、インバータ１３５から出力されるクロック電圧にノイズが重畳することによる影響は深刻であった。
また、図１４の場合、各ダイオード１２３〜１２７の順方向電圧をそれぞれＶｔｈとすると、最も大きい電圧になる接続部Ｐｄの電圧は、原理的には（５×ＶＤＤ−４×Ｖｔｈ）になる。インバータ１３５から出力されるクロック信号の立ち上がりにオーバーシュートが発生すると、接続部Ｐｄの電圧が瞬間的に（５×ＶＤＤ−４×Ｖｔｈ）よりも大きな値になり、容量素子１３１の耐圧に対する要求が更に厳しいものになっていた。
【００１１】
一方、チャージポンプ回路で負電圧発生回路を形成した場合、インバータ１３５から出力されるクロック信号のアンダーシュートが容量素子１３１を介して接続部Ｐｄの電圧信号に与える影響が特に問題となる。
このように、寄生容量等の影響によって、インバータから出力されるクロック電圧の遷移が急峻な場合、該クロック電圧にスパイク状のノイズが重畳される可能性があり、チャージポンプ回路の出力端子１２２からスパイク状のノイズが出力されるという問題があった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、出力電圧に影響する部分のクロック信号のオーバーシュート又はアンダーシュートを低減させることにより、クロック信号に重畳したノイズによる影響を低減させて安定した電圧を出力することができるチャージポンプ回路を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係るチャージポンプ回路は、入力端子に入力された電圧を所定の電圧に変換して出力端子から出力するチャージポンプ回路において、
前記入力端子と前記出力端子との間に直列に接続された複数のスイッチング素子と、
該各スイッチング素子に対応して設けられ、該スイッチング素子のスイッチングによって充放電される、一端が対応するスイッチング素子の出力端にそれぞれ接続された各容量素子と、
所定のパルス信号からなるクロック信号を生成して該容量素子の他端に出力するクロック信号生成回路部と、
を備え、
前記クロック信号生成回路部は、回路上において前記出力端子に最も近く接続された容量素子に出力するクロック信号の信号レベルの遷移時間が、他の容量素子に出力するクロック信号よりも長い所定値以上になるように、各クロック信号を生成するものである。
【００１５】
また、前記クロック信号生成回路部は、回路上において隣接する容量素子に対して相反する信号レベルのクロック信号をそれぞれ出力するようにした。
【００１６】
また、前記クロック信号生成回路部は、
所定のクロック信号を生成し、一端が前記入力端子に接続された前記スイッチング素子に対応して設けられた容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路の出力端に直列に接続され、入力された信号の信号レベルを反転させて対応する前記容量素子にクロック信号として出力する１つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにした。
【００１７】
また、前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して対応する前記容量素子に出力する１つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにしてもよい。
【００１８】
また、前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して出力する第１のインバータと、
前記クロック信号発生回路からのクロック信号の信号レベルを反転させて対応する容量素子に出力する１つ以上の第２のインバータと、
前記第１のインバータからの反転クロック信号の信号レベルを反転させて対応する容量素子に出力する１つ以上の第３のインバータと、
を備え、
前記第３のインバータの内、回路上において前記出力端子に最も近く接続された容量素子に出力端が接続されたインバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにしてもよい。
【００１９】
また、前記入力端子に入力された正電圧を所定の電圧に変換して出力端子から出力する昇圧回路をなすようにした。
【００２０】
この場合、前記最終段のインバータは、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるようにチャネル幅Ｗ／チャネル長Ｌが小さく形成され、正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
で構成されるようにした。
【００２１】
また、前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、該出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された定電流源と、
で構成されるようにしてもよい。
【００２２】
また、前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された第１の定電流源と、
前記ＮＭＯＳトランジスタのソースと負側電源電圧との間に接続された第２の定電流源と、
で構成されるようにしてもよい。
【００２３】
また、前記入力端子に入力された接地電圧から所定の負電圧を生成して出力端子から出力する負電圧生成回路をなすようにした。
【００２４】
この場合、前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるようにチャネル幅Ｗ／チャネル長Ｌが小さく形成され、制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧である接地電圧との間に接続されたＮＭＯＳトランジスタと、
で構成されるようにした。
【００２５】
また、前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記ＮＭＯＳトランジスタのソースと負側電源電圧である接地電圧との間に接続された定電流源と、
で構成されるようにした。
【００２６】
また、前記最終段のインバータは、
ドレインが出力端に接続されたＰＭＯＳトランジスタと、
制御電極が該ＰＭＯＳトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたＮＭＯＳトランジスタと、
正側電源電圧と前記ＰＭＯＳトランジスタのソースとの間に接続された第１の定電流源と、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記ＮＭＯＳトランジスタのソースと負側電源電圧である接地電圧との間に接続された第２の定電流源と、
で構成されるようにした。
【００２７】
また、前記スイッチング素子の代わりに、前記入力端子から前記出力端子へ順方向に直列に接続された１つ以上のダイオードを使用するようにした。
【００２８】
また、前記スイッチング素子の代わりに、前記出力端子から前記入力端子へ順方向に直列に接続された１つ以上のダイオードを使用するようにした。
【発明の効果】
【００２９】
本発明のチャージポンプ回路によれば、回路上において前記出力端子側に最も近く接続された容量素子に出力するクロック信号の信号レベルの遷移時間を所定値以上にするようにしたことから、昇圧回路として使用した場合は出力電圧のオーバーシュートを低減させることができ、負電圧発生回路として使用した場合は出力電圧のアンダーシュートを低減させることができる。
【発明を実施するための最良の形態】
【００３０】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるチャージポンプ回路の回路例を示した図であり、図２は、図１のチャージポンプ回路における各接続部Ｐ１〜Ｐ４の波形例及び出力端子ＯＵＴの波形例を示した図である。
図１において、チャージポンプ回路１は、入力端子ＩＮに入力された電源電圧ＶＤＤを昇圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する昇圧回路をなしている。
チャージポンプ回路１は、ダイオードＤ１〜Ｄ５、容量素子Ｃ１〜Ｃ４、インバータＩＮＶ１〜ＩＮＶ３及び所定のクロック信号ＣＬＫ１を生成して出力するクロック信号発生回路２を備えている。なお、インバータＩＮＶ１〜ＩＮＶ３及びクロック信号発生回路２はクロック信号生成回路部をなし、インバータＩＮＶ３は最終段のインバータをなす。
【００３１】
ダイオードＤ１〜Ｄ５は、入力端子ＩＮから出力端子ＯＵＴの方向に順方向に直列に接続され、コンデンサＣ１の一端はダイオードＤ１のカソードとダイオードＤ２のアノードとの接続部Ｐ１に接続され、コンデンサＣ１の他端とインバータＩＮＶ１の入力端にはそれぞれクロック信号ＣＬＫ１が入力されている。コンデンサＣ２の一端はダイオードＤ２のカソードとダイオードＤ３のアノードとの接続部Ｐ２に接続され、コンデンサＣ２の他端とインバータＩＮＶ２の入力端にはそれぞれインバータＩＮＶ１の出力信号、すなわちクロック信号ＣＬＫ１の信号レベルを反転させた逆相のクロック信号ＣＬＫ２が入力されている。
【００３２】
同様に、コンデンサＣ３の一端はダイオードＤ３のカソードとダイオードＤ４のアノードとの接続部Ｐ３に接続され、コンデンサＣ３の他端とインバータＩＮＶ３の入力端にはそれぞれインバータＩＮＶ２の出力信号、すなわちクロック信号ＣＬＫ１と同相のクロック信号ＣＬＫ３が入力されている。また、コンデンサＣ４の一端はダイオードＤ４のカソードとダイオードＤ５のアノードとの接続部Ｐ４に接続され、コンデンサＣ４の他端にはインバータＩＮＶ３の出力信号、すなわちクロック信号ＣＬＫ１と逆相のクロック信号ＣＬＫ４が入力されている。
【００３３】
このような構成において、インバータＩＮＶ３の出力信号であるクロック信号ＣＬＫ４におけるローレベルからハイレベルの立ち上がりが緩やかになるようにして、出力電圧Ｖｏｕｔの不要なオーバーシュートを低減させている。クロック信号ＣＬＫ４の電圧であるクロック電圧Ｖｃｌｋ４は、時間をｔとし、インバータＩＮＶ３に流れる電流をｉ３とし、容量素子Ｃ４の容量をＣｃｐとすると、下記（１）式のようになる。
Ｖｃｌｋ４＝ｉ３×ｔ／Ｃｃｐ………………（１）
前記（１）式から、クロック信号ＣＬＫ４におけるローレベルからハイレベルの立ち上がりを緩やかにするためには、ｔ＝（Ｖｃｌｋ４×Ｃｃｐ）／ｉ３で示される時間ｔが長くなるようにすればよい。
【００３４】
時間ｔが長くなるようにするには、容量Ｃｃｐを大きくすることが考えられるが、容量Ｃｃｐを大きくするとチップ面積が大きくなるため良い方法ではない。また、クロック電圧Ｖｃｌｋ４を大きくすることも考えられるが、このようにすると出力電圧Ｖｏｕｔの電圧変動を大きくするばかりでなく、クロック信号ＣＬＫ４に重畳されるオーバーシュートの増大にもつながるため、良い方法ではない。
このようなことから、電流ｉ３が小さくなるようにしてクロック信号ＣＬＫ４の信号レベルの立ち上がりに要する時間が長くなるようにする方法について考える。
【００３５】
図３は、インバータＩＮＶ３の回路例を示した図である。
図３において、インバータＩＮＶ３は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２で構成され、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各ゲートが接続され該接続部がインバータＩＮＶ３の入力端をなし、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の接続部がインバータＩＮＶ３の出力端をなしている。
このような構成において、インバータＩＮＶ３の出力信号であるクロック信号ＣＬＫ４の立ち上がり時間を長くするには、チャネル幅Ｗ／チャネル長Ｌが小さくなるようにＰＭＯＳトランジスタＭ１を形成すればよい。このようにすることにより、クロック信号ＣＬＫ４におけるローレベルからハイレベルの立ち上がりを緩やかにすることができ、出力電圧Ｖｏｕｔの不要なオーバーシュートを低減させることができる。
【００３６】
図４は、インバータＩＮＶ３の他の回路例を示した図である。
図４において、インバータＩＮＶ３は、定電流源１１、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２で構成されている。電源電圧ＶＤＤとＰＭＯＳトランジスタＭ１１のソースとの間に定電流源１１が接続され、ＰＭＯＳトランジスタＭ１１のドレインと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ１２が接続されている。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の各ゲートが接続され該接続部がインバータＩＮＶ３の入力端をなし、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の接続部がインバータＩＮＶ３の出力端をなしている。
【００３７】
このような構成において、インバータＩＮＶ３の出力信号であるクロック信号ＣＬＫ４の立ち上がり時間を長くするには、定電流源１１から供給される電流を小さくすればよく、定電流源１１から供給される定電流値をこのように設定することによって、クロック信号ＣＬＫ４の立ち上がり時間を長くすることができる。このようにすることにより、クロック信号ＣＬＫ４の立ち上がり時間を一定の範囲内に収めることができる。なお、定電流源１１の代わりに抵抗を使用してもよいが、クロック信号ＣＬＫ４の立ち上がり時間のばらつきは大きくなる。
【００３８】
このように、インバータＩＮＶ３から出力されるクロック信号ＣＬＫ４の信号レベルの立ち上がり速度を低下させてオーバーシュートを低減させるようにしたことから、クロック信号に重畳したノイズによる影響を低減させて安定した電圧を出力することができる。
【００３９】
ここで、図１ではクロック信号ＣＬＫ１〜ＣＬＫ４をそれぞれ生成するようにしたが、クロック信号ＣＬＫ１と該クロック信号ＣＬＫ１の信号レベルを反転させたクロック信号ＣＬＫ１Ｂを生成し、図１のクロック信号ＣＬＫ３にクロック信号ＣＬＫ１を、図１のクロック信号ＣＬＫ２及びＣＬＫ４にそれぞれクロック信号ＣＬＫ１Ｂを使用するようにしてもよく、このようにした場合は、図１のチャージポンプ回路１は図５のようになる。なお、図５では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、図１のインバータＩＮＶ２をなくすと共にインバータＩＮＶ３の入力端とコンデンサＣ３との接続部にクロック信号ＣＬＫ１を入力するようにしたことにある。図５のインバータＩＮＶ３は図１のインバータＩＮＶ３とまったく同じものであり、このようにすることにより、図１の場合と同様の効果を得ることができると共に、使用するインバータの数を削減することができる。
【００４０】
一方、チャージポンプ回路において、出力端子に接続された大容量の負荷を駆動するためにチャージポンプ容量を大きくすることがあるが、このようにするとインバータの駆動能力が十分でなく、容量素子に供給されるクロック信号の電圧が低下して充分な昇圧動作を行うことができない可能性がある。
このような問題を解決するために、図６のような回路構成にすることがある。なお、図６では図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図６における図１との相違点は、インバータＩＮＶ４及びＩＮＶ５を追加したことと、図１のインバータＩＮＶ１〜ＩＮＶ３における各入力端の接続を変えたことにある。なお、インバータＩＮＶ５は第１のインバータを、インバータＩＮＶ２及びＩＮＶ４は第２のインバータを、インバータＩＮＶ１及びＩＮＶ３はそれぞれ第３のインバータをなす。
【００４１】
図６において、クロック信号ＣＬＫ１はインバータＩＮＶ２、ＩＮＶ４及びＩＮＶ５の各入力端にそれぞれ入力され、インバータＩＮＶ５は、クロック信号ＣＬＫ１の信号レベルを反転させてクロック信号ＣＬＫ１Ｂを生成し、該クロック信号ＣＬＫ１ＢはインバータＩＮＶ１及びＩＮＶ３の各入力端にそれぞれ入力されている。また、インバータＩＮＶ４の出力端と接続部Ｐ１との間にコンデンサＣ１が接続されている。
このような構成において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ４及びＩＮＶ５はそれぞれ遷移時間の短いクロック信号を生成して出力し、図６のインバータＩＮＶ３は図１のインバータＩＮＶ３とまったく同じものである。このようにすることにより、図１の場合と同様の効果を得ることができると共に、出力端子に接続された大容量の負荷を駆動するためにチャージポンプ容量を大きくすることができる。なお、図６では、容量素子Ｃ１〜Ｃ４に供給される各クロック信号は図１の場合と信号レベルが反転しているが、昇圧動作は図１の場合と同じである。
【００４２】
このように、本第１の実施の形態におけるチャージポンプ回路は、昇圧回路を形成した場合において、インバータＩＮＶ３から出力されるクロック信号ＣＬＫ４の信号レベルの立ち上がり速度を低下させてオーバーシュートを低減させるようにしたことから、クロック信号に重畳したノイズによる影響を低減させて安定した電圧を出力することができる。
【００４３】
第２の実施の形態．
前記第１の実施の形態では、チャージポンプ回路を昇圧回路に使用した場合について説明したが、本発明のチャージポンプ回路を負電圧発生回路に使用するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態におけるチャージポンプ回路の回路例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、ダイオードＤ１〜Ｄ５の極性を変えると共に入力端子ＩＮを接地電圧ＧＮＤに接続し、図１のインバータＩＮＶ３をインバータＩＮＶ３ａにしたことにあり、これに伴って、図１のチャージポンプ回路１をチャージポンプ回路１ａにした。
【００４４】
図７において、チャージポンプ回路１ａは、入力端子ＩＮに入力された接地電圧ＧＮＤから所定の負電圧を生成して出力電圧−Ｖｏｕｔとして出力端子ＯＵＴから出力する負電圧発生回路をなしている。
チャージポンプ回路１ａは、ダイオードＤ１〜Ｄ５、容量素子Ｃ１〜Ｃ４、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３ａ及びクロック信号発生回路２を備えている。なお、インバータＩＮＶ３ａは最終段のインバータをなす。
ダイオードＤ１〜Ｄ５は、出力端子ＯＵＴから入力端子ＩＮの方向に順方向に直列に接続され、コンデンサＣ１の一端はダイオードＤ１のアノードとダイオードＤ２のカソードとの接続部Ｐ１に接続され、コンデンサＣ１の他端とインバータＩＮＶ１の入力端にはそれぞれクロック信号ＣＬＫ１が入力されている。コンデンサＣ２の一端はダイオードＤ２のアノードとダイオードＤ３のカソードとの接続部Ｐ２に接続され、コンデンサＣ２の他端とインバータＩＮＶ２の入力端にはそれぞれクロック信号ＣＬＫ２が入力されている。
【００４５】
同様に、コンデンサＣ３の一端はダイオードＤ３のアノードとダイオードＤ４のカソードとの接続部Ｐ３に接続され、コンデンサＣ３の他端とインバータＩＮＶ３ａの入力端にはそれぞれクロック信号ＣＬＫ３が入力されている。また、コンデンサＣ４の一端はダイオードＤ４のアノードとダイオードＤ５のカソードとの接続部Ｐ４に接続され、コンデンサＣ４の他端にはインバータＩＮＶ３ａの出力信号、すなわちクロック信号ＣＬＫ１と逆相のクロック信号ＣＬＫ４が入力されている。
【００４６】
このような構成において、インバータＩＮＶ３ａの出力信号であるクロック信号ＣＬＫ４におけるハイレベルからローレベルの立ち下がりが緩やかになるようにして、出力電圧Ｖｏｕｔの不要なアンダーシュートを低減させている。インバータＩＮＶ３ａの回路例は、図２のインバータＩＮＶ３と同様であるが、異なる点は、ＰＭＯＳトランジスタＭ１の代わりに、ＮＭＯＳトランジスタＭ２のチャネル幅Ｗ／チャネル長Ｌが小さくなるように形成したことにある。このようにすることにより、クロック信号ＣＬＫ４におけるハイレベルからローレベルの立ち上がりを緩やかにすることができ、出力電圧Ｖｏｕｔの不要なアンダーシュートを低減させることができる。
【００４７】
また、図８は、インバータＩＮＶ３ａの他の回路例を示した図である。なお、図８では、図４と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図４との相違点のみ説明する。
図８における図４との相違点は、ＰＭＯＳトランジスタＭ１１のソースを電源電圧ＶＤＤに接続すると共に、ＮＭＯＳトランジスタＭ１２のソースと接地電圧ＧＮＤとの間に定電流源２１を接続するようにしたことにある。
【００４８】
このような構成において、インバータＩＮＶ３ａの出力信号であるクロック信号ＣＬＫ４の立ち下がり時間を長くするには、定電流源２１から供給される電流を小さくすればよく、定電流源２１から供給される定電流値をこのように設定することによって、クロック信号ＣＬＫ４の立ち下がり時間を長くすることができる。このようにすることにより、クロック信号ＣＬＫ４の立ち下がり時間を一定の範囲内に収めることができる。なお、定電流源２１の代わりに抵抗を使用してもよいが、クロック信号ＣＬＫ４の立ち下がり時間のばらつきは大きくなる。
なお、図７では、図１の回路構成のチャージポンプ回路で負電圧発生回路を形成した場合を例にして示したが、図５及び図６の回路構成のチャージポンプ回路で負電圧発生回路を形成するようにしてもよく、この場合、図７の場合と同様に、ダイオードＤ１〜Ｄ５の極性を変えると共に入力端子ＩＮを接地電圧ＧＮＤに接続すればよい。
【００４９】
このように、本第２の実施の形態におけるチャージポンプ回路は、負電圧発生回路を形成した場合において、インバータＩＮＶ３ａから出力されるクロック信号ＣＬＫ４の信号レベルの立ち下がり速度を低下させてアンダーシュートを低減させるようにしたことから、クロック信号に重畳したノイズによる影響を低減させて安定した電圧を出力することができる。
【００５０】
一方、前記第１及び第２の各実施の形態において、インバータＩＮＶ３及びＩＮＶ３ａを、図４と図８の各回路を組み合わせた図９のような回路にしてもよい。図９において、電源電圧ＶＤＤとＰＭＯＳトランジスタＭ１１のソースとの間に定電流源１１を接続すると共にＮＭＯＳトランジスタＭ１２のソースと接地電圧ＧＮＤとの間に定電流源２１を接続するようにした。このようにすることにより、第１の実施の形態のようにチャージポンプ回路で昇圧回路を形成した場合のインバータＩＮＶ３と、第２の実施の形態のようにチャージポンプ回路を負電圧発生回路を形成した場合のインバータＩＮＶ３ａを同じ回路にすることができる。すなわち、第１の実施の形態のようにチャージポンプ回路で昇圧回路を形成した場合は、図９の定電流源１１から供給される電流を小さくすればよく、第２の実施の形態のようにチャージポンプ回路を負電圧発生回路を形成した場合は、図９の定電流源２１から供給される電流を小さくすればよい。
【００５１】
また、前記第１及び第２の各実施の形態では、４段構成のチャージポンプ回路を例にして説明したが、本発明は、これに限定するものではなく、１段構成及び複数段構成の各チャージポンプ回路に適用するものである。また、前記第１及び第２の各実施の形態において、ダイオードＤ１〜Ｄ５の代わりにスイッチング素子を使用してもよく、この場合、各スイッチング素子は容量素子Ｃ１〜Ｃ４に入力されるクロック信号によってスイッチング制御が行われるようにしてもよいし、外部の制御回路から入力される制御信号によってスイッチング制御が行われるようにしてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態におけるチャージポンプ回路の回路例を示した図である。
【図２】図１のチャージポンプ回路における各接続部の波形例及び出力電圧の波形例を示した図である。
【図３】図１のインバータＩＮＶ３の回路例を示した図である。
【図４】図１のインバータＩＮＶ３の他の回路例を示した図である。
【図５】本発明の第１の実施の形態におけるチャージポンプ回路の他の回路例を示した図である。
【図６】本発明の第１の実施の形態におけるチャージポンプ回路の他の回路例を示した図である。
【図７】本発明の第２の実施の形態におけるチャージポンプ回路の回路例を示した図である。
【図８】図７のインバータＩＮＶ３ａの回路例を示した図である
【図９】インバータＩＮＶ３及びＩＮＶ３ａの他の回路例を示した図である。
【図１０】従来のチャージポンプ回路の回路例を示した図である。
【図１１】従来のチャージポンプ型昇圧回路の回路例を示した図である。
【図１２】従来のチャージポンプ型負電圧発生回路の回路例を示した図である。
【図１３】従来のチャージポンプ回路で構成した昇圧回路の回路例を示した図である。
【図１４】図１３の具体的な回路例を示した図である。
【図１５】図１４のチャージポンプ回路における各接続部の波形例及び出力電圧の波形例を示した図である。
【符号の説明】
【００５３】
１，１ａ  チャージポンプ回路
２  クロック信号発生回路
Ｄ１〜Ｄ５  ダイオード
Ｃ１〜Ｃ４  容量素子
ＩＮＶ１〜ＩＮＶ５，ＩＮＶ３ａ  インバータ
【図１】
0005057883.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005057883.tif 000007
【図７】
0005057883.tif 000008
【図８】
0005057883.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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