(57)【特許請求の範囲】
【請求項１】
各々が所定範囲で各ステージで独立して部分的なＡ／Ｄ変換処理が可能な複数のステージ部分を有するパイプライン型ＡＤＣであって、
前記パイプライン型ＡＤＣは、前記複数のステージ部分に含まれる第１及び第２のステージ部分を内蔵する少なくとも一つのステージ回路を有し、
前記少なくとも一つのステージ回路は、
サンプルモード時にアナログ入力に関連する入力関連電圧をサンプリングし、ホールドモード時に前記入力関連電圧に基づく第１のステージ出力電圧をその出力部である第１のステージ出力部より出力する第１ステージ部分と、
サンプルモード時に第１の余り出力をサンプリングし、ホールドモード時に前記第１の余り出力に基づく第２のステージ出力電圧をその出力部である第２のステージ出力部より出力する第２ステージ部分と、
第１〜第４の増幅入力部を有し、前記第１，第２の増幅入力部間の電位差及び前記第３，第４の増幅入力部の電位差を増幅して増幅出力部より出力電圧を得る共用増幅器とを備え、前記第１の増幅入力部が前記第１ステージ部分のホールドモード時に前記第１のステージ出力部に接続され、前記第３の増幅入力部が前記第２ステージ部分のホールドモード時に前記第２のステージ出力部に接続され、前記第２及び第４の増幅入力部に第１及び第２の比較用電圧が付与され、
前記第１及び第２のステージ部分間において、サンプルモードとホールドモードとが互いに重複することなく交互に入れ替わり実行され、
前記共用増幅器は、前記第１ステージ部分のホールドモード時において前記第１の余り出力として前記出力電圧を得、前記第２ステージ部分のホールドモード時において第２の余り出力として前記出力電圧を得、
前記少なくとも一つのステージ回路は、
前記第１ステージ部分のサンプルモード時において、前記第１の増幅入力部の電位をリセット電圧に初期化する第１のリセット手段と、
前記第２ステージ部分のサンプルモード時において、前記第３の増幅入力部の電位を前記リセット電圧に初期化する第２のリセット手段とをさらに備える、
パイプライン型ＡＤＣ。
【請求項２】
請求項１記載のパイプライン型ＡＤＣであって、
前記リセット電圧は前記第１及び第２の比較用電圧と同一電圧であり、
前記第１のステージ出力部と前記第１の増幅入力部とは常時電気的に接続され、前記第２のステージ出力部と前記第３の増幅入力部とは常時電気的に接続され、
前記第１のリセット手段は、前記第１ステージ部分内に設けられ、前記第１ステージ部分のサンプルモード時において前記第１のステージ出力部の電位を前記リセット電圧に初期化する手段を含み、
前記第２のリセット手段は、前記第２ステージ部分内に設けられ、前記第２ステージ部分のサンプルモード時において前記第２のステージ出力部の電位を前記リセット電圧に初期化する手段を含む、
パイプライン型ＡＤＣ。
【請求項３】
請求項１記載のパイプライン型ＡＤＣであって、
前記共用増幅器は、前記第１〜第４の増幅入力部を有する差動入力部分がＰ型のトランジスタにより構成される共用増幅器を含み、
前記リセット電圧は電源電圧を含む、
パイプライン型ＡＤＣ。
【請求項４】
請求項１記載のパイプライン型ＡＤＣであって、
前記共用増幅器は、前記第１〜第４の増幅入力部を有する差動入力部分がＮ型のトランジスタにより構成される共用増幅器を含み、
前記リセット電圧は接地レベルを含む、
パイプライン型ＡＤＣ。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載のパイプライン型ＡＤＣであって、
前記共用増幅器は差動入力部が５以上の多入力差動入力部を有する多入力共用増幅器を含み、
前記多入力共用増幅器において、多入力差動入力部のうち前記第１〜第４の増幅入力部として用いない余剰部分を完全非動作状態に固定される、
パイプライン型ＡＤＣ。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載のパイプライン型ＡＤＣであって、
前記入力関連電圧は互いに相補関係にある一方及び他方入力関連電圧を含み、
前記第１の余り出力は互いに相補関係にある第１の一方余り出力及び第１の他方余り出力を含み、
前記第２の余り出力は互いに相補関係にある第２の一方余り出力及び第２の他方余り出力を含み、
前記共用増幅器の前記出力電圧は互いに相補関係にある一方及び他方出力電圧を含み、
前記第１のステージ部分は第１の一方入出力部分及び第１の他方入出力部分を含み、前記第１のステージ出力部は第１の一方ステージ出力部及び第１の他方ステージ出力部を含み、
前記第１の一方入出力部分は、サンプルモード時に前記第１の一方入力関連電圧をサンプリングし、ホールドモード時に前記第１の一方入力関連電圧に基づく第１の一方ステージ出力電圧をその出力部である前記第１の一方ステージ出力部より出力し、
前記第１の他方入出力部分は、サンプルモード時に前記第１の他方入力関連電圧をサンプリングし、ホールドモード時に前記第１の他方入力関連電圧に基づく第１の他方ステージ出力信号をその出力部である前記第１の他方ステージ出力部より出力し、
前記第２ステージ部分は第２の一方入出力部分及び第２の他方入出力部分を含み、
前記第２の一方入出力部分は、サンプルモード時に前記第１の一方余り出力をサンプリングし、ホールドモード時に前記第１の一方余り出力に基づく第２の一方ステージ出力電圧をその出力部である前記第２の一方ステージ出力部より出力し、
前記第２の他方入出力部分は、サンプルモード時に前記第１の他方余り出力をサンプリングし、ホールドモード時に前記第１の他方余り出力に基づく第２の他方ステージ出力差電圧をその出力部である第２の他方ステージ出力部より出力し、
第１のリセット手段は、前記第１ステージ部分のサンプルモード時において、前記第１の一方ステージ出力部及び前記第１の他方ステージ出力部の電位を前記リセット電圧に初期化するリセット手段を含み
第２のリセット手段は、前記第２ステージ部分のサンプルモード時において、前記第２の一方ステージ出力部及び前記第２の他方ステージ出力部の電位を前記リセット電圧に初期化するリセット手段含み、
前記共用増幅器において、前記第１の増幅入力部が前記第１ステージ部分のホールドモード時に前記第１の他方ステージ出力部に接続され、前記第２の増幅入力部が前記第１ステージ部分のホールドモード時に前記第１の一方ステージ出力部に接続され、前記第３の増幅入力部が前記第２ステージ部分のホールドモード時に前記第２の他方ステージ出力部に接続され、前記第４の増幅入力部が前記第２ステージ部分のホールドモード時に前記第２の一方ステージ出力部に接続され、
前記第１の比較用電圧は前記第１ステージ部分のホールドモード時において前記第１の一方ステージ出力部より得られる前記第１の一方ステージ出力電圧を含み、前記第２の比較用電圧は前記第２ステージ部分のホールドモードにおいて前記第２の一方ステージ出力部より得られる前記第２の一方ステージ出力電圧を含み、
前記共用増幅器は、前記第１ステージ部分のホールドモード時において前記第１の一方余り出力及び第１の他方余り出力として前記一方及び他方出力電圧を得、前記第２ステージ部分のホールドモード時において前記第２の一方余り出力及び第２の他方余り出力として前記一方及び他方出力電圧を得る、
パイプライン型ＡＤＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パイプライン型ＡＤＣ（Ａ／Ｄ変換回路）に関する。
【背景技術】
【０００２】
図１７は従来のパイプライン型ＡＤＣの構成を示すブロック図である。図１７で示したパイプライン型ＡＤＣはアナログ入力ＡinをＡ／Ｄ変換して７ビットの出力データＤout＜６：０＞を出力する７ビット構成を呈している。
【０００３】
図１７に示すように、サンプルホールド部（Ｓ／Ｈ）５０はアナログ入力Ａinをサンプリングしてサンプルホールド出力値ＳＨoutをステージ回路５１に出力する。
【０００４】
ステージ回路５１はサンプルホールド出力値ＳＨoutに基づき第１ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ１＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ１を次段のステージ回路５２に出力する。
【０００５】
ステージ回路５２は余り出力ＳＴ１に基づき第２ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ２＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ２を次段のステージ回路５３に出力する。
【０００６】
ステージ回路５３は余り出力ＳＴ２に基づき第３ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ３＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ３を次段のステージ回路５４に出力する。
【０００７】
ステージ回路５４は余り出力ＳＴ３に基づき第４ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ４＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ４を次段の３ビットＡＤＣ５５に出力する。上述したステージ回路５１〜５４はそれぞれ１．５ビットのステージ回路として機能する。
【０００８】
３ビットＡＤＣ５５はフラッシュ型で構成され、余り出力ＳＴ４に基づき３ビットのＡ／Ｄ変換結果である変換データＤ５＜２：０＞を誤り訂正回路５６に出力する。
【０００９】
誤り訂正回路５６は、変換データＤ１＜１：０＞、変換データＤ２＜１：０＞、変換データＤ３＜１：０＞、変換データＤ４＜１：０＞及び変換データＤ５＜２：０＞に基づき誤り訂正処理を行いながら出力データＤout＜６：０＞を出力する。
【００１０】
図１８はステージ回路５２の内部構成を模試的に示す説明図である。図１８はステージ回路５２を機能で分類した構成を示している。同図に示すように、ステージ回路５２はステージ回路５１より得た余り出力ＳＴ１をサンプルホールド回路２１によりサンプリングするとともに、２ビットＡＤＣ２２よってＡ／Ｄ変換して変換データＤ２＜１：０＞を得る。そして、変換データＤ２＜１：０＞は外部の誤り訂正回路５６（図示せず）に出力されるともに２ビットＤＡＣ２３によってＤＡ変換され出力Ｖ２３として得られる。
【００１１】
そして、アナログ演算回路２４によって余り出力ＳＴ１と出力Ｖ２３との差がとられ、この差（ＳＴ１−Ｖ２３）が増幅回路２５によって倍増された後、余り出力ＳＴ２として出力される。
【００１２】
図１９及び図２０はステージ回路５２の実際の回路構成を示す回路図である。図１９はサンプルモード（Sample Mode）時、図２０はホールドモード(Hold Mode)時のスイッチング状況を示している。同図に示すように、ステージ回路５２はコンパレータ７１，７２、ラッチ回路７３ａ、マルチプレクサ回路７３ｂ、複数のスイッチＳＷ１，ＳＷ２、キャパシタ７４，７５及びオペアンプ７６から構成される。
【００１３】
コンパレータ７１は余り出力ＳＴ１と参照電圧＋Ｖref／４とを比較し、その比較結果をラッチ回路７３ａに出力する。コンパレータ７２は余り出力ＳＴ１と参照電圧−Ｖref／４とを比較し、その比較結果をラッチ回路７３ａに出力する。なお、本明細書中において、参照電圧−Ｖref／４とは正確には（Ｖref−Ｖref／４）を意味する。また、参照電圧＋Ｖref／４とは正確には（０＋Ｖref／４）を意味する。
【００１４】
ラッチ回路７３ａはコンパレータ７１，７２の比較結果をラッチし、変換データＤ２＜１：０＞として外部（誤り訂正回路５６）に出力する。
【００１５】
マルチプレクサ回路７３ｂはラッチ回路７３ａにラッチされた変換データＤ２＜１：０＞をＤ／Ａ変換した参照電圧Ｖｒを出力する。
【００１６】
マルチプレクサ回路７３ｂの出力はスイッチＳＷ２を介してノードＮ１２に接続される。ノードＮ１２はスイッチＳＷ１を介して余り出力ＳＴ１（の入力部）と接続される。
【００１７】
また、ノードＮ１２とノードＮ１３との間に容量値Ｃｓのキャパシタ７５が介挿され、ノードＮ１３とコモン電圧ＶＣＭ（の入力部）とがスイッチＳＷ１を介して接続される。また、ノードＮ１３とノードＮ１４とがスイッチＳＷ２を介して接続される。ノードＮ１４とコモン電圧ＶＣＭとがスイッチＳＷ１を介して接続される。
【００１８】
オペアンプ７６は負入力がノードＮ１４に接続され、正入力にコモン電圧ＶＣＭを受ける。オペアンプ７６の出力であるノードＮ１５から余り出力ＳＴ２が出力される。また、ノードＮ１５はスイッチＳＷ１を介してコモン電圧ＶＣＭと接続される。
【００１９】
なお、コモン電圧ＶＣＭとは、オペアンプ７６等の差動増幅回路の差動入力における基準電圧を意味し、接地レベル，電源電圧Ｖdd間の中間電位に設定されるのが一般的である。なお、コモン電圧ＶＣＭとして、接地レベル，電源電圧Ｖddを含み、接地レベル，電源電圧Ｖdd間の任意の電位に設定することが可能である。
【００２０】
ノードＮ１５はスイッチＳＷ２を介してノードＮ１１とも接続される。ノードＮ１１はスイッチＳＷ１を介して余り出力ＳＴ１と接続され、ノードＮ１１とノードＮ１３との間に容量値Ｃｆのキャパシタ７４が介挿される。
【００２１】
図１９に示すように、サンプルモード時には、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ１が全てオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。
【００２２】
このようなサンプルモード時において、キャパシタ７４，７５の端子間電圧は余り出力ＳＴ１の電圧に追従する。
【００２３】
図２０に示すように、ホールドモード時には、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１が全てオフ状態となる。
【００２４】
このようなホールドモード時において、余り出力ＳＴ１とある閾値(+Vref/4,-Vref/4)とを比較するコンパレータ７１，７２の比較結果からマルチプレクサ回路７３ｂにより選択された参照電圧Ｖｒと、上述したサンプルモードでキャパシタ７４，７５に蓄積された電圧とに基づくを演算処理が実行される。その結果、ノードＮ１５より余り出力ＳＴ２を得ることができる。
【００２５】
図２１及び図２２は互いに直列に接続されたステージ回路５２及びステージ回路５３の動作状態を示す回路図である。図２１はサンプルモード状態、図２２はホールドモード状態のスイッチング状況を示している。同図に示すように、ステージ回路５３はコンパレータ８１，８２、ラッチ回路８３ａ、マルチプレクサ回路８３ｂ、複数のスイッチＳＷ１，ＳＷ２、キャパシタ８４，８５及びオペアンプ８６から構成される。
【００２６】
コンパレータ８１は余り出力ＳＴ２と参照電圧＋Ｖref／４とを比較し、その比較結果をラッチ回路８３ａに出力する。コンパレータ８２は余り出力ＳＴ２と参照電圧−Ｖref／４とを比較し、その比較結果をラッチ回路８３ａに出力する。
【００２７】
ラッチ回路８３ａはコンパレータ８１，８２の比較結果をラッチし、変換データＤ３＜１：０＞として外部（誤り訂正回路５６）に出力する。
【００２８】
マルチプレクサ回路８３ｂはラッチ回路８３ａにラッチされた変換データＤ３＜１：０＞をＤ／Ａ変換した参照電圧Ｖｒを出力する。
【００２９】
マルチプレクサ回路８３ｂの出力はスイッチＳＷ２を介してノードＮ２２に接続される。ノードＮ２２はスイッチＳＷ１を介して余り出力ＳＴ２（の入力部）と接続される。
【００３０】
また、ノードＮ２２とノードＮ２３との間に容量値Ｃｓのキャパシタ８５が介挿され、ノードＮ２３とコモン電圧ＶＣＭ（の入力部）とがスイッチＳＷ１を介して接続される。また、ノードＮ２３とノードＮ２４とがスイッチＳＷ２を介して接続される。ノードＮ２４とコモン電圧ＶＣＭとがスイッチＳＷ１を介して接続される。
【００３１】
オペアンプ８６は負入力がノードＮ２４に接続され、正入力にコモン電圧ＶＣＭを受ける。オペアンプ８６の出力であるノードＮ２５から余り出力ＳＴ３が出力される。また、ノードＮ２５はスイッチＳＷ１を介してコモン電圧ＶＣＭと接続される。
【００３２】
ノードＮ２５はスイッチＳＷ２を介してノードＮ２１とも接続される。ノードＮ２１はスイッチＳＷ１を介して余り出力ＳＴ２と接続され、ノードＮ２１とノードＮ２３との間に容量値Ｃｆのキャパシタ８４が介挿される。
【００３３】
図２１に示すように、ホールドモード時には、ステージ回路５３の複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１が全てオフ状態となる。
【００３４】
図２２に示すように、サンプルモード時には、ステージ回路５３は、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ１が全てオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。
【００３５】
なお、ステージ回路５３のホールドモード時及びサンプルモード時の動作は、ステージ回路５２と同様に行われる。すなわち、変換対象が余り出力ＳＴ１から余り出力ＳＴ２に代わる以外、ステージ回路５３はステージ回路５２と同様な動作を実行する。
【００３６】
このように、パイプライン型ＡＤＣの直列に接続されるステージ回路間においては、一方がサンプルモードであると他方は必ずホールドモードとなる動作特質が存在する。
【００３７】
この動作特質を利用して、１つのオペアンプを直列に接続される２つのステージ回路間で共有し、低消費電力化とレイアウトの小面積化を実現しようとした回路が、非特許文献１に開示されている。
【００３８】
図２３は非特許文献１に開示された従来の縦型シェアードアンプ構成のパイプライン型ＡＤＣの構成を示すブロック図である。図２３で示したパイプライン型ＡＤＣはアナログ入力ＡinをＡ／Ｄ変換して７ビットの出力データＤout＜６：０＞を出力する７ビット構成を呈している。
【００３９】
図２３に示すように、サンプルホールド部５０はアナログ入力Ａinをサンプリングしてサンプルホールド出力値ＳＨoutをステージ回路５７に出力する。
【００４０】
ステージ回路５７はサンプルホールド出力値ＳＨoutに基づき第１及び第２ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ１＜１：０＞及び変換データＤ２＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ１２を次段のステージ回路５８に出力する。
【００４１】
ステージ回路５８は余り出力ＳＴ１２に基づき第３及び第４ステージにおけるＡ／Ｄ変換処理を実行し、変換データＤ３＜１：０＞及び変換データＤ４＜１：０＞を誤り訂正回路５６に出力するとともに、余り出力ＳＴ３４を３ビットＡＤＣ５５に出力する。
【００４２】
３ビットＡＤＣ５５はフラッシュ型で構成され、余り出力ＳＴ３４に基づき３ビットのＡ／Ｄ変換結果である変換データＤ５＜２：０＞を誤り訂正回路５６に出力する。
【００４３】
誤り訂正回路５６は、変換データＤ１＜１：０＞、変換データＤ２＜１：０＞、変換データＤ３＜１：０＞、変換データＤ４＜１：０＞及び変換データＤ５＜３：０＞に基づき誤り訂正処理を行いながら出力データＤout＜６：０＞を出力する。
【００４４】
図２４はステージ回路５７の実際の回路構成を示す回路図である。同図に示すように、ステージ回路５７は第１ステージ部５７ａ、第２ステージ部５７ｂ及びオペアンプ共用部５７ｃから構成される。
【００４５】
同図において、第１ステージ部５７ａがサンプルモード（Sample Mode）時、第２ステージ部５７ｂホールドモード(Hold Mode)時のスイッチング状況を示している。
【００４６】
第１ステージ部５７ａは、コンパレータ６１，６２、ラッチ回路６３ａ、マルチプレクサ回路６３ｂ、複数のスイッチＳＷ１，ＳＷ２及びキャパシタ６４，６５から構成される。これらの接続構成は図２１及び図２２で示したステージ回路５２と同様である（オペアンプ７６相当部分除く）。なお、第１ステージ部５７ａのコンパレータ６１，６２、ラッチ回路６３ａ、マルチプレクサ回路６３ｂ、複数のスイッチＳＷ１，ＳＷ２及びキャパシタ６４，６５は、ステージ回路５２のコンパレータ７１，７２、ラッチ回路７３ａ、マルチプレクサ回路７３ｂ、複数のスイッチＳＷ１，ＳＷ２及びキャパシタ７４，７５に対応する。また、第１ステージ部５７ａのノードＮ４１〜Ｎ４４はステージ回路５２のノードＮ１１〜Ｎ１４に対応する。
【００４７】
一方、第２ステージ部５７ｂは図２１及び図２２で示した従来構成のステージ回路５２に相当する（オペアンプ７６を除く）。
【００４８】
共用オペアンプ７７は負入力が第２ステージ部５７ｂのノードＮ１４に接続され、正入力にコモン電圧ＶＣＭを受ける。共用オペアンプ７７の出力部であるノードＮ１５より余り出力ＳＴ１２が得られる。また、ノードＮ１５はスイッチＳＷ２を介して第１ステージ部５７ａのノードＮ４１に接続されるとともに、スイッチＳＷ２を介して第２ステージ部５７ｂのノードＮ１１に接続される。
【００４９】
図２５及び図２６はステージ回路５７の動作状況を模試的に示す回路図である。これらの図に示すように、第１ステージ部５７ａのうちコンパレータ６１，６２、ラッチ回路６３ａ及びマルチプレクサ回路６３ｂからなる第１ステージＡＤ・ＤＡ変換部分９３（図２４参照）を省略し、第１ステージ部分９１として示している。同様に、第２ステージ部５７ｂのうちコンパレータ７１，７２、ラッチ回路７３ａ及びマルチプレクサ回路７３ｂからなる第２ステージＡＤ・ＤＡ変換部分９４（図２４参照）を省略し、第２ステージ部分９２として示している。
【００５０】
第１ステージ部分９１への入力電圧Ｖｉはサンプルホールド出力値ＳＨoutを意味し、参照電圧Ｖｒは第１ステージＡＤ・ＤＡ変換部分９３のマルチプレクサ回路６３ｂからの出力電圧を意味し、参照電圧Ｖｒ（１）は第２ステージＡＤ・ＤＡ変換部分９４のマルチプレクサ回路７３ｂからの出力電圧を意味する。
【００５１】
また、図２５及び図２６においては、共用オペアンプ７７の負入力の入力容量であるキャパシタ７８（容量値Ｃｐ）の存在を示している。このキャパシタ７８は一方電極が共用オペアンプ７７の負入力に接続され、他方電極がコモン電圧ＶＣＭが付与される。
【００５２】
なお、図２５は第１の状態（第１ステージ部分９１がサンプルモード時、第２ステージ部分９２がホールドモード時）を示しており、図２６は第２の状態（第１ステージ部分９１がホールドモード時、第２ステージ部分９２がサンプルモード時）を示している。
【００５３】
ステージ回路５７の第１の状態を示す図２５において、第１ステージ部分９１はサンプルモード状態であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ１が全てオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。一方、第２ステージ部分９２はホールドモード状態であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１が全てオフ状態となる。
【００５４】
このとき、第１ステージ部分９１におけるキャパシタ６４，６５のノードＮ４３側の電荷Ｑａは、以下の式(1)で表される。
【００５５】
【数１】
0004944715.tif 000002
【００５６】
また、キャパシタ７８の一方電極，他方電極間に電位差Ｖｘが発生する。すなわち、キャパシタ７８の一方電極の電位は電位差Ｖｘ＋コモン電圧ＶＣＭとなる。したがって、電位差Ｖｘは｛Ｖｘ＝−（Ｖｏ／Ａ）｝で表される。なお、「Ａ」は共用オペアンプ７７の増幅率、Ｖｏは共用オペアンプ７７の出力電圧を意味する。
【００５７】
この電位差Ｖｘにより、共用オペアンプ７７のキャパシタ７８に以下の式(2)で示す電荷Ｑｐが蓄積される。
【００５８】
【数２】
0004944715.tif 000003
【００５９】
このキャパシタ７８に電荷が蓄積された状態で、第１の状態（図２５）から第２の状態（図２６）に変化した場合を考える。
【００６０】
ステージ回路５７の第２の状態を示す図２６において、第１ステージ部分９１はホールドモード時であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１が全てオフ状態となる。一方、第２ステージ部分９２はサンプルモード時であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ１が全てオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。
【００６１】
このとき、ノードＮ４４側におけるキャパシタ７８の蓄積電荷Ｑｂは以下の式(3)で表される。なお、電位差Ｖｘ１は第２の状態におけるキャパシタ７８の一方電極側の電位差を意味し、出力電圧Ｖｏ１との間に｛Ｖｘ１＝−Ｖｏ１／Ａ｝の関係を有する。
【００６２】
【数３】
0004944715.tif 000004
【００６３】
そして、電荷保存則より、｛Ｑａ＋Ｑｐ＝Ｑｂ｝が成り立つことから、出力電圧Ｖｏ１が以下の式(4)により求められる。
【００６４】
【数４】
0004944715.tif 000005
【００６５】
ここで、｛（Ｃｓ＋Ｃｆ＋Ｃｐ）／Ａ＜＜Ｃｆ｝とすると、式(4)から式(5)に簡略化される。
【００６６】
【数５】
0004944715.tif 000006
【００６７】
この式(5)の二重下線で示したがオフセットとして出力される。上記非特許文献１では、これを"Memory Effect"として記述されている。また、このオフセットは、第１の状態と第２の状態とを繰り返すごとに大きくなっていく傾向を有する。
【００６８】
【非特許文献１】krishnaswamy Nagaraj, H.Scott Fetterman, Joseph Anidjar, Stephen H.Lewis and Robert G.Renninger, "A 250-mW, 8-b, 52-Msamples/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifers", IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL 32,NO. 3, MARCH 1997
【発明の開示】
【発明が解決しようとする課題】
【００６９】
図２７は上記"Memory Effect"によるオフセットの増加現象を模式的に示す説明図である。なお、図２７の(a) 〜(e) において、説明の都合上、図２５及び図２６の内容を簡略化して示している。
【００７０】
同図に示すように、パイプライン型ＡＤＣにおけるステージ回路５７は第１の状態と第２の状態とを交互に繰り返す。すなわち、ステージ回路５７は(a) 〜(e) の順で動作を行い、(a) 〜(e) のうち、(a) ，(c) 及び(e) の際は第１の状態となり、(b) 及び(d) の際は第２の状態となる。以下、図２７を参照して、ステージ回路５７の動作を説明する。
【００７１】
まず、図２７の(a) に示すように、ステージ回路５７の第１ステージ部分９１はサンプルモードとなり、第２ステージ部分９２がホールドモードとなり、共用オペアンプ７７より出力電圧Ｖｏが得られる。なお、参照電圧Ｖｒ（０）は第２ステージＡＤ・ＤＡ変換部分９４の参照電圧Ｖｒを意味する。このとき、出力電圧Ｖｏが得られる。
【００７２】
次に、図２７の(b) に示すように、ステージ回路５７の第１ステージ部分９１はホールドモードとなり、第２ステージ部分９２がサンプルモードとなり、共用オペアンプ７７より以下の式(6)に示す出力電圧Ｖｏ１が得られる。なお、参照電圧Ｖｒ（１）は第１ステージＡＤ・ＤＡ変換部分９３の参照電圧Ｖｒを意味する。なお、式(6)において、電位差Ｖｘ１（＝−Ｖｏ１／Ａ）を意味する。
【００７３】
【数６】
0004944715.tif 000007
【００７４】
その後、図２７の(c) に示すように、ステージ回路５７の第１ステージ部分９１はサンプルモードとなり、第２ステージ部分９２がホールドモードとなり、共用オペアンプ７７より以下の式(7)に示す出力電圧Ｖｏ２が得られる。なお、参照電圧Ｖｒ（２）は第２ステージＡＤ・ＤＡ変換部分９４の参照電圧Ｖｒを意味する。また、式(7)において、電位差Ｖｘ２（＝−Ｖｏ２／Ａ）を意味し、斜線部分は数式として無視できる部分を意味する。
【００７５】
【数７】
0004944715.tif 000008
【００７６】
次に、図２７の(d) に示すように、ステージ回路５７の第１ステージ部分９１はホールドモードとなり、第２ステージ部分９２がサンプルモードとなり、共用オペアンプ７７より以下の式(8)に示す出力電圧Ｖｏ２が得られる。なお、参照電圧Ｖｒ（３）は第１ステージＡＤ・ＤＡ変換部分９３の参照電圧Ｖｒを意味する。なお、式(8)において、電位差Ｖｘ３（＝−Ｖｏ３／Ａ）を意味し、斜線部分は数式として無視できる部分を意味する。
【００７７】
【数８】
0004944715.tif 000009
【００７８】
さらに、図２７の(e) に示すように、ステージ回路５７の第１ステージ部分９１はサンプルモードとなり、第２ステージ部分９２がホールドモードとなり、共用オペアンプ７７より以下の式(9)に示す出力電圧Ｖｏ４が得られる。なお、参照電圧Ｖｒ（４）は第２ステージＡＤ・ＤＡ変換部分９４の参照電圧Ｖｒを意味する。なお、式(9)において、電位差Ｖｘ４（＝Ｖｏ４／Ａ）を意味し、斜線部分は数式として無視できる部分を意味する。
【００７９】
【数９】
0004944715.tif 000010
【００８０】
このように、シェアードアンプ構成のパイプライン型ＡＤＣを構成する場合、構成部であるステージ回路５７は動作繰り返す毎に、オフセット（式(6)〜式(9)の二重下線部分）が増加する現象が生じる。このため、ＡＤ変換精度が劣化してしまうという問題点があった。
【００８１】
この発明は上記問題点を解決するためになされたもので、低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を有するパイプライン型ＡＤＣを得ることを目的とする。
【課題を解決するための手段】
【００８２】
この発明の一実施の形態によれば、パイプライン型ＡＤＣは第１及び第２のステージ部分間において共用増幅器を共用している。そして、第１ステージ部分内に設けられ、第１ステージ部分のサンプルモード時において、共用増幅部の第１負入力の電位をリセット電圧に初期化する第１のリセット手段を有する。さらに、パイプライン型ＡＤＣは、第２ステージ部分内に設けられ、第２ステージ部分のサンプルモード時において上記共用増幅部の第２負入力の電位をリセット電圧に初期化する第２のリセット手段を有する。
【発明の効果】
【００８３】
この実施の形態によれば、パイプライン型ＡＤＣは第１及び第２のステージ部分間において共用増幅器を共用することにより、低消費電力化とレイアウトの小面積化を図っている。
【００８４】
加えて、第１及び第２のステージ部分はそれぞれサンプルモード時毎に共用増幅器の第１及び第２負入力の電位をリセット電圧に初期化する第１及び第２のリセット手段を有している。このため、パイプライン型ＡＤＣは、高いＡ／Ｄ変換精度を発揮することができる。
【発明を実施するための最良の形態】
【００８５】
＜実施の形態１＞
図１はこの発明の実施の形態１である縦型シェアードアンプ構成のパイプライン型ＡＤＣの構成を示すブロック図である。図１で示したパイプライン型ＡＤＣはアナログ入力ＡinをＡ／Ｄ変換して７ビットの出力データＤout＜６：０＞を出力する７ビット構成を呈している。
【００８６】
図１に示すように、サンプルホールド部１０はアナログ入力Ａinをサンプリングしてサンプルホールド出力値ＳＨoutをステージ回路１に出力する。
【００８７】
ステージ回路１はサンプルホールド出力値ＳＨoutに基づき第１及び第２ステージ用の変換範囲におけるそれぞれのＡ／Ｄ変換処理（部分的なＡ／Ｄ変換処理）を実行し、変換データＤ１＜１：０＞及び変換データＤ２＜１：０＞を誤り訂正回路６に出力するとともに、余り出力ＳＴ１２を次段のステージ回路２に出力する。変換データＤ１＜１：０＞はステージ回路１の第１ステージ部分により得られ、変換データＤ２＜１：０＞はステージ回路１の第２ステージ部分より得られる。
【００８８】
ステージ回路２は余り出力ＳＴ１２に基づき第３及び第４ステージ用の変換範囲におけるＡ／Ｄ変換処理を実行し、変換データＤ３＜１：０＞及び変換データＤ４＜１：０＞を誤り訂正回路６に出力するとともに、余り出力ＳＴ３４を３ビットＤＡＣ５に出力する。変換データＤ３＜１：０＞はステージ回路２の第３ステージ部分により得られ、変換データＤ４＜１：０＞はステージ回路２の第４ステージ部分より得られる。
【００８９】
３ビットＤＡＣ５はフラッシュ型で構成され、余り出力ＳＴ３４に基づき３ビットのＡ／Ｄ変換結果である変換データＤ５＜２：０＞を誤り訂正回路６に出力する。
【００９０】
誤り訂正回路６は、変換データＤ１＜１：０＞、変換データＤ２＜１：０＞、変換データＤ３＜１：０＞、変換データＤ４＜１：０＞及び変換データＤ５＜３：０＞に基づき誤り訂正処理を行いながら出力データＤout＜６：０＞を出力する。
【００９１】
図２及び図３はステージ回路１の動作状況を模試的に示す回路図である。これらの図に示すように、ステージ回路１は第１ステージ部分１１、第２ステージ部分１２、共用オペアンプ３７、キャパシタ３８及び４８を主要構成としている。
【００９２】
図２において、第１ステージ部分１１がサンプルモード（Sample Mode）時、第２ステージ部５７ｂホールドモード(Hold Mode)時のスイッチング状況を示している。
【００９３】
第１ステージ部分１１は、複数のスイッチＳＷ１，ＳＷ２，ＳＷａ及びキャパシタ３４，３５から構成される。なお、スイッチＳＷａはノードＮ３とコモン電圧ＶＣＭとの間に設けられる。これらの接続構成は図２５で示した第１ステージ部分９１と同様である。第１ステージ部分１１のキャパシタ３４及び３５は第１ステージ部分９１のキャパシタ６４及び６５に対応し、第１ステージ部分１１のノードＮ１〜Ｎ３は第１ステージ部分９１のノードＮ４１〜Ｎ４３に対応する。
【００９４】
また、ノードＮ３，コモン電圧ＶＣＭ間のスイッチＳＷａはノードＮ４３，コモン電圧ＶＣＭ間のスイッチＳＷ１に対応する。このスイッチＳＷａはスイッチＳＷ１と同じタイミングでオン，オフする。
【００９５】
また、入力電圧Ｖｉ（入力関連電圧）はサンプルホールド部１０より得られるサンプルホールド出力値ＳＨoutを意味し、参照電圧Ｖｒは図２４で示した第１ステージＡＤ・ＤＡ変換部分９３と同様な構成の第１ステージＡＤ・ＤＡ変換部分より出力される参照電圧Ｖｒを意味する。
【００９６】
第２ステージ部分１２は、複数のスイッチＳＷ１，ＳＷ２，ＳＷｂ及びキャパシタ４４，４５から構成される。これらの接続構成は図２５で示した第２ステージ部分９２と同様である。第２ステージ部分１２のキャパシタ４４及び４５は第２ステージ部分９２のキャパシタ７４及び７５に対応し、第２ステージ部分１２のノードＮ６〜Ｎ８は第２ステージ部分９２のノードＮ１１〜Ｎ１３に対応する。
【００９７】
第２ステージ部分１２のノードＮ８はスイッチＳＷｂを介してコモン電圧ＶＣＭに接続される。このスイッチＳＷｂはスイッチＳＷ１と同じタイミングでオン，オフする。
【００９８】
また、参照電圧Ｖｒ（０）は図２４で示した第２ステージＡＤ・ＤＡ変換部分９４と同様な構成の第２ステージＡＤ・ＤＡ変換部分より出力される参照電圧Ｖｒを意味する。
【００９９】
また、第１ステージ部分１１のノードＮ３がノードＮ４に接続され、このノードＮ４が共用オペアンプ３７の第１負入力（第１の増幅入力部）に接続される。同様にして、第２ステージ部分１２のノードＮ８がノードＮ９に接続され、このノードＮ９が共用オペアンプ３７の第２負入力（第２の増幅入力部）に接続される。
【０１００】
ノードＮ４とコモン電圧ＶＣＭ間に共用オペアンプ３７の入力容量であるキャパシタ３８（容量値Ｃｐ１）が存在し、同様にして、ノードＮ９とコモン電圧ＶＣＭ間に入力容量であるキャパシタ４８（容量値Ｃｐ２）が存在する。
【０１０１】
共用オペアンプ３７（共用増幅部）は４入力１出力構成を呈しており、第１負入力，第１正入力（第１，第２の増幅入力部）間の電位差及び第２負入力，第２正入力（第３，第４の増幅入力部）間の電位差を増幅して、ノードＮ１０より出力電圧Ｖｏを出力する。また、共用オペアンプ３７の第１及び第２正入力には、第１及び第２の比較用電圧としてコモン電圧ＶＣＭが付与される。
【０１０２】
なお、図２は第１の状態（第１ステージ部分１１がサンプルモード時、第２ステージ部分１２がホールドモード時）を示しており、図３は第２の状態（第１ステージ部分１１がホールドモード時、第２ステージ部分１２がサンプルモード時）を示している。
【０１０３】
ステージ回路１の第１の状態を示す図２において、第１ステージ部分１１はサンプルモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａのうち複数のスイッチＳＷ１全てとスイッチＳＷａがオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。一方、第２ステージ部分１２はホールドモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａのうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１の全てとスイッチＳＷａがオフ状態となる。
【０１０４】
このとき、第１ステージ部分１１におけるキャパシタ３４，３５のノードＮ３側の電荷Ｑａは、前述した式(1)で表される。このように、第１ステージ部分１１は入力電圧Ｖｉをサンプリングする。
【０１０５】
このとき、オン状態のスイッチＳＷａによって第１ステージ部分１１のノードＮ４（ノードＮ３）はコモン電圧ＶＣＭが付与される。その結果、キャパシタ３８の一方電極，他方電極間に電位差がなくキャパシタ３８の電荷はリセットされ“０”となる。すなわち、キャパシタ３８に前述した式(2)で示す電荷Ｑｐが蓄積されることはない。その後、第１の状態（図２）から第２の状態（図３）に変化した場合を考える。
【０１０６】
なお、上記した以外に、第１ステージ部分１１は、サンプルモード時に入力電圧Ｖｉに対し第１ステージ部分の変換範囲（第１の範囲）のＡ／Ｄ変換処理（第１の部分的なＡ／Ｄ変換処理）を実行し、２ビットの変換データＤ１＜１：０＞（第１の変換データ）を得ている。
【０１０７】
また、第２ステージ部分１２は、ホールドモード時において、サンプリングした余り出力ＳＴ１と変換データＤ２＜１：０＞をＤ／Ａ変換した参照電圧Ｖｒ（０）との電位差に関連する電圧（第２のステージ出力電圧）をノードＮ８を介して共用オペアンプ３７の第２負入力に出力している。
【０１０８】
ステージ回路１の第２の状態を示す図３において、第１ステージ部分１１はホールドモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａのうち複数のスイッチＳＷ２が全てオン状態となり、複数のスイッチＳＷ１の全てとスイッチＳＷａがオフ状態となる。一方、第２ステージ部分１２はサンプルモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２のうち複数のスイッチＳＷ１全てとスイッチＳＷｂがオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。
【０１０９】
このとき、ノードＮ４側におけるキャパシタ３８の蓄積電荷Ｑｂは前述した式(3)で表される。なお、電位差Ｖｘ１は第２の状態におけるキャパシタ３８の一方電極側の電位差を意味し、出力電圧Ｖｏ１との間に｛Ｖｘ１＝−Ｖｏ１／Ａ｝の関係を有する。
【０１１０】
そして、電荷保存則より、｛Ｑａ＝Ｑｂ｝が成り立つことから、出力電圧Ｖｏ１は以下の式(10)により求められる。
【０１１１】
【数１０】
0004944715.tif 000011
【０１１２】
このように、第１ステージ部分１１は、ホールドモード時に入力電圧Ｖｉと変換データＤ１＜１：０＞をＤ／Ａ変換した参照電圧Ｖｒ（１）との電位差に関連する電位差Ｖｘ１（第１のステージ出力電圧）をノードＮ３（第１のステージ出力部）より出力する。
【０１１３】
この際、式(10)に示すように、ステージ回路１より得られる出力電圧Ｖｏ１にはオフセットは存在しない。同様なことは、ステージ回路２においても当てはまる。したがって、実施の形態１のパイプライン型ＡＤＣには"Memory Effect"が生じることはない。
【０１１４】
その結果、実施の形態１のＡＤＣは、共用オペアンプ３７を第１ステージ部分１１と第２ステージ部分１２との間で共用することにより低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を発揮することができる。
【０１１５】
なお、上記した以外に、第２ステージ部分１２は、サンプルモード時に共用オペアンプ３７の出力電圧Ｖｏ１を余り出力ＳＴ１としてサンプリングするとともに、余り出力ＳＴ１に対し第２ステージ部分の変換範囲（第２の範囲）のＡ／Ｄ変換処理（第２の部分的なＡ／Ｄ変換処理）を実行し、２ビットの変換データ変換データＤ２＜１：０＞（第２の変換データ）を得ている。
【０１１６】
また、ステージ回路２もステージ回路１と同様の構成及び動作を行うことは勿論である。但し、第１ステージ部分１１の相当部分は余り出力ＳＴ２を入力電圧Ｖｉとし余り出力ＳＴ３を出力し、第２ステージ部分１２の相当部分は余り出力ＳＴ３を入力し、余り出力ＳＴ４を出力する。
【０１１７】
上述したように、実施の形態１のパイプライン型ＡＤＣを構成するステージ回路１（２）は、第１ステージ部分１１，第２ステージ部分１２間で共用増幅器を共用することにより、ＡＤＣ全体としての低消費電力化とレイアウトの小面積化を図ることができる。
【０１１８】
加えて、ステージ回路１において、第１ステージ部分１１及び第２ステージ部分１２はそれぞれサンプルモード時においてノードＮ４（ノードＮ３）及びノードＮ９（ノードＮ８）の電位をリセット電圧であるコモン電圧ＶＣＭに初期化する第１及び第２のリセット手段（スイッチＳＷａ，ＳＷｂ）を有している。
【０１１９】
このため、第１ステージ部分１１及び第２ステージ部分１２のサンプルモード時に毎に常にノードＮ４及びノードＮ９の電位がコモン電圧ＶＣＭにリセットされるため、上述したように"Memory Effect"が生じることはない。
【０１２０】
したがって、第１ステージ部分１１及び第２ステージ部分１２それぞれのホールドモード時において、その前のサンプルモード時のノードＮ４及びノードＮ９の電位が、共用オペアンプ３７の動作に影響を与えることはない。
【０１２１】
その結果、実施の形態１のパイプライン型ＡＤＣは、低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を発揮することができる。
【０１２２】
（共用オペアンプ３７のプリアンプ部分の具体的構成）
図４〜図１０はそれぞれ共用オペアンプ３７におけるプリアンプ部分の差動増幅器の内部構成例を示す回路図である。いずれも４入力２出力の差動増幅器により実現されている。なお、共用オペアンプ３７はプリアンプの後段にさらにアンプ（以下、「後段アンプ」と呼ぶ）を有している。
【０１２３】
図４に示す差動増幅器ＯＰ１は、ＮＭＯＳトランジスタＱ１〜Ｑ７より構成され、ＮＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ３，Ｑ４とが差動対をなす。
【０１２４】
ノードＮ３２，Ｎ３０間にＮＭＯＳトランジスタＱ１，Ｑ２が並列に設けられ、ノードＮ３１，Ｎ３０間にＮＭＯＳトランジスタＱ３，Ｑ４が並列に設けられ、入力差動対となるＮＭＯＳトランジスタＱ１〜Ｑ４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。
【０１２５】
ノードＮ３０がＮＭＯＳトランジスタＱ７を介して接地され、ＮＭＯＳトランジスタＱ７のゲートには常時オン状態にする固定電圧Ｖｂｎ１が付与される。ＮＭＯＳトランジスタＱ７は定電流源として機能する。
【０１２６】
ドレイン，ゲート共通のＮＭＯＳトランジスタＱ５及びＱ６のドレインが電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＱ５のソースがノードＮ３２に接続され、ＮＭＯＳトランジスタＱ６のソースがノードＮ３１に接続される。ＮＭＯＳトランジスタＱ５及びＱ６は負荷として機能する。
【０１２７】
このような構成において、図４で示す差動増幅器ＯＰ１は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３１，Ｎ３２から出力電圧Ｖ３１，Ｖ３２として出力することができる。
【０１２８】
図５に示す差動増幅器ＯＰ２は、ＮＭＯＳトランジスタＱ１〜Ｑ４，Ｑ７及び抵抗Ｒ１，Ｒ２より構成され、ＮＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ３，Ｑ４とが差動対をなす。
【０１２９】
ＮＭＯＳトランジスタＱ５，Ｑ６が抵抗Ｒ１，Ｒ２に置き換わった点を除き、差動増幅器ＯＰ２は図４で示した差動増幅器ＯＰ１と同様な構成を呈している。抵抗Ｒ１，Ｒ２は負荷として機能する。
【０１３０】
このような構成において、図５で示す差動増幅器ＯＰ２は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３１，Ｎ３２から出力電圧Ｖ３１，Ｖ３２として出力することができる。
【０１３１】
図６に示す差動増幅器ＯＰ３は、ＰＭＯＳトランジスタＱ１１〜Ｑ１４，Ｑ１７及び抵抗Ｒ１１，Ｒ１２より構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２とＰＭＯＳトランジスタＱ１３，Ｑ１４とが差動対をなす。
【０１３２】
ノードＮ３４，Ｎ５０間にＰＭＯＳトランジスタＱ１１，Ｑ１２が並列に設けられ、ノードＮ３３，Ｎ５０間にＰＭＯＳトランジスタＱ１３，Ｑ１４が並列に設けられ、ＰＭＯＳトランジスタＱ１１〜Ｑ１４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。
【０１３３】
ノードＮ５０がＰＭＯＳトランジスタＱ１７を介して電源電圧Ｖddに接続され、ＰＭＯＳトランジスタＱ１７のゲートには常時オン状態にする固定電圧Ｖｂｐ１が付与される。ＰＭＯＳトランジスタＱ１７は定電流源として機能する。
【０１３４】
抵抗Ｒ１１及びＲ１２の一端がノードＮ３４及びＮ３３に接続され、他端が接地される。抵抗Ｒ１１及びＲ１２は負荷として機能する。
【０１３５】
このような構成において、図６で示す差動増幅器ＯＰ３は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３３，Ｎ３４から出力電圧Ｖ３１，Ｖ３２として出力することができる。
【０１３６】
図７に示す差動増幅器ＯＰ４は、ＰＭＯＳトランジスタＱ１１〜Ｑ１４，Ｑ１７，Ｑ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ２１〜Ｑ２４より構成され、ＰＭＯＳトランジスタＱ１１，Ｑ１２とＰＭＯＳトランジスタＱ１３，Ｑ１４とが差動対をなす。
【０１３７】
ノードＮ３９，Ｎ５０間にＰＭＯＳトランジスタＱ１１，Ｑ１２が並列に設けられ、ノードＮ４０，Ｎ５０間にＰＭＯＳトランジスタＱ１３，Ｑ１４が並列に設けられ、ＰＭＯＳトランジスタＱ１１〜Ｑ１４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。
【０１３８】
ノードＮ５０がＰＭＯＳトランジスタＱ１７を介して電源電圧Ｖddに接続され、ＰＭＯＳトランジスタＱ１７のゲートには常時オン状態にする固定電圧Ｖｂｐ１が付与される。ＰＭＯＳトランジスタＱ１７は定電流源として機能する。
【０１３９】
ゲート共有のＰＭＯＳトランジスタＱ３１，Ｑ３２のソースは共に電源電圧Ｖddに接続される。ゲート共有のＰＭＯＳトランジスタＱ３３，Ｑ３４のソースはＰＭＯＳトランジスタＱ３１，Ｑ３２のドレイン接続される。
【０１４０】
ゲート共有のＰＭＯＳトランジスタＱ３１，Ｑ３２のゲートには常時オン状態とする固定電圧Ｖｂｐ２が付与される。ゲート共有のＰＭＯＳトランジスタＱ３３，Ｑ３４のゲートには常時オン状態とする固定電圧Ｖｂｐ３が付与される。
【０１４１】
ゲート共有のＮＭＯＳトランジスタＱ２１，Ｑ２２のドレインはＰＭＯＳトランジスタＱ３３，３４のドレインに接続される。ゲート共有のＮＭＯＳトランジスタＱ２３，Ｑ２４のドレインはＮＭＯＳトランジスタＱ２１，Ｑ２２のドレイン接続され、ソースは共に接地される。
【０１４２】
ゲート共有のＮＭＯＳトランジスタＱ２１，Ｑ２２のゲートには常時オン状態とする固定電圧Ｖｂｎ２が付与される。ゲート共有のＮＭＯＳトランジスタＱ２３，Ｑ２４のゲートには常時オン状態とする固定電圧Ｖｂｎ３が付与される。
【０１４３】
ＰＭＯＳトランジスタＱ３３（ＮＭＯＳトランジスタＱ２１）のドレインがノードＮ３６となり、ＰＭＯＳトランジスタＱ３４（ＮＭＯＳトランジスタＱ２２）のドレインがノードＮ３５となる。
【０１４４】
ＮＭＯＳトランジスタＱ２１のソース（ＮＭＯＳトランジスタＱ２３のドレイン）がノードＮ４０となり、ＮＭＯＳトランジスタＱ２２のソース（ＮＭＯＳトランジスタＱ２４のドレイン）がノードＮ３９となる。
【０１４５】
このように、ＮＭＯＳトランジスタＱ２１〜Ｑ２４及びＰＭＯＳトランジスタＱ３１〜Ｑ３４のカスコード接続回路５９が構成される。
【０１４６】
このような構成において、図７で示す差動増幅器ＯＰ４は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３５，Ｎ３６から出力電圧Ｖ３１，Ｖ３２として出力することができる。この際、カスコード接続回路５９によって増幅率を高めることができる。
【０１４７】
図８に示す差動増幅器ＯＰ５は、ＰＭＯＳトランジスタＱ５１〜Ｑ５３，Ｑ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ４１〜Ｑ４３，Ｑ２１〜Ｑ２４より構成され、ＰＭＯＳトランジスタＱ５１とＱ５２とが差動対をなし、ＮＭＯＳトランジスタＱ４１とＱ４２とが差動対をなす。
【０１４８】
ノードＮ３９，Ｎ５０間にＰＭＯＳトランジスタＱ５１が設けられ、ノードＮ４０，Ｎ５０間にＰＭＯＳトランジスタＱ５２が設けられ、ノードＮ３７，Ｎ３０間にＮＭＯＳトランジスタＱ４１が設けられ、ノードＮ３８，Ｎ３０間にＮＭＯＳトランジスタＱ４２が設けられる。
【０１４９】
ＮＭＯＳトランジスタＱ４１及びＱ４２のゲートには入力電圧Ｖ１１及びＶ１３が付与され、ＰＭＯＳトランジスタＱ５１及びＱ５２のゲートには入力電圧Ｖ１２及びＶ１４が付与される。
【０１５０】
ノードＮ５０がＰＭＯＳトランジスタＱ５３を介して電源電圧Ｖddに接続され、ＰＭＯＳトランジスタＱ５３のゲートには常時オン状態にする固定電圧Ｖｂｐ４が付与される。ＰＭＯＳトランジスタＱ５３は定電流源として機能する。
【０１５１】
ノードＮ３０がＮＭＯＳトランジスタＱ４３を介して接地され、ＮＭＯＳトランジスタＱ４３のゲートには常時オン状態にする固定電圧Ｖｂｎ４が付与される。ＮＭＯＳトランジスタＱ４３は定電流源として機能する。
【０１５２】
また、ＰＭＯＳトランジスタＱ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ２１〜Ｑ２４によって、図７で示した差動増幅器ＯＰ４と同様にカスコード接続回路５９を構成している。なお、ＰＭＯＳトランジスタＱ３１のドレイン（ＰＭＯＳトランジスタＱ３３のソース）がノードＮ３８となり、ＰＭＯＳトランジスタＱ３２のドレイン（ＰＭＯＳトランジスタＱ３４のソース）がノードＮ３７となる。
【０１５３】
このような構成において、図８で示す差動増幅器ＯＰ５は、入力電圧Ｖ１１，Ｖ１３間の電位差及び入力電圧Ｖ１２，Ｖ１４間の電位差に基づく増幅結果を、ノードＮ３５，Ｎ３６から出力電圧Ｖ３１，Ｖ３２として出力することができる。この際、カスコード接続回路５９によって増幅率を高めることができる。
【０１５４】
図９に示す差動増幅器ＯＰ６は、ＮＭＯＳトランジスタＱ１〜Ｑ４，Ｑ７，Ｑ２１〜Ｑ２４及びＰＭＯＳトランジスタＱ３１〜Ｑ３４より構成され、ＮＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ３，Ｑ４とが差動対をなす。
【０１５５】
ノードＮ３７，Ｎ３０間にＮＭＯＳトランジスタＱ１，Ｑ２が並列に設けられ、ノードＮ３８，Ｎ３０間にＮＭＯＳトランジスタＱ３，Ｑ４が並列に設けられ、ＮＭＯＳトランジスタＱ１〜Ｑ４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。
【０１５６】
ノードＮ３０がＮＭＯＳトランジスタＱ７を介して接地レベルに接続され、ＮＭＯＳトランジスタＱ７のゲートには常時オン状態にする固定電圧Ｖｂｎ１が付与される。ＮＭＯＳトランジスタＱ７は定電流源として機能する。
【０１５７】
また、ＰＭＯＳトランジスタＱ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ２１〜Ｑ２４によって、図７で示した差動増幅器ＯＰ４と同様にカスコード接続回路５９を構成している。
【０１５８】
このような構成において、図９で示す差動増幅器ＯＰ６は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３５，Ｎ３６から出力電圧Ｖ３１，Ｖ３２として出力することができる。この際、カスコード接続回路５９によって増幅率を高めることができる。
【０１５９】
図１０に示す差動増幅器ＯＰ７は、ＰＭＯＳトランジスタＱ７１〜Ｑ７５，Ｑ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ６１〜Ｑ６５，Ｑ２１〜Ｑ２４より構成され、ＮＭＯＳトランジスタＱ６１，Ｑ６２とＮＭＯＳトランジスタＱ６３，Ｑ６４とが差動対をなす。さらに、ＰＭＯＳトランジスタＱ７１，Ｑ７２とＰＭＯＳトランジスタＱ７３，Ｑ７４とが差動対をなす。
【０１６０】
ノードＮ３７，Ｎ３０間にＮＭＯＳトランジスタＱ６１，Ｑ６２が並列に設けられ、ノードＮ３８，Ｎ３０間にＮＭＯＳトランジスタＱ６３，Ｑ６４が並列に設けられる。ノードＮ３９，Ｎ５０間にＰＭＯＳトランジスタＱ７１，Ｑ７２が並列に設けられ、ノードＮ４０，Ｎ５０間にＰＭＯＳトランジスタＱ７３，Ｑ７４が並列に設けられる。
【０１６１】
ＮＭＯＳトランジスタＱ６１〜Ｑ６４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。同様にして、ＰＭＯＳトランジスタＱ７１〜Ｑ７４のゲートには入力電圧Ｖ１１〜Ｖ１４が付与される。
【０１６２】
ノードＮ３０がＮＭＯＳトランジスタＱ６５を介して接地され、ＮＭＯＳトランジスタＱ６５のゲートには常時オン状態にする固定電圧Ｖｂｎ５が付与される。ＮＭＯＳトランジスタＱ６５は定電流源として機能する。
【０１６３】
ノードＮ５０がＰＭＯＳトランジスタＱ７５を介して電源電圧Ｖddに接続され、ＰＭＯＳトランジスタＱ７５のゲートには常時オン状態にする固定電圧Ｖｂｐ５が付与される。ＰＭＯＳトランジスタＱ７５は定電流源として機能する。
【０１６４】
また、ＰＭＯＳトランジスタＱ３１〜Ｑ３４及びＮＭＯＳトランジスタＱ２１〜Ｑ２４によって、図７で示した差動増幅器ＯＰ４と同様にカスコード接続回路５９を構成している。
【０１６５】
このような構成において、図１０で示す差動増幅器ＯＰ７は、入力電圧Ｖ１１，Ｖ１２と入力電圧Ｖ１３，Ｖ１４との電位差に基づく増幅結果を、ノードＮ３５，Ｎ３６から出力電圧Ｖ３１，Ｖ３２として出力することができる。この際、カスコード接続回路５９によって増幅率を高めることができる。
【０１６６】
＜実施の形態２＞
（第１の態様）
図１１は実施の形態２における第１の態様であるステージ回路１Ａの構成を模試的に示す回路図である。なお、実施の形態２のパイプライン型ＡＤＣの第１の態様の全体構成はステージ回路１，２の内部構成が図１１に変更される点を除き、図１で示した実施の形態１のパイプライン型ＡＤＣと同様である。
【０１６７】
同図に示すように、ステージ回路１Ａは第１ステージ部分１３、第２ステージ部分１４、共用オペアンプ３７及びスイッチＳＷｃ〜ＳＷｆを主要構成としている。
【０１６８】
図１１において、第１ステージ部分１３がサンプルモード（Sample Mode）時、第２ステージ部分１４がホールドモード(Hold Mode)時のスイッチング状況を示している。
【０１６９】
第１ステージ部分１３は、複数のスイッチＳＷ１，ＳＷ２、キャパシタ３４，３５及びスイッチＳＷａから構成される。これらの接続構成は図２で示した第１ステージ部分１１と同様である。
【０１７０】
第２ステージ部分１４は、複数のスイッチＳＷ１，ＳＷ２、キャパシタ４４，４５及びスイッチＳＷｂから構成される。これらの接続構成は図２で示した第２ステージ部分１２と同様である。
【０１７１】
また、第１ステージ部分１３のノードＮ３がスイッチＳＷｃを介してノードＮ４に接続され、このノードＮ４が共用オペアンプ３７Ｐの第１負入力に接続される。
【０１７２】
さらに、ノードＮ４はスイッチＳＷｅを介し電源電圧Ｖddに接続される。すなわち、スイッチＳＷｃをオフ状態、スイッチＳＷｅをオン状態にすることにより、ノードＮ４の電位を電源電圧Ｖddにリセットすることができる。
【０１７３】
同様にして、第２ステージ部分１４のノードＮ８がスイッチＳＷｄを介してノードＮ９に接続され、このノードＮ９が共用オペアンプ３７Ｐの第２負入力に接続される。
【０１７４】
また、ノードＮ９はスイッチＳＷｆを介して電源電圧Ｖddに接続される。すなわち、スイッチＳＷｄをオフ状態、スイッチＳＷｆをオン状態にすることにより、ノードＮ９の電位を電源電圧Ｖddにリセットすることができる。
【０１７５】
スイッチＳＷｃは第１ステージ部分１３のスイッチＳＷ２と同じタイミングでオン，オフし、スイッチＳＷｅは第１ステージ部分１３のスイッチＳＷ１と同じタイミングでオン，オフする。
【０１７６】
同様にして、スイッチＳＷｄは第２ステージ部分１４のスイッチＳＷ２と同じタイミングでオン，オフし、スイッチＳＷｆは第２ステージ部分１４のスイッチＳＷ１と同じタイミングでオン，オフする。
【０１７７】
共用オペアンプ３７Ｐは実施の形態１の共用オペアンプ３７と同様、４入力１出力構成を呈しており、第１負入力，第１正入力間の電位差及び第２負入力，第２正入力間の電位差を増幅して、ノードＮ１０より出力電圧Ｖｏを出力する。また、共用オペアンプ３７Ｐの第１及び第２正入力には実施の形態１と同様にコモン電圧ＶＣＭが付与される。
【０１７８】
共用オペアンプ３７Ｐはそのプリアンプ部分の入力差動対がＰＭＯＳトランジスタで構成される。例えば、共用オペアンプ３７Ｐは、ＰＭＯＳトランジスタＱ１１〜Ｑ１４を入力差動対とする差動増幅器ＯＰ３の構成（図６参照）を呈している。
【０１７９】
なお、図１１は第１の状態（第１ステージ部分１３がサンプルモード時、第２ステージ部分１４がホールドモード時）を示している。
【０１８０】
ステージ回路１Ａの第１の状態を示す図１１において、第１ステージ部分１３はサンプルモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａ，ＳＷｃ及びＳＷｅのうち複数のスイッチＳＷ１の全てとスイッチＳＷａ及びＳＷｅがオン状態となり、複数のスイッチＳＷ２全てとスイッチＳＷｃがオフ状態となる。
【０１８１】
一方、第２ステージ部分１４はホールドモードであり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａ，ＳＷｄ及びＳＷｆのうち複数のスイッチＳＷ２全てとスイッチＳＷｄがオン状態となり、複数のスイッチＳＷ１全てとスイッチＳＷａ及びＳＷｆがオフ状態となる。
【０１８２】
このとき、第１ステージ部分１３におけるキャパシタ３４，３５のノードＮ３側の電荷Ｑａは、前述した式(1)で表される。
【０１８３】
一方、スイッチＳＷｃがオフ状態となることにより、ノードＮ４はノードＮ３とは電気的に独立する。この状態でスイッチＳＷｅがオンすることにより、第１ステージ部分１３のノードＮ４にはリセット電圧として電源電圧Ｖddが付与される。このように、スイッチＳＷｃ及びスイッチＳＷｅはサンプルモード時にノードＮ４の電位のリセット手段（第１のリセット手段）として機能する。
【０１８４】
その結果、共用オペアンプ３７Ｐのプリアンプ部分の入力差動対をなす一方のＰＭＯＳトランジスタは完全にオフするため、共用オペアンプ３７Ｐ全体のトータルゲインは減衰しない。
【０１８５】
このとき、共用オペアンプ３７Ｐの第１負入力に付随する入力容量であるキャパシタ（図示せず、図２で示した実施の形態１のキャパシタ３８に相当）の一方電極，他方電極間には電位差（Ｖdd−ＶＣＭ）が生じるが、この電位差はサンプルモード時において一定であるため、上述した式(6)〜式(9)で示したようなオフセットが増加する現象は生じない。すなわち、式(6)〜式(9)間において"Memory Effect"に伴うオフセットは常に一定であるため、ＡＤ変換精度が劣化してしまうことはない。
【０１８６】
なお、第２ステージ部分１４側においても、スイッチＳＷｄ及びスイッチＳＷｆはノードＮ９の電位を電源電圧Ｖddにリセットするするリセット手段（第２のリセット手段）として機能することにより、第１ステージ部分１３側と同様な効果を奏する。
【０１８７】
その結果、実施の形態２のＡＤＣの第１の態様は、共用オペアンプ３７Ｐを第１ステージ部分１３と第２ステージ部分１４との間で共用することにより低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を発揮することができる。
【０１８８】
加えて、差動入力がＰＭＯＳトランジスタ構成の共用オペアンプ３７Ｐに対しリセット電圧として電源電圧を用いた構成のステージ回路１Ａを実現している。その結果、実施の形態２のＡＤＣの第１の態様は、共用オペアンプ３７Ｐのトータルゲインを減衰させることなく有効に活用することができる効果を奏する。
【０１８９】
（第２の態様）
図１２は実施の形態２における第２の態様であるステージ回路１Ｂの構成を模試的に示す回路図である。なお、実施の形態２の第２の態様の全体構成はステージ回路１，２の内部構成が図１２に変更される点を除き、図１で示した実施の形態１のパイプライン型ＡＤＣと同様である。
【０１９０】
同図に示すように、ステージ回路１Ｂは第１ステージ部分１３、第２ステージ部分１４、共用オペアンプ３７及びスイッチＳＷｃ，ＳＷｄ，ＳＷｇ及びＳＷｈを主要構成としている。
【０１９１】
図１２において、第１ステージ部分１３がサンプルモード時、第２ステージ部分１４がホールドモード時のスイッチング状況を示している。なお、第１ステージ部分１３、第１ステージ部分１３及びスイッチＳＷｃ，ＳＷｄについては、図１１で示した第１の態様と同様であるため、説明を省略する。
【０１９２】
ノードＮ４はスイッチＳＷｇを介して接地レベルに接続される。すなわち、スイッチＳＷｃをオフ状態、スイッチＳＷｇをオン状態にすることにより、ノードＮ４の電位を接地レベルにリセットすることができる。このように、スイッチＳＷｃ，ＳＷｇはリセット手段（第１のリセット手段）として機能する。
【０１９３】
同様にして、ノードＮ９はスイッチＳＷｈを介して接地レベルに接続される。すなわち、スイッチＳＷｄをオフ状態、スイッチＳＷｈをオン状態にすることにより、ノードＮ９の電位を接地レベルにリセットすることができる。このように、スイッチＳＷｄ，ＳＷｈはリセット手段（第２のリセット手段）として機能する。
【０１９４】
スイッチＳＷｇは第１ステージ部分１３のスイッチＳＷ１と同じタイミングでオン，オフし、スイッチＳＷｈは第２ステージ部分１４のスイッチＳＷ１と同じタイミングでオン，オフする。
【０１９５】
共用オペアンプ３７Ｎは実施の形態１の共用オペアンプ３７と同様、４入力１出力構成を呈しており、第１負入力，第１正入力間の電位差及び第２負入力，第２正入力間の電位差を増幅して、ノードＮ１０より出力電圧Ｖｏを出力する。また、共用オペアンプ３７Ｎの第１及び第２正入力にはコモン電圧ＶＣＭが付与される。
【０１９６】
共用オペアンプ３７Ｎはプリアンプ部分の入力差動対がＮＭＯＳトランジスタで構成される。例えば、共用オペアンプ３７Ｎは、ＮＭＯＳトランジスタＱ１〜Ｑ４を入力差動対とする差動増幅器ＯＰ１の構成（図４参照）を呈している。
【０１９７】
なお、図１２は第１の状態（第１ステージ部分１３がサンプルモード時、第２ステージ部分１４がホールドモード時）を示している。
【０１９８】
ステージ回路１Ｂの第１の状態を示す図１２において、第１ステージ部分１３はサンプルモード時であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａ，ＳＷｃ及びＳＷｇのうち、複数のスイッチＳＷ１の全てとスイッチＳＷａ及びＳＷｇがオン状態となり、複数のスイッチＳＷ２全てとＳＷｃがオフ状態となる。
【０１９９】
一方、第２ステージ部分１４はホールドモード状態であり、複数のスイッチＳＷ１及び複数のスイッチＳＷ２並びにスイッチＳＷａ，ＳＷｄ及びＳＷｈのうち、複数のスイッチＳＷ２全てとスイッチＳＷｄがオン状態となり、複数のスイッチＳＷ１全てとスイッチＳＷａ及びＳＷｈがオフ状態となる。
【０２００】
このとき、第１ステージ部分１３におけるキャパシタ３４，３５のノードＮ３側の電荷Ｑａは、前述した式(1)で表される。
【０２０１】
一方、スイッチＳＷｃがオフ状態となることにより、ノードＮ４はノードＮ３とは電気的に独立する。この状態でスイッチＳＷｇがオンすることにより、第１ステージ部分１３のノードＮ４には接地レベルが付与される。その結果、共用オペアンプ３７Ｎのプリアンプ部分の入力差動対の一方のＮＭＯＳトランジスタは完全にオフするため、共用オペアンプ３７Ｎのトータルゲインは減衰しない。
【０２０２】
共用オペアンプ３７Ｎの第１負入力に付随する入力容量であるキャパシタ（図示せず、図２で示した実施の形態１のキャパシタ３８に相当）の一方電極，他方電極間には電位差（０−ＶＣＭ）が生じるが、この電位差はサンプルモード時において一定であるため、上述した式(6)〜式(9)で示したようなオフセットが増加する現象は生じない。すなわち、式(6)〜式(9)間において"Memory Effect"に伴うオフセットは常に一定であるため、ＡＤ変換精度が劣化してしまうことはない。
【０２０３】
その結果、実施の形態２のＡＤＣの第２の態様は、共用オペアンプ３７Ｎを第１ステージ部分１３と第２ステージ部分１４との間で共用することにより低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を発揮することができる。
【０２０４】
加えて、差動入力がＮＭＯＳトランジスタ構成の共用オペアンプ３７Ｎに対しリセット電圧として接地レベルを用いた構成のステージ回路１Ｂを実現している。その結果、実施の形態２のパイプライン型ＡＤＣの第２の態様は、共用オペアンプ３７Ｎのトータルゲインを減衰させることなく有効に活用することができる効果を奏する。
【０２０５】
＜実施の形態３＞
（第１の態様）
図１３は実施の形態３の共用オペアンプ内のプリアンプである差動増幅器の回路構成を示す回路図である。実施の形態３の第１の態様である差動増幅器ＯＰ１１は、実施の形態１のＡＤＣにおける共用オペアンプ３７あるいは実施の形態２のＡＤＣにおける第２の態様の共用オペアンプ３７Ｎのプリアンプ部分に用いられる。なお、共用オペアンプ以外の構成は実施の形態１あるいは実施の形態２と同様である。
【０２０６】
図１３に示すように、図５で示した差動増幅器ＯＰ２の構成に加え、さらに、ＮＭＯＳトランジスタＱ８及びＱ９を追加した構成を呈している。
【０２０７】
ＮＭＯＳトランジスタＱ８はノードＮ３２，Ｎ３０間にＮＭＯＳトランジスタＱ１，Ｑ２と並列に設けられ、ＮＭＯＳトランジスタＱ９はノードＮ３１，Ｎ３０間にＮＭＯＳトランジスタＱ３，Ｑ４と並列に設けられる。すなわち、差動増幅器ＯＰ１１は３つの差動対を有する６入力構成を呈している。
【０２０８】
そして、ＮＭＯＳトランジスタＱ８及びＱ９を余剰トランジスタ部分１５及び１６に設定し、ＮＭＯＳトランジスタＱ８及びＱ９のゲートを接地して完全オフ状態（完全非動作状態）に固定している。
【０２０９】
その結果、差動増幅器ＯＰ１１は、図５で示した差動増幅器ＯＰ２と等価な回路となり、４入力の差動増幅器として実施の形態１あるいは実施の形態２の第２の態様の共用オペアンプ３７及び共用オペアンプ３７Ｎとして支障なく用いることができる。
【０２１０】
（第２の態様）
図１４は実施の形態３の共用オペアンプのプリアンプ部分を構成する差動増幅器の回路構成を示す回路図である。実施の形態３の第２の態様である差動増幅器ＯＰ１２は、実施の形態１のパイプライン型ＡＤＣにおける共用オペアンプ３７あるいは実施の形態２のパイプライン型ＡＤＣにおける第１の態様の共用オペアンプ３７Ｐとして用いられる。なお、共用オペアンプ以外の構成は実施の形態１及び実施の形態２と同様である。
【０２１１】
図１４に示すように、図６で示した差動増幅器ＯＰ３の構成に加え、さらに、ＰＭＯＳトランジスタＱ１８及びＱ１９を追加した構成を呈している。
【０２１２】
ＰＭＯＳトランジスタＱ１８はノードＮ３４，Ｎ５０間にＰＭＯＳトランジスタＱ１１，Ｑ１２と並列に設けられ、ＰＭＯＳトランジスタＱ１９はノードＮ３３，Ｎ５０間にＰＭＯＳトランジスタＱ１３，Ｑ１４と並列に設けられる。すなわち、差動増幅器ＯＰ１２は３つの差動対を有する６入力構成を呈している。
【０２１３】
そして、ＰＭＯＳトランジスタＱ１８及びＱ１９を余剰トランジスタ部分１７及び１８に設定し、ＰＭＯＳトランジスタＱ１８及びＱ１９のゲートに電源電圧Ｖddを付与して完全オフ状態（完全非動作状態）に固定している。
【０２１４】
その結果、差動増幅器ＯＰ１２は、図６で示した差動増幅器ＯＰ３と等価な回路となり、４入力の差動増幅器として実施の形態１及び実施の形態２の第１の態様の共用オペアンプ３７及び共用オペアンプ３７Ｐとして支障無く用いることができる。
【０２１５】
＜実施の形態４＞
図１５は実施の形態４におけるパイプライン型ＡＤＣを構成するステージ回路内の第１ステージ部分及び共用オペアンプの動作状況を模試的に示す回路図である。図１６は実施の形態４におけるパイプライン型ＡＤＣの第２ステージ部分の動作状況を模試的に示す回路図である。
【０２１６】
図１５で示す第１ステージ部分７は、図２，図３で示した実施の形態２の第１ステージ部分１１あるいは図１１及び図１２で示した実施の形態２の第１及び第２の態様における第１ステージ部分１３に相当する。一方、図１６で示す第２ステージ部分８は、図２，図３で示した実施の形態２の第２ステージ部分１２あるいは図１１及び図１２で示した実施の形態２の第１及び第２の態様における第２ステージ部分１４に相当する。
【０２１７】
一方、共用オペアンプ３９は、４入力（ｉｎｎ１，ｉｎｐ１，ｉｎｎ２，ｉｎｐ２（第１〜第４の増幅入力部））２出力（ｏｕｔｐ，ｏｕｔｎ）の構成を呈している。なお、入力電圧ｉｎｎ１と入力電圧ｉｎｐ１、入力電圧ｉｎｎ２と入力電圧ｉｎｐ２、出力電圧ｏｕｔｐ（一方出力電圧）と出力電圧ｏｕｔｎ（他方出力電圧）とが互いに相補関係にある。
【０２１８】
共用オペアンプ３９は、実施の形態１の共用オペアンプ３７、実施の形態２の共用オペアンプ３７Ｐあるいは共用オペアンプ３７Ｎに相当する。ただし、実施の形態１（２）の共用オペアンプ３７（３７Ｎ，３７Ｐ）は、４入力のうち２入力に付与する第１及び第２の比較用電圧として固定のコモン電圧ＶＣＭを付与し、２出力のうち１出力のみを可変入力としていたが、共用オペアンプ３９は４入力全てを可変入力として利用し、２出力を差動出力として利用している点が異なる。
【０２１９】
図１５において、第１ステージ部分７がサンプルモード状態のスイッチング状況を示している。第１ステージ部分７は正入出力部分７ｐ及び負入出力部分７ｎから構成される。
【０２２０】
第１ステージ部分７の正入出力部分７ｐ（第１の一方入出力部分）は、複数のスイッチＳＷ１，ＳＷ２，ＳＷａ及びキャパシタ３４ｐ，３５ｐから構成され、第１ステージ部分１１と同様な内部構成を呈している。なお、正入出力部分７ｐのキャパシタ３４ｐ，３５ｐ及びノードＮ１ｐ〜Ｎ３ｐが第１ステージ部分１１のキャパシタ３４，３５及びノードＮ１〜Ｎ３に対応する。
【０２２１】
また、第１ステージ部分７の正入出力部分７ｐは、入力電圧Ｖｉに代わって入力電圧Ｖｉｎｐ（第１の一方入力関連電圧）が入力される点、共用オペアンプ３９の出力電圧ｏｕｔｐをスイッチＳＷ２を介してノードＮ１に入力している点、参照電圧Ｖｒに代えて参照電圧Ｖｒｐ１を入力している点が第１ステージ部分１１と異なる。さらに、正入出力部分７ｐは、ホールドモード時にノードＮ３ｐ（第１の一方ステージ出力部）より入力電圧ｉｎｐ１を得ている点において、正入出力部分７ｐは第１ステージ部分１１と異なる。なお、第１ステージ部分７のホールドモード時においてノードＮ３ｐより得られる入力電圧ｉｎｐ１は、入力電圧Ｖｉｎｐ１と参照電圧Ｖｒｐ１との電位差に関連する第１の一方ステージ出力電圧に相当する。すなわち、入力電圧ｉｎｐ１は入力電圧Ｖｉｎｐ１に基づき正入出力部分７ｐによって得られる電圧となる。
【０２２２】
一方、第１ステージ部分７の負入出力部分７ｎ（第１の他方入出力部分）は、複数のスイッチＳＷ１，ＳＷ２，ＳＷａ及びキャパシタ３４ｎ，３５ｎから構成される。負入出力部分７ｎ内の内部構成は正入出力部分７ｐと同様である。なお、負入出力部分７ｎのキャパシタ３４ｎ，３５ｎ及びノードＮ１ｎ〜Ｎ３ｎが正入出力部分７ｐのキャパシタ３４ｐ，３５ｐ及びノードＮ１ｐ〜Ｎ３ｐに対応する。
【０２２３】
また、入力電圧Ｖｉｎｐでなく入力電圧Ｖｉｎｎ（第１の他方入力関連電圧）が入力される点、共用オペアンプ３９の出力電圧ｏｕｔｎをスイッチＳＷ２を介してノードＮ２ｎに入力している点、参照電圧Ｖｒｐ１でなく参照電圧Ｖｒｎ１を入力している点において負入出力部分７ｎは正入出力部分７ｐと異なっている。さらに、ホールドモード時にノードＮ３ｎ（第１の他方ステージ出力部）より入力電圧ｉｎｎ１を得ている点において、負入出力部分７ｎは正入出力部分７ｐと異なる。なお、第１ステージ部分７のホールドモード時においてノードＮ３ｎより得られる入力電圧ｉｎｎ１は、入力電圧Ｖｉｎｎ１と参照電圧Ｖｒｎ１との電位差に関連する第１の他方ステージ出力電圧となる。すなわち、入力電圧ｉｎｎ１は入力電圧Ｖｉｎｎ１に基づき負入出力部分７ｎによって得られた電圧となる。
【０２２４】
そして、正入出力部分７ｐのノードＮ３ｐと負入出力部分７ｎのノードＮ３ｎとがスイッチＳＷｉを介して接続される。このスイッチＳＷｉはスイッチＳＷ１と同じタイミングでオン，オフする。
【０２２５】
第１ステージ部分７のサンプルモード時において、スイッチＳＷｉ及びスイッチＳＷａがオンすることにより、ノードＮ３ｐ，ノードＮ３ｎをコモン電圧ＶＣＭにリセットすることができる。すなわち、スイッチＳＷｉ及びスイッチＳＷａは第１のリセット手段として機能する。
【０２２６】
さらに、ホールドモード時において、ノードＮ３ｐより得られる電圧が入力電圧ｉｎｐ１として共用オペアンプ３９の第１正入力（第２の増幅入力部）に入力され、ノードＮ３ｎより得られる電圧が入力電圧ｉｎｎ１として共用オペアンプ３９の第１負入力（第１の増幅入力部）に入力される。なお、ノードＮ３ｐ（Ｎ３ｎ）と共用オペアンプ３９の第１正入力（第１負入力）との接続を実施の形態１（図２参照）のように常に電気的に接続しても良く、あるいは実施の形態２（図１１参照）のようにスイッチＳＷｃを介して選択的に接続する構成にしても良い。
【０２２７】
また、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎは、サンプルホールド部１０等の前段の回路より得られる差動出力を意味する。参照電圧Ｖｒｐ１及びＶｒｎ１は図２４で示した第１ステージＡＤ・ＤＡ変換部分９３と同様な構成の第１ステージＡＤ・ＤＡ変換部分より出力される差動参照電圧を意味する。すなわち、参照電圧Ｖｒｐ１及びＶｒｎ１は、上記第１ステージＡＤ・ＤＡ変換部分より変換データＤ１＜１：０＞相当の差動変換データをＤ／Ａ変換して得られ電圧に相当する。
【０２２８】
一方、図１６において、第２ステージ部分８がホールドモード時のスイッチング状況を示している。第２ステージ部分８は正入出力部分８ｐ及び正入出力部分８ｐから構成される。
【０２２９】
第２ステージ部分８の正入出力部分８ｐは、複数のスイッチＳＷ１，ＳＷ２，ＳＷｂ及びキャパシタ４４ｐ，４５ｐから構成され、第２ステージ部分１２と同様な内部構成を呈している。なお、正入出力部分８ｐのキャパシタ４４ｐ，４５ｐ及びノードＮ６ｐ〜Ｎ８ｐが第２ステージ部分１２のキャパシタ４４，４５及びノードＮ６〜Ｎ８に対応する。
【０２３０】
また、共用オペアンプ３９の出力電圧ｏｕｔｐをスイッチＳＷ１を介してノードＮ６ｐ，Ｎ７ｐに入力している点、スイッチＳＷ２を介してノードＮ６Ｐに入力している点、参照電圧Ｖｒに代えて参照電圧Ｖｒｐ２を入力している点において、正入出力部分８ｐは第２ステージ部分１２と異なる。第２ステージ部分８のサンプリング時における出力電圧ｏｕｔｐは余り出力ＳＴ１の正側の出力（一方余り出力ＳＴ１）に相当する。
【０２３１】
さらに、正入出力部分８ｐはホールドモード時にノードＮ８ｐ（第２の一方ステージ出力部）より得られる入力電圧ｉｎｐ２を共用オペアンプ３９の第２正入力（第４の増幅入力部）に付与している点において第２ステージ部分１２と異なる。なお、第１ステージ部分８のホールドモード時においてノードＮ８ｐより得られる入力電圧ｉｎｐ２は、入力電圧Ｖｉｎｐ２と参照電圧Ｖｒｐ２との電位差に関連する第２の一方ステージ出力電圧に相当する。すなわち、入力電圧ｉｎｐ２は入力電圧Ｖｉｎｐ２に基づき正入出力部分８ｐによって得られる電圧となる。
【０２３２】
一方、第２ステージ部分８の負入出力部分８ｎは、複数のスイッチＳＷ１，ＳＷ２，ＳＷｂ及びキャパシタ４４ｎ，４５ｎから構成される。正入出力部分８ｐ内の内部構成は正入出力部分８ｐと同様である。なお、共用オペアンプ３７Ｎのキャパシタ４４ｎ，４５ｎ及びノードＮ６ｎ〜Ｎ８ｎが正入出力部分８ｐのキャパシタ４４ｐ，４５ｐ及びノードＮ６ｐ〜Ｎ８ｐに対応する。
【０２３３】
ただし、出力電圧ｏｕｔｐでなく出力電圧ｏｕｔｎが入力される点、参照電圧Ｖｒｐ２でなく参照電圧Ｖｒｎ２を入力している点において、正入出力部分８ｐは正入出力部分８ｐと異なる。第２ステージ部分８のサンプリング時における上記出力電圧ｏｕｔｎは余り出力ＳＴ１の負側の出力（他方余り出力ＳＴ１）に相当する。
【０２３４】
さらに、正入出力部分８ｎはホールドモード時にノードＮ８ｎ（第２の他方ステージ出力部）より得られる入力電圧ｉｎｎ２を共用オペアンプ３９の第２負入力（第３の増幅入力部）に付与している。なお、第２ステージ部分８のホールドモード時においてノードＮ８ｎより得られる入力電圧ｉｎｎ２は、入力電圧Ｖｉｎｎ２と参照電圧Ｖｒｎ２との電位差に関連する第２の他方ステージ出力電圧に相当する。すなわち、入力電圧ｉｎｎ２は入力電圧Ｖｉｎｎ２に基づき負入出力部分８ｎによって得られる電圧となる。
【０２３５】
そして、正入出力部分８ｐのノードＮ８ｐと負入出力部分８ｎのノードＮ８ｎとがスイッチＳＷｊを介して接続される。このスイッチＳＷｊはスイッチＳＷ１と同じタイミングでオン，オフする。
【０２３６】
第２ステージ部分８のサンプルモード時において、スイッチＳＷｊ及びスイッチＳＷｂがオンすることにより、ノードＮ８ｐ，ノードＮ８ｎをコモン電圧ＶＣＭにリセットすることができる。すなわち、スイッチＳＷｊ及びスイッチＳＷｂは第２のリセット手段として機能する。
【０２３７】
さらに、ホールドモード時において、ノードＮ８ｐより得られる電圧が入力電圧ｉｎｐ２として共用オペアンプ３９の第２正入力（第４の増幅入力部）に入力され、ノードＮ８ｎより得られる電圧が入力電圧ｉｎｎ２として共用オペアンプ３９の第２負入力（第３の増幅入力部）に入力される。なお、ノードＮ８ｐ（Ｎ８ｎ）と共用オペアンプ３９の第２正入力（第２負入力）との接続を実施の形態１（図２参照）のように常に電気的に接続しても良く、あるいは実施の形態２（図１１参照）のようにスイッチＳＷｄを介して選択的に接続する構成にしても良い。
【０２３８】
参照電圧Ｖｒｐ２及びＶｒｎ２は図２４で示した第２ステージＡＤ・ＤＡ変換部分９４と同様な構成の第１ステージＡＤ・ＤＡ変換部分より出力される差動参照電圧を意味する。すなわち、参照電圧Ｖｒｐ２及びＶｒｎ２は、上記第２ステージＡＤ・ＤＡ変換部分より、変換データＤ２＜１：０＞相当の差動変換データをＤ／Ａ変換して得られ電圧に相当する。
【０２３９】
なお、図１５及び図１６は第１の状態（第１ステージ部分７がサンプルモード時、第２ステージ部分８がホールドモード時）を示している。
【０２４０】
第１の状態において、第１ステージ部分７における複数のスイッチＳＷ１の全てとスイッチＳＷｂ，ＳＷｉがオン状態となり、複数のスイッチＳＷ２の全てがオフ状態となる。一方、第２ステージ部分８における複数のスイッチＳＷ１の全てとスイッチＳＷｂ，ＳＷｊがオフ状態となり、複数のスイッチＳＷ２の全てがオン状態となる。
【０２４１】
したがって、第１の状態時において、実施の形態１〜実施の形態３と同様、第１ステージ部分７はサンプルモード状態における動作を実行し、第２ステージ部分８はホールドモード状態における動作を実行する。
【０２４２】
ただし、第１ステージ部分７において、キャパシタ３４ｐ，３５ｐのノードＮ３ｐ側に蓄積される電荷と、キャパシタ３４ｎ，３５ｎのノードＮ３ｎに蓄積される電荷は互いに相補関係となる。
【０２４３】
また、正入出力部分７ｐ及び正入出力部分８ｐは共用オペアンプ３９からのスイッチＳＷ２を介した帰還入力として出力電圧ｏｕｔｐを受け、負入出力部分７ｎ及び負入出力部分８ｎはスイッチＳＷ２を介した帰還入力として出力電圧ｏｕｔｎを受ける。
【０２４４】
なお、図示しないが、実施の形態４のパイプライン型ＡＤＣは第２の状態（第１ステージ部分７がホールドモード、第２ステージ部分８がサンプルモード）は、実施の形態１〜実施の形態３と同様に実行される。
【０２４５】
この際、第１ステージ部分７における複数のスイッチＳＷ１の全てとスイッチＳＷｂ，ＳＷｉがオフ状態となり、複数のスイッチＳＷ２がオン状態となる。一方、第２ステージ部分８における複数のスイッチＳＷ１全てとスイッチＳＷｂ，ＳＷｊがオン状態となり、複数のスイッチＳＷ２が全てオフ状態となる。
【０２４６】
なお、第１ステージ部分７はホールドモード時において、共用オペアンプ３９は入力電圧ｉｎｎ１及び入力電圧ｉｎｐ１との電位差を増幅して、一方余り出力ＳＴ１として出力電圧ｏｕｔｐを出力し、他方余り出力ＳＴ１として出力電圧ｏｕｔｎを出力する。すなわち、共用オペアンプ３９は第１正入力に入力される第１の比較用電圧としてコモン電圧ＶＣＭでなく入力電圧ｉｎｐ１を用いている。
【０２４７】
同様にして、第２ステージ部分８はホールドモード時において、共用オペアンプ３９は入力電圧ｉｎｎ２及び入力電圧ｉｎｐ２との電位差を増幅して、一方余り出力ＳＴ２として出力電圧ｏｕｔｐを出力し、他方余り出力ＳＴ２として出力電圧ｏｕｔｎを出力する。すなわち、共用オペアンプ３９は第２正入力に入力される第２の比較用電圧としてコモン電圧ＶＣＭでなく入力電圧ｉｎｐ２を用いている。
【０２４８】
このように、実施の形態４のパイプライン型ＡＤＣは、実施の形態１〜実施の形態３と同様、共用オペアンプ３９を第１ステージ部分７と第２ステージ部分８との間で共用することにより低消費電力化とレイアウトの小面積化を図り、かつ高いＡ／Ｄ変換精度を発揮することができる。
【０２４９】
加えて、共用オペアンプ３９の４入力２出力をフルに活用することにより、入力振幅を２倍に拡げることができるため、ＤＣバイアス設計が困難となる低電圧動作時においても精度良く増幅動作を行う効果を奏する。
【図面の簡単な説明】
【０２５０】
【図１】この発明の実施の形態１である縦型シェアードアンプ構成のパイプライン型ＡＤＣの構成を示すブロック図である。
【図２】図１で示したステージ回路の動作状況（第１の状態）を模試的に示す回路図である。
【図３】図１で示したステージ回路の動作状況（第２の状態）を模試的に示す回路図である。
【図４】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図５】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図６】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図７】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図８】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図９】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図１０】図１で示した共用オペアンプのプリアンプ部分の内部構成例を示す回路図である。
【図１１】実施の形態２における第１の態様であるステージ回路の構成を模試的に示す回路図である。
【図１２】実施の形態２における第２の態様であるステージ回路の構成を模試的に示す回路図である。
【図１３】実施の形態３の共用オペアンプのプリアンプ部分の差動増幅器の第１の態様の回路構成を示す回路図である。
【図１４】実施の形態３の共用オペアンプのプリアンプ部分の差動増幅器の第２の態様の回路構成を示す回路図である。
【図１５】実施の形態４におけるＡＤＣを構成するステージ回路内の第１ステージ部分及び共用オペアンプの動作状況を模試的に示す回路図である。
【図１６】実施の形態４におけるＡＤＣの第２ステージ部分の動作状況を模試的に示す回路図である。
【図１７】従来のパイプライン型ＡＤＣの構成を示すブロック図である。
【図１８】図１７で示したステージ回路の内部構成を模試的に示す説明図である。
【図１９】図１７で示したステージ回路の実際の回路構成を示す回路図である。
【図２０】図１７で示したステージ回路の実際の回路構成を示す回路図である。
【図２１】互いに直列に接続された２つのステージ回路の動作状態を示す回路図である。
【図２２】互いに直列に接続された２つのステージ回路の動作状態を示す回路図である。
【図２３】従来の縦型シェアードアンプ構成のパイプライン型ＡＤＣの構成を示すブロック図である。
【図２４】図２３で示したステージ回路の実際の回路構成を示す回路図である。
【図２５】図２３で示したステージ回路の動作状況を模試的に示す回路図である。
【図２６】図２３で示したステージ回路の動作状況を模試的に示す回路図である。
【図２７】"Memory Effect"によるオフセット増加現象を模式的に示す説明図である。
【符号の説明】
【０２５１】
１，１Ａ，２  ステージ回路、５  ３ビットＤＡＣ、６  誤り訂正回路、１０  サンプルホールド部（Ｓ／Ｈ）、７，１１，１３  第１ステージ部分、８，１２，１４  第２ステージ部分、３７，３７Ｎ，３７Ｐ，３９  共用オペアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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