(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成され、互いに平行に線状に延びる複数のトランスファーゲートと、
前記複数のトランスファーゲート同士の間にそれぞれ形成される複数の間隙において、前記主表面に電気的に接続するように導電体でそれぞれ形成された下層コンタクトと、
前記下層コンタクトのうち選択されたものの上面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる複数のストレージノードコンタクトと、
各前記ストレージノードコンタクトの上面から上方に延び、前記トランスファーゲートの長手方向と垂直な方向に長軸を有する略楕円形の断面形状を有するように形成されたキャパシタとを備え、
前記主表面に垂直な上方から前記キャパシタの配列を見たときには、前記長軸方向に沿っては、複数の前記キャパシタが前記トランスファーゲート１本分の幅と前記トランスファーゲート同士のなす間隙１本分の幅との和の２倍にほぼ相当するピッチで等間隔に並んだキャパシタ列を形成しており、任意の１つの前記キャパシタ列を第１のキャパシタ列として注目したときには、他の前記キャパシタ列である第２のキャパシタ列が隣接して平行に配列され、前記第１のキャパシタ列と、前記第２のキャパシタ列とでは、前記キャパシタの並ぶ位相が前記トランスファーゲート１本分の幅と前記トランスファーゲート同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれており、
前記キャパシタは、第１の電極と、第２の電極とを備え、前記第１の電極と前記第２の電極とは絶縁膜を介して対向しており、前記第１の電極は、前記ストレージノードコンタクトに対して、前記ストレージノードコンタクトの上面の一部のみを以て接しており、
前記主表面に垂直な上方から見て、前記トランスファーゲート同士に挟まれる任意の１本の間隙において並ぶ前記各下層コンタクトの上面に電気的に接続して並ぶ前記ストレージノードコンタクトに注目したときに、上方から見て１つずつ交互に反対側の側方に前記第１の電極の前記ストレージノードの上面に接する部分がずれるように前記キャパシタが重なっている、半導体装置。
【請求項２】
前記トランスファーゲート同士に挟まれる任意の１本の間隙において並ぶ前記各下層コンタクトの上面に電気的に接続して並ぶ前記ストレージノードコンタクトに注目したときには、上方から見て１つずつ交互に反対側の側方に前記略楕円形の中心がずれるように前記キャパシタが重なっている、請求項１に記載の半導体装置。
【請求項３】
任意の１つの前記キャパシタを特定キャパシタとして注目したとき、周囲の他の前記キャパシタのうち前記長軸方向に対して斜め方向に隣接する前記キャパシタが、前記特定キャパシタに最も近接している、請求項１または２に記載の半導体装置。
【請求項４】
前記トランスファーゲートの上端より上側で前記キャパシタの下端より下側の高さに位置する平面内において前記トランスファーゲートと垂直な方向に延び、互いに平行に配列された複数のビットラインを備え、前記下層コンタクトのうち選択されたものに対して前記ビットラインから下方に延びるビットラインコンタクトを介して電気的に接続されている、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記キャパシタは、ストレージノードとセルプレートとを備え、前記ストレージノードは、略楕円形の断面形状を有し、下端に底面を有し、上端が開口した容器型に形成され、前記ストレージノードコンタクトと電気的に接続された導電体であり、前記セルプレートは、前記ストレージノードの内面に絶縁膜を介して張られた導電体である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記キャパシタは、ストレージノードとセルプレートとを備え、前記ストレージノードは、中実のほぼ楕円柱状に形成され、前記ストレージノードコンタクトと電気的に接続された導電体であり、前記セルプレートは、前記ストレージノードの外面に絶縁膜を介して張られた導電体である、請求項１から４のいずれかに記載の半導体装置。
【請求項７】
主表面を有する半導体基板と、
前記主表面上に形成され、互いに平行に線状に延びる複数のトランスファーゲートと、
前記複数のトランスファーゲート同士の間にそれぞれ形成される複数の間隙において、前記主表面に電気的に接続するように導電体でそれぞれ形成された下層コンタクトと、
前記下層コンタクトのうち選択されたものの上面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる複数のストレージノードコンタクトと、
各前記ストレージノードコンタクトの上面から上方に延び、前記トランスファーゲートの長手方向と垂直な方向に長軸を有する略楕円形の断面形状を有するように形成されたキャパシタとを備えた半導体装置の製造方法であって、
前記キャパシタを形成するために、
前記長軸方向に沿っては、複数の前記キャパシタが前記トランスファーゲート１本分の幅にほぼ等しい間隙を介して等間隔に並んだキャパシタ列を形成しており、任意の１つの前記キャパシタ列を第１のキャパシタ列として注目したときには、他の前記キャパシタ列である第２のキャパシタ列が隣接して平行に配列され、前記第１のキャパシタ列と、前記第２のキャパシタ列とでは、前記キャパシタの並ぶ位相が前記トランスファーゲート１本分の幅と前記トランスファーゲート同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれた配列となっている製版マスクパターンを用いて、上面に塗布されたレジストに対して製版を行ない、レジストパターンを形成する製版工程と、
前記製版工程で得たレジストパターンによってエッチングを行なうエッチング工程とを含み、
前記キャパシタは、第１の電極と、第２の電極とを備え、前記第１の電極と前記第２の電極とは絶縁膜を介して対向しており、前記第１の電極は、前記ストレージノードコンタクトに対して、前記ストレージノードコンタクトの上面の一部のみを以て接しており、
平面視において、前記トランスファーゲート同士に挟まれる任意の１本の間隙において並ぶ前記各下層コンタクトの上面に電気的に接続して並ぶ前記ストレージノードコンタクトに注目したときに、上方から見て１つずつ交互に反対側の側方に前記第１の電極の前記ストレージノードの上面に接する部分がずれるように前記キャパシタが重なっている、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関するものである。特にメモリセル部においてトランスファーゲートの上方に形成されるキャパシタの配列に関する。
【０００２】
【従来の技術】
図１１〜図１４を参照して、従来の半導体装置について説明する。図１１は、この半導体装置のメモリセル部の平面図である。ただし、各部の位置関係を説明するために本来各部の隙間を埋めている層間絶縁膜がすべて透明であると仮定したときに見える状態を示している。図１１においてビットライン６の中心線上で切断した場合の断面図、すなわち、ＸＩＩ−ＸＩＩ線に関する矢視断面図を図１２に示す。図１１においてキャパシタ１４の中心線上で切断した場合の断面図、すなわち、ＸＩＩＩ−ＸＩＩＩ線に関する矢視断面図を図１３に示す。シリコンウエハなどの半導体基板１の主表面上に盛り上がるようにトランスファーゲート２が互いに平行に線状に複数形成されている。これらトランスファーゲート２の間隙においては、各ビットライン６と一定間隔で接続されるようにそれぞれ導電体からなる下層コンタクト４ａが前記トランスファーゲート２の長手方向と平行に長軸を有する略楕円形に形成されている。図１２に示すように下層コンタクト４ａは、半導体基板１の主表面に電気的に接続されている。トランスファーゲート２の上側は層間絶縁膜３に覆われている。
【０００３】
図１２に示すように、下層コンタクト４ａにはビットラインコンタクト７が上方から電気的に接続されている。ビットラインコンタクト７とは、トランスファーゲート２の上方において水平方向に延びる導電体であるビットライン６と下層コンタクト４ａとを電気的に接続するためのものである。下層コンタクト４ａの上側でビットライン６の下側の部分は、層間絶縁膜５によって埋められている。ビットライン６の上側の部分は、層間絶縁膜８によって埋められている。
【０００４】
一方、図１３に示すように、トランスファーゲート２の上方において複数配列されているキャパシタ１４は、いわゆる凹型キャパシタである。すなわち、下端に底面を有し、上端が開口したカップ型のコンデンサである。水平面で切断したときの断面形状は、図１１に示したように、やや離れて互いに対向する２つの半円を平行な辺でつないだ形となっている。このカップ型形状に沿って、ストレージノード１１とセルプレート筒形部１２という２つの導電体部分が絶縁膜（図示省略）を介して接することでコンデンサを構成している。ストレージノード１１は、カップ型形状の外側を覆うものであり、トランスファーゲート２の間隙に形成された下層コンタクト４ｂに対してストレージノードコンタクト９によって電気的に接続されている。すなわち、下層コンタクトには、ビットラインコンタクト７が接続される下層コンタクト４ａと、ストレージノードコンタクト９が接続される下層コンタクト４ｂとの２種類がある。ストレージノードコンタクト９の上側でキャパシタ１４のない部分は、層間絶縁膜１０によって埋められている。層間絶縁膜１０の上面は、導電体であるセルプレート上面部１３が覆っている。セルプレート上面部１３は、セルプレート筒形部１２に接続されている。セルプレート上面部１３とストレージノード１１との間には絶縁膜（図示省略）が介在しており、絶縁されている。
【０００５】
このキャパシタ１４は、コンデンサであり、容量を大きくすることが望まれる。厚み（図１３における上下方向の距離）が一定の場合、容量を大きくするためには、キャパシタ１４の断面形状の拡大が望まれる。また、凹型キャパシタの場合、深さを幅で割った値としてのアスペクト比が大きくなりすぎると、キャパシタ１４内の電極材料の埋め込み不良が生じたり、エッチング形状が劣化したりするという問題もある。そういう意味からも断面形状の拡大が望まれる。
【０００６】
ところで、従来のキャパシタ１４の配列は、図１１に示したように、それぞれストレージノードコンタクト９の真上に、ストレージノードコンタクト９の中心とキャパシタ１４の中心とが一致するように配置されたものであったので、結果的に方陣状に整列したものになっていた。このキャパシタ１４の配列のみを抽出したものを、図１４に示す。
【０００７】
【発明が解決しようとする課題】
キャパシタ１４の断面形状を大きくすることについて、図１４の寸法ａ，ｂ，ｃ，ｄを参照して説明する。キャパシタ１４自体の配列が一定のまま個々のキャパシタ１４の大きさを拡大しようとする場合、ａとｂの２つのパラメータをそれぞれ大きくしていくことが理論上可能である。しかし、仮にａだけを長くし、ａ／ｂが極端に大きくなると、キャパシタ１４の加工が難しくなる。したがって、キャパシタ１４の形状を大きくする場合は、ａとｂとは共に大きくしていく必要がある。
【０００８】
一方、隣接するキャパシタ１４同士の間でコンデンサとして相互に影響を与え合わないためには、隣接するキャパシタ１４同士を隔てる層間絶縁膜１０の厚みは一定以上にしなければならない。ａとｂとを共に大きくしていく場合、最初に層間絶縁膜１０の薄さが問題となるのは、ｃではなくｄである。ｄの距離をある程度以上にしておかなければならないため、ａの拡大できる範囲にも限度があり、結局、図１１に示すように４つのキャパシタ１４に取り囲まれる位置にデッドスペース１５ができてしまう。
【０００９】
そこで、本発明では、キャパシタの配列におけるデッドスペースをなるべくなくし、個々のキャパシタの形状をなるべく拡大できる半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置は、主表面を有する半導体基板と、上記主表面上に形成され、互いに平行に線状に延びる複数のトランスファーゲートと、上記複数のトランスファーゲート同士の間にそれぞれ形成される複数の間隙において、上記主表面に電気的に接続するように導電体でそれぞれ形成された下層コンタクトと、上記下層コンタクトのうち選択されたものの上面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる複数のストレージノードコンタクトと、各上記ストレージノードコンタクトの上面から上方に延び、上記トランスファーゲートの長手方向と垂直な方向に長軸を有する略楕円形の断面形状を有するように形成されたキャパシタとを備え、上記主表面に垂直な上方から上記キャパシタの配列を見たときには、上記長軸方向に沿っては、複数の上記キャパシタが上記トランスファーゲート１本分の幅と上記トランスファーゲート同士のなす間隙１本分の幅との和の２倍にほぼ相当するピッチで等間隔に並んだキャパシタ列を形成しており、任意の１つの上記キャパシタ列を第１のキャパシタ列として注目したときには、他の上記キャパシタ列である第２のキャパシタ列が隣接して平行に配列され、上記第１のキャパシタ列と、上記第２のキャパシタ列とでは、上記キャパシタの並ぶ位相が上記トランスファーゲート１本分の幅と上記トランスファーゲート同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれている。この構成を採用することにより、キャパシタの配列は、単純な方陣状ではなく、隣接キャパシタ列同士互いに位相を一定量だけずらしてあることから、個々のキャパシタの楕円形を拡大する際に隣のキャパシタ列に属する各キャパシタの楕円形と互いに干渉することなく、より大きくすることができる。
【００１１】
上記発明において好ましくは、上記トランスファーゲート同士に挟まれる任意の１本の間隙において並ぶ上記各下層コンタクトの上面に電気的に接続して並ぶ上記ストレージノードコンタクトに注目したときには、上方から見て１つずつ交互に反対側の側方に上記略楕円形の中心がずれるように上記キャパシタが重なっている。この構成を採用することにより、ストレージノードコンタクトの配列は従来どおり方陣状のままでも、その上に上述の本発明に基づく新しいキャパシタ配列を行なうことができ、各キャパシタのストレージノードコンタクトとの接続を効率良く確実に確保することができる。
【００１２】
上記発明において好ましくは、任意の１つの上記キャパシタを特定キャパシタとして注目したとき、周囲の他の上記キャパシタのうち上記長軸方向に対して斜め方向に隣接する上記キャパシタが、上記特定キャパシタに最も近接している。この構成を採用することにより、無駄なスペースをなるべく小さくしたキャパシタ配列とすることができる。
【００１３】
上記発明において好ましくは、上記トランスファーゲートの上端より上側で上記キャパシタの下端より下側の高さに位置する平面内において上記トランスファーゲートと垂直な方向に延び、互いに平行に配列された複数のビットラインを備え、上記下層コンタクトのうち選択されたものに対して上記ビットラインから下方に延びるビットラインコンタクトを介して電気的に接続されている。この構成を採用することにより、ビットラインがキャパシタより下側に配置されているので、キャパシタの配列によってビットラインコンタクトの配列が困難になるようなことを避けることができる。
【００１４】
上記発明において好ましくは、上記キャパシタは、ストレージノードとセルプレートとを備え、上記ストレージノードは、略楕円形の断面形状を有し、下端に底面を有し、上端が開口した容器型に形成され、上記ストレージノードコンタクトと電気的に接続された導電体であり、上記セルプレートは、上記ストレージノードの内面に絶縁膜を介して張られた導電体である。この構成を採用することにより、各キャパシタの断面積を大きくすることで、埋め込み不良やエッチング形状不良を軽減した凹型キャパシタとすることができる。
【００１５】
上記発明において好ましくは、上記キャパシタは、ストレージノードとセルプレートとを備え、上記ストレージノードは、中実のほぼ楕円柱状に形成され、上記ストレージノードコンタクトと電気的に接続された導電体であり、上記セルプレートは、上記ストレージノードの外面に絶縁膜を介して張られた導電体である。この構成を採用することにより、各キャパシタが楕円形状であって短軸方向に十分拡大することができるので、長軸方向のキャパシタ間の間隙に余裕を持たせることができ、キャパシタ間の微小異物の介在などによる短絡のおそれを低減した凸型キャパシタとすることができる。
【００１６】
また、上記目的を達成するため、本発明に基づく半導体装置の製造方法は、主表面を有する半導体基板と、上記主表面上に形成され、互いに平行に線状に延びる複数のトランスファーゲートと、上記複数のトランスファーゲート同士の間にそれぞれ形成される複数の間隙において、上記主表面に電気的に接続するように導電体でそれぞれ形成された下層コンタクトと、上記下層コンタクトのうち選択されたものの上面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる複数のストレージノードコンタクトと、各上記ストレージノードコンタクトの上面から上方に延び、上記トランスファーゲートの長手方向と垂直な方向に長軸を有する略楕円形の断面形状を有するように形成されたキャパシタとを備えた半導体装置の製造方法であって、上記キャパシタを形成するために、上記長軸方向に沿っては、複数の上記キャパシタが上記トランスファーゲート１本分の幅にほぼ等しい間隙を介して等間隔に並んだキャパシタ列を形成しており、任意の１つの上記キャパシタ列を第１のキャパシタ列として注目したときには、他の上記キャパシタ列である第２のキャパシタ列が隣接して平行に配列され、上記第１のキャパシタ列と、上記第２のキャパシタ列とでは、上記キャパシタの並ぶ位相が上記トランスファーゲート１本分の幅と上記トランスファーゲート同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれた配列となっている製版マスクパターンを用いて、上面に塗布されたレジストに対して製版を行ない、レジストパターンを形成する製版工程と、上記製版工程で得たレジストパターンによってエッチングを行なうエッチング工程とを含む。この方法を採用することにより、キャパシタの配列が、単純な方陣状ではなく、隣接キャパシタ列同士互いに位相を一定量だけずらした配列となっている半導体装置を得ることができる。したがって、キャパシタの断面形状をより大きくした半導体装置を得ることができる。
【００１７】
上記発明において好ましくは、上記製版マスクパターンとして、略楕円形のパターンを形成すべき箇所が十字型のパターンとなった製版マスクパターンを用いる。この方法を採用することにより、曲線図形の製版マスクパターンを作成できない場合であっても、直線のみで略楕円形のキャパシタ形成のための製版マスクパターンを構成することができる。
【００１８】
【発明の実施の形態】
（実施の形態１）
（構成）
図１、図２を参照して、本発明に基づく実施の形態１における半導体装置について説明する。図１は、この半導体装置のメモリセル部の平面図である。ただし、各部の位置関係を説明するために本来各部の隙間を埋めている層間絶縁膜がすべて透明であると仮定したときに見える状態を示している。図１においてキャパシタ１４の中心線上で切断した場合の断面図、すなわち、ＩＩ−ＩＩ線に関する矢視断面図を図２に示す。半導体基板１、トランスファーゲート２、層間絶縁膜３，５，８、下層コンタクト４ｂ、ストレージノードコンタクト９の構成は、図１３を参照して従来の半導体装置として説明したものの該当部分と同様である。図１においてビットライン６の中心線上で切断した場合の断面図は、図１２に示したものと同様であるので、説明を繰り返さない。
【００１９】
個々のキャパシタ１４の構造も、凹型キャパシタであり、従来の半導体装置について説明したものと同様であるので、説明を繰り返さない。ストレージノード１１が、下層コンタクト４ｂに対してストレージノードコンタクト９によって電気的に接続されているという点も同様である。
【００２０】
しかし、図１と図１１とを比較すればわかるように、個々のキャパシタ１４の断面形状や、キャパシタ１４とストレージノードコンタクト９との位置関係に関しては、この半導体装置では、従来の半導体装置と異なっている。
【００２１】
本実施の形態における半導体装置では、キャパシタ１４の断面形状は、図１１で示したような形状ではなく、略楕円形となっている。略楕円形の長軸は、トランスファーゲート２の長手方向と垂直な方向となっている。
【００２２】
また、この半導体装置では、キャパシタ１４の配列としては、略楕円形の長軸方向（図１における左右方向）に沿っては、複数のキャパシタ１４がトランスファーゲート２の１本分の幅とトランスファーゲート同士のなす間隙１本分の幅との和の２倍にほぼ相当するピッチで等間隔に並んだキャパシタ列を形成している。任意の１つのキャパシタ列を第１のキャパシタ列として注目したときには、他のキャパシタ列である第２のキャパシタ列が隣接して平行に配列され、第１のキャパシタ列と、第２のキャパシタ列とでは、キャパシタ１４の並ぶ位相がトランスファーゲート２の１本分の幅とトランスファーゲート２同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれている。キャパシタ１４の配列がこのようになっていても、ストレージノードコンタクト９の配列は、従来と同じである。その結果、図１、図２に示すように、ストレージノードコンタクト９の中心と、キャパシタ１４の中心はそれぞれ略楕円形の長軸方向にずれた形になっている。しかも、そのずれ方は、トランスファーゲート２の長手方向（図１における上下方向）に沿って順に各キャパシタ列を見ていくと、１列ずつ交互に逆向きにキャパシタ１４の中心がずれた形となっている。
【００２３】
したがって、トランスファーゲート２同士に挟まれる任意の１本の間隙において並ぶ各下層コンタクト４ｂの上面に電気的に接続して並ぶストレージノードコンタクト９に注目したときには、上方から見て１つずつ交互に反対側の側方に略楕円形の中心がずれるようにキャパシタ１４が重なっているといえる。
【００２４】
図１からさらにキャパシタ１４の配列のみを抽出したものを、図３に示す。キャパシタ１４が上述のように略楕円形であって、上述のような１列ずつ交互にずらした配列となっていることにより、任意の１つのキャパシタを特定キャパシタとして注目したとき、周囲の他のキャパシタのうち長軸方向に対して斜め方向に隣接するキャパシタが、特定キャパシタに最も近接しているといえる。すなわち、図３におけるＣやＤよりもＬが最も近接した点となる。
【００２５】
（作用・効果）
キャパシタ１４を単純な方陣状ではなく、上述のような１列ずつずらした配列としたことによって、楕円形を拡大しようとした場合、楕円形の長軸と短軸とを同時に延ばしていったとしても、短軸の延びる先は、隣接するキャパシタ列においては、ちょうどキャパシタとキャパシタとの隙間に相当する。したがって、短軸を延ばすことができ、大きな楕円形を確保することができる。この場合、斜め方向に隣接するキャパシタとの間の距離、すなわち図３におけるＬの距離さえ、キャパシタ同士の間に必要な層間絶縁膜の最低値を下回らないようにしておけばよいので、この配列によれば、従来よりも大きな断面形状のキャパシタとすることができる。そして、従来に比べて、デッドスペースをより小さくすることができる。
【００２６】
なお、一般に、キャパシタとビットラインの配置関係には、ＣＯＢ（Capacitor On Bit-Line）方式とＣＵＢ（Capacitor Under Bit-Line）方式とがある。本実施の形態における半導体装置では、ビットライン６より、キャパシタ１４の方が上に積層されているＣＯＢ方式を採用している。逆に、キャパシタより、ビットラインの方が上に積層されているＣＵＢ方式の場合、ビットラインから下層コンタクトに接続しようとするビットラインコンタクトは、キャパシタの隙間を通りぬけて、下層コンタクトに接続する必要があった。従来のような方陣状に配列されたキャパシタの場合は、キャパシタ同士の間隙が広かったので、ＣＵＢ方式で、ビットラインコンタクトがキャパシタの間を通りぬけるように設計することは容易であったが、本実施の形態の半導体装置では、キャパシタ同士の間隙が狭くなるので、ＣＵＢ方式を採用する場合、不利となる。しかし、ＣＯＢ方式では、そのような問題はなく、キャパシタの配列を決めることができるので、ＣＯＢ方式で本発明を採用することがより好ましい。
【００２７】
（実施の形態２）
（構成）
本発明に基づく実施の形態２における半導体装置について説明する。実施の形態１の半導体装置では、キャパシタ１４は、凹型キャパシタであった。これに対して、本実施の形態における半導体装置では、キャパシタ１４ａが凸型キャパシタとなっている。平面図は、図１と同様である。図２に相当する断面で切った断面図を図４に示す。キャパシタ１４ａは、水平面で切断したときの断面形状は、略楕円形であり、中実の略楕円柱の形状をしている。内部は、導電体で満たされており、ストレージノード１１ａとなっている。外表面は、ストレージノード１１ａに対して、絶縁膜（図示省略）を介してセルプレート筒形部１２ａが覆っている。ストレージノード１１ａとセルプレート筒形部１２ａがこのように絶縁膜を介して対向することによってコンデンサを構成している。セルプレート筒形部１２ａは、セルプレート上面部１３に接続されている。ストレージノード１１ａとストレージノードコンタクト９との間は、電気的に接続されている。セルプレート筒形部１２ａとストレージノードコンタクト９との間は、絶縁されている。
【００２８】
なお、キャパシタが凹型キャパシタから凸型キャパシタに変わったという点以外の構成要素は、実施の形態１と同様である。
【００２９】
（作用・効果）
本実施の形態においても、実施の形態１と同様の効果が得られる。
【００３０】
（実施の形態３）
（製造方法）
本発明に基づく実施の形態３における半導体装置の製造方法について説明する。この半導体装置の製造方法は、実施の形態１で説明した半導体装置を製造するための方法である。まず、公知技術によって、図５に示す構造を形成する。この上面に層間絶縁膜１０を積層し、図６に示す構造を得る。図７に示すように、この上面の全面にレジスト１６を塗布し、製版マスクパターンを用いて、写真製版を行なう。このとき、製版マスクパターンは、図３に示したような楕円形状の配列されたパターンを用いる。ただし、製版マスクパターンとして個々のキャパシタに相当する楕円形状を作成するのが難しい場合は、楕円形状に代えて図８に示すような十字型形状であってもよい。十字型形状を設定する場合は、図８に示す、ｐ，ｑ，ｒ，ｓの各パラメータを適宜シミュレーションなどによって最適化して設定する。このような製版マスクパターンを用いて製版を行ない、レジスト１６からレジストパターン１８を形成する。この状態を図９に示す。レジストパターン１８をマスクとして、層間絶縁膜１０のエッチングを行ない、図１０に示す状態に至る。この後、レジストパターン１８を除去し、さらに、層間絶縁膜１０の凹部の内面に、ストレージノード１１、絶縁膜およびセルプレート筒形部１２を順に積層することでキャパシタ１４が完成し、図２に示した半導体装置を得ることができる。
【００３１】
（作用・効果）
上述のように、従来の半導体装置を製造する場合に比べて、製版マスクパターンを代えるだけで、本発明に基づく実施の形態１で説明した半導体装置を製造することができる。また、個々のキャパシタの断面形状は、略楕円形状になることを目指しているが、製版マスクパターンに設ける形状としては必ずしも楕円形状とできなくても、十字型形状であっても、実際には、写真製版時の露光のぼやけによって略楕円形状のレジストパターンを形成することができる。したがって、曲線図形の製版マスクパターンを作成できない場合であっても、直線のみで製版マスクパターンを構成することができる。
【００３２】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００３３】
【発明の効果】
本発明によれば、キャパシタの配列は、単純な方陣状ではなく、隣接キャパシタ列同士互いに位相を一定量だけずらしてあることから、個々のキャパシタの楕円形を拡大する際に隣のキャパシタ列に属する各キャパシタの楕円形と互いに干渉することなく、より大きくすることができる。
【図面の簡単な説明】
【図１】  本発明に基づく実施の形態１における半導体装置のメモリセル部の平面図である。
【図２】  図１におけるＩＩ−ＩＩ線に関する矢視断面図である。
【図３】  本発明に基づく実施の形態１における半導体装置のキャパシタの配列の説明図である。
【図４】  本発明に基づく実施の形態２における半導体装置のメモリセル部の断面図である。
【図５】  本発明に基づく実施の形態３における半導体装置の製造方法の第１の工程の説明図である。
【図６】  本発明に基づく実施の形態３における半導体装置の製造方法の第２の工程の説明図である。
【図７】  本発明に基づく実施の形態３における半導体装置の製造方法の第３の工程の説明図である。
【図８】  本発明に基づく実施の形態３における半導体装置の製造方法で用いる製版マスクパターンの説明図である。
【図９】  本発明に基づく実施の形態３における半導体装置の製造方法の第４の工程の説明図である。
【図１０】  本発明に基づく実施の形態３における半導体装置の製造方法の第５の工程の説明図である。
【図１１】  従来技術に基づく半導体装置のメモリセル部の平面図である。
【図１２】  図１１におけるＸＩＩ−ＸＩＩ線に関する矢視断面図である。
【図１３】  図１１におけるＸＩＩＩ−ＸＩＩＩ線に関する矢視断面図である。
【図１４】  従来技術に基づく半導体装置のキャパシタの配列の説明図である。
【符号の説明】
１  半導体基板、２  トランスファーゲート、３  第１の層間絶縁膜、４ａ，４ｂ  下層コンタクト、５  第２の層間絶縁膜、６  ビットライン、７  ビットラインコンタクト、８  第３の層間絶縁膜、９  ストレージノードコンタクト、１０  第４の層間絶縁膜、１１，１１ａ  ストレージノード、１２，１２ａ  セルプレート筒形部、１３  セルプレート上面部、１４  キャパシタ、１５  デッドスペース、１６  レジスト、１８  レジストパターン。
【図１】
0005057616.tif 000002
【図２】
0005057616.tif 000003
【図３】
0005057616.tif 000004
【図４】
0005057616.tif 000005
【図５】
0005057616.tif 000006
【図６】
0005057616.tif 000007
【図７】
0005057616.tif 000008
【図８】
0005057616.tif 000009
【図９】
0005057616.tif 000010
【図１０】
0005057616.tif 000011
【図１１】
0005057616.tif 000012
【図１２】
0005057616.tif 000013
【図１３】
0005057616.tif 000014
【図１４】
0005057616.tif 000015