(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面に設けられ、段差パターンからなる第１アライメントマークと、
前記半導体基板の主表面に、段差パターンからなり前記第１アライメントマークから所定間隔隔てて並列して設けられる第２アライメントマークと、
前記半導体基板の主表面を覆うように設けられたエピタキシャル成長層と、を備え、
前記エピタキシャル成長層の表面に、前記第１アライメントマークと前記第２アライメントマークとの間の領域において、前記第１アライメントマークおよび前記第２アライメントマークの段差パターンの側壁に沿って並行に延びる凸部が設けられる、半導体装置。
【請求項２】
前記第１アライメントマークの前記第２アライメントマーク側に位置する段差パターンの側壁と、前記第２アライメントマークの前記第１アライメントマーク側に位置する段差パターンの側壁との間隔は、前記エピタキシャル成長層の厚さの約０．７〜約１．０倍である、請求項１に記載の半導体装置。
【請求項３】
前記第１アライメントマークおよび前記第２アライメントマークを規定する段差パターンを構成する半導体基板の主表面は、不純物拡散領域を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記不純物拡散領域は、ｎ型である、請求項１から３に記載の半導体装置。
【請求項５】
前記不純物拡散領域は、ｐ型である、請求項１から３に記載の半導体装置。
【請求項６】
前記半導体基板の主表面に矩形形状の環状凸部領域が設けられ、
前記環状凸部領域の内周壁により、前記第１アライメントマークが構成され、
前記環状凸部領域の外周壁により、前記第２アライメントマークが構成され、
前記環状凸部領域の上方に位置する前記エピタキシャル成長層の表面に、環状の前記凸部が設けられる、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記エピタキシャル成長層の上に設けられる膜を備え、
前記膜は、矩形形状のアライメントマークを有し、
前記アライメントマークの外周位置は、前記環状凸部領域の内周壁よりも内側に位置している、請求項６に記載の半導体装置。
【請求項８】
前記エピタキシャル成長層の上に設けられる膜を備え、
前記膜は、矩形形状のアライメントマークを有し、
前記アライメントマークの外周位置は、前記環状凸部領域の外周壁よりも外側に位置している、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エピタキシャル成長技術を用いた埋め込み層を有する半導体装置において、エピタキシャル成長層の成膜後の、膜形成工程におけるパターンアライメント時の重ね合わせずれを計測するための、アライメントマークを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、埋め込み層を有する半導体装置では、バーニア等のずれ計測用マークを用いて、半導体基板に設けられた段差パターンからなるアライメントマークと、半導体基板上に設けられたエピタキシャル成長層上に形成された膜のアライメントマークとの重ね合わせずれ量を計測し、重ね合せずれの管理を行なっていた。計測は顕微鏡を用いた目視による場合や、光学的装置を用いた自動計測がある。
【０００３】
図１５から図１９は、エピタキシャル成長層の成長前に形成する段差パターンの形成方法の一例である。図１５を参照して、半導体基板Ｓを準備する。その後、図１６を参照して、半導体基板Ｓの上に、酸化膜ＯＬ１を形成する。その後、所望の領域の酸化膜ＯＬ１を除去する。その後、図１７を参照して、この酸化膜ＯＬ１をマスクにして、半導体基板Ｓの表面に埋め込み層形成のためのイオンＩを導入する。
【０００４】
次に、図１８を参照して、半導体基板Ｓに対して加熱処理を行ない、埋め込み層ＢＬを形成すると同時に、半導体基板Ｓに対して、熱酸化を同時に行なうことで、酸化膜ＯＬ２を形成する。その後、図１９を参照して、酸化膜ＯＬ１，ＯＬ２を除去することで、半導体基板Ｓの主表面側に形成された酸化膜厚分の段差パターンＳＰが形成される。
【０００５】
図２０から図２２は、エピタキシャル成長前に形成する段差パターンの形成方法の他の一例である。図２０を参照して、半導体基板Ｓを準備する。その後、図２１を参照して、半導体基板Ｓの上に、所望の領域に開口部を有するレジストパターンＲＦを形成する。その後、図２２を参照して、レジストパターンＲＦをマスクにして、半導体基板Ｓのエッチングを行ない、段差パターンＳＰを形成する。その後、この段差パターン領域に、埋め込み層が形成される（図示省略）。
【０００６】
図２３は、半導体装置に設けられる、素子形成領域Ｒ１とアライメントマーク形成領域Ｒ２との断面構造を示す図である。アライメントマーク形成領域Ｒ２においては、半導体基板Ｓの主表面に平面視において正方形の段差パターンからなるアライメントマークＡＭ１が形成され、このアライメントマークＡＭ１には、上述した製法に基づき埋め込み層ＢＬ１が形成されている。素子形成領域Ｒ１およびアライメントマーク形成領域Ｒ２においては、半導体基板Ｓの上にエピタキシャル成長法により成膜された半導体層ＥＧが設けられている。
【０００７】
また、素子形成領域Ｒ１に位置する半導体層ＥＧの主表面の所定位置には、不純物拡散領域ＩＲを形成するため、所定の開口領域ＯＰ１，ＯＰ２を有するレジスト膜ＲＦが形成されている。この不純物拡散領域ＩＲは、埋め込み層ＢＬ１に対する位置決めが重要となる。したがって、不純物拡散領域ＩＲの位置は、アライメントマーク形成領域Ｒ２に形成されたアライメントマークＡＭ１の位置を基準にして決定される。なお、埋め込み層ＢＬ１は、半導体装置の機能に応じて、ｎ型の不純物拡散領域またはｐ型の不純物拡散領域が採用される。
【０００８】
開口領域ＯＰ１，ＯＰ２の具体的な位置決め方法としては、レジスト膜ＲＦへの開口領域ＯＰ１，ＯＰ２の形成と同時に形成される正方形の開口領域からなるアライメントマークＡＭ２と、半導体基板Ｓの主表面に形成された正方形のアライメントマークＡＭ１との間の位置関係に基づいて、開口領域ＯＰ１，ＯＰ２の位置決めが行なわれる。
【０００９】
具体的には、アライメントマークＡＭ１の側壁とアライメントマークＡＭ２の側壁との距離（Ｘ）を測定し、距離（Ｘ）が所望の距離であれば、レジスト膜ＲＦに形成されたアライメントマークＡＭ２は正しく位置決めされて形成されていることから、アライメントマークＡＭ２と同時に形成された開口領域ＯＰ１，ＯＰ２の位置決めも正しいと判断できる。距離（Ｘ）の値が、所望の距離の範囲内でない場合には、レジスト膜ＲＦを除去し、再度新たなレジスト膜ＲＦが形成されることになる。
【００１０】
上記のようにして位置決めされた開口領域ＯＰ１，ＯＰ２を有するレジスト膜ＲＦをマスクとして、半導体層ＥＧの主表面の所定位置に不純物Ｉの導入が行なわれ、半導体層ＥＧの主表面に不純物拡散領域ＩＲが形成される。
【００１１】
ここで、半導体基板Ｓの上にエピタキシャル成長層を形成した場合、半導体基板Ｓに形成された段差パターンが、エピタキシャル成長層上では、段差パターンが正確に反映されず、パターンダレ（パターン形状が崩れる）が発生することが知られている。
【００１２】
図２４（Ａ）に、半導体基板Ｓに形成された段差パターンからなるアライメントマークＡＭの平面形状を図示し、図２４（Ｂ）に、アライメントマークＡＭから読取れる光学的信号微分強度分布を模式的に示す。アライメントマークＡＭから直接的に光学的信号微分強度分布を読取った場合には、図２４（Ｂ）に示すように、アライメントマークＡＭの側壁に対応する位置に明確な光学的信号微分強度分布のピークＰ１０を読取ることができる。
【００１３】
次に、図２５および図２６に、アライメントマークＡＭを有する半導体基板Ｓにエピタキシャル成長層ＥＧを形成した場合について示す。図２５は、アライメントマークＡＭを含む断面図であり、図２６（Ａ）は、半導体基板Ｓに形成された段差パターンからなるアライメントマークＡＭの平面形状を図示し、図２６（Ｂ）に、アライメントマークＡＭから読取れる光学的信号微分強度分布を模式的に示す。
【００１４】
エピタキシャル成長層ＥＧを介在させた状態で、アライメントマークＡＭから光学的信号微分強度分布を読取った場合には、図２５に示すように、半導体基板Ｓに形成されたアライメントマークＡＭは、エピタキシャル成長層ＥＧ上では、アライメントマークＡＭが正確に反映されず、パターンダレＺが発生している。その結果、図２６（Ｂ）に示すように、アライメントマークＡＭの側壁に対応する位置に、明確な光学的信号微分強度分布のピークを読取ることができない。
【００１５】
その結果、半導体基板Ｓに形成されたアライメントマークＡＭの位置を正確に読取ることができないため、重ね合わせ検査精度が低くなり、エピタキシャル成長層ＥＧの上に位置精度よくレジスト膜等を形成することができない課題が挙げられる。
【００１６】
特に、高耐圧用の半導体装置ではエピタキシャル成長層の厚みを厚くする必要がある。しかし、エピタキシャル成長層の厚みが厚くなるほど、パターンダレＺの程度が大きくなる。また、半導体装置の製造効率を上げるため（スループットを上げるため）に、エピタキシャル成長層の成長速度を速めた場合も、パターンダレＺの程度が大きくなることが知られている。
【００１７】
一方、エピタキシャル成長層の成長温度を上げることにより、パターンダレＺは抑制される。しかし、エピタキシャル成長に用いられる加熱炉のメンテナンス費用が高くなるという新たな課題が発生する。
【００１８】
上記背景の下、エピタキシャル成長層の厚さが厚い高耐圧用の半導体装置等においても、他の半導体装置と同様に微細化の要求が強まっており、エピタキシャル成長層の形成後における重ね合わせ精度の向上が求められている。なお、半導体装置の製造プロセスにおける重ね合せ精度の向上に関する技術については、下記特許文献１に開示されている。
【特許文献１】特開平０９−７４０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
この発明が解決しようとする課題は、半導体基板に形成された段差パターンからなるアライメントマークから光学的信号微分強度分布を読取った場合には、エピタキシャル成長層上では、アライメントマークが正確に反映されず、パターンダレＺが発生しているために、アライメントマークの側壁に対応する位置に明確な光学的信号微分強度分布のピークを読取ることができない点にある。
【００２０】
この発明の目的は、エピタキシャル成長時の製造コストを高くすることなく、エピタキシャル成長層の形成後での重ね合わせ精度を向上することが可能な重ね合せ用のアライメントマークを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００２１】
この発明の一実施の形態における半導体装置においては、半導体基板と、上記半導体基板の主表面に設けられ、段差パターンからなる第１アライメントマークと、上記半導体基板の主表面に、段差パターンからなり上記第１アライメントマークから所定間隔隔てて並列して設けられる第２アライメントマークと、上記半導体基板の主表面を覆うように設けられたエピタキシャル成長層と、を備え、上記エピタキシャル成長層の表面に、上記第１アライメントマークと上記第２アライメントマークとの間の領域において、上記第１アライメントマークおよび上記第２アライメントマークの段差パターンの側壁に沿って並行に延びる凸部が設けられている。
【発明の効果】
【００２２】
この発明の実施の形態における半導体装置によれば、パターンダレが段差パターンのパターンエッジから外方向に拡がることを利用して、第１アライメントマークおよび第２アライメントマークとの間に、エピタキシャル成長層の厚みに応じた間隔をあけることにより、半導体基板の主表面を覆うようにエピタキシャル成長層を設けた場合に、第１アライメントマークと第２アライメントマークとの中間点において、上記エピタキシャル成長層の表面に急峻な凸部が設けられる。
【００２３】
これにより、背景技術で説明したように、アライメントマークの側壁に対応する位置に明確な光学的信号微分強度分布のピークを読取ることができない場合であっても、本実施の形態における半導体装置によれば、第１アライメントマークと第２アライメントマークとの中間点において、エピタキシャル成長層の表面に設けられる凸部に基づき、光学的信号微分強度分布のピークを読取ることができる。
【００２４】
その結果、このピークを用いて、エピタキシャル成長層上に形成された膜のアライメントマークとの重ね合わせずれ量を計測することが可能となる。その結果、エピタキシャル成長層の成長条件に関係なく、エピタキシャル成長層の形成後での重ね合わせ精度を向上することが可能な重ね合せアライメントマークを有する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明に基づいた各実施の形態における半導体装置について図を参照して説明する。なお、本発明の特徴は、半導体装置において、半導体基板の主表面に設けられるアライメントマークの形状に特徴を有している。したがって、以下の各実施の形態における半導体装置の説明においては、半導体基板の主表面に設けられるアライメントマークの形状について詳細に説明することとし、背景技術の図２３において説明した、埋め込み層を設けること、および、埋め込み層の導電型の選択については、背景技術と同様であることから、ここでの説明は繰り返さないこととする。
【００２６】
（実施の形態１）
図１から図４に、本実施の形態における半導体装置に設けられるアライメントマークについて説明する。なお、図１は、本実施の形態における半導体装置に設けられるアライメントマークの構造を示す断面図であり、図２（Ａ）中のＩ−Ｉ線矢視に対応する。また、図２（Ａ）に、半導体基板Ｓに形成された段差パターンからなるアライメントマークの平面形状を図示し、図２（Ｂ）に、アライメントマークから読取れる光学的信号微分強度分布を模式的に図示する。
【００２７】
また、図３は、本実施の形態における半導体基板上にエピタキシャル成長層を成膜した構造を示す断面図であり、図４（Ａ）中のＩＩＩ−ＩＩＩ線矢視に対応する。また、図４（Ａ）に、エピタキシャル成長層が成膜された半導体基板に形成された段差パターンからなるアライメントマークの平面形状を図示し、図４（Ｂ）に、アライメントマークから読取れる光学的信号微分強度分布を模式的に図示する。
【００２８】
本実施の形態における半導体装置においては、半導体基板Ｓの主表面に設けられ、平面視において矩形の段差パターンからなる第１アライメントマークＡＭ１１と、平面視において第１アライメントマークＡＭ１１と同じ矩形の段差パターンからなる第２アライメントマークＡＭ１２を有している。
【００２９】
一例として、第１アライメントマークＡＭ１１および第２アライメントマークＡＭ１２は、長方形の凹部領域からなり、第１アライメントマークＡＭ１１および第２アライメントマークＡＭ１２を取り囲む領域ＳＣ１は、第１アライメントマークＡＭ１１および第２アライメントマークＡＭ１２の底部から見た場合凸部領域となる。
【００３０】
また、第１アライメントマークＡＭ１１の第２アライメントマークＡＭ１２側に位置する段差パターンの側壁ＡＭ１１０と、第２アライメントマークＡＭ１２の第１アライメントマークＡＭ１１側に位置する段差パターンの側壁ＡＭ１２０との間隔（ｃ１）は、後述するエピタキシャル成長層ＥＰの厚み（ｂ）の約０．７〜約１．０倍程度に設けられている。
【００３１】
図２（Ｂ）に、第１アライメントマークＡＭ１１および第２アライメントマークＡＭ１２のそれぞれの側壁から読取れる光学的信号微分強度分布を模式的に示す。エピタキシャル成長層を成膜する前にあっては、アライメントマークＡＭ１１，ＡＭ１２の各側壁に対応する位置に明確な光学的信号微分強度分布のピークＰＭ１を読取ることができる。
【００３２】
次に、図３に、図１に示す第１アライメントマークＡＭ１１および第２アライメントマークＡＭ１２を有する半導体基板Ｓ上に、この半導体基板Ｓの主表面を覆うように設けられた所定厚さのエピタキシャル成長層ＥＰを成膜した場合を示す。アライメントマークＡＭ１１，ＡＭ１２の各側壁の上方位置においては、背景技術で説明したと同様のパターンダレＺが発生している。
【００３３】
しかし、アライメントマークＡＭ１１，Ａ１２が隣り合う間の領域ＳＣ１の上方におけるエピタキシャル成長層ＥＰの表面には、第１アライメントマークＡＭ１１からのパターンダレと第２アライメントマークＡＭ１２からのパターンダレとが重なり合い、第１アライメントマークＡＭ１１および第２アライメントマークＡ１２の段差パターンの側壁ＡＭ１１０，ＡＭ１２０に沿って並行に延びる凸部ＣＲ１が形成される。
【００３４】
このように、第１アライメントマークＡＭ１１および第２アライメントマークＡ１２の間の、エピタキシャル成長層ＥＰの表面に、凸部ＣＲ１が設けられることにより、図４（Ａ），（Ｂ）に示すように、アライメントマークＡＭ１１，Ａ１２の各側壁に対応する位置として、明確な光学的信号微分強度分布のピークＰＭ２を読取ることができる。
【００３５】
その結果、エピタキシャル成長層ＥＰの上にレジスト膜を設けた場合であっても、レジスト膜に形成されたアライメントマークの光学的信号微分強度分布のピークと、アライメントマークＡＭ１１，Ａ１２の各側壁に対応する位置としてのピークＰＭ２との位置関係から、正確に重ね合わせずれ量を計測することが可能となる。
【００３６】
これにより、エピタキシャル成長層ＥＰの成長条件に関係なく、エピタキシャル成長層の成膜後での重ね合わせ精度を向上することが可能な重ね合せアライメントマークを有する半導体装置を提供することが可能となる。
【００３７】
（実施の形態２）
次に、図５から図９を参照して、実施の形態２における半導体装置について説明する。なお、図５は、本実施の形態における半導体装置に設けられるアライメントマークの構造を示す平面図であり、図６は、図５中ＶＩ−ＶＩ矢視に対応する断面図であり、図７は、図５中ＶＩＩ−ＶＩＩ矢視に対応する断面図である。また、図８（Ａ）に、エピタキシャル成長層が形成された状態での半導体基板Ｓに形成された段差パターンからなるアライメントマークの平面形状を図示し、図８（Ｂ）に、アライメントマークから読取れる光学的信号微分強度分布を模式的に図示する。
【００３８】
本実施の形態における半導体装置においては、半導体基板Ｓの主表面に設けられ、平面視において正方形の中抜き凹部形状を備える段差パターンからなる第１アライメントマークＡＭ２１が設けられている。この第１アライメントマークＡＭ２１を環状に取り囲む領域ＳＣ２は、アライメントマークＡＭ２１の底部から見た場合には、環状の凸部領域ＳＣ２となる。また、この凸部領域ＳＣ２の外側領域においては、内部の第１アライメントマークＡＭ２１と同様に、凹部からなる第２アライメントマークＡＭ２２を構成している。
【００３９】
また、第１アライメントマークＡＭ２１の第２アライメントマークＡＭ２２側に位置する段差パターンの側壁ＡＭ２１０と、第２アライメントマークＡＭ２２の第１アライメントマークＡＭ２１側に位置する段差パターンの側壁ＡＭ２２０との間隔（ｃ２）は、実施の形態１の場合と同様に、エピタキシャル成長層の厚みの約０．７〜約１．０倍程度に設けられている。
【００４０】
ここで、半導体基板Ｓの上にエピタキシャル成長層を成膜した場合には、第１アライメントマークＡＭ２１の側壁２１０と、第２アライメントマークＡＭ２１の側壁２２０とが隣り合う間の凸部領域ＳＣ２の上方におけるエピタキシャル成長層ＥＰの表面には、実施の形態１の場合と同様に、側壁ＡＭ２１０，ＡＭ２２０に沿って並行に延びる凸部ＣＲ２が形成される。この凸部ＣＲ２は、凸部領域ＳＣ２と同様に環状に形成されることになる。その結果、図８（Ａ），（Ｂ）に示すように、この環状の凸部ＣＲ２に対応して、明確な光学的信号微分強度分布のピークＰＭ３を読取ることができる。
【００４１】
その結果、図９に示すように、エピタキシャル成長層の上にレジスト膜を設けた場合に、レジスト膜に形成されたアライメントマークＲＥＡＭ２を矩形（四角形）として、かつ、アライメントマークＲＥＡＭ２の位置を、環状の凸部領域ＳＣ２の内周壁ＡＭ２１０よりも内側となるように設けることで、一度に４方向の重ね合せずれ量を正確に測定することが可能になる。
【００４２】
これにより、実施の形態１の場合と同様に、エピタキシャル成長層ＥＰの成長条件に関係なく、エピタキシャル成長層の成膜後での重ね合わせ精度を向上することが可能な重ね合せアライメントマークを有する半導体装置を提供することが可能となる。
【００４３】
（実施の形態３）
次に、図１０から図１４を参照して、実施の形態３における半導体装置について説明する。なお、図１０は、本実施の形態における半導体装置に設けられるアライメントマークの構造を示す平面図であり、図１１は、図１０中ＸＩ−ＸＩ矢視に対応する断面図であり、図１２は、図１０中ＸＩＩ−ＸＩＩ矢視に対応する断面図である。また、図１３（Ａ）に、エピタキシャル成長層が形成された状態での半導体基板Ｓに形成された段差パターンからなるアライメントマークの平面形状を図示し、図１３（Ｂ）に、アライメントマークから読取れる光学的信号微分強度分布を模式的に図示する。
【００４４】
本実施の形態における半導体装置においては、半導体基板Ｓの主表面に設けられ、平面視において正方形の中抜き凹部形状を備える段差パターンからなる第１アライメントマークＡＭ３１が設けられている。この第１アライメントマークＡＭ３１を環状に取り囲む領域は、アライメントマークＡＭ３１の底部から見た場合には、環状の凸部領域ＳＣ３となる。また、この凸部領域ＳＣ３の外側領域においては、内部の第１アライメントマークＡＭ３１と同様に、凹部からなる第２アライメントマークＡＭ３２を構成している。
【００４５】
また、第１アライメントマークＡＭ３１の第２アライメントマークＡＭ３２側に位置する段差パターンの側壁ＡＭ３１０と、第２アライメントマークＡＭ３２の第１アライメントマークＡＭ３１側に位置する段差パターンの側壁ＡＭ３２０との間隔（ｃ３）は、実施の形態１の場合と同様に、エピタキシャル成長層の厚みの約０．７〜約１．０倍程度に設けられている。
【００４６】
ここで、半導体基板Ｓの上にエピタキシャル成長層を成膜した場合には、第１アライメントマークＡＭ３１の側壁２１０と、第２アライメントマークＡＭ３１の側壁３２０とが隣り合う間の凸部領域ＳＣ３の上方におけるエピタキシャル成長層ＥＰの表面には、実施の形態１および２の場合と同様に、側壁ＡＭ３１０，ＡＭ３２０に沿って並行に延びる凸部ＣＲ３が形成される。この凸部ＣＲ３は、凸部領域ＳＣ３と同様に環状に形成されることになる。その結果、図１３（Ａ），（Ｂ）に示すように、この環状の凸部ＣＲ３に対応して、明確な光学的信号微分強度分布のピークＰＭ４を読取ることができる。
【００４７】
その結果、図１４に示すように、エピタキシャル成長層の上にレジスト膜を設けた場合に、レジスト膜に形成されたアライメントマークＲＥＡＭ３を矩形（四角形）として、かつ、アライメントマークＲＥＡＭ３の外周位置は、凸部領域ＳＣ３よりも外側に位置するように設けることで、一度に４方向の重ね合せずれ量を正確に測定することが可能になる。また、実施の形態２の場合に対して、アライメントマークＲＥＡＭ３の側壁部は、凸部領域ＳＣ３の外側に配置させることができるため、側壁ＡＭ３２０からの影響を受けない位置で、アライメントマークＲＥＡＭ３の側壁部の位置検出を行なうことが可能となる。
【００４８】
これにより、実施の形態１および２の場合と同様に、エピタキシャル成長層ＥＰの成長条件に関係なく、エピタキシャル成長層の成膜後での重ね合わせ精度を向上することが可能な重ね合せアライメントマークを有する半導体装置を提供することが可能となる。
【００４９】
なお、今回開示された上記各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】この発明に基づいた実施の形態１における半導体装置に設けられるアライメントマークの構造を示す断面図である。
【図２】（Ａ）は、この発明に基づいた実施の形態１における半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【図３】この発明に基づいた実施の形態１における半導体基板上にエピタキシャル成長層を成膜した構造を示す断面図である。
【図４】（Ａ）は、この発明に基づいた実施の形態１におけるエピタキシャル成長層が成膜された半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【図５】この発明に基づいた実施の形態２における半導体装置に設けられるアライメントマークの構造を示す平面図である。
【図６】図５中ＶＩ−ＶＩ矢視に対応する断面図である。
【図７】図５中ＶＩＩ−ＶＩＩ矢視に対応する断面図である。
【図８】（Ａ）は、この発明に基づいた実施の形態２におけるエピタキシャル成長層が形成された状態での半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【図９】この発明に基づいた実施の形態２における、エピタキシャル成長層の上にレジスト膜を設けた場合に、レジスト膜に形成されたアライメントマークと光学的ピークとの関係を示す図である。
【図１０】この発明に基づいた実施の形態３における半導体装置に設けられるアライメントマークの構造を示す平面図である。
【図１１】図１０中ＸＩ−ＸＩ矢視に対応する断面図である。
【図１２】図１０中ＸＩＩ−ＸＩＩ矢視に対応する断面図である。
【図１３】（Ａ）は、この発明に基づいた実施の形態３におけるエピタキシャル成長層が形成された状態での半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【図１４】この発明に基づいた実施の形態３における、エピタキシャル成長層の上にレジスト膜を設けた場合に、レジスト膜に形成されたアライメントマークと光学的ピークとの関係を示す図である。
【図１５】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの形成方法を示す第１の図である。
【図１６】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの形成方法を示す第２の図である。
【図１７】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの形成方法を示す第３の図である。
【図１８】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの形成方法を示す第４の図である。
【図１９】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの形成方法を示す第５の図である。
【図２０】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの他の形成方法を示す第１の図である。
【図２１】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの他の形成方法を示す第２の図である。
【図２２】背景技術におけるエピタキシャル成長層の成長前に形成する段差パターンの他の形成方法を示す第３の図である。
【図２３】背景技術における半導体装置の構成の一例を示す断面図である。
【図２４】（Ａ）は、背景技術における半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【図２５】背景技術における課題（パターンダレ）を示す断面図である。
【図２６】（Ａ）は、背景技術におけるエピタキシャル成長層が形成された状態での半導体基板に形成された段差パターンからなるアライメントマークの平面形状を示す図であり、（Ｂ）は、アライメントマークから読取れる光学的信号微分強度分布を模式的に示す図である。
【符号の説明】
【００５１】
ＡＭ１１，ＡＭ２１，ＡＭ３１  第１アライメントマーク、ＡＭ１２，ＡＭ２２，ＡＭ３２  第２アライメントマーク、ＡＭ１１０，ＡＭ１２０，ＡＭ２１０，ＡＭ２２０，ＡＭ３１０，ＡＭ３２０  側壁、ＣＲ１，ＣＲ２，ＣＲ３  凸部、ＥＰ  エピタキシャル成長層、ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４  ピーク、Ｓ  半導体基板、ＳＣ１，ＳＣ２，ＳＣ３  凸部領域。
【図１】
0005057333.tif 000002
【図３】
0005057333.tif 000003
【図６】
0005057333.tif 000004
【図７】
0005057333.tif 000005
【図１１】
0005057333.tif 000006
【図１２】
0005057333.tif 000007
【図１５】
0005057333.tif 000008
【図１６】
0005057333.tif 000009
【図１７】
0005057333.tif 000010
【図１８】
0005057333.tif 000011
【図１９】
0005057333.tif 000012
【図２０】
0005057333.tif 000013
【図２１】
0005057333.tif 000014
【図２２】
0005057333.tif 000015
【図２３】
0005057333.tif 000016
【図２５】
0005057333.tif 000017
【図２】
0005057333.tif 000018
【図４】
0005057333.tif 000019
【図５】
0005057333.tif 000020
【図８】
0005057333.tif 000021
【図９】
0005057333.tif 000022
【図１０】
0005057333.tif 000023
【図１３】
0005057333.tif 000024
【図１４】
0005057333.tif 000025
【図２４】
0005057333.tif 000026
【図２６】
0005057333.tif 000027