(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型ドレイン領域、逆導電型チャネル領域、及び、逆導電型ソース領域を設けるとともに、前記一導電型ドレイン領域と逆導電型チャネル領域とで形成されるｐｎ接合を覆うようにフローティングゲート及びゲート電極を設け、且つ、一導電型ドレイン領域と一端において電気的に接するように負荷抵抗を設けたことを特徴とする不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ。
【請求項２】
上記負荷抵抗の他端に電源電圧を印加し、上記フローティングゲートに逆導電型キャリアが存在しない状態でドレイン電極電位は負性微分抵抗による高状態Ｈと低状態Ｌの２つの状態をとり、上記フローティングゲートに逆導電型キャリアが存在する状態では上記ｐｎ接合は負性微分抵抗を示さず、ドレイン電極電位が前記高状態Ｈとは別の安定な高状態Ｈ′を取るように、上記フローティングゲートの膜厚、及び、該フローティングゲートと上記一導電型半導体基板との間に介在させる第１ゲート絶縁膜の膜厚を調整することを特徴とする請求項１記載の不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ。
【請求項３】
請求項１または２に記載の不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリの動作方法において、上記フローティングゲートに逆導電型キャリアがない状態で、上記負性微分抵抗と上記負荷抵抗との交点が２つの安定な動作点に対応し、その中の高状態Ｈを電源切断前に前記フローティングゲートに逆導電型キャリアがある状態での上記安定な動作点Ｈ′に移動させ、低状態Ｌではそのまま電源を切ることを特徴とする不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリの動作方法。
【請求項４】
上記電源電圧を切断する前に、外部センスアンプ回路により高状態Ｈ或いは低状態Ｌのいずれの状態であるかをセンスし、低状態Ｌではそのまま電源を切り、高状態Ｈでは上記ゲート電極と逆導電型ソース領域間に上記フローティングゲートに逆導電型キャリアを注入する極性のバイアスを印加して前記フローティングゲートに逆導電型キャリアを注入し、上記安定な動作点Ｈ′に移動させた後、電源を切断して情報を不揮発に保持することを特徴とする請求項３記載の不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリの動作方法。
【請求項５】
情報を保持した状態の不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリに電源電圧を印加し、外部回路によりドレイン電圧Ｖdを一旦０Ｖにした後、安定点に移動させ、安定点におけるドレイン電圧Ｖdをラッチし、上記ゲート電極と逆導電型ソース領域間に逆導電型キャリアを放出する極性のバイアスを印加し、上記フローティングゲートに逆導電型キャリアが蓄積されている場合には、逆導電型キャリアを放出させた後、前記ラッチしたドレイン電圧Ｖdを印加し安定点に移動させてメモリ情報を復帰させることを特徴とする請求項３記載の不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に関するものであり、特に、高速動作し、かつ、大規模集積可能で、低価格なメモリ素子を不揮発性にするための素子構造及び動作方法に特徴のある不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリに関するものである。
【０００２】
【従来の技術】
近年、高速データ通信の普及に伴って、データ通信を高速、低消費電力で行うための電子デバイス、システムとして、より低価格で高速、低消費電力なものが要求されている。
【０００３】
この様なデータ通信に用いる電子デバイスの一つとしてＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が挙げられるが、従来のＳＲＡＭ素子は素子単体としては、電源電圧を印加した状態で高速、低消費電力で動作することができるという特徴がある。
【０００４】
特に、その内でも、１トランジスタでＳＲＡＭを構成でき、チップ面積を低減できるｐｎ接合１トランジスタＳＲＡＭが低価格、高集積可能なＳＲＡＭとして提案されているので、ここで、図７を参照して従来のｐｎ接合１トランジスタＳＲＡＭを説明する。
【０００５】
図７（ａ）参照
図７（ａ）は、従来のｐｎ接合１トランジスタＳＲＡＭの１メモリセルの概略的断面図であり、ｐ型シリコン基板４１に設けた素子分離酸化膜４２で囲まれた素子形成領域にｎ+ 型チャネル領域４３とｎ+ 型ソース領域４４を設けるとともに、ｎ+ 型チャネル領域４３と接するようにｐ+ 型ドレイン領域４７を設け、このｎ+ 型チャネル領域４３とｐ+ 型ドレイン領域４７で形成されるｐｎ接合４８を覆うようにゲート酸化膜４５を介してゲート電極４６を設ける。
【０００６】
また、第１層間絶縁膜４９を介してＷ負荷抵抗層５０を設けたのち、第２層間絶縁膜５１を設けるとともに、この第２層間絶縁膜５１に設けたコンタクトホールを介してＷ負荷抵抗層５０の一端に接続する電源電極５２、Ｗ負荷抵抗層５０の他端に接続するとともにｐ+ 型ドレイン領域４７に接するドレイン電極５３、及び、ｎ+ 型ソース領域４４に接するソース電極５４を設けたものである。
【０００７】
図７（ｂ）参照
図７（ｂ）は、図７（ａ）に示した従来のｐｎ接合１トランジスタＳＲＡＭの１メモリセルの等価回路であり、電源電極５２には電源電位Ｖddが印加されるとともに、ソース電極にはソース電位Ｖs （図においては接地電位）が印加され、ゲート電極４６に印加するゲート電位Ｖg によって、ドレイン電極５３に出力されるドレイン電位Ｖd を制御するものである。
【０００８】
図７（ｃ）参照
図７（ｃ）は、ｐｎ接合１トランジスタＳＲＡＭのＩd −Ｖd 特性図であり、ゲート電位Ｖg を印加することによってｐｎ接合４８の空乏層の厚さを制御し、それによってＮ字型の負性微分抵抗特性を得るものである。
【０００９】
この場合、実線で示すｐｎ接合４８負性微分抵抗と破線で示すＷ負荷抵抗層５０の負荷抵抗との交点が２つの安定な状態を与え、ゲート電位Ｖg により負性微分抵抗電流を制御することで２つの状態の電圧、即ち、Ｈｉｇｈ状態Ｈ（ＶH ）とＬｏｗ状態Ｌ（ＶL ）とを制御することができる。
【００１０】
この様な安定な２つの電圧状態の内の一方の状態を、信号入力がない限り保持することによって、１個のゲート電極付きｐｎ接合のみでＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）特性が得られるものである。
【００１１】
【発明が解決しようとする課題】
しかし、この様なｐｎ接合１トランジスタＳＲＡＭにはデータを不揮発に保持できるという機能がないため、例えば、パソコンのようなシステムにおいては、必ず不揮発メモリと共存し、不揮発メモリからデータを読み込んだり、データを格納したりする必要がある。
【００１２】
そのため、システム全体として見た際、メモリ間の配線による消費電力、作製工程のロスが大きく、低消費電力化、低価格化は困難であるという問題がある。
【００１３】
したがって、本発明は、不揮発データ保持機能を持たせることによって、さらなる低消費電力化、低価格化を実現することを目的とする。
【００１４】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、１メモリセルの概念的構成図であり、図１（ｂ）はＩd −Ｖd 特性図であり、図における符号７，１０は夫々、第２ゲート絶縁膜及び素子分離絶縁膜である。
図１（ａ）及び（ｂ）参照
上述の目的を達成するために、本発明は、不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリにおいて、一導電型半導体基板１に一導電型ドレイン領域４、逆導電型チャネル領域２、及び、逆導電型ソース領域３を設けるとともに、一導電型ドレイン領域４と逆導電型チャネル領域２とで形成されるｐｎ接合を覆うようにフローティング及びゲート電極８を設け、且つ、一導電型ドレイン領域４と一端において電気的接するように負荷抵抗９を設けたことを特徴とする。
なお、本発明における一導電型半導体基板とは、一導電型半導体基板のみならず逆導電型半導体基板に設けられた一導電型ウエル領域等を含むものである。
【００１５】
即ち、本発明は、ｐｎ接合１トランジスタＳＲＡＭにフローティングゲート６を付加することで、素子の面積を増加させることなく、ＳＲＡＭに不揮発に情報を保持できる機能を追加し、素子の高機能化を図るものであり、それによって、データを格納するシステム全体としての素子数を減らし、メモリセル間の配線による消費電力及び作製工程のロスを低減し、低消費電力、低価格化を実現することができる。
【００１６】
この場合、負荷抵抗９の他端に電源電圧Ｖddを印加し、上記フローティングゲート６に逆導電型キャリアが存在しない状態でドレイン電極電位Ｖd は負性微分抵抗による高状態Ｈと低状態Ｌの２つの状態をとり、上記フローティングゲート６に逆導電型キャリアが存在する状態ではｐｎ接合は負性微分抵抗を示さず、ドレイン電極電位Ｖd が前記高状態Ｈとは別の安定な高状態Ｈ′を取るように、フローティングゲート６の膜厚、及び、該フローティングゲート６と一導電型半導体基板１との間に介在させる第１ゲート絶縁膜５の膜厚を調整する必要がある。
【００１７】
この様なｐｎ接合トランジスタＳＲＡＭを動作させる場合には、フローティングゲート６に逆導電型キャリアがない状態で、負性微分抵抗と負荷抵抗９との交点が２つの安定な動作点に対応し、その中の高状態Ｈを電源切断後にフローティングゲート６に逆導電型キャリアがある状態での上記安定な動作点Ｈ′に移動させ、低状態Ｌを電源切断後に前記フローティングゲート６に逆導電型キャリアがない状態での安定な動作点に移動させる。
【００１８】
また、情報を不揮発に保持させる場合には、電源電圧Ｖddを切断する前に、外部センスアンプ回路により高状態Ｈ或いは低状態Ｌのいずれの状態であるかをセンスし、低状態Ｌではそのまま電源を切り、高状態Ｈでは上記ゲート電極８と逆導電型ソース領域３と間に上記フローティングゲート６に逆導電型キャリアを注入する極性のバイアスを印加して前記フローティングゲート６に逆導電型キャリアを注入し、上記安定な動作点Ｈ′に移動させた後、電源を切断すれば良い。
【００１９】
また、情報を不揮発に保持した状態から復帰させる場合には、電源電圧Ｖddを印加し、外部回路により一度ドレイン電圧Ｖd を０Ｖにした後、安定点に移動させ、安定点におけるドレイン電圧Ｖd をラッチし、上記ゲート電極８と逆導電型ソース領域３間に逆導電型キャリアを放出する極性のバイアスを印加し、上記フローティングゲート６に逆導電型キャリアが蓄積されている場合には、逆導電型キャリアを放出させた後、前記ラッチしたドレイン電圧Ｖd を印加し安定点に移動させれば良い。
【００２０】
この場合、ラッチしたドレイン電圧Ｖd が低状態Ｌ、即ち、電源電圧印加前、フローティングゲート６に逆導電型キャリアがない場合には、ドレイン電圧Ｖd は低状態Ｌに、電源電圧印加前、フローティングゲート６に逆導電型キャリアがあった場合には、ドレイン電圧Ｖd は高状態Ｈになり、ＳＲＡＭの高状態Ｈ，低状態Ｌの２つの状態を電源電圧を一度オフにし、再度印加した際に、それぞれの状態に戻すことができ、ＳＲＡＭチップ内で不揮発に情報を保持できる機能を付加することができる。
【００２１】
【発明の実施の形態】
ここで、図２乃至図５を参照して、本発明の第１の実施の形態の不揮発データ保持機能付きＳＲＡＭを説明するが、まず、図２乃至図４を参照して製造工程を説明する。
図２（ａ）参照
まず、例えば、Ｂ（ボロン）が１×１０16ｃｍ-3ドープされたｐ型シリコン基板１１に選択的に素子分離酸化膜１２を形成したのち、レジストパターン１３を設け、このレジストパターン１３をマスクとして、素子分離酸化膜１２で囲まれた活性化領域のドレイン領域を除く領域にＡｓイオン１４を濃度が、例えば、１×１０19ｃｍ-3となるように注入し、ｎ+ 型チャネル領域１６及びｎ+ 型ソース領域１７となるｎ+ 型領域１５を形成する。
【００２２】
図２（ｂ）参照
次いで、レジストパターン１３を除去したのち、ドライ酸化により露出表面に、厚さが、例えば、４ｎｍの第１ゲート酸化膜１８を形成し、次いで、フローティングゲートとなる厚さが、例えば、１０ｎｍのノン・ドープ多結晶シリコン層１９を堆積する。
【００２３】
次いで、再び、ドライ酸化によりノン・ドープ多結晶シリコン層１９の表面に、厚さが、例えば、4 ｎｍの第２ゲート酸化膜２０を形成したのち、厚さが、例えば、３００ｎｍのノン・ドープ多結晶シリコン層２１を堆積させる。
【００２４】
図３（ｃ）参照
次いで、幅が、例えば、３００ｎｍのレジストパターン２２を設け、このレジストパターン２２をマスクとしてエッチングを行うことによって、ゲート電極２４／第２ゲート酸化膜２０／フローティング２３／第１ゲート酸化膜１８からなるゲート構造体を形成する。
【００２５】
図３（ｄ）参照
次いで、レジストパターン２２を除去したのち、新たにｎ+ 型ソース領域１７を覆うレジストパターン２５を形成し、このレジストパターン２５をマスクとして、Ｂイオン２６を濃度が、例えば、１×１０19ｃｍ-3となるように注入することによってｐ+ 型ドレイン領域２７を形成し、ｎ+ 型チャネル領域との間にｐｎ接合２８を形成するとともに、ゲート電極２４をｐ型に変換する。
なお、フローティングゲート２３はノン・ドープのままである。
【００２６】
図４（ｅ）参照
次いで、レジストパターン２５を除去したのち、熱ＣＶＤ法を用いてＳｉＯ2 膜からなる第１層間絶縁膜２９を形成し、次いで、全面にＷ膜を堆積させたのち、所定の抵抗値が得られるようにパターニングすることによってＷ負荷抵抗層３０を形成する。
【００２７】
図４（ｆ）参照
次いで、全面にＢＰＳＧ膜からなる第２層間絶縁膜３１を形成したのち、所定の位置にコンタクトホールを形成し、次いで、全面に、厚さが、例えば、３００ｎｍのＡｌ膜を堆積させることによって、Ｗ負荷抵抗層３０の一端に接続する電源電極３２、Ｗ負荷抵抗層３０の他端とｐ+ 型ドレイン領域２７に接続するドレイン電極３３、及び、ｎ+ 型ソース領域１７に接続するソース電極３４を形成することによって、不揮発データ保持機能付きＳＲＡＭの基本構成が完成する。
【００２８】
なお、この不揮発データ保持機能付きＳＲＡＭにおける第１ゲート酸化膜１８及びフローティングゲート２３の厚さは、フローティングゲート２３に電子がある状態で、ｐｎ接合２８が負性微分抵抗を示さず、ドレイン電位Ｖd が後述する図５（ｃ）に示す安定点Ｈ′の状態をとるように調整する必要がある。
【００２９】
次に、図５を参照して、不揮発データ保持機能付きＳＲＡＭの動作を説明する。
図５（ａ）参照
図５（ａ）は、本発明の第１の実施の形態の不揮発データ保持機能付きＳＲＡＭの等価回路図であり、通常の動作状態においては、フローティングゲート２３には電子は注入されておらず、ソース電極３４は接地電位Ｖs にされるとともに、電源電極３２には電源電圧Ｖddが印加され、ゲート電極２４に印加する正のゲート電位Ｖg によってｐｎ接合２８の空乏層の厚さを制御して、Ｎ字型の負性微分抵抗が現れるようにする。
なお、ゲート電位Ｖg が０または負である場合には、ｐｎ接合２８にＮ字型の負性微分抵抗は現れず、なまったダイオード特性を示すことになる。
【００３０】
図５（ｃ）参照
この場合、従来のｐｎ接合１トランジスタＳＲＡＭと全く同様に、実線で示すｐｎ接合２８による▲１▼の負性微分抵抗と、破線で示すＷ負荷抵抗層３０による負荷抵抗との２つの交点が２つの安定な動作点Ｌ，Ｈに対応し、この動作点Ｌ，Ｈを夫々“０”及び“１”に対応させることによってＳＲＡＭ動作が可能になる。
【００３１】
次に、情報を不揮発で保持する方法を説明する。
まず、電源電圧Ｖddを切断する前に、外部センスアンプ回路により各メモリセルのドレイン電位Ｖd がＨｉｇｈ（Ｈ）とＬｏｗ（Ｌ）のいずれの状態のいずれかであるかをセンスし、Ｌｏｗの状態のメモリセルにおいてはそのまま電源を切る。
【００３２】
図５（ｂ）及び図５（ｃ）参照
一方、ドレイン電位Ｖd がＨｉｇｈの状態のメモリセルにおいては、ゲート電極２４とソース電極３４の間に正バイアスを印加し、フローティングゲート２３に電子を注入し、図５（ｃ）において細い実線で示す▲２▼のなまったダイオード特性と破線で示すＷ負荷抵抗層３０による負荷抵抗と交点である安定点Ｈ′に移動させた後、電源を切る。
【００３３】
次に、電源を切断したのち、再び電源を投入する場合の保持データの復帰方法を説明する。
まず、再び電源電圧Ｖddを印加した際、外部回路によりドレイン電位Ｖd を一旦０Ｖにした後、安定点に移動させ、その電位Ｖd （ＬまたはＨ′）をラッチし、ゲート電極２４とソース電極３４との間に負バイアスを印加する。
【００３４】
電源を切断する時点で、ドレイン電位Ｖd がＬのメモリセルにおいては、フローティングゲート２３に電子が注入されていないので、微分負性抵抗が現れ、ドレイン電位Ｖd が再びＬに復帰する。
【００３５】
一方、電源を切断する時点で、ドレイン電位Ｖd がＨのメモリセルにおいては、フローティングゲート２３に電子が蓄積されているので、印加された負バイアスによって電子は放出され、電子を放出したのちラッチした電位Ｈ′を印加して負性微分抵抗に起因する安定点Ｈに移動させる。
【００３６】
この様に、本発明の第１の実施の形態においてはフローティングゲートを設けるだけでＳＲＡＭのＨｉｇｈ、Ｌｏｗの２つの状態を電源電圧を一度オフにし、再度印加した際に、それぞれの状態に戻すことができ、ＳＲＡＭチップ内で不揮発に情報を保持できる機能を付加することができる。
【００３７】
したがって、メモリセル面積は従来のｐｎ接合１トランジスタＳＲＡＭと全く同じであるのでＳＲＡＭ自体の集積度が低下することがなく、且つ、パーソナルコンピュータ等のシステム全体においてＳＲＡＭ以外に不揮発性メモリを併用する必要がなくなるので、メモリ間の配線による消費電力や作製工程のロスを低減することができ、それによって、低消費電力化や低価格化が可能になる。
【００３８】
なお、電源のｏｆｆ時及びｏｎ時におけるフローティングゲート２３に対する電子の注入或いは引き抜きに１０-6秒程度かかるが、ＳＲＡＭ動作においては、他のＳＲＡＭと同様の高速動作が可能である。
【００３９】
次に、図６を参照して、本発明の第２の実施の形態の不揮発データ保持機能付きＳＲＡＭの製造工程を説明する。
図６（ａ）参照
まず、上記の本発明の第１の実施の形態と全く同様に図２（ａ）乃至図３（ｃ）の工程によってゲート構造体を形成したのち、ゲート構造体及びドレイン形成領域を覆うように新たなレジストパターン３５を設け、次いで、このレジストパターン３５をマスクとしてＡｓイオン３６を相対的に高エネルギーで、例えば、１×１０19ｃｍ-3の濃度になるように注入することによってｎ+ 型チャネル領域１６より深いｎ+ 型ソース領域３７を形成する。
【００４０】
以降は、再び、図３（ｄ）乃至図４（ｆ）の工程を経ることによって、ｎ+ 型ソース領域３７の形状以外は上記の第１の実施の形態とほぼ同じ構成の不揮発データ保持機能付きＳＲＡＭの基本構造が完成する。
【００４１】
この第２の実施の形態においては、ｎ+ 型ソース領域３７を深く形成しているので、ソース電極３４を形成する際に、Ａｌの突き抜けによる短絡等が発生することがない。
この場合、ドレイン領域は、ｐ型シリコン基板と同導電型のｐ型であるので深く形成する必要がない。
【００４２】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した数値、条件等に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、電源切断時の情報を不揮発に保持するためにフローティングゲートを設けているが、従来の他の不揮発性メモリと同様に、ノン・ドープ多結晶シリコン層の代わりにＳｉＮ膜を用い、ＳｉＯ2 ／ＳｉＮ界面における界面準位を利用して電子をトラップしても良いものである。
【００４３】
また、上記の各実施の形態においては、負荷抵抗としてＷ負荷抵抗層を用いているが、他の金属や多結晶シリコンを用いた負荷抵抗としても良く、さらには、半導体基板の表面に形成した拡散抵抗を負荷抵抗としても良いものである。
【００４４】
また、上記の各実施の形態においては、チャネル領域を走行するキャリアを電子としているが、電子に限られるのではなく、正孔としても良いものであり、その場合には、各領域の導電型を全て反転させるとともに、印加するバイアスの極性も全て反転させれば良い。
【００４５】
【発明の効果】
本発明によれば、ｐｎ接合１トランジスタＳＲＡＭにフローティングゲートを設けているので、面積を増大させることなく不揮発データ保持機能を付加することができ、それによって、パーソナルコンピュータ等のシステム全体の簡素化、低消費電力化、低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第１の実施の形態のＳＲＡＭの動作の説明図である。
【図６】本発明の第２の実施の形態の製造工程の説明図である。
【図７】従来のｐｎ接合１トランジスタＳＲＡＭの説明図である。
【符号の説明】
１  一導電型半導体基板
２  逆導電型チャネル領域
３  逆導電型ソース領域
４  一導電型ドレイン領域
５  第１ゲート絶縁膜
６  フローティングゲート
７  第２ゲート絶縁膜
８  ゲート電極
９  負荷抵抗
１０  素子分離絶縁膜
１１  ｐ型シリコン基板
１２  素子分離酸化膜
１３  レジストパターン
１４  Ａｓイオン
１５  ｎ+ 型領域
１６  ｎ+ 型チャネル領域
１７  ｎ+ 型ソース領域
１８  第１ゲート酸化膜
１９  ノン・ドープ多結晶シリコン層
２０  第２ゲート酸化膜
２１  ノン・ドープ多結晶シリコン層
２２  レジストパターン
２３  フローティングゲート
２４  ゲート電極
２５  レジストパターン
２６  Ｂイオン
２７  ｐ+ 型ドレイン領域
２８  ｐｎ接合
２９  第１層間絶縁膜
３０  Ｗ負荷抵抗層
３１  第２層間絶縁膜
３２  電源電極
３３  ドレイン電極
３４  ソース電極
３５  レジストパターン
３６  Ａｓイオン
３７  ｎ+ 型ソース領域
４１  ｐ型シリコン基板
４２  素子分離酸化膜
４３  ｎ+ 型チャネル領域
４４  ｎ+ 型ソース領域
４５  ゲート酸化膜
４６  ゲート電極
４７  ｐ+ 型ドレイン領域
４８  ｐｎ接合
４９  第１層間絶縁膜
５０  Ｗ負荷抵抗層
５１  第２層間絶縁膜
５２  電源電極
５３  ドレイン電極
５４  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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