(57)【特許請求の範囲】
【請求項１】
ＳＯＩチップ（１０）のシリコン薄膜（１３）であって、５×１０１４ｃｍ−３から１０１７ｃｍ−３の間のレベルでドープされ、厚さが３０ｎｍ未満であるシリコン薄膜（１３）と、
前記シリコン薄膜（１３）上に離隔されて形成されたソース接点（１４）及びドレイン接点（１５）であって、多数キャリヤーに対して０．２ｅＶ未満のショットキーバリアーレベルをもつショットキー型のソース接点（１４）及びドレイン接点（１５）と、
前記ソース接点（１４）及び前記ドレイン接点（１５）の間であって、前記シリコン薄膜（１３）上に形成されたゲート絶縁膜（１７）と、
前記ゲート絶縁膜（１７）上に形成されたゲート（１６）と、を含む、蓄積型トランジスタの作動をするＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＭＯＳトランジスタにおいて、
前記薄膜（１３）のドーピングレベルは、１０１５ｃｍ−３であることを特徴とするＭＯＳトランジスタ。
【請求項３】
請求項１又は２に記載のＭＯＳトランジスタにおいて、
前記薄膜（１３）がｐ型である場合に、ソース接点（１４）及びドレイン接点（１５）は、ＰｔＧｅＳｉケイ化物からなることを特徴とするＭＯＳトランジスタ。
【請求項４】
請求項３に記載のＭＯＳトランジスタにおいて、
ソース接点（１４）及びドレイン接点（１５）は、６００℃で１０分間アニールされたＰｔＧｅＳｉケイ化物からなることを特徴とするＭＯＳトランジスタ。
【請求項５】
請求項１又は２に記載のＭＯＳトランジスタにおいて、
前記薄膜（１３）がｎ型である場合に、ソース接点（１４）及びドレイン接点（１５）は、エルビウムベースのケイ化物からなることを特徴とするＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高密度集積回路を作製するために用い得るＭＯＳトランジスタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
図１は、従来のＭＯＳトランジスタの概略構成図である。該図は、ｎチャネルＭＯＳトランジスタを表す。該ＭＯＳトランジスタは、ｐ型固体シリコンチップ１上に形成されている。それぞれがトランジスタのソース及びドレインを形成するように、例えばイオン注入によって、ｎ+型の２つの区域２，３が形成されている。符号４は、チップ１の表面上に作製されたゲート酸化膜を示し、前記区域２，３はこのゲート酸化膜の下にまで延びている。ゲート電極５が、ゲート酸化膜４上に堆積されている。ソース電極６及びドレイン電極７が、それぞれ区域２，３上に作製されており、かつ該トランジスタは酸化膜８によって周囲の素子から絶縁されている。チャネル９もまた示されており、該チャネルは、トランジスタが正確にバイアスされているときゲート酸化膜４の下に形成される。次の重要な変数もまた図中に示されている。
−  チャネルの長さＬ
−  ゲート酸化膜４の厚さｄ
−  接合の深さｒj
【０００３】
高密度集積、高周波及び低消費シリコン技術の発展に支えられた興味は、大部分は携帯性、特に遠距離通信とコンピュータ機器の新しい需要のためである。（ムーアの法則によれば）シリコンマイクロエレクトロニクスにおける技術上、経済上の性能の急激な増加は、２０世紀における最も印象的な産業発達の有力な指標である。
【０００４】
集積回路の製造におけるＭＯＳＦＥＴトランジスタの幅広い利用は、集積密度を著しく増加させることを可能にしてきた。しかしながら、集積密度とエレクトロニクスの性能に支えられた成長は、製造の物理的限界を見つける危険を冒す。最初の見積もりとして、ＭＯＳＦＥＴトランジスタゲートの長さを１／αとすることは、入力電圧が１／αとなりかつチャネルのドーピング濃度がα倍されることによって、同時にその他の特徴的な寸法（ゲート酸素の厚さ、チャネルの幅、接合の深さ）も１／αとならなければならないということが認められている。
【０００５】
現在のところ２２ｎｍの最小ゲート長を得ることは可能である。しかしながら、そのような縮小は、トランジスタの他の特徴的な寸法を修正することを意味し、それは“The International Technology Roadmap for Semiconductors - ITRS”，1999，SIA Semiconductor Industry Association によれば、今現在或いは近い将来においても達成不可能である。
【０００６】
ゲート長２２ｎｍの従来のＭＯＳトランジスタの製造を妨げる技術的な障壁は、特に次のようなものである。
−  Ｉ）：  ソース及びドレインから、チャネルをもつそれらの接合部までの非常に浅い延長（８ｎｍから１３ｎｍまで）；
−  ＩＩ）：  ソース／チャネル及びドレイン／チャネル接合における極端に急な濃度勾配（０．５ｎｍ／ｄｅｃ．）；
−  ＩＩＩ）：  シリコン極薄膜（１２ｎｍ）；
−  ＩＶ）：  ケイ化物コート反応におけるより低いシリコン消費（７ｎｍから１７ｎｍまで）；
−  Ｖ）：  厚みが減少したことによる正方形シリコンの低抵抗（１２．５Ω／シリコンの厚さ１２ｎｍ）；
−  ＶＩ）：  シリコン−ケイ化物界面における非常に低いドレイン・ソース比接触抵抗（１．５×１０-8Ω／ｃｍ2未満）；
−  ＶＩＩ）：  チャネル内での非常に高レベルのドーピング（３×１０19ｃｍ3）。
【０００７】
ＭＯＳ素子の小型化は、接合部をより短く形成することを要求し、これは比接触抵抗を最適化することを極端に困難にしている。この抵抗の減少は、通常ケイ化物の堆積過程によって達成される。この抵抗が減少すると、ケイ化物−シリコン界面、例えばＴｉＳ2／Ｓｉ及びＣｏＳｉ2／Ｓｉ界面、で低抵抗をもった合金を得ることが可能となる。しかしながら、ケイ化物堆積過程の反応は、シリコンの消費に繋がり、シリコンの消費は、一方で有効接触表面の減少に繋がる可能性があり、他方でケイ化物−シリコン界面値があまりにも低いことで付与される比接触抵抗の増加に繋がる可能性がある。
【０００８】
FUJISHIMAらによる論文“Proposal of a SCHOTTKY barrier SET Aiming at a Future Integrated Device”, IEICE Transactions on Electronics, JP Institute of Electronics Information and Comm. Eng. Tokyo, vol. E 80-C, n°7, July 1st, 1977, pages 881 to 885，は、一電子ＭＯＳトランジスタを開示している。この素子は、クーロン効果、つまり加えられるゲート電圧によって電流が振動するのを許容する負荷量効果、を利用している。この場合いくつかの制限が課される。トランジスタは、負荷量が負荷温度揺らぎによって妨害されないように低温（例えば１０Ｋ）で作動しなければならない。それは、延長接続（ソース・ドレイン電極）がショットキーバリアーを介して通過するシリコンチャネルによって形成され、これはトンネルバリアーとして働く。クーロン遮断効果を利用するために、ショットキーバリアーのトンネル抵抗は、抵抗量より大きくなければならない。この制限は、比較的高いショットキーバリアーの利用を正当化する。最終的に、この論文で述べられている素子は、非ドープシリコン上の量子細線であり、これは素子の幅が著しく減少していることを意味する。クーロン障壁は非常に低い容量が使われたときのみ達成され得るので、この非常に狭い幅は、トランジスタの端子接触とシリコンチャネルとの間の全ての容量を減少させるためにＳＥＴトランジスタの作動にとって本質的である。抵抗は放出表面に逆比例するので、素子の幅が非常に狭いと、比較的高い接合トンネル抵抗を得ることができる。
【０００９】
【課題を解決するための手段】
この発明は、高密度集積回路用のＭＯＳトランジスタを製造する際の問題を克服することができる。
この発明は、ＳＯＩチップのシリコン薄膜内に形成され、前記薄膜は僅かにドープされ厚さ３０ｎｍ未満であり、ソース接点及びドレイン接点が多数キャリヤーに対して可能な限り最も低いレベルのショットキーバリアーをもつショットキー型のものであり、蓄積型トランジスタの作動をするＭＯＳトランジスタに関する。
【００１０】
好ましくは、薄膜のドーピングレベルは、５×１０14ｃｍ-3から１０17ｃｍ-3の間である。さらに好ましくは、薄膜のドーピングレベルは、約１０15ｃｍ-3であり、例えば２×１０15ｃｍ-3である。
【００１１】
薄膜がｐ型である場合には、ｐ−ＭＯＳＦＥＴを得るために、ソース接点及びドレイン接点は、ＰｔＧｅＳｉケイ化物からなることが好ましい。例えば６００℃付近で約１０分間アニールすると、これらの接点のショットキーバリアーを低くすることが可能となる。
【００１２】
薄膜がｎ型である場合には、ｎ−ＭＯＳＦＥＴを得るために、ソース接点及びドレイン接点は、エルビウムベースのケイ化物からなってよい。
【００１３】
【発明の実施の形態】
本発明、他の優位点、及びさらなる詳細は添付の図面を参照した以下の実施形態の説明により明らかとなる。ただし、これらの実施形態は一例であり、全てを網羅するものではない。
図２は、この発明に係るＭＯＳトランジスタの概略構成図を表す。このトランジスタは、二酸化シリコン膜１２とシリコン薄膜１３とによって連続的にコートされたシリコンウエハ１１によって形成されたＳＯＩチップ１０上に作製されている。
【００１４】
薄膜１３すなわち活性層は、厚さ３０ｎｍ未満であり、典型的には５ｎｍと２０ｎｍの間である。この膜は、わずかにドープされており、例えばおよそ１０15ｃｍ-3である。ｎ型ドーピングは、ｎ−ＭＯＳＦＥＴに用いられ、ｐ型ドーピングは、ｐ−ＭＯＳＦＥＴに用いられる。
【００１５】
トランジスタは、ショットキー型のソース接点１４及びドレイン接点１５とゲート１６とを有しており、ゲート１６は、二酸化シリコンのようなゲート絶縁膜１７によってその他の構成から電気的に絶縁されている。
【００１６】
その作動の原理は、蓄積ＭＯＳトランジスタ（accumulation MOS transistor）の作動原理である。チャネルを構成するキャリアーは、チップの多数キャリアー、つまりｐ型ＳＯＩチップ上のｐ−ＭＯＳトランジスタに対する正孔であり、ｎ型ＳＯＩチップ上のｎ−ＭＯＳトランジスタに対する電子である。ゲートに加えられる電圧は、ソース・ドレイン接点の間に設置される伝導チャネルをコントロールする。その素子は、ｐ−ＭＯＳ型トランジスタに対する負のゲート電圧によって、またソース電圧に関しては、ｎ−ＭＯＳ型トランジスタに対する正のゲート電圧によって伝導状態とされる。そのショットキーバリアーは、多数キャリアーに対して可能な限り低くあるべきであり理想的には０ｅＶであるべきである。
【００１７】
直接シリコン薄膜上にあるショットキー接続によるソース・ドレイン区域の作製は、上で述べた技術的障害Ｉ，ＩＩを克服することを可能にする。
【００１８】
ケイ化物の堆積過程反応の間に、ケイ化物の厚みと対応するシリコンの消費がので、これは技術的障害ＩＩＩ，ＩＶ及びＶを克服することを可能にする。
【００１９】
上記の技術的障害ＶＩは、ソース・ドレイン接点に対して超低ショットキーバリアーを選ぶことによって克服される。ｐ−ＭＯＳトランジスタの場合には、アニールした後にプラチナ又はゲルマニウム−プラチナ合金を用いてコートすることによって、およそ０．０５ｅＶのバリアーレベル、つまりおよそ６×１０-9Ωｃｍ2の抵抗を得ることが可能となる。ｎ−ＭＯＳトランジスタの場合には、エルビウムベースのシリコンが、０．２ｅＶ未満のバリアーレベルを可能にする。
【００２０】
ＳＯＩチップに対して、例えばおよそ１０15ｃｍ-3程、ほんのわずかにドープされたシリコン薄膜を利用すると、上記の技術的障害ＶＩＩを克服することが可能となる。
【００２１】
わずかにドープ（例えばおよそ１０15ｃｍ-3）された薄膜上に作製された、ｐ−ＭＯＳトランジスタの場合には、ソース・ドレイン接点は、次のようにして得てもよい。ゲルマニウムのコートを超高真空蒸着によって堆積させる。それからプラチナのコートを同じ過程によって堆積させる。それから通常およそ６００℃で１０分間アニールを行う。得られる接点は、超低バリアーレベル（およそ０．０５ｅＶ）を有する。それから、得られる比接触抵抗は、１０-8ｃｍ2に対しておよそ６×１０-9ｃｍ-3である。
【００２２】
ソース・ドレインショットキー接点を、ゲートを形成する前に作製することができる。他の形態として、始めにゲート酸素を作製してから後にゲート金属を堆積させることも可能である。それからゲートと自己整列チャネルは、エッチングによって定められる。ソース・ドレイン接点のコーティングは、ケイ化物の堆積過程反応に続く自己整列によってのみその後に起こる。
【図面の簡単な説明】
【図１】  固体シリコンチップ上に作製された従来のＭＯＳトランジスタの概略構成図である。
【図２】  この発明に係るＭＯＳトランジスタの概略構成図である。
【符号の説明】
１０      ＳＯＩチップ
１３      シリコン薄膜
１４      ソース
１５      ドレイン
【図１】
0005090601.tif 000002
【図２】
0005090601.tif 000003