(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、該絶縁性基板表面に接合された半導体デバイスとを備える半導体装置であって、
前記基板表面に前記半導体デバイスの位置決め用のアラインメントマークとしての窪み部が形成されており、
前記窪み部は、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられており、
前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とが空間として連通していることを特徴とする半導体装置。
【請求項２】
前記窪みは、前記絶縁性基板表面の一部をエッチングすることにより形成されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体デバイスは、単結晶シリコン基板を基材とするものであることを特徴とする請求項１記載の半導体装置。
【請求項４】
絶縁性基板と、該絶縁性基板表面に接合された半導体デバイスとを備える半導体装置の製造方法であって、
前記半導体デバイスの位置決め用のアラインメントマークとして、前記絶縁性基板上に窪み部を形成する窪み部形成工程と、
当該窪み部が、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられ、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とが空間として連通するように、前記半導体デバイスを前記絶縁性基板表面に接合する接合工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記接合工程は、単結晶シリコンからなる基部上に形成された半導体デバイスを、前記絶縁性基板表面に接合する工程であり、
前記接合工程の後に、前記基部を半導体デバイスから剥離する剥離工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記接合工程の前に、前記基部と半導体デバイスとの間の単結晶シリコンからなる領域に、イオンが注入されてなるイオン注入領域を形成するイオン注入領域形成工程を含み、
前記剥離工程は、前記イオン注入領域を加熱することにより、イオン注入領域を境にして、基部を半導体デバイスから剥離する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれか１項に記載の製造方法によって製造されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、アクティブマトリクス型表示装置などの半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】  従来、半導体チップや光素子チップ（以下、適宜「チップ」という。）を基板上に接合する場合において、所定の位置にチップを配置するアライメントが行われている。このようなアライメントの精度向上を目的として、種々の装置及び方法が提案されている。このような従来の装置及び方法としては、例えば、チップの表面と基板の表面との少なくとも一方にアライメントインデックスを形成したもの（例えば、特許文献１：特開平８−８３９５５（１９９６年３月２６日公開））などが挙げられる。【０００３】  前記特許文献１に記載のチップの表面及び／又は基板の表面に、当該表面に対する傾斜面によりアライメントインデックスを形成する装置及び方法は、基板上にチップが搭載された状態において、穴や堀を形成する傾斜面の全体がチップ又は基板の表面により覆われたものである。このため、前記傾斜面とチップ又は基板の表面との間に、密封された空間が形成される。ここで、チップがボンディングされた後の基板は高温条件で処理されることがあるが、前記のように基板とチップとの間に密封された空間が存在すると、高温処理の際に当該空間内の気体の温度も高くなり、空間内の圧力も上昇する。この結果、前記特許文献１に記載の装置及び方法には、アライメントインデックスとしての傾斜面により形成された密封空間内の圧力上昇により、基板からチップを剥がす力が働くことになるという問題点がある。
【発明の開示】
【０００４】  本発明は、前記の問題点に鑑みてなされたものであり、その目的は、高温条件下に晒されても基板からチップを剥がす力が働かず、基板とチップとの接合状態を維持することができる半導体装置及びその製造方法を提供することにある。
【０００５】  本発明に係る半導体装置は、前記の課題を解決するために、絶縁性基板と、該絶縁性基板表面に接合された半導体デバイスとを備える半導体装置であって、前記絶縁性基板表面に前記半導体デバイスの位置決め用のアラインメントマークとしての窪み部が形成されており、前記窪み部は、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられていることを特徴としている。
【０００６】  前記の構成により、高温条件下に晒されても絶縁性基板からチップを剥がす力が働かず、絶縁性基板とチップとの接合状態を維持できる半導体装置を実現することができる。すなわち、本発明の半導体装置の絶縁性基板表面に形成されている窪み部は、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられている。この構成により、絶縁性基板表面に形成された窪み部の少なくとも一部には、前記半導体デバイスに覆われていない領域が形成されることとなる。
【０００７】  このように、本発明の半導体装置は、前記絶縁性基板表面に前記半導体デバイスが接合された状態において、アライメントマークとして用いる窪み部により形成された空間は、半導体デバイスに覆われていない領域を介して外部と連通されている。したがって、当該領域を介して、窪み部内の気体を空間の外部に排出することができる。このため、本発明の半導体装置によれば、絶縁性基板表面上に半導体デバイスが接合された状態において高温処理を行った場合、従来の半導体装置のように、絶縁性基板と半導体デバイスとの間に形成された閉空間内の気体が膨張することにより、絶縁性基板への半導体デバイスの接合に悪影響が及ぶことがない。
【０００８】  なお、従来のメタル膜（金属膜）によりアライメントマークが形成された半導体装置の場合、絶縁性基板と半導体デバイスとの間に閉空間が形成されることはないものの、メタル膜自身の厚みによって、基板表面に凸形状が形成される。そして、この凸形状が、基板表面と半導体デバイスとの接合（ボンディング）に対する阻害要因となるという問題がある。
【０００９】  これに対し、本発明の半導体装置では、前記半導体デバイスの位置決め用のアライメントマークとして、前記基板表面に形成した凹形状の窪み部を用いているから、当該窪み部が絶縁性基板表面と半導体デバイスとの接合の阻害要因となることはない。また、窪みによるアラインメントマークは無駄がないから、接合工程以降の半導体装置の製造工程を合理的なものとすることができる。
【００１０】  なお、本発明において「前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられている」とは、絶縁性基板表面に半導体デバイスが接合された状態において、窪み部により形成される連続した空間が半導体デバイスの外側にまで延びるように形成されていることをいう。
【００１１】  本発明の半導体装置の前記窪みは、例えば、前記絶縁性基板表面の一部をエッチングすることにより形成することができる。また、前記半導体デバイスとしては、単結晶シリコン基板を基材とするものを用いることができる。また、前記半導体デバイスは、単結晶シリコン基板を基材とし、前記基板表面に接合する前にイオン注入し、接合後に熱処理により、半導体デバイスから、イオンが注入されたイオン注入面を境にして基材を剥離させて製造するものを用いることとしてもよい。この場合、イオン注入は、水素、希ガスなどをイオン注入することにより行うことができる。
【００１２】  本発明の半導体装置の製造方法は、絶縁性基板と、該絶縁性基板表面に接合された半導体デバイスとを備える半導体装置の製造方法であって、前記半導体デバイスの位置決め用のアラインメントマークとして、前記絶縁性基板上に窪み部を形成する窪み部形成工程と、当該窪み部の少なくとも一部に前記半導体デバイスに覆われない領域が形成されるように、前記半導体デバイスを前記絶縁性基板表面に接合する接合工程を含む。
【００１３】  言い換えると、本発明の半導体装置の製造方法は、基板上に半導体回路デバイスを接合することにより製造した半導体装置の製造方法であって、前記半導体回路デバイスの位置決め用のアラインメントマークとして、前記基板上に窪み部を形成し、当該窪み部の少なくとも一部に前記半導体回路デバイスに覆われない領域が形成されるように、前記半導体回路デバイスを前記基板上に接合することを特徴としている。
【００１４】  前記製造方法によれば、前記窪み部が、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられた半導体装置を製造することができる。
【００１５】  本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
【図面の簡単な説明】
【００１６】
【図１（ａ）】本発明の実施例における、接合基板を製造するためのフローの一部を示す断面図である。
【図１（ｂ）】本発明の実施例における、接合基板を製造するためのフローの一部を示す断面図である。
【図１（ｃ）】本発明の実施例における、接合基板を製造するためのフローの一部を示す断面図である。
【図１（ｄ）】本発明の実施例における、接合基板を製造するためのフローの一部を示す断面図である。
【図２】本発明の実施例において、接合基板表面に接合される半導体デバイスの一例について、接合前における構造の概略を示す断面図である。
【図３】本発明の実施例において、接合基板と半導体デバイスとを接合した後の半導体装置の構造の概略を示す断面図である。
【図４】図３に示す本実施の形態の半導体装置を高歪点ガラス基板１の法線方向から見た場合の概略を示す平面図である。
【図５（ａ）】本発明の一実施例である半導体装置の、凹状アラインメントマークが形成された基板表面をその法線方向からみた概略平面図である。
【図５（ｂ）】図５（ａ）の基板のアラインメントマークが形成された部分のＸ−Ｘ’矢視断面である。
【図６（ａ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｂ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｃ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｄ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｅ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｆ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｇ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｈ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【図６（ｉ）】非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程を示す断面図である。
【発明を実施するための最良の形態】
【００１７】  本発明の一実施形態について説明すれば、以下の通りである。【００１８】  〔基板（〜ボンディング工程）〕
本発明の半導体装置は、基板表面に半導体デバイスが接合されたものであり、前記基板表面に前記半導体デバイスの位置決め用のアラインメントマークとしての窪み部が形成されており、前記窪み部は、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられたものである。【００１９】  前記基板としては、例えば、高歪点ガラス基板、結晶化ガラスなどを用いることができる。また、基板は、その上に各種の層や素子が形成されたものであってもよく、この場合、各種の層や素子が形成されたものを基板という。前記半導体デバイスとしては、例えば、単結晶シリコン基板または砒化ガリウム基板などを基材とするものを用いることができる。【００２０】  前記窪み部は、前記基板表面において、半導体デバイスを所定の位置に配置するためのアライメントマークとして、半導体デバイスを接合する位置に形成されるものである。窪み部は、前記基板表面の一部をエッチングすることや、ビーム溝掘り加工することなどによって形成することができる。窪み部の形状や深さは特に限定されるものではなく、基板及び半導体デバイスに応じて、位置決め用のアラインメントマークとして機能するのに十分なものであればよい。例えば、前記基板として高歪点ガラス基板を用いる場合、窪み部の深さを２００ｎｍ〜３００ｎｍ程度にすればよい。また、基板の窪み部形成面の法線方向から見た窪み部の形状は特に限定されるものではないが、例えば、Ｌ字型、Ｔ字型などが挙げられる。【００２１】  前記窪み部（アライメントマーク）は、半導体装置の基板表面のみでなく、半導体デバイスにも形成されていることが好ましい。これにより、両アライメントマークを一致させることにより、半導体デバイスを容易に所定の位置に配置して、基板と接合することを、容易かつ確実に実施することができる。【００２２】  前記窪み部は、前記半導体デバイスにより覆われた領域と、当該半導体デバイスにより覆われていない領域とにまたがって設けられている。これは、連続した窪み部が、当該半導体デバイスにより覆われた領域と覆われていない領域とのいずれにも位置するように形成されていることを意味するものである。なお、窪み部における上記覆われた領域と覆われていない領域との比率は特に限定されるものではないが、窪み部はアライメントメークとして形成されているものであるから、通常は、基板上に半導体デバイスが接合された状態において、半導体デバイスにより覆われた領域の比率が大きくなる様に、窪み部は形成されている。【００２３】〔半導体装置の製造方法〕
本発明の半導体装置の製造方法は、基板上に半導体デバイスが接合された半導体装置の製造方法であって、前記半導体デバイスの位置決め用のアラインメントマークとして、前記基板上に窪み部を形成するステップと、当該窪み部の少なくとも一部に前記半導体デバイスに覆われない領域が形成されるように、前記半導体デバイスを前記基板上に接合するステップとを含んでいる。【００２４】  前記基板上に窪みを形成するステップは、従来公知の方法を用いて実施することができるが、例えば、前記基板表面の一部をエッチングすることや、ビーム加工などにより行うこととしても良い。【００２５】  前記ステップにより形成された窪み部の少なくとも一部に前記半導体デバイスに覆われない領域が形成されるように、前記半導体デバイスを前記基板上に接合するステップは、例えば、窪みにより形成されたアライメントマークの所定位置に半導体デバイスの外郭を配置することにより、基板表面上の所定位置に半導体デバイスを配置することができるように目印を形成しておき、当該目印を用いて、基板表面上の所定位置に半導体デバイスを配置した状態で、公知の接合方法によって半導体デバイスと基板とを接合することにより行うことができる。なお、窪みによるアラインメントマークは、基板側に形成することが必要なものであり、半導体デバイス側は従来公知の形成法により作製し、ＣＭＰ法で平坦化することとすればよい。
【実施例】
【００２６】  以下に、実施例により本発明をさらに詳細に説明するが、以下の説明は本発明の一実施例に関するものであり、本発明は、以下の説明によって何ら限定されるものではない。【００２７】  〔接合基板側の作製〕
接合基板は、半導体デバイスに接合する前の工程までは、次の様にして作製される。なお、本実施例では後述する種々の部材が形成された基板を接合基板という。【００２８】  本実施例においては、基板として、高歪点ガラス基板（基板）１を選んだ。そして、図１（ａ）に示す様に、高歪点ガラス基板１の表面に、二酸化珪素膜からなるアンダーコート膜２、及び非晶質シリコン膜３を、それぞれ、２００ｎｍ、及び５０ｎｍの厚みに形成した。なお、アンダーコート膜２としては、前記二酸化珪素膜以外に酸窒化珪素（ＳｉＯＮ）などを用いることができる。【００２９】  次に、前記のようにして高歪点ガラス基板１の表面に形成された非晶質シリコン膜３を、薄膜トランジスタ製造工程に従って、レーザ光などのエネルギービームなどにより結晶化して非単結晶シリコン膜４とした。そして、この非単結晶シリコン膜４をパターニングした。【００３０】  この際、シリコン膜などによって、トランジスタとなる部分の他に、接合基板側の高歪点ガラス基板１における基準位置を示すための基準アラインメントマーク（非単結晶シリコン膜）７も、アンダーコート膜２上に形成しておく。基準アラインメントマーク７は、非単結晶シリコン膜４と同様にして、非単結晶シリコン膜３を結晶化することにより形成した。【００３１】  次に、二酸化珪素膜からなるゲート絶縁膜５を、非単結晶シリコン膜４及び基準アラインメントマーク７が形成されたアンダーコート膜２上に、１００ｎｍの厚みに形成した。さらに、タングステンのゲートメタル膜６を約３００ｎｍの厚みに形成した後、パターニングすると、接合基板は図１（ｂ）に示す様な断面構造となる。なお、前記ゲートメタル膜６しては、タングステン以外に、タンタルなどを用いることができる。【００３２】  引き続いて、接合基板において、半導体デバイスを接合する箇所をエッチングした。これにより、図１（ｃ）に示すような断面構造となる。エッチング方法は特に限定されないが、その一例として、バッファードフッ酸によって、ゲート絶縁膜５、及びアンダーコート膜２をエッチングする方法を挙げることができる。【００３３】  次に、図１（ｄ）に示すように、接合基板上における所定の位置に、半導体デバイスをアラインメントするために用いられる凹状アラインメントマーク（窪み部）８を、高歪点ガラス基板１上に形成した。この凹状アラインメントマーク８は、前記基準アラインメントマーク７を基準として形成されたものである。本実施例の場合には、高歪点ガラスよりなる高歪点ガラス基板を基板として用いたので、バッファードフッ酸を用いてエッチングを行った。なお、基板として前記以外のものを用いる場合、当該用いられる基板に応じて、適切な手段を用いてエッチングすればよい。【００３４】  本実施例のように、バッファードフッ酸を用いたエッチングの一例として、エッチング時間を示すと、２５℃の温度条件の下では、１０：１バッファードフッ酸を用いて、高歪点ガラス基板１を１２０秒間エッチングすれば、２５０ｎｍの深さの凹状アラインメントマーク８が形成される。本実施例では、前記の条件でエッチングすることにより、アラインメントマークとして十分用いることができる凹状アラインメントマーク���を形成した。【００３５】  以上のようにして、接合前の接合基板を製造するためのフロー（一連の工程）が完了した。【００３６】  接合基板側に形成された凹状アラインメントマーク８の概観を模式的に図５（ａ）（ｂ）に示す。図５（ａ）は、高歪点ガラス基板１の凹状アラインメントマーク８が形成された面の法線方向から見た、凹状アラインメントマーク８の概略を示す平面図である。同図に示すように、凹状アラインメントマーク８としてＬ字型と逆Ｌ字型の２つのものを形成した。２つの凹状アラインメントマーク８は、長手方向の直線部が平行になり、短手方向の直線部が略同一直線上に位置するように、所定の距離を隔てて形成されたものである。なお、図５に示した凹状アラインメントマーク８の形状は、本発明におけるアラインメントマークの形状の一例に過ぎない。すなわち、本発明はこの形状に限定されない。【００３７】  図５（ｂ）は、図５（ａ）にＸ−Ｘ’で示した部分の矢視断面図である。同図に示すように、本実施例の凹状アラインメントマーク８は、高歪点ガラス基板１の平面に略垂直な側面と、高歪点ガラス基板１に略平行な底面とを備えた凹形状の溝として構成されている。【００３８】  なお、図５は、凹状アラインメントマーク８の深さ方向の概略形状を示すためのものであるから、同図においては、凹状アラインメントマーク８の窪み方向（深さ方向）と、２つの凹状アラインメントマーク８が並んでいる方向とを、異なるスケールで描いている。すなわち、同図では、凹状アラインメントマーク８の深さ方向の窪みが、実際よりも大きくなるようにおおげさに描かれている。【００３９】  〔半導体デバイスの作製〕
続いて、上述のようにして形成された基板と接合される半導体デバイスの一例を示す。図２は、本実施例において、前記基板と接合される半導体デバイスの概略構造を示した断面図である。半導体デバイスの一例である半導体デバイス２０は、概略的に図２に示した様な構造をしている。同図に示すように、半導体デバイス２０には、トランジスタとなる部分の他に、基板との接合時に用いられる、半導体デバイス２０側のアラインメントマーク９が形成されている。【００４０】  〔接合工程〕
図３は、基板表面に半導体デバイスが接合された状態における、本実施例の半導体装置の概略構成を示す断面図である。同図に示すように、本実施例の半導体装置では、半導体デバイス２０側のアラインメントマーク９と、基板側の高歪点ガラス基板１に形成されたアラインメントマーク８との位置を合わせた状態で、ボンディング（接合）がなされている。【００４１】  図４は、図３に示す本実施の形態の半導体装置を高歪点ガラス基板１の法線方向から見た場合の概略を示す平面図である。同図に示すように、本実施例の半導体装置を接合基板の上方（高歪点ガラス基板１平面の法線方向）から見ると、マイクロメートルのオーダーではあるが、接合基板側のアラインメントマーク８は、半導体デバイス２０の外縁（外形）からはみ出して見えるように形成されている。これは、高歪点ガラス基板１表面の凹状アラインメントマーク８が形成されている部分（領域）の全体が、半導体デバイス２０により密封されないように、はみ出させるものである。この構成により、接合基板表面に半導体回路基板が接合された後に、高温処理がなされた場合にも、密封された気体の膨張によって、高歪点ガラス基板１と半導体デバイス２０との接合に対して悪影響が及ぼされるといった問題を防止できる。【００４２】  接合後に、基板は、４００〜６００℃程度の温度で熱処理される。この熱処理によって、単結晶半導体デバイスに行った水素イオンまたは希ガスイオン注入よって形成されたイオン注入面から、単結晶半導体デバイスの支持部（基部）を剥離させる。【００４３】  〔トランジスタ製造工程〕
この接合・剥離工程は、成膜により製造する薄膜トランジスタをゲート電極まで形成し、その後に行ったものであるため、この後、層間絶縁膜成膜、コンタクトホール開孔、ソース・ドレインメタル膜形成などの工程を経て、非単結晶薄膜トランジスタ、単結晶薄膜トランジスタを共存させた基板を製造する。【００４４】  非単結晶薄膜トランジスタと単結晶薄膜トランジスタとを共存させた基板の製造工程について、図６（ａ）〜図６（ｉ）を用いて説明すれば以下のとおりである。【００４５】  以下に説明する製造工程によれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の非単結晶Ｓｉ薄膜トランジスタとＭＯＳ型の単結晶Ｓｉ薄膜トランジスタとを絶縁基板上の異なる領域に搭載した高性能・高機能化に適した半導体装置を実現することができる。そして、この半導体装置はＴＦＴによるアクティブマトリクス基板に搭載される。【００４６】  上記ＭＯＳ型の薄膜トランジスタは、活性半導体層、ゲート電極、ゲート絶縁膜、ゲート両側に形成された高濃度不純物ドープ部（ソース・ドレイン電極）からなり、ゲート電極により、ゲート下の半導体層のキャリア濃度が変調され、ソース−ドレイン間を流れる電流が制御される一般的なトランジスタである。この、ＭＯＳ型トランジスタの特性としては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造にすると、消費電力が少なく、電源電圧に応じて出力をフルに振ることができることから、低消費電力型のロジックに適している。【００４７】  本実施形態の半導体装置１２０は、図６（ｉ）に示すように、絶縁基板１０２上に、ＳｉＯ２（酸化Ｓｉ）膜１０３、多結晶Ｓｉからなる非単結晶Ｓｉ薄膜１０５’を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１０１ａ、単結晶Ｓｉ薄膜１１４ａを備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１６ａ、金属配線１２２を備えている。【００４８】  絶縁基板１０２としては、高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）が用いられている。【００４９】  ＳｉＯ２膜１０３は、絶縁基板１０２の表面全体に、膜厚約５０ｎｍで形成されている。非単結晶Ｓｉ薄膜１０５’を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１０１ａは、保護絶縁膜としてのＳｉＯ２膜１０４、非単結晶Ｓｉ薄膜１０５’、ゲート絶縁膜としてのＳｉＯ２膜１０７、およびゲート電極１０６を備えている。ゲート電極１０６は、多結晶ＳｉとＷシリサイドとから形成されているが、多結晶Ｓｉ、他のシリサイドあるいはポリサイド等から形成されていてもよい。【００５０】  単結晶Ｓｉ薄膜トランジスタ１１６ａは、非単結晶Ｓｉ薄膜トランジスタ１０１ａが形成された絶縁基板１０２上に、ゲート絶縁膜１０７を介して接合されており、ゲート電極１１２を有する平坦化層、単結晶Ｓｉトランジスタ側のゲート絶縁膜としてのＳｉＯ２膜１１３、単結晶Ｓｉ薄膜１１４ａを備えている。ゲート電極１１２の材料は、ヘビードープの多結晶Ｓｉ膜とＷシリサイドを用いているが、材料は多結晶Ｓｉ単独であっても、また他の高融点金属やシリサイドであってもよく、必要な抵抗や耐熱性を考慮して選択される。【００５１】  また、単結晶Ｓｉ薄膜トランジスタ１１６ａは、基部１１１、並びに、基部１１１上に形成されたゲート電極１１２、ゲート絶縁膜１１３、および単結晶Ｓｉ薄膜１１４ａとして絶縁性基板１０２上に残される部分、すなわち単結晶Ｓｉ基板１１０ａとして、絶縁基板１０２上に接合される。そして、絶縁基板１０２に搭載された後に、基部１１１が剥離されることによって、単結晶Ｓｉ薄膜トランジスタ１１６ａが形成される。このように、基部１１１上にゲート電極１１２等の部材を形成し、次いで基部１１１を剥離することによって薄膜トランジスタを形成する方が、絶縁基板１０２上に形成した単結晶Ｓｉ薄膜から薄膜トランジスタを形成するよりも、単結晶Ｓｉ薄膜への微細加工を容易に行うことができる。【００５２】  すなわち、単結晶Ｓｉ薄膜トランジスタ１１６ａは、単結晶シリコンからなる基部１１１上に形成された状態で、絶縁基板１０２表面に接合する前にイオン注入され、接合後に熱処理により、イオン注入面から剥離させて、製造されることが好ましい。【００５３】  本トランジスタ製造工程により製造される半導体装置１２０は、以上のように、１枚の絶縁基板１０２上に、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１０１ａと、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１６ａとを共存させることにより、特性が異なる複数の回路を集積化した高性能・高機能な半導体装置を得ることができる。また、１枚の絶縁基板１０２上に、全て単結晶Ｓｉ薄膜からなるトランジスタを搭載するよりも、安価に高性能・高機能な半導体装置を得ることができる。【００５４】  なお、結晶の成長を促進させるために非単結晶Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、またはＰｄのうちの少なくとも１つの金属を添加した場合、非単結晶Ｓｉ薄膜１０５’の領域と単結晶Ｓｉ薄膜１１４ａの領域とを、少なくとも０．３μｍ以上、好ましくは０．５μｍ以上離れた構成としてもよい。これにより、単結晶Ｓｉ薄膜１１４ａに、Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が拡散するのを防止することができ、単結晶Ｓｉ薄膜トランジスタ１１６ａの特性を安定化させることができる。【００５５】  さらに、半導体装置１２０には、非単結晶Ｓｉ薄膜トランジスタ１０１ａと単結晶Ｓｉ薄膜トランジスタ１１６ａとの間の保護絶縁膜として、ＳｉＯ２膜１０４が形成されている。これにより、単結晶Ｓｉ薄膜１１４ａが汚染されることを防止できる。【００５６】  例えば、半導体装置１２０を液晶表示装置のアクティブマトリクス基板に搭載する場合には、さらに、液晶表示用に、ＳｉＮｘ（窒化Ｓｉ）、樹脂平坦化膜、ビアホール、透明電極が形成される。そして、非単結晶Ｓｉ薄膜１０５’の領域には、ドライバおよび表示部用のＴＦＴが形成され、より高性能が要求されるデバイスに適応可能な単結晶Ｓｉ薄膜１１４ａの領域には、タイミングコントローラが形成される。【００５７】  このように、単結晶Ｓｉ薄膜１１４ａ、非単結晶Ｓｉ薄膜１０５’からなる薄膜トランジスタのそれぞれの特性に応じて、各薄膜トランジスタの機能・用途を決定することで、高性能・高機能な薄膜トランジスタを得ることができる。【００５８】  また、半導体装置１２０においては、集積回路が非単結晶Ｓｉ薄膜１０５���の領域と単結晶Ｓｉ薄膜１１４ａの領域とに形成されることにより、必要とする構成および特性に合わせて集積回路を適した領域に形成することができる。そして、それぞれの領域に形成された集積回路において、動作速度や動作電源電圧等が異なる性能の集積回路を作ることができる。例えば、ゲート長、ゲート絶縁膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが領域毎に異なる設計とすることができる。これにより、領域ごとに異なる特性を有するデバイスを形成でき、より多様な機能を備えた半導体装置を得ることができる。【００５９】  さらに、半導体装置１２０においては、集積回路が非単結晶Ｓｉ薄膜１０５’の領域と単結晶Ｓｉ薄膜１１４ａの領域とに形成されるため、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。例えば、短チャネル長の場合、単結晶Ｓｉ薄膜領域には結晶粒界がないため、ＴＦＴ特性のバラツキが殆ど増加しないのに対し、多結晶Ｓｉ薄膜領域では、結晶粒界の影響でバラツキが急速に増加するため、加工ルールを各々の部分で変える必要があるからである。よって、加工ルールに合わせて集積回路を適した領域に形成することができる。【００６０】  また、半導体装置１２０では、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１６ａにおいて、その金属配線パターンは、ゲートパターンよりも許容範囲が広い配線形成ルールによって形成することが可能である。これにより、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１６ａを搭載した半導体装置を外部装置あるいは外部配線に対する接続が容易になり、外部装置等に対する接続不良による製品歩留りを低減できる。【００６１】  なお、半導体装置１２０上に形成される単結晶Ｓｉ薄膜１１４ａのサイズは、ＬＳＩ製造装置のウエハサイズによって決まることになる。しかし、単結晶Ｓｉ薄膜１１４ａを必要とする高速性、消費電力、バラツキが問われる高速のロジック、タイミングジェネレータ、高速のＤＡＣ（電流バッファ）、あるいはプロセッサ等を形成するためには、一般的なＬＳＩ製造装置のウエハサイズで十分である。【００６２】  本実施形態の半導体装置１２０は、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１６ａと非単結晶Ｓｉ薄膜トランジスタ１０１ａとを絶縁基板１０２上の異なる領域に搭載している、高性能・高機能な半導体装置である。半導体装置１２０は、単結晶Ｓｉ薄膜トランジスタ１１６ａを、非単結晶Ｓｉ薄膜トランジスタ１０１ａの形成後に搭載するものである。【００６３】  また、単結晶Ｓｉ薄膜トランジスタ１１６ａを作成するための単結晶Ｓｉ基板１１０ａは、絶縁基板１０２上に搭載される前において、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタを作製するための処理が施されている。具体的には、ゲート電極、ゲート絶縁膜を形成し、ソース・ドレインの不純物イオンを注入し、Ｐ型とＮ型各々のチャネル部分へチャネル注入を行い、ゲート電極上に層間平坦化膜、ここでは、ＣＶＤによるＳｉＯ２とデポ後のＢＰＳＧをメルトしてさらにＣＭＰで平坦化したものとを所定の形状に切断する工程を行う。そして、表面にＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１１４ａを形成した単結晶Ｓｉ基板１１０ａをＳＣ１洗浄液で洗浄し、パーティクル除去と表面の活性化とを行い、室温下でアライメントマークにより位置合わせを行ってから絶縁基板１０２上に搭載した。ここでは、ゲート長が０．３５μｍになるように加工を行い、コンタクトおよびメタル配線部分の加工ルールは、大型ガラス基板でのフォトリソグラフィーの精度、および接合時のアライメント精度に対応するため、線幅およびスペースについて２ミクロンとした。【００６４】  半導体装置１２０においては、ＭＯＳ型トランジスタが非単結晶Ｓｉ薄膜１０５’の領域と単結晶Ｓｉ薄膜１１４ａの領域とに形成されている。そして、各領域に形成された同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが領域毎に異なっている。よって、所望の特性に応じて、対応する単結晶Ｓｉあるいは非単結晶Ｓｉ薄膜領域にトランジスタを形成することができる。【００６５】  ここで、上記半導体装置１２０の製造方法について、図６（ａ）〜図６（ｉ）に基づいて説明すれば以下のとおりである。【００６６】  先ず、絶縁基板１０２としては、高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いる。そして、図６（ａ）に示すように、その表面にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ、すなわちＳｉ（ＯＣ２Ｈ５）４）とＯ２（酸素）との混合ガスを用いプラズマＣＶＤにより、プラズマ化学気相成長（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下、Ｐ−ＣＶＤと記す。）により、膜厚約１００ｎｍのＳｉＯ２膜１０３を堆積する。【００６７】  さらに、その表面にＳｉＨ４ガスを用いプラズマＣＶＤにより、膜厚約５０ｎｍの非晶質Ｓｉ膜１０５を堆積する。【００６８】  続いて、図６（ｂ）に示すように、非晶質Ｓｉ膜１０５にエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させ、非単結晶Ｓｉ薄膜１０５’を形成する。なお、非晶質Ｓｉ膜１０５’への加熱は、エキシマレーザによる照射加熱に限らず、例えば、他のレーザによる照射加熱、あるいは炉を用いる加熱であってもよい。また、結晶の成長を促進させるために、非晶質Ｓｉ膜１０５’に、Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄのうち、少なくとも１つを添加してもよい。【００６９】  そして、非単結晶Ｓｉ薄膜１０５’の所定の領域を、図６（ｃ）に示すように、エッチング除去する。【００７０】  次に、図６（ｃ）に示すように、非単結晶Ｓｉ（ここでは多結晶Ｓｉまたは連続粒界Ｓｉ）のＴＦＴ用にＳｉＨ４とＮ２Ｏガスを用いたプラズマＣＶＤにより、８０〜１００ｎｍのゲート絶縁膜（ＳｉＯ２膜）１０７を堆積する。その後、ゲート電極膜を成膜し、パターニングすることによって、ゲート電極１０６を形成する。【００７１】  次に、図６（ｄ）に示すように、ソース・ドレインの不純物イオンを注入し、その表面にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ、すなわちＳｉ（ＯＣ２Ｈ５）４）とＯ２（酸素）との混合ガスを用いたプラズマＣＶＤにより、保護絶縁膜として、膜厚５０〜２５０ｎｍのＳｉＯ２膜１０４を堆積する。【００７２】  その後、基板１０２の接合予定箇所には、上記〔接合基板の作製〕欄の図１（ｄ）、図４、および図５の��明で述べたように、窪みによるアラインメントマークを形成する。【００７３】  また、本実施形態の半導体装置１２０の製造においては、ＭＯＳ型トランジスタ１６ａが形成された単結晶Ｓｉ基板１１０ａを作製する。【００７４】  そして、この単結晶Ｓｉ基板１１０ａを、非単結晶Ｓｉ薄膜１０５’をエッチングにより除去した所定の領域と比較して、若干小さい形状にダイシングなどによって切断する。【００７５】  非単結晶Ｓｉ薄膜１０５’が形成された絶縁基板１０２と単結晶Ｓｉ基板１１０ａとを、パーティクル除去と表面の活性化のためＳＣ−１で洗浄した後、図６（ｅ）に示すように、単結晶Ｓｉ基板１１０ａの水素イオン注入領域１１５側を、上記エッチング除去した領域に室温でアライメントし、密着させて接合する。ここで、ＳＣ−１洗浄とは、一般にＲＣＡ洗浄と呼ばれる洗浄法の一つであって、アンモニアと過酸化水素と純水からなる洗浄液を用いる。また、ここでの接合時には、上記〔接合工程〕欄で述べた手法により、アラインメントを行って単結晶Ｓｉ基板１１０ａを基板１０２上に位置決めしてから、接合する。【００７６】  なお、単結晶Ｓｉ基板１１０ａの絶縁基板１０２上への搭載は、ゲート絶縁膜としてＳｉＯ２膜１０７の形成後、保護絶縁膜としてのＳｉＯ２膜１０４の堆積前であってもよい。【００７７】  その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、単結晶Ｓｉ基板１１０ａの水素イオン注入領域１１５の温度を単結晶Ｓｉから水素が離脱する温度以上まで昇温する。これにより、単結晶Ｓｉ基板１１０ａを、水素イオン注入領域１１５を境に劈開剥離することができる。つまり、基部１１１を単結晶Ｓｉ薄膜１１４ａから剥離することができる。こうして、単結晶Ｓｉ基板１１０ａから基部１１１が除かれて、単結晶Ｓｉ薄膜トランジスタ１１６ａが形成される。なお、この熱処理としては、レーザ照射または約７００℃以上のピーク温度を含むランプアニールによって、単結晶Ｓｉ基板１１０ａの水素イオン注入領域１１５を昇温する方法を用いることもできる。【００７８】  次に、剥離されて絶縁基板１０２上に残った単結晶Ｓｉ基板１１０ａの表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここでは等方性プラズマエッチングにて約２０ｎｍライトエッチすることにより除去する。これにより、図６（ｆ）に示すように、１枚の絶縁基板１０２上に、それぞれ膜厚約５０ｎｍの非単結晶Ｓｉ薄膜１０５’と単結晶Ｓｉ薄膜１１４ａとを得ることができる。なお、単結晶Ｓｉ基板１１０ａを絶縁基板２上に室温にて接合後、３００〜３５０℃で約３０分熱処理した後、約５５０℃にて熱処理し、劈開剥離することで劈開剥離に伴う剥がれが減少した。【００７９】  この時点では、すでに十分なＳｉと基板との接合強度が得られているが、さらに接合強度を向上させるために、その後、約８００℃にて１分間ランプアニール処理を行う。なお、この処理は、ソース・ドレインの注入不純物の活性化と兼ねて行ってもよい。【００８０】  そして、図６（ｇ）に示すように、層間平坦化絶縁膜としてＳｉＯ２膜１０８を堆積し、図６（ｈ）に示すように、コンタクトホール１２１を開口し、図６（ｉ）に示すように、コン���クトホール２１に金属（ＡｌＳｉ）配線１２２を形成する。【００８１】  本実施形態の半導体装置の製造方法では、以上のように、先に非単結晶Ｓｉ薄膜トランジスタ１０１ａを形成した後で、単結晶Ｓｉ薄膜トランジスタ１１６ａを搭載することで、先に単結晶Ｓｉ薄膜トランジスタを搭載する半導体装置と比較して、製造工程を簡略化できるとともに、単結晶Ｓｉ薄膜が汚染されることを防止できる。【００８２】  本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８３】  本発明の半導体装置によれば、基板と半導体デバイスとの良好な接合を実現することができるから、種々の半導体の信頼性を向上させるために用いることができる。
【図１（ａ）】
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【図１（ｂ）】
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【図１（ｃ）】
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【図１（ｄ）】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６（ａ）】
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【図６（ｂ）】
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【図６（ｃ）】
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【図６（ｄ）】
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【図６（ｅ）】
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【図６（ｆ）】
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【図６（ｇ）】
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【図６（ｈ）】
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【図６（ｉ）】
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