(57)【特許請求の範囲】
【請求項１】
基板と、前記基板の主面に形成され、且つ前記主面に到達する開口部を有する絶縁層と、前記開口部を埋める犠牲層と、前記犠牲層を覆うように設けられる共振体と、前記共振体に、前記犠牲層まで連通するようにして設けられる貫通孔と、を備える共振体形成基板を準備する第１工程と、
前記貫通孔を介して前記犠牲層をエッチングすることにより、前記共振体と前記絶縁層と前記基板の主面の一部で囲まれるエッチング空間を形成する第２工程と、
前記エッチング空間をエッチング剤で満たすようにして、前記基板に凹部を形成する第３工程と、を含むことを特徴とする薄膜共振子の製造方法。
【請求項２】
前記共振体形成基板は、前記基板がシリコン基板であり、前記絶縁層が前記基板を熱処理することにより前記基板の表層に形成される酸化シリコン膜であることを特徴とする請求項１記載の薄膜共振子の製造方法。
【請求項３】
前記共振体は、第１電極および第２電極と、前記第１電極と前記第２電極との間に配される圧電体層とを含んで構成されることを特徴とする請求項１記載の薄膜共振子の製造方法。
【請求項４】
前記絶縁層の厚みが、０．１μｍ以上１．２μｍ以下であることを特徴とする請求項１記載の薄膜共振子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電共振子の一種である薄膜共振子の製造方法に関する。
【背景技術】
【０００２】
無線通信および電気回路に用いられる電気信号の周波数の高周波化に伴い、高周波化された電気信号に対して用いられるフィルタについても高周波数に対応したものが開発されている。特に、無線通信においては２ＧＨｚ近傍のマイクロ波が主流になりつつあり、また既に数ＧＨｚ以上の規格策定の動きもあることから、それらの周波数に対応した、安価で高性能なフィルタが求められている。このようなフィルタとして、圧電性を示す薄膜の厚み縦振動モードを用いた共振子を用いたものが提案されている。
【０００３】
圧電性を示す薄膜（以後、圧電体薄膜と記載する）の厚み縦振動モードを用いた共振子は、入力される高周波の電気信号に対して、圧電体薄膜が厚み縦振動を起こし、その振動が圧電体薄膜の厚さ方向において共振を起こすことによって、そのインピーダンスが変化する。このような圧電体薄膜の厚み縦振動モードを用いた共振子は、薄膜バルク音響波共振子（Film Bulk Acoustic Resonator：略称ＦＢＡＲ）と呼ばれている。ＦＢＡＲは、基板の一表面上に薄膜形成プロセスによって第１電極、圧電体薄膜および第２電極を順次積層して形成される共振部を有する。なお、ここで薄膜とは、通常の薄膜形成プロセスで形成されるものをいう。
【０００４】
薄膜共振子は、ＳｉおよびＧａＡｓなどから成る基板と、ＡｌＮおよびＺｎＯなどから成る圧電体薄膜と、厚み方向の両側から圧電体薄膜を挟む第１および第２電極とを含んで構成される。
【０００５】
このような薄膜共振子は、半導体製造技術を利用して製造することができる。薄膜共振子の従来の製造方法は、たとえば特許文献１に開示される。
【０００６】
シリコンウェーハ基板にエッチングにより窪みを設け、熱酸化層を基板表面に成長させて、窪みを埋める犠牲層として燐石英ガラス（ＰＳＧ）を堆積させる。その後、表面研磨を行って鏡面仕上げとし、第１，２電極および圧電体薄膜のＦＢＡＲ構造を積層する。そして、ビアを開けて犠牲層のエッチングを行うことで、元の窪みの上に橋架けされたＦＢＡＲが残る。
【０００７】
【特許文献１】特開２０００−６９５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＰＳＧによる犠牲層は、特許文献１にも記載されるように、ＣＶＤ法で成膜する。基板に形成された窪みの深さ、すなわち成膜で埋めるべき犠牲層厚みは、数μｍ〜３０μｍ程度であり、このような厚みの犠牲層をＣＶＤ法で成膜しようとすると非常に長時間を要することになる。特に、数μｍを越える厚みでは、通常２，３回に分けて成膜し、途中でアニール処理を施すこともあり、犠牲層の厚みが厚いほど成膜にかかる時間は長くなる。
【０００９】
また、犠牲層のエッチング工程では、ＦＢＡＲ構造で犠牲層を覆い、ＦＢＡＲ構造に設けたビアを介してエッチング液を流し込んで犠牲層をエッチングしている。設けるビアは、共振特性に影響が出ない程度に小径のものでなくてはならず、少量のエッチング液により数μｍ〜３０μｍ程度の厚みの犠牲層をエッチングで除去するには、これも長時間を要する工程となる。
【００１０】
このように従来の製造方法では、犠牲層の成膜工程および犠牲層のエッチング工程の要する時間が長時間となり、生産性を低下させるという問題がある。
【００１１】
本発明の目的は、製造プロセスを時間短縮することができ、生産性を向上させることができる薄膜共振子の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、基板と、前記基板の主面に形成され、且つ前記主面に到達する開口部を有する絶縁層と、前記開口部を埋める犠牲層と、前記犠牲層を覆うように設けられる共振体と、前記共振体に、前記犠牲層まで連通するようにして設けられる貫通孔と、を備える共振体形成基板を準備する第１工程と、
前記貫通孔を介して前記犠牲層をエッチングすることにより、前記共振体と前記絶縁層と前記基板の主面の一部で囲まれるエッチング空間を形成する第２工程と、
前記エッチング空間をエッチング剤で満たすようにして、前記基板に凹部を形成する第３工程と、を含むことを特徴とする薄膜共振子の製造方法である。
【００１３】
また本発明は、前記共振体形成基板は、前記基板がシリコン基板であり、前記絶縁層が前記基板を熱処理することにより前記基板の表層に形成される酸化シリコン膜であることを特徴とする。
【００１４】
また本発明は、前記共振体は、第１電極および第２電極と、前記第１電極と前記第２電極との間に配される圧電体層とを含んで構成されることを特徴とする。
【００１５】
また本発明は、前記絶縁層の厚みが、０．１μｍ以上１．２μｍ以下であることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、まず第１工程では、基板と、前記基板の主面に形成され、且つ前記主面に到達する開口部を有する絶縁層と、前記開口部を埋める犠牲層と、前記犠牲層を覆うように設けられる共振体と、前記共振体に、前記犠牲層まで連通するようにして設けられる貫通孔と、を備える共振体形成基板を準備する。
【００１７】
次に第２工程では、前記貫通孔を介して前記犠牲層をエッチングすることにより、前記共振体と前記絶縁層と前記基板の主面の一部で囲まれるエッチング空間を形成する。
【００１８】
最後に第３工程で、前記エッチング空間をエッチング剤で満たすようにして、前記基板に凹部を形成する。
【００１９】
これにより、第３工程では、エッチング剤がエッチング空間を満たした状態で、基板エッチングを行うので、エッチング剤に接触した主面の一部において、基板の厚み方向にエッチングが進行する。
【００２０】
したがって、振動空間となる凹部を、エッチングによって形成するのに要する時間を短縮することができ、圧電薄膜共振子の製造プロセスを時間短縮することができ、生産性を向上させることができる。
【００２１】
また本発明によれば、前記絶縁層がシリコン基板を熱処理することにより表層に形成される酸化シリコン膜である。
【００２２】
これにより、薄い絶縁層を容易に形成することができるので、犠牲層の厚みを薄くすることができ、第２工程において、エッチング空間を形成するのに要する時間を短縮することができる。
【００２３】
また本発明によれば、前記共振体が、第１電極および第２電極と、前記第１電極と前記第２電極との間に配される圧電体層とを含んで構成されるので、本製造方法により、短時間で圧電薄膜共振子を製造することができる。
【００２４】
また本発明によれば、前記絶縁層の厚みが、０．１μｍ以上１．２μｍ以下である。
絶縁膜の厚みが０．１μｍより小さいと、十分な大きさのエッチング空間が形成されず、エッチング剤の進入が困難となり、また、共振体底面と基板表面との接触が起こりやすくなる。絶縁膜の厚みが１．２μｍより大きいと、犠牲層の厚みが厚くなり過ぎて犠牲層のエッチングに時間を要する。
【発明を実施するための最良の形態】
【００２５】
図１は、本発明により製造される薄膜共振子１０を示す平面図であり、図２は図１の切断面線ＩＩ−ＩＩから見た断面図である。
【００２６】
基板１１は、薄膜共振子１０のベース部材である。基板１１上に、共振子本体１２が形成される。基板１１は、厚みが０．０５ｍｍ〜１ｍｍ程度に選ばれる。基板１１は、略直方体形状を有する。基板１１は、Ｓｉ（シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）およびガラスなどによって形成される。基板１１の長手方向をＸ方向とし、短手方向をＹ方向とし、厚み方向をＺ方向とする。前記長手方向、短手方向および厚み方向は、互いに直交する。前記長手方向および短手方向は、基板１１の一表面１１ａの各辺に平行または垂直に延びる。
【００２７】
基板１１には、基板１１の一表面１１ａに開口する凹部１３が設けられ、この凹部１３は、共振子本体１２で覆われ、基板１１と共振子本体１２とで囲まれた空洞が形成される。
【００２８】
この凹部１３の内周面は、Ｚ方向に垂直な方向の断面が略矩形状となる筒形状に形成される。凹部１３の内周面のＺ方向の断面の各辺は、Ｚ方向またはＹ方向に沿って延びる。
基板１１の一表面１１ａ上には、絶縁層１００が設けられる。絶縁層１００は、共振子本体１２を構成する第１電極１６および第２電極１７と基板１１とを電気的に絶縁する。絶縁層１００は、その厚みが０．１μｍ以上１．２μｍ以下で形成され、たとえば、基板１１表面を熱酸化して形成される酸化物（ＳｉＯ２）膜やスパッタリングおよびＣＶＤなどの薄膜形成プロセスによって成膜されるＳｉＮ膜として形成される。
【００２９】
共振子本体１２は、基板１１のＺ方向の一表面１１ａ上に絶縁層１００を介して設けられる。共振子本体１２は、圧電体薄膜１５と、圧電体薄膜１５の厚み方向の一表面１５ａ上に少なくとも一部が積層される第１電極１６と、圧電体薄膜１５の厚み方向の他表面１５ｂ上に、少なくとも一部が積層される第２電極１７とを含んで構成される。圧電体薄膜１５の一部と、第１電極１６の一部と、第２電極１７の一部とがＺ方向に重なって形成され、この圧電体薄膜１５の一部と、第１電極１６の一部と、第２電極１７の一部が積層される部分、すなわちＺ方向から見て、圧電体薄膜１５と、第１電極１６と、第２電極１７とがＺ方向に重なる部分のうち、凹部１３によって音響的に絶縁されている部分によって共振部２０が形成される。共振部２０の厚み方向は、Ｚ方向に平行であり、圧電体薄膜１５および第１および第２電極１６，１７の厚み方向は、前記Ｚ方向である。圧電体薄膜１５と、第１および第２電極１６，１７のそれぞれは、Ｚ方向から見て共振部２０よりも広い範囲に形成される。
【００３０】
共振部２０は、基板１１に形成される凹部１３に臨んで形成される。すなわち共振部２０は、圧電体薄膜１５と、第１電極１６と、第２電極１７とがＺ方向に重なる部分のうち、凹部１３に臨む部分によって形成される。共振部２０の側面は、Ｘ方向またはＹ方向に沿って延びる。
【００３１】
第２電極１７は、基板１１の厚み方向の一表面１１ａ上に形成され、凹部１３を覆って設けられる。第２電極１７は、基板１１のＸ方向の一端部２１からＸ方向の中央部２２にわたって設けられ、基板１１の一表面１１ａの周縁２３に離間して設けられる。第２電極１７はＺ方向から見て矩形状に形成され、その各周縁辺は、Ｘ方向またはＹ方向に平行に延びる。
【００３２】
第２電極１７は、圧電体薄膜１５に高周波電圧を印加する機能を有する部材であり、Ｗ、Ｍｏ、Ａｕ、ＡｌおよびＣｕなどの金属材料を用いて形成される。また第２電極１７は、電極としての機能と同時に、共振部２０を構成する機能も有するので、薄膜共振子１０が必要な共振特性を発揮するために、その厚みは、第２電極１７を形成する材料の固有音響インピーダンスおよび密度、第２電極１７を伝播する音響波の音速および波長などを考慮して、精密に選ぶ必要がある。第２電極１７の最適な厚みは、薄膜共振子１０を用いて構成される電子回路で使用する信号の周波数、共振部２０の設計寸法、圧電体薄膜材料、電極材料によって異なるが、０．０１μｍ〜０．５μｍ程度に選ばれる。
【００３３】
また第２電極１７のＸ方向の一端部１７ｃは外部接続端子として機能する。
圧電体薄膜１５は、少なくとも一部が第２電極１７の厚み方向の一表面１７ａ上に形成される。本実施の形態では圧電体薄膜１５は、第２電極１７の厚み方向の一表面１７ａ上と基板１１の厚み方向の一表面１１ａ上とにわたって形成され、第２電極１７のＸ方向の他端部よりもＸ方向の他方まで延びる。圧電体薄膜１５は、Ｚ方向から見て矩形状に形成され、Ｘ方向およびＹ方向における中央部２２に形成される。圧電体薄膜１５のＹ方向の長さＬ１は、第２電極１７の短手方向Ｙの長さＬ２よりも大きく選ばれ、圧電体薄膜１５のＹ方向の中央と、第２電極１６のＹ方向の中央とは、Ｙ方向に垂直で同一の仮想一平面上に設けられる。圧電体薄膜１５は、Ｘ方向およびＹ方向において、凹部１３よりも大きく形成される。
【００３４】
圧電体薄膜１５は、ＺｎＯ（酸化亜鉛）、ＡｌＮ（窒化アルミニウム）およびＰＺＴ（チタン酸ジルコン酸鉛）などの圧電体材料から成り、第１電極１６および第２電極１７によって印加される高周波電圧に応じて伸縮し、電気的な信号を機械的な振動に変換する機能を有する。
【００３５】
薄膜共振子１０が必要な共振特性を発揮するために、圧電体薄膜１５の厚みは、圧電体薄膜１５を形成する材料の固有音響インピーダンスおよび密度、圧電体薄膜１５を伝播する音響波の音速および波長などを考慮して、精密に選ぶ必要がある。圧電体薄膜１５の最適な厚みは、薄膜共振子１０を用いて構成される電子回路で使用する信号の周波数、共振部２０の設計寸法、圧電体薄膜材料、電極材料によって異なるが、０．３μｍ〜１．５μｍ程度に選ばれる。
【００３６】
第１電極１６は、圧電体薄膜１５のうち、第２電極１７に積層される部分の厚み方向の一表面１５ａに積層される。本実施の形態では、第１電極１６は、圧電体薄膜１５の厚み方向の一表面１５ａと、基板１１の厚み方向の一表面１１ａ上とにわたって形成され、圧電体薄膜１５のＸ方向の他端部よりもＸ方向の他方まで延びる。第１電極１６は、Ｚ方向から見て矩形状に形成され、前記中央部２２から基板１１のＸ方向の他端部２４にわたって形成され、基板１１の一表面１１ａの周縁２３に離間して設けられる。
【００３７】
第１電極１６のＹ方向の長さＬ３は、圧電体薄膜１５のＹ方向の長さＬ１よりも短く選ばれ、第１電極１６のＹ方向の中央と、圧電体薄膜１５のＹ方向の中央とは、Ｙ方向に垂直で同一の仮想一平面上に設けられる。第１電極１６のうちＸ方向の他端部１６ｃのみが、基板１１上に形成され、残余の部分は、凹部１３上に形成される。すなわち第１電極１６のＹ方向の長さＬ３は、凹部１３のＹ方向の大きさ未満に選ばれ、厚み方向Ｚから見て、第１電極１６のＸ方向の一方の端部１６ｄは、凹部１３に臨む基板１１の縁から離間するように形成される。このように第１電極１６が形成されることによって、第１電極１６、圧電体薄膜１５および第２電極１７がＺ方向に重なる部分のうち、凹部１３によって音響的に絶縁されていない部分が作る静電容量、いわゆる寄生容量を低減することができる。寄生容量が大きいほど、薄膜共振子の実効電気機械結合係数が低下するが、このような構成とすることにより、この低下を最小限にできるというという利点がある。
【００３８】
第１電極１６は、第２電極１７とともに、圧電体薄膜１５に高周波電圧を印加する機能を有する部材であり、Ｗ、Ｍｏ、Ａｕ、ＡｌおよびＣｕなどの金属材料を用いて形成される。また第１電極１６は、電極としての機能と同時に、共振部２０を構成する機能も有するので、薄膜共振子１０が必要な共振特性を発揮するために、その厚みは、第１電極１６を形成する材料の固有音響インピーダンスおよび密度、第１電極１６を伝播する音響波の音速および波長などを考慮して、精密に選ぶ必要がある。第１電極１６の最適な厚みは、薄膜共振子１０を用いて構成される電子回路で使用する信号の周波数、共振部２０の設計寸法、圧電体薄膜材料および電極材料によって異なるが、０．０１μｍ〜０．５μｍ程度に選ばれる。
【００３９】
共振部２０の厚みは、おおむねλ／２（λは使用する信号の周波数での音響波の波長）となるように設計される。共振部２０のＺ方向から見た形状、すなわち平面形状は、矩形状である。なおスプリアス抑制のために共振部２０の平面形状を非対称の形状にしてもよい。本実施の形態では、共振部２０は直方体形状に形成される。また共振部２０のＺ方向に垂直な断面における面積は、薄膜共振子１０のインピーダンスを決定する要素となるので、厚みと同様に精密に設計する必要がある。５０Ωのインピーダンス系で薄膜共振子１０を使用する場合は、共振部２０の電気的なキャパシタンスが、使用する信号の周波数でおおむね５０Ωのリアクタンスを持つように選ばれる。本実施の形態では共振部２０のＺ方向に垂直な断面のＸ方向およびＹ方向の長さは等しく選ばれ、共振部２０の前記断面における面積は、たとえば２ＧＨｚの薄膜共振子１０の場合であれば、２００μｍ×２００μｍ程度に選ばれる。
【００４０】
また、詳細は後述するが本発明の製造方法においては、凹部１３を形成する際に、共振子本体１２形成後に基板１１をエッチングするため、共振子本体１２を積層方向に貫通し、凹部１３と連通するエッチングホール１４（貫通孔）が設けられている。エッチングホール１４は、凹部１３をエッチングする際にエッチング剤を基板に向けて進入させるための空孔であり、第１電極１６の周縁部、すなわちＺ方向からみたときに、共振部２０の周縁部に複数箇所形成される。
【００４１】
図３Ａ〜図３Ｃは、本発明の実施の一形態である薄膜共振子１０の製造方法を示す工程図である。
【００４２】
本発明の製造方法は、大きくは以下のように３つの工程からなる。
第１工程では、一表面１１ａに形成され、開口部を有する絶縁層と、開口部を埋める犠牲層と、この犠牲層を覆うように設けられる共振子本体１２と、犠牲層まで連通するようにして設けられるエッチングホールと、を備える共振体形成基板を準備する。
【００４３】
第２工程では、エッチングホールを介して犠牲層をエッチングすることにより、共振子本体と絶縁層と露出した基板１１の一表面１１ａの一部で囲まれるエッチング空間を形成する。
【００４４】
第３工程では、第２工程で形成したエッチング空間をエッチング剤で満たすようにして、基板１１をエッチングし凹部１３を形成する。
【００４５】
第１工程は、以下に示すように各層の形成工程などに細分化されるが、本発明では第１工程内の工程順序などは特に限定されるものではない。
【００４６】
図３Ａ、図３Ｂに示す工程（ａ）〜工程（ｈ）までが、本発明の第１工程に相当し、図３Ｃに示す工程（ｉ）が、本発明の第２工程に相当し、図３Ｃに示す工程（ｊ）が、本発明の第３工程に相当する。
【００４７】
・第１工程
（ａ）基板１１準備および絶縁層１００形成工程
薄膜共振子１０に用いられる基板１１は、厚みが０．０５ｍｍ〜１ｍｍ程度の板状部材で、Ｓｉ（シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）およびガラスなどによって形成される。
【００４８】
本実施形態では、これらの中でシリコン基板を用いた例について説明する。
基板１１の一表面１１ａの全面にわたって絶縁層１００を形成する。絶縁層１００は、その厚みが０．１μｍ以上１．２μｍ以下で形成され、ＳｉＯ２などの絶縁膜からなる。また、本発明では、従来のように本工程にて、基板１１にエッチングにより窪みを設ける必要はない。
【００４９】
ＳｉＯ２絶縁膜は、シリコン基板１１の表面を加熱処理し、熱酸化させることで形成することができる。ＳｉＯ２絶縁膜の厚みは、加熱処理の処理条件、加熱温度、加熱時間などにより制御することが可能であり、上記のような好適な範囲で設ける。
【００５０】
加熱処理条件の一例としては、加熱温度１０５０℃で、４０〜９０分間の加熱時間により０．３μｍ厚みの酸化絶縁膜を形成することができる。
【００５１】
（ｂ）絶縁層１００パターニング工程
工程（ａ）にて好適な厚みで、基板１１の一表面１１ａの全面にわたって形成した絶縁層１００に対して、パターニングにより開口部１００ａを設ける。この開口部１００ａは、第２工程において基板エッチングするためのエッチング空間に相当し、この開口部１００ａは、後工程で犠牲層によって充填される。
【００５２】
絶縁層１００のパターニングは、半導体製造プロセスにおける酸化絶縁膜の公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。パターニングの一例としては、絶縁層１００上にポジレジストをスピンコートなどにより塗布し、露光、現像してレジストをパターンニングしてマスクを形成する。そののち液温２３℃のＢＨＦ（バッファードフッ酸）に、５〜８分間浸漬し、開口部１００ａを形成する。
【００５３】
上記のように開口部１００ａは、エッチング空間に相当するものであるから、その開口形状および開口寸法は、エッチングにより形成される凹部１３に必要とされる形状および寸法で形成される。凹部１３は、さらに共振子本体１２を音響的に絶縁することで共振部２０を規定するのであるから、凹部１３の形状および寸法は、薄膜共振子１０が必要な共振特性を発揮するために、共振子本体１２の大きさや材質、薄膜共振子１０を用いて構成される電子回路で使用する信号の周波数などによって決定される。
【００５４】
（ｃ）犠牲層形成工程
工程（ｂ）にて設けられた開口部１００ａを埋めるべく、絶縁層１００上に犠牲層１０１を形成する。
【００５５】
犠牲層１０１の材料としては、燐石英ガラス（ＰＳＧ）、ＢＰＳＧ（Boron-Phosphor- Silicate-Glass：ボロン、燐、シリコン、ガラス）またはスピン・ガラスのような他の形態のガラスを利用できる。他に基板上に堆積できるポリビニール、ポリプロピレン、およびポリスチレンのような樹脂材料がある。これらの犠牲層は、有機除去材あるいはＯ2プラズマエッチングによって除去することができる。
【００５６】
本実施形態では、エッチングの容易さなどからＰＳＧを犠牲層１０１として設ける。ＰＳＧの成膜方法は、ＣＶＤ（Chemical Vapor Deposition）法などの公知の成膜方法によって形成することができる。
【００５７】
犠牲層に必要な膜厚みは、開口部１００ａを埋める程度の厚みであるので、工程（ａ）で形成した絶縁層厚みと同じ厚みとなる。
【００５８】
一般に、ＣＶＤ法によるＰＳＧの成膜速度は０．０５μｍ／ｍｉｎであるので、成膜厚みを０．１μｍ以上１．２μｍ以下とすると、成膜に要する時間は２〜２４分間となる。これに対して従来の犠牲層厚みは、３〜３０μｍ程度であるので、成膜に要する時間は６０〜６００分間となる。さらに成膜厚みが従来のように厚くなると、複数回に分けて成膜する必要があり、その間にアニール処理も必要となるので、従来の成膜では、これ以上の時間を要することになる。
【００５９】
本発明では、絶縁層厚み、すなわち形成すべき犠牲層厚みを０．１μｍ以上１．２μｍ以下、好ましくは０．３μｍ以上０．８μｍ以下としている。このような厚みとすることで、犠牲層の成膜に要する時間を大幅に短縮することができ、生産性を向上させることができる。
【００６０】
（ｄ）研磨工程
工程（ｃ）で犠牲層１０１を成膜したのち、研磨によって不要な犠牲層１０１を除去する。研磨工程によって、絶縁層１００表面を露出させ、犠牲層１０１が開口部１００ａのみに充填された状態となる。
【００６１】
本工程における研磨は、半導体製造プロセスにおいて利用される研磨技術を利用することができ、たとえばＣＭＰ（Chemical Mechanical Polishing）を用いることが好ましい。ＣＭＰは、酸性またはアルカリ性成分を含む水生媒体に、砥粒を分散させた研磨用スラリーを用いて、基板表面にスラリーを流しながら所定の圧力で研磨パッドを押し付けながら摺動させて研磨する平坦化技術である。
【００６２】
ＣＭＰの研磨条件として、スラリーに含有させる酸化剤、砥粒、その他の化学成分、およびｐＨ、さらには使用する研磨パッドの材質などがあり、研磨の対象となる被研磨物、本発明では犠牲層であるＰＳＧを十分に研磨できるとともに、絶縁層であるＳｉＯ２は研磨されないような条件を選ぶ必要がある。
【００６３】
たとえば、スラリーには、砥粒としてシリカを分散させたアルカリスラリー（ｐＨ１０程度）を用い、研磨パッドにはポリウレタン製の硬質パッドなどを用いる。
【００６４】
ＣＭＰ研磨における研磨時間は、被研磨物の厚みに依存するので、本発明のように除去すべき犠牲層の厚みが薄い場合は、研磨工程に要する時間短縮効果も見込まれる。
【００６５】
（ｅ）第２電極成膜工程
工程（ｄ）の研磨工程によって露出した絶縁層１００上に全面にわたって第２電極１７となる金属膜１０２を成膜する。
【００６６】
第２電極となる金属膜１０２は、Ｗ、Ｍｏ、Ａｕ、Ａｌ、Ｐｔ、ＴｉおよびＣｕなどの金属材料を用いて形成される。金属膜１０２の成膜方法は、半導体製造プロセスにおいて利用される成膜技術を利用することができ、たとえばスパッタリングおよびＣＶＤなどの薄膜形成プロセスによって成膜することができる。
【００６７】
（ｆ）第２電極パターニング工程
工程（ｅ）において、成膜した金属膜１０２に対して、パターニングにより第２電極１７を設ける。第２電極１７は、共振子本体１２を構成し、後に凹部１３となる犠牲層１０１の充填部分を覆うようにパターニングされる。
【００６８】
金属膜１０２のパターニングは、半導体製造プロセスにおける公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。
【００６９】
（ｇ）圧電体薄膜および第１電極成膜工程
工程（ｆ）において、パターニングして得られた第２電極１７上および絶縁層１００上に、基板全面にわたって、圧電体層１０３および金属膜１０４を順次形成する。
【００７０】
圧電体薄膜１５となる圧電体層１０３は、ＺｎＯ（酸化亜鉛）、ＡｌＮ（窒化アルミニウム）およびＰＺＴ（チタン酸ジルコン酸鉛）などの圧電体材料から成り、第１電極１６および第２電極１７によって印加される高周波電圧に応じて伸縮し、電気的な信号を機械的な振動に変換する機能を有する。
【００７１】
圧電体薄膜１５となる圧電体層１０３は、半導体製造プロセスにおいて利用される成膜技術を利用することができ、たとえばスパッタリングおよびＣＶＤなどの薄膜形成プロセスによって、第２電極１７の厚み方向の一表面１７ａ上と基板１１の厚み方向の一表面１１ａ上に所定の厚さで形成する。
【００７２】
また、第１電極１６となる金属膜１０４は、金属膜１０２と同じくＷ、Ｍｏ、Ａｕ、Ａｌ、Ｐｔ、ＴｉおよびＣｕなどの金属材料を用いて形成される。金属膜１０４の成膜方法は、半導体製造プロセスにおいて利用される成膜技術を利用することができ、たとえばスパッタリングおよびＣＶＤなどの薄膜形成プロセスによって成膜することができる。
【００７３】
（ｈ）圧電体薄膜および第１電極パターニング工程
工程（ｇ）において、成膜した圧電体層１０３および金属膜１０４に対して、パターニングにより圧電体薄膜１５および第１電極１６を設ける。圧電体薄膜１５および第１電極１６は、共振子本体１２を構成し、第２電極１７上にパターニングされる。
【００７４】
圧電体層１０３および金属膜１０４のパターニングは、半導体製造プロセスにおける公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。
【００７５】
さらに本工程では、共振子本体１２にエッチングホール１４を形成する。エッチングホール１４は、共振子本体１２を積層方向（Ｚ方向）に貫通する貫通孔で、犠牲層１０１上方に犠牲層１０１まで連通するように設けられる。
【００７６】
このエッチングホール１４により、犠牲層１０１の一部表面がエッチングホール１４を介して外部に対して露出した状態となる。後工程である第２工程では、このエッチングホール１４内にエッチング剤を進入させて犠牲層１０１をエッチングにより除去することができる。
【００７７】
エッチングホール１４の形成方法は、半導体製造プロセスにおけるビア形成技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。
【００７８】
エッチングホール１４は、たとえば略円柱状をなす貫通孔として形成され、その径は５μｍ〜３０μｍに設定される。またエッチングホール１４は、Ｚ方向から平面視したときの犠牲層１０１の外周部に沿って４〜８個程度形成される。さらにエッチングホール１４は、犠牲層１０１の外周部のうち、少なくとも犠牲層１０１の中心部から最短距離に位置する部分に配置しておくことが好ましく、例えば犠牲層１０１の平面形状が略正方形をなしている場合は、各辺の中心部に設けておくことが好ましい。
【００７９】
以上のような工程（ａ）〜工程（ｈ）によって、薄膜共振子１０の前駆体である共振体形成基板が形成される。
【００８０】
・第２工程
（ｉ）犠牲層エッチング工程
工程（ｈ）で形成されたエッチングホール１４を介して、犠牲層１０１をエッチングで除去することにより、共振子本体１２の第２電極１７と絶縁層１００と基板１１の一表面１１ａで囲まれる、基板エッチングのためのエッチング空間１０５を形成する。エッチング空間１０５は、絶縁層１００に設けられた開口部１００ａに相当する。
【００８１】
エッチング空間１０５は、高さが絶縁層１００の厚みと同一であり、開口部１００ａの開口面積と同じ底面積を有する空洞である。
【００８２】
犠牲層１０１のエッチングは、半導体製造プロセスにおけるエッチング技術を利用することができ、犠牲層の材質に応じたエッチング剤を用いて容易に行うことができる。エッチング剤は、エッチング液またはエッチングガスで、種々のエッチング条件に応じてウェットエッチング、ドライエッチングのいずれかを選択すればよい。
【００８３】
本実施形態では、犠牲層であるＰＳＧをウェットエッチングにより除去する。エッチング剤として５％フッ酸水溶液をエッチング液として用い、温度２３℃の条件でエッチングを行う。本発明では犠牲層１０１の厚みが０．１μｍ以上１．２μｍ以下（実施形態では０．３μｍ）であるので、エッチング時間は、２〜３時間程度を要する。
【００８４】
従来の製造方法による犠牲層厚みは、上記のように３〜３０μｍ程度であるので、エッチングに要する時間もこれにしたがって長時間となり、たとえば厚み３μｍでは４〜６時間程度が必要となる。
【００８５】
本発明では、犠牲層１０１の厚みを薄くすることで膜形成時間を短縮できるとともに、エッチング時間をも短縮することができる。
【００８６】
絶縁層１００の厚みが０．１μｍより小さいと、十分な大きさのエッチング空間１０５が形成されず、エッチング剤の進入が困難となり、また、共振子体体１２の底面と基板１１表面との接触が起こりやすくなる。絶縁層１００の厚みが１．２μｍより大きいと、犠牲層１０１の厚みが厚くなり過ぎて犠牲層１０１のエッチングに長時間を要する。
【００８７】
このようにして、犠牲層１０１をエッチングにより除去してエッチング空間１０５を形成し、このエッチング空間１０５に臨むように基板１１の一表面１１ａの一部を露出させる。
【００８８】
・第３工程
（ｊ）基板エッチング工程
工程（ｉ）で形成されたエッチング空間１０５に、エッチングホール１４を介してエッチング剤を進入させ、エッチング空間１５をエッチング剤で満たすようにして、基板１１のエッチング空間１０５に臨む表面から厚み方向（Ｚ方向）にエッチングして凹部１３を形成する。
【００８９】
基板１１のエッチングは、半導体製造プロセスにおけるエッチング技術を利用することができ、基板の材質に応じたエッチング剤を用いて容易に行うことができる。エッチング剤は、エッチング液またはエッチングガスで、種々のエッチング条件に応じてウェットエッチング、ドライエッチングのいずれかを選択すればよい。
【００９０】
本実施形態では、基板１１をウェットエッチングにより一部除去して凹部１３を形成する。エッチング剤としてＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液に添加剤を加えたエッチング液を用い、温度８０℃の条件でエッチングを行う。
【００９１】
エッチング厚みは、凹部１３の深さに相当するものであるから、３〜３０μｍ程度であり、３μｍ深さの凹部を形成する場合は、上記のエッチング条件で６分間程度のエッチング時間となる。
このようにして凹部１３が形成されることで、薄膜共振子１０が得られる。
【００９２】
本工程では、上記のようにエッチング剤がエッチング空間１０５を満たした状態で、基板エッチングを行うので、エッチング剤に接触した基板１１表面全体を、基板の厚み方向にエッチングが進行する、面エッチングが可能となり、エッチング時間を大幅に短縮することができる。これにより薄膜共振子１０の生産性を向上させることができる。
【００９３】
本発明の他の実施形態としては、絶縁層として、ＳｉＯ２の代わりにＳｉＮを用いることも可能である。
【００９４】
ＳｉＮ膜は、半導体製造プロセスにおいて利用される成膜技術を利用することができ、たとえばスパッタリングおよびＣＶＤなどの薄膜形成プロセスによって成膜することができる。
【００９５】
ＳｉＮ膜の厚みは、ＳｉＯ２と同じで、０．１μｍ以上１．２μｍ以下であり、好ましくは０．３μｍ以上０．８μｍ以下である。
【００９６】
ＳｉＮ膜のパターニングは、ＳｉＯ２と同様に、半導体製造プロセスにおける絶縁膜の公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に行うことできる。
【図面の簡単な説明】
【００９７】
【図１】本発明により製造される薄膜共振子１０を示す平面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図である。
【図３Ａ】本発明の実施の一形態である薄膜共振子１０の製造方法を示す工程図である。
【図３Ｂ】本発明の実施の一形態である薄膜共振子１０の製造方法を示す工程図である。
【図３Ｃ】本発明の実施の一形態である薄膜共振子１０の製造方法を示す工程図である。
【符号の説明】
【００９８】
１０  薄膜共振子
１１  基板
１４  エッチングホール
１５  圧電体薄膜
１６  第１電極
１７  第２電極
２０  共振部
１００  絶縁層
１０１  犠牲層
１０５  エッチング空間
【図１】
0005032370.tif 000002
【図２】
0005032370.tif 000003
【図３Ａ】
0005032370.tif 000004
【図３Ｂ】
0005032370.tif 000005
【図３Ｃ】
0005032370.tif 000006