(57)【特許請求の範囲】
【請求項１】
チャネル層と、チャネル層の上にキャリア供給層とを備える電界効果半導体装置の製造方法であって、
ソース電極及びドレイン電極の何れか一方の電極をチャネル層と導電接続した状態でウェット・エッチング法を適用してキャリア供給層の上からゲート・リセスを形成する工程が含まれており、
ドレイン電極及びソース電極の何れか他方の電極はキャリア供給層の上に形成されていること
を特徴とする電界効果半導体装置の製造方法。
【請求項２】
ソース電極及びドレイン電極の何れか一方の電極をチャネル層と導電接続する工程で当該電極と半導体層とをアロイ化してチャネル層に到達させること
を特徴とする請求項１記載の電界効果半導体装置の製造方法。
【請求項３】
ソース電極及びドレイン電極の何れか一方の電極をチャネル層と導電接続する工程で当該電極を半導体層中を貫通してチャネル層に達するリセス中に形成すること
を特徴とする請求項１記載の電界効果半導体装置の製造方法。
【請求項４】
ソース電極及びドレイン電極の何れか一方の電極をチャネル層と導電接続する工程で当該電極が形成される半導体層表面からチャネル層に達するメサ側壁を形成して該メサ側壁に当該電極とチャネル層とを接続する電極を形成すること
を特徴とする請求項１記載の電界効果半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上に特性を異にする電界効果トランジスタが形成されてなる電界効果半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ゲート・リセスをもつ例えばＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタに於ける耐圧向上とソース抵抗の低減とを両立させる為、ソース側リセス長を短く、且つ、ドレイン側リセス長を長くした非対称リセス構造の電界効果トランジスタが実現されている。
【０００３】
非対称リセス構造の電界効果トランジスタの製造方法に関する発明としては、例えば特開平５−２１８０９０号公報に開示された発明が知られていて、そこでは、リセスを形成した後、ゲート電極をリセス中央からソース側に偏倚して形成している。
【０００４】
図７及び図８は従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【０００５】
図７（Ａ）参照
（１）
基板１上にバッファ層２、チャネル層３、キャリヤ供給層４、エッチング停止層５、キャップ層６を成長させる。
【０００６】
（２）
キャップ層６上にソース電極及びドレイン電極などのオーミック電極７を形成する。
【０００７】
（３）
キャップ層６上にリセス形成用開口８Ａをもつレジスト膜８を形成してからキャップ層６のエッチング液中に浸漬して非対称リセス６Ａを形成する。
【０００８】
図７（Ｂ）参照
（４）
リセス６Ａを形成する為のレジスト膜８を除去してから、改めてゲート電極形成用開口９Ａをもつレジスト膜９を形成する。この場合、レジスト膜９は、Ｔ型ゲート電極を形成する為、二層構造になっている。
【０００９】
図８参照
（５）
全面にゲート電極材料膜を形成してからレジスト膜９を除去することに依ってゲート電極材料膜をパターニングしてゲート電極１０を形成する。
【００１０】
また、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３８（１９９９）１１８２−１１８５に開示された技術では、オーミック電極、即ち、ソース電極及びドレイン電極の表面を異なる材料を用いて形成し、リセス形成の為のウエット・エッチング時にオーミック電極の表面をエッチング液中に露出させ、電池効果に起因するエッチング・レート差を利用してドレイン側のエッチング量を増加させる方法を採っている。
【００１１】
図９及び図１０は従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【００１２】
図９（Ａ）参照
（１）
基板１上にバッファ層２、チャネル層３、キャリヤ供給層４、エッチング停止層５、キャップ層６を成長させる。
【００１３】
（２）
キャップ層６上にソース電極７Ｓ及びドレイン電極７Ｄを形成するが、ソース電極７Ｓ及びドレイン電極７Ｄの各表面は、それぞれ別異の材料で覆われ、ソース電極７Ｓでは、キャップ層６をエッチングしてリセスを形成する際のエッチング液に触れても電池効果が起こり難い材料を、また、ドレイン電極７Ｄでは、電池効果が起こり易い材料をそれぞれ用いている。
【００１４】
図９（Ｂ）参照
（３）
キャップ層６上にリセス形成用開口８Ａ及びソース電極７Ｓ及びドレイン電極７Ｄを表出させる為の開口８Ｓ及び８Ｄをもつレジスト膜８を形成してからキャップ層６のエッチング液中に浸漬して非対称リセス６Ａを形成する。
【００１５】
この場合、ドレイン電極７Ｄ側に於いて電池効果が発生してエッチング・レートが大きくなり、ソース電極７Ｓ側に比較してリセス６Ａのエッチング量は増加する。
【００１６】
図１０参照
（４）
リセス６Ａを形成する為のレジスト膜８を除去してから、改めてゲート電極形成用開口をもつレジスト膜を形成する。この場合も、レジスト膜は、Ｔ型ゲート電極を形成する為、二層構造になっている。
【００１７】
（５）
全面にゲート電極材料膜を形成してからレジスト膜を除去することに依ってゲート電極材料膜をパターニングしてゲート電極１０を形成する。
【００１８】
前記説明した従来の技術のうち、リセスを先に形成する方法を採った場合、リセスの垂直方向エッチング量がウエハ全域で均一となるのであるが、ＨＥＭＴなどの閾値電圧は、リセスの垂直方向エッチング量に依って変化し、その為、ウエハ全域で一定の閾値をもつトランジスタしか得られない。
【００１９】
従って、そのようなウエハを用いることを前提にした場合、回路設計上の制約が大きくなる旨の問題があり、若し、回路内それぞれのトランジスタに応じてリセス・エッチング量を変えようとすれば、その都度、リセス作製工程を繰り返す必要があり、コスト面でのデメリットは大きくなる。
【００２０】
また、前記説明した従来の技術のうち、ソース電極とドレイン電極との材料を変える方法を採った場合、配線材料との導電コンタクト性や密着性がソース電極とドレイン電極とで相違し、電極−配線間の接触抵抗が増加するなど信頼性に問題があった。
【００２１】
また、ウエハ内の各トランジスタ間でリセスの垂直方向エッチング量を変化させることもできず、やはり、ウエハ全域で一定の閾値電圧をもったトランジスタしか作製できない旨の問題がある。
【００２２】
【発明が解決しようとする課題】
本発明では、煩雑なリセス形成工程を繰り返したり、或いは、ソース電極及びドレイン電極の材料を変えたりする面倒な手段を採ることなく、同一ウエハ上で特性、特に、閾値電圧を異にし、しかも、信頼性が高い電界効果トランジスタを容易に作り込むことができるようにする。
【００２３】
【課題を解決するための手段】
本発明に依る電界効果半導体装置の製造方法に於いては、同一基板上でリセスを非対称としたい電界効果トランジスタの場合、リセス長を他方に比較して大きくしたい側のオーミック電極だけをチャネル層と接触させる為、電極アロイ化、リセス・オーミック構造、メサ側壁への電極形成の何れかの方法、或いは、それ等の方法を組み合わせた方法を採り、その後、ウエット・エッチングすることに依ってリセスを形成し、一方のオーミック電極側、特に、ドレイン電極側のリセス長が大きい非対称リセス構造、ゲート直下のエピタキシャル成長層（キャップ層）に於ける層厚が薄いリセス構造、対称リセス構造をもつ電界効果トランジスタなどを実現する。
【００２４】
ウエット・エッチング法に依ってリセスを形成する場合、オーミック電極がチャネル層と導電接続している部分では、エッチング液−リセス面−チャネル層−オーミック電極−キャップ層−エッチング液、からなる電流経路が生成され、半導体／金属電極が電池と同等の作用をする電池効果が現れ、エッチング・レートは向上する。
【００２５】
その結果、オーミック電極をチャネル層と接触させることなくウエット・エッチングを行なってリセスを形成する通常の対称リセス構造をもつトランジスタに対し、ドレイン側電極のみをチャネル層と接触させてリセスをウエット・エッチング法を適用して形成した場合、ドレイン側リセス長が大きい非対称リセス構造が実現される。
【００２６】
また、ソース電極及びドレイン電極両方のオーミック電極をチャネル層と接触させてリセスをウエット・エッチングした場合、ゲート直下の半導体層のエッチングは促進されて層厚は薄くなる。
【００２７】
その結果、トランジスタの閾値を浅くすることができ、従って、同一基板上に於いて、ディプレッション・モード・トランジスタとエンハンスメント・モード・トランジスタとを作り分けたり、ディプレッション・モード・トランジスタに於ける閾値を変えることができる。
【００２８】
【発明の実施の形態】
図１乃至図３は本発明の一実施の形態を説明する為の工程要所に於ける電界効果半導体装置（ＨＥＭＴ）を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２９】
図１（Ａ）参照
（１）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ
ｄｅｐｏｓｉｔｉｏｎ）を適用することに依って、基板１１上にバッファ層
１２、チャネル層１３、キャリア供給層（電子供給層）１４、エッチング停止
層１５、キャップ層１６を成長する。
【００３０】
各半導体部分に於ける主要なデータを例示すると以下の通りである。
▲１▼  基板１１
材料：ｉ−ＩｎＰ
▲２▼  バッファ層１２
材料：ｉ−ＩｎＡｌＡｓ
厚さ：２００〔ｎｍ〕
▲３▼  チャネル層１３
材料：ｉ−ＩｎＧａＡｓ
厚さ：１５〔ｎｍ〕
▲４▼  キャリア供給層１４
材料：ｎ−ＩｎＡｌＡｓ
不純物濃度：５×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
▲５▼  エッチング停止層１５
材料：ｉ−ＩｎＰ
厚さ：６〔ｎｍ〕
▲６▼  キャップ層１６
材料：ｎ−ＩｎＧａＡｓ
不純物濃度：１×１０19〔cm-3〕
厚さ：５０〔ｎｍ〕
【００３１】
図１（Ｂ）参照
（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、素子
間分離溝形成予定部分に開口をもつレジスト膜を形成する。
【００３２】
（３）
エッチャントをリン酸系エッチング液（ＩｎＧａＡｓ用）及び塩酸系エッチ
ング液（ＩｎＡｌＡｓ用及びＩｎＰ用）とするウエット・エッチング法を適用
することに依り、キャップ層１６の表面からバッファ層１２に達する素子間分
離溝１２Ａを形成する。尚、ここで適用する素子間分離を行なうには、酸素イ
オンを注入して絶縁領域を形成するなどの手段を採っても良い。
【００３３】
図２（Ａ）参照
（４）
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ
法をそれぞれ適用し、厚さが５０〔ｎｍ〕／３０〔ｎｍ〕／２２０〔ｎｍ〕の
ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１７Ｓ及びドレイン電極１７Ｄを選
択的に形成する。
【００３４】
（５）
温度３００〔℃〕、時間１０〔分〕のアロイ化熱処理を行なって、チャネル
層１３にオーミック・コンタクトするソース電極アロイ領域１８Ｓ、ドレイン
電極アロイ領域１８Ｄを生成する。
【００３５】
図２（Ｂ）参照
（６）
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ
法をそれぞれ適用し、残りのソース電極１７Ｓ及びドレイン電極１７Ｄを形成
する。尚、ここで形成したソース電極１７Ｓ及びドレイン電極１７Ｄに対して
は、アロイ化熱処理は行なわない。
【００３６】
（７）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、リセ
ス形成用開口１９Ａをもつレジスト膜１９を形成する。
【００３７】
図３（Ａ）参照
（８）
リン酸系エッチング液をエッチャントとするウエット・エッチング法を適用
することに依り、レジスト膜１９をマスクとしてキャップ層１６のリセス・エ
ッチングを行なう。
【００３８】
この場合、チャネル層１３とソース電極１７Ｓ或いはドレイン電極１７Ｄなどのオーミック電極とがコンタクトしていれば、エッチング液との間に電流パスが生成されたことに依る電池効果でキャップ層１６のエッチングは促進される。
【００３９】
例えば、図に見られる左側のトランジスタ部分では、ドレイン側のみにアロイ領域１８Ｄが生成されている場合には、ドレイン側リセス長が大きくなり、また、図に見られる中央のトランジスタ部分では、ソース側及びドレイン側が共にアロイ領域１８Ｓ及びアロイ領域１８Ｄをもつ為、リセス長全体が大きくなると同時にエッチング停止層１５の一部までもエッチングされるので、ゲート電極を形成した場合、直下の層厚は薄くなり、更にまた、図に見られる右側のトランジスタ部分では、ソース側もドレイン側もアロイ領域をもたず、従って、リセス長はソース側及びドレイン側で対称となる。
【００４０】
図３（Ｂ）参照
（９）
レジスト膜１９を除去してから、全てのオーミック電極のアロイ化熱処理を
行なってコンタクト抵抗を低減する。尚、オーミック電極のアロイ化熱処理は
前記アロイ化条件、即ち、温度３００〔℃〕、時間１０〔分〕の程度であれば
二回繰り返してもアロイ領域の深さは殆ど変わりない。
【００４１】
（１０）
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ
法を適用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕／６００〔ｎｍ〕
のＴｉ／Ｐｔ／Ａｕからなるゲート電極２０を形成する。
【００４２】
尚、図示のゲート電極２０はＴ型をなしているが、そのような形状にする為には、既知の二層レジスト・プロセスを適用すれば良い。
【００４３】
図４乃至図６は本発明に依る種々な実施の形態に於けるリセスを実現する為のオーミック電極とチャネル層との接触構造を説明する電界効果トランジスタを表す要部切断側面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４４】
図４（Ａ）に見られる電界効果トランジスタは、既説明の電界効果トランジスタと同じであり、ドレイン電極１７Ｄ側のみにアロイ領域１８Ｄを生成させてチャネル層１３と接続してあり、その結果、リセス１６Ａは、ゲート電極２０を基準にすると、ドレイン電極１７Ｄ側に著しく大きく形成されていて、この電界効果トランジスタは、ソース抵抗の低抵抗化、及び、ドレイン耐圧向上を実現している。
【００４５】
図４（Ｂ）に見られる電界効果トランジスタは、既説明の電界効果トランジスタと同じであり、ソース電極１７Ｓ及びドレイン電極１８Ｄの両方にアロイ領域１８Ｓ及びアロイ領域１８Ｄが生成させてチャネル層１３と接続してあり、その結果、リセス１６Ａのエッチングは促進され、エッチング停止層１５の一部にまで及んでいることから、閾値電圧を変化、即ち、浅くすることができる。
【００４６】
図５（Ａ）に見られる電界効果トランジスタは、ドレイン電極１７Ｄ側のみがチャネル層１３と接続してある点で図４（Ａ）と変わりないが、チャネル層１３との接続は、ドレイン電極１７Ｄのアロイ化ではなく、ドレイン電極１７Ｄの形成予定部分にチャネル層１３に達する深いリセス１３Ａを形成し、そのリセス１３Ａ中にドレイン電極１７Ｄを形成して直接接続した構造になっている。
【００４７】
図５（Ｂ）に見られる電界効果トランジスタは、ソース電極１７Ｓ並びにドレイン電極１７Ｄの両方がチャネル層１３と接続してある点で図４（Ｂ）と変わりないが、チャネル層１３との接続は、図５（Ａ）と同じ構成を採用している。
【００４８】
即ち、ソース電極１７Ｓ及びドレイン電極１７Ｄの形成予定部分にチャネル層１３に達する深いリセス１３Ａを形成し、そのリセス１３Ａ中にソース電極１７Ｓとドレイン電極１７Ｄを形成してチャネル層１３と直接接続した構造になっている。
【００４９】
図６（Ａ）に見られる電界効果トランジスタは、ドレイン側にキャップ層１６の表面からバッファ層１２に達するメサ側壁を形成し、そのメサ側壁にドレイン電極１７Ｄとチャネル層１３とを結ぶ電極２２Ｄを形成してある。
【００５０】
図６（Ｂ）に見られる電界効果トランジスタは、ソース側及びドレイン側の両方にキャップ層１６からバッファ層１２に達するメサ側壁を形成し、そのメサ側壁にソース電極１７Ｓとチャネル層１３を、また、ドレイン電極１７Ｄとチャネル層１３をそれぞれ結ぶ電極２２Ｓ及び２２Ｄを形成してある。
【００５１】
図５及び図６について説明した何れの電界効果トランジスタに於いても、深いリセス内に形成したソース電極１７Ｓ及びドレイン電極１７Ｄ、また、メサ側壁に形成した電極２２Ｓ及び２２Ｄ等の接触抵抗を低下させる為のアロイ化をおこなっても良いことは勿論である。
【００５２】
【発明の効果】
本発明に依る電界効果半導体装置の製造方法に於いては、ソース電極及びドレイン電極の少なくとも何れか一方の電極をチャネル層と導電接続した状態でウエット・エッチング法を適用してゲート・リセスを形成する工程が含まれることが基本になっている。
【００５３】
前記構成を採ることに依り、煩雑なリセス形成工程を繰り返したり、或いは、ソース電極及びドレイン電極の材料を変えたりする面倒な手段を採ることなく、同一ウエハ上で特性、特に、閾値電圧を異にし、しかも、ソース抵抗が低く、且つ、ドレイン耐圧が向上した信頼性が高い多種類の電界効果トランジスタを容易に作り込むことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明する為の工程要所に於ける電界効果半導体装置（ＨＥＭＴ）を表す要部切断側面図である。
【図２】本発明の一実施の形態を説明する為の工程要所に於ける電界効果半導体装置（ＨＥＭＴ）を表す要部切断側面図である。
【図３】本発明の一実施の形態を説明する為の工程要所に於ける電界効果半導体装置（ＨＥＭＴ）を表す要部切断側面図である。
【図４】本発明に依る種々な実施の形態に於けるリセスを実現する為のオーミック電極とチャネル層との接触構造を説明する電界効果トランジスタを表す要部切断側面図である。
【図５】本発明に依る種々な実施の形態に於けるリセスを実現する為のオーミック電極とチャネル層との接触構造を説明する電界効果トランジスタを表す要部切断側面図である。
【図６】本発明に依る種々な実施の形態に於けるリセスを実現する為のオーミック電極とチャネル層との接触構造を説明する電界効果トランジスタを表す要部切断側面図である。
【図７】従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【図８】従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【図９】従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【図１０】従来の技術を説明する為の工程要所に於ける電界効果半導体装置を表す要部切断側面図である。
【符号の説明】
１１  基板
１２  バッファ層
１２Ａ  素子間分離溝
１３  チャネル層
１４  キャリヤ供給層
１５  エッチング停止層
１６  キャップ層
１７Ｓ  ソース電極
１７Ｄ  ドレイン電極
１８Ｓ  ソース電極アロイ領域
１８Ｄ  ドレイン電極アロイ領域
１９  レジスト膜
１９Ａ  開口
２０  ゲート電極
２２Ｓ及び２２Ｄ  電極
【図１】
0004972822.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004972822.tif 000009
【図９】
0004972822.tif 000010
【図１０】
0004972822.tif 000011