(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたＯＮＯ膜と、
前記半導体基板内に形成され、かつ、平面視において前記ＯＮＯ膜のそれぞれを挟むように延びる複数のビットラインと、
前記複数のビットラインのそれぞれと電気的に接続する接続部とを有し、
前記半導体基板は、平面視において前記接続部を挟み込むように前記複数のビットラインのそれぞれの両側に設けられたトレンチ分離領域を有し、
前記複数のビットラインは、平面視において、前記半導体基板の上方に形成された複数のワードラインと交差しており、
前記トレンチ分離領域同士の間に不純物注入領域があり、
前記不純物領域は、前記複数のビットラインのそれぞれから突出しており、かつ、前記複数のビットラインのそれぞれに隣接しており、さらに、前記トレンチ分離領域のそれぞれに接している、半導体装置。
【請求項２】
前記複数のワードラインのそれぞれの前記接続部が設けられている側の側部に側壁を具備する、請求項１記載の半導体装置。
【請求項３】
前記側壁が窒化シリコン膜である、請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ及びその製造方法に関し、特にＯＮＯ（Oxide Nitride Oxide）膜を有する不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化を目的とした技術開発が進められている。【０００３】
不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、近年の高記憶密度化実現のため、メモリセルの微細化を行うと、内部電圧を低くする必要があり、結果的にトンネル酸化膜の薄膜化が必要になる。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が損失するといった信頼性上の障害が発生するためである。【０００４】
これを解決するために、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷の損失が発生し難い。ＯＮＯ膜を有するフラッシュメモリは例えば非特許文献1に記載されている。
【０００５】
以下、図１から図４を用い、従来のＯＮＯ膜を有するフラッシュメモリとその製造方法(以下、従来技術)について説明する。フラッシュメモリは、メモリセル領域と周辺回路領域を有している。図１は従来技術のメモリセル領域の上視図（保護膜３２、層間絶縁膜３０、配線３４、ＯＮＯ膜１６は図示していない）であり、図２は図１を拡大した上視図である。図３は図２のＡ−Ａ´断面図、図４は図２のＢ-Ｂ´断面図である。Ｐ型シリコン半導体基板１０の所定の領域にビットライン１４が形成されている。半導体基板１０上にＯＮＯ膜１６として、トンネル酸化膜である酸化シリコン膜、トラップ層である窒化シリコン膜、トップ酸化膜層である酸化シリコン膜が形成されている。ＯＮＯ膜１６上の所定の領域にコアセルのゲートとなるワードライン２０として多結晶シリコン膜が形成されている。【０００６】
ビットライン接続領域４２内において、ビットライン１４と配線３４が層間絶縁膜３０に形成された接続孔４０を介し接続している。配線上に保護膜３２が形成されている。ビットライン接続領域４２は、接続孔４０をワードライン２０方向に一列に配置した領域である。ビットライン接続領域４２は、ワードライン２０複数本に一箇所の間隔で設置されている。メモリセルの微細化のためには、ビットライン間隔を狭くすること、およびビットライン接続領域４２を含むワードライン間隔を狭くすることが求められている。【０００７】
【非特許文献１】Boaz Eitan et. al, Electron Device Letters, Vol.21, No.11, p543(2000)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術においては、ビットライン１４と接続孔４０の露光時の重ね合わせ余裕を確保するため、ビットライン間隔の微細化が難しくなるという問題がある。ビットライン１４と接続孔４０の露光時の重ね合わせがビットライン１４と垂直方向にずれた場合の問題につき、図５を用い説明する。図５は接続孔４０がビットライン１４に対し左方向にずれて形成された場合の図である。符号５５の領域において、接続孔４０がＰ型シリコン半導体基板１０に接している。この５５の接合により、ビットライン１４と半導体基板１０の間に、接続孔４０を介しリーク電流が流れる。これを防止するため、ビットライン１４と接続孔４０と露光時の重ね合わせの余裕を確保し、ビットライン１４の幅および間隔を決めると、ビットライン間隔の微細化が難しくなる。【０００９】
本発明は、ビットラインと接続孔の重ね合わせがビットラインと垂直方向にずれたときに生じるビットラインと接続孔の間のリーク電流を抑制し、ビットラインと接続孔の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板と、前記半導体基板上に形成されたＯＮＯ膜と、前記半導体基板内に形成されるビットラインと、前記ビットラインと電気的に接続する接続部とを有し、前記半導体基板は、前記接続部を挟み込むように前記ビットラインの両側に設けられたトレンチ分離領域を有する半導体装置である。本発明によれば、ビットラインと接続部の重ね合わせが、ビットラインと垂直方向にずれた場合であっても、接続部はトレンチ分離領域上に形成されるため、接続部を介し、ビットラインと半導体基板がリークすることはない。これにより、ビットラインと接続部の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置を提供することができる。【００１１】
本発明は、前記トレンチ分離領域が、ワードライン間に形成された半導体装置である。本発明によれば、ワードライン間にトレンチ分離領域を形成することにより、ビットラインと半導体基板の間のリーク電流を小さくすることができる。【００１２】
本発明は、前記ワードラインの前記接続部を有する側の側部に側壁を具備する半導体装置である。本発明によれば、接続部がビットラインに平行方向にずれた場合であっても、接続部とワードラインが接触することを防止できる。これにより、ワードラインと接続部の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置を提供することができる。【００１３】
本発明は、前記側壁が窒化シリコン膜である半導体装置である。本発明によれば、側壁は、接続部をドライエッチングする時の層間絶縁膜との選択性を有することができる。これにより、接続部がビットラインに平行方向にずれた場合であっても、接続部とワードラインが接触することをより確実に防止できる。【００１４】
本発明は、前記ビットラインと前記トレンチ分離領域が接している半導体装置である。本発明によれば、ビットラインとトレンチ分離領域の間に半導体基板からなる隙間部が形成されない。これにより、ビットラインと半導体基板の間にリーク電流が流れることを防止できる。【００１５】
本発明は、半導体基板内にトレンチ分離領域を形成する工程と、前記半導体基板内にビットラインを形成する工程と、前記半導体基板上にＯＮＯ膜を形成する工程と、前記ビットラインに接続される接続部を形成する工程とを具備し、前記接続部は前記ビットラインの両側に設けた前記トレンチ分離領域に挟み込まれるように形成される半導体装置の製造方法である。本発明によれば、ビットラインと接続部の重ね合わせが、ビットラインと垂直方向にずれた場合であっても、接続部はトレンチ分離領域上に形成されるため、接続部を介し、ビットラインと半導体基板がリークすることはない。これにより、ビットラインと接続部の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置の製造方法を提供することができる。【００１６】
本発明は、前記半導体基板上にＯＮＯ膜を形成する工程の後、前記ＯＮＯ膜上にワードラインを形成する工程と、前記ワードラインの側部であって、前記接続部を有する側に側壁を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、接続部がビットラインに平行方向にずれた場合であっても、接続部とワードラインが接触することはない。これにより、ワードラインと接続部の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置の製造方法を提供することができる。【００１７】
本発明は、前記側壁を形成する工程が、周辺回路のゲート側部に形成する側壁と同時に形成する工程である半導体装置の製造方法である。本発明によれば、側壁を、周辺回路のゲート側部に形成する側壁と同時に形成するため、製造工程を簡略化できる。【００１８】
本発明は、前記半導体基板内にビットラインを形成する工程は、前記ビットライン、および前記トレンチ分離領域の前記ビットラインに隣接する領域に、不純物を注入して形成する工程である、半導体装置の製造方法である。本発明によれば、ビットラインとトレンチ分離領域の重ね合わせがビットラインと垂直方向にずれた場合であっても、ビットラインとトレンチ分離領域の隙間部が形成されることはない。これにより、ビットラインと半導体基板の間にリーク電流が流れることを防止できる。
【発明の効果】
【００１９】
本発明によれば、ビットラインと接続部の重ね合わせが、ビットラインと垂直方向にずれた場合であっても、接続部はトレンチ分離領域上に接するため、接続部を介し、ビットラインと半導体基板がリークすることはない。これにより、ビットラインと接続部の重ね合わせの余裕を小さくでき、メモリセルの微細化可能な半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図1は従来技術の上視図（その１）である。
【図２】図２は従来技術の上視図（その２）である。
【図３】図３は従来技術の断面図（その１）である。
【図４】図４は従来技術の断面図（その２）である。
【図５】図５は従来技術の問題を説明する断面図である。
【図６】図６は実施例１の製造工程を示す上視図（その１）である。
【図７】図７は実施例１の製造工程を示す断面図（その１）である。
【図８】図８は実施例１の製造工程を示す断面図（その２）である。
【図９】図９は実施例１の製造工程を示す断面図（その３）である。
【図１０】図１０は実施例１の製造工程を示す断面図（その４）である。
【図１１】図１１は実施例１の製造工程を示す断面図（その５）である。
【図１２】図１２は実施例１の製造工程を示す上視図（その２）である。
【図１３】図１３は実施例１の製造工程を示す断面図（その６）である。
【図１４】図１４は実施例１の製造工程を示す断面図（その７）である。
【図１５】図１５は実施例１の効果を説明する断面図である。
【図１６】図１６は実施例２の製造工程を示す上視図である。
【図１７】図１７は実施例２の製造工程を示す断面図（その１）である。
【図１８】図１８は実施例２の製造工程を示す断面図（その２）である。
【図１９】図１９は実施例２の製造工程を示す断面図（その３）である。
【図２０】図２０は実施例２の製造工程を示す断面図（その４）である。
【図２１】図２１は実施例２の製造工程を示す断面図（その５）である。
【図２２】図２２は実施例２の製造工程を示す断面図（その６）である。
【図２３】図２３は実施例２の製造工程を示す断面図（その７）である。
【図２４】図２４は実施例２の製造工程を示す断面図（その８）である。
【図２５】図２５は実施例２の効果を説明する断面図である。
【図２６】図２６は実施例１のレイアウト図である。
【図２７】図２７は実施例１におけるイオン注入工程を示す断面図である。
【図２８】図２８は実施例１において、ビットラインの重ね合わせがずれた場合のイオン注入工程を示す断面図である。
【図２９】図２９は実施例１において、ビットラインの重ね合わせがずれた場合の断面図である。
【図３０】図３０は実施例３のレイアウト図である。
【図３１】図３１は実施例３の製造工程を示す断面図である。
【図３２】図３２は実施例３の変形例のレイアウト図である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例を説明する。
【実施例１】
【００２２】
図６から図１４を用い、実施例1に係る半導体装置とその製造方法について説明する。【００２３】
まず、Ｐ型シリコン半導体基板１０（または、半導体基板中に形成されたＰ型半導体領域）の所定の領域にＳＴＩ（Shallow Trench Isolation）法を用い、トレンチ分離領域５０を形成する。トレンチ分離領域とは半導体基板１０に溝（トレンチ）部を形成し、溝部に酸化シリコン膜などの酸化膜を形成し埋め込んだ領域である。トレンチ分離領域５０は、例えば以下の方法で形成する。所定領域の半導体基板１０をドライエッチング法によりエッチングし、溝部を形成する。その後、全面に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成する。ＣＭＰ（Chemical Mechanical Polish）法または選択的なエッチングにより平坦化する。これにより、溝部に酸化シリコン膜が埋め込まれ、トレンチ分離領域が形成される。【００２４】
図６は、トレンチ分離領域５０が形成された後のメモリセルの上視図である。図７はＡ−Ａ´の断面図、図８はＢ−Ｂ´の断面図である。接続孔が形成されるビットライン接続領域４２のビットラインの間にトレンチ分離領域５０が形成されている。トレンチ分離領域５０の形成は、周辺回路領域のトレンチ分離領域の形成と同時に行うことにより、製造工程の簡略化を行うこともできる。【００２５】
次に、図９において、半導体基板１０内の所定の領域に例えば砒素をイオン注入し熱処理を行うことにより、Ｎ型半導体層であるビットライン１４を形成する。【００２６】
次に、図１０において、半導体基板１０上にＯＮＯ膜１６として、トンネル酸化膜である酸化シリコン膜、トラップ層である窒化シリコン膜、トップ酸化膜層である酸化シリコン膜を熱酸化法あるいはＣＶＤ法により形成する。【００２７】
次に、図１１において、コアセルのゲートとなるワードライン２０（図示せず）を、例えば多結晶シリコン膜を形成し、所定領域をエッチングすることで形成する。このとき、ワードラインの低抵抗化のため、多結晶シリコン膜をシリサイドの積層構造としても良い。トランジスタ上に層間絶縁膜３０として例えばＢＰＳＧ（Boron-Phosphorus Silicated Glass）等の酸化シリコン膜を、ＣＶＤ法を用い形成する。層間絶縁膜３０のビットライン接続領域４２にビットライン１４に接続する接続孔４０（ビットライン１４と電気的に接続する接続部）を形成する。接続孔４０を埋め込むように配線３４を例えばアルミニウム合金を用い形成する。保護膜３２を例えば酸化シリコン膜で形成し、メモリセルが完成する。図１２は上視図（保護膜３２、配線３４、層間絶縁膜３０、ＯＮＯ膜１６は図示していない）であり、Ａ−Ａ´の断面図が図１３、Ｂ−Ｂ´の断面図が図１４である。図１２に示すように、トレンチ分離領域５０はビットライン１４の両側に設けられ、かつ各接続孔４０を両側から挟むように形成されている。また、トレンチ分離領域５０は、隣り合うワードライン２０間に形成されている。複数のトレンチ分離領域５０はワードライン２０に沿って直線状に配置されている。接続孔４０が形成されていないワードライン２０間には、トレンチ分離領域５０は形成されていない。【００２８】
図１５は実施例１において、接続孔４０がビットライン１４から左方向にずれて形成された場合のＡ−Ａ´断面図を示している。ビットライン１４から外れて接続孔４０が形成された領域５５であっても、接続孔４０はトレンチ分離領域５０上に形成される。このため、半導体基板１０と接続孔４０の間に電気的接合はなく、リーク電流が流れることはない。よって、ビットライン１４と接続孔４０の露光時の重ね合わせの余裕を小さくでき、メモリセルを微細化することができる。
【実施例２】
【００２９】
図１６から図２４を用い、実施例２に係る半導体装置とその製造方法について説明する。【００３０】
図１６は実施例２の完成時の上視図（保護膜３２、層間絶縁膜３０、配線３４、ＯＮＯ膜１６は図示していない）である。図１７から図２３は実施例２の製造工程を示すＢ−Ｂ´断面の断面図である。右側はメモリセル領域、左側は周辺回路領域のゲート付近の図である。【００３１】
まず、実施例１の図７から図１０と同じ製造工程により図１７の断面図となる。メモリセル領域においては、ビットライン１４を有する半導体基板１０上にＯＮＯ膜１６が形成されている。周辺回路領域においては、半導体基板１０上にＯＮＯ膜１６が形成されている。【００３２】
図１８において、周辺回路領域のＯＮＯ膜が選択的に除去され、ゲート酸化膜６０として酸化シリコン膜が形成される。【００３３】
次に、図１９において、メモリセル領域においては、コアセルのゲートとなるワードライン２０が、例えば多結晶シリコンを用い形成され、周辺回路領域においてはゲート６４が、例えば多結晶シリコンを用い形成される。このとき、ワードライン２０とゲート６４は同時に形成することにより、製造工程の簡略化を図ることができる。次に、周辺回路領域のゲート６４の両側に、例えば燐のイオン注入により比較的ドープ量が小さく浅いＮ型の領域６６を形成する。【００３４】
次に、図２０において、例えば窒化シリコン膜２２をＣＶＤ法を用い形成する。次に、図２１において、周辺回路領域とメモリセル領域のビットライン接続領域４２を選択的に異方性エッチングする。これにより、ゲート６４の両側にＬＤＤ（Lightly Doped Drain）用側壁６２と、ワードライン２０のビットライン接続領域４２側に側壁２２が形成される。その後、LDD用側壁６２の両側に、例えば砒素のイオン注入により比較的ドープ量が大きく深いN型の領域６８を形成する。これにより、周辺回路領域において、ＬＤＤ構造が形成される。【００３５】
次に、図２３において、トランジスタ上に層間絶縁膜３０として例えばＢＰＳＧ等の酸化シリコン膜を形成する。層間絶縁膜３０のビットライン接続領域４２にビットラインに接続する接続孔４０を形成する。接続孔４０を埋めるように配線３４を例えばアルミニウム合金を用い形成する。保護膜３２を例えば酸化シリコン膜で形成し、メモリセルおよび周辺回路が完成する。このときの図１６におけるＡ−Ａ´断面が図２４である。【００３６】
図２５は、接続孔４０がビットラインと平行方向にずれた場合のＢ−Ｂ´断面図である。層間絶縁膜３０と側壁２２のエッチングの選択性を保つことにより、接続孔４０形成時のドライエッチングから、ワードライン４０を保護することができる。これにより、ワードライン２０と接続孔４０の露光時の重ね合わせの余裕を小さくし、微細化したメモリセルが実現できる。さらに、側壁２２をＬＤＤ用側壁６２と同時に形成しているため、製造工程を簡略化させることができる。
【実施例３】
【００３７】
実施例３はビットラインを注入する領域に関する例である。まず、実施例１における問題を説明する。図２６は実施例１にかかるメモリセル内のトレンチ分離領域５０の領域と、ビットライン１４形成のためのイオン注入を行う領域５２のレイアウトを示している。【００３８】
図２７はビットライン１４形成のイオン注入工程時の断面図である。図２６のＡ−Ａ´に相当する。フォトレジスト３６にイオン注入を行う領域５２の開口部が設けられる。符号５４はイオン注入を模式的に図示している。イオン注入には例えば砒素が用いられる。イオン注入を行う領域５２の開口部下に、ビットライン１４形成のためのイオンが注入される。その後、熱処理することによりN型のビットライン１４が形成される。【００３９】
次に、トレンチ分離領域５０領域と、イオン注入を行う領域５２の露光時の重ね合わせが、ビットラインと垂直方向にずれが生じた場合のイオン注入工程時の断面図を図２８に示す。イオン注入を行う領域５２はトレンチ分離領域５０領域に対して右方向にずれて形成されている。この状態でイオン注入を行うと、トレンチ分離領域５０とビットライン１４の間に隙間部５６が生じる。【００４０】
図２９は、この状態で接続孔４０を形成した場合の図である。隙間部５６に接続孔４０が接している。そのため、隙間部５６である半導体基板１０と接続孔４０の間に電気的接合が発生し、ビットライン１４と半導体基板１０の間に、接続孔４０を介しリーク電流が流れてしまう。実施例１には係る問題がある。【００４１】
そこで、実施例３においては、トレンチ分離領域５０領域と、イオン注入を行う領域５２の露光時の重ね合わせにビットラインに垂直方向にずれが生じた場合であっても、トレンチ分離領域５０とビットライン１４の間に隙間部５６を生じないような製造方法を提供する。【００４２】
図３０は実施例３にかかるメモリセル内のトレンチ分離領域５０の領域と、ビットライン１４形成のためのイオン注入を行う領域５２のレイアウトを示している。イオン注入を行う領域５２は、ビットライン接続領域４２においてビットラインと垂直方向に連続して延在している。【００４３】
図３１は、ビットライン１４形成のためのイオン注入工程時の断面図である。図３０のＡ−Ａ´に相当する。イオン注入を行う領域５２が連続して形成されている。符号５４はイオン注入を模式的に図示している。イオン注入には例えば砒素が用いられる。このとき、イオンはトレンチ分離領域５０にも注入される。しかし、トレンチ分離領域５０に注入されたイオンはトレンチ分離領域５０に埋め込んだ酸化シリコン膜中に留まり、トレンチ分離領域５０の絶縁特性には影響しない。その後、熱処理することによりN型のビットライン１４が形成される。【００４４】
トレンチ分離領域５０領域と、イオン注入を行う領域５２の露光時の重ね合わせにビットラインと垂直方向にずれが生じた場合であっても、実施例１のようにトレンチ分離領域５０とビットライン１４の間に隙間部５６を生じることはない。このため、ビットライン１４と半導体基板１０の間にリーク電流が流れることはない。【００４５】
実施例３の変形例として、図３２のように、ビットライン１４形成のためのイオン注入を行う領域５２は、ビットライン接続領域４２においてビットラインと垂直方向に連続して延在していなくても良い。トレンチ分離領域５０領域と重なっていれば、その機能を果たし、重なりの距離Ｌ１は、ビットライン１４とトレンチ分離領域５２の露光時の重ね合わせ余裕より大きくすることが好ましい。【００４６】
以上のように、実施例３によれば、ビットライン１４とトレンチ分離領域５０の重ね合わせが、ビットラインに垂直方向ずれた場合であっても、ビットライン１４とトレンチ分離領域５０の隙間部５６が形成されることはない。これにより、ビットライン１４と半導体基板１０の間にリーク電流が流れることはない。【００４７】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004944766.tif 000029
【図２９】
0004944766.tif 000030
【図３０】
0004944766.tif 000031
【図３１】
0004944766.tif 000032
【図３２】
0004944766.tif 000033