(57)【特許請求の範囲】
【請求項１】
所定の周波数のディジタル波形を生成するためのディジタルクロック源（４８）と、前記ディジタル波形を受け取るための入力を有し、結果としてのアナログ波形を生成するように動作する直接ディジタル合成装置（５２）と、を含むアナログクロック装置において、
前記アナログ波形に基づき、前記ディジタルクロック源のクロック周波数に近似するクロック周波数を有する予測クロック波形を生成する予測クロック発生器と、
エッジ検出回路を含み、前記ディジタルクロック源および前記予測クロック発生器に結合され、前記ディジタル波形と前記アナログ波形との間の相対的な位相関係を決定する予測論理（７２）と、
を備えるアナログクロック装置。
【請求項２】
前記ディジタル波形を受け取り、数値を設定するためのカウンタであって、前記ディジタル波形の連続した入力に応答して前記数値を増分的に増加させるように動作するカウンタ（５６）と、
前記増分数値を正弦曲線波形に変換するために、前記カウンタの出力に配置された変換
器（６２）と、
前記変換器に結合された信号調整装置（６３）と、
を含む請求項１に記載のアナログクロック装置。
【請求項３】
前記カウンタが累算器（５６）を備える、請求項２に記載のアナログクロック装置。
【請求項４】
前記直接ディジタル合成装置が、
正弦曲線ルックアップテーブル（６０）と、
前記正弦曲線ルックアップテーブルから前記正弦曲線波形を生成するためのディジタル−アナログ変換器（６２）と、
を備える請求項２に記載のアナログクロック装置。
【請求項５】
前記信号調整装置（６３）が、
フィルタ処理された信号を生成するため、前記変換器の出力に配置されたフィルタ（６４）と、
前記フィルタ処理された信号を受け取るための入力を有し、前記フィルタ処理された信号のエッジレートを増加させるように動作するクリッピング増幅器（６６）と、
前記フィルタ処理された信号を所定の整数倍数だけ逓倍するための、前記クリッピング増幅器の出力に結合された周波数乗算器（６８）と、
前記逓倍された周波数を所望の周波数に減少させるための、前記乗算器の出力に接続された分周器（７０）と、
を含む請求項２に記載のアナログクロック装置。
【請求項６】
前記フィルタ（６４）が帯域フィルタを備える、請求項５に記載のアナログクロック装置。
【請求項７】
前記周波数乗算器（６８）が位相ロックループ乗算器を備える、請求項５に記載のアナログクロック装置。
【請求項８】
前記予測クロック発生器が、前記ディジタル合成装置（５２）の出力に配置され、予測クロック波形を生成する位相ロックループ乗算器（６８）を備える、請求項１に記載のアナログクロック装置。
【請求項９】
前記ディジタルクロック源（４８）に結合された較正論理（８０）をさらに含む、請求項１に記載のアナログクロック装置。
【請求項１０】
前記較正論理（８０）が、波形位置合わせ装置を含む、請求項９に記載のアナログクロック装置。
【請求項１１】
前記予測論理（７２）に応答する演算コード渡し回路（９８，１００）をさらに含む、
請求項１に記載のアナログクロック装置。
【請求項１２】
前記演算コード渡し回路が、
命令信号の順序付けられた対を編成するための演算コード順序処理モジュール（１００）と、
前記順序処理モジュール（１００）に結合された演算コード状態論理（９８）と、を含み、前記演算コード状態論理が現在の命令信号および次の命令信号を格納するための複数のレジスタを含み、前記演算コード状態論理が前記予測論理に応答して前記演算コード信号を実行のために与える、請求項１１に記載のアナログクロック装置。
【請求項１３】
所定の周波数のディジタル波形を生成するディジタルクロック源と、前記ディジタル波形を受け取るための入力を有し、結果としてのアナログ波形を生成するように動作する直接ディジタル合成装置と、
前記直接ディジタル合成回路の出力に配置される演算コード渡し回路と、
前記ディジタルクロック源および前記直接ディジタル合成回路に結合され、前記ディジタル波形と前記結果としてのアナログ波形との間の相対的な位相関係を決定する予測論理と、
を備えるアナログクロック装置。
【請求項１４】
前記演算コード渡し回路が、
命令信号の順序付けられた対を編成するための演算コード順序処理モジュールと、
前記演算コード順序処理モジュールに結合され、現在の命令信号および次の命令信号を格納するための複数のレジスタを含み、前記予測論理に応答して前記演算コード信号を実行のために与える演算コード状態論理と、
を含む請求項１３に記載のアナログクロック装置。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般的に、混合信号集積回路を試験するための自動試験装置に関し、より詳細には、ディジタルクロック源から予側可能なアナログ波形を生成するためのアナログクロックモジュールに関する。
発明の背景
混合信号集積回路は、単一チップ構造にアナログとディジタルの信号処理能力を実現する。単一の混合信号ＩＣ上にディジタルデバイスとアナログデバイスを小型化することができることは、ビデオおよび無線周波（ＲＦ）通信の市場にかなりの経済的影響を及ぼした。
【０００２】
従来のディジタルＩＣと同様に、混合信号ＩＣは、一般に、許容できる動作を検証するために広範な試験にかけられる。一般に、通常「テスタ」と呼ばれる自動試験システムで、各々の被試験装置（ＤＵＴ）に対して試験が行われる。テスタでは、一般に、選択されたＤＵＴのピンにディジタルパターンまたはベクトルを加えて各ＤＵＴを調べ、様々なシナリオの下で実際の動作条件または期待される動作条件をシミュレートする。試験入力信号に応答してＩＣで生成された出力を、テスタで取り込んで、期待される出力と比較して、欠陥が存在するかどうかを決定する。
【０００３】
ディジタルＩＣに関しては、ベクトルが通常プログラムされ、もっぱらディジタル領域で実行される。対照的に、混合信号装置は、ディジタルパターンだけでなく、アナログ波形からも試験入力を必要とする。繰り返される決定論的な（決定性）試験手順を行うために、ディジタル信号、アナログ信号および指令または演算コード（ｏｐｃｏｄｅ）パターンを、予測できる態様で混合信号装置に加えなければならない。一般に、これには、ディジタルクロックに対して決定論的な位相関係を有するアナログ信号発生器またはクロックを実現することが含まれる。
【０００４】
アナログとディジタルクロックの間に予測可能な位相関係を必要とする重要な理由には、ディジタルドメイン（領域）とアナログ領域の間の演算コードまたは命令の受渡しが含まれる。一般に、ディジタル波形およびアナログ波形および関連した命令集合は、ディジタル領域に常駐する（レジデント）ソフトウェアから生じる。アナログ計器がディジタルクロックに対して適正なタイミングで指令を処理するために、命令がディジタル領域からアナログ領域に適切に「トス（ｔｏｓｓ）」されなければならない。このようにして、ディジタルタイミング、アナログタイミング、波形間のそれぞれの位相の組合せが、一貫性があり、試験ごとに予測可能でなければならない。
【０００５】
本発明の譲受人であるＴｅｒａｄｙｎｅ  Ｉｎｃ．から入手可能なＣａｔａｌｙｓｔモデルのような、混合信号テスタについての１つの提案では、高速ディジタルクロックの直接ディジタル合成（ＤＤＳ：ｄｉｒｅｃｔ−ｄｉｇｉｔａｌ−ｓｙｎｔｈｅｓｉｓ）によりアナログクロックが生成される。アナログクロックを生成するＤＤＳ技術は、当技術分野ではよく知られており、一般に、カウンタが後続のクロック周期の各々の合計値を増分的に増加するように、カウンタをディジタルクロックで駆動することを含む。計数値は、アナログ正弦波をディジタル表現するためのルックアップテーブルまたはメモリと参照される。それから、ディジタル表現はディジタルーアナログ変換器（ＤＡＣ）に送られて、アナログ信号が生成される。アナログ信号の他の調整は、所望のアナログクロックを形成するために行われることが多い。
【０００６】
ディジタルマスタクロックとＤＤＳ生成アナログクロックとの間の相対的な位相を予測するために、上記のテスタはＤＤＳモジュールを５００ＭＨｚディジタル信号で駆動する。ここでその５００ＭＨｚディジタル信号は、今度は、１００ＭＨｚのマスタ発振器に対して参照される。５００ＭＨｚクロックは、基準の１００ＭＨｚクロックの周期内に、アナログクロックエッジを生成する可能性のある５つの立上りエッジを形成する。プロセッサはそのクロックエッジを評価して、どのディジタルエッジがアナログエッジと一致しているかを決定する。それから、この情報は演算コード渡し（パス）装置に送られて、アナログエッジを含むディジタルマスタ発振器の１００ＭＨｚ周期の間に、マイクロコードを「トス」しないようにする。
【０００７】
このシステムは、意図された用途に対しては充分に動作するが、エッジ予測技術でより細かい分解能を実現するために５００ＭＨｚクロックを実現することで、いくつかの問題が生じる。第１に、５００ＭＨｚの波形の生成に、比較的低速のモジュールの組合せが、より高周波の信号を作るために多重化されインタリーブされて使用されることになる。これは、ハードウェアの点で相当に高価になることが多いだけでなく、そのような高周波装置の較正を制御および維持することに時間を費やすことでさらにコストがかかる。さらに、動作速度が増すにつれて、５倍のクロックを作ることが技術的な問題になり、この問題自身が本発明の用途の範囲を制限する。
【０００８】
必要とされながら今まで利用することができないものとして、ディジタルクロックからアナログクロックを生成し、かつそれぞれのクロックの間の相対的な位相関係を予測する経済的な方法を実現するアナログクロックモジュールがある。さらに、比較的安定な較正を維持し、かつ自動的に較正するアナログクロックが必要とされている。さらに、ディジタルクロックに関してアナログクロックを操作するために、独立して調整可能な制御を有するそのようなアナログクロックが必要とされている。本発明のアナログモジュールは、これらの要求を満たすものである。
発明の概要
本発明のアナログクロックモジュールは、ディジタルクロックから比較的経済的で安定なアナログクロックを生成し、さらにその２つのクロックの間の相対的な位相関係を予測するための好都合な方法を提供する。これは、アナログクロックの較正の必要が少なく、さらに動作中の自動較正を可能にする方法で行われる。さらに、本発明は、ハードウェアコストを最小限にし、さらに混合信号装置の性能を向上させるために、単一集積回路構造で実施するのが好都合である。
【０００９】
前述の利点を実現するために、本発明は、一形態で、所定の周波数のディジタル波形を生成するディジタルクロック源と直接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、ディジタル波形を受け取るための入力を有し、結果として生じるアナログ波形を生成するように動作する。予測論理は、ディジタルクロック源および合成装置に結合されて、ディジタル波形とアナログ波形の間の相対的な位相関係を決定する。予測論理は、前記ディジタルクロック源のクロック周波数に近いクロック周波数を有する予測クロックに応答する。
【００１０】
別の形態では、本発明は、所定の周波数のディジタル波形を生成するためのディジタルクロック源と、ディジタル波形を受け取るためのクロック入力を有する直接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、アナログ波形を生成するように動作し、複数の独立して調整可能な波形パラメータ入力をさらに含む。
【００１１】
さらに別の形態では、本発明は、所定の周波数のディジタル波形を生成するためのディジタルクロック源と、ディジタル波形を受け取るための入力を有する直接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、アナログ波形を生成するように動作する。ディジタル領域からアナログ領域への演算コードの決定論的なハンドオフ（受渡し）の同期をとるための演算コード渡し（パス）回路が含まれる。
【００１２】
本発明の他の形態は、アナログ計器の混合信号自動テスタとのインタフェースをとるためのアナログ制御拡張装置を備える。アナログ制御拡張装置は、テスタとやりとりするそれぞれの入力および出力を有するメインフレーム分配モジュールと、マインフレーム分配モジュールに結合された制御ベクトルモジュールとを含む。アナログクロック装置は制御ベクトルモジュールに応答して、結果として生じるアナログクロック信号を生成する。アナログクロック装置は、所定の周波数のディジタル波形を生成するためのディジタルクロック源、および直接ディジタル合成装置を含む。合成装置は、ディジタル波形を受け取るための入力を有し、結果として生じるアナログ波形を生成するように動作する。予測論理は、ディジタルクロック源と合成装置に結合されて、ディジタル波形とアナログ波形の間の相対的な位相関係を決定する。予測論理は、前記ディジタルクロック源のクロック周波数に近いクロック周波数を有する予測クロックに応答する。
【００１３】
本発明の他の特徴および利点は、添付の図面に関連した下記の詳細な説明から明らかになるであろう。
発明の詳細な説明
ここで図１を参照して、本発明の一実施形態に従った混合信号テスタは、一般的に２０で示され、欠陥判定のために、ＤＵＴ２２とやりとりするアナログおよびディジタルの試験信号を生成しまた受け取る。テスタは、ＤＵＴとのやりとりの試験信号の印加および処理を制御するために、コンピュータのようなディジタルメインフレーム試験コントローラ２４を含む。ピン電子装置（回路）２６は、試験コントローラに応答し、ＤＵＴに加えるためのディジタルおよびアナログの必要な試験信号を生成する。ピン電子回路は、アナログ制御インタフェース２８を含み、そのアナログインタフェースは、複数のアナログ計器カード３０をコントローラに結合し、さらにアナログ波形３２を生成する。複数のディジタルチャネルカード３４は、アナログ試験信号に関して、決定論的態様でＤＵＴに加えるためのディジタルパターン３６を生成する。ＤＵＴの性能および欠陥の基準は、様々な入力信号および出力信号に関して解析することが可能である。
【００１４】
さらに、図２を参照して、アナログ波形とディジタル波形との間の決定論的で繰り返し可能な特性を得るために、アナログ制御インタフェース２８はメインフレーム分配モジュール３８を使用し、その分配モジュール３８が複数の制御信号を制御ベクトルモジュール４０の入力に分配する。制御インタフェース４２は、制御ベクトルモジュールから制御信号ＣＮＴＬを、さらに分配モジュールからディジタル剰余信号ＲＥＳを収集し、一般的に５０で示されるアナログクロックモジュールに剰余信号を順次に供給する。データバスインタフェース４４は、試験コントローラデータバス４５と制御ベクトルモジュール、制御インタフェースおよびアナログ計器カードとの間に複数のデータ経路を設定する。トリガ論理４６は、アナログ計器レジスタ、アナログクロックモジュール、およびアナログ計器カードのためのトリガ信号を設定しまた駆動する。
【００１５】
図３を特に参照して、一実施形態に従ったアナログクロックモジュール５０は、ディジタルクロック源４８からアナログ波形を生成するための直接ディジタル合成装置（ＤＤＳ）５２を含む。予測論理７２によって、直接的経済的な方法で、ディジタルクロックとアナログクロックの間の位相関係の正確な予測が可能になる。
【００１６】
さらに図３を参照して、ＤＤＳ５２は、４８ビット累算器（アキュムレータ）５６へのディジタル入力源として、１００ＭＨｚのディジタルクロック４８を使用する。累算器は、ディジタル入力源からの受け取られる１００ＭＨｚ周期ごとに絶え間なく増分値を加算する。ＤＳＳプロセッサ５８は、増分的に加算された４８ビット数値位相出力を累算器から受け取り、その出力を４分の１波長正弦関数ルックアップテーブル６０と照合する。それから、ルックアップ値が１２ビット高速ディジタルーアナログ変換器（ＤＡＣ）６２に供給され、そのＤＡＣ６２は、約１６ＭＨｚから２５ＭＨｚの範囲内の周波数のアナログ正弦波に沿った階段状信号を出力する。
【００１７】
続けて図３を参照して、ＤＡＣ６２からのアナログ出力信号を改善する（正確にする）ために、いくつかの信号調整構成要素を含む信号調整装置６３がＤＡＣの出力で使用される。信号調整装置は、ＤＡＣ出力に配置された７極の楕円フィルタで構成される帯域フィルタ６４を含む。本発明者は、出力から１／４および１／３クロック高調波を除去するために、出力周波数をクロック周波数の４分の１に制限すべきであると決定した。さらに、フィルタの出力は、２５ＭＨｚにシャープカットオフを持たなければならない。
【００１８】
フィルタ処理されたアナログ出力は、クリッピング増幅器６６に給電してクロックエッジのレート（速度）を許容できる速度まで大きくする。さらに、増幅器は、位相ロックループ（ＰＬＬ）乗算器６８に入力するために、アナログ信号レベルをエミッタ結合論理（ＥＣＬ）のクロックレベルに変換する。
【００１９】
位相ロックループ（ＰＬＬ）乗算器６８は、本発明において重要な役割を果たし、クリッピング増幅器６６の出力に連結されて、約６４ＭＨｚから１００ＭＨｚの範囲内のレベルまでアナログ信号周波数を逓倍する。以下に説明するように、これによって、追加のクロックエッジが生成されて、そのエッジから、生成されたアナログクロックエッジの位置をディジタル源のクロックエッジに対して予測する。ＰＬＬ出力は、アナログマスタクロック（ＡＭＣ）を規定し、分周器７０を駆動し、その分周器７０がＰＬＬで逓倍された周波数を所望のレベルに減少させ、プログラムされたアナログクロック出力３２を確定する。
【００２０】
本発明の重要な態様は、アナログクロック３２と１００ＭＨｚディジタルクロック源４８の相対的な位相を、経済的で正確な方法で予測できることである。いったん予測されると、決定論的な関係によって、特定の１００ＭＨｚクロック周期がアナログクロック周期の立上りエッジと一致するかどうかを評価することができるようになる。ディジタル領域からアナログ領域に演算コード（ｏｐｃｏｄｅ）を適切にパスして（渡して）アナログ計器を制御することに関して、これは重要である。
【００２１】
さらに図３を参照して、本発明の予測の特徴を実現するために、分周器７０の１つの出力が予測論理７２に供給され、その予測論理７２が同様に累算器５６およびＰＬＬ６８からのそれぞれの出力も受け取る。累算器値は、予測プロセッサにより出力分周器の状態と組み合わされて、イベント信号インジケータ（標識）ＡＣＫＬを生成する。
【００２２】
予測論理７２および関連した処理をより完全に理解するために、図４は、逓倍されたＰＬＬ信号からのサイクルの変化に従って区分けされたブロック図を示す。論理は一般に累算器５６内に実現された複数の加算器７４、７５および７７を含む。加算器は、時間と位相調整、剰余値と較正値、および増分位相値の調整の制御を独立に可能にするために好都合な入力を供給する。合計された入力は、８１における位置合わせ指令で駆動されるマルチプレクサ７９に供給され、そのマルチプレクサは多重化された値を累算器レジスタ８３に出力する。累算器レジスタの出力は帰還されて加算器７７で増分位相値と組み合わされる合計された入力を供給する。
【００２３】
ディジタルクロック源論理からアナログクロック領域にハンドオフ（受渡し）するために、予測論理７２は、一致するアナログエッジのないことが保証されるウィンドウを定義してデータが更新される可能性がある時を識別する。これは、単にＡＣＬＫが真でないときのウィンドウであるに過ぎない。
【００２４】
「ウィンドウ」のパラメータは、正確に定義されなけれならないので、較正ハードウェア８０（図５Ａ）は較正信号ＣＡＬを生成して、アナログクロックエッジをディジタルクロックエッジとより正確に位置合わせしなければならない。アナログ計器への演算コード受渡しのために、この較正はエッジの点からいえば受渡しの時点であり、累算器加算器７４の入力で利用される。
【００２５】
ここで図５Ａを参照して、クロック較正ハードウェア８０は、データバス（図示されない）からＳＥＴでリセット可能なメタ状態（メタステート：ｍｅｔａ−ｓｔａｔｅ）ハードフリップフロップレジスタ８２を備える。レジスタは、２〜１６Ｋディジタルクロック分周器８４で逓減されるディジタルクロック源ＣＬＫ１００を使用する。分周器の出力は標本化（サンプリング）された検出信号ＤＥＣＴ  ＯＵＴとＡＮＤゲート８６でＡＮＤがとられる。レジスタのデータは、２〜１６Ｋアナログクロック分周器９０で逓減されたアナログクロック出力８８を含む。レジスタ８２の周囲の論理は、その論理がいったんロー入力でクロック動作したらローをラッチするようになっている。アナログ周波数、アナログ分周比、およびディジタル分周比は、アナログ分周器およびディジタル分周器の出力の周波数が全く同じになるように選択される。
【００２６】
ユーザがアナログクロック周波数をプログラムする時に、レジスタに入れなければならないアナログクロック周波数の２つの構成要素がある。すなわち、分周比とアナログマスタクロックＡＭＣ（分周されないＰＬＬ出力）ラダー（ｌａｄｄｅｒ）である。さらに、オフセットおよび範囲の検査のための適切なＡＭＣ周波数に依存した較正値が、ルックアップＣＡＬテーブルに設定されなければならない。
【００２７】
本発明の特に有用なオプションとしての特徴は、演算コードオフセット定数および範囲の検査値を自動的に調整するための自動較正調整モジュール９２を提供することである。これは、ディジタルエッジとアナログエッジの間の関係の微調整が必要とされない状況で特に有益である。ここで図５Ｂを参照して、自動調整モジュール９２は、データバスレジスタ９４および３２個の１６ビットレジスタの集合で構成される自動較正メモリ９６を含む。レジスタは、登録されたアドレスでアドレス指定され、通常のデータバストランザクションで書き込まれる。読み出しに関して、レジスタは、９１から、位相増分（インクリメント）値のハッシュビットでアドレス指定される。その位相増分値は、動作のＤＤＳ周波数を決定するために累算器値に加えられる一定値で構成される。「自動範囲設定（ａｕｔｏ−ｒａｎｇｉｎｇ）」が使用可能でない時に、補間によって外部テーブルからの正確な周波数から得られる値を有する、４つの範囲（レンジ）検査値およびオフセット定数の各々を別個に書き込むことができる。
【００２８】
データバスレジスタ９４が使用可能である時に、範囲検査およびオフセット値の定数は、マップ時にＮＶＲＡＭ（あらかじめ較正された値）から書き込まれたテーブルから得ることができる。範囲検査値の各々はオフセットで構成され、そのオフセットはオフセット定数に４分の１波長の値を加えたものの１つである。例示的なテーブルを下に示す。
【００２９】
【表１】
0005064610.tif 000002
【００３０】
上記のように、予測論理７２は、アナログクロックエッジが特定の１００ＭＨｚクロック周期内に入ったときを検出する方法を提供する。予測論理の出力は、ディジタル領域からアナログ領域への演算コードの渡しの同期をとる演算コード状態論理モジュール９８（図６）への１つの入力を含む。
【００３１】
ここで図６を参照して、演算コード状態論理９８は、演算コード順序処理モジュール１００から他の入力信号を受け取る。ここで演算コード順序処理モジュール１００は、複数の入力信号Ａｐｉｐｅ、Ｂｐｉｐｅ、およびＢＯＣ  ＡＢに応答して６ビットの命令信号ＩＮＳＴ１＆２およびＶＡＬＩＤ１＆２の順序対を編成する。命令信号およびＡＣＬＫイベント信号が演算コード状態論理に供給され、その演算コード状態論理は、現在の命令ペンデング（ＣＩＰ：ｃｕｒｒｅｎｔ−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジスタ１０２および次の命令ペンデング（ＮＩＰ：ｎｅｘｔ−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジスタ１０４を維持する。演算コード状態論理の出力はルックアップテーブル（図示しない）に連結し、そのルックアップテーブルは４ビットＣＩＰを６ビットＣＩＰに拡張する。マイクロコードレジスタ１０６は、拡張されたマイクロコード信号をアナログ計器カード３０（図２）に出力する。この演算コード渡し論理を制御する状態機械（ステートマシン）は、ディジタルＡＣＬＫ予測を使用して各演算コードが与えられることを保証し、その結果、予測可能な動作を維持しながら、ベクトルブロックは隣接するようにされるとともに周波数が変えられるようになる。クロック速度差のために余りにも多くの命令が与えられる場合には、オーバフローエラー（誤り）が報告される。
【００３２】
上記のハードウェアの多くはモジュール方式の実施に向いている。例えば、ＤＳＳ５２、予測論理７２、較正レジスタおよびクロック分周器のようなアナログクロックモジュールを含む構成要素の多くは、単一の特定用途集積回路（ＡＳＩＣ）に形成することができる。これによって、比較的安価な構成要素のコストが可能になるだけでなく、またアナログとディジタル論理の間のずれの要素の多くを無くするかまたは較正プロセスに含めることができるようになる。さらに、論理ゲート遅延をクロック回路間の遅延のドリフトを追跡するように合せることができる。
【００３３】
動作において、本発明のアナログクロックモジュールは、以下に説明するように、予測論理、較正論理、および演算コード渡し回路を利用して、予測、較正および同期化の複数の方法を実行する。
【００３４】
ここで図７を参照して、アナログクロックモジュールの動作時に、予測論理７２は、最初にステップ２００において、ＡＭＣクロックの立上りエッジに対応する累算器値を決定する。それから、ステップ２０２で、ＣＡＬ値を、ＡＭＣ立上り（活動状態の）エッジに対応する累算器値に設定する。それから、ステップ２０４で、現在と前の累算器の値をエッジ検出論理で比較して、ステップ２０６で交差が発生したかどうかを見る。交差が検出された場合は、ステップ２０８で、ＡＣＬＫ  ＤＥＴＥＣＴ信号を生成し、そのＡＣＬＫ  ＤＥＴＥＣＴ信号をＡＣＬＫ予測分周器８４で計数する。そうでない場合は、方法は、２１０を通って比較ステップ２０４に戻る。分周器がアナログ分周器９０と「同期状態」で始まったとすれば、予測分周器８４のカウントダウンは、アナログクロックが発生している１００ＭＨｚに対応する。
【００３５】
図８を参照して、較正ハードウェア８０および９２で実行される較正方法で、ＡＣＬＫイベント信号は重要な役割を果たす。較正方法は最初に、ステップ２２０で、同期化指令を実行する。それから、ステップ２２２で、トスレジスタを強制的に論理１にする。ステップ２２４で、アナログクロックの発生が検出された時に、ステップ２２６で、トスレジスタは論理１から解放されて、アナログクロックで動作する。クロックが検出されない場合、２２８を通って、レジスタは論理１の状態にとどまり、クロックの発生を待つ。トスレジスタへの入力は、現在値とＡＣＬＫ予測信号のＡＮＤの結果である。それから、ステップ２３０で、ＡＣＬＫイベント信号を「真」か「真でない」かを決定するために解析をする。レジスタがアナログクロックでクロック動作し、ＡＣＬＫ予測が真でない時に、２３２を通ってステップ２３４で、レジスタはゼロにラッチされる。ＡＣＬＫ予測が同期状態にある（ＡＣＬＫが真である）場合は、ステップ２３６を通ってステップ２３８で、レジスタは論理１を維持する。較正値の範囲にわたって、および自動較正メモリテーブルへの入力で表される周波数の範囲に対して、上のステップを繰り返す。これによって、各周波数において回路がＣＡＬＩＢＲＡＴＥＤ（較正）された領域のマップが生成される。
【００３６】
また、ハードウェアの動作によって、アナログクロックモジュールと関連した様々なパラメータを好都合に独立に調整することが可能になる。例えば、ＤＤＳを位置合わせするために、累算器の周期加算器入力を同期のとれた方法で制御する指令が発行される。１サイクルの間に、１）指令のディジタル剰余と２）エッジ較正定数の代数的な加算で構成される新しい値が多重化される。その値が加算される時に、ディジタル剰余にエッジ較正定数を同期させ、較正定数（アナログエッジとディジタルエッジの差）を加える作用を有する「ワンタイム（一度だけの）」周期加算器が形成される。
【００３７】
しかし、位置合わせ指令の後に続くディジタルエッジとアナログエッジの位置合わせで、ＡＭＣの予期されたオフセットはリセットされる。これによって、アナログ周波数に位相シフトが導入され、クロック分割回路で出力アナログクロックを生成するために利用できるクロック計数の数が変化する。演算コードトスのためのクロック予測回路を適正な状態に戻すために、クロック予測論理７２と同期させるためのクロック分周器に対する再同期化指令が位置合わせ指令の後に続く。
【００３８】
再同期化指令はディジタル領域から発行される命令であるので、再同期化指令はアナログクロック領域に同期化されて、「ラント（ｒｕｎｔ）」クロックパルスが生じないようにし、さらにＰＬＬ６８の摂動を最小限にしなければならない。同時に、大きくなる可能性のある分周器値の最終計数に逆戻り（ロールバック）するのを待たないようにすることが、回路にとって非常に望ましい。
【００３９】
ここで図９を参照して、アナログクロック出力をクロック予測論理に自動的に再同期させるために、同期化ハードウェアは一般に正常な位相増分値の半分を現在累算器値に加える。同期化ハードウェアはＣＡＬ値を使用して、前の累算器値と現在の累算器値でＡＭＣクロックエッジが基準クロック周期の最初の半分の中に生成されるかどうかを決定する。このようにして同期化ハードウェアは、次の１００ＭＨｚクロックのどちらの半分にＡＭＣクロックが生じるかを認識する。
【００４０】
同期化方法は、演算コード渡し回路が、ステップ２４０でディジタルデータストリーム中に位置合わせ指令を認識し、ステップ２４２でアナログ計器演算コードを変化させないようにすることから始まる。ステップ２４４で、新しい値が累算器５６に挿入され、続いてステップ２４６で、予測論理７２をレジスタ値に予め設定する。ステップ２４８で、ＡＭＣエッジが最初のＡＣＬＫイベントの前のＡＭＣエッジになるまで、遅延が実行される。ディジタル基準クロック周期の最初の半分にＡＭＣエッジがある場合は、ステップ２５２で、ＡＭＣエッジの上に５ｎｓのパルスがアサートされる。基準クロック周期の最初の半分にＡＭＣエッジがない場合は、ステップ２５４で、そのパルスは通過する。出力されたパルスは、ステップ２５６で、第１の「正当なＡＭＣエッジ」（抑制されることがない）に対応するようにアナログ分周器およびディジタル分周器を設定する。これは、アナログクロックエッジ（アナログ分周器）およびＡＣＬＫ  ＰＲＥＤＩＣＴ（ディジタル分周器）を発行するように作用し、一方で、両方の時間領域の分周器はディジタル領域からタイミングをとられる関係で始動する。この点で、アナログ分周器および予測論理は同期が取れており、演算コードプログラムが進むことができるようになる。
【００４１】
当業者は本発明が提供する多くの利益および利点を理解するであろう。アナログクロックモジュールと関連した直接的な予測論理および処理は、特に重要である。アナログ／ディジタル一致のエッジ予測を実行するために、「同じ周波数」のクロックを実施することで、ハードウェアの正確な動作を維持するために必要な最小限のハードウェアと較正ステップから、相当なコスト節減が実現される。
【００４２】
他の重要な特徴に、アナログクロックエッジと特定のディジタルマスタクロック周期の立上りエッジとの一致を予測することができることがある。エッジ一致を決定するよう定義された「ウィンドウ」を実施することで、ディジタル領域からアナログ領域への演算コードのトスが、決定論的および反復的態様で行われる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に従った混合信号テスタのブロック図である。
【図２】  図１に示したアナログ制御インタフェースのブロック図である。
【図３】  図２に示したアナログクロックモジュールのブロック図である。
【図４】  図３のアナログクロックモジュールで使用される予測論理および順序付けを説明する機能ブロック図である。
【図５】  図５Ａは、図３のアナログクロックと関連した較正論理のブロック図である。  図５Ｂは、図３のアナログクロックで使用するためのオプションとしての自動較正回路のブロック図である。
【図６】  図３のアナログクロックモジュールの出力を利用する演算コード論理および処理のブロック図である。
【図７】  本発明の予測方法で使用されるステップを説明する機能図である。
【図８】  本発明の較正方法で使用されるステップを説明する機能図である。
【図９】  本発明のエッジ位置合わせおよび同期化で使用されるステップを説明する機能図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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