(57)【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とが形成された半導体基板と、
前記半導体基板の前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された絶縁体からなる第１のサイドウォールとを有する第１のＭＩＳＦＥＴと、
前記半導体基板の前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成された絶縁体からなる第２のサイドウォールとを有する第２のＭＩＳＦＥＴとを備え、
前記第１のサイドウォールの幅は前記第２のサイドウォールの幅よりも細く、
前記第１のサイドウォールは第１のスペーサを有し、
前記第２のサイドウォールは前記第１のスペーサよりも高濃度の水素を含む第２のスペーサを有している半導体装置。
【請求項２】
前記第１のスペーサは前記第２のスペーサよりも幅が細いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のスペーサおよび前記第２のスペーサは共にシリコン窒化物からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のスペーサの膜密度は前記第２のスペーサの膜密度よりも大きいことを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第１のＭＩＳＦＥＴは、前記半導体基板の前記第１の領域のうち前記第１のゲート電極の両側方であって前記第１のスペーサの下に位置する領域に形成された第１導電型の第１の不純物拡散層と、前記半導体基板の前記第１の領域のうち前記第１のサイドウォールの側方に位置する領域に形成され、前記第１の不純物拡散層よりも高濃度の第１導電型不純物を含む第１の高濃度不純物拡散層とをさらに有しており、
前記第２のＭＩＳＦＥＴは、前記半導体基板の前記第２の領域のうち前記第２のゲート電極の両側方であって前記第２のスペーサの下に位置する領域に形成された第２導電型の第２の不純物拡散層と、前記半導体基板の前記第２の領域のうち前記第２のサイドウォールの側方に位置する領域に形成され、前記第２の不純物拡散層よりも高濃度の第２導電型不純物を含む第２の高濃度不純物拡散層とをさらに有していることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第１の不純物拡散層および前記第１の高濃度不純物拡散層は砒素を含んでおり、
前記第２の不純物拡散層および前記第２の高濃度不純物拡散層はボロンを含んでいることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のＭＩＳＦＥＴはｎチャネル型であり、
前記第２のＭＩＳＦＥＴはｐチャネル型であることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
前記第１のサイドウォールは、前記第１のゲート電極および前記第１のゲート絶縁膜の側面上に形成された第１の内側サイドウォールと、前記第１の内側サイドウォールの側面上に形成された第１の外側サイドウォールとを有し、
前記第２のサイドウォールは、前記第２のゲート電極および前記第２のゲート絶縁膜の側面上に形成された第２の内側サイドウォールと、前記第２の内側サイドウォールの側面上に形成された第２の外側サイドウォールとを有し、
前記第１の内側サイドウォールは前記第１のスペーサであり、
前記第２の内側サイドウォールは前記第２のスペーサであることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のサイドウォールは、前記第１のゲート電極および前記第１のゲート絶縁膜の側面上に形成された第１の内側サイドウォールと、前記第１の内側サイドウォールの側面上に形成された第１の外側サイドウォールとを有し、
前記第２のサイドウォールは、前記第２のゲート電極および前記第２のゲート絶縁膜の側面上に形成された第２の内側サイドウォールと、前記第２の内側サイドウォールの側面上に形成された第２の外側サイドウォールとを有し、
前記第１の外側サイドウォールは前記第１のスペーサを有しており、
前記第２の外側サイドウォールは前記第２のスペーサを有していることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項１０】
第１の領域および第２の領域とが形成された半導体基板と、前記半導体基板の前記第１の領域上に第１のゲート絶縁膜を挟んで形成された第１のゲート電極を有する第１のＭＩＳＦＥＴと、前記半導体基板の前記第２の領域上に第２のゲート絶縁膜を挟んで形成された第２のゲート電極を有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第１のゲート電極および前記第２のゲート電極が形成された前記半導体基板上に水素を含有する絶縁膜を形成する工程（ａ）と、
前記第１の領域に選択的に紫外線を照射して、前記絶縁膜のうち前記第１の領域に形成された部分から水素を脱離させ、収縮させる工程（ｂ）と、
前記工程（ｂ）の後、前記絶縁膜をエッチバックして前記第１のゲート電極の側面上には第１のスペーサを形成し、前記第２のゲート電極の側面上には前記第１のスペーサよりも幅の太い第２のスペーサを形成する工程（ｃ）と、
前記第１のスペーサおよび前記第１のゲート電極をマスクとして前記半導体基板の前記第１の領域に選択的に第１の不純物をイオン注入し、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に第１の不純物層を形成する工程（ｄ）と、
前記第２のスペーサおよび前記第２のゲート電極をマスクとして前記半導体基板の前記第２の領域に選択的に第２の不純物をイオン注入し、前記半導体基板のうち前記第２のゲート電極の両側方に位置する領域に第２の不純物層を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１１】
前記絶縁膜は、プラズマＣＶＤ法により形成されたシリコン窒化膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）では、前記半導体基板の前記第２の領域上にレジストマスクを形成した状態で紫外線を照射することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のスペーサは第１の内側サイドウォールであり、前記第２のスペーサは第２の内側サイドウォールであり、
前記半導体装置の製造方法は、
前記工程（ｄ）および（ｅ）の後、前記第１の内側サイドウォールの側面上に第１の外側サイドウォールを形成し、前記第２の内側サイドウォールの側面上に第２の外側サイドウォールを形成する工程（ｆ）と、
前記第１のゲート電極、前記第１の内側サイドウォール、および前記第１の外側サイドウォールをマスクとして前記半導体基板の前記第１の領域に選択的に前記第１の不純物と同導電型の第３の不純物をイオン注入して、前記第１の不純物層よりも不純物濃度が高い第１の高濃度不純物層を前記半導体基板のうち前記第１の外側サイドウォールの側方に位置する領域に形成する工程（ｇ）と、
前記第２のゲート電極、前記第２の内側サイドウォール、および前記第２の外側サイドウォールをマスクとして前記半導体基板の前記第２の領域に選択的に前記第２の不純物と同導電型の第４の不純物をイオン注入して、前記第２の不純物層よりも不純物濃度が高い第２の高濃度不純物層を前記半導体基板のうち前記第２の外側サイドウォールの側方に位置する領域に形成する工程（ｈ）とをさらに備えていることを特徴とする請求項１０〜１２のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記第１の不純物および前記第３の不純物はｎ型不純物であり、
前記第２の不純物および前記第４の不純物はｐ型不純物であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）の前に、前記第１のゲート電極の側面上に第１の内側サイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｉ）と、
前記工程（ａ）の前に、前記第１の不純物と同導電型の第５の不純物を含み、不純物濃度が前記第１の不純物層よりも低い第３の不純物層を、前記半導体基板のうち前記第１のゲート電極の両側方であって前記第１の内側サイドウォールの下に位置する領域に形成する工程（ｊ）と、
前記工程（ａ）の前に、前記第２の不純物と同導電型の第６の不純物を含み、不純物濃度が前記第２の不純物層よりも低い第４の不純物層を、前記半導体基板のうち前記第２のゲート電極の両側方であって前記第２の内側サイドウォールの下に位置する領域に形成する工程（ｋ）とをさらに備え、
前記工程（ｃ）では、前記第１のゲート電極の側面との間に前記第１の内側サイドウォールを挟むように前記第１のスペーサを有する第１の外側サイドウォールを形成し、且つ、前記第２のゲート電極の側面との間に前記第２の内側サイドウォールを挟むように前記第２のスペーサを有する第１の外側サイドウォールを形成することを特徴とする請求項１０〜１２のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
前記第１の不純物および前記第５の不純物はｎ型不純物であり、
前記第２の不純物および前記第６の不純物はｐ型不純物であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット量調整用の内側サイドウォールとソース／ドレイン領域形成用の外側サイドウォールとをそれぞれ有するｐ型およびｎ型の電界効果型トランジスタを備えた半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（ＭＩＳＦＥＴ）の搭載も可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度を有するリソグラフィー、エッチング等、超微細加工技術の進展だけでなく、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれに適したトランジスタ構造を形成することが求められている。
【０００３】
ＭＩＳＦＥＴでは、従来より、そのゲート電極の側面にオフセット量調整用の内側サイドウォール（オフセットサイドウォール）と、ソースおよびドレイン領域を形成するための外側サイドウォールとを備えるものが用いられている。オフセットサイドウォールを形成する場合を例に、その形成方法について簡単に説明する。
【０００４】
まず、半導体基板上にゲート電極を形成した後に、シリコン酸化膜に代表される絶縁膜をウェハ全面に堆積する。次いで、ドライエッチング等の手法を用いて、ウェハ全面に対してエッチバックを行うことで、ゲート電極の側面に絶縁体からなるオフセットサイドウォールを形成する。
【０００５】
しかしながら、上記方法でオフセットサイドウォールを形成した場合、オフセットサイドウォールの幅が、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで同じになる。通常、ｎチャネル型ＭＩＳＦＥＴのソース・ドレインエクステンション注入には、熱拡散が生じにくい砒素が用いられる。一方、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインエクステンション注入には、熱拡散が生じやすいボロンが用いられている。トランジスタを形成する際は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方に不純物活性化アニールに代表される熱処理工程が同時に入るため、例えば、ｎチャネル型ＭＩＳＦＥＴに合わせてオフセットサイドウォールを形成した場合、その幅（厚み）は薄くなる。幅の薄いオフセットサイドウォールをｐチャネル型ＭＩＳＦＥＴに用いると、ゲート電極下の広い範囲にボロンが拡散し、ゲート電極とエクステンション領域とのオーバーラップが大きくなるため、短チャネル効果による特性劣化が大きいトランジスタが形成されてしまう。一方、ｐチャネル型ＭＩＳＦＥＴに合わせて厚いオフセットサイドウォールを形成すると、ゲート電極とエクステンション領域とのオーバーラップ量が小さくなるため、ｎチャネル型ＭＩＳＦＥＴでのオン抵抗が大きくなってオン電流の劣化が生じる。
【０００６】
ゲート長が比較的長い世代においては、オーバーラップ量の値も十ｎｍ以上と比較的大きく、不純物の注入ドーズ量の調整などで、オーバーラップ量を調整することができる。しかし、ゲート長が４５ｎｍ、３２ｎｍと非常に短い世代になると、数ナノメートルオーダーでオーバーラップ量を調整することが求められるため、注入される不純物のドーズ量調整だけではオーバーラップ量を制御することが困難となる。そのため、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴそれぞれで幅の最適化が可能なデュアルオフセットサイドウォールの形成が求められている。なお、本明細書において「デュアルオフセットサイドウォール」とは、エクステンション領域またはＬＤＤ領域の拡散層のオフセット量を調節を形成するために用いるサイドウォールスペーサであって、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴのそれぞれに設けられているものを意味するものとする。
【０００７】
デュアルオフセットサイドウォールの形成手法について、図８を用いて説明を行う（特許文献１）。図８（ａ）〜（ｄ）は、従来例に係るデュアルオフセットサイドウォールの形成方法を示す図である。
【０００８】
まず、図８（ａ）に示すように、半導体基板１０００のｎチャネル型ＭＩＳＦＥＴ形成領域（図中左側）上およびｐチャネル型ＭＩＳＦＥＴ形成領域（図中右側）に第１のゲート絶縁膜１００１ａおよび第１のゲート電極１００２ａ、第２のゲート絶縁膜１００１ｂおよび第２のゲート電極１００２ｂをそれぞれ形成する。
【０００９】
続いて、図８（ｂ）に示すように、シリコン酸化膜などからなるオフセットサイドウォールを形成するための絶縁膜１００３を半導体基板１０００上の全面に厚さ１０ｎｍで堆積させる。
【００１０】
続いて、図８（ｃ）に示されるように、半導体基板１０００のｐチャネル型ＭＩＳＦＥＴ形成領域上にレジストマスク１００４を設けた状態で、半導体基板１０００の全面に砒素など比較的原子量の大きい不純物イオン１００５を注入する。この場合、ｎチャネル型ＭＩＳＦＥＴ形成領域上の絶縁膜１００３にのみ砒素が注入され、イオン注入によりダメージ１００６が絶縁膜１００３内に入る。絶縁膜１００３のうちダメージ１００６を受けた部分のエッチングレートは、イオン注入によりダメージを受けていない部分に比べて高くなっている。そのため、エッチバック１００７、ならびにその後に続く洗浄工程の際に絶縁膜１００３の膜減りが発生し、第２のオフセットサイドウォール１００３ｂよりも薄い第１のオフセットサイドウォール１００３ａが第１のゲート電極１００２ａの側面に形成される（図８（ｄ）参照）。
【００１１】
次に、図８（ｄ）に示すように、レジストマスク１００４を除去してから絶縁膜１００３のエッチバックを行い、第１のオフセットサイドウォール１００３ａと、第１のオフセットサイドウォール１００３ａよりも厚い第２のオフセットサイドウォール１００３ｂとを形成する。次いで、ｐチャネル型ＭＩＳＦＥＴ形成領域をレジスト等で覆った状態で、第１のゲート電極１００２ａおよび第１のオフセットサイドウォール１００３ａをマスクとして半導体基板１０００のｎチャネル型ＭＩＳＦＥＴ形成領域内に砒素をイオン注入して第１のエクステンション領域１０１０ａを形成する。続いて、ｎチャネル型ＭＩＳＦＥＴ形成領域をレジスト等で覆った状態で、第２のゲート電極１００２ｂおよび第２のオフセットサイドウォール１００３ｂをマスクとして半導体基板１０００のｐチャネル型ＭＩＳＦＥＴ形成領域内にボロンをイオン注入して第２のエクステンション領域１０１０ｂを形成する。
【特許文献１】特開２００４−３０３７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の方法でデュアルオフセットサイドウォールを形成した場合、オフセットサイドウォールの幅が変動し、トランジスタ特性が不安定になることがある。上記の方法で、デュアルオフセットサイドウォールを形成する際のポイントは、第１のオフセットサイドウォール１００３ａを形成したい領域の絶縁膜１００３のエッチングレートを他方の領域に比べ高めることにあるが、そのために、絶縁膜１００３に砒素などの原子量の大きい元素を注入してダメージ１００６を与えている。このダメージ１００６を受けた絶縁膜１００３のドライエッチングレート、ウェットエッチングレートを一定に保つことは非常に困難であり、第１のオフセットサイドウォール１００３ａを形成することは可能であるが、その幅をバラツキ無く一定にすることは困難である。そのため、特性バラツキの大きなトランジスタができてしまう。
【００１３】
本発明の目的は、エクステンション領域やソース／ドレイン領域などの不純物拡散層を制御性良く形成できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記従来の課題を解決するために、本願発明者は、ゲート電極の側面上に設けられるサイドウォールのうち、所望する領域のサイドウォール幅を選択的に細らせる手法を見出した。
【００１５】
具体的に、本発明の半導体装置は、第１の領域と第２の領域とが形成された半導体基板と、前記半導体基板の前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された絶縁体からなる第１のサイドウォールとを有する第１のＭＩＳＦＥＴと、前記半導体基板の前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成された絶縁体からなる第２のサイドウォールとを有する第２のＭＩＳＦＥＴとを備え、前記第１のサイドウォールの幅は前記第２のサイドウォールの幅よりも細く、前記第１のサイドウォールは第１のスペーサを有し、前記第２のサイドウォールは前記第１のスペーサよりも高濃度の水素を含む第２のスペーサを有している。
【００１６】
この構成により、第１のスペーサと、第１のスペーサより幅が細い第２のスペーサとを設けた状態で第１の領域および第２の領域にそれぞれ選択的に不純物拡散層を形成することができるので、不純物拡散層の不純物プロファイルや形成位置などを第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴでそれぞれ最適化することができる。例えば、第１のＭＩＳＦＥＴがｎチャネル型で第２のＭＩＳＦＥＴがｐチャネル型である場合には、上述の構成を採ることで、ｎ型不純物とｐ型不純物とで拡散しやすさの違いがあっても、第２のＭＩＳＦＥＴで短チャネル効果の発生を抑制しつつ、第１のＭＩＳＦＥＴの電気的特性の低下を防ぐことが可能となる。
【００１７】
また、本発明の半導体装置の製造方法は、第１の領域および第２の領域とが形成された半導体基板と、前記半導体基板の前記第１の領域上に第１のゲート絶縁膜を挟んで形成された第１のゲート電極を有する第１のＭＩＳＦＥＴと、前記半導体基板の前記第２の領域上に第２のゲート絶縁膜を挟んで形成された第２のゲート電極を有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、前記第１のゲート電極および前記第２のゲート電極が形成された前記半導体基板上に水素を含有する絶縁膜を形成する工程（ａ）と、前記第１の領域に選択的に紫外線を照射して、前記絶縁膜のうち前記第１の領域に形成された部分から水素を脱離させ、収縮させる工程（ｂ）と、前記工程（ｂ）の後、前記絶縁膜をエッチバックして前記第１のゲート電極の側面上には第１のスペーサを形成し、前記第２のゲート電極の側面上には前記第１のスペーサよりも幅の太い第２のスペーサを形成する工程（ｃ）と、前記第１のスペーサおよび前記第１のゲート電極をマスクとして前記半導体基板の前記第１の領域に選択的に第１の不純物をイオン注入し、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に第１の不純物層を形成する工程（ｄ）と、前記第２のスペーサおよび前記第２のゲート電極をマスクとして前記半導体基板の前記第２の領域に選択的に第２の不純物をイオン注入し、前記半導体基板のうち前記第２のゲート電極の両側方に位置する領域に第２の不純物層を形成する工程（ｅ）とを備えている。
【００１８】
この方法によれば、工程（ｂ）で絶縁膜を収縮させるのに紫外線を用いているので、第１の領域でのみ選択的に絶縁膜を収縮させることが容易になる。絶縁膜の収縮量は照射する紫外線の波長、パワーおよび照射時間などを調節することで精密に制御することができるため、任意の幅を有するサイドウォールを制御性良く形成することができる。また、工程（ｄ）、（ｅ）で幅が互いに異なる第１のスペーサ、第２のスペーサを形成するので、第１のゲート電極と第１のスペーサをマスクとして用いたイオン注入と、第２のゲート電極と第２のスペーサをマスクとして用いたイオン注入とによって第１の不純物層、第２の不純物層をそれぞれ形成する際に、各不純物層の不純物プロファイルおよび形成位置を最適化することができる。特に、第１のＭＩＳＦＥＴがｎチャネル型、第２のＭＩＳＦＥＴがｐチャネル型である場合には、ｐ型不純物がｎ型不純物よりも拡散しやすいことを考慮してゲートオーバーラップ量などを制御できる。
【００１９】
絶縁膜の材料としてプラズマＣＶＤ法により形成されたシリコン窒化膜を用いた場合、水素を脱離させることで調節できる幅の範囲が大きいので、好ましい。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法によれば、同一基板上の相異なる領域に設けられた第１のＭＩＳＦＥＴ、第２のＭＩＳＦＥＴのそれぞれに対して、不純物拡散層の不純物プロファイルを制御性良く最適化することが可能となる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図において、左側はｎチャネル型ＭＩＳＦＥＴが設けられたｎチャネル型ＭＩＳＦＥＴ形成領域（以下、「ＮＭＩＳ形成領域」と表記する）を、右側はｐチャネル型ＭＩＳＦＥＴが設けられたｐチャネル型ＭＩＳＦＥＴ形成領域（以下、「ＰＭＩＳ形成領域」と表記する）を示している。
【００２２】
図１に示すように、本実施形態の半導体装置は、半導体基板１００のＮＭＩＳ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと、半導体基板１００のＰＭＩＳ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを備えている。なお、ＮＭＩＳ形成領域の半導体基板１００にはｐ型ウェルなどのｐ型領域（図示せず）が形成されており、ＰＭＩＳ形成領域の半導体基板１００にはｎ型ウェルなどのｎ型領域（図示せず）が形成されている。
【００２３】
ｎチャネル型ＭＩＳＦＥＴは、半導体基板１００のＮＭＩＳ形成領域上に形成された第１のゲート絶縁膜１０１ａと、第１のゲート絶縁膜１０１ａの上に形成され、ポリシリコン等の導電体からなる第１のゲート電極１０２ａと、第１のゲート電極１０２ａの側面上に形成され、シリコン窒化物からなる第１の内側サイドウォール（第１のスペーサ）１０３ａと、第１の内側サイドウォール１０３ａの側面上に形成されたシリコン酸化物等からなる第１の外側サイドウォール１２０ａと、半導体基板１００のうち第１のゲート電極１０２ａの両側方であって第１の内側サイドウォール１０３ａおよび第１の外側サイドウォール１２０ａの下に位置する領域に形成され、ｎ型不純物を含む第１のエクステンション領域１３２ａと、半導体基板１００のうち第１の外側サイドウォール１２０ａの側方に位置する領域に第１のエクステンション領域１３２ａに接して形成され、第１のエクステンション領域１３２ａよりも高濃度のｎ型不純物を含む第１のソース／ドレイン領域１３０ａとを有している。第１の内側サイドウォール１０３ａの幅は８ｎｍである。第１のエクステンション領域１３２ａおよび第１のソース／ドレイン領域１３０ａに含まれるｎ型不純物は、例えば砒素または燐である。また、第１の外側サイドウォール１２０ａは例えばシリコン酸化物からなっている。
【００２４】
ｐチャネル型ＭＩＳＦＥＴは、半導体基板１００のＰＭＩＳ形成領域上に形成された第２のゲート絶縁膜１０１ｂと、第２のゲート絶縁膜１０１ｂの上に形成され、ポリシリコン等からなる第２のゲート電極１０２ｂと、第２のゲート電極１０２ｂの側面上に形成されたシリコン窒化物からなる第２の内側サイドウォール（第２のスペーサ）１０３ｂと、第２の内側サイドウォール１０３ｂの側面上に形成されたシリコン酸化物等からなる第２の外側サイドウォール１２０ｂと、半導体基板１００のうち第２のゲート電極１０２ｂの両側方であって第２の内側サイドウォール１０３ｂおよび第２の外側サイドウォールの下に位置する領域に形成され、ｐ型不純物を含む第２のエクステンション領域１３２ｂと、半導体基板１００のうち第２の外側サイドウォール１２０ｂの側方に位置する領域に第２のエクステンション領域１３２ｂに接して形成され、第２のエクステンション領域１３２ｂよりも高濃度のｐ型不純物を含む第２のソース／ドレイン領域１３０ｂとを有している。第２の内側サイドウォール１０３ｂの幅は約１０ｎｍ程度であり、少なくとも第１の内側サイドウォール１０３ａの幅よりも太くなっている。第２のソース／ドレイン領域１３０ｂおよび第２のエクステンション領域１３２ｂに含まれるｐ型不純物は、例えばボロンである。また、第１の内側サイドウォール１０３ａと第２の内側サイドウォール１０３ｂのシリコンと窒素の組成比は同一であるが、膜密度は第１の内側サイドウォール１０３ａの方が大きい。これは、第２の内側サイドウォール１０３ｂが、第１の内側サイドウォール１０３ａよりも多くの水素を含んでいるためである。なお、第１の外側サイドウォール１２０ａと第２の外側サイドウォール１２０ｂとは同じ膜厚を有している。第１のゲート絶縁膜１０１ａ、第２のゲート絶縁膜１０１ｂは例えばＳｉＯＮで構成されている。
【００２５】
また、図２は、本発明の第１の実施形態に係る半導体装置において、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとがゲート幅方向に連続して形成された場合を示す平面図である。同図において、ｎチャネル型ＭＩＳＦＥＴは上側に、ｐチャネル型ＭＩＳＦＥＴは下側に示している。また、図中の符号は図１と同じである。
【００２６】
図２に示すように、第１の内側サイドウォール１０３ａと第２の内側サイドウォール１０３ｂとは連続的に形成されており、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの境界部１１０において、第１の内側サイドウォール１０３ａと第２の内側サイドウォール１０３ｂの膜厚が変化している。
【００２７】
上述の構成のうち、本実施形態の半導体装置の特徴は、ｎチャネル型ＭＩＳＦＥＴの第１の内側サイドウォール１０３ａの膜密度が第２の内側サイドウォール１０３ｂの膜密度よりも大きいことと、第１の内側サイドウォール１０３ａの幅が第２の内側サイドウォール１０３ｂの幅よりも細くなっている（言い換えれば、第２の内側サイドウォール１０３ｂの幅は第１の内側サイドウォール１０３ａの幅よりも太くなっている）ことである。これは、後述するように、第１の内側サイドウォール１０３ａと第２の内側サイドウォール１０３ｂとは同時に堆積された絶縁膜で構成されたものであるが、第１の内側サイドウォール１０３ａは、該絶縁膜のうち紫外線照射等により収縮した部分で構成されていることによる。
【００２８】
また、本実施形態の半導体装置では、第１の内側サイドウォール１０３ａを構成する絶縁膜に紫外線照射する際に絶縁膜中の水素原子が解離するため、ｎチャネル型ＭＩＳＦＥＴの第１の内側サイドウォール１０３ａ中の水素濃度が第２の内側サイドウォール１０３ｂ中の水素濃度よりも低くなっている。言い換えれば、第２の内側サイドウォール１０３ｂ中の水素濃度は第１の内側サイドウォール１０３ａ中の水素濃度よりも高くなっている。
【００２９】
本実施形態の構成によれば、第１の内側サイドウォール１０３ａの幅を第２の内側サイドウォール１０３ｂの幅よりも細くすることができるため、第１のエクステンション領域１３２ａに含まれる砒素の活性化アニール時における熱拡散がｐ型不純物として用いられるボロンより小さいのを見越してｎチャネル型ＭＩＳＦＥＴを作製することができる。これにより、第１のゲート電極１０２ａと第１のエクステンション領域１３２ａとのオーバーラップ量を、第２のゲート電極１０２ｂと第２のエクステンション領域１３２ｂとのオーバーラップ量と同様に最適な値にすることができる。そのため、ｐチャネル型ＭＩＳＦＥＴの短チャネル特性劣化を抑制しながらも、ｎチャネル型ＭＩＳＦＥＴでのゲートオーバーラップ量が小さくなりすぎるのを防ぎ、オン電流の劣化を防ぐことができる。
【００３０】
なお、本実施形態の半導体装置では、ＭＩＳＦＥＴのゲート絶縁膜の材料としてＳｉＯＮを用いたが、酸化珪素やその他の絶縁体材料を用いてもよい。
【００３１】
また、第１の外側サイドウォール１２０ａ、第２の外側サイドウォール１２０ｂは一層の絶縁膜で構成されているが、複数層の絶縁膜で構成されていてもよい。例えば、第１の内側サイドウォール１０３ａおよび第２の内側サイドウォール１０３ｂの側面上に、ゲート長方向の断面がＬ字状のシリコン酸化膜と、該シリコン酸化膜上に形成されたシリコン窒化膜とで構成された外側サイドウォールがそれぞれ形成されていてもよい。
【００３２】
また、本実施形態の半導体装置では、シリコン窒化物を内側サイドウォールの構成材料として用いたが、堆積した後に紫外線照射等により部位選択的に収縮させることができる絶縁体であれば、これに限らない。ただし、形成後の収縮率が大きいことから、シリコン窒化物を用いることが最も好ましい。
【００３３】
また、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂは、上部あるいは全体がＮｉなどによりシリサイド化されていてもよい。また、第１のソース／ドレイン領域１３０ａ及び第２のソース／ドレイン領域１３０ｂは、上部がＮｉなどによりシリサイド化されていてもよい。
【００３４】
−半導体装置の製造方法−
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００３５】
まず、図３（ａ）に示すように、シリコンなどからなる半導体基板１００のＮＭＩＳ形成領域（図中左側）上にＳｉＯＮなどからなる第１のゲート絶縁膜１０１ａとポリシリコンなどの導電体からなる第１のゲート電極１０２ａとを公知の方法により順次形成する。これと同時に、半導体基板１００のＰＭＩＳ形成領域（図中右側）上にＳｉＯＮなどからなる第２のゲート絶縁膜１０１ｂとポリシリコンなどの導電体からなる第２のゲート電極１０２ｂとを順次形成する。ここで、第１のゲート絶縁膜１０１ａおよび第２のゲート絶縁膜１０１ｂの厚さは共に２ｎｍとし、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂの厚さは共に１２０ｎｍとする。第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂのゲート長は例えば５０ｎｍとする。
【００３６】
続いて、図３（ｂ）に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さが１０ｎｍの水素含有シリコン窒化膜１０３を基板（作製中の半導体装置）の上面全体に形成する。ここで、プラズマＣＶＤは、アンモニア（ＮＨ３）ガスおよびシラン（ＳｉＨ４）ガスを原料ガスとして用い、堆積温度を３００〜４００℃として行う。プラズマＣＶＤ法を用いた場合、形成されたシリコン窒化膜中には原料ガスに由来する水素が比較的高濃度で含まれる。
【００３７】
次に、図３（ｃ）に示すように、半導体基板１００のＰＭＩＳ形成領域（図中右側）上にノボラック樹脂等の紫外線を遮る材料で構成されたレジストマスク１０４を形成した後、ウェハ全面に対し紫外線照射１０５を行う。本実施形態における紫外線照射１０５では、波長２００ｎｍの紫外線を用い、１５分間照射を行う。また、紫外線照射のパワーを１００ｍＷ／ｃｍ２とする。これにより、レジストマスク１０４が開口しているＮＭＩＳ形成領域（図中左側）の水素含有シリコン窒化膜１０３から水素が脱離し、膜厚が８ｎｍのシリコン窒化膜１０３Ａに変化する。一方、ＰＭＩＳ形成領域の水素含有シリコン窒化膜１０３は、レジストマスク１０４により紫外線が遮断されるため、膜厚変動は生じない。
【００３８】
次に、図３（ｄ）に示すように、レジストマスク１０４を除去した後、ドライエッチング法を用いてシリコン窒化膜１０３Ａ及び水素含有シリコン窒化膜１０３のエッチバック１０７を行うことにより、第１のゲート電極１０２ａの側面上にシリコン窒化膜１０３Ａからなる第１の内側サイドウォール１０３ａが、第２のゲート電極１０２ｂの側面上に水素含有シリコン窒化膜１０３からなる第２の内側サイドウォール１０３ｂがそれぞれ形成される。第１の内側サイドウォール１０３ａの膜厚は８ｎｍであり、第２の内側サイドウォール１０３ｂの膜厚は１０ｎｍとなる。第１の内側サイドウォール１０３ａに含まれる水素の濃度は第２の内側サイドウォール１０３ｂに含まれる水素の濃度よりも低くなっており、第１の内側サイドウォール１０３ａの膜密度は第２の内側サイドウォール１０３ｂの膜密度よりも大きくなっている。第１の内側サイドウォール１０３ａと第２の内側サイドウォール１０３ｂ内のシリコンと窒素の組成比は紫外線照射に影響を受けないので同一になっている。なお、条件にもよるが、紫外線照射されていない水素含有シリコン窒化膜１０３ｔ０紫外線照射されたシリコン窒化膜１０３Ａとではエッチングレートは大きく変化しない。
【００３９】
その後、図４（ａ）に示すように、ＰＭＩＳ形成領域を覆うレジスト（図示せず）を形成した状態で第１のゲート電極１０２ａおよび第１の内側サイドウォール１０３ａをマスクとして、半導体基板１００のＮＭＩＳ形成領域に選択的に砒素をイオン注入して第１のエクステンション領域１３２ａを形成する。この際の注入エネルギーは例えば２ｋｅＶとし、ドーズ量は１×１０１５ａｔｏｍｓ／ｃｍ２とする。次いで、ＰＭＩＳ形成領域を覆うレジストを除去した後、ＮＭＩＳ形成領域を覆うレジスト（図示せず）を形成した状態で第２のゲート電極１０２ｂおよび第２の内側サイドウォール１０３ｂをマスクとして半導体基板１００のＰＭＩＳ形成領域に選択的にボロンをイオン注入して第２のエクステンション領域１３２ｂを形成する。この際の注入エネルギーは例えば０．４ｋｅＶとし、ドーズ量は５×１０１４ａｔｏｍｓ／ｃｍ２とする。続いて、ＮＭＩＳ形成領域を覆うレジストを除去した後、厚さが４０ｎｍのＴＥＯＳ（Tetraethyl Orthosilicate）膜に代表されるシリコン酸化膜１２０を基板（作製中の半導体装置）の上面全体に熱ＣＶＤ法により形成する。
【００４０】
次に、図４（ｂ）に示すように、ドライエッチング法を用いて、シリコン酸化膜１２０のエッチバック１２１を行うことにより、両ゲート電極の側面上にシリコン酸化膜１２０からなる外側サイドウォールを形成する。すなわち、ＮＭＩＳ形成領域（図中左側）内の第１のゲート電極１０２ａの側面上には、第一の内側サイドウォール１０３ａを介して幅（膜厚）が４０ｎｍの第１の外側サイドウォール１２０ａが形成される。また、ＰＭＩＳ形成領域（図中右側）内の第２のゲート電極１０２ｂの側面上には、第２の内側サイドウォール１０３ｂを介して幅が４０ｎｍの第２の外側サイドウォール１２０ｂが形成される。
【００４１】
その後、図４（ｃ）に示すように、ＰＭＩＳ形成領域を覆うレジスト（図示せず）を形成した状態で第１のゲート電極１０２ａ、第１の内側サイドウォール１０３ａ、および第１の外側サイドウォール１２０ａをマスクとして半導体基板１００のＮＭＩＳ形成領域に選択的に砒素をイオン注入して第１のソース／ドレイン領域１３０ａを形成する。この際には、注入エネルギーを例えば２０ｋｅＶ、ドーズ量を５×１０１５ａｔｏｍｓ／ｃｍ２とする。次いで、ＰＭＩＳ形成領域を覆うレジストを除去した後、ＮＭＩＳ形成領域を覆うレジスト（図示せず）を形成した状態で第２のゲート電極１０２ｂ、第２の内側サイドウォール１０３ｂ、および第２の外側サイドウォール１２０ｂをマスクとして半導体基板１００のＰＭＩＳ形成領域に選択的にボロンをイオン注入して第２のソース／ドレイン領域１３０ｂを形成する。この際には、注入エネルギーを例えば２ｋｅＶ、ドーズ量を５×１０１５ａｔｏｍｓ／ｃｍ２とする。続いて、ＮＭＩＳ形成領域を覆うレジストを除去した後、活性化アニール（１０５０℃、０秒、窒素ガス雰囲気中）を行うことにより、各エクステンション領域、および各ソース／ドレイン領域の不純物を活性化する。なお、活性化アニールによって第２の内側サイドウォール１０３ｂから脱離する水素の量は紫外線照射によって脱離する水素の量に比べて非常に少ないので、結果として第２の内側サイドウォール１０３ｂには第１の内側サイドウォール１０３ａよりも高濃度の水素が含まれ、且つ第１の内側サイドウォール１０３ａの幅は第２の内側サイドウォール１０３ｂの幅よりも細いままとなっている。
【００４２】
このように、本実施形態の方法では、オフセットサイドウォール用の水素含有シリコン窒化膜１０３を堆積させた後にレジストマスクを用いて領域を選択し、紫外線照射することで、第２の内側サイドウォール１０３ｂよりも幅の狭い第１の内側サイドウォール１０３ａを形成することができる。このため、第１のエクステンション領域１３２ａを形成する不純物として活性化アニール時の不純物拡散が小さい砒素を用いても、第１のエクステンション領域１３２ａが第１のゲート電極１０２ａと重なる領域（ｎチャネル型ＭＩＳＦＥＴのオーバーラップ量）を第２のエクステンション領域１３２ｂが第２のゲート電極１０２ｂと重なる領域（ｐチャネル型ＭＩＳＦＥＴのオーバーラップ量）とほぼ同等（２ｎｍ）にすることが可能となる。
【００４３】
また、本実施形態の方法では、図３（ｃ）に示す工程で、水素含有シリコン窒化膜１０３から水素を選択的に脱離させる方法として紫外線照射を行っているので、水素含有シリコン窒化膜１０３のうちＰＭＩＳ形成領域に設けられた部分に含まれる水素を脱離させずにＮＭＩＳ形成領域に設けられた部分に含まれる水素のみを効率良く脱離させることができる。
【００４４】
また、本実施形態の方法によれば、紫外線照射条件（波長、パワー、照射時間など）を調整することにより、第１の内側サイドウォール１０３ａの幅を所定の範囲内で精密に制御することができるので、各導電型のＭＩＳＦＥＴの不純物プロファイルを最適化し、特性の安定したＭＩＳＦＥＴを備えた半導体装置を製造することができる。なお、上述の紫外線照射条件は一例を示すものであり、例えば、紫外線照射のパワーを向上させる、あるいは照射時間を長くすることにより、第１の内側サイドウォール１０３ａの幅をより細らせることができる。
【００４５】
また、レジストマスク１０４の材料としてノボラック樹脂を例示したが、紫外線を遮断する機能を有する膜であれば、これに限定しない。
【００４６】
また、図４（ｃ）に示す工程の後に、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂの上部または全体をＮｉやＰｔを用いてシリサイド化してもよいし、ポリシリコンを除去してから第１の内側サイドウォール１０３ａおよび第２の内側サイドウォール１０３ｂが形成する溝を金属で埋めていわゆるメタルゲート電極を形成してもよい。また、第１のソース／ドレイン領域１３０ａ及び第２のソース／ドレイン領域１３０ｂの上部をＮｉなどを用いてシリサイド化してもよい。
【００４７】
また、オフセットサイドウォール（内側サイドウォール）を薄膜化させる領域は必ずしもＮＭＩＳ形成領域でなくてもよく、同一基板上にゲート電極とエクステンション領域とのオーバーラップ量が異なるＭＩＳＦＥＴを形成した場合に本実施形態の方法を適用することができる。
【００４８】
なお、図３（ｂ）に示す工程で、プラズマＣＶＤ法を用いてシリコン窒化膜以外の絶縁膜（例えばシリコン酸化膜）を形成した場合にも水素を含有する絶縁膜が形成できるが、水素の脱離により膜厚を大きく変化させることができる点でシリコン窒化膜を用いることが最も好ましい。
【００４９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置を示す断面図である。同図では、図１に示す第１の実施形態に係る半導体装置と同一の部材には同一の符号を付している。また、図５において、左側はｎチャネル型ＭＩＳＦＥＴを、右側はｐチャネル型ＭＩＳＦＥＴを示している。
【００５０】
本実施形態の半導体装置では、ｎチャネル型ＭＩＳＦＥＴの外側サイドウォール幅をｐチャネル型ＭＩＳＦＥＴの外側サイドウォールに対して薄膜化し、ソース／ドレイン領域の不純物の濃度プロファイルを適正化することでＭＩＳＦＥＴの特性向上を図っている。
【００５１】
図５に示すように、本実施形態の半導体装置は、半導体基板１００のＮＭＩＳ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと、半導体基板１００のＰＭＩＳ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを備えている。なお、ＮＭＩＳ形成領域の半導体基板１００にはｐ型ウェルなどのｐ型領域（図示せず）が形成されており、ＰＭＩＳ形成領域の半導体基板１００にはｎ型ウェルなどのｎ型領域（図示せず）が形成されている。
【００５２】
ｎチャネル型ＭＩＳＦＥＴは、半導体基板１００のＮＭＩＳ形成領域上に形成された第１のゲート絶縁膜１０１ａと、第１のゲート絶縁膜１０１ａの上に形成され、ポリシリコン等の導電体からなる第１のゲート電極１０２ａと、第１のゲート電極１０２ａの側面上に形成され、シリコン酸化膜からなる第１の内側サイドウォール４０３ａと、第１の内側サイドウォール４０３ａの側面上に形成されたシリコン窒化物からなる第１の外側サイドウォール４２０ａと、半導体基板１００のうち第１のゲート電極１０２ａの両側方であって第１の内側サイドウォール４０３ａおよび第１の外側サイドウォール４２０ａの下に位置する領域に形成され、ｎ型不純物を含む第１のエクステンション領域４３２ａと、半導体基板１００のうち第１の外側サイドウォール４２０ａの側方に位置する領域に第１のエクステンション領域４３２ａに接して形成され、第１のエクステンション領域４３２ａよりも高濃度のｎ型不純物を含む第１のソース／ドレイン領域４３０ａとを有している。第１のエクステンション領域４３２ａおよび第１のソース／ドレイン領域４３０ａに含まれるｎ型不純物は、例えば砒素または燐である。第１の内側サイドウォール４０３ａの幅は９ｎｍであり、第１の外側サイドウォール４２０ａの幅は３６ｎｍである。
【００５３】
ｐチャネル型ＭＩＳＦＥＴは、半導体基板１００のＰＭＩＳ形成領域上に形成された第２のゲート絶縁膜１０１ｂと、第２のゲート絶縁膜１０１ｂの上に形成され、ポリシリコン等からなる第２のゲート電極１０２ｂと、第２のゲート電極１０２ｂの側面上に形成されたシリコン酸化膜からなる第２の内側サイドウォール４０３ｂと、第２の内側サイドウォール４０３ｂの側面上に形成されたシリコン窒化物からなる第２の外側サイドウォール４２０ｂと、半導体基板１００のうち第２のゲート電極１０２ｂの両側方であって第２の内側サイドウォール４０３ｂおよび第２の外側サイドウォール４２０ｂの下に位置する領域に形成され、ｐ型不純物を含む第２のエクステンション領域４３２ｂと、半導体基板１００のうち第２の外側サイドウォール４２０ｂの側方に位置する領域に第２のエクステンション領域４３２ｂに接して形成され、第２のエクステンション領域４３２ｂよりも高濃度のｐ型不純物を含む第２のソース／ドレイン領域４３０ｂとを有している。第２の内側サイドウォール４０３ｂの幅は例えば９ｎｍであり、第１の内側サイドウォール４０３ａの幅と同じである。第２の外側サイドウォール４２０ｂの幅は例えば４０ｎｍであり、少なくとも第１の外側サイドウォール４２０ａの幅よりも太くなっている。また、第２のソース／ドレイン領域４３０ｂおよび第２のエクステンション領域４３２ｂに含まれるｐ型不純物は、例えばボロンである。また、第１の外側サイドウォール４２０ａと第２の外側サイドウォール４２０ｂのシリコンと窒素の組成比は同一であるが、膜密度は第１の外側サイドウォール４２０ａの方が第２の外側サイドウォール４２０ｂよりも大きい。これは、第２の外側サイドウォール４２０ｂが、第１の外側サイドウォール４２０ａよりも多くの水素を含んでいるためである。また、第１のゲート絶縁膜１０１ａおよび第２のゲート絶縁膜１０１ｂは例えばＳｉＯＮで構成される。
【００５４】
本実施形態の半導体装置の特徴は、ｎチャネル型ＭＩＳＦＥＴの第１の外側サイドウォール４２０ａの膜密度が第２の外側サイドウォール４２０ｂの膜密度よりも大きいことと、第１の外側サイドウォール４２０ａの幅が第２の外側サイドウォール４２０ｂの幅よりも細くなっている（言い換えれば、第２の外側サイドウォール４２０ｂの幅は第１の外側サイドウォール４２０ａの幅よりも太くなっている）ことである。これは、後述するように、第１の外側サイドウォール４２０ａと第２の外側サイドウォール４２０ｂとは同時に堆積された絶縁膜で構成されたものであるが、第１の外側サイドウォール４２０ａは、該絶縁膜のうち紫外線照射等により収縮した部分で構成されていることによる。
【００５５】
また、本実施形態の半導体装置では、第１の外側サイドウォール４２０ａを構成する絶縁膜に紫外線照射する際に絶縁膜中の水素原子が解離するため、ｎチャネル型ＭＩＳＦＥＴの第１の外側サイドウォール４２０ａ中の水素濃度が第２の外側サイドウォール４２０ｂ中の水素濃度よりも低くなっている。言い換えれば、第２の外側サイドウォール４２０ｂ中の水素濃度は第１の外側サイドウォール４２０ａ中の水素濃度よりも高くなっている。
【００５６】
本実施形態の構成によれば、第１の外側サイドウォール４２０ａの幅を第２の外側サイドウォール４２０ｂの幅よりも細くすることができるため、第１のソース／ドレイン領域４３０ａに含まれる砒素の活性化アニール時における熱拡散がｐ型不純物として用いられるボロンより小さいのを見越してｎチャネル型ＭＩＳＦＥＴを作製することができる。これにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのソース／ドレイン領域の位置および不純物の濃度プロファイルを各々最適化することができるので、ｐチャネル型ＭＩＳＦＥＴに不具合を生じさせることなくｎチャネル型ＭＩＳＦＥＴの拡散層抵抗、特にサイドウォール下のエクステンション抵抗を低減することが可能となる。そのため、ｎチャネル型ＭＩＳＦＥＴのオン電流の劣化を防ぐことができる。このように、砒素など、不純物熱拡散の小さいｎ型不純物をソース／ドレイン領域に用いる場合においても、拡散層抵抗の高い領域、特にサイドウォール下のエクステンション領域が過剰に形成されることを防止することができるため、オン電流の劣化を抑えることが可能となる。
【００５７】
なお、本実施形態の半導体装置では、ＭＩＳＦＥＴのゲート絶縁膜の材料としてＳｉＯＮを用いたが、酸化珪素やその他の絶縁体材料を用いてもよい。
【００５８】
また、本実施形態の半導体装置では、シリコン窒化物を外側サイドウォールの構成材料として用いたが、堆積した後に紫外線照射等により部位選択的に収縮させることができる絶縁体であれば、これに限らない。ただし、形成後の収縮率が大きいことから、シリコン窒化物を用いることが最も好ましい。
【００５９】
また、本実施形態記載の半導体装置では、第１の内側サイドウォール４０３ａと第２の内側サイドウォール４０３ｂの幅を同一としたが、これに限らず、第１の実施形態で示したように両者の幅を変化させてもよい。
【００６０】
また、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂは、上部あるいは全体がＮｉなどによりシリサイド化されていてもよい。また、第１のソース／ドレイン領域４３０ａ及び第２のソース／ドレイン領域４３０ｂは、上部がＮｉなどによりシリサイド化されていてもよい。
【００６１】
−半導体装置の製造方法−
図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００６２】
まず、図６（ａ）に示すように、シリコンなどからなる半導体基板１００のＮＭＩＳ形成領域（図中左側）上にＳｉＯＮなどからなる第１のゲート絶縁膜１０１ａとポリシリコンなどの導電体からなる第１のゲート電極１０２ａを公知の方法により順次形成する。これと同時に、半導体基板１００のＰＭＩＳ形成領域（図中右側）上にＳｉＯＮなどからなる第２のゲート絶縁膜１０１ｂとポリシリコンなどの導電体からなる第２のゲート電極１０２ｂを順次形成する。ここで、第１のゲート絶縁膜１０１ａおよび第２のゲート絶縁膜１０１ｂの厚さは共に２ｎｍとし、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂの厚さは共に１２０ｎｍとする。第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂのゲート長は５０ｎｍとする。
【００６３】
続いて、図６（ｂ）に示すように、厚さが９ｎｍ程度のＴＥＯＳ膜に代表されるシリコン酸化膜４０３を基板（作製中の半導体装置）の上面全体に熱ＣＶＤ法により形成する。
【００６４】
続いて、図６（ｃ）に示すように、ドライエッチング法を用いて、シリコン酸化膜４０３のエッチバック４０４を行うことにより、両ゲート電極の側面上にシリコン酸化膜４０３からなるオフセットサイドウォールが形成される。すなわち、ＮＭＩＳ形成領域（図中左側）の第１のゲート電極１０２ａの側面上には膜厚９ｎｍの第１の内側サイドウォール４０３ａが形成される。また、ＰＭＩＳ形成領域（図中右側）の第２のゲート電極１０２ｂの側面上には膜厚９ｎｍの第２の内側サイドウォール４０３ｂが形成される。
【００６５】
次に、図６（ｄ）に示すように、半導体基板１００のＰＭＩＳ形成領域をレジスト（図示せず）で覆った状態で第１のゲート電極１０２ａおよび第１の内側サイドウォール４０３ａをマスクとして、ＮＭＩＳ形成領域に選択的に砒素をイオン注入して第１のエクステンション領域４３２ａを形成する。この際には、注入エネルギーを例えば２ｋｅＶとし、ドーズ量を１．２×１０１５ａｔｏｍｓ／ｃｍ２とする。次いで、ＰＭＩＳ形成領域を覆うレジストを除去した後、半導体基板１００のＮＭＩＳ形成領域をレジスト（図示せず）で覆った状態で第２のゲート電極１０２ｂおよび第２の外側サイドウォール４０３ｂをマスクとしてＰＭＩＳ形成領域に選択的にボロンをイオン注入して第２のエクステンション領域４３２ｂを形成する。この際には、注入エネルギーを例えば０．４ｋｅＶとし、ドーズ量を４×１０１４ａｔｏｍｓ／ｃｍ２とする。続いて、ＮＭＩＳ形成領域を覆うレジストを除去した後、プラズマＣＶＤ法により、厚さが４０ｎｍの水素含有シリコン窒化膜４２０を基板（作製中の半導体装置）の上面全体に形成する。水素含有シリコン窒化膜４２０の堆積温度は３００〜４００℃程度とし、原料ガスとしてはアンモニアガスおよびシランガス等を用いる。
【００６６】
続いて、図７（ａ）に示すように、半導体基板１００のＰＭＩＳ形成領域（図中右側）上にノボラック樹脂で形成されたレジストマスク４２１を形成し、その後ウェハ全面に対し紫外線照射４２２を行う。紫外線照射においては、紫外線の波長を２００ｎｍとし、１５分間程度照射を行う。また、紫外線照射のパワーは１００ｍＷ／ｃｍ２とする。これにより、水素含有シリコン窒化膜４２０のうちレジストマスク４２１が開口しているＮＭＩＳ形成領域（図中左側）に形成された部分が収縮し、膜厚が３６ｎｍのシリコン窒化膜４２０Ａになる。一方、水素含有シリコン窒化膜４２０のうちＰＭＩＳ形成領域（図中右側）に形成された部分ではレジストマスク４２１により紫外線が遮断されるため、この部分の膜厚は４０ｎｍのまま変動しない。
【００６７】
次に、図７（ｂ）に示すように、レジストマスク４２１を除去した後、ドライエッチング法を用いて、シリコン窒化膜４２０Ａ及び水素含有シリコン窒化膜４２０のエッチバック４２４を行うことにより、両ゲート電極の側面にサイドウォールが形成される。これにより、ＮＭＩＳ形成領域（図中左側）には、シリコン窒化膜４２０Ａからなる膜厚３６ｎｍの第１の外側サイドウォール４２０ａが第１の内側サイドウォール４０３ａの側面上に形成される。一方、ＰＭＩＳ形成領域（図中右側）には水素含有シリコン窒化膜４２０からなる膜厚４０ｎｍの第２の外側サイドウォール４２０ｂが第２の内側サイドウォール４０３ｂの側面上に形成される。
【００６８】
その後、図７（ｃ）に示すように、ＰＭＩＳ形成領域をレジスト（図示せず）で覆った状態で第１のゲート電極１０２ａ、第１の内側サイドウォール４０３ａ、および第１の外側サイドウォール４２０ａをマスクとして半導体基板１００のＮＭＩＳ形成領域に砒素を選択的にイオン注入して第１のソース／ドレイン領域４３０ａを形成する。この際には、注入エネルギーを２０ｋｅＶとし、ドーズ量を４×１０１５ａｔｏｍｓ／ｃｍ２とする。次いで、ＰＭＩＳ形成領域を覆うレジストを除去してから、ＮＭＩＳ形成領域をレジスト（図示せず）で覆った状態で、第２のゲート電極１０２ｂ、第２の内側サイドウォール４０３ｂ、および第２の外側サイドウォール４２０ｂをマスクとして半導体基板１００のＰＭＩＳ形成領域にボロンを選択的にイオン注入して第２のソース／ドレイン領域４３０ｂを形成する。この際には、注入エネルギーを２ｋｅＶとし、ドーズ量を５×１０１５ａｔｏｍｓ／ｃｍ２とする。続いて、ＮＭＩＳ形成領域を覆うレジストを除去してから、窒素ガス雰囲気中で（１０５０℃、０秒の条件で活性化アニールを行うことにより、エクステンション領域、ならびにソース／ドレイン領域の不純物を活性化する。なお、活性化アニールによって第２の外側サイドウォール４２０ｂから脱離する水素の量は紫外線照射によって脱離する水素の量に比べて非常に少ないので、結果として第２の外側サイドウォール４２０ｂには第１の外側サイドウォール４２０ａよりも高濃度の水素が含まれ、且つ第１の外側サイドウォール４２０ａの幅は第２の外側サイドウォール４２０ｂの幅よりも細いままとなっている。
【００６９】
このように、本実施形態の方法では、サイドウォール形成用の水素含有シリコン窒化膜４２０を堆積させた後にレジストマスクを用いて領域を選択し、紫外線照射することで、第２の外側サイドウォール４２０ｂよりも幅の細い第１の外側サイドウォール４２０ａを形成することができる。このため、第１のソース／ドレイン領域４３０ａを形成する不純物として、活性化アニール時の不純物拡散が小さい砒素を用いても、第１のソース／ドレイン領域４３０ａと第１のゲート電極１０２ａとの距離を第２のソース／ドレイン領域４３０ｂから第２のゲート電極１０２ｂまでの距離と同等（例えば、４０ｎｍ）にすることが可能となる。これにより、ｎチャネル型ＭＩＳＦＥＴにおいて拡散層抵抗、特にエクステンション領域での抵抗増大を抑制することが可能となり、オン電流の劣化を防止することが可能となる。
【００７０】
また、本実施形態の方法によれば、紫外線照射条件（波長、パワー、照射時間など）を調整することにより、第１の外側サイドウォール４２０ａの幅を所定の範囲内で精密に制御することができるので、各導電型のＭＩＳＦＥＴの不純物プロファイルの最適化が可能となり、電気的特性の優れたＭＩＳＦＥＴを備えた半導体装置を製造することができる。
【００７１】
なお、上述の紫外線照射条件は一例を示すものであり、例えば、紫外線照射のパワーを向上させる、あるいは照射時間を長くすることにより、第１の外側サイドウォール４２０ａの幅をより細らせることができる。
【００７２】
また、レジストマスク１０４の材料としてノボラック樹脂を例示したが、紫外線を遮断する機能を有する膜であれば、これに限定しない。
【００７３】
また、図６（ｂ）、（ｃ）に示すオフセットサイドウォール形成工程に代えて、オフセットサイドウォールの幅をｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで変化させるために、図３（ｂ）〜（ｄ）に示す第１の実施形態のオフセットサイドウォールの形成方法を用いてもよい。
【００７４】
また、図７（ｃ）に示す工程の後に、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂの上部または全体をＮｉやＰｔを用いてシリサイド化してもよいし、ポリシリコンを除去してから第１の内側サイドウォール４０３ａおよび第２の内側サイドウォール４０３ｂが形成する溝を金属で埋めていわゆるメタルゲート電極を形成してもよい。また、第１のソース／ドレイン領域４３０ａ及び第２のソース／ドレイン領域４３０ｂの上部を、Ｎｉなどを用いてシリサイド化してもよい。
【００７５】
また、サイドウォールを薄膜化させる領域は必ずしもＮＭＩＳ形成領域でなくてもよく、所望の領域に紫外線を照射することでサイドウォールを選択的に薄膜化することができる。
【産業上の利用可能性】
【００７６】
以上で説明したように、本発明の半導体装置およびその製造方法は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴなど、同一基板上に２種以上のＭＩＳＦＥＴを備えた種々の半導体装置に利用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置において、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとがゲート幅方向に連続して形成された場合を示す平面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は、従来例に係るデュアルオフセットサイドウォールの形成方法を示す図である。
【符号の説明】
【００７８】
１００      半導体基板 
１０１ａ    第１のゲート絶縁膜 
１０１ｂ    第２のゲート絶縁膜 
１０２ａ    第１のゲート電極 
１０２ｂ    第２のゲート電極
１０３、４２０      水素含有シリコン窒化膜
１０３Ａ、４２０Ａ    シリコン窒化膜 
１０３ａ、４０３ａ    第１の内側サイドウォール 
１０３ｂ、４０３ｂ    第２の内側サイドウォール 
１０４      レジストマスク 
１０５、４２２    紫外線照射  
１０７、１２１      エッチバック 
１２０      シリコン酸化膜  
１２０ａ    第１の外側サイドウォール 
１２０ｂ    第２の外側サイドウォール  
１３０ａ    第１のソース／ドレイン領域 
１３０ｂ    第２のソース／ドレイン領域  
１３２ａ    第１のエクステンション領域 
１３２ｂ    第２のエクステンション領域     
４０３      シリコン酸化膜
４０４      エッチバック  
４２０ａ    第１の外側サイドウォール 
４２０ｂ    第２の外側サイドウォール 
４２１      レジストマスク    
４２４      エッチバック 
４３０ａ    第１のソース／ドレイン領域 
４３０ｂ    第２のソース／ドレイン領域  
４３２ａ    第１のエクステンション領域 
４３２ｂ    第２のエクステンション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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