(57)【特許請求の範囲】
【請求項１】
第１と第２のダイナミックＤ型フリップ・フロップ（１２、１３）、及び前記２つのフリップ・フロップの間の負帰還内に配置されている２つのロジック・ゲート（１５、１６）で形成されているアセンブリを少なくとも１つ含み、前記フリップ・フロップが、前記第２のフリップ・フロップを通して分周された出力信号（ＯＵＴ）を与えるために入力クロック信号（ＣＫ）でクロックされ、前記出力信号の周波数が、前記ロジック・ゲートの１つの入力に与えられる分周モード選択信号（ｄｉｖｂ）に応じて２に等しい第１の要素又は３に等しい第２の要素で分周される入力クロック信号周波数にマッチし、前記第２のフリップ・フロップ（１３）の１つの出力（Ｑ）が前記第１のフリップ・フロップ（１２）の１つの入力に接続されている、１ＧＨｚを超える周波数で動作するためのデュアル・モジューラス・プリスケーラ回路（１）であって、前記２つのロジック・ゲートがＮＡＮＤゲートであり、反転出力信号を１つだけ提供するように前記ダイナミック・フリップ・フロップのうちの１つが３つのアクティブ・ブランチで形成されていることを特徴とするデュアル・モジューラス・プリスケーラ回路（１）。
【請求項２】
前記第１のＮＡＮＤゲート（１５）が、アクティブ・ブランチを３つだけ有する前記第１のダイナミック・フリップ・フロップ（１２）からの前記反転出力信号（Ｑｂ）、及び前記分周モード選択信号（ｄｉｖｂ）を受けるために構成され、前記第２のＮＡＮＤゲート（１６）が、前記第２のフリップ・フロップの前記入力へ出力信号を与えるために前記第１のＮＡＮＤロジック・ゲートから前記出力信号を、及び前記第２のダイナミック・フリップ・フロップ（１３）から前記非反転出力信号（Ｑ）を受けるように構成され、前記第２のフリップ・フロップからの前記非反転出力信号が前記第１のダイナミック・フリップ・フロップの前記入力に与えられることを特徴とする請求項１に記載のプリスケーラ回路（１）。
【請求項３】
前記プリスケーラ回路の前記分周された出力信号（ＯＵＴ）が前記第２のフリップ・フロップ（１３）の反転出力部（Ｑｂ）によって与えられることを特徴とする請求項１又は２に記載のプリスケーラ回路（１）。
【請求項４】
前記プリスケーラ回路が、３つのアクティブ・ブランチで形成され反転出力を１つだけ備える第３のダイナミックＤ型フリップ・フロップを含み、前記第３のフリップ・フロップが、前記反転出力を経由して前記第１のＮＡＮＤロジック・ゲートにモード選択信号（ｄｉｖｂ）を与えるために入力に反転分周モード選択信号（ｄｉｖ）を受け、前記第３のフリップ・フロップが、前記第２のフリップ・フロップからの非反転出力信号によってクロックされることを特徴とする請求項１から３のいずれか１項に記載のプリスケーラ回路（１）。
【請求項５】
前記第１及び／又は第３のダイナミック・フリップ・フロップが、連続電圧源に接続された正の端子（ＶDD）と負の端子（ＶSS）の間で第１、第２のＰＭＯＳトランジスタ（Ｐ１、Ｐ２）及び第１のＮＭＯＳトランジスタ（Ｎ１）が直列に配置されている第１のアクティブ・ブランチであって、前記第１のＰＭＯＳとＮＭＯＳトランジスタのゲートが接続されて前記フリップ・フロップの入力端子を形成し、一方前記第２のＰＭＯＳトランジスタの１つのゲートが前記フリップ・フロップをクロックするためのクロック信号（ＣＫ）を受ける第１のアクティブ・ブランチと、第３のＰＭＯＳトランジスタ（Ｐ３）及び第２、第３のＮＭＯＳトランジスタ（Ｎ２、Ｎ３）が直列に配置されている第２のアクティブ・ブランチであって、前記第３のＰＭＯＳとＮＭＯＳトランジスタのゲートがクロック信号を受け、一方前記第２のＮＭＯＳトランジスタの１つのゲートが前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレインに接続されている第２のアクティブ・ブランチと、第４のＰＭＯＳトランジスタ（Ｐ４）及び第４、第５のＮＭＯＳトランジスタ（Ｎ４、Ｎ５）が直列に配置されている第３のアクティブ・ブランチであって、前記第４のＮＭＯＳトランジスタの１つのゲートがクロック信号を受け、一方前記第４のＰＭＯＳトランジスタの１つのゲートが前記第５のＮＭＯＳトランジスタの１つのゲートと共に前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのドレインに接続され、前記第４のＰＭＯＳと第４のＮＭＯＳトランジスタとのドレインの接続ノードが反転出力信号を供給する第３のアクティブ・ブランチを含むことを特徴とする請求項２及び４のいずれか１項に記載のプリスケーラ回路（１）。
【請求項６】
前記第２のダイナミック・フリップ・フロップが、前記第１、第３のフリップ・フロップのように３つのアクティブ・ブランチを含むと共に、非反転出力信号を供給するためのインバータ段階を１つ含むことを特徴とする請求項５に記載のプリスケーラ回路（１）。
【請求項７】
前記プリスケーラ回路が０．１８μｍＣＭＯＳ技術でＰ型にドープされたシリコン基板に一体化されていることを特徴とする請求項１から６のいずれか１項に記載のプリスケーラ回路（１）。
【請求項８】
前記プリスケーラ回路が、第１の１／２分周器又は１／３分周器アセンブリの後に、各々が少なくとも２つのダイナミックＤ型フリップ・フロップ及び前記２つのフリップ・フロップの間の負帰還内に配置された２つのＮＡＮＤゲートで形成されたその他の１／２分周器又は１／３分周器アセンブリと組み合わされている、一連の１／２分周器を含むことを特徴とする請求項１から７のいずれか１項に記載のプリスケーラ回路（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非常に高い周波数で動作する、具体的には周波数シンセサイザの位相ロック・ループ内に配置されたデュアル・モジューラス・プリスケーラ回路に関する。カウンタ／ディバイダ又はプレスケーラ回路は、少なくとも、２つのダイナミックＤ型フリップ・フロップ及びその２つのフリップ・フロップの間の負帰還内に配置されている２つのロジック・ゲートを備えるアセンブリを含む。これら２つのフリップ・フロップは、出力信号を供給するために入力クロック信号でクロックされ、その出力信号の周波数は、選択された分周モードによって２に等しい第１の要素又は３に等しい第２の要素で分周される入力クロック信号にマッチする。
【背景技術】
【０００２】
「非常に高い周波数の信号」とは１ＧＨｚを超える周波数を伴う信号であることに留意されたい。この非常に高い周波数は、例えば、周波数シンセサイザの電圧制御発信器の出力部で生成された信号で、伝送しようとするデータが変調される伝送路のキャリア周波数である。これらの信号が、したがって移動体通信ネットワークのような無線通信システムで使用される。
【０００３】
周波数シンセサイザは、従来から位相ロック・ループを含み、その位相ロック・ループ内でデュアル・モジューラス・プリスケーラ回路が、シンセサイザの出力信号の周波数を選択された分周モードに応じて第１の要素又は第２の要素により分周する。モードの選択は、例えば、シグマ・デルタ・モジュレータのようなモジュレータによって、シンセサイザの出力が所定の周波数帯内の所望の周波数で信号を生成するように実施される。
【０００４】
図１は従来式デュアル・モジューラス・プリスケーラ回路１を示している。この回路は、入力信号ＣＫの周波数を選択されたモードｄｉｖによって２に等しい第１の要素又は３に等しい第２の要素で分周することができる。
【０００５】
これを行うためにプレスケーラ又はカウンタ／ディバイダ回路は、２つ又は３つの標準Ｄ型フリップ・フロップ２、３、４を含むと共に、第１のフリップ・フロップ２と第２のフリップ・フロップ３の間に配置された負帰還内に２つのＮＯＲロジック・ゲート５、６を備えている。これらフリップ・フロップは、各々、入力信号Ｄにより非反転出力信号Ｑ及び反転出力信号Ｑｂを提供することができる。第１及び第２のフリップ・フロップ２、３は入力クロック信号ＣＫによってクロックされる。第２のフリップ・フロップ３からの出力信号ＯＵＴによってクロックされる第３のフリップ・フロップ４も設けられている。この第３のフリップ・フロップ４は、適切な再同期を確実にするためにモード変更ｄｉｖ中に使用されるだけである。プレスケーラ回路１のこの出力信号ＯＵＴの周波数は、選択されたモードｄｉｖにより第１の分周要素又は第２の分周要素で分周された入力信号ＣＫの周波数とマッチする。
【０００６】
第１のＮＯＲロジック・ゲート５は、分周モードｄｉｖが選択されたことを象徴して入力部で第１のフリップ・フロップ２から非反転出力信号Ｑを受け、第３のフリップ・フロップ４から非反転出力信号Ｑを受ける。この第１のロジック・ゲート５の出力部は、第２のＮＯＲロジック・ゲート６の１つの入力部に接続されており、その入力部もまた、第２のフリップ・フロップ３から非反転出力信号Ｑを受ける。この第２のロジック・ゲート６の出力部は第２のフリップ・フロップ３の入力部Ｄに接続されている。プレスケーラ回路１からの出力信号ＯＵＴは第２のフリップ・フロップ３の反転出力部Ｑｂに与えられる。この出力信号ＯＵＴは第１のフリップ・フロップ２の入力信号Ｄでもある。
【０００７】
選択されたモードｄｉｖが状態１にある、つまり高電圧状態である場合、プレスケーラ回路１は、入力信号ＣＫの周波数を２に等しい第１の要素によって分周する。反対に選択されたモードｄｉｖが状態０にある、つまり低電圧状態である場合、プレスケーラ回路１は入力信号ＣＫの周波数を３に等しい第２の要素によって分周する。
【０００８】
各ＮＯＲゲートロジック５、６は、電圧源の正電源端子と負電源端子の間で２つの並列ＮＭＯＳトランジスタと直列接続された２つの直列ＰＭＯＳトランジスタでできている。第１のＰＭＯＳトランジスタの１つのゲートは、第１のＮＭＯＳトランジスタの１つのゲートに接続されて第１のゲート入力部を形成している。第２のＰＭＯＳトランジスタの１つのゲートは、第２のＮＭＯＳトランジスタの１つのゲートに接続されて第２のゲート入力部を形成している。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間の接続ノードはロジック・ゲート出力部を形成している。
【０００９】
ＮＯＲロジック・ゲートを遅い２つのＰＭＯＳトランジスタと一緒に直列に使用しているので、このタイプのプレスケーラ回路は、非常に高い周波数で正常に動作するようにはならず、不利な点となっている。さらに３つの標準Ｄ型フリップ・フロップが使用されているのでこのプレスケーラ回路はかなりの電力を消費する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって前述の現況技術の欠点を克服し、ＣＭＯＳ技術で製作された比較的簡単な構造をもち、非常に高い周波数で動作するデュアル・モジューラス・プリスケーラ回路を提供することが本発明の目的である。
【課題を解決するための手段】
【００１１】
したがって本発明は独立請求項１に定義されている特徴を含む前述のデュアル・モジューラス・プリスケーラ回路に関する。
【００１２】
プレスケーラ回路の具体的な実施形態は従属請求項２から８に定義されている。
【００１３】
本発明によるプレスケーラ回路の１つの利点は、連続電圧源の２つの端子間に接続された２つの並列ＰＭＯＳトランジスタに直列接続された２つの直列ＮＭＯＳトランジスタでできている２つのＮＡＮＤロジック・ゲートを含むことである。各ＮＭＯＳトランジスタは各ＰＭＯＳトランジスタに比べてスイッチ速度が速いので、各ＮＡＮＤロジック・ゲートは、非常に高い周波数で動作することができるプレスケーラ回路を形成する。
【００１４】
２つのフリップ・フロップのうちの１つは、反転出力を通して出力信号を１つだけ提供するので有利である、つまりこのフリップ・フロップは、前記回路の電力消費を少なくするために標準Ｄ型フリップ・フロップよりアクティブ・ブランチを１つ少なくして造ることができる。そのＤ型フリップ・フロップは、非常に高い周波数で動作することができるデュアル・モジューラス・プリスケーラ回路にとって有利なダイナミック・フリップ・フロップである。
【００１５】
デュアル・モジューラス・プリスケーラ回路の目的、利点及び特徴は、少なくとも１つの非制約的な例に基づいてなされ、図面によって図示される下記説明によってより明白になろう。
【発明を実施するための最良の形態】
【００１６】
下記の説明では、デュアル・モジューラス・プリスケーラ又はカウンタ／ディバイダ回路は、特に周波数シンセサイザの位相ロック・ループで非常に高い周波数で正常に動作することができるように工夫されている。勿論１／２分周器又は１／３分周器アセンブリに加えて、好ましくはアセンブリの出力に接続されている分周器のチェーンを含むこともできる。したがって回路は、非常に高い周波数の信号の周波数を少なくとも２以上の整数である第１の要素Ｎで分周する、あるいはＮ＋Ｍである第２の要素（Ｍは少なくとも１以上の整数である）で分周することができる。
【００１７】
図２は、例えば２．４５ＧＨｚのオーダの周波数を分周するために非常に高い周波数で動作することができる、本発明によるデュアル・モジューラス・プリスケーラ回路１の簡略化された構造を示している。このプレスケーラ又はカウンタ／ディバイダ回路は、２つのダイナミックＤ型フリップ・フロップ１２、１３、及び２つのＮＡＮＤロジック・ゲート１５、１６で構成されているアセンブリを少なくとも１つ含む。これらのロジック・ゲートは２つのフリップ・フロップ１２、１３の間の負帰還内に配置されている。このアセンブリは、例えばそのアセンブリの後にいくつかの１／２分周器を含むプレスケーラ回路の入力段階を形成する。
【００１８】
フリップ・フロップ１２、１３は、プリスケーラ回路アセンブリが出力信号ＯＵＴを与えるように入力クロック信号ＣＫによってクロックされる。この出力信号は、好ましくは第２のフリップ・フロップ１３の反転出力Ｑｂに与えられる。この出力信号ＯＵＴの周波数は、選択された分周モードｄｉｖにしたがって２に等しい第１の要素又は３に等しい第２の要素により分周された入力クロック信号の周波数にマッチする。
【００１９】
プレスケーラ回路１のアセンブリは図２に示すように第３のダイナミック・フリップ・フロップ１４も含むことができる。この第３のダイナミック・フリップ・フロップは、分周モードｄｉｖが変更されたとき（その変更は高い周波数で急速に起こることもある）適切な再同期を保証する。この第３のフリップ・フロップは第２のフリップ・フロップ１３の出力信号でクロックされる。この実施形態では第２のフリップ・フロップ１３の非反転出力信号Ｑが第３のフリップ・フロップ１４をクロックする。勿論、この第３のより低い周波数のフリップ・フロップを使用することなく信号ｄｉｖｂによりモードの選択を実行することもできる。
【００２０】
第１のＮＡＮＤロジック・ゲート１５は、反転分周モードｄｉｖｂが選択されていることを象徴して、入力に第１のフリップ・フロップ１２から反転出力信号Ｑｂを受け、第３のフリップ・フロップ１４から反転出力信号Ｑｂを受ける。この第１のロジック・ゲート１５の出力は、第２のＮＡＮＤロジック・ゲート１６の入力に接続されており、これもまた、入力で第２のフリップ・フロップ１３から非反転出力信号Ｑを受ける。この第２のロジック・ゲート１６の出力は第２のフリップ・フロップ１３の入力Ｄに接続されている。第２のフリップ・フロップ１３からの非反転出力信号Ｑは、第１のフリップ・フロップ１２の出力信号Ｄも形成している。プレスケーラ回路１からの出力信号ＯＵＴは、第２のフリップ・フロップ１３の反転出力Ｑｂに与えられる。
【００２１】
図３、４を参照して下記に説明するように、第２のダイナミック・フリップ・フロップ１３の反転出力Ｑｂを通して出力信号ＯＵＴを与えることが好ましい。この場合、プレスケーラ回路１の入力ＣＫと出力ＯＵＴの間でより少ないアクティブ・ブランチを使用して非常に高い周波数の分周を実行している。第１の単相ダイナミック・フリップ・フロップ１２も反転出力信号Ｑｂだけを提供し、標準のＤ型フリップ・フロップに比較してアクティブ・ブランチを１つ節約しており、したがってプレスケーラ回路１の電力消費を少なくしている。第３のフリップ・フロップ１４も同じである。
【００２２】
選択されたモードｄｉｖが状態１にある、つまりハイ・ステートである場合、プレスケーラ回路１は入力信号ＣＫの周波数を２に等しい第１の要素によって分周する。しかし、選択されたモードｄｉｖが状態０にある、つまりロー・ステートである場合、プレスケーラ回路１は、入力信号ＣＫの周波数を３に等しい第２の要素で分周する。
【００２３】
各々のＮＡＮＤロジック・ゲートは、連続電圧源（図示せず）の２つの端子間に接続された２つの並列ＰＭＯＳトランジスタに直列接続された２つのＮＭＯＳトランジスタで造ることができる。第１のＮＭＯＳトランジスタの１つのゲートは、第１のＰＭＯＳトランジスタの１つのゲートに接続されてロジック・ゲートの第１の入力を形成している。第２のＮＭＯＳトランジスタの１つのゲートは第２のＰＭＯＳトランジスタの１つのゲートに接続されてロジック・ゲートの第２の入力を形成している。ＮＭＯＳとＰＭＯＳトランジスタ間のドレイン接続ノードはロジック・ゲートの出力を形成する。各ＮＭＯＳトランジスタのスイッチングは各ＰＭＯＳトランジスタのスイッチングに比較して非常に速いので、各ＮＡＮＤロジック・ゲートは、非常に高い周波数で動作することができるプレスケーラ回路を形成することができる。
【００２４】
プレスケーラ又はカウンタ／ディバイダ回路は、０．１８μｍＣＭＯＳ技術でＰ型にドープされたシリコン基板に有利に一体化することができる。
【００２５】
図３、４は、図３に見られる２つの出力ＱとＱｂを備えたダイナミックＤ型フリップ・フロップの１つの実施形態、及び図４に見られる反転出力Ｑｂ１つだけを備えたダイナミックＤ型フリップ・フロップの１つの実施形態を示している。この真の単相ダイナミック・フリップ・フロップは、非常に高い周波数で動作（１ＧＨｚより高い）し、かつ電力消費を削減するためのデュアル・モジューラス・プリスケーラ回路に対して有利に使用することができる。
【００２６】
先ず第１に図３で、２つの出力ＱとＱｂを備えたダイナミックＤ型フリップ・フロップは、図２に示す第２のフリップ・フロップ１３として使用されているものである。このダイナミック・フリップ・フロップは、各々が３つの直列ＭＯＳトランジスタで形成されている３つのアクティブ・ブランチと２つの直列ＭＯＳトランジスタで形成されている最後の１つのアクティブ・ブランチを含む。これらのＭＯＳトランジスタは、デュアル・モジューラス・プリスケーラ回路に電力を供給している連続電圧源の２つの端子ＶDDとＶSSの間に配置されている。
【００２７】
したがって第１のアクティブ・ブランチは、直列で、第１のＰＭＯＳトランジスタＰ１、第２のＰＭＯＳトランジスタＰ２、第１のＮＭＯＳトランジスタＮ１を含む。第１のＰＭＯＳトランジスタＰ１のソースは正の端子ＶDDに、そのドレインは第２のＰＭＯＳトランジスタＰ２のソースに接続されている。この第２のＰＭＯＳトランジスタＰ２のドレインは、そのソースが負の端子ＶSSに接続されている第１のＮＭＯＳトランジスタＮ１のドレインに接続されている。第１のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートはフリップ・フロップの入力端子Ｄとなるように接続されている。第２のＰＭＯＳトランジスタＰ２のゲートは、プレスケーラ回路がその周波数を分周する必要がある入力クロック信号ＣＫを受ける。
【００２８】
したがって第２のアクティブ・ブランチは、直列で、第３のＰＭＯＳトランジスタＰ３、第２のＮＭＯＳトランジスタＮ２、第３のＮＭＯＳトランジスタＮ３を含む。第３のＰＭＯＳトランジスタＰ３のソースは正の端子ＶDDに、そのドレインは第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。この第２のＮＭＯＳトランジスタＮ２のソースは、第３のＮＭＯＳトランジスタＮ３のドレインに接続され、Ｎ３のソースは負の端子ＶSSに接続されている。第３のＰＭＯＳトランジスタＰ３と第３のＮＭＯＳトランジスタＮ３のゲートは、入力クロック信号ＣＫを受けるように接続されている。第２のＮＭＯＳトランジスタＮ２のゲートは、第１のＮＭＯＳトランジスタＮ１と第２のＰＭＯＳトランジスタＰ２のドレインに接続されている。
【００２９】
第３のアクティブ・ブランチは、直列で、第４のＰＭＯＳトランジスタＰ４、第４のＮＭＯＳトランジスタＮ４、第５のＮＭＯＳトランジスタＮ５を含む。第４のＰＭＯＳトランジスタＰ４のソースは正の端子ＶDDに、そのドレインは第４のＮＭＯＳトランジスタＮ４のドレインに接続されている。この第４のＮＭＯＳトランジスタＮ４のソースは第５のＮＭＯＳトランジスタＮ５のドレインに接続され、Ｎ５のソースが負の端子ＶSSに接続されている。第４のＰＭＯＳトランジスタＰ４と第５のＮＭＯＳトランジスタＮ５のゲートは、第２のＮＭＯＳトランジスタＮ２のドレインと第３のＰＭＯＳトランジスタＰ３のドレインに接続されている。第４のＮＭＯＳトランジスタＮ４のゲートはクロック入力信号ＣＫを受ける。フリップ・フロップの１つの反転出力Ｑｂは、第４のＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４のドレインの接続ノードに得ることができる。
【００３０】
最後に、第４のアクティブ・ブランチはインバータ段階を示している。この第４のブランチは、したがって、２つの電源端子ＶDDとＶSSの間に直列な、第５のＰＭＯＳトランジスタＰ５と第６のＮＭＯＳトランジスタＮ６を含む。第５のＰＭＯＳトランジスタＰ５のソースは正の端子ＶDDに、そのドレインは第６のＮＭＯＳトランジスタＮ６のドレインに接続され、したがって非反転出力ノードＱを定義している。第６のＮＭＯＳトランジスタＮ６のソースは負の端子ＶSSに接続されている。
【００３１】
図４に示す簡略化された、反転出力Ｑｂを１つだけ備えたダイナミック・フリップ・フロップを造ろうとする場合には、勿論インバータ段階としてのこの最後のアクティブ・ブランチは省略される。これはフリップ・フロップの電力消費を少なくする。したがってプレスケーラ又はカウンタ／ディバイダ回路がこの簡略化タイプのフリップ・フロップ１２又は図２に示すように２つの簡略化されたフリップ・フロップ１２、１４で構成されると、回路を非常に高い周波数で動作させることを可能にしながらその電力消費を少なくすることが可能である。
【００３２】
ここに与えられた説明から、特許請求の範囲で定義されている本発明の範囲から逸脱することなく当業者ならばいくつかのデュアル・モジューラス・プリスケーラ回路の変形形態を考案することができる。デュアル・モジューラス・プリスケーラ回路は一連のいくつかの１／２分周器又は１／３分周器を含むことができる。プリスケーラ回路アセンブリは、分周器のチェーン、特に１／２分周器と組み合わせることもでき、周波数シンセサイザの位相ロック・ループ内で２つの適切な分周要素から１つを選択することを可能にしている。１／２分周器又は１／３分周器のアセンブリはプリスケーラ回路の入力にあることが好ましい。
【図面の簡単な説明】
【００３３】
【図１】すでに言及されているが、現況技術のデュアル・モジューラス・プリスケーラ回路の簡略化した実施形態を示す図である。
【図２】本発明によるデュアル・モジューラス・プリスケーラ回路の簡略化した実施形態を示す図である。
【図３】本発明によるプレスケーラ回路のために反転出力部１つ及び非反転出力部１つを含むダイナミックＤ型フリップ・フロップの実施形態を示す図である。
【図４】本発明によるプレスケーラのために反転出力部を１つだけ含む単相ダイナミックＤ型フリップ・フロップの実施形態を示す図である。
【符号の説明】
【００３４】
１  デュアル・モジューラス・プリスケーラ回路
２  Ｄ型フリップ・フロップ
３  Ｄ型フリップ・フロップ
４  Ｄ型フリップ・フロップ
５  ＮＯＲロジック・ゲート
６  ＮＯＲロジック・ゲート
１２  Ｄ型フリップ・フロップ
１３  Ｄ型フリップ・フロップ
１４  ダイナミック・フリップ・フロップ
１５  ＮＡＮＤロジック・ゲート
１６  ＮＡＮＤロジック・ゲート
Ｎ１〜Ｎ６  ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６  ＰＭＯＳトランジスタ
【図１】
0005090324.tif 000002
【図２】
0005090324.tif 000003
【図３】
0005090324.tif 000004
【図４】
0005090324.tif 000005