(57)【特許請求の範囲】
【請求項１】
定電流源と第１のＭＯＳトランジスタとが直列に接続され、該第１のＭＯＳトランジスタのゲートに入力される検出電圧を入力電圧として出力する入力バッファと、
ソースが電源に接続され、ドレインが信号出力端子に接続されたｐチャネル型の第２のＭＯＳトランジスタと、ソースが接地され、ドレインが前記信号出力端子に接続されたｎチャネル型の第３のＭＯＳトランジスタとから構成される出力バッファと、
信号入力端子が前記第１のＭＯＳトランジスタのドレインに接続され、第１の出力端子が前記第２のＭＯＳトランジスタのゲートに接続され、第２の出力端子が前記第３のＭＯＳトランジスタのゲートに接続され、前記信号入力端子に入力される入力電圧が上昇する際、前記第１及び前記第２の出力端子の電圧を下降させ、一方、前記入力電圧が下降する際、前記第１及び前記第２の出力端子の電圧を上昇させ、これら電圧の下降及び上昇を各々の出力端子間にてタイミングをずらして行うタイミング調整回路と、
電源と前記タイミング調整回路の信号入力端子の間に設けられた、ゲートが前記信号出力端子に接続されたｐチャネル型の第４のＭＯＳトランジスタ、及びゲートが前記第１の出力端子に接続されたｐチャネル型の第５のＭＯＳトランジスタと、前記タイミング調整回路の信号入力端子と接地点の間に設けられた、ゲートが前記第２の出力端子に接続されたｎチャネル型の第６のＭＯＳトランジスタ、及びゲートが前記信号出力端子に接続されたｎチャネル型の第７のトランジスタと、を備え、前記第１及び前記第２の出力端子の電圧変化及び前記信号出力端子の電圧変化に基づき、前記入力電圧の上昇及び下降の速度を早める電圧検出部と
を有することを特徴とする電圧検出回路。
【請求項２】
前記入力バッファが、
定電流源と、該定電流源に電源と接地点との間に直列に接続され、ゲートに検出電圧が印加されるｎチャネル型またはｐチャネル型の第１のＭＯＳトランジスタと
から構成されたことを特徴とする請求項１記載の電圧検出回路。
【請求項３】
前記タイミング調整回路が、
前記入力電圧が上昇する際、前記第１の出力端子に比較して前記第２の出力端子の電圧の下降を早いタイミングにて行い、
一方、前記入力電圧が下降する際、前記第２の出力端子に比較して前記第１の出力端子の電圧の上昇を早いタイミングにて行うことを特徴とする請求項２記載の電圧検出回路。
【請求項４】
前記タイミング調整回路が、
ソースが電源に接続され、ゲートが前記信号入力端子に接続され、ドレインが前記第１の出力端子に接続されたｐチャネル型の第８のＭＯＳトランジスタと、
ドレインが前記第２の出力端子に接続され、ゲートが前記信号入力端子に接続され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタと、
前記第１及び前記第２の出力端子間に接続された抵抗と
を有することを特徴とする請求項２または請求項３に記載の電圧検出回路。
【請求項５】
前記タイミング調整回路が、
前記検出電圧が「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させ、「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第１の遅延
回路と、
前記検出電圧が「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させ、「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第２の遅延回路と、
を有することを特徴とする請求項２または請求項３に記載の電圧検出回路。
【請求項６】
前記第１の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第２の出力端子に接続されたノア回路から構成され、
前記第２の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第１の出力端子に接続されたナンド回路とから構成されることを特徴とする請求項５記載の電圧検出回路。
【請求項７】
前記第１の遅延回路が、
一方の入力が前記信号入力端子に接続され、出力が前記第１の出力端子に接続されたナンド回路と、該ナンド回路の出力に入力が接続された第１のインバータとから構成され、
前記第２の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力が前記第１のインバータの出力に接続され、出力が前記第２の出力端子に接続されたノア回路と、入力が該ノア回路の出力に接続され、出力が前記ナンド回路の他方の入力へ接続された第２のインバータとから構成されていることを特徴とする請求項５記載の電圧検出回路。
【請求項８】
インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子と、該リング発振器の初段のインバータの入力端子との間に、請求項１から請求項７のいずれかの電圧検出回路を介挿したことを特徴とする発振器。
【請求項９】
インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子に対し、請求項１から請求項７のいずれかの電圧検出回路の入力を接続し、該電圧検出回路における入力バッファの出力を前記リング発振器の初段インバータの入力端子に接続することを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧などの電圧の変化を検出する電圧検出回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路において供給される電源電圧が低下し、回路動作が不安定となる状態を検出するため、図９に示す構成の電圧検出回路が用いられている（例えば、特許文献１参照）。
バイアス回路２０９は、それぞれのゲートが接地され、電源電圧と接地点とに直列に介挿されたｐチャネル型のＭＯＳトランジスタ２０８とｎチャネル型のディプレッションＭＯＳトランジスタ２０７とから構成され、ｎチャネル型のディプレッションＭＯＳトランジスタ２０７が定電流素子として動作している。
【０００３】
カレントミラー回路は、ゲートが共通に接続されたｐチャネル型のＭＯＳトランジスタ２０１及び２０２から構成され、ＭＯＳトランジスタ２０１のドレインに定電流素子として、ｎチャネル型のディプレッションＭＯＳトランジスタ２０３が接続され、ＭＯＳトランジスタ２０２のドレインが出力端子となっている。
ＭＯＳトランジスタ２０２のドレインには、ゲートがＭＯＳトランジスタ２０８のドレインに接続され、ソースが接地されたｎチャネル型のＭＯＳトランジスタ２０４のドレインが接続されている。
また、ＭＯＳトランジスタ２０２のドレインには、増幅回路として、ｐチャネル型ＭＯＳトランジスタ２０５及びｎチャネル型のＭＯＳトランジスタ２０６からなるＣＭＯＳインバータが接続されている。
【０００４】
そして、上述した電圧検出回路は、図１０に示すように、電源電圧が所定の電圧を超えることにより、Ｎ２が「Ｈ」レベルとなり（図１０（ａ））、上記ＣＭＯＳインバータのゲートに印加される電圧が「Ｈ」レベル（電源電圧）から「Ｌ」レベル（接地電位）へ遷移し（図１０（ｂ））、「Ｈ」レベルの信号を出力する。
上述した回路においては、検出する電源電圧が予め設定された電圧以下の場合、「Ｌ」レベルの信号を出力し、予め設定された電圧を超えた場合、「Ｈ」レベルの信号を出力する。
【特許文献１】特開２００３−１１５７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示す電圧検出回路にあっては、省電力の必要性から、ディプレッションＭＯＳトランジスタ２０３のアスペクト比（Ｗ/Ｌ）を小さくして、常時消費される電流値を少なくすることが多い。さらに、出力段のＭＯＳトランジスタ２０５及び２０６はゲート面積が大きいことが多いので、したがってゲート容量は大きくなる。
このため、上記従来例においてはゲート容量や寄生容量に対する電荷の充放電に時間がかかり、Ｎ３が「Ｈ」レベルから「Ｌ」レベルに状態変化するのに、または「Ｌ」レベルから「Ｈ」レベルに状態変化するのに時間がかかるという問題がある。
【０００６】
本発明は、このような事情に鑑みてなされたもので、測定対象の電圧が予め設定された電圧を超える場合、あるいは設定された電圧より低くなった場合の検出結果を、従来に比較して高速に出力する電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電圧検出回路は、電流源と第１のＭＯＳトランジスタとが直列に接続され、該第１のＭＯＳトランジスタのゲートに入力される検出電圧を入力電圧として出力する入力バッファと、ソースが電源に接続され、ドレインが信号出力端子に接続されたｐチャネル型の第２のＭＯＳトランジスタと、ソースが接地され、ドレインが前記信号出力端子に接続されたｎチャネル型の第３のＭＯＳトランジスタとから構成される出力バッファと、信号入力端子が前記第１のＭＯＳトランジスタのドレインに接続され、第１の出力端子が前記第２のＭＯＳトランジスタのゲートに接続され、第２の出力端子が前記第３のＭＯＳトランジスタのゲートに接続され、前記信号入力端子に入力される入力電圧が上昇する際、前記第１及び前記第２の出力端子の電圧を下降させ、一方、前記入力電圧が下降する際、前記第１及び前記第２の出力端子の電圧を上昇させ、これら電圧の下降及び上昇を各々の出力端子間にてタイミングをずらして行うタイミング調整回路と、前記第１及び前記第２の出力端子の電圧変化及び前記信号出力端子の電圧変化に基づき、前記入力電圧の上昇及び下降の速度を早める電圧検出部とを有することを特徴とする。
【０００８】
本発明の電圧検出回路は、前記入力バッファが、定電流源と、該定電流源に電源と接地点との間に直列に接続され、ゲートに検出電圧が印加されるｎチャネル型またはｐチャネル型の第１のＭＯＳトランジスタとから構成され、前記電圧検出部が、ソースが電源に接続され、ゲートが前記信号出力端子に接続されたｐチャネル型の第４のＭＯＳトランジスタと、該第４のＭＯＳトランジスタのドレインにソースが接続され、ゲートが前記第１の出力端子に接続され、ドレインが前記第１のＭＯＳトランジスタ及び前記電流源との接続点に接続されたｐチャネル型の第５のＭＯＳトランジスタと、ドレインが前記第５のトランジスタのドレインに接続され、ゲートが前記第２の出力端子に接続されたｎチャネル型の第６のＭＯＳトランジスタと、ドレインが該第６のトランジスタのソースに接続され、ゲートが前記信号出力端子に接続され、ソースが接地されたｎチャネル型の第７のトランジスタとから構成されたことを特徴とする。
【０００９】
本発明の電圧検出回路は、前記タイミング調整回路が、前記入力電圧が上昇する際、前記第１の出力端子に比較して前記第２の出力端子の電圧の下降を早いタイミングにて行い、一方、前記入力電圧が下降する際、前記第２の出力端子に比較して前記第１の出力端子の電圧の上昇を早いタイミングにて行うことを特徴とする。
【００１０】
本発明の電圧検出回路は、前記タイミング調整回路が、ソースが電源に接続され、ゲートが前記信号入力端子に接続され、ドレインが前記第１の出力端子に接続されたｐチャネル型の第８のＭＯＳトランジスタと、ドレインが前記第２の出力端子に接続され、ゲートが前記信号入力端子に接続され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタと、前記第１及び前記第２の出力端子間に接続された抵抗とを有することを特徴とする。
【００１１】
本発明の電圧検出回路は、前記タイミング調整回路が、前記検出電圧が「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させ、「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第１の遅延回路と、前記検出電圧が「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させ、「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第２の遅延回路と、を有することを特徴とする。
【００１２】
本発明の電圧検出回路は、前記第１の遅延回路が、一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第２の出力端子に接続されたノア回路から構成され、前記第２の遅延回路が、一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第１の出力端子に接続されたナンド回路とから構成されることを特徴とする。
【００１３】
本発明の電圧検出回路は、前記第１の遅延回路が、一方の入力が前記信号入力端子に接続され、出力が前記第１の出力端子に接続されたナンド回路と、該ナンド回路の出力に入力が接続された第１のインバータとから構成され、前記第２の遅延回路が、一方の入力が前記信号入力端子に接続され、他方の入力が前記第１のインバータの出力に接続され、出力が前記第２の出力端子に接続されたノア回路と、入力が該ノア回路の出力に接続され、出力が前記ナンド回路の他方の入力へ接続された第２のインバータとから構成されていることを特徴とする。
【００１４】
本発明の発振器は、インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子と、該リング発振器の初段のインバータの入力端子との間に、上記いずれかの電圧検出回路を介挿したことを特徴とする。
【００１５】
本発明の発振器は、インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子に対し、上記いずれかの電圧検出回路の入力を接続し、該電圧検出回路における入力バッファの出力を前記リング発振器の初段インバータの入力端子に接続することを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、入力バッファから出力される入力電圧が、予め設定した閾値を超える際の過渡状態において、電圧検出部が入力電圧の上昇を加速させ、逆に入力電圧が予め設定した閾値を下回る際の過渡状態において、電圧検出部が入力電圧の下降を加速させるため、信号入力端子の電圧の変化が加速させられて早められるため、従来例に比較して電圧検出の結果を高速に出力することができる。
【００１７】
すなわち、本発明によれば、入力電圧が予め設定した閾値を超える際の過渡状態において、出力バッファの出力により第４のＭＯＳトランジスタをオン状態、第７のトランジスタをオフ状態とさせ、第１の出力端子の電圧により第５及び第８のＭＯＳトランジスタをオン状態とさせる期間を生成することにより、信号入力端子の電位の上昇を加速させ、一方、電圧が予め設定した閾値を下回る際の過渡状態において、出力バッファの出力により第４のＭＯＳトランジスタをオフ状態、第７のトランジスタをオン状態とさせ、第２の出力端子の電圧により第６及びＭ９のＭＯＳトランジスタをオン状態とさせる期間を生成することにより、信号入力端子の電位の下降を加速させ、従来例に比較して電圧検出の結果を高速に出力することができる。
【００１８】
また、本発明によれば、周波数を決定するディレイに加え、寄生容量などが付加されることにより、設計値に対して実際の周波数がずれて、高精度のリング発振器が構成できないという従来の問題を、上記電圧検出回路をリング発振器のループに介挿あるいは出力段とすることで、寄生容量などの周波数に対する影響を抑制して、設計上の周波数に近づけて精度を向上させることにより改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態による電圧検出回路を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、本実施形態の電圧検出回路は、定電流源５００と、ｐチャネル型のＭＯＳトランジスタＭ２，Ｍ３，Ｍ６と、ｎチャネル型のＭＯＳトランジスタＭ１，Ｍ４，Ｍ５，Ｍ７と、タイミング調整回路１００を有している。
電源電圧の電圧検出に使用する場合、図９におけるＳの範囲の回路部分を接続することとなる。すなわち、定電流源５００が図９のＭＯＳトランジスタ２０２に対応し、ＭＯＳトランジスタＭ１がＭＯＳトランジスタ２０４に対応しており、定電流に対してＭＯＳトランジスタＭ１がオンもしくはオフ状態に遷移する過程において流れる電流量により、接続点Ａ（Ｎ３）の電位が上昇、あるいは下降する。
また、以下の説明において、閾値電圧とは、接続点Ａの電位を「Ｈ」レベルと検出するか、あるいは「Ｌ」レベルとして検出するかを決定するために、接続点Ａの電位と比較するための閾値を示している。接続点Ａの電位が閾値電圧を超えれば「Ｈ」レベルであり、接続点Ａの電位が閾値電圧を下回れば「Ｌ」レベルと判定される。
【００２０】
ＭＯＳトランジスタＭ１は、ドレインが定電流源５００と接続点Ａにて接続され、検出するための電圧がゲート対して印加され、ソースが接地されている。ＭＯＳトランジスタＭ２は、ソースが電源に接続され、ゲートが信号出力端子Ｔoutに接続されている。ＭＯＳトランジスタＭ３は、ゲートが接続点Ｂに接続され、ソースが上記ＭＯＳトランジスタＭ２のドレインと接続され、ドレインが接続点Ａに接続されている。ＭＯＳトランジスタＭ４は、ゲートが接続点Ｃに接続され、ドレインが接続点Ａに接続されている。ＭＯＳトランジスタＭ５は、ドレインが上記ＭＯＳトランジスタＭ４のソースに接続され、ゲートが信号出力端子Ｔoutに接続され、ソースが接地されている。ＭＯＳトランジスタＭ６は、ソースが電源に接続され、ゲートが接続点Ｂ及びＭＯＳトランジスタＭ３のゲートに接続され、ドレインが信号出力端子Ｔoutに接続されている。ＭＯＳトランジスタＭ７は、ドレインが信号出力端子Ｔoutに接続され、ゲートが接続点Ｃ及びＭＯＳトランジスタＭ５のゲートに接続され、ソースが接地されている。
ここで、ＭＯＳトランジスタＭ１が上述した定電流源５００との接続ではなく、ＭＯＳトランジスタＭ１をｐチャネル型とし、ソースが電源に接続され、ゲートに検出する対称の検出電圧が印加され、ドレインが定電流源５００を介して接地点に接続されるようにしてもよい。
【００２１】
タイミング調整回路１００は、信号入力端子Ｔinが接続点Ａに接続され、出力端子Ｔo1が接続点Ｂに接続され、出力端子Ｔo2が接続点Ｃに接続されている。ここで、上述したように、接続点ＢはＭＯＳトランジスタＭ３及びＭ６のゲートに接続され、接続点ＣはＭＯＳトランジスタＭ４及びＭ７のゲートに接続されている。
また、タイミング調整回路１００は、信号入力端子Ｔinに入力される入力電圧（接続点Ａの電圧）が予め設定された閾値電圧を超える、あるいは閾値電圧を下回る際に、上記出力端子Ｔo1から出力されるＭＯＳトランジスタＭ６のゲート（接続点Ｂ）に印加する信号と、出力端子Ｔo2から出力されるＭＯＳトランジスタＭ７のゲート（接続点Ｃ）に印加する信号との電圧変化のタイミングをずらしている。
すなわち、タイミング調整回路１００は、上記入力電圧が閾値電圧に対して低い電圧から上昇して、この閾値電圧を超える過渡変化の際に、「Ｈ」レベルから「Ｌ」レベルへの信号変化を、出力端子Ｔo1に対して出力端子Ｔo2の方を早いタイミングにて行い、一方、入力電圧が閾値電圧に対して高い電圧から下降して閾値電圧を下回る過渡変化の際に、「Ｌ」レベルから「Ｈ」レベルへの信号変化を、出力端子Ｔo2に対して出力端子Ｔo1の方を早いタイミングにて行う。
【００２２】
次に、図１および図２を参照して、本実施形態による電圧検出回路の動作の説明を行う。図２は、本実施形態による電圧検出回路の動作例を示す波形図である。
ＭＯＳトランジスタＭ１のゲートに入力される電圧が「Ｈ」レベルから「Ｌ」レベルにへの変化を開始することにより、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルへ上昇し、信号のレベル変化の閾値電圧を超える。
これにより、タイミング調整回路１００は、入力される電圧が閾値電圧を超えたタイミングにて、接続点Ｃを「Ｈ」レベルから「Ｌ」レベルへ変化させる動作を開始させる。これにより、接続点の電位が低下するため、ＭＯＳトランジスタＭ４及びＭ７がオフ状態（電流が流れなくなる状態）に徐々に移行する（時刻ｔ1）。この時点において、タイミング調整回路１００は、接続点Ｂを「Ｈ」レベルのままとしている。このため、信号出力端子Ｔoutは依然として「Ｌ」レベルであり、ＭＯＳトランジスタＭ２はオン状態となっている。
【００２３】
そして、タイミング調整回路１００は、予め設定した時刻後（遅延後）に接続点Ｂの電位を「Ｈ」レベルから「Ｌ」レベルへの遷移させる処理を開始させ、ＭＯＳトランジスタＭ３及びＭ６を徐々にオン状態（電流が流れる状態）に移行させる（時刻ｔ2）。
これにより、ＭＯＳトランジスタＭ３及びＭ６に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｌ」レベルのため、ＭＯＳトランジスタＭ２及びＭ３を介して流れる電流により、接続点Ａに電荷が供給されて、接続点Ａの電位が急速に「Ｈ」レベルに変化する（時刻ｔ3）。
接続点Ａの電位が「Ｈ」レベルに到達すると、タイミング調整回路１００は、接続点Ｂ及びＣも完全に「Ｌ」レベルの状態とする（時刻ｔ4）。
【００２４】
この結果、信号出力端子Ｔoutが「Ｈ」レベルとなることにより、ＭＯＳトランジスタＭ２がオフ状態となる。
このとき、ＭＯＳトランジスタＭ３及びＭ５がオン状態となっているが、ＭＯＳトランジスタＭ２及びＭ４がオフ状態となっているため、接続点Ａからみると、電源と接地電位との間に直列に接続されたＭＯＳトランジスタＭ２，Ｍ３，Ｍ４及びＭ５（電位検出部）において、電源への経路及び接地電位への経路のいずれもがハイインピーダンス状態となっている。
すなわち、タイミング調整回路１００は、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルに変化する過渡状態において、ＭＯＳトランジスタＭ４をＭＯＳトランジスタＭ３より早いタイミングによりオフ状態とし、一定期間のみＭＯＳトランジスタＭ２及びＭ３を介して接続点Ａに対して電流を供給し、接続点Ａの電位を急速に「Ｌ」レベルから「Ｈ」レベルに変化させる。
【００２５】
次に、ＭＯＳトランジスタＭ１のゲートに入力される検出電圧が「Ｌ」レベルから「Ｈ」レベルに変化し始めることにより、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルへの下降を行い、閾値電圧を下回る。
これにより、タイミング調整回路１００は、信号入力端子Ｔinに入力される入力電圧が閾値電圧を下回ることで、接続点Ｂを「Ｌ」レベルから「Ｈ」レベルへ遷移させる処理を開始させる。これにより、接続点Ｂの電位が上昇してＭＯＳトランジスタＭ６をオフ状態に徐々に移行させる（時刻ｔ5）。
この時点において、タイミング調整回路１００は、接続点Ｃを「Ｌ」レベルのままとしている。このため、信号出力端子Ｔoutは依然として「Ｈ」レベルであり、ＭＯＳトランジスタＭ５がオン状態となっている。
【００２６】
そして、タイミング調整回路１００は、予め設定した時刻後（遅延後）に接続点Ｃの電位を「Ｌ」レベルから「Ｈ」レベルへの遷移を開始させ、ＭＯＳトランジスタＭ４及びＭ７を徐々にオン状態に移行させる（時刻ｔ6）。
これにより、ＭＯＳトランジスタＭ４及びＭ７に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｈ」レベルのため、ＭＯＳトランジスタＭ４及びＭ５を介して接続点Ａから電荷が接地点に放電され、接続点Ａの電位が急速に「Ｌ」レベルに変化する（時刻ｔ7）。
接続点Ａの電位が「Ｌ」レベルに到達すると、タイミング調整回路１００は、接続点Ｂ及びＣも完全に「Ｈ」レベルの状態とする（時刻ｔ8）。
【００２７】
この結果、信号出力端子Ｔoutが「Ｌ」レベルとなることにより、ＭＯＳトランジスタＭ５がオフ状態となる。
このとき、ＭＯＳトランジスタＭ２及びＭ４がオン状態となっているが、ＭＯＳトランジスタＭ３及びＭ５がオフ状態となっているため、接続点Ａからみると、電源と接地電位との間に直列に接続されたＭＯＳトランジスタＭ２，Ｍ３，Ｍ４及びＭ５において、電源への経路及び接地電位への経路のいずれもがハイインピーダンス状態となっている。
【００２８】
すなわち、タイミング調整回路１００は、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルに変化する過渡状態において、ＭＯＳトランジスタＭ３をＭＯＳトランジスタＭ５より早いタイミングによりオフ状態とし、一定期間のみＭＯＳトランジスタＭ４及びＭ５を介して接続点Ａに対して電荷を接地点に放電させ、接続点Ａの電位を急速に「Ｈ」レベルから「Ｌ」レベルに変化させる。
上述したように、本実施形態においては、接続点Ａの電位が検出対象の電圧の変動に対応して変化する際、この接続点Ａの電位が予め設定した閾値をまたぐ変化をした場合、接続点Ａの電位の変化を高速にすることにより、従来例に比較して信号出力端子Ｔoutから電圧検出の結果の出力タイミングを早くすることができる。
【００２９】
以下、図１におけるタイミング調整回路の構成例を以下に示す。
＜タイミング調整回路１００の第１の構成例＞
図１のタイミング調整回路１００の第１の構成例として、図３に示す回路を用いる。タイミング調整回路１００は、ｐチャネル型のＭＯＳトランジスタＭ８と、ｎチャネル型のＭＯＳトランジスタＭ９と、抵抗Ｒとから構成されている。この図において、タイミング調整回路１００の信号入力端子Ｔinは直接に接続点Ａに接続され、出力端子Ｔo1は直接に接続点Ｂに接続され、出力端子Ｔo2は直接に接続点Ｃに接続されている。
ＭＯＳトランジスタＭ８は、ソースが電源に接続され、ゲートが接続点Ａに接続され、ドレインが接続点Ｂに接続されている。
ＭＯＳトランジスタＭ９は、ソースが接地され、ゲートが接続点Ａに接続され、ドレインが接続点Ｃに接続されている。抵抗Ｒは接続点Ｂと接続点Ｃとの間に介挿されている。
【００３０】
次に、図２および図３を参照して、本実施形態による電圧検出回路の動作の説明を行う。
上述した時刻ｔ1と同様に、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルへの上昇を開始し、ＭＯＳトランジスタＭ９の閾値を超えると、このＭＯＳトランジスタＭ９は電流を流しはじめ、「Ｈ」レベルから「Ｌ」レベルへの接続点Ｃの電位変化を開始させる。接続点Ｃの電位が低下することにより、ＭＯＳトランジスタＭ４及びＭ７がオフ状態に徐々に移行する（時刻ｔ1）。このとき、ＭＯＳトランジスタＭ８は閾値を下回ると、徐々に流れる電流が減少する。一方、ＭＯＳトランジスタＭ９は閾値を超えると、徐々に流れる電流が増加していくこととなる。
この時点において、ＭＯＳトランジスタＭ９が抵抗Ｒを介して接続点Ｂの電荷を放電させるため、抵抗にて流れる電流が制限されるため、接続点Ｃに対して接続点Ｂの電位が低下するタイミングは遅れ、接続点Ｂは依然「Ｈ」レベルのままである。このため、信号出力端子Ｔoutは依然として「Ｌ」レベルであり、ＭＯＳトランジスタＭ２がオン状態となっている。
【００３１】
そして、接続点Ｂの電位が徐々に「Ｈ」レベルから「Ｌ」レベルに遷移し、予め設定した時刻後（遅延後）にＭＯＳトランジスタＭ３及びＭ６の閾値を超えると、ＭＯＳトランジスタＭ３及びＭ６が徐々にオン状態に移行する（時刻ｔ2）。
これにより、ＭＯＳトランジスタＭ３及びＭ６に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｌ」レベルのため、ＭＯＳトランジスタＭ２及びＭ３を介して接続点Ａに電荷が供給されて、接続点Ａの電位が急速に「Ｈ」レベルに変化する（時刻ｔ3）。
接続点Ａの電位が「Ｈ」レベルに到達すると、ＭＯＳトランジスタＭ９がオン状態となり、かつＭＯＳトランジスタＭ８はオフ状態となり、接続点Ｂ及びＣも完全に「Ｌ」レベルの状態とされる。
この結果、信号出力端子Ｔoutが「Ｈ」レベルとなることにより、ＭＯＳトランジスタＭ２がオフ状態となり、ＭＯＳトランジスタＭ５がオン状態となる（時刻ｔ4）。
【００３２】
次に、上述した時刻ｔ5と同様に、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルへの下降を開始し、ＭＯＳトランジスタＭ８の閾値を超えると、このＭＯＳトランジスタＭ８は電流を流し始め、接続点Ｂを徐々に「Ｌ」レベルから「Ｈ」レベルに移行させ始める。接続点Ｂの電位が上昇することにより、ＭＯＳトランジスタＭ３及びＭ６がオフ状態に徐々に移行する（時刻ｔ5）。このとき、ＭＯＳトランジスタＭ８も閾値を超えることにより、徐々に流れる電流が増加することとなる。一方、ＭＯＳトランジスタＭ９は閾値を下回ると、徐々に流れる電流が減少していくこととなる。
この時点において、ＭＯＳトランジスタＭ８が抵抗Ｒを介して接続点Ｃに対して電荷を供給するため、流れる電流が制限されるため、接続点Ｂに対して接続点Ｃの電位が上昇するタイミングは遅れ、接続点Ｃは依然「Ｌ」レベルのままである。
このため、信号出力端子Ｔoutは依然として「Ｈ」レベルであり、ＭＯＳトランジスタＭ５がオン状態となっている。
【００３３】
そして、接続点Ｃの電位が徐々に「Ｌ」レベルから「Ｈ」レベルに遷移し、予め設定した時刻後（遅延後）にＭＯＳトランジスタＭ４及びＭ７の閾値を超えることにより、ＭＯＳトランジスタＭ４及びＭ７に徐々にオン状態に移行する（時刻ｔ6）。
これにより、ＭＯＳトランジスタＭ５がオン状態のため、ＭＯＳトランジスタＭ４及びＭ７に電流が流れ始め、この時点において信号出力端子Ｔoutが「Ｈ」レベルのため、ＭＯＳトランジスタＭ４及びＭ５を介して、接続点Ａから電荷が放電され、接続点Ａの電位が急速に「Ｌ」レベルに変化する（時刻ｔ7）。
接続点Ａの電位が「Ｌ」レベルに到達すると、ＭＯＳトランジスタＭ８がオン状態となり、かつＭＯＳトランジスタＭ９がオフ状態となり、接続点Ｂ及びＣも完全に「Ｈ」レベルの状態とされる。
この結果、出力信号端子Ｔoutが「Ｌ」レベルとなることにより、ＭＯＳトランジスタＭ５がオフ状態となり、ＭＯＳトランジスタＭ２がオン状態となる（時刻ｔ8）。
【００３４】
上述したタイミング調整回路１００は、機能として、接続点Ａの電位（入力電圧）が「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させ、「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第１の遅延回路（接続点Ｂを制御する回路）と、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルに変化する場合に遅延させ、「Ｌ」レベルから「Ｈ」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第２の遅延回路（接続点Ｃの電位を制御する回路）とを有する構成でも良く、以下のそれらの回路構成例を説明する。
【００３５】
＜タイミング調整回路１００の第２の構成例＞
第２の構成例として、図４に示す回路を用いる。タイミング調整回路１００は、２入力のノア回路１０１と、２入力のナンド回路１０２と、抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とから構成されている。
この図において、ナンド回路１０２は、一方の入力端子が接続点Ａに接続され、他方の入力端子が抵抗Ｒ２及びコンデンサＣ２から構成されるディレイ回路を介して接続点Ａに接続され、出力端子が接続点Ｂに接続されている。抵抗Ｒ２は一端が接続点Ａに接続され、他端が上記ナンド回路１０２の他方の入力端子に接続されている。コンデンサＣ２は、ナンド回路１０２の他方の入力端子と接地点との間に介挿されている。
ノア回路１０１は、一方の入力端子が接続点Ａに接続され、他方の入力端子が抵抗Ｒ１及びコンデンサＣ１から構成されるディレイ回路を介して接続点Ａに接続され、出力端子が接続点Ｃに接続されている。抵抗Ｒ１は一端が接続点Ａに接続され、他端が上記ノア回路１０１の他方の入力端子に接続されている。コンデンサＣ１は、ノア回路１０１の他方の入力端子と接地点との間に介挿されている。
【００３６】
次に、図４および図２を参照して、本実施形態による電圧検出回路の動作の説明を行う。
すでに述べた時刻ｔ1と同様に、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルへの上昇を開始し、ノア回路１０１の一方の入力端子に入力される電位が上昇すると、ノア回路１０１は出力端子の電圧を徐々に低下させる。これにより、接続点Ｃの電位が「Ｈ」レベルから「Ｌ」レベルへの変化を開始する。接続点Ｃの電位が低下することにより、ＭＯＳトランジスタＭ４及びＭ７がオフ状態に徐々に移行する（時刻ｔ1）。
【００３７】
この時点において、ナンド回路１０２は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子に抵抗Ｒ２及びコンデンサＣ２によるディレイ回路を介して接続点Ａの電位変化が伝達される。このため、ナンド回路１０２において、２つの入力端子の１つの端子に対し、接続点Ａの「Ｈ」レベルへの電位変化が伝達されないので、接続点Ｃに対して接続点Ｂの電位が低下するタイミングは遅れ、接続点Ｂは依然「Ｈ」レベルのままである。したがって、信号出力端子Ｔoutは依然として「Ｌ」レベルであり、ＭＯＳトランジスタＭ２がオン状態となっている。
【００３８】
そして、ナンド回路１０２は、一方の入力端子に比較して予めディレイ回路（抵抗Ｒ２及びコンデンサＣ２）にて設定した遅延後に、他方の入力端子に対して「Ｌ」レベルから「Ｈ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｈ」レベルから「Ｌ」レベルに変化させ始める。
これにより、接続点Ｂの電位が徐々に「Ｈ」レベルから「Ｌ」レベルに遷移し、ＭＯＳトランジスタＭ３及びＭ６の閾値を超えると、ＭＯＳトランジスタＭ３及びＭ６が徐々にオン状態に移行する（時刻ｔ2）。
【００３９】
そして、ＭＯＳトランジスタＭ３及びＭ６に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｌ」レベルのため、ＭＯＳトランジスタＭ２及びＭ３を介して接続点Ａに電荷が供給されて、接続点Ａの電位が急速に「Ｈ」レベルに変化する（時刻ｔ3）。
接続点Ａの電位が「Ｈ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｌ」レベルとなり、接続点Ｂ及びＣも完全に「Ｌ」レベルの状態とされる。
この結果、信号出力端子Ｔoutが「Ｈ」レベルとなることにより、ＭＯＳトランジスタＭ２がオフ状態となる（時刻ｔ4）。
【００４０】
次に、上述した時刻ｔ5と同様に、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルへの下降を開始し、ナンド回路１０２の一方の入力端子に入力される電位が低下すると、ナンド回路１０２は出力端子の電圧を徐々に上昇させる。これにより、接続点Ｂの電位が「Ｌ」レベルから「Ｈ」レベルへの変化を開始する。接続点Ｂの電位が上昇することにより、ＭＯＳトランジスタＭ３及びＭ６がオフ状態に徐々に移行する（時刻ｔ5）。
【００４１】
この時点において、ノア回路１０１は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子に抵抗Ｒ１及びコンデンサＣ１によるディレイ回路を介して接続点Ａの電位変化が伝達される。このため、ノア回路１０１において、２つの入力端子の１つの端子に対し、接続点Ａの「Ｌ」レベルへの電位変化が伝達されないので、接続点Ｂに対して接続点Ｃの電位が上昇するタイミングは遅れ、接続点Ｃは依然「Ｌ」レベルのままである。したがって、信号出力端子Ｔoutは依然として「Ｈ」レベルであり、ＭＯＳトランジスタＭ５がオン状態となっている。
【００４２】
そして、ノア回路１０１は、一方の入力端子に比較して予めディレイ回路にて設定した遅延後に、他方の入力端子に対して「Ｈ」レベルから「Ｌ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｌ」レベルから「Ｈ」レベルに変化させ始める。
これにより、接続点Ｃの電位が徐々に「Ｌ」レベルから「Ｈ」レベルに遷移し、ＭＯＳトランジスタＭ４及びＭ７の閾値を超えると、ＭＯＳトランジスタＭ４及びＭ７が徐々にオン状態に移行する（時刻ｔ6）。
【００４３】
これにより、ＭＯＳトランジスタＭ４及びＭ７に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｌ」レベルのため、ＭＯＳトランジスタＭ４及びＭ５を介して接続点Ａから電荷が放電されて、接続点Ａの電位が急速に「Ｌ」レベルに変化する（時刻ｔ7）。
接続点Ａの電位が「Ｌ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｈ」レベルとなり、接続点Ｂ及びＣも完全に「Ｈ」レベルの状態とされる（時刻ｔ8）。
この結果、信号出力端子Ｔoutが「Ｌ」レベルとなることにより、ＭＯＳトランジスタＭ５がオフ状態となる。
【００４４】
＜タイミング調整回路１００の第３の構成例＞
第３の構成例として、図５に示す回路を用いる。タイミング調整回路１００は、２入力のノア回路１０１と、２入力のナンド回路１０２と、インバータ１０３及び１０４とから構成されている。
この図において、ナンド回路１０２は、一方の入力端子が接続点Ａに接続され、他方の入力端子がインバータ１０３の出力端子に接続され、出力端子がインバータ１０４の入力端子と接続点Ｂとに接続されている。
ノア回路１０１は、一方の入力端子が接続点Ａに接続され、他方の入力端子がインバータ１０４の出力端子に接続され、出力端子がインバータ１０３の入力端子と接続点Ｃに接続されている。
【００４５】
以下の図５の回路の動作説明の初期状態として、接続点Ａが「Ｌ」レベルであり、接続点Ｂ及びＣが「Ｈ」レベルとして説明する
すでに述べた時刻ｔ1と同様に、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルへの上昇を開始し、ノア回路１０１の一方の入力端子に入力される電位が上昇すると、ノア回路１０１は出力端子の電圧を徐々に低下させる。
これにより、接続点Ｃの電位が「Ｈ」レベルから「Ｌ」レベルへの変化を開始する。接続点Ｃの電位が低下することにより、ＭＯＳトランジスタＭ４及びＭ７がオフ状態に徐々に移行し、インバータ１０４は出力端子を「Ｌ」レベルから「Ｈ」レベルへの遷移を開始する（時刻ｔ1）。
【００４６】
この時点において、ナンド回路１０２は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子にインバータ１０３の出力端子が接続されているため、インバータ１０３の出力端子の電位変化のディレイ時間分、接続点Ａの電位変化が遅延して伝達される。このため、ナンド回路１０２において、２つの入力端子の１つの端子に対して、インバータ１０４の出力が変化していないため、接続点Ａの「Ｈ」レベルへの電位変化が伝達されない。したがって、接続点Ｃに対して接続点Ｂの電位が低下するタイミングは遅れ、接続点Ｂは依然「Ｈ」レベルのままである。したがって、信号出力端子Ｔoutは依然として「Ｌ」レベルであり、ＭＯＳトランジスタＭ２がオン状態となっている。
【００４７】
そして、ナンド回路１０２は、一方の入力端子に接続点Ａの信号が入力された後、すなわちインバータ１０３による信号の遅延後に、他方の入力端子に対して「Ｌ」レベルから「Ｈ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｈ」レベルから「Ｌ」レベルに変化させ始める。
これにより、接続点Ｂの電位が徐々に「Ｈ」レベルから「Ｌ」レベルに遷移し、ＭＯＳトランジスタＭ３及びＭ６の閾値を超えると、ＭＯＳトランジスタＭ３及びＭ６が徐々にオン状態に移行する（時刻ｔ2）。
【００４８】
そして、ＭＯＳトランジスタＭ３及びＭ６に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｌ」レベルのため、ＭＯＳトランジスタＭ２及びＭ３を介して接続点Ａに電荷が供給されて、接続点Ａの電位が急速に「Ｈ」レベルに変化する（時刻ｔ3）。
接続点Ａの電位が「Ｈ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｌ」レベルとなり、接続点Ｂ及びＣも完全に「Ｌ」レベルの状態とされる（時刻ｔ4）。
この結果、信号出力端子Ｔoutが「Ｈ」レベルとなることにより、ＭＯＳトランジスタＭ２がオフ状態となる。
【００４９】
次に、上述した時刻ｔ5と同様に、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルへの下降を開始し、ナンド回路１０２の一方の入力端子に入力される電位が下降すると、ナンド回路１０２は出力端子の電圧を徐々に上昇させる。
これにより、接続点Ｂの電位が「Ｌ」レベルから「Ｈ」レベルへの変化を開始する。接続点Ｂの電位が上昇することにより、ＭＯＳトランジスタＭ３及びＭ６がオフ状態に徐々に移行し、インバータ１０３は出力端子を「Ｈ」レベルから「Ｌ」レベルへの遷移を開始する（時刻ｔ5）。
【００５０】
この時点において、ノア回路１０１は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子にインバータ１０４の出力端子が接続されているため、インバータ１０４の出力端子の電位変化のディレイ時間分、接続点Ａの電位変化が遅延して伝達される。このため、ノア回路１０１において、他方の入力端子に対して、インバータ１０４の出力が変化していないため、接続点Ａの「Ｌ」レベルへの電位変化が伝達されない。したがって、接続点Ｂに対して接続点Ｃの電位が低下するタイミングは遅れ、接続点Ｃは依然「Ｌ」レベルのままである。したがって、信号出力端子Ｔoutは依然として「Ｈ」レベルであり、ＭＯＳトランジスタＭ５がオン状態となっている。
【００５１】
そして、ノア回路１０１は、一方の入力端子に比較してインバータ１０４の変化する時間分の遅延後に、他方の入力端子に対して「Ｈ」レベルから「Ｌ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｌ」レベルから「Ｈ」レベルに変化させ始める。
これにより、接続点Ｃの電位が徐々に「Ｌ」レベルから「Ｈ」レベルに遷移し、ＭＯＳトランジスタＭ４及びＭ７の閾値を超えると、ＭＯＳトランジスタＭ４及びＭ７が徐々にオン状態に移行する（時刻ｔ6）。
【００５２】
そして、ＭＯＳトランジスタＭ４及びＭ７に電流が流れはじめ、この時点において信号出力端子Ｔoutが「Ｈ」レベルのため、ＭＯＳトランジスタＭ４及びＭ５を介して接続点Ａの電荷が放電されて、接続点Ａの電位が急速に「Ｌ」レベルに変化する（時刻ｔ7）。
接続点Ａの電位が「Ｌ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｈ」レベルとなり、接続点Ｂ及びＣも完全に「Ｈ」レベルの状態とされる（時刻ｔ8）。
この結果、信号出力端子Ｔoutが「Ｌ」レベルとなることにより、ＭＯＳトランジスタＭ５がオフ状態となる。
【００５３】
＜電圧検出回路の他の構成例＞
本実施形態における電圧検出回路の他の構成例として、図６に示す回路を用いる。タイミング調整回路１００の構成としては図５と同様であるが、図５の出力段であるＭＯＳトランジスタＭ６及びＭ７が構成から除かれている。以下、構成としては図５と異なる点のみを記載する。この図６の回路の場合、検出出力は接続点Ａから出力、すなわち接続点Ａが信号出力端子を兼ねることとなる。
インバータ１０４は、出力端子がノア回路１０１の他の入力端子に加えて、ＭＯＳトランジスタＭ２のゲートに接続されている。
インバータ１０３は、出力端子がナンド回路１０２の他の入力端子に加えて、ＭＯＳトランジスタＭ５のゲートに接続されている。
【００５４】
以下の図６の回路の動作説明の初期状態として、接続点Ａが「Ｌ」レベルであり、接続点Ｂ及びＣが「Ｈ」レベルとして説明する
すでに述べた時刻ｔ1と同様に、接続点Ａの電位が「Ｌ」レベルから「Ｈ」レベルへの上昇を開始し、ノア回路１０１の一方の入力端子に入力される電位が徐々に上昇すると、これに対応してノア回路１０１は出力端子の電圧を徐々に低下させる。
これにより、接続点Ｃの電位が「Ｈ」レベルから「Ｌ」レベルへの変化を開始する。接続点Ｃの電位が低下することにより、ＭＯＳトランジスタＭ４がオフ状態に徐々に移行し、インバータ１０３は出力端子を「Ｌ」レベルから「Ｈ」レベルへの遷移を開始する（時刻ｔ1）。
【００５５】
この時点において、ナンド回路１０２は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子にインバータ１０３の出力端子が接続されているため、インバータ１０３の出力端子の電位変化のディレイ時間分、接続点Ａの電位変化が遅延して伝達される。このため、ナンド回路１０２において、２つの入力端子の１つの端子に対して、インバータ１０３の出力が変化していないため、接続点Ａの「Ｈ」レベルへの電位変化が伝達されない。したがって、接続点Ｃに対して接続点Ｂの電位が低下するタイミングは遅れ、接続点Ｂは依然「Ｈ」レベルのままである。したがって、インバータ１０４の出力端子は依然として「Ｌ」レベルであり、ＭＯＳトランジスタＭ２がオン状態となっている。
【００５６】
そして、ナンド回路１０２は、一方の入力端子に比較してインバータ１０３による遅延時間後に、他方の入力端子に対して「Ｌ」レベルから「Ｈ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｈ」レベルから「Ｌ」レベルに変化させ始める。
これにより、接続点Ｂの電位が徐々に「Ｈ」レベルから「Ｌ」レベルに遷移し、ＭＯＳトランジスタＭ３の閾値を超えると、ＭＯＳトランジスタＭ３が徐々にオン状態に移行する（時刻ｔ2）。
【００５７】
そして、ＭＯＳトランジスタＭ３に電流が流れはじめ、この時点においてインバータ１０４の出力端子が「Ｌ」レベルのため、ＭＯＳトランジスタＭ２及びＭ３を介して接続点Ａに電荷が供給されて、接続点Ａの電位が急速に「Ｈ」レベルに変化する（時刻ｔ3）。
接続点Ａの電位が「Ｈ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｌ」レベルとなり、接続点Ｂ及びＣも完全に「Ｌ」レベルの状態とされる。この結果、インバータ１０４の出力端子が「Ｈ」レベルとなることにより、ＭＯＳトランジスタＭ２がオフ状態となる（時刻ｔ4）。
【００５８】
次に、上述した時刻ｔ5と同様に、接続点Ａの電位が「Ｈ」レベルから「Ｌ」レベルへの下降を開始し、ナンド回路１０２の一方の入力端子に入力される電位が下降すると、ナンド回路１０２は出力端子の電圧を徐々に上昇させる。
これにより、接続点Ｂの電位が「Ｌ」レベルから「Ｈ」レベルへの変化を開始する。接続点Ｂの電位が上昇することにより、ＭＯＳトランジスタＭ３がオフ状態に徐々に移行し、インバータ１０４は出力端子を「Ｈ」レベルから「Ｌ」レベルへの遷移を開始する（時刻ｔ5）。
【００５９】
この時点において、ノア回路１０１は一方の入力端子に接続点Ａの電位が直接に印加されるが、他方の入力端子にインバータ１０４の出力端子が接続されているため、インバータ１０４の出力端子の電位変化のディレイの期間、接続点Ａの電位変化が遅延して伝達される。このため、ノア回路１０１において、２つの入力端子の１つの端子に対して、インバータ１０４の出力が変化していないため、接続点Ａの「Ｌ」レベルへの電位変化が伝達されない。したがって、接続点Ｂに対して接続点Ｃの電位が低下するタイミングは遅れ、接続点Ｃは依然「Ｌ」レベルのままである。したがって、インバータ１０３の出力端子が依然として「Ｈ」レベルであり、ＭＯＳトランジスタＭ５がオン状態となっている。
【００６０】
そして、ノア回路１０１は、一方の入力端子に比較してインバータ１０４の変化する時間分の遅延後に、他方の入力端子に対して「Ｈ」レベルから「Ｌ」レベルへの電位の変化が入力されることで、出力端子の電位を「Ｌ」レベルから「Ｈ」レベルに変化させ始める。
これにより、接続点Ｃの電位が徐々に「Ｌ」レベルから「Ｈ」レベルに遷移し、ＭＯＳトランジスタＭ４の閾値を超えると、ＭＯＳトランジスタＭ４が徐々にオン状態に移行する（時刻ｔ6）。
【００６１】
そして、ＭＯＳトランジスタＭ４に電流が流れはじめ、この時点においてインバータ１０３の出力端子が「Ｈ」レベルのため、ＭＯＳトランジスタＭ４及びＭ５を介して接続点Ａの電荷が放電されて、接続点Ａの電位が急速に「Ｌ」レベルに変化する（時刻ｔ7）。
接続点Ａの電位が「Ｌ」レベルに到達すると、ナンド回路１０２及びノア回路１０１各々の出力端子が「Ｈ」レベルとなり、接続点Ｂ及びＣも完全に「Ｈ」レベルの状態とされる（時刻ｔ8）。この結果、インバータ１０３の出力端子が「Ｌ」レベルとなることにより、ＭＯＳトランジスタＭ５がオフ状態となる。
【００６２】
＜電圧検出回路を用いた発振器＞
上述した電圧検出回路の応用例としての発振器は、例えば、図７に示すように、リングオシレータ３００の出力に図３に示す本実施形態の電圧検出回路を設け、電圧検出回路の出力をリングオシレータ３００の入力へ接続し、電圧検出回路をリングオシレータ３００のリングのループに挿入する構成としている。
特に、数十Ｖ程度の高い電源電圧にて発振させる場合、寄生容量等の影響によりインバータの動作の遅延が大きくなる。本応用例は、この遅延を低減させて、設計に対応した高い精度の発信周波数を得る構成としている。
【００６３】
上記リングオシレータ３００は、ｐチャネル型のＭＯＳトランジスタＭ１２，Ｍ１３，１４，Ｍ１５と、ｎチャネル型のＭＯＳトランジスタＭ１６，Ｍ１７，Ｍ１８，Ｍ１９と、コンデンサＣ３及びＣ４と、ダイオードＤ１，Ｄ２と、インバータ２００とから構成されている。
ＭＯＳトランジスタＭ１２からコンデンサＣ３への電荷の供給と、ＭＯＳトランジスタＭ１６によるコンデンサＣ３からの電荷の放電と、ＭＯＳトランジスタＭ１４からコンデンサＣ４への電荷の充電と、ＭＯＳトランジスタＭ１８によるコンデンサＣ４からの電荷の放電とにおける電位変化に必要な時間から、リングオシレータの発信周波数が決定される。
【００６４】
ＭＯＳトランジスタＭ１２は、ソースが電源に接続され、ドレインがコンデンサＣ３を介して接地されている。
ＭＯＳトランジスタＭ１６は、ドレインがＭＯＳトランジスタＭ１２のドレインに接続され、ゲートが電源検出回路の信号出力端子Ｔoutに接続され、ソースが接地されている。
ＭＯＳトランジスタＭ１３は、ソースが電源に接続され、ドレインがインバータ２００の入力端子に接続されている。
ダイオードＤ１は順方向に直列に接続され、ＭＯＳトランジスタＭ１３のドレインと接地点との間に介挿されている。
ＭＯＳトランジスタＭ１７は、ドレインがＭＯＳトランジスタＭ１３のドレインに接続され、ゲートがＭＯＳトランジスタＭ１２のドレインに接続され、ソースが接地されている。
【００６５】
ＭＯＳトランジスタＭ１４は、ソースが電源に接続され、ドレインがコンデンサＣ４を介して接地されている。
ＭＯＳトランジスタＭ１８は、ドレインがＭＯＳトランジスタＭ１４のドレインに接続され、ゲートがインバータ２００の出力端子に接続され、ソースが接地されている。
ＭＯＳトランジスタＭ１５は、ソースが電源に接続され、ドレインが電圧検出回路のＭＯＳトランジスタＭ１のゲートに接続されている。
ダイオードＤ２は順方向に直列に接続され、ＭＯＳトランジスタＭ１５のドレインと接地点との間に介挿されている。
ＭＯＳトランジスタＭ１９は、ドレインがＭＯＳトランジスタＭ１５のドレインに接続され、ゲートがＭＯＳトランジスタＭ１４のドレインに接続され、ソースが接地されている。電圧検出回路の信号出力端子Ｔoutがインバータ２０１を介してＭＯＳトランジスタＭ１６のゲートに入力されている。
【００６６】
ＭＯＳトランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５の各ゲートは、定電流源４００のｐチャネル型のＭＯＳトランジスタＭ１１のゲートと接続されている。
ＭＯＳトランジスタＭ１１は、ソースが電源に接続され、ゲートがドレインに接続され、ドレインが定電流源５０１に接続されている。
したがって、ＭＯＳトランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５各々は、ＭＯＳトランジスタＭ１１とカレントミラー回路を構成している。
また、図３における定電流源５００が、ＭＯＳトランジスタＭ１１とカレントミラー回路を構成するｐチャネル型のＭＯＳトランジスタＭ１０とされている。
【００６７】
リングオシレータ３００において、ダイオードＤ１により、それぞれインバータ２００に対して出力する振幅の幅を電源電圧に比較して低下させ、ダイオードＤ２により、レベルコンバータに対して出力する振幅の幅を電源電圧に比較して低下させ、充電及び放電の時間を低減し、発信周波数に対する影響を低下させている。
しかしながら、最終の出力段から初段にフィードバックさせるとともに、さらに電源電圧の振幅に変換するためのレベルコンバータを出力段に付加すると、フィードバックの配線の寄生容量や、レベルコンバータの入力端子の容量、さらに入力端子までの配線の寄生容量などにて、出力段から入力段にフィードバックされる信号波形がなまってしまい、発信周波数が設計値からずれてしまう。
図７に示すリング発振器の構成のように、出力段と入力段とのループ間に、本発明による電圧検出回路を位相合わせのインバータ２０１を介して設けることにより、過渡的な変位を高速化することが可能となり、入力段に入力される信号の変化タイミングが、寄生容量などにより遅延されることを抑制し、設計に対応した高精度な発振器を得ることができる。
【００６８】
また、同様に、図８に示すように、本発明による電圧検出回路の入力をリングオシレータ３００の出力段に接続し、レベルコンバータの機能を有させ、この電圧検出回路の出力を負荷に接続する構成としてもよい。
ここで、電圧検出回路の接続点Ａをリングオシレータ３００の入力段のインバータの入力端子に接続する構成とすることでも、上述した図７の構成と同様の効果を得ることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態による電圧検出回路の構成の概念を説明するブロック図である。
【図２】図１の電圧検出回路の動作を説明する波形図である。
【図３】図１におけるタイミング調整回路１００の第１の構成例を示すブロック図である。
【図４】図１におけるタイミング調整回路１００の第２の構成例を示すブロック図である。
【図５】図１におけるタイミング調整回路１００の第３の構成例を示すブロック図である。
【図６】本発明の他の実施形態による電圧検出回路の構成を示すブロック図である。
【図７】本発明の実施形態による電圧検出回路を用いた発振器の構成例を示す回路図である。
【図８】本発明の実施形態による電圧検出回路を用いた発振器の他の構成例を示す回路図である。
【図９】従来例による電圧検出回路の構成を示す回路図である。
【図１０】図９の電圧検出回路の動作を説明する波形図である。
【符号の説明】
【００７０】
１００…タイミング調整回路
１０１…ノア回路
１０２…ナンド回路
１０３，１０４，２００，２０１…インバータ
４００，５００，５０１…定電流源
Ｃ１，Ｃ２，Ｃ３，Ｃ４…コンデンサ
Ｄ１，Ｄ２…ダイオード
Ｍ１，Ｍ４，Ｍ５，Ｍ７，Ｍ９…ＭＯＳトランジスタ（ｎチャネル型）
Ｍ１６，Ｍ１７，Ｍ１８，Ｍ１９…ＭＯＳトランジスタ（ｎチャネル型）
Ｍ２，Ｍ３，Ｍ６，Ｍ８，Ｍ１０…ＭＯＳトランジスタ（ｐチャネル型）
Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５…ＭＯＳトランジスタ（ｐチャネル型）
Ｒ，Ｒ１，Ｒ２…抵抗
【図１】
0005057894.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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