(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有し、さらに、
約０．１−１．０×１０1５（個）／ｃｍ2のイオンの範囲のドーパント濃度および約１−１０ｋｅＶの範囲のエネルギーレベルで第１のイオン注入プロセスを行ない、前記基板内に第１のドープされた領域を形成するステップと、
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップと、
前記基板内において、前記側壁スペーサに隣接して、凹みをエッチングするステップとを含み、前記凹みは底面を有し、さらに、
前記凹みの底面内に約０．２−２．０×１０1４（個）／ｃｍ2のイオンの範囲のドーパント濃度および約５−１５ｋｅＶの範囲のエネルギーレベルで第２のイオン注入プロセスを行ない、第２のドープされた領域を形成するステップと、
少なくとも前記凹み内にエピタキシャルシリコンの層を堆積するステップと、
約１−５×１０1５（個）／ｃｍ2のイオンの範囲のドーパント濃度および約１０−３０ｋｅＶの範囲のエネルギーレベルで第３のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第３のドープされた領域を形成するステップと、
前記第１、第２、および第３のドープされた領域をアニールするステップとを上記記載順に行うことを含み、
前記第１から第３のドープされた領域がソース／ドレイン領域であり、かつ、すべてが同導電型であり、前記第１のドープされた領域の側面に接して前記第３のドープされた領域が形成され、前記第３のドープされた領域の下面に接して前記第２のドープされた領域が形成されている、方法。
【請求項２】
半導体基板上に複数の側壁を有するゲートスタックを形成するステップは、半導体基板上にパターニングされたポリシリコンの層を含むゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有する、請求項１に記載の方法。
【請求項３】
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップは、前記ゲートスタックと前記基板との上にスペーサ材料の層を形成するステップと、少なくとも１つの異方性エッチングプロセスを行なうステップとを含む、請求項１に記載の方法。
【請求項４】
前記第１、第２、および第３のドープされた領域をアニールするステップは、１つの急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【請求項５】
前記第１、第２、および第３のドープされた領域をアニールするステップは、複数の急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【請求項６】
前記第１、第２、および第３のドープされた領域をアニールするステップは、約９００−１２００℃の範囲の温度で約１０−３０秒の範囲の時間、１つの急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般に、半導体処理の分野に向けられ、より特定的には、半導体素子にソース／ドレイン領域を形成する方法に向けられる。
【０００２】
【背景技術】
半導体産業には、マイクロプロセッサ、メモリ素子等の集積回路素子の全体性能および動作速度を上げる傾向が常にある。ますます高速で動作するコンピュータおよび電子装置に対する消費者の需要が、この傾向をかき立てている。より高速を求めるこの需要により、トランジスタ等の半導体素子のサイズは絶えず縮小されてきた。すなわち、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、たとえば、チャネル長、接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他の条件が等しければ、トランジスタのチャネル長が小さくなるほどトランジスタの動作は速くなる。したがって、典型的なトランジスタの構成要素のサイズまたはスケールを縮小して、トランジスタだけでなく、このようなトランジスタを組込んだ集積回路素子の素子性能および全体速度を常に上げようとする傾向がある。
【０００３】
このように、トランジスタの性能を絶えず上げようとする傾向に伴い、素子動作のすべての局面を、素子性能を高めるために調べる必要がある。たとえば、トランジスタ等の半導体素子が「オン」時または「オフ」時ごとに生じるおそれのあるリーク電流を減じなくてはならない。これらのリーク電流を増大させる傾向にある１つの要因は、十分な深さを備えていないソース／ドレイン接合を有することにある。典型的には、コバルトシリサイド等の金属シリサイドを含むコンタクトがソース／ドレイン領域上に形成され、導電線のソース／ドレイン領域への電気的接続を容易にし、すなわち、金属シリサイド領域を用いて接触抵抗を減じる。接合は一般に、Ｎ型ドーパント原子の濃度とＰ型ドーパント原子の濃度とがほぼ等しい時点にあると理解されるものであるが、この深さが十分でない場合、素子が「オン」時または「オフ」時のいずれかの場合にリーク電流が生じるおそれがある。したがって一般的に、接合深さが浅いよりはむしろ深いソース／ドレイン領域を形成することが望ましい。
【０００４】
一般に、ソース／ドレイン領域はさまざまな技術によって形成してよい。たとえば、ソース／ドレイン領域を、さまざまなドーパント原子が半導体基板内に注入される、多数のイオン注入プロセスを行なうことによって形成してよい。最初のイオン注入プロセスは、基板内に比較的浅く広い注入部分を形成するよう行なわれてよい。その後、側壁スペーサがゲートスタックに隣接して形成された後に、従来のソース／ドレイン注入を比較的高いドーパント濃度で行なってよいが、最初の広い注入部分より一段と深く行なう。次に、典型的に共注入プロセスと称される別の注入プロセスを行ない、より深い接合を得てよい。しかしながら、これらのより深い接合の側方への拡散により、従来のプロセスフローでは接合深さを約１５００Åより深くすることができない。
【０００５】
ソース／ドレイン領域に関連する別の問題は、キャパシタンスである。一般に、ソース／ドレイン領域によって生じるキャパシタンスを減じて素子性能を高めることが望ましい。このキャパシタンスは、トランジスタが「オン」または「オフ」される動作サイクルごとに充電および放電されなくてはならない。この結果、素子全体にわたって信号の伝搬に関するＲＣ時間遅延を招き、加えて動作中の素子による消費電力の増大を招く。一般に、より緩やかなドーパント濃度のプロファイルを備え、ソース／ドレイン領域のキャパシタンスを減じるソース／ドレイン領域を有することが望ましいであろう。
【０００６】
この発明は、上述の問題の一部またはすべてを解決するか、少なくとも減じる方法に向けられる。
【０００７】
【発明の開示】
この発明は、半導体素子にソース／ドレイン領域を形成する方法に向けられる。一実施例では、この方法は、半導体基板上にゲートスタックを形成するステップと、基板内にゲートスタックに隣接して凹みを形成するステップとを含み、この凹みは底面を有し、この方法はさらに、第１のイオン注入プロセスを凹みの底面内に行なって、第１のドープされた領域を形成するステップを含む。この方法は、前記凹み内にエピタキシャルシリコンの層を形成するステップと、第２のイオン注入プロセスを行ない、凹み内のエピタキシャルシリコン層の少なくとも一部内に第２のドープされた領域を形成するステップと、第１および第２のドープされた領域をアニールするステップとをさらに含む。
【０００８】
この発明は、添付の図面とともに以下の説明を参照することにより理解されてよい。図面において、同じ参照番号は同じ要素を特定する。
【０００９】
この発明は、さまざまな変形および代替的形態が可能であるが、その特定の実施例を図面で例として示し、ここに詳細を説明する。しかしながら、特定の実施例の以下の説明は、開示された特定の形態にこの発明を限定するよう意図されず、反対に、その意図は、前掲の請求項によって規定されるように、この発明の精神および範囲内にあるすべての変形物、等価物、および代替物を包含すべきであると理解されるべきである。
【００１０】
【この発明を実施するためのモード】
この発明の実施例を以下に説明する。不明瞭にならないよう、この明細書中では実際の実現化例の特徴すべてを説明しない。任意のそのような実際の実施例の開発において、開発者の特定の目標、たとえば、実現化例ごとに異なるシステム関連およびビジネス関連の制約との整合などを達成するために、実現化例に特有の判断を多数行なわなければならないことが、当然ながら理解されるであろう。さらに、このような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受ける当業者にとっては慣例の作業であることが理解されるであろう。
【００１１】
次に、この発明を、図１−図９を参照して説明する。半導体素子のさまざまな領域および構造が極めて精密で鮮明な構成とプロファイルとを有しているよう図面に示されているが、当業者は、実際には、これらの領域および構造が図面で示されるほど精密ではないことを認める。さらに、図面に示されるさまざまな特徴の相対的な大きさは、製造された素子の特徴の大きさと比較すると、拡大または縮小されているかもしれない。しかしながら、添付の図面はこの発明の実施例を記載し説明するよう含まれている。
【００１２】
一般に、この発明は、半導体素子にソース／ドレイン領域を形成するプロセスに向けられる。この明細書を完全に読むと、当業者にとっては容易に明らかであるように、この方法はさまざまな技術、たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等に適用することができ、論理素子、メモリ素子等を含むさまざまな素子に容易に適用することができるが、これに限定されない。
【００１３】
部分的に形成された半導体素子１０が図１に示される。最初に、たとえば、二酸化シリコンを含む浅いトレンチ絶縁分離１５が半導体基板１２内に形成される。半導体素子１０は、半導体基板１２の表面１３上に形成されたゲート誘電体層１４と、ゲート誘電体層１４上に形成されたゲート電極層１６とを含む。半導体基板１２は、さまざまな材料、たとえば、エピタキシャルシリコンの層（図示せず）が上に形成されたシリコンを含んでよい。
【００１４】
ゲート誘電体層１４とゲート電極層１６とを構成する材料は、設計選択事項として多様であってよい。たとえば、ゲート誘電体層１４は二酸化シリコンを含んでよく、ゲート誘電体層１６は多結晶シリコン（ポリシリコン）を含んでよい。さらに、これらの層は、このような層を形成するためのさまざまな公知の技術、たとえば、熱成長、化学気相成長（「ＣＶＤ」）、物理気相成長（「ＰＶＤ」）、プラズマ増速化学気相成長（「ＰＥＣＶＤ」）、スパッタリング等によって形成されてよい。したがって、構成の特定の材料に加え、ゲート誘電体層１４およびゲート電極層１６を形成する態様は、前掲の請求項に特に記載されていない限り、この発明を限定するものと考えられるべきではない。一実施例では、ゲート誘電体層１４は、約１５−３０Å（１．５−３ｎｍ）の範囲の厚さである、熱成長させた二酸化シリコンの層を含み、ゲート電極層１６は、堆積プロセスによって形成される、約１０００−３０００Å（０．１−０．３μｍ）のポリシリコンを含む。
【００１５】
次に、図２が示すように、ゲート電極層１６とゲート誘電体層１４とはパターニングされ、ゲート電極１６Ａとゲート誘電体１４Ａとを含むゲートスタック１７を規定する。このパターニングは、１つ以上のエッチングプロセス、たとえば、異方性反応性イオンエッチングプロセスを行なうことによって達成されてよい。しかしながら、ゲート誘電体層１４とゲート電極層１６とが共に、同時にパターニングされる必要がないことに注目されたい。すなわち、ゲートスタック１７は、この明細書に説明される処理動作のすべてまたは実質的な部分に対し、パターニングされたゲート電極層１６のみから成ってよい。
【００１６】
その後、矢印１９が示すように、イオン注入プロセスが行なわれ、例としてのＮＭＯＳ素子用の基板１２内に、自己整合されてドープされた領域２０を形成する。このドープされた領域２０は、約２００−１０００Å（０．０２−０．１μｍ）の範囲の厚さであってよい。注入プロセス１９によって加えられるべきドーパント原子は、構成中の特定の素子に依存して多様であってよい。たとえば、図２に示された例としてのＮＭＯＳ素子の場合、ドーパント原子はヒ素またはリンを含んでよい。ＰＭＯＳ素子については、ドーパント材料はボロン等を含んでよい。ＮＭＯＳ素子のための、一例としての注入プロセスにおいて、イオン注入プロセス１９は、約１−１０ｋｅＶの範囲のエネルギーで注入された、約０．１−１．０×１０15（個）／ｃｍ2のリンイオンを含む。
【００１７】
次に、図３が示すように、複数の側壁スペーサ２２がゲートスタック１７の側面２３に隣接して形成される。側壁スペーサ２２は、たとえば、二酸化シリコン、シリコンオキシナイトライド等のスペーサ材料の適切な層を、図３で示される素子上に形成し、その後、異方性エッチングプロセスを行なうことにより、結果的に側壁スペーサ２２を生じるよう構成されてよい。なお、図３では１つの側壁スペーサ２２が示されているが、多数の側壁スペーサがゲートスタック１７の側面２３の各々に隣接して形成され得ることにも注目されたい。
【００１８】
次に、図４が示すように、底面２７を予め選択された深さ２５に有する複数の凹み２４が、ゲートスタック１７に隣接または近接して基板１２内に形成される。図４に示される実施例では、凹み２４は側壁スペーサ２２の外側に形成される。当然ながら、多数の側壁スペーサがゲートスタック１７の側面２３の各々に隣接して形成される状況では、凹み２４は最も外側の側壁スペーサの外側に形成されてよい。凹み２４はさまざまな技術で形成されてよい。たとえば、凹み２４は、異方性反応性イオンエッチングプロセスを行なうことによって形成されてよい。このプロセスの間、図４が示すように、ゲート電極１６Ａが部分的に除去されてもよい。凹み２４の深さ２５は設計選択事項として多様であってよい。一実施例では、凹み２４の深さ２５は約５００−１５００Å（０．０５−０．１５μｍ）の範囲である。凹み２４を形成するプロセスの間、側壁スペーサ２２を超えて出ている、ドープされた領域２０の一部またはすべてが除去されてよいことに注目されたい。
【００１９】
その後、図５が示すように、注入プロセス３０を行なって凹み２４の底面２７内にドーパント原子を注入し、それにより、凹み２４によって規定された領域にドープされた領域２８を形成する。ドープされた領域２８は約２００−８００Å（０．０２−０．０８μｍ）の範囲の厚さであってよい。選択された特定のドーパント原子に加え、その原子の濃度は、関連する特定の技術に依存して、設計選択事項として多様であってよい。たとえば、例としてのＮＭＯＳ素子の場合、イオン注入プロセス３０は、約５−１５ｋｅＶの範囲のエネルギーレベルで約０．２−２．０×１０14（個）／ｃｍ2のリンイオンの注入を含んでよい。
【００２０】
図６に示されるように、次に、エピタキシャルシリコン領域３２が基板１２内の凹み２４内およびゲート電極１６Ａ上に形成される。エピタキシャルシリコン領域３２は、エピタキシャルシリコンが、たとえば、二酸化シリコンを含む側壁スペーサ２２上に形成されないよう選択的に形成されてよい。エピタキシャル領域３２の厚さは凹み２４の深さ２５とほぼ対応してよい。
【００２１】
次に、図７が示すように、別のイオン注入プロセス３８を素子上に行ない、凹み２４内に形成されたエピタキシャルシリコン領域３２の少なくとも一部にドープされた領域３３を形成する。当然ながら、ドーパント原子はエピタキシャル領域３２のみに限定されなくてもよい。他のイオン注入プロセスのように、注入プロセスのドーパント材料、濃度、およびエネルギーレベルは設計選択事項として多様であってよい。一実施例では、イオン注入プロセス３８は約１−５×１０15（個）／ｃｍ2のヒ素イオンを含み、エネルギーレベルは約１０−３０ｋｅＶの範囲であってよい。この結果、図７が示すように、ドープされた領域３３、ドープされた領域２８、およびドープされた領域２０を含むソース／ドレイン領域３１が生じる。個別の３つのイオン注入プロセスを用い、ドープされた３つの領域を含むソース／ドレイン領域を形成するプロセスフローの一例をこの明細書で説明してきたが、この発明は、イオン注入ステップが殆どないこと、および／またはドープされた領域がさらに少ないことを伴うプロセスフローにおいて用いられてよいことに注目されたい。
【００２２】
その後、熱処理またはアニールプロセスを行ない、ドープされたさまざまな領域２０、２８および３３においてドーパント原子を活性化し、上述のさまざまなイオン注入プロセスによる、シリコン格子構造に対するあらゆる損傷を修復する。このアニールプロセスが行なわれた後、ドープされた領域２０、２８、および３３内のドーパント原子は追いやられるか、動かされる。このことによって生じた構造は、図８にほぼ示されている。たとえば、アニールプロセスの結果、ドープされた領域２０の残存する部分の一部は、ゲートスタック１７の側面２３の僅かに下へ追いやられる。加えて、ドープされた領域３３の一部は側壁スペーサ２２の下に追いやられてよい。この熱処理は、さまざまな技術、たとえば急速熱アニールプロセス等によって行なわれてよい。一実施例において、熱処理は、約９００−１２００℃の範囲の温度で約１０−３０秒の範囲の時間、高速熱アニール（「ＲＴＡ」）プロセスを行なうことを含む。当然ながら、上述の１回のＲＴＡプロセスを行なう代わりに、多数のアニールステップを製造プロセスのさまざまな段階で行なってよい。
【００２３】
次に、図８および図９が示すように、従来のサリサイド処理を行ない、図７に示される素子上に金属シリサイド領域を形成する。より特定的には、図８が示すように、高融点金属の層６０を素子上に形成する。高融点金属層６０はさまざまな高融点金属、たとえば、コバルト、チタン等を含んでよく、さまざまな技術、たとえば、堆積によって形成されてよい。一実施例では、高融点金属層６０は、堆積プロセスによって形成される約１００Åのコバルトを含む。その後、従来のサリサイド処理を行ない、高融点金属層６０の部分はソース／ドレイン領域３１上に形成された金属シリサイド領域６１とゲート電極１６Ａ上に形成された金属シリサイド領域６２とに転化される。金属シリサイド領域６１および６２は、ソース／ドレイン領域３３とゲート電極１６Ａとによりよい電気的接触をもたらす。
【００２４】
上に開示された特定の実施例は例示のみであり、この教示の恩恵を受ける当事者にとっては明らかである、異なるが等価の態様により、この発明を変更し、実施することができる。さらに、前掲の請求項で記載される以外は、ここに示される構成または設計の詳細にいかなる限定も意図されない。したがって、上に開示された特定の実施例を変形または変更することができ、すべてこのような変形はこの発明の範囲および精神の中にあると考えられることは明らかである。したがって、ここで求められる保護は、前掲の請求項に示されるものによる。
【図面の簡単な説明】
【図１】  部分的に形成された半導体素子の断面図である。
【図２】  図１の素子にパターニング動作を行ない、半導体基板上でゲートスタックを規定したことを示す図である。
【図３】  図２に示された素子に、ゲートスタックに隣接して側壁スペーサを形成したことを示す断面図である。
【図４】  図３に示された素子に、基板内において側壁スペーサに隣接して凹みを形成したことを示す断面図である。
【図５】  図４に示された素子にイオン注入プロセスを行ない、凹みによって規定された領域にドープされた領域を形成したことを示す断面図である。
【図６】  図５に示された素子上に複数のエピタキシャルシリコン領域を形成したことを示す断面図である。
【図７】  図６に示された素子上にイオン注入プロセスを行なったことを示す断面図である。
【図８】  図７に示された素子上に高融点金属の層を形成したことを示す断面図である。
【図９】  図８に示された素子の高融点金属層の部分が金属シリサイド領域に転化されたことを示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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