(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ領域となる第１の領域に第１の不純物拡散層を形成し，ロジック回路領域となる第２の領域に第２の不純物拡散層を形成する第１の工程と，
前記第２の不純物拡散層を選択的にコバルトと反応させサリサイド化する第２の工程と，
前記第１の領域および前記第２の領域を覆う窒化シリコンからなる第１の機能膜を、塩素を用いた原料ガスで形成する第３の工程と，
前記第１の機能膜について，前記第１の領域を覆う部分を除去する第４の工程と，
前記第１の領域および前記第２の領域を覆う窒化シリコンからなる第２の機能膜を形成する第５の工程と，
を含み、
前記第１の領域はサリサイド化しないことを特徴とする，半導体装置の製造方法。
【請求項２】
前記第２の工程において，前記第２の不純物拡散層は，前記第１の領域が第１の保護膜に覆われることによって選択的にサリサイド化され，
前記第４の工程において，前記第１の機能膜は，前記第２の領域を覆う第２の保護膜をマスクとして用いられて除去されることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の保護膜は，前記第１の保護膜のパターン形状を反転させて得られるパターン形状を有することを特徴とする，請求項２に記載の半導体装置の製造方法。
【請求項４】
メモリセルアレイ領域となる第１の領域に第１の不純物拡散層を形成し，ロジック回路領域となる第２の領域に第２の不純物拡散層を形成する第１の工程と，
前記第１の領域および前記第２の領域に第１の機能膜を形成する第２の工程と，
前記第２の領域において，前記第２の不純物拡散層の表面の少なくとも一部が露出するように前記第１の機能膜を除去する第３の工程と，
前記第２の不純物拡散層を選択的にコバルトと反応させサリサイド化する第４の工程と，
前記第１の領域および前記第２の領域を覆う窒化シリコンからなる第２の機能膜を、塩素を用いた原料ガスで形成する第５の工程と，
前記第２の機能膜について，前記第１の領域を覆う部分を除去する第６の工程と，
を含み、
前記第１の領域はサリサイド化しないことを特徴とする，半導体装置の製造方法。
【請求項５】
前記第４の工程において，前記第１の機能膜は，前記第１の保護膜をマスクとして用いられて除去され，
前記第６の工程において，前記第２の機能膜は，前記第２の領域を覆う第２の保護膜をマスクとして用いられて除去されることを特徴とする，請求項４に記載の半導体装置の製造方法。
【請求項６】
さらに，前記第６の工程の後，前記第１の機能膜について，前記第１の領域を覆う部分を除去する第７の工程と，
前記第１の領域および前記第２の領域を覆う第３の機能膜を形成する第８の工程と，
を含むことを特徴とする，請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第４の工程において，前記第１の機能膜は，前記第１の保護膜をマスクとして用いられて除去され，
前記第６の工程において，前記第２の機能膜は，前記第２の領域を覆う第２の保護膜をマスクとして用いられて除去され，
前記第７の工程において，前記第１の機能膜は，前記第２の保護膜をマスクとして用いられて除去されることを特徴とする，請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の保護膜は，前記第１の保護膜のパターン形状を反転させて得られるパターン形状を有することを特徴とする，請求項５または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置の製造方法にかかり，例えばＤＲＡＭ(Dynamic Random Access Memory)とロジック回路を混載する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭとロジック回路を混載する半導体装置の従来の製造方法を図１１〜図１４を用いて説明する。
【０００３】
まず，シリコン基板３０１に対してＮウェル３２１，Ｐウェル３２２，Ｎウェル３２３を形成し，さらに，Ｎウェル３２３の内側にセルＰウェル３２４を形成する。なお，Ｎウェル３２１およびＰウェル３２２が形成されるサイドは最終的にロジック回路領域となり，Ｎウェル３２３が形成されるサイドは最終的にメモリセルアレイ領域となる。
【０００４】
次に，複数の素子分離領域３０２，複数のトランスファゲート３０４，および不純物拡散層３３０を形成する。各トランスファゲート３０４は，上部にオフセット窒化シリコン膜（第１の窒化シリコン膜）３０３を備え，側部にサイドウォール３０５を備えている（図１１）。
【０００５】
全面に第１の酸化シリコン膜３０６を形成する。
【０００６】
保護膜（レジスト膜）３０７を成膜した後，この保護膜３０７を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた保護膜３０７によってサリサイド化しない不純物拡散層３３０が覆われる。
【０００７】
保護膜３０７をマスクとして用いて，第１の酸化シリコン膜３０６をエッチングする（図１２）。ここではエッチング液としてフッ化水素水溶液が用いられる。
【０００８】
保護膜３０７を灰化除去する。前工程において第１の酸化シリコン膜３０６が取り除かれた範囲（ロジック回路領域）に属する不純物拡散層３３０をサリサイド化する。これによって，サリサイド層３０８が形成される（図１３）。なお，サリサイドとは，シリコンを，チタンやコバルトなどの金属を用いて合金化させることであり，不純物拡散層の抵抗値を下げる効果が得られる。
【０００９】
全面に第２の窒化シリコン膜３０９を成膜し，その上に第２の酸化シリコン膜３１０を成膜する。その後，化学的機械研磨法（ＣＭＰ法）を用いて第２の酸化シリコン膜３１０の表面を平坦化する（図１４）。
【００１０】
次に，第１の窒化シリコン膜３０３，サイドウォール（窒化シリコン膜）３０５，および第２の窒化シリコン膜３０９をストッパとして利用して，トランスファゲート３０４および素子分離領域３０２に対して自己整合的にコンタクトホールを形成する（図示せず）。以降，複数の工程を経てＤＲＡＭとロジック回路を混載する半導体装置が完成する。
【００１１】
ところで，第２の窒化シリコン膜３０９の成膜には，熱化学気相析出法が採用されている。この方法によれば，狭いトランスファゲート３０４の間にも第２の窒化シリコン膜３０９を被膜性よく堆積させることが可能となる。
【００１２】
【発明が解決しようとする課題】
しかしながら，不純物拡散層３３０を，コバルトを用いてサリサイド化した場合，その後形成される第２の窒化シリコン膜３０９の膜中にコバルトが混入することが確認されている。ここで，第２の窒化シリコン膜３０９に対するコバルトの混入メカニズムについて説明する。
【００１３】
第２の窒化シリコン膜３０９を成膜する際，熱励起によってその原料ガス（SiH2Cl2,Si2Cl6等）から塩素が解離する。
【００１４】
原料ガスから解離した塩素がサリサイド層３０８中のコバルトと反応することによって，サリサイド層３０８からコバルトが塩化物として揮発する。この揮発したコバルト塩化物は，成膜中の第２の窒化シリコン膜３０９の中に取り込まれる。この結果，第２の窒化シリコン膜３０９中には，密度換算で１×１０１１ｃｍ−３オーダーのコバルトが存在することになる。
【００１５】
第２の窒化シリコン膜３０９は，半導体装置の全面に堆積するものであり，汚染に対して敏感なメモリセルアレイ領域も例外ではない。上述のように，第２の窒化シリコン膜３０９にコバルトが混入している場合，メモリセルアレイ領域において，コンタクトホールの形成処理や不純物拡散のための熱処理が行われると，コバルトがメモリセルアレイ領域の不純物拡散層３３０にまで熱拡散するおそれがある。コバルトの不純物拡散層３３０への侵入は，例えばポーズリフレッシュ時間の劣化といったメモリの性能上致命的な問題を引き起こすことになる。
【００１６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，一の領域に属するサリサイド層に含まれる金属の他の領域への拡散を阻止することが可能な半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１の領域に第１の不純物拡散層を形成し，第２の領域に第２の不純物拡散層を形成する第１の工程と，第２の不純物拡散層をサリサイド化する第２の工程と，第１の領域および第２の領域を覆う第１の機能膜を形成する第３の工程と，第１の機能膜について，第１の領域を覆う部分を除去する第４の工程と，第１の領域および第２の領域を覆う第２の機能膜を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法が提供される（請求項１）。この方法によれば，サリサイド化された第２の不純物拡散層に含まれる金属が，第３の工程において形成される第１の機能膜に含まれることとなった場合であっても，この第１の機能膜のうち第１の領域を覆う部分は第４の工程において除去される。したがって，後の工程において例えば熱処理が施されても，その金属が第１の領域において拡散することはない。
【００１８】
第２の工程において第１の領域を第１の保護膜で覆うことによって，第１の不純物拡散層をサリサイド化の対象から除外し，第２の不純物拡散層を選択的にサリサイド化することが可能となる。また，第４の工程において第２の領域を覆う第２の保護膜をマスクとして用いることによって，第１の機能膜の一部を第２の領域に残しつつ，第１の領域から正確に除去することが可能となる（請求項２）。
【００１９】
本発明の第２の観点によれば，第１の領域に第１の不純物拡散層を形成し，第２の領域に第２の不純物拡散層を形成する第１の工程と，第１の領域および第２の領域に第１の機能膜を形成する第２の工程と，第２の領域において，第２の不純物拡散層の表面の少なくとも一部が露出するように第１の機能膜を除去する第３の工程と，第２の不純物拡散層をサリサイド化する第４の工程と，第１の領域および第２の領域を覆う第２の機能膜を形成する第５の工程と，第２の機能膜について，第１の領域を覆う部分を除去する第６の工程とを含むことを特徴とする半導体装置の製造方法が提供される（請求項４）。この方法によれば，サリサイド化された第２の不純物拡散層に含まれる金属が，第５の工程において形成される第２の機能膜に含まれることとなった場合であっても，この第２の機能膜のうち第１の領域を覆う部分は第６の工程において除去される。したがって，後の工程において例えば熱処理が施されても，その金属が第１の領域において拡散することはない。
【００２０】
第４の工程において第１の領域を第１の保護膜で覆うことによって，第１の不純物拡散層をサリサイド化の対象から除外し，第２の不純物拡散層を選択的にサリサイド化することが可能となる。また，第６の工程において第２の領域を覆う第２の保護膜をマスクとして用いることによって，第２の機能膜の一部を第２の領域に残しつつ，第１の領域から正確に除去することが可能となる（請求項５）。
【００２１】
第６の工程において第２の機能膜を第１の領域から除去する際，一緒に第１の機能膜の表面部をも除去してしまう場合等には，第６の工程の後，第１の機能膜について第１の領域を覆う部分を除去する第７の工程と，第１の領域および第２の領域を覆う第３の機能膜を形成する第８の工程とを加えることが好ましい（請求項６）。この方法によれば，第１の領域において，第１の機能膜の代わりとして，膜厚の調整され，成膜状態の良好な第３の機能膜が形成されることになる。
【００２２】
第４の工程において第１の領域を第１の保護膜で覆うことによって，第１の不純物拡散層をサリサイド化の対象から除外し，第２の不純物拡散層を選択的にサリサイド化することが可能となる。また，第６の工程において第２の領域を覆う第２の保護膜をマスクとして用いることによって，第２の機能膜の一部を第２の領域に残しつつ，第１の領域から正確に除去することが可能となる。同様に，第７の工程において第２の領域を覆う第２の保護膜をマスクとして用いることによって，第１の機能膜の一部を第２の領域に残しつつ，第１の領域から正確に除去することが可能となる（請求項７）。
【００２３】
第１の保護膜と第２の保護膜は，相互に反転の関係となるようなパターン形状を有することが好ましい（請求項３，８）。第１の保護膜と第２の保護膜をパターニングするためにフォトリソグラフィ法を用いるのであれば，それぞれのパターニングに用いるフォトマスクの設計が容易となる。また，第１の保護膜と第２の保護膜がレジスト膜である場合には，それぞれについてポジティブ型とネガティブ型を採用することによって，フォトマスクを共通化することも可能となる。
【００２４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２５】
［第１の実施の形態］
本発明の第１の実施の形態にかかる半導体装置の製造方法について，図１〜図５を用いて説明する。
【００２６】
［工程１−１］シリコン基板１０１に対してＮウェル１２１，Ｐウェル１２２，Ｎウェル１２３を形成し，さらにＮウェル１２３の内側にセルＰウェル１２４を形成する。なお，Ｎウェル１２１およびＰウェル１２２が形成されるサイドは最終的にロジック回路領域（第２の領域）となり，Ｎウェル１２３が形成されるサイドは最終的にメモリセルアレイ領域（第１の領域）となる。
【００２７】
［工程１−２］複数の素子分離領域１０２，複数のトランスファゲート１０４，および不純物拡散層１３０を形成する。各トランスファゲート１０４は，上部にオフセット窒化シリコン膜（第１の窒化シリコン膜）１０３を備え，側部にサイドウォール１０５を備えている（図１）。
【００２８】
［工程１−３］全面に第１の酸化シリコン膜１０６を形成する。
【００２９】
［工程１−４］第１の保護膜（レジスト膜）１０７を成膜した後，この第１の保護膜１０７を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第１の保護膜１０７によってサリサイド化しない領域（メモリセルアレイ領域）に属する不純物拡散層（第１の不純物拡散層）１３０が覆われる。
【００３０】
［工程１−５］第１の保護膜１０７をマスクとして用いて，第１の酸化シリコン膜１０６をエッチングする（図２）。ここではエッチング液としてフッ化水素水溶液が用いられる。
【００３１】
［工程１−６］第１の保護膜１０７を灰化除去する。前工程において第１の酸化シリコン膜１０６が取り除かれた範囲（ロジック回路領域）に属する不純物拡散層（第２の不純物拡散層）１３０をサリサイド化する。これによって，サリサイド層１０８が形成される（図３）。
【００３２】
［工程１−７］全面に第２の窒化シリコン膜（第１の機能膜）１０９を成膜し，その上に第２の保護膜（レジスト膜）１１０を成膜する。そして，この第２の保護膜１１０を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第２の保護膜１１０によってロジック回路領域に属するサリサイド化された不純物拡散層１３０が覆われる。
【００３３】
［工程１−８］第２の保護膜１１０をマスクとして用いて，かつ，第１の酸化シリコン膜１０６をストッパとして用いて，第２の窒化シリコン膜１０９を等方性エッチングによって除去する（図４）。
【００３４】
［工程１−９］第２の保護膜１１０を灰化除去した後，全面に第３の窒化シリコン膜（第２の機能膜）１１１を成膜する。その上に第２の酸化シリコン膜１１２を成膜する。その後，化学的機械研磨法（ＣＭＰ法）を用いて第２の酸化シリコン膜１１２の表面を平坦化する（図５）。
【００３５】
［工程１−１０］第１の窒化シリコン膜１０３，サイドウォール（窒化シリコン膜）１０５，第２の窒化シリコン膜１０９，および第３の窒化シリコン膜１１１をストッパとして利用して，トランスファゲート１０４および素子分離領域１０２に対して自己整合的にコンタクトホールを形成する（図示せず）。以降，複数の工程を経てＤＲＡＭとロジック回路を混載する半導体装置が完成する。
【００３６】
以上のように，第１の実施の形態にかかる半導体装置の製造方法によれば，工程１−７における第２の窒化シリコン膜１０９の成膜中に，サリサイド層１０８に含まれるコバルトがこの第２の窒化シリコン膜１０９に混入する可能性があるものの，続く工程１−８において，第２の窒化シリコン膜１０９はメモリセルアレイ領域からエッチング除去される。したがって，メモリセルアレイ領域にはコバルトを含む第２の窒化シリコン膜１０９は存在しないことになる。
【００３７】
サリサイド層１０８に含まれるコバルトは，第２の窒化シリコン膜１０９の成膜開始直後に最も多く第２の窒化シリコン膜１０９に混入し，第２の窒化シリコン膜１０９の成長が進むにつれてコバルトの混入量は減少する。そして，第２の窒化シリコン膜１０９の上面付近，すなわちシリコン基板１０１から最も離れた領域にはコバルトは存在しないか，あるいは存在してもその量は無視できる程度のものとなる。これは，第２の窒化シリコン膜１０９の原料ガスとサリサイド膜１０８との間を，成長する第２の窒化シリコン膜１０９が遮蔽し，原料ガスに含まれる塩素とサリサイド膜１０８に含まれるコバルトとの反応が進まなくなるためである。
【００３８】
工程１−９において，第３の窒化シリコン膜１１１の成膜が行われるが，このときサリサイド層１０８は，第２の窒化シリコン膜１０９によって完全に覆われているため，第３の窒化シリコン膜１１１にコバルトが混入することはない。つまり，メモリセルアレイ領域は，コバルトを含まない第３の窒化シリコン膜１１１によって覆われることになる。
【００３９】
以上のように，第３の窒化シリコン膜１１１の膜中にはコバルトが存在しないため，工程１−１０以降，メモリセルアレイ領域においてコバルトが不純物拡散層１３０に侵入することはない。したがって，不純物拡散層１３０へのコバルトの侵入に起因するポーズリフレッシュ時間特性の劣化も防止される。
【００４０】
なお，第１の保護膜１０７と第２の保護膜１１０について，それぞれ工程１−４および工程１−７において次のようにパターニングすることが半導体装置の製造工程を簡素化する上で好ましい。
【００４１】
例えば，第１の保護膜１０７をポジティブ型のレジストによって形成し，第２の保護膜１１０をネガティブ型のレジストによって形成する。そして，同一のフォトマスクを用いてそれぞれを露光しパターニングする。この方法によれば，２種類のフォトマスクを用意することなく，サリサイド化しない領域を覆う第１の保護膜１０７（図２）と，サリサイド化する領域を覆う第２の保護膜１１０（図４）を形成することが可能となる。
【００４２】
また，第１の保護膜１０７および第２の保護膜１１０を同一型のレジストによって形成する場合には，相互に逆パターンを有するフォトマスクを２種類用意し，それぞれを用いて第１の保護膜１０７，第２の保護膜１１０を露光する。この場合，一方のフォトマスクのパターン設計に基づいて他のフォトマスクのパターンを設計することが可能となり，設計コストの低減が実現する。
【００４３】
［第２の実施の形態］
本発明の第２の実施の形態にかかる半導体装置の製造方法を図６〜図１０を用いて説明する。
【００４４】
［工程２−１］シリコン基板２０１に対してＮウェル２２１，Ｐウェル２２２，Ｎウェル２２３を形成し，さらにＮウェル２２３の内側にセルＰウェル２２４を形成する。なお，Ｎウェル２２１およびＰウェル２２２が形成されるサイドは最終的にロジック回路領域となり，Ｎウェル２２３が形成されるサイドは最終的にメモリセルアレイ領域となる。
【００４５】
［工程２−２］複数の素子分離領域２０２，複数のトランスファゲート２０４，および不純物拡散層２３０を形成する。各トランスファゲート２０４は，上部にオフセット窒化シリコン膜（第１の窒化シリコン膜）２０３を備えている。さらに，全面に第１の酸化シリコン膜２０５および第２の窒化シリコン膜（第１の機能膜）２０６を順次堆積させる（図６）。
【００４６】
［工程２−３］第１の保護膜（レジスト膜）２０７を成膜した後，この第１の保護膜２０７を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第１の保護膜２０７によってサリサイド化しない領域（メモリセルアレイ領域）に属する不純物拡散層（第１の不純物拡散層）２３０が覆われる。
【００４７】
［工程２−４］第１の保護膜２０７をマスクとして用いて，第２の窒化シリコン膜２０６と第１の酸化シリコン膜２０５を異方的にエッチングする。これによって，各トランスファゲート２０４の側部にサイドウォール２０８が形成される（図７）。
【００４８】
［工程２−５］第１の保護膜２０７を灰化除去する。前工程において第２の窒化シリコン膜２０６と第１の酸化シリコン膜２０５が取り除かれた範囲（ロジック回路領域）に属する不純物拡散層（第２の不純物拡散層）２３０をサリサイド化する。これによって，サリサイド層２０９が形成される（図８）。
【００４９】
［工程２−６］全面に第３の窒化シリコン膜（第２の機能膜）２１０を成膜し，その上に第２の保護膜（レジスト膜）２１１を成膜する。そして，この第２の保護膜２１１を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第２の保護膜２１１によってロジック回路領域に属するサリサイド化された不純物拡散層２３０が覆われる。
【００５０】
［工程２−７］第２の保護膜２１１をマスクとして用いて，かつ，第１の酸化シリコン膜２０５をストッパとして用いて，第３の窒化シリコン膜２１０および第２の窒化シリコン膜２０６を等方性エッチングによってメモリセルアレイ領域から完全に除去する（図９）。
【００５１】
［工程２−８］第２の保護膜２１１を灰化除去した後，全面に第４の窒化シリコン膜（第３の機能膜）２１２を成膜する。その上に第２の酸化シリコン膜２１３を成膜する。その後，化学的機械研磨法（ＣＭＰ法）を用いて第２の酸化シリコン膜２１３の表面を平坦化する（図１０）。
【００５２】
［工程２−９］第１の窒化シリコン膜２０３，サイドウォール（第２の窒化シリコン膜２０６）２０８，第３の窒化シリコン膜２１０，および第４の窒化シリコン膜２１２をストッパとして利用して，トランスファゲート２０４および素子分離領域２０２に対して自己整合的にコンタクトホールを形成する（図示せず）。以降，複数の工程を経てＤＲＡＭとロジック回路を混載する半導体装置が完成する。
【００５３】
以上のように，第２の実施の形態にかかる半導体装置の製造方法によれば，工程２−６における第３の窒化シリコン膜２１０の成膜中に，サリサイド層２０９に含まれるコバルトがこの第３の窒化シリコン膜２１０に混入する可能性があるものの，続く工程２−７において，第３の窒化シリコン膜２１０はメモリセルアレイ領域からエッチング除去される。したがって，メモリセルアレイ領域にはコバルトを含む第３の窒化シリコン膜２１０は存在しないことになる。
【００５４】
さらに，工程２−８において，第４の窒化シリコン膜２１２の成膜が行われるが，このときサリサイド層２０９は，第３の窒化シリコン膜２１０によって完全に覆われているため，第４の窒化シリコン膜２１２にコバルトが混入することはない。つまり，メモリセルアレイ領域は，コバルトを含まない第４の窒化シリコン膜２１２によって覆われることになる。
【００５５】
以上のように，第４の窒化シリコン膜２１２の膜中にはコバルトが存在しないため，工程２−９以降，メモリセルアレイ領域においてコバルトが不純物拡散層２３０に侵入することはない。したがって，不純物拡散層２３０へのコバルトの侵入に起因するポーズリフレッシュ時間特性の劣化も防止される。
【００５６】
なお，第１の保護膜２０７と第２の保護膜２１１については，それぞれ工程２−３および工程２−６において次のようにパターニングすることが半導体装置の製造工程を簡素化する上で好ましい。
【００５７】
例えば，第１の保護膜２０７をポジティブ型のレジストによって形成し，第２の保護膜２１１をネガティブ型のレジストによって形成する。そして，同一のフォトマスクを用いてそれぞれを露光しパターニングする。この方法によれば，２種類のフォトマスクを用意することなく，サリサイド化しない領域を覆う第１の保護膜２０７（図７）と，サリサイド化する領域を覆う第２の保護膜２１１（図９）を形成することが可能となる。
【００５８】
また，第１の保護膜２０７および第２の保護膜２１１を同一型のレジストによって形成する場合には，相互に逆パターンを有するフォトマスクを２種類用意し，それぞれを用いて第１の保護膜２０７，第２の保護膜２１１を露光する。この場合，一方のフォトマスクのパターン設計に基づいて他のフォトマスクのパターンを設計することが可能となり，設計コストの低減が実現する。
【００５９】
ところで，第２の実施の形態にかかる半導体装置の製造方法によれば，第３の窒化シリコン膜２１０および第２の窒化シリコン膜２０６は，工程２−７において，等方性エッチングによってメモリセルアレイ領域から完全に除去される。この他，工程２−７において，メモリセルアレイ領域から第３の窒化シリコン膜２１０を完全に除去し，第２の窒化シリコン膜２０６を第１の酸化シリコン膜２０５上に所定の膜厚分残すようにしてもよい。ここで残る第２の窒化シリコン膜２０６の膜厚は，後の工程でコンタクトホールを形成する際に第２の窒化シリコン膜２０６がエッチングストッパとして機能するように調整される。
【００６０】
上述のように，工程２−８において成膜される第４の窒化シリコン膜２１２は，メモリセルアレイ領域にコンタクトホールを形成する際のエッチングストッパとして利用されるものである。この点，工程２−７において第２の窒化シリコン膜２０６を所定膜厚分残すようにすれば，工程２−８において第４の窒化シリコン膜２１２を成膜する必要がなくなり，結果として製造工程の簡素化が実現する。
【００６１】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６２】
【発明の効果】
以上説明したように，本発明によれば，サリサイド化された第２の不純物拡散層に含まれる金属が，第１の領域に属する第１の不純物拡散層に侵入することは無くなる。したがって，良好な特性を有する半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置の製造工程（１）を説明する半導体装置の断面図である。
【図２】本発明の第１の実施の形態にかかる半導体装置の製造工程（２）を説明する半導体装置の断面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置の製造工程（３）を説明する半導体装置の断面図である。
【図４】本発明の第１の実施の形態にかかる半導体装置の製造工程（４）を説明する半導体装置の断面図である。
【図５】本発明の第１の実施の形態にかかる半導体装置の製造工程（５）を説明する半導体装置の断面図である。
【図６】本発明の第２の実施の形態にかかる半導体装置の製造工程（１）を説明する半導体装置の断面図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の製造工程（２）を説明する半導体装置の断面図である。
【図８】本発明の第２の実施の形態にかかる半導体装置の製造工程（３）を説明する半導体装置の断面図である。
【図９】本発明の第２の実施の形態にかかる半導体装置の製造工程（４）を説明する半導体装置の断面図である。
【図１０】本発明の第２の実施の形態にかかる半導体装置の製造工程（５）を説明する半導体装置の断面図である。
【図１１】従来の半導体装置の製造工程（１）を説明する半導体装置の断面図である。
【図１２】従来の半導体装置の製造工程（２）を説明する半導体装置の断面図である。
【図１３】従来の半導体装置の製造工程（３）を説明する半導体装置の断面図である。
【図１４】従来の半導体装置の製造工程（４）を説明する半導体装置の断面図である。
【符号の説明】
１０１：シリコン基板
１０２：素子分離領域
１０３：オフセット窒化シリコン膜
１０４：トランスファゲート
１０５：サイドウォール
１０６：第１の酸化シリコン膜
１０７：第１の保護膜
１０８：サリサイド層
１０９：第２の窒化シリコン膜
１１０：第２の保護膜
１１１：第３の窒化シリコン膜
１１２：第２の酸化シリコン膜
１２１：Ｎウェル
１２２：Ｐウェル
１２３：Ｎウェル
１２４：セルＰウェル
１３０：不純物拡散層
２０１：シリコン基板
２０２：素子分離領域
２０３：オフセット窒化シリコン膜
２０４：トランスファゲート
２０５：第１の酸化シリコン膜
２０６：第２の窒化シリコン膜
２０７：第１の保護膜
２０８：サイドウォール
２０９：サリサイド層
２１０：第３の窒化シリコン膜
２１１：第２の保護膜
２１２：第４の窒化シリコン膜
２１３：第２の酸化シリコン膜
２２１：Ｎウェル
２２２：Ｐウェル
２２３：Ｎウェル
２２４：セルＰウェル
２３０：不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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