(57)【特許請求の範囲】
【請求項１】
互いに逆相の第１および第２アナログ信号がそれぞれ入力される第１および第２スイッチトキャパシタ回路を含む積分回路またはサンプルホールド回路を備える、差動入力型のＡ／Ｄ変換器であって、
前記第１スイッチトキャパシタ回路は、
第１サンプリングキャパシタと、
前記第１アナログ信号が入力される前記第１入力端子と前記第１サンプリングキャパシタの一端との間に接続され第１のタイミングでオンする第１スイッチと、
前記第１サンプリングキャパシタの前記一端と基準電源との間に接続され第２のタイミングでオンする第２スイッチとを含み、
前記第２スイッチトキャパシタ回路は、
第２サンプリングキャパシタと、
前記第２アナログ信号が入力される前記第２入力端子と前記第２サンプリングキャパシタの一端との間に接続され前記第１のタイミングでオンする第３スイッチと、
前記第２サンプリングキャパシタの前記一端と前記基準電源との間に接続され前記第２のタイミングでオンする第４スイッチとを含み、
当該Ａ／Ｄ変換器は、
前記第１スイッチがオンしたときに前記第１入力端子に生じるキックバックノイズを打ち消す信号を、前記第１のタイミングで前記第１入力端子に供給する第１ノイズキャンセル回路と、
前記第３スイッチがオンしたときに前記第２入力端子に生じるキックバックノイズを打ち消す信号を、前記第１のタイミングで前記第２入力端子に供給する第２ノイズキャンセル回路とをさらに備える、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器であって、
前記第１ノイズキャンセル回路は、
第１キャパシタと、
前記第１入力端子と前記第１キャパシタの一端との間に接続され、それぞれ前記第１および第２のタイミングでオンする第５および第６スイッチと、
前記第２入力端子と前記第１キャパシタの他端との間に接続され前記第２のタイミングでオンする第７スイッチと、
前記基準電源と前記第１キャパシタの前記他端との間に接続され前記第１のタイミングでオンする第８スイッチとを含み、
前記第２ノイズキャンセル回路は、
第２キャパシタと、
前記第２入力端子と前記第２キャパシタの一端との間に接続され、それぞれ前記第１および第２のタイミングでオンする第９および第１０スイッチと、
前記第１入力端子と前記第２キャパシタの他端との間に接続され前記第２のタイミングでオンする第１１スイッチと、
前記基準電源と前記第２キャパシタの前記他端との間に接続され前記第１のタイミングでオンする第１２スイッチとを含む
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１記載のＡ／Ｄ変換器であって、
前記第１ノイズキャンセル回路は、
前記第１入力端子に接続する一端を有する第１キャパシタと、
前記第２入力端子と前記第１キャパシタの他端との間に接続され前記第２のタイミングでオンする第５スイッチと、
前記基準電源と前記第１キャパシタの前記他端との間に接続され前記第１のタイミングでオンする第６スイッチとを含み、
前記第２ノイズキャンセル回路は、
前記第２入力端子に接続する一端を有する第２キャパシタと、
前記第１入力端子と前記第２キャパシタの他端との間に接続され前記第２のタイミングでオンする第７スイッチと、
前記基準電源と前記第２キャパシタの前記他端との間に接続され前記第１のタイミングでオンする第８スイッチとを含む
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
オーバーサンプリング方式で動作するＡ／Ｄ変換器であることを特徴とする請求項２または請求項３記載のＡ／Ｄ変換器。
【請求項５】
請求項４記載のＡ／Ｄ変換器であって、
前記第１キャパシタの容量値は、前記第１サンプリングキャパシタの容量値とほぼ同じであり、
前記第２キャパシタの容量値は、前記第２サンプリングキャパシタの容量値とほぼ同じである
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項１から請求項５のいずれか記載のＡ／Ｄ変換器であって、
前記第１および第２スイッチトキャパシタそれぞれの前段にローパスフィルタをさらに備え、
前記第１および第２アナログ信号はそれぞれ前記ローパスフィルタを介して前記第１および第２入力端子に入力される
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項１から請求項６のいずれか記載のＡ／Ｄ変換器であって、
当該Ａ／Ｄ変換器は、他のディジタル回路と同一のチップ上に形成されており、
前記第１および第２のタイミングは、前記ディジタル回路の動作タイミングを規定するクロック信号のレベル遷移のタイミングからずらして設定されている
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の入力部にスイッチトキャパシタ回路を有する積分回路を備えるアナログ・ディジタル変換器（Ａ／Ｄ変換器）に関するものである。
【背景技術】
【０００２】
アナログ信号をデルタシグマ（ΔΣ）変調によって１ビットのディジタル信号に変換する技術は、アナログ・ディジタル変換器（Ａ／Ｄ変換器）の分野で広く知られている。デルタシグマ変調回路は、積分回路および量子化器を含んで構成されるが、従来よりその積分回路としては、スイッチトキャパシタ積分回路が多く用いられている（例えば下記の非特許文献１）。
【０００３】
【非特許文献１】アナログデバイセズ著「ＯＰアンプによる信号処理の応用技術  ＯＰアンプ大全第２巻」ＣＱ出版社、２００５年２月１日、ｐ．１１５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アナログ信号の入力部にスイッチトキャパシタ積分回路が用いられたＡ／Ｄ変換器では、当該Ａ／Ｄ変換器にアナログ信号を入力するドライバ回路が、そのスイッチトキャパシタ回路に接続される。その場合、スイッチトキャパシタ回路内のサンプリングキャパシタを急速に充電する際に、スパイク状のノイズ（「キックバックノイズ」と呼ばれる）が生じ、それがアナログ信号波形に重畳するという問題が生じる（詳細は後述する）。そうなると入力されるアナログ信号の精度が損なわれるため、Ａ／Ｄ変換の精度劣化を引き起こす。
【０００５】
この問題を解決する手法としては、上記ドライバ回路の駆動能力を上げることや、非特許文献１で提案されているようにＡ／Ｄ変換器の入力部に、電荷の過渡的な流出入を補うための容量素子およびこの容量素子に起因して前段のアンプ出力が発振することを防止するための抵抗から成る回路（図８の回路「ＬＰＦ」参照）を設けること等が考えられる。しかしそのいずれの手法も、回路の形成面積の増大を伴う点で好ましくない。なお本明細書では、上記の容量素子（Ｃ）および抵抗素子（Ｒ）からなる回路を、説明の便宜上「ＲＣローパスフィルタ」と称する。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、スイッチトキャパシタ積分回路を備えるＡ／Ｄ変換器において、回路の形成面積の増加を抑制しつつ、キックバックノイズの影響を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＡ／Ｄ変換器には、差動入力信号を構成する第１および第２アナログ信号が入力される。その入力初段部となる積分器は、第１および第２アナログ信号がそれぞれ入力される第１および第２スイッチトキャパシタ回路と、そのスイッチング動作に起因して発生するキックバックノイズを打ち消す信号を生成するノイズキャンセル回路とを備える。
【発明の効果】
【０００８】
本発明によれば、第１および第２スイッチトキャパシタ回路で発生するキックバックノイズはノイズキャンセル回路が発生する信号により打ち消される。よって第１および第２入力信号におけるキックバックノイズの影響は抑制される。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
図１は、本発明に係るＡ／Ｄ変換器の一例を示すブロック図である。同図の如く当該Ａ／Ｄ変換器は、デルタシグマ変調回路ＤＳＭ、ディジタルフィルタＤＦにより構成されている。それらの動作タイミングは、クロックドライバＣＤにより生成されるクロック信号により規定される。デルタシグマ変調回路ＤＳＭは、図１の如く、積分器Ｍ１〜Ｍ３、加算器Ｋ１，Ｋ２、アンプＡ１〜Ａ３、量子化器ＱおよびフィードバックＤ／Ａ変調回路ＦＢから構成されている。なお図１のブロック図においては、アンプＡ１〜Ａ３を図示しているが、実際にはそれらに代えて、例えば電圧変化を容量比を用いて増幅する回路など、アンプと等価な機能を有するものに置き換えてもよい。つまり本発明が適用されるＡ／Ｄ変換器は、図１のようにアンプを使用したもの限定されない。
【００１０】
Ａ／Ｄ変換の対象となるアナログ入力信号は、ドライバ回路ＤＲを介して当該Ａ／Ｄ変換回路に入力される。つまりドライバ回路ＤＲは、アナログ入力信号に対してＡ／Ｄ変換器よりも前段に設けられ、当該アナログ入力信号をＡ／Ｄ変換器に送るものである。Ａ／Ｄ変換器のデルタシグマ変調回路ＤＳＭに入力されたアナログ入力信号は、縦続接続した積分器Ｍ１〜Ｍ３にて積分される。最後段の積分器Ｍ３の出力は加算器Ｋ２へと入力される。当該加算器Ｋ２へはさらに、積分器Ｍ１，Ｍ２の出力がそれぞれアンプＡ２，Ａ３を通して入力されると共に、後述するフィードバックＤ／Ａ変換器ＦＢの出力がアンプＡ１を通して入力される。そして加算器Ｋ２がそれらを加算して得た信号は、量子化器Ｑへと入力される。量子化器Ｑは、例えば加算器Ｋ２の出力電圧が０Ｖ以上であるとき「１」、同じく０Ｖ未満のとき「０」の出力するコンパレータである。また量子化器Ｑの出力は、フィードバックＤ／Ａ変換器ＦＢを通して、初段の積分器Ｍ１の入力側に設けられた加算器Ｋ１に帰還される。量子化器Ｑの出力はさらに、ディジタルフィルタＤＦに入力され、それを通してディジタルの出力信号として出力される。
【００１１】
後の説明で明らかになるが、この実施の形態において本発明は、オーバーサンプリング方式のデルタシグマ変調回路ＤＳＭのアナログ入力部、すなわちドライバ回路ＤＲ、加算器Ｋ１および初段の積分器Ｍ１から成る回路に適用される。以下では、加算器Ｋ１および初段の積分器Ｍ１の機能を含む回路を「初段積分器ＭＭ１」と称する。また本発明に係る積分器Ｍ１は差動入力型のものである。つまり積分器Ｍ１へ入力されるアナログ信号は、アナログの差動信号である。
【００１２】
即ち、図１での説明は省略したが、実際には、例えば図２に示すように初段積分器ＭＭ１の前段には、差動信号を生成するドライバ回路ＤＲが設けられる。このドライバ回路ＤＲは、シングルエンドのアナログ信号Ｖｉを受けて、それと同相の信号Ｖｉｐおよび逆相の信号Ｖｉｎから成る差動信号を生成して初段積分器ＭＭ１に入力する。
【００１３】
図３は、本発明に係るＡ／Ｄ変換器の入力部に用いられる初段積分器ＭＭ１の構成を示す図である。上記のように、ドライバ回路ＤＲは通常のアナログ入力信号Ｖｉに基づいて差動信号Ｖｉｐ，Ｖｉｎを生成するものである。より詳細には、ドライバ回路ＤＲは反転アンプ等（不図示）を用いてアナログ入力信号Ｖｉから差動信号Ｖｉｐ０，Ｖｉｐ０を生成し、バッファ回路Ｂ１，Ｂ２によりそれらの駆動能力が高められた差動信号Ｖｉｐ，Ｖｉｎを初段積分器ＭＭ１に供給する。
【００１４】
以下、説明の便宜上、初段積分器ＭＭ１に入力される信号Ｖｉｐを「第１入力信号」と称し、その逆相の信号Ｖｉｎを「第２入力信号」と称する。なお、第１および第２入力信号Ｖｉｎ，Ｖｉｎの基準電圧Ｖｃｏｍは、例えばアナログ電源電圧の１／２等の電圧が考えられる。
【００１５】
図３に示すように、初段積分器ＭＭ１は、演算増幅器ＯＰ、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２並びにフィードバックコンデンサＣｆ１，Ｃｆ２から成る、差動入力型の積分回路を備えている。第１入力端子ＩＮ１に入力される第１入力信号Ｖｉｐは、第１スイッチトキャパシタ回路ＳＣ１に供給され、第２入力端子ＩＮ２に入力される第２入力信号Ｖｉｎは、第２スイッチトキャパシタ回路ＳＣ２に供給される。第１スイッチトキャパシタ回路ＳＣ１は、サンプリングキャパシタＣｓ１およびスイッチＳＷ１〜ＳＷ４により構成され、第２スイッチトキャパシタ回路ＳＣ２は、サンプリングキャパシタＣｓ２およびスイッチＳＷ５〜ＳＷ８により構成される。
【００１６】
第１スイッチトキャパシタ回路ＳＣ１において、スイッチＳＷ１は、第１入力端子ＩＮ１とサンプリングキャパシタＣｓ１の一端との間に接続される。スイッチＳＷ２はサンプリングキャパシタＣｓ１の当該一端と基準電圧Ｖｃｏｍの電源（基準電源）との間に接続される。スイッチＳＷ３は、サンプリングキャパシタＣｓ１の他端と基準電源との間に接続する。スイッチＳＷ４は、サンプリングキャパシタＣｓ１の当該他端と演算増幅器ＯＰの非反転入力端子との間に接続される。
【００１７】
また第２スイッチトキャパシタ回路ＳＣ２において、スイッチＳＷ５は、第２入力端子ＩＮ２とサンプリングキャパシタＣｓ２の一端との間に接続される。スイッチＳＷ６はサンプリングキャパシタＣｓ２の当該一端と基準電源との間に接続される。スイッチＳＷ７は、サンプリングキャパシタＣｓ２の他端と基準電源との間に接続する。スイッチＳＷ８は、サンプリングキャパシタＣｓ２の当該他端と演算増幅器ＯＰの反転入力端子との間に接続される。
【００１８】
スイッチＳＷ１〜ＳＷ８は、互いに相補な関係の（活性期間が重ならない）クロック信号φ，／φに基づいて駆動される。本実施の形態では、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７は、クロック信号φがＨレベルのときにオンし、スイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８は、クロック信号／φがＨレベルのときにオンするものとする（図４および図６参照）。クロック信号φ，／φは互いに相補であるので、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７と、スイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８とは交互にオンすることとなる。
【００１９】
ここで第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２による第１および第２入力信号Ｖｉｐ，Ｖｉｎのサンプリング動作について説明する。サンプリング周期は、クロック信号φ，／φの周期となるが、その１周期のうちクロック信号φがＨレベルになる期間を「サンプリング周期の前半」、クロック信号／φがＨレベルになる期間を「サンプリング周期の後半」と定義する。
【００２０】
第１スイッチトキャパシタ回路ＳＣ１における第１入力信号Ｖｉｐのサンプリング動作では、サンプリング周期の前半で第１入力信号Ｖｉｐに応じた電荷がサンプリングキャパシタＣｓ１に蓄えられ、サンプリング周期の後半でその電荷が積分回路のフィードバックコンデンサＣｆ１に伝達される。同様に、第２スイッチトキャパシタ回路ＳＣ２では、サンプリング周期の前半で第２入力信号Ｖｉｎに応じた電荷がサンプリングキャパシタＣｓ２に蓄えられ、サンプリング周期の後半でその電荷が積分回路のフィードバックコンデンサＣｆ２に伝達される。
【００２１】
以上のスイッチトキャパシタ積分回路の構成は、従来から初段積分器ＭＭ１に用いられていたものと同様である。一方、本発明に係る初段積分器ＭＭ１は、それに加えて、図３の如く第１および第２入力端子ＩＮ２に接続したノイズキャンセル回路ＮＣを備える。即ち、当該ノイズキャンセル回路ＮＣは、初段積分器ＭＭ１の第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２とドライバ回路ＤＲとの間に接続されている。このノイズキャンセル回路ＮＣは、第１スイッチトキャパシタ回路ＳＣ１，ＳＣ２の動作に起因するキックバックノイズを打ち消すことで、第１入力信号Ｖｉｐおよび第２入力信号Ｖｉｎのそれぞれに対する当該ノイズの影響を抑えるものである。
【００２２】
なお、図３に示す容量成分Ｃｐは、それぞれ第１および第２入力端子ＩＮ１，ＩＮ２が接続する配線に付随する寄生容量を表している。
【００２３】
ここで、上記「キックバックノイズ」について説明する。図４は従来の初段積分器ＭＭ１（即ち図３においてノイズキャンセル回路ＮＣを有さないもの）の動作を示すタイミング図である。第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２は、基本的に同様の動作を行うため、ここでは第１スイッチトキャパシタ回路ＳＣ１の動作を代表的に示す。
【００２４】
先に述べたように、第１スイッチトキャパシタ回路ＳＣ１では、サンプリング周期Ｔｓの後半で、スイッチＳＷ１，ＳＷ３がオフ、スイッチＳＷ２，ＳＷ４がオンになり、サンプリングキャパシタＣｓ１の電荷がフィードバックコンデンサＣｆ１に伝達される。そのときのサンプリングキャパシタＣｓ１は、電荷が蓄積されていない状態になる。そのため、次のサンプリング周期Ｔｓの先頭でスイッチＳＷ１，ＳＷ３がオン、スイッチＳＷ２，ＳＷ４がオフに切り換わったとき、第１入力信号Ｖｉｐの電荷がサンプリングキャパシタＣｓ１に移動し、図４の如くサンプリング周期の先頭で、第１入力信号Ｖｉｐのレベルに瞬時的なスパイク状の変動ＫＢが生じる。この変動ＫＢが「キックバックノイズ」である。説明は省略するが、第２スイッチトキャパシタ回路ＳＣ２でも、スイッチＳＷ５，ＳＷ７がオンするとき（サンプリング周期Ｔｓの先頭）、第２入力信号Ｖｉｎに同様のキックバックノイズが生じる。
【００２５】
スイッチＳＷ１，ＳＷ３がオンしたときに第１入力端子ＩＮ１からサンプリングキャパシタＣｓ１へ流出する電荷量は、Ｃｓ１・（Ｖｉｐ−Ｖｃｏｍ）である。それにより生じるキックバックノイズＫＢの大きさをΔＶ［ＫＢ］とすると、
【００２６】
【数１】
0004966777.tif 000002
【００２７】
と表すことができる。本発明に係る初段積分器ＭＭ１には、このキックバックノイズの対策として、ノイズキャンセル回路ＮＣが設けられている。
【００２８】
上記のように、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２は、サンプリング周期を規定するクロック信号に応じて各スイッチの接続が切り換わる際にキックバックノイズを発生させる。ノイズキャンセル回路ＮＣも複数のスイッチを備えており、同じくクロック信号に応じてそれら各スイッチの接続を切り換えることにより、上記キックバックノイズとは逆極性のキックバックノイズを発生させ、それによって前者のノイズをキャンセルする。
【００２９】
図５は、実施の形態１に係るＡ／Ｄ変換器の入力部に用いられる初段積分器ＭＭ１の構成を示す図であり、第１ノイズキャンセル回路ＮＣ１の具体的な回路構成例を示している。本実施の形態において、ノイズキャンセル回路ＮＣは、第１入力信号Ｖｉｐにおけるキックバックノイズを打ち消す第１ノイズキャンセル回路ＮＣ１と、第２入力信号Ｖｉｎにおけるキックバックノイズを打ち消す第２ノイズキャンセル回路ＮＣ２とから構成される。
【００３０】
本実施の形態では図５の如く、第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２は、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２とほぼ同じ回路構成を有しており、それぞれ１つのキャパシタと４つのスイッチにより構成される。
【００３１】
即ち、第１ノイズキャンセル回路ＮＣ１は、キャパシタＣ１とそれに接続するスイッチＳＷ９〜ＳＷ１２により構成される。キャパシタＣ１の容量値は、サンプリングキャパシタＣｓ１と同じに設定される。キャパシタＣ１の一端は、互いに並列接続したスイッチＳＷ１１，ＳＷ１２を介して第１入力端子ＩＮ１に接続される。当該キャパシタＣ１の他端は、スイッチＳＷ９を通して第２入力端子ＩＮ２に接続されると共に、スイッチＳＷ１０を通して基準電源（基準電圧Ｖｃｏｍ）に接続される。
【００３２】
同様に、第２ノイズキャンセル回路ＮＣ２は、キャパシタＣ２とそれに接続するスイッチＳＷ１３〜ＳＷ１６により構成される。キャパシタＣ２の容量値は、サンプリングキャパシタＣｓ２と同じに設定される。キャパシタＣ２の一端は、互いに並列接続したスイッチＳＷ１５，ＳＷ１６を介して第２入力端子ＩＮ２に接続される。当該キャパシタＣ２の他端は、スイッチＳＷ１３を通して第１入力端子ＩＮ１に接続されると共に、スイッチＳＷ１４を通して基準電源（基準電圧Ｖｃｏｍ）に接続される。
【００３３】
スイッチＳＷ９〜ＳＷ１６のうち、スイッチＳＷ１０，ＳＷ１２，ＳＷ１４，ＳＷ１６は、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７と同様に、サンプリング周期Ｔｓの前半にオンする。またスイッチＳＷ９，ＳＷ１１，ＳＷ１３，ＳＷ１５は、スイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８と同様に、サンプリング周期Ｔｓの後半にオンする。
【００３４】
図６は、実施の形態１に係る初段積分器ＭＭ１の動作を示すタイミング図である。第１スイッチトキャパシタ回路ＳＣ１および第１ノイズキャンセル回路ＮＣ１の組と、第２スイッチトキャパシタ回路ＳＣ２および第２ノイズキャンセル回路ＮＣ２の組とは、基本的に同様の動作を行うので、ここでは前者の動作を代表的に示す。また説明の便宜のため、図５に示すように、キャパシタＣ１とスイッチＳＷ９，ＳＷ１０との間の接続ノードをノードＮ１、キャパシタＣ１とスイッチＳＷ１１，ＳＷ１２との間の接続ノードをノードＮ２と定義する。
【００３５】
第１ノイズキャンセル回路ＮＣ１において、サンプリング周期Ｔｓの後半では、スイッチＳＷ９，ＳＷ１１がオン、スイッチＳＷ１０，ＳＷ１２がオフであるので、ノードＮ１は第２入力信号Ｖｉｎのレベルになり、ノードＮ２は第１入力信号Ｖｉｐのレベルになる。そして次のサンプリング周期ＴｓになりスイッチＳＷ９，ＳＷ１１がオフ、スイッチＳＷ１０，ＳＷ１２がオンに切り換わると、ノードＮ１の電圧は第２入力信号Ｖｉｎのレベルから基準電圧Ｖｃｏｍに変化する。このときキャパシタＣ１を介するノードＮ１，Ｎ２間の容量結合により、ノードＮ１の電圧変化に応じてノードＮ２の電圧も変化する。その結果、スイッチＳＷ１２を通してノードＮ２から第１入力端子ＩＮ１へ電荷が流れ込む。その電荷量はＣ１・（Ｖｃｏｍ−Ｖｉｎ）であり、当該電荷はサンプリング周期の先頭で、第１入力端子ＩＮ１に図６のような電圧変動ＫＢＣを生じさせようとする。
【００３６】
なお、後述するように、このときノードＮ２から第１入力端子ＩＮ１へ流れ込む電荷は、キックバックノイズＫＢに伴う電荷の第１入力端子ＩＮ１からの流出によって打ち消されるので、実際には電圧変動ＫＢＣもキックバックノイズＫＢも殆ど生じない。図６では説明の便宜上、電圧変動ＫＢＣの両方を明示している。
【００３７】
スイッチＳＷ１０，ＳＷ１２がオンに切り換わるタイミングでは、スイッチＳＷ１，ＳＷ３がオンになるので、上で説明した従来例と同様に、第１入力端子ＩＮ１からサンプリングキャパシタＣｓ１に向けて、Ｃｓ１・（Ｖｉｐ−Ｖｃｏｍ）の電荷が流出する。この電荷は、図６に示すキックバックノイズＫＢを生じさせようとする。
【００３８】
図６から分かるように、第１ノイズキャンセル回路ＮＣ１が第１入力端子ＩＮ１に生じさせようとする電圧変動ＫＢＣの正負の向きは、キックバックノイズＫＢとは逆である。キックバックノイズＫＢは第１入力端子ＩＮ１からサンプリングキャパシタＣｓ１へ電荷が流れ出ることにより生じるが、それと同じタイミングで第１ノイズキャンセル回路ＮＣ１から第１入力端子ＩＮ１へ電荷が流れ込むため、キックバックノイズＫＢが打ち消される。よって電圧変動ＫＢＣは、キックバックノイズＫＢを打ち消す「ノイズキャンセル信号」として機能する。
【００３９】
上記のとおり、図６では説明の便宜上、キックバックノイズＫＢおよびノイズキャンセル信号ＫＢＣの両方を明示しているが実際にはその両者は相殺し合い、第１入力信号Ｖｉｐは、キックバックノイズＫＢおよびノイズキャンセル信号ＫＢＣの影響の殆どない、なだらかな波形となる。以下、その詳細を説明する。
【００４０】
第１入力端子ＩＮ１において、キックバックノイズＫＢを生じさせる電荷の流出は、Ｃｓ１・（Ｖｉｐ−Ｖｃｏｍ）であり、ノイズキャンセル信号ＫＢＣに伴う電荷の流入はＣ１・（Ｖｃｏｍ−Ｖｉｎ）である。よって、それらの電荷の移動が生じたときの第１入力端子ＩＮ１の電圧の変化ΔＶ［ＩＮ１］は、
【００４１】
【数２】
0004966777.tif 000003
【００４２】
と表される。
【００４３】
ここで、式（２）におけるＶｉｐはスイッチＳＷ１がオンしたとき（サンプリング周期の先頭）の値であり、ＶｉｎはスイッチＳＷ９がオフになる直前（サンプリング周期Ｔｓの後半）の値であるので、その間には最大でサンプリング周期Ｔｓの１／２の時間的なずれを有し得る。しかし当該Ａ／Ｄ変換器はオーバーサンプリング方式であるので、サンプリング周波数（１／Ｔｓ）は、第１および第２入力信号Ｖｉｐ，Ｖｉｎの周波数の数倍〜数十倍である。よって１サンプリング周期Ｔｓ内での第１および第２入力信号Ｖｉｐ，Ｖｉｎの値の変化は少ない。さらに第１および第２入力信号Ｖｉｐ，Ｖｉｎは差動信号を構成しているので、式（２）においては（Ｖｉｐ−Ｖｃｏｍ）≒（Ｖｉｎ−Ｖｃｏｍ）の関係が成り立つ。
【００４４】
さらに本実施の形態では、Ｃ１，Ｃｓ１は同じ値に設定されている。よって式（２）において、｛Ｃｓ１・（Ｖｉｐ−Ｖｃｏｍ）−Ｃ１・（Ｖｉｎ−Ｖｃｏｍ）｝≒０とできるので、ΔＶ［ＩＮ１］≒０となる。
【００４５】
以上のように、本実施の形態によれば、第１スイッチトキャパシタ回路ＳＣ１の動作に起因して発生するキックバックノイズＫＢは、第１ノイズキャンセル回路ＮＣ１が発生するノイズキャンセル信号ＫＢＣにより打ち消さる。従って第１入力信号ＶｉｐにおけるキックバックノイズＫＢの影響は抑制される。また説明は省略したが、同様に、第２スイッチトキャパシタ回路ＳＣ２により生じるキックバックノイズＫＢは、第２ノイズキャンセル回路ＮＣ２が発生するノイズキャンセル信号ＫＢＣにより打ち消される。従って第２入力信号ＶｉｎにおけるキックバックノイズＫＢの影響も抑制される。
【００４６】
先に述べたように、キックバックノイズＫＢを抑える手法としては、ドライバ回路（バッファ回路Ｂ１，Ｂ２）の駆動能力を上げることや、Ａ／Ｄ変換器の入力部にＲＣローパスフィルタを設けること等も考えられるが、それらの手法では、回路の形成面積の増大を伴っていた。
【００４７】
本実施の形態では、第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２を新たに設ける必要があるが、それらは駆動能力の大きなトランジスタや、大容量のキャパシタ等、大きな形成面積を必要とする素子を含まないため、比較的小さな面積で形成することができる。従って、回路面積の増大を抑制するという効果が得られる。
【００４８】
なお上記の例では、第１ノイズキャンセル回路ＮＣ１によって、キックバックノイズＫＢとほぼ同じ大きさのノイズキャンセル信号ＫＢＣが生成されることで、キックバックノイズＫＢの影響がほぼ０になる理想的な例を示した（上記式（２））。しかし各素子の電気的特性のばらつき等によって、例えばノイズキャンセル信号ＫＢＣの振幅がキックバックノイズＫＢの振幅とは異なる場合も充分にあり得る。その場合、キックバックノイズＫＢを完全に打ち消すことはできないであろうが、それでもキックバックノイズＫＢの影響を小さくする効果は得られる。
【００４９】
事実、取り扱う信号によってはある程度のノイズを許容できる場合もあり、キックバックノイズＫＢの影響が常に０にされる必要はない。従って、スイッチＳＷ１〜ＳＷ１６におけるスイッチング特性のズレや、キャパシタＣ１，Ｃ２と、サンプリングキャパシタＣｓ１，Ｃｓ２との容量値のばらつきは、ある程度許容され得る。
【００５０】
＜実施の形態２＞
図７は実施の形態２に係る初段積分器ＭＭ１の構成を示す図である。当該初段積分器ＭＭ１は、図５の回路に対し、第１ノイズキャンセル回路ＮＣ１のスイッチＳＷ１１，ＳＷ１２、並びに第１ノイズキャンセル回路ＮＣ１のスイッチＳＷ１５，ＳＷ１６をそれぞれ省略したものである。つまり、キャパシタＣ１の一端（ノードＮ２）を第１入力端子ＩＮ１に直接接続し、またキャパシタＣ２の一端を第２入力端子ＩＮ２に直接接続させている。
【００５１】
そのように構成しても、第１ノイズキャンセル回路ＮＣ１はサンプリング周期Ｔｓの先頭でスイッチＳＷ１０がオンになったときにノイズキャンセル信号ＫＢＣを第１入力端子ＩＮ１に供給できる。同様に第２ノイズキャンセル回路ＮＣ２はサンプリング周期Ｔｓの先頭でスイッチＳＷ１４がオンになったときにノイズキャンセル信号ＫＢＣを第２入力端子ＩＮ２に供給できる。よって、実施の形態１とほぼ同様の効果が得られる。またスイッチＳＷ１１，ＳＷ１２，ＳＷ１５，ＳＷ１６を省略した分だけ、回路の形成面積の縮小化を図ることができるという効果が得られる。
【００５２】
但し、実施の形態１では第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２と第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２とがほぼ同じ回路構成であったが、本実施の形態では、両者の回路構成が同じでなくなる。そのため、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２と第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２との間で僅かな時定数の差が生じる。そのためキックバックノイズＫＢの波形と、ノイズキャンセル信号ＫＢＣの波形との差異が大きくなり、ノイズキャンセル信号ＫＢＣがキックバックノイズＫＢを打ち消す効果が、若干低下する可能性があることに留意すべきである。
【００５３】
＜実施の形態３＞
図８は実施の形態３に係るＡ／Ｄ変換器の入力部に用いられる初段積分器ＭＭ１の構成を示す図である。本実施の形態においては、実施の形態１（図５）の初段積分器ＭＭ１の前段すなわちドライバ回路ＤＲと初段積分器ＭＭ１との間にローパスフィルタＬＰＦを設ける。
【００５４】
図８の如く、当該ローパスフィルタＬＰＦは、抵抗素子Ｒ１，Ｒ２およびキャパシタＣ３から成る、いわゆる「ＲＣローパスフィルタ」である。抵抗素子Ｒ１は、第１入力信号Ｖｉｐを出力するバッファ回路Ｂ１の出力端子と初段積分器ＭＭ１の第１入力端子ＩＮ１との間に接続される。抵抗素子Ｒ２は、第２入力信号Ｖｉｎを出力するバッファ回路Ｂ２の出力端子と初段積分器ＭＭ１の第２入力端子ＩＮ２との間に接続される。またキャパシタＣ３は、第１入力端子ＩＮ１と第２入力端子ＩＮ２との間に接続される。
【００５５】
つまり第１および第２入力信号Ｖｉｐ，Ｖｉｎは、それぞれローパスフィルタＬＰＦを通して、第１および第２入力端子ＩＮ１，ＩＮ２に入力される。この構成によれば、サンプリング周期の先頭でスイッチＳＷ１，ＳＷ５がオンになり、第１および第２入力端子ＩＮ１，ＩＮ２からそれぞれサンプリングキャパシタＣｓ１，Ｃｓ２への電荷の流出が生じたとき、その流出電荷の一部をキャパシタＣ３が補充するため、第１および第２入力信号Ｖｉｐ，ＶｉｎキックバックノイズＫＢの影響をさらに抑制することができる。
【００５６】
なお上記したように、初段積分器ＭＭ１の入力部にＲＣローパスフィルタを設ける技術は従来より知られてる（非特許文献１）。またＲＣローパスフィルタによりキックバックノイズＫＢを充分に抑えるには、キャパシタや抵抗素子のサイズを大きくする必要があるため、それに伴う形成面積の増大が問題視されていた。
【００５７】
本実施の形態では、ローパスフィルタＬＰＦと共に、第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２が併用されており、それがキックバックノイズＫＢをある程度小さいレベルにまで抑制する。従って、それと共に設けるローパスフィルタＬＰＦとしては、抵抗素子Ｒ１，Ｒ２およびキャパシタＣ３のサイズがそれほど大きいものを使用する必要はない。よって従来のようにＲＣローパスフィルタのみを用いる場合に比べ、形成面積の縮小化を図ることができる。またローパスフィルタＬＰＦと、本発明の第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２との併用により、より確実にキックバックノイズＫＢの発生を抑制することが可能になる。
【００５８】
なお本実施の形態は、実施の形態２（図７）の初段積分器ＭＭ１に対しても適用可能である。すなわち図９の如く、実施の形態２の初段積分器ＭＭ１の入力部にローパスフィルタＬＰＦを設けてもよく、この場合も上記と同様の効果が得られる。
【００５９】
＜実施の形態４＞
本実施の形態では、本発明に係るＡ／Ｄ変換器を他のディジタル回路と共に１つのチップ上に搭載させる場合に有効な技術について説明する。図１０は、本実施の形態に係る半導体装置の構成を示す図である。図１０のように当該半導体装置では、同一のチップ１００上に、２つのＡ／Ｄ変換器２１Ａ，２１Ｂと共に、ＣＰＵ（Central Processing Unit）およびＤＳＰ（Digital Signal Processor）を含むマイコン１１がディジタル回路として形成されている。Ａ／Ｄ変換器２１Ｂは上で示した本発明に係る初段積分器ＭＭ１を備えるものであり、同じくチップ１００上に形成されたドライバ回路ＤＲを介してアナログ入力信号が入力される。マイコン１１は、当該Ａ／Ｄ変換器２１Ｂが、入力されたアナログ入力信号に基づいて生成したディジタル信号を受ける。
【００６０】
マイコン１１およびＡ／Ｄ変換器２１Ａ，２１Ｂは、それぞれ所定のクロック信号によりその動作タイミングが規定される。当該半導体装置では、それらの各クロック信号は、チップ１００の外部から入力されるマスタクロック信号ＭＣＫに基づいて生成される。例えばマイコン１１用のクロック信号φ（ＭＣ）は、逓倍器１０がマスタクロック信号φ（ＭＳＴ）を逓倍することにより生成される。またＡ／Ｄ変換器２１Ａ，２１Ｂ用のクロック信号φ（ＡＤＣ）は、分周器２０がマスタクロック信号φ（ＭＳＴ）を分周することにより生成される。
【００６１】
なお実際の半導体装置では、１つのチップ上にはその他にも多くのデバイスが形成され得るが、ここでは説明の便宜上、以上の要素のみを図示している。
【００６２】
図１１は従来の半導体装置における各クロック信号の位相の関係を示す図である。上記のようにマスタクロック信号φ（ＭＳＴ）を逓倍してマイコン１１用のクロック信号φ（ＭＣ）を生成すると共に、それと同じマスタクロック信号φ（ＭＳＴ）を分周してＡ／Ｄ変換器２１Ａ，２１Ｂ用のクロック信号φ（ＡＤＣ）を生成する場合、通常はそれらの位相は互いに揃う。つまり従来の半導体装置では、図１１の如く、マスタクロック信号φ（ＭＳＴ）およびクロック信号φ（ＭＣ），φ（ＡＤＣ）の立ち上がりおよび立ち下がりのタイミング（エッジタイミング）は、互いに揃ったものとなる。
【００６３】
マイコン１１（ディジタル回路）においては、マスタクロック信号φ（ＭＳＴ）およびクロック信号φ（ＭＣ）のエッジタイミングに、流れる電流が大きくなる傾向にあり、その電流の変動に起因するノイズがシリコン基板等を介してＡ／Ｄ変換器２１Ａ，２１Ｂ（アナログ部）に回り込む場合がある。
【００６４】
そこで本実施の形態では、分周器２０に遅延機能を持たせ、クロック信号φ（ＡＤＣ）のエッジタイミングを若干遅らせる。それにより図１２の如く、クロック信号φ（ＡＤＣ）のエッジタイミングをマスタクロック信号φ（ＭＳＴ）およびクロック信号φ（ＭＣ）のエッジタイミングからずらす。そうすることにより、Ａ／Ｄ変換器２１Ａ，２１Ｂが上記ノイズの影響を受け難くなる。
【００６５】
上記のように、Ａ／Ｄ変換器２１Ａ，２１Ｂは本発明に係る初段積分器ＭＭ１を含むものである。つまり当該初段積分器ＭＭ１は、第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２を備えている。その第１および第２ノイズキャンセル回路ＮＣ１，ＮＣ２もまた上記ノイズの影響を受け難くなるため、キックバックノイズＫＢのキャンセルの精度が向上するという効果が得られる。
【００６６】
＜実施の形態５＞
以上の各実施の形態においては、デルタシグマ変調回路を用いたＡ／Ｄ変換器について述べたが、本発明の適用はそれに限定されるものではない。例えばサンプルホールド回路を用いたＡ／Ｄ変換器（サンプルホールド型Ａ／Ｄ変換器）など、その入力初段部（アナログ入力部）にスイッチドキャパシタ回路を備えたＡ／Ｄ変換器に対して広く適用可能である。
【００６７】
図１３は、本実施の形態をサンプルホールド型Ａ／Ｄ変換器の入力初段部に適用した場合の回路を示している。同図は、先に示した図３に対応しており、図３に示したものと同様の機能を有する要素にはそれと同一符号を付してあるので、それらの説明は省略する。またサンプルホールド型Ａ／Ｄ変換器の全体構成としては、図１と同様でよいが、積分器Ｍ１〜Ｍ３のそれぞれがサンプルホールド回路に置き換えられることとなる。
【００６８】
図１３の如く、サンプルホールド型Ａ／Ｄ変換器の入力初段部の構成は、図３の初段積分器ＭＭ１とほぼ同様であるが、その構成に加えて、フィードバックコンデンサＣｆ１，Ｃｆ２にそれぞれスイッチＳＷ２１，ＳＷ２２が並列接続される。スイッチＳＷ２１は、スイッチＳＷ１，ＳＷ３と同様にオン／オフが切り換わり、スイッチＳＷ２２は、スイッチＳＷ５，ＳＷ７と同様にオン／オフが切り換わる。ノイズキャンセル回路ＮＣは、サンプルホールド回路が備える第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２とドライバ回路ＤＲとの間に接続される。
【００６９】
またここでの説明は省略するが、ノイズキャンセル回路ＮＣの回路構成は、上で説明した実施の形態１のもの（図５）でも、実施の形態２のもの（図７）でも適用可能である。また、実施の形態３の如くローパスフィルタＬＰＦと組み合わせることも可能であるし、もちろんマイコン等のディジタル回路と同一チップ上に形成する場合には、実施の形態４を適用することも可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明に係るＡ／Ｄ変換器の一例を示すブロック図である。
【図２】本発明に係るＡ／Ｄ変換器のアナログ入力部を示すブロック図である。
【図３】本発明に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図４】従来の積分器の動作を示すタイミング図である。
【図５】実施の形態１に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図６】実施の形態１に係るＡ／Ｄ変換器の入力部に用いられる積分器の動作を示すタイミング図である。
【図７】実施の形態２に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図８】実施の形態３に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図９】実施の形態３に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図１０】実施の形態４に係るＡ／Ｄ変換器の入力部に用いられる積分器の構成を示す図である。
【図１１】従来の半導体装置の動作クロックを示す図である。
【図１２】実施の形態４に係る半導体装置の動作クロックを示す図である。
【図１３】実施の形態５に係るＡ／Ｄ変換器の入力部に用いられるサンプルホールド回路の構成を示す図である。
【符号の説明】
【００７１】
Ｂ１，Ｂ２  バッファ回路、Ｃ１〜Ｃ３  キャパシタ、ＣＦ１，ＣＦ２  フィードバックコンデンサ、Ｃｓ１，Ｃｓ２  サンプリングキャパシタ、ＤＲ  ドライバ回路、ＤＳＭ  デルタシグマ変調回路、ＬＰＦ  ローパスフィルタ、Ｍ１〜Ｍ３  積分器、Ｒ１，Ｒ２  抵抗素子、ＳＣ１，ＳＣ２  スイッチトキャパシタ回路、ＳＷ１〜ＳＷ１６  スイッチ、ＩＮ１  第１入力端子、ＩＮ２  第２入力端子、ＯＰ  演算増幅器、ＮＣ  ノイズキャンセル回路、ＮＣ  ノイズキャンセル回路、１０  逓倍器、１１  マイコン、２０  分周器、２１Ａ，２１Ｂ  Ａ／Ｄ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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