(57)【特許請求の範囲】
【請求項１】
負荷に出力電流を供給する出力用ＭＯＳトランジスタのゲートおよびソース間にそれぞれドレインおよびソースを接続すると共に、接地端子に接続される内部接地配線にゲートを接続するスイッチ用ＭＯＳトランジスタと、
前記スイッチ用ＭＯＳトランジスタのゲート・ソース間を接続する電位差発生回路と、
入力端子と前記内部接地配線との間に直列接続される、互いに逆方向となる第１および第２のダイオードと、
を備え、
前記電位差発生回路は、抵抗素子と第３のダイオードとの直列接続回路であることを特徴とする半導体装置。
【請求項２】
電源と前記内部接地配線との間に存在する寄生容量によって電源投入時に前記電位差発生回路の両端に所定値以上の電圧が発生した場合に前記スイッチ用ＭＯＳトランジスタがオンとなり、通常動作時に前記電位差発生回路の両端の電圧は所定値未満であって前記スイッチ用ＭＯＳトランジスタがオフとなるように構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記出力用ＭＯＳトランジスタは、出力端子を介して前記負荷に出力電流を供給することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記内部接地配線は、接地抵抗を介して前記接地端子に接続されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記入力端子にアクティブな信号が与えられた場合に前記出力用ＭＯＳトランジスタをオンとするように前記出力用ＭＯＳトランジスタのゲートに昇圧電圧を供給する昇圧回路と、
前記スイッチ用ＭＯＳトランジスタのゲートおよびソース間にそれぞれゲートおよびソースを接続すると共に、前記電位差発生回路の両端に所定値以上の電圧が発生した場合に前記出力用ＭＯＳトランジスタのゲートへの前記昇圧電圧の供給を停止するように前記昇圧回路を制御する制御用ＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、スイッチとして機能するパワーＭＯＳＦＥＴを駆動する回路における保護技術に係る。
【背景技術】
【０００２】
近年、自動車電装用のユニットに用いられているリレーは、無接点化を目的としてパワーＭＯＳＦＥＴ等の半導体デバイスに置き換えられている。また、パワーＭＯＳＦＥＴに対して電流制限回路、過熱検知回路、断線検知回路などの保護機能を内蔵し、自己診断結果を制御側のマイコンに伝えることが可能なＩＰＤ（Ｉｎｔｅｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）が用いられるようになってきている。
【０００３】
このようなＩＰＤでは、ＩＰＤの接地線の断線（ＧＮＤ浮き）が生じると、ＩＰＤの出力をオフとしたいにもかかわらずオンしてしまいＩＰＤ自体が損傷を受ける可能性がある。したがって、ＩＰＤにおいて、断線検知機能が保護機能の１つとして要求されている。例えば、特許文献１には、接地線の断線による素子破壊を防止した半導体集積回路装置が開示されている。この半導体集積回路装置は、接地線に流れる電流の有無を検出する接地線断線検出回路と、この接地線断線検出回路の断線検出出力信号に従いパワー出力素子を強制的にオフ状態にさせるスイッチ素子とを含む。このような半導体集積回路装置によれば、ＩＣの接地線の断線または接触不良が生じると、パワー出力素子が強制的にオフ状態にされるから、発熱やそれによる素子破壊が防止される。
【０００４】
図４は、特許文献１における半導体集積回路装置の回路図である。図４において、インバータ回路Ｎ１の入力端に接続される入力端子ＩＮがハイレベルとなると、インバータ回路Ｎ１の出力端に接続されるＭＯＳＦＥＴＱ２のゲート電位がローレベルとなる。したがってＭＯＳＦＥＴＱ２は、オフ状態となって、パワーＭＯＳＦＥＴＱ１は、ゲートに昇圧回路ＢＳＴの出力電圧が供給されてオンとなる。一方、入力端子ＩＮがローレベルとなると、ＭＯＳＦＥＴＱ２がオンとなって、パワーＭＯＳＦＥＴＱ１は、ゲートへの昇圧回路ＢＳＴの出力電圧が遮断されてオフとなる。
【０００５】
ここで接地線断線検出回路は、トランジスタＴ１、Ｔ２、抵抗Ｒ１からなる電流ミラー回路で構成される。ＧＮＤ端子が正常に外部の接地電位と接続された状態であるならば、電流ミラー回路にバイアス電流が流れる。この場合、トランジスタＴ２がオン状態となり、トランジスタＴ２のコレクタ電位はローレベルになる。これにより、ＭＯＳＦＥＴＱ３がオフ状態となり、パワーＭＯＳＦＥＴＱ１のゲートに影響を与えない。
【０００６】
一方、ＧＮＤ端子が断線状態であるならば、抵抗Ｒ１、トランジスタＴ１による電流経路に電流が流れなくなり、トランジスタＴ２はオフ状態となる。このため、電源ＶＤＤからトランジスタＴ３、抵抗Ｒ２を介してＭＯＳＦＥＴＱ３のゲート電位が与えられ、ゲート電位が上昇する。したがって、ＭＯＳＦＥＴＱ３はオン状態となり、ＭＯＳＦＥＴＱ１は強制的にオフ状態とされる。これにより、ＭＯＳＦＥＴＱ１に電流が流れることによる発熱やそれによる素子破壊が防止される。
【０００７】
なお、関連技術として、特許文献２には、一つの内部回路の外部の所定電位に接続されるべき端子、たとえばグランド端子が遮断されてオープンした場合にも正常に動作し、且つ外部にグランド端子がオープン状態になったことを報知し得る電気回路装置が開示されている。
【０００８】
【特許文献１】特開平３−１６６８１６号公報
【特許文献２】特開平５−６９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ところで、半導体集積回路装置（半導体装置）は、例えば図５に示すように電源端子Ｖｃｃに接続されたＮ型基板の上にＰ型拡散層を形成し、ここに集積回路を形成する。そして、Ｐ型拡散層が接地端子ＧＮＤに接続される。このような構造の半導体集積回路装置において、Ｎ型基板とＰ型拡散層との間には逆バイアスされたｐｎ接合に係る寄生容量Ｃｊが存在する。
【００１１】
図６は、半導体装置の寄生容量の存在を模式的に表す図である。図６において、ＩＰＤである半導体装置は、バッテリ等の電源（例えば１４Ｖ）から電源端子Ｖｃｃ、出力端子ＯＵＴを介して負荷に電源を供給する。半導体装置は、入力端子ＩＮにアクティブ信号を与えるか否かで負荷に電源を供給するか否かを定めるスイッチとして機能する。このような半導体装置の接地端子ＧＮＤに接続される内部ＧＮＤ（内部接地配線）と電源端子Ｖｃｃとの間には、上記の寄生容量Ｃｊが存在する。
【００１２】
このような半導体装置において、ＧＮＤ断線に因る出力ＭＯＳトランジスタの損傷は、Ｖｃｃ−ＧＮＤ間の寄生容量Ｃｊによって電源投入時に出力ＭＯＳトランジスタがハーフオンする（完全にオンとならずドレイン・ソース間に電位が存在する）ことで生じることが多い。
【００１３】
図７は、半導体装置の寄生容量による突入電流Ｉｄの変化の例を示す図である。寄生容量Ｃｊ（ＣＶＣＣ−ＧＮＤ）が５０、７５、１００ｐＦの時に、突入電流Ｉｄが２〜４（Ａ）にもなることが示される。
【００１４】
ところで、特許文献１に記載の半導体集積回路装置は、接地線に流れる電流の有無を検出している。すなわち、接地線に流れる電流の有無を検出する接地線断線検出回路に常時電流を流している状態において、接地線に流れる電流が検出されないことで接地線の断線を判断している。
【００１５】
このような半導体集積回路装置では、ＧＮＤが断線した状態の時に電源を立ち上げると、図４に示すトランジスタＴ３、抵抗Ｒ２を介して、トランジスタＴ２のコレクタがチャージアップされて、ＭＯＳＦＥＴＱ３がオンする。この際、回路電流を低く抑えるために、抵抗Ｒ２の値は、充分に高いものを使用する必要がある。したがって、トランジスタＴ２のコレクタ電位の立ち上がりが遅く、ＭＯＳＦＥＴＱ１を強制的にオフさせるタイミングが遅れ、ＭＯＳＦＥＴＱ１が損傷を受ける虞がある。特に電源投入時の検出の遅れは致命的損傷を与える可能性が高い。
【課題を解決するための手段】
【００１６】
本発明の１つのアスペクト（側面）に係る半導体装置は、負荷に出力電流を供給する出力用ＭＯＳトランジスタのゲートおよびソース間にそれぞれドレインおよびソースを接続すると共に、接地端子に接続される内部接地配線にゲートを接続するスイッチ用ＭＯＳトランジスタと、スイッチ用ＭＯＳトランジスタのゲート・ソース間を接続する電位差発生回路と、入力端子と内部接地配線との間に直列接続される、互いに逆方向となる第１および第２のダイオードと、を備える。電位差発生回路は、抵抗素子と第３のダイオードとの直列接続回路である。
【発明の効果】
【００１７】
本発明によれば、ＧＮＤ浮き（接地配線の断線）時に発生する出力用ＭＯＳトランジスタのゲートの浮きをスイッチ用ＭＯＳトランジスタが素早く検出して出力用ＭＯＳトランジスタのゲート・ソース間を短絡させる。したがって、出力用ＭＯＳトランジスタが導通状態になって発熱し損傷を受けることを防ぐことができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係る半導体装置は、負荷（図１の１２）に出力電流を供給する出力用ＭＯＳトランジスタ（図１のＮＭ１）のゲートおよびソース間にそれぞれドレインおよびソースを接続すると共に、接地端子に接続される内部接地配線にゲートを接続するスイッチ用ＭＯＳトランジスタ（図１のＮＭ２）と、スイッチ用ＭＯＳトランジスタのゲート・ソース間を接続する電位差発生回路（図１のＲ１）と、を備える。
【００１９】
本発明の半導体装置において、電源と内部接地配線（図１のＧＷ）との間に存在する寄生容量によって電源投入時に電位差発生回路の両端に所定値以上の電圧が発生した場合にスイッチ用ＭＯＳトランジスタがオンとなり、通常動作時に電位差発生回路の両端の電圧は所定値未満であってスイッチ用ＭＯＳトランジスタがオフとなるように構成されることが好ましい。
【００２０】
本発明の半導体装置において、出力端子（図１のＯＵＴ）と、接地端子（図１のＧＮＤ）と、出力端子を介して負荷に出力電流を供給する出力用ＭＯＳトランジスタと、をさらに備えるようにしてもよい。
【００２１】
本発明の半導体装置において、電位差発生回路は、抵抗素子、ダイオード、定電流回路、ＭＯＳトランジスタのいずれかあるいはこれらの内の２以上の組み合わせ回路を含んでもよい。
【００２２】
本発明の半導体装置において、入力端子（図２のＩＮ）と、入力端子と内部接地配線との間に直列接続される、互いに逆方向となる第１および第２のダイオード（図２のＤ２、Ｄ４）と、を備え、電位差発生回路は、抵抗素子（図２のＲ１）と第３のダイオード（図２のＤ３）との直列接続回路であってもよい。
【００２３】
本発明の半導体装置において、入力端子にアクティブな信号が与えられた場合に出力用ＭＯＳトランジスタをオンとするように出力用ＭＯＳトランジスタのゲートに昇圧電圧を供給する昇圧回路（図３の１４）と、スイッチ用ＭＯＳトランジスタのゲートおよびソース間にそれぞれゲートおよびソースを接続すると共に、電位差発生回路の両端に所定値以上の電圧が発生した場合に出力用ＭＯＳトランジスタのゲートへの昇圧電圧の供給を停止するように昇圧回路を制御する制御用ＭＯＳトランジスタ（図３のＮＭ３）と、をさらに備えるようにしてもよい。
【００２４】
以上のような構成の半導体装置によれば、ＧＮＤ浮き（断線）状態において電源が投入された場合には、電源配線と内部接地配線との間の寄生容量によって電源電圧に追従して内部接地配線の電圧が上昇する。上昇した内部接地配線の電位を受けてスイッチ用ＭＯＳトランジスタがオンすることで、出力用ＭＯＳトランジスタのゲート・ソース間が瞬時に短絡される。したがって、出力用ＭＯＳトランジスタがハーフオンするのを防止する。
【００２５】
また、半導体装置は、スタンバイ電流無しにて実現を可能とする。さらに、検出機能にはスタンバイ電流が不要であって異常時のみ電流を消費する構成とされ、低消費電力回路として有用である。
【００２６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２７】
図１は、本発明の第１の実施例に係る半導体装置の回路図である。図１において、半導体装置１０は、バッテリ等の電源装置１１と負荷１２との間を接続するハイサイドスイッチとして機能する。半導体装置１０は、電源端子Ｖｃｃ、出力端子ＯＵＴ、入力端子ＩＮ、接地端子ＧＮＤ、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、内部回路１３、抵抗素子Ｒ１、Ｒ２、Ｒ３、ダイオードＤ１、Ｄ２を備える。
【００２８】
ＮＭＯＳトランジスタＮＭ１は、負荷１２に出力電流を供給する出力用のＭＯＳトランジスタであって、ドレインを電源端子Ｖｃｃに接続し、ソースを出力端子ＯＵＴに接続し、ゲートを抵抗素子Ｒ３を介して内部回路１３の出力端に接続する。
【００２９】
ＮＭＯＳトランジスタＮＭ２は、ドレインをＮＭＯＳトランジスタＮＭ１のゲートに接続し、ソースをＮＭＯＳトランジスタＮＭ１のソースに接続し、ゲートを内部接地配線ＧＷの一端に接続する。
【００３０】
抵抗素子Ｒ１は、ＮＭＯＳトランジスタＮＭ２のゲート・ソース間に接続される。なお、内部接地配線ＧＷの電位が上昇することで内部接地配線ＧＷと出力端子ＯＵＴとの間にＮＭＯＳトランジスタＮＭ２をオンとするような電位差を生じさせる電位差発生回路を抵抗素子Ｒ１の代わり用いてもよい。例えば、電位差発生回路として、抵抗素子、ダイオード、定電流回路、ＭＯＳトランジスタ、あるいはこれらの内の組み合わせなどを用いることができる。
【００３１】
内部回路１３は、入力端を抵抗素子Ｒ２を介して入力端子ＩＮに接続し、出力端を抵抗素子Ｒ３を介してＮＭＯＳトランジスタＮＭ１のゲートに接続する。また、電源側端を電源端子Ｖｃｃに接続し、接地側端を内部接地配線ＧＷの一端に接続する。
【００３２】
ダイオードＤ１は、アノード側を内部回路１３の入力端に接続し、カソード側を電源端子Ｖｃｃに接続する。
【００３３】
ダイオードＤ２は、アノード側を内部接地配線ＧＷに接続し、カソード側を内部回路１３の入力端に接続する。
【００３４】
ダイオードＤ１、Ｄ２は、入力端子ＩＮに静電気等の異常電圧が印加された場合に、電源端子Ｖｃｃあるいは接地端子ＧＮＤに放電するように動作し、内部回路１３等の静電気放電による損傷を防止する。
【００３５】
内部接地配線ＧＷは、接地抵抗Ｒ０を介して接地端子ＧＮＤに接続する。なお、接地抵抗Ｒ０は、内部接地配線ＧＷから接地端子ＧＮＤを介し電源装置１１への接地点までの配線経路Ｐにおける抵抗分を表すものとする。内部接地配線ＧＷと電源端子Ｖｃｃとの間には、課題において説明したように図示されないｐｎ接合に係る寄生容量が存在する。
【００３６】
以上のような構成の半導体装置１０において、入力端子ＩＮにアクティブ信号が与えられる場合、内部回路１３が抵抗素子Ｒ３を介してＮＭＯＳトランジスタＮＭ１のゲートにハイレベルを出力する。これによって、ＮＭＯＳトランジスタＮＭ１がオン状態となって電源装置１１から負荷１２に対して電源を供給する。また、入力端子ＩＮにアクティブ信号が与えられない場合、内部回路１３はローレベルを出力し、ＮＭＯＳトランジスタＮＭ１がオフとなって電源装置１１から負荷１２に対する電源供給を遮断する。これらの動作の場合、ＮＭＯＳトランジスタＮＭ２のゲートは、ほぼ接地電位となっていてＮＭＯＳトランジスタＮＭ２がオンすることはない。
【００３７】
ところで、図１において、内部接地配線ＧＷと接地端子ＧＮＤとの間、あるいは接地端子ＧＮＤと電源装置１１の接地側との間の配線が断線した状態にあるとする。すなわち、配線経路Ｐにおいて断線状態にあるとする。以下、この状態では接地抵抗Ｒ０の値が無限大になるものとして説明を行う。
【００３８】
この状態で、電源端子Ｖｃｃの電位が急激に立ち上げられると、電源端子Ｖｃｃと内部接地配線ＧＷ間に存在する寄生容量によって内部接地配線ＧＷすなわちＮＭＯＳトランジスタＮＭ２のゲートの電位が瞬時に上昇する。したがって、ＮＭＯＳトランジスタＮＭ２が急速にオンし、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間は、低インピーダンスで接続される。このため、ＮＭＯＳトランジスタＮＭ１はオフ状態となる。
【００３９】
また、電源電圧が印加されている状態から、入力端子ＩＮをアクティブ状態に変化させたとする。この時、配線経路Ｐにおいて断線状態にある。しかし、内部接地配線ＧＷの電位は不定電位ではなく、ＮＭＯＳトランジスタＮＭ１がオフであるために、「出力端子ＯＵＴの電位≒負荷１２の接地電位」となっている。ここで、暗電流がゼロとなることは無いため、入力端子ＩＮをアクティブにした瞬間、内部回路１３からの回路電流が内部接地配線ＧＷ→抵抗素子Ｒ１→出力端子ＯＵＴへ流れ込む。したがって、ＮＭＯＳトランジスタＮＭ２のゲート・ソース間にＩ（回路電流）×Ｒ１の電圧が発生する。この電圧によってＮＭＯＳトランジスタＮＭ２がオンとなって、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間は、低インピーダンスで接続される。このため、ＮＭＯＳトランジスタＮＭ１はオフ状態となる。
【００４０】
以上のようにいずれの場合も、ＮＭＯＳトランジスタＮＭ２は、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間を短絡させるスイッチとして機能する。この場合、ＮＭＯＳトランジスタＮＭ２のゲート電位の昇圧が非常に早く行われるため、ＮＭＯＳトランジスタＮＭ１の損傷に対する保護機能は、従来回路よりも優れている。
【実施例２】
【００４１】
図２は、本発明の第２の実施例に係る半導体装置の回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。図２の半導体装置１０ａは、図１の半導体装置１０に対し、ダイオードＤ３、Ｄ４を追加する。ダイオードＤ３は、内部接地配線ＧＷと抵抗素子Ｒ１間に挿入され、アノード側を内部接地配線ＧＷに接続し、カソード側を抵抗素子Ｒ１に接続する。ダイオードＤ４は、内部回路１３の入力端とダイオードＤ２間に挿入され、アノード側を内部回路１３の入力端に接続し、カソード側をダイオードＤ２のカソード側に接続する。なお、ダイオードＤ２、Ｄ４の位置が互いに入れ替わっても良く、ダイオードＤ３、抵抗素子Ｒ１の位置が互いに入れ替わっても良い。
【００４２】
入力端子ＩＮには、保護素子であるダイオードＤ１とダイオードＤ４を介したダイオードＤ２が接続される。入力端子ＩＮがハイレベルあるいはローレベルとされることで半導体装置１０ａはアクティブ動作となる。すなわち内部回路１３が昇圧電圧を発生してＮＭＯＳトランジスタＮＭ２のゲートに供給する。この場合、入力端子ＩＮは、通常、プルアップもしくはプルダウンされている状態となる。入力の違いにおける半導体装置１０ａの動作を以下において説明する。
【００４３】
（１）入力端子ＩＮがプルアップ（入力ＬＯＷアクティブ）回路の場合
車載品等の場合、入力端子ＩＮは、内部ＧＮＤ（内部接地配線ＧＷ）では無く電源装置１１のＧＮＤ側に接地することでアクティブとなる。ＧＮＤと内部接地配線ＧＷが切り離された状態でアクティブとされると、ダイオードＤ４がない（短絡状態の）場合、回路電流は内部接地配線ＧＷ→ダイオードＤ２→抵抗素子Ｒ２→入力端子ＩＮ（ＧＮＤ）へと流れる。Ｒ１≫Ｒ２であれば、回路電流はほとんど抵抗素子Ｒ１を流れることが無く、ＮＭＯＳトランジスタＮＭ２がオンするに至らない。したがって、ＮＭＯＳトランジスタＮＭ１は、ターンオン動作に入ることとなる。その際、電源端子Ｖｃｃ−内部接地配線ＧＷ間の電位は、「ＶＣＣ（電源端子Ｖｃｃの電位）−Ｉ（Ｒ２の電流）×Ｒ２−ＶＦ（ダイオードＤ２の順方向電圧降下）」となる。この電位で内部回路１３における昇圧機能が動作しＮＭＯＳトランジスタＮＭ１を十分にオンすることができるゲート昇圧を得られる場合は、ＮＭＯＳトランジスタＮＭ１は破壊に至らない。しかし、ＮＭＯＳトランジスタＮＭ１をオンとするゲート昇圧を得られない場合には、ＮＭＯＳトランジスタＮＭ１がハーフオンとなって破壊に至る可能性がある。
【００４４】
そこで、回路電流が内部接地配線ＧＷ→ダイオードＤ２→抵抗素子Ｒ２→入力端子ＩＮ（ＧＮＤ）の経路を流れないようにダイオードＤ４を逆方向に追加挿入している。ダイオードＤ４を追加することで、この回路電流が遮断され、入力アクティブ時に回路電流は抵抗素子Ｒ１のみに流れることとなる。したがって、ＮＭＯＳトランジスタＮＭ２がオンしＮＭＯＳトランジスタＮＭ１がオフ状態を継続することができる。
【００４５】
（２）入力（ＩＮ）がプルダウン（入力ＨＩＧＨアクティブ）回路の場合
通常、プルダウン電位は内部ＧＮＤである為、ＧＮＤと内部接地配線ＧＷが切り離されている際には内部接地配線ＧＷの電位は、「（出力端子ＯＵＴの電位≒負荷１２のＧＮＤ側電位）＋ＶＦ（ダイオードＤ３の順方向電圧降下）」以下となっている。入力端子ＩＮをハイレベルにすると、入力端子ＩＮ→抵抗素子Ｒ２→内部回路１３→内部接地配線ＧＷ→抵抗素子Ｒ１→出力端子ＯＵＴへと流れる電流が発生する。抵抗素子Ｒ１には、この電流の他に内部回路１３の回路電流が流れることとなる。したがって、ＮＭＯＳトランジスタＮＭ２のゲート・ソース間電圧が発生しトランジスタＮＭＯＳトランジスタＮＭ２がオンすることでＮＭＯＳトランジスタＮＭ１のゲート・ソース間は低インピーダンスで接続されることとなる。
【００４６】
なお、上記動作において、ＧＮＤと内部接地配線ＧＷが切り離されていない「正常状態」では、不要な回路電流を発生することは無く、スタンバイ電流は零である。
【００４７】
以上の構成において、ダイオードＤ３は、ＮＭＯＳトランジスタＮＭ２のしきい値（ＶＴ）以上のＶＦ値（順方向電圧降下値）を有するようにすればよい。これは、ＧＮＤと内部接地配線ＧＷが切り離されている場合であっても、ＶＣＣ−内部接地配線ＧＷ間のインピーダンスは、無限大では無く、電源端子Ｖｃｃ→出力端子ＯＵＴへの微小な電流経路が生じている。したがって、内部接地配線ＧＷの電位は、「（出力端子ＯＵＴの電位≒負荷１２のＧＮＤ側電位）＋ＶＦ」となるからである。つまりダイオードＤ３のＶＦ値をＮＭＯＳトランジスタＮＭ２のＶＴ以上とすることで、回路電流が流れ出す以前からＮＭＯＳトランジスタＮＭ１のゲート・ソース間はショート状態となり、より安全な保護回路構成となる。なお、ダイオードＤ３のＶＦ値を増やすだけではなく、直列接続されるダイオード数を増やすことによっても、ＮＭＯＳトランジスタＮＭ２のＶＴ以上への調整は可能である。
【００４８】
以上のような構成の半導体装置によれば、入力信号の違い（ＨＩＧＨアクティブ、ＬＯＷアクティブ）によらず、ＧＮＤの浮き（断線）時に内部ＧＮＤ電位を素早く検出し、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間を短絡させる。したがって、ＮＭＯＳトランジスタＮＭ１がハーフオン動作するのを防止することができる。
【実施例３】
【００４９】
図３は、本発明の第３の実施例に係る半導体装置の回路図である。図３において、図２と同一の符号は、同一物を表し、その説明を省略する。図３の半導体装置１０ａは、図２における内部回路１３の回路の例を示すものである。
【００５０】
図３において、内部回路１３は、昇圧回路１４、ＮＭＯＳトランジスタＮＭ３、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、定電流回路Ｉ１、Ｉ２、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を備え、異常オフ指令回路としての機能を含む。
【００５１】
昇圧回路１４は、接地側を内部接地配線ＧＷに接続し、電源側をＰＭＯＳトランジスタＰＭ２およびスイッチ回路ＳＷ２を介して電源端子Ｖｃｃに接続し、出力端を抵抗素子Ｒ３を介してＮＭＯＳトランジスタＮＭ１のゲートに接続する。
【００５２】
ＮＭＯＳトランジスタＮＭ３は、ソースを出力端子ＯＵＴに接続し、ゲートを内部接地配線ＧＷに接続し、ドレインをスイッチ回路ＳＷ１を介して定電流回路Ｉ１の一端に接続する。定電流回路Ｉ１の他端は、電源端子Ｖｃｃに接続される。
【００５３】
ＰＭＯＳトランジスタＰＭ１は、ソースを電源端子Ｖｃｃに接続し、ゲートを定電流回路Ｉ１の一端に接続し、一端が内部接地配線ＧＷに接続される定電流回路Ｉ２の他端にドレインを接続する。
【００５４】
ＰＭＯＳトランジスタＰＭ２は、ソースをスイッチ回路ＳＷ２を介して電源端子Ｖｃｃに接続し、ゲートをＰＭＯＳトランジスタＰＭ１のドレインに接続し、ドレインを昇圧回路１４の電源側に接続する。
【００５５】
ＰＭＯＳトランジスタＰＭ３は、ソースをスイッチ回路ＳＷ３を介して電源端子Ｖｃｃに接続し、ゲートをＰＭＯＳトランジスタＰＭ１のドレインに接続し、ドレインを昇圧回路１４の出力端に接続する。
【００５６】
以上のように構成される内部回路１３において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、入力端子ＩＮがアクティブとされる場合、オン状態にある。この状態において、定電流回路Ｉ１とＮＭＯＳトランジスタＮＭ３で構成したインバータがＧＮＤ浮き（断線）検出信号を検出する。すなわち、ＧＮＤ浮き（断線）検出は、以下のようにしてなされる。
【００５７】
ダイオードＤ３及び抵抗素子Ｒ１によって発生した電位差がＮＭＯＳトランジスタＮＭ３のしきい値Ｖｔ以上となると、ＮＭＯＳトランジスタＮＭ３のドレイン電位が出力端子ＯＵＴの電位（≒ＧＮＤの電位）まで引き下げられ、ＰＭＯＳトランジスタＰＭ１がオンする。ＰＭＯＳトランジスタＰＭ１がオンするに伴い、ＰＭＯＳトランジスタＰＭ１のドレインは、電源端子Ｖｃｃの電位レベルにまで引き上げられる。したがって、ＰＭＯＳトランジスタＰＭ２、ＰＭ３がオフとなり、ＮＭＯＳトランジスタＮＭ１のゲートへの電荷注入経路が閉ざされる。
【００５８】
実施例１、２では、ＮＭＯＳトランジスタＮＭ２によってＮＭＯＳトランジスタＮＭ１のゲート・ソース間をショートさせることでオフさせる構成としている。これに対し実施例３では、入力端子ＩＮがアクティブとされた場合、電源端子ＶｃｃからＮＭＯＳトランジスタＮＭ１のゲートへ電荷注入経路が形成される。この場合、ＧＮＤ浮き（断線）時に、ＰＭＯＳトランジスタＰＭ２、ＰＭ３によってＮＭＯＳトランジスタＮＭ１のゲートへの電荷注入経路も断つようにしている。このような構成によって、保護機能をより確実なものとすることが出来る。
【００５９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施例に係る半導体装置の回路図である。
【図２】本発明の第２の実施例に係る半導体装置の回路図である。
【図３】本発明の第３の実施例に係る半導体装置の回路図である。
【図４】従来の半導体装置の回路図である。
【図５】半導体装置の構造を模式的に表す図である。
【図６】半導体装置の寄生容量の存在を模式的に表す図である。
【図７】半導体装置の寄生容量による突入電流の変化の例を示す図である。
【符号の説明】
【００６１】
１０、１０ａ  半導体装置
１１  電源装置
１２  負荷
１３  内部回路
１４  昇圧回路
Ｄ１、Ｄ２、Ｄ３、Ｄ４  ダイオード
ＧＮＤ  接地端子
ＧＷ  内部接地配線
Ｉ１、Ｉ２  定電流回路
ＩＮ  入力端子
ＮＭ１、ＮＭ２、ＮＭ３  ＮＭＯＳトランジスタ
ＯＵＴ  出力端子
Ｐ  配線経路
ＰＭ１、ＰＭ２、ＰＭ３  ＰＭＯＳトランジスタ
Ｒ０  接地抵抗
Ｒ１、Ｒ２、Ｒ３  抵抗素子
ＳＷ１、ＳＷ２、ＳＷ３  スイッチ回路
Ｖｃｃ  電源端子
【図１】
0005064905.tif 000002
【図２】
0005064905.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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