(57)【特許請求の範囲】
【請求項１】
テストヘッドと本体架とを互いに通信経路で接続して構成された半導体テスタにおいて、
前記通信経路に含まれる複数のケーブルのそれぞれの途中に挿入される複数のリクロッカと、
前記複数のリクロッカのそれぞれに共通のクロックを与える単一のクロック源と、
を具備する中継装置を備えることを特徴とする半導体テスタ。
【請求項２】
前記中継装置には、前記複数のケーブルのそれぞれの周波数特性を補償することで前記リクロッカに入力される信号の波形を補正するイコライザが設けられることを特徴とする請求項１に記載の半導体テスタ。
【請求項３】
前記ケーブルはペアケーブルであることを特徴とする請求項１または２に記載の半導体テスタ。
【請求項４】
前記通信経路を介して前記中継装置へ電源供給され、前記中継装置には、前記通信経路の信号と前記リクロッカおよび前記クロック源に与えられる電源電圧とを分離する回路が設けられることを特徴とする請求項１〜４のいずれか１項に記載の半導体テスタ。
【請求項５】
前記中継装置には、供給された電源電圧を信号に重畳させて前記通信経路に送出する回路が設けられることを特徴とする請求項４に記載の半導体テスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストヘッドと本体架とを互いに通信経路で接続して構成された半導体テスタに関する。
【背景技術】
【０００２】
フェイルメモリカード等が格納される本体架と、ピンエレクトロニクスが内蔵されるとともに被試験デバイスと接続されるテストヘッドと、を備え、本体架およびテストヘッドが、多数のケーブルからなるハーネスにより互いに接続された形態の半導体テスタが知られている。
【０００３】
近年、半導体プロセス技術の進化により、被検査デバイスの集積度が上がり、１回の試験で検査すべき箇所が増加している。このような検査箇所の増大には、ピンエレクトロニクスのピン数を増やして対応している。
【特許文献１】特開２００２−２４３８１１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ピンエレクトロニクスのピン数の増加に伴い、テストヘッド２および本体架１間で伝送するデータの情報量は増大する。このため、ハーネスを構成する導線の本数は増加傾向にある。一方で、半導体テスタに許される設置面積、設置高さなどのフォームファクターは限られており、ハーネスの体積増によりハーネスの整理、格納が難しくなる。例えば、ハーネスが太くなると、ハーネスをピンエレクトロニクスまで導くための容積増等によりテストヘッドが大型化し、ピンエレクトロニクスのピン数の増加とフォームファクターの維持とが両立しなくなってしまう。
【０００５】
ハーネスの体積増を抑えつつ伝送するデータの情報量を増やすには、転送レートを上げればよく、技術的には、例えば、光ファイバを用いることで対処できるが、メタル配線に比べ大幅なコストアップになってしまう。しかし、メタル配線のまま転送レートを上げると、ハーネスの周波数特性により波形が劣化し、信号の品質が悪化する。転送レートの実用範囲は、例えば、ハーネスの周波数特性を考慮した伝送シミュレーションによるアイパターン波形などで判断できる。
【０００６】
本発明の目的は、コストを抑制しつつ、転送データの情報量を増大できる半導体テスタを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体テスタは、テストヘッドと本体架とを互いに通信経路で接続して構成された半導体テスタにおいて、前記通信経路に含まれる複数のケーブルのそれぞれの途中に挿入される複数のリクロッカと、前記複数のリクロッカのそれぞれに共通のクロックを与える単一のクロック源と、を具備する中継装置を備えることを特徴とする。
【０００８】
前記中継装置には、前記複数のケーブルのそれぞれの周波数特性を補償することで前記リクロッカに入力される信号の波形を補正するイコライザが設けられてもよい。
【０００９】
前記ケーブルはペアケーブルであってもよい。
【００１０】
前記通信経路を介して前記中継装置へ電源供給され、前記中継装置には、前記通信経路の信号と前記リクロッカおよび前記クロック源に与えられる電源電圧とを分離する回路が設けられてもよい。
【００１１】
前記中継装置には、供給された電源電圧を信号に重畳させて前記通信経路に送出する回路が設けられてもよい。
【発明の効果】
【００１２】
本発明の半導体テスタによれば、通信回路の周波数特性を補償して出力する中継装置を挿入したので、コストを抑制しつつ、転送データの情報量を増大できる。
【発明を実施するための最良の形態】
【００１３】
以下、図１〜図２を参照して、本発明による半導体テスタの一実施形態について説明する。
【００１４】
図１は、本実施形態の半導体テスタの構成を示すブロック図である。
【００１５】
図１に示すように、本実施形態の半導体テスタは、フェイルメモリカード等が格納される本体架１と、被試験デバイス３と接続されるテストヘッド２と、を備え、本体架１およびテストヘッド２は、通信経路としての多数のペアケーブルからなるハーネス４により互いに接続されている。
【００１６】
テストヘッド２は、ピンエレクトロニクスカード２２，２２，・・・を収容するカード収容部２１と、ピンエレクトロニクスカード２２，２２，・・・から延びるハーネス４を収容するハーネス収容部２３と、を具備する。
【００１７】
ピンエレクトロニクスカード２２，２２，・・・は、ウエハマザーボード６およびプローバ７を介して被試験デバイス３に接続され、試験信号の印加と試験結果の判定を行い、その判定結果を、ハーネス４を介して本体架１に格納されたフェイルメモリカードに送信する。
【００１８】
図１に示すように、ハーネス４の途中には中継モジュール５が挿入され、中継モジュール５はハーネス４とともに、ケーブルダクト４１に収容されている。
【００１９】
図２は、中継モジュール５の構成を示すブロック図である。
【００２０】
図２に示すように、中継モジュール５は、ハーネス４のペアケーブルを伝送される差動信号を中継するリタイミング回路５０と、リタイミング回路５０に外部クロックを与えるクロック６０と、を備える。
【００２１】
図２に示すように、リタイミング回路５０は、テストヘッド２からの差動入力信号を受けるとともに、差動入力信号に対し、ハーネス４の周波数特性により減衰した高周波成分を強調して波形の補償を行うイコライザ５１と、イコライザ５１の出力信号より、信号パタンに埋め込まれたクロック成分を復調するとともに、クロック６０からの外部クロックに同期して信号およびクロック成分をリタイミングして出力するリクロッカ５２と、リクロッカ５２の出力信号をバッファして出力するケーブルドライバ５３とを具備する。なお、ケーブルドライバ５３に、ハーネス４の周波数特性により減衰する高周波成分を予め強調するプリエンファシス機能、もしくは当該高周波成分以外の帯域を予め減衰させるデエンファシス機能を付与することで、ハーネス４を介して本体架１に向けて出力される信号波形を補償してもよい。
【００２２】
リタイミング回路５０およびクロック６０は、本体架１またはテストヘッド２からの電源供給を受けて動作する。
【００２３】
イコライザ５１、リクロッカ５２、およびケーブルドライバ５３は、それぞれ市販の小型ＩＣで構成することもでき、容易に中継モジュール５の小型化を図ることができる。
【００２４】
本実施形態の半導体テスタによれば、ハーネス４の途中に中継モジュール５を設けることで、ハーネス４の周波数特性による減衰を補償することができるため、転送レートを上げることができる。本実施形態では、中継モジュール５を、テストヘッド２から本体架１に至るハーネス４の約１／２の長さの位置に挿入すると、中継モジュール５の前後における信号波形の劣化が均等となり、波形に対する改善能率を最大とすることができる。
【００２５】
また、本実施形態では、リクロッカ５２により信号がリタイミングされるため、ハーネス４を伝送されることによる波形の劣化に起因するジッタ成分が完全に取り除かれる。このため、中継モジュール５から本体架１に向けて送出される信号は、テストヘッド２から送出される信号が再現されたものとなり、最終的な波形の劣化を最小限に留めることができる。
【００２６】
本実施形態の半導体テスタによれば、転送レートを上げることにより、テストヘッド２に格納されるピンエレクトロニクスカード２２，２２，・・・のピン数が増加してもハーネス４を構成するケーブルの本数を増やさないで済むため、ハーネス収納部２３の大きさを抑制できる。また、ハーネス４に信号を送出するためのピンエレクトロニクスカード２２の回路規模の拡大も抑制されるため、カード収容部２１の容積も増大しない。さらに、ハーネス４の断面積を増加させる必要がないので、本体架１とテストヘッド２の間のハーネス４の取り回しに必要な空間を増大させることもない。
【００２７】
また、ピン数を据え置く場合には、転送レートを上げることにより被検査デバイス３の検査時間を短縮できる。
【００２８】
図３は、ハーネスに複数台の中継モジュールを挿入した例を示すブロック図である。
【００２９】
図３の例では、２台の中継モジュール５をハーネス４に挿入している。この場合、中継モジュール５によりハーネス４での伝送距離が分割されるため、より伝送距離が短縮され、信号波形の劣化がさらに抑制される。このため、転送レートをさらに上げることが可能となる。したがって、ピンエレクトロニクスカード２２，２２，・・・のピン数が同じであれば、ハーネス４のケーブル数を減らすことでハーネス収容部２３も縮小できる。また、ピンエレクトロニクスカード２２，２２，・・・の回路規模（基板枚数）の縮小により、カード収容部２１の容積も縮小できる。さらに、ハーネス４の断面積が減少するため、本体架１とテストヘッド２の間のハーネス４の取り回しに必要な空間を縮小させることができる。
【００３０】
また、ハーネス４のケーブル本数を据え置く場合には、転送レートを上げることにより被検査デバイス３の検査時間を短縮できる。
【００３１】
図４は、ハーネス４の信号線を電源配線として利用する構成例を示すブロック図である。
【００３２】
図４の例では、電源を、ハーネス４のペアケーブルを用いて送信側であるテストヘッド２から送り、これを中継モジュール５Ａ内で電源・信号分離回路７０を用いて信号と分離している。
【００３３】
図５は、電源・信号分離回路７０およびテストヘッド２に設けられた電源・信号重畳回路８０の構成を示す図である。
【００３４】
図５に示すように、電源・信号重畳回路８０は直流カットのためのコンデンサおよび交流カットのためのコイルを用いて、テストヘッド２内の出力バッファ２６から出力される差動信号と、電源８１の直流電源電圧とを重畳したうえで、ハーネス４を構成するペアケーブル４ａに出力している。
【００３５】
一方、中継モジュール５Ａの電源・信号分離回路８０では、直流カットのためのコンデンサおよび交流カットのためのコイルを用いてペアケーブル４ａの信号および直流電源電圧を分離している（図５）。分離された信号はリタイミング回路５０に設けられたイコライザ５１の入力部５１ａに与えられ、分離された電源電圧はリタイミング回路５０およびクロック６０に与えられる（図４）。
【００３６】
このような構成により、電源供給配線としてハーネス４の信号線（ペアケーブル４ａ）を利用でき、中継モジュール５Ａに対する電源供給のための独立した配線を不要とすることができる。
【００３７】
図６は、中継モジュールの出力側に電源・信号重畳回路８０を追加した例を示すブロック図である。このように、電源・信号重畳回路８０を追加することにより、ハーネス４を介して電源を順次、後段に供給することができるため、中継モジュール５Ｂを複数個ハーネス４に挿入する場合であっても、各段の中継モジュール５Ｂで電源供給のための経路を別途用意する必要がなくなる。
【００３８】
また、中継モジュール５Ｂでは、リクロッカおよびクロックを省略しており、高価なクロックの省略によりコストダウンを図ることができる。リクロッカの省略によりジッタの抑制効果は減少するが、使用する転送レート等によっては実用可能である。また、リクロッカにおける復調、再変調のための遅延がなくなるため、被検査デバイスの検査時間を短縮できる。
【００３９】
さらに、中継モジュール５Ｂでは、クロックを共有しないためペアケーブルごとに独立した構成をとることができる。図６の例では、中継モジュール５Ｂを差動ペアケーブルごとに割り当てているが、クロックがないため大きなコストアップにならない。また、小規模な回路であるため、小型、薄型に構成でき、例えば、差動ペアケーブル同士を接続する中継コネクタと一体化した形態とすることもできる。このような形態により、中継モジュール５Ｂをハーネス４と一体で取り扱えるようになり、中継モジュール５Ｂの設置方法に自由度が増す。
【００４０】
なお、図４に示す構成において、中継モジュール５Ａの出力側に、電源・信号重畳回路８０を追加してもよい。これにより、図５の場合と同様、中継モジュールを多段に挿入する場合の電源供給路として、ハーネス４のペアケーブルを利用することができる。
【００４１】
図７は、中継モジュールの外形をケーブルダクトの外形に合わせて形成した例を示す図である。図７の例では、中継モジュール５Ｃをケーブルダクト４２と一体化させることにより、本体架１とテストヘッド２との間の空間を有効に利用しつつ、中継モジュール５Ｃを設置できる。例えば、ケーブルダクト４２を金属の平台を４本の脚で支持する構造とし、中継モジュール５Ｃの外形を上記平台の形状に合わせて形成してもよい。
【００４２】
上記各実施形態では、テストヘッド２から本体架１へのデータ送信について説明したが、本体架１からテストヘッド２へのデータ送信についても、本発明を同様に適用することができる。
【００４３】
本発明の適用範囲は上記実施形態に限定されることはない。本発明は、テストヘッドと本体架とを互いに通信経路で接続して構成された半導体テスタに対し、広く適用することができる。
【図面の簡単な説明】
【００４４】
【図１】一実施形態の半導体テスタの構成を示すブロック図。
【図２】中継モジュールの構成を示すブロック図。
【図３】ハーネスに複数台の中継モジュールを挿入した例を示すブロック図。
【図４】ハーネスの信号線を電源配線として利用する構成例を示すブロック図。
【図５】電源・信号分離回路および電源・信号重畳回路の構成を示す図。
【図６】中継モジュールの出力側に電源・信号重畳回路を追加した例を示すブロック図。
【図７】中継モジュールの外形をケーブルダクトの外形に合わせて形成した例を示す図。
【符号の説明】
【００４５】
４      ハーネス（通信経路）
５      中継モジュール
５１    イコライザ
５２    リクロッカ
７０    電源・信号分離回路
８０    電源・信号重畳回路
【図１】
0004947371.tif 000002
【図２】
0004947371.tif 000003
【図３】
0004947371.tif 000004
【図４】
0004947371.tif 000005
【図５】
0004947371.tif 000006
【図６】
0004947371.tif 000007
【図７】
0004947371.tif 000008