(57)【特許請求の範囲】
【請求項１】
リソグラフィによるパターニング方法であって、
基板を準備し、
第１のマテリアル層を前記基板上に形成する工程と、
前記第１のマテリアル層の上に、炭化シリコンを含むマスク層をスピンコーティング方式で形成する工程と、
前記マスク層の上に底部反射防止材料を含むマテリアル層を形成する工程と、
前記底部反射防止材料を含むマテリアル層の上に、前記底部反射防止材料を含むマテリアル層を露出させる開口部を有する第１のレジストパターンを形成する工程と、
硬化手段を用いて前記第１のレジストパターンを硬化させる工程と、
第２のレジストパターンを形成するためのリソグラフィー工程中に第１のレジストパターンが変形しないように、かつ、第１と第２のレジストパターンは前記底部反射防止材料を含むマテリアル層を露出させる間隔を持った構造を形成するように、前記開口部の底部反射防止材料を含むマテリアル層の上に第２のレジストパターンを形成する工程と、
前記間隔を持った構造における前記底部反射防止材料を含むマテリアル層の上に、シリコン含量の多い上部マテリアル層を形成する工程と、
前記第１および第２のレジストパターンを除去する工程と、
前記底部反射防止材料を含むマテリアル層と前記マスク層をエッチングする工程と、を含み、前記マスク層のエッチングを窒素プラズマで行うことを特徴とするリソグラフィによるパターンニング方法。
【請求項２】
前記上部マテリアル層をマスクとして用いて、前記底部反射防止材料を含むマテリアル層と前記マスク層をエッチングする工程を更に含むことを特徴とする請求項１に記載のリソグラフィによるパターンニング方法。
【請求項３】
前記第１のマテリアル層は、シリコン、ポリシリコン、誘電性材料及び／又は導電性材料を含むことを特徴とする請求項１に記載のリソグラフィによるパターンニング方法。
【請求項４】
前記第１のレジストパターンを硬化させる工程が、加熱硬化工程、紫外線硬化工程、電子ビーム処理工程、イオン・インプラント処理工程またはその配列組合わせの製造工程からなることを特徴とする請求項１に記載のリソグラフィによるパターンニング方法。
【請求項５】
前記第１および第２のレジストパターンを除去する工程の前に、前記上部マテリアル層をエッチングして、前記第１および第２のレジストパターンを露出させる工程を更に含むことを特徴とする請求項１に記載のリソグラフィによるパターンニング方法。
【請求項６】
リソグラフィによるダブルパターンニング方法であって、
第１のマテリアル層を基板上に形成する工程と、
前記第１のマテリアル層の上に底部反射防止材料を含むマテリアル層を形成する工程と、
複数の開口部を有する第１のレジストパターンを、前記底部反射防止材料を含むマテリアル層上に形成する工程と、
熱硬化手段を用いて前記第１のレジストパターンを硬化させる工程と、
前記第１のレジストパターンが硬化した後、第２のレジストパターンを形成するためのリソグラフィ手段によって前記第１のレジストパターンが変形しないように、第２のレジストパターンを前記底部反射防止材料を含むマテリアル層上に形成する工程と、
シリコン含量の多い第２のマテリアル層を前記底部反射防止材料を含むマテリアル層上に形成する工程と、
前記第１および第２のレジストパターンを除去して前記底部反射防止材料を含むマテリアル層における前記第２のマテリアル層で被覆されていない部分を露出させる工程と、
前記第２のマテリアル層をマスクとして、前記底部反射防止材料を含むマテリアル層及び前記第１のマテリアル層をエッチングして、それによってコンタクトホール及び／又は溝を形成する工程と、を含み、
前記第１のマテリアル層を形成する工程が、
誘電性マテリアル層を前記基板上に形成し、
炭化シリコンを含有するマテリアル層をスピンコーティング方式で形成し、
前記炭化シリコンを含有するマテリアル層のエッチングは、窒素プラズマで行うことを特徴とするリソグラフィによるダブルパターンニング方法。
【請求項７】
前記第２のマテリアル層を形成する工程が、シリコン含量の多い誘電性マテリアル層をスピンコーティング方式で形成する、ことを更に含むことを特徴とする請求項６に記載のリソグラフィによるダブルパターンニング方法。
【請求項８】
前記第１のマテリアル層をエッチングした後、前記第２のマテリアル層を除去する工程を更に含むことを特徴とする請求項６に記載のリソグラフィによるダブルパターンニング方法。
【請求項９】
前記第２のレジストパターンを形成する工程が、前記第２のレジストパターンを前記複数の開口部中に形成する工程を更に含むことを特徴とする請求項６に記載のリソグラフィによるダブルパターンニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリソグラフィによるパターンニング（ｌｉｔｈｏｇｒａｐｈｙ  ｐａｔｔｅｒｎｉｎｇ）方法に関し、特にリソグラフィによるダブルパターンニング（ｌｉｔｈｏｇｒａｐｈｙ  ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ）方法に関する。
【背景技術】
【０００２】
半導体技術は現在、絶えずより小型化の方向に進んでいる。近年来、サイズにおいて、すでに６５ｎｍ、４５ｎｍ、さらに小型化の製造工程が開発されている。微細な集積回路のレイアウトを製作するためのフォトレジスト層は、通常、高いアスペクト比を備えている。上記のような状況下で、如何に理想的なクリティカル・ディメンション（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ；ＣＤ）を維持するかということについては、数多くの要因の影響により難度の上昇をもたらしている。フォトレジスト層のクリティカル・ディメンションはこの中において挑戦が求められる局面にある項目となっている。例えば、リソグラフィによりパターンニング工程において、フォトレジスト層はパターン崩壊およびクリティカル・ディメンション低下の影響を受けやすく、製造工程における結果も思わしくなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、新たなリソグラフィによるパターンニング方法を如何に設計し、上記不具合を克服するかということは、業界において解決が待たれる課題である。
【課題を解決するための手段】
【０００４】
よって、本発明の目的は、少なくとも一つの開口部を有する第１のフォトレジスト層を基板上に形成する工程と、第１のフォトレジスト層を硬化させる工程と、第２のフォトレジスト層を、すでに硬化した第１のフォトレジスト層および基板上に形成する工程と、マテリアル層（ｍａｔｅｒｉａｌ  ｌａｙｅｒ）を基板上に形成する工程と、第１および第２のフォトレジスト層を除去して基板を露出させる工程と、を含む、リソグラフィによるパターンニング方法を提供するところにある。
【０００５】
本発明の他の目的は、第１のマテリアル層を基板上に形成する工程と、複数の開口部を有する第１のフォトレジスト層を第１のマテリアル層上に形成する工程と、第１のフォトレジスト層を硬化させた後、第２のフォトレジスト層を第１のマテリアル層上に形成する工程と、第２のマテリアル層を第１のマテリアル層上に形成する工程と、第１および第２のフォトレジスト層を除去して、第１のマテリアル層における第２のマテリアル層で被覆されていない部分を露出させる工程と、第２のマテリアル層をフォトマスクとして、第１のマテリアル層をエッチングする工程と、を含む、リソグラフィによるダブルパターンニング方法を提供するところにある。
【０００６】
本発明のさらに他の目的は、第１のリソグラフィ工程により、互いに間隔を持つ複数の第１のフォトレジスト材料を基板上に形成する工程と、第２のリソグラフィ工程により、各々が第１のフォトレジスト材料の一対の間に配置され互いに間隔を持つ複数の第２のフォトレジスト材料を形成する工程と、マテリアル層を基板上に形成する工程と、第１および第２のフォトレジスト材料を除去して、基板におけるマテリアル層で被覆されていない部分を露出させる工程と、マテリアル層をフォトマスクとして、基板をエッチングする工程と、を含む、リソグラフィによるダブルパターンニング方法を提供するところにある。
【０００７】
本発明の長所は、利用可能であり、しかも上記目的を容易に達成できるところである。
【発明を実施するための最良の形態】
【０００８】
本発明の上記およびその他目的、特徴、長所および実施形態をより明確に理解できるよう、添付の図面の詳細な説明を下記のとおり行う。
【０００９】
図面および後述する実施の形態を参照した後には、当業者であれば本発明の目的、および本発明の技術的手段、ならびに実施態様を理解できるものである。
【００１０】
以下における説明では、異なる実施形態を開示し、そして特別な組合せの構成要素および配置を開示している。しかしこれら実施形態は単に実施形態の一部に過ぎないので、本発明の範囲を限定するものではない。例えば、第１の要素を第２の要素上に形成する記述においては、第１および第２の要素を直接接触させて形成する実施形態もありうるし、またその他要素を第１および第２の要素の間に形成する実施形態により、第１および第２の要素は直接接触しなくなることもありうる。これ以外にも、本実施形態の記述は、一部参考要素の符号を異なる実施形態中にて重複して使用することもありうる。これら重複する符号は簡素化および説明の明確化のためであり、異なる実施形態の間で関係性を持つものではない。
【００１１】
図１ないし図８は本発明の実施形態のうち、半導体装置１００の異なる製造工程における断面図である。図９は本発明の実施形態のうち、リソグラフィによるパターンニング方法２００のフローチャートである。図１ないし図９を参照することで、リソグラフィによるパターンニング方法２００および半導体装置１００が併せて解説される。
【００１２】
図１はシリコン基板１１０を備えた半導体装置１００を示している。基板１１０は、ゲルマニウム、シリコンゲルマニウムまたはガリウムヒ素を含む、半導体の製造工程に適したその他の材料とすることができる。より詳しくは、基板１１０は、例えばダイヤモンドといったその他適した元素半導体材料、または炭化シリコン、インジウムヒ素、インジウムリンといった適した複合半導体物質、またはシリコン炭化ゲルマニウム合金、ガリウムヒ素リン、インジウムヒ素リンといった適した合金半導体材料とすることができる。また、基板１１０は、ガラスといった非半導体材料で形成した薄膜トランジスタ表示装置、または溶融石英、試薬のフッ化カルシウムで形成したフォトマスクとすることができる。基板１１０は、異なるイオンインプラント領域、誘電性材料および多層回路の接続を有している。異なる実施形態において、基板１１０は、例えばＣＭＯＳ、イメージセンサ、メモリユニットまたはキャパシタ素子といった異なる電子素子に応じて、異なるインプラント材料を含む。基板１１０は異なる微細電子素子を接続または分断するために、異なる伝導性材料および誘電性材料の組合せも含んでも良い。基板１１０はさらにその上に形成されている一つ以上のマテリアル層を含んでも良い。
【００１３】
図１および図９を参照する。本発明のリソグラフィによるパターンニング方法における第１の工程は工程２０２であり、底部マテリアル（ｕｎｄｅｒｌｙｉｎｇ  ｍａｔｅｒｉａｌ）層を基板１１０上に形成する。底部マテリアル層は、異なる応用において異なる機能を提供するように複数のフィルム層を備えている。
【００１４】
マテリアル層１１２が基板１１０上に形成されている。マテリアル層１１２はシリコン、ポリシリコン、誘電性材料、導電性材料またはその他配列の組合せにより形成することができる。一実施形態において、マテリアル層１１２は厚さが１００Åないし９０００Åである。また他の実施形態においては、マテリアル層１１２は厚さが１０００Åないし３５００Åである。マテリアル層１１２は一実施形態において、誘電性材料を含み、層間誘電層（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）または金属層間誘電層（ｉｎｔｅｒ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ；ＩＭＤ）を形成している。誘電層はシリコン酸化物および／または誘電率が４未満の低誘電率の誘電性材料を含む。例えば、低誘電率の材料はフッ素をドーピングしたシリケートガラス（ｆｌｕｏｒｉｎａｔｅｄ  ｓｉｌｉｃａ  ｇｌａｓｓ；ＦＳＧ）、炭素元素をインプラントしたシリコン酸化物、ブラックダイヤ、キセロゲル、エアロゲル、フッ素をドーピングしたアモルファスカーボンフィルム（ｆｌｕｏｒｉｎａｔｅｄ  ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ  ｆｉｌｍ）、パリレン、ビス・ベンゾシクロブテン（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔａｎｅ；ＢＣＢ）、ＳｉｌＫ誘電性樹脂、ポリイミドおよび／またはその他適当な多孔性高分子材料とすることができる。誘電層はスピンコーティング方式、または化学気相成長法またはその他適合する製造工程により形成される。
【００１５】
フォトマスク層１１４は引き続きマテリアル層１１２上に形成される。本実施形態においては、フォトマスク層１１４は、スピンコーティング方式で形成されうる炭素系被覆物質膜を含む。例えば、炭化シリコンを含んでいる炭素含有層である。フォトマスク層１１４は厚さが５０Åないし１０００Åであるとともに、この後のマテリアル層１１２および／または基板１１０のエッチング工程において、シールドとされる。
【００１６】
続いて、リソグラフィ露光工程における反射を低減するために、マテリアル層１１６をフォトマスク層１１４上に形成する。一実施形態においては、マテリアル層１１６は底部反射防止材料（ｂｏｔｔｏｍ  ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ；ＢＡＲＣ）を含む。マテリアル層１１６は厚さが５０Åないし５００Åである。マテリアル層１１６はスピンコーティング方式で形成することができる。
【００１７】
引き続き図１および図９を参照する。リソグラフィによるパターンニング方法２００は工程２０４において、第１のフォトレジストパターン１１８を基板上に形成する。一実施形態において、フォトレジスト層は基板上に形成されるとともに、第１のリソグラフィ工程により、図１に示すような第１のフォトレジストパターン１１８が形成される。第１のフォトレジストパターン１１８は、複数の第１のフォトレジスト材料を含み、第１のフォトレジスト材料の間は、底部マテリアル層の一部を露出させるための複数の開口部を備えている。第１のフォトレジストパターン１１８の開口部は、所定のパターン形式により画成される。一実施形態においては、第１のフォトレジストパターンのパターン形式は、フォトマスクにより画成された集積回路のレイアウトにおける複数の配線が含まれる。第１のフォトレジスト材料の間の間隔は第１のフォトレジストパターンにおいて、一つのフォトレジスト物質から隣接するフォトレジスト材料の間の距離となっている。この間隔は５０ｎｍないし２００ｎｍの距離である。好ましい実施形態においては、この間隔は１００ｎｍである。第１のフォトレジストパターン１１８の厚さは１００Åないし５０００Åである。このうちの一実施形態においては、第１のフォトレジストパターン１１８の厚さは５００Åないし３０００Å、または１０００Åないし１５００Åである。第１のフォトレジストパターン１１８のフォトレジスト材料はポジ型またはネガ型のフォトレジスト材料とすることができる。極端紫外線（ｅｘｔｒｅｍｅ  ｕｌｔｒａｖｉｏｌｅｔ；ＥＵＶ）の先進的な製造工程において、化学増幅型（ｃｈｅｍｉｃａｌ  ａｍｐｌｉｆｉｃａｔｉｏｎ；ＣＡ）フォトレジストを第１のフォトレジストパターン１１８とすることができる。第１のフォトレジストパターン１１８は、有機酸（ａｃｉｄ  ｍｏｌｅｃｕｌａｒ）または、光線がその上に照射されたときに酸を発生させるように光線に反応する酸発生剤（ｒａｄｉａｔｉｏｎ−ｓｅｎｓｉｔｉｖｅ  ａｃｉｄ  ｇｅｎｅｒａｔｏｒ）を含んでもよい。第１のフォトレジストパターン１１８を形成する第１のリソグラフィ工程は、フォトレジスト被覆、ソフトベーキング（ｓｏｆｔ  ｂａｋｉｎｇ）、フォトマスク位置合せ（ｍａｓｋ  ａｌｉｇｎｉｎｇ）、露光、露光後ベーキング（ｐｏｓｔ−ｅｘｐｏｓｕｒｅ  ｂａｋｉｎｇ）、現像（ｄｅｖｅｌｏｐｉｎｇ）およびハードベーキング（ｈａｒｄ  ｂａｋｉｎｇ）の工程で形成することができる。このうち露光工程は、所定のパターンを有するフォトマスクを光線が透過して、半導体装置１００に対して露光を行う。光線は例えば、２４８ｎｍの波長を有するフッ化クリプトンエキシマレーザまたは１９３ｎｍの波長を有するフッ化アルゴンエキシマレーザといった紫外線または極端紫外線とすることができる。リソグラフィによるパターンニング工程では、例えば正軸（ｏｎ−ａｘｉｓ）、偏軸（ｏｆｆ−ａｘｉｓ）、四重極（ｑｕａｄｒｉｐｏｌｅ）、双極子（ｄｉｐｏｌｅ）露光技術といったその他の露光形態または技術を用いることができる。リソグラフィによるパターンニング方法は、例えばフォトマスクレス・リソグラフィ（ｍａｓｋｌｅｓｓ  ｌｉｔｈｏｇｒａ���ｈｙ）、電子ビーム露光（ｅｌｅｃｔｒｏｎ−ｂｅａｍ  ｗｒｉｔｉｎｇ）、イオン・ビーム露光（ｉｏｎ−ｂｅａｍ  ｗｒｉｔｉｎｇ）および分子刻印（ｍｏｌｅｃｕｌａｒ  ｉｍｐｒｉｎｔ）といったもので置換できる。
【００１８】
図２および図９を参照する。リソグラフィによるパターンニング方法２００は工程２０６において、第１のフォトレジストパターン１１８を硬化させる。硬化工程では、第１のフォトレジストパターン１１８をより堅固にすることで、第２のフォトレジスト層を形成する際のリソグラフィによるパターンニング工程により変形しないようにしている。硬化工程には、加熱硬化工程、または紫外線硬化、イオン・インプラント・ボンバード（ｉｏｎ−ｉｍｐｌａｎｔ  ｂｏｍｂａｒｄ）、電子ビーム処理もしくはこれらの組合せが含まれる。その他の実施形態においては、第１のフォトレジスト材料を強化または保護するために、第２のリソグラフィ工程実施前に第１のフォトレジストパターン１１８上をマテリアル層で被覆する。このマテリアル層は、第１のフォトレジストパターン１１８上に形成して保護が得られるように、例えば厚さが５０Åないし５００Åである底部反射防止材料といった重合性物質とすることができる。
【００１９】
図３および図９を参照する。リソグラフィによるパターンニング方法２００は工程２０８において、図３に示すように、第２のリソグラフィ工程により第２のフォトレジストパターン１２０を基板上に形成する。第２のフォトレジスト層を底部マテリアル層および第１のフォトレジストパターン１１８上に形成するとともに、続いてパターンニングにより第２のフォトレジストパターン１２０を形成する。第１のフォトレジストパターン１１８と同じように、第２のフォトレジストパターン１２０は複数の第２のフォトレジスト材料を含み、第２のフォトレジスト材料の間は、第１および第２のフォトレジストパターンで被覆されていない底部マテリアル層の一部を露出させる開口部を備えている。第２のフォトレジスト材料は他の所定の集積回路構造パターンの第２のフォトマスクにより画成される。一実施形態においては、第２のフォトレジスト材料は隣接する二つの第１のフォトレジスト材料の間にそれぞれ形成される。したがって、隣接する二つの第２のフォトレジスト材料の間にも第１のフォトレジスト材料がある。
【００２０】
第２のフォトレジストパターン１２０の構造は第１のフォトレジストパターン１１８に関係し、ダブル成形の構造を形成している。一実施形態においては、第１および第２のフォトレジストパターンの開口部は、間隔を持った（ｐｉｔｃｈ  ｓｐｌｉｔｔｉｎｇ）構造をなしている。例えば、第２のフォトレジスト材料の間は５０ｎｍないし２００ｎｍの間隔の距離を持っている。他の実施形態においては、第２のフォトレジスト材料の間は１００ｎｍの距離を持っている。一実施形態においては、第１のフォトレジストパターン１１８および第２のフォトレジストパターン１２０の第１のフォトレジスト材料および第２のフォトレジスト材料の間は、間隔を持って分割されており、この間隔は第１のフォトレジストパターンのフォトレジスト材料の間、または第２のフォトレジストパターンのフォトレジスト材料の間の距離の半分であるので、より小さな最小加工寸法（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅｓ  ｓｉｚｅ）を実現することができる。他の実施形態においては、第１および第２のフォトレジストパターンで画成される開口部は、金属線のコンタクトホールまたは溝を形成するためのものである。例えば、第２のフォトレジストパターン１２０で形成される配線は第１のフォトレジストパターン１１８で形成される配線と交差する。第２のフォトレジストパターン１２０は第１のフォトレジストパターン１１８における形成方法、構造、厚さ、含まれるフォトレジスト材料に近似している。例えば、化学増幅型フォトレジストを第２のフォトレジストパターン１２０として用いることができる。第２のフォトレジストパターン１２０を形成する第２のリソグラフィによるパターンニング工程は、例えばフォトレジスト被覆、ソフトベーキング、フォトマスク位置合せ、露光、露光後ベーキング、現像およびハードベーキングを含むという具合に、実質的に第１のフォトレジストパターン１１８を形成する第１のリソグラフィによるパターンニング工程に近似している。
【００２１】
図４および図９を参照する。リソグラフィによるパターンニング方法２００は工程２１０において、上部マテリアル層１２２を基板上に形成する。上部マテリアル層１２２は図４に示すように、第１および第２のフォトレジスト材料により画成された開口部に充填される。上部マテリアル層１２２は第１および第２のフォトレジストパターン上に形成され、シリコン含量の多い物質を含むとともに、例えばスピンコーティングといった方式で形成されている。上部マテリアル層１２２は重量比が４０％以上であるシリコンを含む。一実施形態においては、上部マテリアル層１２２はシリコンを含有する有機高分子物質を含み、架橋の形式とすることができる。この架橋の形式は上部マテリアル層１２２を加熱ベーキングする方式で形成することができる。その他の実施形態においては、上部マテリアル層１２２は、例えばシリコーンといったシリコンを含む非有機の高分子物質を含むことができる。異なる実施形態においては、上部マテリアル層１２２は例えば酸化シリコン、窒化シリコンまたは窒化酸化シリコン、スピン・オン・グラス（ｓｐｉｎ−ｏｎ  ｇｌａｓｓ；ＳＯＧ）、例えばポリシリコンといった純シリコン物質、または例えばチタン、窒化チタン、アルミニウム、タンタルなどの金属物質を含む有機高分子物質とすることができる。上部マテリアル層１２２は第１および第２のフォトレジストパターンよりも厚く、例えば５００Åないし２０００Åであり、開口部に充填されている。その他の実施形態においては、上部マテリアル層１２２は、例えば８００ないし９００Åという具合に第１および第２のフォトレジストパターンよりも厚くして、第１および第２のフォトレジストパターンの上部表面を露出させることができる。
【００２２】
図８および図９を参照する。リソグラフィによるパターンニング方法２００は工程２１２において、上部マテリアル層１２２をエッチングして、第１および第２のフォトレジストパターン１１８および１２０を露出させる。エッチング工程を上部マテリアル層１２２に行い、上部マテリアル層１２２の一部を除去するとともに、第１および第２のフォトレジストパターン１１８および１２０の上部表面を露出させる。エッチング工程ではＣＦ4、Ｃ3Ｆ8、Ｃ4Ｆ8、ＣＨＦ3およびＣＨ2Ｆ2のエッチング剤を用いてドライエッチングを行うか、緩衝フッ酸（ｂｕｆｆｅｒｅｄ  ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ；ＢＨＦ）でウェットエッチングを行って、二酸化シリコンをエッチングする。その他の実施形態においては、もし上部マテリアル層１２２の形成時に第１および第２のフォトレジストパターンの上部表面がすでに露出されているのであれば、工程２１２は省略することができる。
【００２３】
図６および図９を参照する。リソグラフィによるパターンニング方法２００は工程２１４において、第１および第２のフォトレジストパターン１１８および１２０を除去する。上部マテリアル層１２２に被覆されていない底部反射防止材料は、第１および第２のフォトレジストパターン１１８および１２０の除去工程にて付随して除去することができる。第１および第２のフォトレジストパターン１１８および１２０を除去した後、図６に示すように、底部マテリアル層は上部マテリアル層１２２で画成されている開口部から露出する。パターンニング後の上部マテリアル層は第１および第２のフォトレジストパターンと反対のパターンとなる。上部マテリアル層のパターンはこれにより基板上に形成されたコンタクトホールまたは溝、または底部マテリアル層または基板上に画成された金属線に対応する。レジスト・アッシング工程で、フォトレジスト材料および被覆されていない底部反射防止材料を除去する。
【００２４】
図７および図９を参照する。リソグラフィによるパターンニング方法２００は工程２１６において、底部マテリアル層をエッチングする。一実施形態においては、フォトマスク層１１４は上部マテリアル層１２２が除去されることで露出しているので、フォトマスク層１１４は、上部マテリアル層１２２中に画成されている開口部に対応する部分もエッチングされることになる。フォトマスク層１１４は第１および第２のフォトレジストパターンと反対のパターンとなる。異なる実施形態においては、エッチング工程で、フォトマスク層１１４は高い確率で上部マテリアル層１２２をエッチングする。したがって、上部マテリアル層１２２の開口中におけるフォトマスク層１１４に対応する部分は、エッチング工程で除去される。一実施形態においては、エッチング工程は窒素プラズマまたは酸素、水素、フッ化炭素、臭化炭素および混合物により実現され、シリコンを含有する上部材料を窒化物または窒酸化物として高い耐エッチング能力を持たせることができる。本発明のリソグラフィによるパターンニング方法２００は多くの長所を備えており、例えば、上部マテリアル層１２２の各々の開口部が第１および第２のフォトレジストパターン１１８および１２０のフォトレジスト材料に対応することで、第１および第２のフォトレジストパターン１１８および１２０の間のオーバーレイ・エラー（ｏｖｅｒｌａｙ  ｅｒｒｏｒ）により隣接する二つの開口部の位置が変ってしまう可能性がある。しかし、各々の開口のサイズはすでに限定されている。オーバーレイ・エラーにより各集積回路素子（例えばコンタクトホールまたは金属線）のサイズが変ってしまうことは、本発明のリソグラフィによるダブルパターンニング方法２００によって発生することはなくなる。他の実施形態においては、底部マテリアル層は一つのエッチング工程のみで完成されるので、従来のダブルパターンニングおよびダブルエッチングの工程と比べても、製造コスト、製造効率および製造品質のいずれでもこれによって改善される。他の実施形態においては、上部マテリアル層１２２は底部マテリアル層を除去するエッチング工程にてハードフォトマスク（ｈａｒｄ  ｍａｓｋ）とされるので、第１および第２のフォトレジストパターンが上記したエッチング工程にてエッチングのレジストとして機能することはないので、よって第１および第２のフォトレジストパターンの厚さを薄くすることができる。したがって、底部マテリアル層に形成されるパターンのクリティカル・ディメンションがより良く制御されることになる。更には、フォトレジスト材料の耐エッチング性はかように重要ではなくなるので、フォトレジスト材料の選択において過度に厳格になる必要はなく、より多くの選択性が生まれる。
【００２５】
図８および図９を参照する。リソグラフィによるパターンニング方法２００は工程２１８において、上部マテリアル層により被覆されていない部分の底部マテリアル層をエッチングした後、上部マテリアル層１２２を除去する。工程２１８では湿式化学エッチング工程またはドライプラズマエッチング工程により上部マテリアル層１２２を除去することができる。例えば、エッチング工程ではＣＦ4、Ｃ3Ｆ8、Ｃ4Ｆ8、ＣＨＦ3およびＣＨ2Ｆ2を含有するものを用いてドライエッチングを行うか、緩衝フッ酸でウェットエッチングを行うことができる。これ以外にも、マテリアル層１１６は上記したものと同じまたはその他のエッチング工程で除去しても良い。
【００２６】
しかも、基板の一部または誘電性マテリアル層１１２を除去する工程は、パターンニングしたフォトマスク層１１４をハード・フォトマスクとして、フォトマスク層１１４で画成されている開口部を誘電性マテリアル層１１２に形成するものであって、例えば図１０に示すものは、半導体装置１００の側面断面図である。誘電性マテリアル層１１２はパターンニングされたフォトマスク層１１４の開口部の位置に対応し、ドライまたはウェットエッチング工程によりエッチング除去されて、複数の溝またはコンタクトホールを誘電性マテリアル層１１２上に形成している。フォトマスク層１１４はこの工程でハード・フォトマスクとされているので、誘電性マテリアル層１１２よりも高い耐エッチング性を備える。エッチング工程では、例えばＨＢｒ、Ｃｌ2、ＳＦ6、Ｏ2、ＡｒまたはＨｅといった適合するエッチングガスを使用することができる。フォトマスク層１１４はエッチング工程にて消耗してしまい、残りの部分は図１１に示すように除去される。
【００２７】
上記した図１ないし図１１のリソグラフィによるパターンニング方法はリソグラフィによるダブルパターンニング方法を提供している。このリソグラフィによるパターンニング方法は二回の露光および底部マテリアル層のエッチング工程により実現されるので、製造コストを削減し、クリティカル・ディメンションの変化の影響を低減する。その他の長所には、例えば、フォトマスク層１１４はハード・フォトマスクとして底部マテリアル層または基板のエッチングを行うため、高い耐エッチング性を備えたフォトマスク層１１４を選択した後には、本発明のリソグラフィによるパターンニング方法はより厚いマテリアル層のエッチングに用いることができるというものがある。
【００２８】
本発明リソグラフィによるパターンニング方法２００のその他の実施形態は上記したように、各種の変更および付加は、本発明の技術的思想および範囲を逸脱しないもとで、本発明の保護の範囲内に含まれるものである。一実施形態においては、複数のコンタクトホールは第１および第２のフォトレジストパターン１１８および１２０により画成されるとともに、誘電性マテリアル層１１２上に形成される。その他の実施形態においては、第１および第２のフォトレジストパターン１１８および１２０は、分割された間隔を持つ複数の線も画成するとともに、誘電性マテリアル層１１２上に形成される。一実施形態においては、上部マテリアル層１１２およびフォトマスク層１１４のエッチング速度が異なる。他の実施形態においては、底部マテリアル層はその他組合わせおよび構造的変化の実施方式を有することができ、例えば、底部マテリアル層が存在する必要はなく、第１および第２のフォトレジストパターンを基板１１０上に直に形成することができる。また一実施形態においては、工程２１２の上部マテリアル層１１２の一部を除去する工程では、ＣＦ4を用いたドライエッチングまたは緩衝フッ酸を用いてドライエッチングを行うことができる。その他適合するエッチング工程は、化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で上部マテリアル層の一部を除去しても良い。第１および第２のフォトレジストパターン１１８および１２０を除去する工程２１４は、例えばウェット除去法または酸素プラズマ除去法といった従来の工程を用いても良い。
【００２９】
他の実施形態においては、フォトマスク層１１４のパターンはその他のリソグラフィによるパターンニング技術と組合わせることができる。例えば、高い光学的コントラストを備えたクロムレス位相リソグラフィ（ｃｈｒｏｍｅｌｅｓｓ  ｐｈａｓｅ  ｌｉｔｈｏｇｒａｐｈｙ）をフォトマスク層１１４のパターンに組合わせるとともに、位相シフトフォトマスク（ＰＳＭ）またはバイナリ・フォトマスク（ｂｉｎａｒｙ  ｍａｓｋ）よりも良いパターンを形成する。例えば、クロムレス・フォトマスクではポジ型フォトレジストにより島状パターンを形成し、反対にハード・フォトマスク・パターンでは、高い解析度で島状パターンをホール・パターン（ｈｏｌｅ  ｐａｔｔｅｒｎ）に転換することができる。この方法はパターンを反転するだけでなく、耐エッチング性を更に高めることができる。リソグラフィによるパターンニング方法２００のフォトマスク・パターンは異なる箇所に応用することができ、例えば、もし線状のパターンにてフォトマスク・パターンにより優れた品質が得られるのであれば、線状のパターンは高い解析度を得ることができることになる。
【００３０】
したがって本発明ではリソグラフィによるパターンニング方法を提供している。リソグラフィによるパターンニング方法は、少なくとも一つの開口部を有する第１のフォトレジストパターンを基板上に形成し、第１のフォトレジストを硬化させ、第２のフォトレジストパターンを基板上に形成し、マテリアル層を基板上に形成し、そして第１および第２のフォトレジストパターンを除去して基板を露出させる、ことを含む。
【００３１】
本発明では第１のマテリアル層をフォトマスクとして基板をエッチングするエッチング方式を更に提供している。本方法においては、このうちの第２のフォトレジストパターンの各々の部分が前記第１のフォトレジストパターンの少なくとも一つの開口部中に堆積されている。第１のフォトレジストパターンを硬化させる工程は、加熱硬化工程、紫外線硬化工程、電子ビーム処理工程、イオン・インプラント処理工程（ｉｏｎ−ｉｍｐｌａｎｔ  ｔｒｅａｔｍｅｎｔ）またはその組合わせの製造工程からなる。第１および第２のフォトレジストパターンは各々少なくとも一つのフォトレジスト材料を含み、各々のフォトレジスト材料は、厚さが６００Åないし８００Åの範囲、および幅が４００Åないし５００Åの範囲である。このうち、マテリアル層を形成する工程はシリコン含量の多いマテリアル層を形成することを含む。第１および第２のフォトレジストパターンを除去する工程の前に、マテリアル層をエッチングして、第１および第２のフォトレジストパターンを露出させる工程を更に含む。このうちマテリアル層をエッチングする工程はＣＦ4、Ｃ3Ｆ8、Ｃ4Ｆ8、ＣＨＦ3およびＣＨ2Ｆ2を含むエッチング剤の群から選ばれる。
【００３２】
本発明は他の実施形態において、リソグラフィによるダブルパターンニング方法を更に提供している。リソグラフィによるダブルパターンニング方法は、第１のマテリアル層を基板上に形成する工程と、複数の開口部を有する第１のフォトレジストパターンを第１のマテリアル層上に形成する工程と、第１のフォトレジストパターンを硬化させる工程と、第１のフォトレジストパターンが硬化した後、第２のフォトレジストパターンを第１のマテリアル層上に形成する工程と、第２のマテリアル層を第１のマテリアル層上に形成する工程と、第１および第２のフォトレジストパターンを除去して第１のマテリアル層における第２のマテリアル層で被覆されていない部分を露出させる工程と、第２のマテリアル層をフォトマスクとして、第１のマテリアル層をエッチングする工程と、を含む。
【００３３】
本方法では、第１のマテリアル層を形成する工程が、誘電性マテリアル層を基板上に形成し、炭素を含有するマテリアル層をスピンコーティング方式で形成する、ことを更に含む。第２のマテリアル層を形成する工程が、シリコン含量の多い誘電性マテリアル層をスピンコーティング方式で形成する、ことを更に含む。このうち、シリコン含量の多いマテリアル層は重量比が４０％以上のシリコンを含む。第１のフォトレジストパターンを形成する工程の前に、底部反射防止材料を前記第１のマテリアル層上に形成する工程を更に含む。第１のマテリアル層をエッチングした後、第２のマテリアル層を除去する工程を更に含む。第２のフォトレジストパターンを形成する工程は、第２のマテリアル層を開口部中に形成する工程を更に含む。
【００３４】
本発明は他の実施形態において、リソグラフィによるダブルパターンニング方法を更に提供している。リソグラフィによるダブルパターンニング方法は、第１のリソグラフィ工程により、互いに間隔を持つ複数の第１のフォトレジスト材料を基板上に形成する工程と、第２のリソグラフィ工程により、各々が第１のフォトレジスト材料のうちの一対の間に配置され互いに間隔を持つ複数の第２のフォトレジスト材料を形成する工程と、マテリアル層を基板上に形成する工程と、第１および第２のフォトレジスト材料を除去して、基板におけるマテリアル層で被覆されていない部分を露出させる工程と、マテリアル層をフォトマスクとして、基板をエッチングする工程と、を含む。
【００３５】
本方法では、第１および第２のフォトレジスト材料を除去する工程の前に、マテリアル層にエッチバック（ｅｔｃｈ  ｂａｃｋ）を行う工程を更に含む。このうち各々の第１のマテリアル層と、隣接する第２のフォトレジスト材料との間隔は５０ｎｍ未満である。第２のフォトレジスト材料を形成する工程の前に、第１のフォトレジスト材料を硬化させる工程を更に含む。第２のフォトレジスト材料を形成する工程の前に、重合性（ｐｏｌｙｍｅｒｉｃ）物質で第１のフォトレジスト材料を被覆する工程を更に含む。
【００３６】
確かに本発明では好ましい実施形態を上記のように開示したが、これは本発明を限定するためのものではなく、当業者であれば、本発明の技術的思想および範囲を逸脱することなく、各種の変更および付加を行うことができるので、本発明の保護範囲は別紙の特許請求の範囲による限定を基準と見なす。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図２】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図３】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図４】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図５】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図６】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図７】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図８】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図９】本発明の一実施形態におけるリソグラフィによるパターンニング方法のフローチャートである。
【図１０】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【図１１】本発明の一実施形態におけるリソグラフィによるパターンニング方法の各工程における半導体装置の側面断面図である。
【符号の説明】
【００３８】
１００  半導体装置
１１０  基板
１１２  マテリアル層
１１４  フォトマスク層
１１６  マテリアル層
１１８  第１のフォトレジストパターン
１２０  第２のフォトレジストパターン
１２２  上部マテリアル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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