(57)【特許請求の範囲】
【請求項１】
入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、
前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。
【請求項２】
入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データを圧縮する圧縮手段と、
前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、
前記分離された圧縮された映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。
【請求項３】
前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮することを特徴とする請求項２に記載の映像データ伝送システム。
【請求項４】
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であることを特徴とする請求項１乃至３のいずれか１項に記載の映像データ伝送システム。
【請求項５】
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であることを特徴とする請求項１乃至３のいずれか１項に記載の映像データ伝送システム。
【請求項６】
入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送ステップとを行い、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。
【請求項７】
入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送ステップと、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された圧縮された映像データを伸張する伸張ステップと、
前記受信バッファにおいて、前記伸張された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。
【請求項８】
前記圧縮ステップにおいて、ＤＰＣＭ圧縮によって前記映像データを圧縮することを特徴とする請求項７に記載の映像データ伝送方法。
【請求項９】
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であることを特徴とする請求項６乃至８のいずれか１項に記載の映像データ伝送方法。
【請求項１０】
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であることを特徴とする請求項６乃至８のいずれか１項に記載の映像データ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御信号を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。
【背景技術】
【０００２】
液晶パネルにおける映像データ伝送システムとして、バス形式を用いたＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）や、ｍｉｎｉ−ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等が提案され、利用されている。
【０００３】
図９は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ９０１と、複数のソースドライバ９０２とを備える。ソースドライバ９０２は、半数ずつ左右のソースドライバ基板９０４に分けて配置される。
【０００４】
タイミングコントローラ９０１は、バックエンド（図示せず）から入力された同期信号をもとに液晶パネル９００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右２分割し、左右それぞれのソースドライバ基板９０４に供給する。
【０００５】
ソースドライバ基板が左右２枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは６０ｃｍ程度が限界とされているためである。通常、ソースドライバ基板は、２６〜５０インチ程度までのパネルでは２分割、それ以上のサイズのパネルでは２分割又はそれ以上に分割する必要がある。
【０００６】
タイミングコントローラ９０１とソースドライバ基板９０４との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）が用いられることが多い。
【０００７】
ソースドライバ基板９０４に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。ソースドライバ基板９０４上の複数のソースドライバ９０２に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
【０００８】
ソースドライバ基板９０４上の最初のソースドライバ９０２は、タイミングコントローラ９０１から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ９０２に供給する。
【０００９】
このように、映像データは次々にそれぞれのソースドライバ９０２にサンプリングされる。すべてのソースドライバ９０２が映像データをサンプリングした後、ソースドライバ９０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
【００１０】
このような動作を１ラインごとに行い、同時に、ゲートドライバ９０５がゲート動作を行うことで、映像データが液晶パネル９００に表示される。
【００１１】
ここで映像データは、ＲＧＢ各８ｂｉｔのデータで、図１０に示すように、ＲＧＢそれぞれ４ペア（計１２ペア）の差動信号線に分割され、各ソースドライバ９０２にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。
【００１２】
また、特許文献１（特開２０００−１５５５５２号公報）に記載されているように、１対１接続でソースドライバに映像データを伝送する方式も提案されている。
【００１３】
図１１は、従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の１対１接続を用いた映像データ伝送システムは、タイミングコントローラ９１１と、複数のソースドライバ９１２とを備える。ソースドライバ９１２は、半数ずつ左右のソースドライバ基板９１４に分けて配置される。
【００１４】
タイミングコントローラ９１１は、バックエンド（図示せず）から供給された同期信号をもとに液晶パネル９１０を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ９１２の数分に分割し、ソースドライバ基板９１４を介して各ソースドライバ９１２に供給する。
【００１５】
ソースドライバ９１２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。これらの信号は、マルチドロップで接続されている。
【００１６】
ソースドライバ９１２は、タイミングコントローラ９１１から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
【００１７】
このような動作を１ラインごとに行い、同時に、ゲートドライバ９１５がゲート動作を行うことで、映像データが液晶パネル９１０に表示される。
【００１８】
ここで映像データは、各ソースドライバ９１２に１ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ９１２にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。
【００１９】
【特許文献１】特開２０００−１５５５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。
【００２１】
例えば、フルＨＤ（１９２０×１０８０画素）、フレーム周波数６０Ｈｚ、色深度８ビットの場合、ＲＧＢのデータを伝送するには、１９２０×１０８０×６０×３×８＝２．９８６Ｇｂｐｓ（約３Ｇｂｐｓ）の伝送レートを必要とする。
【００２２】
また、最近では、フレーム周波数を１２０Ｈｚとした倍速駆動、色深度の増加（例えば１２ｂｉｔ化）、さらには、画素数をフルＨＤの縦横約２倍にした４Ｋ２Ｋ等が提案されてきており、必要な伝送レートは増加する一方である。
【００２３】
例えば、フルＨＤ、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の３倍の９Ｇｂｐｓ、画素数を４Ｋ２Ｋにした場合は１２倍の約３６Ｇｂｐｓの伝送レートを必要とする。
【００２４】
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。
【００２５】
また、信号線の増加は、配線数増加によるコストアップ、及びＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）増加の原因になる。
【００２６】
また、１対１接続において、例えば、液晶駆動出力端子が７２０ピン（ＲＧＢで１画素とすると２４０画素分）のソースドライバを用いると、フルＨＤで８個、４Ｋ２Ｋで１６個のソースドライバを必要とし、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの映像データを転送する場合、各ソースドライバに対し、フルＨＤで約１．１２５Ｇｂｐｓ（９Ｇｂｐｓ／８）、４Ｋ２Ｋで約２．２５Ｇｂｐｓ（３６／１６）の伝送レートが必要となる。
【００２７】
従来のクロックを別に伝送する方式では、差動信号線１ペアあたり約１Ｇｂｐｓの伝送レートが限界とされており、１対１接続においても１つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。
【００２８】
本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる映像データ伝送システムを提供するものである。
【課題を解決するための手段】
【００２９】
本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。
【００３０】
タイミングコントローラと受信バッファとの間をＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）の１対１で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。
【００３１】
また、受信バッファとソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続となるので、タイミングコントローラからＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。
【００３２】
本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データを圧縮する圧縮手段と、前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、前記分離された圧縮された映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。
【００３３】
タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。
【００３４】
前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮してもよい。
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。
【００３５】
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であってもよい。
【発明の効果】
【００３６】
本発明の映像データ伝送システムは、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる。
【発明を実施するための最良の形態】
【００３７】
＜第１の実施形態＞
本発明の第１の実施形態の映像データ伝送システムを、図１乃至図３を参照して説明する。
【００３８】
図１は、本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ１０１と、複数のソースドライバ１０２と、２個の受信バッファ１０３とを備える。ソースドライバ１０２と受信バッファ１０３は、半数ずつ左右のソースドライバ基板１０４に分けて配置される。
【００３９】
ソースドライバ基板が左右２枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは６０ｃｍ程度が限界とされているためである。通常、ソースドライバ基板は、２６〜５０インチ程度までのパネルでは２分割、それ以上のサイズのパネルでは２分割又はそれ以上に分割する必要がある。
【００４０】
タイミングコントローラ１０１とソースドライバ基板１０４との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ：フレキシブル印刷回路）が用いられることが多い。
【００４１】
図２は、タイミングコントローラ１０１の構成の一例を示すブロック図である。タイミングコントローラ１０１は、分割部２００と、１／ｎラインメモリ２０１と、ＤＰＣＭ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ：差分パルスコード変調）圧縮部２０２と、制御信号重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６と、制御信号生成部２０７とを備える。１／ｎラインメモリ２０１と、ＤＰＣＭ圧縮部２０２と、制御信号重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６は、受信バッファ１０３の数だけ存在する。
【００４２】
タイミングコントローラ１０１は、バックエンド（図示せず）から入力された同期信号をもとに、制御信号生成部２０７で液晶パネル１００を駆動するための制御信号を生成すると共に、入力された映像データを、分割部２００でライン方向に受信バッファ１０３の数（ｎ個）分に分割し、１／ｎラインメモリ２０１に一旦書き込み、読み出した映像データをＤＰＣＭ圧縮部２０２で圧縮し、制御信号重畳部２０３で制御信号と重畳し、８Ｂ１０Ｂ変換部２０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部２０５でシリアルデータに変換し、物理層２０６を介して出力する。
【００４３】
タイミングコントローラ１０１から出力された圧縮画像データは、受信バッファ１０３に供給される。図３は、受信バッファ１０３の構成の一例を示すブロック図である。受信バッファ１０３は、物理層３００と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）３０１と、パラレル変換部３０２と、１０Ｂ８Ｂ変換部３０３と、制御信号分離部３０４と、ＤＰＣＭ伸張部３０５と、シリアル変換部３０６と、物理層３０７と、制御信号生成部３０８とを備える。
【００４４】
受信バッファ１０３は、タイミングコントローラ１０１から供給される圧縮映像データを物理層３００で受信し、受信データをもとにＰＬＬ３０１でクロックを再生し、パラレル変換部３０２でパラレル化した後、１０Ｂ８Ｂ変換部３０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部３０４で圧縮映像データと制御信号とに分離する。
【００４５】
分離された圧縮映像データを、ＤＰＣＭ伸張部３０５でＤＰＣＭ伸張し、シリアル変換部３０６でバス接続の伝送フォーマットに変換し、物理層３０７を介して出力する。
【００４６】
一方、制御信号分離部３０４で分離された制御信号を、制御信号生成部３０８を介して出力する。
【００４７】
図１に戻り、受信バッファ１０３から出力された映像データと制御信号を、ソースドライバ基板１０４上でバス形式でソースドライバ１０２に接続する。
【００４８】
前記制御信号には、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等が含まれる。
【００４９】
ソースドライバ基板１０４上の最初のソースドライバ１０２は、受信バッファ１０３から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
【００５０】
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
【００５１】
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０５がゲート動作を行うことで、映像データが液晶パネル１００に表示される。
【００５２】
＜第２の実施形態＞
本発明の第２の実施形態の映像データ伝送システムを、図２、図４及び図５を参照して説明する。第２の実施形態は、受信バッファとソースドライバ間の接続がバス形式ではなく、１対１接続である点のみ上記第１の実施形態と異なる。
【００５３】
図４は、本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ４０１と、複数のソースドライバ４０２と、２個の受信バッファ４０３とを備える。ソースドライバ４０２と受信バッファ４０３は、半数ずつ左右のソースドライバ基板４０４に分けて配置される。
【００５４】
ソースドライバ基板４０４内の受信バッファ４０３とソースドライバ４０２との接続は、１対１である。
【００５５】
タイミングコントローラ４０１の構成は、図２に示す第１の実施形態のタイミングコントローラ１０１の構成と同様である。したがって、さらに詳細には説明しない。
【００５６】
図５は、受信バッファ４０３の構成の一例を示すブロック図である。受信バッファ４０３は、物理層５００と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）５０１と、パラレル変換部５０２と、１０Ｂ８Ｂ変換部５０３と、制御信号分離部５０４と、ＤＰＣＭ伸張部５０５と、シリアル変換部５０６と、物理層５０７と、制御信号生成部５０８と、分割部５０９と、１／ｍラインメモリ５１０とを備える。１／ｍラインメモリ５１０と、シリアル変換部５０６と、物理層５０７は、１つのソースドライバ基板４０４におけるソースドライバ４０２の数だけ存在する。
【００５７】
受信バッファ４０３は、タイミングコントローラ４０１から供給される圧縮映像データを物理層５００で受信し、受信データをもとにＰＬＬ５０１でクロックを再生し、パラレル変換部５０２でパラレル化した後、１０Ｂ８Ｂ変換部５０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部５０４で圧縮映像データと制御信号に分離する。
【００５８】
分離された圧縮映像データを、ＤＰＣＭ伸張部５０５でＤＰＣＭ伸張し、分割部５０９でライン方向に１枚のソースドライバ基板４０４におけるソースドライバ４０２の数（ｍ個）分に分割し、分割されたそれぞれの映像データを１／ｍラインメモリ５１０に一旦書き込み、１／ｍラインメモリ５１０から読み出した映像データをシリアル変換部５０６で１対１の伝送フォーマットに変換し、物理層５０７を介して出力する。
【００５９】
一方、制御信号分離部５０４で分離された制御信号を、制御信号生成部５０８を介して出力する。
【００６０】
図４に戻り、受信バッファ４０３から出力された映像データと制御信号を、ソースドライバ基板４０４上で１対１でソースドライバ４０２に接続する。
【００６１】
前記制御信号は、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等を含む。
【００６２】
ソースドライバ４０２は、受信バッファ４０３から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
【００６３】
このような動作を１ラインごとに行い、同時に、ゲートドライバ４０５がゲート動作を行うことで、映像データが液晶パネル４００に表示される。
【００６４】
＜第３の実施形態＞
本発明の第３の実施形態の映像データ伝送システムを、図１、図６及び図７を参照して説明する。
【００６５】
第３の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをＤＰＣＭ圧縮しないことを除けば、第１の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図１に示すものと同様であり、タイミングコントローラ１０１の代わりにタイミングコントローラ１１１を、受信バッファ１０３の代わりに受信バッファ１１３を備えるものとする。
【００６６】
図６は、タイミングコントローラ１１１の構成の一例を示すブロック図である。タイミングコントローラ１１１は、１個の分割部６００と、１／ｎラインメモリ６０１と、制御信号重畳部６０３と、８Ｂ１０Ｂ変換部６０４と、シリアル変換部６０５と、物理層６０６と、制御信号生成部６０７とを備える。１／ｎラインメモリ６０１と、制御信号重畳部６０３と、８Ｂ１０Ｂ変換部６０４と、シリアル変換部６０５と、物理層６０６は、受信バッファ１１３の数だけ存在する。
【００６７】
タイミングコントローラ１１１は、バックエンド（図示せず）から入力された同期信号をもとに、制御信号生成部６０７で液晶パネル１００を駆動するための制御信号を生成すると共に、入力された映像データを、分割部６００でライン方向に受信バッファ１１３の数（ｎ個）分に分割し、１／ｎラインメモリ６０１に一旦書き込み、読み出した映像データを制御信号重畳部６０３で制御信号と重畳し、８Ｂ１０Ｂ変換部６０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部６０５でシリアルデータに変換し、物理層６０６を介して出力する。
【００６８】
タイミングコントローラ１１１から出力された映像データは、受信バッファ１１３に供給される。図７は、受信バッファ１１３の構成の一例を示すブロック図である。受信バッファ１１３は、物理層７００と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）７０１と、パラレル変換部７０２と、１０Ｂ８Ｂ変換部７０３と、制御信号分離部７０４と、シリアル変換部７０６と、物理層７０７と、制御信号生成部７０８とを備える。
【００６９】
受信バッファ１１３は、タイミングコントローラ１１１から供給される映像データを物理層７００で受信し、受信データをもとにＰＬＬ７０１でクロックを再生し、パラレル変換部７０２でパラレル化した後、１０Ｂ８Ｂ変換部７０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部７０４で映像データと制御信号とに分離する。
【００７０】
分離された映像データを、シリアル変換部７０６でバス接続の伝送フォーマットに変換し、物理層７０７を介して出力する。
【００７１】
一方、制御信号分離部７０４で分離された制御信号を、制御信号生成部７０８を介して出力する。
【００７２】
受信バッファ１１３から出力された映像データと制御信号を、ソースドライバ基板１０４上でバス形式でソースドライバ１０２に接続する。
【００７３】
前記制御信号には、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等が含まれる。
【００７４】
ソースドライバ基板１０４上の最初のソースドライバ１０２は、受信バッファ１１３から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
【００７５】
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
【００７６】
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０５がゲート動作を行うことで、映像データが液晶パネル１００に表示される。
【００７７】
＜第４の実施形態＞
本発明の第４の実施形態の映像データ伝送システムを、図４及び図８を参照して説明する。
【００７８】
第４の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをＤＰＣＭ圧縮しないことを除けば、第２の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図４に示すものと同様であり、タイミングコントローラ４０１の代わりにタイミングコントローラ４１１を、受信バッファ４０３の代わりに受信バッファ４１３を備えるものとする。
【００７９】
タイミングコントローラ４１１の構成は、図６に示す第３の実施形態のタイミングコントローラ１１１の構成と同様である。したがって、さらに詳細には説明しない。
【００８０】
図８は、受信バッファ４１３の構成の一例を示すブロック図である。受信バッファ４１３は、物理層８００と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）８０１と、パラレル変換部８０２と、１０Ｂ８Ｂ変換部８０３と、制御信号分離部８０４と、シリアル変換部８０６と、物理層８０７と、制御信号生成部８０８と、分割部８０９と、１／ｍラインメモリ８１０とを備える。１／ｍラインメモリ８１０と、シリアル変換部８０６と、物理層８０７は、１つのソースドライバ基板４０４におけるソースドライバ４０２の数だけ存在する。
【００８１】
受信バッファ４１３は、タイミングコントローラ４１１から供給される映像データを物理層８００で受信し、受信データをもとにＰＬＬ８０１でクロックを再生し、パラレル変換部８０２でパラレル化した後、１０Ｂ８Ｂ変換部８０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部８０４で映像データと制御信号に分離する。
【００８２】
分離された映像データを、分離部８０９でライン方向に１枚のソースドライバ基板４０４におけるソースドライバ４０２の数（ｍ個）分に分割し、分割されたそれぞれの映像データを１／ｍラインメモリ８１０に一旦書き込み、１／ｍラインメモリ８１０から読み出した映像データをシリアル変換部８０６で１対１の伝送フォーマットに変換し、物理層８０７を介して出力する。
【００８３】
一方、制御信号分離部８０４で分離された制御信号を、制御信号生成部８０８を介して出力する。
【００８４】
図４に戻り、受信バッファ４１３から出力された映像データと制御信号を、ソースドライバ基板４０４上で１対１でソースドライバ４０２に接続する。
【００８５】
前記制御信号は、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等を含む。
【００８６】
ソースドライバ４０２は、受信バッファ４１３から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
【００８７】
このような動作を１ラインごとに行い、同時に、ゲートドライバ４０５がゲート動作を行うことで、映像データが液晶パネル４００に表示される。
【００８８】
以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと受信バッファとの間をＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）の１対１で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。
【００８９】
また、受信バッファとソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続となるので、タイミングコントローラからＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。
【００９０】
また、タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。
【産業上の利用可能性】
【００９１】
本発明は、映像データ伝送システムに利用可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。
【図２】タイミングコントローラ１０１の構成の一例を示すブロック図である。
【図３】受信バッファ１０３の構成の一例を示すブロック図である。
【図４】本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。
【図５】受信バッファ４０３の構成の一例を示すブロック図である。
【図６】タイミングコントローラ１１１の構成の一例を示すブロック図である。
【図７】受信バッファ１１３の構成の一例を示すブロック図である。
【図８】受信バッファ４１３の構成の一例を示すブロック図である。
【図９】従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。
【図１０】従来のバス形式を用いた映像データ伝送システムのタイミング図である。
【図１１】従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。
【符号の説明】
【００９３】
１００、４００、９００、９１０  液晶パネル
１０１、１１１、４０１、４１１、９０１、９１１  タイミングコントローラ
１０２、４０２、９０２、９１２  ソースドライバ
１０３、１１３、４０３、４１３  受信バッファ
１０４、４０４、９０４、９１４  ソースドライバ基板
１０５、４０５、９０５、９１５  ゲートドライバ
２００、５０９、６００、８０９  分割部
２０１、６０１  １／ｎラインメモリ
２０２  ＤＰＣＭ圧縮部
２０３、６０３  制御信号重畳部
２０４、６０４  ８Ｂ１０Ｂ変換部
２０５、３０６、５０６、６０５、７０６、８０６  シリアル変換部
２０６、３００、３０７、５００、５０７、６０６、７００、７０７、８００、８０７  物理層
２０７、３０８、５０８、６０７、７０８、８０８  制御信号生成部
３０１、５０１、７０１、８０１  ＰＬＬ
３０２、５０２、７０２、８０２  パラレル変換部
３０３、５０３、７０３、８０３  １０Ｂ８Ｂ変換部
３０４、５０４、７０４、８０４  制御信号分離部
３０５、５０５  ＤＰＣＭ伸張部
５１０、８１０  １／ｍラインメモリ
【図１】
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【図２】
0004972581.tif 000003
【図３】
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【図４】
0004972581.tif 000005
【図５】
0004972581.tif 000006
【図６】
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【図７】
0004972581.tif 000008
【図８】
0004972581.tif 000009
【図９】
0004972581.tif 000010
【図１０】
0004972581.tif 000011
【図１１】
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