(57)【特許請求の範囲】
【請求項１】
６ビットまでの情報を記憶する不揮発性半導体メモリ装置であって、
１つの導電型の半導体サブストレートと、
前記半導体サブストレートの一部の上部上の、前記半導体サブストレートの導電型と反対の導電型を持つ底部拡散領域と、
前記底部拡散領域の上部上の第２半導体層であって、前記半導体サブストレートと同じ導電型を持つ、第２半導体層と、
前記底部拡散領域から離れて前記第２半導体層に形成された右拡散領域であって、前記右拡散領域と前記底部拡散領域の間に第１垂直チャネルを形成する、前記底部拡散領域と同じ導電型の右拡散領域と、
前記右拡散領域および前記底部拡散領域の両方から離れて前記第２半導体層に形成される左拡散領域であって、前記右拡散領域と前記左拡散領域の間に第１水平チャネルを形成し、前記左拡散領域と前記底部拡散領域の間に第２垂直チャネルを形成し、前記底部拡散領域と同じ導電型の左拡散領域と、
前記半導体サブストレート、前記底部拡散領域および前記第２半導体層の露出した部分の上に形成されるトラッピング誘電層と、
前記トラッピング誘電層の上に形成されるワードラインと、を備え、
前記第１垂直チャネルおよび前記第２垂直チャネルおよび前記第１水平チャネルの各々が、それぞれの前記チャネルに対向する前記トラッピング誘電層のそれぞれの部分において２ビットの情報をプログラム、読み出し、および消去することができる、
不揮発性半導体メモリ装置。
【請求項２】
請求項１記載の不揮発性半導体メモリ装置において、前記トラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上の窒化物層と、前記窒化物層の上の絶縁酸化物層とを備える、不揮発性半導体メモリ装置。
【請求項３】
請求項１記載の不揮発性半導体メモリ装置において、前記トラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上の酸化アルミニウム層と、前記酸化アルミニウム層の上の絶縁酸化物層とを備える、不揮発性半導体メモリ装置。
【請求項４】
８ビットまでの情報を記憶する不揮発性半導体メモリ装置であって、
１つの導電型の半導体サブストレートと、
前記半導体サブストレートの一部の上部上の、前記半導体サブストレートの導電型と反対の導電型を持つ中央底部拡散領域と、
前記中央底部拡散領域の上部上の第２半導体層であって、前記半導体サブストレートと同じ導電型を持つ、第２半導体層と、
前記中央底部拡散領域から離れて前記第２半導体層に形成される右拡散領域であって、該右拡散領域と前記中央底部拡散領域の間に第１垂直チャネルを形成する、前記中央底部拡散領域と同じ導電型の右拡散領域と、
前記右拡散領域および中央底部拡散領域の両方から離れて前記第２半導体層に形成される左拡散領域であって、前記右拡散領域と前記左拡散領域の間に第１水平チャネルを形成し、前記左拡散領域と前記中央底部拡散領域の間に第２垂直チャネルを形成し、前記中央底部拡散領域と同じ導電型の左拡散領域と、
前記中央底部拡散領域から離れて前記半導体サブストレートの一部の上部上に配置される、前記半導体サブストレートの導電型と反対の導電型を持つ左の底部拡散領域および右の底部拡散領域であって、前記左の底部拡散領域と前記中央底部拡散領域の間に左の第２水平チャネルを形成し、前記右の底部拡散領域と前記中央底部拡散領域の間に右の第２水平チャネルを形成する、左の底部拡散領域および右の底部拡散領域と、
前記半導体サブストレート、前記左の底部拡散領域、前記中央底部拡散領域、前記右の底部拡散領域、および第２半導体層の露出した部分の上に形成されるトラッピング誘電層と、
前記トラッピング誘電層の上に形成されるワード・ラインと、を備え、
前記第１垂直チャネル、前記第２垂直チャネル、および前記第１水平チャネルの各々が、それぞれの前記チャネルに対向する前記トラッピング誘電層のそれぞれの部分において２ビットの情報をプログラム、読み出し、および消去し、前記左の第２水平チャネル、および前記右の第２水平チャネルの各々が、それぞれの前記チャネルに対向する前記トラッピング誘電層のそれぞれの部分において１ビットの情報をプログラム、読み出し、および消去することができる、
不揮発性半導体メモリ装置。
【請求項５】
請求項４記載の不揮発性半導体メモリ装置において、前記トラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上の窒化物層と、前記窒化物層の上の絶縁酸化物層とを備える、不揮発性半導体メモリ装置。
【請求項６】
請求項４記載の不揮発性半導体メモリ装置において、前記トラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上の酸化アルミニウム層と、前記酸化アルミニウム層の上の絶縁酸化物層とを備える、不揮発性半導体メモリ装置。
【請求項７】
複数のセルを有し、
前記セルのそれぞれが、
１つの導電型の半導体サブストレートと、
前記半導体サブストレートの一部の上部上の中央底部拡散領域と、
前記中央底部拡散領域の上部上の第２半導体層と、
前記中央底部拡散領域から離れて前記第２半導体層に形成される右拡散領域であって、前記右拡散領域と前記中央底部拡散領域の間に第１垂直チャネルを形成する、右拡散領域と、
前記右拡散領域および中央底部拡散領域の両方から離れて前記第２半導体層に形成される左拡散領域であって、前記右拡散領域と前記左拡散領域の間に第１水平チャネルを形成し、前記左拡散領域と前記中央底部拡散領域の間に第２垂直チャネルを形成する、左拡散領域と、
前記中央底部拡散領域から離れて前記半導体サブストレートの一部の上部上に配置される、左の底部拡散領域および右の底部拡散領域であって、前記左の底部拡散領域と前記中央底部拡散領域の間に左の第２水平チャネルを形成し、前記右の底部拡散領域と前記中央底部拡散領域の間に右の第２水平チャネルを形成する、左の底部拡散領域および右の底部拡散領域と、
前記半導体サブストレート、前記左の底部拡散領域、前記中央底部拡散領域、前記右の底部拡散領域、および前記第２半導体層の露出した部分の上に形成されるトラッピング誘電層と、
前記トラッピング誘電層の上に形成されるワード・ラインと
を有するものであり、１つの前記セルごとに、前記第１垂直チャネル、前記第２垂直チャネル、および前記第１水平チャネルの各々が、それぞれの前記チャネルに対向する前記トラッピング誘電層のそれぞれの部分において２ビットの情報をプログラム、読み出し、および消去し、前記左の第２水平チャネル、および前記右の第２水平チャネルの各々が、それぞれの前記チャネルに対向する前記トラッピング誘電層のそれぞれの部分において１ビットの情報をプログラム、読み出し、および消去することによって、８ビットまでの情報を記憶する不揮発性半導体メモリ装置を作る方法であって、
１つの導電型の半導体サブストレートを形成するステップと、
前記半導体サブストレートに、底部拡散領域を形成するために前記半導体サブストレートの導電型と反対の導電型の層のためのイオンを注入するステップと、
前記底部拡散領域の上に前記半導体サブストレートの導電型と同じ導電型の第２半導体層を作るステップと、
前記底部拡散領域の導電型と同じ導電型の右拡散領域と左拡散領域とを前記第２半導体層に形成するために、前記第２半導体層にイオンを注入するステップと、
上記の結果として作られた半導体ウェハに前記第２半導体層および前記底部拡散領域を分離するトレンチを作って、前記半導体サブストレート上に１つ以上の自立した前記セルを形成するステップと、
前記自立したセルおよび前記半導体サブストレートの露出した面にトラッピング誘電層を形成するステップと、
前記トラッピング誘電層の上部上にワード・ラインとなるポリシリコン・コントロール・ゲートを形成するステップと
を備える方法。
【発明の詳細な説明】
【０００１】
発明の背景
１．発明の分野
本発明は一般に不揮発性デジタル・メモリに関し、特に、８ビットまでの情報を記憶することができるプログラマブル不揮発性メモリ（例えば、従来のＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなど）のための改良されたセル構造およびそれを製作する方法に関する。
【０００２】
２．背景の技術
ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭ装置のような不揮発性メモリ装置は、一般に、１ビットの情報を記憶するメモリ・セルの役割をするトランジスタのマトリクスを含む。このマトリクス内の各トランジスタは、ｎ型あるいはｐ形の半導体サブストレート（基板）に形成されるソース領域およびドレイン領域と、少なくともソース領域とドレイン領域の間に配置される半導体サブストレートの表面に形成される薄いトンネル誘電層と、電荷を保持するために絶縁層上に置かれたフローティング・ゲート（ポリシリコンで形成）と、コントロール・ゲートと、フローティング・ゲートとコントロール・ゲートの間に置かれるインターポリ誘電体とを有する。
【０００３】
従来から、インターポリ誘電体は二酸化けい素（Ｓｉ０2）の単一層で構成されてきた。しかし最近では、酸化物／窒化物／酸化物の複合物（時には、ＯＮＯ構造と呼ばれる）が、二酸化けい素の代わりに使用されるようになった。これは、その複合物は、単一の酸化物層よりも電荷の漏れが少ないからである（チャン（Ｃｈａｎｇ）その他による米国特許第５，６１９，０５２号を参照）。
【０００４】
イータン（Ｅｉｔａｎ）に対しての米国特許第５，７６８，１９２号は、ＯＮＯ構造（および他の電荷トラッピング誘電体）が、絶縁体およびフローティング・ゲートの両方として使用されることを開示する。図１は、Ｅｉｔａｎのものにより開示された従来技術の構造を示す。Ｅｉｔａｎのものでは、このトランジスタ装置を逆方向にプログラムすること及び読み出すことにより（即ち、「ソース」および「ドレイン」を逆にすることにより）、短いプログラミング時間であっても、示されるスレッショルド電圧に高い増加をもたらすということを教示する。Ｅｉｔａｎは、この結果は、プログラミング時間を減少させると同時に、「パンチ・スルー」（即ち、印加されるスレッショルド・レベルに関係なく、横の電界が、ドレインを通じて電子を引き出すのに十分に強い状態）をも回避させるのに有用であることを示唆する。
【０００５】
半導体メモリ産業は、不揮発性メモリのビット・コストを低下させるために様々な技術およびアプローチを研究してきた。重要なアプローチのうちの２つは、寸法縮小（ｄｉｍｅｎｓｉｏｎａｌ  ｓｈｉｒｉｎｋｉｎｇ）および多層ストレージである。多層ストレージ（しばしば多層セルと呼ばれる）は、単一セルが１ビットより多くのデータを表すことができることを意味する。従来のメモリ・セルの設計では、１つのみのビットが、０または１を表す０Ｖおよび５Ｖ（ある電圧マージンと関連する）のような２つの異なる電圧レベルによって表されてきた。多層ストレージでは、複数ビットのデータをエンコードするために、より多くの電圧領域／電流領域が必要である。複数の領域により領域間のマージンが減少されることになり、先進の設計技術が必要となる。その結果、多層ストレージ・セルは、設計および製造することが困難である。或るものは信頼度が乏しい。或るものは、従来の１ビット・セルより読み出し（リード）時間が遅い。
【０００６】
従って、本発明の目的は、８ビットまでのデータを記憶することができる構造を提供し、それにより不揮発性メモリのストレージ・サイズを著しく増大させることによって、コスト削減を達成する不揮発性メモリ構造を作ることである。本発明の関連する目的は、このセル構造を、マージンを低減させたり先進の設計技術を使用することなく、作動させることである。
【０００７】
これらおよび他の目的は、この分野の一般的な技術を持つ人々には、本図面、明細書および特許請求の範囲を見ることにより明らかになるであろう。
発明の概要
本発明は、８ビットまでの情報を記憶する単一セル不揮発性半導体メモリ・デバイスを開示する。そのデバイス（装置）は、１つの導電型の半導体サブストレートと、半導体サブストレートの一部の上部上の中央底部拡散領域と、底部拡散領域の上部上の第２半導体層と、中央底部拡散領域から離れて第２半導体層に形成される左および右の拡散領域とを持ち、それにより、右と中央底部拡散領域の間に第１垂直チャネルを形成する。デバイスは、更に、半導体サブストレートと左および中央および右の底部拡散領域と第２半導体層との露出した部分の上に形成されるトラッピング誘電層と、トラッピング誘電層の上に形成されるワードラインとを含む。
【０００８】
前述の構造は、（１）１つの導電型の半導体サブストレートを形成し、（２）半導体サブストレートに、底部拡散領域を形成するために半導体サブストレートの導電型と反対の導電型の層のためのイオンを注入し、（３）前記底部拡散領域の少なくとも一部分上に第２半導体層を形成し、（４）第２半導体層に、同じ導電型の右拡散領域と左拡散領域を形成するために、第２半導体層にイオンを注入し、（５）上記の結果として作られた半導体ウェハに溝（トレンチ）を形成し、半導体サブストレート上に１つ以上の自立したセルを形成し、（６）自立したセルおよび半導体サブストレートの露出した面にトラッピング誘電構造を形成（deposit）し、（７）トラッピング誘電構造の上部上にポリシリコン・コントロール・ゲートを形成することによって作ることができる。
【０００９】
本発明を実施する最善の形態
本発明は多くの様々な形態で具体化され、様々な異なる製造工程によって作られ得るが、ここでは１つの特定の実施形態および製造方法が図で示され説明されている。しかし、この開示は本発明の原理のあくまでも１つの例示として考慮されるべきであり、本発明をここに説明される実施形態に制限するものではないことが理解されよう。
【００１０】
図１ａおよび図１ｂは、本発明に関連して、半導体サブストレート１０１の一部の上に形成され且つそれを組み入れた８ビット不揮発性メモリ・セル構造１００を示す。各セル１００は好適には同一に構成されるので、セル１００ａの構造は、そのような構造が好適に各セルに見られるという理解のもとで、説明する。この主たる構成と異なるいくつかのメモリ・セルが、セル１００と関連して使用され得る。実際、セル１００の改造版（および他のタイプのセル）が、メモリ・アレイの周辺で使用されるであろうということが考えられる。図１ｃは、半導体サブストレート上の複数の８ビット・メモリ・セルの正面透視図である。
【００１１】
セル１００は、サブストレート１０１の導電型と反対の導電型を持つ、半導体サブストレート１０１の上部上の底部拡散領域１０２を有する。底部拡散領域１０２の上に、サブストレート１０１と同じ導電型を持つ第２半導体層１０３が形成される。この第２半導体層内には、左拡散領域１０４および右拡散領域１０６が、両方とも底部拡散領域１０２と同じ導電型（開示された実施形態ではｎ＋）を持って、互いに離れて作られる。その結果、第１水平チャネル領域１２０が、左拡散領域１０４と右拡散領域１０６の間に形成され、第１垂直チャネル領域１２１が、右拡散領域１０６と底部拡散領域１０２の間に形成され、第２垂直チャネル領域１２２が、左拡散領域１０４と底部拡散領域１０２の間に形成される。即ち、単一セルの中に、基本的に３つのチャネルが完全に見いだされる。そして、以下でより詳細に説明されるように、水平および垂直のチャネルの各々は、２ビットを記憶する能力がある。実質的に同一であるセルが互いに隣接して作られる、この２ビット・ストレージおよび対称設計を考慮すると、追加（第２）の水平チャネルを、隣接するセルの２つのペアの底部拡散領域の間に形成することができる。特に、図１ｂに示されるように、左の第２水平チャネル部分１２３ａが、セル１００ａと１００ｂの対の底部拡散領域１０２ａと１０２ｂの間に形成される。また、右の第２水平チャネル部分１２３ｂが、セル１００ａと１００ｃの対の底部拡散領域１０２ａと１０２ｃの間に形成される。
【００１２】
各セル１００は、更に、薄い（トンネリング）酸化物層１１０、窒化物層１１１および絶縁酸化物層１１２を含み、それらの層は、半導体サブストレート１０１と、底部拡散チャネル１０２と、第２半導体層１０３と（左および右の拡散領域を含む）の露出した部分の上を一様に覆い（図１ａに示されるように）、トラッピング誘電層を形成する。１つの実施形態では、酸化物層１１０および１１２は各々が約１００ミクロンの厚さであり、窒化物層は約５０ミクロンの厚さである。これらの誘電体構造は、薄いトンネリング酸化物と絶縁酸化物の間に窒化物層を挟むことにより形成されるように示されているが、それに代えて、例えば、Ｓｉ０2／Ａｌ2０3／Ｓｉ０2といったような他の誘電体構造を使用することもできる。
【００１３】
セル１００内の各ビットへのアクセスは、ワードライン１１５と拡散領域１０２、１０４および１０６の組み合せによって制御される。ワードライン１１５は、ＯＮＯ誘電層の上部上に直接にポリシリコンで形成される。この分野の一般的な技術を持つ人には知られているように、ＭＯＳトランジスタの拡散領域１０２、１０４、１０６は、ゼロ・バイアス状態において区別不可能であり、したがって、それぞれの拡散領域の役割は、端子電圧が印加されてドレインがソースよりも高くバイアスされた後に定義される。このように、特定のバイアス電圧と特定のワードラインへの十分な電圧の印加によって、様々なビットがプログラムされ、読み取られ、あるいは消去されることができる。
【００１４】
セル１００のビット・ストレージは、トラッピング誘電層を使用することによって１ビットのデータが各拡散領域に隣接するチャネルに記憶されローカライズ（局所化）されることができる、という発見に部分的に基づいている。さらに、プログラムおよびリード（読み出し）の方向を逆にすることにより、２つの電荷ストレージ領域のそれぞれの間の干渉を避けることができる。全体的なアプローチは、１つの特定の対（ビット１／ビット２）について図３Ａおよび図３Ｂにおいて示されている。図３Ａは、「ビット１」のプログラミングおよび読み出しを示す。ビット１をプログラムするために、左の拡散領域１０４はドレイン端子として扱われ（４〜６Ｖの電圧の印加による）、右の拡散領域１０６はソースとして扱われ（ホットｅプログラムのための０Ｖあるいは低電圧の印加による）、ワードライン１１５は８〜１０Ｖを印加し、底部拡散領域のすべてには電圧を印加してビット３〜８のプログラムの妨害を避けるようにする。ビット１を読み取るために、左の拡散領域はソースとして扱われ（０Ｖの電圧を印加することによる）、右の拡散領域はドレインとして扱われる（１〜２Ｖの電圧を印加することによる）。図３Ｂに示されるように、ビット２のプログラムおよび読み出しに同様の操作が用いられるだろう。薄い酸化物層をプログラミング電流に与えるこの構造は、低い全体の電圧で、迅速なプログラミングを可能にする。
【００１５】
図４（電荷がビット２に記憶）に示されるように、ローカライズされたトラップされた電子は、異なる方向で読み出される場合、異なるスレッショルド電圧を示す。第１の線は、右の拡散チャネルがドレインとして使用されるときに（プログラム・ステップにおいてと同じ方向）スレッショルド電圧を示す。第２の線は、左の拡散がドレインとして使用されるときに（プログラム・ステップの逆）スレッショルド電圧を示す。これらの２本の線から分かるように、使用される読み出しおよびプログラムの方向を逆にすることによって、より効果的なスレッショルド電圧の振る舞いが呈示される。設計のこの特徴を利用することによって、たとえ対の両側が情報でプログラムされていても、左あるいは右の拡散領域のいずれかをドレインとなるように選択することによって、単一ビットのスレッショルド電圧のみが読み取られる。
【００１６】
ビット５およびビット６に関して、これらのビットの各々のプログラムおよびリードには、隣接したセルの底部拡散領域への適切なバイアスが要求されることに注意すべきである。例えば、ビット５をプログラムするために、底部拡散領域１０２ａがドレインとして扱われ、底部拡散領域１０２ｃがソースとして扱われる。ビット６に関しては、底部拡散領域１０２ａがドレインとして扱われ、底部拡散領域１０２ｂがソースとして扱われる。図には示されていないが、ビット５は、隣接するセル１００ｃと関連する２ストレージ位置を持ち、同様にビット６は、隣接するセル１００ｂに関連するそれを持つということが理解されるべきである。まとめると、単一セルの８ビットのプログラミングは、１つの選択されたワードライン（８〜１０Ｖ）を想定すると、様々な拡散領域に対して下記のようにバイアスをかけることにより達成される。
【００１７】
【表１】
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これらのバイアス用の電圧の印加、およびメモリ・アレイでの各セルからのデータの獲得は、図２を用いて視覚化できる。
【００１８】
これらのセルの消去は、一度に１ビット、あるいは一度に８ビット実行されることができる。高電圧が、ゼロか負のゲート電圧に対応してまとめて印加される場合、８ビットすべてが共に消去される。高電圧が、ゼロか負のゲート電圧に対応する単一の拡散端子にだけ印加される場合、単一ビットだけが消去される。オーバーユレース（over-erase）現象は、中央チャネル領域のセル設計によって回避される。したがって、たとえストレージ領域のビット１およびビット２のスレッショルド電圧がオーバーユレースされても、有効スレッショルドは中央チャネル領域によって依然として決定される。結果的に、その構造の消去スレッショルド電圧は、非常にきっちりとしているので、低電力アプリケーションに適している。
【００１９】
好ましい製造の方法
本発明の８ビット・セルを製造するための様々な可能な方法がある。１つの望ましい工程を以下に開示するが、この工程は、単に、本発明の８ビット不揮発性メモリ構造を製造することができる可能な工程の例であるということが理解される。
【００２０】
図５Ａに示されるように、最初に、高いドーピングのＮ＋が、ｐ型シリコン・サブストレート１０１に注入される。その後、図５Ｂに示されるように、ｐ型シリコン・エピタキシャル層を、Ｎ＋ドーピング層の上に作る。図５Ｃは、右および左の拡散チャネルを形成するためのエピ層（epi-layer）へのＮ＋の打ち込みを示す。その後、その結果として作られたウェハに、ビット・ラインＩマスクを使用してトレンチが作られる（図５Ｄに示される）。次に、図５Ｅに示されるように、底部酸化物、トラッピング誘電体および上部酸化物が置かれる（デポジットされる）。最終的に、図５Ｆに示されるように、ポリシリコン層がデポジットされ、ワードライン・マスクが使用されてポリ層をパターン化する。
【００２１】
従来のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭと比較すると、ストレージが著しく増加することに加えて、フローティング・ゲートがないために構造１００を製造する工程がはるかに簡単である。したがって、フローティング・ゲートの製造や、コントロールとフローティング・ゲートの間の絶縁などのような、フローティング・ゲートに関わる従来技術の様々な困難が回避される。さらに、中央チャネル領域（この構造の主なスレッショルド電圧を呈示する）と、左および右のストレージ領域（オーバーユレースされ得る）がチャネル全体を制御することができないということとによって、オーバーユレース現象が回避される。
【００２２】
構造１００のゲート・カップリング率（「ＧＣＲ」）は１００％である。結果的に、この構造と組み合わせて使用されるプログラム電圧および消去電圧の両方は、標準のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭセルのプログラム電圧および消去電圧より低くすることができる。これらの低いプログラム電圧および消去電圧の結果として、ポンピング労力がより小さくて済む。さらに、これらの低い電圧により、回路および工程のオーバーヘッドを解放する。
【００２３】
大きく改善されたＧＣＲの類似の結果として、構造１００の読み出し電流が、標準のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭのセルのそれよりはるかに高くなる。したがって、この発明の構造によって、より高い性能を達成することができる。
【００２４】
先の説明および図は、単に本発明について説明し図示するものであり、本発明はそれに制限されない。この分野の技術を持つ人は、この開示により、本発明の範囲を逸脱することなく修正および変形を行うことができるであろう。
【図面の簡単な説明】
【図１】  図１ａは、本発明の物理構造を示す８ビット不揮発性メモリ・セルの、ワードラインに沿っての断面図である。図１ｂは、本発明のセルに記憶される８ビットの配置を示す平面図である。図１ｃは、半導体サブストレート上の複数の８ビット・メモリ・セルの正面透視図である。
【図２】  図２は、本発明に従った８ビット・セルのアレイの平面図である。
【図３】  図３ａは、ビット１の電荷ストレージ領域に電荷を記憶するための誘電性フローティング・ゲートの動作を示す、ワードラインに沿っての部分断面図である。図３Ｂは、ビット２の電荷ストレージ領域に電荷を記憶するためのスプリット・フローティング・ゲートの動作を示す、ワードラインに沿っての部分断面図である。
【図４】  図４は、本発明の８ビット不揮発性セル構造における各対のビットによって示されるスレッショルド電圧におけるプログラムおよび読み出しステップの指向性の反転による効果をグラフで示す。
【図５】  図５ａ〜図５ｆは、本発明に従った２ビット不揮発性メモリ・セルを作る方法において実行される様々なステップにおける、ワードラインに沿っての断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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