(57)【特許請求の範囲】
【請求項１】
行方向に第一の画素と第二の画素が隣接して配置され、
前記第二の画素とは逆の行方向に、第一の信号線を挟んで前記第一の画素に隣接する第三の画素が配置され、
前記第一の画素とは逆の行方向に、第二の信号線を挟んで前記第二の画素に隣接する第四の画素が配置され、
前記第一の画素と前記第三の画素が前記第一の信号線を共用し、
前記第二の画素と前記第四の画素が前記第二の信号線を共用し、
前記第一の画素と前記第四の画素が第一の走査線に接続され、
前記第二の画素と前記第三の画素が第二の走査線に接続されている表示装置であって、
前記第一の画素または前記第二の画素に向けて、前記第一の画素と前記第二の画素との間の寄生容量に起因した電位変動分を補正した信号を出力させる補正回路を備え、
前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させることを特徴とする表示装置。
【請求項２】
前記補正回路は、
前記第一の画素及び前記第二の画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正した信号を出力させ、後に選択されるべき画素に向けては前記電位変動分を補正することのない信号を出力させることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記補正回路は、
前記第一の画素及び前記第二の画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正することのない信号を出力させ、後に選択されるべき画素に向けては前記電位変動分を補正した信号を出力させることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記補正した信号の補正量は、階調によらず一定に設定されることを特徴とする請求項１〜３の何れか一項に記載の表示装置。
【請求項５】
前記補正した信号の補正量は、選択可能であることを特徴とする請求項１〜３の何れか一項に記載の表示装置。
【請求項６】
前記補正した信号の補正の方向は、駆動の方法に対応して切り替え可能であることを特徴とする請求項１〜３の何れか一項に記載の表示装置。
【請求項７】
行方向に対して、２画素毎に１本の信号線を配置し、
前記信号線を挟んで前記行方向に隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示装置であって、
複数の前記走査線を順次選択する走査線駆動回路と、
複数の前記信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
前記信号線駆動回路に、異なる信号線に接続されるとともに前記行方向に隣接配置された２つの画素の内の一方の画素に向けて、画素間寄生容量による電位変動分を補正した信号を出力させる補正回路と、を具備し、
前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させ、前記行方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて、前記電位変動分を補正した信号を、前記信号線駆動回路に出力させることを特徴とする表示装置。
【請求項８】
行方向に対して、２画素毎に１本の信号線を配置し、
前記信号線を挟んで前記行方向に隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示装置であって、
複数の前記走査線を順次選択する走査線駆動回路と、
複数の前記信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
前記信号線駆動回路に、異なる信号線に接続されるとともに前記行方向に隣接配置された２つの画素の内の一方の画素に向けて、画素間寄生容量による電位変動分を補正した信号を出力させる補正回路と、を具備し、
前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させ、前記行方向に隣接配置された２つの画素の内の、後に選択されるべき画素に向けて、前記電位変動分を補正した信号を、前記信号線駆動回路に出力させることを特徴とする表示装置。
【請求項９】
行方向に第一の画素列と第二の画素列が隣接して配置され、
前記第二の画素列とは逆の行方向に、第一の信号線を挟んで前記第一の画素列に隣接する第三の画素列が配置され、
前記第一の画素列とは逆の行方向に、第二の信号線を挟んで前記第二の画素列に隣接する第四の画素列が配置され、
前記第一の画素列と前記第三の画素列が前記第一の信号線を共用し、
前記第二の画素列と前記第四の画素列が前記第二の信号線を共用し、
前記第一の画素列と前記第四の画素列が、画素行毎に、各画素行に対応した第一の走査線に接続され、
前記第二の画素列と前記第三の画素列が、画素行毎に、前記第一の走査線とは異なるとともに各画素行に対応した第二の走査線に接続されている表示装置であって、
前記第一の画素列または前記第二の画素列に向けて、前記第一の画素列と前記第二の画素列とにおいて前記行方向に隣接する２つの画素間に生成される寄生容量に起因した電位変動分を補正した信号を出力させる補正回路を備え、
前記第一の画素列または前記第二の画素列における各画素が列方向に隣接する２つの画素間で互いに異なる色成分に対応しており、
前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させることを特徴とする表示装置。
【請求項１０】
前記第一の画素列と前記第二の画素列との間で、前記行方向に隣接する２つの画素の色成分が互いに異なるとともに、当該異なる色成分の組み合わせが２画素行毎に等しいことを特徴とする請求項９に記載の表示装置。
【請求項１１】
行方向に第一の画素と第二の画素が隣接して配置され、
前記第二の画素とは逆の行方向に、第一の信号線を挟んで前記第一の画素に隣接する第三の画素が配置され、
前記第一の画素とは逆の行方向に、第二の信号線を挟んで前記第二の画素に隣接する第四の画素が配置され、
前記第一の画素と前記第三の画素が前記第一の信号線を共用し、
前記第二の画素と前記第四の画素が前記第二の信号線を共用し、
前記第一の画素と前記第四の画素が第一の走査線に接続され、
前記第二の画素と前記第三の画素が第二の走査線に接続されている表示装置の駆動方法であって、
階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記第一の画素または前記第二の画素に向けて、前記第一の画素と前記第二の画素との間の寄生容量に起因した電位変動分を補正した信号を出力することを特徴とする表示装置の駆動方法。
【請求項１２】
前記所定の方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正した信号を出力し、後に選択されるべき画素に向けては前記電位変動分を補正することのない信号を出力することを特徴とする請求項１１に記載の表示装置の駆動方法。
【請求項１３】
前記所定の方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正することのない信号を出力し、後に選択されるべき画素に向けては前記電位変動分を補正した信号を出力することを特徴とする請求項１１に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１本の信号線を隣接する２画素が共用するタイプの表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス方式の液晶表示装置などのマトリックス表示装置が開発されている。
【０００３】
このマトリックス表示装置は、画素マトリックスの各行を順次に走査する走査信号を発生する走査線駆動回路（以下、ゲートドライバと称する）を有する。ゲートドライバは、マトリックスの各列に映像信号を与える信号線駆動回路（以下、ソースドライバと称する）に比べると動作周波数が低いため、画素マトリックス内のアクティブ素子であるＴＦＴと同一工程で一体形成することも可能である。
【０００４】
このようなマトリックス表示装置における各画素は、上記ＴＦＴに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極と、を持ち、一方向の電界が長く印加されることによって発生する劣化現象を防止するために、ソースドライバからの映像信号Ｖｓｉｇの極性を共通電圧Ｖｃｏｍに対して、フレーム毎、ライン毎、又はドット毎に反転させる反転駆動が一般に行われている。
【０００５】
ところで、マトリックス表示装置の実装においては、多数の画素を配列した表示パネル（表示画面）の周囲に上記ゲートドライバやソースドライバ等を配置し、表示パネルの走査線（以下、ゲートラインと称する）及び信号線（以下、ソースラインと称する）への配線は、各ドライバから表示パネルの外側を引き回されている。これら配線の引き回し面積を少なくすること、即ち、表示パネル以外の面積縮小（狭額縁）を成し遂げることが、該マトリクス表示装置を組み込む情報機器の小型化の観点から強く望まれている。
【０００６】
そのため、特に表示パネルの上下方向の狭額縁化の要求に対して、ソースラインの占有面積を小さくできることから、ソースラインを半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）。
【０００７】
図１０は、そのような狭額縁を達成するための一手法として考えられた表示パネルの画素結線例の概略図である。これは、１本のソースラインを隣接する２つの画素１００で共用するものである。この場合、それら２つの画素１００のＴＦＴ１０２は、それぞれ異なるゲートラインに接続されている。例えば、図１０において、左上の赤（Ｒ）の画素１００のＴＦＴ１０２は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣の緑（Ｇ）の画素１００のＴＦＴ１０２は、ゲートラインＧ２とソースラインＳ１に接続されている。
【０００８】
図１１は、このような画素結線において、各画素１００に映像信号Ｖｓｉｇを書き込む順番を示す図である。上記画素結線において、各画素１００への映像信号Ｖｓｉｇの書き込みは、ゲートラインの順番通りに実行されるので、同図に示すようなものとなる。
【特許文献１】特開２００４−１８５００６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したようなソースラインを半分にした画素結線では、画素間にソースラインがある箇所とない箇所があり、ソースラインのない箇所には、ソースラインのある箇所に比べて画素間の寄生容量が大きく存在する。図１２は、このときの等価回路を示す図である。この画素間寄生容量１０４が存在する画素間では、電圧リークが発生し、これにより、先に書かれた画素１００の電位が、後に書かれた画素１００の電位の影響を受けて変化する。この電位の変化は、画面上では表示ムラとなって現れる。図１１に示したように画素書き込み順番は固定であるので、このリーク発生による表示ムラは、常に同じ箇所で発生することになる。
【００１０】
図１３は、この表示ムラの例を示す図である。同図は、分かり易くするためにＧの画素１００についてのみ示したものである。黒塗りした他の色の画素１００においても、先に書かれた画素１００の電位が変化してしまうことは同様である。（詳細は後述する。）
以下、この画素電位変動について、更に詳細に説明する。図１４は、表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。各画素１００は、ゲートラインに接続されるＴＦＴ１０２を介してソースラインに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極（図示せず）との間に液晶（図示せず）が挟持されて構成されている。そして、液晶容量Ｃｌｃに電荷をフィールド期間（ノンインターレース方式の場合にはフレーム期間）にわたって保持することで対応する表示を実現する。液晶容量ＣｌｃやＴＦＴを介しての電流リークの対策のために、液晶容量Ｃｌｃと並列に補助容量Ｃｓを設けている。
【００１１】
図１５（Ａ）は、図１４におけるゲートドライバによるゲートラインＧ１〜Ｇ４の走査タイミングチャートを示す図であり、図１５（Ｂ）は、一水平期間毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、先に書き込まれる図１２の例えばＳ３に接続される緑の画素Ｆ（以下、Ｇ先の画素と称する）及び後に書き込まれる図１２の例えばＳ２に接続される赤の画素Ｌ（以下、Ｒ後の画素と称する）の画素電位波形を示す図である。
【００１２】
以下、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べる。なお、図１５（Ｂ）は、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒、暗）、とした場合を示している。また、ＴＦＴ１０２がオンからオフになる際に発生する引き込み電圧（フィードスルー電圧）ΔＶの影響は、共通電圧Ｖｃｏｍの調整（ＶｃｏｍをΔＶ分下方にシフトする）によりキャンセルできるので、図１５（Ｂ）の波形には記載していない（以下に説明する他の画素電位波形の図においても同様）。
【００１３】
図１５（Ａ）に示すように、各フィールドにおいて、一水平期間に２本のゲートラインが順次選択され、その選択される２本のゲートラインが水平期間毎に順次走査されていく。そして、図１５（Ｂ）に示すように、選択されたゲートラインに接続されたＴＦＴ１０２がオンして、対応する画素１００にソースラインから印加される映像信号Ｖｓｉｇが書き込まれる。従って、Ｇ先の画素Ｆの書き込みタイミングは、図１５（Ｂ）におけるＷＧとなり、Ｒ後の画素Ｌの書き込みタイミングはＷＲとなる。これらの書き込みタイミングで書き込まれた画素電位が、次フィールドで書き換えられるまで維持される。
【００１４】
図１５（Ｂ）は、上記画素間寄生容量１０４が０の場合の理想的な状態における画素電位波形である。しかしながら、上述したように、ソースラインのない箇所には画素間寄生容量１０４が存在してしまう。図１６（Ａ）は、画素間寄生容量１０４を考慮した場合の図１５（Ｂ）と同じ電圧条件での画素電位波形を示す図である。また、図１６（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白、明）、とした場合の画素電位波形を示す図である。
【００１５】
即ち、図１６（Ａ）及び図１６（Ｂ）に示すように、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、共通電圧Ｖｃｏｍに対して遠ざかる向き（暗くなる向き）にシフトしてしまう。このＶｃの大きさは、
Ｖｃ＝（Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ））×Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α        …（１）
のように表せる。この（１）式において、Ｖｓｉｇ（Ｆｎ）は現フィールドのＲ後の画素Ｌの書き込み電圧、Ｖｓｉｇ（Ｆｎ−１）は前フィールドのＲ後の画素Ｌの書き込み電圧である。従って、図１６（Ａ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝８．０Ｖ、図１６（Ｂ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝２．０Ｖとなる。また、Ｃｐｐは画素間寄生容量１０４の容量値、Ｃｓは補助容量Ｃｓの容量値、Ｃｌｃは液晶容量Ｃｌｃの容量値、αは比例係数であり、パネル構造等によって決まる値である。
【００１６】
このように、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらない。
【００１７】
以上は、共通電圧Ｖｃｏｍの極性を隣接するゲートライン毎、即ち図１１の、Ｇ２とＧ３の間、Ｇ４とＧ５の間、Ｇ６とＧ７の間、に反転する水平ライン反転駆動の場合である。共通電極Ｖｃｏｍの極性反転には、隣接する画素間で反転するドット反転駆動という駆動方法も存在する。上記ソースラインを半分にした画素結線では、隣接するゲートライン毎ではなく、隣接する画素間で共通電圧Ｖｃｏｍの極性が反転するように、図１１の、Ｇ１とＧ２の間、Ｇ３とＧ４の間、Ｇ５とＧ６の間、Ｇ７とＧ８の間、に共通電圧Ｖｃｏｍの極性を反転させる。
【００１８】
このようなドット反転駆動を行う場合には、図１７（Ａ）及び図１７（Ｂ）に示すようになる。ここで、図１７（Ａ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図であり、図１７（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、とした場合の画素電位波形を示す図である。
【００１９】
即ち、図１７（Ａ）及び図１７（Ｂ）に示すように、ドット反転駆動を行う場合にも、上記ライン反転駆動を行う場合と同様に、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、シフトするが、ドット反転駆動の場合には、シフトする方向は共通電圧Ｖｃｏｍ対して近づく向き（明るくなる向き）になる。
【００２０】
この場合も、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらないことは、水平ライン反転駆動の場合と同様である。
【００２１】
以上のようなＶｃ分の変動により、Ｇ先の画素は、ライン反転駆動の場合は実際の表示よりも暗くなってしまう。またドット反転駆動の場合は実際の表示よりも明るくなってしまう。これに対して、Ｇ後の画素の画素電位は正常な電圧が書き込まれるので、Ｇラスタのような表示にすると、どちらの反転駆動の場合も縦方向に１本おきに明暗の緑が表示されることとなってしまう。
【００２２】
同様のＶｃ分の変動が、Ｒ先の画素及びＢ先の画素においても発生する。
【００２３】
また、上記のことは、画素１００をストライプ配列とした場合に限らず、デルタ配列とした場合も同様である。
【００２４】
上記特許文献１に開示された手法では、このような画素間寄生容量１０４に起因して先に書き込まれた画素に発生する電位変動による表示ムラの問題に対処できない。
【００２５】
本発明は、上記の点に鑑みてなされたもので、画素間寄生容量が存在する場合の表示ムラを低減できる表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
請求項１に記載の表示装置は、行方向に第一の画素と第二の画素が隣接して配置され、前記第二の画素とは逆の行方向に、第一の信号線を挟んで前記第一の画素に隣接する第三の画素が配置され、前記第一の画素とは逆の行方向に、第二の信号線を挟んで前記第二の画素に隣接する第四の画素が配置され、前記第一の画素と前記第三の画素が前記第一の信号線を共用し、前記第二の画素と前記第四の画素が前記第二の信号線を共用し、前記第一の画素と前記第四の画素が第一の走査線に接続され、前記第二の画素と前記第三の画素が第二の走査線に接続されている表示装置であって、前記第一の画素または前記第二の画素に向けて、前記第一の画素と前記第二の画素との間の寄生容量に起因した電位変動分を補正した信号を出力させる補正回路を備え、前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させることを特徴とする。
【００２７】
請求項２に記載の表示装置は、請求項１に記載の表示装置において、前記補正回路は、前記第一の画素及び前記第二の画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正した信号を出力させ、後に選択されるべき画素に向けては前記電位変動分を補正することのない信号を出力させることを特徴とする。
【００２８】
請求項３に記載の表示装置は、請求項１に記載の表示装置において、前記補正回路は、前記第一の画素及び前記第二の画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正することのない信号を出力させ、後に選択されるべき画素に向けては前記電位変動分を補正した信号を出力させることを特徴とする。
【００３０】
請求項４に記載の表示装置は、請求項１〜３の何れか一項に記載の表示装置において、前記補正した信号の補正量は、階調によらず一定に設定されることを特徴とする。
【００３１】
請求項５に記載の表示装置は、請求項１〜３の何れか一項に記載の表示装置において、前記補正した信号の補正量は、選択可能であることを特徴とする。
【００３２】
請求項６に記載の表示装置は、請求項１〜３の何れか一項に記載の表示装置において、前記補正した信号の補正の方向は、駆動の方法に対応して切り替え可能であることを特徴とする。
【００３３】
請求項７に記載の表示装置は、行方向に対して、２画素毎に１本の信号線を配置し、前記信号線を挟んで前記行方向に隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示装置であって、複数の前記走査線を順次選択する走査線駆動回路と、複数の前記信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、前記信号線駆動回路に、異なる信号線に接続されるとともに前記行方向に隣接配置された２つの画素の内の一方の画素に向けて、画素間寄生容量による電位変動分を補正した信号を出力させる補正回路と、を具備し、前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させ、前記行方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて、前記電位変動分を補正した信号を、前記信号線駆動回路に出力させることを特徴とする。
【００３４】
請求項８に記載の表示装置は、行方向に対して、２画素毎に１本の信号線を配置し、前記信号線を挟んで前記行方向に隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示装置であって、複数の前記走査線を順次選択する走査線駆動回路と、複数の前記信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、前記信号線駆動回路に、異なる信号線に接続されるとともに前記行方向に隣接配置された２つの画素の内の一方の画素に向けて、画素間寄生容量による電位変動分を補正した信号を出力させる補正回路と、を具備し、前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させ、前記行方向に隣接配置された２つの画素の内の、後に選択されるべき画素に向けて、前記電位変動分を補正した信号を、前記信号線駆動回路に出力させることを特徴とする。
【００３５】
請求項９に記載の表示装置は、行方向に第一の画素列と第二の画素列が隣接して配置され、前記第二の画素列とは逆の行方向に、第一の信号線を挟んで前記第一の画素列に隣接する第三の画素列が配置され、前記第一の画素列とは逆の行方向に、第二の信号線を挟んで前記第二の画素列に隣接する第四の画素列が配置され、前記第一の画素列と前記第三の画素列が前記第一の信号線を共用し、前記第二の画素列と前記第四の画素列が前記第二の信号線を共用し、前記第一の画素列と前記第四の画素列が、画素行毎に、各画素行に対応した第一の走査線に接続され、前記第二の画素列と前記第三の画素列が、画素行毎に、前記第一の走査線とは異なるとともに各画素行に対応した第二の走査線に接続されている表示装置であって、前記第一の画素列または前記第二の画素列に向けて、前記第一の画素列と前記第二の画素列とにおいて前記行方向に隣接する２つの画素間に生成される寄生容量に起因した電位変動分を補正した信号を出力させる補正回路を備え、前記第一の画素列または前記第二の画素列における各画素が列方向に隣接する２つの画素間で互いに異なる色成分に対応しており、前記補正回路は、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記補正した信号を出力させることを特徴とする。
【００３６】
請求項１０に記載の表示装置は、請求項９に記載の表示装置において、前記第一の画素列と前記第二の画素列との間で、前記行方向に隣接する２つの画素の色成分が互いに異なるとともに、当該異なる色成分の組み合わせが２画素行毎に等しいことを特徴とする。
【００３７】
請求項１１に記載の表示装置の駆動方法は、行方向に第一の画素と第二の画素が隣接して配置され、前記第二の画素とは逆の行方向に、第一の信号線を挟んで前記第一の画素に隣接する第三の画素が配置され、前記第一の画素とは逆の行方向に、第二の信号線を挟んで前記第二の画素に隣接する第四の画素が配置され、前記第一の画素と前記第三の画素が前記第一の信号線を共用し、前記第二の画素と前記第四の画素が前記第二の信号線を共用し、前記第一の画素と前記第四の画素が第一の走査線に接続され、前記第二の画素と前記第三の画素が第二の走査線に接続されている表示装置の駆動方法であって、階調のガンマ補正を行うガンマ補正回路の少なくとも一部を用いて、前記第一の画素または前記第二の画素に向けて、前記第一の画素と前記第二の画素との間の寄生容量に起因した電位変動分を補正した信号を出力することを特徴とする。
【００３８】
請求項１２に記載の表示装置の駆動方法は、請求項１１に記載の表示装置の駆動方法において、前記所定の方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正した信号を出力し、後に選択されるべき画素に向けては前記電位変動分を補正することのない信号を出力することを特徴とする。
【００３９】
請求項１３に記載の表示装置の駆動方法は、請求項１１に記載の表示装置の駆動方法において、前記所定の方向に隣接配置された２つの画素の内の、先に選択されるべき画素に向けて前記電位変動分を補正することのない信号を出力し、後に選択されるべき画素に向けては前記電位変動分を補正した信号を出力することを特徴とする。
【発明の効果】
【００４８】
本発明によれば、画素間の書き込み電位差を減少させ、表示ムラを低減できる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明を実施するための最良の形態を、図面を参照して説明する。
【００５１】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係るマトリックス表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中のＬＣＤパネルの画素結線の概略図である。
【００５２】
即ち、本実施形態に係るマトリックス表示装置は、図１（Ａ）に示すように、複数の画素が配置されたＬＣＤパネル１０と、該ＬＣＤパネル１０の各画素を駆動制御するドライバ回路１２と、ＬＣＤパネル１０に共通電圧Ｖｃｏｍを印加するＶｃｏｍ回路１４と、から構成されている。
【００５３】
ＬＣＤパネル１０は、図１（Ｂ）に示すように、複数のソースラインＳ１〜Ｓ４８０と複数のゲートラインＸ１〜Ｘ４８０とをマトリックス状に配置し、１本のソースラインを隣接する２つの画素１６が共用するように、複数の画素１６が配置されているものである。この場合、それら２つの画素１６のＴＦＴ１８は、それぞれ異なるゲートラインに接続されている。例えば、図１（Ｂ）において、左上のＲの画素１６のＴＦＴ１８は、ゲートラインＸ１とソースラインＳ１に接続され、その右隣のＧの画素１６のＴＦＴ１８は、ゲートラインＸ２とソースラインＳ１に接続されている。なお、ここでは、画素１６がデルタ配列で並べられた場合を示している。
【００５４】
ＬＣＤパネル１０の複数のソースラインＳ１〜Ｓ４８０及び複数のゲートラインＸ１〜Ｘ４８０は、該ＬＣＤパネル１０の基板（図示せず）上を引き回された配線２０によりドライバ回路１２に接続されている。
【００５５】
図２は、図１（Ａ）中のドライバ回路のブロック構成図である。このドライバ回路１２は、同図に示すように、ゲートドライバブロック２２、ソースドライバブロック２４、レベルシフタ回路２６、タイミングジェネレータ（以下、ＴＧと略記する）部ロジック回路２８、ガンマ（以下、γと略記する）回路ブロック３０、チャージポンプ／レギュレータブロック３２、アナログブロック３４、その他のブロックから構成されている。
【００５６】
ここで、ゲートドライバブロック２２は、ＬＣＤパネル１０の複数のゲートラインＸ１〜Ｘ４８０を順次選択するものであり、ソースドライバブロック２４は、ＬＣＤパネル１０の複数の信号線Ｓ１〜Ｓ４８０に、表示すべき情報に従った映像信号Ｖｓｉｇを出力するものである。
【００５７】
レベルシフタ回路２６は、外部から供給される信号のレベルを所定レベルにシフトするものである。ＴＧ部ロジック回路２８は、このレベルシフタ回路２６によって所定レベルにシフトされた信号及び外部から供給された信号に基づいて必要なタイミング信号や制御信号を生成して、該ドライバ回路１２内の各部に供給するものである。
【００５８】
γ回路ブロック３０は、上記ソースドライバブロック２４から出力する映像信号Ｖｓｉｇを良好な階調特性とするようにγ補正をかけるためのものである。
【００５９】
チャージポンプ／レギュレータブロック３２は、外部電源から必要な論理レベルの各種電圧を発生するものであり、アナログブロック３４は、このチャージポンプ／レギュレータブロック３２で発生された電圧から更に各種の電圧を発生するものである。上記Ｖｃｏｍ回路１４は、このアナログブロック３４で発生した電圧ＶＶＣＯＭから上記共通電圧Ｖｃｏｍを発生する。その他のブロックについては、直接本願発明とは関係がないので、その説明を省略する。
【００６０】
図３（Ａ）は、図２中のゲートドライバブロック２２の構成を示す図である。なお、説明及び図示の簡単化のため、ここでは、ゲートラインを８本として説明する。この場合、該ゲートドライバブロック２２は、３ビットカウンタ３６と、９個のＡＮＤゲートと、２個のＯＲゲートと、３個のＮＯＴゲートと、１個のＮＡＮＤゲートとで構成される。
【００６１】
即ち、３ビットカウンタ３６には、ＴＧ部ロジック回路２８からゲートクロックとアップ／ダウン（以下、Ｕ／Ｄと略記する）信号とが供給される。Ｕ／Ｄ信号は、通常表示である非反転シフト時には「１」、上下が反転した表示を行う上下反転シフト時には「０」となるものである。これは、非反転シフト時と上下反転シフト時では、ゲートラインの走査方向が上下逆になり、その結果、先に書き込まれる画素と後に書き込まれる画素とが反対になるため、それに応じて動作を切り替える必要があるからである。
【００６２】
この３ビットカウンタ３６のＱ１出力は、ＯＲゲートを介して、偶数番目のゲートラインＸ２，Ｘ４，Ｘ６，Ｘ８用のＡＮＤゲートに与えられる。ＯＲゲートには、上記Ｕ／Ｄ信号と上記ＴＧ部ロジック回路２８から与えられたゲートダブル（以下、ＧＤＯＵＢＬＥと記す）信号との論理演算を行うＡＮＤゲートの出力信号が与えられる。ここで、ＧＤＯＵＢＬＥ信号は、通常の表示状態であるノーマルモードでは「０」、本実施形態の表示ムラ低減用の駆動（以下、ゲート２度書き駆動と称する）を行うゲート２度書きモードでは「１」となるものである。また、上記３ビットカウンタ３６の上記Ｑ１出力は更に、ＮＡＮＤゲートを介して、奇数数番目のゲートラインＸ１，Ｘ３，Ｘ５，Ｘ７用のＡＮＤゲートに与えられる。ＮＡＮＤゲートには、上記Ｕ／Ｄ信号と上記ＧＤＯＵＢＬＥ信号をＮＯＴゲートで反転した信号との論理演算を行うＯＲゲートゲートの出力信号が与えられ、ＮＡＮＤゲートの出力が奇数番目のゲートラインＸ１，Ｘ３，Ｘ５，Ｘ７用のＡＮＤゲートに与えられる。
【００６３】
また、上記３ビットカウンタ３６のＱ２出力は、上記ゲートラインＸ３，Ｘ４，Ｘ７，Ｘ８用のＡＮＤゲートに与えられると共に、ＮＯＴゲートを介して、上記ゲートラインＸ１，Ｘ２，Ｘ５，Ｘ６用のＡＮＤゲートに与えられる。
【００６４】
そして、上記３ビットカウンタ３６のＱ３出力は、上記ゲートラインＸ５，Ｘ６，Ｘ７，Ｘ８用のＡＮＤゲートに与えられると共に、ＮＯＴゲートを介して、上記ゲートラインＸ１，Ｘ２，Ｘ３，Ｘ４用のＡＮＤゲートに与えられる。
【００６５】
図３（Ｂ）は、このような構成のゲートドライバブロック２２におけるゲート２度書きモードでの、非反転シフト時のタイミングチャートを示す図である。また、図３（Ｃ）は、同じく上下反転シフト時のタイミングチャートを示す図である。
【００６６】
非反転シフト時には、図３（Ｂ）に示すように、奇数番目のゲートラインＸ１，Ｘ３，Ｘ５，Ｘ７には、ゲートクロック１発分に相当する期間、偶数番目のゲートラインＸ２，Ｘ４，Ｘ６，Ｘ８には、ゲートクロック２発分に相当する期間、それぞれ順番にＨ信号が出力されることとなる。即ち、タイミング的には、ゲートラインＸ１，Ｘ２が選択状態→ゲートラインＸ２が選択状態→ゲートラインＸ３，Ｘ４が選択状態→ゲートラインＸ４が選択状態→ゲートラインＸ５，Ｘ６が選択状態→ゲートラインＸ６が選択状態→ゲートラインＸ７，Ｘ８が選択状態→ゲートラインＸ８が選択状態、となっていく。
【００６７】
また、上下反転シフト時には、図３（Ｃ）に示すように、偶数番目のゲートラインＸ２，Ｘ４，Ｘ６，Ｘ８には、ゲートクロック１発分に相当する期間が、奇数番目のゲートラインＸ１，Ｘ３，Ｘ５，Ｘ７には、ゲートクロック２発分に相当する期間、それぞれ逆方向に順番にＨ信号が出力されることとなる。即ち、タイミング的には、ゲートラインＸ８，Ｘ７が選択状態→ゲートラインＸ７が選択状態→ゲートラインＸ６，Ｘ５が選択状態→ゲートラインＸ５が選択状態→ゲートラインＸ４，Ｘ３が選択状態→ゲートラインＸ３が選択状態→ゲートラインＸ２，Ｘ１が選択状態→ゲートラインＸ１が選択状態、となっていく。
【００６８】
図４（Ａ）は、図１５（Ａ）に対応させた本実施形態でのゲート２度書きモードでの非反転シフト時の走査タイミングチャートを示す図である。
【００６９】
図４（Ｂ）、（Ｃ）は、一水平期間毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、先に書き込まれる図１（Ｂ）の例えばＳ３に接続される緑の画素Ｆｇ（以下、Ｇ先の画素と称する）及び後に書き込まれる図１（Ｂ）の例えばＳ２に接続される赤の画素Ｌｒ（以下、Ｒ後の画素と称する）の画素電位波形を示す図である。
【００７０】
この場合、後述するように、先に選択されるべき図１（Ｂ）の例えば赤の画素Ｌｒと同じＳ２に接続される青の画素Ｆｂ（以下、Ｂ先の画素と称する）が関係する。
【００７１】
このときには、ゲートラインは上述したように選択されていくので、各フィールドにおいて、一水平期間に、異なる信号線に接続され隣接配置された２つの画素に対応する２本のゲートラインを同時に選択した後、それら２つの画素の内の後に選択されるべき画素に対応した１本のゲートラインのみが選択される。
【００７２】
図４（Ｂ）は、一水平期間毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆｇの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌｒの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、そして、Ｂ先の画素Ｆｂの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、とした場合の画素電位波形を示す図であり、図４（Ｃ）は、同じく共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆｇの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌｒの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、そして、Ｂ先の画素Ｆｂの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、とした場合の画素電位波形を示す図である。
【００７３】
本実施形態においては、図４（Ａ）に示したようなゲートラインの走査を行うことにより、図４（Ｂ）及び（Ｃ）に示すように、Ｂ先の画素ＦｂとＲ後の画素Ｌｒが１本のソースラインＳ２（信号線）を共用していることから、ゲートラインＸ１とゲートラインＸ２が同時に選択される期間に、Ｂ先の画素Ｆｂの書き込み電位がＲ後の画素Ｌｒにも印加され、このＲ後の画素Ｌｒにも書き込みがなされて、Ｂ先の画素Ｆｂと同電位になる。そして、その後のゲートラインＸ２のみが選択された際に、Ｒ後の画素Ｌｒの書き込み電圧がソースラインに出力されて、そのＢ先の画素電位から本来Ｒ後の画素Ｌｒに書き込まれるべき電圧の書き込みが行われることとなる。
【００７４】
本実施形態においても、従来と同様に、画素間寄生容量Ｃｐｐが存在するので、Ｇ先の画素Ｆｇにおいては、ゲートラインＸ１の選択によって書き込まれた画素電位が、ゲートラインＸ２のみが選択され、Ｒ後の画素Ｌｒに本来Ｒ後の画素Ｌｒに書き込まれるべき電圧の書き込みが行われる際に、Ｖｃ分、共通電圧Ｖｃｏｍに対して遠ざかる向き（暗くなる向き）にシフトしてしまうが、本実施形態においては、この電位変動Ｖｃの大きさは、
Ｖｃ＝（Ｖｓｉｇ（Ｘ２）−Ｖｓｉｇ（Ｘ１））×Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α        …（２）
のように表せる。この（２）式において、Ｖｓｉｇ（Ｘ２）はＸ２のみ選択される際のＲ後の画素Ｌｒの書き込み電圧、Ｖｓｉｇ（Ｘ１）はＸ１とＸ２が同時に選択される際のＢ先の画素Ｆｂの書き込み電圧である。その他は、上記（１）式と同様である。
【００７５】
従って、本実施形態では、前フィールドの画素電位ではなく、同じ信号線に接続される隣接画素の画素Ｆｂの電位の影響しか受けず、図４（Ｂ）の場合にはＶｓｉｇ（Ｘ２）−Ｖｓｉｇ（Ｘ１）＝４．０−２．０＝２．０Ｖ、図４（Ｃ）の場合にはＶｓｉｇ（Ｘ２）−Ｖｓｉｇ（Ｘ１）＝１．０−２．０＝−１．０Ｖとなり、結果として、画素間容量Ｃｐｐによる電位変動Ｖｃの絶対値を従来に比して微小にすることができ、表示ムラを低減することができる。
【００７６】
（従来の場合は、図１５（Ａ）、（Ｂ）に対応し、それぞれ８．０Ｖ、２．０Ｖである。）
一般的に、共通電圧Ｖｃｏｍに対する画素電圧が１．０Ｖ（白）〜４．０Ｖ（黒）の範囲で変化する場合、
（１）式における
Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）は  ２．０Ｖ〜８．０Ｖの範囲になり、
（２）式における
Ｖｓｉｇ（Ｘ２）    −Ｖｓｉｇ（Ｘ１）は−３．０Ｖ〜３．０Ｖの範囲となる。
【００７７】
このように、本実施形態により、上記Ｖｃの絶対値は小さくなる性質があるので、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを従来に比して微小にすることができ、表示ムラを低減することができる。
【００７８】
なお、同一の信号線に接続された隣接画素間の電位差が大きい場合、例えば、Ｇ先の画素Ｆｇの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、Ｒ後の画素Ｌｒの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、そして、Ｂ先の画素Ｆｂの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、の時のような場合には、本実施形態の方が、従来例に比べて電位変動Ｖｃが大きくなってしまう場合もある。
【００７９】
（Ｖｓｉｇ（Ｘ２）    −Ｖｓｉｇ（Ｘ１）＝１．０−４．０＝−３．０Ｖ
Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝１．０＋１．０＝  ２．０Ｖ）
しかしながら、この場合に影響を受けるＧ先の画素Ｆｇは、十分飽和した黒レベルとなっており、電位変動Ｖｃは表示上で元々視認できないため、問題とはならない。また、影響を与える方のＲ後の画素Ｌｒに関しても、白レベル、Ｂ先の画素Ｆｂに関しても、黒レベルでありであり、この場合の画面表示はかなり明るいＲラスタ画面になっており、Ｇ先の電位変動は表示上で更に視認しづらくしている。従って、本実施形態の方が従来例に比べて電位変動Ｖｃの絶対値が大きくなる場合があるが、このような場合は実用上の弊害にはならない。
【００８０】
上下反転シフト時においても、走査方向が逆になるだけであるので、同様に、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを従来に比して微小にすることができ、表示ムラを低減することができる。
【００８１】
また、必要により、上記ＧＤＯＵＢＬＥ信号により、従来の方式によるノーマルモードと本実施形態によるゲート２度書きモードとを切り替えるようにしても良い。
【００８２】
その場合、上記のような特別な表示画面の場合にも適宜対応することができる。
【００８３】
以上は、水平ライン反転駆動の場合であるが、擬似ドット反転駆動（ストライプ配列のドット反転駆動に対応するデルタ配列のドット反転駆動）の場合も、同様に、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを従来に比して微小にすることができ、表示ムラを低減することができる。
【００８４】
また、画素１６をデルタ配列とした場合に限らず、ストライプ配列とした場合も同様である。
【００８５】
なお、画素１６をデルタ配列とした場合の方が、ストライプ配列とした場合よりも表示ムラ（例えば、図１３に対応する縦縞）が蛇行するので、ストライプ配列に比べて目立ちにくいという効果もある。
【００８６】
［第２実施形態］
次に、本発明の第２実施形態を説明する。
【００８７】
本実施形態は、先書きの画素電位を予め、画素間寄生容量Ｃｐｐによる電位変動Ｖｃ分を補正して書き込むことにより、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを相殺させ、表示ムラを無くすものである。
【００８８】
ここでは、補正の方法として、ドライバ回路１２がもともと備えるγ回路ブロック３０を流用する場合を考える。また、ムラが目立ちやすい静止画の場合について述べる。
【００８９】
図２に示したように、ドライバ回路１２は、γ回路ブロック３０を備えている。図５は、このγ回路ブロック３０の回路構成を示す図である。同図に示すように、γ回路ブロック３０は、ガンマ曲線抵抗３８、及びタップスイッチ（以下、ＴＡＰＳＷと記す）４０から構成される。ガンマ曲線抵抗３８は、γ曲線に応じた電位が取り出されるようにタップが切られ、ＴＡＰＳＷ４０により画素データの階調に応じた電圧値がソースドライバブロック２４に供給される。ソースドライバブロック２４は、デジタル／アナログ変換回路（以下、ＤＡＣと記す）４２とソース出力アンプ４４から構成され、画素データの階調に応じた電圧値をＤＡＣ４２によりアナログ信号に変換し、ソース出力アンプ４４を介して書き込み電圧（映像信号Ｖｓｉｇ）としてＬＣＤパネル１０の対応するソースラインに出力するようになっている。なお、上記γ回路ブロック３０の入力である振幅調整信号ＶＲＨ１，ＶＲＨ２，ＶＲＬ１，ＶＲＬ２は、ＴＧ部ロジック回路２８から、ＰＯＬの極性（共通電圧Ｖｃｏｍの逆）により切り替え供給される。
【００９０】
図６（Ａ）及び（Ｂ）は、（Ａ）はＰＯＬがＬ即ち共通電圧ＶｃｏｍがＨの時のγ回路ブロック３０のγカーブを示す図であり、（Ｂ）は同じくＰＯＬがＨ即ち共通電圧ＶｃｏｍがＬの時のγカーブを示す図である。これらの図において、「補正なし」のγカーブは、本実施形態による電位変動Ｖｃの補正を行わないノーマルモードでのγカーブを示している。これに対して、本実施形態においては、電位変動Ｖｃの補正を行うモード（以下、データシフトモードと称する）において、「補正あり」として示すγカーブを選択できるようにしたものである。この「補正あり」のγカーブは、「補正なし」のγカーブを、傾きや振幅は変更せずに、単純に明るくなる方向（図６（Ａ）では出力電圧が高くなる方向、図６（Ｂ）では出力電圧が低くなる方向）に一定値だけシフトしたものである。
【００９１】
この一定値はムラの目立ちやすい部分の階調（中間調）に対して、（１）式のＶｓｉｇ（Ｆｎ−１）＝Ｖｓｉｇ（Ｆｎ）の場合のＶｃに相当する値である。
【００９２】
図６（Ｃ）は、データシフトモードにおける上記振幅調整信号ＶＲＨ１，ＶＲＨ２，ＶＲＬ１，ＶＲＬ２に対する出力電圧の関係を示す図であり、図６（Ｄ）は、シフト量を示す図である。また、図７（Ａ）は非反転シフト時のタイミングチャートを示す図であり、図７（Ｂ）は上下反転シフト時のタイミングチャートを示す図である。
【００９３】
このような「補正あり」のγカーブを作るのは、ＤＡＣ４２の上側の電圧と下側の電圧を一定値だけシフトした電圧にすればよいだけなので、非常に簡便に作成することができる。
【００９４】
図６（Ｃ）及び図７（Ａ），（Ｂ）に示すように、本実施形態においては、従来と同様に一水平期間に２本のゲートラインが順次選択され、選択されたゲートラインに対応した書き込み電圧（映像信号Ｖｓｉｇ）の出力が行われる。その際、γ回路ブロック３０において、一方のゲートラインに対応する書き込み電圧は「補正なし」のγカーブを適用し、他方のゲートラインに対応する書き込み電圧には「補正あり」のγカーブを適用する。γ回路ブロック３０は、そのゲートラインの切り替えタイミングを、ＴＧ部ロジック回路２８から与えられる、一水平期間の前半はＨ、後半はＬになる信号であるＧ１ＳＴＨ信号により判別する。
【００９５】
また、ＴＧ部ロジック回路２８からγ回路ブロック３０には、データシフト信号ＤＳＨＩＦＴが入力される。図６（Ｄ）に示すように、このデータシフト信号ＤＳＨＩＦＴのＬＳＢ２ビットによって、シフト量が設定される。これは、該ドライバ回路１２が複数のＬＣＤパネル１０に応用できるようにするためのもので、接続されたドライバ回路１２によってシフト量が選択されるようになっている。また、このデータシフト信号ＤＳＨＩＦＴのＭＳＢ１ビットによって、先と後のどちらのゲートラインに対応する書き込み電圧に「補正あり」のγカーブを適用するかが設定される。これは、画素間寄生容量Ｃｐｐの影響による電位変動Ｖｃの現れ方が共通電極Ｖｃｏｍの反転駆動方式によって異なり、ライン反転駆動と（擬似）ドット反転駆動とで、明暗が逆になる事に対応するためである。具体的には、ライン反転駆動の場合は、先の書き込み電圧に対して「補正あり」のγカーブを適用し、（擬似）ドット反転駆動の場合は、後の書き込み電圧に対して「補正あり」のγカーブを適用するものである。
【００９６】
図８（Ａ）は、図１５（Ａ）に対応させた本実施形態でのデータシフトモードでの非反転シフト時の走査タイミングチャートを示す図である。このときには、図１５（Ａ）と同様に、各フィールドにおいて、一水平期間に２本のゲートラインが順次選択され、その選択される２本のゲートラインが水平期間毎に順次走査されていく。
【００９７】
図８（Ｂ）は、水平ライン反転駆動を行う場合おける、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆｇの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌｒの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図である。
【００９８】
この場合には、データシフト信号ＤＳＨＩＦＴのＭＳＢ１ビットによって、先の書き込み電圧に対して「補正あり」のγカーブが適用される。
【００９９】
従って、１ｓｔフィールドにおけるＧ先の画素Ｆｇについては、ＰＯＬ＝ＨすなわちＶｃｏｍ＝Ｌであるので、ＶＲＨ２としてＶＲＨ２Ｓ、ＶＲＬ２としてＶＲＬ２Ｓの「補正あり」のγカーブが適用され、Ｇ先の画素Ｆｇの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖではなくて、２．０Ｖ−Ｖｃとなる。そして、Ｒ後の画素Ｌｒについては、ＶＲＨ２としてＶＲＨ２Ｎ、ＶＲＬ２としてＶＲＬ２Ｎの「補正なし」のγカーブが適用され、Ｒ後の画素Ｌｒの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖである。このＲ後の画素Ｌｒの書き込みの際、Ｇ先の画素Ｆｇの電位は、画素間寄生容量ＣｐｐによりＶｃ分、変動するが、（２．０Ｖ−Ｖｃ）＋Ｖｃとなり、結果として、共通電圧Ｖｃｏｍに対して２．０Ｖという所望の画素電位となる。
【０１００】
また、２ｎｄフィールドにおいては、ＰＯＬ＝ＬすなわちＶｃｏｍ＝Ｈであるので、Ｇ先の画素Ｆｇについては、ＶＲＨ１としてＶＲＨ１Ｓ、ＶＲＬ１としてＶＲＬ１Ｓの「補正あり」のγカーブが適用され、Ｇ先の画素Ｆｇの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖではなくて、２．０Ｖ−Ｖｃとなる。そして、Ｒ後の画素Ｌｒについては、ＶＲＨ１としてＶＲＨ１Ｎ、ＶＲＬ１としてＶＲＬ１Ｎの「補正なし」のγカーブが適用され、Ｒ後の画素Ｌｒの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖである。このＲ後の画素Ｌｒの書き込みの際、Ｇ先の画素Ｆｇの電位は、画素間寄生容量ＶｐｐによりＶｃ分、変動するが、（２．０Ｖ−Ｖｃ）＋Ｖｃとなり、結果として、共通電圧Ｖｃｏｍに対して２．０Ｖという所望の画素電位となる。
【０１０１】
このように、先書きの画素電位を予め、画素間寄生容量Ｃｐｐによる電位変動Ｖｃ分補正して書き込むことにより、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを相殺させ、表示ムラを無くすことができる。しかも、ドライバ回路１２が備えるγ回路ブロック３０を流用することで、別回路を追加することなく、簡便に実用的な効果が得られる。
【０１０２】
［第２実施形態の変形例］
第２実施形態では、先書きの画素電位を予め、画素間寄生容量Ｃｐｐによる電位変動Ｖｃ分補正して書き込むことにより、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを相殺させるようにしたが、図９に示すようにしてムラを解消してもよい。
【０１０３】
図９（Ａ）は、図８（Ａ）と同様に、データシフトモードでの非反転シフト時の走査タイミングチャートを示す図で、図９（Ｂ）は、水平ライン反転駆動を行う場合おける、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆｇの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌｒの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図である。
【０１０４】
第２実施形態の変形例は、図９（Ｂ）に示すように、先書きの画素を補正せずに、後書きの画素電位を、画素間寄生容量Ｃｐｐによる電位変動Ｖｃ’分補正して書き込むことにより、隣接する画素を両者ともＶｃ’分電位変動させて、表示ムラを無くそうとしたものである。（この場合、後書きの画素電位が第２実施形態の場合より補正分だけ大きくなるので、実際の補正値も第２実施形態の補正値よりや大きめ目にするとよい。具体的にはシフトする電圧Ｖｃ’は１／（１−（Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α））×Ｖｃが望ましい。）
この場合、画面全体が画素間寄生容量Ｃｐｐによる電位変動分Ｖｃ’だけシフトした画像になるが、そもそも電位変動分Ｖｃ’は書き込み電圧Ｖｓｉｇに対して２桁程度小さな微小な電圧であるため、画面全体の電圧がシフトしたとしても実用上支障はない。
【０１０５】
この場合も、ドライバ回路１２が備えるγ回路ブロック３０を流用することで、別回路を追加することなく、簡便に実用的な効果が得られる。
【０１０６】
以上は、水平ライン反転駆動の場合であるが、（擬似）ドット反転駆動の場合は、データシフト信号ＤＳＨＩＦＴのＭＳＢビットを１にすることによって、後の書き込み電圧に対して「補正あり」のγカーブが適用され、水平ライン反転駆動の場合と同様に、画素間寄生容量Ｃｐｐによる電位変動Ｖｃを従来に比して微小にすることができ、表示ムラを低減することができる。
【０１０７】
このように、補正値として、ムラの目立ちやすい部分の階調（中間調）に合わせて全ての階調に対して一定値の補正を行うようにすると、回路を単純にしつつ、十分な効果を得ることができる。
【０１０８】
さらに、補正量も（図６（Ｄ）に示すように）、簡単に切り替えることができるので、画素間寄生容量の異なる液晶に対しても柔軟に対応することができる。
【０１０９】
また、上下反転のモードに対応して、補正の方向を（図６、図７に示すように）、簡単に切り替えることができるので、上記極性反転モードを含めていろいろな駆動モードに対しても柔軟に対応することができる。
【０１１０】
このように、画素間寄生容量に起因して先に書き込まれた画素に発生する電位変動による表示ムラの問題を、駆動回路がもともと備える階調のガンマ補正を行う回路を流用して、適切な補正した信号を出力させることによって解決しているので、新たな回路を搭載する必要がなく、小スペース、ローコストでムラのない良好な表示を実現することができる。
【０１１１】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【０１１２】
例えば、上記第１実施形態のゲート２度書きによる手法と上記第２実施形態のデータシフトによる手法とを組み合わせても構わない。
【０１１３】
また、第２実施形態は、γ回路ブロックを流用して電位変動分を予め補正するものとしたが、他の回路によって補正するようにしても良いことは勿論である。
【０１１４】
上記第２実施形態では、補正電圧を階調によらず、一定値だけシフトするように作成したが、階調に応じて（１）式に相当する補正量を計算し、適切な補正電圧を作成するようにしてもよい。その場合も、γ回路ブロック３０を用い、ガンマ曲線抵抗のＴＡＰＳＷ４０の選択の仕方を階調に応じて切り替えるようにすれば簡便に実現できる。
【０１１５】
また、例えば、Ｖｓｉｇ（Ｆｎ−１）≠Ｖｓｉｇ（Ｆｎ）の動画に対応するためには、フィールドメモリを含む回路を用いれば実現することができる。
【０１１６】
以上、ノーマリーホワイトの液晶の場合について説明したが、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリーブラックの液晶の場合も、明暗の向きが逆になるだけで、本発明は同様に適用できる。
【０１１７】
さらに、スイッチング素子はＴＦＴに限らず、ダイオード等でもよいことはいうまでもない。
【０１１８】
また、マトリックス表示装置の画素は液晶に限らず容量性素子であれば、画素間寄生容量が発生するので、本発明により同様に表示ムラを低減することができる。
【図面の簡単な説明】
【０１１９】
【図１】（Ａ）は本発明の第１実施形態に係るマトリックス表示装置の全体構成を示す概略構成図であり、（Ｂ）は（Ａ）中のＬＣＤパネルの画素結線の概略図である。
【図２】図１（Ａ）中のドライバ回路のブロック構成図である。
【図３】（Ａ）は図２中のゲートドライバブロックの構成を示す図であり、（Ｂ）は（Ａ）のゲートドライバブロックにおけるゲート２度書きモードでの非反転シフト時のタイミングチャートを示す図であり、（Ｃ）は同じく上下反転シフト時のタイミングチャートを示す図である。
【図４】本発明の第１実施形態に係る波形を示したもので、（Ａ）はゲート２度書きモードでの非反転シフト時の走査タイミングチャートを示す図であり、（Ｂ）は水平ライン反転駆動を行う場合における共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖ、そして、Ｂ先の画素の書き込み電圧は共通電圧に対して２．０Ｖとした場合の画素電位波形を示す図であり、（Ｃ）は同じく共通電圧の振幅が５Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖ、そして、Ｂ先の画素の書き込み電圧は共通電圧に対して２．０Ｖとした場合の画素電位波形を示す図である。
【図５】本発明の第２実施形態に係るマトリックス表示装置におけるγ回路ブロックの回路構成を示す図である。
【図６】（Ａ）はγ回路ブロックでのＰＯＬがＬ時のノーマルモード及びデータシフトモードのγカーブを示す図であり、（Ｂ）は同じくＰＯＬがＨ時のノーマルモード及びデータシフトモードのγカーブを示す図であり、（Ｃ）はデータシフトモードにおける振幅調整信号に対する出力電圧の関係を示す図であり、（Ｄ）はシフト量を示す図である。
【図７】（Ａ）は非反転シフト時のタイミングチャートを示す図であり、（Ｂ）は上下反転シフト時のタイミングチャートを示す図である。
【図８】本発明の第２実施形態に係る波形を示したもので、（Ａ）はデータシフトモードでの非反転シフト時の走査タイミングチャートを示す図であり、（Ｂ）は水平ライン反転駆動を行う場合における共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図である。
【図９】本発明の第２実施形態の変形例に係る波形を示したもので、（Ａ）はデータシフトモードでの非反転シフト時の走査タイミングチャートを示す図であり、（Ｂ）は水平ライン反転駆動を行う場合における共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図である。
【図１０】従来のマトリックス表示装置におけるソースラインを半分にした表示パネルの画素結線を示す概略図である。
【図１１】図１０の画素結線において各画素に映像信号を書き込む順番を示す図である。
【図１２】図１０の表示パネルの等価回路を示す図である。
【図１３】図１０の表示パネルでの表示ムラの例を示す図である。
【図１４】表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。
【図１５】（Ａ）は走査タイミングチャートを示す図であり、（Ｂ）は画素間寄生容量が無い場合の水平ライン反転駆動での画素電位波形を示す図である。
【図１６】画素間寄生容量を考慮した場合の水平ライン反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【図１７】画素間寄生容量を考慮した場合のドット反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【符号の説明】
【０１２０】
１０…ＬＣＤパネル、  １２…ドライバ回路、  １４…Ｖｃｏｍ回路、  １６…画素、  １８…ＴＦＴ、  ２０…配線、  ２２…ゲートドライバブロック、  ２４…ソースドライバブロック、  ２６…レベルシフタ回路、  ２８…タイミングジェネレータ（ＴＧ）部ロジック回路、  ３０…ガンマ（γ）回路ブロック、  ３２…レギュレータブロック、  ３４…アナログブロック、  ３６…３ビットカウンタ、  ３８…ガンマ曲線抵抗、  ４０…タップスイッチ（ＴＡＰＳＷ）、  ４２…デジタル／アナログ変換回路（ＤＡＣ）、  ４４…ソース出力アンプ  Ｆ…Ｇ先の画素、  Ｌ…Ｒ後の画素、  Ｆｇ…Ｇ先の画素、  Ｌｒ…Ｒ後の画素、  Ｆｂ…Ｂ先の画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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