(57)【特許請求の範囲】
【請求項１】
第1入出力ポートと第2入出力ポートとの間に接続された第1インダクタンス素子と、第2入出力ポートとアースとの間に接続された第2インダクタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続され、前記第1インダクタンス素子と並列共振回路を構成する第1キャパシタンス素子と、前記第2入出力ポートとグランドとの間に接続され、前記第2インダクタンス素子と並列共振回路を構成する第2キャパシタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第1キャパシタンス素子及び前記第2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチップコンデンサとを並列接続してなり、
前記第2キャパシタンス素子を構成するコンデンサは前記積層基板の上面に形成された電極パターンを含み、
前記上面に形成された電極パターンは、前記第2キャパシタンス素子用のチップコンデンサと直接接続するとともに、積層基板内に設けられた前記第1キャパシタンス素子と前記第2キャパシタンス素子とに共通の電極パターンとビアホールを介して接続しており、
前記積層基板内に形成された前記コンデンサの容量値が前記チップコンデンサの容量値より大きく、
前記チップコンデンサの容量値の選択により、前記第1キャパシタンス素子及び第2キャパシタンス素子の容量値のばらつきを低減することを特徴とする非可逆回路素子。
【請求項２】
請求項1に記載の非可逆回路素子において、前記第1インダクタンス素子を構成する第1中心導体及び前記第2インダクタンス素子を構成する第2中心導体がマイクロ波フェライト上に交差して配置された中心導体組立体が、前記積層基板に実装されていることを特徴とする非可逆回路素子。
【請求項３】
請求項2に記載の非可逆回路素子において、前記第1中心導体は複数の導体で構成され、前記第2中心導体は1本の導体で構成されていることを特徴とする非可逆回路素子。
【請求項４】
請求項1〜3のいずれかに記載の非可逆回路素子において、前記第1インダクタンス素子のインダクタンスが前記第2インダクタンス素子のインダクタンスより小さいことを特徴とする非可逆回路素子。
【請求項５】
請求項2に記載の非可逆回路素子において、前記積層基板の中心導体組立体搭載面に第1〜第3の電極パターンが形成されており、前記第1電極パターンは前記中心導体の共通部と接続し、前記第2電極パターンは前記中心導体の第1中心導体の端部と接続し、前記第3電極パターンは前記中心導体の第2中心導体の端部と接続していることを特徴とする非可逆回路素子。
【請求項６】
請求項5に記載の非可逆回路素子において、前記積層基板の裏面に入力端子及び出力端子が形成されており、前記積層基板に形成されたビアホールを介して、前記第1電極パターンは前記出力端子と接続し、前記第2電極パターンは前記入力端子と接続していることを特徴とする非可逆回路素子。
【請求項７】
第1入出力ポートと第2入出力ポートとの間に接続された第1インダクタンス素子と、第2入出力ポートとアースとの間に接続された第2インダクタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続され、前記第1インダクタンス素子と並列共振回路を構成する第1キャパシタンス素子と、前記第2入出力ポートとグランドとの間に接続され、前記第2インダクタンス素子と並列共振回路を構成する第2キャパシタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、前記第1キャパシタンス素子及び前記第2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチップコンデンサとを並列接続してなり、前記第2キャパシタンス素子を構成するコンデンサは前記積層基板の上面に形成された電極パターンを含み、前記上面に形成された電極パターンは、前記第2キャパシタンス素子用のチップコンデンサと直接接続するとともに、積層基板内に設けられた前記第1キャパシタンス素子と前記第2キャパシタンス素子とに共通の電極パターンとビアホールを介して接続している非可逆回路素子を製造する方法であって、
(a) 前記積層基板内に形成されたコンデンサの容量値を計測し、
(b) 容量値の計測値と、前記第1キャパシタンス素子及び／又は前記第2キャパシタンス素子の設定容量値との差分を求め、
(c) 前記容量値の差分に相当する容量値を有するチップコンデンサを前記積層基板上に搭載することを特徴とする方法。
【請求項８】
請求項7に記載の非可逆回路素子の製造方法において、前記積層基板を複数備えたマザー基板を形成し、前記積層基板内に形成されたコンデンサの容量値を計測し、容量値の計測値が設定容量値から外れている積層基板にマーキングすることを特徴とする非可逆回路素子の製造方法。
【請求項９】
請求項8に記載の非可逆回路素子の製造方法において、マーキングのない積層基板にだけ前記チップコンデンサを搭載することを特徴とする非可逆回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、特に携帯電話等の移動体通信システム中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。
【背景技術】
【０００２】
数100 MHzから十数GHzの周波数帯を利用した移動体通信機器、すなわちPHS（パーソナル・ハンデイ・ホン）の基地局や、携帯電話の端末機等には、アイソレータ等の非可逆回路素子が多く使用されている。アイソレータは、例えば移動体通信機器の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要信号の逆流を防ぐとともに、電力増幅器の負荷側のインピーダンスを安定させる。従って、アイソレータは挿入損失特性、反射損失特性及びアイソレーション特性に優れていることが要求される。【０００３】
図8は、このようなアイソレータの一例として3端子対アイソレータを示す。このアイソレータは、マイクロ波フェライト38と、マイクロ波フェライト38の一主面に互いに電気的絶縁状態で、かつ120°の角度で交差するように配置された3つの中心導体31，32，33と、各中心導体31，32，33の一端に接続された整合コンデンサC1〜C3と、中心導体31，32，33のいずれか1つのポート(例えばP3)に接続された終端抵抗Rtとを有する。各中心導体31，32，33の他端はアースに接続されている。フェライト38にその軸方向に永久磁石(図示せず)から直流磁界Hdcが印加される。このアイソレータでは、ポートP1から入力した高周波信号はポートP2に伝送され、ポートP2から進入する反射波は終端抵抗Rtで吸収されてポートP1に伝送されない。これにより、不要な反射波が電力増幅器等に逆進入するのが防止される。【０００４】
最近、このような3端子対アイソレータとは異なる等価回路で構成され、挿入損失特性及び反射損失特性に優れたアイソレータが提案された(特開2004-88743号)。このアイソレータは2つの中心導体を有し、2端子対アイソレータと呼ばれる。図9は2端子対アイソレータの等価回路を示し、図10はその各部品を示す分解斜視図である。この2端子対アイソレータは、第1入出力ポートP1と第2入出力ポートP2との間に設けられた第1中心導体21で形成された第1インダクタンス素子L1と、第1中心導体21と電気的絶縁状態で交差するように第2入出力ポートP2とアースとの間に設けられた第2中心導体22で形成された第2インダクタンス素子L2と、第1入出力ポートP1と第2入出力ポートP2の間に設けられ、第1インダクタンス素子L1と第1並列共振回路を構成する第1キャパシタンス素子C1と、抵抗素子Rと、第2入出力ポートP2とアースとの間に設けられ、第2インダクタンス素子L2と第2並列共振回路を構成する第2キャパシタンス素子C2とを有する。【０００５】
第1入出力ポートP1から第2入出力ポートP2に高周波信号が伝搬する際には、第1入出力ポートP1と第2入出力ポートP2との間の第1並列共振回路は共振しないが、第2並列共振回路が共振するため、伝送損失が少ない(挿入損失特性に優れている)。第2入出力ポートP2から第1入出力ポートP1に逆流する電流は、第1入出力ポートP1と第2入出力ポートP2との間の抵抗素子Rに吸収される。【０００６】
図10に示すように、2端子対アイソレータ1は、磁気回路を構成するように軟鉄等の強磁性金属からなるケース(上側ケース4、下側ケース8)と、永久磁石9と、マイクロ波フェライト20及び中心導体21，22からなる中心導体組立体30と、中心導体組立体30を搭載する積層基板50とを備えている。中心導体組立体30は、円板状マイクロ波フェライト20と、その上面に絶縁層(図示せず)を介して直交するように配置された第1及び第2の中心導体21，22とを備えている。第1及び第2の中心導体21，22はそれぞれ二本の線路で構成され、各線路の両端部は相互に分離した状態でマイクロ波フェライト20の下面に延在している。【０００７】
積層基板50には、第1の並列共振回路を構成する第1キャパシタンス素子C1と、第2の並列共振回路を構成する第2キャパシタンス素子C2と、抵抗素子Rとが形成されている。図11は積層基板50の各部品を示す分解斜視図である。積層基板50は、中心導体21，22の端部と接続する電極51〜54、コンデンサ電極55，56及び抵抗27を裏面に設けた誘電体シート41と、コンデンサ電極57を裏面に設けた誘電体シート42と、グランド電極58を裏面に設けた誘電体シート43と、入力外部電極14、出力外部電極15及びアース外部電極16を設けた誘電体シート44，45等で構成されている。コンデンサ電極55、57は第1キャパシタンス素子C1を形成し、コンデンサ電極56、57は第2キャパシタンス素子C2を形成する。図中黒丸はビアホールを示す。【０００８】
第1中心導体21の一端部は、電極51を介して入力外部電極14に接続されている。第1中心導体21の他端部は、電極54を介して出力外部電極15に接続されている。第2中心導体22の一端部は、電極53を介して出力外部電極15に接続されている。第2中心導体22の他端部は、電極52を介してアース外部電極16に接続されている。【０００９】
2端子対アイソレータでは、第1中心導体21で形成された第1インダクタンス素子L1及び第1キャパシタンスC1を調整することにより、アイソレーションが最大となる共振周波数（以下「ピーク周波数」と言うこともある。）を決定し、第2中心導体22で形成された第2インダクタンス素子L2及び第2キャパシタンスC2を調整することにより、挿入損失が最小となるピーク周波数を決定している。このように2端子対アイソレータの電気的特性は、通信機器が採用している通信システムの周波数に応じて、第1及び第2のインダクタンス素子L1、L2と、第1及び第2のキャパシタンスC1、C2とを調整することにより決定される。このため、2端子対アイソレータで優れた電気的特性を得るには、第1及び第2のインダクタンス素子L1，L2と第1及び第2のキャパシタンス素子C1，C2のばらつきを少なく、精度良く形成することが重要である。【００１０】
しかしながら、それぞれのインダクタンス値及びキャパシタンス値は、前記構成部品自体の様々な要因によりばらつくため、ピーク周波数を一定とするのは困難なことが多い。そのため、得られた2端子対アイソレータの中に、電気的特性が所望の範囲から外れたがものが多かった。【００１１】
第1及び第2のインダクタンス素子L1，L2に起因する電気的特性のばらつきについては、それらのインダクタンスが中心導体の幅及び間隔及びマイクロ波フェライトの磁気特性及び外形寸法のほかに、永久磁石からの直流磁界により決定されるので、着磁コイルにより永久磁石の磁力を調整することにより低減可能である。しかし、積層基板50に形成する第1及び第2のキャパシタンス素子C1，C2に起因する電気的特性のばらつきについては、それらのキャパシタンスが誘電体の誘電特性、コンデンサ電極の面積や間隔等により決定されるため、電極膜厚、誘電体シート厚等の各種作成条件を高精度で制御しても容量の精度は±4％程度が限界であり、低減するのが難しい。【００１２】
例えば800 MHz帯用の2端子対アイソレータでは、第1及び第2のキャパシタンス素子C1，C2の容量が所望の容量値に対して1％変動すると、ピーク周波数が数MHzシフトする。変動幅が±3％を超えると、2端子対アイソレータの規格を満足できなくなる。このため、容量値のばらつきは、所望の容量値に対して±3％以内、好ましくは±2％以内の範囲としなければならない。【００１３】
前述のように電極膜厚、誘電体シート厚等の調整により容量値のばらつきを抑えるのが困難であるため、従来は積層基板に形成された電極パターンをレーザによりトリミングする方法が用いられていた。しかしながら、トリミングによる第1及び第2のキャパシタンス素子C1，C2の容量値の調整は、積層基板の割れや、クラック等の発生を招き、製品歩留りを著しく低下させていた。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従って本発明の目的は、第1及び第2のキャパシタンス素子の容量値のばらつきが低減され、電気的特性に優れた非可逆回路素子を提供することである。【００１５】
本発明のもう一つの目的は、トリミング等の加工手段によらず第1及び第2のキャパシタンス素子の容量値のばらつきを低減することにより、電気的特性に優れた非可逆回路素子を歩留り良く製造する方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の非可逆回路素子は、第1入出力ポートと第2入出力ポートとの間に接続された第1インダクタンス素子と、第2入出力ポートとアースとの間に接続された第2インダクタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続され、前記第1インダクタンス素子と並列共振回路を構成する第1キャパシタンス素子と、前記第2入出力ポートとグランドとの間に接続され、前記第2インダクタンス素子と並列共振回路を構成する第2キャパシタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、前記第1キャパシタンス素子及び前記第2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチップコンデンサとを並列接続してなり、前記第2キャパシタンス素子を構成するコンデンサは前記積層基板の上面に形成された電極パターンを含み、前記上面に形成された電極パターンは、前記第2キャパシタンス素子用のチップコンデンサと直接接続するとともに、積層基板内に設けられた前記第1キャパシタンス素子と前記第2キャパシタンス素子とに共通の電極パターンとビアホールを介して接続しており、前記積層基板内に形成された前記コンデンサの容量値が前記チップコンデンサの容量値より大きく、前記チップコンデンサの容量値の選択により、前記第1キャパシタンス素子及び第2キャパシタンス素子の容量値のばらつきを低減することを特徴とする。
【００１８】
前記第1インダクタンス素子を構成する第1中心導体及び前記第2インダクタンス素子を構成する第2中心導体がマイクロ波フェライト上に交差して配置された中心導体組立体を、前記積層基板に実装するのが好ましい。前記第1中心導体は複数の導体で構成され、前記第2中心導体は1本の導体で構成されているのが好ましい。前記第1インダクタンス素子のインダクタンスは前記第2インダクタンス素子のインダクタンスより小さいのが好ましい。【００１９】
前記積層基板の中心導体組立体搭載面に第1〜第3の電極パターンが形成されており、前記第1電極パターンは前記中心導体の共通部と接続し、前記第2電極パターンは前記中心導体の第1中心導体の端部と接続し、前記第3電極パターンは前記中心導体の第2中心導体の端部と接続するのが好ましい。【００２０】
前記積層基板の裏面に入力端子及び出力端子が形成されており、前記積層基板に形成されたビアホールを介して、前記第1電極パターンは前記出力端子と接続し、前記第2電極パターンは前記入力端子と接続しているのが好ましい。【００２１】
第1入出力ポートと第2入出力ポートとの間に接続された第1インダクタンス素子と、第2入出力ポートとアースとの間に接続された第2インダクタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続され、前記第1インダクタンス素子と並列共振回路を構成する第1キャパシタンス素子と、前記第2入出力ポートとグランドとの間に接続され、前記第2インダクタンス素子と並列共振回路を構成する第2キャパシタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、前記第1キャパシタンス素子及び前記第2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチップコンデンサとを並列接続してなり、前記第2キャパシタンス素子を構成するコンデンサは前記積層基板の上面に形成された電極パターンを含み、前記上面に形成された電極パターンは、前記第2キャパシタンス素子用のチップコンデンサと直接接続するとともに、積層基板内に設けられた前記第1キャパシタンス素子と前記第2キャパシタンス素子とに共通の電極パターンとビアホールを介して接続している非可逆回路素子を製造する本発明の方法は、
(a) 前記積層基板内に形成されたコンデンサの容量値を計測し、
(b) 容量値の計測値と、前記第1キャパシタンス素子及び／又は前記第2キャパシタンス素子の設定容量値との差分を求め、
(c) 前記容量値の差分に相当する容量値を有するチップコンデンサを前記積層基板上に搭載することを特徴とする。
【００２２】
前記積層基板を複数備えたマザー基板を形成し、前記積層基板内に形成されたコンデンサの容量値を計測し、容量値の計測値が設定容量値から外れている積層基板にマーキングするのが好ましい。マーキングのない積層基板にだけ前記チップコンデンサを搭載するのが好ましい。
【発明の効果】
【００２３】
以上の通り、第1キャパシタンス素子及び／又は第2キャパシタンス素子の一部を積層基板に電極パターンで形成するとともに、残部をチップコンデンサで構成することにより、積層基板に形成されたキャパシタンスのばらつきをチップコンデンサの容量値の選択により補正することができ、もってトリミング等の手段によらず、第1及び第2のキャパシタンス素子の容量値のばらつきを低減し、積層基板に加工によるダメージを与えず、電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施態様による非可逆回路素子の等価回路を示す図である。
【図２】本発明の一実施態様による非可逆回路素子の等価回路を示す図である。
【図３】本発明の一実施態様による非可逆回路素子を示す斜視図である
【図４】本発明の一実施態様による非可逆回路素子を示す分解斜視図である。
【図５（ａ）】本発明の一実施態様による非可逆回路素子に用いる中心導体を示す平面展開図である。
【図５（ｂ）】図5(a)に示す中心導体の組立状態を示す斜視図である。
【図６】本発明の非可逆回路素子に用いる積層基板を示す分解斜視図である。
【図７】本発明の非可逆回路素子に用いる樹脂ケースを示す平面図である。
【図８】従来の3端子対アイソレータを示す等価回路である。
【図９】従来の2端子対アイソレータを示す等価回路である。
【図１０】従来の2端子対アイソレータを示す分解斜視図である。
【図１１】従来の2端子対アイソレータに用いる積層基板を示す分解斜視図である。
【図１２】従来の非可逆回路素子に用いる積層基板に形成された第2キャパシタンス素子の容量値の分布を示すグラフである。
【図１３】本発明の非可逆回路素子に用いる積層基板に形成されたコンデンサの容量値の分布を示すグラフである。
【図１４】本発明の非可逆回路素子に用いる積層基板に形成された第2キャパシタンス素子（合成容量）の容量値の分布を示すグラフである。
【図１５】本発明の一実施態様による非可逆回路素子の挿入損失特性を示すグラフである。
【発明を実施するための最良の形態】
【００２５】
図1及び図2は、本発明の一実施態様による非可逆回路素子としての2端子対アイソレータの等価回路を示す。図1は中心導体組立体を部品形状で表し、図2は中心導体組立体を第1インダクタンス素子L1と第2インダクタンス素子L2とからなる等価回路で表す。【００２６】
この非可逆回路素子は、第1入出力ポートP1と第2入出力ポートP2との間に接続された第1インダクタンス素子L1と、第2入出力ポートP2とグランドとの間に接続された第2インダクタンス素子L2と、第1入出力ポートP1と第2入出力ポートP2の間に接続され、第1インダクタンス素子L1と第1の並列共振回路を構成する第1キャパシタンス素子Ci（コンデンサCie及びCiiの合成容量）と、第2入出力ポートP2とグランドとの間に接続され、第2インダクタンス素子L2と第2の並列共振回路とを構成する第2キャパシタンス素子Cf（コンデンサCfe及びCfiの合成容量）と、第1入出力ポートP1と第2入出力ポートP2の間に接続された抵抗素子Rとを具備する。【００２７】
図3は本発明の一実施態様による非可逆回路素子の外観を示し、図4はその部品を示す。非可逆回路素子1は、マイクロ波フェライト10及びそれを包むように配置された中心導体（マイクロ波フェライト10上で互いに電気的絶縁状態で交差する第1中心導体21及び第2中心導体22からなる）を備えた中心導体組立体30と、内部にコンデンサCii及びCfiが形成され、表面に実装用電極パターン、入出力電極IN，OUT、グランド電極GNDが形成され、コンデンサCie，Cfeをチップコンデンサ62，61として実装した積層基板50と、積層基板50を収容する樹脂ケース80と、マイクロ波フェライト10に直流磁界を供給する永久磁石40と、永久磁石40を収容するとともに、樹脂ケース80と係合する上ケース70とを具備する。【００２８】
第1及び第2のキャパシタンス素子Ci、Cfは、積層基板50の内部に形成したコンデンサCii，Cfiと、積層基板50の外表面に搭載したチップコンデンサCie，Cfeとを並列接続してなり、これらのキャパシタンス素子の合成容量を有する。積層基板50の内部に形成するキャパシタンス素子Cii及びCfiは、第1又は第2のキャパシタンス素子Ci，Cfより小さい容量を有する。コンデンサCii及びCfiの容量のばらつきは、積層基板50の外表面に搭載したチップコンデンサCie、Cfeにより補正する。【００２９】
積層基板50は、低温焼成が可能なセラミック（LTCC）からなる誘電体シート上に、Ag，Cu等を主体とする導電ペーストを印刷して所望の導体パターンを形成し、得られた複数の導体パターン付き誘電体シートを積層し、焼成することにより得られる。これにより、複数のキャパシタンス素子を一体化した積層基板50が得られる。      【００３０】
誘電体シートS1には電極パターン501〜504、520、521が配設され、誘電体シートS2には電極パターン505、506が形成され、誘電体シートS3には電極パターン507が形成され、誘電体シートS4には電極パターン508が形成され、誘電体シートS5には電極パターン509が形成され、誘電体シートS6には電極パターン510が形成されている。積層基板50の裏面には、入力端子IN用電極パターンと出力端子OUT用電極パターンとがグランド電極GNDを挟んで配設されている。      【００３１】
誘電体シートS1〜S6上の電極パターンは、導電性ペーストを充填したビアホールVHg1〜VHg6，VHi1〜VHi9，VHo1〜VHo7を介して適宜電気的に接続されている。ビアホールVHg1〜VHg6は電極パターン504、505，510をグランド電極GNDに電気的に接続し、ビアホールVHi1〜VHi9は電極パターン502を電極パターン508を介して入力端子INに電気的に接続し、ビアホールVHo1〜VHo7は電極パターン520、507、509を出力端子OUTに電気的に接続している。電極パターン503、506、507、508、509はコンデンサCiiを構成し、電極パターン520、505、507、509，510はコンデンサCfiを構成する。      【００３２】
この実施態様では、コンデンサCii，Cfiを構成する電極パターンを複数の層に配置し、ビアホールで並列接続しているので、積層基板50の一層当りの電極パターン面積が広く、大きな容量値が得られる。積層基板50の内部に形成するコンデンサの容量は、ばらつきを見込んで、平均値が第1又は第2のキャパシタンス素子Ci，Cfの容量値より約5％小さくなるように、設定するのが好ましい。      【００３３】
積層基板50内に形成されたコンデンサCii，Cfiの容量値を計測し、第1又は第2のキャパシタンス素子Ci，Cfの容量値との差分をチップコンデンサCie、Cfeで補正する。本実施態様では、補正用チップコンデンサCie、Cfeとして、小容量で狭許容差の積層コンデンサを用いる。この積層コンデンサは0.1 pF〜数pFと小容量であり、0.5 pF以下では±0.05 pF、0.5 pF超で1.0 pF未満では±0.075 pF、1.0 pF以上では±0.1 pFの許容差を有する。【００３４】
積層基板50内のコンデンサCii，Cfiの容量値のばらつきに応じて、高精度の補正用キャパシタンス素子を用いることにより、第1及び第2のキャパシタンス素子Ci，Cfのいずれも、レーザトリミングを必要とせずにばらつきを低減し、所望の容量値に設定することができる。【００３５】
積層基板の製造方法の一例を説明する。まずドクターブレード法等の公知のシート成形方法により、セラミックス粉末、バインダ及び可塑剤からなるスラリーを、ポリエチレンテレフタレートフィルムからなるキャリアフィルム上に均一に塗布し、数十μmから数百μmの厚さのグリーンシートを形成する。乾燥後、グリーンシートをキャリアシートが付いたまま所定の寸法に裁断する。【００３６】
セラミックス粉末は、例えば1000℃以下と低温で焼結可能な誘電体セラミックスからなるのが好ましい。このような低温焼結可能な誘電体セラミックスとしては、例えば、(a) Al2O3を主成分とし、SiO2、SrO、CaO、PbO、Ｎa2O及びK2Oの少なくとも1種を複成分とするセラミックス、(b) Al2O3を主成分とし、MgO、SiO2及びGdOの少なくとも1種を複成分とするセラミックス等が挙げられる。Bi2O3、Y2O3、CaCO3、Fe2O3、In2O3及びV2O5の少なくとも1種を含むと、低温焼結化が進む。【００３７】
低温焼結可能な誘電体セラミックスの具体的組成例は、Al2O3換算で10〜60質量％のAl、SiO2換算で25〜60質量％のSi、SrO換算で7.5〜50質量％のSr、及びTiO2換算で0〜20質量％のTiからなる主成分（Al2O3＋SiO2＋SrO＋TiO2＝100質量％）と、副成分として主成分100質量部当たりBi2O3換算で0.1〜10質量部のBiを含有する。この誘電体セラミックスは有害物質であるPbを含まない。またこの誘電体セラミックスは、7〜9の誘電率、240 MPa以上と高い抗折強度（長さ36 mm、幅4 mm、厚さ3 mm及び支点間距離30 mmの試料を用いたJIS R 1601による3点曲げ試験法で測定）、110 GPa以上と高いヤング率を有する。【００３８】
電極パターンを形成したグリーンシートを積層した後、一体的に圧着し、厚さがほぼ0.35 mmの平板状成形体とする。平板状成形体の主面に、所定のチップサイズに分割できる間隔で、直交する複数の分割溝をほぼ0.1 mmの深さに刻設する。分割溝の深さは、平板状成形体の厚さにもよるが、分割し易さや取り扱い易さ等から、30〜150μm程度である。分割溝付きの平板状成形体を脱脂・焼結し、分割溝で区画された複数の積層基板を備えたマザー基板を得る。マザー基板のサイズは、例えば積層基板を50×30個有する場合、170 mm×105 mm×0.2 mm程度であるのが好ましい。【００３９】
マザー基板の各積層基板にコンデンサCii、Cfiを形成した後、キャパシタンステスタ等の計測手段で容量値を計測し、容量値の計測値と設定値との差分に基づいて補正用チップコンデンサを選択し、各積層基板の所定部位に実装する。なお、ある積層基板における容量値の差分が第1及び第2のキャパシタンス素子Ci，Cfの設定容量値に対して、例えば＋0.3％を超えるか−10％未満の場合、その積層基板に不良品としてマーキングする。なお上記差分は閾値の一例であり、限定的ではない。チップコンデンサを実装する際にはマーキングを画像認識し、マーキングのない積層基板にのみチップコンデンサを実装すると、無駄な部品実装を省ける。【００４０】
各積層基板の主面の電極パターン502、520にチップ抵抗63を搭載し、第1の〜第3の電極パターン501、503、504に中心導体組立体30を実装する。それぞれ半田付け等により、第1電極パターン501のほぼ円形部に中心導体20の共通部23を接続し、第2電極パターン503に第1中心導体21の端部21aを接続し、第3電極パターン504に第2中心導体22の端部22aを接続する。本実施態様では、第1電極パターン501はほぼ円形であるが、これは周囲の電極パターン502，503，504の形成面積を広く取りながら、それらの電極パターンとの絶縁距離を大きく取るためである。【００４１】
最後に分割溝にそってマザー基板を分割し、外形寸法が2.6 mm×2.6 mm×0.2 mmの積層基板50を得る。分割溝は鋼刃により形成することができるが、焼結後に形成する場合にはダイシングソーやレーザ加工等の切断手段を採用することができる。【００４２】
積層基板50に低温焼結セラミックスを用いることにより、Ag，Cu，Au等の高い導電率を有する金属を電極パターンに使用できる。高いＱ値を有する誘電体材料を用いるとともに、電気抵抗による損失を抑えた電極を用いることにより、極めて損失の小さい非可逆回路素子が得られる。【００４３】
中心導体組立体30においては、例えば矩形状のマイクロ波フェライト10の表面に、第1中心導体21及び第2中心導体22が絶縁層(図示せず)を介して交差するように配置されている。本実施例では第1中心導体21及び第2中心導体22は直交している(交差角が90°である)が、交差角が90°以外の場合も本発明の範囲内である。一般に、第1中心導体21及び第2中心導体22は80°〜110°の角度範囲で交差していれば良い。      【００４４】
図5(a)は中心導体20の平面展開図であり、図5(b)は中心導体20をマイクロ波フェライト10上に配置した状態を示す斜視図である。なお図5(b)では、中心導体20の共通部23が見えるように、第1中心導体21及び第2中心導体22に包み込まれるマイクロ波フェライト10は省略されている。中心導体20は、共通部23と、共通部23の一辺23aから直角に延在する第1中心導体21と、共通部23の隣接する他辺23bから直角に延在する第2中心導体22とを一体的に有し、全体的にL字状である。このような中心導体20は、例えば厚さ30μmの銅板から打ち抜き等により形成することができる。高周波における表皮効果により損失を低減するために、銅板に厚さ1〜4μmの銀メッキを施すのが好ましい。【００４５】
第1中心導体21は3本の並列導体(線路) 211〜213からなり、第2中心導体22は1本の導体(線路) 221からなる。このように構成により、第1中心導体21のインダクタンスは第2中心導体22のインダクタンスより小さく、インピーダンスが調整される。第1及び第2の中心導体21，22の端部21a，22aを幅広くすると、積層基板50に形成された電極パターン503、504との接続が容易である。【００４６】
第1中心導体21及び第2中心導体22を一枚の銅板により一体的に形成する代わりに、別々の銅板により形成しても良い。またポリイミド等の可撓性耐熱絶縁シートの両面に、第1中心導体21及び第2中心導体22を印刷法又はエッチング法により形成しても良い。さらにマイクロ波フェライト10に第1中心導体21及び第2中心導体22を印刷しても良い。このように、第1中心導体21及び第2中心導体22の形態は限定的ではない。【００４７】
中心導体20の第1中心導体21及び第2中心導体22はマイクロ波フェライト10を包み込んでいるので、単にマイクロ波フェライト10の一主面に中心導体20を配置する場合より大きなインダクタンスが得られる。これは、マイクロ波フェライト10の小型化に大いに寄与している。【００４８】
マイクロ波フェライト10は、永久磁石40からの直流磁界に対して非可逆回路素子としての機能を果たす磁性材であれば良い。好ましい磁性材として、イットリウム-鉄-ガーネット(YIG)等のようなガーネット構造を有するフェライトが挙げられるが、使用周波数によってはNi系フェライト等のスピネル構造を有するフェライトを用いることもできる。YIGの場合、Yの一部をGd，Ca，V等で置換しても良く、またFeの一部をAl，Ga等で置換しても良い。また第1及び第2の中心導体21，22を印刷する場合、中心導体を構成する電極パターンと同時焼成可能なように、所定量のBiを添加しても良い。【００４９】
中心導体組立体30に直流磁界を印加する永久磁石40は、上ケース70の内壁面に接着剤等により固定される。永久磁石40としては、コスト及びマイクロ波フェライト10との温度特性の相性の観点から、フェライト磁石[例えば、(Sr/Ba)O・nFe2O3]が好ましい。さらに(Sr/Ba)RO・n(FeM)2O3 [RはYを含む希土類元素の少なくとも1種の元素で、Sr及び／又はBaの一部を置換し、MはCo、Mn、Ni及びZnからなる群から選ばれた少なくとも1種の元素で、Feの一部を置換している]により表される組成を有し、マグネトプランバイト型結晶構造を有し、R元素及び／又はM元素が化合物の状態で仮焼後の粉砕工程で添加されたフェライト磁石は、高い磁束密度を有するので、非可逆回路素子の小型化及び薄型化を可能にする。フェライト磁石の磁気特性としては、残留磁束密度Brが430 mT以上、特に440 mT以上であり、保持力iHcが340 kA/m以上であり、最大エネルギー積(BH)maxが35 kJ/m3以上であるのが好ましい。【００５０】
図7は樹脂ケース80を示す平面図である。インサート成形された樹脂ケース80は0.1 mm程度と薄い金属フレーム81を有する。金属フレーム81は金属から打ち抜きやエッチング等により形成され、底部81bと、その両側の2つの側壁81a，81cと、端子81d〜81gとを一体的に有する。フレーム端子81d〜81gはグランド端子である。フレーム側壁81a，81cは上ケース70の側壁と向かい合うので、永久磁石40の磁束を中心導体組立体30に均一に供給できる。【００５１】
フレーム81にはまた入力端子82a (IN，等価回路の第1入出力ポートP1)、及び出力端子83a (OUT，等価回路の第2入出力ポートP2)が一体的に設けられている。フレーム底部81bはグランドとして機能するので、入力端子82a (IN)及び出力端子83a (OUT)と電気的に絶縁するために、入力端子82aの露出端82b及び出力端子83aの露出端83bから0.3 mm程度離隔している。【００５２】
フレーム81は、例えば厚さ0.1 mm程度のSPCC (JIS G3141)からなり、表面に厚さ1〜3μmのCuメッキ及び厚さ2〜4μmのAgメッキが施されている。このようなメッキにより、高周波特性が改善されている。【００５３】
樹脂ケース80内に積層基板50を収容し、積層基板50の入力端子IN及び出力端子OUTを樹脂ケース80の入力端子の露出端82b及び出力端子の露出端83bにそれぞれ半田付する。積層基板50の底部グランドGNDは、樹脂ケース80のフレーム底部81bに半田付する。【００５４】
樹脂ケース80にインサート成形された金属フレーム81の側壁81a，81cと接合されるほぼ箱型状の上ケース70は、軟鉄等の強磁性体により形成され、永久磁石40、中心導体組立体30及び積層基板50を囲む磁気回路を形成する磁気ヨークとして機能する。上ケース70に、Ag、Au、Cu及びAlからなる群から選ばれた少なくとも一種の金属又はその合金からなるメッキ層を形成するのが好ましい。メッキ層の電気抵抗率は5.5μΩcm以下が好ましく、3μΩcm以下がより好ましく、1.8μΩcm以下が最も好ましい。メッキ層の厚さは0.5〜25μmが好ましく、0.5〜10μmがより好ましく、1〜8μmが最も好ましい。このような構成により、外部回路との相互干渉を抑制して損失を低減することができる。【００５５】
本発明を以下の実施例によりさらに詳細に説明するが、本発明はそれらに限定されるものではない。【００５６】
従来例1
第1キャパシタンス素子Ciを29 pF、第2キャパシタンス素子Cfを18.0 pFに設定して、1500個（50×30個）の積層基板を有する複数のマザー基板を作製した。これらのマザー基板を分割して得られた積層基板から任意に選択した1500個の積層基板における第2キャパシタンス素子Cfの容量値分布を図12に示す。図12から、第2キャパシタンス素子Cfは17.3〜18.5 pFの範囲でばらついているのが分かる。このような積層基板を用いて非可逆回路素子を作製したところ、挿入損失特性が規格から外れるものがあり、歩留りは60％に満たなかった。このような容量値のばらつきは第1キャパシタンス素子Ciでも同様に生じていた。【００５７】
実施例1
積層基板内に形成するコンデンサCii，Cfiの容量値をそれぞれ27.6 pF及び17.1 pFと、第1及び第2のキャパシタンス素子Ci，Cfの設定値より約5％小さく設定し、1500個（50×30個）の積層基板を有する複数のマザー基板を作製した。これらのマザー基板を分割して得られた積層基板から任意に選択した1500個の積層基板におけるコンデンサCfiの容量値分布を図13に示す。コンデンサCfiの容量値は16.6〜17.8 pFの範囲で、従来例1と同等にばらついていた。【００５８】
これらの積層基板の各々についてコンデンサCfiの容量値を計測し、計測値が16.6 pF以上17.0 pF未満の場合には、積層基板表面に補正用チップコンデンサCfeとして、容量値が1.2 pFのチップコンデンサを搭載した。同様に、計測値が17.0 pF以上17.2 pF未満の場合には1.0 pFのチップコンデンサを搭載し、計測値が17.2 pF以上17.5 pF未満の場合には0.7 pFのチップコンデンサを搭載し、計測値が17.5 pF以上17.8 pF未満の場合には0.5 pFのチップコンデンサを搭載した。図14にチップコンデンサ搭載後の容量分布を示す。図14から、補正用チップコンデンサCfeの搭載により、全ての積層基板で容量値が第2キャパシタンス素子Cfの目標値（18.0 pF）±3％以内となったことが分かる。第1キャパシタンス素子Ciの容量値も、同様に補正用チップコンデンサCieを用いて29 pF±3％内となった。【００５９】
得られた積層基板を用いて通過帯域周波数が830〜840 MHzの3.2 mm角の超小型非可逆回路素子を作製した。この非可逆回路素子のスペックは以下の通りである。
マイクロ波フェライト10：直径1.9 mm×厚さ0.35 mmのガーネット。
永久磁石40：長さ2.8 mm×幅2.5 mm×厚さ0.4 mmのフェライト。
中心導体20：エッチングにより形成した厚さ30μmのL字状銅板（厚さ1〜4μmの半光沢Agメッキ）であり、図5に示すように、幅0.2 mmの3本の並列導体からなる第1中心導体21（導体間の隙間は0.25 mmで、全体の幅が1.1 mm）と、幅0.2 mmの単線導体からなる第2中心導体22とを有する。【００６０】
上記の通りチップコンデンサで補正した積層基板を用い、75Ωのチップ抵抗を積層基板に半田付けして搭載した。なお抵抗は積層基板に印刷法により形成しても良い。【００６１】
第2キャパシタンス素子Cfの容量値が最大（18.2 pF）、最小（17.8 pF）及び平均（18.0 pF）の3種類の積層基板を用いて作製した非可逆回路素子に対して、挿入損失を測定した。図15は各非可逆回路素子の挿入損失特性を示す。図15から、挿入損失のピーク周波数は第2キャパシタンス素子Cfのばらつきにより変化するが、その変化幅は5〜8 MHzと小さく、また挿入損失は目標値（0.5 dB）以下であることが分かる。また挿入損失のピーク値は、積層基板内に形成したコンデンサのみで第2キャパシタンス素子Cfを構成した従来の非可逆回路素子と同等であり、チップコンデンサを用いることによる挿入損失特性の劣化は見られなかった。【００６２】
アイソレーション特性についても、同様な方法でばらつきを低減できることを確認した。このようにして得られる本発明の非可逆回路素子は歩留りが100％であり、830〜840 MHz帯でアイソレーション特性と挿入損失特性がともに良好であった。
【産業上の利用可能性】
【００６３】
本発明によれば、第1キャパシタンス素子及び／又は第2キャパシタンス素子の一部を積層基板内に電極パターンで形成するとともに、残部を積層基板に搭載するチップコンデンサで構成することにより、積層基板内に形成されたコンデンサの容量値のばらつきをチップコンデンサの容量値の選択により補正することができ、トリミング等の手段によらず、第1及び第2のキャパシタンス素子のばらつきを低減することができ、もって電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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