(57)【特許請求の範囲】
【請求項１】
セル内の隔離された記憶領域にデータを独立して記憶することにより、１セルあたり２ビットのデータを記憶する複数のメモリセルと、
前記複数のメモリセルにより共有され、前記記憶領域の消去状態に対応する第１リファレンスセルと、
前記複数のメモリセルにより共有され、前記記憶領域のプログラム状態に対応する第２リファレンスセルと、
データ読み出し時には、前記第１リファレンスセル及び前記第２リファレンスセルの閾値からリファレンス閾値を生成し、前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行い、
前記第２リファレンスセルのプログラム時には、第１閾値をベリファイに用いてプログラムを行い、前記第２リファレンスセルのリフレッシュ時には、前記第１閾値より低い第２閾値をベリファイに用いてリフレッシュを行い、
前記複数のメモリセルのプログラム時には、前記複数のメモリセルのうちプログラム対象となる少なくとも１以上のプログラム対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてプログラムを行うと共に、前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてリフレッシュを行う制御部と、
を具備することを特徴とする半導体装置。
【請求項２】
前記制御部は、データ消去時には、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去した後に、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御部は、データ消去時には、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去し、
前記消去後に、前記複数のメモリセルに初めてプログラムを行う際に、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行うことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御部は、データプログラム時には、前記第２閾値より低い第３閾値を用いて前記第２リファレンスセルのベリファイを行い、前記第２リファレンスセルの閾値が前記第３閾値より低い場合には、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行い、前記第２リファレンスセルの閾値が前記第３閾値より高い場合には、前記第２リファレンスセルに対し前記第２閾値をベリファイに用いてリフレッシュを行うことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１閾値を設定する第３リファレンスセルと、前記第２閾値を設定する第４リファレンスセルと、前記第３閾値を設定する第５リファレンスセルと、を具備することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルは、同一ワードライン上に設けられていることを特徴とする請求項１から５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記第１リファレンスセル及び前記第２リファレンスセルは、セル内の隔離された２つの記憶領域にデータを独立して記憶することにより、１セルあたり２ビットのデータを記憶し、
前記２つの記憶領域のうち一方はプログラム状態に、他方は消去状態に設定されていることを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
【請求項８】
メモリセル内の隔離された領域にデータを独立して記憶することにより、１メモリセルあたり２ビットのデータを記憶する複数のメモリセルと、前記複数のメモリセルの消去状態に対応する第１リファレンスセルと、前記複数のメモリセルのプログラム状態に対応する第２リファレンスセルと、を具備する半導体装置の制御方法であって、
前記第１リファレンスセル及び前記第２リファレンスセルの閾値からリファレンス閾値を生成するステップと、
前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行うステップと、
前記第２リファレンスセルを、第１閾値をベリファイに用いてプログラムするステップと、
前記第２リファレンスセルを、前記第１閾値より低い第２閾値をベリファイに用いてリフレッシュするステップと、
前記複数のメモリセルのうちプログラム対象となる少なくとも１以上のプログラム対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてプログラムを行うステップと、
前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてリフレッシュを行うステップと、
を具備することを特徴とする半導体装置の制御方法。
【請求項９】
前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去する消去ステップを具備し、
前記第２リファレンスセルを、前記第１閾値をベリファイに用いてプログラムするステップは、前記消去ステップの後に行うことを特徴とする請求項８に記載の半導体装置の制御方法。
【請求項１０】
前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去する消去ステップを具備し、
前記第２リファレンスセルを、前記第１閾値をベリファイに用いてプログラムするステップは、前記消去ステップの後に前記複数のメモリセルに初めてプログラムを行う際に行うことを特徴とする請求項８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に１セル当たり２ビットの情報を記憶することのできる不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される不揮発性半導体メモリの大容量化が進められている。大容量化のための方法の一つとして、１セル当たり２ビットの情報を記憶することのできる不揮発性メモリセルが開発されている。また、メモリセルに関連付けられた２つのリファレンスセルからリファレンス用の閾値電圧を生成し、メモリセルの閾値電圧と比較することによりデータの読み出しを行う方式（以下、ダイナミックリファレンス方式）を採用した半導体装置が開発されている。
【０００３】
特許文献１には、従来のダイナミックリファレンス方式のデータ読み出しを改良した不揮発性メモリが開示されている。特許文献２には、データ読み出し時に参照される基準メモリセルの閾値電圧を検査する検査セルを備えた不揮発性メモリが開示されている。特許文献３には、ダイナミックリファレンス方式の不揮発性メモリにおいて、第１のリファレンスセルの閾値に応じて第２のリファレンスセルの閾値を設定する構成が開示されている。
【特許文献１】ＷＯ２００４／０９７８３９  Ａ１
【特許文献２】特開２００２−３３４５８９号公報
【特許文献３】特開２００３−２５７１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
１セル当たり２ビットの情報を記憶することのできる不揮発性メモリにおいて、従来のダイナミックリファレンス方式のデータ読み出しを行う場合、リファレンスセルとメモリセルとの間で閾値電圧のミスマッチが生じ、データの読み出しが不安定になる場合があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、メモリセルとリファレンスセルとの閾値電圧のミスマッチを解消し、データの読み出しを安定して行うことができる半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、セル内の隔離された記憶領域にデータを独立して記憶することにより、１セルあたり２ビットのデータを記憶する複数のメモリセルと、前記複数のメモリセルにより共有され、前記記憶領域の消去状態に対応する第１リファレンスセルと、前記複数のメモリセルにより共有され、前記記憶領域のプログラム状態に対応する第２リファレンスセルと、データ読み出し時には、前記第１リファレンスセル及び前記第２リファレンスセルの閾値からリファレンス閾値を生成し、前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行い、前記第２リファレンスセルのプログラム時には、第１閾値をベリファイに用いてプログラムを行い、前記第２リファレンスセルのリフレッシュ時には、前記第１閾値より低い第２閾値をベリファイに用いてリフレッシュを行い、前記複数のメモリセルのプログラム時には、前記複数のメモリセルのうちプログラム対象となる少なくとも１以上のプログラム対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてプログラムを行うと共に、前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてリフレッシュを行う制御部と、を具備することを特徴とする半導体装置である。本発明によれば、第２リファレンスセルの閾値電圧を適切に設定すると共に、メモリセルと第２リファレンスセルとの閾値電圧のミスマッチを低減することができるため、データの読み出しの安定性を向上させることができる。
【０００７】
上記構成において、前記制御部は、データ消去時には、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去した後に、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行う構成とすることができる。この構成によれば、プログラム動作にかかる時間を短縮することができる。
【０００８】
上記構成において、前記制御部は、データ消去時には、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去し、前記消去後に、前記複数のメモリセルに初めてプログラムを行う際に、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行う構成とすることができる。この構成によれば、消去動作にかかる時間を短縮することができる。
【０００９】
上記構成において、前記制御部は、データプログラム時には、前記第２閾値より低い第３閾値を用いて前記第２リファレンスセルのベリファイを行い、前記第２リファレンスセルの閾値が前記第３閾値より低い場合には、前記第２リファレンスセルに対し前記第１閾値をベリファイに用いてプログラムを行い、前記第２リファレンスセルの閾値が前記第３閾値より高い場合には、前記第２リファレンスセルに対し前記第２閾値をベリファイに用いてリフレッシュを行う構成とすることができる。この構成によれば、消去動作にかかる時間を短縮することができる。
【００１０】
上記構成において、前記第１閾値を設定する第３リファレンスセルと、前記第２閾値を設定する第４リファレンスセルと、前記第３閾値を設定する第５リファレンスセルと、を具備する構成とすることができる。この構成によれば、第３閾値によるベリファイに続いて、第１閾値または第２閾値によるベリファイを連続的に行うことができる。
【００１１】
上記構成において、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルは、同一ワードライン上に設けられている構成とすることができる。
【００１２】
上記構成において、前記第１リファレンスセル及び前記第２リファレンスセルは、セル内の隔離された２つの記憶領域にデータを独立して記憶することにより、１セルあたり２ビットのデータを記憶し、前記２つの記憶領域のうち一方はプログラム状態に、他方は消去状態に設定されている構成とすることができる。この構成によれば、メモリセルとリファレンスセルとの閾値電圧のミスマッチをさらに低減することができるため、データの読み出し動作の安定性をさらに向上させることができる。
【００１３】
本発明は、メモリセル内の隔離された領域にデータを独立して記憶することにより、１メモリセルあたり２ビットのデータを記憶する複数のメモリセルと、前記複数のメモリセルの消去状態に対応する第１リファレンスセルと、前記複数のメモリセルのプログラム状態に対応する第２リファレンスセルと、を具備する半導体装置の制御方法であって、前記第１リファレンスセル及び前記第２リファレンスセルの閾値からリファレンス閾値を生成するステップと、前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行うステップと、前記第２リファレンスセルを、第１閾値をベリファイに用いてプログラムするステップと、前記第２リファレンスセルを、前記第１閾値より低い第２閾値をベリファイに用いてリフレッシュするステップと、前記複数のメモリセルのうちプログラム対象となる少なくとも１以上のプログラム対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてプログラムを行うステップと、前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第２リファレンスセルの閾値をベリファイに用いてリフレッシュを行うステップと、を具備することを特徴とする半導体装置の制御方法である。本発明によれば、第２リファレンスセルの閾値電圧を適切に設定すると共に、メモリセルと第２リファレンスセルとの閾値電圧のミスマッチを低減することができるため、データの読み出しの安定性を向上させることができる。
【００１４】
上記構成において、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去する消去ステップを具備し、前記第２リファレンスセルを、前記第１閾値をベリファイに用いてプログラムするステップは、前記消去ステップの際に行う構成とすることができる。この構成によれば、プログラム動作にかかる時間を短縮することができる。
【００１５】
上記構成において、前記複数のメモリセル、前記第１リファレンスセル、及び前記第２リファレンスセルを一括して消去する消去ステップを具備し、前記第２リファレンスセルを、前記第１閾値をベリファイに用いてプログラムするステップは、前記消去ステップの後に前記複数のメモリセルに初めてプログラムを行う際に行う構成とすることができる。この構成によれば、消去動作にかかる時間を短縮することができる。
【発明の効果】
【００１６】
本発明によれば、第２リファレンスセルの閾値電圧を適切に設定すると共に、メモリセルと第２リファレンスセルとの閾値電圧のミスマッチを低減することができるため、データの読み出しの安定性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
まず、本発明が解決すべき課題を明確にする。図１（ａ）を参照に、１セルあたり２ビットの情報を記憶することができる不揮発性メモリセルＭＣの構成について説明する。例えばシリコンからなる半導体基板１０の表面に、拡散工程により入出力端子であるソース領域１４及びドレイン領域１２が形成されている。ソース領域１４及びドレイン領域１２に挟まれた領域の上方には、制御端子であるゲート１６が形成されている。ゲート１６と半導体基板１０との間には、層間絶縁膜１８、トラップ層２０、及びゲート絶縁膜２２からなるＯＮＯ膜２４（酸化膜‐窒化膜‐酸化膜の積層膜）が形成されている。ここで、層間絶縁膜１８及びゲート絶縁膜２２は、例えば酸化シリコンからなる酸化膜であり、トラップ層２０は、例えば窒化シリコンからなる窒化膜である。
【００１８】
メモリセルＭＣは、トラップ層２０への電荷の注入（プログラム）あるいはトラップ層２０からの電荷の引き抜き（消去）による、閾値電圧の変化によりデータを記憶する。また、トラップ層２０は絶縁体であるため、注入された電荷は移動せず同じ場所に留まる。これにより、トラップ層２０内の隔離された領域に、データ独立して記憶することができる。図１（ａ）を参照に、トラップ層２０は第１記憶領域３０及び第２記憶領域３２を有し、それぞれに１ビットずつのデータを記憶することができる。メモリセルＭＣとしては、１セル当たり２ビットのデータを記憶することができる。
【００１９】
図１（ａ）を参照に、第１記憶領域３０へのプログラム時は、ゲート１６及びドレイン領域１２を高電位、ソース領域１４は低電位とし、ホットエレクトロン注入により矢印の方向に電荷３４（電子）の注入を行う。図１（ｂ）を参照に、第１記憶領域３０のデータ消去時には、ゲート１６を低電位、ドレイン領域１２を高電位とし、ホットホール注入により矢印の方向に電荷３４の引き抜きを行う。
【００２０】
第１記憶領域３０からのデータ読み出しは、ドレイン領域１２及びソース領域１４を入れ替え、逆方向の電圧を印加すると共に、ゲート１６にプログラム時より低い電圧を印加することにより行う。図１（ｃ）を参照に、第１記憶領域３０が電荷３４の注入されたプログラム状態である場合には、閾値電圧が高い状態にあるため、矢印の方向に流れようとする電流が、第１記憶領域３０の付近（図中の×印）で妨げられ、論理“０”が読み出される。一方、図１（ｄ）を参照に、第１記憶領域３０が電荷３４の注入されていない消去状態である場合には、閾値電圧が低い状態にあるため矢印の方向に電流が流れ、論理“１”が読み出される。
【００２１】
以上のように、メモリセルＭＣの第１記憶領域３０に対し、データのプログラム、消去、及び読み出しを行うことができる。第２記憶領域３２に対するこれらの操作は、第１記憶領域３０に対するプログラム、消去、及び読み出し動作のそれぞれと、ドレイン領域１２及びソース領域１４を入れ替え、印加する電圧の方向を逆転させることで同様に行うことができる。
【００２２】
メモリセルＭＣは、第１記憶領域３０及び第２記憶領域３２に独立して１ビットのデータを記憶するものであり、図２（ａ）〜（ｄ）に示す４通りの状態を取りうる。図２（ａ）を参照に、第１記憶領域３０及び第２記憶領域３２のいずれもが消去状態（論理“１”）である場合を“１１”と定義する。図２（ｂ）を参照に、第１記憶領域３０及び第２記憶領域３２のいずれもがプログラム状態（論理“０”）である場合を“００”と定義する。図２（ｃ）を参照に、第１記憶領域３０が消去状態であり、第２記憶領域３２がプログラム状態である場合を“１０”と定義する。図２（ｄ）を参照に、第１記憶領域３０がプログラム状態であり、第２記憶領域３２が消去状態である場合を“０１”と定義する。
【００２３】
また、本明細書中「プログラム」とは、消去状態“１”にある記憶領域に対し電荷の注入を行い、閾値電圧をプログラム状態“０”まで上昇させることをいう。これに対し後述する「リフレッシュ」とは、既にプログラム状態“０”にある記憶領域のうち、閾値電圧の低下した記憶領域に対し再度電荷の注入を行い、閾値電圧を回復させることをいう。
【００２４】
次に、ダイナミックリファレンス方式のデータ読み出しについて説明する。図３（ａ）を参照に、ワードラインＷＬ上に設けられた複数のメモリセルＭＣが、読み出しデータ判定用の第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２を共有している。図３（ｂ）を参照に、第１リファレンスセルＲＣ１の閾値は、メモリセルＭＣの消去状態であるＭＣ“１”に対応する。第２リファレンスセルＲＣ２の閾値は、メモリセルＭＣのプログラム状態であるＭＣ“０”に対応する。第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２の閾値の平均から生成されるリファレンス閾値ＲＥＦは、ＭＣ“１”及びＭＣ“０”の中間に位置する。リファレンス閾値ＲＥＦと、メモリセルＭＣの閾値ＭＣ“１”及びＭＣ“０”を比較することにより、データの読み出しを行うことができる。
【００２５】
ダイナミックリファレンス方式では、１つのメモリセルＭＣが消去されるたびに、同一ワードラインＷＬ上の全てのメモリセルＭＣと、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２が同時に消去される。また、１つのメモリセルＭＣがプログラムされるたびに、同一ワードラインＷＬ上の全てのメモリセルＭＣのうち、プログラム状態にあるメモリセルＭＣと、第２リファレンスセルＲＣ２がリフレッシュされる。これにより、メモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２のセル特性（例えば、劣化によるチャージロス特性及びチャージゲイン特性の変化など）を揃えることができるため、データの読み出しを継続的に安定して行うことができる。
【００２６】
次に、従来のダイナミックリファレンス方式のデータ読み出しを改良した不揮発性メモリについて説明する。図４（ａ）は、“１０”状態にあるメモリセルＭＣの“０”側をリフレッシュする状態を示した断面模式図である。“０”側である第２記憶領域３２には既に電荷３４が注入されている。ここに、リフレッシュ時の電圧印加により、矢印の方向にさらに電荷が注入された場合、第２記憶領域３２は電荷過剰によるオーバープログラム状態となる。その結果、図４（ｂ）中の矢印で示すように、“１”状態にある反対側の第１記憶領域３０の閾値電圧ＭＣ“１”が上昇し、リファレンス閾値ＲＥＦとの読み出しマージン５０が小さくなるため、データの読み出し動作が不安定になる場合があった。
【００２７】
そこで、図４（ｃ）に示すように、新規データのプログラム時には第１の閾値であるプログラム閾値ＰＲＧＶを用いてベリファイを行い、既存データのリフレッシュ時にはプログラム閾値ＰＲＧＶより低い第２の閾値であるリフレッシュ閾値ＲＥＦＶを用いてベリファイを行う。これにより、プログラム後の閾値電圧の分布はＰＭＣ“０”及びＰＲＣ２となる。また、リフレッシュ後の閾値電圧の分布はＲＭＣ“０”及びＲＲＣ２となる。この構成によれば、リフレッシュ時にはチャージロスの少ない記憶領域への電荷の注入が行われないため、“０”側のオーバープログラミング及び“１”側の閾値電圧の上昇を抑制することができる。
【００２８】
図５（ａ）を参照に、上記構成においては、“１０”状態にあるメモリセルＭＣの“０”側をリフレッシュする場合には、リフレッシュ閾値ＲＥＦＶでベリファイを行うため、“１”側の閾値電圧ＭＣ“１”はほとんど上昇せず、読み出しマージン５０を十分に確保することができる。しかし、図５（ｂ）を参照に、“１１”状態にあるメモリセルＭＣの一方をプログラム（新規データ書き込み）する場合には、リフレッシュ閾値ＲＥＦＶより高いプログラム閾値ＰＲＧＶでベリファイを行うため、他方の“１”側の閾値電圧ＭＣ“１”が上昇し（図中の矢印参照）、読み出しマージン５０が十分に確保できない場合がある。特に、消去後に長時間放置されたメモリセルＭＣにプログラムを行う場合には、リファレンスセルＲＣとメモリセルＭＣとの間で閾値電圧のミスマッチが生じやすく、データの読み出しが不安定になることが多い。
【００２９】
本発明は上記課題に鑑みなされたものであり、メモリセルとリファレンスセルとの閾値電圧のミスマッチを解消し、データの読み出しを安定して行うことができる半導体装置及びその制御方法を提供することを目的とする。
【００３０】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３１】
図６は実施例１に係る半導体装置の構成を示したブロック図である。記憶領域であるメモリセルアレイ６０は、データを記憶するためのメモリセル領域６２と、リファレンスを記憶するためのダイナミックリファレンス領域６４からなる。メモリセルアレイ６０には、第１の方向に複数のビットラインＢＬが設けられ、第１の方向と交差する第２の方向に複数のワードラインＷＬが設けられている。１本のワードライン（例えば、ＷＬ１）には、メモリセル領域６２において複数のメモリセルＭＣの制御端子がそれぞれ接続され、ダイナミックリファレンス領域６４において第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２の制御端子がそれぞれ接続されている。すなわち、複数のメモリセルＭＣからなるメモリセル列ＭＣＲは、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２と同一のワードライン上に設けられ、ＲＣ１及びＲＣ２を共有している。メモリセルＭＣ及びリファレンスセルＲＣの入出力端子は、隣接する２本のビットラインＢＬのそれぞれに接続されている。
【００３２】
メモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２の構造は、図１（ａ）に示したメモリセルＭＣの構造と同一であり、セル内の隔離された領域（第１記憶領域３０及び第２記憶領域３２）にデータを独立して記憶することにより、１セル当たり２ビットのデータを記憶することができる。第１リファレンスセルＲＣ１は、メモリセルＭＣの消去状態に対応し、メモリセルＭＣ内の記憶領域のうち“１”状態にある記憶領域と同等の閾値電圧に設定される。第２リファレンスセルＲＣ２は、メモリセルＭＣのプログラム状態に対応し、メモリセルＭＣ内の記憶領域のうち“０”状態にある記憶領域と同等の閾値電圧に設定される。
【００３３】
図６を参照に、メモリセルアレイ６０のビットラインＢＬはコラムアドレスデコーダ６６に、ワードラインＷＬはロウアドレスデコーダ６８にそれぞれ接続されている。コラムアドレスデコーダ６６及びロウアドレスデコーダ６８は、外部からアドレスバッファ７２を介して供給されるアドレス信号に応じて、メモリセルＭＣまたはリファレンスセルＲＣを選択する。また、コラムアドレスデコーダ６６及びロウアドレスデコーダ６８は、電圧供給回路７４から供給されるデータのプログラム、リフレッシュ、消去、及び読み出しのための電圧を、選択されたメモリセルＭＣ及びリファレンスセルＲＣに対応する、ビットラインＢＬ及びワードラインＷＬに印加する。
【００３４】
書き込み／読み出し回路７６は、内部のセンスアンプ（不図示）において、メモリセル領域６２またはダイナミックリファレンス領域６４から出力される信号と、ダイナミックリファレンス領域６４または外部リファレンス領域７９から出力されるリファレンス信号とを比較することにより、データの読み出しまたはベリファイを行い、結果をデータラッチ７７へと出力する。また、プログラム動作時には、データラッチ７７から入力されたデータをメモリセルアレイ６０へと入力する。データラッチ７７は、書き込み／読み出し回路７６から入力されたデータを入出力回路７８及び制御部７０へと出力する。入出力回路７８は、外部とのデータのやり取りを行う。
【００３５】
制御部７０は、外部からのコマンド及びデータラッチ７７からの入力データに応じて、アドレスバッファ７２及び電圧供給回路７４を制御することで、メモリセルアレイ６０に対するデータのプログラム、消去、及び読み出し動作を制御する。特に、後述するデータのプログラム時及びリフレッシュ時には、ベリファイに用いるリファレンスセルの選択を行うとともに、書き込み／読み出し回路７６におけるベリファイ結果に基づいて、セルに印加する電圧の制御を行う。
【００３６】
また、メモリセルアレイ６０の外側には外部リファレンス領域７９が設けられている。外部リファレンス領域７９は、第１閾値電圧であるプログラム閾値ＰＲＧＶを設定する第３リファレンスセルＲＣ３、第２閾値電圧であるリフレッシュ閾値ＲＥＦＶを設定する第４リファレンスセルＲＣ４、及び第３閾値電圧である読み出し閾値ＲＥＡＤＶを設定する第５リファレンスセルＲＣ５を含む。これらのリファレンスセルからの出力は書き込み／読み出し回路７６へと入力され、第２リファレンスセルＲＣ２のプログラム時またはリフレッシュ時に参照される。
【００３７】
図７を参照に、実施例１に係る半導体装置の消去動作について説明する。最初に、制御部７０が、同一ワードラインＷＬ上にある複数のメモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２を一括して消去する（ステップＳ１０）。具体的には、消去対象となるメモリセルＭＣが接続されたワードラインＷＬを低電位に設定すると共に、全てのビットラインＢＬを高電位に設定し、図１（ｂ）に示したホットホール注入によりメモリセルＭＣから電荷を引き抜く。これにより、消去対象となった全てのメモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２が“１１”状態に設定される。
【００３８】
次に、制御部７０が、第２リファレンスセルＲＣ２に対しプログラムを行う（ステップＳ１２）。これにより、第２リファレンスセルＲＣ２の記憶領域のうち、少なくとも一方が“０”状態となり、メモリセルＭＣのプログラム状態に対応する。一方、第１リファレンスセルＲＣ１の記憶領域は、少なくとも一方が“１”に設定され、メモリセルＭＣの消去状態に対応する。第２リファレンスセルＲＣ２のプログラムベリファイには、第３リファレンスセルＲＣ３により設定されるプログラム閾値ＰＲＧＶを用いる。プログラム閾値ＰＲＧＶは、後述するリフレッシュ閾値ＲＥＦＶより高く設定されている。以上のように、実施例１においては、第２リファレンスセルＲＣ２へのプログラムは消去動作時に行われる。
【００３９】
実施例１に係る半導体装置のプログラム動作について説明する。実施例１に係る半導体装置は、図３（ａ）及び（ｂ）にて説明した従来例と同じダイナミックリファレンス方式を採用する。すなわち、図６を参照に、メモリセル列ＭＣＲに含まれる消去状態（“１”状態）のメモリセルＭＣにプログラムが行われると同時に、メモリセル列ＭＣＲのうち既にプログラム状態（“０”状態）にあるメモリセルＭＣの全てがリフレッシュされる。また、第２リファレンスセルＲＣ２も同時にリフレッシュされる。ここで、複数のメモリセルＭＣのうち、新規にプログラム対象となるメモリセルＭＣをプログラム対象セルＰＭＣと定義する。また、既にプログラム状態にあり、リフレッシュ対象となるメモリセルＭＣをリフレッシュ対象セルＲＭＣと定義する。プログラム時には、少なくとも1以上のメモリセルＭＣがプログラム対象セルＰＭＣとなる。
【００４０】
図８は実施例１に係る半導体装置のプログラム動作を示したフローチャートである。図６及び図８を参照に、最初に制御部７０が、プログラム対象セルＰＭＣへ記憶する新規データの入力を行う（ステップＳ２０）。具体的には、制御部７０が入出力回路７８を介して、新規データをデータラッチ７７へと格納する。次に、制御部７０が、リフレッシュ対象セルＲＭＣから既に記憶されているデータの読み出しを行う（ステップＳ２２）。ここで、データの読み出しは、図９に示すダイナミックリファレンス方式による。
【００４１】
図９は実施例１に係る半導体装置の読み出し動作を示したフローチャートである。図６及び図９を参照に、最初に制御部７０が、第１リファレンスセルＲＣ１の閾値を取得する（ステップＳ３０）。詳細には、第１リファレンスセルＲＣ１の記憶領域のうち、消去状態“１”に設定された記憶領域の閾値電圧を、電流信号又は電圧信号として取得する。次に、制御部７０が、第２リファレンスセルＲＣ２の閾値を取得する（ステップＳ３２）。詳細には、第２リファレンスセルＲＣ２の記憶領域のうち、プログラム状態“０”に設定された記憶領域の閾値電圧を、電流信号又は電圧信号として取得する。
【００４２】
次に、制御部７０が、ステップＳ３０及びＳ３２で取得した閾値から、リファレンス閾値ＲＥＦを生成する（ステップＳ３４）。実施例１におけるリファレンス閾値ＲＥＦは、第１リファレンスセルＲＣ１の閾値電圧と、第２リファレンスセルＲＣ２の閾値電圧の平均値である。リファレンス閾値ＲＥＦは、メモリセルＭＣの消去状態及びプログラム状態の間の閾値電圧に相当するものであれば、他の形態であってもよい。例えば、第１リファレンスセルＲＣ１の閾値電圧及び第２リファレンスセルＲＣ２の閾値電圧の加重平均を用いることができる。
【００４３】
次に、制御部７０が、読み出し対象となるメモリセルＭＣの閾値を取得する（ステップＳ３６）。詳細には、読み出し対象となるメモリセルＭＣの記憶領域のうち、読み出し対象となる記憶領域の閾値電圧を、電流信号又は電圧信号として取得する。制御部７０は、メモリセルＭＣの閾値、及びステップＳ３４で生成されたリファレンス閾値ＲＥＦを、共に図６の書き込み／読み出し回路７６へと入力する。
【００４４】
次に制御部７０が、書き込み／読み出し回路７６に対し、ステップＳ３６において取得したメモリセルＭＣの閾値を、ステップＳ３４において生成したリファレンス閾値ＲＥＦと比較させる（ステップＳ３８）。メモリセルＭＣの閾値がリファレンス閾値ＲＥＦより大きい場合には、読み出し結果は“０”となる。メモリセルＭＣの閾値がリファレンス閾値ＲＥＦより小さい場合には、読み出し結果は“１”となる。最後に、制御部７０は、比較結果の出力を行う（ステップＳ３９）。具体的には、制御部７０が、書き込み／読み出し回路７６に対し、比較結果をデータラッチ７７へと出力させる。さらに、制御部７０は、データラッチ７６から入出力回路７８を介して、データを外部へと出力させる。以上で、データの読み出し動作が終了する。
【００４５】
再び図６及び図８を参照に、ステップＳ２２において制御部７０が、リフレッシュ対象セルＲＭＣから読み出されたデータをデータラッチ７７へと格納する。次に、制御部７０が、第２リファレンスセルＲＣ２に対しリフレッシュを行う（ステップＳ２４）。第２リファレンスセルＲＣ２のリフレッシュベリファイには、第４リファレンスセルＲＣ４により設定されるリフレッシュ閾値ＲＥＦＶを用いる。リフレッシュ閾値ＲＥＦＶは、プログラム閾値ＰＲＧＶより低く設定されている。これにより、第２リファレンスセルＲＣ２の“０”状態の記憶領域におけるチャージロスが少ない場合には、電荷の再注入が行われないため、“０”状態の記憶領域に対するオーバープログラミングを抑制することができる。その結果、第２リファレンスセルＲＣ２の閾値電圧を適切なレベルに維持することができる。
【００４６】
次に、制御部７０が、プログラム対象セルＰＭＣに対し新規データのプログラムを行う（ステップＳ２６）。詳細には、制御部７０が、ステップＳ２０においてデータラッチ７７に格納された新規データを、電圧供給回路７４を介してプログラム対象セルＰＭＣに電圧を印加することによりプログラムする。プログラム対象セルＰＭＣのプログラムベリファイには、ステップＳ２４においてリフレッシュされた第２リファレンスセルＲＣ２の閾値を用いる。
【００４７】
次に、制御部７０が、リフレッシュ対象セルＲＭＣに対し既存データのリフレッシュを行う（ステップＳ２８）。詳細には、制御部７０が、ステップＳ２２においてデータラッチ７７に格納された新規データを、電圧供給回路７４を介してリフレッシュ対象セルＲＭＣに電圧を印加することによりリフレッシュする。リフレッシュ対象セルＲＭＣのリフレッシュベリファイには、ステップＳ２４においてリフレッシュされた第２リファレンスセルＲＣ２の閾値を用いる。なお、ステップＳ２６及びステップＳ２８は同時に行ってもよい。以上で、データのプログラム動作が終了する。
【００４８】
図１０（ａ）〜（ｄ）は実施例１のプログラム動作に伴う、メモリセルＭＣ及びリファレンスセルＲＣの閾値電圧の変化を示した図である。図１０（ａ）はデータ消去動作の直後（図７の終了時点）の状態に対応する。第２リファレンスセルＲＣ２の閾値電圧はプログラム閾値ＰＲＧＶより高い状態にある。第１リファレンスセルＲＣ１及びメモリセルＭＣの閾値電圧は、共に消去状態にある。
【００４９】
図１０（ｂ）はデータプログラム動作の直前（図８の開始時点）の状態に対応する。第２リファレンスセルＲＣ２の閾値電圧は、時間経過によるチャージロスのため低下し、場合によってはリフレッシュ閾値ＲＥＦＶを下回る（図中の実線矢印参照）。第１リファレンスセルＲＣ１及びメモリセルＭＣの“１”状態の閾値電圧は図１０（ａ）とほぼ同じである。リファレンス閾値ＲＥＦは、第１リファレンスセルＲＣ１と第２リファレンスセルＲＣ２の閾値電圧の平均であり、第２リファレンスセルＲＣ２の閾値電圧の低下に伴い低下している（図中の破線矢印参照）。このため、“１”状態の記憶領域に対する読み出しマージン５０は、図１０（ａ）に比べて小さくなっている。また、メモリセルＭＣの“０”状態の閾値電圧は、第２リファレンスセルＲＣ２と同様の分布となっている。
【００５０】
図１０（ｃ）は第２リファレンスセルＲＣ２のリフレッシュを行った直後（図８のステップＳ２４終了時点）の状態に対応する。第２リファレンスセルＲＣ２の閾値電圧は、リフレッシュにより上昇し、リフレッシュ閾値ＲＥＦＶより高い領域に分布する（図中の実線矢印参照）。また、リファレンス閾値ＲＥＦは、第２リファレンスセルＲＣ２のリフレッシュに伴い上昇し（図中の破線矢印参照）、“１”状態の記憶領域に対する読み出しマージン５０は、図１０（ｂ）に比べて大きくなっている。
【００５１】
図１０（ｄ）はプログラム動作の終了直後（図８の終了時点）の状態に対応する。図１０（ｃ）において“０”状態にあったリフレッシュ対象セルＲＭＣの閾値電圧は、リフレッシュにより回復している（図中の矢印参照）。また、図１０（ｃ）において“１”状態にあったプログラム対象セルＰＭＣの閾値電圧は、プログラムにより上昇している。リフレッシュ対象セルＲＭＣ及びプログラム対象セルＰＭＣは共に第２リファレンスセルＲＣ２の閾値電圧を用いてベリファイされるため（図８ステップＳ２６、Ｓ２８参照）、プログラム及びリフレッシュ後のメモリセルＭＣ“０”の閾値電圧は、第２リファレンスセルＲＣの閾値電圧より高い領域に分布すると共に、オーバープログラミングが抑制される。このため、反対側の記憶領域ＭＣ“１”における閾値電圧の上昇はほとんど生じない。
【００５２】
図８を参照に、実施例１に係る半導体装置によれば、新規データのプログラム時には、最初に第２リファレンスセルＲＣ２を、プログラム閾値ＰＲＧＶより低いリフレッシュ閾値ＲＥＦＶをベリファイに用いてリフレッシュした後に（ステップＳ２４）、リフレッシュ後の第２リファレンスセルＲＣ２の閾値電圧をベリファイに用いてメモリセルＭＣのプログラム（ステップＳ２６）及びリフレッシュ（ステップＳ２８）を行う。このため、図１０（ｄ）を参照に、プログラム対象セルＰＭＣ及びリフレッシュ対象セルＲＭＣにおいて、プログラム及びリフレッシュ対象となる記憶領域ＭＣ“０”のオーバープログラミングを抑制し、反対側の記憶領域ＭＣ“１”における閾値上昇を抑制することができる。また、全てのメモリセルＭＣを同じ第２リファレンスセルＲＣ２の閾値でベリファイするため、メモリセルＭＣと第２リファレンスセルＲＣ２との閾値電圧のミスマッチを抑制することができる。これにより、図５（ｂ）に示した従来例に比べ、 “１”状態のメモリセルＭＣ“１”の閾値と、リファレンス閾値ＲＥＦとの間の読み出しマージン５０を大きくすることができる。
【００５３】
また、消去動作おける第２リファレンスセルＲＣ２へのプログラムベリファイにはプログラム閾値ＰＲＧＶを用い（図７ステップＳ１２参照）、プログラム動作における第２リファレンスセルＲＣ２へのリフレッシュベリファイには、プログラム閾値ＰＲＧＶより低いリフレッシュ閾値ＲＥＦＶを用いる（図８ステップＳ２４参照）。これにより、図１０（ｃ）を参照に、第２リファレンスセルＲＣ２のリフレッシュ時において、リフレッシュ対象となる記憶領域のオーバープログラミングを抑制し、反対側の記憶領域における閾値上昇を抑制することができることができるため、第２リファレンスセルＲＣ２の閾値電圧を適切に設定することができる。
【００５４】
以上のように、実施例１に係る半導体装置によれば、第２リファレンスセルＲＣ２の閾値電圧を適切に設定すると共に、メモリセルＭＣと第２リファレンスセルＲＣ２との閾値電圧のミスマッチを低減することができるため、データの読み出しの安定性を向上させることができる。
【００５５】
実施例１では、外部リファレンス領域７９に、プログラム閾値ＰＲＧＶを設定するための第３リファレンスセルＲＣ３と、リフレッシュ閾値ＲＥＦＶを設定するための第４リファレンスセルＲＣ４を設けている。これにより、第２リファレンスセルＲＣ２に対し、プログラム閾値ＰＲＧＶまたはリフレッシュ閾値ＲＥＦＶのいずれかを用いてベリファイを行うことができる。
【００５６】
図６を参照に、実施例１ではメモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２を同一ワードラインＷＬ上に設けた。この構成によれば、１本のワードラインＷＬを選択することにより、関連する全てのセルＭＣ、ＲＣ１、及びＲＣ２を選択することができるため、制御が容易となる。しかし、上記構成は必須の構成要素ではなく、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２が複数のメモリセルＭＣにより共有されていれば他の構成であってもよい。すなわち、メモリセルＭＣからのデータ読み出し時において、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２から生成されるリファレンス閾値ＲＥＦと、メモリセルＭＣの閾値とを比較することによりデータの読み出しを行うダイナミックリファレンス方式であればよい。例えば、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２をメモリセルアレイ６０の外側に設けることも可能である。
【００５７】
第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２は、共に“１０”状態（図２（ｃ））に設定され、データ読み出し時には、第１リファレンスセルＲＣ１（図９ステップＳ３０）からは“１”側の閾値電圧を、第２リファレンスセルＲＣ２（図９ステップＳ３２）からは“０”側の閾値電圧をそれぞれ取得する構成とすることが好ましい。この構成によれば、“１０”状態のメモリセルＭＣとリファレンスセルＲＣとの閾値電圧のミスマッチをさらに低減することができるため、データの読み出し動作の安定性をさらに向上させることができる。
【００５８】
図７を参照に、消去動作時の第２リファレンスセルＲＣ２へのプログラム（ステップＳ１２）は、メモリセルＭＣ及びリファレンスセルＲＣを一括消去するステップ（ステップＳ１０）の後に、消去動作の一環として行われるものであればよいが、一括消去するステップの直後に行われることが好ましい。
【実施例２】
【００５９】
実施例２は、データ消去時には第２リファレンスセルＲＣ２へのプログラムを行わず、データ消去後にメモリセルＭＣへ初めてプログラムを行う際に、同時に第２リファレンスセルＲＣ２へのプログラムを行う例である。実施例２に係る半導体装置の構成及びデータ読み出し動作は、実施例１（図６及び図９）と共通である。
【００６０】
図１１は実施例２に係る半導体装置のプログラム動作を示したフローチャートである。最初に、制御部７０（図６参照）が、プログラム対象セルＰＭＣへ記憶する新規データの入力を行う（ステップＳ４０）。具体的には、制御部７０が入出力回路７８を介して、新規データをデータラッチ７７へと格納する。
【００６１】
次に、制御部７０が、メモリセルＭＣへのプログラムが初めてか否かを判定する（ステップＳ４２）。ここで、「初めて」とは、メモリセルＭＣ及びリファレンスセルＲＣへの消去動作後から数えて、メモリセルＭＣに対し１回目にプログラムを行う場合を指す。なお、実施例２の消去動作では、実施例１と同じく同一ワードラインＷＬ上にある複数のメモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２を一括して消去する（図７ステップＳ１０参照）。その後、第２リファレンスセルＲＣ２へのプログラムを行わずに、消去動作を終了する。
【００６２】
図１２（ａ）及び（ｂ）は、図１１のステップＳ４２における判定方法を示した図である。制御部７０は、リフレッシュ閾値ＲＥＦＶより低い読み出し閾値ＲＥＡＤＶを用いて第２リファレンスセルＲＣ２のベリファイを行う。読み出し閾値ＲＥＡＤＶは、“１”状態のメモリセルＭＣ及び第１リファレンスセルＲＣ１の閾値電圧より大きく、チャージロスが発生した“０”状態のメモリセルＭＣ及び第２リファレンスセルＲＣ２の閾値電圧より小さくなるように設定する。
【００６３】
図１２（ａ）を参照に、消去後初めてメモリセルＭＣへのプログラムを行う場合には、全てのメモリセルＭＣは“１”状態であるとともに、第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２は共に“１”状態にある。すなわち、第２リファレンスセルＲＣ２の閾値電圧が読み出し閾値ＲＥＡＤＶより低い場合には、制御部７０はメモリセルＭＣへのプログラムが初めてであると判定し、ステップＳ４４へと進む。
【００６４】
一方、図１２（ｂ）を参照に、消去後２回目以降にメモリセルＭＣへのプログラムを行う場合には、第２リファレンスセルＲＣ２及びいくつかのメモリセルＭＣは“０”状態にある。すなわち、第２リファレンスセルＲＣ２の閾値電圧が読み出し閾値ＲＥＡＤＶより高い場合には、制御部７０はメモリセルＭＣへのプログラムが２回目以降であると判定し、ステップＳ４６へと進む。
【００６５】
再び図６及び図１１を参照に、ステップＳ４２において、メモリセルＭＣへのプログラムが初めてである場合には、制御部７０が、第２リファレンスセルＲＣ２に対しプログラムを行う（ステップＳ４４）。これにより、第２リファレンスセルＲＣ２の記憶領域のうち、少なくとも一方が“０”状態となり、メモリセルＭＣのプログラム状態に対応する。第２リファレンスセルＲＣ２のプログラムベリファイには、第３リファレンスセルＲＣ３により設定されるプログラム閾値ＰＲＧＶを用いる。
【００６６】
ステップＳ４２において、メモリセルＭＣへのプログラムが初めてでない場合（消去動作後から数えて、メモリセルＭＣに対し２回目以降にプログラムを行う場合）は、制御部７０が、既存データの読み出し（ステップＳ４６）及び第２リファレンスセルＲＣ２に対するリフレッシュ（ステップＳ４８）を行う。これらの動作は、実施例１と共通（それぞれ図８のステップＳ２２及びＳ２４と同じ）である。第２リファレンスセルＲＣ２のリフレッシュベリファイには、第４リファレンスセルＲＣ４により設定されるリフレッシュ閾値ＲＥＦＶを用いる。リフレッシュ閾値ＲＥＦＶはプログラム閾値ＰＲＧＶより低く設定されている。
【００６７】
ステップＳ４４またはステップＳ４８により、第２リファレンスセルＲＣ２が“０”状態に設定される。次に、制御部７０が、第２リファレンスセルＲＣ２の閾値電圧をベリファイに用いて、プログラム対象セルＰＭＣへのプログラム（ステップＳ５０）及びリフレッシュ対象セルＲＭＣへのリフレッシュ（Ｓ５２）を行う。これらの動作は、実施例１と共通（それぞれ図８のステップＳ２６及びＳ２８と同じ）である。以上により、実施例２に係る半導体装置のプログラム動作が終了する。なお、メモリセルＭＣへのプログラムが初めてである場合には、リフレッシュ対象セルＲＭＣが存在しないため、実質的にはリフレッシュ（ステップＳ５２）は行われない。
【００６８】
図１３（ａ）〜（ｃ）は実施例２のプログラム動作に伴う、メモリセルＭＣ及びリファレンスセルＲＣの閾値電圧の変化を示した図である。図１３（ａ）はデータ消去動作の直後（図７のステップＳ１０終了時点）の状態に対応する。全てのメモリセルＭＣ、第１リファレンスセルＲＣ１、及び第２リファレンスセルＲＣ２は“１”状態にあり、閾値電圧は読み出し閾値ＲＥＡＤＶより低い。
【００６９】
図１３（ｂ）は、第２リファレンスセルＲＣ２へのプログラム直後（図１１のステップＳ４４）の状態に対応する。全てのメモリセルＭＣは“１”状態にある。また、第２リファレンスセルＲＣ２はプログラム閾値ＰＲＧＶによりベリファイされているため、プログラム閾値ＰＲＧＶより高い閾値に設定されている。リファレンス閾値ＲＥＦは第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２の中間にある。
【００７０】
図１３（ｃ）は、メモリセルＭＣへのプログラム動作の直後（図１１終了時点）の状態に対応する。“０”状態のメモリセルＭＣ（プログラム対象セルＰＭＣ）の閾値電圧は、プログラム閾値ＰＲＧＶによりベリファイされた第２リファレンスセルＲＣ２より高い領域に分布する。このため、反対側の“１”状態の記憶領域ＭＣ“１”における閾値電圧の上昇が発生する場合がある。しかし、実施例２では第２リファレンスセルＲＣ２に対し、プログラム閾値ＰＲＧＶを用いてプログラムベリファイを行っているため、リファレンス閾値ＲＥＦは実施例１（図１０（ｄ））に比べて高い。以上のことから、“１”側の読み出しマージン５０を、実施例１の場合と同じく十分に確保することができる。
【００７１】
図１３（ａ）〜（ｃ）は、データ消去後に初めてメモリセルＭＣへのプログラムを行う場合のセルの閾値電圧の変化に対応する。データ消去後に２回目以降にメモリセルＭＣへのプログラムを行う場合は、図１０（ｂ）〜（ｄ）と同様である。
【００７２】
実施例２によれば、実施例１の場合と同じく、メモリセルＭＣと第２リファレンスセルＲＣ２との閾値電圧のミスマッチを低減し、データ読み出し動作の安定性を向上させることができる。また、消去動作時には第２リファレンスセルＲＣ２へのプログラムを行わないため、消去動作にかかる時間を実施例１に比べて短縮することができる。
【００７３】
また、実施例２では、リフレッシュ閾値ＲＥＦＶより低い読み出し閾値ＲＥＡＤＶをベリファイに用いて第２リファレンスセルＲＣ２の状態を判定している（図１２（ａ）及び（ｂ）参照）。これにより、仮に第２リファレンスセルＲＣ２へのプログラム後に、時間経過によりチャージロスが発生し、第２リファレンスセルＲＣ２の閾値がリフレッシュ閾値ＲＥＦＶを下回った場合であっても、第２リファレンスセルＲＣ２の状態が“１”及び“０”のいずれにあるかを正しく判定することができる。
【００７４】
また、実施例２では、外部リファレンス領域７９に、プログラム閾値ＰＲＧＶを設定するための第３リファレンスセルＲＣ３、リフレッシュ閾値ＲＥＦＶを設定するための第４リファレンスセルＲＣ４、及び読み出し閾値ＲＥＡＤＶを設定するための第５リファレンスセルＲＣ５を設けている。これにより図１１を参照に、読み出し閾値ＲＥＡＤＶによるベリファイ（ステップＳ４２、図１２）に続いて、プログラム閾値ＰＲＧＶ（ステップＳ４４）またはリフレッシュ閾値ＲＥＦＶ（ステップＳ４８）によるベリファイを連続的に行うことができる。
【００７５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００７６】
【図１】図１（ａ）〜（ｄ）は、従来例及び実施例に係るメモリセルの構成を示した断面模式図（その１）である。
【図２】図２（ａ）〜（ｄ）は、従来例及び実施例に係るメモリセルの構成を示した断面模式図（その２）である。
【図３】図３（ａ）は従来例に係る半導体装置の構成を示した回路図であり、図３（ｂ）は図３（ａ）の各セルの閾値電圧を示したグラフである。
【図４】図４（ａ）は従来例に係る半導体装置の構成を示した断面模式図であり、図４（ｂ）及び（ｃ）は図４（ａ）の各セルの閾値電圧を示したグラフである。
【図５】図５（ａ）及び（ｂ）は、従来例に係る半導体装置の各セルの閾値電圧を示したグラフである。
【図６】図６は実施例１に係る半導体装置の構成を示したブロック図である。
【図７】図７は実施例１に係る半導体装置の消去動作を示したフローチャートである。
【図８】図８は実施例１に係る半導体装置のプログラム動作を示したフローチャートである。
【図９】図９は実施例１に係る半導体装置の読み出し動作を示したフローチャートである。
【図１０】図１０（ａ）〜（ｄ）は実施例１のプログラム動作に伴う、各セルの閾値電圧の変化を示した図である。
【図１１】図１１は実施例２に係る半導体装置のプログラム動作を示したフローチャートである。
【図１２】図１２（ａ）及び（ｂ）は、図１１のステップＳ４２における判定動作を示した図である。
【図１３】図１３（ａ）〜（ｄ）は実施例２のプログラム動作に伴う、各セルの閾値電圧の変化を示した図である。
【符号の説明】
【００７７】
１０    半導体基板
１２    ドレイン領域
１４    ソース領域
１６    ゲート
１８    層間絶縁膜
２０    トラップ層
２２    ゲート絶縁膜
２４    ＯＮＯ膜
３０    第１記憶領域
３２    第２記憶領域
６０    メモリセルアレイ
６２    メモリセル領域
６４    ダイナミックリファレンス領域
６６    コラムアドレスデコーダ
６８    ロウアドレスデコーダ
７０    制御部
７２    アドレスバッファ
７４    電圧供給回路
７６    書き込み／読み出し回路
７７    データラッチ
７８    入出力回路
７９    外部リファレンス領域
【図１】
0005057517.tif 000002
【図２】
0005057517.tif 000003
【図３】
0005057517.tif 000004
【図４】
0005057517.tif 000005
【図５】
0005057517.tif 000006
【図６】
0005057517.tif 000007
【図７】
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【図８】
0005057517.tif 000009
【図９】
0005057517.tif 000010
【図１０】
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【図１１】
0005057517.tif 000012
【図１２】
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【図１３】
0005057517.tif 000014