(57)【特許請求の範囲】
【請求項１】
フェライト磁性体材料からなりインダクタを内蔵するフェライト積層基板に、前記インダクタと接続する半導体集積回路と、複数の端子が形成された非磁性体材料からなる端子台を備えた電子部品であって、
前記フェライト積層基板には前記端子台の端子と前記半導体集積回路とを接続する複数の接続線路を備え、前記接続線路は、前記フェライト積層基板の第一面の面上に設けられた第１電極パターンと、前記フェライト積層基板の内層であって前記第一面の近傍に形成されヴィアホールを介して前記第１電極パターンと接続された第２電極パターンと、前記第２電極パターンと他のヴィアホールを介して接続された第３電極パターンを備え、
前記第１電極パターンに前記半導体集積回路を接続し、
前記第３電極パターンに前記端子台に形成された端子が接続されたことを特徴とする電子部品。
【請求項２】
前記端子台は基材をガラスエポキシ基板とする両面プリント配線板であって、その一方の面の電極パターンが前記第３電極パターンと接続し、他方の面の電極パターンは回路基板への実装に用いられ、前記電極パターンどうしがヴィアホールで接続されてなることを特徴とする請求項１に記載の電子部品。
【請求項３】
前記半導体集積回路と前記インダクタによりＤＣ−ＤＣコンバータを構成したことを特徴とする請求項１又は２に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板に回路部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品に係り、特に変換効率や出力電圧精度が高く、且つ生産性も高いものに関する。
【背景技術】
【０００２】
携帯型の各種電子機器（携帯電話、携帯情報端末ＰＤＡやノート型コンピュータ、ＤＶＤ、ＣＤ、ＭＤプレイヤー、デジタルカメラ、ビデオカメラ等）は、電源としてＬｉイオン電池などを用いるものが多く、電源電圧を所定の動作電圧に変換する電子部品としてＤＣ−ＤＣコンバータを備えている。１個の電池から、多様化した何種類もの電源を効率良く作り出せるからである。以下、電子部品としてＤＣ−ＤＣコンバータを例にとる。
【０００３】
ＤＣ−ＤＣコンバータは、スイッチング素子、制御回路を含む半導体集積回路素子（能動素子）と抵抗、インダクタ、コンデンサなどの受動素子を、接続線路が形成されたプリント基板等の上にディスクリートな回路部品として搭載するのが一般的であった。
しかし、電子機器の小型化に伴って、ＤＣ−ＤＣコンバータの容積を低減することが要請されていた。
【０００４】
要請に応え、磁性体であるフェライトを用いたセラミックスでなる積層基板にインダクタを内蔵し、積層基板上に回路部品を搭載した、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）方式の端子構造を有するＤＣ−ＤＣコンバータが提案されている（特許文献１）。  
図２０に特許文献１記載のＤＣ−ＤＣコンバータを示す。半導体集積回路２０６やコンデンサ又は抵抗２０７などの回路部品を搭載するための第１の外部電極２１１ａが上面に形成され且つ第１の外部電極２１１ａからの配線を行なうための第１の導体パターン２０９ａが内部に形成された、絶縁性材料による第１の配線層２０１と、第１の配線層２０１より下側に設けられ且つインダクタ用のコイルを構成するためのコイル導体パターン２０８が内部に形成された、磁性体材料によるコイル層２０３と、コイル層３より下側に設けられ第２の外部電極２１１ｂが底面に形成され且つ第２の外部電極２１１ｂへの配線を行なうための第２の導体パターン２０９ｂが内部に構成された絶縁性材料による第２の配線層２０５とを有する。
そして、第１の配線層２０１の少なくとも一部とコイル層２０３と第２の配線層２０５の少なくとも一部とを貫き、第１の導体パターン２０９ａ並びに第２の導体パターン２０９ｂと接続され且つ導電体が充填されたヴィアホール２１０が、積層基板内部の外周部分に形成される。ヴィアホール２１０は、積層基板を貫通する長いものであった。
【０００５】
ＤＣ‐ＤＣコンバータの小型化等のために、スイッチング周波数は益々高くなり、現在では１〜３ＭＨｚの周波数でスイッチングされるものが用いられている。
またＣＰＵなどの半導体装置に対しては、高速化並びに高機能化とともに動作電圧の低下並びに高電流化が進み、ＤＣ‐ＤＣコンバータの出力も、低電圧化並びに高電流化が要求されている。
しかし動作電圧が低下すると、半導体装置はＤＣ‐ＤＣコンバータの出力電圧の変動（リップル）の影響を受けやすくなる。これを防ぐため、スイッチング周波数を更に４〜１０  ＭＨｚ程度に高めたものも提案されている。
【特許文献１】特開２００５−１８３８９０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１４は降圧型のＤＣ‐ＤＣコンバータの回路図である。これを用いてＤＣ‐ＤＣコンバータの動作を概説する。
直流電圧ＶＩＮを交流（パルス）電圧に変換するために、２つのＭＯＳトランジスタＱ１，Ｑ２を交互にＯＮ／ＯＦＦしてスイッチング動作を制御する制御回路において、出力電圧ＶＯＵＴと基準電圧Ｖｒとが、誤差増幅器で比較され、誤差電圧（＝ＶＯＵＴ−Ｖｒ）によってパルス幅変調器ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）により制御され、一定値の直流の出力電圧ＶＯＵＴが得られる。
より詳しく述べると、スイッチング素子（ＭＯＳトランジスタＱ１，Ｑ２）を、パルス幅変調器ＰＷＭからの制御信号に基づいてスイッチングし、直流の入力電圧（電池）を出力電圧ＶＯＵＴ［＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）×ＶＩＮ（Ｔｏｎ＝トランジスタＱ１のオン時間＝トランジスタＱ２のオフ時間、Ｔｏｆｆ＝トランジスタＱ１のオフ時間＝トランジスタＱ２のオン時間であり、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）はデューティ比）〕に降圧する。入力電圧が変動してもデューティ比を調整し、一定の直流出力電圧ＶＯＵＴを安定的に出力できる。
【０００７】
直流電圧を出力するためのフィルタ回路（平滑回路）は、電流エネルギの蓄積と放出を行なう出力インダクタＬｏｕｔと、電圧エネルギの蓄積と放出を行なう出力コンデンサＣｏｕｔのＬＣ回路で成る。
ＭＯＳトランジスタＱ１がＯＦＦ状態で定常状態にあるものとする。このような定常状態においてＭＯＳトランジスタＱ１がＯＮすると、ＭＯＳトランジスタＱ１を介して入力電圧ＶＩＮ（電池）から出力インダクタＬｏｕｔへと電流が流れ、出力インダクタＬｏｕｔの負荷抵抗Ｒ側の電圧は、出力コンデンサＣｏｕｔによって平滑化されて負荷抵抗Ｒに印加される。この際、ＭＯＳトランジスタＱ１のＯＮ期間には、出力インダクタＬｏｕｔに、その電流に応じたエネルギが蓄積される。
その後、ＭＯＳトランジスタＱ１がＯＦＦすると、出力インダクタＬｏｕｔの両端に起電力が発生し、この起電力によって維持される電流がＭＯＳトランジスタＱ２を通じて転流して、ＯＮ期間に蓄積されたエネルギが負荷抵抗Ｒに供給される。    
以上の動作を繰り返すことにより、負荷抵抗Ｒの両端にはＭＯＳトランジスタＱ１のデューティ比に応じた電圧が出力される。直流の入力電圧（電池）および負荷の変動によらずに一定の出力電圧が維持される。
【０００８】
高周波化により、従来のＤＣ‐ＤＣコンバータにおいて、変換効率や安定性（出力電圧精度）は低下していた。特許文献１記載の様なＬＧＡ方式のＤＣ‐ＤＣコンバータを試作したところ、変換効率が７５％程度だった。また、出力電圧精度も充分ではなかった。例えば、無負荷時に１．４５５Ｖに設定しても、６５０ｍＡの負荷を取ると１．４３７Ｖにまで低下した。且つ、出力電圧は発振気味で不安定であった。
しかし、変換効率や出力電圧精度が低い原因は、解明されてなかったのが実情である。ＬＧＡ方式のＤＣ‐ＤＣコンバータでは、止むを得ぬとされていた。
【０００９】
そこで、本発明は、積層基板に部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品に係り、特に変換効率や出力電圧精度が高く、且つ生産性も高いものの提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明は、フェライト磁性体材料からなりインダクタを内蔵するフェライト積層基板に、前記インダクタと接続する半導体集積回路と、複数の端子が形成された非磁性体材料からなる端子台を備えた電子部品であって、前記フェライト積層基板には前記端子台の端子と前記半導体集積回路とを接続する複数の接続線路を備え、前記接続線路は、前記フェライト積層基板の第一面の面上に設けられた第１電極パターンと、前記フェライト積層基板の内層であって前記第一面の近傍に形成されヴィアホールを介して前記第１電極パターンと接続された第２電極パターンと、前記第２電極パターンと他のヴィアホールを介して接続された第３電極パターンを備え、前記第１電極パターンに前記半導体集積回路を接続し、前記第３電極パターンに前記端子台に形成された端子が接続されたことを特徴とする電子部品である。
【００１３】
本発明において、更に、前記積層基板と前記端子台とで囲まれた空間に搭載された回路部品が樹脂で被覆されていることが好ましい。
【００１４】
本発明において、前記端子台は基材をガラスエポキシ基板とする両面プリント配線板であって、その一方の面の電極パターンが前記第３電極パターンと接続し、他方の面の電極パターンは回路基板への実装に用いられ、前記電極パターンどうしがヴィアホールで接続されてなるのが好ましい。
また、前記半導体集積回路と前記インダクタによりＤＣ−ＤＣコンバータを構成するのも好ましい。
【００１５】
本発明者は、変換効率や出力電圧精度の低下する原因を究明した。その結果、従来のＤＣ‐ＤＣコンバータにおいて、ＬＧＡ方式であるがゆえに、長いヴィアホール２１０ａ，２１０ｂにより回路部品２０６，２０７を接続する為に、寄生インダクタンスが形成され、損失を発生するのみならず、基準電圧をも不安定にすることを見出した。
【００１６】
ＤＣ‐ＤＣコンバータの理想的な回路構成は、前述の図１４であるが、従来のＤＣ‐ＤＣコンバータでは、寄生インダクタンスが無視できなくなり図１５のような回路となる。寄生インダクタンスは、回路素子の接続線路（配線パターンやヴィアホールなど）が成因とり、ＭＯＳトランジスタＱ１，Ｑ２のパワーラインや、誤差増幅器の基準電圧とグランドとの間（信号ライン）に発生する。
【００１７】
図１５に示す降圧型ＤＣ‐ＤＣコンバータにおいて、ＭＯＳトランジスタＱ１のパワーラインであるソース側に、寄生インダクタンスＬ１が直列に接続されると、ＭＯＳトランジスタＱ１がターンオンするとき，Ｌ１に急激に電流が流れるためＱ１のソース電圧が低下する。このためターンオン時のＱ１のオン抵抗を十分下げることができずターンオン損失が大きくなり，変換効率が低下する。
また、寄生インダクタンスＬ１に蓄積された電磁エネルギは、ＭＯＳトランジスタＱ１がＯＦＦのとき、逃げ場を失って輻射ノイズとして散逸する。それによる損失も有る。寄生インダクタンスＬ２に蓄積された電磁エネルギについても同様である。
これらの損失は、ＯＮ／ＯＦＦ制御の高周波化によって増大するため、高周波化によって出力インダクタや出力コンデンサを小さくし、装置の小型化・軽量化を図る上で大きな問題となる。
【００１８】
図１６は、ＤＣ‐ＤＣコンバータにおいて、インダクタンスに流れる電流波形を模式的に示す図である。インダクタンスに流れる電流波形は、三角波の繰り返しである。このような波形となるのは、ＭＯＳトランジスタＱ１，Ｑ２がＯＮ／ＯＦＦ動作するためである。
ＭＯＳトランジスタＱ１がＯＮ、ＭＯＳトランジスタＱ２がＯＦＦの時にはインダクタンスに流れる電流は線型に増加、ＭＯＳトランジスタＱ１がＯＦＦ、ＭＯＳトランジスタＱ２がＯＮの時にはインダクタンスに流れる電流は線型に減少し、三角波を繰り返す。
負荷電流が小さい場合には実線で示した三角波だったものが、負荷電流が増加した場合には一点鎖線で示した三角波のように増大する。インダクタンス値をＬ，インダクタンスに流れる電流をＩとしたとき、インダクタンスに蓄積される磁気エネルギは、良く知られたように（ＬＩ２）／２で表される。図１４の出力インダクタンスＬｏｕｔに蓄積された磁気エネルギは、ＭＯＳトランジスタＱ１がＯＦＦ、ＭＯＳトランジスタＱ２がＯＮになった時に出力コンデンサＣｏｕｔに有効に変換される。しかし、図１５の寄生インダクタンスＬ１，Ｌ２に蓄積される磁気エネルギは逃げ場を失って損失となって変換効率を低下、輻射ノイズとなって近隣の電子機器に悪影響を及ぼす。
【００１９】
図１５の信号ラインに寄生インダクタンスＬ３が有ると、基準電圧Ｖｒが不安定となり、安定した出力電圧が得られない。蓄積されたエネルギによりスパイク電圧、サージ電圧、スイッチングノイズなどが発生するからと考えられる。出力電圧も発振気味で不安定となる。
【００２０】
図１７に、ＤＣ‐ＤＣコンバータの変換効率が寄生インダクタンスＬ１，Ｌ２によって如何に低下するかの一例を示す。効率−寄生インダクタンスの特性図は、寄生インダクタンスを分解して変換効率に対する影響を調べたものである。入力電圧ＶＩＮとＭＯＳトランジスタＱ１との間の所謂パワーラインで形成される寄生インダクタンスをＬ１、ＭＯＳトランジスタＱ２とパワーラインのグランド（ＰＧ）との間に形成される寄生インダクタンスをＬ２とする。入力電圧ＶＩＮは３．６Ｖで出力電圧ＶＯＵＴは１．５Ｖ，出力電流６５０ｍＡ、デューティ比４２％である。
図中実線は、寄生インダクタンスＬ２をゼロとしたとき、寄生インダクタンスＬ１を約１５０ｎＨまで増加させた場合の変換効率に対する影響を調べたものである。本発明の場合、寄生インダクタンスＬ１はゼロに近いから変換効率は８１％近くある。それに対して、従来のＤＣ‐ＤＣコンバータでは少なくとも７０ｎＨ程度有るから、変換効率は７９％程度と約２％も低下する。
２％の効率低下は、入力電圧を供給する電池の寿命を短くするのみならず、損失によるＤＣ‐ＤＣコンバータ自体の発熱という問題も招来する。また、寄生インダクタンスに蓄えられた電磁エネルギーが輻射ノイズとしてＤＣ‐ＤＣコンバータに隣接する電子機器に与える悪影響も問題である。
また破線は、寄生インダクタンスＬ１と寄生インダクタンスＬ２とが等しい場合であり、Ｌ１＋Ｌ２を横軸とした。寄生インダクタンスＬ２がゼロ（実線）の場合に比べて、変換効率がより悪化する。寄生インダクタンスＬ１のみならず寄生インダクタンスＬ２も効率低下の要因であることが分かる。
一点鎖線は、寄生インダクタンスＬ１がゼロの場合であり、変換効率は一層悪化する。原因は解明中であるが、寄生インダクタンスＬ２の効率低下への寄与は大きい。以上の要因分析により、変換効率の高いＤＣ‐ＤＣコンバータへの設計指針が与えられる。
【００２１】
入力電圧（電池）ＶＩＮとＭＯＳトランジスタＱ１との間のパターンの引き回し、ＭＯＳトランジスタＱ２とパワーラインのグランド（ＰＧ）との間のパターンの引き回しには、実装設計に当たって極力短くするように、充分な留意が必要である。特に、従来のＬＧＡ方式の様に、透磁率の高い積層体の中を、長いヴィアホールで電気的接続するのは、寄生インダクタンスの観点から避けなければならない。
そこで本発明者は、ＬＧＡ方式ではない、すなわち積層基板のヴィアホールを用いない新規な構造の電子部品を案出した。その一例として、ＤＣ‐ＤＣコンバータの端子構造として、実装面側にガラスエポキシ製の端子台を用い、ガラスエポキシ製の端子台により形成される積層基板と実装面との空間に回路部品を配置した。
本発明によれば、引き回しは積層基板の表面、または、そのごく近傍に形成されたパターン電極のみで行われ、寄生インダクタを極めて低減することが出来る。従来のＤＣ‐ＤＣコンバータで必須だった長いヴィアホールが不要となり、配線の長さ、それに伴い発生する寄生インダクタンスを激減できた。
【００２２】
また、多数個の電子部品を１枚の積層基板のパネル構造体として纏めて生産し、その後、ダイサーカット等に依り個片に分離することにより生産性の向上を図ることも出来た。
複数の端子台あるいは複数の端子台パネルを、複数のインダクタを個々に内蔵した大型のパネル構造とすることにより、多数のＤＣ‐ＤＣコンバータが大量生産できる。パネル構造の製造者とＤＣ‐ＤＣコンバータの製造者とが、異なっても良い。それにより、製造者のベストミックスが可能となる。
【発明の効果】
【００２３】
本発明によれば、積層基板に部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品が提供できる。特に、変換効率や出力電圧精度が高く、且つ生産性も高いものである。また、本発明に係る電子部品は、インダクタを内蔵したフェライト基板に部品を実装してなるものであり、実装面積の低減効果が有り、小型・高効率・集合基板化可能なＤＣ−ＤＣコンバータが提供できる。
【００２４】
本発明に係る電子部品では、ガラスエポキシ樹脂などの非磁性の端子台が用いられる。その結果、第１に寄生インダクタンスの低減効果、効率向上が有る。第２に、集合基板化が容易で、多数個取り工法に依り、生産性の向上効果が有る。
【００２５】
本発明に係る電子部品では、端子台と積層基板との間の空間に、半導体集積回路素子や抵抗、コンデンサなどの受動素子などの回路部品が実装されるのが好ましい。その結果、第１に低背化の効果が有る。第２に、背面フラット化でき、電子部品を実装する際の吸着が容易となる効果が有る。
【００２６】
本発明に係る電子部品では、端子台と積層基板との間の空間の一部または全てに樹脂が充填されるのが好ましい。その結果、第１に強度（静的・動的）向上の効果が有る。第２に、信頼性向上の効果が有る。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施態様を、図面に基づいて説明する。図１（ａ）は、本発明の一実施例による電子部品（ＤＣ−ＤＣコンバータ）の上方外観斜視図であり、図１（ｂ）は、その下方外観斜視図である。図２（ａ）は、電子部品のＡ−Ａ‘断面図であり、図２（ｂ）は電子部品の上面図である。図３（ａ）は本発明の電子部品に用いる端子台の一例を示す外観斜視図であり、図３（ｂ）は本発明の電子部品に用いる端子台の他の例を示す外観斜視図である。図４は本発明の電子部品に用いる端子台を構成する両面プリント配線板の平面図である。図５は本発明の電子部品の一実施例におけるインダクタ内蔵基板を集合したインダクタ内蔵パネルの平面図である。図６は本発明の一実施例による電子部品の組み立てを説明するための平面図である。図７は本発明の一実施例による電子部品の組み立てを説明するための外観斜視図である。
【００２８】
図１（ａ）（ｂ），  図２（ａ）（ｂ）を用いて本発明に係る電子部品１００の構造を詳細に説明する。図２（ｂ）の左右の破線は２つの端子台４０、中央の破線が半導体集積回路素子などの回路部品３０であり、回路部品３０は半田ボールなどで積層基板１０の表面に形成された導電パターンと接続される。
本発明に係る電子部品１００は、大型の積層基板のパネル構造体１４に端子台４０、回路部品３０を実装し、所定の寸法、例えば４．５ｍｍ×３．２ｍｍ×１．４ｍｍｍの個片のＤＣ−ＤＣコンバータとなるように、一定の間隔をもって、予め積層基板に形成されたダイサーカット部（分割溝）に沿って個片に分割して得られる。
【００２９】
図１（ｂ）に図示する様に、個片化した電子部品１００の底面側には、左右端に端子台４０が配置された構造となる。端子台４０の間に形成された空間に半導体集積回路３０などの回路部品を搭載すれば低背化できるので好ましい。積層基板１０と端子台４０とで囲まれた空間に、回路部品３０を保護する樹脂を充填するのが、より好ましい。静的・動的な強度、耐湿性を向上し、信頼性を向上させる為である。
また図１（ａ）に図示する様に、電子部品１００の上面側には、回路部品を搭載しないので平坦面が得られる。従って、自動実装の生産性が向上する。平坦面を吸着すれば良いからである。また、製造ロット番号などを表示するにも便利である。
【００３０】
電子部品１００の上面側には、回路部品を搭載しない平坦面が得られる。この平坦面は、自動実装の生産性向上のみならず、製造ロット番号や組立時の方向を示すマーク８０などにも利用できる。その面からも生産性の向上に寄与する。
例えば、図１（ｂ）に例示したマーク８０は、端子台４０の第１ピン（後述の図６の例示では、パワー系のグランドＰＧ）を示す。人手による組立をする場合であっても、マーク８０を基準にすれば誤挿入ミスを無くせる。
【００３１】
積層基板１０は、ドクターブレード法、カレンダロール法などの周知のシート化方法により製造させ、フェライト磁性材料をグリーンシート化し、Ｐｔ，Ａｇ，Ｃｕ，Ｐｄ，Ｔａやそれらを含む合金を備えた導体ペーストで、導体パターンをグリーンシート上に印刷、あるいは塗布などの方法で形成し、これを複数積層して積層体とし、使用する導体ペーストに応じて焼結して得られる。フェライト磁性材料を微粉化して焼結性を高めたり、Ｂｉなどの焼結助剤など加えたりして１０００℃以下の温度で焼結可能として、低温焼結セラミックス（ＬＴＣＣ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ）工法を適用できる。また、一部、又は全部について、印刷工法を用いることも出来る。
【００３２】
図５に、本発明の電子部品の一実施例における積層基板（フェライト基板）の表面に印刷したパターン図を示す。ここでは、積層基板を複数備えたインダクタ内蔵パネル１４として示している。積層基板は図中点線で示したダイサーカット部９０で切断、分離されるようになっている。
一実施態様におけるフェライト基板の１個の電子部品に相当する寸法は、例えば縦３ｍｍ，横２．５ｍｍである。中央部の部分には半導体集積回路との接続用の第１電極パターン１３０が、その上部及び下部には端子台と接続する第３電極パターン１２０ａ、１２０ｂが設けられている。図６に示すように、上部の第３電極パターン１２０ａはそれぞれ後述する半導体集積回路３０のＰＧ（パワーラインのグランド端子）、ＳＧ（信号ラインのグランド端子）、ＦＢ（フィードバック端子）、Ｖｃｏｎ（出力電圧切換端子）に対応する。下部の第３電極パターン１２０ｂはそれぞれ出力電圧をＤＣ−ＤＣコンバータから外部の負荷に接続するためのＶｏｕｔ（出力端子）、ＥＮ（イネーブル端子）、Ｖｄｄ（信号用電圧端子）、Ｖｉｎ（入力電圧端子）に対応する。
【００３３】
第３電極パターン１２０ａ、１２０ｂは靴下状をしており、矩形部が図示しない端子台を搭載、接続するための電極パターンとなり、爪先部がヴィアホールで積層基板の内層に形成された第２電極パターンを介して、半導体集積回路を実装する第１電極パターン１３０と接続する。このような構成により、端子台を実装する際に、半田が第１電極パターン１３０へ流れ込むのを防ぎ、実装面の平坦性を確保することが出来る。端子台４０から半導体集積回路までの電極パターンは極めて短い（０．４ｍｍ程度）接続線路を構成する。また、その大部分は積層基板の表面に設けられ、内蔵部分は極わずかであるとともに、ヴィアホール部の磁束は打ち消される。従って、寄生インダクタンスは無視し得る程度に極わずかとなる。なお、隣り合う電極パターン間の間隔は、０．２２５ｍｍ以上確保されているので、短絡事故の恐れは無い。
積層基板１０のコイルパターンや配線パターンを構成する導体材料は、抵抗率が小さく、低廉のものが好ましいが、Ａｇの他に、Ｐｔ、Ｐｄ、Ａｕ、Ｃｕ、Ｎｉの１種以上を含有する合金等から選択しても良い。導体材料の選択によっては、焼結温度を１２００℃以上の高温とする場合や、焼結雰囲気を還元雰囲気に限定しなければならない場合もある。
【００３４】
本発明において、積層基板１０の材質としてフェライト磁性材料を用いる。フェライト磁性材料としてソフトフェライトを用いる。このソフトフェライトは、積層電子部品として要求される磁気特性（初透磁率、損失、品質係数等）に応じて適宜選定されるものであるが、比抵抗が大きく、比較的低損失であることから、Ｎｉ−Ｚｎフェライトが用いられることが多い。フェライト磁性材料として、比抵抗率が１×１０３Ω・ｃｍ以上のＮｉＣｕ系、ＮｉＺｎ系、ＮｉＣｕＺｎ系のスピネルフェライトや、高周波特性に優れる六方晶フェライトを選択するのが好ましい。
また、Ｆｅ２Ｏ３、ＺｎＯ、ＭｇＯ（一部をＣｕＯで置換しても良い）を主成分とするＭｇ−Ｚｎフェライトや、Ｆｅ２Ｏ３、ＺｎＯ、ＬｉＯ（一部をＣｕＯで置換しても良い）を主成分とするＬｉ−Ｚｎフェライトが用いられる。Ｍｇ−Ｚｎフェライトであれば、高価なＮｉを用いる事無く、低廉な積層電子部品とすることが出来る。またＬｉ−Ｚｎフェライトであれば、磁歪による磁気特性の劣化が少ない積層インダクタを内蔵できる。
【００３５】
なお、ソフトフェライトなどの磁性体材料を樹脂に分散してなる磁性樹脂材料等から構成しても良い。磁性樹脂材料を用いる場合には、磁性樹脂材料を公知の方法でシート状に形成し、所定の位置にヴィアホールを形成し、シート表面にめっき法等により、Ｃｕ等の薄板状金属箔を形成する。その上に感光性レジスト膜を塗布した後、所定の形状にパターニング露光を行なって、コイル導体パターンを形成する箇所並びにヴィアホール以外の部分のレジスト膜を除去し、ケミカルエッチングにより導電性部材を除去することにより、コイル導体パターンを形成する。これを複数積層して加圧・熱圧着する工法が用いられる。
【００３６】
端子台４０は、両面プリント配線板の基台５０に端面電極６０を設けることが好ましく、基台５０の材質は、ガラスエポキシ樹脂（例えばＦＲ４）が好ましい。端面電極６０は，両面プリント配線板の基台５０に形成された電極パターンを接続するヴィアホールにより構成される。端面電極６０と前記電極パターンとで端子４４を構成すれば、回路基板への半田付けによる接続強度を向上させる。なお、寄生インダクタンスについては、ヴィアホールを端面電極６０とせずに単に電極パターン接続用としても、共に無視し得る程度である。ガラスエポキシ樹脂は透磁率が１近く低いため、ヴィアホールを用いても０．７ｎＨ程度と寄生インダクタンスが低い。ガラスエポキシ樹脂以外に、アルミナなどの透磁率が低いものも使える。
【００３７】
端子台４０は、図３（ａ）（ｂ）に示す様に、基材５０の対向する両面において所定の位置に電極パターンが設けられており、前記電極パターンは厚み方向に設けられたヴィアホール６０で電気的に接続されている。寸法は、例えば横１．８７５ｍｍ、縦１．１３４ｍｍ、厚み０．４ｍｍであり、ヴィアホール６２は例えば０．２ｍｍのスルーホール内面に銅メッキなどを施して形成される。電極パターンは回路基板との実装用の端子４０あるいは前記外部電極１２０ａ、１２０ｂとの接続に用いられる。前記ヴィアホール６０を分割・切断の際に端子台の側面に露出させるようになし、前記端子４０と連続する端面電極６２としても良い。端子４４は最低でも０．２２５ｍｍ程度の絶縁距離を確保できるから、短絡の恐れは無い。
【００３８】
図４は端子台４０を構成する両面プリント配線基板５００の平面図である。端子台４０は、両面プリント配線基板から切断分割（図中破線で分割）されて供されるが、ここでは前後の２つの端子台を一体化した端子台部材６４を示した。図６に示すように端子台を一体化した端子台部材６４を、積層基板に搭載し、後で、ダイサーカット部９０に沿って、インダクタ内蔵パネル１４とともに個片の電子部品１００に分割して個片化すれば良く、生産性が向上する。図４で例示した端子台部材６４はダイサーでの切断しろを見込んだヴィアホール形状とし楕円状としている。
【００３９】
図７に示すように、インダクタ内蔵パネル１４に端子台を構成する端子台部材６４が搭載され、複数の端子台部材６４の間に形成される凹部には、複数の半導体集積回路３０が搭載される。半導体集積回路３０や端子台部材６４は、図５に示したインダクタ内蔵パネル１４の主面に設けられた外部電極１２０ａ、１２０ｂ、１３０と、ペースト半田を用いたリフロー半田などで接合され、適宜切断・分割されて電子部品となる。
【００４０】
本発明の電子部品の一実施例における電極配置を図６に示す。図１４の回路図に対応する電子部品である。図６において、中央部の矩形部が半導体集積回路（回路部品３０）で構成される。図１４の矩形で囲んだ回路部が半導体集積回路内に形成される。すなわち、ＭＯＳトランジスタＱ１，Ｑ２、基準電圧Ｖｒ、誤差増幅器Ｏｐ−Ａｍｐ、パルス幅変調器ＰＷＭ、そしてインバータＩＮＶ等が内蔵される。
図６において、一番ピンであるＰＧ（パワーラインのグランド端子）から時計回りに、ＳＧ（信号ラインのグランド端子）、ＦＢ（フィードバック端子）、Ｖｃｏｎ（出力電圧設定端子）、ＥＮ（イネーブル端子）、Ｖｄｄ（信号用電圧端子）、Ｖｉｎ（入力電圧端子）、ＳＷ（スイッチング端子）等の外部端子が、例えば、半田ボールにより電気的に接続される。
【００４１】
ここで、Ｖｃｏｎ（出力電圧設定端子）は、例えば２倍に設定した時に、入力電圧ＶＩＮを１Ｖとした時には出力電圧Ｖｏｕｔが２Ｖに、入力電圧ＶＩＮを０．５Ｖとした時には出力電圧Ｖｏｕｔが１Ｖになるように設定した制御用の外部端子である。Ｖｃｏｎ（出力電圧設定端子）により出力電圧の切換が容易にできる。ＥＮ（イネーブル端子）は、ＤＣ−ＤＣコンバータを動作させるか否かを選択するための端子である。Ｈｉｇｈにした時にＤＣ−ＤＣコンバータを動作させ、Ｌｏｗ（グランド電位）にＤＣ−ＤＣコンバータを停止する。Ｖｄｄ（信号用電圧端子）に入力する信号用電圧は、信号用の入力電圧であって、パワー用の入力電圧Ｖｉｎと独立している。ＳＷ（スイッチング端子）は、図８（ｂ）に示すように、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続点であり、スイッチング動作を観測するための端子である。
【００４２】
図６から分かるように、本発明の電子部品（ＤＣ−ＤＣコンバータ）においては、端子台４０のＶｉｎ（入力電圧端子）から半導体集積回路のＶｉｎ（入力電圧端子）までは最短の線路で接続され、寄生インダクタンスが生起し難い構造になっている。また、従来の電子部品のようにフェライト基板の中を長いヴィアホールで接続する構造ではないから、図示しないパワーラインのグランド（ＰＧ）とＭＯＳトランジスタＱ２との間の接続も最短で済む。あるいは仮にヴィアホールを用いるにしても、誘電率の高いフェライト基板ではなく、透磁率の極めて低い非磁性基板を用いる為に寄生インダクタンスは極めて小さい。
図示しない信号ラインのグランドと基準電圧Ｖｒとの間の接続についても同様である。端子台４０におけるＰＧ，ＳＧ・・・等の端子と、半導体集積回路３０のＰＧ，ＳＧ・・・等のパッドとの間を接続する線路パターンの幅は、短く、且つ太い方が好ましい。線路パターンの幅を太くするほど、インダクタンスも減少するからである。
端子台４０におけるＰＧ，ＳＧ・・・等の端子間における絶縁距離は充分である。一例として、縦２．５ｍｍ，横３ｍｍのインダクタ内蔵基板１２の場合、端子台４０の長さは２．１ｍｍであり、ＰＧ，ＳＧ・・・等の端子間の間隔は、少なくとも０．２ｍｍ以上は確保される。
【００４３】
図８に、本発明に係る電子部品に用いる端子台の別実施態様を示す。本実施例ではインダクタ内蔵パネル１４の上に、端子台パネル４２が配設される。端子台パネル４２は、枠体に連結したバー状の端子台部材６４を有する構造であって、枠体と端子台部材とは回路部品を搭載する部分が抜かれた一体の両面プリント配線基板で構成される。図９に示すように、端子台パネル４２をインダクタ内蔵パネル１４に搭載してはんだ付けし、その後、回路部品を搭載し、ダイサーカット部９０に沿って分割して、図１０（ａ）（ｂ）に示すような個片の電子部品１００とする。この実施態様においても、多数個取り工法によって生産性を飛躍的に向上できる。
【００４４】
図１１に、本発明に係る電子部品に用いる端子台４０の別実施態様を示す。インダクタ内蔵パネル１４の上に、端子台パネル４２が配設される。端子台パネル４２は、連結したバー状の端子台部材を有する。図８で示した端子台パネルと、回路部品の周囲を囲むような矩形環状の端子台とするとともに、４辺のそれぞれに端子を設けた点で相違する。図１１に示すように、端子台パネル４２をインダクタ内蔵パネル１４に搭載し、その後、回路部品を搭載し、ダイサーカット部に沿って分割して、図１３（ａ）（ｂ）に示すような個片の電子部品１００とする。この実施態様においても、多数個取り工法によって生産性を飛躍的に向上できる。
【実施例】
【００４５】
ＤＣ‐ＤＣコンバータを、下記の工程で作製した。また、実施例と同一の電気的仕様で、従来のＤＣ‐ＤＣコンバータ（ヴィアホールＬＧＡ方式）も比較例として作製した。
主成分が４７．０モル％のＦｅ２Ｏ３、３６．７モル％のＮｉＯ、１１．０モル％のＣｕＯ、５．０モル％のＺｎＯ、並びに０．３モル％のＣｏ３Ｏ４からなり、主成分の総量に対して１．０質量％のＢｉ２Ｏ３を含有するフェライト［キュリー温度Ｔｃ：１４０℃、並びに初透磁率（周波数１００  ｋＨｚ）：２５０］を用いて、低温焼結セラミックス法により形成した各シートに、Ａｇペーストにより所定のコイルパターンを形成した。コイルパターンをヴィアホールなどで接続して螺旋状とした積層コイルとした。この積層コイルは焼結後、インダクタンスが３．３μＨとなるように構成されている。
【００４６】
圧着並びに焼結を行い、積層基板が複数連結した積層基板を作製した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は１５０℃／ｈｒとし、９００℃で１時間保持した後、約３００℃／ｈｒで降温した。
【００４７】
積層基板のパネル構造の外面に、電気めっきにより形成した導体パターンにＮｉ‐Ｐめっき並びにＡｕめっきを施した。
【００４８】
導体パターンに半導体集積回路素子（ＩＣ）の回路部品を半田で接続した。また、複数の端子台を集合した端子台部材も所定位置に半田で接続した。端子台部材は、積層基板のパネル構造の回路部品が搭載されたのと同一面に配置した。
【００４９】
回路部品をエポキシ樹脂で被覆し、予め積層基板の表面に電極パターンで形成された切断線に沿って個片に分割し、３×２．５×１．２ｍｍのＤＣ‐ＤＣコンバータを得た。
【００５０】
本発明による電子部品における寄生インダクタンスは主に表層パターンの引き回しによるもので，端子台を含む入力のパワーライン（Ｌ１），グランドのパワーライン（Ｌ２）およびグランドの信号ライン（Ｌ３）は全て０．７ｎＨと小さいことを確認した。これは図９に示すような各配線パターンを最短でレイアウトしたためである。一方従来構造ではスルーホールを介するためＬ１，Ｌ２，Ｌ３はそれぞれ６７ｎＨと役１００倍程度大きな寄生インダクタンスであった。
【００５１】
本発明のＤＣ‐ＤＣコンバータを、スイッチング周波数２ＭＨｚ，入力電圧３．６Ｖ，  出力電圧１．４５５Ｖ、デューティ比４２％で動作させて特性を評価した。
【００５２】
図１８に出力電流を６５０ｍＡまで変化させたときの変換効率を示す。本発明に依ると８０％を越える変換効率の得られることが分かる。比較例（特許文献１同等品）では、６５０ｍＡ出力時に約７５％と、本発明の８０％に比べて見劣りするものであった。この効率の改善は，先述した寄生インダクタンスＬ１，Ｌ２の低減効果によるものと推定される。また変換効率が５％も低いと、入力電源である電池の消耗が激しいだけでなく、損失によって発生した熱の悪影響も見逃せない。
【００５３】
図１９に示す様に、出力電圧精度は８ｍＶ向上した。比較例では、６５０ｍＡの出力時に１．４３７Ｖと、本発明の１．４４５Ｖに比べて８ｍＶも低下した。この出力電圧精度の向上は先述した寄生インダクタンスＬ３の低減効果によるものと推定される。また、図１９（比較例）に示す特性曲線が円滑でない点から、発振気味で不安定であることも分かる。
【００５４】
本発明では基板底面の電極につながるスルーホールが不要なので，比較例の基板底面が３×３ｍｍに対し３×２．５ｍｍと、１７％も寸法を低減できた。
【産業上の利用可能性】
【００５５】
本発明によれば、ヴィアホールによる寄生インダクタンスによる悪影響の無い電子部品が得られる。また、積層基板のパネル構造体に依り、生産性が格段に向上できる。従って、ＤＣ−ＤＣコンバータを小型で高性能なものと成し、電子機器への利用可能性は大きい。
【図面の簡単な説明】
【００５６】
【図１】（ａ）本発明の一実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の一実施例に係る電子部品の外観斜視図（下面）である。
【図２】（ａ）本発明の一実施例に係る電子部品の断面図である。（ｂ）本発明の一実施例に係る電子部品の上面図である。
【図３】（ａ）本発明の電子部品に用いる端子台の一例を示す斜視図である。（ｂ）本発明の電子部品に用いる端子台の他の例を示す斜視図である。
【図４】本発明の電子部品に用いる端子台を構成する両面プリント配線板の一例を示す平面図である。
【図５】本発明の電子部品の一実施例におけるインダクタ内蔵基板を集合したインダクタ内蔵パネルの平面図である。
【図６】本発明の一実施例による電子部品の組み立てを説明するための平面図である。
【図７】本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。
【図８】本発明の電子部品に用いる端子台を構成する両面プリント配線板の他の例を示す平面図である。
【図９】本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。
【図１０】（ａ）本発明の他の実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の他の実施例に係る電子部品の外観斜視図（下面）である。
【図１１】本発明の電子部品に用いる端子台を構成する両面プリント配線板の他の例を示す平面図である。
【図１２】本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。
【図１３】（ａ）本発明の他の実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の他の実施例に係る電子部品の外観斜視図（下面）である。
【図１４】本発明の一実施例に係る電子部品を用いたＤＣ−ＤＣコンバータの回路図である。
【図１５】従来の電子部品を用いたＤＣ−ＤＣコンバータの回路図である。
【図１６】ＤＣ−ＤＣコンバータにおける寄生インダクタンスが変換効率に及ぼす影響を示す特性図である。
【図１７】本発明の電子部品において、インダクタンスに流れる電流波形を模式的に示す図である。
【図１８】本発明に係る電子部品の変換効率を比較例と共に示す特性図である。
【図１９】本発明に係る電子部品の出力電圧精度を比較例と共に示す特性図である。
【図２０】従来のＤＣ−ＤＣコンバータの模式図である。
【符号の説明】
【００５７】
１０  積層基板
１４  インダクタ内蔵パネル
２０  インダクタ
３０  回路部品
４０  端子台
４２  端子台パネル
４４  端子
５０  基材
６０  端面電極
６２  ヴィアホール
６４  端子台部材
８０  マーク
９０  ダイサーカット部
１００  電子部品
Ｃｏｕｔ  出力コンデンサ
ＥＮ  イネーブル端子
ＦＢ  フィードバック端子
ＩＮＶ  インバータ
Ｌｏｕｔ  出力インダクタ
Ｌ１，Ｌ２，Ｌ３  寄生インダクタ
Ｏｐ−Ａｍｐ  誤差増幅器
ＰＧ  パワーラインのグランド端子
ＰＷＭ  パルス幅変調器
Ｑ１，Ｑ２  ＭＯＳトランジスタ
Ｒ  負荷抵抗
ＳＧ  信号ラインのグランド端子
ＳＷ  スイッチング端子
Ｖｄｄ  信号用電圧端子
Ｖｉｎ  入力電圧端子
Ｖｏｕｔ  出力電圧端子
Ｖｒ  基準電圧
Ｖｃｏｎ  出力電圧設定端子
Ｖｄｄ  信号用電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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