(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、
前記半導体基板の、前記ソース領域から離れた表面部分に形成された第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域の表面部分にその表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記絶縁物内に、前記トレンチの側面および底面から離れて設けられたフィールドプレートとなる導電体と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域と、
前記半導体基板の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記ソース電極および前記ドレイン電極は、前記トレンチの上に張り出しており、
フィールドプレートとなる前記導電体は、前記ソース電極に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
トレンチ内の前記絶縁物の、フィールドプレートとなる前記導電体から前記トレンチの側面及び底面までの厚さは、前記トレンチのソース側の側面との間の厚さと、底面との間の厚さと、ドレイン側の側面との間の厚さの順で厚くなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
トレンチ内の前記絶縁物の、フィールドプレートとなる前記導電体と、前記トレンチのソース側の側面との間の厚さは、前記トレンチの底面に近い方が厚いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
トレンチ内の前記絶縁物内に、前記トレンチの側面および底面、並びにフィールドプレートとなる前記導電体から離れ、かつフィールドプレートとなる前記導電体よりも前記ドレイン側に設けられた第２のフィールドプレートとなる導電体をさらに具備し、第２のフィールドプレートとなる前記導電体は前記ドレイン電極に電気的に接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、
前記半導体基板の、前記ソース領域から離れた表面部分に形成された第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域の表面部分にその表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記絶縁物内に、前記トレンチの側面および底面から離れて設けられたフィールドプレートとなる導電体と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域と、
前記半導体基板の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記ソース電極および前記ドレイン電極は、前記トレンチの上に張り出しており、
フィールドプレートとなる前記導電体は、前記ゲート電極に電気的に接続され、
トレンチ内の前記絶縁物の、フィールドプレートとなる前記導電体と、前記トレンチのソース側の側面との間の厚さは、前記トレンチの底面に近い方が厚いことを特徴とする半導体装置。
【請求項６】
第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、
前記半導体基板の、前記ソース領域から離れた表面部分に形成された第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域の表面部分にその表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記絶縁物内に、前記トレンチの側面および底面から離れて設けられたフィールドプレートとなる導電体と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域と、
前記半導体基板の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記ソース電極および前記ドレイン電極は、前記トレンチの上に張り出しており、
フィールドプレートとなる前記導電体は、前記ゲート電極に電気的に接続され、
トレンチ内の前記絶縁物内に、前記トレンチの側面および底面、並びにフィールドプレートとなる前記導電体から離れ、かつフィールドプレートとなる前記導電体よりも前記ドレイン側に設けられた第２のフィールドプレートとなる導電体をさらに具備し、第２のフィールドプレートとなる前記導電体は前記ドレイン電極に電気的に接続されていることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板の表面部分に形成された第２導電型のソース領域と、
前記半導体基板の、前記ソース領域から離れた表面部分に形成された第２導電型のドレインドリフト領域と、
前記ドレインドリフト領域の表面部分にその表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記絶縁物内に、前記トレンチの側面および底面から離れて設けられたフィールドプレートとなる導電体と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の表面部分に形成された第２導電型のドレイン領域と、
前記半導体基板の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記ソース電極および前記ドレイン電極は、前記トレンチの上に張り出しており、
トレンチ内の前記絶縁物内に、フィールドプレートとなる前記導電体を含めてフィールドプレートとなる複数の導電体が、前記トレンチの側面および底面から離れ、かつ互いに離れて設けられており、それら複数の導電体のうち、前記トレンチの側面に近い導電体の方が、それよりも前記トレンチの中央寄りに設けられた導電体よりもトレンチ底面から離れていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来より、縦型ＭＯＳＦＥＴにおいて、トレンチ内部にゲート電極を埋め込み、トレンチ側面にチャネルを形成するようにした、いわゆるトレンチＭＯＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴには、セルピッチを縮小するとともに、単位面積あたりのオン抵抗を低減することができるという利点がある。しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにおいては、トレンチＭＯＳＦＥＴに関していくつかの提案や報告はなされているが、未だ実用化に至っていない。
【０００３】
そのような提案の一つに、ソースとドレインとの間にトレンチを形成し、そのトレンチ内にゲートを設けたトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ  ＤＭＯＳトランジスタがある（特開平６−９７４５０号）。この提案と同様に、トレンチ内をゲートポリシリコンで埋めたトレンチゲート構造に関する報告もある（ＩＳＰＳＤ２０００、第４７頁〜第５０頁）。また、別の提案として、基板にドレインとソースとトレンチを形成し、ソースとトレンチとの間の、チャネルを形成する空間上の表面にゲートを形成した横方向電力用トランジスタがある（特開平７−７４３５２号）。
【０００４】
また、本発明者は、ドレインドリフト領域内に表面からトレンチを形成し、そのトレンチ内を絶縁物または半絶縁物を充填し、ゲート電極をトレンチの上まで伸長した構造のトランジスタについて先に提案している（特開平８−９７４１１号）。さらに、ゲート電極の端部がトレンチ上にあるトランジスタに関する報告もなされている（ＩＳＰＳＤ’９９、第７３頁〜第７６頁）。
【０００５】
【発明が解決しようとする課題】
しかしながら、特開平６−９７４５０号に開示されたトランジスタでは、その製造にあたって、トレンチ内面に生成した酸化膜に対して選択酸化をおこない、厚さの不均一な酸化物層を生成した後、薄い方の酸化物層を湿式エッチングしてゲート酸化膜を形成し、その後にトレンチ内をゲートポリシリコンで埋める必要があるため、製造プロセスが複雑であり、工数が大幅に増大するという問題点がある。また、ＩＳＰＳＤ２０００において報告されたトレンチゲート構造のトランジスタは、耐圧が２０Ｖ以下と低く、そこで律速されるチャネル抵抗を低減することを目的としており、また同報告のＦｉｇ．１に示されている平面図からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、数百ボルトの耐圧クラスを有するトランジスタには不適である。
【０００６】
また、特開平７−７４３５２号に開示されたトランジスタでは、同公報の図２に示されている構造からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、耐圧が２００Ｖ以上のトランジスタには不適である。また、特開平８−９７４１１号に開示されたトランジスタでは、トレンチ上へのゲート電極の張り出しによるフィールドプレート効果については期待されるが、同公報の図１に示されている構造からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、耐圧が２００Ｖ以上のトランジスタには不適である。ＩＳＰＳＤ’９９において報告されたトランジスタも、ソース電極およびドレイン電極によるフィールドプレート効果がないため、耐圧が２００Ｖ以上のトランジスタには不適である。
【０００７】
ところで、７００Ｖの耐圧クラスを有するデバイスでは、その表面不純物濃度が薄くなるため、モールド樹脂中のイオンの影響を受けやすい。この影響によって、高温高湿印加試験などの信頼性試験においてデバイス特性の劣化が引き起こされるおそれがある。
本発明は、上記問題点に鑑みてなされたものであって、２００Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥＴを構成し、かつ工数を大幅に増大させることなく製造可能な構造の半導体装置を提供することを目的とする。また、本発明の他の目的は、７００Ｖの耐圧クラスを有する横型高耐圧トレンチＭＯＳＦＥＴよりなるデバイスにおいて、モールド樹脂中のイオンの影響をできるだけ抑制することができる構造の半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、横型高耐圧ＭＯＳＦＥＴにおいて、Ｓｉ基板にトレンチを形成し、このトレンチの側面および底面を囲むようにオフセットドレイン領域を形成し、またトレンチ内部を絶縁物で充填するとともに、その絶縁物内にフィールドプレートとなる導電体を形成したものである。
この発明によれば、トレンチ内部に絶縁物を介してフィールドプレートとなる導電体が設けられているため、オフ耐圧が向上する。また、フィールドプレートがあることによって、オフセットドレイン領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。
【０００９】
またトレンチ内部を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長し、さらにこのトレンチ上方にソース電極およびドレイン電極をフィールドプレートとして形成したものであるため、ソース電極およびドレイン電極がフィールドプレートとしての機能を有するため、バルク内部の電界が緩和され、高耐圧化が実現される。また、このフィールドプレートの効果により、オフセットドレイン領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。さらに、トレンチ上方におけるソース電極とドレイン電極との間の距離が狭まるので、モールド樹脂中のイオンの影響を遮断することができる。
【００１１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、各図においては付記した寸法を厳密に反映しているわけではない。以下の各実施の形態においては、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説明するが、本発明はその逆でも成り立つのは勿論である。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部を示す縦断面図である。この半導体装置は、Ｐ型の半導体基板１、トレンチ２、ドレインドリフト領域となるＮ-オフセットドレイン領域３、トレンチ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物よりなるゲート絶縁膜９、ポリシリコンよりなるゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４、およびモールド樹脂１５を備えており、横型トレンチＭＯＳＦＥＴを構成する。
【００１２】
トレンチ２は、半導体基板１の表面部分において、その表面から形成されており、絶縁物４で充填されている。Ｎ-オフセットドレイン領域３はトレンチ２の側面および底面を囲むように形成されている。Ｐウェル領域５は、半導体基板１の、トレンチ２に対してソース側の表面部分において、Ｎ-オフセットドレイン領域３の外側に隣接して形成されている。Ｐベース領域６はＰウェル領域５の表面部分に形成されている。Ｎ+ソース領域７は、Ｐベース領域６の表面部分において、Ｎ-オフセットドレイン領域３から離れて形成されている。Ｎ+ドレイン領域８は、Ｎ-オフセットドレイン領域３の、トレンチ２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。
【００１３】
ゲート絶縁膜９はＮ+ソース領域７からＮ-オフセットドレイン領域３のソース側部分に至る表面上に形成されている。ゲート電極１０はゲート絶縁膜９上に、基板表面に対して平行に形成されており、さらにトレンチ２の上まで伸長されている。層間絶縁膜１１はゲート電極１０およびトレンチ２の上部を覆っている。ソース電極１２はＰベース領域６およびＮ+ソース領域７に電気的に接続しており、層間絶縁膜１１の表面に沿ってトレンチ２の上まで、基板表面に対して平行に伸長されている。ドレイン電極１３はＮ+ドレイン領域８に電気的に接続しており、層間絶縁膜１１の表面に沿ってトレンチ２の上まで、基板表面に対して平行に伸長されている。ソース電極１２とドレイン電極１３とは当然のことながら離れており、絶縁されている。パッシベーション膜１４は半導体装置全体を被覆している。モールド樹脂１５は、上述した構成の半導体装置を気密封止する。
【００１４】
ここで、一例として、半導体基板１の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さをともに２０μｍとし、トレンチ２の側面と基板表面とがなす角を９０°とする。また、Ｎ-オフセットドレイン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセットドレイン領域３の深さを６μｍ程度とする。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量をそれぞれ５μｍ、１０μｍおよび５μｍとする。このように構成されたゲート電極１０、ソース電極１２およびドレイン電極１３はいずれもフィールドプレートとしての機能を有する。この半導体装置の耐圧は８００Ｖ程度となる。
【００１５】
上述した構成の半導体装置では、Ｎ-オフセットドレイン領域３の、ソース側のトレンチ側面付近において、ゲート電極１０の伸長によるフィールドプレート効果とともに、Ｐベース領域６およびＰウェル領域５によるＮ-オフセットドレイン領域３の空乏化が促進されるので、そこでの電界集中が緩和される。また、上述した寸法関係の場合、デバイスピッチは４０μｍ程度となる。したがって、デバイスピッチの縮小と、フィールドプレートによるＮ-オフセットドレイン領域３の高濃度化により、単位面積あたりのオン抵抗が従来の１／２程度に改善される。
【００１６】
つぎに、図１に示す構成の半導体装置の製造方法について説明する。比抵抗が１００ΩｃｍのＰ型半導体基板１の表面部分に、図示しないロジック部のＰウェルと共通のディメンションを有するＰウェル領域５を形成する。このＰウェル領域５の表面部分にフォトエッチング技術により、幅２０μｍで深さ２０μｍのトレンチ２を形成し、Ｎ型のドープドポリシリコンを堆積させた後、熱処理をしてドープドポリシリコン中のＮ型の不純物をトレンチ２の内面から拡散させ、トレンチ２の側面および底面に均等に表面濃度が５×１０15〜５×１０16ｃｍ-3で、拡散深さ（ｘｊ）が６μｍ程度のＮ-オフセットドレイン領域３を形成する。つづいて、ポリシリコンをエッチング除去し、トレンチ２に絶縁物４となる酸化膜を堆積する。
【００１７】
その後、ゲート絶縁膜９を形成し、その上にポリシリコンを堆積しフォトエッチング技術によりゲート電極１０を形成する。このゲート電極１０のドレイン側の端はトレンチ２上に５μｍ張り出して形成される。ゲート電極１０のもう一方の端部（ソース側の端部）によるセルフアラインで、Ｐウェル領域５の表面部分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｐベース領域６が、Ｎ+ソース領域７の底部及び側面を囲む。Ｎ+ソース領域７と同時、または別々にトレンチ２の反対側のＮ-オフセットドレイン領域３の表面部分にＮ+ドレイン領域８を形成する。層間絶縁膜１１を堆積した後、ソース電極１２をトレンチ２上に１０μｍ張り出して形成し、またドレイン電極１３をトレンチ２上に５μｍ張り出して形成する。最後に、プラズマ窒化膜よりなるパッシベーション膜１４を被着し、モールド樹脂中に封入する。従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ２の形成工程およびトレンチ２を埋める絶縁物４の充填工程が増えるだけで、特に困難な工程はない。
【００１８】
上述した実施の形態１によれば、ゲート電極１０、ソース電極１２およびドレイン電極１３がフィールドプレートとしての機能を有するため、バルク内部の電界が緩和され、８００Ｖの高耐圧を有する半導体装置が得られる。また、実施の形態１によれば、フィールドプレートの効果により、オフセットドレイン領域３を高濃度化することができるので、耐圧と単位面積あたりのオン抵抗のトレードオフを改善することができる。また、実施の形態１によれば、工数を大幅に増大させることなく、８００Ｖの高耐圧を有する半導体装置を得ることができる。また、実施の形態１によれば、トレンチ２上でのソース電極１２とドレイン電極１３との間の距離が５μｍに狭まるので、モールド樹脂１５中のイオンがＮ-オフセットドレイン領域３に与える影響を遮断することができる。
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図である。実施の形態２は、実施の形態１のトレンチ２の代わりに、トレンチ１０２を、その側面と基板表面とがおおよそ７５°の角度をなすように形成したものである。特に限定しないが、一例として数値を挙げれば、たとえばトレンチ１０２の、基板表面における幅は２０μｍであり、深さは２０μｍである。トレンチ１０２の幅は底面に向かって徐々に狭くなる。また、半導体基板１の比抵抗を１００Ωｃｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃｍ-3とする。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ１０２上への張り出し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、これらの電極をフィールドプレートとして機能させる。
【００１９】
このような寸法関係の場合、実施の形態２の半導体装置の耐圧は７００Ｖ程度となる。また、デバイスピッチは４０μｍ程度となり、デバイスピッチの縮小と、フィールドプレートによるＮ-オフセットドレイン領域３の高濃度化により、単位面積あたりのオン抵抗が従来の１／２程度になる。実施の形態２のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２０】
上述した実施の形態２によれば、実施の形態１と同様に、ゲート電極１０、ソース電極１２およびドレイン電極１３がフィールドプレートとしての機能を有するため、バルク内部の電界が緩和され、７００Ｖの高耐圧を有する半導体装置が得られる。また、実施の形態２によれば、フィールドプレートの効果により、オフセットドレイン領域３を高濃度化することができるので、耐圧と単位面積あたりのオン抵抗のトレードオフを改善することができる。また、実施の形態２によれば、実施の形態１と同様のプロセスにより製造できるため、工数を大幅に増大させることなく、７００Ｖの高耐圧を有する半導体装置を得ることができる。また、実施の形態２によれば、トレンチ１０２上でのソース電極１２とドレイン電極１３との間の距離が５μｍに狭まるので、モールド樹脂１５中のイオンがＮ-オフセットドレイン領域３に与える影響を遮断することができる。
実施の形態３．
図３は、本発明の実施の形態３にかかる半導体装置の要部を示す縦断面図である。実施の形態３は、実施の形態１のトレンチ２の代わりに、トレンチ２０２を、その側面と基板表面とがおおよそ６０°の角度をなすように形成したものである。特に限定しないが、一例として数値を挙げれば、たとえばトレンチ２０２の、基板表面における幅は２０μｍであり、深さは２０μｍである。トレンチ２０２の幅は底に向かって徐々に狭くなり、底面となる部分はまったくないか、またはほとんどない。また、半導体基板１の比抵抗を１００Ωｃｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃｍ-3とする。
【００２１】
また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２０２上への張り出し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、これらの電極をフィールドプレートとして機能させる。このような寸法関係の場合、実施の形態３の半導体装置の耐圧は６００Ｖ程度となる。ここで、耐圧が実施の形態１および実施の形態２よりも低いのは、Ｎ-オフセットドレイン領域３の長さがそれらよりも短いからである。また、デバイスピッチは４０μｍ程度となり、デバイスピッチの縮小と、フィールドプレートによるＮ-オフセットドレイン領域３の高濃度化により、単位面積あたりのオン抵抗が従来の１／２程度になる。実施の形態３のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２２】
上述した実施の形態３によれば、実施の形態１と同様に、ゲート電極１０、ソース電極１２およびドレイン電極１３がフィールドプレートとしての機能を有するため、バルク内部の電界が緩和され、６００Ｖの高耐圧を有する半導体装置が得られる。また、実施の形態３によれば、フィールドプレートの効果により、オフセットドレイン領域３を高濃度化することができるので、耐圧と単位面積あたりのオン抵抗のトレードオフを改善することができる。また、実施の形態３によれば、実施の形態１と同様のプロセスにより製造できるため、工数を大幅に増大させることなく、６００Ｖの高耐圧を有する半導体装置を得ることができる。また、実施の形態３によれば、トレンチ２０２上でのソース電極１２とドレイン電極１３との間の距離が５μｍに狭まるので、モールド樹脂１５中のイオンがＮ-オフセットドレイン領域３に与える影響を遮断することができる。
実施の形態４．
図４は、本発明の実施の形態４にかかる半導体装置の要部を示す縦断面図である。実施の形態４は、実施の形態１のＰウェル領域５をなくし、その代わりに半導体基板１上に均一なＰエピタキシャル成長層１０５を設け、そのＰエピタキシャル成長層１０５中にトレンチ２およびＮ-オフセットドレイン領域３を形成したものである。一例として数値を挙げれば、Ｐエピタキシャル成長層１０５の濃度は２×１０14〜２×１０15ｃｍ-3程度である。トレンチ２の側面と基板表面とのなす角は９０°であってもよい。
【００２３】
この場合、たとえば、トレンチ２の幅および深さは２０μｍであってもよい。あるいは、トレンチ２の側面と基板表面とのなす角は、実施の形態２のようにおおよそ７５°でもよいし、実施の形態３のようにおおよそ６０°でもよい。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量は、特に限定しないが、たとえばそれぞれ５μｍ、１０μｍおよび５μｍであってもよい。実施の形態４のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２４】
上述した実施の形態４によれば、実施の形態１と同様の効果に加えて、Ｎ-オフセットドレイン領域３の、ソース側のトレンチ側面付近での空乏化がより一層促進され、さらにＮ-オフセットドレイン領域３の高濃度化が可能となる。したがって、耐圧を保ったまま、単位面積あたりのオン抵抗をより一層低減することができる。
実施の形態５．
図５は、本発明の実施の形態５にかかる半導体装置の要部を示す縦断面図である。実施の形態５は、実施の形態１のＰウェル領域５の代わりに、Ｐウェル領域２０５を、Ｎ-オフセットドレイン領域３を囲むように形成したものである。一例として数値を挙げれば、トレンチ２の側面と基板表面とのなす角は９０°であってもよい。この場合、たとえば、トレンチ２の幅および深さは２０μｍであってもよい。あるいは、トレンチ２の側面と基板表面とのなす角は、実施の形態２のようにおおよそ７５°でもよいし、実施の形態３のようにおおよそ６０°でもよい。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量は、特に限定しないが、たとえばそれぞれ５μｍ、１０μｍおよび５μｍであってもよい。実施の形態５のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２５】
上述した実施の形態５によれば、実施の形態１と同様の効果に加えて、Ｎ-オフセットドレイン領域３の全体において空乏化が促進され、さらにＮ-オフセットドレイン領域３の高濃度化が可能となる。したがって、耐圧を保ったまま、単位面積あたりのオン抵抗をより一層低減することができる。
実施の形態６．
図６は、本発明の実施の形態６にかかる半導体装置の要部を示す縦断面図である。実施の形態６は、トレンチ２のドレイン側の側面と、これと隣り合う別のトレンチ２のドレイン側の側面との間にはＮ-オフセットドレイン領域３のみが存在する構成としたものである。これに対して、実施の形態１では、トレンチ２のドレイン側の側面と、これと隣り合う別のトレンチ２のドレイン側の側面との間にはＮ-オフセットドレイン領域３の他に、半導体基板１が存在する。実施の形態６において一例として数値を挙げれば、トレンチ２の側面と基板表面とのなす角は９０°であってもよい。
【００２６】
この場合、たとえば、トレンチ２の幅および深さは２０μｍであってもよい。あるいは、トレンチ２の側面と基板表面とのなす角は、実施の形態２のようにおおよそ７５°でもよいし、実施の形態３のようにおおよそ６０°でもよい。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量は、特に限定しないが、たとえばそれぞれ５μｍ、１０μｍおよび５μｍであってもよい。実施の形態６のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２７】
上述した実施の形態６によれば、実施の形態１と同様の効果に加えて、Ｎ+ドレイン領域８の幅が小さくなるので、デバイスピッチをさらに縮小することができる。したがって、耐圧を保ったまま、単位面積あたりのオン抵抗をより一層低減することができる。
実施の形態７．
図７は、本発明の実施の形態７にかかる半導体装置の要部を示す縦断面図である。実施の形態７は、実施の形態６と同様にトレンチ２のドレイン側の側面と、これと隣り合う別のトレンチ２のドレイン側の側面との間をＮ-オフセットドレイン領域３のみで構成するとともに、Ｎ-オフセットドレイン領域３の、トレンチ２内の絶縁物４と接する表面部分にＰ-電界緩和層１６を形成したものである。一例として数値を挙げれば、Ｐ-電界緩和層１６の表面濃度は１×１０16〜１×１０17ｃｍ-3程度である。トレンチ２の側面と基板表面とのなす角は９０°であってもよい。
【００２８】
この場合、たとえば、トレンチ２の幅および深さは２０μｍであってもよい。あるいは、トレンチ２の側面と基板表面とのなす角は、実施の形態２のようにおおよそ７５°でもよいし、実施の形態３のようにおおよそ６０°でもよい。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量は、特に限定しないが、たとえばそれぞれ５μｍ、１０μｍおよび５μｍであってもよい。実施の形態７のその他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２９】
上述した実施の形態７によれば、実施の形態１と同様の効果に加えて、つぎの効果も得られる。すなわち、図７にＡ−Ａで示すトレンチ２のソース側における不純物濃度のプロファイルは、図８に示すようにＰ-／Ｎ-／Ｐ-／Ｎ-／Ｐ-の５層構造となる。また、図７にＢ−Ｂで示すトレンチ２のドレイン側における不純物濃度のプロファイルは、図９に示すようにＰ-／Ｎ-／Ｐ-の３層構造となる。したがって、ＲＥＳＵＲＦ効果により互いに空乏層を伸ばしあうため、耐圧を維持しながら、それぞれの拡散層を高濃度化することができるので、Ｎ-オフセットドレイン領域３の濃度をより一層高濃度化することができる。それによって、単位面積あたりのオン抵抗をより一層低減させることができる。なお、同様の効果は他の実施の形態においても得られる。たとえば、実施の形態１では、不純物濃度のプロファイルはソース側およびドレイン側の両方ともＮ-／Ｐ-／Ｎ-の３層構造となる。
実施の形態８．
図１０は、本発明の実施の形態８にかかる半導体装置の要部を示す縦断面図である。この半導体装置は、Ｐ型の半導体基板１、トレンチ２、ドレインドリフト領域となるＮ-オフセットドレイン領域３、トレンチ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物よりなるゲート絶縁膜９、ポリシリコンよりなるゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４、モールド樹脂１５、およびフィールドプレートとなる導電体２１を備えており、横型トレンチＭＯＳＦＥＴを構成する。
【００３０】
半導体基板１の表面部分に絶縁物４で充填されたトレンチ２が形成され、そのトレンチ２の周囲を囲むようにＮ-オフセットドレイン領域３が設けられている。また、トレンチ２のソース側にＰウェル領域５、Ｐベース領域６およびＮ+ソース領域７があり、一方、トレンチ２のドレイン側にＮ+ドレイン領域８がある。また、ゲート絶縁膜９上のゲート電極１０はトレンチ２の上まで伸長しており、同様に、ソース電極１２およびドレイン電極１３も層間絶縁膜１１上でトレンチ２の上まで伸長している。そして、その上をパッシベーション膜１４が被覆し、モールド樹脂１５が保護している構成は、図１に示す実施の形態１と同じである。導電体２１は、トレンチ２内を埋める絶縁物４の中で、トレンチ２の側面および底面から離れて、すなわちＮ-オフセットドレイン領域３から離れて設けられている。この導電体２１は、層間絶縁膜１１を貫通するコンタクト部２２を介して、たとえばソース電極１２に電気的に接続されている。
【００３１】
ここで、一例として、半導体基板１の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さをともに２０μｍとし、トレンチ２の側面と基板表面とがなす角を９０°とする。また、導電体２１をたとえばポリシリコンで作製し、トレンチ２の、ソース側の側面およびドレイン側の側面からそれぞれ４μｍ程度および１５μｍ程度離すとともに、トレンチ２の底面から１０μｍ程度離す。また、Ｎ-オフセットドレイン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセットドレイン領域３の深さを６μｍ程度とする。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量をそれぞれ２μｍ程度、１０μｍおよび５μｍとする。この半導体装置の耐圧は７００Ｖ程度となる。
【００３２】
上述した構成の半導体装置では、導電体２１のフィールドプレート効果により、Ｎ-オフセットドレイン領域３の、ソース側のトレンチ側面付近が空乏化されるので、そこでの電界集中が緩和される。また、上述した寸法関係の場合、デバイスピッチは４０μｍ程度となる。したがって、デバイスピッチの縮小と、フィールドプレートによるＮ-オフセットドレイン領域３の高濃度化により、単位面積あたりのオン抵抗が従来の１／２程度に改善される。
【００３３】
フィールドプレート効果により電解集中が緩和されることから、例えば図１７に示すようにゲート電極１０’をトレンチ２の上に伸長しない配置とすることもできる。
つぎに、図１０に示す構成の半導体装置の製造方法について説明する。半導体基板１の表面部分に、Ｐウェル領域５およびトレンチ２を形成し、トレンチ２内に堆積させたドープドポリシリコンからの不純物拡散によりＮ-オフセットドレイン領域３を形成した後、トレンチ２内のポリシリコンを除去し、トレンチ２内を絶縁物４で埋める工程までは上述した実施の形態１と同じである。トレンチ２内を絶縁物４で埋めた後、その絶縁物４の表面部分にフォトエッチング技術により、幅おおよそ１μｍで深さおおよそ１０μｍのトレンチを形成し、そのトレンチ内にポリシリコンを充填して導電体２１とする。
【００３４】
その後、ゲート絶縁膜９を形成し、その上にポリシリコンを堆積しフォトエッチング技術によりゲート電極１０を形成する。ゲート電極１０のソース側の端部によるセルフアラインで、Ｐウェル領域５の表面部分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｎ+ソース領域７と同時、または別々にトレンチ２の反対側のＮ-オフセットドレイン領域３の表面部分にＮ+ドレイン領域８を形成する。層間絶縁膜１１を堆積し、その層間絶縁膜１１にコンタクトホールを開口させた後、ソース電極１２をトレンチ２上に１０μｍ張り出して形成する。ソース電極１２を形成するための金属層の積層時にコンタクトホール内に堆積した金属によりコンタクト部２２ができ、ソース電極１２と導電体２１とが電気的に接続される。
【００３５】
また、ドレイン電極１３をトレンチ２上に５μｍ張り出して形成する。最後に、プラズマ窒化膜よりなるパッシベーション膜１４を被着し、それをモールド樹脂中に封入する。従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ２の形成工程、トレンチ２を埋める絶縁物４の充填工程、絶縁物４にトレンチを形成する工程、およびそのトレンチを導電体で埋める工程が増えるだけで、特に困難な工程はない。
【００３６】
上述した実施の形態８によれば、フィールドプレートとなる導電体２１が設けられているため、バルク内部の電界が緩和され、７００Ｖの高耐圧を有する半導体装置が得られる。また、実施の形態８によれば、フィールドプレートの効果により、オフセットドレイン領域３を高濃度化することができるので、耐圧と単位面積あたりのオン抵抗のトレードオフを改善することができる。また、実施の形態８によれば、工数を大幅に増大させることなく、７００Ｖの高耐圧を有する半導体装置を得ることができる。また、実施の形態８によれば、トレンチ２上でのソース電極１２とドレイン電極１３との間の距離が５μｍに狭まるので、モールド樹脂１５中のイオンがＮ-オフセットドレイン領域３に与える影響を遮断することができる。
【００３７】
なお、図１１に示すように、半導体基板１の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さをそれぞれ１０μｍおよび２５μｍとし、トレンチ２の側面と基板表面とがなす角を９０°とし、導電体２１を、トレンチ２の、ソース側の側面、ドレイン側の側面および底面からそれぞれ２μｍ、７μｍおよび１５μｍ離す。また、Ｎ-オフセットドレイン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセットドレイン領域３の深さを６μｍ程度とする。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量をそれぞれ１μｍ、５μｍおよび４μｍとする。この場合の半導体装置の耐圧は７００Ｖ程度である。したがって、このような寸法にすることによって、耐圧７００Ｖを保持しつつ、デバイスピッチが３０μｍ程度となるため、単位面積あたりのオン抵抗が従来の１／３程度に改善される。
実施の形態９．
図１２は、本発明の実施の形態９にかかる半導体装置の要部を示す縦断面図である。実施の形態９は、トレンチ２のドレイン側の側面と、これと隣り合う別のトレンチ２のドレイン側の側面との間にはＮ-オフセットドレイン領域３のみが存在する構成としたものである。これに対して、実施の形態８では、トレンチ２のドレイン側の側面と、これと隣り合う別のトレンチ２のドレイン側の側面との間にはＮ-オフセットドレイン領域３の他に、半導体基板１が存在する。
【００３８】
実施の形態９において一例として数値を挙げれば、トレンチ２の幅および深さはそれぞれ１０μｍおよび２５μｍであり、トレンチ２の側面と基板表面とのなす角は９０°であり、導電体２１は、トレンチ２の、ソース側の側面、ドレイン側の側面および底面からそれぞれ２μｍ、７μｍおよび１０μｍ離れている。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量はそれぞれ１μｍ、５μｍおよび４μｍである。実施の形態９のその他の構成は実施の形態８と同じであるので、実施の形態８と同じ構成については同一の符号を付して説明を省略する。
【００３９】
上述した実施の形態９によれば、実施の形態８と同様の効果に加えて、つぎのような効果が得られる。すなわち、図１２に示すように、複数個のデバイスがソースからドレインのデバイスピッチの対称形をなすように形成された場合に、Ｎ-オフセットドレイン領域３の、Ｎ+ドレイン領域８の下側部分は隣り合う２個のトレンチ２，２によって挟まれた構成となり、かつフィールドプレートとなる導電体２１がソース電極１２に電気的に接続されているため、Ｎ-オフセットドレイン領域３の、Ｎ+ドレイン領域８の下側部分は両側から空乏化されることになる。したがって、Ｎ-オフセットドレイン領域３の、Ｎ+ドレイン領域８の下側部分をより高濃度化することができるので、オン抵抗をさらに低減することができる。ソース側についても同様に、空乏層を広げる方向であるため、Ｎ-オフセットドレイン領域３のソース側部分をより高濃度化することができる。
実施の形態１０．
図１３は、本発明の実施の形態１０にかかる半導体装置の要部を示す縦断面図である。実施の形態１０は、実施の形態８のフィールドプレートとなる導電体２１の代わりに、フィールドプレートとして下端が狭くなるように側面が傾斜した形状の導電体１２１を設けたものである。一例として数値を挙げれば、トレンチ２の幅および深さはともに２０μｍであり、トレンチ２の側面と基板表面とのなす角は９０°である。また、導電体１２１は、その上端において、トレンチ２の、ソース側の側面およびドレイン側の側面からそれぞれ２μｍおよび１３μｍ離れており、かつその下端において、トレンチ２の、ソース側の側面から４μｍ離れている。さらに、導電体１２１はトレンチ２の底面から１０μｍ離れている。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量はそれぞれ２μｍ、１０μｍおよび５μｍである。実施の形態１０のその他の構成は実施の形態８と同じであるので、実施の形態８と同じ構成については同一の符号を付して説明を省略する。
【００４０】
上述した実施の形態１０によれば、実施の形態８と同様の効果に加えて、フィールドプレートとなる導電体１２１が、その下端に向かって狭くなる形状をなしていることによって、Ｎ-オフセットドレイン領域３のソース側端部の電界を緩和することができるという効果が得られる。
実施の形態１１．
図１４は、本発明の実施の形態１１にかかる半導体装置の要部を示す縦断面図である。実施の形態１１は、実施の形態８の半導体装置において、トレンチ２を埋める絶縁物４内に第２のフィールドプレートとなる導電体３１をさらに設け、この導電体３１をコンタクト部３２を介してドレイン電極１３に電気的に接続したものである。一例として数値を挙げれば、トレンチ２の幅および深さはともに２０μｍであり、トレンチ２の側面と基板表面とのなす角は９０°である。また、ソース電極１２に電気的に接続された導電体２１は、トレンチ２の、ソース側の側面および底面からそれぞれ４μｍおよび１０μｍ離れている。
【００４１】
第２のフィールドプレートとなる導電体３１は、トレンチ２の、ドレイン側の側面および底面からそれぞれ４μｍおよび１０μｍ離れている。そして、導電体２１ともう一方の導電体３１との間の距離は１０μｍである。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量はそれぞれ２μｍ、１０μｍおよび５μｍである。実施の形態１１のその他の構成は実施の形態８と同じであるので、実施の形態８と同じ構成については同一の符号を付して説明を省略する。
【００４２】
上述した実施の形態１１によれば、実施の形態８と同様の効果に加えて、第２のフィールドプレート（導電体３１）がドレイン電極１３に電気的に接続されているため、Ｎ+ドレイン領域８の端部の電界を緩和することができるという効果が得られる。
実施の形態１２．
図１５は、本発明の実施の形態１２にかかる半導体装置の要部を示す縦断面図である。実施の形態１２は、実施の形態８の半導体装置において、トレンチ２を埋める絶縁物４内にさらに別のフィールドプレートとなる導電体２３を設け、この導電体２３をコンタクト部２４を介してソース電極１２に電気的に接続したものである。つまり、実施の形態１２では、ソース電極１２に複数、たとえば２個のフィールドプレートとなる導電体２１，２３を電気的に接続した構成となっている。そして、２個の導電体２１，２３のうち、よりソース側に位置する導電体２１の方が、もう一方の導電体２３よりもトレンチ２の底面から離れている。一例として数値を挙げれば、トレンチ２の幅および深さはともに２０μｍであり、トレンチ２の側面と基板表面とのなす角は９０°である。
【００４３】
また、２個の導電体２１，２３のうちよりソース側に位置する導電体２１は、トレンチ２の、ソース側の側面および底面からそれぞれ１μｍおよび１５μｍ離れている。この導電体２１よりもトレンチ２の中央よりの導電体２３は、トレンチ２の、ドレイン側の側面および底面からそれぞれ１６μｍおよび８μｍ離れている。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量はそれぞれ１μｍ、１０μｍおよび５μｍである。実施の形態１２のその他の構成は実施の形態８と同じであるので、実施の形態８と同じ構成については同一の符号を付して説明を省略する。
【００４４】
上述した実施の形態１２によれば、実施の形態８と同様の効果に加えて、ソース電極１２に２個の導電体２１，２３が電気的に接続された２段フィールドプレート構成となるため、１段目のフィールドプレート（導電体２１）をトレンチ２の、ソース側の側面により近づけることができるので、ソース側の電界およびドレイン側の電界の両方を効果的に緩和することができる。
実施の形態１３．
図１６は、本発明の実施の形態１３にかかる半導体装置の要部を示す縦断面図である。実施の形態１３は、実施の形態８の導電体２１およびコンタクト部２２をなくし、トレンチ２を埋める絶縁物４内にフィールドプレートとなる導電体２２１を設け、この導電体２２１をゲート電極１０に電気的に接続したものである。一例として数値を挙げれば、トレンチ２の幅および深さはともに２０μｍであり、トレンチ２の側面と基板表面とのなす角は９０°である。また、導電体２２１は、トレンチ２の、ソース側の側面、ドレイン側の側面および底面からそれぞれ４μｍ、１５μｍおよび１０μｍ離れている。また、ゲート電極１０、ソース電極１２およびドレイン電極１３の、トレンチ２上への張り出し量はそれぞれ２μｍ、１０μｍおよび５μｍである。
【００４５】
実施の形態１３のその他の構成は実施の形態８と同じであるので、実施の形態８と同じ構成については同一の符号を付して説明を省略する。実施の形態１３の半導体装置を製造するにあたっては、ゲート電極１０を形成するためにポリシリコンを積層させる際に、そのポリシリコンを、トレンチ２内の絶縁物４に形成したトレンチ内にも堆積させ、それによって導電体２２１をゲート電極１０と同時に形成すればよい。
【００４６】
上述した実施の形態１３によれば、実施の形態８と同様の効果に加えて、ポリシリコンよりなる導電体２２１がゲート電極１０と同時に形成されるので、ゲート電極１０の形成工程の他に、導電体２２１を形成する工程を追加する必要がないので、工程を簡略化することができるという効果が得られる。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、実施の形態１〜実施の形態７と実施の形態８〜実施の形態１３を任意に組み合わせることができる。また、実施の形態１〜実施の形態７において、トレンチ側面と基板表面とのなす角度は６０°、７５°または９０°に限らず、３０°〜９０°の角度であればよい。
【００４７】
【発明の効果】
本発明によれば、ソース電極およびドレイン電極がフィールドプレートとしての機能を有するため、バルク内部の電界が緩和され、高耐圧化が実現されるとともに、このフィールドプレートの効果により、オフセットドレイン領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。また、トレンチ上方におけるソース電極とドレイン電極との間の距離が狭まるので、モールド樹脂中のイオンの影響を遮断することができる。また、従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工程およびトレンチを埋める絶縁物の充填工程を追加するだけでよいため、工数を大幅に増大させることなく、２００Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥＴを構成する半導体装置が得られる。
【００４８】
別の発明によれば、トレンチ内部に絶縁物を介してフィールドプレートとなる導電体が設けられているため、オフ耐圧が向上する。また、フィールドプレートがあることによって、オフセットドレイン領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。また、従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工程、トレンチを埋める絶縁物の充填工程、その絶縁物にトレンチを形成する工程、およびそのトレンチを導電体で埋める工程を追加するだけでよいため、工数を大幅に増大させることなく、２００Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥＴを構成する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す縦断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図である。
【図３】本発明の実施の形態３にかかる半導体装置の要部を示す縦断面図である。
【図４】本発明の実施の形態４にかかる半導体装置の要部を示す縦断面図である。
【図５】本発明の実施の形態５にかかる半導体装置の要部を示す縦断面図である。
【図６】本発明の実施の形態６にかかる半導体装置の要部を示す縦断面図である。
【図７】本発明の実施の形態７にかかる半導体装置の要部を示す縦断面図である。
【図８】図７にＡ−Ａで示すトレンチのソース側における不純物濃度のプロファイルを示す概略図である。
【図９】図７にＢ−Ｂで示すトレンチのドレイン側における不純物濃度のプロファイルを示す概略図である。
【図１０】本発明の実施の形態８にかかる半導体装置の要部を示す縦断面図である。
【図１１】本発明の実施の形態８にかかる半導体装置の他の例の要部を示す縦断面図である。
【図１２】本発明の実施の形態９にかかる半導体装置の要部を示す縦断面図である。
【図１３】本発明の実施の形態１０にかかる半導体装置の要部を示す縦断面図である。
【図１４】本発明の実施の形態１１にかかる半導体装置の要部を示す縦断面図である。
【図１５】本発明の実施の形態１２にかかる半導体装置の要部を示す縦断面図である。
【図１６】本発明の実施の形態１３にかかる半導体装置の要部を示す縦断面図である。
【図１７】本発明の実施の形態８にかかる半導体装置の他の例の要部を示す縦断面図である。
【符号の説明】
１  半導体基板
２，１０２，２０２  トレンチ
３  Ｎ-オフセットドレイン領域（ドレインドリフト領域）
４  絶縁物
５，２０５  ウェル領域
６  ベース領域
７  ソース領域
８  ドレイン領域
９  ゲート絶縁膜
１０，１０’  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
１４  パッシベーション膜
１５  モールド樹脂
１６  電界緩和層
２１，１２１，２２１  フィールドプレートとなる導電体
３１  第２のフィールドプレートとなる導電体
１０５  エピタキシャル成長層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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