(57)【特許請求の範囲】
【請求項１】
シリコン基板上にＭＯＳ構造を形成する方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造のソース及びドレイン領域上と前記ＭＯＳ構造のポリシリコン・ゲート電極上に形成されており、
ａ）前記ＭＯＳ構造の頂部表面の上にコバルト層を形成するステップと、
ｂ）前記コバルト層を酸素を生じる気体に露出することなく、前記コバルト層上にチタン層を形成するステップと、
ｃ）前記チタン層を酸素を生じる気体に露出することなく、前記チタン層上に窒化チタン層を形成するステップと、
ｄ）前記ＭＯＳ構造を第１の温度でアニーリングして、前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領域と前記ポリシリコン・ゲート電極との上にケイ化コバルトを形成するステップと、
ｅ）前記アニーリングのステップの後で、前記ＭＯＳ構造のコバルト層、チタン層、及び、窒化チタン層のそれぞれから、未反応のコバルト、チタン及び窒化チタンのそれぞれを除去するステップと、
ｆ）前記未反応のコバルト、チタン及び窒化チタンを除去するステップの後で、前記第１の温度よりも高い第２の温度で前記ＭＯＳ構造をアニーリングすることによって、前記第１の温度において前記ＭＯＳ構造をアニーリングするステップの結果形成されたケイ化コバルトを、高温のケイ化コバルトに変換するステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１記載の方法において、前記ＭＯＳ構造が当初にアニーリングされる前記第１の温度は、約３５０℃から約６００℃の範囲の温度を含むことを特徴とする方法。
【請求項３】
請求項１記載の方法において、前記ＭＯＳ構造が後でアニーリングされる前記第２の温度は、約７００℃又はそれより高い温度範囲を含むことを特徴とする方法。
【請求項４】
シリコン基板上にＭＯＳ構造を形成する方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造のソース及びドレイン領域上と前記ＭＯＳ構造のポリシリコン・ゲート電極上に形成され、前記ポリシリコン・ゲート電極上に形成されたケイ化コバルトの厚さが一様であり、
ａ）前記ＭＯＳ構造の頂部表面の上にコバルト層を形成するステップと、
ｂ）前記コバルト層を酸素を生じる気体に露出することなく、前記コバルト層上にチタン層を形成するステップと、
ｃ）前記チタン層を酸素を生じる気体に露出することなく、前記チタン層上に窒化チタン層を形成するステップと、
ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの範囲の第１の温度でアニーリングして、前記チタン層を酸素を生じる気体に露出させることなく、前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領域と前記ポリシリコン・ゲート電極との上に低温ケイ化コバルトを形成するステップと、
ｅ）前記第１の温度でのアニーリングのステップの後に、前記ＭＯＳ構造から、未反応のコバルト、並びに、チタンを含むすべての物質を除去し、前記ＭＯＳ構造の前記頂部表面の上で、実質的に、前記ＭＯＳ構造を前記第１の温度でアニーリングする前記ステップの結果形成された前記ケイ化コバルトだけを残すステップと、
ｆ）前記未反応のコバルト、並びに、チタンを含むすべての物質を除去するステップの後で、前記ＭＯＳ構造を約７００℃又はそれより高い第２の温度でアニーリングすることによって、前記第１の温度で前記ＭＯＳ構造をアニーリングするステップの結果として形成されたケイ化コバルトを高温のケイ化コバルトに変換するステップと、
を含むことを特徴とする方法。
【請求項５】
請求項４記載の方法において、前記コバルト層を前記ＭＯＳ構造上に形成するステップは、少なくとも約３０Åのコバルトを前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領域とポリシリコン・ゲート電極との上にスパッタリングするステップを更に含むことを特徴とする方法。
【請求項６】
請求項４記載の方法において、前記コバルト層を前記ＭＯＳ構造上に形成するステップは、少なくとも約１００Åのコバルトを前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領域とポリシリコン・ゲート電極との上にスパッタリングするステップを更に含むことを特徴とする方法。
【請求項７】
請求項４記載の方法において、前記チタン層を前記コバルト層の上に形成するステップは、少なくとも１０Åのチタンを前記コバルト層の上にスパッタリングするステップを含むことを特徴とする方法。
【請求項８】
請求項４記載の方法において、前記チタン層を前記コバルト層の上に形成するステップは、少なくとも５０Åのチタンを前記コバルト層の上にスパッタリングするステップを含むことを特徴とする方法。
【請求項９】
請求項４記載の方法において、前記窒化チタン層を前記チタン層の上に形成するステップは、少なくとも１０Åの窒化チタンを前記チタン層の上にスパッタリングするステップを更に含むことを特徴とする方法。
【請求項１０】
請求項４記載の方法において、前記窒化チタン層を前記チタン層の上に形成するステップは、少なくとも５０Åの窒化チタンを前記チタン層の上にスパッタリングするステップを更に含むことを特徴とする方法。
【請求項１１】
請求項４記載の方法において、前記窒化チタン層を前記チタン層の上に形成するステップは、チタン・スパッタリング・ターゲットと窒素の気体源とを用いて、前記窒化チタンを前記チタン層の上に反応性スパッタリングするステップを更に含むことを特徴とする方法。
【請求項１２】
請求項４記載の方法において、前記第１のアニーリング温度で前記ＭＯＳ構造をアニーリングするステップは、前記ＭＯＳ構造を前記第１の温度で１０秒から約１２０秒の間アニーリングするステップを更に含むことを特徴とする方法。
【請求項１３】
請求項４記載の方法において、前記第１のアニーリング温度で前記ＭＯＳ構造をアニーリングするステップは、前記ＭＯＳ構造を前記第１の温度で１０秒から約６０秒の間アニーリングするステップを更に含むことを特徴とする方法。
【請求項１４】
請求項４記載の方法において、未反応のコバルト、並びに、チタンを含むすべての物質を除去するステップは、前記第１の温度でのアニーリングの間に前記基板上に形成されたすべてのコバルト化合物をケイ化コバルトを除いて除去するステップを更に含むことを特徴とする方法。
【請求項１５】
請求項４記載の方法において、前記ＭＯＳ構造を前記第２のアニーリング温度でアニーリングするステップは、前記ＭＯＳ構造を前記第２の温度で１０秒から約１２０秒の間アニーリングするステップを更に含むことを特徴とする方法。
【請求項１６】
請求項４記載の方法において、前記ＭＯＳ構造を前記第２のアニーリング温度でアニーリングするステップは、前記ＭＯＳ構造を前記第２の温度で１０秒から約６０秒の間アニーリングするステップを更に含むことを特徴とする方法。
【請求項１７】
シリコン基板上にＭＯＳ構造を形成する方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造のソース及びドレイン領域上と前記ＭＯＳ構造のポリシリコン・ゲート電極上とに形成され、前記ポリシリコン・ゲート電極上に形成されたケイ化コバルトの厚さが一様であり、
ａ）前記ＭＯＳ構造の頂部表面の上に少なくとも約３０Åのコバルト層をスパッタリングするステップと、
ｂ）前記コバルト層を酸素を生じる気体に露出することなく、前記コバルト層上に少なくとも約１０Åのチタン層をスパッタリングするステップと、
ｃ）前記チタン層を酸素を生じる気体に露出することなく、前記チタン層上に少なくとも約１０Åの窒化チタン層をスパッタリングするステップと、
ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの範囲の第１の温度で約１０秒から約１２０秒の間アニーリングして、前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領域と前記ポリシリコン・ゲート電極との上に低温ケイ化コバルトを形成するステップと、
ｅ）前記第１の温度でのアニーリングのステップの後に、前記ＭＯＳ構造から、未反応のコバルト、並びに、チタンを含むすべての物質を除去し、前記ＭＯＳ構造の前記頂部表面の上で、実質的に、前記ＭＯＳ構造を前記第１の温度でアニーリングする前記ステップの結果形成された前記ケイ化コバルトだけを残すステップと、
ｆ）前記未反応のコバルト、並びに、チタンを含むすべての物質を除去するステップの後で、前記ＭＯＳ構造を約７００℃から約８００℃の第２の温度で約１０秒から１２０秒の間アニーリングすることによって、前記第１の温度で前記ＭＯＳ構造をアニーリングするステップの結果形成されたケイ化コバルトを高温のケイ化コバルトに変換するステップと、
を含むことを特徴とする方法。
【請求項１８】
請求項１７記載の方法において、未反応のコバルト、並びに、チタンを含むすべての物質を除去するステップは、前記第１の温度でのアニーリングの間に前記基板上に形成されたすべてのコバルト化合物をケイ化コバルトを除いて除去するステップを更に含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上の集積回路構造の形成に関する。更に詳しくは、本発明は、集積回路構造上のケイ化コバルト（ＣｏＳｉ2）導電層の形成方法に関する。
【０００２】
【従来の技術】
集積回路構造の形成においては、そして特に、ポリシリコン・ゲート電極を用いたＭＯＳデバイスの形成においては、シリコン基板のポリシリコン・ゲート電極とソース及びドレイン領域との上に金属ケイ化物を提供してシリコンを金属相互接続物に電気的及び金属的に容易に接続することが通常となっている。従って、例えば、チタン金属層が、通常は、例えばフィールド酸化物領域などの基板のシリコン酸化物絶縁領域の上だけでなく、シリコン基板のポリシリコン・ゲート電極とソース／ドレイン領域との上にもブランケット積層（デポジット）される。この構造は、次に、シリコン酸化物上のチタンは反応しないが、シリコンと接触しているチタンが反応してケイ化チタンを形成するのに十分な温度である例えば７００℃まで加熱される。未反応のチタンは除去され、基板のシリコン・ソース／ドレイン領域とポリシリコン・ゲート電極との上のケイ化チタンだけが残る。結果として残ったケイ化チタンは、次に、例えば約７５０℃よりも高温で更にアニーリングされ、抵抗値の高いＣ４９フェーズとして形成されている先に形成されたケイ化チタンを、電気的により望ましい（抵抗値が低い）Ｃ５４フェーズに変換する（この構造は、当初は高い方（Ｃ５４形成）の温度ではアニーリングされないが、その理由は、チタンは、この高い方の温度でシリコン酸化物の絶縁物と反応する傾向にあるからである）。次に、タングステン、アルミニウムなどの金属層をケイ化チタン層上に積層することができる。
【０００３】
しかし、集積回路構造のサイズがますます小さくなるにつれて、特に狭いラインの形成に関して、ケイ化チタンの継続的な使用が問題を生じさせている。その理由は、ケイ化チタンの抵抗値の高い方のＣ４９フェーズは、狭いライン上で支配的になる傾向を有するからである。しかし、ケイ化コバルト（ＣｏＳｉ2）は、狭いラインを形成するのに用いられる際に、同じフェーズの問題を生じないことが分かっている。が、コバルトはチタンほどには酸化物を還元せず、従って、所望の金属ケイ化物を形成するのにコバルトを用いる場合には、半導体基板がクリーンであることが遙かに重要になる。更に、ドーピングの異なるシリコン基板の酸化速度が変動すると、ケイ化コバルトの形成が基板に依存するようになる。
【０００４】
Berti et al. による"A Manufacturable Process for the Formation of Self Aligned Cobalt Silicide in a Sub Micrometer CMOS Technology"(pages 267-273 of the VMIC Conference held in Santa Clara, CA in 1992)には、ケイ化チタンの代わりにケイ化コバルトを用いると、処理温度、抵抗率（resistivity）、接点抵抗（contact resistance）、ジャンクション・リーケージ（junction leakage）及び応力のすべてが、低くなることが述べられている。しかし、この文献には、製造環境においてケイ化コバルトを実現させる困難は、厚さがあり一様なケイ化コバルトを同時に形成しながら、酸化物スペーサ上の望まないケイ化コバルトの過剰成長（これは結果的に電気的短絡を生じさせうる）を反復的に防止することができないことに起因する。更にこの文献には、集積回路構造の酸化物部分上のケイ化コバルトの過剰成長の問題は、ケイ化コバルトを形成するアニーリングのステップの前に、コバルト層の上に窒化チタンのキャッピング（capping）層を反応性スパッタリングすることによって除去することができると記載されている。
【０００５】
やはりYamaguchi et al.によるその後の文献である"21 psec switching 0.1 micrometer-CMOS at room temperature using high performance Co salicide process(pages 6.7.1-6.7.3 of 906 IDEM 93)では、従来型のケイ化コバルト（自己アライメントのとれたケイ化物）では、コバルト層が最初のアニーリング・ステップの間に酸化されているので、１．０μｍよりも短いゲート長ではゲート・シートの抵抗値が増加することが報告されている。この文献によると、ケイ化コバルト上に窒化チタンから成るキャッピング層を用いることによって、酸化を防止でき、ゲート・シートの抵抗値のゲート長への依存性を劇的に改善することができ、その結果、０．１μｍのゲート長の場合に２１ｐｓ、０．０７５μｍのゲート長の場合に１９ｐｓのゲート遅延が達成できると報告されている。
【０００６】
ケイ化ステップの前に、コバルト層の上にチタンから成るキャッピング層を提供することは、既に提案されている。Wang et al.,"New CoSi2 SALICIDE Technology for 0.1 micrometer Processes and Below", pages 17 and 18 of the 1995 Symposium on VLSI Technology Digest of Technical Papersでは、ケイ化コバルトの形成の際にコバルトの上にチタンを用いることにより、従来のプロセスよりもはるかになめらかなＣｏＳｉ2／ポリシリコン間のインターフェースが得られ、スパッタリング前の表面条件及びアニーリング条件に対する感度も低いことが報告されている。しかし、この文献には、同時に、従来のプロセスを用いて０．１μｍ未満のポリシリコン・ランナ上に薄いＣｏＳｉ2を形成することは困難であるが、薄いチタン・キャッピング層を用いることにより０．１μｍ未満のＣｏＳｉ2／ポリシリコン・スタック構造の形成及び熱安定性が向上することが報告されている。
【０００７】
先に挙げた文献は、コバルト層がチタン又は窒化チタンのいずれかを用いてキャッピングされる場合に０．１μｍライン技術に対してケイ化コバルト（ＣｏＳｉ2）を用いる際の優れた結果を示しているが、少なくとも、ポリシリコン・ゲート電極上に形成されるケイ化コバルト（ＣｏＳｉ2）の厚さの一様性に関しては、均等にキャッピングされたケイ化コバルトの使用に伴って依然として問題があることがわかっている。この例は、従来技術の図１に図解されている。図１には、従来型のＮＭＯＳ構造がその上に形成されているシリコン基板２を有する集積回路構造の一部が示されているが、この問題は、ＮＭＯＳデバイスの構成に限定されるものではなく、ＰＭＯＳデバイスでも同様である。図解されているＭＯＳ構造では、Ｎ＋ソース／ドレイン領域４及び６が、フィールド酸化物部分８に隣接するＰ形シリコン基板２に形成され、ゲート酸化物層１０とポリシリコン・ゲート電極１２とが、ソース／ドレイン領域４及び６の間のシリコン基板２の上に形成され、酸化物スペーサ１３がポリシリコン・ゲート電極１２の側壁上に形成されている。図１には、更に、ソース／ドレイン領域４及び６上のそれぞれ形成されたケイ化コバルト（ＣｏＳｉ2）セグメント１４及び１６と、ポリシリコン・ゲート電極１２の上方表面上に形成されたケイ化コバルト・セグメント１８とが示されている。ケイ化コバルトのこの従来技術による形成では、基板及び／又はコバルト層がアニーリング・ステップの前に酸素への露出に関して充分に保護されていないので、ケイ化物形成が結果する可能性がある。例えば、従来技術を示す図１においては、酸化物スペーサ１３に隣接するポリシリコン・ゲート電極１２の上方表面上のケイ化コバルト・セグメント１８の端部１９は、ケイ化コバルト・セグメント１８のそれ以外の部分よりも薄くなっている。
【０００８】
【課題を解決するための手段】
本発明によると、ＭＯＳ構造において、特に０．１μｍ技術においてケイ化コバルト（ＣｏＳｉ2）の形成の際に、ケイ化コバルトを成功裏に積層することは非常に酸素感知性があり（oxygen-sensitive）、更に、窒化チタン・キャッピング層を用いることによるシリコン上でそれを積層した後でコバルト金属から外部酸素を除去することも、ヤマグチ他による上述の文献に開示されているようにこの問題を解決するのには十分でないことが分かっている。更に詳しくは、コバルト層に酸素が存在すると、前清浄とデポジションとの間の酸化物再成長から、そして、コバルト・デポジション・プロセスの間とコバルト層の任意のキャッピングに先立ち、結果的に、ポリシリコン・ゲート電極の上にイ化コバルト層が形成されるが、この層は厚さが一様ではなく、ポリシリコン・ゲート電極の頂部表面のエッジに隣接する位置で予想以上に薄くなる。
【０００９】
本発明によると、チタン・キャッピング層が、ケイ化コバルトが形成される前に、酸素を生じる（oxygen-bearing）気体をこのチタン・キャッピング層の積層に先立って完全に排除しながらＭＯＳ構造上に形成されたコバルト層の上に形成され、次に、チタン・キャッピング層との接点から酸素を生じる気体を継続的に排除しながら、窒化チタンから成る第２のキャッピング層がチタン・キャッピング層に形成される。この窒化チタンから成る第２のキャッピング層は、チタン・キャッピング層の上の（１）チタン層を積層するのに用いられたのと同じチャンバか、（２）別個の窒化チタン積層チャンバかのどちらかに積層されるが、その際に、チタン被覆（コーティング）された半導体基板をチタン積層チャンバから別の窒化チタン積層チャンバに移動させる間、このチタン・コーティングされた半導体基板は酸素フリーな雰囲気中に維持される。いずれの場合にも、チタン・キャッピング層は、コバルト層の上に積層され、窒化チタンから成る第２のキャッピング層が、第１のアニーリング・ステップに先立って、チタン・キャッピング層の上に形成される。
【００１０】
【発明の実施の態様】
図２を参照すると、図１の場合と同じ基本的なＮＭＯＳデバイスが示されているが、この図は、ケイ化コバルトがソース／ドレイン領域４及び６又はポリシリコン・ゲート電極の上に形成される前の状態を示している。図２においては、例えばＨＦ前洗浄などのシリコン基板の前洗浄の後に、最初にコバルト層２０がＭＯＳデバイス（このＭＯＳデバイスは図解されているようにＮＭＯＳでも、又はＰＭＯＳでもよい）の上に、更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲート電極１２の露出されている上方表面とシリコン・ソース／ドレイン領域４との上に積層される。次に、チタン層３０が、コバルト層２０の上に積層され、チタン層３０の上には、窒化チタン層４０が積層される。
【００１１】
コバルト層２０は、ＭＯＳ構造の上に積層されるが、特に詳しくは、ソース／ドレイン領域４及び６の露出しているシリコン表面とポリシリコン・ゲート電極１２の露出している上方表面との上に、少なくとも約３０Åの厚さまで、好ましくは少なくとも約１００Åの厚さまで積層され、下層のシリコンとこの後で反応して所望のケイ化コバルトの充分な厚さを得ることができる程度の量のコバルトを提供する。積層されたコバルト層の厚さは、最大で４００Å程度まで可能であり、それ以上の高さでもかまわないが、必要であるとは見なされない。好ましくは、コバルト層の厚さは、約１２５Åから２７５Åの間で変動し得るが、典型的な厚さは、約１８０Åである。コバルト層２０は、従来は、基板を適切に洗浄し酸素を生じうる残存物をすべて除去した後に、スパッタリング・チャンバなどの真空チャンバの中で、シリコン基板２上のＭＯＳ構造の上に積層されている。コバルト層２０の積層の間に用いられる圧力は、約０．１ミリトル（milliTorr）から約１トル（Torr）の間で変動し、温度は、約２０℃から約３００℃の間で変動する。
【００１２】
次に、新たに積層されたコバルト層を酸素を生じうる気体に全く露出させることなく、チタン３０のキャッピング層が、コバルト層２０の上に形成される。好ましくは、チタン層３０は、同じスパッタリング・チャンバの中で、又は、少なくとも同じ真空チャンバの中の別のチャンバの中で異なるスパッタリング・ターゲットを用いてスパッタリングを行うことにより、コバルト層２０の上に形成される。チタン・キャッピング層３０は、少なくとも約１０Åの厚さ、好ましくは少なくとも約５０Åから、約２００Åまでの厚さの範囲に、形成される。これよりも厚いチタン層を用いることもできるが、必要であるとは考えられず、従って、積層装置における貴重なプロセス時間の使用という観点からは、望ましいとは考えられない。チタン層３０の積層の間に用いられる圧力は、約０．１ミリトルから約１トルの間で変動し、温度は、約２０℃から約３００℃の間で変動する。
【００１３】
どのような動作理論にも拘束されることを意図するものではないが、チタン層３０は、コバルト層がアニーリングのステップの前に酸素を生じうる気体に露出するのを防止するシールド又はキャップとして機能するだけではなく、コバルトから又はコバルト・シリコン間のインターフェースから、コバルト層２０の内部に閉じこめられた又は吸収された酸素を生じうる気体を含む汚染物質を、例えば、スパッタリングのステップの間に抽出又は除去し、コバルト・スパッタリング・ターゲットがそのような吸収された又は閉じこめられた気体を含む場合には、コバルト層２０を形成するゲッタリング・エージェントとして機能すると考えられる。
【００１４】
いずれにしても、チタン・キャッピング層３０は、存在する場合にはチタン層３０をコバルト層２０の上に直接に形成することの積極的な利点の妨げになる可能性を有するように思われる酸素を生じうる気体の存在に対する強い感知性を有することがわかっている。従って、コバルトをアニーリングして第１のケイ化コバルト・フェーズ（ＣｏＳｉフェーズ）を形成する最初のステップの前に、チタン層３０もまた酸素を生じうる気体への露出に関して保護されることが非常に重要である。
【００１５】
本発明によると、図２に図解されているように、チタン層３０は、ケイ化コバルトを形成するアニーリングのステップの前に、酸素を生じうる気体がチタン層３０と接触することを防止しながらチタン・キャッピング層３０の上に窒化チタン４０から成る第２のキャッピング層を形成することによって、酸素を生じうる気体から保護されている。窒化チタンのキャッピング層４０は、ゲッタリング層としては機能しないが、拡散バリア層として作用して、酸素を生じうる気体が下層のチタン層３０の表面に達することを防止する。
【００１６】
窒化チタン層４０は、好ましくは、窒化チタンのターゲットをスパッタリングするか、又は、窒素の気体源が存在するときにチタン・ターゲットの反応性スパッタリングを行うかのどちらかによって、チタン層３０を形成するのに用いられたのと同じスパッタリング・チャンバの中で形成される。別のスパッタリング・チャンバを用いて窒化チタン層４０を形成するときには、この別のスパッタリング・チャンバは、好ましくは、同じ真空チャンバの中にある。窒化チタン層４０の厚さは、約１０Åから約２５０Åの範囲にあり、好ましくは、約５０Åから約１５０Åの範囲にあるが、典型的な厚さは、約１００Åである。それよりも厚い窒化チタン層を積層することも可能であるが、必要ではないと考えられる。窒化チタン層４０の積層の間に用いられる圧力は、約０．１ミリトルから約１トルの範囲で変動し、温度は、約２０℃から約３００℃の範囲内にある。
【００１７】
次に図３を参照すると、本発明に従って、ＭＯＳ構造に対し、コバルト層２０、その上のチタン・キャッピング層３０及びこのチタン層３０の上の窒化チタンから成るキャッピング層４０の形成の後に、最初のアニーリングがなされる。この第１のアニーリング・ステップは、好ましくは約３５０℃から約６００℃の範囲の温度で、そして最も好ましくは約４２５℃から約４７５℃の範囲のアニーリング温度で、約１０秒から約２分の間、好ましくは約１０から６０秒の間、酸素を生じうる気体が全く存在しないアニーリング・チャンバにおいて、急速熱アニーリング（ＲＴＡ）を用いて実行される。この点に関しては次のことを更に留意すべきである。すなわち、積層された構造（コバルト、チタン及び窒化チタン層がその上に積層されている基板）は、スパッタリング・チャンバからアニーリング・チャンバに移動する際に、この基板が酸素を生じうる気体への露出を最小にすべきである。すなわち、窒化チタン積層のステップと第１のアニーリング・ステップの間の停止時間を最小にすべきである。好ましくは、この移動は、請求項蔵された構造を酸素を生じうる気体には全く露出させずに達成すべきである。可能であれば、積層された構造が、コバルト、チタン及び窒化チタン層を基板上にスパッタリングするのに用いたのと同じチャンバの中で、又は、少なくとも、スパッタリング・ステップが行われるのと同じ真空装置の中の別個のアニーリング・チャンバの中でアニーリングされれば、最も好ましい。
【００１８】
図３に示されているように、アニーリングの間、シリコン基板のソース／ドレイン領域４及び６とポリシリコン・ゲート電極１２とに接触しているコバルト層２０の部分は、シリコンと反応し、ゲート電極１２の上のケイ化コバルト部分２２と、シリコン基板２のソース／ドレイン領域４及び６の上のケイ化コバルト部分２４及び２６とを形成する。
【００１９】
ケイ化コバルト部分２２、２４及び２６を形成する当初のアニーリング・ステップの後で、キャッピング層３０及び４０（未反応のチタン金属を含む）から導かれるチタンを含むすべての物質及び／又は化合物と、コバルトを含む他のすべての物質（例えば、コバルト・オキシニトリド（cobalt oxynitride）などの未反応のコバルトを含む）とは、例えば、それぞれの物質に適したウェット・エッチャントを用いて除去され、ケイ化コバルト部分２２、２４及び２６だけが残る。上述の物質をそれぞれ除去するのに用いられるウェット・エッチャント・システムの例は、硫酸／過酸化水素エッチャント・システムである。
【００２０】
未反応のコバルトやコバルト・オキシニトリドなどのように形成されたケイ化コバルトではない反応生成物だけでなく、チタンとチタンを含む物質及び化合物を除去した後で、ＭＯＳ構造は、少なくとも約７００℃、好ましくは７００℃から８００℃というより高温で、更にアニーリングされる。このより高温でのアニーリングは、先のより低温でのアニーリングのように、約１０秒から約２分の間、好ましくは、約１０から６０秒の間、アニーリング・チャンバの中に置かれて、急速熱アニーリング（ＲＴＡ）を用いて実行される。このアニーリングにはキャッピング層は必要ではないが、この第２のアニーリング・ステップの間は、構造から酸素を生じうる気体をやはり排除し続けることが望ましい。すなわち、この第２のアニーリングは、酸素を生じうる気体が排除された雰囲気の中で実行されるべきである。
【００２１】
より低温での第１のアニーリングの後に上述の物質を除去することを挟んで異なる２つの温度で２回のアニーリングを行う理由は、第１のより低温でのアニーリングの間に、基板の露出したシリコン・ソース／ドレイン領域と露出したポリシリコン・ゲート電極との上だけにケイ化コバルトが選択的に形成されることを可能にするためである。これによって、ケイ化コバルトの最初の形成の間にマスキング及びマスク除去のステップを別個に行うことが不要になる。
【００２２】
しかし、より低温での第１のアニーリングによって形成される最初のケイ化コバルトは、ＣｏＳｉ、ＣｏＳｉ2またはその合成物であり、「低温ケイ化コバルト」と称されるが、高い抵抗率（resistivity）を含む物理的特性が劣っている。従って、この低温ケイ化コバルトは、第２のアニーリングのより高温でのアニーリングが必要である。すなわち、少なくとも７００℃の温度でアニーリングされ、第１のアニーリングの間に形成された低温ケイ化コバルトを、ほとんどがＣｏＳｉ2から構成され抵抗率がより低い「高温ケイ化コバルト」に変換することが必要である。
【００２３】
本発明による方法の結果は、図４に示されているように、シリコン基板２のポリシリコン・ゲート電極１２とソース／ドレイン領域４及び６との上にそれぞれ形成され一様な厚さを有するケイ化コバルト（ＣｏＳｉ2）セグメント３２、３４及び３６を備えたＭＯＳデバイスを有する集積回路構造である。
【００２４】
従来のケイ化コバルトの反応速度は、基板のドーピングに従っていくらか変動することを理解すべきである。本発明による二重キャップ法（dual cap process）を用いると、Ｎ及びＰドープのなされた単結晶及び多結晶シリコン上に成長したそれぞれのケイ化コバルトの厚さの変動は、キャップが単一である方法と比較して、２０パーセント以上減少する。
【００２５】
従って、本発明は、酸素ゲッタとしても作用するチタンから成る第１のキャッピング層を用いて、第１のアニーリング・ステップに先だって、積層されたコバルト層を酸素を含みうる気体への露出からまず保護することによって、集積回路構造のシリコン表面上に一様な厚さでケイ化コバルト（ＣｏＳｉ2）を適切に形成する方法を提供する。このチタン・キャップは、チタン層の上に窒化チタンから成る更なる保護キャッピング層を形成することによって、それ自身を、酸素を生じうる気体への露出から保護する。
【図面の簡単な説明】
【図１】従来技術によるケイ化コバルト層がそのポリシリコン・ゲート電極の上部表面の上に形成されたＭＯＳデバイスの一部分の垂直方向の断面図であり、ゲート電極のトップの端部においてケイ化コバルト層が薄くなっている様子を図解している。
【図２】本発明によるものであり、ケイ化コバルトを形成する第１のアニーリング・ステップに先立って、ポリシリコン・ゲート電極の上にコバルト層が形成され、コバルト層の上に第１のチタン・キャッピング層が形成され、チタン・キャッピング層の上に窒化チタンから成る第２のキャッピング層が形成されているポリシリコン・ゲート電極を含むＭＯＳデバイスの一部分の垂直方向の断面図である。
【図３】図２の構造の垂直方向の断面図であるが、この構造が最初にアニーリングされてポリシリコン・ゲート電極の上部表面の上にケイ化コバルト層が形成された後の、しかし、キャッピング層と未反応のコバルトとの除去の前のものである。
【図４】キャッピング層と未反応のコバルトとの除去の後の、図３の構造の垂直方向の断面図である。
【図５】本発明の方法を図解する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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