(57)【特許請求の範囲】
【請求項１】
オーダーを表す設定値を受信する検知回路と、
第一判別データの情報を有する第一入力信号、および第二判別データの情報を有する第二入力信号を受信するインターフェイス回路と、
前記検知回路および前記インターフェイス回路と接続し、前記オーダーにより前記第一判別データまたは前記第二判別データを保留するかどうかを決定する決定回路と、
前記決定回路と接続し、前記決定回路の決定により前記保留された判別データを保存する第一保存ユニットと、
を備えることを特徴とする集積回路。
【請求項２】
前記決定回路が、
少なくとも一のデータを保存する第二保存ユニットを備え、
前記少なくとも一つのデータには、前記保留されていない判別データが含まれることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記決定回路が更に、
前記第二保存ユニットに接続した比較回路と、
を備え、前記比較回路が前記第二保存ユニットが保存したデータと前記判別データにより、前記判別データを保存するか否かを決定することを特徴とする請求項２に記載の集積回路。
【請求項４】
前記決定回路が更に、
前記比較回路と接続したプライオリティ制御回路と、
を備え、前記プライオリティ制御回路が前記オーダーと前記比較回路の出力により、前記第一保存ユニットが前記判別データを保存するかどうか制御することを特徴とする請求項３に記載の集積回路。
【請求項５】
少なくとも一の特定判別データを除去する除去回路と、
を更に含むことを特徴とする請求項１に記載の集積回路。
【請求項６】
インターネット実体層回路であることを特徴とする請求項１に記載の集積回路。
【請求項７】
前記インターフェイス回路がMDIO/MDCインターフェイス回路を支援することを特徴とする請求項6記載の集積回路。
【請求項８】
前記判別データがマネージメントフレームフォーマットにおける実体層アドレスであることを特徴とする請求項６に記載の集積回路。
【請求項９】
プライオリティを表す設定値を受信するステップと、
第一判別データの情報を有する第一入力信号、および第二判別データの情報を有する第二入力信号を受信するステップと、及び、
前記プライオリティに基づいて、前記第一判別データまたは前記第二判別データを保留するかどうかを決定するステップと、
を含む集積回路の設定方法。
【請求項１０】
前記決定するステップが、更に、
少なくとも一の第一所定のデータと前記判別データの比較結果をもとに、前記判別データを保留するか否かを決定するステップと、
を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記決定のステップが、更に、
異なる前記判別データが出現した回数を計算して計算値を生成するステップと、及び、
前記計算値と前記設定値が対応するとき、前記判別データを保存ユニットに保存するステップと、
を含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記判別データの少なくとも1ビットの数値をモニターし、前記モニター結果により前記判別データを除去するステップと、
を更に含むことを特徴とする請求項９に記載の方法。
【請求項１３】
前記入力信号が、マネージメントフレームフォーマットであって、前記判別データが実体層アドレスであることを特徴とする請求項９に記載の方法。
【請求項１４】
メディアアクセスコントロール層回路と、
前記メディアアクセスコントロール層回路と接続し、プライオリティを表す第一設定値を受信する実体層回路と、を備え、
前記実体層回路が前記メディアアクセスコントロール層回路からの第一実体層アドレス（PHYAD）および第一実体層アドレスを受信し、前記実体層回路が、前記プライオリティ、第一実体層アドレスおよび第二実体層アドレスにより、前記第一実体層アドレスまたは前記第二実体層アドレスが前記実体層回路のアドレスかどうかを決定することを特徴とするインターネットデバイス。
【請求項１５】
前記実体層回路が、少なくとも一の特定実体層アドレスを除去する除去回路と、を備えることを特徴とする請求項１４に記載のインターネットデバイス。
【請求項１６】
前記実体層回路が、
前記第一設定値を受信する検知回路と、
前記メディアアクセスコントロール層回路の実体層アドレスを受信するインターフェイス回路と、
前記検知回路と前記インターフェイス回路と接続し、前記プライオリティをもとに前記実体層アドレスが前記実体層回路のアドレスかどうかを決定する決定回路と、及び
前記決定回路と接続し、前記実体層回路のアドレスを保存する第一保存ユニットと、
を備えることを特徴とする請求項１４に記載のインターネットデバイス。
【請求項１７】
前記決定回路が、少なくとも一データを保存する第二保存ユニットと、を備え、前記決定回路が前記第二保存ユニットが保存したデータをもとに前記実体層アドレスを保留するかどうかを決定することを特徴とする請求項１６に記載のインターネットデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、特に集積回路の設定方法に関する
【背景技術】
【０００２】
図1は実体層、メディアアクセスコントロール（media access control, MAC）層と開放型システム間相互接続（OSI）の7層のインターネットモデルの間の対応関係を示す。図1に示すのは、OSIの7層インターネットモデルであり、IEEE802.3でメディアアクセスコントロール層110のマネージメントフレームフォーマット（management frame format）と実体層120の電気特性を規格する。異なる速度によって、実体層120は異なる分層構造を有し、MII（Media Independent Interface）若しくはGMII（Gigabit Media Independent Interface）のインターフェイスを利用してメディアアクセスコントロール層110と通信しながら、MDI（Medium Dependent Interface）メディア依存インターフェイスのインターフェイスを利用して実体メディア（physical medium）層130と通信する。
【０００３】
一般に、インターネット駆動プログラムが主に操作するのはメディアアクセスコントロール層であり、MDC（management data clock）マネージメントデータクロック/MDIO（management data input/output）（データ入力・出力、図3を参照されたい）を通して実体層回路のレジスタを読み取り若しくは書き込みする。IEEE802.3規格に符合させるため、各実体層回路は5つのコンフィギュレーションピンで前記実体層回路アドレスを設定する。つまり、一つのメディアアクセスコントロール層は異なるアドレスによりそれぞれ異なる実体層回路と通信を行うことができる。IEEE802.3規格下では、メディアアクセスコントロール層110は図2に示すようなマネージメントフレームフォーマット（management frame format）を発信し、このうち、マネージメントフレームフォーマットにおけるPHYAD欄の数値は、メディアアクセスコントロール層110が指定通信する実体層回路である。実体層回路が設定したアドレスとマネージメントフレームフォーマットにおけるPHYAD欄の数値が同じであるものが、メディアアクセスコントロール層110が通信する実体層回路である。然しながら、IEEE802.3が規格するこの5ビットのPHYAD値の規格で、従来の実体層回路は、IEEE802.3規格に合わせるため5本のピンで5ビットのアドレス設定値を受信する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記の従来の欠点を鑑みてなされたものであり、IEEE802.3規格に符合し、且つ5本のピンを使用することなく設定を行える実体層回路を提供することを目的とする。
【０００５】
本発明の一つの目的は、実体層アドレス設定のフレキシビリティを増加でき、実体層回路のコンフィギュレーションピンを減少できる実体層回路を提供する。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明の一つの実施態様の集積回路は、オーダーを表す設定値を受信する検知回路と、入力信号を受信し、前記入力信号により判別データを得るインターフェイス回路と、前記検知回路とインターフェイス回路と接続して、前記オーダーから前記判別データを保留するか否かを決定する決定回路と、前記決定回路に接続し、前記決定回路の決定により前記判別データを保存する第一保存ユニットと、を備える。
【０００７】
本発明の別の目的は、集積回路の設定方法であって、以下の工程を含む：少なくとも一のボンディングパッドからプライオリティを表す設定値を受信し、入力信号を受信し、前記入力信号によって判別データを得て、前記プライオリティにより前記判別データを保留するか否かを決定する。
【０００８】
本発明の又別の目的は、インターネットデバイスであって、メディアアクセスコントロール層回路と、前記メディアアクセスコントロール回路と接続し、プライオリティを表す第一設定値を受信する実体層回路と、を備え、前記実体層回路は、前記メディアアクセスコントロール層回路の実体層アドレスを受信し、前記実体層回路が前記プライオリティにより前記実体層アドレスが前記実体層回路のアドレスか否かを決定する。
【０００９】
以下図に示された実施形態を参照して、本発明の目的の達成に使われる技術手段と構造の特徴を詳細に説明する。
【発明を実施するための最良の形態】
【００１０】
本発明は、イーサネットの実体層回路を例に説明するが、本発明の設定回路と方法はその他の設定回路が必要な集積回路にも応用できる。
【００１１】
図3は本発明の実施例の実体層回路であるフレームブロック図である。本発明の実施例の実体層回路300は、MIIインターフェイス330と、MDIインターフェイス340と、決定回路360と、レジスタ回路350と、検知回路320及びコンフィギュレーションピン310と、を備える。このうちコンフィギュレーションピン310は少なくとも一のボンディングパッドを備える。
【００１２】
メディアアクセスコントロール層回路110はMIIインターフェイス330を通して実体層回路300とパケットデータの伝送と受信を行い、またインターフェイス回路（MDCとMDIO信号を含むインターフェイス）によりレジスタ回路350にアクセスする。検知回路320は前記コンフィギュレーションピン310の設定値を受信して、この設定値をレジスタ回路350に保存する。このうち、上記設定値とはアドレスではなく一種のオーダー（前後順序）若しくはプライオリティであり、例えば、設定値が00であれば、第一プライオリティを意味し、設定値が01であれば、第二プライオリティを意味する。設定値が10であれば、第三プライオリティを意味し、設定値が11であれば、第四プライオリティを意味する。
【００１３】
上記検知回路320は、多くの可能な実施方法がある。例えば、アメリカ特許公開公報2008/0186074号若しくは2008/0119151号などは、一つのコンフィギュレーションピンのみを使用している。
【００１４】
上記レジスト回路350は複数のレジストを有する。このうち、アドレスレジストはメディアアクセスコントロール層回路110が発信したPHYAD値を保存して、上記実体層回路300のアドレスとする。少なくとも一のステータスレジスタが上記実体層回路300のステータスを示す。少なくとも一のコントロールレジスタが実体層回路300の操作を制御する。また、少なくとも一のレジスタは上記のオーダー設定値を保存する。
【００１５】
上記決定回路360は、コンフィギュレーションピン310の設定値（即ち、プライオリティ又は前後オーダーという）によりメディアアクセスコントロール層回路110が発信したプライオリティと対応するPHYAD値を上記実体層回路300のアドレスとして、上記実体層回路300のレジスタ回路350の上記アドレスレジスタ中（つまり、実体層回路300はこのアドレスレジスタが保存した数値を実体層回路300のアドレスとする）に保存する。従って、メディアアクセスコントロール層回路110はこのPHYAD値（アドレス）により実体層回路300と通信する。実施例では、この決定回路360は記憶装置361、比較回路362及びプライオリティ制御回路363を備える。
【００１６】
例を挙げると、図4に示すように、実体層回路300Aのコンフィギュレーションピン310の設定値は00（つまり第一プライオリティと設定した）であり、実体層回路300Bのコンフィギュレーションピン310の設定値は01（つまり第二プライオリティと設定）、実体層回路300Cのコンフィギュレーションピン310の設定値は10（つまり第三プライオリティ）である。同時に図5を見ると、実体層回路300A、300B、300Cの決定回路360はいずれも記憶装置（ストレージデバイス）361、比較回路362及びプライオリティ制御回路363を備える。システムが起動すると、上記実体層回路300A、300B、300Cそれぞれのプライオリティが第一、第二及び第三であることが分かる。上記メディアアクセスコントロール層回路110が第一マネージメントフレームフォーマットのPHYAD値（例えば24）を発信すると、第一プライオリティに設定された実体層回路300Aが第一PHYAD値（24）をそれ自身のアドレスとし、レジスタ回路350に保存する。このとき、実体層回路300B、300Cは第一PHYAD値（24）のみを記憶装置361に保存（アドレス24が既に他の実体層回路（300A）に使用されたことを知らせるため、自身のアドレスとなる可能性を排除する）し、それぞれ第一マネージメントフレームフォーマットのPHYAD値（24）とは異なる、次とその次のマネージメントフレームフォーマットのPHYAD値を待つ。その後、この次とその次のマネージメントフレームフォーマットであるPHYAD値をそれぞれ実体層回路300B、300C自身のアドレスとする。例えば、次と、その次のマネージメントフレームフォーマットのPHYAD値がそれぞれ15と26であるとすると、上記実体層回路300B、300Cのアドレスは自動的にそれぞれ15と26に調整される。このように、メディアアクセスコントロール層回路110は、アドレス24、15、26によりそれぞれ実体層回路300A、300B、300Cと通信する。
【００１７】
もちろん、次のマネージメントフレームフォーマットのPHYAD値がやはり24であったときは（つまり、メディアアクセスコントロール層回路110がアドレス24と実体層回路300Aと通信を行う）、実体層回路300B、300Cは受信したマネージメントフレームフォーマットのPHYAD値（やはり24）と本来記憶装置361に保存されている値（24）を比較回路362で比較し、二つの数値が同じであると発見した場合は、比較回路362が対応する比較結果（二数値が同じであると表示する）を発生し、プライオリティ制御回路363に伝送する。プライオリティ制御回路363は、この比較結果と自身のオーダーにより、出力信号（つまり目下のPHYAD値を保存しない）を発生し、レジスタ回路350を機能停止（disable）にするする。その後、実体層回路300B、300Cは続けてそれぞれ第一マネージメントフレームフォーマットのPHYAD値（24）と異なる、次とその次のマネージメントフレームフォーマットのPHYAD値を待つ。一つ実施例では、このプライオリティ制御回路363は計算機若しくは加算器に代えることができ、計算機は比較回路362からの比較結果をもとにプラスするかどうかを決定し、またこのプライオリティによりどの数値までプラスしたら制御信号を出力して、アドレスレジスタがPHYAD値の保存を制御するかを決定する。
【００１８】
実施例では、実体層回路300のコンフィギュレーションピン310とプッシュロー素子（PUSH-LOW）若しくはプッシュハイ素子（PUSH-HIGH）と相互接続して、実体層回路300のコンフィギュレーションピン310がVDD若しくはGND未接続であるとき（フローティング状態）でも、検知回路320が00又は11の設定値を得ることができ、ある素子（部材、例えば、抵抗やスイッチなど）を省略することができる。
【００１９】
PCへの応用としては、例えば、インターネットインターフェイスカードは、一つの実体層回路300Aのみがメディアアクセスコントロール層110と相互接続しており、本発明を使用できる。且つ、実体層回路300Aのコンフィギュレーションピン310はその他素子（抵抗やスイッチ）を通さずともVDD若しくはGNDと接続できる。
【００２０】
一つ実施例では、本発明一つ実施例の実体層回路300は除去回路370を備え、直接ある特定のアドレスを除去する。例えば、実体層回路が16〜31のアドレスを除去するよう設計されると、上記除去回路370はマネージメントフレームフォーマットのPHYAD欄の第5ビットを1とすると、直接このマネージメントフレームフォーマットを捨ててこのPHYAD欄の数値が実体層回路のアドレスとなる可能性を除去する。また例えば、除去回路370はマネージメントフレームフォーマットのPHYAD欄の第5ビットを1とすると、除去回路370が決定回路360を機能停止にする。別の実施例では、この16〜31の数値を予め決定回路360の記憶装置361に保存し、アドレス16〜31がその他実体層回路に使用されると予期して、自身のアドレスとしないよう排除する必要がある。
【００２１】
上記の設計では、本発明一つ実施例の実体層回路300が従来の実体層回路と合わせることができ、例えば16ポートのインターネット交換設備は、メディアアクセスコントロール層回路110と6つの本発明一つ実施例の実体層回路300と10個の従来の実体層回路と相互接続できる。このうち、本発明一つ実施例の6つの実体層回路300は既に16〜31アドレスを自身のアドレスとすることを排除し、且つ3つのコンフィギュレーションピンを有し、それぞれ第一、第二、第三、第四、第五と第六プライオリティと設定できる（これは説明用であって、もちろん順に設定する必要はなく、例えば第一と第三〜第七プライオリティのように設定することもできる）。また、上記10個の従来の実体層回路はそれぞれ5つのコンフィギュレーションピンを有し、自身のアドレスを設定する。このように、上記10個の従来の実体層回路の5つのコンフィギュレーションピンをそれぞれ16〜31のアドレス間のいずれか10個の異なるアドレスに設定すればよい。もちろん、本明細書における数字は例を挙げたに過ぎず、これに限られない。
[発明の効果]
【００２２】
本発明一つ実施例の実体層回路はIEEE802.3規格に符合し、且つ5本のピンを使用することなく設定を行える。又、メディアアクセスコントロール回路110が必ずPHYADを発信しなければ実体層回路と通信できないと限定しなくてもよい。このほか、従来技術の実体層回路のアドレスを変更したいときは、ユーザは5本のコンフィギュレーションピンの入力値（外部素子（スイッチなど）の変更により）を変更しないと完成できない。これに対し、本発明一つ実施例では、上記の調整動作は必要ない。本発明一つ実施例により、従来技術の実体層回路のアドレス設定が不正確（例えば設定重複や、手動設定ミス、回路のショートなど）の問題を防止することができる。
【００２３】
以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
【図面の簡単な説明】
【００２４】
【図１】実体層、メディアアクセスコントロール層と開放型システム間相互接続の7層インターネットモデルの間の対応関係を示す。
【図２】マネージメントフレームフォーマットの全ての欄を示す。
【図３】本発明の実体層回路の実施例であるフレームブロック図である。
【図４】メディアアクセスコントロール層回路が3つの実体層回路と接続する配置図である。
【図５】本発明の決定回路の実施例である。フレームブロック図である。
【符号の説明】
【００２５】
メディアアクセスコントロール層回路
120、300、300A、300B、300C      実体層回路
PHY実体メディア層
コンフィギュレーションピン
検知回路
MIIインターフェイス
MDIインターフェイス
レジスタ回路
決定回路
記憶装置
比較回路
プライオリティ制御回路
【図１】
0004966291.tif 000002
【図２】
0004966291.tif 000003
【図３】
0004966291.tif 000004
【図４】
0004966291.tif 000005
【図５】
0004966291.tif 000006