(57)【特許請求の範囲】
【請求項１】
カウント動作を行い、複数ビットで構成されるカウント値を出力するデジタルカウンタであって、
第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、
前記第１の位相とは異なる第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタと、
を備えたことを特徴とするデジタルカウンタ。
【請求項２】
前記第２の位相は、前記第１の位相よりも進んでいる
ことを特徴とする請求項１に記載のデジタルカウンタ。
【請求項３】
前記第２のグレイコードカウンタは、前記第１のグレイコードカウンタから桁上がりが発生する
ことを特徴とする請求項１又は２に記載のデジタルカウンタ。
【請求項４】
前記第１のグレイコードカウンタは、初期化信号を受けて、前記第１の位相のクロック信号に同期して初期化動作を行い、
前記第２のグレイコードカウンタは、前記初期化信号を受けて、前記第２の位相のクロック信号に同期して初期化動作を行う
ことを特徴とする請求項１から３のいずれか１項に記載のデジタルカウンタ。
【請求項５】
基準クロック信号を受けて、被駆動部を駆動するための駆動信号を生成するタイミング生成装置であって、
前記基準クロック信号を受けて、第１の位相のクロック信号と前記第１の位相とは異なる第２の位相のクロック信号とを出力する位相調整部と、
前記位相調整部が出力した前記第１の位相のクロック信号と前記第２の位相のクロック信号とを受けてカウント動作を行い、複数ビットで構成されるカウント値を出力するデジタルカウンタと、
前記デジタルカウンタが出力した前記カウント値に基づいて、前記駆動信号を生成する駆動信号生成部と、
を備え、
前記デジタルカウンタは、
前記第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、
前記第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタと、
を含む
ことを特徴とするタイミング生成装置。
【請求項６】
前記第２の位相は、前記第１の位相よりも進んでいる
ことを特徴とする請求項５に記載のタイミング生成装置。
【請求項７】
前記第２のグレイコードカウンタは、前記第１のグレイコードカウンタから桁上がりが発生する
ことを特徴とする請求項５又は６に記載のタイミング生成装置。
【請求項８】
初期化信号を出力するカウンタ制御部をさらに備え、
前記位相調整部は、前記基準クロック信号を受けて、前記第１の位相及び前記第２の位相よりも進んだ第３の位相のクロック信号を出力し、
前記カウンタ制御部は、前記第３の位相のクロック信号を受けて、前記初期化信号を出力し、
前記第１のグレイコードカウンタは、前記カウンタ制御部が出力した前記初期化信号を受けて、前記第１の位相のクロック信号に同期して初期化動作を行い、
前記第２のグレイコードカウンタは、前記カウンタ制御部が出力した前記初期化信号を受けて、前記第２の位相のクロック信号に同期して初期化動作を行う
ことを特徴とする請求項５から７のいずれか１項に記載のタイミング生成装置。
【請求項９】
基準クロック信号を受けて、被駆動部を駆動するための駆動信号を生成する請求項５から８のいずれか１項に記載のタイミング生成装置と、
前記タイミング生成装置から受けた前記駆動信号によって駆動される被駆動部と、
を備えたことを特徴とする撮像システム。
【請求項１０】
前記被駆動部は、
被写体を撮像する撮像装置と、
前記撮像装置により取得された画像信号をＡＤ変換するＡＤ変換器と、
を含み、
前記タイミング生成装置は、前記撮像装置用の駆動信号を生成して前記撮像装置へ供給し、ＡＤ変換器用の駆動信号を生成して前記ＡＤ変換器へ供給する
ことを特徴とする請求項９に記載の撮像システム。
【請求項１１】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列における各列の画素から読み出された信号をそれぞれＡＤ変換する複数のＡＤ変換器と、
基準クロック信号を受けて、第１の位相のクロック信号と前記第１の位相とは異なる第２の位相のクロック信号とを出力する位相調整部と、
前記位相調整部が出力した前記第１の位相のクロック信号と前記第２の位相のクロック信号とを受けてカウント動作を行い、複数ビットで構成されるカウント値を出力するデジタルカウンタと、
前記ＡＤ変換器から出力された信号に応じて、前記デジタルカウンタが出力した前記カウント値を保持する複数のデジタルメモリと、
を備え、
前記デジタルカウンタは、
前記第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、
前記第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタと、
を含む
ことを特徴とする撮像装置。
【請求項１２】
前記第２の位相は、前記第１の位相よりも進んでいる
ことを特徴とする請求項１１に記載の撮像装置。
【請求項１３】
前記第２のグレイコードカウンタは、前記第１のグレイコードカウンタから桁上がりが発生することを特徴とする請求項１１又は１２に記載の撮像装置。
【請求項１４】
前記第１の部分カウント値と前記第２の部分カウント値とをそれぞれバイナリコードへ変換する複数のグレイ・バイナリ変換器をさらに備えた
ことを特徴とする請求項１１から１３のいずれか１項に記載の撮像装置。
【請求項１５】
初期化信号を出力するカウンタ制御部をさらに備え、
前記位相調整部は、前記基準クロック信号を受けて、前記第１の位相及び前記第２の位相よりも進んだ第３の位相のクロック信号を出力し、
前記カウンタ制御部は、前記第３の位相のクロック信号に受けて、前記初期化信号を出力し、
前記第１のグレイコードカウンタは、前記カウンタ制御部が出力した前記初期化信号を受けて、前記第１の位相のクロック信号に同期して初期化動作を行い、
前記第２のグレイコードカウンタは、前記カウンタ制御部が出力した前記初期化信号を受けて、前記第２の位相のクロック信号に同期して初期化動作を行う
ことを特徴とする請求項１１から１４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカウンタ、タイミング生成装置、撮像システム、及び撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ型の撮像装置では、同一基板上にＡＤ変換器が搭載されて、画素配列の各列の画素から読み出されたアナログ信号がＡＤ変換器によりＡＤ変換されてから出力されることがある。ここで、画素から読み出されたアナログ信号に応じたデジタル信号を生成するために、バイナリコードでカウント動作を行うバイナリカウンタが用いられることがある。
【０００３】
複数のフリップフロップによって構成されるバイナリカウンタは、カウント値の遷移ビット数に応じて、消費電力を変動させ、周期的な電源ノイズを発生させる。この周期的な電源ノイズは、基板を介して、画素から読み出された信号やＡＤ変換された信号に混入する。この結果、撮像装置から出力された画像信号に応じた画像において、縦縞のノイズが発生する。
【０００４】
特許文献１には、撮像装置において、バイナリカウンタの代わりに、グレイコードでカウント動作をそれぞれ行う上位ビット用のグレイコードカウンタと下位ビット用のグレイコードカウンタとを用いて、画素の信号をＡＤ変換する技術が示されている。これにより、特許文献１によれば、カウント値の遷移ビット数を減らせるので、周期的な電源ノイズを低減できるとされている。
【特許文献１】特開２００５−３４７９３１号公報
【特許文献２】特開２００３−２２９７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上位ビット用のグレイコードカウンタと下位ビット用のグレイコードカウンタとが同位相のクロック信号に同期してカウント動作を行うとすると、上位ビットと下位ビットとを含むカウント値において同時に遷移するビット数が多くなる。これにより、周期的な電源ノイズを低減できない可能性がある。
【０００６】
例えば、下位ビット用のグレイコードカウンタから上位ビット用のグレイコードカウンタへ桁上がりが発生する場合に、上位ビットと下位ビットとが同時に遷移する。これにより、上位ビット用のグレイコードカウンタと下位ビット用のグレイコードカウンタとを含むデジタルカウンタのカウント値が同時に２ビット以上遷移する。
【０００７】
あるいは、例えば、上位ビット用のグレイコードカウンタと下位ビット用のグレイコードカウンタとが、所定のカウント値をカウントした状態で初期化動作することがある。この場合に、上位ビットと下位ビットとが同時に初期化される。これにより、例えば「１１１１」から「００００」へ遷移する場合のように、上位ビット用のグレイコードカウンタと下位ビット用のグレイコードカウンタとを含むデジタルカウンタのカウント値が同時に多ビットで遷移する可能性がある。
【０００８】
本発明の目的は、カウント動作に伴う周期的な電源ノイズを低減できるデジタルカウンタ、タイミング生成装置、撮像システム、及び撮像装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の側面に係るデジタルカウンタは、カウント動作を行い、複数ビットで構成されるグレイコードによるカウント値を出力するデジタルカウンタであって、第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、前記第１の位相とは異なる第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタとを備える。
【００１０】
本発明の第２の側面に係るタイミング生成装置は、基準クロック信号を受けて、被駆動部を駆動するための駆動信号を生成するタイミング生成装置であって、前記基準クロック信号を受けて、第１の位相のクロック信号と前記第１の位相とは異なる第２の位相のクロック信号とを出力する位相調整部と、前記位相調整部が出力した前記第１の位相のクロック信号と前記第２の位相のクロック信号とを受けてカウント動作を行い、複数ビットで構成されるカウント値を出力するデジタルカウンタと、前記デジタルカウンタが出力した前記カウント値に基づいて、前記駆動信号を生成する駆動信号生成部と、を備え、前記デジタルカウンタは、前記第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、前記第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタとを含む。
【００１１】
本発明の第３の側面に係る撮像システムは、基準クロック信号を受けて、被駆動部を駆動するための駆動信号を生成する上記のタイミング生成装置と、前記タイミング生成装置から受けた前記駆動信号によって駆動される被駆動部とを備える。
【００１２】
本発明の第４の側面に係る撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、前記画素配列における各列の画素から読み出された信号をそれぞれＡＤ変換する複数のＡＤ変換器と、基準クロック信号を受けて、第１の位相のクロック信号と前記第１の位相とは異なる第２の位相のクロック信号とを出力する位相調整部と、前記位相調整部が出力した前記第１の位相のクロック信号と前記第２の位相のクロック信号とを受けてカウント動作を行い、複数ビットで構成されるカウント値を出力するデジタルカウンタと、前記ＡＤ変換器から出力された信号に応じて、前記デジタルカウンタが出力した前記カウント値を保持する複数のデジタルメモリと、を備え、前記デジタルカウンタは、前記第１の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の一部としてグレイコードによるカウント値を発生させる第１のグレイコードカウンタと、前記第２の位相のクロック信号に同期してグレイコードでカウント動作を行い、前記複数ビットで構成されるカウント値の他の一部としてグレイコードによるカウント値を発生させる第２のグレイコードカウンタとを含む。
【発明の効果】
【００１３】
本発明によれば、カウント動作に伴う周期的な電源ノイズを低減できる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係るデジタルカウンタ１を、図１を用いて説明する。図１は、本発明の実施形態に係るデジタルカウンタ１の構成図である。
【００１５】
デジタルカウンタ１は、多ビットでカウント動作を行うデジタルカウンタである。以下では、デジタルカウンタ１が１６ビットのカウント動作を行う場合について説明する。
【００１６】
デジタルカウンタ１は、グレイコードでカウント動作を行い、複数ビットで構成されるカウント値を出力する。カウント値は、例えば、１６ビットで構成されるグレイコードである。デジタルカウンタ１は、第１のグレイコードカウンタ１０、第２のグレイコードカウンタ１１、第３のグレイコードカウンタ１２、及び第４のグレイコードカウンタ１３を含む。第１のグレイコードカウンタ１０、第２のグレイコードカウンタ１１、第３のグレイコードカウンタ１２、及び第４のグレイコードカウンタ１３は、それぞれ、４ビットのグレイコードでカウント動作を行う。
【００１７】
ここで、特許文献２には、３〜４ビット構成のグレイコードカウンタを組み合わせて多ビットのカウンタを実現すると回路動作の高速化に有利であることが記載されている。そこで、本実施形態でも、各グレイコードカウンタを４ビット構成にする。
【００１８】
第１のグレイコードカウンタ１０は、デジタルカウンタ１の外部から第１の位相のクロック信号ＣＬＫ０を受ける。第１のグレイコードカウンタ１０は、第１の位相のクロック信号ＣＬＫ０に同期して、第０ビット〜第３ビットについてグレイコードでカウント動作を行う。第０ビットは、最下位ビットである。第１のグレイコードカウンタ１０は、第１の部分カウント値（４ビット）を発生して外部及び第２のグレイコードカウンタ１１へ出力する。第１の部分カウント値は、上記の複数ビットにおける一部のビットであり、カウント値において最下位から４ビットの桁を構成する。
【００１９】
また、第１のグレイコードカウンタ１０は、デジタルカウンタ１の外部から初期化信号を受ける。第１のグレイコードカウンタ１０は、初期化信号に応じて、第１の位相のクロック信号ＣＬＫ０に同期して初期化動作を行う。
【００２０】
第２のグレイコードカウンタ１１は、デジタルカウンタ１の外部から第２の位相のクロック信号ＣＬＫ１を受け、第１のグレイコードカウンタ１０から第１の部分カウント値を受ける。第２の位相は、上記の第１の位相とは異なる。第２のグレイコードカウンタ１１は、第１の部分カウント値に基づいて、第１のグレイコードカウンタ１０から桁上がりが発生するか否かを判断（予測）する。第２のグレイコードカウンタ１１は、第１のグレイコードカウンタ１０から桁上がりが発生すると判断した場合、第２の位相のクロック信号ＣＬＫ１に同期して、第４ビット〜第７ビットについてグレイコードでカウント動作を行う。第２のグレイコードカウンタ１１は、第２の部分カウント値（４ビット）を発生して外部及び第３のグレイコードカウンタ１２へ出力する。第２の部分カウント値は、上記の複数ビットにおける他の一部のビットであり、カウント値において第１の部分カウント値より上位の桁を構成する。すなわち、第２のグレイコードカウンタ１１は、第１のグレイコードカウンタ１０の上位のグレイコードカウンタである。
【００２１】
また、第２のグレイコードカウンタ１１は、デジタルカウンタ１の外部から初期化信号を受ける。第２のグレイコードカウンタ１１は、初期化信号に応じて、第２の位相のクロック信号ＣＬＫ１に同期して初期化動作を行う。
【００２２】
第３のグレイコードカウンタ１２は、デジタルカウンタ１の外部から第４の位相のクロック信号ＣＬＫ２を受け、第１のグレイコードカウンタ１０から第１の部分カウント値を受け、第２のグレイコードカウンタ１１から第２の部分カウント値を受ける。第４の位相は、上記の第１の位相及び第２の位相のいずれとも異なる。第３のグレイコードカウンタ１２は、第１の部分カウント値及び第２の部分カウント値に基づいて、第２のグレイコードカウンタ１１から桁上がりが発生するか否かを判断する。第３のグレイコードカウンタ１２は、第２のグレイコードカウンタ１１から桁上がりが発生すると判断した場合、第４の位相のクロック信号ＣＬＫ２に同期して、第８ビット〜第１１ビットについてグレイコードでカウント動作を行う。第２のグレイコードカウンタ１１は、第３の部分カウント値（４ビット）を発生して外部及び第４のグレイコードカウンタ１３へ出力する。第３の部分カウント値は、上記の複数ビットにおけるさらに他の一部のビットであり、カウント値において第２の部分カウント値より上位の桁を構成する。すなわち、第３のグレイコードカウンタ１２は、第２のグレイコードカウンタ１１の上位のクレイコードカウンタである。
【００２３】
また、第３のグレイコードカウンタ１２は、デジタルカウンタ１の外部から初期化信号を受ける。第３のグレイコードカウンタ１２は、初期化信号に応じて、第４の位相のクロック信号ＣＬＫ２に同期して初期化動作を行う。
【００２４】
第４のグレイコードカウンタ１３は、デジタルカウンタ１の外部から第５の位相のクロック信号ＣＬＫ３を受ける。第５の位相は、上記の第１の位相、第２の位相及び第４の位相のいずれとも異なる。また、第４のグレイコードカウンタ１３は、第１のグレイコードカウンタ１０から第１の部分カウント値を受け、第２のグレイコードカウンタ１１から第２の部分カウント値を受け、第３のグレイコードカウンタ１２から第３の部分カウント値を受ける。第４のグレイコードカウンタ１３は、第１の部分カウント値〜第３の部分カウント値に基づいて、第３のグレイコードカウンタ１２から桁上がりが発生するか否かを判断する。第４のグレイコードカウンタ１３は、第３のグレイコードカウンタ１２から桁上がりが発生すると判断した場合、第５の位相のクロック信号ＣＬＫ３に同期して、第１２ビット〜第１５ビットについてグレイコードでカウント動作を行う。第１５ビットは、最上位ビットである。第４のグレイコードカウンタ１３は、第４の部分カウント値（４ビット）を発生して外部へ出力する。第４の部分カウント値は、上記の複数ビットにおけるさらに他の一部のビットであり、カウント値において第３の部分カウント値より上位の桁を構成する。すなわち、第４のグレイコードカウンタ１３は、第３のグレイコードカウンタ１２の上位のグレイコードカウンタである。
【００２５】
また、第４のグレイコードカウンタ１３は、デジタルカウンタ１の外部から初期化信号を受ける。第４のグレイコードカウンタ１３は、初期化信号に応じて、第５の位相のクロック信号ＣＬＫ３に同期して初期化動作を行う。
【００２６】
次に、本発明の実施形態に係るデジタルカウンタ１の動作を、図２を用いて説明する。図２は、本発明の実施形態に係るデジタルカウンタ１の動作を示すタイミングチャートである。
【００２７】
図２で示すように、クロック信号ＣＬＫ１における第２の位相は、クロック信号ＣＬＫ０における第１の位相よりも１／８サイクルだけ進んでいる。クロック信号ＣＬＫ２における第４の位相は、クロック信号ＣＬＫ１における第２の位相よりも１／８サイクルだけ進んでいる。クロック信号ＣＬＫ３における第５の位相は、クロック信号ＣＬＫ２における第４の位相よりも１／８サイクルだけ進んでいる。これらにより、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３は、それぞれ、互いに異なるタイミングでカウント動作を行い、「第１の部分カウント値」〜「第４の部分カウント値」を出力する。
【００２８】
なお、図２には、デジタルカウンタ１の後段の回路又は装置が第１の部分カウント値〜第４の部分カウント値を参照するためのクロック信号である「参照クロック信号」と、その回路又は装置が参照する「参照値」とがさらに示されている。参照クロック信号の位相は、クロック信号ＣＬＫ３における第５の位相よりも１／８サイクルだけ進んでいる。これにより、駆動信号生成部は、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３の出力が全て安定したタイミングＴｒｅｆで、第１の部分カウント値〜第４の部分カウント値の組み合わせで構成される「参照値」を参照する。
【００２９】
ここで、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３におけるカウント値と、カウント値を１０進数に変換した値との関係を表１に示す。なお、表１には、参考のために、カウント値をバイナリコードに変換した値もさらに示している。
【００３０】
＜表１＞
┌───────┬───────────┬───────────┐
｜変換した値    ｜      カウント値      ｜      変換した値      ｜
｜（１０進数）  ｜  （グレイコード）    ｜  （バイナリコード）  ｜
├───────┼───────────┼───────────┤
｜      ０      ｜        ００００      ｜        ００００      ｜
｜      １      ｜        ０００１      ｜        ０００１      ｜
｜      ２      ｜        ００１１      ｜        ００１０      ｜
｜      ３      ｜        ００１０      ｜        ００１１      ｜
｜      ４      ｜        ０１１０      ｜        ０１００      ｜
｜      ５      ｜        ０１１１      ｜        ０１０１      ｜
｜      ６      ｜        ０１０１      ｜        ０１１０      ｜
｜      ７      ｜        ０１００      ｜        ０１１１      ｜
｜      ８      ｜        １１００      ｜        １０００      ｜
｜      ９      ｜        １１０１      ｜        １００１      ｜
｜    １０      ｜        １１１１      ｜        １０１０      ｜
｜    １１      ｜        １１１０      ｜        １０１１      ｜
｜    １２      ｜        １０１０      ｜        １１００      ｜
｜    １３      ｜        １０１１      ｜        １１０１      ｜
｜    １４      ｜        １００１      ｜        １１１０      ｜
｜    １５      ｜        １０００      ｜        １１１１      ｜
└───────┴───────────┴───────────┘
表１に示されるように、グレイコードカウンタのカウント値が「１０００」になると、そのグレイコードカウンタから上位のグレイコードカウンタへ桁上がりが発生することとなり、上位のグレイコードカウンタがそのカウント値をカウントアップする。この桁上がりが発生する場合における各グレイコードカウンタのカウント動作を次に説明する。
【００３１】
第５の位相のクロック信号ＣＬＫ３の立上りタイミングＴｃｕ３において、第４のグレイコードカウンタ１３は、第１の部分カウント値〜第３の部分カウント値を参照する。第４のグレイコードカウンタ１３は、第１の部分カウント値〜第３の部分カウント値がいずれも「１０００」になっているので、第３のグレイコードカウンタ１２から桁上がりが発生すると判断する。第４のグレイコードカウンタ１３は、タイミングＴｃｕ３に同期して、第１２ビット〜第１５ビットについてグレイコードでカウント動作（カウントアップ）を行い、第４の部分カウント値を「１１０１」から「１１１１」へ更新する。ここで、第０ビット〜第１５ビットのうち遷移しているのは、第１３ビット（１ビット）のみである。
【００３２】
第４の位相のクロック信号ＣＬＫ２の立上りタイミングＴｃｕ２において、第３のグレイコードカウンタ１２は、第１の部分カウント値及び第２の部分カウント値を参照する。第３のグレイコードカウンタ１２は、第１の部分カウント値及び第２の部分カウント値がいずれも「１０００」になっているので、第２のグレイコードカウンタ１１から桁上がりが発生すると判断する。第３のグレイコードカウンタ１２は、タイミングＴｃｕ２に同期して、第８ビット〜第１１ビットについてグレイコードでカウント動作（カウントアップ）を行い、第３の部分カウント値を「１０００」から「００００」へ更新する。ここで、第０ビット〜第１５ビットのうち遷移しているのは、第１１ビット（１ビット）のみである。
【００３３】
第２の位相のクロック信号ＣＬＫ１の立上りタイミングＴｃｕ１において、第２のグレイコードカウンタ１１は、第１の部分カウント値を参照する。第４のグレイコードカウンタ１３は、第１の部分カウント値が「１０００」になっているので、第１のグレイコードカウンタ１０から桁上がりが発生すると判断する。第２のグレイコードカウンタ１１は、タイミングＴｃｕ１に同期して、第４ビット〜第７ビットについてグレイコードでカウント動作（カウントアップ）を行い、第２の部分カウント値を「１０００」から「００００」へ更新する。ここで、第０ビット〜第１５ビットのうち遷移しているのは、第７ビット（１ビット）のみである。
【００３４】
第１の位相のクロック信号ＣＬＫ０の立上りタイミングＴｃｕ０において（同期して）、第１のグレイコードカウンタ１０は、第０ビット〜第３ビットについてグレイコードでカウント動作（カウントアップ）を行う。そして、第１のグレイコードカウンタ１０は、第１の部分カウント値を「１０００」から「００００」へ更新する。ここで、第０ビット〜第１５ビットのうち遷移しているのは、第３ビット（１ビット）のみである。
【００３５】
このように、下位のグレイコードカウンタから上位のグレイコードカウンタへ桁上がりが発生する場合において、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３のカウント値が同時に遷移するビット数は、１ビットのみである。
【００３６】
次に、初期化信号がアクティブになった場合における各グレイコードカウンタの初期化動作を説明する。以下では、初期化信号が「１」のときにアクティブであり「０」のときにノンアクティブである場合について説明する。
【００３７】
タイミングＴｉｎｉにおいて、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３は、それぞれ、デジタルカウンタ１の外部から初期化信号を受ける。なお、図２では、タイミングＴｉｎｉにおける各グレイコードカウンタの部分カウント値を特に示していない。
【００３８】
第５の位相のクロック信号ＣＬＫ３の立上りタイミングＴｒｓｔ３において、第４のグレイコードカウンタ１３は、初期化信号を参照する。第４のグレイコードカウンタ１３は、初期化信号が「１」になっていることに応じて、タイミングＴｒｓｔ３に同期して初期化動作を行う。すなわち、第４のグレイコードカウンタ１３は、タイミングＴｒｓｔ３に同期して第４の部分カウント値を「００００」へリセットする。ここで、第０ビット〜第１５ビットのうち遷移しているのは、多くても（第４の部分カウント値が「１１１１」である場合でも）、第１２ビット〜第１５ビット（４ビット）のみである。
【００３９】
第４の位相のクロック信号ＣＬＫ２の立上りタイミングＴｒｓｔ２において、第３のグレイコードカウンタ１２は、初期化信号を参照する。第３のグレイコードカウンタ１２は、初期化信号が「１」になっていることに応じて、タイミングＴｒｓｔ２に同期して初期化動作を行う。すなわち、第３のグレイコードカウンタ１２は、タイミングＴｒｓｔ２に同期して第３の部分カウント値を「００００」へリセットする。ここで、第０ビット〜第１５ビットのうち遷移しているのは、多くても（第３の部分カウント値が「１１１１」である場合でも）、第８ビット〜第１１ビット（４ビット）のみである。
【００４０】
第２の位相のクロック信号ＣＬＫ１の立上りタイミングＴｒｓｔ１において、第２のグレイコードカウンタ１１は、初期化信号を参照する。第２のグレイコードカウンタ１１は、初期化信号が「１」になっていることに応じて、タイミングＴｒｓｔ１に同期して初期化動作を行う。すなわち、第２のグレイコードカウンタ１１は、タイミングＴｒｓｔ１に同期して第２の部分カウント値を「００００」へリセットする。ここで、第０ビット〜第１５ビットのうち遷移しているのは、多くても（第２の部分カウント値が「１１１１」である場合でも）、第４ビット〜第７ビット（４ビット）のみである。
【００４１】
第１の位相のクロック信号ＣＬＫ０の立上りタイミングＴｒｓｔ０において、第１のグレイコードカウンタ１０は、初期化信号を参照する。第１のグレイコードカウンタ１０は、初期化信号が「１」になっていることに応じて、タイミングＴｒｓｔ０に同期して初期化動作を行う。すなわち、第１のグレイコードカウンタ１０は、タイミングＴｒｓｔ０に同期して第１の部分カウント値を「００００」へリセットする。ここで、第０ビット〜第１５ビットのうち遷移しているのは、多くても（第１の部分カウント値が「１１１１」である場合でも）、第４ビット〜第７ビット（４ビット）のみである。
【００４２】
このように、デジタルカウンタ１を初期化する場合において、第１のグレイコードカウンタ１０〜第４のグレイコードカウンタ１３のカウント値が同時に遷移するビット数は、４ビット以下である。
【００４３】
以上のように、本実施形態のデジタルカウンタ１によれば、多ビット（例えば１６ビット）でカウント動作を行うので、カウント値のビット数が多くなっている。
【００４４】
さらに、下位のグレイコードカウンタから上位のグレイコードカウンタへ桁上がりが発生する場合において、デジタルカウンタ１のカウント値が同時に遷移するビット数は、１ビットのみである。あるいは、デジタルカウンタ１が初期化動作を行う場合において、デジタルカウンタ１のカウント値が同時に遷移するビット数は、（全１６ビットのうち）４ビット以下である。これにより、カウント動作に伴って、デジタルカウンタと同一基板上に混載された他の回路やその出力信号に与えるおそれがある周期的な電源ノイズを低減できる。
【００４５】
すなわち、カウント値のビット数を多くしながら、カウント動作に伴う周期的な電源ノイズを低減できる。
【００４６】
なお、デジタルカウンタがＮ個のグレイコードカウンタの組み合わせで構成されていてもよい。この場合、各グレイコードカウンタを駆動するためのクロック信号は、その下位のグレイコードカウンタを駆動するためのクロック信号に対し、１／（２×Ｎ）サイクルだけ位相を進めてもよい。これにより、デジタルカウンタを構成する各グレイコードカウンタを安定して動作させることが可能である。そして、参照クロックは、最上位のグレイコードカウンタを駆動するためのクロック信号に対し、１／（２×Ｎ）サイクルだけ位相を進めても良い。これにより、デジタルカウンタの後段の回路又は装置は、全てのグレイコードカウンタが安定したタイミングでカウンタ値を参照することが可能である。
【００４７】
次に、本発明のデジタルカウンタを適用したタイミング生成装置の一例を図３に示す。
【００４８】
タイミング生成装置２０は、図３に示すように、位相調整部２及びデジタルカウンタ１を備える。
【００４９】
位相調整部２は、基準クロック信号ＣＬＫを受けて、第１の位相のクロック信号ＣＬＫ０、第２の位相のクロック信号ＣＬＫ１、第４の位相のクロック信号ＣＬＫ２、及び第５の位相のクロック信号ＣＬＫ３を出力する。位相調整部２は、例えば、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、遅延素子を利用した回路などのクロック位相調整回路である。
【００５０】
デジタルカウンタ１は、位相調整部２から第１の位相のクロック信号ＣＬＫ０、第２の位相のクロック信号ＣＬＫ１、第４の位相のクロック信号ＣＬＫ２、及び第５の位相のクロック信号ＣＬＫ３を受ける。それ以外の点は、上記と同様である。
【００５１】
このように、タイミング生成装置２０において内部的にクロック信号ＣＬＫ０〜ＣＬＫ３を生成するので、外部からタイミング生成装置２０に供給すべき信号の数を減らすことができる。これにより、タイミング生成装置２０のパッケージのピン数を減らすことができるので、パッケージを小型化できる。また、外的要因でクロック信号ＣＬＫ０〜ＣＬＫ３の位相が遅延することによりデジタルカウンタの動作が不安定となることを防ぐことが可能となる。
【００５２】
次に、本発明のデジタルカウンタを適用したタイミング生成装置の別の一例を図４に示す。以下では、図３に示すタイミング生成装置と異なる部分を中心に説明し、同様の部分の説明を省略する。
【００５３】
タイミング生成装置１２０は、図４に示すように、位相調整部１０２、カウンタ制御部１０３、及びデジタルカウンタ１を備える。
【００５４】
位相調整部１０２は、基準クロック信号ＣＬＫを受けて、第３の位相のクロック信号ＣＬＫＣを出力する。クロック信号ＣＬＫＣにおける第３の位相は、上記の第１の位相、第２の位相、第４の位相及び第５の位相のいずれとも異なり、最上位のグレイコードカウンタを駆動するためのクロック信号ＣＬＫ３における第５の位相よりも進んでいる。
【００５５】
カウンタ制御部１０３は、第３の位相のクロック信号ＣＬＫＣを受けて、初期化信号を出力する。すなわち、カウンタ制御部１０３は、初期化するための指令を受けたことなどにより、第３の位相のクロック信号ＣＬＫＣの立上りタイミングＴｃｕｃに同期して、初期化信号をアクティブ（例えば「１」）に遷移させる（図５参照）。
【００５６】
デジタルカウンタ１は、カウンタ制御部１０３から初期化信号を受ける。
【００５７】
このように、初期化信号が遷移するタイミングをデジタルカウンタ１のカウント値が遷移するタイミングの直前にすることができるので、デジタルカウンタ１が安定して初期化動作するようにできる。
【００５８】
次に、本発明のデジタルカウンタを適用した撮像システムの一例を図６に示す。
【００５９】
撮像システムＳ１は、図６に示すように、撮像装置２３０、ＡＤ変換器２４０、信号処理部２５０、及び全体制御部２６０を備える。
【００６０】
撮像装置２３０は、光学系（図示せず）を介して、その撮像面（画素配列）に被写体の像が形成される。撮像装置２３０は、撮像面に形成された被写体の像を画像信号に変換する。撮像装置２３０は、その画像信号を画素配列から読み出して出力する。
【００６１】
ＡＤ変換器２４０は、撮像装置２３０により取得され出力された画像信号（アナログ信号）をデジタル信号に変換して出力する。
【００６２】
信号処理部２５０は、ＡＤ変換器２４０から出力されたデジタル信号に各種の補正等の信号処理を行う。
【００６３】
タイミング生成装置２２０は、被駆動部（撮像装置２３０及びＡＤ変換器２４０）を駆動するための駆動信号を生成する。
【００６４】
全体制御部２６０は、タイミング生成装置２２０と信号処理部２５０とを制御する。例えば、全体制御部２６０は、初期化信号を遷移させるための初期化指令をタイミング生成装置２２０へ供給する。
【００６５】
次に、タイミング生成装置２２０内の構成について説明する。以下では、図４に示すタイミング生成装置と異なる部分を中心に説明し、同様の部分の説明を省略する。
【００６６】
タイミング生成装置２２０は、駆動信号生成部２０４、位相調整部１０２、カウンタ制御部２０３、及びデジタルカウンタ２０１を備える。
【００６７】
カウンタ制御部２０３は、初期化信号を遷移させるための初期化指令を全体制御部２６０から受ける。カウンタ制御部２０３は、初期化指令に応じて、第３の位相のクロック信号ＣＬＫＣの立上りタイミングＴｃｕｃに同期して、初期化信号をアクティブ（例えば「１」）に遷移させる（図５参照）。
【００６８】
デジタルカウンタ２０１は、（第１の部分カウント値〜第４の部分カウント値の組み合わせで構成される）カウント値を駆動信号生成部２０４へ出力する。
【００６９】
駆動信号生成部２０４は、（第１の部分カウント値〜第４の部分カウント値の組み合わせで構成される）カウント値に基づいて、駆動信号を生成する。すなわち、駆動信号生成部２０４は、撮像装置用の駆動信号を生成して撮像装置２３０へ供給し、ＡＤ変換器用の駆動信号を生成してＡＤ変換器２４０へ供給する。
【００７０】
ここで、上記のように、カウント動作に伴って、デジタルカウンタと同一基板上に混載された他の回路やその出力信号に与えるおそれがある周期的な電源ノイズを低減できる。これにより、撮像システムＳ１において、撮像装置２３０やＡＤ変換器２４０をタイミング生成装置２２０と同一基板上に混載しても、画像信号に電源ノイズが混入してその画像信号に応じた画像に縦縞のノイズが発生することを低減できる。
【００７１】
次に、本発明のデジタルカウンタを適用した撮像装置の一例を図７に示す。
【００７２】
撮像装置３３０は、画素配列ＰＡ、複数のＡＤ変換器３４１〜３４３、位相調整部１０２、カウンタ制御部１０３、デジタルカウンタ３０１、複数のデジタルメモリＭ０〜Ｍ３、及び複数のグレイ・バイナリ変換器ＧＢＣ０〜ＧＢＣ３を備える。
【００７３】
画素配列ＰＡでは、複数の画素Ｐが行方向及び列方向に配列されている。図７では、画素配列ＰＡにおける列の数が３つである場合が例示的に示されている。
【００７４】
複数のＡＤ変換器３４１〜３４３は、それぞれ、画素配列ＰＡにおける各列の画素Ｐから読み出された信号をＡＤ変換する。
【００７５】
位相調整部１０２は、図４に示す位相調整部と同様である。
【００７６】
カウンタ制御部１０３は、図４に示すカウンタ制御部と同様である。
【００７７】
デジタルカウンタ３０１は、カウント値を複数のデジタルメモリＭ０〜Ｍ３へ出力する。すなわち、デジタルカウンタ３０１は、第１の部分カウント値をデジタルメモリＭ０へ出力し、第２の部分カウント値をデジタルメモリＭ１へ出力し、第３の部分カウント値をデジタルメモリＭ２へ出力し、第４の部分カウント値をデジタルメモリＭ３へ出力する。その他の点は図４に示すデジタルカウンタ１と同様である。
【００７８】
複数のデジタルメモリＭ０〜Ｍ３は、画素配列ＰＡの各列ごとに、第１の部分カウント値〜第４の部分カウント値に対応して設けられている。複数のデジタルメモリＭ０〜Ｍ３は、ＡＤ変換器３４１〜３４３から出力された信号に応じて、第１の部分カウント値〜第４の部分カウント値をそれぞれ保持する。すなわち、複数のデジタルメモリＭ０〜Ｍ３は、画素配列ＰＡの各画素Ｐから出力された画像信号（アナログ信号）に応じたグレイコードのデジタル信号をそれぞれ保持する。
【００７９】
なお、複数のデジタルメモリＭ０〜Ｍ３は、画素配列ＰＡの各列ごとに、図示しないスイッチを介して水平出力線ＨＬ０〜ＨＬ３にそれぞれ接続されており、そのスイッチを順次にオンすることにより、各列の画像信号を順次に出力する。
【００８０】
複数のグレイ・バイナリ変換器ＧＢＣ０〜ＧＢＣ３は、第１の部分カウント値〜第４の部分カウント値をそれぞれバイナリコードへ変換して出力する。
【００８１】
ここで、上記のように、カウント動作に伴って、デジタルカウンタと同一基板上に混載された画素配列ＰＡから読み出された画像信号に与えるおそれがある周期的な電源ノイズを低減できる。これにより、撮像装置３３０において、画像信号に電源ノイズが混入してその画像信号に応じた画像に縦縞のノイズが発生することを低減できる。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態に係るデジタルカウンタ１の構成図。
【図２】本発明の実施形態に係るデジタルカウンタ１の動作を示すタイミングチャート。
【図３】本発明のデジタルカウンタを適用したタイミング生成装置の一例を示す図。
【図４】本発明のデジタルカウンタを適用したタイミング生成装置の別の一例を示す図。
【図５】本発明のデジタルカウンタを適用したタイミング生成装置の動作を示すタイミングチャート。
【図６】本発明のデジタルカウンタを適用した撮像システムの一例を示す図。
【図７】本発明のデジタルカウンタを適用した撮像装置の一例を示す図。
【符号の説明】
【００８３】
１，２０１，３０１  デジタルカウンタ
２，１０２  位相調整部
３，２０３  カウンタ制御部
１０  第１のグレイコードカウンタ
１１  第２のグレイコードカウンタ
１２  第３のグレイコードカウンタ
１３  第４のグレイコードカウンタ
１００  タイミング生成装置
１０１  駆動信号生成部
２３０，３３０  撮像装置
２４０，３４２〜３４３  ＡＤ変換器
【図１】
0004996425.tif 000002
【図２】
0004996425.tif 000003
【図３】
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【図４】
0004996425.tif 000005
【図５】
0004996425.tif 000006
【図６】
0004996425.tif 000007
【図７】
0004996425.tif 000008