(57)【特許請求の範囲】
【請求項１】
自己整合されたゲートをもつ横型の金属−酸化物−半導体からなる電界効果トランジスタ（LMOSFET）において、
ｐ型導電性をもつシリコンカーバイト半導体材料からなる第１層と、
前記第１層上に形成されｎ型導電性をもつシリコンカーバイト半導体材料からなりエピタキシャル成長された第２層と、
前記第２のシリコンカーバイト半導体層内に形成されｎ型導電性をもつソースおよびドレイン領域であって、前記第２のシリコンカーバイト層のｎ型導電性よりも大きい導電性をもつ前記ソースおよびドレイン領域と、
前記第２のシリコンカーバイト半導体層と、部分的に前記第１のシリコンカーバイト半導体層とに延びる溝であって、前記溝は前記ソースおよびドレイン領域の横方向に形成され、前記溝は電気的に絶縁性の酸化物材料からなる層で覆われ、前記溝は金属性材料からなる層で部分的に充填され、前記酸化物材料からなる層と前記金属性材料からなる層はゲート構造を形成する、前記溝と、
前記ゲート構造の下部の前記第１層内に規定されるチャネル領域と、
それぞれソース、ドレインおよびゲート電極を形成するために、前記ソースおよびドレイン領域と、前記ゲート構造とに接続される電気的接触部と、を備え、
前記第２層は、前記ドレイン領域から前記ゲート構造に横方向に延びるドリフト領域を規定し、前記ゲート構造の上面は、前記ソースおよびドリフト領域の下面と同じ高さであることを特徴とするＬＭＯＳＦＥＴ。
【請求項２】
前記第１および第２のシリコンカーバイト半導体層を支持する基板をさらに備えることを特徴とする請求項１に記載のＬＭＯＳＦＥＴ。
【請求項３】
前記第１のシリコンカーバイト半導体材料からなる層はエピタキシャル層であることを特徴とする請求項１に記載のＬＭＯＳＦＥＴ。
【請求項４】
前記ソースおよびドレイン領域のそれぞれは、前記第２のシリコンカーバイト材料からなる層の厚さ以上の深さをもつことを特徴とする請求項１に記載のＬＭＯＳＦＥＴ。
【請求項５】
前記ソースおよびドレイン領域は、前記第１のシリコンカーバイト材料からなる層に部分的に延び、各領域は、前記溝の深さより浅い深さをもつことを特徴とする請求項４に記載のＬＭＯＳＦＥＴ。
【請求項６】
前記ソースおよびドレイン領域は、インプラされた領域であることを特徴とする請求項１に記載のＬＭＯＳＦＥＴ。
【請求項７】
自己整合されたゲートをもつ横型の金属−酸化物−半導体からなる電界効果トランジスタ（LMOSFET）を作製する方法において、
ｐ型導電性をもつシリコンカーバイト半導体材料からなる第１層と、前記第１層上に配置されｎ型導電性をもつシリコンカーバイト半導体材料からなりエピタキシャル成長された第２層とを含むウエハを用意するステップと、
前記第２のシリコンカーバイト半導体層内にｎ型導電性をもつソースおよびドレイン領域を形成するステップと、
前記第２のシリコンカーバイト半導体層と部分的に前記第１のシリコンカーバイト半導体層とに溝を形成し、前記溝を前記ソース領域およびドレイン領域の横方向に形成するステップと、
電気的に絶縁性の酸化物材料で前記溝を覆い、前記溝に金属性物質の層を部分的に充填し、前記酸化物材料の層と前記金属性物質の層でゲート構造を規定し、前記ゲート構造が前記前記第１層の下部にチャネル領域を規定するステップと、
前記ソースおよびドレイン領域と前記ゲート構造とに接続される電気的接触部を形成し、これにより、前記LMOSFETのソース、ドレインおよびゲート電極を形成するステップと、を備え、
前記第２層は、前記ドレイン領域から前記ゲート構造に横方向に延びるドリフト領域を規定し、前記ゲート構造の上面は、前記ソースおよびドリフト領域の下面と同じ高さであることを特徴とするＬＭＯＳＦＥＴを作製する方法。
【請求項８】
前記ウエハは、前記第１及び第２のシリコンカーバイト半導体層を支持する半導体基板をさらに含むことを特徴とする請求項７に記載のＬＭＯＳＦＥＴを作製する方法。
【請求項９】
前記ウエハを用意するステップは、基板上に前記第１のシリコンカーバイト材料からなる層を形成することを特徴とする請求項７に記載のＬＭＯＳＦＥＴを作製する方法。
【請求項１０】
前記ソースおよびドレイン領域を形成するステップは、イオン注入により行われることを特徴とする請求項７に記載のＬＭＯＳＦＥＴを作製する方法。
【請求項１１】
前記ソースおよびドレイン領域のそれぞれは、前記第２のシリコンカーバイト材料からなる層の厚さ以上の深さをもつことを特徴とする請求項７に記載のＬＭＯＳＦＥＴを作製する方法。
【請求項１２】
前記ソースおよびドレイン領域は、前記第１のシリコンカーバイト半導体層に部分的に延び、各領域は前記溝の深さより浅い深さをもつことを特徴とする請求項１１に記載のＬＭＯＳＦＥＴを作製する方法。
【請求項１３】
前記溝を形成するステップは、エッチングにより行われることを特徴とする請求項７に記載のＬＭＯＳＦＥＴを作製する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＵＨＦ伝送等の高電力応用にて使用される横型の金属−酸化物−半導体からなる電界効果トランジスタ（LMOSFET）に関し、シリコンカーバイト（ＳｉＣ）技術に特に好適である。特に、本発明は、自己整合のゲート構造とその製造方法をSiC LMOSFETに関する。
【０００２】
【従来の技術】
近年、高電力および高周波応用におけるシリコン横型二重拡散金属−酸化物−半導体からなる電界効果トランジスタ（Si LDMOSFET）を使用することが非常な勢いで増えている。その理由は、Si LDMOSFETは、バイポーラデバイスよりも簡易なゲート駆動とより高速な応答を実現するためである。
【０００３】
Si LDMOSFETは、一般には自己整合技術を用いて製造され、ソースとドリフト／ドレイン領域のゲート・オーバーラップを最小化する。オーバーラップを最小化すると、ゲート−ソース間およびゲート−ドリフト／ドレイン間の容量を低く維持するという問題があり、この問題は、デバイスの高周波性能に悪い影響を及ぼす可能性がある。セルピッチを減少し、デバイスで使用されるシリコン領域を確保するために、オーバーラップを減らすのも望ましい。
【０００４】
図１は、自己整合ゲート技術を利用して製造された一般的なLDMOSFET１０の断面図である。この種の技術は、デバイスの他の構造を形成するのに先立って、ゲート酸化膜１１の上面にゲート金属１２（ポリシリコン）を規定することを含んでいる。ゲート金属１２がいったん規定されると、N+ソースおよびドレイン領域１３，１４、Ｐ型ベース領域１５およびN-ドリフト領域１６は、ウエハ１７のソース側からN+ソース領域１３とＰ型ベース領域１５を拡散し、ウエハ１７のドレイン側からN-ドリフト領域１６とN+ドレイン領域１４を拡散することにより製造され、これにより、ソース、ベース、ドレインおよびドリフト領域１３，１５，１４，１６がゲート金属１２と自己整合する。シリコンベースの技術で使用される拡散温度は、約９００〜１０００℃の範囲のみなので、ゲート金属１２とゲート酸化物１１は、悪い影響を受けない。
【０００５】
シリコンカーバイト（ＳｉＣ）は、高周波と高電力応用のための魅力的な半導体材料である。ＳｉＣを高電力ＵＨＦ応用にとって魅力的にする特性は、その大きな臨界電界（Ｓｉの１０倍）とその大きな電子飽和速度（Ｓｉの２倍）である。その大きな臨界電界はデバイスのブレークダウン電圧を増加させ、その大きな飽和速度はピーク電流を増加させる。
【０００６】
理論的には、同じ特徴サイズで比較した場合に、SiC LDMOSFETはSi LDMOSFETよりも２０倍も高い電力密度を達成することができる。動作周波数とゲインは、同じゲート長をもつＳｉとＳｉＣで同じである。したがって、Ｓｉの代わりにＳｉＣを用いて、図１に示すLDMOSFET１０を製造するのが望ましい。
【０００７】
不幸にも、図１のLDMOSFET１０をＳｉＣで実現するのは、多くの実践上の困難を伴う。一つの困難は、ＳｉＣでは不純物を注入することができないことであり、高エネルギーのイオン注入のみがソース、ベース、ドリフトおよびドレイン領域を製造するのに利用可能である。しかしながら、ＳｉＣにおいて注入された不純物は、1500℃を越える注入活性化温度を要求する。ゲート酸化物とゲート金属の両方とも、このような高い温度に耐えることができない。結果として、ソース、ドレイン、ベースおよびドリフト領域は、ゲート酸化物とゲート金属を製造する前に活性化されなければならない。これは、ソースとドレインを製造した後にゲート金属を製造するときに自己整合されないようなデバイス構造になるという不所望な結果になる。
【０００８】
図１のデバイス構造１０をＳｉＣで実現する際の他の困難は、チャネルの形成に関する。図１のSi LDMOSFETのチャネル１９は、Ｐ型ベース領域１５内に形成される。これをＳｉＣで実践することはできないおそれがある。その理由は、不純物注入されたＰ型ベース領域内に反転層が形成されるためである。ＳｉＣのインプラされたＰ型ベース領域には、反転層の非常に低い移動度（１cm2／Vs）が得られる。１００cm2／Vsより高い移動度をもつ反転層は、エピタキシャルのｐ型ＳｉＣ層でのみ得られる。
【０００９】
図２は上述した問題を解決しようとするＳｉＣ横型MOSFET（LMOSFET）２０を示す図である。このLMOSFETにおいて、N+ソース、N-ドリフトおよびN+ドレイン領域２２，２４，２３が少量だけドープされたＰ-エピタキシャル層２１内にまず最初に形成される。チャネル領域２７は、Ｐ-エピタキシャル層２１（図１のMOSFET内のＰ-ベース領域の代わりに）内のゲート金属とゲート酸化膜２６，２５の下部に規定される。ゲート構造を製造する際、ゲート金属２６はN+ソース領域２２とN-ドリフト領域２４に整合される。しかしながら、ゲート−ソース間とゲート−ドリフト間領域のオーバーラップ"x"は、整合許容範囲より十分に大きくされねばならない。したがって、オーバーラップは、使用される整合ツールの種類によるが、０．５〜２ミクロンの値になる。
【００１０】
図２のSiC LMOSFET２０は動作するが、制限が多くなる。特に、LMOSFET２０のゲート−ソース間とゲート−ドリフト領域間とのオーバーラップは、自己整合構造のLDMOSFETにおけるゲート−ソース間とゲート−ドリフト／ドレイン領域間とのオーバーラップよりはるかに大きい。後者のオーバーラップは、一般には接合深さの約０．７５倍であり、非常に小さくすることができる。
【００１１】
さらに、N-ドリフト領域２４がＰ-エピタキシャル層２１に注入されるので、ドリフト領域２４のドーピング濃度はＰ-エピタキシャル層２１の濃度よりはるかに高い（５倍より高い）。これは、ドリフト領域の深さと濃度を選択する際の制限になる。
【００１２】
さらに、図２のSiC LMOSFETは、高くドープされたＰ型ベース領域の代わりに、低くドープされたＰ-エピタキシャル層２１の上面にゲート領域が形成されるとき、ゲート・リーチスルーが起きる。さらに、N-ドリフト領域２４の濃度は、Ｐ-エピタキシャル層２１より高く、拡散領域がＰ-エピタキシャル層２１の方向に大きく延び、これによりゲート・リーチスルーの問題をさらに複雑にする。
【００１３】
さらに、上述したように、ＳｉＣ内のインプラされた領域は、同様にドープされたエピタキシャル層と比較して、かなり低い移動度をもつことが示された。したがって、図２のSiC LMOSFET２０で形成されたN-ドリフト領域２４は不所望により高いオン抵抗をもつ。
【００１４】
このように、自己整合のSiC LMOSFETは、上述した問題を解決するために必要とされる。
【００１５】
（発明の開示）
自己整合のゲートをもつ横型の金属−酸化物−半導体電界効果トランジスタ（LMOSFET）は、ｐ型導電性をもつシリコンカーバイト半導体材料からなる第１層と、第１層の上面に形成されｎ型導電性をもつシリコンカーバイト半導体材料からなる第２層とを備えている。ｎ型導電性をもつソースおよびドレイン領域は、第２のシリコンカーバイト半導体層を介して形成され、第１のシリコンカーバイト半導体層内に部分的に延びる。ソースおよびドレイン領域のｎ型導電性は、第２のシリコンカーバイト層のｎ型導電性より高い。溝は、第２のシリコンカーバイト半導体層と部分的に第１のシリコンカーバイト半導体層とに延び、この結果、ソースおよびドレイン領域は溝の略横方向に形成さえる。溝は、電気的に絶縁性の酸化物材料の層で覆われ、金属性の材料の層で部分的に充填される。酸化物および金属性の材料からなる層は、ゲート構造を形成する。チャネル領域は、ゲート構造の下の第１の層に規定される。ソースおよびドレイン領域に接続される電気的接触部とゲート構造は、LMOSFETのソース、ドレインおよびゲート電極を構成する。
【００１６】
本発明の他の目的は、自己整合のゲートをもつLMOSFETを形成する方法である。その方法は、ｐ型導電性をもつシリコンカーバイト半導体材料からなる第１層と、第１層の上面に配置されｎ型導電性をもつシリコンカーバイト半導体材料からなる第２層とを含むウエハを用意する。ｎ型導電性をもつソースおよびドレイン領域は、第２のシリコンカーバイト半導体層内に形成される。溝は、第２のシリコンカーバイト半導体層と部分的に第１のシリコンカーバイト半導体層に形成される。これにより、ソースおよびドレイン領域は、溝に略横方向に形成される。電気的に絶縁性の酸化物材料の層が溝の表面に成長または蒸着される。溝は、ゲート構造を規定するために、金属性の材料の層で一部が充填される。ゲート構造は、第１層の下部にチャネル領域を形成する。ソースおよびドレイン領域とゲート構造とに接続される電気接触部が形成され、これによりLMOSFETのソース、ドレインおよびゲート電極が構成される。
【００１７】
（発明の最良の実施形態）
本発明の効果、原理および種々の付加的な特徴は、図面を含む実施形態を考慮に入れて十分に説明される。本発明の実施形態は、添付した図面を参照して詳細に説明される。
【００１８】
図３は本発明による自己整合されたＳｉＣ横型の金属−酸化物−半導体からなる電界効果トランジスタ（LMOSFET）を製造するのに利用される層状のウエハ３０を示す図である。ウエハ３０は、基板３２の上面に形成されるＰ-エピタキシャル層３４（P-エピ層）と、P-エピ層３４の上面に形成される低ドープされたｎ型エピタキシャルＳｉＣ層３６とを備えている。基板３２は、好適なｎまたはｐドープされたＳｉまたはＳｉＣ半導体材料か、未ドープのＳｉかＳｉＣまたはガラス等の絶縁材料で形成することができる。P-およびN-エピ層３４，３６は、化学気相反応法ＣＶＤ等の公知の手法を用いてエピタキシャル成長され、エピタキシャル成長の際に公知のアルミニウム、ボロンまたは窒素の化合物を用いてドープされる。P-エピ層３４の厚さとドープ量は、LMOSFETの所望の電気的ブレークダウン電圧により選択される。N-エピ層３６の厚さ（できるだけ小さい方が望ましい）とドープ量は、LMOSFETの所望のブレークダウン電圧による低減表面電界（RESURF）効果を用いて選択される。N-エピ層３６のドープ濃度はまた、P-エピ層３４のドープ濃度とは無関係に選択される。
【００１９】
図４に示すように、ソースおよびドレイン領域４０，４２は、まず最初に、その上面にN+不純物を選択的にインプラすることにより、層状のウエハ３０に形成される。インプラの深さは、N-エピ層３６の厚さと略同じか、よりわずかに大きく（図示されているように）なるように選択される。その後、N+の不純物は、所望の処理温度で活性化される。N-エピ層３６は都合よく、低くｎ-ドープされたドレイン領域４２の拡張領域を形成することに注目されたい。この拡張領域は、ドリフト領域４３として参照される。
【００２０】
図５において、溝４４は、反応性イオンエッチング（ＲＩＥ）や電気化学的エッチング等の所望の技術を利用して、N-エピ層３６と部分的にP-エピ層３４とをエッチして形成される。溝４４は、第１および第２の対向側部４６，４８とこれら側部４６，４８の間に延びる底部５０とを含む。溝４４の第１側部４６は、ソース領域４０にオーバーラップするべきであり、溝４４の底部５０はソース領域４０の深さよりもわずかに大きい深さ（溝をエッチングするのに用いられる技術を用いると約５０ナノメータ）にするべきである。
【００２１】
図６において、二酸化シリコン等の酸化物材料からなる層５２が溝４４の側部４６，４８と底部５０に形成される。その後、溝４４は、ポリシリコン等の金属性材料の層５４で部分的に充填される。酸化層５２は、蒸着、熱酸化及びそれらの組み合わせ等の好適な公知の手法を用いて形成されうる。層５４の金属性材料は、スパッタリングや化学気相反応法（ＣＶＤ）等の好適な公知の手法を用いて溝４４に配置される。酸化物材料からなる下層５２に接続される金属性材料からなる層５４は、ソースおよびドリフト領域４０，４３のエッジ５９に略面一のエッジ５７をもつ自己整合のゲート構造５６を形成する。したがって、ゲート−ソース間およびゲート−ドリフト領域間のオーバーラップはゲート金属５４の厚さにより都合よく制御され、これによりオーバーラップを非常に小さくすることができる。
【００２２】
図７は本発明のSiC LMOSFET６０の完成図を示す図である。LMOSFET６０は、図６に示す層状のウエハ３０の上面に、二酸化シリコン等の酸化物材料からなる第２層６２を配置することにより完成される。酸化物材料からなる第２層６２が溝４４の残りを充填し、ウエハ３０の上面を電気的に絶縁する。窓部６４，６６が酸化層６２，５２内に規定される。これら窓部（窓部は横方向に配置されるが、この図には見えない）は、ソース領域４０、自己整合のゲート構造５６およびドレイン領域４２にアクセスするためのものである。最後に、ソース領域、ゲート５６（不図示の接触部）およびドレイン領域４２への電気的な導電性接触部が公知の技術を利用して窓部６４，６６内に配置される。（不図示の接触部を含む）接触部６８，７０と対応するソース領域４０、ドレイン領域４２およびゲート構造５６は、LMOSFET６０のソース、ドレインおよびゲート電極を規定する。
【００２３】
ゲート−ソースおよびゲート−ドリフト領域のオーバーラップが最小の自己整合型ゲート構造５６を実現する他に、本実施形態のLMOSFET６０の構造は、P-エピ層３４内にチャネル領域７２を都合よく形成する。チャネル領域７２は、LMOSFET６０のしきい値電圧より高い正電圧がゲート５６に印加されたとき、反転によってｐ型からｎ型に変換する。これにより、ソース領域４０とドリフト領域４３の間の低抵抗電流経路が形成される。
【００２４】
LMOSFET６０を実現する際の付加的な効果として、拡散がソースに向かって横方向に広がらないので、ゲート・リーチスルーが実質的に緩和される。この構造の拡散は、ドリフト領域４３の下部のドリフト領域４３とP-エピ層３４に制限される。さらなる効果は、N-エピ層３６により形成されるドリフト領域４３が、インプラされたN-層と比較して優れた移動度の値をもつことである。結果として、エピタキシャルで形成されたドリフト領域４３は、不所望のオン抵抗を増やすことなく、LMOSFET６０の電気的ブレークダウン電圧を増加する。エピタキシャルで形成されたドリフト領域４３の使用はまた、インプラを利用して形成されるドリフト領域よりも、この領域４３のドープ濃度と厚さを設計者が特定する際の自由度を大きくする。LMOSFET６０はまた、より小さいピッチサイズをもつ。
【００２５】
さらに、本発明の自己整合されたSiC LMOSFETは、Si LDMOSFETと同じ周波数で比較したときによりよい線形性、効率および電力密度をもち、またより高い動作周波数で動作する。したがって、本発明のSiC LMOSFET６０は、２GHzのＵＨＦ送受信機におけるSi LDMOSFETを置き換えることができ、少なくとも４GHzまで伝送範囲を拡げることができる。
【００２６】
本発明は、上述した実施形態を参照しながら説明されたが、本発明の精神を逸脱しない限り、種々の変形や変更が可能である。したがって、これらの変形や変更のすべては、添付したクレームの範囲内で考慮される。
【図面の簡単な説明】
【図１】  従来のSi LDMOSFETの断面図。
【図２】  SiC LMOSFETの断面図。
【図３】  本発明による自己整合されたゲートをもつSiC LMOSFETを製造するために用いられる初期ウエハの断面図。
【図４】  本発明のSiC LMOSFETの製造に用いられる種々のステップを示す図３のウエハの断面図。
【図５】  図４に続く図。
【図６】  図５に続く図。
【図７】  本発明の完成されたSiC LMOSFETの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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