(57)【特許請求の範囲】
【請求項１】
第１の入力電圧と第２の入力電圧を入力し、前記第１の入力電圧と前記第２の入力電圧の差動加算電圧と差動減算電圧をそれぞれ出力する電圧加算回路と電圧減算回路と、
ダイオード接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに縦積み（カスコード接続）され前記差動加算電圧を入力する第１の差動ＭＯＳトランジスタ対と、を備えた第１の２乗回路と、
ダイオード接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタに縦積み（カスコード接続）され前記差動加算電圧を入力する第２の差動ＭＯＳトランジスタ対と、を備えた第２の２乗回路と、
を有し、
前記第１、第２の２乗回路の出力が、それぞれ、前記ダイオード接続された第１、第２のＭＯＳトランジスタの第１、第２の端子電圧であり、前記第１、第２の端子電圧の差動電圧が、前記第１の入力電圧と前記第２の入力電圧の積に対応する、ことを特徴とする乗算回路。
【請求項２】
前記電圧加算回路が、
前記第１の入力電圧をそれぞれ入力する第１、第２のＭＯＳ差動対を備え、
前記電圧減算回路が、
前記第１の入力電圧をそれぞれ入力する第３、第４のＭＯＳ差動対を備え、
前記電圧加算回路と前記電圧減算回路に共通に、
前記第２の入力電圧をそれぞれ入力する第５、第６のＭＯＳ差動対を備え、
前記電圧加算回路において、
前記第１のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには、前記第１の入力電圧の正相信号が入力され、他方のＭＯＳトランジスタはダイオード接続されて正相出力端子を構成し、
前記第２のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには前記第１の入力電圧の逆相信号が入力され、他方のＭＯＳトランジスタはダイオード接続されて逆相出力端子を構成し、
前記電圧減算回路において、
前記第３のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには前記第１の入力電圧の正相信号が入力され、他方のＭＯＳトランジスタはダイオード接続されて正相出力端子を構成し、
前記第４のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには前記第１の入力電圧の逆相信号が入力され、他方のＭＯＳトランジスタはダイオード接続されて逆相出力端子を構成し、
前記第５のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには前記第２の入力電圧の正相信号が入力され、他方のＭＯＳトランジスタのゲートにはコモンモード電圧が入力され、
前記第６のＭＯＳ差動対の一方のＭＯＳトランジスタのゲートには前記第２の入力電圧の正相信号が入力され、他方のＭＯＳトランジスタのゲートにはコモンモード電圧が入力され、
前記第５、第６のＭＯＳ差動対の前記第２の入力電圧の正相、逆相信号がそれぞれ入力される前記一方のＭＯＳトランジスタに流れるそれぞれの電流が、第１、第２のカレントミラー回路を介して、前記電圧加算回路のそれぞれ正相、逆相出力端子に電流が供給され、
前記第５、第６のＭＯＳ差動対の前記第２の入力電圧のコモンモード電圧がそれぞれ入力される前記他方のＭＯＳトランジスタに流れるそれぞれの電流が、第３、第４のカレントミラー回路を介して、前記電圧減算回路のそれぞれ正相、逆相出力端子に電流が供給される、ことを特徴とする請求項１記載の乗算回路。
【請求項３】
電圧加算回路に第１の入力電圧と第２の入力電圧が入力されて前記第１の入力電圧と前記第２の入力電圧の差動加算電圧を出力し、
前記差動加算電圧とコモンモード電圧がそれぞれ入力される第１、第２のＭＯＳ差動対と、
前記第１の入力電圧と前記第２の入力電圧がそれぞれ入力される第３、第４のＭＯＳ差動Ｍ対と、
を有し、
前記第１と第２のＭＯＳ差動対と、前記第３と第４のＭＯＳ差動対とがそれぞれダイオード接続されたＭＯＳトランジスタに縦積みされ、それぞれの端子電圧の差動電圧が、前記第１の入力電圧と前記第２の入力電圧の積である、ことを特徴とする乗算回路。
【請求項４】
請求項３記載の乗算回路において、
前記電圧加算回路が、請求項２に記載の電圧加算回路である、ことを特徴とする乗算回路。
【請求項５】
前記第１の２乗回路において、
前記第１の差動ＭＯＳトランジスタ対は、ソースが共通接続され、ドレインが第１の電源に共通に接続され、ゲートに入力電圧を差動で受け、
前記第１のＭＯＳトランジスタは、ソースが第２の電源に接続され、ドレインが前記第１の差動ＭＯＳトランジスタ対の共通ソースに接続され、ドレインとゲートが接続され、
前記第２の２乗回路において、
前記第２の差動ＭＯＳトランジスタ対は、ソースが共通接続され、ドレインが前記第１の電源に共通に接続され、ゲートに入力電圧を差動で受け、
前記第２のＭＯＳトランジスタは、ソースが前記第２の電源に接続され、ドレインが前記第２の差動ＭＯＳトランジスタ対の共通ソースに接続され、ドレインとゲートが接続され、
前記第１、第２のＭＯＳトランジスタのドレインからそれぞれ、前記入力電圧の２乗に比例した電圧が得られる、ことを特徴とする請求項１記載の乗算回路。
【請求項６】
ソースが共通接続されドレインが第１の電源に共通に接続された第１、第２、第３、第４のＭＯＳトランジスタと、
ソースが第２の電源に接続されドレインが前記第１乃至第４のＭＯＳトランジスタの共通ソースに接続され、ドレインとゲートが接続された第５のＭＯＳトランジスタと、
を備え、
前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートに第１の入力信号を差動で受け、
前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートに第２の入力信号を差動で受け、
前記第５のＭＯＳトランジスタのドレインから、前記第１の入力信号の電圧と前記第２の入力信号の電圧の２乗和に比例した電圧が得られる、ことを特徴とする乗算回路。
【請求項７】
請求項６記載の乗算回路を２つ備え、
前記第１の乗算回路に差動で入力される前記第１の入力信号と前記第２の入力信号として、第１の電圧信号と第２の電圧信号の電圧加算値と、前記第１の電圧信号のコモンモード電圧とがそれぞれ入力され、
前記第２の乗算回路に差動で入力される前記第１の入力信号と前記第２の入力信号として、前記第１の電圧信号と前記第２の電圧信号とがそれぞれ入力され、
前記第１の乗算回路の前記第５のＭＯＳトランジスタのドレインと、前記第２の乗算回路の前記第５のＭＯＳトランジスタのドレインとの差電圧より、前記第１の電圧信号と前記第２の電圧信号の電圧の乗算値に対応する電圧が得られる、ことを特徴とする乗算回路。
【請求項８】
前記第１の信号電圧と前記第２の信号電圧の電圧加算値を得る電圧加算回路を備え、
前記電圧加算回路は、
前記第２の電源に一端が接続された第１の電流源と、
共通接続されたソースが前記第１の電流源の他端に接続されたＭＯＳトランジスタ対であって、ドレインが前記第１の電源に接続され前記第１の電圧信号の正相電圧信号をゲートに受けるＭＯＳトランジスタと、ダイオード接続されたＭＯＳトランジスタとを含む第１のＭＯＳ差動対と、
前記第２の電源に一端が接続された第２の電流源と、
共通接続されたソースが前記第２の電流源の他端に接続されたＭＯＳトランジスタ対であって、ドレインが前記第１の電源に接続され前記第１の電圧信号の逆相電圧信号をゲートに受けるＭＯＳトランジスタと、ダイオード接続されたＭＯＳトランジスタとを含む第２のＭＯＳ差動対と、
前記第２の電源に一端が接続された第３の電流源と、
共通接続されたソースが前記第３の電流源の他端に接続されたＭＯＳトランジスタ対であって、前記第２の電圧信号の正相電圧信号をゲートに受けるＭＯＳトランジスタと、ドレインが前記第１の電源に接続され前記第２の電圧信号のコモンモード電圧をゲートに受けるＭＯＳトランジスタとを含む第３のＭＯＳ差動対と、
前記第２の電源に一端が接続された第４の電流源と、
共通接続されたソースが前記第４の電流源の他端に接続されたＭＯＳトランジスタ対であって、前記第２の電圧信号の逆相電圧信号をゲートに受けるＭＯＳトランジスタと、ドレインが前記第１の電源に接続され前記第２の電圧信号のコモンモード電圧をゲートに受けるＭＯＳトランジスタとを含む第４のＭＯＳ差動対と、
前記第３のＭＯＳ差動対の前記第２の電圧信号の正相電圧信号をゲートに受けるＭＯＳトランジスタのドレインに入力が接続され、出力が前記第１のＭＯＳ差動対の前記ダイオード接続されたＭＯＳトランジスタに接続された第１のカレントミラー回路と、
前記第４のＭＯＳ差動対の前記第２の電圧信号の逆相電圧信号を入力するＭＯＳトランジスタのドレインに入力が接続され、出力が前記第２のＭＯＳ差動対の前記ダイオード接続されたＭＯＳトランジスタに接続された第２のカレントミラー回路と、
を備え、
前記第１のＭＯＳ差動対のダイオード接続されたＭＯＳトランジスタのドレインと、前記第２のＭＯＳ差動対のダイオード接続されたＭＯＳトランジスタのドレインから、前記第１の電圧信号と前記第２の電圧信号の電圧加算値が差動で出力される、ことを特徴とする請求項７記載の乗算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ乗算回路に関し、特に、半導体集積回路上に形成して好適とされる乗算回路に関する。
【背景技術】
【０００２】
従来、この種の乗算回路は、本願発明者と同一発明者により詳しく技術開示されている。２信号の積を得る数学的根拠としてはクォータスクェア技術（ｑｕａｒｔｅｒ−ｓｑｕａｒｅ  ｔｅｃｈｎｉｑｕｅ）が知られている。一般式としては、本願発明者が開示した次式（１）又は（２）で定義される。
【０００３】
（ａｘ＋ｂｙ）２＋｛（ａ−ｃ）ｘ＋（ｂ−１／ｃ）ｙ｝２−｛（ａ−ｃ）ｘ＋ｂｙ｝２−｛ａｘ＋（ｂ−１／ｃ）ｙ｝２＝２ｘｙ                          （１）
【０００４】
（ａｘ＋ｂｙ＋ｚ）２＋｛（ａ−ｃ）ｘ＋（ｂ−１／ｃ）ｙ＋ｚ｝２−｛（ａ−ｃ）ｘ＋ｂｙ＋ｚ｝２−｛ａｘ＋（ｂ−１／ｃ）ｙ＋ｚ｝２＝２ｘｙ          （２）
【０００５】
ただし、ａ、ｂ、ｃは定数、ｘ、ｙ、ｚは変数である。
【０００６】
ここで、ｘを第１の入力信号、ｙを第２の入力信号とし、ｚは任意変数として、定数ａ、ｂ、ｃを設定すれば良い。
【０００７】
例えば、本願発明者が提案した乗算回路ではａ＝ｂ＝ｃ＝１を用いており、
（ｘ＋ｙ）２−ｙ２−ｘ２＝２ｘｙ                                （３）
あるいは、
（ｘ＋ｙ＋ｚ）２＋ｚ２−（ｙ＋ｚ）２−（ｘ＋ｚ）２＝２ｘｙ      （４）
となる。
【０００８】
ブルト（Ｂｕｌｔ）等が提案した乗算回路ではａ＝ｂ＝１／２、ｃ＝１を用いており、
（ｘ／２＋ｙ／２）２＋（−ｘ／２−ｙ／２）２−（−ｘ／２＋ｙ／２）２−（ｘ／２−ｙ／２）２＝２ｘｙ                                                （５）
あるいは、
（ｘ／２＋ｙ／２＋ｚ）２＋（−ｘ／２−ｙ／２＋ｚ）２−（−ｘ／２＋ｙ／２＋ｚ）２−（ｘ／２−ｙ／２＋ｚ）２＝２ｘｙ                                （６）
となる。
【０００９】
ブルト（Ｂｕｌｔ）が提案した乗算回路ではａ＝１／２、ｂ＝ｃ＝１を用いており、
（ｘ／２＋ｙ）２＋（−ｘ／２）２−（−ｘ／２＋ｙ）２−（ｘ／２）２＝２ｘｙ                      （７）
あるいは、
（ｘ／２＋ｙ＋ｚ）２＋（−ｘ／２＋ｚ）２−（−ｘ／２＋ｙ＋ｚ）２−（ｘ／２＋ｚ）２＝２ｘｙ      （８）
となる。
【００１０】
しかし、（３）式は目にするが、（５）式を整えて簡略化した
（ｘ＋ｙ）２−（ｘ−ｙ）２＝４ｘｙ      （９）
が、一般的にはクォータスクェア技術（ｑｕａｒｔｅｒ−ｓｑｕａｒｅ  ｔｅｃｈｎｉｑｕｅ）と呼び習わされている。
【００１１】
以上示したように、乗算回路においては、加算（減算）回路と２乗回路機能を有する乗算器コア回路を組み合わせることで実現される。
【００１２】
図１はクァドリテールセルで構成される乗算器コア回路の構成を示す図である。共通接続されたソースが電流源に接続されたＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を備え、Ｍ１とＭ２のドレイン同士が接続され、Ｍ３とＭ４のドレイン同士が接続されている。ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートに印加される電圧（Ｖ１，Ｖ２，Ｖ３，Ｖ４）を、
（ＶＣＭ＋ａＶｘ＋ｂＶｙ，ＶＣＭ＋（ａ−ｃ）Ｖｘ＋（ｂ−１／ｃ）Ｖｙ，ＶＣＭ＋（ａ−ｃ）Ｖｘ＋ｂＶｙ，ＶＣＭ＋ａＶｘ＋（ｂ−１／ｃ）Ｖｙ）とすると、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイン電流Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐ４は、式（１０）〜（１３）と表される。
【００１３】
ＩＤ１＝β（ＶＣＭ＋ａＶｘ＋ｂＶｙ−ＶＳＱ−ＶＴＨ）２                  （１０）
【００１４】
ＩＤ２＝β｛ＶＣＭ＋（ａ−ｃ）Ｖｘ＋（ｂ−１／ｃ）Ｖｙ−ＶＳＱ−ＶＴＨ｝２      （１１）
【００１５】
ＩＤ３＝β｛ＶＣＭ＋（ａ−ｃ）Ｖｘ＋ｂＶｙ−ＶＳＱ−ＶＴＨ｝２          （１２）
【００１６】
ＩＤ４＝β｛ＶＣＭ＋ａＶｘ＋（ｂ−１／ｃ）Ｖｙ−ＶＳＱ−ＶＴＨ｝２      （１３）
【００１７】
ここで、βは単位トランジスタのトランスコンダクタンスパラメータであり、
β＝（１／２）μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）                              （１４）
と表される。ただし、μは電子の実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である。
【００１８】
また、ｚ＝ＶＣＭ−ＶＳＱ−ＶＴＨとおくと、（２）式により、乗算器コア回路の差動出力電流ΔＩは、
ΔＩ＝（ＩＤ１＋ＩＤ２）−（ＩＤ３＋ＩＤ４）＝２βＶｘＶｙ              （１５）
と求められ、クァドリテールセルが乗算器コア回路となっていることがわかる。
【００１９】
ただし、テール電流の条件
ＩＤ１＋ＩＤ２＋ＩＤ３＋ＩＤ４＝Ｉ０                                    （１６）
から、クァドリテールセルを構成するいずれかのトランジスタがピンチオフする入力電圧から、以下のように求められる。
【００２０】
0004918012.tif 000002
【００２１】
ここでは、従来文献（特許文献１等）での誤記を訂正してあることを明記しておきたい。
【００２２】
したがって、飽和領域で動作するＭＯＳトランジスタがいずれもピンチオフしない入力電圧においては、（１７）式で示されるように、２つの入力電圧Ｖｘ，Ｖｙの積ＶｘＶｙが得られ、クァドリテールセルは乗算器コア回路となっていることがわかる。
【００２３】
入力電圧が次第に大きくなるにしたがって、クァドリテールセルを構成するトランジスタがピンチオフし始め、回路の乗算特性は理想特性からズレてくる。
【００２４】
図２に、Ｖｙをパラメータにして、（１７）式を用いて計算した、クァドリテールセルの差動出力電流特性を示す。（１７）式で示した正常動作する入力電圧範囲は、破線で示される。
【００２５】
クァドリテールセルは１つのテール電流しか持たないので、入力信号が増加していくとリミッティングがかかる。
【００２６】
また、クァドリテールセルの動作範囲は、従来文献での誤記を訂正して図３のように示され、奇しくも、ハート形を上下に２つ合わせた領域であり、正常動作する入力電圧範囲（Ｖｘ，Ｖｙ）は斜線で示した菱形の領域でもある。
【００２７】
次に、電圧加算回路を説明する。図４に、２対のＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ５、Ｍ６）を用いて実現される電圧加算回路の構成を示す。共通接続されたソースが定電流源に接続されゲートにＶＩＮを差動入力するｎチャネルＭＯＳ差動対（Ｍ１、Ｍ２）と、共通接続されたソースが定電流源に接続されたｎチャネルＭＯＳ差動対（Ｍ５、Ｍ６）と、ｐチャネルカレントミラー（Ｍ３、Ｍ４）を備え、ｐチャネルＭＯＳトランジスタＭ３、Ｍ４のドレインはＭＯＳトランジスタＭ１、Ｍ６のドレインにそれぞれ接続され、ＭＯＳトランジスタＭ２のドレインは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ５のドレインは電源ＶＤＤに接続されゲートはＶＲＥＦに接続され、ＭＯＳトランジスタＭ６のドレインとゲートは接続され、該ドレイン（＝ゲート）電位がＶＯＵＴとされる。ＭＯＳトランジスタＭ１とＭ６のドレイン電流（ＩＤ１、ＩＤ６）が等しくなり（ＩＤ１＝ＩＤ６）、ゲート・ソース間電圧ＶＧＳ１＝ＶＧＳ６が成り立つ。ＩＤ１＋ＩＤ２＝ＩＤ５＋ＩＤ６＝ＩＯＯ、したがってＩＤ２＝ＩＤ５となり、ＭＯＳトランジスタＭ２とＭ５のゲート・ソース間電圧ＶＧＳ２＝ＶＧＳ５が成り立つ。
【００２８】
ＶＯＵＴ−ＶＲＥＦ＝ＶＧＳ６−ＶＧＳ５＝ＶＧＳ１−ＶＧＳ２＝ＶＩＮ
となる。
【００２９】
よって、出力電圧ＶＯＵＴは次式で表される。
ＶＯＵＴ＝ＶＲＥＦ＋ＶＩＮ      （１８）
【００３０】
図４に示す電圧加算回路を入力回路に用いた乗算回路を図５に示す（特許文献１の図６参照）。ただし、この能動電圧加算回路ではｐチャネルトランジスタの遮断周波数ｆＴで高周波動作が制限されており、周波数特性を考慮する必要がある。付け加えるならば、ブルト（Ｂｕｌｔ）が提案した乗算回路ではａ＝１／２、ｂ＝ｃ＝１を用いており、この回路を集積化した場合の内容はＷａｎｇ（王）の論文に詳しいが、電圧加算回路には、３対のＭＯＳ差動対を用いて、図４に示す電圧加算回路が２個に相当する入力回路を備えた乗算回路が提案されている。
【００３１】
しかし、本願発明者が提案した回路（図５）よりもＭＯＳ差動対が１対増えているために利点がないものと考えられる。
【００３２】
【特許文献１】特許第２６７１８７２号公報
【非特許文献１】Ｋ．Ｋｉｍｕｒａ“Ａｎ  ＭＯＳ  Ｆｏｕｒ−Ｑｕａｄｒａｎｔ  Ａｎａｌｏｇ  Ｍｕｌｔｉｐｌｉｅｒ  Ｂａｓｅｄ  ｏｎ  ｔｈｅ  Ｍｕｌｔｉｔａｉｌ  Ｔｅｃｈｎｉｑｕｅ  Ｕｓｉｎｇ  ａ  Ｑｕａｄｒｉｔａｉｌ  Ｃｅｌｌ  ａｓ  ａ  Ｍｕｌｔｉｐｌｉｅｒ  Ｃｏｒｅ，”  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−Ｉ，Ｖｏｌ．４２，Ｎｏ．８，ｐｐ．４４８−４５４，Ａｕｇｕｓｔ  １９９５．
【発明の開示】
【発明が解決しようとする課題】
【００３３】
なお、上記特許文献１、及び非特許文献１の全開示内容はその引用をもって本書に繰込まれる。以下の分析は本発明によって与えられる。
【００３４】
上述した従来の乗算回路では、電流出力となっているために、出力電圧を得るためには負荷に抵抗を付加する必要がある。
【００３５】
したがって、抵抗の製造バラツキが付加されて特性の製造バラツキが大きくなるという問題があった。
【００３６】
第１の問題点は、製造バラツキが大きくなるということである。その理由は、出力に抵抗負荷を用いているからである。
【００３７】
第２の問題点は、出力に温度特性がある、ということである。その理由は、出力電流はトランスコンダクタイスパラメータβに依存しているからである。
【００３８】
本発明は上記問題点に鑑みて創案されたものであって、その目的は、製造バラツキが小さく、出力電圧の温度補正を簡易化し、半導体集積回路上に形成して好適とされる乗算回路を提供することにある。
【課題を解決するための手段】
【００３９】
本発明の乗算回路は、電圧加算回路と電圧減算回路にそれぞれ第１の入力電圧と第２の入力電圧が入力されて前記第１の入力電圧と前記第２の入力電圧の差動加算電圧と差動減算電圧を出力し、前記差動加算電圧と前記差動減算電圧をそれぞれ入力する２つの２乗回路を有し、前記２つの２乗回路の出力がそれぞれ前記ダイオード接続されたＭＯＳトランジスタの端子電圧であり、２つの端子電圧の差動電圧が前記第１の入力電圧と前記第２の入力電圧の積である乗算回路において、前記２乗回路がダイオード接続されたＭＯＳトランジスタに差動ＭＯＳトランジスタが縦積み（カスコード接続）される。
【００４０】
あるいは、前記電圧加算回路と前記電圧減算回路が、第１の入力電圧をそれぞれ入力する２組のＭＯＳ差動対と第２の入力電圧を入力する１組のＭＯＳ差動対とを有し、前記第１の入力電圧をそれぞれ入力する各組のＭＯＳ差動対は、それぞれ一方のＭＯＳトランジスタには前記第１の入力電圧の正相信号が入力され他方のＭＯＳトランジスタはダイオード接続されて正相出力端子を構成し、それぞれ一方のＭＯＳトランジスタには前記第１の入力電圧の逆相信号が入力され他方のＭＯＳトランジスタはダイオード接続されて逆相出力端子を構成し、前記２組のＭＯＳ差動対の一方が電圧加算回路の出力対を構成し、前記２組のＭＯＳ差動対の他方が電圧減算回路の出力対を構成し、前記第２の入力電圧を入力する１組のＭＯＳ差動対は、それぞれ一方のＭＯＳトランジスタには前記第２の入力電圧の正相信号と逆相信号が入力され他方のそれぞれのＭＯＳトランジスタには前記第２の入力電圧のコモンモード電圧が入力され、前記第２の入力電圧の正相、逆相信号がそれぞれ入力されるＭＯＳトランジスタに流れるそれぞれの電流がカレントミラー回路を介して前記電圧加算回路のそれぞれ正相、逆相出力端子に電流が供給され、前記第２の入力電圧のコモンモード電圧がそれぞれ入力されるＭＯＳトランジスタに流れるそれぞれの電流がカレントミラー回路を介して前記電圧減算回路のそれぞれ正相、逆相出力端子に電流が供給される。
【００４１】
あるいは、電圧加算回路に第１の入力電圧と第２の入力電圧が入力されて前記第１の入力電圧と前記第２の入力電圧の差動加算電圧を出力し、前記差動加算電圧とコモンモード電圧がそれぞれ入力される第１と第２の差動ＭＯＳトランジスタと前記第１の入力電圧と第２の入力電圧がそれぞれ入力される第３と第４の差動ＭＯＳトランジスタを有し、前記第１と第２の差動ＭＯＳトランジスタと前記第３と第４の差動ＭＯＳトランジスタがそれぞれダイオード接続されたＭＯＳトランジスタに縦積みされてそれぞれの端子電圧の差動電圧が前記第１の入力電圧と前記第２の入力電圧の積である。
【００４２】
あるいは、前記電圧加算回路が前記に記載された電圧加算回路である。
【発明の効果】
【００４３】
本発明によれば、製造バラツキが小さくなる。その理由は、本発明の乗算回路においては、抵抗素子を用いずに回路を構成しているからである。
【００４４】
本発明によれば、温度特性を相殺することができる。その理由は、本発明においては、出力電圧はトランスコンダクタンスパラメータβに依存していないからである。
【発明を実施するための最良の形態】
【００４５】
図６は、本願請求項１に記載された乗算回路に用いる２乗回路の回路構成を示す図である。共通接続されたソースが、ＭＯＳトランジスタＭ３（電流源）のドレインに接続されゲートに（ＶＣＭ＋Ｖ１／２、ＶＣＭ−Ｖ１／２）をそれぞれ入力する差動ＭＯＳトランジスタ対Ｍ１、Ｍ２を備え、ＭＯＳトランジスタＭ３のゲートとドレインが接続されている。ＭＯＳトランジスタのドレイン電位（ゲート電位）が２乗電圧ＶＳＱとされる。
【００４６】
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３の各ドレイン電流は次式（１９）〜（２１）で表される。
ＩＤ１＝β（ＶＣＭ＋Ｖ１／２−ＶＳＱ−ＶＴＨ）２      （１９）
ＩＤ２＝β（ＶＣＭ−Ｖ１／２−ＶＳＱ−ＶＴＨ）２      （２０）
ＩＤ３＝２β（ＶＳＱ−ＶＴＨ）２                      （２１）
【００４７】
ここで、
ＩＤ１＋ＩＤ２＝ＩＤ３                                （２２）
である。
【００４８】
これを解くと
0004918012.tif 000003
と求められ、ＶＳＱから差動入力電圧Ｖ１の２乗電圧が得られる。
【００４９】
式（２３）において、留意すべき点は、２乗回路の出力電圧ＶＳＱにおいて、トランスコンダクタンスパラメータβが掛らなく、２乗電圧Ｖ１２の係数は、１／｛８（ＶＣＭ−２ＶＴＨ）｝となっている。
【００５０】
したがって、この係数を温度で一定になるように設定することで、温度特性を持たない２乗回路が実現できる。
【００５１】
ちなみに、これまでの２乗回路では２乗電圧Ｖ１２の係数にトランスコンダクタンスパラメータβが掛かり、トランスコンダクタンスパラメータβが負の温度特性を持つために、出力電圧は負の温度特性を持つのが一般的であった。
【００５２】
次に、図６の回路の動作電圧範囲を求めてみる。
【００５３】
（１９）式と（２０）式において、ＭＯＳトランジスタＭ１、Ｍ２に電流が流れる条件は
ＶＣＭ＋Ｖ１／２−ＶＳＱ−ＶＴＨ，ＶＣＭ−Ｖ１／２−ＶＳＱ−ＶＴＨ≧０  
（２４）
であるから、（２３）式を代入してこれを解くと、
Ｖ１≧０の場合に、
0004918012.tif 000004
Ｖ１≦０の場合に、
0004918012.tif 000005
と求められることから、
0004918012.tif 000006
となる。
【００５４】
図７は、図６に示した２乗回路を２つ備えたものである。ダイオード接続された電流源ＭＯＳトランジスタＭ３、Ｍ６に、ＭＯＳ差動対（Ｍ１、Ｍ２）、ＭＯＳ差動対（Ｍ４、Ｍ５）を、それぞれ、カスコード接続して構成される２つの２乗回路を有し、２つの２乗回路は、電圧加算回路と電圧減算回路からの差動加算電圧（Ｖｘ＋Ｖｙ）と差動減算電圧（Ｖｘ−Ｖｙ）をそれぞれ入力し、それぞれダイオード接続されたＭＯＳトランジスタＭ３、Ｍ６のドレイン電圧（ＶＳＱ１、ＶＳＱ２）はＶｘ×Ｖｙに対応する。
【００５５】
すなわち、２乗回路の２つのＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ４、Ｍ５）にそれぞれ、Ｖｘ＋ＶｙとＶｘ−Ｖｙの差動入力電圧（いずれのコモンモード電圧もＶＣＭとする）を印加すると、２つの２乗回路の出力電圧ＶＳＱ１、ＶＳＱ２はそれぞれ式（２３）のＶ１に（Ｖｘ＋Ｖｙ）と（Ｖｘ−Ｖｙ）を代入して求められ、差動出力電圧ＶＯＵＴ（＝ＶＳＱ１−ＶＳＱ２）は
0004918012.tif 000007
と求められる。すなわち、２信号ＶｘとＶｙの積ＶｘＶｙが得られる。したがって、乗算回路が実現できる。
【００５６】
式（２８）において留意すべき点は、乗算回路の出力には、トランスコンダクタンスパラメータβが掛らなく、積（乗算）電圧ＶｘＶｙの係数は、１／｛２（ＶＣＭ−２ＶＴＨ）｝となっている。この係数を温度で一定になるように設定することで、温度特性を持たない２乗回路が実現できる。
【００５７】
ちなみに、これまでの乗算回路では、（１７）式に示すように、積（乗算）電圧ＶｘＶｙの係数にトランスコンダクタンスパラメータβが掛かり、トランスコンダクタンスパラメータβが負の温度特性を持つために、出力電圧は負の温度特性を持つのが一般的であった。
【００５８】
図７の回路動作範囲は、（２７）式から
0004918012.tif 000008
となる。
【００５９】
図８は、本願請求項２に記載された乗算回路に用いる電圧加算回路と電圧減算回路を示す回路である。
【００６０】
電圧加算回路は、第１の入力電圧Ｖｘを入力するＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）と、第２の入力電圧Ｖｙを入力するＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１、Ｍ１２）を有する。第１の入力電圧Ｖｘを入力するＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）のそれぞれ一方のＭＯＳトランジスタＭ１、Ｍ３のゲートには第１の入力電圧Ｖｘが入力され、他方のＭＯＳトランジスタＭ２、Ｍ４はダイオード接続されドレイン・ゲート接続点が正相出力端子、逆相出力端子をそれぞれ構成している。
【００６１】
電圧減算回路は、第１の入力電圧Ｖｘを入力するＭＯＳ差動対（Ｍ５、Ｍ６）、（Ｍ７、Ｍ８）と、第２の入力電圧Ｖｙを入力する前記ＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１、Ｍ１２）を有する（ただし、ＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１、Ｍ１２）は前記電圧加算回路と共用される）。第１の入力電圧Ｖｘを入力するＭＯＳ差動対（Ｍ５、Ｍ６）、（Ｍ７、Ｍ８）のそれぞれ、一方のＭＯＳトランジスタＭ５、Ｍ７のゲートには第１の入力電圧Ｖｘが入力され、他方のＭＯＳトランジスタＭ６、Ｍ８はダイオード接続されドレイン・ゲート接続点が正相出力端子、逆相出力端子をそれぞれ構成している。
【００６２】
第２の入力電圧Ｖｙを入力するＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１、Ｍ１２）の、それぞれ、一方のＭＯＳトランジスタＭ９、Ｍ１１のゲートには、第２の入力電圧Ｖｙの正相信号（ＶＣＭ＋Ｖｙ／２）と逆相信号（ＶＣＭ−Ｖｙ／２）が入力され、他方のそれぞれのＭＯＳトランジスタＭ１０、Ｍ１２のゲートには、第２の入力電圧Ｖｙのコモンモード電圧ＶＣＭが入力される。
【００６３】
第２の入力電圧Ｖｙの正相信号（ＶＣＭ＋Ｖｙ／２）と逆相信号（ＶＣＭ−Ｖｙ／２）がそれぞれ入力されるＭＯＳトランジスタＭ９、Ｍ１１のドレイン電流のミラー電流が、第１のカレントミラー回路（Ｍ１７、Ｍ１３）、第２のカレントミラー回路（Ｍ１９、Ｍ１４）を介して、それぞれ、電圧加算回路のＭＯＳトランジスタＭ２、Ｍ４のドレイン・ゲート接続点（正相出力端子、逆相出力端子）に供給される。
【００６４】
第２の入力電圧Ｖｙのコモンモード電圧ＶＣＭがそれぞれ入力されるＭＯＳトランジスタＭ１０、Ｍ１２のドレイン電流のミラー電流が、第３のカレントミラー回路（Ｍ１８、Ｍ１５）、第３のカレントミラー回路（Ｍ２０、Ｍ１６）を介して、電圧減算回路のＭＯＳトランジスタＭ６、Ｍ８のドレイン・ゲート接続点（正相出力端子、逆相出力端子）に供給される。
【００６５】
ＭＯＳトランジスタＭ２、Ｍ４のそれぞれのドレイン・ゲート接続点（正相、逆相出力端子）から、第１の入力電圧（差動入力電圧）Ｖｘと第２の入力電圧（差動入力電圧）Ｖｙの電圧加算値Ｖｘ＋Ｖｙが差動出力される。ＭＯＳトランジスタ（Ｍ６、Ｍ８）のそれぞれのドレイン・ゲート接続点（正相、逆相出力端子）から、第１の入力電圧（差動入力電圧）Ｖｘと第２の入力電圧（差動入力電圧）Ｖｙの電圧減算値Ｖｘ−Ｖｙが差動出力される。
【００６６】
図９は、本願請求項１に記載された乗算回路の一実施例を示す回路構成を示す図である。ＭＯＳ差動対を用いた電圧加算回路は、図４の構成とされる。図９において、差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）、（Ｍ１０、Ｍ９）、（Ｍ１１、Ｍ１２）、カレントミラー（Ｍ１７、Ｍ１３）、（Ｍ１９、Ｍ１４）は、図８の電圧加算回路に対応し、差動対（Ｍ２１、Ｍ２２）とダイオード接続されたＭＯＳトランジスタＭ２３は、図６の２乗回路（差動対（Ｍ１、Ｍ２）とダイオード接続されたＭＯＳトランジスタＭ３）に対応し、式（２３）にしたがって、ＭＯＳトランジスタＭ２３のドレイン・ゲート接続端子ＶＳＱ１から、電圧加算回路の出力電圧（Ｖｘ＋Ｖｙ）（Ｍ２のドレイン・ゲート接続端子とＭ４のドレイン・ゲート接続端子の差電圧）の２乗（Ｖｘ＋Ｖｙ）２に比例した電圧を出力する。
【００６７】
差動対（Ｍ５、Ｍ６）、（Ｍ７、Ｍ８）、（Ｍ１０、Ｍ９）、（Ｍ１１、Ｍ１２）、カレントミラー（Ｍ１８、Ｍ１５）、（Ｍ２０、Ｍ１６）は、図８の電圧加算回路に対応し、差動対（Ｍ２４、Ｍ２５）とダイオード接続されたＭＯＳトランジスタＭ２６は、図６の２乗回路（差動対（Ｍ１、Ｍ２）とダイオード接続されたＭＯＳトランジスタＭ３）に対応し、ＭＯＳトランジスタＭ２６のドレイン・ゲート接続端子ＶＳＱ２から、電圧減算回路の出力電圧（Ｖｘ−Ｖｙ）（Ｍ６のドレイン・ゲート接続端子とＭ８のドレイン・ゲート接続端子の差電圧）の２乗（Ｖｘ−Ｖｙ）２に比例した電圧を出力する。
【００６８】
本願請求項１の２乗回路は、差動入力電圧を必要とするため、図８、図９に示したように、図４の電圧加算回路を２組用いて差動出力電圧を得ている。
【００６９】
図８を参照すると、
ＶＩＮ＝ＶＣＭ＋Ｖｙ／２、
ＶＩＮ’＝ＶＣＭ−Ｖｙ／２
を２組の電圧加算回路のＭＯＳ差動対（Ｍ９、Ｍ１０）、ＭＯＳ差動対（Ｍ１１、Ｍ１２）のそれぞれの一方のトランジスタＭ９、Ｍ１１のゲートに与え、ＭＯＳ差動対（Ｍ９、Ｍ１０）、ＭＯＳ差動対（Ｍ１１、Ｍ１２）の他方のトランジスタＭ１０、Ｍ１２のゲートにはコモンモード電圧ＶＣＭを印加する。
【００７０】
また、
ＶＲＥＦ＝ＶＣＭ＋Ｖｘ／２、
ＶＲＥＦ’＝ＶＣＭ−Ｖｘ／２
（ただし、ＶＣＭはＶｘのコモンモード電圧）を、ＭＯＳ差動対（Ｍ１、Ｍ２）、ＭＯＳ差動対（Ｍ３、Ｍ４）のそれぞれの一方のトランジスタＭ１、Ｍ３のゲートにそれぞれ与え、ＭＯＳ差動対（Ｍ１、Ｍ２）、ＭＯＳ差動対（Ｍ３、Ｍ４）のそれぞれの他方のトランジスタＭ２、Ｍ４のそれぞれの正相出力端子（Ｍ２のドレイン・ゲート接続点）と逆相出力端子（Ｍ４のドレイン・ゲート接続点）には、電圧ＶＯＵＴ、ＶＯＵＴ’として、
ＶＯＵＴ＝２ＶＣＭ＋Ｖｘ／２＋Ｖｙ／２、
ＶＯＵＴ’＝２ＶＣＭ−Ｖｘ／２−Ｖｙ／２
が現れ、差動出力電圧（差動加算電圧）ＶＯＵＴ−ＯＵＴ’＝Ｖｘ＋Ｖｙが得られる。
【００７１】
さらに、電圧減算回路も、図４に示される電圧加算回路を２組用いることで実現でき、差動出力電圧を得ることができる。ただし、２組の電圧加算回路のＶＲＥＦとＶＲＥＦ’の印加電圧を入れ替える。ＭＯＳ差動対（Ｍ５、Ｍ６）、ＭＯＳ差動対（Ｍ７、Ｍ８）のそれぞれの一方のトランジスタＭ５、Ｍ７には、ＶＣＭ＋Ｖｘ／２、ＶＣＭ−Ｖｘ／２がそれぞれ印加され、他方のトランジスタＭ６、Ｍ８の正相出力端子（Ｍ６のドレイン・ゲート接続点）と逆相出力端子（Ｍ８のドレイン・ゲート接続点）には、電圧ＶＯＵＴ、ＶＯＵＴ’として、
ＶＯＵＴ＝２ＶＣＭ＋Ｖｘ／２−Ｖｙ／２、
ＶＯＵＴ’＝２ＶＣＭ−Ｖｘ／２＋Ｖｙ／２
が現れ、差動出力電圧（差動減算電圧）ＶＯＵＴ−ＯＵＴ’＝Ｖｘ−Ｖｙが得られる。
【００７２】
こうして得られた電圧加算回路と電圧減算回路（図８、図９）を見比べると、Ｖｙ入力と出力はそのままにして、Ｖｘ入力側（ＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１、Ｍ１２）、カレントミラーの入力側（Ｍ１７、Ｍ１９、Ｍ１８、Ｍ２０）は、電圧加算回路と電圧減算回路とで共用化できる。すなわち、図８のように、Ｖｘ入力側の２組の差動対では、それぞれのトランジスタに流れる電流をカレントミラー回路でそれぞれの４つの出力端子に電流を供給することで、２組の差動対を削減できる。
【００７３】
ここで、電圧加算回路と電圧減算回路の動作範囲は、ＭＯＳ差動対の動作範囲と等しくなり、
0004918012.tif 000009
となる。
【００７４】
（２９）式と（３０）式の右辺が等しくなるように設定すれば動作範囲が最大となる。すなわち、
0004918012.tif 000010
に設定すれば良い。
【００７５】
図１０は、本願請求項３に記載された乗算回路に用いる２乗和回路を示す回路構成を示す図である。ソースが共通接続され、ダイオード接続された電流源ＭＯＳトランジスタＭ５のドレインに接続されたＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）を備え、ＭＯＳ差動対（Ｍ１、Ｍ２）はゲートに第１の電圧Ｖ１を差動入力し、ＭＯＳ差動対（Ｍ３、Ｍ４）はゲートに第２の電圧Ｖ２を差動入力する。
【００７６】
入力対を構成する差動ＭＯＳトランジスタ対（Ｍ１、Ｍ２）と（Ｍ３、Ｍ４）の各ドレイン電流ＩＤ１〜ＩＤ４は次式で表される。
ＩＤ１＝β（ＶＣＭ＋Ｖ１／２−ＶＳＱ−ＶＴＨ）２      （３２）
ＩＤ２＝β（ＶＣＭ−Ｖ１／２−ＶＳＱ−ＶＴＨ）２      （３３）
ＩＤ３＝β（ＶＣＭ＋Ｖ２／２−ＶＳＱ−ＶＴＨ）２      （３４）
ＩＤ４＝β（ＶＣＭ−Ｖ２／２−ＶＳＱ−ＶＴＨ）２      （３５）
ＩＤ５＝４β（ＶＳＱ−ＶＴＨ）２                      （３６）
【００７７】
ここで、
ＩＤ１＋ＩＤ２＋ＩＤ３＋ＩＤ４＝ＩＤ５        （３７）
であることから、これを解くと
0004918012.tif 000011
と求められ、差動入力電圧の２乗電圧の和電圧が得られる。
【００７８】
式（３８）において留意すべき点は、２乗和回路の出力にはトランスコンダクタンスパラメータβが掛らなく、２乗和電圧（Ｖ１２＋Ｖ２２）の係数は、
１／｛１６（ＶＣＭ−２ＶＴＨ）｝となっており、この係数を温度で一定になるように設定することで、温度特性を持たない２乗和回路が実現できる。
【００７９】
ちなみに、これまでの２乗和回路では、２乗和電圧（Ｖ１２＋Ｖ２２）の係数にトランスコンダクタンスパラメータβが掛かり、トランスコンダクタンスパラメータβが負の温度特性を持つために、出力電圧は負の温度特性を持つのが一般的であった。
次に、動作電圧範囲を求めてみる。
【００８０】
（３２）式〜（３５）式において、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に電流が流れる条件は
ＶＣＭ＋Ｖ１／２−ＶＳＱ−ＶＴＨ，ＶＣＭ−Ｖ１／２−ＶＳＱ−ＶＴＨ≧０          （３９）
【００８１】
ＶＣＭ＋Ｖ２／２−ＶＳＱ−ＶＴＨ，ＶＣＭ−Ｖ２／２−ＶＳＱ−ＶＴＨ≧０          （４０）
【００８２】
であるから、（３８）式を代入してこれを解くと、
0004918012.tif 000012
0004918012.tif 000013
【００８３】
したがって、動作範囲（Ｖ１，Ｖ２）は、（４１）式でＶ１＝０とおいて
0004918012.tif 000014
【００８４】
図１１に示すように、図１０の２つの２乗和回路（差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）と電流源Ｍ５からなる２乗和回路、差動対（Ｍ６、Ｍ７）、（Ｍ８、Ｍ９）と電流源Ｍ１０からなる２乗和回路）にそれぞれ、Ｖｘ＋Ｖｙの差動入力電圧（いずれのコモンモード電圧もＶＣＭとする）とコモンモード電圧ＶＣＭ、ＶｘとＶｙの差動入力電圧（いずれのコモンモード電圧もＶＣＭとする）を印加すれば、２つの２乗和回路の出力ＶＳＱ１とＶＳＱ２の差動出力電圧は
0004918012.tif 000015
と求められ、２信号ＶｘとＶｙの積ＶｘＶｙが得られる。したがって、乗算回路が実現できる。
【００８５】
式（４３）において留意すべき点は、乗算回路の出力にはトランスコンダクタンスパラメータβが掛らなく、積（乗算）電圧ＶｘＶｙの係数は１／｛８（ＶＣＭ−２ＶＴＨ）｝となっており、この係数を温度で一定になるように設定することで温度特性を持たない２乗回路が実現できる。
【００８６】
ちなみに、これまでの乗算回路では、（１７）式に示すように、積（乗算）電圧ＶｘＶｙの係数にトランスコンダクタンスパラメータβが掛かり、トランスコンダクタンスパラメータβが負の温度特性を持つために、出力電圧は負の温度特性を持つのが一般的であった。
【００８７】
図１２は本願請求項４に記載された乗算回路に用いる電圧加算回路を示す回路である。図１３は本願請求項３に記載された乗算回路の一実施例を示す回路構成を示す図である。
【００８８】
図１２において、ＭＯＳ差動対を用いた電圧加算回路は、図４に示されている。電圧加算回路は、ＧＮＤに一端が接続された第１の電流源（Ｉ００）と、第１の電流源（Ｉ００）に共通接続されたソースが接続されたＭＯＳトランジスタ対であって、ドレインが電源ＶＤＤに接続され第１の入力信号Ｖｘの正相電圧信号（ＶＣＭ＋Ｖｘ／２）をゲートに受けるＭＯＳトランジスタＭ１と、ダイオード接続されたＭＯＳトランジスタＭ２とを含む第１のＭＯＳ差動対（Ｍ１、Ｍ２）と、
ＧＮＤに一端が接続された第２の電流源（Ｉ００）と、第２の電流源（Ｉ００）に共通接続されたソースが接続されたＭＯＳトランジスタ対であって、ドレインが電源ＶＤＤに接続され第１の入力信号Ｖｘの逆相電圧信号（ＶＣＭ＋Ｖｘ／２）をゲートに受けるＭＯＳトランジスタＭ３と、ダイオード接続されたＭＯＳトランジスタＭ４とを含む第２のＭＯＳ差動対（Ｍ２、Ｍ４）と、
ＧＮＤに一端が接続された第３の電流源（Ｉ００）と、第３の電流源（Ｉ００）に共通接続されたソースが接続されたＭＯＳトランジスタ対であって、第２の入力信号Ｖｙの正相電圧信号（ＶＣＭ＋Ｖｙ／２）をゲートに受けるＭＯＳトランジスタＭ６と、ドレインが電源ＶＤＤに接続され第２の入力信号のコモンモード電圧ＶＣＭをゲートに受けるＭＯＳトランジスタＭ５とを含む第３のＭＯＳ差動対（Ｍ５、Ｍ６）と、
ＧＮＤに一端が接続された第４の電流源（Ｉ００）と、第４の電流源（Ｉ００）に共通接続されたソースが接続されたＭＯＳトランジスタ対であって、第２の入力信号Ｖｙの逆相電圧信号（ＶＣＭ−Ｖｙ／２）をゲートに受けるＭＯＳトランジスタＭ７と、ドレインが電源ＶＤＤに接続され第２の入力信号のコモンモード電圧ＶＣＭをゲートに受けるＭＯＳトランジスタＭ８とを含む第４のＭＯＳ差動対（Ｍ７、Ｍ８）と、
第３のＭＯＳ差動対のＭＯＳトランジスタＭ６のドレインに入力が接続され、出力が第１のＭＯＳ差動対の前記ダイオード接続されたＭＯＳトランジスタＭ２に接続された第１のカレントミラー回路（Ｍ１１、Ｍ９）と、
第４のＭＯＳ差動対のＭＯＳトランジスタＭ７のドレインに入力が接続され、出力が第２のＭＯＳ差動対の前記ダイオード接続されたＭＯＳトランジスタＭ４に接続された第２のカレントミラー回路（Ｍ１２、Ｍ１０）と、を備えている。図１２のＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）は、図８のＭＯＳ差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）に対応し、図１２のＭＯＳ差動対（Ｍ５、Ｍ６）、（Ｍ７、Ｍ８）は図８のＭＯＳ差動対（Ｍ９、Ｍ１０）、（Ｍ１１，Ｍ１２）に対応し、図１２のカレントミラー（Ｍ９、Ｍ１１）、（Ｍ１０、Ｍ１２）は、図８のカレントミラー（Ｍ１３、Ｍ１７）、（Ｍ１４、Ｍ１９）に対応し、ＭＯＳトランジスタＭ２のドレイン・ゲート接続点には２ＶＣＭ＋Ｖｘ／２＋Ｖｙ／２が現れ、ＭＯＳトランジスタＭ４のドレイン・ゲート接続点には２ＶＣＭ＋Ｖｘ／２−Ｖｙ／２が現れ、ＭＯＳトランジスタＭ２、Ｍ４のドレイン・ゲート接続点間に、差動加算電圧Ｖｘ＋Ｖｙが出力される。
【００８９】
図１３を参照すると、本願請求項３の２乗和回路は差動入力電圧を必要とするから、図４に示される電圧加算回路を２組用いて差動出力電圧を得る。なお、図１３の差動対（Ｍ１、Ｍ２）、（Ｍ３、Ｍ４）と電流源Ｍ５、差動対（Ｍ６、Ｍ７）、（Ｍ８、Ｍ９）と電流源Ｍ１０は、図１１の構成のそれぞれに対応している。
【００９０】
図１３において、
ＶＩＮ＝ＶＣＭ＋Ｖｙ／２、
ＶＩＮ’＝ＶＣＭ−Ｖｙ／２
とし、それぞれのＭＯＳ差動対（Ｍ１５、Ｍ１６）、（Ｍ１７、Ｍ１８）の一方のトランジスタＭ１６、Ｍ１７のゲートに入力し、他方のトランジスタＭ１５、Ｍ１８のゲートにはコモンモード電圧ＶＣＭを印加する。
【００９１】
また、
ＶＲＥＦ＝ＶＣＭ＋Ｖｘ／２、
ＶＲＥＦ’＝ＶＣＭ−Ｖｘ／２
とし、それぞれのＭＯＳ差動対（Ｍ１１、Ｍ１２）、（Ｍ１３、Ｍ１４）の一方のトランジスタＭ１１、Ｍ１３のゲートに入力し、他方のＭＯＳトランジスタＭ１２、Ｍ１４のドレイン・ゲート接続端子に、出力電圧、
ＶＯＵＴ＝２ＶＣＭ＋Ｖｘ／２＋Ｖｙ／２、
ＶＯＵＴ’＝２ＶＣＭ−Ｖｘ／２−Ｖｙ／２
がそれぞれ現れ、ＭＯＳトランジスタＭ１２、Ｍ１４のドレイン・ゲート接続端子間の差動出力電圧Ｖｘ＋Ｖｙが、差動対（Ｍ１、Ｍ２）のゲートに差動入力される。差動対（Ｍ３、Ｍ４）のゲートにはＶＣＭが共通に入力される。また、図１１と同様、差動対（Ｍ６、Ｍ７）のゲートにはＶｘが差動入力され、差動対（Ｍ８、Ｍ９）のゲートにはＶｙが差動入力される。
【００９２】
ここで、電圧加算回路の動作範囲は、ＭＯＳ差動対の動作範囲と等しくなり、
0004918012.tif 000016
となる。
【００９３】
（４１）式、および（４２）式と（４４）式の右辺が等しくなるように設定すれば動作範囲が最大となるが、上述した菱形の内側ではなく、菱形に内接する円が最大動作点となり、すなわち、（４１）式、および（４２）式でＶ１＝Ｖ２とおいて求められる。
この時に、
0004918012.tif 000017
に設定すれば良い。
【産業上の利用可能性】
【００９４】
本発明の活用例として、アナログ信号処理回路、整流回路や検波器、周波数変換回路や自動利得制御回路としての利用等が考えられる。
【図面の簡単な説明】
【００９５】
【図１】従来のクァドリテールセルで構成される乗算器コア回路の構成を示す図である。
【図２】従来のクァドリテールセルで構成される乗算器コア回路の差動出力電流特性を示す図である。
【図３】従来のクァドリテールセルで構成される乗算器コア回路の動作範囲を示す図である。
【図４】従来の電圧加算回路の構成を示す図である。
【図５】従来の乗算回路の構成を示す図である。
【図６】本発明の乗算回路に用いる２乗回路の構成を示す図である。
【図７】本発明の２つの乗算回路を用いた乗算回路の構成を示す図である。
【図８】本発明の乗算回路に用いる電圧加算回路と電圧減算回路の構成を示す図である。
【図９】本発明の電圧加算回路と電圧減算回路を用いた乗算回路の構成を示す図である。
【図１０】本発明の乗算回路に用いる２乗和回路の構成を示す図である。
【図１１】本発明の２つの乗算和回路を用いた乗算回路の構成を示す図である。
【図１２】本発明の乗算回路に用いる電圧加算回路の構成を示す図である。
【図１３】本発明の電圧加算回路を用いた乗算回路の構成を示す図である。
【符号の説明】
【００９６】
Ｉ００  定電流源
ＩＤ１〜ＩＤ９  ドレイン電流
Ｍ１〜Ｍ２６  ＭＯＳトランジスタ
Ｖｘ、Ｙｙ  入力電圧
ＶＣＭ  コモンモード電圧
【図１】
0004918012.tif 000018
【図２】
0004918012.tif 000019
【図３】
0004918012.tif 000020
【図４】
0004918012.tif 000021
【図５】
0004918012.tif 000022
【図６】
0004918012.tif 000023
【図７】
0004918012.tif 000024
【図８】
0004918012.tif 000025
【図９】
0004918012.tif 000026
【図１０】
0004918012.tif 000027
【図１１】
0004918012.tif 000028
【図１２】
0004918012.tif 000029
【図１３】
0004918012.tif 000030