(57)【特許請求の範囲】
【請求項１】
行と列に配列された電気的に消去及びプログラム可能なセルトランジスタを有するセクタを備え、前記各セルトランジスタはプログラム状態に対応する第１しきい値電圧分布及び消去状態に対応する第２しきい値電圧分布のうちいずれか１つの分布内に存在するしきい値電圧を有する不揮発性半導体メモリ装置を消去する方法において、
前記セクタの全てのセルトランジスタが前記第１しきい値電圧分布の最下限より高いしきい値電圧を有するかを判別する段階と、
もしそうなら、前記第２しきい値電圧分布の最上限と前記第１しきい値電圧分布の最下限との間に存在する検出電圧レベルより低いしきい値電圧レベルを有するセルトランジスタが検出される時まで、前記セクタの全てのセルトランジスタを同時に消去して、相対的に速い消去動作を有するセルトランジスタを検出する段階と、
前記検出電圧レベルより高いしきい値電圧を有するように、前記検出されたセルトランジスタを個別的にプログラムする段階と、
前記セクタの全てのセルトランジスタを同時に消去する段階とを含むことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項２】
前記セルトランジスタが前記第２しきい値電圧分布の最上限より低いしきい値電圧を有するかを判別する段階と、
前記セルトランジスタのうち少なくとも１つが前記第２しきい値電圧分布の最上限より高いしきい値電圧を有する時、前記セルトランジスタが前記第２しきい値電圧分布の最上限より低いしきい値電圧を有する時まで、前記消去及び判別段階を反復的に実施する段階とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置の消去方法。
【請求項３】
前記セルトランジスタが前記第２しきい値電圧分布の最上限より低いしきい値電圧を有する時、前記セルトランジスタが過消去されたかを判別する段階と、
前記消去されたセルトランジスタのうち少なくとも１つが過消去された時、この過消去されたセルトランジスタをプログラムする段階とを含むことを特徴とする請求項２に記載の不揮発性半導体メモリ装置の消去方法。
【請求項４】
前記検出されたセルトランジスタを個別的にプログラムする段階は、前記プログラムされたセルトランジスタが前記検出電圧レベルより高いしきい値電圧を有するかを判別する段階を含み、前記検出されたセルトランジスタが前記検出電圧レベルより高いしきい値電圧を有する時までプログラム及び判別動作を反復的に実施することを特徴とする請求項１に記載の不揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関し、さらには消去されたセルのしきい値電圧の分布を最小化できる不揮発性半導体メモリ装置の消去方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置として幅広く使用されるフラッシュメモリ装置は、行と列のマトリックスに配列された複数のメモリセルを含む。フラッシュメモリ装置はメモリセルの全てのアレイを同時に消去する。さらに、フラッシュメモリ装置はアレイ内の１つ又はそれより多いメモリセルの内容を電気的にプログラムしたりリードしたりする。
【０００３】
フラッシュメモリ装置のメモリセルは、一般的に、行と列に配列された浮遊ゲートトランジスタ（floating gate transistors）を利用する。図１に示すように、各浮遊ゲートトランジスタ１０はソース１４、ドレイン１６、浮遊ゲート２２、制御ゲート２６を含む。浮遊ゲート２２は、図１を参照すると、P型半導体基板又はバルク１２内に形成されたチャンネル領域１８と重なり、薄いトンネル酸化膜２０を通じてチャンネル領域１８の両側に位置したソース１４及びドレイン１６のエッジ部分と重なる。制御ゲート２６は浮遊ゲート２２の上部に位置し、O-N-O(Oxide-Nitride-Oxide)のような中間絶縁膜２４によって浮遊ゲート２２から絶縁される。同一の行を占有する浮遊ゲートトランジスタの制御ゲートは複数のワードラインのうち１つに共通に連結される。同一の列を占有する浮遊ゲートトランジスタのドレイン領域は複数のビットラインのうち１つに共通に連結される。浮遊ゲートトランジスタのソース領域は共通ソースラインに連結される。
【０００４】
周知のように、任意に選択されたメモリセルは、チャンネル領域と浮遊ゲートの間のホットエレクトロン注入（hot electron injection）によってプログラムされる。浮遊ゲートへのホットエレクトロン注入は、ソース及び基板は接地電圧に維持され、制御ゲートに高電圧（例えば約１０V）が印加され、ホットエレクトロンを誘導するための電圧（例えば５V〜６V）がドレインに印加される。プログラムされた後、選択されたメモリセルのしきい値電圧は電子の蓄積によって増加される。プログラムされたメモリセルからデータをリードするためには、約１Vの電圧がドレインに印加され、電源電圧（又は５．５V）が制御ゲートに印加され、ソースは接地電圧に維持される。プログラムされたメモリセルの増加されたしきい値電圧はリード動作の間、ゲート電圧の遮断電位として作用するので、図２に示されたように、プログラムされたメモリセルは６V〜８Vの間に存在するしきい値電圧を有するオフセル（off-cell）に判別される。
【０００５】
メモリセルの消去は、F-Nトンネル（Fowler-Nordheim tunneling）効果によってなされる。  F-Nトンネル効果は、制御ゲートに−８Vのマイナス電圧を印加し、基板（又はバルク）に約８V〜１０Vの電圧を印加することによってなされる。この時、ドレイン及びソースは高インピーダンス状態（又はフローティング状態）に維持される。このような電圧バイアス条件によって誘導される制御ゲート及び基板の間の強電界は、浮遊ゲートの電子をバルクに移動させる。消去されたメモリセルは、以前に比べて、低しきい値電圧を有し、図２に示されたように、１V〜３Vの間に存在するしきい値電圧を有するオンセル（on-cell）に判別される。
【０００６】
表１はプログラム、消去及びリードの時に使用された電圧レベルを示す。
【表１】
0004870876.tif 000002
【０００７】
メモリセルの消去動作が実施されると、図２で陰影処理された部分に示されたように、消去されたメモリセルのうち、特定電圧（消去状態に対応するしきい値電圧分布の最下限）以下のしきい値電圧を有するメモリセルが存在する。消去されたメモリセルのしきい値電圧が特定電圧（消去状態に対応するしきい値電圧分布の最下限）以下に低まる原因は、セクタ内に存在するメモリセルの消去速度が異なるためである。メモリセルの消去速度が異なる場合、消去されたメモリセルのしきい値電圧の分布が相対的に広まる。これは、又、消去されたメモリセルのしきい値電圧が特定電圧（消去状態に対応するしきい値電圧分布の最下限）以下に低まるようにする。即ち、消去状態に対応するしきい値電圧分布の幅は消去速度と関係がある。
【０００８】
一般的に、消去速度は浮遊ゲート及び制御ゲートの間に存在する中間絶縁膜（ONO）のキャパシタンス（Cono）及びトンネル酸化膜(Ctunnel)のカップリング比（R）によって決定され得る。
【０００９】
Ｒ＝Cono ／Cono＋Ctunnel              数学式１
ここで、Conoは浮遊ゲート形状及び絶縁膜（ONO）厚さの関数であり、Ctunnelはトンネル酸化膜の厚さ及びアクティブ幅（active width）（又はチャンネル幅）の関数である。Ctunnelの変化がConoの変化よりずっと大きいので、数学式から分かるように、均一なしきい値電圧分布を得るためには、均一なトンネル酸化膜厚さ及び均一なアクティブ幅を確保するのが重要である。しかし、メモリセルのアクティブ幅は実際製造工程でウェハ又はチップ内で不均一な分布を有し、これはメモリセルの消去速度が異なるようにする。メモリセルが過度に消去されるのを防止するためには、アクティブ幅の分布を減少させなければならない（又は、チップ又はウェハ内で均一にしなければならない）。不幸にも、現製造工程を考慮する時、アクティブ幅の分布を減らすのは限界に至った。
【００１０】
アクティブ幅の分布を減らすことの対案として、消去状態に対応するしきい値電圧分布の最下限より高しきい値電圧を有するように、消去リペア動作によって、異なる消去速度を有するメモリセルのうち、過度に消去されたメモリセルを治癒する方法が提案されてきた。このような消去リペア動作はポスト-プログラム（post-program）  と呼ばれる。このような消去リペア動作は、従来技術の消去アルゴリズムを示す図３に示されたように、プリ-プログラム（pre-program）のすぐ後に実施されるメイン消去動作に続き実施される。プリ-プログラム（pre-programming）、メイン消去（main erasing）、ポスト-プログラム（post-programming）は消去サイクルを構成する。
【００１１】
プリ-プログラム動作は、次に続くメイン消去の時に過度に消去されるメモリセルの発生を防止するために、前述の正常なプログラム動作と同一のバイアス条件（表１参照）を利用して実施される。図４を参照すると、プリ-プログラム動作が開始されると、所定のメモリセルがプログラム状態であるかを判別するためのプログラム検証動作が実施される（S１０）。プログラム検証動作の結果、選択されたメモリセルの状態がプログラム状態ではないと、選択されたメモリセルがプログラム状態になるまでプログラム動作が反復的に実施される。もし、選択されたメモリセルの状態がプログラム状態であると、最後のメモリセルが選択される時まで段階（S１０〜S１６）が反復的に実施される。プリ-プログラム動作の結果、プログラムされたメモリセルのしきい値電圧は、図３に示されたように、約６V又はそれより高いレベル（即ち、オフ-セルのしきい値電圧）に移動される。
【００１２】
続いて、セクタの全てのメモリセルがオン-セルの状態になるようにメイン消去動作が実施される。メイン消去動作が開始されると、図５に示されたように、前述の電圧バイアス条件下で、セクタ内の全てのメモリセルが同時に消去される（S２０）。消去動作の後、消去されたメモリセルが消去状態であるかを判別するための消去検証動作が実施される（S２２）。消去検証動作の結果、選択されたメモリセルの状態が消去状態ではないと、セクタ内の全てのメモリセルが消去状態になる時まで前述の過程（S２０、S２２）が反復的に実施される。たとえプリ-プログラム動作が実施されても、消去速度の差によって、メイン消去動作の後に過度に消去されたメモリセル（又は、目標しきい値電圧の最下限以下のしきい値電圧を有するメモリセル）が存在するので、ポスト-プログラム動作が実施される。
【００１３】
ポスト-プログラム動作を実施するためには、過度に消去されたメモリセルのソース及び基板は接地され、制御ゲートはプログラム電圧（例えば、１０V）より低電圧（例えば、３V）に連結され、ドレインは約５V〜６Vに連結される。このような電圧バイアス条件の結果、プリ-プログラム動作より少量のマイナス電荷が浮遊ゲートに蓄積される。ポスト-プログラム動作は、図４に示されたように、プリ-プログラム動作と同一の手順によって実施される。
【００１４】
前述の消去方法を使用することによって、過度に消去されたメモリセルは大抵治癒され得る。しかし、メモリセルが過度に治癒されるのを根本的に解決できない。これはメイン消去過程の消去検証動作が一番高いしきい値電圧を有するメモリセルに基づいて実施されるためである。言い換えれば、全てのメモリセルのしきい値電圧が消去状態に対応するしきい値電圧分布の最上限まで下がるように消去動作を反復的に実施する。このような反復的な消去過程で、消去速度が速い（又はカップリング比（R）が大きい）メモリセルは、消去速度が遅い（又はカップリング比（R）が小さい）メモリセルに比べて、相対的に速く消去される。
【００１５】
消去速度の差が大きいほど、消去状態に対応するしきい値電圧分布はより広まる。従って、相対的に速い消去速度のメモリセルは特定電圧（消去状態に対応するしきい値電圧分布の最下限）又は０Vより低電圧を有し、その結果、ポスト-プログラム動作が実施される時、リードフェイル及びドレインターンオンの問題が発生する。
【００１６】
任意に消去されたメモリセルのしきい値電圧が消去状態に対応するしきい値電圧分布内に存在するかを判別するプログラム動作が実施される場合、もし、メモリセルが連結されたビットラインに関したメモリセルのうち少なくとも１つが消去されたメモリセルのしきい値電圧、特に、０V又はそれより低い電圧を有すると、そのようなメモリセルの列に連結されたメモリセルは、プログラム状態に関係なくいつもオン-セルに判別される。これを“リードフェイル”と呼ぶ。
【００１７】
ポスト-プログラムの時に選択されたメモリセルのドレイン（又はビットライン）に例えば５V〜６Vの電圧が印加される時、選択されたメモリセルの列に連結された非選択のメモリセル即ち浮遊ゲートトランジスタの浮遊ゲート電圧（Vf=Rd×Vd）がドレインカップリング比(Rd=Cdrain／Cono+Ctunnel)によって増加する。もし、増加した浮遊ゲート電圧（Vf）が非選択のメモリセルのしきい値電圧（Vfg）より高いと、ワードライン電圧が印加されないにもかかわらず、非選択のメモリセルは導通される。従って、ポスト-プログラム動作が不可能であったり、長い間、ポスト-プログラム動作が実施されなければならない。これを“プログラムフェイル”又は“ドレインターンオン現象”と呼ぶ。従って、ドレインターンオン現象は消去状態に対応するしきい値電圧分布の最下限を決定する重要な要因になる。以降、ドレインターンオン現象を誘導するしきい値電圧を有するメモリセルを“過消去されたメモリセル”と呼ぶ。
【００１８】
【発明が解決しようとする課題】
結果的に、メモリセルのしきい値電圧が特定電圧以下に低まる現象を防止できないので、従来技術による消去アルゴリズム（プリ-プログラム、メイン消去及びポスト-プログラムでなされる）は根本的にリードフェイル又はドレインターンオンの問題を有する。従って、メモリセルのしきい値電圧が特定電圧以下に低まる現象を根本的に防止できる新たな概念の消去方法が要求される。
【００１９】
本発明は、消去されたメモリセルのしきい値電圧の分布を精密に制御できる不揮発性半導体メモリ装置の消去方法を提供することを目的とする。
【００２０】
本発明は、メモリセルの消去速度を均一に調節できる不揮発性半導体メモリ装置の消去方法を提供することを目的とする。
【００２１】
本発明は、総消去時間を縮め得る不揮発性半導体メモリ装置の消去方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の特徴によると、各々が消去状態とプログラム状態のうち１つを有する少なくとも２つのメモリセルを消去する方法が提供される。消去方法としては、まず、少なくとも２つのメモリセルが全部プログラム状態であるかが判別される。メモリセルが全部プログラム状態である時、メモリセルが同時に消去される。その次に、消去されたメモリセルのうち相対的に速い消去速度を有するメモリセルが検出される。相対的に速い消去速度を有するメモリセルの消去時間が、相対的に遅い消去速度を有するメモリセルの消去時間より縮まるように、検出されたメモリセルをプログラムした後、消去されたメモリセル及びプログラムされたメモリセルが同時に消去される。
【００２３】
本発明の他の特徴によると、行と列に配列された電気的に消去及びプログラム可能なセルトランジスタを有するセクタを備え、各セルトランジスタはプログラム状態に対応する第１しきい値電圧分布及び消去状態に対応する第２しきい値電圧分布のうちいずれか１つの分布内に存在するしきい値電圧を有する不揮発性半導体メモリ装置を消去する方法が提供される。消去方法は、セクタの全てのセルトランジスタが第１しきい値電圧分布の最下限より高しきい値電圧を有するかを判別する段階と、もしそうなら、セクタの全てのセルトランジスタを同時に消去する段階と、消去されたセルトランジスタのうち、第２しきい値電圧分布の最上限と第１しきい値電圧分布の最下限の間に存在する検出電圧レベルより低しきい値電圧を有するセルトランジスタを検出する段階と、検出電圧レベルより高しきい値電圧を有するように、検出されたセルトランジスタを個別的にプログラムする段階と、セクタの全てのセルトランジスタを同時に消去する段階とを含む。
【００２４】
このような方法によると、相対的に遅い消去速度を有するメモリセルの消去時間に比べて、相対的に速い消去速度を有するメモリセルの消去時間が縮まり得る。
【００２５】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
不揮発性半導体メモリ装置としてのNOR型フラッシュメモリ装置は浮遊ゲートトランジスタでなされたメモリセルのセクタを有し、セクタ内の全てのメモリセルは同時に消去される。前述のように、現製造工程技術の限界によって、チップ又はウェハ内でメモりセルに対する均一なカップリング比（R）を得にくい。従って、セクタ内のメモリセルが相違した消去速度を有し、消去されたメモリセルのしきい値電圧が広く分布されるのは当然である。図１１に示されたように、相違した消去速度を有する２つのメモリセルA、Bが例えば１msecの間に消去される場合、相対的に速い消去速度（又は相対的に大きいカップリング比）を有するメモリセルAは、相対的に遅い消去速度（又は相対的に少ないカップリング比）を有するメモリセルBのしきい値電圧より低しきい値電圧を有する。即ち、２つのメモリセルA、Bの速度の差が大きいほど、２つのメモリセルA、Bのしきい値電圧の差が大きくなる。
【００２６】
図１１に示されたように、相対的に速い消去速度を有するメモリセルAの消去時間が約１／３乃至１／２に縮まる場合、メモリセルAのしきい値電圧は、相対的に遅い消去速度を有するメモリセルBが総消去時間（例えば１msec）の間に消去された時のメモリセルBのしきい値電圧と同一になる。即ち、相対的に遅い消去速度を有するメモリセルBのしきい値電圧をそのままに維持した状態で、相対的に速い消去速度を有するメモリセルAのしきい値電圧を縮まった消去時間に対応する電圧以上に増加させることによって、メモリセルA、Bは、消去された後、同一又は類似したしきい値電圧を有するようになる。これは消去時間を調節することによって、均一なしきい値電圧分布を得ることができることを意味する。このような理論的な背景に基づいた本発明による消去方法が、以降、詳細に説明される。
【００２７】
図６は、本発明による消去方法を示す概略的なフローチャートであり、図７は、図６に図示された改善されたメイン消去動作を示すフローチャートである。
【００２８】
図６を参照すると、本発明による消去アルゴリズム又は消去モードはプリ-プログラム段階S１００とメイン消去段階S２００でなされる。プリ-プログラム動作は、次に続くメイン消去の時、過消去されたセルの発生を防止するために、正常なプログラム動作と同一のバイアス条件（表１参照）を利用して実施される。プリ-プログラム動作が開始されると、所定のメモリセルがプログラム状態であるかを判別するためのプログラム検証動作が実施される。プログラム検証動作の結果、選択されたメモリセルの状態がプログラム状態ではないと、選択されたメモリセルがプログラム状態になる時まで、プログラム動作が反復的に実施される。もし、選択されたメモリセルの状態がプログラム状態であると、最後のメモリセルが選択される時まで、前記の過程が反復的に実施される。プリ-プログラム動作の結果、プログラムされたメモリセルのしきい値電圧は、図９(A)及び図１０(A)に示されたように、約６V又はそれより高いレベル（即ちオフ-セルのしきい値電圧）に移動される。即ち、本発明によるプリ-プログラム動作は従来技術のプリ-プログラム動作と同一の過程（図４参照）を通じて実施される。
【００２９】
プリ-プログラム動作が完了された後、本発明による改善された
メイン消去動作が実施される。本発明の改善されたメイン消去動作は、第１消去段階、プログラム段階（以降、“中間プログラム（middle program）”と呼ぶ）、そして、第２消去段階でなされる。前述のように、第１消去段階の後、中間プログラム動作を実施することによって、相対的に速い消去速度を有するメモリセルの消去時間が、相対的に遅い消去速度を有するメモリセルの消去時間に比べて相対的に縮まり、その結果、セクタ内の消去されたメモリセルのしきい値電圧の分布が均一になる（又は精密になる）。これは消去されたメモリセルのしきい値電圧が消去状態に対応するしきい値電圧分布の最下限（例えば１V）以下に低まるのを防止できることを意味する。従って、リードフェイル及びプログラムフェイル（又はドレインタン-オン現象）を根本的に防止することによって、別途のポスト-プログラム動作が要求されない。
【００３０】
図７は、図６に示されたメイン消去動作の手順を示すフローチャートである。図７を参照すると、メイン消去動作が開始されると、まず、前述の電圧バイアス条件（表１参照）下で、セクタ内の全てのメモリセルが同時に消去される（S２１０）。この消去動作の後、消去されたメモリセルのしきい値電圧が検出電圧レベル（例えば４Ｖ）以下であるかを判別するための消去検証動作が実施される（S２２０）。この消去検証動作の結果、検出電圧レベル以下のしきい値電圧を有するメモリセルが存在しない場合、段階S２１０、S２２０は反復的に実施される。第１消去段階を実施した後、得られたしきい値電圧分布が図９(Ｂ)及び図１０(Ｂ)に示されている。
【００３１】
ここで、検出電圧レベルはメモリセルのうち消去速度が相対的に速いメモリセルを探すための基準電圧レベルを意味する。消去動作が実施された後、しきい値電圧分布の最下限の辺りに位置したメモリセルは、しきい値電圧分布の最上限の辺りに位置したメモリセルに比べて相対的に速い消去速度を有する。同一のバイアス条件下で、検出電圧レベル以下のしきい値電圧を有するメモリセルは“相対的に速い消去速度を有するメモリセル”として定義され得る。検出電圧レベルがメモリ装置によって違う値に決定されるのは当業者には周知である。
【００３２】
もし、検出電圧レベル以下のしきい値電圧を有するメモリセルが発見されると、次の段階S２３０で、中間プログラム動作が実施される。中間プログラム動作の間、検出電圧レベル以下のしきい値電圧を有するメモリセルが判別され、判別されたメモリセルが検出電圧レベル以上のしきい値電圧を有するようにプログラムされる。より詳細な説明は次のようである。
【００３３】
図８(A)に示されたように、中間プログラムが開始されると、選択されたメモリセルが検出電圧レベル（例えば４Ｖ）以上のしきい値電圧を有するかを判別する（Ｓ２３１）。即ち、選択されたメモリセルが相対的に遅い消去速度を有するかが判別される。もしそれなら、選択されたメモリセルが最後のメモリセルであるかが判別される（Ｓ２２３）。選択されたメモリセルが最後のメモリセルである場合、中間プログラム動作は終了される。これに対して、選択されたメモリセルが最後のメモリセルではない場合、手順は次のメモリセルを選択した後、プログラム検証段階Ｓ２３１に進行する。段階Ｓ２３１で、選択されたメモリセルが検出電圧レベル（例えば４Ｖ）以下のしきい値電圧を有する場合、このようなメモリセルは相対的に速い消去速度を有する。即ち、このようなメモリセルは過度に消去される可能性が高い。次の段階Ｓ２３２で、検出電圧レベル以下のしきい値電圧を有するメモリセルは検出電圧レベルより高しきい値電圧を有するようにプログラムされる。その後、手順は前述の段階Ｓ２３３に進む。
【００３４】
このような過程を順次的に実施することによって、検出電圧レベル以下のしきい値電圧を有するメモリセル（又は、相対的に速い消去速度を有するメモリセル）は、検出電圧レベル以上のしきい値電圧を有するようにプログラムされる。従って、中間プログラムに従うプログラム電圧バイアス条件は、メモリセルのしきい値電圧が検出電圧レベル以上に増加されるように設定される。中間プログラムを実施することに必要なプログラム電圧（例えばワードライン電圧）は、従来技術に使用されたポスト-プログラムを実施することに必要なプログラム電圧より高く設定されるのは当業者には周知である。ここで、中間プログラム過程でプログラムされるメモリセルの目標しきい値電圧は、図９(C)及び図１０(C)に示されたように、各メモリ装置によって相違した値に設定され得る。これは次のような理論的な背景に基づく。
【００３５】
図１２に示されたように、相違したしきい値電圧（例えば５Ｖ〜１２Ｖ）を有するメモリセルが、所定時間（例えば１００μｓ）の間に消去された場合、メモリセルのしきい値電圧はプログラムされたしきい値電圧に関係なく、同一又は類似した電圧レベルに到達する。即ち、中間プログラム動作に従ってプログラムされるメモリセルの目標しきい値電圧は、各メモリ装置によって相違した値に設定され得る。たとえプログラムされるメモリセルの目標しきい値電圧が相違した値に設定されても、相違した消去速度を有するメモリセルは、所定時間の間に消去動作を実施することによって、同一又は類似した電圧レベルに到達するようになる。これはプログラムS２３２の後、プログラム検証動作が不要であることを意味する。もし、必要であると、図８(B)に示されたように、プログラム段階S２３２’の後、図８(A)とは違ってプログラム検証動作S２３１’に進行する。
【００３６】
図７に示されたように、前述の中間プログラム動作が終了された後、第２消去動作が実施される。第２消去動作が開始されると、前述のバイアス条件（表１参照）下で、セクタ内の全てのメモリセルが同時に消去される(S２４０)。セクタ内には、第１消去動作に従って消去されたメモリセルと中間プログラム動作に従ってプログラムされたメモリセルが含まれる。消去動作の後、消去されたメモリセルのしきい値電圧が消去状態に対応するしきい値電圧分布の最上限（例えば３Ｖ）以下であるかを判別するための消去検証動作が実施される(Ｓ２５０)。この消去検証動作の結果、消去状態に対応するしきい値電圧分布の最上限より高しきい値電圧を有するメモリセルが存在する場合、段階Ｓ２４０、Ｓ２５０が反復的に実施される。もし、全てのメモリセルのしきい値電圧が消去状態に対応するしきい値電圧分布の最上限以下の場合、メイン消去動作又は消去モードは終了される。第２消去段階の後、得られるしきい値電圧分布が図９(D)及び図１０(D)に示されている。
【００３７】
本発明の消去方法によると、過消去されたメモリセルの治癒のためのポスト-プログラム動作は実施されない。これは、中間プログラム動作に従って消去速度が速いメモリセルを消去の間にプログラムすることによって、低消去速度のメモリセルと高消去速度のメモリセルが、メイン消去動作の後、ほぼ同一又は類似したしきい値電圧レベルを有するためである。もし、必要であると、従来技術と同一の方法によってポスト-プログラム動作が選択的に実施される。
【００３８】
本発明の消去アルゴリズムは様々に変形され得るのは当業者には周知である。例えば、消去状態に対応するしきい値電圧分布をさらに均一に調節するために、メイン消去過程が、消去段階、第１検出電圧レベルを有する第１中間プログラム段階、消去段階、第１検出電圧レベルより低い第２検出電圧レベルを有する第２中間プログラム段階、そして、消去段階で構成され得る。
【００３９】
【発明の効果】
前述の消去アルゴリズムを利用して、セクタ消去を行うことによって、次のような様々な効果を得ることができる。
【００４０】
一番目は、過消去される可能性が高い又は消去速度が速いメモリセルを消去の間にプログラムすることによって、セクタ内の全てのメモリセルのしきい値電圧が均一に分布される。即ち、図１３に示されたように、消去速度が速いメモリセルのしきい値電圧が消去速度が遅いメモリセルのしきい値電圧に近く分布されるので、過度に消去されるメモリセル（消去速度が速いメモリセルを意味する）によって発生されるプログラムフェイル又はドレインターン-オン現象及びリードフェイルを防止できる。
【００４１】
二番目は、消去の間に中間プログラムが実施されることによって、ポスト-プログラム及びポスト-プログラム検証過程が不要であるので、プリ-プログラム、メイン消去及びポスト-プログラムでなされた従来の消去モードに比べて、本発明による消去モードを実施するのに必要な総消去時間は縮まる。即ち、中間プログラムの過程にプログラム検証過程が不要であるので、プログラム検証動作を実施するのに必要な時間は縮まる。のみならず、中間プログラム動作を実施するのに必要なプログラム電圧（例えばワードライン電圧）がポスト-プログラム動作を実施するのに必要なプログラム電圧より高いので、プログラムするのに必要な時間は縮まる。
【００４２】
三番目は、ドレインターン-オンの問題が根本的に発生しないので、浮遊ゲートとドレインの間のオーバラップを増やすことができるので、プログラム速度を向上させ得る。より詳細に説明すると、次のようである。オーバラップ領域の増加によってドレインカップリング比（Rd=Cdrain／Cono+Ctunnel）が増加されると、浮遊ゲート電圧（Vf）が増加されたドレインカップリング比に比例して増加される。しかし、中間プログラムを含むメイン消去動作を実施することに従って、消去状態に対応するしきい値電圧分布の最下限（例えば１V）が正確に制御されるので、浮遊ゲートとドレインの間のオーバーラップ領域が増加され得る。ホットエレクトロン注入方式を利用したプログラム方式で、浮遊ゲートとドレインの間のオーバラップ領域が増加されると、プログラム速度も速くなる。結果的に、プログラム速度の向上はプリ-プログラム速度及び中間プログラム速度を増加させ、その結果、本発明による消去モードに必要な総消去時間は縮まる。
【００４３】
四番目は、中間プログラムを含む消去アルゴリズムを採用することによって、しきい値電圧分布を均一に管理できるので、本発明の消去アルゴリズムはマルチ-レベル又はマルチ-ビット半導体で、非常に有用である。即ち、しきい値電圧分布が均一に管理されることによって、全般的なしきい値電圧分布が減少される。
これは、各動作モードに必要な電圧が低まるのを意味する。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリセルの構造を示す断面図である。
【図２】一般的なプログラムされた及び消去されたセルのしきい値電圧分布を示す図である。
【図３】従来技術による消去アルゴリズムを示すフローチャートである。
【図４】図３に示されたプリ-プログラム及びポスト-プログラム動作を説明するためのフローチャートである。
【図５】図３に示された消去動作を説明するためのフローチャートである。
【図６】本発明による概略的な消去アルゴリズムを示すフローチャートである。
【図７】図６に示された改善されたメイン消去動作を説明するためのフローチャートである。
【図８】図７に示された中間プログラム動作を説明するためのフローチャートである。
【図９】本発明の消去アルゴリズムによって消去された、そして、プログラムされたセルのしきい値電圧分布の変化を示す図である。
【図１０】本発明の消去アルゴリズムによって消去された、そして、プログラムされたセルのしきい値電圧分布の変化を示す図である。
【図１１】相違した消去速度を有するメモリセルを消去する時、しきい値電圧対消去時間を示す図である。
【図１２】相違した消去速度を有するメモリセルを消去する時、消去時間に対するしきい値電圧の変化を示す図である。
【図１３】本発明及び従来技術の消去アルゴリズムによって消去されたセルのしきい値電圧分布を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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