(57)【特許請求の範囲】
【請求項１】
シリコン単結晶からなる半導体基板に、埋め込みゲート電極構造の電界効果トランジスタと、前記電界効果トランジスタのソース・ドレイン領域の一方に接続したビット線と、他の一方に接続した容量素子とを有するメモリセルを複数有する半導体集積回路装置の製造方法において、
（ａ）前記半導体基板に、開口側の寸法が底面側の寸法よりも広くなるように傾斜した側壁を有する第１の溝を形成する工程と、
（ｂ）前記第１の溝の中に分離用絶縁膜を形成することにより分離部を形成すると共に、前記分離部で囲まれた複数の活性領域を形成する工程と、
（ｃ）前記半導体基板上に、前記分離部および前記活性領域の両方が露出されるように、前記活性領域と前記活性領域に隣接する分離部とを横切って直線状に延在する開口部を有するマスクを形成する工程と、
（ｄ）前記分離部と前記分離部に隣接する前記活性領域との境界に前記第１の溝の傾斜した側壁に起因する前記半導体基板のエッチング残りが生じないように、前記開口部から露出された前記分離部をエッチングして第２の溝を形成する工程の後、前記開口部および前記第２の溝から露出された前記活性領域をエッチングして第３の溝を形成する工程と、
（ｅ）前記第３の溝内の前記活性領域の表面にゲート絶縁膜を形成する工程と、
（ｆ）前記第２および第３の溝内に埋め込みゲート電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第２の溝を形成する際に、前記（ｆ）工程後の段階で、前記第２の溝の内部に形成された埋め込みゲート電極の下方に寄生素子が形成されないように、前記第２の溝の底部に前記分離用絶縁膜を残すことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記（ｆ）工程後の段階で、前記第２の溝内の埋め込みゲート電極と半導体基板との間に残される前記分離用絶縁膜の厚さが１００ｎｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記第３の溝を形成する際に、前記第３の溝の深さを、前記第２の溝よりも深くすることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記第３の溝の開口部の寸法は、底面側の寸法よりも広いことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、前記第１および第３の溝の側面は順テーパを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程後、前記（ｅ）工程前に、前記第２および第３の溝の内部を酸化する酸化工程と、前記酸化工程によって形成された酸化膜を除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程は、前記ゲート絶縁膜となる絶縁膜をデポジション法によって形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程のゲート絶縁膜の形成処理は、前記第３の溝内の半導体基板の表面を酸化することにより第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜表面を覆うようにデポジション法によって第２のゲート絶縁膜となる絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程において、前記第２の溝を形成した後、前記第２の溝内に選択的に素子分離向上を目的としたイオン打ち込みを行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１記載の半導体集積回路装置の製造方法において、前記埋め込みゲート電極を形成する前記（ｆ）工程は、
（ｇ）前記第２および第３の溝内に前記埋め込みゲート電極を形成するための金属膜を埋め込む工程と、
（ｈ）前記金属膜を、その一部が前記第２および第３の溝内に残るように除去することによって前記金属膜中に形成されているボイドを露出させる工程と、
（ｉ）露出した前記ボイドを埋め込むように、前記ボイド内に絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記ボイドの周囲に表面が露出する前記金属膜を、その一部が前記第２および第３の溝内に残るように除去する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記（ｊ）工程の後、前記半導体基板上に窒化シリコンからなる第１の絶縁膜を堆積した後、前記第１の絶縁膜を、その一部が前記第２および第３の溝内に残るように除去することにより、前記第２および第３の溝内において前記埋め込みゲート電極上に窒化シリコンからなるキャップ絶縁膜を形成する工程をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記キャップ絶縁膜を形成した後、イオン注入法により、その底面が前記埋め込みゲート電極の上面よりも深い位置となるように、ソース・ドレインの一部となる低濃度半導体領域を形成する工程をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、前記低濃度半導体領域を形成する工程の後、前記半導体基板上に酸化シリコンからなる第２の絶縁膜を堆積する工程と、前記第２の絶縁膜に、前記半導体基板の一部が露出するコンタクトホールを形成する工程とをさらに有し、
前記コンタクトホールの形成工程においては、前記酸化シリコンからなる前記第２の絶縁膜の方が、前記窒化シリコンからなる前記キャップ絶縁膜よりもエッチング速度が速くなるような条件でエッチング処理を施すことにより、前記コンタクトホールを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法において、前記コンタクトホールを形成する工程の後、前記半導体基板上に不純物含有シリコンを堆積する工程と、アニール処理により前記不純物含有シリコンから含有不純物を半導体基板内へ拡散させ、その底面が前記埋め込みゲート電極の上面よりも浅い位置となるように、ソース・ドレインの一部となる高濃度半導体領域を形成する工程と、前記コンタクトホール以外の第２の絶縁膜の表面に形成された前記不純物含有シリコンを除去して前記コンタクトホール内に前記不純物含有シリコンを残存させコンタクトプラグを形成する工程をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、前記コンタクトプラグの内、前記ソース・ドレインの一方に接続された前記コンタクトプラグにはビット線が接続され、前記ソース・ドレインの他方に接続された前記コンタクトプラグには容量素子が接続されることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、情報蓄積用の容量素子を有する半導体集積回路装置の製造方法および半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
情報蓄積用の容量素子を有する半導体集積回路装置として、例えばＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭは、そのメモリセルが、１つのメモリセル選択用トランジスタと、それに直列に接続されたキャパシタ（情報蓄積用素子）とから構成されているので、集積度が高く、ビット当たりの単価を安くすることができる等の理由から大容量メモリを必要とする各種コンピュータのメインメモリや通信機器等に広く使用されている。しかし、情報蓄積用素子としてキャパシタを用いているので、そのまま放置しておくと情報の記憶に用いられる信号電荷が時間の経過とともにリークしてしまい記憶内容が失われてしまう。そこで、ＤＲＡＭにおいては、メモリセルの情報を記憶し続けるために、記憶内容を定期的に再生する、いわゆるリフレッシュ動作が必要である。このため、ＤＲＡＭを有する半導体集積回路装置においては、ＤＲＡＭ全体の動作速度の向上を図りつつ、リフレッシュ特性の向上を図るべく、種々の構造上および回路上の研究および技術開発が行われている。そのリフレッシュ特性を向上させる技術としては、例えばリフレッシュ特性がメモリセル選択用トランジスタのソース・ドレイン用の半導体領域における接合電界強度に逆比例することから、その接合電界強度を低減することでリフレッシュ特性を向上させるべく、そのソース・ドレイン用の半導体領域の不純物濃度分布を最適化することが進められている。
【０００３】
例えば特開平６−６１４８６号公報には、ＤＲＡＭのメモリセルにおけるメモリセル選択用ＭＯＳ（Metal Oxide Semiconductor）トランジスタを覆う層間絶縁膜に、そのソース・ドレイン用の半導体領域が露出するようなコンタクトホールを開口した後、そのコンタクトホールを通じてそのソース・ドレイン用の半導体領域の下方に電界緩和用の不純物を導入する技術が開示されている。また、例えば特開平１０−３５９８４２号公報には、メモリセル選択用ＭＯＳトランジスタのしきい値電圧Ｖｔｈを制御するための不純物（ホウ素等）を半導体基板においてビット線が接続される側のみに打ち込み、キャパシタ側には打ち込まないようにすることにより、キャパシタ側の半導体基板の不純物（ホウ素等）濃度を低下させて、キャパシタ側の半導体基板における接合電界強度を低減する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、素子の微細化が進むにつれて、例えば素子寸法に対する半導体基板の不純物濃度が高くなり、また、ゲート電極の側壁に形成された側壁絶縁膜が薄くなるためにゲート電極とソース・ドレイン用の半導体領域（高不純物濃度領域）との距離が近づく等により、上記接合電界強度が大きくなる結果、これまでの技術を用いてもリフレッシュ特性の劣化を防止することができない、という課題がある。これまでのＤＲＡＭにおいては、高集積化を進めるにあたり、リフレッシュ時間を長くすることにより、消費電力を抑えることが行われているが、高集積化のために素子の微細化を進めると接合電界強度が大きくなるため、リフレッシュ時間を短くせざるを得ない。その結果、現状のままで高集積化を進めると消費電力の増大は避けられない、という課題がある。
【０００６】
本発明の目的は、電界効果トランジスタのソース・ドレイン用の半導体領域における接合電界強度を低減することのできる技術を提供することにある。
【０００７】
また、本発明の他の目的は、電界効果トランジスタの駆動能力を向上させることのできる技術を提供することにある。
【０００８】
また、本発明の他の目的は、半導体集積回路装置のリフレッシュ特性を向上させることのできる技術を提供することにある。
【０００９】
また、本発明の他の目的は、半導体集積回路装置の消費電力を低減することのできる技術を提供することにある。
【００１０】
また、本発明の他の目的は、半導体集積回路装置の素子集積度を向上させることのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体集積回路装置の信頼性を向上させることのできる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、半導体基板に第１の溝を形成する工程と、前記第１の溝内に絶縁膜を埋め込むことにより分離部を形成する工程と、前記分離部およびこれに囲まれた活性領域に平面的に重なるように配線形成用の溝を形成する工程と、前記配線形成用の溝内に溝内絶縁膜を形成する工程と、前記配線形成用の溝内に前記溝内絶縁膜を介して配線を形成する工程とを有し、前記配線形成用溝の形成工程は、その底部角を丸く形成する工程を有し、前記溝内絶縁膜の形成工程は、その溝内絶縁膜の一部または全部をデポジション法で形成する工程を有するものである。
【００１６】
また、本発明は、半導体基板に第１の溝を形成する工程と、前記第１の溝内に絶縁膜を埋め込むことにより分離部を形成する工程と、前記分離部およびそれに囲まれた活性領域の双方の一部を含む開口部を有するマスクを半導体基板上に形成する工程と、前記開口部から露出する分離部の絶縁膜を除去することにより第２の溝を形成した後、前記開口部から露出する半導体基板部分を除去することにより第３の溝を形成する工程と、前記第２および第３の溝内に配線を形成する工程とを有するものである。
【００１７】
また、本発明は、半導体基板に形成された第１の溝と、前記溝内に絶縁膜が埋め込まれることで形成された分離部と、前記分離部およびそれに平面的に囲まれた活性領域に平面的に重なるように形成された配線形成用の溝と、前記配線形成用の溝内に形成された溝内絶縁膜と、前記配線形成用の溝内に溝内絶縁膜を介して形成された配線とを有し、前記溝内絶縁膜はデポジションで形成された絶縁膜を有し、前記配線形成用の溝内の底部角は丸みを帯びているものである。
【００１８】
また、本発明は、前記配線形成用の溝の形成工程は、その溝を掘る工程と、その溝の内面を酸化する工程と、その酸化工程によって形成された酸化膜を除去する工程とを有するものである。
【００１９】
また、本発明は、前記配線形成用の溝内の底部角の曲率半径が、前記配線をゲート電極とする電界効果トランジスタのサブスレッショルド係数の所定値を越えない値にするものである。
【００２０】
また、本発明は、前記配線形成用の溝内の底部角の曲率半径が１０ｎｍ以上とするものである。
【００２１】
また、本発明は、前記配線形成用の溝の側面に順テーパを形成するものである。
【００２２】
また、本発明は、前記配線形成用の溝を、その底部の幅よりも開口部の幅の方が広くなるように形成するものである。
【００２３】
また、本発明は、前記配線形成用の溝を形成する工程は、前記分離部およびそれに囲まれた活性領域の双方の一部を含む開口部を有するマスクを半導体基板上に形成する工程と、前記開口部から露出する分離部の絶縁膜を除去することにより第２の溝を形成する工程と、前記開口部から露出する半導体基板部分を除去することにより第３の溝を形成する工程とを有するものである。
【００２４】
また、本発明は、前記配線形成用の溝を形成する工程は、前記分離部およびそれに囲まれた活性領域の双方の一部を含む開口部を有するマスクを半導体基板上に形成する工程と、前記開口部から露出する分離部の絶縁膜を除去することにより第２の溝を形成した後、前記開口部および第２の溝から露出する半導体基板部分を除去することにより第３の溝を形成する工程とを有するものである。
【００２５】
また、本発明は、前記配線形成用の溝を形成する工程は、前記第３の溝を第２の溝よりも深く形成する工程と、前記第３の溝内を酸化した後、その酸化膜を除去する工程とを有するものである。
【００２６】
また、本発明は、前記第２の溝を形成する際に、最終的に配線の下部に寄生素子が形成されないように、第２の溝の底部に分離部の絶縁膜が残すものである。
【００２７】
また、本発明は、前記第２の溝の底部に残される分離部の絶縁膜の厚さが１００ｎｍ以上とするものである。
【００２８】
また、本発明は、前記第１の溝の深さが前記第２および第３の溝よりも最終的に深くなるようにするものである。
【００２９】
また、本発明は、前記溝内絶縁膜の形成工程は、前記配線形成用の溝から露出する半導体基板を酸化することにより絶縁膜を形成する工程と、デポジション法で絶縁膜を形成する工程とを有するものである。
【００３０】
また、本発明は、前記配線が金属からなり、前記溝内絶縁膜のデポジション法で形成された絶縁膜が窒化シリコンからなるものである。
【００３１】
また、本発明は、前記配線の形成工程は、前記第２および第３の溝内に、第１の膜を埋め込む工程と、前記第１の膜の一部が前記第２および第３の溝内に残るように除去する工程と、前記第２および第３の溝内の第１の膜の上面の窪みを第２の膜で埋め込む工程とを有するものである。
【００３２】
また、本発明は、前記第１の膜の上面の窪みに第２の膜を埋め込んだ後、前記第１の膜の一部が前記第２および第３の溝内に残るようにさらに除去する工程を有するものである。
【００３３】
また、本発明は、前記配線が金属または金属とシリコンとの化合物からなるものである。
【００３４】
また、本発明は、前記配線が金属からなり、前記溝内絶縁膜のデポジション法で形成された絶縁膜が窒化シリコンからなるものである。
【００３５】
また、本発明は、前記配線形成工程後、前記配線形成用の溝内において配線上にキャップ絶縁膜を形成する工程を有するものである。
【００３６】
また、本発明は、前記キャップ絶縁膜を形成した後、前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜に前記活性領域が露出する孔を穿孔する工程と、前記孔内に導電性膜を埋め込む工程と、前記導電性膜から半導体基板に不純物を拡散させて活性領域に半導体領域を形成する工程を有するものである。
【００３７】
また、本発明は、前記孔の形成工程に際しては、前記絶縁膜の方がキャップ絶縁膜よりもエッチング速度が速い条件でエッチング処理を施す工程を有するものである。
【００３８】
また、本発明は、前記分離部の絶縁膜を酸化シリコンで構成し、前記キャップ絶縁膜を窒化シリコンで構成するものである。
【００３９】
また、本発明は、前記キャップ絶縁膜の厚さが４０ｎｍ以上とするものである。
【００４０】
また、本発明は、前記分離部の絶縁膜を酸化シリコンで構成し、前記キャップ絶縁膜を窒化シリコンで構成し、前記半導体基板上の絶縁膜を酸化シリコンで構成するものである。
【００４１】
また、本発明は、前記配線形成工程後、前記半導体基板において平面的に配線の両側にその配線をゲート電極とする電界効果トランジスタのソース・ドレイン用の半導体領域を形成する工程を有するものである。
【００４２】
また、本発明は、前記ゲート電極上面の高さを、前記配線形成用の溝および第１の溝の形成されていない半導体基板の主面との高さよりも低く形成するものである。
【００４３】
また、本発明は、前記ゲート電極と、前記ソース・ドレイン用の半導体領域のうち相対的に不純物濃度の高い高濃度領域とを離して形成するものである。
【００４４】
また、本発明は、前記ゲート電極と、前記高濃度領域との離間距離は、４０ｎｍ以上とするものである。
【００４５】
また、本発明は、前記ゲート電極と、前記ソース・ドレイン用の半導体領域のうち相対的に不純物濃度の高い高濃度領域とを離して形成し、前記ソース・ドレイン用の半導体領域のうち相対的に不純物濃度の低い低濃度領域を前記ゲート電極の上面よりも深く形成するものである。
【００４６】
また、本発明は、前記電界効果トランジスタがメモリセル選択用トランジスタを形成するものであり、前記ソース・ドレイン用の半導体領域の一方に、情報蓄積用の容量素子を電気的に接続する工程を有するものである。
【００４７】
また、本発明は、半導体基板に掘られた溝と、前記半導体基板において前記溝よりも深い位置までに形成された第１の半導体領域と、前記溝内に形成されたゲート絶縁膜と、前記溝内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の平面的に両側の半導体基板に形成されたソース・ドレイン用の半導体領域とを有し、前記ソース・ドレイン用の半導体領域は、前記第１の半導体領域よりは浅い位置までに形成され、前記第１の半導体領域と逆の導電型の第２の半導体領域と、前記第２の半導体領域よりは浅い位置までに形成され、前記第２の半導体領域と同一導電型の第３の半導体領域とを有し、前記第３の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高いものである。
【００４８】
また、本発明は、前記第２の半導体領域と第３の半導体領域との境界は、前記ゲート電極の上面よりも浅い位置に形成されているものである。
【００４９】
また、本発明は、前記境界と前記ゲート電極との間の距離が４０ｎｍ以上とするものである。
【００５０】
また、本発明は、前記第１の半導体領域と前記第２の半導体領域との境界は、前記ゲート電極の上面よりも深い位置に形成されているものである。
【００５１】
また、本発明は、前記溝内において、前記ゲート電極上にはキャップ絶縁膜が形成されているものである。
【００５２】
また、本発明は、前記ゲート電極上のキャップ絶縁膜の厚さが４０ｎｍ以上とするものである。
【００５３】
また、本発明は、前記ゲート電極上のキャップ絶縁膜が窒化シリコンからなるものである。
【００５４】
また、本発明は、前記ゲート電極は金属または金属のシリサイド膜からなり、前記ゲート絶縁膜はデポジション法によって形成された絶縁膜を有するものである。
【００５５】
また、本発明は、前記デポジション法で形成されたゲート絶縁膜が窒化シリコンからなるものである。
【００５６】
また、本発明は、前記ゲート電極を有する電界効果トランジスタと、前記ソース・ドレイン用の半導体領域の一方に電気的に接続された情報蓄積用の容量素子とで構成されたメモリセルを複数有するものである。
【００５７】
また、本発明は、前記情報蓄積用の容量素子が接続されたソース・ドレイン用の半導体領域は、他方のソース・ドレイン用の半導体領域よりも深く形成されているものである。
【００５８】
また、本発明は、前記メモリセルによって構成されるメモリ領域の周辺回路領域の電界効果トランジスタを埋め込みゲート電極構造とし、前記周辺回路領域の埋め込みゲート電極構造の電界効果トランジスタのソース・ドレイン用の半導体領域は、前記メモリセルの電界効果トランジスタのソース・ドレイン用の半導体領域よりも深く形成されているものである。
【００５９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、ｐチャネル型のＭＩＳ・ＦＥＴ（電界効果トランジスタ：Metal Insulator Semiconductor Field Effect Transistor）をｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、本実施の形態において、通常のゲート電極構造のＭＩＳ・ＦＥＴとは、半導体基板上に堆積された導体膜をパターニングすることで形成したゲート電極を有する構造のＭＩＳ・ＦＥＴを言う。また、本明細書中において、高濃度領域とは、ドナまたはアクセプタとなる不純物の濃度が低濃度領域に比べて相対的に高い領域である。また、溝内の角部または溝内の底部角という場合は、溝の内側面と底面とで形成される角部の他、溝の内部において、最も曲率半径が小さい部分をも含むものとする。
【００６０】
（実施の形態１）
本実施の形態１においては、本発明を、例えばＤＲＡＭに適用した場合について説明する。図１はその製造工程中におけるメモリセル領域および周辺回路領域の要部断面図を示している。このうちメモリセル領域の要部断面図は、図２におけるＡ−Ａ‘線の断面図とする。また、図２は図１のメモリセル領域の要部平面図を示している。
【００６１】
この段階において半導体基板１は、例えば平面略円形状のｐ型のシリコン単結晶等からなる半導体の薄板（いわゆる半導体ウエハ）であり、その分離領域には、例えば溝型の分離部（トレンチアイソレーション）２が形成されている。この分離部２は、素子分離または素子内分離等の機能を有する部分であり、この分離部２に囲まれる領域に活性領域Ｌが形成されている。メモリセル領域においては、活性領域Ｌの平面形状が、図２に示すように、両端に丸みを有し、かつ、斜め方向に延在する帯状のパターンで形成されている。
【００６２】
このような分離部２の形成方法は、例えば次の通りである。まず、半導体基板１に、例えば深さ３５０ｎｍ程度の分離溝（第１の溝）２ａをフォトリソグラフィ技術およびドライエッチング技術等によって形成する。分離溝２ａは、その幅が、その底部から上部に向かって次第に広くなるように形成されている。したがって、分離溝２ａの内側面は傾斜しており順テーパ状に形成されている。半導体基板１の主面を基準としてその主面に対する分離溝２ａの内側面の傾斜角度θ１は９０度よりも小さい。
【００６３】
分離溝２ａを形成するドライエッチング技術に関して、分離溝２ａの集積度を上げるために異方性の大きなエッチングを使用すると、溝内の底部角の曲率半径が小さくなり、その角部に応力が集中して半導体基板１内に転位が入り素子分離特性が悪くなる。
【００６４】
また、エッチングガスにフッ素を添加すると溝内の底部角の曲率半径が大きくなるようなエッチング特性となるが、同時にエッチングに伴う溝幅の膨れによってハードマスクの下にアンダーカットが形成される。
【００６５】
そこで、分離溝形成の際にステップエッチング技術を使用することで、アンダーカットを小さく抑えつつ、その底部角の曲率半径の大きな溝を形成する。ここで、ステップエッチング技術とは、半導体基板１に溝を形成する際に、相対的に異方性の強いエッチング条件でエッチング処理を施した後（第１のステップ）、エッチングの途中でガスの組成を変えて溝内の底部角が丸みをおびるようなエッチング条件でエッチング処理を行う（第２のステップ）ことにより、溝の開口形状を所定形状に制御する技術である。この技術の場合は、第１のステップにおけるエッチング条件により幅寸法の大幅な増大を招くことなく深い溝を形成し、その後の第２のステップにおけるエッチング条件により溝内の底部角に丸みを形成することができる。
【００６６】
本実施の形態においては、エッチング初期は相対的に異方性の大きなエッチング法を使用し、エッチング後期にフッ素を添加したガスに切り換える。こうすることによって、前記のようにアンダーカットを抑えつつ、しかも上記溝内の角部の曲率半径の大きい所望の深さの溝を得ることが可能となる。
【００６７】
続いて、分離溝２ａを形成した後の半導体基板１の主面上に、例えばテトラエトキシシラン（ＴＥＯＳ（Tetraethoxysilane））とオゾン（Ｏ3）との混合ガスまたはモノシランと酸素との混合ガスを用いたＣＶＤ法等によって、例えば酸化シリコン（ＳｉＯ2等、以下同じ）からなる絶縁膜２ｂを堆積した後、その絶縁膜２ｂを分離溝２ａ内のみに残るように化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polish）法によって研磨することにより分離部２を形成する。
【００６８】
続いて、半導体基板１の表面を酸化することにより、半導体基板１の表面に、例えば厚さ１０ｎｍ程度の酸化シリコン等からなる絶縁膜４を熱酸化法等によって形成した後、半導体基板１にｐウエル（第１の半導体領域）３Ｐおよびｎウエル３Ｎを形成する。ｐウエル３Ｐおよびｎウエル３Ｎは、それぞれ別々のフォトレジスト（以下、単にレジストという）膜をマスクとして、それぞれ別々の不純物を導入した後、熱処理を施すことにより形成する。メモリセル選択用ＭＩＳ・ＦＥＴが形成されるｐウエル３Ｐは、例えばホウ素（Ｂ）を３００ｋｅＶ、１３０ｋｅＶおよび４０ｋｅＶで、それぞれ１×１０13／ｃｍ2、２×１０12／ｃｍ2および１×１０12／ｃｍ2だけ打ち込んだ後、例えば１０００℃、３０分の熱処理を施すことで形成した。なお、ｎウエル３Ｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されている。
【００６９】
その後、メモリセル領域において、メモリセル選択用ＭＩＳ・ＦＥＴのソース・ドレイン領域の低濃度領域を形成するための不純物をイオン打ち込み法によって半導体基板に形成しても良い。この場合、半導体基板１の主面を基準にしたイオン打ち込みが可能となるので、半導体基板１の深さ方向の不純物濃度プロファイルの均一性を向上させることが可能となる。なお、本実施の形態１においては、この工程は、後の工程で行う。
【００７０】
次いで、図３に示すように、半導体基板１の主面上に、例えば厚さ５０ｎｍ程度の窒化シリコン（Ｓｉ3Ｎ4等、以下同じ）からなる絶縁膜５をＣＶＤ（Chemical Vapor Deposition）法等によって形成する。続いて、その絶縁膜５上に、レジスト膜６ａを形成する。レジスト膜６ａの平面形状は、ワード線（配線）形成領域が露出され、それ以外が覆われるようなパターン形状に形成されている。なお、絶縁膜５とレジスト膜６ａとの間に反射防止膜を塗布しておいても良い。その後、図４に示すように、そのレジスト膜６ａをマスクとして、絶縁膜５，４および絶縁膜２ｂを順にエッチング除去する（反射防止膜がある場合には反射防止膜も除去する）。これにより、半導体基板１において分離部２に溝（第２の溝、配線形成用の溝）７ａを形成する。この溝７ａの深さは、分離部２の分離溝２ａよりも浅い。溝７ａの深さは、後述の工程で分離膜２ｂが若干削られるので、その削られた後も溝７ａの底部に絶縁膜２ｂが残るように設定する。
【００７１】
次いで、レジスト膜６ａを除去した後（反射防止膜を形成した場合には反射防止膜も除去する）、絶縁膜５をエッチングマスクとして、そこから露出する半導体基板１をエッチング除去することにより、溝（第３の溝、配線形成用の溝）７ｂを形成する。この段階において溝７ｂは、溝７ａよりも深いが、分離溝２ａよりは浅い。この溝７ｂの内側面も傾斜しており順テーパ状に形成されている。半導体基板１の主面を基準としてその主面に対する溝７ｂの内側面の傾斜角度θ２は９０度よりも小さい。この溝７ａ，７ｂによりワード線形成用の溝を形成する。なお、レジスト膜６ａおよび反射防止膜を除去せずに溝７ｂを形成しても良い。また、ワード線形成用の溝は図５の紙面に交差する方向に延在している。
【００７２】
ここで、ワード線形成用の溝を形成する際に、溝７ａ（分離部２の絶縁膜２ｂの一部除去）を形成した後、溝７ｂ（半導体基板１の一部除去）を形成したのは、例えば次の理由からである。
【００７３】
１つの理由は、ワード線形成用の溝の底部に半導体基板（シリコン）のエッチング残りを発生させることなく、その溝を形成できるからである。すなわち、溝７ｂを形成した後、溝７ａを形成すると溝の底部にエッチング残りが生じる場合がある。これは、図６に示すように、仮に、溝７ｂから掘ると、分離部２の幅が図６の下方に向かって次第に狭くなっており、分離部２の側面にテーパが形成されているので、その溝７ｂの底部において分離部２と接するところが影になり半導体基板（シリコン）のエッチング残りが生じる。この状態で、図７に示すように、分離部２の絶縁膜２ｂを削り溝７ａを形成すると、溝７ａ，７ｂで構成されるワード線形成用の溝の底部に半導体基板の微細な突起が形成されてしまう。この突起はゲート絶縁膜の耐圧不良等の原因となる。他の理由は、絶縁膜２ｂ（酸化シリコン膜）のエッチング除去後に、溝７ａ内に選択的に素子分離向上を目的としたホウ素等をイオン打ち込みすることができるからである。
【００７４】
また、溝７ｂの形成に際して窒化シリコンからなる絶縁膜５をマスクとして用いたのは、例えば次の理由からである。１つの理由は、シリコンからなる半導体基板１をエッチングする際に、窒化シリコン膜はエッチングされ難いからである。他の理由は、後の工程において、多結晶シリコン膜を研磨するが、その際のストッパとして機能するからである。さらに、他の理由は、仮に溝７ａを掘る際に同時に溝７ｂも掘るとしても、分離部２ｂの酸化シリコンと、半導体基板１のシリコンとを同等のレートでエッチングすることは難しい。一方、２回に分けてエッチングするにはレジスト膜６ａの厚さが不足するからである。レジスト膜厚は現像後の乾燥工程で、現像液の表面張力によって倒れないことが必要であるが、通常、レジスト膜の高さがレジスト膜の幅の３倍程度を超えるとレジスト倒れが生じる。レジスト膜６ａの幅を、例えば０．１３μｍ程度とすると、レジスト膜６ａの高さは、約０．４μｍが限界となる。溝７ａ，７ｂの形成の場合、エッチング深さが、反射防止膜厚（約１００ｎｍ）＋窒化シリコン膜厚（約１００ｎｍ）＋酸化シリコン膜厚（約２００ｎｍ）＋シリコンの溝深さ（約２００ｎｍ）であるので、レジスト膜６ａがエッチング途中で消失し、溝パターンを形成することができない。
【００７５】
また、溝７ｂの深さを、溝７ａよりも深くしたのは、例えば次の理由からである。１つの理由は、ワード線の抵抗を低減することを考慮したものである。ワード線の両側の蓄積電極間の漏れ電流は、分離溝２ａの深さと、分離部２の絶縁膜２ｂ内に設けられるゲート電極（ワード線）の深さとの相対関係によって決まる。分離溝２ａの深さと、絶縁膜２ｂ内のゲート電極の深さの差が大きい程、ワード線の両側の蓄積電極間の漏れ電流は小さくなる。この漏れ電流の許容上限値は、概ね１ｆＡ以下である。すなわち、許容される漏れ電流の上限値が分離部２の絶縁膜２ｂ内のゲート電極の深さの上限値を決める。ところで、ＤＲＡＭの場合は、ワード線の抵抗は、読み出しおよび書き込み速度を左右する重要な要因であるから低い方が好ましい。高速化のためには、ワード線の抵抗の低減は有効な手段である。ワード線の抵抗は、ワード線の材料とワード線の平均断面積で決まる。しかし、上記のように分離部２の絶縁膜２ｂ内のゲート電極の深さの上限値はワード線の両側の蓄積電極のリーク電流で決まるので、ワード線の抵抗を低減するには半導体基板１側の溝７ａの深さを深くして平均断面積を大きくすることが有効である。したがって、この段階で溝７ｂの深さを溝７ａより深くすることにより、上記蓄積電極間のリーク電流の問題を回避しつつ、ワード線の抵抗の低減を図ることができる。
【００７６】
また、他の理由は、ワード線形成用の溝内にワード線材料（ゲート電極材料）を埋め込む際に、溝７ａ，７ｂの底部の境目に凹凸が少ない方が良いからである。溝７ａ，７ｂにワード線材料を埋め込む際に、溝７ａ，７ｂの表面の凹凸を最小にするには、本来は、溝７ａ，７ｂの深さが等しいときである。ところが、後述するように溝７ｂを形成した後には、半導体基板１における溝形成時のダメージを除去するために犠牲酸化膜を熱酸化法等で形成し、さらにその犠牲酸化膜をフッ酸等によって除去する必要がある。この犠牲酸化膜の除去の際、分離部２の絶縁膜２ｂは、熱酸化法で形成された犠牲酸化膜よりもエッチングレートが大きいので、絶縁膜２ｂのエッチング量、すなわち、溝７ａ側の深さ増加量の方が、半導体基板１側のエッチング量、すなわち、溝７ｂの深さの増加量よりも大きくなってしまう。そこで、ワード線材料の埋め込みの際には溝７ａ，７ｂの深さが等しくなるような方向とするために、その深さ増加量の差を補償すべく、この溝７ｂの形成段階においては、溝７ｂの深さの方が、溝７ａよりも深くなるようにしている。
【００７７】
上記のような溝７ａ，７ｂの形成工程の後、半導体基板１に対して熱酸化処理を施すことにより、上記ダメージ除去を目的とした犠牲酸化膜を溝７ａ，７ｂ内に形成する。このような犠牲酸化膜の形成後、メモリセル選択用ＭＩＳ・ＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込み法等によって半導体基板１に導入する。犠牲酸化膜形成後に、しきい値電圧調整用の不純物を導入することにより、その不純物の拡散を抑制または防止することができるので、動作信頼性を向上させることができる。その不純物の打ち込みは、半導体基板１の主面に対して斜め方向および垂直な方向の両方から打ち込むことで、溝７ｂの内壁全面に不純物を入れるようにすることができる。
【００７８】
また、しきい値電圧調整用の不純物の導入を、気相ドープによって行うことも可能である。この場合には、イオン打ち込み法によって不純物の導入を行った場合に比べて、溝７ｂの内面により均一に不純物を導入することが可能となる。
【００７９】
前記しきい値電圧調整用の不純物を注入した後、犠牲酸化膜を、例えばフッ酸等によって除去する。この際、溝７ａから露出する分離部２の絶縁膜２ｂのエッチングレートの方が、犠牲酸化膜よりも大きいが、それを見越して上述のように溝７ａ，７ｂの深さに差を持たせてあるので、図８に示すように、溝７ａの方が溝７ｂよりも深くなることはない。ここでは、この工程後も溝７ｂの方が、溝７ａよりも深い場合が示されているが、ほぼ等しくなるようにしても良い。この段階では、それら溝７ａ，７ｂの境界底部に、溝７ａ，７ｂ形成時に比べて大きく急峻な段差や凹凸がないことが好ましい。
【００８０】
また、本実施の形態１においては、ゲート溝形成を前記ステップエッチング法によって形成することにより、ハードマスク下のアンダーカットを抑えつつ、しかも上記溝内の底部角の曲率半径の大きい所望の深さの溝を得ることができる。これにより、埋め込みゲート電極構造のＭＩＳ・ＦＥＴの特性、特にサブスレッショルド特性を向上させることができる（サブスレッショルド係数を小さくすることができる）。すなわち、溝７ｂ内の底部角近傍における電界の発散を緩和することができるので、チャネル抵抗を低減でき、所定のしきい値電圧で所望のドレイン電流を得ることができる。このため、素子駆動能力を向上させることが可能となる。また、デプレッション型にする必要がなくなるので、リーク電流の増大を防ぐことができ、消費電力の増大も防ぐことが可能となる。本実施の形態１においては、溝７ｂ内の底部角の曲率半径を、例えば１０ｎｍ以上、例えば３０ｎｍ程度とした。溝７ｂ内の底部角における曲率半径については後ほど詳細に説明する。
【００８１】
続いて、半導体基板１に対して、ゲート酸化処理を施すことにより、図９に示すように、溝７ｂから露出する半導体基板１の表面に、例えば厚さ４ｎｍ程度の酸化シリコン等からなるゲート絶縁膜８ａを形成する。その後、その上（溝７ａ，７ｂ内）に、例えば厚さ１０ｎｍ程度の窒化シリコン等からなるゲート絶縁膜８ｂを低圧ＣＶＤ法等によって堆積する。これにより、溝７ａ，７ｂ内にゲート絶縁膜８（８ａ、８ｂ）を形成する。本実施の形態１においては、ＣＶＤ法等によりゲート絶縁膜８ｂを形成することにより溝７ａ，７ｂ内におけるゲート絶縁膜８ａの被覆性の劣化を補うことができるので、ゲート絶縁耐圧を向上させることが可能となる。図１０は、ゲート絶縁膜を熱酸化法のみで形成した場合を模式的に示している。この場合は、溝７ｂ内の底部角の領域Ｅにおいて熱酸化膜の形成に伴う応力の発生に起因してゲート絶縁膜８ａの被覆性が劣化し、この箇所で電界集中が発生し易い。すなわち、この箇所でゲート絶縁破壊が生じ、ゲート電極Ｇと半導体基板１との間にリーク電流が流れてしまう。この現象は、溝７ａ，７ｂの境界部分でも凹凸部ができやすいため、ゲート絶縁膜を熱酸化法のみで形成した場合に発生し易い。なお、符号のＳＤはソース・ドレイン領域を示している。一方、図１１（ａ），（ｂ）は、ゲート絶縁膜をＣＶＤ法で形成した場合を模式的に示している。図１１の（ｂ）は（ａ）の領域Ｅの拡大図である。この場合は、ゲート絶縁膜は下地に対してよりコンフォーマル（ｃｏｎｆｏｒｍａｌ）に成長するため、溝内の底部角での被覆性を向上させることができ、その底部角での絶縁耐圧劣化の問題を抑制または防止することができる。また、ゲート絶縁膜を熱酸化法とＣＶＤ法との積層膜で形成する場合は、熱酸化法で形成したゲート絶縁膜８ａで被覆しきれなかった箇所等をＣＶＤ法で形成したゲート絶縁膜８ｂによって補うことができるので、上記のような問題を抑制または防止することが可能となる。
【００８２】
また、ゲート絶縁膜８ｂの材料としては、窒化シリコンを選択したことにより、次の効果が得られる。第１に、本実施の形態１においては、後述するように、ゲート電極の材料としてチタンシリサイド等を用いているが、この場合、ゲート絶縁膜材料として窒化シリコンを用いるとゲート絶縁膜の信頼性を向上させることができる。これは、仮に窒化シリコンからなるゲート絶縁膜８ｂが無い状態で酸化シリコンからなるゲート絶縁膜８ａ上にチタンシリサイドを形成する工程を行うと、チタンがゲート絶縁膜８ａ中の酸素を奪ってしまう結果、ゲート絶縁膜８ａが劣化（ゲート電極と半導体基板間にリーク電流が流れる等）するからである。ゲート電極材料として多結晶シリコンや、タングステンなどを用いる場合には、ゲート絶縁膜８ｂの材料として、例えば酸化シリコン膜や酸化タンタル（Ｔａ2Ｏ5）を用いることもできる。第２は、ゲート容量を増大させることができるので、サブスレッショルド係数を小さくすることができる。したがって、消費電力の増加を招くことなく、オン／オフ電流比の増大による素子駆動能力の向上を図ることが可能となる。ゲート絶縁膜８ｂの材料として酸化タンタルを用いた場合もこの効果を得ることができる。
【００８３】
次いで、図１２に示すように、溝７ａ，７ｂ内を含む半導体基板１上に、例えば細い溝でも埋め込むことが良好なノンドープの非晶質シリコンからなるゲート電極形成膜９ａをＣＶＤ法等によって堆積した後、これを、窒化シリコン等からなる絶縁膜５をエッチングストッパとして図１３に示すようにＣＭＰ法等によって研磨する。これにより、溝７ａ，７ｂの深さの違いに起因するゲート電極形成膜９ａの表面の凹凸を消滅させることができる。この段階では溝７ａ，７ｂ内のゲート電極形成膜９ａの上面は、残された絶縁膜５の上面とほぼ等しい高さになっている。続いて、溝７ａ，７ｂ内では上記犠牲酸化膜のフッ酸によるエッチング処理等に起因して溝幅が大きくなっているために、そこに埋め込まれたゲート電極形成膜９ａ中にはボイドが形成されている場合があるので、そのボイドが開口されるまでゲート電極形成膜９ａの上部を、図１４に示すように、絶縁膜５をエッチングマスクとして等方性エッチング処理等によってエッチング除去する。ボイドが開口するまでのゲート電極形成膜９ａの除去を、エッチングのみによって行うことも可能であるが、この方法によるとボイド底部のゲート電極形成膜９ａに対するエッチングが進行し、そこからゲート絶縁膜８ｂが露出され不良を招く恐れがある。したがって、本実施の形態にあるように、ボイドが開口するまでゲート電極形成膜９ａを除去する工程を、途中までＣＭＰによって行い、ボイド底部のゲート電極形成膜９ａへのエッチング量を減らすことで、前記の問題の発生を防ぐことができる。
【００８４】
その後、図１５に示すように、例えば窒化シリコンからなる絶縁膜１０をＣＶＤ法等によって堆積した後、絶縁膜１０を等方性ドライエッチング法によってエッチバックすることにより、図１６に示すように、溝７ａ，７ｂ内に埋め込まれたゲート電極形成膜９ａ上面のボイドの中に絶縁膜１０を埋め込む。この際、溝７ａ，７ｂの上部側壁に絶縁膜１０が残らないようにする。
【００８５】
次いで、図１７に示すように、再度、ゲート電極形成膜９ａを等方性のドライエッチング処理によってエッチバックする。この際、半導体基板１上の絶縁膜５と、ゲート電極形成膜９ａのボイドに埋め込まれた絶縁膜１０をエッチングマスクとする。このようにボイド中に絶縁膜１０を形成したのは、仮に、絶縁膜１０が無いとすると、ゲート電極形成膜９ａのエッチバック処理時に、ボイド部分は他の部分よりもエッチングが進行するので、そこからゲート絶縁膜８ｂが露出され不良を招く恐れがあるからである。したがって、そのような問題が生じない場合は、絶縁膜１０の形成工程を無くしても良い。続いて、半導体基板１に対して酸化処理を施すことにより、非晶質シリコンを酸化した後、これによって酸化された部分をフッ酸等によって除去する。これにより、溝７ａ，７ｂ内に非晶質シリコンの残渣があったとしてもそれを除去することが可能となる。その後、図１８に示すように、半導体基板１上に、例えばチタン（Ｔｉ）等からなる導体膜１１をＣＶＤ法またはスパッタリング法等によって堆積した後、アニールを施すことにより、導体膜１１とゲート電極形成膜９ａとがシリサイデーション反応を起こす。その後、未反応の導体膜１１を過酸化水素等を用いて除去することにより、図１９おおよび図２０に示すように、溝７ａ，７ｂ内に、例えばチタンシリサイド等からなるワード線ＷＬ（ゲート電極９）を形成する。本実施の形態１においては、良好な埋め込みが可能な非晶質シリコンを用いて微細な溝７ａ，７ｂを埋め込んだ後、その非晶質シリコンをシリサイデーション化によってシリサイド化することにより、低抵抗なチタンシリサイド等からなるゲート電極９を、埋め込み性良く溝７ａ，７ｂ内に形成することができる。ただし、埋め込みゲート電極材料は、チタンシリサイドに限定されるものではなく種々変更可能である。例えばチタンシリサイドの表面をさらに窒化し、窒化チタンを積層する構造としても良い。この場合は、後の工程でゲート電極が露出するようなコンタクトホールを絶縁膜に穿孔した後の洗浄処理に際してゲート電極の耐性を向上させることが可能となる。また、タングステン等のような金属を用いることでワード線ＷＬの抵抗を大幅に低減することもできる。さらに、例えば低抵抗多結晶シリコン、窒化タングステンおよびタングステンを下層から順に積み重ねた構造とすることもできる。この場合は、最下層の多結晶シリコンをｐ型とすることにより、ｎ型シリコンとの仕事関数差分だけしきい値電圧を稼ぐことができるので、半導体基板１の不純物濃度を低くした状態で、所望のしきい値電圧を確保することが可能となる。この効果は、ゲート電極材料としてタングステンを用いた場合も得られる。さらに、低抵抗多結晶シリコンのみを用いてゲート電極を構成しても良い。
【００８６】
また、本実施の形態１においては、ワード線ＷＬ（ゲート電極９）の上面が、半導体基板１の主面から４０ｎｍ以上深い位置に形成されていることが好ましい。特に限定されないが、本実施の形態１においては、ワード線ＷＬの上面を、半導体基板１の主面から、例えば７０ｎｍ程度深い位置に形成する。その理由については後ほど説明する。また、図２０はメモリセル領域の要部平面図を示している。ワード線ＷＬは、活性領域Ｌに対して交差するように配置されている。１つの活性領域Ｌに対して２本のワード線ＷＬが平面的に重なるように配置されている。ワード線ＷＬにおいて活性領域Ｌに平面的に重なる部分がゲート電極９となっている。なお、活性領域Ｌは、ワード線ＷＬの延在方向に対して斜めに配置されている。
【００８７】
次いで、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２をＣＶＤ法等によって堆積した後、絶縁膜５をエッチングストッパとして、絶縁膜１２をＣＭＰ法等によって研磨する。続いて、残された絶縁膜５を熱リン酸を用いて除去することにより、図２１に示すように、ワード線ＷＬ（ゲート電極９）上に、例えば酸化シリコンからなるキャップ絶縁膜１２ａを形成する。この段階において、図２２に示すように、溝７ａ内において、ワード線ＷＬ（ゲート電極９）の下部には、分離部２の絶縁膜２ｂが残されている。これは、溝７ａの底部側に確保される絶縁膜２ｂの厚さが薄すぎるとワード線ＷＬを一部とした寄生素子が形成されてしまうので、それを抑制または防止するためである。本発明者の検討結果によれば、その絶縁膜２ｂの厚さｄは、例えば１００ｎｍ程度またはそれ以上あることが好ましい。なお、分離部２の溝２ｂの深さは、素子分離能力を確保するため、溝７ａ，７ｂよりも深く形成されている。
【００８８】
次いで、埋め込みゲート電極でない通常のゲート電極構造のＭＩＳ・ＦＥＴのしきい値電圧を調整するための不純物をレジスト膜をマスクとして半導体基板１に選択的に導入する。この際、ｎＭＩＳ形成領域には、例えばホウ素を導入し、ｐＭＩＳ形成領域には、例えばリンを導入する。続いて、しきい値電圧調整用不純物導入工程時に用いたレジスト膜を除去した後、半導体基板１の主面上において埋め込みゲート電極９（ワード線ＷＬ）の形成領域をレジスト膜で覆う。その後、半導体基板１の主面の酸化膜をフッ酸またはバッファードフッ酸等を用いて除去した後、さらに、レジスト膜を除去後、ゲート酸化処理を半導体基板１に対して施す。これにより、図２３に示すように、半導体基板１の主面上の通常のゲート電極構造のＭＩＳ・ＦＥＴ形成領域（ｎＭＩＳおよびｐＭＩＳＩの両方の形成領域）にゲート絶縁膜１３を形成する。
【００８９】
次いで、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１４をＣＶＤ法等によって堆積した後、これをワード線ＷＬ（埋め込みゲート電極９）の形成領域が露出され、それ以外が覆われるようにフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。続いて、絶縁膜１４をマスクとして、半導体基板１に、埋め込みゲート電極構造のＭＩＳＦＥＴのソース・ドレイン用の不純物を導入する。ここでは、例えばリンを２０ｋｅＶで２×１０13／ｃｍ2程度導入する。これにより、ソース・ドレイン用の半導体領域のうち、相対的に不純物濃度の低い低濃度領域（第２の半導体領域）１５ａを形成する。その後、絶縁膜１４をフッ酸等によって除去する。
【００９０】
次いで、半導体基板１の主面上に、例えば非晶質シリコンからなるゲート電極形成膜１６ａをＣＶＤ法等によって堆積した後、レジスト膜をマスクとしてｎ型ゲート領域およびｐ型ゲート領域をイオン打ち込みで形成する。続いて、レジスト膜を除去した後、不純物を活性かするためのアニールを施す。その後、そのゲート電極形成膜１６ａをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図２４に示すように、通常のゲート電極１６を形成する。その後、レジスト膜をマスクとして、半導体基板１に、通常のゲート電極構造のＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域のうち、相対的に不純物濃度の低い低濃度領域を形成するための不純物をイオン打ち込み法等によって導入することにより、低濃度領域１７ａ，１８ａをゲート電極１６に対して自己整合的に形成する。なお、ｎＭＩＳとｐＭＩＳとでは、当該不純物を別々のレジスト膜をマスクとして打ち分ける。ｎＭＩＳ形成領域には、例えばリンまたはヒ素を導入し、ｐＭＩＳ形成領域には、例えばホウ素を導入する。
【００９１】
次いで、半導体基板１の主面上にゲート電極１６の表面を覆うように、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、ゲート電極１６の側面にサイドウォール１９を形成する。続いて、ゲート電極１６およびサイドウォール１９をマスクとして、半導体基板１に、通常のゲート電極構造のＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域のうち、相対的に不純物濃度の高い高濃度領域を形成するための不純物をイオン打ち込み法等によって導入することにより、高濃度領域１７ｂ，１８ｂをゲート電極１６に対して自己整合的に形成する。なお、ここでも、ｎＭＩＳとｐＭＩＳとでは、当該不純物を別々のレジスト膜をマスクとして打ち分ける。ｎＭＩＳ形成領域には、例えばリンまたはヒ素を導入し、ｐＭＩＳ形成領域には、例えばホウ素を導入する。このようにして周辺回路領域に、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのソース・ドレイン用の半導体領域１７，１８を形成する。
【００９２】
次いで、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜２０を堆積した後、これをＣＭＰ法で研磨することにより、その上面を平坦化する。続いて、図２５および図２６に示すように、絶縁膜２０に、埋め込みゲート電極構造のＭＩＳ・ＦＥＴ（メモリセル選択用ＭＩＳ・ＦＥＴ）のソース・ドレイン用の半導体領域（低濃度領域１５ａ）が露出するようなコンタクトホール２１を形成する。図２６は図２５の工程におけるメモリセル領域の要部平面図を示している。コンタクトホール２１は、例えば平面円形状に形成されており、互いに隣接するワード線ＷＬ（ゲート電極９）の間において、活性領域Ｌに平面的に重なる位置に配置されている。すなわち、コンタクトホール２１は、活性領域Ｌの両端および中央に平面的に重なるように配置されている。その後、半導体基板１上に、例えばリンをドープした多結晶シリコンを堆積した後、不純物を活性化するためのアニール処理を施す。この際、プラグ２２から半導体基板１に不純物（リン）が拡散することにより、埋め込みゲート構造のＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域に高濃度領域が形成される。その後、その多結晶シリコン膜がコンタクトホール２１内のみに残されるようにＣＭＰ法等によって研磨することにより、コンタクトホール２１内にプラグ２２を形成する。図２７はこの工程後の半導体基板１の埋め込みゲート電極構造のＭＩＳ・ＦＥＴ（メモリセル選択用ＭＩＳ・ＦＥＴＱｓ）部分の拡大図を示している。メモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース・ドレイン領域は、低濃度領域１５ａとその上部に形成された高濃度領域１５ｂとを有している。低濃度領域１５ａとｐウエル３Ｐとの境界は、埋め込み型のゲート電極９（ワード線ＷＬ）の上面よりも深い位置に形成されている。また、高濃度領域１５ｂと低濃度領域１５ａとの境界は、埋め込み型のゲート電極９（ワード線ＷＬ）の上面よりも浅い位置に形成されている。この高濃度領域１５ｂは、プラグ２２からの不純物の拡散によって形成されている。一方のプラグ２２（すなわち、高濃度領域１５ｂ）には、情報蓄積用の容量素子が電気的に接続され、他方のプラグ２２（すなわち、高濃度領域１５ｂ）にはビット線が電気的に接続される。
【００９３】
次いで、図２８に示すように、半導体基板１上に、例えば酸化シリコンからなる絶縁膜２３をＣＶＤ法等によって堆積し、その上面をＣＭＰ法等で平坦にした後、絶縁膜２３にプラグ２２の上面が露出するスルーホール２４ａおよび絶縁膜２３，２０に周辺回路領域のｎＭＩＳＱｎおよびｐＭＩＳＱｐのソース・ドレイン用の半導体領域１７，１８が露出するコンタクトホール２４ｂを形成する。続いて、半導体基板１上に、例えばチタン、窒化チタンを下層から順にスパッタリング法またはＣＶＤ法等によって堆積した後、その上にタングステン等をＣＶＤ法等によって堆積する。チタンや窒化チタンは、後に続くキャパシタ形成工程での熱処理においてタングステンとシリコンとが反応するのを防ぐためのバリア膜としての機能を有している。その後、そのチタン、窒化チタンおよびタングステン等の積層膜をＣＭＰ法等によって研磨することにより、スルーホール２４ａ内およびコンタクトホール２４ｂ内にプラグ２５を形成する。この際、絶縁膜２３がストッパとして機能する。その後、絶縁膜２３上に、例えば酸化シリコンからなる絶縁膜２７ａを形成した後、これに配線形成用の溝を形成する。続いて、その上に、例えばタングステン等のような導体膜をスパッタリング法等によって堆積した後、これをＣＭＰ法等によって研磨することにより、埋め込み型のビット線ＢＬおよび第１層配線２６を形成する。なお、この段階のメモリセル領域の要部平面図を図２９に示す。ビット線ＢＬは、平面的にワード線ＷＬに対して直交する方向に延在されている。そして、活性領域Ｌの中央のコンタクトホール２１に平面的に重なるように配置されている。
【００９４】
次いで、図２８に示すように、半導体基板１上に、例えば酸化シリコンからなる絶縁膜２７ｂをＣＶＤ法等によって堆積した後、さらに、その上に、例えば窒化シリコンからなる絶縁膜２８を堆積する。続いて、その絶縁膜２８にキャパシタの下部電極とプラグ２２とをつなぐためのスルーホール２９を形成した後、絶縁膜２８上に、例えば酸化シリコンからなる絶縁膜３０をＣＶＤ法等によって堆積する。その後、その絶縁膜３０にキャパシタ孔３１を穿孔する。この際、酸化シリコンの方が窒化シリコンよりもエッチングレートが速くなる条件でエッチングすることにより、絶縁膜２８をマスクとして、キャパシタ孔３１の底部のスルーホール２９から露出する絶縁膜２３，２７をエッチング除去することにより、プラグ２２の上面が露出するスルーホール３２を形成する。
【００９５】
次いで、図２８に示すように、下部電極３３ａ、容量絶縁膜３３ｂおよび上部電極３３ｃを形成して情報蓄積用の容量素子Ｃを形成する。下部電極３３ａは、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜からなり、スルーホール３２を通じてプラグ２２と電気的に接続されている。容量絶縁膜３３ｂは、例えば、酸化シリコン膜と窒化シリコン膜との積層膜または酸化タンタル（Ｔａ2Ｏ5）等からなり、上部電極３３ｃは、例えば窒化チタンからなる。続いて、絶縁膜３０上に、例えば酸化シリコンからなる絶縁膜３４をＣＶＤ法等によって堆積した後、上記プラグ２５と同様（同じ方法および材料）にして、上部電極３３ｃと周辺回路領域の第１層配線２６に接続されるプラグ３５を形成し、さらに、絶縁膜３４上に、第２層配線３６を第１層配線２６と同様に形成する。ただし、ここでは、第２層配線３６の材料として、例えばアルミニウムやアルミニウム合金を用いることができる。第２層配線３６は、プラグ３５を通じて上部電極３３ｃおよび第１層配線２６と電気的に接続されている。その後、絶縁膜３４上に、例えば酸化シリコンからなる絶縁膜３７をＣＶＤ法等によって堆積した後、上記プラグ２５と同様（同じ方法および材料）にして、第２層配線３６に接続されるプラグ３８を形成し、さらに、絶縁膜３７上に、第２層配線３６と同様に、第３層配線３９を形成する。第３層配線３９の材料は、第２層配線３６と同じである。第２層配線３９は、プラグ３８を通じて第２層配線３６と電気的に接続されている。
【００９６】
次に、本実施の形態１の半導体集積回路装置の作用および効果について説明する。図３１は、本実施の形態１の半導体集積回路装置におけるメモリセル選択用ＭＩＳ・ＦＥＴＱｓの断面を模式的に示した説明図である。まず、本実施の形態１においては、ゲート電極９（ワード線ＷＬ）を半導体基板１中に埋め込む構造としたことにより、実効的なチャネル長を長くすることができるので、半導体基板１の不純物濃度を低減することができる。このため、ソース・ドレインにおける接合電界強度を小さくすることができる。また、ビット線ＢＬおよび下部電極３３ａが接続されるプラグ２２とワード線ＷＬ（ゲート電極９）との容量を低減できるので、信号の伝達速度を向上させることが可能となる。
【００９７】
また、メモリセル選択ＭＩＳ・ＦＥＴＱｓにおいてオフ時（例えばゲート電圧が０Ｖの時）のソース・ドレイン領域におけるｐｎ接合の電界強度を低減することができる。ソース・ドレイン領域におけるｐｎ接合の電界強度は、不純物で決定する要因とｐｎ接合端の曲率半径で決定する要因とがある。埋め込みゲート電極構造の場合は、図３２に示すように、ソース・ドレイン領域におけるｐｎ接合端がゲート電極９に重なる、すなわち、半導体領域１５ｂとｐウエル３Ｐとの境界がゲート電極９の上面よりも深く形成されているので殆ど曲率半径が大きいまたは無限大である。その分、ソース・ドレイン領域のｐｎ接合の電界強度を低減できる。しかし、本発明者らの実験によれば、情報蓄積用の容量素子Ｃが接続されるソース・ドレイン領域のｐｎ接合部での空乏層４０の端部と、ゲート電極９上端部との距離Ｌａが短すぎると、ソース・ドレインとなる半導体領域１５ｂと、オフ時のゲート電極９との電位差により電界強度が大きくなってしまう。例えば図３３（ａ），（ｂ）は、ゲート電極９の電位による空乏層空間電荷への影響を説明する図である。同図（ａ）は通常の状態である。ここで、半導体領域１５ｂ（ｎ領域）の電位がゲート電極９の電位よりも高い状態（半導体領域１５ｂが逆バイアスされ、ゲート電極９が非選択の時（オフ時））で、ゲート電極９の端部がｎ型中性領域（ほぼ半導体領域１５ｂに等しい）に近づくと、半導体領域１５ｂとゲート電極９との電位差によって、図３３（ｂ）に示すように、空乏層内の空間電荷分布に歪みが生じ、部分的に狭くなる。この狭くなったバンドギャップ部分を通じてリーク電流が発生する。特に、そのバンドギャップの歪み部分に不純物準位が存在すると、トラップアシストトンネリング現象によってリーク電流が生じ易くなる。そこで、本実施の形態１においては、ゲート電極９の上面を、上述のバンドギャップの歪みの影響を無視できる程度まで下げる構造としている。本発明者らの実験結果によれば、他の要素によって変わる場合もあり一概には言えないが、ゲート電極９の上面が半導体基板１の主面よりも４０ｎｍ以上深くすることにより、または、上記距離Ｌａを４０ｎｍ以上とすることにより、上記電位差に起因した電界を低減することができ、全体的にｐｎ接合の電界強度を低減することができた。なお、この構造からゲート電極９上のキャップ絶縁膜１２ａの厚さは、例えば４０ｎｍ以上となる。また、通常のゲート電極構造の場合は、ゲート電極の側面に設けたサイドウォールによって上記距離Ｌａを確保することができたが、ゲート電極端部と低濃度領域と高濃度領域とは半導体基板１の主面に沿って並ぶ構造である上、微細化に伴いサイドウォールの膜厚も薄くなりつつある。本実施の形態１の場合は、ソース・ドレイン用の高濃度領域１５ａ、低濃度領域１５ａおよびゲート電極端部が半導体基板１の厚さ方向に沿って並ぶ構造なので、距離Ｌａをある程度確保したとしても、あるいはサイドウォールに相当するキャップ絶縁膜１２ａの厚さを厚くしても、メモリセル選択用ＭＩＳ・ＦＥＴＱｓの占有面積の寸法縮小が可能であり、高集積化が要求されるＤＲＡＭにとっては都合の良い構造である。
【００９８】
このように、本実施の形態１においては、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース・ドレイン領域における接合電界強度を低減することができるので、その分、リフレッシュ時間を長くすることができる。したがって、リフレッシュの際の充放電サイクルを長くできるので、その分、ＤＲＡＭの消費電力を低減することが可能となる。例えば同じセルサイズの場合において、リフレッシュ時間は、非対称方式のＤＲＡＭのメモリセル（通常のゲート電極構造のメモリセル選択用ＭＩＳ・ＦＥＴ）構造で１００ｍｓであるのに対して、３００ｍｓまで長くできた。その結果、待機時の消費電力を、上記非対称方式の場合で１．２ｍＡであったものを、０．５ｍＡ程度までに低減できた。
【００９９】
次に、溝７ｂ内の底部角に丸みを形成したことによりサブスレッショルド特性が向上する（サブスレッショルド係数が小さくなる）効果について説明する。サブスレッショルド係数Ｓは、ドレイン電流を１桁変化させるのに要するゲート電圧の幅であり、Ｓ＝ｌｎ１０・ｋＴ／ｑ（１＋（Ｃｄ＋Ｃｉｔ）／Ｃｏｘ）で表すことができ、小さい値が良い。なお、Ｃｄは空乏層容量、Ｃｉｔは界面準位（等価容量）、Ｃｏｘはゲート容量を示している。
【０１００】
溝７ｂ内の底部角に丸みがないと、すなわち、その底部角の曲率半径が小さくなると、チャネル抵抗が増大し、サブスレッショルド係数が大きくなる。図３４はＭＩＳ・ＦＥＴの電流特性とサブスレッショルド係数との関係を示している。曲線Ｓ１はサブスレッショルド係数Ｓが小さい場合、曲線Ｓ２ａ，２ｂはサブスレッショルド係数Ｓが大きい場合を示している。サブスレッショルド係数Ｓが大きい曲線Ｓ２ａでは、一定のしきい値電圧Ｖｔｈにおいて所望のドレイン電流Ｉｄ（例えば１０ｎＡ）を得ようと、チャネルインプラ等を減らすと、曲線Ｓ２ａを図３４の左の方向に移動した曲線Ｓ２ｂとなり、所望のドレイン電流を得ることができる。しかし、この場合は、デプレッション型となり、ゲート電圧が０Ｖ（オフ時）でのリーク電流が増大してしまう。すなわち、消費電力は増大してしまう。そこで、本実施の形態１においては、溝７ｂの底部に丸みを形成した。図３５は、本発明者らの実験によって得られた溝７ｂ内の底部角の曲率半径とサブスレッショルド係数との関係を示している。本発明者らの実験結果によれば、サブスレッショルド係数が１００より小さい値となるように曲率半径を設定すると有効であると判定された。サブスレッショルド係数Ｓは、上記式で示したように、空乏層容量、界面準位およびゲート容量によっても変わるので一概には言えないが、その曲率半径が１０ｎｍ未満の場合には、サブスレッショルド係数が大きくなりオン／オフ電流比を大きくとれないが、曲率半径が１０ｎｍ以上にするとサブスレッショルド係数を９０ｍＶ／ｄｅｃａｄｅ以下にすることができ、オン／オフ電流比を大きくとることができた。したがって、メモリセル選択用ＭＩＳ・ＦＥＴＱｓの駆動能力の向上が図れ、動作速度（書き込みや読み出し動作速度）の向上を図ることができる。しかも、サブスレッショルド係数を小さくできるので、オフ時のリーク電流を増大させることもなく、消費電力の増大も抑えることが可能となる。なお、ゲート容量が大きいほどサブスレッショルド係数は小さくなる。したがって、ゲート絶縁膜の膜厚を薄くする、または誘電率の高い材料（例えば窒化シリコンや酸化タンタル）をゲート絶縁膜の一部または全体の材料として使用すると良い。また、空乏層容量が小さい程、サブスレッショルド係数は小さくなる。このためには、半導体基板１の不純物濃度を低くするか、または、基板バイアスを深く（負側に）する、あるいはそれらを組み合わせる構造とすると良い。基板バイアスを深くする（マイナス方向にする）場合には、半導体基板１においてメモリセル選択用ＭＩＳ・ＦＥＴＱｓが形成されたｐウエル３Ｐ（メモリ領域のｐウエル３Ｐ）を、その下部および側面に設けられた埋め込みｎウエルによって取り囲み、周辺回路領域に形成されたｐウエル３Ｐとは電気的に分離した構造とした状態で、そのメモリセル選択用ＭＩＳ・ＦＥＴＱｓが形成されたｐウエル３Ｐの電位を制御、すなわち、マイナス方向に大ききし負電位にすれば良い。この場合、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース・ドレインとｐウエル３Ｐ間の接合容量を低減できる。また、サブスレッショルド係数は界面準位密度が少ない程小さくなる。
【０１０１】
（実施の形態２）
本実施の形態２においては、前記実施の形態１のＤＲＡＭの製造方法の変形例について説明する。
【０１０２】
まず、図３６に示すように、前記実施の形態１と同様に、半導体基板１上に絶縁膜４，５を形成した後、これをマスクとして、半導体基板１に、例えば深さ２３０〜２５０ｎｍ程度の溝７を形成する。この溝７の形成は、上記２ステップエッチング処理によって行う。すなわち、溝加工時のドライエッチング条件を変えることにより、平面寸法の小さな深い溝７内の角部を除去し、溝７の内側面と底面とのなす角部の曲率半径が、例えば４０ｎｍ程度となるような丸みを形成する。本実施の形態２においては、半導体基板１と分離部２との境界部においても溝７を同時にほぼ同じ深さになるように形成する。
【０１０３】
続いて、前記実施の形態１と同様に犠牲酸化処理および犠牲酸化膜除去処理を施した後、図３７に示すように、例えば厚さ４ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜８ａを熱酸化法によって形成した後、その上に、例えば厚さ８ｎｍ程度の窒化シリコンからなるゲート絶縁膜８ｂをＣＶＤ法によって堆積する。その後、半導体基板１上に、例えば厚さ７０ｎｍ程度のタングステン等からなるゲート電極形成膜９ａを堆積した後、これをドライエッチング法によってエッチバックする。その後、絶縁膜５をエッチング除去する。これにより、図３８に示すように、溝７内のみにゲート電極９を形成する。この際、ゲート電極９の上面は半導体基板１の上面よりも低くなっている。ここでは、前記実施の形態１と同様に、半導体基板１の主面から溝７のゲート電極９の上面までの深さを、例えば７０ｎｍ程度とした。その後、半導体基板１にメモリセル選択用ＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域のうち、相対的に不純物濃度が低い低濃度領域１５ａを形成する。
【０１０４】
次いで、半導体基板１上に、例えば厚さ２０ｎｍ程度の窒化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これをドライエッチング法によってエッチバックすることにより、図３９に示すように、溝７の内側面上部（ゲート電極９の上面と溝７の開口部との間の側面）にサイドウォール４１を形成する。このサイドウォール４１は、ゲート絶縁膜８ａの削れを抑制または防止するためのものである。続いて、図４０に示すように、半導体基板１の主面上に、例えば１５０ｎｍ程度の窒化シリコンからなる絶縁膜４２をＣＶＤ法等によって堆積した後、これを例えば８０ｎｍ程度ＣＭＰ法等によって研磨することにより、絶縁膜４２の上面を平坦化する。続いて、この絶縁膜４２において、前記実施の形態１で説明した周辺回路領域に堆積されている部分をフォトリソグラフィ技術およびドライエッチング技術によって除去する。したがって、絶縁膜４２は、メモリセル領域を覆うように半導体基板１の主面上に形成されている。また、絶縁膜４２の一部は、溝７内の上部に埋め込まれており、キャップ絶縁膜と同等の機能を有している。
【０１０５】
次いで、前記実施の形態１と同様にして周辺回路領域にｎＭＩＳＱｎおよびｐＭＩＳＱｐを形成した後、図４１に示すように、絶縁膜４２に、メモリセル選択用ＭＩＳ・ＦＥＴのソース・ドレイン用の低濃度領域１５ａの一部が露出するようなコンタクトホール２１をドライエッチング法等によって形成する。この際、本実施の形態２においては、窒化シリコンのエッチングレートの方が、酸化シリコンよりも速くなるような条件でエッチングする。これにより、例えばコンタクトホール２１の底面から分離部２（酸化シリコン等からなる絶縁膜２ｂ）が露出された状態で、オーバーエッチング処理を施したとしてもその分離部２の上部をエッチングによって削ってしまうのを抑制または防止することが可能となる。続いて、例えばリンをそのコンタクトホール２１を通じてイオン打ち込みすることにより、半導体基板１の上部（低濃度領域１５ａの上部）に高濃度領域１５ａを形成する。その後、半導体基板１上に、例えばタングステン等のような導体膜を堆積した後、これをパターニングすることにより、ビット線ＢＬを形成する。これ以降は前記実施の形態１と同じなので説明を省略する。
【０１０６】
本実施の形態２においては、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【０１０７】
すなわち、絶縁膜４２にコンタクトホール２１をドライエッチング法等によって形成する際、窒化シリコンのエッチングレートの方が、酸化シリコンよりも速くなるような条件でエッチングすることにより、例えばコンタクトホール２１の底面から分離部２が露出された状態で、オーバーエッチング処理を施したとしてもその分離部２の上部をエッチングによって削ってしまうのを抑制または防止することが可能となる。したがって、メモリセル選択用ＭＩＳ・ＦＥＴの信頼性および歩留まりを向上させることが可能となる。
【０１０８】
（実施の形態３）
本実施の形態３においては、前記実施の形態１、２のＤＲＡＭの製造方法の変形例について説明する。
【０１０９】
まず、前記実施の形態２で説明した図３９の工程を経た後、図４０で説明した絶縁膜４２をドライエッチング法によってエッチバックすることにより、図４２に示すように、溝７内の上部、ゲート電極９上に、例えば窒化シリコン等からなるキャップ絶縁膜４２ａを形成する。この際の絶縁膜４２のエッチング量を、例えば９０ｎｍ程度とすると、溝７内には、例えば厚さ５０ｎｍ程度のキャップ絶縁膜４２ａが埋め込まれることになる。
【０１１０】
続いて、図４３に示すように、例えば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜２０をＣＶＤ法等によって半導体基板１上に形成した後、レジスト膜６ｂをエッチングマスクとして、図４４に示すように、絶縁膜２０にビット線用のコンタクトホール２１を穿孔する。コンタクトホール２１の底部からは半導体基板１の低濃度領域１５ａが露出されている。
【０１１１】
この際、本実施の形態３においては、窒化シリコンのエッチングレートの方が、酸化シリコンよりも遅くなるような条件でエッチングする。本実施の形態３においては、キャップ絶縁膜４２ａが窒化シリコンからなるので、コンタクトホール２１の形成に際してオーバーエッチング処理を施したとしても、キャップ絶縁膜４２ａのエッチング速度が遅いため、コンタクトホール２１がゲート電極９まで達してしまうのを防止することができる。すなわち、コンタクトホール２１をゲート電極９に対して自己整合的に形成することができる。また、前記実施の形態２と同様に、コンタクトホール２１から分離部２の一部が露出されてもエッチングによって大幅に削ってしまうこともない。
【０１１２】
また、ここで、完成時のメモリセル選択用ＭＩＳ・ＦＥＴＱｓのしきい値電圧が低い場合には、コンタクトホール２１を通じて、そのしきい値電圧を調整するための不純物（例えばホウ素）を、例えば２０〜５０ｋｅＶ程度のエネルギーで１×１０12〜１×１０13／ｃｍ2程度打ち込んでも良い。これにより、図４５に示すように、ビット線が接続される低濃度領域１５ａの下にｐ-型の半導体領域４３を形成する。その後、コンタクトホール２１を通じて、例えばリンをイオン打ち込みすることにより、高濃度領域１５ｂを形成する。
【０１１３】
次いで、図４６に示すように、半導体基板１上に、例えば厚さ３００ｎｍ程度の酸化シリコンからなる絶縁膜４４を堆積した後、絶縁膜４４，２０にキャパシタ用のコンタクトホール４５を穿孔する。この際においても、本実施の形態３においては、窒化シリコンのエッチングレートの方が、酸化シリコンよりも速くなるような条件でエッチングすることにより、コンタクトホール４５の形成時にオーバーエッチング処理を施したとしても、キャップ絶縁膜４２ａのエッチング速度が遅いため、コンタクトホール４５がゲート電極９まで達してしまうのを防止することができる。すなわち、コンタクトホール４５をゲート電極９に対して自己整合的に形成することができる。また、前記実施の形態２と同様に、コンタクトホール４５から分離部２の一部が露出されてもエッチングによって大幅に削ってしまうこともない。
【０１１４】
また、ここで、コンタクトホール４５を通じて、例えばリンを２０ｋｅＶ〜５０ｋｅＶ程度のエネルギーで１×１０13〜３×１０13／ｃｍ2程度イオン打ち込み、低濃度領域１５ａよりも不純物濃度が低いｎ型の半導体領域４６を形成する。このｎ型の半導体領域４６は、上記埋め込みゲート構造のメモリセル選択用ＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域における接合電界強度を緩和する機能を有している。
【０１１５】
続いて、コンタクトホール４５内にプラグ４７を前記プラグ２２と同様に形成した後、プラグ４７の不純物を半導体基板１側に拡散させることにより、半導体基板１の上部（低濃度領域１５ａの上部）に高濃度領域１５ｂを形成する。その後、情報蓄積用の容量素子の下部電極３３ａを形成し、その表面を覆うように容量絶縁膜３３ｂを形成し、さらに上部電極３３ｃを形成する。なお、本実施の形態３においても、前記実施の形態１と同様に、図４７に示すように、ビット線用のコンタクトホール２１と、容量素子用のコンタクトホール２１とを同時に穿孔し、その内部に埋め込まれたプラグ２２からの不純物拡散によって高濃度領域１５ｂを形成するようにしても良い。なお、符号のＶａは、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのしきい値電圧調整用の不純物を導入した領域である。
【０１１６】
本実施の形態３においては、前記実施の形態１，２で得られた効果の他に、以下の効果を得ることが可能となる。
【０１１７】
(1)．情報蓄積用の容量素子Ｃが電気的に接続されたソース・ドレイン用の低濃度領域１５ａの下に、さらに低不純物濃度の半導体領域４６を形成したことにより、ソース・ドレインの接合電界強度を低減することが可能となる。これにより、漏れ電流を低減することが可能となる。
【０１１８】
(2).ビット線ＢＬが接続されたソース・ドレイン用の低濃度領域１５ａ側のみにホウ素をイオン打ち込みすることにより、チャネルに打ち込まれるホウ素の濃度低減によるしきい値電圧の低下を補償することが可能となる。
【０１１９】
(3).キャップ絶縁膜４２ａを窒化シリコン膜で形成し、その上の絶縁膜２０，４４を酸化シリコン膜で形成し、かつ、コンタクトホール２１，４５の形成時に窒化シリコンのエッチングレートの方が酸化シリコンよりも速くなるような条件でエッチングすることにより、コンタクトホール２１，４５の形成に際しオーバーエッチング処理を施したとしても、キャップ絶縁膜４２ａのエッチング速度が遅いため、コンタクトホール２１，４５がゲート電極９まで達してしまうのを防止することが可能となる。
【０１２０】
(4).上記(3)により、コンタクトホール２１、４５をゲート電極９に対して自己整合的に形成することができる。したがって、素子集積度の向上を図ることが可能となる。
【０１２１】
(5).埋め込みゲート電極９上のキャップ絶縁膜４２ａを窒化シリコン膜で形成し、これをコンタクトホール２１，４５を形成する際のエッチングストッパとすることにより、コンタクトホール２１，４５を開口する際にソース・ドレインの側壁部を覆う絶縁膜（キャップ絶縁膜４２ａ、ゲート絶縁膜８ａ，８ｂを含む）のオーバーエッチング量を減らすことが可能となる。
【０１２２】
(6).上記(5)により、プラグ４７とゲート電極９の端部との距離が小さくなることを回避することが可能となる。
【０１２３】
(7).上記(5)により、高濃度領域をコンタクトホール形成工程後にコンタクトホール底部に露出したソース・ドレイン領域上に形成する場合（ポリシリプラグからの固相拡散だけでなく、イオン注入を含む）には、高濃度領域とゲート電極９の端部との距離が小さくなることによって生じる問題を回避することが可能となる。
【０１２４】
（実施の形態４）
本実施の形態４においては、ＤＲＡＭの周辺回路を構成するＭＩＳ・ＦＥＴも埋め込みゲート電極構造とした場合について説明する。
【０１２５】
図４８は、ＤＲＡＭのメモリセル領域と周辺回路領域との要部断面図を示している。メモリセル領域のメモリセル選択用ＭＩＳ・ＦＥＴＱｓの構造は前記実施の形態１〜３と同じなので説明を省略する。
【０１２６】
周辺回路を構成するｎＭＩＳＱｎおよびｐＭＩＳＱｐは、埋め込み型のゲート電極９と、ゲート絶縁膜８と、ソース・ドレイン用の半導体領域４８，４９とを有している。ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９は、半導体基板１に形成された溝（第３の溝、配線形成用の溝）７ｃ内にゲート絶縁膜８を介して埋め込まれている。溝７ｃの深さは、溝７ａ，７ｂとほぼ同じであるが、溝７ｃの平面寸法は、メモリセル領域の溝７ａ，７ｂの平面寸法よりも大きい。本実施の形態４においては、例えばｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９の材料や形成工程を、メモリセル領域のゲート電極９と同じとすることにより、工程数を減らすことができる。ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート幅およびゲート長は、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート幅およびゲート長よりも大きくなっている。これは、周辺回路ではメモリセル領域とは別の素子特性（例えば高駆動能力）が要求される場合があるからである。ただし、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９を、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート電極９とは別材料で形成しても良いし、別工程時に形成しても良い。ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９を、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート電極９とは別材料とすることにより、メモリセルおよび周辺回路用のＭＩＳ・ＦＥＴとして各々必要な特性が得られるようにすることが可能となる。なお、ゲート電極形成工程をメモリセルと周辺回路とで共通とする場合には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９の埋め込み深さ（上面の高さ）は、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート電極９と同じである。したがって、そのゲート電極９上のキャップ絶縁膜１２ａ（４２ａ）の厚さもメモリセル領域とほぼ同じである。
【０１２７】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜８も、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート絶縁膜８ａ，８ｂと同じ材料で同工程時に形成されている。したがって、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜８も、熱酸化膜とＣＶＤ酸化膜との積層膜となっている。ただし、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜８も、メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート絶縁膜８ａ，８ｂとは別材料で別工程時に形成しても良い。この場合、周辺回路用のＭＩＳ・ＦＥＴのゲート絶縁膜８の厚さや誘電率等を所望するものとすることにより、周辺回路用のＭＩＳ・ＦＥＴに必要な特性が得られるようにすることが可能となる。
【０１２８】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのソース・ドレイン用の半導体領域４８，４９は、例えばメモリセル領域のメモリセル選択用ＭＩＳ・ＦＥＴＱｓのソース・ドレイン用の半導体領域（低濃度領域１５ａおよび高濃度領域１５ｂ）とは別工程時に形成されている。ｎＭＩＳＱｎのソース・ドレイン用の半導体領域４８は、低濃度領域４８ａと高濃度領域４８ｂとを有している。また、ｐＭＩＳＱｐのソース・ドレイン用の半導体領域４９は、低濃度領域４９ａと高濃度領域４９ｂとを有している。低濃度領域４８ａおよび高濃度領域４８ｂは、共に、例えばリンが導入されてｎ型に設定されているが、高濃度領域４８ｂの方が低濃度領域４８ａよりも不純物濃度が相対的に高くなっている。これら低濃度領域４８ａと高濃度領域４８ｂまたは低濃度領域４９ａと高濃度領域４９ｂとは、同一のマスクにて形成することができる。例えばｎＭＩＳＱｎの場合、メモリセルおよび周辺回路領域のゲート電極９を形成後、ｎＭＩＳＱｎ領域に開口部を有し、ｐＭＩＳＱｐおよびメモリセル選択用ＭＩＳ・ＦＥＴＱｓを覆うマスクを形成し、前記マスクの開口部を通してｎＭＩＳＱｎのソース・ドレイン用の半導体領域４８に低濃度領域４８ａおよび高濃度領域４８ｂ形成のための不純物の導入を行う。この際に低濃度領域４８ａへの不純物の導入は、高濃度領域４８ｂへの不純物の導入よりも大きな電界強度で、打ち込み不純物量を少なく設定することで、低濃度領域４８ａと高濃度領域４８ｂとの打ち分けをすることができ、所望の不純物濃度分布を得ることができる。また、ｐＭＩＳＱｐの場合でも同様に同一のマスクにて、不純物の打ち込みの電界強度と打ち込み量の制御とにより低濃度領域４９ａと高濃度領域４９ｂとを打ち分けて形成することができる。
【０１２９】
本実施の形態４においては、低濃度領域４８ａ，４９ａがメモリセル選択用ＭＩＳ・ＦＥＴＱｓのそれぞれ低濃度領域１５ａよりも深い位置まで分布して形成され、高濃度領域４８ｂ，４９ｂが、メモリセル選択用ＭＩＳ・ＦＥＴＱｓの高濃度領域１５ｂよりも深い位置まで分布して形成されている。これにより、周辺回路を構成するｎＭＩＳＱｎおよびｐＭＩＳＱｐの駆動能力を向上させることが可能となっている。ただし、低濃度領域４８ａと高濃度領域４８ｂとの境界および低濃度領域４９ａと高濃度領域４９ｂとの境界はゲート電極９の上面よりも浅い位置になっている。また、低濃度領域４８ａとｐウエル３Ｐとの境界および低濃度領域４９ａとｎウエル３Ｎとの境界はゲート電極９の途中深さの位置になっている。なお、高濃度領域４８ｂ、４９ｂとプラグ２５との接触界面には、例えばチタンシリサイド等からなる導体膜５０が形成されており、プラグ２５と高濃度領域４８ｂ，４９ｂとの接触抵抗を低減することが可能となっている。
【０１３０】
このような本実施の形態４によれば、前記実施の形態１〜３で得られた効果の他に、以下の効果を得ることが可能となる。
【０１３１】
(1).メモリセル選択用ＭＩＳ・ＦＥＴＱｓのゲート電極９と、周辺回路のｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極９とを埋め込み型としたことにより、それらの素子の高さ（ゲート電極９の高さ）を揃えることができるので、メモリセル選択用ＭＩＳ・ＦＥＴＱｓと周辺回路（特に直接的な周辺回路、例えばセンスアンプ回路）のｎＭＩＳＱｎおよびｐＭＩＳＱｐとの配線接続上の容易性を向上させることが可能となる。
【０１３２】
(2).半導体基板１の主面の平坦性を向上させることができるので、半導体基板１上に形成される配線の信頼性を向上させることが可能となる。
【０１３３】
(3).上記(2)により、配線層の多層化を実現することが可能となる。
【０１３４】
(4).周辺回路のＭＩＳＦＥＴにおけるソース・ドレイン用の高濃度領域、低濃度領域およびゲート電極の端部が半導体基板の厚さ方向に沿って縦に並ぶ構造なので、不純物の打ち込み電界強度および打ち込み量の制御により、同一マスクにて低濃度領域と高濃度領域とを形成することが可能となる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜４に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
例えば前記実施の形態１〜４においては、メモリセル選択用ＭＩＳ・ＦＥＴのソース・ドレイン用の半導体領域として高濃度領域と低濃度領域とを設けた場合について説明したが、これに限定されるものではなく、例えば低濃度領域のみを設ける構造としても良い。
【０１３７】
また、前記実施の形態１〜４においては、メモリセル選択用ＭＩＳ・ＦＥＴおよび周辺回路のＭＩＳＦＥＴのゲート絶縁膜を熱酸化膜とＣＶＤ膜との積層膜とした場合について説明したが、これに限定されるものではなく、例えばＣＶＤ法により形成した窒化シリコン等からなる絶縁膜の単体膜でゲート絶縁膜を形成しても良い。
【０１３８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）と論理回路とを同一半導体基板に有する半導体集積回路装置にも適用できる。
【０１３９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４０】
(1).本発明によれば、ゲート電極を半導体基板中に埋め込む構造としたことにより、実効的なチャネル長を長くすることができるので、半導体基板の不純物濃度を低減することができる。このため、ソース・ドレインにおける接合電界強度を低減することが可能となる。
【０１４１】
(2).本発明によれば、ゲート電極を半導体基板中に埋め込む構造としたことにより、ビット線および下部電極が接続されるプラグとワード線（ゲート電極）との容量を低減できるので、信号の伝達速度を向上させることが可能となる。
【０１４２】
(3).本発明によれば、メモリセル選択用トランジスタにおいてオフ時のソース・ドレイン領域における接合電界強度を低減することが可能となる。
【０１４３】
(4).本発明によれば、ゲート電極の上面を、バンドギャップの歪みの影響を無視できる程度（例えば４０ｎｍ以上）まで基板表面から下げることにより、電位差に起因した電界を低減することができ、全体的に、メモリセル選択用トランジスタのソース・ドレイン領域の接合電界強度を低減することが可能となる。
【０１４４】
(5).本発明によれば、メモリセル選択用トランジスタのソース・ドレイン領域における接合電界強度を低減することができるので、その分、リフレッシュ時間を長くすることができる。したがって、リフレッシュ動作の際の充放電サイクルを長くできるので、その分、ＤＲＡＭを有する半導体集積回路装置の消費電力を低減することが可能となる。
【０１４５】
(6).本発明によれば、配線形成用の溝の底部に丸み（例えば曲率半径が１０ｎｍ以上）を形成したことにより、サブスレッショルド係数を小さくすることができるので、オン／オフ電流比を大きくとることが可能となる。
【０１４６】
(7).上記(6)により、メモリセル選択用トランジスタの駆動能力を向上させることが可能となる。
【０１４７】
(8).上記(6)により、メモリセル選択用トランジスタの動作速度を向上させることが可能となる。
【０１４８】
(9).上記(6)により、サブスレッショルド係数を小さくすることができるので、オフ時のリーク電流を増大させることもなく、消費電力の増大も抑えることが可能となる。
【０１４９】
(10).本発明によれば、埋め込みゲート電極構造の電界効果トランジスタにおけるゲート絶縁膜の少なくとも一部をデポジション法で形成することにより、配線形成用の溝内でのゲート絶縁膜の被覆性を向上させることができるので、ゲート絶縁膜の耐圧を向上させることが可能となる。
【０１５０】
(11).上記(10)により、メモリセル選択用電界効果トランジスタの性能を向上させることが可能となる。
【０１５１】
(12).上記(10)により、メモリセル選択用電界効果トランジスタの歩留まりおよび信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図２】図１のメモリセル領域の要部平面図である。
【図３】図１および図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】半導体基板に配線形成用の溝を形成する際の不具合を模式的に説明した説明図である。
【図７】半導体基板に配線形成用の溝を形成する際の不具合を模式的に説明するものであって、図６に続く形成工程の説明図である。
【図８】図５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１０】ゲート絶縁膜を熱酸化法のみで形成した場合を模式的に示した説明図である。
【図１１】（ａ）は、ゲート絶縁膜を熱酸化法とＣＶＤ法との積層膜で形成した場合を模式的に示した説明図、（ｂ）は（ａ）の領域Ｅの拡大断面図である。
【図１２】図９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２０】図１９のメモリセル領域の要部平面図である。
【図２１】図１９および図２０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２２】図２１の半導体集積回路装置の製造工程中における断面構造の一部を模式的に示す説明図である。
【図２３】図２１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】図２５におけるメモリセル領域の要部平面図である。
【図２７】図２５のメモリセル領域の要部拡大断面図である。
【図２８】図２５〜図２７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２９】図２５に続く半導体集積回路装置の製造工程中におけるメモリセル領域の要部平面図である。
【図３０】図２５に続く半導体集積回路装置の製造工程中におけるメモリセル領域の要部平面図である。
【図３１】本発明の一実施の形態である半導体集積回路装置の埋め込みゲート電極部の構造を模式的に示す説明図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の埋め込みゲート電極部の構造を模式的に示す説明図である
【図３３】（ａ），（ｂ）は通常のゲート電極構造の電界効果トランジスタにおけるゲート電極の電位による空乏層空間電荷への影響を説明する説明図である。
【図３４】電界効果トランジスタの電流特性とサブスレッショルド係数との関係を示すグラフ図である。
【図３５】本発明者らの実験によって得られた溝内の底部角の曲率半径とサブスレッショルド係数との関係を示したグラフ図である。
【図３６】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４２】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４７】本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図４８】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  分離部
２ａ  分離溝
２ｂ  絶縁膜
３Ｐ  ｐウエル（第１の半導体領域）
３Ｎ  ｎウエル
４  絶縁膜
５  絶縁膜
６ａ  フォトレジスト膜
７  溝（配線形成用の溝）
７ａ  溝（第２の溝、配線形成用の溝）
７ｂ  溝（第３の溝、配線形成用の溝）
８  ゲート絶縁膜
８ａ  ゲート絶縁膜
８ｂ  ゲート絶縁膜
９  ゲート電極
９ａ  ゲート電極形成膜（第１の膜）
１０  絶縁膜（第２の膜）
１１  導体膜
１２  絶縁膜
１２ａ  キャップ絶縁膜
１３  ゲート絶縁膜
１４  絶縁膜
１５ａ  低濃度領域（第２の半導体領域）
１６  ゲート電極
１６ａ  ゲート電極形成膜
１７ａ  低濃度領域
１７ｂ  高濃度領域
１８ａ  低濃度領域
１８ｂ  高濃度領域
１９  サイドウォール
２０  絶縁膜
２１  コンタクトホール
２２  プラグ
２３  絶縁膜
２４ａ  スルーホール
２４ｂ  コンタクトホール
２５  プラグ
２６  第１層配線
２７ａ，２７ｂ  絶縁膜
２８  絶縁膜
２９  スルーホール
３０  絶縁膜
３１  キャパシタ孔
３２  スルーホール
３３ａ  下部電極
３３ｂ  容量絶縁膜
３３ｃ  上部電極
３４  絶縁膜
３５  プラグ
３６  第２層配線
３７  絶縁膜
３８  プラグ
３９  第３層配線
４０  空乏層
４１  サイドウォール
４２  絶縁膜
４２ａ  キャップ絶縁膜
４３  ｐ-型の半導体領域
４４  絶縁膜
４５  コンタクトホール
４６  半導体領域
４７  プラグ
４８ａ  低濃度領域
４８ｂ  高濃度領域
４９ａ  低濃度領域
４９ｂ  高濃度領域
５０  導体膜
ＷＬ  ワード線
ＢＬ  ビット線
Ｃ  情報蓄積用の容量素子
Ｑp  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑn  ｎチャネル型のＭＩＳ・ＦＥＴ
【図１】
0004860022.tif 000002
【図２】
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【図３】
0004860022.tif 000004
【図４】
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【図５】
0004860022.tif 000006
【図６】
0004860022.tif 000007
【図７】
0004860022.tif 000008
【図８】
0004860022.tif 000009
【図９】
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【図１０】
0004860022.tif 000011
【図１１】
0004860022.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0004860022.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0004860022.tif 000038
【図３８】
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【図３９】
0004860022.tif 000040
【図４０】
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【図４１】
0004860022.tif 000042
【図４２】
0004860022.tif 000043
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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