(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に位置する撮像手段から、画素のラインごとに、ライン内の位置が奇数番目と偶数番目の２つの画素群に対応する２系統に分けて並列に出力されるアナログの画素信号をデジタルの画素信号に変換する変換回路と、
前記デジタルの画素信号を記憶する記憶回路と、
前記撮像手段の前記複数の画素の数で規定される画像の解像度を維持したまま画素信号を処理する際に、処理対象の第１の画素を含み前記撮像手段の同一ライン内で順次連続する３つの画素を、第２の画素、第１の画素、第３の画素としたときに、前記記憶回路から読み出した前記第１の画素の第１の画素信号と前記第２の画素の第２の画素信号と前記第３の画素の第３の画素信号とを加算して、前記第１の画素に対応する新たな画素信号を生成する処理回路と
を有する信号処理装置。
【請求項２】
前記処理回路は、前記記憶回路から読み出した前記第１の画素信号と前記第２の画素信号と前記第３の画素信号とを所定の重み付けを行なった後に前記加算する
請求項１に記載の信号処理装置。
【請求項３】
前記処理回路は、前記第２の画素信号、前記第１の画素信号および前記第３の画素信号に対して、１：２：１の前記重み付けを行った後に前記加算する
請求項２に記載の信号処理装置。
【請求項４】
前記処理回路は、処理対象の第１の画素を含み前記撮像手段の同一ライン内で順次に連続する５つの画素を、第４の画素、第２の画素、第１の画素、第３の画素、第５の画素としたときに、前記記憶回路から読み出した前記第４の画素の第４の画素信号、前記第２の画素の第２の画素信号、前記第１の画素の第１の画素信号、前記第３の画素の第３の画素信号、および、前記第５の画素の第５の画素信号を加算して前記第１の画素に対応する新たな画素信号を生成する
請求項１に記載の信号処理装置。
【請求項５】
前記処理回路は、前記記憶回路から読み出した前記第１の画素信号、前記第２の画素信号、前記第３の画素信号、前記第４の画素信号および前記第５の画素信号を所定の重み付けを行なった後に前記加算する
請求項４に記載の信号処理装置。
【請求項６】
前記処理回路は、前記第４の画素信号、前記第２の画素信号、前記第１の画素信号、前記第３の画素信号、および、前記第５の画素信号に対して、１：４：６：４：１の前記重み付けを行った後に前記加算する
請求項５に記載の信号処理装置。
【請求項７】
前記撮像手段で得られた前記アナログの画素信号に所定のアナログ処理を行うアナログ回路をさらに有し、
前記変換回路は、前記アナログ処理された前記アナログの画素信号をデジタルの画素信号に変換する
請求項１記載の信号処理装置。
【請求項８】
マトリクス状に位置する複数の画素を有し、当該複数の画素から、画素のラインごとに、ライン内の位置が奇数番目と偶数番目の２つの画素群に対応する２系統に分けてアナログの画素信号を並列に出力する撮像手段と、
前記撮像手段から出力された前記アナログの画素信号をデジタルの画素信号に変換する変換回路と、
前記デジタルの画素信号を記憶する記憶回路と、
前記撮像手段の前記複数の画素の数で規定される画像の解像度を維持したまま画素信号を処理する際に、処理対象の第１の画素を含み前記撮像手段の同一ライン内で順次連続する３つの画素を、第２の画素、第１の画素、第３の画素としたときに、前記記憶回路から読み出した前記第１の画素の第１の画素信号と前記第２の画素の第２の画素信号と前記第３の画素の第３の画素信号とを含む複数の画素信号を加算して、前記第１の画素に対応する新たな画素信号を生成する処理回路と
を有する撮像装置。
【請求項９】
前記処理回路は、前記記憶回路から読み出した前記第１の画素信号と前記第２の画素信号と前記第３の画素信号とを所定の重み付けを行なった後に前記加算する
請求項８に記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ(Charge Coupled Device) などの撮像デバイスによって得られた画素信号を処理する信号処理装置および撮像装置に関する。
【０００２】
【従来の技術】
図７に示すように、例えば、ＮＴＳＣ(National Television System Committee)などの標準方式の映像信号を生成するビデオカメラ１では、ＣＣＤ２において撮像結果に応じた画素信号Ａを生成した直後に、アナログ画素加算回路３において、隣接する画素の画素信号Ａの加算を行ってＳ／Ｎ特性およびゲインの向上を図る。次に、アナログ回路４において、前記加算後の画素信号Ａにホワイトバランス処理およびガンマ補正処理などのアナログ処理を行う。次に、Ａ／Ｄ変換回路５において、当該アナログ処理を経た画素信号Ａをデジタルの画素信号Ｄに変換し、当該デジタルの画素信号Ｄが後段のマトリクス回路などの信号処理回路に出力される。
【０００３】
このようなビデオカメラでは、ＣＣＤ２において、図８に示すように、マトリクス状に位置する複数の画素の蓄積電荷が、１フレームの１ラインを単位として順に転送された後に、アナログの画素信号Ａとしてアナログ画素加算回路３に出力される。
アナログ画素加算回路３では、図９に示すようにＣＣＤ２から入力された各ラインのアナログの画素信号Ａが順に、図１０に示すようにレジスタ１０に書き込まれる。
アナログ画素加算回路３では、レジスタ１０に記憶されたアナログの画素信号Ａを用いて、各画素の画素信号と隣接する画素の画素信号とが加算されて新たな画素信号が生成される。
例えば、アナログ画素加算回路３では、図１０に示すように、レジスタ１０から読み出された図８に示す画素ＰM のアナログの画素信号ＡM と、画素ＰM に隣接する画素ＰM-1 のアナログの画素信号ＡM-1 とが加算されて新たな画素信号ＡM が生成される。
【０００４】
【発明が解決しようとする課題】
ところで、ＨＤＴＶ(High Definition TV)対応のビデオカメラの場合、前述したＮＴＳＣ対応ののビデオカメラ１のＣＣＤ２の２倍の画素数を有するＣＣＤが用いられ、ＣＣＤの同一ライン上で隣接して位置する画素の蓄積電荷に応じたアナログの画素信号が、図１１および図１２に示すように並列に出力される。
【０００５】
従って、ＨＤＴＶ対応のビデオカメラでは、ＣＣＤの直後にアナログ画素加算回路を設けると、例えば、図１１に示すように、ＣＣＤにおいてＮ番目のラインの奇数番目に位置する画素のアナログの画素信号Ａがアナログ画素加算回路のレジスタ２０に格納され、続いて、ＣＣＤにおいてＮ番目のラインの偶数番目に位置する画素のアナログの画素信号Ａがアナログ画素加算回路のレジスタ２１に格納される。
【０００６】
そして、アナログ画素加算回路において、隣接する画素の画素信号を加算する場合には、レジスタ２０に記憶されている画素信号と、レジスタ２１に記憶されている画素信号との間で加算を行うことになる。
しかしながら、レジスタ２０に記憶されている画素信号とレジスタ２１に記憶されている画素信号とは、ＣＣＤにおいて相互に異なる転送によって得られたものであるため、直流成分のオフセットが一致していない。従って、これらの画素信号を加算しても有効な画素信号は得られない。
一方、ＣＣＤからの出力されたアナログの画素信号を単純に増幅すると、ノイズ成分も増幅されていしまうことから、当該増幅のゲインは１８ｄＢが限度となり、十分なゲインの画素信号を得られないという問題がある。
このように、ＨＤＴＶ対応のビデオカメラでは、所望のＳ／Ｎ特性およびゲインを持つ画素信号を適切に得ることができないという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、上述したようなＨＤＴＶ対応のＣＣＤを用いた場合でも、所望のＳ／Ｎ特性およびゲインを持つ画素信号を得られる信号処理装置および撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の信号処理装置は、撮像手段のマトリクス状に位置する複数の画素から得られたアナログの画素信号をデジタルの画素信号に変換する変換回路と、前記デジタルの画素信号を記憶する記憶回路と、前記撮像手段の同一ラインに沿って順次連続して、第１の画素、第２の画素および第３の画素の画素が隣接して位置する場合に、前記変換回路から出力された前記第１と第３の画素の第１と第３の画素信号と、前記変換回路から出力された前記第２の画素の第２の画素信号とを並列して前記記憶回路に記憶し、前記記憶回路から読み出した前記第１の画素の第１の画素信号、前記第２の画素の第２の画素信号および前記第３の画素の第３の画素信号とを加算して前記第１の画素の新たな画素信号を生成する処理回路とを有する。
【００１３】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記撮像手段において同一ライン上で第１の画素に対して第２の画素および第３の画素が隣接して位置する場合に、前記記憶回路から読み出した前記第１の画素の第１の画素信号と前記第２の画素の第２の画素信号と前記第３の画素の第３の画素信号とを加算して前記第１の画素の新たな画素信号を生成する。
【００１４】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記記憶回路から読み出した前記第１の画素信号と前記第２の画素信号と前記第３の画素信号とを所定の重み付けを行なった後に前記加算する。
【００１５】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記第１の画素信号、前記第２の画素信号および前記第３の画素信号に対して、１：２：１の重み付けを行った後に前記加算する。
【００１６】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記撮像手段の同一ライン上で第１の画素、第２の画素、第３の画素、第４の画素および第５の画素が順に隣接して位置する場合に、前記記憶回路から読み出した前記第１の画素の第１の画素信号、前記第２の画素の第２の画素信号、前記第３の画素の第３の画素信号、前記第４の画素の第４の画素信号および前記第５の画素の第５の画素信号を用いて前記第３の画素の新たな画素信号を生成する。
【００１７】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記記憶回路から読み出した前記第１の画素信号、前記第２の画素信号、前記第３の画素信号、前記第４の画素信号および前記第５の画素信号を所定の重み付けを行なった後に前記加算する。
【００１８】
また、本発明の信号処理装置は、好ましくは、前記処理回路は、前記第１の画素信号、前記第２の画素信号。前記第３の画素信号、前記第４の画素信号および前記第５の画素信号に対して、１：４：６：４：１の重み付けを行った後に前記加算する。
【００１９】
また、本発明の信号処理装置は、好ましくは、前記撮像手段で得られた前記アナログの画素信号に所定のアナログ処理を行うアナログ回路をさらに有し、前記変換回路は、前記アナログ処理された前記アナログの画素信号をデジタルの画素信号に変換する。
【００２０】
また、本発明の撮像装置は、マトリクス状に位置する複数の画素を有し、同一ライン上で隣接して位置する画素のアナログの画素信号を並列に出力する撮像手段と、前記撮像手段から出力された前記アナログの画素信号をデジタルの画素信号に変換する変換回路と、
前記デジタルの画素信号を記憶する記憶回路と、前記撮像手段の同一ラインに沿って順次連続して、第１の画素、第２の画素および第３の画素の画素が隣接して位置する場合に、前記変換回路から出力された前記第１と第３の画素の第１と第３の画素信号と、前記変換回路から出力された前記第２の画素の第２の画素信号とを並列して前記記憶回路に記憶し、前記記憶回路から読み出した前記第１の画素の第１の画素信号、前記第２の画素の第２の画素信号および前記第３の画素の第３の画素信号とを加算して前記第１の画素の新たな画素信号を生成する処理回路とを有する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態に係わるビデオカメラについて説明する。
第１実施形態
図１は、本実施形態のビデオカメラ５１の部分構成図である。
図１に示すように、ビデオカメラ５１は、例えば、ＣＣＤ５２、アナログ回路５３、Ａ／Ｄ変換回路５４、メモリ５５およびデジタル画素加算回路５６を有する。
【００２３】
ここで、Ａ／Ｄ変換回路５４が本発明の変換回路に対応し、メモリ５５が本発明の記憶回路に対応し、デジタル画素加算回路５６が本発明の処理回路に対応している。
また、アナログ回路５３が本発明のアナログ回路に対応している。
ＣＣＤ５２は、例えば、マトリクス状に配設された１９５６個（水平方向）×１０８８個（垂直方向）の画素を有し、各ライン上に位置する複数の画素の蓄積電荷の出力を２系統で行う。具体的には、各ライン上の奇数番目に位置する画素のアナログの画素信号と、偶数番目に位置する画素のアナログの画素信号とを並列に出力する。
このとき、ＣＣＤ５２からアナログ回路５３へのアナログの画素信号Ａの出力は、例えば、７４ＭＨｚのクロックサイクルで行われる。
【００２４】
図２（Ａ）はＣＣＤ５２のマトリクス状に配置された画素を模式的に表現した図、図２（Ｂ）はＣＣＤ５２からの出力される画素信号Ａを説明するための図である。
例えば、図２（Ａ）に示すように、ＣＣＤ５２において、Ｎ番目のライン上で順に隣接して位置する画素ＰM-2 ，ＰM-1 ，ＰM ，ＰM+1 ，ＰM+2 ，ＰM+3 の蓄積電荷の転送およびそれ応じた画素信号Ａの出力は以下のようにして行われる。
【００２５】
ＣＣＤ５２は、Ｎ番目のラインの画素の蓄積電荷の転送を行った後に、図２（Ａ）に示すように、画素ＰM-2 ，ＰM ，ＰM+2 を含む複数の画素の蓄積電荷に応じたアナログの画素信号ＡM-2 ，ＡM ，ＡM+2 を含む画素信号Ａの出力と、画素ＰM-1 ，ＰM+1 ，ＰM+3 を含む複数の画素の蓄積電荷に応じた画素信号ＡM-1 ，ＡM+1 ，ＡM+3 を含む画素信号Ａの出力とを並列に行う。すなわち、ＣＣＤ５２からアナログ回路５３に、画素信号ＡM-2 とＡM-1 とが同時に出力され、続いて画素信号ＡM とＡM+1 とが同時に出力され、続いて画素信号ＡM+2 とＡM+3 とが同時に出力される。
【００２６】
アナログ回路５３は、ＣＣＤ５２から入力したアナログの画素信号Ａにホワイトバランス処理およびガンマ補正処理などのアナログ処理を行ってＡ／Ｄ変換回路５４に出力する。
【００２７】
Ａ／Ｄ変換回路５４は、アナログ回路５３からのアナログの画素信号Ａを、７４ＭＨｚの周波数レートでＡ／Ｄ変換してデジタルの画素信号Ｄを生成し、これをメモリ５５に書き込む。
【００２８】
メモリ５５は、Ａ／Ｄ変換回路５４によって書き込まれたデジタルの画素信号Ｄを記憶する。
【００２９】
デジタル画素加算回路５６は、例えば、図３（Ｂ）に示すように、係数乗算回路６０1 ，６０2 ，６０3 および加算回路６１を有する。
デジタル画素加算回路５６は、例えば、ＣＣＤ５２の第１の画素の新たな画素信号を生成する場合に、係数乗算回路６０1 〜６０3 および加算回路６１において以下の処理を行う。
すなわち、係数乗算回路６０1 は、メモリ５５から読み出した上記第１の画素の画素信号に係数「２」を乗算して画素信号Ｓ６０1 を生成する。
これにより、画素信号Ｓ６０1 は、第１の画素の画素信号を２倍に増幅した信号になる。
係数乗算回路６０2 は、メモリ５５から読み出した当該第１の画素に図２（Ａ）中左側で隣接する第２の画素の画素信号に係数「１」を乗算して画素信号Ｓ６０2 を生成する。
これにより、画素信号Ｓ６０2 は、第２の画素の画素信号を１倍に増幅した信号になる。
【００３０】
係数乗算回路６０3 は、メモリ５５から読み出した当該第１の画素に図２（Ａ）中右側で隣接する第３の画素の画素信号に係数「１」を乗算して画素信号Ｓ６０3 を生成する。
これにより、画素信号Ｓ６０3 は、第３の画素の画素信号を１倍に増幅した信号になる。
【００３１】
加算回路６１は、係数乗算回路６０1 からの画素信号Ｓ６０1 と、係数乗算回路６０2 からの画素信号Ｓ６０2 と、係数乗算回路６０3 からの画素信号Ｓ６０3 とを加算して第１の画素の新たな画素信号Ｓ５６を生成し、これを後段の信号処理回路に出力する。
これにより、第１の画素の新たな画素信号Ｓ５６は、低い周波数において、ＣＣＤ５２で得られた第１の画素の画素信号を４倍（＝１＋２＋１）に増幅した信号になる。
【００３２】
例えば、デジタル画素加算回路５６は、図３に示す画素ＰM の新たな画素信号を生成する場合に、係数乗算回路６０1 において、メモリ５５から読み出した画素ＰM の画素信号ＤM に係数「２」を乗算して画素信号Ｓ６０1 を生成する。
また、係数乗算回路６０2 において、メモリ５５から読み出した画素ＰM-1 の画素信号ＤM-1 に係数「１」を乗算して画素信号Ｓ６０2 を生成する。
また、係数乗算回路６０3 において、メモリ５５から読み出した画素ＰM+1 の画素信号ＤM+1 に係数「１」を乗算して画素信号Ｓ６０3 を生成する。
次に、加算回路６１は、係数乗算回路６０1 からの画素信号Ｓ６０1 と、係数乗算回路６０2 からの画素信号Ｓ６０2 と、係数乗算回路６０3 からの画素信号Ｓ６０3 とを加算して画素ＰM の新たな画素信号Ｓ５６を生成し、これを後段の信号処理回路に出力する。
【００３３】
次に、図１に示すビデオカメラ５１の動作を説明する。
ＣＣＤ５２において、各ライン毎に、奇数番目に位置する画素のアナログの画素信号Ａと、偶数番目に位置する画素のアナログの画素信号Ａとが並列にアナログ回路５３に出力される。
【００３４】
次に、アナログ回路５３において、ＣＣＤ５２から入力したアナログの画素信号Ａに対してホワイトバランス処理およびガンマ補正処理などのアナログ処理が行われ、それによって得られたアナログの画素信号ＡがＡ／Ｄ変換回路５４に出力される。
【００３５】
次に、Ａ／Ｄ変換回路５４は、アナログ回路５３からのアナログの画素信号ＡがＡ／Ｄ変換されてデジタルの画素信号Ｄが生成され、これがメモリ５５に書き込まれる。
【００３６】
次に、デジタル画素加算回路５６において、メモリ５５に記憶された全ての画素信号Ｄに対して以下の処理が行われる。
すなわち、デジタル画素加算回路５６において処理対象となる画素を第１の画素とした場合に、係数乗算回路６０1 において、メモリ５５から読み出された第１の画素の画素信号に係数「２」が乗算されて画素信号Ｓ６０1 が生成される。
また、係数乗算回路６０2 において、メモリ５５から読み出された前記第１の画素に図２（Ａ）中左側で隣接する第２の画素の画素信号に係数「１」が乗算されて画素信号Ｓ６０2 が生成される。
また、係数乗算回路６０3 において、メモリ５５から読み出された前記第１の画素に図２（Ａ）中右側で隣接する第３の画素の画素信号に係数「１」が乗算されて画素信号Ｓ６０3 が生成される。
【００３７】
次に、デジタル画素加算回路５６の加算回路６１において、係数乗算回路６０1 からの画素信号Ｓ６０1 と、係数乗算回路６０2 からの画素信号Ｓ６０2 と、係数乗算回路６０3 からの画素信号Ｓ６０3 とが加算されて、第１の画素の新たな画素信号Ｓ５６が生成され、これが後段の信号処理回路に出力される。
ここで、前述したように、第１の画素の新たな画素信号Ｓ５６は、低い周波数において、ＣＣＤ５２において得られた第１の画素の画素信号を４倍に増幅した信号、すなわち１２ｄＢだけゲインアップした信号になる。
【００３８】
以上説明したように、ビデオカメラ５１では、Ａ／Ｄ変換回路５４の後段に設けられたデジタル画素加算回路５６においてデジタルの画素信号を用いて画素信号の加算を行う。従って、ビデオカメラ５１によれば、ＨＤＴＶ方式で画素信号を生成するＣＣＤ５２を用いた場合でも、従来技術で前述したように異なるレジスタに記憶されたアナログの画素信号を用いて加算を行う場合に生じる直流成分のオフセットの問題は無く、画素信号のゲインおよびＳ／Ｎ特性を適切に向上できる。すなわち、ＣＣＤ５２において、暗い被写体を撮像した場合でも、デジタル画素加算回路５６における加算処理によって、所望のゲインおよびＳ／Ｎ特性を有し、ノイズ成分を許容範囲内に抑制された画素信号を生成できる。
【００３９】
図４は、図１に示すデジタル画素加算回路５６から出力された画素信号Ｓ５６の周波数−ゲイン特性を示す図である。
前述したように、図１に示すＡ／Ｄ変換回路５４のサンプリング周波数が７４ＭＨｚであり、デジタル画素加算回路５６によって上述した重み付けに基づいて素信号Ｄが４倍に増幅されることから、約０〜約５ＭＨｚの低い周波数において、図４に示すように画素信号Ｓ５６のゲインは約＋１２ｄＢになる。また、画素信号Ｓ５６のゲインは、図４に示すように、１８ＭＨｚで＋６ｄＢとなり、それ以上の周波数では急激に減衰する。ここで、ＨＤＴＶ方式では、画素信号の１８ＭＨｚ付近までの周波数成分が有効な成分として用いられることから、良好なＳ／Ｎ特性が得られる。
【００４０】
一方、従来のように、アナログで画素信号の加算および増幅を行った場合には、図４に示すように、画素信号の低い周波数成分のゲインを約＋１２ｄＢにするとができるが、高い周波数の成分のゲインも高くなり、所望のＳ／Ｎ特性を得ることができない。
【００４１】
また、上述したように、ビデオカメラ５１によれば、図３に示すデジタル画素加算回路５６において重み付けを付けて画素信号を加算して画素信号Ｓ５６を生成することで、低い周波数成分のゲインが高く、高い周波数成分のゲインが低い画素信号Ｓ５６を生成できる。従って、例えば、ビデオカメラ５１の後段でダウンコンバータを用いてＨＤＴＶ方式の画素信号を、６ＭＨｚ付近までの低域の周波数成分を用いるＮＴＳＣ方式などの標準方式の画像信号に変換して標準方式の表示を行う場合に、従来に比べて、Ｓ／Ｎ特性を向上できる。
【００４２】
第２実施形態
図５は、本実施形態のビデオカメラ８１の部分構成図である。
図５に示すように、ビデオカメラ８１は、例えば、ＣＣＤ５２、アナログ回路５３、Ａ／Ｄ変換回路５４、メモリ５５およびデジタル画素加算回路８６を有する。
図５において、図１と同じ符号を付したＣＣＤ５２、アナログ回路５３、Ａ／Ｄ変換回路５４およびメモリ５５は前述した第１実施形態で説明したものと同じである。
ここで、Ａ／Ｄ変換回路５４が本発明のＡ／Ｄ変換回路に対応し、メモリ５５が本発明の記憶回路に対応し、デジタル画素加算回路８６が本発明の処理回路に対応している。
また、アナログ回路５３が本発明のアナログ回路に対応している。
【００４３】
図６は、図５に示すデジタル画素加算回路８６を説明するための図である。図６に示すように、デジタル画素加算回路８６は、係数乗算回路７０1 〜７０5 および加算回路７１を有する。デジタル画素加算回路５６は、例えば、図５に示すＣＣＤ５２のＮ番目のライン上で第１〜第５の画素が順に隣接して位置し、第３の画素の新たな画素信号を生成する場合に、係数乗算回路７０1 〜７０5 および加算回路７１において以下の処理を行う。
【００４４】
すなわち、係数乗算回路７０1 は、メモリ５５から読み出した第１の画素の画素信号に係数「１」を乗算して画素信号Ｓ７０1 を生成する。
これにより、画素信号Ｓ７０1 は、第１の画素の画素信号を１倍に増幅した信号になる。
係数乗算回路７０2 は、メモリ５５から読み出した第３の画素の画素信号に係数「６」を乗算して画素信号Ｓ７０2 を生成する。
これにより、画素信号Ｓ７０2 は、第３の画素の画素信号を６倍に増幅した信号になる。
係数乗算回路７０3 は、メモリ５５から読み出した第５の画素の画素信号に係数「１」を乗算して画素信号Ｓ７０3 を生成する。
これにより、画素信号Ｓ７０3 は、第５の画素の画素信号を１倍に増幅した信号になる。
【００４５】
係数乗算回路７０4 は、メモリ５５から読み出した第２の画素の画素信号に係数「４」を乗算して画素信号Ｓ７０4 を生成する。
これにより、画素信号Ｓ７０4 は、第２の画素の画素信号を４倍に増幅した信号になる。
係数乗算回路７０5 は、メモリ５５から読み出した第４の画素の画素信号に係数「４」を乗算して画素信号Ｓ７０5 を生成する。
これにより、画素信号Ｓ７０5 は、第４の画素の画素信号を４倍に増幅した信号になる。
【００４６】
加算回路７１は、係数乗算回路７０1 〜７０5 からの画素信号Ｓ７０1 〜Ｓ７０5 を加算して第３の画素の新たな画素信号Ｓ８６を生成し、これを後段の信号処理回路に出力する。
これにより、第３の画素の新たな画素信号Ｓ８６は、低い周波数において、ＣＣＤ５２で得られた第３の画素の画素信号を１６倍（＝１＋４＋６＋４＋１）に増幅した信号、すなわち２４ｄＢだけゲインアップされた信号になる。
【００４７】
例えば、デジタル画素加算回路８６は、図２に示す画素ＰM の新たな画素信号を生成する場合に、係数乗算回路７０1 において、メモリ５５から読み出した画素ＰM-2 の画素信号ＤM-2 に係数「１」を乗算して画素信号Ｓ７０1 を生成する。
また、係数乗算回路７０2 において、メモリ５５から読み出した画素ＰM の画素信号ＤM に係数「６」を乗算して画素信号Ｓ７０2 を生成する。
また、係数乗算回路７０3 において、メモリ５５から読み出した画素ＰM+2 の画素信号ＤM+2 に係数「１」を乗算して画素信号Ｓ７０3 を生成する。
また、係数乗算回路７０4 において、メモリ５５から読み出した画素ＰM-1 の画素信号ＤM-1 に係数「４」を乗算して画素信号Ｓ７０4 を生成する。
また、係数乗算回路７０5 において、メモリ５５から読み出した画素ＰM+1 の画素信号ＤM+1 に係数「４」を乗算して画素信号Ｓ７０5 を生成する。
【００４８】
次に、加算回路７１において、画素信号Ｓ７０1 〜Ｓ７０5 を加算して画素ＰM の新たな画素信号Ｓ８６を生成し、これを後段の信号処理回路に出力する。
【００４９】
次に、図５に示すビデオカメラ８１の動作を説明する。
ＣＣＤ５２において、各ライン毎に、奇数番目に位置する画素のアナログの画素信号Ａと、偶数番目に位置する画素のアナログの画素信号Ａとが並列にアナログ回路５３に出力される。
【００５０】
次に、アナログ回路５３において、ＣＣＤ５２から入力したアナログの画素信号Ａに対してホワイトバランス処理およびガンマ補正処理などのアナログ処理が行われ、それによって得られたアナログの画素信号ＡがＡ／Ｄ変換回路５４に出力される。
【００５１】
次に、Ａ／Ｄ変換回路５４は、アナログ回路５３からのアナログの画素信号ＡがＡ／Ｄ変換されてデジタルの画素信号Ｄが生成され、これがメモリ５５に書き込まれる。
【００５２】
次に、デジタル画素加算回路８６において、メモリ５５に記憶された全ての画素信号Ｄに対して以下の処理が行われる。
すなわち、図６に示すように、第１〜第５の画素の画素信号に、係数乗算回路７０1 〜７０5 で重み付けが行われ、その結果得られた画素信号Ｓ７０1 〜Ｓ７０5 が加算回路７１において加算されて第３の画素の画素信号Ｓ８６が生成される。
ここで、前述したように、第３の画素の新たな画素信号Ｓ８６は、低い周波数において、ＣＣＤ５２において得られた第１の画素の画素信号を１６倍に増幅した信号、すなわち２４ｄＢだけゲインアップした信号になる。
【００５３】
以上説明したように、ビデオカメラ８１によれば、ＣＣＤ５２で得られた画像信号を２４ｄＢだけゲインアップした画像信号を得ることができる。
また、ビデオカメラ８１によれば、前述した第１実施形態のビデオカメラ５１と同様の効果を得ることができる。
【００５４】
本発明は上述した実施形態には限定されない。
例えば、図３および図６を用いて説明したデジタル画素加算回路の係数乗算回路で乗算する係数の値は任意である。例えば、全ての係数乗算回路で「１」を乗算することで、複数の画素の画素信号を重み付けを行わずに加算してもよい。
また、いずれの画素の画素信号を用いて、対象となる画素の新たな画素信号を生成するかも特に限定されない。
また、上述した実施形態では、ＨＴＤＶ方式のＣＣＤ５２からの画素信号を処理する場合を例示したが、ＮＴＳＣ方式のＣＣＤからの画素信号を処理する場合にも、本発明は適用可能である。
【００５５】
【発明の効果】
以上説明したように、本発明の信号処理装置および撮像装置によれば、高いＳ／Ｎ特性の画素信号を生成できる。
また、本発明の信号処理装置および撮像装置によれば、撮像手段で得られた画像信号の増幅のゲインを高めることができる。
また、本発明の信号処理装置および撮像装置では、複数の画素信号を重み付けを行って加算することで、低い周波数での増幅のゲインを高め、高い周波数での増幅のゲインを小さくできる。その結果、例えば、ＨＤＴＶ対応の撮像手段で得た画像信号をＮＴＳＣ方式で表示する場合でも、高画質な画像を提供することが可能になる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態のビデオカメラの部分構成図である。
【図２】図２（Ａ）は図１に示すＨＤＴＶ対応のＣＣＤのマトリクス状に配置された画素を模式的に表現した図、図２（Ｂ）は図１に示すＣＣＤからの出力される画素信号Ａを説明するための図である。
【図３】図３は、図１に示すデジタル画素加算回路の構成および動作を説明するための図である。
【図４】図４は、図１に示すデジタル画素加算回路から出力される画素信号の特性を説明するための図である。
【図５】図５は、本発明の第２実施形態のビデオカメラの部分構成図である。
【図６】図６は、図５に示すデジタル画素加算回路の構成および動作を説明するための図である。
【図７】図７は、従来のビデオカメラの部分構成図である。
【図８】図８は、図７に示すＮＴＳＣ対応のＣＤＤから出力される画素信号を説明するための図である。
【図９】図９は、図７に示すＮＴＳＣ対応のＣＤＤから出力される画素信号を説明するための図である。
【図１０】図１０は、図７に示すアナログ画素加算回路の動作を説明するための図である。
【図１１】図１１は、従来のＨＤＴＶ対応のビデオカメラの問題点を説明するための図である。
【図１２】図１１は、従来のＨＤＴＶ対応のビデオカメラのＣＣＤから出力される画素信号を説明するための図である。
【符号の説明】
５１…ビデオカメラ、５２…ＣＣＤ、５３…アナログ回路、５４…Ａ／Ｄ変換回路、５５…メモリ、５６…デジタル画素加算回路、６０1 〜６０3 …係数乗算回路、６１…加算回路、８６…デジタル画素加算回路、７０1 〜７０5 …係数乗算回路、７１…加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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