(57)【特許請求の範囲】
【請求項１】
第１導電型の不純物が添加された主半導体層と、
前記主半導体層に形成され、矩形形状の開口を有する有底の孔と、
前記孔の少なくとも一部の側面に形成された第１のゲート絶縁膜と、
前記孔内に配置され、前記第１のゲート絶縁膜と密着された第１のゲート電極と、
前記第１のゲート絶縁膜に密着配置された状態で前記主半導体層内に形成され、前記第１導電型とは反対の導電型であり、前記孔を挟むように帯状に互いに平行に形成された第２導電型の第１、第２の反対導電領域と、
開口の長手方向が前記第１、第２の反対導電領域の長手方向と同方向にされて前記第１、第２の反対導電領域内にそれぞれ設けられた第１、第２の溝と、
前記第１、第２の溝の側面に露出するとともに、前記第１、第２の反対導電領域内にそれぞれ形成され、前記第１のゲート絶縁膜に密着配置された第１導電型の第１、第２のソース領域と、
前記孔は、該孔の長手方向の両端が前記第１、第２のソース領域に達するように配置されており、
前記第１、第２の溝の底面に配置され、前記第１、第２の反対導電領域と同じ導電型であって、前記第１、第２の反対導電領域と接触した第１、第２のオーミック拡散層と、
前記第１、第２の溝内で露出する前記第１、第２のオーミック拡散層と、前記第１、第２の溝内で露出する前記第１、第２のソース領域とに接触したソース電極膜とを有し、
前記第１、第２の反対導電領域の間に位置する部分の前記主半導体層がドレイン層にされ、
前記ドレイン層と、前記第１、第２のソース領域の間に位置する部分の前記第１、第２の反対導電領域が、それぞれチャネル領域にされ、
前記チャネル領域と前記第１、第２のソース領域とは、その一部が前記主半導体層の表面側に位置し、
少なくとも前記チャネル領域上に配置された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配置された第２のゲート電極とを有し、
前記第１、第２の反対導電領域は、前記第１、第２の溝の側面から注入された第２導電型の不純物が拡散されて形成され、前記第１、第２のソース領域は、前記第１、第２の溝の側面から前記第１、第２の反対導電領域内に注入された第１導電型の不純物が拡散されて形成され、
前記第１、第２のソース領域と、前記ドレイン層との間に電圧を印加した状態で、前記第１のゲート電極と前記第２のゲート電極とに閾値電圧以上の電圧を印加すると、前記孔の側面に形成された前記第１のゲート絶縁膜と前記チャネル領域との界面と前記第２のゲート絶縁膜と前記チャネル領域との界面とに反転層が形成され、前記反転層を通って前記第１、第２のソース領域と、前記ドレイン層の前記第１、第２のソース領域の間に位置する部分との間に電流が流れるＭＯＳトランジスタ。
【請求項２】
前記第１のゲート電極は、その内部底面が前記ソース領域の底面よりも浅く位置するように形成された請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記第１のゲート電極は、その内部底面が前記第１、第２の反対導電領域の底面よりも深く位置するように構成された請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記第１、第２の反対導電領域の間に位置する前記主半導体層の表面には、第１導電型で前記主半導体層よりも高濃度の表面高濃度層が形成された請求項１乃至請求項３のいずれか１項記載のＭＯＳトランジスタ。
【請求項５】
前記主半導体層の裏面に形成され、前記主半導体層よりも高濃度である第１導電型の副半導体層と、
前記副半導体層の裏面に形成されたドレイン電極とを有する請求項１乃至請求項４のいずれか１項記載のＭＯＳトランジスタ。
【請求項６】
前記主半導体層の裏面に形成された第２導電型の副半導体層と、
前記副半導体層に電気的に接続されたコレクタ電極を有する請求項１乃至請求項４のいずれか１項記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタに関し、特に、電源回路等に多用されるパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
図４３(ａ)、(ｂ)の符号１０１に、従来のトレンチ型パワーＭＯＳＦＥＴを示す。図４３(ｂ)は、図４３(ａ)のＺ−Ｚ線断面図である。
【０００３】
このパワーＭＯＳＦＥＴ１０１は、図４３(ｂ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-型エピタキシャル層からなるドレイン層１１２と、Ｐ型ボディ領域１１５とが順次形成されてなる半導体基板１０５と、複数のセル１０３とを有している。ここでは、半導体基板１０５の表面に、矩形形状のセル１０３が複数千鳥格子状に配置されている。図４３(ａ)には、６個のセル１０３1〜１０３6が示されており、後述するソース電極膜は省略した。
【０００４】
各セル１０３においては、図４３(ｂ)に示すように、Ｐ型ボディ領域１１５に、底部がドレイン層１１２まで達する断面が矩形の溝１１８が形成されており、隣接する溝１１８の間の位置には、Ｐ型ボディ領域１１５の表面から所定深さにＰ+型拡散領域１２４が形成されている。Ｐ+型拡散領域１２４の周囲であって、溝の開口周辺には、Ｐ型ボディ領域１１５の表面からドレイン層１１２に達しない程度の深さまで、Ｎ+型のソース領域１２７が形成されている。
【０００５】
他方、溝１１８の内周面及び底面にはゲート絶縁膜１１９が形成されており、ゲート絶縁膜１１９の表面には、溝１１８内部を充填し、その上端がソース領域１２７の下端よりも上部に位置するようにポリシリコンゲート１３０が形成されている。
【０００６】
ポリシリコンゲート１３０の上部には、ＰＳＧ(Phoso-Silicate Glass)膜１２８が形成され、ＰＳＧ膜１２８と半導体基板１０５の表面とを被覆するようにＡｌからなるソース電極膜１２９が形成されている。ポリシリコンゲート１３０とソース電極膜１２９とは、ＰＳＧ膜１２８によって電気的に絶縁されるようにされている。
【０００７】
このような構造のパワーＭＯＳＦＥＴ１０１では、ソース電極膜１２９とドレイン層１１２との間に高電圧を印加した状態で、ポリシリコンゲート１３０とソース電極膜１２９との間に閾値電圧以上の電圧を印加すると、ポリシリコンゲート１３０の側面に配置されたゲート酸化膜１１９とＰ型ボディ領域１１５の界面に反転層が形成され、その反転層を通ってドレインからソースへと縦方向に電流が流れる。
【０００８】
かかる構成のパワーＭＯＳＦＥＴ１０１のチャネル幅は、半導体基板表面のポリシリコンゲート１３０の幅に対応する。このため、導通抵抗を小さくするためチャネル幅を大きくするには、半導体基板表面でのポリシリコンゲート１３０の幅を大きくしなければならない。このため、導通抵抗を小さくすると、パワーＭＯＳＦＥＴの占有面積が大きくなってしまうという問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、従来に比して半導体基板表面での占有面積を大きくすることなく、ＭＯＳトランジスタの導通抵抗を低減することが可能な技術を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１導電型の不純物が添加された主半導体層と、前記主半導体層に形成され、矩形形状の開口を有する有底の孔と、前記孔の少なくとも一部の側面に形成された第１のゲート絶縁膜と、前記孔内に配置され、前記第１のゲート絶縁膜と密着された第１のゲート電極と、前記第１のゲート絶縁膜に密着配置された状態で前記主半導体層内に形成され、前記第１導電型とは反対の導電型であり、前記孔を挟むように帯状に互いに平行に形成された第２導電型の第１、第２の反対導電領域と、開口の長手方向が前記第１、第２の反対導電領域の長手方向と同方向にされて前記第１、第２の反対導電領域内にそれぞれ設けられた第１、第２の溝と、前記第１、第２の溝の側面に露出するとともに、前記第１、第２の反対導電領域内にそれぞれ形成され、前記第１のゲート絶縁膜に密着配置された第１導電型の第１、第２のソース領域と、前記孔は、該孔の長手方向の両端が前記第１、第２のソース領域に達するように配置されており、前記第１、第２の溝の底面に配置され、前記第１、第２の反対導電領域と同じ導電型であって、前記第１、第２の反対導電領域と接触した第１、第２のオーミック拡散層と、前記第１、第２の溝内で露出する前記第１、第２のオーミック拡散層と、前記第１、第２の溝内で露出する前記第１、第２のソース領域とに接触したソース電極膜とを有し、前記第１、第２の反対導電領域の間に位置する部分の前記主半導体層がドレイン層にされ、前記ドレイン層と、前記第１、第２のソース領域の間に位置する部分の前記第１、第２の反対導電領域が、それぞれチャネル領域にされ、前記チャネル領域と前記第１、第２のソース領域とは、その一部が前記主半導体層の表面側に位置し、少なくとも前記チャネル領域上に配置された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に配置された第２のゲート電極とを有し、前記第１、第２の反対導電領域は、前記第１、第２の溝の側面から注入された第２導電型の不純物が拡散されて形成され、前記第１、第２のソース領域は、前記第１、第２の溝の側面から前記第１、第２の反対導電領域内に注入された第１導電型の不純物が拡散されて形成され、前記第１、第２のソース領域と、前記ドレイン層との間に電圧を印加した状態で、前記第１のゲート電極と前記第２のゲート電極とに閾値電圧以上の電圧を印加すると、前記孔の側面に形成された前記第１のゲート絶縁膜と前記チャネル領域との界面と前記第２のゲート絶縁膜と前記チャネル領域との界面とに反転層が形成され、前記反転層を通って前記第１、第２のソース領域と、前記ドレイン層の前記第１、第２のソース領域の間に位置する部分との間に電流が流れるＭＯＳトランジスタである。
請求項２記載の発明は、請求項１記載のＭＯＳトランジスタであって、前記第１のゲート電極は、その内部底面が前記ソース領域の底面よりも浅く位置するように形成されている。
請求項３記載の発明は、請求項１記載のＭＯＳトランジスタであって、前記第１のゲート電極は、その内部底面が前記第１、第２の反対導電領域の底面よりも深く位置するように構成されている。
請求項４記載の発明は、請求項１乃至請求項３のいずれか１項記載のＭＯＳトランジスタであって、前記第１、第２の反対導電領域の間に位置する前記主半導体層の表面には、第１導電型で前記主半導体層よりも高濃度の表面高濃度層が形成されている。
請求項５記載の発明は、請求項１乃至請求項４のいずれか１項記載のＭＯＳトランジスタであって、前記主半導体層の裏面に形成され、前記主半導体層よりも高濃度である第１導電型の副半導体層と、前記副半導体層の裏面に形成されたドレイン電極とを有する。
請求項６記載の発明は、請求項１乃至請求項４のいずれか１項記載のＭＯＳトランジスタであって、前記主半導体層の裏面に形成された第２導電型の副半導体層と、前記副半導体層に電気的に接続されたコレクタ電極を有する。
【００１１】
本発明のＭＯＳトランジスタでは、第１、第２のソース領域と、ドレインとなる主半導体層との間に電圧を印加した状態で、第１のゲート電極に閾値電圧以上の電圧を印加すると、孔の側面に形成されたゲート絶縁膜と第１、第２のチャネル領域との界面に反転層が形成され、その反転層を通って主半導体層から第１、第２のソース領域へと電流が流れる。
【００１２】
かかるＭＯＳトランジスタのチャネル幅は、第１のゲート電極の深さに依存し、第１のゲート電極の深さが深いほどチャネル幅は大きくなり、ＭＯＳトランジスタの導通抵抗が小さくなる。
【００１３】
従って、第１のゲート電極を深く形成することで、占有面積を大きくすることなく導通抵抗を小さくすることができるので、従来構造のＭＯＳトランジスタと同じ占有面積でも、従来に比して導通抵抗を低くすることができる。
【００１４】
なお、本発明のＭＯＳトランジスタにおいて、第１、第２のチャネル領域及び第１、第２のソース領域は、その一部が主半導体層の表面側に位置しており、少なくとも主半導体表面の第１、第２のチャネル領域上に配置された第２のゲート絶縁膜と、第２のゲート絶縁膜上に配置された第２のゲート電極とを有するように構成してもよい。
【００１５】
このように構成することにより、第１、第２のソース領域と、ドレインとなる主半導体層との間に電圧を印加した状態で、第１、第２のゲート電極に閾値電圧以上の電圧を印加すると、孔の側面に形成された第１のゲート絶縁膜と第１、第２のチャネル領域との界面のみならず、第２のゲート絶縁膜と、主半導体層表面の第１、第２のチャネル領域との間にも反転層が形成され、これらの反転層を通って主半導体層から第１、第２のソース領域へと電流が流れるので、第２のゲート絶縁膜と、主半導体層表面の第１、第２のチャネル領域との間の反転層に流れる分だけ電流量が大きくなり、さらに導通抵抗が小さくなる。
【００１６】
さらに、本発明のＭＯＳトランジスタにおいて、主半導体層の裏面に第２導電型の副半導体層を形成し、副半導体層に電気的に接続されたコレクタ電極を有する構成のＩＧＢＴ(Insulated gate bipolar transistor)としてもよい。
【００１７】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図１、図２(ａ)、(ｂ)、(ｃ)の符号１に、本発明の一実施形態のトレンチ型パワーＭＯＳＦＥＴを示す。図１は、本実施形態のパワーＭＯＳＦＥＴ１の平面上の配置を説明する平面図である。図１には、後述するソース電極膜３９は図示していない。また、図２(ａ)は、図１のＡ−Ａ線断面図であり、図２(ｂ)は、図１のＢ−Ｂ線断面図である。また、図２(ｃ)は、図１のＥ−Ｅ線断面図である。
【００１８】
このパワーＭＯＳＦＥＴ１は、図２(ａ)に示すように、Ｎ+型のシリコン基板１１を有している。シリコン基板１１の表面には、Ｎ-型エピタキシャル層からなる主半導体層１２が形成されており、主半導体層１２の表面には、Ｐ型不純物からなり、その底部がシリコン基板１１まで達しない深さのボディ領域３２が複数設けられている。このボディ領域３２は、図１に示すように主半導体層１２表面に帯状に配置され、それぞれが所定間隔をおいて互いに平行になっている。主半導体層１２表面には、多数のボディ領域３２が形成されているが、図１にはその一部のみを示している。
【００１９】
各ボディ領域３２の表面には、長方形状の開口を有する縦穴２９が設けられている。この縦穴２９は図１に示すように、その開口の長手方向がボディ領域３２の長手方向と同じ方向になっており、その底部は、ボディ領域３２の底部にまで達しない深さになっている。
【００２０】
また、各ボディ領域３２内の、図２(ａ)、(ｂ)に示すように縦穴２９の内部側面には、Ｎ+型の不純物からなるソース領域３６が設けられている。このソース領域３６は、その底部が主半導体層１２までは達しないように形成され、図１に示すようにボディ領域３２の表面では縦穴２９の両側に帯状に配置されており、その長手方向はボディ領域３２の長手方向と同方向になっている。
【００２１】
各ボディ領域３２内の、縦穴２９の底部近傍には、ソース領域３６と接触し、Ｐ+型不純物からなるオーミック拡散層３８が設けられている。このオーミック拡散層３８は、ボディ領域３２の表面では縦穴２９の底部で露出し、図１に示すように縦穴２９に沿って帯状に配置されている。
【００２２】
互いに隣接するボディ領域３２の間には主半導体層１２が露出している。主半導体層１２と、その両側のボディ領域３２には、図１に示すように、主半導体層１２の表面から伸び、両端がソース領域３６の形成位置まで達する矩形形状の開口を有するトレンチ２２が複数設けられている。
【００２３】
各トレンチ２２内部の四側面及び底面には、第１のゲート絶縁膜９５が形成されている。トレンチ２２は、ポリシリコンからなる第１のゲート電極４１により充填され、その下端部がソース領域３６の下端部よりも下方に位置しており、第１のゲート電極４１は、第１のゲート絶縁膜９５と接触している。
【００２４】
他方、主半導体層１２の表面と、その両側に位置する２個のボディ領域３２の表面とには、帯状に形成された第２のゲート絶縁膜１５が設けられている。第２のゲート絶縁膜１５は、第１のゲート絶縁膜９５の形成工程で同時に形成され、トレンチ２２の周囲の領域で第１のゲート絶縁膜９５上に配置されており、第１のゲート絶縁膜９５とつながっている。
【００２５】
第２のゲート絶縁膜１５及び第１のゲート電極４１の上には、ポリシリコンからなる第２のゲート電極１８が形成されている。この第２のゲート電極１８は、それぞれが第１のゲート電極４１と接触し、第１のゲート電極４１と電気的に接続されている。
【００２６】
第２のゲート電極１８の上面とその周囲にはキャップ酸化膜１９が形成されており、キャップ酸化膜１９上にはＰＳＧ膜からなる絶縁膜３０が形成されている。
絶縁膜３０の表面と縦穴２９の内部には、Ａｌからなるソース電極膜３９が形成されている。このソース電極膜３９は、縦穴２９内部の側面及び底面で、ソース領域３６及びオーミック拡散層３８とそれぞれ接触しており、ソース領域３６及びオーミック拡散層３８と電気的に接続されるとともに、絶縁膜３０及びキャップ酸化膜１９によって第２のゲート電極１８と電気的に絶縁されている。また、シリコン基板１１の裏面には、金属膜からなるドレイン電極膜４０が形成されている。
【００２７】
このような構造のパワーＭＯＳＦＥＴ１では、ソース電極膜３９とドレイン電極膜４０との間に高電圧を印加した状態で、第１、第２のゲート電極４１、１８とソース電極膜３９との間に閾値電圧以上の電圧を印加すると、主半導体層１２はドレイン層として機能し、主半導体層１２からソース領域３６へと電流が流れる。
【００２８】
図３(ａ)、(ｂ)の符号８８1〜８８2に、ソース領域３６から主半導体層１２へと流れるキャリアを示す。図３(ａ)は、図１のＡ−Ａ線断面図を示し、図３(ｂ)は、図１のＸ−Ｘ線断面図を示している。
【００２９】
図１のＡ−Ａ線は、第１のゲート電極４１からは離間した位置にあり、このＡ−Ａ線断面においては、第１、第２のゲート電極４１、１８に電圧が印加された状態では、主半導体層１２及びボディ領域３２の表面を被覆する第２のゲート絶縁膜１５とボディ領域３２の界面にのみ反転層が形成され、このＡ−Ａ線断面においては、図３(ａ)に示すように、キャリア８８1は主半導体層１２の両側に位置するソース領域３６の両方から、第２のゲート絶縁膜１５とボディ領域３２の界面を流れて主半導体層１２へと流れる。
【００３０】
また、図１のＸ−Ｘ線は、第１のゲート絶縁膜９５と非常に近接した位置にあり、このＸ−Ｘ線断面では、第１、第２のゲート電極４１、１８に電圧が印加された状態で、第２のゲート絶縁膜１５及びボディ領域３２の界面に反転層が形成されるのみならず、第１のゲート電極４１の側面と対向する位置に配置された第１のゲート絶縁膜９５とボディ領域３２の界面にも反転層が形成され、キャリアはこれらの反転層を流れる。このため、このＸ−Ｘ線断面において流れるキャリア８８2は、図３(ｂ)に示すように、主半導体層１２の両側に位置するソース領域３６の両方から、第１のゲート絶縁膜９５及びボディ領域３２の界面に沿って、主半導体層１２へと流れる。
【００３１】
このように、トレンチ２２の側面に形成された第１のゲート絶縁膜９５の近傍では、第１のゲート電極４１と対向する位置の第１のゲート絶縁膜９５に沿ってキャリア８８2が流れるので、ＭＯＳトランジスタ１のチャネル幅は、第１のゲート電極４１の深さに依存し、第１のゲート電極４１が深く形成されれば、その分チャネル幅が大きくなり、ＭＯＳトランジスタ１の導通抵抗が小さくなる。
【００３２】
こうして第１のゲート電極４１を深く形成することにより、占有面積を大きくすることなく導通抵抗を小さくすることができるので、従来構造のＭＯＳトランジスタと同じ占有面積でも、従来に比してその導通抵抗を低くすることができる。
【００３３】
以下で、図４乃至図３１を参照しながら、上述した本実施形態のパワーＭＯＳＦＥＴ１の製造工程について説明する。図４(ａ)〜図２３(ａ)は、製造工程上の図１のＡ−Ａ線に対応する断面図であり、図４(ｂ)〜図２３(ｂ)は、同様に図１のＢ−Ｂ線に対応する断面図である。また、図２４〜図３１は、製造工程を説明する平面図である。
【００３４】
まず、抵抗率が３×１０-3Ω・cmであるＮ+型シリコン基板１１の表面上に、厚み５〜６μｍで抵抗率が０．３Ω・cmのＮ-型シリコン単結晶をエピタキシャル成長させ、主半導体層１２を形成する(図４(ａ)、図４(ｂ))。
【００３５】
次に、熱酸化処理をし、主半導体層１２の全表面にSiO2膜１３を成膜する(図５(ａ)、図５(ｂ))。
次いで、SiO2膜１３の表面にＣＶＤ法でＰＳＧ膜１４を０．５μｍの厚みに形成する(図６(ａ)、図６(ｂ))。
【００３６】
次に、ＰＳＧ膜１４の表面に、矩形の開口部を複数有するレジスト膜(図示せず)を形成し、そのレジスト膜をマスクにしてＰＳＧ膜１４とSiO2膜１３とをエッチング・除去すると、ＰＳＧ膜１４とSiO2膜１３とに矩形の開口部が複数形成される。その開口部を図２４の符号２１に示す。図２４に示すように、この矩形の開口部２１は、島状に配置されており、その底部から主半導体層１２が露出している。図２４のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図７(ａ)、(ｂ)に示す。図２４に示すＡ−Ａ線は、開口部２１を横切っていないので、図７(ａ)に示す断面図には、開口部２１は現れていない。
【００３７】
次いで、ＰＳＧ膜１４及びSiO2膜１３をマスクにして、主半導体層１２表面を所定時間エッチングすると、開口部２１が形成された領域と同じ領域に、深さ２〜３μｍのトレンチ２２が形成される(図８(ａ)、図８(ｂ))。
次に、主半導体層１２表面に残存するＰＳＧ膜１４及びSiO2膜１３をエッチングして除去すると、主半導体層１２の全表面が露出する(図９(ａ)、図９(ｂ))。
【００３８】
次いで、露出した主半導体層１２の表面と、トレンチ２２の内部側面及び内部底面を熱酸化し、トレンチ２２の内部側面及び内部底面と、主半導体層１２の表面とにわたって、膜厚５０nmのシリコン酸化膜を形成する。以下では、トレンチ２２の内部側面及び内部底面に形成されたシリコン酸化膜を第１のゲート絶縁膜９５と称し、主半導体層１２の表面に形成されたシリコン酸化膜を第２のゲート絶縁膜１５と称する(図１０(ａ)、図１０(ｂ))。この状態の平面図を図２５に示す。図１０(ａ)、(ｂ)は、図２５のＡ−Ａ線断面図と、Ｂ−Ｂ線断面図とにそれぞれ対応している。
【００３９】
次に、ＣＶＤ法により、第１、第２のゲート絶縁膜９５、１５の表面にポリシリコン層１７を堆積させる(図１１(ａ)、図１１(ｂ))。
次いで、トレンチ２２の形成領域のポリシリコン層１７上にレジスト膜を選択的に形成し、このレジスト膜をマスクにして、ポリシリコン層１７をエッチングすると、ポリシリコン層１７に開口２６が形成される。開口２６が形成された後、レジスト膜を除去する。その状態の平面図を図２６に示す。この開口２６は、トレンチ２２の長手方向と垂直な方向に延伸するように複数配置され、それぞれが互いに平行に配置されている。図２６のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図１２(ａ)、(ｂ)に示す。この開口２６の底部からは、第２のゲート絶縁膜１５が露出している。
【００４０】
ポリシリコン層１７は、その一部が図１２(ａ)に示すように主半導体層１２の表面から露出し、残りの大部分は、図１２(ｂ)に示すようにトレンチ２２の内部に充填される。以下で、トレンチ２２の内部に充填されたポリシリコン層を第１のゲート電極と称し、符号４１に示す。また、主半導体層１２の表面から露出するポリシリコン層を第２のゲート電極と称し、符号１８に示す。
【００４１】
次に、第２のゲート電極１８の表面を酸化して、キャップ酸化膜１９を成膜する(図１３(ａ)、図１３(ｂ))。
次いで、全面にＣＶＤ法でＰＳＧ膜からなる膜厚１μｍの絶縁膜３０を成膜し(図１４(ａ)、図１４(ｂ))、その絶縁膜３０表面に、トレンチ２２が形成されていない領域に開口部を有するレジスト膜(図示せず)を形成する。
【００４２】
このレジスト膜をマスクにして絶縁膜３０及び第２のゲート絶縁膜１５をエッチングし、絶縁膜３０に開口２７を形成して、開口２７底部から主半導体層１２を露出させる。この開口２７は、図２７に示すように、図２６で示した開口２６とほぼ同じ領域に配置されている。図２７のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図１５(ａ)、(ｂ)に示す。
【００４３】
次に、絶縁膜３０及び第２のゲート絶縁膜１５をマスクにして、主半導体層１２をエッチングし、主半導体層１２の表面に深さ２〜３μｍの溝２８を形成する(図１６(ａ)、図１６(ｂ))。
【００４４】
次いで、シリコン基板１１を回転させながら、シリコン基板１１の斜め方向から、溝２８の側面にｐ型不純物であるボロンイオン(Ｂ+)を注入し、溝２８の側面及び底面近くの主半導体層１２内にｐ型注入層３１を形成する(図１７(ａ)、図１７(ｂ))。その後基板１１を熱処理すると、ｐ型不純物が主半導体層１２内で拡散し、溝２８の側面及び底面の主半導体層１２内に、ボロンを不純物とするｐ型のボディ領域３２が形成される。このボディ領域３２は、図２８にその平面図を示すように、溝２８の両側に、溝２８と平行になるように配置される。図２８のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図１８(ａ)、図１８(ｂ)に示す。
【００４５】
次に、シリコン基板１１を回転させながら、シリコン基板１１の斜め方向から、溝２８の側面にｎ型不純物である砒素イオン(Ａｓ+)を注入し、溝２８の全ての側面及び底面のボディ領域３２内にｎ型注入層３４を形成する(図１９(ａ)、図１９(ｂ))。
【００４６】
その後シリコン基板１１を熱処理すると、ｎ型不純物が主半導体層１２内で拡散し、溝２８内部の側面及び底面の主半導体層１２内に、砒素を不純物とするｎ型の高濃度領域３５が形成される。この高濃度領域３５は、図２９にその平面図を示すように、溝２８の両側に、溝２８と平行になるように配置される。図２９のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図２０(ａ)、図２０(ｂ)に示す。
【００４７】
次いで、パターニングされた絶縁膜３０をマスクにして、溝２８の底面で露出する高濃度領域３５をエッチングして縦穴２９を形成し、縦穴２９の底面からボディ領域３２の表面を露出させる。この縦穴２９は、図３０にその平面図を示すように、溝２８の形成領域とほぼ同じ領域に配置されている。図３０のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図２１(ａ)、図２１(ｂ)に示す。
【００４８】
次に、基板１１の垂直上方から縦穴２９の底面にボロンイオンを注入して、ｐ型注入層３７を形成する(図２２(ａ)、図２２(ｂ))。その後基板１１を熱処理すると、ｐ型不純物がボディ領域３２内部で拡散し、縦穴２９の底面のボディ領域３２内に、ｐ+型不純物が拡散されて成るオーミック拡散層３８が形成される。このオーミック拡散層３８は、図３１にその平面図を示すように、縦穴２９の形成領域とほぼ同じ領域に形成される。図３１のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図２３(ａ)、図２３(ｂ)に示す。
【００４９】
その後、Ａｌ薄膜をスパッタ法で全面に形成し、パターニングして、Ａｌ薄膜からなるソース電極膜３９を形成し、蒸着法などにより金属膜からなるドレイン電極膜４０をシリコン基板１１の裏面に成膜することにより、図１、図２(ａ)、(ｂ)、(ｃ)に示したパワーＭＯＳＦＥＴ１が形成される。
【００５０】
なお、図１に示したＭＯＳトランジスタ１では、第１のゲート電極４１が島状に配置され、オーミック拡散層３８が縦穴２９に沿って帯状に配置されたものとしたが、本発明のＭＯＳトランジスタはこれに限られるものではなく、例えば図３２、図３３の符号７１に示すように構成してもよい。図３２は、ＭＯＳトランジスタ７１の平面図であり、図３３(ａ)は、図３２のＣ−Ｃ線断面図である。また、図３３(ｂ)は図３２のＤ−Ｄ線断面図であり、図３３(ｃ)は、図３２のＦ−Ｆ線断面図である。
【００５１】
このＭＯＳトランジスタ７１は、帯状の第１のゲート電極４３1、４３2を、ボディ領域３２と直交する方向に延伸するように複数配置し、互いに隣接する第１のゲート電極４３1、４３2の間の領域のボディ領域３２上に、オーミック拡散層が複数形成されるように構成されている。図３２のＣ−Ｃ線は第１のゲート電極４３1、４３2を横切っていないので、図３３(ａ)にはこれら第１のゲート電極４３1、４３2は示されていない。
【００５２】
また、図１に示したＭＯＳトランジスタ１では、第１のゲート電極４１の底面が、ソース領域３６の底面よりも深く、かつボディ領域３２の底面よりも浅い位置に位置しているが、本発明のＭＯＳトランジスタはこれに限られるものではなく、例えば図３４の符号７２に示すように、第１のゲート電極４１の底面が、ソース領域３６の底面よりも浅い位置に位置していてもよく、また、図３５の符号７３に示すように、第１のゲート電極４１の底面が、ボディ領域３２の底面よりも深い位置に位置していてもよい。なお、図３４、図３５はいずれも図１のＢ−Ｂ線断面に対応する位置の断面を示している。図３４、図３５で符号５１は、第１のゲート電極４１の底面の深さを示しており、符号５２は、ソース領域３６の底面の深さを示している。また、符号５３は、ボディ領域３２の底面の深さを示している。
【００５３】
また、図１に示したＭＯＳトランジスタ１では、第２のゲート電極１８は帯状に形成され、その幅は第１のゲート電極４１の幅とほぼ同じであって、第１のゲート電極４１を全部被覆するように配置されていたが、本発明のＭＯＳトランジスタはこれに限られるものではなく、例えば図３６の符号７４に示すように、１本の第１のゲート電極４１上に細幅の２本の第２のゲート電極１８1、１８2を配置し、第１のゲート電極４１の一部が第２のゲート電極１８1、１８2の間から露出するような構成としてもよい。
【００５４】
また、図１に示したＭＯＳトランジスタ１では、各第１のゲート電極４１は、主半導体層１２と、その両側にそれぞれ位置するボディ領域３２と、ボディ領域３２の外側にそれぞれ位置するソース領域３６とに亘って配置されていたが、本発明はこれに限られるものではなく、例えば、図３７(ａ)、(ｂ)、(ｃ)の符号７５に示すように構成してもよい。図３７(ａ)は、ＭＯＳトランジスタ７５の平面図を示しており、図３７(ｂ)は、同図(ａ)のＩ−Ｉ線断面図であり、図３７(ｃ)は、同図(ａ)のＪ−Ｊ線断面図である。このＭＯＳトランジスタ７５は、
【００５５】
主半導体層１２上で第１のゲート電極が分離し、分離した第１のゲート電極のそれぞれを被覆するように、第２のゲート電極が配置されている。図３７の符号４５1、４５2及び４５3、４５4に、それぞれ分離された第１のゲート電極を示し、符号１８1、１８2に、第１のゲート電極４５1、４５3と、第１のゲート電極４５2、４５4とをそれぞれ被覆する第２のゲート電極を示す。
【００５６】
また、図１に示したＭＯＳトランジスタ１では、オーミック拡散層３８は、図２(ａ)、(ｂ)に示すように、縦穴２９の底部に配置されていたが、本発明のＭＯＳトランジスタ１はこれに限られるものではなく、例えば図３８(ａ)、(ｂ)、(ｃ)の符号７６に示すように構成してもよい。図３８(ａ)は、ＭＯＳトランジスタ７６の平面図を示し、同図(ｂ)は同図(ａ)のＫ−Ｋ線断面図を示しており、同図(ｃ)は同図(ａ)のＬ−Ｌ線断面図を示している。このＭＯＳトランジスタ７６は、オーミック拡散層３８1〜３８6が、縦穴２９の開口付近のソース領域３６の表面に配置されるように構成されている。
【００５７】
また、図１で示したＭＯＳトランジスタ１では、縦穴を形成してその側面にソース領域を形成していたが、本発明はこれに限られるものではなく、図３９(ａ)、(ｂ)、(ｃ)の符号７７に示すように構成してもよい。図３９(ａ)は、ＭＯＳトランジスタ７７の平面図を示し、同図(ｂ)は同図(ａ)のＭ−Ｍ線断面図を示しており、同図(ｃ)は同図(ａ)のＮ−Ｎ線断面図を示している。このＭＯＳトランジスタ７７は、縦穴が形成されておらず、ボディ領域３２の表面に不純物拡散でソース領域３６が形成されている。
【００５８】
また、図１で示したＭＯＳトランジスタ１では、基板表面において互いに隣接するボディ領域３２の間では、主半導体層１２が露出していたが、本発明はこれに限られるものではなく、例えば図４０(ａ)、(ｂ)、(ｃ)の符号７８に示すように構成してもよい。図４０(ａ)はＭＯＳトランジスタ７８の平面図を示し、同図(ｂ)は同図(ａ)のＯ−Ｏ線断面図を示しており、同図(ｃ)は同図(ａ)のＰ−Ｐ線断面図を示している。このＭＯＳトランジスタ７８は、互いに隣接するボディ領域３２の間に、ｎ型の不純物からなるｎ型高濃度領域６１が配置されるように構成されている。
【００５９】
さらに、図１で示したＭＯＳトランジスタ１では、Ｎ+型のシリコン基板１１を用いたが、本発明はこれに限られるものではなく、例えば、図４１の符号７９に示すように構成してもよい。図４１(ａ)はＭＯＳトランジスタ７９の平面図を示し、同図(ｂ)は同図(ａ)のＱ−Ｑ線断面図を示しており、同図(ｃ)は同図(ａ)のＲ−Ｒ線断面図を示している。このＭＯＳトランジスタ７９は、図１のＭＯＳトランジスタ１のＮ+型のシリコン基板に代えてｐ型のシリコン基板９１を用い、その裏面にコレクタ電極９８が形成されており、ＩＧＢＴを構成している。
【００６０】
また、図４２(ａ)、(ｂ)、(ｃ)の符号８１に示すように、図１、図２で示したＭＯＳトランジスタ１において、シリコン基板１１を用いずに、主半導体層１２の裏面に、直接主半導体層１２とショットキーコンタクトをとる電極膜８０が配置された構造のショットキーバリア型ＩＧＢＴを構成してもよい。図４２(ａ)、(ｂ)、(ｃ)は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｅ−Ｅ線断面に対応する断面図である。このショットキーバリア型ＩＧＢＴ８１は、ソース領域３６、電極膜８０、第１、第２のゲート電極４１、１８がそれぞれエミッタ、コレクタ、ゲートとして動作する。
【００６１】
また、上述したように本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型としているが、本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。
さらに、絶縁膜３０としてＰＳＧ膜を用いているが、本発明の絶縁膜はこれに限られるものではなく、例えばシリコン窒化膜を用いてもよい。
【００６２】
また、ソース電極膜３９としてＡｌ膜を用いているが、本発明はこれに限らず、例えば銅膜などを用いてもよい。
さらに、ドレイン層１２をエピタキシャル成長で形成しているが、本発明のドレイン層１２の形成方法はこれに限らず、表面拡散で形成してもよい。
【００６３】
また、上述の実施形態ではいずれも半導体基板としてシリコン基板を用いているが、本発明の半導体基板はこれに限らず、例えばＳｉＣ等の基板に適用してもよい。
【００６４】
さらに、第１、第２のゲート絶縁膜９５、１５としてシリコン酸化膜を用いたが、本発明の第１、第２のゲート絶縁膜９５、１５はこれに限らず、例えばシリコン窒化膜を用いてもよいし、シリコン酸化膜とシリコン窒化膜との複合膜を用いてもよい。
【００６５】
また、第１、第２のゲート電極４１、１８をポリシリコンゲートで構成しているが、本発明の第１、第２のゲート電極４１、１８はこれに限らず、例えばメタルゲートで構成してもよい。
【００６６】
【発明の効果】
従来と同一の占有面積で、導通抵抗が小さくなる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーＭＯＳＦＥＴを説明する平面図
【図２】(ａ)：図１のＡ−Ａ線断面図
(ｂ)：図１のＢ−Ｂ線断面図
(ｃ)：図１のＥ−Ｅ線断面図
【図３】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴに流れる電流の状態を説明する第１の断面図
(ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴに流れる電流の状態を説明する第２の断面図
【図４】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１の断面図
【図５】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２の断面図
【図６】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第３の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第３の断面図
【図７】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第４の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第４の断面図
【図８】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第５の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第５の断面図
【図９】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第６の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第６の断面図
【図１０】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第７の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第７の断面図
【図１１】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第８の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第８の断面図
【図１２】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第９の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第９の断面図
【図１３】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１０の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１０の断面図
【図１４】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１１の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１１の断面図
【図１５】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１２の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１２の断面図
【図１６】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１３の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１３の断面図
【図１７】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１４の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１４の断面図
【図１８】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１５の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１５の断面図
【図１９】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１６の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１６の断面図
【図２０】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１７の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１７の断面図
【図２１】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１８の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１８の断面図
【図２２】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１９の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１９の断面図
【図２３】(ａ)：図１のＡ−Ａ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２０の断面図
(ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２０の断面図
【図２４】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１の平面図
【図２５】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２の平面図
【図２６】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第３の平面図
【図２７】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第４の平面図
【図２８】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第５の平面図
【図２９】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第６の平面図
【図３０】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第７の平面図
【図３１】本実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第８の平面図
【図３２】本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、オーミック拡散層が分離された構造を説明する平面図
【図３３】(ａ)：図３２のＣ−Ｃ線断面図
(ｂ)：図３２のＤ−Ｄ線断面図
(ｃ)：図３２のＦ−Ｆ線断面図
【図３４】本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、第１のゲート電極が浅く形成された構造を説明する断面図
【図３５】本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、第１のゲート電極が深く形成された構造を説明する断面図
【図３６】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、第２のゲート電極が分離された構造を説明する平面図
(ｂ)：図３６(ａ)のＧ−Ｇ線断面図
(ｃ)：図３６(ａ)のＨ−Ｈ線断面図
【図３７】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、第１及び第２のゲート電極が分離された構造を説明する平面図
(ｂ)：図３７(ａ)のＩ−Ｉ線断面図
(ｃ)：図３７(ａ)のＪ−Ｊ線断面図
【図３８】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、オーミック拡散層がソース領域の上部に設けられた構造を説明する平面図
(ｂ)：図３８(ａ)のＫ−Ｋ線断面図
(ｃ)：図３８(ａ)のＬ−Ｌ線断面図
【図３９】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、ソース領域が拡散で形成された構造を説明する平面図
(ｂ)：図３９(ａ)のＭ−Ｍ線断面図
(ｃ)：図３９(ａ)のＮ−Ｎ線断面図
【図４０】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、主半導体層の表面に高濃度領域が設けられた構造を説明する平面図
(ｂ)：図３８(ａ)のＯ−Ｏ線断面図
(ｃ)：図３８(ａ)のＰ−Ｐ線断面図
【図４１】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、ＩＧＢＴ構造の素子を説明する平面図
(ｂ)：図３８(ａ)のＱ−Ｑ線断面図
(ｃ)：図３８(ａ)のＲ−Ｒ線断面図
【図４２】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、ショットキーバリア型ＩＧＢＴ構造の素子を説明する第１の断面図
(ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、ショットキーバリア型ＩＧＢＴ構造の素子を説明する第２の断面図
(ｃ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおいて、ショットキーバリア型ＩＧＢＴ構造の素子を説明する第３の断面図
【図４３】(ａ)：従来のパワーＭＯＳＦＥＴを説明する平面図
(ｂ)：従来のパワーＭＯＳＦＥＴを説明する断面図
【符号の説明】
１、７２、７３、７４、７５、７６、７７、７８、７９……パワーＭＯＳＦＥＴ(ＭＯＳトランジスタ)    １１……シリコン基板    １２……主半導体層
１５……第２のゲート絶縁膜    １８……第２のゲート電極    ３２……ボディ領域(反対導電領域)    ３６……ソース領域    ４０……ドレイン電極膜    ４１……第１のゲート電極    ９５……第１のゲート絶縁膜
【図１】
0004870865.tif 000002
【図２】
0004870865.tif 000003
【図３】
0004870865.tif 000004
【図４】
0004870865.tif 000005
【図５】
0004870865.tif 000006
【図６】
0004870865.tif 000007
【図７】
0004870865.tif 000008
【図８】
0004870865.tif 000009
【図９】
0004870865.tif 000010
【図１０】
0004870865.tif 000011
【図１１】
0004870865.tif 000012
【図１２】
0004870865.tif 000013
【図１３】
0004870865.tif 000014
【図１４】
0004870865.tif 000015
【図１５】
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【図１６】
0004870865.tif 000017
【図１７】
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【図１８】
0004870865.tif 000019
【図１９】
0004870865.tif 000020
【図２０】
0004870865.tif 000021
【図２１】
0004870865.tif 000022
【図２２】
0004870865.tif 000023
【図２３】
0004870865.tif 000024
【図２４】
0004870865.tif 000025
【図２５】
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【図２６】
0004870865.tif 000027
【図２７】
0004870865.tif 000028
【図２８】
0004870865.tif 000029
【図２９】
0004870865.tif 000030
【図３０】
0004870865.tif 000031
【図３１】
0004870865.tif 000032
【図３２】
0004870865.tif 000033
【図３３】
0004870865.tif 000034
【図３４】
0004870865.tif 000035
【図３５】
0004870865.tif 000036
【図３６】
0004870865.tif 000037
【図３７】
0004870865.tif 000038
【図３８】
0004870865.tif 000039
【図３９】
0004870865.tif 000040
【図４０】
0004870865.tif 000041
【図４１】
0004870865.tif 000042
【図４２】
0004870865.tif 000043
【図４３】
0004870865.tif 000044