(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に複数の容量を有するＤ／Ａ変換回路と薄膜トランジスタを有する半導体装置であって、
前記Ｄ／Ａ変換回路は複数の容量を有しており、
前記複数の容量は、第１電極と、前記第１電極に接している第１誘電体と、前記第１誘電体に接している第２電極と、前記第２電極に接している第２誘電体と、前記第２誘電体に接している第３電極とをそれぞれ有しており、
前記第２電極は、前記第１電極及び前記第３電極と重なっており、
前記第２電極は、前記第１電極及び前記第３電極と重なっている部分において開口部を有しており、
前記第２電極が有する開口部において、前記第１誘電体及び前記第２誘電体にコンタクトホールが形成されており、
前記コンタクトホールを介して前記第１電極と前記第３電極が接続されており、
前記複数の容量がそれぞれ有する前記第２電極は、全て電気的に接続されており、
前記複数の容量がそれぞれ有する前記第１電極と前記第３電極の一部は、電気的に接続されており、
前記第２電極の電位が、前記Ｄ／Ａ変換回路の後段の回路に与えられ、
前記薄膜トランジスタは、前記第１電極と同時に形成された半導体膜と、前記第１の誘電体と同時に形成されたゲート絶縁膜と、前記第２電極と同時に形成されたゲート電極と、前記第３電極と同時に形成されたソース電極及びドレイン電極とを有し、
前記第２誘電体と同時に形成された層間絶縁膜を有することを特徴とする半導体装置。
【請求項２】
絶縁表面を有する基板上に複数の容量を有するＤ／Ａ変換回路と薄膜トランジスタを有する半導体装置であって、
前記Ｄ／Ａ変換回路は複数の容量を有しており、
前記複数の容量は、第１電極と、前記第１電極に接している第１誘電体と、前記第１誘電体に接している第２電極と、前記第２電極に接している第２誘電体と、前記第２誘電体に接している第３電極とをそれぞれ有しており、
前記第２電極は、前記第１電極及び前記第３電極と重なっており、
前記第２電極は、前記第１電極及び前記第３電極と重なっている部分において開口部を有しており、
前記第２電極が有する開口部において、前記第１誘電体及び前記第２誘電体にコンタクトホールが形成されており、
前記コンタクトホールを介して前記第１電極と前記第３電極が接続されており、
前記複数の容量がそれぞれ有する前記第１電極と前記第３電極は電気的に接続されており、該接続により第１乃至第ｎの容量を形成し、
前記第１乃至第ｎの容量の容量値の比は、２０：２１：２２：…：２（ｎ−２）：２（ｎ−１）で表され、
前記複数の容量がそれぞれ有する前記第２電極は、全て電気的に接続されており、
前記第２電極の電位が、前記Ｄ／Ａ変換回路の後段の回路に与えられ、
前記薄膜トランジスタは、前記第１電極と同時に形成された半導体膜と、前記第１の誘電体と同時に形成されたゲート絶縁膜と、前記第２電極と同時に形成されたゲート電極と、前記第３電極と同時に形成されたソース電極及びドレイン電極とを有し、
前記第２誘電体と同時に形成された層間絶縁膜を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記複数の容量の各容量値は等しいことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話あることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体を用いて形成される容量に関する。また該容量を用いたＤ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。また、このＤＡＣを用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行われている。多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高いため、ＴＦＴのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【０００３】
システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【０００４】
【発明が解決しようとする課題】
フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいＤＡＣの実現である。
【０００５】
ＤＡＣには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べて比較的少ない面積での高速動作が可能である。
【０００６】
図１６に、一般的な容量分割型のＤＡＣの一例を、回路図で示す。図１６に示す容量分割型のＤＡＣは、ｎビットのデジタル信号Ｄ0〜Ｄn-1の各ビットが制御するｎ個のスイッチＳＷ0〜ＳＷn-1と、各スイッチに接続されたｎ個の容量Ｃ、２Ｃ、…、２n-1Ｃ（Ｃは定数）と、リセット用スイッチＳＷRとを有している。
【０００７】
また、この図１６に示したＤＡＣには、電源Ａ（電圧ＶA）、電源Ｂ（電圧ＶB）から電圧が与えられている。電源Ａと電源Ｂは異なる電圧に保たれている。なお本明細書において電圧とは、特に断りがない限り、グラウンドの電位との電位差を意味している。ＤＡＣから出力されるアナログ信号の電圧ＶOUTは、出力線に与えられる。
【０００８】
なお、容量ＣLは出力ＶOUTに接続された信号線の負荷容量である。
【０００９】
スイッチＳＷ0〜ＳＷn-1のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する０または１の情報によって、各容量の一方の電極（第１電極）に、電源Ａから電圧が与えられるか、電源Ｂから電圧が与えられるかが選択される。
【００１０】
この図１６示したＤＡＣの動作を、順を追って説明する。図１６示したＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明される。図１７を用いて、図１６に示したＤＡＣの、各期間における動作を示す。
【００１１】
まず、リセット期間ＴR中、リセット用スイッチＳＷRによって、電源Ｂの電圧ＶBが、全ての容量の一方の電極（第２電極）に与えられる。また、デジタル信号によってスイッチＳＷ0〜ＳＷn-1が制御され、全ての容量のもう一方の電極（第１電極）に、同じ電源から電圧が与えられる。ここでは仮に、電源Ｂから電圧ＶBが与えられたとする。このリセット期間終了直前における、ＤＡＣの等価回路図を、図１２（Ａ）に示す。なおＣTは全ての容量の合成容量を意味する。
【００１２】
リセット期間ＴR終了後、書き込み期間ＴAが開始される。書き込み期間ＴAでは、各ビットのデジタル信号が有する情報にしたがって、スイッチＳＷ0〜ＳＷn-1が制御され、各容量の第１電極に、電源Ａまたは電源Ｂから電圧ＶAまたは電圧ＶBが与えられる。そして、電荷がｎ個の容量へ充電され、その後定常状態になる。この時の等価回路図を図１２（Ｂ）に示す。なおＣAは電圧ＶAが与えられた容量の合成容量を意味し、ＣBは電圧ＶBが与えられた容量の合成容量を意味する。
【００１３】
上述したリセット期間ＴRと書き込み期間ＴAの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【００１４】
しかし、フラットパネルディスプレイをより高精細化するために、扱うデジタル信号のビット数を増やすと、容量分割型のＤＡＣの場合でも、基板の占有面積を抑えることが難しくなる。
【００１５】
占有面積を抑えるために、容量分割型のＤＡＣの容量を単純に縮小して設計すると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のＤＡＣを形成するのが難しくなる。
【００１６】
また、抵抗分割型のＤＡＣは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【００１７】
上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速動作が可能な線形性の良いＤＡＣの作製を課題とする。
【００１８】
【課題を解決するための手段】
本発明者は、間に誘電体となる絶縁膜を挟んで積層された、第１電極、第２電極及び第３電極の３つの電極を有する容量を形成し、該容量をＤＡＣに用いた。
【００１９】
具体的には、Ｄ／Ａ変換回路が有する複数の容量は、第１電極と、前記第１電極に接している第１誘電体と、前記第１誘電体に接している第２電極と、前記第２電極に接している第２誘電体と、前記第２誘電体に接している第３電極とをそれぞれ有している。そして、前記第２電極は、前記第１電極及び前記第３電極と重なっており、前記第２電極は、前記第１電極及び前記第３電極と重なっている部分において開口部を有しており、前記第２電極が有する開口部において、前記第１誘電体及び前記第２誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第１電極と前記第３電極が接続されている。
【００２０】
上記構成により、容量の基板に占める面積を抑えつつ、容量値を増加させることができる。そのため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、容量分割型のＤＡＣの線形性を良好に保つことができる。
【００２１】
また、第１電極と第３電極を電気的に接続し、第２電極をＤＡＣの出力側に接続する。上記構成により、第１電極と第３電極の間に第２電極が挟まれるので、出力線に接続された第２電極が寄生容量の影響を受けにくくなり、ＤＡＣの線形性を良好に保つことができる。
【００２２】
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００２３】
また上記構成を有する容量（単位セル）を複数形成し、該複数の単位セルの第１電極もしくは第３電極を互いに電気的に接続し、かつ第２電極を互いに電気的に接続することで、所望の容量値を有する１つの容量を、容易に形成することができる。そのため、本発明の容量を有するＤＡＣは、設計が比較的容易である。
【００２４】
以下に、本発明の構成を示す。
【００２５】
【発明の実施の形態】
図１に本発明の単位セルの構成を示す。図１（Ａ）は単位セルの上面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ’における断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ’における断面図を示している。
【００２６】
本発明の容量は、導電性を有する第１電極１０１に接して第１誘電体１０２が形成されており、第１誘電体１０２に接して導電性を有する第２電極１０３が形成されている。そして、第２電極１０３に接して第２誘電体１０４が形成されており、第２誘電体１０４に接して導電性を有する第３電極１０５が形成されている。
【００２７】
第２電極１０３には開口部１０６が形成されており、該開口部１０６において、第１誘電体１０２及び第２誘電体１０４に形成されたコンタクトホールを介して、第１電極１０１と第３電極１０５が接続されている。このとき、第１電極１０１及び第３電極１０５は、第２電極１０３とは接触せず、互いに電気的に分離している。
【００２８】
第１誘電体１０２と第２誘電体１０５は絶縁材料で形成されている。また第１電極１０１、第２電極１０３及び第３電極１０５は導電性を有する材料で形成されている。
【００２９】
なお、本発明の容量は、第１電極１０１と、第１誘電体１０２と、第２電極１０３とが重なり合うことで形成される容量と、第２電極１０３と、第２誘電体１０５と及び第３電極１０５が重なり合うことで形成される容量とを併せて用いることができる。
【００３０】
上記構成により、容量の基板に占める面積を抑えつつ容量値を増加させることができる。また、第１電極と第３電極を電気的に接続し、第１電極及び第３電極を信号の入力側に、第２電極を出力側に接続することで、第１電極と第３電極の間に第２電極が挟まれるので、出力側に接続された第２電極が、他の配線または回路素子との間の寄生容量の影響を受けにくくなる。
【００３１】
次に、図２を用いて、本発明の単位セルを複数用いて形成される容量について説明する。図２（Ａ）は複数の単位セルで形成される容量の上面図であり、図２（Ｂ）は図２（Ａ）のＣ−Ｃ’における断面図、図２（Ｃ）は図２（Ａ）のＤ−Ｄ’における断面図を示している。
【００３２】
図２に示す容量が有する単位セルの構造は、図１に示したものと同じであり、導電性を有する第１電極２０１に接して第１誘電体２０２が形成されている。そして、第１誘電体２０２に接して第２電極２０３が形成されている。また、第２電極２０３に接して第２誘電体２０４が形成されており、第２誘電体２０４に接して導電性を有する第３電極２０５が形成されている。
【００３３】
第２電極２０３には開口部２０６が形成されており、該開口部２０６において第１誘電体２０２と第２誘電体２０４とに形成されたコンタクトホールを介して、第１電極２０１と第３電極２０５が接続されている。なお、第１電極２０１及び第３電極２０５は、第２電極２０３とは接触せず、互いに電気的に分離している。
【００３４】
第１誘電体２０２と第２誘電体２０５は絶縁材料で形成されている。また第１電極２０１、第２電極２０３及び第３電極２０５は導電性を有する材料で形成されている。
【００３５】
そして、各単位容量が有する第２電極２０３は、互いに電気的に接続されている。具体的には、各単位容量が有する第２電極２０３は、全て１つの導電膜に含まれており、電気的に等価である。
【００３６】
そして、図２においては、複数の単位セルがそれぞれ有する第３電極２０５が、ノード２０７において互いに電気的に接続され、１つの容量を形成している。
【００３７】
なお、ノード２０７と、第２誘電体２０４と、第２電極２０３を含む膜とで容量が形成されることが予想されるが、この容量値を計算に入れて、容量を設計するようにしても良い。
【００３８】
図１及び図２に示した容量を有するＤＡＣは、容量の基板に占める面積を抑えつつ容量値を増加させることができるため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、線形性を良好に保つことができる。
【００３９】
また、第１電極と第３電極を電気的に接続し、第１電極及び第３電極を信号の入力側に、第２電極をＤＡＣの出力側に接続しているので、第１電極と第３電極の間に第２電極が挟まれるので、出力線に接続された第２電極が寄生容量の影響を受けにくくなり、ＤＡＣの線形性を良好に保つことができる。
【００４０】
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００４１】
また上記構成を有する容量（単位セル）を複数形成し、該複数の単位セルの第１電極もしくは第３電極を互いに電気的に接続し、かつ第２電極を互いに電気的に接続することで、所望の容量値を有する１つの容量を、容易に形成することができる。そのため、本発明の容量を有するＤＡＣは、設計が比較的容易である。
【００４２】
【実施例】
以下に、本発明の実施例について説明する。
【００４３】
（実施例１）
本実施例では、本発明の容量を用いて形成されるＤＡＣの構成について説明する。
【００４４】
図３に本実施例のＤＡＣの回路図を示す。本実施例のＤＡＣは８ビットのデジタル信号をアナログ信号に変換することが可能である。
【００４５】
図３に示す容量分割型のＤＡＣは、８ビットのデジタル信号の各ビットＤ0〜Ｄ7によって動作が制御される８個のスイッチＳＷ0〜ＳＷ7と、各スイッチによって与えられる電圧が制御されている８個の容量Ｃ0、Ｃ1、…、Ｃ7と、リセット用スイッチＳＷRとを有している。また、この図３に示したＤＡＣは、電源Ａ、電源Ｂ、電源Ｒによって、それぞれ電圧ＶA、電圧ＶB、電圧ＶRが与えられている。電圧ＶAと電圧ＶBの値は異なっている。また、ＤＡＣから出力されるアナログ信号の電圧ＶOUTは出力線に与えられる。
【００４６】
容量Ｃ0、Ｃ1、…、Ｃ7の容量値はそれぞれ、Ｃ0＝Ｃ、Ｃ1＝２Ｃ、…、Ｃ7＝２7Ｃで表される。
【００４７】
スイッチＳＷ0〜ＳＷ7のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する０または１の情報によって、各容量の電極に、電源Ａによって電圧ＶAが与えられるか、電源Ｂによって電圧ＶBが与えられるかが選択される。
【００４８】
図４に、図３の回路図で示したＤＡＣを、本発明の単位セルを用いて形成した場合の、８個の容量Ｃ0、Ｃ1、…、Ｃ7の上面図を示す。なお図４では、第２電極が設けられている位置を明らかにするために、敢えて第１誘電体３０２及び第２誘電体３０４を示さなかった。
【００４９】
容量Ｃ2、…、Ｃ7は、それぞれ単位セルを１、２、…、２5個づつ有している。そして容量Ｃ2、…、Ｃ7のそれぞれにおいて、各単位セルの第３電極は、互いにノードを介して接続されている。
【００５０】
容量Ｃ0は、単位セルの１／４の容量値を有しており、容量Ｃ1は、単位セルの１／２の容量値を有している。容量Ｃ0と容量Ｃ1の拡大図を、図５に示す。
【００５１】
図５（Ａ）は、容量Ｃ0及びＣ1の上面図であり、図５（Ｂ）は図５（Ａ）のＥ−Ｅ’における断面図であり、図５（Ｃ）は図５（Ａ）のＦ−Ｆ’における断面図である。
【００５２】
図５に示す容量Ｃ0及びＣ1は、導電性を有する第１電極３０１に接して第１誘電体３０２が形成されている。そして、第１誘電体３０２に接して第２電極３０３が形成されている。また、第２電極３０３に接して第２誘電体３０４が形成されており、第２誘電体３０４に接して導電性を有する第３電極３０５が形成されている。
【００５３】
第１電極３０１と第３電極３０５は、コンタクトホール３０８において接続されている。なお、図５において、第１電極と第３電極とが重なる面積は、容量Ｃ0の場合単位セルの１／４、容量Ｃ1の場合単位セルの１／２になっている。
【００５４】
第１誘電体３０２と第２誘電体３０５は絶縁材料で形成されている。また第１電極３０１、第２電極３０３及び第３電極３０５は導電性を有する材料で形成されている。
【００５５】
図６に、図３に示した本実施例のＤＡＣの、スイッチの上面図を示す。なお、図６では図４と同様に、配線の配置及びＴＦＴの位置を明らかにするために、第１誘電体３０２及び第２誘電体３０４は示さなかった。
【００５６】
本実施例では、図６に示すように、スイッチＳＷ4〜スイッチＳＷ7は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有するトランスミッションゲートを用いている。
【００５７】
さらに本実施例では、図６に示すように、スイッチＳＷ4〜スイッチＳＷ7が有するＴＦＴのチャネル幅を、スイッチＳＷ0〜スイッチＳＷ3が有するＴＦＴのチャネル幅よりも大きくしている。そして、スイッチＳＷ4〜スイッチＳＷ7は、対応する容量の容量値が大きければ大きいほど、チャネル幅が大きくなっている。チャネル幅を大きくすることによりＴＦＴの電流能力が大きくなり、電荷のチャージのスピードが高くなる。容量値の大きい容量ほど、チャージする電荷の量が大きくなるので、電荷のチャージのスピードが高い方が好ましい。
【００５８】
なお、本実施例では、８ビットのデジタル信号をアナログ信号に変換するＤＡＣについて説明したが、本発明はこれに限定されず、ビット数は任意に設定することができる。
【００５９】
（実施例２）
本実施例では、本発明のＤＡＣに用いられる容量及びＴＦＴと、液晶ディスプレイの画素部のＴＦＴ及び保持容量とを、同一基板上に形成する場合の作成工程の一例について説明する。なお図７〜図１０には、ＤＡＣのリセット用スイッチが有するｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図７〜図１０に示した工程に基づいて作成することが可能である。
【００６０】
図７（Ａ）において、基板９０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【００６１】
基板９０１のＴＦＴを形成する表面に、基板９０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜９０２を１０〜２００ｎｍの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【００６２】
半導体層９０３〜９０６は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法（ＲＴＡ法）などで結晶化させた結晶性を有する半導体膜から形成する。また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した結晶性を有する半導体膜から形成しても良い。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶性を有する半導体層９０３〜９０６を形成することもできる。結晶化の工程ではまず、非晶質の半導体膜が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５ａｔｏｍ％以下にしてから結晶化させると膜表面の荒れを防ぐことができる。いずれにしても、このように形成した結晶性を有する半導体膜を選択的にエッチングして所定の場所に結晶性を有する半導体層９０３〜９０６を形成する。（図７（Ａ））
【００６３】
または、基板９０１上に単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００６４】
次いで、ＤＡＣの容量及び画素の保持容量を形成するため、マスク９０７を形成して、半導体層９０３と、半導体層９０６の一部（保持容量とする領域）にリンをドーピングし、不純物領域９０８、９０９を形成する（図７（Ｂ））。この不純物領域９０８、９０９のリンの濃度は、１×１０13〜１×１０15ａｔｏｍｓ／ｃｍ3（代表的には５×１０13〜５×１０14ａｔｏｍｓ／ｃｍ3）となるように調整する。
【００６５】
次いで、マスク９０７を除去し、半導体層を覆う絶縁膜９１０を形成した後、パターニングにより画素の保持容量とする領域９０９上に位置する絶縁膜９１０の一部を除去する。（図７（Ｃ））
【００６６】
次いで、熱酸化を行ってゲート絶縁膜９１１を形成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎｍとなった。なお、ゲート絶縁膜９１１の、保持容量とする不純物領域９０９上に位置する部分は、他の領域より膜厚が薄く形成される。（図７（Ｄ））
【００６７】
次いで、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。
【００６８】
次いで、導電膜を形成し、パターニングを行ってゲート電極９１２〜９１４および容量配線９１５、９１６を形成する（図８（Ａ））。ここでは、リンがドープされたシリコン膜（膜厚１５０ｎｍ）とタングステンシリサイド（膜厚１５０ｎｍ）との積層構造を用いた。
【００６９】
なお、ゲート電極９１２〜９１４及び容量配線９１５、９１６は、単層で形成しても良いし、必要に応じて二層以上の複数の層から成る積層構造としても良い。例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。
【００７０】
次いで、ゲート電極９１２〜９１４をマスクとして、半導体層９０４〜９０６に自己整合的にリンを低濃度に添加する（図８（Ｂ））。この低濃度に添加された領域のリンの濃度が、１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、代表的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3となるように調整する。なお、この工程において、先の図７（Ｂ）の工程でリンを添加した不純物領域９０８、９０９の一部にもリンが添加される。上記工程によって、不純物領域９２１〜９２７が形成される。
【００７１】
次いで、マスク９３１を形成してリンを高濃度に添加し、高濃度不純物領域９３４〜９３９を形成する（図８（Ｃ））。この高濃度不純物領域のリンの濃度が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）の範囲内に納まるように調整する。なお、不純物領域９３８と９３９は、先の図７（Ａ）及び図８（Ｂ）の工程によって、不純物濃度が均一ではないが、図８（Ｃ）の工程において添加される不純物の濃度が図７（Ａ）及び図８（Ｂ）の工程によって添加される不純物の濃度よりも高いので、最終的な不純物濃度は上記範囲内に納まる。なお、不純物領域９２１〜９２７のうち、マスク９３１で覆われた領域は不純物濃度が低く、ＬＤＤ領域として機能する。
そして、不純物元素の添加後、マスク９３１を除去する。
【００７２】
次に、半導体層９０３、９０４、９０６を覆ってマスク９４３を形成し、半導体層９０５にゲート電極９１３をマスクとしてボロンを高濃度に添加する（図９（Ａ））。ここで形成される不純物領域９４４、９４５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９４４、９４５のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【００７３】
しかしながら、この不純物領域９４４、９４５は、詳細にはｎ型を付与する不純物元素を含有している。しかし、これらの不純物領域９４４、９４５におけるｐ型を付与する不純物元素の濃度を、ｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００７４】
次いで、マスク９４３を除去した後、ゲート電極９１２〜９１４および容量配線９１５、９１６を覆うパッシベーション膜９４６を形成する。ここでは、酸化シリコン膜を７０ｎｍの膜厚で形成した。次いで、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するための熱処理工程を行う。ここでは８５０℃、３０分の加熱処理を行った。
【００７５】
次いで、有機樹脂材料からなる第１層間絶縁膜９４７を形成する。ここでは膜厚４００ｎｍのアクリル樹脂膜を用いた（図９（Ｂ））。次いで、半導体層に達するコンタクトホールを形成した後、容量電極９５０、接続配線９５１、ソース配線９５２〜９５４及びドレイン配線９５５、９５６を形成する。本実施例では容量電極９５０、接続配線９５１、ソース配線９５２〜９５４及びドレイン配線９５５、９５６を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした（図９（Ｃ））。
【００７６】
次いで、水素化処理をおこなった後、アクリルからなる第２層間絶縁膜９５７を形成する。そして、第２層間絶縁膜９５７に、容量電極９５０、接続配線９５１、ドレイン配線９５５に達するようにコンタクトホールを形成し、第２層間絶縁膜９５７を覆うように、遮光性を有する導電膜を１００ｎｍの厚さで成膜する。そしてパターニングにより、容量電極９５０に接続されるリセット用配線９５８と、接続配線９５１とドレイン配線９５５とを電気的に接続する接続配線９５９と、画素部のＴＦＴのチャネル形成領域に重なる遮光層９６０を形成する（図１０（Ａ））。
【００７７】
次いで、第３層間絶縁膜９６１を形成する。そして、第２層間絶縁膜９５７及び第３層間絶縁膜９６１に、ドレイン配線９５６に達するコンタクトホールを形成する。次いで、１００ｎｍの透明導電膜（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を形成した後、パターニングして、ドレイン配線９５６に接する画素電極９６２を形成する（図１０（Ｂ））。
【００７８】
以上の工程の後、配向膜、カラーフィルター等を形成し、対向基板との間に液晶を封じることで、液晶ディスプレイが完成する。
【００７９】
なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。例えば、各絶縁膜として、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等）膜を用いることができる。
【００８０】
なお図１０（Ｂ）において、９７１は本発明のＤＡＣの容量、９７２はリセット用スイッチ、９７３が画素部のＴＦＴ（画素ＴＦＴ）、９７４は画素部の保持容量である。容量９７１において、不純物領域９０８及び高濃度不純物領域９３４を含む半導体層９０３が第１電極、ゲート絶縁膜９１１が第１誘電体、容量配線９１５が第２電極、パッシベーション膜９４６及び第１層間絶縁膜９４７が第２誘電体、容量電極９５０が第３電極に相当する。
【００８１】
リセット用スイッチ９７２はｎチャネル型ＴＦＴ９７５とｐチャネル型ＴＦＴ９７６とを有している。ｎチャネル型ＴＦＴ９７５は活性層９０４と、ゲート絶縁膜９１１と、ゲート電極９１２とを有している。活性層９０４はソース領域９７７と、ドレイン領域９７８と、ＬＤＤ領域９７９、９８０と、チャネル形成領域９８１とを有している。ｐチャネル型ＴＦＴ９７６は活性層９０５と、ゲート絶縁膜９１１と、ゲート電極９１３とを有している。活性層９０５はソース領域９８２と、ドレイン領域９８３と、チャネル形成領域９８４とを有している。
【００８２】
画素ＴＦＴ９７３は活性層９０６と、ゲート絶縁膜９１１と、ゲート電極９１４とを有している。活性層９０６はソース領域９８５と、ドレイン領域９８６と、ＬＤＤ領域９８７、９８８と、チャネル形成領域９８９とを有している。
【００８３】
なお、画素の保持容量９７４は、ゲート絶縁膜９１１の厚さが他の部分に比べて薄い部分を誘電体とし、容量配線９１６と半導体層９０６の一部である不純物領域９０９とで構成されている。
【００８４】
なお、本発明の容量は、本実施例に示した構成に限定されない。また本発明の容量は液晶ディスプレイにのみ用いられるわけではなく、あらゆる種類の半導体装置に用いることが可能である。
【００８５】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【００８６】
（実施例３）
本実施例では、本発明の容量を用いて形成されるＤＡＣの一例について、回路図を用いて説明する。
【００８７】
図１１に示すＤＡＣは、ｎビット（Ｄ0〜Ｄn-1）のデジタル信号を扱うことができる。なお、Ｄ0をＬＳＢとし、Ｄn-1をＭＳＢとする。また、ｎビットのデジタル信号を、下位ｍビット（Ｄ0〜Ｄm-1）と上位（ｎ−ｍ）ビット（Ｄm〜Ｄn-1）とに分割して考える。
【００８８】
図１１に示す様に本発明のＤＡＣは、ｎビットのデジタル信号（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、…、２m-1Ｃ、Ｃ、２Ｃ、…、２n-m-1Ｃ）と、２つのリセットスイッチ（ＳＷR1およびＳＷR２）とを有している。これらの容量は単位容量Ｃの整数倍となっている。
【００８９】
また、本発明のＤＡＣは、上記容量の他に、もう１つ容量（Ｃ）を有している。もう１つの容量（Ｃ）は、下位ｍビットに対応する各容量の一方の電極と電気的に等価である電極と、上位（ｎ−ｍ）ビットに対応する各容量の一方の電極と電気的に等価である電極を用いて形成される。
【００９０】
なお、容量ＣLは出力ＶOUTに接続された信号線の負荷容量である。また、グランド電源をＶGとする。ただし、ＶGは任意の定電源でもよい。
【００９１】
図１１のＤＡＣには、電源Ｈ（電圧ＶH）、電源Ｌ（電圧ＶL）、オフセット電源（電圧ＶB）、電源Ａ（電圧ＶA）が接続されている。なお、ＶH＞ＶLの場合と、ＶH＜ＶLの場合とでは、出力ＶOUTには逆相のアナログ信号が出力される。なお、ここでは、ＶH＞ＶLの場合の出力を正相とし、ＶH＜ＶLの場合の出力を反転相とする。
【００９２】
スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタル信号（Ｄ0〜Ｄn-1）が０（Ｌｏ）の時、電源Ｌに接続され、入力デジタル信号が１（Ｈｉ）の時、電源Ｈに接続されるようになっている。リセットスイッチＳＷR1は、上位（ｎ−ｍ）ビットに対応する容量（Ｃ、２Ｃ、…、２n-m-1Ｃ）へのＶBからの電荷の充電を制御している。また、リセットスイッチＳＷR２は、下位ｍビットに対応する容量（Ｃ、２Ｃ、…、２m-1Ｃ）へのＶAからの電荷の充電を制御している。
【００９３】
なお、リセットスイッチＳＷR２の一端を電源Ｌに接続し、電源Ａからの電圧の供給を行わないようにしても良い。
【００９４】
次に、図１１とは異なる構成を有するＤＡＣの回路図を、図１２に示す。図１２の従来のＤＡＣは、ｎビットのデジタル信号（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、…、２m-1Ｃ、Ｃ、２Ｃ、…、２n-m-1Ｃ）と、２つのリセットスイッチ（ＳＷR１およびＳＷR２）とを有している。また、図１２のＤＡＣには下位ビット側の回路に容量Ｃが接続されている点と、下位ビットに対応する回路と上位ビットに対応する回路とを接続する容量の容量値が異なる点とが、図１１のＤＡＣとは異なっている。
【００９５】
図１２のＤＡＣにおいても、スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタル信号（Ｄ0〜Ｄn-1）が０（Ｌｏ）の時、電源Ｌに接続され、入力デジタル信号が１（Ｈｉ）の時、電源Ｈに接続されるようになっている。
【００９６】
本実施例は、実施例１または実施例２と自由に組み合わせて実施することが可能である。
【００９７】
（実施例４）
次に、本発明のＤＡＣを用いた液晶ディスプレイの構造について、図１３及び図１４を用いて説明する。
【００９８】
図１３に、液晶ディスプレイの構成をブロック図で示す。図１３に示した液晶ディスプレイは、画素部９００３と、ソース信号線駆動回路９００１と、ゲート信号線駆動回路９００２とを有している。
【００９９】
画素部９００３は、複数の画素９００４を有している。ソース信号線駆動回路９００１は、シフトレジスタ回路９００１−１、ラッチ回路Ａ９００１−２、ラッチ回路Ｂ９００１−３、Ｄ／Ａ変換回路９００１−４を有している。またゲート信号線駆動回路９００２は、シフトレジスタ回路９００２−１、バッファ回路９００２−１を有している。
【０１００】
本発明の容量は、Ｄ／Ａ変換回路９００１−４に用いることが可能である。
【０１０１】
図１４に画素９００４の回路図を示す。画素９００４は、ソース信号線９００５の１つと、ゲート信号線９００６の１つとを有している。また画素９００４は画素ＴＦＴ９００７と、対向電極と画素電極の間に液晶を挟んだ液晶セル９００８と、コンデンサ９００９とが設けられている。
【０１０２】
画素ＴＦＴ９００４のゲート電極は、ゲート信号線９００６に接続されている。また、画素ＴＦＴ９００４のソース領域とドレイン領域は、一方はソース信号線９００５に、もう一方は液晶セル９００８が有する画素電極及びコンデンサ９００９に接続されている。
【０１０３】
コンデンサ９００９は画素ＴＦＴ９００７が非選択状態（オフ状態）にある時、画素電極の電位を保持するために設けられている。
【０１０４】
液晶セル９００８の対向電極には対向電位が与えられている。
【０１０５】
ソース信号線駆動回路９００１が有するシフトレジスタ回路９００１−１にクロック信号（ＣＫ）、スタートパルス（ＳＰ）が入力される。シフトレジスタ回路９００１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、ラッチ回路Ａ９００１−２へタイミング信号を順次供給する。
【０１０６】
ラッチ回路Ａ９００１−２は、デジタル信号を記憶する複数のラッチを有している。ラッチ回路Ａ９００１−２は、前記タイミング信号が入力されると、デジタル信号を各ラッチに順次取り込み、保持する。
【０１０７】
ラッチ回路Ａ９００１−２の全てのラッチにデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【０１０８】
１ライン期間の終了後、ラッチ回路Ｂ９００１−３にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路Ａ９００１−２に書き込まれ保持されているデジタル信号は、ラッチ回路Ｂ９００１−３に一斉に送出され、ラッチ回路Ｂ９００１−３の全てのラッチに書き込まれ、保持される。
【０１０９】
デジタル信号をラッチ回路Ｂ９００１−３に送出し終えたラッチ回路Ａ９００１−２に、シフトレジスタ回路９００１−１からのタイミング信号に基づき、再びデジタル信号が順次書き込まれる。
【０１１０】
この２順目の１ライン期間中には、ラッチ回路Ｂ９００１−３に書き込まれ、保持されているデジタル信号が、順次Ｄ／Ａ変換回路９００１−４に入力される。
【０１１１】
Ｄ／Ａ変換回路９００１−４においてデジタル信号がアナログのビデオ信号（アナログ信号）に変換され、ソース信号線９００５に供給される。
【０１１２】
一方ゲート信号線駆動回路９００２内のシフトレジスタ回路９００２−１にクロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されると、画素ＴＦＴ９００７のスイッチングを制御する選択信号が生成される。選択信号はバッファ回路９００２−２において緩衝増幅され、ゲート信号線９００６に入力される。
【０１１３】
ゲート信号線９００６に入力された選択信号によって、画素ＴＦＴ９００４がオンの状態になり、ソース信号線に入力されたアナログ信号が画素ＴＦＴを介して液晶セル９００８が有する画素電極に入力される。
【０１１４】
画素電極に入力されたアナログ信号の電位により液晶が駆動し、透過光量が制御されて、画素に画像の一部（該画素に相当する画像）が表示される。
【０１１５】
全ての画素において画像の一部が表示されると、画素部９００３に１つの画像が表示される。
【０１１６】
各画素において上記動作が行われることで１つの画像が表示される。
【０１１７】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１１８】
（実施例５）
本発明のＤＡＣを有する半導体装置は、様々な電子機器に用いることができる。
【０１１９】
本発明のＤＡＣを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１５に示す。
【０１２０】
図１５（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明のＤＡＣは表示部２００３またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１２１】
図１５（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明のＤＡＣは表示部２１０２またはその他制御回路に用いることができる。
【０１２２】
図１５（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明のＤＡＣは表示部２２０３またはその他制御回路に用いることができる。
【０１２３】
図１５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明のＤＡＣは表示部２３０２またはその他制御回路に用いることができる。
【０１２４】
図１５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１２５】
図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明のＤＡＣは表示部２５０２またはその他制御回路に用いることができる。
【０１２６】
図１５（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明のＤＡＣは表示部２６０２またはその他制御回路に用いることができる。
【０１２７】
ここで図１５（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明のＤＡＣは表示部２７０３またはその他制御回路に用いることができる。
【０１２８】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のＤＡＣは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【０１２９】
以上の様に、本発明のＤＡＣの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜４に示したいずれの構成のＤＡＣを用いても良い。
【０１３０】
【発明の効果】
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１３１】
また上記構成を有する容量（単位セル）を複数形成し、該複数の単位セルの第１電極もしくは第３電極を互いに電気的に接続し、かつ第２電極を互いに電気的に接続することで、所望の容量値を有する１つの容量を、容易に形成することができる。そのため、本発明の容量を有するＤＡＣは、設計が比較的容易である。
【図面の簡単な説明】
【図１】  本発明の容量の上面図及び断面図。
【図２】  本発明の容量の上面図及び断面図。
【図３】  本発明の容量を用いたＤＡＣの回路図。
【図４】  本発明のＤＡＣが有する容量の上図面。
【図５】  本発明のＤＡＣが有する容量の上図面。
【図６】  本発明のＤＡＣが有するスイッチの上図面。
【図７】  本発明の容量と、ＴＦＴの作成工程を示す図。
【図８】  本発明の容量と、ＴＦＴの作成工程を示す図。
【図９】  本発明の容量と、ＴＦＴの作成工程を示す図。
【図１０】  本発明の容量と、ＴＦＴの作成工程を示す図。
【図１１】  本発明の容量を用いたＤＡＣの回路図。
【図１２】  本発明の容量を用いたＤＡＣの回路図。
【図１３】  本発明のＤＡＣを用いた液晶ディスプレイの構造を示すブロック図。
【図１４】  液晶ディスプレイの画素の回路図。
【図１５】  本発明のＤＡＣを用いた半導体装置の図。
【図１６】  一般的な容量分割型のＤＡＣの回路図。
【図１７】  一般的な容量分割型のＤＡＣの動作を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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