(57)【特許請求の範囲】
【請求項１】
波形等化対象の入力信号をソースに入力したトランジスタと、
前記トランジスタのドレインとゲートに接続した抵抗と、該抵抗と該ゲート間の第１のノードに一方の端子を接続したキャパシタとを有する遅延回路と、
前記ドレイン側に接続され、ドレイン−ソース電流を設定する電流設定部と、
を具備し、
前記電流設定部と前記抵抗との間の第２のノードの電位を出力信号として出力することを特徴とする信号波形等化回路。
【請求項２】
前記入力信号は、差動信号の一方であり、他方を前記キャパシタの他方の端子に入力することを特徴とする請求項１記載の信号波形等化回路。
【請求項３】
前記キャパシタの他方の端子は接地電位であることを特徴とする請求項１記載の信号波形等化回路。
【請求項４】
前記第２のノードと、前記ドレインとの間に、さらに抵抗を設けたことを特徴とする請求項１乃至３の何れか一項に記載の信号波形等化回路。
【請求項５】
前記電流設定部は、定電流源であることを特徴とする請求項１乃至４の何れか一項に記載の信号波形等化回路。
【請求項６】
前記電流設定部は、一方の端子に電源電圧を入力した抵抗であることを特徴とする請求項１乃至４の何れか一項に記載の信号波形等化回路。
【請求項７】
前記遅延回路は、制御信号に応じて時定数を変更することを特徴とする請求項１乃至６の何れか一項に記載の信号波形等化回路。
【請求項８】
伝送路を介して入力される信号を受信する受信回路において、
波形等化対象の入力信号をソースに入力したトランジスタと、前記トランジスタのドレインとゲートに接続した抵抗と、該抵抗と該ゲート間の第１のノードに一方の端子を接続したキャパシタとを有する遅延回路と、前記ドレイン側に接続され、ドレイン−ソース電流を設定する電流設定部と、を具備し、前記電流設定部と前記抵抗との間の第２のノードの電位を出力信号として出力する信号波形等化回路と、
前記出力信号を保持し、前記出力信号を入力する入力段の回路が前記信号波形等化回路との間でカレントミラー回路を構成するデータラッチ回路と、
を有することを特徴とする受信回路。
【請求項９】
前記入力信号は正相入力信号及び逆相入力信号であり、前記信号波形等化回路を、前記正相入力信号の波形等化用と、前記逆相入力信号の波形等化用の２つ有し、前記データラッチ回路は、前記２つの信号波形等化回路から出力される前記出力信号を保持することを特徴とする請求項８記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号波形等化回路及び受信回路に関し、特に伝送によって歪んだ信号波形を整形する信号波形等化回路及びそのような信号波形等化回路を具備した受信回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit）間などのデータ転送において、Ｓｅｒｉａｌ−ＡＴＡ（Advanced Technology Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓ、１０Ｇｂｉｔ−Ｅｔｈｅｒｎｅｔ（登録商標）のようなＧｂｐｓを超える高速シリアルインターフェースが普及してきた。
【０００３】
ところが、高速なデータ信号が損失の大きい伝送路を通ると、特に高周波の信号成分の損失が大きいため、受信回路に到達した際に波形の歪みが生じ、受信回路において正常にデータの受信ができない問題が発生する。そのため、受信端において信号の高周波成分のみ増幅し、元の波形を再現する信号波形等化回路（イコライザ回路）が用いられている。
【０００４】
図８は、従来のイコライザ回路の例を示す図である。
従来のイコライザ回路７０は、プルアップ抵抗７１，７２、ｎチャネル型ＭＯＳＦＥＴ（（Metal Oxide Semiconductor Field Effect Transistor）以下ｎＭＯＳと略す）７３，７４、抵抗７５、キャパシタ７６、定電流源７７，７８を有している。
【０００５】
プルアップ抵抗７１は高電位側の電源端子ＶＤＤと、ｎＭＯＳ７３のドレインとの間に接続されており、プルアップ抵抗７２は電源端子ＶＤＤと、ｎＭＯＳ７４のドレインとの間に接続されている。入力信号は差動信号となっている。ｎＭＯＳ７３のゲートには正相入力信号ＩＮＰが入力され、ｎＭＯＳ７４のゲートには逆相入力信号ＩＮＮが入力される。ｎＭＯＳ７３，７４の互いのソース間には、抵抗７５とキャパシタ７６が並列に接続されている。また、ｎＭＯＳ７３のソースは定電流源７７を介して低電位側の電源端子ＶＳＳに接続され、ｎＭＯＳ７４のソースは定電流源７８を介して電源端子ＶＳＳに接続されている。また、ｎＭＯＳ７４のドレインとプルアップ抵抗７２間の電位が正相出力信号ＯＵＴＰ、ｎＭＯＳ７３のドレインとプルアップ抵抗７１間の電位が逆相出力信号ＯＵＴＮとしてイコライザ回路７０から出力される。
【０００６】
図９は、従来のイコライザ回路の動作波形を示す図である。
受信回路に伝送する前の入力データと、伝送後のデータ（すなわちイコライザ回路７０への入力信号（正相入力信号ＩＮＰ、逆相入力信号ＩＮＮ））と、イコライザ回路７０の出力信号（正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮ）を示している。各グラフとも横軸は時間Ｔ、縦軸は電圧Ｖである。
【０００７】
図のように伝送後の信号（正相入力信号ＩＮＰ、逆相入力信号ＩＮＮ）は、伝送路で信号の損失が起こり、波形が歪む。たとえば、図のように正相入力信号ＩＮＰと逆相入力信号ＩＮＮとの差が小さくなる。
【０００８】
図８で示したようなイコライザ回路７０に、このような正相入力信号ＩＮＰ、逆相入力信号ＩＮＮを入力すると、抵抗７５、キャパシタ７６の回路定数によって信号の高周波成分が増幅され、図９の正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮのように波形が整形（波形等化）され出力される。
【０００９】
しかし、図８のような従来のイコライザ回路７０では、入力信号（正相入力信号ＩＮＰ、逆相入力信号ＩＮＮ）をｎＭＯＳ７３，７４のゲートで受けるため、電流を十分流すには入力信号電圧が、少なくともｎＭＯＳ７３，７４がオンするしきい値より高くなくてはならない。したがって、このままでは、ＰＣＩ−Ｅｘｐｒｅｓｓ規格のような中心電圧が０Ｖの入力信号に対応できない。
【００１０】
そのため、従来では、入力信号をイコライザ回路７０に入力する前に中心電圧を変換する必要があった。
図１０は、イコライザ回路の前段に中心電圧変換回路を有する受信回路の一部を示す図である。
【００１１】
中心電圧変換回路８０は、キャパシタ８１，８２と抵抗８３，８４を有しており、正相入力信号ＩＮＰを、キャパシタ８１を介して、逆相入力信号ＩＮＮを、キャパシタ８２を介してイコライザ回路７０に入力している。そして、キャパシタ８１とイコライザ回路７０の間のノード及びキャパシタ８２とイコライザ回路７０の間のノードにそれぞれ、抵抗８３，８４の一方の端子を接続し、抵抗８３，８４の他方の端子にバイアス電圧を入力している。これにより、容量結合により、正相入力信号ＩＮＰ及び逆相入力信号ＩＮＮの中心電圧を０Ｖからバイアス電圧に変換することができる。
【００１２】
但し、中心電圧を引き上げるために、このような中心電圧変換回路８０を用いた場合、以下のような問題が生じてくる。
図１１は、中心電圧変換回路で中心電圧を引き上げた場合の中心電圧変換回路の出力信号の様子を示す図である。
【００１３】
横軸は時間Ｔ、縦軸は電圧Ｖである。中心電圧を引き上げる前の０Ｖ中心の入力信号（正相入力信号ＩＮＰ、逆相入力信号ＩＮＮ）をあわせて図示している。
図１１のように、容量結合により中心電圧を引き上げた場合、同じデータが続き、正相入力信号ＩＮＰ及び逆相入力信号ＩＮＮの電圧変化がないと、時間経過につれて振幅が減少し、差動入力信号の電圧差が小さくなってしまい、データを受信することが困難になってしまう。
【００１４】
また、入力データにおいて、“１”若しくは“０”の出現頻度に偏りがあると、振幅がアンバランスになり、どちらかのデータが受信しにくくなってしまう。したがって、一定期間内にデータが遷移しなければならない“１”、“０”の出現確率が等しくなければならない、といった使用上（または仕様上）の制約が必要であった。
【００１５】
ところで、従来の受信装置では、イコライザ回路７０の後段に正相出力信号ＯＵＴＰ及び逆相出力信号ＯＵＴＮを受信してラッチするデータラッチ回路が接続される（たとえば、特許文献１参照）。
【００１６】
図１２は、データラッチ回路の一例の構成を示す図である。
データラッチ回路９０は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）９１，９２，９３，９４とｎＭＯＳ９５，９６，９７，９８，９９を有している。
【００１７】
ｐＭＯＳ９１，９２のソースは電源端子ＶＤＤに接続され、ドレインは互いに接続されているとともに、ｐＭＯＳ９３のゲート及びｎＭＯＳ９６のゲート、ｎＭＯＳ９５のドレインに接続されている。また、ｐＭＯＳ９１のゲートにはクロック信号ＣＫが入力される。
【００１８】
ｐＭＯＳ９３，９４のソースは電源端子ＶＤＤに接続され、ドレインは互いに接続されているとともに、ｐＭＯＳ９２のゲート及びｎＭＯＳ９５のゲート、ｎＭＯＳ９６のドレインに接続されている。また、ｐＭＯＳ９４のゲートにはクロック信号ＣＫが入力される。
【００１９】
ｎＭＯＳ９７，９８のソースは互いに接続されているとともに、ｎＭＯＳ９９のドレインに接続されている。また、ｎＭＯＳ９７のゲートには前述したイコライザ回路７０の出力信号のうち正相出力信号ＯＵＴＰが入力され、ｎＭＯＳ９８のゲートには逆相出力信号ＯＵＴＮが入力される。
【００２０】
ｎＭＯＳ９９のソースは電源端子ＶＳＳと接続している。また、ゲートにはクロック信号ＣＫが入力される。
データラッチ回路９０の出力のうち正相のラッチ出力信号ＬＡＴＯＰは、ｐＭＯＳ９３，９４のドレインとｎＭＯＳ９６のドレイン間のノードから引き出され、逆相のラッチ出力信号ＬＡＴＯＮは、ｐＭＯＳ９１，９２のドレインとｎＭＯＳ９５のドレイン間のノードから引き出される。
【００２１】
このようなデータラッチ回路９０において、イコライザ回路７０の出力信号（正相出力信号ＯＵＴＰ及び逆相出力信号ＯＵＴＮ）がｎＭＯＳ９７，９８のゲートに入力されると、クロック信号ＣＫの立ち上がりでデータが、ｐＭＯＳ９２，９３、ｎＭＯＳ９５，９６で構成されるラッチ部に保持される。
【００２２】
但し、データが正しくラッチされるには、正相出力信号ＯＵＴＰか逆相出力信号ＯＵＴＮのいずれかの電圧レベルが、少なくともデータラッチ回路９０のｎＭＯＳ９７，９８がオンするしきい値より高くなくてはならない。そのため、全てのプロセス条件や動作条件で上記のような電圧レベルを確保できるように、前述のイコライザ回路７０の回路定数を合わせこむ必要がある。
【００２３】
しかし、そうすると、イコライザ回路７０の動作範囲（動作可能帯域）が限定され、必要な特性が得られないという問題がある。
たとえば、従来のイコライザ回路７０において、プルアップ抵抗７１，７２の抵抗値が製造ばらつきや温度変動で高くなると、正相出力信号ＯＵＴＰや逆相出力信号ＯＵＴＮの電圧が低くなる。このような場合を考慮して、データラッチ回路９０で保持可能な電圧レベルをイコライザ回路７０が出力するようにシミュレーションで回路定数を合わせこむ。
【００２４】
しかし、逆に抵抗が低くなった場合には、正相出力信号ＯＵＴＰや逆相出力信号ＯＵＴＮの電圧が高くなりすぎ、差動振幅が小さくなったり、データラッチ回路９０で保持するデータを判定するための判定感度のよい適切な電圧からずれてしまったりして、全体の特性が劣化するという問題があった。
【００２５】
この問題を解決する手段として、イコライザ回路７０の後段に差動増幅回路を接続したり、イコライザ回路７０にフィードバック回路を付加する方法がある。
図１３は、従来のイコライザ回路にフィードバック回路を付加した受信回路の一部を示す図である。
【００２６】
図８のイコライザ回路７０と同じ構成については同一符号を付している。フィードバック回路１００は、比較器１０１と抵抗１０２，１０３を有している。図のように正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＮの中心電圧を抵抗分割により得ており、中心電圧を比較器１０１の正相入力端子に入力し、逆相入力端子には参照電圧を入力している。そして、中心電圧と参照電圧との比較結果により、可変抵抗で表されているプルアップ抵抗７１ａ，７２ａを調整して、出力信号が適切な電圧レベルになるように調整している。
【００２７】
しかし、このようなフィードバック回路１００を設けることは、回路の複雑化、面積及び消費電流の増大につながるという問題があった。
なお、たとえば、特許文献２には、入力信号を監視する回路を設けて入力電圧の中心電圧（コモン電圧）が変化しても、ＭＯＳのゲート電圧を制御することで、利得が不安定になることを防止した増幅器が開示されている。
【特許文献１】特開２００３−３１８７２６号公報
【特許文献２】特開２００５−２６０２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記のように、従来のイコライザ回路では、ＰＣＩ−Ｅｘｐｒｅｓｓ規格のような中心電圧が０Ｖの入力信号に対応させようとすると、余分な回路を付加する必要があるとともに入力信号に制約が必要になってしまう。また、従来の受信回路は、イコライザ回路の後段のデータラッチ回路でデータを保持できるようにするための、シミュレーションによる回路定数の合わせこみが面倒であり、フィードバック回路や差動増幅回路などを追加する必要があったため回路規模の増加が問題となっている。
【００２９】
本発明はこのような点に鑑みてなされたものであり、中心電圧が０Ｖの入力信号の波形等化が可能であり、且つ、回路規模の小さい信号波形等化回路及びそのような信号波形等化回路を搭載した受信回路を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明者らは、波形等化対象の入力信号をソースに入力したトランジスタと、前記トランジスタのドレインとゲートに接続した抵抗と、該抵抗と該ゲート間の第１のノードに一方の端子を接続したキャパシタとを有する遅延回路と、前記ドレイン側に接続され、ドレイン−ソース電流を設定する電流設定部と、を具備し、前記電流設定部と前記抵抗との間の第２のノードの電位を出力信号として出力することを特徴とする信号波形等化回路を提案する。
【００３１】
上記の構成によれば、波形等化対象の入力信号は、トランジスタのゲートではなく、ソースに入力されることで、余計な回路を付加することなく中心電圧が０Ｖの入力信号に対応可能になり、遅延回路によって第２のノードから出力される出力信号の波形は整形される。
【００３２】
また、波形等化対象の入力信号をソースに入力したトランジスタと、前記トランジスタのドレインとゲートに接続した抵抗と、該抵抗と該ゲート間の第１のノードに一方の端子を接続したキャパシタとを有する遅延回路と、前記ドレイン側に接続され、ドレイン−ソース電流を設定する電流設定部と、を具備し、前記電流設定部と前記抵抗との間の第２のノードの電位を出力信号として出力することを特徴とする信号波形等化回路と、前記出力信号を保持し、前記出力信号を入力する入力段の回路が前記信号波形等化回路との間でカレントミラー回路を構成するデータラッチ回路と、を有することを特徴とする受信回路を提案する。
【００３３】
上記の構成によれば、波形等化対象の入力信号は、トランジスタのゲートではなく、ソースに入力されることで、余計な回路を付加することなく０Ｖ中心の入力信号に対応可能になり、遅延回路によって第２のノードから出力される出力信号の波形は整形されるとともに、データラッチ回路は出力信号を保持するとともに、波形等化回路の出力信号を入力する入力段の回路には、電流設定部で設定されたドレイン−ソース電流と同じ電流が流れる。
【発明の効果】
【００３４】
本発明の信号波形等化回路は、トランジスタのソースに入力信号を入力することで、余計な回路を付加することなく歪みのある０Ｖ中心の入力信号波形を整形することができる。このため、容量結合の中心電圧変換回路が不要になり、入力信号の制約がなくなるとともに、回路規模を縮小できる。
【００３５】
また、波形等化回路と、波形等化回路の後段のデータラッチ回路の入力段の回路との間でカレントミラー回路を構成するようにしたので、電流設定部において、データラッチ回路の入力段の回路に流したい電流を考慮した電流設定を行うことで、データラッチ回路でデータが正しくラッチできる電圧レベルを設定できる。これにより、回路定数の合わせこみが簡単になるとともに、フィードバック回路や差動増幅回路などを追加する必要がないため、回路規模を縮小できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態のイコライザ回路の構成を示す図である。
なお、ここでは、差動信号の一方の信号（正相入力信号ＩＮＰ）を整形するイコライザ回路１０を示している。
【００３７】
第１の実施の形態のイコライザ回路１０は、信号増幅用のｎＭＯＳ１１、遅延回路１２、定電流源１３を有している。
ｎＭＯＳ１１のソースには、正相入力信号ＩＮＰが入力されている。
【００３８】
遅延回路１２は、抵抗１２ａとキャパシタ１２ｂを有し、抵抗１２ａはｎＭＯＳ１１のゲートとドレイン間に接続されている。また、キャパシタ１２ｂは、抵抗１２ａとゲート間のノードＮＧに一方の端子を接続し、他方の端子には逆相入力信号ＩＮＮを入力している。
【００３９】
定電流源１３は、ｎＭＯＳ１１のドレイン側に接続され、ドレイン−ソース電流を設定する。具体的には、電源端子ＶＤＤからの電源電圧（以下電源電圧ＶＤＤと表記する）を受けて、定電流Ｉｒｅｆを発生する。定電流源１３は、たとえば、ＭＯＳＦＥＴを用いて実現できる。
【００４０】
イコライザ回路１０の出力信号（正相出力信号ＯＵＴＰ）は、定電流源１３と抵抗１２ａとの間のノードＮＯから引き出され、出力される。
図示を省略するが、差動信号の他方の信号（逆相入力信号ＩＮＮ）を整形するイコライザ回路の構成は、図１と同一である。正相入力信号ＩＮＰの代わりにｎＭＯＳ１１のソースに逆相入力信号ＩＮＮを入力し、キャパシタ１２ｂの他方の端子に逆相入力信号ＩＮＮの代わりに正相入力信号ＩＮＰを入力したものである。
【００４１】
以下図１のイコライザ回路１０の動作を説明する。
図２は、イコライザ回路の動作波形を示す図である。
横軸が時間Ｔ、縦軸が電圧Ｖである。
【００４２】
なお、図では、正相入力信号ＩＮＰの整形の様子とともに、逆相入力信号ＩＮＮの整形の様子も示している。
０Ｖ中心の正相入力信号ＩＮＰが、低周波の場合、ノードＮＧとノードＮＯの電位が等しくなり、ｎＭＯＳ１１のゲート電圧Ｖｇは、ドレイン−ソース間に常に定電流Ｉｒｅｆを流せる電圧になる。このとき、イコライザ回路１０は電圧シフト回路として機能し、正相出力信号ＯＵＴＰは、正相入力信号ＩＮＰがゲート電圧Ｖｇ分シフトした波形となる。
【００４３】
一方、正相入力信号ＩＮＰが“１”または“０”に切り替わるような高周波部分では、遅延回路１２の抵抗１２ａとキャパシタ１２ｂにより、ノードＮＧは正相入力信号ＩＮＰよりも電圧遷移が遅れ、正相出力信号ＯＵＴＰは正相入力信号ＩＮＰの電圧が増幅されて現われる。これにより、図２のように、歪んだ正相入力信号ＩＮＰの信号波形が整形される。すなわちイコライザとして機能する。
【００４４】
なお、伝送路による正相入力信号ＩＮＰの歪みの量に応じて、抵抗１２ａとキャパシタ１２ｂによる時定数を調整することによって、波形の整形の強度を変更することができる。
【００４５】
また、正相入力信号ＩＮＰの代わりに逆相入力信号ＩＮＮを、図１と同様の回路に入力することで、図２のような整形結果が得られる。
このように、第１の実施の形態のイコライザ回路１０によれば、０Ｖ中心の正相入力信号ＩＮＰをｎＭＯＳ１１のソースに入力するので、図１０に示したような容量結合の中心電圧変換回路が不要になる。これにより入力信号の制約がなくなり、回路規模も大幅に縮小される。
【００４６】
また、一般的にゲート入力よりもソース入力の方がｎＭＯＳの応答速度が速いため、高データレートの入力信号に対応できるという効果も期待できる。若しくは、同じデータレートの入力信号に対して、より大きな出力振幅を得られるので図１２で示したような後段のデータラッチ回路がデータ受信しやすくなる。そのため、後段に差動増幅回路を接続した場合にはそれが不要になる。
【００４７】
また、定電流Ｉｒｅｆとして必要な電流は比較的少なく、従来と比べて消費電流も少なくすることができる。
さらに、図１２で示したようなデータラッチ回路の入力段の回路とカレントミラー回路を構成しているので、回路定数の合わせこみも簡単になる。
【００４８】
図３は、受信回路の概略の構成を示す図である。
受信回路２０は差動信号を入力しており、正相入力信号ＩＮＰの信号波形をイコライザ回路１０ａで整形し、逆相入力信号ＩＮＮの信号波形をイコライザ回路１０ｂで整形する。イコライザ回路１０ａ，１０ｂの構成は図１で示した通りである。データラッチ回路２１は、イコライザ回路１０ａ，１０ｂから出力された正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮを入力してクロック信号ＣＫに同期してラッチする。そして、正相のラッチ出力信号ＬＡＴＯＰ、逆相のラッチ出力信号ＬＡＴＯＮを出力する。
【００４９】
データラッチ回路２１の詳細は、図１２に示した通りである。このような受信回路２０において、イコライザ回路１０ａ，１０ｂから出力される正相出力信号ＯＵＴＰ及び逆相出力信号ＯＵＴＮを入力する入力段の回路部と、イコライザ回路１０ａ，１０ｂがカレントミラー回路を構成する。すなわち、データラッチ回路２１のｎＭＯＳ（図１２ではｎＭＯＳ９７，９８）には、ドレイン−ソース電流がイコライザ回路１０ａ，１０ｂのｎＭＯＳ（図１ではｎＭＯＳ１１）と同じ定電流Ｉｒｅｆとなるようなゲート電圧が印加される。
【００５０】
したがって、データラッチ回路２１のｎＭＯＳに流したい電流を考慮した定電流Ｉｒｅｆを設定するだけで、データラッチ回路２１でデータがラッチできる電圧レベルを設定できる。これにより、回路定数を決めるシミュレーション時の負荷を減らすことが可能となる。
【００５１】
図４は、第２の実施の形態のイコライザ回路の構成を示す図である。
なお、ここでは、差動信号の一方の信号（正相入力信号ＩＮＰ）を整形するイコライザ回路３０を示している。また、図１と同じ構成要素については同一符号としている。
【００５２】
第２の実施の形態のイコライザ回路３０は、第１の実施の形態のイコライザ回路１０と異なり、正相出力信号ＯＵＴＰが引き出されるノードＮＯと、ｎＭＯＳ１１のドレインとの間に抵抗３１を有している。
【００５３】
イコライザ回路３０は、正相入力信号ＩＮＰの中心電圧がノイズなどによって０Ｖより下がった場合には、前述したデータラッチ回路のｎＭＯＳに流れる電流を保証するために、抵抗３１を挿入したものである。抵抗３１の値や定電流Ｉｒｅｆの値は、想定されるノイズの量に応じて調整すればよい。
【００５４】
これにより、正相出力信号ＯＵＴＰの電圧は、抵抗３１と定電流Ｉｒｅｆとの積の分だけ高くなり、ノイズの影響を補正した出力波形が得られる。
なお、上記のイコライザ回路３０において、正相入力信号ＩＮＰと逆相入力信号ＩＮＮとを入れ替えることで、逆相入力信号ＩＮＮに対しても同様にノイズの影響を補正した出力波形が得られる。
【００５５】
図５は、第３の実施の形態のイコライザ回路の構成を示す図である。
第２の実施の形態のイコライザ回路３０と同じ構成要素については同一符号としている。
【００５６】
第３の実施の形態のイコライザ回路４０は、第１及び第２の実施の形態のイコライザ回路１０，３０と異なり、定電流源１３の代わりに抵抗４１を用いている。
第１及び第２の実施の形態のイコライザ回路１０，３０のように、ドレイン−ソース電流を設定するために定電流源１３を用いると、正相出力信号ＯＵＴＰの電圧振幅は正相入力信号ＩＮＰと同じになり、イコライザとして最も良好な特性が得られる。しかし、通常電流源はＭＯＳＦＥＴのゲートに一定電圧を与えたもので構成するが、その場合、電流源として使用可能な電圧の上限がある。
【００５７】
図６は、正相出力信号ＯＵＴＰの電圧と出力電流との関係を示すグラフである。（Ａ）がＭＯＳＦＥＴによる電流源負荷を用いた場合、（Ｂ）が抵抗負荷を用いた場合を示している。
【００５８】
いずれも横軸が正相出力信号ＯＵＴＰの電圧Ｖであり、縦軸が出力電流Ｉを表している。
図６（Ａ）のように電流源を用いた場合、正相出力信号ＯＵＴＰの電圧Ｖは上限を超えて電源電圧ＶＤＤに近づくと、出力電流Ｉの電圧依存が非線形になる。これにより、出力波形が歪む。そのため、電源電圧が低い場合や、正相入力信号ＩＮＰの中心電圧がノイズなどで高くなる場合にイコライザ特性を劣化させることがある。
【００５９】
一方、電源端子ＶＤＤに接続した抵抗４１による負荷を用いることで、電源電圧ＶＤＤに向けて出力電流Ｉが０に線形に減少する特性を示すようになり、全ての電圧Ｖの範囲で波形の歪みを防止することができる。
【００６０】
なお、第１の実施の形態と同様に、抵抗３１はなくともよい。
また、上記のイコライザ回路４０において、正相入力信号ＩＮＰと逆相入力信号ＩＮＮとを入れ替えることで、逆相出力信号ＯＵＴＮが広い電圧範囲で変化するような場合でも波形の歪みを防止することができる。
【００６１】
なお、上記の第１乃至第３の実施の形態のイコライザ回路１０，３０，４０において、遅延回路１２のキャパシタ１２ｂの端子の一方に逆相入力信号ＩＮＮを入力しているが、逆相入力信号ＩＮＮの代わりにＧＮＤ（接地電位）のような定電圧に固定してもよい。この場合でも正相入力信号ＩＮＰが“１”または“０”に切り替わるような高周波部分では、遅延回路１２の抵抗１２ａとキャパシタ１２ｂにより、ノードＮＧは正相入力信号ＩＮＰよりも電圧遷移が遅れ、正相出力信号ＯＵＴＰは正相入力信号ＩＮＰの電圧が増幅されて現れる。その場合、キャパシタ１２ｂの容量値（すなわち容量の面積）を２倍にすると、入力信号ＩＮＰに対する出力信号ＯＵＴＰの動作波形は図２と同様になる。この構成のイコライザ回路を用いて図３の受信回路を構成すると、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮをキャパシタ１２ｂに接続する必要がないため、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの寄生容量は小さくなる。
【００６２】
また、遅延回路１２の時定数を制御信号で可変するようにしてもよい。
図７は、時定数を変更可能な遅延回路の一例の構成を示す図である。
第１の実施の形態のイコライザ回路１０における遅延回路１２と同一の構成要素については同一符号としている。
【００６３】
図１の遅延回路１２と異なり、遅延回路５０は、ノードＮＧに複数のキャパシタ１２ｂ−１，１２ｂ−２，・・・，１２ｂ−ｎを並列に接続しており、それぞれに直列にスイッチ用のｎＭＯＳ１２ｃ−１，１２ｃ−２，・・・，１２ｃ−ｎを接続している。ｎＭＯＳ１２ｃ−１〜１２ｃ−ｎの他方の端子は互いに接続されて、逆相入力信号ＩＮＮ（ＧＮＤとしてもよい）が入力される。
【００６４】
このような遅延回路５０では、ｎＭＯＳ１２ｃ−１〜１２ｃ−ｎのオンオフをそれぞれのゲートに入力される制御信号Ｓｇ１，Ｓｇ２，・・・，Ｓｇｎで制御することで、有効にするキャパシタの数を変更することができる。すなわち時定数を可変できる。
【００６５】
以上、第１乃至第３の実施の形態について説明してきたが、本発明は上記の実施の形態に限定されるものではない。
【図面の簡単な説明】
【００６６】
【図１】第１の実施の形態のイコライザ回路の構成を示す図である。
【図２】イコライザ回路の動作波形を示す図である。
【図３】受信回路の概略の構成を示す図である。
【図４】第２の実施の形態のイコライザ回路の構成を示す図である。
【図５】第３の実施の形態のイコライザ回路の構成を示す図である。
【図６】正相出力信号ＯＵＴＰの電圧と出力電流との関係を示すグラフである。
【図７】時定数を変更可能な遅延回路の一例の構成を示す図である。
【図８】従来のイコライザ回路の例を示す図である。
【図９】従来のイコライザ回路の動作波形を示す図である。
【図１０】イコライザ回路の前段に中心電圧変換回路を有する受信回路の一部を示す図である。
【図１１】中心電圧変換回路で中心電圧を引き上げた場合の中心電圧変換回路の出力信号の様子を示す図である。
【図１２】データラッチ回路の一例の構成を示す図である。
【図１３】従来のイコライザ回路にフィードバック回路を付加した受信回路の一部を示す図である。
【符号の説明】
【００６７】
１０  イコライザ回路
１１  ｎＭＯＳ
１２  遅延回路
１２ａ  抵抗
１２ｂ  キャパシタ
１３  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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