(57)【特許請求の範囲】
【請求項１】
外部から与えられるパワーダウン指令信号を２値化する入力回路と、
前記入力回路により２値化されたパワーダウン指令信号がアクティブレベルであるとき、当該半導体集積回路を消費電力の少ないパワーダウン状態に移行させるパワーダウン制御信号をアクティブレベルとするパワーダウン制御回路と、
当該半導体集積回路の外部にエラー検出信号を出力する出力端子に一端が接続され、ＯＮ状態とされることにより前記エラー検出信号をアクティブレベルとするスイッチング素子と、
前記パワーダウン制御信号を所定時間だけ遅延させる遅延回路と、
前記遅延回路により遅延されたパワーダウン制御信号が非アクティブレベルであり、かつ、当該半導体集積回路において発生したエラーを検出したとき、前記スイッチング素子をＯＮ状態として前記出力端子から出力するエラー検出信号をアクティブレベルとし、前記遅延回路により遅延されたパワーダウン制御信号がアクティブレベルであるとき、前記スイッチング素子をＯＦＦ状態とするエラー検出回路とを具備する半導体集積回路を複数具備し、
前記複数の半導体集積回路が出力する各エラー検出信号のワイヤードＯＲを前記パワーダウン指令信号として前記複数の半導体集積回路の前記入力回路に与え、
前記複数の半導体集積回路のいずれかのスイッチング素子がＯＮ状態となってエラー検出信号がアクティブレベルとなる過程において、該エラー検出信号が前記複数の半導体集積回路の各入力回路の閾値のばらつき範囲の上限および下限間を通過するための所要時間に比べて、前記複数の半導体集積回路の各遅延回路の遅延時間を長くしたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エラー検出機能およびパワーダウン機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
電子機器においてフェイルセーフ機能を実現するために、電子機器に組み込まれる半導体集積回路にエラー検出回路が設けられることが多い。このエラー検出回路は、例えば半導体集積回路が発熱して高温になったり、半導体集積回路やその負荷に過電流が流れた場合に、半導体集積回路外部へエラー検出信号を出力する回路である。電子機器に設けられたホストプロセッサは、このようなエラー検出信号が半導体集積回路から出力された場合に、その半導体集積回路に対する電源供給を断つ等の措置を取る。これにより半導体集積回路やその負荷の破壊といった致命的な被害の発生が防止される。この種のフェイルセーフ機能を有する半導体集積回路の一例としては、特許文献１に開示された半導体集積回路がある。
【０００３】
また、半導体集積回路の中には、パワーダウン制御回路を備えたものがある。これは、外部からパワーダウン指令が与えられた場合に、半導体集積回路の動作クロックを停止させたり、消費電力の大きな回路を停止させたり、半導体集積回路の出力トランジスタをＯＦＦ状態にすることにより、半導体集積回路を消費電力の少ないパワーダウン状態に移行させる回路である。
【０００４】
このようなパワーダウン制御回路を半導体集積回路に設ける主たる目的は、勿論、半導体集積回路に無駄な電力消費をさせないことにある。しかし、半導体集積回路の構成によっては、パワーダウン状態への移行が、発熱や過電流の発生といったエラーが発生した場合に半導体集積回路や負荷への被害が拡大するのを食い止める被害拡大防止策となることが多い。このため、電子機器においてフェイルセーフ機能を実現するために、エラー検出回路とパワーダウン制御回路とを連動させる構成が採用される場合がある。すなわち、半導体集積回路におけるエラー検出信号の出力端子とパワーダウン指令信号の入力端子とを結ぶ信号伝達経路を半導体集積回路の外部に設けるのである。このような構成によれば、半導体集積回路において発熱や過電流の発生といったエラーが発生し、エラー検出回路がエラー検出信号を出力した場合に、これがパワーダウン指令信号としてパワーダウン制御回路に与えられる。従って、ホストプロセッサを介することなく、エラー発生に起因した被害の拡大を防止することができる。
【特許文献１】特表２００３−５０６９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、エラー検出回路とパワーダウン制御回路とを備えた複数の半導体集積回路を電子機器に搭載するような場合がある。また、このような電子機器において、複数の半導体集積回路の中の少なくとも１つの半導体集積回路のエラー検出回路がエラー検出信号を出力した場合に、全ての半導体集積回路をパワーダウン状態に移行させたい場合がある。このような要求を満たすための半導体集積回路およびそれを用いた電子機器の構成として、例えば図３に示すようなものが考えられる。
【０００６】
図３に示す例において、電子機器には、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄが搭載されている。半導体集積回路１０Ａは、エラー検出回路１１と、スイッチング素子としてのＮチャネル電界効果トランジスタ１２と、インバータ１３と、パワーダウン制御回路１４とを有している。ここで、Ｎチャネル電界効果トランジスタ１２は、ソースが接地されており、エラー検出信号ＥＲＮを出力する半導体集積回路１０Ａの出力端子にドレインが接続されており、オープンドレイン型出力回路を構成している。エラー検出回路１１は、半導体集積回路１０Ａにおいてエラーを検出したときにＮチャネル電界効果トランジスタ１２をＯＮ状態とし、Ｎチャネル電界効果トランジスタ１２から半導体集積回路１０Ａの外部に出力するエラー検出信号ＥＲＮをアクティブレベル（Ｌレベル）とする。
【０００７】
インバータ１３は、半導体集積回路１０Ａの外部からパワーダウン指令信号ＰＤＮを受け取ってパワーダウン制御回路１４に引き渡す入力回路としての役割を果たす。このインバータ１３は、入出力伝達特性がヒステリシス特性を有している。すなわち、パワーダウン指令信号ＰＤＮが電源電圧ＶＤＤから接地レベルに向けて立ち下がる過程では、パワーダウン指令信号ＰＤＮが例えば閾値ＶＬａを下回るときにインバータ１３の出力信号がＬレベルからＨレベルに立ち上がるが、パワーダウン指令信号ＰＤＮが接地レベルから電源電圧ＶＤＤに向けて立ち上がる過程では、パワーダウン指令信号ＰＤＮが閾値ＶＬａよりも高い閾値ＶＨａを上回るときにインバータ１３の出力信号がＨレベルからＬレベルに立ち下がる。
【０００８】
パワーダウン制御回路１４は、インバータ１３の出力信号がアクティブレベル（Ｈレベル）になったとき半導体集積回路１０Ａ内のパワーダウン制御の対象となる各部に送るパワーダウン制御信号をアクティブレベルとし、インバータ１３の出力信号が非アクティブレベル（Ｌレベル）になったときこのパワーダウン制御信号を非アクティブレベルとする。このパワーダウン制御の対象には、エラー検出回路１１も含まれる。エラー検出回路１１は、パワーダウン制御信号がアクティブレベルであるときには、Ｎチャネル電界効果トランジスタ１２を強制的にＯＦＦ状態とし、パワーダウン制御信号が非アクティブレベルであるときには、エラーの検出の有無に応じてＮチャネル電界効果トランジスタ１２のＯＮ／ＯＦＦ切り換えを行う。
【０００９】
以上、半導体集積回路１０Ａを例に構成を説明したが、他の半導体集積回路１０Ｂ、１０Ｃ、１０Ｄにも、半導体集積回路１０Ａのものと同様なエラー検出回路１１と、Ｎチャネル電界効果トランジスタ１２と、インバータ１３と、パワーダウン制御回路１４が設けられている（図示略）。
【００１０】
そして、図３に例示する電子機器では、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのエラー検出信号ＥＲＮの出力端子が共通接続され、この共通接続点と電源電圧ＶＤＤの電源との間にプルアップ抵抗２１が介挿され、ワイヤードＯＲ回路が構成されている。また、エラー検出信号ＥＲＮの各出力端子の共通接続点と接地線との間にはキャパシタ２２が介挿されている。そして、ワイヤードＯＲ回路の出力端子、すなわち、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのエラー検出信号ＥＲＮの各出力端子の共通接続点が半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのパワーダウン指令信号ＰＤＮの各入力端子に接続されている。
【００１１】
このような構成によれば、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのいずれかのエラー検出回路１１がそのＮチャネル電界効果トランジスタ１２をＯＮ状態にすると、エラー検出信号ＥＲＮがアクティブレベルに変化し、このエラー検出信号ＥＲＮがパワーダウン指令信号ＰＤＮとして半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄに与えられる。従って、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄの各インバータ１３の閾値（半導体集積回路１０Ａの閾値ＶＬａに相当するもの）が一致していれば、全ての半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄが一斉にパワーダウン状態に移行する。しかし、半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄには、製造ばらつきがあるため、各半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのインバータ１３の閾値を一致させるのは困難である。このため、図３に示す構成では、エラー検出信号ＥＲＮの発生に伴うパワーダウン制御の動作が不安定なものになるという問題が生じる。
【００１２】
図４はこの不安定なパワーダウン制御の動作例を示す波形図である。この例では、半導体集積回路１０Ａのエラー検出回路１１がエラーを検出し、Ｎチャネル電界効果トランジスタ１２をＯＮ状態とし、エラー検出信号ＥＲＮを立ち下げている。図示の例では、このエラー検出信号ＥＲＮが半導体集積回路１０Ａのインバータ１３の閾値ＶＬａを下回ったとき、半導体集積回路１０Ａのパワーダウン制御回路１４は、半導体集積回路１０Ａ内の各部に送るパワーダウン制御信号をアクティブレベルとし、半導体集積回路１０Ａをパワーダウン状態に移行させている。そして、パワーダウン制御信号がアクティブレベルとなることにより、エラー検出回路１１は、Ｎチャネル電界効果トランジスタ１２をＯＦＦ状態とする。このため、プルアップ抵抗２１を介したキャパシタ２２の充電が始まり、エラー検出信号ＥＲＮは、プルアップ抵抗２１の抵抗値とキャパシタ２２の容量値を乗じた時定数に応じた速度で上昇してゆく。そして、エラー検出信号ＥＲＮが半導体集積回路１０Ａのインバータ１３の閾値ＶＨａを上回ったとき、半導体集積回路１０Ａのパワーダウン制御回路１４は、パワーダウン制御信号を非アクティブレベルとし、半導体集積回路１０Ａを通常の動作状態に復帰させる。このように、半導体集積回路１０Ａは、エラー検出信号ＥＲＮが閾値ＶＬａを下回った後、閾値ＶＨａに上昇するまでの期間、パワーダウン状態となる。
【００１３】
しかしながら、図４に示す例では、半導体集積回路１０Ｂのインバータ１３の閾値ＶＬｂが半導体集積回路１０Ａのインバータ１３の閾値ＶＬａよりも低い。そして、エラー検出信号ＥＲＮは、閾値ＶＬａを下回った後、閾値ＶＬｂに到達することなく、電源電圧ＶＤＤに向けて上昇する。このため、半導体集積回路１０Ｂでは、インバータ１３の出力信号が非アクティブレベル（Ｌレベル）のまま変化せず、パワーダウン状態への移行は行われない。以上、半導体集積回路１０Ｂを例に説明したが、半導体集積回路１０Ｃ、１０Ｄのインバータ１３の閾値（閾値ＶＬａに相当するもの）が閾値ＶＬａよりも低い場合には、半導体集積回路１０Ｃ、１０Ｄでもパワーダウン状態への移行は行われない。
【００１４】
この発明は、以上説明した事情に鑑みてなされたものであり、複数の半導体集積回路が出力するエラー検出信号のワイヤードＯＲを取って各半導体集積回路にパワーダウン指令信号として供給するようにした場合に、各半導体集積回路を安定してパワーダウン状態に移行させることを可能にする技術的手段を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明は、外部から与えられるパワーダウン指令信号を２値化する入力回路と、前記入力回路により２値化されたパワーダウン指令信号がアクティブレベルであるとき、当該半導体集積回路を消費電力の少ないパワーダウン状態に移行させるパワーダウン制御信号をアクティブレベルとするパワーダウン制御回路と、当該半導体集積回路の外部にエラー検出信号を出力する出力端子に一端が接続され、ＯＮ状態とされることにより前記エラー検出信号をアクティブレベルとするスイッチング素子と、前記パワーダウン制御信号を所定時間だけ遅延させる遅延回路と、前記遅延回路により遅延されたパワーダウン制御信号が非アクティブレベルであり、かつ、当該半導体集積回路において発生したエラーを検出したとき、前記スイッチング素子をＯＮ状態として前記出力端子から出力するエラー検出信号をアクティブレベルとし、前記遅延回路により遅延されたパワーダウン制御信号がアクティブレベルであるとき、前記スイッチング素子をＯＦＦ状態とするエラー検出回路とを具備することを特徴とする半導体集積回路を提供する。
【００１６】
かかる発明によれば、複数の半導体集積回路が出力するエラー検出信号のワイヤードＯＲを取って各半導体集積回路にパワーダウン指令信号として供給するようにした場合に、いずれかの半導体集積回路のエラー検出回路がスイッチング素子をＯＮ状態にすると、エラー検出信号が非アクティブレベルからアクティブレベルに向かう方向に変化し、各半導体集積回路に与えられるパワーダウン指令信号も非アクティブレベルからアクティブレベルに向けて変化する。ここで、スイッチング素子をＯＮ状態にしてエラー検出信号を非アクティブレベルからアクティブレベルに向けて変化させた半導体集積回路では、入力回路により２値化されたパワーダウン指令信号がアクティブレベルになったのを検知して、パワーダウン制御回路がパワーダウン制御信号をアクティブレベルとし、パワーダウン状態への移行を行わせる。しかし、エラー検出回路には、パワーダウン制御回路から出力されたパワーダウン制御信号が遅延回路により遅延されて届く。従って、パワーダウン指令信号が入力回路の閾値を横切ってから、エラー検出回路がスイッチング素子をＯＦＦ状態にするまでの間に遅延回路の遅延時間相当の遅れが生じ、この間に、パワーダウン指令信号（エラー検出信号）は非アクティブレベルからアクティブレベルに向う方向の変化を継続する。そして、遅延回路の遅延時間が十分に長い場合には、パワーダウン指令信号（エラー検出信号）を２値化する入力回路の閾値が複数の半導体集積回路間でばらついたとしても、パワーダウン指令信号（エラー検出信号）は全ての半導体集積回路の入力回路の閾値を横切る。従って、全ての半導体集積回路において、パワーダウン状態への移行が行われる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である半導体集積回路を複数用いた電子機器の構成例を示す回路図である。図１において、半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’は、いずれも本実施形態による半導体集積回路である。前掲図３の構成と同様、図１に示す電子機器では、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が出力するエラー検出信号ＥＲＮのワイヤードＯＲが取られ、パワーダウン指令信号ＰＤＮとして各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’に与えられる。
【００１８】
本実施形態による半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’と、前掲図３の半導体集積回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄとの相違点は、前者のものには、後者のものにはない遅延回路１５が設けられている点にある。この遅延回路１５は、パワーダウン制御回路１４から出力されるパワーダウン制御信号のうちエラー検出回路１１宛てのものを所定の遅延時間ｔｄだけ遅延させてエラー検出回路１１に与えるものである。
【００１９】
図２は本実施形態の動作例を示す波形図である。この動作例では、前掲図３と同様、半導体集積回路１０Ａ’のエラー検出回路１１がエラーを検出し、Ｎチャネル電界効果トランジスタ１２をＯＮ状態とし、エラー検出信号ＥＲＮを立ち下げている。そして、エラー検出信号ＥＲＮが半導体集積回路１０Ａのインバータ１３の閾値ＶＬａを下回ったとき、インバータ１３の出力信号がＨレベルとなり、半導体集積回路１０Ａ’のパワーダウン制御回路１４は、半導体集積回路１０Ａ’内の各部に送るパワーダウン制御信号をアクティブレベルとし、半導体集積回路１０Ａ’をパワーダウン状態に移行させている。
【００２０】
しかし、エラー検出回路１１宛てのパワーダウン制御信号は遅延回路１５によって遅延時間ｔｄだけ遅延されてエラー検出回路１１に届く。エラー検出回路１１は、この遅延回路１５によって遅延されたパワーダウン制御信号がアクティブレベルになったとき、Ｎチャネル電界効果トランジスタ１２をＯＦＦ状態とする。このため、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）が半導体集積回路１０Ａ’のインバータ１３の閾値ＶＬａを下回って、インバータ１３の出力信号がアクティブレベル（Ｈレベル）になったことをパワーダウン制御回路１４が検知してから、エラー検出回路１１がＮチャネル電界効果トランジスタ１２をＯＦＦ状態にするまでの間に遅延回路１５の遅延時間ｔｄ相当の遅れが生じ、この間に、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）は非アクティブレベル（Ｈレベル）からアクティブレベル（Ｌレベル）に向けての変化を継続する。
【００２１】
従って、遅延時間ｔｄが十分に長ければ、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）を２値化してパワーダウン制御回路１４に引き渡すインバータ１３の閾値が各半導体集積回路１０Ａ’〜１０Ｄ’間においてばらついたとしても、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）は全ての半導体集積回路１０Ａ’〜１０Ｄ’のインバータ１３の閾値を横切る。このため、全ての半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’においてパワーダウン状態への移行が行われる。
【００２２】
図２に示す例では、半導体集積回路１０Ｂ’のインバータ１３の閾値ＶＬｂが半導体集積回路１０Ａ’の閾値ＶＬａよりも低い。そして、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）が半導体集積回路１０Ａ’のインバータ１３の閾値ＶＬａを下回った後、遅延時間ｔｄの間に、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）が半導体集積回路１０Ｂ’のインバータ１３の閾値ＶＬｂを下回る様子が示されている。半導体集積回路１０Ｂ’は、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）が低下してインバータ１３の閾値ＶＬｂを下回った時点から、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）が上昇してインバータ１３の閾値ＶＨｂ（＞ＶＬｂ）を上回る時点までの間、パワーダウン状態となる。図示は省略したが、他の半導体集積回路１０Ｃ’、１０Ｄ’のインバータ１３の閾値（閾値ＶＬａに相当するもの）が半導体集積回路１０Ａ’の閾値ＶＬａよりも低い場合についても同様である。
【００２３】
本実施形態では、半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’のいずれがエラー検出信号ＥＲＮを非アクティブレベルからアクティブレベルに向けて変化させたとしても、全ての半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’をパワーダウン状態に移行させる必要がある。そのためには、製造ばらつきが存在する場合における全ての半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’のインバータ１３の閾値（閾値ＶＬａに相当するもの）のばらつきの範囲を求め、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）がこのインバータ１３の閾値のばらつき範囲の上限に達してから下限に到達するまでの時間に比べて、遅延回路１５の遅延時間ｔｄを長くすればよい。インバータ１３の閾値のばらつきの範囲や、パワーダウン指令信号ＰＤＮ（エラー検出信号ＥＲＮ）がインバータ１３の閾値のばらつき範囲の上限に達してから下限に到達するまでの時間は、例えばシミュレーション等により求めることが可能である。
【００２４】
以上説明したように、本実施形態によれば、、複数の半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が出力するエラー検出信号ＥＲＮのワイヤードＯＲを取って各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’にパワーダウン指令信号ＰＤＮとして供給するようにした場合に、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’を安定してパワーダウン状態に移行させることができる。
【００２５】
以上、この発明の一実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００２６】
（１）上記実施形態では、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が受け取るパワーダウン指令信号ＰＤＮをローアクティブの入力信号とし、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が出力するエラー検出信号ＥＲＮもローアクティブの出力信号とした。しかし、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が受け取るパワーダウン指令信号ＰＤＮをハイアクティブの入力信号とし、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’が出力するエラー検出信号ＥＲＮもハイアクティブの出力信号としてもよい。この場合、エラー検出回路１１がＯＮ／ＯＦＦ切り換えを行うスイッチング素子をＰチャネル電界効果トランジスタとし、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’の各Ｐチャネル電界効果トランジスタの各ソースを電源電圧ＶＤＤに固定し、各ドレインを半導体集積回路の外部において共通接続し、この共通接続点と接地線との間にプルダウン抵抗を介挿して、ワイヤードＯＲ回路を構成し、このワーヤードＯＲ回路の出力信号をパワーダウン指令信号として各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’に与えればよい。
【００２７】
（２）上記実施形態では、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’を電界効果トランジスタにより構成したが、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’をバイポーラトランジスタにより構成してもよい。
【００２８】
（３）上記実施形態では、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’において、パワーダウン指令信号ＰＤＮを２値化する入力回路として２つの閾値を有するヒステリシス特性を有するインバータ１３を採用し、パワーダウン指令信号ＰＤＮが低下して、低い閾値を下回ったときに、パワーダウン状態に移行させ、パワーダウン指令信号が上昇して高い閾値を上回ったときに、パワーダウン状態から通常の状態に復帰させるようにした。しかし、パワーダウン状態から通常の状態に復帰させるトリガとして、パワーダウン指令信号ＰＤＮ以外の信号を各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’に与えるようにしてもよい。この場合、各半導体集積回路１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’において、パワーダウン指令信号ＰＤＮを２値化する入力回路はヒステリシス特性を持たない通常のインバータ等でもよい。
【図面の簡単な説明】
【００２９】
【図１】この発明の一実施形態である半導体集積回路を複数用いた電子機器の構成例を示す回路図である。
【図２】同電子機器の動作例における各部の波形を示す波形図である。
【図３】エラー検出回路とパワーダウン制御回路を備えた半導体集積回路を複数有し、各半導体集積回路のエラー検出回路が出力するエラー検出信号のワイヤードＯＲを取り、プルダウン指令信号として各半導体集積回路のパワーダウン制御回路に与えるようにした電子機器の構成例を示す回路図である。
【図４】図３に示す電子機器においてパワーダウン状態への移行が不安定になる動作例を示す波形図である。
【符号の説明】
【００３０】
１０Ａ’、１０Ｂ’、１０Ｃ’、１０Ｄ’……半導体集積回路、１１……エラー検出回路、１２……Ｎチャネル電界効果トランジスタ、１３……インバータ、１４……パワーダウン制御回路、１５……遅延回路、２１……プルアップ抵抗、２２……キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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