(57)【特許請求の範囲】
【請求項１】
（ａ）二つの主面の一方の主面に能動的及び／又は受動的電子デバイスと一以上の接合パッドとを有する第１平面基板を設けるステップと、
（ｂ）前記第１平面基板の前記一方の主面を、テンポラリーボンド層によってキャリアに付着するステップと、
（ｃ）前記第１平面基板の他方の主面を、硬化可能な高分子接着剤層を備えた第２基板に付着するステップと、
（ｄ）前記高分子接着剤層を部分的に硬化するステップと、
（ｅ）前記第１平面基板を前記キャリアから分離するように、前記第１平面基板から前記テンポラリーボンド層を分離するステップと、
（ｆ）前記高分子接着剤層を硬化するステップと、
（ｇ）前記能動的及び／又は受動的電子デバイスと、前記接合パッドを介して外部へインターコネクトするための３次元インターコネクションを形成するステップであって、前記第１平面基板は、外部への３次元インターコネクションを形成する前記第２基板と平行である、ステップと、
を含み、
前記第１平面基板としての役割を果たす第３基板と、前記ステップ（ｃ）で第２基板の役割を果たす前記第１平面基板及び前記第２基板を含むユニットと、について前記ステップ（ａ）からステップ（ｇ）を繰り返す、第１平面基板を第２基板に転写する方法。
【請求項２】
前記３次元インターコネクションを形成するステップは、スタッドを形成することを含む、請求項１に記載の方法。
【請求項３】
前記スタッドの形成は、めっきによる、請求項２に記載の方法。
【請求項４】
前記３次元インターコネクションを形成するステップは、前記接合パッドを金属化層によって前記スタッドと接続させることを含む、請求項２又は３に記載の方法。
【請求項５】
前記付着ステップの前に硬化可能な前記高分子接着剤層を前記第２基板に設ける、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記第１平面基板を薄層化するステップを、前記付着ステップの後であって、前記分離ステップの前にさらに設けてなる請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第１平面基板の前記一つの主面に微小溝を形成し、キャリアに付着する前にそれを通じて部分的に伸ばすステップと、
前記付着ステップの後であって、微小溝まで分離するステップの前に前記第１平面基板を薄層化するステップと、をさらに設けてなる請求項１から５のいずれか一項に記載の方法。
【請求項８】
前記薄くされた第１平面基板は、３〜５０μｍ、好ましくは５〜２５μｍの厚さである請求項６又は７に記載の方法。
【請求項９】
前記テンポラリーボンド層は、溶剤での除去が可能な層、加熱除去可能な層及び光照射での除去が可能な層からなる群より選択された少なくとも一つの層を含むことよりなる請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第１平面基板は、半導体基板を含んでなる請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記高分子接着剤層はＢＣＢである請求項１から１０のいずれか一項に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、極薄基板、特に、能動デバイスを含む半導体基板の転写方法及び該転写方法を用いた多層薄膜デバイスの製造方法に関する。
【０００２】
（背景技術）
集積回路や半導体チップの集積密度を増すために、多数の不動態化したデバイスチップを接着して積層化したいわゆる「キューブ」を形成することは知られている。従来、これらのデバイスは、チップの層に垂直なキューブの側面の一つを介して接続されている。そのような公知の接続方法の一つがヨーロッパ特許公報第631310号に開示されており、これを図１に示す。それによれば、複数のチップを接着してなるキューブ１は、当該チップの層に垂直なキューブの側面の一つに接続部を設けている。側面での接続部は、キャリア２の出力ピン３に接続している。このキューブは、以下の方法により作成される。集積回路チップは、ウエハの上面に形成される。次に、高分子接着物質をチップ全体の上面に施与する。その後、ウエハはさいの目に切断し、得られた複数の集積回路チップを接着剤で互いに結合することで積層化する。その結果、キューブ構造は、積層中の各層がチップとそのチップ用のキャリア（半導体ウエハ）の両方を含むので、むしろ嵩高である。
【０００３】
３次元メモリパッケージは、ロバート・バーンズ(Robert Burns)、ウォーレン・チェーズ(Warren Chase)、ディーン・フリュー(Dean Frew)らの「Utilising three-dimensional memory packaging and silicon on silicon technology for next generation recording devices(次世代記録デバイス用３次元メモリパッケージとシリコン積層技術の利用)」（ＩＣＭＣＭ議事録(ICMCM Proceedings)、1992、第３４−４０頁）の論文により知られている。この公知のデバイスを図２に概略的に示すが、ハンダでＸ、Ｙワイヤないし「ルーティング(routing)」６、７と接続した３Ｄメモリ５と、シリコン基板１１の上に構築されるＭＣＭ基板の接地及びソースポテンシャル８、９とからなる。ヨーロッパ特許公報第631310号に開示されている公知デバイスと同様に、３Ｄメモリ５の各層は基板１０に垂直に積層されているので、完成品としては基板１０に垂直な方向に相当の空間を占めている。
【０００４】
半導体パッケージ積層モジュールはヨーロッパ特許公報EP 729184号に開示されており、大規模集積回路（ＬＳＩ）が、配線導体が形成されているセラミック製キャリア基板ないしフレキシブルキャリアフィルム上に微細バンプを介して載置されている。そのような複数のキャリア基板ないしキャリアフィルムは、配線導体と電気的に接続されているホールを介してバンプにより互いに接続されて、３次元積層モジュールを構成している。この積層体も、各層がキャリア層とチップとを含むことから厚いために相当の空間を占めている。さらに、接続部は、基板に垂直なチップの層が構成するキューブの一側面に設けられている。
【０００５】
上記デバイスは、比較的厚い層で形成されていることから、キューブパッケージが嵩高であるのみならず、その熱特性が悪影響を受けるなどの問題を抱えている。
【０００６】
極薄基板の取扱い、特に、半導体用シリコン等の半導体基板の取扱いは、これらの層がもろく、損傷をうけやすいことから難しい。加えて、複数層の転写して積層体を形成することは、先に転写された層が完全に平坦にならないために困難であり、そのようなところへ次の極薄基板の転写を行なうと層に損傷を与えることがある。
【０００７】
能動デバイスを含んでいる薄い半導体基板の転写方法の一つが米国特許第5256562号公報に開示されている。方法については詳細に説明されていないが、第１基板上に薄膜トランジスタの形成が行われている。基板のトランジスタ側は、エポキシ接着剤でキャリア基板と接着されている。キャリアはガラスである。除去するステップは開示されていないが、この第１基板は除去されるようであり、キャリアとＴＦＴは第２基板に転写されて別の接着剤（特定せず）で接着される。ガラス製キャリアはフッ化水素酸を用いて除去され、エポキシ接着剤は酸素プラズマ、硫酸(sulphuric acid)又は沸騰トリクロルエチレンで除去している。別の方法では、除去可能なエポキシがガラスキャリアの付着に用いられ、エポキシ接着剤をＵＶ又はマイクロ波放射線、又はエポキシ層の接着性を破壊する化学物質にさらすことで除去している。エポキシ層は、上述の方法の一つで除去される。この公知の方法では侵蝕性の化学物質と煩雑な方法とを採用していることから、ＴＦＴを特別な層で保護する必要がある。これは商業的生産にとって望ましくない方法である。さらに、能動デバイスの３次元構造を形成するに当たってＴＦＴの一つの層を他の層上にどのように積層するかにつては開示されていない。実際、侵蝕性化学物質の利用は、３次元能動デバイスの形成には適していない。
【０００８】
（本発明の目的）
本発明の目的は、チップの高密度積層体を作成することができる集積回路チップの組立て方法を提供することである。
【０００９】
また、本発明の別の目的は、公知の３次元構造に比べて占有空間がより小さい電子能動及び受動デバイスの３次元構造からなる半導体デバイスとその製造方法を提供することである。
【００１０】
さらに、本発明の別の目的は、超薄基板、特に半導体基板の安全な転写方法を提供することである。
【００１１】
またさらに、本発明の別の目的は、従来のデバイスより優れた熱特性及び／又は電気的特性を有しており、電子能動及び受動デバイスの３次元構造からなる半導体デバイスとその製造方法を提供することである。
【００１２】
（本発明の要旨）
本発明は、
二つの主面を有する第１平面基板を設けるステップと、
前記第１平面基板の一方の主面を、剥離層によってキャリアに付着するステップと、
前記第１平面基板の他方の主面を、硬化可能な高分子接着剤層を備えた前記第２基板に付着するステップと、
前記高分子接着剤層を部分的に硬化するステップと、
前記第１基板を前記キャリアから分離するように、前記第１基板から剥離層を分離するステップと、
前記高分子接着剤層を硬化するステップとからなる第１平面基板を第２基板に転写する方法を提供する。
【００１３】
前記方法には、前記付着ステップの前に前記硬化可能な接着剤を第２基板に設けるステップを含んでもよい。第１基板は、好ましくは、薄層化操作の間にキャリアと剥離層に支持された半導体基板を薄くすることによって形成された極薄半導体基板であるのが望ましい。半導体基板は、キャリアが付着する面に形成された複数のダイ(dies)の間にマイクロ溝を設けてもよい。半導体基板の薄層化は、溝が連絡するまで続けられるべきである。この結果、剥離層によって、キャリアに付着し、分離されたダイのアレーとなる。これらのダイの選択的除去により、キャリアをさいの目に切るステップをなくすことができる。
【００１４】
また、本発明は、
それぞれがＸ、Ｙ及びＺ接続ルーティングを有し、平坦半導体デバイス部に隣接している３次元の相互接続部を含んでいる複数層からなり、
前記半導体部は、各層の前記相互接続部に接続されており、
前記Ｘ、Ｙルーティングは前記相互接続部の面内に横たわっており、前記Ｚルーティングは前記相互接続部の面に垂直であり、
各相互接続部の前記Ｚルーティングは前記相互接続部じゅうに選択的に分布しているものである多層薄膜デバイスを提供するものである。一の層にわたるＺ接続は、三つの隣接する層にあるＺ接続が互いに連絡しているにもかかわらず、この一の層の上又は下のいずれかの層へのＺ接続とは異なる部分に配置されていてもよい。二つの層間のＺ接続は、層の一つの面上に配したＸ又はＹルーティングにより達成することができる。そのため、二層以上を貫通するバイアは必要ではなく、また、接続のために層に垂直な端面や内面を用いる必要もない。二層以上にわたるＺルーティングは、好ましくは、一つの層、特に、その層に設けられた半導体部に構成された集積回路の厚さと同じか、それよりいくぶん小さい高さを持つ伝導性のスタッド(stud)によって達成することができる。これによって、絶縁層を貫通するバイアの深さをかなり減らすことができ、大きな足跡(footprint)を有するスロッピング(sloping)壁を持つ深いバイアは必要ではないので、ルーティングの精度を改善することができる。
【００１５】
本発明は、また、
基板に半導体デバイスを付着するステップ１と、
半導体デバイスに隣接するＸ、Ｙ及びＺ接続ルーティングを有する平坦３次元相互接続部を基板に設けるステップであって、前記半導体デバイス部は、前記相互接続部に接続されており、前記Ｘ及びＹルーティングは前記相互接続部の面内に横たわっており、前記Ｚルーティングは前記相互接続部の面に垂直であり、各相互接続部の前記Ｚルーティングは選択的に分布しているステップ２と、
前記ステップ１と前記ステップ２とを各層について繰り返すステップと
からなる多層薄膜デバイスの形成方法を提供している。
【００１６】
本発明は、また、
それぞれが極薄基板上の平坦半導体デバイス部を含み、前記平坦半導体デバイス部は金属化層を有し、次の層と重合している高分子接着層で付着して積層化した複数層と、
積層中の溝であって、各半導体デバイス部の前記金属化層は、前記溝にさらされており、前記金属化層の少なくとも一部は前記溝に延在している溝と
からなる多層薄膜デバイスを提供している。
【００１７】
従属クレームでは、さらに本発明の個々の実施形態を定めている。
【００１８】
以後、本発明の利点及び実施形態について添付図面を参照しながら詳述する。
【００１９】
（発明を実施するための最良の形態）
本発明は、実施形態及び図面を参照しながら説明するが、それのみに限られるものではなく、特許請求の範囲によって定まるものである。図面は概略的であり、限定するものでもなく、目的を明確にするために誇張して描いてある。特に、薄基板の転写方法は、能動デバイスの３次元構造体の製造に関連して説明されているが、本発明はこれに限られず、請求項によって定めるべきである。
【００２０】
本発明の第１実施の形態による極薄基板の形成及び転写方法を、必要とされる製法工程を断面図で示す図３Ａから図３Ｆを参照しながら説明する。図３Ａは平面状の第１基板１を示している。基板１は、種々の基板の一つ、例えば、単結晶シリコン半導体基板、非晶質シリコン半導体基板、ガラス上のシリコン半導体基板、サファイアや水晶上のシリコン半導体基板であってもよい。能動デバイス及び／又は受動デバイス２は、基板１の主面の一つにに従来公知の半導体生産技術、例えば、エピタキシャル成長等の通常の手段によって形成されるが、これに限定されない。デバイス２は、例えば集積回路、ＣＭＯＳトランジスタ、薄膜トランジスタ、コンデンサ、抵抗器、メモリアレー、ＵＶ又はＩＲセンサ等のマイクロ又はナノ工学デバイス、加速度計、化学又はガスセンサ、光電スイッチ、回路又はその他の如くの複数の能動及び受動素子からなる能動デバイスないし受動デバイスであってもよい。基板１は、半導体ウエハであり、能動デバイス２は、当業者によく知られているように複数の集積回路又はウエハ１上に構成されたダイ(die)であってもよく、それは第２実施の形態においてさらに詳細に説明する。
【００２１】
次に基板１は、図３Ｂに概略的に示すように、剥離層（release layer)３を介してキャリア基板５に取り付ける。剥離層３は、能動デバイス２にほとんど化学的、機械的及び熱的なストレスをかけることなく、加熱すると容易に外れるか又は溶剤によって外れるか、若しくはその他の方法によって容易に外れる層であるのが望ましい。剥離層３の加熱除去方法では、デバイス２を２５０℃以上に加熱しないことが好ましく、２００℃以上に加熱しないことがさらに好ましく、１５０℃以上に加熱しないことがより好ましい。剥離層３は、良好な熱安定性を有するホトレジスト層、例えば、好ましくは１２０℃以上の融点を持ち、アセトンのような一般的な溶剤に可溶なものであってもよい。剥離層３としては、ドイツのヘキスト社(Hoechst)から入手可能なホトレジストＡ２４５６２が利用できる。剥離層３は溶液をスピンコートして得ることができる。別の方法では剥離層３はワックスからなるものであってもよい。
【００２２】
キャリア５は、例えば、単結晶シリコン基板の如くの別の半導体基板、サファイア上のシリコン、ガラス上のシリコン、アルミナ、ガラス又は水晶基板又はアルミニウムの如くの金属基板等の適当な基板であってもよい。
【００２３】
基板１のもう一つの主面は、所望に応じて反応性イオンエッチングや化学的機械研磨法（ＣＭＰ）又は図３Ｃに概略的に示されるように、能動デバイス２を構成し、基板１から離される極薄基板１、２を同様に形成する方法によって、従来公知の研削及び研磨方法で薄膜化してもよい。基板１は、ヨーロッパ特許公報第797258号に開示されているように、多孔質シリコンを用いた機械的分離方法の如くの通常の方法で能動デバイス２からはがしてもよく、基板１は再利用してもよい。極薄基板１、２は、５〜２５μｍの範囲の厚さを有していてもよく、キャリア５によって機械的に支持されており、保護されている。例えば、基板の薄層化プロセスによって薄くした基板１、２（以後、ダイ４と呼ぶ）は、支持しているシリコンチップキャリア５上にさかさまに、スピンオン(spin-on)の剥離層３を用いて接着されていてもよい。極薄ダイ４が必要でない場合には、薄層化ステップは、省略してもよく、又は、極薄ダイ４が得られる前に終了してもよい。
【００２４】
次のステップでは、デバイス２を伴ったダイ４は、図３Ｅに概略的に示されるように第２基板６に接触させる。第２基板６上にダイ４を正確に配置することが好ましく、以下のステップを含んでいる。
Ｓ１：第２基板６へのダイ４の正確な調節（例えば、好ましくは±１０μｍ以内）。
Ｓ２：ダイ４と第２基板６間に薄い接着層（好ましくは５μｍより小さい）を設けること。接着層７は高接着力、特にシェア力と低い耐熱性を有し、その上にさらに別の基板を積層するために高度に均一な層であることが好ましい。
【００２５】
第１の要件を実現するために、フリップチップの整列器／接合器(aligner/bonder)、例えば、フランスのカール・スス(Karl Suss)が提供するＦＣＧ装置の如くのものを用いてもよい。そのような接合器では、±３μｍ以内のアラインメント精度が得られる。所定装置では、配置後にダイ４が動く可能性を考慮して、例えば、キャリアを離す間や接着層を硬化している間等、全体として±１０μｍの精度を得るのに十分なほど正確なものである。この既知の方法による別の利点は、接着している間に作用させる力のみならず、ダイと第２基板の温度も良好に制御できるところにある。さらに、温度と力は、かなり一般的な方式の時間の関数として変化させてもよい。
【００２６】
第２の要件のために、接着層７は平面状であるのが好ましく、スピンコート等によって簡単に用意できるのが好ましく、剥離層３を除去するか又は弱めるために用いられるあらゆる化学物質や熱的条件に耐えられることが好ましく、また、絶縁性であるのが好ましく、高い熱伝導性を有することが好ましい。好ましくは、接着層７は、重合可能な、即ち、硬化性であり、硬化時の収縮は極端なものでなく、ガス又は水蒸気又は気泡形成するようなガス放出のないことが望ましい。さらに、接着層７は、高分子接着層であるのが好ましい。接着層７に関しては、ＢＣＢ物質が望ましい。特に、米国ミッドランドのダウ・オブ・ダウにより入手できるシクロテン（ＣｙｃｌｏｔｅｎｅTM）が望ましい。ＢＣＢ物質を用いる場合の潜在的な利点の一つは、目的の構造における物質数を減らすことにあり、それによって、目的とするデバイスの別の部分では一般的な絶縁物質としての用途を見出す場合のように両立しない問題を避けることができる。ＢＣＢは、図３Ｄや以下に概略的に説明するように、均一な優れた制御を伴うスピンコートによって薄層を用意してもよい。ＢＣＢで得られる平面度性は、通常は８０％以上か、よくても８５％以上である。ＢＣＢで２層が形成された場合には平面度は９０％以上達成できる。
【００２７】
第２基板は、図３Ｄに概略的に表面突起８で示したように、一様でない粗上面を持っていてもよい。接着層７は、平坦な上面を提供すると同時に表面突起８を覆うために、好ましくは十分に平面状であるのが望ましい。ＢＣＢの欠点の一つは、高分子の熱特性が劣ることである。これは、図３Ｄと３Ｅに概略的に示したように、非常に薄い層を用いることと、所望によってはＢＣＢの層７中に熱伝導体８を用いることによって克服できる。これらの熱伝導体の高さはＢＣＢ層７の厚さの実質的な部分にわたって延在するが、全体にわたっておらず、それによってＢＣＢの絶縁層はなおも伝導体８を覆って設けられる。伝導体８の目的は、接着層７の耐熱性を変えることであり、付着時や動作時におけるダイ４の熱特性を改善することができる。本発明により、ダイの付着プロセスが完了するまでＢＣＢ層７は粘着性を有した軟化状態のまま保持される。さらに、ＢＣＢ層７に損傷を与えることなくキャリア５と剥離層３とを除去するためにはそのような状態が望ましい。これらの課題に対処する適当な手順としては以下の通りである。
【００２８】
Ｓ３：ＢＣＢ薄層７（３μｍ）を第２基板６の面上にスピンコートして表面突起８を覆うことで表面を平面にする（図３Ｄ）。
Ｓ４：ＢＣＢを軟化させるために３０分間３０℃でＢＣＢ層７をプリベーキングする。
Ｓ５：「フリップ−チップ」は、軟らかいＢＣＢ層７上の薄くされたダイ４（支持体としてキャリア５を用いる）に付着する（図３Ｅ）。ＢＣＢ−ダイ界面の温度は好ましくは７０℃に維持するのが望ましく、ダイ４に印加される圧力は約８０ｋＰａが望ましい。
Ｓ６：ＢＣＢ層７を１２０℃（剥離層３の融点より下の温度）で２時間、窒素雰囲気下でポストベーキングする。この熱処理後、接着層７は部分的に硬化して、アセトン等の溶剤に対して耐性を示す。「アセトン」のことばがなければ「溶剤耐性」でよいが、ここでのアセトンは溶媒にかかっているから、このよう訳し方は無理。
Ｓ７：剥離層３を除去するためにアセトン又は類似の溶剤で、薄層３、４、５、６、７を配置することによりキャリア５を除去する。キャリア５は真空ピペットで除去してもよい。
Ｓ８：ダイ４の表面上に残存しているホトレジストを室温でアセトンバスに浸して除去する。
Ｓ９：最後に、ＢＣＢ生産業者が推奨するＢＣＢ硬化プロファイルを用いてＢＣＢ層７の全体を硬化する（図３Ｆ）。
【００２９】
この方法での接着強さをテストするために、いくつかのダミーの５ｘ５ｍｍのダイ４を薄いＢＣＢ層７に付着させて、上述の手順を行った。その後、規定のダイ−剪断試験を行った。１００Ｎを超える接着力が５ｘ５ｍｍデバイスについて測定された（＞４ＭＰａ）。薄くｓたダイ４からキャリア５を除去した後に、場合によって割れ目がＢＣＢ層７に現われることがある。しかし、これらはステップＳ９でのＢＣＢ層７の硬化後には消失する。これは、硬化プロセスの温度上昇の間に発生するＢＣＢの流れによって説明できる。
【００３０】
図４Ａから図４Ｅに概略的に示したように、ダイ４の３次元の積層体９を製造するために上記プロセスを繰り返してもよい。図３Ｆに示した製品からはじめて、表面を平面化して、図４Ｂに概略的に示すように次のダイ１４について接着層１７を設けるために、ＢＣＢの薄層１７を前記製品にスピンコートする（図４Ａ）。ダイ１４は、キャリア５、剥離層３及びダイ４として上述のように溶解性のホトレジストの如くの剥離層１３を用いたキャリア１５に前付着されている接着層１７に設ける（図４Ｃ）。キャリア１５とホトレジスト１３とは、その後、上述のように除去されて、接着層１７は完全に硬化するために乾燥される（図４Ｄ）。このプロセスは、図４Ｅに示すようにダイ４の積層を形成するために複数回繰り返してもよい。積層体９の個々の層（それぞれ能動デバイスと接着層を含むダイを構成する）は薄く、例えば３００μｍよりも薄く、好ましくは１５０μｍよりも薄く、より好ましくは１００μｍよりも薄く、典型例としては２５μｍの厚さとすることで、同様に優れた熱特性を持つ従来の積層体に比べて非常にコンパクトなデバイスとすることができる。熱ブリッジ８は、積層体９の熱特性を改善するために接着層７、１７等のいずれかに配置してもよい。
【００３１】
上述の第１実施の形態において、接着高分子層７はステップＳ３で第２基板に設けているが、本発明はまた薄くすることによって露出したダイ４の表面に接着層７（例えば、スピンコートによる）を設けるステップも含んでいる。第２基板６へのダイ４の転写は、上記のステップＳ４からＳ９により実行することができる。しかし、ステップＳ３で説明したように、基板６の表面を平面化するために接着の利用が望ましい。薄くされたダイ４の表面の平面化は、通常、基板１を薄くするプロセスの間に相当達成され、そのため、さらなる平面化は必要とされない。必要ならば、ダイ４の表面の平面性を改善するために基板１を薄くした後、研磨ステップを行なってもよい。
【００３２】
第２実施の形態によれば、図５Ａに示すように、複数のデバイス２２をウエハ２１に形成しる。デバイス２２は、第１実施の形態について上述したデバイス２のいずれかと類似であってもよい。ウエハ２１は、例えば単結晶シリコンウエハ、ガラス上のシリコン又はサファイアウエハ上のシリコン又は水晶ウエハの如くの適当なウエハであってもよい。ウエハ２１は個々の厚いダイ２４を作成するためにさいの目に切断する（図５Ｂ）。各ダイ２４は、第１実施の形態について前述したように剥離層３を備えたキャリア５を付着し、転写され、ダイに基板に付着され、所望に応じて積層９を形成する過程を行なってもよい。別の方法では、図５Ｃに示すように、全ダイ２４は、例えばホトレジストの如くの剥離層２３を用いたキャリア２５に付着してもよい。基板２１は従来法で薄くしてもよい（図５Ｅ）。薄層は図５Ｅに示すようにダイ薄層２５、２３、２１に鋸を利用して切り離してもよい。これらのダイ薄層２５、２３、２１のそれぞれは、鋸引きで生じる破片を除去するために掃除し、高分子接着層を用い（図５Ｆ）、キャリア２５と剥離層２３の除去を含む上述の方法により第２基板に付着される。別の方法では、図５Ｃのウエハは、接着層２７を用いて別の基板２６を付着して、キャリア２５と剥離層２３とを除去する前にダイ薄層と薄くされた各薄層の基板２１とにそれぞれ鋸を利用して切り離してもよい（図示せず）。
【００３３】
第２実施の形態の変形例により、複数のデバイス２２は、転写前にキャリア上に単体化される。デバイス２２は、図５Ｇに示すようにウエハ２１に形成される。デバイス２２は、第１実施の形態又は第２実施の形態に関して上述のデバイス２のいずれかと類似していてもよい。ウエハ２１は、例えば、単結晶シリコンウエハ、ガラス上のシリコン、又は、サファイアウエハ又は水晶ウエハ上のシリコンの如くの適当なウエハであってもよい。マイクロ溝２８は、デバイス２２としてウエハ２１の同じ主面に形成される。溝２８は、ミクロ機械加工、例えば、ウエハ２１の面の垂直方向及びウエハ２１の深さ方向に、さいの目に切るか又はドライエッチングされ、溝２８は、分離されたダイ２４を形成するためにデバイス２２よりもウエハ２１内に延びてウエハ２１のもう一つの主面に向って延びている（図５Ｈ）。マイクロ溝は、完結したデバイス２２のパッド配置を正確に参照していることが望ましい。ウエハ２１とダイ２４は、図５Ｉに示すように剥離層２３を用いてキャリア２５と付着している。剥離層２３は、有機物又は高分子接着剤、例えばワックス、ホトレジスト又は光剥離性（例、ＵＶ）接着層であってもよい。基板２１は、従来法によって溝が連絡する深さに薄くされる（図５Ｊ）。層は、図５Ｅに示すと同様に、ダイ薄層２５、２３、２１にのこぎりで切られるか又はさいの目に切られる。好ましくはダイ薄層は、非常に正確なダイ２４の区切り線をなしている所定のマイクロ溝２８に沿ってさいの目に切られて形成されるのが望ましい。これによって、ダイ２４の正確に決められた端を用いて基板２６上に配列できる（図５Ｆ）。これらのダイ２５、２３、２１のそれぞれは、所望に応じて鋸を利用して切り離したり、さいの目切りで生じた切りくずを除去するために掃除してもよく、除去可能なキャリア２５と剥離層２３とを含む高分子接着層２７（図５Ｆ）を用いた上述の方法で第２基板に付着してもよい。
【００３４】
本発明の第３実施の形態は、特に３次元記憶ユニットの製品用に有用なものとして図６Ａから図６Ｉについて詳述している。開始は基板１、例えば、半導体基板であり、その上に能動又は受動デバイス（図６Ａ）、例えば、記憶セルを含む層２を形成又は堆積させた。能動又は受動デバイスの層２の表面に金属化層を設けてもよく、一以上の接合パッド８１を含んでいてもよい。基板１は剥離層、例えば、上述のように溶剤での除去可能なホトレジストによってキャリア５と付着している（図６Ｂ）。基板１は、厚さ約５〜２５μｍの極薄基板１０１を形成するように化学的、機械的研削法及び／又は研磨法等の従来法で薄層化される（図６Ｃ）。第２基板８２、例えば、半導体基板は、能動又は受動デバイスの層８３を備えている（図６Ｄ）。一以上の接合パッド８５に適当な金属化層を備えていてもよい。この基板８２は、基板１０１の薄くされた側の面と、接着層８４、例えば、接着前に加熱して軟化させたＢＣＢ（図６Ｅ）等の高分子接着層で付着している。基板８２は、例えば厚さ５〜２５μｍの第２極薄基板１０２（図６Ｆ）を形成するために薄層化される。上記プロセスを繰り返して、基板１０４と接着層１０５で付着しており、キャリア５と剥離層３を介して付着しているデバイス層の積層体１０３を形成する。積層体１０３中の各デバイス層は、一以上の接合パッド８１、８５、８６、８７を含んでいてもよい。積層体１０３中の接着層８４・・・１０５は、適当な温度、例えば約１２０℃で加熱され、アセトン等の溶剤に対する耐性を得る。その後、キャリア５は、剥離層３を適当な溶剤、例えばアセトンに溶解して積層から除去される（図６Ｈ）。積層体１０３は、接着層８４・・・１０５と完全にクロスリンクするために加熱される。最後に、積層体１０３は、エッチング又はみぞを刻まれて、積層体１０３の全ての層にわたる溝１０６を形成してもよい（図６Ｉ）。この溝１０６によって積層体１０３中の全ての金属化層にアクセスすることができ、例えば、接合パッド８１、８５、８６、８７が露出している。金属化接点（図示せず）は、デバイス層の金属化部と連絡するように溝１０６の表面に設けられていてもよい。
【００３５】
本発明の第４実施の形態は、図７Ａから図７Ｉについて説明される。出発物質は、その上又は下に能動又は受動デバイスを含むことがある層２を堆積又は形成した基板１である。また、層２は、一以上の接合パッド８１を含む金属化層を含んでいる。トレンチ９１は、例えば、エッチング、イオンミリング等によってデバイス層２を貫いて基板１内部に形成される（図７Ａ）。絶縁物質の層１０７、例えばＢＣＢ層は、デバイス層２の全面を覆ってトレンチ９１を満たして堆積している（図７Ｂ）。その後、絶縁層１０７は、接合パッド８１上に経路となるホールを形成するようにして従来法で作られる。次いで、金属化層が堆積され、金属化ストリップ９２が形成される（図７Ｃ）。ストリップ９２は、トレンチ９１と重なるように延びている。絶縁層１０７の上面は、溶剤剥離層、例えばホトレジスト等でキャリア５に付着している（図７Ｄ）。基板１は、従来法によって薄層化されて極薄基板１０１を形成する。薄層化は、絶縁層１０７のトレンチの底部と連絡するように十分に行なわれるものとする（図７Ｅ）。次の基板は、デバイス層８３、絶縁層１０８、高分子接着層、例えばＢＣＢ８４で基板１０１の薄層化された側の面と付着している金属化ストリップ９２とを備えている（図７Ｆ）。基板は薄層化されて極薄基板１０９となる。
【００３６】
上記プロセスが繰り返されて、デバイス層２、８３・・・、薄層化された基板１０１、１０９・・・、絶縁層１０７、１０８・・・による積層１０３が得られるまで続けられる（図７Ｆ）。各層は一以上の金属化ストリップ９２−９５を有していてもよい。絶縁層１０７、１０８のトレンチは、先のものの上に配置されるのが望ましい。接着層８４・・・は、積層体１０３の温度を、例えば１２０℃まで上げて部分的にクロスリンクされている。部分的にクロスリンクした後、アセトン等の溶剤でキャリア５を除去する（図７Ｇ）。
【００３７】
次いで、配置されたトレンチは、エッチング又はイオンミルされて金属化ストリップ９２−９５を露出させる（図７Ｈ）。デバイスの平面図である図７Ｉに示すように、金属化ストリップ９２−９５は、互いにずらしていてもよく、それによってそれぞれ別々にアクセスできる。その後、適当な金属化を施してもよい。
【００３８】
本発明の第５実施の形態によれば、極薄ダイを基板に付着して積層を形成する上記方法は、図８に概略的に示しているように、半導体デバイス層７３の積層を含んでいてもよい半導体デバイス部７２に連絡している３次元相互接続部７１を含む３次元構造を含む多層薄膜デバイス７０を形成するのに用いてもよい。その多層薄膜デバイス７０は非常にコンパクトであり、優れた熱特性を有している。本発明による３次元相互接続７１は、接続パス又はワイヤ層又は、３次元直交空間、つまりＸ，ＹとＺルーティングの全体における接続を含み、それらの間及び外部へのデバイス層７３にある半導体デバイスを相互接続するものである。
【００３９】
第５実施の形態による好ましい方法及び多層薄膜デバイス７０は、図９Ａから図９Ｋで説明する。まず、基板４６が用意される。基板４６は適当な基板、特にＭＣＭ処理に用いることのできる単結晶シリコン、ガラス上のシリコン、サファイア、アルミナ、アルミニウム上のシリコン等であってもよい。その後、絶縁層３１を所望に応じて堆積させてもよい（図９Ａ）。層３１は適当な絶縁層、例えば、酸化物層やスピンコートされたＢＣＢ層や平面化の程度が高い、例えば８０％以上が好ましく、さらに好ましくは８５％以上である層等であってもよい。絶縁層３１の厚さは１〜５であってもよい。第１内部接続金属化部３２は、絶縁層３１上に堆積しており、従来法によって作られている（図９Ｂ）。例えば、第１内部接続金属化部３２は、２μのＴｉ／Ｃｕ／Ｔｉ薄層を含んでいてもよい。第１金属化部３２は、マグネトロンスパッタ法により作成された厚さ１０μｍであってワイヤ線間が２０μｍである３０ｎｍ／２μｍ／３０ｎｍのＴｉ／Ｃｕ／Ｔｉワイヤ層であってもよい。別の方法では、第１金属化部は、ワイヤ線を銅をパターンメッキすることによって形成してもよい。まず、スズの種層がスパッタされて、次いで、１５μｍの厚さのレジストの堆積とパターニングがされる。レジストがパターン化され、金属銅がジェットプレーティング法によってレジスト開始部にめっきされる。ワイヤ線は、幅が１０μｍ、厚さが１０μｍと小さくてもよい。
【００４０】
第１内部接続金属化部３２によって内部接続部７１のＸ、Ｙルーティングの部分を形成する（Ｘ，Ｙの次元は直交しており、基板４６の面内にある。Ｚ方向はこの面に垂直である。）。Ｘ，Ｙルーティング３２は、普通、５０μｍ以下のピッチで配置してもよく、各金属化元素は自由に選択できる。次に、第１相互接続金属化部３２の少なくとも一部の上のスタッド３３が、金属、例えば銅でめっきされている（図９Ｃ）。金属スタッド３３の高さは、好ましくは次のステップで用いられる薄層化されたダイ４４と同様の厚さをおおよそ選択するのが望ましい。スタッド３３によって本発明の内部接続部７１のＺルーティングの部分を形成する。本発明によるＺルーティングは、普通１００μｍ以下のピッチを有していてもよい。
【００４１】
スタッド３３は、ジェットプレーティングセルで作成してもよい。別の方法では、並列めっきプレーティングセルを用いてもよい。セルのアノードと基板の間にアノードシールドを設けてもよい。アノードは、おおよそめっきされる基板の大きさの穴をもつ板金であってもよい。これによってより均質なめっきを得ることができる。このバスで得られためっきの結果を要約すると、以下の通りである。
めっき電流１Ａ／ｄｍ２：＋／−０．１６μｍ／分：ウエハ上の均一性＋／−６％
めっき電流３Ａ／ｄｍ２：＋／−０．５０μｍ／分：ウエハ上の均一性＋／−１５％
異なる大きさの隣接する特徴間のめっき均一性は、普通３％以内が好ましい。本発明においては、スタッド３３について１０％までのめっきの不均一性は許容され、それゆえ、およそ０．２５μｍ／分のめっき速度で行なってもよい。
【００４２】
微小なスタッド３３を実現するために、ＡＺ４５６２等の厚いホトレジストを用いてめっきを行なうこともできる。このレジストは１５〜２０μｍの厚さの層を用いることができる。スタッド３３は、１０〜８０μｍの直径で、高さとして５μｍから１２μｍの間の厚さであってもよい。
【００４３】
高分子接着層４７の薄い被覆は、基板４６の全面に設けられる（図９Ｄ）。例えば、接着層４７は、好ましくはスピンコートされたＢＣＢ層等の薄い高分子層が望ましい。ＢＣＢ層４７は、１〜５μｍの厚さを持つのが好ましい。好ましくは、ダウ社から入手できるシクロテン（ＣｙｃｌｏｔｅｎｅTM）３２０２を層４７用に用いるのが望ましい。ＢＣＢ層は、３０℃で３０分間前加熱される。薄層化したダイ４４は転写されて、上述の極薄基板の転写用方法のいずれかによって配置してＢＣＢ層４７に付着される（図９Ｅ）。例えば、薄層化したダイ４４は軟らかいＢＣＢ層４７上に、ダイ４４と剥離層４３、例えばホトレジストで付着している支持体としてのキャリア４５を備えて付着している。ダイ４４は、電気的接続用のダイボンドパッド４８を有する集積回路であるのが好ましい。ＢＣＢ−ダイ界面の温度は約７０℃に維持するのが好ましく、ダイ４４に印加する圧力は、約８０ｋＰａが好ましい。ＢＣＢ層４７は、窒素雰囲気下、１２０℃（剥離層４３の融点より下）で２時間、後加熱される。この熱処理後、接着層４７は部分的に硬化して、アセトン等の溶剤への耐性を得る。キャリア４５は、アセトン等の溶剤中で薄層４３、４４、４５、４６、４７を適正に配置することにより除去してもよいが、本発明はこれに限られない。キャリア４５は、真空ピペットによって除去してもよい。ダイ４４の表面に残存するホトレジストは、室温でアセトン浴中に浸漬して除去してもよい。最後に、ＢＣＢ層４７は、ＢＣＢの供給者から示されているＢＣＢ硬化プロファイルを利用して完全に硬化される（図９Ｆ）。
【００４４】
厚いホトＢＣＢ層３４は、例えばスピンコートによって基板４６の全面に設けられる。ホトＢＣＢとしては、利用可能な感光性ＢＣＢ物質、例えば、ダウ社から入手可能なものがある（シクロテン（ＣｙｃｌｏｔｅｎｅTM）４２０２が特に好ましい）。ホトＢＣＢ層３４は、パターン化されて、経路３５がスタッド３３上に開けられ、ダイ４４の上及び周囲に空洞部３６が開けられている（図９Ｇ）。第２薄層ホトＢＣＢ層３７は、基板４６の全面に堆積され、パターン化されて、再度スタッド３３上に経路３５が開けられ、ダイボンドパッド４８上に経路３８を開けられる（図９Ｈ）。基板４６の上面がドライエッチングされて、ホール３５、３８内のＢＣＢ残留物が除去されて、スタッド３３上の接着層残留物が除去される。スタッド３３の高さのために、スタッド３３上の接着層４７はダイ４４の下部よりもかなり薄くなる。
【００４５】
次に、第２金属化層４９は、スタッド３３とダイパッド４８に連絡するように設けられる（図９Ｉ）。この金属化層は、Ｔｉ／Ｃｕ／Ｔｉ層、例えばそれぞれ３０ｎｍ／２μｍ／３０ｎｍのものであってもよい。第２金属化層４９によって本発明による相互接続部７１のＸ，Ｙルーティングの部分を形成する。Ｘ，Ｙルーティングは５０μｍ以下のピッチを有していてもよい。層間スタッド５３が第２金属化層４９上にめっきされて目的とするデバイス７０の層７３間の相互接続部７ＩのＺルーティングの一部を提供する。スタッド５３は、スタッド３３と配列する必要はなく、これらの位置は自由に選択できる。Ｚルーティングは１００μｍ以下のピッチを有していてもよい。そして、基板４６の上面は、次のダイ５４を配置するために平面化されたベースを形成するようにスピンコートされたＢＣＢ層５７（図９Ｊ）で平面化される。
【００４６】
第３金属化層５２、薄い高分子接着層（ＢＣＢ）６７、ダイパッド５９を備えた薄層化ダイ５４、スタッド６３、第１ホトＢＣＢ層６４、第２ホトＢＣＢ層６５、それに第４相互接続金属化部６９を含む半導体デバイス部７２と相互接続部７１の次の層について上述の一連の操作を繰り返してもよい。薄層化されたダイ５４はダイ４４と配列する必要はない。むしろその位置は自由に選択できる。スタッド６３はスタッド５３や３３と配列する必要はなく、その位置は自由に選択できる。図９Ｋに示すように、多層薄膜デバイス７０の目的とする３次元構造を得るためにさらに層を積層できる。最終的な層７５は、全デバイス７０を保護して、これらの間のストレスを減らすための不活性層であってもよい。デバイス７０の各層７３は、３００μｍより薄く、１５０μｍより薄いのが好ましく、１００μｍより薄いのがさらに好ましい。
【００４７】
第４実施の形態による多層薄膜デバイス７０は、図１０Ａの平面図と図１０Ｂの側面図に示されている。デバイス層７３は電気的に接続されて、Ｘ，Ｙ及びＺルーティング１１４、例えば一以上の母線の形式中における信号線に加えて線１１２、１１３に電力を供給し、また接地する。混戦を避けるために、信号ルーティング１１４がマイクロストリップ線又はストリップ線の場合が望ましい。各デバイス層７３の上面及び下面は、電力線又は接地線１１２、１１３を信号線１１４と接続するために金属化層１１１に設けてもよい。上記多層薄膜デバイス７０は、Ｘ，Ｙ及びＺルーティングが自由に選択できる相互接続部７１を持つ。さらに、半導体デバイス、例えば、層７３のダイ４４、５４は、極薄であって、上記の実施形態により詳述された転写方法により安全に転写できる。これによって非常にコンパクトにすることができる。さらに、コンパクトな構成によって優れた熱特性を持つ多層薄膜デバイスとすることができる。
【００４８】
本発明を好ましい実施の形態について詳述したが、請求の範囲で明らかにされる本発明の範囲を逸脱することなく形式及び詳細における種々の変化又は変形を行なってもよいことは当業者により理解されるであろう。例えば、多層薄膜デバイス７０は、デバイス層７３ごとにわずかに一つのダイを持つものについて上述されている。また、本発明は、デバイス７０の一以上の層に複数のダイを持つ場合も含んでいる。
【００４９】
さらに、熱の橋（thermal bridge)８は、図４に示される積層及び製造方法に関して詳述されているが、本発明は、本発明の実施形態のそれぞれ又はいずれかにおいて、高分子接着層のいずれかにおける熱の橋８を用いる場合を特に含んでいる。
【図面の簡単な説明】
【図１】  従来例のデバイスを示す図。
【図２】  従来例のデバイスを示す図。
【図３Ａ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図３Ｂ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図３Ｃ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図３Ｄ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図３Ｅ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図３Ｆ】  本発明の一実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図４Ａ】  本発明における別の実施の形態による薄基板の多層積層を形成するための概略的な加工の一工程図。
【図４Ｂ】  本発明における別の実施の形態による薄基板の多層積層を形成するための概略的な加工の一工程図。
【図４Ｃ】  本発明における別の実施の形態による薄基板の多層積層を形成するための概略的な加工の一工程図。
【図４Ｄ】  本発明における別の実施の形態による薄基板の多層積層を形成するための概略的な加工の一工程図。
【図４Ｅ】  本発明における別の実施の形態による薄基板の多層積層を形成するための概略的な加工の一工程図。
【図５Ａ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｂ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｃ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｄ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｅ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｆ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｇ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｈ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｉ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図５Ｊ】  本発明におけるさらに別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ａ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｂ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｃ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｄ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｅ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｆ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｇ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｈ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図６Ｉ】  本発明におけるまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ａ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｂ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｃ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｄ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｅ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｆ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｇ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｈ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｉ】  本発明におけるさらにまた別の実施の形態による極薄基板の転写用の概略的な加工の一工程図。
【図８】  本発明の一実施の形態による多層薄膜デバイスの断面図。
【図９Ａ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｂ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｃ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｄ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｅ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｆ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｇ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｈ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｉ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｊ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図９Ｋ】  図８に示した多層薄膜デバイスの生産用の概略的な生産の一工程図。
【図１０Ａ】  図８に示した多層薄膜デバイスの平面図
【図１０Ｂ】  図８に示した多層薄膜デバイスの側面図。
【符号の説明】
１  基板
２  能動デバイス
３、１３、２３  剥離層
４、２４  ダイ
５、１５、２５  キャリア
６  第２基板
７、１７、２７  接着層
８  表面突起（導体）
９  積層
２１  ウエハ
２８  マイクロ溝
３１  絶縁層
３２  金属化部
３３  スタッド
４６  基板
７１  第１相互接続金属化部
９１  トレンチ
９２  ストリップ
１０１  極薄基板
１０３  積層体
【図１】
0004906994.tif 000002
【図２】
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【図３Ａ】
0004906994.tif 000004
【図３Ｂ】
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【図３Ｃ】
0004906994.tif 000006
【図３Ｄ】
0004906994.tif 000007
【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
0004906994.tif 000012
【図４Ｄ】
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【図４Ｅ】
0004906994.tif 000014
【図５Ａ】
0004906994.tif 000015
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
0004906994.tif 000020
【図５Ｇ】
0004906994.tif 000021
【図５Ｈ】
0004906994.tif 000022
【図５Ｉ】
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【図５Ｊ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図８】
0004906994.tif 000043
【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図１０Ａ】
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【図１０Ｂ】
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