(57)【特許請求の範囲】
【請求項１】
画像処理のための線形フィルタの基本セルであって、
処理する画像の画素に関するデータを順次受信することを意図した入力と、
遅延と共に前記データを順次送信することを意図した循環出力と、
前記基本セルにおいて前記データを処理することによって獲得された結果を順次送信することを意図した計算出力と、
前記基本セルの入力に連結することができる入力と、前記基本セルの循環出力と計算出力とに連結することができる出力とを有する主遅延線と、
少なくとも１つの乗数係数を含むように提供された係数メモリと、
当該係数メモリに接続され、主遅延線の出力と、前記基本セルの計算出力とにそれぞれ連結することができる入力と出力とを有する乗算器であって、係数メモリの前記乗数係数の少なくとも１つによって、乗算器の入力において受信した前記データに対し乗算を実施して、乗算器の出力を介して、獲得された結果を送信することを意図した乗算器とを備えた基本セルにおいて、
主遅延線が、処理する画像の少なくとも２つの画素に対応する最大シフトを生成することができ、前記基本セルが、また、
前記基本セルの入力と前記基本セルの循環出力とにそれぞれ連結することができる入力と出力を有する補助遅延線と、
前記基本セルの入力と主遅延線の出力とにそれぞれ連結することができる第１および第２入力と、乗算器に連結することができる出力とを有するアダーと、
第１状態と第２状態を有し、第１状態において主遅延線を介し、かつ第２状態において補助遅延線を介して、前記基本セルの入力を前記基本セルの循環出力に連結することを意図した遅延線選択手段と、
少なくとも２つの状態を有し、それぞれ前記状態において、前記基本セルの入力および／または前記主遅延線の出力を、アダーの対応する入力に連結することを意図した計算選択手段とを備えることを特徴とする基本セル。
【請求項２】
主遅延線および補助遅延線が、それぞれ、少なくとも１つの線と１つの点の最大シフトを生成することができ、補助遅延線が、好ましくはレジスタを備えることを特徴とする、請求項１に記載の基本セル。
【請求項３】
主遅延線と補助遅延線が、それぞれ、少なくとも２つの線と少なくとも１つの線の最大シフトを生成することができることを特徴とする、請求項１に記載の基本セル。
【請求項４】
係数メモリが、係数のバンクを記憶することを意図したメモリからなり、セルが、前記係数の１つを選択するための手段を備えることを特徴とする、請求項１乃至３のいずれか一項に記載の基本セル。
【請求項５】
セルが、前記遅延線の少なくとも１つに対するシフト不能手段を備えることを特徴とする、請求項１乃至４のいずれか一項に記載の基本セル。
【請求項６】
前記計算選択手段が、
セルの入力に連結された第１入力と、ゼロに連結された第２入力と、セルの入力に対応するアダーの第１入力に連結された出力とを有する第１マルチプレクサと、
主遅延線の出力に連結された第１入力と、ゼロに連結された第２入力と、主遅延線の出力に対応するアダーの第２入力に連結された出力とを有する第２マルチプレクサと
を備えることを特徴とする、請求項１乃至５のいずれか一項に記載の基本セル。
【請求項７】
前記セルが、制御情報を前記セルの少なくとも１つのアイテムにダウンロードすることを意図した少なくとも１つの制御線を備え、前記制御線が、
前記係数メモリを意図した、乗数係数をアドレス指定するための、少なくとも１つの線と、
前記係数メモリを意図した、係数を選択するための、パラメータをアドレス指定するための、前記パラメータが、アドレス・ビットからなることが好ましい、少なくとも１つの線と、
前記シフト不能手段を活動化および非活動化するために、データをアドレス指定するための、前記データが、線と点のシフト不能に関する情報を備えることが好ましい、少なくとも１つの線と、
前記遅延線の少なくとも１つを意図した、遅延選択パラメータをアドレス指定するための少なくとも１つの線と、
遅延線選択手段および／または計算選択手段を意図した、状態選択パラメータをアドレス指定するための少なくとも１つの線と、
前記アドレス指定線のあらゆる組合わせとから選択されることを特徴とする、
請求項１乃至６のいずれか一項に記載の基本セル。
【請求項８】
請求項１に記載の少なくとも３つのセルを備える、画像処理のための線形フィルタのモジュールであって、前記基本セルが、モジュールにカスケードに構成され、入力基本セルと、中間基本セルと、出力基本セルとからなり、前記モジュールが、また、前記基本セルの計算出力に連結された加算手段を備え、入力基本セルの入力に連結された入力セルと、出力基本セルの循環出力に連結された循環出力と、加算手段の下流にある計算出力とを有するモジュール。
【請求項９】
具体的には動き補償のために、第１状態と第２状態を有する、ランダム・アクセス選択手段を備え、前記手段が、第１状態において、前記セルのそれぞれの入力を、前記セルのアダーの第１入力に接続し、第２状態において、前記セルのそれぞれの前記遅延線の少なくとも１つの出力を、前記セルの１つのアダーの第１入力に接続することを意図することを特徴とする、請求項８に記載の画像処理のための線形フィルタのモジュール。
【請求項１０】
請求項８および９のどちらかに記載の少なくとも２つのモジュールを備える、画像処理のための線形ろ過要素であって、前記線形ろ過要素はまた、前記モジュールの少なくとも２つの計算出力に連結された加算手段を備える画像処理のための線形ろ過要素。
【請求項１１】
前記モジュールが、カスケードに構成され、前記線形ろ過要素が、また、いわゆる上流モジュールである前記モジュールの少なくとも１つと、いわゆる下流モジュールである連続するモジュールとの間に構成された、第１状態と第２状態を有する入力選択手段を備え、前記入力選択手段が、第１状態において、下流モジュールの入力を、上流モジュールの循環出力に連結し、第２状態において、追加の入力線に連結することを意図することを特徴とする、請求項１０に記載の線形ろ過要素。
【請求項１２】
処理する画像の画素に関するデータを、カスケードで、基本セルの入力に順次送信する一方、前記セルにおいて、前記データに対する送信遅延をそれぞれ課すステップと、
前記データを順次送信した後、前記基本セルによって受信されたデータに対し、前記基本セルの少なくとも１つの部分において、乗数係数による乗算を実施して、積を獲得し、前記乗算を実施した後、前記積を共に加算するステップと
を備え、
前記基本セルの少なくとも１つにおいて、
主遅延と前記主遅延未満の補助遅延とが、それぞれ主と補助である、平行な２つの遅延線によって、前記１つの基本セルによって受信されたデータに対し課され、
前記１つの基本セルによって受信されたデータが、和を獲得するように、主遅延線上流と下流に、共に加算され、前記乗算が、前記和に対して実施され、
前記１つの基本セルによって受信されたデータが、前記補助遅延と共に、前記セルの下流に送信されることを特徴とする、画像処理のための線形ろ過方法。
【発明の詳細な説明】
【０００１】
本発明は、画像処理のための線形フィルタの基本セル、ならびに関連するモジュール、要素、およびプロセスに関する。
【０００２】
モジュールで柔軟性のある方式で、線形空間ろ過を実施することを可能にする、シストリック・アーキテクチャ構造が知られている。そのような構造は、カスケードの基本セルを備える。それらのそれぞれは、点の遅延を課すことを可能にするレジスタと、乗数係数を記憶することができるメモリと、受信したデータのこれらの係数によって乗算を実施する乗算器と、獲得された積を、下流セルから得られる積の和に順次加算することを意図したアダーとを備える。
【０００３】
そのような実施形態は、ＡｂｏｕｌｎａｓｒとＳｔｅｅｎａａｒｔによる「Ｒｅａｌ−Ｔｉｍｅ  Ｓｙｓｔｏｌｉｃ  Ａｒｒａｙ  Ｐｒｏｃｅｓｓｏｒ  ｆｏｒ  ２−Ｄ  Ｓｐａｔｉａｌ  Ｆｉｌｔｅｒｉｎｇ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ、Ｖｏｌ．３５、Ｎｏ．４、１９８８年４月という論文のページ４５１〜４５５と、ＺｈａｎｇとＳｔｅｅｎａａｒｔによる「Ｈｉｇｈ−Ｓｐｅｅｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔａｔｅ−Ｓｐａｃｅ  Ｒｅｃｕｒｓｉｖｅ  Ｆｉｌｔｅｒｉｎｇ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｎｓ、Ｖｏｌ．３７、Ｎｏ．６、１９９０年６月という論文のページ８３１〜８３６に見られる。
【０００４】
本発明の主題は、ろ過係数に水平および／または垂直の対称性が存在する状態で、必要なセルの数を低減し、特に消費という点で、処理効率を明瞭に改善することが可能になる、新奇な線形フィルタ・アーキテクチャに基づく基本セルである。
【０００５】
本発明は、また、具体的には多重段階補間のフレームワーク内において、上記の利点を提供する一方で、画像の拡張および圧縮を可能にするこの種のセルに関する。
【０００６】
本発明のセルは、具体的には動き補償を有する補間のための、ランダム・アクセスに適合することもできる。
【０００７】
本発明は、そのようなセルに基づいた線形ろ過モジュール、ならびにいくつかのモジュールが協働することに依拠する線形ろ過要素にさらに関する。
【０００８】
本発明の要素により、効率が増大された水平および／または垂直の空間−時間ろ過を可能にすることができる。
【０００９】
本発明の主題は、さらに、上述した利点を有する線形ろ過プロセスである。
【００１０】
したがって、本発明は、
処理する画像の画素に関するデータを順次受信することを意図した入力と、
遅延と共に、これらのデータを順次送信することを意図した循環出力と、
前記セルにおいてこれらのデータを処理することによって獲得された結果を、順次送信することを意図した計算出力と、
セルの入力に連結することができる入力と、セルの循環出力と計算出力とに連結することができる出力とを有する主遅延線と、
少なくとも１つの乗数係数を含むように提供された係数メモリと、
係数メモリに接続され、遅延線の出力とセルの計算出力とにそれぞれ連結することができる入力と出力を有する乗算器であって、係数メモリの乗数係数の少なくとも１つによって、乗算器の入力において受信されたデータについて乗算を実施し、獲得された結果を、乗算器の出力を介して送信することを意図した乗算器とを備える、画像処理のための線形フィルタの基本セルに関する。
【００１１】
本発明によれば、主遅延線は、処理する画像の少なくとも２つの画素に対応する最大シフトを生成することができ、セルは、また、
セルの入力とセルの循環出力とにそれぞれ連結することができる入力と出力とを有する補助遅延線と、
セルの入力と主遅延線の出力とにそれぞれ連結することができる第１入力および第２入力と、乗算器に連結することができる出力とを有するアダーと、
第１状態と第２状態を有し、第１状態において主遅延線を介して、および第２状態において補助遅延線を介して、セルの入力をセルの循環出力に連結することを意図した遅延線選択手段と、
少なくとも２つの状態を有し、セルの入力および／または主遅延線の出力を、それぞれこれらの状態において、アダーの対応する入力に連結することを意図した計算選択手段とを備える。
【００１２】
「遅延線」という表現は、レジスタを含めて、連続したデータ・ストリームにおいて、１つまたは複数の画素の遅延を課すことができるあらゆるシステムを意味することを理解されたい。
【００１３】
したがって、本発明のセルは、画素より大きい遅延を課すことを可能にする主遅延線が存在することにより、特に現況技術のセルとは異なる。既存のセルとは異なり、平行な２つの遅延線を使用することが可能であり、かつ主遅延線の入力と出力において、データの和を形成することができるアダーが存在するために、本発明のセルは、水平対称性および／または垂直対称性を考慮に入れることが可能である。したがって、このセルは、主遅延線において、該当する対称性に対応する遅延を課し、一方、補助遅延線において、データを、（例えば画素または線の）セルの下流に送信することに対応する他の遅延を課すことが可能になる。
【００１４】
ダイナミックＲＡＭメモリを製造する効率が向上し、かつより精密な技術が出現しているので、各要素に同じものを可能なだけ含めるとライン・メモリにはかなりな量、およびフレーム・メモリにはより限定された量になることに留意されたい。そのようなＲＡＭは、本発明のセルの主遅延線、および可能であれば補助遅延線に使用されるのが有利である。したがって、これらのセルにより、柔軟性のあるアーキテクチャが可能になり、使用するオペレータ間の相互接続を単に再構成することによって、ビデオ処理のアプリケーションで従来遭遇した多くの空間−時間フィルタ構造に到達することを可能にする。
【００１５】
本発明のセルは、簡単なパラメータ表示によって、空間−時間ろ過、または動き補償を有するフレーム補間を含むアプリケーションを満足することを可能にする再構成可能なネットワークを構築することを可能にする。
【００１６】
好ましい実施態様によれば、本発明のセルは、ろ過を必要とする相当数のアプリケーションを対象とすることができる単一開発ＡＳＩＣ回路に使用される。
【００１７】
他の好ましい実施態様によれば、本発明のセルは、シリコンの領域に関してより最適化されるという利点を有するＶＬＳＩ回路において使用される。その場合、１つの特定の構造が、一つを対象としたアプリケーションを満足する唯一の相互接続を確定するように、可能な構造から選択されることが有利である。
【００１８】
これらの両方の実施態様では、獲得されたセル・ネットワークと、関連する相互接続システムは、それらの規則性によって、同一ブロックの反復に依拠する配置／経路指定を簡単にする。さらに、使用するセルの数を変更することができ、低減または増大することが可能である。
【００１９】
他の有利な実施態様によれば、本発明のセルは、ＦＰＧＡ回路（現場でプログラム可能なゲート・アレイ）において使用される。
【００２０】
本発明のセルは、空間−時間ろ過とランダム・アクセスの機能を履行することができるという利点を有する。したがって、ビデオ規格の変換、フレーム・タイミング変換（テレビジョンまたはＰＣのアップコンバージョン）、および画像フォーマット変換（ＴＶフォーマットからＨＤ  ＴＶフォーマットへなど）で遭遇するフレーム補間の要件を、特によく満たす。
【００２１】
これらのアプリケーションに含まれる、画像の水平軸または垂直軸、あるいはシーケンスの時間軸のろ過は、数と管理が最適化されることが好ましいライン・メモリおよび／またはフレーム・メモリを使用することを必要とする。本発明のセルに依拠するアーキテクチャにより、この最適化が可能になり、それにより、概念的な見地からのあらゆる新奇な調査が回避される。
【００２２】
遅延線の少なくとも１つが、少なくとも１つのダイナミックＲＡＭを備えることが好ましい。
【００２３】
アダーの第２入力は、主遅延線の出力だけでなく、補助遅延線の出力にも連結することができることが有利である。その場合、計算選択手段は、対応する接続を可能にする。
【００２４】
遅延線の第１の有利な実施形態では、主遅延線と補助遅延線は、それぞれ、少なくとも１つの線と１つの点の最大シフトを生成することができ、補助遅延線は、レジスタを備えることが好ましい。
【００２５】
この実施形態は、水平対称性を考慮に入れるように適合される。補助遅延線に極簡単なレジスタを使用するという利点を有する。例を挙げると、主遅延線のシフト・キャパシティは、１０の線である。
【００２６】
遅延線の第２の有利な実施形態によれば、主遅延線と補助遅延線は、それぞれ、少なくとも２つの線と少なくとも１つの線の最大シフトを生成することができる。
【００２７】
この実施形態は、それ自体は、水平対称性と垂直対称性の両方を考慮に入れるように適合されるが、適切なＦＩＦＯメモリ（具体的にはＲＡＭを備える可能性がある）を有する２つの線を使用することが必要である。完全な垂直対称性が存在する場合（完全な垂直フィルタ、水平対称性を有していない矩形フィルタ）、そのようなセルから獲得されたフィルタは、消費を節約する。例を挙げると、主遅延線と補助遅延線のシフト・キャパシティは、それぞれ、１０の線と１つの線である。
【００２８】
水平対称性と垂直対称性の両方が存在する場合、水平対称性は、第１実施形態を使用することによって好都合であることが好ましい。この選択は、実際、経済的である。しかし、第２実施形態を使用することは、水平対称性との競合を有さない垂直対称性が存在する場合に、依然として有利である可能性がある（クロス・フィルタ、やはり水平対称性を有する矩形フィルタの中心カラム）。
【００２９】
各画素に関するデータは、この画素に対して考慮した成分に対応する。したがって、画素は、具体的には、１つの（例えば１０ビットの）ワードを使用することによって、クロミナンスまたは輝度の単一成分に関連付けることができる。また、３つのワードを使用することにより、３つの成分（１つの輝度成分と２つのクロミナンス成分）に関連付けることができる。
【００３０】
係数メモリは、係数のバンクを記憶することを意図したメモリからなり、セルは、これらの係数の１つを選択する手段を備えることが有利である。
【００３１】
したがって、係数は、システムの初期化中に１回だけダウンロードして、ろ過のときに、セルのそれぞれに対して選択することが可能である。
【００３２】
好ましい実施形態では、セルは、遅延線の少なくとも１つに対するシフト不能手段を備える。
【００３３】
これらの不能手段により、可能であれば点の不能および／または線の不能に対応して、セルを循環しているデータの時間凍結によって、画像を拡張することが可能になる。
【００３４】
計算選択手段は、
セルの入力に連結された第１入力と、ゼロに連結された第２入力と、セルの入力に対応するアダーの第１入力に連結された出力とを有する第１マルチプレクサと、
主遅延線の出力に連結された第１入力と、ゼロに連結された第２入力と、主遅延線の出力に対応するアダーの第２入力に連結された出力とを有する第２マルチプレクサとを備えることが有利である。
【００３５】
さらに、セルは、制御情報をセルの少なくとも１つのアイテムにダウンロードすることを意図した少なくとも１つの制御線を備え、制御線は、
係数メモリを意図した乗数係数をアドレス指定するための少なくとも１つの線と、
係数メモリを意図した、係数を選択するためのパラメータをアドレス指定するための少なくとも１つの線であって、これらのパラメータが、アドレス・ビットからなることが好ましい、少なくとも１つの線と、
シフト不能手段を活動化および非活動化するための少なくとも１つの線であって、これらのデータが、線と点のシフト不能に関する情報を備えることが好ましい、少なくとも１つの線と、
遅延線の少なくとも１つを意図した、遅延選択パラメータをアドレス指定するための少なくとも１つの線と、
遅延線選択手段および／または計算選択手段を意図した、状態選択パラメータをアドレス指定するための少なくとも１つの線であって、これらのパラメータが、状態制御ビットからなることが好ましい、少なくとも１つの線と、
これらのアドレス指定線のあらゆる組合わせとから選択されることが好ましい。
【００３６】
遅延線選択手段および／または計算選択手段は、マルチプレクサなどのスイッチ、すなわち舵取り機能を有するアイテムを備えることが有利である。
【００３７】
さらに、本発明の主題は、本発明による少なくとも２つのセルを備える、画像処理のための線形フィルタのモジュールである。これらのセルは、モジュールにカスケードに構成され、入力セルと、中間セルと、出力セルとからなる。モジュールは、また、セルの計算出力に連結され、かつ入力セルの入力に連結された入力を有する加算手段と、出力セルの循環出力に連結された循環出力と、加算手段の下流にある計算出力とを備える。
【００３８】
セルは、同一であり、および／または数が４つであることが有利である。
【００３９】
２つ以上のセルから得られる結果の和のために、加算手段は、それぞれが２つの入力と１つの出力とを有する、ピラミッド方式で、いくつかの層に直列に構成されるアダーを備えるのが好ましい。
【００４０】
有利な実施形態によれば、モジュールは、第１状態と第２状態を有する、具体的には動き補償のための、ランダム・アクセス選択手段を備える。これらの手段は、第１状態において、セルのそれぞれの入力を、このセルのアダーの第１入力に接続し、第２状態において、セルのそれぞれの遅延線の少なくとも１つの出力を、これらのセルの１つのアダーの第１入力に接続することを意図する。
【００４１】
この実施形態は、具体的には、動き補償された補間に使用することができる。本発明によるいくつかのセルをカスケードすることによって、あらゆる連続的でない位置の画素にアクセスすることが可能であるスライディング・ウィンドウが、実際に創出される。
【００４２】
ランダム・アクセスを有する実施形態の有利な形態では、各モジュールの主遅延線は、アクセス・キャパシティを増大することを可能にするデュアル・ポートＲＡＭに関連付けられる。他の有利な実施形態では、十分なキャパシティのライン・メモリを使用して、これらの遅延線自体が、所望のアクセスを獲得するのに役立つ。変形実施形態では、補助遅延線も、好ましくは主遅延線と平行な状態で、ランダム・アクセスに使用される。
【００４３】
ランダム・アクセスのためのライン・メモリの配置は、柔軟性があり、例えば動き補償されたフィルタにおける運動ベクトルの振幅など、要件の関数として、アクセス・ウィンドウの寸法を変更することを可能にする。さらに、有利な実施形態によれば、ライン・メモリと、随意選択で関連するＲＡＭとは、２つの隣接するビデオ・フレームにわたる分割を可能にするように提供され、これにより、これらの両方のフレームに同時にアクセスすることが可能になる。
【００４４】
本発明は、また、本発明による少なくとも２つのモジュールを備える、画像処理のための線形ろ過要素に関する。この要素は、また、モジュールの少なくとも２つの計算出力に連結された加算手段を備える。
【００４５】
したがって、本発明の要素は、考慮した実施形態によれば、別々にまたは組合わせて、以下の様々な利点を提示することができることがわかる：
ある種のパラメータを簡単にソフトウエア再プログラミングすることによって、複数の空間−時間フィルタ構造と、動き補償を有するインタポーレータとにアクセスすることを可能にする多目的で柔軟性のあるアーキテクチャを提供する、
限定された数の異なるアイテムのタイプを使用するアーキテクチャの基盤であり、これにより開発時間を低減する、
最適化された数の入力／出力を使用するアーキテクチャを可能にし、これは、要素を対象とするときの、大きな制約を表す、
具体的には、反復ベーシック・モジュールのために、迅速な配置／経路指定をもたらすアーキテクチャの規則性を可能にする。
【００４６】
モジュールは、カスケードに構成され、要素は、また、いわゆる上流モジュールである、モジュールの少なくとも１つと、いわゆる下流モジュールである、連続するモジュールとの間に構成された、第１状態と第２状態を有する入力選択手段を備えることが有利である。これらの入力選択手段は、第１状態において、上流モジュールの入力を下流モジュールの循環出力に連結し、第２状態において、加算入力線に連結することを意図する。
【００４７】
この実施形態は、時間−空間ろ過の使用を可能にする柔軟性のある方式である。特に、モジュールを直列に配置することによって、空間ろ過のために、これらのモジュールを通してビデオ信号を連続して循環させることが可能であり、一方、モジュールを並列に配置することによって、様々な瞬間に関連付けられたいくつかのビデオ信号を導入し、したがって、時間ろ過を可能にすることが可能である。
【００４８】
要素のモジュールは、同一であり、および／または数が４つであることが有利である。
【００４９】
２つ以上のモジュールから得られる結果の和のために、加算手段は、ピラミッド方式で、いくつかの層に直列に構成された、それぞれ２つの入力と１つの出力を有するのが好ましい。
【００５０】
本発明は、また、画像処理のための線形ろ過プロセスにも適用される。その場合、
処理する画像の画素に関するデータが、カスケードの基本セルの入力に順次送信され、同時に、これらのセルにおいて、これらのデータに送信遅延をそれぞれ課し、
乗数係数による乗算が、積を獲得するように、これらのセルによって受信されたデータに関して、これらのセルの少なくとも１つの部分において実施され、これらの積が、共に加算される。
【００５１】
本発明によれば、セルの少なくとも１つにおいて、
主遅延と、主遅延未満の補助遅延とが、平行であるそれぞれ主および補助である２つの遅延線によって、セルによって受信されたデータに課され、
セルによって受信されたデータは、和を獲得するように、主遅延線の上流と下流に共に加算され、乗算が、これらの和に対して実施され、
このセルによって受信されたデータは、補助遅延と共に、セルの下流に送信される。
【００５２】
本発明は、添付図面を参照する、限定的ではない、以下の例示的な実施形態と実施態様によって、よりよく理解され、示されるであろう。
【００５３】
これらの図の内容は、例示であるだけでなく、記述の補完とも見なされるべきである。
【００５４】
図では、同一または同様のアイテムは、同じ参照符号によって表記されている。
【００５５】
図５から７および１４から１６の概略図は、例を理解するために必要なアイテムのみを示す。それらは、システムのマルチプレクサを適切に構成することにより、様々なフィルタを構築することによって獲得される。したがって、具体的には、これらの図示は、各乗算器が、係数のバンクに関連付けられ、結果に関するシフト・オペレーションおよびラウンディング・オペレーションは、示されていない。
【００５６】
本記述は、線形ろ過を焦点とする第１部分の開発の実施形態（図１から９に関する）と、動き補償のためのランダム・アクセスを対象とした第２部分（図１０から１６に関する）とを備える。第２部分の実施形態は、特有のアイテムをあるブロックに追加することによって、第１部分の実施形態から導出される。
【００５７】
これ以降、「モジュール」は、基本セルの集合体に基づく機能エンティティを表し、「ネットワーク」は、モジュール（したがってセル）の集合体に基づく機能エンティティを表し、要素の基盤である。記述した例では、ネットワークのセルは、すべて同一であり、マルチプレクサおよびアダーによって、互いに相互接続される。
【００５８】
さらに、「画素」または「点」という用語は、これ以後、話を簡潔にするために、ビデオ線によって送信される、画素に関するデータを意味することを理解されたい。
【００５９】
これ以後の例示的なアーキテクチャは、１６のベーシック・セルを使用し、画素は、１０ビットのワードによって表示される。変形実施形態では、基本セルの数は、より多く、および／またはワードの幅は、異なる。
【００６０】
有利な実施形態によれば、いくつかのネットワークがカスケードされ、ネットワークの実施態様は、例えば、１６のセルに限定される。この実施形態は、線形ろ過とランダム・アクセスの２つの機能に適用可能である。これは、各要素のフットプリントまたは領域を制限する問題を解決することを可能にし、一方、線形ろ過モードのより広いフィルタと、ランダム・アクセス・モードのより大きなベクトル振幅とを獲得することを可能にする。
【００６１】
本発明による基本セル１（ベーシック・セルとも呼ばれる）（図１）は、ビデオ信号に対する入力２（ＩＮ＿ＶＩＤＥＯ線）と、遅延後のビデオ信号に対する出力３（ＯＵＴ＿ＶＩＤＥＯ線）と、計算結果に対する出力４（ＯＵＴ＿ＣＡＬＣ線）とを有する。これは、
・キャパシタが、１０ビットに関して、１の点から２０５５の点にわたる、不能にすることができる（ＷＥがライト・イネーブルを表す、ＷＥ＿ＬＩＮＥ制御線１２によって）１つの遅延線（ＬＡＲ）５と、
・補助遅延線６を形成する、ＬＡＲ５と平行に不能にすることができる（ＷＥ＿ＰＯＩＮＴ制御線１３によって）１つのレジスタ１６と、
・２つの１０ビットの入力２１および２２と、１つの１１ビットの出力２３を有する１つのアダー７と、
・アダー７のヘッド端にある２つの１０ビットのレジスタ３１および３２（それぞれ入力２１および２２）と、
・アダー７の出力２３にある１つの１１ビットのレジスタ３３と、
・レジスタ１６（入力５１）から、またはＬＡＲ５（入力５２）から、セル１の出力３にある、信号を生成する（出力５３）ための１つのマルチプレクサＭＵＸ４と、
・ＬＡＲ５（入力４７）から、またはレジスタ１６（入力４８）から出るビデオを生成する（出力４９）ための１つのマルチプレクサＭＵＸ３と、
・出力５６において、入力信号（入力５４）またはランダム・アクセス（入力５５）のためのリターンを選択することを可能にする１つのマルチプレクサＭＵＸ５と、
・ＭＵＸ１が、ＭＵＸ５の出力５６に連結された第１入力４１と、０の第２入力４２と、アダー７に連結された出力４３とを有し、ＭＵＸ２が、ＭＵＸ３の出力４９に連結された第１入力４４と、０の第２入力４５と、アダー７に連結された出力４６とを有し、アダー７の入力２１および２２において、ビデオを強制的に０にすることを可能にする２つのマルチプレクサＭＵＸ１およびＭＵＸ２と、
・セル１の出力４への２３ビットの出力２６を有する１１ビット（入力２４）かける１２ビット（入力２５）の１つの乗算器８と、
・乗算器８の入力２５に連結され、６ビットのＡＤＲ＿ＣＯＥＦアドレス指定線１９によってアドレス指定可能であり、６４×１２のデュアル・ポートＲＡＭを備える６４の１２ビットの係数の１つのＲＡＭバンク９と、
・係数のバンク９の出力にある１つの１２ビットのレジスタと、
・乗算器８の出力にある１つの２３ビットのレジスタ３４とを備える。
【００６２】
遅延線５は、２つの５１２×２０の単一ポートＲＡＭを関連付けることにより獲得される。この関連付け１５は、遅延が、１と２０４８のクロック・サイクル間にあり、レジスタとマルチプレクサ（２０５５の点の遅延をもたらす）とで補足される単一ブロックとして機能する（線形ろ過に関して）。他の実施形態では、深度がプログラミング可能である、ＦＩＦＯとして組織化されたあらゆる他のライン・メモリによって置換される。
【００６３】
このベーシック・セル１は、ビデオ画素と、バンク９から出る係数の１つとの積をもたらす。マルチプレクサＭＵＸ１とＭＵＸ２は、乗算器８のビデオ入力、または追加されたビデオ入力を確定する。マルチプレクサＭＵＸ４は、次のセル上で使用されるビデオを確定し、マルチプレクサＭＵＸ３は、アダー７の入力２２の上で使用されたビデオを向け、マルチプレクサＭＵＸ５は、アダー７の入力２１の上で使用されたビデオを向ける。５つの多重化ビットと、ＬＡＲ５においてプログラムされた遅延値と、バンク９に含まれている係数とは、すべて、このセル１を構成するために必要である。
【００６４】
セル１は、具体的には、５つの１０ビットのマルチプレクサＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４、およびＭＵＸ５のレベルにおいて構成される。したがって、単一バイト上に分散した、５つの位置決めビットが必要である。係数も、構成の一部を形成する：係数は、マルチプレクサの位置決めビットと全く同様に、初期化段階中に、ダウンロードされ、この構成に対応するオペレーションの段階を通して、同じままである。
【００６５】
オペレーション段階中、ある数のチェック・ビットが、画素レートで、動的に切換え可能である。これは、
適切な係数を画素内に割り当てることを可能にする、係数のバンク９のアドレス指定ビット（線１９）と、
具体的には、画像フォーマットを水平方向および／または垂直方向に拡張するために、フィルタに必要である、ビデオの線シフトと点シフトを不能にすることを可能にする、ビットＷＥ＿ＬＧ（線１２）およびＷＥ＿ＰＴ（線１３）とに対する場合である。
【００６６】
開示したベーシック・セル１は、多目的で柔軟性がある。これは、画像の水平および垂直の寸法に従って、または時間寸法に従って、可変構成のフィルタを構築することを可能にする。
【００６７】
ベーシック・セルの相互接続は、それぞれが４つのベーシック・セルを１つのグループにするモジュールのフォーメーションと、最終ネットワークにおけるモジュールの関連付けと、ネットワークの出力に向けられることを意図した信号の選択およびフォーマットとの、３つのステップに依拠する。
【００６８】
各モジュール６０（図２）は、
・直列の４つのベーシック・セル６１、７１、８１、および９１（それぞれ、入力６２、７２、８２、および９２と、循環出力６３、７３、８３、および９３と、計算出力６４、７４、８４、および９４とを有する）と、
・２つのアダー１０１および１０２であって、セル６１、７１、８１、および９１の計算出力６４、７４、８４、および９４にそれぞれ連結された２３ビットの入力１０２および１０３（アダー１０１）と１０６および１０７（アダー１０５）と、２４ビットの出力１０４（アダー１０１）および１０８（アダー１０５）とを有する２つのアダー１０１および１０２と、
・アダー１０１および１０５の出力１０４および１０８にそれぞれ連結された２４ビットの入力１１１および１１２と、２５ビットの出力１１３とを有する１つのアダー１１０とを備える。
【００６９】
セル６１、７１、８１、および９１のそれぞれ４つの乗算器６８、７８、８８、および９８から加算された結果の和は、このモジュール６０の出力１１４（アダー１１０の計算出力１１３から来る計算出力）において獲得される。モジュール６０のセルのそれぞれにおいて生成された遅延の和によって遅延された入力ビデオも、入手可能である（循環出力９３）。
【００７０】
４つのセルのこのモジュール６０は、唯一のビデオ入力６２を装備するように設計されるが、垂直モードまたは水平モードで構成することもできる。
【００７１】
最終ネットワーク１２０（図３）は、それぞれ４つのベーシック・セルの４つのモジュール１３０、１４０、１５０、および１６０を装備する。これらのモジュールの関連付けは、１６の係数を有するフィルタを獲得することを可能にするが、４つのモジュールからの４つの結果を別々に使用すること、または、２つのモジュールの和から得られる２つの結果を使用することも可能である。
【００７２】
示した例のネットワーク１２０は、
・入力１３２、１４２、１５２、および１６２と、ディレクト・ビデオ出力（循環出力）１３３、１４３、１５３、および１６３と、計算出力１３４、１４４、１５４、および１６４とをそれぞれ有する、４つのカスケードされたフィルタ・モジュール１３０、１４０、１５０、および１６０と、
・循環出力１３３、１４３、１５３、および１６３（ＯＵＴ＿ＶＩＤＥＯ１・・・４線への出力）にそれぞれある４つの１０ビットのレジスタ１３８、１４８、１５８、および１６８と、
計算出力１３４、１４４、１５４、および１６４  １６３（ＯＵＴ＿ＣＡＬＣ１・・・４線への出力）にそれぞれある４つの２５ビットのレジスタ１３９、１４９、１５９、および１６９と、
・３つのモジュール１４０、１５０、および１６０にそれぞれ関連付けられた３つのマルチプレクサ１４１、１５１、および１６１であって、それぞれが、対応するモジュールの入力１４２、１５２、および１６２に連結された出力１４７、１５７、および１６７と、上流モジュール１３０、１４０、および１５０の循環出力１３３、１４３、および１５３に連結された第１の１０ビットの入力１４５、１５５、および１６５と、ビデオ入力線ＩＮ＿ＶＩＤＥＯ２、ＩＮ＿ＶＩＤＥＯ３、およびＩＮ＿ＶＩＤＥＯ４に対する第２の１０ビットの入力１４６、１５６、および１６６とをそれぞれ有する３つのマルチプレクサ１４１、１５１、および１６１と、
・２６ビットの和を生成するように（それぞれ出力１７３および１７８）、一方ではモジュール１３０および１４０から（アダー１７０の入力１７１および１７２）、他方ではモジュール１５０１および１６０から（アダー１７５の入力１７６および１７７）、計算結果を対で加算する２つの２５ビットのアダー１７０および１７５と、
・アダー１７０および１７５の出力１７３および１７８（ＯＵＴ＿ＣＡＬＣ１２線とＯＵＴ＿ＣＡＬＣ３４線への出力）にそれぞれある２つの２６ビットのレジスタ１７４および１７５と、
・レジスタ１７４および１７９にそれぞれ連結された入力１８１および１８２を有し、４つのモジュール１３０、１４０、１５０、および１６０からの計算結果の和ＯＵＴ１２３４を、出力１８３において生成する１つの２６ビットのアダー１８０と、
・上流ネットワーク（入力１９６）から、またはアース（入力１９７）からでるカスケード入力（ＩＮ＿ＣＡＳＣＡＤ線）を選択するための、入力１９８を有する１つのマルチプレクサ１９５と、
カスケード入力上において、ＯＵＴ１２３４をリセットするための、アダー１８０の出力１８３にある４つの２６ビットのレジスタの１つのアセンブリ１８４と、
・アダー１８０の出力１８３への直接接続によって（入力１８６）、またはレジスタのアセンブリ１８４を介して（カスケード入力のための遅延、入力１８７）、和ＯＵＴ１２３４を出力１８８において与える１つのマルチプレクサ１８５と、
・フィルタのネットワークをカスケードすることを可能にし、マルチプレクサ１９５の出力１９８に連結された第１入力１９１と、マルチプレクサ１８５の出力１８８に連結された第２入力１９２と、出力１９３とを有する、１つの３０ビットのアダー１９０と、
・カスケード・アダー１９０の出力１９３（ＯＵＴ＿ＣＡＳＣＡＤ線への出力）にある１つの３０ビットのレジスタとを備える。
【００７３】
必要な新しい構成パラメータは、マルチプレクサ１４１、１５１、および１６１（ビデオ入力選択）と、マルチプレクサ１９５（上流ネットワークの考慮）とに関するパラメータである。
【００７４】
信号のフォーマットと多重化は、データへのアクセスの柔軟性と、入力／出力の数との兼合いを表す入力／出力の分割を獲得するように実施される。入力／出力の数は、具体的にはＶＬＳＩを実施する場合に、一般に大きな制約である。
【００７５】
一般に、マルチプレクサの数と構成は、構造によって提供される様々なフィルタの組み合わせに到達するように、最適化される。
【００７６】
開示した実施形態では、情報をフォーマットおよび多重化することで補足されたネットワーク１２０は（図４に示したように）、入力として、以下の線、
いくつかのネットワークを関連付けることを可能にする３０ビットのカスケード入力ＩＮ＿ＣＡＳＣＡＤと、
モジュール１３０、１４０、１５０、および１６０にそれぞれアクセスすることを可能にする、４つのビデオ列ＩＮ＿ＶＩＤＥＯ１・・・４と、
動的切換えで（画素レートで）、バンクに事前ロードされた係数をアドレス指定し、各線が、２つのモジュールに共通である（それぞれ、一方ではモジュール１３０および１４０、他方では１５０および１６０）ＡＤＲ＿ＣＯＥＦＦ１・・・２と、
２つのモジュール（それぞれ一方ではモジュール１３０および１４０、他方では１５０および１６０）に共通の点シフトと線シフトを不能にする、ＷＥ＿ＰＯＩＮＴ１・・・２およびＷＥ＿ＬＩＮＥ１・・２と、
ランダム・アクセス・アプリケーションのためのベクトル入力ＩＮ＿ＶＥＣＴＸおよびＩＮ＿ＶＥＸＴＹと、
マルチプレクサの位置決めと、１６のセルの係数とを含む構成のダウンロード・バスＩＮ＿ＤＯＷＮＬＯＡＤＩＮＧとを備える。
【００７７】
さらに、ネットワーク１２０は、出力において（図４）、それぞれ１０ビットの４つのバスＯＵＴ１・・・ＯＵＴ４を備える。４つのバスは、構成が、アプリケーションの要件に依存する多重化およびフォーマットに対応する。したがって、すべての構成において、４０出力ビットより大きいことはあり得ない。４つのバスＯＵＴ１・・・ＯＵＴ４は、マルチプレクサ２００（入力ＯＵＴ＿ＶＩＤＥＯ１およびＯＵＴ＿ＶＩＤＥＯ２）、２０１（入力ＯＵＴ＿ＣＡＬＣ２およびＯＵＴ＿ＣＡＬＣ１２）、２０２（入力ＯＵＴ＿ＣＡＬＣ３およびＯＵＴ＿ＣＡＬＣ３４、２０３（入力ＯＵＴ＿ＶＩＤＥＬ３およびＯＵＴ＿ＶＩＤＥＯ４）、２０４（入力：マルチプレクサ２００の入力およびＯＵＴ＿ＣＡＬＣ１）、２０５（入力：マルチプレクサ２０２および２０３の出力）、２０６（入力：マルチプレクサ２０１および２０４の出力）、２０７（入力：マルチプレクサ２０５の出力およびＯＵＴ＿ＣＡＬＣ４）、２０８（入力：マルチプレクサ２０６の出力およびＯＵＴ＿ＣＡＳＣＡＤ）、２０９（入力：マルチプレクサ２０１の出力およびＯＵＴ＿ＣＡＳＣＡＤ）、および２１０（入力ＯＵＴ＿ＣＡＬＣ４およびＯＵＴ＿ＣＡＳＣＡＤ）によって、出力ＯＵＴ＿ＶＩＤＥＯ１・・・ＯＵＴ＿ＶＩＤＥＯ４、ＯＵＴ＿ＣＡＬＣ１・・・ＯＵＴ＿ＣＡＬＣ４、ＯＵＴ＿ＣＡＬＣ１２、ＯＵＴ＿ＣＡＬＣ３４、およびＯＵＴ＿ＣＡＳＣＡＤに連結される。さらに、レジスタ２１６〜２２０がそれぞれ続くシフトおよびラウンディング指定ユニット２１１〜２１５が、計算出力（ＯＵＴ＿ＣＡＬＣ１、マルチプレクサ２０１の出力、ＯＵＴ＿ＣＡＳＣＡＤ、ＯＵＴ＿ＣＡＬＣ４、マルチプレクサ２０２の出力）と、マルチプレクサ２０４〜２１０の対応する入力との間に、それぞれ挿入される。
【００７８】
以下で使用する例では、フォーマットと多重化に専用のプログラミングが、各フィルタ構成に対応する。例えば、カスケード使用するために、出力は、遅延された１０ビットのソース・ビデオ信号（ＯＵＴ＿ＶＩＤＥＯ３または４）が付随する３０ビットの信号ＯＵＴ＿ＣＡＳＣＡＤを送達し、結合されたこれらの２つの信号は、４０ビットのワードをもたらす。
【００７９】
ネットワーク１２０を時間フィルタとして使用するために、ＦＩＦＯとして組織化されたフレーム・メモリが、フィルタの構成に使用される。有利な実施形態によれば、これらのメモリは、アーキテクチャ全体に組み込まれる。他の有利な実施形態では、必要時にのみ挿入される外部アイテムと見なされる。
【００８０】
フィルタの以下の例（例１から３）は、ネットワーク１２０に基づいて獲得され、具体的にはダウンロードすることによって、特定な方式で構成およびパラメータ表示される。
【００８１】
例１：対称水平−垂直フィルタ
図５に示し、１２０Ａと参照する、そのようなフィルタの特性は、以下の通りである。
・１つの入力（ＩＮ＿ＶＩＤＥＯ１）、
・１つの出力（ＯＵＴ＿ＶＩＤＥＯ４）、
・奇数対称性を有する５＊５係数
（Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１３，Ｃ１２，
Ｃ９，Ｃ１０，Ｃ１１，Ｃ１０，Ｃ９，
Ｃ６，Ｃ７，Ｃ８，Ｃ７，Ｃ６，
Ｃ３，Ｃ４，Ｃ５，Ｃ４，Ｃ３，
Ｃ０，Ｃ１，Ｃ２，Ｃ１，Ｃ０）
・係数の和１０２４
・８００の点かける６００の線
・活動的なラウンディングおよびクリッピング、
【００８２】
水平対称性は、ネットワーク１２０の４つのモジュール１３０、１４０、１５０、および１６０のセル１のＬＡＲ５に加えられた遅延によって考慮に入れられる（ＬＡＲにおけるｎの点の遅延を、ＬＡＲの「ｎ  ｐｔｓ」の表記によって図５に示す）。
【００８３】
水平対称性を利用するために使用した各セル１に対して、アダー７は、同じ係数を有する２点間の水平方向のずれに等しい遅延を生成するＬＡＲ５の入力と出力を、それぞれ入力２１と２２において受信する。例えば、モジュール１３０の第１セルは、４つの点の遅延を課すＬＡＲ５と、係数Ｃ０に関連付けられる係数のバンク９とを有する。さらに、計算出力３は、レジスタ１６からの出力を受信する（１つの点のシフト）。
【００８４】
線ジャンプ・セル１のそれぞれに対して（係数Ｃ２、Ｃ５、Ｃ８、Ｃ１１、およびＣ１４）、アダー７は、セル１からの入力２を入力２１において受信し、入力２２では何も受信しない。循環出力３に関しては、次の線上における位置決めの遅延を生成するＬＡＲ５から出力を受信する。例えば、モジュール１３０の第３セルは、７９８の点の遅延を課すＬＡＲ５と、係数Ｃ２に関連付けられる係数のバンク９とを有する。最後のセル１に関する限り（モジュール１６０の４番目のセル）、加算機能は、非活動化され、アダー７の入力２１および２２は、ゼロに設定される。
【００８５】
例２：時間垂直フィルタ
図６に示し、１２０Ｂと参照するようなフィルタの特性は、以下の通りである。
・４つの入力ＩＮ＿ＶＩＤＥＯ１・・・ＩＮ＿ＶＩＤＥＯ４、
・１つの出力ＯＵＴ＿ＣＡＳＣＡＤ、
・４＊４の係数（特定の対称性なし）、
（Ｃ０，Ｃ１，Ｃ２，Ｃ３，
Ｃ４，Ｃ５，Ｃ６，Ｃ７，
Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，
Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５）
・係数の和１０２４、
・８００の点かける６００の線、
・活動的なラウンディングおよびクリッピング
【００８６】
すべてのセル１のアダーは、ＬＡＲ５からの出力を入力２２において受信し、入力２１では何も受信しない。ＬＡＲ５は、８００の点の遅延を課す。さらに、循環出力３も同様に、ＬＡＲ５からの出力を受信する。
【００８７】
例３：奇数対称性を有する水平フィルタ
図７に示し、１２０Ｃと参照するようなフィルタの特性は、以下の通りである。
・１つの入力ＩＮ＿ＶＩＤＥＯ１、
・１つの出力ＯＵＴ＿ＣＡＳＣＡＤ、
・奇数対称性を有する３１の係数、
（Ｃ０，Ｃ１，・・・，Ｃ１５，・・・Ｃ１，Ｃ０）
・係数の和１０２４、
・８００の点かける６００の線、
・活動的なラウンディングおよびクリッピング
【００８８】
すべてのセル１は、中心点（係数１５）の関連付けられたセル１を除いて、水平対称性のキャリアである。したがって、例外のセルは別にして、セル１は、ＬＡＲ５の入力と出力を、入力２１と入力２２においてそれぞれ受信するアダーと、レジスタ１６からの出力を受信する循環出力３とを有する。これらのＬＡＲ５は、遅延を課し、その最大のものは、（モジュール１３０の）上流セル１に対する３０に等しく、各セルから次のセル１に行く際に、２つの点だけ低減し、２つの点の値まで減少する。（モジュール１６０の）最後のセル１は、係数Ｃ１５に関連付けられるが、対称性には関連しない。アダー７は、セル１からの入力２を入力２１において受信し、入力２２では何も受信せず、循環出力３は、レジスタ１６からの出力を受信する。
【００８９】
ネットワークの他の実施形態では、ＬＡＲ５は、いくつかの線の遅延を生成することができる。そのように獲得されたネットワークは、垂直対称性を考慮に入れることに役立つことができ、対称性の処理の垂直振幅は、このＬＡＲの線の数に対応する。したがって、ＬＡＲは、画像の線の全体の数に（少なくとも）等しい遅延を生成することができることが有利である。変形実施形態では、ＬＡＲのキャパシティは、画像の線の全体の数より少なく、意図したアプリケーションに実際に使用されたフィルタの最大の高さに適合される。
【００９０】
ＬＡＲ５が、いくつかの線の遅延を生成することができる実施形態では、レジスタ１６は、少なくとも１つの線のキャパシティを有することが有利である、遅延線で置換される。したがって、１つの線から他の線へ移動することに関するフィルタの性能は、向上する可能性がある。
【００９１】
例４：画像フォーマット拡張フィルタ
図８に示したようなフィルタ２３０は、ネットワーク１２０Ｄとして構成された、図２のモジュール６０と同一のモジュールＭ１〜Ｍ４を基本とするアーキテクチャに基づいて、不能機能を実施する。
【００９２】
フィルタ２３０は、
４つの係数のそれぞれ４つのモジュールＭ１からＭ４であって、モジュールＭ１とＭ２は、水平補間を意図し、モジュールＭ３とＭ４は、垂直補間を意図する４つのモジュールと、
モジュールＭ１〜Ｍ４の上流に構成された、レート変換のためのヘッド・メモリ２３１と、
ソース画像と出力画像のレートをそれぞれ与えるように設計される、ヘッド・メモリ２３１の２つのクロック入力Ｈ＿ＳＯＵＲＣＥおよびＨ＿ＯＵＴＰＵＴと、
モジュールＭ１およびＭ２に連結された点不能線ＷＥ＿ＰＯＩＮＴと、モジュールＭ３およびＭ４に連結された線不能線ＷＥ＿ＬＩＮＥとを備える。
【００９３】
モジュールＭ２の出力ＯＵＴＶＩＤＥＯ２は、水平補間に対応し、垂直補間をもたらす、モジュールＭ３の入力ＩＮＶＩＤＥＯ３に接続される。
【００９４】
２つのモジュールのグループ当たりの点不能信号と線不能信号の分離は、全く同一の要素において、単一の処理を通過する際に、水平拡張と垂直拡張を実施することを可能にする。ヘッド・メモリ２３１は、画像フォーマットの変化に由来する変化に対応する、画素レートまたは画素クロックの変化を生成することを可能にする。このメモリ２３１への書込みは、ソース画像のレート（Ｈ＿ＳＯＵＲＣＥによって与えられる）で実施され、一方、このメモリからの読出しは、出力画像のレート（Ｈ＿ＯＵＴＰＵＴによって与えられる）で実施される。このようにして、ろ過オペレーションに有用である画素のみが記憶される。
【００９５】
特定の実施態様では、画像の中央に集中されたズームが実施される。各方向の拡張ファクタは２であり、インタポーレータ・フィルタ２３０は、各方向において８つの係数を使用する。
【００９６】
モジュールＭ１とＭ２において実施される水平補間のために、点不能が、フィルタ２３０に入る各画素ごと、またはフィルタ２３０を出る２つの画素ごとに実施される。次いで、ヘッド・メモリ２３１の読出しと、フィルタ２３０における画素シフトも、信号ＷＥ＿ＰＯＩＮＴによって凍結される。したがって、２倍の画素が、入力として、モジュールＭ１およびＭ２の出力において獲得される。
【００９７】
垂直補間に対しては、手順は同様であるが、各新しく入って来る線に対して、またはモジュールＭ３およびＭ４を出て行く２つの線ごとに、線シフトの信号ＷＥ＿ＬＩＮＥによる凍結を有する。垂直レート変換も、ヘッド・メモリ２３１によって実施され、これには、不能になった各線に対して、水平補間を反復することが含まれる。線不能は、実際には、ソース画像の画素について、ヘッド・メモリ２３１において実施される。
【００９８】
画像フォーマット変換の特定のアプリケーションでは、変換は、ＴＶ信号からＨＤ  ＴＶ信号へである。次いで、ＴＶ信号は、ＴＶクロック・レートでヘッド・メモリ２３１に記憶され、水平拡張および垂直拡張を実施するために、ＨＤ  ＴＶレートで、読み出される。
【００９９】
例５：アンダーサンプリング（圧縮）フィルタ
図９に示したような圧縮フィルタ２４０も、図２のモジュール６０と同一であるモジュールＭ１〜Ｍ４に基づくアーキテクチャを通して獲得されるが、レート変換機能を有する出力メモリ２４１を備える。
【０１００】
このメモリ２４１は、有用な点と線の選択を可能にする、点および線不能入力ＷＥ＿ＰＴ＿ＬＧを装備する。また、このメモリ２４１に対する書込みのレート（モジュールから得られる情報）と読出しのレート（低減された出力画像）とをそれぞれ与える、クロック入力Ｈ＿ＳＯＵＲＣＥとＨ＿ＯＵＴＰＵＴを備える。
【０１０１】
モジュールＭ１からＭ４の機能は、拡張に関して、例４で記述した機能と同様である。
【０１０２】
このアンダーサンプリング・フィルタ２４０は、点と線の数について、画像のサイズを低減することを可能にし、このオペレーションには、シャノンの法則に従うことを可能にするろ過が付随する。
【０１０３】
フィルタ２４０は、ソース画像のレートで動作し、必要より多くの補間を実施するが、その理由は、出力において、各入力画素に画素を提供し、各入力線に線を提供するからである。出力メモリ２４１は、有用な点と線の選択を実施し（入力信号ＷＥ＿ＰＴ＿ＬＧ）、その後、低減された出力画像のレートで読み取られる。
【０１０４】
記述のこれ以後の部分は、ランダム・アクセス機能についてである。ランダム・アクセス機能は、直線的な適合によって、前述した要素と同様の要素に基づいて、線形ろ過の代わりに実施することが可能である。
【０１０５】
ランダム・アクセスの具体的に有益なアプリケーションは、動き補償である。図１０に示した画素アクセスの対応するオペレーションでは、現在のアドレスは、先行するＴ１と後続するＴ２の２つのフレームの間に配置された、補間を受けるフレームＴによって実施される（双方向ランダム・アクセス）。現在のフレームＴの点Ｍの補間は、補間ベクトルＶの衝撃点の直近に配置される２つの連接するフレームＴ１およびＴ２の画素を必要とする。点Ｍは、Ｔ１とＴ２に関するフレームＴの相対位置を与える係数α（Ｔ１に配置されたＴに対する０とＴ２に配置されたＴに対する１との間にある）の関数として、衝撃の２つの点の値を重み付けすることによって計算される。衝撃点自体は、その環境の画素から、補間によって計算される。記述した例では、双線形補間が、衝撃点Ｍ１およびＭ２の側面にそれぞれ位置する、Ｔ１に対する４つの画素Ａ１、Ｂ１、Ｃ１、およびＤ１と、Ｔ２に対する４つの画素Ａ２、Ｂ２、Ｃ２、およびＤ２のみを使用して実施される。さらに、画素の４分の１程度の補間の精度が、画素の４分の１に対する衝撃のアドレスの精度を使用して、確定される。これにより、２つのビットの小数部分によって表される、これらのアドレスの小数部分が区別される。この小数部分は、フレームＴ１とＴ２のそれぞれにおいて、ベクトルＶの衝撃にフランクする４つの画素に基づいて実施される。
【０１０６】
実施されたオペレーションの連続は、以下の通りである：
Ｔ２からＴ１へ参照したベクトルＶの関数としての、それぞれフレームＴ１およびＴ２における衝撃のアドレスＡ１およびＡ２の計算：
Ｖ１（ｘ，ｙ）＝α＊Ｖ（ｘ，ｙ）
Ｖ２＝（ｘ，ｙ）＝（１−α）＊Ｖ（ｘ，ｙ）
次いで、４倍が、画素Ａ１およびＡ２のアドレスによってタグ付けされる：
Ａ１（ｘ，ｙ）＝Ｍ（ｘ，ｙ）＋Ｅｎｔ［Ｖ１（ｘ，ｙ）］
Ａ２（ｘ，ｙ）＝Ｍ（ｘ，ｙ）＋Ｅｎｔ［Ｖ２（ｘ，ｙ）］
上式で、Ｅｎｔは、整数部分の抽出に対応する；
衝撃点Ｍ１およびＭ２の補間
Ｍ１＝Ａ１＊（１−Ｆｒ［Ｖ１（ｘ）］）＊（１−Ｆｒ［Ｖ１（ｙ）］）＋Ｂ１＊Ｆｒ［Ｖ１（ｘ）］＊（１−Ｆｒ［Ｖ１（ｙ）］）＋Ｃ１＊（１−Ｆｒ［Ｖ１（ｘ）］）＊Ｆｒ［Ｖ１（ｙ）＋Ｄ１＊Ｆｒ［Ｖ１（ｘ）］＊Ｆｒ［Ｖ１（ｙ）］
Ｍ２＝Ａ２＊（１−Ｆｒ［Ｖ１（ｘ）］）＊（１−Ｆｒ［Ｖ１（ｙ）］）＋Ｂ２＊Ｆｒ［Ｖ１（ｘ）］＊（１−Ｆｒ［Ｖ１（ｙ）］）＋Ｃ２＊（１−Ｆｒ［Ｖ１（ｘ）］）＊Ｆｒ［Ｖ１（ｙ）］＋Ｄ２＊Ｆｒ［Ｖ１（ｘ）］＊Ｆｒ［Ｖ１（ｙ）］
上式で、Ｆｒは、ベクトルの成分の小数部分の抽出を表す；
点Ｍの補間：
Ｍ＝（１−α）＊Ｍ１＋α＊Ｍ２
【０１０７】
これらのオペレーションに使用される、図１１から１３に示した要素は、図２のモジュールと同様の４つのモジュール２５０の使用に依拠する。モジュール２５０（図１１）は、それぞれ、４つのセル２６１、２７１、２８１、および２９１を備え、以下のように変更される：
２０４８の画素の各ライン・メモリ（それぞれセル２６１、２７１、２８１、および２９１の遅延線２６５、２７５、２８５、および２９５）を、全体で３２の線をもたらす、それぞれ１０２４画素の２つのＲＡＭメモリ３０１および３０２（１０２８の遅延ＲＡＭ線４）に分離する、
６４ワードのアクセスＲＡＭ２５６〜２５９（６４×４０デュアル・ポートＲＡＭ）を、それぞれ、セル２６１、２７１、２８１、および２９１の遅延線２６５、２７５、２８５、および２９５に関連付ける。
【０１０８】
これらの補足は、ランダム機能を導入するために必要である、ＸとＹについてベクトルの最大エクスカーションに等しいＲＡＭの深度をもたらすことを可能にする。ベクトルのこれらの最大エクスカーションは、一般に、動き補償を有するほとんどのシステムに対して、±３１の点と±１５の線に固定される。したがって、３２の線の上で６４の点の深度を有するメモリ空間が使用可能であることを必要とする。
【０１０９】
これらのアクセスＲＡＭ２５６〜２５９は、遅延線２６５、２７５、２８５、および２９５よりキャパシティが小さく、かつ、これらの線に平行に構成され、遅延線２６５、２７５、２８５、および２９５のＲＡＭの排他的な使用により生じるアクセス時間が制限される問題に対処することを可能にする。これらは、ランダム・アクセスにのみ使用される。ベクトルの最大のＸのサイズを支持するために、６４点のＲＡＭが必要である。しかし、アクセスＲＡＭの複写を用いることが有利であるが、その理由は、それにより、クロック・サイクルにおいて、同じアドレスに書き込まれた、同じ線の２つの連続する点にアクセスすることが可能であるからである。したがって、線当たり６４＊２０ワードのアクセスＲＡＭが使用される。ベーシック・セル２６１、２７１、２８１、および２９１は、１０２４画素の２つの線を有し、６４＊４０ＲＡＭによって表すことができる６４＊２０の２つのＲＡＭをそれと関連付けることが必要である。
【０１１０】
したがって、モジュール２５０は、４０ビットの６４ワードのＲＡＭ２５６〜２５９と、ランダム・アクセス機能専用の新しいマルチプレクサ（図１１）とで、改良される：
ＭＵＸＡおよびＭＵＸＢ、それぞれ、アクセスＲＡＭ２５６および２５７にそれぞれ接続された２つの出力を有する、
ＭＵＸＣおよびＭＵＸＤ、それぞれ、アクセスＲＡＭ２５８および２５９にそれぞれ接続された２つの出力を有する、
ＭＵＸＥ、マルチプレクサＭＵＸＡおよびＭＵＸＣの入力にそれぞれ接続された２つの出力を有する、
ＭＵＸＦ、マルチプレクサＭＵＸＢおよびＭＵＸＤの入力にそれぞれ接続された２つの出力を有する、
ＭＵＸＧ、ＭＵＸＥの入力に接続された出力とゼロのその他を有する、
ＭＵＸＨ、ＭＵＸＦの入力に接続された出力とゼロのその他を有する。
【０１１１】
アクセスＲＡＭ２５６〜２５９への書込みは、入力ビデオのクロック周波数において、パイプライン・モードで実施される。各書込みで、以前に書き込まれた６４のクロック・チックの値は、上書きされる。読出しレベルでは、必要時に正方形の格子を獲得するために、Ｘ軸に沿った画素の対とＹ軸に沿った画素の対を選択するのに役立つベクトルによって指摘されたアドレスを計算する。
【０１１２】
ランダム・アクセスの他の実施形態では、画素獲得機能は、ＬＡＲ遅延メモリ２６５、２７５、２８５、および２９５の整数部分を形成する。この遅延メモリにより、この場合では、遅延機能とランダム・アクセス機能の両方に必要な読出し／書込みアクセスの全体数を可能にする十分小さい読出し／書込み時間が可能になる。全体の原理は変更されず、ＬＡＲ２６５、２７５、２８５、および２９５の出力は、それぞれ、ランダム・アクセス・データを収集するマルチプレクサＭＵＸ５に再び向けられる。
【０１１３】
モジュール２５０は、２つのタイプのアクセスを実施するように工夫されることが有利である：
図１０に示したような、２つのモジュール２５０が、それぞれフレームＴ１とＴ２に割り当てられる、双方向アクセス；これらの２つのモジュールは、次いで、ブロックを作成する：フレームＴ１に対するＢＬＯＣ１とフレームＴ２に対するＢＬＯＣ２；ベクトルの垂直エクスカーションは、この場合、±７の線に制限される；有利な実施形態によれば、このエクスカーションは、いくつかのネットワークをカスケードすることによって延長される；
すべての線が割り付けられる単一のフレームにアクセスすることである、一方向アクセス；したがって、ベクトルの垂直エクスカーションは、最大であり、単一のネットワークに対して、±１５の線に等しい。
【０１１４】
したがって、ネットワークは、ろ過の場合のように、依然としてモジュールとして構成され、各モジュール２５０は、画素の４倍が、ＲＡＭから完全に出るとき、双線形補間の全体を受け入れるか、または、画素の半分のみが、ＲＡＭから得られるとき、補間の半分を受け入れる。
【０１１５】
ランダム・アクセスを有する補間は、最終的に、画素の４倍と双線形補間の２つのステップを備える。
【０１１６】
４倍を選択する第１ステップは、該当するネットワークのアドレス３１０を生成するためのアセンブリによって実施される（図１２）。このアセンブリ３１０は、
ＦＩＥＬＤ＿ＳＹＮＣ同期信号を受信し、現在の点に関する情報を作成する、時間ベース・ユニット３１１と、
時間ベース・ユニット３１１の現在点に関する情報を受信し、ライト・データ・モジュロ６４をセルのＲＡＭに書き込む、ライト・ユニット３１２モジュロ６４と、
ベクトルＶの成分ＶｘおよびＶｙと係数αを、それぞれ、線ＩＮ＿ＶＥＣＸ、ＩＮ＿ＶＥＮＣＹ、およびＡＬＰＨＡを介して受信し、成分ＶｘとＶｙにファクタαまたは（α−１）をかけた積を生成する、計算ユニット３１３と、
時間ベース・ユニット３１１の現在点に関する情報と、計算ユニット３１３からのα．Ｖｘと（α−１）．Ｖｘの積を受信し、２つの線ＲＡＭ＿ＢＬＯＣ１とＲＡＭ＿ＢＬＯＣ２をそれぞれ介してブロックＢＬＯＣ１とＢＬＯＣ２に含まれているＲＡＭに対するアドレス指定データを生成する、アダー３１４モジュロ６４と、
計算ユニット３１３から積α．Ｖｙと（α−１）．Ｖｙを受信し、４つの線ＭＯＤＵＬＥ１〜ＭＯＤＵＬＥ４をそれぞれ介して、ネットワークの４つのモジュールのマルチプレクサＭＵＸＡからＭＵＸＨに対するアドレス指定データを生成する、整数部分復号ユニット３１５と、
計算ユニット３１３から積α．Ｖｘ、α．Ｖｙ、（α−１）．Ｖｘ、および（α−１）．Ｖｙを受信し、２つの線ＣＯＥＦＦ＿ＢＬＯＣ１とＣＯＥＦＦ＿ＢＬＯＣ２をそれぞれ介して、ブロックＢＬＯＣ１とＢＬＯＣ２のバンク９を意図した係数を生成する、小数部分復号ユニット３１６とを備える。
【０１１７】
４倍の選択のステップは
６４ワードのアクセスＲＡＭ２５６〜２５９をアドレス指定することによって実施される（アダー３１４を介して）、Ｘ軸に沿った選択であって、このアドレス指定のために、全く同一のフレームに割り当てられたすべてのモジュール２５０とセルが、全く同様にアドレス指定される、Ｘ軸に沿った選択と、
各モジュール２５０のマルチプレクサＭＵＸＡからＭＵＸＨの助けで実施される（整数部分復号ユニット３１５）、Ｙ軸に沿った選択であって、モジュール２５０の１つに記憶された線が、４倍の画素を含んでいない場合、マルチプレクサＭＵＸＧとＭＵＸＨは、ゼロ値を乗算器８に向ける；４倍の２つの画素のみを含んでいる場合、２つのマルチプレクサＭＵＸＧとＭＵＸＨの１つのみが、有効になる；これは、マルチプレクサＭＵＸＡからＭＵＸＦの状態が、すべてのモジュール２５０に共通である可能性があり、一方、マルチプレクサＭＵＸＧとＭＵＸＨの状態は、モジュール２５０に専用でなければならないことを示す、Ｙ軸に沿った選択とを必要とする。
【０１１８】
双線形補間である第２ステップは、係数のバンク９に関連付けられた乗算器８によって実施される。各乗算器８にアドレス指定された係数（小数部分復号ユニット３１６によって）は、画素が、双線形補間オペレーションで有するはずである寄与に対応する。したがって、係数のバンク９のアドレス指定は、Ｔ１およびＴ２における衝撃のアドレスの小数部分、ならびに寄与αおよび（α−１）に基づいて計算される。
【０１１９】
モジュール２５０から形成されたネットワークは、例えば、線形ろ過で使用されたネットワーク１２０（図３および４）に対応する。
【０１２０】
上記で記述した構成は、双線形補間を必要とする、ランダム・アクセス・モードのアーキテクチャを使用するほとんどの共通する場合に適用される。
【０１２１】
３２０と参照し、図１３に示した特定のネットワークの実施形態は、前述したアーキテクチャの基本バージョンには予測および提供することができない、画素のより洗練された補間と操作を必要とする、より有用でない場合にも適用される。この実施形態は、衝撃点にフランクする４つの画素を、さらに処理せずに、単に出力することを可能にする。このオペレーションの方式は、単一フレーム・アクセスを使用する３２の線に垂直に適用され、４つの画素が、それぞれ４つの出力ＯＵＴ１・・・ＯＵＴ４の上で送達される。
【０１２２】
ネットワーク実施形態３２０は、画素アクセスのための追加のアイテムであるアセンブリ３２１によって補足しながら、前述したアーキテクチャをそのまま保存することを可能にする（線形ろ過で使用されたネットワーク１２０のアーキテクチャに基づいて）。アセンブリ３２１は、アーキテクチャと平行に構成されたマルチプレクサを備え、この機能の実施を可能にする。図１３の読出しを助けるために、ネットワーク３２０の一連のマルチプレクサ２０４から２１０は、出力ブロック３３０において１つにまとめられる。アセンブリ３２１は、
ネットワーク３２０の１６のセルから、計算出力４の１０個の最下位ビットからなる短縮された計算出力ＯＵＴ＿Ｃ１・・・１６をそれぞれ受信する、４つの出力をそれぞれ有する４つのＯＲゲート３３５〜３３８を備える第１多重化レベルであって、ＯＲゲート３３５〜３３８のそれぞれの４つの出力は、それぞれ、ネットワーク３２０の４つのモジュール２５０から、短縮出力ＯＵＴ＿Ｃ１・・・１６の１つを受信し、ＯＲゲート３３５〜３３８は、それぞれ、４つのモジュール２５０のそれぞれの第１（２６１）、第２（２７１）、第３（２８１）、および第４（２９１）セルから出力を受信する、第１多重化レベルと、
衝撃点Ｍ１またはＭ２のアドレスの成分Ｙの整数部分の最下位ビットによって決定されたコマンド３２２によって制御された、所望のオーダで画素を再オーダするための４つのマルチプレクサ３３１〜３３４を備える第２多重化レベルであって、これらのマルチプレクサ３３１〜３３４が、それぞれの入力として、ゲート３３５と３３７、３３６と３３８、３３５と３３７、および３３６と３３８の出力を有する第２多重化レベルと、
それぞれが、第１入力として、補間された出力モードに対応する出力ブロック３３０の出力を有し、第２入力として、４つの画素の出力モードに対応する、マルチプレクサ３３４、３３３、３３２、および３２１の出力をそれぞれ有し、かつ、出力として、各１０ビットについて出力線ＯＵＴ１〜ＯＵＴ４をそれぞれ有する、出力選択コマンド３２３によって制御された、出力選択のための４つのマルチプレクサ３４１〜３４４を備える第３多重化レベルとの３つの多重化レベルを備える。
【０１２３】
衝撃点をフランクする画素を抽出するためのオペレーションのモード（４つの画素の出力モード）では、ベーシック・セル２６１、２７１、２８１、および２９１・・・は、補間された出力モードと同じ様式で動作するが、乗算器８は、係数のすべてのバンク９において、１に等しい係数を選択することによって、透過的に配置される。次いで、ＯＲゲート３３５〜３３８は、ＯＲ論理機能を介して、適切な出力を、セルから全体のネットワーク３２０の４つの出力ＯＵＴ１・・・ＯＵＴ４に向ける。再オーダ自体は、衝撃のアドレスのＹ成分のパリティに従って、マルチプレクサ３３１〜３３４によって実施される。
【０１２４】
ランダム・アクセスのアプリケーションの例を、以下で与える（図１４〜１６を参照）。これらは、４つのモジュールが、それぞれ２５１〜２５４と参照され、アドレス指定マルチプレクサＭＵＸＡ〜ＭＵＸＨが、モジュール２５１〜２５４に対してそれぞれ３５１〜３５４と参照される、多重化バーの形態で表される、ネットワーク３２０の特定の構成に基づいて獲得される。図１４と１５は、補間された出力モードにおいてデータが取る様々な経路を示し、図１６は、４つの画素の出力モードにおいて取る経路を示す。提示したすべての場合において、アダー７の第１入力２１は、この入力が、セル１のマルチプレクサＭＵＸ５を介して属するモジュール２５０のマルチプレクサＭＵＸＧ（第１セルおよび第２セル）とＭＵＸＨ（第３セルおよび第４セル）の出力に接続され、第２入力２２は、ゼロに設定される。
【０１２５】
考慮した格子は、以下の方式で分散した４つの点Ａ、Ｂ、Ｃ、およびＤを備える：
Ａ  Ｂ
Ｃ  Ｄ
【０１２６】
図１４から１６に、第１モジュール３５１のセルの出力においてそれぞれ獲得された画素を示す。左側の文字は、アドレスのＹ成分の偶数値に対応し、右側の文字は、奇数値に対応する。したがって、モジュール３５１の４つのセルからの出力画素は、それぞれ、Ｙ偶数に対しＤ、Ｃ、Ｂ、およびＡであり、Ｙ奇数に対しＢ、Ａ、Ｄ、およびＣである。再オーダは、垂直のみであり、バンク９の係数を適切に選択することによって、補間された出力モードで実施され、４つの画素の出力モードでは、マルチプレクサ３３１〜３３４によって実施される。
【０１２７】
補間された出力モードは、単一ビデオ入力と、＋１５または−１５の線にわたることができるベクトルとを有する第１形態と、２つのビデオ入力と、＋７または−７の線のエクスカーションを有するベクトルとを有する第２形態の、実施態様の２つの形態に従ってプログラムすることができる。これらの２つの状況を、以下で、それぞれ例６と７に示す。
【０１２８】
例６：３２の線の上でのランダム・アクセス
３２０Ａと参照し、図１４に示した本例のネットワーク構成３２０には、単一ビデオ入力ＩＮ＿ＶＩＤＥＯ１と、計算出力ＯＵＴ＿ＣＡＳＣＡＤが含まれる。係数Ｃ０、Ｃ１、Ｃ２、およびＣ３は、４つのモジュール２５１〜２５４に共通である。
【０１２９】
分析は、２つの項α．Ｖｘとα．Ｖｙについて実施される。係数Ｃ０、Ｃ１、Ｃ２、およびＣ３のアドレスは、値α．Ｖｘとα．Ｖｙの小数部分に依存し、マルチプレクサＭＵＸＡ〜ＭＵＸＨの位置決めは、α．Ｖｙの整数部分に依存する。α．Ｖｙ＝−１２．５の値に対しては、例えば、線−１３と−１２がアクセスされる。
【０１３０】
例７．１６の線の上でのデュアル・ランダム・アクセス
この例では、３２０Ｂと参照され、図１５に示したネットワーク構成３２０は、２つのビデオ入力ＩＮ＿ＶＩＤＥＯ１（モジュール２５１の入力）およびＩＮ＿ＶＩＤＥＯ３（モジュール２５３の入力）と、計算出力ＯＵＴ＿ＣＡＳＣＡＤとの使用に依存する。項α．Ｖｙ、α．Ｖｘ、（α−１）．Ｖｘ、および（α−１）．Ｖｙは、要素（ＡＳＩＣなど）のレベルにおいて計算される。特に、２つのアクセスが要求されたとき、両方とも、同じベクトルであるが、方向が反対であるベクトルに依存する。したがって、分析は、上記の４つの項について実施され、これは、２重復号を必要とする。
例：
α＝０．３，Ｖｘ＝２５，Ｖｙ＝−５
α．Ｖｙ＝−１．５，αＶｘ＝７．５，（α−１）．Ｖｘ＝−１７．５，および（α−１）．Ｖｙ＝３．５
【０１３１】
乗算器８の係数のレベルでは、アプリケーションによれば、２つの場合が可能である。実施態様の第１形態では、２つの双線形補間が実施され、２つの結果が維持される。この場合、係数Ｃ０〜Ｃ３とＣ４〜Ｃ７のバンク９は、同じ値でダウンロードされる。実施態様の第２形態では、時間補間が、２つの双線形補間の間で実施される。これを実施するために、補正項が、計算する段階に従って、係数Ｃ０〜Ｃ７に加えられる。
【０１３２】
例８．補間のない４つの画素を有するランダム・アクセス
そのような実施形態では、３２０Ｃと参照し、図１６に示したネットワーク構成３２０は、出力において、ベクトルによって指摘された２＊２格子の４つの点を取り出すことを可能にする。要素は、この情報の抽出を可能にする４０の出力ピンを備える。オペレーション中、１に等しい係数が、係数のすべてのバンク９に加えられ、点Ａ、Ｂ、Ｃ、およびＤは、出力において、計算出力４の１０の最下位ビット上にそれぞれ構成された短縮出力ＯＵＴ＿Ｃ１〜ＯＵＴ＿Ｃ１６を、アセンブリ３２１のＯＲゲート３３５〜３３８に経路指定する。該当する格子の再オーダは、マルチプレクサ３３１〜３３４によって、衝撃点のアドレスのＹ成分のパリティの関数として管理される。
【図面の簡単な説明】
【図１】  本発明による基本セルの特定の実施形態の図である。
【図２】  図１のセルなど４つのセルから形成したベーシック・モジュールの図である。
【図３】  図２のモジュールなど４つのモジュールから形成された、要素において使用する最終ネットワークの図である。
【図４】  図３の要素をフォーマットおよび多重化するための補完的実施アイテムの図である。
【図５】  水平対称性を有する水平および垂直フィルタのための、図４の要素の第１の例示的な構成の概略的な形態図である。
【図６】  時間垂直フィルタのための、図４の要素の第２の例示的な構成の概略的な形態図である。
【図７】  奇数対称性を有する水平フィルタのための、図４の要素の第３の例示的な構成の概略的な形態図である。
【図８】  水平および垂直の拡張のための、図４の要素の構成図である。
【図９】  水平および垂直の圧縮（アンダーサンプリング）のための、図４の要素の構成図である。
【図１０】  フレームＴにフランクする２つのフレームＴ１およびＴ２からのフレームＴにおける双線形補間の図である。
【図１１】  動き補償のためにランダム・アクセスを可能にするように、図２のモジュールに関して補足されたベーシック・モジュールの図である。
【図１２】  図１１のモジュールなど４つのモジュールに基づくランダム・アクセスのための、要素において使用するアドレス生成装置を示すブロック図である。
【図１３】  図１１のモジュールなど４つのモジュールに基づくランダム・アクセスのための、要素に補間のない画素アクセスのためのアイテムを示す図である。
【図１４】  単一ビデオ入力へのランダム・アクセス（３２の線の上のランダム・アクセス）のための、図１２および１３の要素の第１の例示的な構成の概略的な形態図である。
【図１５】  ２つのビデオ入力へのランダム・アクセス（１６の線の上のデュアル・アクセス）のための、図１２および１３の要素の第２の例示的な構成の概略的な形態図である。
【図１６】  補間のない４つの画素へのランダム・アクセスのための、図１２および１３の要素の第３の例示的な構成の概略的な形態図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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