(57)【特許請求の範囲】
【請求項１】
複数の光電変換素子からの信号を読み出すための複数の端子と、
前記複数の端子から入力される信号を直列信号に変換して出力する読み出し用回路部と、を第一導電型の半導体支持基板に有する撮像装置であって、
前記読み出し用回路部は、前記各端子に接続された保持容量と、前記保持容量に保持された信号を共通信号線に出力する転送スイッチと、前記転送スイッチを駆動させる走査回路と、を有しており、
前記走査回路は、前記半導体支持基板に配されたトランジスタを有し、
前記共通信号線下の半導体層は、前記半導体支持基板とは反対導電型であり、
前記保持容量又は前記転送スイッチは、前記共通信号線下の半導体層中に設けられていることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力信号を一時蓄積し、蓄積された複数の出力信号を読み出す読み出し回路部を有する撮像装置に係る。
【背景技術】
【０００２】
図１３は従来構成の信号処理装置が用いられた撮像装置の回路図である。
従来のラインセンサおよびエリアセンサにおいては、画素1001からの出力信号が垂直出力線1002を介し一旦保持容量1003に保持された後、保持容量1003に保持されている出力信号が水平走査回路1004により水平共通信号線1005に順次読み出され、共通読出しアンプ1007を介して出力されていた。
【０００３】
この場合、保持容量1003から水平共通信号線1005への出力は、保持容量Ctと水平共通信号線1005の寄生容量などからなる水平共通信号線容量（Ch）1006の容量分割で行われる。
【０００４】
即ち、水平共通信号線1005のリセット電圧Vchr 、Ctの保持されている電圧をVsig＋Vchrとすると、水平共通信号線1005の出力される電圧は以下の式で表される。
【０００５】
【数１】
0004939514.tif 000002
に示される通り、光信号の読出しゲインはCt/(Ct+Ch)で与えられる。
【０００６】
水平共通信号線容量（Ch）1006は、その配線の配線容量Ch_lとその配線に接続するスイッチのソースドレイン容量Ch_jで構成される。近年の固体撮像装置の多画素化や大判化により、ソースドレイン容量の増大、配線長が長くなり配線容量が増大など、Ch容量が増大する傾向にある。
【０００７】
たとえば、近年注目を浴びているフィルムサイズの大判センサにおいては、水平共通信号線の長さは20mm程度にまでおよび、この場合、配線容量Ch_l＝5pF、ソースドレイン容量Ch_j＝12pFと大きな値になってしまう。
Ct容量＝5pFとした場合、光信号の読出しゲイン＝0.23となってしまう。
【０００８】
一方、多画素化に伴い水平走査回路1004の段数も増大する。加えて、読出しフレームレートを維持した場合はデータレート即ち動作周波数は増大する。画素数をNとすれば、段数は√N、動作周波数はNに比例して増大する。この結果、消費電力Pは以下のように示され、増大する。
【０００９】
P＝N3/2×C0×V2×F
N：画素数    C0：定数    V：電源電圧    F：フレームレート
【００１０】
即ち、水平走査回路1004の駆動用のパルスが入力される度、水平走査回路1004に多大な電流が流れ、大きなクロックノイズが発生する。読出し共通アンプの出力にもこのクロックノイズがのり、正しい出力が得られない場合があった。また、このクロックノイズに起因して、シェーディングが発生する場合もあった。この様な現象は、特に大判のメガピクセルの固体撮像装置において顕著に表れた。
【００１１】
まず本発明者らは、この現象について、そのメカニズムを明らかにした。
以下、そのメカニズムについて、図１４を用いて詳細な説明を行う。
図１４は図１３の固体撮像装置に適用された信号処理装置の模式的断面図である。
【００１２】
図１４の1101はＮ型半導体基板、1102はN型半導体基板1101中のP型半導体領域である。1108はN型半導体基板1101中のP型MOSトランジスタ、1109は前述のP型半導体領域1102中のN型MOSトランジスタである。特にP型MOSトランジスタ1108、N型MOSトランジスタ1109は水平走査回路1104のCMOS回路を模式的に示すものである。図中1103はpMOS反転容量で構成された保持容量である。画素からの出力信号が0〜3voltの範囲であることから、保持容量(1103)pMOS反転容量が用いられてきた。理由は以下の通りである。撮像装置は光電変換で発生した電荷のうち電子を取り扱うため画素内の増幅回路もnMOSからなるソースフォロワーアンプが用いられる。この結果、例えば電源電圧＝５voltの場合、暗時のソースフォロワーアンプの出力は、入力から閾値電圧分低い信号が出力され、２〜３voltとなり、光信号はこの値に重畳されこれよりも低い電圧が出力される。このような電圧範囲において一定値の容量は、nMOS容量では構成できないことから、pMOS反転容量が用いられた。
【００１３】
次に、図１５に示す従来の信号処理装置の駆動方法について説明する。
図１５は、図１４に示した信号装置装置からの読出し信号の応答波形と、そのタイミングチャートである。水平走査回路1104に駆動用の基準クロックを入力した際のそれぞれの電圧変化が示されている。
図１５を説明するに、基準クロックの立ち上がり、立ち下りに同期して、水平走査回路中のスイッチが同時にON/OFFし、結果として電源線VDD或いはVSSに大量の電流が流れる。この影響によりそれぞれの電源線はその配線抵抗に応じた電圧変動が生じる。また、大量の電流を電源線だけで供給できないため、大きな電荷溜りであるN型半導体基板1101からその電荷が引きぬかれる。従ってNSUBも図１５のような電圧変動が生じる。NSUBが変動するとNSUBと容量的に結合している（Ch_l）共通信号線は大きく変動し、結果、図１５に示す「出力信号」波形となり、波形が安定するまでに時間が必要になってしまう。このため、動作周波数の高速化ができなかった。
【００１４】
さらに、NSUBはpMOS反転容量である保持容量Ctの基準となる端子であるため、NSUBが変動すると、保持容量Ct、転送スイッチを介して共通信号線にノイズが発生する。この場合、シェーディングと呼ばれる水平位置により、大きな出力差を生じる。理由は以下の通りである。
【００１５】
NSUBの変動量が水平位置によってことなるためである。保持容量Ctの対地端子であるNSUBは当然のことながら金属配線により、固定するが、センサの大判化によりこの金属配線の抵抗が無視できず、水平位置により対地端子を固定する抵抗値が異なる。結果、NSUBの変動量が水平位置によりことなり、そのため出力値もことなる。クロックノイズが収まるまで、時間をかければ、このシェーディングも抑制されるが、やはり動作周波数の高速化ができなかった。
また、図１６は従来の撮像装置の回路図である。図１６に示されているとおり、保持容量部１００３及び水平共通信号線１００５の下は、図１５に示されている半導体支持基板１００１であった。
【００１６】
【特許文献１】特開平１０−２２９１８２号公報
【特許文献２】特開平１−２６０８４２号公報
【特許文献３】特開昭６２−１２６６５３号公報
【特許文献４】実開昭６３−６４０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、複数の信号源からの出力信号を読出しする際に発生する、電源の電圧変動を抑制し、高感度で良好な撮像装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明の撮像装置は、複数の光電変換素子からの信号を読み出すための複数の端子と、前記複数の端子から入力される信号を直列信号に変換して出力する読み出し用回路部と、を第一導電型の半導体支持基板に有する撮像装置であって、前記読み出し用回路部は、前記各端子に接続された保持容量と、前記保持容量に保持された信号を共通信号線に出力する転送スイッチと、前記転送スイッチを駆動させる走査回路と、を有しており、前記走査回路は、前記半導体支持基板に配されたトランジスタを有し、前記共通信号線下の半導体層は、前記半導体支持基板とは反対導電型であり、前記保持容量又は前記転送スイッチは、前記共通信号線下の半導体層中に設けられていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、高い読出しゲインを損なうことなく半導体支持基板に発生する電源の電圧変動の影響を抑制し、多画素で高速読出し可能にすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を用いて詳細に説明する。
（実施形態１）
図１は本発明の第１実施形態による信号処理装置の回路図である。図１において、１１２は信号源に接続される複数の信号配線と接続される複数の端子、１１０は端子１１２を介して転送された並列信号を直列信号に変換して出力する読み出し用回路部、１１３は読出し共通アンプ１０７から出力された出力信号を用途に応じて他の回路に接続させるための端子である。
尚、端子１１３は図示されていないＡ／Ｄ変換回路部に接続されている。
或いは、図示されていないＡ／Ｄ変換回路部が読み出し用回路部１０３の中に含まれて構成され、端子１１３を介して処理回路例えばメモリ等に接続されることができる。
【００２１】
１０３は図示されていない信号源からの出力信号を図示されていない垂直出力線を介して保持する保持容量（ＣＴ）、１０５は共通信号線としての水平共通信号線、１１１は保持容量１０３に保持された出力信号を水平共通信号線１０５に転送する転送スイッチ、１０４は転送スイッチ１１１を駆動させるシフトレジスタとしての水平走査回路、１０６は保持容量１０３と水平共通信号線１０５の寄生容量などからなる共通信号線容量（ＣＨ）である。
【００２２】
図２は本発明の信号処理装置の実施形態１の模式的断面図である。
図２は、水平共通信号線１０５の下に、半導体支持基板とは反対導電型のP型不純物層１３０を配置している点で従来例の図１４と異なる。
図２において、１０１は半導体支持基板としてのＮ型半導体基板、１０２はＮ型半導体基板中のP型半導体領域、１０７は絶縁膜として酸化膜、１０８はN型半導体基板１０１中のP型MOSトランジスタ、１０９はP型半導体領域１０２中のN型MOSトランジスタである。又、水平走査回路１０４はP型MOSトランジスタ１０８及びN型MOSトランジスタ１０９からなるCMOS回路で構成される。
【００２３】
本発明の信号処理装置は、水平共通信号線１０５の下にP型不純物層１３０を配置することで、N型半導体基板１０１の電圧変動から水平共通信号線１０５をシールドしていることが特徴である。このP型不純物層１３０は例えばN型MOSトランジスタ１０９が配置されるようなP型半導体領域や、P型MOSトランジスタ１０８のソース・ドレイン領域に用いられ高濃度なP型層でもかまわない。
【００２４】
又、１０１がP型半導体基板であった場合、すなわち、半導体ウェハーの導電型がP型の場合は、１０９はN型半導体領域となり、１３０はN型の高濃度不純物層を配置すればよい。ここで単純にシールド層として、金属配線を用いてしまうと、水平共通信号線１０５の配線容量成分が極めて大きくなってしまい、センサ性能で重要とされるS/N性能が著しく悪化する。
【００２５】
本発明は、S/N比を劣化させることなくN型半導体基板１０１の電圧変動を抑制するのに有効な手段である。保持容量１０３においても、保持容量１０３がPMOS反転容量のみで構成される場合は、N型半導体基板１０１の電圧変動の影響が保持容量１０３の容量値に比例して水平共通信号線１０５に混入してしまっていたのに対し、P型不純物層１３０に設けられるN型の容量を用いることでN型半導体基板１０１の電圧変動をシールドできる。広い動作範囲を確保するためには、例えば、１０18cm-3程度の比較的高濃度なN型層上に酸化をし、酸化膜１０７を形成する。その上に電極を設けるなどの容量素子を用いることが望ましい。P型不純物層と酸化膜１０７とで挟まれたN型層は、グランド（固定電圧）に接続される。通常の設計概念では、前述の高濃度N型層−酸化膜１０７−電極から成る容量は増殖酸化の影響から酸化膜厚が厚くなるため、保持容量としては用いない。本実施形態は、今まで述べてきたように新たな問題点に対し、そのメカニズムを解明した結果、従来敬遠されてきた容量が最適であることを見出した。また同様な効果は多結晶シリコン−酸化膜−多結晶シリコンからなる容量においても得られる。
【００２６】
又、本実施形態並びに実施形態３以降に後述する信号処理装置は、実施形態２に述べる撮像装置に好適に用いることができる。
【００２７】
（実施形態２）
図３は本発明の第２実施形態による撮像装置の回路図である。図３において、１００は光電変換回路部を示しており、１２０は入射した光を信号電荷に変換する受光領域、１２１は受光領域１２０で光電変換された信号電荷を蓄積する電極間容量、Ｓｔ-ｔはそれぞれが受光領域１２０、電極間容量１２１とスイッチング素子Ｔｔ-ｔを有する画素である。例えば、画素Ｓ１-３は受光領域１２０、電極間容量１２１及びスイッチング素子Ｔ１-３を有している。
【００２８】
尚、画素Ｓ1-1〜Ｓ3-3は用途に応じて増幅トランジスタ及び／又はリセットトランジスタを含む構成であって良い。例えば、図４は本発明の撮像装置に適用され得る別の画素構造の一例を示した回路図である。図４において、１４０は単位画素領域、１２５はフォトダイオード１２０で光電変換された信号電荷を転送する転送MOSトランジスタ、１２４は転送MOSトランジスタを介して転送された信号電荷を保持するフローティングディフュージョン部、１２６はフローティングディフュージョン部をリセットさせるリセットMOSトランジスタ、１２３はソースフォロア回路を構成する増幅MOSトランジスタ、１２７は画素を選択する選択MOSトランジスタである。
【００２９】
再度図３の説明に戻るに、Ｍ１、Ｍ２、Ｍ３は信号配線としての垂直出力線、Ｔ1-1〜Ｔ3-3は画素Ｓ1-1〜Ｓ3-3で形成された信号電荷を垂直出力線Ｍ１，Ｍ２，Ｍ３に転送するスイッチング素子、Ｇ１、Ｇ２、Ｇ３はスイッチング素子Ｔ1-1〜Ｔ3-3を駆動させるゲート駆動配線である。画素内において、光を信号電荷に変換させる光電変換素子としては、例えば、水素化非晶質シリコン膜を用いたＭＩＳ型或いはＰＩＮ型の薄膜光電変換素子、単結晶シリコンを用いたＰＮフォトダイオードなどが挙げられる。スイッチング素子としては、非晶質シリコン、多結晶シリコン、単結晶シリコンなどを用いた薄膜トランジスタや、周知のＭＯＳトランジスタを用いることができる。
【００３０】
１２２はゲート駆動配線Ｇ１〜Ｇ３に駆動用信号を印加する駆動用回路部（垂直シフトレジスタ：ＳＲ１）である。１５０は光電変換素子のバイアス電源である。
光電変換素子やスイッチング素子を薄膜素子で形成した場合には、駆動用回路部は単結晶シリコンを用いた少なくとも1個のLSIチップで構成するとよく、読み出し用回路部も同様にトランジスタ単結晶シリコンを用いた少なくとも1個のLSIチップで構成するとよい。
尚、図３では簡単の為に３×３＝９画素の２次元光電変換装置を表しているが、実際の固体撮像装置はその用途により更に多画素で構成される。
尚、図３における読出し回路部１１０は図１の読出し回路部１１０と同一である。
従って、同じ符号を付した部分については前述してあり、その説明は省略する。
【００３１】
以上の実施形態及び以下にのべる各実施形態を含めて、本発明に用いられる信号源としては、光及び／又は放射線を受けて電荷を発生する変換素子や、熱を感知して信号を発するセンサ、音を感知して信号を発するセンサ等が挙げられる。
固体撮像装置のように、信号源として、光及び／又は放射線を受けて電荷を発生する変換素子を用いる場合には、変換素子を有する回路部として、ＣＭＯＳ型、ＣＣＤ型、バイポーラ型、或いは薄膜型のイメージセンサを用いることができる。
【００３２】
（実施形態３）
次に図５について説明する。
図５は本発明の実施形態３の信号処理装置の模式的断面図である。本実施形態の回路図は図１と同様である。尚、同じ符号を付した部分については前述してあり、その説明は省略する。
【００３３】
図１に示されているとおり、保持容量１０３に保持された出力信号を水平共通信号線１０５に読み出すためには、転送スイッチ１１１が必要であり、この転送スイッチ１１１の開閉は水平共通信号線１０５をはさんで保持容量１０３の反対側に配置された水平走査回路１０４により行われる。この場合、水平走査回路１０４からの制御信号は、水平共通信号線１０５の下に配された信号配線を通る。
【００３４】
具体的に説明するに、図５において、２１２はフィールド酸化膜２１３上に配された信号配線としてのＬｏｇｉｃ信号線である。本発明者らは、この信号配線２１２を介しても、水平走査回路１０４の電源変動が水平共通信号線１０５に混入することを見出した。即ち、これらの制御線に対してもシールドを行う必要があることを見出した。
【００３５】
そこで、２１１は信号配線２１２と水平共通信号線１０５との間に配された選択シールド層である。
本実施形態を具体的に説明するに、以下のように配置することでセンサ性能を著しく損なうことなく、良好なシールドを行うことができる。
ただし、前述した通り、従来技術にあるような単純な金属配線によるシールドでは、センサ性能で重要とされるS/N性能が著しく悪化してしまう。
【００３６】
1)水平共通信号線１０５の下は、Ｎ型半導体基板１０１と反対導電型のＰ型不純物層１３０を配置する。
2)転送スイッチ１１１のゲート制御線は、多結晶Siなどによるゲート制御線で結線をおこなう。
3)2)のゲート制御線に対し１層目の金属配線で選択シールド層２１１を配置するが、そのシールド領域はゲート制御線に対しオーバーサイズ  Xミクロンで配置する。このときのXミクロンは制御電極と１層目の金属配線間の距離＝Y*0.3以上とする。
4)選択シールド層２１１は少なくとも一部が開口（図６参照）し、1)のN型半導体基板１０１と反対導電型のP型不純物層１３０が、水平共通信号線１０５と容量結合していること。
【００３７】
図６は、選択シールド層２１１のオーバーサイズとN型半導体基板１０１との電圧変動の影響度との関係を示したグラフである。
前述の通り、容量分割比などで代表される読出しゲインも考慮するため、Y軸は読出しゲインと電圧変動の影響度との比をとった。この値が大きいほうほどセンサ性能が良いことを意味している。
図６からわかるとおり、オーバーサイズ/層間厚が0.3を境に大きく改善している。即ち、Y*0.3以上にすることで、良好なセンサ性能を得ることができる。
【００３８】
更に本実施形態の特徴は、選択シールド層２１１を全面に覆うのではなく、少なくとも一部を開口するとともに、1)のN型半導体基板１０１と反対導電型のP型不純物層１３０が水平共通信号線１０５と容量結合していることである。
具体的には図７に示すとおりである。図７は本発明の実施形態３の信号処理装置の平面図である。尚、図５は図７の線５−５における模式的断面図である。また、図７ではフィールド酸化膜２１３は図示していない。
【００３９】
図７において、図中３０１が選択シールド層２１１の開口領域である。この結果、P型不純物層１３０と水平共通信号線１０５の間には絶縁物としてたとえばSiO2などが存在するだけであるため、P型不純物層１３０と水平共通信号線１０５が容量結合することになる。
【００４０】
このような構成にする理由は、選択シールド層２１１の大きさをある程度大きくするとゲート制御電極からの電圧変動の影響度は改善されるものの、むしろ水平共通信号線１０５の容量が大きくなり、S/N比の劣化だけが発生してしまう。そのため、選択シールド層２１１を全面に覆うのではなく、一部を開口することが好適である。従来では、１層目の選択シールド層２１１の金属配線でシールドされていない部分はNSUBの電圧変動の影響を大きくうけるが、本実施形態においては、1)の通り、N型半導体基板１０１を用いた場合、水平共通信号線１０５の下にP型不純物層１３０を配置することにより、N型半導体基板１０１からの電圧変動も抑制できる。即ち、P型不純物層１３０と選択シールド層２１１を合わせて配置することが撮像装置には好適であり、この結果、良好なS/N比で代表されるセンサ性能を有した撮像装置を提供できる。
【００４１】
更には、上記構造を形成する場合に、配線形成工程にCMP工程（ケミカル・メカニカル・ポリッシング）を用いるとより効果的である。
CMP工程を用いない場合と用いた場合の、水平共通信号線１０５とP型不純物層１３０間の距離は、選択シールド層−Si面 間の距離＝Y、選択シールド層厚＝Z1、選択シールド層−水平共通信号線 間の距離＝Z2とすると、CMP工程を用いた場合の水平共通信号線１０５とP型不純物層１３０の距離  ＝  Y+Z1+Z2、CMP工程を用いない場合の水平共通信号線１０５とP型不純物層１３０間の距離  ＝  Y+Z2で与えられるため、CMP工程を用いた場合の方が、水平共通信号線１０５とP型不純物層１３０間の容量が小さくなりより高い容量分割比を得ることができ、より高いセンサ性能を得る。
【００４２】
図８を用いて、本実施形態をさらに詳しく説明する。
図８は、は本発明の実施形態３の信号処理装置を搭載した撮像装置の回路図である。
具体的に説明するに、画素１４０からの出力を垂直出力線M３を介し一旦保持容量１０３に保持した後、水平走査回路１０４により、保持容量１０３に保持されている出力信号を、順次読出し水平共通信号線１０５に出力し、共通読出しアンプ１０７を含んだ本実施形態の等価回路図である。本実施形態における共通読み出しアンプ１０７は電圧フォロワーであり、保持容量１０３上の出力信号は、保持容量CTと水平共通信号線１０５の容量CHとすると、上記の式(1)で与えられる、容量分割による電圧読み出し方式である。図中５０１領域はP型不純物層１３０が形成されている領域である。
【００４３】
本実施形態においては、このP型不純物層１３０領域を保持容量１０３、水平共通信号線１０５の下にまで拡張した。すなわち、保持容量１０３はP型不純物層１３０中の容量とした。具体的には、ゲート電極を形成する前にN型不純物をイオン注入法により導入し、酸化後、N型不純物領域上にゲート電極を形成する。この構造により、容量は若干減少するものの、容量値の電圧依存性のない良好な容量を得ることができる。
【００４４】
図１１に示した従来技術においては、保持容量１００３および水平共通信号線１００５の下はN型半導体領域であった。
尚、本実施形態では、画素１４０を含むP型領域５０１の電圧を固定するための配線が、水平走査回路１０４のGND電源に生じる電圧変動から受ける影響を抑えるため、チップ５０２から分けて配線をおこなった。
また、本実施形態においては、転送スイッチ１１１のゲート制御線に対しては、選択シールド層を挿入しなかった。
【００４５】
本実施形態によれば、以下の通りの特性改善が確認された。
【表１】
0004939514.tif 000003
【００４６】
電源の電圧変動による出力変動が小さくなった、すなわち出力波形のヒゲがなくなったため、出力が安定するまでの時間の短縮ができ、読み出し動作周波数を25MHzに改善することができた。
【００４７】
又、転送スイッチ１１１のゲート制御線に対しては、選択シールド層の挿入をおこなった。
その際の選択シールド層のゲート制御線に対するオーバーサイズ量＝図７のXは0.8umとした。また、ゲート制御線と選択シールド層との層間膜厚は900nmであった。また、選択シールド層で全面覆うことはせず、図７に示すとおり、一部を開口した。開口比率は６５％であった。
【００４８】
この結果以下の通りの特性改善が確認された。
【表２】
0004939514.tif 000004
【００４９】
容量分割比は８％程度小さくなるが、出力変動が1/10まで減少し、結果としてセンサ特性の改善がなされた。読み出し動作周波数は、出力変動が律速するのではなく、アンプなどの性能で律速する領域まで改善することができた。
また、選択シールド層を全面に配置した、結果も示す。
電源の電圧変動による出力変動はさらに改善されるものの、容量分割比は0.22まで劣化してしまう。
【００５０】
その一方で、読み出し動作周波数は出力変動の影響が十分小さく、その他の要因できまる状態にまで改善しているため、出力変動改善によるメリットがあまりない状況となった。結果として、選択シールド層を開口することで、電源の電圧変動による出力変動の影響を抑えるととも、高い読み出しゲインを確保し、良好なセンサ特性を得ることができた。
【００５１】
（実施形態４）
図９は本発明の実施形態４の撮像装置の回路図である。
本実施形態の特徴は、出力変動を引き起こす原因となるデジタル系の電源配線と、センサ部およびシールド（P型不純物層および選択シールド層）に用いる電源配線とにおいてチップから取り出すパッドを、図８に示すパッド５０２とは異なり、パッド６０２及びパッド６０４に分離したところにある。
【００５２】
図８に示したパッド５０２では、完全な分離ができなかったため、若干のシェーディングなどが残っていたものの、本実施形態のようにパッドを分離することにより、更に改善を図ることができた。この結果、より多画素の固体撮像装置においても、本実施例のような構成をとることで高いセンサ性能を維持することができた。
【００５３】
【表３】
0004939514.tif 000005
【００５４】
（実施形態５）
図１０は本発明の実施形態５の撮像装置の回路図である。
本実施形態の特徴は、電荷読み出し型のアンプ７０７を用いたものである。
この場合、水平共通信号線１０５の容量CHは、読み出しゲインには現れない。
すなわち、読み出しゲインは、CT/CFとなる。しかしながら、アンプの熱雑音が（CF+CT+CH）/CFで与えられるため、S/N比で考えると電圧読み出し型と類似したものとなる。
従って、この様なアンプ形式においても本発明は有効であり、結果、実施形態４と同等の特性を得た。
【００５５】
（実施形態６）
図１１は本発明の実施形態６の撮像装置の回路図である。
本実施形態は、その他実施形態が単位垂直出力線に対して保持容量１０３を1つ有することに対して、単位出力信号線に対して保持容量として保持容量CTNと保持容量CTSを有する。具体的に説明するに、画素１４０からのN信号を保持容量CTNに、画素からのS信号をCTSに保持する、ノイズ除去方式を採用した、読み出し方式である。この場合、水平共通信号線１０５の下がN型半導体領域であっても、理想的にはN側にも同様な電圧変動が発生するため、後段の減算アンプにより、引き算されるので、電圧変動による出力変動はないはずである。しかしながら、現実的には、水平共通信号線１０５のS配線とN配線の対称性や減算アンプの抵抗の対称性から除去能力に限界がある。概ね40dB程度は確保できるものの、場合によっては30dB程度まで悪化するケースがある。本実施形態において測定したところ除去能は40dBであった。
【００５６】
この読み出し系に対し本発明を適用した結果、以下のような結果が得られた。
【表４】
0004939514.tif 000006
結果、更なる特性改善を確認し、良好なセンサ特性を得ることができた。
【００５７】
（実施形態７）
図１２は本発明の信号処理装置の別の実施形態を示した模式的断面図である。
本実施形態は、転送スイッチ１１１のゲート制御線であるLOGIC信号線２１２として保持容量１０３と同一工程で形成できるN型不純物層を用い、且つ選択シールド層２１１として転送スイッチ１１１のゲート電極等に用いる多結晶シリコン系の配線層を用い、ゲート電極と同一工程で形成する点で図５と異なる。この結果、電圧変動の影響を抑制しつつ、容量分割比を0.34という高い値で実現することができた。
【００５８】
以上説明したように、本発明の撮像装置は、図示されていない第１導電型を有する半導体支持基板上に光電変換部を含む画素１４０と、画素からの出力信号を保持する保持容量１０３と、該保持容量１０３に保持された出力信号を水平共通信号線１０５に順次読み出すための水平走査回路１０４と、水平共通信号線１０５の出力信号を読み出すための共通読出し回路１０７を有する。
【００５９】
その際、第１に、水平共通信号線１０５下の半導体層は、第１導電型の半導体支持基板としての半導体支持基板１０１０とは反対導電型とする。第２に、保持容量１０３を半導体支持基板１０１とは反対導電型を有する半導体層中に形成する。上記項目のいずれかもしくは両方を行うことにより、高い読出しゲインを損なうことなく半導体支持基板に発生する電源の電圧変動の影響を抑制し、多画素で高速読出し可能にする効果がある。
【００６０】
また、水平共通信号線１０５下の半導体層は、第１導電型の半導体基板としての半導体支持基板１０１とは反対導電型で、かつ保持容量１０３と水平共通信号線１０５との間に配置された第１のスイッチ１１１の制御電極用配線層２１２と水平共通信号線１０４との間に第１の導電層２１１が配置されている。
【００６１】
また、少なくとも、水平共通信号線１０５下においては、第１の導電層２１１は第１のスイッチ１１１の制御電極用配線層２１２を被覆するように配置されており、かつ第１の導電層２１１の一部は開口し、水平共通信号線１０５下の半導体層と容量的に結合している。
【００６２】
また、第１のスイッチ１１１の制御電極用配線層２１２が第１の導電型と反対導電型の半導体層中の第１導電型からなる不純物層である。
【００６３】
なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態１による信号処理装置の回路図である。
【図２】本発明の信号処理装置の実施形態１の模式的断面図である。
【図３】本発明の実施形態１の信号処理装置を搭載した撮像装置の回路図である。
【図４】本発明の撮像装置に適用され得る別の画素構造の一例を示した回路図である。
【図５】本発明の実施形態３の信号処理装置の模式的断面図である。
【図６】選択シールド層のオーバーサイズとN型半導体基板との電圧変動の影響度との関係を示したグラフである。
【図７】本発明の実施形態３の信号処理装置の平面図である。
【図８】本発明の実施形態３の信号処理装置を搭載した撮像装置の回路図である。
【図９】本発明の実施形態４の撮像装置の回路図である。
【図１０】本発明の実施形態５の撮像装置の回路図である。
【図１１】図１１は本発明の実施形態６の撮像装置の回路図である。
【図１２】本発明の信号処理装置の別の実施形態を示した模式的断面図である。
【図１３】従来の信号処理装置が搭載された撮像装置の回路図である。
【図１４】従来の信号処理装置が適用された撮像装置の模式的断面図である。
【図１５】従来の信号処理装置からの読出し信号の応答波形とタイミングチャートである。
【図１６】従来の信号処理装置が搭載された撮像装置の回路図である。
【符号の説明】
【００６５】
１０１  Ｎ型半導体基板
１０２  Ｐ型半導体領域
１０３  保持容量
１０４  水平走査回路
１０５  水平共通信号線
１０７  ＳｉＯ2膜
１０８  Ｐ型ＭＯＳトランジスタ
１０９  Ｎ型ＭＯＳトランジスタ
１１０  水平共通信号線
１１１  転送スイッチ
【図１】
0004939514.tif 000007
【図２】
0004939514.tif 000008
【図３】
0004939514.tif 000009
【図４】
0004939514.tif 000010
【図５】
0004939514.tif 000011
【図６】
0004939514.tif 000012
【図７】
0004939514.tif 000013
【図８】
0004939514.tif 000014
【図９】
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【図１０】
0004939514.tif 000016
【図１１】
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【図１２】
0004939514.tif 000018
【図１３】
0004939514.tif 000019
【図１４】
0004939514.tif 000020
【図１５】
0004939514.tif 000021
【図１６】
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