(57)【特許請求の範囲】
【請求項１】
複数の第１の電極と、
前記複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成するとともに、
前記表示セルを形成する前記第１の電極との間にて放電を行う複数の第２の電極と、
前記第１の電極及び前記第２の電極に交差する方向に形成される複数の第３の電極と、
前記第３の電極に第１の電源の電流を与えるための第１の駆動回路基板と、
前記第１の駆動回路基板内にあり、前記第１の電源の高電位側と前記第３の電極を電気的に接続する第１のスイッチ素子と、
前記第１の駆動回路基板内にあり、前記第１の電源の低電位側と前記第３の電極を電気的に接続する第２のスイッチ素子と、
を備えたプラズマディスプレイ装置において、
プラズマディスプレイパネルの発光を維持する期間に、
前記第１の電極の電位は、一定の第１の電位に保持され、
前記第２の電極には、前記第１の電極に対して正の第１の電圧と、前記第１の電極に対して負の第２の電圧が交互に印加され、
前記第３の電極の電位が、前記第２の電極の電圧波形に略同期して変化し、前記第３の電極から前記第１の電源に流入する電力の少なくとも一部を、前記第１の電源の電位とは異なり、前記第２の電極における正の第１の電圧である第２の電位に変換する手段を備えたことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（プラズマディスプレイ）装置に関するものである。
【背景技術】
【０００２】
近年ＡＣ型プラズマディプレイ装置は、従来のブラウン管テレビ等に比べ大画面であること、また薄型であることから、急速に普及してきているが、大画面のためその消費電力が大きく、コストが高いことが課題となっている。
【０００３】
ＡＣ型プラズマディスプレイの表示パネルは、Ｘ電極とＹ電極が略平行かつ交互に配置され、それらに対してアドレス電極（Ａ電極と以下言う）が垂直方向に交差して、２次元マトリクスを構成する。
【０００４】
図１１は、ＡＣ型ＰＤＰ装置のプラズマパネル１（表示パネルとも言う）とその主な駆動回路の従来例を示す。この回路は、サステイン回路がＹ電極側のみにあり、Ｘ電極の電位は固定され、例えばＰＤＰ装置のシャーシ（筐体）に電気的に接続され定電位となっているので、Ｘ電極，Ｙ電極の両方にサステイン回路を設ける必要がなく、片側サステイン回路を片側だけにすることが可能である。これまで報告されている片側駆動のサステイン回路としては、〔特許文献１〕や、〔非特許文献１〕などがある。いずれも、現在市販されているＸ電極とＹ電極の両方にサステイン回路を設けたＰＤＰ装置に比べ、サステイン回路がＹ電極側の片側しかないため、低コスト化に有利である。このような片側駆動のサステイン回路をもつＡＣ型ＰＤＰ装置を点灯させる方法として、後者の論文では、図１２に示す駆動波形が示されている。駆動シーケンスは３つの期間に分けられ、プラズマパネルの各表示セルの電荷を消去し均一にするリセット期間、各表示セルのうち発光させるセルに壁電荷を形成するアドレス期間、および壁電荷を形成したセルを繰り返し発光させるサステイン期間からなる。これをサブフィールドといい、繰り返し発光させる回数を変えることでサブフィールドごとの輝度を設定する。１つのフィールドには、発光回数の異なる８〜１２個のサブフィールドがあり、組み合わせを変えることで階調表示を可能にしている。１フィールドは例えば１／６０秒で駆動され、６０コマの画面を１秒間に映し出すことにより、動画を形成する。
【０００５】
図１２のリセット期間では、Ｙ電極の電位にサステイン期間のサステイン電圧＋Ｖｓが印加された状態で、Ｖｓｅｔ（この電位を印加する回路は図示せず）が加えられ、このＹ電極とアース電位のＸ電極の間に放電が起きる電圧が印加される。Ｖｓｅｔを徐々に加えることで、Ｘ電極とＹ電極の間に弱い放電（正の鈍波リセットと言う）が発生する。このときＡ電極の電位はアドレス期間の電位Ｖａと同じ電位が印加される。そのあとＹ電極には負の電位が印加（負の鈍波リセットと言う）され、Ｘ電極とＹ電極間の壁電荷を消去、または低減すると同時に、全ての表示セルの状態を均一に初期化する。
【０００６】
次に、アドレス期間では、Ｙ電極に順次、Ｖｓｃｂ＋Ｖｓｃ（この電位を印加する回路は図示せず）が印加され、表示するセルのＡ電極にアドレス電位Ｖａが印加される。そのＹ電極とＡ電極の間に放電が起き、所望の表示セルに壁電荷が形成される。
【０００７】
その後のサステイン期間では、Ｙ電極にサステイン電圧＋Ｖｓと−Ｖｓが交互に印加され、Ｙ電極の電位が変化する度に壁電荷が蓄えられている表示セルが発光する。このとき、Ａ電極には、アドレス電極用駆動回路１２によって、Ｙ電極に＋Ｖｓが印加されたときにＶａが印加され、Ｙ電極に−Ｖｓが印加されたときにＶａは０Ｖとなる。Ｙ電極に＋Ｖｓを印加するには、Ｙ電極用駆動回路２０を使い、ＩＧＢＴ（Ｔ３）をオフしＩＧＢＴ（Ｔ４）をオンすればよく、−Ｖｓにするには逆にＴ４をオフしＴ３をオンすればよい。また、Ａ電極にＶａを印加するには、同じくアドレス電極用駆動回路１２を使い、ＭＯＳＦＥＴ（Ｔ２）をオフしＭＯＳＦＥＴ（Ｔ１）をオンすればよく、０Ｖにするには逆にＴ１をオフしＴ２をオンすればよい。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は、Ａ電極またはＹ電極の電位が変動した場合、電源電圧Ｖａ、グランドまたは＋Ｖｓ，−Ｖｓにクランプする役目をもつ。
【０００８】
しかし、図１２のような駆動回路とシーケンスにした場合、サステイン期間にＹ電極からＡ電極へ流れ込む電力が大きく、電源Ｖａの電位が上昇するなど不安定になり、アドレス期間のＶａによる壁電荷の形成が表示セルごとに異なり、輝度にむらが生じるなど不具合があることを本願の発明者は発見した。また、リセット期間にＹ電極とＸ電極の間の弱い放電だけでなく、Ｙ電極とＡ電極の間でも放電が起こり、正の鈍波リセットがうまくできない問題があることも本願の発明者は発見した。さらに、Ｙ電極とＡ電極の間の放電が、アドレス期間以外のリセット期間やサステイン期間でも生じ、Ａ電極側に形成された蛍光体を傷め、輝度劣化を促進する問題があることも分かった。
【０００９】
【特許文献１】特許第３６６６６０７号公報
【非特許文献１】ＩＤＷ／ＡＤ‘０５（The 12th International Display Workshops/Asia Display 2005、第１２回ディスプレイ国際ワークショップ／アジアディスプレイ２００５）の４６１頁から４６４頁に掲載された論文「New Two Stage Recovery (TSR) Driving Method for Low Cost AC Plasma Display Panel」
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は従来に示された片側駆動のサステイン回路をもつＡＣ型ＰＤＰ装置では達成できなかった、サステイン期間の電源Ｖａの安定化と、さらにリセット期間のＹ電極とＡ電極の間の放電を抑制し、輝度劣化を防ぐとともに消費電力の低減を図り、さらにＹ電極とＸ電極間の正の鈍波リセットを正常に行い、誤放電や放電失敗を防ぐことである。
【課題を解決するための手段】
【００１１】
上記課題を達成する為に、本発明は複数の第１の電極と、
該複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成するとともに、
当該表示セルを形成する前記第１の電極との間にて放電を行う複数の第２の電極と、
前記第１の電極及び前記第２の電極に交差する方向に形成される複数の第３の電極と、
該第３の電極に第１の電源の電流を与えるための第１の駆動回路基板と、
該第１の駆動回路基板内にあり前記第１の電源の高電位側と前記第３の電極を電気的に接続する第１のスイッチ素子と、
前記第１の駆動回路基板内にあり前記第１の電源の低電位側と前記第３の電極を電気的に接続する第２のスイッチ素子と、を備えたプラズマディスプレイ装置において、
該プラズマディスプレイパネルの発光を維持する期間に、
前記第１の電極の電位は、一定の第１の電位に保持され、
前記第２の電極には、第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、
前記第３の電極の電位が、前記第２電極の電圧波形に略同期して変化し、前記第３の電極から前記第１の電源に流入する電力の少なくとも一部を、該第１の電源の電位とは異なる第２の電位に変換する手段を備えたことを特徴とするものである。
【００１２】
更に、上記課題を達成する為に、本発明は複数の第１の電極と、
該複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成するとともに、
当該表示セルを形成する前記第１の電極との間にて放電を行う複数の第２の電極と、
前記第１の電極及び前記第２の電極に交差する方向に形成される複数の第３の電極と、
該第３の電極に第１の電源の電流を与えるための第１の駆動回路基板と、
該第１の駆動回路基板内にあり前記第１の電源の高電位側と前記第３の電極を電気的に接続する第１のスイッチ素子と、
前記第１の駆動回路基板内にあり前記第１の電源の低電位側と前記第３の電極を電気的に接続する第２のスイッチ素子と、
を有するプラズマディスプレイ装置において、
該プラズマディスプレイパネルの発光を維持する期間に、
第１の電極の電位は、一定の第１の電位に保持され、
第２の電極には、第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、
前記第２のスイッチング素子の降伏電圧が、前記第１のスイッチング素子の降伏電圧より高いことを特徴とするものである。
【００１３】
更に、上記課題を達成する為に、本発明は複数の第１の電極と、
該複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成するとともに、
当該表示セルを形成する前記第１の電極との間にて放電を行う複数の第２の電極と、
前記第１の電極及び前記第２の電極に交差する方向に形成される複数の第３の電極と、
該第３の電極に第１の電源の電流を与えるための第１の駆動回路基板と、
該第１の駆動回路基板内にあり前記第１の電源の高電位側と前記第３の電極を電気的に接続する第１のスイッチ素子と、
前記第１の駆動回路基板内にあり前記第１の電源の低電位側と前記第３の電極を電気的に接続する第２のスイッチ素子と、
を備えたプラズマディスプレイ装置において、
該プラズマディスプレイパネルの発光を維持する期間に、
第１の電極の電位は、一定の第１の電位に保持され、
第２の電極には、第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、
前記第２のスイッチング素子が、少なくともＩＧＢＴ（Insulated Gate Bipolar Transistor）であることことを特徴とするものである。
【００１４】
更に、上記課題を達成する為に、本発明は複数の第１の電極と、
該複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成するとともに、
当該表示セルを形成する前記第１の電極との間にて放電を行う複数の第２の電極と、
前記第１の電極及び前記第２の電極に交差する方向に形成される複数の第３の電極と、
該第３の電極に第１の電源の電流を与えるための第１の駆動回路基板と、
該第１の駆動回路基板内にあり前記第１の電源の高電位側と前記第３の電極を電気的に接続する第１のスイッチ素子と、
前記第１の駆動回路基板内にあり前記第１の電源の低電位側と前記第３の電極を電気的に接続する第２のスイッチ素子と、を備えたプラズマディスプレイ装置において、
該プラズマディスプレイパネルの発光を維持する期間に、
前記第１の電極の電位は、一定の第１の電位に保持され、
前記第２の電極には、第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、
リセット期間においては、前記第３の電極に加わる電位差の最大が、アドレス期間のアドレス時に前記第３の電極に加わる電位差の最大より大きいことを特徴とするものである。
【００１５】
更に、上記課題を達成する為に、本発明は前記プラズマディスプレイ装置を駆動することを特徴とするプラズマディスプレイの駆動方法を提供することにある。
【００１６】
更に、上記課題を達成する為に、本発明は前記プラズマディスプレイ装置を駆動することを特徴とするプラズマディスプレイの駆動ＩＣを提供することにある。
【発明の効果】
【００１７】
本発明により、サステイン期間にＹ電極からＡ電極へ流れ込む電力を、電源Ｖａの電位とは異なる別の電源の電位に変換する手段を設けることにより、電源Ｖａの電位が安定化し、アドレス期間のＶａによる壁電荷の形成が均一化し、輝度むらが無くなるなどの効果がある。さらに、別の電源で電力を有効活用することにより、ＰＤＰ装置の消費電力を低減することが可能である。また、リセット期間にＡ電極に加わる電位差の最大が、アドレス期間にＡ電極に加わる電位差の最大より大きくすることにより、リセット期間にＹ電極とＡ電極の間に起きる放電を抑制し、Ｙ電極とＸ電極間の正の鈍波リセットを正常に行うことができ、サステイン期間における誤放電や放電失敗などを防ぐことができる。さらに、Ｙ電極とＡ電極間の放電が抑制されることにより、輝度劣化が少なくなり、ＰＤＰ装置の長寿命化が実現できる。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施例を図面を用いて詳細に説明する。
【００１９】
図１は、本発明を適用したＡＣ型ＰＤＰ装置の一例を示す。プラズマパネルのＸ電極はアース（グラウンド）に固定されている。プラズマパネルのＹ電極に駆動回路２０が配置され、サステイン期間において、ＩＧＢＴのＴ３とＴ４を交互にオン，オフすることにより、Ｙ電極に＋Ｖｓと−Ｖｓが交互に印加される。Ａ電極に繋がるアドレス電極用駆動回路１０の本発明の駆動波形について、図２を使って詳細に説明する。
【００２０】
リセット期間において、Ｙ電極に正の鈍波リセット用の＋Ｖｓに加えてＶｓｅｔが徐々に印加される。このとき、アドレス電極用駆動回路１０のトランジスタＴ１，Ｔ２はともにオフされる。Ｙ電極の電位上昇に伴い、Ａ電極の電位ＶａｒがＹ電極・Ａ電極間の変位電流で上昇し、ダイオードＤ１，Ｄ６を介してＡ電極の電位ＶａｒがＶａｃにクランプされる。もしくはＶａｒは、ＶａｃとＶａの間の電圧となる。次にＹ電極の電位＋ＶｓとＶｓｅｔが除去されると、ＶａｒはダイオードＤ２を介してグランドにクランプされる。
【００２１】
次にアドレス期間では、従来のＡＣ型ＰＤＰ装置と同じく、Ｙ電極にＶｓｃｂの電圧にスキャンＩＣ（図示せず）から供給される電圧Ｖｓｃが、順次選択されたＹ電極に加わる。表示する所望の表示セルのＹ電極に、ＶｓｃｂとＶｓｃが加わった時に、Ａ電極にアドレス電圧Ｖａを加え、Ｙ電極とＡ電極の間で放電を起こし、壁電荷を蓄える。このときＶａは、トランジスタＴ１をオンしトランジスタＴ２をオフすることで、ダイオードＤ５を介してＡ電極に印加される。
【００２２】
さらにサステイン期間では、Ｙ電極に＋Ｖｓ，−Ｖｓが交互に印加され、Ｘ電極とＹ電極の間で放電が生じ、表示セルが発光する。このとき、アドレス電極用駆動回路１０のトランジスタＴ１，Ｔ２はともにオフする。これにより、Ｙ電極に＋Ｖｓが印加され、放電したときに、変位電流により、Ａ電極の電位Ｖａｓは、図１の駆動回路では、ダイオードＤ１，Ｄ６を介してＶａｃにクランプされる。もしくはＶａｓは、ＶａｃとＶａの間の電圧となる。Ｙ電極を−Ｖｓに変化させると、ＶａｓはダイオードＤ２を介してグランドにクランプされる。
【００２３】
上記の本発明の構成による効果は主に３つある。
【００２４】
一つは、サステイン期間にＡ電極に流れ込む電力を他の電源Ｖａｃへ変換することができ、アドレス期間に使う電源Ｖａを安定化できることである。これにより、アドレス期間に形成する表示セルの壁電荷の斑が少なくなり、表示が均一化し、安定化する特徴がある。電源Ｖａｃに変換した電力は、例えばＰＤＰ装置内の他のＩＣの電源に使うことで、消費電力を有効に使うことができる。図３は、サステイン期間（維持放電期間と同意）のＶａｓと電源Ｖａｃに流入する電力の関係を示す。この実験では、Ｖａｃを変化させ、Ｖａｓを測定するとともに、電源Ｖａｃに流入する電力を求めた。したがって、ＶａｃとＶａｓは、間にダイオードＤ１とＤ６があるが、ほぼ同電位である。この図３からもわかるように、ＶａｓがＶａとほぼ同じ場合、パネルの表示が全面黒で５.７Ｗ、全面白で８.２Ｗの電力が電源Ｖａｃに流入し、回収され有効に利用できることが分かる。
【００２５】
このエネルギーは図１１に示す従来の構成では、電源Ｖａの電位を不安定にし、輝度のむらや誤放電の原因となっていた。Ｖａｃの電位を高くし、Ｖａｓを上げていくと、９０Ｖ付近で流入する電力は増えるが、さらにＶａｓを上げると低下していく。Ｖａｓを略Ｖｓまで上げると、全黒時にはほとんど電流が流れなくなり、Ｙ電極に投入された電力がＸ電極・Ｙ電極間の充放電に有効に使われ、低消費電力になる。この現象は全面点灯している全白時も同じで、Ｖａｓを略Ｖｓまで上げると、Ｙ電極からＡ電極に流入する電力が少なく、Ｙ電極に投入された電力がＸ電極・Ｙ電極間の充放電と発光の電力に有効に使われ、高効率のＡＣ型ＰＤＰ装置が実現される。さらに、Ｖａｃを上げると、Ｖａｓが高くなり、Ｖａｃに流入する電力が小さくなる。
【００２６】
もう一つの効果は、Ｖａｓを高くすると輝度の劣化が少なく、長寿命になることである。図４に、ＶａｓがＶａの場合とＶｓの場合の輝度劣化の時間依存性を示す。Ｖａｓを高くし、Ｖａｃに流入する電流を抑制すると、輝度劣化が少なくなることを本願の発明者は見いだした。これは、発光時イオン化したＸｅイオンがＡ電極側の蛍光体に衝突する量が減り、蛍光体の劣化が少ないためと考えている。Ｖａｓを高くすると、Ｘｅイオンの衝突回数が減るので、結果としてＶａｃへ流入する電流が減り、電力が削減されていると考えられる。
【００２７】
さらにもう一つの効果は、リセット時のＡ電極の電位Ｖａｒを、アドレス時のＡ電極の電位Ｖａより高くすることにより、リセット時の正の鈍波リセット時にＹ電極とＡ電極間の放電が起こりにくくなり、所望のＹ電極とＸ電極間の正の鈍波リセットが正常に行うことができ、その後の負の鈍波リセットと合わせ、各セルの壁電荷を消去もしくは低減でき、均一に初期化することができる。これにより、アドレス期間の表示セルへの壁電荷の形成が安定化し、サステイン期間おける誤放電や放電失敗などを防ぐことができるという効果があることが分かった。
【００２８】
このような図２に示す駆動波形を制御するためには、トランジスタＴ２の降伏電圧を、耐圧をＴ１の降伏電圧より高くすることが好ましい。なぜならば、リセット時やサステイン時にＴ１，Ｔ２をオフにＶａｒやＶａｓの時にＡ電極からの電流をＶａｃに回収するには、Ｔ２にＶａｒやＶａｓの高い電圧が加わる。一方、Ｔ２をオンし、Ａ電極をグランド電位にダイオードＤ２を介してクランプするときには、Ｔ１にはＤ５を介してＶａが加わる。ＶａはＶａｃ（またはＶａｒやＶａｓ）に比べ小さいので、Ｔ２に比べ降伏電圧が小さく耐圧の低いトランジスタをＴ１に使うことができ、よりオン抵抗の小さなスイッチング素子を適用することで、低損失化を図ることができる。
【００２９】
ＶａｃがＶｓと同等の電位（約１７０Ｖ）となる場合、スイッチング素子Ｔ２の降伏電圧は２００Ｖ以上必要となる。一方、Ｖａが７０Ｖの場合、Ｔ１の降伏電圧は約１００Ｖでよい。なお、Ｄ１とＤ２の降伏電圧も、それぞれＴ１，Ｔ２と同等であることが必要である。また、Ｄ５とＤ６はＶａｃとＶａの差電圧（１００Ｖ＝１７０Ｖ−７０Ｖ）に耐える降伏電圧を有する必要があることは言うまでもない。
【００３０】
図５は、同じシリコン面積で同等の耐圧をもつＭＯＳＦＥＴとＩＧＢＴの出力特性を示す。同じシリコン面積では、従来のＭＯＳＦＥＴに比べ、ＩＧＢＴの方が高出力であり、より大きな駆動能力を有することを見出した。ＭＯＳＦＥＴが電子だけで伝導するのに対し、ＩＧＢＴは電子に加えてホールが伝導し、本願の発明者が調べた結果、ＩＧＢＴはＭＯＳＦＥＴに比べ、飽和電流が約１.６〜１.８倍大きいことが分かった。ＩＧＢＴを飽和電流領域で使うのはＰＤＰ装置特有の使い方であり、特にアドレス電極用駆動回路１０にＩＧＢＴを使った例はこれまでにない。したがって、Ｔ２の降伏電圧をＴ１より高め、さらにＡ電極をグランド電位にクランプする駆動能力を高めるには、Ｔ２にＩＧＢＴを使うことが、片側サステイン駆動のＡＣ型ＰＤＰ装置としては、駆動回路の高速化や表示の安定化に有利である。
【００３１】
なお、アドレス電極用駆動回路１０を複数個集積化した駆動ＩＣにおいても、上記実施例は適用可能であり、集積化することでアドレス電極用駆動回路１０の小型化も可能となる。
【００３２】
図６は、本発明の別の実施例を示す。本発明の特徴はトランジスタＴ１にもＩＧＢＴを適用した構成になっている。Ｔ１の駆動能力を高めることは、Ｖａｃへの電力回収能力を高め、消費電力を下げることができるので、省エネルギー化に有効である。また、前記駆動ＩＣとしてアドレス電極用駆動回路１０を集積化したときも、ＩＣのチップを小型化でき、低コスト化も可能となる。
【００３３】
図７は、さらに別の本発明の実施例を示す。ダイオードＤ７を使って、Ｄ７のカソード側を＋Ｖｓの電位に接続する。これにより、簡易にＶａｒやＶａｓを＋Ｖｓにクランプすることが可能となり、図３に示した消費電力の低減や、図４に示した輝度寿命の向上や、上述したリセット期間の正常な鈍波リセットを、容易に実現することができる。図７では、最も簡便な＋Ｖｓへのクランプ手段を記したが、図８に示すようにＤＣ／ＤＣコンバータ３０を使って昇圧し、＋Ｖｓに改正することでも同様の効果があることは言うまでもない。
【００３４】
図９，図１０は、Ｖａとは異なる電位Ｖｃｃへ回収する電力を変換する場合を示す。例えば、ＬＳＩの５Ｖ電源などである。Ｖａに流入する電力をＤＣ／ＤＣコンバータ３０で速やかにＶｃｃへ移すことにより、Ｖａを安定させ、確実なアドレス時の壁電荷の形成と、その後のサステイン時の輝度の斑を防止することができるだけでなく、電力の有効活用が可能となる。また、図１０のように、従来と同じＴ１，Ｔ２にＭＯＳＦＥＴを用いたアドレス電極用駆動回路１２を使うこともでき、互換性が高まり、量産効果による低コスト化も可能となる。
【産業上の利用可能性】
【００３５】
本発明によれば、アドレス電源の電位Ｖａを安定化でき、アドレス期間に形成する表示セルの壁電荷の斑が少なくなり、表示が均一化し、安定化する。また、Ｖａｓを高くできるので、輝度の劣化が少なく、長寿命になるとともに、消費電力を抑制することができる。さらに、リセット時の正の鈍波リセット時に、Ｖａｒを高くできるので、Ｙ電極とＡ電極間の放電が起こりにくくなり、所望のＹ電極とＸ電極間の正の鈍波リセットが正常に行うことができ、誤放電や放電失敗などを防いだプラズマディスプレイ装置、その駆動方法及び駆動ＩＣを提供することが可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例を示す。
【図２】本発明の好適な駆動波形を示す。
【図３】本発明を適用したときのサステイン期間のアドレス電圧Ｖａｓと電源電圧Ｖａｃに流入する電力の関係を示す。
【図４】本発明を適用したＰＤＰ装置の駆動時間と相対輝度を示す。
【図５】ＭＯＳＦＥＴとＩＧＢＴの出力特性を示す。
【図６】本発明の別の実施例を示す。
【図７】本発明の別の実施例を示す。
【図８】本発明の別の実施例を示す。
【図９】本発明の別の実施例を示す。
【図１０】本発明の別の実施例を示す。
【図１１】従来のＡＣ型ＰＤＰ装置を示す。
【図１２】従来のＡＣ型ＰＤＰ装置の駆動波形を示す。
【符号の説明】
【００３７】
１  プラズマパネル
１０，１２  アドレス電極用駆動回路
１１  Ｔ１，Ｔ２にＩＧＢＴを使ったアドレス電極側駆動回路
２０  Ｙ電極用駆動回路
３０  ＤＣ／ＤＣコンバータ
【図１】
0005011091.tif 000002
【図２】
0005011091.tif 000003
【図３】
0005011091.tif 000004
【図４】
0005011091.tif 000005
【図５】
0005011091.tif 000006
【図６】
0005011091.tif 000007
【図７】
0005011091.tif 000008
【図８】
0005011091.tif 000009
【図９】
0005011091.tif 000010
【図１０】
0005011091.tif 000011
【図１１】
0005011091.tif 000012
【図１２】
0005011091.tif 000013