(57)【特許請求の範囲】
【請求項１】
１次側コイルと２次側コイルとを有するトランスと、
電源とグランドとの間に設けられる複数のスイッチング素子と、
入力信号の立上りタイミングにおいて、前記複数のスイッチング素子をそれぞれ制御することにより、前記１次側コイルに第１の極性の電圧を発生させ、前記入力信号の立下りタイミングにおいて、前記複数のスイッチング素子をそれぞれ制御することにより、前記１次側コイルに前記第１の極性と逆極性の第２の極性の電圧を発生させる駆動回路と、
前記２次側コイルに第１の閾値以上の前記第１の極性の電圧が発生すると、出力信号を立ち上がらせ、前記２次側コイルに第２の閾値以上の前記第２の極性の電圧が発生すると、前記出力信号を立ち下がらせる２次側回路と、
を有する信号伝達回路であって、
前記駆動回路は、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように前記スイッチング素子を制御し、前記１次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように前記スイッチング素子を制御する
ことを特徴とする信号伝達回路。
【請求項２】
前記１次側コイルの一方端と前記電源との間および前記１次側コイルの他方端と前記電源との間に設けられる電圧印加手段を有する請求項１に記載の信号伝達回路であって、
前記複数のスイッチング素子は、第１から第４のスイッチング素子からなり、
前記１次側コイルは、一方端が前記第１のスイッチング素子を介して前記電源に接続されるとともに前記第２のスイッチング素子を介して前記グランドに接続され、他方端が前記第３のスイッチング素子を介して前記電源に接続されるとともに前記第４のスイッチング素子を介して前記グランドに接続され、
前記駆動回路は、前記第１のスイッチング素子と前記第４のスイッチング素子がオンし、前記第２のスイッチング素子と前記第３のスイッチング素子がオフするように制御することで前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記第２のスイッチング素子と前記第３のスイッチング素子がオンし、前記第１のスイッチング素子と前記第４のスイッチング素子がオフするように制御することで前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記第１のスイッチング素子と前記第３のスイッチング素子がオンし、前記第２のスイッチング素子と前記第４のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記電圧印加手段を介して前記電源に流すとともに前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記第１のスイッチング素子と前記第３のスイッチング素子がオンし、前記第２のスイッチング素子と前記第４のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記電圧印加手段を介して前記電源に流すとともに、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させることを特徴とする信号伝達回路。
【請求項３】
前記１次側コイルの一方端と前記グランドとの間および前記１次側コイルの他方端と前記グランドとの間に設けられる電圧印加手段を有する請求項１に記載の信号伝達回路であって、
前記複数のスイッチング素子は、第１から第４のスイッチング素子からなり、
前記１次側コイルは、一方端が前記第１のスイッチング素子を介して前記電源に接続されるとともに前記第２のスイッチング素子を介して前記グランドに接続され、他方端が前記第３のスイッチング素子を介して前記電源に接続されるとともに前記第４のスイッチング素子を介して前記グランドに接続され、
前記駆動回路は、前記第１のスイッチング素子と前記第４のスイッチング素子がオンし、前記第２のスイッチング素子と前記第３のスイッチング素子がオフするように制御することで前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記第２のスイッチング素子と前記第３のスイッチング素子がオンし、前記第１のスイッチング素子と前記第４のスイッチング素子がオフするように制御することで前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記第２のスイッチング素子と前記第４のスイッチング素子がオンし、前記第１のスイッチング素子と前記第３のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記グランドに流すとともに、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、
前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記第２のスイッチング素子と前記第４のスイッチング素子がオンし、前記第１のスイッチング素子と前記第３のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記グランドに流すとともに、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させることを特徴とする信号伝達回路。
【請求項４】
請求項１から請求項３のいずれか一項に記載の信号伝達回路であって、
前記電圧印加手段は、抵抗、ダイオード、またはトランジスタのうちの少なくとも１つにより構成される、
ことを特徴とする信号伝達回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の信号伝達回路であって、
前記出力信号の出力先に異常があると、前記２次側コイルに流れる電流を増加させる電流増加回路と、
前記２次側コイルに流れる電流が増加することにより前記１次側コイルに流れる電流が増加すると、前記出力先に異常があったことを伝える異常信号を前記駆動回路に出力する異常信号出力回路と、
を備えることを特徴とする信号伝達回路。
【請求項６】
請求項５に記載の信号伝達回路であって、
前記駆動回路は、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧が発生してから所定の時間後、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させるように前記スイッチング素子を制御することを特徴とする信号伝達回路。
【請求項７】
請求項５に記載の信号伝達回路であって、
前記駆動回路は、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧が発生してから所定の時間後、前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させるように前記スイッチング素子を制御することを特徴とする信号伝達回路。
【請求項８】
請求項６または請求項７に記載の信号伝達回路であって、
前記所定の時間は、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧または前記第２の閾値未満の前記第２の極性の電圧が発生してから前記１次側コイルに流れる電流がゼロになるまでの時間以上の時間であることを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側と出力側とを電気的に絶縁した状態で、デジタル信号を入力側から出力側に伝達する信号伝達回路に関する。
【背景技術】
【０００２】
信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある。
しかしながら、フォトカプラは入出力間の伝送遅延が大きいため、上述の信号伝達回路では、デジタル信号の伝送遅延が大きくなってしまうという問題がある。また、フォトカプラは、１００℃以上の環境下で使用できないため、上述の信号伝達回路では、１００℃以上の環境下で使用できないという問題もある。
【０００３】
これらの問題を解決するために、例えば、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いることが考えられる。
図２０は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。
【０００４】
図２０に示す信号伝達回路１９０は、デジタル信号（入力信号）が入力される１次側回路１９１と、デジタル信号（出力信号）を出力する２次側回路１９２と、１次側回路１９１から２次側回路１９２へデジタル信号を電気的に絶縁して伝達するトランス１９３とを備えて構成されている。
【０００５】
上記トランス１９３は、１次側コイルと２次側コイルとを備えている。
上記１次側回路１９１は、電源部１９４、１９５と、駆動回路１９６とを備えて構成されている。
【０００６】
上記電源部１９４、１９５は、それぞれ、ｎチャネルのＭＯＳＦＥＴ１９７と、ｐチャネルのＭＯＳＦＥＴ１９８と、ダイオード１９９、２００とを備えて構成されている。
ＭＯＳＦＥＴ１９８のソース端子は電圧ＶＤＤの電源及びダイオード１９９のカソード端子に接続され、ＭＯＳＦＥＴ１９８のドレイン端子はＭＯＳＦＥＴ１９７のドレイン端子、ダイオード１９９のアノード端子、及びダイオード２００のカソード端子に接続されている。ＭＯＳＦＥＴ１９７のソース端子及びダイオード２００のアノード端子はそれぞれグランドに接続されている。電源部１９４においてＭＯＳＦＥＴ１９７、１９８の接続点はトランス１９３の１次側コイルの一方端に接続され、電源部１９５においてＭＯＳＦＥＴ１９７、１９８の接続点はトランス１９３の１次側コイルの他方端に接続されている。
【０００７】
なお、トランス１９３の１次側コイルの一方端（電源部１９４に接続される点）をＡ点とし、トランス１９３の１次側コイルの他方端（電源部１９５に接続される点）をＢ点とする。
【０００８】
上記２次側回路１９２は、抵抗２０１と、コンパレータ（ヒステリシスコンパレータ）２０２、２０３と、フリップフロップ回路２０４とを備えて構成されている。
コンパレータ２０２のプラスの入力端子はトランス１９３の２次側コイルの一方端、抵抗２０１の一方端、及びコンパレータ２０３のマイナスの入力端子に接続され、コンパレータ２０２の出力端子はフリップフロップ回路２０４のセット端子（Ｓ）に接続されている。
【０００９】
コンパレータ２０３のプラスの入力端子はトランス１９３の２次側コイルの他方端、抵抗２０１の他方端、及びコンパレータ２０２のマイナスの入力端子に接続され、コンパレータ２０３の出力端子はフリップフロップ回路２０４のリセット端子（Ｒ）に接続されている。
【００１０】
なお、トランス１９３の２次側コイルの一方端（コンパレータ２０２のプラスの入力端子に接続される点）をＣ点とし、トランス１９３の２次側コイルの他方端（コンパレータ２０３のプラスの入力端子に接続される点）をＤ点とする。
【００１１】
図２１は、駆動回路１９６を示す図である。
図２１に示す駆動回路１９６は、インバータ２０５〜２０７と、バッファ２０８、２０９と、ＡＮＤ回路２１０、２１１と、立上り遅延回路２１２、２１３とを備えて構成されている。
【００１２】
図２２は、駆動回路１９６内の各回路の出力タイミングチャートを示す図である。
立上りタイミング時の入力信号は、バッファ２０９を介してＡＮＤ回路２１１の一方の入力端子に入力されると共に、立上り遅延回路２１３により所定時間遅延され、インバータ２０７により反転され、ＡＮＤ回路２１１の他方の入力端子に入力される。これにより、ＡＮＤ回路２１１は、入力信号の立上りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路２１１から出力されるハイレベルのパルス電圧は電源部１９５のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子に駆動信号Ｍ１として入力される。また、このとき、ＡＮＤ回路２１０から出力されるローレベルの電圧は電源部１９４のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子に駆動信号Ｍ２として入力される。
【００１３】
すると、電源部１９４のＭＯＳＦＥＴ１９８と電源部１９５のＭＯＳＦＥＴ１９７がＯＮ、電源部１９４のＭＯＳＦＥＴ１９７と電源部１９５のＭＯＳＦＥＴ、１９８がＯＦＦになり、１次側回路１９１のＢ点がグランドに繋がるため、Ｂ点の電圧がローレベル（Ｖ＝０）となり、１次側回路１９１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）となる。
【００１４】
したがって、１次側回路１９１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間にプラス極性のパルス電圧が発生する。そして、コンパレータ２０２から出力されるハイレベルのパルス電圧がフリップフロップ回路２０４のセット端子（Ｓ）に入力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００１５】
また、立下りタイミング時の入力信号は、インバータ２０５により反転され、アンプ２０８を介してＡＮＤ回路２１０の一方の入力端子に入力されると共に、インバータ２０５により反転され、立上り遅延回路２１２により所定時間遅延され、インバータ２０６により反転され、ＡＮＤ回路２１０の他方の入力端子に入力される。これにより、ＡＮＤ回路２１０は、入力信号の立下りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路２１０から出力されるハイレベルのパルス電圧は電源部１９４のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子に駆動信号Ｍ１として入力される。また、ＡＮＤ回路２１１から出力されるローレベルの電圧は電源部１９５のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子に駆動信号Ｍ２として入力される。すると、電源部１９４のＭＯ
ＳＦＥＴ１９７と電源部１９５のＭＯＳＦＥＴ１９８がＯＮ、電源部１９４のＭＯＳＦＥＴ１９８と電源部１９５のＭＯＳＦＥＴ１９７がＯＦＦになり、１次側回路１９１のＡ点がグランドに繋がるため、Ａ点の電圧がローレベルとなり、１次側回路１９１のＢ点の電圧がハイレベルとなる。
【００１６】
したがって、１次側回路１９１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間にマイナス極性のパルス電圧が発生する。そして、コンパレータ２０３から出力されるハイレベルのパルス電圧がフリップフロップ回路２０４のリセット端子（Ｒ）に入力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。
【００１７】
このように、図２０に示す信号伝達回路１９０によれば、入力信号の立上りタイミングにおいてフリップフロップ回路２０４から出力される電圧が立ち上がり、入力信号の立下りタイミングにおいてフリップフロップ回路２０４から出力される電圧が立ち下がる。すなわち、１次側回路１９１に入力される入力信号の立上りタイミング及び立下りタイミングと同じ立上りタイミング及び立下りタイミングの出力信号が２次側回路１９２から出力される。図２０に示す信号伝達回路１９０によれば、トランス１９３により１次側回路１９１と２次側回路１９２とを電気的に絶縁して入力信号を１次側回路１９１から２次側回路１９２へ伝達することができる。
【００１８】
しかしながら、図２０に示す信号伝達回路１９０では、２次側回路１９２のＣ点やＤ点に容量成分などが付き、かつ、トランス１９３の結合係数が悪いと、誤動作するという問題がある。
【００１９】
図２３は、信号伝達回路１９０が誤動作する場合の信号伝達回路１９０内の各回路の出力タイミングチャートを示す図である。
入力信号の立上りタイミングにおいて、電源部１９５のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、電源部１９４のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子にローレベルの電圧が入力されると、図２３に示すように、１次側回路１９１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧
がローレベル（Ｖ＝０）となる。したがって、１次側回路６１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス６３を介して、２次側回路１９２のＣ点-Ｄ点間にＡ点―Ｂ点間に発生したプラス極性の電圧に対応するプラス極性のパルス電圧が発生する。このとき、トランス１９３の結合係数が悪いと、トランス１９３のリーケージインダクタンスとＣ、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することにより、Ｃ−Ｄ点間の電圧がＤ点の電圧よりＣ点の電圧が高いマイナス極性の電圧になってしまう。このような場合、コンパレータ２０３からハイレベルのパルス電圧が出力されてフリップフロップ回路２０４の出力電圧がハイレベルからローレベルになり、入力信号と出力信号とが一致しなくなる場合がある。
【００２０】
また、入力信号の立下りタイミングにおいて、電源部１９４のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、電源部１９５のＭＯＳＦＥＴ１９７、１９８のそれぞれのゲート端子にローレベルの電圧が入力されると、図２３に示すように、１次側回路１９１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。したがって、１次側回路６１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス６３を介して、２次側回路１９２のＣ点-Ｄ点間にＡ点―Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性のパルス電圧が発生する。このとき、トランス１９３の結合係数が悪いと、上述と同様に、トランス１９３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することより、Ｃ点−Ｄ点の電圧がＣ点の電圧よりＤ点の電圧が高いプラス極性の電圧になってしまう。このような場合、コンパレータ２０２からハイレベルのパルス電圧が出力されてフリップフロップ回路２０４の出力電圧がローレベルからハイレベルになり、入力信号と出力信号とが一致しなくなる場合がある。
【００２１】
このように、図２０に示す信号伝達回路１９０では、トランス１９３の結合係数が悪いと、誤動作するおそれがある。
ところで、トランスを介して１次側から２次側にデジタル信号を伝える信号伝達方式において、入力されるデジタル信号のハイレベル期間中、プラス極性及びマイナス極性のパルス信号をトランスの１次側コイルに交互に印加し続けてトランスに蓄積されたエネルギーを相殺するものがある。（例えば、特許文献１参照）
そこで、図２０に示す信号伝達回路１９０において、トランス１９３の２次側回路において発振することを防止するために、上述の信号伝達方式を信号伝達回路１９０に適用することが考えられる。
【特許文献１】特開昭６１−２６０７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、入力信号の立上りタイミング及び立下りタイミング以外のタイミングにおいて、トランス１９３の２次側コイルに発生するプラス極性またはマイナス極性のパルス信号によりコンパレータ２０２、２０３からハイレベルのパルス電圧が出力してしまうため、入力されるデジタル信号と異なる立上りタイミング及び立下りタイミングのデジタル信号が２次側回路１９２から出力されてしまうという問題がある。
【００２３】
そこで、本発明では、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても誤動作を抑えることが可能な信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルとを有するトランスと、電源とグランドとの間に設けられる複数のスイッチング素子と、入力信号の立上りタイミングにおいて、前記複数のスイッチング素子をそれぞれ制御することにより、前記１次側コイルに第１の極性の電圧を発生させ、前記入力信号の立下りタイミングにおいて、前記複数のスイッチング素子をそれぞれ制御することにより、前記１次側コイルに前記第１の極性と逆極性の第２の極性の電圧を発生させる駆動回路と、前記２次側コイルに第１の閾値以上の前記第１の極性の電圧が発生すると、出力信号を立ち上がらせ、前記２次側コイルに第２の閾値以上の前記第２の極性の電圧が発生すると、前記出力信号を立ち下がらせる２次側回路とを有する信号伝達回路であって、前記駆動回路は、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように前記スイッチング素子を制御し、前記１次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように前記スイッチング素子を制御する。
【００２５】
このように構成される信号伝達回路によれば、トランスの結合係数が悪くても、トランスの１次側コイルに蓄積されるエネルギーをリセットさせることができるので、トランスの２次側回路における発振を防止することができ、誤動作を抑えることができる。
【００２６】
また、本発明の信号伝達回路は、前記１次側コイルの一方端と前記電源との間および前記１次側コイルの他方端と前記電源との間に設けられる電圧印加手段を有し、前記複数のスイッチング素子は、第１から第４のスイッチング素子からなり、前記１次側コイルは、一方端が前記第１のスイッチング素子を介して前記電源に接続されるとともに前記第２のスイッチング素子を介して前記グランドに接続され、他方端が前記第３のスイッチング素子を介して前記電源に接続されるとともに前記第４のスイッチング素子を介して前記グランドに接続され、前記駆動回路は、前記第１のスイッチング素子と前記第４のスイッチング素子がオンし、前記第２のスイッチング素子と前記第３のスイッチング素子がオフするように制御することで前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記第２のスイッチング素子と前記第３のスイッチング素子がオンし、前記第１のスイッチング素子と前記第４のスイッチング素子がオフするように制御することで前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記第１のスイッチング素子と前記第３のスイッチング素子がオンし、前記第２のスイッチング素子と前記第４のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記電圧印加手段を介して前記電源に流すとともに前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記第１のスイッチング素子と前記第３のスイッチング素子がオンし、前記第２のスイッチング素子と前記第４のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記電圧印加手段を介して前記電源に流すとともに、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように構成してもよい。
【００２７】
また、本発明の信号伝達回路は、前記１次側コイルの一方端と前記グランドとの間および前記１次側コイルの他方端と前記グランドとの間に設けられる電圧印加手段を有し、前記複数のスイッチング素子は、第１から第４のスイッチング素子からなり、前記１次側コイルは、一方端が前記第１のスイッチング素子を介して前記電源に接続されるとともに前記第２のスイッチング素子を介して前記グランドに接続され、他方端が前記第３のスイッチング素子を介して前記電源に接続されるとともに前記第４のスイッチング素子を介して前記グランドに接続され、前記駆動回路は、前記第１のスイッチング素子と前記第４のスイッチング素子がオンし、前記第２のスイッチング素子と前記第３のスイッチング素子がオフするように制御することで前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記第２のスイッチング素子と前記第３のスイッチング素子がオンし、前記第１のスイッチング素子と前記第４のスイッチング素子がオフするように制御することで前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧が発生した後、前記第２のスイッチング素子と前記第４のスイッチング素子がオンし、前記第１のスイッチング素子と前記第３のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記グランドに流すとともに、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧を発生させる電圧を前記１次側コイルに発生させ、前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧が発生した後、前記第２のスイッチング素子と前記第４のスイッチング素子がオンし、前記第１のスイッチング素子と前記第３のスイッチング素子がオフするように制御することにより前記１次側コイルに流れる電流を前記グランドに流すとともに、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧を発生させる電圧を前記１次側コイルに発生させるように構成してもよい。
【００２８】
また、前記電圧印加手段は、抵抗、ダイオード、またはトランジスタのうちの少なくとも１つにより構成してもよい。
また、本発明の信号伝達回路は、前記出力信号の出力先に異常があると、前記２次側コイルに流れる電流を増加させる電流増加回路と、前記２次側コイルに流れる電流が増加することにより１次側コイルに流れる電流が増加すると、前記出力先に異常があったことを伝える異常信号を前記駆動回路に出力する異常信号出力回路とを備えるように構成してもよい。
【００２９】
このように構成される信号伝達回路によれば、トランスの２次側コイルに並列接続される抵抗の抵抗値を大きくしても、信号伝達回路を誤動作させることがない。
また、前記駆動回路は、前記２次側コイルに前記第２の閾値未満の前記第２の極性の電圧が発生してから所定の時間後、前記２次側コイルに前記第１の閾値以上の前記第１の極性の電圧を発生させるように前記スイッチング素子を制御するように構成してもよい。
【００３０】
また、前記駆動回路は、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧が発生してから所定の時間後、前記２次側コイルに前記第２の閾値以上の前記第２の極性の電圧を発生させるように前記スイッチング素子を制御するように構成してもよい。
【００３１】
このように構成される信号伝達回路によれば、信号伝達精度を上げることができる。
また、前記所定の時間は、前記２次側コイルに前記第１の閾値未満の前記第１の極性の電圧または前記第２の閾値未満の前記第２の極性の電圧が発生してから前記１次側コイルに流れる電流がゼロになるまでの時間以上の時間に設定してもよい。
【００３２】
このように構成される信号伝達回路によれば、信号伝達精度を上げつつ、誤動作を抑えることができる。
【発明の効果】
【００３３】
本発明によれば、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる信号伝達回路において、トランスの結合係数が悪くても誤動作を抑えることができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の第１の実施形態の信号伝達回路を示す図である。なお、図２０に示す信号伝達回路１９０の構成と同じ構成には同じ符号を付し、その構成の説明を省略する。
【００３５】
図１に示す信号伝達回路１は、１次側回路２と、２次側回路１９２と、トランス１９３とを備えて構成されている。
上記１次側回路２は、電源部３、４と、駆動回路５とを備えて構成されている。
【００３６】
上記電源部３、４は、それぞれ、電圧ＶＤＤの電源とグランドとの間に設けられるｎチャネルのＭＯＳＦＥＴ６、７（複数のスイッチング素子）と、電源とＭＯＳＦＥＴ６との間に設けられる抵抗８（電圧印加手段）とを備えて構成されている。
【００３７】
ＭＯＳＦＥＴ６のドレイン端子は抵抗８を介して電圧ＶＤＤの電源に接続され、ＭＯＳＦＥＴ６のソース端子はＭＯＳＦＥＴ７のドレイン端子に接続されている。ＭＯＳＦＥＴ７のソース端子はグランドに接続されている。電源部３においてＭＯＳＦＥＴ６、７の接続点はトランス１９３の１次側コイルの一方端に接続され、電源部４においてＭＯＳＦＥＴ６、７の接続点はトランス１９３の１次側コイルの他方端に接続されている。
【００３８】
なお、トランス１９３の１次側コイルの一方端（電源部３に接続される点）をＡ点とし、トランス１９３の１次側コイルの他方端（電源部４に接続される点）をＢ点とする。
図２は、図１に示す信号伝達回路１内の各回路の出力タイミングチャートを示す図である。なお、Ａ点からＢ点に流れる電流値をＬ、電源部３の抵抗８の抵抗値をＲ１、電源部４の抵抗８の抵抗値をＲ２とし、Ｒ１とＲ２は互いに同じ値とする。
【００３９】
図１及び図２に示すように、入力信号の立上りタイミングにおいて、駆動回路５から電源部４のＭＯＳＦＥＴ６のゲート端子に入力される駆動信号Ｓ３がハイレベルからローレベルになり、駆動回路５から電源部４のＭＯＳＦＥＴ７のゲート端子に入力される駆動信号Ｓ４がローレベルからハイレベルになる。（このとき、駆動回路５から電源部３のＭＯＳＦＥＴ６のゲート端子に出力される駆動信号Ｓ１はハイレベルであり、駆動回路５から電源部３のＭＯＳＦＥＴ７のゲート端子に入力される駆動信号Ｓ２はローレベルである。）
すると、電源部３のＭＯＳＦＥＴ６と電源部４のＭＯＳＦＥＴ７がＯＮ、電源部３のＭＯＳＦＥＴ７と電源部４のＭＯＳＦＥＴ６がＯＦＦとなり、１次側回路２のＡ点の電圧が、電源部３の抵抗８により電源電圧ＶＤＤから電圧（Ｌ×Ｒ１）降下した分の電圧（ＶＤＤ−Ｌ×Ｒ１）となり、１次側回路２のＢ点がグランドに繋がる。したがって、１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｌ×Ｒ１）が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−Ｌ×Ｒ１）が発生する。このプラス極性の電圧（ＶＤＤ−Ｌ×Ｒ１）は、コンパレータ２０２で設定される閾値（第１の閾値）以上の電圧であり、コンパレータ２０２に入力されるとコンパレータ２０２からハイレベルの電圧が出力される。
【００４０】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００４１】
一方、入力信号の立下りタイミングにおいて、駆動信号Ｓ１がハイレベルからローレベルになり、駆動信号Ｓ２がローレベルからハイレベルになる。（このとき、駆動信号Ｓ３はハイレベルであり、駆動信号Ｓ４はローレベルである。）
すると、電源部３のＭＯＳＦＥＴ７と電源部４のＭＯＳＦＥＴ６がＯＮ、電源部３のＭＯＳＦＥＴ６と電源部４のＭＯＳＦＥＴ７がＯＦＦとなり、１次側回路２のＡ点がグランドに接続され、１次側回路２のＢ点が、電源部４の抵抗８により電源電圧ＶＤＤから電圧（Ｌ×Ｒ２）降下した分の電圧（ＶＤＤ−Ｌ×Ｒ２）となる。したがって、１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｌ×Ｒ２））が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（−（ＶＤＤ−Ｌ×Ｒ２））が発生する。このマイナス極性の電圧（−（ＶＤＤ−Ｌ×Ｒ２））は、コンパレータ２０３で設定される閾値（第２の閾値）以上の電圧であり、コンパレータ２０３に入力されるとコンパレータ２０３からハイレベルの電圧が出力される。
【００４２】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００４３】
このように、図１に示す信号伝達回路１は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力することができる。
入力信号の立上りタイミング後、本実施形態の信号伝達回路１では、駆動信号Ｓ３がローレベルからハイレベルに戻り、駆動信号Ｓ４がハイレベルからローレベルに戻る。（このとき、駆動信号Ｓ１はハイレベル、駆動信号Ｓ２はローレベルである。）
すると、電源部４のＭＯＳＦＥＴ６がＯＦＦからＯＮ、電源部４のＭＯＳＦＥＴ７がＯＮからＯＦＦになり（このとき、電源部３のＭＯＳＦＥＴ６はＯＮ、電源部３のＭＯＳＦＥＴ７はＯＦＦである）、トランス１９３の１次側コイルの一端（Ａ点）が電源部３のＭＯＳＦＥＴ６、電源部３の抵抗８を介して電源部３の電源（ＶＤＤ）に接続され、１次側コイルの他端（Ｂ点）が電源部４のＭＯＳＦＥＴ６、電源部４の抵抗８を介して電源部４の電源（ＶＤＤ）に接続される。また、このとき、トランス１９３のリーケージインダクタンスによる起電力でＡ点からＢ点へ電流が流れ続ける。そのため、Ａ点の電圧が（ＶＤＤ−Ｌ×Ｒ１）となり、Ｂ点の電圧が（ＶＤＤ＋Ｌ×Ｒ２）となり、Ａ点−Ｂ点間に（ＶＤＤ−Ｌ×Ｒ１）−（ＶＤＤ＋Ｌ×Ｒ２）＝（−（Ｌ×（Ｒ２＋Ｒ１）））が発生するとともに、電源部３の電源（ＶＤＤ）、電源部３の抵抗８、電源部３のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部４のＭＯＳＦＥＴ７、電源部４のグランドの順に流れていた電流が、電源部３の電源（ＶＤＤ）、電源部３の抵抗８、電源部３のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部４のＭＯＳＦＥＴ６、電源部４の抵抗８、電源部４の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３に蓄積されたエネルギーが電源部４の抵抗８によって消費され、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３の１次側コイルに流れる電流はゼロになり、Ａ点、Ｂ点の電圧はＶＤＤとなる。 
【００４４】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（Ｌ×（Ｒ２＋Ｒ１）））はコンパレータ２０３からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、マイナス極性の電圧（−（Ｌ×（Ｒ２＋Ｒ１）））は上記第２の閾値未満の電圧とする。
【００４５】
また、入力信号の立下りタイミング後、駆動信号Ｓ１がローレベルからハイレベルに戻り、駆動信号Ｓ２がハイレベルからローレベルに戻る。（このとき、駆動信号Ｓ３はハイレベル、駆動信号Ｓ４はローレベルである）
すると、トランス１９３の１次側コイルの一方端（Ａ点）が電源部３のＭＯＳＦＥＴ６、電源部３の抵抗８を介して電源部３の電源（ＶＤＤ）に接続され、１次コイルの他方端（Ｂ点）が電源部４のＭＯＳＦＥＴ６、電源部４の抵抗８を介して電源部３の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（Ｌ×（Ｒ１＋Ｒ２））が発生するとともに、電源部４の電源（ＶＤＤ）、電源部４の抵抗８、電源部４のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、トランス１９３の１次側コイル、電源部３のＭＯＳＦＥＴ７、電源部３のグランドの順に流れていた電流が、電源部４の電源（ＶＤＤ）、電源部４の抵抗８、電源部４のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部３のＭＯＳＦＥＴ６、電源部３の抵抗８、電源部３の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部３の抵抗８によって消費され、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧はＶＤＤとなる。
【００４６】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（Ｌ×（Ｒ１＋Ｒ２））はコンパレータ２０２からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、プラス極性の電圧（Ｌ×（Ｒ１＋Ｒ２））は上記第１の閾値未満の電圧とする。
【００４７】
以上のように、図１に示す信号伝達回路１は、トランス１９３の結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後においてトランス１９３に蓄積されるエネルギーをリセットさせることができるので、トランス１９３の２次側回路１９２における発振を防止することができ、誤動作を抑えることができる。
【００４８】
図３は、本発明の第２の実施形態の信号伝達回路を示す図である。なお、図１に示す信号伝達回路１の構成と同じ構成には同じ符号を付し、その構成の説明を省略する。
図３に示す信号伝達回路９は、１次側回路１０と、２次側回路１９２と、トランス１９３とを備えて構成されている。
【００４９】
上記１次側回路１０は、電源部１１、１２と、駆動回路５とを備えて構成されている。
上記電源部１１、１２は、それぞれ、ＭＯＳＦＥＴ６、７と、抵抗８と、抵抗８に並列接続されるダイオード１３（電圧印加手段）とを備えて構成されている。
【００５０】
図４は、図３に示す信号伝達回路９の各回路の出力タイミングチャートを示す図である。なお、ダイオード１３の閾値電圧をＶＦ１とする。
図３及び図４に示すように、入力信号の立上りタイミングにおいて、駆動信号Ｓ３がハイレベルからローレベルになり、駆動信号Ｓ４がローレベルからハイレベルになる。（このとき、駆動信号Ｓ１はハイレベルであり、駆動信号Ｓ２はローレベルである。）
すると、電源部１１のＭＯＳＦＥＴ６と電源部１２のＭＯＳＦＥＴ７がＯＮ、電源部１１のＭＯＳＦＥＴ７と電源部１２のＭＯＳＦＥＴ６がＯＦＦとなり、１次側回路２のＡ点が、電源電圧ＶＤＤから電圧ＶＦ１降下した分の電圧（ＶＤＤ−ＶＦ１）となり、１次側回路２のＢ点がグランドに繋がる。したがって、１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−ＶＦ１）が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−ＶＦ１）が発生する。
【００５１】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００５２】
一方、入力信号の立下りタイミングにおいて、駆動信号Ｓ１がハイレベルからローレベルになり、駆動信号Ｓ２がローレベルからハイレベルになる。（このとき、駆動信号Ｓ３はハイレベルであり、駆動信号Ｓ４はローレベルである。）
すると、電源部１１のＭＯＳＦＥＴ７と電源部１２のＭＯＳＦＥＴ６がＯＮ、電源部１１のＭＯＳＦＥＴ６と電源部１２のＭＯＳＦＥＴ７がＯＦＦとなり、１次側回路２のＡ点がグランドに繋がり、１次側回路２のＢ点が電源電圧ＶＤＤから電圧ＶＦ１降下した分の電圧（ＶＤＤ−ＶＦ１）となる。したがって、１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−ＶＦ１））が発生し、トランス１９３を介してＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（−（ＶＤＤ−ＶＦ１））が発生する。
【００５３】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００５４】
このように、図３に示す信号伝達回路９は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力することができる。
入力信号の立上りタイミング後、駆動信号Ｓ３がローレベルからハイレベルに戻り、駆動信号Ｓ４がハイレベルからローレベルに戻る。（このとき、駆動信号Ｓ１はハイレベル、駆動信号Ｓ２はローレベルである。）
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部１１のＭＯＳＦＥＴ６、電源部１１のダイオード１３を介して電源部１１の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部１２のＭＯＳＦＥＴ６、電源部１２の抵抗８を介して電源部１２の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間には、マイナス極性の電圧（Ｌ×Ｒ２＋ＶＦ１）が発生するとともに、電源部１１の電源（ＶＤＤ）、電源部１１のダイオード１３、電源部１１のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部１２のＭＯＳＦＥＴ７、電源部１２のグランドの順に流れていた電流が、電源部１１の電源（ＶＤＤ）、電源部１１のダイオード１３、電源部１１のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部１２のＭＯＳＦＥＴ６、電源部１２の抵抗８、電源部１２の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３に蓄積されたエネルギーが電源部１２の電源（ＶＤＤ）の抵抗８によって消費され、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３の１次側コイルに流れる電流はゼロになり、Ａ点、Ｂ点の電圧はＶＤＤとなる。
【００５５】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（Ｌ×Ｒ２＋ＶＦ１））はコンパレータ２０３からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、マイナス極性の電圧（−（Ｌ×Ｒ２＋ＶＦ１））は上記第２の閾値未満の電圧とする。
【００５６】
また、入力信号の立下りタイミング後、駆動信号Ｓ１がローレベルからハイレベルに戻り、駆動信号Ｓ２がハイレベルからローレベルに戻る。（このとき、駆動信号Ｓ３はハイレベル、駆動信号Ｓ４はローレベルである）
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部１１のＭＯＳＦＥＴ６、電源部１１の抵抗８を介して電源部１１の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部１２のＭＯＳＦＥＴ６、電源部１２のダイオード１３を介して電源部１２の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間には、正のプラス極性の電圧として（Ｌ×Ｒ１＋ＶＦ１）が発生するとともに、電源部１２の電源（ＶＤＤ）、電源部１２のダイオード１３、電源部１２のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部１１のＭＯＳＦＥＴ７、電源部１１のグランドの順に流れていた電流が、電源部１２の電源（ＶＤＤ）、電源部１２のダイオード１３、電源部１２のＭＯＳＦＥＴ６、トランス１９３の１次側コイル、電源部１１のＭＯＳＦＥＴ６、電源部１１の抵抗８、電源部１１の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部１１の抵抗８によって消費され、このとき、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【００５７】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（Ｌ×Ｒ１＋ＶＦ１）はコンパレータ２０２からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、プラス極性の電圧（Ｌ×Ｒ１＋ＶＦ１）は上記第１の閾値未満の電圧とする。
【００５８】
従って、図３に示す信号伝達回路９は、トランス１９３の結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後において、トランス１９３の２次側回路における発振を防止することができるので、誤動作することがない。
【００５９】
図５は、本発明の第３の実施形態の信号伝達回路を示す図である。なお、図１に示す信号伝達回路１や図２０に示す信号伝達回路１９０と同じ構成には同じ符号を付し、その説明を省略する。
【００６０】
図５に示す信号伝達回路１４は、１次側回路１５と、２次側回路１９２と、トランス１９３とを備えて構成されている。
上記１次側回路１５は、電源部１６、１７と、駆動回路１９６とを備えて構成されている。
【００６１】
上記電源部１６、１７は、それぞれ、ｎｐｎバイポーラトランジスタ１８（電圧印加手段）と、ｎチャネルのＭＯＳＦＥＴ１９、２０（複数のスイッチング素子）と、ダイオード２１（電圧印加手段）と、抵抗２２（電圧印加手段）と、定電流源２３とを備えて構成されている。
【００６２】
ｎｐｎバイポーラトランジスタ１８のコレクタ端子は電圧ＶＤＤの電源及びダイオード２１のカソード端子に接続されていると共に定電流源２３を介してＭＯＳＦＥＴ２０のドレイン端子及びｎｐｎバイポーラトランジスタ１８のベース端子に接続され、ｎｐｎバイポーラトランジスタ１８のエミッタ端子はＭＯＳＦＥＴ１９のドレイン端子に接続されていると共に抵抗２２を介してダイオード２１のアノード端子に接続されている。ＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子は互いに接続され、ＭＯＳＦＥＴ１９、２０のそれぞれのソース端子はグランドに接続されている。電源部１６においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの一方端に接続され、電源部１７においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの他方端に接続されている。
【００６３】
図６は、図５に示す信号伝達回路１４の各回路の出力タイミングチャートを示す図である。なお、電源部１６の抵抗２２の抵抗値をＲ３、電源部１７の抵抗２２の抵抗値をＲ４、ｎｐｎバイポーラトランジスタ１８のベース−エミッタ間電圧をＶｂｅ、ダイオード２１の閾値電圧をＶＦ２とする。
【００６４】
図５及び図６に示すように、入力信号の立上りタイミングにおいて、駆動信号Ｍ１がローレベルからハイレベルになる。（このとき、駆動信号Ｍ２はローレベルである。）
すると、電源部１６のｎｐｎバイポーラトランジスタ１８と電源部１７のＭＯＳＦＥＴ１９とがＯＮ、電源部１６のＭＯＳＦＥＴ１９と電源部１７のｎｐｎバイポーラトランジスタ１８がＯＦＦとなり、１次側回路１５のＢ点がグランド電圧に繋がり、１次側回路１５のＡ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路１５のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生する。
【００６５】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００６６】
一方、入力信号の立下りタイミングにおいて、駆動信号Ｍ２がローレベルからハイレベルになる。（このとき、駆動信号Ｍ１はローレベルである。）
すると、電源部１６のＭＯＳＦＥＴ１９と電源部１７のｎｐｎバイポーラトランジスタ１８とがＯＮ、電源部１６のｎｐｎバイポーラトランジスタ１８と電源部１７のＭＯＳＦＥＴ１９がＯＦＦとなり、１次側回路１５のＡ点がグランドに繋がり、１次側回路１５のＢ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路１５のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生し、トランス１９３を介してＣ点−Ｄ点間電圧にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生する。
【００６７】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００６８】
このように、図５に示す信号伝達回路１４は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力することができる。
入力信号の立上りタイミング後、駆動信号Ｍ１がハイレベルからローレベルに戻る。
【００６９】
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部１６のｎｐｎバイポーラトランジスタ１８を介して電源部１６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部１７の抵抗２２、電源部１７のダイオード２１を介して電源部１７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間に負のマイナス極性の電圧として（Ｌ×Ｒ４＋ＶＦ２＋Ｖｂｅ）が発生するとともに、電源部１６の電源（ＶＤＤ）、電源部１６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部１７のＭＯＳＦＥＴ１９、電源部１７のグランドの順に流れていた電流が、電源部１６の電源（ＶＤＤ）、電源部１６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部１７の抵抗２２、電源部１７のダイオード２１、電源部１７の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３に蓄積されたエネルギーが電源部１７のダイオード２１および抵抗２２によって消費され、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【００７０】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（Ｌ×Ｒ４＋ＶＦ２＋Ｖｂｅ））はコンパレータ２０３からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、マイナス極性の電圧（−（Ｌ×Ｒ４＋ＶＦ２＋Ｖｂｅ））は上記第２の閾値未満の電圧とする。
【００７１】
また、入力信号の立下りタイミング後、駆動信号Ｍ２がハイレベルからローレベルに戻る。
すると、トランス１９３の１次側コイルの一端（Ａ点）が１次コイルの他端が電源部１６の抵抗２２、電源部１６のダイオード２１を介して電源部１６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部１７のｎｐｎバイポーラトランジスタ１８を介して電源部１７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（Ｌ×Ｒ３＋ＶＦ２＋Ｖｂｅ）が発生するとともに、電源部１７の電源（ＶＤＤ）、電源部１７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部１６のＭＯＳＦＥＴ１９、電源部１６のグランドの順に流れていた電流が、電源部１７の電源（ＶＤＤ）、電源部１７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部１６の抵抗２２、電源部１６のダイオード２１、電源部１６の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部１６のダイオード２１および抵抗２２によって消費され、トランス１９３に蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【００７２】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（Ｌ×Ｒ３＋ＶＦ２＋Ｖｂｅ）はコンパレータ２０２からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、プラス極性の電圧（Ｌ×Ｒ３＋ＶＦ２＋Ｖｂｅ）は上記第１の閾値未満の電圧とする。
【００７３】
従って、図５に示す信号伝達回路１４は、トランス１９３の結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路における発振を防止することができるので、誤動作することがない。
【００７４】
図７は、本発明の第４の実施形態の信号伝達回路を示す図である。なお、図１に示す信号伝達回路１や図５に示す信号伝達回路１４と同じ構成には同じ符号を付し、その説明を省略する。
【００７５】
図７に示す信号伝達回路２４は、１次側回路２５と、２次側回路１９２と、トランス１９３とを備えて構成されている。
上記１次側回路２５は、電源部２６、２７と、駆動回路１９６とを備えて構成されている。
【００７６】
上記電源部２６、２７は、それぞれ、ｎｐｎバイポーラトランジスタ１８と、ＭＯＳＦＥＴ１９、２０と、ダイオード２１（電圧印加手段）と、定電流源２３とを備えて構成されている。
【００７７】
ｎｐｎバイポーラトランジスタ１８のコレクタ端子は電圧ＶＤＤの電源及びダイオード２１のカソード端子に接続されていると共に定電流源２３を介してＭＯＳＦＥＴ２０のドレイン端子及びｎｐｎバイポーラトランジスタ１８のベース端子に接続され、ｎｐｎバイポーラトランジスタ１８のエミッタ端子はＭＯＳＦＥＴ１９のドレイン端子及びダイオード２１のアノード端子に接続されている。ＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子は互いに接続され、ＭＯＳＦＥＴ１９、２０のそれぞれのソース端子はグランドに接続されている。電源部２６においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの一方端に接続され、電源部２７においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの他方端に接続されている。
【００７８】
図８は、図７に示す信号伝達回路２４の各回路の出力タイミングチャートを示す図である。なお、ｎｐｎバイポーラトランジスタ１８のベース−エミッタ間電圧をＶｂｅ、ダイオード２１の閾値にかかる電圧をＶＦ２とする。
【００７９】
図７及び図８に示すように、入力信号の立上りタイミングにおいて、駆動信号Ｍ１がローレベルからハイレベルになる。（このとき、駆動信号Ｍ２はローレベルである。）
すると、電源部２６のｎｐｎバイポーラトランジスタ１８と電源部２７のＭＯＳＦＥＴ１９とがＯＮ、電源部２６のＭＯＳＦＥＴ１９と電源部２７のｎｐｎバイポーラトランジスタ１８とがＯＦＦとなり、１次側回路２５のＢ点がグランドに繋がり、１次側回路２５のＡ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路２５のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生する。
【００８０】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００８１】
一方、入力信号の立下りタイミングにおいて、駆動信号Ｍ２がローレベルからハイレベルになる。（このとき、駆動信号Ｍ１はローレベルである。）
すると、電源部２６のＭＯＳＦＥＴ１９と電源部２７のｎｐｎバイポーラトランジスタ１８とがＯＮ、電源部２６のｎｐｎバイポーラトランジスタ１８と電源部２７のＭＯＳＦＥＴ１９とがＯＦＦとなり、１次側回路２５のＡ点がグランドと繋がり、１次側回路２５のＢ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路２５のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生し、トランス１９３を介しＣ点−Ｄ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生する。
【００８２】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００８３】
なお、コンパレータ２０２、２０３は、Ｃ点―Ｄ点間電圧が（ＶＤＤ−Ｖｂｅ）と（Ｖｂｅ＋ＶＦ２）との間の電圧のときに、ハイレベルの電圧が出力されるように設定されているものとする。但し、（ＶＤＤ−Ｖｂｅ）＞（Ｖｂｅ＋ＶＦ２）とする。
【００８４】
このように、図７に示す信号伝達回路２４は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力する。
入力信号の立上りタイミング後、本実施形態の信号伝達回路２４では、駆動信号Ｍ１がハイレベルからローレベルに戻る。
【００８５】
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部２６のｎｐｎバイポーラトランジスタ１８を介して電源部２６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部２７のダイオード２１を介して電源部２７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にマイナス極性の電圧（−（ＶＦ２＋Ｖｂｅ））発生するとともに、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のＭＯＳＦＥＴ１９、電源部２７のグランドの順に流れていた電流が、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のダイオード２１、電源部２７の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部２７のダイオード２１によって消費され、１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【００８６】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（ＶＦ２＋Ｖｂｅ））はコンパレータ２０３からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、マイナス極性の電圧（−（ＶＦ２＋Ｖｂｅ））は上記第２の閾値未満の電圧とする。
【００８７】
一方、入力信号の立下りタイミング後も、本実施形態の信号伝達回路１では、駆動信号Ｍ２がハイレベルからローレベルに戻る。
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部２６のダイオード２１を介して電源部１６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部２７のｎｐｎバイポーラトランジスタ１８を介して電源部１７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（ＶＦ２＋Ｖｂｅ）が発生するとともに、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２６のＭＯＳＦＥＴ１９、電源部２６のグランドの順に流れていた電流が、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２６のダイオード２１、電源部２６の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３に蓄積されたエネルギーが電源部２６のダイオード２１によって消費され、トランス１９３の１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス１９３に蓄積されたエネルギーがリセットされると、トランス１９３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【００８８】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（ＶＦ２＋Ｖｂｅ）はコンパレータ２０２からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、プラス極性の電圧（ＶＦ２＋Ｖｂｅ）は上記第１の閾値未満の電圧とする。
【００８９】
従って、図７に示す信号伝達回路２４は、トランス１９３の結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路１９２における発振を防止することができるので、誤動作することがない。
【００９０】
図９は、本発明の第５の実施形態の信号伝達回路を示す図である。なお、図７に示す信号伝達回路２４と同じ構成には同じ符号を付し、その説明を省略する。
図９に示す信号伝達回路７０において、図７に示す信号伝達回路２４と異なる点は、電源部２６、２７のそれぞれの定電流源２３が電圧ＶＤＤの電源に接続されているのではなく、電圧ＶＣＣの電源に接続されている点である。なお、電圧ＶＤＤは、電圧ＶＣＣよりも低く、例えば、電圧ＶＤＤを６Ｖ、電圧ＶＣＣを５Ｖとする。
【００９１】
図９に示す信号伝達回路７０の動作について説明する。なお、駆動回路１９６から出力される駆動信号Ｍ１、Ｍ２は、図８に示す駆動信号Ｍ１、Ｍ２と同じものとする。
入力信号の立上りタイミングにおいて、駆動信号Ｍ１がローレベルからハイレベルになる。（このとき、駆動信号Ｍ２はローレベルである。）
すると、電源部２６のｎｐｎバイポーラトランジスタ１８と電源部２７のＭＯＳＦＥＴ１９とがＯＮ、電源部２６のＭＯＳＦＥＴ１９と電源部２７のｎｐｎバイポーラトランジスタ１８とがＯＦＦとなり、１次側回路２５のＢ点がグランドに繋がり、１次側回路２５のＡ点が電源電圧ＶＣＣから電圧Ｖｂｅ降下した分の電圧（ＶＣＣ−Ｖｂｅ）となる。したがって、１次側回路２５のＡ点−Ｂ点間にプラス極性の電圧（ＶＣＣ−Ｖｂｅ）が発生し、トランス１９３を介して２次側回路１９２のＣ点−Ｄ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＣＣ−Ｖｂｅ）が発生する。
【００９２】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００９３】
一方、入力信号の立下りタイミングにおいて、駆動信号Ｍ２がローレベルからハイレベルになる。（このとき、駆動信号Ｍ１はローレベルである。）
すると、電源部２６のＭＯＳＦＥＴ１９と電源部２７のｎｐｎバイポーラトランジスタ１８とがＯＮ、電源部２６のｎｐｎバイポーラトランジスタ１８と電源部２７のＭＯＳＦＥＴ１９とがＯＦＦとなり、１次側回路２５のＡ点がグランドと繋がり、１次側回路２５のＢ点が電源電圧ＶＣＣから電圧Ｖｂｅ降下した分の電圧（ＶＣＣ−Ｖｂｅ）となる。したがって、１次側回路２５のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＣＣ−Ｖｂｅ））が発生し、トランス１９３を介しＣ点−Ｄ点間にマイナス極性の電圧（−（ＶＣＣ−Ｖｂｅ））が発生する。
【００９４】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００９５】
なお、（ＶＣＣ−Ｖｂｅ）＞（ＶＤＤ＋ＶＦ２）とする。
このように、図９に示す信号伝達回路７０は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力する。
【００９６】
入力信号の立上りタイミング後、本実施形態の信号伝達回路７０では、駆動信号Ｍ１がハイレベルからローレベルに戻る。
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部２６のｎｐｎバイポーラトランジスタ１８を介して電源部１６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部２７のダイオード２１を介して電源部１７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にマイナス極性の電圧（−（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ））発生するとともに、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のＭＯＳＦＥＴ１９、電源部２７のグランドの順に流れていた電流が、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のダイオード２１、電源部２７の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部２７のダイオード２１によって消費され、１次側コイルに蓄積されたエネルギーがリセットされる。
【００９７】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ））はコンパレータ２０３からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、マイナス極性の電圧（−（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ））は上記第２の閾値未満の電圧とする。
【００９８】
一方、入力信号の立下りタイミング後も、本実施形態の信号伝達回路７０では、駆動信号Ｍ２がハイレベルからローレベルに戻る。
すると、トランス１９３の１次側コイルの一端（Ａ点）が電源部２６のダイオード２１を介して電源部２６の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部２７のｎｐｎバイポーラトランジスタ１８を介して電源部１７の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ）が発生するとともに、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２６のＭＯＳＦＥＴ１９、電源部２６のグランドの順に流れていた電流が、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２６のダイオード２１、電源部２６の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３に蓄積されたエネルギーが電源部２６のダイオード２１によって消費され、トランス１９３の１次側コイルに蓄積されたエネルギーがリセットされる。
【００９９】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ）はコンパレータ２０２からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、プラス極性の電圧（（ＶＤＤ−ＶＣＣ）＋ＶＦ２＋Ｖｂｅ）は上記第１の閾値未満の電圧とする。
【０１００】
従って、図９に示す信号伝達回路７０は、トランス１９３の結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路１９２における発振を防止することができるので、誤動作することがない。
【０１０１】
以上のように、第１〜第５の実施の形態の信号伝達回路１、９、１４、２４、７０は、それぞれ、トランス１９３の結合係数が悪いことによってトランス１９３の２次側回路１９２における発振を防止することができるので、抵抗２０１の抵抗値を小さくしてトランス１９３の２次側回路１９２における発振を抑える必要がなく、信号伝達回路１、９、１４、２４に流れる電流が増大してしまうことを防止することができる。
【０１０２】
また、上記信号伝達回路１、９、１４、２４、７０は、それぞれ、トランス１９３によりデジタル信号を１次側回路から２次側回路に伝達させる構成であるので、高信頼性、高耐久性、高速性などの優れた特性を備えた信号伝達回路になっている。
【０１０３】
図１０は、本発明の第６の実施形態の信号伝達回路を示す図である。なお、図７に示す構成と同じ構成には同じ符号を付し、その説明を省略する。
図１０に示す実施例では、１次側回路２５において、異常信号出力回路２８が追加されている。また、電源部２６、２７において、それぞれ、コンパレータ２９、定電圧源３０、及び抵抗３１が追加されている。また、２次側回路１９２において、抵抗３２、３３、ダイオード３４〜３７、及びｎチャネルのＭＯＳＦＥＴ３８が追加されている。なお、特許請求の範囲に記載される電流増加回路は、例えば、抵抗３２及びＭＯＳＦＥＴ３８により構成されるものとする。また、抵抗３３の抵抗値は、抵抗３２の抵抗値よりも大きいものとする。
【０１０４】
ｎｐｎバイポーラトランジスタ１８のコレクタ端子は電圧ＶＤＤの電源及びダイオード２１のカソード端子に接続されていると共に定電流源２３を介してＭＯＳＦＥＴ２０のドレイン端子及びｎｐｎバイポーラトランジスタ１８のベース端子に接続され、ｎｐｎバイポーラトランジスタ１８のエミッタ端子はＭＯＳＦＥＴ１９のドレイン端子及びダイオード２１のアノード端子に接続されている。ＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子は互いに接続され、ＭＯＳＦＥＴ１９のソース端子はコンパレータ２９のプラスの入力端子に接続されていると共に抵抗３１を介してグランドに接続されている。ＭＯＳＦＥＴ２０のソース端子及び定電圧源３０のマイナス端子はそれぞれグランドに接続されている。コンパレータ２９のマイナスの入力端子は定電圧源３０のプラス端子に接続されている。電源部２６においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの一方端に接続され、電源部２７においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの他方端に接続されている。
【０１０５】
なお、電源部２６においてＭＯＳＦＥＴ１９のソース端子と抵抗３１との接続点をＥ点とし、電源部２７においてＭＯＳＦＥＴ１９のソース端子と抵抗３１との接続点をＦ点とする。
【０１０６】
また、図１０に示す信号伝達回路２４は、例えば、ｎチャネルのＭＯＳＦＥＴ９０のゲート端子に出力信号を出力するものとし、ＭＯＳＦＥＴ９０のソース端子とグランドとの間に設けられる抵抗９１にかかる電圧がプラスの入力端子に入力され、マイナスの入力端子に基準電圧Ｖ１が入力されるコンパレータ９２から出力される電圧がＭＯＳＦＥＴ３８のゲート端子に入力されるものとする。
【０１０７】
図１１は、異常信号出力回路２８を示す図である。
図１１に示す異常信号出力回路２８は、ＯＲ回路３９、４０と、インバータ４１と、ＡＮＤ回路４２、４３と、フリップフロップ回路４４とを備えて構成されている。
【０１０８】
図１２は、異常信号出力回路２８内の各回路の出力タイミングチャートを示す図である。
例えば、何らかの原因によりＭＯＳＦＥＴ９０が破壊され抵抗９１に大きな電圧がかかり、コンパレータ９２から出力される電圧がハイレベルになると、ＭＯＳＦＥＴ３８がオンする。すると、抵抗３２が有効になり、２次側回路１９２に流れる電流が大きくなるので、トランス１９３の１次側コイルに流れる電流も大きくなる。このとき、入力信号が立ち上がると、または、入力信号が立ち下がると、１次側回路２５のＥ点またはＦ点の電圧が正常時（コンパレータ９２からローレベルの電圧が出力されているとき）よりも大きくなり、電源部２６または電源部２７のコンパレータ２９からハイレベルのパルス電圧（出力信号Ｓ５、Ｓ６）が出力され、ＡＮＤ回路４２からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路４４から出力される電圧（異常信号Ａ１）がローレベルからハイレベルになる。
【０１０９】
そして、その後、抵抗９１に大きな電圧がかからなくなるなどして、コンパレータ９２から出力される電圧がローレベルになると、ＭＯＳＦＥＴ３８がオフし、抵抗３２が無効になるので、２次側回路１９２に流れる電流が小さくなり、トランス１９３の１次側コイルに流れる電流も小さくなる。このとき、入力信号が立ち上がると、または、入力信号が立ち下がると、１次側回路２５のＥ点またはＦ点の電圧が小さくなり正常時に戻る。すると、電源部２６または電源部２７のコンパレータ２９から出力される電圧（出力信号Ｓ５、Ｓ６）がローレベルになり、ＡＮＤ回路４３からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路４４から出力される電圧（異常信号Ａ１）がハイレベルからローレベルになる。
【０１１０】
このように、図１０に示す信号伝達回路２４では、出力信号の出力先の回路において異常が発生してＭＯＳＦＥＴ３８がオンすると、異常信号出力回路２８からハイレベルの異常信号Ａ１が出力される。例えば、異常信号出力回路２８から駆動回路１９６にハイレベルの異常信号Ａ１が出力されると、電源部２６、２７のそれぞれのＭＯＳＦＥＴ１９、２０を停止させるように構成してもよい。
【０１１１】
また、図１０に示す信号伝達回路２４によれば、トランス１９３の２次側コイルに並列接続される抵抗２０１の抵抗値を大きくしても（Ｒ２１０＞＞Ｒ３２）信号伝達回路２４を誤動作させることはない。よって、２次側回路１９２に流れる電流を正常時と異常時で大きな差をもたせることができるため異常信号出力回路２８の精度向上ができる。
【０１１２】
図１３は、図７に示す信号伝達回路２４の他の実施例における信号伝達回路２４内の各回路の出力タイミングチャートを示す図である。なお、図１３に示す例では、入力信号のハイレベル期間及びローレベル期間が駆動信号Ｍ１、Ｍ２のパルス幅よりも十分に長い場合を示している。
【０１１３】
図１３に示す信号伝達回路２４内の各回路の出力タイミングチャートにおいて、図８に示す信号伝達回路２４内の各回路の出力タイミングチャートと異なる点は、入力信号の立上りタイミングにおいて、駆動回路１９６から所定の時間で連続する２つのハイレベルのパルス電圧（駆動信号Ｍ２）が出力されると共に、入力信号の立下りタイミングにおいて、駆動回路１９６から所定の時間で連続する２つのハイレベルのパルス電圧（駆動信号Ｍ１）が出力される点である。
【０１１４】
なお、上記所定の時間は、パルス電圧が出力されてからそのパルス電圧によりトランス１９３の１次側コイルに流れる電流がゼロになるまでの時間以上の時間に設定されるものとする。すなわち、（ＶＤＤ−Ｖｂｅ）×（駆動信号Ｍ１（Ｍ２）のハイレベル期間）−（ＶＦ２＋Ｖｂｅ）×（所定の時間）≧０が成り立つように、ｎｐｎバイポーラトランジスタ１８やダイオード２１などを構成する。
【０１１５】
図１３に示すように、入力信号の立上りタイミングにおいて、電源部２７のＭＯＳＦＥＴ１９、２０を連続する２つのハイレベルのパルス電圧（駆動信号Ｍ１）で駆動し、電源部２６のＭＯＳＦＥＴ１９、２０をローレベルの電圧（駆動信号Ｍ２）で駆動すると、Ｂ点に連続する２つのローレベルのパルス電圧が発生し、Ａ点−Ｂ点間に連続する２つのプラス極性のパルス電圧が発生する。その２つのプラス極性のパルス電圧のうちどちらか１つのパルス電圧（図１２では１つめのパルス電圧）によりコンパレータ２０２からハイレベルの電圧がフリップフロップ回路２０４のセット端子（Ｓ）に入力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【０１１６】
また、入力信号の立下りタイミングにおいて、電源部２６のＭＯＳＦＥＴ１９、２０を連続する２つのハイレベルのパルス電圧（駆動信号Ｍ２）で駆動し、電源部２７のＭＯＳＦＥＴ１９、２０をローレベルの電圧（駆動信号Ｍ１）で駆動すると、Ａ点に連続する２つのローレベルのパルス電圧が発生し、Ａ点−Ｂ点間に連続する２つのマイナス極性のパルス電圧が発生する。その２つのマイナス極性のパルス電圧のうちどちらか１つのパルス電圧（図１３では１つめのパルス電圧）によりコンパレータ２０３からハイレベルの電圧がフリップフロップ回路２０４のリセット端子（Ｒ）に入力され、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。
【０１１７】
図１４は、入力信号の立上りタイミング及び立下りタイミングにおいて、電源部２６、２７のそれぞれのＭＯＳＦＥＴ１９、２０を連続する２つのハイレベルのパルス電圧で駆動する場合の駆動回路１９６を示す図である。
【０１１８】
図１４に示す駆動回路１９６は、インバータ４５〜４９と、立上り遅延回路５０〜５５と、バッファ５６〜５９と、ＡＮＤ回路６０〜６３と、ＯＲ回路６４、６５とを備えて構成されている。
【０１１９】
図１５は、図１４に示す駆動回路１９６内の各回路の出力タイミングチャートを示す図である。なお、立上り遅延回路５０、５２、５３、５５のそれぞれの遅延時間は同じものとし、立上り遅延回路５１、５４のそれぞれの遅延時間は同じものとする。また、立上り遅延回路５０の遅延時間：立上り遅延回路５１の遅延時間＝（ＶＤＤ−Ｖｂｅ）：（ＶＦ２＋Ｖｂｅ）とする。
【０１２０】
図１５に示すように、立上りタイミング時の入力信号は、バッファ５８を介してＡＮＤ回路６２の一方の入力端子に入力されると共に、立上り遅延回路５３により所定時間遅延され、インバータ４８により反転され、ＡＮＤ回路６２の他方の入力端子に入力される。これにより、ＡＮＤ回路６２からＯＲ回路６５を介してハイレベルのパルス電圧が駆動信号Ｍ１として出力される。また、立上りタイミング時の入力信号は、立上り遅延回路５３、５４により所定時間遅延され、アンプ５９を介してＡＮＤ回路６３の一方の入力端子に入力されると共に、立上り遅延回路５３〜５５により所定時間遅延され、インバータ４９により反転され、ＡＮＤ回路６３の他方の入力端子に入力される。これにより、ＡＮＤ回路６２からＯＲ回路６５を介してハイレベルのパルス電圧が駆動信号Ｍ１として出力された後、さらにＡＮＤ回路６３からＯＲ回路６５を介してハイレベルのパルス電圧が駆動信号Ｍ１として出力される。ＯＲ回路６５から出力される駆動信号Ｍ１は電源部２７のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に出力される。このとき、ＯＲ回路６４から電源部２６のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子にローレベルの電圧が駆動信号Ｍ２として出力される。
【０１２１】
一方、立下りタイミング時の入力信号は、インバータ４５により反転され、バッファ５６を介してＡＮＤ回路６０の一方の入力端子に入力されると共に、インバータ４５により反転され、立上り遅延回路５０により所定時間遅延され、インバータ４６により反転され、ＡＮＤ回路６０の他方の入力端子に入力される。これにより、ＡＮＤ回路６０からＯＲ回路６４を介してハイレベルのパルス電圧が駆動信号Ｍ２として出力される。また、立下りタイミング時の入力信号は、インバータ４５により反転され、立上り遅延回路５０、５１により所定時間遅延され、バッファ５７を介してＡＮＤ回路６１の一方の入力端子に入力されると共に、インバータ４５により反転され、立上り遅延回路５０〜５２により所定時間遅延され、インバータ４７により反転され、ＡＮＤ回路６１の他方の入力端子に入力される。これにより、ＡＮＤ回路６０からＯＲ回路６４を介してハイレベルのパルス電圧が駆動信号Ｍ２として出力された後、ＡＮＤ回路６１からＯＲ回路６４を介してハイレベルのパルス電圧が駆動信号Ｍ２として出力される。ＯＲ回路６４から出力される駆動信号Ｍ２は電源部２６のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に出力される。このとき、ＯＲ回路６５から電源部２７のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子にローレベルの電圧が駆動信号Ｍ１として出力される。
【０１２２】
図１６は、図７に示す信号伝達回路２４のＭＯＳＦＥＴ１９、２０を図１２に示す駆動信号Ｍ１、Ｍ２で駆動する場合において、入力信号のハイレベル期間が立上り遅延回路５３の遅延時間よりも短いときの信号伝達回路２４内の各回路の出力タイミングチャートを示す図である。
【０１２３】
図１６に示すように、入力信号のハイレベル期間が立上り遅延回路５３の遅延時間よりも短いときであっても、駆動信号Ｍ２の１つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流は、駆動信号Ｍ２の２つ目のパルス電圧が出力されるまでにゼロになる。
【０１２４】
図１７は、図７に示す信号伝達回路２４のＭＯＳＦＥＴ１９、２０を図１２に示す駆動信号Ｍ１、Ｍ２で駆動する場合において、入力信号のローレベル期間が立上り遅延回路５０の遅延時間よりも短いときの信号伝達回路２４内の各回路の出力タイミングチャートを示す図である。
【０１２５】
図１７に示すように、入力信号のローレベル期間が立上り遅延回路５０の遅延時間よりも短いときであっても、駆動信号Ｍ１の１つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流は、駆動信号Ｍ１の２つ目のパルス電圧が出力されるまでにゼロになる。
【０１２６】
以上のように、入力信号の立上りタイミング及び立下りタイミングにおいて、電源部２６、２７のそれぞれのＭＯＳＦＥＴ１９、２０を連続する２つのハイレベルのパルス電圧で駆動すれば、デジタル信号の信号伝達精度を上げることができる。
【０１２７】
また、１つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流がゼロになってから２つ目のパルス電圧を出力する構成であるため、２つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流が、１つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流よりも大きくならない。これにより、ＭＯＳＦＥＴ１９、２０を連続する２つのパルス電圧で駆動する場合であっても、トランス１９３の２次側コイルに流れる電流を抑えられるので、２次側回路１９２における発振を防止することができる。
【０１２８】
なお、入力信号の立上りタイミング及び立下りタイミングにおいて、電源部２６、２７のそれぞれのＭＯＳＦＥＴ１９、２０を連続する３つ以上のハイレベルのパルス電圧で駆動してもよい。
【０１２９】
図１８は、図７に示す信号伝達回路２４における電源部２６、２７の他の構成を示す図である。なお、図７示す構成と同じ構成には同じ符号を付し、その説明を省略する。
図１８に示す電源部２６、２７は、それぞれ、ｎｐｎバイポーラトランジスタ１８、６６と、ＭＯＳＦＥＴ１９、２０と、ダイオード２１と、定電流源２３と、抵抗６７、６８と、ｐｎｐバイポーラトランジスタ６９とを備えて構成されている。
【０１３０】
ｎｐｎバイポーラトランジスタ１８のコレクタ端子は電圧ＶＤＤの電源及びダイオード２１のカソード端子に接続されていると共に定電流源２３を介してｎｐｎバイポーラトランジスタ１８のベース端子、ｐｎｐバイポーラトランジスタ６９のエミッタ端子、及びＭＯＳＦＥＴ２０のドレイン端子に接続され、ｎｐｎバイポーラトランジスタ１８のエミッタ端子はダイオード２１のアノード端子及びＭＯＳＦＥＴ１９のドレイン端子に接続されている。ｎｐｎバイポーラトランジスタ６６のコレクタ端子は互いに直列接続される抵抗６７、６８を介して電圧ＶＤＤの電源に接続され、ｎｐｎバイポーラトランジスタ６６のエミッタ端子はグランドに接続されている。ｐｎｐバイポーラトランジスタ６９のベース端子は抵抗６７、６８の接続点に接続され、ｐｎｐバイポーラトランジスタ６９のコレクタ端子はグランドに接続されている。ＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子は互いに接続され、ＭＯＳＦＥＴ１９、２０のそれぞれのソース端子はグランドに接続されている。電源部２６においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの一方端に接続され、電源部２７においてｎｐｎバイポーラトランジスタ１８とＭＯＳＦＥＴ１９との接続点はトランス１９３の１次側コイルの他方端に接続されている。
【０１３１】
なお、図１８に示す駆動回路１９６は、図１３に示す駆動信号Ｍ１のそれぞれのパルス電圧の後に、ハイレベルのパルス電圧の駆動信号Ｍ３を電源部２７のｎｐｎバイポーラトランジスタ６６に出力すると共に、図１２に示す駆動信号Ｍ２のそれぞれのパルス電圧の後に、ハイレベルのパルス電圧の駆動信号Ｍ４を電源部２６のｎｐｎバイポーラトランジスタ６６に出力するものとする。また、抵抗６７の抵抗値をＲ３とし、抵抗６８の抵抗値をＲ４とする。
【０１３２】
図１９は、図１８に示す電源部２６、２７を備える信号伝達回路２４内の各回路の出力タイミングチャートを示す図である。
図１９に示すように、入力信号の立上りタイミングにおいて、電源部２７のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に駆動信号Ｍ１の１つ目のハイレベルのパルス電圧が入力される。（このとき、電源部２６のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に入力される駆動信号Ｍ２、電源部２７のｎｐｎバイポーラトランジスタ６６のゲート端子に入力される駆動信号Ｍ３、電源部２６のｎｐｎバイポーラトランジスタ６６のゲート端子に入力される駆動信号Ｍ４はローレベルである。）
すると、Ｂ点がグランドに繋がり、Ａ点の電圧がＶＤＤからｎｐｎバイポーラトランジスタ１８のベース−エミッタ間電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となるため、Ａ点−Ｂ点間にはプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生する。これにより、コンパレータ２０２からフリップフロップ回路２０４のセット端子（Ｓ）に出力される電圧がローレベルからハイレベルになり、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【０１３３】
一方、入力信号の立下りタイミングにおいて、電源部２６のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に駆動信号Ｍ２の１つ目のハイレベルのパルス電圧が入力される。（このとき、電源部２７のＭＯＳＦＥＴ１９、２０のそれぞれのゲート端子に入力される駆動信号Ｍ１、電源部２７のｎｐｎバイポーラトランジスタ６６のゲート端子に入力される駆動信号Ｍ３、電源部２６のｎｐｎバイポーラトランジスタ６６のゲート端子に入力される駆動信号Ｍ４はローレベルである。）
すると、Ａ点がグランドに繋がり、Ｂ点の電圧がＶＤＤからｎｐｎバイポーラトランジスタ１８のベース−エミッタ間電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となるため、Ａ点−Ｂ点間にはマイナス極性の電圧（―（ＶＤＤ−Ｖｂｅ））が発生する。これにより、コンパレータ２０３からフリップフロップ回路２０４のリセット端子（Ｒ）に出力される電圧がローレベルからハイレベルになり、フリップフロップ回路２０４の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。
【０１３４】
このように、図１７に示す電源部２６、２７を備える信号伝達回路２４においても、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス１９３を介して出力することができる。
【０１３５】
入力信号の立上りタイミング後、本実施形態の信号伝達回路は、駆動信号Ｍ１がハイレベルからローレベルに戻り、駆動信号Ｍ４がローレベルからハイレベルになる。
すると、電源部２６のｎｐｎバイポーラトランジスタ６６がオンとなり、電源部２７のｎｐｎバイポーラトランジスタ１８がオン、電源部２７のＭＯＳＦＥＴ１９がオフとなるため、Ａ点−Ｂ点間にマイナス極性の電圧（−（（Ｒ４×ＶＤＤ）／（Ｒ３＋Ｒ４）＋ＶＦ２））が発生するとともに、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のＭＯＳＦＥＴ１９、電源部２７のグランドの順に流れていた電流が、電源部２６の電源（ＶＤＤ）、電源部２６のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のダイオード２１、電源部２７の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部２７のダイオード２１によって消費され、トランス１９３がリセットされる。
【０１３６】
また、入力信号の立下りタイミング後、本実施形態の信号伝達回路は、駆動信号Ｍ２がハイレベルからローレベルに戻り、駆動信号Ｍ３がローレベルからハイレベルになる。
すると、電源部２７のｎｐｎバイポーラトランジスタ６６がオンとなり、電源部２６のｎｐｎバイポーラトランジスタ１８がオン、電源部２６のＭＯＳＦＥＴ１９がオフとなるため、Ａ点−Ｂ点間にプラス極性の電圧（（Ｒ４×ＶＤＤ）／（Ｒ３＋Ｒ４）＋ＶＦ２）が発生するとともに、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２７のグランドの順に流れていた電流が、電源部２７の電源（ＶＤＤ）、電源部２７のｎｐｎバイポーラトランジスタ１８、トランス１９３の１次側コイル、電源部２６のダイオード２１、電源部２６の電源（ＶＤＤ）の順に流れる。したがって、トランス１９３の１次側コイルに蓄積されたエネルギーが電源部２６のダイオード２１によって消費され、トランス１９３がリセットされる。
【０１３７】
すなわち、（ＶＤＤ−Ｖｂｅ）×（駆動信号Ｍ１（Ｍ２）のハイレベル期間）−（（Ｒ４×ＶＤＤ）／（Ｒ３＋Ｒ４）＋ＶＦ２）×（所定の時間）≧０が成り立つように、ｎｐｎバイポーラトランジスタ１８、ダイオード２１、抵抗６７、６８などを構成する。
【０１３８】
このように、図１８に示す電源部２６、２７を備える信号伝達回路２４においても、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路の発振を防止することができるので、誤動作することがない。
【０１３９】
また、電源部２６、２７の抵抗値６７、６８の抵抗値を調整することにより、ｎｐｎバイポーラトランジスタ６６をオンした時１次側コイルのＡ点―Ｂ点間に発生するプラス極性の電圧の値もしくはマイナス極性の電圧の値を調整することができる。例えば、電源部２６、２７の抵抗値６７を電源部２６、２７の抵抗値６８よりも十分大きくすれば、ｎｐｎバイポーラトランジスタ６６をオンした時、１次側コイルのＡ点−Ｂ点間に発生するプラス極性の電圧もしくはマイナス極性の電圧をより大きくすることができる。したがって、駆動信号Ｍ１、Ｍ２の１つ目のパルス電圧によってトランス１９３の１次側コイルに流れる電流をより早くゼロに戻すことができるので、図１７に示す電源部２６、２７を備える信号伝達回路２４は、ＭＯＳＦＥＴ１９、２０を連続する複数のパルス電圧で駆動させる場合に有効である。すなわち、図１７に示す電源部２６、２７を備える信号伝達回路２４は、デジタル信号の信号伝達精度を上げつつ、信号伝達回路２４の誤動作を抑えることができる。
【０１４０】
なお、本実施形態における２次側回路は、コンパレータ及びフリップフロップ回路を備えているが、トランスの２次側コイルに所定極性の電圧が印加されると、出力信号を立ち上がらせ、トランスの２次側コイルに上記所定極性と逆極性の電圧が印加されると、出力信号を立ち下がらせることが可能な構成であれば、２次側回路の構成は限定されない。例えば、コンパレータ及びフリップフロップ回路の代わりに、Ｃ点とプラスの入力端子とが接続され、Ｄ点とマイナスの入力端子とが接続されるヒステリシスコンパレータを備え、そのヒステリシスコンパレータの出力端子から出力信号を得るようにした２次側回路が考えられる。
【０１４１】
また、上記実施形態では、入力信号の立上りタイミング後や立下りタイミング後において、１次側コイルに蓄積されたエネルギーを電源電圧ＶＤＤに接続された電圧印加手段により消費させているが、電圧印加手段をグランドと接続し、このグランドに接続された電圧印加手段で１次側コイルに蓄積されたエネルギーを消費させるようにしてもよい。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施形態の信号伝達回路を示す図である。
【図２】本実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図３】本発明の他の実施形態の信号伝達回路を示す図である。
【図４】本発明の他の実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図５】本発明の他の実施形態の信号伝達回路を示す図である。
【図６】本発明の他の実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図７】本発明の他の実施形態の信号伝達回路を示す図である。
【図８】本発明の他の実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図９】図７に示す信号伝達回路の実施例を示す図である。
【図１０】異常信号出力回路を示す図である。
【図１１】異常信号出力回路内の各回路の出力タイミングチャートを示す図である。
【図１２】本発明のさらに他の実施形態の信号伝達回路を示す図である。
【図１３】図７に示す信号伝達回路の他の実施例における信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図１４】駆動回路を示す図である。
【図１５】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図１６】入力信号のハイレベル期間が短い場合の信号伝達回路内の各回路の出力タイミングチャートである。
【図１７】入力信号のローレベル期間が短い場合の信号伝達回路内の各回路の出力タイミングチャートである。
【図１８】図７に示す信号伝達回路における電源部の他の構成を示す図である。
【図１９】図１７に示す電源部を備える信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図２０】従来の信号伝達回路を示す図である。
【図２１】駆動回路を示す図である。
【図２２】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図２３】誤動作する場合の従来の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【符号の説明】
【０１４３】
１  信号伝達回路
２  １次側回路
３  電源部
４  電源部
５  駆動回路
６、７  ＭＯＳＦＥＴ
８  抵抗
９  信号伝達回路
１０  １次側回路
１１、１２  電源部
１３  ダイオード
１４  信号伝達回路
１５  １次側回路
１６、１７  電源部
１８  ｎｐｎバイポーラトランジスタ
１９、２０  ＭＯＳＦＥＴ
２１  ダイオード
２２  抵抗
２３  定電流源
２４  信号伝達回路
２５  １次側回路
２６、２７  電源部
２８  異常信号出力回路
２９  コンパレータ
３０  定電圧源
３１〜３３  抵抗
３４〜３７  ダイオード
３８  ＭＯＳＦＥＴ
６６  ｎｐｎバイポーラトランジスタ
６７  抵抗
６８  抵抗
６９  ｐｎｐバイポーラトランジスタ
７０  信号伝達回路
１９０  信号伝達回路
１９１  １次側回路
１９２  ２次側回路
１９３  トランス
１９４  電源部
１９５  電源部
１９６  駆動回路
１９７  ＭＯＳＦＥＴ
１９８  ＭＯＳＦＥＴ
１９９  ダイオード
２００  ダイオード
２０１  抵抗
２０２  コンパレータ
２０３  コンパレータ
２０４  フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004957495.tif 000017
【図１７】
0004957495.tif 000018
【図１８】
0004957495.tif 000019
【図１９】
0004957495.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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