(57)【特許請求の範囲】
【請求項１】
コイルと、
前記コイルを介して半導体素子の第１の端子と第２の端子間に電圧を印加する電源と、
前記電源による前記半導体素子への電圧印加を遮断する遮断手段と、
前記端子間に流れる電流が所定値以上のときに前記遮断手段によって前記電圧印加が遮断された後、前記端子間の電圧がブレイクダウン電圧まで上昇するように前記半導体素子をオフにする駆動手段とを備える、半導体素子の試験装置。
【請求項２】
前記遮断手段は、前記端子間に流れる電流の上昇時間に基づいて、前記電圧印加を遮断する、請求項１に記載の半導体素子の試験装置。
【請求項３】
前記半導体素子のオフ後の前記端子間の電圧に基づいて、前記端子間に流れる電流を遮断する電流遮断手段を備える、請求項１又は２に記載の半導体素子の試験装置。
【請求項４】
前記半導体素子のオフ後の前記端子間の電圧に基づいて、前記コイルのエネルギーを放電する放電回路を備える、請求項１から３のいずれか一項に記載の半導体素子の試験装置。
【請求項５】
コイルを介して半導体素子の第１の端子と第２の端子間に印加される電圧を、前記端子間に流れる電流が所定値以上のときに遮断するステップと、
前記印加される電圧が遮断された後、前記端子間の電圧がブレイクダウン電圧まで上昇するように前記半導体素子をオフにするステップとを備える、半導体素子の試験方法。
【請求項６】
前記端子間に流れる電流の上昇時間に基づいて、前記印加される電圧を遮断する、請求項５に記載の半導体素子の試験方法。
【請求項７】
前記半導体素子のオフ後の前記端子間の電圧に基づいて、前記端子間に流れる電流を遮断する、請求項５又は６に記載の半導体素子の試験方法。
【請求項８】
前記半導体素子のオフ後の前記端子間の電圧に基づいて、前記コイルのエネルギーを放電する、請求項５から７のいずれか一項に記載の半導体素子の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の試験装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体素子の試験工程において、高電圧や高電流を半導体素子に与えるなどの特性検査やスクリーニングが行われることによって、その製品性能が保証されている。この半導体素子のスイッチング試験に用いられる試験装置として、アバランシェ破壊試験に適用可能な試験装置が知られている（例えば、特許文献１参照）。特許文献１には複数の方式の試験装置が開示されている。その一例として、コイルを介して被測定素子に電源電圧を印加する電源と、前記被測定素子にパルス信号を印加するパルスジェネレータと、前記コイルに並列に接続されて前記コイルに蓄積されたエネルギーを放電させるディスチャージ回路と、前記被測定素子への前記電源の供給を停止するスイッチと、前記被測定素子の端子における前記パルス信号の立ち下がりの後、前記被測定素子の端子における前記電源電圧の立ち下がりにより、前記ディスチャージ回路、前記スイッチを動作させる破壊判定回路と、を備える試験装置が開示されている。
【０００３】
この試験装置は、被測定素子がアバランシェ破壊すると被測定素子の端子におけるドレイン−ソース間電圧が立ち下がるため、この立ち下がりが検出された場合に前記スイッチをオフ状態に切り換えて被測定素子への電源電圧の供給を停止し、アバランシェ破壊後に被測定素子に流れる過電流の防止を図るものである。
【特許文献１】特開２００７−３３０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の特許文献１に開示のいずれの試験方式であっても、半導体素子がアバランシェ破壊した後に当該半導体素子に流れる電流を遮断しているため、たとえアバランシェ破壊直後に被測定素子への電源電圧の供給を停止したとしても、半導体素子がアバランシェ破壊してから電流が遮断されるまでの間に当該半導体素子に電流が流れ続けることによって、少なからず素子破壊が進行してしまう。その結果、破壊箇所の解析が困難になるなどの問題が生じ得る。
【０００５】
そこで、本発明は、過電流による半導体素子の破壊の進行を抑えることができる、半導体素子の試験装置及びその試験方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る半導体素子の試験装置は、
コイルと、
前記コイルを介して半導体素子の第１の端子と第２の端子間に電圧を印加する電源と、
前記電源による前記半導体素子への電圧印加を遮断する遮断手段と、
前記端子間に流れる電流が所定値以上のときに前記遮断手段によって前記電圧印加が遮断された後、前記端子間の電圧がブレイクダウン電圧まで上昇するように前記半導体素子をオフにする駆動手段とを備えることを特徴とする。
【０００８】
また、上記目的を達成するため、本発明に係る半導体素子の試験方法は、
コイルを介して半導体素子の第１の端子と第２の端子間に印加される電圧を、前記端子間に流れる電流が所定値以上のときに遮断するステップと、
前記印加される電圧が遮断された後、前記端子間の電圧がブレイクダウン電圧まで上昇するように前記半導体素子をオフにするステップとを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、過電流による半導体素子の破壊の進行を抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００１２】
図１は、本発明に係る半導体素子の試験装置の一実施形態である試験回路の概略構成図である。本試験回路は、検査対象素子である半導体素子１０のアバランシェ破壊試験をするための回路である。半導体素子１０は、その駆動信号に従ってオン／オフ動作を行うスイッチング素子であって、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴなどの半導体から構成される電圧駆動型のパワー半導体である。半導体素子１０として、ダイオードでもよい。図１は、半導体素子１０がコレクタ（Ｃ）、エミッタ（Ｅ）、ゲート（Ｇ）の３端子を有するＮチャンネルＩＧＢＴの場合を示した図である。もちろん、ドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）の３端子を有するパワーＭＯＳＦＥＴに置き換えて考えてもよい。
【００１３】
電源１２は、コイル１４（例えば、３０μＨのコイル）を介して半導体素子１０のコレクタ−エミッタ間（ＣＥ間）に電源電圧（例えば、６５０Ｖ）を印加する電源装置である。電源１２の正極と負極間にはコンデンサ１７が設けられてもよい。両極間にコンデンサ１７を設けることによって、電源電圧の平滑化が可能となる。また、電源１２の両極間に（すわなち、コンデンサ１７に並列に）、電源１２の正極側をアノードとするダイオード１９と抵抗１８とを直列接続した電荷消費回路を設けてもよい。この電荷消費回路を設けることによって、コンデンサ１７の過充電を防ぐことができる。
【００１４】
逆流防止用のダイオード１６と電力消費用の抵抗１５とを直列に接続された放電回路３０が、コイル１４に並列に設けられてもよい。放電回路３０を設けることによって、コイル１４に蓄積されたエネルギーを放電して、半導体素子１０に過電流が流れることを防止することができる。
【００１５】
リレー１は、電源１２による半導体素子１０への電圧印加を遮断する遮断手段である。リレー１は、例えば、電源１２の正極とコイル１４との間の通電を遮断可能なように設けられる。リレー１とコイル１４との間の中間点にカソードが接続され電源１２の負極側にアノードが接続されたダイオード１３が備えられる。リレー１によって電源１２による半導体素子１０への電圧印加が遮断されると、ダイオード１３を介してコイル１４及び半導体素子１０に貫流電流が流れる。リレー２は、コイル１４の両端を放電回路３０で短絡する短絡手段である。リレー２のオンによって、コイル１４の両端は放電回路３０によって短絡される。リレー３は、半導体素子１０のＣＥ間に流れる電流を遮断する遮断手段である。リレー３は、例えば、コイル１４と半導体素子１０のコレクタとの間の通電を遮断するように設けられる。リレー１，２，３は、ＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体スイッチング素子やスイッチなどの他の遮断手段に置き換えてもよい。
【００１６】
駆動部１１は、半導体素子１０をオン／オフさせるための駆動信号を半導体素子１０のゲートに対して出力する。駆動部１１が出力する駆動信号は、パルス信号であればよい。駆動部１１の具体例として、パルスジェネレータが挙げられる。半導体素子１０は、例えば、パルス信号のレベルがＬｏレベルからＨｉレベルに切り替わることによってターンオンし、ＨｉレベルからＬｏレベルに切り替わることによってターンオフする。駆動部１１は、半導体素子１０のＣＥ間に流れるＣＥ間電流を検出する電流センサ２０等の電流検出手段からの検出信号に基づいて、半導体素子１０をオフさせるためのオフ駆動信号を出力する。また、駆動部１１は、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態に基づいて、リレー１，２，３をオン／オフさせるためのリレー作動信号をリレー１，２，３に対して出力する。
【００１７】
なお、駆動部１１は、マイクロコンピュータ等の制御部が含まれてよい。当該制御部は、例えば、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態や不図示の他の入力装置からの入力信号（例えば、ユーザからの操作信号）に基づいて、半導体素子１０の駆動信号やリレー作動信号の出力を指令する出力指令信号を駆動部１１に対して出力する。
【００１８】
続いて、図１に示される試験回路の動作について図２，３に従って説明する。図２は、図１に示される試験回路の動作フロー（半導体素子１０の試験方法を示すフロー）である。図３は、図１に示される試験回路のタイムチャートである。
【００１９】
アバランシェ破壊試験の最初のステップとして、駆動部１１は、リレー１をオン、リレー２をオフ、リレー３をオンにする（ステップ１０）。ステップ１０の段階では、半導体素子１０はオンしていないため、ＣＥ間にコイル１４を介して電源１２の電源電圧が印加されているだけでＣＥ間電流は流れていない。駆動部１１は、時刻ｔ０において駆動信号のレベルをＬｏレベルからＨｉレベルに切り替えることにより、半導体素子１０をターンオンさせる（ステップ２０）。半導体素子１０のターンオンによって、ＣＥ間電圧がほぼ０Ｖになるとともに、ＣＥ間電流が流れ始める。
【００２０】
駆動部１１は、電流センサ２０によってＣＥ間電流を監視している（ステップ３０）。駆動部１１は、所定の基準電流値（例えば、２００Ａ）以上の電流値が検出されたことを示す電流センサ２０からの基準電流値検出トリガ信号に従って、リレー１をオフさせるためのオフ作動信号を出力するとともに、半導体素子１０をオフさせるためのオフ駆動信号を出力する（ステップ４０）。この基準電流値は、半導体素子１０の仕様に基づいて、半導体素子１０が破壊しない電流値に設定されている。
【００２１】
リレー１は、駆動部１１からのオフ作動信号に従ってオフ動作するとともに、半導体素子１０は、駆動部１１からのオフ駆動信号に従ってターンオフする。リレー１のオフ動作によって、電源１２と半導体素子１０とが切り離され、ダイオード１３を介してコイル１４に電流が貫流する。一方、半導体素子１０のターンオフによって、ＣＥ間電圧の上昇が始まる。
【００２２】
リレー１をオフさせるオフ作動信号及び半導体素子１０をターンオフさせるオフ駆動信号は、リレー１のオフ動作時にコイル１４に流れている電流値で半導体素子１０をアバランシェモードに移行させるため、リレー１のオフ動作の直後に半導体素子１０がターンオフするように、駆動部１１から出力される。リレー１のオフ動作の直後に半導体素子１０をターンオフさせることで、リレー１のオフ動作時にコイル１４に流れている電流値が下降しすぎることを防いでいる。駆動部１１は、例えば、リレー１をオフさせるオフ作動信号及び半導体素子１０をターンオフさせるオフ駆動信号を同時に出力してもよい。同時に出力したとしても、半導体素子１０のターンオフが、半導体素子１０のゲート容量の影響分だけリレー１のオフ動作より遅延するからである。
【００２３】
半導体素子１０がターンオフすると、コイル１４のインダクタンス成分によるエネルギーによってＣＥ間電圧は半導体素子１０のブレイクダウン電圧まで上昇し、アバランシェモードに入る。
【００２４】
ここで、半導体素子１０がアバランシェ破壊を起こすとＣＥ間がショート故障するので、アバランシェ破壊が起こらない場合の正常品の半導体素子１０に比べて早くＣＥ間電圧は約０Ｖになる（ｂ１はアバランシェ破壊しない場合のＣＥ間電圧波形であり、ｂ２はアバランシェ破壊した場合のＣＥ間電圧波形である）。
【００２５】
そこで、駆動部１１は、電圧センサなどの電圧監視手段によって、オフ駆動信号の出力により半導体素子１０がターンオフしてからの所定の電圧監視期間内のＣＥ間電圧を監視する（ステップ５０）。この電圧監視期間は、アバランシェ破壊しない場合の正常品との区別をするために、正常な半導体素子１０の場合のアバランシェ動作（アバランシェ状態）の期間（図３の場合、時刻ｔ３からｔ４までの期間）より短い期間に設定することが望ましい。電圧監視期間は、タイマーなどの計時装置により計測されればよい。駆動部１１は、電圧監視期間内に所定の基準電圧値以下の電圧値が検出されたことを示す電圧監視手段からの基準電圧値検出トリガ信号に従って、リレー２をオンさせるためのオン作動信号を出力するとともに、リレー３をオフさせるためのオフ作動信号を出力する（ステップ６０）。この基準電圧値は、０Ｖより大きくブレイクダウン電圧（例えば、１１００Ｖ）より小さい値に設定される。さらに、誤作動しにくくするためには、半導体素子１０のオン抵抗によるオン時のＣＥ間電圧（例えば、１．５Ｖ）より大きく電源１２の電源電圧（例えば、６５０Ｖ）より小さい値に設定されることが望ましい（例えば、１０Ｖ）。
【００２６】
ＣＥ間電圧の電圧監視手段の具体例として、コンパレータが挙げられる。このコンパレータは、上記基準電圧値に設定された閾値電圧とＣＥ間電圧とを比較し、ＣＥ間電圧が当該閾値電圧を下回ると基準電圧値検出トリガ信号を出力する。
【００２７】
ステップ６０において、リレー２のオン動作によって、コイル１４のエネルギーの転流先（消費先）を確保することができ、リレー３のオフ動作によって、ＣＥ間電流が遮断される（ＣＥ間電流波形ａ２）。なお、アバランシェ破壊が起こらなかった場合は、ＣＥ間電流波形はａ１となり、ＣＥ間電圧波形はｂ１となるため、基準電圧値検出トリガ信号が発信された場合に、アバランシェ破壊していると判定することができる。
【００２８】
以上、上述の実施例によれば、半導体素子１０のアバランシェ破壊時には既に電源１２の電源電圧は半導体素子１０に印加されていないため、半導体素子１０の素子破壊から電流遮断までの間の電流上昇を防止することができる。
【００２９】
このように、素子破壊から電流遮断までの間に半導体素子１０の破壊箇所に流れ込む電流を抑えることができる。素子破壊から電流遮断までの間に印加されるエネルギーは素子全体ではなく、破壊箇所に集中するため、破壊進行による破壊箇所解析の障害や、素子クラック（割れ）による搬送不良や、素子に接触している針電極の破損などを防止することができる。
【００３０】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００３１】
例えば、上述の実施例では、リレー１用のオフ作動信号及び半導体素子１０用のオフ駆動信号の出力タイミングは、基準電流値の検出をトリガにしているが、半導体素子１０のオン時点（時刻ｔ０）からのＣＥ間電流の上昇時間が所定の基準時間経過した時をトリガにしてもよい。この基準時間は、基準電流値の設定の場合と同様に、半導体素子１０が破壊する電流値に到達する時間より短い時間に設定されればよい。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体素子の試験装置の一実施形態である試験回路の概略構成図である。
【図２】図１に示される試験回路の動作フロー（半導体素子１０の試験方法を示すフロー）である。
【図３】図１に示される試験回路のタイムチャートである。
【符号の説明】
【００３３】
１，２，３  リレー
１０  半導体素子
１１  駆動部
１２  電源
１３  ダイオード
１４  コイル
２０  電流センサ
３０  放電回路
【図１】
0004853470.tif 000002
【図２】
0004853470.tif 000003
【図３】
0004853470.tif 000004