(57)【特許請求の範囲】
【請求項１】
２本で対を成す複数対のビット線と、
各対のビット線に接続されるセンスアンプと、
各対のビット線の一方に接続される第１のメモリセルと、
各対のビット線のもう一方に接続され該第１のメモリセルの反転データを格納する第２のメモリセルと、
該センスアンプがプルアップ動作を開始した後にプルダウン動作を開始するように制御する制御回路を含み、
各対のビット線はＨＩＧＨとＬＯＷとの間の中間電位にプリチャージされ、データ読み出し時に、前記第１のメモリセル及び前記第２のメモリセルのデータの電位が前記中間電位よりも低い状態で互いに電位差を有しており、メモリセルのデータがビット線に現れるとメモリセルの電位により一対のビット線の両方の電位が下方向に引っ張られ、両方のビット線の電位が前記中間電位よりも低くなっている状態から、前記センスアンプのラッチ動作の前記プルアップ動作を先に実行し前記プルダウン動作を後に実行することで前記データのラッチを行なうこと
を特徴とする半導体記憶装置。
【請求項２】
２本で対を成す複数対のビット線と、
各対のビット線に接続されるセンスアンプと、
ワード線と、
該ワード線の活性化時に各対のビット線の一方に接続される第１のメモリセルと、
該ワード線の活性化時に各対のビット線のもう一方に接続され該第１のメモリセルの反転データを格納する第２のメモリセルと、
該ワード線を、前記第１、第２のメモリセルからデータを読み出す第１の期間は第１の電位に活性化し、前記第１の期間の後の前記第１、第２のメモリセルへデータを書き込む第２の期間は前記第１の電位より高い第２の電位に活性化する制御回路を含み、
前記対のビット線から前記第１、第２のメモリセルへ書き込むデータを前記センスアンプで増幅する前に前記ワード線は前記第２の期間において前記第２の電位に活性化されること
を特徴とする半導体記憶装置。
【請求項３】
前記制御回路は、
第１の信号を遅延させて第２の信号を生成するタイミング制御回路と、
該第１の信号に応答して前記第１の電位を生成すると共に該第２の信号に応答して前記第２の電位を生成する駆動回路と、
アドレス信号によって選択されると、該駆動回路が生成する電位に前記ワード線を活性化するワードデコーダ
を含むことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体記憶装置に関し、詳しくはセル構造がツインストレージ型である半導体記憶装置に関する。
【０００２】
【従来の技術】
ツインストレージ型のセル構造を有する半導体記憶装置は、２つのメモリセルが一対となって１ビットのデータを格納する。一方のメモリセルが格納するデータに対して、もう一方のメモリセルは反転したデータを格納する。例えば、一方のメモリセルがＨＩＧＨを格納している場合、もう一方のメモリセルはＬＯＷを格納している。これら２つのメモリセルは一対のビット線に接続されており、一方のビット線をＨＩＧＨに、もう一方のビット線をＬＯＷに増幅する。
【０００３】
このように２つのメモリセルに蓄えられた電荷の差によって、２本のビット線の電位を引き離すように作用するので、安定したデータ読み出しが可能になる。例えば、ＨＩＧＨを記憶しているほうのメモリセルの放電によってその電位がビット線のプリチャージレベルを下回った場合であっても、２つのメモリセルの蓄積電荷の差によって２本のビット線の電位を引き離すので、確実にデータを読み出すことが出来る。
【０００４】
【発明が解決しようとする課題】
上記のようなツインストレージ型の半導体記憶装置においては、安定した確実なデータ読み出しが可能であるのに、この特徴を無視して従来の単一ストレージ型の半導体記憶装置と同様の制御を行っていたのでは、速度、消費電力、及びチップ面積の面で無駄が発生する。従って、従来の単一ストレージ型の半導体記憶装置とは異なった動作制御を実行することで、速度向上、消費電力削減、及びチップ面積削減を図ることが必要になる。
【０００５】
本発明は、ツインストレージ型の半導体記憶装置において、速度向上、消費電力削減、及びチップ面積削減を実現する動作制御方式・回路構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の発明の半導体記憶装置は、２本で対を成す複数対のビット線と、各対のビット線に接続されるセンスアンプと、各対のビット線の一方に接続される第１のメモリセルと、各対のビット線のもう一方に接続され該第１のメモリセルの反転データを格納する第２のメモリセルと、該センスアンプがプルアップ動作を開始した後にプルダウン動作を開始するように制御する制御回路を含み、各対のビット線はＨＩＧＨとＬＯＷとの間の中間電位にプリチャージされ、データ読み出し時に、前記第１のメモリセル及び前記第２のメモリセルのデータの電位が前記中間電位よりも低い状態で互いに電位差を有しており、メモリセルのデータがビット線に現れるとメモリセルの電位により一対のビット線の両方の電位が下方向に引っ張られ、両方のビット線の電位が前記中間電位よりも低くなっている状態から、前記センスアンプのラッチ動作の前記プルアップ動作を先に実行し前記プルダウン動作を後に実行することで前記データのラッチを行なうことを特徴とする。
【００１１】
請求項２の発明の半導体記憶装置は、２本で対を成す複数対のビット線と、各対のビット線に接続されるセンスアンプと、ワード線と、該ワード線の活性化時に各対のビット線の一方に接続される第１のメモリセルと、該ワード線の活性化時に各対のビット線のもう一方に接続され該第１のメモリセルの反転データを格納する第２のメモリセルと、該ワード線を、前記第１、第２のメモリセルからデータを読み出す第１の期間は第１の電位に活性化し、前記第１の期間の後の前記第１、第２のメモリセルへデータを書き込む第２の期間は前記第１の電位より高い第２の電位に活性化する制御回路を含み、前記対のビット線から前記第１、第２のメモリセルへ書き込むデータを前記センスアンプで増幅する前に前記ワード線は前記第２の期間において前記第２の電位に活性化されることを特徴とする。
【００１３】
請求項３の発明では、請求項２記載の半導体記憶装置において、前記制御回路は、第１の信号を遅延させて第２の信号を生成するタイミング制御回路と、該第１の信号に応答して前記第１の電位を生成すると共に該第２の信号に応答して前記第２の電位を生成する駆動回路と、アドレス信号によって選択されると、該駆動回路が生成する電位に前記ワード線を活性化するワードデコーダを含むことを特徴とする。
【００１６】
上記請求項１の発明においては、センスアンプがプルアップ動作を開始した後にプルダウン動作を開始するように制御する。ツインストレージ型の半導体記憶装置においては、リフレッシュ時間を長く取るので、ビット線へのデータ読み出し時には、メモリセルのデータの電位が低くなっている。低い電位からプルダウン動作によりデータ読み出しを実行すると、電位の下方向には充分なマージンが存在しないために、プルダウン動作に失敗する或いは時間がかかる可能性がある。本発明においてはプルアップ動作をプルダウン動作より先に実行することで、センスアンプによるラッチ動作を確実に行うと共に、迅速なラッチ動作を実現して、読み出し動作の高速化を図ることが出来る。
【００１７】
上記請求項２及び３の発明においては、ワード線を第１の期間は第１の電位に活性化し、第１の期間の後の第２の期間は第１の電位より高い第２の電位に活性化する。ツインストレージ型の半導体記憶装置においては、２つのメモリセルに蓄えられた各々の電荷によって、２本のビット線の電位を変化させるように作用するので、仮にＨＩＧＨ側のデータが読み出されなくとも、ＬＯＷ側のデータによって一方のビット線電位を引き下げて、データ読み出しを実行することが出来る。本発明においては、メモリセルからビット線へのデータ読み出し時（第１の期間）には、ワード線電位として昇圧されていない電位を用いることで、消費電力を削減することが出来る。昇圧されていない電位でも、ＬＯＷのデータを格納するメモリセルの側のセルトランジスタをオンさせるには充分であり、これによって一方のビット線電位を引き下げて問題なくデータを読み出すことが出来る。また、ビット線からメモリセルへのデータ書き込み時（第２の期間）には、昇圧電位を用いて確実かつ高速にデータを書き込む。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて説明する。
【００１９】
図１は、本発明が適用される半導体記憶装置を示す図である。
【００２０】
図１の半導体記憶装置１０は、データ制御系回路１１、読み出し／書き込みアンプ１２、タイミング系回路１３、アドレス系回路１４、コラムデコーダ１５、メインワードデコーダ１６、及びコア回路１７を含む。
【００２１】
コア回路１７には、複数のセルＣＥＬＬが縦横に配置され、各セルに対して１ビットのデータを読み書きするためのアドレス指定やデータ増幅等のための回路や配線が設けられている。図１で模式的に示されるコア回路１７は、複数のセンスアンプ部４００−０及び４００−１、複数のサブワードデコーダ３４０、複数のワード線ＷＬ、複数のメインワード線ＭＷＬ、及び複数のコラム線ＣＬを含む。
【００２２】
データ制御系回路１１は、データバッファ等の回路群よりなり、外部から書き込まれるデータを読み出し／書き込みアンプ１２に適切なタイミングで供給すると共に、コア回路１７及び読み出し／書き込みアンプ１２から読み出されるデータを適切なタイミングで外部に出力する。読み出し／書き込みアンプ１２は、書き込みデータを増幅してコア回路１７に供給すると共に、コア回路１７からの読み出しデータを増幅する。
【００２３】
タイミング系回路１３は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、半導体記憶装置１０内の各回路の動作及びそのタイミングを制御する。
【００２４】
アドレス系回路１４は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からアドレス信号を受け取り、適当なタイミングでアドレスをコラムデコーダ１５及びメインワードデコーダ１６に供給する。
【００２５】
コラムデコーダ１５は、アドレス系回路１４から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線ＣＬを活性化する。またメインワードデコーダ１６は、アドレス系回路１４から供給されたローアドレスをデコードし、一つのローアドレスに対応するメインワード線ＭＷＬを活性化する。図１においては階層化ワードデコード方式が採用されており、メインワードデコーダで選択されたメインワード線ＭＷＬに対応する複数のワード線からサブワードデコーダ３４０で一つのワード線ＷＬが選択活性化される。
【００２６】
読み出し動作の場合、活性化されたワード線ＷＬに接続されるセルＣＥＬＬからデータが読み出され、センスアンプ部４００−０或いは４００−１によって読み出されたデータが増幅される。活性化されたコラム線ＣＬに対応するセンスアンプ部から増幅されたデータが読み出され、読み出し／書き込みアンプ１２に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線ＣＬで選択されるセンスアンプ部に、読み出し／書き込みアンプ１２からデータが供給され、活性化されたワード線ＷＬに接続されるセルＣＥＬＬにセンスアンプ部からデータが書き込まれる。
【００２７】
図１の半導体記憶装置はツインストレージ型メモリであり、一つのセンスアンプ部に接続される一対のビット線ＢＬ及び／ＢＬの各々にメモリセルＣＥＬＬが接続され、一方のメモリセルに格納されたデータに対して反転データを他方のメモリセルに格納する構成となっている。
【００２８】
図２は、ツインストレージ型メモリのコア回路１７の主要部分を示した図である。
【００２９】
図２の構成は、ワードデコーダ２０、センスアンプ部４００−０及び４００−１、ビット線ＢＬｎ及び／ＢＬｎ（ｎ＝１，２，３，・・・）、ワード線ＷＬ０乃至ＷＬ５、トランジスタとキャパシタよりなるメモリセル部ＭＣｘｙ及び／ＭＣｘｙ（ｘ及びｙは行及び列の位置を示す添字）を含む。ワードデコーダ２０は、図１のサブワードデコーダ３４０を纏めて示したものである。なお記号の前の“／”は、“／”が無い同一の記号の論理反転を表す。
【００３０】
図２に示されるように、例えばワード線ＷＬ０が活性化されると、メモリセル部ＭＣ００のデータがビット線ＢＬ０に現れ、メモリセル部／ＭＣ００のデータがビット線／ＢＬ０に現れる。メモリセル部ＭＣ００に例えばＨＩＧＨのデータが格納されている場合、メモリセル部／ＭＣ００にはＬＯＷのデータが格納されている。従って、ビット線ＢＬ０の電位がＨＩＧＨ方向にシフトし、ビット線／ＢＬ０の電位がＬＯＷ方向にシフトする。こうして生成された電位差が、ビット線ＢＬ０及び／ＢＬ０に接続されたセンスアンプ部４００−０によって増幅される。センスアンプ部４００−０によって増幅されたデータは、このセンスアンプ部に接続されるコラム線ＣＬを活性化することで、データバスＤＢ及び／ＤＢに読み出される。
【００３１】
ツインストレージ型メモリにおいては、通常のＤＲＡＭのようにビット線対の一方にだけメモリセルが接続されている場合に比較して、安定したデータ読み出しが可能であり、リフレッシュ周期を長く出来る等の効果が得られる。
【００３２】
本発明が適用されるツインストレージ型メモリは、ビット線が交互に異なるセンスアンプ部に接続される構成となっている。即ち例えば、図２の一番上に示されるビット線ＢＬ１はセンスアンプ部４００−１に接続され、次のビット線ＢＬ０はセンスアンプ部４００−０に接続され、更に次のビット線／ＢＬ１はセンスアンプ部４００−１に接続されている。このようにセンスアンプ部４００−０に接続されるビット線は、偶数番目のビット線であり、センスアンプ部４００−１に接続されるビット線は、奇数番目のビット線となっている。
【００３３】
更に、偶数番目のビット線（ＢＬｎ及び／ＢＬｎのうちｎが偶数のもの）は、ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５、・・・が選択するメモリセルに接続されている。また奇数番目のビット線（ＢＬｎ及び／ＢＬｎのうちｎが奇数のもの）は、上記ワード線とは異なるワード線ＷＬ２、ＷＬ３、・・・が選択するメモリセルに接続されている。
【００３４】
このような構成の特徴として、データの読み出し・書き込み動作中に活性化ワード線に接続されたメモリセルからのデータが現れるビット線は、一本おきに配置されているということである。即ち、データ読み出し・書き込み動作において、例えばワード線ＷＬ０が活性化されたとき、このワード線に接続されているメモリセルのデータは、偶数番目のビット線（ＢＬ０、／ＢＬ０、ＢＬ２、／ＢＬ２、・・・）に現れる。これら偶数番目のビット線のデータは、センスアンプ部４００−０によって増幅される。また奇数番目のビット線にデータは現れず、これらのビット線は、プリチャージ電位或いはそれより放電により低下した電位に保たれる。
【００３５】
従ってこのような構成においては、隣り合うビット線間の容量による結合即ち容量カップリングの効果によって、データが受ける影響は極めて小さいといえる。
【００３６】
従来の典型的なＤＲＡＭの構成においては、あるワード線が活性化されたとき、そのワード線に接続される２つの隣り合うメモリセルに着目した場合、一方のメモリセルのデータはビット線ＢＬｍに現れ、もう一方のメモリセルのデータはＢＬｍ＋１に現れる。このビット線ＢＬｍ＋１は、ビット線ＢＬｍの反転データに対応するビット線／ＢＬｍと隣り合っている。従って、書き込み動作の場合に、ビット線がセンスアンプ部によってラッチされる前（データが増幅される前）に新データをビット線ＢＬｍ＋１のメモリセルに書き込もうとすると、このビット線ＢＬｍ＋１とビット線／ＢＬｍとの容量カップリングによって、ビット線／ＢＬｍに影響が及び更にはビット線ＢＬｍのデータが影響を受けてしまう。容量カップリングの影響が大きい場合には、ビット線ＢＬｍのメモリセルのデータが破壊される可能性もある。
【００３７】
それに対して図２に示すような構成の場合、あるワード線が活性化されたとき、データが現れるビット線の間には、常にデータが現れないビット線が配置されている。このデータが現れないビット線がシールドとして機能することで、ビット線上の隣り合うデータが、容量カップリングによって互いに影響を及ぼしあうことはない。
【００３８】
従って図２のような構成を用いれば、書き込み動作において、ビット線がセンスアンプ部によってラッチされる前（データが増幅される前）に、新データを、ビット線を介してメモリセルに書き込むことが出来る。このようにしても、ビット線のシールド作用によって、隣のデータが影響されることはなく、またデータが破壊されることもない。
【００３９】
図３は、本発明によるセンスアンプ部の構成を示す図である。
【００４０】
図３のセンスアンプ部４００−０は、ＰＭＯＳトランジスタ３１及び３２、ＮＭＯＳトランジスタ３３乃至４４を含む。センスアンプ部４００−０において、ＰＭＯＳトランジスタ３１及び３２とＮＭＯＳトランジスタ３３及び３４がセンスアンプを構成し、信号ＰＳＡがＨＩＧＨになり信号ＮＳＡがＬＯＷになると、ビット線ＢＬ０及び／ＢＬ０に現れているデータを増幅する。読み出し動作の場合は、コラム線信号ＣＬがＨＩＧＨになるとビット線ＢＬ０及び／ＢＬ０のデータをデータバスＤＢ及び／ＤＢに読み出し、書き込み動作の場合には、コラム線信号ＣＬがＨＩＧＨになるとデータバスＤＢ及び／ＤＢのデータをビット線ＢＬ０及び／ＢＬ０に書き込む。なおデータバスＤＢ及び／ＤＢは、読み出し／書き込みアンプ１２とコア回路１７との間に設けられている。
【００４１】
図４は、本発明による半導体記憶装置において、ビット線がセンスアンプ部によってラッチされる前にビット線にデータ書き込みを行う動作を説明する図である。
【００４２】
図４及び図３を用いて、本発明によるデータ書き込み動作を説明する。まず信号ＢＴ１及びＢＲＳがＨＩＧＨからＬＯＷになると、ビット線ＢＬ０及び／ＢＬ０の間が分離されると共に、図３の左側のビット線部分からＮＭＯＳトランジスタ３６及び３７によってセンスアンプが分離される。即ちメモリセルＭＣ００及び／ＭＣ００に対して、データ書き込みの用意が出来たことになる。
【００４３】
次にワード線ＷＬがＨＩＧＨになると、メモリセルＭＣ００及び／ＭＣ００のデータがビット線ＢＬ０及び／ＢＬ０に現れる。その後、センスアンプのラッチ動作が始まる前（信号ＰＳＡがＨＩＧＨになり信号ＮＳＡがＬＯＷになる前）に、コラム線信号ＣＬをＨＩＧＨにする。コラム線信号ＣＬをＨＩＧＨにすることによって、データバスＤＢ及び／ＤＢのデータをビット線ＢＬ０及び／ＢＬ０に書き込む。この時、隣にあるビット線ＢＬ１及び／ＢＬ１はセンスアンプにもメモリセルにも接続されていないので、ビット線間の容量カップリングの影響でデータが破壊されることはない。コラム線信号ＣＬをＨＩＧＨにしたあと、信号ＰＳＡをＨＩＧＨにすると共に信号ＮＳＡをＬＯＷにする。これによって、ビット線ＢＬ０及び／ＢＬ０に書き込まれたデータを、センスアンプによって増幅する。この増幅されたデータが、メモリセルＭＣ００及び／ＭＣ００に書き込まれる。その後ワード線信号ＷＬをＬＯＷにすることで、メモリセルへのデータ書き込み動作が終了する。
【００４４】
従来の動作タイミングでは、隣り合うビット線間での容量カップリングの影響によりデータが破壊されることを避けるために、ビット線へのデータの書き込みは、センスアンプのラッチ動作が行われた後に実行されていた。それに対して本発明においては、データのビット線への書き込み動作を、センスアンプのラッチ動作以前に実行することが可能である。従って、本発明の動作タイミングで書き込み動作を実行させることによって、半導体記憶装置に対するデータ書き込み動作を高速化することができる。
【００４５】
図５は、本発明によりセンスアンプのラッチ動作前にビット線へのデータ書き込みを実行する制御回路の構成を示す図である。図５の回路は図１の構成におけるタイミング系回路１３の一部に相当する。
【００４６】
図５の制御回路は、遅延回路５１乃至５３と、スイッチ５４及び５５と、コラム線信号活性化回路５６と、センスアンプラッチ制御回路５７を含む。
【００４７】
遅延回路５１乃至５３には、コア回路１７を活性化するためのコア回路活性化信号ＥＮが入力される。コア回路活性化信号ＥＮは、データ書き込み動作・データ読み出し動作等を実行するときにアクティブになる信号であり、半導体記憶装置１０の外部から供給されるコントロール信号に応じて、タイミング系回路１３内部で生成される信号である。遅延回路５１乃至５３の各々は、異なった遅延量を有している。具体的には、遅延回路５１が最も遅延量が小さく、遅延回路５３が中間の遅延量であり、遅延回路５２が最も遅延量が大きい。
【００４８】
スイッチ５４及び５５には、データ書き込み動作時にＨＩＧＨになる書き込み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴＥがＨＩＧＨになると、スイッチ５４が閉じてスイッチ５５が開く。従って書き込み動作時には、遅延回路５１を介して、コア回路活性化信号ＥＮがコラム線信号活性化回路５６に供給される。書き込み信号ＷＲＩＴＥがＬＯＷになると、スイッチ５４が開いてスイッチ５５が閉じる。従って読み出し動作時には、遅延回路５２を介して、コア回路活性化信号ＥＮがコラム線信号活性化回路５６に供給される。
【００４９】
遅延回路５１の遅延量は、遅延回路５２の遅延量より小さい。従って、コア回路活性化信号ＥＮがコラム線信号活性化回路５６に供給されるタイミングは、読み出し動作時よりも書き込み動作時のほうが早いことになる。また遅延回路５３の遅延量は遅延回路５１の遅延量と遅延回路５２の遅延量との間の中間の遅延量であるので、コア回路活性化信号ＥＮがセンスアンプラッチ制御回路５７に供給されるタイミングは、書き込み時にはコア回路活性化信号ＥＮがコラム線信号活性化回路５６に供給されるタイミングより遅く、読み出し時にはコア回路活性化信号ＥＮがコラム線信号活性化回路５６に供給されるタイミングより早い。
【００５０】
このタイミング制御が本発明による部分であり、遅延回路５１乃至５３及びスイッチ５４及び５５以降の構成は、従来技術と同様である。即ち、コラム線信号活性化回路５６及びセンスアンプラッチ制御回路５７の構成は、従来技術と同様である。コラム線信号活性化回路５６は、コア回路活性化信号ＥＮを受け取ったタイミングに応じてコラム線信号ＣＬを生成し、生成したコラム線信号ＣＬをセンスアンプ部４００−０（４００−１）に供給する。センスアンプラッチ制御回路５７は、コア回路活性化信号ＥＮを受け取ったタイミングに応じてセンスアンプ活性化信号ＰＳＡ・ＮＳＡを生成し、生成したセンスアンプ活性化信号ＰＳＡ・ＮＳＡをセンスアンプ部４００−０（４００−１）に供給する。
【００５１】
上記のような本発明によるタイミング調整によって、読み出し動作時には、従来同様に、信号ＰＳＡ・ＮＳＡが活性化されセンスアンプがラッチ動作を始めた後に、コラム線信号ＣＬが活性化されビット線のデータがデータバスに読み出される。それに対して書き込み動作時には、まず最初にコラム線信号ＣＬが活性化されビット線へデータが書き込まれ、その後、信号ＰＳＡ・ＮＳＡが活性化されてセンスアンプがラッチ動作を行う。従って、書き込み動作の速度を向上させることが出来る。
【００５２】
次に、本発明による半導体記憶装置の別の実施例として、データ読み出し時のビット線間差電位が、プリチャージレベルに依存しない構成について説明する。
【００５３】
図６は、データ読み出し時のビット線間差電位について説明するための図である。
【００５４】
図６において、ビット線ＢＬ及び／ＢＬは、センスアンプ部４００−０に接続されている。またビット線ＢＬにはメモリセル６１がトランジスタ６３を介して接続され、ビット線／ＢＬにはメモリセル６２がトランジスタ６４を介して接続される。トランスファーゲート６５及び６６の左側部分において、ビット線ＢＬ及び／ＢＬは容量Ｃｓａを有するとする。またトランスファーゲート６５及び６６の右側部分において、ビット線ＢＬ及び／ＢＬは容量Ｃｂｌを有するとする。更に、メモリセルの容量をＣｃｅｌｌとする。
【００５５】
メモリセル６１に電位Ｖｓｔ１分の電荷が蓄積され、メモリセル６２に電位Ｖｓｔ０分の電荷が蓄積されているとする。
【００５６】
このときワード線ＷＬがＨＩＧＨになると、ビット線ＢＬ及び／ＢＬの間の電位差は、次式で表される電位差ΔＶｂｌとなる。
【００５７】
ΔＶｂｌ＝Ｃｃｅｌｌ（Ｖｓｔ１−Ｖｓｔ０）
／（Ｃｃｅｌｌ＋Ｃｓａ＋Ｃｂｌ）                  （１）
式（１）から分かるように、ビット線ＢＬ及び／ＢＬの間の電位差ΔＶｂｌは、２つのメモリセル間の電位差にのみ依存しており、ビット線ＢＬ及び／ＢＬがプリチャージされる電位には無関係である。
【００５８】
なおツインストレージ型でない従来のシングルストレージ型の場合には、図６においてトランジスタ６４及びメモリセル６２が存在しない。この場合、ビット線ＢＬ及び／ＢＬの間の電位差ΔＶｂｌは、
ΔＶｂｌ＝Ｃｃｅｌｌ（Ｖｓｔ１−Ｖｐｒ）
／（Ｃｃｅｌｌ＋Ｃｓａ＋Ｃｂｌ）                  （２）
となる。ここで電位Ｖｐｒは、ビット線のプリチャージ電位である。このようにシングルストレージ型の場合には、ビット線間電位差はプリチャージ電位に依存する。
【００５９】
本発明の半導体記憶装置においては、ビット線間電位差がプリチャージ電位に依存しない。従って、センスアンプ部４００−０（４００−１）に供給するプリチャージ電圧を、任意に設定することが出来る。即ち例えば図３に示されるセンスアンプ部４００−０において、ＶＰＲ発生回路の感度を低く設定することにより、ＶＰＲの値の自由度が増すため、ＶＰＲを低く設定することが可能となり、半導体記憶装置１０における消費電力を大幅に削減することが出来る。或いは極端な場合には、図３に示されるセンスアンプ部４００−０において、ビット線をプリチャージ電圧にクランプするクランプ回路（ＮＭＯＳトランジスタ３８及び３９よりなる回路部分）を削除してもよい。この場合には、ビット線をプリチャージ電圧にクランプする動作自体が存在しなくなるので、プリチャージ電圧を生成する回路等も不要になり、大幅な消費電力の削減と回路面積の削減を図ることが出来る。
【００６０】
即ち、通常のセンスアンプ部は図３に示されるように、センストランジスタ３１乃至３４、イコアライズトランジスタ３５及び４４、ビット線トランスファーゲート３６、３７、４２、及び４３、コラムゲート４０及び４１に加えて、クランプ回路のトランジスタ３８及び３９を含む。本発明においては、クランプ回路に供給するプリチャージ電圧Ｖｐｒを低い電圧に設定することで半導体記憶装置１０における消費電力を削減する構成とすることも出来るし、或いはクランプ回路自体（トランジスタ３８及び３９）を削除する構成とすることも出来る。後者の場合には、センスアンプ部は、センストランジスタ３１乃至３４、イコライズトランジスタ３５及び４４、ビット線トランスファーゲート３６、３７、４２、及び４３、及びコラムゲート４０及び４１だけを含む構成となり、大幅な消費電力の削減と回路面積の削減を図ることが出来る。
【００６１】
次に、本発明による半導体記憶装置の更に別の実施例として、確実かつ高速なデータ読み出しを可能にする構成について説明する。
【００６２】
図７は、本実施例におけるメモリセルからビット線へのデータ読み出し動作を説明する図である。
【００６３】
図７及び図３を用いて、本実施例によるデータ読み出し動作を説明する。まず信号ＢＴ１及びＢＲＳがＨＩＧＨからＬＯＷになると、ビット線ＢＬ０及び／ＢＬ０の間が分離されると共に、図３の左側のビット線部分からＮＭＯＳトランジスタ３６及び３７によってセンスアンプが分離される。即ち、メモリセルからビット線へのデータ読み出しの用意が出来たことになる。
【００６４】
次にワード線ＷＬがＨＩＧＨになると、メモリセルＭＣ００及び／ＭＣ００のデータがビット線ＢＬ０及び／ＢＬ０に現れる。この際、メモリセルＭＣ００によって保持されている電位をＶｓｔ０とし、メモリセル／ＭＣ００によって保持されている電位を／Ｖｓｔ０とする。
【００６５】
ツインストレージ型の半導体記憶装置においては、前述のように、ビット線対の一方にだけメモリセルが接続されている場合に比較して、安定したデータ読み出しが可能であり、リフレッシュ周期を長くとれることを特徴とする。従って、メモリセルのデータがビット線に読み出される時点では、図７に示されるように、メモリセルＭＣ００によって保持されているＨＩＧＨ側の電位Ｖｓｔ０が、極めて低い電位となっている場合がある。このような場合、図７に示されるように仮にプリチャージ電圧ＶＰＲがＨＩＧＨとＬＯＷとの間の中間電位であっても、メモリセルのデータがビット線に現れた時点で、メモリセルの電位によってビット線の電位が下方向に引っ張られ、ビット線の電位はＨＩＧＨとＬＯＷとの間の中間電位より低い電位となってしまう。
【００６６】
従来技術においては、センスアンプのプルアップ動作とプルダウン動作のうち、プルダウン動作を先とし、プルアップ動作を後に実行する。これは、プルダウン用のＮＭＯＳトランジスタの閾値が、プルアップ用のＰＭＯＳトランジスタの閾値より小さいためである。しかし図７の場合のように、ビット線へのデータ読み出し後にビット線の電位が低くなっている場合、プルダウン動作を先に実行したのでは問題が生じる。即ち、低い電位を下方向にプルダウンしようとしても、充分なマージンが存在しないために、プルダウン用のＮＭＯＳトランジスタ（図３の３３及び３４）がオンになりにくく、プルダウン動作に失敗する或いは時間がかかる結果となる。
【００６７】
従って、本発明における半導体記憶装置においては、センスアンプのラッチ動作（プルアップ動作・プルダウン動作）を低い電圧から開始するために、図７に示されるように、プルアップ動作を先に実行してプルダウン動作を後に実行することが望ましい。このように、信号ＰＳＡによるプルアップ動作を信号ＮＳＡよるプルダウン動作より先に実行することで、センスアンプによるラッチ動作を確実に行うと共に、迅速なラッチ動作を実現して読み出し動作の高速化を図ることが出来る。
【００６８】
図８は、プルアップ動作を先に実行してプルダウン動作を後に実行するセンスアンプラッチ制御回路の回路図である。
【００６９】
図８のセンスアンプラッチ制御回路は、複数の遅延素子７１、複数の遅延素子７２、ＰＭＯＳトランジスタ７３、及びＮＭＯＳトランジスタ７４乃至７６を含む。なお図８の回路は、図１の構成におけるタイミング系回路１３の一部に相当する。
【００７０】
前述のコア回路活性化信号ＥＮと同論理でタイミングの異なるコア回路活性化信号ＴＬＥＮが供給されると、複数の遅延素子７１の遅延時間に応じた伝播時間後に、ＰＭＯＳトランジスタ７３が導通する。これによりプルアップ用のセンスアンプ活性化信号ＰＳＡがＨＩＧＨになり、プルアップ動作が実行される。その後、複数の遅延素子７２に応じた伝播時間後にＮＭＯＳトランジスタ７５が導通して、プルダウン用のセンスアンプ活性化信号ＮＳＡがＬＯＷになり、プルダウン動作が実行される。なお信号Ａは、対応するセンスアンプ選択時にＶＳＳになる選択信号である。
【００７１】
このように図８の回路を用いることで、本実施例においては、プルアップ動作を先に実行してプルダウン動作を後に実行することが可能になる。これによって、センスアンプによるラッチ動作を確実に行うと共に、迅速なラッチ動作を実現して読み出し動作の高速化を図ることが出来る。
【００７２】
次に、本発明による半導体記憶装置の更に別の実施例として、ワード線の活性化電位を調整することで消費電力削減を可能にする構成について説明する。
【００７３】
通常のＤＲＡＭのようにビット線対の一方にだけメモリセルが接続されている場合には、メモリセルのデータを確実かつ迅速に読み出すために、ワード線の活性化時の電位は、外部電源電圧ＶＤＤ（例えば２.５Ｖ）より昇圧された電位ＶＰＰ（例えば３.７Ｖ）に設定される。これはメモリセルのＨＩＧＨデータを読み出す際に、セルトランジスタの閾値電圧を考慮すると、アクセスの遅延を防ぐためには、セルトランジスタのゲートに供給する電位をビット線のプリチャージの電位よりも充分高く設定する必要があるからである。またデータをメモリセルに書き込む場合（データ書き込み時或いはデータ読み出し動作後のデータリストア時）には、ビット線のＨＩＧＨ電位（例えば２.０Ｖ）を書き込むために、セルトランジスタのゲートに供給する電位を、ビット線のＨＩＧＨ電位よりも充分高く設定する必要があるからである。
【００７４】
それに対して、ツインストレージ型の半導体記憶装置においては、２つのメモリセルに蓄えられた各々の電荷によって、２本のビット線の電位を変化させるように作用する。即ち、仮にＨＩＧＨ側のデータが読み出されなくとも、ＬＯＷ側のデータによって一方のビット線電位を引き下げることが出来る。このことは、データ読み出し時には、セルトランジスタのゲートに供給する電位をデータのＨＩＧＨの電位よりも高い昇圧電位に設定する必要はなく、昇圧されていない電位に設定しても充分であることを意味する。即ち、昇圧されていない電位であっても、ＬＯＷのデータを格納するメモリセルの側のセルトランジスタをオンさせるには充分であり、これによって一方のビット線電位を引き下げて、データ読み出しを実行することが出来る。
【００７５】
但し、データをメモリセルに書き込む場合（データ書き込み時或いはデータ読み出し動作後のデータリストア時）には、従来同様に、セルトランジスタのゲートに供給する電位を昇圧された電位に設定する必要がある。従って、セルトランジスタのゲートに供給する電位（ワード線活性化電位）を、メモリセルからビット線にデータを読み出すタイミングでは通常のＨＩＧＨ電位に設定し、ビット線からメモリセルにデータを書き込むタイミングでは昇圧されたＨＩＧＨ電位に設定する必要がある。即ち、ワード線の活性化電位を、通常電位から昇圧電位に段階的に変化させる必要がある。
【００７６】
図９は、通常電位から昇圧電位にワード線の活性化電位を段階的に変化させる回路の構成を示す図である。
【００７７】
図９の回路は、タイミング制御回路８１、駆動回路８２、サブワードデコーダ８３、セルトランジスタ８４、及びセルキャパシタ８５を含む。駆動回路８２は、昇圧電位でサブワードデコーダ８３を駆動するＶＰＰ駆動部８６と、通常電位でサブワードデコーダ８３を駆動するＶＤＤ駆動部８７を含む。なお図９の回路は、図１の構成におけるタイミング系回路１３の一部と、ワードデコーダ関連の回路の一部とに相当する。
【００７８】
タイミング制御回路８１は、コア回路活性化信号ＥＮを受け取り、昇圧電位駆動信号ｗｑｐｚと通常電位駆動信号ｗｑｄｚとを出力する。昇圧電位駆動信号ｗｑｐｚと通常電位駆動信号ｗｑｄｚとは各々、駆動回路８２のＶＰＰ駆動部８６とＶＤＤ駆動部８７とに供給される。駆動回路８２は、昇圧電圧或いは通常電圧を用いて、サブワードデコーダ８３を駆動する。サブワードデコーダ８３は、駆動電圧として供給される昇圧電圧或いは通常電圧を用いて、ワード線ＷＬを活性化する。ワード線ＷＬが活性化されると、セルトランジスタ８４が導通されメモリセル８５がビット線と接続される。
【００７９】
図１０は、タイミング制御回路８１の回路構成を示す図である。
【００８０】
図１０のタイミング制御回路８１は、複数の遅延素子９１と複数の遅延素子９２とを含む。タイミング制御回路８１は、ＨＩＧＨであるコア回路活性化信号ＥＮが供給されると、複数の遅延素子９１の遅延時間に相当する伝播時間後に、ＨＩＧＨである通常電位駆動信号ｗｑｄｚを出力する。その後、更に複数の遅延素子９２の遅延時間に相当する伝播時間後に、ＨＩＧＨである昇圧電位駆動信号ｗｑｐｚを出力する。
【００８１】
図１１は、駆動回路８２の回路構成を示す図である。
【００８２】
図１１の駆動回路８２は、インバータ１０１乃至１０５、ＮＯＲ回路１０６、ＰＭＯＳトランジスタ１０７乃至１０９、ＮＭＯＳトランジスタ１１０、及びレベルシフタ回路１１１を含む。レベルシフタ回路１１１は、ＶＤＤレベルの入力を、同論理のＶＰＰレベルの出力に変換する。ここでＶＤＤが通常電位（昇圧なし）であり、ＶＰＰが昇圧電位である。
【００８３】
最初に通常電位駆動信号ｗｑｄｚがＨＩＧＨになると、ＰＭＯＳトランジスタ１０７がオンになる。このとき昇圧電位駆動信号ｗｑｐｚはＬＯＷのままであり、レベルシフタ回路１１１の出力もＬＯＷであり、ＰＭＯＳトランジスタ１０８はオンである。またＮＯＲ回路１０６の出力はＬＯＷであるので、ＮＭＯＳトランジスタ１１０はオフである。更にインバータ１０４の出力はＨＩＧＨであるため、ＰＭＯＳトランジスタ１０９はオフである。従って、駆動信号ｓｑｗｚとして電位ＶＤＤが出力される。
【００８４】
次に昇圧電位駆動信号ｗｑｐｚがＨＩＧＨになると、レベルシフタ回路１１１の出力もＨＩＧＨであり、ＰＭＯＳトランジスタ１０８はオフになる。またＮＯＲ回路１０６の出力は依然としてＬＯＷであるので、ＮＭＯＳトランジスタ１１０はオフである。更にインバータ１０４の出力はＬＯＷであるため、ＰＭＯＳトランジスタ１０９はオンになる。従って、駆動信号ｓｑｗｚとして電位ＶＰＰが出力される。
【００８５】
通常電位駆動信号ｗｑｄｚがＬＯＷに戻っても、インバータ１０４の出力がＬＯＷであるため、インバータ１０５のＨＩＧＨ出力により、ＮＭＯＳトランジスタ１１０はオフのままである。従って、駆動信号ｓｑｗｚとして電位ＶＰＰが出力される。
【００８６】
更に、昇圧電位駆動信号ｗｑｐｚがＬＯＷに戻ると、ＰＭＯＳトランジスタ１０９がオフになると共にＮＭＯＳトランジスタ１１０がオンになり、駆動信号ｓｑｗｚはグラウンド電位になる。
【００８７】
このように駆動信号ｓｑｗｚは、グラウンド電位から始まり電位ＶＤＤになり、次に電位ＶＰＰに変化し、最後にグラウンド電位に戻る。
【００８８】
図１２は、サブワードデコーダ８３の回路構成を示す回路図である。
【００８９】
図１２のサブワードデコーダ８３は、ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２２及び１２３を含む。信号Ｓ１及びＳ２は、複数のサブワードデコーダ８３の中から一つを選択するアドレス信号であり、図１２に示される特定のサブワードデコーダ８３を選択する場合には共にＬＯＷになる。図１２のサブワードデコーダ８３が選択された場合、ＰＭＯＳトランジスタ１２１がオンになり、ＮＭＯＳトランジスタ１２２及び１２３がオフになる。従って、駆動回路８２から供給される駆動信号ｓｑｗｚが、ワード線活性化電位としてワード線ＷＬに供給される。
【００９０】
即ち、ワード線ＷＬの電位は、グラウンド電位から始まり電位ＶＤＤになり、次に電位ＶＰＰに変化し、最後にグラウンド電位に戻る。
【００９１】
図１３は段階的に変化するワード線電位の変化の様子を示す図である。
【００９２】
図１３において、電位Ｖｓｔ０は、対になる２つのメモリセルのうちの一方のメモリセルによって保持されている電位であり、電位／Ｖｓｔ０はもう一方のメモリセルによって保持されている電位である。ワード線ＷＬの電位は、通常電位駆動信号ｗｑｄｚの立ち上りに応じて最初に通常のＨＩＧＨ電位ＶＤＤになり、その後、昇圧電位駆動信号ｗｑｐｚの立ち上りに応じて昇圧電位ＶＰＰになる。従って、ビット線からメモリセルへのデータ書き込み（データリストア）時には、昇圧電位ＶＰＰを用いて確実かつ高速にデータを書き込みながらも、メモリセルからビット線へのデータ読み出し時には、通常のＨＩＧＨ電位ＶＤＤを用いることで、半導体記憶装置での消費電力を削減することが出来る。
【００９３】
なお前述のように、メモリセルからビット線へのデータ読み出し時には、昇圧されていない電位を用いても、ＬＯＷのデータを格納するメモリセルの側のセルトランジスタをオンさせるには充分であり、これによって一方のビット線電位を引き下げることで、データ読み出しが問題なく行われる。
【００９４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００９７】
【発明の効果】
本発明においては、センスアンプがプルアップ動作を開始した後にプルダウン動作を開始するように制御する。ツインストレージ型の半導体記憶装置においては、リフレッシュ時間を長く取るので、ビット線へのデータ読み出し時には、メモリセルのデータの電位が低くなっている。低い電位からプルダウン動作によりデータ読み出しを実行すると、電位の下方向には充分なマージンが存在しないために、プルダウン動作に失敗する或いは時間がかかる可能性がある。本発明においてはプルアップ動作をプルダウン動作より先に実行することで、センスアンプによるラッチ動作を確実に行うと共に、迅速なラッチ動作を実現して、読み出し動作の高速化を図ることが出来る。
【００９８】
また本発明においては、ワード線を第１の期間は第１の電位に活性化し、第１の期間の後の第２の期間は第１の電位より高い第２の電位に活性化する。ツインストレージ型の半導体記憶装置においては、２つのメモリセルに蓄えられた各々の電荷によって、２本のビット線の電位を変化させるように作用するので、仮にＨＩＧＨ側のデータが読み出されなくとも、ＬＯＷ側のデータによって一方のビット線電位を引き下げて、データ読み出しを実行することが出来る。本発明においては、メモリセルからビット線へのデータ読み出し時（第１の期間）には、ワード線電位として昇圧されていない電位を用いることで、消費電力を削減することが出来る。昇圧されていない電位でも、ＬＯＷのデータを格納するメモリセルの側のセルトランジスタをオンさせるには充分であり、これによって一方のビット線電位を引き下げて問題なくデータを読み出すことが出来る。また、ビット線からメモリセルへのデータ書き込み時（第２の期間）には、昇圧電位を用いて確実かつ高速にデータを書き込む。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置を示す図である。
【図２】ツインストレージ型メモリのコア回路の主要部分を示した図である。
【図３】本発明によるセンスアンプ部の構成を示す図である。
【図４】本発明による半導体記憶装置において、ビット線がセンスアンプ部によってラッチされる前にビット線にデータ書き込みを行う動作を説明する図である。
【図５】本発明によりセンスアンプのラッチ動作前にビット線へのデータ書き込みを実行する制御回路の構成を示す図である。
【図６】データ読み出し時のビット線間差電位について説明するための図である。
【図７】メモリセルからビット線へのデータ読み出し動作を説明する図である。
【図８】プルアップ動作を先に実行してプルダウン動作を後に実行するセンスアンプラッチ制御回路の回路図である。
【図９】通常電位から昇圧電位にワード線の活性化電位を段階的に変化させる回路の構成を示す図である。
【図１０】図9のタイミング制御回路の回路構成を示す図である。
【図１１】図9の駆動回路の回路構成を示す図である。
【図１２】図9のサブワードデコーダの回路構成を示す回路図である。
【図１３】段階的に変化するワード線電位の変化の様子を示す図である。
【符号の説明】
１０  半導体記憶装置
１１  データ制御系回路
１２  読み出し／書き込みアンプ
１３  タイミング系回路
１４  アドレス系回路
１５  コラムデコーダ
１６  メインワードデコーダ
１７  コア回路
【図１】
0005034133.tif 000002
【図２】
0005034133.tif 000003
【図３】
0005034133.tif 000004
【図４】
0005034133.tif 000005
【図５】
0005034133.tif 000006
【図６】
0005034133.tif 000007
【図７】
0005034133.tif 000008
【図８】
0005034133.tif 000009
【図９】
0005034133.tif 000010
【図１０】
0005034133.tif 000011
【図１１】
0005034133.tif 000012
【図１２】
0005034133.tif 000013
【図１３】
0005034133.tif 000014