(57)【特許請求の範囲】
【請求項１】
高安全な制御を実現するバス比較型多重系処理装置において、
複数の処理が順番に実行されるようにスケジューリングされている同一の処理を行なう複数のＣＰＵと、前記ＣＰＵ間の同期を取るバス同期装置と、前記各ＣＰＵの処理内容を比較するバス比較装置と、制御対象を制御するための信号を入出力する入出力装置と、外部割込み信号のタイミング補正を行なうタイミング補正装置と、から構成され、
前記タイミング補正装置は、
前記複数のＣＰＵが前記複数の処理のうちの特定処理を実行する前に外部割込みが発生した場合には、前記複数のＣＰＵが前記特定処理の実行の開始後のタイミングで外部割込み信号を出力し、
前記複数のＣＰＵのうち特定のＣＰＵが前記複数の処理のうちの特定処理の実行の開始後、前記特定のＣＰＵ以外のＣＰＵが前記特定処理を実行する前に外部割込みが発生した場合には、前記複数のＣＰＵが前記特定処理の次にスケジューリングされている処理の実行の開始後のタイミングで外部割込み信号を出力し、
前記複数のＣＰＵが共に前記複数の処理のうちの特定処理の実行の開始後に外部割込みが発生した場合には、前記複数のＣＰＵが前記特定処理の次にスケジューリングされている処理の実行の開始後のタイミングで外部割込み信号を出力するように前記外部割込み信号のタイミング補正を行って、
任意のタイミングで前記外部割込み信号を入力しても前記ＣＰＵ間の同期、バス比較が可能であることを特徴とするバス比較型多重系処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、鉄道信号分野における制御処理装置、特にバス比較型多重系処理装置に関する。
【背景技術】
【０００２】
列車の運行管理や鉄道信号制御において万一誤った制御を行なった場合、重大事故につながる可能性がある。このため鉄道信号分野における制御処理装置には高い安全性が要求される。高度な安全性を実現するための手段として制御処理装置を構成するＣＰＵを多重化し、各ＣＰＵのバスを比較し、バスが一致しなかった場合、すみやかに制御対象を安全な方向で停止させるという手法が従来用いられてきた。この技術は特許文献１に記載されている。
【０００３】
また、バスアクセスサイクル毎に各系ＣＰＵ動作タイミングの同期合わせ及びバスの比較を行なう方式が特許文献２に提案されている。この方式では各系ＣＰＵの動作タイミングに一定のずれが生じても同期合わせによって補正されるため、各系の動作タイミングが厳密に一致する必要がなく、回路構成上の自由度が高いという利点がある。
【特許文献１】特開平７−３０２２０７号公報
【特許文献２】特開２００４−２３４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この構成では外部から割込み信号が入力された場合、各系のＣＰＵの処理順序に差異が生じ、同期合わせが不可能になってしまう可能性がある。
【０００５】
本発明の目的は、外部からどのようなタイミングで割込み信号が入力されても、常に各系ＣＰＵ動作の同期合わせが可能な、高い安全性を実現する手段としてのバス比較機能を有する多重系処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の高安全な制御を実現する多重系処理装置は、同一の処理を行なう複数のＣＰＵと、前記ＣＰＵ間の同期を取るバス同期装置と、前記各ＣＰＵの処理内容を比較するバス比較装置と、制御対象を制御するための信号を入出力する入出力装置と、外部割込み信号のタイミング補正を行なうタイミング補正装置と、から構成され、任意のタイミングで前記外部割込み信号を入力しても前記ＣＰＵ間の同期、バス比較が可能であることを特徴とする。
【０００７】
具体的には、本発明の高安全な制御を実現する多重系処理装置は、２系のＣＰＵ１及び２とタイミング補正装置３、バス同期装置４、バス比較装置５、入出力装置６から成り、Ａ系ＣＰＵ１とＢ系ＣＰＵ２上では同じプログラムが動作し、各系のＣＰＵがバスにアクセスするごとにバス同期装置４が同期をとり、バス比較装置５がアドレス、データ、制御信号といったバス信号を比較して、この比較の結果、２つの系の間で不一致となった信号があった場合、バス比較装置５は入出力装置６を停止し、制御対象７を安全な状態へ遷移させ、通信やタイマーといった機能の実現に伴う外部割込み信号８はタイミング補正装置３によって各系のＣＰＵに分配される。
【発明の効果】
【０００８】
本発明によれば、バス比較型多重系処理装置に対して任意のタイミングで割込み信号を入力することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。  
【実施例１】
【００１０】
図１は、本発明の実施例１の構成を表わすブロック図である。図２、図３はバス比較型多重系処理装置を構成する各ＣＰＵの動作タイミングを示す図、図４ないし図６はタイミング補正装置３の動作タイミングを示す図である。
【００１１】
図２、図３において、Ａ系ＣＰＵ１及びＢ系ＣＰＵ２は処理ａ、処理ｂ、処理ｃを順番に実行するようスケジューリングされている。Ａ系ＣＰＵ１及びＢ系ＣＰＵ２は各々のタイミングで動作を行なうため、各処理を開始するタイミングは系毎に異なる。しかし、各処理の中でバス同期装置４が同期を取ることによってＡ系ＣＰＵ１とＢ系ＣＰＵ２が処理を終了するのは同時となる。処理ａにおいては１０、処理ｂでは１１がこの同期タイミングである。バス同期装置４が同期を取った直後にバス比較装置５がＡ系バスとＢ系バスの各信号を比較する。比較の結果Ａ系バス／Ｂ系バスが不一致であった場合バス比較装置５はエラー信号９を出力し、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２、入出力装置６を停止させる。
【００１２】
図２は、前記方式において外部割込み信号が発生した場合のＡ系ＣＰＵ１、Ｂ系ＣＰＵ２の動作タイミングを示す。Ａ系ＣＰＵ１が処理ｃ実行中、Ｂ系ＣＰＵ２が処理ｃ実行前のタイミングである１３で外部割込みが発生した場合、Ａ系ＣＰＵ１は処理ｃを終了した後に割込み処理を実行しようとし、Ｂ系ＣＰＵ２は処理ｃを実行する前に割込み処理を実行しようとする。この結果、タイミング１２で同期が取られた瞬間におけるＡ系ＣＰＵ１の動作は処理ｃ、Ｂ系ＣＰＵ２の動作は割込み処理となり、Ａ系バス／Ｂ系バスの比較結果が不一致となってしまう。
【００１３】
本発明では、外部割込み信号をＡ系ＣＰＵ１、Ｂ系ＣＰＵ２に分配するタイミングをタイミング補正装置３が制御することにより、前述の問題を解決している。
【００１４】
図３は、タイミング補正装置３の動作タイミングを示す。１６のタイミングで外部割込みが発生した場合タイミング補正装置３は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が処理ｃを実行中にそれぞれの割込み信号を１７、１８のタイミングで出力する。この結果、処理ｃでは１４、割込み処理では１５で同期が取られ、同期が取られた直後のＡ系ＣＰＵ１、Ｂ系ＣＰＵ２の処理内容も常に同一となり、Ａ系バス／Ｂ系バスの比較結果は一致する。このタイミング補正装置３の機能により、バス比較型多重系処理装置に対し任意のタイミングで割込み信号を入力することが可能となる。
【００１５】
図４、図５、図６は、タイミング補正装置の具体的な動作例を外部割込み発生タイミングの各ケース毎に示したものである。この図４ないし図６において、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２は処理ｄ、処理ｅを順番に実行するようスケジューリングされている。
【００１６】
図４は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が共に処理ｄを実行する前に外部割込みが発生した場合のタイミング補正装置動作を示す。この場合タイミング補正装置は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が各々処理ｄを実行しているタイミング１９、２０で各系の割込み信号を出力する。
【００１７】
図５は、Ａ系ＣＰＵ１が処理ｄ実行中、Ｂ系ＣＰＵが処理ｄ実行前のタイミングで外部割込みが発生した場合のタイミング補正装置動作を示す。この場合タイミング補正装置は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が各々処理ｅを実行しているタイミング２１、２２で各系の割込み信号を出力する。
【００１８】
図６は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が共に処理ｄ実行中のタイミングで外部割込みが発生した場合のタイミング補正装置動作を示す。この場合もタイミング補正装置は、Ａ系ＣＰＵ１、Ｂ系ＣＰＵ２が各々処理ｅを実行しているタイミング２３、２４で各系の割込み信号を出力する。
【００１９】
このように、タイミング補正装置が図４ないし図６に示すタイミングで動作することにより、各系のＣＰＵが割込み処理を開始するタイミングを確実に制御することが可能となり、外部割込みを原因とする各系バスの比較不一致を発生させることがない。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の実施例１の構成を示すブロック図である。
【図２】図２は、バス比較型多重系処理装置を構成する各ＣＰＵの動作タイミングを示す図である。
【図３】図３は、バス比較型多重系処理装置を構成する各ＣＰＵの動作タイミングを示す図である。
【図４】図４は、タイミング補正装置の動作タイミングを示す図である。
【図５】図５は、タイミング補正装置の動作タイミングを示す図である。
【図６】図６は、タイミング補正装置の動作タイミングを示す図である。
【符号の説明】
【００２１】
１    Ａ系ＣＰＵ
２    Ｂ系ＣＰＵ
３    タイミング補正装置
４    バス同期装置
５    バス比較装置
６    入出力装置
７    制御対象
８    外部割込み信号
９    エラー信号
１０  処理ａの同期タイミング
１１  処理ｂの同期タイミング
１２  処理ｃ／割込み処理の同期タイミング
１３  外部割込み発生タイミング
１４  処理ｃの同期タイミング
１５  割込み処理の同期タイミング
１６  外部割込み発生タイミング
１７  Ａ系割込み出力タイミング
１８  Ｂ系割込み出力タイミング
１９  Ａ系割込み出力タイミング
２０  Ｂ系割込み出力タイミング
２１  Ａ系割込み出力タイミング
２２  Ｂ系割込み出力タイミング
２３  Ａ系割込み出力タイミング
２４  Ｂ系割込み出力タイミング
【図１】
0005036473.tif 000002
【図２】
0005036473.tif 000003
【図３】
0005036473.tif 000004
【図４】
0005036473.tif 000005
【図５】
0005036473.tif 000006
【図６】
0005036473.tif 000007