(57)【特許請求の範囲】
【請求項１】
複数個の不揮発性記憶素子が直列に接続されているとともに第１選択ゲートと第２選択ゲートの間に接続されているＮＡＮＤストリングと、複数本のワード線を備えており、ＮＡＮＤストリング中の不揮発性記憶素子の各々が対応する一本のワード線に接続されている不揮発性メモリシステムを消去する方法であり、
そのＮＡＮＤストリング中の不揮発性記憶素子の第１の部分集合の消去を可能とし、そのＮＡＮＤストリング中の不揮発性記憶素子の第２の部分集合の消去を抑止した状態で、そのＮＡＮＤストリングに消去電圧を印加する第１工程と、
前記第２の部分集合の消去を可能とし、前記第１の部分集合の消去を抑止した状態で、そのＮＡＮＤストリングに消去電圧を印加する第２工程と、
第１工程と第２工程の実施後に、そのＮＡＮＤストリングの導通テストによって、前記第１の部分集合と前記第２の部分集合が消去されたか否かを同時に検証する工程と、
前記第１の部分集合と前記第２の部分集合が消去されたと検証されない場合に、前記第１工程と前記第２工程を繰り返す工程、
を備えており、
前記第１の部分集合は、２×ｉ番目のワード線に接続されている不揮発性記憶素子であり、前記第２の部分集合は、２×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であるか、あるいは、
前記第１の部分集合は、４×ｉ番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であり、前記第２の部分集合は、４×ｉ＋２番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋３番目のワード線に接続されている不揮発性記憶素子であり、
ｉはゼロ以上の整数であり、
０番目のワード線に接続されている不揮発性記憶素子が第１選択ゲートに隣接していることを特徴とする不揮発性メモリシステムの消去方法。
【請求項２】
前記第１工程を前記第２工程よりも前に実行し、
前記第１工程は、第１のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第２工程は、第２のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第２のピーク値が前記第１のピーク値よりも低いことを特徴とする、
請求項１に記載の方法。
【請求項３】
前記の繰り返す工程は、
前記第１工程でＮＡＮＤストリングに印加する消去電圧を、前記第１のピーク値から第１のステップサイズ（ΔＶERA1）だけ増加させるステップと、
前記第２工程でＮＡＮＤストリングに印加する消去電圧を、前記第２のピーク値から前記第１のステップサイズ（ΔＶERA1）だけ増加させるステップを含む、
請求項２に記載の方法。
【請求項４】
前記の繰り返す工程は、
前記第１工程でＮＡＮＤストリングに印加する消去電圧を、前記第１のピーク値から第１のステップサイズ（ΔＶERA1）だけ増加させるステップと、
前記第２工程でＮＡＮＤストリングに印加する消去電圧を、前記第２のピーク値から第２のステップサイズ（ΔＶERA2）だけ増加させるステップを含み、
前記第２のステップサイズ（ΔＶERA2）が前記第１のステップサイズ（ΔＶERA１）よりも低いことを特徴とする、
請求項２に記載の方法。
【請求項５】
前記第１工程は、第１のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第２工程は、前記第１のピーク値を有する消去電圧パルスを印加するステップを含む、
請求項１に記載の方法。
【請求項６】
前記第１の部分集合が、前記ＮＡＮＤストリングのソース線側端部に位置する不揮発性記憶素子（２２８）と、前記ＮＡＮＤストリングのソース線側からビット線側に向かって一つおきに選択した記憶素子（２２４）を含み、
前記第２の部分集合が、前記ＮＡＮＤストリングのビット線側端部に位置する不揮発性記憶素子（２２２）と、前記ＮＡＮＤストリングのビット線側からソース線側に向かって一つおきに選択した記憶素子（２２６）を含む、
請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記第１の部分集合が、４×ｉ番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であり、
前記第２の部分集合が、４×ｉ＋２番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋３番目のワード線に接続されている不揮発性記憶素子であり、
０番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項１〜５のいずれか１項に記載の方法。
【請求項８】
複数個の不揮発性記憶素子が直列に接続されているとともに第１選択ゲートと第２選択ゲートの間に接続されているＮＡＮＤストリングと、複数本のワード線と、管理装置とを備えており、ＮＡＮＤストリング中の不揮発性記憶素子の各々が対応する一本のワード線に接続されており、そのＮＡＮＤストリングに管理装置が接続されている不揮発性メモリシステムであり、
前記管理回路は、そのＮＡＮＤストリングを消去する要求を受信し、前記要求に応答して、
そのＮＡＮＤストリング中の不揮発性記憶素子の第１の部分集合の消去を可能とし、そのＮＡＮＤストリング中の不揮発性記憶素子の第２の部分集合の消去を抑止した状態で、そのＮＡＮＤストリングに消去電圧を印加する第１処理と、
前記第２の部分集合の消去を可能とし、前記第１の部分集合の消去を抑止した状態で、そのＮＡＮＤストリングに消去電圧を印加する第２処理と、
第１処理と第２処理の実施後に、そのＮＡＮＤストリングの導通テストによって、前記第１の部分集合と前記第２の部分集合が消去されたか否かを同時に検証する処理と、
前記第１の部分集合と前記第２の部分集合が消去されたと検証されない場合に、前記第１処理と前記第２処理を繰り返す処理を実行するものであり、
前記第１の部分集合は、２×ｉ番目のワード線に接続されている不揮発性記憶素子であり、前記第２の部分集合は、２×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であるか、あるいは、
前記第１の部分集合は、４×ｉ番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であり、前記第２の部分集合は、４×ｉ＋２番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋３番目のワード線に接続されている不揮発性記憶素子であり、
ｉはゼロ以上の整数であり、
０番目のワード線に接続されている不揮発性記憶素子が第１選択ゲートに隣接していることを特徴とする不揮発性メモリシステム。
【請求項９】
前記管理回路は、前記第１処理を前記第２処理よりも前に実行し、
前記第１処理では、第１のピーク値を有する消去電圧パルスを印加し、
前記第２処理では、第２のピーク値を有する消去電圧パルスを印加するものであり、
前記第２のピーク値が前記第１のピーク値よりも低いことを特徴とする、
請求項８に記載の不揮発性メモリシステム。
【請求項１０】
前記ＮＡＮＤストリング中の不揮発性記憶素子は、１つ以上のプログラム状態にあるデータを記憶することが可能であり、
前記第１工程で印加する消去電圧は、１つ以上の前記プログラム状態にプログラムされている前記ＮＡＮＤストリング中の前記不揮発性記憶素子のすべてを消去してしまうレベルよりも低いレベルを有する電圧パルスを含む、
請求項８または９に記載の不揮発性メモリシステム。
【請求項１１】
前記第１の部分集合が、２×ｉ番目のワード線に接続されている不揮発性記憶素子であり、
前記第２の部分集合が、２×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であり、
０番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項８〜１０のいずれか１項に記載の不揮発性メモリシステム。
【請求項１２】
前記第１の部分集合が、４×ｉ番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋１番目のワード線に接続されている不揮発性記憶素子であり、
前記第２の部分集合が、４×ｉ＋２番目のワード線に接続されている不揮発性記憶素子と４×ｉ＋３番目のワード線に接続されている不揮発性記憶素子であり、
０番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項８〜１０のいずれか１項に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関する。特に、不揮発性メモリデバイスを消去する技術に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティング装置、非モバイルコンピューティング装置、およびその他の装置の中で使用されている。フラッシュＥＥＰＲＯＭ、電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）を含め、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、特に普及している不揮発性半導体メモリである。
【０００３】
フラッシュメモリシステムの一例では、ＮＡＮＤ型の構造を使用する。ＮＡＮＤ型フラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。図１および図２に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０は、選択線ＳＧＤを介して制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、選択線ＳＧＳを介して制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、メモリセルのゲート素子に形成されている制御ゲートと浮遊ゲートを含んでいる。例えば、トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧとを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧは、ワード線ＷＬ３に接続されている。制御ゲート１０２ＣＧは、ワード線ＷＬ２に接続されている。制御ゲート１０４ＣＧは、ワード線ＷＬ１に接続されている。制御ゲート１０６ＣＧは、ワード線ＷＬ０に接続されている。
【０００４】
図１および図２では、ＮＡＮＤストリング内に４つのメモリセルを示しているが、４つのトランジスタの使用する構成は、一例であることに留意されたい。ＮＡＮＤストリングは、４つ未満のメモリセルを有していてもよく、又は、４つを超えるメモリセルを有していてもよい。例えば、一部のＮＡＮＤストリングは、８つのメモリセル、１６のメモリセル、３２のメモリセルなどを含むことができる。本明細書における説明では、ＮＡＮＤストリング内のメモリセルの数は、いかなる特定の数にも限定されない。
【０００５】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。例えば、図３は、メモリアレイに含まれる多数のＮＡＮＤストリングのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図３の各ＮＡＮＤストリングは、２つの選択トランジスタまたはゲートと４つのメモリセルを含んでいる。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０及び２３０、並びにメモリセル２２２、２２４、２２６及び２２８を含んでいる。ＮＡＮＤストリング２０４は、選択トランジスタ２４０及び２５０、並びにメモリセル２４２、２４４、２４６及び２４８を含んでいる。各ストリングは、一つの選択ゲート（例えば選択ゲート２３０と選択ゲート２５０）によってソース線に接続されている。選択線ＳＧＳは、ソース側選択ゲートを制御するために用いられる。さまざまなＮＡＮＤストリングが、選択線ＳＧＤによって制御されている選択ゲート２２０、２４０などによってそれぞれのビット線に接続されている。他の実施形態では、選択線は、必ずしも共有である必要はない。ワード線ＷＬ３は、メモリセル２２２と２４２の制御ゲートに接続されている。ワード線ＷＬ２は、メモリセル２２４とメモリセル２４４の制御ゲートに接続されている。ワード線ＷＬ１は、メモリセル２２６とメモリセル２４６の制御ゲートに接続されている。ワード線ＷＬ０は、メモリセル２２８とメモリセル２４８の制御ゲートに接続されている。図示されるように、ビット線とそれぞれのＮＡＮＤストリングが、メモリセルのアレイを含む列を構成している。ワード線（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）は、アレイの行を備えている。各ワード線は、行における各メモリセルの制御ゲートを接続する。例えば、ワード線ＷＬ２は、メモリセル２２４、２４４および２５２の制御ゲートに接続されている。
【０００６】
各メモリセルは、データ（アナログデータまたはデジタルデータ）を記憶することが可能である。１ビットのデジタルデータを記憶する場合には、このメモリセルの可能な閾値電圧の範囲は２つの範囲に分割され、これらの範囲に論理データ「１」と「０」が割り当てられる。ＮＡＮＤタイプのフラッシュメモリの一例では、この閾値電圧は、メモリセルが消去された後では負の値となり、論理「１」と定義される。プログラム操作後の閾値電圧は、正の値となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０ボルトを印加することによって読み出しが試みられた場合、メモリセルはオンとなり、論理「１」が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０ボルトを印加することによって読み出しが試みられた場合、メモリセルはオンにならず、論理「０」が記憶されていることを示す。メモリセルはまた、複数のレベルの情報、例えば、デジタルデータの複数のビットを記憶することが可能である。複数のレベルのデータを記憶する場合、可能な閾値電圧の範囲は、このデータのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合、４つの閾値電圧範囲が存在し、これらがデータ値「１１」、「１０」、「０１」、「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。３つの異なる正の閾値電圧は「１０」、「０１」、「００」という状態に対して用いられる。
【０００７】
ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国出願／特許出願に記載されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、米国特許出願０９／８９３，２７７号（公報第ＵＳ２００３／０００２３４８号）。これらの引用文献は、その全体を参照することにより本明細書に援用される。
【０００８】
フラッシュメモリセルをプログラミングするとき、プログラム電圧を（選択されたワード線を介して）制御ゲートに印加して、ビット線を接地する。ｐウェルからの電子は浮遊ゲートに注入される。電子が浮遊ゲートに蓄積されると、浮遊ゲートは負に帯電し、セルの閾値電圧が上昇する。フローティングゲートの電荷及びセルの閾値電圧は、記憶されたデータに対応するある特定の状態を示すことがある。
【０００９】
ＮＡＮＤ型フラッシュメモリのメモリセルを消去するためには、各メモリセルの浮遊ゲートから電子をウェルと基板に移行させる。一般的には、所定の電圧（例えば約１６〜２０Ｖ）の消去パルスを１つ以上ウェル領域に印加して、各メモリセルの浮遊ゲートから電子をウェル領域に引きつける。各メモリセルのワード線は接地され、または０Ｖの電圧が印加されて、トンネル酸化物領域の両端に高い電位差を発生させて、電子を引きつける。ＮＡＮＤストリングの各メモリセルが消去電圧パルスを印加しても消去されなければ、各メモリセルが消去されるまで、このパルスの大きさを増加してこのＮＡＮＤストリングに再度印加すればよい。この消去電圧をパルスごとに増加させる値は、一般的に、消去電圧のステップサイズと呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術を用いる一般的な消去動作では、ＮＡＮＤストリングのメモリセル間で消去速度に違いが発生しかねない。消去状態に達するための目標とされる閾値電圧に到達する時間が、一部のメモリセルでは、他のメモリセルより早くなったり遅くなったりする。このため、より早く消去されるメモリセルが過剰消去されかねないが、それは、これらのセルが、同じＮＡＮＤストリングの遅速のメモリセルを十分に消去するために印加される消去電圧を長く印加されるからである。このため、消去速度がこのように異なると、メモリセル、またはＮＡＮＤストリングのサイクル寿命が短くなりかねない。一般的な消去動作においてもまた、ＮＡＮＤストリングのメモリセルの閾値電圧がばらばらになりかねない。すなわち、ＮＡＮＤストリングの１つ以上のメモリセルは、１つ以上の消去電圧パルスを印加された後に、同じストリングまたはデバイスの他のメモリセルとは異なる閾値電圧を有することがある。この影響を克服するために、一般にソフトプログラミングと呼ばれる技術を用いて、消去後の１つ以上のメモリセルの閾値電圧を調整している。ソフトプログラミングは、実際のプログラミングで用いられるより低い比較的低電圧のプログラム電圧が１つ以上のメモリセルに印加されることを含んでいる。一般的に、ソフトプログラミングでは、プログラム電圧が、このプログラム電圧のパルスを印加するごとにステップサイズだけ大きさが増す一連のパルスとして、印加される。ソフトプログラミングによって、メモリセルの閾値電圧が上昇し、これによって、消去されるメモリセルの母集団の閾値電圧分布が狭くなるおよび／または上昇する。しかしながら、ソフトプログラミングをすると、プログラム時間と消去時間が長くなる。
【００１１】
加えて、従来式のソフトプログラミングでは、異なるメモリセル同士間の特性がばらばらになるという上記の影響を部分的に受けかねない。消去速度が遅いメモリセルは、ソフトプログラム速度も遅いことになる。このようなソフトプログラミング速度の遅いセルは、ソフトプログラミング終了時の消去閾値電圧が、同じＮＡＮＤストリングの他のセルより低くなりかねない。
【００１２】
本明細書に記載する技術は、メモリセルが異なっても消去閾値電圧がより一致するように不揮発性メモリデバイスを消去する技術に関する。一つの実施形態によれば、メモリの選ばれた部分を、この選ばれた部分内のメモリセルの部分集合を個別に消去することによって消去し、これによって消去動作をより一致したものとさせるシステムが提供される。
【課題を解決するための手段】
【００１３】
一つの実施形態によれば、不揮発性記憶素子のうちの第１の部分集合を消去可能とし、不揮発性記憶素子のうちの第２の部分集合の消去を抑止した状態で、消去電圧を不揮発性記憶素子の集合に印加する工程と、第２の部分集合を消去可能とし、第１の部分集合の消去を抑止した状態で、この消去電圧を不揮発性記憶素子の集合に印加する工程と、第１の部分集合を消去可能とした状態で消去電圧を印加することおよび／または、不揮発性記憶素子の集合が消去されたと検証されない場合に、第２の部分集合を消去可能とした状態で消去電圧を印加することを繰り返す工程を備える、不揮発性記憶素子の消去方法が提供される。
【００１４】
一つの実施形態によれば、消去するように指定された不揮発性記憶素子のストリングを含んでいる消去要求を受信することを含んでいる不揮発性記憶素子の消去方法が提供される。このストリングには、このストリングの不揮発性記憶素子を形成する複数のトランジスタと、このストリングの第１および第２の選択ゲートが含まれることがある。このストリングは、この要求に応答して、このストリングに対して第１の消去電圧パルスを印加して、不揮発性記憶素子のストリングの第１の部分集合を消去することによって消去される。この第１の消去電圧パルスを印加することには、第１の部分集合内の各不揮発性記憶素子に第１の電圧条件を実施し、この第１の部分集合内の各不揮発性記憶素子に隣接する第１のトランジスタにこの第１の電圧状態を実施し、第２の部分集合内の各不揮発性記憶素子に隣接する第２のトランジスタに第２の電圧状態を実施する。この要求に応答してこのストリングを消去する際には、さらに、この不揮発性記憶素子集合の第２の部分集合を、このストリングに第２の消去電圧パルスを印加することによって消去することを含む。この第２の消去電圧パルスを印加する際には、第２の部分集合内の各不揮発性記憶素子に第１の電圧状態を実施し、この第２の部分集合内の各不揮発性記憶素子に隣接する第１のトランジスタにこの第１の電圧状態を実施し、第２の部分集合内の各不揮発性記憶素子に隣接する第２のトランジスタに第２の電圧状態を実施する。
【００１５】
一つの実施形態では、不揮発性記憶素子の集合と、この不揮発性記憶素子の集合と連通している管理回路を備えている不揮発性メモリシステムが提供される。この管理回路は、この不揮発性記憶素子の集合を消去する要求を受信し、この要求に応答して、この記憶素子の集合に１つ以上の第１の消去電圧パルスを印加して、第１の部分集合の消去を可能とし、第２の部分集合の消去を抑止し、また、この不揮発性記憶素子の集合に第１の消去電圧パルスを１つ以上印加して、第２の部分集合の消去を可能とし、第１の部分集合の消去を抑止することによって、この不揮発性記憶素子の集合を消去する。
【００１６】
一つの実施形態では、不揮発性ストレージのストリングと、このストリングと連通している管理回路を備えている不揮発性メモリシステムが提供される。このストリングは、複数の不揮発性記憶素子を形成する複数のトランジスタと、このストリングの第１および第２の選択ゲートとを含んでいる。このストリングの不揮発性記憶素子は、不揮発性記憶素子の第１の部分集合と不揮発性記憶素子の第２の部分集合を含んでいる。この管理回路は、消去するように指定された前記ストリングを記載した消去要求を受信し、この要求に応答して、この第１の部分集合とこの第２の部分集合を個別に消去することによってこのストリングを消去する。この管理回路は、この不揮発性記憶素子の集合に第１の消去電圧パルスを印加することによって第１の部分集合を消去する場合には、第１の部分集合内の各不揮発性記憶素子に第１の電圧状態を実施し、この第１の部分集合内の１つ以上の不揮発性記憶素子に隣接するストリングの各トランジスタに第２の電圧状態を実施する。この管理回路は、この不揮発性記憶素子の集合に第２の消去電圧パルスを印加することによって第２の部分集合を消去する際には、第２の部分集合内の各不揮発性記憶素子に第１の電圧状態を実施し、第２の部分集合内の不揮発性記憶素子に隣接するストリングの各トランジスタに第２の電圧状態を実施する。
【００１７】
例示した実施例には、複数の不揮発性記憶素子と、これら不揮発性記憶素子と連通している制御線の集合（例えば、ワード線、ビット線または他の制御線）と、本明細書に記載したプロセスを実行する管理回路を含むものがある。
【００１８】
本明細書に開示する技術の他の特徴、態様および目的は、本明細書、図面および請求の範囲を詳細に読むことにより理解可能となる。
【図面の簡単な説明】
【００１９】
【図１】ＮＡＮＤストリングの上面図である。
【図２】図１に示すＮＡＮＤストリングの等価回路図である。
【図３】３つのＮＡＮＤストリングを示す回路図である。
【図４】一つの実施形態のさまざまな態様を実現可能な不揮発性メモリシステムの一つの実施形態のブロック図である。
【図５】メモリアレイの例示の編成を示す。
【図６】実施形態による選択されたワード線に印加することが可能な例示のプログラム電圧信号／検証電圧信号を示す。
【図７】プログラム動作を実行する例示のフローチャートである。
【図８】メモリセルのグループの例示の閾値電圧分布を示す。
【図９】２ビットのデータを記憶するメモリセルのグループの例示の閾値電圧分布を示す。
【図１０】従来技術による消去動作を実行する例示のバイアス条件を示す表である。
【図１１】理想的な消去動作中でのＮＡＮＤストリングのさまざまな部分における電圧を示すグラフである。
【図１２】ＮＡＮＤストリング内のさまざまな静電結合電圧を示すＮＡＮＤストリングの断面図である。
【図１３】消去動作中でのＮＡＮＤストリングの末端メモリセルのさまざまな電圧を示すグラフである。
【図１４Ａ】消去動作完了後のＮＡＮＤストリングの末端メモリセルと内部メモリセルとのそれぞれの例示の閾値電圧分布を示す。
【図１４Ｂ】消去動作完了後のＮＡＮＤストリングの末端メモリセルと内部メモリセルとのそれぞれの例示の閾値電圧分布を示す。
【図１５】一つの実施形態による不揮発性記憶素子の集合の消去と消去の検証とに対するバイアス条件を示す表である。
【図１６】一つの実施形態による消去動作中でのＮＡＮＤストリングのさまざまな部分での電圧信号とそれに起因する電位とを示す。
【図１７】一つの実施形態による不揮発性記憶素子の集合を消去するフローチャートである。
【図１８Ａ】一つの実施形態による消去動作中でのメモリセルのさまざまな閾値電圧分布を示す。
【図１８Ｂ】一つの実施形態による消去動作中でのメモリセルのさまざまな閾値電圧分布を示す。
【図１８Ｃ】一つの実施形態による消去動作中でのメモリセルのさまざまな閾値電圧分布を示す。
【図１８Ｄ】一つの実施形態による消去動作中でのメモリセルのさまざまな閾値電圧分布を示す。
【図１９】部分集合別の検証法を利用した一つの実施形態による不揮発性記憶素子の集合の消去と消去の検証とに対するバイアス条件を示す表である。
【図２０】一つの実施形態による不揮発性記憶素子の集合を消去するフローチャートである。
【図２１】一つの実施形態による不揮発性記憶素子の集合の消去と消去の検証とに対するバイアス条件を示す表である。
【図２２Ａ】さまざまな実施形態による消去電圧信号を示すグラフである。
【図２２Ｂ】さまざまな実施形態による消去電圧信号を示すグラフである。
【発明を実施するための形態】
【００２０】
図４は、本明細書に記載される１つ以上の実施形態を実施するために使用できるフラッシュメモリシステムの１つの実施形態のブロック図である。他のシステムや実施形態も使用することができる。メモリセルアレイ３０２は、列制御回路３０４と、行制御回路３０６と、共通ソース制御回路３１０とｐウェル領域制御回路３０８によって制御される。列制御回路３０４は、メモリセル内に記憶されたデータを読み出すために、およびプログラム動作中のメモリセルの状態を判定するために、およびビット線の電位レベルを制御してプログラミングや消去を促進又は抑止するために、メモリセルアレイ３０２のビット線に接続されている。行制御回路３０６は、ワード線のうちのいずれかを選択するために、および読み出し電圧を印加するために、およびプログラム電圧を印加するために、ワード線に接続されている。行制御回路３０６はワード線に接続されて、ワード線のうちの１つを選択し、読み出し電圧を印加し、列制御回路３０４によって制御されるビット線の電位レベルと合成されたプログラム電圧を印加し、消去電圧を印加する。共通ソース制御回路３１０は、メモリセルに接続された共通ソース線（図４に「共通ソース」として示す）を制御する。ｐウェル制御回路３０８は、ｐウェル電圧を制御する。
【００２１】
メモリセル内に記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を経由して、外部Ｉ／Ｏ線に出力される。メモリセル内に記憶されるプログラムデータは、外部Ｉ／Ｏ線を経由してデータ入力／出力バッファ３１２に入力され、列制御回路３０４に転送される。外部Ｉ／Ｏ線は、コントローラ３１８に接続される。
【００２２】
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、制御回路３１５の一部である状態マシン３１６に転送される。状態マシン３１６は、列制御回路３０４と、行制御回路３０６と、共通ソース制御３１０と、ｐウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する。状態マシン３１６は、さらに、レディ／ビジーや、パス／フェイルなどの、フラッシュメモリのステータスデータを出力してもよい。
【００２３】
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されている、又は、接続可能である。コントローラ３１８は、ホストと通信する。ホストは、メモリアレイ３０２に又はメモリアレイ３０２からデータを記憶又は読み出す、およびそのようなデータを供給又は受信するといったコマンドを起動する。コントローラ３１８は、そのようなコマンドを、制御回路３１８の一部であるコマンド回路３１４が解読して実行可能なコマンド信号に変換する。コマンド回路３１４は、状態マシン３１６と通信する。コントローラ３１８は、通常、メモリアレイに書き込まれる、又はメモリアレイから読み出されるユーザデータのためのバッファメモリを有している。
【００２４】
いくつかの実施形態では、図４の構成要素のうちのあるものは、統合することが可能である。さまざまな設計で、図４の構成要素のうちで、メモリセルアレイ３０２以外の１つ以上の構成要素が（単独、又は統合において）、管理回路と考えることが可能である。たとえば、１つの管理回路は、制御回路３１５、コマンド回路３１４、状態マシン３１６、列制御回路３０４、行制御回路３０６、ｐウェル制御回路３０８、共通ソース制御回路３１０、データ入／出力回路３１２および制御回路３１８のうちのどれか１つまたはこれらを統合したものを含むことができる。
【００２５】
一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備える。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向がある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、関連する周辺回路を伴ったメモリアレイのみを含んでいてもよい（コントローラ又は制御機能はホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。
【００２６】
図５を参照して、メモリセルアレイ５０２の構造の一例を説明する。一例として、１，０２４のブロックに区分化されているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。それぞれのブロックに記憶されたデータは同時に消去することが可能である。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。この例では、それぞれのブロックに８，５１２の列がある。それぞれのブロックは一般的に、プログラミングの単位となり得る多くのページに分割される。他のデータプログラミング単位も可能であることが想定される。１つの実施形態では、個々のページはセグメントに分割されてもよいが、このセグメントが含んでいる、基本的なプログラミング動作として一時に書き込まれるセルの数は最小になり得る。一般的には、１ページ以上のデータが、１行のメモリセルに記憶される。
【００２７】
図５に示す各々のブロックには、偶数列と奇数列に分割される８，５１２の列がある。ビット線は、偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）に分割される。偶数／奇数ビット線構造では、共通のワード線に沿っており、奇数ビット線に接続されているメモリセルが、ある時点でプログラムされる。共通のワード線に沿っており、偶数ビット線に接続されているメモリセルが、別の時点でプログラムされる。図５は、ＮＡＮＤストリングを形成するように連続して接続されている４つのメモリセルを示す。図５では、１つのＮＡＮＤストリングに含まれるセルとして４つのセルを示しているが、４つより多い数又は少ない数でもよい（例えば１６個、３２個または別の数でもよい）。ＮＡＮＤストリングの一方の端子は、第１選択トランジスタまたはゲート（選択ゲートドレイン線ＳＧＤに接続されている）を介して対応するビット線に接続されており、もう一方の端子は、第２選択トランジスタ（選択ゲートソース線ＳＧＳに接続されている）を介して共通ソースに接続されている。
【００２８】
他の実施形態では、ビット線が奇数ビット線と偶数ビット線に分割されていない。このような構造は一般に、全ビット線構造と呼ばれる。全ビット線構造では、あるブロックの全てのビット線は、読み出し動作とプログラム動作中に同時に選択される。共通のワード線に沿っており、いずれかのビット線に接続されているメモリセルは、同時にプログラムされる。
【００２９】
１つの実施形態では、読み出しおよびプログラミング動作中に４，２５６のメモリセルが同時に選択される。選択されるメモリセルは、同じワード線（例えば、ＷＬ２−ｉ）と、同じ種類のビット線（例えば、偶数ビット線）とを有する。したがって、５３２バイトのデータが同時に読み出し又はプログラムされることが可能である。同時に読み出し又はプログラムされるこれらの５３２バイトのデータは、１つの論理ページを形成する。したがってこの例では、１つのブロックは、少なくとも８つの論理ページを記憶することが可能である。各メモリセルが２ビットのデータ（例えば、マルチステートメモリセル）を記憶する場合、１つのブロックは１６のページを記憶する。他のサイズのブロックおよびページも他の実施形態で使用されてもよい。さらに、図４および図５に示す構造以外の構造を、実施形態として実施することもできる。
【００３０】
読み出し動作と検証動作では、選択されたブロックの選択ゲートを１つ以上の選択電圧に上昇させ、選択されたブロックのうちの選択されていないワード線（例えばＷＬ０、ＷＬ１、ＷＬ３）を読み出しパス電圧（例えば４．５ボルト）に上昇させて、トランジスタをパスゲートとして動作させる。選択されたブロックの選択されたワード線（例えばＷＬ２）は基準電圧に接続されるが、基準電圧のレベルは、読み出し動作と検証動作のそれぞれに対して指定される。これによって、関連するメモリセルの閾値電圧がこのようなレベルより高いか低いかを判定するようにする。例えば、１ビットのメモリセルの読み出し動作では、選択されたワード線ＷＬ２を接地し、これによって、閾値電圧が０Ｖより高いかどうか検出するようにする。１ビットのメモリセルの検証動作では、選択されたワード線ＷＬ２を、例えば０．８ボルトに接続し、これによって、プログラミングが進行するに連れて、閾値電圧が０．８ボルトに到達したかどうか検証されるようにする。読み出しおよび検証中は、ソースとｐウェルは０ボルトにある。選択されたビット線（ＢＬｅ）は、例えば０．７Ｖというレベルにまで予備充電される。閾値電圧が読み出しレベルまたは検証レベルより高ければ、関連のビット線（ＢＬｅ）の電位レベルは高レベルを維持するが、これは、関連のメモリセルが非導電性であるからである。一方で、閾値電圧が読み出しレベルまたは検証レベルより低ければ、関連のビット線（ＢＬｅ）の電位レベルは、例えば０．５ボルト未満という低レベルまで減少するが、これは、関連のメモリセルが導電性であるからである。メモリセルの状態は、ビット線に接続されて、接続された結果としてのこのビット線の電圧を感知するセンスアンプによって検出される。メモリセルがプログラムされたか消去されたかの違いは、正味の負電荷が浮遊ゲートに蓄積されているかどうかで決まる。たとえば、負電荷が浮遊ゲートに蓄積されていれば、閾値電圧は高くなり、トランジスタをエンハンスメントモードで動作可能となる。
【００３１】
一例では、メモリセルをプログラミングするとき、ドレインとｐウェルは０ボルトを受け、制御ゲートは大きさが漸増する一連のプログラミングパルスを受ける。１つの実施形態では、この一連のパルスの大きさは１２〜２４ボルトの範囲である。この一連のパルスの範囲が異なり得る実施形態、例えば、開始レベルが１２ボルトよりも高い形態もある。メモリセルをプログラミングしている間、プログラミングパルス同士間の期間で検証動作を実行する。即ち、並列でプログラムされているセルの集合の各セルのプログラムレベルは、それがプログラムされている状態にとっての検証レベルに到達したか否か、あるいは超えたか否かを判断するために、各プログラミングパルスの間で読み出される。プログラミングを検証する１つの手段は、特殊な比較ポイントでの導通を試験する。十分にプログラムされていると検証されたセル、例えばＮＡＮＤセルは、それらのセルのためのプログラミングプロセスを終了させるために以後のプログラミングパルスに対してビット線電圧が０ＶからＶｄｄ（例えば２．５ボルト）に上げられることによって、ロックアウトされる。いくつかのケースでは、パルスの数は限られており（例えば２０パルス）、既定のメモリセルが最後のパルスによって十分にプログラムされていない場合、エラーが想定される。いくつかの実施例では、メモリセルはプログラムの前に（ブロック内または他のユニット内で）消去される。
【００３２】
図６は、一つの実施形態によるプログラム電圧信号を示している。この信号は、振幅が次第に増加するパルス集合を有している。これらパルスの振幅は、パルスごとに所定のステップサイズだけ増大する。複数ビットのデータを記憶するメモリセルを含む一つの実施形態では、例示のステップサイズは０．２Ｖ（又は０．４Ｖ）である。プログラムパルスに挟まれて検証パルスが存在している。図６の信号は、４つの状態のメモリセルを前提としており、したがって、検証パルスを３つ含んでいる。例えば、プログラミングパルス３３０と３３２の間に、３つの連続した検証パルスが存在する。第１の検証パルス３３４は、０Ｖの検証電圧レベルにあると示されている。第２の検証パルス３３６は、第１の検証パルスに続いており、第２の検証電圧レベルにある。第３の検証パルス３３８は、第２の検証パルス３３６に続いており、第３の検証電圧レベルにある。データを８つの状態で記憶可能なマルチステートのメモリセルでは、７つの比較ポイントにおいて検証動作を実行する必要がある。したがって、７つの検証パルスを連続して、連続した２つのプログラミングパルスの間において７つの検証レベルで７つの検証動作を実行する。この７つの検証動作に基づいて、本システムは、メモリセルの状態を判定することが可能である。検証のための時間的負担を軽減する一つの手段は、より効率的な検証プロセスを用いることであり、これは、例えば、その全体を参照することにより本明細書に援用され、２００２年１２月５日に出願された「Ｓｍａｒｔ  Ｖｅｒｉｆｙ  ｆｏｒ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｍｅｍｏｒｉｅｓ（マルチステートメモリのためのスマート検証）」という名称の米国特許出願第１０／３１４，０５５号と、２００５年１０月２７日に出願された「Ｍｅｔｈｏｄ  ｆｏｒ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  Ｓｍａｒｔ  Ｖｅｒｉｆｙ（スマート検証を用いたマルチステート不揮発性メモリをプログラミングする方法）」という名称の米国特許出願第１１／２６０，６５８号と、２００５年１０月２７日に出願された「Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  Ｓｍａｒｔ  Ｖｅｒｉｆｙ（スマート検証を用いたマルチステート不揮発性メモリをプログラミングする装置）」という名称の米国特許出願第１１／２５９，７９９号に開示されている。
【００３３】
上述した読み出し動作と検証動作は、公知の技術にしたがって実行される。したがって、説明した詳細のうちの多くは、当業者によって変更可能である。
【００３４】
図７は、不揮発性メモリをプログラミングする方法の一つの実施形態を説明するフローチャートである。プログラムの対象となるメモリセルは、ステップ３４０で消去される。ステップ３４０は、プログラム対象のメモリセルより多いメモリセルを（例えばブロック単位又は他の単位で）消去することを含むことができる。ステップ３４２で、ソフトプログラミングを実行して、消去されるメモリセルの消去閾値電圧の分布を狭める。この消去プロセスの結果として、一部のメモリセルは、必要とされるより深い消去状態となる。ソフトプログラミングでは、小さいプログラミングパルスを印加して、消去されるメモリセルの閾値電圧を消去検証レベルに近づけることが可能である。図７のステップ３５０で、「データロード」コマンドがコントローラ３１８から出力されて、コマンド回路３１４に入力されて、データをデータ入／出力バッファ３１２に入力することが可能となる。この入力されたデータは、コマンドとして認識されて、コマンド回路３１４に入力されたコマンドラッチ信号（図示せず）によって状態マシン３１６によってラッチされる。ステップ３５２で、ページアドレスを指定しているアドレスデータが、コントローラ又はホストから行コントローラ又はデコーダ３０６に入力される。この入力されたデータは、ページアドレスとして認識されて、状態マシン３１６を介してラッチされるが、コマンド回路３１４に入力されたアドレスラッチ信号によって影響される。ステップ３５４で、アドレス指定されたページのプログラムデータのページが、プログラミング目的でデータ入／出力バッファ３１２に入力される。一つの実施形態では、例えば、５３２バイトのデータを入力することが可能である。このデータは、選択されたビット線に対する適切なレジスタにラッチされる。一つの実施形態では、このデータはまた、検証動作のために用いられる選択されたビット線に対する第２のレジスタにラッチされる実施形態もある。ステップ３５６で、「プログラム」コマンドが、コントローラから出力されてデータ入／出力バッファ３１２に入力される。このコマンドは、コマンド回路３１４に入力されたコマンドラッチ信号によって状態マシン３１６にラッチされる。
【００３５】
「プログラム」コマンドによって起動されてステップ３５４でラッチされたデータは、適切なワード線に印加された図６の段差付きパルスを用いて状態マシン３１６によって制御される選択されたメモリセル中にプログラムされる。ステップ３５８で、この選択されたワード線に印加されるプログラミングパルスの電圧レベルであるＶｐｇｍは、開始パルス（例えば１２Ｖ）に初期化され、状態マシン３１６によって維持されるプログラムカウンタＰＣは０に初期化される。ステップ３６０で、最初のＶｐｇｍパルスが、選択されたワード線に印加される。特定のデータラッチに論理「０」が記憶されていて、対応するメモリセルをプログラムすべきであることを示していれば、対応するビット線は接地される。他方、特定のラッチに論理「１」が記憶されていて、対応するメモリセルをその現在のデータ状態にとどめるべきであることを示していれば、対応するビット線はＶＤＤに接続されて、プログラミングを禁止する。
【００３６】
ステップ３６２で、選択されたメモリセルの状態が検証される。選択されたセルの閾値目標電圧が適切なレベルに到達していると検出されると、対応するデータラッチに記憶されているデータは論理「１」に変更される。この閾値電圧が適切なレベルに到達していないと検出されると、対応するデータラッチに記憶されているデータは変更されない。このように、対応するデータラッチに論理「１」が記憶されているビット線は、プログラムする必要はない。すべてのデータラッチが論理「１」を記憶していれば、状態マシンは、選択されたすべてのセルがプログラムされていることが分かる。ステップ３６４で、データラッチのすべてが論理「１」を記憶しているかどうかが確認される。そうであれば、プログラミングプロセスは成功裏に完了したことになるが、それは、選択されたすべてのメモリセルがプログラムされ、また、その目標とする状態にあることが検証されたからである。ステップ３６６で、「パス」ステータスが報告される。
【００３７】
ステップ３６４では、データラッチのすべてが論理「１」を記憶している訳ではないと判断された場合、プログラミングプロセスは継続される。ステップ３６８では、プログラムカウンタＰＣを、プログラム制限値と照らし合わせて確認する。プログラム制限値の一例として２０があるが、他の値をさまざまな実施例で用いることが可能である。プログラムカウンタＰＣが２０以上であれば、成功裏にプログラムされなかったビットの数が所定の数以下であるかどうかがステップ３６９で判定される。プログラムが不成功であったビットの数がこの所定の数以下であれば、プログラミングプロセスがパスした旨のフラグが設定されて、パスというステータスがステップ３７１で報告される。成功裏にプログラムされなかったビットは、読み出しプロセス中に誤り訂正によって訂正することが可能である。しかし、プログラムが不成功であったビットの数がこの所定の数より大きければ、プログラミングプロセスはフェイルした旨のフラグが設定されて、フェイルというステータスがステップ３７０で報告される。プログラムカウンタＰＣが２０未満であれば、ステップ３７２で、Ｖｐｇｍをステップサイズだけ増加し、プログラムカウンタＰＣをインクリメントする。ステップ３７２の後で、ステップ３６０にループして戻り、次のＶｐｇｍパルスが印加される。
【００３８】
図７のフローチャートは、二進法ストレージに適用可能なような１パス式プログラミング方法を示している。例えば、マルチレベルストレージに適用可能なような２パス式プログラミング方法では、このフローチャートを一回繰り返すうちに、複数のプログラミングステップ又は検証することが用いられる。ステップ３５８〜３７２は、プログラミング動作がパスするごとに実行される。一回目にパスすると、１つ以上のプログラムパルスが印加され、その結果を検証して、セルが適切な中間状態にあるかどうかを判定する。二回目にパスすると、１つ以上のプログラムパルスが印加され、その結果を検証して、そのセルが適切な最終状態にあるかどうかを判定する。
【００３９】
プログラムプロセスが成功であれば、その終了時には、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布の内部又は消去されたメモリセルの閾値電圧の分布の内部にあるはずである。図８は、各メモリセルが１ビットのデータを記憶する場合の、メモリセルアレイの閾値電圧分布を図示している。図８は、消去されたメモリセルの閾値電圧の第１の分布３８０と、プログラムされたメモリセルの閾値電圧の第２の分布３８２を示している。一つの実施形態では、第１の分布３８０中の閾値電圧レベルは負であり、論理「１」に対応しており、第２の分布３８２中の閾値電圧レベルは正であり、論理「０」に対応している。
【００４０】
図９は、各メモリセルが４つの物理状態にある２ビットのデータを記憶する場合の、メモリセルアレイの閾値電圧分布を図示している。分布３８４は、消去された状態（「１１」を記憶している）にあるセルの閾値電圧の分布を表しており、負の閾値電圧レベルを有している。分布３８６は、第１のプログラム状態にあり、「１０」を記憶しているセルの閾値電圧の分布を表している。分布３８８は、第２のプログラム状態にあり、「００」を記憶しているセルの閾値電圧の分布を表している。分布３９０は、第３のプログラム状態にあり、「０１」を記憶しているセルの閾値電圧の分布を表している。この例では、１つのメモリセルに記憶される２ビットはそれぞれが、互いに異なった論理ページからのものである。すなわち、各メモリセルに記憶される２ビットはそれぞれが、互いに異なった論理ページアドレスを有している。方形の中に表示するビットは、下位ページに対応している。円の中に表示するビットは、上位ページに対応している。一つの実施形態では、論理状態を、グレイコードシーケンスを用いてメモリセルの連続する物理状態に割り当て、これによって、浮遊ゲートの閾値電圧がその最も近い隣接する閾値電圧状態範囲に誤ってシフトしても、１ビットしか影響されないようにしている。信頼性を向上させるため、それぞれの分布を引き締める（分布の狭窄化）ことが望ましいが、これは、引き締まった分布のほうが、読み取りマージン（隣り合った状態の閾値分布同士間の距離）が広くなるからである。
【００４１】
もちろん、メモリを５つ以上の物理状態で動作させた場合、この状態の数に等しいメモリセルの画定された電圧の閾値ウィンドウの内部に多くの閾値電圧分布が存在することになる。さらに、特定のビットパターンを分布または物理状態のそれぞれに割り当てると、互いに異なったビットパターンが割り当てられる。
【００４２】
一つの実施形態では、メモリセルは、ソース線とビット線が浮遊している状態で、ｐウェルを消去電圧（例えば２０Ｖ）にまで昇圧させ、選択されたブロックのワード線には接地電圧すなわち０ボルトを印加することによって消去される。図１０は、消去動作を実行する例示のバイアス条件を示している。静電結合のため、選択されないワード線（例えば、選択されていない、すなわち消去する意図のないブロック中のワード線）、ビット線、選択線および共通のソース線もまた、高い正電位（例えば２０Ｖ）にまで昇圧される。これによって、強力な電場が、選択されたブロックのメモリセルのトンネル酸化物層に印加され、浮遊ゲートの電子が基板に放出されるにつれて、これらの選択されたメモリセルのデータが消去される。消去するとは、メモリセルの浮遊ゲートから電子を転移させることによって、このメモリセルの閾値電圧を低下させることである。浮遊ゲートからｐウェル領域に電子が十分転移されるにつれて、選択されたセルの閾値電圧が負になる。いったんこの閾値電圧が所定の十分に低い値に達すると、このメモリセルは消去されたものとみなすことが可能であり、この消去プロセスは完了した、すなわち成功であったと判断される。したがって、メモリセルを消去するとは、メモリセルの閾値電圧を低下させることであって、これを完全に消去したとか成功裏に消去したことを示唆するものではない。消去動作は、メモリアレイ全体、アレイのうちの１つ以上のブロック、または別のセル単位に対して実行することが可能である。消去電圧信号Ｖｅｒａｓｅは、一般的には、一連の消去電圧パルスとして印加され、消去検証動作は、各パルス同士間で行われる。消去されるセル単位消去電圧パルスが印加されても消去されたと検証されなければ、別の消去電圧パルスをｐウェル領域に印加すればよい。いくつかの実施形態において、この消去電圧のピーク値は、後続のパルスごとに増加される（例えば、１６Ｖから２０Ｖまで１Ｖずつインクリメントされる）。
【００４３】
図１１は、（例えば、図１０のバイアス条件下で）一般的な消去動作に対する消去電圧パルスを１つ印加している間でのＮＡＮＤストリングのさまざまな部分における電圧を示すグラフである。図１１の例は、理想的な場合を図示しており、以下に述べるように、ゲート間での静電電荷結合は無視されている。曲線４１０は、消去電圧信号Ｖｅｒａｓｅを受信するｐウェル領域を示している。この消去電圧パルスによって、ｐウェルは、２０Ｖまで上昇して次に０Ｖに戻る。曲線４１４および４１２は、ストリングのメモリセルの制御ゲート電圧と浮遊ゲート電圧を示している。消去電圧パルスが印加される以前には、浮遊ゲート電圧はメモリセルのプログラム状態によって決まり、一般的には０Ｖ未満である。図１１では、第1の消去電圧パルス以前の浮遊ゲート電圧の値は−１Ｖとなっている。制御ゲート電圧４１４は消去動作全体を通じて０Ｖにとどまり、浮遊ゲート電圧４１２はｐウェル電圧に比例して上昇する。浮遊ゲートは、トンネル誘電体領域の両側でｐウェルに静電結合している。ＮＡＮＤストリングの多くの実施例では、メモリセルの浮遊ゲートとｐウェル領域間での静電結合比は約４０〜５０％である。したがって、浮遊ゲート電圧４１２は、ｐウェル電圧と０．５：１（結合比が５０％の場合）という比で約９Ｖという電圧まで上昇する。その結果発生する消去電位、即ち、このセルの浮遊ゲートとｐウェル領域間の電位を、図１１のグラフの下部に示す。この消去電位は、ｐウェル電圧（Ｖｅｒａｓｅ＝２０Ｖ）と浮遊ゲート電圧（ＶＦＧ＝９Ｖ）との差である。図１１に示すシナリオでは、消去電位は、第1の消去電圧パルスの開始時では約１１Ｖに等しい。ここで、消去電位は、実際の消去電圧パルスの間で変化するが、これは、浮遊ゲートからｐウェルに電子が転移するからである。その結果、消去電圧パルス後に、ｐウェルが０Ｖに復帰したとき、浮遊ゲート電圧は、消去電圧パルスが印加される以前とは異なることになる。一般的には、浮遊ゲート電圧は、第1の消去電圧パルス後では、メモリセルの負の（消去された）閾値電圧に対応して正の値となる。
【００４４】
ＮＡＮＤストリング内での実際の電圧レベルは、ほとんどの場合、図１１の理想的な場合について説明したレベルとは異なる。隣接する浮遊ゲート同士間および選択ゲートと隣接する浮遊ゲート間の静電電荷結合のため、同じ消去バイアス条件下では、同じＮＡＮＤストリングでもメモリセルが異なれば、それが体験する消去電位も異なったものとなる。
【００４５】
図１２は、８個のメモリセルを含むＮＡＮＤストリングの断面図である。実施形態では図１２に８セル式ＮＡＮＤ構造に関して提示しているが、本発明は、これに制限される訳ではない。８より少ない又は多いメモリセル（たとえば、４、１２、１６又はこれ以上のメモリセル）を含む多くのＮＡＮＤ構造にしたがって用いることもできる。図１２に示すように、ＮＡＮＤストリングのメモリセルは、ｐウェル領域５４０中に形成されている。メモリセル（５０２、５０４、５０６、５０８、５１０、５１２、５１４および５１６）のそれぞれが、制御ゲート（５０２ｃ、５０４ｃ、５０６ｃ、５０８ｃ、５１０ｃ、５１２ｃ、５１４ｃおよび５１６ｃ）と浮遊ゲート（５０２ｆ、５０４ｆ、５０６ｆ、５１０ｆ、５１２ｆ、５１４ｆおよび５１６ｆ）を含む積層ゲート構造を含んでいる。これらの浮遊ゲートは、酸化物または他の誘電体複合膜の頂部のｐウェルの表面上に形成される。制御ゲートは、浮遊ゲートの上方にあって、酸化物または他の絶縁性誘電体層によってこれら制御ゲートと浮遊ゲートを互いに分離している。メモリセルの制御ゲートは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６およびＷＬ７に接続されている、又はこれらが形成されている。Ｎ＋拡散領域５４２は隣同士のセル間で共有されており、これで、これらのセルが互いに直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散領域は、各セルのソースとドレインを形成する。Ｎ＋拡散領域５２６はＮＡＮＤストリングのビット線に接続されており、Ｎ＋拡散領域５２８は、複数のＮＡＮＤストリングの共通のソース線に接続されている。選択ゲート５２０および５２２は、メモリセルと同じ構造から形成されているが、ゲート領域は電気的に接続されている。
【００４６】
静電結合のため、消去動作中に高い消去電圧がｐウェルに印加されると、浮遊ゲート５２２および選択ゲート５２０が高い正の電位にまで昇圧される。ｐウェルに印加されるこの消去電圧又はその一部が、ウェル領域から選択ゲートのそれぞれまで結合する。ｐウェル電圧の約９０〜１００％が、多くのＮＡＮＤ構造中の各選択ゲートに結合すると予測することが可能である。したがって、２０Ｖという消去電圧パルスをｐウェルに印加すると、各選択ゲート上の電圧は約１８〜２０Ｖ上昇して１８〜２０Ｖという電圧になる。図１２では、ｐウェル５４０から選択ゲート５２２および５２０への結合を矢印５３０で示している。これほどの程度ではないが、同様の結合効果を、ストリングのメモリセルのそれぞれがまた体験する。メモリセルのｐウェルと浮遊ゲート間の結合は一般的には、４０〜５０％である。各浮遊ゲートもまた、その対応する制御ゲートと、約５０〜６０％で結合する。これより範囲は小さいが、各浮遊ゲートは、隣接する浮遊ゲートおよび制御ゲートと結合する。さまざまな結合をすべて加算すると、合計で１００％になる。ｐウェルから浮遊ゲートへの結合を５０％結合と仮定すると、各メモリセルの浮遊ゲート電圧は、２０Ｖの消去電圧パルスを印加した状態では約１０Ｖに昇圧される。この結合効果を矢印５３２で示す。各メモリセルの浮遊ゲートに結合される電圧が、トンネル酸化物層の両端で発生するＶｅｒａｓｅ電位に影響する。例えば、消去に先立って−１Ｖという浮遊ゲート電圧を有するメモリセルのｐウェルに対して２０Ｖの消去電圧パルスが印加された状態では、約１１Ｖ（２０Ｖ〜９Ｖ）という消去電位が生成される。
【００４７】
ストリングの各メモリセルは、隣接するメモリセルおよび／またはトランジスタからの静電電荷結合をある程度体験する。この結合が、セルの浮遊ゲートの電位に影響を及ぼしかねず、その結果、このセルの消去電位が影響されかねない。ＮＡＮＤストリングの末端のメモリセル（例えば、図１２のメモリセル５０２や５１６）、即ち、ＮＡＮＤストリングの最初のワード線や最後のワード線（末端ワード線）に接続されていて、ＮＡＮＤストリングの選択ゲートに隣接しているメモリセルは、隣接する選択ゲートからの静電電荷結合を体験する。図１２では、メモリセル５０２の選択ゲート５２０から浮遊ゲート５０２ｆへのこの静電結合を矢印５３４で示し、メモリセル５１６の選択ゲート５２２から浮遊ゲート５１６ｆへのこの静電結合を矢印５３８で示している。メモリセル５０２と５１６に結合される電圧のため、これらのセルのトンネル誘電体領域（例えばトンネル酸化物）上に存在する電場が、それぞれの選択ゲート上の電圧値に比例して減少する。
【００４８】
矢印５３８および５３４で表す結合は双方向で発生するが、これは、消去動作中では、選択ゲートも浮遊状態にあるからである。その結果、メモリセル５１６および５０２の浮遊ゲート電圧が、選択ゲート５２２および５２０上の電圧に対して幾分かの影響を及ぼすことになる。しかしながら、浮遊ゲートから選択ゲートへの結合は、ｐウェルから選択ゲートへの結合よりはるかに小さく、したがって、選択ゲート電圧は、ｐウェル電圧によってほとんど完全に決まってしまう。
【００４９】
多くのＮＡＮＤ実施例では、ＮＡＮＤストリングの末端のメモリセルの浮遊ゲートに対する選択ゲートからの静電結合は、約２％から５％台にあると予測してよい。２０Ｖという消去電圧がｐウェル領域に印加されると、各選択ゲートの電圧は、ｐウェルから選択ゲートへの結合が９０％では約１８Ｖ上昇する。次いで、選択ゲートから隣接する浮遊ゲートへの結合が２〜５％であるため、この隣接する浮遊ゲート（例えば５１６ｆおよび５０２ｆ）上の電圧は、約０．４〜１Ｖ上昇する。その結果、ストリングの末端メモリセルのトンネル酸化物の両端の電圧は、図１１に示す理想的な場合の電圧より約０．４〜１Ｖだけ低い。ここで、上述した静電結合は、メモリセルと選択ゲートの物理的寸法と、メモリセルと選択ゲート間の間隔と、トンネル誘電体や、制御ゲートと浮遊ゲート間の誘電体や、選択ゲートとメモリセル間の誘電体などの構成部分を構成する際に用いられる材料の誘電特性とによって大きく変動することがある。たとえば、上述した結合が、上記の２〜５％という範囲より大きくなったり小さくなったりする場合がある。
【００５０】
隣接した浮遊ゲート同士間の結合に加えて、別の要因として、浮遊ゲートと隣接するワード線又は制御ゲートとの間の結合がある。この結合もまた２〜５％台であるが、メモリセルのディメンジョンと形状次第で小さくなったり大きくなったりする。場合によっては、特に選択ゲートと隣接するメモリセル間の物理的距離が２つの内部メモリセル同士間の距離に近似している場合、選択ゲートから隣接する浮遊ゲートへの結合は、隣接する制御ゲート（ワード線）および浮遊ゲートからの結合と同じような範囲になる。しかしながら、消去動作中では、選択ゲートのバイアスが、制御ゲートや浮遊ゲートと比べて異なっているため、末端メモリセルの浮遊ゲート電圧は、内部メモリセルの浮遊ゲート電圧より高い。したがって、以下に説明するように、末端メモリセル消去電位は低くなる。
【００５１】
図１３は、図１０のバイアス条件下での消去動作の場合における、消去電圧パルスを１つ印加している間でのＮＡＮＤストリングの一般的な末端メモリセルのｐウェル電圧４２０、浮遊ゲート電圧４２２および制御ゲート電圧４２４を示している。ｐウェル電圧４２０は、０Ｖから、２０Ｖというピーク値に上昇して次に０Ｖに戻る。制御ゲート電圧４２４は０Ｖにとどまるが、これは、各メモリセルに接続されているワード線には０Ｖが印加されているからである。どのセルの場合もそうであるが、末端メモリセルの浮遊ゲートは、約４０〜５０％台の比でｐウェル領域に静電結合している。ｐウェル領域電圧が２０Ｖまで上昇するにつれて、この静電結合のため、結合が５０％と仮定すると、浮遊ゲート電圧が約１０Ｖ上昇する。末端メモリセルには、自身に結合している隣接する選択ゲートにおける電圧が部分的に印加される。したがって、これらの浮遊ゲート上の電圧は、自身に静電結合しているｐウェル電圧に比例して増加するだけではなく、選択ゲートからの結合比２〜５％によっても増加する。図１３では、選択ゲートからの結合のため、浮遊ゲート電圧がさらに１Ｖ加算されると仮定されている。したがって、浮遊ゲート電圧４２２は、図１１に示す理想的な場合の９Ｖという最大値とは対照的に消去電圧パルスの開始時に１０Ｖという最大値にまで上昇する。末端メモリセルのトンネル誘電体領域の両端での消去電位を、図１３のグラフの下部に示す。消去電圧パルスの開始時での消去電位は約１０Ｖ、すなわち、理想的な場合での１１Ｖという消去電位より約１Ｖ低い。
【００５２】
ＮＡＮＤストリングのメモリセルで選択ゲートに隣接していないメモリセル（すなわち、ＮＡＮＤストリングの末端メモリセル以外のすべてのセル）を、本明細書では、このストリングの内部メモリセルと呼ぶ。図１２で、ＮＡＮＤストリングの内部メモリセルは、メモリセル５０４、５０６、５０８、５１０、５１２、および５１４である。内部メモリセルは隣接する浮遊ゲートからの静電結合を受け、このため、その消去電位（以下に説明する）が減少するとはいえ、その程度は、末端メモリセルより小さい。したがって、内部メモリセルは、以前に説明した理想的な場合と実質的に同じように動作し、その消去電位は約１１Ｖとなる（消去電圧パルス以前において、セルがプログラムされた状態にあって、その浮遊ゲート電圧が約−１Ｖであったと仮定する）。内部メモリセルと比較して末端メモリセルのトンネル酸化物層の両端の電位が低いため、末端メモリセルはより遅く消去され、したがって、１つ以上の消去電圧パルスを印加された後でも内部メモリセルほどには深く消去されていない（その浮遊ゲートから転送される電子が少ない）。
【００５３】
ＮＡＮＤストリングのメモリセルは、浮遊ゲート上の正味の正電荷が所定のレベル（所定のレベルより下の閾値電圧）を上回ったときに消去されたものと検証される。末端メモリセルの浮遊ゲートにはさらなる結合があるので、これらの末端メモリセルを十分に消去するために、消去動作全体の時間が増大する。ＮＡＮＤストリングの内部メモリセルは、Ｎ個の消去電圧パルスが印加された後では十分に消去されるが、その末端メモリセルは、Ｎ＋１つ以上の消去電圧パルスが印加されるまでは十分に消去されることはない。
【００５４】
図１２は、ＮＡＮＤストリングのそれぞれのメモリセルの浮遊ゲート同士間でのさらなる静電結合を矢印５３６で示している。たとえば、ＷＬ０とＷＬ１の上の互いに隣接する浮遊ゲート同士間の結合は２〜５％台であるが、これらメモリセルの寸法と形状次第でこれ以下やこれ以上となったりする。その結果、メモリセル５１６の浮遊ゲート上に存在する電圧が、メモリセル５１４の浮遊ゲート上の電圧に影響し、また同様に、メモリセル５１４の浮遊ゲート上に存在する電圧が、メモリセル５１６の浮遊ゲート上の電圧に影響する。同様の結合が、ＷＬ２に接続されているメモリセル５１４と５１２の浮遊ゲート同士間に存在し、さらにＷＬ３、ＷＬ４、．．．と続く。この結合は、矢印５３６の頭が二重になっていることで示すように双方向に存在する。これらの結合効果による影響は、ＮＡＮＤストリングすべてのメモリセル同士間にさまざまなレベルで存在するが、結合による影響力は、末端メモリセルに対する影響力より小さい。これは、隣接する制御ゲートと浮遊ゲート間のバイアス電圧が、選択ゲート上でのバイアス条件とは異なるからである。消去電圧パルスが存在している間、各浮遊ゲートの電圧は、選択ゲートに存在する電圧よりかなり低い。したがって、個々のメモリセルの浮遊ゲート同士間での結合による各浮遊ゲート中に誘導される電圧の量は、隣接する選択ゲート同士間での結合による末端メモリセルの浮遊ゲート中に誘導される電圧の値より小さいものとなる。それにもかかわらず、ＮＡＮＤストリングのそれぞれのメモリセルでは、その浮遊ゲートに存在する正味の電荷の違いはわずかであり、このような結合による消去特性の違いはそれに応じたものであると期待することが可能である。
【００５５】
図１４Ａは、データが目盛りアレイに書き込まれた後における、４つの状態、すなわち４レベルの目盛りデバイスの消去された場合（Ｅ）とプログラムされた場合（Ａ、Ｂ、Ｃ）の閾値電圧ＶＴの分布を示している。図１４Ｂは、消去動作が完了した後における、同じ４つの状態のメモリデバイスを示している。内部ワード線のメモリセルと末端ワード線のメモリセルの閾値電圧分布を別々に示してある。分布４３０は、分布４３２で示される末端ワード線より深く消去される内部ワード線の閾値電圧分布を示す。一部のＮＡＮＤメモリデバイスの実施例では、内部メモリセルは末端メモリセルより約０．５〜１Ｖ深く消去されるが、それは、選択ゲートからの静電電荷結合があるからである。内部ワード線と末端ワード線双方のメモリセルは一般に、必要以上に深く消去される。メモリセルのすべて又はほとんどが、多数の書き込み／消去サイクルの後で１つの消去電圧パルスで消去されることを伴うために、最初の消去電圧パルスの選択されたサイズは一般的には、１つのパルスにおける未使用デバイス（あまり多数の書き込み／消去サイクルを体験していないデバイス）のすべてのセルを消去するのに必要とされるサイズより大きい。したがって、消去動作を体験した後では、未使用メモリデバイスの閾値電圧分布は、図１４Ｂに示すようなものとなる。
【００５６】
多くのメモリセルの消去検証をＮＡＮＤストリングレベル又はこれより高いレベル（例えば、ブロック単位または他のストリング単位）で実行すると、メモリセル間で消去時間や消去動作がばらばらであるため、メモリセルのうちの一部が過剰負担や過剰消去に曝されることになりかねない。例えば、ＮＡＮＤストリングの末端メモリセルを十分に消去しようとすると、その一方で、このストリングの内部メモリセルが過剰消去されたりする。前に述べたように、内部メモリセルは末端メモリセルより早く消去される。ＮＡＮＤストリングレベルで検証すると、当該ストリングは、各メモリセルがすべて消去されるまで、そのｐウェルに消去電圧パルスを受け続けることになる。したがって、より低い消去電圧パルスを印加された後では、末端メモリセルより十分消去されるとはいえ、内部メモリセルは、ストリングの各メモリセルが消去されたものと検証されるまで追加の消去電圧パルスを受けることになる。
【００５７】
過剰消去のため、内部メモリセルには必要以上に大きな負担がかかる。末端メモリセルの消去時間が遅いために内部メモリセルが過剰消去され、内部メモリセルと不揮発性メモリシステム全体の寿命期間が短縮化される。当該分野で理解されるように、トランジスタのトンネル酸化物層の両端に大きい電位が印加されると、酸化物材料に負担がかかる。トンネル酸化物層の両端に十分に大きい電位が印加されたり、より低い電位が何回も印加されたりすると最後には、酸化物層が絶縁破壊しかねない。
【００５８】
メモリセル間で消去特性がばらばらであるため、消去動作時間も増大しかねないが、それは、消去された後でメモリセルの閾値電圧を変化させるための追加の動作が実行されるからである。フラッシュメモリセルを消去するとき、その目標は、消去されたすべてのセルが負の閾値電圧を有し、その負の閾値電圧が所定の範囲内にあることである。しかしながら、図示するように、消去プロセスの結果、一部のセルの負の閾値電圧が、この所定範囲未満となることがある。閾値電圧が低くなり過ぎたメモリセルは、正しくプログラムされなかったり、（例えば、プログラム外乱の発生確率を増加させることによって）他のセルを正しくプログラムさせなかったりする。このように、過剰消去されたデバイスは、ソフトプログラミングと呼ばれる事象をしばしば経験する。この所定範囲内のかなり下方の閾値電圧値を有するメモリセルは、この閾値電圧が所定範囲内にまで上昇するように、少量のプログラミングを受ける。通常ソフトプログラミングは消去動作の一部であるとみなされるため、このソフトプログラムプロセスでは追加の動作を実行する必要があり、消去時間が増大するためメモリの性能が劣化する。
【００５９】
一つの実施形態によれば、ＮＡＮＤストリングなどのメモリセルの集合は、互いに異なったバイアス条件下にある離散間隔でこのメモリセルの集合に消去電圧を印加することによって消去される。それぞれの間隔に対して用いられるバイアス条件は、ストリングのそれぞれのメモリセルの消去速度の差を減少させるもしくは除去するように選ばれる。
【００６０】
共通のＮＡＮＤストリングのメモリセルの消去速度がばらばらになる根本的な原因は、このストリングの特定のメモリセルに隣接するトランジスタのバイアス条件が互いに異なることである。前に述べた末端メモリセルを考えてみよう。ストリングのドレイン側の選択ゲートとソース側の選択ゲートに対するそれぞれの選択ゲート線は末端メモリセルに隣接しており、消去電圧が印加されている間は浮遊状態にある。これとは対照的に、このストリングにおけるメモリセルのそれぞれに接続されているワード線は０Ｖにあり、これで、対応する浮遊ゲートから電子を引き出すための必要な電位を発生させる。末端メモリセルはそれぞれが、浮遊状態にあるトランジスタを一つその隣に有しており、一方、これら以外のメモリセルはそれぞれが自身の両隣に、０Ｖにあるトランジスタ（隣接したメモリセル）を有しているため、末端メモリセルに対する消去電位は、すでに述べた静電結合効果によって、これ以外のメモリセルの消去電位より低い。
【００６１】
消去中でのこの独特のバイアス状況に起因するばらばらの消去特性は、セルを消去するときに各メモリセルの隣接するトランジスタに対して同様のバイアス条件を提供することによって軽減もしくは除去することが可能である。ストリングのメモリセルのそれぞれが、消去動作時にその隣接するトランジスタが同じバイアス値にあれば、これらのセルはそれぞれが、より均一な消去特性を呈するはずである。これらセルはそれぞれが、その隣接するトランジスタから同様の静電結合効果を体験することになるが、これは、すべてのセルを同時に消去する前述の技術に起因する結合効果が互いに異なる現象とは反対である。さまざまなメモリセルの消去特性は、消去中に各メモリセルがその隣接するセルから受ける電荷結合の分量をほぼ等しくなるように促進することによって、効果的に正規化される。この結果、ストリングの各メモリセルの消去電位が同様の値となり、消去電圧を印加されたときに、同様の電荷量が各セルから転移されることになる。
【００６２】
一つの実施形態では、ＮＡＮＤストリングのメモリセルが、離散間隔で消去されるセルの論理グループに分割される。それぞれの間隔でこのストリングに印加されるバイアス条件は互いに異なっており、これで、個々のセルの消去特性が正規化可能なものとされるようになっている。例えば、セルの第１の部分集合は、第１の間隔で消去することが可能である。セルの第１の部分集合内の１つ以上のセルに隣接するトランジスタはそれぞれ、第１の間隔では同じバイアスを受け、これによって、このストリング内の結合シナリオが互いに類似したものとなるようにする。その結果、第１の部分集合内の各セルで消去速度が同じようなものとなる。２回目の間隔では、セルの第２の部分集合を消去することが可能である。第２の部分集合内の１つ以上のセルに隣接するトランジスタはそれぞれ、１回目の間隔で第１の部分集合内の１つ以上のセルに隣接するトランジスタと同じバイアスを受ける。これによって、第２の部分集合内のセル同士間、第１の部分集合内のセル同士間、および第１の部分集合と第２の部分集合内のセル同士間での消去速度がより一致しやすくなる。
【００６３】
一つの実施形態では、消去されているメモリセルに隣接するトランジスタはそれぞれが、同じバイアスを受けることはないが、それでも、消去されている各メモリに対する正味のバイアス、すなわち、結合効果は等しいものとなる。例えば、消去されている各メモリセルでは、その第１の隣接トランジスタが第１のバイアスを受け、第２の隣接トランジスタが第２のバイアスを受けている。消去動作を受けるときに、各メモリセルの両隣のセルがこのようにバイアスされると、それぞれ個々のセルの両隣のセルが違うようにバイアスされているにもかかわらず、消去される各セルに対する正味のバイアス、すなわち、結合効果は同じものとなる。重要な特徴は、各メモリセルに対して、そのすぐ隣のトランジスタが、ストリングのセル同士で比較してほぼ同じような正味のバイアス、すなわち、結合効果が、消去されるメモリセルに対して発生するようにバイアスされるという点にある。
【００６４】
一つの実施形態では、集合のうちのメモリセルの第１のグループが消去目的でバイアスされ、集合のうちのメモリセルの第２のグループが消去抑止目的でバイアスされた状態で、メモリセルで構成されるＮＡＮＤストリングのウェル領域に消去電圧パルスを印加することが可能である。次に、第２のグループが消去目的でバイアスされ、第１のグループが消去抑止目的でバイアスされた状態で、第２の消去電圧パルスを印加することが可能である。第１のグループと第２のグループは、第１のパルスの間で第１の部分集合の各メモリセルのトンネル誘電体領域の両端に生じる消去電位がほぼ等しくなるように、また、第２のパルスの間は第２の部分集合の各メモリセルのトンネル誘電体領域の両端に生じる消去電位がほぼ等しくなるように、さらに、第１のパルスの間での第１の部分集合のセルに対する消去電位が、第２のパルスの間での第２の部分集合のセルに対する消去電位とほぼ同じとなるように、選択される。
【００６５】
図１５は、一つの実施形態による、消去動作中での不揮発性記憶素子のＮＡＮＤストリングに対するバイアス条件を示す表である。図１５では、バイアス条件の１つの集合を示している。これ以外のバイアス条件を用いることも可能であるし、セルを別様にグループ分けすることも可能である。このＮＡＮＤストリングを形成するメモリセルの集合は、離散間隔で消去される個々のメモリセルの部分集合に分割される。ストリングのメモリセルに接続しているワード線は、これらメモリセルの部分集合に対応する部分集合に分割される。ワード線ＷＬ０〜ＷＬｎは、メモリセルの第１の部分集合に接続するワード線の第１の部分集合（部分集合Ａ）と、メモリセルの第２の部分集合に接続するワード線の第２の部分集合（部分集合Ｂ）に分割される。図１５を説明するときには、説明を簡潔にするため、１つのＮＡＮＤストリングを参照するが、一般的なＮＡＮＤフラッシュメモリの実施例では、各ワード線は、２つ以上のＮＡＮＤストリングからの１つのメモリセル（例えば、図５に示すようにメモリセルのブロック中の各ＮＡＮＤストリングからの１つのメモリセル）に接続していることが理解されるであろう。したがって、説明する動作は、多くのＮＡＮＤストリングに対して並行に発生することが可能である。
【００６６】
ワード線の第１の部分集合には、ワード線ＷＬ０と、ＮＡＮＤストリングに対するソース側選択ゲート線ＳＧＳに隣接するワード線と、ストリングのソース側からストリングのドレイン側に進む方向においてＷＬ０に続く１つおきのワード線とが含まれる。１つおきのワード線とは、現在のワード線に隣接するワード線をスキップして、このスキップされたワード線に隣接する後続のワード線を選択して、ワード線集合内を、ＷＬ０から順に進んでいった場合に遭遇するワード線のことである。図１５の例では、ワード線の第１の部分集合である部分集合Ａには、ＷＬ０、ＷＬ２、ＷＬ４、．．．、ＷＬｎ−１が含まれる。ワード線の第２の部分集合には、ワード線ＷＬ１、ワード線ＷＬ０に隣接したワード線および、これ以降、ストリングのソース側からストリングのドレイン側に進んで集合内の１つおきのワード線が含まれる。図１５の例では、ワード線の第２の部分集合である部分集合Ｂには、ＷＬ１、ＷＬ３、ＷＬ５、．．．、ＷＬｎが含まれる。１つ以上のＮＡＮＤストリングに接続されていて、ソース側選択ゲートに隣接する第１のワード線ＷＬ０を含むワード線集合の場合、ワード線の第１の部分集合は、ワード線シーケンスＷＬ２ｉ（ｉは整数に相当する）で定義することが可能である。すると、ワード線の第２の部分集合は、ワード線シーケンスＷＬ２ｉ＋１（ｉは整数に相当する）で定義することが可能である。
【００６７】
ワード線の部分集合のうちの１つの部分集合に直接対応するメモリセルの部分集合はそれぞれ、消去動作中の互いに異なった時点で互いに別々に消去される。欄４４０は、部分集合Ａのメモリセルが消去される第１の消去部分動作に対するバイアス条件を示している。欄４４２は、部分集合Ｂのメモリセルが消去される第２の消去部分動作に対するバイアス条件を示している。欄４４０のバイアス条件は、第１の間隔で適用されて、部分集合Ｂのメモリセルが消去されるのを抑止した状態で部分集合Ａのメモリセルを消去可能とする。この第１の間隔では、部分集合Ａの各ワード線には０Ｖが印加され、部分集合Ｂの各ワード線は浮遊状態に置かれる。ＮＡＮＤストリングのｐウェル領域には消去電圧パルスが印加されるため、部分集合Ａ内の各メモリセルのトンネル誘電体領域の両端には大きな電位が生じて、これらのセルの浮遊ゲートからは電子が引き出される。部分集合Ｂ内のワード線が浮遊電位にあるため、これらのワード線は、消去電圧パルスに比例して昇圧され、これで、部分集合Ｂ内のメモリセルのトンネル誘電体領域の両端に大きい電位が生じることが抑止される。
【００６８】
欄４４２内のバイアス条件は、第２の間隔で適用されて、部分集合Ａのメモリセルが消去されるのを抑止した状態で部分集合Ｂのメモリセルを消去可能とする。部分集合Ｂの各ワード線には０Ｖが印加され、部分集合Ａの各ワード線は浮遊状態に置かれる。このようなバイアス条件下でｐウェル領域に消去電圧パルスが印加されると、部分集合Ｂ内の各メモリセルのトンネル誘電体領域の両端に大きい電位が生じ、一方、部分集合Ａ中の各メモリセルのトンネル誘電体領域の両端に大きい電位が生じないように抑止される。したがって、この第２の部分動作においては、部分集合Ｂの中のメモリセルからは電子が引き出されるが、部分集合Ａ中のメモリセルからは引き出されない。
【００６９】
図１５の部分動作方式を用いると、各メモリセルは、それが消去されるときには、その隣接するトランジスタも同じようにバイアスされる。欄４４０で示される第１の消去部分動作の間、部分集合Ａの各メモリセルは、消去電圧パルスが印加されるときには、そのすぐ両隣のトランジスタが浮遊電位となる。同様に、欄４４２で示される第２の消去部分動作の間、部分集合Ｂの各メモリセルは、消去電圧パルスが印加されるときには、そのすぐ両隣のトランジスタが浮遊電位となる。ＷＬ０（部分集合Ａ）およびＷＬｎ（部分集合Ｂ）の末端メモリセルでさえ、その両隣のトランジスタが同じ電位となる。ソース選択ゲート線とワード線ＷＬ１は、ＷＬ０のメモリセルを消去しているときには、双方とも浮遊状態にある。ドレイン選択ゲート線およびワード線ＷＬｎ−１は、ＷＬｎのメモリセルを消去しているときには、双方とも浮遊状態にある。すべてのメモリセルは、それが消去されるときには、その隣接するトランジスタが同じようにバイアスされるため、隣接するトランジスタからの静電結合に起因するいかなる消去電位変動も、ストリングのどのメモリセルの場合も同様であるはずである。その結果、ストリング内の各メモリセルが、従来式の消去動作中での各メモリセルの消去速度と比較して、より一致した消去速度を呈することになる。
【００７０】
したがって、末端メモリセルは、従来式の消去動作中ではしばしば発生するように、内部メモリセルと比較してより遅い速度では消去されない。末端メモリセルのこの固有の消去特性は、ストリングのすべてのメモリセルが、消去されるときにそれに隣接するトランジスタが同じようにバイアスされることを保証することによって軽減もしくは解消される。図１５の実施形態では、このことは、消去されるよう選択されたすべてのメモリセルに隣接するトランジスタを、これらの選択されたメモリセルを消去するときに、強制的に浮遊電位とすることによって達成される。部分集合Ａを消去可能とするときは、消去電圧パルスが印加されている間、部分集合Ａ内の各メモリセルの２つの両隣のトランジスタはそれぞれが浮遊電位にバイアスされる。部分集合Ｂを消去可能とするときは、消去電圧が印加されている間、部分集合Ｂ内の各メモリセルの２つの両隣のトランジスタは浮遊電位にバイアスされる。すべてのメモリセルは、消去されているときには、その隣接するトランジスタが同じにバイアスされるため、すべてのメモリセルが同様の消去速度を示すことになる。
【００７１】
図１６Ａ〜図１６Ｈは、図１５の技術とバイアス条件による消去動作中でのＮＡＮＤストリングのさまざまな部分での電圧を示している。図１６Ａは、部分集合Ａのセルを消去するための欄４４０のバイアス条件下で印加された第１の消去電圧パルスの間と、部分集合Ｂのセルを消去するための欄４４２のバイアス条件下で印加された第２の消去電圧パルスの間における消去電圧信号を示している。
【００７２】
図１６Ｂは、第１の消去電圧パルス印加間にピーク値２０Ｖまで上昇し、次に下がって０Ｖにまで戻り、次いで第２の消去電圧パルス印加間に再度ピーク値２０Ｖまで上昇するｐウェル電圧を示している。第１の消去電圧パルスは、欄４４０のバイアス条件が部分集合Ａのメモリセルを消去するために適用される時間間隔で印加され、第２の消去電圧パルスは、欄４４２のバイアス条件が部分集合Ｂのメモリセルを消去するために適用される間隔に印加される。
【００７３】
図１６Ｃと１６Ｆは、それぞれ、部分集合Ａと部分集合Ｂのワード線に印加される電圧信号、すなわち条件を示している。図１６Ｄは、部分集合Ａ内のメモリセルに対する、結果として生じる制御ゲート電圧を示している。図１６Ｅは、部分集合Ａ内のメモリセルに対する、結果として生じる浮遊ゲート電圧を示している。図１６Ｇは、部分集合Ｂ内のメモリセルに対する、結果として生じる制御ゲート電圧を示している。図１６Ｈは、部分集合Ｂ内のメモリセルに対する、結果として生じる浮遊ゲート電圧を示している。
【００７４】
時点ｔ１で、第１の消去電圧パルスが印加されて、ＮＡＮＤストリングに対するｐウェル電圧がそれにしたがって上昇し始める。図１６Ｃに示すように、部分集合Ａのワード線に対しては、０Ｖが印加される。したがって、図１６Ｄに示すように、部分集合Ａ内の各メモリセルの制御ゲートは０Ｖのままである。図１６Ｆに示すように、時点ｔ１では、部分集合Ｂのワード線は浮遊状態にあり、これで、部分集合Ｂのメモリセルが消去されるのを抑止する。部分集合Ａのワード線が０Ｖであるため、部分集合Ａ内のメモリセルの浮遊ゲート電圧（図１６Ｄ）は、ｐウェル領域に対する結合比にしたがって上昇する。図１６Ｅに示す例示のメモリセルの場合、浮遊ゲート電圧は、第１の消去電圧パルスが印加される以前には−１Ｖにあると仮定し、浮遊ゲートとｐウェル間の結合比は約５０％であると仮定する。したがって、ｐウェル電圧が２０Ｖ上昇すると、これに応じて、浮遊ゲート電圧は約１０Ｖ上昇する。ｐウェル電圧に応じて１０Ｖ上昇することに加えて、浮遊ゲート電圧は、浮遊状態にあるその隣接するトランジスタからの静電結合効果のためにさらに約２Ｖ上昇する。したがって、浮遊ゲート電圧は、消去電圧パルスの印加開始時には、ピーク値１１Ｖにまで上昇する。
【００７５】
欄４４０のバイアス条件下では、部分集合Ａの各メモリセルは、ＮＡＮＤストリングのその両隣のトランジスタが、消去電圧パルスが印加されている間では浮遊状態にある。たとえば、ＷＬ０に接続されているメモリセルには、その隣接するトランジスタとして、ＷＬ１のソース側選択ゲートとメモリセルとが含まれる。これらトランジスタはそれぞれが、浮遊状態にある。前に述べたように、消去電圧が印加されると、ｐウェル電圧の約９０〜１００％が浮遊している選択ゲートに結合する。ｐウェル電圧の９０％が選択ゲートに結合するという仮定を継続すれば、消去電圧パルスが印加されると、約１８Ｖが選択ゲートに結合することになる。さらに、選択ゲートとその隣接するトランジスタ間での結合比が約５％であると仮定すると、ＷＬ０のメモリセルの浮遊ゲートに対しては約１Ｖが結合することになる。消去電圧パルスが印加されると、ＷＬ１でのメモリセルとＷＬ２でのメモリセル間でも同様の結合が発生する。ＷＬ１のメモリセルは浮遊状態になるため、ｐウェルからそれに対して約１Ｖが結合し、ＷＬ０でのメモリセルに対しては約１８Ｖが結合することになる。その結果、ＷＬ０でのメモリセルの浮遊ゲート電圧は、その隣接するトランジスタからの静電結合のため、さらに２Ｖ上昇することになる。
【００７６】
両隣のトランジスタを強制的に浮遊状態とすることによって、消去されているメモリセルの浮遊ゲートでの電圧上昇は、従来の消去動作で浮遊選択ゲートによって末端メモリセルで引き起こされる電圧上昇の約２倍となる。しかしながら、図１５および図１６に示す実施形態によれば、浮遊ゲート電圧が２Ｖ上昇する現象は、部分集合Ａ内のすべてのメモリセルにわたって同一であるが、これはこれらメモリセルのそれぞれの両隣のトランジスタは、消去電圧パルスを印加されると浮遊状態になるからである。例えば、ＷＬ２でのメモリセル（部分集合Ａでも）では、その浮遊ゲート電圧は、ワード線ＷＬ１およびＷＬ３でのメモリセルの浮遊ゲートと自身との間の静電結合のために２Ｖ上昇することになる。部分集合Ａ中の各メモリセルに対する結果として生じる消去電位は約９Ｖであるが、これは、ｐウェル電圧（２０Ｖ）と消去電圧パルス印加中における、部分集合Ａのメモリセルの浮遊ゲートでの電圧（１１Ｖ）との間の差に等しい。浮遊ゲートの開始電圧を−１Ｖと仮定すると、パルスを印加したときの浮遊ゲート電圧は、開始浮遊ゲート電圧（−１Ｖ）と、ｐウェルとの静電結合による浮遊ゲート電圧の上昇分（１０Ｖ）と、隣接するトランジスタとの結合に起因する電圧（この場合、各隣接トランジスタによる１Ｖを含む）との合計に等しい。このように、消去電位は、部分集合Ａ中のすべてのメモリセルに対して約９Ｖ（２０Ｖ−（−１Ｖ＋１０Ｖ＋２Ｖ）に等しい。開始浮遊ゲート電圧が−１Ｖから始まるメモリセルの場合、１つの消去電圧パルス印加後の、結果として生じる浮遊ゲート電圧は、時点ｔ３で示すように約１Ｖである。これ以外にも、消去動作開始時にどの状態にあるかに依存する浮遊ゲート電圧から開始されるメモリセルがある。
【００７７】
時点ｔ１とｔ３間では、部分集合Ｂ中のメモリセルは消去が抑止されているが、それは、それらに対応するワード線に浮遊条件が提供されるからである。図１６Ｆに示すように、部分集合Ｂ中の各メモリセルのワード線は、消去電圧パルスの印加が開始される時点ｔ１では浮遊状態になる。部分集合Ｂ中のワード線が浮遊状態にあるため、部分集合Ｂ内のメモリセルの制御ゲートの電圧は、ｐウェル領域に対して強く結合される。このように、部分集合Ｂ内の各メモリセルの制御ゲート電圧は、静電結合のため、ｐウェル電圧の後を追うことになる。図１６の結合比を１００％と仮定すると、部分集合Ｂ内のメモリセルの制御ゲートは、ｐウェル電圧と１：１の比で上昇して、図１６Ｇに示すように約２０Ｖになる。一方、これらのセルの浮遊ゲートは、これよりはるかにｐウェル領域に静電結合されるようになる。これら各メモリセルの制御ゲート電圧は、ｐウェル電圧に正比例して（約９０〜１００％の比で）上昇する。図１６Ｈの例を参照にして示すメモリセルの浮遊ゲート電圧は、消去動作以前では約−１Ｖである。したがって、それは、消去電圧パルス印加中にピーク値１９Ｖにまで上昇してから、時点ｔ３で降下して−１Ｖに戻る。
【００７８】
時点ｔ４で、図１５の欄４４２のバイアス条件を利用して、部分集合Ｂ中のメモリセルは第２の消去電圧パルスを印加されて消去され、一方、部分集合Ａ内のメモリセルは、消去を抑止される。時点ｔ４で、第２の消去電圧パルスがストリングに印加される。この第２の消去電圧パルスが印加される以前または印加されると、部分集合Ａ内のメモリセルのワード線が浮遊状態になって、部分集合Ａのメモリセルの消去を抑止する。対応するワード線が浮遊状態にあるため、部分集合Ａ中の各メモリセルの制御ゲートは、図１６Ｄに示すように、ｐウェル電圧とほぼ１：１の比で上昇して約２０Ｖになる。各メモリセルの浮遊ゲート電圧もまた、ｐウェルに強く静電結合されて、ｐウェルのそれとほとんど１：１の比で上昇する。図１６Ｅに示す例示のメモリセルの浮遊ゲート電圧が第１の消去電圧パルスの後では＋１Ｖであったので、消去電圧とｐウェルとが２０Ｖに上昇するにつれて、ピーク値２１Ｖにまで上昇する。このように、メモリセルは消去が抑止されるが、それは、大きい消去電位が生じないからである。
【００７９】
部分集合Ｂ内の各メモリセルに対するワード線は、時点ｔ３からｔ６までの間は０Ｖにとどまり、これで、自身に接続されているメモリセルを消去しやすくしている。ワード線が０Ｖにあるため、個々のメモリセルの制御ゲート電圧は、０Ｖにとどまる。浮遊ゲート電圧は−１Ｖから始まって、約０．５：１の比で消去電圧パルスに比例して上昇する。図１６Ｈの例示のメモリセルは−１Ｖから始まるため、その浮遊ゲート電圧はピーク値１１Ｖまで上昇する。この浮遊ゲート電圧が１１Ｖまで上昇するのは、ｐウェルからの結合によってこの電圧を−１Ｖから約９Ｖまで上昇させるからである。セルの浮遊ゲートと２つのその両隣のセルとの静電結合によって、浮遊ゲート電圧がさらに２Ｖ上昇してピーク値１１Ｖになる。このように、消去電位は、部分集合Ａ中のセルのそれと同じ（９Ｖ）になる。この消去電位は、２０Ｖというｐウェル電圧と、約１１Ｖまで図示されていた浮遊ゲート電圧との差に等しい。
【００８０】
図１７は、一つの実施形態によるメモリセルストリングを消去する方法のフローチャートである。このストリングのビット線、ソース線、ソース選択ゲート線およびドレイン選択ゲート線が、ステップ４５２で浮遊状態にされる。ステップ４５４でストリングのメモリセルの第１の部分集合に０Ｖが印加されて、これらのメモリセルの消去を可能とする。メモリセルの第２の部分集合をステップ４５６で浮遊状態にして、これらのメモリセルの消去を抑止する。ステップ４５８で、このメモリセルストリングに、消去電圧パルスを印加する。この消去電圧パルスをｐウェル領域に印加すると、メモリセルの第１の部分集合のトンネル誘電体領域の両端に大きい消去電位を生じさせることが可能である。メモリセルの第２の部分集合の浮遊ゲートは、この消去電圧とほぼ１：１の比で上昇し、したがって、ステップ４５８では消去されないことになる。
【００８１】
ステップ４６０で、メモリセルの第２の部分集合に０Ｖが印加されて、これらのメモリセルの消去を可能とする。メモリセルの第１の部分集合がステップ４６２で浮遊状態にされて、これらのメモリセルの消去が抑止される。ステップ４６４で、メモリセルのストリングに消去電圧パルスを印加する。この消去電圧パルスによって、メモリセルの第２の部分集合には大きい消去電位が生じるが、メモリセルの第２の部分集合には生じない。図示したように、部分集合Ａの各メモリセルは、消去可能状態で消去電圧パルスを印加されると、その両隣のトランジスタが同じ電位になる、すなわち浮遊状態になる。同様に、部分集合Ｂの各メモリセルは、消去可能状態で消去電圧パルスを印加されると、その両隣のトランジスタが同じ浮遊電位になる。このように、各部分集合内のメモリセルと各部分集合同士間のメモリセルは、同じような消去特性を示すはずである。
【００８２】
ステップ４６６で、メモリセルのストリングが、消去状態にあるかどうかが検証される。ステップ４６８で判定されたようにストリングがすべて消去されると、消去動作に対するパスステータスがステップ４７０で報告される。すべてのストリングが消去された訳ではない場合、検証カウンタＶＣが最大値（たとえば８）に到達したかどうかが判定される。さまざまな最大値をさまざまな実施形態で用いることが可能である。検証カウンタがこの最大値に到達していなければ、それはステップ４７４でインクリメントされ、消去電圧Ｖｅｒａｓｅがステップサイズだけ増加される。次に、消去動作はステップ４５２に続く。
【００８３】
この検証カウンタがこの最大値に到達していれば、最小数のストリングが消去されているかどうかがステップ４７６で判定される。消去されていれば、消去動作に対するパスがステップ４７０で報告される。消去が不成功であったストリングは、たとえば、誤り訂正符号を用いて管理することが可能である。最小数のストリングも消去されていなければ、消去動作に対するフェイルがステップ４７８で報告される。
【００８４】
図１８Ａ〜図１８Ｄに、本書に開示する技術の実施形態にしたがって消去されたメモリセルのグループに対する閾値電圧分布を示す。このグループには、１つまたは複数のＮＡＮＤストリングが含まれる。図１８Ａは、データがアレイ中に書き込まれた後での、４レベル式ＮＡＮＤフラッシュメモリセルのグループに対する消去済み閾値電圧分布５５２と、プログラム済み閾値電圧分布５５４、５５６および５５８とを示している。図１８Ａのこれら分布には、消去される以前の双方のＮＡＮＤストリング部分集合のメモリセルが含まれる。図１８Ｂは、メモリセルの第１の部分集合を消去可能とし、メモリセルの第２の部分集合を消去抑止した状態でメモリセルグループに消去電圧パルスを印加した後でのこのグループの分布を示している。図１８Ｂのこれら分布には、図１７のステップ４５８の完了に対応し、また、図１５の欄４４０（又は以下に説明する図２１の欄６５０）のバイアス条件下での消去電圧パルスの印加にも対応している。図１８Ｂに示すように、プログラム済み閾値電圧分布５５４、５５６および５５８中のセルの数は、第１の部分集合が消去された後では減少している。この時点では、これらの分布は、第１の部分集合が消去されているため、第２の部分集合のセルしか含んでいない。もはや分布５５４、５５６および５５８にはないこれらのセルは、消去されている第１の部分集合内にある最初にプログラムされたセルである。ここで、これらのセルは、最初にプログラムされたが今では消去されているセルを示す分布５６０によって表される。図１８Ｂでは、分布５６０は、第２の部分集合がまだ消去されていないため、第１の部分集合からのセルしか含んでいない。第１と第２の部分集合の双方の最初に消去されたセルを表している部分集合５５２は、第１の消去電圧パルスが印加された後では、部分集合Ａ中のセルがすでにより多く消去されているため、その結果、その幅が増大している。
【００８５】
図１８Ｃは、メモリセルの第２の部分集合を消去可能とし、第１の部分集合を消去抑止した状態でメモリセルのグループに消去電圧パルスを印加した後でのこのメモリセルのグループの閾値電圧分布を示している。もはや、いかなるセルも、プログラム済み閾値電圧分布５５４、５５６および５５８内には存在しない。現時点では、これらのセルは、最初にプログラムされたが今では消去されているグループ（第１と第２の部分集合の双方）のすべてのメモリセルを示す分布５６０によって表される。図示するように、分布５６０は、分布５５２より多くのセルを含んでいるだけで、分布５５２と実質的には同じである。最初に消去されたグループのすべてのメモリセルを表す分布５５２は、その上側のエッジが、最初に消去された部分集合Ｂ内のメモリセルのうちの一部が、消去電圧パルスを印加されてさらに消去され結果、左側にシフトしている。
【００８６】
図１５および図１７では、ストリングレベルでの消去検証が示されている。一つの実施形態では、ストリング中のこのメモリセルの部分集合が、消去状態にあるかどうかそれぞれ別個に検証される。図１９に、図１５に示すのと同じ欄４４０と４４２の消去バイアス条件を示す。しかしながら、図１９では、メモリセルの第１の部分集合とメモリセルの第２の部分集合とに対する個別の消去検証が図示されている。欄４４６は、メモリセルの第２の部分集合を検証対象から除外した状態で、第１の部分集合内のメモリセルが消去されたのか否かを検証するためのバイアス条件を示している。消去検証電圧Ｅｖｅｒｉｆｙが第１の部分集合内の各メモリセルに印加され、第２の部分集合内の各メモリセルには電圧Ｖｐａｓｓが印加される。Ｅｖｅｒｉｆｙは、メモリセルが消去状態に到達したかどうかを判定するために用いられる電圧である。たとえば、０ＶというＥｖｅｒｉｆｙをメモリセルに印加すると、このメモリセルの閾値電圧が０Ｖ未満であって、消去状態にあることを示しているかどうかを判定することが可能である。Ｖｐａｓｓは、消去されたのか否かとは無関係に、メモリセルの第２の部分集合が導通していることを保証するために選ばれた電圧である。このようにして、第２の部分集合が検証対象から除外された状態で、第１の部分集合内のメモリセルが検証される。欄４４８は、メモリセルの第２の部分集合が消去されたのか否かを検証するためのバイアス条件を示している。消去検証電圧Ｅｖｅｒｉｆｙが第２の部分集合内のメモリセルに印加され、第１の部分集合内のメモリセルには電圧Ｖｐａｓｓが印加されて、検証対象から除外される。
【００８７】
図２０は、部分集合ベースで検証する技術を用いたメモリセルの集合を消去する一つの実施形態にかかわる方法を示すフローチャートである。ステップ６０２で、これらメモリセルの第１の部分集合を消去可能とし、メモリセルの第２の部分集合を消去抑止した状態で、この集合に消去電圧パルスを印加する。ステップ６０４で、第２の部分集合を消去可能とし、第１の部分集合を消去抑止した状態で、この集合に消去電圧パルスを印加する。メモリセルの第２の部分集合を検証対象から除外した状態で、メモリセルの第１の部分集合が消去状態にあるかどうかがステップ６０６で検証される。ステップ６０８で、メモリセルの第１の部分集合を検証対象から除外した状態で、メモリセルの第２の部分集合が消去状態にあるかどうかが検証される。ステップ６１０で、第１の部分集合と第２の部分集合が消去されたと検証されたのか否かが判断される。消去されたと検証されたら、ステップ６１２でストリングに対してパスが報告される。一つの実施形態では、ステップ６１２の後で消去動作は、消去されたとまだ検証されていないグループ（例えば、ブロック）内の他のストリングに続く。消去されたとすでに検証されたストリングは、これら追加の動作中は消去されないように抑止される。
【００８８】
ステップ６１０で判定されたように第１の部分集合と第２の部分集合の双方が消去されたと検証されなかった場合、検証カウンタが最大値未満であるかどうかが、ステップ６１４で判定される。このカウンタがこの最大値以上であれば、最小数のストリングが消去されているかどうかが、ステップ６１６で判定される。最小数のストリングが消去されていれば、消去動作に対して成功がステップ６１８で報告される。最小数のストリングが消去されていなければ、消去動作に対するフェイルがステップ６２０で報告される。
【００８９】
検証カウンタがこの最大値未満であれば、ステップ６２２で、Ｖｅｒａｓｅがステップサイズだけ増加され、検証カウンタがインクリメントされる。本方法は、第１の部分集合と第２の部分集合の消去状態に基づいてステップ６２４で分岐する。メモリセルの第１の部分集合と第２の部分集合のいずれもが消去されたと検証されなかった場合、本方法はステップ６２４からステップ６０２に続く。メモリセルの第１の部分集合は消去されたと検証されたが、第２の部分集合は消去されたと検証されなかった場合、第２の部分集合を消去可能とし、第１の部分集合を消去抑止した状態で、ステップ６２６で、集合に対して増大された消去電圧が印加される。メモリセルの第１の部分集合を検証対象から除外した状態で、メモリセルの第２の部分集合が消去状態にあるかどうかをステップ６２８で検証する。メモリセルの第２の部分集合は消去されたと検証されたが、第１の部分集合は消去されたと検証されなかった場合、ステップ６３０で、第１の部分集合を消去可能とし、第２の部分集合を消去抑止する。第２の部分集合を消去対象から除外した状態で第１の部分集合が消去されたのか否かをステップ６３２で検証する。ステップ６２８または６３２の後、本方法はステップ６１０に続く。
【００９０】
図２１は、ＮＡＮＤストリング中のメモリセルの個々の部分集合を互いに独立に消去するバイアス条件の別の集合を示す。図２１の実施形態では、個々の部分集合は、各メモリセルが、消去されているときには、その第１の隣接するトランジスタが第１のバイアスにあり、第２の隣接するトランジスタが第２のバイアスにあるように選ばれる。各メモリセルの１つの隣接するトランジスタが第１のバイアスにあり、かつ、第２の隣接するトランジスタが第２のバイアスにあるため、セルストリング内の各メモリセルが、従来の消去技術と比較して、より確実に消去されることになる。
【００９１】
欄６５９にメモリセルの第１の部分集合Ａを消去するバイアス条件を示し、欄６５２に隣接するメモリセルの第２の部分集合Ｂを消去するバイアス条件を示す。これらメモリセルの部分集合には、対となった互いに隣接したメモリセルと、次の対の前に２つのメモリセルが介入して含まれている。図２１の特定の実施形態では、部分集合Ａには、ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５などのメモリセルが含まれ、部分集合Ｂには、ワード線ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７などのメモリセルが含まれる。
【００９２】
図２１のメモリセルでは、消去中に、両隣のトランジスタが同じ電位にある訳ではないとはいえ、各隣接トランジスタ対に対しては同じバイアス条件を有している。各メモリセルは、消去可能状態で消去電圧を印加されると、その一方の隣接トランジスタが０Ｖ電位にあり、他方の隣接トランジスタが浮遊電位にある。例えば、ワード線ＷＬ０（部分集合Ａ）のメモリセルでは、第１の隣接トランジスタとソース側選択ゲートが浮遊電位にあり、第２の隣接トランジスタとワード線ＷＬ１に接続されているメモリセルは０Ｖ電位にある（欄６５０）。ＷＬ１のメモリセル（第１の部分集合）では、消去可能状態（欄６５０）で消去電圧が印加されると、ＷＬ２のメモリセルが浮遊状態で、ＷＬ０のメモリセルが０Ｖになる。ＷＬ２のメモリセル（第２の部分集合）では、消去可能状態（欄６５２）で、第１の隣接トランジスタとＷＬ１のメモリセルが浮遊電位にあり、第２の隣接トランジスタとワード線ＷＬ３のメモリセルは０Ｖ電位にある。ＷＬ３のメモリセル（部分集合Ｂ）では、消去可能とされた状態で消去電圧を印加されると（欄６５２）、ワード線ＷＬ４のメモリセルは浮遊状態で、ＷＬ２のメモリセルは０Ｖにある。
【００９３】
隣接するトランジスタの正味のバイアスと関連する電荷結合とは、図２１にしたがって消去される各メモリセルと同じである。第１の電位にバイアスされた第１の隣接トランジスタと第２の電位にバイアスされた第２の隣接トランジスタとの組み合わせ、すなわち合計結合は、ＮＡＮＤストリングの各メモリセルのそれとほぼ同じである。さまざまな実施形態の特徴は、実質的に等しい電荷結合を、ストリングの各メモリセルに対して、これが消去されているときに促進することにある。図２１の実施形態では、これは、各メモリセルの両隣のトランジスタが同じようにバイアスされることを保証することによってではなく、選択されたメモリセルに対する、ストリングに沿ったそのすぐ隣の２つのトランジスタからの合計電荷結合が、選択され、消去可能とされたときの一つおきのメモリセルのそれにほぼ等しくなることを保証することによって遂行される。
【００９４】
図２１は、欄６５４および欄６５６における部分集合レベルの消去検証を示す。第１の部分集合は、欄６５４のバイアス条件下で検証される。Ｖｐａｓｓを印加することによって部分集合Ｂ内のメモリセルが導通することを保証した状態で、部分集合Ａのメモリセルに消去検証電圧を印加する。第２の部分集合は、欄６５６のバイアス条件下で検証される。Ｖｐａｓｓを印加することによって部分集合Ａ内のメモリセルが導通することを保証した状態で、部分集合Ｂのメモリセルに消去検証電圧を印加する。一つの実施形態では、ストリングレベルでの検証には、欄６５０および欄６５２の消去バイアス条件が用いられる。
【００９５】
さまざまなメモリセルの部分集合を消去するときには、さまざまな実施形態で、さまざまな消去電圧値と消去電圧ステップサイズとを用いることが可能である。従来の消去動作と比較したとき、消去電圧を一般的に増加させて、従来技術と実質的に同様の消去速度を達成することが可能である。例えば、図１１と図１３に示すように、ＮＡＮＤストリングの末端メモリセルは内部メモリセルより消去速度が遅いが、それは、動作中に浮遊状態にある隣接する選択ゲートからの電荷結合のためである。図１５に示す実施形態によれば、ＮＡＮＤストリングのすべてのメモリセルが、従来の消去動作での末端メモリセルのほぼ２倍の正電荷結合を受けるが、それは、２つの隣接する浮遊するトランジスタを有するからである。したがって、消去電圧パルスのサイズを従来の消去動作によるそれより増大させて、消去時間を遅くしかねない正電荷結合を補償することが可能である。図２１に示す実施形態では、メモリセルはそれぞれが、従来の消去動作での末端メモリセルのそれと同様の正電荷結合を受ける。したがって、従来の消去動作と比較して同じもしくはそれより大きいが、図１５に示すような実施形態で用いられるものより小さい消去電圧パルスを用いることが可能である。他の消去電圧パルスサイズを用いることも可能である。
【００９６】
一つの実施形態では、メモリセルの第１の部分集合と第２の部分集合に印加される消去電圧パルスのサイズは同一である。図２２Ａに、一つの実施形態にしたがって用いることが可能な消去電圧信号を示す。第１のパルス７０２は、メモリセルの第１の部分集合Ａが消去可能とされ、メモリセルの第２の部分集合Ｂが消去抑止された状態で、ストリングに印加される。一つの実施形態では、第１の消去電圧パルス７０２の振幅は１４Ｖである。第２の消去電圧パルス７０４は、メモリセルの第２の部分集合Ｂが消去可能とされ、メモリセルの第１の部分集合Ａが消去抑止された状態で、ストリングに印加される。このストリングの各メモリセルが消去されたと検証されなかった場合、第３の消去電圧パルス７０６が、メモリセルの第１の部分集合が消去可能とされ、メモリセルの第２の部分集合が消去抑止された状態で、印加される。第４の消去電圧パルス７０８は、メモリセルの第２の部分集合が消去可能とされ、メモリセルの第１の部分集合が消去抑止された状態で、印加される。パルス７０６や７０８以外の追加のパルスを、必要に応じて印加することが可能である。一つの実施形態では、部分集合レベルでの検証を実行し、追加の消去電圧パルスをある部分集合には印加して、別の部分集合には印加しないようにする。一つの実施形態では、いずれかの部分集合が消去されたものと検証されたのか否かとは無関係に、各パルスが印加される。すでに消去状態にあると検証されているセルの第１の部分集合および／またはセルの第２の部分集合を有するいかなるストリングも、適切な時点で消去抑止とすることが可能である。
【００９７】
図２２Ａに示すような一つの実施形態では、第１の消去電圧パルス７０２が、第１のステップサイズΔＶＥＲＡ１だけ増大されて第３の消去電圧パルス７０６と同じにし、第２の消去電圧パルス７０４が、第２のステップサイズΔＶＥＲＡ２だけ増大される。一つの実施形態では、ΔＶＥＲＡ１はΔＶＥＲＡ２に等しい。ΔＶＥＲＡ１はΔＶＥＲＡ２より大きくなったり小さくなったりする実施形態もある。パルス７０２〜７１２は、同じ消去電圧信号から生じると説明した。一つの実施形態では、第１の消去電圧信号を用いて、部分集合Ａのメモリセルを消去するパルス７０２、７０６、７１０などを提供し、第２の消去電圧信号を用いて、パルス７０４、７０８、７１２などを提供する。
【００９８】
図２２Ｂに、メモリセルの第１の部分集合と第２の部分集合を個別に消去するために用いられる消去電圧信号の別の実施形態を示す。第１の消去電圧パルスのサイズは、消去されている部分集合ごとに異なる。たとえば、第１のピーク値を有する第１の消去電圧パルス７２０は、第１の部分集合が消去可能とされ、第２の部分集合が消去抑止された状態で、メモリセルの集合に印加することが可能である。第２のピーク値を有する第２の消去電圧パルス７２２は、第２の部分集合が消去可能とされ、第１の部分集合が消去抑止された状態で、メモリセルの集合に印加することが可能である。
【００９９】
一つの実施形態では、最初に消去されるメモリセルの部分集合に印加される消去電圧パルスは、２番目に消去されるメモリセルの部分集合に印加される消去電圧パルスよりも大きい。第１の部分集合を消去しているとき、第２の部分集合（まだ消去されていない）内のメモリセルの浮遊ゲートの正電荷が、第１の部分集合内のメモリセルの浮遊ゲートに結合する。この正電荷結合によって、トンネル誘電体の両端の消去電位がさがり、したがって、これらのセルの消去速度を遅くする。しかしながら、メモリセルの第２の部分集合を消去するとき、メモリセルの第１の部分集合はすでに少なくとも部分的には消去されている。したがって、これらのセルと関連する正電荷結合は、第１の部分集合内のメモリセルのそれより少ないはずである。したがって、メモリセルの第１の部分集合を消去するときにはより大きい消去電圧サイズを用いれば、これら２つの部分集合間の消去速度を実質的に同じようにすることが可能である。一つの実施形態では、第１の部分集合に対する消去電圧ステップサイズであるΔＶＥＲＡ１は、第２の部分集合に対する消去電圧ステップサイズであるΔＶＥＲＡ２より大きい。
【０１００】
一つの実施形態では、消去動作と消去電圧パルスのサイズとが、メモリセルのすべて、もしくはほとんどすべてが、消去電圧をたった一回印加しただけで消去するように選ばれる。消去電圧パルスのサイズはさらに、メモリセルのすべて、もしくはほとんどすべてが、消去電圧をたった一回印加しただけで、さらには、メモリが多くの書き込み／消去サイクルを受けたら消去するように選択することが可能である。しかし、こうすると、一般的には、材料が劣化して電荷が捕獲されるため、消去速度が遅くなる。このような一つの実施形態では、第２の部分集合に印加される消去電圧パルスのサイズは、第１の部分集合に印加されるそれより小さくし、これで、第２の部分集合内のメモリセルが過剰消去されることを回避するようにしている。
【０１０１】
上記の例は、ＮＡＮＤ型フラッシュメモリに関連して提供されている。しかしながら、本発明の原理は、既存のタイプや開発中の新しい技術を用いることが予想されるタイプを含め、逐次式構造を利用する他のタイプの不揮発性メモリにも適用されるものである。
【０１０２】
本発明の前記の詳細な説明は、図解及び説明の目的で提示されてきた。網羅的になること、又は開示されている正確な形式に本発明を制限することが目的ではない。前記教示を鑑みて多くの変更及び変形が可能である。説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が、意図された特定の使用に適するように、多様な実施形態において、及び多様な変更とともに本発明を最大に活用できるようにするために選ばれた。本発明の範囲は、本明細書に添付される請求項により明示されることが意図される。
【図１】
0004990978.tif 000002
【図２】
0004990978.tif 000003
【図３】
0004990978.tif 000004
【図４】
0004990978.tif 000005
【図５】
0004990978.tif 000006
【図６】
0004990978.tif 000007
【図７】
0004990978.tif 000008
【図８】
0004990978.tif 000009
【図９】
0004990978.tif 000010
【図１０】
0004990978.tif 000011
【図１１】
0004990978.tif 000012
【図１２】
0004990978.tif 000013
【図１３】
0004990978.tif 000014
【図１４】
0004990978.tif 000015
【図１５】
0004990978.tif 000016
【図１６】
0004990978.tif 000017
【図１７】
0004990978.tif 000018
【図１８】
0004990978.tif 000019
【図１９】
0004990978.tif 000020
【図２０】
0004990978.tif 000021
【図２１】
0004990978.tif 000022
【図２２Ａ】
0004990978.tif 000023
【図２２Ｂ】
0004990978.tif 000024