(57)【特許請求の範囲】
【請求項１】
表示パネルと、
第一群の映像データを受信して、前記表示パネルにおける第一群の信号線を駆動する第一の信号ドライバと、
第二群の映像データを受信して、前記表示パネルにおける第二群の信号線を駆動する第二の信号ドライバと、
第一のデータ線を介して前記第一の信号ドライバへ前記第一群の映像データを送信するタイミングを制御し、第二のデータ線を介して前記第二の信号ドライバへ前記第二群の映像データを送信するタイミングを制御するタイミングコントローラと
を具備し、
前記タイミングコントローラは、
平面表示装置が受信する映像データを、前記表示パネル一ライン分毎の映像データに区切って保持するラインメモリと、
前記ラインメモリが保持する一ライン分毎の映像データにおける前記第一群の映像データをパラレルに入力してシリアルに出力し、前記ラインメモリが保持する一ライン分毎の映像データにおける前記第二群の映像データをパラレルに入力してシリアルに出力するシリアル変換部と、
シリアル変換された前記第一群の映像データを前記第一のデータ線に出力し、シリアル変換された前記第二群の映像データを前記第二のデータ線に出力する出力アンプと、
前記シリアル変換部と前記出力アンプとの間に設けられ、前記第一の信号ドライバが前記第一群の映像データを受信するタイミングと、前記第二の信号ドライバが前記第二群の映像データを受信するタイミングと、を所定時間だけずらす遅延時間生成部と
を具備し、
前記遅延時間生成部は、
前記所定時間を、前記第一の信号ドライバが受信した前記第一群の映像データをラッチするラッチ処理と、前記第二の信号ドライバが受信した前記第二群の映像データをラッチするラッチ処理と、のいずれかの処理において、処理単位となる映像データのビット数に、映像データの転送クロック周期を乗じた時間よりも短い時間として生じさせる手段と、
前記所定時間を、時系列的に変化させる手段と、
一定期間の間、前記所定時間を維持し、次の一定期間には、前記所定時間を別の所定時間に変化させ、前記次の一定期間の間、前記別の所定時間を維持する手段と、
前記映像データの転送クロックと同一周期のクロックで動作する回路を使用し、当該クロック周期に基づいて前記所定時間を生じさせる手段と
を具備する
平面表示装置。
【請求項２】
請求項１に記載の平面表示装置であって、
前記遅延時間生成部は、
前記タイミングコントローラと複数の信号ドライバとの間の信号伝送において、ポイントトゥポイント（Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ）方式及び小振幅シリアルデータ伝送方式で信号伝送を行う手段と、
前記タイミングコントローラの各信号出力のタイミングに、シリアルデータ伝送のクロックを使用して、当該クロックの周期の整数倍の時間差を設ける手段と
を更に具備する
平面表示装置。
【請求項３】
請求項２に記載の平面表示装置であって、
前記遅延時間生成部は、
前記タイミングコントローラの各信号出力の出力時間差を取得する手段と、
前記タイミングコントローラの出力端子毎の出力時間差を周期的に変更し、前記タイミングコントローラの各信号出力を受ける前記複数の信号ドライバの受信動作のタイミングを信号ドライバ毎にばらつかせる手段と
を更に具備する
平面表示装置。
【請求項４】
請求項３に記載の平面表示装置であって、
前記遅延時間生成部は、
前記複数の信号ドライバに共通の電源、グランド線に流れる電流のピークを時間的にずらし、前記複数の信号ドライバを使用する大型表示装置のＥＭＩ発生を抑制し、装置全体のＥＭＩ特性の向上を図る手段
を更に具備する
平面表示装置。
【請求項５】
表示パネルを備えた平面表示装置におけるデータ処理方法であって、
第一のデータ線を介して第一の信号ドライバへ第一群の映像データを送信するタイミングを制御し、第二のデータ線を介して第二の信号ドライバへ第二群の映像データを送信するタイミングを制御するタイミングコントローラが、前記タイミングコントローラ内のラインメモリに、前記平面表示装置が受信する映像データを、前記表示パネル一ライン分毎の映像データに区切って保持するステップと、
前記タイミングコントローラ内のシリアル変換部が、前記ラインメモリに保持された一ライン分毎の映像データにおける前記第一群の映像データをパラレルに入力してシリアルに出力し、前記ラインメモリに保持された一ライン分毎の映像データにおける前記第二群の映像データをパラレルに入力してシリアルに出力するステップと、
前記タイミングコントローラ内の出力アンプが、シリアル変換された前記第一群の映像データを前記第一のデータ線に出力し、また、シリアル変換された前記第二群の映像データを前記第二のデータ線に出力するステップと、
前記第一の信号ドライバが、前記第一群の映像データを受信して、前記表示パネルにおける第一群の信号線を駆動するステップと、
前記第二の信号ドライバが、前記第二群の映像データを受信して、前記表示パネルにおける第二群の信号線を駆動するステップと
を含み、
前記シリアル変換部と前記出力アンプとの間に設けられ、前記第一の信号ドライバが前記第一群の映像データを受信するタイミングと、前記第二の信号ドライバが前記第二群の映像データを受信するタイミングと、を所定時間だけずらす遅延時間生成部が、前記所定時間を、前記第一の信号ドライバが受信した前記第一群の映像データをラッチするラッチ処理と、前記第二の信号ドライバが受信した前記第二群の映像データをラッチするラッチ処理と、のいずれかの処理において、処理単位となる映像データのビット数に、映像データの転送クロック周期を乗じた時間よりも短い時間として生じさせるステップと、
前記遅延時間生成部が、前記所定時間を、時系列的に変化させるステップと、
前記遅延時間生成部が、一定期間の間、前記所定時間を維持し、次の一定期間には、前記所定時間を別の所定時間に変化させ、前記次の一定期間の間、前記別の所定時間を維持するステップと、
前記遅延時間生成部が、前記映像データの転送クロックと同一周期のクロックで動作する回路を使用し、当該クロック周期に基づいて前記所定時間を生じさせるステップと
を更に含む
データ処理方法。
【請求項６】
請求項５に記載のデータ処理方法であって、
前記遅延時間生成部が、前記タイミングコントローラと複数の信号ドライバとの間の信号伝送において、ポイントトゥポイント（Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ）方式及び小振幅シリアルデータ伝送方式で信号伝送を行うステップと、
前記遅延時間生成部が、前記タイミングコントローラの各信号出力のタイミングに、シリアルデータ伝送のクロックを使用して、当該クロックの周期の整数倍の時間差を設けるステップと
を更に含む
データ処理方法。
【請求項７】
請求項６に記載のデータ処理方法であって、
前記遅延時間生成部が、前記タイミングコントローラの各信号出力の出力時間差を取得するステップと、
前記遅延時間生成部が、前記タイミングコントローラの出力端子毎の出力時間差を周期的に変更し、前記タイミングコントローラの各信号出力を受ける前記複数の信号ドライバの受信動作のタイミングを信号ドライバ毎にばらつかせるステップと
を更に含む
データ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ、プラズマディスプレイ等の平面表示装置、及び、平面表示装置における映像データのデータ処理方法に関する。
【背景技術】
【０００２】
液晶テレビなど、平面型の表示装置が大型化するに従い、より高精細に表示すること、よりなめらかに動きを表現することが、要求されるようになってきている。これらの要求を満足させるためには、より広帯域の映像データが必要とされ、装置の高速クロック化が進んできている。しかしながら、高クロック化、表示装置の大型化に伴い、電源の影響、及び、グランドインピーダンスの悪化の影響が顕在化して、ＥＭＩ（Electromagnetic Interference）の悪化が懸念されるようになってきている。
【０００３】
まず、平面表示装置の概要について説明する。図１に、平面表示装置のブロック説明図を示す。図１において、平面表示装置１００は、タイミングコントローラ１０１と、信号線を駆動する８つの信号ドライバ１〜８と、走査線を駆動する４つの走査ドライバ１０４〜１０７と、映像データを表示する表示パネル１０８とを有している。タイミングコントローラ１０１は、赤色、緑色、青色の各映像データと、水平同期信号、垂直同期信号、クロック信号の各タイミング信号とをパラレルに入力する。タイミングコントローラ１０１は、タイミング信号に基づいて、８つの信号ドライバ１〜８と、４つの走査ドライバ１０４〜１０７とを制御する制御信号を生成する。また、信号ドライバ１〜８の構成に合わせて、映像データの並べ替え、タイミング調整、ビット数変換などの処理を行う。図中、タイミングコントローラ１０１は、制御線１０２を用いて、４つの走査ドライバ１０４〜１０７へ、走査ドライバ用スタートパルス、及び、走査ドライバ用クロックを送信する。４つの走査ドライバ１０４〜１０７は、走査ドライバ用スタートパルス、及び、走査ドライバ用クロックを受信して、表示パネル１０８における走査線を駆動する。また、タイミングコントローラ１０１は、制御線１０３を用いて、８つの信号ドライバ１〜８へ、信号ドライバ用スタートパルス、及び、信号ドライバ用クロックを送信し、かつ、８本の異なるデータ線１１〜１８を用いて、８つの信号ドライバ１〜８へ、映像データを送信する。タイミングコントローラ１０１と、各信号ドライバ１〜８との間において、映像データのデータ転送には、ＬＶＤＳ（Low Voltage Differential Signaling）を基とした小振幅な差動信号が用いられている。８つの信号ドライバ１〜８は、信号ドライバ用スタートパルス、信号ドライバ用クロック、及び、映像データを受信して、表示パネル１０８における信号線を駆動する。
【０００４】
平面表示装置が有する１つの表示パネルに対して、１つの信号ドライバを設ける構成が理想なように思われる。しかし、１つの表示パネルを１つの信号ドライバで駆動しようとすると、信号ドライバの回路規模が大きくなり過ぎて、製造コストが増大する。また、大きさの違いにより、表示パネルと信号ドライバ間の結線も困難になる。このような理由により、一般に、１０インチクラス以上の平面表示装置では、図１に示すように、１つの表示パネルを複数の信号ドライバで駆動している。同様に、走査ドライバも複数個配置される。図１には、複数のデータ線１１〜１８を用いて、Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ  方式で映像データを転送する平面表示装置１００を示したが、共通データバスを用いて、マルチドロップ方式で映像データを転送する平面表示装置もある。一般に、信号ドライバが、表示パネルに駆動電圧を出力するタイミングは、一水平期間ごとになる。しかし、近年は、表示特性の改善のために、一水平期間に複数の駆動電圧を出力するものも増えてきている。また、平面表示装置の用途に応じて、縦横の関係が逆転することもある。信号ドライバ及び走査ドライバにはさまざまな呼び名があり、液晶ディスプレイの分野では、信号ドライバをソースドライバと呼び、走査ドライバをゲートドライバと呼んだりする。
【０００５】
図１の信号ドライバ１〜８について詳述する。図２に、信号ドライバ１のブロック説明図を示す。ここでは、図１に示した信号ドライバ１についてのみ説明するが、他の信号ドライバ２〜８も、同様の回路構成を有している。図２において、信号ドライバ１は、入力レシーバ１１０と、シリアルパラレル変換回路１１１と、内部データバス１１２と、データラッチ１１３と、データラッチ１１４と、Ｄ／Ａコンバータ１１５と、出力アンプ１１６とを有している。入力レシーバ１１０は、データ線１１を流れる映像データがＬＶＤＳのような差動信号の場合、受信する映像データの信号レベルを、信号ドライバ１内部で使用するＣＭＯＳレベルに変換する回路である。シリアルパラレル変換回路１１１は、シリアル形式で転送されてきた映像データをラッチする際に、ラッチ処理の処理単位となるビット数（当明細書において、１グループと表現する。）のパラレル形式の映像データに変換する回路である。この１グループのビット数は、必ずしも、タイミングコントローラ１０１内部で処理単位となるビット数と一致する必要はない。内部データバス１１２は、シリアルパラレル変換回路１１１で変換されたパラレル形式の映像データを、１グループずつ、テータラッチ１１３へ転送するバスであり、１グループと同じビット数の配線群である。データラッチ１１３は、シリアルパラレル変換回路１１１でパラレル変換された１グループの映像データを逐次ラッチしていき、信号ドライバ１が駆動する信号線分の映像データを記憶する。データラッチ１１４は、信号線駆動電圧出力を一水平期間保持するために、データラッチ１１３に記憶された映像データを、一水平期間ごとに一度記憶する。Ｄ／Ａコンバータ１１５は、データラッチ１１４に記憶された映像データを元に、表示パネル１０８を駆動する階調電圧を選択する。出力アンプ１１６は、一般的にＤ／Ａコンバータ１１５は、出力インピーダンスが高く、表示パネル１０８を直接駆動することが出来ないので、低いインピーダンスで表示パネル１０８を駆動するために、インピーダンス変換を行う回路である。
【０００６】
さて、ＥＭＩの改善に関連する先行技術としては、特開２００２−３４１８２０号公報（特許文献１参照）に記載された「表示装置及びその駆動方法」の発明が知られる。特許文献１の発明は、図２におけるデータラッチ１１３から、データラッチ１１４へ、映像データを転送する際に発生するピーク電流の分散化を目的としたものである。アクティブマトリックス型表示装置の瞬間最大消費電流を抑制する。特許文献１によれば、表示パネルを駆動する信号側駆動手段のデータロード命令信号（信号電極に対して、信号側駆動手段に転送された映像信号に応じた電圧を、出力させるための信号。）を、信号側駆動手段ごとで異なるタイミングで制御する。
【０００７】
その他、ＥＭＩの改善に関連する先行技術としては、特開２００３−８４２４号公報（特許文献２参照）に記載された「半導体装置のノイズ低減回路」の発明が知られる。特許文献２は、液晶表示データ制御回路（タイミングコントローラ）の半導体内部では瞬間的な過渡電流が電源線に集中的に流れることにより大きなノイズが発生してしまうという問題の解決を課題とする。データ制御回路（タイミングコントローラ）の出力ＩＯバッファで、瞬間的な過渡電流が電源線に集中的に流れることにより発生する大きなノイズを低減する。この特許文献２は、図１に示した、Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ  方式の平面表示装置では無く、共通データバスを用いたマルチドロップ方式の平面表示装置に適用される。特許文献２では、Ｎ個の出力を備える半導体装置の出力バッファに遅延回路を追加し、各出力に位相差を発生させることにより、各出力が同時にＨ→Ｌ、または、Ｌ→Ｈに反転することを抑制し、過大なピーク電流を抑える。
【０００８】
【特許文献１】特開２００２−３４１８２０号公報
【特許文献２】特開２００３−８４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１は、表示パネルを駆動する信号側駆動手段のデータロード命令信号（信号電極に対して、信号側駆動手段に転送された映像信号に応じた電圧を、出力させるための信号。）を、信号側駆動手段ごとで異なるタイミングで制御することにより、電磁界ノイズを低減する。すなわち、特許文献１では、データロードのタイミングをずらすことにより、電磁界ノイズの低減を達成しようとする。しかし、特許文献１において、根本的に問題としているのは、データロードのタイミングである。このタイミングは、水平同期期間に１回という、せいぜい１００ｋＨｚ程度の周波数である。よって、ＥＭＩの測定対象周波数よりも非常に低いため、ＥＭＩ改善に対する寄与が少ないという課題がある。
【００１０】
特許文献２では、Ｎ個の出力を備える半導体装置の出力バッファに遅延回路を追加し、各出力に位相差を発生させることにより、過大なピーク電流を抑える。ところが、最近の平面表示装置では、タイミングコントローラ（先の例ではデータ信号制御手段もしくはデータ制御回路）と、信号ドライバ（たとえば液晶では、ソースドライバ、先の例では、信号側駆動手段）のデータ転送には、ＬＶＤＳを基とした小振幅な差動信号を用いることが一般的になってきている。このような映像データの転送方式では、出力バッファは定電流で動作しているため、特許文献２のように、複数の出力の間でデータが反転する位相をずらさなくても、出力バッファで消費する電流に過大なピーク電流は発生しない。そのため、特許文献２では、近年の平面表示装置の過大なピーク電流、ＥＭＩの改善には対応できないという課題がある。
【００１１】
また、特許文献２では、遅延時間として、映像データの転送クロックよりも短い時間が要求されるが、システムクロック周期よりも短い遅延量の制御方法が開示されていない。一般に、安定かつ制御性の良い遅延時間差を実現するのは困難である。タイミングコントローラと信号ドライバとの間で、ＬＶＤＳを基とした小振幅な差動信号を採用する場合、通常は映像データをシリアル化している。そのため、タイミングコントローラによる出力信号の周波数は、数１００ＭＨｚと非常に高い周波数となっている。この周波数での遅延の制御は、コストアップ（高精度、かつ、調整の範囲を広くするためには、ＰＬＬ（Phase Locked Loop）などを用いてタイミングを生成することを要する。）につながるという課題がある。仮に、低価格で遅延時間差の制御回路を製造できたとしても、遅延時間差は回路品質に依存する。よって、回路品質によっては、調整の範囲が狭く、十分な電流ピークの分散が出来なくなるという課題がある。更に、回路製品は、製造ばらつきの影響を受ける。そのため、異なるＥＭＩ特性を有する回路製品の組合せによっては、量産平面表示装置において、特定の周波数のＥＭＩが改善されない可能性があるという課題がある。
【００１２】
平面表示装置におけるＥＭＩの発生源としては、大きく３つの部分が問題になると考えられる。１つ目はタイミングコントローラの出力動作による、その電源、グランド線を流れる電流の時間的変化（ｄＩｃ／ｄｔ）である。２つ目は伝送路を流れる電流の時間的変化（ｄＩｐ／ｄｔ）である。３つ目は複数の信号ドライバに共通の電源、グランド線を流れる電流の時間的変化（ｄＩｄ／ｄｔ）である。ところが、現在の大型平面表示装置では、タイミングコントローラと信号ドライバの間の信号伝送にＥＭＩの低い小振幅差動信号（例えばＬＶＤＳ信号）を使用する。そのため、一つ目のコントローラの出力動作によるＥＭＩ問題と、二つ目の伝送線路の電流変化によるＥＭＩ問題とはほぼ解決されているといえる。一方、高速の小振幅差動信号を受ける複数の信号ドライバは、信号受信時に同時に動作する。よって、三つ目のＥＭＩ問題、すなわち、複数の信号ドライバに共通の電源、グランド線のピーク電流値（ｄＩｄ／ｄｔ）によるＥＭＩ問題の解決が一番の懸案になっていると言える。
【００１３】
図３に、信号ドライバ１におけるラッチ処理の説明図を示す。なお、他の信号ドライバ２〜８も、同様の回路構成を有して、同様の動作を行う。図３において、信号ドライバ１は、タイミングコントローラ１０１から映像データを受信すると、この映像データをデータラッチ１１３に記憶する。ここで、理解を容易にするため、以下、表示パネル１０８の各信号線は、６４階調の階調電圧のいずれかによって駆動されるものとして説明する。このとき、２6 ＝６４なので、１本の信号線につき、６ビットの映像データが必要になる。シリアルパラレル変換回路１１１は、６４階調の階調電圧のいずれかを示すこととなる６ビットの映像データをシリアルに入力し、当該６ビットの映像データをパラレル形式に変換する。内部データバス１１２には、パラレル形式の６ビットの映像データが現れ、データラッチ１１３は、１回のラッチ処理で、６ビットの映像データをラッチする。データラッチ１１３は、逐次６ビットずつ映像データをラッチしていき、［信号ドライバ１が駆動する信号線の本数×６ビット］の映像データを記憶する。
【００１４】
図４に、信号ドライバにおける別のラッチ処理の説明図を示す。図４の信号ドライバは、図１に示したいずれの信号ドライバ１〜８とも異なるものである。図４において、シリアルパラレル変換回路１１７は、６４階調の階調電圧のいずれかを示すこととなる６ビットの映像データを、順次シリアルに入力し、シリアルパラレル変換を行って、３つの階調電圧を選択できる１８ビットのパラレルの映像データを出力する。内部データバス１１８には、１８ビットのパラレルの映像データが現れ、データラッチ１１９には、１回のラッチ処理で、３本の信号線を駆動できる１８ビットの映像データが一度にラッチされる。データラッチ１１９は、逐次１８ビットずつ映像データをラッチし、［信号ドライバが駆動する信号線の本数×６ビット］の映像データを記憶する。図３の場合、１グループは、６ビットになるが、図４の場合、１グループは、１８ビットになる。
【００１５】
図５は、タイミングコントローラ１０１側の内部処理について説明する図である。このタイミングコントローラ１０１は、図１で示したタイミングコントローラ１０１と同一のものである。図５では、水平方向が時間軸になっている。タイミングコントローラ１０１は、映像データをパラレルに処理した後、パラレルシリアル変換を行う。タイミングコントローラ１０１は、パラレルの映像データをシリアル形式に変換すると、シリアルの映像データを、各データ線１１〜１８へ出力する。図中、Ｄ０［０］〜Ｄ０［５］の６ビットの映像データは、表示パネル１０８における信号線＃０を駆動するための映像データとし、Ｄ１［０］〜Ｄ１［５］の６ビットの映像データは、表示パネル１０８における信号線＃１を駆動するための映像データとし、信号線＃０及び信号線＃１は、信号ドライバ１によって駆動されるものとする。
【００１６】
図６は、信号ドライバ１側の内部処理について説明する図である。この信号ドライバは、図１に示した信号ドライバ１と同一のものである。図６では、水平方向が時間軸になっているが、図５における映像データ１ビットの転送時間と、図６における映像データ１ビットの転送時間とは、同一である。図５と図６とに示されるように、タイミングコントローラ１０１が映像データを送出するタイミングと、信号ドライバ１がこの映像データを受信するタイミングとは、実質的に同一タイミングとなる。信号ドライバ１では、シリアルパラレル変換回路１１１が、シリアルに受信した映像データを、パラレル形式の映像データに復元するための時間経過後に、内部データバス１１２に、まず、１グループの映像データＤ０［０］〜Ｄ０［５］を出力する。次に、１グループの映像データの転送時間経過後に、シリアルパラレル変換回路１１１は、１グループの映像データＤ１［０］〜Ｄ１［５］を出力する。データラッチ１１３には、１グループずつ、内部データバス１１２に現れた映像データがラッチされる。このラッチ処理において、１グループの映像データが切り替わるごとに、信号ドライバ１では、大きな電流が消費される。すなわち、信号ドライバ１の内部データバス１１２、データラッチ１１３で発生するピーク電流は、図６に示すタイミングで発生する。信号ドライバ１の内部データバス１１２を流れる映像データの転送速度は、概ね１０〜５０Ｍグループ／秒程度で設計される。このため、データラッチ１１３へのラッチ処理で発生するノイズは、高調波成分を含め、特にＥＭＩに影響を与える周波数付近となる。
【００１７】
図７は、平面表示装置全体でのピーク電流について説明する図である。図７の信号ドライバ１〜８は、図１の信号ドライバ１〜８と同一のものである。図７では、水平方向が時間軸になっている。タイミングコントローラ１０１は、表示パネル１０８一ライン分に相当する映像データを分配し、８つの信号ドライバ１〜８へ、同一タイミングで送信している。８つの信号ドライバ１〜８は、同一タイミングで映像データを受信し、かつ、１グループずつ、同一タイミングで映像データのラッチ処理を行っている。よって、各信号ドライバ１〜８における、内部データバス、及び、データラッチでは、ピーク電流が、同一タイミングで発生している。このように、複数の信号ドライバで発生するピーク電流が、平面表示装置全体でそろってしまい、ＥＭＩが悪化するという課題がある。
【課題を解決するための手段】
【００１８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による平面表示装置は、第一のデータ線（１１）と、第二のデータ線（１２）と、表示パネル（１０８）とを具備する。第一の信号ドライバ（１）は、第一群の映像データを受信して、前記表示パネル（１０８）における第一群の信号線を駆動する。第二の信号ドライバ（２）は、第二群の映像データを受信して、前記表示パネル（１０８）における第二群の信号線を駆動する。コントローラ（２０）は、前記第一のデータ線（１１）を介して、前記第一の信号ドライバ（１）へ、前記第一群の映像データを送信するタイミングを制御し、かつ、前記第二のデータ線（１２）を介して、前記第二の信号ドライバ（２）へ、前記第二群の映像データを送信するタイミングを制御する。遅延時間生成部（２３）は、前記第一の信号ドライバ（１）が、前記第一群の映像データを受信するタイミングと、前記第二の信号ドライバ（２）が、前記第二群の映像データを受信するタイミングとを、所定時間だけずらす。
【００２０】
本発明では、遅延時間生成部（２３）によって、第一の信号ドライバ（１）が映像データを受信するタイミングと、第二の信号ドライバ（２）が映像データを受信するタイミングとが、所定時間だけずれる。よって、第一の信号ドライバ（１）が、受信した前記第一群の映像データをラッチするラッチ処理において消費する電流のピークと、前記第二の信号ドライバ（２）が、受信した前記第二群の映像データをラッチするラッチ処理において消費する電流のピークとが、所定時間だけずれる。従って、平面表示装置全体のＥＭＩを改善させることができる。
【発明の効果】
【００２１】
本発明によれば、各信号ドライバで発生するピーク電流を、平面表示装置全体で分散化し、ＥＭＩを改善することができる。
【発明を実施するための最良の形態】
【００２２】
［１］図１に示すように、平面表示装置１００は、大きく分けて、タイミングコントローラ１０１、信号ドライバ１〜８、走査ドライバ１０４〜１０７、表示パネル１０８、タイミングコントローラ１０１と信号ドライバ１〜８とを結ぶデータ線１１〜１８で構成される。これらのうち、ＥＭＩに大きな影響を与えるのは、タイミングコントローラ１０１、信号ドライバ１〜８、データ線１１〜１８である。本実施の形態では、タイミングコントローラ１０１と複数の信号ドライバ１〜８との間の信号伝送に、Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ方式を採用し、かつ、小振幅シリアルデータ伝送方式を採用して、タイミングコントローラ１０１に起因するＥＭＩの問題とデータ線１１〜１８に起因するＥＭＩの問題とを解消している。さらに、本実施の形態では、信号ドライバ１〜８に起因するＥＭＩの悪化も改善する。テレビ用の平面表示装置には、多くの場合、複数の信号ドライバが搭載される。このような信号ドライバに起因するＥＭＩ改善のため、タイミングコントローラが出力する各映像データの出力タイミングをずらす。具体的には、シリアルデータ伝送の転送クロックを使用して、その転送クロック周期の整数倍の時間差を設ける方法を採用するが、この方法は、簡易かつ容易に適用可能な好ましい方法の一つと考えられる。加えて、タイミングコントローラの出力端子毎の時間差を周期的に変更すれば、更にＥＭＩを改善することが可能である。これにより、タイミングコントローラの出力端子毎に、精度と制御性が良い映像データの出力時間差を得ることができるようになり、この映像データを受信する複数の信号ドライバの受信動作タイミングを信号ドライバ毎にばらつかせることができるようになる。よって、複数の信号ドライバに共通の電源、グランド線に流れる電流のピークを時間的にずらすことが可能になり、複数の信号ドライバを使用する平面表示装置のＥＭＩ発生が抑制され、装置全体のＥＭＩ特性が良くなる。
【００２３】
［２］以下詳述する本実施の形態による平面表示装置は、図１に示した平面表示装置１００におけるタイミングコントローラ１０１を、図８に示すタイミグコントローラ２０に置き換えた平面表示装置とする。図８に、本実施の形態におけるタイミングコントローラのブロック説明図を示す。図８において、タイミングコントローラ２０は、ラインメモリ２１と、シリアル変換部２２と、遅延時間生成部２３と、出力アンプ２４と、タイミング制御部２５とを有している。ラインメモリ２１は、表示パネル１０８一ライン分の映像データを各信号ドライバ１〜８へ分配するためのバッファとして働く。ラインメモリ２１は、書き込みと読み出しとを平行して行えるように、ダブルバッファ構成となっている。ある水平同期期間では、一のバッファに表示パネル１０８一ライン分の映像データをシリアルに書き込み、同時に、他方のバッファから表示パネル１０８一ライン分の映像データをパラレルに読み出す。次の水平同期期間では、前記一のバッファから表示パネル１０８一ライン分の映像データをパラレルに読み出し、同時に、前記他方のバッファへ表示パネル１０８一ライン分の映像データをシリアルに書き込む。ラインメモリ２１は、表示パネル１０８一ライン分の映像データを、８つの信号ドライバ１〜８に分配し、パラレルに、８つの映像データを出力する。シリアル変換部２２は、８つの映像データをパラレルに入力し、パラレル−シリアル変換を行って、シリアルに、８つの映像データを出力する。遅延時間生成部２３は、シリアルに、８つの映像データを入力し、各映像データに対して、Δｔ０，Δｔ１，…，Δｔ７の各遅延時間を付加して、シリアルに、８つの映像データを出力する。出力アンプ２４は、遅延時間が付加された映像データを、各データ線１１〜１８に出力する。タイミング制御部２５は、ラインメモリ２１と、シリアル変換部２２と、遅延時間生成部２３とに、制御信号を送出する。
【００２４】
図９に、遅延時間生成部２３のブロック説明図を示す。図示するように、遅延時間生成部２３は、８つのＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリ３１〜３８を有している。本実施の形態では、各信号ドライバ１〜８へ映像データを転送するタイミングは、ＦＩＦＯメモリ３１〜３８を用いてずらすことにしている。これは、ＦＩＦＯメモリ３１〜３８の場合、後述するように、読み出しアドレス等を設定するだけで、簡単に遅延時間のずれ量を制御できるからである。
【００２５】
ＦＩＦＯメモリ３１〜３８について詳述する。図１０に、ＦＩＦＯメモリ３１の回路ブロック図を示す。ここでは、図９に示したＦＩＦＯメモリ３１についてのみ説明するが、他のＦＩＦＯメモリ３２〜３８も、同様の回路構成を有している。図１０において、ＦＩＦＯメモリ３１は、書き込み用アドレスカウンタ４０と、書き込み用マルチプレクサ４１と、４つのフリップフロップ回路４２〜４５と、読み出し用マルチプレクサ４６と、読み出し用アドレスカウンタ４７とを有している。書き込み用アドレスカウンタ４０は、書き込みクロックを、…，０，１，２，３，０，１，２，３，０，…、と計数し、その値を出力する。書き込み用マルチプレクサ４１は、書き込み用アドレスカウンタ４０が計数した値に対応するフリップフロップ回路４２〜４５を選択し、そのフリップフロップ回路４２〜４５に対して、書き込みクロックを供給する。４つのフリップフロップ回路４２〜４５は、書き込みクロックのエッヂで、映像データを取り込み、次の書き込みクロックが投入されるまで、その映像データの出力を維持する。読み出し用アドレスカウンタ４７は、読み出しクロックを、…，０，１，２，３，０，１，２，３，０，…、と計数し、その値を出力する。読み出し用マルチプレクサ４６は、読み出し用アドレスカウンタ４７が計数した値に対応するフリップフロップ回路４２〜４５を選択し、そのフリップフロップ回路４２〜４５が出力する映像データを、出力アンプ２４へ送出する。
【００２６】
図１１に、書き込み用アドレスカウンタ４０の回路ブロック図を示す。ここでは、図１０に示した書き込み用アドレスカウンタ４０についてのみ説明するが、読み出し用アドレスカウンタ４７も、同様の回路構成を有している。図１１において、書き込み用アドレスカウンタ４０は、下位ビット用マルチプレクサ５０と、上位ビット用マルチプレクサ５１と、下位ビット用フリップフロップ回路５２と、上位ビット用フリップフロップ回路５３と、加算器５４とを有している。下位ビット用マルチプレクサ５０、及び、上位ビット用マルチプレクサ５１は、プリセット信号がオンになると、プリセット入力を選択し、その初期値をフリップフロップ回路５２，５３に設定する。また、下位ビット用マルチプレクサ５０、及び、上位ビット用マルチプレクサ５１は、プリセット信号がオフの間、加算器５４の出力を選択する。このとき、フリップフロップ回路５２，５３は、書き込みクロックが立ち下がるエッヂで、加算器５４の出力を取り込み、その値をカウント出力として出力する。加算器５４は、フリップフロップ回路５２，５３が出力する２桁の２進数の値をインクリメントする。
【００２７】
図１２に、ＦＩＦＯメモリ３１の動作を説明するタイミングチャートを示す。ここでは、ＦＩＦＯメモリ３１についてのみ説明するが、他の７つのＦＩＦＯメモリ３２〜３８も、ＦＩＦＯメモリ３１と同様の回路構成をしており、同様に動作する。図１２において、ＦＩＦＯメモリ３１は、書き込みクロック、読み出しクロック、映像データＤ１，Ｄ２，Ｄ３，…を入力している。プリセット信号がオンになると、書き込み用アドレスカウンタ４０には、初期値”２”が設定され、読み出し用アドレスカウンタ４７には、初期値”０”が設定される。この初期値の差によって、ＦＩＦＯメモリ３１は、映像データの転送クロック、２クロック分の遅延時間を生成することができる。書き込み用アドレスカウンタ４０は、書き込みクロックが立ち下がるエッヂで、計数を行い、読み出し用アドレスカウンタ４７は、読み出しクロックが立ち下がるエッヂで、計数を行う。図示するように、読み出しクロックの位相と、書き込みクロックの位相とをずらしてある。これにより、ＦＩＦＯメモリ３１は、より細かな遅延時間の制御を行うことができる。図１２において、ＦＩＦＯメモリ３１のデータ出力は、読み出し用アドレスカウンタ４７が計数する値に対応するフリップフロップ回路４２〜４５の出力となる。例えば、読み出し用アドレスカウンタ４７が計数する値が”２”のとき、フリップフロップ回路４４の出力Ｑ３が、ＦＩＦＯメモリ３１のデータ出力となる。読み出し用アドレスカウンタ４７が計数する値が”３”のとき、フリップフロップ回路４５の出力Ｑ４が、ＦＩＦＯメモリ３１のデータ出力となる。
【００２８】
タイミングコントローラ２０が作成する遅延時間Δｔ０，Δｔ１，…，Δｔ７は、それぞれ、［映像データの転送クロック周期］×［１グループの映像データのビット数］の時間の範囲内で任意に設定することが可能である。また、ＥＭＩを十分に改善させるためには、少なくとも一つの遅延時間は、［映像データの転送クロック周期］を超える時間であることが望ましい。なお、タイミングコントローラ２０では、遅延時間Δｔ０，Δｔ１，…，Δｔ７を、シリアル変換後に生成している。この方法が最も簡便ではあるが、遅延時間Δｔ０，Δｔ１，…，Δｔ７は、シリアル変換前や、ラインメモリ２１からの読み出しのタイミングで生成してもかまわない。また、遅延時間Δｔ０，Δｔ１，…，Δｔ７の生成手段は、ＦＩＦＯメモリに限定する必要はない。
【００２９】
［３］以上、本実施の形態によるタイミングコントローラ２０について説明した。続いて、信号ドライバ１〜８における消費電流について詳述する。説明を簡素化するため、以下、図１３〜１５においては、信号ドライバ１〜３のみを取り上げる。図１３に、タイミングコントローラが、シリアル形式の３つの映像データを、各データ線１１〜１３へ送出するタイミングの例を示す。図１３において、遅延時間生成部２３におけるＦＩＦＯメモリ３１は、遅延時間として、Δｔ０＝０を生成し、ＦＩＦＯメモリ３２は、Δｔ１＝［映像データの転送クロック周期］を生成し、ＦＩＦＯメモリ３３は、Δｔ２＝［映像データの転送クロック周期］×３を生成している。
【００３０】
図１４に、各信号ドライバ１〜３において、パラレル変換された映像データが、１グループずつ、内部データバスに現れるタイミングを示す。信号ドライバ１では、遅延時間Δｔ０＝０で受信した映像データを、パラレル形式に復元するための時間経過後に、１グループずつ、内部データバスに送出し、１グループずつ、データラッチにラッチしている。信号ドライバ２では、遅延時間Δｔ１＝［映像データの転送クロック周期］で受信した映像データを、パラレル形式に復元するための時間経過後に、１グループずつ、内部データバスに送出し、１グループずつ、データラッチにラッチしている。信号ドライバ３では、遅延時間Δｔ２＝［映像データの転送クロック周期］×３で受信した映像データを、パラレル形式に復元するための時間経過後に、１グループずつ、内部データバスに送出し、１グループずつ、データラッチにラッチしている。
【００３１】
図１５に、各信号ドライバで消費する電流のタイミングを示す。図１５に示すように、各信号ドライバ１〜３では、１グループの映像データをラッチ処理するごとに、電流のピークを発生させている。しかしながら、当実施の形態では、タイミングコントローラ２０において、異なる遅延時間Δｔ０，Δｔ１，Δｔ２を設けているため、電流のピークが重ならないようになっている。従って、３つの信号ドライバ１〜３が消費する電流の合計は、重畳されないようになっている。
【００３２】
各信号ドライバに分配される８つの映像データに対して、異なる遅延時間Δｔ０，Δｔ１，…，Δｔ７を設定した場合の消費電流を説明する。図１６は、映像データが、１グループずつ、内部データバスに現れるタイミングと、消費電流の大きさとの関係を示す図である。図１６では、図８に示したタイミングコントローラ２０によって、各信号ドライバ１〜８の映像データに対して、異なる遅延時間Δｔ０，Δｔ１，…，Δｔ７が設定されている。図示するように、各信号ドライバ１〜８においては、１グループずつ、映像データが内部データバスに現れているが、それらのタイミングは、各遅延時間Δｔ０，Δｔ１，…，Δｔ７の差だけずれている。従って、各信号ドライバ１〜８で消費される電流のピークは重ならない。８つの信号ドライバ１〜８によって消費される全消費電流は、図１６の最下行に示すように、分散される。
【００３３】
［４］続いて、遅延時間Δｔ０，Δｔ１，…，Δｔ７を時系列的に変化させる実施の形態について説明する。図１１に示されるように、本実施の形態によるタイミングコントローラ２０は、プリセット信号をオンにすることによって、任意のタイミングで、遅延時間Δｔ０，Δｔ１，…，Δｔ７を変化させることができる。なお、図１７〜１９では、説明を簡素化するために、３つの信号ドライバ１〜３のみを取り上げる。図１７は、遅延時間を時系列的に変化させた場合において、映像データが、１グループずつ、内部データバスに現れるタイミングと、消費電流の大きさとの関係を示す図である。図中、”一行目”とあるのは、表示パネル１０８における第一行目に表示される映像データが、１グループずつ、ラッチ処理される期間の動作を示している。”二行目”、”三行目”についても同様である。表示パネル１０８が、一水平期間に、パネル一行分の映像データを表示するものとすると、タイミングコントローラ２０は、第一の水平期間に、”一行目”の映像データを送出し、次の水平期間に、”二行目”の映像データを送出し その次の水平期間に、”三行目”の映像データを送出する。図１７では、奇数行目の映像データに設定される遅延時間Δｔ０Ｏ，Δｔ１Ｏ，Δｔ２Ｏを同一とし、偶数行目の映像データに設定される遅延時間Δｔ０ｅ，Δｔ１ｅ，Δｔ２ｅを同一とし、かつ、奇数行目の映像データに設定される遅延時間と、偶数行目の映像データに設定される遅延時間とを異なるものとしている。図示するように、”一行目”と”三行目”のタイミングは同一であり、”一行目”と”二行目”のタイミングは異なっている。
【００３４】
図１８は、図１７の条件下で、奇数行目の映像データを受信した３つの信号ドライバ１〜３が、その映像データをラッチ処理する期間における電流波形の周波数成分を示す図であり、図１９は、図１７の条件下で、偶数行目の映像データを受信した３つの信号ドライバ１〜３が、その映像データをラッチ処理する期間における電流波形の周波数成分を示す図である。図１８，１９においては、信号ドライバ１〜３で消費される電流の電流ＦＦＴ（Fast Fourier Transform）をグラフ化している。横軸は、周波数を表し、単位はＭＨｚである。縦軸は、マグニチュードを表す。図示するように、図１８の奇数行目の期間と、図１９の偶数行目の期間とでは、電流波形の周波数成分が異なっている。すなわち、奇数行目と偶数行目では、電源電流のパルスの発生間隔が異なるので、結果として、ＥＭＩで観測される電磁放射の周波数成分が分散されることになる。従って、本実施の形態のように、遅延時間Δｔ０，Δｔ１，…，Δｔ７を、時系列的に変化させれば、特定の周波数にエネルギーが集中することを抑えることができる。
【図面の簡単な説明】
【００３５】
【図１】図１は、平面表示装置のブロック説明図である
【図２】図２は、信号ドライバのブロック説明図である。
【図３】図３は、信号ドライバにおけるラッチ処理の説明図である。
【図４】図４は、信号ドライバにおける別のラッチ処理の説明図である。
【図５】図５は、タイミングコントローラ側の内部処理について説明する図である。
【図６】図６は、信号ドライバ側の内部処理について説明する図である。
【図７】図７は、平面表示装置全体でのピーク電流について説明する図である。
【図８】図８は、本実施の形態におけるタイミングコントローラのブロック説明図である。
【図９】図９は、遅延時間生成部のブロック説明図である。
【図１０】図１０は、ＦＩＦＯメモリの回路ブロック図である。
【図１１】図１１は、書き込み用アドレスカウンタの回路ブロック図である。
【図１２】図１２は、ＦＩＦＯメモリの動作を説明するタイミングチャートである。
【図１３】図１３は、タイミングコントローラが映像データを送出するタイミングの例を示す図である。
【図１４】図１４は、パラレル変換された映像データが内部データバスに現れるタイミングを示す図である。
【図１５】図１５は、各信号ドライバで消費する電流のタイミングを示す図である。
【図１６】図１６は、映像データが内部データバスに現れるタイミングと、消費電流の大きさとの関係を示す図である。
【図１７】図１７は、映像データが内部データバスに現れるタイミングと、消費電流の大きさとの関係を示す図である。
【図１８】図１８は、奇数行目の電流波形の周波数成分を示す図である。
【図１９】図１９は、偶数行目の電流波形の周波数成分を示す図である。
【符号の説明】
【００３６】
１〜８  信号ドライバ
１１〜１８  データ線
２０，１０１  タイミングコントローラ
２１  ラインメモリ
２２  シリアル変換部
２３  遅延時間生成部
２４，１１６  出力アンプ
２５  タイミング制御部
３１〜３８  ＦＩＦＯメモリ
４０，４７  アドレスカウンタ
４１，４６，５０，５１  マルチプレクサ
４２〜４５，５２，５３  フリップフロップ回路
５４  加算器
１００  平面表示装置
１０４〜１０７  走査ドライバ
１０８  表示パネル
１１０  入力レシーバ
１１１，１１７  シリアルパラレル変換回路
１１２，１１８  内部データバス
１１３，１１４，１１９  データラッチ
１１５  Ｄ／Ａコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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