(57)【特許請求の範囲】
【請求項１】
信号伝送ユニットを、複数段、スタッカブルに接続すると共に、各信号伝送ユニット内に同一の信号を伝送するシリアルバスを複数、並行配線し、当該シリアルバスの配線数を１周期内の信号伝送ユニットの接続段数として当該周期内では各信号伝送ユニットごとに異なる１つのシリアルバスにバッファを挿入することで同一のシリアルバスには上記１周期ごとにバッファを挿入するようにして上記シリアルバス配線数制御で要求バス仕様に対応可能にした、ことを特徴とする信号シリアル伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数段の信号伝送ユニットをスタッカブル接続し、これら信号伝送ユニット内をシリアルバスで信号をシリアル伝送する信号シリアル伝送システムに関する。
【背景技術】
【０００２】
上記信号をシリアルに伝送することができるシステムとして例えばＰＬＣ（プログラマブルコントローラ）がある。また、ＰＬＣの中でビルディングブロックタイプでは、ＣＰＵユニット以外に、ユーザの要望等によりＩ／Ｏユニット等の各種拡張ユニットを備える（特許文献１参照）。このビルディングブロックタイプでもベースユニット内にＣＰＵユニットと拡張ユニットとが一定台数だけ搭載するベースユニットタイプやベースユニットタイプではなく、ＣＰＵユニットに対して拡張ユニットをそれぞれの外側面のコネクタで接続して増設可能なスタッカブル接続タイプ等がある。
【０００３】
スタッカブル接続タイプでは、ベースユニットタイプとは異なって、ＣＰＵユニットは拡張ユニットを制御するクロックやデータ等の信号をシリアルバスを通じて伝送する。このスタッカブル接続タイプでプログラマブルコントローラにおいてはその用途規模拡大によりＣＰＵユニットにスタッカブルに接続する拡張ユニットの段数が増加すると、ＣＰＵユニットからのバス配線長が長くなり、バスの容量性負荷やノイズ混入、等により信号の波形品質が悪化してくるようになる。そのため、拡張ユニットの増設段数に制約が発生してくるようになる。
【０００４】
そこで、この制約を解消するべく信号波形整形用としてのバッファをシリアルバス内に挿入することで信号の品質を向上させることが考えられる。しかし、拡張ユニットの増設段数増大でバッファ数が増加すると信号波形品質が向上しても信号伝搬が大幅に遅延し通信速度が著しく低下してくるようになる。さらに、バッファが挿入される拡張ユニットとバッファが挿入されない拡張ユニットとが混在して全体の信号の通信品質や通信速度の全体的なバランスが低下してくるなど、通信品質と通信速度との両立が困難となってくる。
【特許文献１】特開２００２−１０８４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明により解決すべき課題は、通信速度重視か通信品質重視等の要求バス仕様に応じて信号を伝送可能にして通信品質と通信速度それぞれのバランスをとり、信号シリアル伝送システムでのそれらの両立を可能とすることである。
【課題を解決するための手段】
【０００６】
本発明による信号シリアル伝送システムは、信号伝送ユニットを、複数段、スタッカブルに接続すると共に、各信号伝送ユニット内に同一の信号を伝送するシリアルバスを複数、並行配線し、当該シリアルバスの配線数を１周期内の信号伝送ユニットの接続段数として当該周期内では各信号伝送ユニットごとに異なる１つのシリアルバスにバッファを挿入することで同一のシリアルバスには上記１周期ごとにバッファを挿入するようにして上記シリアルバス配線数制御で要求バス仕様に対応可能にしたことを特徴とするものである。
【０００７】
本発明によると、信号伝送ユニットの接続段数が増大することでバス配線長が増加しても、各信号伝送ユニット内では信号伝送ユニットの接続順で周期的に異なる１つのシリアルバスに信号波形整形用としてのバッファを接続して同一のシリアルバスには上記１周期ごとにバッファが挿入されるようにしたことから、シリアルバスの配線数の制御により、信号遅延抑制と信号波形の品質劣化との両立化を容易に制御することができる。
【０００８】
例えば、シリアルバスの数を少なくすれば、同一のシリアルバス配線長に対するバッファ接続個数が増大し、信号波形の品質劣化を抑制できる一方、シリアルバスの数を多くすれば、同一のシリアルバス配線長に対するバッファ接続個数が減って信号遅延が抑制されて通信速度を向上させることができるようになるので、信号シリアル伝送システムの用途に応じて、ユーザはいずれのバス仕様を優先するかを選択することができるようになる。
【０００９】
特に本発明では、従来のように同一のシリアルバスにバッファの挿入個数を制御することで各信号伝送ユニットでは信号品質や信号伝送速度がアンバランスな信号が伝送されたりするのとは異なって、上記１周期内ではいずれかのシリアルバスにもバッファを１つ挿入することができると共に、バランスよく各信号伝送ユニットに対して信号品質が同等でかつ信号の伝送速度も均等して信号を伝送することができるようになる。その結果、システム用途で信号伝送ユニットが増設されてもその用途に要求されるバス仕様に容易に対応することができるようになる。
【発明の効果】
【００１０】
本発明によれば、シリアルバスの配線数を制御するだけで通信速度重視か通信品質重視等の要求バス仕様に応じることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して、本発明の実施の形態に係る信号シリアル伝送システムを説明する。実施の形態ではこの信号シリアル伝送システムをＰＬＣ（プログラマブルコントローラ）に適用して説明する。ＰＬＣは、例えば生産工場等に設置されるファクトリーオートメーション（ＦＡ）の制御装置として用いることができる。ＰＬＣにおいて、ビルディングブロックタイプは、複数のユニットから構成される。この複数のユニットとしては、電源ユニット、ＣＰＵユニット、Ｉ／Ｏユニット、通信ユニット等がある。ＣＰＵユニットは、内部にＣＰＵ、Ｉ／Ｏメモリ、プログラムメモリ等を有し、このＣＰＵは、Ｉ／Ｏユニットで入力した信号をＩ／Ｏメモリに取り込むＩＮリフレッシュ処理を行い、プログラムメモリ内のシーケンスプログラムに基づき演算実行し、その演算実行結果をＩ／Ｏメモリに書き込んでＩ／Ｏユニットに送り出すＯＵＴリフレッシュ処理を行い、その後、通信ユニットを介して通信ネットワーク上の他のＰＬＣとデータ送受信を行ったり、ＣＰＵユニットに備えられた通信ポートを介して外部のＰＣ等とデータ送受信などを行ったりする周辺処理を行う一連の処理をサイクリックに繰り返す。Ｉ／Ｏユニットにはセンサ等やアクチュエータ等が接続される。センサ等は制御機械や装置等の状態をセンシングしその情報をＩ／Ｏユニットに入力し、アクチュエータ等はＩ／Ｏユニットからの出力に応答して制御装置を駆動する。
【００１２】
実施の形態では上記したＰＬＣにおいてＣＰＵユニットと、それ以外のユニットを拡張ユニットとして説明する。また、拡張ユニットとしてはＩ／Ｏユニットに適用するが、これに限定されない。
【００１３】
図１、図２に、ＰＬＣにおいてＣＰＵユニットと、複数の拡張ユニットとを示すものであり、ＣＰＵユニットから拡張ユニットに対して信号が２つのシリアルバスで伝送する場合を示し、図１はＰＬＣの要素であるＣＰＵユニットと、拡張ユニットとが接続されていない状態、図２は、ＣＰＵユニットと拡張ユニットが接続されている状態を示す。
【００１４】
図１、図２を参照して、１０はＣＰＵユニット、１１はＩ／Ｏユニット等の拡張ユニットを示す。ただし、拡張ユニット１１は奇数段、偶数段とするときは、説明の都合で、奇数段では１１−１，１１−３…、偶数段では１１−２，１１−４で示す。ＣＰＵユニット１０は一方の外側面にコネクタＣ０を備え、信号送受信部１０ａからシリアルバス１２が２つに分岐され、各分岐したシリアルバス１３ａ，１３ｂはコネクタＣ０の第１、第２出力端子ｃ１，ｃ２に接続される。なお、ＣＰＵユニット１０のコネクタＣ０は信号をシリアルに伝送する端子のみを説明の都合で示すものであり、図示に限定されるものでない。
【００１５】
各拡張ユニット１１は両外側面に入力側と出力側コネクタＣ１，Ｃ２を備え、それぞれ、第１、第２入力端子ｃｉ１，ｃｉ２、第１、第２出力端子ｃｏ１，ｃｏ２を備える。このコネクタＣ１，Ｃ２も説明の都合で示すものであり、図示に限定されるものでない。また、拡張ユニット１１は、Ｉ／Ｏユニットの場合ではＣＰＵユニット１０からの信号を出力伝送する場合、制御機械や装置等側からの信号をＣＰＵユニット１０に伝送する場合があるが、実施の形態では、前者に限って説明する。
【００１６】
奇数段の拡張ユニット１１−１，１１−３，１１−５…は、両コネクタＣ１，Ｃ２において第１入力端子ｃｉ１と第１出力端子ｃｏ１との間にシリアルバス１５ａが渡されると共にそのシリアルバス１５ａ内にバッファ１６が挿入されていると共にシリアルバス１５ａはバッファ１６を介して内部回路１７に接続される。第２入力端子ｃｉ２と第２出力端子ｃｏ２との間にはシリアルバス１５ｂが渡される。
【００１７】
同様に、偶数段の拡張ユニット１１−２，１１−４，１１−６…には、両コネクタＣ１，Ｃ２において第１入力端子ｃｉ１と第１出力端子ｃｏ１との間にはシリアルバス１５ａが渡されるが、そのシリアルバス１５ａ内にバッファ１６が挿入されず、第２入力端子ｃｉ２と第２出力端子ｃｏ２との間にはシリアルバス１５ｂが渡され、そのシリアルバス１５ｂ内にバッファ１６が挿入されていると共にシリアルバス１５ｂはバッファ１６を介して内部回路１７に接続される。
【００１８】
以上の実施の形態では、図２で示すように、ＣＰＵユニット１０に対して、上記拡張ユニット１１−１，１１−２，１１−３，１１−４…の順に接続されると、バッファ１６は、拡張ユニット１１−１，１１−２，１１−３，１１−４…の接続順で周期的に異なるシリアルバス１５ａ，１５ｂに挿入されることで、拡張ユニット１１−１，１１−２，１１−３，１１−４…の段数２段分を１周期として一方のシリアルバス１５ａまたは１５ｂにバッファ１６が周期的に交互に接続されるので、例えば、２段の拡張ユニット１１−１，１１−２，１１−３，１１−４…それぞれでは、１つのバッファ１６のみで信号波形の整形が行われて信号の品質が確保される一方で、バッファ１６の挿入による信号の遅延は少なくなる。
【００１９】
図３を参照して、拡張ユニット１１の内部構成を説明すると、拡張ユニット１１では、入力側コネクタＣ１の第２入力端子ｃｉ２（接続点Ｐ２）と出力側コネクタＣ２の第１出力端子ｃｏ１（接続点Ｐ３）とがシリアルバス１９に直接、接続され、入力側コネクタＣ１の第１入力端子ｃｉ１（接続点Ｐ１）と出力側コネクタＣ２の第２出力端子ｃｏ２（接続点Ｐ４）とがシリアルバス１８に接続され、そのシリアルバス１８中にバッファ２０が挿入されている。
【００２０】
この拡張ユニット１１では、ＣＰＵユニット１０に対してどの位置に接続されても、段数２段分を１周期として一つのシリアルバス１８にバッファ２０が周期的に交互に接続され、拡張ユニット１１はバッファ２０で信号波形の整形が行われて信号の品質が確保される一方で、バッファ２０の挿入数は上記１周期内では従来より１つ少なくて済みそれだけ信号の遅延は少なくなる。すなわち上記１周期内ではいずれかのシリアルバス１５ａ，１５ｂにバッファ１６を１つ挿入することができ、バランスよく１周期内の各拡張ユニット１１に対して信号品質劣化が同等に抑制されかつ信号の伝送速度も均等して信号を伝送することができるようになる。その結果、システム用途で拡張ユニット１１が増設されてもその用途に要求されるバス仕様に容易に対応することができるようになる。
【００２１】
なお、信号がＣＰＵユニット１０から拡張ユニット１１−１，１１−２，…方向へ伝送されるが、信号が拡張ユニット１１−１，１１−２，…からＣＰＵユニット１０方向へ戻り伝送される場合も、段数２段分を１周期として一つのシリアルバス１８ａにバッファ２０ａが周期的に交互に接続される。この場合、例えば、拡張ユニット１１−１であれば、図示略の入力側コネクタの接続点Ｐ３ａと出力側コネクタの接続点Ｐ２ａとがシリアルバス１９ａに直接、接続され、図示略の入力側コネクタの接続点Ｐ４ａと出力側コネクタの接続点Ｐ１ａとがシリアルバス１８ａに接続され、そのシリアルバス１８ａ中にバッファ２０ａが挿入されている。シリアルバス１４ａと１４ｂは受信側のＯＲゲート２３等で処理され、信号送受信部１０ａ等で受信される。ＯＲゲート２３は説明の都合で示すものであり、図示に限定されるものでない。
【００２２】
図４（ａ）（ｂ）を参照して、拡張ユニット１１は、入力側と出力側の両コネクタＣ１，Ｃ２間にバス接続制御部２１，２２を設け、図４（ａ）ではシリアルバス１５ａは、バス接続制御部２１，２２内では実線で示すバス接続制御でバッファ１６に接続され、シリアルバス１５ｂは点線で示すように、バッファ１６は接続されない。そして、図４（ｂ）では、シリアルバス１５ａにはバス接続制御部２１，２２により点線で示すようにバッファ１６が挿入接続され、シリアルバス１５ｂには実線で示すようにバッファ１６は接続されない。したがって、図４で示す拡張ユニット１１を用いれば、ＣＰＵユニット１０に対してどの位置に配置されても各拡張ユニット１１内では当該シリアルバス１５ａ，１５ｂの配線数である「２」を１周期とし上記接続順に従い周期的に交互にシリアルバス１５ａ，１５ｂにバッファ１６を挿入することができる。
【００２３】
以上から実施の形態では、シリアルバス配線数はシリアルバス１５ａ，１５ｂの「２」であったが、図５で示すように、シリアルバス配線数をシリアルバス１５ａ，１５ｂ，１５ｃの「３」としてもよいし、図６で示すようにシリアルバス配線数をシリアルバス１５ａ，１５ｂ，１５ｃ，１５ｄの「４」としてもよい。あるいはそれ以上のシリアルバス配線数でもよい。
【００２４】
シリアルバス配線数が「２」の場合では、同一のシリアルバスにバッファが接続される周期は拡張ユニット台数で２台のうち１台であるが、いずれの拡張ユニットにも当該拡張ユニットに接続される対象となるシリアルバスにはバッファが挿入される。この場合は、一定のバス配線長のシリアルバス内にバッファが挿入される台数が増加して信号の伝送速度が低下するが信号品質が向上する。
【００２５】
シリアルバス配線数が「３」の場合では、同一のシリアルバスにバッファが接続される周期は拡張ユニット台数で３台のうち１台であるが、いずれの拡張ユニットにも当該拡張ユニットに接続される対象となるシリアルバスにはバッファが挿入される。この場合は、一定のバス配線長のシリアルバスにバッファが挿入される台数は、上記シリアルバス配線数「２」の場合よりも減るので、信号品質がシリアルバス配線数「２」の場合よりも低下するが、信号の伝送速度がシリアルバス配線数「２」の場合よりも向上する。
【００２６】
シリアルバス配線数が「４」の場合では、同一のシリアルバスにバッファが接続される周期は拡張ユニット台数で４台のうち１台であるが、いずれの拡張ユニットにも当該拡張ユニットに接続される対象となるシリアルバスにはバッファが挿入される。この場合は、一定のバス配線長のシリアルバスにバッファが挿入される台数は、上記シリアルバス配線数「３」の場合よりも減るので、信号品質がシリアルバス配線数「３」の場合よりも低下するが、信号の伝送速度がシリアルバス配線数「３」の場合よりも向上する。
【００２７】
すなわち、シリアルバス配線数制御で一定のバス配線長に対してのバッファの接続台数を増減して信号波形劣化と、信号の伝送速度とを両立可能に制御することができるようになる。
【００２８】
以上説明したように、実施の形態では、シリアルバスの配線数の制御により、各拡張ユニット内の伝送信号の波形品質と信号の伝送速度とを容易に制御することができるようになる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の実施の形態に係る信号シリアル伝送システムが提供されるＰＬＣの構成要素を示す図である。
【図２】図２は、シリアルバス配線数が「２」の場合のＰＬＣが構成された状態を示す図である。
【図３】図３は、ＣＰＵユニットと拡張ユニットの接続状態を示す図である。
【図４】図４は、拡張ユニットの変形例を示す図である。
【図５】図５は、シリアルバス配線数が「３」の場合のＰＬＣの構成を示す図である。
【図６】図６は、シリアルバス配線数が「４」の場合のＰＬＣの構成を示す図である。
【符号の説明】
【００３０】
１０  ＣＰＵユニット
１０ａ  ＣＰＵユニット内信号送受信部
１１  拡張ユニット
１２  ＣＰＵユニット内主シリアルバス
１３ａ，１３ｂ  ＣＰＵユニット内シリアルバス
１４ａ，１４ｂ  ＣＰＵユニット内シリアルバス
１５ａ，１５ｂ，１５ｃ，１５ｄ  拡張ユニット内シリアルバス
１６  バッファ
１７  内部回路
１８，１８ａ  拡張ユニット内シリアルバス
１９，１９ａ  拡張ユニット内シリアルバス
２０，２０ａ  バッファ
２１  バス接続制御部
２２  バス接続制御部
２３  ＣＰＵユニット内ＯＲゲート
Ｃ０  ＣＰＵユニット内コネクタ
ｃ１  ＣＰＵユニット内第１出力端子
ｃ２  ＣＰＵユニット内第２出力端子
Ｃ１  拡張ユニット内コネクタ
ｃi１  拡張ユニット内第１入力端子
ｃi２  拡張ユニット内第２入力端子
Ｃ２  拡張ユニット内コネクタ
ｃｏ１  拡張ユニット内第１出力端子
ｃｏ２  拡張ユニット内第２出力端子
Ｐ１，Ｐ１ａ  接続点
Ｐ２，Ｐ２ａ  接続点
Ｐ３，Ｐ３ａ  接続点
Ｐ４，Ｐ４ａ  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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