(57)【特許請求の範囲】
【請求項１】
少なくとも第１信号配線及び第３信号配線が設けられた第１信号層と、グランド層と、電源層と、少なくとも第２信号配線が設けられた第２信号層と、をこの順に有し、さらに、前記グランド層及び前記電源層をそれぞれ貫通しかつ該グランド層及び該電源層と電気的に絶縁された第１信号ビア及び第２信号ビアを有するプリント回路基板であって、
前記第１信号ビアが前記第１信号配線の一端と前記第２信号配線の一端とを接続し、前記第２信号ビアが前記第２信号配線の他端と前記第３信号配線の一端とを接続することにより迂回配線が形成され、
前記電源層が、前記第１信号ビアが前記電源層を貫通する部分及び前記第２信号ビアが前記電源層を貫通する部分を含む部分グランドと、該部分グランドの外側の領域と、に分割され、
前記部分グランドと前記グランド層とがグランドビアにより接続されている、
ことを特徴とするプリント回路基板。
【請求項２】
前記グランドビアを前記部分グランドの周辺に沿って複数配置する、請求項１に記載のプリント回路基板。
【請求項３】
前記部分グランドと、該部分グランドの外側の領域とが、スリットにより分割されている、請求項１又は２に記載のプリント回路基板。
【請求項４】
前記第１信号ビア及び前記第２信号ビアが前記グランド層及び前記電源層をそれぞれ貫通する部分において、前記第１信号ビア及び前記第２信号ビアと、前記グランド層及び前記電源層との間に一定のクリアランスを設けることにより、前記第１信号ビア及び前記第２信号ビアが前記グランド層及び前記電源層と電気的に絶縁される、請求項１〜３のいずれか１項に記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント回路基板に関する。
【背景技術】
【０００２】
様々な電子機器に用いられるプリント回路基板は、高密度配線等を実現するために複数の層で構成されるのが一般的である。こうしたプリント回路基板の層構成は、層数が少ないほど製造コストを削減できるため、コスト重視の設計では層数の少ない４層構成が好まれる傾向がある。４層構成の典型的な構成はＳ−Ｇ−Ｖ−Ｓ構成である（特許文献１〜４）。ここでＳは信号層、Ｇはグランド層、Ｖは電源層を表す。
【０００３】
ところで、電子機器の高速化に伴い、プリント回路基板からの不要輻射（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ，以下ＥＭＩと略す）問題が顕著となってきている。とりわけ上記の４層構成のプリント回路基板においては、信号ビアにより、信号配線と電源層の電源グランドプレーン対が交差する構造を採用することが一般的なので、信号を伝わる電磁波の一部が電源グランドプレーン対内に伝播し、電源グランドプレーン対端部からのＥＭＩを増大させることが知られている。
【０００４】
図１３は、従来の４層構成（Ｓ−Ｇ−Ｖ−Ｓ）のプリント回路基板の模式的な図である。具体的には、図１３（ａ）は、従来の４層構成のプリント回路基板１００の上面図であり、図１３（ｂ）は、図１３（ａ）のＡ−Ａ’断面における断面図である。
【０００５】
プリント回路基板１００においては、１層の第１信号層（Ｓ層）には、ＬＳＩのドライバー１０１とレシーバー１０２が実装されており、ドライバー１０１とレシーバー１０２は信号配線で電気的につながれている。信号配線は、１層（第１信号層）に配置された第１信号配線となるマイクロストリップ線路１０３と、１層（第１信号層）に配置された第３信号配線となるマイクロストリップ線路１１１と、４層（第２信号層）に配置された第２信号配線となるマイクロストリップ線路１１０と、マイクロストリップ線路１０３及びマイクロストリップ線路１１０を接続する第１信号ビア１０４と、マイクロストリップ線路１１０及びマイクロストリップ線路１１１を接続する第２信号ビア１０９と、から構成される。
【０００６】
プリント回路基板１００においては、１層の第１信号層は部品面とも呼ばれ、一般に信号配線とＬＳＩを実装する。４層目の第２信号層は半田面とも呼ばれ、実装上の制約により一層だけでは信号実装面積が足りない場合に用いられる。そして、プリント回路基板１００において、１層（第１信号層）のマイクロストリップ１０３、１１１と、４層（第２信号層）のマイクロストリップ１１０と、が第１信号ビア１０４及び第２信号ビア１０９で接続された構造を迂回配線と呼ぶことにする。
【０００７】
図１４は、図１３に示すプリント回路基板の迂回配線の要部を拡大して示した模式的な図である。具体的には、図１４（ａ）は、図１３（ａ）の迂回配線の平面図の要部を模式的に拡大した図であり、図１４（ｂ）は、図１３（ｂ）の迂回配線の断面図の要部を模式的に拡大した図である。
【０００８】
プリント回路基板１００においては、第１信号ビア１０４及び第２信号ビア１０９が、２層（グランド層）のグランドプレーン１０６と、３層（電源層）の電源プレーン１０５とを貫通する部分、換言すれば、第１信号ビア１０４及び第２信号ビア１０９がグランドプレーン１０６及び電源プレーン１０５と重なっている部分は、クリアランス２０２により電気的に絶縁されている。
【０００９】
プリント回路基板１００のように、層数が少ない４層構造の場合、実装上の制約により必然的に迂回配線が多数必要となる。ところが、迂回配線は、その構造により、第１信号ビア１０４、第２信号ビア１０９に流れる電流から、電源プレーン１０５とグランドプレーン１０６の挟まれた領域に電磁波１０７を漏らす構造である。その結果、電源プレーン１０５とグランドプレーン１０６で挟まれた領域の端部からＥＭＩ（漏洩電磁波）１０８を漏らすため、ＥＭＩ抑制設計という点に問題を有する。
【特許文献１】特開２００１−３２６４６２号公報
【特許文献２】特開２００３−１６３４６７号公報
【特許文献３】特開２００７−８１３６４号公報
【特許文献４】特開２００７−１１５７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
Ｓ−Ｇ−Ｖ−Ｓ構成のプリント回路基板に実装された信号配線において、４層配線を用いた迂回配線の信号ビア部に起因するＥＭＩを抑制する手段として、例えばキャパシタによる対策がある。
【００１１】
図１５は、第１信号層（Ｓ層）にキャパシタを実装した対策方法を説明するための模式的な図である。具体的には、図１５（ａ）は、図１３（ａ）に示すプリント回路基板１００において、第１信号層（Ｓ層）に、マイクロストリップ線路１０３と平行にキャパシタ３０１を設置した状態を示す上面図である。また、図１５（ｂ）は、Ｂ−Ｂ’断面における模式的な断面図である。
【００１２】
図１５に示す、キャパシタ３０１による対策では、第１信号ビア１０４又は第２信号ビア１０９の脇に、キャパシタ３０１が表面実装される。より具体的には、３層（電源層）の電源プレーン１０５と２層（グランド層）のグランドプレーン１０６とを接続するための電源端子用ビア３０２、グランド端子用ビア３０３、及びパッド３０４を実装しておき、パッド３０４にキャパシタ３０１が表面実装される。キャパシタ３０１を実装することにより、キャパシタ３０１に流れる電流を、第１信号ビア１０４を流れる電流の模擬的なリターンパスとし、電源プレーン１０５とグランドプレーン１０６との間に漏れる電磁波を低減しやすくなる。
【００１３】
しかしながら、キャパシタ３０１を実装する際に必然的に伴われるはんだやパッド３０４等の等価インダクタンスの影響で、最初の自己共振周波数を越える周波数帯では効果が弱められる課題がある。さらに、キャパシタ３０１を実装すること自体が、高集積化実装の妨げとなる課題もある。
【００１４】
このように、信号配線を実装した４層プリント回路基板の代表的な層構成であるＳ−Ｇ−Ｖ−Ｓの順の層構成においては、部品実装面の１層（Ｓ層、第１信号層）だけでは信号配線用の実装断面積が十分でないため、必然的に第１信号ビア及び第２信号ビアを用いて、１層と４層（Ｓ層、第２信号層）とを接続した迂回配線が多用される。そして、その結果、第１信号ビアや第２信号ビアから電源系への漏洩電磁波がＥＭＩを増大させる傾向になる。したがって、Ｓ−Ｇ−Ｖ−Ｓの順の層構成を有するプリント回路基板においては、ＥＭＩを低減する必要があるという課題がある。
【００１５】
そして、こうした課題を解決するための対策手法として考えられるキャパシタ実装では、パッドや端子構造に起因する等価インダクタンスにより、最初の自己共振周波数を越える周波数帯ではＥＭＩ低減の効果が弱められる課題がある。加えて、キャパシタ実装では、実装面積上の制約という課題もある。
【００１６】
本発明の目的は、上記課題を解決するためになされたものである。具体的には、４層のプリント回路基板の代表的なＳ−Ｇ−Ｖ−Ｓの順の層構成において、実装面積を増加させることなく、１層（Ｓ層、第１信号層）と、４層（Ｓ層、第２信号層）とが第１信号ビア及び第２信号ビアで接続された迂回配線を設けた場合に発生するＥＭＩを、効果的に抑制するプリント回路基板を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するための本発明のプリント回路基板は、少なくとも第１信号配線及び第３信号配線が設けられた第１信号層と、グランド層と、電源層と、少なくとも第２信号配線が設けられた第２信号層と、をこの順に有し、さらに、前記グランド層及び前記電源層をそれぞれ貫通しかつ該グランド層及び該電源層と電気的に絶縁された第１信号ビア及び第２信号ビアを有するプリント回路基板であって、前記第１信号ビアが前記第１信号配線の一端と前記第２信号配線の一端とを接続し、前記第２信号ビアが前記第２信号配線の他端と前記第３信号配線の一端とを接続することにより迂回配線が形成され、前記電源層が、前記第１信号ビアが前記電源層を貫通する部分及び前記第２信号ビアが前記電源層を貫通する部分を含む部分グランドと、該部分グランドの外側の領域と、に分割され、前記部分グランドと前記グランド層とがグランドビアにより接続されている、ことを特徴とする。
【００１８】
本発明のプリント回路基板の好ましい態様においては、前記グランドビアを前記部分グランドの周辺に沿って複数配置する。
【００１９】
本発明のプリント回路基板の好ましい態様においては、前記部分グランドと、該部分グランドの外側の領域とが、スリットにより分割されている。
【００２０】
本発明のプリント回路基板の好ましい態様においては、前記第１信号ビア及び前記第２信号ビアが前記グランド層及び前記電源層をそれぞれ貫通する部分において、前記第１信号ビア及び前記第２信号ビアと、前記グランド層及び前記電源層との間に一定のクリアランスを設けることにより、前記第１信号ビア及び前記第２信号ビアが前記グランド層及び前記電源層と電気的に絶縁される。
【発明の効果】
【００２１】
本発明のプリント回路基板によれば、迂回配線を含むＳ−Ｇ−Ｖ―Ｓ層構成のプリント回路基板において、第１信号ビア及び第２信号ビアから電源層に漏れる漏洩電磁波を抑制し、その結果として電源系から漏れるＥＭＩをも抑制することが可能となる。そして、こうしたＥＭＩを、プリント配線回路の実装面積を増加させることなく効果的に抑制しやすくなる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施例につき説明するが、本発明は以下の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において任意に変形して実施することができる。
【００２３】
図１は、本発明のプリント回路基板の一例の模式的な図である。具体的には、図１（ａ）は、本発明のプリント回路基板の一例の上面図であり、図１（ｂ）は、図１（ａ）のＣ−Ｃ’断面における断面図である。
【００２４】
プリント回路基板１は、少なくとも第１信号配線となるマイクロストリップ線路２及び第３信号配線となるマイクロストリップ線路４が設けられた第１信号層１２と、グランド層たるグランドプレーン７と、電源層たる電源プレーン８と、少なくとも第２信号配線となるマイクロストリップ線路３が設けられた第２信号層１３と、をこの順に有する。さらに、プリント回路基板１は、グランドプレーン７及び電源プレーン８をそれぞれ貫通し、かつグランドプレーン７及び電源プレーン８と電気的に絶縁された第１信号ビア５及び第２信号ビア６を有する。
【００２５】
プリント回路基板１においては、第１信号ビア５がマイクロストリップ線路２（第１信号配線）の一端とマイクロストリップ線路３（第２信号配線）の一端とを接続し、第２信号ビア６がマイクロストリップ線路３（第２信号配線）の他端とマイクロストリップ線路４（第３信号配線）の一端とを接続することにより迂回配線が形成されている。このように、迂回配線は、１層―４層―１層の順に実装されている。
【００２６】
プリント回路基板１においては、電源プレーン８が、第１信号ビア５が電源プレーン８を貫通する部分及び第２信号ビア６が電源プレーン８を貫通する部分を含む部分グランド９と、部分グランドの外側の領域１５と、に分割されている。そして、部分グランド９とグランドプレーン７とがグランドビア１１により接続されている。こうした構成を採用することにより、第１信号ビア５及び第２信号ビア６が部分グランド９に囲まれるようになる。その結果、電源プレーン８に漏れる漏洩電磁波をシールドしやすくなる。加えて、通常、上下に導体があると、電磁波はこれら導体間を進みやすくなるが、プリント回路基板１においては、電源プレーン８が部分グランド９と、部分グランドの外側の領域１５とに分断されているので、当該分断部分において電磁波が進みにくくなる。こうした２つの作用が働くことにより、電源系から漏れるＥＭＩを抑制することが可能となる。そして、キャパシタ等を用いることなく、電源プレーン（電源層）８を、部分グランド９と部分グランドの外側の領域１５とに分割することによって行うので、プリント配線回路の実装面積を増加させることなくＥＭＩの抑制を効果的に行いやすくなる。以下、プリント回路基板１についてさらに説明する。
【００２７】
プリント回路基板１では、上述のとおり、Ｓ−Ｇ−Ｖ−Ｓの層構成で、１層―４層―１層の順に実装された迂回配線を含む。そして、４層構成（Ｓ−Ｇ−Ｖ−Ｓ）の３層目の電源プレーン８内において、迂回配線の複数の信号ビア（第１信号ビア５及び第２信号ビア６）を囲む導体領域をスリット１０により分割して部分グランド９を形成する。さらに、２層目のグランドプレーン７と部分グランド９とを、信号ビア（第１信号ビア５及び第２信号ビア６）近辺のグランドビア１１により接続している。
【００２８】
図２は、３層の電源層（電源プレーン）の平面図を模式的に示したものである。具体的には、図１において、電源プレーン８を抜き出してその上面を示したものである。
【００２９】
電源プレーン８は、部分グランド９と、部分グランドの外側の領域１５とが、スリット１０により分割されている。スリット１０の幅は、通常０．１μｍ以上である。スリット１０は、部分グランド９と部分グランドの外側の領域１５とを電気的に切断できるような幅とすればよい。スリット１０を設けることにより、第１信号ビア５及び第２信号ビア６に流れる電流から電源プレーン８とグランドプレーン７の挟まれた領域に発生する電磁波が、スリット１０の部分で効果的に反射するようになり、ＥＭＩの抑制がより行いやすくなる。またスリットにより、部分グランドの外側の領域１５とグランドプレーン７との絶縁が確保されやすくなる。
【００３０】
部分グランド９において、第１信号ビア５及び第２信号ビア６が、グランドプレーン７及び電源プレーン８を貫通する部分には、第１信号ビア５及び第２信号ビア６と、グランドプレーン７及び電源プレーン８との間に一定のクリアランス１４が設けられている。クリアランス１４により、第１信号ビア５及び第２信号ビア６とグランドプレーン７及び電源プレーン８とを電気的に絶縁することができる。
【００３１】
部分グランド９において、４つのグランドビア１１が部分グランド９の周辺に沿って配置されている。グランドビア１１により、グランドプレーン７と部分グランド９とが電気的に接続され、部分グランド９はアースと同電位となる。一方、部分グランドの外側の領域１５は電源プレーン８に印加される電圧と同電位になっている。その結果、第１信号ビア５及び第２信号ビア６に流れる電流によって発生する電磁波は、グランドビア１１でアースされた部分グランド９によってシールドされることになり、ＥＭＩを低減しやすくなる。加えて、スリット１０によってグランドビア１１を用いることだけではシールドしきれない電磁波をシールドできる。本発明では、こうしたシールドの相乗効果が発揮されるようになる。
【００３２】
図３は、図１の部分グランドで囲まれた領域の要部を拡大して示した模式的な図である。図４は、図３のＤ−Ｄ’断面での模式的な断面図である。図５は、図３のＥ−Ｅ’断面での模式的な断面図である。具体的には、図３は、図１（ａ）の部分グランド９で囲まれた領域の要部を模式的に拡大して示すとともに、第１信号ビア５及び第２信号ビア６がグランドプレーン７及び電源プレーン８を貫通する際に設けられているクリアランス１４を透視して示してある。図４は、図１（ｂ）の部分グランド９で囲まれた領域の要部を模式的に拡大して示している。そして、図５は、図３のＥ−Ｅ’断面における断面図を模式的に示したものである。なお、図３〜５においては、図１に縮尺・拡大を加えて、第１信号ビア５、第２信号ビア６、クリアランス１４、部分グランド９、スリット１０、グランドビア１１等の位置関係をわかりやすく示している。
【００３３】
プリント回路基板１は、図４に示すように、第１信号ビア５及び第２信号ビア６がグランドプレーン７及び電源プレーン８をそれぞれ貫通する部分において、第１信号ビア５及び第２信号ビア６と、グランドプレーン７及び電源プレーン８との間に一定のクリアランス１４を設けることにより、第１信号ビア５及び第２信号ビア６がグランドプレーン７及び電源プレーン８と電気的に絶縁されている。
【００３４】
プリント回路基板１においては、図５に示すように、グランドビア１１は、グランドプレーン７と部分グランド９とを接続し、プリント回路基板１を貫通するように形成されている。グランドビア１１は、グランドプレーン７と部分グランド９とを接続する役目を有するので、基本的には、２層と３層との間に設けられていれば十分であるが、プリント回路基板１を貫通した構成を採用することにより、コスト上昇を抑制しつつグランドビア１１をプリント回路基板１に配置することができるようになる。但し、グランドビア１１は、マイクロストリップ線路２（第１信号配線）やマイクロストリップ線路４（第３信号配線）等の第１信号層１２（１層）に設けられた信号配線とは絶縁されるように、プリント回路基板１に取り付けられている。さらに、グランドビア１１は、マイクロストリップ線路３（第２信号配線）等の第２信号層１３（４層）に設けられた信号配線とも絶縁されるように、プリント回路基板１に取り付けられている。
【００３５】
プリント回路基板１においては、図１〜５に示すプリント回路基板構成を用いることにより、グランドプレーン７とグランドビア１１を介して接続された部分グランド９が、第１信号ビア５及び第２信号ビア６を含む領域に形成されることになる。その結果、部分グランド９が、第１信号ビア５及び第２信号ビア６の貫通部分で、第１信号ビア５及び第２信号ビア６を囲むように配置される。したがって、第１信号ビア５及び第２信号ビア６の電流のリターンパスは、グランドビア１１と部分グランド９により連続性を保つことになり、第１信号ビア５及び第２信号ビア６から部分グランド９とグランドプレーン７との間に漏れる電磁波がシールドされ、外部への漏洩が抑制される。加えて、一部漏れた電磁波も、スリット１０により反射される傾向となり、電源プレーン８のうち部分グランドの外側の領域１５とグランドプレーン７で挟まれた領域に漏れにくくなる。こうした作用が発揮される結果として、電源プレーン８とグランドプレーン７で挟まれた領域の端部から漏れるＥＭＩが抑制されるようになる。
【００３６】
なお、プリント回路基板１においては、グランドビア１１は第１信号ビア５及び第２信号ビア６の両脇に配置している。しかしながら、グランドビアは、必ずしも第１信号ビアや第２信号ビアの両脇に配置しなくても、グランドビアを部分グランドの周辺に沿って複数配置すれば、一定のＥＭＩ抑制効果が得られると考えられる。図６は、本発明のプリント回路基板の他の一例を示す模式的な図である。具体的には、図６は、図３と同様の形式でプリント回路基板を示したものである。プリント回路基板２０では、６つのグランドビア１１を部分グランドの周辺に沿って複数配置することにより、第１信号ビア５及び第２信号ビア６から発生した電磁波が外側の電源プレーン及びグランドプレーン間へ伝播するのを抑制しやすくなる。
【００３７】
以下に、本発明のプリント回路基板の具体例を、図面を用いて示す。
【００３８】
図７は、４層（Ｓ−Ｇ−Ｖ−Ｓ）構成のプリント回路基板の模式的な図である。具体的には、図７は、４層構成のプリント回路基板の上面図を示している。
【００３９】
プリント回路基板３０は、２０ＭＨｚの発信器１６とクロックジェネレータ１７によりＬＳＩのドライバー１０１を模擬した信号発生器を構成し、５０Ωの終端抵抗１８によりＬＳＩのレシーバー１０２を模擬している。信号を発生させるための発信器を動作させるための電源は、乾電池箱２０内の乾電池（３．６ボルト）により構成し、フェライト１９を付けたケーブルにより電源プレーン８と接続した。
【００４０】
プリント回路基板３０において、第１信号ビア５、第２信号ビア６近辺で対策をほどこさない構成を「対策なし」とし、キャパシタを第１信号ビア５及び第２信号ビア６近辺に実装する方法を「キャパシタ対策」とし、本発明のプリント回路基板で採用する、電源プレーン（電源層）に部分グランドを形成し、これをグランドビアによりグランドプレーン（グランド層）と接続する方法を「グランドビア＆３層部分グランド」として、評価基板を作成した。
【００４１】
図８は、「対策なし」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。図９は、「キャパシタ対策」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。図１０は、「グランドビア＆３層部分グランド」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。
【００４２】
図８〜１０に示すプリント回路基板において、５００ＭＨｚ〜１ＧＨｚの周波数帯において、信号配線に同一のクロック信号を印加したときの漏洩電磁波（ＥＭＩ）を測定した。図１１は、「対策なし」の評価基板及び「キャパシタ対策」の評価基板におけるＥＭＩの測定結果であり、図１２は、「対策なし」の評価基板及び「グランドビア＆３層部分グランド」の評価基板におけるＥＭＩの測定結果である。図１１，１２より、本発明のプリント回路基板である「グランドビア＆３層部分グランド」の構成を用いることにより、「対策なし」の場合や、「キャパシタ対策」の場合よりも、５００ＭＨｚ〜１ＧＨｚの間でＥＭＩが抑制される傾向にあることがわかる。
【００４３】
以上、本発明のプリント回路基板につき具体例を用いて説明してきたが、本発明のプリント回路基板は上記具体例に限定されるものではなく、本発明の要旨の範囲内において適宜設計変更等を行うことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明のプリント回路基板の一例の模式的な図である。
【図２】３層の電源層（電源プレーン）の平面図を模式的に示したものである。
【図３】図１の部分グランドで囲まれた領域の要部を拡大して示した模式的な図である。
【図４】図３のＤ−Ｄ’断面での模式的な断面図である。
【図５】図３のＥ−Ｅ’断面での模式的な断面図である。
【図６】本発明のプリント回路基板の他の一例を示す模式的な図である。
【図７】４層（Ｓ−Ｇ−Ｖ−Ｓ）構成のプリント回路基板の模式的な図である。
【図８】「対策なし」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。
【図９】「キャパシタ対策」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。
【図１０】「グランドビア＆３層部分グランド」の評価基板における第１信号ビア及び第２信号ビア近辺の要部構成を模式的に示した図である。
【図１１】「対策なし」の評価基板及び「キャパシタ対策」の評価基板におけるＥＭＩの測定結果である。
【図１２】「対策なし」の評価基板及び「グランドビア＆３層部分グランド」の評価基板におけるＥＭＩの測定結果である。
【図１３】従来の４層構成（Ｓ−Ｇ−Ｖ−Ｓ）のプリント回路基板の模式的な図である。
【図１４】図１３に示すプリント回路基板の迂回配線の要部を拡大して示した模式的な図である。
【図１５】第１信号層（Ｓ層）にキャパシタを実装した対策方法を説明するための模式的な図である。
【符号の説明】
【００４５】
１，２０，３０，１００  プリント回路基板
２  マイクロストリップ線路（第１信号配線）
３  マイクロストリップ線路（第２信号配線）
４  マイクロストリップ線路（第３信号配線）
５  第１信号ビア
６  第２信号ビア
７  グランドプレーン（グランド層）
８  電源プレーン（電源層）
９  部分グランド
１０  スリット
１１  グランドビア
１２  第１信号層
１３  第２信号層
１４  クリアランス
１５  部分グランドの外側の領域
１６  発信器
１７  クロックジェネレータ
１８  終端抵抗
１９  フィライト
２０  乾電池
１０１  ドライバー
１０２  レシーバー
１０３  マイクロストリップ線路（第１信号配線）
１０４  第１信号ビア
１０５  電源プレーン（電源層）
１０６  グランドプレーン（グランド層）
１０７  電磁波
１０８  ＥＭＩ
１０９  第２信号ビア
１１０  マイクロストリップ線路（第２信号配線）
１１１  マイクロストリップ線路（第３信号配線）
２０１，２０２  クリアランス
３０１  キャパシタ
３０２  電源端子用ビア
３０３  グランド端子用ビア
３０４  パッド
【図１】
0004957543.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004957543.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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