(57)【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子から入力された信号を遅延させる遅延回路と、
前記入力端子から入力された信号を反転させる反転回路と、
前記入力信号に入力された信号が入力される複数のバッファ回路と、
前記複数のバッファ回路から出力された信号を出力する出力端子と、
を備えた出力バッファ回路において、
前記バッファ回路は、前記入力端子に入力された信号を前記遅延回路及び反転回路を通さずに入力される第１のバッファ回路と、前段にセレクタが設けられ、当該信号を前記遅延回路及び反転回路を通さずまたは通して入力されることが選択可能な第２のバッファ回路とを含み、
前記第１のバッファ回路と前記第２のバッファ回路とは、それぞれオン抵抗として可変抵抗を有し、
前記第１のバッファ回路の可変抵抗と前記第２のバッファ回路の可変抵抗は一括して変更可能であるとともに、前記第２のバッファ回路には、前記可変抵抗が前記一括変更が可能であるとともに当該一括変更とは別に個別変更が可能な第２のバッファ回路が含まれていることを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、
前記セレクタのセレクト変更によって、プリエンファシス量が変更されることを特徴とする出力バッファ回路。
【請求項３】
請求項１または請求項２に記載の出力バッファ回路において、
前記出力バッファは、高位の電源と低位の電源の間に接続され相補的に動作するＰ型トランジスタとＮ型トランジスタと、前記Ｐ型トランジスタとＮ型トランジスタよりも前記出力端子側に設けられた前記可変抵抗とを備えることを特徴とする出力バッファ回路。
【請求項４】
入力端子に入力された信号を、遅延及び反転させずに第１のバッファ回路によって処理するとともに、遅延及び反転させ第２のバッファ回路で処理し、前記第１及び第２のバッファ回路で処理した信号を出力端子で出力することで、プリエンファシスをかけて信号を伝送する伝送方法において、
前記第２のバッファ回路は、入力される信号を、前記遅延及び反転を行った信号と行っていない信号から、セレクタによって選択可能であり、
前記第１のバッファ回路及び前記第２のバッファ回路は、そのオン抵抗を一括して変更可能であるとともに、前記第２のバッファ回路には、そのオン抵抗を前記一括変更とは別に個別変更できる第２のバッファ回路が含まれており、
前記セレクタの選択及び前記オン抵抗の個別変更により、プリエンファシス量を変更することを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路に論理信号を送信する出力バッファ回路に関し、伝送線路の信号減衰を補償する目的で、送信出力波形にプリエンファシスをかけ、特にＣＭＯＳ形出力回路のプリエンファシス量の分解能を向上させた出力バッファ回路及び伝送方法に関する。
【背景技術】
【０００２】
電子回路装置は年々、動作速度が向上しており、より高速な電子回路装置を実現するための研究、開発が活発に行われている。電子回路装置の高速化が実現すると、従来は非常に時間を要した処理が短時間に処理できたり、不可能と考えられていた処理が可能になるなどの便利さが生じる。電子回路装置の高速化は、処理のコストを低減し、世の中のサービスの向上に貢献する。また、このような優れた装置を製造すべく、産業界はよりいっそう活性化する。
【０００３】
電子回路装置の高速化を実現するために、電子回路装置の構成要素であるＬＳＩ内部回路の間、ＬＳＩ間、プリント基板間、装置間筐体間等のデータ伝送信号の高速化要求が高まっている。
【０００４】
データ伝送の高速化技術の１つとして、例えば、特許文献１に記載されている技術のように、信号受信部に、伝送線路の特性インピーダンスと整合した終端抵抗を配置して、受信信号の反射を防止して、反射波によるデータ化けを防止する技術が知られている。
【０００５】
さらに、ＬＳＩ内部配線やＬＳＩパッケージ配線やプリント基板配線およびケーブルやコネクタ等に代表される伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を有する出力バッファ回路が実用に供されている。
かつ消費電力を増やさずに、ＬＳＩ内部回路の間、ＬＳＩ間、プリント基板間、装置間筐体間を接続する回路の数を多くして電子回路装置の処理量を大きくするためＣＭＯＳ形の出力回路が用いられている。
【０００６】
プリエンファシスについて、図８を用いて説明する。プリエンファシスは、基板配線の損失を補償するため、波形のエッジを強調するものである。プリエンファシスの有無により、ドライバ波形やレシーバ入力波形のエッジが強調されることが示されている。
そして、プリエンファシスの分解能は、エンファシス量の自動調整を考慮すると、１／４８程度が必要となるが、ＣＭＯＳ形の出力回路では分解能を上げると回路規模が大きくなるという欠点がある。分解能１／２４と分解能１／４８の例を図９（ａ）（ｂ）に示す。
【０００７】
エンファシス分解能１／５、同１／１０における回路を図１０（ａ）（ｂ）に示す。エンファシス分解能が１／１０では、回路規模大となることが理解できる。なお、図１０（ｃ）はホ発明の一例であり、詳しくは後述するが、エンファシス分解能が１／１０であるのに、回路規模が大きくない。もっとも、出力インピーダンスは伝送路の特性インピーダンスからずれるが、回路が５個に分割されているので、差を数Ω以下に抑えることができる。
【０００８】
また、特許文献２で、出力バッファ回路などが提案されており、出力インピーダンスがエンファシス量によって変化しないようにセレクタを設けて切り替えるものである。
【特許文献１】特開２００３−３０９４６１号公報
【特許文献２】特開２００７−２５１４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１の技術では、エンファシス量によっては、出力インピーダンスが伝送路の特性インピーダンスと大きく異なることがあり、その場合反射波により波形品質が劣化する。また、特許文献２の技術では、出力インピーダンスがエンファシス量によって変化しないようにセレクタを設けて切り替えており、出力インピーダンスを伝送路の特性インピーダンスと同一にするための抵抗を可変としており、通常５つの抵抗は同じ値、又は同じ比を保ったまま変化させる必要があった。
【００１０】
本発明は、ＣＭＯＳ形出力回路において、並列の回路個数を増やすことなく、すなわち、消費電力、回路面積を増やすことなく、プリエンファシス量の分解能を向上することが可能な出力バッファ回路、差動出力バッファ回路、調整回路及び調整機能付き出力バッファ回路、並びに伝送方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、入力信号を一定の時間遅延させる遅延回路と、入力信号を反転させる反転回路と、出力バッファとを備え、伝送線路に論理信号を送信し、伝送線路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、前記出力バッファはオン抵抗に可変抵抗部分を有し、可変抵抗値の変更によりプリエンファシス量が変更される出力バッファ回路である。
【００１２】
また、本発明は、前記出力バッファは、前段にセクレタを有し、かつ、オン抵抗に可変抵抗部分を有しており、前記反転回路は、セレクタ論理により前記出力バッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整し、可変抵抗値の変更によりプリエンファシス量が変更される出力バッファ回路である。
【００１３】
そして、本発明は、前記出力バッファは、前段にセクレタを有し、かつ、オン抵抗に可変抵抗部分を有しており、２個以上の並列に接続される出力バッファ回路である。
【００１４】
更に、本発明は、前記セレクタはエンファシス量の大きな分解能分を変化させ、前記出力バッファの可変抵抗部分はエンファシス量の小さい分解能分を変化させる出力バッファ回路である。
【００１５】
また、本発明は、前記出力バッファは、前段にセクレタを有し、かつ、高位の電源と低位の電源の間に接続された入力信号により相補的に動作するＰ型トランジスタとＮ型トランジスタを備え、前記セレクタは、バッファ出力の論理値を示すデータ信号と、データ信号の反転信号のうち何れか１つ或いは両方の信号を入力とし、セレクタ論理により前記出力バッファに入力する信号を選択可能であり、各出力バッファのオン抵抗は、２個以上の出力バッファのオン抵抗の並列合成抵抗値が、微調整前に、可変抵抗部分で所望のプリエンファシス量になるよう決定され、前記セレクタ論理のセレクト信号により、各タップのプリエンファシス量を調整し、前記伝送線路は受信端で終端電圧に接続する終端抵抗により終端されている出力バッファ回路である。
【００１６】
そして、本発明は、前記出力バッファの可変抵抗部分は、可変電源とトランジスタで構成するパスゲートからなり、前記可変電源の電圧値によって前記パスゲートの抵抗値を可変とする出力バッファ回路である。
【００１７】
更に、本発明は、前記出力バッファの可変抵抗部分は、前記Ｐ型トランジスタと前記Ｎ型トランジスタの間に接続した可変抵抗からなる出力バッファ回路である。
【００１８】
また、本発明は、前記出力バッファの可変抵抗部分は、前記Ｐ型トランジスタに、可変電源を接続したＰ型トランジスタを接続し、前記Ｎ型トランジスタに、可変電源を接続したＮ型トランジスタを接続してなる出力バッファ回路である。
【００１９】
そして、本発明は、前記伝送線路の受信端終端形態が高位の電源と低位の電源に接続するテブナン形終端である出力バッファ回路である。
【００２０】
更に、本発明は、前記出力バッファ回路を２系統具備して差動出力バッファを構成する差動出力バッファ回路である。
【００２１】
また、本発明は、前記出力バッファ回路に接続される調整回路であって、前記出力バッファ回路の出力バッファと同一のレプリカ出力バッファ回路と、抵抗と、電圧比較器とからなるレプリカセット回路を２組以上と、前記２以上のレプリカセット回路から１つを選択するスイッチとを備え、前記レプリカセット回路の抵抗の抵抗値は、前記受信終端抵抗の抵抗値と前記出力バッファの数の整数倍との積であり、前記電圧比較器は、前記レプリカ出力バッファ回路の可変抵抗と前記レプリカセット回路の抵抗との接続部分にかかる伝送線路の終端電圧の電圧又は伝送線路の終端電圧の半分の電圧値を選択する調整回路である。
【００２２】
そして、本発明は、前記出力バッファ回路と前記調整回路とからなり、前記調整回路により、前記出力バッファ回路の出力バッファの可変抵抗部分が調整される調整機能付き出力バッファ回路である。
【００２３】
更に、本発明は、入力信号を一定の時間遅延させる遅延回路と、入力信号を反転させる反転回路と、出力バッファとを備え、伝送線路に論理信号を送信し、伝送線路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路を使用した伝送方法であって、前記出力バッファは、前段にセクレタ回路を有し、かつ、オン抵抗に可変抵抗部分を有しており、前記反転回路は、セレクタ論理により前記出力バッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整し、可変抵抗値の変更によりプリエンファシス凌駕変更される伝送方法である。
【発明の効果】
【００２４】
本発明によれば、消費電力、回路面積を増やすことなく、プリエンファシス量の分解能を向上することが可能な出力バッファ回路、差動出力バッファ回路、調整回路及び調整機能付き出力バッファ回路、並びに伝送方法を得ることができる。
【発明を実施するための最良の形態】
【００２５】
本発明を実施するための最良の形態を説明する。
本発明の出力バッファ回路、差動出力バッファ回路、調整回路、及び調整機能付き出力バッファ回路、並びに伝送方法の実施例について、図面を用いて説明する。
【実施例１】
【００２６】
実施例１を説明する。図１は、本発明の第１の実施例の回路を示す構成図である。本実施例の出力バッファ回路は、並列接続したバッファ３〜７と、プリバッファ回路１５〜１９と、セレクタ回路２０、２１と、インバータ２２と、遅延回路２３と、入力端子２４、出力端子１１と、出力バッファの抵抗値調整端子８、９を備える伝送線路駆動回路である。そして、データ信号を入力とし、出力端子１１に接続された伝送線路（基板配線、ケーブル）２に送信信号を出力する。
【００２７】
伝送線路２は受端で終端抵抗１を介して終端電圧Ｖｔに接続されており、終端抵抗１は該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。また、実施例は伝送線路の受信端で終端電圧Ｖｔに接続する受信終端抵抗１終端されているが、テブナン形終端にしても良い。
【００２８】
遅延回路２３は、入力信号をデータ信号の１サイクル分の時間に代表される一定の時間を遅延させた信号をインバータ２２に出力する。インバータ２２からの遅延信号はセレクタ２０とセレクタ２１の入力信号となる。
【００２９】
バッファ３〜５は、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１４、可変抵抗１２を有しており、プリバッファ１５〜１７を介して入力端子２４からの入力信号を入力し、出力端子１１へ出力する。
【００３０】
バッファ６、７は、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１４、可変抵抗１２を有しており、セレクタ２０、２１で選択された入力端子２４からの入力信号、又は遅延回路２３、インバータ２２を介した入力端子２４からの入力信号を、プリバッファ１８、１９を介して入力し、出力端子１１へ出力する。
【００３１】
バッファ３〜７の可変抵抗１２は、抵抗値調整端子８、９からの入力信号により、抵抗値が一括して変更される。バッファ７の可変抵抗は、一括して変更されるとともに、個別に変更される。
【００３２】
実施例１において、出力バッファの個数は、５以上であり、各タップに対し出力バッファは、×１、×２、×４、・・・のように重み付けしても良い。その場合、×１のバッファは個別に変えることのできる抵抗値を持つバッファと、同時に変わる抵抗値を持つバッファの２つが必要である。
【００３３】
実施例１において、タップは２以上とし、セレクタ２０、２１と遅延回路２３の数を増やすことにより、２以上タップ数までの信号を切り換えることができる。
【００３４】
実施例１において、抵抗値調整端子８に接続され、個別に変えることのできる抵抗の数は、抵抗値調整端子９に接続され、同時に変わる抵抗の数より少なくする。
【００３５】
実施例１における出力端子の出力電圧について、図２を用いて説明する。出力端子１１の波形２８は、セレクタ２０、２１ともに０を選択した場合を示す。波形２７は、セレクタ２０が０、セレクタ２１が１を選択した場合を示す。波形２５は、セレクタ２０、２１ともに１を選択した場合を示す。波形２６は、セレクタ２０が０、セレクタ２１が１を選択した場合で、かつ、抵抗値調整端子８に接続した抵抗値を、抵抗値調整端子９に接続した抵抗値の２倍にした場合を示す。これらの波形は、遅延回路２３の遅延量（ｔ１−ｔ０）経過後に電圧が減り、波形のエッジが強調されるので、伝送線路の損失補償ができる。
【００３６】
実施例１の出力バッファ回路の抵抗値調整端子８、９に接続する調整回路について、図３を用いて説明する。調整回路は、出力バッファ回路の出力バッファと同一のレプリカ出力バッファ回路と、抵抗と、電圧比較器とからなるレプリカセット回路を２組と、前記２以上のレプリカセット回路を選択するスイッチと備え、レプリカセット回路の抵抗の抵抗値は、受信終端抵抗の抵抗値と出力バッファの数との積およびその２〜３倍であり、電圧比較器は、出力バッファの可変抵抗とレプリカセット回路の抵抗との接続部分にかかる伝送線路の終端電圧の電圧又は伝送線路の終端電圧の半分の電圧値とを比較し、その差電圧を出力する。その差電圧によりレプリカ出力バッファ回路内の可変抵抗の抵抗値は、レプリカ回路に接続した抵抗、例えば抵抗３０と同じ値になるように調整される。
【００３７】
実施例における調整回路を具体的に説明する。図３において、レプリカ出力バッファ回路３１、３６であり、出力バッファ回路３と同じ回路である。抵抗３０の抵抗値は、抵抗１の抵抗値×出力バッファ数とする。抵抗３５の抵抗値は、抵抗３０の抵抗値の２〜３倍とする。電圧比較器３４、３７によりＶｔ／２と比較し、そして、スイッチ３８の選択により、分解能をあげることができ、ｂ側の選択で高分解能とすることができる。そして、分解能を更にあげるためには、レプリカ出力バッファ回路をもう一つ設け、抵抗値を抵抗３０の抵抗値の４〜６倍とすることにより、達成することができる。
【００３８】
実施例１の出力バッファ回路における可変抵抗の実現方法について、図４〜図６を用いて説明する。図４において、可変電源４２、４３を使用し、この電圧値によってトランジスタ４０、４１で構成するパスゲートの抵抗値を可変にする。
【００３９】
実施例１における可変抵抗の別の例を図５に示す。可変抵抗１４４、４５は、出力バッファ３〜７に直列に接続するのではなく、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４の間に接続してもよい。
【００４０】
実施例１における出力バッファ抵抗値可変方法の別の例について、図６に示す。ＰＭＯＳトランジスタ１３と高位の電源の間にＰＭＯＳトランジスタ４６を接続し、ＰＭＯＳトランジスタ４６のゲート端子に可変電源４９を接続する。同様に、ＮＭＯＳトランジスタ１４と低位の電源の間にＮＭＯＳトランジスタ４７を接続し、ＮＭＯＳトランジスタ４７のゲート端子に可変電源４８を接続することにより、出力バッファの抵抗値を可変とすることができる。
【００４１】
本実施例の出力バッファ回路の具体的な構成例を図７に示す。図７において、５０はバックプレーン基板であり、５１〜５４はドーターカードであり、５５はコネクタであり、５６は送受信ＩＣである。このように構成することにより、基盤配線の損出を補償し、波形のエッジを強調するプリエンファシスが行われる。
【００４２】
以上実施例で出力バッファ回路を説明したが、出力バッファ回路を２系統具備して差動出力バッファを構成して差動出力バッファ回路とすることができる。
【００４３】
また、上記の出力バッファ回路と調整回路とからなり、調整回路により、出力バッファ回路の出力バッファの可変抵抗部分が調整されるようにした調整機能付き出力バッファ回路とすることも可能である。
【図面の簡単な説明】
【００４４】
【図１】実施例の出力バッファ回路の説明図。
【図２】実施例の出力バッファ回路の出力端子における波形の説明図。
【図３】実施例の出力バッファ回路と調整回路の説明図。
【図４】実施例の出力バッファ回路における可変抵抗の一例の説明図。
【図５】実施例の出力バッファ回路における可変抵抗の別の例の説明図。
【図６】実施例における出力バッファ抵抗値可変方法の説明図。
【図７】実施例の出力バッファ回路の具体的構成の説明図。
【図８】プリエンファシスの説明図。
【図９】分解能の説明図。
【図１０】出力バッファ回路とエンファシス分解能の説明図。
【符号の説明】
【００４５】
１：受信終端抵抗、２：伝送線路、３〜７：出力バッファ、８、９：出力バッファの抵抗値調整端子、１０：出力バッファ回路、１１：出力端子、１２：可変抵抗、１３、４６：ＰＭＯＳトランジスタ、１４、４７：ＮＭＯＳトランジスタ、１５〜１９：プリバッファ回路、２０、２１：セレクタ、２２：インバータ、２３：遅延回路、２４：入力端子、２５〜２８：出力端子の波形、３０、３５：抵抗、３４、３７：電圧比較器、３８：スイッチ、４０、４１：トランジスタ、４２、４３、４８、４９：可変電源、４４、４５：可変抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004990123.tif 000009
【図９】
0004990123.tif 000010
【図１０】
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