(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に形成されたＯＮＯ（酸化膜／窒化膜／酸化膜）膜と、
該ＯＮＯ膜上に配置されたコントロールゲートと、
前記半導体基板内に形成された第１の低抵抗層と、該第１の低抵抗層に接しかつ電流の流れる方向に連続して形成された第２の低抵抗層とを有するビット線とを有し、
前記第２の低抵抗層は前記第１の低抵抗層よりも小さなシート抵抗を有し、
前記ビット線と、前記ビット線上の前記コントロールゲートとの間には、前記ＯＮＯ膜のうちの上側酸化膜層のみが設けられている、半導体装置。
【請求項２】
前記第１の低抵抗層は不純物拡散層である請求項１記載の半導体装置。
【請求項３】
前記第２の低抵抗層は、珪化金属膜層を有する請求項１又は２記載の半導体装置。
【請求項４】
前記第２の低抵抗層は、エピタキシャル成長されたシリコン層を有する請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記半導体装置は前記コントロールゲートに接続するワード線を有し、前記コントロールゲートと前記ワード線とは１つの多結晶シリコン層で一体的に形成されている請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記第２の低抵抗層は、前記第１の低抵抗層よりも幅が狭い請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
半導体基板上にＯＮＯ（酸化膜／窒化膜／酸化膜）膜を形成する工程と、
前記ＯＮＯ膜上に、ビット線形成領域を選択的に除去した開口部を有する絶縁膜マスク層を形成する工程と、
前記絶縁膜マスク層をマスクに前記ビット線形成領域のシリコン基板に選択的に不純物をイオン注入することにより第１の低抵抗層を形成する工程と、
前記ビット線形成領域の前記ＯＮＯ膜をエッチングする工程と、
前記ビット線形成領域の第１の低抵抗層に接しかつ電流の流れる方向に連続して形成され、前記第１の低抵抗層よりシート抵抗の小さい第２の低抵抗層を形成する工程と、
前記第２の低抵抗層を形成する工程の後に、前記ＯＮＯ膜のうちの上側酸化膜を除去する工程と、
前記ＯＮＯ膜のうちの窒化膜及び前記開口部下の前記第２の低抵抗層を覆うように酸化シリコン膜層を形成する工程と、を具備する半導体装置の製造方法。
【請求項８】
前記絶縁膜マスク層を形成する工程が、開口部の側面にスペーサを形成することにより、前記開口部の開口寸法を縮小させる工程を具備する請求項７記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜マスク層が窒化シリコン膜層である請求項７又は８記載の半導体装置の製造方法。
【請求項１０】
前記第１の低抵抗層を形成する工程が、
前記ビット線形成領域にある前記ＯＮＯ膜のうちの上側酸化膜とその下にある窒化膜を選択的に除去後、前記半導体基板に不純物をイオン注入する工程を含む請求項７から９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記第２の低抵抗層を形成する工程が珪化金属膜層を形成する工程を含む請求項７から１０のいずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記珪化金属膜層の形成工程の後、
前記珪化金属膜層上に選択的に樹脂を形成する工程と、
前記絶縁膜マスク層を除去する工程とを具備する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２の低抵抗層を形成する工程が、低抵抗シリコン層をエピタキシャル成長する工程を含む請求項７から１２のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ及びその製造方法に関し、特にＯＮＯ（Oxide Nitride Oxide）膜を有する不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化を目的とした技術開発が進められている。【０００３】
不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸化膜の薄膜化が必要である。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が消失するといった信頼性の障害が発生するためである。【０００４】
これを解決するために、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷は消失しない。また、同じメモリセルのトラップ層に多値のビットを記憶させることが可能であり、不揮発性メモリの高記憶容量化に有利である。【０００５】
以下、図１（ａ）ないし図１（ｄ）を用い、従来のＯＮＯ膜を有するフラッシュメモリとその製造方法(以下、従来技術)について説明する。【０００６】
図１（ａ）ないし図１（ｄ）は従来技術のフラッシュメモリおよびその製造方法を断面図として表したものである。フラッシュメモリはメモリセルと周辺回路を具備しており、図の左側はメモリセル領域、右側は周辺回路領域を示している。【０００７】
図1（ａ）において、Ｐ型シリコン半導体基板１００上にトンネル酸化膜である第１の酸化シリコン膜層１１０、トラップ層である窒化シリコン膜層１１２、注入のための保護膜である第３の酸化シリコン膜層１１４を形成する。次に、フォトレジスト１２０を塗布し、一般的な露光技術を用い、メモリセル領域のビット線およびソース・ドレイン領域形成領域開口部１４０を形成する。ここで、前記開口部１４０の寸法をＬ１１とする。【０００８】
次に、図１（ｂ）において、ビット線およびソース・ドレイン領域に、例えば砒素（Ａｓ）をイオン注入し、熱処理することにより、ビット線およびソース・ドレイン領域となるＮ型の低抵抗層１５０を形成する。このとき、前記低抵抗層１５０の寸法はＬ１２となる。また、一組のソース・ドレイン領域１５０に挟まれた部分がチャネル領域１５６となる。【０００９】
次に、図１（ｃ）において、保護膜である第３の酸化シリコン膜層１１４を除去し、第２の酸化シリコン膜層１１６を形成する。【００１０】
次に、図１（ｄ）において、周辺回路領域の第２の酸化シリコン膜１１６、窒化シリコン膜層１１２、および第１の酸化シリコン膜層１１０を除去する。その後、周辺回路形成領域にゲート酸化膜となる第4の酸化シリコン膜層１７０を形成する。更に、周辺回路のゲート金属１８２、メモリセルのコントロールゲート、およびワード線１８０となる多結晶シリコン膜層を形成する。以降は一般的な製造方法でメモリセルおよび周辺回路を形成し、ＯＮＯ膜を有するフラッシュメモリが完成する。【００１１】
また、ビット線の抵抗値を低くすることを目的に、ビット線の一部に珪化金属層を具備する、ＯＭＯ膜を有するフラシュメモリが特許文献１に開示されている。【００１２】
【特許文献１】特開２００２−１７０８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来技術においては、寸法Ｌ１２を有するビット線およびソース・ドレイン領域の低抵抗層１５０の微細化が困難であった。寸法Ｌ１２は、フォトレジスト１２０の開口部１４０の寸法Ｌ１１よりイオン注入の横の拡がり分大きくなる。開口部１４０の寸法Ｌ１１は露光装置の波長の約半分程度までが限界であり、例えば通常よく使われるＫｒＦ露光装置を使用した場合、Ｌ１１を１００ｎｍ以下とすることは難しい。よって、Ｌ１２も１００ｎｍ以下とすることは難しい。【００１４】
また、ビット線およびソース・ドレイン領域の低抵抗層１５０の寸法Ｌ１２を微細化した場合、ビット線の抵抗が高くなり、書き込み消去特性が悪化するといった課題がある。【００１５】
この解決方法として、特許文献1のようにビット線をイオン注入で形成した第１の低抵抗層と、第１の低抵抗層に接し、第１の低抵抗層の一部上部に低抵抗の珪化金属膜である第２の低抵抗層を形成する方法がある。しかし、特許文献1においては、第２の低抵抗層が電流の流れる方向に連続的に形成できない。これでは、ビット線の低抵抗化は不完全である。また、サイドウォール制御ゲート間に珪化金属膜を形成するため、ビット線の幅を広くしなければ、珪化金属膜が第１の低抵抗層上に形成できない。これでは、微細化の要請に相反する。さらに、多結晶シリコン膜層を２層形成しなければメモリセルが完成しない。一般に、周辺回路領域のゲートは多結晶シリコン膜1層で形成されるため、メモリセルに多結晶シリコン膜層を２層必要とする構造は周辺回路の製造工程が煩雑となるといった問題がある。【００１６】
一方、従来技術において、ビット線領域１５０上にさらに低抵抗層を積層することは、フォトレジストをマスクとしているゆえに困難である。低抵抗層の形成のためには一般的に２００℃以上の高温が必要であり、このような温度ではフォトレジストのガラス転移温度を超えてしまうためである。【００１７】
そこで、本発明の目的は、上記課題を解決し、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能とし、かつ、周辺回路の製造工程の容易な半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明は、半導体基板と、該半導体基板上に形成されたＯＮＯ（酸化膜／窒化膜／酸化膜）膜と、該ＯＮＯ膜上に配置されたコントロールゲートと、前記半導体基板内に形成された第１の低抵抗層と、該第１の低抵抗層に接しかつ電流の流れる方向に連続して形成された第２の低抵抗層とを有するビット線とを有し、前記第２の低抵抗層は前記第１の低抵抗層よりも小さなシート抵抗を有する半導体装置である。【００１９】
本発明によれば、ビット線にシート抵抗の小さな第２の低抵抗層を電流の流れる方向に連続的に具備することによりビット線の抵抗を小さくすることができ、ビット線の寸法を小さくし、微細化可能な半導体装置を提供することができる。【００２０】
本発明は、前記第１の低抵抗層は不純物拡散層である。【００２１】
本発明によれば、第１の低抵抗層に不純物拡散層を用いることにより製造工程を簡略化できる半導体装置を提供することができる。【００２２】
本発明は、前記第２の低抵抗層は珪化金属膜層を有する構成とすることができる。【００２３】
本発明によれば、低抵抗な珪化金属膜層をビット線に用いることにより、ビット線の抵抗の小さな半導体装置を提供することができる。【００２４】
本発明は、前記第２の低抵抗層は、エピタキシャル成長されたシリコン層を有する構成とすることができる。【００２５】
本発明によれば、低抵抗なエピタキシャル成長されたシリコン層をビット線に用いることにより、ビット線の抵抗の小さな半導体装置を提供することができる。【００２６】
本発明は、前記コントロールゲートに接続するワード線を有し、前記コントロールゲートと前記ワード線とは１つの多結晶シリコン層で一体的に形成されている構成とすることができる。【００２７】
本発明によれば、多結晶シリコン膜を一層でメモリセルが形成できるため、この多結晶シリコン膜を周辺回路のゲート金属として用いることにより、周辺回路の製造工程を簡略化した半導体装置を提供することができる。【００２８】
本発明は、前記ビット線と前記コントロールゲートとは、前記ＯＮＯ膜のうちの上側酸化膜のみで絶縁されている構成とすることができる。【００２９】
本発明によれば、コントロールゲートとビット線が良質の酸化シリコン膜層により絶縁するため、簡単な構成で良好な絶縁特性を有する半導体装置を提供することができる。【００３０】
本発明は更に、半導体基板上にＯＮＯ（酸化膜／窒化膜／酸化膜）膜を形成する工程と、前記ＯＮＯ膜上に、ビット線形成領域を選択的に除去した開口部を有する絶縁膜マスク層を形成する工程と、前記絶縁膜マスク層をマスクに前記ビット線形成領域のシリコン基板に選択的に不純物をイオン注入することにより第１の低抵抗層を形成する工程と、前記ビット線形成領域の前記ＯＮＯ膜をエッチングする工程と、前記ビット線形成領域の第１の低抵抗層に接しかつ電流の流れる方向に連続して形成され、前記第1の低抵抗層よりシート抵抗の小さい第２の低抵抗層を形成する工程とを具備する半導体装置の製造方法である。【００３１】
本発明によれば、ビット線にシート抵抗の小さな第２の低抵抗層を具備することによりビット線の抵抗を小さくすることができ、ビット線の寸法を小さくし、微細化可能な半導体装置の製造方法を提供することができる。【００３２】
本発明は、前記絶縁膜マスク層を形成する工程が、開口部の側面にスペーサを形成することにより、前記開口部の開口寸法を縮小させる工程を具備する。【００３３】
本発明によれば、さらにビット線の寸法をさらに微細化可能な半導体装置の製造方法を提供することができる。【００３４】
本発明は、前記絶縁膜マスク層が窒化シリコン膜である。【００３５】
本発明によれば、ＯＮＯ膜のうちの上側酸化膜とエッチング選択性が確保できるため、製造工程を簡略化可能な半導体装置の製造方法を提供することができる。【００３６】
本発明は、前記第２の低抵抗層を形成する工程の後に、前記ＯＮＯ膜のうちの上側酸化膜を除去する工程と、ＯＮＯ膜のうちの窒化膜および前記開口部下の第２の低抵抗層を覆うように酸化シリコン膜層を形成する工程とを具備する。【００３７】
本発明によれば、コントロールゲートとビット線が良質の酸化シリコン膜層により絶縁するため、簡単な構成で良好な絶縁特性を有する半導体装置の製造方法を提供することができる。【００３８】
本発明は、前記第１の低抵抗層を形成する工程が、前記ビット線形成領域にある前記ＯＮＯ膜のうちの上側酸化膜とその下にある窒化膜を選択的に除去後、前記半導体基板に不純物をイオン注入する工程を含む。【００３９】
本発明によれば、第１の低抵抗層を形成する工程が第１の酸化シリコン膜を通したイオン注入となるため、イオン注入による横の広がりを小さくでき、より微細化可能な半導体装置の製造方法を提供することができる。【００４０】
本発明は、前記第２の低抵抗層を形成する工程が珪化金属膜層を形成する工程を含む。【００４１】
本発明によれば、低抵抗な珪化金属膜層をビット線に用いることにより、ビット線の抵抗の小さな半導体装置の製造方法を提供することができる。【００４２】
本発明は、前記珪化金属膜層の形成工程の後、前記珪化金属膜層上に選択的に樹脂を形成する工程と、前記絶縁膜マスク層を除去する工程とを具備する。【００４３】
本発明によれば、絶縁膜マスク層を除去する際に、ＯＮＯ膜のうちの窒化膜が除去されてしまうこと防止する半導体装置の製造方法を提供することができる。【００４４】
本発明は、前記第２の低抵抗層を形成する工程が、低抵抗シリコン層をエピタキシャル成長する工程を含む。【００４５】
本発明によれば、低抵抗なエピタキシャル成長されたシリコン層をビット線に用いることにより、ビット線の抵抗の小さな半導体装置の製造方法を提供することができる。
【発明の効果】
【００４６】
本発明によれば、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能であり、かつ周辺回路の製造工程の容易な半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【００４７】
【図１】図１（ａ）から図１（ｄ）は従来技術のＯＮＯ膜を有するフラッシュメモリとその製造方法を示す断面図である。
【図２】図２（ａ）から図２（ｄ）は本発明に係る第１の実施形態のＯＮＯ膜を有するフラッシュメモリとその製造方法を示す断面図（その１）である。
【図３】図３（ｅ）から図３（ｄ）は本発明に係る第１の実施形態のＯＮＯ膜を有するフラッシュメモリとその製造方法を示す断面図（その２）である。
【図４】図４（ａ）から図４（ｃ）は本発明に係る第１の実施形態のＯＮＯ膜を有するフラッシュメモリとその製造方法を示す断面図（その３）である。
【図５】図５（ａ）から図５（ｄ）は本発明に係る第２の実施形態のＯＮＯ膜を有するフラッシュメモリとその製造方法を示す断面図である。
【発明を実施するための最良の形態】
【００４８】
以下、図面を参照し本発明の実施形態を説明する。
（第１の実施形態）【００４９】
まず、図２（ａ）ないし図２（ｄ）、図３（ａ）ないし図３（ｄ）、および図４（ａ）ないし図（ｃ）を参照に第１の実施形態を説明する。第１の実施形態は、第２の低抵抗層として珪化金属膜層を使用した実施形態である。これらの図は第１の実施形態の断面図であり、図の左側がメモリセル領域を右側が周辺回路領域を示している。【００５０】
図２（ａ）において、Ｐ型シリコン半導体基板２００上に、通常の形成方法で、トンネル酸化膜である第1の酸化シリコン膜層２１０、およびトラップ層である窒化シリコン膜層２１２を順次形成する。ここで、第1の酸化シリコン膜層２１０は例えば熱酸化法、窒化シリコン膜層２１２は例えばＣＶＤ法により堆積させる。さらに、製造工程中トラップ層を保護するための保護層である第3の酸化シリコン膜層２１４を形成する。ここで、第3の酸化シリコン膜層は、例えば、ＨＴＯ(High Temperature Oxide)法またはＴＥＯＳ  (tetraethylorthosililcate)  を用いたＣＶＤ法で少なくとも１０ｎｍ以上堆積させる。【００５１】
次に、図２（ｂ）において、ビット線およびソース・ドレイン領域を形成するためのマスクとなる絶縁膜マスク層２３０を形成する。ここで、絶縁膜マスク層２３０は、例えばＣＶＤ法により形成した窒化シリコン膜であり、その厚さは後述するイオン注入のイオンを阻止するため十分な厚さとする。窒化シリコン膜を使用することにより、その後絶縁膜マスク層２３０の除去が容易であり、また、除去の際、第３の酸化シリコン膜層２１４との選択性を確保することができる。【００５２】
その後、絶縁膜マスク層２３０上にフォトレジスト２２０を塗布し、通常の露光方法を用いビット線およびソース・ドレイン領域に開口部２４０を形成する。このとき、開口部２４０は開口寸法Ｌ２１を有する。ここで、フォトレジスト２２０の下部に反射防止膜（図示していない）を形成することにより、より微細な開口を可能とすることもできる。【００５３】
次に、図２（ｃ）において、フォトレジスト２２０をマスクに絶縁膜マスク層２３０を選択的にドライエッチングし、絶縁膜マスク層２３０に開口部２４２を形成する。このとき、開口部２４２は開口寸法Ｌ２１とほぼ同じ開口寸法Ｌ２２を有する。その後、フォトレジスト２２０を例えばアッシング法で除去する。【００５４】
次に、図２（ｄ）において、絶縁膜マスク層２３０の表面上部、絶縁膜マスク層の開口部２４２の側面、および開口部２４２下の第3の酸化シリコン膜層表面を覆うように、スペーサ絶縁膜（図示していない）を形成する。ここで、スペーサ絶縁膜は絶縁膜マスク層２３０と同じ膜質の絶縁膜が好ましく、例えばＣＶＤ法で形成した窒化シリコン膜である。その厚さは絶縁膜マスク層の開口部２４２を縮小させる寸法で決まる。窒化シリコン膜を使用することにより、その後のスペーサ２３４の除去が容易であり、また、除去の際、第３の酸化シリコン膜層２１４との選択性を確保することができる。【００５５】
その後、スペーサ絶縁膜をエッチバックし、絶縁膜マスク層の開口部２４２の側面にスペーサ２３４を残存させ、開口寸法Ｌ２３を有する開口部２４４を形成する。スペーサ２３４を用いる方法は本発明に必須ではないが、フォトレジストの開口部２４０の開口寸法Ｌ２１より微細化した開口部２４４を形成させることができ、ビット線の更なる微細化が可能となる。【００５６】
次に、図３（ａ）において、開口部２４４をマスクに第３の酸化シリコン膜層２１４および窒化シリコン膜層２１２を選択的にエッチングする。例えば砒素（Ａｓ）をイオン注入し熱処理することにより、Ｎ型のビット線領域およびソース・ドレイン領域に第１の低抵抗層２５０を形成する。このとき、前記第１の低抵抗層２５０は寸法Ｌ２４を有する。ソース・ドレイン領域である第１の低抵抗層２５０に挟まれた部分がチャネル領域２５６となる。【００５７】
第3の酸化シリコン膜層２１４および窒化シリコン膜層２１２をエッチングすることにより、イオン注入のスルー膜を第１の酸化シリコン膜層２１０のみとすることができる。これにより、イオン注入エネルギーを小さくすることができ、イオンの横の拡がりを小さくすることができる。この結果、さらに微細なビット線を提供することができる。また、前記イオン注入は通常知られているポケット注入法が用いられることもある。【００５８】
次に、図３（ｂ）において、開口部２４４の第１の酸化シリコン膜層２１０をエッチングする。その後、開口部２４４のビット線領域およびソース・ドレイン領域上に第２の低抵抗膜層として珪化金属膜層２５２を形成する。珪化金属として例えばコバルト（Ｃｏ）を開口部２４４のシリコン基板上に例えばスパッタ法で形成し、例えばＲＴＡ（Rapid Thermal Anneal）法で熱処理することで珪化コバルトを形成させることができる。このとき、開口部２４４が絶縁膜である絶縁膜マスク層２３０とスペーサ２３４をマスクとし形成しているため、高温にて珪化金属膜の形成工程を行うことができる。【００５９】
次に、図３（ｃ）において、絶縁膜マスク層２３０の表面上部、開口部２４４の側面、および開口部２４４下の珪化金属膜層２５２の表面を覆うように、樹脂２６０を塗布する。ここで、樹脂は例えば、ＨＳＱ  （hydrogen-silsesquioxane）を用いる。【００６０】
次に、図3（ｄ）において、樹脂２６０を例えばアッシング法で除去し、開口部２４４内に樹脂の埋没部２６２を残存させる。ここで、埋没部２６２は第３の酸化シリコン膜層２１４より上部に残存させること好ましい。【００６１】
次に、図４（ａ）において、絶縁膜マスク層２３０およびスペーサ２３４を例えば熱燐酸により除去する。窒化シリコン膜層２１２の開口部２４４に面した側面が樹脂残存部２６２により保護されているため、窒化シリコン膜層２１２が除去されることはなく、容易に絶縁膜マスク層２３０およびスペーサ２３４を除去することが可能となる。【００６２】
次に、図４（ｂ）において、樹脂の埋没部２６２を例えばアッシング法により除去し、第３の酸化シリコン膜層２１４を例えば緩衝フッ酸溶液で除去する。次に、窒化シリコン膜層２１２表面および開口部２４４下の珪化金属膜層２５２の表面に、トップ酸化膜層として第２の酸化シリコン膜層２１６を、例えばＣＶＤ法で形成する。このとき、形成温度は珪化金属膜層の酸化を防止する温度、例えば８００℃以下とすることが好ましく、プラズマＣＶＤ法で形成するのが好ましい。これによりイオン注入の際、イオンに曝されていない良好な膜質である第２の酸化シリコン膜層を用いビット線である珪化金属膜層２５２およびコントロールゲート２８０を絶縁することができ、良好な絶縁特性が得られる。【００６３】
最後に、図４（ｃ）おいて、周辺回路領域の第２の酸化シリコン膜層２１６、窒化シリコン膜層２１２、および第１の酸化シリコン膜層２１０を選択的に除去する。周辺回路領域にゲート酸化膜として第4の酸化シリコン膜層２７０を形成する。周辺回路領域の第４の酸化シリコン層２７０表面およびメモリセル領域の第２の酸化シリコン膜層表面に多結晶シリコン膜層を形成する。メモリセル領域では多結晶シリコン層をコントロールゲートおよびワード線２８０として使用し、周辺回路領域ではゲート電極２８２として使用する。その後、通常の製造工程を経てメモリセルおよび周辺回路が形成され、第１の実施形態にかかるフラッシュメモリが完成する。【００６４】
第１の実施形態によれば、ビット線領域の第1の低抵抗層２５０の寸法Ｌ２４はスペーサの開口部２４４の寸法Ｌ２３よりイオン注入の横の拡がり分大きくなる。しかし、スペーサの開口部２４４の寸法Ｌ２３はフォトレジストの開口部の寸法Ｌ２１よりおよそスペーサの幅分小さくできる。このことから、通常用いられるＫｒＦ露光装置を使用した場合であっても、１００ｎｍ以下に微細化が可能である。また、開口部２４４が絶縁膜をマスクに形成されているため、フォトレジストがガラス転移温度を超えるような高温プロセスを用い珪化金属膜層２５２を形成することが可能となる。これにより、ビット線の高抵抗化を防ぎ、ビット線を容易に微細化することが可能となる。
また、メモリセルを多結晶シリコン膜層１層で形成しているため、周辺回路のゲート電極と共通化でき、周辺回路の製造工程が容易に行うことができる。
（第２の実施形態）【００６５】
次に、図５（ａ）ないし図５（ｄ）を参照に第２の実施形態を説明する。第２の本実施形態は、第２の低抵抗層としてエピタキシャル成長させた低抵抗シリコン層を使用した形態である。図５（ａ）ないし図５（ｄ）は第２の実施形態の断面図である。図の左側がメモリセル領域を右側が周辺回路領域を示している。【００６６】
図５（ａ）は、第１の実施形態の図３（ａ）と同じ図であり、第１の実施形態の図２（ａ）ないし図２（ｄ）並びに図３（ａ）と同じ製造工程により製造される。ここで、３００はシリコン半導体基板、３１０はトンネル酸化膜である第１の酸化シリコン膜層、３１２はトラップ層である窒化シリコン膜層、３１４は保護膜である第3の酸化シリコン膜層、３３０は絶縁膜マスク層、３３４はスペーサ、３４４はビット線領域およびソース・ドレイン領域を形成するための開口部、３５０はイオン注入により形成したＮ型のビット線およびソース・ドレイン領域を構成する第１の低抵抗層、３５６はチャネル領域である。【００６７】
次に、図5（ｂ）において、開口部３４４下の第１の低抵抗層上に、エピタキシャル法により、例えば砒素（Ａｓ）または燐（Ｐ）をドープした第２の低抵抗層３５２を成長させる。通常の選択エピタキシャル法を用いることにより、第２の低抵抗層は絶縁膜である絶縁膜マスク３３０およびスペーサ３３４上には形成されない。このとき、第２の低抵抗層３５２は第3の酸化シリコン膜層３１４より上部まで埋め込むようにする。その後、絶縁膜マスク層３３０およびスペーサ３３４を例えば熱燐酸で除去する。窒化シリコン膜層３１２の開口部３４４の側面が第２の低抵抗層３５２により覆われているため、絶縁膜マスク層３３０およびスペーサ３３４を除去する際、窒化シリコン膜層３１２が除去されることはない。よって、第１の実施形態のように樹脂の埋没部２６２を形成しなくとも、容易に絶縁膜マスク層３３０およびスペーサ３３４の除去が可能となる。【００６８】
次に、図5（ｃ）において、保護膜である第3の酸化シリコン膜層３１４を例えば、緩衝フッ酸溶液で除去し、第２の低抵抗層３５２の上部を第1の酸化絶縁膜層３１０の厚さ程度までエッチングする。その後、トップ酸化膜として第２の酸化シリコン膜層３１６を形成する。【００６９】
最後に、図５（ｄ）において、第１の実施形態の図4（ｃ）と同様の製造工程を行うことにより第２の実施形態にかかるフラッシュメモリが完成する。ここで、３７０は周辺回路領域のゲート酸化膜である第４の酸化シリコン膜層、３８０はメモリセル領域のコントロールゲートおよびワード線、３８２は周辺回路領域でのゲート電極である。【００７０】
第２の実施形態は第１の実施形態同様、第２の低抵抗層３５２により、ビット線の抵抗を低くすることができ、ビット線を微細化することができ、かつ周辺回路を容易に製造することができる。さらに、第２の実施形態は第１の実施形態に比べ、樹脂２６０を用いることなく、容易に絶縁膜マスク層３３０およびスペーサ３３４を除去できるという利点がある。【００７１】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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