(57)【特許請求の範囲】
【請求項１】
絶縁層と前記絶縁層上に形成された半導体薄膜層とを少なくとも有するＳＯＩ構造の基板の前記半導体薄膜層上に形成され、高周波信号を入力する少なくとも１個の入力端子と、高周波信号を出力する少なくとも１個の出力端子と、高周波信号を入出力する少なくとも１個の入出力端子とを有し、前記高周波信号の入出力を動作モードに応じて切換える高周波スイッチ回路であって、
前記１個の入力端子と前記１個の入出力端子との間に互いに直列に接続される複数の反転型のＳＯＩ構造絶縁ゲート型電界効果トランジスタを含み、導通時、前記１個の入力端子の高周波信号を前記１個の入出力端子に転送する送信側トランスファ回路、
前記１個の出力端子と前記１個の入出力端子との間に互いに直列に接続される複数の蓄積型のＳＯＩ構造絶縁ゲート型電界効果トランジスタを含み、導通時、前記１個の入出力端子の高周波信号を前記１個の出力端子に転送する受信側トランスファ回路、
前記１個の入力端子と接地との間に互いに直列に接続される複数の反転型のＳＯＩ構造の絶縁ゲート型電界効果トランジスタを含み、前記少なくとも１個の出力端子から前記１個の入力端子へ漏洩する高周波信号を放出する送信側シャント回路、
前記１個の出力端子と接地との間に互いに直列に接続される複数の反転型のＳＯＩ構造絶縁ゲート型電界効果トランジスタを含み、前記少なくとも１個の入力端子から前記１個の出力端子へ漏洩する高周波信号を放出する受信側シャント回路、および
前記１個の入出力端子と接地との間に配置され、トランジスタについては前記送信側シャント回路と同一構成を有し、前記高周波スイッチ回路の入出力の動作モードに応じた切換動作時、該構成要素のトランジスタがオフ状態に維持されるＥＳＤ保護回路を備える、高周波スイッチ回路。
【請求項２】
前記ＥＳＤ保護回路は、さらに、
構成要素のトランジスタ各々のゲートに接続される複数の第１のバイアス抵抗と、
前記複数の第１のバイアス抵抗それぞれと制御信号入力端子との間に直列に接続され、各々が前記第１のバイアス抵抗よりも抵抗値の大きな複数の第２のバイアス抵抗と、
各前記第１のバイアス抵抗と対応の第２のバイアス抵抗との間の接続ノードと各前記第１のバイアス抵抗に対応するトランジスタの前記１個の入出力端子に近いソースまたはドレイン電極との間に接続される帰還容量素子とを備える、請求項１記載の高周波スイッチ回路。
【請求項３】
前記受信側シャント回路、前記送信側シャント回路および前記ＥＳＤ保護回路を構成するトランジスタは、各々、ソース電極およびドレイン電極を有し、
前記ソース電極およびドレイン電極の各々は、
前記半導体薄膜層に形成される不純物領域と、
前記不純物領域表面に、前記不純物領域の少なくとも一部を残して前記不純物領域表面を覆うように形成されるシリサイド層とを含む、請求項１または２記載の高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波信号の伝達経路を動作モードに応じて切換える高周波スイッチ回路に関し、特に、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いた高周波スイッチ回路に関する。より特定的には、この発明は、携帯電話等の移動端末のアンテナ送受信切換用の高周波スイッチ回路に関する。
【背景技術】
【０００２】
携帯電話端末においては、送信機の出力は３０ｄＢｍ以上の電力である。したがって、アンテナに対する送受信を切換える高周波スイッチ回路においては、このような３０ｄＢｍ以上の大電力を取扱う必要がある。この高周波スイッチ回路においては、スイッチ切換の制御用のロジック回路を、同一基板上に作成するため、切換用のスイッチングトランジスタとして、ＭＯＳＦＥＴが用いられるようになってきている。この場合、高周波スイッチ回路における信号通過時の損失を抑制するために、ＭＯＳＦＥＴのゲート幅（チャネル幅）は、２ｍｍ程度必要とされる。
【０００３】
さらに、高周波スイッチ回路の各ＭＯＳＦＥＴに印加される電圧は、通常、高周波スイッチ回路と経路切換の制御用のロジック回路の電源電圧以内に設定することが要求される。この電源電圧は、たとえば３．３Ｖ程度の低い電圧である。高周波スイッチ回路において３０ｄＢｍ以上の大電力（１Ｗ以上の大電力）、すなわち、１０Ｖ以上の電圧振幅（ピークｔｏピーク電圧：Ｖｐｐ＝２０Ｖ）を取扱う場合には、複数個のＭＯＳＦＥＴのスタック構成、すなわち、ＭＯＳＦＥＴが複数個直列に接続される構成が利用される。このような直列接続体において各ＭＯＳＦＥＴで電圧を分圧することにより、各ＭＯＳＦＥＴに印加される電圧を電源電圧以内に低下させることができ、耐圧を保障することができる。
【０００４】
このような高周波スイッチ回路として、ＳＯＩ基板上に作成されたＳＯＩ構造のＭＯＳＦＥＴを用いた構成が、たとえば特許文献１（特表２００５−５１５６５７号公報）に示されている。この特許文献１においては、携帯電話端末等の無線通信システムにおいて大電力を取扱うことを想定したＳＰＤＴ（シングル・ポール・ダブル・スロー：single pole double throw：単極双投）スイッチが示される。
【０００５】
この特許文献１に示されるＳＰＤＴ高周波スイッチ回路は、アンテナ端子（入出力端子）と受信端子（出力端子）と送信端子（入力端子）との３端子を有する。送信機に結合される送信端子とアンテナ端子との間に送信側トランスファ回路が設けられ、受信機に結合される受信端子とアンテナとの間に受信側トランスファ回路が設けられる。送信端子と接地ノードとの間に送信側シャント回路が設けられ、受信端子と接地ノードとの間に受信側シャント回路が設けられる。これらの各回路ブロックは、それぞれ複数段のスタックまたは複数個の直列接続されるＳＯＩ構造のＭＯＳＦＥＴで構成される。
【０００６】
このような高周波スイッチ回路に適用されるＳＯＩ構造のＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴである。ＮチャネルＭＯＳＦＥＴは、Ｎ型のソース領域およびドレイン領域と、これらのソース領域およびドレイン領域に挟まれるＰ型チャネル領域とを有する。このＰ型チャネル領域上にゲート絶縁膜を介してコントロールゲートが形成される。このゲートに印加される電圧に従ってＰ型チャネル領域表面にＮ型の反転層が形成され、この反転層をチャネルとして用いて電流を流す。このようなチャネル領域に反転層を形成して電流が流れる経路を形成するＭＯＳＦＥＴは、反転型のＮチャネルＭＯＳＦＥＴと呼ばれることもある。以下、適宜、このＳＯＩ基板上に作成されたＮチャネルＭＯＳＦＥＴを、ＮチャネルＳＯＩ−ＭＯＳＦＥＴと称する。
【０００７】
ＭＯＳＦＥＴにおいて、チャネル領域に反転層を形成して電流を流す場合、ＮチャネルＭＯＳＦＥＴにおいては、電子により電流が流れ、一方、ＰチャネルＭＯＳＦＥＴにおいては、ホールにより電流が流れる。一般に、ホールの移動度は、電子よりも小さく、ＰチャネルＭＯＳＦＥＴが、ＮチャネルＭＯＳＦＥＴと同じ電流駆動力を持つためには、ＰチャネルＭＯＳＦＥＴのチャネル幅を、ＮチャネルＭＯＳＦＥＴよりも大きくする必要がある。
【０００８】
このようなＰおよびＮチャネルＭＯＳＦＥＴの電流駆動力の差によるサイズのアンバランスを解消することを目的として、蓄積型のＭＯＳＦＥＴを用いる構成が、たとえば特許文献２（特開２００７−２７６７７号公報）に示されている。この蓄積型のＳＯＩ構造のＭＯＳＦＥＴ（以下、蓄積型のＳＯＩ−ＭＯＳＦＥＴと称す）は、Ｎチャネル型の場合、Ｎ型のソースおよびドレイン不純物領域の間に、ドレインおよびソース不純物領域よりも低濃度のＮ型チャネル領域が形成される。ゲートに、Ｐ型半導体（Ｐ型ポリシリコン）を利用する。
【０００９】
そのゲート電極とチャネル領域の仕事関数の差により、オフ状態のときにチャネル領域全体にわたって空乏層が広がるようにＮ型のチャネル不純物の濃度を設定する。オフ状態時には、このＮチャネル領域全体にわたって広がる空乏層により、チャネル領域が完全空乏化され、ソース領域とドレイン領域とが分離される。オン状態への移行時においては、ゲート電圧に印加される電圧に従って空乏層が狭くなる。この場合、ソース領域、チャネル領域およびドレイン領域はすべて同一導電型である。したがって、空乏層が狭くなるにつれてバルク電流が流れる。次いで、空乏層が完全に消滅すると、チャネル領域表面の蓄積層を介して電子が流れる。
【００１０】
この特許文献２においては、このような蓄積型のＳＯＩ−ＭＯＳＦＥＴが、たとえばＣＭＯＳインバータ回路などのロジック回路に適用することが示される。すなわち、ＣＭＯＳインバータ回路においては、出力ノードの充放電を同一速度で行なうため、ＮチャネルＳＯＩ−ＭＯＳＦＥＴおよびＰチャネルＳＯＩ−ＭＯＳＦＥＴが同じ電流駆動能力を有することが望ましく、これらのＰおよびＮチャネルＳＯＩ−ＭＯＳＦＥＴを蓄積型ＳＯＩ−ＭＯＳＦＥＴで構成する。ＳＯＩ基板のシリコン半導体薄膜層を、（１１０）面近傍の面方位を有するように形成することにより、ＮチャネルＳＯＩ−ＭＯＳＦＥＴおよびＰチャネルＳＯＩ−ＭＯＳＦＥＴが、ほぼ同じサイズで、ほぼ同程度の電流駆動能力を実現することが可能となることが開示されている。
【特許文献１】特表２００５−５１５６５７号公報
【特許文献２】特開２００７−２７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
高周波スイッチ回路においては、受信側トランスファ回路は、ＳＯＩ−ＭＯＳＦＥＴが多段接続される。前述の特許文献１は、この多段接続により、ＳＯＩ−ＭＯＳＦＥＴに印加される電圧を分圧し、降伏電圧および動作特性を改善することが可能とすることを図る。しかしながら、ＭＯＳＦＥＴにおいては、チャネル領域とゲート電極の間には、ゲート絶縁膜が存在しており、このゲートには、寄生容量が存在する。このゲート容量は、ゲート電圧に応じて変化し、ゲート容量値とゲート電圧値との間には、非線形的な関係が存在する。この場合、送信時においては、受信側トランスファ回路が、制御信号に従ってオフ状態に設定される。この受信側トランスファ回路のオフ動作時に、ＳＯＩ−ＭＯＳＦＥＴのゲート電極とドレイン電極間の寄生容量値、または、ゲート電極とソース電極間の寄生容量値がゲート電圧依存性を有するため、送信信号において高調波歪が発生するという問題が生じる。しかしながら、この特許文献１は、このようなゲート容量とゲート電圧値との間の大きな非線形性に起因する高調波歪の問題については何ら考慮していない。
【００１２】
また、特許文献２においては、蓄積型のＳＯＩ−ＭＯＳＦＥＴを適用することにより、ＰおよびＮチャネルＳＯＩ−ＭＯＳＦＥＴのサイズおよび電流駆動能力をほぼバランスさせることが開示されている。しかしながら、特許文献２においては、この蓄積型のＳＯＩ−ＭＯＳＦＥＴを、高周波スイッチ回路に適用することは何ら考慮されておらず、このゲート電極とドレイン電極間容量、または、ゲート電極とソース電極間容量の非線形性に起因する高調波歪などの高周波スイッチ回路特有の問題については何ら考慮されていない。
【００１３】
また、高周波スイッチ回路のサイズを低減する場合、ＭＯＳＦＥＴの微細化に伴って、その静電気放電（ＥＳＤ：エレクトロ・スタティック・ディスチャージ（Electro Static Discharge）耐量が小さくなり、静電気放電破壊現象が生じる可能性が高くなる。しかしながら、これらの特許文献１および２においては、静電気放電などのサージ電圧に対する保護については全く考慮されていない。
【００１４】
それゆえ、この発明の目的は、高調波歪を十分に抑制することのできるＥＳＤ耐量が十分に保障される高周波スイッチ回路を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係る高周波スイッチ回路は、少なくとも１個の入出力端子と、少なくとも１個の出力端子と、少なくとも１個の入力端子とを有し、動作モードに応じて高周波信号の入出力を切換える回路である。１個の入力端子と１個の入出力端子との間には、送信側トランスファ回路が配置され、１個の入出力端子と１個の出力端子との間には、受信側トランスファ回路が配置される。この１個の入力端子と接地の間に、送信側シャント回路が配置され、１個の出力端子と接地の間に受信側シャント回路が配置される。さらに、１個の入出力端子と接地の間に、ＥＳＤ保護回路が設けられる。
【００１６】
この受信側トランスファ回路には、複数の互いに直列接続される蓄積型のＳＯＩ−ＭＯＳＦＥＴを用いる。送信側トランスファ回路および送信側シャント回路には、各々、複数の互いに直列に接続される反転型のＳＯＩ−ＭＯＳＦＥＴを用いる。受信側シャント回路は、反転型のＳＯＩ−ＭＯＳＦＥＴで構成する。ＥＳＤ保護回路は、トランジスタについて送信側シャント回路と同一構成とし、この高周波スイッチ回路の入出力切換動作中の間オフ状態に設定される。
【発明の効果】
【００１７】
送信時、受信側トランスファ回路のＳＯＩ−ＭＯＳＦＥＴはオフ状態となる。受信側トランスファ回路のＭＯＳＦＥＴとしては、蓄積型のＳＯＩ−ＭＯＳＦＥＴが用いられる。蓄積型のＳＯＩ−ＭＯＳＦＥＴは、ゲート容量のゲート電圧に対する依存性の非線形性は小さい。したがって、このオフ状態において、蓄積型のＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧に対する非線形性に起因する高調波歪を抑制することができる。
【００１８】
また、入出力端子と接地の間にＥＳＤ保護回路が挿入されており、蓄積型のＳＯＩ−ＭＯＳＦＥＴを受信側トランスファ回路に適用しても、そのＥＳＤ耐性を確保することができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１に従う高周波スイッチ回路の構成を示す図である。この図１に示す高周波スイッチ回路は、一例として、ＳＰＤＴ型スイッチ回路である。また、この図１において、回路の接続構成を明確に示すために、受信側および送信側を区別して示す。
【００２０】
図１において、高周波スイッチ回路は、受信端子（出力端子）１と、送信端子（入力端子）２と、アンテナ端子（入出力端子）３とを有する。この受信端子１には、図示しない受信機が結合され、送信端子２には、図示しない送信機が結合される。
【００２１】
受信端子１とアンテナ端子３の間に、受信側トランスファ回路１１が配置され、送信端子２とアンテナ端子３との間に、送信側トランスファ回路１２が配置される。受信側トランスファ回路１１は、アンテナ端子３と受信端子１の間に直列に接続されるＳＯＩ−ＭＯＳＦＥＴ１０１−１０４と、これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４のゲートにそれぞれ一端が接続されるゲートバイアス抵抗３０１−３０４とを含む。抵抗素子３０１−３０４は、それぞれの他方端が、共通に、制御信号入力端子（制御端子）５に接続される。この制御端子５には、図示しない送受信切換制御回路からの制御信号が供給される。
【００２２】
ＳＯＩ−ＭＯＳＦＥＴ１０１−１０４は、ＳＯＩ基板上に作成され、ＦＥＴ動作モードは、蓄積型モードであり、反転層ではなく、蓄積層を介して電子を流す。これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４は、配線６０２−６０４によりソースおよびドレインが交互に接続されて直列に接続される。ＳＯＩ−ＭＯＳＦＥＴ１０１は、配線６０１によりアンテナ端子３に結合され、ＳＯＩ−ＭＯＳＦＥＴ１０４は、配線６０５により受信端子１に結合される。この受信側トランスファ回路１１においては、２個以上の蓄積型ＳＯＩ−ＭＯＳＦＥＴが直列に接続されればよく、この構成要素のＳＯＩ−ＭＯＳＦＥＴの数は４に限定されない。
【００２３】
送信側トランスファ回路１２は、アンテナ端子３と送信端子２の間に互いに直列に接続されるＳＯＩ−ＭＯＳＦＥＴ１１１−１１４と、これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４のそれぞれのゲートに一端が接続されるゲートバイアス抵抗３１１−３１４を含む。これらのゲートバイアス抵抗素子３１１−３１４のそれぞれの他方端は、共通に、制御端子６に電気的に接続される。この制御端子６には、図示しない送受信切換制御回路からの制御信号が供給される。
【００２４】
ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、ソースおよびドレインが交互に、配線６１２−６１４で接続されて互いに直列に接続される。ＳＯＩ−ＭＯＳＦＥＴ１１１は、配線６１１を介してアンテナ端子３に結合され、ＳＯＩ−ＭＯＳＦＥＴ１１４は、配線６１５を介して送信端子２に電気的に接続される。
【００２５】
この送信側トランスファ回路１２においては、少なくとも１個のＳＯＩ−ＭＯＳＦＥＴが接続されていればよいが、大電力の信号を処理するために、複数個のＳＯＩ−ＭＯＳＦＥＴが互いに直列に接続される。しかしながら、この送信側トランスファ１２において、少なくとも１個（好ましくは、複数個）のＳＯＩ−ＭＯＳＦＥＴが設けられていればよく、その数は４に限定されない。
【００２６】
これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、それぞれＳＯＩ基板上に形成される反転型のＭＯＳＦＥＴである。すなわち、ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、ＦＥＴ動作モードは、反転型である。導通時に、それぞれ、チャネル領域表面に反転層が形成され、この反転層を介して、電流（電子）が流れる。
【００２７】
反転型ＳＯＩ−ＭＯＳＦＥＴと蓄積型ＭＯＳＦＥＴとを区別するために、図１においては、反転型ＳＯＩ−ＭＯＳＦＥＴの基板領域（バックゲート：チャネル領域）に矢印を付し、蓄積型ＭＯＳＦＥＴについては、この矢印は付さない。
【００２８】
高周波スイッチ回路は、さらに、受信端子１と接地４の間に配置される受信側シャント回路１３ａと、送信端子２と接地４との間に配置される送信側シャント回路１４ａと、アンテナ端子３と接地４との間に配置されるＥＳＤ保護回路１５を含む。
【００２９】
受信側シャント回路１３ａは、受信端子１とアンテナ端子３との間に接続される１個の反転型ＳＯＩ−ＭＯＳＦＥＴ１２１を含む。このＳＯＩ−ＭＯＳＦＥＴ１２１のゲートが、ゲートバイアス抵抗３２１を介して制御端子６に電気的に接続される。
【００３０】
送信側シャント回路１４ａは、送信端子２と接地４との間に互いに直列に接続される複数の反転型ＳＯＩ−ＭＯＳＦＥＴ１３１−１３４を含む。これらのＳＯＩ−ＭＯＳＦＥＴ１３１−１３４のそれぞれのゲートは、ゲートバイアス抵抗３３１−３３４それぞれを介して制御端子５に電気的に接続される。
【００３１】
ゲートバイアス抵抗３０１−３０４、３１１−３１４、３２１および３３１−３３４は、各々、たとえば５０ｋΩの同一の抵抗値を有し、高周波信号の漏洩を抑制する。
【００３２】
端子１−３に対しては、高周波信号が伝達され、制御端子５および６に対しては、直流の制御信号が与えられる。受信時には、制御端子５にＨレベル（論理ハイレベル）の信号が与えられ、受信側トランスファ回路１１および送信側シャント回路１４ａのＭＯＳＦＥＴをオン状態に設定する。また、制御端子６にＬレベル（論理ローレベル）の信号が与えられ、送信側トランスファ回路１２および受信側シャント回路１３ａのＭＯＳＦＥＴをオフ状態に設定する。送信時には、その逆に、制御端子５にＬレベルの信号、制御端子６にＨレベルの信号が与えられる。
【００３３】
ＥＳＤ保護回路１５は、送信側シャント回路１４ａと同一の回路構成を有し、アンテナ端子３と接地の間に互いに直列に配線６４１−６４５に接続される反転型ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４と、これらのＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のそれぞれのゲートに接続されるゲートバイアス抵抗３４１−３４４とを含む。これらのゲートバイアス抵抗３４１−３４４他方端は共通に、制御端子７に電気的に接続される。この制御端子７へは、受信および送信を問わず、この高周波スイッチ回路がスイッチ動作を行なう期間、Ｌレベルの直流信号が与えられて、これらのＳＯＩ−ＭＯＳＦＥＴ１４１−１４４は、オフ状態に設定される。ゲートバイアス抵抗３４１−３４４は、各々、たとえば５０ｋΩの同一の抵抗値を有する。
【００３４】
以下の説明において、ＭＯＳＦＥＴの「オン状態」および「オフ状態」は、それぞれ、スイッチ動作において「導通状態」および「非導通状態である」ことを示す。ただし、「非導通状態」である場合には、寄生成分による高周波信号およびサージ電流などの伝達は生じる可能性がある状態を示すものとして、この用語を用いる。回路について「導通状態」および「非導通状態」との用語を用いる場合には、回路を構成するＭＯＳＦＥＴがすべて「オン状態」および「オフ状態」にある状態を示す。次に、図１に示す高周波スイッチ回路の動作について、具体的に説明する。
【００３５】
送信時においては、制御端子６に、たとえば電源電圧レベルの３．３ＶのＨレベルの信号が印加され、制御端子５には、−１Ｖから−３．３Ｖの負電圧レベルのＬレベル信号が印加される。これにより、送信側トランスファ回路１２が導通状態となり、送信端子２とアンテナ端子３とが短絡される。一方、受信側トランスファ回路１１は非導通状態となり、アンテナ端子３と受信端子１とを分離する。また、制御端子６のＨレベルの信号に従って受信側シャント回路１３ａが導通状態となり、受信端子１を接地ノード４に短絡する。送信側シャント回路１４ａは、制御端子５の負電圧レベルのＬレベルの電圧により、非導通状態である。また、制御端子７へは、この高周波スイッチ回路の動作時、Ｌレベルの信号が印加され、ＥＳＤ保護回路１５は、非導通状態に設定される。
【００３６】
したがって、送信時には、送信端子２に与えられた高周波信号が、送信側トランスファ回路１２を介してアンテナ端子３に伝達されて送信される。受信側トランスファ回路１１は、非導通状態であるため、送信端子２からの送信信号が受信端子１へ転送されるのを防止する。仮に、この受信端子１に、送信端子２を介して与えられた送信信号の高周波成分がゲート容量を介して漏洩しても、受信側シャント回路１３ａにより接地４へ放電され（シャントされ）、受信端子１へ送信信号の高周波信号が伝達されるのが防止される。
【００３７】
この送信時に非導通状態にある受信側トランスファ回路１１、送信側シャント回路１４ａおよびＥＳＤ保護回路１５は、各々、複数のＳＯＩ−ＭＯＳＦＥＴが直列接続されており、各ＳＯＩ−ＭＯＳＦＥＴにより、印加電圧を分圧し、各ＳＯＩ−ＭＯＳＦＥＴの耐圧を保障する。
【００３８】
受信時においては、制御端子６に、制御信号として−１Ｖから−３．３Ｖの負電圧が印加され、制御端子５に、制御信号として３．３Ｖの電圧が印加される。この状態においては、送信側トランスファ回路１２が非導通状態となり、受信側トランスファ回路１１が導通状態となる。応じて、アンテナ端子３に与えられた高周波信号が、受信側トランスファ回路１１を介して受信端子１に伝達される。このとき、ＥＳＤ保護回路１５および受信側シャント回路１３ａは、非導通状態であり、また、送信側シャント回路１４ａは導通状態である。したがって、アンテナ端子３に与えられた高周波信号が、送信端子２へ送信側トランスファ回路１２を介して漏洩しても、送信側シャント回路１４ａにより接地４へ放出され（シャントされ）、送信端子２に受信高周波信号が伝達されるのは、防止される。
【００３９】
図２は、送信側トランスファ回路１２に含まれる反転型ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４の断面構造を概略的に示す図である。図２において、送信側トランスファ回路１２が、ＳＯＩ基板上に形成される。このＳＯＩ基板は、Ｐ型半導体（シリコン）基板３１と、このＰ型半導体基板３１上に形成される埋込絶縁膜３２と、埋込絶縁膜３２上に形成される半導体薄膜層（シリコン薄膜層）３３とで構成される。
【００４０】
埋込絶縁膜３２は、一例として、１００ｎｍ−５００ｎｍ程度の膜厚を有する。半導体薄膜層３３は、一例として、３０ｎｍ−２００ｎｍ程度の厚みを有するシリコン層である。この半導体薄膜層３３に、ＭＯＳＦＥＴ１１１−１１４が形成される。図２において、これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、同じ構造を有するため、代表的にＳＯＩ−ＭＯＳＦＥＴ１１１について、その構成要素に対して参照番号を付す。
【００４１】
ＳＯＩ−ＭＯＳＦＥＴ１１１は、半導体薄膜層３３に間をおいて形成されるＮ型不純物領域３６ａおよび３６ｂと、これらのＮ型不純物領域３６ａおよび３６ｂの間に形成されるＰ型チャネル領域３４Ａとを含む。Ｐ型チャネル領域３４Ａ表面には、Ｎ型不純物領域３６ａおよび３６ｂそれぞれに接して、低不純物濃度のＮ型不純物領域３７ａおよび３７ｂが間をおいて形成される。Ｐ型チャネル領域３４Ａ上にゲート絶縁膜３８を介してゲート電極３５が形成される。このゲート電極３５は、ゲート絶縁膜３８上に形成されるＮ型ポリシリコン層３５Ａと、Ｎ型ポリシリコン層３５Ａ表面に形成される金属シリサイド層３５ＡＳを備える。この金属シリサイド層３５ＡＳにより、ゲート電極３５の抵抗値を低減する。
【００４２】
また、ゲート電極３５側壁には、側壁絶縁膜３９が形成される。この側壁絶縁膜３９に対して自己整合的に不純物注入を行って不純物領域３６ａおよび３６ｂが形成される。この後、不純物領域３６ａおよび３６ｂ表面に対して金属層を堆積し、次いで、シリサイド化を行う。したがって、側壁絶縁膜３９の下部まで到達するように、金属シリサイド層３６Ｓが形成される。この金属シリサイド３６Ｓに対し、配線が電気的に接続される。
【００４３】
これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、素子分離領域４０により互いに分離される。配線６１１−６１５が、それぞれ、ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４の金属シリサイド層３６Ｓに順次接続される。これにより、ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４のソース／ドレインが交互に接続され、これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４が、電気的に互いに直列に接続される。
【００４４】
金属シリサイド層３６Ｓを利用することにより、ソースおよびドレイン領域の抵抗を低減する。不純物領域３７ａおよび３７ｂは、ゲート電極３５直下の領域においてドレイン高電界が発生し、ゲート絶縁膜３８が劣化するのを抑制する。
【００４５】
ゲート電極３５のゲート幅は、約２ｍｍ程度であり、これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４は、同一のゲート幅を有する。送信側シャント回路１４ａを構成するＳＯＩ−ＭＯＳＦＥＴ１３１−１３４は、図２に示すＳＯＩ−ＭＯＳＦＥＴ１１１−１１４と同じ断面構造を有する。しかしながら、ＳＯＩ−ＭＯＳＦＥＴ１３１−１３４は、ゲート幅が、各々、０．２ｍｍ程度である。
【００４６】
また、受信側シャント回路１３ａを構成するＳＯＩ−ＭＯＳＦＥＴ１２１は、この図２に示すＳＯＩ−ＭＯＳＦＥＴ１１１−１１４各々と同様の断面構造を有する。しかしながら、このＳＯＩ−ＭＯＳＦＥＴ１２１も、ゲート幅は、０．２ｍｍ程度である。
【００４７】
これらのＳＯＩ−ＭＯＳＦＥＴ１１１−１１４各々において、ゲート電極３５にＨレベルの電圧を印加すると、Ｐ型チャネル領域３４Ａ表面に反転層が形成され、不純物領域３６ａおよび３６ｂの間に電流が流れる経路が形成される。一方、ゲート電極３５にＬレベルの電圧を印加すると、Ｐ型チャネル領域３４Ａには反転層は形成されず、不純物３６ａおよび３６ｂが電気的に分離される。したがって、ＳＯＩ−ＭＯＳＦＥＴがオン状態の時には、チャネル領域に反転層が形成され、この反転層を介して電流（電子）が流れるため、これらのＳＯＩ−ＭＯＳＦＥＴは、前述のように反転型と称される。
【００４８】
図３は、図１に示す受信側トランスファ回路１１を構成するＳＯＩ−ＭＯＳＦＥＴ１０１−１０４の断面構造を概略的に示す図である。図３においては、これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４は同一構造を有するため、代表的にＳＯＩ−ＭＯＳＦＥＴ１０１に対し構成要素に参照番号を付す。
【００４９】
ＳＯＩ−ＭＯＳＦＥＴ１０１−１０４は、以下の点で、図２に示す反転型ＳＯＩ−ＭＯＳＦＥＴ１１１−１１４とその構成が異なる。すなわち、Ｎ型不純物領域３６ａおよび３６ｂの間に低不純物濃度のＮ型チャネル領域３４Ｂが配置される。ゲート電極３５は、Ｎ型ポリシリコン層３５Ａに代えて、Ｐ型ポリシリコン層（半導体層）３５Ｂを備える。蓄積型ＳＯＩ−ＭＯＳＦＥＴ１０１の他の構成は、図２に示す反転型ＳＯＩ−ＭＯＳＦＥＴ１１１の構成と同じであり、対応する部分には参照番号を付し、その詳細説明は省略する。
【００５０】
なお、これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４のゲート幅は、各々２ｍｍ程度で同一のゲート幅を有する。
【００５１】
これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４それぞれの不純物領域３６ａおよび３６ｂ表面に形成される金属シリサイド層３６Ｓが、配線６０１−６０５により相互接続され、アンテナ端子３と受信端子１の間に、これらのＳＯＩ−ＭＯＳＦＥＴ１０１−１０４が直列に接続される。
【００５２】
蓄積型ＳＯＩ−ＭＯＳＦＥＴ１０１−１０４においては、ゲート電極にＰ型ポリシリコン層（半導体層）３５Ｂが用いられ、チャネル領域にＮ型チャネル領域３４Ｂが用いられる。ゲート電極３５にＬレベルの電圧が印加される場合、Ｐ型ポリシリコン層３５Ｂの仕事関数とＮ型チャネル領域３４Ｂの仕事関数の差により、Ｎ型チャネル領域３４Ｂに空乏層が全体にわたって広がり、このＮ型チャネル領域３４Ｂは完全に空乏化される（チャネル領域がオフ状態のときに完全空乏化される不純物濃度に設定される）。この空乏層により、不純物領域３６ａおよび３６ｂが電気的に分離される。ゲート電極３５にＨレベルの信号（電圧）を印加すると、この空乏層が収縮し、先ずチャネル領域下部（埋込絶縁膜に接するチャネル領域）を介して電子電流が流れる。最終的に空乏層がなくなり、Ｎ型チャネル領域３４Ｂの表面に蓄積層が形成される。この蓄積層は低抵抗であり、大部分の電子電流が不純物領域３６ａおよび３６ｂの間で、蓄積層を介して流れる。
【００５３】
図４は、ＥＳＤ保護回路１５を構成するＳＯＩ−ＭＯＳＦＥＴ１４１−１４４の断面構造を概略的に示す図である。ＥＳＤ保護回路１５は、送信側トランスファ回路１２と同一の構成を有しており、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４は、ゲート幅を除いて、図２に示すＳＯＩ−ＭＯＳＦＥＴ１１１−１１４と同一の構造を有する。したがって、図２に示すＳＯＩ−ＭＯＳＦＥＴ１１１−１１４の構成要素と対応する部分には、同一の参照番号を付し、その詳細説明は省略する。
【００５４】
これらのＳＯＩ−ＭＯＳＦＥＴ１４１−１４４は、配線６４１−６４５によりソースおよびドレインが交互に接続されて、アンテナ端子３と接地４との間に直列に接続される。
【００５５】
これらのＳＯＩ−ＭＯＳＦＥＴ１４１−１４４も、そのゲート幅は、各々、０．２ｍｍ程度の値を有する。
【００５６】
次に、反転型ＮチャネルＳＯＩ−ＭＯＳＦＥＴと蓄積型のＮチャネルＳＯＩ−ＭＯＳＦＥＴの電気的な特性の違いについて説明する。
【００５７】
今、図５に示すように、ＭＯＳＦＥＴのソース電極Ｓおよびドレイン電極Ｄをともに接地ノードに接続し、ゲート電極Ｇに制御電圧を印加する。すなわち、ＭＯＳＦＥＴを用いて、ＭＯＳ型容量素子を形成する。反転型および蓄積型ＳＯＩ−ＭＯＳＦＥＴによりＭＯＳ型容量素子を形成し、これらのＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧依存性を観察する。
【００５８】
図６は、反転型ＮチャネルＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧依存性を示す図である。図６において、横軸に、ゲート電圧を単位Ｖで示し、縦軸に、ゲート容量を示す。
【００５９】
反転型ＳＯＩ−ＭＯＳＦＥＴにおいては、ゲート電圧が０から上昇すると、チャネル領域に反転層が形成され（オン領域）、この反転層とゲート電極Ｇの間の平行平板型容量が大きくなる。一方、ゲート電圧を０Ｖよりも低くすると、ゲート‐ドレイン間寄生容量、ゲート‐ソース間寄生容量、より具体的には、ゲート電極と低不純物濃度のＮ型不純物領域３７ａおよび３７ｂ間のオーバーラップ容量が形成され（オフ領域）、Ｐ型チャネル領域の影響でオーバーラップ容量が徐々に小さくなることで、容量値が緩やかに減少する。
【００６０】
図７は、蓄積型ＮチャネルＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧依存性を示す図である。この図７においても、横軸にゲート電圧を示し、縦軸にゲート容量を示す。蓄積型のＮチャネルＳＯＩ−ＭＯＳＦＥＴにおいても、ゲート電圧が０から増加していくと、空乏層が収縮し、チャネル領域表面に蓄積層が形成され、このゲート容量が増大する（オン領域）。１Ｖ以上にゲート電圧が上昇すると、蓄積型のＳＯＩ−ＭＯＳＦＥＴおよび反転型のＳＯＩ−ＭＯＳＦＥＴの容量値はほぼ等しくなる。一方、蓄積型のＮチャネルＳＯＩ−ＭＯＳＦＥＴにおいてゲート電圧を、０Ｖからさらに低下させると、チャネル領域は完全に空乏化するため、その容量値の変化は、反転型のＳＯＩ−ＭＯＳＦＥＴに比べて小さい（オフ領域）。すなわち、蓄積型のＮチャネルＳＯＩ−ＭＯＳＦＥＴは、オフ時のゲート容量のゲート電圧依存性の非線形性が、この反転型ＮチャネルＳＯＩ−ＭＯＳＦＥＴに比べて小さいという特徴を有している。
【００６１】
高周波スイッチ回路においては、送信時にオフ動作している受信側トランスファ回路１１の容量値の非線形性に起因した高周波成分の漏洩による高調波歪が大きいという問題がある。受信側トランスファ回路１１に、蓄積型のＳＯＩ−ＭＯＳＦＥＴを適用することにより、このゲート容量の非線形性を抑制することができ、応じて高調波歪を抑制することができる。
【００６２】
すなわち、図１に示すように、受信側トランスファ回路１１においては、ゲートバイアス抵抗３０１−３０４は共通に制御端子５に電気的に接続される。制御端子５には、例えば−３．３Ｖの直流の信号が与えられ、ＳＯＩ−ＭＯＳＦＥＴ１０１−１０４のそれぞれのゲート電極がアンテナ端子での送信波形に応じて、−３．３Ｖを中心に振動することとなる。ＳＯＩ−ＭＯＳＦＥＴ１０１−１０４それぞれのオフ領域でのゲート容量値が一定であることが望まれる。
【００６３】
この受信側トランスファ回路１１において、蓄積型のＳＯＩ−ＭＯＳＦＥＴを利用することにより、反転型のＳＯＩ−ＭＯＳＦＥＴを用いる場合に比べて、オフ状態におけるゲート−ソース間寄生容量およびゲートードレイン間寄生容量のゲート電圧依存性が小さいことから、高調波歪を抑制することができる。
【００６４】
また、高周波スイッチ回路においては、受信端子１とアンテナ端子３の間に挿入される受信側トランスファ回路と並列に、ＤＣバイアス抵抗が挿入される場合もある。これは、受信端子２とアンテナ端子３の直流電圧レベルを同じとするためである。同様、アンテナ端子３と送信端子２との間に挿入される送信側トランスファ回路１２に対しても、並列に、ＤＣバイアス抵抗が挿入される。
【００６５】
これらのＤＣバイアス抵抗として、５０ｋΩ程度の抵抗が用いられる。実施の形態１における受信側トランスファ回路１１においては、蓄積型のＳＯＩ−ＭＯＳＦＥＴが用いられている。したがって、そのチャネル領域は、ソースおよびドレイン領域と同一導電型のＮ型領域である。したがって、受信時において、受信側トランスファ回路１１を介して、アンテナ端子３と受信端子１の間に同じ導電型の領域、すなわち、Ｎ型チャネル領域およびＮ型不純物領域が交互に接続され、直流電流が流れる経路が存在する。したがって、受信側トランスファ回路１１に対して並列なＤＣバイアス抵抗が不要となり、部品点数を低減することができる。
【００６６】
次に、ＥＳＤ保護回路１５の静電サージに対する動作について説明する。
図８は、この発明の実施の形態１に従う高周波スイッチ回路の静電サージ放電経路ＤＣＰ１−ＤＣＰ３を示す図である。図８においては、静電サージを放電する構成要素についてのみ参照番号を付す。抵抗素子および配線には参照番号は省略する。
【００６７】
受信側シャント回路１３ａのＳＯＩ−ＭＯＳＦＥＴ１２１は、図２に示す反転型ＳＯＩ−ＭＯＳＦＥＴの断面構造を有する。したがって、ＳＯＩ−ＭＯＳＦＥＴ１２１は、Ｎ型不純物領域（ドレイン）、Ｐ型チャネル領域およびＮ型不純物領域（ソース）の直列体で構成される。Ｐ型チャネル領域の上部のゲート電極は、たとえば５０ｋΩの高抵抗（３２１）が接続される。したがって、受信端子１に静電サージが印加されても、反転型のＳＯＩ−ＭＯＳＦＥＴ１２１のゲートは、静電サージに対して電気的にフローティング状態となり、破壊されない。
【００６８】
したがって、静電サージ印加時、ドレイン高電界により発生したキャリア（ホール）によりチャネル領域の電位が持ち上げられると、ＳＯＩ−ＭＯＳＦＥＴ１２１は、ＮＰＮ型のバイポーラトランジスタとして振舞うことができる（Ｐ型チャネル領域は、静電サージに対しては、ボディタイによる電位の固定の有無に係わらず、フローティング状態となる）。約６Ｖ程度の電圧が受信端子１に印加されると、ＳＯＩ−ＭＯＳＦＥＴ１２１がバイポーラ動作し（ＮＰＮバイポーラトランジスタがオン状態となり）、受信端子１の静電サージを、放電経路ＤＣＰ１により接地ノードへ放出することができる。
【００６９】
送信側シャント回路１４ａにおいて直列に接続されるＳＯＩ−ＭＯＳＦＥＴ１３１−１３４は、受信側シャント回路１３ａのＳＯＩ−ＭＯＳＦＥＴ１２１と同じ構造を有する。すなわち、これらのＳＯＩ−ＭＯＳＦＥＴ１３１−１３４各々は、６Ｖ程度のドレイン電圧が印加されると、それらのゲート電圧レベルに拘わらずバイポーラ動作を行なう。従って、送信端子２に静電サージが印加された場合、送信側シャント回路１４ａにおいては、合計２４Ｖ（＝６×４Ｖ）の電圧が送信端子２に印加されると、送信側シャント回路１４ａのＳＯＩ−ＭＯＳＦＥＴ１３１−１３４がすべてバイポーラ動作をし、送信端子２に印加される静電サージを放電経路ＤＣＰ２を介して放出することができる。
【００７０】
蓄積型のＳＯＩ−ＭＯＳＦＥＴ１０１−１０４は、オフ状態においては、チャネル領域が完全空乏化され、ソースおよびドレイン領域を構成するＮ型不純物領域は分離される。また、オン状態においては、チャネル領域はソースおよびドレインと同一導電型のＮ型である。したがって、受信側トランスファ回路１１において、静電サージ印加時に蓄積型のＳＯＩ−ＭＯＳＦＥＴ１０１−１０４はバイポーラ動作しない。このため、アンテナ端子３に印加される静電サージを、受信側トランスファ回路１１を介して放電することができない。しかしながら、以下に説明するように、アンテナ端子３の静電サージは、放電経路ＤＣＰ３により、ＥＳＤ保護回路１５を介して放出することができる。
【００７１】
スイッチ動作時に非導通状態に設定されるＥＳＤ保護回路１５は、送信側シャント回路１４ａと同じ構成を有する。したがって、アンテナ端子３に、静電サージが印加されると、約２４Ｖで、ＥＳＤ保護回路１５においてＳＯＩ−ＭＯＳＦＥＴ１４１−１４４が全てバイポーラ動作し、アンテナ端子３の静電サージを接地ノードへ放出する。送信側シャント回路１４ａとＥＳＤ保護回路１５が同一の回路構成を有するため、送信端子２およびアンテナ端子３のＥＳＤ耐性は同じとなる。
【００７２】
また、ＥＳＤ保護回路１５は、反転型のＳＯＩ−ＭＯＳＦＥＴで構成しており、このＥＳＤ保護回路１５のＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のゲート容量を介して高周波成分が漏洩し、高調波歪が劣化する可能性がある。しかしながら、このＥＳＤ保護回路１５のＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のゲート幅は、受信側トランスファ回路１１を構成するＳＯＩ−ＭＯＳＦＥＴ１０１−１０４のゲート幅に比べて十分小さく（１／１０倍）であり、高周波成分の漏洩は十分に抑制することができ、高調波歪の劣化の度合いは十分に小さくすることができる。
【００７３】
以上のように、この発明の実施の形態１に従えば、受信側トランスファ回路を構成するＭＯＳＦＥＴを、通常の反転型のＳＯＩ−ＭＯＳＦＥＴに代えて蓄積型のＳＯＩ−ＭＯＳＦＥＴに変更している。したがって、この受信側トランスファ回路を構成するＳＯＩ−ＭＯＳＦＥＴのゲート容量／ゲート電圧特性の非線形性に起因する送信時の高調波歪を抑制することができる。また、アンテナ端子に対してＥＳＤ保護回路を接続しており、確実にアンテナ端子の静電サージを放電することができ、アンテナ端子のＥＳＤ耐性を確保することができる。
【００７４】
なお、ＳＰ３Ｔ（Single Pole Triple Throw：単極３投）、ＳＰ４Ｔ（Single Pole Quad Throw：単極４投）などの受信側が２系統以上設けられる場合には、各受信側トランスファ回路において蓄積型のＳＯＩ−ＭＯＳＦＥＴを使用する。送信時には、２系統以上の受信側トランスファ回路がオフ状態に設定されるため、ＳＰ２Ｔの高周波スイッチ回路と同様、送信時の高調波歪の抑制を実現することができる。
【００７５】
また、ＳＰ４Ｔ高周波スイッチ回路において送信側が２系統、受信側が２系統設けられる場合には、送信側トランスファ回路にも、蓄積型のＳＯＩ−ＭＯＳＦＥＴを使用してもよい。これらのスイッチ回路については、以下の実施の形態２および３についても同様である。
【００７６】
［実施の形態２］
図９は、この発明の実施の形態２に従う高周波スイッチ回路の構成を示す図である。図９に示す高周波スイッチ回路は、以下の点で、図１に示す実施の形態１に従う高周波スイッチ回路とその構成が異なる。すなわち、アンテナ端子３と接地４の間に接続されるＥＳＤ保護回路１６ａにおいて、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のゲートに、ゲートバイアス抵抗として、抵抗素子の直列体が配置される。すなわち、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のそれぞれのゲートに、ゲートバイアス抵抗素子４４１ａ−４４４ａが接続され、これらのゲートバイアス抵抗素子４４１ａ−４４４ａそれぞれと直列に、ゲートバイアス抵抗素子４４１ｂ−４４４ｂが接続される。これらのゲートバイアス抵抗素子４４１ｂ−４４４ｂそれぞれの他方端は、共通に、制御端子７に結合される。
【００７７】
また、これらのバイアス抵抗素子４４１ａ−４４４ａそれぞれと対応のゲートバイアス抵抗素子４４１ｂ−４４４ｂとの間の接続ノード７４１−７４４に対し、帰還容量５４１−５４４の一方側電極が接続される。これらの帰還容量５４１−５４４の他方側の電極は、対応のＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のアンテナ端子３に近い電極（ソース／ドレイン電極）に接続される。
【００７８】
この図９に示す高周波スイッチ回路の他の構成は、図１に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７９】
ゲートバイアス抵抗素子４４１ａ−４４４ａは、各々、１０ｋΩの同じ抵抗値を有し、ゲートバイアス抵抗素子４４１ｂ−４４４ｂは、各々、４０ｋΩの同一の抵抗値を有する。したがって、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４の各ゲートは、５０ｋΩのゲートバイアス抵抗を介して制御端子７に電気的に接続される。ゲートバイアス抵抗素子４４１ｂ−４４４ｂの抵抗値は、ゲートバイアス抵抗素子４４１ａ−４４４ａの抵抗値よりも数倍大きい。従って、接続ノード７４１−７４４は、制御端子７と交流的に分離される。
【００８０】
帰還容量５４１−５４４は、各々、たとえば０．５ｐＦの同じ容量値を有する。すなわち、このＥＳＤ保護回路１６ａにおいて、アンテナ端子３に高周波信号が与えられたとき、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のアンテナ端子３に近い電極の電位変化は、帰還容量５４１−５４４により対応のＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のゲートにフィードバックされる。高抵抗のゲートバイアス抵抗素子４４１ｂ−４４４ｂにより、接続ノード７４１−７４４に伝達される高周波成分に制御端子７への転送は、防止される。ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４のゲート容量を介しての高周波成分が伝達される場合、これらの帰還容量５４１−５４４によるゲート容量の充放電により、ＳＯＩ−ＭＯＳＦＥＴ１４１−１４４の各々のアンテナ端子３に近い電極に、伝達された高周波成分と反対位相の電圧変化が生じ、ゲート容量を介しての高周波成分の伝達が抑制され、応じて、高調波歪が抑制される。
【００８１】
１．７５ＧＨｚ、３０ｄＢｍの電力信号を送信する送信機が送信端子２に接続される場合、シミュレーションモデルにより以下の結果が求められている。ただし、このシミュレーションモデルにおいて、受信側トランスファ回路１１においては、蓄積型のＳＯＩ−ＭＯＳＦＥＴではなく、送信側トランスファ回路１２のＳＯＩ−ＭＯＳＦＥＴと同一の反転型のＳＯＩ−ＭＯＳＦＥＴを利用する。実施の形態１において適用されるＥＳＤ保護回路１５とこの実施の形態２に従うＥＳＤ保護回路１６ａの相対的な比較を行なう。
【００８２】
実施の形態１のＥＳＤ保護回路１５が適用される場合、１次（１．７５ＧＨｚ）と２次（３．５ＧＨｚ）の高調波成分の比は、７７ｄＢｃである。一方、実施の形態２に従う高周波スイッチ回路の構成においては、この１次と２次の高調波成分の比は、８４ｄＢｃである。したがって、７ｄＢｃ程度、高調波歪を、本実施の形態２に従う高周波スイッチ回路において抑制することができる。
【００８３】
以上のように、この発明の実施の形態２に従えば、アンテナ端子に接続されるＥＳＤ保護回路において、そのゲートバイアス抵抗を各々、ゲートバイアス抵抗素子の直列体で構成し、これらのゲートバイアス抵抗素子の接続ノードに、帰還容量を接続している。したがって、ＥＳＤ保護回路を介しての高調波成分の漏洩は抑制され、高調波歪を抑制することができる。
【００８４】
［実施の形態３］
図１０は、この発明の実施の形態３に従う高周波スイッチ回路の構成を示す図である。この図１０に示す高周波スイッチ回路は、図９に示す実施の形態２に従う高周波スイッチ回路と、以下の点で、その構成が異なる。すなわち、受信側シャント回路１３ｂのＳＯＩ−ＭＯＳＦＥＴ２２１、送信側シャント回路１４ｂにおけるＳＯＩ−ＭＯＳＦＥＴ２３１−２３４、ＥＳＤ保護回路１６ｂにおけるＳＯＩ−ＭＯＳＦＥＴ２４１−２４４において、それぞれ、ソース／ドレイン不純物領域の拡散抵抗を、電流集中を抑制する、言い換えれば、電流を均一に流すためのバラスト抵抗として利用する。この図１０に示す高周波スイッチ回路の他の構成は、図９に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８５】
図１１は、図１０に示すＥＳＤ保護回路１６ｂのＳＯＩ−ＭＯＳＦＥＴ２４１−２４４の断面構造を概略的に示す図である。図１１に示すＳＯＩ−ＭＯＳＦＥＴ２４１−２４４の構成は、以下の点で、図４に示すＳＯＩ−ＭＯＳＦＥＴ１４１−１４４とその構成が異なる。すなわち、Ｎ型不純物領域３６ａおよび３６ｂ表面に、短い金属シリサイド層３６ＳＳが形成される。この金属シリサイド層３６ＳＳは、図４に示す構成と異なり、側壁絶縁膜３９下部にまでは到達しない。ソースおよびドレイン電極領域の不純物領域３６ａおよび３６ｂの表面の一部の領域に、金属シリサイド層３６ＳＳが形成される。この金属シリサイド層３６ＳＳは、配線との間の電気的接続を安定に形成する面積が確保されればよく、対応の配線が形成されるコンタクト孔（ビア）よりも少し大きい面積を有していればよい。
【００８６】
したがって１つのＳＯＩ−ＭＯＳＦＥＴにおいて、金属シリサイド層３６ＳＳの間に、チャネル領域３４Ａの長さよりも十分に長いノンシリサイド層５０が形成される。また、Ｎ型ポリシリコン層で形成されるゲート電極３５Ａ表面にも、金属シリサイド層は形成されず、ゲート電極が、Ｎ型ポリシリコン層３５Ａで形成される。金属シリサイド層３６は、ゲート側壁絶縁膜に対して自己整合的に形成されずに、マスクを用いて形成される。このマスクによりチャネル領域３４Ａ上のゲート電極３５Ａも覆うため、ゲート電極３５Ａ表面には金属シリサイド層は形成されない。
【００８７】
受信側シャント回路１３ｂに含まれるＳＯＩ−ＭＯＳＦＥＴ２２１、送信側シャント回路１４ｂに含まれるＳＯＩ−ＭＯＳＦＥＴ２３１−２３４およびＥＳＤ保護回路１６ｂに含まれるＳＯＩ−ＭＯＳＦＥＴ２４１−２４４は、同じゲート幅を有し、たとえば０．２ｍｍのゲート幅を有する。
【００８８】
図１１に示すＳＯＩ−ＭＯＳＦＥＴ２４１−２４４の他の構成は、図４に示すＳＯＩ−ＭＯＳＦＥＴ１４１−１４４の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８９】
この図１１に示すＳＯＩ−ＭＯＳＦＥＴ２４１−２４４と同一の構造を、受信側シャント回路１３ｂのＳＯＩ−ＭＯＳＦＥＴ２２１、および送信側シャント回路１４ｂを構成するＳＯＩ−ＭＯＳＦＥＴ２３１−２３４が有する。
【００９０】
前述のように、この高周波スイッチ回路において、受信側シャント回路１３ｂ、送信側シャント回路１４ｂおよびＥＳＤ保護回路１６ｂの３つの回路は、各々、受信端子１、送信端子２、およびアンテナ端子３に対して静電サージが印加された場合の接地ノードへの放電経路として機能する。たとえば静電サージの電流量が１．３Ａ程度とすると、各ＭＯＳＦＥＴのゲート幅が、０．２ｍｍ程度と狭いため、単位ゲート幅あたりの電流量が大きい。したがって、ノンシリサイド層５０をいわゆる「シリサイドブロック」構造のバラスト抵抗として利用して、サージ電流を一箇所に集中させることなく均一に流すことができる。これにより、ゲート幅（チャネル幅）の狭いＳＯＩ−ＭＯＳＦＥＴを用いて良好なＥＳＤ耐性を得ることができる。
【００９１】
また、受信側シャント回路１３ｂおよび送信側シャント回路１４ｂのＳＯＩ−ＭＯＳＦＥＴ２２１および２３１−２３４にノンシリサイド層５０が追加されたとしても、高周波スイッチ回路のスイッチング機能への影響はほとんど無視することができる。たとえば、受信側シャント回路１３ｂにおいて、ＳＯＩ−ＭＯＳＦＥＴ１２１に代えてＳＯＩ−ＭＯＳＦＥＴ２２１が用いられる場合を考える。この場合、受信側シャント回路１３ｂにおいてバラスト抵抗の追加により、ＳＯＩ−ＭＯＳＦＥＴ２２１のオン抵抗が少し高くなっても、受信側シャント回路１３ｂは、十分にシャント機能を発揮し、受信端子１への高周波信号の漏洩を十分に抑制することができる。
【００９２】
また、ＳＯＩ−ＭＯＳＦＥＴのゲート電極の抵抗値が、シリサイド層が形成されている場合に比べて少し高くなるものの、このゲート電極へは、直流電圧の制御信号が印加されるだけであり、受信側シャント回路１３ｂ、送信側シャント回路１４ｂおよびＥＳＤ保護回路１６ｂの導通／非導通制御を確実に行なうことができる。
【００９３】
以上のように、この発明の実施の形態３に従えば、静電サージを放電する経路のＳＯＩ−ＭＯＳＦＥＴにシリサイド層の一部が除去されている領域を設けているため、静電サージによる大電流が一箇所に集中することなく均一に流れ、ＳＯＩ−ＭＯＳＦＥＴが破壊されるのを防止することができ、静電サージ放電経路のＥＳＤ耐性を改善することができる。
【産業上の利用可能性】
【００９４】
この発明は、送信および受信を切換える構成の通信機に適用することにより、ＥＳＤ耐性に優れ、送信時には高調波歪を十分に抑制することのできる高品質の高周波スイッチ回路を実現することができる。
【図面の簡単な説明】
【００９５】
【図１】この発明の実施の形態１に従う高周波スイッチ回路の構成を示す図である。
【図２】図１に示す送信側トランスファ回路の構成要素のＳＯＩ−ＭＯＳＦＥＴの断面構造を概略的に示す図である。
【図３】図１に示す受信側トランスファ回路の構成要素のＳＯＩ−ＭＯＳＦＥＴの断面構造を概略的に示す図である。
【図４】図１に示すＥＳＤ保護回路の構成要素のＳＯＩ−ＭＯＳＦＥＴの断面構造を概略的に示す図である。
【図５】ＳＯＩ−ＭＯＳＦＥＴのゲート容量を説明するための図である。
【図６】反転型ＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧依存性を示す図である。
【図７】蓄積型ＳＯＩ−ＭＯＳＦＥＴのゲート容量のゲート電圧依存性を示す図である。
【図８】この発明の実施の形態１に従う高周波スイッチ回路の静電サージ放電経路を示す図である。
【図９】この発明の実施の形態２に従う高周波スイッチ回路の構成を示す図である。
【図１０】この発明の実施の形態３に従う高周波スイッチ回路の構成を示す図である。
【図１１】図１０に示すＥＳＤ保護回路の構成要素のＳＯＩ−ＭＯＳＦＥＴの断面構造を示す図である。
【符号の説明】
【００９６】
１  受信端子、２  送信端子、３  アンテナ端子、５，６，７  制御端子、１３ａ−１３ｃ  受信側シャント回路、１４ａ−１４ｃ  送信側シャント回路、１５，１６ａ，１６ｂ  ＥＳＤ保護回路、１０１−１０４  蓄積型ＳＯＩ−ＭＯＳＦＥＴ、１１１−１１４，１２１，１３１−１３４，１４１−１４４，２２１，２３１−２３４，２４１−２４４  反転型ＳＯＩ−ＭＯＳＦＥＴ、４４１ａ−４４４ａ，４４１ｂ−４４４ｂ  ゲートバイアス抵抗、５４１−５４４  帰還容量、３０１−３０４，３１１−３１４，３２１，３３１−３３４，３４１−３４４  ゲートバイアス抵抗、３６ａ，３６ｂ  Ｎ型不純物領域、３４Ａ  Ｐ型チャネル領域、３４Ｂ  Ｎ型チャネル領域、３５Ａ  Ｎ型ポリシリコン層、３５Ｂ  Ｐ型ポリシリコン層、３６Ｓ，３６ＳＳ  金属シリサイド層、５０  ノンシリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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