(57)【特許請求の範囲】
【請求項１】
複数のコマンドを順次受け、これ等コマンドの組み合わせに応じて、揮発性のメモリセルにデータを読み書きするメモリ動作を実行する半導体メモリであって、
メインワード線と、
前記メインワード線から分岐し前記メモリセルの選択スイッチに接続された複数のサブワード線と、
行アドレス信号と内部で生成されるリフレッシュアドレス信号の一部のビットとのいずれかを選択し、内部行アドレス信号として出力する第１アドレスセレクタと、
列アドレス信号と前記リフレッシュアドレス信号の残りのビットとのいずれかを選択し、内部列アドレス信号として出力する第２アドレスセレクタとを備え、
読み出し動作および書き込み動作時に、
前記メインワード線は、最初の前記コマンドであるアクティブコマンドとともに供給される前記行アドレス信号に対応する前記内部行アドレス信号に応じて活性化され、
前記サブワード線は、前記アクティブコマンドの後に供給される読み出しコマンドまたは書き込みコマンドとともに供給される前記列アドレス信号に対応する前記内部列アドレス信号に応じて活性化され、
前記メモリセルに保持されているデータをリフレッシュ要求に応答して再書き込みするリフレッシュ動作時に、
前記メインワード線は、前記リフレッシュアドレス信号の一部のビットに対応する前記内部行アドレス信号に応じて活性化され、前記サブワード線は、前記リフレッシュアドレス信号の残りのビットに対応する前記内部列アドレス信号に応じて、前記メインワード線とともに活性化されることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記メモリセルを有する複数のメモリブロックを備え、
前記メモリブロックのいずれかが、前記内部行アドレス信号に応じて選択されることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記サブワード線に接続された複数の前記メモリセルにそれぞれ接続された複数のビット線と、
一対の前記メモリブロックに共通に形成され、これ等メモリブロック内の前記ビット線上のデータを増幅する複数のセンスアンプと
前記各メモリブロックの前記ビット線と前記センスアンプとをそれぞれ接続する複数のビット線選択スイッチとを備え、
前記メモリブロックは、複数のセグメントで構成され、
前記ビット線選択スイッチは、前記内部行アドレス信号に応じて、前記セグメント毎に選択されることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記リフレッシュ動作は、複数のセグメントの前記ビット線選択スイッチを同時に選択して実行されることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記列アドレス信号の一部をラッチするラッチを有し、ラッチした前記列アドレス信号の前記一部に応じて前記サブワード線を選択するための第１デコード信号を生成する第１デコーダと、
前記列アドレス信号の別の一部に応じて、選択された前記サブワード線に接続された前記メモリセルを選択するための第２デコード信号を生成する第２デコーダと、
前記アクティブコマンドの後の最初の前記読み出しコマンドまたは前記書き込みコマンドの供給時に、前記第１デコーダの前記ラッチの入力を許可し、前記アクティブコマンドの後の２番目およびそれ以降の前記読み出しコマンドまたは前記書き込みコマンドの供給時に、前記第１デコーダの前記ラッチの入力を禁止する活性化制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ要求を所定の間隔で発生するリフレッシュ発生回路と、
前記リフレッシュ要求を保持するバッファと、
前記メモリ動作が実行されていないときに、前記バッファに保持された前記リフレッシュ要求に基づいて前記リフレッシュ動作を実行するリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記リフレッシュ要求を交互に保持する複数の前記バッファを備えていることを特徴とする半導体メモリ。
【請求項８】
メインワード線と、前記メインワード線から分岐し前記メモリセルの選択スイッチに接続された複数のサブワード線と、行アドレス信号と内部で生成されるリフレッシュアドレス信号の一部のビットとのいずれかを選択し、内部行アドレス信号として出力する第１アドレスセレクタと、列アドレス信号と前記リフレッシュアドレス信号の残りのビットとのいずれかを選択し、内部列アドレス信号として出力する第２アドレスセレクタとを備え、複数のコマンドを順次受け、これ等コマンドの組み合わせに応じて、揮発性のメモリセルにデータを読み書きするメモリ動作を実行する半導体メモリの制御方法であって、
読み出し動作および書き込み動作時に、
前記メインワード線を、最初の前記コマンドであるアクティブコマンドとともに供給される前記行アドレス信号に対応する前記内部行アドレス信号に応じて活性化し、
前記サブワード線を、前記アクティブコマンドの後に供給される読み出しコマンドまたは書き込みコマンドとともに供給される前記列アドレス信号に対応する前記内部列アドレス信号に応じて活性化し、
前記メモリセルに保持されているデータをリフレッシュ要求に応答して再書き込みするリフレッシュ動作時に、
前記メインワード線を、前記リフレッシュアドレス信号の一部のビットに対応する前記内部行アドレス信号に応じて活性化し、前記サブワード線を、前記リフレッシュアドレス信号の残りのビットに対応する前記内部列アドレス信号に応じて、前記メインワード線とともに活性化することを特徴とする半導体メモリの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの低消費電力技術および高速化技術に関する。
また、本発明は、キャパシタからなるメモリセルを有する半導体メモリに関し、特に、メモリセルのリフレッシュを内部で自動的に実行する技術に関する。
【０００２】
【従来の技術】
一般に、DRAM等の半導体メモリは、共通のアドレス端子を使用してアドレス信号を行アドレスと列アドレスとに分けて受け、読み出し動作または書き込み動作等を実行している。例えば、I/Oが８ビットの６４ＭビットDRAM（アドレス空間；８Ｍビット）のDRAMは、２本のバンクアドレス端子と１２本のアドレス端子を使用して、１２ビットの行アドレス信号と、９ビットの列アドレス信号とを受けている。このDRAMでは、例えば、最初のクロック信号に同期してアクティブコマンドおよび行アドレス信号（上位アドレス）を受け、次のクロック信号に同期して読み出しコマンドおよび列アドレス信号（下位アドレス）を受ける。このとき行アドレス信号に対応する全てのワード線が活性化され、メモリセルに保持されているデータがビット線に読み出される。読み出されたデータは、センスアンプで増幅される。この例では、ワード線の活性化により１６ｋ個のメモリ領域のうち一つが選択され、４ｋ個のメモリセルのデータが再書き込みされる。この後、列アドレス信号により、データを読み書きするメモリセルが選択され、読み出し動作または書き込み動作が実行される。
【０００３】
【発明が解決しようとする課題】
ところで、行アドレス信号のビット数が多いほど、一度に選択されるメモリ領域の大きさが小さくなり、同時に活性化されるワード線の数が少なくなる。読み出し動作時および書き込み動作時の消費電力は、活性化されるワード線の数およびワード線の活性化に応じて動作するセンスアンプの数に依存する。このため、行アドレス信号のビット数が多いほど、動作時の消費電力は小さくなる。
例えば、上述したDRAMが、２本のバンクアドレス端子と、１３本のアドレス端子を有し、１３ビットの行アドレス信号および８ビットの列アドレス信号を受ける場合、一度に活性化されるワード線の数は半減され、消費電力は減少する。
【０００４】
しかしながら、行アドレス信号のビット数が増えると、パッケージの端子数が増えるため、パッケージの外形寸法が大きくなってしまう。その結果、DRAMを搭載するシステム基板において、部品の実装密度が低下してしまう。部品の実装密度は、アドレスバスの本数が増え、システム基板上のパターン配線領域が増えることでも低下する。アドレス端子の数を増やすことは、チップ面積の増大にもつながる。
【０００５】
一方、DRAMは、汎用コンピュータ、パーソナルコンピュータだけでなく、民生機器にも多量に使用されている。一般に、民生機器に搭載されるDRAMは、数十MHzで動作すれば十分な場合が多い。しかしながら、従来のDRAMは、民生機器向け専用に開発されていない。このため、民生機器にDRAMを搭載する場合にも、コンピュータ向けの高速のDRAMを採用しなくてはならなかった。この種のDRAMは、高速動作を目的に開発されているため、消費電力が大きい場合がある。携帯電話、電子カメラ等のようにバッテリーで動作する民生機器の分野では、低消費電力の低いDRAMが待望されている。
【０００６】
DRAMのメモリセルは、キャパシタに電荷を充電することで情報を記憶する。このため、DRAMを搭載するシステムは、所定の周期でメモリセルをリフレッシュし、メモリセルに書き込まれた情報を保持する必要がある。メモリセルの読み出し動作および書き込み動作は、リフレッシュ動作中に実行できない。このため、上記システムでは、I/Oのバス占有率が低下する傾向がある。特に、民生機器等の分野で待望されている低い周波数で動作するDRAMにおいて、そのリフレッシュ動作を最適化し、I/Oのバス占有率を向上する提案はなされていない。
【０００７】
本発明の目的は、半導体メモリの消費電力を低減することにある。
本発明の別の目的は、低い周波数で動作するDRAMにおいて、メモリセルのリフレッシュ動作を最適化し、I/Oのバス占有率を向上することにある。
本発明のさらなる別の目的は、低い周波数で動作する半導体メモリにおいて、コマンドの供給から読み出し動作および書き込み動作の完了までの時間を短縮することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体メモリおよび本発明の半導体メモリの制御方法では、半導体メモリは、複数のコマンドを順次受け、これ等コマンドの組み合わせに応じて、メモリセルにデータを読み書きするメモリ動作を実行する。この際、メモリセルの選択スイッチを制御するワード線は、最初のコマンドではなく、２番目またはそれ以降のコマンドを受けた後に活性化される。このため、ワード線を活性化するための制御回路を従来より低い周波数で動作させることができ、消費電力を小さくできる。
【０００９】
最初のコマンドが供給された後、ワード線が活性化するまでの期間が十分あるため、この期間を利用して、外部から認識されることなく内部回路を動作できる。内部回路として、例えば、メモリセルのリフレッシュ動作を自動的に実行するリフレッシュ制御回路、または回路の機能をチェックするセルフテスト回路等がある。
【００１０】
本発明の半導体メモリおよび本発明の半導体メモリの制御方法では、動作させるメモリセルを特定するためのアドレス信号が、コマンドとともに供給される。ワード線は、最初のコマンドとともに供給されるアドレス信号と、２番目またはそれ以降のコマンドとともに供給されるアドレス信号の一部とに基づいて活性化される。従来より多くのアドレス信号を使用してワード線を活性化することで、同時に活性化されるワード線の数を少なくできる。換言すれば、これ等アドレス信号により選択されるメモリ領域は小さくなる。このため、メモリ動作のために動作する回路の規模を小さくでき、消費電力を小さくできる。
【００１１】
本発明の半導体メモリでは、ワード線は、メインワード線と、このメインワード線から分岐する複数のサブワード線とを有している。サブワード線は、メモリセルの選択スイッチに接続されている。メインワード線は、例えば、上位アドレスに対応しており、複数回のメモリ動作の間活性化されている。サブワード線は、例えば、下位アドレスに対応しており、１回のメモリ動作毎に活性化される。複数のサブワード線を順次活性化することで、活性化されたメインワード線により選択可能な全てのメモリセルを動作させることができる。すなわち、一般にページ動作と称する連続アクセスを広いメモリ領域で行うことができる。
【００１２】
本発明の半導体メモリでは、ワード線は、メインワード線と、このメインワード線から分岐しメモリセルの選択スイッチに接続された複数のサブワード線とを有している。メインワード線は、最初のコマンドとともに供給されるアドレス信号に基づいて活性化される。サブワード線は、２番目またはそれ以降のコマンドとともに供給されるアドレス信号に基づいて活性化される。メインワード線を予め活性化しておくことで、２番目のコマンドが供給されてからサブワード線が活性化されるまでの期間を短くできる。この結果、ページ動作を高速に実行できる。また、メモリセル等を救済する冗長回路を有する場合、救済判定を高速に実行できる。もしくは、メインワード線単位で冗長を行う場合、救済判定をアクティブコマンドからメインワード線の立ち上げの間に実行することで、冗長回路による判定時間を他の回路の動作時間に含めることができる。すなわち、冗長回路の動作がクリティカルになることを防止できる。
【００１３】
本発明の半導体メモリでは、メモリセルを有する複数のメモリブロックのいずれかが、最初のコマンドとともに供給されるアドレス信号に応じて選択される。メモリ動作の早い時期にメモリブロックを選択することで、２番目以降のコマンドに応答して動作を開始する回路を少なくできる。この結果、最初のコマンドが供給されてから読み出し動作および書き込み動作が完了するまでの時間を短縮できる。すなわち、低消費電力の特性を保持したまま、高速化を実現できる。
【００１４】
本発明の半導体メモリでは、メモリブロックは、複数のセグメントで構成されている。複数のビット線は、サブワード線に接続された複数のメモリセルにそれぞれ接続されている。複数のセンスアンプは、一対のメモリブロックに共通に形成されており、これ等メモリブロック内のビット線上のデータを増幅する。すなわち、センスアンプは、１つのメモリブロックで供給されている。複数のビット線選択スイッチは、各メモリブロックのビット線とセンスアンプとをそれぞれ接続する。ビット線選択スイッチは、最初のコマンドとともに供給されるアドレス信号に応じて、セグメント毎に選択される。このため、メモリ動作の早い時期に、動作させるメモリブロックのビット線とセンスアンプとを接続できる。または、動作させないメモリブロックのビット線とセンスアンプとの接続を解除できる。この結果、最初のコマンドが供給されてから読み出し動作および書き込み動作が完了するまでの時間を短縮できる。
【００１５】
また、ビット線とセンスアンプとをセグメント毎に接続するため、読み出し動作および書き込み動作時に動作する回路を減らすことができ、動作時の消費電力を削減できる。
本発明の半導体メモリでは、揮発性のメモリセルに保持されているデータを再書き込みするリフレッシュ動作は、複数のセグメントのビット線選択スイッチを同時に選択して実行される。リフレッシュ時に動作させるセグメントを、読み出し動作および書き込み動作時に動作させるセグメントより増やすことで、全てのメモリセルをリフレッシュするために必要なリフレッシュ回数を減らすことができる。したがって、リフレッシュ間隔を延ばすことができ、所定の期間内において、読み出し動作および書き込み動作の比率を高くできる。すなわち、I/Oのバス占有率（データ転送レート）を向上できる。
【００１６】
本発明の半導体メモリでは、デコーダは、アドレス信号に応じてサブワード線を選択するためのデコード信号を生成する。活性化制御回路は、２番目のコマンドのみに応答してデコーダを活性化する。活性化制御回路は、３番目以降のコマンドには応答しない。このため、２番目のコマンドに応答して選択されたサブワード線は、３番目以降のコマンドに対しても有効になる。３番目以降のコマンドとともに供給されるアドレス信号のうち、サブワード線を選択するためのアドレス信号は無視される。このため、ワード線の多重選択等の半導体メモリの誤動作を確実に防止できる。デコーダは、３番目以降のコマンドに応答して動作しないため、消費電力を削減できる。
【００１７】
本発明の半導体メモリでは、揮発性のメモリセルに対するリフレッシュ動作時に、メインワード線およびサブワード線は、最初のコマンドに対応するアドレス信号に応じて選択される。このため、最初のコマンドに応答してリフレッシュ動作を開始でき、リフレッシュ動作を読み出し動作および書き込み動作に比べ高速に実行できる。したがって、所定の期間内において、読み出し動作および書き込み動作の比率を高くでき、I/Oのバス占有率（データ転送レート）を向上できる。
【００１８】
本発明の半導体メモリは、リフレッシュ発生回路、バッファ、およびリフレッシュ制御回路とを備えている。リフレッシュ発生回路は、メモリセルをリフレッシュするためのリフレッシュ要求を所定の間隔で発生する。バッファは、リフレッシュ要求を保持する。リフレッシュ制御回路は、メモリ動作が実行されていないときに、バッファに保持されたリフレッシュ要求に基づいてリフレッシュ動作を実行する。この半導体メモリは、メモリ動作を完了した後、次のメモリ動作のためにワード線を活性化するまでの期間が十分ある。バッファに保持されているリフレッシュ要求に基づいて、この期間にリフレッシュ動作を実行することで、リフレッシュ動作を外部から認識されることなく実行できる。すなわち、メモリセルのリフレッシュを内部で自動的に実行できる。
【００１９】
本発明の半導体メモリは、リフレッシュ要求を交互に保持する複数のバッファを備えている。ページ動作中は、リフレッシュ要求が発生してもリフレッシュ動作を実行できない。このため、ページ動作の最大回数は、リフレッシュ要求の発生間隔であるリフレッシュ周期に応じて制限される。バッファの数だけリフレッシュ要求を保持できるため、ページ動作の最大回数を増やすことができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリおよび半導体メモリの制御方法の第１の実施形態を示している。
この半導体メモリは、シリコン基板上にCMOSプロセスを使用して６４ＭビットのSDRAM（Synchronous DRAM）１０として形成されている。このSDRAM１０は、主に民生機器向けに設計されており、最大クロック周波数は、４０ＭＨｚ（最速のSDRAMの半分以下）である。SDRAM１０は、使い勝手を良くするために、メモリセルのリフレッシュを内部で自動的に実行する機能を有している。このため、ユーザは、リフレッシュを全く考慮することなく、SDRAMを搭載するシステム基板を設計できる。
【００２１】
SDRAM１０の端子の構成は、一般の６４ＭビットSDRAMと同じである。すなわち、SDRAM１０は、１２ビットの行アドレス信号と９ビットの列アドレス信号とを受ける１２本のアドレス端子、２本のバンク選択端子、および８本のデータ入出力端子を有している。
図１に示すように、SDRAM１０は、リフレッシュ制御回路１２、リフレッシュカウンタ１４、ラッチ１６、１８、アドレスセレクタ２０、２２、タイミングジェネレータ２４、および４つのバンクBKを有している。
【００２２】
バンクBKは、タイミングジェネレータ２６、行プリデコーダ２８、セグメントセレクタ３０、列プリデコーダ３２、およびメモリコア３４を有している。メモリコア３４は、縦横に配置された複数のセグメントＳで構成されたメモリアレイMAを有している。この例では、一つのセグメントＳは、２５６ｋ個のメモリセルで構成されている。メモリアレイMAの周囲には、行メインデコーダ３６、列メインデコーダ３８、および図示しないセンスアンプ、データの入出力スイッチ等が配置されている。行メインデコーダ３６は、メインワード線MWLにより図の縦方向に並ぶセグメントＳを選択し、列メインデコーダ３８は、図示しない列スイッチ等により図の横方向に並ぶセグメントＳを選択する。メインワード線MWLは、トランジスタ等のスイッチを介して複数のサブワード線SWLに接続されている。サブワード線SWLは、メモリセルの転送トランジスタのゲートに接続されている。
【００２３】
リフレッシュ制御回路１２は、内部リフレッシュ信号IREF、内部行アドレスストローブ信号IRAS等の制御信号を各回路に供給し、メモリセルのリフレッシュ動作を制御する。より詳細には、図示しないリフレッシュ発生回路（発振回路）により一定時間毎にリフレッシュ要求が発生する。リフレッシュ要求は、リフレッシュ制御回路１２内のバッファ（図示せず）で一旦保持され、メモリコア３４の非動作時に内部リフレッシュ信号IREFとして出力される。内部行アドレスストローブ信号IRASは、メモリコア３４を動作させるとき（メインワード線MWLを選択するとき）に活性化される。
【００２４】
この実施形態では、１回のリフレッシュ動作で、１６ｋ個のメモリセル（一つのバンクあたり４ｋ個）がリフレッシュされるようにメモリコア３４が設計されている。このため、約１５．６μｓ毎にリフレッシュ要求を発生させれば、全てのメモリセルのデータを保持できる（１６ｋ個×（６４ｍｓ／１５．６μｓ）＝６４Ｍ個）。
【００２５】
リフレッシュ要求が等間隔で発生するため、tRAS（/RAS active time）の最大時間（タイミング仕様）は、１５．６μｓに設定されている。tRASは、アクティブコマンドACTの受け付け後、プリチャージコマンドPREを受け付けるまでの時間であり、ワード線を選択した状態で連続して読み書き動作が可能な時間である。
【００２６】
リフレッシュカウンタ１４は、リフレッシュアドレスREFADを生成する。ラッチ１６は、アドレス端子を介して供給されるアドレス信号ADを、アクティブコマンド信号ACTVに同期して行アドレス信号RADとして取り込む。アクティブコマンド信号ACTVは、メモリコア３４を活性化させるアクティブコマンドACTを受けたときに活性化される。ラッチ１８は、読み書きコマンド信号RWに同期して、アドレス信号ADを列アドレス信号CADとして取り込む。読み書きコマンド信号RWは、読み出し動作を実行する読み出しコマンドRDおよび書き込み動作を実行する書き込みコマンドWRを受けたときに活性化される。
【００２７】
アドレスセレクタ２０は、通常動作時（IREF；低レベル）に、行アドレス信号RADを内部行アドレス信号IRADとして伝達し、リフレッシュ動作時（IREF；高レベル）に、リフレッシュアドレスREFAD（上位アドレス）を内部行アドレス信号IRADとして伝達する。アドレスセレクタ２２は、通常動作時に、列アドレス信号CADを内部列アドレス信号ICADとして伝達し、リフレッシュ動作時に、リフレッシュアドレスREFAD（下位アドレス）を内部行アドレス信号IRADとして伝達する。タイミングジェネレータ２４は、読み書き信号RWおよびリフレッシュ信号IREFを受け、列プリデコーダを動作させるタイミング信号およびセグメントセレクタ３０を動作させるタイミング信号を生成している。
【００２８】
タイミングジェネレータ２６は、内部行アドレスストローブ信号IRASを受け、行プリデコーダ２８を動作させるタイミング信号を生成している。行プリデコーダ２８は、内部行アドレス信号IRADをデコードし、デコードした信号を行メインデコーダ３６に出力している。セグメントセレクタ３０は、内部列アドレス信号ICADをデコードし、セグメントＳおよびそのセグメントＳ内のサブワード線SWLを選択している。列プリデコーダ３２は、列アドレス信号CADをデコードし、デコードした信号を列メインデコーダ３８に出力している。
【００２９】
図２は、リフレッシュ要求が発生しないときの通常の読み出し動作のタイミングを示している。
まず、クロック信号CLKの立ち上がりエッジに同期して、アクティブコマンドACTおよびアドレス信号AD（RAD1）が供給される（図２（ａ））。図１に示したラッチ１６は、アクティブコマンド信号ACTVの立ち上がりエッジに同期して、アドレス信号ADを取り込み、取り込んだ信号を行アドレス信号RADとして出力する。
【００３０】
アドレスセレクタ２０は、低レベルのリフレッシュ信号IREFは受け、行アドレス信号RADを内部行アドレス信号IRADとして伝達する（図２（ｂ））。この後、行プリデコーダ２８および行メインデコーダ３６が所定のタイミングで動作し、メインワード線MWLが活性化される（図２（ｃ））。ここで、行プリデコーダ２８は、従来より遅いタイミングで活性化され、メインワード線MWLは、従来（破線）に比べ遅く活性化される。動作周波数が４０ＭＨｚであるため、メインワード線MWLの活性化タイミングが遅くても、その後の読み出し動作は正しく実行される。メインワード線MWLを活性化するための制御回路は、従来より低い周波数で動作するため、これ等制御回路の消費電力は小さくなる。
【００３１】
従来（破線）と異なり、この時点でサブワード線SWLは、非活性化されている。すなわち、メインワード線MWLは、最初のアクティブコマンドACTとともに供給されるアドレス信号ADに基づいて活性化される。メインワード線MWLをアクティブコマンドACTに基づいて活性化するため、メモリセル等を救済する冗長回路を有する場合、救済判定を高速に実行できる。メインワード線MWLとサブワード線SWLとが同時に活性化されないため、ワード線の活性化に伴い発生する電流のピーク値が小さくなる。
【００３２】
次のクロック信号CLKの立ち上がりに同期して、読み出しコマンドRDおよびアドレス信号AD（CAD1）が供給される（図２（ｄ））。ラッチ１８は、読み書き信号RWの立ち上がりエッジに同期して、アドレス信号ADを取り込み、取り込んだ信号を列アドレス信号CADとして出力する。アドレスセレクタ２２は、低レベルのリフレッシュ信号IREFを受け、列アドレス信号CADを内部列アドレス信号ICADとして伝達する（図２（ｅ））。セグメントセレクタ３０は、内部列アドレス信号ICADに応じたセグメントＳを選択し、そのセグメントＳ内の複数のサブワード線SWL(1)を活性化する（図２（ｆ））。すなわち、サブワード線SWLは、２番目のコマンド（読み出しコマンドRD）とともに供給されるアドレス信号ADに基づいて活性化される。この後、列プリデコーダ３２および列メインデコーダ３８動作し、読み出しデータが出力される（図２（ｇ））。
【００３３】
従来、行アドレス信号RADに対応するサブワード線SWLの全てが活性化されていた。この実施形態では、サブワード線SWLは、行アドレス信号RADだけでなく、列アドレス信号CADも使用して活性化される。このため、読み出し動作時に活性化されるサブワード線SWLの数を少なくできる。この結果、ワード線の立ち上げに要する電力が減り、動作するセンスアンプの数が低減するため、読み出し動作時の消費電力が低減される。ワード線を昇圧するSDRAMにおいては、昇圧回路の能力を従来に比べ低くできるため、特に、消費電力の低減効果は大きい。書き込み動作においても、同様に消費電力が低減される。
【００３４】
次のクロック信号CLKの立ち上がりエッジに同期して、読み出しコマンドRDおよびアドレス信号AD（CAD2）が供給される（図２（ｈ））。セグメントセレクタ３０は、内部列アドレス信号ICADに応じたセグメントＳを選択し、そのセグメントＳ内のサブワード線SWLを活性化する。そして、連続して供給される読み出しコマンドRDに基づいて読み出し動作（ページ動作）が実行される。このとき、メインワード線MWLは、活性化状態を保持しているため、図１の縦方向に並ぶセグメントＳからデータを読み出すことができる。すなわち、メモリアレイMAの広い領域の読み出し動作を実行できる。また、メインワード線MWLが予め活性化されているため、読み出しコマンドRDが供給されてからサブワード線SWLが活性化されるまでの期間は短くなる。この結果、ページ動作を高速に実行できる。メインワード線MWLは、プリチャージコマンドPREを受け付けた後に非活性化される（図２（ｉ））。
【００３５】
図３は、アクティブコマンドACTを受け付ける直前に、内部でリフレッシュ要求が発生したときの読み出し動作のタイミングを示している。
まず、図１に示したリフレッシュ制御回路１２は、リフレッシュ要求を受けてリフレッシュ信号IREFを活性化する（図３（ａ））。この後、クロック信号CLKの立ち上がりに同期して、アクティブコマンドACTおよびアドレス信号AD（RAD2）が供給される（図３（ｂ））。ラッチ１６は、アクティブコマンド信号ACTVの立ち上がりエッジに同期して、アドレス信号ADを取り込む。リフレッシュ制御回路１２は、リフレッシュ信号IREFの活性化から少し遅れて内部行アドレスストローブ信号IRASを活性化する。
【００３６】
アドレスセレクタ２０、２２は、高レベルのリフレッシュ信号IREFを受け、リフレッシュアドレスREFADをそれぞれ内部行アドレス信号IRAD（上位アドレス）、内部列アドレス信号ICAD（下位アドレス）として出力する（図３（ｃ））。
タイミングジェネレータ２４、２６は、リフレッシュ信号IREFおよび内部行アドレスストローブ信号IRASをそれぞれ受け、行プリデコーダ２８およびセグメントセレクタ３０にタイミング信号を出力する。行プリデコーダ２８およびセグメントセレクタ３０は、リフレッシュアドレスREFAD1に対応するメインワード線MWLおよびサブワード線SWLを活性化し、リフレッシュ動作を実行する（図３（ｄ））。
【００３７】
すなわち、このSDRAM１０は、前回のメモリ動作の完了後、次のメモリ動作のためにワード線MWL、SWLを活性化するまでの期間を利用して、リフレッシュ動作を実行する。この結果、リフレッシュ動作は、外部から全く認識されずに自動的に実行される。したがって、SDRAMを使用するユーザは、リフレッシュ動作を考慮することなくSDRAMを搭載するシステムが設計できる。
【００３８】
リフレッシュ動作の完了後、リフレッシュ制御回路１２は、リフレッシュ信号IREFおよび内部行アドレスストローブ信号IRASを非活性化する（図３（ｅ））。メインワード線MWLおよびサブワード線SWLは、この非活性化に応答して非活性化される（図３（ｆ））。
アドレスセレクタ２０は、リフレッシュ信号IREFの非活性化を受け、アドレス信号AD（RAD2）を内部行アドレス信号IRADとして出力する（図３（ｇ））。リフレッシュ制御回路１２は、内部行アドレスストローブ信号IRASを再び活性化する。行プリデコーダ２８および行メインデコーダ３６は、図２とほぼ同一のタイミングで動作し、メインワード線MWLが活性化される。（図３（ｈ））。そして、図２と同様に、読み出しコマンドRDおよびアドレス信号AD（CAD3、CAD4）が順次供給され、読み出し動作が実行される。
【００３９】
なお、メモリコア３４の動作中にリフレッシュ要求が発生した場合、リフレッシュ制御回路１２は、メモリコア３４の動作が完了した後、リフレッシュ信号IREFを活性化する。
以上、本実施形態の半導体メモリでは、メインワード線MWLの活性化タイミングを従来より遅くした。また、メモリセルの選択トランジスタを制御するサブワード線SWLを、アクティブコマンドACTではなく、２番目に供給される読み出しコマンドRDを受けた後に活性化した。このため、ワード線MWL、SWLを活性化するための制御回路を従来より低い周波数で動作させることができ、消費電力を小さくできる。
【００４０】
従来より多くのアドレス信号を使用することで、同時に活性化されるワード線SWLの数を少なくした。このため、メモリ動作のために動作する回路の規模を小さくでき、消費電力を小さくできる。
メインワード線MWLを、複数回のメモリ動作の間活性化し続けたので、ページ動作を広いメモリ領域で行うことができる。
【００４１】
サブワード線SWLの活性化に先立ってメインワード線MWLを活性化したので、読み出しコマンドRDが供給されてからサブワード線SWLが活性化されるまでの期間を短くできる。この結果、ページ動作を高速に実行できる。
メインワード線MWLを予め活性化したので、メモリセル等を救済する冗長回路を有する場合、救済判定を高速に実行できる。
【００４２】
アクティブコマンドACTが供給された後、メインワード線MWLが活性化するまでの期間が十分あるため、この期間を利用して、外部から認識されることなくリフレッシュ動作を実行できる。すなわち、メモリセルのリフレッシュを内部で自動的に実行できる。
リフレッシュ要求を保持するバッファを形成したので、メモリ動作を完了した後、次のメモリ動作のためにワード線を活性化するまでの期間に、確実にリフレッシュ動作を実行できる。
【００４３】
図４は、本発明の半導体メモリおよび半導体メモリの制御方法の第２の実施形態を示している。第１の実施形態で説明した信号と同一の信号については、同一の符号を付けている。
この実施形態では、リフレッシュ制御回路４０が、第１の実施形態のリフレッシュ制御回路１２と相違している。その他の構成は、第１の実施形態と同一である。すなわち、サブワードSWLは、行アドレス信号だけでなく、読み出しコマンドRD（または書き込みコマンド）とともに供給される列アドレス信号を使用して活性化される。このSDRAMは、最大クロック周波数が４０ＭＨｚであり、メモリセルのリフレッシュを内部で自動的に実行する機能を有している。
【００４４】
リフレッシュ制御回路４０は、フリップフロップ４２、４４、４６、４８、５０、遅延回路５２、５４、５６、パルス発生回路５８、６０、複数の論理ゲート、および図示しないリフレッシュ発生回路を有している。
フリップフロップ４２は、リフレッシュ要求信号REFRQの活性化に応じてセットされ、リフレッシュラッチ信号REFLを高レベルにし、リフレッシュプリチャージ信号PRERの活性化に応じてリセットされ、リフレッシュラッチ信号REFLを低レベルにする。フリップフロップ４２は、リフレッシュ要求信号REFRQを保持するバッファとして動作する。フレッシュプリチャージ信号PRERは、リフレッシュ動作の完了後にプリチャージ動作を実行するために自動的に生成される信号である。
【００４５】
フリップフロップ４４は、アクティブコマンド信号ACTVの活性化に応じてセットされ、アクティブラッチ信号ACTLを高レベルにし、遅延プリチャージ信号PREDの活性化に応じてリセットされ、アクティブラッチ信号ACTLを低レベルにする。遅延プリチャージ信号PREDは、外部からのプリチャージコマンドPREに応じて活性化されるプリチャージ信号PRECまたはオートプリチャージ動作時に活性化されるオートプリチャージ信号PREAにより発生する。遅延回路５２は、プリチャージ信号PRECまたはオートプリチャージ信号PREAが活性化された後、遅延プリチャージ信号PREDが活性化されるまでのタイミングをtRP（/RAS Precharge time）だけ遅らせることで、プリチャージ中にリフレッシュ要求が受け付けられることを禁止する。tRPは、PREコマンドを受け付け後、次のACTVコマンドを受け付けるまでの時間であり、プリチャージ動作に必要な時間である。
【００４６】
フリップフロップ４６は、リフレッシュラッチ信号REFLの活性化に応じて出力ノードをリセットし、アクティブラッチ信号ACTLの活性化に応じて出力ノードをセットする。パルス発生回路５８は、リフレッシュラッチ信号REFLが活性化し、フリップフロップ４６の出力ノードが低レベルに変化したときに、高レベルのリフレッシュパルスREFPを発生する。
【００４７】
フリップフロップ４８は、リフレッシュパルスREFPの発生または遅延アクティブ信号ACTDの活性化に応じてセットされ、内部行アドレスストローブ信号IRASを活性化する。フリップフロップ４８は、リフレッシュプリチャージ信号PRERの活性化または内部プリチャージ信号IPREの活性化に応じてリセットされ、内部行アドレスストローブ信号IRASを非活性化する。
【００４８】
遅延アクティブ信号ACTDは、アクティブコマンド信号ACTVの活性化後、遅延回路５４の遅延時間だけ遅れて活性化される。遅延回路５４の遅延時間は、１回のリフレッシュ動作およびその後のプリチャージ動作に必要な値に設定されている。このため、アクティブコマンドACTの受け付け後、内部行アドレスストローブ信号IRASが活性化されるまでの期間に、リフレッシュサイクルを挿入することができる。内部プリチャージ信号IPREは、プリチャージ信号PRECまたはオートプリチャージ信号PREAの活性化に応答して活性化される。
【００４９】
フリップフロップ５０は、リフレッシュパルスREFPの発生に応じてセットされ、内部リフレッシュ信号IREFを活性化し、リフレッシュプリチャージ信号PRERの活性化に応じてリセットされ、内部リフレッシュ信号IREFを非活性化する。
パルス発生回路６０は、遅延回路５６から出力される信号が高レベルに変化したときに、リフレッシュプリチャージ信号PRER（高レベルのパルス）を生成する。
【００５０】
リフレッシュプリチャージ信号PRERは、リフレッシュ動作時に、フリップフロップ４８がセットされた後、遅延回路５６の遅延時間だけ遅れて生成される。遅延回路５６の遅延時間は、１回のリフレッシュ動作に必要な時間に設定されている。このため、リフレッシュ動作が確実に実行された後に、プリチャージ動作が実行される。
【００５１】
図５は、読み出し動作において、アクティブコマンドACTを受け付ける直前に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路４０の動作タイミングを示している。
まず、リフレッシュ要求の発生に伴い、リフレッシュ要求信号REFRQが活性化される（図５（ａ））。図４に示したフリップフロップ４２は、リフレッシュ要求信号REFRQの立ち上がりエッジに同期して、リフレッシュラッチ信号REFLを活性化する（図５（ｂ））。すなわち、リフレッシュ要求は、フリップフロップ４２により保持される。このとき、アクティブコマンドACTは供給されておらず、アクティブラッチ信号ACTLは低レベルである。このため、フリップフロップ４６は、リフレッシュラッチ信号REFLの活性化を応じてリセットされる。パルス発生回路５８は、リフレッシュパルスREFPを出力する（図５（ｃ））。
【００５２】
フリップフロップ４８は、リフレッシュパルス信号REFPに応じてセットされ、内部行アドレスストローブ信号IRASを活性化する（図５（ｄ））。フリップフロップ５０は、リフレッシュパルス信号REFPに応じてセットされ、内部リフレッシュ信号IREFを活性化する。（図５（ｅ））。そして、内部行アドレスストローブ信号IRASおよび内部リフレッシュ信号IREFの活性化期間にリフレッシュ動作が実行される。内部リフレッシュ信号IREFは、遅延回路５６およびパルス発生回路６０に伝達され、リフレッシュ動作の完了に合わせてリフレッシュプリチャージ信号PRERが活性化される（図５（ｆ））。リフレッシュプリチャージ信号PRERの活性化により、プリチャージ動作が実行される。
【００５３】
フリップフロップ４２、４８、５０は、リフレッシュプリチャージ信号PRERの活性化に応じてリセットされ、それぞれリフレッシュラッチ信号REFL、内部行アドレスストローブ信号IRAS、内部リフレッシュ信号IREFを非活性化する（図５（ｇ、ｈ、ｉ））。
一方、アクティブコマンドACTの供給により、アクティブコマンド信号ACTVが活性化される（図５（ｊ））。フリップフロップ４４は、アクティブコマンド信号ACTVの活性化に応じてセットされ、アクティブラッチ信号ACTLを活性化する（図５（ｋ））。遅延回路５４は、アクティブコマンド信号ACTVの活性化に応じて、遅延アクティブ信号ACTDを活性化する（図５（ｌ））。
【００５４】
フリップフロップ４８は、遅延アクティブ信号ACTDの活性化に応じてセットされ、内部行アドレスストローブ信号IRASを再び活性化する（図５（ｍ））。次に、読み出しコマンドRDが供給され、読み出し動作が実行される。なお、この実施形態においても、活性化されるサブワード線の数は、従来より少なくなり、消費電力が低減される。
【００５５】
この後、プリチャージコマンドPREの供給により、プリチャージ信号PRECが活性化される（図５（ｎ））。フリップフロップ４８は、プリチャージ信号PRECの活性化に応じてリセットされ、内部行アドレスストローブ信号IRASを非活性化する（図５（ｏ））。遅延回路５２は、内部プリチャージ信号IPREを遅延させ、遅延プリチャージ信号PREDとして出力する（図５（ｐ））。フリップフロップ４４は、遅延プリチャージ信号PREDの活性化を受けてリセットされ、アクティブラッチ信号ACTLを非活性化する（図５（ｑ））。そして、プリチャージ動作が完了する。
【００５６】
リフレッシュ動作は、前回のメモリ動作の完了後、次のメモリ動作のためにワード線MWL、SWLを活性化するまでの期間を利用して実行される。この結果、第１の実施形態と同様に、リフレッシュ動作は、外部から全く認識されずに自動的に実行される。
図６は、アクティブコマンドACTを受け付けた後に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路４０の動作タイミングを示している。
【００５７】
まず、アクティブコマンドACTが供給され、アクティブコマンド信号ACTVが活性化される（図６（ａ））。フリップフロップ４４および遅延回路５４は、図５と同様に、アクティブラッチ信号ACTLおよび遅延アクティブ信号ACTDをそれぞれ活性化する（図６（ｂ、ｃ））。
フリップフロップ４８は、遅延アクティブ信号ACTDの活性化に応じてセットされ、内部行アドレスストローブ信号IRASを活性化する（図６（ｄ））。この後、読み出しコマンドRDが供給され、所定のワード線が選択され、読み出し動作が実行される。このとき、リフレッシュ動作は実行されていない。
【００５８】
アクティブコマンドACTの受け付けの後、リフレッシュ要求が発生し、リフレッシュ要求信号REFRQが活性化される（図６（ｅ））。フリップフロップ４２は、リフレッシュ要求信号REFRQの活性化に応じてセットされ、リフレッシュラッチ信号REFLを活性化する（図６（ｆ））。すなわち、リフレッシュ要求が保持される。しかし、フリップフロップ４６は、リフレッシュラッチ信号REFLの活性化より前にアクティブラッチ信号ACTLの活性化を受けているため、リセットされずセット状態を保持する。
【００５９】
読み出し動作の実行後、プリチャージコマンドPREが供給され、プリチャージ信号PRECが活性化される（図６（ｇ））。フリップフロップ４８は、プリチャージ信号PRECの活性化に応じてリセットされ、内部行アドレスストローブ信号IRASを非活性化する（図６（ｈ））。遅延回路５２は、内部プリチャージ信号IPREを遅延させ、遅延プリチャージ信号PREDとして出力する（図６（ｉ））。フリップフロップ４４は、遅延プリチャージ信号PREDの活性化に応じてリセットされ、アクティブラッチ信号ACTLを非活性化する（図６（ｊ））。
【００６０】
フリップフロップ４６は、アクティブラッチ信号ACTLの非活性化に応じてリセットされ、出力ノードを低レベルにする。パルス発生回路５８は、フリップフロップ４６のリセットに応じてリフレッシュパルスREFPを出力する（図６（ｋ））。
この後、図５と同様に、内部プリチャージ信号IPREが再び活性化され（図６（ｌ））、内部リフレッシュ信号IREFが活性化され（図６（ｍ））、リフレッシュ動作が実行される。さらに、リフレッシュプリチャージ信号PRERが活性化されてプリチャージ動作が実行され（図６（ｎ））、リフレッシュラッチ信号REFLおよび内部リフレッシュ信号IREFが非活性化される（図６（ｏ、ｐ））。
【００６１】
プリチャージ動作は、次のコマンド（例えばアクティブコマンドACT）の供給直後に実行される。このため、読み出し動作後にリフレッシュ動作を実行しても、このリフレッシュ動作は、次のコマンドによるメモリ動作に影響を与えない。すなわち、リフレッシュ動作は、外部から全く認識されずに自動的に実行される。なお、リフレッシュ要求のワーストタイミングは、アクティブコマンドACTを受け付ける直前に、内部でリフレッシュ要求が発生した場合（図５）になる。
【００６２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図７は、本発明の半導体メモリおよび半導体メモリの制御方法の第３の実施形態を示している。第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【００６３】
この実施形態では、リフレッシュ制御回路６２が第１の実施形態のリフレッシュ制御回路１２と相違している。その他の構成は、第１の実施形態と同一である。すなわち、この実施形態のSDRAMは、メインワード線を、行アドレス信号だけでなく、読み出しコマンドRD（または書き込みコマンド）とともに供給される列アドレス信号を使用して活性化する。SDRAMは、最大クロック周波数が４０ＭＨｚであり、メモリセルのリフレッシュを内部で自動的に実行する機能を有している。
【００６４】
リフレッシュ制御回路６２は、フリップフロップからなるレジスタREG1、REG2、トグルフリップフロップ６４、６６、遅延回路６８と、第２の実施形態と同じフリップフロップ４４、４６、４８、５０、遅延回路５２、５４、５６、パルス発生回路５８、６０と、複数の論理ゲートとで構成されている。遅延回路６８は、遅延回路５２と同一である。すなわち、遅延回路６８は、リフレッシュプリチャージ信号PRERをtRPだけ遅延させる。
【００６５】
トグルフリップフロップ６４は、リフレッシュ要求信号REFRQの立ち下がりエッジに同期して選択信号SEL1、/SEL1のレベルを反転する。トグルフリップフロップ６６は、リフレッシュラッチ信号REFLの立ち下がりエッジに同期して選択信号SEL2、/SEL2のレベルを反転する。トグルフリップフロップ６４、６６は、電源オン時に活性化されるパワーオンリセット信号PORによりリセットされる。
【００６６】
レジスタREG1は、選択信号SEL1が高レベルのときにセット機能を有効にし、選択信号SEL2が高レベルのときにリセット機能を有効にする。すなわち、レジスタREG1は、選択信号SEL1が高レベルのときに、リフレッシュ要求信号REFRQの立ち上がりエッジに応じて要求信号REQ1を活性化し、選択信号SEL2が高レベルのとき、リフレッシュプリチャージ信号PRERの遅延信号の立ち上がりエッジに応じて要求信号REQ1を非活性化する。
【００６７】
同様に、レジスタREG2は、選択信号/SEL1が高レベルのときに、リフレッシュ要求信号REFRQの立ち上がりエッジに応じて要求信号REQ2を活性化し、選択信号/SEL2が高レベルのときに、リフレッシュプリチャージ信号PRERの遅延信号の立ち上がりエッジに応じて要求信号REQ2を非活性化する。選択信号SEL1、/SEL1および選択信号SEL2、/SEL2は、それぞれ相補の信号であるため、レジスタREG1、REG2は交互にリフレッシュ要求信号REFRQを保持するバッファとして動作する。すなわち、本実施形態では、リフレッシュ制御回路６２は、内部で発生するリフレッシュ要求を２回分保持できる。
【００６８】
要求信号REQ1、REQ2は、それぞれ選択信号SEL2、/SEL2が高レベルのときにリフレッシュラッチ信号REFLとして、フリップフロップ４６およびトグルフリップフロップ６６に伝達される。
フリップフロップ４４、４６、４８、５０、遅延回路５２、５４、５６、パルス発生回路５８、６０、および論理ゲートの接続関係は、第２の実施形態と同一である。
【００６９】
図８は、読み出し動作において、アクティブコマンドACTを受け付ける直前に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路６２の動作タイミングを示している。選択信号SEL1、SEL2、要求信号REQ1、REQ2を除く信号のタイミングは、上述した図５と同じである。この例では、タイミング図の始まりにおいて、選択信号SEL1、SEL2がともに高レベルになっており、レジスタREG1が有効、レジスタREG2が無効になっている。
【００７０】
まず、リフレッシュ要求信号REFRQの立ち上がりエッジに同期して、図７に示したレジスタREG1がセットされ、要求信号REQ1が高レベルになる（図８（ａ））。トグルフリップフロップ６４は、リフレッシュ要求信号REFRQの立ち下がりエッジに同期して選択信号SEL1を低レベルにする（図８（ｂ））。選択信号SEL1の変化により、レジスタREG1は、リフレッシュ要求の受け付けを禁止し、レジスタREG2は、リフレッシュ要求の受け付けを可能にする。
【００７１】
要求信号REQ1の高レベルにより、リフレッシュラッチ信号REFLは、高レベルに変化する（図８（ｃ））。この後、リフレッシュ制御回路６２は、図５と同様に動作し、リフレッシュ動作およびリフレッシュ後のプリチャージ動作が実行される。
レジスタREG1は、リフレッシュ動作後に活性化されるリフレッシュプリチャージ信号PRERに応じて要求信号REQ1を低レベルにする（図８（ｄ））。リフレッシュラッチ信号REFLは、要求信号REQ1の変化に応じて低レベルになる（図８（ｅ））。トグルフリップフロップ６６は、リフレッシュラッチ信号REFLの立ち下がりエッジに同期して選択信号SEL2を低レベルにする（図８（ｆ））。この後発生するリフレッシュ要求は、レジスタREG2に保持される。
【００７２】
次に、読み出しコマンドRDおよびプリチャージコマンドPREが順次供給され、読み出し動作およびプリチャージ動作が実行される。すなわち、この実施形態においても、リフレッシュ動作は、外部から全く認識されずに自動的に実行される。
図９は、アクティブコマンドACTを受け付けた後に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路６２の動作タイミングを示している。選択信号SEL1、SEL2、要求信号REQ1、REQ2を除く信号のタイミングは、上述した図６と同じである。この例では、タイミング図の始まりにおいて、選択信号SEL1、SEL2がともに高レベルになっており、レジスタREG1が有効、レジスタREG2が無効になっている。
【００７３】
まず、アクティブコマンドACTおよび読み出しコマンドRDが順次供給され、図６と同様に読み出し動作が実行される。
アクティブコマンドACTの供給後にリフレッシュ要求が発生すると、要求信号REQ1は、リフレッシュ要求信号REFRQの立ち上がりエッジに同期して高レベルになる（図９（ａ））。選択信号SEL1は、リフレッシュ要求信号REFRQの立ち下がりエッジに同期して低レベルになる（図９（ｂ））。この後発生するリフレッシュ要求は、レジスタREG2に保持される。リフレッシュラッチ信号REFLは、要求信号REQ1の高レベルに応じて高レベルに変化する（図９（ｃ））。
【００７４】
次に、図６と同様に、読み出し動作およびプリチャージ動作が実行される。プリチャージ動作が実行された後、リフレッシュ動作およびリフレッシュ後のプリチャージ動作が実行される。この後、図８と同様に、要求信号REQ1は、リフレッシュプリチャージ信号PRERの立ち上がりに応じて低レベルになる（図９（ｄ））。リフレッシュラッチ信号REFLは、要求信号REQ1の変化に応じて低レベルになる（図９（ｅ））。選択信号SEL2は、リフレッシュラッチ信号REFLの立ち下がりエッジに同期して低レベルになる（図９（ｆ））。
【００７５】
この例においても、図６と同様に、リフレッシュ動作は、外部から全く認識されずに自動的に実行される。
図１０は、読み出し動作において、アクティブコマンドACTを受け付けた後の読み出し動作（ページ動作）中に、内部でリフレッシュ要求が２回発生した場合のリフレッシュ制御回路６２の動作タイミングを示している。この例においても、タイミング図の始まりにおいて、選択信号SEL1、SEL2がともに高レベルになっており、レジスタREG1が有効、レジスタREG2が無効になっている。
【００７６】
アクティブコマンドACTを受け付けた後、最初のリフレッシュ要求を受け付け、読み出し動作を実行するまでのタイミングは、上述した図９と同一であるため、説明を省略する。
ページ動作後、プリチャージコマンドPREを受け付ける前に、２回目のリフレッシュ要求が発生し、リフレッシュ要求信号REFRQが高レベルになる（図１０（ａ））。２回目のリフレッシュ要求は、このタイミングに限定されることはなく、例えば、ページ動作の途中で発生してもよい。このとき、選択信号SEL1、/SEL1は、それぞれ低レベル、高レベルである。このため、リフレッシュ要求は、レジスタREG2により保持される。
【００７７】
リフレッシュ要求を所定の期間で発生する場合、ページ動作の期間がリフレッシュ要求の発生間隔（リフレッシュ周期）より長いと、一部のメモリセルでリフレッシュが間に合わず、データが破壊してしまう。このため、ページ動作の最大回数は、リフレッシュ周期に応じて制限される。この実施形態では、リフレッシュ制御回路６２は、リフレッシュ要求を２回分保持できる。このため、ページ動作の最大回数を第２の実施形態の約２倍にすることができる。
【００７８】
レジスタREG2は、リフレッシュ要求信号REFRQの立ち上がりエッジに同期して要求信号REQ2を高レベルにする。トグルフリップフロップ６４は、リフレッシュ要求信号REFRQの立ち下がりエッジに同期して、選択信号/SEL1を低レベルにし、選択信号SEL1を高レベルにする（図１０（ｂ））。すなわち、レジスタREG2がリフレッシュ要求をの受け付けた後、レジスタREG1は、再びリフレッシュ要求の受け付けを可能にし、レジスタREG2は、リフレッシュ要求の受け付けを禁止する。
【００７９】
この後、プリチャージコマンドPREが供給され、プリチャージ動作が実行された、図９と同様にして、最初のリフレッシュ動作が実行される。リフレッシュ動作後、リフレッシュラッチ信号REFLが非活性化され、選択信号SEL2、/SEL2がそれぞれ低レベル、高レベルに変化する（図１０（ｃ））。このとき、レジスタREG2は、２回目のリフレッシュ要求を保持しており、高レベルの要求信号REQ2を出力している。このため、リフレッシュラッチ信号REFLは、選択信号SEL2、/SEL2の変化に応じて再び活性化される（図１０（ｄ））。
【００８０】
この例では、プリチャージコマンドPREの後、ノップコマンドNOPが供給される。アクティブラッチ信号ACTLは低レベルであるため、フリップフロップ４６は、リフレッシュラッチ信号REFLの立ち上がりエッジに同期してリセットされる。そして、リフレッシュパルスREFPが生成され（図１０（ｅ））、最初のリフレッシュ動作と同様に、２回目のリフレッシュ動作が実行される。
【００８１】
リフレッシュ動作後のリフレッシュプリチャージ信号PRERの活性化によりレジスタREG2はリセットされ、要求信号REQ2は低レベルに変化する（図１０（ｆ））。リフレッシュラッチ信号REFLは、要求信号REQ2の変化に応じて非活性化され（図１０（ｇ））、選択信号SEL2、/SEL2は、それぞれ高レベル、低レベルに変化する（図１０（ｈ））。すなわち、レジスタREG1、REG2の状態は、アクティブコマンドACTを受け付ける前の状態に戻る。
【００８２】
なお、プリチャージコマンドPREの後、アクティブコマンドACTが供給された場合、２回目のリフレッシュ動作は、図９と同様にメモリ動作の後実行される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、レジスタREG1、REG2によりリフレッシュ要求を２回分保持できるので、１回のページ動作でアクセスできる回数を増やすことができる。
【００８３】
図１１は、本発明の半導体メモリおよび半導体メモリの制御方法の第４の実施形態を示している。第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【００８４】
この実施形態では、リフレッシュ制御回路７０が第１の実施形態のリフレッシュ制御回路１２と相違している。その他の構成は、第１の実施形態と同一である。
リフレッシュ制御回路７０は、クロック信号CLKの立ち上がりエッジに同期してアクティブコマンド信号ACTVおよびプリチャージ信号PRECをそれぞれラッチするラッチ７２、７４と、第２の実施形態と同じフリップフロップ４２、４４、４８、５０、遅延回路５２、５４、５６、パルス発生回路６０と、複数の論理ゲートと、第２の実施形態のフリップフロップ４６の代わりにラッチ７６、遅延回路７８、ORゲート８０とを有している。
【００８５】
ラッチ７２の出力は、フリップフロップ４４のセット端子に接続されている。ラッチ７４の出力は、内部リフレッシュ信号IREFを生成するORゲートの入力に接続されている。ラッチ７６は、クロック信号CLKの立ち上がりエッジに同期してリフレッシュラッチ信号REFLを取り込み、取り込んだ信号をリフレッシュパルスREFPとして出力する。リフレッシュパルスREFPは、遅延回路７８およびORゲート８０を介してラッチ７６のリセット端子Ｒに帰還される。また、ラッチ７６のリセット端子Ｒには、ORゲート８０を介してアクティブラッチ信号ACTLが供給されている。
【００８６】
フリップフロップ４２、４４、４８、５０、遅延回路５２、５４、５６、パルス発生回路６０、および論理ゲートの接続関係は、第２の実施形態と同一である。
図１２は、読み出し動作において、アクティブコマンドACTを受け付ける直前に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路７０の動作タイミングを示している。この例では、クロック信号CLKに同期してリフレッシュ動作が実行されることを除き、各信号のタイミングは、上述した図５とほぼ同じである。
【００８７】
まず、リフレッシュ要求を受けると、リフレッシュラッチ信号REFLは高レベルに変化する（図１２（ａ））。クロック信号CLKの立ち上がりに同期してアクティブコマンドACTが供給される。このとき、アクティブラッチ信号ACTLおよびリフレッシュパルスREFPは、低レベル（非リセット状態）であり、ラッチ７６は動作している。ラッチ７６は、クロック信号CLKの立ち上がりエッジに同期して高レベルのリフレッシュラッチ信号REFLを取り込み、リフレッシュパルスREFPを高レベルにする。ラッチ７６は、遅延回路７８およびORゲート８０を介して帰還されるリフレッシュパルスREFPによりリセットされる。この結果、パルス状のリフレッシュパルスREFPが生成される（図１２（ｂ））。この後、リフレッシュ制御回路７０は、図５と同様に動作し、リフレッシュ動作および読み出し動作、プリチャージ動作が順に実行される。
【００８８】
図１３は、読み出し動作において、アクティブコマンドACTを受け付けた後に、内部でリフレッシュ要求が発生した場合のリフレッシュ制御回路７０の動作タイミングを示している。この例では、クロック信号CLKに同期してリフレッシュ動作が実行されることを除き、各信号のタイミングは、上述した図６とほぼ同じである。
【００８９】
ラッチ７６は、アクティブラッチ信号ACTLが高レベルの期間リセットされており、リフレッシュラッチ信号REFLを取り込むことができない（図１３（ａ、ｂ））。このため、ラッチ７６は、アクティブラッチ信号ACTLが非活性化した後のクロック信号CLKの立ち上がりに同期して、リフレッシュパルスREFPを生成する（図１３（ｃ））。このとき、クロック信号CLKに同期して、例えばDESLコマンド、NOPコマンドまたはアクティブコマンドACTが供給される。この後、リフレッシュ動作が実行される。リフレッシュパルスREFPは、クロック信号CLKの立ち上がりから所定のタイミングで活性化するため、リフレッシュ動作は、上述した図１２と同一のタイミングで実行される。
【００９０】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック信号に同期して供給される。リフレッシュ制御回路は、クロック信号に同期してリフレッシュ動作を実行したので、リフレッシュの制御に必要な回路のタイミング設計を容易にできる。
【００９１】
図１４は、本発明の半導体メモリおよび半導体メモリの制御方法の第５の実施形態を示している。第３および第４の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【００９２】
この実施形態では、リフレッシュ制御回路８２が第１の実施形態のリフレッシュ制御回路１２と相違している。その他の構成は、第１の実施形態と同一である。
リフレッシュ制御回路８２は、第４の実施形態と同じラッチ７２、７４、７６、遅延回路７８、ORゲート８０と、第３の実施形態と同じレジスタREG1、REG2、フリップフロップ４４、４８、５０、遅延回路５２、５４、５６、６８、パルス発生回路６０と、複数の論理ゲートとを有している。
【００９３】
レジスタREG1、REG2、フリップフロップ４４、４８、５０、遅延回路５２、５４、５６、６８、パルス発生回路６０、および複数の論理ゲートの接続関係は、第３の実施形態と同一である。ラッチ７２、７４、７６、遅延回路７８、およびORゲート８０の接続関係は、第４の実施形態と同一である。
この実施形態では、第３の実施形態と同様に、２回分のリフレッシュ要求が、それぞれレジスタREG1、REG2に保持される。第４の実施形態と同様に、リフレッシュパルスREFPが、クロック信号CLKの立ち上がりエッジに同期して生成される。そして、上述した図８ないし図１０に示したタイミングとほぼ同じタイミングでメモリ動作が実行される。
【００９４】
この実施形態においても、上述した第３および第４の実施形態と同様の効果を得ることができる。
図１５は、本発明の半導体メモリおよび半導体メモリの制御方法の第６の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【００９５】
この半導体メモリは、シリコン基板上にCMOSプロセスを使用して６４ＭビットのSDRAM８４として形成されている。SDRAM８４は、使い勝手を良くするために、メモリセルのリフレッシュを内部で自動的に実行する機能を有している。このため、ユーザは、リフレッシュを全く考慮することなく、SDRAMを搭載するシステム基板を設計できる。
【００９６】
SDRAM８４の端子の構成は、一般の６４ＭビットSDRAMと同じである。すなわち、SDRAM８４は、１２ビットの行アドレス信号と８ビットの列アドレス信号とを受ける１２本のアドレス端子、２本のバンク選択端子、および１６本のデータ入出力端子を有している。
SDRAM８４は、リフレッシュ制御回路１２、リフレッシュカウンタ１４、ラッチ１６、１８、および４つのバンクBKを有している。バンクBKは、アドレスセレクタ２０、アドレスラッチ８６、タイミングジェネレータ８８、９０、９２、行プリデコーダ９４、９６、セグメントセレクタ９８、列プリデコーダ３２、およびメモリコア３４Ａを有している。リフレッシュ制御回路１２、リフレッシュカウンタ１４、ラッチ１６、１８、アドレスセレクタ２０、および列プリデコーダ３２は、第１の実施形態と同じである。メモリコア３４Ａは、行メインデコーダ３６、列メインデコーダ３８、および縦横に配置された複数のセグメントＳで構成されたメモリアレイMAを有している。この例では、一つのセグメントＳは、５１２ｋ個のメモリセルで構成されている。メインワード線MWLは、トランジスタを介して複数のサブワード線SWLに電気的に接続されている。サブワード線SWLは、メモリセルの転送トランジスタのゲートに接続されている。
【００９７】
アドレスラッチ８６は、ラッチ１８から出力される列アドレス信号CADを内部リフレッシュ信号IREFの非活性時に取り込み、取り込んだ信号を内部列アドレス信号ICADとして出力する。
タイミングジェネレータ８８は、読み書きコマンド信号RWおよび内部リフレッシュ信号IREFを受け、列プリデコーダ３２を動作させるタイミング信号および行プリデコーダ９６を動作させるタイミング信号を生成する。すなわち、読み出しコマンドRD、書き込みコマンドWR、およびリフレッシュコマンド（内部で発生するリフレッシュ要求）が供給されたとき、行プリデコーダ９６および列プリデコーダ３２が動作する。
【００９８】
タイミングジェネレータ９０は、アクティブコマンド信号ACTVを受け、行プリデコーダ９４およびセグメントセレクタ９８を動作させるタイミング信号を生成する。すなわち、アクティブコマンドACTが供給されたとき、行プリデコーダ９４およびセグメントセレクタ９８が動作する。
タイミングジェネレータ９２は、内部行アドレスストローブ信号IRASを受け、行プリデコーダ９４、９６を動作させるタイミング信号を生成する。すなわち、後述するように、リフレッシュ要求が発生したとき、行プリデコーダ９４、９６が動作する。
【００９９】
行プリデコーダ９４は、アクティブコマンドACTの供給時に内部行アドレス信号IRAD（後述する図１８に示すIRAD0-9）をデコードし、リフレッシュ要求の発生時に内部行アドレス信号IRAD（図１８に示すIRAD0-8）をデコードし、デコード信号を行メインデコーダ３６に出力する。行プリデコーダ９６は、リフレッシュ動作時に内部行アドレス信号IRAD（図１８に示すIRAD9-11）をデコードし、読み出し動作時および書き込み動作時に内部列アドレス信号ICAD（図１８に示すICAD5-7）をデコードし、デコード信号をメモリアレイMAに出力する。
【０１００】
セグメントセレクタ９８は、アクティブコマンドACTの供給時に、内部行アドレス信号IRAD（図１８に示すRA10-11）をデコードし、セグメントＳを選択する。また、セグメントセレクタ９８は、リフレッシュ要求の発生時に、内部行アドレス信号IRADにかかわりなく図の縦方向に並ぶ全てのセグメントを選択する。列プリデコーダ３２は、読み出し動作時および書き込み動作時に、内部列アドレス信号ICAD（図１８に示すCA0-4）をデコードし、デコードした信号を列メインデコーダ３８に出力する。
【０１０１】
図１６は、図１５に示したメモリアレイMAの詳細を示している。各バンクBKのメモリアレイMAは、８つのメモリブロックMBLKおよび複数のセンスアンプSAからなる４つのセンスアンプ列を有している。センスアンプ列は、両側の２つのメモリブロックMBLKにより共有されている。
図の左上のバンクBKに示したように、１つのメモリブロックMBLKは、図の横方向に並ぶ1024本のワード線WLおよび図の縦方向に並ぶ2048組のビット線対を有している。ワード線WLは、128本のメインワード線MWLと、各メインワード線MWLから分岐する8本のサブワード線SWLとで構成されている。
【０１０２】
図の右上のバンクBKに示したように、各メモリアレイMAにおいて、内部行アドレス信号IRAD7-8（図１８の行ブロックアドレスBRAA）により、１つのメモリブロックMBLKを挟んだ２つのメモリブロックMBLKが選択される。すなわち、図に網掛けで示したように、センスアンプ列に対して同じ側（例えば、図の左側）に位置する２つのメモリブロックMBLKが選択される。また、選択された各メモリブロックMBLKにおいて、内部行アドレス信号IRAD0-6により、メインワード線MWLが１本選択される。
【０１０３】
内部行アドレス信号IRAD7-8により選択された２つのメモリブロックMBLKは、さらに内部行アドレス信号IRAD9（図１８の行ブロックアドレスBRAB）によりそのいずれかが選択される。内部行アドレス信号IRAD0-9によるメモリブロックMBLKの選択およびメインワード線MWLの選択は、図１５に示した行プリデコーダ９４により行われる。なお、リフレッシュ動作時に、行プリデコーダ９４は、内部行アドレス信号IRAD9を無視する。このため、リフレッシュ動作は、図に網掛けで示した２つのメモリブロックMBLK内の２本のメインワード線MWLに対して実行される。
【０１０４】
また、読み出し動作および書き込み動作時に、選択された１つのメモリブロックMBLKにおいて、内部行アドレス信号IRAD10-11（図１８の列ブロックアドレスBCAA）により、４分の１の領域が選択される。すなわち、内部行アドレス信号IRAD10-11により、メモリブロックMBLK内の４分の１の領域において、ビット線のプリチャージ動作が解除され、センスアンプSAが活性化される。
【０１０５】
図１７は、図１６に示したメモリブロックMBLKの詳細を示している。メモリブロックMBLKには、128本のメインワード線MWL0-127と1024本のサブワード線SWL0-1023が、図の縦方向に配線され、2048組の相補のビット線対BL、/BLが図の横方向に配線されている。そして、サブワード線SWLとビット線BL（または/BL）の交差部分にメモリセル（図中の丸印）が形成されている。例えば、読み出し動作において、サブワード線SWLが活性化されメモリセルが選択されたとき、ビット線対BL、/BLの一方にデータが読み出され、ビット線対BL、/BLの他方は、データを増幅するためのリファレンスとして作用する。
【０１０６】
１つのメインワード線MWLは、メモリブロックMBLKの両側（図の上下）にそれぞれ４個ずつ配置されたサブワードデコーダSWDに配線されている。そして、メインワード線MWLは、サブワードデコーダSWDを介して８本のサブワード線SWLに分岐している。メインワード線MWLは、上述したように、内部行アドレス信号IRAD0-6（行アドレスRAA、RAB、RAC）により選択される。サブワード線SWLは、内部列アドレス信号ICAD5-7（サブワードセレクトSWLS）により選択される。
【０１０７】
センスアンプSAは、図の左右両側のメモリブロックMBLKのビット線対BL、/BLに接続されている。センスアンプSAと両側のビット線対BL、/BLとの接続およびセンスアンプSAの活性化は、上述したように、内部行アドレス信号IRAD10-11により、メモリブロックMBLKの４分の１の領域であるセグメントＳ毎に制御される。内部行アドレス信号IRAD10-11により活性化される512個のビット線対BL、/BLおよび512個のセンスアンプSAのうちそれぞれ16個が、内部列アドレスCA0-4（列アドレスCAA、CAB）により選択される。すなわち、16個のデータ入出力端子に対応するデータが、メモリセルに入出力される。
【０１０８】
図１８は、SDRAM内でのアドレス信号の用途を示している。SDRAMは、バンク選択端子を介してバンクアドレス信号BA0-1を受け、アドレス端子を介して行アドレス信号RAD0-11（内部行アドレス信号IRAD0-11）および列アドレス信号CAD0-7（内部列アドレス信号ICAD0-7）を受け、読み出し動作および書き込み動作を実行する。また、SDRAMは、図１５に示したリフレッシュカウンタ１４が生成するリフレッシュアドレスREFAD（内部行アドレス信号IRAD0-11）により、リフレッシュ動作を実行する。
【０１０９】
アクティブコマンドACTとともに供給される行アドレス信号RAD0-11（内部行アドレス信号IRAD0-11）は、IRAD0-6（MWDEC）、IRAD7-9（RBLKS）、IRAD10-11（CBLKS）で構成されている。IRAD0-6（MWDEC）およびIRAD7-9（RBLKS）は、図１５に示した行プリデコーダ９４に供給され、IRAD10-11（CBLKS）は、セグメントセレクタ９８に供給される。
【０１１０】
上述したように、内部行アドレス信号IRAD0-6（MWDEC）は、メモリブロックMBLK内の128本のメインワード線MWLの１つを選択する。内部行アドレス信号IRAD7-8（RBLKSのBRAA）は、８個のメモリブロックMBLKのうち２つを選択する。内部行アドレス信号IRAD9（RBLKSのBRAB）は、選択された２つのメモリブロックMBLKのうち、さらに１つを選択する。内部行アドレス信号IRAD10-11（CBLKS）は、選択されたメモリブロックMBLKの４分の１の領域であるセグメントＳを選択する。
【０１１１】
読み出しコマンドRDまたは書き込みコマンドWRとともに供給される列アドレス信号CAD0-7（内部列アドレス信号ICAD0-7）は、内部列アドレス信号ICAD0-4（CDEC）および内部列アドレス信号ICAD5-7（SWLS）で構成されている。内部列アドレス信号ICAD0-4（CDEC）は、図１５に示した列プリデコーダ３２に供給され、内部列アドレス信号ICAD5-7（SWLS）は、行プリデコーダ９６に供給される。
【０１１２】
上述したように、内部列アドレス信号ICAD0-4（CDEC）は、選択されたセグメントＳ内の512個のビット線対BL、/BLおよびセンスアンプSAのうちの１６個を選択する。内部列アドレス信号ICAD5-7（SWLS）は、選択されたメインワード線MWLに対応する８本のサブワード線SWLのうち１つを選択する。
この実施形態では、アクティブコマンドACTとともに供給される行アドレス信号RADによりセグメントＳが選択され、読み出しコマンドRD（または書き込みコマンドWR）とともに供給される列アドレス信号CADによりサブワード線SWLが選択されることを特徴としている。特に、セグメントＳを行アドレス信号RADに応答して選択することで、使用しないビット線対BL、/BLとセンスアンプSAとの接続の解除動作およびビット線対BL、/BLのプリチャージの解除動作を、読み出しコマンドRD（または書き込みコマンドWR）が供給される前に開始できる。この結果、読み出し動作および書き込み動作を第１の実施形態より高速に実行できる。
【０１１３】
図１９は、図１７に示したサブワードデコーダSWD、センスアンプSAおよびその周囲の回路の詳細を示している。サブワードデコーダSWD（SWD0、1）は、並列に接続された２つのnMOSトランジスタおよびこれ等nMOSトランジスタに直列に接続されたpMOSトランジスタを有している。一方のnMOSトランジスタのゲートおよびpMOSトランジスタのゲートは、メインワード線MWLに接続されている。他方のnMOSトランジスタのゲートおよびpMOSトランジスタのソースは、デコード回路９８ａにより生成される内部列アドレス信号ICAD5-7（この例では負論理の内部列アドレス信号/ICAD5-7）のデコード信号CDEC0、1をそれぞれ受けている。デコード回路９８ａは、内部行アドレス信号IRAD10-11のデコード回路９６ａにより生成されるデコード信号が高レベルのときに活性化される。nMOSトランジスタのソースは、接地線に接続されている。nMOSトランジスタとpMOSトランジスタとの接続ノードがサブワード線SWL（SWL0、1）に接続されている。
【０１１４】
上述したサブワードデコーダSWDでは、メインワード線MWLが選択されて低レベルに変化すると、pMOSトランジスタがオンし、一方のnMOSトランジスタがオフする。そして、デコード回路９８ａから出力される高レベルのデコード信号CDEC0（またはCDEC1）が、サブワード線SWL0（またはSWL1）に伝達される。すなわち、列アドレス信号CADにより、サブワード線SWLが選択される。サブワード線SWLの選択により、メモリセルMCの転送トランジスタがオンし、キャパシタに保持している電荷がビット線BL（または/BL）上に伝達される。
【０１１５】
センスアンプSAは、ラッチ９９ａ、ビット線制御回路９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、ビット線選択スイッチ９９ｅ、９９ｆを有している。ラッチ９９ａは、２つのCMOSインバータの入力と出力とを互いに接続し、活性化信号PSA、NSAに応じて活性化される。ビット線制御回路９９ｂは、センスアンプSA内のビット線対をイコライズし、あるいはプリチャージ電圧VPRを供給するための３つのnMOSトランジスタで構成されている。nMOSトランジスタ９９ｃは、図の左側のメモリブロックMBLKのビット線対BL、/BLをイコライズする。nMOSトランジスタ９９ｄは、図の右側のメモリブロックMBLKのビット線対BL、/BLをイコライズする。ビット線選択スイッチ９９ｅは、図の左側のメモリブロックMBLKのビット線対BL、/BLをラッチ９９ａに接続する２つのnMOSトランジスタで構成されている。ビット線選択スイッチ９９ｆは、図の右側のメモリブロックMBLKのビット線対BL、/BLをラッチ９９ａに接続する２つのnMOSトランジスタで構成されている。
【０１１６】
ビット線制御回路９９ｂは、サブビット線リセット信号SBRSCの高レベル時にビット線対BL、/BLをプリチャージ電圧VPRに設定する。サブビット線リセット信号SBRSCは、低レベルのメインビット線リセット信号MBRSCに応じて高レベルに変化し、ビット線対BL、/BLをプリチャージする。
nMOSトランジスタ９９ｃは、サブビット線リセット信号SBRSLの高レベル時にビット線対BL、/BLをイコライズする。サブビット線リセット信号SBRSLは、低レベルのメインビット線リセット信号MBRSLに応じて高レベルに変化し、ビット線対BL、/BLをイコライズする。
【０１１７】
同様に、nMOSトランジスタ９９ｄは、サブビット線リセット信号SBRSRの高レベル時にビット線対BL、/BLをイコライズする。サブビット線リセット信号SBRSRは、低レベルのメインビット線リセット信号MBRSRに応じて高レベルに変化し、ビット線対BL、/BLをイコライズする。
ビット線選択スイッチ９９ｅは、サブビット線トランスファ信号SBTLの活性化（高レベル）に応じてオンし、ビット線対BL、/BLとラッチ９９ａとを接続する。サブビット線トランスファ信号SBTLは、低レベルのメインビット線トランスファ信号MBTLに応じて高レベルに変化し、ビット線選択スイッチ９９ｅをオンさせる。
【０１１８】
同様に、ビット線選択スイッチ９９ｆは、サブビット線トランスファ信号SBTRの活性化（高レベル）に応じてオンし、ビット線対BL、/BLとラッチ９９ａとを接続する。サブビット線トランスファ信号SBTRは、低レベルのメインビット線トランスファ信号MBTRに応じて高レベルに変化し、ビット線選択スイッチ９９ｆをオンさせる。
【０１１９】
メインビット線リセット信号MBRSCは、行アドレス信号RAD7-8に応じて活性化される。メインビット線リセット信号MBRSL、MBRSR、およびメインビット線トランスファ信号MBTL、MBTRは、行アドレス信号RAD7-9に応じて活性化される。より詳細には、動作するメモリブロックMBLKに対応するメインビット線リセット信号MBRSCおよびメインビット線リセット信号MBRSL（またはMBRSR）が活性化されると、ビット線BL、/BLのイコライズが解除され、センスアンプSAを挟んだ一対のメモリブロックMBLKのうち、動作しないメモリブロックMBLKに対応するメインビット線トランスファ信号MBTL（またはMBTR）が活性化され、ビット線BL、/BLとラッチ９９ａとの接続が解除される。
【０１２０】
サブビット線リセット信号SBRSC、SBRSL、SBRSR、およびサブビット線トランスファ信号SBTL、SBTRは、行アドレス信号IRAD10-11に応じて選択される。すなわち、これ等信号の信号線は、メモリブロックMBLK内の４分の１の領域であるセグメントＳ毎に配線されている。なお、内部行アドレス信号IRAD10-11のデコード回路９６ａにより生成されるデコード信号は、リフレッシュ動作時に全て高レベルに変化する。このため、リフレッシュ動作時に、メモリブロックMBLKの全てのセグメントＳが選択される。このため、少ないリフレッシュ要求で全てのメモリセルをリフレッシュできる。
【０１２１】
図２０は、クロック周波数が低い場合の読み出し動作を示している。この例では、アクティブコマンドACTの後、読み出しコマンドRDが２回連続して供給され、さらにプリチャージコマンドPREが供給される。上述した図２と同じ動作については、詳細な説明を省略する。
まず、クロック信号CLKの立ち上がりエッジに同期して、アクティブコマンドACTおよび行アドレス信号RAD(1)が供給される（図２０（ａ））。内部行アドレス信号IRAD0-9に応じて、メインワード線MWLが選択され（低レベルに変化）、メインビット線トランスファ信号MBT（MBTL、MBTR）およびメインビット線リセット信号MBRS（MBRSC、MBRSL、MBRSR）が低レベルに変化する（図２０（ｂ））。
【０１２２】
また、この実施形態では、内部行アドレス信号IRAD10-11に応じて、サブビット線トランスファ信号SBT（SBTL、SBTR）およびサブビット線リセット信号SBRS（SBRSC、SBRSL、SBRSR）が選択される（図２０（ｃ））。このため、図１９に示したビット線制御回路９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、ビット線選択スイッチ９９ｅ、９９ｆは、従来より早く、読み出しコマンドRDを受信する前に動作を開始する。すなわち、読み出し動作（または書き込み動作）を実行しないメモリブロックMBLKとセンスアンプSAとの接続が解除される。
【０１２３】
次のクロック信号CLKの立ち上がりに同期して、読み出しコマンドRDおよび列アドレス信号CAD(1)が供給される（図２０（ｄ））。内部列アドレス信号ICAD5-7に応じて、サブワード線SWLが選択される（図２０（ｅ））。すなわち、この実施形態においても、サブワード線SWLは、行アドレス信号RADだけでなく、列アドレス信号CADも使用して活性化される。この後、内部行アドレス信号IRAD7-11により選択されたセグメントＳ内の活性化信号PSA、NSAが活性化され、センスアンプSAが活性化される（図２０（ｆ））。
【０１２４】
サブワード線SWLの選択によりメモリセルMCからビット線BL（または/BL）にデータが読み出され、センスアンプSAで増幅される。さらに、内部列アドレスICAD0-4に応じて、コラム線選択信号CLが選択され（図２０（ｇ））、コラム選択スイッチ（図示せず）がオンし、１６個のビット線対BL、/BLと共通データバス線（１６ビット）とが接続される。そして、読み出しデータが外部に出力される（図２０（ｈ））。
【０１２５】
次のクロック信号CLKの立ち上がりエッジに同期して、読み出しコマンドRDおよび列アドレス信号CAD(2)が供給される（図２０（ｉ））。内部列アドレス信号ICAD5-7に応じて、サブワード線SWLが選択される（図２０（ｊ））。そして、上述と同様にして、いわゆるページ読み出し動作が実行される。ページ動作は、活性化されている512個のセンスアンプSAで増幅されたデータのうち１６ビットを、列アドレス信号CAD0-4により選択することで実行される。
【０１２６】
次のクロック信号CLKの立ち上がりエッジに同期してプリチャージコマンドPREが供給される（図２０（ｋ））。プリチャージコマンドPREにより、メインワード線MWL、サブワード線SWL、メインビット線トランスファ信号MBT、メインビット線リセット信号MBRS、サブビット線トランスファ信号SBT、サブビット線リセット信号SBRS、およびセンスアンプSAの活性化信号PSA、NSAが非活性化され、ビット線BL、/BLがプリチャージされる。
【０１２７】
書き込み動作については、特に図示していないが、読み出し動作と同じタイミングでメインワード線MWL、サブワード線SWLが選択され、ビット線トランスファ信号MBT、SBT、ビット線リセット信号MBRS、SBRSが選択される。
また、リフレッシュ動作では、４つのバンクBKにおいて、それぞれ２つのメモリブロックMBLKの２つのメインワード線MWLが活性化され、それに対応する８つのセグメントＳのサブワード線SWLが同時に活性化される。すなわち、１６ｋビット（５１２ビット×８セグメント×４バンク）のメモリセルMCが一度にリフレッシュされる。なお、リフレッシュ動作時のピーク電流を削減し、かつ全てのメモリセルをリフレッシュするために必要な期間（一般には、リフレッシュ時間tREF）を満足する場合には、リフレッシュをセグメント毎に実行してもよく、あるいはバンクBK毎に実行してもよい。
【０１２８】
図２１は、クロック周波数が高い場合の読み出し動作を示している。この例では、アクティブコマンドACTの後、読み出しコマンドRDおよびプリチャージコマンドPREが順次供給され、１クロックあけて再びアクティブコマンドACTが供給される。
図２１の基本的な動作タイミングは、図２０と同じである。すなわち、アクティブコマンドACTとともに供給される行アドレス信号RADに応じて、ビット線トランスファ信号MBT、SBT、およびビット線リセット信号MBRS、SRBSが選択される（図２１（ａ）、（ｂ））。読み出しコマンドRDとともに供給される列アドレス信号CADに応じて、サブワード線SWLが選択される（図２１（ｃ））。
【０１２９】
クロック周波数が高い場合、相対的に内部回路の動作が遅くなるため、読み出しコマンドRDが供給されたクロックサイクル内に読み出しデータを出力できない。この例では、読み出しデータは、読み出しコマンドRDを受信後、3クロック目のクロック信号CLKの立ち上がりエッジに同期して出力される（図２１（ｄ））。
【０１３０】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリ動作（読み出し動作および書き込み動作）を制御する回路の一部を、アクティブコマンドACTとともに供給される行アドレス信号RADに応じて動作させた。このため、従来、読み出しコマンドRDまたは書き込みコマンドWRに応じて動作を開始させていた回路を、予め動作させることができ、読み出し動作および書き込み動作を高速に実行できる。すなわち、低消費電力の特性を保持したまま、高速化を実現できる。
【０１３１】
より具体的には、メモリ動作の最初に供給されるアクティブコマンドACTとともに供給される行アドレス信号RAD7-9に応じて、複数のメモリブロックMBLKのいずれかを選択した。メモリ動作の早い時期にメモリブロックMBLKを選択することで、その後の読み出しコマンドRD（または書き込みコマンドWR）に応答して動作を開始する回路を少なくできる。この結果、アクティブコマンドACTが供給されてから読み出し動作（または書き込み動作）が完了するまでの時間を短縮できる。
【０１３２】
アクティブコマンドACTとともに供給される行アドレス信号RAD10-11に応じて、セグメントＳ毎にビット線選択スイッチ９９ｅ、９９ｆを選択した。このため、メモリ動作の早い時期に、動作させないメモリブロックMBLKのビット線BL、/BLとセンスアンプSAとの接続を解除できる。この結果、最初のコマンドが供給されてから読み出し動作および書き込み動作が完了するまでの時間を短縮できる。また、ビット線BL、/BLとセンスアンプSAとをセグメントＳ毎に接続するため、読み出し動作および書き込み動作時に動作する回路を減らすことができ、動作時の消費電力を削減できる。
【０１３３】
リフレッシュ動作時に、メモリブロックMBLK内の全てのセグメントＳのビット線選択スイッチ９９ｅ、９９ｆを同時に選択した。リフレッシュ時に動作させるセグメントＳの数を、読み出し動作および書き込み動作時に動作させるセグメントより増やすことで、全てのメモリセルMCをリフレッシュするために必要なリフレッシュ回数を減らすことができる。したがって、リフレッシュ間隔を延ばすことができ、所定の期間内において、読み出し動作および書き込み動作の比率を高くできる。すなわち、I/Oのバス占有率（データ転送レート）を向上できる。
【０１３４】
また、リフレッシュ動作時に、アクティブコマンドACTに対応するリフレッシュアドレスREFADに応じて、メインワード線MWLおよびサブワードSWL線を選択した。読み出し動作時および書き込み動作時と異なり、アクティブコマンドACTに応答してリフレッシュ動作を開始できるため、リフレッシュ動作を読み出し動作および書き込み動作に比べ高速に実行できる。したがって、所定の期間内において、読み出し動作および書き込み動作の比率を高くでき、I/Oのバス占有率（データ転送レート）を向上できる。
【０１３５】
図２２は、本発明の半導体メモリおよび半導体メモリの制御方法の第７の実施形態を示している。第１および第６の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【０１３６】
図２２においては、メモリコアの記載を省略している。半導体メモリは、SDRAMとして構成されており、リフレッシュ動作が外部からのリフレッシュコマンドに基づいて実行されることを除き、基本的な動作は上述した第６の実施形態と同一である。
SDRAMは、メモリコアの周辺部（チップの外周部または中央部）にレイアウトされる周辺回路とバンクBKとを有している。バンクBK内のメモリコアは、図示を省略する。図中の一点鎖線が、周辺回路とバンクBKとの境界を示している。
【０１３７】
周辺回路は、リフレッシュカウンタ１４、コマンドデコーダ１００、リフレッシュアドレスラッチ１０２、RASジェネレータ１０４、CASジェネレータ１０６、およびラッチ１０８を有している。
コマンドデコーダ１００は、外部から供給されるコマンド信号CMDに応じて、リフレッシュコマンド信号REF、アクティブコマンド信号ACTV、プリチャージコマンド信号PRE、および読み書きコマンド信号RWを生成する。リフレッシュアドレスラッチ１０２は、リフレッシュコマンド信号REFに応じて、フレッシュカウンタ１４からのリフレッシュアドレスをリフレッシュアドレス信号REFADとして出力する。
【０１３８】
RASジェネレータ１０４は、アクティブコマンド信号ACTVに応じて、行アドレス信号RADに対応する回路を制御するタイミング信号RASZを出力する。CASジェネレータ１０６は、読み出しコマンドRDおよび書き込みコマンドWRに応じて、読み出し動作および書き込み動作を制御する読み書きタイミング信号RWTを出力する。ラッチ１０８は、バンク信号BANKおよび読み書きタイミング信号RWTのアンド論理（動作制御信号RWC）に同期して列アドレス信号CADを取り込む。
【０１３９】
バンクBKは、BRASジェネレータ１１０、PREジェネレータ１１２、タイミングジェネレータ１１４、ラッチ１１６、１１８、１２０、ANDゲート１２１、スイッチ１２２、行プリデコーダ１２４、スイッチ１２６、LEジェネレータ１２８、行プリデコーダ１３０、および列プリデコーダ１３２、１３４を有している。ラッチ１１８およびANDゲート１２１は、アクティブコマンドACT後の最初の読み出しコマンドRD（又は書き込みコマンドWR）のみに応答して行プリデコーダ１３０を活性化する活性化制御回路として動作する。
【０１４０】
BRASジェネレータ１１０は、リフレッシュコマンド信号REFおよび読み書きコマンド信号RWに応じて基準タイミング信号BRASZを活性化し、プリチャージコマンド信号PREに応じて基準タイミング信号BRASZを非活性化する。PREジェネレータ１１２は、プリチャージコマンド信号PREに応じて、BRASジェネレータ１１０にタイミング信号を出力する。
【０１４１】
タイミングジェネレータ１１４は、基準タイミング信号BRASZに応じてタイミング信号T1、T2、T3、T4を生成する。ラッチ１１６は、バンク信号BANKおよびアクティブコマンド信号ACTVのアンド論理（動作制御信号ACTC）に同期して行アドレス信号RADを取り込み、内部行アドレス信号IRADとして出力する。
ラッチ１１８は、バンク信号BANKおよび読み書きタイミング信号RWTのアンド論理である動作制御信号RWCの立ち下がりエッジに同期してタイミング信号T4を取り込み、相補のタイミング信号T5、/T5として出力し、基準タイミング信号BRASZの低レベル時にリセットされる。ここで、基準タイミング信号BRASZはアクティブコマンドACTの供給からプリチャージコマンドPRE（動作完了コマンド）の供給まで活性化される。ラッチ１１８は、読み出しコマンドRD（または書き込みコマンドWR）が供給される毎に、基準タイミング信号BRASZのレベルを取り込む。
【０１４２】
ラッチ１２０は、タイミング信号T2の立ち上がりエッジに同期して内部行アドレス信号IRADを取り込み、スイッチ１２２に出力する。スイッチ１２２は、タイミング信号T3の低レベル時および高レベル時に、それぞれ内部行アドレス信号IRADおよびリフレッシュアドレス信号を選択する。行プリデコーダ１２４は、スイッチ１２２から伝達されるアドレス信号をデコードし、メインワード線MWLを選択するためのデコード信号RAA0-7、RAB0-7、RAC0-1、およびメモリブロックMBLKを選択するためのデコード信号BRAA0-3、BRAB0-1を出力する。デコード信号RAA0-7、RAB0-7、RAC0-1、およびBRAA0-3、BRAB0-1は、それぞれ図１８に示した内部行アドレス信号IRAD0-2、IRAD3-5、IRAD6、IRAD7-8、IRAD9から生成される信号である。
【０１４３】
ラッチ１２６は、リフレッシュ動作時にタイミング信号T1を選択し、読み出し動作および書き込み動作時にタイミング信号T5を選択する。LEジェネレータ１２８は、スイッチ１２６の出力を受けて、センスアンプSAの活性化信号PSA、NSAを生成する。
ANDゲート１２１は、タイミング信号/T5の高レベル時に、動作制御信号RWCをサブワードラッチ信号SWLLとして出力する。すなわち、動作制御信号RWCは、ラッチ１１８の出力（タイミング信号/T5）によりゲーティングされる。タイミング信号/T5は、後述するように、アクティブコマンドACT供給後における最初の読み出しコマンドRD（または書き込みコマンドWR）の供給時のみ高レベルを維持し、２番目の読み出しコマンドRD（または書き込みコマンドWR）の供給時には、低レベルに変化している。
【０１４４】
行プリデコーダ１３０は、ラッチ１３０ａおよびスイッチ１３０ｂを有している。ラッチ１３０ａは、サブワードラッチ信号SWLLに同期して内部列アドレス信号ICADを取り込む。スイッチ１３０ｂは、タイミング信号T3の低レベル時に内部行アドレス信号IRADを選択し、タイミング信号T3の高レベル時にリフレッシュアドレス信号REFADを選択し、選択した信号を図示しないデコード回路でデコードし、デコード信号RAD0-7として出力する。デコード信号RAD0-7は、図１８に示したICAD5-7（読み出し動作時および書き込み動作時）またはIRAD9-11（リフレッシュ動作時）から生成される信号である。
【０１４５】
列プリデコーダ１３２は、内部列アドレス信号ICADをデコードし、デコード信号CAA0-3、CAB0-7を出力する。デコード信号CAA0-3、CAB0-7は、それぞれ図１８に示した内部列アドレスICAD0-1、ICAD2-4から生成される信号である。
列プリデコーダ１３４は、ラッチ１３４ａおよびスイッチ１３４ｂを有している。ラッチ１３４ａは、タイミング信号T2に同期して内部行アドレス信号RADを取り込む。スイッチ１３４ｂは、リフレッシュ動作時に低レベルを出力し、読み出し動作時および書き込み動作時に内部行アドレス信号IRAD10-11を選択し選択した信号を図示しないデコード回路でデコードし、デコード信号BCAA0-3として出力する。
【０１４６】
図２３は、上述したSDRAMの読み出し動作を示している。この例では、上述した図２０と同様に、アクティブコマンドACTの後、読み出しコマンドRD（または書き込みコマンドWR）が２回連続して要求され、さらにプリチャージコマンドPREが供給される。メインワード線MWL、サブワード線SWL、ビット線トランスファ信号MBT、SBT、およびビット線リセット信号MBRS、SRBSの生成タイミングは、図２０と同じであるため、説明を省略する。図２３では、メモリコアに供給されるデコード信号の生成までを詳細に説明する。
【０１４７】
まず、クロック信号CLKに同期してアクティブコマンドACTが供給される（図２３（ａ））。図２２に示したコマンドデコーダ１００は、アクティブコマンドACTに応じてアクティブコマンド信号ACTVを活性化する（図２３（ｂ））。また、アクティブコマンド信号ACTVの活性化により動作制御信号ACTCが活性化する（図２３（ｃ））。図２２に示したラッチ１１６は、動作制御信号ACTCに同期して行アドレス信号RAD(1)を取り込み、内部行アドレス信号IRADとして出力する（図２３（ｄ））。
【０１４８】
BRASジェネレータ１１０は、アクティブコマンド信号ACTVに応答して基準タイミング信号BRASZを活性化する（図２３（ｅ））。タイミングジェネレータ１１４は、基準タイミング信号BRASZの立ち上がりエッジに同期して、タイミング信号T2を活性化する（図２３（ｆ））。ラッチ１２０は、タイミング信号T2の立ち上がりエッジに同期して内部行アドレス信号IRAD0-9を取り込む。スイッチ１２２は、低レベルのタイミング信号T3を受け、内部行アドレス信号IRAD0-9を行プリデコーダ１２４に伝達する。行プリデコーダ１２４は、内部行アドレス信号IRAD0-9をデコードし、各デコード信号RAA0-7、RAB0-7、RAC0-1、BRAA0-3、BRAB0-1のいずれかを出力する（図２３（ｇ））。デコード信号RAA0-7、RAB0-7、RAC0-1、BRAA0-3、BRAB0-1の活性化により、第６の実施形態と同様にメインワード線MWL、ビット線トランスファ信号MBTL、およびビット線リセット信号MBRSが選択される。
【０１４９】
列プリデコーダ１３４は、タイミング信号T2の立ち上がりエッジに同期して行アドレス信号IRAD10-11を受け、受けた信号をデコードし、デコード信号BCAA0-3のいずかを出力する（図２３（ｈ））。デコード信号BCAA0-3の活性化により、第６の実施形態と同様にビット線トランスファ信号SBTLおよびビット線リセット信号SBRSが選択される。すなわち、アクティブコマンドACTとともに供給される行アドレス信号RADにより、ビット線BL、/BLのプリチャージが解除され、メモリブロックMBLKとセンスアンプSAとが接続される。
【０１５０】
タイミングジェネレータ１１４は、基準タイミング信号BRASZの立ち上がりエッジから所定時間遅れてタイミング信号T4を活性化する（図２３（ｉ））。ラッチ１１８は、基準タイミング信号BRASZの高レベルによりリセット状態が解除され、タイミング信号T5、/T5をそれぞれ低レベル、高レベルにする（図２３（ｊ））。
【０１５１】
次のクロック信号CLKに同期して読み出しコマンドRD（または書き込みコマンドWR）が供給される（図２３（ｋ））。コマンドデコーダ１００は、読み出しコマンドRDに応じて読み書きコマンド信号RWを活性化する。CASジェネレータ１０６は、読み書きコマンド信号RWに応答して読み書きタイミング信号RWTを活性化する。読み書きタイミング信号RWTの活性化により動作制御信号RWCが所定の期間活性化される（図２３（ｌ））。
【０１５２】
ラッチ１０８は、動作制御信号RWCの立ち上がりエッジに同期して列アドレス信号CADを取り込み、内部列アドレス信号ICAD0-7として出力する（図示せず）。タイミング信号/T5および動作制御信号RWCの高レベルにより、サブワードラッチ信号SWLLが所定の期間活性化される（図２３（ｍ））。行プリデコーダ１３０は、サブワードラッチ信号SWLLの立ち上がりエッジに同期して内部列アドレス信号ICAD5-7を取り込み、デコード信号RADS0-7のいずれかを出力する（図２３（ｎ））。デコード信号RADS0-7により、第６の実施形態と同様にサブワード線SWLが選択される。すなわち、読み出しコマンドRD（または書き込みコマンドWD）とともに供給される列アドレス信号CADにより、サブワード線SWLが選択される。そして、メモリセルMCからセンスアンプSAに読み出しデータが出力される。
【０１５３】
ラッチ１１８は、動作制御信号RWCの立ち下がりエッジに同期して、タイミング信号T4の高レベルを取り込み、タイミング信号T5、/T5をそれぞれ高レベル、低レベルにする（図２３（ｏ））。タイミング信号T4は、アクティブ期間中高レベルを維持する。このため、タイミング信号/T5は、基準タイミング信号BRASZが低レベルに変化するまで、低レベルを維持する。また、動作制御信号RWCの低レベルにより、サブワードラッチ信号SWLLは低レベルに変化する（図２３（ｐ））。スイッチ１２６は、高レベルのタイミング信号T5をLEジェネレータ１２８に伝達する。LEジェネレータ１２８は、高レベルのタイミング信号T5を受け、活性化信号PSA、NSAを活性化する（図２３（ｑ））。そして、センスアンプSAが動作し、ビット線BL（または/BL）上の読み出しデータを増幅する。列プリデコーダ１３２は、内部列アドレス信号ICAD0-4を受け、各デコード信号CAA0-3、CAB0-7のいずれかを出力する（図示せず）。そして、読み出しデータが出力される。
【０１５４】
次のクロック信号CLKに同期して読み出しコマンドRD（または書き込みコマンドWR）が供給される（図２３（ｒ））。コマンドデコーダ１００は、読み出しコマンドRDに応じて読み書きコマンド信号RWを活性化する。CASジェネレータ１０６は、読み書きコマンド信号RWに応答して読み書きタイミング信号RWTを活性化する。読み書きタイミング信号RWTの活性化により動作制御信号RWCが所定の期間活性化される（図２３（ｓ））。ラッチ１０８は、動作制御信号RWCの立ち上がりエッジに同期して列アドレス信号CADを取り込み、内部列アドレス信号ICAD0-7として出力する（図示せず）。
【０１５５】
サブワードラッチ信号SWLLは、タイミング信号T5が低レベルのため、動作制御信号RWCの活性化を受けても活性化されない。このため行プリデコーダ１３０は動作しない。したがって、サブワード線SWLは、アクティブコマンドACTの次に供給された読み出しコマンドRD（または書き込みコマンドWR）によってのみ選択される。
【０１５６】
次のクロック信号CLKに同期してプリチャージコマンドPREが供給され、基準タイミング信号BRASZが低レベルに変化する（図２３（ｔ））。ラッチ１１８は、低レベルの基準タイミング信号BRASZによりリセットされ、タイミング信号T5、/T5をともに低レベルにする（図２３（ｕ））。そして、デコード信号RAA、RAB、RAC、BRAA、BRAB、RADS、CAA、CAB、BCAAおよび活性化信号PSA、NSAが非活性化され、メモリブロックMBLKがアイドル状態になる。
【０１５７】
なお、図２３には示していないが、リフレッシュ動作時には、タイミングジェネレータ１１４は、タイミング信号T1、T3を活性化する。スイッチ１２２、１２６、１３０ｂ、１３４ｂは、タイミング信号T3の活性化に応じて、それぞれリフレッシュアドレスREFAD0-8、タイミング信号T1、リフレッシュアドレスREFAD9-11、接地電圧を選択する。そして、リフレッシュ動作が実行される。
【０１５８】
以上、この実施形態においても、上述した第1および第6の実施形態と同様の効果を得ることができる。さらに、この実施形態では、サブワード線SWLを選択するためのデコード信号RADSを生成する行プリデコーダ１３０を、アクティブコマンドACT後の最初の読み出しコマンドRD（または書き込みコマンドWR）のみ動作させた。２回目以降の読み出し動作RD（または書き込みコマンドWR）とともに供給される列アドレス信号CADのうち、サブワード線SWLを選択するための列アドレス信号CAD5-7は無視される。このため、ワード線の多重選択等のSDRAMの誤動作を確実に防止できる。行プリデコーダ１３０は、以降の読み出しコマンドRD（または書き込みコマンドWR）に応答して動作しないため、消費電力を削減できる。
【０１５９】
なお、上述した第１の実施形態では、サブワード線SWLを読み出しコマンドRDが供給される毎に活性化し、メインワード線MWLをプリチャージコマンドPREが供給されるまで、活性化し続けた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メインワード線MWL、サブワード線SWLともに、プリチャージコマンドPREが供給されるまで活性化し続けてもよい。サブワード線SWLを非活性化することなくページ動作を行うことで、動作時の消費電力をさらに低減できる。
【０１６０】
上述した実施形態では、読み出し動作における動作タイミングについて述べた。本発明はかかる実施形態に限定されるものではない。例えば、書き込み動作についても、読み出し動作と同様のタイミングで実行できる。
上述した実施形態では、読み出し動作が実行されていない期間を利用してリフレッシュ動作を実行した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、この期間を利用して、チップ内部のセルフテスト等を実行してもよい。セルフテストの結果に基づいて、制御信号のタイミングを調整し、または制御電圧を調整することで、電圧変化、温度変化に応じて最適なタイミングで半導体メモリを動作できる。
【０１６１】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。これに限定されず、本発明をDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  複数のコマンドを順次受け、これ等コマンドの組み合わせに応じて、メモリセルにデータを読み書きするメモリ動作を実行する半導体メモリであって、
前記メモリセルの選択スイッチを制御するワード線は、２番目またはそれ以降の前記コマンドを受けた後に活性化されることを特徴とする半導体メモリ。
【０１６２】
（付記２）  付記１記載の半導体メモリにおいて、
前記メモリセルを特定するためのアドレス信号を前記コマンドとともに受け、
前記ワード線は、最初の前記コマンドとともに供給される前記アドレス信号と、２番目またはそれ以降の前記コマンドとともに供給される前記アドレス信号の一部とに基づいて活性化されることを特徴とする半導体メモリ。
【０１６３】
（付記３）  付記１記載の半導体メモリにおいて、
前記ワード線は、メインワード線と、該メインワード線から分岐し前記メモリセルの前記選択スイッチに接続された複数のサブワード線とを有し、
前記メインワード線は、複数回の前記メモリ動作の間活性化され、
前記サブワード線は、１回の前記メモリ動作毎に活性化されていることを特徴とする半導体メモリ。
【０１６４】
（付記４）  付記１記載の半導体メモリにおいて、
前記ワード線は、メインワード線と、該メインワード線から分岐し、前記メモリセルの前記選択スイッチに接続された複数のサブワード線とを有し、
前記メインワード線および前記サブワード線は、複数回の前記メモリ動作の間活性化されていることを特徴とする半導体メモリ。
【０１６５】
（付記５）  付記１記載の半導体メモリにおいて、
前記ワード線は、メインワード線と、該メインワード線から分岐し前記メモリセルの前記選択スイッチに接続された複数のサブワード線とを有し、
読み出し動作および書き込み動作時に、
前記メインワード線は、最初の前記コマンドとともに供給される前記アドレス信号に応じて活性化され、
前記サブワード線は、２番目またはそれ以降の前記コマンドとともに供給される前記アドレス信号に応じて活性化されることを特徴とする半導体メモリ。
【０１６６】
（付記６）  付記５記載の半導体メモリにおいて、
前記サブワード線に接続された複数の前記メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線を所定の電圧に設定するプリチャージ回路とを備え、
前記プリチャージ回路は、最初の前記コマンドとともに供給される前記アドレス信号に応じて、前記ビット線の一部のプリチャージ動作を解除することを特徴とする半導体メモリ。
【０１６７】
（付記７）  付記６記載の半導体メモリにおいて、
前記メモリセルを有する複数のメモリブロックを備え、
前記メモリブロックは、複数のセグメントで構成され、
前記プリチャージ回路は、前記セグメント毎に前記ビット線のプリチャージ動作を解除することを特徴とする半導体メモリ。
【０１６８】
（付記８）  付記５記載の半導体メモリにおいて、
前記メモリセルを有する複数のメモリブロックを備え、
前記メモリブロックのいずれかが、最初の前記コマンドとともに供給される前記アドレス信号に応じて選択されることを特徴とする半導体メモリ。
（付記９）  付記８記載の半導体メモリにおいて、
前記サブワード線に接続された複数の前記メモリセルにそれぞれ接続された複数のビット線と、
一対の前記メモリブロックに共通に形成され、これ等メモリブロック内の前記ビット線上のデータを増幅する複数のセンスアンプと
前記各メモリブロックの前記ビット線と前記センスアンプとをそれぞれ接続する複数のビット線選択スイッチとを備え、
前記メモリブロックは、複数のセグメントで構成され、
前記ビット線選択スイッチは、最初の前記コマンドとともに供給される前記アドレス信号に応じて、前記セグメント毎に選択されることを特徴とする半導体メモリ。
【０１６９】
（付記１０）  付記９記載の半導体メモリにおいて、
前記メモリセルは、揮発性であり、
前記メモリセルに保持されているデータを再書き込みするリフレッシュ動作は、複数のセグメントの前記ビット線選択スイッチを同時に選択して実行されることを特徴とする半導体メモリ。
【０１７０】
（付記１１）  付記５記載の半導体メモリにおいて、
前記アドレス信号に応じて前記サブワード線を選択するためのデコード信号を生成するデコーダと、
前記２番目のコマンドのみに応答して前記デコーダを活性化し、３番目以降のコマンドには応答しない活性化制御回路とを備えていることを特徴とする半導体メモリ。
【０１７１】
（付記１２）  付記１１記載の半導体メモリにおいて、
前記活性化制御回路は、
前記最初のコマンドの供給から動作完了コマンドの供給まで活性化される基準タイミング信号のレベルを、２番目以降の前記コマンドに同期して取り込むラッチと、
２番目以降の前記コマンドに応答して活性化される動作制御信号を、前記ラッチの出力でゲーティングする論理ゲートとを備えていることを特徴とする半導体メモリ。
【０１７２】
（付記１３）  付記５記載の半導体メモリにおいて、
前記メモリセルは、揮発性であり、
前記メモリセルに保持されているデータを再書き込みするリフレッシュ動作時に、前記メインワード線および前記サブワード線は、最初の前記コマンドに対応する前記アドレス信号に応じて選択されることを特徴とする半導体メモリ。
【０１７３】
（付記１４）  付記１記載の半導体メモリにおいて、
前記メモリセルをリフレッシュするためのリフレッシュ要求を所定の間隔で発生するリフレッシュ発生回路と、
前記リフレッシュ要求を保持するバッファと、
前記メモリ動作が実行されていないときに、前記バッファに保持された前記リフレッシュ要求に基づいてリフレッシュ動作を実行するリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【０１７４】
（付記１５）  付記１４記載の半導体メモリにおいて、
前記リフレッシュ要求を交互に保持する複数の前記バッファを備えていることを特徴とする半導体メモリ。
（付記１６）  付記１４記載の半導体メモリにおいて、
前記コマンドは、クロック信号に同期して供給され、
前記リフレッシュ制御回路は、前記メモリ動作が実行されていないときに供給される前記クロック信号に同期してリフレッシュ動作を実行することを特徴とする半導体メモリ。
【０１７５】
（付記１７）  付記１６記載の半導体メモリにおいて、
前記リフレッシュ要求を交互に保持する複数の前記バッファを備えていることを特徴とする半導体メモリ。
（付記１８）  付記１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
前記外部クロックに同期して、信号を入出力する入出力インタフェース回路とを備え、
読み出し動作および書き込み動作は、前記外部クロックおよび内部クロックに同期して実行されることを特徴とする半導体メモリ。
【０１７６】
（付記１９）  複数のコマンドを順次受け、これ等コマンドの組み合わせに応じて、メモリセルにデータを読み書きするメモリ動作を実行する半導体メモリの制御方法であって、
前記メモリセルの選択スイッチを制御するワード線を、２番目またはそれ以降の前記コマンドを受けた後に活性化することを特徴とする半導体メモリの制御方法。
【０１７７】
（付記２０）  付記１９記載の半導体メモリの制御方法において、
前記メモリセルを特定するためのアドレス信号を前記コマンドとともに受け、
前記ワード線を、最初の前記コマンドとともに供給される前記アドレス信号と、２番目またはそれ以降の前記コマンドとともに供給される前記アドレス信号の一部とに基づいて活性化することを特徴とする半導体メモリの制御方法。
【０１７８】
付記４の半導体メモリでは、ワード線は、メインワード線と、このメインワード線から分岐し、メモリセルの選択スイッチに接続された複数のサブワード線とを有している。メインワード線およびサブワード線は、複数回のメモリ動作の間活性化されている。サブワード線を非活性化することなくページ動作を行うことで、サブワード線の制御回路の消費電力を小さくできる。すなわち、動作時の消費電力をさらに低減できる。
【０１７９】
付記６の半導体メモリでは、複数のビット線は、サブワード線に接続された複数のメモリセルにそれぞれ接続されている。ビット線を所定の電圧に設定するプリチャージ回路は、最初のコマンドとともに供給されるアドレス信号に応じて、ビット線の一部のプリチャージ動作を解除する。このため、メモリ動作の早い時期に、プリチャージ動作を解除することで、最初のコマンドが供給されてから読み出し動作および書き込み動作が完了するまでの時間を短縮できる。
【０１８０】
付記７の半導体メモリでは、メモリセルを有する複数のメモリブロックは、複数のセグメントで構成されている。プリチャージ回路は、セグメント毎にビット線のプリチャージ動作を解除する。このため、読み出し動作および書き込み動作時に動作する回路を減らすことができ、動作時の消費電力を削減できる。
付記１６の半導体メモリでは、コマンドは、クロック信号に同期して供給される。リフレッシュ制御回路は、メモリ動作が実行されていないときに供給されるクロック信号に同期してリフレッシュ動作を実行する。このため、リフレッシュの制御に必要な回路のタイミング設計が容易になる。
【０１８１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１８２】
【発明の効果】
本発明の半導体メモリおよび本発明の半導体メモリの制御方法では、動作時の消費電力を比べ低減できる。ワード線が活性化するまでの期間を利用して、外部から認識されることなく内部回路を動作できる。
請求項２の半導体メモリおよび請求項１３の半導体メモリの制御方法では、同時に活性化されるワード線の数を少なくできるため、メモリ動作のために動作する回路の規模を小さくでき、消費電力を小さくできる。
【０１８３】
本発明の半導体メモリでは、広いメモリ領域でページ動作を実行できる。
本発明の半導体メモリでは、ページ動作を高速に実行できる。メモリセル等を救済する冗長回路を有する場合、救済判定を高速に実行できる。
本発明の半導体メモリでは、最初のコマンドが供給されてから読み出し動作および書き込み動作が完了するまでの時間を短縮できる。
【０１８４】
本発明の半導体メモリでは、リフレッシュ間隔を延ばすことで、所定の期間内において、読み出し動作および書き込み動作の比率を高くできる。すなわち、I/Oのバス占有率（データ転送レート）を向上できる。
本発明の半導体メモリでは、ワード線の多重選択等の半導体メモリの誤動作を確実に防止できる。デコーダは、３番目以降のコマンドに応答して動作しないため、消費電力を削減できる。
【０１８５】
本発明の半導体メモリでは、リフレッシュ動作を読み出し動作および書き込み動作に比べ高速に実行できため、所定の期間内において、読み出し動作および書き込み動作の比率を高くでき、I/Oのバス占有率（データ転送レート）を向上できる。
本発明の半導体メモリでは、メモリセルのリフレッシュを、外部から認識されることなく内部で自動的に実行できる。
【０１８６】
本発明の半導体メモリでは、バッファの数だけリフレッシュ要求を保持できるため、ページ動作の最大回数を増やすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】第１の実施形態における読み出し動作を示すタイミング図である。
【図３】第１の実施形態における読み出し動作を示す別のタイミング図である。
【図４】本発明の第２の実施形態におけるリフレッシュ制御回路を示す回路図である。
【図５】第２の実施形態における読み出し動作を示すタイミング図である。
【図６】第２の実施形態における読み出し動作を示す別のタイミング図である。
【図７】本発明の第３の実施形態におけるリフレッシュ制御回路を示す回路図である。
【図８】第３の実施形態における読み出し動作を示すタイミング図である。
【図９】第３の実施形態における読み出し動作を示す別のタイミング図である。
【図１０】第３の実施形態における読み出し動作を示す別のタイミング図である。
【図１１】本発明の第４の実施形態におけるリフレッシュ制御回路を示す回路図である。
【図１２】第４の実施形態における読み出し動作を示すタイミング図である。
【図１３】第４の実施形態における読み出し動作を示す別のタイミング図である。
【図１４】本発明の第５の実施形態におけるリフレッシュ制御回路を示す回路図である。
【図１５】本発明の第６の実施形態を示すブロック図である。
【図１６】図１５に示したメモリアレイの詳細を示すブロック図である。
【図１７】図１６に示したメモリブロックの詳細を示すブロック図である。
【図１８】  SDRAM内でのアドレス信号の用途を示す説明図である。
【図１９】図１７に示したサブワードデコーダおよびセンスアンプの詳細を示す回路図である。
【図２０】第６の実施形態における読み出し動作を示すタイミング図である。
【図２１】第６の実施形態における読み出し動作を示す別のタイミング図である。
【図２２】本発明の第７の実施形態を示すブロック図である。
【図２３】第７の実施形態におけるSDRAMの動作を示すタイミング図である。
【符号の説明】
１０  SDRAM
１２  リフレッシュ制御回路
１４  リフレッシュカウンタ
１６、１８  ラッチ
２０、２２  アドレスセレクタ
２４  タイミングジェネレータ
２６  タイミングジェネレータ
２８  行プリデコーダ
３０  セグメントセレクタ
３２  列プリデコーダ
３４、３４Ａ  メモリコア
３６  行メインデコーダ
３８  列メインデコーダ
４０  リフレッシュ制御回路
４２、４４、４６、４８、５０  フリップフロップ
５２、５４、５６  遅延回路
５８、６０  パルス発生回路
６２  リフレッシュ制御回路
６４、６６  トグルフリップフロップ
６８  遅延回路
７０  リフレッシュ制御回路
７２、７４  ラッチ
７６  ラッチ
７８  遅延回路
８０  ORゲート
８２  リフレッシュ制御回路
８６  アドレスラッチ
８８、９０、９２  タイミングジェネレータ
９４、９６  行プリデコーダ
９８  セグメントセレクタ
９９ｅ、９９ｆ  ビット線選択スイッチ
１００  コマンドデコーダ
１０２  リフレッシュアドレスラッチ
１０４  RASジェネレータ
１０６  CASジェネレータ
１０８  ラッチ
１１０  BRASジェネレータ
１１２  PREジェネレータ
１１４  タイミングジェネレータ
１１６、１１８、１２０  ラッチ
１２２  スイッチ
１２４  行プリデコーダ
１２６  スイッチ
１２８  SAジェネレータ
１３０  行プリデコーダ
１３０ａ  ラッチ
１３０ｂ  スイッチ
１３２、１３４  列プリデコーダ
１３４ａ  ラッチ
１３４ｂ  スイッチ
ACT  アクティブコマンド
ACTV  アクティブコマンド信号
ACTC  動作制御信号
ACTD  遅延アクティブ信号
ACTL  アクティブラッチ信号
AD  アドレス信号
BK  バンク
BL、/BL  ビット線対
BRASZ  基準タイミング信号
CAD  列アドレス信号
CLK  クロック信号
ICAD  内部列アドレス信号
IRAD  内部行アドレス信号
IRAS  内部行アドレスストローブ信号
IREF  内部リフレッシュ信号
IPRE  内部プリチャージ信号
MA  メモリアレイ
MBLK  メモリブロック
MWL  メインワード線
POR  パワーオンリセット信号
PREA  オートプリチャージ信号
PREC  プリチャージ信号
PRED  遅延プリチャージ信号
PRER  リフレッシュプリチャージ信号
RAD  行アドレス信号
RD  読み出しコマンド
RWC  動作制御信号
REFAD  リフレッシュアドレス
REFL  リフレッシュラッチ信号
REFP  リフレッシュパルス
REFRQ  リフレッシュ要求信号
REG1、REG2  レジスタ
REQ1、REQ2  要求信号
RW  読み書きコマンド信号
Ｓ  セグメント
SA  センスアンプ
SEL1、/SEL1、SEL2、/SEL2  選択信号
SWD  サブワードデコーダ
SWL  サブワード線
SWLL  サブワードラッチ信号
WR  書き込みコマンド
【図１】
0005034149.tif 000002
【図２】
0005034149.tif 000003
【図３】
0005034149.tif 000004
【図４】
0005034149.tif 000005
【図５】
0005034149.tif 000006
【図６】
0005034149.tif 000007
【図７】
0005034149.tif 000008
【図８】
0005034149.tif 000009
【図９】
0005034149.tif 000010
【図１０】
0005034149.tif 000011
【図１１】
0005034149.tif 000012
【図１２】
0005034149.tif 000013
【図１３】
0005034149.tif 000014
【図１４】
0005034149.tif 000015
【図１５】
0005034149.tif 000016
【図１６】
0005034149.tif 000017
【図１７】
0005034149.tif 000018
【図１８】
0005034149.tif 000019
【図１９】
0005034149.tif 000020
【図２０】
0005034149.tif 000021
【図２１】
0005034149.tif 000022
【図２２】
0005034149.tif 000023
【図２３】
0005034149.tif 000024