(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板上に形成されたＮ型の第１のウェル領域およびＮ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板をコレクタとし、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＮ型のベース領域とＰ型のエミッタ領域からなり、前記ベース領域と前記エミッタ領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのドレイン電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する金属電極配線と、
を具備し、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項２】
Ｐ型の半導体基板上に形成されたＮ型の第１のウェル領域およびＮ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＮ型の高不純物濃度領域からなり、前記高不純物濃度領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのドレイン電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する金属電極配線と、
を具備し、前記縦型サージ吸収素子の降伏耐圧は、前記第１のウェル領域と前記半導体基板との接合降伏耐圧以下であり、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項３】
Ｐ型の半導体基板上に形成されたＮ型の第１のウェル領域およびＮ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板をコレクタとし、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＮ型のベース領域とＰ型のエミッタ領域からなり、前記ベース領域と前記エミッタ領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのゲート電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する導電型半導体抵抗と、
を具備し、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項４】
Ｐ型の半導体基板上に形成されたＮ型の第１のウェル領域およびＮ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＮ型の高不純物濃度領域からなり、前記高不純物濃度領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのゲート電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する導電型半導体抵抗と、
を具備し、前記縦型サージ吸収素子の降伏耐圧は、前記第１のウェル領域と前記半導体基板との接合降伏耐圧以下であり、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項５】
Ｎ型の半導体基板上に形成されたＰ型の第１のウェル領域およびＰ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板をコレクタとし、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＰ型のベース領域とＮ型のエミッタ領域からなり、前記ベース領域と前記エミッタ領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのソース電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する金属電極配線と、
を具備し、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項６】
Ｎ型の半導体基板上に形成されたＰ型の第１のウェル領域およびＰ型の第２のウェル領域と、
前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、
前記半導体基板、前記第２のウェル領域および当該第２のウェル領域の表面に形成されたＰ型の高不純物濃度領域からなり、前記高不純物濃度領域に接するように形成された表面電極を有する縦型サージ吸収素子と、
前記横型ＭＯＳＦＥＴのゲート電極と前記縦型サージ吸収素子の前記表面電極とを電気的に接続する導電型半導体抵抗と、
を具備し、前記縦型サージ吸収素子の降伏耐圧は、前記第１のウェル領域と前記半導体基板との接合降伏耐圧以下であり、前記第１のウェル領域と前記第２のウェル領域とは離れ、かつ第１のウェル領域より第２のウェル領域が深いことを特徴とする半導体装置。
【請求項７】
前記縦型サージ吸収素子は、前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の直下に配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記縦型サージ吸収素子は、前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の、ワイヤーボンディングパッド領域の直下に配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項９】
前記縦型サージ吸収素子の降伏耐圧は、前記第１のウェル領域と前記半導体基板との接合降伏耐圧以下であることを特徴とする請求項１、３又は５のいずれか一つに記載の半導体装置。
【請求項１０】
前記半導体基板の裏面に、該半導体基板と同一導電型でより不純物濃度が高い半導体層を有することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項１１】
前記半導体基板の抵抗率は０．３〜１０Ωｃｍであることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項１２】
前記半導体基板の裏面の半導体層の抵抗率は０．１Ωｃｍ以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記縦型サージ吸収素子の降伏耐圧を決める条件は、前記半導体基板の裏面の半導体層との間でパンチスルーまたはリーチスルーが起こる条件で決定される前記第２のウェル領域の接合深さおよび不純物濃度と、前記半導体基板の抵抗率および厚さとの関係にあることを特徴とする請求項１０または１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電放電）耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを有する半導体装置に関し、特に、統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどを構成する半導体装置に関する。
【背景技術】
【０００２】
従来より、高ＥＳＤ耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電装器および各種産業機器、モータコントロール、ＯＡ（オフィスオートメーション）機器、モバイル（携帯）機器または家庭電化機器等において、複数のパワー半導体素子と駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイスが用いられている。
図１９は、誘電体分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図１９に示すように、横型パワーＭＯＳＦＥＴ部１、その駆動制御をおこなうための駆動制御回路を構成するＣＭＯＳ回路部２、およびバイポーラトランジスタやツェナーダイオード等により構成される横型サージ吸収素子部３は、それぞれＮ型半導体のエピタキシャル成長層７，８，９に形成されている。
これらＮ型エピタキシャル成長層７，８，９は、Ｐ型半導体基板４の上に積層されたシリコン酸化膜５、およびトレンチ絶縁分離構造を構成するシリコン酸化膜６により、相互に絶縁分離されている。このような分離構造によって、サージ電圧、ノイズ印加および横型パワーＭＯＳＦＥＴ部１の自らの動作に起因する横方向の寄生誤動作が防止されている。
【０００３】
図２０は、ＰＮ接合分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図２０に示すように、Ｐ型半導体基板４の上に、高不純物濃度の埋め込みエピタキシャル成長層１５を介して、Ｎ型エピタキシャル成長層７，８，９が積層されている。Ｎ型エピタキシャル成長層７，８，９のそれぞれの間には、接地電位（ＧＮＤ）が印加された高不純物濃度のＰ型半導体拡散分離領域１６が設けられている。このＰ型半導体拡散分離領域１６と、より高電位にバイアスされたＮ型エピタキシャル成長層７，８，９との間でＰＮ接合逆バイアス分離構造が構成されており、横方向の寄生誤動作が防止されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した誘電体分離技術を用いたデバイスを、ＥＳＤ耐量、サージ・ノイズ耐量の要求が厳しい自動車用途に用いる場合には、横型サージ吸収素子部３を構成するバイポーラトランジスタやツェナーダイオード等の面積が大きくなってしまうため、微細化によるチップ面積の縮小効果が損なわれてしまう。また、横型パワーＭＯＳＦＥＴ部１を構成する半導体素子自体のＥＳＤ耐量およびサージ耐量を高めようとすると、アバランシェ動作時の寄生破壊動作を防ぐような高不純物濃度層等を設けたり、大面積化したりする必要があるが、そうすることによって単位面積あたりのオン抵抗特性が犠牲になってしまう。
一方、上述したＰＮ接合分離技術を用いたデバイスでは、横型パワーＭＯＳＦＥＴ部１を構成する半導体素子の高電流動作やＥＳＤ耐量、ノイズ耐量の向上のため、複数の横方向バイポーラトランジスタや、サイリスタ構造を備える必要がある。これらの横方向素子に流れる電流によって素子間あるいはウェル間で電位変動が生じ、この電位変動によって、誤動作したり、２次破壊に至りやすい。このような欠点を有するＰＮ接合分離技術を用いたデバイスを自動車用途に用いる場合には、埋め込みエピタキシャル成長層１５を設けたり、Ｐ型半導体拡散分離領域１６をより高不純物濃度にして横方向ツェナーダイオードに使用したりしているが、横方向の寄生バイポーラトランジスタやサイリスタの根本的な特性改善には至っていない。そのため、ＥＳＤ耐量やサージ耐量の向上のためのチップ面積の増加は無視できず、徐々に誘電体分離構造に移行してきている。
【０００５】
いずれにしても、上述した理由により、同一基板上で高サージ電圧、高ＥＳＤ耐量の統合型のパワーＩＣや統合型の通信ＩＣ等を実現するためには、進展する微細化によるチップ面積のシュリンク目標に反して大幅なチップ面積の増大やコストの増大を招く。そのため、外付けダイオードや抵抗、外付けコンデンサ等を付加することによって、高ＥＳＤ耐量を実現させる場合が多い。
本発明は、上記問題点に鑑みてなされたものであって、複雑な分離構造を必要とせず、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを有する半導体装置を提供することを目的とする。
また、本発明は、複雑な分離構造を必要とせず、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを用いて構成される、複数のパワー半導体素子とその駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイス、複数のデジタルおよびアナログ信号入力・伝達回路等を一チップに集積した統合型の入力信号・伝達ＩＣ、またはそれらデバイスやＩＣにマイクロコンピュータとの通信のためのシリアル通信回路等を集積した統合型のパワーＩＣを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明者らは鋭意研究をおこなった。その内容について説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナーダイオード２３の素子領域面積に対するＥＳＤ耐量を求める実験をおこなった。その結果を図１６に示す。なお、基板、プロセス条件および素子耐圧は同一である。また、ＥＳＤ耐量の測定条件として、主に日本国内における自動車用途で用いられる１５０ｐＦ−１５０Ωの条件を用いて実施した。この自動車用途で要求されるＥＳＤ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯＳＦＥＴ２１，２２に要求される実力耐量は２５ｋＶ以上である。
従来、上述した要求を満たせない場合には、外付けディスクリート部品として保護コンデンサ、ダイオードおよび抵抗等を追加することによって、前記ＭＯＳＦＥＴ２１，２２等を備えたパワーＩＣ等が実用化されている。その代わり、コストが増大するという不利益がある。図１６からわかるように、ＭＯＳＦＥＴ２１，２２を用いて上述したＥＳＤ耐量要求を満たすためには、素子面積が十分大きい必要がある。特に、横型ＭＯＳＦＥＴ２１では、１０ｋＶのＥＳＤ耐量を達成するためには、１０ｍｍ2を超える大きな面積が必要である。それに対して、縦型ツェナーダイオード２３では、パッド電極レベルの０．２ｍｍ2の小さな素子面積で３０ｋＶのＥＳＤ耐量を達成することができる。
【０００７】
横型ＭＯＳＦＥＴ２１においては、微細化が進み、それによって単位面積あたりのオン抵抗が下がり、６０Ｖ定格では１ｍΩｃｍ2まで発展してきている。現在、自動車用途でもっとも多い数百ｍΩのオン抵抗領域では、横型ＭＯＳＦＥＴ２１の素子面積は数ｍｍ2程度で十分である。今後、ますますパワーＩＣに搭載される素子面積が小さくなるため、ＥＳＤ耐量は下がる傾向にある。今回、本発明者らは、横型ＭＯＳＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナーダイオード２３の素子面積に対するＥＳＤ耐量の関係を、データとして同じ尺度で定量化した。それによって、横型ＭＯＳＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナーダイオード２３について、ＥＳＤ耐量の傾向と問題を定量的に扱うことができるようになった。
図１６に、本発明にかかる６０Ｖ定格の横型ＭＯＳＦＥＴ２４の試作実験結果を併せて示す。本発明にかかる横型ＭＯＳＦＥＴ２４は、６０Ｖ定格の縦型ツェナーダイオード２３を備えている。この縦型ツェナーダイオード２３の素子面積は０．３ｍｍ2であり、これを横型ＭＯＳＦＥＴ２１のドレイン・ソース電極およびパッド直下に埋め込んだだけで、横型ＭＯＳＦＥＴ２１の素子面積が１ｍｍ2以下レベルと小さいにもかかわらず、縦型ＭＯＳＦＥＴ２２を上回る３０ｋＶ以上（測定装置の限界値）のＥＳＤ耐量を確保することができた。その際、縦型バイポーラトランジスタのベースとエミッタをショートさせた構造（寄生構造としては縦型ツェナーダイオードと等価）についても比較実験をおこなったところ、この構造がもっとも効果的にＥＳＤ耐量を確保できることが判明した。
【０００８】
また、本発明者らは、より高不純物濃度の第１導電型半導体基板（エピ）とその裏面に、より高濃度の半導体基板（サブ）を備えた０．１ｍｍ2の６０〜１２０Ｖ定格の縦型ツェナーダイオードについて、基板エピ、サブの濃度と厚さの条件を変えて、ＥＳＤ想定の大電流を通電した際のツェナーダイオードの動作抵抗とＥＳＤ耐量の関係について調べた。その結果を図１７に示す。図１７より明らかなように、面積が同じであれば、ツェナーダイオードの動作抵抗が小さいほどＥＳＤ耐量が大きいことがわかった。
また、図１７より、ＥＳＤ耐量を１０ｋＶ以上にするためには、ツェナーダイオードの動作抵抗を１Ω以下にする必要があり、またＥＳＤ耐量を１ｋＶ以上にするには、ツェナーダイオードの動作抵抗を８Ω以下にする必要があることがわかった。これより、ＥＳＤ耐量を高くするためには、耐圧定格を保ちながら、より高不純物濃度基板を用い、より高不純物濃度の拡散を形成し、リーチスルーまたはパンチスルーの条件に設定することが有効であると推定される。上述した結果に基づいて、ＥＳＤ耐量が１ｋＶ以上で、動作抵抗が８Ω以下を狙い、パッド面積と同程度である０．１ｍｍ2の素子面積で達成する４０Ｖ定格以上を想定した半導体基板の抵抗率とリーチスルー、パンチスルーの耐圧降伏条件は、第１導電型半導体基板の抵抗率とすれば約０．３Ωｃｍ〜１０Ωｃｍの範囲となる。
【０００９】
さらには、図１８に示すように、横型ＭＯＳＦＥＴの保護素子として、ベースとエミッタがショートした構造の縦型バイポーラトランジスタを用いると、縦型ツェナーダイオードを用いた場合に比べて、ＥＳＤ印加時の電圧制限をより効果的におこなうことが可能である。図１８において、横型ＭＯＳＦＥＴの耐圧降伏動作、横型ツェナーダイオードの耐圧降伏動作、縦型ツェナーダイオードの耐圧降伏動作および縦型バイポーラトランジスタの２次降伏動作をそれぞれ符合３１、３５、３６および３７として示す。
また、図１８において、符号３２および３３はそれぞれ横型ＭＯＳＦＥＴの耐圧および破壊耐圧であり、符号３４は縦型サージ吸収素子の耐圧であり、符号３８は縦型バイポーラトランジスタがオンするときの動作電流である。また、より高不純物濃度の第１導電型半導体基板（エピ）とより高濃度の半導体基板（サブ）を用いることは、統合型のパワーＩＣが抱える問題の一つである横方向の寄生バイポーラ、サイリスタ動作を回避するのに有効である。
本発明は、上記知見に基づきなされたものであり、表面電極によりベースとエミッタをショートし、かつ半導体基板をコレクタとする縦型バイポーラトランジスタの前記表面電極と、横型ＭＯＳＦＥＴのソース電極またはドレイン電極とを金属電極配線により電気的に接続することを特徴とする。また、本発明は、表面電極によりベースとエミッタをショートし、かつ半導体基板をコレクタとする縦型バイポーラトランジスタの前記表面電極と、横型ＭＯＳＦＥＴのゲート電極とを導電型半導体抵抗により電気的に接続することを特徴とする。
【００１０】
いずれの発明によっても、通常のＭＯＳＦＥＴ動作では縦型ツェナーダイオードとして働き、なんら動作に影響を与えないが、高ＥＳＤ電圧や高サージ電圧が印加されたときには、縦型バイポーラトランジスタが動作して、ＥＳＤおよびサージエネルギーが吸収されるとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限される。
また、ベースとエミッタがショートした縦型バイポーラトランジスタに代えて、縦型ツェナーダイオードを設けてもよい。この場合には、ツェナー電圧を横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に設定し、ツェナー動作抵抗が十分低くなるような構造とすることにより、高ＥＳＤ耐量および高サージ耐量が得られる。
【発明の効果】
【００１１】
本発明によれば、縦型のバイポーラトランジスタ又は縦型のツェナーダイオードを設けることにより、通常ＭＯＳＦＥＴ動作にはなんら影響を与えず、ＥＳＤやサージ等の印加時にのみ、縦方向サージ吸収および電圧制限動作をおこなうため、横方向の寄生破壊動作を気にせずに、従来の横方向サージ吸収デバイスに比べて十分小さい面積で高ＥＳＤ耐量および高サージ耐量を有する半導体装置を得ることができる。したがって、半導体装置の微細集積化に伴うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制し、チップ面積の大幅な増加を招くことなく、より低コストな半導体基板を用いて高ＥＳＤ耐量および高サージ・ノイズ耐量を有する、より低価格の統合型のパワーＩＣおよび統合型の通信ＩＣ等を実現することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
本発明の実施の形態１にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収素子とを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイン電極またはソース電極と縦型サージ吸収素子の表面電極とを金属電極配線により電気的に接続した構成となっている。以下、具体的に実施例１〜６を挙げ、図面を参照しつつ説明する。なお、実施例２〜６において、実施例１と同じ構成については、実施例１と同一の符号を付して説明を省略する。
［実施例１］
図１は、実施例１の半導体装置の要部の構成を示す断面図である。図１に示すように、高不純物濃度のＰ型半導体基板４４上に、それよりも不純物濃度が低いＰ型半導体よりなるエピタキシャル成長層４３が設けられている。このＰ型エピタキシャル成長層４３の表面層には、Ｎ型半導体よりなる第１のＮウェル領域４１とＮ型半導体よりなる第２のＮウェル領域４２とが、互いに接触した状態で設けられている。第１のＮウェル領域４１にはパワー半導体素子として横型ＭＯＳＦＥＴが形成されている。第２のＮウェル領域４２には縦型サージ吸収素子として縦型ＰＮＰバイポーラトランジスタが形成されている。図１に、縦型ＰＮＰバイポーラトランジスタの回路図を、符号５８を付して示す。これら横型ＭＯＳＦＥＴと縦型ＰＮＰバイポーラトランジスタ５８とは、ＬＯＣＯＳ酸化膜を介して素子分離されている。
【００１３】
第１のＮウェル領域４１の表面層の一部には、Ｐ型半導体よりなるＰウェル領域４９が設けられている。Ｐウェル領域４９の表面層には、高不純物濃度のＰ型半導体領域５１およびこれに接触するＮ型半導体よりなるソース領域５９と、Ｎ型半導体よりなる拡張ドレイン領域５０とが、離れて設けられている。Ｐウェル領域４９の、ソース領域５９と拡張ドレイン領域５０との間の領域、すなわちチャネル領域の表面には、ゲート酸化膜を介してゲート電極６１が形成されている。ドレイン電極５２は、拡張ドレイン領域５０内のドレイン領域６０に接触して基板表面に設けられている。ソース電極５３はソース領域５９に接触して基板表面に設けられている。
第２のＮウェル領域４２の表面層には、Ｎ型半導体よりなるベース領域４６と、Ｐ型半導体よりなるエミッタ領域４７が設けられている。これらベース領域４６とエミッタ領域４７、および基板をコレクタ領域として、縦型ＰＮＰバイポーラトランジスタ５８が構成されている。この縦型ＰＮＰバイポーラトランジスタ５８の基板表面に形成された表面電極４８は、ベース領域４６とエミッタ領域４７の両方に接触している。つまり、縦型ＰＮＰバイポーラトランジスタ５８は、ベースとエミッタをショートさせた構造となっている。表面電極４８は、横型ＭＯＳＦＥＴのドレイン電極５２に金属電極配線５４を介して電気的に接続されている。表面電極４８およびドレイン電極５２には、たとえば電源電位が印加される。また、基板裏面に設けられた裏面電極４５には、たとえば接地電位が印加される。
【００１４】
上述した構成の半導体装置では、図１に示すように、Ｐ型エピタキシャル成長層４３と第１のＮウェル領域４１とのＰＮ接合面には、第１の縦型ツェナーダイオード５５が構成される。また、Ｐ型エピタキシャル成長層４３と第２のＮウェル領域４２とのＰＮ接合面には、第２の縦型ツェナーダイオード５６が構成される。このＰ型エピタキシャル成長層４３は縦型ＰＮＰバイポーラトランジスタ５８のコレクタでもあり、第２のＮウェル領域４２は縦型ＰＮＰバイポーラトランジスタ５８のベースでもある。さらに、Ｐウェル領域４９と第１のＮウェル領域４１とのＰＮ接合面には、寄生ダイオード５７が構成される。
［実施例２］
図２は、実施例２の半導体装置の要部の構成を示す断面図である。図２に示すように、実施例２の半導体装置では、Ｐウェル領域４９がドレイン領域６０まで伸びていない。また、実施例２の半導体装置では、図１において符号５０で示した拡張ドレイン領域がない。
［実施例３］
図３は、実施例３の半導体装置の要部の構成を示す断面図である。図３に示すように、実施例３の半導体装置では、縦型サージ吸収素子として縦型ツェナーダイオード５６が用いられており、図１において符号５８で示した縦型バイポーラトランジスタは存在しない。したがって、実施例３では、図１においてそれぞれ符号４６および符号４７で示したベース領域およびエミッタ領域はない。その代わり、第２のＮウェル領域４２内において、表面電極４８の下には高不純物濃度のＮ型半導体領域６２が設けられている。
【００１５】
このＮ型半導体領域６２は、これよりも不純物濃度が高いＮ型半導体領域６３を介して、表面電極４８に電気的に接続されている。図３において、符号６４は、Ｎ型半導体領域６２の拡散抵抗を表したものである。また、実施例３では、実施例２と同様に、拡張ドレイン領域５０がなく、Ｐウェル領域４９はドレイン領域６０まで伸びていない。
上述した実施例１〜３の構造によれば、第１のＮウェル領域４１と第２のＮウェル領域４２とが接触しているため、縦型サージ吸収素子を内蔵する横型ＭＯＳＦＥＴの平面サイズが小さくなるという利点がある。
［実施例４］
図４は、実施例４の半導体装置の要部の構成を示す断面図である。図４に示すように、実施例４の半導体装置では、第１のＮウェル領域４１と第２のＮウェル領域４２とは接触していない。すなわち、第２のＮウェル領域４２は、第１のＮウェル領域４１から離れて形成されている。
［実施例５］
図５は、実施例５の半導体装置の要部の構成を示す断面図である。図５に示すように、実施例５の半導体装置では、縦型サージ吸収素子として縦型ＮＰＮバイポーラトランジスタ（回路図を符号８８で示す）が用いられている。また、実施例５では、高不純物濃度のＮ型半導体基板７４上に、それよりも不純物濃度が低いＮ型半導体よりなるエピタキシャル成長層７３が設けられている。
【００１６】
このＮ型エピタキシャル成長層７３の表面層に、実施例１と同様に、Ｐウェル領域４９が形成されており、そのＰウェル領域４９内に、Ｎ型拡張ドレイン領域５０、ドレイン領域６０、ドレイン電極５２、Ｐ型半導体領域５１、ソース領域５９、ソース電極５３、ゲート酸化膜およびゲート電極６１からなる横型ＭＯＳＦＥＴが形成されている。
縦型ＮＰＮバイポーラトランジスタ８８は、Ｎ型エピタキシャル成長層７３の表面層に形成されたＰ型半導体よりなる第２のＰウェル領域７２（これと区別するため、前記Ｐウェル領域４９を第１のＰウェル領域４９とする）内に形成されている。すなわち、第２のＰウェル領域７２の表面層には、Ｐ型半導体よりなるベース領域７６と、Ｎ型半導体よりなるエミッタ領域７７が設けられている。これらベース領域７６とエミッタ領域７７、および基板をコレクタ領域として、縦型ＮＰＮバイポーラトランジスタ８８が構成されている。
ベース領域７６とエミッタ領域７７とは、表面電極４８によりショートしている。表面電極４８は、横型ＭＯＳＦＥＴのソース電極５３に金属電極配線５４を介して電気的に接続されている。表面電極４８およびソース電極５３には、たとえば接地電位が印加される。また、裏面電極４５には、たとえば電源電位またはドレイン電位が印加される。
【００１７】
実施例５では、第２のＰウェル領域７２とＮ型エピタキシャル成長層７３とのＰＮ接合面に、縦型ツェナーダイオード８６が構成される。この縦型ツェナーダイオード８６は、第２のＰウェル領域７２が縦型ＮＰＮバイポーラトランジスタ８８のベースでもあり、Ｎ型エピタキシャル成長層７３が縦型ＮＰＮバイポーラトランジスタ８８のコレクタでもある。また、第１のＰウェル領域４９とＮ型エピタキシャル成長層７３とのＰＮ接合面に、寄生ダイオード５７が構成される。なお、Ｎ型の半導体基板を用いた場合に、実施例３のように縦型サージ吸収素子として縦型ツェナーダイオードを用いた構成としてもよい。
［実施例６］
図６は、実施例６の半導体装置の要部の構成を示す断面図である。図６に示すように、実施例６の半導体装置では、第２のＮウェル領域４２が、第１のＮウェル領域４１に接触せずに、離れて形成されているとともに、縦型サージ吸収素子として縦型ツェナーダイオード５６が用いられている。したがって、実施例６では、図１において符号５８で示した縦型バイポーラトランジスタは存在しないため、図１においてそれぞれ符号４６および符号４７で示したベース領域およびエミッタ領域はない。その代わり、実施例４と同様に、第２のＮウェル領域４２内には、高不純物濃度のＮ型半導体領域６２が設けられており、このＮ型半導体領域６２が、これよりも不純物濃度が高いＮ型半導体領域６３を介して、表面電極４８に電気的に接続されている。図６において、符号６４は、Ｎ型半導体領域６２の拡散抵抗を表したものである。
【００１８】
上述したように、縦型サージ吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥＴが形成される側のウェル領域とを分離させた場合には、ＥＳＤ印加時における縦型サージ吸収素子動作時にも横型ＭＯＳＦＥＴ側のウェル領域内への横方向に拡散するキャリアの注入を抑制し、より横型ＭＯＳＦＥＴへのＥＳＤ印加時の影響をなくすことができる。したがって、縦型サージ吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥＴが形成される側のウェル領域とを接触させた構造（実施例１〜３）と、分離した構造（実施例４〜６）のいずれかを、チップ面積をより小さくするか、ＥＳＤ耐量をどこまで必要とするかということを判断して選べばよい。
上述した実施例１〜４において前記縦型ＰＮＰバイポーラトランジスタ５８および縦型ツェナーダイオード５６の降伏耐圧を決める条件は、第２のＮウェル領域４２の接合深さおよび不純物濃度と、Ｐ型エピタキシャル成長層４３の抵抗率および厚さとの関係に基づいて決まる。同様に、実施例５においては、前記縦型ＮＰＮバイポーラトランジスタ８８および縦型ツェナーダイオード８６の降伏耐圧を決める条件は、第２のＰウェル領域７２の接合深さおよび不純物濃度と、Ｎ型エピタキシャル成長層７３の抵抗率および厚さとの関係に基づいて決まる。いずれの例でも、Ｐ型半導体基板４４またはＮ型半導体基板７４との間でパンチスルーまたはリーチスルーが起こるような条件とすれば、動作抵抗が下がり、単位面積あたりのＥＳＤ耐量がより向上する（図１７参照）。
【００１９】
具体的には、前記縦型ＰＮＰバイポーラトランジスタ５８および前記第２の縦型ツェナーダイオード５６の降伏耐圧は、横型ＭＯＳＦＥＴが形成されている第１のＮウェル領域４１とＰ型エピタキシャル成長層４３との接合降伏耐圧以下である。また、前記縦型ＮＰＮバイポーラトランジスタ８８および前記縦型ツェナーダイオード８６の降伏耐圧は、横型ＭＯＳＦＥＴが形成されているＰウェル領域４９とＮ型エピタキシャル成長層７３との接合降伏耐圧以下である。そして、Ｐ型エピタキシャル成長層４３またはＮ型エピタキシャル成長層７３の抵抗率は０．３〜１０Ωｃｍであり、Ｐ型半導体基板４４またはＮ型半導体基板７４の抵抗率は０．１Ωｃｍ以下である。
図７は、実施例１〜６の半導体装置において、チップレイアウトにおける無駄をもっとも回避することができる配置例を示す図であり、同図（ａ）は平面レイアウト図、（ｂ）および（ｃ）は（ａ）のＡ−Ａ線における断面構造の要部を模式的に示す図である。図７（ａ）に示すように、横型ＭＯＳＦＥＴ９１では、通常、ドレイン電極およびソース電極をそれぞれパッド領域まで配線するための電極配線９２，９３とワイヤーボンディングパッド９４，９５の領域が必要となる。これら電極配線９２，９３の直下またはワイヤーボンディングパッド９４，９５の領域の直下に、上述した構成の縦型サージ吸収素子を形成することにより、チップ面積全体に対するサージ吸収素子面積の割合を小さくすることができる。図７（ｂ）は、たとえば実施例１の断面図であり、図７（ｃ）はたとえば実施例４の断面図である。
【００２０】
上述した実施の形態１によれば、縦型サージ吸収素子として縦型バイポーラトランジスタ５８，８８を用いた場合、高ＥＳＤ電圧や高サージ電圧が印加されると、縦型バイポーラトランジスタ５８，８８が動作して、ＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限するため、横型ＭＯＳＦＥＴの破壊を防ぐことができる。通常のＭＯＳＦＥＴ動作時には、縦型バイポーラトランジスタ５８，８８は縦型ツェナーダイオード５６，８６として働くため、動作になんら影響を与えない。縦型サージ吸収素子として縦型ツェナーダイオード５６を用いた場合も同様に、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限するため、横型ＭＯＳＦＥＴの破壊を防ぐことができる。また、横方向の寄生動作を誘発しない縦型サージ吸収素子は、従来の横型サージ吸収素子よりも十分小さい素子領域で安定して高ＥＳＤ耐量、高サージ耐量が得られるため、チップ面積を小さくすることができる。
実施の形態２．
本発明の実施の形態２にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収素子とを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型ＭＯＳＦＥＴのゲート電極と縦型サージ吸収素子の表面電極とを導電型半導体抵抗を介して電気的に接続した構成となっている。以下、具体的に実施例７〜９を挙げ、図面を参照しつつ説明する。なお、実施例８〜９において、実施例７と同じ構成については、実施例７と同一の符号を付して説明を省略する。
［実施例７］
図８は、実施例７の半導体装置の要部の構成を示す断面図であり、図９は、図８に示す半導体装置の等価回路図である。図８に示すように、高不純物濃度のＰ型半導体基板１４４上に、それよりも不純物濃度が低いＰ型半導体よりなるエピタキシャル成長層１４３が設けられている。このＰ型エピタキシャル成長層１４３の表面層には、Ｎ型半導体よりなる第１のＮウェル領域１４１とＮ型半導体よりなる第２のＮウェル領域１４２とが離れて設けられている。
【００２１】
第１のＮウェル領域１４１には横型ＭＯＳＦＥＴよりなるＣＭＯＳ回路１０１および内部電圧クランプツェナーダイオード１０２が形成されている。第２のＮウェル領域１４２の表面層には、Ｎ型半導体よりなるベース領域１４６と、Ｐ型半導体よりなるエミッタ領域１４７が設けられている。これらベース領域１４６とエミッタ領域１４７、および基板をコレクタ領域として、縦型サージ吸収素子となる縦型ＰＮＰバイポーラトランジスタが構成されている。図８に、縦型ＰＮＰバイポーラトランジスタの回路図を、符号１５８を付して示す。これらＣＭＯＳ回路１０１および内部電圧クランプツェナーダイオード１０２と、縦型ＰＮＰバイポーラトランジスタ１５８とは、ＬＯＣＯＳ酸化膜を介して素子分離されている。
縦型ＰＮＰバイポーラトランジスタ１５８の基板表面には、ＣＭＯＳ回路１０１へのアナログ・デジタル信号入力端子となる表面電極１４８が形成されている。この表面電極１４８は、ベース領域１４６とエミッタ領域１４７の両方に接触しており、ベースとエミッタがショートした構造となっている。表面電極１４８は、金属電極配線１０４を介して、ポリシリコン半導体抵抗１０３の一端に電気的に接続されている。
ポリシリコン半導体抵抗１０３の他端は、金属電極配線１０５を介して、内部電圧クランプツェナーダイオード１０２のカソード電極１０６に電気的に接続されている。このカソード電極１０６は、ＣＭＯＳ回路１０１のゲート電極に電気的に接続されている。内部電圧クランプツェナーダイオード１０２のアノード電極１０７は、ＣＭＯＳ回路１０１のＮＭＯＳトランジスタのソース電極とともに、接地電位が印加される。なお、ＣＭＯＳ回路１０１のＰＭＯＳトランジスタのソース電極には、電源電位ＶＤＤが印加される。ＣＭＯＳ回路１０１の出力は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの共通ドレインから得られる。また、基板裏面に設けられた裏面電極１４５には、たとえば接地電位が印加される。
【００２２】
上述した構成の半導体装置では、図８に示すように、Ｐ型エピタキシャル成長層１４３と第１のＮウェル領域１４１とのＰＮ接合面には、第１の縦型ツェナーダイオード１５５が構成される。また、Ｐ型エピタキシャル成長層１４３と第２のＮウェル領域１４２とのＰＮ接合面には、第２の縦型ツェナーダイオード１５６が構成される。
ここで、上述した実施の形態１と同様に、縦型ＰＮＰバイポーラトランジスタ１５８および第２の縦型ツェナーダイオード１５６の動作および条件は、ＥＳＤ印加時においてポリシリコン半導体抵抗１０３、ＣＭＯＳ回路１０１の横型ＭＯＳＦＥＴおよび内部電圧クランプツェナーダイオード１０２が破壊に至るような降伏電圧にさせないように調整される。また、よりＥＳＤ耐量を確保するように、半導体基板の不純物濃度や厚さが適宜調整される。
［実施例８］
図１０は、実施例８の半導体装置の要部の構成を示す断面図であり、図１１は、図１０に示す半導体装置の等価回路図である。図１０に示すように、実施例８の半導体装置では、縦型サージ吸収素子として縦型ツェナーダイオード１５６が用いられている。したがって、実施例８では、図８において符号１５８で示した縦型バイポーラトランジスタは存在しないため、図８においてそれぞれ符号１４６および符号１４７で示したベース領域およびエミッタ領域はない。その代わり、第２のＮウェル領域１４２の表面層には、表面電極１４８に接触する高不純物濃度のＮ型半導体領域１６３が設けられている。
［実施例９］
図１２は、実施例９の半導体装置の要部の構成を示す断面図であり、図１３は、図１２に示す半導体装置の等価回路図である。図１２に示すように、実施例９の半導体装置では、高不純物濃度のＮ型半導体基板１７４上に、それよりも不純物濃度が低いＮ型半導体よりなるエピタキシャル成長層１７３が設けられている。また、実施例９では、Ｎ型エピタキシャル成長層１７３の表面層に形成された第１のＰウェル領域１４９には、横型ＭＯＳＦＥＴよりなるＮＭＯＳ回路１０８および内部電圧クランプツェナーダイオード１０２が形成されている。
【００２３】
第２のＰウェル領域１７２とＮ型エピタキシャル成長層１７３とのＰＮ接合面には、縦型サージ吸収素子として縦型ツェナーダイオード１８６が構成される。第２のＰウェル領域１７２の表面層には、ＮＭＯＳ回路１０８へのアナログ・デジタル信号入力端子となる表面電極１４８に接触する高不純物濃度のＰ型半導体領域１６４が設けられている。これらＮＭＯＳ回路１０８および内部電圧クランプツェナーダイオード１０２と、縦型ツェナーダイオード１８６とは、ＬＯＣＯＳ酸化膜を介して素子分離されている。
表面電極１４８は、金属電極配線１０４を介して、ポリシリコン半導体抵抗１０３の一端に電気的に接続されている。ポリシリコン半導体抵抗１０３の他端は、金属電極配線１０５を介して、内部電圧クランプツェナーダイオード１０２のカソード電極１０６に電気的に接続されている。このカソード電極１０６は、ＮＭＯＳ回路１０８のゲート電極に電気的に接続されている。内部電圧クランプツェナーダイオード１０２のアノード電極１０７は、ＮＭＯＳ回路１０８のＮＭＯＳトランジスタのソース電極とともに、接地電位が印加される。また、基板裏面に設けられた裏面電極１４５には、たとえば電源電位が印加される。
上述した構成の半導体装置では、図１２に示すように、第１のＰウェル領域１４９とＮ型エピタキシャル成長層１７３とのＰＮ接合面には、第１の縦型ツェナーダイオード１５７が構成される。第２の縦型ツェナーダイオード１８６の動作および条件は、ＥＳＤ印加時においてポリシリコン半導体抵抗１０３、ＮＭＯＳ回路１０８の横型ＭＯＳＦＥＴおよび内部電圧クランプツェナーダイオード１０２が破壊に至るような降伏電圧にさせないように調整される。また、よりＥＳＤ耐量を確保するように、半導体基板の不純物濃度や厚さが適宜調整される。
【００２４】
上述した実施の形態２によれば、入力端子ＩＮにＥＳＤが印加された場合、縦型ＰＮＰバイポーラトランジスタ１５８および第２の縦型ツェナーダイオード１５６，１８６によりＥＳＤエネルギーを吸収し、小さい電圧に制限するとともに、内部電圧クランプツェナーダイオード１０２により電圧を制限して、ＣＭＯＳ回路１０１またはＮＭＯＳ回路１０８の横型ＭＯＳＦＥＴのゲート電極に過大な電圧が印加されるのを防ぐため、ＣＭＯＳ回路１０１またはＮＭＯＳ回路１０８の横型ＭＯＳＦＥＴの破壊を防ぐことができる。また、縦型サージ吸収素子をワイヤーボンディングパッドとなる表面電極１４８の直下に形成することができ、それによって従来の横型サージ吸収素子に対して半分以下の素子面積で同等のＥＳＤ耐量を確保することができる。
実施の形態３．
図１４は、本発明にかかる統合型のパワーＩＣの基本的な組み合わせ回路の一例を示すブロック図である。図１４に示すように、この統合型のパワーＩＣ２２０では、たとえばシリアル通信回路２０３、デジタル信号入力・伝達回路２０４、アナログ信号入力・伝達回路２０５、ハイサイド型インテリジェントスイッチデバイス２０６およびローサイド型インテリジェントスイッチデバイス２０７が組み合わされている。各回路２０３，２０４，２０５および各スイッチデバイス２０６，２０７は、高ＥＳＤ耐量入出力端子部２０１を介して外部と接続され、またマイコン信号接続端子２０２を介してマイクロコンピュータ２２１に接続される。
【００２５】
図１５は、図１４に示す統合型のパワーＩＣにおける縦型サージ吸収素子の接続例を示す回路図である。図１５に示すように、シリアル通信回路２０３では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部２０１のシリアル通信入出力端子部２０８に接続されたＰチャネル横型ＭＯＳＦＥＴ２０９およびＮチャネル横型ＭＯＳＦＥＴ２１０の各ソース・ドレイン間に接続されている。また、デジタル信号入力・伝達回路２０４では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部２０１のデジタル信号入力部２１１に接続されたポリシリコン半導体抵抗２１２および内部電圧クランプツェナーダイオード２２２に接続されている。
また、アナログ信号入力・伝達回路２０５では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部２０１のアナログ信号差動入力部２１３に接続されたポリシリコン半導体抵抗２１４に接続されている。アナログ信号入力・伝達回路２０５および上述したデジタル信号入力・伝達回路２０４の各縦型サージ吸収素子２１９は、ポリシリコン半導体抵抗２１２，２１４および内部電圧クランプツェナーダイオード２２２を経由して、回路素子が形成された離れたＮウェル領域またはＰウェル領域に結ばれている。
ハイサイド型インテリジェントスイッチデバイス２０６では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部２０１のハイサイド型出力端子部２１５に接続された横型ＭＯＳＦＥＴ２１６のソース・ドレイン間およびドレインと接地端子（ＧＮＤＰ）との間に並列に接続されている。ローサイド型インテリジェントスイッチデバイス２０７では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部２０１のローサイド型出力端子部２１７に接続された横型ＭＯＳＦＥＴ２１８のソース・ドレイン間に接続されている。
【００２６】
これら高ＥＳＤ耐量および高サージ耐量が要求されるシリアル通信入出力端子部２０８、デジタル信号入力部２１１、アナログ信号差動入力部２１３、ハイサイド型出力端子部２１５およびローサイド型出力端子部２１７は、それぞれ図示しない外部機器、外部素子、リレーまたはモータ等に図示しない外部配線を経由して結ばれている。
上述した実施の形態３によれば、シリアル通信回路２０３、デジタル信号入力・伝達回路２０４、アナログ信号入力・伝達回路２０５、ハイサイド型インテリジェントスイッチデバイス２０６およびローサイド型インテリジェントスイッチデバイス２０７のそれぞれが高ＥＳＤ耐量および高サージ耐量を具えるため、統合型のパワーＩＣ２２０において高ＥＳＤ耐量および高サージ耐量を実現することができる。また、実施の形態３によれば、よりサージ電圧に弱いマイクロコンピュータ２２１とサージの発生要因を多数有する外部機器、外部素子、リレーまたはモータ等の中継としての統合ＩＣの基本的な役割、すなわち情報伝達、信号検出、外部信号およびパワー出力を網羅することができる。
以上において本発明は、上述した各実施の形態および各実施例に限らず、種々変更可能である。また、本発明は、Ｐ型およびＮ型の導電型を逆にしても同様に成り立つ。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１の半導体装置の要部の構成を示す断面図である。
【図２】本発明の実施例２の半導体装置の要部の構成を示す断面図である。
【図３】本発明の実施例３の半導体装置の要部の構成を示す断面図である。
【図４】本発明の実施例４の半導体装置の要部の構成を示す断面図である。
【図５】本発明の実施例５の半導体装置の要部の構成を示す断面図である。
【図６】本発明の実施例６の半導体装置の要部の構成を示す断面図である。
【図７】本発明の実施例１〜６の半導体装置の配置例を模式的に示す平面図および断面図である。
【図８】本発明の実施例７の半導体装置の要部の構成を示す断面図である。
【図９】図８に示す半導体装置の等価回路図である。
【図１０】本発明の実施例８の半導体装置の要部の構成を示す断面図である。
【図１１】図１０に示す半導体装置の等価回路図である。
【図１２】本発明の実施例９の半導体装置の要部の構成を示す断面図である。
【図１３】図１２に示す半導体装置の等価回路図である。
【図１４】本発明にかかる統合型のパワーＩＣの基本的な組み合わせ回路の一例を示すブロック図である。
【図１５】本発明にかかる統合型のパワーＩＣにおける縦型サージ吸収素子の接続例を示す回路図である。
【図１６】６０Ｖ定格の横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴ、縦型ツェナーダイオードおよび高ＥＳＤ耐量を備えた横型ＭＯＳＦＥＴについて、素子面積に対するＥＳＤ耐量の実験結果を示す特性図である。
【図１７】６０Ｖ定格の縦型ツェナーダイオードの動作抵抗に対するＥＳＤ耐量の実験結果を示す特性図である。
【図１８】横型ＭＯＳＦＥＴ、横型ツェナーダイオード、縦型ツェナーダイオードおよび縦型バイポーラトランジスタについて、ＥＳＤ印加時におけるサージ吸収素子の動作電圧に対する電流波形を概念的に示す特性図である。
【図１９】従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。
【図２０】従来の統合型のインテリジェントスイッチデバイスの他の構成を示す断面図である。
【符号の説明】
【００２８】
４１，１４１  第１のＮウェル領域
４２，１４２  第２のＮウェル領域
４３，１４３  Ｐ型半導体基板（エピタキシャル成長層）
４４，１４４  基板裏面のＰ型半導体層（半導体基板）
４８，１４８  表面電極
４９，１４９  第１のＰウェル領域
５２  ドレイン電極
５３  ソース電極
５４  金属電極配線
５６，１５６，１８６  縦型サージ吸収素子（縦型ツェナーダイオード）
５８，８８，１５８  縦型サージ吸収素子（縦型バイポーラトランジスタ）
７２，１７２  第２のＰウェル領域
７３，１７３  Ｎ型半導体基板（エピタキシャル成長層）
７４，１７４  基板裏面のＮ型半導体層（半導体基板）
９２，９３  電極配線
９４，９５  ワイヤーボンディングパッド
１０３  導電型半導体抵抗（ポリシリコン半導体抵抗）
２２０  統合型のパワーＩＣ
２０３  シリアル通信回路
２０４  デジタル信号入力・伝達回路
２０５  アナログ信号入力・伝達回路
２０６  ハイサイド型インテリジェントスイッチデバイス
２０７  ローサイド型インテリジェントスイッチデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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