(57)【特許請求の範囲】
【請求項１】
第１の伝導型の不純物によって第１の濃度にドープされて、ドレイン領域として機能する、半導体材料である第１の領域を含む部分を準備するステップと、
上記第１の領域内に、エッチングによって、側壁部及び底部を有するゲートトレンチを形成するステップと、
上記第１の領域内に、エッチングによって、側壁部及び底部を有するドレインアクセストレンチを形成するステップと、
上記第１の領域の表面にソース領域を形成するステップと、
上記第１の領域内において上記ソース領域の真下に、上記第１の伝導型とは異なる伝導型である第２の伝導型のボディ領域を形成するステップと、
上記ゲートトレンチを覆う誘電体材料を堆積するステップと、
上記第１の領域内において、上記ゲートトレンチ及び上記ドレインアクセストレンチの底部よりも上方に延び、該ゲートトレンチの底部から該ドレインアクセストレンチの底部に延びる、上記第１の伝導型の不純物によって上記第１の領域よりも高い濃度にドープされた半導体材料である第２の領域を形成するステップと、
上記ゲートトレンチ内にゲート電極を堆積するステップと、
上記ドレインアクセストレンチ内に、上記第１の伝導型の不純物によって上記第１の領域よりも高い濃度にドープされた半導体材料を充填するステップとを有し、
上記半導体材料である第２の領域を形成するステップは、上記ゲートトレンチ及び上記ドレインアクセストレンチを通して上記第１の伝導型の不純物材料を拡散するステップを含み、
上記拡散するステップでは、上記ゲートトレンチ及び上記ドレインアクセストレンチを通して、材料のオーバラップを保証するように拡散を十分行い、上記第１の伝導型からなる連続した電流経路を形成することを特徴とする半導体デバイス製造方法。
【請求項２】
上記ゲート電極は、導電材料から形成されることを特徴とする請求項１記載の半導体デバイス製造方法。
【請求項３】
上記導電材料は、アルミニウム、アルミニウム合金、ポリシリコン、高融点金属及びポリシリコンと高融点金属との組合わせから選択されることを特徴とする請求項２記載の半導体デバイス製造方法。
【請求項４】
上記誘電体材料は、上記ゲートトレンチの上記側壁部及び底部に沿って形成されていることを特徴とする請求項１記載の半導体デバイス製造方法。
【請求項５】
上記部分は、上記第１の領域が形成されている半導体基板を含むことを特徴とする請求項１記載の半導体デバイス製造方法。
【請求項６】
上記半導体基板は、上記第１の伝導型にドープされていることを特徴とする請求項５記載の半導体デバイス製造方法。
【請求項７】
上記ドレインアクセストレンチの幅は、上記ゲートトレンチの幅よりも広いことを特徴とする請求項１記載の半導体デバイス製造方法。
【発明の詳細な説明】
【０００１】
関連出願の記載
本出願は、１９９９年３月１日に出願された米国特許仮出願第６０／１２２，７６２号の利益を主張するものである。
【０００２】
発明の分野
本発明は、一般的にはＭＯＳＦＥＴトランジスタ、特にトレンチ構造を有するＤＭＯＳトランジスタに関する。
【０００３】
背景技術
二重拡散金属酸化膜半導体（Double diffused metal-oxide-semiconductor：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じ位置決め用のエッジに対して位置合わせすることによってトランジスタ領域を形成した金属酸化物半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、一般的に、パワー集積回路に高圧大電流デバイスを提供するパワートランジスタとして用いられる。ＤＭＯＳトランジスタは、順方向の低い電圧降下が要求される場合に、単位面積当り高い電流を供給する。
【０００４】
一般的なディスクリートＤＭＯＳ回路は、並列接続された２つ以上の個々のＤＭＯＳトランジスタセルを備えている。個々のＤＭＯＳトランジスタセルは、共通のドレインコンタクト（基板）を有するが、そのソースは、互いに金属によって全て短絡され、そのゲートは、互いにポリシリコンによって短絡されている。従って、複数の小さなトランジスタのマトリックスから構成されたディスクリートＤＭＯＳ回路であっても、１つの大きなトランジスタであるかのように動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリックスがゲートによってオンになったとき、単位面積当たりの導電率を最大にすることが好ましい。
【０００５】
特別の種類のＤＭＯＳトランジスタとして、チャネルが縦方向に形成され、ゲートがソースとドレイン間に延びているトレンチ内に形成された、いわゆるトレンチＤＭＯＳトランジスタがある。内壁が薄い酸化物層で覆われ、ポリシリコンで充填されているトレンチは、電流の制限を受けにくいので、固有のオン抵抗値をより低くすることができる。トレンチＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、同第５，５４１，４２５号及び同第５，８６６，９３１号に開示されている。
【０００６】
従来の低電圧トレンチＤＭＯＳトランジスタの断面を図１に示す。図１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃度にドープされた基板１１と、基板１１上に形成され、基板１１よりも低濃度にドープされているエピタキシャル層１２とを備える。金属層１３は、基板１１の底面に、基板１１に対する電極１４として形成されている。当業者において周知のように、ＤＭＯＳトランジスタ１０は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄ及びボディ領域１５ａ、１５ｂを備える。エピタキシャル層１２は、ドレインとして機能する。図１に示す例において、基板１１には、Ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１２には、Ｎ型不純物が比較的低濃度にドープされている。ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、Ｎ型不純物が比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、Ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープトポリシリコンのゲート電極１８が形成されており、このゲート電極１８は、ゲート電極１８を備えるトレンチの底面上及び側面上に形成されたゲート誘電体層１７により他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に延びており、低濃度にドープされたエピタキシャル層１２を通るキャリアの流れによる抵抗を低下させる。しかしながら、この構造は、トランジスタのドレイン−ソース降伏電圧を制限する。ドレイン電極１４は、基板１１の裏面に接続されており、ソース電極２２は、ソース領域１６及びボディ領域１５に接続されており、ゲート電極１９は、トレンチを充填しているポリシリコン１８に接続されている。
【０００７】
米国特許第４，８９３，１６０号に開示されているトレンチＤＭＯＳトランジスタの他の構成例の断面を図２に示す。図２に示すように、トレンチＤＭＯＳデバイス３０は、金属層１３と、基板１１と、エピタキシャル層１２と、ボディ領域１５ａ、１５ｂと、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄとを備えている。ただし、ここでは、図１に示すトレンチＤＭＯＳトランジスタと異なり、トレンチ３６の側壁下部及び底部に沿って、又はトレンチ３６の底部のみに沿ってＮ＋領域３９が設けられている。これは、トレンチの底部における高濃度にドープされた領域にキャリアを流し、局所的な抵抗を低下させることによりデバイスの性能を向上させるためである。
【０００８】
トレンチＤＭＯＳトランジスタをさらに改良することが望まれている。例えば、低いオン抵抗を実現し、比較的簡単かつ安価に製造できるトレンチＤＭＯＳトランジスタの実現が望まれている。
【０００９】
発明の概要
本発明の実施の形態に基づいて、半導体デバイスは、第１の伝導型の不純物によって第１の濃度にドープされた半導体材料からなる第１の領域を備えている。第１の領域内に形成されたゲートトレンチは、側壁部及び底部を有する。第１の領域内に形成されたドレインアクセストレンチは、側壁部及び底部を有する。第１の伝導型の不純物によって第１の領域よりも高い濃度にドープされた半導体材料である第２の領域は、第１の領域内に形成され、ゲートトレンチ及びドレインアクセストレンチの底部よりも上方に延び、ゲートトレンチの底部からドレインアクセストレンチの底部に延びている。ゲートトレンチ内には、ゲート電極が形成されている。ゲート誘電体層は、第１の領域及び第２の領域からゲート電極を絶縁する。第１の伝導型の不純物によって第１の領域よりも高い濃度にドープされた半導体材料であるドレイン領域は、ドレインアクセストレンチ内に形成されている。ソース領域は、半導体材料である第１の領域の表面に形成される。第１の伝導型とは異なる伝導型である第２の伝導型のボディ領域は、第１の領域内のソース領域の真下に形成される。
【００１０】
発明の詳細な説明
図３は、本発明に基づいて構成されたトレンチＤＭＯＳトランジスタ１００の一実施の形態の断面を示す図である。この構造の主な利点は、この構造が自己分離型（self-isolated）であるため、ディスクリート部品内だけではなく、集積回路内でも用いることができるという点である。図３に示すように、トレンチＤＭＯＳトランジスタ１００は、基板２５と、高濃度にドープされている埋込層１１と、埋込層１１よりも低濃度にドープされているエピタキシャル層１２とを備える。基板２５は、Ｎ型であってもＰ型であってもよいが、この構造を集積回路に組み込むときには、Ｐ型基板を用いることが好ましい。また、トレンチＤＭＯＳトランジスタ１００は、ソース領域１６ａ、１６ｂと、ボディ領域１５ａ、１５ｂとを備えている。当業者において周知のように、一般的には、ボディ領域１５ａ、１５ｂは、より深い、高濃度にドープされている領域と、より浅い、低濃度にドープされている領域とを含む。図３に示す実施の形態では、埋込層１１には、Ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１２には、Ｎ型不純物が比較的低濃度にドープされており、ソース領域１６ａ、１６ｂには、Ｎ型不純物が比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、Ｐ型不純物が比較的高濃度にドープされた部分と、Ｐ型不純物が比較的低濃度にドープされている部分とを含んでいる。トレンチ内に形成されるポリシリコンのゲート電極１８は、ゲート電極１８を含むトレンチの底部上及び側面上に形成されたゲート誘電体層１７により他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた埋込層１１内に延びている。図１及び図２に示す従来の構造と異なり、このデバイスにおいては、ドレインは構造体の裏面ではなく、上面に設けられている。具体的には、ドレインアクセス領域２６は、デバイスの上面から高濃度にドープされた埋込層１１に延びている。ドレインアクセス領域２６は、埋込層１１と同じ伝導型の不純物が高濃度にドープされている。ドレインアクセス領域２６は、高濃度にドープされた埋込層１１からドレイン電極１４への低抵抗の電流経路となる。そして、図１及び図２に示すデバイスと同様に、ソース電極２２は、ソース領域１６及びボディ領域１５に接続され、ゲート電極１９は、トレンチを充填しているポリシリコン１８に接続される。
【００１１】
図３に示すデバイス構造では、製造するのが本質的に高価なエピタキシャル層１１を成長させる必要があるので、製造コストが比較的高くなるという問題がある。本発明の他の実施の形態において、多数のＤＭＯＳトランジスタを有する集積回路として図４に示すように、埋込層１１をなくすことにより、デバイスの製造を大幅に簡素化している。図４に示すように、トレンチＤＭＯＳトランジスタ１００は、デバイスが形成される基板２５を備える。先に示した構造と同様、図４に示すＤＭＯＳトランジスタ１００は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄと、ボディ領域１５ａ、１５ｂとを備える。図４に示す実施の形態では、基板２５は、Ｎ型不純物でドープされており（代わりにＰ型不純物を用いることもできる。）ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄは、Ｎ型不純物で比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂは、Ｐ型不純物で比較的高濃度にドープされている。各ゲートトレンチ内には、ポリシリコンのゲート電極１８ａ、１８ｂ、１８ｃが形成されている。ゲート電極１８ａ、１８ｂ、１８ｃは、それぞれのゲートトレンチの底部及び側面に形成されたゲート誘電体層１７ａ、１７ｂ、１７ｃによって他の領域から電気的に絶縁されている。ドレインアクセス領域２６ａ、２６ｂ、２６ｃを確定する追加のトレンチもデバイスの上部からデバイスの内部に延びている。
【００１２】
ゲートトレンチ及びドレインアクセストレンチの側壁下部及び底部に沿って高濃度にドープされた領域を加えることにより、ドレインへの低抵抗パスが形成される。高濃度にドープされた領域は、各ゲートトレンチの底部から関連したドレインアクセストレンチに延びる、高濃度にドープされた領域を横方向に結合して、連続した高濃度にドープされた領域３９を形成する。ドレインアクセス領域２６には、領域３９と同じ伝導型の不純物が高濃度にドープされる。ドレインアクセス領域２６は、高濃度にドープされた領域３９からデバイスの上部に設けられたドレイン電極１４への低抵抗パスを提供する。
【００１３】
図５を用いて後に詳細に説明するように、高濃度にドープされた領域３９は、ゲートトレンチ及びドレインアクセストレンチにポリシリコンを充填する前に、ゲートトレンチ及びドレインアクセストレンチを通してリンなどの物質を拡散させることにより形成される。ゲートトレンチ及びドレインアクセストレンチは、これらを通して拡散する不純物の領域が結合し、一体となってゲートトレンチとドレイン電極の間に連続した低抵抗パスを形成することが確実になるように、互いに十分に近接している必要がある。
【００１４】
上述したように、図４に示す構造では、図３に示す高濃度にドープされた埋込層１１をなくすことができるという効果がある。
【００１５】
図３及び図４に示す本発明に基づくＤＭＯＳトランジスタは、堆積工程及びエッチング工程の適切な変更により、従来のプロセス技術で製造することができる。例えば、図４のデバイスの製造においては、まず、拡散工程によってボディ領域１５ａ、１５ｂ及びソース領域１６ａ乃至１６ｄを形成し、次に、エッチング工程によってゲートトレンチ及びドレインアクセストレンチを形成する。このような工程に関する詳細については、例えば、上述した米国特許第４，８９３，１６０号に開示されている。次に、トレンチ内に、例えば二酸化シリコン層等による誘電体層１７を堆積させ、これに続いて、例えばイオン注入等の技術により、トレンチの底部にＮ型不純物材料、例えばリンなどを導入する。続いて、Ｎ型不純物材料が拡散して、高濃度にドープされた連続した領域３９が形成される。図５は、この製造工程の終了の段階を示している。
【００１６】
次に、図６に示すように、ドープトポリシリコン１８によって、ゲートトレンチ及びドレインアクセストレンチを充填する。当業者において周知のように、ポリシリコンは、所定の深さの幅の広いトレンチよりも同じ深さの幅の狭いトレンチの方が速く充填される。従って、ここに示す本発明のいくつかの実施の形態では、ドレインアクセストレンチの幅を、ゲートトレンチの幅よりも広く形成することが望ましい。これにより、図６に示すように、ゲートトレンチをポリシリコンで充填したとき、ドレインアクセストレンチには、ポリシリコンが部分的に充填されている。いずれの場合においても、ゲートトレンチがポリシリコンで充填された後に、ドレインアクセストレンチ内のポリシリコンは、等方性エッチングで除去される。これに続いて、エッチング工程を用いて、ドレインアクセストレンチの内壁を覆うシリコン酸化物層を除去する。次に、図８に示すように、ドレインアクセストレンチにＮ型のドープトポリシリコンを充填して、ドレインアクセス領域２６を形成する。
【００１７】
図９乃至図１１は、本発明に基づくＤＭＯＳトランジスタを構成できる様々な表面の幾何学的形状の平面図である。この構成は、ドレインアクセスセル４０とトランジスタセル５０とを含んでいる。ドレインアクセスセル４０は、低抵抗パスにより相互に接続されるドレインアクセストレンチ及び隣接するゲートトレンチにより画定される構造を示している。トランジスタセル５０は、ゲートトレンチ、ソース領域及びボディ領域を備える従来のＤＭＯＳトランジスタ構造により確定される構造を示している。これらの又は他のいかなる構成を採用してもよいが、図９に示す八角形の構成は、トランジスタセル及びドレインアクセスセルによって占められる相対面積を互いに独立して調整でき、従って最少のデバイスオン抵抗を達成することができるという効果がある。
【図面の簡単な説明】
【図１】従来のＤＭＯＳトランジスタの断面図である。
【図２】従来のＤＭＯＳトランジスタの断面図である。
【図３】本発明の一実施の形態に従って製造されたＤＭＯＳトランジスタの断面図である。
【図４】本発明の他の実施の形態に従って製造されたＤＭＯＳトランジスタの断面図である。
【図５】図４に示すＤＭＯＳトランジスタを製造するための製造工程を説明する図である。
【図６】図４に示すＤＭＯＳトランジスタを製造するための製造工程を説明する図である。
【図７】図４に示すＤＭＯＳトランジスタを製造するための製造工程を説明する図である。
【図８】図４に示すＤＭＯＳトランジスタを製造するための製造工程を説明する図である。
【図９】本発明に基づいて製造されたＤＭＯＳトランジスタの配置を示す平面図である。
【図１０】本発明に基づいて製造されたＤＭＯＳトランジスタの配置を示す平面図である。
【図１１】本発明に基づいて製造されたＤＭＯＳトランジスタの配置を示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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