(57)【特許請求の範囲】
【請求項１】
表示部上の信号線を駆動するための駆動信号を出力するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）と、
その入力が前記ＤＡＣの出力に接続され、その出力が前記信号線に接続されるアンプと、
前記信号線が断線したときに、その入力が前記信号線の断線箇所に対して前記アンプに接続されている側に接続され、その出力が前記信号線の断線箇所に対して前記アンプに接続されていない側に接続されるリペアアンプと、
前記リペアアンプをテストするテストモードが実行されるときに、前記リペアアンプの入力に前記駆動信号を供給するスイッチと
を具備する表示装置のデータドライバ。
【請求項２】
前記スイッチは、
通常モードにおいて、前記ＤＡＣの出力と前記アンプの入力とを接続し、
前記テストモードが実行されるテストモード信号に応じて、前記ＤＡＣの出力と前記アンプの入力との接続に代えて、前記ＤＡＣの出力と前記リペアアンプの入力とを接続する
請求項１に記載の表示装置のデータドライバ。
【請求項３】
前記テストモードが実行されるテストモード信号に応じて、前記ＤＡＣの出力と同じ前記駆動信号を出力する予備ＤＡＣ
を更に備え、
前記スイッチは、
通常モードにおいて、前記予備ＤＡＣの出力と前記リペアアンプの入力とを非接続し、
前記テストモード信号に応じて、前記予備ＤＡＣの出力と前記リペアアンプの入力とを接続する
請求項１に記載の表示装置のデータドライバ。
【請求項４】
表示部上の信号線を駆動するための駆動信号を出力するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）と、
その入力が前記ＤＡＣの出力に接続され、その出力が前記信号線に接続されるアンプと、
前記信号線が断線したときに、その入力が前記信号線の断線箇所に対して前記アンプに接続されている側に接続され、その出力が前記信号線の断線箇所に対して前記アンプに接続されていない側に接続されるリペアアンプと
を具備する表示装置のデータドライバに適用され、
テストモードを実行する前に、前記リペアアンプの入力に基づいて前記リペアアンプをテストする測定器を前記データドライバに接続するステップと、
前記テストモードを実行するときに、前記リペアアンプの入力に前記駆動信号を供給するステップと
を具備するテスト方法。
【請求項５】
表示部上の信号線を駆動するための駆動信号を出力するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）と、
その入力が前記ＤＡＣの出力に接続され、その出力が前記信号線に接続されるアンプと、
前記信号線が断線したときに、その入力が前記信号線の断線箇所に対して前記アンプに接続されている側に接続され、その出力が前記信号線の断線箇所に対して前記アンプに接続されていない側に接続されるリペアアンプと
を具備する表示装置のデータドライバのテストに適用され、
前記テストが実行されるときに前記データドライバと前記テストのためのテスタとの間に接続されるスイッチ
を備え、
前記スイッチは、
前記テストの通常モード（第１テストモード）において、前記アンプの出力と前記テスタとを接続して前記アンプの出力を前記テスタに供給し、
前記テストのテストモード（第２テストモード）において、前記アンプの出力と前記テスタとの接続に代えて、前記アンプの出力と前記リペアアンプの入力とを接続して前記駆動信号に基づいた前記リペアアンプの出力を前記テスタに供給する
プローブカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に適用されるデータドライバ、そのテスト方法及びプローブカードに関し、特にデータドライバに設けられたリペアアンプをテストするために好適な技術に関する。
【背景技術】
【０００２】
ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置が普及されている。表示装置の表示部（画面）には、表示データが表示される。例えば、表示装置として、ＴＦＴ型液晶表示装置について説明する。
【０００３】
図１は、ＴＦＴ型液晶表示装置１の構成を示している。
【０００４】
ＴＦＴ型液晶表示装置１は、ガラス基板３と、表示部（液晶パネル）１０と、１番目からｍ番目までのｍ個のゲート線Ｇ１〜Ｇｍと、１番目からｎ番目までのｎ個のデータ線Ｄ１〜Ｄｎとを具備している。液晶パネル１０は、ガラス基板３上にマトリクス状に配置された複数の画素１１を具備している。例えば、複数の画素１１として（ｍ×ｎ）個の画素１１がガラス基板３上に配置されている（ｍ、ｎは２以上の整数）。（ｍ×ｎ）個の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを具備している。画素容量１５は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを具備している。ｍ個のゲート線Ｇ１〜Ｇｍは、それぞれ、ｍ行の画素１１のＴＦＴ１２のゲート電極１６に接続されている。ｎ個のデータ線Ｄ１〜Ｄｎは、それぞれ、ｎ列の画素１１のＴＦＴ１２のドレイン電極１３に接続されている。
【０００５】
ＴＦＴ型液晶表示装置１は、更に、ゲートドライバ２０とデータドライバ３０とを具備している。ゲートドライバ２０は、チップ上（図示しない）に設けられ、ｍ個のゲート線Ｇ１〜Ｇｍの一端に接続されている。データドライバ３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。
【０００６】
ＴＦＴ型液晶表示装置１は、更に、タイミングコントローラ２を具備している。タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ２０に供給する。ゲートドライバ２０は、ゲートクロック信号ＧＣＬＫにより、選択信号をゲート線Ｇ１に出力する。このとき、ゲート線Ｇ１には、その一端から他端までこの順に選択信号が伝達され、ゲート線Ｇ１に対応する（１×ｎ）個の画素１１のＴＦＴ１２は、ゲート電極１６に供給される選択信号により、オンする。
【０００７】
また、タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。データドライバ３０は、クロック信号ＣＬＫに従って、ｎ個の表示データをそれぞれｎ個のデータ線Ｄ１〜Ｄｎに出力する。このとき、ゲート線Ｇ１とｎ個のデータ線Ｄ１〜Ｄｎとに対応する（１×ｎ）個の画素１１のＴＦＴ１２はオンしている。このため、（１×ｎ）個の画素１１の画素容量１５には、それぞれ、ｎ個の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分表示データＤＡＴＡとしてｎ個の表示データが表示される。
【０００８】
図２は、データドライバ３０の構成を示している。データドライバ３０は、１番目からｘ番目までこの順に、行方向に縦続接続（カスケード接続）されている。ここで、ｘは、２以上の整数である。
【０００９】
データドライバ３０は、シフトレジスタ３１と、データレジスタ３２と、ラッチ回路３３と、レベルシフタ３４と、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）３５と、アンプ回路３６と、階調電圧生成回路３７とを具備している。
【００１０】
階調電圧生成回路３７は、直列接続された複数の階調補正抵抗素子（図示しない）を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を複数の階調補正抵抗素子により分圧し、複数の階調電圧を生成する。例えば、ＴＦＴ型液晶表示装置１では６４階調表示を行う場合、階調電圧生成回路３７は、基準電圧Ｖ０〜Ｖ７を６３個の階調補正抵抗素子Ｒ０〜Ｒ６２により分圧し、複数の階調電圧として６４階調の正極性階調電圧を生成する。負極性階調電圧についても同様である。
【００１１】
シフトレジスタ３１は、ｎ個のシフトレジスタ（図示しない）を具備している。データレジスタ３２は、ｎ個のデータレジスタ（図示しない）を具備している。ラッチ回路３３は、ｎ個のラッチ回路（図示しない）を具備している。レベルシフタ３４は、ｎ個のレベルシフタ（図示しない）を具備している。
【００１２】
ＤＡＣ３５は、ｎ個のＤＡＣ（図３参照）を具備している。上記ｎ個のＤＡＣは、正極性階調電圧を出力階調電圧として出力するＰ型コンバータ（ＰｃｈＤＡＣ）と、負極性階調電圧を出力階調電圧として出力するＮ型コンバータ（ＮｃｈＤＡＣ）とを含んでいる。例えば、上記のｎ個のＤＡＣのうちの奇数番目のＤＡＣをＰｃｈＤＡＣとし、偶数番目のＤＡＣをＮｃｈＤＡＣとする。ＤＡＣ３５は、画素１１に正極性階調電圧と負極性階調電圧とを交互に印加する反転駆動（出力切替）を行うためのｎ個のスイッチ素子（図３参照）を更に具備している。アンプ回路３６は、ｎ個のアンプ３６−１〜３６−ｎ（図２、図３参照）を具備している。
【００１３】
ＴＦＴ型液晶表示装置１の動作について説明する。
【００１４】
例えば、タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをｘ個のデータドライバ３０に供給し、シフトパルス信号ＳＴＨを１番目のデータドライバ３０に供給する。ｘ個のデータドライバ３０の各々は、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｎ個の表示データをそれぞれｎ個のデータ線Ｄ１〜Ｄｎに出力する。
【００１５】
ｉ番目（ｉ＝１、２、…、ｘ−１）のデータドライバ３０において、シフトレジスタ３１のｎ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｎ個のデータレジスタに出力する。シフトレジスタ３１の第ｎシフトレジスタは、シフトパルス信号ＳＴＨをデータレジスタ３２の第ｎデータレジスタに出力すると共に、（ｉ＋１）番目（ｉ＝１、２、…、ｘ−１）のデータドライバ３０に出力（カスケード出力）する。ｘ番目のデータドライバ３０では、シフトレジスタ３１のｎ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｎ個のデータレジスタに出力する。
【００１６】
ｘ個のデータドライバ３０の各々において、データレジスタ３２のｎ個のデータレジスタは、それぞれ、タイミングコントローラ２からのｎ個の表示データを、シフトレジスタ３１のｎ個のシフトレジスタからのシフトパルス信号ＳＴＨに同期して取り込み、ラッチ回路３３に出力する。ラッチ回路３３のｎ個のラッチ回路は、データレジスタ３２のｎ個のデータレジスタからのｎ個の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４に出力する。レベルシフタ３４のｎ個のレベルシフタは、それぞれ、ｎ個の表示データに対するレベル変換を行ない、ＤＡＣ３５に出力する。ＤＡＣ３５は、ｎ個のＤＡＣにより、レベルシフタ３４のｎ個のレベルシフタからのｎ個の表示データに対するデジタル／アナログ変換を行ない、ｎ個のスイッチ素子により、出力切替を行う。
【００１７】
例えば、図３に示されるように、奇数番目（第１、３、…、（ｎ−１））のＤＡＣであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｎ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｎ−１））のスイッチング素子を介して、アンプ回路３６の奇数番目のアンプ３６−１、３６−３、…、３６−（ｎ−１）に出力する。この場合、偶数番目（第２、４、…、ｎ）のＤＡＣであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｎ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｎ）のスイッチング素子を介して、アンプ回路３６の偶数番目のアンプ３６−２、３６−４、…、３６−ｎに出力する。
【００１８】
一方、反転駆動を行場合、図３に示されるように、奇数番目（第１、３、…、（ｎ−１））のＤＡＣであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｎ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｎ−１））のスイッチング素子を介して、アンプ回路３６の偶数番目のアンプ３６−２、３６−４、…、３６−ｎに出力する。この場合、偶数番目（第２、４、…、ｎ）のＤＡＣであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｎ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｎ）のスイッチング素子を介して、アンプ回路３６の奇数番目のアンプ３６−１、３６−３、…、３６−（ｎ−１）に出力する。
【００１９】
これにより、ＤＡＣ３５は、デジタル／アナログ変換と出力切替とが施されたｎ個の出力階調電圧をアンプ回路３６に出力する。アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎは、それぞれ、ｎ個の出力階調電圧を入力し、ｎ個のデータ線Ｄ１〜Ｄｎに出力する。
【００２０】
上述のような液晶に代表される表示装置の表示パネル（液晶パネル１０）の高精細化の要求により、表示パネル上のゲート線Ｇ１〜Ｇｍ及びデータ線Ｄ１〜Ｄｎなどの信号線はその線幅が狭くなってきており、製造工程の異物やリソグラフィ工程の欠陥によって断線を起こす可能性が増加している。ドライバが信号線を駆動するための駆動信号を出力するときに、信号線に断線が生じると断線箇所から先の画素を駆動することができない。例えば、駆動ドライバが上記のデータドライバ３０であり、信号線が上記のデータ線Ｄ１〜Ｄｎであり、駆動信号が上記のｎ個の出力階調電圧（ｎ個の表示データ）であり、データ線Ｄｊ（ｊは、１≦ｊ≦ｎを満たす整数）に断線が生じた場合、その断線箇所から先の画素１１を駆動することができない。この場合、表示装置としては不良品になってしまう。この不良は、パネルを製造してドライバ・基板等を接続・組立てした最終段階の電気的テストで初めて発見できるため、その不良コストは膨大なものになってしまう。
【００２１】
この問題に対処するため、例えば、特開平０８−１７１０８１号公報に記載されているように、リペア回路（レスキュー回路とも呼ばれる）をあらかじめドライバに設けておき、断線が発見された場合にリペア回路を介して断線箇所から先の画素を駆動することが行われている。これについて、上述のＴＦＴ型液晶表示装置１を用いて簡単に説明する。
【００２２】
図４に示されるように、ＴＦＴ型液晶表示装置１のデータドライバ３０は、更に、リペアアンプ４０を具備している。リペアアンプ４０は、説明の都合上、データドライバ３０と切り離されて図示されている。このリペアアンプ４０は、チップ上に設けられ、例えば、２つのリペアアンプ４０−１、４０−２を具備している。ＴＦＴ型液晶表示装置１は、更に、ガラス基板３上に設けられた予備配線４１、４２を具備している。
【００２３】
信号線としてデータ線Ｄｊに断線４３が発見された場合、データ線Ｄｊの断線箇所に対してアンプ３６−ｊに接続されている側（接続データ線）Ｄｊ’と、予備配線４１との交点４４を接続する。そして、予備配線４１と、例えばリペアアンプ４０−１の入力との交点４５を接続する。更に、リペアアンプ４０−１の出力と、予備配線４２との交点４６を接続し、予備配線４２と、データ線Ｄｊの断線箇所に対してアンプ３６−ｊに接続されていない側（非接続データ線）Ｄｊ”との交点４７を接続する。これにより、アンプ３６−ｊの出力、接続データ線Ｄｊ’、交点４４、予備配線４１、交点４５、リペアアンプ４０−１、交点４６、予備配線４２、交点４７、非接続データ線Ｄｊ”の経路でリペア回路が形成され、断線４３から先の画素１１を駆動することができる。ここで、リペアアンプ４０−１は、上記のリペア回路の抵抗による駆動能力の低下を補償するために用いられている。
【００２４】
上記リペア回路を有する表示ドライバＩＣの電気的特性検査において、他の電気的特性検査とともにリペアアンプ４０−１、４０−２の電気的特性検査も行われる。
【００２５】
図５に示されるように、ＴＦＴ型液晶表示装置１のデータドライバ３０は、更に、電気的特性検査を行うためのパッドを具備している。そのパッドは、チップ上に設けられている。
【００２６】
パッドは、出力パッド５６−１〜５６−ｎと、リペア用入力パッド５１−１、５１−２と、リペア用出力パッド５２−１、５２−２とを含んでいる。出力パッド５６−１〜５６−ｎは、アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力に接続されている。リペア用入力パッド５１−１、５１−２は、それぞれ、リペアアンプ４０−１、４０−２の入力に接続されている。リペア用出力パッド５２−１、５２−２は、それぞれ、リペアアンプ４０−１、４０−２の出力に接続されている。
【００２７】
電気的特性検査が行われるときに、チップには測定器５３が接続される。測定器５３は、プローブカード５４と、テスタ５５とを具備している。テスタ５５としては、量産用のＬＳＩテスタが用いられる。
【００２８】
例えば、電気的特性検査として、測定器５３は、アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストする。この場合、プローブカード５４は、上述のＤＡＣ３５の出力切替によりｎ個のアンプ３６−１〜３６−ｎを介して出力パッド５６−１〜５６−ｎに供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その駆動信号に基づいて、ｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。良否判定は、出力遅延時間が上限値よりも長いか否かにより行われ、例えば、出力遅延時間が上限値以下である場合、良品を表し、出力遅延時間が上限値よりも長い場合、不良品を表している。
【００２９】
また、電気的特性検査として、測定器５３は、リペアアンプ４０−１、４０−２の出力遅延をテストする。この場合、テスタ５５は、リペア用入力パッド５１−１、５１−２に信号を供給する。プローブカード５４は、リペアアンプ４０−１、４０−２を介してリペア用出力パッド５２−１、５２−２に供給される信号を入力し、その信号をテスタ５５に出力する。テスタ５５は、その信号に基づいて、リペアアンプ４０−１、４０−２の出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００３０】
【特許文献１】特開平０８−１７１０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかし、上述のリペアアンプ４０−１、４０−２の電気的特性検査を行う場合、リペアアンプ４０−１、４０−２の出力遅延良否判定時に、テスタ５５の仕様上、アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延と同様の出力遅延良否判定が行えていないという問題があった。
【００３２】
つまり、ｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストでは、そのアンプ３６−１〜３６−ｎがＤＡＣ３５からのアナログ電圧（出力階調電圧）を入力するため、ＤＡＣ３５の出力切替入力を受けたときの特性でアンプ３６−１〜３６−ｎの出力遅延を良否判定する必要がある。しかし、このＤＡＣ３５の出力切替を量産用のＬＳＩテスタ５５からの入力で再現することは、テスタ５５の能力（コスト）の問題があり困難である。
【００３３】
また、量産用ＬＳＩテスタ５５では、コストの問題からテストデバイスが入力できるアナログ電圧の最大値に制限がある場合がある。この最大値がＤＡＣ３５からのアナログ電圧の最大値より小さい場合は、リペアアンプ４０−１、４０−２の遅延が最大になると予測される最大入力振幅での遅延時間の良否判定ができない。
【００３４】
すなわち、量産製品のテストでは、リペアアンプ４０−１、４０−２の正確な良否判定ができないという問題点があった。
【課題を解決するための手段】
【００３５】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３６】
本発明の表示装置（１）のデータドライバ（３０）は、
表示部（１０）上の信号線（Ｄ１〜Ｄｎ）（ｎは、１以上の整数）を駆動するための駆動信号を出力するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）（３５）と、
その入力が前記ＤＡＣ（３５）の出力に接続され、その出力が前記信号線（Ｄ１〜Ｄｎ）に接続されるアンプ（３６；３６−１〜３６−ｎ）と、
前記信号線（Ｄｊ）（ｊは、１≦ｊ≦ｎを満たす整数）が断線（４３）したときに、その入力が前記信号線（Ｄｊ）の断線箇所に対して前記アンプ（３６−ｊ）に接続されている側（Ｄｊ’）に接続され、その出力が前記信号線（Ｄｊ）の断線箇所に対して前記アンプ（３６−ｊ）に接続されていない側（Ｄｊ”）に接続されるリペアアンプ（４０；４０−１、４０−２）と、
前記リペアアンプ（４０；４０−１、４０−２）をテストするテストモードが実行されるときに、前記リペアアンプ（４０；４０−１、４０−２）の入力に前記駆動信号を供給するスイッチ（６０−１、６０−２）と
を具備している。
【発明の効果】
【００３７】
以上により、本発明の表示装置（１）のデータドライバ（３０）では、スイッチ（６０−１、６０−２）は、テストモードが実行されるときに、リペアアンプ（４０−１、４０−２）の入力に駆動信号（出力階調電圧）を供給する。これにより、リペアアンプ（４０−１、４０−２）の入力には、通常のアンプ（３６；３６−１〜３６−ｎ）の出力遅延のテストと同等のアナログ電圧（出力階調電圧）の振幅値が入力される。このため、アンプ（３６；３６−１〜３６−ｎ）の出力遅延のテストと同等のテストをリペアアンプ（４０−１、４０−２）の出力でも行うことができる。したがって、本発明では、量産用のＬＳＩテスタ（５５）でリペアアンプ（４０−１、４０−２）の出力遅延における良否判定を正確に行うことができる。
【発明を実施するための最良の形態】
【００３８】
以下に添付図面を参照して、本発明の実施の形態について詳細に説明する。本発明では、前述（背景技術、発明が解決しようとする課題）と重複する説明を省略する。
【００３９】
（第１実施形態）
［構成］
図６は、本発明の第１実施形態によるＴＦＴ型液晶表示装置１のデータドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）の構成を示している。データドライバ３０は、更に、スイッチ６０−１、６０−２と、テスト用パッド６１とを具備している。スイッチ６０−１、６０−２とテスト用パッド６１は、チップ上に設けられている。測定器５３（プローブカード５４、テスタ５５）は、後述の電気的特性検査が行われるときにチップに接続される。
【００４０】
テスト用パッド６１は、配線を介してスイッチ６０−１、６０−２に接続されている。リペアアンプ４０−１、４０−２は、それぞれ、データドライバ３０のアンプ回路３６のアンプ３６−１、３６−ｎの近辺に設けられ、スイッチ６０−１、６０−２は、それぞれ、データドライバ３０のＤＡＣ３５とアンプ３６−１、３６−ｎとの間に設けられている。スイッチ６０−１、６０−２は、それぞれ、ＤＡＣ３５の出力に接続された端子ａと、アンプ３６−１、３６−ｎの入力に接続された端子ｂと、リペアアンプ４０−１、４０−２の入力に接続された端子ｃを有している。
【００４１】
［動作］
テスト用パッド６１には、テストモード信号ＴＥＳＴが供給される。例えば、テストモード信号ＴＥＳＴの信号レベルがインアクティブ状態である場合、通常モード（第１テストモード）が実行される。テストモード信号ＴＥＳＴの信号レベルがアクティブ状態である場合、リペアアンプ４０−１、４０−２をテストするためのテストモード（第２テストモード）が実行される。
【００４２】
通常モードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｂとを接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、ＤＡＣ３５の出力とアンプ３６−１、３６−ｎの入力とを接続している。
【００４３】
例えば、この通常モードにおいて、電気的特性検査として、測定器５３は、アンプ３６−１〜３６−ｎの出力遅延をテストする。この場合、プローブカード５４は、前述のＤＡＣ３５の出力切替によりアンプ３６−１〜３６−ｎを介して出力パッド５６−１〜５６−ｎに供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その駆動信号に基づいて、アンプ３６−１〜３６−ｎの出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００４４】
テストモードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｃとを接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、ＤＡＣ３５の出力とアンプ３６−１、３６−ｎの入力との接続に代えて、ＤＡＣ３５の出力とリペアアンプ４０−１、４０−２の入力とを接続している。
【００４５】
例えば、このテストモードにおいて、測定器５３は、リペアアンプ４０−１、４０−２の出力遅延をテストする。この場合、プローブカード５４は、前述のＤＡＣ３５の出力切替によりリペアアンプ４０−１、４０−２を介してリペア用出力パッド５２−１、５２−２に供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その信号に基づいて、リペアアンプ４０−１、４０−２の出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００４６】
［効果］
以上の説明により、本発明の第１実施形態によるＴＦＴ型液晶表示装置１のデータドライバ３０では、スイッチ６０−１、６０−２は、テストモード（第２テストモード）が実行されるときに、リペアアンプ４０−１、４０−２の入力に駆動信号（出力階調電圧）を供給する。これにより、リペアアンプ４０−１、４０−２の入力には、通常のアンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のアナログ電圧（出力階調電圧）の振幅値が入力される。このため、ｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のテストをリペアアンプ４０−１、４０−２の出力でも行うことができる。したがって、本発明では、量産用のＬＳＩテスタ５５でリペアアンプ４０−１、４０−２の出力遅延における良否判定を正確に行うことができる。
【００４７】
（第２実施形態）
［構成］
図７は、本発明の第２実施形態によるＴＦＴ型液晶表示装置１のデータドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）の構成を示している。データドライバ３０は、更に、スイッチ６０−１、６０−２と、テスト用パッド６１と、予備ＤＡＣ７０−１、７０−２とを具備している。スイッチ６０−１、６０−２とテスト用パッド６１と予備ＤＡＣ７０−１、７０−２は、チップ上に設けられている。測定器５３（プローブカード５４、テスタ５５）は、電気的特性検査が行われるときにチップに接続される。
【００４８】
テスト用パッド６１は、配線を介してスイッチ６０−１、６０−２と予備ＤＡＣ７０−１、７０−２とに接続されている。リペアアンプ４０−１、４０−２は、それぞれ、データドライバ３０のアンプ回路３６のアンプ３６−１、３６−ｎの近辺に設けられ、スイッチ６０−１、６０−２は、それぞれ、予備ＤＡＣ７０−１、７０−２とリペアアンプ４０−１、４０−２との間に設けられている。スイッチ６０−１、６０−２は、それぞれ、リペアアンプ４０−１、４０−２の入力に接続された端子ａと、予備ＤＡＣ７０−１、７０−２の出力に接続された端子ｂを有している。
【００４９】
予備ＤＡＣ７０−１、７０−２は、ＤＡＣ３５の１出力分の回路である。リペアアンプ４０−１、４０−２をテストするためのテストモード（第２テストモード）が実行されるとき、予備ＤＡＣ７０−１、７０−２は、ＤＡＣ３５の出力と同じ駆動信号（出力階調電圧）を出力する。
【００５０】
［動作］
テスト用パッド６１には、テストモード信号ＴＥＳＴが供給される。例えば、テストモード信号ＴＥＳＴの信号レベルがインアクティブ状態である場合、通常モード（第１テストモード）が実行される。テストモード信号ＴＥＳＴの信号レベルがアクティブ状態である場合、テストモード（第２テストモード）が実行される。
【００５１】
通常モードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｂとを非接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、予備ＤＡＣ７０−１、７０−２の出力とリペアアンプ４０−１、４０−２の入力とを接続していない。
【００５２】
例えば、この通常モードにおいて、電気的特性検査として、測定器５３は、アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストする。この場合、プローブカード５４は、前述のＤＡＣ３５の出力切替によりｎ個のアンプ３６−１〜３６−ｎを介して出力パッド５６−１〜５６−ｎに供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その駆動信号に基づいて、ｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００５３】
テストモードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｂとを接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、予備ＤＡＣ７０−１、７０−２の出力とリペアアンプ４０−１、４０−２の入力とを接続している。
【００５４】
例えば、このテストモードにおいて、測定器５３は、リペアアンプ４０−１、４０−２の出力遅延をテストする。この場合、プローブカード５４は、予備ＤＡＣ７０−１、７０−２の出力切替によりリペアアンプ４０−１、４０−２を介してリペア用出力パッド５２−１、５２−２に供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その信号に基づいて、リペアアンプ４０−１、４０−２の出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００５５】
［効果］
以上の説明により、本発明の第２実施形態によるＴＦＴ型液晶表示装置１のデータドライバ３０では、第１実施形態と同様に、スイッチ６０−１、６０−２は、テストモード（第２テストモード）が実行されるときに、リペアアンプ４０−１、４０−２の入力に駆動信号（出力階調電圧）を供給する。これにより、リペアアンプ４０−１、４０−２の入力には、通常のアンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のアナログ電圧（出力階調電圧）の振幅値が入力される。このため、ｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のテストをリペアアンプ４０−１、４０−２の出力でも行うことができる。したがって、本発明では、量産用のＬＳＩテスタ５５でリペアアンプ４０−１、４０−２の出力遅延における良否判定を正確に行うことができる。
【００５６】
（第３実施形態）
［構成］
図８は、本発明の第３実施形態によるＴＦＴ型液晶表示装置１のデータドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）の構成を示している。測定器５３（プローブカード５４、テスタ５５）は、電気的特性検査が行われるときにチップに接続される。プローブカード５４は、更に、スイッチ６０−１、６０−２と、テスト用配線８０−１、８０−２とを具備している。
【００５７】
リペアアンプ４０−１、４０−２は、それぞれ、データドライバ３０のアンプ回路３６のアンプ３６−１、３６−ｎの近辺に設けられ、スイッチ６０−１、６０−２は、それぞれ、プローブカード５４上で、出力パッド５６−１、５６−ｎとテスタ５５との間に設けられている。スイッチ６０−１、６０−２は、それぞれ、出力パッド５６−１、５６−ｎに接続された端子ａと、テスタ５５に接続された端子ｂと、テスト用配線８０−１、８０−２に接続された端子ｃを有している。
【００５８】
［動作］
スイッチ６０−１、６０−２には、テスタ５５からテストモード信号ＴＥＳＴが供給される。例えば、テストモード信号ＴＥＳＴの信号レベルがインアクティブ状態である場合、通常モード（第１テストモード）が実行される。テストモード信号ＴＥＳＴの信号レベルがアクティブ状態である場合、テストモード（第２テストモード）が実行される。
【００５９】
通常モードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｂとを接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、プローブカード５４上で、出力パッド５６−１、５６−ｎとテスタ５５とを接続している。
【００６０】
例えば、この通常モードにおいて、電気的特性検査として、測定器５３は、アンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストする。この場合、プローブカード５４は、前述のＤＡＣ３５の出力切替によりｎ個のアンプ３６−１〜３６−ｎを介して出力パッド５６−１〜５６−ｎに供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その駆動信号に基づいて、ｎ個のアンプ３６−１〜３６−ｎの出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００６１】
テストモードにおいて、スイッチ６０−１、６０−２は、端子ａと端子ｃとを接続している。即ち、スイッチ６０−１、６０−２は、それぞれ、プローブカード５４上で、出力パッド５６−１、５６−ｎとテスタ５５との接続に代えて、出力パッド５６−１、５６−ｎとリペア用入力パッド５１−１、５１−２とをテスト用配線８０−１、８０−２を介して接続している。
【００６２】
例えば、このテストモードにおいて、測定器５３は、リペアアンプ４０−１、４０−２の出力遅延をテストする。この場合、プローブカード５４は、前述のＤＡＣ３５の出力切替によりリペアアンプ４０−１、４０−２を介してリペア用出力パッド５２−１、５２−２に供給される駆動信号（出力階調電圧）を入力し、その駆動信号をテスタ５５に出力する。テスタ５５は、その信号に基づいて、リペアアンプ４０−１、４０−２の出力遅延をテストし、その出力遅延を表す出力遅延時間に対して良否判定する。
【００６３】
［効果］
以上の説明により、本発明の第３実施形態によるプローブカード５４では、第１、第２実施形態と同様に、スイッチ６０−１、６０−２は、テストモード（第２テストモード）が実行されるときに、リペアアンプ４０−１、４０−２の入力に駆動信号（出力階調電圧）を供給する。これにより、リペアアンプ４０−１、４０−２の入力には、通常のアンプ回路３６のｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のアナログ電圧（出力階調電圧）の振幅値が入力される。このため、ｎ個のアンプ３６−１〜３６−ｎの出力遅延のテストと同等のテストをリペアアンプ４０−１、４０−２の出力でも行うことができる。したがって、本発明では、量産用のＬＳＩテスタ５５でリペアアンプ４０−１、４０−２の出力遅延における良否判定を正確に行うことができる。
【００６４】
また、本発明の第３実施形態では、データドライバ３０にスイッチやテスト端子を設けなくてもよいため、第１、第２実施形態よりもデータドライバ３０におけるチップレイアウト面積を小さくできる。
【図面の簡単な説明】
【００６５】
【図１】図１は、ＴＦＴ型液晶表示装置１の構成を示している（従来技術）。
【図２】図２は、ＴＦＴ型液晶表示装置１のデータドライバ３０の構成を示している（従来技術）。
【図３】図３は、データドライバ３０のＤＡＣ３５、アンプ回路３６の構成を示している（従来技術）。
【図４】図４は、ＴＦＴ型液晶表示装置１の構成を示し、データドライバ３０内のリペア回路を説明するための図である（従来技術）。
【図５】図５は、データドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）とを示している（従来技術）。
【図６】図６は、データドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）とを示している（第１実施形態）。
【図７】図７は、データドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）とを示している（第２実施形態）。
【図８】図８は、データドライバ３０とそれに接続される測定器５３（プローブカード５４、テスタ５５）とを示している（第３実施形態）。
【符号の説明】
【００６６】
１    ＴＦＴ型液晶表示装置（表示装置）、
２    タイミングコントローラ、
３    ガラス基板、
１０    液晶パネル（表示部）、
１１    画素、
１２    ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、
１３    ドレイン電極、
１４    ソース電極、
１５    画素容量、
１６    ゲート電極、
２０    ゲートドライバ、
３０    データドライバ、
３１    シフトレジスタ、
３２    データレジスタ、
３３    ラッチ回路、
３４    レベルシフタ、
３５    ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）、
３６    アンプ回路、
３６−１〜３６−ｎ    アンプ、
３７    階調電圧生成回路、
ＣＬＫ    クロック信号、
Ｄ１〜Ｄｎ、Ｄｊ    データ線、
Ｄｊ’    接続データ線（データ線Ｄｊの一部）、
Ｄｊ”    非接続データ線（データ線Ｄｊの一部）、
ＤＡＴＡ    表示データ、
Ｇ１〜Ｇｍ    ゲート線、
ＧＣＬＫ    ゲートクロック信号、
ＳＴＨ    シフトパルス信号、
４０、４０−１、４０−２    リペアアンプ、
４１、４２    予備配線、
４３    断線箇所、
４４〜４７    交点、
５１−１、５１−２    リペア用入力パッド、
５２−１、５２−２    リペア用出力パッド、
５３    測定器、
５４    プローブカード、
５５    テスタ、
５６−１〜５６−ｎ    出力パッド、
６０−１、６０−２    スイッチ、
６１    テスト用パッド、
ＴＥＳＴ    テストモード信号、
７０−１、７０−２    予備ＤＡＣ、
８０−１、８０−２    テスト用配線、
【図１】
0004953948.tif 000002
【図２】
0004953948.tif 000003
【図３】
0004953948.tif 000004
【図４】
0004953948.tif 000005
【図５】
0004953948.tif 000006
【図６】
0004953948.tif 000007
【図７】
0004953948.tif 000008
【図８】
0004953948.tif 000009