(57)【特許請求の範囲】
【請求項１】
メモリ領域とロジック素子領域とを含む半導体素子の製造方法において、
前記メモリ領域と前記ロジック素子領域に各々第１パターンを形成する第１ステップと、
前記メモリ領域と前記ロジック素子領域上に第１層間絶縁膜を形成する第２ステップと、
前記メモリ領域の前記第１層間絶縁膜上に第２パターンを形成する第３ステップと、
前記メモリ領域と前記ロジック素子領域上に第２層間絶縁膜を形成する第４ステップと、
前記第２層間絶縁膜を研磨する第５ステップと、
前記メモリ領域と前記ロジック素子領域上に平坦化用絶縁膜を形成する第６ステップと、
前記メモリ領域上の前記平坦化用絶縁膜を選択的にエッチングして除去する第７ステップと、
研磨工程を実施して前記メモリ領域と前記ロジック素子領域を平坦化させる第８ステップとを含み、
前記第１層間絶縁膜、第２層間絶縁膜及び平坦化用絶縁膜は、各々酸化膜により形成し、
前記平坦化用絶縁膜の膜厚は、少なくとも前記第５ステップで発生した前記メモリ領域と前記ロジック素子領域との段差を越える厚さに形成する、
ことを特徴とする半導体素子の平坦化方法。
【請求項２】
前記第５ステップ及び第８ステップは、各々化学機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程によって実施されることを特徴とする請求項１に記載の半導体素子の平坦化方法。
【請求項３】
半導体素子の製造方法において、
相対的に高密度なパターンを有する第１領域と相対的に低密度なパターンを有する第２領域との間に段差が発生した半導体基板上に第１層間絶縁膜を形成する第１ステップと、
前記第１層間絶縁膜を研磨する第２ステップと、
前記第１領域と前記第２領域上に平坦化用絶縁膜を形成する第３ステップと、
前記第１領域上の前記平坦化用絶縁膜を選択的にエッチングして除去する第４ステップと、
研磨工程を実施して前記第１領域と前記第２領域を平坦化させる第５ステップとを含み、
前記第１領域は、前記第２領域より相対的に面積が大きい領域であり、
前記平坦化用絶縁膜の膜厚は、少なくとも前記第２ステップで発生した、前記相対的に高密度なパターンを有する第１領域と相対的に低密度なパターンを有する第２領域との間の段差を越える厚さに形成する、
ことを特徴とする半導体素子の平坦化方法。
【請求項４】
前記第２ステップ及び第５ステップは、各々化学機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程によって実施されることを特徴とする請求項３に記載の半導体素子の平坦化方法。
【請求項５】
前記第１層間絶縁膜及び平坦化用絶縁膜は、各々酸化膜によって形成されることを特徴とする請求項３に記載の半導体素子の平坦化方法。
【請求項６】
前記平坦化用絶縁膜は、一層の酸化膜からなることを特徴とする請求項１に記載の半導体素子の平坦化方法。
【請求項７】
前記平坦化用絶縁膜の膜厚は、少なくとも前記第５ステップで発生した前記メモリ領域と前記ロジック素子領域との段差より１０００Åを越える厚さに形成することを特徴とする請求項１に記載の半導体素子の平坦化方法。
【請求項８】
前記平坦化用絶縁膜は、一層の酸化膜からなることを特徴とする請求項３に記載の半導体素子の平坦化方法。
【請求項９】
前記平坦化用絶縁膜の膜厚は、少なくとも前記第５ステップで発生した前記メモリ領域と前記ロジック素子領域との段差より１０００Åを越える厚さに形成することを特徴とする請求項３に記載の半導体素子の平坦化方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子製造方法に関し、特に、半導体素子製造工程中発生する段差を平坦化させる方法に関する。
【０００２】
【従来の技術】
ＭＭＬ（ｍｅｒｇｅｄ  ｍｅｍｏｒｙ  ｌｏｇｉｃ）素子は、半導体装置を利用するシステムの高性能化、低電力化を達成するために、メモリ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とメモリを制御するロジック素子とを一つの半導体装置に具現したものをいう。
【０００３】
ＭＭＬ素子を平坦化する作業は少なくとも４層のポリシリコン層が形成されるメモリセル領域と２層未満のポリシリコン層が形成されるロジック領域間の段差が非常に大きいために、化学的機械的研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰという）工程のみでは平坦化をなすことが困難である。特に、メモリ領域が大きければ、ＣＭＰ工程後メモリ領域とロジック領域に残っている酸化膜などのような研磨対象膜の残留厚さの差がより大きくなる。このような二つの領域の段差はフォトリソグラフィ工程時メモリ領域とロジック領域とのデフォーカス（ｄｅｆｏｃｕｓｉｎｇ）問題を誘発する。
【０００４】
図１乃至図３を参照しながら従来の技術にかかるＭＭＬ素子の製造工程中、メモリ領域Ｍとロジック領域Ｌとにおける、残留酸化膜の厚さの差の問題点を以下に詳細に説明する。
【０００５】
まず、図１に示すように、メモリ領域Ｍとロジック領域Ｌとの半導体基板１０上部に第１ポリシリコン膜パターンＰ１を形成し、全体構造上に第１層間ポリ酸化（ｉｎｔｅｒ  ｐｏｌｙ  ｏｘｉｄｅ）膜１１を形成した後、メモリ領域Ｍの第１層間ポリ酸化膜１１上に第２ポリシリコン膜パターンＰ２を形成し、全体構造上に第２層間ポリ酸化膜１２を形成する。第２ポリシリコン膜パターンＰ２形成後には、メモリ領域Ｍとロジック領域Ｌとの間に段差が発生することになる。
【０００６】
次に、図２に示すように、第２層間ポリ酸化膜１２を平坦化させるための１次ＣＭＰ工程を実施する。このような１次ＣＭＰ工程によってメモリ領域Ｍとロジック領域Ｌとの間に約３０００Å乃至３５００Å程度の段差Ａが発生することになる。
【０００７】
次いで、図３に示すように、メモリ領域Ｍ及びロジック領域Ｌの第２層間ポリ酸化膜１２上に第３ポリシリコン膜を形成し、フォトリソグラフィ工程を実施して第３ポリシリコンパターンＰ３を形成する。
その後、全体構造上に第３層間ポリ酸化膜（図示せず）を形成し、平坦化のための２次ＣＭＰ工程が実施される。
【０００８】
上述したように、１次及び２次ＣＭＰ工程の各々において、メモリ領域Ｍとロジック領域Ｌとの間に約３０００Å乃至３５００Å程度の段差が発生することになって、それによって２回のＣＭＰ工程後には、メモリ領域Ｍとロジック領域Ｌとの間の段差は６０００Å乃至７０００Å程度となる。このような段差は、フォトリソグラフィ過程でデフォーカスを誘発するという問題点がある。
【０００９】
図４は、メモリセル及びロジック素子の位置による残留酸化膜厚さ変化を示すグラフであって、層間ポリ酸化膜の２回のＣＭＰ工程後、ロジック素子領域とメモリ領域との間の段差が激しくなることを示している。
【００１０】
また、ＣＭＰ工程後の段差は、メモリ領域とロジック素子の各々の領域内でもパターンの密度の差によっても発生することもある。
すなわち、図５に示すように、ロジック素子領域内に、相対的に金属膜パターンＭの密度が高い領域Ｄ１と相対的に金属膜パターンＭの密度が低い領域Ｄ２との上部に層間絶縁膜３１を形成し、ＣＭＰ工程を実施した場合、図６に示すように、相対的に密度が高い領域Ｄ１に層間絶縁膜３１が相対的に厚く残留して二つの領域間の段差Ｃが発生する。
【００１１】
したがって、この場合にも二つの領域間のデフォーカスによるパターン形成不良が発生するのみでなく、ビア（ｖｉａ）などを形成するためのエッチング工程でエッチング深さが異なるために、断線（ｏｐｅｎ）または短絡（ｓｈｏｒｔ）などが発生するという問題点があった。
【００１２】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の平坦化方法における問題点に鑑みてなされたものであって、表面積の大きさの差異を有する２つの隣接した領域間の段差をより減少させることができる半導体素子の平坦化方法を提供することにその目的がある。
【００１３】
また、本発明は、２つの隣接した領域間のパターン密度差により生じる段差をより減少させることができる半導体素子の平坦化方法を提供することに他の目的がある。
【００１４】
さらに、本発明は、ＭＭＬ素子の製造過程において、表面積の大きさの差異を有するメモリ領域とロジック素子領域との間の段差をより減少させることができるＭＭＬ素子製造方法を提供することにさらなる目的がある。
【００１５】
上記目的を達成するためになされた、本発明による半導体素子の平坦化方法は、メモリ領域とロジック素子領域とを含む半導体素子の製造方法において、前記メモリ領域と前記ロジック素子領域に各々第１パターンを形成する第１ステップと、前記メモリ領域と前記ロジック素子領域上に第１層間絶縁膜を形成する第２ステップと、前記メモリ領域の前記第１層間絶縁膜上に第２パターンを形成する第３ステップと、前記メモリ領域と前記ロジック素子領域上に第２層間絶縁膜を形成する第４ステップと、前記第２層間絶縁膜を研磨する第５ステップと、前記メモリ領域と前記ロジック素子領域上に平坦化用絶縁膜を形成する第６ステップと、前記メモリ領域上の前記平坦化用絶縁膜を選択的にエッチングして除去する第７ステップと、研磨工程を実施して前記メモリ領域と前記ロジック素子領域を平坦化させる第８ステップとを含み、前記第１層間絶縁膜、第２層間絶縁膜及び平坦化用絶縁膜は、各々酸化膜により形成し、前記平坦化用絶縁膜の膜厚は、少なくとも前記第５ステップで発生した前記メモリ領域と前記ロジック素子領域との段差を越える厚さに形成する、ことを特徴とする
【００１６】
また、上記目的を達成するためになされた、本発明による半導体素子の平坦化方法は、相対的に高密度なパターンを有する第１領域と相対的に低密度なパターンを有する第２領域との間に段差が発生した半導体基板上に第１層間絶縁膜を形成する第１ステップと、前記第１層間絶縁膜を研磨する第２ステップと、前記第１領域と前記第２領域上に平坦化用絶縁膜を形成する第３ステップと、前記第１領域上の前記平坦化用絶縁膜を選択的にエッチングして除去する第４ステップと、研磨工程を実施して前記第１領域と前記第２領域を平坦化させる第５ステップとを含み、前記第１領域は、前記第２領域より相対的に面積が大きい領域であり、前記平坦化用絶縁膜の膜厚は、少なくとも前記第２ステップで発生した、前記相対的に高密度なパターンを有する第１領域と相対的に低密度なパターンを有する第２領域との間の段差を越える厚さに形成する、ことを特徴とする。
【００１７】
本発明は、面積の大きさが異なる領域間またはパターン密度が異なる領域間の段差をより減少させるために、研磨対象膜に１次ＣＭＰ工程を実施し、全体構造上に平坦化用絶縁膜を形成した後、相対的に面積が広いかパターン密度が高い領域の前記平坦化用絶縁膜を選択的にエッチングして除去した後、２次ＣＭＰ工程を実施して平坦化をなす半導体素子の平坦化方法を提供することにその特徴がある。
【００１８】
本発明は、ＭＭＬ（Ｍｅｒｇｅｄ  Ｍｅｍｏｒｙ  Ｌｏｇｉｃ）素子のメモリ領域とロジック素子領域のように面積が異なる領域間の完全平坦化を具現する方法に関するものであって、メモリ領域とロジック領域上の研磨対象膜に１次ＣＭＰ工程を実施し、酸化膜などのような平坦化用絶縁膜を蒸着した後、相対的に高密度であるメモリ領域の前記平坦化用絶縁膜を選択的にエッチングし、２次ＣＭＰ工程を実施してメモリ領域とロジック素子領域との段差を完全に除去して平坦化させることにその特徴がある。
【００１９】
本発明は、ＭＭＬ素子の層間ポリ酸化膜（ｉｎｔｅｒ  ｐｏｌｙ  ｏｘｉｄｅ）を研磨する工程に適用され、ＭＭＬ素子のように、一部セル領域の大きさが非常に大きいながら他地域より相対的にパターン密度が高い素子の平坦化工程にも適用され得る。すなわち、相対的にパターン密度が高い領域と低い領域上の研磨対象膜を１次ＣＭＰ工程を実施し、酸化膜などのような平坦化用絶縁膜を蒸着した後、相対的にパターン密度が高い領域の前記平坦化用絶縁膜を選択的にエッチングし、２次ＣＭＰ工程を実施してパターン密度による段差を除去し平坦化させることにその特徴がある。
【００２０】
【発明の実施の形態】
次に、本発明にかかる半導体素子の平坦化方法の実施の形態の具体例を図面を参照しながら説明する。
【００２１】
まず、図７に示すように、メモリ領域Ｍとロジック領域Ｌとの半導体基板４０上部に第１ポリシリコン膜パターンＰ１を形成し、全体構造上に第１層間ポリ酸化膜４１を形成して平坦化させた後、メモリ領域Ｍの第１層間ポリ酸化膜４１上に第２ポリシリコン膜パターンＰ２を形成し、全体構造上に第２層間ポリ酸化膜４２を形成する。第２ポリシリコン膜パターンＰ２形成後には、メモリ領域Ｍとロジック領域Ｌとの間に段差が発生することになる。
【００２２】
次いで、図８に示すように、１次ＣＭＰ工程を実施して第２層間ポリ酸化膜４２を研磨する。
次いで、図９に示すように、全体構造上に酸化膜等で平坦化用絶縁膜４３を形成する。この場合、平坦化用絶縁膜４３の厚さは、メモリ領域Ｍとロジック素子領域Ｌとの段差より約１０００Å厚く形成する。例えば、１次ＣＭＰ工程後、メモリ領域Ｍとロジック素子領域Ｌとの間の段差が３５００Åである場合、４５００Å厚さの平坦化用絶縁膜４３を形成する。
【００２３】
次いで、図１０に示すように、相対的に高いメモリ領域Ｍ上の平坦化用絶縁膜４３を選択的にエッチングして除去することによって、メモリ領域Ｍとロジック素子領域Ｌとの段差を減少させる。
次いで、図１１に示すように、２次ＣＭＰ工程を実施してメモリ領域Ｍとロジック素子領域Ｌとの境界部分の平坦化用絶縁膜４３を研磨することによって平坦化させる。
【００２４】
次いで、図１２に示すように、全体構造上に第３ポリシリコン膜を形成し、フォトリソグラフィ工程を実施して第３ポリシリコンパターンＰ３を形成する。このように、フォトリソグラフィ過程でメモリ領域Ｍとロジック領域Ｌとの間の段差がないのでデフォーカス問題の発生を防止することができる。
【００２５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２６】
【発明の効果】
上述のようになされた本発明は、パターン密度が異なる素子またはＭＭＬ素子のように、領域別に段差が激しい素子の製造工程で完全な平坦化を具現できる。それによって後続で実行される露光工程でデフォーカスが発生することを防止することができ、ＣＤ（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）不良、素子の断線または短絡などの問題を解決することができ、収率向上などを期待することができる。
【図面の簡単な説明】
【図１】従来の技術にかかるメモリ／ロジック複合素子製造工程を説明するための断面図である。
【図２】従来の技術にかかるメモリ／ロジック複合素子製造工程を説明するための断面図である。
【図３】従来の技術にかかるメモリ／ロジック複合素子製造工程を説明するための断面図である。
【図４】従来の技術にかかるメモリ／ロジック複合素子の製造工程におけるメモリセル及びロジック素子の位置による残留酸化膜の厚さの変化を示すグラフである。
【図５】従来の技術にかかる半導体素子の製造工程における金属膜パターンの密度の差による段差発生を示す工程断面図である。
【図６】従来の技術にかかる半導体素子の製造工程における金属膜パターンの密度の差による段差発生を示す工程断面図である。
【図７】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【図８】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【図９】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【図１０】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【図１１】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【図１２】本発明の実施例にかかるメモリ／ロジック複合素子の製造工程を説明するための断面図である。
【符号の説明】
４０          半導体基板
４１          第１層間ポリ酸化膜
４２          第２層間ポリ酸化膜
４３          平坦化用絶縁膜
Ｐ１、Ｐ２、Ｐ３    ポリシリコン膜パターン
【図１】
0004953183.tif 000002
【図２】
0004953183.tif 000003
【図３】
0004953183.tif 000004
【図４】
0004953183.tif 000005
【図５】
0004953183.tif 000006
【図６】
0004953183.tif 000007
【図７】
0004953183.tif 000008
【図８】
0004953183.tif 000009
【図９】
0004953183.tif 000010
【図１０】
0004953183.tif 000011
【図１１】
0004953183.tif 000012
【図１２】
0004953183.tif 000013