(57)【特許請求の範囲】
【請求項１】
直列に接続される複数のＩＣチップを含み、
前記複数のＩＣチップのそれぞれは、
表示パネルのデータ線に接続される複数の外部出力端子と、
前記外部出力端子よりも少ない数で設けられ、入力された画像信号に基づいて、表示電圧を出力するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器と前記外部出力端子との間に接続され、時分割制御信号に基づいて、１つのＤ／Ａ変換器の出力を複数の前記外部出力端子に対して時分割出力する時分割スイッチと、
１水平走査期間毎に入力されるラッチ制御パルス信号を順次伝達するシフトレジスタと、
前記ラッチ制御パルス信号に基づいて、前記画像信号をラッチする複数のラッチ回路と、
前記ラッチ制御パルス信号に基づいて、１水平走査期間を前記時分割スイッチにより１つの前記Ｄ／Ａ変換器に接続される外部出力端子の数で分割した期間のパルス幅を持つ前記時分割制御信号を生成する時分割信号生成回路と、
を備え、
前記時分割信号生成回路は、
前記ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、
前記タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、
を含み、
前記複数のＩＣチップの一のＩＣチップは、前記時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、前記一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を前記制御回路と他のＩＣチップに出力し、
前記他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を前記制御回路に出力すること
を特徴とする表示パネルの駆動回路。
【請求項２】
請求項１に記載の表示パネルの駆動回路において、
前記外部出力端子の数は、表示パネルの１水平走査期間に相当する画素に対応した数である表示パネルの駆動回路。
【請求項３】
請求項１又は２に記載の表示パネルの駆動回路において、
前記外部出力端子は、表示する色毎にまとめられる複数の群からなり、
前記１つのＤ／Ａ変換器に前記時分割スイッチを介して接続される外部出力端子は、１つの群の外部出力端子である表示パネルの駆動回路。
【請求項４】
直列に接続される複数のＩＣチップを含み、
前記複数のＩＣチップのそれぞれは、
表示パネルのデータ線に接続される少なくとも４つの外部出力端子と、
前記各外部出力端子に対応する各画像信号に基づいて生成したコモン電圧よりも高い正極性の表示電圧を出力する第１Ｄ／Ａ変換器と、
前記各外部出力端子に対応する各画像信号に基づいて生成したコモン電圧よりも低い負極性の表示電圧を出力する第２Ｄ／Ａ変換器とを備え、
第１，第２Ｄ／Ａ変換器は、前記外部出力端子の数よりも少ない数で設けられ、
前記第１及び第２Ｄ／Ａ変換器の両出力端子と、前記少なくとも４つの外部出力端子との間に接続され、時分割制御信号に基づいて、前記各外部出力端子を順次前記第１又は第２Ｄ／Ａ変換器の出力端子に接続して、１水平走査期間内に第１及び第２Ｄ／Ａ変換器から隣合う各外部出力端子に異なる極性の表示電圧を順次供給させるとともに、極性切換信号に基づいて、１水平走査期間毎に、前記各外部出力端子に異なる極性の表示電圧を順次供給させるスイッチ部と、
１水平走査期間毎に入力されるラッチ制御パルス信号を順次伝達するシフトレジスタと、
前記ラッチ制御パルス信号に基づいて、前記画像信号をラッチする複数のラッチ回路と、
前記ラッチ制御パルス信号に基づいて、１水平走査期間を前記スイッチ部により１つの前記Ｄ／Ａ変換器に接続される外部出力端子の数で分割した期間のパルス幅を持つ前記時分割制御信号を生成する時分割信号生成回路と、
を備え、
前記時分割信号生成回路は、
前記ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、
前記タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、
を含み、
前記複数のＩＣチップの一のＩＣチップは、前記時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、前記一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を前記制御回路と他のＩＣチップに出力し、
前記他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を前記制御回路に出力すること
を特徴とする表示パネルの駆動回路。
【請求項５】
請求項４に記載の表示パネルの駆動回路において、
前記スイッチ部は、
前記第１Ｄ／Ａ変換器の出力端子と複数の第１中間端子との間に接続され、前記時分割制御信号に基づいて、１水平走査期間内に前記第１中間端子を順次前記第１Ｄ／Ａ変換器の出力端子に接続する第１時分割スイッチと、
前記第２Ｄ／Ａ変換器の出力端子と複数の第２中間端子との間に接続され、前記時分割制御信号に基づいて、１水平走査期間内に前記第２中間端子を順次前記第２Ｄ／Ａ変換器の出力端子に接続する第２時分割スイッチと、
前記少なくとも４つの第１及び第２中間端子と前記少なくとも４つの外部出力端子との間に接続され、前記極性切換信号に基づいて、１水平走査期間毎に前記外部出力端子を前記第１及び第２中間端子に交互に接続する極性切換スイッチと
からなる表示パネルの駆動回路。
【請求項６】
請求項４又は５に記載の表示パネルの駆動回路において、
前記外部出力端子は、表示する色毎にまとめられる複数の群からなり、
前記一対の第１及び第２Ｄ／Ａ変換器の出力端子に前記スイッチ部を介して接続される外部出力端子は、１つの群の外部出力端子である表示パネルの駆動回路。
【請求項７】
請求項１に記載の表示パネルの駆動回路において、
前記各隣合うＩＣチップ間をそれぞれ外部配線を介して接続し、
前記各外部配線を介して、前記タイミング信号を該隣合うＩＣチップに供給する表示パネルの駆動回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の表示パネルの駆動回路において、
前記表示パネルは、液晶表示パネルである表示パネルの駆動回路。
【請求項９】
請求項１乃至８のいずれか１項に記載の表示パネルの駆動回路を備えた表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に備えられて表示パネルを駆動する駆動回路に関するものである。
【０００２】
近年、液晶パネル（ＬＣＤパネル）は、ノート型パーソナルコンピュータ等に搭載されるようになってきている。そのノート型パーソナルコンピュータは、表示能力の向上が図られている。その為、液晶パネルにおいては、画素数の増加と、駆動回路が搭載されるＩＣチップの小型化が要求されている。
【０００３】
【従来の技術】
従来、液晶表示装置は、液晶パネル（ＬＣＤパネル）の各画素セルに供給する画像電圧の極性（各画素セルに印加されているコモン電圧に対する極性）を反転させることにより、パネルの寿命を長くしている。
【０００４】
図１０は、液晶パネルを駆動する従来のデータドライバのブロック回路図を示す。
データドライバ１１は、複数のＩＣチップにて構成されるデジタル部１２及び複数のディジタル−アナログ変換器（Ｄ／Ａ変換器）１３を含む。デジタル部１２は、ラッチ回路１４及び図示しないシフトレジスタを含む。ラッチ回路１４は、Ｄ／Ａ変換器１３毎に設けられる。尚、図１０では、図が煩雑になって見にくくなるのを防ぐために、ラッチ回路１４を１つのみ図示している。Ｄ／Ａ変換器１３の数は、外部出力端子Ｐの数と同数である。
【０００５】
シフトレジスタは、入力されるラッチ制御パルス信号を順次伝達するとともに、該パルス信号を伝達位置に対応するラッチ回路１４へ出力する。
ラッチ回路１４は、シフトレジスタから入力されるラッチ制御パルス信号に基づいて、外部から供給される画像信号ＤＤをそれぞれラッチし、そのラッチ信号をそれぞれ画像信号Ｖd として対応するＤ／Ａ変換器１３に出力する。
【０００６】
各Ｄ／Ａ変換器１３には、前記画像信号Ｖd と階調電圧Ｖ1 〜Ｖ128 が入力される。尚、階調電圧Ｖ1 〜Ｖ128 の内の階調電圧Ｖ65〜Ｖ128 は、各画素セルに印加されているコモン電圧より高い＋極性電圧であり、階調電圧Ｖ1 〜Ｖ64は、同コモン電圧より低い−極性電圧である。各Ｄ／Ａ変換器１３は、画像信号Ｖd が入力される１水平走査期間毎に、該画像信号Ｖd に基づいて＋極性の階調電圧Ｖ65〜Ｖ128 のうちの１つ又は−極性の階調電圧Ｖ1 〜Ｖ64のうちの１つを交互に選択し、その選択電圧をセグメント電圧Ｖs として出力する。又、同一水平走査期間では、隣合うＤ／Ａ変換器１３が選択する階調電圧Ｖ1 〜Ｖ128 の極性は異なる。
【０００７】
すなわち、１つのＤ／Ａ変換器１３は、例えば図１１（ａ）に示すように、セグメント電圧Ｖsaを１水平走査期間毎に＋極性と−極性とに交互に切り換えて出力する。又、このとき、前記セグメント電圧Ｖsaを出力するＤ／Ａ変換器１３の隣のＤ／Ａ変換器１３は、例えば図１１（ｂ）に示すように、セグメント電圧Ｖsbを１水平走査期間毎に−極性と＋極性とに交互に切り換えて出力する。
【０００８】
各外部出力端子Ｐには、液晶パネルのデータ線がそれぞれ接続される。セグメント電圧Ｖs は、データ線を介して液晶パネルの画素セルに供給される。画素セルは、コモン電圧とセグメント電圧Ｖs の電位の差に基づいて表示レベル（明暗）を変化させる。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記データドライバ１１では、液晶パネルの画素数と対応する外部出力端子Ｐ毎にＤ／Ａ変換器１３が必要である。従って、液晶パネルの表示能力を向上させるためにその画素数を増加させると、Ｄ／Ａ変換器１３の数が増加し、データドライバ１１の回路規模が増大してしまう。
【００１０】
よって、ＩＣチップの数を制限することは、ＩＣチップのチップサイズの大型化を招く。又、ＩＣチップのチップサイズを制限することは、ＩＣチップの数の増加を招く。これらは、液晶表示装置の大きさに対するＬＣＤパネルの表示面積を小さく制限してしまう原因となる。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的は、１つの画素セルを駆動するための回路の占有面積を小さくすることができる表示パネルの駆動回路及び表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に係る発明は、直列に接続される複数のＩＣチップを含み、前記複数のＩＣチップのそれぞれは、表示パネルのデータ線に接続される複数の外部出力端子と、前記外部出力端子よりも少ない数で設けられ、入力された画像信号に基づいて、表示電圧を出力するＤ／Ａ変換器と、前記Ｄ／Ａ変換器と前記外部出力端子との間に接続され、時分割制御信号に基づいて、１つのＤ／Ａ変換器の出力を複数の前記外部出力端子に対して時分割出力する時分割スイッチと、１水平走査期間毎に入力されるラッチ制御パルス信号を順次伝達するシフトレジスタと、前記ラッチ制御パルス信号に基づいて、前記画像信号をラッチする複数のラッチ回路と、前記ラッチ制御パルス信号に基づいて、１水平走査期間を前記時分割スイッチにより１つの前記Ｄ／Ａ変換器に接続される外部出力端子の数で分割した期間のパルス幅を持つ前記時分割制御信号を生成する時分割信号生成回路と、を備え、前記時分割信号生成回路は、前記ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、前記タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、を含み、前記複数のＩＣチップの一のＩＣチップは、前記時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、前記一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を前記制御回路と他のＩＣチップに出力し、前記他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を前記制御回路に出力する。
【００１３】
請求項２に記載の発明は、請求項１に記載の表示パネルの駆動回路において、前記外部出力端子の数は、表示パネルの１水平走査期間に相当する画素に対応した数である。
【００１４】
請求項３に記載の発明は、請求項１又は２に記載の表示パネルの駆動回路において、前記外部出力端子は、表示する色毎にまとめられる複数の群からなり、前記１つのＤ／Ａ変換器に前記時分割スイッチを介して接続される外部出力端子は、１つの群の外部出力端子である。
【００１５】
請求項４に記載の発明は、直列に接続される複数のＩＣチップを含み、前記複数のＩＣチップのそれぞれは、表示パネルのデータ線に接続される少なくとも４つの外部出力端子と、前記各外部出力端子に対応する各画像信号に基づいて生成したコモン電圧よりも高い正極性の表示電圧を出力する第１Ｄ／Ａ変換器と、前記各外部出力端子に対応する各画像信号に基づいて生成したコモン電圧よりも低い負極性の表示電圧を出力する第２Ｄ／Ａ変換器とを備え、第１，第２Ｄ／Ａ変換器は、前記外部出力端子の数よりも少ない数で設けられ、前記第１及び第２Ｄ／Ａ変換器の両出力端子と、前記少なくとも４つの外部出力端子との間に接続され、時分割制御信号に基づいて、前記各外部出力端子を順次前記第１又は第２Ｄ／Ａ変換器の出力端子に接続して、１水平走査期間内に第１及び第２Ｄ／Ａ変換器から隣合う各外部出力端子に異なる極性の表示電圧を順次供給させるとともに、極性切換信号に基づいて、１水平走査期間毎に、前記各外部出力端子に異なる極性の表示電圧を順次供給させるスイッチ部と、１水平走査期間毎に入力されるラッチ制御パルス信号を順次伝達するシフトレジスタと、前記ラッチ制御パルス信号に基づいて、前記画像信号をラッチする複数のラッチ回路と、前記ラッチ制御パルス信号に基づいて、１水平走査期間を前記スイッチ部により１つの前記Ｄ／Ａ変換器に接続される外部出力端子の数で分割した期間のパルス幅を持つ前記時分割制御信号を生成する時分割信号生成回路と、を備え、前記時分割信号生成回路は、前記ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、前記タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、を含み、前記複数のＩＣチップの一のＩＣチップは、前記時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、前記一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を前記制御回路と他のＩＣチップに出力し、前記他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を前記制御回路に出力する。
【００１６】
請求項５に記載の発明は、請求項４に記載の表示パネルの駆動回路において、前記スイッチ部は、前記第１Ｄ／Ａ変換器の出力端子と複数の第１中間端子との間に接続され、前記時分割制御信号に基づいて、１水平走査期間内に前記第１中間端子を順次前記第１Ｄ／Ａ変換器の出力端子に接続する第１時分割スイッチと、前記第２Ｄ／Ａ変換器の出力端子と複数の第２中間端子との間に接続され、前記時分割制御信号に基づいて、１水平走査期間内に前記第２中間端子を順次前記第２Ｄ／Ａ変換器の出力端子に接続する第２時分割スイッチと、前記少なくとも４つの第１及び第２中間端子と前記少なくとも４つの外部出力端子との間に接続され、前記極性切換信号に基づいて、１水平走査期間毎に前記外部出力端子を前記第１及び第２中間端子に交互に接続する極性切換スイッチとからなる。
【００１７】
請求項６に記載の発明は、請求項４又は５に記載の表示パネルの駆動回路において、前記外部出力端子は、表示する色毎にまとめられる複数の群からなり、前記一対の第１及び第２Ｄ／Ａ変換器の出力端子に前記スイッチ部を介して接続される外部出力端子は、１つの群の外部出力端子である。
【００２１】
請求項７に記載の発明は、請求項１に記載の表示パネルの駆動回路において、前記各隣合うＩＣチップ間をそれぞれ外部配線を介して接続し、前記各外部配線を介して、前記タイミング信号を該隣合うＩＣチップに供給する。
【００２４】
請求項８に記載の発明は、請求項１乃至７のいずれか１項に記載の表示パネルの駆動回路において、前記表示パネルは、液晶表示パネルである。
請求項９に記載の発明は、請求項１乃至８のいずれか１項に記載の表示パネルの駆動回路を備えた表示装置である。
【００２５】
（作用）
従って、請求項１に記載の発明によれば、直列に接続される複数のＩＣチップを含み、複数のＩＣチップのＤ／Ａ変換器１は、外部出力端子Ｐよりも少ない数で設けられる。そして、時分割スイッチ４１が時分割制御信号Ｊに基づいて、１つのＤ／Ａ変換器１の出力電圧Ｖs を複数の前記外部出力端子Ｐに対して時分割出力する。これにより、Ｄ／Ａ変換器１が占める総回路面積を縮小することができる。また、時分割制御信号を生成する回路を外部に設ける必要がない。又、時分割制御信号を駆動回路内部で生成するため、例えば１水平走査期間毎に入力される前記ラッチ制御パルス信号に基づいて、該時分割制御信号を容易にかつ精度良く生成することができる。時分割制御信号は、１水平走査期間毎に入力されるラッチ制御パルス信号に基づいて生成されるため、例えばカウンタ等を必要とせず、時分割制御信号を容易にかつ精度良く生成することができる。時分割信号生成回路は、ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、を含む。そして、複数のＩＣチップの一のＩＣチップは、時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を制御回路と他のＩＣチップに出力し、他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を制御回路に出力する。複数のＩＣチップを同一構成の時分割設定回路を備えたＩＣチップとすることができる。
【００２６】
請求項２に記載の発明によれば、外部出力端子は、表示パネルの１水平走査期間に相当する画素に対応した数であるため、Ｄ／Ａ変換器の出力電圧Ｖs は１水平走査期間内に各画素に出力される。
【００２７】
請求項３に記載の発明によれば、１つのＤ／Ａ変換器は時分割スイッチを介して表示する色毎にまとめられる１つの群の外部出力端子に接続される。そして、画像信号は表示する色毎にまとめられる複数の群からなり、その画像信号はまず表示する色毎に設けられたラッチ回路にそれぞれ供給されるため、該ラッチ回路と１つのＤ／Ａ変換器とを接続するパターンが簡単になる。
【００２８】
請求項４に記載の発明によれば、スイッチ部が時分割制御信号に基づいて、少なくとも４つの各外部出力端子を順次前記第１又は第２Ｄ／Ａ変換器の出力端子に接続して、１水平走査期間内に第１及び第２Ｄ／Ａ変換器から隣合う各外部出力端子に異なる極性の表示電圧を順次供給させるとともに、１水平走査期間毎に前記各外部出力端子に異なる極性の表示電圧を順次供給させる。そして、外部出力端子の数よりＤ／Ａ変換器の数は少ない。これにより、第１及び第２Ｄ／Ａ変換器が占める総回路面積を縮小することができる。又、第１及び第２Ｄ／Ａ変換器の正極性と負極性の各表示電圧を１水平走査期間毎に各外部出力端子に交互に供給することができる。また、時分割制御信号を生成する回路を外部に設ける必要がない。又、時分割制御信号を駆動回路内部で生成するため、例えば１水平走査期間毎に入力される前記ラッチ制御パルス信号に基づいて、該時分割制御信号を容易にかつ精度良く生成することができる。時分割制御信号は、１水平走査期間毎に入力されるラッチ制御パルス信号に基づいて生成されるため、例えばカウンタ等を必要とせず、時分割制御信号を容易にかつ精度良く生成することができる。時分割信号生成回路は、ラッチ制御パルス信号が入力され、タイミング信号を出力する転送ゲートを含む時分割設定回路と、タイミング信号に基づいて前記時分割制御信号を生成する制御回路と、を含む。そして、複数のＩＣチップの一のＩＣチップは、時分割設定回路の転送ゲートがＩＣチップの外部から導通状態に固定されることにより、一のＩＣチップに前記ラッチ制御パルス信号が伝達されるタイミングで前記タイミング信号を制御回路と他のＩＣチップに出力し、他のＩＣチップの時分割設定回路の転送ゲートがＩＣチップの外部から非導通状態に固定されることにより、入力されるタイミング信号を制御回路に出力する。従って、複数のＩＣチップを同一構成の時分割設定回路を備えたＩＣチップとすることができる。
【００２９】
請求項５に記載の発明によれば、第１時分割スイッチが時分割制御信号に基づいて、１水平走査期間内に前記第１中間端子を順次前記第１Ｄ／Ａ変換器の出力端子に接続する。従って、１水平走査期間内に第１Ｄ／Ａ変換器からは複数の第１中間端子に表示電圧が順次供給される。又、第２時分割スイッチが前記時分割制御信号に基づいて、１水平走査期間内に前記第２中間端子を順次前記第２Ｄ／Ａ変換器の出力端子に接続する。従って、１水平走査期間内に第２Ｄ／Ａ変換器からは複数の第２中間端子に表示電圧が順次供給される。さらに、極性切換スイッチが極性切換信号に基づいて、１水平走査期間毎に前記外部出力端子を前記第１及び第２中間端子に交互に接続する。従って、前記各外部出力端子には異なる極性の表示電圧が順次供給される。
【００３０】
請求項６に記載の発明によれば、一対の第１及び第２Ｄ／Ａ変換器の出力端子はスイッチ部を介して表示する色毎にまとめられる１つの群の外部出力端子に接続される。そして、画像信号は表示する色毎にまとめられる複数の群からなり、その画像信号はまず表示する色毎に設けられたラッチ回路にそれぞれ供給されるため、該ラッチ回路と一対の第１及び第２Ｄ／Ａ変換器とを接続するパターンが簡単になる。
【００３４】
請求項７に記載の発明によれば、前記タイミング信号は、各隣合うＩＣチップ間にそれぞれ接続された外部配線を介して供給される。即ち、タイミング信号は、外部配線を介して隣のＩＣチップに供給され、そのＩＣチップからさらに別の外部配線を介して隣のＩＣチップに供給される。そして、複数のＩＣチップは直線的に並べられることから、各外部配線を短く形成することができる。
【００３７】
請求項８に記載の発明によれば、液晶表示パネルの駆動回路におけるＤ／Ａ変換器の占める総回路面積を縮小することができる。
請求項９に記載の発明によれば、表示装置は請求項１乃至８のいずれか１項に記載の表示パネルの駆動回路を備えるため、そのＤ／Ａ変換器が占める総回路面積が縮小される。
【００３８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を液晶表示装置に具体化した第１の実施の形態を図２〜図７に従って説明する。尚、説明の便宜上、従来技術（図１０）と同様の構成については同一の符号を付してその説明を一部省略する。
【００３９】
図２は、液晶表示装置のブロック回路図を示す。
液晶表示装置３１は、液晶表示パネル（ＬＣＤパネル）３２、垂直駆動回路（ゲートドライバ）３３、水平駆動回路（データドライバ）３４を含む。
【００４０】
液晶表示パネル３２には、それぞれ直交する走査線（ゲート配線）Ｇ１〜Ｇｎと、データ線（ドレイン配線）Ｄ1 〜Ｄｍとが備えられている。尚、ｎおよびｍは整数である。
【００４１】
各走査線Ｇ１〜Ｇｎと各データ線Ｄ1 〜Ｄｍとの交点には、画素セルＧＣが接続されている。各画素セルＧＣは、信号蓄積素子としての補助（蓄積）容量ＣＳと液晶セルＬＣとを含む。画素セルＧＣは、ＴＦＴ（Thin Film Transistor: 薄膜トランジスタ）３５を介して走査線Ｇ１〜Ｇｎとデータ線Ｄ1 〜Ｄｍとに接続されている。
【００４２】
即ち、各走査線Ｇ１〜Ｇｎには各ＴＦＴ３５のゲートが接続され、各データ線Ｄ1 〜Ｄｍには各ＴＦＴ３５のドレインが接続されている。各ＴＦＴ３５のソースには、液晶セルＬＣの第１電極（表示電極）が接続され、液晶セルＬＣの第２電極（共通電極）にはコモン電圧Ｖcom が印加されている。液晶セルＬＣには、補助容量ＣＳが並列に接続されている。
【００４３】
尚、図２において、図が煩雑になって見にくくなるのを防ぐために、走査線Ｇ１とデータ線Ｄ３との交点に接続された画素セルＧＣについてのみ符号を付してある。
【００４４】
各走査線Ｇ１〜Ｇｎは、ゲートドライバ３３に接続されている。ゲートドライバ３３には、制御信号Ｓが入力される。ゲートドライバ３３は、制御信号Ｓに基づいて、走査信号（ゲート信号）を走査線Ｇ１〜Ｇｎに順次印加する。
【００４５】
データ線Ｄ1 〜Ｄｍは、データドライバ３４に接続されている。データドライバ３４には、制御信号Ｓと画像信号ＤＤが入力される。データドライバ３４は、制御信号Ｓ，画像信号ＤＤに基づいて、各データ線Ｄ1 〜Ｄｍにセグメント電圧を供給する。
【００４６】
これにより、ゲートドライバ３３，データドライバ３４は、それぞれ制御信号Ｓに基づいて水平走査，垂直走査を行う。このようにして、表示装置３１は、制御信号Ｓ，画像信号ＤＤに基づく出力画像を液晶表示パネル３２に表示する。
【００４７】
データドライバ３４は、図４に示すように、複数のＩＣチップ３６ａ〜３６ｅを備えている。尚、本実施の形態では、データドライバ３４は５個のＩＣチップ３６ａ〜３６ｅを備えている。
【００４８】
ＩＣチップ３６ａ〜３６ｅは、直列に接続されている。ＩＣチップ３６ａには、前記制御信号Ｓが入力される。この制御信号Ｓは、画像信号ＤＤに基づいて各画素ＧＳに供給するセグメント電圧を生成するタイミングをとるためのクロック信号とラッチ制御パルス信号を含む。
【００４９】
ＩＣチップ３６ａは、クロック信号に基づいて制御信号Ｓを次段のＩＣチップ３６ｂに出力する。各ＩＣチップ３６ｂ〜３６ｅは初段のＩＣチップ３６ａと同様に動作する。これにより、ＩＣチップ３６ａ〜３６ｅは、制御信号Ｓを転送する。
【００５０】
図３は、１つのＩＣチップ３６ａに搭載されるデータドライバ３４の一部のブロック回路図を示す。尚、他のＩＣチップ３６ｂ〜３６ｅの構成はＩＣチップ３６ａと同じであるため、それらの図面及び詳細な説明は省略する。
【００５１】
ＩＣチップ３６ａは、デジタル部３７、複数のディジタル−アナログ変換器（Ｄ／Ａ変換器）１３及び外部出力端子（パッド）Ｐａ，Ｐｂを含む。デジタル部３７は、ラッチ回路３８、図示しないシフトレジスタ及び図示しない時分割信号生成回路を含む。又、時分割信号生成回路は、時分割設定回路としての時分割駆動制御回路（図５，図６参照）３９及び制御回路（図６参照）４０を含む。ラッチ回路３８は、１つのＤ／Ａ変換器１３に対して一対（２つ）設けられ、その数はＤ／Ａ変換器１３の数の２倍である。尚、図３では、図が煩雑になって見にくくなるのを防ぐために、ラッチ回路３８を一対のみ図示している。
【００５２】
シフトレジスタは、入力されるラッチ制御パルス信号を順次伝達するとともに、該パルス信号を伝達位置に対応するラッチ回路３８へ出力する。
ラッチ回路３８は、シフトレジスタから入力されるラッチ制御パルス信号に基づいて、外部から供給される画像信号ＤＤをそれぞれラッチする。１つのＤ／Ａ変換器１３に対して設けられる一対のラッチ回路３８は、時分割信号生成回路から出力される１水平走査期間を２分割した期間毎の時分割制御信号Ｊに基づいて、それぞれラッチしたラッチ信号を、それぞれ画像信号Ｖd として交互に１つのＤ／Ａ変換器１３に出力する。尚、本実施の形態では、時分割制御信号Ｊは、図７（ａ）に示すように、１水平走査期間を２で分割した期間毎に立ち上がりと立ち下がりを繰り返すパルス信号であって、一対のラッチ回路３８の内の奇数番目のラッチ回路３８は、その立ち上がりに基づいてラッチ信号を出力し、偶数番目のラッチ回路３８は、その立ち下がりに基づいてラッチ信号を出力する。
【００５３】
各Ｄ／Ａ変換器１３には、前記画像信号Ｖd と階調電圧Ｖ1 〜Ｖ128 が入力される。尚、階調電圧Ｖ1 〜Ｖ128 の内の階調電圧Ｖ65〜Ｖ128 は、前記コモン電圧Ｖcom より高い＋極性電圧であり、階調電圧Ｖ1 〜Ｖ64は、同コモン電圧Ｖcom より低い−極性電圧である。各Ｄ／Ａ変換器１３は、１水平走査期間の中間点毎に、即ち前記時分割制御信号Ｊの立ち下がり毎に、該画像信号Ｖd に基づいて＋極性の階調電圧Ｖ65〜Ｖ128 のうちの１つ又は−極性の階調電圧Ｖ1 〜Ｖ64のうちの１つを交互に選択し、その選択電圧をセグメント電圧（表示電圧）Ｖs として出力する。そして、前述したように、１つのＤ／Ａ変換器１３には一対のラッチ回路３８から１水平走査期間を２分割した期間毎に交互に画像信号Ｖd が入力されることから、Ｄ／Ａ変換器１３から出力されるセグメント電圧Ｖs は、１水平走査期間を２分割した期間毎に変化するとともに、１水平走査期間の中間点毎にその極性が切り換わり、例えば、図７（ｂ）に示す波形となる。
【００５４】
１つのＤ／Ａ変換器１３の出力端子と２つのパッドＰａ，Ｐｂとの間には、時分割スイッチ４１が接続されている。詳述すると、各時分割スイッチ４１は、隣合う奇数番目のパッド（以下、奇数パッドという）Ｐａと偶数番目のパッド（以下、偶数パッド）Ｐｂとからなる各一対のパッドＰａ，Ｐｂと、各Ｄ／Ａ変換器１３の出力端子との間にそれぞれ接続されている。
【００５５】
時分割スイッチ４１は、前記デジタル部３７から出力される前記時分割制御信号Ｊに基づいて、Ｄ／Ａ変換器１３の出力端子と接続されるパッドＰａ，Ｐｂを切り換える。詳述すると、時分割スイッチ４１は、時分割制御信号Ｊの立ち上がりに基づいて、Ｄ／Ａ変換器１３の出力端子と奇数パッドＰａとを接続し、時分割制御信号Ｊの立ち下がりに基づいて、Ｄ／Ａ変換器１３の出力端子と偶数パッドＰｂとを接続する。従って、図７（ａ），（ｂ）に示すように、時分割制御信号ＪがＨレベルのとき（図中、Ｋ１，Ｋ３の期間）、Ｄ／Ａ変換器１３から出力されるセグメント電圧Ｖs は奇数パッドＰａに供給され、時分割制御信号ＪがＬレベルのとき（図中、Ｋ２，Ｋ４の期間）、セグメント電圧Ｖs は偶数パッドＰｂに供給される。このことから、前記各奇数パッドＰａには、１水平走査期間毎に＋極性と−極性のセグメント電圧Ｖs が交互に印加される。又、各偶数パッドＰｂには、奇数パッドＰａに印加するセグメント電圧Ｖs と逆極性のセグメント電圧Ｖs が印加される。
【００５６】
各パッドＰａ，Ｐｂには、前記データ線Ｄ１，Ｄ２・・・がそれぞれ接続される。これによりセグメント電圧Ｖs は、データ線Ｄを介して液晶表示パネル３２の画素セルＧＣに供給される。画素セル３２は、コモン電圧Ｖcom とセグメント電圧Ｖs の電位の差Ｖｌに基づいて表示レベル（明暗）を変化させる。
【００５７】
ここで、前記時分割信号生成回路を図５及び図６に従って説明する。
図５に示すように、各時分割駆動制御回路３９は、各ＩＣチップ３６ａ〜３６ｅの内部配線Ｌにそれぞれ接続され、その各内部配線Ｌは、各ＩＣチップ３６ａ〜３６ｅ間の外部配線４２を介して接続されている。
【００５８】
図６に示すように、時分割駆動制御回路３９は、ＣＭＯＳ形の転送ゲート４３及び３つのインバータ回路４４〜４６を含む。インバータ回路４４には、前記シフトレジスタ（図示略）にて転送されるラッチ制御パルス信号（スタートパルス信号）ＳＴが入力され、インバータ回路４４の出力端子は転送ゲート４３を介して前記内部配線Ｌに接続されている。内部配線Ｌはインバータ回路４５を介して前記制御回路４０に接続される。
【００５９】
転送ゲート４３を構成するＰチャネルＭＯＳトランジスタのゲートにはＩＣチップ３６ｃの外部端子４７が接続され、ＮチャネルＭＯＳトランジスタのゲートにはインバータ回路４６を介して同外部端子４７が接続される。外部端子４７は、図６に示すように、高電位側ヒューズ４８を介して高電位側電源Ｖccに接続されるとともに、低電位側ヒューズ４９を介して低電位側電源Ｖssに接続される。
【００６０】
前記直列に接続されたＩＣチップ３６ａ〜３６ｅの内の中央に接続されたＩＣチップ３６ｃにおいて、前記外部端子４７には、前記高電位側ヒューズ４８が切断されることにより、低電位側電源Ｖssが入力される。即ち、ＩＣチップ３６ｃにおける転送ゲート４３は、導通状態に固定されている。
【００６１】
従って、ＩＣチップ３６ｃにおける時分割駆動制御回路３９は、該ＩＣチップ３６ｃのシフトレジスタの入力端子に前記ラッチ制御パルス信号が入力されるタイミングに基づいて、外部配線４２にタイミング信号Ｔを出力する。又、このとき、タイミング信号Ｔは、インバータ回路４５を介して制御回路４０に出力され、制御回路４０では該タイミング信号Ｔバーに基づいて前記時分割制御信号Ｊが生成される。尚、本実施の形態では、ラッチ制御パルス信号はＩＣチップ３６ａ〜３６ｅのシフトレジスタにより順次伝達される。そして、そのラッチ制御パルス信号がＩＣチップ３６ｃのシフトレジスタの入力端子に入力されるときが、１水平走査期間の中間点であるため、ＩＣチップ３６ｃを所定のＩＣチップとして、その転送ゲート４３を導通状態に固定している。
【００６２】
前記ＩＣチップ３６ａ〜３６ｅの内の中間以外のＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅにおいて、前記外部端子４７には、前記低電位側ヒューズ４９が切断されることにより、高電位側電源Ｖccが入力される。即ち、ＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅにおける転送ゲート４３は、非導通状態に固定されている。
【００６３】
従って、ＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅにおける時分割駆動制御回路３９には、ＩＣチップ３６ｃにおける時分割駆動制御回路３９から外部配線４２を介してタイミング信号Ｔが入力される。そして、そのタイミング信号Ｔは、インバータ回路４５を介して制御回路４０に出力され、制御回路４０では該タイミング信号Ｔバーに基づいて前記時分割制御信号Ｊが生成される。このようにして、ＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅの時分割スイッチ４１は、基準とするＩＣチップ３６ｃの時分割スイッチ４１と同期動作される。
【００６４】
前記第１の実施の形態では、以下の効果を奏する。
（１）時分割スイッチ４１は１水平走査期間を２分割した期間毎の時分割制御信号Ｊに基づいて、Ｄ／Ａ変換器１３の出力端子と接続されるパッドＰａ，Ｐｂを切り換える。これにより、１水平走査期間内に１つのＤ／Ａ変換器１３から２つのパッドＰａ，Ｐｂにそれぞれセグメント電圧Ｖs が供給される。従って、Ｄ／Ａ変換器１３の数は、パッドＰａ，Ｐｂの数の半分の数しか必要としない。その結果、Ｄ／Ａ変換器１３が占める総回路面積を縮小することができる。よって、ＩＣチップ３６ａ〜３６ｅの数を増加させることなく、液晶表示パネルの画素数を増加させることができる。又、ＩＣチップ３６ａ〜３６ｅのチップサイズを大型化することなく、液晶表示パネルの画素数を増加させることができる。
【００６５】
（２）データドライバ３４のＩＣチップ３６ａ〜３６ｅには、時分割制御信号Ｊを生成する時分割信号生成回路が備えられる。これにより、時分割制御信号Ｊを生成する回路を外部に設ける必要がない。
【００６６】
（３）時分割制御信号Ｊは、データドライバ３４に１水平走査期間毎に入力されるラッチ制御パルス信号に基づいて生成される。これにより、時分割制御信号Ｊを容易にかつ精度良く生成することができる。
【００６７】
（４）時分割制御信号ＪはＩＣチップ３６ｃにおけるシフトレジスタの入力端子にラッチ制御パルス信号が入力されるタイミングに基づいて生成される。これにより、一般的に全ＩＣチップ３６ａ〜３６ｅを同期動作させるためのタイミング信号を生成するカウンタ等により構成される回路を必要とせず、時分割制御信号Ｊを容易にかつ精度良く生成することができる。このことは、ＩＣチップ３６ａ〜３６ｅ以外のＩＣチップの必要性を無くし、データドライバ３４の回路構成を簡単にする。
【００６８】
（５）時分割制御信号Ｊは、複数のＩＣチップ３６ａ〜３６ｅの内のＩＣチップ３６ｃから出力されるタイミング信号Ｔに基づいて生成される。これにより、ＩＣチップ３６ｃでの時分割制御信号Ｊのタイミングが他のＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅでの時分割制御信号Ｊのそれと精度良く一致する。
【００６９】
（６）タイミング信号Ｔは、ＩＣチップ３６ｃから隣合うＩＣチップ３６ｂ，３６ｄに、それぞれ接続された各外部配線４２を介して供給され、ＩＣチップ３６ｂ，３６ｄから隣合うＩＣチップ３６ａ，３６ｅに、それぞれ接続された各外部配線４２を介して供給される。そして、複数のＩＣチップ３６ａ〜３６ｅは直線的に並べられることから、各外部配線４２を短く形成することができ、ＩＣチップ３６ａからＩＣチップ３６ｅまで延びる共通配線を形成するのに比べて、外部に形成される総配線を短くすることができる。
【００７０】
（７）タイミング信号Ｔは、ＩＣチップ３６ｃにおける時分割設定回路３９の転送ゲート４３が導通状態に固定されることにより、ＩＣチップ３６ｃに供給されるラッチ制御パルス信号のタイミングで出力される。即ち、ＩＣチップ３６ａ〜３６ｅの内のどれかの転送ゲート４３を導通状態に固定することにより、タイミング信号Ｔを出力するタイミングを設定することができる。そして、転送ゲート４３は、ＩＣチップ３６ａ〜３６ｅの外部の高電位側ヒューズ４８を切断することにより導通状態に固定することができるので、各ＩＣチップ３６ａ〜３６ｅを同一構成の時分割設定回路３９を備えたＩＣチップとすることができる。従って、ＩＣチップ３６ａ〜３６ｅの開発・製造コスト及び管理コスト等が低減される。
【００７１】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図８に従って説明する。尚、本実施の形態では、第１の実施の形態と比べてＩＣチップ３６ｆに特徴があるため、第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００７２】
図８は、１つのＩＣチップ３６ｆに搭載されるデータドライバ３４の一部のブロック回路図を示す。
ＩＣチップ３６ｆは、デジタル部５０、複数の第１及び第２Ｄ／Ａ変換器１３H ，１３L 、複数の第１及び第２中間端子Ｍa1，Ｍa2，Ｍb1，Ｍb2及び複数の第１〜第４パッドＰ１〜Ｐ４を含む。デジタル部５０は、複数の第１〜第４ラッチ回路５１ａ〜５１ｄ、図示しないシフトレジスタ及び図示しない時分割信号生成回路を含む。又、時分割信号生成回路は、時分割設定回路としての時分割駆動制御回路（図５，図６参照）３９及び制御回路４０を含む。第１〜第４ラッチ回路５１ａ〜５１ｄは、第１及び第２Ｄ／Ａ変換器１３H ，１３L に対して一組設けられている。尚、図８では、図が煩雑になって見にくくなるのを防ぐために、第１〜第４ラッチ回路５１ａ〜５１ｄを一組のみ図示している。
第１〜第４ラッチ回路５１ａ〜５１ｄは、シフトレジスタから入力されるラッチ制御パルス信号に基づいて、外部から供給される画像信号ＤＤをそれぞれラッチする。一組の第１〜第４ラッチ回路５１ａ〜５１ｄは、前記時分割制御信号Ｊに基づいて、それぞれラッチした各第１〜第４パッドＰ１〜Ｐ４に対応する各第１〜第４ラッチ信号を、それぞれ画像信号Ｖd として第１及び第２Ｄ／Ａ変換器１３H ，１３L に出力する。
【００７３】
詳述すると、一組の第１〜第４ラッチ回路５１ａ〜５１ｄは、第１の１水平走査期間内において、第１ラッチ回路５１ａが第１Ｄ／Ａ変換器１３H に第１ラッチ信号を出力するとともに、第２ラッチ回路５１ｂが第２Ｄ／Ａ変換器１３L に第２ラッチ信号を出力し、次に第３ラッチ回路５１ｃが第１Ｄ／Ａ変換器１３H に第３ラッチ信号を出力するとともに、第４ラッチ回路５１ｄが第２Ｄ／Ａ変換器１３L に第４ラッチ信号を出力する。そして、その第１〜第４ラッチ回路５１ａ〜５１ｄは、次の第２の１水平走査期間内において、第２ラッチ回路５１ｂが第１Ｄ／Ａ変換器１３H に第２ラッチ信号を出力するとともに、第１ラッチ回路５１ａが第２Ｄ／Ａ変換器１３L に第１ラッチ信号を出力し、次に第４ラッチ回路５１ｄが第１Ｄ／Ａ変換器１３H に第４ラッチ信号を出力するとともに、第３ラッチ回路５１ｃが第２Ｄ／Ａ変換器１３L に第３ラッチ信号を出力する。そして、第１〜第４ラッチ回路５１ａ〜５１ｄは、上記第１及び第２の１水平走査期間を繰り返す。
【００７４】
従って、第１及び第２の１水平走査期間からなる２水平走査期間内において、第１Ｄ／Ａ変換器１３H には、第１ラッチ信号、第３ラッチ信号、第２ラッチ信号、第４ラッチ信号の順で画像信号Ｖd が入力される。又、第１及び第２の１水平走査期間からなる２水平走査期間内において、第２Ｄ／Ａ変換器１３L には、第２ラッチ信号、第４ラッチ信号、第１ラッチ信号、第３ラッチ信号の順で画像信号Ｖd が入力される。
【００７５】
各第１Ｄ／Ａ変換器１３H には、前記画像信号Ｖd と＋極性の階調電圧Ｖ65〜Ｖ128 が入力され、各第２Ｄ／Ａ変換器１３L には前記画像信号Ｖd と−極性の階調電圧Ｖ1 〜Ｖ64が入力される。各第１Ｄ／Ａ変換器１３H は画像信号Ｖｄに基づいて、＋極性の階調電圧Ｖ65〜Ｖ128 のうち１つをセグメント電圧Ｖs として出力する。各第２Ｄ／Ａ変換器１３L は画像信号Ｖｄに基づいて、−極性の階調電圧Ｖ1 〜Ｖ64のうち１つをセグメント電圧Ｖs として出力する。
【００７６】
１つの第１Ｄ／Ａ変換器１３H の出力端子と２つの第１中間端子Ｍa1，Ｍa2との間には、第１時分割スイッチ４１ａがそれぞれ接続されている。又、１つの第２Ｄ／Ａ変換器１３L の出力端子と２つの第２中間端子Ｍb1，Ｍb2との間には、第２時分割スイッチ４１ｂがそれぞれ接続されている。
【００７７】
第１及び第２時分割スイッチ４１ａ，４１ｂは、前記デジタル部５０から出力される前記時分割制御信号Ｊに基づいて、第１Ｄ／Ａ変換器１３H の出力端子と接続される第１中間端子Ｍa1，Ｍa2を切り換えるとともに、第２Ｄ／Ａ変換器１３L の出力端子と接続される第２中間端子Ｍb1，Ｍb2を切り換える。詳述すると、第１時分割スイッチ４１ａは、時分割制御信号Ｊの立ち上がりに基づいて、第１Ｄ／Ａ変換器１３H の出力端子と第１中間端子Ｍa1とを接続し、時分割制御信号Ｊの立ち下がりに基づいて、第１Ｄ／Ａ変換器１３H の出力端子と第１中間端子Ｍa2とを接続する。第２時分割スイッチ４１ｂは、時分割制御信号Ｊの立ち上がりに基づいて、第２Ｄ／Ａ変換器１３L の出力端子と第２中間端子Ｍb1とを接続し、時分割制御信号Ｊの立ち下がりに基づいて、第２Ｄ／Ａ変換器１３L の出力端子と第２中間端子Ｍb2とを接続する。
【００７８】
前記第１中間端子Ｍa1と第１及び第２パッドＰ１，Ｐ２との間、前記第１中間端子Ｍa2と第３及び第４パッドＰ３，Ｐ４との間、前記第２中間端子Ｍb1と第１及び第２パッドＰ１，Ｐ２との間、及び前記第２中間端子Ｍb2と第３及び第４パッドＰ３，Ｐ４との間には、極性切替スイッチ５２がそれぞれ接続されている。
【００７９】
前記極性切替スイッチ５２は、前記デジタル部５０から出力される極性切替信号ＦＡに基づいて、１水平走査線毎に各第１及び第２中間端子Ｍa1，Ｍa2，Ｍb1，Ｍb2と接続される第１〜第４パッドＰ１〜Ｐ４を切り換える。詳述すると、極性切替スイッチ５２は、前記奇数番目の１水平走査期間で、第１中間端子Ｍa1と第１パッドＰ１、第１中間端子Ｍa2と第３パッドＰ３、第２中間端子Ｍb1と第２パッドＰ２、第２中間端子Ｍb2と第４パッドＰ４をそれぞれ接続する。又、極性切替スイッチ５２は、前記偶数番目の１水平走査期間で、第１中間端子Ｍa1と第２パッドＰ２、第１中間端子Ｍa2と第４パッドＰ４、第２中間端子Ｍb1と第１パッドＰ１、第２中間端子Ｍb2と第３パッドＰ３をそれぞれ接続する。
【００８０】
これにより、このＩＣチップ３６ｆでは、前記奇数番目の１水平走査期間内に、第１Ｄ／Ａ変換器１３H から第１及び第３パッドＰ１，Ｐ３に＋極性のセグメント電圧Ｖs が出力されるとともに、第２Ｄ／Ａ変換器１３L から第２及び第４パッドＰ２，Ｐ４に−極性のセグメント電圧Ｖs が出力される。又、前記偶数番目の１水平走査期間内に、第１Ｄ／Ａ変換器１３H から第２及び第４パッドＰ２，Ｐ４に＋極性のセグメント電圧Ｖs が出力されるとともに、第２Ｄ／Ａ変換器１３L から第１及び第３パッドＰ１，Ｐ３に−極性のセグメント電圧Ｖs が出力される。尚、本実施の形態では、第１及び第２時分割スイッチ４１ａ，４１ｂと極性切替スイッチ５２がスイッチ部を構成し、時分割制御信号Ｊと極性切替信号ＦＡが切換制御信号を構成する。
【００８１】
前記各第１〜第４パッドＰ１〜Ｐ４には、前記データ線Ｄがそれぞれ接続される。これによりセグメント電圧Ｖs は、データ線Ｄを介して前記液晶表示パネル３２の画素セルＧＣに供給される。画素セル３２は、コモン電圧Ｖcom とセグメント電圧Ｖs の電位の差に基づいて表示レベル（明暗）を変化させる。
【００８２】
前記第２の実施の形態では、以下の効果を奏する。
（１）第１及び第２時分割スイッチ４１ａ，４１ｂは１水平走査期間を２分割した期間毎の時分割制御信号Ｊに基づいて、第１Ｄ／Ａ変換器１３H の出力端子と接続される第１中間端子Ｍa1，Ｍa2を切り換えるとともに、第２Ｄ／Ａ変換器１３L の出力端子と接続される第２中間端子Ｍb1，Ｍb2を切り換える。これにより、１水平走査期間内に一対の第１及び第２Ｄ／Ａ変換器１３H ，１３L から第１〜第４パッドＰ１〜Ｐ４にそれぞれセグメント電圧Ｖs が供給される。従って、第１及び第２Ｄ／Ａ変換器１３H ，１３L の数は、第１〜第４パッドＰ１〜Ｐ４の数の半分の数しか必要としない。その結果、第１及び第２Ｄ／Ａ変換器１３H ，１３L が占める総回路面積を縮小することができる。よって、ＩＣチップ３６ｆの数を増加させることなく、液晶表示パネルの画素数を増加させることができる。又、ＩＣチップ３６ｆのチップサイズを大型化することなく、液晶表示パネルの画素数を増加させることができる。
【００８３】
（２）第１Ｄ／Ａ変換器１３H は、＋極性の階調電圧Ｖ65〜Ｖ128 のうち１つを選択して出力し、第２Ｄ／Ａ変換器１３L は、−極性の階調電圧Ｖ1 〜Ｖ64のうち１つを選択して出力するＤ／Ａ変換器である。これにより、第１及び第２Ｄ／Ａ変換器１３H ，１３L の構成は、階調電圧Ｖ1 〜Ｖ128 のうち１つを選択して出力する第１の実施の形態のＤ／Ａ変換器１３に比べて、簡単なものとなる。従って、第１及び第２Ｄ／Ａ変換器１３H ，１３L が占める総回路面積を第１の実施の形態に比べてさらに縮小することができる。
【００８４】
（３）各第１Ｄ／Ａ変換器１３H は、＋極性の階調電圧Ｖ65〜Ｖ128 のうち１つをセグメント電圧Ｖs として出力し、各第２Ｄ／Ａ変換器１３L は、−極性の階調電圧Ｖ1 〜Ｖ64のうち１つをセグメント電圧Ｖs として出力する。そして、第１及び第２Ｄ／Ａ変換器１３H ，１３L の＋極性と−極性の各セグメント電圧Ｖs は、極性切替スイッチ５２により、１水平走査期間毎に各第１〜第４パッドＰ１〜Ｐ４に交互に供給される。これにより、１つのＤ／Ａ変換器で＋極性のセグメント電圧Ｖs と−極性のセグメント電圧Ｖs を交互に出力するのに比べて、１水平走査期間毎におけるコモン電圧Ｖcom とセグメント電圧Ｖs の電位の差が安定し、画面のちらつき、所謂フリッカが防止される。
【００８５】
上記実施の形態は、以下のように変更してもよい。
・上記第１の実施の形態におけるデータドライバ３４のＩＣチップ３６ａ〜３６ｅでは、各時分割スイッチ４１を隣合う奇数パッドＰａと偶数パッドＰｂとからなる一対のパッドＰａ，Ｐｂと、Ｄ／Ａ変換器１３との間にそれぞれ接続したが、各時分割スイッチ４１を隣合わない一対のパッドと、Ｄ／Ａ変換器１３との間にそれぞれ接続したＩＣチップとしてもよい。
【００８６】
例えば、図９に示すように、カラー液晶表示パネルを駆動するデータドライバのＩＣチップ３６ｇに変更して実施してもよい。このＩＣチップ３６ｇは、カラー液晶表示パネルの画素が表示する色（レッド、グリーン、ブルー）毎にまとめられる３つの群（レッド用、グリーン用、ブルー用）のパッドＰR ，ＰG ，ＰB を持つ。パッドＰR ，ＰG ，ＰB は、レッド用のパッドＰR 、グリーン用のパッドＰG 、ブルー用のパッドＰB の順に繰り返して配置される。
【００８７】
デジタル部６０は、前記色（レッド、グリーン、ブルー）毎に対応した３系統の図示しないシフトレジスタ及びラッチ回路６１R ，６１G ，６１B を含む。尚、図９では、図が煩雑になって見にくくなるのを防ぐために、３系統のラッチ回路６１R ，６１G ，６１B をそれぞれ一対づつのみ図示している。
【００８８】
ＩＣチップ３６ｇは、前記色（レッド、グリーン、ブルー）毎に対応した３系統（レッド用、グリーン用、ブルー用）のＤ／Ａ変換器１３R ，１３G ，１３B を持つ。
【００８９】
前記時分割スイッチ４１は、レッド用のＤ／Ａ変換器１３R の出力端子と２つのレッド用のパッドＰR との間に接続される。又、時分割スイッチ４１は、グリーン用のＤ／Ａ変換器１３G の出力端子と２つのグリーン用のパッドＰG との間に接続される。さらに、時分割スイッチ４１は、ブルー用のＤ／Ａ変換器１３B の出力端子と２つのブルー用のパッドＰB との間に接続される。
【００９０】
このように構成されたＩＣチップ３６ｇでは、前記時分割制御信号Ｊに基づいて、Ｄ／Ａ変換器１３R の出力端子に接続された時分割スイッチ４１が該出力端子と接続されるパッドＰR を切り換えるとともに、Ｄ／Ａ変換器１３G の出力端子に接続された時分割スイッチ４１が該出力端子と接続されるパッドＰG を切り換えるとともに、Ｄ／Ａ変換器１３B の出力端子に接続された時分割スイッチ４１が該出力端子と接続されるパッドＰB を切り換える。
【００９１】
これにより、１水平走査期間内に各Ｄ／Ａ変換器１３R ，１３G ，１３B から同じ群の２つのパッドＰR ，ＰG ，ＰB にそれぞれセグメント電圧Ｖs が供給される。従って、Ｄ／Ａ変換器１３R ，１３G ，１３B の数は、パッドＰR ，ＰG ，ＰB の数の半分の数しか必要としない。その結果、Ｄ／Ａ変換器１３R ，１３G ，１３B が占める総回路面積を縮小することができる。
【００９２】
又、前記３種類のラッチ回路６１R ，６１G ，６１B とＤ／Ａ変換器１３R ，１３G ，１３B とを対応する色毎に接続すればよいため、その配線パターンが簡単になる。
【００９３】
尚、上記第２の実施の形態におけるＩＣチップ３６ｆにおいても、各一組の第１〜第４パッドＰ１〜Ｐ４をそれぞれレッド用のパッドＰR 、グリーン用のパッドＰG 、ブルー用のパッドＰB の位置にそれぞれ配置すれば、同様にカラー液晶表示パネルを駆動することができる。
【００９４】
・上記各実施の形態では、各時分割スイッチ４１，４１ａ，４１ｂは、それぞれ２つのパッドＰａ，Ｐｂ又は２つの中間端子Ｍa1，Ｍa2，Ｍb1，Ｍb2に接続したが、その個数は２以上であればいくつとしてもよい。このように例えば、時分割スイッチ４１を３つのパッドに接続した場合、前記時分割制御信号Ｊも１水平走査期間を３で分割した期間毎の時分割制御信号とする必要がある。このようにすると、Ｄ／Ａ変換器１３の数を、パッドの数の３分の１の数とすることができる。
【００９５】
・上記各実施の形態では、ＩＣチップ３６ａ〜３６ｇには、時分割制御信号Ｊを生成する時分割信号生成回路が備えられるとしたが、時分割制御信号Ｊは外部から供給される信号としてもよい。このようにしても、各Ｄ／Ａ変換器１３，１３H ，１３L ，１３R ，１３G ，１３B が占める総回路面積を縮小することができる。
【００９６】
・上記各実施の形態では、時分割制御信号Ｊは所定の位置の（ＩＣチップ３６ｃ）のシフトレジスタにラッチ制御パルス信号が供給されるタイミングに基づいて生成されるとしたが、１水平走査期間を２分割した期間毎の時分割制御信号Ｊが生成できれば、例えば、ＩＣチップ３６ａのシフトレジスタにラッチ制御パルス信号が入力されたときから所定のクロックパルス数をカウントするカウンタ等を使用して生成してもよい。
【００９７】
・上記各実施の形態では、時分割制御信号Ｊは、複数のＩＣチップ３６ａ〜３６ｇの内の所定のＩＣチップ（３６ｃ）から出力されるタイミング信号Ｔに基づいて生成されるとしたが、各ＩＣチップ３６ａ〜３６ｇ内でカウンタ等を使用してそれぞれ生成してもよい。
【００９８】
・上記各実施の形態では、各ＩＣチップ３６ａ〜３６ｇは同様の時分割設定回路３８を備えるとしたが、所定の位置のＩＣチップ（３６ｃ）のみ該シフトレジスタにラッチ制御パルス信号が入力されるタイミングを検出できればよいため、他のＩＣチップは、転送ゲート４１等を備えた時分割設定回路３８でなくてもよい。
【００９９】
・上記第１の実施の形態では、ラッチ制御パルス信号がＩＣチップ３６ｃにおけるシフトレジスタの入力端子に入力されるときが、１水平走査期間の中間点であるため、ＩＣチップ３６ｃを所定のＩＣチップとして、その転送ゲート４３を導通状態に固定したが、１水平走査期間の中間点となるタイミングに応じて、ＩＣチップ３６ｂやＩＣチップ３６ｄ等を所定のＩＣチップとして、その転送ゲート４３を導通状態に固定してもよい。
【０１００】
・上記第１の実施の形態では、データドライバ３４は５個のＩＣチップ３６ａ〜３６ｅを備えるとしたが、４個以下、又は６個以上のＩＣチップを備えるデータドライバとしてもよい。例えば８個のＩＣチップを備えるデータドライバとした場合、１水平走査期間の中間点となるタイミングに応じて、例えば５段目に備えられるＩＣチップを所定のＩＣチップとしてその転送ゲート４３を導通状態に固定する等の変更が必要となる。
【０１０１】
・上記各実施形態において、データドライバ３４を液晶表示パネル３２に一体形成した、所謂ドライバ一体型の液晶表示パネルに具体化して実施しても良い。
・上記各実施の形態では、液晶表示パネル３２を備えた液晶表示装置に具体化したが、例えばプラズマ表示パネル（ＰＤＰ）やエレクトロルミネセンス（ＥＬ）等を備えた他の表示装置に具体化してもよい。
【０１０２】
【発明の効果】
以上詳述したように、本発明によれば、１つの画素セルを駆動するための回路の占有面積を小さくすることができる表示パネルの駆動回路及び表示装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図。
【図２】  第１の実施の形態の液晶表示パネルのブロック回路図。
【図３】  第１の実施の形態のＩＣチップを示すブロック回路図。
【図４】  データドライバのＩＣチップを示す説明図。
【図５】  時分割駆動制御回路を示す説明図。
【図６】  時分割駆動制御回路を示す回路図。
【図７】  （ａ）時分割制御信号の波形図。（ｂ）第１の実施の形態のセグメント電圧の波形図。
【図８】  第２の実施の形態のＩＣチップを示すブロック回路図。
【図９】  別のＩＣチップを示すブロック回路図。
【図１０】  従来のＩＣチップを示すブロック回路図。
【図１１】  （ａ）従来のセグメント電圧の波形図。（ｂ）同じく、従来のセグメント電圧の波形図。
【符号の説明】
１    Ｄ／Ａ変換器
４１  時分割スイッチ
Ｐ    外部出力端子（パッド）
Ｄ    データ線
Ｖd   画像信号
Ｖs   表示電圧（セグメント電圧）
Ｊ    時分割制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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