(57)【特許請求の範囲】
【請求項１】
基板を準備する工程と、
前記基板上に、複数のゲート配線、およびゲート電極を形成する工程と、
前記基板上、前記複数のゲート配線上、および前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記複数のゲート配線と交差した複数のソース配線、複数の閾値補正線、ソース電極、ドレイン電極、およびボディ端子を形成する工程と、
前記ゲート電極に対応するゲート絶縁膜の上方に開口部を有するように隔壁を形成する工程と、
前記開口部に有機半導体層をインクジェット法で形成する工程と、
前記有機半導体層、および前記隔壁の上面を覆うようにパッシベーション膜を形成する工程を含み、
前記有機半導体層は、前記インクジェット法に用いるインクジェットヘッドを前記ソース配線に対して平行に走査し、前記有機半導体層となるインクを前記インクジェットヘッドのノズルから噴射することで形成され、
前記インクジェットヘッドは、前記インクジェットヘッドのノズルのピッチが、前記開口部のピッチに対応するように配置され、
前記ボディ端子の少なくとも一部は、前記開口部に露出するように形成され、前記開口部から露出したボディ端子の少なくとも一部は、前記有機半導体層と接触し、
前記複数の閾値補正線は、前記複数のソース配線と平行に形成され、
前記閾値補正線は、前記ボディ端子に接続されている、
薄膜トランジスタアレイ基板の製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタアレイ基板の製造方法により製造された薄膜トランジスタアレイ基板において、
各前記閾値補正線に電圧を印加することにより、各閾値補正線に接続された前記薄膜トランジスタアレイ基板を構成する各々の薄膜トランジスタの閾値を前記閾値補正線単位で補正する、薄膜トランジスタアレイ基板の閾値補正方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板の製造方法等に関し、特に、有機薄膜トランジスタを代表とする印刷型の薄膜トランジスタを備えるアレイ基板の製造方法等に関する。
【背景技術】
【０００２】
従来のＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）に代わり、近年、ＦＰＤ（Ｆｌａｔ  Ｐａｎａｌ  Ｄｉｓｐｌａｙ）に対する関心が高まってきている。代表的なＦＰＤとして、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）が既に実現化されているが、以下に述べるような問題点を有していることが知られている。
【０００３】
すなわち、一般的な大型ＬＣＤでは１画素毎に薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））を有するアクティブマトリクス駆動が必要であり、その結果、ＬＣＤの表示画面全体に数百万個のＴＦＴを欠陥なく形成しなければならない。ＴＦＴを形成するために複数の薄膜層の形成及びパターニングといった半導体プロセスが必要であり、製造コストが高くなる傾向がある。これに対し、ＰＤＰはＴＦＴを必要としない単純なプロセスで形成することが可能であるため、ＬＣＤに比べて製造コストを抑えることが可能である。一方、ＬＣＤを駆動するための電圧は数ボルトから数十ボルト程度であるので、ＬＣＤパネルを駆動するための外部駆動回路のサイズが小さい。そのため、その駆動回路のコストを抑えることが可能である。これに対し、ＰＤＰの駆動電圧は数百ボルトであるので駆動回路のサイズが大きい。そのため、ＰＤＰにはその駆動回路のコストが高くなるという問題がある。その結果、商品としては、コスト面において両者間に大きな差はないというのが現状である。
【０００４】
ここで、ＬＣＤの製造コストを押し上げているＴＦＴの製造プロセスを簡単に説明する。一般的には、大型ＬＣＤではアモルファスシリコンＴＦＴ、中型及び小型ＬＣＤではポリシリコンＴＦＴが使用されており、各々の製造プロセスは互いに異なるが、半導体薄膜プロセスがベースであるという意味では両者に差異はない。ここではアモルファスシリコンＴＦＴのプロセスについて説明する。まず、ガラス基板上にゲート電極が形成される。ゲート電極の材料として、一般的には、Ｍｏ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ等の低抵抗金属が選ばれる。より一般的には、耐熱性を考慮して上記金属からなる層の上側及び下側にバリアメタル層が配置される。
【０００５】
まず、これらの金属からなるゲート金属膜が、スパッタリング法により、真空中でガラス基板上に全面に渡って形成される。厚みは１００ｎｍ〜５００ｎｍ程度である。その後、フォトレジストが塗布され、フォト工程における露光及び現像によりレジストがパターニングされる。その後、レジストパターンをマスクとして、ドライエッチやウェットエッチにより、レジストが載っていない箇所のゲート金属膜がエッチングされる。その後、レジストパターンが剥離され、ゲート金属膜のパターニングが完了する（ゲート電極が形成される）。ドライエッチングも真空中において遂行される。その後、ゲート絶縁膜、及びアモルファスシリコン層がＣＶＤ法により順に形成される。ＣＶＤも真空下におけるプロセスである。これらの層は、１００ｎｍ〜３００ｎｍ程度の厚みに形成される。その後、ゲート金属膜と同様にパターニングされる。続いて、ソース（及びドレイン）金属膜、パッシベーション膜、ＩＴＯ膜の順番で成膜とパターニングとが繰り返されてＴＦＴが完成する。
【０００６】
以上に説明したように、ＴＦＴの形成には多数の真空プロセスを必要とし、製造コストが高くなるという問題がある。また、基板としてプラスティックに代表される材料を用いたフレキシブル基板を使用する場合にも真空プロセスは問題となる。
【０００７】
そこで、これらの問題を解決するために、真空プロセスをできるだけ削減し、より安価な印刷プロセスでＴＦＴを形成する印刷型のＴＦＴ実現に向けて精力的に研究開発がなされている（例えば特許文献１参照）。
【特許文献１】特開２００３―２５８２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来の印刷型ＴＦＴを複数個並べて表示装置のための薄膜トランジスタアレイ基板を構成しようとすると下記のような問題があった。すなわち、特許文献１に示されるような薄膜トランジスタアレイ基板をインクジェット印刷、ロール印刷、凸版印刷、凹版印刷、スクリーン印刷、ディスペンサー描画等、現在一般的に使用される印刷方式を用いて作製しようとすると、印刷具に起因した膜厚ムラが発生しやすい。例えば、インクジェット方式を例に取ると、インクを吐出する各ノズルの孔のばらつきを反映した膜厚ムラが発生し、その結果、印刷によって形成されたＴＦＴに特性ムラが発生し、ひいては、そのＴＦＴを用いた表示装置においてこれに起因する表示ムラが発生する。
【０００９】
本発明はこのような課題を解決するためになされたもので、印刷型ＴＦＴの特性ムラを解消可能な薄膜トランジスタアレイ基板の製造方法等を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板を準備する工程と、前記基板上に、複数のゲート配線、およびゲート電極を形成する工程と、前記基板上、前記複数のゲート配線上、および前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記複数のゲート配線と交差した複数のソース配線、複数の閾値補正線、ソース電極、ドレイン電極、およびボディ端子を形成する工程と、前記ゲート電極に対応するゲート絶縁膜の上方に開口部を有するように隔壁を形成する工程と、前記開口部に有機半導体層をインクジェット法で形成する工程と、前記有機半導体層、および前記隔壁の上面を覆うようにパッシベーション膜を形成する工程を含み、前記有機半導体層は、前記インクジェット法に用いるインクジェットヘッドを前記ソース配線に対して平行に走査し、前記有機半導体層となるインクを前記インクジェットヘッドのノズルから噴射することで形成され、前記インクジェットヘッドは、前記インクジェットヘッドのノズルのピッチが、前記開口部のピッチに対応するように配置され、前記ボディ端子の少なくとも一部は、前記開口部に露出するように形成され、前記開口部から露出したボディ端子の少なくとも一部は、前記有機半導体層と接触し、前記複数の閾値補正線は、前記複数のソース配線と平行に形成され、前記閾値補正線は、前記ボディ端子に接続されている。
【００１１】
また、本発明に係る薄膜トランジスタアレイ基板の閾値補正方法は、上記薄膜トランジスタアレイ基板の製造方法により製造された薄膜トランジスタアレイ基板において、各前記閾値補正線に電圧を印加することにより、各閾値補正線に接続された前記薄膜トランジスタアレイ基板を構成する各々の薄膜トランジスタの閾値を前記閾値補正線単位で補正する。
【発明の効果】
【００１８】
本発明は以上に説明したように構成され、印刷型ＴＦＴの特性ムラを解消可能な薄膜トランジスタアレイ基板の製造方法等を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好ましい実施の形態を、図面を参照して説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同一の参照符号を付してその重複する説明を省略する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。図２は図１の薄膜トランジスタアレイ基板の要部の半導体デバイスとしての構造を模式的に示す平面図である。図３は図１の薄膜トランジスタアレイ基板の要部の半導体デバイスとしての構造を模式的に示す断面図であって、図３（ａ）は図２のIIIA−IIIA線に沿った断面図、図３（ｂ）は図２のIIIB−IIIB線に沿った断面図である。
【００２１】
本実施の形態の薄膜トランジスタアレイ基板１００は表示装置における表示パネルを構成する基板として用いられる。従って、実用する際には、薄膜トランジスタアレイ基板１００に表示素子が形成されるが、本実施の形態では薄膜トランジスタアレイ基板１００の用途を表示パネル用より細かくは限定しないので、表示素子を示さない。
【００２２】
［構成］
図１に示すように、薄膜トランジスタアレイ基板１００は基板３１（図２及び図３参照）を備えている。基板３１は表示装置のタイプに合わせて選択される材料で構成される。例えば、基板３１として、ガラス基板、フレキシブル基板等が用いられる。また、基板３１として、透明な基板と不透明な基板とが表示装置のタイプに応じて使い分けられる。
【００２３】
基板３１の上には、複数のソース線１０２が互いに並ぶように（ここでは平行に）形成されていて、これらがソース線群１１１を構成している。また、基板３１の上には、複数のゲート線１０１が互いに並ぶように（ここでは平行に）形成されていて、これらがゲート線群１１２を構成している。ソース線群１１１とゲート線群１１２とは互いに立体的に交差する（ここでは直交する）ように形成されている。そして、基板３１の厚み方向から見て複数のソース線１０２と複数のゲート線１０１とで区画された領域が画素を構成している。従って、画素はマトリクス状に形成されていて、全ての画素によって表示画面が構成されている。また、複数のソース線１０２及び複数のゲート線１０１は、ここでは、表示画面（換言すればトランジスタアレイ基板１００）の列方向及び行方向にそれぞれ延びるように形成されている。各画素には図示されない表示素子が形成される。本発明において、ソース線とは、ソース信号（ライン毎の画像信号）を伝達する配線をいい、ゲート線とはソース信号を書き込むべき表示素子（換言すれば画素）を選択する制御信号（以下、ゲート信号という）を伝達する配線をいう。複数のソース線１０２と複数のゲート線１０１との立体交差点に対応するように（換言すれば各画素に）、ＴＦＴ（薄膜トランジスタ）１０が形成されている。ＴＦＴ１０は、ゲート端子１１と、ソース端子１２と、ドレイン端子１３と、ボディ端子１４との４端子を有している。ゲート端子１１は、各ＴＦＴ１０の対応するゲート線１０１に接続されている。ソース端子１２は、各ＴＦＴ１０の対応するソース線１０２に接続されている。ドレイン端子１３は、各ＴＦＴ１０の対応する表示素子（図示せず）の電極に接続されている。ここで、ＴＦＴ１０のソース端子（ソース）１２及びドレイン端子（ドレイン）１３は、構造上実質的に差異はなく、これらを機能上特に区別する意味はない。ソース端子及びドレイン端子の呼称は、ソース端子とドレイン端子との一対の端子の各々をそれぞれ特定するために用いられる。ある電子回路にトランジスタが用いられている場合、そのトランジスタがＮチャンネル型であるかＰチャンネル型であるかによって、そのトランジスタのソース端子とドレイン端子とが逆になる。
【００２４】
さらに、基板３１には、本発明を特徴付ける複数の閾値補正線１０５が形成されている。各閾値補正線１０５は、本実施の形態では、ソース線１０２に対応して、該ソース線１０２に平行に形成されている。閾値補正線１０５がソース線１０２に対応して形成されている理由は後述する。各閾値補正線１０５には、その対応するソース線１０２にそのソース端子１２が接続された全てのＴＦＴ１０のボディ端子１４が接続されている。
【００２５】
次に、ＴＦＴ１０の構成を詳しく説明する。図２及び図３に示すように、薄膜トランジスタアレイ基板１００においては、ＴＦＴ１０のゲート電極２０（図１のゲート端子１１）が基板３１の直上に形成されている。ゲート電極２０は、同じく基板３１の直上に形成されたゲート線１０１（図２及び図３に示さず）に接続されている。ゲート電極２０及びゲート線１０１は、例えば、基板３１の直上に形成された厚み５０ｎｍのＭｏ層と、その上に形成された厚み２００ｎｍのＡｌ層と、その上に形成された厚み５０ｎｍのＭｏ層とで構成されている。そして、ゲート電極２０およびゲート線１０１とこれらが形成されていない基板３１の表面を覆うようにゲート絶縁膜２１が形成されている。ゲート絶縁膜２１は、例えば、ＰＶＰ（ポリビニルフェノル）で構成されている。ゲート絶縁膜２１の上には、ソース電極２２Ａ（図１のソース端子１２）とドレイン電極２２Ｂ（図１のドレイン端子１３）とが形成されている。ソース電極２２Ａとドレイン電極２２Ｂとは、ゲート電極２の上方に所定の間隔を置いて互いに対向するように形成されている（特に図３参照）。ソース電極２２Ａは、同じくゲート絶縁膜２１の上に形成されたソース線１０２（図２及び図３に示さず）に接続されている。また、ドレイン電極２２Ｂは、基板３１の直上に形成された配線３３を通じて表示素子（図２及び図３に示さず）の一方の電極に接続されている。また、ゲート絶縁膜２１の上には、ソース電極２２Ａ及びドレイン電極２２Ｂと離れてボディ電極３２（図１のボディ端子１４）が形成されている。ボディ電極３２は、同じくゲート絶縁膜２１の上に形成された閾値補正線１０５（図２及び図３に示さず）に接続されている。このように、ボディ電極３２はソース電極２２Ａ及びドレイン電極２２Ｂと同じレイヤーで構成されているので、４端子ＴＦＴを作成するために、新たなプロセスの増加が発生しない。ソース電極２２Ａ、ドレイン電極２２Ｂ、ボディ電極３２、ソース線１０２、及び閾値補正線１０５は、例えば、ゲート絶縁膜２１の直上に形成されたＣｒ層とその上に形成されたＡｕ層とで構成されている。そして、ソース電極２２Ａ、ドレイン電極２２Ｂ、ボディ電極３２、ソース線１０２、及び閾値補正線１０５並びにこれらが形成されていないゲート絶縁膜の表面を覆うように隔壁膜２３が形成されている。隔壁膜２３は、例えば、１μｍ程度の厚みを有する感光性の樹脂材料等からなる絶縁膜で構成されている。隔壁膜２３には半導体層２４の位置を規定する（定義する）開口２３ａが形成されている。この開口２３ａは、ゲート電極２０の上方に位置しかつソース電極２２Ａ、ドレイン電極２２Ｂ、及びボディ電極３２に跨るように形成されている。そして、この開口２３ａを埋めるように半導体層２４が形成されている。従って、半導体層２４はソース電極２２Ａ、ドレイン電極２２Ｂ、及びボディ電極３２に接触している。そして、半導体層２４のソース電極２２Ａとドレイン電極２２Ｂとの間に位置する部分がチャネル領域を構成し、その残りの部分がボディ領域を形成している。半導体層２４は、例えば、厚み２００ｎｍのベンタセン層で構成されている。つまり、半導体層２４は、ここでは、有機半導体層で���成されている。半導体層２４の材料は、印刷によって半導体層を形成できるものであればよく、ペンタセン以外の有機半導体であってもよい。また、例えば、ＩｎＧａＺｎＯ等の酸化物半導体、液体シリコン、シリコンナノワイヤ、カーボンナノチューブ等の無機物であってもよい。そして、隔壁膜２３及び開口２３ａ内の半導体層２４を覆うようにパッシベーション膜２５が形成されている。パッシベーション膜２５は、例えば、厚み３００ｎｍのＢＣＢ（ベンゾシクロブテン）膜で構成されている。そして、パッシベーション膜２５の上に図示されない表示素子の電極（例えば、液晶表示素子であればＩＴＯからなる画素電極）が形成される。この表示素子の電極は配線３３とコンタクトホール（図示せず）により接続されている
なお、図２及び図３にはボトムゲート構造のＴＦＴを示したが、トップゲート構造のＴＦＴであってもよく、この場合でも４端子ＴＦＴを作成するために新たなプロセスの増加が発生することはない。
【００２６】
［製造方法］
次に、薄膜トランジスタアレイ基板１００の製造方法を説明する。
【００２７】
図４(a)乃至図４（ｅ）はトランジスタアレイ基板の要部の製造方法を示す工程別断面図である。
【００２８】
図４（ａ）の工程において、基板３１の全面にゲート金属膜が形成される。具体的には、ゲート金属膜として、基板３１の上に、厚み５０ｎｍのＭｏ層、厚み２００ｎｍのＡｌ層、及び厚み５０ｎｍのＭｏ層が順にスパッタリング法により形成される。その後、このゲート金属膜がフォトリソグラフィを用いてパターニングされる。具体的には、フォトレジストが２ｕｍ程度の厚さに塗布され、その後、ゲート金属膜を残したい箇所にのみレジストが残るような露光及び現像が行われる。次いで、このレジストをマスクとして、ウェットエッチングによりゲート金属膜がエッチングされ、その後、レジストが剥離されてパターニングが終了する。これにより、基板３１の上、ゲート電極２０、配線３３、及びゲート線１０１（図４（ａ）に示さず）が形成される。
【００２９】
次に、図４（ｂ）の工程において、ゲート電極２０、配線３３、及びゲート線１０１が形成された基板３１の全面にゲート絶縁膜２１が４００ｎｍの厚みに形成される。ゲート絶縁膜２１はＰＶＰを塗布することにより形成される。次いで、ゲート絶縁膜がフォトリソグラフィを用いてパターニングされる。
【００３０】
次に、図４（ｃ）の工程において、ゲート絶縁膜２１の上に、ソース・ドレイン電極膜が形成される。ソース・ドレイン膜は、ゲート絶縁膜２１の上にＣｒ層及びＡｕ層をスパッタリングにより順に２００ｎｍの合計厚みに成膜するようにして形成される。その後、ソース・ドレイン電極膜がフォトリソグラフィを用いてパターニングされ、それにより所定の位置にソース電極２２Ａ、ドレイン電極２２Ｂ、ソース線１０２、ボディ電極３２（図２参照）、閾値補正線１０５が形成される。
【００３１】
次に、図４（ｄ）の工程において、図４（ｃ）の工程が遂行された基板３１の全面に絶縁膜からなる隔壁膜２３が形成される。隔壁層２３は、隔壁２３は感光性の樹脂材料等を１ｕｍ程度の厚みに塗布することにより形成される。次いで、隔壁膜２３の半導体層２４を形成すべき領域にフォトリソグラフィを用いて開口２３ａが形成される。
【００３２】
次いで、隔壁膜２３の開口２３ａ内に、インクジェット法によりベンタセンを含有するインクを噴射することにより厚み２００ｎｍの半導体層２４が形成される。
【００３３】
次いで、図４（ｅ）に示す工程において、図４（ｄ）の工程が遂行された基板３１の全面に、パッシベーション膜２５が形成される。パッシベーション膜２５は、ＢＣＢを３００ｎｍ程度の厚みに塗工することにより形成される。
【００３４】
その後、パッシベーション膜２５の上に図示されない表示素子の電極（例えば、液晶表示素子であればＩＴＯからなる画素電極）が形成される。
【００３５】
かくして、薄膜トランジスタアレイ基板１００が完成する。
【００３６】
次に、薄膜トランジスタアレイ基板の製造方法の構成について説明する。
【００３７】
図５は薄膜トランジスタアレイ基板の製造方法の構成を示す模式図である。図５に示すように、薄膜トランジスタアレイ基板の製造方法は、ソース線群１１１を形成するソース線加工と、ゲート線群１１２を形成するゲート線加工と、閾値補正線１０５を形成する閾値補正線加工と、薄膜トランジスタ１０を形成するトランジスタ加工と、を含んでいる（具体的な用途に適用する場合にはさらに表示素子加工を含む）。これらの加工は、本実施の形態では、図５に示すような順序で遂行される。そして、図４（ｃ）の工程に例示されるように、これらの加工の一部又は全部が互いに並行して遂行される。もちろん、本発明の薄膜トランジスタアレイ基板の製造方法は、これに限定されるものではなく、製造プロセスに制約されない限り、これらの加工を任意の順序でかつその一部又は全部を互いに並行して遂行することができる。
【００３８】
［作用効果］
次に、薄膜トランジスタアレイ基板の作用効果について説明する。
【００３９】
図６は本発明の課題の遠因となるインクジェット装置のヘッドの構成を模式的に示す平面図である。
【００４０】
図６に示すように、インクジェット装置は、直線状のヘッド１２０を備えている。ヘッド１２０にはその長軸方向に複数（以下所定数）のノズル（インク吐出孔）１２１が一定のピッチで一列に形成されている。ヘッド１２０は種々の仕様の薄膜トランジスタアレイ基板に共通に使用されるので、ノズル１２１のピッチは原則として薄膜トランジスタアレイ基板１００の行方向（ゲート線１０１の延在方向、以下、単に行方向という場合がある）又は列方向（ソース線１０２の延在方向、以下、単に列方向という場合がある）における隔壁膜２３の開口２３ａ（図３参照）のピッチとは一致しない。そこで、ヘッド１２０は、ノズル１２１のピッチの行方向又は列方向への投影長さ（ピッチの行方向又は列方向の成分）が開口２３ａの行方向又は列方向のピッチに一致するように、その長軸の方向を開口２３ａの行方向又は列方向に対して傾けて使用される。そして、各ノズル１２１を開口２３ａの上方に位置させ、各ノズル１２１から半導体層２４の材料（ここではベンタセン）を含有するインクを各開口２３ａに噴射することにより各開口２３ａ内に半導体層２４が形成される。このように、１つのノズル１２１で１つの半導体層２４を形成するので、ヘッド１２０は一度に所定数（ノズル１２１の数に等しい数）の画素分の半導体層２４を形成することがきる。
【００４１】
基板３１の全面に渡って半導体層２４を形成するには、例えば、このヘッド１２０を、その長軸の方向を薄膜トランジスタアレイ基板１００（正確には基板３１）の行方向に傾けた状態で、薄膜トランジスタアレイ基板１００の列方向に各行毎に停止してその行に属する所定数の画素（正確にはＴＦＴ１０）の半導体層２４を一度に形成しながら移動させる。そして、全ての行について、この所定数の画素の半導体層２４の形成を完了すると、１回のヘッド１２０のスキャンが終了し、それにより、１回の半導体層２４の印刷が終了する。ノズル１２１の数（所定数）が各行に属する画素数に満たない場合は、必要な回数だけこのヘッド１２０のスキャン及びそれによる半導体層２４の印刷を繰り返す。これにより、基板３１の全面に渡って全画素分の半導体層２４を形成することができる。このような半導体層２４の印刷方式においては、各ノズル１２１によって遂行された各列に属する全てのＴＦＴ１０の半導体２４の印刷（形成）が、実質的に１つの印刷を構成する。そこで、本発明においては、実質的な印刷具（ここではノズル１２１）によって遂行された１回分の印刷を「印刷単位」と定義する。本実施の形態では、１つのソース線１０２に接続された全てのＴＦＴ１０の半導体層２４が１つの印刷単位を形成する。
【００４２】
一般的に、このようなインクジェット方式による印刷においては、各ノズル１２１の性能のばらつき（具体的にはインク吐出孔の径のばらつき）により、各ノズル１２１で形成された半導体層２４の膜厚が、各ノズル１２１間でばらつくことが多い。このようなノズルで例えば前記のように列方向に印刷すると、その結果、薄膜トランジスタアレイ基板１００におけるＴＦＴ１０の電気特性（正確にはドレイン電流−ゲート-ソース間電圧特性）が列毎にばらついてしまう。しかしながら、本実施の形態では、各列に閾値補正線１０５が形成されていて、各閾値補正線１０５はその対応する列に属するＴＦＴ１０（画素）のボディ端子１４に接続されている。ＴＦＴ１０のボディ端子に電圧を印加すると後述するように当該ＴＦＴ１０の電気特性が変化する。そこで、この閾値補正線１０５を通じて各列のＴＦＴ１０のボディ端子１４に、列間におけるＴＦＴ１０の電気特性のばらつきを補正するような電圧を印加することにより、ＴＦＴ１０の特性ムラを解消することができる。本実施の形態において、閾値補正線１０５をソース線１０２に対応するように形成した理由は、このように、インクジェット装置のヘッド１２０を列方向に移動させてＴＦＴ１０の半導体層２４を形成するからである。
【００４３】
次に、ＴＦＴ１０の電気特性の補正原理を説明する。
【００４４】
図７は４端子トランジスタのボディ電位をパラメータとしたドレイン電流−ゲート-ソース間電圧特性を模式的に示すグラフである。
【００４５】
図７に示すように、４端子ＭＩＳトランジスタのドレイン電流が流れ始めるゲート-ソース間電圧の閾値Ｖｔは、ソース電位に対するボディ電位（以下、単にボディ電位又はボディ電圧という）が大きくなるにつれて低くなる（基板バイアス効果）。換言すると、４端子ＭＩＳトランジスタでは、ゲート-ソース間電圧を一定に保った場合、ボディ電位が高くなるに連れてドレイン電流が増大する。トランジスタがＴＦＴである場合にも同様の効果が起きることが確認されている。それ故、ＴＦＴ１０のボディ端子１４に適宜な電圧を印加することによりＴＦＴ１０のドレイン電流−ゲート-ソース間電圧特性を所望の特性に変化させることができる。なお、図７は電子がキャリアとなるＮチャンネル型トランジスタの特性を示している。正孔がキャリアとなるＰチャンネル型トランジスタではボディ電位が増加するに連れてゲート-ソース間電圧の閾値Ｖｔが上昇する。
【００４６】
以上に説明したように、本実施の形態では、各ソース線１０２に接続された全てのＴＦＴ１０の半導体層２４が１つの印刷単位を形成しており、それに対して各ソース線１０２に対応するように閾値補正線１０５が形成されている。それ故、各閾値補正線１０５を通じて各ソース線１０２に対応するＴＦＴ１０のボディ端子１４に、各ソース線１０５間（列間）におけるＴＦＴ１０の電気特性のばらつきを補正するような電圧を印加することにより、ＴＦＴ１０の電気特性のムラを解消することができる。
【００４７】
なお、印刷単位及び閾値補正配線の態様は上記のものには限定されず、例えば、各ゲート線１０１に接続された全てのＴＦＴ１０の半導体層２４が１つの印刷単位を形成しかつ各ゲート線１０１に対応するように閾値補正線１０５を形成してもよい。
【００４８】
（実施の形態２）
本発明の実施の形態２は、実施の形態１の薄膜トランジスタアレイ基板を組み込んだ表示装置を例示するものである。
【００４９】
図８は本実施の形態に係る表示装置の構成を示すブロック図である。図８に示すように、本実施の形態の表示装置５０は、実施の形態１の薄膜トランジスタアレイ基板１００を備えている。実施の形態１で述べたように、実用する際には薄膜トランジスタアレイ基板１００の各画素にはＴＦＴ１０のドレインには表示素子が形成され、薄膜トランジスタアレイ基板１００は表示パネルとして機能する。
【００５０】
表示装置５０の種類としては、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、電子ペーパー等が挙げられる。但し、液晶表示装置以外の表示装置では、薄膜トランジスタアレイ基板の構成が実施の形態に示したものと異なる。有機ＥＬ表示装置については、実施の形態４にこれを例示する。しかし、これら以外の表示装置においても、印刷単位に対応して閾値補正線を設け、各閾値補正線をその対応する印刷単位中のＴＦＴ１０のボディ端子に接続する構成は共通している。それ故、以下では、液晶表示装置及び有機ＥＬ表示装置へ本発明を適用する場合を例示するにとどめるが、他の表示装置へ本発明を適用する場合の実施の形態は、これらの実施の形態から十分類推することができる。
【００５１】
薄膜トランジスタアレイ基板１００の各ソース線１０２（図１参照）にはソースドライバ５３のソース信号出力端子が接続されている。ソースドライバ５３画像信号からソース信号を生成してこれを各ソース線１０２に出力する。また、薄膜トランジスタアレイ基板１００の各ゲート線１０１（図１参照）にはゲートドライバ５２のゲート信号出力端子が接続されている。ゲートドライバ５２は、各ゲート線１０１にゲート信号を出力する。
【００５２】
ソースドライバ５３及びゲートドライバ５２には制御回路５４が接続されている。制御回路５４は、画像信号を入力されて、これをソースドライバ５３に出力するともに、ソースドライバ５３及びゲートドライバ５２の動作を制御する。具体的には、制御回路５４は、ゲートドライバ５２が行を順に選択するようゲート信号を出力し、ソースドライバ４３がこれにタイミングを合わせて、選択された行（画素）に書き込むべきソース信号を出力するよう、ゲートドライバ５２及びソースドライバ５３を制御する。これにより、各列に属する画素において、ゲート信号によって選択された順にＴＦＴ１０がＯＮし、選択された画素に順にその対応するソース信号が書き込まれる。それにより、薄膜トランジスタアレイ基板（表示パネル）１００に、画像信号に応じた画像が表示される。
【００５３】
また、薄膜トランジスタアレイ基板１００の各閾値補正線１０５には補正回路５５の閾値補正電圧の出力端子が接続されている。補正回路５５には制御回路５４に接続されている。補正回路５５は、制御回路５４の制御により、各閾値補正線１０５に、各ソース線１０５間（列間）におけるＴＦＴ１０の電気特性のばらつきを補正するような電圧（以下、補正電圧という）を出力する。
【００５４】
一般的に、表示素子を形成する前に、薄膜トランジスタアレイ基板１００の電気特性を予め知る必要がある。これにはすでに公知となっているアレイ検査装置を使用してもよい（例えば、特許第３２７５１０３号掲載公報参照）。薄膜トランジスタアレイ基板１００を検査することにより、これを構成する個々のＴＦＴ１０の特性バラツキを検出することが可能である。この結果を元に各閾値補正線１０５に印加すべき電圧（ＴＦＴ１０の電気特性のばらつきを相殺する電圧）が算出され、その算出された電圧が、補正電圧として補正回路５５に内蔵されたメモリ（図示せず）に記憶されている。
【００５５】
これにより、表示装置５０が点灯すると、補正回路５５が補正電圧を出力し、その状態で表示が行われる。従って、ＴＦＴ１０の半導体層２４の印刷に起因する輝度ムラが解消される。
【００５６】
なお、上記以外の薄膜トランジスタアレイ基板１００の特性検出方法を用いてもよい。
【００５７】
また、制御回路５４が補正回路５５を内蔵してもよい。
【００５８】
（実施の形態３）
本発明の実施の形態３は、実施の形態２の表示装置が印刷型液晶表示装置である例を示したものである。
【００５９】
図９は本実施の形態に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。図１０は本実施の形態に係る液晶表示装置の構成を示すブロック図である。
【００６０】
図９に示すように、本実施の形態では、薄膜トランジスタアレイ基板１３０の各画素において、ＴＦＴ１０のドレイン端子１３に液晶表示素子３５が接続されている。正確には、ＴＦＴ１０のドレイン端子１３には、液晶表示素子３５の画素電極が接続されている。薄膜トランジスタアレイ基板１３０のこれ以外の構成は、実施の形態１の薄膜トランジスタアレイ基板１００と同じである。薄膜トランジスタアレイ基板１３０は液晶表示パネル２１のアクティブマトリクス基板を構成している。
【００６１】
図１０を参照すると、液晶表示パネル２１０は、薄膜トランジスタアレイ基板１３０と、この薄膜トランジスタアレイ基板１３０と対向するように配置されたカラーフィルタ基板（図示せず）と、薄膜トランジスタアレイ基板１３０とカラーフィルタ基板との間の空間に封止された液晶層（図示せず）とを備えている。液晶表示装置が縦電界方式である場合には、カラーフィルタ基板に対向電極が形成され、液晶表示装置が横電界方式である場合には、薄膜トランジスタアレイ基板１３０に対向電極が形成される。
【００６２】
液晶表示装置２００は、この液晶表示パネル２１０と、ゲートドライバ２２０と、ソースドライバ２３０と、制御回路２４０と、補正回路２５０と、バックライト（図示せず）と、偏光板等の薄膜フィルムとを備えている。ゲートドライバ２２０、ソースドライバ２３０、制御回路２４０、及び補正回路２５０は、実施の形態２のものと同様に構成されているので、その説明を省略する。また、液晶表示装置２００は、ＴＦＴ１０の電気特性補正に関する構成以外は、周知のように構成されているので、その詳細な説明及びその動作を省略する。
【００６３】
本実施の形態によれば、印刷型液晶表示装置におけるＴＦＴ１０の半導体層２４の印刷に起因する輝度ムラを解消することができる。
【００６４】
（実施の形態４）
本発明の実施の形態４は、実施の形態２の表示装置が印刷型有機ＥＬ表示装置である例を示したものである。
【００６５】
図１１は本実施の形態に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。図１２は本実施の形態に係る有機ＥＬ表示装置の構成を示すブロック図である。
【００６６】
図１１に示すように、本実施の形態の薄膜トランジスタアレイ基板１４０は、実施の形態１の薄膜トランジスタアレイ基板１００と比較すると、以下の構成が異なっており、それ以外の構成は同じである。
【００６７】
すなわち、本実施の形態の薄膜トランジスタアレイ基板１４０では、発光素子用電源線１０３が形成されている。そして、各画素に画素選択用ＴＦＴ４１が形成されていて、そのソース端子がソース線１０２に接続され、そのゲート端子がゲート線１０１に接続されている。また、各画素には発光素子駆動用ＴＦＴ４０が形成されていて、そのゲート端子１１が画素選択用ＴＦＴ４１のドレイン端子に接続され、そのドレイン端子１３が発光素子用電源線１０３に接続されている。そして、発光素子駆動用ＴＦＴ４０のゲート端子１１とドレイン端子１３との間にコンデンサ４２が接続されている。また、発光素子駆動用ＴＦＴ４０のソース端子１２に発光素子３６が接続されている。発光素子３６は、ここでは有機ＥＬ素子で構成されている。そして、発光素子駆動用ＴＦＴ４０のボディ端子１４が閾値補正線１０５に接続されている。本発明においては、表示素子（実施の形態３では液晶表示素子、本実施の形態では発光素子（有機ＥＬ素子））を実質的に駆動する（表示素子への画像信号伝達経路のゲートを構成するか又は表示素子を画像信号に応じて駆動する）ＴＦＴの電気特性が補正の対象となる。表示ムラを補正することが発明の目的であるからである。従って、本実施の形態では、その電気特性が補正の対象となるＴＦＴは、画素選択用ＴＦＴ４１ではなく、発光素子駆動用ＴＦＴ４１である。従って、本発明においては、その電気特性を補正する対象となるＴＦＴは、そのゲート端子１１がソース線１０２に（画素選択用ＴＦＴ４１を介して）接続される（本実施の形態）か、又は、そのソース端子１２がソース線１０１に接続され（実施の形態１）、かつ、そのソース端子１２（本実施の形態）又はドレイン端子１３（実施の形態１）が表示素子に接続される。
【００６８】
図１２を参照すると、有機ＥＬ表示装置３００は、薄膜トランジスタアレイ基板１４０及びこの上に形成された印刷型有機ＥＬ層（図示せず）で構成される有機ＥＬパネル３１０と、ゲートドライバ３２０と、ソースドライバ３３０と、制御回路３４０と、補正回路３５０と、偏光板等の薄膜フィルム（図示せず）とを備えている。薄膜トランジスタアレイ１４０では、発光素子駆動用ＴＦＴ４１の半導体層２４の印刷単位と印刷型有機ＥＬ層との印刷単位とは、それぞれ列毎に形成されている。印刷型有機ＥＬ層は、有機ＥＬの特性改善のために、発光層以外に正孔注入層、正孔輸送層、電子注入層、電子輸送層等を含んでいてもよい。また、ゲートドライバ３２０、ソースドライバ３３０、制御回路３４０、補正回路３５０は、実施の形態２のものと同様に構成されているので、その説明を省略する。
【００６９】
以上のように構成された有機ＥＬ表示装置３００では、選択された画素において、書き込み期間の間に、選択用ＴＦＴ４１を通じてソース線１０２からソース信号が発光素子駆動用ＴＦＴ４１のゲート端子に入力され、この入力されたソース信号に対応する電圧にコンデンサ４２が充電される。これにより、発光素子駆動用ＴＦＴ４１は、そのゲート電圧（ソース-ゲート間電圧）であるコンデンサ４２の電圧に応じたドレイン電流を発光素子３６に供給する。これにより、発光素子３６がソース信号に応じた輝度で発光する。
【００７０】
一方、各発光素子駆動用ＴＦＴ４１は、補正回路３５０によって、その電気特性を補正される。その結果、印刷型有機ＥＬ表示装置におけるＴＦＴ１０の半導体層２４の印刷に起因する輝度ムラが解消される。
【００７１】
なお、本実施の形態においては、発光素子として、有機ＥＬ素子に代えて、無機ＥＬ素子を用いても良く、有機ＥＬ素子の場合と同様の効果が得られる。
【００７２】
（実施の形態５）
図１３は本発明の実施の形態５に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【００７３】
本実施の形態では、全ての閾値補正線１０５が１つの共通配線１０６に接続されている。これ以外は、実施の形態３と同様である。このような構成によれば、共通配線１０６に所望の電圧を印加することにより、薄膜トランジスタアレイ基板１５０を構成する全てのＴＦＴ１０の電気特性を一度に補正することができる。
【００７４】
なお、実施の形態１、２、４においても本実施の形態と同様に共通配線を形成することにより、同様の効果を得ることができる。
【００７５】
（実施の形態６）
図１４は本発明の実施の形態６に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【００７６】
本実施の形態では、薄膜トランジスタ基板１６０の全ての半導体層２４が複数回（ここではｍ回）の印刷によって形成されている。実施の形態１で説明したように、半導体層２４の１回の印刷（以下、単に印刷という場合がある）はヘッド１２０（図６参照）の１回のスキャンによって遂行される。そして、ヘッド１２０の各ノズル１２１に対応する各閾値補正線１０５が、全ての回の印刷に共通して、各共通配線１０６に接続されている。換言すると、薄膜トランジスタ基板１６０には、１回の印刷における各印刷単位（ここでは、本実施の形態１で述べたように、各ソース線１０２に接続された全てのＴＦＴ１０の半導体層２４）に対応して、ヘッド１２０のノズル１２１の数（ここではｎ個）に等しい数（ｎ本）の共通配線１０６−１〜１０６−ｎが形成されている。そして、全ての回（ｍ回）の印刷において、各印刷単位に対応する閾値補正線１０５は、各印刷単位に対応する共通配線１０６−１〜１０６−ｎに接続されている。従って、各共通配線１０６−１〜１０６−ｎにはｍ本の閾値補正線１０５が接続されている。
【００７７】
このような構成によれば、以下のような効果が得られる。ヘッド１２０の各ノズル１２１の性能のばらつきに起因する列間のＴＦＴ１０の電気特性のばらつきは、各回の印刷毎に同様に発現する。そこで、各共通配線１０６−１〜１０６−ｎに、所定の補正電圧を印加することにより、複数回の印刷により形成されたアレイ基板１５０を構成する全てのＴＦＴ１０の電気特性を一度に補正することができる。
【００７８】
なお、実施の形態１、２、４においても本実施の形態と同様に共通配線を形成することにより、同様の効果を得ることができる。
【００７９】
（実施の形態７）
図１４は本発明の実施の形態７に係る印刷型液晶表示装置の構成を示すブロック図である。
【００８０】
本実施の形態の印刷型液晶表示装置５００は、以下の相違点以外は、実施の形態３の印刷型液晶表示装置２００と同じである。以下、この相違点を説明する。
【００８１】
本実施の形態の印刷型液晶表示装置５００では、ソースドライバ２３０と液晶パネル２１０との間に電流測定回路５２０が挿入されている。電流測定回路５２０は、ソース線１０２を流れる電流を検出してこれを補正回路２５０に入力する。補正回路２５０は、電流測定回路５２０で検出される電流がある基準値よりも下がったときに、すなわちＴＦＴ１０の電気特性が初期状態から劣化したときに、印刷のばらつきを補正する電圧にこの劣化を補正する電圧を加算した電圧を、当該劣化が検出された列（ソース線１０２）に対応する閾値補正線１０５に出力する。これにより、当該閾値補正線１０５に接続されたＴＦＴ１０の電気特性の劣化が補正される。その結果、液晶表示装置５００の輝度劣化が補正される。
【００８２】
なお、実施の形態４において、各列に、その列に属する全ての発光素子の駆動電流が流れる電流線を設け、上述の電流測定回路５２０をこの各電流線の電流を検出するよう構成するとともに補正回路２５０を上述のように構成することにより、印刷型有機ＥＬ表示装置においても本実施の形態と同様の効果を得ることができる。
【００８３】
なお、上述の輝度劣化補正方法は上記態様には限定されない。例えば、予めＴＦＴ１０の劣化特性を補正回路２５０が内蔵するメモリに記憶させておき、補正回路２５０が、その劣化特性を元に劣化補正用の電圧を算出してこれを印刷のばらつきを補正する電圧に加算するよう構成してもよい。また、補正回路２５０が、単純にタイマーを用いて表示装置の積算駆動時間を元に劣化補正用の電圧を算出するよう構成してもよい。
【００８４】
なお、上記実施の形態では、印刷方式として、インクジェット方式が用いられたが、本発明はこれに限定されず、ロール印刷、凸版印刷、凹版印刷、スクリーン印刷、ディスペンサー描画等、現在一般的に使用される印刷方式を用いることができる。
【産業上の利用可能性】
【００８５】
本発明の薄膜トランジスタアレイ基板の製造方法及び閾値補正方法、表示装置の輝度補正方法、薄膜トランジスタアレイ基板、並びに表示装置は、コンピュータ用及び家電用を初めとする種々のディスプレイの製造方法及びディスプレイ等に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【図２】図１の薄膜トランジスタアレイ基板の要部の半導体デバイスとしての構造を模式的に示す平面図である。
【図３】図１の薄膜トランジスタアレイ基板の要部の半導体デバイスとしての構造を模式的に示す断面図であって、図３（ａ）は図２のIIIA−IIIA線に沿った断面図、図３（ｂ）は図２のIIIB−IIIB線に沿った断面図である。
【図４】図４(a)乃至図４（ｅ）はトランジスタアレイ基板の要部の製造方法を示す工程別断面図である。
【図５】薄膜トランジスタアレイ基板の製造方法の構成を示す模式図である。
【図６】本発明の課題の遠因となるインクジェット装置のヘッドの構成を模式的に示す平面図である。
【図７】４端子トランジスタのボディ電位をパラメータとしたドレイン電流−ゲート-ソース間電圧特性を模式的に示すグラフである。
【図８】本発明の実施の形態２に係る表示装置の構成を示すブロック図である。
【図９】本発明の実施の形態３に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【図１０】本発明の実施の形態３に係る液晶表示装置の構成を示すブロック図である。
【図１１】本発明の実施の形態４に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【図１２】本発明の実施の形態４に係る有機ＥＬ表示装置の構成を示すブロック図である。
【図１３】本発明の実施の形態５に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【図１４】本発明の実施の形態６に係る薄膜トランジスタアレイ基板の電気的構成の概要を示す回路図である。
【図１５】本発明の実施の形態７に係る印刷型液晶表示装置の構成を示すブロック図である。
【符号の説明】
【００８７】
１０        薄膜トランジスタ（ＴＦＴ）
１１  ゲート端子
１２  ソース端子
１３  ドレイン端子
１４  ボディ端子
２０  ゲート電極
２１  ゲート絶縁膜
２２Ａ  ソース電極
２２Ｂ  ドレイン電極
２３  隔壁
２３  開口
２４  半導体層
２５  パッシベーション膜
３２  ボディ電極
３３  配線
３５  液晶表示素子
３６  発光素子（有機ＥＬ素子）
４０  発光素子駆動用ＴＦＴ
４１  画素選択用ＴＦＴ
５０  表示装置
５２，２２０，３２０  ゲートドライバ
５３，２３０，３３０  ソースドライバ
５４，２４０，３４０  制御回路
５５，２５０，３５０  補正回路
１００，１３０，１４０，１５０，１６０  薄膜トランジスタアレイ基板
１０１  ゲート線
１０２  ソース線
１０３  発光素子用電源線
１０５  閾値補正線
１０６，１０６−１〜１０６−ｎ  共通配線
１１１  ソース線群
１１２  ゲート線群
１２０  ヘッド
１２１  ノズル
２００，５００  印刷型液晶表示装置
２１０  液晶パネル
２２０  ゲートドライバ
２３０  ソースドライバ
３００  印刷型有機ＥＬ表示装置
３１０  有機ＥＬパネル
５００  ＬＣＤ表示装置
５２０  電流測定回路
【図１】
0005052370.tif 000002
【図２】
0005052370.tif 000003
【図３】
0005052370.tif 000004
【図４】
0005052370.tif 000005
【図５】
0005052370.tif 000006
【図６】
0005052370.tif 000007
【図７】
0005052370.tif 000008
【図８】
0005052370.tif 000009
【図９】
0005052370.tif 000010
【図１０】
0005052370.tif 000011
【図１１】
0005052370.tif 000012
【図１２】
0005052370.tif 000013
【図１３】
0005052370.tif 000014
【図１４】
0005052370.tif 000015
【図１５】
0005052370.tif 000016