(57)【特許請求の範囲】
【請求項１】
スイッチトキャパシタ回路を用いた積分回路であって、
オペアンプと、
前記オペアンプの帰還経路に設けられる帰還容量と、
信号入力ノードと前記オペアンプの入力ノードとの間に設けられる、前記積分回路の入力部と、を含み、
前記積分回路の入力部は、
前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、
前記第１ノードと第２ノードとの間に設けられる第１のキャパシタ部と、
前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、
前記第３ノードと第４ノードとの間に設けられる第２のキャパシタ部と、
前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、
前記第２ノードと前記オペアンプの入力ノードとの間に設けられる第７のスイッチと、
を含み、
前記第１のキャパシタ部は、
前記第１ノードと前記第２ノードとの間に直列に設けられる第１のキャパシタおよび第２のキャパシタと、
前記第１および第２のキャパシタの共通接続点と前記基準電位との間に設けられる第３のキャパシタと、を有し、
前記第２のキャパシタ部は、
前記第３ノードと前記第４ノードとの間に直列に設けられる第４のキャパシタおよび第５のキャパシタと、
前記第４および第５のキャパシタの共通接続点と前記基準電位との間に設けられる第６のキャパシタと、
を有することを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項２】
請求項１記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のスイッチ、前記第４のスイッチならびに前記第５のスイッチの各々は第１のクロックによって動作し、
前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチならびに前記第７のスイッチ回路の各々は、前記第１のクロックとは逆相の第２のクロックによって動作する、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項３】
請求項１または請求項２に記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のキャパシタ部に含まれる前記第１のキャパシタおよび前記第２のキャパシタの面積は同一に設定され、
前記第２のキャパシタ部に含まれる前記第４のキャパシタおよび前記第５のキャパシタの面積は同一に設定される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項４】
請求項１または請求項２に記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のキャパシタ部に含まれる前記第１のキャパシタおよび前記第２のキャパシタの形状および面積は同一に設定され、かつ、前記第１のキャパシタおよび前記第２のキャパシタは共通の製造工程により製造され、
前記第２のキャパシタ部に含まれる前記第４のキャパシタおよび前記第５のキャパシタの形状および面積は同一に設定され、かつ、前記第４のキャパシタおよび前記第５のキャパシタは、共通の製造工程により製造される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項５】
請求項１〜請求項４のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のキャパシタと前記第４のキャパシタの面積は同一に設定され、
前記第２のキャパシタと前記第５のキャパシタの面積は同一に設定され、
前記第３のキャパシタと前記第６のキャパシタの面積は同一に設定される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項６】
請求項１〜請求項４のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のキャパシタと前記第４のキャパシタの形状および面積は同一に設定され、かつ、前記第１のキャパシタおよび前記第４のキャパシタは共通の製造工程により製造され、
前記第２のキャパシタと前記第５のキャパシタの形状および面積は同一に設定され、かつ、前記第２のキャパシタおよび前記第５のキャパシタは共通の製造工程により製造され、
前記第３のキャパシタと前記第６のキャパシタの形状および面積は同一に設定され、かつ、前記第３のキャパシタおよび前記第６のキャパシタは共通の製造工程により製造される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項７】
請求項１〜請求項６のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１〜第７のスイッチの各々のサイズは同一に設定されることを特徴とする積分回路。
【請求項８】
請求項１〜請求項７のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタならびに前記第６のキャパシタの各々は、基板に近い位置に設けられる第１の電極と、前記基板から遠い位置に設けられる第２の電極とを有し、
前記第１のキャパシタ、前記第２のキャパシタならびに前記第３のキャパシタの各々の前記第２の電極同士が共通に接続され、
前記第４のキャパシタ、前記第５のキャパシタならびに前記第６のキャパシタの各々の前記第２の電極同士が共通に接続される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項９】
請求項１〜請求項８のいずれかに記載の、スイッチトキャパシタ回路を用いた積分回路を用いて構成されるローパスフィルタ。
【請求項１０】
請求項１〜請求項８のいずれかに記載の、スイッチトキャパシタ回路を用いた積分回路を搭載する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路を用いた積分回路およびローパスフィルタおよび電子機器等に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路については、例えば、特許文献１に記載されている。また、素子値の広がりを抑えた２次のスイッチトキャパシタフィルタ（ＳＣＦ）については、非特許文献１に記載されている。
【特許文献１】特開平０６−０６１７９３号公報
【非特許文献１】電子情報通信学会技術研究報告ＣＡＳ８９−１６３／／ＣＳ８９−１２３／／ＤＳＰ８９−６２『素子値の広がりを抑えた２次ＳＣＦ』石川、安斎、藤井
【発明の開示】
【発明が解決しようとする課題】
【０００３】
入力抵抗（Ｒ）ならびに容量（Ｃ）の時定数を利用したＲＣ積分回路（ローパスフィルタ：ＬＰＦ）のカットオフ周波数ｆｃは、以下のように表わされる。ｆｃ＝（１／（２πＣｉＲ））。Ｃｉは、オペアンプの帰還ループに設けられる帰還容量（積分容量）である。ここで、カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定する。この場合、帰還容量Ｃｉの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、抵抗Ｒを大きくすることが望まれる。
【０００４】
入力抵抗Ｒをスイッチトキャパシタ回路で構成したとき、その抵抗Ｒの抵抗値は、以下のように表わされる。
【０００５】
Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数，Ｃｓ：スイッチトキャパシタの容量）。サンプリングクロック周波数ｆｓを小さくすれば、スイッチトキャパシタ回路の等価抵抗Ｒを高抵抗化することができる。
【０００６】
しかし、実際は、サンプリングクロックが漏れ込むため、これを除去するために、スイッチトキャパシタ回路の前後にプリフィルタならびにポストフィルタを設けるのが通常である。サンプリングクロック周波数ｆｓが下がれば、今度は、サンプリングクロックの漏れ成分を除去するために、プリフィルタやポストフィルタの帯域を狭める必要があり、そうすると、上式から、結局、帰還容量Ｃｉを増大させる必要があり、プリフィルタやポストフィルタの占有面積が増大する。よって、スイッチトキャパシタ回路と、プリフィルタならびにポストフィルタを含めた全体の回路の占有面積を削減することはできない。
【０００７】
よって、スイッチトキャパシタ回路を用いて高抵抗Ｒを実現しようとすると、スイッチトキャパシタ回路の容量Ｃｓの容量値を小さくしなければならないが、容量Ｃｓの容量値を小さくしていけば、充放電の電流量が減少し、ノイズの影響を直接に受けるようになってしまうため、限界がある。
【０００８】
つまり、スイッチキャパシタを用いた積分回路（ＳＣ積分回路）において、カットオフ周波数ｆｃを極めて低周波数とするとき、スイットとキャパシタＣｓの容量と帰還容量Ｃｉの容量値との比（Ｃｓ／Ｃｉ）を極端に小さくする必要がある。しかし、帰還容量Ｃｉのサイズを増大させれば、回路の占有面積は飛躍的に増大する。逆に、帰還容量Ｃｉのサイズを小さくする場合、ＩＣにおける回路の最小寸法が決まっているため、サイズの縮小には限界がある。
【０００９】
上述の非特許文献１には、スイッチトキャパシタ回路の面積の広がりを抑制できる旨が記載されているが、面積削減の効果は平方根程度であると記載されており、面積の広がり抑制には限界がある。
【００１０】
本発明はこのような考察に基づいてなされたものである。本発明の幾つかの実施形態によれば、例えば、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路を、オペアンプの入力容量とオペアンプの帰還容量の比を大きくすることなく、高精度に実現することができる。
【課題を解決するための手段】
【００１１】
（１）本発明の一態様は、スイッチトキャパシタ回路を用いた積分回路であって、オペアンプと、前記オペアンプの帰還経路に設けられる帰還容量と、信号入力ノードと前記オペアンプの入力ノードとの間に設けられる、前記積分回路の入力部と、を含み、前記積分回路の入力部は、前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、前記第１ノードと第２ノードとの間に設けられる第１のキャパシタ部と、前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、前記第３ノードと第４ノードとの間に設けられる第２のキャパシタ部と、前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、前記第２ノードと前記オペアンプの入力ノードとの間に設けられる第７のスイッチと、を含み、前記第１のキャパシタ部は、前記第１ノードと前記第２ノードとの間に直列に設けられる第１のキャパシタおよび第２のキャパシタと、前記第１および第２のキャパシタの共通接続点と前記基準電位との間に設けられる第３のキャパシタと、を有し、前記第２のキャパシタ部は、前記第３ノードと前記第４ノードとの間に直列に設けられる第４のキャパシタおよび第５のキャパシタと、前記第４および第５のキャパシタの共通接続点と前記基準電位との間に設けられる第６のキャパシタと、を有する。
【００１２】
スイッチトキャパシタ（ＳＣ）回路を用いて構成される積分回路（ＳＣ積分回路）の、オペアンプの入力部のＳＣ回路において、キャパシタの回路構成として、複数のキャパシタを組み合わせた構成を採用する。例えば、信号伝送路において直列（縦列）に接続される２つのキャパシタと、それらのキャパシタの共通接続ノード（共通接続点）と基準電位（例えば接地電位）との間に一つのキャパシタを接続した構成を採用する。この複合的なキャパシタの構成は、３つのキャパシタをＴ字形に結線した構成とみることができるため、便宜上、Ｔ型構成と称する（但し、Ｔ字形に限定されるものではない）。
【００１３】
従来のスイッチトキャパシタ回路（ＳＣ回路）では、例えば、互いに逆相の第１および第２のクロックを用いる場合、第１クロックのタイミングでキャパシタに電荷を蓄積し、第２のクロックのタイミングで、キャパシタの蓄積電荷を放電（放出）させ、その放電による電荷移動をオペアンプおよび帰還容量を用いて積分するという動作が行われる。キャパシタに蓄積される電荷と、キャパシタから放出される電荷は同じである。
【００１４】
ここで、キャパシタに蓄積される電荷の一部のみを放出させ、残りの電荷は、放出されることなくキャパシタに留まるようにできれば、オペアンプに流入する電荷量が減少する。すなわち、スイッチトキャパシタ回路を通過する電荷量が絞られたことになり、ＳＣ積分回路の入力部全体で考えると容量を小さく見せることができる。
【００１５】
Ｔ型構成のキャパシタでは、スイッチのオン／オフによって、信号伝送路に直列（縦列）に接続される２つのキャパシタの各々の一方の電極の電位を制御することはできるが、３つのキャパシタの共通接続点の電位は直接には制御することができない。その共通接続点の電荷の総量が、例えば、スイッチのオン／オフの状態によらずに変化しないとすれば（こうなることが望ましいが、この点に限定されるものではない）、各キャパシタの共通接続点と基準電位との間に接続されるキャパシタに蓄積される電荷は、スイッチのオン／オフに伴うキャパシタの放電に関与しなくなる。つまり、Ｔ型構成の各キャパシタに蓄積された全電荷のうち、各キャパシタの共通接続点と基準電位との間に接続されるキャパシタに蓄積される電荷（の少なくとも一部）は、積分器に流入せず、保持されつづける。そして、Ｔ型構成のキャパシタに蓄積される全電荷量に対する、保持される電荷量の割合は、入力端及び出力端から流入される電荷量が一定であったとすると各キャパシタの容量比によって制御（変更）することができる。
【００１６】
この原理を用いることによって、極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見かけ上、より小さな容量を高精度に実現することができる。したがって、本態様のＳＣ積分回路では、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路を、オペアンプの入力容量とオペアンプの帰還容量の比（素子係数）を大きくすることなく、高精度に実現することができる。
【００１７】
但し、複数のキャパシタをＴ字形に結線した構成（Ｔ型構成）を用いる場合、複数のキャパシタが接続されている分、寄生容量の影響を受けやすい。よって、より高精度の設計を行うためには、各キャパシタの寄生容量の影響を十分に考慮する必要がある。つまり、正規の容量に寄生容量が付くことによって、Ｔ型構成のキャパシタの全電荷の電荷量が変化するため、寄生容量の影響を受けにくくすることが重要となる。
【００１８】
例えば、単純なＳＣ積分回路の回路構成（一つのオペアンプの入力部に一つのＳＣ回路を設ける回路構成）では、Ｔ型構成のキャパシタを採用した場合に、寄生容量に対して不感な構成を実現する上で限界がある。また、例えば、Ｔ型構成のキャパシタの一つをリセットするためにリセットスイッチを設ける回路構成を採用するような場合、リセットスイッチがオフ状態のときは、リセットスイッチそのものが寄生容量となるため、寄生容量に不感な構成にはならない。
【００１９】
そこで、本態様では、ＳＣ積分回路の回路構成として、信号入力ノードとオペアンプの入力ノードとの間に２本の信号伝送路を設け、各信号伝送路にスイッチトキャパシタ回路を設けると共に、各信号伝送路間の接続／非接続をスイッチにより制御し、また、いずれか一方の信号伝送路とオペアンプの入力ノードとの接続／非接続をスイッチにより制御する構成を採用する。この回路構成によれば、２つの信号伝送路を有することを利用して、寄生容量の影響を補償することができる。つまり、寄生容量の影響を最小限に抑えることができる。また、回路の特性が、容量素子係数（つまり入力容量と帰還容量の比）のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立しており、よって、例えば高次のフィルタを形成する場合でも、回路設計が容易であるという利点もある。
【００２０】
そして、このような２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつＳＣ積分回路の入力部のＳＣ回路に、Ｔ型構成のキャパシタを採用することによって、上述のとおり、キャパシタに蓄積される全電荷のうちの一部を移動させない（保持しつづける）という電荷の移動制御が可能となり、見かけ上、より小さな容量を高精度に実現することができる。よって、ＳＣ積分回路のカットオフ周波数を極端に低くする（例えば１Ｈｚ程度）にする場合でも、回路の占有面積を大幅に抑制することができる。
【００２１】
また、２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつＳＣ積分回路を用いれば、Ｔ型構成のキャパシタを用いた場合でも、寄生容量の影響を最小限に抑制する特性を実現することができる。
【００２２】
このように、各回路の特徴が効果的に発揮され、その相乗効果によって、Ｔ型構成のキャパシタを用いて見掛け上、より小さな容量を高精度に実現し、オペアンプの入力容量とオペアンプの帰還容量の比（素子係数）の広がりを、より効果的に抑制すると共に、Ｔ型構成を採用した場合でも、寄生容量の影響を最小限に抑制する回路構成を実現することができる。しかも、回路特性が素子係数で完結していることによって、高次のフィルタをする場合でも容易に回路設計が可能であるという効果も得ることができる。
【００２３】
（２）本発明の他の態様では、前記第１のスイッチ、前記第４のスイッチならびに前記第５のスイッチの各々は第１のクロックによって動作し、前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチならびに前記第７のスイッチ回路の各々は、前記第１のクロックとは逆相の第２のクロックによって動作する。
【００２４】
第１〜第７のスイッチの各々が、互いに逆相の第１のクロックおよび第２のクロックのいずれで動作するかを、明確化したものである。
【００２５】
（３）本発明の他の態様では、前記第１のキャパシタ部に含まれる前記第１のキャパシタおよび前記第２のキャパシタの面積は同一に設定され、前記第２のキャパシタ部に含まれる前記第４のキャパシタおよび前記第５のキャパシタの面積は同一に設定される。
【００２６】
スイッチの状態が変化し、Ｔ型構成のキャパシタのうち、信号伝送路に直列に接続される２つのキャパシタの各々の一方の電極の電位が変化すると、その２つのキャパシタの各々に蓄積されていた電荷が移動する。このとき、その２つのキャパシタのサイズ（面積）が同じであれば、各キャパシタの電荷の移動量が同じとなり、信号入力ノードからみた電荷の移動と、オペアンプの入力ノードからみた電荷の移動とが平衡する。この場合、Ｔ型構成の３つのキャパシタの共通接続点の電荷の総量は、スイッチの状態の変化の前後で変化せず、共通接続点と基準電位との間に接続されるキャパシタに蓄積されている電荷の電荷量は、スイッチの状態の変化の前後で変化しない。Ｔ型構成の各キャパシタに蓄積される全電荷量は、スイッチの状態の変化の前後で変化せず、電荷は保存される（つまり、電荷の保存則が成立する）。本態様では、Ｔ型構成のキャパシタに蓄積される全電荷量に対する、保持されつづける電荷量（共通接続点と基準電位との間に接続されるキャパシタに蓄積されている電荷の電荷量）の割合は、各キャパシタの容量比によって高精度に制御することができる。
【００２７】
（４）本発明の他の態様では、前記第１のキャパシタ部に含まれる前記第１のキャパシタおよび前記第２のキャパシタの形状および面積は同一に設定され、かつ、前記第１のキャパシタおよび前記第２のキャパシタは共通の製造工程により製造され、前記第２のキャパシタ部に含まれる前記第４のキャパシタおよび前記第５のキャパシタの形状および面積は同一に設定され、かつ、前記第４のキャパシタおよび前記第５のキャパシタは、共通の製造工程により製造される。
【００２８】
キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、信号伝送路に直列に接続される２つのキャパシタの比精度を、より高精度に制御することが可能である。よって、より高精度な回路設計が可能となる。
【００２９】
（５）本発明の他の態様では、前記第１のキャパシタと前記第４のキャパシタの面積は同一に設定され、前記第２のキャパシタと前記第５のキャパシタの面積は同一に設定され、前記第３のキャパシタと前記第６のキャパシタの面積は同一に設定される。
【００３０】
２本の信号伝送路のうちの一方の信号伝送路にＴ型に接続された各キャパシタが設けられ、他方の信号伝送路においても、Ｔ型に接続された各キャパシタが設けられる。２つのＴ型構成において、同じ位置にあるキャパシタのサイズを同一とするものである。これによって、２つのＴ型構成のバランスがとれ、例えば、各ＳＣ回路の特性が同じものとして扱って回路の伝達関数を導くことができ、回路の設計が容易化される。また、寄生容量の影響の補償も行い易くなり、寄生容量の影響を最小限に抑制する回路構成とすることができる。
【００３１】
（６）本発明の他の態様では、前記第１のキャパシタと前記第４のキャパシタの形状および面積は同一に設定され、かつ、前記第１のキャパシタおよび前記第４のキャパシタは共通の製造工程により製造され、前記第２のキャパシタと前記第５のキャパシタの形状および面積は同一に設定され、かつ、前記第２のキャパシタおよび前記第５のキャパシタは共通の製造工程により製造され、前記第３のキャパシタと前記第６のキャパシタの形状および面積は同一に設定され、かつ、前記第３のキャパシタおよび前記第６のキャパシタは共通の製造工程により製造される。
【００３２】
キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、２つのＴ型構成における対応する位置にあるキャパシタの比精度を、より高精度に制御することが可能である。よって、より高精度な回路設計が可能となる。
【００３３】
（７）本発明の他の態様では、前記第１〜第７のスイッチの各々のサイズは同一に設定される。
【００３４】
これによって、各スイッチに接続される寄生容量の容量値を揃えることができる。したがって、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことができる。よって、寄生容量の影響を無視できるほど小さくする回路構成を実現し易くなる。
【００３５】
（８）本発明の他の態様では、前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタならびに前記第６のキャパシタの各々は、基板に近い位置に設けられる第１の電極と、前記基板から遠い位置に設けられる第２の電極とを有し、前記第１のキャパシタ、前記第２のキャパシタならびに前記第３のキャパシタの各々の前記第２の電極同士が共通に接続され、前記第４のキャパシタ、前記第５のキャパシタならびに前記第６のキャパシタの各々の前記第２の電極同士が共通に接続される。
【００３６】
第２の電極は、第１の電極に比べて、基板（例えば半導体基板）からの距離が遠い位置にある。よって、基板や、基板上に形成される絶縁膜等に起因する寄生容量の影響を受けにくい。Ｔ型構成の各キャパシタの共通接続点の電位は、Ｔ型構成の各キャパシタに蓄積される全電荷の電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響をうけないようにする必要がある。そこで、各キャパシタの第２の電極同士を共通に接続するものである。一方、第１の電極には、低インピーダンスのノード（例えば、オペアンプの入力ノード（例えば反転端子）、信号入力ノードあるいはグランドライン等）が接続されるため、第１の電極に接続される寄生容量は、回路特性に影響を与えない。
【００３７】
（９）本発明の他の態様では、ローパスフィルタを、上記のスイッチトキャパシタ回路を用いた積分回路を用いて構成する。
【００３８】
本態様では、例えば、低いカットオフ周波数をもつローパスフィルタにおける、回路面積を大幅に低減することができる。また、寄生容量の影響を受けにくい、高精度のローパスフィルタが実現される。
【００３９】
（１０）本発明の他の態様では、電子機器に、上記のスイッチトキャパシタ回路を用いた積分回路を搭載する。
【００４０】
これにより、小型で高性能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００４１】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４２】
（第１の実施形態）
本実施形態では、スイッチトキャパシタ（ＳＣ）回路を用いた積分回路（以下、ＳＣ積分回路という）の一例の回路構成および動作について説明する。
【００４３】
（全体構成）
図１は、本発明の、スイッチトキャパシタ回路を用いた積分回路（ＳＣ積分回路）の一例の回路構成を示す回路図である。
【００４４】
ＳＣ積分回路５０は、オペアンプＯＰＡと、帰還容量Ｃｉと、積分回路の入力部（ＳＣ回路）１００と、入力信号Ｖｉｎが入力される信号入力ノードＰ１と、出力電圧信号Ｖｏｕｔを出力する信号出力ノードＰ２とを有する。
【００４５】
積分回路の入力部１００には、第１の信号伝送路（経路ａ）と、第２の信号伝送路（経路ｂ）が設けられる。第１の信号伝送路（経路ａ）と第２の信号伝送路（経路ｂ）は、ノードＮＱにより結線される。ノードＮＱとオペアンプＯＰＡの反転端子（オペアンプの入力ノード）との間の信号伝送路が第３の信号伝送路（経路ｃ）となる。
【００４６】
なお、この回路構成は一例であり、例えば、回路の細部の構成が変形される場合もあり得る。また、キャパシタ部の構成（Ｔ字形に結線された複数のキャパシタで構成されるＴ型構成）は、上述の回路構成とは異なる回路に対しても適用することが可能である。例えば、ＳＣ積分回路の入力部分と同様の回路構成を２つ並列に入力する場合などにも適用することが出来る。
【００４７】
また、図１では、複数のスイッチの各々の位置、ならびにキャパシタ部（Ｔ字形に結線された複数のキャパシタで構成される）の位置を正確に特定できるようにするために、信号伝送路上において、第１ノード（第１の節点）〜第５ノード（第５の節点）を設定している。これらのノードは、説明の便宜上、使用されるものである。
【００４８】
また、図１のＳＣ積分回路では、複数のスイッチが設けられるが、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。
【００４９】
また、図１では、スイッチの参照符号として、例えば、“Ｓａ１（１）”というような参照符号が用いられる。“Ｓａ１（１）”の「ａ」は、経路ａに設けられることを表し、末尾の「（１）」は第１フェーズスイッチであることを表し、「１」は、経路ａに設けられる第１フェーズスイッチのうち第１番目のスイッチであることを表す。他のスイッチについての表記も同様である。
【００５０】
積分回路５０の入力部１００に含まれるスイッチトキャパシタ回路（ＳＣ回路）は、第１のスイッチ回路ＳＷ１と、第１のキャパシタ部ＴＳ（１）と、第２のスイッチ回路ＳＷ２と、第２のキャパシタ部ＴＳ（２）と、第３のスイッチ回路ＳＷ３と、第４のスイッチ回路ＳＷ４と、を有し、第１のキャパシタ部ＴＳ（１）は、Ｔ字形に結線されたキャパシタＧＡ１，ＧＡ２およびＧＡ３を有し、第２のキャパシタ部ＴＳ（２）は、Ｔ字形に結線されたキャパシタＧＢ１，ＧＢ２およびＧＢ３を有する。Ｔ字形に結線されたキャパシタＧＡ１，ＧＡ２およびＧＡ３の共通接続ノード（共通接続点）をＮＡ１とする。また、Ｔ字形に結線されたキャパシタＧＢ１，ＧＢ２およびＧＢ３の共通接続ノード（共通接続点）をＮＢ１とする。
【００５１】
第１のスイッチ回路ＳＷ１および第１のキャパシタ部ＴＳ（１）は、第１の信号伝送路（経路ａ）に設けられるスイッチトキャパシタ（ＳＣ）回路を構成する。第２のスイッチ回路ＳＷ２および第２のキャパシタ部ＴＳ（２）は、第２の信号伝送路（経路ｂ）に設けられるスイッチトキャパシタ（ＳＣ）回路を構成する。第３のスイッチ回路ＳＷ３は、第４ノードＮ４と第２ノードＮ２との接続／非接続、ならびに第４のノードと基準電位（例えば接地電位）との接続／非接続を制御する。第４のスイッチＳＷ４は、第２ノードＮ２と第５ノード（オペアンプの入力ノード：反転端子）Ｎ５との接続／非接続を制御する。
【００５２】
図１において、第１フェーズスイッチ「１」がオンした状態では、第１ノードＮ１にＶｉｎが印加され、第２ノードＮ２と第４ノードＮ４が接続され、第３ノードＮ３は基準電位（ここでは接地電位）となる。この場合、Ｖｉｎと接地電位（ＧＮＤ）との間に、第１および第２のキャパシタ部ＴＳ（１），ＴＳ（２）が直列に接続された状態となる。一方、第２フェーズスイッチ「２」がオンした状態では、第１のキャパシタ部ＴＳ（１）に関しては、第１ノードＮ１が接地電位（ＧＮＤ）となり、第２ノードＮ２は、オペアンプＯＰＡの入力ノード（第５ノード）Ｎ５と接続され、このとき、第１のキャパシタ部ＴＳ（１）とオペプアンプＯＰＡとの間で電荷の移動が生じる。また、第２のキャパシタ部ＴＳ（２）に関しては、第３ノードＮ３にＶｉｎが印加され、第４ノードＮ４は接地される。この動作が繰り返される。
【００５３】
より具体的には、積分回路５０の入力部１００は、信号入力ノード（Ｐ１）と第１ノード（Ｎ１）との間に設けられる第１のスイッチ（Ｓa１（１））と、第１ノード（Ｎ１）と基準電位（ＧＮＤ）との間に設けられる第２のスイッチ（Ｓａ１（２））と、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に設けられる第１のキャパシタ部（ＴＳ（１））と、信号入力ノード（Ｐ１）と第３ノード（Ｎ３）との間に設けられる第３のスイッチ（Ｓｂ１（２））と、第３ノード（Ｎ３）と基準電位（ＧＮＤ）との間に設けられる第４のスイッチ（Ｓｂ１（１））と、第３ノード（Ｎ３）と第４ノード（Ｎ４）との間に設けられる第２のキャパシタ部（ＴＳ（２））と、第２ノード（Ｎ２）と第４ノード（Ｎ４）との間に設けられる第５のスイッチ（Ｓｂ２（１））と、第４ノード（Ｎ４）と基準電位（ＧＮＤ）との間に設けられる第６のスイッチ（Ｓｂ２（２））と、第２ノード（Ｎ２）とオペアンプの入力ノード（Ｎ５）との間に設けられる第７のスイッチ（Ｓｃ１（２））と、を含む。
【００５４】
また、第１のキャパシタ部（ＴＳ（１））は、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に直列に設けられる第１のキャパシタ（ＧＡ１）および第２のキャパシタ（ＧＡ２）と、第１および第２のキャパシタの共通接続点（ＮＡ１）と基準電位（ＧＮＤ）との間に設けられる第３のキャパシタ（ＧＡ０）と、によって構成されるＴ字形の回路構成（Ｔ型構成）を有する。
【００５５】
同様に、第２のキャパシタ部（ＴＳ（２））は、第３ノード（Ｎ３）と第４ノード（Ｎ４）との間に直列に設けられる第４のキャパシタ（ＧＢ１）および第５のキャパシタ（ＧＢ２）と、第４および第５のキャパシタの共通接続点（ＮＢ１）と基準電位（ＧＮＤ）との間に設けられる第６のキャパシタ（ＧＢ０）と、によって構成されるＴ字形の構成（Ｔ型構成）を有する。
【００５６】
（スイッチ回路用のクロック）
上述のとおり、図１のＳＣ積分器５０では、第１のスイッチ回路ＳＷ１〜第４のスイッチ回路ＳＷ４の動作クロックとして、第１のクロック（ＣＬＫ１）と、第１のクロックとは逆相の第２のクロック（ＣＬＫ２）が使用される。
【００５７】
第１のスイッチ（Ｓａ１（１））、第４のスイッチ（Ｓｂ１（１））ならびに第５のスイッチ（Ｓｂ２（１））の各々は第１のクロック（ＣＬＫ１）によって動作する。第２のスイッチ（Ｓａ１（２））、第３のスイッチ（Ｓｂ１（２））、第６のスイッチ（Ｓｂ２（２））ならびに第７のスイッチ回路（Ｓｃ１（２））の各々は、第２のクロック（ＣＬＫ２）によって動作する。
【００５８】
（図１のＳＣ積分回路の原理の説明）
スイッチトキャパシタ（ＳＣ）回路を用いて構成される積分回路（ＳＣ積分回路）５０の、オペアンプＯＰＡの入力部のＳＣ回路１００において、キャパシタ部ＴＳ（１）、ＴＳ（２）の回路構成として、複数のキャパシタ（ＧＡ０〜ＧＡ２，ＧＢ０〜ＧＢ２）を組み合わせた回路構成を採用する。例えば、信号伝送路において直列（縦列）に接続される２つのキャパシタと、それらのキャパシタの共通接続ノード（共通接続点）と基準電位（例えば接地電位）との間に一つのキャパシタを接続した構成が採用される。この複合的なキャパシタの構成は、３つのキャパシタをＴ字形に結線した構成とみることができるため、便宜上、Ｔ型構成と称する（但し、Ｔ字形に限定されるものではない）。
【００５９】
従来のスイッチトキャパシタ回路（ＳＣ回路）では、例えば、互いに逆相の第１および第２のクロックを用いる場合、第１クロックのタイミングでキャパシタに電荷を蓄積し、第２のクロックのタイミングで、キャパシタの蓄積電荷を放電（放出）させ、その放電による電荷移動をオペアンプおよび帰還容量を用いて積分するという動作が行われる。キャパシタに蓄積される電荷と、キャパシタから放出される電荷は同じである。
【００６０】
ここで、キャパシタに蓄積される電荷の一部のみを放出させ、残りの電荷は、放出されることなくキャパシタに留まるようにできれば、オペアンプに流入する電荷量が減少する。すなわち、スイッチトキャパシタ回路を通過する電荷量が絞られたことになり、ＳＣ積分回路の入力部全体で考えると容量を小さく見せることができる。
【００６１】
Ｔ型構成のキャパシタでは、スイッチのオン／オフによって、信号伝送路に直列（縦列）に接続される２つのキャパシタの各々の一方の電極（つまり、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４）の電位を制御することはできるが、３つのキャパシタ（ＧＡ０〜ＧＡ２，ＧＢ０〜ＧＢ２）の共通接続点（ＮＡ１，ＮＢ１）の電位は直接には制御することができない。
【００６２】
その共通接続点（ＮＡ１，ＮＢ１）の電位が、例えば、スイッチのオン／オフの状態によらずに変化しないとすれば（このようにすることが望ましいが、必ずしもこの点に限定されるものではない）、各キャパシタの共通接続点（ＮＡ１，ＮＢ１）と基準電位（例えばＧＮＤ）との間に接続されるキャパシタ（ＧＡ０，ＧＢ０）に蓄積される電荷は、スイッチＳａ１（１）〜Ｓｃ１（２）の各々のオン／オフに伴うキャパシタの放電に関与しなくなる。つまり、Ｔ型構成の各キャパシタ（ＧＡ０〜ＧＡ２，ＧＢ０〜ＧＢ２）に蓄積された全電荷のうち、各キャパシタの共通接続点（ＮＡ１，ＮＢ１）と基準電位（例えばＧＮＤ）との間に接続されるキャパシタに蓄積される電荷（の少なくとも一部）は、積分器（オペアンプＯＰＡと帰還容量ｃｉ）に流入せず、保持されつづける。
【００６３】
そして、Ｔ型構成のキャパシタに蓄積される全電荷量に対する、保持される電荷量の割合は、入力端（例えば、キャパシタ部ＴＳ（１）の場合、第１ノードＮ１）および出力端（キャパシタ部ＴＳ（１）の場合、第２ノードＮ２）からキャパシタ部（例えば、ＴＳ（１））に流入する電荷量が一定であったとすると、各キャパシタ（例えば、ＧＡ０〜ＧＡ２）の容量比によって自在に制御することができる。
【００６４】
この原理を用いることによって、極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見かけ上、より小さな容量を高精度に実現することができる。また、回路の特性（例えば、極端に低いカットオフ周波数のＳＣ積分回路５０を構成する場合、そのカットオフ周波数）を自在に設計することが可能である。
【００６５】
したがって、本実施形態のＳＣ積分回路５０では、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路５０を、オペアンプの入力容量（入力部１００にて用いられるキャパシタ）とオペアンプＯＰＡの帰還容量Ｃｉの比（素子係数）を大きくすることなく、高精度に実現することができる。
【００６６】
但し、複数のキャパシタをＴ字形に結線した構成（Ｔ型構成）を用いる場合、複数のキャパシタが接続されている分、寄生容量の影響を受けやすい。よって、より高精度の設計を行うためには、各キャパシタの寄生容量の影響を十分に考慮する必要がある。つまり、正規の容量に寄生容量が付くことによって、Ｔ型構成のキャパシタの全電荷の電荷量が変化するため、寄生容量の影響を受けにくくすることが重要となる。
【００６７】
例えば、単純なＳＣ積分回路の回路構成（一つのオペアンプの入力部に一つのＳＣ回路を設ける回路構成）では、Ｔ型構成のキャパシタを採用した場合に、寄生容量に対して不感な構成を実現する上で限界がある。また、例えば、Ｔ型構成のキャパシタの一つをリセットするためにリセットスイッチを設ける回路構成を採用するような場合、リセットスイッチがオフ状態のときは、リセットスイッチそのものが寄生容量となるため、寄生容量に不感な構成にはならない。
【００６８】
そこで、本実施形態では、ＳＣ積分回路５０の回路構成として、信号入力ノードＰ１とオペアンプＯＰＡの入力ノードＮ５との間に、例えば２本の信号伝送路（経路ａ，経路ｂ）を設け、各信号伝送路（経路ａ，経路ｂ）にスイッチトキャパシタ（ＳＣ）回路を設けると共に、各信号伝送路間の接続／非接続をスイッチ（第３のスイッチＳＷ３）により制御し、また、いずれか一方の信号伝送路（図１では第２ノードＮ２）とオペアンプ（ＯＰＡ）の入力ノードＮ５との接続／非接続をスイッチ（第４のスイッチＳＷ４）により制御する構成を採用する。
【００６９】
この回路構成によれば、２つの信号伝送路（経路ａ，経路ｂ）を有することを利用して、寄生容量の影響を補償することができる。つまり、寄生容量の影響を最小限に抑えることができる。例えば、第１のキャパシタ部ＴＳ（１）についての寄生容量と、第２のキャパシタ部ＴＳ（２）についての寄生容量とが同じであると見なせるならば、このことを利用して、回路的に寄生容量の影響を見えなくすることができる。
【００７０】
また、回路の特性が、容量素子係数（つまり、入力容量をＣｓとし、帰還容量をＣｉとした場合、各容量の比（Ｃｓ／Ｃｉ））のみで完結しており、そのＳＣ積分回路５０自体は、他の回路素子と関係がなく独立しており、よって、例えば高次のフィルタを形成する場合でも、回路設計が容易であるという利点もある。
【００７１】
例えば、ＳＣバイカッド型２次ローパスフィルタを、本発明を適用して構成する場合、Ａ部分やＧ部分の回路構成を、Ｔ型構成のキャパシタを用いる構成に変更する必要がある。回路の構成が変更になるということは、全体の回路で考えると、スイッチや容量が従来回路に追加されていることになる。例えば、ＳＣバイカッド型２次ローパスフィルタでは、例えば、Ｇ部分の回路は、素子Ｄ、素子Ｃ、素子Ｅと接続されているため、従来なら、設計変更に伴い、素子Ｄ、素子Ｃ、素子Ｅに影響を与えてしまう可能性がある。つまり、伝達関数が変わってしまう恐れがある。
【００７２】
しかし、本発明のＳＣ積分回路５０の場合、従来のＧ部分の係数をＧとし、本発明のＧ部分の係数をＧ’とした場合、Ｇ’=Ｇ・ｋ（ｋは任意の整数）で決まるため、従来回路の伝達関数において、係数をＧからＧ’に置き換えれば、本発明のＳＣ積分回路を用いて構成される高次のローパスフィルタの伝達関数が得られる。本発明のＳＣ積分回路は、従来のＳＣ積分回路の伝達関数を本質的に変更せず、その係数を変化させるだけであり、かつ、寄生容量の影響は最小限に抑制されていることから、ＳＣ積分回路の特性が、容量素子係数のみで完結していて、独立していることになり、回路設計が容易化される。
【００７３】
そして、このような２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつＳＣ積分回路５０の入力部１００のＳＣ回路に、Ｔ型構成のキャパシタを採用することによって、上述のとおり、キャパシタに蓄積される全電荷のうちの一部を移動させない（保持しつづける）という電荷の移動制御が可能となり、見かけ上、より小さな容量を高精度に実現することができる。よって、ＳＣ積分回路のカットオフ周波数を極端に低くする（例えば１Ｈｚ程度）にする場合でも、回路の占有面積を大幅に抑制することができる。
【００７４】
また、２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつＳＣ積分回路５０を用いれば、Ｔ型構成のキャパシタを用いた場合でも、寄生容量に不感な特性を実現することができる。
【００７５】
このように、各回路の特徴が効果的に発揮されることにより、その相乗効果によって、Ｔ型構成のキャパシタを用いて見掛け上、より小さな容量を高精度に実現し、オペアンプの入力容量とオペアンプの帰還容量の比（素子係数）の広がりを、より効果的に抑制することができ、さらに、Ｔ型構成を採用した場合でも、寄生容量の影響を最小限に抑制する回路構成を実現することができる。しかも、回路特性が素子係数で完結していることによって、高次のフィルタを実現する場合でも容易に回路設計が可能であるという効果も得ることができる。
【００７６】
（回路を構成する上での好ましい条件についての考察）
以下、図１のＳＣ積分回路を構成する上での好ましい条件について説明する。図２は、図１のＳＣ積分回路を構成する上での好ましい条件の一例を説明するための図である。
【００７７】
図２において、第１のキャパシタ部（ＴＳ（１））に含まれる第１のキャパシタ（ＧＡ１）および第２のキャパシタ（ＧＡ２）の面積（サイズ）は同一に設定され、第２のキャパシタ部（ＴＳ（２））に含まれる第４のキャパシタ（ＧＢ１）および第５のキャパシタ（ＧＢ２）の面積（サイズ）は同一に設定されることが好ましい。
【００７８】
すなわち、スイッチの状態が変化し、Ｔ型構成のキャパシタのうち、信号伝送路に直列に接続される２つのキャパシタ（ＧＡ１とＧＡ２、ＧＢ１とＧＢ２）の各々の一方の電極の電位が変化すると、その２つのキャパシタの各々に蓄積されていた電荷が移動する。このとき、その２つのキャパシタ（ＧＡ１とＧＡ２、ＧＢ１とＧＢ２）のサイズ（面積）が同じであれば、各キャパシタの電荷の移動量が同じとなり、信号入力ノードＰ１からみた電荷の移動と、オペアンプの入力ノードＮ５からみた電荷の移動とが平衡する。
【００７９】
この場合、Ｔ型構成の３つのキャパシタの共通接続点（ＮＡ１，ＮＢ１）の電位は、スイッチの状態の変化の前後で変化せず、共通接続点（ＮＡ１，ＮＢ１）と基準電位（例えば、ＧＮＤ）との間に接続されるキャパシタ（ＧＡ０，ＧＢ０）に蓄積されている電荷の電荷量は、スイッチの状態の変化の前後で変化しない。
【００８０】
Ｔ型構成の各キャパシタに蓄積される全電荷量は、スイッチの状態の変化の前後で変化せず、電荷は保存される（つまり、電荷の保存則が成立する）。この場合、Ｔ型構成のキャパシタに蓄積される全電荷量に対する、保持されつづける電荷量（共通接続点と基準電位との間に接続されるキャパシタに蓄積されている電荷の電荷量）の割合は、各キャパシタ（ＧＡ０〜ＧＡ２，ＧＢ０〜ＧＢ２）の容量比によって高精度に制御することが可能である。
【００８１】
より好ましくは、第１のキャパシタ部（ＴＳ（１））に含まれる第１のキャパシタ（ＧＡ１）および第２のキャパシタ（ＧＡ２）の形状および面積は同一に設定され、かつ、第１のキャパシタ（ＧＡ１）および第２のキャパシタ（ＧＡ２）は共通の製造工程により製造され、第２のキャパシタ部（ＴＳ（２））に含まれる第４のキャパシタ（ＧＢ１）および第５のキャパシタ（ＧＢ２）の形状および面積は同一に設定され、かつ、第４のキャパシタ（ＧＢ１）および第５のキャパシタ（ＧＢ２）は、共通の製造工程により製造されるのがよい。
【００８２】
キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、信号伝送路において直列に接続される２つのキャパシタ（ＧＡ１とＧＡ２、ＧＢ１とＧＢ２）との比精度を、より高精度に制御することが可能である。よって、より高精度な回路設計が可能となる。
【００８３】
また、第１のキャパシタ（ＧＡ１）と第４のキャパシタ（ＧＢ１）の面積は同一に設定され、第２のキャパシタ（ＧＡ２）と第５のキャパシタ（ＧＢ２）の面積は同一に設定され、第３のキャパシタ（ＧＡ０）と第６のキャパシタ（ＧＢ０）の面積は同一に設定されるのがよい。
【００８４】
２本の信号伝送路のうちの一方の信号伝送路（経路ａ）にＴ型に接続された各キャパシタ部（ＴＳ１）が設けられ、他方の信号伝送路（経路ｂ）においても、Ｔ型に接続された各キャパシタ部（ＴＳ２）が設けられる。２つのＴ型構成のキャパシタ部において、同じ位置にあるキャパシタのサイズを同一とするものである。これによって、２つのＴ型構成のバランスがとれ、例えば、各ＳＣ回路の特性が同じものとして扱って回路の伝達関数を導くことができ、回路の設計が容易化される。また、寄生容量の影響の補償も行い易くなり、寄生容量の影響を最小限に抑制する回路構成とすることができる。
【００８５】
より好ましくは、第１のキャパシタ（ＧＡ１）と第４のキャパシタ（ＧＢ１）の形状および面積は同一に設定され、かつ、第１のキャパシタ（ＧＡ１）および第４のキャパシタ（ＧＢ１）は共通の製造工程により製造され、第２のキャパシタ（ＧＡ２）と第５のキャパシタ（ＧＢ２）の形状および面積は同一に設定され、かつ、第２のキャパシタ（ＧＡ２）および第５のキャパシタ（ＧＢ２）は共通の製造工程により製造され、第３のキャパシタ（ＧＡ０）と第６のキャパシタ（ＧＢ０）の形状および面積は同一に設定され、かつ、第３のキャパシタ（ＧＡ０）および第６のキャパシタ（ＧＢ０）は共通の製造工程により製造されるのがよい。
【００８６】
キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、２つのＴ型構成における対応する位置にあるキャパシタの比精度を、より高精度に制御することが可能である。よって、より高精度な回路設計が可能となる。
【００８７】
また、第１〜第７のスイッチ（Ｓａ１（１）〜Ｓｃ１（２））の各々のサイズは同一に設定されるのが好ましい。
【００８８】
これによって、各スイッチ（Ｓａ１（１）〜Ｓｃ１（２））に接続される寄生容量の容量値を揃えることができる。したがって、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことができる。よって、寄生容量の影響を無視できるほど小さくする回路構成を実現し易くなる。
【００８９】
図３（Ａ）および図３（Ｂ）は、キャパシタの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図である。第１の電極ＭＥ１は大きな寄生容量が接続される電極であり、第２の電極ＭＥ２は、寄生容量がより小さい電極である。
【００９０】
すなわち、第２の電極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）９８からの距離が遠い位置にある。よって、基板９８や、基板上に形成される絶縁膜（フィールド酸化膜等）１０２などに起因する寄生容量（Ｃｐｐａ，Ｃｐｐｂ，Ｃｐｃｃ）の影響を受けにくい。なお、図３（Ａ）のＣｘは、正規の容量を示す。
【００９１】
第１の電極ＭＥ１と第２の電極ＭＥ２とを区別するために、一つのキャパシタを、図３（Ｂ）のように表記する。
【００９２】
図４（Ａ），図４（Ｂ）は、Ｔ型構成のキャパシタ部における、好ましい結線の例を説明するための図である。図４（Ａ）において、キャパシタＣ１，Ｃ２およびＣ３によって、Ｔ型構成のキャパシタ部が構成されている。Ｔ型構成の各キャパシタＣ１〜Ｃ３の共通接続点ＮＲには、寄生容量Ｃｐｘ，Ｃｐｙ，Ｃｐｚが接続される。また、寄生容量Ｃｐｐ１〜Ｃｐｐ３も存在する。
【００９３】
ここで、Ｔ型構成の各キャパシタ（Ｃ１〜Ｃ３）の共通接続点（ＮＲ）の電位は、Ｔ型構成の各キャパシタに蓄積される全電荷の電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響をうけないようにするのが好ましい。
【００９４】
そこで、図４（Ｂ）に示すように、各キャパシタ（Ｃ１〜Ｃ３）の第２の電極ＭＥ２同士を共通に接続するものである。一方、第１の電極ＭＥ１には、低インピーダンスのノード（例えば、オペアンプの入力ノード（例えば反転端子）、信号入力ノードあるいはグランドライン等）が接続されるため、第１の電極ＭＥ１に接続される寄生容量（Ｃｐｐ１〜Ｃｐｐ３）は、回路特性に影響を与えず、無視することができる。
【００９５】
すなわち、図１のＳＣ積分回路５０においては、第１のキャパシタ（ＧＡ１）、第２のキャパシタ（ＧＡ２）、第３のキャパシタ（ＧＡ０）、第４のキャパシタ（ＧＢ１）、第５のキャパシタ（ＧＢ２）ならびに第６のキャパシタ（ＧＢ０）の各々は、基板９８に近い位置に設けられる第１の電極ＭＥ１と、基板９８から遠い位置に設けられる第２の電極とを有し、この場合、第１のキャパシタ（ＧＡ１）、第２のキャパシタ（ＧＡ２）ならびに第３のキャパシタ（ＧＡ０）の各々の第２の電極ＭＥ２同士が共通に接続され、第４のキャパシタ（ＧＢ１）、第５のキャパシタ（ＧＢ２）ならびに第６のキャパシタ（ＧＢ０）の各々の第２の電極ＭＥ２同士が共通に接続される構成が採用されている。
【００９６】
（図１のＳＣ積分回路における入力部の伝達関数の説明）
図５〜図９を用いて、図１のＳＣ積分回路５０の入力部１００に含まれるＳＣ回路の伝達関数について説明する。寄生容量の影響を考慮した上で、高精度の回路設計を行おうとすると、設計しようとする回路の正確な伝達関数を求める必要がある。伝達関数を求めるためには、サンプル値解析（キャパシタ間の電荷の移動の解析）が必要である。
【００９７】
１．図５
図５は、ＳＣ回路の伝達関数を導出するために使用するＳＣ回路のモデルを示す図である。図５において、Ｃｐ１及びＣｐ２はスイッチの寄生容量であり、Ｃｐ３及びＣｐ４は容量の寄生容量である。
【００９８】
２．図６
図６は、第１のクロックＣＬＫ１がアクティブレベル（オンレベル）であるときのＳＣ回路の状態を示す図である。クロックＣＬＫ１がオンした状態の回路伝達関数を算出する。
図６において、Ｔ字形に結線された３つのキャパシタの共通接続点の、基準電位（ＧＮＤ）を基準とした電位はＶｘ１，Ｖｘ２であり、かつ、共通接続点における電荷はＱ０１，Ｑ０２であるとする。電荷Ｑ０１の電荷量を求めると、下記の式（１）、式（２）のようになる。なお、例えば、Vx1(1)というような表記が用いられる場合、右肩の（１）は、第１フェーズスイッチ「１」がオンした状態における電圧であることを示している。第２フェーズスイッチ「２」がオンしている状態を示すときは、同様に、右肩に（２）を記載するものとする。
【００９９】
【数１】
0005019059.tif 000002
【０１００】
同様にして、電荷Ｑ０２の電荷を求めると、式（３）のようになる。さらに、−Ｑ１の電荷を算出すると、式（４）のようになる。
【０１０１】
【数２】
0005019059.tif 000003
【０１０２】
ここで（４）式中の−Ｑ１（ｎ−１）の（ｎ−１）は、（ｎ−１）時の時間をあらわしている。下記の式（５）からＱ１を求めると、式（６）のようになる。
【０１０３】
【数３】
0005019059.tif 000004
【０１０４】
同じようにＱ２についても算出すると、下記の式（７）のようになる。
【０１０５】
【数４】
0005019059.tif 000005
【０１０６】
３．図７
図７は、第２のクロックＣＬＫ２がアクティブレベル（オンレベル）であるときのＳＣ回路の状態を示す図である。第１のクロックＣＬＫ１がオンした状態の回路伝達関数を算出する。同じようにＱ０１、Ｑ０２の電荷を求めると、式（８）、式（９）のようになる。
【０１０７】
【数５】
0005019059.tif 000006
【０１０８】
このときのＶｘ１，Ｖｘ２を求めると、式（１０）および式（１１）のようになる。
【０１０９】
【数６】
0005019059.tif 000007
【０１１０】
ここでＱ１’を求めると、式（１２）のようになる。
【０１１１】
【数７】
0005019059.tif 000008
【０１１２】
同じようにＱ２’を求めると、式（１３）のようになる。
【０１１３】
【数８】
0005019059.tif 000009
【０１１４】
４．図８
図８は、第１のクロックＣＬＫ１がオンしている状態から第２のクロックＣＬＫ２がオンしている状態に移行した場合の回路状態の変化ついて説明するための図である。
第１のクロックＣＬＫ１のオン状態から第２のクロックＣＬＫ２のオン状態に移行した場合を考える。蓄えられた電荷は保存されるので、下記の式（１４）が成立する。
【０１１５】
【数９】
0005019059.tif 000010
【０１１６】
ここで先程算出した式（６）、式（７）、式（１２）、式（１３）より、Ｖｘ０を解くと、以下の式（１５）となる。但し、式（１５）においては、式（１６）および式（１７）に示すような置換を行っている。
【０１１７】
【数１０】
0005019059.tif 000011
【０１１８】
５．図９
図９は、第２のクロックＣＬＫ２がオンしている状態から第１のクロックＣＬＫ１がオンしている状態に移行した場合の回路状態の変化ついて説明するための図である。
反対に、第２のクロックＣＬＫ２のオン状態から第１のクロックＣＬＫ１のオン状態に移行した場合を考える。電荷の保存の法則から、下記の式（１８）が成立し、よって、式（１９）が得られる。
【０１１９】
【数１１】
0005019059.tif 000012
【０１２０】
ここで、下記の式（２０）〜式（２２）が成立するから、式（２３）のようになり、式（２４）が得られる。
【０１２１】
【数１２】
0005019059.tif 000013
【０１２２】
ここで、式（２４）ならびに上述の式（１５）より、式（２５）が得られる。
【０１２３】
【数１３】
0005019059.tif 000014
【０１２４】
ここで同じ大きさの容量と同じ大きさのスイッチの大きさであったとすると、式（２６）が成立する。
【０１２５】
【数１４】
0005019059.tif 000015
【０１２６】
この場合、式（２５）より、式（２７）が得られる。
【０１２７】
【数１５】
0005019059.tif 000016
【０１２８】
したがって、Ｃｐ３、Ｃｐ４の影響が小さくなるようにＴ型接続されるＶｘ点で最小になるように容量を接続すればよい。つまり、ＩＣ上に作成される容量は寄生容量の影響を受けやすい基板に近い電極面と、寄生容量の影響を受けにくい基板から遠い場所に設けられた電極面で構成されることから、Ｔ型接続されるＶｘ点は基板から遠い場所に設けられた電極面にそれぞれ接続するのがよい。ここで、下記の式（２９）の条件下では、式（３０）が成立する。
【０１２９】
【数１６】
0005019059.tif 000017
【０１３０】
上述の非特許文献１の技術を用いた場合のＱは、式（３１）で表わされる。
【０１３１】
【数１７】
0005019059.tif 000018
【０１３２】
本実施形態にかかる式（３０）と従来技術にかかる式（３１）を比較する。ここで、例えば、下記の式（３２）が成立するとする。
【０１３３】
【数１８】
0005019059.tif 000019
【０１３４】
例えば、上記の式（３２）が成立する場合、非特許文献１に比べて積分器の帰還容量と入力容量の比を小さくすることが可能である。
【０１３５】
（第２の実施形態）
図１０は、図１のＳＣ積分回路を用いて構成された２次ローパスフィルタ２００の構成例を示す回路図である。
【０１３６】
２次のローパスフィルタ２００は、２つのＳＣ積分回路を含む。すなわち、オペアンプＯＰＡ１と、帰還容量Ｄ（Ｃｉ）と、入力部のＳＣ回路１００とによって第１の積分回路が構成される。また、オペアンプＯＰＡ２と、帰還系の素子ＦおよびＢと、入力部のＳＣ回路１００’とによって第２の積分回路が構成される。ＳＣ回路１００とＳＣ回路１００’の回路構成は基本的には同じである、
但し、図１０の回路では、入力部１００，１００’における上と下の２つの信号経路（経路ａと経路ｂ）に配置されるスイッチの種類（つまり、第１フェーズスイッチ「１」であるか、第２フェーズスイッチ「２」であるか）が逆になっている。この点、図５〜図９の説明（上下の経路は、共に同じ種類のスイッチで構成されているものとして説明した）とは異なるが、この差は、回路の本質に影響を与えるものではない。
【０１３７】
つまり、伝達関数の導出において、Ｖ１＝Ｖ４＝０にするか、Ｖ２＝Ｖ３＝０（図１０の回路構成）にするかの違いだけである。どこを基準電圧（例えば、ＧＮＤ）にして伝達関数を導出するかによって、使用するスイッチの種類が逆になるだけである。単純に時間を半周期だけ、ずらして考えれば済むことである。
【０１３８】
（第３の実施形態）
図１１は、本発明のＳＣ積分器によるＬＰＦ２００を搭載する電子機器の例を説明するための図である。
【０１３９】
電子機器１０００は、センサ回路４００と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリ５３０と、操作部５４０と、を有する。センサ回路４００は、センサ素子４０２と、図１０の回路構成をもつローパスフィルタ（ＬＰＦ）２００と、Ａ／Ｄ変換器４０６と、を有する。各部は、バス（ＢＵＳ）によって相互に接続されている。
【０１４０】
ローパスフィルタ（ＬＰＦ）２００の占有面積は抑制されており、かつ、上述のとおり、高精度のフィルタ特性を実現することができる。例えば、カットオフ周波数を極端に低い周波数（例えば１Ｈｚ）に設定する場合であっても、小型かつ高性能なＩＣを実現することができる。よって、そのＩＣ（つまり、図１０のＳＣ積分回路）を搭載する電子機器１０００は、小型で高性能な電子機器となる。
【０１４１】
このように、本発明の幾つかの実施形態によれば、例えば、以下の効果が得られる。但し、以下の効果は、同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に限定する根拠とされてはならない。
（１）従来に比べて容量の比を小さくすることが可能である。容量の最小寸法が決まっているとすると、最大の容量値を小さくすることができる。よって、総面積を小さくすることができる。
（２）クロック周波数を小さくするとＳＣＦの前後に必要なポストフィルタもしくはプリフィルタが大きくなるが、本発明の場合、クロック周波数を変えないため周辺回路の面積を含んでも面積を低減することが可能である。
（３）容量素子係数のみで完結しているため、他の回路素子との関係がなく独立しており、回路設計（伝達関数の導出等）が容易である。
（４）カットオフ周波数が極めて低いスイッチトキャパシタ積分回路を、オペアンプに入力される入力容量とオペアンプの出力から帰還される帰還容量の比を大きくすることなく、高精度に実現することができる。
（５）極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見掛け上、より小さな容量値のキャパシタを実現することができる。
（６）Ｔ型構成のキャパシタを用いた場合でも、寄生容量の影響を最小限に抑制する回路を容易に実現することができる。
（７）極端に低いカットオフ周波数をもつＳＣ積分回路を、高精度に実現することができる。
【０１４２】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。例えば、信号伝達経路に設けられるスイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。したがって、このような変形例は、すべて本発明に含まれるものとする。また、Ｔ型構成のキャパシタは、種々の回路（例えば、一般的な構成のＳＣ積分回路）に適用することができる。
【図面の簡単な説明】
【０１４３】
【図１】本発明の、スイッチトキャパシタ回路を用いた積分回路（ＳＣ積分回路）の一例の回路構成を示す回路図
【図２】図１のＳＣ積分回路を構成する上での好ましい条件の一例を説明するための図
【図３】図３（Ａ）および図３（Ｂ）は、キャパシタの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図
【図４】図４（Ａ），図４（Ｂ）は、Ｔ型構成のキャパシタ部における、好ましい結線の例を説明するための図
【図５】ＳＣ回路の伝達関数を導出するために使用するＳＣ回路のモデルを示す図
【図６】図６は、第１のクロックＣＬＫ１がアクティブレベル（オンレベル）であるときのＳＣ回路の状態を示す図
【図７】図７は、第２のクロックがアクティブレベル（オンレベル）であるときのＳＣ回路の状態を示す図
【図８】第１のクロックがオンしている状態から第２のクロックがオンしている状態に移行した場合の回路状態の変化ついて説明するための図
【図９】第２のクロックがオンしている状態から第１のクロックがオンしている状態に移行した場合の回路状態の変化ついて説明するための図
【図１０】図１のＳＣ積分回路を用いて構成された２次ローパスフィルタの構成例を示す回路図
【図１１】本発明のＳＣ積分器を用いて構成されるローパスフィルタを搭載する電子機器の例を説明するための図
【符号の説明】
【０１４４】
５０  スイッチトキャパシタ回路を用いた積分回路、１００  オペアンプの入力部、
ＳＷ１  第１のスイッチ回路、ＴＳ（１）  第１のキャパシタ部、
ＳＷ２  第２のスイッチ回路、ＴＳ（２）  第２のキャパシタ部、
ＳＷ３  第３のスイッチ回路、ＳＷ４  第４のスイッチ回路、ＯＰＡ  オペアンプ、
Ｃｉ  帰還容量、Ｐ１  信号入力ノード、Ｐ２  信号出力ノード
【図１】
0005019059.tif 000020
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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