(57)【特許請求の範囲】
【請求項１】
無線通信システムに用いられるデジタル変調信号を入力信号として受けて電波伝送路を模擬する処理を施して前記無線通信システムに用いられる機器に与えるフェージングシミュレータにおいて、
前記入力信号に対して伝送路を模擬するための遅延処理、フェージング付加処理、減衰処理を予め設定されたパラメータおよび機能にしたがって施す信号処理実行部（２１ａ）、該信号処理実行部が出力する処理結果のうち、該信号処理実行部の処理遅延に対応した規定数の無効な処理結果を廃棄して、前記入力信号について得られる最初の有効な処理結果から順次出力する信号取捨選択部（２１ｂ）を含む信号処理部（２１）と、
前記入力信号を順次記憶し、該記憶した入力信号を読出用の信号（Ｅｄ）を受ける毎に記憶順に読み出すＦＩＦＯＲＡＭ（２５ａ）、前記信号処理部から最初の有効な処理結果が出力されるタイミングに合わせて前記ＦＩＦＯＲＡＭに対して前記読出用の信号の送出を開始して、前記信号処理部から出力される有効な各処理結果（ｄ（ｉ）′）に対して、該各有効な処理結果の基になる入力信号（ｄ（ｉ））が同期して読み出されるようにする信号読出調整部（２５ｂ）を含む信号バイパス部（２５）と、
前記信号処理部の出力信号または前記信号バイパス部から出力された信号のいずれかを選択的に出力する信号選択部（２６）と、
前記信号処理部に対するパラメータまたは機能の変更処理を行うとともに、該変更処理を行っている期間を除く期間または前記変更処理を行って所定時間が経過するまでの期間を除く期間には、前記信号処理部の出力信号を前記信号選択部から出力させ、前記変更処理を行っている期間または該変更処理を行って所定時間が経過するまでの期間は、前記信号バイパス部から読出された信号を前記信号選択部から出力させる制御部（３０）とを備えたフェージングシミュレータ（２０）。
【請求項２】
前記ＦＩＦＯＲＡＭに記憶した入力信号の数（Ｋａ）と前記信号処理部から出力される有効な処理結果の数（Ｋｃ）との差（Ｋａ−Ｋｃ）を前記信号処理部の信号遅延量（Δｋ）としてカウントする遅延カウンタ（２５ｃ）を有し、
前記制御部は、前記変更処理の際に前記信号バイパス部から前記遅延カウンタのカウント値以上の連続して出力される入力信号を前記信号選択部から出力させることを特徴とする請求項１記載のフェージングシミュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に対して伝送路を模擬する処理を施して出力する信号処理部を有するフェージングシミュレータにおいて、信号処理部に対するパラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できるようにするための技術に関する。
【背景技術】
【０００２】
電波によって通信を行うシステムでは、数々の伝搬路を想定して、端末機や受信機等の動作を試験する必要がある。
【０００３】
このような試験のために、従来から図５に示すように、信号発生器１１から出力された信号をフェージングシミュレータ１２に与えて、遅延処理、フェージング付加処理、減衰処理等、特性が変化する伝送路を模擬する処理を施し、この処理で得られた信号を被測定物１に与え、伝送路の特性変化に対して被測定物１で復調されるデータの誤り率等がどのように変化するかを調べる方法が採用されている。
【０００４】
なお、上記の試験に用いるフェージングシミュレータとしては、例えば次の特許文献１に開示されている。
【０００５】
【特許文献１】特開平１１−２８１６９７号公報
【０００６】
上記試験に用いられるフェージングシミュレータ１２は、パラメータや機能変更ができるように構成されているが、被測定物１が携帯電話やデジタル放送波の受信機等のようなデジタル変調方式の電波を受信する機器の場合、入力信号を連続的に受信してデータ復調を行っているため、その一連のデータ復調が行われているときに、フェージングシミュレータ１２のパラメータや機能変更により、信号の瞬断が発生したり、時間的なずれが発生すると、データ復調を正常に行えずに、同期の取り直し処理等を行ってから復調処理を再開しなければならず、測定に多くの無駄な時間を費やすことになる。
【０００７】
また、携帯電話のように呼設定処理で通話可能な状態にするシステムの場合、パラメータ変更時に呼の切断が発生してしまい、再度呼設定処理を行わないと試験が行えない。
【０００８】
この問題を解決する方法として、フェージングシミュレータのパラメータ等を変更する際に、信号をバイパスさせて信号の途切れをなくす方法が考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、フェージングシミュレータ内での遅延処理、フェージング付加処理、減衰処理などによる信号遅延があり、単純なバイパス処理では信号のずれが発生してしまう。
【００１０】
また、信号のバイパス経路に固定の遅延を設けて上記各処理の遅延に合わせることも考えられるが、上記各処理を行う部分の構成は、模擬する伝搬路により大きく変更され、それに伴って遅延量が大幅に変化するので対応困難である。
【００１１】
本発明は上記課題を解決し、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できるフェージングシミュレータを提供することを目的としている。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の請求項１のフェージングシミュレータ（２０）は、
無線通信システムに用いられるデジタル変調信号を入力信号として受けて電波伝送路を模擬する処理を施して前記無線通信システムに用いられる機器に与えるフェージングシミュレータにおいて、
前記入力信号に対して伝送路を模擬するための遅延処理、フェージング付加処理、減衰処理を予め設定されたパラメータおよび機能にしたがって施す信号処理実行部（２１ａ）、該信号処理実行部が出力する処理結果のうち、該信号処理実行部の処理遅延に対応した規定数の無効な処理結果を廃棄して、前記入力信号について得られる最初の有効な処理結果から順次出力する信号取捨選択部（２１ｂ）を含む信号処理部（２１）と、
前記入力信号を順次記憶し、該記憶した入力信号を読出用の信号（Ｅｄ）を受ける毎に記憶順に読み出すＦＩＦＯＲＡＭ（２５ａ）、前記信号処理部から最初の有効な処理結果が出力されるタイミングに合わせて前記ＦＩＦＯＲＡＭに対して前記読出用の信号の送出を開始して、前記信号処理部から出力される有効な各処理結果（ｄ（ｉ）′）に対して、該各有効な処理結果の基になる入力信号（ｄ（ｉ））が同期して読み出されるようにする信号読出調整部（２５ｂ）を含む信号バイパス部（２５）と、
前記信号処理部の出力信号または前記信号バイパス部から出力された信号のいずれかを選択的に出力する信号選択部（２６）と、
前記信号処理部に対するパラメータまたは機能の変更処理を行うとともに、該変更処理を行っている期間を除く期間または前記変更処理を行って所定時間が経過するまでの期間を除く期間には、前記信号処理部の出力信号を前記信号選択部から出力させ、前記変更処理を行っている期間または該変更処理を行って所定時間が経過するまでの期間は、前記信号バイパス部から読出された信号を前記信号選択部から出力させる制御部（３０）とを備えている。
また、本発明の請求項２のフェージングシミュレータは、請求項１記載のフェージングシミュレータにおいて、
前記ＦＩＦＯＲＡＭに記憶した入力信号の数（Ｋａ）と前記信号処理部から出力される有効な処理結果の数（Ｋｃ）との差（Ｋａ−Ｋｃ）を前記信号処理部の信号遅延量（Δｋ）としてカウントする遅延カウンタ（２５ｃ）を有し、
前記制御部は、前記変更処理の際に前記信号バイパス部から前記遅延カウンタのカウント値以上の連続して出力される入力信号を前記信号選択部から出力させることを特徴とする。
【発明の効果】
【００１３】
このように、本発明のフェージングシミュレータは、信号処理部が入力信号について得られる最初の有効な処理結果を出力するタイミングに合わせて、信号バイパス部に蓄積していた入力信号の読出しを先頭から開始するようにしたので、信号処理部の遅延を知らなくても信号バイパス部の遅延を信号処理部と同等の遅延に自動で合わせることができ、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時関係を保持できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したフェージングシミュレータ２０の構成を示している。
【００１５】
図１において、信号処理部２１は、入力信号Ｄａにフェージング等の伝送路を模擬する各処理（遅延処理、フェージング付加処理、減衰処理）を予め設定されたパラメータまたは機能にしたがって施し、入力信号Ｄａについて得られる最初の有効な処理結果から順次出力する。
【００１６】
より具体的にいえば、入力信号Ｄａに対して遅延処理、フェージング付加処理、減衰処理等を行う信号処理実行部２１ａと、入力信号Ｄａに対して信号処理実行部２１ａから出力される信号Ｄｂ（処理結果）のうち、信号処理実行部２１ａの処理遅延に対応した規定数の無効な処理結果を廃棄し、有効な処理結果だけを出力信号Ｄｃとして出力する信号取捨選択部２１ｂとにより構成されている。
【００１７】
信号バイパス部２５は、信号処理部２１が少なくともパラメータ変更されている期間、入力信号Ｄａをバイパスさせるためのものであり、入力信号Ｄａを蓄積し、蓄積した信号の読出しを、信号処理部２１から入力信号Ｄａについて得られる有効な最初の処理結果が出力されるタイミングに合わせて開始し、以後信号処理部２１から出力される信号Ｄｃと同期して、蓄積した信号を１データずつ読み出す。
【００１８】
この信号バイパス部２５は、ＦＩＦＯ（First In
First Out）ＲＡＭ２５ａ、信号読出調整部２５ｂおよび遅延カウンタ２５ｃにより構成されている。
【００１９】
ＦＩＦＯＲＡＭ２５ａは、入力信号Ｄａを、イネーブル信号Ｅａを受ける毎に順次記憶し、信号読出調整部２５ｂからのイネーブル信号Ｅｄを受ける毎に、記憶しているデータをその記憶した順に読み出す。そして読み出したデータＤｄを、信号読出調整部２５ｂを介して後述の信号選択部２６に与える。
【００２０】
信号読出調整部２５ｂは、信号処理部２１からのイネーブル信号ＥｃをトリガにしてＦＩＦＯＲＡＭ２５ａに対してイネーブル信号Ｅｄをイネーブル信号Ｅａに同期させながら出力する。ただし、後述する自動調整終了後には、イネーブル信号Ｅｃの有無に関わらずイネーブル信号Ｅｄを継続的に出力する。この信号読出調整部２５ｂは、ＦＩＦＯＲＡＭ２５ａから読み出したデータＤｄを、イネーブル信号ＥｅとともにデータＤｅとして信号選択部２６に与える。
【００２１】
遅延カウンタ２５ｃは、イネーブル信号Ｅａの出力数Ｋａとイネーブル信号Ｅｃの出力数Ｋｃの差Ｋａ−Ｋｃを、信号処理部２１の信号遅延量Δｋとしてカウントする。
【００２２】
なお、図１において、各回路から出力される信号Ｄａ〜Ｄｆは、その信号と組をなすイネーブル信号Ｅａ〜Ｅｆが出力されるときに有効なデータとして存在しており、このイネーブル信号の出力回数がデータ数を表すものとする。
【００２３】
信号選択部２６は、信号処理部２１の出力信号Ｄｃまたは信号バイパス部２５の出力信号Ｄｅのいずれかを選択的に出力する。
【００２４】
制御部３０は、装置全体のリセット処理、信号処理部２１、信号バイパス部２５および信号選択部２６の制御を行う。
【００２５】
図２は、制御部３０を含むフェージングシミュレータ２０の処理手順を示すフローチャートである。以下このフローチャートに基づいて実施形態の動作を説明する。
【００２６】
始めに装置全体のリセット処理を行い（Ｓ１）、装置内にデータが残っていない状態にする。
【００２７】
リセット後に図３の（ａ）に示す入力信号Ｄａ＝ｄ（１）、ｄ（２）、ｄ（３）、…は、信号処理部２１に入力されて所定の信号処理を受けるとともに信号バイパス部２５のＦＩＦＯＲＡＭ２５ａに順次記憶される（Ｓ２）。なお、信号処理部２１に入力されたデータが内部の処理遅延量に対応した数に達するまで、信号処理実行部２１ａで生成される処理結果には無効であり、廃棄される。
【００２８】
そして、信号処理部２１の信号遅延量を超える数のデータｄ（１）〜ｄ（ｎ＋１）が入力された段階で、入力信号について得られた最初の有効な処理結果データｄ（１）′が図３の（ｂ）のように信号処理部２１から出力されるとともに、信号バイパス部２５によるデータｄ（１）からの信号読出が図３の（ｃ）のように並行して同一速度で開始される（Ｓ３）。
【００２９】
ここで、信号処理部２１に対するパラメータや機能の変更処理が無ければ、信号処理部２１からの信号Ｄｃが信号選択部２６で選択されて図３の（ｄ）のように出力される（Ｓ４、Ｓ５）。
【００３０】
また、信号処理部２１に対するパラメータや機能の変更処理があるときには、信号バイパス部２５からの信号Ｄｅが信号選択部２６で選択されて図３の（ｄ）のように出力される（Ｓ６）。
【００３１】
このように実施形態のフェージングシミュレータ２０では、信号処理部２１が入力信号について得られる最初の有効な処理結果データの出力タイミングを、信号バイパス部２５に通知し、そのタイミングに合わせて信号バイパス部２５が蓄積していた入力信号の読出しを開始するようにしたので、信号処理部２１の遅延を知らなくても信号バイパス部２５の遅延を信号処理部２１と同等の遅延に自動で合わせることができ、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できる。
【００３２】
なお、上記動作例では、パラメータや機能の変更処理の期間だけ信号バイパス部２５の出力を選択していたが、変更処理による過渡応答に伴って不要信号が出力されるのを防ぐ必要がある場合には、例えば図４の処理Ｓ６′のように、信号バイパス部２５から出力される信号を、信号処理部２１の遅延時間分、即ち、遅延カウンタ２５ｃの計数値（図３の例でｎ）だけ連続して信号選択部２６から出力させてもよい。この場合の信号バイパス部２５に蓄積した信号の選択出力数は任意であり、信号処理部２１の遅延時間分より多くてもよく、信号バイパス部２５の最大蓄積量分であってもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態の構成図
【図２】実施形態の動作を説明するためのフローチャート
【図３】実施形態の動作を説明するためのタイミング図
【図４】実施形態の動作を説明するためのフローチャートの一部
【図５】フェージングシミュレータを用いた試験システムの構成例を示す図
【符号の説明】
【００３４】
２０……フェージングシミュレータ、２１……信号処理部、２１ａ……信号処理実行部、２１ｂ……信号取捨選択部、２５……信号バイパス部、２５ａ……ＦＩＦＯＲＡＭ、２５ｂ……信号読出調整部、２５ｃ……遅延カウンタ、２６……信号選択部、３０……制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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