(57)【特許請求の範囲】
【請求項１】
温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とする演算増幅回路と、前記第２差動入力回路を入力段とするコンパレータとを備え、
前記演算増幅回路をボルテージフォロア回路とし、該ボルテージフォロア回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたことを特徴とする温度検出回路。
【請求項２】
請求項１記載の温度検出回路において、
前記ボルテージフォロア回路の出力を分圧する分圧回路を備え、該分圧回路の出力を前記コンパレータの一方の入力に接続したことを特徴とする温度検出回路。
【請求項３】
温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とする演算増幅回路と、前記第２差動入力回路を入力段とするコンパレータとを備え、
前記演算増幅回路は、前記第１オフセット電圧を所定の倍率で増幅し、該演算増幅回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたことを特徴とする温度検出回路。
【請求項４】
請求項１または請求項３記載の温度検出回路において、前記所定の電位は接地電位であることを特徴とする温度検出回路。
【請求項５】
温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とするコンパレータと、前記第２差動入力回路を入力段とする演算増幅回路とを備え、
前記演算増幅回路をボルテージフォロア回路とし、該ボルテージフォロア回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたことを特徴とする温度検出回路。
【請求項６】
請求項５記載の温度検出回路において、前記ボルテージフォロア回路の出力を分圧する分圧回路を備え、該分圧回路の出力を前記コンパレータの一方の入力に接続したことを特徴とする温度検出回路。
【請求項７】
温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とするコンパレータと、前記第２差動入力回路を入力段とする演算増幅回路とを備え、
前記演算増幅回路は、前記第２オフセット電圧を所定の倍率で増幅し、該演算増幅回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたことを特徴とする温度検出回路。
【請求項８】
請求項５または請求項７に記載の温度検出回路において、前記所定の電位は接地電位であることを特徴とする温度検出回路。
【請求項９】
請求項１から請求項８のいずれか１項に記載の温度検出回路において、
前記第１差動入力回路、および前記第２差動入力回路を構成しているトランジスタは、ゲートの仕事関数の異なるトランジスタを組み合わせて用いたことを特徴とする温度検出回路。
【請求項１０】
請求項９記載の温度検出回路において、前記第１差動入力回路および前記第２差動入力回路を構成している一方のトランジスタのゲートをＰ＋ゲートとし、他方のトランジスタのゲートをＮ＋ゲートとし、前記第１差動入力回路を構成している２つのトランジスタのサイズ比（ゲート長比）を、前記第１オフセット電圧が温度係数を持たないサイズ比に設定し、前記第２差動入力回路を構成している２つのトランジスタのサイズ比を、前記第２オフセット電圧が所定の温度係数を備えるサイズ比に設定したことを特徴とする温度検出回路。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載の温度検出回路を組み込んだことを特徴とする電子機器。
【請求項１２】
前記電子機器は、ボルテージレギュレータ、パーソナルコンピュータ、携帯機器、家電のいずれかであることを特徴とする請求項１１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検出回路に係り、特にトランジスタのゲートの仕事関数差を用いた温度検出回路および該温度検出回路を用いたボルテージレギュレータ、パーソナルコンピュータ、各種携帯機器、各種家電などの電子機器に関する。
【背景技術】
【０００２】
図１４は、従来から一般的に用いられている温度検出回路の一例である。
この温度検出回路は、同図に示すように、コンパレータ３０、基準電圧Ｖr、ダイオードＤ１、Ｄ２、定電流源Ｉ１で構成されている。
【０００３】
定電流源Ｉ１とダイオードＤ１、Ｄ２は直列接続され、電源Ｖddと接地電位間に接続されている。ダイオードＤ１と定電流電源Ｉ１の接続ノードはコンパレータ３０の非反転入力に接続されている。またコンパレータ３０の反転入力には基準電圧Ｖrが印加されている。
【０００４】
この温度検出回路の動作は、定電流Ｉ１でバイアスされたダイオードＤ１とＤ２の電圧降下が温度係数を持つことを利用している。ダイオードＤ１とＤ２の電圧降下と、基準電圧Ｖrをコンパレータ３０で比較し、ダイオードＤ１とＤ２の電圧降下が基準電圧Ｖr以上か未満かをコンパレータ３０で判定している。基準電源Ｖrとしては温度係数の良好なバンドギャップレギュレータなどが用いられる。
【０００５】
この温度検出回路では、ダイオードＤ１、Ｄ２を構成するためのｐｎ接合ダイオードが必要になること、また、温度係数の良好な基準電圧Ｖrが必要であり、さらにコンパレータ３０も必要なことから、回路規模が大きくなるという問題ある。
【０００６】
ダイオードを用いない温度検出回路としては、特開２００４−２３９７３４号公報（特許文献１）および特開２００６−２４２８９４号公報（特許文献２）に開示されているＭＯＳトランジスタのゲートの仕事関数差を利用した温度検出回路が本出願人によって提案されている。
【０００７】
図１５は、特許文献１に開示された従来の温度検出回路の概略ブロック図である。特許文献１に開示された温度検出回路は、同図に示すように、絶対温度に比例して正または負の温度係数を有するＰＴＡＴ電圧であるＳｖｐｔａｔを発生する第１の電圧源回路１０１と、温度係数を持たない第１の基準電圧Ｖｒｅｆおよび第２の基準電圧Ｔｖｒｅｆおよび第３の基準電圧Ｓｖｒｅｆを発生する第２の電圧源回路１０２と、第１の電圧源回路１０１からの出力Ｓｖｐｔａｔと第３の基準電圧Ｓｖｒｅｆを差動増幅し、その結果をＴｖｐｔａｔとして出力する減算回路１０３と、このＴｖｐｔａｔと第２の基準電圧Ｔｖｒｅｆを比較し、その比較結果Ｔｏｕｔを出力する比較回路１０４から構成される。第２の電圧源回路１０２にはゲートの仕事関数差の原理を応用した電圧源回路を採用している。
【０００８】
図１６は、特許文献２に開示された従来の温度検出回路の概略ブロック図である。特許文献２に開示された温度検出回路は、同図に示すように、第１の電圧源回路２０１と、第２の電圧源回路２０２と、インピーダンス変換回路２０３と、減算回路２０４とで構成されている。
【０００９】
第１の電圧源回路２０１は、２つの電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、負の温度係数を有する電圧ＶＰＮを生成して出力する。第２の電圧源回路２０２は、２つ以上の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、温度変化に依存しない基準電圧ＶＲＥＦ１を生成して出力する。
【００１０】
インピーダンス変換回路２０３は、電圧ＶＰＮ及び基準電圧ＶＲＥＦ１に対してそれぞれインピーダンス変換を行って減算回路２０４に出力する。減算回路２０４は、温度感度の上昇及び低消費電力化を実現するために、インピーダンス変換回路２０３を介して入力された第１の電圧源回路２０１からの電圧ＶＰＮと第２の電圧源回路２０２からの基準電圧ＶＲＥＦ１との減算及びその差分の増幅を行って出力電圧ＶＯＵＴを生成し出力する。
【００１１】
インピーダンス変換回路２０３は、演算増幅回路ＡＭＰ１，ＡＭＰ２で構成されており、演算増幅回路ＡＭＰ１の非反転入力端に電圧ＶＰＮが入力され、演算増幅回路ＡＭＰ１の出力端は減算回路２０４の対応する一方の入力端に接続されている。
【００１２】
また、演算増幅回路ＡＭＰ２の非反転入力端に基準電圧ＶＲＥＦ１が入力され、演算増幅回路ＡＭＰ１の出力端は減算回路２０４の対応する他方の入力端に接続されている。演算増幅回路ＡＭＰ１において、出力端は反転入力端に接続されてボルテージホロワを形成している。同様に、演算増幅回路ＡＭＰ２においても、出力端は反転入力端に接続されてボルテージホロワを形成している。
【００１３】
また、減算回路２０４は、演算増幅回路ＡＭＰと、抵抗Ｒ１〜Ｒ４とで構成され、演算増幅回路ＡＭＰの非反転入力端と接地電圧との間に抵抗Ｒ２が接続され、演算増幅回路ＡＭＰの出力端と反転入力端との間に抵抗Ｒ４が接続されている。
【００１４】
また、演算増幅回路ＡＭＰの非反転入力端には、インピーダンス変換された基準電圧ＶＲＥＦ１が抵抗Ｒ１を介して入力され、演算増幅回路ＡＭＰの反転入力端には、インピーダンス変換された電圧ＶＰＮが抵抗Ｒ３を介して入力されている。
【００１５】
このような構成において、電圧ＶＰＮは負の温度係数を有しており、基準電圧ＶＲＥＦ１は温度係数を有しておらず、基準電圧ＶＲＥＦ１から電圧ＶＰＮを減算した電圧（ＶＲＥＦ１−ＶＰＮ）及び該電圧（ＶＲＥＦ１−ＶＰＮ）を増幅した出力電圧ＶＯＵＴはそれぞれ正の温度係数を有しており、電圧（ＶＲＥＦ１−ＶＰＮ）よりも出力電圧ＶＯＵＴの方が温度係数は大きくなっている。
【００１６】
【特許文献１】特開２００４−２３９７３４号公報
【特許文献２】特開２００６−２４２８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記特許文献１および特許文献２に開示された温度検出回路は共に、温度係数を有する電源回路と温度係数を持たない電源回路を備え、さらに両電源回路の出力電圧を比較するコンパレータを備える構成としているため、やはり回路規模が大きくなり、またこの温度検出回路を電子機器に組み込む場合には電子機器自体が大型化するという問題がある。
【００１８】
本発明は、上述した実情を考慮してなされたものであって、回路規模を小さくすることができる温度検出回路およびそれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記目的を達成するために次のような構成を採用している。
ａ）請求項１では、温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とする演算増幅回路と、前記第２差動入力回路を入力段とするコンパレータとを備え、
前記演算増幅回路をボルテージフォロア回路とし、該ボルテージフォロア回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたので、従来別々に構成していたコンパレータと温度係数を備えた電源回路を１つにまとめることができる。
【００２１】
ｂ）請求項２では、前記ボルテージフォロア回路の出力を分圧する分圧回路を備え、該分圧回路の出力を前記コンパレータの一方の入力に接続したので、第１オフセット電圧と第２オフセット電圧に差があってもそのレベルを合わせることができる。
【００２２】
ｃ）請求項３では、温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とする演算増幅回路と、前記第２差動入力回路を入力段とするコンパレータとを備え、前記演算増幅回路は、前記第１オフセット電圧を所定の倍率で増幅し、該演算増幅回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたので、第１オフセット電圧と第２オフセット電圧に差があってもそのレベルを合わせることができる。
【００２３】
ｄ）請求項４では、前記所定の電位を接地電位としたので、別途電源を準備する必要が無く回路を簡素化できる。
【００２４】
ｅ）請求項５では、温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とするコンパレータと、前記第２差動入力回路を入力段とする演算増幅回路とを備え、前記演算増幅回路をボルテージフォロア回路とし、該ボルテージフォロア回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたので、従来別々に構成していたコンパレータと基準電圧回路を１つにまとめることができる。
【００２５】
ｆ）請求項６では、前記ボルテージフォロア回路の出力を分圧する分圧回路を備え、該分圧回路の出力を前記コンパレータの一方の入力に接続したので、第１オフセット電圧と第２オフセット電圧に差があってもそのレベルを合わせることができる。
【００２６】
ｇ）請求項７では、温度係数を持たない第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持った第２オフセット電圧を備えた第２差動入力回路と、前記第１差動入力回路を入力段とするコンパレータと、前記第２差動入力回路を入力段とする演算増幅回路とを備え、前記演算増幅回路は、前記第２オフセット電圧を所定の倍率で増幅し、該演算増幅回路の出力を前記コンパレータの一方の入力に接続し、前記演算増幅回路の非反転入力と前記コンパレータの他方の入力とを所定の電位に接続し、前記コンパレータの出力より温度検出出力を得るようにしたので、第１オフセット電圧と第２オフセット電圧に差があってもそのレベルを合わせることができる。
【００２７】
ｈ）請求項８では、前記所定の電位を接地電位としたので、別途電源を準備する必要が無く回路を簡素化できる。
【００２８】
ｉ）請求項９では、前記第１差動入力回路、および前記第２差動入力回路を構成しているトランジスタは、ゲートの仕事関数の異なるトランジスタを組み合わせて用いたので、ｐｎ接合ダイオードが不用になった。
【００２９】
ｊ）請求項１０では、前記第１差動入力回路、および第２差動入力回路を構成している一方のトランジスタのゲートをＰ＋ゲートとし、他方のトランジスタのゲートをＮ＋ゲートとし、前記第１差動入力回路を構成している２つのトランジスタのサイズ比を、前記第１オフセット電圧が温度係数を持たないサイズ比に設定し、前記第２差動入力回路を構成している２つのトランジスタのサイズ比を、前記第２オフセット電圧が所定の温度係数を備えるサイズ比に設定した。
【００３０】
ｋ）請求項１１は、上記の如き温度検出回路を組み込んだ電子機器であり、請求項１２は、該電子機器が、ボルテージレギュレータ、パーソナルコンピュータ、携帯機器、家電のいずれかである。このようにすることで、回路規模の小さい電子機器が可能となる。 
【発明の効果】
【００３１】
本発明によれば、演算増幅回路とコンパレータの入力回路に、それぞれ温度係数が０の第１オフセット電圧を備えた第１差動入力回路と、正または負の温度係数を持つ第２オフセット電圧を備えた第２差動入力回路を備えたので、従来個別に構成していた基準電圧発生回路や温度係数を持った電源回路の機能をコンパレータに融合することができるようになったので、温度検出回路およびそれを用いた電子機器の回路規模の縮小が可能となった。
【００３２】
また、温度係数が０のオフセット電圧を備えた第１差動入力回路と温度係数を持つオフセット電圧を備えた第２差動入力回路は、それぞれ演算増幅回路とコンパレータのどちらの入力回路に使用してもよいので、回路のバリエーションが豊富になり、より目的に適した回路構成を選ぶことができる。
【００３３】
さらに、演算増幅回路に利得を持たせたり、ボルテージフォロアとしたり、出力を分圧したりして、第１および第２オフセット電圧の大きさ、温度係数の値によって最適な回路構成を採ることができる。
【００３４】
さらに、ｐｎ接合ダイオードが不要なため、ＭＯＳトランジスタだけで回路が構成できるのでＩＣ化がより容易になった。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施例を示す温度検出回路図である。温度検出回路は演算増幅回路１０とコンパレータ２０で構成されている。
【００３６】
演算増幅回路１０は第１差動入力回路Ｓd1を備えている。第１差動入力回路Ｓd1は非反転入力に対し反転入力が正電圧で温度係数を持たない第１オフセット電圧Ｖo1を備えている。演算増幅回路１０の反転入力は出力に接続されているので、演算増幅回路１０はボルテージフォロア回路を構成している。また、演算増幅回路１０の非反転入力は接地電位に接続されているので、演算増幅回路１０の出力電圧は、第１差動入力回路Ｓd1のオフセット電圧Ｖo1と同じになる。
【００３７】
コンパレータ２０は第２差動入力回路Ｓd2を備えている。第２差動入力回路Ｓd2は非反転入力に対し反転入力が正電圧で負の温度係数を持った第２オフセット電圧Ｖo2を備えている。コンパレータ２０の反転入力には演算増幅回路１０の出力が接続され、非反転入力は接地電位に接続されている。
【００３８】
図１−Ｂは、本発明に用いられる演算増幅回路１０の詳細回路図であり、図１−Ｃは、本発明に用いられるコンパレータ２０の詳細回路図である。演算増幅回路１０とコンパレータ２０の詳細回路図の説明とその動作の説明については、後述する図３（第２の実施例）の詳細図である図１３の説明で行うので、ここでは省略する。なお、図１（第１の実施例），図３（第２の実施例），図５（第３の実施例）では、演算増幅回路１０には温度係数を持たせず、コンパレータ２０には温度係数を持たせるように構成されており、図７（第４の実施例），図９（第５の実施例），図１１（第６の実施例）では、演算増幅回路１０には温度係数を持たせ、コンパレータ２０には温度係数を持たせないように構成されている。
【００３９】
図２は、図１の温度検出回路の動作説明図である。この図は検出温度近辺におけるオフセット電圧Ｖo1，Ｖo2、演算増幅回路１０の出力、およびコンパレータ２０の出力の変化を示している。縦軸は電圧、横軸は温度を示している。
【００４０】
電圧Ｖo1は第１オフセット電圧であり、演算増幅回路１０の出力電圧でもある。この電圧は温度係数を持たないため温度が変わっても変化しない。電圧Ｖo2は第２オフセット電圧であり、コンパレータ２０の入力オフセット電圧となっている。電圧Ｖo2は負の温度係数を持っているので、温度上昇に従って電圧は低下する。検出温度より低い状態では、電圧Ｖo2は電圧Ｖo1より高いが、検出温度で等しくなり、検出温度以上では電圧Ｖo1未満になる。
【００４１】
コンパレータ２０の出力Outは、電圧Ｖo2が電圧Ｖo1より高いときはハイレベルを出力し、電圧Ｖo1未満になるとローレベルを出力する。
【００４２】
図３は、本発明の第２の実施例を示す温度検出回路図である。図１と異なる部分は、演算増幅回路１０の出力電圧Ｖo1を抵抗Ｒ１とＲ２で分圧した電圧ＶＡをコンパレータ２０の反転入力に印加した所である。
【００４３】
図４は、図３の温度検出回路の動作説明図である。電圧ＶＡは演算増幅回路１０の出力電圧Ｖo1を抵抗Ｒ１とＲ２で分圧した電圧であり、コンパレータ２０の反転入力に印加される電圧である。コンパレータ２０の出力Outは、電圧Ｖo2が電圧ＶＡより高い時はハイレベルを出力し、電圧ＶＡ未満でローレベルを出力する。
【００４４】
図５は、本発明の第３の実施例を示す温度検出回路図である。図１と異なる部分は、演算増幅回路１０をボルテージフォロアとせず、反転入力と出力端子間に抵抗Ｒ３を、反転入力と接地電位間に抵抗Ｒ４を接続して、利得を持たせている所である。なお、この増幅回路の利得は（１＋Ｒ３／Ｒ４）となる。
【００４５】
図６は、図５の温度検出回路の動作説明図である。電圧ＶＡは演算増幅回路１０の出力電圧であり、コンパレータ２０の反転入力に印加される電圧である。
コンパレータ２０の出力Outは、電圧Ｖo2が電圧ＶＡより高い時はハイレベルを出力し、電圧ＶＡ未満になるとローレベルを出力する。
【００４６】
図７は、本発明の第４の実施例を示す温度検出回路図である。図１と異なる部分は、演算増幅回路１０の入力回路にオフセット電圧に温度係数を備えた第２差動入力回路Ｓd2を使用し、コンパレータ２０の入力回路にオフセット電圧の温度係数が０の第１差動入力回路Ｓd1を使用した所である。
【００４７】
図８は、図７の温度検出回路の動作説明図である。電圧Ｖo1は第１オフセット電圧であり、コンパレータ２０の入力オフセット電圧になっている。また温度係数を持たないため温度が変わっても変化しない。Ｖo2は第２オフセット電圧であり、演算増幅回路１０の出力電圧でもある。電圧Ｖo2は負の温度係数を持っているので、温度上昇に従って電圧が低下する。
【００４８】
コンパレータ２０の出力Outは、電圧Ｖo2が電圧Ｖo1より高い時はローレベルを出力し、電圧Ｖo1未満になるとハイレベルを出力する。
【００４９】
図９は、本発明の第５の実施例を示す温度検出回路図である。図７と異なる部分は、演算増幅回路１０の出力電圧Ｖo1を抵抗Ｒ１とＲ２で分圧した電圧ＶＡをコンパレータ２０の反転入力に印加した所である。
【００５０】
図１０は、図９の温度検出回路の動作説明図である。電圧ＶＡは演算増幅回路１０の出力電圧Ｖo2を抵抗Ｒ１とＲ２で分圧した電圧であり、コンパレータ２０の反転入力に印加される電圧である。
【００５１】
コンパレータ２０の出力Outは、電圧ＶＡが電圧Ｖo1より高い時はローレベルを出力し、電圧Ｖo1未満になるとハイレベルを出力する。
【００５２】
図１１は、本発明の第６の実施例を示す温度検出回路図である。図７と異なる部分は、演算増幅回路１０をボルテージフォロアとせず、反転入力と出力端子間に抵抗Ｒ３を、反転入力と接地電位間に抵抗Ｒ４を接続して、利得を持たせている所である。図５でも説明したようにこの増幅回路の利得は（１＋Ｒ３／Ｒ４）となる。
【００５３】
図１２は、図１１の温度検出回路の動作説明図である。電圧ＶＡは演算増幅回路１０の出力電圧である。コンパレータ２０の出力Outは、電圧ＶＡが電圧Ｖo1より高い時はローレベルを出力し、電圧Ｖo1未満になるとハイレベルを出力する。
【００５４】
上記のように、本発明では、演算増幅回路１０とコンパレータ２０の入力回路に、それぞれ温度係数が０の第１オフセット電圧Ｖo1を備えた第１差動入力回路Ｓd1と、温度係数を持つ第２オフセット電圧Ｖo2を備えた第２差動入力回路Ｓd2を備えたので、従来コンパレータとは別に構成していた、基準電圧発生回路や、温度係数を持った電源回路を、コンパレータ２０と融合することができるようにしたので回路規模の縮小が可能となった。
【００５５】
また、温度係数が０のオフセット電圧を備えた第１差動入力回路Ｓd1と温度係数を持つオフセット電圧を備えた第２差動入力回路Ｓd2は、それぞれ演算増幅回路１０とコンパレータ２０のどちらの入力回路として採用しても良いので、回路のバリエーションが豊富になった。
【００５６】
さらに、演算増幅回路１０に利得を持たせたり、ボルテージフォロアとしたり、出力を分圧したりして、第１および第２オフセット電圧の大きさ、温度係数の値によって最適な回路構成を採ることができる。
【００５７】
なお、実施例１から６の回路では、演算増幅回路１０の非反転入力とコンパレータ２０の他方の入力を接地電位に接続しているが、接地電位に限ることは無く、適当な電位に接続しても構わない。
【００５８】
また、分圧抵抗Ｒ１とＲ２、または増幅用抵抗Ｒ３とＲ４の両方またはどちらか一方をトリミングなどで調整可能とすることで、より高精度の温度検出が可能なる。
【００５９】
本発明の請求項に含まれる回路構成は、上記した実施例に限ることなく、さらに様々な構成が可能である。
【００６０】
図１３は、図３に示した第２の実施例の演算増幅回路１０とコンパレータ２０の詳細回路図である。
【００６１】
演算増幅回路１０は、ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２、ＮＭＯＳトランジスタＭ１３とＭ１７、ＰＭＯＳトランジスタＭ１４〜Ｍ１６で構成されている。
【００６２】
ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２は第１差動入力回路Ｓd1を構成している入力トランジスタである。ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２のソースは共通接続され、ＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＮＭＯＳトランジスタＭ１３のソースは接地されている。
【００６３】
ＮＭＯＳトランジスタＭ１１のドレインはＰＭＯＳトランジスタＭ１４のドレインに接続されている。また、ディプレッション型ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１５のドレインに接続されている。
【００６４】
ディプレッション型ＮＭＯＳトランジスタＭ１１のゲートは演算増幅回路１０の反転入力であり、ディプレッション型ＮＭＯＳトランジスタＭ１２のゲートは非反転入力となっている。
【００６５】
ＰＭＯＳトランジスタＭ１４とＭ１５のソースは共通接続されて電源Ｖddに接続されている。また、ゲートも共通接続され、ＰＭＯＳトランジスタＭ１４のドレインに接続されているので、ＰＭＯＳトランジスタＭ１４とＭ１５はカレントミラー回路を構成し、第１差動入力回路Ｓd1の負荷になっている。
【００６６】
ディプレッション型ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１６のゲートに接続されている。ＰＭＯＳトランジスタＭ１６のソースは電源Ｖddに接続され、ドレインが演算増幅回路１０の出力になっている。また、ドレインはＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１７のソースは接地され、ゲートはＮＭＯＳトランジスタＭ１３のゲートと共通接続され、バイアス電源Ｖbiasが印加されている。
【００６７】
演算増幅回路１０の反転入力であるディプレッション型ＮＭＯＳトランジスタＭ１１のゲートは演算増幅回路１０の出力に接続されているので、演算増幅回路１０はボルテージフォロア回路を構成している。
【００６８】
非反転入力であるディプレッション型ＮＭＯＳトランジスタＭ１２のゲートは接地されているので、演算増幅回路１０の出力からは入力回路のオフセット電圧が出力される。
【００６９】
第１差動入力回路Ｓd1を構成しているディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２のうち、反転入力側のディプレッション型ＮＭＯＳトランジスタＭ１１のゲートにｐ型不純物をドープしてＰ＋ゲートとすると、ゲート閾値電圧は高くなる。
【００７０】
また、非反転入力側のディプレッション型ＮＭＯＳトランジスタＭ１２のゲートにｎ型不純物をドープしてＮ＋ゲートとすると、ゲート閾値電圧は低くなる。このように、ゲートに異なる型の不純物をドープするとゲート電極の仕事関数に差が生じ、ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２のゲート閾値電圧に差が生じ、ディプレッション型ＮＭＯＳトランジスタＭ１２のゲート電位に対しディプレッション型ＮＭＯＳトランジスタＭ１１のゲート電位が正となる方向にオフセット電圧を発生させることができる。
【００７１】
さらに、ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２の素子サイズ(ゲート長)の比を変えることで、オフセット電圧の温度係数を変えることができる。本発明では、第１差動入力回路Ｓd1の第１オフセット電圧Ｖo1の温度係数を０にするために、ディプレッション型ＮＭＯＳトランジスタＭ１１とＭ１２の素子サイズ比をおよそ２：１に設定している。
【００７２】
コンパレータ２０は、ディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２、ＮＭＯＳトランジスタＭ２３、ＰＭＯＳトランジスタＭ２４とＭ２５で構成されている。
【００７３】
ディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２は第２差動入力回路Ｓd2を構成している入力トランジスタである。ディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２のソースは共通接続され、ＮＭＯＳトランジスタＭ２３のドレインに接続されている。ＮＭＯＳトランジスタＭ２３のソースは接地され、ゲートにはバイアス電源Ｖbiasが印加されている。
【００７４】
ディプレッション型ＮＭＯＳトランジスタＭ２１のドレインはＰＭＯＳトランジスタＭ２４のドレインに接続されている。また、ディプレッション型ＮＭＯＳトランジスタＭ２２のドレインはＰＭＯＳトランジスタＭ２５のドレインに接続されている。
【００７５】
ディプレッション型ＮＭＯＳトランジスタＭ２１のゲートはコンパレータ２０の反転入力であり、ディプレッション型ＮＭＯＳトランジスタＭ２２のゲートは非反転入力となっている。
【００７６】
ＰＭＯＳトランジスタＭ２４とＭ２５のソースは共通接続されて電源Ｖddに接続されている。また、ゲートも共通接続され、ＰＭＯＳトランジスタＭ２５のドレインに接続されているので、ＰＭＯＳトランジスタＭ２４とＰＭＯＳトランジスタＭ２５はカレントミラー回路を構成し、第２差動入力回路Ｓd2の負荷になっている。
【００７７】
ディプレッション型ＮＭＯＳトランジスタＭ２１のドレインはコンパレータ２０の出力になっている。
【００７８】
第２差動入力回路Ｓd2を構成しているディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２も第１差動入力回路Ｓd1と同様、反転入力側のディプレッション型ＮＭＯＳトランジスタＭ２１のゲートにｐ型不純物をドープしてＰ＋ゲートとし、非反転入力側のディプレッション型ＮＭＯＳトランジスタＭ２２のゲートにはｎ型不純物をドープしてＮ＋ゲートすることで、ゲート電極の仕事関数に差が生じ、ディプレッション型ＮＭＯＳトランジスタＭ２２のゲート電位に対しディプレッション型ＮＭＯＳトランジスタＭ２１のゲート電位が正になる方向にオフセット電圧を発生させている。さらに、ディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２の素子サイズ(ゲート長)の比を適当に設定することで、オフセット電圧に温度係数を持たせることができる。
【００７９】
本発明では、ディプレッション型ＮＭＯＳトランジスタＭ２１とＭ２２の素子サイズ比をおよそ１：１０に設定して、第２オフセット電圧Ｖo2に負の温度係数を持たせている。
【００８０】
上述したように、本発明によれば、差動入力回路を構成している２つのトランジスタうち、一方のゲートにはｐ型、他方のゲートにはｎ型の不純物をドープして、ゲート電極の仕事関数差に応じたオフセット電圧を生成している。さらに、２つのトランジスタの素子サイズ比を適当に設定することによりオフセット電圧の温度係数を調整するようにしているので、簡単な回路構成で高精度の温度検出回路が可能となる。
【００８１】
本発明に係る温度検出回路は、温度を検出するとともに、所定の温度が検出された所定の制御（例えば、制御の切り替え、電源断など）を行うことが要望されるボルテージレギュレータ、パーソナルコンピュータ、各種携帯機器、各種家電など、あらゆる電子機器に組み込むことが可能である。
【図面の簡単な説明】
【００８２】
【図１−Ａ】本発明の第１の実施例を示す温度検出回路図である。
【図１−Ｂ】本発明に用いられる演算増幅回路１０の詳細回路図である。
【図１−Ｃ】本発明に用いられるコンパレータ２０の詳細回路図である。
【図２】図１の温度検出回路の動作説明図である。
【図３】本発明の第２の実施例を示す温度検出回路図である。
【図４】図３の温度検出回路の動作説明図である。
【図５】本発明の第３の実施例を示す温度検出回路図である。
【図６】図５の温度検出回路の動作説明図である。
【図７】本発明の第４の実施例を示す温度検出回路図である。
【図８】図７の温度検出回路の動作説明図である。
【図９】本発明の第５の実施例を示す温度検出回路図である。
【図１０】図９の温度検出回路の動作説明図である。
【図１１】本発明の第６の実施例を示す温度検出回路図である。
【図１２】図１１の温度検出回路の動作説明図である。
【図１３】図３に示した第１の実施例の演算増幅回路１０とコンパレータ２０からなる詳細な温度検出回路図である。
【図１４】従来の一般的な温度検出回路の回路図である。
【図１５】特許文献１に開示された従来の温度検出回路の概略ブロック図である。
【図１６】特許文献２に開示された従来の温度検出回路の概略ブロック図である。
【符号の説明】
【００８３】
１０：演算増幅回路
２０：コンパレータ
１０１，２０１：第１の電圧源回路
１０２，２０２：第２の電圧源回路
１０３：減算回路
１０４：比較回路
２０３：インピーダンス変換回路
２０４：減算回路
Ｓd1：第１差動入力回路
Ｓd2：第２差動入力回路
Ｖo1：第１オフセット電圧
Ｖo2：第２オフセット電圧、
Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２：ディプレッション型ＮＭＯＳトランジスタ
Ｍ１３，Ｍ１７，Ｍ２３：ＮＭＯＳトランジスタ
Ｍ１４，Ｍ１５，Ｍ１６，Ｍ２４，Ｍ２５：ＰＭＯＳトランジスタ
Ｒ１〜Ｒ４：抵抗
【図１−Ａ】
0005006739.tif 000002
【図１−Ｂ】
0005006739.tif 000003
【図１−Ｃ】
0005006739.tif 000004
【図２】
0005006739.tif 000005
【図３】
0005006739.tif 000006
【図４】
0005006739.tif 000007
【図５】
0005006739.tif 000008
【図６】
0005006739.tif 000009
【図７】
0005006739.tif 000010
【図８】
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【図９】
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【図１０】
0005006739.tif 000013
【図１１】
0005006739.tif 000014
【図１２】
0005006739.tif 000015
【図１３】
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【図１４】
0005006739.tif 000017
【図１５】
0005006739.tif 000018
【図１６】
0005006739.tif 000019