(57)【特許請求の範囲】
【請求項１】
マトリックス状に設けられたアドレス可能な複数の光変調素子と、
上記光変調素子の各々について、その光変調素子の光透過レベルを他の光変調素子の光透過レベルに対して相対的に変化させるために、その光変調素子を連続するアドレスフレーム内で選択的にアドレスするアドレス手段とを備える光変調器において、
上記アドレス手段は、上記のマトリックス状に設けられた複数の光変調素子を、順序を有する複数の時間ビットに応じてライン毎にアドレスするものであり、
上記アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて上記光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、
上記時間ディザ手段が、第１のフレームの時間ビットを第１の順序でアドレスし、第２のフレームの時間ビットを第１の順序とは異なる第２の順序でアドレスするか、あるいは第１の空間位置の時間ビットを第１の順序でアドレスし、第２の空間位置の時間ビットを第１の順序とは異なる第２の順序でアドレスし、
上記時間ディザ手段が、互いに隣接する２つのライン上の時間ビットを、これら隣接する２つのラインの一方と他方とで上記時間ビットの順序が異なるようにアドレスするものであることを特徴とする光変調器。
【請求項２】
上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第１の順序でアドレスし、他方のライン上の各フレームの時間ビットを第２の順序でアドレスするものであることを特徴とする請求項１記載の光変調器。
【請求項３】
上記時間ディザ手段が、各ラインの各フレームの時間ビットを、予め決められた時間的配列にしたがって第１の順序と第２の順序との間で変化させた順序でアドレスするものであることを特徴とする請求項１記載の光変調器。
【請求項４】
上記第１の順序と第２の順序との間の変化が、各ラインの連続するフレーム間で起こるか、あるいは、互いに隣接するラインの互いに対応するフレーム間で起こることを特徴とする請求項３記載の光変調器。
【請求項５】
上記第１の順序は最下位ビットで始まり最上位ビットで終了し、上記第２の順序は最上位ビットで始まり最下位ビットで終了することを特徴とする請求項１ないし４のいずれか１項に記載の光変調器。
【請求項６】
上記第１の順序および第２の順序は、いずれも３つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置することを特徴とする請求項１ないし４のいずれか１項に記載の光変調器。
【請求項７】
上記第１の順序は最下位時間ビットで始まり下位から２番目のビットで終了し、上記第２の順序は下位から２番目の時間ビットで始まり最下位ビットで終了し、上記第１の順序および第２の順序のいずれにおいても最上位ビットは中間位置をとることを特徴とする請求項６記載の光変調器。
【請求項８】
上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、
上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えていることを特徴とする請求項１ないし７のいずれか１項に記載の光変調器。
【請求項９】
上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものであることを特徴とする請求項８記載の光変調器。
【請求項１０】
上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものであることを特徴とする請求項８または９に記載の光変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光変調器に関するものであり、より詳しくは、特に限定されるものではないが、空間光変調器を含む液晶ディスプレイおよび光学シャッタデバイスに関するものである。
【０００２】
【従来の技術】
本願明細書において、「光変調器」の範疇には、回折空間変調器や従来の液晶ディスプレイなどの光透過型変調器、エレクトロルミネッセンスやプラズマディスプレイ等の発光型変調器、反射型または半透過型のデバイス、反射型または半透過型のディスプレイ、および光学アドレス空間光変調器やプラズマアドレス空間光変調器などの他の空間光変調器が含まれることとする。
【０００３】
液晶デバイスは、通常、英数字情報や画像、あるいはその組み合わせの表示に使用される。さらに、上記液晶デバイスは、プリンタ等における光学シャッタとしても使用される。上記液晶デバイスは、個別にアドレス可能なマトリックス状の光変調素子から構成される。上記光変調素子は、黒および白の光透過レベルだけでなく、中間の光透過レベルあるいは“グレイ”（中間調）をも生成するように設計されている。カラーフィルタ等を用いたカラー液晶デバイスでは、中間の光透過レベルを利用してより多様な表示色や色相を再現している。このような液晶デバイスのいわゆる階調応答は、種々の方法によって得られる。
【０００４】
例えば、階調応答は、互いに異なる複数のアナログの階調が生成するように、各素子への印加駆動信号に応じて各素子の光透過を“オン”状態と“オフ”状態との間で変調することにより得られる。例えば、捩れネマティック液晶デバイスでは、各素子の光透過が各素子へ印加されたＲＭＳ電圧（実効電圧）により決定され、該ＲＭＳ電圧を適宜制御することにより互いに異なる複数の階調が生成される。アクティブマトリックス型液晶デバイスでは、画素に蓄えられた電圧により同様の方法で階調が制御される。一方、強誘電性液晶デバイス等の双安定性液晶デバイスでは、電圧信号の変調により光透過を制御する方法が種々提案されてはいるものの、捩れネマティック液晶デバイスやアクティブマトリックス型液晶デバイスと比較して、光透過をアナログ的に制御することがより困難である。アナログ階調を全く持たない液晶デバイスでは、いわゆる空間ディザ法または時間ディザ法により階調応答が得られる。なお、これらの方法は、アナログ階調の増大にも利用できる。
【０００５】
空間ディザ（ＳＤ）法では、各素子を２つ以上の個別にアドレス可能な副素子に分割し、スイッチング信号の異なる組み合わせにより副素子をアドレスすることで全階調が生成される。例えば、１つの画素が、互いに同じ大きさであり、かつ、各々が黒状態と白状態との間で切り換え可能である２つの副素子から構成される簡単な例の場合、いずれの副素子も白状態に切り換えられている状態、いずれの副素子も黒状態に切り換えられている状態、および、いずれか一方の副素子が白状態に切り換えられ他方の副素子が黒状態に切り換えられている状態のそれぞれに対応して、３階調（白および黒を含む）が得られる。２つの副素子は同じ大きさであるので、どちらの副素子が白状態でありどちらの副素子が黒状態であるかにかかわらず、同じ階調が得られる。従って、スイッチング回路は、この階調の冗長性を考慮して設計しなければならない。素子を大きさの異なる複数の副素子に分割することにより、異なる重みを有する２つ以上の空間ビットを構成することも可能である。この場合、２つの副素子のうち、どちらの副素子が白状態でありどちらの副素子が黒状態であるかにより、異なる階調が生成できるという効果が得られる。しかしながら、副素子へスイッチング信号を供給するには個別の導通路が必要であり、また、設置可能な導通路の数は空間的制約、コスト、充填率、開口率等により制限されることから、実際に構成可能な副素子の数は限られたものとなる。
【０００６】
時間ディザ（ＴＤ）法では、素子の少なくとも一部が複数の異なる時間変調信号によりアドレス可能となっており、アドレスフレーム内で異なる全階調が生成される。例えば、素子がフレーム内において継続時間が等しい２つの副フレームによりアドレス可能な簡単な例の場合、素子は、 ２つの副フレームのいずれにおいても“オン”となるようにアドレスされると白状態となり、２つの副フレームのいずれにおいても“オフ”となるようにアドレスされると暗状態となるように構成される。さらに、素子は、一方の副フレームにおいて“オン”となるようにアドレスされ、他方の副フレームにおいて“オフ”となるようにアドレスされると、中間のグレイ状態となるように構成される。また、２つの副フレームの継続時間を互いに異ならせることにより、２つ以上の重みの異なる時間ビットを構成することもできる。さらに、異なる時間変調信号により空間ディザ法で１つ以上の副素子をアドレスすることで、時間ディザ法と空間ディザ法とを組み合わせることも可能である。この構成により、回路が複雑になりコストが嵩むものの、より広範な階調が実現できる。
【０００７】
多くの実用例、特に動画を表示するディスプレイでは、階調の重複が最小、好ましくは皆無となるように、多数の階調を適切な間隔を空けて生成することが必要である。通常、階調は、一次的に最大限の間隔を空けて生成される。このため、従来より、３ビットＳＤ法では、例えば各素子を表面積比が４：２：１である３つの副素子に分割することにより、素子に２進重み付けを行うことが提案されている。この場合、各副素子が単位階調０に対応する黒状態と単位階調１に対応する白状態との間で個別に切り換えが可能であるとし、素子全体の階調が３つの副素子の階調の合計に適切な２進重み付けを加えて求められるものとすると、３つの階調を同時にアドレスすることで、図６に示すように、８つの異なる階調が重複なく得られる。ヨーロッパ特許公報０４５３０３３Ａ１号は、上記と同種のディスプレイを開示している。また、２ビットＴＤ法で、各素子を異なる継続時間を持つ副フレーム、例えば継続時間比が１：４である２つの副フレームによってアドレスすることにより、２進重み付けを行うこともできる。ヨーロッパ特許公報０２６１９０１Ａ２号には、アドレスフレームの所定の２進の時分割数から最大数の階調を得る方法が開示されている。Ｗ．Ｊ．Ａ．Ｍ．Ｈａｒｔｍａｎｎ，  ”Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙｓ  ｆｏｒ  Ｔｅｌｅｖｉｓｉｏｎ  Ａｐｐｌｉｃａｔｉｏｎ”，  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  １９９１，Ｖｏｌ．１２２，ｐ１２６には、強誘電性液晶ディスプレイに使用される、多数の階調を間隔を空けて生成するために最適なＳＤ比とＴＤ比との組み合わせが開示されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなＳＤ法やＴＤ法によるアドレッシング手法では、異なる階調間の遷移においてエラーが発生する可能性があり、特に最上位ビットの状態変化を伴う遷移においてエラーが発生する可能性が高い。特に、ある階調の領域が大面積を有する他の階調の領域で掃引されるような場合、エラーの影響が顕著に現れ、鮮鋭度の低いエッジ（疑似エッジ）がはっきりと現れる。人間の目と脳は、特にエッジに反応しやすいので、このエッジへの悪影響（疑似エッジ）は、たとえフレーム時間のほんの一瞬のエラーであっても知覚されてしまう可能性がある。
【０００９】
本発明の目的は、多数の階調を生成する手段を備えた光変調器において、異なる階調間の遷移に生じる知覚エラーを抑制することができる光変調器を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の請求項１記載の光変調器は、上記の課題を解決するために、マトリックス状に設けられたアドレス可能な複数の光変調素子と、上記光変調素子の各々について、その光変調素子の光透過レベルを他の光変調素子の光透過レベルに対して相対的に変化させるために、その光変調素子を連続するアドレスフレーム内で選択的にアドレスするアドレス手段とを備える光変調器において、上記アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて上記光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、上記時間ディザ手段が、第１のフレームまたは第１の空間位置の時間ビットを第１の順序でアドレスし、第２のフレームまたは第２の空間位置の時間ビットを第１の順序とは異なる第２の順序でアドレスするものであることを特徴としている。
【００１１】
上記構成によれば、第１のフレームまたは第１の空間位置の時間ビットを第１の順序でアドレスし、第２のフレームまたは第２の空間位置の時間ビットを第１の順序とは異なる第２の順序でアドレスする。これにより、知覚光透過レベルが時間的または空間的に平均化されるので、異なる階調間の遷移に生じる知覚エラーを抑制することができる。
【００１２】
本発明の請求項２記載の光変調器は、上記の課題を解決するために、請求項１記載の光変調器において、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接する２つのライン上の互いに対応するフレームの時間ビットを、一方のライン上のアドレス順序と他方のライン上のアドレス順序とが互いに異なるようにアドレスするものであることを特徴としている。
【００１３】
上記構成によれば、１つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。それゆえ、知覚エラーを低減し、知覚可能なエッジへの悪影響を事実上完全に取り除くことができる。
【００１４】
本発明の請求項３記載の光変調器は、上記の課題を解決するために、請求項２記載の光変調器において、上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第１の順序でアドレスし、他方のライン上の各フレームの時間ビットを第２の順序でアドレスするものであることを特徴としている。
【００１５】
上記構成によれば、互いに隣接する２つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができる。その上、上記構成によれば、各フレーム内でのビットのアドレス順序が１ライン上では同じであるので、比較的単純な回路でアドレス手段を実現することができる。
【００１６】
本発明の請求項４記載の光変調器は、上記の課題を解決するために、請求項２記載の光変調器において、上記時間ディザ手段が、各ラインの各フレームの時間ビットを、（例えば、各ライン上の連続するフレーム間および／または互いに隣接するライン上の互いに対応するフレーム間において交互に入れ替わる等）予め決められた時間的配列にしたがって第１の順序と第２の順序との間で変化させた順序でアドレスするものであることを特徴としている。
【００１７】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減される。また、上記構成によれば、予め決められた時間的配列にしたがってアドレス順序を変えるので、エッジへの影響をより確実に低減することができる。
【００１８】
本発明の請求項５記載の光変調器は、上記の課題を解決するために、請求項１記載の光変調器において、上記アドレス手段が、各フレームの時間ビットをフレーム間で乱数的または疑乱数的に変化させた順序でアドレスするものであることを特徴としている。
【００１９】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減される。また、上記構成によれば、時間ビットのアドレス順序を乱数的に変化させるので、特に大面積での疑似エッジの影響を効果的に低減することができる。
【００２０】
本発明の請求項６記載の光変調器は、上記の課題を解決するために、請求項１ないし５のいずれか１項に記載の光変調器において、上記第１の順序は最下位ビットで始まり最上位ビットで終了し、上記第２の順序は最上位ビットで始まり最下位ビットで終了することを特徴としている。
【００２１】
上記構成によれば、光変調素子をライン毎にアドレスし、互いに隣接する２つのライン上の互いに対応するフレームの時間ビットを第１の順序および第２の順序でアドレスする場合に、隣接ライン間で時間ビット配列の変化に位相差が生じる。それゆえ、１ライン上の多数の連続するフレームに対して一定の階調を継続して印加した場合に生じる光透過レベルの周期的変動が、隣接ライン間の平均化によって相殺される。この結果、光透過レベルの周期的変動を目立たない程度にまで抑制することができる。
【００２２】
本発明の請求項７記載の光変調器は、上記の課題を解決するために、請求項１ないし５のいずれか１項に記載の光変調器において、上記第１の順序および第２の順序は、いずれも３つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置することを特徴としている。
【００２３】
上記構成によれば、所望する一定の階調に対する知覚エラーをより一層低減することができる。
【００２４】
本発明の請求項８記載の光変調器は、上記の課題を解決するために、請求項７記載の光変調器において、上記第１の順序は最下位時間ビットで始まり下位から２番目のビットで終了し、上記第２の順序は下位から２番目の時間ビットで始まり最下位ビットで終了し、上記第１の順序および第２の順序のいずれにおいても最上位ビットは中間位置をとることを特徴としている。
【００２５】
上記構成によれば、所望する一定の階調に対する知覚エラーをより一層低減することができる。
【００２６】
本発明の請求項９記載の光変調器は、上記の課題を解決するために、請求項１ないし８のいずれか１項に記載の光変調器において、上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えていることを特徴としている。
【００２７】
上記構成によれば、より広範な階調を実現することができる。
【００２８】
本発明の請求項１０記載の光変調器は、上記の課題を解決するために、請求項９記載の光変調器において、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものであることを特徴としている。
【００２９】
上記構成によれば、隣接するライン間に位相差を発生させることにより、階調の周期的変動が隣接するライン間で相殺される。それゆえ、階調の周期的変動をより一層低減することができる。
【００３０】
本発明の請求項１１記載の光変調器は、上記の課題を解決するために、請求項９または１０に記載の光変調器において、上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものであることを特徴としている。
【００３１】
上記構成によれば、階調の周期的変動をより一層低減することができる。
【００３２】
【発明の実施の形態】
本発明をより明確にするために、図１ないし図１６に基づいて、本発明の複数の実施の形態を説明する。
本発明の各実施の形態は、図１に示すように、大型の強誘電性液晶ディスプレイ（ＦＬＣＤ）パネル（以下、パネルと略記する）１０により構成される。パネル１０は、平行に配された２枚のガラス基板１２および１３の間に保持された強誘電性液晶層（以下、液晶層と略記する）１１によって構成され、ガラス基板１２および１３は、第１の電極構造および第２の電極構造をそれぞれ内面に有している。第１の電極構造および第２の電極構造は、それぞれ、互いに直交する一連の列電極トラック１４および行電極トラック１５によって構成され、列電極トラック１４および行電極トラック１５は、アドレス可能なマトリックス状の光変調素子（画素）を形成している。また、電極トラックは、極座標（γ，θ）マトリックスや７区分数字マトリックス、あるいはＸ−Ｙマトリックスを形成するようにしてもよい。
【００３３】
さらに、列電極トラック１４および行電極トラック１５上に配された絶縁層１８および１９上には、配向層１６および１７が形成されている。これにより、シール材２０でその端がシールされた液晶層１１の互いに対向する２つの面に、配向層１６および１７がそれぞれ接触する。パネル１０は、互いにほぼ直交する偏向軸を有する２つの偏向子２１および２２の間に配される。このようなＦＬＣＤ（パネル１０）は、本発明が適用可能な光変調器の一例にすぎず、従って、このディスプレイに関する以下の説明は本発明を限定するものではない。
【００３４】
良く知られているように、ＦＬＣＤパネルの行電極トラックおよび列電極トラックの交点に設けられた素子、すなわち画素のアドレッシングは、行電極トラックおよび列電極トラックに対してそれぞれ適切なストローブパルスおよびデータパルスを印加することにより行なわれる。そのようなアドレッシング手法の一つとして、“Ｔｈｅ  Ｊｏｅｒｓ／Ａｌｖｅｙ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｕｌｔｉｐｌｅｘｉｎｇ  Ｓｃｈｅｍｅ”，Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  １９９１，Ｖｏｌ．１２２，ｐｐ６３〜７９には、黒状態と白状態のような２つの状態に区別するのに用いる方法が開示されている。さらに、各画素（各画素が２つ以上の副素子に分割されている場合は各副素子）が、画素（または副素子）のスイッチングのために印加される電圧波形に依って互いに異なるｎ個のアナログ中間調状態を有するようにすることもできる。これによって、画素（または副素子）は、上述の黒状態および白状態に加えて少なくとも１つの中間調状態を有することになる。
【００３５】
図２に、列電極トラック１４1 ，１４2 ，・・・，１４n に接続されたデータ信号発生器（アドレス手段）３０と、行電極トラック１５1 ，１５2 ，・・・，１５m に接続されたストローブ信号発生器（アドレス手段）３１とを備える、パネル１０をアドレスするためのアドレッシング構成を示す。行電極トラックおよび列電極トラックの交点上に設けられたアドレス可能な画素３２は、データ信号Ｄ1 ，Ｄ2 ，・・・，Ｄn およびストローブ信号Ｓ1 ，Ｓ2 ，・・・，Ｓm の共働によりアドレスされる。データ信号Ｄ1 ，Ｄ2 ，・・・，Ｄn およびストローブ信号Ｓ1 ，Ｓ2 ，・・・，Ｓm は、公知の方法によって、表示入力部（アドレス手段）３３からデータ信号発生器３０へ供給される適切な画像データとデータ信号発生器３０およびストローブ信号発生器３１へ供給されるクロック信号とに応じて、データ信号発生器３０およびストローブ発生器３１からそれぞれ供給される。表示入力部３３は、図４および図５に参照して以下に説明する空間ディザおよび／または時間ディザを実施するために、空間ディザ制御回路（空間ディザ手段）および／または時間ディザ制御回路（時間ディザ手段）を含んでいてもよい。
【００３６】
例として、画素のスイッチング状態が特定の列電極トラックおよび行電極トラックへのデータ信号波形およびストローブ信号波形の供給により決定される様子を図３を参照しながら簡単に説明するが、本発明はこれにより限定されるものではない。図３は、代表的なストローブ波形４０を示しており、当該ストローブ波形４０は、消去期間における電圧−Ｖb の消去パルス４１と、継続時間τの選択期間における電圧Ｖs のストローブパルス４２とから構成される。また、図３は、代表的な“オフ”データ波形４３および代表的な“オン”データ波形４４も示している。各データ波形４３および４４は、電圧Ｖd の正パルスおよび電圧−Ｖd の負パルスから構成される。
【００３７】
消去パルス４１が画素に印加されると、画素は、列電極トラックに印加されるデータ電圧とは無関係に、所定の状態、つまりノーマリブラックの状態またはノーマリホワイトの状態となるように、スイッチングあるいは保持される（上記の所定の状態は、白消去および黒消去のいずれが行われたかによって決まる）。
【００３８】
選択期間では、“オフ”データ波形４３および“オン”データ波形４４のいずれかと同期して、ストローブパルス４２が印加される。その結果、画素に発生した合成電圧が、画素の状態を決定し、それゆえ光透過レベルを決定する。“オフ”データ波形４３が印加された場合、画素に発生した合成電圧４５は、画素を同じ状態、つまり直前の消去パルス４１による消去状態に保持する。“オン”データ波形４４が印加された場合、画素に発生した合成電圧４６は、画素を反対の状態へスイッチングする。さらに、画素には、中間データ波形４７、例えば、図３に示すような電圧Ｖc の正パルスおよび−Ｖc の負パルスを有する波形を印加することもできる。これにより、画素に合成電圧４８が発生し、合成電圧４８によって画素がアナログ中間調に対応する中間状態を取る。
【００３９】
図４および図５を参照しながら、知覚されるデジタル階調を得るアドレッシング構成に使用可能な時間ディザ法および空間ディザ法を説明する。図４は、時間ディザ（ＴＤ）法を図示している。ここでは、特定の行電極トラックに対して１フレーム時間内に印加される３つのストローブ信号５３、５４、および５５のタイミングにより、継続時間比が例えば１：４：８である３つの選択期間５０、５１、および５２が決定される。この３つの選択期間では、画素は、図３を参照して説明したような黒状態、白状態、およびアナログ中間調状態のいずれかへと切り換わる。フレーム内で知覚される全体的な階調は、選択期間５０、５１、および５２によりそれぞれが決定される３つの時間ビット間で平均した光透過レベルである。
【００４０】
図５に、例えば２つの列副電極トラック１４1aおよび１４b と行電極トラック１５1 との交点に設けられた、２つの副画素５６および５７から各画素が構成される空間ディザ（ＳＤ）法の１例を図示するが、本発明はこれによって限定されるものではない。データ信号Ｄ1aおよびＤ1bは、個別に副電極トラック１４1aおよび１４b に印加され、これにより２つの空間ビットを構成する２つの副画素の光透過レベルが個別に制御される。画素全体としての光透過レベルは、２つの副画素の光透過レベルの平均と２つの副画素の面積比とによって決まる。
【００４１】
各副画素の相対面積を考慮して、画素全体の光透過レベルが副画素の光透過レベルの空間平均に対応するように、各画素を空間ディザ信号により個別にアドレス可能な必要数の副画素あるいはビットに分割してもよい。良く知られているように、カラーディスプレイのカラー画素は、通常、赤の副画素、緑の副画素、および青の副画素の３つのカラー副画素によって構成されており、各カラー副画素は、フルレンジでのカラー表示が可能となるように個別の副電極により制御される。ここで、上記のカラー画素にＳＤ法を適用する場合、各カラー副画素自体を２つ以上の副素子に再分割し、各副素子に対応する副電極から各副素子に対して空間ディザ信号を個別に供給することにより各色の光透過レベルの範囲を生成する。ＳＤ法に代えて、あるいはＳＤ法と併用して、ＴＤ法を各色の副画素に適用し、各色の副画素を時間ディザ信号により２つ以上の副フレーム内でアドレスし、時間ディザ信号を変化させることにより光透過レベルの範囲を生成するようにしてもよい。従って、本明細書において、「画素」とは、モノクロディスプレイの個々の画素、またはカラーディスプレイの個々のカラー副画素のいずれかを意味する。
【００４２】
前述のように、図６は、ビット比４：２：１で２進重み付けした３つのデジタルビット、つまり継続時間比４：２：１の３つの時間ビットを使用したＴＤ法、あるいは面積比４：２：１の３つの空間ビットを使用したＳＤ法のいずれかにより生成された、一次的に間隔が空けられた８つの階調を図示している。ＴＤ法では、各アドレスフレームは、３つのグループの副フレームの時間的配列（シーケンス）を形成する、継続時間が等しい７つの副フレームから構成される。ここで、３つのグループとは、第１の時間ビットに対応する１つの副フレームから構成される第１グループ、第２の時間ビットに対応する２つの副フレームから構成される第２グループ、第３の時間ビットに対応する４つの副フレームから構成される第３グループである。図６の表は、所望する各階調に必要な３つのビットそれぞれの状態を示している。例えば、階調３は、第１ビットに対応する１つの副フレームを状態１にして第１ビットを１にし、第２ビットに対応する２つの副フレーム各々を状態１にして第２ビットを１＋１＝２にし、第３ビットに対応する４つのフレーム各々を状態０にして第３ビットを０＋０＋０＋０＝０にすることにより得られる。また、階調４は、第１ビットに対応する１つの副フレームを状態０にして第１ビットを０にし、第２ビットに対応する２つの副フレーム各々を状態０にして第２ビットを０＋０＝０にし、第３ビットに対応する４つのフレーム各々を状態１にして第３ビットを１＋１＋１＋１＝４にすることにより得られる。副フレームの継続時間は、例えば０．０２ｓｅｃ（５０Ｈｚ）と十分短いので、副フレーム間の光透過レベルの差異は通常知覚されない。
【００４３】
図７のラインＡは、最初の３フレームが階調３を、最後の４フレームが階調４を表示するフレームの時間的配列における所望する階調を示す。ラインＢは、ビット比１：２：４の各フレームの３つの時間ビットの順序（オーダ）を示す。ラインＣは、各フレームの階調を決定する３つのビットに対応する７フレーム各々の状態、より詳細には、階調３を表示するために状態１にした第１ビットおよび第２ビットに対応する３つの副フレームの状態と、階調４を表示するために状態１にした第３ビットに対応する４つの副フレームの状態とを示す。ラインＤは、副フレーム毎に表示される実際の階調の時間変化を示す。副フレーム毎に表示される実際の階調は、先行する７つの副フレームの平均状態に対応する。例えば、所望する階調３から階調４への遷移に続く最初のフレームにおいて、先行する７つの副フレームの光透過レベルの平均（以下、知覚光透過レベルと称する）は、連続する最初の６つの副フレームでそれぞれ値２、１、０、１、２、および３を取り、最後の副フレームで値４を取る。ラインＥは、各フレームの知覚エラーを示す。知覚エラーとは、１フレーム内の７つの副フレーム間での平均知覚光透過レベルの、所望する階調に対する割合を百分率で表したものである。この割合は、通常１００％であるが、所望する階調３から階調４への遷移に続く最初のフレームでは１００×（２＋１＋０＋１＋２＋３＋４）／（４×７）≒４６％となる。
【００４４】
従って、階調３から階調４への遷移では、連続する７つの副フレームで平均した知覚光透過レベルは、所望する階調に等しい値３から、最悪で（３＋２＋１＋０＋１＋２＋３）／７≒１．７まで低下してしまい、その後、フレームの最後まで所望する階調４に近づくよう徐々に上昇する。この７つの副フレームで平均した知覚光透過レベルの低下は、所望する階調となるまで２フレーム分に近い時間にわたって生じるので、この期間の光透過レベルの低下は、人間の目で知覚可能である。この影響が最も顕著に現れるのは、画面上で階調３の領域が大面積の階調４の領域により掃引される時である。これは、階調４の領域と階調３の領域との境界が鮮鋭度の低いエッジとして観測されるからである。人間の目および脳は、このようなエッジに反応しやすく、たとえ発生時間がフレーム時間の数分の１と短くても知覚されてしまう可能性が高い。
【００４５】
本発明に係るＦＬＣＤの実施の一形態では、次の点を除いて上述したＴＤ法と同様のＴＤ法を使用している。上述したＴＤ法と異なるのは、連続するアドレスフレーム間および隣接するアドレスライン間で時間ビットの順序付けを変える、例えば、第１フレームの時間ビットが１：２：４の順序（第１順序）、第２フレームの時間ビットが４：２：１の順序（第２順序）、次のフレームの時間ビットが１：２：４の順序、…となるように、連続するフレームで上記時間的配列（第１順序および第２順序）を交替に使用する点である。さらに、上記時間的配列は、隣接ライン間でも交替に使用され、ラインｎ上のフレームのビットが１：２：４の順序であれば、ラインｎ＋１およびラインｎ−１上の対応するフレームのビットはそれぞれ４：２：１の順序となる。これは、所望する階調３から所望する階調４への遷移を図７と同様に示す図８に図示されている。図８のラインＢでは、前述した時間的配列１：２：４から始まるビットの時間的配列１：２：４および時間的配列４：２：１の交互の繰り返しは、初めにラインｎに現れ、次にラインｎに隣接するラインｎ＋１およびラインｎ−１に現れる。例えば、時間的配列１：２：４の前後は、同じライン上だけでなく隣接するライン上でも時間的配列４：２：１になっている。前述のように、ラインＣは、連続するフレームの各副フレームの状態を示している。ラインＤは、先行する７つの副フレームの状態（光透過レベル）の平均、すなわち知覚光透過レベルを示している。ラインＥは、各フレームの知覚エラーを示す。
【００４６】
この場合、知覚光透過レベルは、所望する階調が変化しなくても連続フレーム間で周期的に変化する。ラインＥに示すように、知覚エラー、すなわち、アドレスされたフレーム内の７つの副フレーム間での平均知覚光透過レベルの、所望する階調に対する割合（百分率）は、所望する階調３ではフレーム内のビットの時間的配列に応じて４３％と１５７％との間で交互に変化する一方、所望する階調４では５７％と１４３％との間で交互に変化する。さらに、階調３から階調４への所望する遷移に続く第１フレームでは、知覚エラーは、ビットの時間的配列が１：２：４および４：２：１のいずれであっても８９％となり、前後のフレームの知覚エラーの中間の値、すなわち１５７％と５７％との中間の値、あるいは４３％と１４３％との中間の値である。
【００４７】
また、図８のラインＦは、互いに隣接する２つのライン間、例えばラインｎとラインｎ＋１との間での各副フレーム毎の知覚光透過レベルの平均を示す。この結果から分かるように、１つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。従って、知覚光透過レベルのライン平均値は、階調３から階調４への所望する遷移が起こるまで３を保ち、該遷移が起こると４に変わる。ここで、２つの副フレーム間での知覚光透過レベルの平均が３から４へと変化するまでに、階調３から階調４への所望する遷移に続く３つの副フレームに遅延が生じる。しかしながら、上記遅延は、知覚されないほど短かい。それゆえ、このような隣接ライン間の平均化により、図７を参照して説明した知覚可能なエッジへの悪影響を事実上完全に取り除くことができる。
【００４８】
上記手法では、１ライン上の多数の連続するフレームに対して一定の階調を継続して印加すると、光透過レベルには、２フレーム期間で約±６０％の周期的変動が生じるが、このような光透過レベルの変化は、ほとんどの適用例においては目立たない。これは、隣接ライン間で時間ビット配列の変化に位相差があるために、上記影響が、隣接ライン間の平均化によって相殺されるからである。
【００４９】
本発明によるＦＬＣＤパネルの他の実施の形態を図９に基づいて説明する。
本実施の形態では、光透過レベルの周期的変動の問題と、前述したエッジへの悪影響をもたらす可能性の有る２つの階調間の所望する遷移に生じる知覚エラーの問題とを妥協して解決する。本実施の形態は、連続するフレーム間および隣接するライン間で２つのビットの時間的配列を交替させるＴＤ法を用いる点では前記の実施の形態と同様であるが、これら２つの時間的配列が１：４：２および２：４：１であり、いずれの時間的配列においても最上位ビットが他の２つのビットの中間に位置する点で前記の実施の形態と異なっている。これら２つの時間的配列を互いに隣接するラインｎおよびラインｎ＋１に適用すると、階調３から階調４への所望する遷移に対し、図９に示す効果が得られる。ここで、各ライン上の各副フレームの状態をラインＣに、先行する７つの副フレームの平均をラインＤに示す。この場合、各ラインについてラインＥに示すように、所望する一定の階調に対する知覚エラーは、図８に示す実施の形態よりも小さく、階調３については８１％と１１９％との間で変化し、階調４については８６％と１１４％との間で変化する。さらに、階調３から階調４への遷移に続く第１フレームでは、知覚エラーは８９％であり、前後のフレームの知覚エラーの中間の値、つまり８１％と１１４％の中間の値、あるいは１１９％と８６％の中間の値である。一方、２ライン間での知覚光透過レベルの平均（以下、２ライン平均知覚光透過レベルと称する）についてみると、僅かな増加の後に僅かな減少を生じている。これらの増加および減少は、ラインＦで示すように、どちらも１／２フレーム未満で生じている。図９のラインＧは、先行する７つの副フレームの２ライン平均知覚光透過レベルの平均を示している。この平均については、所望する階調３から所望する階調４への遷移に続く２つのフレームについて示している。この結果から、上記平均化によって、知覚されるエッジへの悪影響が事実上完全に取り除かれていることが分かる。
【００５０】
しかしながら、上記実施の形態のいずれにおいても、実際に表示される階調に認識可能なエラーを引き起こす可能性のある所定の階調光透過レベルのパターンが時間的および空間的に生じる。最悪の例は、隣接するラインｎ＋１およびラインｎ−１とは変化が逆のラインｎ上で階調が変化した場合に起こると考えられる。この様子を図１０に示す。図１０は、図８の場合と同様に２つのビットの時間的配列１：２：４および４：２：１を使用した場合における、ラインｎ上での階調３から階調４への遷移と、ラインｎ＋１およびラインｎ−１上での階調４から階調３への遷移を示している。この場合、表示される階調の知覚エラーは隣接するライン間では平均化されず、最上位ビット（４）に関係する階調の水平変化が起こったときにエラーを生じる。しかしながら、この場合、エラーの影響は、時間的平均化により低減され、特にフレーム速度が速い場合には大きく低減される。連続するフレームに所定の階調の時間的配列で階調変化が生じる場合には、特に斜めの動きに対する何らかのエラーが目立つ恐れがある。このエラーは階調の移動領域の角では顕著であるが、前述したエッジへの悪影響を発生させないのでより目立ちにくくなっている。
【００５１】
本発明によるＦＬＣＤパネルのさらに他の実施の形態では、図１１に示すように、あるライン上の各フレームの時間ビットを１：２：４の順序（第１の順序）でアドレスし、上記ラインに隣接する他のライン上の各フレームの時間ビットを４：２：１の順序（第２の順序）でアドレスするＴＤ法を使用する。この場合、互いに隣接する２つのライン上の対応するフレームのビットは、１：２：４および４：２：１という異なる順序でアドレスされる。従って、本実施の形態では、フレームビットのアドレス順序の変化は、時間的ではなく空間的に生じる。
【００５２】
本実施の形態は、前述の実施の形態ほど疑似エッジを発生させる知覚エラーの低減に効果的ではないが、互いに隣接する２つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができる。その上、本実施の形態では、各フレーム内でのビットのアドレス順序が１ライン上では同じであるので、比較的単純なアドレッシング回路で実現できる。
【００５３】
本発明によるＦＬＣＤパネルのさらに他の実施の形態では、時間ビットのアドレス順序をアドレスフレーム間および隣接するアドレスライン間で乱数的（ランダム）に変化させるＴＤ法、例えば、図１２に示すように、一部のフレームの時間ビットを１：２：４の順序（第１の順序）でアドレスし、他のフレームの時間ビットを４：２：１の順序（第２の順序）でアドレスするＴＤ法を使用する。このように時間ビットのアドレス順序を隣接するフレーム間およびライン間で乱数的に変化させる方法としては、例えば、乱数発生器を使用した真に乱数的な方法、あるいは長時間にわたり規則的なパターン変化が現れないように疑乱数的に制御を行う方法が挙げられる。
【００５４】
本実施の形態では、ビットのアドレス順序を乱数的に変化させるので、必然的に表示画像全体においてエラーが知覚されてしまうという欠点はあるが、特に大面積での疑似エッジの影響を効果的に低減することができる。
【００５５】
図１５および図１６は、２０行で構成されたＦＬＣＤパネルのためのＴＤアドレッシング手法の実施の一形態を示している。図１５および図１６では、２０行に対して縦軸方向に沿って１から２０までの通し参照番号を付している。また、図１５および図１６は、横軸（時間軸）に沿った連続する２フレームにわたるアドレッシング手法を示すものであり、図１５は第１フレームのアドレッシング手法、図１６は第２フレームのアドレッシング手法を示している。また、各行における“Ａ”はアドレス位置を示し、各行は、ＴＤ比が約１：２：４のフレームとＴＤ比が約４：２：１のフレームとにより交互にアドレスされる。従って、最初の行１、図１５の左端から始まる第１フレームの時間ビットは１：２：４の第１の順序でアドレスされ、第１フレームに続く第２フレームの時間ビットは４：２：１の第２の順序でアドレスされる。
【００５６】
さらに、任意の行ｎについて考えてみると、行がアドレスされる順序は隣接する行の間で交互に入れ替わっていることが分かる。従って、行ｎがまず１：２：４の第１の順序でアドレスされるとすれば、行ｎ＋１および行ｎ−１はまず４：２：１の第２の順序でアドレスされる。これは、図８を参照にして説明した方法に対応している。
【００５７】
また、本アドレッシング手法では、１タイムスロットには１行しかアドレスしない。図示する例では、第１タイムスロットで行１をアドレスし、第３タイムスロットで行１４をアドレスする。同様に、第４タイムスロットで行２をアドレスし、第５タイムスロットで行１１をアドレスする（第２タイムスットではどの行もアドレスしない）。アドレスされている行のＴＤビットのデータと、アドレス位置“Ａ”とは対応付けされている。実際のデバイスでは、ＴＤ比は、アドレスされる行数によってある程度のずれを生じている。図示している２０行のディスプレイの例では、実際のＴＤ比は、第１フレームでは７：１９：３７、第２フレームでは３７：１９：７となる。ディスプレイの行数を多くするほど、ＴＤ比をより正確にすることができる。
【００５８】
前述した各実施の形態は、ＴＤ法のみにより階調を生成する構成であった。しかしながら、本発明に係る液晶デバイスに使用する他のアドレッシング構成として、ＳＤ法とＴＤ法とを組み合わせて用いた構成を採用してもよい。この場合、各ラインの最上位空間ビットのアドレッシングを、同じラインの少なくとも１つの最下位空間ビットのアドレッシングとの間に位相のずれが生じ、かつ、隣接するラインの最上位空間ビットのアドレッシングとの間に位相のずれが生じるように行うことが、より効果的である。このようにすることにより、階調の周期的変動が最小限にまで低減される。
【００５９】
また、前述した各実施の形態でのビット数やビット比の値は、例として挙げたものにすぎず、本発明のさらに他の実施の形態では、他のビット比、例えばビット比１：３：１２や、他のビット数で同様のアドレッシング手法を採用してもよい。
【００６０】
また、さらに他の実施の形態では、階調間の遷移や時間的な遷移における知覚エラーの発生を最小限にまで低減するために、特定のフレームで特定の階調を得るための時間ビットのアドレス順序を、直前および／または直後の１つまたは複数のフレームに応じて決定してもよい。
【００６１】
また、アドレス順序を上記のような動的帰還により決定する場合であっても、前記の実施の形態で説明したように予め決定する場合であっても、必要なビット比を考慮して最適なアドレス時間的配列を採用することができる。図１３および図１４に、ビット比１：４：１６：６４のＴＤ法とビット比１：２のＳＤ法とを組み合わせた例を示す。いずれの場合にも、アドレス順序は予め決められた時間的配列により変更されている。
【００６２】
【発明の効果】
本発明の請求項１記載の光変調器は、以上のように、アドレス手段が、互いに異なる複数の光透過レベルを生成するために、各フレーム内のアドレス可能な時間ビットに対して個別に印加する時間ディザ信号として異なる複数の組み合わせの時間ディザ信号を用いて光変調素子の少なくとも一部を各フレーム内でアドレスする時間ディザ手段を備え、時間ディザ手段が、第１のフレームまたは第１の空間位置の時間ビットを第１の順序でアドレスし、第２のフレームまたは第２の空間位置の時間ビットを第１の順序とは異なる第２の順序でアドレスするものである。
【００６３】
上記構成によれば、第１のフレームまたは第１の空間位置の時間ビットを第１の順序でアドレスし、第２のフレームまたは第２の空間位置の時間ビットを第１の順序とは異なる第２の順序でアドレスする。これにより、知覚光透過レベルが時間的または空間的に平均化されるので、異なる階調間の遷移に生じる知覚エラーを抑制することができる。それゆえ、上記構成は、多数の階調を生成する手段を備えた光変調器において、異なる階調間の遷移に生じる知覚エラーを抑制することができる光変調器を提供することができるという効果を奏する。
【００６４】
本発明の請求項２記載の光変調器は、以上のように、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接する２つのライン上の互いに対応するフレームの時間ビットを、一方のライン上のアドレス順序と他方のライン上のアドレス順序とが互いに異なるようにアドレスするものである。
【００６５】
これにより、１つのライン上の各副フレーム毎の知覚光透過レベルの変化が、隣接するラインの知覚光透過レベルにより補償される。それゆえ、上記構成は、知覚エラーを低減し、知覚可能なエッジへの悪影響を事実上完全に取り除くことができるという効果を奏する。
【００６６】
本発明の請求項３記載の光変調器は、以上のように、上記時間ディザ手段が、一方のライン上の各フレームの時間ビットを第１の順序でアドレスし、他方のライン上の各フレームの時間ビットを第２の順序でアドレスするものである。
【００６７】
上記構成によれば、互いに隣接する２つのラインが異なる順序でアドレスされるので、疑似エッジをある程度まで低減することができるという効果が得られる。その上、上記構成によれば、各フレーム内でのビットのアドレス順序が１ライン上では同じであるので、比較的単純な回路でアドレス手段を実現することができるという効果が得られる。
【００６８】
本発明の請求項４記載の光変調器は、以上のように、上記時間ディザ手段が、各ラインの各フレームの時間ビットを、予め決められた時間的配列にしたがって第１の順序と第２の順序との間で変化させた順序でアドレスするものである。
【００６９】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減されるという効果が得られる。また、上記構成によれば、予め決められた時間的配列にしたがってアドレス順序を変えるので、エッジへの影響をより確実に低減することができるという効果も得られる。
【００７０】
本発明の請求項５記載の光変調器は、以上のように、請求項１記載の光変調器において、上記アドレス手段が、各フレームの時間ビットをフレーム間で乱数的または疑乱数的に変化させた順序でアドレスするものである。
【００７１】
上記構成によれば、フレーム間で時間ビットのアドレス順序を変えるので、特にフレーム速度が速い場合に、知覚エラーの影響が時間的平均化により低減されるという効果が得られる。また、上記構成によれば、時間ビットのアドレス順序を乱数的に変化させるので、特に大面積での疑似エッジの影響を効果的に低減することができるという効果も得られる。
【００７２】
本発明の請求項６記載の光変調器は、以上のように、上記第１の順序は最下位ビットで始まり最上位ビットで終了し、上記第２の順序は最上位ビットで始まり最下位ビットで終了する構成である。
【００７３】
これにより、光変調素子をライン毎にアドレスし、互いに隣接する２つのライン上の互いに対応するフレームの時間ビットを第１の順序および第２の順序でアドレスする場合に、隣接ライン間で時間ビット配列の変化に位相差が生じる。それゆえ、１ライン上の多数の連続するフレームに対して一定の階調を継続して印加した場合に生じる光透過レベルの周期的変動が、隣接ライン間の平均化によって相殺される。この結果、上記構成は、光透過レベルの周期的変動を目立たない程度にまで抑制することができるという効果を奏する。
【００７４】
本発明の請求項７記載の光変調器は、以上のように、上記第１の順序および第２の順序は、いずれも３つ以上のビットの時間的配列であり、かつ、最上位ビットが上記時間的配列の始まりと終わりとの中間に位置する構成である。
【００７５】
それゆえ、上記構成は、所望する一定の階調に対する知覚エラーをより一層低減することができるという効果を奏する。
【００７６】
本発明の請求項８記載の光変調器は、以上のように、上記第１の順序は最下位時間ビットで始まり下位から２番目のビットで終了し、上記第２の順序は下位から２番目の時間ビットで始まり最下位ビットで終了し、上記第１の順序および第２の順序のいずれにおいても最上位ビットは中間位置をとる構成である。
【００７７】
それゆえ、上記構成は、所望する一定の階調に対する知覚エラーをより一層低減することができるという効果を奏する。
【００７８】
本発明の請求項９記載の光変調器は、以上のように、上記各光変調素子が、互いに大きさの異なるアドレス可能な複数の空間ビットからなり、上記アドレス手段が、異なる複数の組み合わせの空間ディザ信号を用いて上記各空間ビットを個別にアドレスする空間ディザ手段をさらに備えている構成である。
【００７９】
それゆえ、上記構成は、より広範な階調を実現することができるという効果を奏する。
【００８０】
本発明の請求項１０記載の光変調器は、以上のように、上記アドレス手段が、上記のマトリックス状に設けられた複数の光変調素子をライン毎にアドレスするものであり、上記時間ディザ手段が、互いに隣接するラインの最上位空間ビットを互いに位相がずれるようにアドレスするものである。
【００８１】
このようにして隣接するライン間に位相差を発生させることにより、階調の周期的変動が隣接するライン間で相殺される。それゆえ、上記構成は、階調の周期的変動をより一層低減することができるという効果を奏する。
【００８２】
本発明の請求項１１記載の光変調器は、以上のように、上記時間ディザ手段が、最下位ビットと最上位ビットとを互いに位相がずれるようにアドレスするものである。
【００８３】
それゆえ、上記構成は、階調の周期的変動をより一層低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】強誘電性液晶ディスプレイパネルを示す断面図である。
【図２】上記強誘電性液晶ディスプレイパネルのためのアドレッシング構成を示す概略図である。
【図３】上記アドレッシング構成に使用可能な波形を示す波形図である。
【図４】時間ディザ（ＴＤ）法を説明するための説明図である。
【図５】空間ディザ（ＳＤ）法を説明するための説明図である。
【図６】公知のアドレッシング手法を使用して得られる階調を示す表である。
【図７】上記アドレッシング手法による階調間の遷移に生じる知覚エラーを示す表である。
【図８】本発明に係る液晶デバイスに対してあるアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図９】本発明に係る液晶デバイスに対して他のアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図１０】本発明に係る液晶デバイスに対してさらに他のアドレッシング手法を使用した場合の階調間での遷移に生じる知覚エラーを示す表である。
【図１１】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図１２】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図１３】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図１４】本発明に係る液晶デバイスに使用可能なさらに他のアドレッシング手法を示す図である。
【図１５】本発明のさらに他の実施形態における第１のフレームにおけるスイッチングのタイミングを示す表である。
【図１６】本発明のさらに他の実施形態における第２のフレームにおけるスイッチングのタイミングを示す表である。
【符号の説明】
３０  データ信号発生器（アドレス手段）
３１  ストローブ信号発生器（アドレス手段）
３２  画素（光変調素子）
３３  表示入力部（アドレス手段、時間ディザ手段、空間ディザ手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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