(57)【特許請求の範囲】
【請求項１】
複数色の色データを入力する入力手段と、
該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、
ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、
前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、
前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す制御手段と、
を有することを特徴とするメモリアクセス制御装置。
【請求項２】
前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持することを特徴とする請求項１記載のメモリアクセス制御装置。
【請求項３】
複数色の色データを入力する入力手段と、
該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、
ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、
前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、
前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す第１の制御手段と、
前記第１のＦＩＦＯメモリから色データを記憶手段に書き込むサイクルで、前記記憶手段に色データを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記第１のＦＩＦＯメモリに色データを読み出す第２の制御手段と、
前記サイクルにおいて、色データの書き込みを優先させる指示手段と、
を有することを特徴とするメモリアクセス制御装置。
【請求項４】
前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持することを特徴とする請求項３記載のメモリアクセス制御装置。
【請求項５】
複数色の色データを入力する入力手段と、
該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、
ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、
前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、
前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す第１の制御手段と、
前記第１のＦＩＦＯメモリから色データを記憶手段に書き込むサイクルで、前記記憶手段に色データを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記第１のＦＩＦＯメモリに色データを読み出す第２の制御手段と、
前記サイクルにおいて、色データの書き込みを優先させる指示手段と、
前記第１のＦＩＦＯメモリに読み出された色データに基づいて記録媒体に印刷を行う印刷制御手段と、
を有することを特徴とする印刷装置。
【請求項６】
前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持することを特徴とする請求項５記載の印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の色データをデータ制御部を介してバッファメモリに保存する際のメモリアクセス制御装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータ（ＰＣ）等のホスト機器から供給された印刷データは、コマンド解析によって描画データに変換され、ビデオインターフェイス（以下、ビデオＩ／Ｆで示す）を介してラインバッファに送られ、例えば書き込みアドレスと読み出しアドレスを変えることによって、画像印字位置の調整が行われている。
【０００３】
図８は、従来のラインバッファのメモリアクセス制御装置の回路ブロック図である。同図において、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の入力データは、対応する入力データ処理部４１Ｙ、４１Ｍ、４１Ｃ、４１Ｋから入力し、ＦＩＦＯ（first-in first-out）４２Ｙ、４２Ｍ、４２Ｃ、４２Ｋを介してＲＡＭデータ制御部４３に入力し、ＲＡＭデータ制御部４３の制御によってバッファＲＡＭ４に書き込まれる。
【０００４】
また、このバッファＲＡＭ４４は色データのラインバッファとして使用されると共に、ＣＰＵのワークメモリとしても使用される。このため、ＣＰＵアクセス制御部４５と共に、バス調停部４６が設けられ、色データのラインバッファとして使用する場合と、ＣＰＵのワークエリアとして使用する場合の制御が行われている。さらに、Ｒ/Ｗ制御部４７によって、バッファＲＡＭ４４へのデータの書き込み、読み出し指示が行なわれ、アドレス制御部４８のアドレス制御に従って、色データ等の書き込み、及び読み出し処理が行なわれる。
【０００５】
尚、バッファＲＡＭ４から読み出されたデータは、ＦＩＦＯ４９Ｙ、４９Ｍ、４９Ｃ、４９Ｋを介して出力データ処理部５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋから、例えば不図示の印字ヘッドに出力される。
【０００６】
また、バス調停部４６と上記入力データ処理部４１Ｙ、４１Ｍ、４１Ｃ、４１Ｋは接続され、バス調停部４６は各入力データ処理部４１Ｙ、４１Ｍ、４１Ｃ、４１Ｋからの情報に基づいてバス調整を行なう。また、ＣＰＵアクセス制御部４５とバス調停部４６も接続されており、ＣＰＵアクセス制御部４５からの情報に基づいてバス調整を行なう。
【０００７】
図９は、上記従来のメモリアクセス制御装置の中のＣＰＵアクセス制御部４５の回路構成を示す図である。同図において、ＣＰＵアクセス制御部４５はアドレスラッチ５１、４個のデータラッチ５２ａ〜５２ｄ、データセレクタ５３で構成されている。アドレスラッチ５１はＣＰＵから供給されるアドレスデータをラッチし、前述のアドレス制御部４８にアドレスデータを転送してＣＰＵからのデータを、バッファＲＡＭ４４に書き込む際のアドレス指定を行なう。また、データラッチ５２ａ〜５２ｄは、バッファＲＡＭ４４に書き込む実データをラッチし、データセレクタ４３はバッファＲＡＭ４４からデータを読み出す際のデータの選択処理を行う。
【０００８】
上記構成において、従来バッファＲＡＭ４４へのデータアクセスは、図１０に示すフローチャートに従って行なわれていた。すなわち、先ずＣＰＵからのアクセスを実行し、バッファＲＡＭ４４へのデータの読み出し、又は書き込み処理の有無の判断を行なう（ステップ（以下、Ｓで示す）１）。ここで、ＣＰＵからのデータの読み出し、又は書き込み処理の指示があれば（Ｓ１がＹＥＳ）、指示されたデータの読み出し、又は書き込み処理を実行する（Ｓ２）。一方、ＣＰＵのアクセスがなければ（Ｓ１がＮＯ）、次に入力データ処理部４１ＭからのバッファＲＡＭ４４へのデータ書き込み処理の指示があるか判断する（Ｓ３）。
【０００９】
ここで、バッファＲＡＭ４４へのデータ書き込み処理の指示がある場合（Ｓ３がＹＥＳ）、マゼンダ（Ｍ）の色データをバッファＲＡＭ４４に書き込む（Ｓ４）。一方、マゼンダ（Ｍ）の色データの書き込み指示がなければ（Ｓ３がＮＯ）、次に入力データ処理部４１ＣからのバッファＲＡＭ４４へのデータ書き込み処理の指示があるか判断する（Ｓ５）。以下、同様にして、シアン（Ｃ）、イエロー（Ｙ）、ブラック（Ｋ）のデータ書き込み指示を判断し（Ｓ５、Ｓ７、Ｓ９）、色データの書き込み指示であれば（Ｓ５がＹＥＳ、Ｓ７がＹＥＳ、Ｓ９がＹＥＳ）、対応する色データをバッファＲＡＭ４４に書き込む（Ｓ６、Ｓ８、Ｓ１０）。
【００１０】
次に、バッファＲＡＭ４４からマゼンタ（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、及びブラック（Ｋ）の色データの読み出し指示を判断する（Ｓ１１、Ｓ１３、Ｓ１５、Ｓ１７）。そして、上記と同様、色データの読み出し指示であれば（Ｓ１１がＹＥＳ、Ｓ１３がＹＥＳ、Ｓ１５がＹＥＳ、Ｓ１７がＹＥＳ）、バッファＲＡＭ４４から対応する色データの読み出し処理を行う（Ｓ１２、Ｓ１４、Ｓ１６、Ｓ１８）。その後、再度ＣＰＵのアクセス処理（Ｓ１）に戻る。
【００１１】
尚、図１１はＣＰＵによるデータの書き込み処理を示すフローチャートであり、先ずデータを書き込むバッファＲＡＭ４４のアドレスをセットし（ステップ（以下、ＳＴで示す）１）、前述のデータラッチ５２ａにデータ１（例えば、８ビットデータ）をラッチし（ＳＴ２）、データラッチ５２ｂにデータ２をラッチし（ＳＴ３）、データラッチ５２ｃにデータ３をラッチし（ＳＴ４）、データラッチ５２ｄにデータ４をラッチし（ＳＴ５）、バッファＲＡＭ４４へのデータ書き込みを開始する（ＳＴ６）。その後、全てのデータの書き込み処理が完了したか判断し（ＳＴ７）、データの書き込み処理を終了する（ＳＴ８がＹＥＳ）。
【００１２】
一方、図１２はＣＰＵによるデータの読み出し処理を示すフローチャートであり、先ずデータを読み出すバッファＲＡＭ４４のアドレスをセットし（ＳＴ８）、バッファＲＡＭ４４からデータの読み出し処理を行い（ＳＴ９）、その後、全てのデータの読み出し処理が完了したか判断し（ＳＴ１０、ＳＴ１１）、データ書き込み処理を完了する（ＳＴ１２がＹＥＳ）。
【００１３】
尚、画像表示装置における画像データのアクセス方法として、例えば特許文献１に記載の発明が開示され、ラインバッファからのメモリ部へのデータ書き込みに関する発明として、例えば特許文献２が提案されている。さらに、ＦＩＦＯメモリを介在させたデータ転送システムとして特許文献３の発明が開示されている。
【特許文献１】特開平１０−１９８３１８号公報
【特許文献２】特開２００２−７４９４１号公報
【特許文献３】特開２０００−２２２３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記のように、ビデオＩ／Ｆから送られてきた色データは、対応する入力データ処理部４１Ｙ、４１Ｍ、４１Ｃ、４１Ｋによって、ＦＩＦＯ４２Ｙ、４２Ｍ、４２Ｃ、４２Ｋを介してＲＡＭデータ制御部４３に入力し、バッファＲＡＭ４４に書き込まれる。この時、バッファＲＡＭ４４へのアクセスは、前述のようにＣＰＵからのデータ処理→マゼンタ（Ｍ）の色データの書き込み処理→シアン（Ｃ）の色データの書き込み処理→イエロー（Ｙ）の色データの書き込み処理→ブラック（Ｋ）の色データの書き込み処理→マゼンタ（Ｍ）の色データの読み出し処理→シアン（Ｃ）の色データの読み出し処理→イエロー（Ｙ）の色データの読み出し処理→ブラック（Ｋ）の色データの読み出し処理→再度ＣＰＵからのデータ処理の順に行われる。
【００１５】
したがって、ＣＰＵのアクセスは９回に１回のサイクルであり、ＣＰＵへのアクセス時間を充分に確保することができない。例えば、ある色データの書き込み処理が必要ではない場合でも、対応する色データの書き込み処理のサイクルが設けられており、無駄な時間となる。また、ＣＰＵのアクセスによって連続するデータの高速処理を行うことが困難である。
そこで、ＣＰＵの処理動作を充分確保し、連続するデータの高速処理を可能とするメモリアクセス制御装置を提供するものである。
【課題を解決するための手段】
【００１６】
上記課題は第１の発明によれば、複数色の色データを入力する入力手段と、該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す制御手段とを有するメモリアクセス制御装置を提供することによって達成できる。
【００１７】
上記課題は第２の発明によれば、前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持するメモリアクセス制御装置を提供することによって達成できる。
【００１８】
上記課題は第３の発明によれば、複数色の色データを入力する入力手段と、該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す第１の制御手段と、前記第１のＦＩＦＯメモリから色データを記憶手段に書き込むサイクルで、前記記憶手段に色データを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記第１のＦＩＦＯメモリに色データを読み出す第２の制御手段と、前記サイクルにおいて、色データの書き込みを優先させる指示手段とを有するメモリアクセス制御装置を提供することによって達成できる。
【００１９】
上記課題は第４の発明によれば、前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持するメモリアクセス制御装置を提供することによって達成できる。
【００２０】
上記課題は第５の発明によれば、複数色の色データを入力する入力手段と、該入力手段から入力する色データを色毎に保持する第１のＦＩＦＯメモリと、ＣＰＵのアクセスに伴うデータを保持する第２のＦＩＦＯメモリと、前記色データを一時記憶するバッファメモリとして又は前記ＣＰＵの作業領域として機能する記憶手段と、前記第１のＦＩＦＯメモリから色データを前記記憶手段に書き込むサイクルで、前記第２のＦＩＦＯメモリから前記記憶手段にデータを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記記憶手段から前記第２のＦＩＦＯメモリにデータを読み出す第１の制御手段と、前記第１のＦＩＦＯメモリから色データを記憶手段に書き込むサイクルで、前記記憶手段に色データを書き込み、前記記憶手段から前記第１のＦＩＦＯメモリに色データを読み出すサイクルで、前記第１のＦＩＦＯメモリに色データを読み出す第２の制御手段と、前記サイクルにおいて、色データの書き込みを優先させる指示手段と、前記第１のＦＩＦＯメモリに読み出された色データに基づいて記録媒体に印刷を行う印刷制御手段とを有する印刷装置を提供することによって達成できる。
【００２１】
上記課題は第６の発明によれば、前記第２のＦＩＦＯメモリは、前記記憶手段にデータを書き込む書込アドレス、及び前記記憶手段からデータを読み出す読出アドレスも、前記データの保持に対応して保持する印刷装置を提供することによって達成できる。
【発明の効果】
【００２２】
本発明によれば、書き込み処理の際、各色データの書き込みサイクルで、ＣＰＵのデータ処理が可能となり、バッファＲＡＭへの連続したＣＰＵからのデータ書き込みが可能となる。また、バッファＲＡＭからデータを読み出す場合にも、各色データの読み出しサイクルで、ＣＰＵのデータ処理が可能となり、バッファＲＡＭから連続したデータの読み出し処理が可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面を参照しながら説明する。
図２は、本実施形態の印刷装置がホスト機器に接続された構成を示す図である。
同図において、ホスト機器１はパーソナルコンピュータ１ａやプリンタサーバ１ｂであり、印刷装置２とセントロインターフェイス又はＬＡＮ（ローカル・エリア・ネットワーク）で接続されている。ホスト機器１は、アプリケーションに従って作成した印刷データを中間コードに変換し、スプーラを介して印刷装置２のインターフェイスコントローラ（以下、Ｉ/Ｆコントローラで示す）３に出力する。
【００２４】
Ｉ/Ｆコントローラ３は、受信制御部４、ＭＰＵ５、ＲＯＭ６、フォントＲＯＭ７、表示制御部８、ビデオＩ/Ｆ制御部９、メモリ１１、圧縮／伸張部１２で構成されている。ホスト機器１から供給された印刷データは受信制御部４の制御により、メモリ１１内の受信バッファにＤＭＡ（ダイレクトメモリアクセス）転送される。
【００２５】
上記受信バッファに所定量の印刷データが格納されると、コマンド解析処理が行われ、フォントＲＯＭ８からコマンドに対応するフォントデータが読み出され、圧縮／伸張部１２によって圧縮処理又は伸張処理が行われ、ビデオデータに変換されたデータがメモリ１１の描画エリアに展開される。尚、ＲＯＭ７は、本例のプリンタ装置２のシステムプログラムも記憶し、ＭＰＵ５によってプリンタ装置２のシステム制御も行われる。
【００２６】
メモリ１１の描画エリアに、例えば１ページ分のデータが展開されると、ビデオＩ/Ｆ制御部１０の制御によってビデオデータはエンジン制御部１４にＤＭＡ転送され、対応する色のヘッド部２０に出力される。
【００２７】
エンジン制御部１４は、ヘッド制御部１５、モータ制御部１６で構成され、ＭＰＵ１７によって制御される。また、ＭＰＵ１７には定着制御部１８や高圧制御部１９も接続され、対応する機器の駆動制御を行う。エンジン制御部１４はモータの駆動制御や用紙の搬送制御、感光体や現像器、帯電器等の駆動制御も行い、ビデオデータに従った画像を記録媒体に印刷する。
【００２８】
図１は上記ヘッド制御部１５の具体的な構成を示す図である。
ヘッド制御部１５は、入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋ、ＦＩＦＯ２１Ｙ、２１Ｍ、２１Ｃ、２１Ｋ、ＣＰＵアクセス制御部２２、ＦＩＦ２３、バス調停部２４、データ制御部２５、ＲＡＭ Ｒ／Ｗ制御部２６、アドレス制御部２７、バッファＲＡＭ２８、ＦＩＦＯ２９Ｙ、２９Ｍ、２９Ｃ、２９Ｋ、出力データ処理部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋで構成されている。
【００２９】
入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋには、前述のＩ／Ｆコントローラ３（ビデオＩ／Ｆ制御部９）からビデオデータが供給され、入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋは対応する色データの入力処理を行なう。バス調停部２４はバスの使用調整を行い、バス調停部２４の調停に従って上記入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋに供給されたビデオデータは、対応するＦＩＦＯ２１Ｙ、２１Ｍ、２１Ｃ、２１Ｋを介してデータ制御部２５に出力される。
【００３０】
さらに、上記データ制御部２５にはＣＰＵアクセス制御部２２から出力されるデータもＦＩＦＯ２３を介して供給される。したがって、データ制御部２５はＦＩＦＯ２１Ｙ、２１Ｍ、２１Ｃ、２１Ｋ、及び２３から供給される色データ等の入力制御を行い、当該データをバッファＲＡＭ２８に書き込む。
【００３１】
バッファＲＡＭ２８は上記色データ（ビデオデータ）が書き込まれた場合、ラインバッファとして機能し、ＣＰＵからのデータが書き込まれた場合、ＣＰＵのワークエリアとして機能する。
また、アドレス制御部２７はバッファＲＡＭ２８にデータを書き込み、又はバッファＲＡＭ２８からデータを読み出す際のデータ書き込みアドレス、及びデータ読み出しアドレスを指定し、このアドレス制御に従ってデータの書き込み、及び読み出しが行なわれる。また、ＲＡＭ Ｒ／Ｗ制御部２６はバッファＲＡＭ２８へのデータの書き込み、及び読み出しの指示を行う。
【００３２】
一方、ＦＩＦＯ２９Ｙ、２９Ｍ、２９Ｃ、２９Ｋは、バッファＲＡＭ２８から読み出した色データを対応する出力データ処理部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋに出力する回路であり、読み出された色データは出力データ処理部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋから前述の図２に示すヘッド部２０に供給される。
また、バス調停部２４と上記入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋは接続され、バス調停部２４は各入力データ処理部２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋからの情報に基づいてバス調整を行なう。また、ＣＰＵアクセス制御部２２とバス調停部２４も接続されており、ＣＰＵアクセス制御部２２からの情報に基づいてバス調整を行なう。
【００３３】
図３は、上記ＣＰＵアクセス制御部２２及びＦＩＦＯ２３の具体的な回路例を示す図である。ＣＰＵアクセス制御部２２はアドレスラッチ回路３１、データラッチ回路３２で構成され、ＦＩＦＯ２３はＦＩＦＯ２３ａ、２３ｂ、及びＦＩＦＯ制御部３５で構成されている。
【００３４】
アドレスラッチ回路３１には前述のＣＰＵアクセス制御部２２からアドレスデータが供給され、アドレスラッチ回路３１にラッチされたアドレスデータはＦＩＦＯ２３ａに供給される。また、データラッチ３２にはＣＰＵアクセス制御部２２からデータが供給され、データラッチ３２に供給されたデータはＦＩＦＯ２３ｂに供給される。
【００３５】
図４は上記ＦＩＦＯ２３ａ、２３ｂに供給されるデータフォーマットの構成を示す図であり、ＦＩＦＯ２３ａには１６ビットのアドレスデータが供給され、ＦＩＦＯ２３ｂにも１６ビットのデータが供給される。また、ＦＩＦＯ制御部３５はＦＩＦＯ２３ａ、２３ｂに対するアドレスデータ、及び実データの入出力制御を行なうものであり、バス調停部２４からの制御信号に従って機能する。
【００３６】
ＩＯライト、ＩＯリードはバス調停部２４からの指示信号であり、ＦＩＦＯ２３ａに供給されたアドレスデータは前述のようにアドレス制御部２７に供給され、ＦＩＦＯ２３ｂに供給されたデータはデータ制御部２５に供給される。
【００３７】
上記構成において、以下に本例の処理動作について説明する。
図５は、本例の処理動作を説明するフローチャートである。先ず、本例においては、マゼンタ（Ｍ）の色データ、又はＣＰＵからのデータ書き込みの判断を行なう（ステップ（以下、ＳＴＰで示す）１）。ここで、マゼンタ（Ｍ）の色データ、又はＣＰＵからのデータ書き込み指示がある場合（ＳＴＰ１がＹＥＳ）、マゼンタ（Ｍ）の色データ、又はＣＰＵからのデータ書き込み処理を実行する（ＳＴＰ２）。この場合、マゼンタ（Ｍ）の色データの指示がある場合、この指示を優先して色データの書き込み処理を実行する。
【００３８】
次に、シアン（Ｃ）、又はＣＰＵからのデータ書き込みの判断を行なう（ＳＴＰ３）。この場合も、シアン（Ｃ）の色データ、又はＣＰＵからのデータ書き込みの指示がある場合（ＳＴＰ３がＹＥＳ）、シアン（Ｃ）の色データ、又はＣＰＵからのデータ書き込み処理を実行する（ＳＴＰ４）。この場合も、シアン（Ｃ）の色データの指示がある場合、この指示を優先して色データの書き込み処理を実行する。
【００３９】
以下、同様にして、イエロー（Ｙ）又はＣＰＵからのデータ書き込みの判断を行ない（ＳＴＰ５）、更にブラック（Ｋ）又はＣＰＵからのデータ書き込みの判断を行ない（ＳＴＰ７）、シアン（Ｃ）の色データ又はＣＰＵからのデータ書き込みの指示がある場合（ＳＴＰ５がＹＥＳ）、シアン（Ｃ）の色データ又はＣＰＵからのデータ書き込み処理を実行し（ＳＴＰ６）、ブラック（Ｋ）の色データ又はＣＰＵからのデータ書き込みの指示がある場合（ＳＴＰ７がＹＥＳ）、ブラック（Ｋ）の色データ又はＣＰＵからのデータ書き込み処理を実行する（ＳＴＰ８）。
【００４０】
さらに、読み出し処理においても、先ずマゼンタ（Ｍ）の色データ、又はＣＰＵへのデータ読み出し判断を行ない（ＳＴＰ９）、マゼンタ（Ｍ）の色データ、又はＣＰＵへのデータ読み出しの指示がある場合（ＳＴＰ９がＹＥＳ）、マゼンタ（Ｍ）の色データ、又はＣＰＵへのデータ読み出し処理を実行する（ＳＴＰ１０）。この場合も、マゼンタ（Ｍ）の色データの読み出し指示がある場合、この指示を優先して色データの読み出し処理を実行する。
【００４１】
以下同様にして、シアン（Ｃ）の色データ又はＣＰＵからのデータ書き込み処理を実行し（ＳＴＰ１１）、イエロー（Ｙ）の色データ又はＣＰＵからのデータ書き込み処理を実行し（ＳＴＰ１３）、ブラック（Ｋ）の色データ又はＣＰＵからのデータ書き込み処理を実行し（ＳＴＰ１５）、それぞれ対応する色データの読み出し処理を行う。また、この間、対応する色データの読み出し指示がない場合、バッファＲＡＭ２８からＣＰＵへのデータ読み出し処理が行なわれる。
【００４２】
したがって、本例によれば、バッファＲＡＭ２８へのマゼンタ（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、及びブラック（Ｋ）の各色データの書き込み、及びバッファＲＡＭ２８からの各色データの読み出し処理の際、必ずＣＰＵからのデータ書き込み、又はＣＰＵへのデータ読み出しの判断が行なわれ、ＣＰＵの処理を効率よく行なうことが可能になる。
【００４３】
また、ＦＩＦＯ２３ａ、２３ｂを設け、ＣＰＵアクセス制御部２２からの連続するアドレスデータ及び実データを所定量保持し、アドレス制御部２７へのアドレスデータの送信、及びデータ制御部２５への実データの送信を可能とし、更にＣＰＵへの連続した高速アクセスを可能とする。
【００４４】
このことを説明する図が、図６及び図７に示すフローチャートである。例えば、図６はバッファＲＡＭ２８へのデータ書き込み処理を説明するフローチャートであり、ＦＩＦＯ３２ａに空きがあれば（ステップ（以下、Ｗで示す）１がＹＥＳ）、アドレスデータをラッチし（Ｗ２）、更にＦＩＦＯ３２ｂに実データをラッチし（Ｗ３）、全データのラッチを完了した後（Ｗ４がＹＥＳ）、データ制御部２５の制御によってＦＩＦＯ２３ａにラッチされたデータをバッファＲＡＭ２８に書き込む。したがって、上記書き込み処理の際、各色データの書き込みサイクルで、ＣＰＵのデータ処理が可能となり、バッファＲＡＭ２８への連続したＣＰＵからのデータ書き込みが可能となる。
【００４５】
一方、バッファＲＡＭ２８からのデータ読み出しについても同様であり、図７に示すフローチャートに従って、先ずＦＩＦＯ２３ａへのアドレスデータのセットが行なわれ（Ｗ５）、先ずダミーデータのリード指示を行い（Ｗ６）、読み出し処理を判断する（Ｗ７）。そして、データ制御部２５の制御により、バッファＲＡＭ２８からデータを読み出し（Ｗ８）、バッファＲＡＭ２８に格納されたデータの読み出し処理が終了するまで（Ｗ９がＮＯ）、ＦＩＦＯ３２ａからアドレス制御部２７に新たなアドレスデータをセットし（Ｗ１０）、データの読み出し処理を繰り返す（Ｗ９がＹＥＳ）。
【００４６】
したがって、本例によれば、バッファＲＡＭ２８からデータを読み出す場合にも、各色データの読み出しサイクルで、ＣＰＵのデータ処理が可能となり、バッファＲＡＭ２８から連続したデータの読み出し処理が可能となる。
【００４７】
尚、本例のメモリアクセス制御によって得られた色データは印字部２０に出力され、エンジン制御部１４の制御によって、エンジン各部が駆動し、記録媒体への印刷処理を行なうことができる。したがって、本例によれば、ＣＰＵを高速アクセスすることを可能とすると共に、効率よい印刷処理を行なうことができる。
【図面の簡単な説明】
【００４８】
【図１】ヘッド制御部の具体的な構成を示す図である。
【図２】実施形態の印刷装置がホスト機器に接続された構成を示す図である。
【図３】ＣＰＵアクセス制御部の具体的な回路例を示す図である。
【図４】データ構成を示す図である。
【図５】本実施形態の処理動作を説明するフローチャートである。
【図６】本実施形態のＣＰＵからのデータの書き込み処理を示すフローチャートである。
【図７】本実施形態のＣＰＵへのデータの読み取り処理を示すフローチャートである。
【図８】従来の印刷装置がホスト機器に接続された構成を示す図である。
【図９】従来のヘッド制御部の具体的な構成を示す図である。
【図１０】従来の処理動作を説明するフローチャートである。
【図１１】従来のＣＰＵからのデータの書き込み処理を示すフローチャートである。
【図１２】従来のＣＰＵへのデータの読み取り処理を示すフローチャートである。
【符号の説明】
【００４９】
１・・・ホスト機器
２・・・印刷装置
３・・・Ｉ/Ｆコントローラ
４・・・受信制御部
５・・・ＭＰＵ
６・・・ＲＯＭ
７・・・フォントＲＯＭ
８・・・表示制御部
９・・・ビデオＩ/Ｆ制御部
１１・・メモリ
１２・・圧縮／伸張部
１４・・エンジン制御部
１５・・ヘッド制御部
１６・・モータ制御部
１７・・ＭＰＵ
１８・・定着制御部
１９・・高圧制御部
２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋ・・入力データ処理部
２１Ｙ、２１Ｍ、２１Ｃ、２１Ｋ・・ＦＩＦＯ
２２・・ＣＰＵアクセス制御部
２３・・ＦＩＦＯ
２４・・バス調停部
２５・・データ制御部
２６・・ＲＡＭ Ｒ／Ｗ制御部
２７・・アドレス制御部
２８・・バッファＲＡＭ
２９Ｙ、２９Ｍ、２９Ｃ、２９Ｋ・・ＦＩＦＯ
３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋ・・出力データ処理部
３１・・アドレスラッチ回路
３２・・データラッチ回路
３３、３４・・ＦＩＦＯ
３５・・ＦＩＦＯ制御部
【図１】
0005077085.tif 000002
【図２】
0005077085.tif 000003
【図３】
0005077085.tif 000004
【図４】
0005077085.tif 000005
【図５】
0005077085.tif 000006
【図６】
0005077085.tif 000007
【図７】
0005077085.tif 000008
【図８】
0005077085.tif 000009
【図９】
0005077085.tif 000010
【図１０】
0005077085.tif 000011
【図１１】
0005077085.tif 000012
【図１２】
0005077085.tif 000013