(57)【特許請求の範囲】
【請求項１】
固体撮像素子で撮像して得た画素信号を、出力クロックに同期してｎビット（ｎは整数）又はｎの整数倍のビット数で出力させる固体撮像装置であって、
クロックを少なくとも１／２倍の周波数のクロックとするクロック変換部と、
前記クロック変換部で変換されたクロックに同期して、前記固体撮像素子で撮像して得た画素信号のそれぞれのビットデータを、少なくとも２系統のビットデータに交互に振り分ける振り分け部と、
前記振り分け部で振り分けられたビットデータと、振り分けられていないビットデータとの出力を選択する第１のセレクタと、
前記クロック変換部で変換された周波数のクロックと、変換されていない周波数のクロックとの出力を選択する第２のセレクタと、
前記第１及び第２のセレクタでの出力を指定する出力モードの制御部とを備え、
同じ転送レートで出力される画素信号を、異なる周波数のクロックに同期して出力可能としたことを特徴とする
固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置において、
前記制御部が指定する出力モードとして、
前記第１のセレクタで、振り分けられていないビットデータの出力を選択し、
前記クロック変換部で変換された１／２倍の周波数のクロックを前記第２のセレクタで選択する出力モードを用意したことを特徴とする
固体撮像装置。
【請求項３】
請求項２記載の固体撮像装置において、
前記クロック変換部は、さらに１／４倍の周波数のクロックへの変換を行い、
前記振り分け部は、さらに４系統のビットデータに交互に振り分けることを行い、
前記第１のセレクタとして、１系統のビットデータと、２系統に振り分けられたビットデータと、４系統に振り分けられたビットデータとの出力を選択し、
前記第２のセレクタとして、変換されていない周波数のクロックと、１／２倍の周波数のクロックと、１／４倍の周波数のクロックとの出力を選択することを特徴とする
固体撮像装置。
【請求項４】
固体撮像素子で撮像して得た画素信号を、出力クロックに同期してｎビット（ｎは整数）又はｎの整数倍のビット数で出力させる撮像信号出力回路であって、
クロックを少なくとも１／２倍の周波数のクロックとするクロック変換部と、
前記クロック変換部で変換されたクロックに同期して、前記固体撮像素子で撮像して得た画素信号のそれぞれのビットデータを、少なくとも２系統のビットデータに交互に振り分ける振り分け部と、
前記振り分け部で振り分けられたビットデータと、振り分けられていないビットデータとの出力を選択する第１のセレクタと、
前記クロック変換部で変換された周波数のクロックと、変換されていない周波数のクロックとの出力を選択する第２のセレクタと、
前記第１及び第２のセレクタでの出力を指定する出力モードの制御部とを備え、
同じ転送レートで出力される画素信号を、異なる周波数のクロックに同期して出力可能としたことを特徴とする
撮像信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子を備えて、その撮像素子で得た画素信号を出力する固体撮像装置及びその固体撮像装置が備える撮像信号出力回路に関する。
【背景技術】
【０００２】
半導体基板上に形成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ(Charge Coupled Device)イメージセンサ等の固体撮像素子は、半導体プロセス技術の進歩などに伴い、画素数が増大する傾向にある。画素数が増えることで、１フレームの撮像信号を出力させる際のデータ量は、対応して増えることになる。
【０００３】
１フレーム期間に出力させる撮像信号のデータ量を増やすためには、例えば撮像信号の１画素の信号（画素信号）を出力させる画素クロックの周波数を高周波数化して、その画素クロックに同期して出力させれば、対応が可能である。１画素の画素信号は、例えば８ビットから十数ビットなどの所定ビット数のデータであり、そのビット数の画素データを、画素クロックに同期して出力させる。
【０００４】
ところが、画素クロックを高周波数化して、画素信号が出力される周期を短くすると、非常に高い転送レートで転送される撮像信号となるため、固体撮像装置が内蔵されたカメラ側で撮像信号を受け取る回路側で、対応できない場合が想定される。
このため、例えば１画素の画素信号を出力させるビット数を増やすようにして、転送レートを低くすることが行われている。
例えば、１画素が８ビットで構成される場合に、その８ビットの画素データを出力させるために８個の端子を設けて、その８個の端子から８ビットの画素データを並列に出力する構成として、画素クロックの１周期（又は半周期）で、１画素の画素データを出力する構成が一般的である。
【０００５】
これに対して、画素クロックの周波数を低くして転送レートを下げるために、１６個の出力端子を設けて、１画素ごとに出力する端子を２つの端子に振り分けるようにして、転送レートを半分にすることが行われている。転送レートを半分にすることができれば、撮像信号を受け取る側の回路で受信に使用する転送クロックの周波数をそれだけ低くすることができ、それだけ回路の負担が少なくなる。
【０００６】
転送レートを半分に低下させるだけで不十分である場合には、さらに出力端子数を増やして、より多くの端子に振り分けて、転送クロックの周波数を低くする必要がある。
【０００７】
特許文献１には、このような撮像された画素信号の転送レートを低下させる処理構成についての開示がある。
【特許文献１】特開２００７−１９５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、固体撮像装置が組み込まれるカメラ装置の回路で受け取り可能な転送レートに対応させて、固体撮像装置として、転送レートが異なるものを複数用意するようにすると、それだけ多種類の固体撮像装置が必要になるという問題がある。
【０００９】
転送レート以外にも、例えば画素クロックの１周期で１画素のデータを出力させる場合と、半周期で１画素のデータを出力させる場合など、撮像信号の出力モードとして、種々のモードが存在し、その出力モードごとに固体撮像装置を必要とするという観点からも、固体撮像装置の種類を増大させてしまう。
【００１０】
本発明は、このような事情に鑑みなされたものであり、その目的は、１つの固体撮像装置で、画素信号の様々な出力モードに対応できるようにすることにある。
【課題を解決するための手段】
【００１１】
本発明は、固体撮像素子で撮像して得た画素信号を、出力クロックに同期してｎビット（ｎは整数）又はｎの整数倍のビット数で出力させる固体撮像装置に適用される。
構成要素として、クロック変換部と、振り分け部と、第１のセレクタと、第２のセレクタと、出力モードの制御部とを備える。
クロック変換部は、クロックを少なくとも１／２倍の周波数のクロックとする。
振り分け部は、クロック変換部で変換されたクロックに同期して、固体撮像素子で撮像して得た画素信号のそれぞれのビットデータを、少なくとも２系統のビットデータに交互に振り分ける。
第１のセレクタは、振り分け部で振り分けられたビットデータと、振り分けられていないビットデータとの出力を選択する。
第２のセレクタは、クロック変換部で変換された周波数のクロックと、変換されていない周波数のクロックとの出力を選択する。
出力モードの制御部は、第１及び第２のセレクタでの出力を指定する。
【００１２】
このように構成したことで、第１のセレクタでの出力を選択することで、固体撮像装置からクロックに同期して出力される画素信号として、ｎビットの画素信号を出力させる状態と、ｎの２倍などの整数倍の画素信号を出力させる状態とを選択することができる。その出力ビット数の選択に対応して、出力される画素信号の転送レートを選定できることになる。画素信号に同期したクロックについても、第２のセレクタでの選択で、必要な周波数のクロックとすることができる。
【発明の効果】
【００１３】
本発明によると、１つの固体撮像装置で、出力される画素信号の転送レートを選定することができ、画素信号を受ける側の回路（カメラ内の回路など）で受信可能な転送レートに対応させることが可能で、固体撮像装置として汎用性が高くなるという効果を有する。
この場合、構成として、画素信号を振り分ける振り分け部と、転送レートに対応したクロックを用意するクロック変換部とを用意して、それぞれの出力を選択する構成で対応でき、簡単な構成で実現できる効果を有する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の第１の実施の形態の例を、図１〜図５を参照して説明する。
本実施の形態においては、ＣＯＭＳイメージセンサをイメージセンサ（固体撮像素子）として使用した固体撮像装置に適用したものである。本実施の形態の固体撮像装置は、例えばビデオカメラ、デジタルスチルカメラなどの各種撮像装置に内蔵されて使用される。
【００１５】
図１は、本実施の形態の固体撮像装置の機能ブロック図である。図１では、固体撮像装置全体をイメージセンサと称する。また、以下の説明で画素信号と述べた場合には、イメージセンサで撮像して得られる撮像信号の１画素単位の信号を示す。
【００１６】
本実施の形態の例のイメージセンサ１０は、信号受光部である画素１１ａがマトリクス状に配置されたセンサ部１１を備え、そのセンサ部１１に受光した信号を読み取るために、制御部１３の制御で、駆動回路１２からセンサ部１１に駆動信号を供給する。このセンサ部１１の各画素１１ａに蓄積した信号（撮像信号）を、１水平ラインの画素信号ごとに順にセンサ部１１から読み出して、アナログ／デジタル変換器（ＡＤＣ）１４に供給する。
【００１７】
アナログ／デジタル変換器１４では、供給される撮像信号を、１画素の画素信号単位でデジタル信号に変換し、変換された画素信号を、信号処理部１５に供給する。信号処理部１５では、ゲイン調整などの各種撮像信号処理を行い、処理が施された撮像信号を、出力部２０から外部に出力させる。ビデオカメラなどの撮像装置として構成される場合には、この出力部２０から出力される撮像信号を、記録や表示を行うための映像信号とする。出力部２０以降の回路構成については省略する。
本例の場合には、１画素の画素信号を、アナログ／デジタル変換器１４で１２ビットのデジタル画素信号に変換する構成としてあり、その１２ビットの画素信号を１単位として、出力部２０から並列出力させる構成としてある。出力部２０から出力させる際には、１画素ごとの出力タイミングに同期した画素クロックを、同時に出力させる構成としてあり、イメージセンサ１０内で、その画素クロックを生成させる構成としてある。
【００１８】
本実施の形態の例では、出力部２０からの画素信号の出力フォーマット（出力モード）として、１ＤＤＲ出力モードと、１ＳＤＲ出力モードと、２ＳＤＲ出力モードとを選択できる構成としてある。ここでのＤＤＲは、ダブルデータレートの略であり、ＳＤＲはシングルデータレートの略である。
１ＤＤＲ出力モードは、１画素１２ビットの画素信号を、画素クロックの半周期ごとに、１２個の出力ポートからそれぞれ１ビットずつ出力させる出力フォーマットのモードであり、後述説明する図３の出力状態に相当する。
１ＳＤＲ出力モードは、１画素１２ビットの画素信号を、画素クロックの１周期ごとに、１２個の出力ポートからそれぞれ１ビットずつ出力させる出力フォーマットのモードであり、後述説明する図４の出力状態に相当する。
２ＳＤＲ出力モードは、１画素１２ビットの画素信号を、２４個の出力ポートに振り分けて、元の画素クロックの１／２周期ごとに１ビットずつ出力させる出力フォーマットのモードであり、後述説明する図５の出力状態に相当する。
【００１９】
図２は、本実施の形態の出力部２０の構成例を示した図である。
図２において、入力端子２１−０〜２１−ｎ（ｎはビット数に対応した整数）は、イメージセンサ１０内の信号処理部１４（図１）から画素信号が供給される端子である。上述したように、この例では１画素の画素信号が１２ビットで構成されるので、ｎは１１であり、１２個の入力端子２１−０〜２１−１１を備えることになる。それぞれの入力端子２１−０〜２１−ｎに１画素の画素信号の１つのビット位置の信号が順に供給される。
【００２０】
それぞれの入力端子２１−０〜２１−ｎに得られる画素信号は、データ選択部３０−０〜３０−ｎ内で変換処理と選択処理とが行われる。図２では、データ選択部３０−０の構成だけを示すが、他のデータ選択部３０−１〜３０−ｎも同一の構成である。
データ選択部３０−０の構成を説明すると、入力端子２１−０に得られる画素信号を、セレクタ３１と２ＳＤＲ変換回路３２に供給する。２ＳＤＲ変換回路３２は、供給される画素信号を、１ビットずつ順に２系統のビットデータ２ＳＤＲ  ＤＴ０，２ＳＤＲ  ＤＴ１に交互に振り分ける振り分け部として機能させて、２ＳＤＲ出力フォーマットの信号に変換する変換回路である。変換回路３２での変換動作の具体的な例は、タイミング図（図５）の説明時に後述する。
【００２１】
２ＳＤＲ変換回路３２で振り分けられた２系統のビットデータ２ＳＤＲ  ＤＴ０，２ＳＤＲ  ＤＴ１は、セレクタ３１に供給する。
セレクタ３１は、２つの出力ポート２２ａ−０，２２ｂ−０を備えている。その２つの出力ポート２２ａ−０，２２ｂ−０が、それぞれイメージセンサ（固体撮像装置）１０が備える出力ポートである。図２では、各データ選択部３０−０〜３０−ｎの第１の系統の出力ポートを、出力ポート２２ａ−０，２２ａ−１，・・・，２２ａ−ｎとして示し、各データ選択部３０−０〜３０−ｎの第２の系統の出力ポートを、出力ポート２２ｂ−０，２２ｂ−１，・・・，２２ｂ−ｎとして示す。
【００２２】
出力モードとして、１ＤＤＲ出力モードと１ＳＤＲ出力モードを選択した際には、第１の系統の出力ポート２２ａ−０〜２２ａ−ｎだけを使用して画素信号を出力させる。また出力モードとして、２ＳＤＲ出力モードを選択した際には、第１の系統の出力ポート２２ａ−０〜２２ａ−ｎと第２の系統の出力ポート２２ｂ−０〜２２ｂ−ｎの双方を使用して画素信号を出力させる。また、セレクタ３１では、出力タイミングの調整が必要な場合に、画素信号の出力タイミングを遅延などで調整する処理を必要により行う。
【００２３】
これらの出力モードの選択は、出力モード指定信号入力端子２３に得られる信号で、制御される。即ち、入力端子２３に得られる出力モード指定信号を、各データ選択部３０−０〜３０−ｎのセレクタ３１に供給して、対応したモードの信号を出力させる。本例の場合には３つのモードからいずれか１つの出力モードを選択するので、入力端子２３に得られる出力モード指定信号は、２ビットの信号で構成される。なお、この入力端子２３に得られる出力モード指定信号は、イメージセンサ１０内の制御部１３に設定されている現在の出力モードにより生成される。但し、イメージセンサ１０の外部の制御部から出力モードを決める信号を、直接この入力端子２３に供給する構成としてもよい。
【００２４】
また、本実施の形態においては、画素信号の各出力ポートからの出力に同期して、画素クロックを出力ポート２８から出力させる構成としてある。
このため、イメージセンサ１０内の画素クロック生成部（図示せず）から画素クロックが供給されるクロック入力端子２４を備え、その画素クロックを分周器２６に供給して、１／２の周波数のクロックに変換する構成としてある。分周器２６での分周動作は、入力端子２３に得られる出力モード指定信号を、モード判別部２５で判別した結果に基づいて行う。即ち、１／２の周波数のクロックが必要な出力モードであるとモード判別部２５で判別した場合にだけ、分周器２６を作動させる。或いは、分周器２６を常時作動させてもよい。
【００２５】
そして、セレクタ２７で、クロック入力端子２４に得られるクロックをそのまま出力ポート２８から出力させるモードと、分周器２６で１／２の周波数とされたクロックを出力ポート２８から出力させるモードとを選択する。そのセレクタ２７での選択は、入力端子２３に得られる出力モード指定信号に基づいて行う。
【００２６】
次に、図３〜図５のタイミング図を参照して、各出力モードでの出力状態の例を説明する。
まず、図３を参照して、１ＤＤＲ出力モードで出力させる例について説明する。この１ＤＤＲ出力モードは、１画素１２ビットの画素信号を、画素クロックの半周期ごとに、１２個の出力ポートからそれぞれ１ビットずつ出力させる出力フォーマットのモードである。
【００２７】
即ち、１２ビットなどの所定ビット（ｎ＋１）ビットで構成される画素信号の１つのビットの出力が、図３（ａ）に示すように、データ０，データ１，データ２，データ３・・・と順に１画素あたり１ビットずつ、入力端子２１−０〜２１−ｎのそれぞれに供給されるとする。
そして、この画素信号に同期して、図３（ｂ）に示すように、入力端子２４に示す画素クロックが供給される。この図３（ｂ）に示す画素クロックは、１画素あたり１周期のクロックである。
【００２８】
１ＤＤＲ出力モードが設定された状態で、このような画素信号の出力部２０への入力があると、セレクタ３１で、入力端子２１−０〜２１−ｎに得られる画素信号を選択して、図３（ｃ）に示すように、第１の系統の出力ポート２２ａ−０〜２２ａ−ｎから出力させる。但し、図３（ｃ）の例では、１画素タイミングを遅らせてある。
そして、出力ポート２８から出力させる画素クロックについては、図３（ｄ）に示すように、分周器２６で１／２の周波数とされたクロックを出力させるように、セレクタ２７で選択させる。図３（ｃ）及び（ｄ）に示すように、この例ではクロックの立ち上がり及び立ち下がりに連動して、画素データが変化している。
【００２９】
次に、図４を参照して、１ＳＤＲ出力モードで出力させる例について説明する。この１ＳＤＲ出力モードは、１画素１２ビットの画素信号を、画素クロックの１周期ごとに、１２個の出力ポートからそれぞれ１ビットずつ出力させる出力フォーマットのモードである。
【００３０】
即ち、１２ビットなどの所定ビット（ｎ＋１）ビットで構成される画素信号の１つのビットの出力が、図４（ａ）に示すように、データ０，データ１，データ２，データ３・・・と順に１画素あたり１ビットずつ、入力端子２１−０〜２１−ｎのそれぞれに供給されるとする。
そして、この画素信号に同期して、図４（ｂ）に示すように、入力端子２４に示す画素クロックが供給される。この図４（ｂ）に示す画素クロックは、１画素あたり１周期のクロックである。
【００３１】
１ＳＤＲ出力モードが設定された状態で、このような画素信号の出力部２０への入力があると、セレクタ３１で、入力端子２１−０〜２１−ｎに得られる画素信号を選択して、図４（ｃ）に示すように、第１の系統の出力ポート２２ａ−０〜２２ａ−ｎから出力させる。但し、図４（ｃ）の例では、１画素タイミングを遅らせてある。ここまでは１ＤＤＲ出力モードと同じである。
そして、出力ポート２８から出力させる画素クロックについては、図４（ｄ）に示すように、出力部２０に入力した画素クロックを、そのままの周波数で出力させるように、セレクタ２７で選択させる。図４（ｃ）及び（ｄ）に示すように、この例ではクロックの立ち下がりに連動して、画素データが変化している。
【００３２】
次に、図５を参照して、２ＳＤＲ出力モードで出力させる例について説明する。この２ＳＤＲ出力モードは、１画素１２ビットの画素信号を、画素クロックの２周期ごとに、２４個の出力ポートからそれぞれ１ビットずつ出力させる出力フォーマットのモードである。この２ＳＤＲ出力モードは、１ＳＤＲ出力モードや１ＤＤＲ出力モードに比べると２倍の出力ポートを必要とするが、１ポート当りの転送レートは、１／２にとなっている。
【００３３】
この場合でも、１２ビットなどの所定ビット（ｎ＋１）ビットで構成される画素信号の１つのビットの出力が、図５（ｃ）に示すように、データ０，データ１，データ２，データ３・・・と順に１画素あたり１ビットずつ、入力端子２１−０〜２１−ｎのそれぞれに供給されるとする。
この画素信号に同期して、図５（ａ）に示すように、入力端子２４に示す画素クロックが供給される。この図５（ａ）に示す画素クロックは、１画素あたり１周期のクロックであり、分周器２６で、図５（ｂ）に示すように、１／２の周波数のクロックが生成される。
【００３４】
そして、２ＳＤＲ変換回路３２で、図５（ｃ）に得られる画素信号を、１ビットずつ順に２系統の信号に振り分け、図５（ｄ）に示す第１の系統の信号（偶数番目の信号）と、図５（ｅ）に示す第２の系統の信号（奇数番目の信号）とする。このように振り分けただけであると、２つの系統の画素信号は、変化位相がずれているので、それぞれの信号を遅延させて、図５（ｇ）及び（ｈ）に示すように両信号のタイミングが一致した、第１の系統の画素データ２ＳＤＲ  ＤＴ０と第２の系統の画素データ２ＳＤＲ  ＤＴ１とを生成させる。
この図５（ｇ）及び（ｈ）に示す第１の系統の画素データ２ＳＤＲ  ＤＴ０と第２の系統の画素データ２ＳＤＲ  ＤＴ１とを、図５（ｈ）に示す画素クロック（図５（ｂ）のクロックと同じ）と同期させて出力させるように、セレクタ３１，２７で選択処理を行う。
【００３５】
このように本実施の形態の構成によると、１つのイメージセンサ１０で、図３に示す１ＤＤＲ出力モードと、図４に示す１ＳＤＲ出力モードと、図５に示す２ＳＤＲ出力モードとを選択することができ、いずれの出力モードに対応した撮像装置（カメラ）に組み込むこともできる。従って、カメラ側の回路がいずれの出力モードに対応したものであっても、共通のイメージセンサを撮像手段として使用することができ、イメージセンサの汎用性が向上する。特に、２ＳＤＲ出力モードの場合には、出力ポートの数は２倍になるが、１ポート当りの転送レートを他のモードの１／２に低下させることができ、カメラ側で受け取れる転送レートに制限がある場合に好適である。
また、本実施の形態の構成の場合には、２ＳＤＲ出力モード用に各ビットの画素信号を振り分ける回路と、クロックの変換回路と、それぞれを選択するセレクタとを設けるだけの比較的簡単な構成で実現でき、本実施の形態のようにマルチ出力モード対応とすることが、イメージセンサとしてそれほど回路構成を複雑化することにはならず、簡単な構成で実現できる。
【００３６】
次に、本発明の第２の実施の形態の例を、図６〜図７を参照して説明する。
本実施の形態の例においては、１ＤＤＲ出力モードと、１ＳＤＲ出力モードと、２ＳＤＲ出力モードの他に、４ＳＤＲ出力モードを選択できる構成としたものである。
本実施の形態においても、ＣＯＭＳイメージセンサをイメージセンサ（固体撮像素子）として使用した固体撮像装置に適用したものであり、イメージセンサの全体構成は、先に説明した第１の実施の形態で説明した図１の構成と同じであり、その出力部２０の構成を図６に示した構成とする。
【００３７】
即ち、図６において、入力端子１２１−０〜１２１−ｎ（ｎはビット数に対応した整数）は、イメージセンサ１０内の信号処理部１４（図１）から画素信号が供給される端子である。上述したように、この例でも１画素の画素信号が１２ビットで構成され、ｎは１１であり、１２個の入力端子１２１−０〜１２１−１１を備えることになる。それぞれの入力端子１２１−０〜１２１−ｎに１画素の画素信号の１つのビット位置の信号が順に供給される。
【００３８】
それぞれの入力端子１２１−０〜１２１−ｎに得られる画素信号は、データ選択部１３０−０〜１３０−ｎ内で変換処理と選択処理とが行われる。図６では、データ選択部１３０−０の構成だけを示すが、他のデータ選択部１３０−１〜１３０−ｎも同一の構成である。
データ選択部１３０−０の構成を説明すると、入力端子１２１−０に得られる画素信号を、セレクタ１３１と２ＳＤＲ変換回路１３２と４ＳＤＲ変換回路１３３に供給する。２ＳＤＲ変換回路１３２は、供給される画素信号を、１ビットずつ順に２系統のビットデータ２ＳＤＲ  ＤＴ０，２ＳＤＲ  ＤＴ１に交互に振り分ける振り分け部として機能させて、２ＳＤＲ出力フォーマットの信号に変換する変換回路である。
４ＳＤＲ変換回路１３３は、供給される画素信号を、１ビットずつ順に４系統のビットデータ４ＳＤＲ  ＤＴ０，４ＳＤＲ  ＤＴ１，４ＳＤＲ  ＤＴ２，４ＳＤＲ  ＤＴ３に交互に振り分ける振り分け部として機能させて、４ＳＤＲ出力フォーマットの信号に変換する変換回路である。
【００３９】
２ＳＤＲ変換回路１３２で振り分けられた２系統のビットデータ２ＳＤＲ  ＤＴ０，２ＳＤＲ  ＤＴ１は、セレクタ１３１に供給する。４ＳＤＲ変換回路１３３で振り分けられた４系統のビットデータ４ＳＤＲ  ＤＴ０，４ＳＤＲ  ＤＴ１，４ＳＤＲ  ＤＴ２，４ＳＤＲ  ＤＴ３についても、セレクタ１３１に供給する。
セレクタ１３１は、４つの出力ポート１２２ａ−０，１２２ｂ−０，１２２ｃ−０，１２２ｄ−０を備えている。その４つの出力ポート１２２ａ−０，１２２ｂ−０，１２２ｃ−０，１２２ｄ−０が、それぞれイメージセンサ（固体撮像装置）１０が備える出力ポートである。図６では、各データ選択部３０−０〜３０−ｎの第１の系統の出力ポートを、出力ポート１２２ａ−０，１２２ａ−１，・・・，２２ａ−ｎとして示す。また、各データ選択部１３０−０〜１３０−ｎの第２の系統の出力ポートを、出力ポート１２２ｂ−０，１２２ｂ−１，・・・，１２２ｂ−ｎとして示す。また、各データ選択部１３０−０〜１３０−ｎの第３の系統の出力ポートを、出力ポート１２２ｃ−０，１２２ｃ−１，・・・，１２２ｂ−ｃとして示す。さらに、各データ選択部１３０−０〜１３０−ｎの第４の系統の出力ポートを、出力ポート１２２ｄ−０，１２２ｄ−１，・・・，１２２ｄ−ｎとして示す。
【００４０】
出力モードとして、１ＤＤＲ出力モードと１ＳＤＲ出力モードを選択した際には、第１の系統の出力ポート１２２ａ−０〜１２２ａ−ｎだけを使用して画素信号を出力させる。また出力モードとして、２ＳＤＲ出力モードを選択した際には、第１の系統の出力ポート１２２ａ−０〜１２２ａ−ｎと第２の系統の出力ポート１２２ｂ−０〜１２２ｂ−ｎを使用して画素信号を出力させる。また出力モードとして、４ＳＤＲ出力モードを選択した際には、第１の系統の出力ポート１２２ａ−０〜１２２ａ−ｎと第２の系統の出力ポート１２２ｂ−０〜１２２ｂ−ｎと第３の系統の出力ポート１２２ｃ−０〜１２２ｃ−ｎと第４の系統の出力ポート１２２ｄ−０〜１２２ｄ−ｎとを使用して画素信号を出力させる。また、セレクタ１３１では、出力タイミングの調整が必要な場合に、画素信号の出力タイミングを遅延などで調整する処理を必要により行う。
【００４１】
これらの出力モードの選択は、出力モード指定信号入力端子１２３に得られる信号で、制御される。即ち、入力端子１２３に得られる出力モード指定信号を、各データ選択部１３０−０〜１３０−ｎのセレクタ１３１に供給して、対応したモードの信号を出力させる。本例の場合には４つのモードからいずれか１つの出力モードを選択するので、入力端子２３に得られる出力モード指定信号は、２ビットの信号で構成される。
【００４２】
また、画素信号の各出力ポートからの出力に同期して、画素クロックを出力ポート１２８から出力させる構成としてある。
このため、イメージセンサ１０内の画素クロック生成部（図示せず）から画素クロックが供給されるクロック入力端子１２４を備え、その画素クロックを分周器１２６に供給して、１／２の周波数のクロックに変換する構成としてある。分周器１２６での分周動作は、入力端子１２３に得られる出力モード指定信号を、モード判別部１２５で判別した結果に基づいて行う。即ち、１／２又は１／４の周波数のクロックが必要な出力モードであるとモード判別部２５で判別した場合にだけ、分周器１２６を作動させる。或いは、分周器１２６を常時作動させてもよい。
【００４３】
そして、セレクタ１２７で、クロック入力端子１２４に得られるクロックをそのまま出力ポート１２８から出力させるモードと、分周器１２６で１／２の周波数又は１／４の出力とされたクロックを出力ポート１２８から出力させるモードとを選択する。そのセレクタ１２７での選択は、入力端子１２３に得られる出力モード指定信号に基づいて行う。
【００４４】
次に、各出力モードでの出力状態の例を説明する。
１ＤＤＲ出力モードと、１ＳＤＲ出力モードと、２ＳＤＲ出力モードの出力状態については、既に第１の実施の形態で、図３〜図５で説明したものと同じ出力状態であり、ここでは省略する。
そして、４ＳＤＲ出力モードを選択した際には、図７に示す状態で出力される。
【００４５】
図７の出力状態について説明すると、４ＳＤＲ出力モードで出力させるは、１画素１２ビットの画素信号を、画素クロックの４周期ごとに、４８個の出力ポートに分けて、それぞれ１ビットずつ出力させる出力フォーマットのモードである。この４ＳＤＲ出力モードは、１ＳＤＲ出力モードや１ＤＤＲ出力モードに比べると４倍の出力ポートを必要とするが、１ポート当りの転送レートは、１／４にとなっている。
【００４６】
この場合でも、１２ビットなどの所定ビット（ｎ＋１）ビットで構成される画素信号の１つのビットの出力が、図７（ｄ）に示すように、データ０，データ１，データ２，データ３・・・と順に１画素あたり１ビットずつ、入力端子１２１−０〜１２１−ｎのそれぞれに供給されるとする。
この画素信号に同期して、図７（ａ）に示すように、入力端子１２４に示す画素クロックが供給される。この図７（ａ）に示す画素クロックは、１画素あたり１周期のクロックであり、分周器１２６で、図７（ｂ）に示すように、１／２の周波数のクロックが生成され、さらに、図７（ｃ）に示すように、１／４の周波数のクロックが生成される。
【００４７】
そして、４ＳＤＲ変換回路１３３で、図７（ｄ）に得られる画素信号を、１ビットずつ順に４系統の信号に振り分け、図７（ｅ）に示す第１の系統の信号と、図７（ｆ）に示す第２の系統の信号と、図７（ｇ）に示す第３の系統の信号と、図７（ｈ）に示す第４の系統の信号とする。このように振り分けただけであると、４つの系統の画素信号は、変化位相がずれているので、それぞれの信号を遅延させて、図７（ｉ）〜（ｌ）に示すように各信号のタイミングが一致した、第１の系統の画素データ４ＳＤＲ  ＤＴ０と、第２の系統の画素データ４ＳＤＲ  ＤＴ１と、第３の系統の画素データ４ＳＤＲ  ＤＴ２と、第４の系統の画素データ４ＳＤＲ  ＤＴ３とを生成させる。
この図７（ｉ）〜（ｌ）に示す各系統の画素データを、図７（ｍ）に示す画素クロック（図７（ｃ）の１／４の周波数のクロックと同じ）と同期させて出力させるように、セレクタ１３１，１２７で選択処理を行う。
【００４８】
この第２の実施の形態の形態によると、４ＳＤＲ出力モードでも出力させることが可能であり、より転送レートを低くすることができ、より転送レートの制限が厳しい場合にも適用が可能となる。
なお、図示はしないが、この第２の実施の形態の構成の原理を適用して、さらに１／８の周波数のクロックに同期させて、８つの系統の出力ポートに振り分けるなど、より転送レートを低下させることも可能である。
【００４９】
また、図６に示した構成では、各データ選択部１３０−０〜１３０−ｎとして、２ＳＤＲ変換回路１３２と４ＳＤＲ変換回路１３３を用意して、それぞれの回路でそれぞれのモード用の変換処理を行う構成としたが、例えば、図８に示すように、２ＳＤＲ出力モード用の変換処理と、４ＳＤＲ出力モード用の変換処理を、共通の回路で行う２／４ＳＤＲ変換回路１３４を用意して、その変換回路１３４での変換動作を、出力モード指定信号により切り換える構成としてもよい。図８のその他の部分は、図６と同じ構成とする。
この図８の構成によると、共用化した分だけデータ変換回路の構成を簡単にすることができる。
【００５０】
なお、上述した各実施の形態では、イメージセンサとして、ＣＭＯＳイメージセンサを使用した例としたが、ＣＣＤ型イメージサンサなどの他の型式の固体撮像装置として構成された各種イメージセンサに適用してもよいことは勿論である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態の例による固体撮像装置を示す機能ブロック図である。
【図２】本発明の第１の実施の形態の例による固体撮像装置の画素信号出力部の例を示す構成図である。
【図３】図２例の画素信号出力部の出力タイミングの例（１ＤＤＲ出力）を示すタイミング図である。
【図４】図２例の画素信号出力部の出力タイミングの例（１ＳＤＲ出力）を示すタイミング図である。
【図５】図２例の画素信号出力部の出力タイミングの例（２ＳＤＲ出力）を示すタイミング図である。
【図６】本発明の第２の実施の形態の例による固体撮像装置の画素信号出力部の例を示す構成図である。
【図７】図６例の画素信号出力部の出力タイミングの例（４ＳＤＲ出力）を示すタイミング図である。
【図８】本発明の第２の実施の形態の変形例の画素信号出力部を示す構成図である。
【符号の説明】
【００５２】
１０…イメージセンサ、１１…センサ部、１１ａ…画素、１２…駆動回路、１３…制御部、１４…アナログ／デジタル変換器、１５…信号処理部、２０…出力部、２５…モード判別部、２６…分周器、２７…セレクタ、３０−０，３０−１，３０−ｎ…データ選択部、３１…セレクタ、３２…２ＳＤＲ変換回路、１２５…モード判別部、１２６…分周器、１２７…セレクタ、１３０−０，１３０−１，１３０−ｎ…データ選択部、１３１…セレクタ、１３２…２ＳＤＲ変換回路、１３３…４ＳＤＲ変換回路、１３４…２／４ＳＤＲ変換回路
【図１】
0005012379.tif 000002
【図２】
0005012379.tif 000003
【図３】
0005012379.tif 000004
【図４】
0005012379.tif 000005
【図５】
0005012379.tif 000006
【図６】
0005012379.tif 000007
【図７】
0005012379.tif 000008
【図８】
0005012379.tif 000009