(57)【特許請求の範囲】
【請求項１】
基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
ゲート電極に覆われた前記キャップ絶縁膜の、前記半導体領域の側面の延長方向の側面のうち、該半導体領域に接する少なくとも一部の部分に、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ2よりもエッチングレートが低い側面耐エッチング領域を持ち、
前記キャップ絶縁膜のゲート電極に覆われた相対する二つの側面に、前記側面耐エッチング領域が相対して設けられ、前記キャップ絶縁膜中の前記相対した側面耐エッチング領域に挟まれた位置に、前記側面耐エッチング領域とは異なる材料よりなる中央領域を持つことを特徴とする電界効果型トランジスタ。
【請求項２】
前記中央領域は、前記側面耐エッチング領域よりも誘電率が低い材料からなることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記中央領域は、ＳｉＯ2からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ2領域と、
該ＳｉＯ2領域の上面及び両側面上に設けられたＳｉ3Ｎ4領域と、
からなることを特徴とする電界効果型トランジスタ。
【請求項５】
基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ2領域と、
該ＳｉＯ2領域の両側面上に設けられたケイ素、酸素及び５原子％以上の窒素を含有するＳｉＯＮ領域と、
該ＳｉＯ2領域及びＳｉＯＮ領域の上面上に設けられたＳｉ3Ｎ4領域と、
からなることを特徴とする電界効果型トランジスタ。
【請求項６】
基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ2領域と、
該ＳｉＯ2領域の上面及び両側面上に設けられたケイ素、酸素及び５原子％以上の窒素を含有するＳｉＯＮ領域と、
からなることを特徴とする電界効果型トランジスタ。
【請求項７】
基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ2領域と、
該ＳｉＯ2領域の両側面上に設けられ、該ＳｉＯ2領域の側面上から上方に突出したＳｉ3Ｎ4領域と、
からなることを特徴とする電界効果型トランジスタ。
【請求項８】
基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
半導体層上にパターン化された第一の絶縁膜を形成するエッチング工程と、
前記第一の絶縁膜の側面に接するＳｉ3Ｎ4膜よりなる絶縁膜側壁を、パターン化された第一の絶縁膜を形成するためのエッチング工程によって露出した前記半導体層上で、パターン化された第一の絶縁膜の近傍である位置に設ける工程と、
前記第一の絶縁膜と、前記Ｓｉ3Ｎ4膜よりなる絶縁膜側壁をマスクとして半導体層をエッチングすることにより、基体平面に対して上方に突起した半導体領域を形成する工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項９】
前記基体平面に対して上方に突起した前記半導体領域の側面に犠牲酸化膜を形成する工程と、
ウェットエッチングにより前記犠牲酸化膜を除去する工程とをさらに有し、
前記Ｓｉ3Ｎ4膜よりなる絶縁膜側壁が、ウェットエッチングに対して前記半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い材料よりなることを特徴とする請求項８に記載の電界効果型トランジスタの製造方法。
【請求項１０】
基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
（ａ）半導体層上に、該半導体層に垂直で互いに対向した一対の側面を有し、該一対の側面の半導体層に接する部分に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い側面耐エッチング領域を有する、少なくとも１つのキャップ絶縁膜を設ける工程と、
（ｂ）該キャップ絶縁膜をマスクとし、その下部に前記基体から上方に突起した半導体領域を形成する工程と、
を有し、
前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に中央領域を設ける工程と、
該半導体層及び中央領域上に側面耐エッチング領域材料を堆積させた後、エッチバックを行うことにより、該中央領域の側面上に側面耐エッチング領域を設ける工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１１】
基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
（ａ）半導体層上に、該半導体層に垂直で互いに対向した一対の側面を有し、該一対の側面の半導体層に接する部分に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い側面耐エッチング領域を有する、少なくとも１つのキャップ絶縁膜を設ける工程と、
（ｂ）該キャップ絶縁膜をマスクとし、その下部に前記基体から上方に突起した半導体領域を形成する工程と、
を有し、
前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に中央領域材料を堆積し、中央領域材料上に上面耐エッチング領域材料を堆積したのち、中央領域材料と上面耐エッチング領域材料をパターニングし、中央領域上に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い上面耐エッチング領域を設ける工程と、
該中央領域及び上面耐エッチング領域の側面上に側面耐エッチング領域を設ける工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１２】
前記側面耐エッチング領域を設ける工程が、
全面に側面耐エッチング領域材料を堆積させた後、エッチバックを行う工程であることを特徴とする請求項１１に記載の電界効果型トランジスタの製造方法。
【請求項１３】
前記側面耐エッチング領域材料及び上面耐エッチング領域材料の堆積が、化学的気相成長（ＣＶＤ）法又は原子層成長（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法により行われることを特徴とする請求項１０〜１２の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項１４】
基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
（ａ）半導体層上に、該半導体層に垂直で互いに対向した一対の側面を有し、該一対の側面の半導体層に接する部分に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い側面耐エッチング領域を有する、少なくとも１つのキャップ絶縁膜を設ける工程と、
（ｂ）該キャップ絶縁膜をマスクとし、その下部に前記基体から上方に突起した半導体領域を形成する工程と、
を有し、
前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に略直方体状のキャップ絶縁膜材料を設ける工程と、
該キャップ絶縁膜材料の窒化レートが半導体層の窒化レートよりも高くなる条件で、該キャップ絶縁膜材料の側面及び上面並びに半導体層に窒化処理を行う工程と、
エッチバックを行い、該キャップ絶縁膜材料の窒化処理が行われた側面を側面耐エッチング領域、キャップ絶縁膜材料の窒化処理が行われた上面を上面耐エッチング領域とする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１５】
基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
（ａ）半導体層上に、該半導体層に垂直で互いに対向した一対の側面を有し、該一対の側面の半導体層に接する部分に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い側面耐エッチング領域を有する、少なくとも１つのキャップ絶縁膜を設ける工程と、
（ｂ）該キャップ絶縁膜をマスクとし、その下部に前記基体から上方に突起した半導体領域を形成する工程と、
を有し、
前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に略直方体状のキャップ絶縁膜材料と、該キャップ絶縁膜材料上に上面耐エッチング領域を設ける工程と、
前記キャップ絶縁膜材料の側面及び半導体層上に窒化処理を行う工程と、
エッチバックを行い、該キャップ絶縁膜材料の窒化処理が行われた側面を側面耐エッチング領域とする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１６】
前記窒化処理が、ラジカル窒化、熱窒化又は窒素のイオン注入であることを特徴とする請求項１４又は１５に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層上部におけるゲート電極からの電界集中が緩和され、漏れ電流が抑制されたフィン型の電界効果型トランジスタに関する。
【背景技術】
【０００２】
従来から、特開昭６４−８６７０号公報及び特開２００２−１１８２５５号公報に開示されているように、ダブルゲートタイプのフィン型電界効果型トランジスタ（以下、ダブルゲートＦｉｎＦＥＴと記載）が開発されてきた。ダブルゲートＦｉｎＦＥＴの理想的形態を図２１の平面図と、図２２の断面図を用いて説明する。図２２（ａ）は図２１におけるＡ−Ａ’断面、図２２（ｂ）は図２１におけるＢ−Ｂ’断面、１は半導体基板、２は埋め込み絶縁層、３は半導体層、４はゲート絶縁膜、５はゲート電極、６はソース／ドレイン領域、２２はＳｉＯ２よりなるキャップ絶縁膜である。Ｗｆｉｎはフィン幅、Ｈｆｉｎはフィン高さである。図２３はキャップ絶縁膜が、ＳｉＯ２よりなる第一のキャップ絶縁膜８と、Ｓｉ３Ｎ４よりなる第二のキャップ絶縁膜９の二層構造の場合である。図２３（ａ）は図２１におけるＡ−Ａ’断面、図２３（ｂ）は図２１におけるＢ−Ｂ’断面である。【０００３】
ゲート電極で適当な電圧を加えることにより、半導体層３側面のゲート電極５に向かい合った部分にチャネル領域が形成され、トランジスタ内に電流が導通する。【０００４】
半導体層３上にキャップ絶縁膜（８、９、２２）が設けられると、ゲート電極と半導体上部との静電容量が小さくなるので、半導体層上部コーナー２３への電界集中が緩和される。半導体層上部コーナー２３への電界集中が緩和されると、ＧＩＤＬ（ゲートインデューストドレインリーケージ）による漏れ電流、及び半導体層上部コーナーのしきい値の低い寄生トランジスタによる漏れ電流が抑制され、トランジスタの性能が向上する。
【発明の開示】
【０００５】
従来例の課題を、図２４、図２５を用いて説明する。図２４の各図面は、図２２（ａ）のＡ−Ａ’断面の位置、図２５の各図面は図２３（ａ）のＡ−Ａ’断面の位置に対応する。
【０００６】
図２２のトランジスタを形成するには、ＳｉＯ２よりなるキャップ絶縁膜２２と半導体層３を図２４（ａ）の形態にエッチングにより加工する。この工程の後、半導体層（半導体領域）の側面にゲート絶縁膜を形成する工程に先立ち、ゲート絶縁膜形成工程の前処理として、通常は半導体層の側面を一旦酸化（犠牲酸化）したのち、形成された酸化膜（犠牲酸化膜）をフッ酸などを用いたウェットエッチングにより除去する。これはゲート絶縁膜を形成する半導体層の界面から汚染層、ダメージ層を除くことにより、良質のゲート絶縁膜を形成することが目的である。しかし、このウェットエッチングにより、キャップ絶縁膜も同時にエッチングされてしまうため、図２４（ｂ）のようにキャップ絶縁膜２２が後退して、半導体層上部コーナーが露出したり、図２４（ｃ）のように、キャップ絶縁膜２２が完全に消滅して、半導体層上部コーナーが露出したりする。半導体層上部コーナーがキャップ絶縁膜に覆われず、露出した状態で、ゲート絶縁膜、ゲート電極を形成すると、半導体層上部コーナーで電界集中が起こり、ＧＩＤＬや寄生トランジスタによる漏れ電流が発生する。
【０００７】
図２３のトランジスタの場合も図２５（ａ）の形態にエッチングにより加工したあと、ゲート絶縁膜形成工程の前処理として、犠牲酸化膜をフッ酸などを用いたウェットエッチングにより除去する際に、図２５（ｂ）のように、ＳｉＯ２よりなる第一キャップ絶縁膜８が後退して半導体層上部コーナーが露出したり、図２５（ｃ）のように、第一キャップ絶縁膜８が完全に消滅して、キャップ絶縁膜９がリフトオフして脱落することにより、半導体層上部コーナーが露出したりすると、同様の問題が発生する。
【０００８】
したがって、ゲート絶縁膜形成工程の前処理を行った後でも、半導体層の上部コーナーがキャップ絶縁膜に覆われる構造、及び製造方法が望まれる。
【０００９】
本発明によれば、下記の電界効果型トランジスタ及びその製造方法を提供することができる。
【００１０】
（１）基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
ゲート電極に覆われた前記キャップ絶縁膜の、前記半導体領域の側面の延長方向の側面のうち、該半導体領域に接する少なくとも一部の部分に、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い側面耐エッチング領域を持つことを特徴とする電界効果型トランジスタ。
【００１１】
（２）前記キャップ絶縁膜のゲート電極に覆われた相対する二つの側面に、前記側面耐エッチング領域が相対して設けられ、前記キャップ絶縁膜中の前記相対した側面耐エッチング領域に挟まれた位置に、前記側面耐エッチング領域とは異なる材料よりなる中央領域を持つことを特徴とする上記１の電界効果型トランジスタ。
【００１２】
（３）前記中央領域は、前記側面耐エッチング領域よりも誘電率が低い材料からなることを特徴とする上記２の電界効果型トランジスタ。
【００１３】
（４）前記中央領域は、ＳｉＯ２からなることを特徴とする上記２又は３の電界効果型トランジスタ。
【００１４】
（５）前記側面耐エッチング領域は、前記キャップ絶縁膜の前記ゲート電極に覆われた側面において、相対するソース／ドレイン領域を結ぶ方向の全長にわたって設けられていることを特徴とする上記１〜４の何れかの電界効果型トランジスタ。
【００１５】
（６）前記側面耐エッチング領域が、Ｓｉ３Ｎ４からなることを特徴とする上記１〜５の何れかの電界効果型トランジスタ。
【００１６】
（７）前記側面耐エッチング領域がケイ素、窒素、酸素を含有する材料からなる上記１〜５の何れかの電界効果型トランジスタ。
【００１７】
（８）前記キャップ絶縁膜は、少なくとも一部に、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い上面耐エッチング領域を含む上面を有することを特徴とする上記１〜７の何れかの電界効果型トランジスタ。
【００１８】
（９）前記上面耐エッチング領域は、前記キャップ絶縁膜の前記ゲート電極に覆われた上面の少なくとも一部を構成することを特徴とする上記９の電界効果型トランジスタ。
【００１９】
（１０）前記上面耐エッチング領域は、前記キャップ絶縁膜の前記ゲート電極に覆われた上面において、相対するソース／ドレイン領域を結ぶ方向の全長にわたって設けられていることを特徴とする上記８の電界効果型トランジスタ。
【００２０】
（１１）前記上面耐エッチング領域が、Ｓｉ３Ｎ４からなることを特徴とする上記８〜１０の何れかの電界効果型トランジスタ。
【００２１】
（１２）前記上面耐エッチング領域がケイ素、窒素、酸素を含有する材料からなる上記８〜１０の何れかの電界効果型トランジスタ。
【００２２】
（１３）前記キャップ絶縁膜が、略直方体状であることを特徴とする上記１〜１２の何れかの電界効果型トランジスタ。
【００２３】
（１４）前記ケイ素、窒素、酸素を含有する材料中の窒素含量が５原子％以上であることを特徴とする上記７又は１２の電界効果型トランジスタ。
【００２４】
（１５）前記キャップ絶縁膜が、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い材料からなることを特徴とする上記１の電界効果型トランジスタ。
【００２５】
（１６）前記キャップ絶縁膜の全体が、Ｓｉ３Ｎ４からなることを特徴とする上記１５の電界効果型トランジスタ。
【００２６】
（１７）基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ２領域と、
該ＳｉＯ２領域の上面及び両側面上に設けられたＳｉ３Ｎ４領域と、
からなることを特徴とする電界効果型トランジスタ。
【００２７】
（１８）基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ２領域と、
該ＳｉＯ２領域の両側面上に設けられたケイ素、酸素及び５原子％以上の窒素を含有するＳｉＯＮ領域と、
該ＳｉＯ２領域及びＳｉＯＮ領域の上面上に設けられたＳｉ３Ｎ４領域と、
からなることを特徴とする電界効果型トランジスタ。
【００２８】
（１９）基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ２領域と、
該ＳｉＯ２領域の上面及び両側面上に設けられたケイ素、酸素及び５原子％以上の窒素を含有するＳｉＯＮ領域と、
からなることを特徴とする電界効果型トランジスタ。
【００２９】
（２０）基体平面に対して上方に突起した半導体領域と、該半導体領域の上面に設けられたキャップ絶縁膜と、該半導体領域及び該キャップ絶縁膜をまたぐように該キャップ絶縁膜の上部から該半導体領域の側方に延在したゲート電極と、このゲート電極と前記半導体領域の側面の間に介在するゲート絶縁膜と、
該ゲート電極に覆われた該半導体領域を挟むように、該半導体領域に設けられたソース／ドレイン領域とを有し、該半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、
該キャップ絶縁膜は、該半導体領域上に設けられたＳｉＯ２領域と、
該ＳｉＯ２領域の両側面上に設けられ、該ＳｉＯ２領域の側面上から上方に突出したＳｉ３Ｎ４領域と、
からなることを特徴とする電界効果型トランジスタ。
【００３０】
（２１）前記電界効果型トランジスタは、複数の半導体領域が、各半導体領域内を流れるチャネル電流の方向が互いに平行となるように配列されていることを特徴とする上記１〜２０の何れかの電界効果型トランジスタ。
【００３１】
（２２）基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
半導体層上にパターン化された第一の絶縁膜を形成するエッチング工程と、
前記第一の絶縁膜の側面に接する第二の絶縁膜よりなる絶縁膜側壁を、パターン化された第一の絶縁膜を形成するためのエッチング工程によって露出した前記半導体層上で、パターン化された第一の絶縁膜の近傍である位置に設ける工程と、
前記第一の絶縁膜と、前記第二の絶縁膜よりなる絶縁膜側壁をマスクとして半導体層を
エッチングすることにより、基体平面に対して上方に突起した半導体領域を形成する工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【００３２】
（２３）前記基体平面に対して上方に突起した前記半導体領域の側面に犠牲酸化膜を形成する工程と、
ウェットエッチングにより前記犠牲酸化膜を除去する工程とをさらに有し、
前記第二の絶縁膜よりなる絶縁膜側壁が、ウェットエッチングに対して前記半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い材料よりなることを特徴とする上記２３の電界効果型トランジスタの製造方法。
【００３３】
（２４）基体平面から上方に突起し側面にチャネル領域が形成される半導体領域を有する電界効果型トランジスタの製造方法であって、
（ａ）半導体層上に、該半導体層に垂直で互いに対向した一対の側面を有し、該一対の側面の半導体層に接する部分に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い側面耐エッチング領域を有する、少なくとも１つのキャップ絶縁膜を設ける工程と、
（ｂ）該キャップ絶縁膜をマスクとし、その下部に前記基体から上方に突起した半導体領域を形成する工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【００３４】
（２５）前記（ｂ）工程の後に、
（ｃ）前記半導体領域の側面に犠牲酸化膜を形成する工程と、
（ｄ）ウェットエッチングにより該犠牲酸化膜を除去する工程と
をさらに有することを特徴とする上記２４の電界効果型トランジスタの製造方法。
【００３５】
（２６）前記犠牲酸化膜を除去した半導体領域の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、該ゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
該ゲート電極を挟んだ前記半導体領域の両側に不純物を導入してソース／ドレイン領域を形成する工程と、
を更に有することを特徴とする上記２３又は２５の電界効果型トランジスタの製造方法。
【００３６】
（２７）前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に中央領域を設ける工程と、
該半導体層及び中央領域上に側面耐エッチング領域材料を堆積させた後、エッチバックを行うことにより、該中央領域の側面上に側面耐エッチング領域を設ける工程と、
を有することを特徴とする上記２４〜２６の何れかの電界効果型トランジスタの製造方法。
【００３７】
（２８）前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に中央領域材料を堆積し、中央領域材料上に上面耐エッチング領域材料を堆積したのち、中央領域材料と上面耐エッチング領域材料をパターニングし、中央領域上に、ウェットエッチングに対して半導体領域の側面に形成する犠牲酸化膜よりもエッチングレートが低い上面耐エッチング領域を設ける工程と、
該中央領域及び上面耐エッチング領域の側面上に側面耐エッチング領域を設ける工程と、
を有することを特徴とする上記２４〜２６の何れかの電界効果型トランジスタの製造方法。
【００３８】
（２９）前記側面耐エッチング領域を設ける工程が、
全面に側面耐エッチング領域材料を堆積させた後、エッチバックを行う工程であることを特徴とする上記２８の電界効果型トランジスタの製造方法。
【００３９】
（３０）前記側面耐エッチング領域材料及び上面耐エッチング領域材料の堆積が、化学的気相成長（ＣＶＤ）法又は原子層成長（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法により行われることを特徴とする上記２７〜２９の何れかの電界効果型トランジスタの製造方法。
【００４０】
（３１）前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に略直方体状のキャップ絶縁膜材料を設ける工程と、
該キャップ絶縁膜材料の窒化レートが半導体層の窒化レートよりも高くなる条件で、該キャップ絶縁膜材料の側面及び上面並びに半導体層に窒化処理を行う工程と、
エッチバックを行い、該キャップ絶縁膜材料の窒化処理が行われた側面を側面耐エッチング領域、キャップ絶縁膜材料の窒化処理が行われた上面を上面耐エッチング領域とする工程と、
を有することを特徴とする上記２４〜２６の何れかの電界効果型トランジスタの製造方法。
【００４１】
（３２）前記（ａ）キャップ絶縁膜を設ける工程が、
前記半導体層上に略直方体状のキャップ絶縁膜材料と、該キャップ絶縁膜材料上に上面耐エッチング領域を設ける工程と、
前記キャップ絶縁膜材料の側面及び半導体層上に窒化処理を行う工程と、
エッチバックを行い、該キャップ絶縁膜材料の窒化処理が行われた側面を側面耐エッチング領域とする工程と、
を有することを特徴とする上記２４〜２６の何れかの電界効果型トランジスタの製造方法。
【００４２】
（３３）前記窒化処理が、ラジカル窒化、熱窒化又は窒素のイオン注入であることを特徴とする上記３１又は３２の電界効果型トランジスタの製造方法。
【００４３】
（３４）前記キャップ絶縁膜のうち、前記ゲート電極に覆われていない半導体領域上に設けられたキャップ絶縁膜を除去する工程を更に有することを特徴とする上記２６〜３３の何れかの電界効果型トランジスタの製造方法。
【００４４】
（３５）前記（ａ）キャップ絶縁膜を設ける工程が、半導体層上に、ウェットエッチングに対して前記半導体領域の側面に設ける犠牲酸化膜よりもエッチングレートが低い材料からなるキャップ絶縁膜材料を堆積させた後、パターニングを行う工程であることを特徴とする上記２４〜２６の何れかの電界効果型トランジスタの製造方法。
【００４５】
（３６）前記ウェットエッチングがＨＦ溶液を用いたウェットエッチングであり、前記犠牲酸化膜がＳｉＯ２からなることを特徴とする上記２４〜３５の何れかの電界効果型トランジスタの製造方法。
【００４６】
本発明の構造を持つトランジスタは、半導体層上部の少なくとも一部の領域に、半導体層上部コーナーがキャップ側壁絶縁膜に覆われた領域が設けられるので、半導体層上部コーナーのうち少なくとも一部に、ゲート絶縁膜を介してゲート電極が半導体層上部コーナーを囲むように覆うことがない領域ができるので、寄生トランジスタが抑制され、漏れ電流が抑制される。
【００４７】
また、ソース／ドレイン領域端部近傍の半導体層上部の少なくとも一部の領域に、半導体層上部コーナーがキャップ側壁絶縁膜に覆われた領域が設けられるので、この領域ではゲート電極がゲート絶縁膜を介して半導体層上部コーナーを囲むように覆わないので、電界集中が抑制されＧＩＤＬによる漏れ電流が抑制される。
【００４８】
本発明では、半導体層上面のコーナー部が、第一キャップ絶縁膜及びキャップ側壁絶縁膜によって覆われているので、ゲート絶縁膜の形成に先立って半導体領域の側面上に形成した犠牲酸化膜の除去を行う前処理を行う際に、ゲート絶縁膜形成の前処理によって第一キャップ絶縁膜がエッチングされることがなく、半導体層上面のコーナー部が露出しない。このため、半導体層（半導体領域）上部におけるゲート電極からの電界集中が緩和されＧＩＤＬによる漏れ電流が減るとともに、半導体層の上部コーナーに形成されるしきい値電圧が低い寄生トランジスタによる漏れ電流が抑制される。
【００４９】
犠牲酸化膜のエッチング工程に対して耐性のある絶縁材料（典型的にはＳｉ３Ｎ４、ＳｉＯＮなど窒素を含有する材料）の多くはＳｉＯ２よりも誘電率が高いが、本発明ではキャップ絶縁膜のうち、犠牲酸化膜のエッチング工程に対して耐性が必要でない部分の少なくとも一部を、犠牲酸化膜のエッチング工程に対して耐性がある材料よりも誘電率が低い材料で形成することにより、半導体層上部におけるゲート電極からの電界集中を緩和できる。
【００５０】
典型的には、本発明では、第二キャップ絶縁膜（上面耐エッチング領域）よりも誘電率が低い材料で第一キャップ絶縁膜（中央領域）を形成すると、キャップ絶縁膜全体（第一キャップ絶縁膜、第二キャップ絶縁膜、キャップ側壁絶縁膜（側面耐エッチング領域）の全体）をフッ酸に耐性があるＳｉ３Ｎ４により形成した場合に比べて、半導体層上部とゲート電極間の容量が低減し、半導体層上部におけるゲート電極からの電界集中を緩和できる。この結果、ＧＩＤＬ（ゲートインデュースドレインリーケージ）と呼ばれる漏れ電流が減るとともに、半導体層の上部コーナーに形成されるしきい値電圧が低い寄生トランジスタによる漏れ電流も抑制される。
【００５１】
本発明では、あらかじめ形成されたキャップ絶縁膜材料の側面に窒化処理を行うことにより、あらかじめ形成されているキャップ絶縁膜の外側側面にキャップ側壁絶縁膜を堆積する必要がなく、あらかじめ形成されているキャップ絶縁膜材料の側面の内側にキャップ側壁絶縁膜が形成されるため、キャップ絶縁膜全体の幅が抑制され、その結果、キャップ絶縁膜をマスクにして半導体層をエッチングすることにより形成されるＦｉｎ層の幅（フィン幅Ｗｆｉｎ）を小さくすることができる。ＦｉｎＦＥＴのフィン幅Ｗｆｉｎを小さくすることにより、短チャネル効果が抑制され、性能を向上させることができる。また、窒化プロセスはＣＶＤプロセスに比べて形成される窒化膜（あるいは、ＳｉＯ２膜中に窒素が多く導入される領域）の厚さの制御性に優れるので、優れた加工精度で電界効果型トランジスタを作製することができる。
【図面の簡単な説明】
【００５２】
【図１】第一実施形態を説明する断面図
【図２】第一実施形態を説明する断面図
【図３】第一実施形態を説明する断面図
【図４】第一実施形態を説明する断面図
【図５】第一実施形態を説明する断面図
【図６】第一実施形態を説明する断面図
【図７】第一実施形態を説明する断面図
【図８】第一実施形態を説明する平面図
【図９】第二実施形態を説明する断面図
【図１０】第二実施形態を説明する断面図
【図１１】第二実施形態を説明する断面図
【図１２】第二実施形態を説明する断面図
【図１３】第二実施形態を説明する断面図
【図１４】本発明の好ましい実施形態を説明する平面図
【図１５】第三実施形態を説明する断面図
【図１６】第三実施形態を説明する断面図
【図１７】第四実施形態を説明する断面図
【図１８】第四実施形態を説明する断面図
【図１９】従来の技術における課題の説明図
【図２０】発明の効果を説明する図面
【図２１】従来の技術を説明する平面図
【図２２】従来の技術を説明する断面図
【図２３】従来の技術を説明する断面図
【図２４】従来の技術における課題の説明図
【図２５】従来の技術における課題の説明図
【図２６】本発明の好ましい実施形態を説明する断面図
【図２７】本発明の好ましい実施形態を説明する断面図
【図２８】本発明の好ましい実施形態を説明する平面図
【図２９】本発明の好ましい実施形態を説明する断面図
【発明を実施するための最良の形態】
【００５３】
（第一実施形態）
半導体基板１上に埋め込み絶縁層２、半導体層３が形成されたＳＯＩ基板（図１（ａ））上に、第一キャップ絶縁膜材料（中間領域材料）８、第二キャップ絶縁膜材料（上面耐エッチング領域材料）９を堆積する（図１（ｂ））。【００５４】
半導体基板１は通常、シリコン基板である。埋め込み絶縁層２は典型的にはＳｉＯ２であり、その膜厚は典型的には５０ｎｍから４００ｎｍである。また、半導体層３は典型的にはシリコンであり、その厚さは典型的には２０ｎｍから２００ｎｍである。第一キャップ絶縁膜８の材料は典型的にはＳｉＯ２、第二キャップ絶縁膜９の材料は典型的にはＳｉ３
Ｎ４であり、これらは例えばＣＶＤ法により堆積される。第一キャップ絶縁膜８、第二キャップ絶縁膜９の厚さはそれぞれ典型的には１０ｎｍから５０ｎｍである。【００５５】
図２〜６の（ｃ）はそれぞれ、フィン型の電界効果型トランジスタの上面図、（ａ）はフィン型電界効果型トランジスタのＡ−Ａ’方向の断面図、（ｂ）はＢ−Ｂ’方向の断面図を表す。【００５６】
通常のフォトリソグラフィによるレジストパターンの形成、レジストをマスクにしたエッチングにより、第一キャップ絶縁膜材料８と第二キャップ絶縁膜材料９を、素子領域が形成される領域を覆うように加工する（図２）。なお、第一キャップ絶縁膜材料８はレジストをマスクにエッチングしてもよく、レジストを除去したのち、第二キャップ絶縁膜９をマスクにエッチングしても良い。【００５７】
全体にキャップカバー絶縁膜材料（側面耐エッチング領域材料）１０を堆積する（図３）。キャップカバー絶縁膜材料１０はゲート絶縁膜形成の前処理に対して耐性を持つ（フッ酸溶液によるウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い）材料よりなる。キャップカバー絶縁膜１０は典型的には化学的気相成長（ＣＶＤ）法又は原子層成長（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法などの製膜技術により堆積したＳｉ３Ｎ４膜である。キャップカバー絶縁膜１０の厚さは典型的には２ｎｍから２０ｎｍであり、通常は３ｎｍから１０ｎｍの範囲である。【００５８】
キャップカバー絶縁膜１０をＲＩＥなどのエッチングプロセスによりエッチバックし、第一キャップ絶縁膜（中央領域）８、及び第二キャップ絶縁膜（上面耐エッチング領域）９の側壁にキャップカバー絶縁膜１０よりなる、キャップ側壁絶縁膜（側面耐エッチング領域）１９を形成する（図４）。【００５９】
第二キャップ絶縁膜９とキャップ側壁絶縁膜１９をマスクに、半導体層３をＲＩＥなどのエッチング工程によりパターニングする（図５）。【００６０】
通常のＭＯＳＦＥＴ形成プロセスと同様に、ゲート絶縁膜４を形成し、ゲート電極材料を堆積、パターニングすることによりゲート電極５を形成、ゲート電極をマスクに高濃度の不純物（ｎチャネルトランジスタの場合はＡｓ、Ｓｂなどのｎ型ドーパント、ｐチャネルトランジスタの場合はＢ、Ｉｎなどのｐ型ドーパント。通常は不純物濃度が１×１０１９ｃｍ−３以上になるように導入）をイオン注入などにより導入し、ソース／ドレイン領域６を形成して、トランジスタが完成する（図６）。【００６１】
この時、ゲート絶縁膜の形成に先立って、エッチングにより露出したシリコン層（半導体領域）の側面を一旦熱酸化して犠牲酸化膜を形成し、希フッ酸により犠牲酸化膜を除去する工程を実施しても、第一キャップ絶縁膜８の側面及び上面はそれぞれ、フッ酸耐性のあるキャップ側壁絶縁膜１９及び第二キャップ絶縁膜９に覆われているので、犠牲酸化膜除去工程の際に第一のキャップ絶縁膜がエッチングされることは無い。【００６２】
なお、チャネルが形成される半導体領域近傍へのイオン注入（チャネルイオン注入と呼ばれる。）を、犠牲酸化膜が設けられた時点で行っても良い。またチャネルイオン注入を他の工程段階で行っても良い。【００６３】
通常のＭＯＳＦＥＴ作成プロセスと同様に、ゲート側壁１４、コバルトシリサイド、ニッケルシリサイドなどからなるシリサイド領域１５、ＳｉＯ２などからなる層間絶縁膜１６、金属よりなるコンタクト１７、配線１８を順次、形成する。この断面図を図７、平面図を図８に示す。【００６４】
第一キャップ絶縁膜８の上面と側面が、ゲート絶縁膜形成の前処理（フッ酸による犠牲酸化膜の除去）に対してそれぞれ耐性を持つ第二キャップ絶縁膜９及びキャップ側壁絶縁膜１９により覆われているので、ゲート絶縁膜形成の前処理によって第一キャップ絶縁膜８がエッチングされることがない。【００６５】
また、第二キャップ絶縁膜９よりも誘電率が低く、またキャップ側壁絶縁膜１９よりも誘電率が低い材料で第一キャップ絶縁膜８を形成すると、例えばキャップ絶縁膜全体（第一キャップ絶縁膜８、第二キャップ絶縁膜９、キャップ側壁絶縁膜１９の全体）をフッ酸に耐性があるＳｉ３Ｎ４により形成した場合に比べて、半導体層上部とゲート電極間の容量が低減する。この容量が小さくなると、半導体層上部におけるゲート電極からの電界集中が緩和される。半導体層上部におけるゲート電極からの電界集中が緩和されると、ＧＩＤＬ（ゲートインデュースドレインリーケージ）と呼ばれる漏れ電流が減るとともに、半導体層の上部コーナーに形成されるしきい値電圧が低い寄生トランジスタによる漏れ電流も抑制される。【００６６】
（第二実施形態）
第一実施形態においてキャップ側壁絶縁膜（側面耐エッチング領域）１９をＣＶＤ等の製膜技術により形成するのではなく、第一キャップ絶縁膜８の側面をラジカル窒化、熱窒化、窒素のイオン注入などの改質技術によって、犠牲酸化膜除去などの前処理工程に対する耐性を持つ（ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い）キャップ側壁絶縁膜１９を形成する方法について説明する（第一実施形態では、第一キャップ絶縁膜８の側面上に側面耐エッチング領域を設けているが、第二実施形態では、第一キャップ絶縁膜の側面が、窒化処理によって窒素を含有する側面耐エッチング領域となる。このため、第二実施形態では、第一キャップ絶縁膜のうち窒化処理が行われていない部分（側面耐エッチング領域以外の部分）が中央領域となる。）。【００６７】
第一実施形態と同じく、半導体基板１上に埋め込み絶縁層２、半導体層３が形成されたＳＯＩ基板上に、第一キャップ絶縁膜材料８、第二キャップ絶縁膜材料（上面耐エッチング領域材料）９を堆積する（図１に同じ）。この後、第一実施形態と同じく、通常のフォトリソグラフィによるレジストパターンの形成、レジストをマスクにしたエッチングにより、第一キャップ絶縁膜材料８と第二キャップ絶縁膜材料９を、素子領域が形成される領域を覆うように加工する（図２に同じ）。【００６８】
第一キャップ絶縁膜８の側面を窒素ラジカルを用いて窒化し、改質層（側面耐エッチング領域材料）２０を形成する。このとき、半導体層３の表面も同じく窒化される（図９）。なお、窒化は、ラジカル窒化以外の方法、例えば熱窒化によって行っても良い。改質層の厚さは典型的には１ｎｍから５ｎｍである。【００６９】
ＲＩＥによりＳｉ３Ｎ４膜を全面エッチバックすることにより、半導体層上の改質層２０を除去し、第一キャップ絶縁膜８の側面に、改質層２０よりなるキャップ側壁絶縁膜（側
面耐エッチング領域）１９を形成する（図１０）。【００７０】
以降は第一実施形態と同じである。第二キャップ絶縁膜９とキャップ側壁絶縁膜１９をマスクに、半導体層３をＲＩＥなどのエッチング工程によりパターニングする（図１１）。【００７１】
通常のＭＯＳＦＥＴ形成プロセスと同様に、ゲート絶縁膜４を形成し、ゲート電極材料を堆積、パターニングすることによりゲート電極５を形成、ゲート電極をマスクに高濃度の不純物（ｎチャネルトランジスタの場合はｎ型ドーパント、ｐチャネルトランジスタの場合はｐ型ドーパント。通常は不純物濃度が１×１０１９ｃｍ−３以上になるように導入）をイオン注入などにより導入し、ソース／ドレイン領域６を形成して、トランジスタが完成する。【００７２】
この時、ゲート絶縁膜の形成に先立って、エッチングにより露出したシリコン層の側面を一旦熱酸化して犠牲酸化膜を形成し、その後希フッ酸により犠牲酸化膜を除去する工程を実施しても、第一のキャップ絶縁膜８（中央領域）の側面及び上面はそれぞれ、フッ酸耐性のあるキャップ側壁絶縁膜１９及び第二キャップ絶縁膜に覆われているので、犠牲酸化膜除去工程の際に第一のキャップ絶縁膜（中央領域）がエッチングされることは無い（図１２）。【００７３】
通常のＭＯＳＦＥＴ作成プロセスと同様に、ゲート側壁１４、コバルトシリサイド、ニッケルシリサイドなどからなるシリサイド領域１５、ＳｉＯ２などからなる層間絶縁膜１６、金属よりなるコンタクト１７、配線１８を形成する。断面図を図１３に示す。平面図を図８と同じである。また、材料、寸法の変形例は第一実施形態に同じである。【００７４】
なお、改質層２０は完全なＳｉ３Ｎ４膜でなく、ＳｉＯ２中に多量の（典型的には５％以上、より好ましくは１５％以上）の窒素が導入された膜であっても良い。また、これら改質層中の窒素含量は、窒化条件によって所望の含量に設定することができる。【００７５】
なお、第一実施形態の場合、第一キャップ絶縁膜８の側面にキャップ側壁絶縁膜１９が設けられるので、キャップ側壁絶縁膜１９の厚さだけキャップ絶縁膜全体（第一キャップ絶縁膜、第二キャップ絶縁膜、キャップ側壁絶縁膜を含めた全体）のフィン幅方向の幅（図５（ａ）の紙面内横方向の幅：チャネル電流と直交する方向の幅）が厚くなるが、第二実施形態では第一キャップ絶縁膜８内部の側面にキャップ側壁絶縁膜１９を設けるので、キャップ絶縁膜全体の幅が抑制され、その結果キャップ絶縁膜をマスクにして半導体層をエッチングすることにより形成されるＦｉｎ層の幅Ｗｆｉｎ（フィン幅）を小さくすることが容易となる。一般にＦｉｎＦＥＴにおいて、フィン幅Ｗｆｉｎが小さいほど短チャネル効果が抑制され、性能が向上するので、第二実施形態は短チャネルトランジスタの性能向上に有効である。【００７６】
また、窒化プロセスはＣＶＤプロセスに比べて形成される窒化膜（あるいは、ＳｉＯ２膜中に窒素が多く導入される領域）の厚さの制御性に優れるので、第一実施形態と比べて、加工精度に優れる。【００７７】
（第三実施形態）
第一、第二実施形態において、第二キャップ絶縁膜９を設けない形態を用いても良い。第一、第二実施形態で、第二キャップ絶縁膜９を持たない場合を図１５、図１６に示す。それぞれ図６、図１２に対応する図面である。【００７８】
第一実施形態に第三実施形態を適用する場合、第一キャップ絶縁膜８の上部は、ゲート絶縁膜形成の前処理によってエッチングされるが、側面はキャップ側壁絶縁膜に保護されているので、エッチングによりキャップ絶縁膜が後退することはなく、また、第一キャップ絶縁膜８がある程度より厚ければ（典型的には１５ｎｍ以上）、キャップ側壁絶縁膜による保護によって、第一キャップ絶縁膜８が失われることがないので、第一、第二実施形態と同様の効果が得られる。【００７９】
また、第二実施形態では、第二キャップ絶縁膜材料９を設ける形態について説明したが、第二実施形態に第三実施形態を適用する場合、第一キャップ絶縁膜材料８のみを堆積し、第一キャップ絶縁膜材料８の上面と側面に窒化処理（ラジカル窒化、熱窒化、窒素のイオン注入）を行っても良い。この場合、改質層が第一キャップ絶縁膜８の上面と側面に形成される。続いて、半導体領域をエッチングにより加工するプロセスに先立って半導体領域上の改質層２０を除去する際に、例えばキャップ絶縁膜上の改質層２０をレジストなどで覆っておけば、完成したトランジスタにおいて、キャップ絶縁膜の上面と側面に改質層２０を持つ形態が得られる。この形態もまた、半導体上部コーナーの露出を抑制し、発明の効果を得るには有効である。【００８０】
なお、第二実施形態に第三実施形態を適用する場合、酸化膜（第一キャップ絶縁膜）の窒化レートが半導体層の窒化レートより大きい条件を用いれば、図９に相当する工程で半導体層上に比べて、第一キャップ絶縁膜上により厚い窒化膜が形成されるので、半導体層上の窒化膜を除去したあとも第一キャップ絶縁膜上の窒化膜を残留させ、第二キャップ絶縁膜９の堆積を省略した場合においても、第一キャップ絶縁膜の上部と側面が窒化膜に覆われた構造を形成することができる。【００８１】
（第四実施形態）
第一、第二、第三実施形態を、埋め込み絶縁層２を持たないＦｉｎＦＥＴの製造に用いても良い。製造方法はＳＯＩ基板に代えて通常のバルク基板を用いる点、フィールド絶縁膜２１を形成する工程を持つ点を除いて、第一、第二、第三実施形態と同じである。なお、本発明において「基体」とは基板に平行（水平）な任意の平面を意味する。【００８２】
第一、第二実施形態で、埋め込み絶縁層を持たない場合を図１７、図１８に示す。それぞれ図６、図１２に対応する図面である。【００８３】
フィールド絶縁膜２１は、シリコン基板をエッチングしてＦｉｎ領域を形成した（例えば図５、図１１で埋め込み絶縁層２に相当する部分を持たず、半導体領域３の下部が埋め込み絶縁層２の厚さ分だけ下に延長され、その延長部分が半導体基板１に接続した形態に相当）あと、例えば絶縁膜の堆積（例えばＣＶＤによるＳｉＯ２の堆積）、第二キャップ絶縁膜をマスクにしたＣＭＰによる絶縁膜（前記の例ではＣＶＤにより堆積されたＳｉＯ２）の平坦化、絶縁膜（前記の例ではＣＶＤにより堆積されたＳｉＯ２）の選択的エッチバックを行うことにより形成できる。この時、図５、図１１で埋め込み絶縁層２に相当する部分には半導体領域下部を除いて、絶縁膜（前記の例ではＣＶＤにより堆積されたＳｉＯ２）よりなるフィールド絶縁膜２１が形成される。【００８４】
（発明の他の実施の形態）
各実施形態のＦｉｎＦＥＴは、半導体領域上に厚いキャップ絶縁膜が設けられ、側面にのみチャネル領域が形成されるダブルゲート型の電界効果型トランジスタである。また、各実施形態のＦｉｎＦＥＴは、基体平面に対して上方に突起した半導体領域と、半導体領域の上面に設けられたキャップ絶縁膜と、半導体領域の側面上に設けられたゲート絶縁膜を有する。このキャップ絶縁膜の上部から半導体領域及びキャップ絶縁膜をまたぐように半導体領域の側方に延在したゲート電極が設けられている。また、半導体領域内のゲート電極を挟んだ両側にはソース／ドレイン領域が設けられている。【００８５】
各実施形態のＦｉｎＦＥＴのキャップ絶縁膜は、半導体領域の側面の延長方向の側面のうち、半導体領域に接する少なくとも一部の部分は、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い側面耐エッチング領域である（半導体領域の側面を上向きに延長した方向に位置するキャップ絶縁膜の側面の少なくとも一部は側面耐エッチング領域である）。【００８６】
各実施形態のＦｉｎＦＥＴは、第一の絶縁膜を形成する工程と、第一の絶縁膜の側面に接する第二の絶縁膜よりなる絶縁膜側壁を設ける工程と、第一の絶縁膜及び第二の絶縁膜（絶縁膜側壁）をマスクとして半導体層をエッチングすることにより、基体平面に対して上方に突起した半導体領域を形成する工程とから形成される。この第一の絶縁膜を形成する工程は例えば、第一実施形態及び第二実施形態の中央領域を形成する工程に該当する。また、第二の絶縁膜を形成する工程は、第一実施形態及び第二実施形態の側面耐エッチング領域（キャップ側壁絶縁膜）を形成する工程に相当する。【００８７】
半導体基板１は典型的にはシリコン基板である。埋め込み絶縁層２は典型的にはＳｉＯ２であり、その膜厚は典型的には５０ｎｍから４００ｎｍである。但し、埋め込み絶縁層２の材質、膜厚がこれ以外の構成を持っても発明の効果は変わらない。また、半導体層３は典型的にはシリコンである。また、半導体層は、シリコンゲルマニウム、ゲルマニウムあるいは他の半導体材料であっても良い。また、シリコンとシリコン以外の材料からなる多層膜、あるいはシリコン以外の材料どうしからなる多層膜であっても良い。半導体層３の厚さは典型的には２０ｎｍから２００ｎｍであるが、膜厚がこれ以外の構成を持っても発明の効果は変わらない。【００８８】
第二キャップ絶縁膜９及びキャップ側面絶縁膜１９はゲート絶縁膜形成に先立つ前処理工程、具体的には例えばフッ酸、希フッ酸、あるいは緩衝フッ酸による犠牲酸化膜の除去に対して、耐性のある材料（以下、フッ酸耐性のある材料、と記す）であれば良い。ここでいう耐性とは、フッ酸溶液を用いたウェットエッチングに対して犠牲酸化膜（ＳｉＯ２膜）に対するエッチングレートよりも小さいことを言い、典型的にはエッチングレートが１／２以下であることが好ましく、１／５以下であることがより好ましい。【００８９】
犠牲酸化膜の除去においては様々な構成及び濃度のフッ酸溶液が用いられるが、フッ酸耐性のある材料としては、例えば、１％溶液希フッ酸を用いた室温でのウェットエッチングに対して、熱酸化により形成されたＳｉＯ２膜よりエッチングレートが小さい材料を選択すれば良い。また、より典型的にはフッ酸耐性のある材料として１％希フッ酸を用いた室温でのウェットエッチングに対して、エッチングレートが熱酸化により形成されたＳｉＯ２膜の１／２以下の材料を選択することが好ましく、１／５以下である材料を選択することがより好ましい。【００９０】
その理由は、代表的な犠牲酸化膜除去プロセスである、１％希フッ酸溶液を用いた室温でのウェットエッチングに対して上に述べたような耐性（エッチングレートが熱酸化により形成されたＳｉＯ２膜の１／２以下、より好ましくは１／５以下）を持つ材料であれば、実際に犠牲酸化膜の除去に使われるフッ酸溶液の構成及び濃度が１％希フッ酸溶液と異なり、その結果、ＳｉＯ２に対するエッチングレートやフッ酸耐性のある材料に対するエッチングレートが、１％希フッ酸を用いた室温でのウェットエッチングの場合と異なるものとなったとしても、上記フッ酸耐性のある材料は発明の効果を得るのに充分なエッチング耐性を得られる（ＳｉＯ２よりも充分小さい、エッチングレートを有する）と考えられ、１％希フッ酸溶液を用いた室温でのウェットエッチングに対する耐性を材料選択の基準とすれば良いと考えられるからである。【００９１】
また、犠牲酸化膜の除去をウェットエッチング以外のエッチングプロセス、例えばプラズマエッチング、ケミカルドライエッチングなどにより行う場合においても、１％希フッ酸溶液を用いた室温でのウェットエッチングに対して上記耐性を持つ材料であれば、これらウェットエッチング以外のエッチングプロセスにおいてもエッチング耐性を持つのが一般的であるので、１％希フッ酸溶液を用いた室温でのウェットエッチングに対する耐性を材料選択の基準とすれば良い。【００９２】
フッ酸耐性のある材料としては、典型的には窒素の濃度が５原子％以上のシリコン化合物が挙げられる。典型的にはＳｉ３Ｎ４やＳｉＯＮ、ラジカル窒化や熱窒化により窒素原子を導入したＳｉＯ２膜などが挙げられる。【００９３】
なお、本発明では、ＳｉＯ２と側面耐エッチング領域を構成する材料のエッチングレートの大小関係が変わらない条件で、犠牲酸化膜の除去を行う。すなわち側面耐エッチング領域を構成する材料のエッチングレートがＳｉＯ２のエッチングレートよりも小さい条件で、犠牲酸化膜の除去を行う。【００９４】
また、第一キャップ絶縁膜８の材料はキャップ側壁絶縁膜１９よりも誘電率が低いことが望ましい。【００９５】
第一キャップ絶縁膜８をＳｉＯ２、第二キャップ絶縁膜９及びキャップ側面絶縁膜１９をＳｉ３Ｎ４により形成することが、これらの条件を満たす典型例であるが、これらの条件を満たす他の材料の組み合わせを用いても良い。【００９６】
また、キャップ絶縁膜の全体を、ゲート絶縁膜形成前処理に対して耐性がある材料で形成しても良い。例えば、キャップ絶縁膜の全体をフッ酸によるエッチングに対して耐性のあるＳｉ３Ｎ４で形成する。この場合においても、キャップ絶縁膜がゲート絶縁膜形成前処理によりエッチングされるという問題を解消できる。但し、ゲート電極と半導体層上部間の容量が大きく（Ｓｉ３Ｎ４の比誘電率はＳｉＯ２の比誘電率より大きいので）、半導体層上部に電界が集中するので、キャップ絶縁膜の中心部を誘電率の低い材料により形成した場合に比べて、漏れ電流は大きくなる。【００９７】
なお、本明細書において単にキャップ絶縁膜と記した場合は、第一キャップ絶縁膜、第二キャップ絶縁膜、キャップ側壁絶縁膜などよりなる、半導体層上に設けられた絶縁膜の全体を意味する。【００９８】
これについて、図１９、図２０を用いて説明する。図１９、図２０は図６（ａ）、図７（ａ）の断面において、半導体層上部付近を拡大したものである。半導体層上部コーナー２３がキャップ絶縁膜に覆われない場合（図２０（ａ）、図２０（ｂ））、ゲート電極と半導体層との容量Ｃ１が非常に大きく、電界集中が起こり、漏れ電流が増大する。これに対して、キャップ絶縁膜２４の全体がＳｉ３Ｎ４である場合（図１９（ｂ））、キャップ絶縁膜の表面がＳｉ３Ｎ４で、中心部がＳｉＯ２などＳｉ３Ｎ４より誘電率が低い材料で形成される場合（図１９（ａ））、いずれにおいても、半導体層上部コーナー２３がキャップ絶縁膜に覆われるので、ゲート電極と半導体層との容量Ｃ１が図２０の場合に比べて小さくなり、電界集中が緩和され漏れ電流が低減する。さらに、図１９（ａ）と図１９（ｂ）の場合を比べると、図１９（ａ）のようにキャップ絶縁膜の中心部において誘電率が低いと、ゲート電極と半導体層との容量Ｃ１が図１９（ｂ）の場合よりもさらに小さくなるので、電界集中の緩和、漏れ電流の低減に対する効果はより大きくなる。【００９９】
図１９（ａ）によって説明した電界緩和効果は、キャップ絶縁膜中の少なくとも一部に、キャップ側壁絶縁膜よりも誘電率が低い領域があれば得られるので、本発明においてはキャップ絶縁膜中の少なくとも一部に、キャップ側壁絶縁膜よりも誘電率が低い領域を設ける形態を用いても良い。例えば、図１９（ａ）の形態において、第一キャップ絶縁膜のうち半導体領域に近いごく一部の領域がＳｉＯＮ、Ｓｉ３Ｎ４などのＳｉＯ２よりも誘電率が高い領域により形成されても良い。但し、キャップ絶縁膜全体の体積に占める誘電率が低い領域の体積の割合がより大きいほど、図１９（ａ）によって説明した電界緩和効果が大きくなるので好ましい。また、半導体領域の上部コーナー近傍に誘電率が低い領域が設けられると、図１９（ａ）によって説明した電界緩和効果が顕著になるので、図１９（ａ）の断面においてキャップ側壁絶縁膜に挟まれた領域にキャップ側壁絶縁膜よりも誘電率が低い領域を設ける形態が好ましく、特にキャップ側壁絶縁膜に挟まれてキャップ側壁絶縁膜に接した領域にキャップ側壁絶縁膜よりも誘電率が低い領域を設ける形態が好ましい。【０１００】
また、キャップ側壁絶縁膜よりも誘電率が低い領域は、この条件をみたすＳｉＯ２以外の材料、例えばＳｉＯＦ、あるいは有機膜などにより形成されても良い。また、キャップ側壁絶縁膜よりも誘電率が低い領域は空洞であっても良い。【０１０１】
キャップ側壁絶縁膜１９は典型的にはＳｉ３Ｎ４膜である。キャップ側壁絶縁膜１９の厚さは典型的には２ｎｍから２０ｎｍであり、通常は３ｎｍから１０ｎｍの範囲である。但し、この範囲になくても良い。特に、キャップ側壁絶縁膜１９をプラズマ窒化などにより形成する場合は、３ｎｍ以下、例えば１〜２ｎｍであっても良い。また、キャップ側壁絶縁膜１９を形成する工程を持つが、キャップ側壁絶縁膜１９がゲート絶縁膜形成に先立つ前処理工程などにより失われ、完成されたトランジスタにおいては残留しない製造方法を用いても、前処理に対する耐性が高いキャップ側壁絶縁膜１９を一旦設けたことにより、第一キャップ絶縁膜の喪失量が減るので、有効である。【０１０２】
また本明細書の図面においては、典型的な例として半導体領域、第一キャップ絶縁膜、第二キャップ絶縁膜が略直方体である場合を図示したが、実際にはエッチング工程、熱酸化工程などの製造工程の影響により、直方体からずれた形態を持っても良い。例えば、犠牲酸化、ゲート酸化などの熱酸化工程によって半導体領域のコーナー部が丸みを持っても良い。また、例えばＲＩＥなどのエッチング工程の影響により、半導体領域、第一キャップ絶縁膜、第二キャップ絶縁膜などの各構成部分の側面がテーパーを持ったり、ゆるやかな曲面を持っても良い。【０１０３】
フィン幅（図７（ａ）の紙面内横方向の半導体層３の幅Ｗｆｉｎ）は通常５ｎｍから５０ｎｍであり、典型には１０ｎｍから３５ｎｍである。但し、ゲート長が５０ｎｍ以下のような微細なトランジスタにおいてはフィン幅Ｗｆｉｎが５ｎｍ以下であっても良い。【０１０４】
また、実施形態では素子領域が単一の矩形である場合を示したが、複数のフィン（半導体領域）が組み合わされたマルチフィン構造の素子領域であっても良い。この場合、図１４のＡ−Ａ’断面が本発明の各実施形態におけるＡ−Ａ’断面に対応する形状をもつ。図１４の各フィンは、各フィン内を流れるチャネル電流の方向が互いに平行となるように配列されている。また、図１４（ａ）の電界効果型トランジスタでは、各フィンごとに独立したゲート電極及びソース／ドレイン領域が設けられている。図１４（ｂ）の電界効果型トランジスタでは、各フィン以外に更に、チャネル電流の方向と直交する方向に延在して各フィンを挟んで連結する連結半導体領域３１がソース／ドレイン領域の一部として、設けられている。また、連結半導体領域３１で連結されたフィンを跨ぐように一つのゲート電極が形成されている。【０１０５】
ゲート電極はポリシリコン、あるいは金属、金属シリサイドなどの導電性材料により構成される。【０１０６】
フィン領域を形成する半導体領域の、チャネル形成領域（ゲート電極に覆われた部分）には、不純物をドーピングしてもよく、ドーピングしなくても良い。ゲート電極がポリシリコンの場合には、通常ｎチャネルトランジスタではｐ型の、ｐチャネルトランジスタではｎ型の不純物が導入される。【０１０７】
本発明は、キャップ絶縁膜（８、９、２２）の下部に位置する半導体層の上部コーナーが露出することを、キャップ側面絶縁膜１９を設けることによって防ぐことが目的であるので、キャップ側面絶縁膜１９はキャップ絶縁膜（８、９、２２）の側面全体を覆う必要はなく、キャップ絶縁膜のうち、半導体層に接する部分の側面、すなわちキャップ絶縁膜の下部側面さえ覆っていれば良い。また、同じく、キャップ絶縁膜のうち、半導体層に接する部分の側面、すなわちキャップ絶縁膜の下部側面だけを覆う製造工程を用いて良い。これらの例を図２６、図２７に示す。【０１０８】
図２６（ａ）、図２６（ｂ）、図２６（ｃ）は、それぞれ図４（ａ）、図５（ａ）、図６（ａ）の工程及び断面に相当する断面図である。この形態は、キャップ絶縁膜２２が単層（典型的にはＳｉＯ２よりなる）の第三実施形態において、全体にキャップカバー絶縁膜１０を堆積したのち、キャップカバー絶縁膜１０をＲＩＥなどのエッチングプロセスによりエッチバックし、キャップ側壁絶縁膜１９を形成する工程において、エッチバックの時間を長く設定した場合に、キャップ絶縁膜側面のキャップカバー絶縁膜１０のうち上部がエッチングされて失われることにより形成される。【０１０９】
また、図２７（ａ）、図２７（ｂ）、図２７（ｃ）は、それぞれ同じく図４（ａ）、図５（ａ）、図６（ａ）の工程及び断面に相当する断面図である。この形態は、キャップ絶縁膜が二層（典型的にはＳｉＯ２よりなる第一のキャップ絶縁膜８と、Ｓｉ３Ｎ４よりなる第二のキャップ絶縁膜９）の第一実施形態において、図２６の場合と同様に、全体にキャップカバー絶縁膜１０を堆積したのち、キャップカバー絶縁膜１０をＲＩＥなどのエッチングプロセスによりエッチバックし、キャップ側壁絶縁膜１９を形成する工程において、エッチバックの時間を長く設定した場合に、キャップ絶縁膜側面のキャップカバー絶縁膜１０のうち上部がエッチングされて失われることにより形成される。【０１１０】
図２８は図６（ｃ）、図８の平面に相当する平面図で、ゲート電極５と半導体層３の位置関係を示したものである。図２９は図７（ｂ）の工程及び断面に相当する断面図である。【０１１１】
本発明は、ゲート電極に覆われた領域（図２８の記号２５、斜線ハッチ部）において、キャップ絶縁膜（８、９、２２）の下部に位置する半導体層の上部コーナーが露出することを、キャップ側面絶縁膜１９を設けることによって防ぐことが目的であるので、ゲート電極に覆われない領域（図２８の記号２６、網点部）については、キャップ側面絶縁膜１９が設けられる構造および製造方法、キャップ側面絶縁膜１９が設けられない構造および製造方法のいずれによっても良い。また、ゲート電極に覆われない領域（図２８の記号２６、網点部）の一部においてキャップ側面絶縁膜１９が設けられ、一部においてキャップ側面絶縁膜１９が設けられない構造および製造方法を用いても良い。【０１１２】
また、キャップ絶縁膜のゲート電極に覆われた領域（図２８の記号２５、斜線ハッチ部）の全部においてキャップ側面絶縁膜１９が設けられるのではなく、ゲート電極に覆われた領域（図２８の記号２５、斜線ハッチ部）の一部においてキャップ側面絶縁膜１９が設けられないが、少なくともゲート電極に覆われた領域２５のうち、ソース／ドレインを結ぶ方向に平行な両側面（図２８の記号２５、斜線ハッチ部）のそれぞれにおいて、ある一定の領域にわたってキャップ側面絶縁膜１９が設けられる構造及び製造方法を用いても良い。ゲート電極の中央部とその近傍（図２８においてＡ−Ａ’と記した位置の下部とその近傍）において、キャップ側面絶縁膜１９が設けられ、ゲート電極のソース／ドレイン領域に向かう端部の近傍では、キャップ側面絶縁膜１９が設けられない構造を用いても良い。【０１１３】
ソース／ドレイン領域を結ぶ方向において、ある一部の領域においてだけでも半導体領域の上部コーナーが露出せずに寄生トランジスタが形成される領域があれば、半導体領域の上部コーナーの寄生トランジスタによる漏れ電流が抑制されるので、キャップ絶縁膜のゲート電極に覆われた領域の全部においてキャップ側面絶縁膜１９が設けられなくても、ソース／ドレインを結ぶ方向のどこか一箇所にキャップ側面絶縁膜１９が設けられれば、発明の効果が得られる。【０１１４】
すなわち、キャップ絶縁膜のゲート電極に覆われた側面のうち、相対するソース／ドレイン領域を結ぶ方向（チャネル電流の方向）の全長にわたって側面耐エッチング領域が設けられていても良いし、一部のみに設けられていても良い（キャップ絶縁膜のうち、ゲート電極に覆われた側面の全てが側面耐エッチング領域であっても良いし、側面の一部が側面耐エッチング領域であっても良い）。【０１１５】
また、同様の理由で、キャップ絶縁膜のゲート電極に覆われた上面のうち、相対するソース／ドレイン領域を結ぶ方向（チャネル電流の方向）の全長にわたって上面耐エッチング領域が設けられていても良いし、一部のみに設けられていても良い（キャップ絶縁膜のうち、ゲート電極に覆われた上面の全てが上面耐エッチング領域であっても良いし、上面の一部が上面耐エッチング領域であっても良い）。【０１１６】
但し、寄生トランジスタ抑制効果に加えて、ＧＩＤＬ抑制効果を得ることを目的とするときは、ソース／ドレイン領域の端部付近、例えばソース／ドレイン領域とチャネル形成領域とのｐｎ接合付近で、半導体領域上にキャップ側面絶縁膜１９が設けられていることが望ましい。【０１１７】
なお、本明細書において「側面」とは各構成要素（半導体領域、中央領域、キャップ絶縁膜、ＳｉＯ２領域）の基体に略垂直な面を表す。また、特に「ゲート電極に覆われた前記キャップ絶縁膜の、前記半導体領域の側面の延長方向の側面」とは、基体に略垂直でソース／ドレイン領域に向かう方向（チャネル電流の方向）に略平行な面を表す。また、「上面」とは各構成要素の基体に略平行な面を表す。但し、工程上の理由などによりそれぞれ完全に垂直でない場合、完全に平行でない場合も含む。本発明のキャップ絶縁膜は、半導体領域の延長方向の側面（半導体領域の側面をその面方向上方に延長した場合の側面）を有する。本明細書では、このようにして定義した側面の少なくとも一部に側面耐エッチング領域が形成される。また、上面、側面の少なくとも一部にそれぞれ上面耐エッチング領域及び側面耐エッチング領域が形成される。【０１１８】
なお、本明細書では上面耐エッチング領域と側面側面耐エッチング領域とが接する場合、両者が接続する部分では、上面耐エッチング領域の側面を側面耐エッチング領域が覆う形態であっても良いし（図７（ａ））、側面耐エッチング領域の上面を上面耐エッチング領域が覆う形態であっても良い（図１３（ａ））。また、側面耐エッチング領域と上面耐エッチング領域が一体に連続した材料で形成されても良い。【０１１９】
すなわち、本発明ではキャップ絶縁膜中のその接する部分は上面耐エッチング領域となっても側面耐エッチング領域となっても良い。この領域を上面耐エッチング領域とするか、側面耐エッチング領域とするかはＦｉｎＦＥＴの製造方法による。例えば、第一実施形態の製造方法では、図７（ａ）に示されるように中央領域８及び上面耐エッチング領域９の側面に側面耐エッチング領域１９が設けられており、キャップ絶縁膜の上部コーナーは側面耐エッチング領域となっている。一方、第二実施形態の製造方法では、図１３（ａ）に示されるように中央領域８及び側面耐エッチング領域１９の上面に上面耐エッチング領域９が設けられており、キャップ絶縁膜の上部コーナーは上面耐エッチング領域となっている。【０１２０】
本発明においては、チャネル電流の方向に垂直な断面（ソース／ドレイン領域を結ぶ方向に垂直な断面。例えば図７（ａ）の断面に相当する断面。）において、側面耐エッチング領域と上面耐エッチング領域が接続し、キャップ絶縁膜の上面全体を上面耐エッチング領域が覆うか、あるいは、側面耐エッチング領域と上面耐エッチング領域が接続し、キャップ絶縁膜のうち犠牲酸化膜のエッチングに対してエッチング耐性がない部分（典型的にはフッ酸耐性がない部分、より典型的にはキャップ絶縁膜のうち側面耐エッチング領域ではない部分、より典型的には中央領域を成す部分、さらに具体的には例えばＳｉＯ２よりなる部分）の上面全体を上面耐エッチング領域が覆うと、キャップ絶縁膜がその断面においてエッチング耐性のある材料に覆われるので、キャップ絶縁膜のエッチングを防ぐ効果が大きく、特に好ましい。【０１２１】
また、第一キャップ絶縁膜と、キャップ側壁絶縁膜は、半導体領域の上面に配列し、第一キャップ絶縁膜の底部とキャップ側壁絶縁膜の底部は同じ高さを有する。但し、工程上の理由、たとえば第一キャップ絶縁膜のエッチング工程上の理由により、両者の底部の間に本来意図しないわずかな段差が生じても良い。【０１２２】
また、犠牲酸化、あるいはゲート絶縁膜形成時に、それぞれ犠牲酸化膜よりも薄い、あるいはゲート絶縁膜よりも薄い、ごくわずかな膜厚の絶縁膜が、キャップ側壁絶縁膜と半導体領域の間に侵入することがあるが、これらごくわずかな膜厚の絶縁膜は発明の効果に有意の影響を及ぼさず、またトランジスタの特性に与える影響も小さいので、このようなごくわずかな膜厚の絶縁膜がキャップ側壁絶縁膜と半導体領域の間に侵入する場合も、本明細書おいては、キャップ側壁絶縁膜と半導体領域が接していると記載する。またこのようなごくわずかな膜厚の絶縁膜がエッチングされて生じたごくわずかな高さの空隙がキャップ側壁絶縁膜と半導体領域の間に侵入する場合も同様である。【０１２３】
図７（ｂ）は、ゲート電極に覆われない領域２６において、キャップ絶縁膜（第一のキャップ絶縁膜８、第二のキャップ絶縁膜９、キャップ側面絶縁膜１９）がソース／ドレイン領域の形成や、ソース／ドレイン領域上のシリサイド領域の形成のため、除去される形態の断面図である。【０１２４】
図２９は、ゲート電極に覆われない領域２６のうち一部に、キャップ絶縁膜（第一のキャップ絶縁膜８、第二のキャップ絶縁膜９、キャップ側面絶縁膜１９）が残留する形態の断面図であり、これはソース／ドレイン領域の形成工程、あるいはソース／ドレイン領域上のシリサイド領域形成工程に先立って除去されず、トランジスタが完成した時点においても、ゲート電極に覆われない領域２６のうち一部に、キャップ絶縁膜（第一のキャップ絶縁膜８、第二のキャップ絶縁膜９、キャップ側面絶縁膜１９）が残留するものである。この形態は、例えば、ソース／ドレイン領域を半導体層の側面からの斜めイオン注入により形成する場合、シリサイド領域のソース／ドレイン領域の端まで形成しない場合など、ソース／ドレイン領域上のキャップ絶縁膜をすべて除去する必要が無い場合に形成される。【０１２５】
なお、各実施形態において電界効果型トランジスタの構成要素として用いられる、複数の元素からなる材料、例えばＳｉＯ２、Ｓｉ３Ｎ４などの材料、における原子の構成比は、化学量論的組成からある程度ずれたものであってもかまわない。特にフッ酸耐性のある材料として用いられるＳｉ３Ｎ４膜は、必要なフッ酸耐性が得られる範囲であれば、その組成が化学量論的組成から離れても良い。【０１２６】
また、ＳｉＯ２、Ｓｉ３Ｎ４などの本発明の電界効果型トランジスタの構成材料には、本発明において規定したエッチング速度の範囲を満たす範囲で、他の元素が混入されるものであっても良い。【０１２７】
またチャネル形成領域（半導体領域のうちソース／ドレイン領域に挟まれた部分で、ゲート電極に覆われた部分。）には低濃度のチャネルイオン注入が行われてもよく、チャネルイオン注入が行われなくてもよい。また、第一導電型のソース／ドレイン領域に隣接したチャネル形成領域に、ある一定の幅にわたって第二導電型の不純物が導入されるハロー領域を持っても良い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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