(57)【特許請求の範囲】
【請求項１】
電力系統の電流・電圧データを入力して前記電力系統の保護制御演算を実行する半導体回路を基板に実装してなるディジタル保護制御装置において、
前記半導体回路を構成する部品の経年劣化を検出する劣化検出手段を前記基板に実装し、前記劣化検出手段により検出された劣化データを前記基板外に出力する出力手段を設けてなり、
前記劣化検出手段は、前記半導体回路を構成する半導体部品と同一の半導体材料を用いて形成された発振回路と、交流の基準信号を入力とし前記発振回路の発振周波数に基づいてゲインが変化する信号処理回路とを備え、前記信号処理回路から出力される前記基準信号に基づいて前記半導体部品のホットキャリア注入を原因とする性能の経年劣化を検出するホットキャリア注入劣化検出回路を備えてなることを特徴とするディジタル保護制御装置。
【請求項２】
請求項１に記載のディジタル保護制御装置において、
前記劣化検出手段は、さらに、エレクトロマイグレーションに起因する配線の断線の経年劣化を検出する配線劣化検出回路と前記半導体部品の絶縁酸化膜の絶縁低下の経年劣化を検出する絶縁劣化検出回路の少なくとも１つを備えてなることを特徴とするディジタル保護制御装置。
【請求項３】
請求項１又は２に記載のディジタル保護制御装置において、
前記各劣化検出回路は、劣化検出対象部品を模擬した模擬部品と、該模擬部品の劣化を検出する回路とを備えてなることを特徴とするディジタル保護制御装置。
【請求項４】
請求項３に記載のディジタル保護制御装置において、
前記模擬部品が複数備えられ、前記劣化データは、複数の前記模擬部品の劣化の進展度合いを示すデータを含んでなり、
さらに、前記劣化検出手段は、前記劣化の進展度合いを示すデータに基づいて前記劣化検出対象部品の故障時期を予測する予測手段を備え、該予測手段により予測した故障時期を出力表示する表示手段を設けたことを特徴とするディジタル保護制御装置。
【請求項５】
請求項３に記載のディジタル保護制御装置において、
前記模擬部品は、前記劣化検出対象部品の経年劣化よりも劣化速度を差を持たせて速く設定された複数の模擬部品を有してなり、前記劣化データは、前記複数の模擬部品の劣化の進展度合いを示すデータを含んでなることを特徴とするディジタル保護制御装置。
【請求項６】
請求項２記載のディジタル保護制御装置において、
前記配線劣化検出回路は、劣化検出対象の配線を模擬してなる模擬配線を複数備え、各模擬配線の抵抗値の変化を検出し、検出された各模擬配線の抵抗値の変化に基づいて、前記エレクトロマイグレーションによる配線の劣化進行を検出することを特徴とするディジタル保護制御装置。
【請求項７】
請求項２記載のディジタル保護制御装置において、
前記絶縁劣化検出回路は、劣化検出対象の絶縁酸化膜を模擬してなる模擬絶縁酸化膜を複数備え、各模擬酸化膜を挟んで一対の電極を設けて形成されたコンデンサの容量の変化を検出し、検出された各コンデンサの容量変化に基づいて、前記絶縁酸化膜の劣化進行を検出することを特徴とするディジタル保護制御装置。
【請求項８】
電力系統の電流・電圧データを入力して前記電力系統の保護制御演算を実行する半導体回路を実装してなる基板と、前記半導体回路を構成する部品の経年劣化を検出する前記基板に実装された劣化検出手段と、前記劣化検出手段により検出された劣化データを前記基板外に出力する出力手段とを備えてなるディジタル保護制御装置と、前記劣化検出手段に通信手段を介して接続された保守計画策定装置とを備え、
前記保守計画策定装置は、前記劣化検出手段から出力される劣化データを前記通信手段を介して入力し、前記劣化検出対象部品の故障時期を予測する予測手段と、該予測手段により予測された故障時期に基づいて前記劣化検出対象部品の調達及び交換時期を計画する保守計画策定手段とを備えてなるディジタル保護制御装置の保守管理システム。
【請求項９】
請求項８に記載のディジタル保護制御装置の保守管理システムにおいて、
前記保守計画策定手段は、前記劣化検出対象部品の予測された故障時期の履歴を管理する手段を備え、
該履歴管理手段は、当該劣化検出対象部品の製造者の端末に故障予測情報を伝送して製造計画可能にしたことを特徴とするディジタル保護制御装置の保守管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル保護制御装置及びその保守管理システムに係り、特に、ディジタル保護制御装置の部品の経年劣化を検出して、部品が永久故障する前に予防保全を可能にする技術に関する。
【背景技術】
【０００２】
従来のディジタル保護制御装置においては、例えば、非特許文献１に記載のように、ハードウエアの故障を常時監視し、故障を検出したときに外部に報告する構成になっている。
また、例えば特許文献１に記載されているように、単一部品の故障で不要動作に至らないように、ディジタル保護演算部を別々のプリント基板に搭載して二重化し、双方のディジタル保護演算部が動作しない場合は、最終的な保護出力である遮断指令等を出力しない構成になっている。
また、従来の装置は、ハードウエアの健全性をチェックするために、ＣＰＵ自己診断処理、メモリチェック、パリティチェック、不正アドレス監視、マルチＣＰＵ監視などの監視処理をソフトウエアにて常時実施している。これらの監視処理で、部品不良を検出した場合は、その旨を警報などにより報知することが行われている。なお、ＣＰＵ自己診断処理には、既知固定プログラム演算チェックやインバリッドチェックが知られている。
【０００３】
【特許文献１】特許２６９４９９３号公報
【非特許文献１】電気共同研究第５０巻第１号第二世代ディジタルリレー、「４−２自動監視手法の改善」
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の従来技術では、常時監視によりハードウエアの障害を検知して警報を出力するようにしているから、障害除去が事後対処になるため、ディジタル保護制御装置の障害が復旧するまでの間、電力系統の保護及び制御が停止するので望ましくない。そこで、従来は、障害検知の警報が発せられると、昼夜を問わない緊急対応が要請されることになり、ユーザ及びメーカ共に多大な労力を必要とするという問題がある。
【０００５】
一方、電力系統のディジタル保護制御装置は、一般に使用期間が公称１５年とされているが、実際には約２０年以上の長期にわたって使用されることがある。そのため、使用期間を経過した後に経年劣化による不良が発生した場合、交換基板を製作する際の部品が入手困難になり、復旧に時間が掛かるという問題がある。また、基板又は部品の予備品をメーカあるいはユーザで保管及び管理しておく必要があるため、メンテナンスコストが多くなるという問題がある。
本発明が解決しようとする課題は、ディジタル保護制御装置の故障を事前に予測して予防保全を可能にすることにより、ディジタル保護制御装置の停止期間を極小化するとともに、緊急保守対応を改善することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明は、電力系統の電流・電圧データを入力して前記電力系統の保護制御演算を実行する半導体回路を基板に実装してなるディジタル保護制御装置において、前記半導体回路を構成する部品の経年劣化を検出する劣化検出手段を前記基板に実装し、前記劣化検出手段により検出された劣化データを前記基板外に出力する出力手段を設けてなり、前記劣化検出手段は、前記半導体回路を構成する半導体部品と同一の半導体材料を用いて形成された発振回路と、交流の基準信号を入力とし前記発振回路の発振周波数に基づいてゲインが変化する信号処理回路とを備え、前記信号処理回路から出力される前記基準信号に基づいて前記半導体部品のホットキャリア注入を原因とする性能の経年劣化を検出するホットキャリア注入劣化検出回路を備えてなることを特徴とする。
【０００７】
半導体回路を構成する部品の経年劣化を検出する劣化検出手段を劣化検出対象部品と同一の基板内に実装し、これにより検出された劣化データを基板の外部に出力する出力手段を設けたことから、劣化検出対象部品の劣化状態を外部から容易に認識することができる。その結果、ディジタル保護制御装置の故障を事前に予測して予防保全を行うことが可能になり、ディジタル保護制御装置の停止期間を極小化するとともに、緊急保守対応を時間的に余裕を持って行うことができる。特に、ホットキャリア注入劣化検出回路を構成する発振回路は、半導体部品と同一の半導体材料を用いて形成されているから、ホットキャリアが注入されて劣化すると発振周波数が低下する。一方、ホットキャリア注入劣化検出回路を構成する信号処理回路は、交流の基準信号を入力とし発振回路の発振周波数に基づいてゲインが変化する。したがって、信号処理回路から出力される基準信号が低下するので、ホットキャリア注入による半導体部品の劣化を検出することができる。
【０００８】
この場合において、劣化検出手段は、さらに、エレクトロマイグレーションに起因する配線の断線、半導体部品の絶縁酸化膜の絶縁低下の少なくとも一つの経年劣化を検出することができる。
【０００９】
また、劣化検出手段は、劣化検出対象部品を模擬した模擬部品と、該模擬部品の劣化を検出する劣化検出回路とを有して構成することができる。この場合、模擬部品は、劣化検出対象部品の経年劣化よりも劣化速度を差を持たせて速く設定された複数の模擬部品を有してなり、劣化データは、複数の模擬部品の劣化の進展度合いを示すデータを含んだものとすることができる。
【００１０】
すなわち、ディジタル保護制御装置は、変電所等の設置場所環境、特に周囲温度は半導体回路の劣化の重要なパラメータであり、この周囲温度が異なると半導体の経年劣化の進行具合が異なることが考えられる。そこで、劣化検出対象部品が実装された基板に、劣化検出に係る模擬部品を実装することにより、同じ動作環境にできることから、実際の半導体回路の劣化進行を相対的に精度よく検出することができる。
さらに、上記の構成に加えて、劣化の進展度合いを示すデータを入力して、劣化検出対象部品の故障時期を予測する予測手段と、この予測手段により予測された故障時期を出力表示する表示手段とを含んで構成することができる。
【００１１】
また、本発明は、上記の本発明に係るディジタル保護制御装置の劣化検出手段に通信手段を介して接続された保守計画策定装置を備えてディジタル保護制御装置の保守管理システムを構成することができる。
【００１２】
つまり、保守計画策定装置は、劣化検出手段から出力される劣化データを通信手段を介して入力し、劣化の進展度合いを示すデータに基づいて劣化検出対象部品の故障時期を予測する予測手段と、この予測手段により予測された故障時期に基づいて劣化検出対象部品の調達及び交換時期を計画する保守計画策定手段とを備えて構成する。
【００１３】
つまり、保守計画策定装置によってディジタル保護制御装置の部品の劣化状況を一元管理することができ、機能が発揮できるうちに、設備更新あるいは部分的なメンテナンスをすることができる。
また、予測手段により予測された故障時期を、メーカなどに通信手段を介して通報することにより、故障予測に係る基板を事前に製作可能であるから、昼夜及び休日・平日を問わない復旧緊急対応を改善できる。また、保守及び運用のメンテナンスにかかるコストを削減することが可能である。
また、本発明によれば、計画的な部分的設備更新を系統運用計画に合せて実施できるから、電力供給信頼度の面からも有効である。さらに、長期稼動するディジタル保護制御装置の性質から、将来的な部品枯渇に対する供給リスクを改善できる。
【発明の効果】
【００１４】
本発明によれば、ディジタル保護制御装置の故障を事前に予測して予防保全を可能にでき、ディジタル保護制御装置の停止期間を極小化するとともに、緊急保守対応の負担を改善できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のディジタル保護制御装置について、実施形態に基づいて詳細に説明する。
【００１６】
図１に、本発明のディジタル保護制御装置の実施形態の構成図を示す。図において、電力系統からの複数の電圧／電流信号１００は、ＰＴ及びＣＴ等の入力変換器１にて電子回路で扱える信号レベルに変換され、変換された複数のアナログ電圧信号１０１が主ＣＰＵ（Ｍ−ＣＰＵ）基板２及びＦＤ‐ＣＰＵ基板３にそれぞれ入力される。ＦＤ‐ＣＰＵ基板３は、本実施形態のディジタル保護制御装置にフェイルセーフ機能を持たせるための機能を有する。
【００１７】
主ＣＰＵ基板２及びＦＤ−ＣＰＵ基板３は、入力信号をアナログディジタル変換すると共に、予め組み込んだ保護制御演算処理及び整定値に基づき、保護制御演算を実行し、遮断器に遮断指令や機器操作指令をＩ／Ｏバス１０２、１０３を経由して主Ｉ／Ｏ基板４及びＦＤ−Ｉ／Ｏ基板５に出力する。主Ｉ／Ｏ基板４及びＦＤ−Ｉ／Ｏ基板５は、保護制御対象の外部機器の状態を表す外部機器情報１０７を入力すると共に、例えば遮断器等の外部機器に遮断指令等の制御信号１０８を出力して系統機器を操作する。
このようにして、主ＣＰＵ基板２とＦＤ−ＣＰＵ基板３は、例えば、電力系統の電圧の電気角３０°毎の保護制御演算周期に繰り返してリアルタイムに一連の処理を実行し、系統事故が発生した場合、迅速に事故除去する操作を実施する。
また、主ＣＰＵ基板２とＦＤ−ＣＰＵ基板３の演算に使用する整定値や設定値については、ヒューマンインターフェイス（ＨＩ）基板６に信号線１０５を介して接続された整定パネル７のキースイッチ７ａにより設定される。整定処理は、操作員に対して会話形式にて実施するため、保護制御演算周期と異なる時間概念で動作するものである。整定値や設定値の入力は、整定パネル７の表示手段７ｂや液晶表示器（ＬＥＤ）７ｃを参照しながら行う。整定パネル７で設定された整定値と設定値の情報は、ＨＩ基板６により取り込まれ、基板間のバス１０４を経由して主ＣＰＵ基板２とＦＤ−ＣＰＵ基板３に転送される。このバス１０４は、パラレルでもよく、あるいは、ＣＡＮ（Control Area Network）に代表されるシリアルバスで構成してもよい。
ＨＩ基板６は、装置外部に対し、種々の情報１０６を受け渡す通信手段を備えて構成されている。また、本実施例のディジタル保護制御装置においては、保護制御演算処理の他に「電気共同研究第５０巻第１号第二世代ディジタルリレー」に記載されている、各種の常時監視処理及び自動点検処理を実行して、異常が検出されたときは、ＨＩ基板６から異常警報が発報される。
次に、本発明の特徴である劣化検出手段について説明する。図１に示すように、主ＣＰＵ基板２、ＦＤ−ＣＰＵ基板３、主Ｉ／Ｏ基板４、ＦＤ−Ｉ／Ｏ基板５及びＨＩ基板６の各基板内に、それぞれ１又は複数（図示例では、４つ）の劣化検出手段８が実装されている。劣化検出手段８は、各基板に搭載された半導体回路等の部品の特性変動に基づいて、それらの部品の劣化を検出し、それらの部品が故障して機能が停止する前に故障予測を行って、運用者に故障予測情報を提供可能に構成されている。
すなわち、一般の半導体回路等の部品は、経年とともに故障率が図２に示すように変化することが知られている。図２において、横軸は時間（経年）を表し、縦軸は故障率を示している。図から判るように、時間経過が少ない時点は初期故障率領域であり、故障率は時間と共に減少していく。その後、故障率が一定となる偶発故障率領域に推移し、さらにその後、磨耗故障領域に推移する、いわゆるバスタブカーブのような故障率経緯となる。
本発明では、図２のような故障率経緯に基づいて、劣化検出手段８の出力から、磨耗故障領域の故障率ε２に達する段階（ｔ２）の前の故障率ε１の段階（ｔｌ）で経年劣化による性能劣化を検出し、例えばプリント基板の交換を推奨する警報を発報することを特徴とする。ここで、故障率ε１から故障率ε２に推移するまでの時間は、装置設置環境や、部品のばらつきにより、必ずしも一定ではないが、数ケ月〜数年のオーダーと考える。
本発明の特徴は、装置の永久故障前に、故障に至る数ケ月〜数年前に警報を発報することであり、前もって、準備が可能な時間を確保することで、いわゆる「突然機能停止」による、緊急復旧対応を極力なくすようにした点である。
このように、設置環境や固体のばらつきにより、磨耗故障領域に達する時間が異なるため、ｔｌからｔ２までの時間は装置個々に差が生じるが、少なくとも、「突然機能停止」よりは遥かに、ユーザーサイド及びメーカサイド共に有益な準備時間をもたらすことが可能である。
次に、劣化検出手段８の具体的な実施例１〜３について、図３〜図６を用いて説明する。
【実施例１】
【００１８】
図３（ａ）は、実施例１の半導体部品のホットキャリア注入を原因とする性能劣化を検出する劣化検出手段１１の回路構成図である。同図に示すように、劣化検出手段１１は、劣化検出対象の半導体素子を模擬するリング発振回路１１ａを備えて構成されている。
【００１９】
リング発振回路１１ａは、ホットキャリア注入を原因とする性能劣化を検出する回路として公知の発振回路であり、奇数個の極性反転回路であるインバータ１２をカスケードに接続し、最終段のインバータ１２の出力を初段にフィードバックしてリング状に接続し、最終段のインバータ１２の出力を発振出力としている。このように構成されるリング発振回路１１ａは、ホットキャリア注入によって特性劣化すると、発振周波数が低くなることにより、半導体素子の劣化を検出することができる。
劣化検出手段１１は、リング発振回路１１ａと、リング発振回路１１ａの発振周波数を分周する分周回路１１ｂと、分周回路１１ｂの出力をクロックとしてスイッチングされるスイッチトキャパシタフィルタ１１ｃと、スイッチトキャパシタフィルタ１１ｃの出力の実効値を求める実効値変換部１１ｄとからなる劣化検出回路を備え、さらに、実効値変換部１１ｄの実効値をディジタル変換するＡ／Ｄ変換部１１ｅと、Ａ／Ｄ変換部１１ｅから出力されるを予め定められた比較値（例えば、＃１〜＃４）と比較して、劣化進展の度合を判定する比較判定部１１ｆを備えて構成されている。なお、Ａ／Ｄ変換部１１ｅと比較判定部１１ｆは、各基板に設けられるＣＰＵにおいて、予め設定されたプログラムによって実行される。
【００２０】
スイッチトキャパシタフィルタ１１ｃは、例えば、図４に示す回路により形成されている。すなわち、交流の基準信号を直列接続された２つのスイッチ１３、１４を介してオペアンプ１５の基準信号の入力端に入力し、スイッチ１３、１４の直列接続点をコンデンサ１６を介して接地し、オペアンプ１５の他方の入力端を接地している。また、オペアンプ１５の出力は、コンデンサ１７を介して基準信号の入力端にフィードバックされるとともに、直列接続された２つのスイッチ１８、１９を介してオペアンプ１５の基準信号の入力端にフィードバックされている。そして、スイッチ１８、１９の直列接続点はコンデンサ２０を介して接地されている。そして、スイッチ１３、１４、１８、１９は、分周回路１１ｂの出力を駆動クロックとしてオン・オフされるようになっている。また、交流の基準信号は常時印加しておく。
【００２１】
このように構成されることから、スイッチトキャパシタフィルタ１１ｃは、ローパスフィルタとして動作し、そのフィルタ特性は例えば図３（ｂ）に示すものとなる。図３（ｂ）において、横軸は駆動クロックの周波数であり、縦軸はフィルタのゲインを示す。スイッチトキャパシタフィルタ１１ｃは、駆動クロックの周波数が変化すれば、変化した分だけフィルタ特性である遮断周波数が変化し、ゲインが変化する。
したがって、リング発振回路１１ａの特性がホットキャリア注入によって劣化すると、図３（ｂ）に示した曲線２１〜２４に示すように発振周波数が低くなるから、スイッチトキャパシタフィルタ１１ｃの遮断周波数が低い方向に変化するため、印加している基準信号の周波数におけるフィルタのゲインが、劣化時のゲインとなるように低い方に変化する。その結果、スイッチトキャパシタフィルタ１１ｃから出力される基準信号の実効値が、リング発振回路１１ａの発振周波数の低下に応じて、つまり半導体素子の特性劣化に応じて、図３（ｃ）に示す曲線２５のように経年とともに低下する。
【００２２】
そこで、実効値変換部１１ｄとＡ／Ｄ変換部１１ｅで変換された基準信号の実効値Ｖｅを、比較判定部１１ｆで比較値と比較することにより、ホットキャリア注入による特性劣化を把握することができる。すなわち、図３（ｃ）の曲線２５に示した基準信号の実効値Ｖｅの低下に伴い、例えば比較値＃１〜＃４よりも低下したときに、劣化の度合、及び劣化の進行を判定することができる。
なお、スイッチトキャパシタフィルタ１１ｃは、ローパスフィルタでなくてもよく、バンドパスフィルタでも構成可能である。また、スイッチトキャパシタフィルタ１１ｃに代えて、分周回路１１ｂから出力される駆動クロックの周波数で特性が変わるスイッチトキャパシタ増幅回路を適用することができる。要は、半導体部品と同一の半導体材料を用いてリング発振回路１１ａの発振周波数に基づいてゲインが変化する信号処理回路であればどのような回路でも適用できる。
【実施例２】
【００２３】
図５に、実施例２のエレクトロマイグレーションに起因する配線の断線を検出する劣化検出回路３０を説明する図を示す。まず、エレクトロマイグレーションについて説明する。エレクトロマイグレーションは、一般にブラック（Ｂｌａｃｋ）の経験式より、次式（１）により表されている。
ＭＴＦ＝ＡＪ−ｎｅｘｐ（Ｅａ×ｋＴ）                        （１）
ここで、ＭＴＦ：メディアン寿命（ｈ）
Ａ：配線固有の定数
Ｊ：電流密度（Ａ／ｃｍ２）
ｎ：電流密度依存性を示す定数
Ｅａ：活性化エネルギー（ｅｖ）
ｋ：ボルツマン定数（８．６１６×１０５ｅＶ／Ｋ）
Ｔ：絶対温度（Ｋ）
（１）式から、装置の設置環境による変数として周囲温度(絶対温度Ｔ)があり、この温度が高ければメディアン寿命は短くなる。したがって、装置設置環境により、このメディアン寿命が変わってくるが、周囲温度は常に変化することから、装置内に図５に示すエレクトロマイグレーションによるアルミ断線故障を検出する劣化検出回路３０をプリント基板に実装することにより、温度による影響を評価して配線の断線を検出することができる。
なお、具体的には、半導体部品個々の電流密度、活性化エネルギー等が異なるが、周囲温度による影響については、ほぼ同時に影響を受けるため、実際の半導体よりも弱くした半導体抵抗モジュールを設けることで、この設置環境での影響度合いを把握することが可能である。
図５において、同図（ａ）は回路構成図、（ｂ）はＡ／Ｄ変換電圧の変動推移例をそれぞれ示す。図５（ａ）に示すように、劣化検出対象の配線を模擬した配線パターンを形成して抵抗３２を形成する。このとき、抵抗３２のパターンを異ならせて、例えば４種類の抵抗３２ａ〜３２ｄを作成する。そして、図５（ａ）に示すように、各抵抗３２ａ〜３２ｄを同一の設定抵抗値を有する抵抗３３を介して接地するとともに、各抵抗３２ａ〜３２ｄの他端に設定抵抗値を有する抵抗３１を介して劣化検出対象の半導体回路の電源Ｖｃｃに接続する。
【００２４】
そして、抵抗３１と抵抗３２ａ〜３２ｄの接続部の電圧ＶｒをＡ／Ｄ変換部３４でディジタル変換した後、比較判定部３５で比較値（例えば、＃１〜＃４）と比較して、劣化を判定するようになっている。
【００２５】
ここで、抵抗３２ａ〜３２ｄは、実装した半導体回路の配線幅よりも狭い幅の配線パターンにより形成する。この場合、抵抗３２ａ〜３２ｄは、それぞれ例えば段階的に幅及び厚さが異なる配線パターンで形成する。これにより、抵抗３２ａ〜３２ｄは、エレクトロマイグレーションにより断線しやすくした配線モジュールとなる。
【００２６】
このように構成することにより、抵抗３２ａ〜３２ｄの配線モジュールが１つでも断線すると、分圧電圧が変化することから、抵抗３１と抵抗３２ａ〜３２ｄの接続点の電圧Ｖｒを検出することにより、配線モジュールが断線したかが分かる。
【００２７】
例えば、抵抗３２ａ〜３２ｄの配線モジュールを、予め、階的に４種類のパターン（幅及び厚み）に形成し、それぞれがエレクトロマイグレーションによる断線が順番に発生するようにする。
例えば、配線強度の度合いを予め、抵抗３２ａ＞３２ｂ＞３２ｃ＞３２ｄの関係にしておくと、それぞれの断線の進行度合いで、分圧した電圧Ｖｒは下記となる。なお、下式では、抵抗３１の抵抗値をＲ、抵抗３２ａ〜３２ｄの抵抗値をそれぞれＲとして判りやすくしているが、各抵抗値はこれに限られるものではない。
【００２８】
〈断線なしの場合〉
Ｖｒ＝Ｖｃｃ×(Ｒ×１／４Ｒ)／(Ｒ＋１／４Ｒ)＝１／５×Ｖｃｃ
〈３２ｄ断線の場合〉
Ｖｒ＝Ｖｃｃ×(Ｒ×１／３Ｒ)／(Ｒ＋１／３Ｒ)＝１／４×Ｖｃｃ
〈３２ｃ、ｄ断線の場合〉
Ｖｒ＝Ｖｃｃ×(Ｒ×１／２Ｒ)／(Ｒ＋１／２Ｒ)＝１／３×Ｖｃｃ
〈３２ｂ、ｃ、ｄ断線の場合〉
Ｖｒ＝Ｖｃｃ×(Ｒ×Ｒ)／(Ｒ＋Ｒ)＝１／２×Ｖｃｃ
〈３２ａ、ｂ、ｃ、ｄ断線の場合〉
Ｖｒ＝Ｖｃｃ
このように構成することで、本実施例によれば、実際の半導体回路の配線がエレクトロマイグレーションで断線する前に、半導体回路又はプリント基板の交換を推奨する警報を出力することができる。
また、図５（ｂ）の曲線３６に示すように、断線の進行度合い（ｔ１〜ｔ４）を検出できることから、ｔ１〜ｔ４における断線検出ごとに、断線の順序を含めて報告することができる。そのため、磨耗故障による進行度合いも含めて把握することが可能であり、実際の障害発生までの時間的な余裕についても把握することができる。
【実施例３】
【００２９】
図６に、実施例３の半導体部品の絶縁酸化膜の絶縁低下を検出する劣化検出回路４０を説明する図を示す。
図６（ｃ）に示すように、劣化検出対象の絶縁酸化膜を模擬した絶縁酸化膜５０を挟んで電極５１、５２を形成してコンデンサ４２を形成する。このとき、コンデンサ４２の電極５１、５２に挟まれる絶縁酸化膜５０の厚みを異ならせて、例えば４種類のコンデンサ４２ａ〜４２ｄを作成する。
【００３０】
そして、図６（ａ）に示す絶縁酸化膜の劣化検出回路４０のように、各コンデンサ４２ａ〜４２ｄを同一の設定抵抗値を有する抵抗４３を介して接地するとともに、各コンデンサ４２ａ〜４２ｄの他端に抵抗４１を介して劣化検出対象の半導体回路の電源Ｖｃｃに接続する。そして、抵抗４１とコンデンサ４２ａ〜４２ｄの接続部の電圧ＶｃをＡ／Ｄ変換部４４でディジタル変換した後、比較判定部４５で電圧Ｖｃと比較値（例えば、＃１〜＃４）と比較判定して、判定結果を出力するようになっている。
【００３１】
すなわち、絶縁劣化が発生すると、抵抗４１と抵抗４３間のコンデンサ４２ａ〜４２ｄの静電容量が個々に低下し、電圧Ｖｃが図６（ｂ）の曲線４６に示すように経年的に変化する。この曲線４６に示す電圧Ｖｃは、絶縁劣化の進行度合いに応じたものとなる。
このように、本実施例３によれば、ディジタル保護制御装置の半導体回路が、絶縁酸化膜の破壊により故障する前に、半導体回路又はプリント基板の交換を推奨する警報を出力することができる。
また、進行の度合いも含めて報告できるため、磨耗故障による進行度合いも含めて把握することが可能であり、実際の障害発生までの時間的な余裕についても把握することができる。
なお、この時間的な余裕については、厳密な精度での予測ができればよいが、精度がそれほど高くなくても、故障前の兆候を検出できることで、緊急対応の準備を計画性をもって実施することができるメリットがある。
以下に、実施例１〜３の劣化検出手段８を搭載した具体的なプリント基板の実施例４〜６について説明する。
【実施例４】
【００３２】
図７に、図１のディジタル保護制御装置の主ＣＰＵ基板２又はＦＤ−ＣＰＵ基板３に劣化検出手段８を搭載した実施例４の具体的なプリント基板の内部構成を示す。なお、主ＣＰＵ基板２又はＦＤ−ＣＰＵ基板３は、プログラムが異なるが、ハードウエアの構成は同一であることから、主ＣＰＵ基板２に適用したものとして説明する。
【００３３】
図７に示すように、電力系統からの複数（Ｎ個）の入力（電圧・電流データ）は、それぞれサンプリングによる折返し誤差防止用のアナログフィルタ２０１を介してマルチプレクサ（ＭＰＸ）２０３に入力されている。また、本発明の特徴に係る劣化検出に係るセンサ＃１〜＃４は、それぞれ図３、図５、図６の実施例１〜３のＡ／Ｄ変換部の上流側のアナログ回路からなる劣化検出回路に対応し、それらの出力はＭＰＸ２０３に入力されている。
【００３４】
ＭＰＸ２０３は、図示していないセレクト信号によりアナログフィルタ２０１とセンサ＃１〜＃４の１つを順次選択してサンプリングし、バッファアンプ２０４を介してＡ／Ｄ変換部２０５に入力するようになっている。Ａ／Ｄ変換部２０５は、入力されるアナログ信号をディジタル信号に変換してデュアルポートメモリであるＤＰＲＡＭ２０６にデータを格納するようになっている。
【００３５】
マイクロコントローラのシステムバス２０７は、ＤＰＲＡＭ２０６、揮発性メモリ（ＲＡＭ）２０８、フラッシュメモリに代表される不揮発性メモリ（ＦＲＯＭ）２０９、ＣＰＵ２１０、Ｉ／Ｏインタフェース２１１に接続されている。警報出力部２１３は、センサ＃１〜＃４の出力から劣化を判定して故障を予測した結果を外部に対し出力するように構成されている。また、ＣＰＵ２１０は、シリアルバス１０４を介してＨＩ基板６に接続され、Ｉ／Ｏインタフェース２１１とバス１０２を介して主ＩＯ基板４に接続されている。
【００３６】
本実施例では、保護演算制御用のアナログ入力取込の空き時間に、センサ＃１〜＃４のアナログ出力をＭＰＸ２０３を介して取り込むようにしている。なお、センサ＃１〜＃４のアナログ出力の取り込み周期は、保護制御演算用の取込み周期と同じにしてもよいが、通常は、劣化の進行が非常に遅いため、例えば、一日に一回の取り込み周期でも十分にその機能を発揮できる。
このように、ＭＰＸ２０３が扱えるチャンネル数内にセンサ＃１〜＃４の出力を取り込むことにより、特別に回路を追加することなく本実施例を構成できるから、回路構成を簡単化できると共に、保護制御で使用している高精度なＡ／Ｄ変換を兼用できるため、高精度に検出することが可能である。
また、実施例１〜３の劣化検出手段を構成するＡ／Ｄ変換部と比較判定部は、Ａ／Ｄ変換部２０５と予め設定された比較判定プログラムによって実行されるＣＰＵ２１０により実現される。
【００３７】
故障予測情報などの警報出力は、警報出力部２１３から出力することに代えて、シリアルバス１０４を経由して例えばＨＩ基板６から通信手段を介して外部に出力することも可能である。いずれにしても、装置が機能しなくなる前に、警報出力することに意味がある。
【実施例５】
【００３８】
図８に、図１のディジタル保護制御装置のＨＩ基板６に劣化検出手段８を搭載した実施例５の具体的なプリント基板の内部構成を示す。
図８（ａ）において、センサ＃１〜＃４は、それぞれ図３、図５、図６の実施例１〜３のＡ／Ｄ変換部の上流側のアナログ回路からなる劣化検出回路に対応し、それらの出力はＣＰＵ３０１に入力されている。ＣＰＵ３０１は、システムバス３０２を介して、データメモリ用のＲＡＭ３０３、リアルタイムクロック（ＲＴＣ) ３０４、ＬＡＮコントローラ３０５、フラッシュメモリに代表される不揮発性メモリ３０６、パネルコントローラ３０７に接続されている。また、ＣＰＵ３０１は、警報出力部３１１を介して劣化データを外部に出力するようになっている。さらに、ＣＰＵ３０１は、ＣＡＮに代表されるシリアルバス１０４を介して他の基板に接続されている。
【００３９】
ＲＡＭ３０３とＲＴＣ３０４は、バックアップ電源３０８にて電源バックアップされている。ＬＡＮコントローラ３０５は、外部との通信を行うための通信手段であり、イーサネット（登録商標）通信のためのパルストランス３０９を介してネットワークに接続されている。また、ＬＡＮコントローラ３０５には、送受信データを格納するバッファメモリ３１０が接続されている。パネルコントローラ回路３０７は、図１の整定パネル７の表示制御及びスイッチ入力のためものである。
【００４０】
本実施例のセンサ＃１〜＃４の出力信号７００は、図８に示すように、ＣＰＵ３０１に取り込まれるようになっている。すなわち、ＣＰＵ３０１は、図８（ｂ）に示すように、ＣＰＵコア３２０と、ＣＰＵコア３２０の内部バス３２１に接続された乗算器３２２、ＲＯＭ３２３、ＲＡＭ３２４、周辺Ｉ／Ｏ３２５、レジスタ３２６を有して構成されている。センサ＃１〜＃４の出力信号７００は、ＭＰＸ３３０を介して順次Ａ／Ｄ変換部３３１に取り込まれて、レジスタ３２６に格納される。
【００４１】
本実施例によれば、実施例１〜３の劣化検出手段を構成するＡ／Ｄ変換部と比較判定部は、Ａ／Ｄ変換部３３１と予め設定された比較判定プログラムによって実行されるＣＰＵコア３２０により実現される。
【実施例６】
【００４２】
次に、図９を参照して、劣化検出手段８の実装形態の実施例を説明する。同図（ａ）は、半導体回路が搭載された基板８０に、劣化検出回路に対応するセンサ８１を均等に複数（図示例では、４個）配置して実装した例である。
【００４３】
同図（ｂ）は、基板８０に実装された半導体回路の内、最も集積度の高い半導体回路であるＣＰＵ８２とＬＳＩ８３の近傍にセンサ８１を配置した例である。
【００４４】
同図（ｃ）は、最も集積度の高い半導体回路であるＣＰＵ８２とＬＳＩ８３のチップ内にセンサ８１を実装した例である。
また、一般に、プリント基板は板面を垂直にして実装するケースが多いため、基板の上下で周囲温度が異なる。したがって、図８（ａ）のように、センサ８１を基板８０の上下に配置することで、この温度差による影響を加味することができ、周囲温度による補正も可能である。さらに、複数配置することで、満遍なく劣化の進行を把握することが可能である。
また、通常は基板ごと交換することから、多数の半導体回路が実装されている基板の寿命予測は、半導体回路の経年劣化による影響が最も大きいものを検出することが重要である。
また、実際の基板を開発する際に、設計上、最も経年劣化による影響を受ける部品を予め定めておき、この部品の近辺の動作環境にての劣化進行度合いを常時検出することが望ましい。
【００４５】
図８（ｃ）の例では、半導体チップ内にセンサ８１を実装しているから、半導体プロセスの影響が相対的になくなる。その結果、劣化検出対象の半導体回路の劣化進行度合いを比較的正確に求めることができる。
【実施例７】
【００４６】
図１０に、比較値を段階的に劣化レベルＩ〜IIIに合わせて設定し、順次検出される劣化レベルの履歴を記憶しておき、その履歴に基づいて外挿方法により故障警報レベルまでの時間Ｔｐを求めるようにした例である。
このようにすることで、比較的容易に故障する時期を予想することが可能である。しかし、当然ながら、使用環境により、経年劣化速度は変わるため、この時間Ｔｐも千差万別となりうるものである。要は、実装置と同じ環境においての劣化進行を把握できると言う点である。
【実施例８】
【００４７】
図１１に、本発明のディジタル保護制御装置の保守管理システムの実施例の概念構成図を示す。図示のように、電力会社の専用ネットワーク４００にＨＵＢ４１０を介して本発明のディジタル保護制御装置４１１を通信可能に接続する。また、専用ネットワーク４００に警報検出履歴手段４２０を接続し、警報検出履歴手段４２０にヒューマンインターフェース（ＨＭＩ）４２１と記憶媒体４２２を接続する。さらに、警報検出履歴手段４２０を汎用ネットワーク４３０を介して製造者の製造管理手段４４０に相互に通信可能に接続する。また、製造管理手段４４０に部品管理手段４４１を接続する。警報検出履歴手段４２０と、ヒューマンインターフェース４２１と、記憶媒体４２２等により、保守計画策定装置が形成されている。
【００４８】
警報検出履歴手段４２０は、複数の変電所に設置されたディジタル保護制御装置の劣化検出手段から、劣化に係る部品の劣化データ及び故障予測情報を含む警報検出情報を収集して記憶媒体４２２に管理記録する。また、警報検出情報をヒューマンインターフェース４２１に表示する機能を有している。
さらに、警報検出履歴手段４２０は、劣化部品の交換部品を製造等する製造者が有する製造管理手段４４０に送信する。製造管理手段４４０は、劣化に係る部品、その劣化データ及び故障予測情報を部品管理手段４４１に送信する。部品管理手段４４１は、劣化に係る部品の劣化の度合に応じて、その部品の在庫の有無及び製造計画を作成する。
【００４９】
このようにして、電力系統の運用者であるユーザと、ディジタル保護制御装置の製造者であるメーカは、劣化に係る部品、その劣化データ及び故障予測情報を共有することになる。その結果、万一故障に至った場合でも、緊急対応を少しでも少なくし、計画的な保守ができるようにすることができる。
【００５０】
警報検出履歴手段４２０から製造管理手段４４０に送信する共有情報は、例えば、例えば、図１２に示すように、変電所名称、装置名称、障害発生予想基板、警報レベル、検出日、予想故障年月日等の情報を含ませることができる。
本実施例によれば、社会インフラに極めて重要な電力系統のディジタル保護制御装置について、長期にわたる安定動作の環境を整備することができる。しかも、計画的な予防保全を実現することができ、保守投資やメンテナンスコストを合理的に低減でき、ユーザとメーカ双方にメリットがある。  特に、計画的なメンテナンスが可能になるから、交換部品の納期が長期になる場合に、予防保全を計画的に行うことができる。例えば、ディジタル保護制御装置のメンテナンスコストを低減する方法として、一定期間が経過した半導体実装の基板を一度に交換することが考えられる。しかし、本発明のように、交換等の保守が必要になった基板を計画的に交換するようにできれば、保守のための装置停止時間を短くできるとともに、電力の供給信頼度を一層向上できるから、極めて合理的な予防保全を実現できる。
【図面の簡単な説明】
【００５１】
【図１】本発明を適用してなる一実施形態のディジタル保護制御装置のブロック構成図である。
【図２】一般的な部品の故障率の経年推移曲線を示す線図である。
【図３】本発明の特徴に係る劣化検出手段の実施例１を説明する図である。
【図４】実施例１で用いるスイッチトキャパシタの一例の回路構成図である。
【図５】本発明に係る劣化検出手段の実施例２を説明する図である。
【図６】本発明に係る劣化検出手段の実施例３を説明する図である。
【図７】本発明に係る劣化検出手段を基板に実装した実施例４の構成図である。
【図８】本発明に係る劣化検出手段を基板に実装した実施例５の構成図である。
【図９】本発明に係る劣化検出手段の実装形態の実施例６を示す図である。
【図１０】故障予測の方法を説明する図である。
【図１１】本発明を適用してなるディジタル保護制御装置の保守管理システムの一実施例の概要構成図である。
【図１２】保守管理に係る運用者と製造者の共有情報の一例を示す図である。
【符号の説明】
【００５２】
２  主ＣＰＵ基板
３  ＦＤ−ＣＰＵ基板
４  主Ｉ／Ｏ基板
５  ＦＤ−Ｉ／Ｏ基板
６  ヒューマンインターフェース基板
８  劣化検出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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