(57)【特許請求の範囲】
【請求項１】
光伝送システムであって、
送信出力信号の半分のビットレートを有する２系統の変調信号が合成されて出力される送信器と、
前記送信器で合成された前記２系統の変調信号をそれぞれの系統に分離し、受信する受信器と、を有し、
前記送信器は、
出力信号の変調フォーマットに対応した２つの並列プリコード回路と、
前記２つの並列プリコード回路の前段に配置され、該２つの並列プリコード回路に対して、パラレル信号の順序を変更して入力する第1の順序変更手段と、該２つの並列プリコード回路の後段に配置され、該２つの並列プリコード回路から出力された２系統のパラレル信号を、最終的な当該送信器の出力信号が所望の信号となるように順序を変更する第２の順序変更手段と、を有する順序変更手段と、
前記第２の順序変更手段から入力されたパラレル信号をそれぞれ変調信号に纏め上げるパラレル−シリアル変換手段と、
を備え、
前記受信器は、
光学的に復調された２系統の受信信号を前記送信器の送信信号と一致させるように低速パラレル信号において信号変換を行う並列順序処理手段を備える
ことを特徴とする光伝送システム。
【請求項２】
前記２系統の変調フォーマットは、ＤＱＰＳＫ(Differential Quadratutre Phase Shift Keying)符号であり、
前記受信器は、
２系統の遅延干渉計によるＤＱＰＳＫ信号復調回路と、
前記ＤＱＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
前記並列順序処理手段は、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換を行う手段を含む
請求項１記載の光伝送システム。
【請求項３】
前記２系統の変調フォーマットがＤＱＰＳＫ符号であり、
前記受信器は、
２系統の遅延干渉計によるＤＱＰＳＫ信号復調回路と、
前記ＤＱＰＳＫ信号復調回路出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列遅延量調整処理、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換を行う並列順序処理手段を備え、
前記並列順序処理手段の前記系列遅延量調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える
請求項１記載の光伝送システム。
【請求項４】
前記２系統の変調フォーマットがＱＰＳＫ(Quadratutre Phase Shift Keying)符号であり、
前記受信器は、
２系統のコヒーレント受信によるＱＰＳＫ信号復調回路と、
前記ＱＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
前記並列順序処理手段は、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換、受信パターンに応じた任意のパターン変換を行う任意パターン変換を行う手段を含む
請求項１記載の光伝送システム。
【請求項５】
前記２系統の変調フォーマットがＤＰＳＫ(Differential Phase Shift Keying)符号であり、
前記受信器は、
２系統の遅延干渉計によるＤＰＳＫ信号復調回路と、
前記ＤＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
前記並列順序処理手段は、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、信号順序変換を行う手段を含む
請求項１記載の光伝送システム。
【請求項６】
前記２系統の変調フォーマットがＤＰＳＫ符号であり、
前記受信器は、
２系統の遅延干渉計によるＤＰＳＫ信号復調回路と、
前記ＤＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、論理符号反転、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
前記並列順序処理手段の前記系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える
請求項１記載の光伝送システム。
【請求項７】
前記２系統の変調フォーマットがＰＳＫ(Phase Shift Keying)符号であり、
前記受信器は、
２系統のコヒーレント受信によるＰＳＫ信号復調回路と、
前記ＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
前記並列順序処理手段は、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、信号順序変換を行う手段を含む
請求項１記載の光伝送システム。
【請求項８】
前記２系統の変調フォーマットがＰＳＫ符号であり、
前記受信器は、
２系統のコヒーレント受信によるＰＳＫ信号復調回路と、
前記ＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変化手段と、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、論理符号反転、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
前記並列順序処理手段の前記系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える
請求項１記載の光伝送システム。
【請求項９】
前記２系統の変調フォーマットがOptical duobinary符号であり、
前記受信器は、
２系統のOptical duobinary信号復調回路と、
前記Optical duobinary信号復調回路の出力を低速パラレル信号に変換するシリアル−パラレル変換手段と、を有し、
前記並列順序処理手段は、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、ビット遅延処理、信号順序変換を行う手段を含む
請求項１記載の光伝送システム。
【請求項１０】
前記２系統の変調フォーマットがOptical duobinary符号であり、
前記受信器は、
２系統のOptical duobinary信号復調回路と、
前記Optical duobinary信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、
前記シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
前記並列順序処理手段の前記系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える
請求項１記載の光伝送システム。
【請求項１１】
前記２系統の変調信号を、ＯＦＤＭ(Orthogonal Frequency Division Multiplexing)信号とし、
それぞれのサブキャリアがＤＱＰＳＫ変調されている、
または、
それぞれのサブキャリアがＱＰＳＫ変調されている、
または、
それぞれのサブキャリアがＤＰＳＫ変調されている、
または、
それぞれのサブキャリアがＰＳＫ変調されている、
または、
それぞれのサブキャリアがOptical duobinary変調されている
請求項１記載の光伝送システム。
【請求項１２】
前記送信器の前記順序変更手段、前記パラレル−シリアル変換手段、及び、前記受信器の前記並列順序処理手段、前記シリアル−パラレル変換手段を一体化した構成とする
請求項１乃至１１のいずれか１項記載の光伝送システム。
【請求項１３】
前記送信器及び前記受信器に送受信フレーム処理手段を備え、
前記送受信フレーム処理手段と前記送信器の前記順序変更手段、及び、前記受信器の前記並列順序処理手段を一体化した構成とする
請求項１乃至１１のいずれか１項記載の光伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光伝送システムに係り、特に、光ファイバによる光信号伝送において、長距離伝送を可能とするための光伝送システムに関する。
【背景技術】
【０００２】
近年、４０Gb/s以上の高ビットレート光伝送を可能とする技術として、例えば、差動位相偏移変調（ＤＰＳＫ：Differential Phase Shift Keying）または、差動４値位相偏移変調（Differential Quadratutre Phase Shift Keying）等の光変調方式がある。ＤＱＰＳＫ方式は一般的な非ゼロ復帰（Non-return-to-zero）変調方式、ＣＳ−ＲＺ(Carrier Suppressed Return to Zero)変調方式等の光変調方式に比較して、長距離伝送、高密度多重等の点で優れた特性を有している。
【０００３】
これまでに、ＤＱＰＳＫ変調方式では、例えば、４０GbpsのＤＱＰＳＫ変調を行う場合、２０GbpsレベルでのＤＱＰＳＫ向けプリコード回路が必要であった。これに対して、低速領域でのプリコードする方式が提案されている（例えば、特許文献１参照）。この方式では、図１６に示すように、クライアント側からの４０Gbp/s信号に対してＶＳＲ光モジュールにて光−電気変換、シリアル−パラレル変換を行った後、ＯＴＮ(Optical Transport Network等のフレーム処理を行い、ネットワーク側へ出力する。ネットワーク側ではパラレル信号をシリアル信号へ変換する前にパラレル信号の状態でＤＱＰＳＫ符号化を実施して、その後シリアル変換し、ネットワーク側ＤＱＰＳＫ光伝送モジュールにてＤＱＰＳＫ変調された光信号を出力する。ＤＱＰＳＫ光信号は伝送路を介して、４０GＤＱＰＳＫ受信回路（４０G OR DQPSK２８）へ入力される。受信回路では、ＤＱＰＳＫ光信号の復調が行われ、シリアル・パラレル変換回路で、低速のパラレル信号に変換され、フレームＬＳＩ部２３へ入力される。フレームＬＳＩ部２３では、ＯＴＮ等のフレーム終端処理を行い、クライアント信号を生成する。クライアント信号はクライアント側光送信器（40G OS VSR２２）を介して光信号で出力される。
【０００４】
図１７に、パラレルＤＱＰＳＫプリコード回路の例を示す。同図中のＤＱＳＰＫプリコードブロック３０は、通常のパラレル化していないシリアル信号向けのＤＱＰＳＫ回路と同じ構成であり、８並列化した場合の構成を示す。この場合、８ｋ番目のデータ信号Ｉ８ｋ，Ｑ８ｋを対応するプリコード回路３０１へ、８ｋ＋１番目のデータ信号Ｉ８ｋ＋１，Ｑ８ｋ＋１を同様に対応するプリコード回路３０２へ、同様にして８ｋ＋７番目のデータ信号Ｉ８ｋ＋７，Ｑ８ｋ＋７をプリコード３０８へ入力し、各プリコード回路の出力を変調信号として出力する。また、プリコード回路３０の出力を次段のプリコード回路の入力とするように接続する。プリコード回路３０８の出力は、ディレイ回路４０を介してプリコード回路３０１へフィードバックするように接続することにより、パラレル信号でＤＱＰＳＫ変調信号を発生させることができる。パラレル化しない場合に２０Gb/s信号についてＤＱＰＫＳプリコード動作が必要であるが、８並列化することにより、２０／８＝１．２５Gb／sの動作速度まで電子回路の動作を緩和できる。
【特許文献１】特開２０００−２２４２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＱＰＳＫ信号は、ＮＲＺ(Non Return to Zero)信号等に比較して長距離伝送に適する特性を有しているが、更なる長距離化のためには、実効的にポートレートを下げる必要がある。しかしながら、偏波多重方式に対応したプリコード方式はない。
【０００６】
本発明は、上記の点に鑑みなされたもので、偏波多重変調方式に対応した光変調回路並びに光変調回路を適用した光伝送システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
図１は、本発明の原理構成図である。
【０００８】
本発明（請求項１）は、光伝送システムであって、
送信出力信号の半分のビットレートを有する２系統の変調信号が合成されて出力される送信器１００と、
送信器１００で合成された２系統の変調信号をそれぞれの系統に分離し、受信する受信器２００と、を有し、
送信器１００は、
出力信号の変調フォーマットに対応した２つの並列プリコード回路と、
２つの並列プリコード回路の前段に配置され、該２つの並列プリコード回路に対して、パラレル信号の順序を変更して入力する第1の順序変更手段と、該２つの並列プリコード回路の後段に配置され、該２つの並列プリコード回路から出力された２系統のパラレル信号を、最終的な当該送信器の出力信号が所望の信号となるように順序を変更する第２の順序変更手段と、を有する順序変更手段１と、
第２の順序変更手段から入力されたパラレル信号をそれぞれ変調信号に纏め上げるパラレル−シリアル変換手段２と、
を備え、
受信器２００は、
光学的に復調された２系統の受信信号を送信器１００の送信信号と一致させるように低速パラレル信号において信号変換を行う並列順序処理手段８を備える。
【０００９】
また、本発明（請求項２）は、２系統の変調フォーマットは、ＤＱＰＳＫ(Differential Quadratutre Phase Shift  Keying)符号であり、
受信器２００は、
２系統の遅延干渉計によるＤＱＰＳＫ信号復調回路６と、
ＤＱＰＳＫ信号復調回路６の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段７と、を有し、
並列順序処理手段８は、
シリアル−パラレル変換手段７によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換を行う手段を含む。
【００１０】
また、本発明（請求項３）は、２系統の変調フォーマットがＤＱＰＳＫ符号であり、
受信器２００は、
２系統の遅延干渉計によるＤＱＰＳＫ信号復調回路６と、
ＤＱＰＳＫ信号復調回路出力を低速のパラレル信号に変換するシリアル−パラレル変換手段７と、
シリアル−パラレル変換手段７によりパラレル化された信号を所望の受信状態となるように、系列遅延量調整処理、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換を行う並列順序処理手段を備え、
並列順序処理手段の系列遅延量調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える。
【００１１】
また、本発明（請求項４）は、２系統の変調フォーマットがＱＰＳＫ符号であり、
受信器２００は、
２系統のコヒーレント受信によるＱＰＳＫ信号復調回路と、
ＱＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
並列順序処理手段８は、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、ビットスワップ処理、信号順序変換、受信パターンに応じた任意のパターン変換を行う任意パターン変換を行う手段を含む。
【００１２】
また、本発明（請求項５）は、２系統の変調フォーマットがＤＰＳＫ(Differential Phase Shift Keying)符号であり、
受信器２００は、
２系統の遅延干渉計によるＤＰＳＫ信号復調回路と、
ＤＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
並列順序処理手段８は、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、信号順序変換を行う手段を含む。
【００１３】
また、本発明（請求項６）は、２系統の変調フォーマットがＤＰＳＫ符号であり、
受信器２００は、
２系統の遅延干渉計によるＤＰＳＫ信号復調回路と、
ＤＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、論理符号反転、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
並列順序処理手段の系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える。
【００１４】
また、本発明（請求項７）は、２系統の変調フォーマットがＰＳＫ符号であり、
受信器２００は、
２系統のコヒーレント受信によるＰＳＫ信号復調回路と、
ＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、を有し、
並列順序処理手段８は、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、論理符号反転、ビット遅延処理、信号順序変換を行う手段を含む。
【００１５】
また、本発明（請求項８）は、２系統の変調フォーマットがＰＳＫ符号であり、
受信器２００は、
２系統のコヒーレント受信によるＰＳＫ信号復調回路と、
ＰＳＫ信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変化手段と、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、論理符号反転、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
並列順序処理手段の系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える。
【００１６】
また、本発明（請求項９）は、２系統の変調フォーマットがOptical duobinary符号であり、
受信器２００は、
２系統のOptical duobinary信号復調回路と、
Optical duobinary信号復調回路の出力を低速パラレル信号に変換するシリアル−パラレル変換手段と、を有し、
並列順序処理手段８は、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、ビット遅延処理、信号順序変換を行う手段を含む。
【００１７】
また、本発明（請求項１０）は、２系統の変調フォーマットがOptical duobinary符号であり、
受信器２００は、
２系統のOptical duobinary信号復調回路と、
Optical  duobinary信号復調回路の出力を低速のパラレル信号に変換するシリアル−パラレル変換手段と、
シリアル−パラレル変換手段によりパラレル化された信号を所望の受信状態となるように、系列間遅延調整処理、ビット遅延処理、信号順序変換を行う並列順序処理手段を備え、
並列順序処理手段の系列間遅延調整処理により、２つの系列間の遅延差がなくなるように系列毎に異なる遅延量を与える。
【００１８】
また、本発明（請求項１１）は、２系統の変調信号を、ＯＦＤＭ信号とし、
それぞれのサブキャリアがＤＱＰＳＫ変調されている、
または、
それぞれのサブキャリアがＱＰＳＫ変調されている、
または、
それぞれのサブキャリアがＤＰＳＫ変調されている、
または、
それぞれのサブキャリアがＰＳＫ変調されている、
または、
それぞれのサブキャリアがOptical duobinary変調されている。
【００１９】
また、本発明（請求項１２）は、送信器の順序変更手段、パラレル−シリアル変換手段、及び、受信器の並列順序処理手段、シリアル−パラレル変換手段を一体化した構成とする。
【００２０】
また、本発明（請求項１３）は、送信器１００及び受信器２００に送受信フレーム処理手段を備え、
送受信フレーム処理手段と送信器１００の順序変更手段、及び、受信器２００の並列順序処理手段を一体化した構成とする。
【発明の効果】
【００２１】
上記のように本発明によれば、送信器では、２種類のパラレル−シリアル変換回路に対応した順序変更処理回路を有し、受信器では、（Ｄ）ＱＰＳＫ，（Ｄ）ＰＳＫ，DuoBinaryなどの各変調フォーマットに対応した並列順序処理手段を具備することで、低速領域で偏波多重変調方式等に対応した変復調回路及び、当該変復調回路を適用した光伝送システムが実現でき、低消費電力で長距離光伝送が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、図面と共に本発明の実施の形態を説明する。
【００２３】
［第１の実施の形態］
図２は、本発明の第１の実施の形態における光伝送システムの構成を示す。
【００２４】
同図に示す光伝送システムは、４０Gb/sレベルのクライアント信号を受信し、偏波多重等を適用した２系統の２０Gb/s（Ｄ）ＱＳＫ変調方式による送受信器及び当該送受信器を用いた例を示している。
【００２５】
４０Gb/sのクライアント光信号は、４０Gb/s級の受信回路（40G OR VSR１０１）にて受信され、電気信号に変換し、さらに低速のパラレル信号に変換された後、フレーマＬＳＩ部１０３に入力される。フレーマＬＳＩ部１０３では、ＯＴＮフレームへの収容、あるいはＳＤＨ(Synchronous Digital Hierarchy)における終端処理等を行った後出力される。フレーマＬＳＩ部１０３からの低速パラレル信号は並列プリコーダ部１０４に入力され、低速レベルでのプリコードが行われる。当該並列プリコーダ部１０４においては、パラレル・シリアル変換部１０６において、２０Gb/s級の２系統の（Ｄ）ＱＰＳＫ変調信号が生成されるようプリコードが実施される。低速領域でプリコードが実行された後、パラレル・シリアル変換部１０６において、２０Gb/s級の２系統の信号までのシリアル化が行われ、２系統の２０G（Ｄ）ＱＰＳＫ送信器１０８，１０９に入力され、２０Gb/sの（Ｄ）ＱＰＳＫ変調された光信号が出力される。偏波多重ＤＱＰＳＫもしくは、ＱＰＳＫ変調の場合には、２つのＤＱＳＰＫもしくはＱＰＳＫ送信器の出力偏波が互いに直交する偏波に配置するか、偏波回転素子等による偏波調整により互いに偏波直交化がなされる。互いに直交した２つの（Ｄ）ＱＰＳＫ信号光は、偏波合成部１１２により合成され、光伝送路３０１へ入力される。
【００２６】
光伝送路３０１からの出力信号は、分離部２１３において偏波分離が行われ、それぞれの偏波毎に２０G（Ｄ）ＱＰＳＫ受信回路２１０，２１１に入力され、復調が行われる。２系統の受信回路２１０，２１１からの出力信号は、シリアル・パラレル変換部２０７において、低速のパラレル信号への変換が行われる。パラレル化された復調信号は、並列順序処理回路部２０５に入力される。並列順序処理回路部２０５では、フレーマＬＳＩ部２０３においてフレーム信号として正しく認識されるように、パラレル信号の符号反転、順序入れ替え処理等を行い出力する。フレーマＬＳＩ部２０３では、４０Gb/s級のフレーム化された信号の処理を行う。ＯＴＮ(Optical Transport Network)フレーマの場合にはネットワーク側のＯＴＮのオーバーヘッド処理を行い、クライアント信号を抽出する処理を実施し、出力する。フレーマＬＳＩ部２０３から出力されたパラレル化クライアント信号は、クライアント側４０G送信器（４０G OS VSR２０１）にてシリアル化を行い、４０Gb/sシリアルクライアント光信号として出力する。
【００２７】
図３は、本発明の第１の実施の形態における順序変更処理回路と並列プリコーダの詳細構成を示す。ここでは、８並列の入力信号に対して並列プリコードを行う例を示している。並列プリコーダ部１０４は、２つの並列プリコード回路４０１，４０２、順序変更処理回路４０３，４０４及び１ビットシフト回路４０５から構成され、２つの並列プリコード回路４０１，４０２を２つの順序変更処理回路４０３，４０４で挟み込む構成となっている。順序変更処理回路４０３，４０４は、図３の例では、８入力８出力となっており、任意のポートから入力し、ノンブロックで任意のポートに出力できる構成であり、後段に接続されるパラレル−シリアル変換部１０６における変換順序方式に依存しない並列プリコードが実現される。また、１ビットシフト回路４０５では、並列符号化実施後に、２系統の変調ブロックと並列プリコード回路の対応関係を入れ替えるためである。
【００２８】
図４は、本発明の第１の実施の形態における接続順序変更処理回路の必要性に関する詳細説明図である。
【００２９】
同図では、パラレル−シリアル変換部１０６の構成形式によってＤＱＳＰＫ送信器１０８等への信号順序が変更されることを示している。ここでは、簡単のため、フレーマＬＳＩ部１０３とパラレル−シリアル変換部１０６が直結され、パラレル−シリアル変換部１０６にて、一旦１本のシリアルシングに変換した後２系統のＤＱＰＳＫ送信器１０８，１０９へ信号を入力する例を示している。同図（ａ）のケースでは１本のシリアル信号を１：４のDe-Serializer５０１にて４本のパラレル信号に変換する方式の例を示している。この場合には、４つの出力ポート１，２，３，４と順序通りに出力されていることがわかる。一方、（ｂ）のケースでは、１:２DEXMUX５１１を２つ組み合わせて４つの信号に分岐する例を示している。この場合、初段の１：２DEMUX５１１１にて信号が奇数番目と偶数番目に分割され、次段の１：２DEMUX５１１３でも同様に奇数番目と偶数番目の信号が分離される。
【００３０】
以上のように、パラレル−シリアル変換部１０６の内部構成により、ＤＱＰＳＫ送信器１０８，１０９へ入力される信号列の順序が変更されるため、フレーマＬＳＩ部１０３とパラレル−シリアル変換部１０６の間に信号列の順番を変更する接続順序変更処理回路が必要となる。
【００３１】
図５は、図４に示した２種類のパラレル−シリアル変換回路に対応するための接続順序変更処理回路の実現例を示している。この例では、８並列信号がフレーマＬＳＩ，部１０３より出力され、パラレル−シリアル変換部１０６へ８並列のまま入力する場合を示す。ここでは、２番目と３番目の入力信号並びに、６番目と７番目の入力信号を入れ替えるようにＳＷＡＰ回路６１０を挿入し、順序変更処理回路６０１の出力と並列プリコード回路６０３，６０４の接続についてはフレーマＬＳＩ部１０３の入力１をプリコード回路６０３のＩ１−１、ＳＷＡＰ回路６１０ａのＳＯ１−１を並列プリコード回路６０４のＩ２−１、ＳＷＡＰ回路６１０ｂのＳＯ２−１を並列プリコード回路６０４のＩ２−３，ＳＷＡＰ回路６１０ｂの出力ＳＯ２−２を並列プリコード回路６０３のＩ１−４、フレーマＬＳＩ部１０３の入力８を並列プリコード回路６０４のＩ２−４へ接続する。同様に、並列プリコード回路６０３の出力と順序変更処理回路６０２はその逆接続を行う。
【００３２】
図６は、本発明の第１の実施の形態におけるＤＱＰＳＫ受信状態を説明するための図であり、ネットワーク側からのＤＱＰＳＫ光信号を受信する場合の受信状態について説明したものである。
【００３３】
ＤＱＰＳＫ信号を遅延検波により直接受信する場合には、２つの遅延干渉計を用いる。１つの遅延干渉計を独立に制御した場合には、干渉計透過率のグラフに示したポイントで干渉計がロックする可能性があるため、ＤＱＰＳＫ変調信号であるＩ及びＱと、Ｉの反転の４種類の信号が遅延干渉計出力の出力電気信号として現われる可能性がある。したがって、２つの干渉計アームから出力される可能性がある信号としては１６通り考えられる。
【００３４】
図７は、本発明の第１の実施の形態におけるＤＱＰＳＫ受信状態パターンとパターンの操作を示す図である。同図には、ＤＱＰＳＫ信号の受信パターンの組み合わせと正しく受信するためのパターン操作を示している。ここでは、Ａアームから信号Ｉが、Ｂアームから信号Ｑが出力される状態が、元々の変調の状態と定義し、この場合が正しい出力信号と仮定している。「×」と書かれたものについては、２つの遅延干渉計のアームの出力として同一の符号もしくは、その反転状態が出力された場合であり、どのような操作を行っても元の正しい状態に戻すことができないことを示している。「状態３」については、正しい状態を示しており、「状態４」については、Ｂアームのみ出力信号を反転することにより正しい状態に戻すことができることを示している。「状態１４」についてはＡアームとＢアームを入れ返し、更に符号を反転することにより元の状態に戻すことができる。ここで、Ａアームからの出力信号パラレル化した場合に奇数チャンネル、Ｂアームからの出力信号はパラレル化した場合に偶数チャンネルに割り振られるとした場合には、機能としては偶数チャンネルと奇数チャンネルを独立符号反転する機能と奇数チャンネルと偶数チャンネルを入れ替える機能が必要になる。また、シリアル−パラレル変換のタイミングによってはスタートポイントが変わるため、１ビットシフトする機能によりスタートポイントを変換する機能が必要になる。
【００３５】
図８は、本発明の第１の実施の形態におけるコヒーレント受信時のＱＰＳＫ受信状態の詳細を示す。同図には、ＱＰＳＫ変調信号をコヒーレント受信した場合の受信パターンとその際に必要となるパターン操作を示す。ＱＰＳＫ信号の場合、ローカル光信号の位相状態により、受信パターンは同図に示すとおり、４つの受信パターンをとる。
【００３６】
「受信状態１」の場合には、送信状態と受信状態が一致する。「受信状態２」の「パターン１」については、"１０"の左ビットを反転することにより"００"、「パターン４」の場合については、"０１"の左ビットを反転することにより"１１"にすることができる。「パターン２」の"００"については、右ビットを反転することにより"０１"へ、「パターン３」については、"１１"の右ビットを反転することにより"１０"へとすることにより元の状態を復元できる。このようにＱＰＳＫ信号をコヒーレント受信した場合には、複雑なパターン変換を必要とする任意パターン変換機能が必要になる。
【００３７】
図９は、本発明の第１の実施の形態における受信器側の並列順序処理回路の詳細図（その１）である。同図には、２並列受信回路に対応した並列順序回路構成例を示す。それぞれの系列に対して奇数反転部２８１、偶数反転部２８２、１ビットシフト部２８３、奇数偶数入れ替え部（ＳＷＡＰ）２８４、任意パターン変換部２８５を用意し、接続順序変更処理回路２９１、２９２により、各系列に対応した符号変換回路を挟み込むことにより、シリアル−パラレル変換部構成による順番の変更に対応することができる。また、１ビットシフト部２８３によりビット列のスタートポイントを変更することができる。
【００３８】
図３に示すネットワーク送信器側の並列プリコーダ部１０４と図９に示す受信器側の並列順序回路２０５を用いることにより、シリアル−パラレル変換回路構成、並びに、パラレル−シリアル変換回路構成に依存しない、２系統並列ＤＱＰＳＫ及び、ＱＰＳＫプリコード変調及び、２系統並列ＤＱＰＳＫ信号受信、及び、ＱＰＳＫ信号受信が実現できる。
【００３９】
図１０は、本発明の第１の実施の形態における受信器側の並列順序処理回路の詳細図（その２）である。同図では、２並列受信回路に対応した並列順序回路構成を示しており、それぞれの系列＃１、＃２に対して遅延量調整部２９３、奇数反転部２８１、偶数反転部２８２、１ビットシフト部２８３、奇数偶数入れ替え（ＳＷＡＰ）部２８４、パターン任意変換部２８５を用意し、接続順序変更処理回路２９１，２９２により、各系列に対応した符号変換回路を挟み込むことにより、シリアル−パラレル変換部構成による順番の変更に対応することができる。
【００４０】
また、１ビットシフト部２８３によりビット列のスタートポイントを変更することができる。図９との違いは、各系列毎に異なる遅延量を調節可能な遅延量調整部２９３を設けたことであり、２つの系列間の伝搬遅延差を吸収することである。
【００４１】
［第２の実施の形態］
図１１は、本発明の第２の実施の形態における光伝送システムの構成図（その１）である。
【００４２】
本実施の形態では、偏波多重ＤＰＳＫもしくは、ＰＳＫ変調方式に対応した光伝送システムを示している。図１１において図２に示す第１の実施の形態の構成と同一部分には同一符号を付し、その説明を省略する。図２の構成と異なる点は、並列プリコーダ部７０９，７１１におけるプリコード符号化が（Ｄ）ＱＰＳＫから（Ｄ）ＰＳＫに変更になっている点である。また、ネットワーク側の送信器及び受信器が（Ｄ）ＰＳＫ対応であることである。また、並列順序回路７１０，７１２についても、（Ｄ）ＱＰＳＫ用並列順序回路に比較して簡略化することができる。図１２に受信器側の並列順序処理回路，７１２の構成例を示す。（Ｄ）ＰＳＫ信号の場合には、図９の構成に比べて、偶数奇数チャンネル間の入れ替え及び偶数チャンネル、奇数チャンネル独立の反転機能が不要となり、全チャネル同時の反転回路３８１、スタートポイントをシフトするための１ビットシフト部３８２、シリアル−パラレル回路形式に依存せず処理を行うための接続順序変更処理回路３９１，３９２のみで実現が可能となる。但し、図９に示す（Ｄ）ＱＰＳＫ用の並列順序回路２０５をそのまま使用することも可能である。
【００４３】
図１３は、本発明の第２の実施の形態における光伝送システムの構成図（その２）である。図１２との違いは、各系列毎に異なる遅延量を調節可能な遅延量調整部３９６を設置したことであり、２つの系列＃１、＃２間の伝搬誤差を吸収することである。
【００４４】
［第３の実施の形態］
図１４は、本発明の第３の実施の形態における光伝送システムの構成を示す。
【００４５】
同図において、図２と同一構成部分については同一符号を付し、その説明を省略する。図１４に示すシステムは、２系統の（Ｄ）ＱＰＳＫプリコードを用い、ＯＦＤＭ信号の各キャリアに（Ｄ）ＱＰＳＫ変調を行う構成である。つまり、図２の構成とは、２０G OS (D)QPSK送信器８０１，８０３、８０５，８０６、２０G OS (D)QPSK受信器８０３，８０４，８０７，８０８が異なる。
【００４６】
［第４の実施の形態］
図１５は、本発明の第４の実施の形態における光伝送システムの構成を示す。
【００４７】
同図において、図２と同一構成部分については同一符号を付し、その説明を省略する。
【００４８】
本実施の形態では、２系統の（Ｄ）ＰＳＫプリコードを行い、ＯＦＤＭ信号の各キャリアに（Ｄ）ＰＳＫ変調を行う例を示しており、図２の構成とは、20G OS OFDM (D)PSK送信器９０１，９０２，９０５，９０６、20G OSOFDM (D)PSK受信器９０３，９０４，９０７，９０８、順序変更処理回路・並列プリコーダ部（Ｄ）PSK７０９，７０９，７１１、並列順序処理回路部（D）ＰＳＫ７１０，７１２が異なる。
【００４９】
［第５の実施の形態］
上記の第３の実施の形態の、２系統の（Ｄ）ＱＰＳＫプリコードを用いる代わりに、Optical duobinaryを用い、ＯＦＤＭ信号の各キャリアにOptical duobainary変調を行う構成としてもよい。
【００５０】
なお、上記の説明では、４０Gb/sクラスの光伝送をモデルとした場合を例として述べたが、本発明は、ビットレートに依存せず、例えば、４０Gb/sより高速な１００Gb/s級の光伝送や４０Gb/sより低速な１０Gb/s級の光伝送にも適用が可能である。
【００５１】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において種々変更・応用が可能である。
【産業上の利用可能性】
【００５２】
本発明は、光ファイバによる光信号伝送システムにおける偏波多重変調方式に適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の原理構成図である。
【図２】本発明の第１の実施の形態における光伝送システムの構成図である。
【図３】本発明の第１の実施の形態における送信器の順序変更回路と並列プリコーダ部の詳細構成図である。
【図４】本発明の第１の実施の形態における接続順序変更回路の必要性に関する詳細説明図である。
【図５】本発明の第１の実施の形態における順序変更処理回路の構成例である。
【図６】本発明の第１の実施の形態におけるＤＱＰＳＫ受信状態を説明するための図である。
【図７】本発明の第１の実施の形態におけるＤＱＰＳＫ受信状態パターンとパターンの操作を示す図である。
【図８】本発明の第１の実施の形態におけるコヒーレント受信時のＱＰＳＫ受信状態の詳細である。
【図９】本発明の第１の実施の形態における受信器側の並列順序処理回路の詳細図（その１）である。
【図１０】本発明の第１の実施の形態における受信器側の並列順序処理回路の詳細図（その２）である。
【図１１】本発明の第２の実施の形態における光伝送システムの構成図である。
【図１２】本発明の第２の実施の形態における受信器側の並列順序処理回路の詳細構成図（その１）である。
【図１３】本発明の第２の実施の形態における受信器側の並列順序処理回路の詳細構成図（その２）である。
【図１４】本発明の第３の実施の形態における光伝送システムの構成図である。
【図１５】本発明の第４の実施の形態における光伝送システムの構成図である。
【図１６】従来の光伝送システムの構成図である。
【図１７】パラレルプリコーダ回路の例である。
【符号の説明】
【００５４】
１  順序変更手段
２  パラレル−シリアル変換手段
３  変調手段
４  合成手段
５  分離手段
６  復調手段
７  シリアル−パラレル変換手段
８  並列順序処理手段
１０  送信器
２０  受信器
１００  送信器
１０１，１０２，２０１，２０２  40G OR VSR
１０３，２０３  フレーマＬＳＩ部
１０４，２０４  順序変更処理回路・並列プリコーダ部（Ｄ）ＱＰＳＫ
１０５，２０５  並列順序処理回路部（Ｄ）ＱＰＳＫ
１０６，２０６  パラレル−シリアル変換部
１０７，２０７  シリアル−パラレル変換部
１０８，１０９，２０８，２０９  20G OS (D) QPSK変調部
１１０，１１１，２１０，２１１  20G OS (D) QPSK復調部
１１２，２１２  合成部
１１３，２１３  分離部
２８１  奇数反転部
２８２  偶数反転部
２８３  １ビットシフト部
２８４  奇数偶数入れ替え部（ＳＷＡＰ回路）
２８５  パターン任意変換部
２９１，２９２  接続順序変更処理回路
２９３  遅延量調整部
２９５  シフト部
３８１  反転部
３８２  １ビットシフト部
３９１，３９２  接続順序変更処理回路
３９６  遅延量調整部
４０１，４０２  並列プリコード回路(precoder)
４０３，４０４  順序変更処理回路
４０５  シフト
４０６  制御部
５０１  １：４ＤＥＳ
５１１  １：２  Demux
６０１，６０２  順序変更処理回路
６０３，６０４  プリコード回路（Precoder）
６０５  シフト
６１０  ＳＷＡＰ回路
７０１，７０２，７０５，７０６  20G OS (D) PSK変調部
７０３，７０４，７０７，７０８  20G OS (D) PSK復調部
７０９，７１１  順序変更処理回路・並列プリコーダ部（Ｄ）ＰＳＫ
７１０，７１２  並列順序処理回路部（Ｄ）ＰＳＫ
８０１，８０２，８０５，８０６  20G OS OFDM (D)QPSK変調部
８０３，８０４，８０７，８０８  20G OS OFDM (D)QPSK復調部
９０１，９０２，８０５，９０６  20G OS OFDM (D)PSK変調部
９０３，９０４，９０７，９０８  20G OS OFDM (D) PSK復調部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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