(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたソースおよびドレイン用の半導体領域、前記ソースおよびドレイン用の半導体領域間上にゲート絶縁膜を介して形成された電荷蓄積層および前記電荷蓄積層上に絶縁膜を介して設けられた制御ゲート電極を有し、前記電荷蓄積層にトンネル現象によって電子を注入することでデータを電気的に書込むことが可能な不揮発性の複数のメモリセルと、
前記複数のメモリセルのうち、同一行に配置された複数のメモリセルの制御ゲート電極に接続されたワード線と、
前記複数のメモリセルのうち、同一列に配置された複数のメモリセルのドレイン用の半導体領域に接続されたデータ線と、
前記複数のメモリセルのうち、同一列に配置された複数のメモリセルのソース用の半導体領域に接続されたソース線とを有し、
前記複数のメモリセルのうちの書込み対象となる選択メモリセルが接続された選択ワード線に対して高電圧の書込み電圧を印加して前記選択メモリセルの電荷蓄積層に電子を注入することによって書込み動作を行う動作方式と、
前記高電圧の書込み電圧を前記選択ワード線に印加する前に、前記選択ワード線が制御ゲート電極に電気的に接続されたメモリセルであって、データの書込みを行わない非選択メモリセルのドレイン用の半導体領域に接続されたデータ線に対して書込み禁止電圧を印加して前記非選択メモリセルの電荷蓄積層への電子の注入を抑制することによって書込み禁止動作を行う動作方式とを備え、
前記書込み禁止動作は、前記書込み動作の前に行われ、
前記非選択メモリセルにおいて、前記ドレイン用の半導体領域からフローティング状態の前記ソース用の半導体領域へ前記書込み禁止電圧を充電する動作方式として、前記ドレイン用の半導体領域に前記書込み禁止電圧を印加し、かつ、前記非選択メモリセルをオンした状態で、前記ドレイン用の半導体領域から前記ソース用の半導体領域への充電を行う前に、前記ドレイン用の半導体領域に前記書込み禁止電圧を印加し、かつ、前記非選択メモリセルをオンしていない状態で、前記ドレイン用の半導体領域から前記ソース用の半導体領域へのパンチスルー現象を生じさせて前記ドレイン用の半導体領域から前記ソース用の半導体領域への充電を行うことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および集積回路カード技術に関し、特に、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）を有する半導体装置および集積回路カード技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者らが検討したフラッシュメモリ（ＥＥＰＲＯＭ）は、例えば選択メモリセルへのデータの書込みに際して、選択メモリセルにつながるデータ線の電位を接地電位とした状態で、ワード線（選択メモリセルの制御ゲート電極）に正の高電圧（書込み電圧）を印加することにより、ＦＮ（Fowler-Nordheim）トンネル現象を生じさせて、選択メモリセルの浮遊ゲート電極に電子を注入する方式のものである。
【０００３】
しかし、この方式では、選択メモリセルの制御ゲート電極が電気的に接続されるワード線に、非選択メモリセルの制御ゲート電極も電気的に接続されるので、その非選択メモリセルの制御ゲート電極にも上記書込み電圧が印加される。その結果、非選択メモリセルに誤書込みが生じる場合がある。そこで、その非選択メモリセルでは、書込みを阻止するための書込み禁止動作が必要となる。
【０００４】
【発明が解決しようとする課題】
この書込み禁止動作は、例えば次のようにしている。すなわち、選択メモリセルにデータを書き込むためにワード線に上記書込み電圧を印加するのに先立って、非選択メモリセルのドレイン（すなわち、データ線）に、例えば６Ｖ程度の書込み禁止電圧を印加して副ソース線に書込禁止電圧を充電する。これにより、上記データ書込みのためにワード線に上記書込み電圧を印加した際に、非選択メモリセルでは、チャネル電位が上記書込み禁止電圧の電位に昇圧されているために、ゲート電界が緩和される結果、浮遊ゲート電極への電子注入を抑制することができるようになっている。
【０００５】
なお、フラッシュメモリ（ＥＥＰＲＯＭ）については、例えば特開平１１−２３２８８６号公報の対応米国特許ＵＳＰ６，０４６，９３６あるいは特開平１０−２７５４８４号公報に開示があり、トンネル現象を利用することでデータの書込みおよび消去を行うＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）について開示がある。
【０００６】
発明者らは、上記した書込み禁止動作において非選択メモリセルでは、制御ゲート電極とドレインとにそれぞれ正の電圧が印加された状態で副ソース線を充電するための過渡的なチャネル電流が瞬間的に流れるため、これに伴ってホットエレクトロンが発生する場合があることを初めて見出した。このホットエレクトロンがゲート電界の影響を受けて浮遊ゲート電極に注入されると、非選択メモリセルのしきい値電圧が上昇し不当な書込み、いわゆる書込みディスターブ現象が起ってしまう。すなわち、非選択メモリセルにおいて、トンネル現象とは全く別のメカニズムで書込みが行われてしまう。
【０００７】
特に、高集積化のためにメモリセルサイズを縮小していった場合、ドレイン端の電界が強くなりホットエレクトロンが発生し易くなるので、上記の書込みディスターブ現象が顕在化する。また、データの書込みおよび消去を繰り返し行うことが可能なフラッシュメモリ（ＥＥＰＲＯＭ）では、１回あるいは数回の書込みディスターブでは問題とならなくても、それが複数回繰り返されることで問題が顕在化する。
【０００８】
本発明の目的は、選択メモリセルにデータをトンネル現象によって電気的に書込むことが可能な不揮発性メモリセルを有する半導体装置において、書込み禁止の非選択メモリセルへの書込みディスターブ現象を抑制または防止することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、選択メモリセルにトンネル現象によってデータを電気的に書込むことが可能な不揮発性メモリセルを有する半導体装置において、非選択メモリセルのドレインに書込み禁止電圧を印加する際に、非選択メモリセルのソースおよびドレイン間でパンチスルー現象を生じさせる構造を有するものである。
【００１２】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、本実施の形態においては、断面図以外であっても図面を見易くするためにハッチングを付す図もある。
【００１８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
まず、本発明者らが本発明をするのに検討したフラッシュメモリ（ＥＥＰＲＯＭ）の構成、データ書込み動作および課題について説明する。
【００２１】
本発明者らが検討したフラッシュメモリ（ＥＥＰＲＯＭ）は、例えばＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）である。図２３は、その要部回路図、図２４は、その書込み動作時のタイミングフロー図、図２５は、データ書込動作時における非選択メモリセルの書込みディスターブ現象を説明するための半導体基板の要部断面図をそれぞれ示している。
【００２２】
データ線は、主データ線Ｄ５１，Ｄ５２と、副データ線ＳＤ５１，ＳＤ５２とに階層化されている。また、ソース線も、主ソース線Ｓ５１と、副ソース線ＳＳ５１，ＳＳ５２とに階層化されている。主データ線Ｄ５１，Ｄ５２および主ソース線Ｓ５１は、配線層に形成された金属からなる。また、副データ線ＳＤ５１，ＳＤ５２および副ソース線ＳＳ５１，ＳＳ５２は、半導体基板に形成された半導体領域からなる。主データ線Ｄ５１，Ｄ５２は、選択ＭＩＳＱＤＳ５１，ＱＤＳ５２を介して副データ線ＳＤ５１，ＳＤ５２と電気的に接続されている。選択ＭＩＳＱＤＳ５１，ＱＤＳ５２のゲート電極は、信号配線ＳＴ５１と電気的に接続されている。また、主ソース線Ｓ５１も、選択ＭＩＳＱＳＳ５１，ＱＳＳ５２を介して副ソース線ＳＳ５１，ＳＳ５２と電気的に接続されている。選択ＭＩＳＱＳＳ５１，ＱＳＳ５２のゲート電極は、信号配線ＳＴ５２と電気的に接続されている。上記副データ線ＳＤ５１と副ソース線ＳＳ５１との間には、複数のメモリセルＭＣ５１，ＭＣ６１が並列に接続されている。すなわち、メモリセルＭＣ５１，ＭＣ６１のドレインおよびソースは、それぞれ副データ線ＳＤ５１および副ソース線ＳＳ５１と電気的に接続されている。また、上記副データ線ＳＤ５２と副ソース線ＳＳ５２との間には、複数のメモリセルＭＣ５２，ＭＣ６２が並列に接続されている。すなわち、メモリセルＭＣ５２，ＭＣ６２のドレインおよびソースは、それぞれ副データ線ＳＤ５２および副ソース線ＳＳ６２と電気的に接続されている。同一行に隣接するメモリセルＭＣ５１，ＭＣ５２の制御ゲート電極は、同一のワード線Ｗ５１に電気的に接続され、同一行に隣接するメモリセルＭＣ６１，ＭＣ６２の制御ゲート電極は、同一のワード線Ｗ５２に電気的に接続されている。
【００２３】
各メモリセルＭＣ５１，ＭＣ５２，ＭＣ６１，ＭＣ６２は、図２５に示すように、半導体基板５０上に浮遊ゲート電極５１および制御ゲート電極５２の２層のゲート電極を設けた、いわゆる２層ゲート電極構造を有しており、電子をトンネル現象によって浮遊ゲート電極５１に注入することでデータを書き込むことが可能な構造となっている。なお、図２５の破線は、空乏層の延びを表している。
【００２４】
このようなフラッシュメモリ（ＥＥＰＲＯＭ）において、非選択メモリセルでの書込み禁止動作を説明する。ここでは、メモリセルＭＣ５１を選択メモリセルＭＣ５１、そのメモリセルＭＣ５１と同一のワード線Ｗ５１に電気的に接続されたメモリセルＭＣ５２を書込み禁止の非選択メモリセルＭＣ５２とする。
【００２５】
まず、ワード線W５１を、例えば８Ｖ程度の第１の電圧Vw1に昇圧する（図２４の時刻ｔ１）。この第１の電圧Ｖｗ１は、ワード線Ｗ５１に接続される全てのメモリセルＭＣ５１，ＭＣ５２をオンさせるのに充分な電圧であり、かつ、後述の書込み禁止電圧を副ソース線ＳＤ５２に充電するのに充分な電圧である。この時、信号配線ＳＴ５２は０Ｖとして選択ＭＩＳＱＳＳ５１をオフして、各副ソース線ＳＳ５１，ＳＳ５２をフローティングとしておく。一方、信号配線ＳＴ５１には、所定の電圧を印加して選択ＭＩＳＱＳＤ５１をオンして、主データ線Ｄ５１，Ｄ５２から各々の副データ線ＳＤ５１，ＳＤ５２に、例えば０Ｖの接地電圧を印加する。これにより、図２５（ａ）に示すように、選択メモリセルＭＣ５１および非選択メモリセルＭＣ５２の半導体基板５０の表面にはチャネルが形成される。続いて、非選択メモリセルＭＣ５２に接続された主データ線Ｄ５２の電位を書込み禁止電圧の、例えば６Ｖとする。この時、選択メモリセルＭＣ５１に接続された主データ線Ｄ５１の電位は、０Ｖのままである（図２４の時刻ｔ２）。これにより、非選択メモリセルＭＣ５２のドレインには、副データ線を介して前記書込み禁止電圧が印加され、これが非選択メモリセルＭＣ５２を介して副ソース線ＳＳ５１に与えられ、副ソース線ＳＳ５２が充電される（図２４の時刻ｔ２〜ｔ３）。この際、図２５（ｂ）に示すように、半導体基板５０の表層においてトンネル絶縁膜との界面部分に副ソース線ＳＳ５２を充電するための過渡的なチャネル電流（充電電流）が瞬間的に流れる。
【００２６】
選択メモリセルＭＣ５１および非選択メモリセルＭＣ５２の各々の副ソース線ＳＳ５１，ＳＳ５２の充電が完了した後、ワード線Ｗ５１を、例えば１８Ｖ程度の書込み電圧に昇圧する（図２４の時刻ｔ４〜ｔ５）。この時、選択メモリセルＭＣ５１では、半導体基板５０の表面に形成されるチャネル全面（接地電位）から浮遊ゲート電極に電子が注入されデータの書込みが行われる。一方、非選択メモリセルＭＣ５２では、そのドレイン（すなわち、副データ線ＳＤ５２）および副ソース線ＳＳ５２に書込み禁止電圧が印加されているためチャネル電位もこの書込み禁止電圧の電位に昇圧されゲート電界が緩和される結果、図２５（ｃ）に示すように、浮遊ゲート電極への電子注入を抑制することができ、書込みは行われない（書込み禁止動作）と考えられている。
【００２７】
しかし、本発明者らの検討によれば、上記図２５（ｂ）の段階で、上記非選択メモリセルＭＣ５２では、制御ゲート電極とドレインとにそれぞれ正の電圧が印加された状態（特に、ドレインに６Ｖ程度の高電圧が印加された状態）で、副ソース線ＳＳ５２を充電するための過渡的なチャネル電流が瞬間的に流れるため、これに伴ってホットエレクトロンが発生する場合があることを初めて見出した。このホットエレクトロンがゲート電界の影響を受けて浮遊ゲート電極に注入されると、前記書込みディスターブ現象が起ってしまう。すなわち、非選択メモリセルＭＣ５２において、ホットエレクトロンによる誤書込みが行われてしまう。
【００２８】
このような問題は、メモリセルサイズの縮小に伴って顕著になる。これは、メモリセルサイズの縮小に伴ってゲート長が小さくなることやチャネル長の縮小に起因するしきい値電圧の低下を抑えるべく半導体基板（ウエル）の不純物濃度を高くしていることにより、メモリセルのソース−ドレイン間での電界が増大すること等に起因する。
【００２９】
また、上記問題は、データの書込み／消去回数の増加に伴って顕著となる。すなわち、１回または数回のホットエレクトロン現象による電子注入では問題にならなくても、データの書込み／消去を複数回繰り返し行っているうちに、上記ホットエレクトロン現象による電子注入が同一のメモリセルに対して複数回繰り返し行われ、そのメモリセルへの電子の注入量が次第に増える結果、書込みディスターブ現象が生じ、データが突然のように変わってしまう。
【００３０】
そこで、本実施の形態では、次のようにしている。図１は、本発明の一実施の形態であるＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルＭＣの模式的な要部断面図を示している。
【００３１】
半導体チップ（以下、単にチップという）を構成する半導体基板（以下、単に基板という）１は、例えばｐ型の単結晶シリコン（Ｓｉ）からなり、その主面から所定の深さに渡ってｐウエルＰＷＬが形成されている。ｐウエルＰＷＬには、例えばホウ素が含有されている。基板１の主面（素子形成面）の分離領域には、例えば浅い溝型の分離部（ＳＧＩ：Shallow Groove Isolation）２ａが形成されている。この浅い溝型の分離部２ａは、基板１の主面から所定の深さに掘られた溝内に、例えば酸化シリコン（ＳｉＯx）が埋め込まれることで形成されている。なお、分離部２ａは、溝型の分離部に限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された分離部としても良い。
【００３２】
この基板１の主面において上記分離部２ａに囲まれた活性領域にメモリセルＭＣが設けられている。メモリセルMCは、ｐウエルＰＷＬ内において一定の間隔をおいて対向して形成された一対のｎ型の半導体領域３Ｄ，３Ｓと、その間のｐウエルＰＷＬの主面上に形成されたゲート絶縁膜４と、その上に積層して形成された浮遊ゲート電極５、ゲート電極間絶縁膜（以下、単に層間膜という）６、制御ゲート電極７とを有している。
【００３３】
ｎ型の半導体領域３Ｓ，３Ｄは、それぞれソースおよびドレインを形成する領域である。ソース用のｎ型の半導体領域３Ｓは、後述の副ソース線の一部で形成され、ドレイン用のｎ型の半導体領域３Ｄは、後述の副データ線の一部で形成されている。ゲート絶縁膜４は、データの形成に寄与する電子を基板１から浮遊ゲート電極５に注入したり、その浮遊ゲート電極５に保持された電子を基板１に放出させたりする際の電子の通過領域（トンネル絶縁膜）となっている。浮遊ゲート電極５は、上記電子を保持するための電極であり、フローティング状態となっている。制御ゲート電極７は、データの書込み、消去および読出し動作を制御するための電極であり、後述のワード線の一部で構成されている。
【００３４】
図２は図１のメモリセルＭＣのドレイン接合の電気的特性を、各動作電圧との関係で表した図である。図２において、曲線Ａはソース−ドレイン間のパンチスルー電流、曲線Ｂは基板−ドレイン接合電流をそれぞれ示している。
【００３５】
本実施の形態では、上記ｐウエルＰＷＬ、ソース用のｎ型半導体領域３Ｓ、ドレイン用の半導体領域３Ｄの不純物濃度分布を適切に制御することによって、図２に示すように、ソース−ドレイン間のパンチスルー耐圧ＢＶｄｓおよびドレイン−ウエル間の接合耐圧ＢＶｄｊが、読出しドレイン電圧Ｖｒおよび書込み禁止電圧Ｖｗｄに対して、以下の式で表わされる関係を満たすように設定されている。
【００３６】
Ｖｒ＜ＢＶｄｓ＜Ｖｗｄ＜ＢＶｄｊ
ここで、パンチスルー耐圧ＢＶｄｓおよびドレイン−ウエル間の接合耐圧ＢＶｄｊの値は、前記パンチスルー電流およびウエル−ドレイン接合電流の大きさが、所定の規格電流Ｉ１となる時の電圧値でそれぞれ与えられる。規格電流Ｉ１は、例えば書込み禁止電圧Ｖｗｄを与える電源の供給能力や、上記ドレイン接合における消費電流の許容値などから決められる。
【００３７】
図３は、本実施の形態におけるＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイＭＡの回路構成例を示している。
【００３８】
メモリアレイＭＡには、図３の上下方向（Ｙ方向）に延在する複数の主データ線Ｄ１〜Ｄｎが図３の左右横方向（Ｘ方向）に沿って並んで配置されている。この主データ線Ｄ１〜Ｄｎは、配線層に形成されたメタル配線からなり、選択ＭＩＳＱＤＳ１〜ＱＤＳｎを介して、副データ線ＳＤ１〜ＳＤｎとの接続および切断が可能な状態となっている。すなわち、データ線は主副の階層構造となっている。副データ線ＳＤ１〜ＳＤｎは、基板１に形成されたｎ型の半導体領域（上記ドレイン用の半導体領域３Ｄ）からなり、主データ線Ｄ１〜Ｄｎと同様に図３の上下方向に沿って延在されている。なお、選択ＭＩＳＱＤＳ１〜ＱＤＳｎのゲート電極は、共通の選択ゲート信号線ＳＴ１と電気的に接続されている。また、ドレイン選択用の選択ＭＩＳＱＤＳ１〜ＱＤＳｎは、ｎＭＩＳからなる。
【００３９】
一方、メモリアレイＭＡには、共通の主ソース線ＣＳが上記主データ線Ｄ１〜Ｄｎに対して交差するように配置されている。この主ソース線ＣＳは、配線層に形成されたメタル配線からなり、選択ＭＩＳＱＳＳ１〜ＱＳＳｎを介して、副ソース線ＳＳ１〜ＳＳｎとの接続および切断が可能な状態となっている。すなわち、ソース線も主副の階層構造となっている。副ソース線ＳＳ１〜ＳＳｎは、基板１に形成されたｎ型の半導体領域（上記ソース用の半導体領域３Ｓ）からなり、上記副データ線ＳＤ１〜ＳＤｎと平行に並んで配置されている。なお、選択ＭＩＳＱＳＳ１〜ＱＳＳｎのゲート電極は、共通の選択ゲート信号線ＳＴ２と電気的に接続されている。また、ソース選択用の選択ＭＩＳＱＳＳ１〜ＱＳＳｎも、ｎＭＩＳからなる。
【００４０】
メモリセルＭＣ１１〜ＭＣｍｎは行列状に配置されている。このうち、同一列に並列接続された複数個のメモリセルＭＣ１１〜ＭＣｍ１、ＭＣ１２〜ＭＣｍ２、…、ＭＣ１ｎ〜ＭＣｍｎの各一群を１つのＡＮＤユニットＵＮＴとしている。例えばメモリセルＭＣ１１〜ＭＣｍ１、ＭＣ１２〜ＭＣｍ２MC12、・・・のm個ずつを単位として、副データ線ＳＤ１と副ソース線ＳＳ１との間、副データ線ＳＤ２と副ソース線ＳＳ２との間、・・・に並列に接続されている。
【００４１】
また、同一行に配置されたメモリセルＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、…、ＭＣｍ１〜ＭＣｍｎの制御ゲート電極は、共通のワード線Ｗ１〜Ｗｍに電気的に接続されている。ワード線Ｗ１〜Ｗｍは、上記主データ線Ｄ１〜Ｄｎに対して交差するように配置されている。
【００４２】
次に、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の書込み動作について、図３〜図５を用いて説明する。なお、図４は、図３中の１つのメモリセル、例えばワード線W１上の選択メモリセルＭＣ１１にデータの書込みを行う場合のタイミングフローの一例を示している。また、図５は、上記書込み動作時における非選択メモリセルの電位変化を模式的に示した断面図を示している。この図５中の破線は空乏層の延びを示している。また、図５中のＶｇは、非選択メモリセルＭＣ１２の制御ゲート電極７（すなわち、ワード線Ｗ１）に印加する電圧を示している。
【００４３】
まず、選択メモリセルＭＣ１１につながるデータ線Ｄ１に、例えば０Ｖの接地電圧を印加し、非選択メモリセルＭＣ１２につながるデータ線Ｄ２に、例えば６Ｖ程度の書込み禁止電圧Ｖｗｄを印加する。また、選択ゲート信号線ＳＴ２を0Vとし、選択ＭＩＳＱＳＳ１〜ＱＳＳｎをオフして副ソース線ＳＳ１，ＳＳ２をフローティング状態（ｏｐｅｎ）とする（図４の時刻ｔ１〜ｔ２）。
【００４４】
続いて、選択ゲート信号線ＳＴ１に、例えば１０Ｖ程度の電圧を印加して、選択ＭＩＳＱＤＳ１〜ＱＤＳｎをオンする。これにより、副データ線ＳＤ１，ＳＤ２は、それぞれ０V、６Vに充電される（図４の時刻ｔ２〜ｔ３）。すなわち、本実施の形態においては、選択ワード線W１に電気的に接続された非選択メモリセルＭＣ１２の基板１の主面部にチャネルを形成する前に、非選択メモリセルＭＣ１２の制御ゲート電極７およびｐウエルＰＷＬの電位を０Ｖ、ソース用の半導体領域３Ｓの電位をフローティングとした状態で、ドレイン用の半導体領域３Ｄに６Ｖを印加する。
【００４５】
ここで、本実施の形態においては、前記したように、各メモリセルＭＣ１１〜ＭＣｍｎにおいて、ソース−ドレイン間のパンチスルー耐圧ＢＶｄｓが、書込み禁止電圧Ｖｗｄよりも小さくなるように設定されている。このため、図５（ａ）に示すように、ドレイン用の半導体領域３Ｄの空乏層が、これに対向するソース用の半導体領域３Ｓの空乏層まで伸びて双方の半導体領域３Ｄ，３Ｓ間が電気的に接続される（パンチスルーＰＴ）。このため、非選択メモリセルＭＣ１２では、前記ｐウエルＰＷＬのチャネルよりやや深い領域でドレイン用の半導体領域３Ｄ側からソース用の半導体領域３Ｓ側へ充電電流が流れる。これにより、フローティング（floating）であったソース用の半導体領域３Ｓの電位を、チャネルを介することなく、例えば３Ｖ程度に上昇させることができる。この際、パンチスルーＰＴによる充電電流はチャネルよりやや深いｐウエルＰＷＬを流れること、制御ゲート電極の電圧が０Ｖである（すなわち、ホットエレクトロンが生じても浮遊ゲート電極側に引きつけない）こと等から、前記したホットエレクトロン注入によるディスターブ現象は起こらない。また、書込み禁止電圧Ｖｗｄは、メモリセルのドレイン−ウエル間接合耐圧Ｂｖｄｊより低い電圧なので、ドレインとウエルとの間には電流は流れない。したがって、良好な充電が可能となる。また、無駄な電流が消費されることもない。以上によって、副ソース線ＳＳ２は、次第に電位が上昇し、書込み禁止電圧Ｖｗｄ−パンチスルー耐圧ＢＶｄｓで定義される電位まで充電されるとパンチスルー電流がオフして副ソース線ＳＳ２の充電が止まる（図４の時刻ｔ３〜ｔ４）。
【００４６】
続いて、副ソース線ＳＳ２が書込み禁止電圧Ｖｗｄ−パンチスルー耐圧ＢＶｄｓで定義される電位まで充電された後、ワード線W１を第１の電圧Vｗ１まで昇圧する（図４の時刻ｔ４〜ｔ５）。ここで、第１の電圧Ｖｗ１は、ワード線W１に電気的に接続された全てのメモリセルＭＣ１１〜ＭＣ１ｎをオンさせるのに充分な電圧であり、かつ、書込み禁止電圧Ｖｗｄを副ソース線に充電するのに充分な電圧であるとする。具体的には、第１の電圧Ｖｗ１を、例えば８Ｖ程度とする。
【００４７】
これにより、選択メモリセルＭＣ１１では、選択メモリセルＭＣ１１のチャネルを介して副ソース線ＳＳ１に接地電圧が与えられる。一方、非選択メモリセルＭＣ１２では、図５（ｂ）に示すように、前記書込み禁止電圧Ｖｗｄが、データ線Ｄ２からメモリセルＭＣ１２のチャネルを介して副ソース線ＳＳ２へ伝えられ、副ソース線ＳＳ２がＶｗｄ−ＢＶｄｓから書込み禁止電圧Ｖｗｄまで充電される。この際、本実施の形態では、副ソース線ＳＳ２の電位が、前記図５（ａ）で説明したパンチスルーによってある程度上昇しているため、副ソース線ＳＳ２を充電するためのチャネル電流ＣＩを小さくできる。このため、ソースおよびドレイン間の電界を緩和できる。また、制御ゲート電極７の電圧を相対的に小さくできるので、ホットエレクトロンが生じてもそれを浮遊ゲート電極５に引きつけない。したがって、そのチャネル電流ＣＩに起因するホットエレクトロンの注入を抑制または防止することができる。すなわち、書込み禁止の非選択メモリセルＭＣ１２への書込みディスターブ現象を抑制または防止できる。
【００４８】
続いて、選択ワード線W１を、例えば１８Ｖ程度の書込み電圧Ｖｗに昇圧する。すなわち、メモリセルＭＣ１１〜ＭＣ１ｎの制御ゲート電極７のゲート電圧Ｖｇ＝Ｖｗとする（図４の時刻ｔ５〜ｔ６）。これにより、選択メモリセルＭＣ１１では、ＦＮ（Fowler-Nordheim）トンネル現象によって、基板１の主面部に形成される接地電位のチャネル全面から浮遊ゲート電極５に電子が注入され、データの書込みが行われる。一方、非選択メモリセルＭＣ１２では、図５（ｃ）に示すように、チャネル電位が６Ｖ程度に昇圧されゲート電界が緩和されているため、浮遊ゲート電極５への電子注入を抑制することができ、書込みは行われない。
【００４９】
続いて、電子の注入を停止する際には、ワード線W１を接地電位とした後（図４の時刻ｔ６）、選択ゲート信号線ＳＴ１を下げて選択ＭＩＳＤＳ１〜ＤＳｎをオフ状態とし、選択ゲート信号線ＳＴ２を立ち上げて選択ＭＩＳＱＳＳ１〜ＱＳＳｎをON状態とし、ソース線およびデータ線に蓄積された電荷を引き抜く（図４の時刻ｔ７〜ｔ８）。
【００５０】
このように、本実施の形態においては、以下の効果を得ることができる。
（１）．メモリセルＭＣ１１〜ＭＣｍｎ自身のパンチスルー現象を利用して、非選択メモリセルＭＣ１２にチャネルを形成する前に予め副ソース線ＳＳ２をある程度の電位まで充電することができる。これにより、非選択メモリセルＭＣ１２におけるホットエレクトロン注入を抑制することができ、書込みディスターブ現象を抑制または防止できる。
（２）．上述の例では、選択ワード線Ｗ１に電気的に接続された複数のメモリセルＭＣ１１〜ＭＣ１ｎについて説明してきた。しかし、前記図２３〜図２５で説明した技術では、非選択ワード線Ｗ２に電気的に接続され、かつ、非選択データ線上のメモリセルＭＣ６２等でも、書込み時においてその制御ゲート電極とドレインとにそれぞれ正の電圧が印加された状態で副ソース線ＳＳ５２を充電するための過渡的なチャネル電流が流れるので、前記ホットエレクトロンに起因する書込みディスターブ現象が生じる場合がある。このような場合でも、本実施の形態によれば、非選択メモリセル（例えば図３のメモリセルＭＣ２２等）において、上記したのと同様の作用を生じさせることができるので、その非選択メモリセルでの書込みディスターブ現象の発生を抑制または防止できる。
（３）．上記（１），（２）により、フラッシュメモリ（ＥＥＰＲＯＭ）のデータ保持特性を向上させることができる。このため、フラッシュメモリ（ＥＥＰＲＯＭ）の書換可能回数を向上させることができる。また、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼度を向上させることができる。
（４）．データの書き込みに際して、選択ワード線Ｗ１に対して、書込み電圧Ｖｗを印加する前に、その書込み電圧Ｖｗよりも低い第１の電圧Ｖｗ１を印加することにより、非選択メモリセルでの書込ディスターブ現象を抑制または防止できる。すなわち、選択ワード線Ｗ１に最初から高い書込み電圧Ｖｗを印加してしまうと、非選択メモリセルにおいて、トンネル電流が流れてしまったり、ホットエレクトロンが生じてしまったりする場合がある。書込み電圧Ｖｗを印加する前にそれよりも低い第１の電圧Ｖｗを印加することで、そのような不具合を抑制または防止できる。
（５）．上記ホットエレクトロンに起因する非選択メモリセルへの書込みディスターブ現象を防止する技術として、各ＡＮＤユニット内にメモリセルに対して並列に短絡ＭＩＳを電気的に接続し、この短絡ＭＩＳによって書込み禁止動作における副ソース線の充電動作を行う技術がある。この技術に対して本実施の形態では、そのような短絡ＭＩＳを設けないでも済むので、その短絡ＭＩＳを動作させるための周辺回路や電源回路を不要とすることができる。したがって、チップサイズの縮小を推進できる。また、メモリセルの配置エリアを拡大できるので、メモリセル数の増加を推進でき、全体的なメモリ容量の増大を推進できる。さらに、短絡ＭＩＳを無くすことができ、短絡ＭＩＳの動作タイミング等を図る必要性が無くなるので、フラッシュメモリ（ＥＥＰＲＯＭ）の全体的な回路動作を簡単にすることができる。
【００５１】
（実施の形態２）
本実施の形態は、前記した短絡ＭＩＳをＡＮＤユニット内に設ける場合について説明するものである。これに関すること以外は、前記実施の形態１と同じである。
【００５２】
図６は、本実施の形態におけるＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイＭＡの回路構成例を示している。各ＡＮＤユニットＵＮＴには、各ＡＮＤユニットＵＮＴ内のメモリセルＭＣ１１〜ＭＣｍｎに対して並列に１個ずつ短絡ＭＩＳＴＲ１〜ＴＲｎが電気的に接続されている。短絡ＭＩＳは、ｎＭＩＳからなり、そのドレインは副データ線ＳＤ１〜ＳＤｎと電気的に接続され、そのソースは副ソース線ＳＳ１〜ＳＳｎと電気的に接続され、さらにそのゲート電極は選択線ＳＶと電気的に接続されている。このように、短絡ＭＩＳがオン状態では、その短絡ＭＩＳに接続された副データ線と副ソース線とは電気的に導通状態になる。
【００５３】
図７は、上記短絡ＭＩＳＴＲ（ＴＲ１〜ＴＲｎ）の模式的な要部断面図を示している。短絡ＭＩＳＴＲは、ｐウエルＰＷＬ内において一定の間隔をおいて対向して形成された一対のｎ型の半導体領域３Ｄ，３Ｓと、その間のｐウエルＰＷＬの主面上に形成されたゲート絶縁膜３と、その上に形成されたゲート電極８とを有している。ｎ型の半導体領域３Ｄ，３Ｓは、それぞれドレインおよびソースを形成する領域である。ドレイン用のｎ型の半導体領域３Ｄは、副データ線ＳＤ１〜ＳＤｎの一部で形成され、ソース用のｎ型の半導体領域３Ｓは、副ソース線ＳＳ１〜ＳＳｎの一部で形成されている。ゲート電極８は、上記選択線ＳＶの一部で構成されている。
【００５４】
次に、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の書込み動作について、図６および図８を用いて説明する。なお、図８は、図６中の１つのメモリセル、例えばワード線W１上の選択メモリセルＭＣ１１にデータの書込みを行う場合のタイミングフローの一例を示している。
【００５５】
まず、選択メモリセルＭＣ１１につながるデータ線Ｄ１に接地電圧を印加し、非選択メモリセルＭＣ１２につながるデータ線Ｄ２に、例えば６Ｖ程度の書込み禁止電圧Ｖｗｄを印加する（図８の時刻ｔ１）。
【００５６】
続いて、選択ゲート信号線ＳＴ１に、例えば１０Ｖ程度の電圧を印加して、選択ＭＩＳＱＤＳ１〜ＱＤＳｎをオンする（図８の時刻ｔ２）。この時、副データ線ＳＤ１，ＳＤ２は、それぞれ０V、６Vに充電される。
【００５７】
ここで、副データ線ＳＤ２につながる非選択メモリセルＭＣ１２〜ＭＣｍ２における電位変化の様子は、前記した図５の場合と同様である。例えば選択ワード線Ｗ１に電気的に接続された非選択メモリセルＭＣ１２では、ドレインの空乏層が対向するソースの空乏層まで伸び、双方を電気的に接続するパンチスルー現象が生じ、前記ｐウエルＰＷＬのチャネルよりやや深い領域でドレイン側からソース側へ充電電流が流れる。このようにして、副ソース線ＳＳ２は次第に電位が上昇し、Ｖｗｄ−ＢＶｄｓで定義される電位まで充電されるとパンチスルー電流がオフして副ソース線ＳＳ２の充電が止まる（図８の時刻ｔ２〜時刻ｔ３）。
【００５８】
副ソース線ＳＳ２がＶｗｄ−ＢＶｄｓで定義される電位まで充電された後、短絡ＭＩＳＴＲ１〜ＴＲｎの制御線ＳＶを第１の電圧ＶｗＴＲまで昇圧する。ここで電圧ＶｗＴＲは、短絡ＭＩＳＴＲがオンして、これを介して書込み禁止電圧を副ソース線に充電するのに十分な例えば８Ｖ程度の電圧とする。すると、短絡ＭＩＳＴＲ１〜ＴＲｎの表面にはチャネルが形成され、前記書込み禁止電圧Ｖｗｄは、短絡ＭＩＳＴＲ１を介してデータ線Ｄ２から副ソース線ＳＳ２へ伝えられる。これにより、副ソース線ＳＳ２は、Ｖｗｄ−ＢＶｄｓから書込み禁止電圧Ｖｗｄまで充電される（図８の時刻ｔ３〜時刻ｔ４）。また、選択メモリセルＭＣ１１では、メモリセルＭＣ１１を介して副ソース線ＳＳ１にも接地電圧が与えられる。
【００５９】
この後、選択ワード線Ｗ１を、例えば１８Ｖ程度の書込み電圧Ｖｗに昇圧する。選択メモリセルＭＣ１１では、基板１の主面部に形成される接地電圧のチャネル全面から浮遊ゲート電極５に電子が注入されデータの書込みが行われる。一方、非選択メモリセルＭＣ１２では、チャネル電位が６Ｖ程度に昇圧されゲート電界が緩和されているため、浮遊ゲート電極５への電子注入を抑制することができ、書込みは行われない。これ以降は、前記実施の形態１と同様なので説明を省略する。
【００６０】
次に、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の製造方法の一例を図９〜図１３により説明する。図９〜図１３の（ａ）は、メモリアレイのワード線方向の要部断面図、（ｂ）はメモリアレイおよび短絡ＭＩＳの要部断面であって（ａ）に直交するデータ線方向の要部断面図をそれぞれ示している。
【００６１】
図９は、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図を示している。基板１（この段階では半導体ウエハと称する平面略円形状の半導体薄板）は、例えばｐ型の単結晶シリコンからなり、この基板１の主面側には上記ｐウエルＰＷＬが形成されている。
【００６２】
本実施の形態では、ｐウエルＰＷＬの表層の不純物濃度は、それよりも深い位置の不純物濃度よりも高くなっている。特に限定されるものではないが、例えば次のような不純物導入が行われている。第１は、例えばホウ素を７５ｋｅＶ程度、２〜３×１０12／ｃｍ2程度で打ち込む工程である。これはｐウエルＰＷＬを形成するための基本的な不純物導入工程である。第２は、例えばホウ素を４０ｋｅＶ程度、２×１０12／ｃｍ２程度で打ち込む工程である。これはメモリセルのソースおよびドレイン用の半導体領域の下に打ち込まれる。本実施の形態では、前記したように書込み禁止電圧Ｖｗｄが印加されるとソース−ドレイン間でパンチスルー現象が生じるように比較的低ドーズ量になっている。第３は、例えば二フッ化ホウ素（ＢＦ2）を５０ｋｅＶ程度、１〜２×１０13／ｃｍ2程度で打ち込む工程である。これは、基板１の表層に打ち込まれるメモリセルのしきい値電圧設定のために打ち込まれる。
【００６３】
このようなｐウエルＰＷＬは、その下層の埋込みｎウエルＢＮＬと、ｐウエルＰＷＬの側部側に形成されたｎウエルとによって取り囲まれ、基板１から電気的に分離されている。その埋込みｎウエルＢＮＬおよびｎウエルは、例えばリン（Ｐ）またはヒ素（Ａｓ）が基板１に導入されてなり、基板１のメモリ以外の素子からのノイズが基板１を通じてメモリ側に侵入するのを抑制または防止したり、ｐウエルＰＷＬの電位を基板１とは独立して所定の値に設定したりする機能を有している。
【００６４】
基板１の主面上において活性領域には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４は、例えば厚さ９〜１０ｎｍ程度の酸化シリコンからなる。このゲート絶縁膜４上には、平面帯状の導体膜５ａがパターン形成されている。導体膜５ａは、上記浮遊ゲート電極５を形成するための構成部であり、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる。この導体膜５ａ上には、例えば窒化シリコン（ＳｉｘＮｙ）等からなるキャップ絶縁膜１０が積層されている。
【００６５】
まず、このような基板１に、メモリセルのソースおよびドレイン用の不純物をイオン注入法等によって導入することにより、図１０に示すように、ソースおよびドレイン用のｎ型の半導体領域３Ｓ，３Ｄ（副データ線ＳＤ１〜ＳＤｎ、副ソース線ＳＳ１〜ＳＳｎ）を形成する。この際の不純物としては、例えばヒ素を１０14／ｃｍ2程度導入する。不純物としてヒ素を選択することにより、半導体領域３Ｓ，３Ｄの浅い接合を実現でき、かつ、短チャネル効果等の発生を抑制または防止しつつ不純物濃度の増加を図れる。したがって、微細化されても、信頼性を確保しつつ、抵抗（シート抵抗）を下げることが可能となる。
【００６６】
続いて、基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をＣＭＰ（Chemical Mechanical Polish）法によって研磨し、さらにドライエッチング法によってエッチングする。この際、図１１に示すように、基板１上の窪み内に上記絶縁膜１１が残されるようにすることで基板１の主面を平坦にする。この際、キャップ絶縁膜１０は、下層を保護するように機能する。キャップ絶縁膜１０の上部も削られる。
【００６７】
その後、キャップ絶縁膜１０を除去した後、基板１の主面上に、図１２に示すように、例えば厚さ４０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜５ｂをＣＶＤ法等によって堆積し、さらに、その上にフォトレジストＦＲをパターニングする。フォトレジストＦＲは、浮遊ゲート電極形成用のマスキングパターンである。続いて、そのフォトレジストＦＲをエッチングマスクとして、そこから露出する導体膜５ｂをエッチングすることで導体膜５ａ，５ｂからなる浮遊ゲート電極５を形成する。すなわち、浮遊ゲート電極５は、導体膜５ａ，５ｂが積み重ねられてなる。本実施の形態の浮遊ゲート電極５では、断面Ｔ字状に形成されている。すなわち、上側の導体膜５ｂの幅が、下側の導体膜５ａの幅よりも広くなっている。これにより、メモリセルのチャネル長を小さくしたままの状態で、制御ゲート電極に対する浮遊ゲート電極の対向面積を増大できるので、それらゲート電極間のカップリング比を向上させることができ、微細なまま、メモリセルの動作効率を向上させることができる。なお、メモリセルのゲート長は、例えば０．２μｍ程度である。また、浮遊ゲート電極５の断面をＩ字状としても良い。
【００６８】
次いで、基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法等によって堆積することにより、図１３に示すように、例えば厚さ１５ｎｍ程度の層間膜６を形成する。続いて、短絡ＭＩＳ形成領域の層間膜６に導体膜５ａが露出するようなコンタクトホールＣＮＴを形成する。その後、そのコンタクトホールＣＮＴ内および層間膜６上に、例えば低抵抗な多結晶シリコンからなる導体膜７ａ、タングステンシリサイド等のようなシリサイドからなる導体膜７ｂおよび酸化シリコンからなるキャップ絶縁膜１２をＣＶＤ法等によって堆積した後、その積層膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。これにより、メモリアレイにおいては、制御ゲート電極７（ワード線Ｗ１〜Ｗｍ）を形成し、それ以外の領域においては、短絡ＭＩＳＴＲ１〜ＴＲｎのゲート電極８を形成する。制御ゲート電極７（ワード線Ｗ１〜Ｗｍ）は、上記導体膜７ａ，７ｂが堆積され互いに電気的に接続されてなる。また、ゲート電極８は、導体膜５ａ，５ｂ，７ａ，７ｂが堆積され互いに電気的に接続されてなる。このようにしてメモリアレイでは、メモリセルＭＣ１１〜ＭＣｍｎおよび短絡ＭＩＳＴＲ１〜ＴＲｎを形成する。
【００６９】
このように、本実施の形態においては、前記実施の形態１で得られた前記（１）〜（３）の効果の他に以下の優れた効果を得ることができる。
（１）．メモリセルにチャネルを形成する前に、メモリセル自身のパンチスルー現象に加えて短絡ＭＩＳＴＲ１〜ＴＲｎを利用して、予め副ソース線の電位を書込み禁止電圧Ｖｗｄまで充電することができる。これにより、非選択メモリセルにおけるホットエレクトロン注入をより完全に抑制することができ、フラッシュメモリ（ＥＥＰＲＯＭ）のデータ保持特性をさらに向上させることができる。また、フラッシュメモリ（ＥＥＰＲＯＭ）のデータ書換可能回数を向上させることができる。
（２）．短絡ＭＩＳＴＲ１〜ＴＲｎによる副ソース線への充電を開始する前に、メモリセル自身のパンチスルー現象を利用して副ソース線の電位を予めある程度の電位まで充電できるので、短絡ＭＩＳＴＲ１〜ＴＲｎによる副ソース線への充電量を減らすことができる。これにより、短絡ＭＩＳＴＲ１〜ＴＲｎがホットエレクトロン注入により特性変動を起こす可能性を低減できる。
（３）．メモリセル自身のパンチスルー現象を利用して副ソース線の電位をある程度高めておいてから、短絡ＭＩＳＴＲ１〜ＴＲｎによる副ソース線への充電を開始することにより、短絡ＭＩＳＴＲ１〜ＴＲｎに繰り返し印加される電圧を下げることができるので、短絡ＭＩＳＴＲ１〜ＴＲｎを保護することができ、短絡ＭＩＳＴＲ１〜ＴＲｎのゲート耐圧不良を低減または防止することが可能となる。
（４）．万が一短絡ＭＩＳＴＲ１〜ＴＲｎが故障した場合でも、メモリセル自身のパンチスルー現象により、非選択メモリセルへのホットエレクトロン注入による書込みディスターブを抑制または防止することができる。
（５）．本実施の形態では、メモリセル自身のパンチスルー現象を利用して副ソース線の電位をある程度充電した後に、短絡ＭＩＳＴＲ１〜ＴＲｎによる副ソース線への充電を開始する場合について説明したが、これに限定されるものではなく、短絡ＭＩＳＴＲ１〜ＴＲｎによる副ソース線への充電を行った後に、または行うと同時に、メモリセル自身のパンチスルー現象を利用して副ソース線への充電を開始するようなタイミングフローとしても良い。この場合は、本実施の形態２の上記（４）の効果を得ることができる。
【００７０】
（実施の形態３）
本実施の形態においては、例えばＮＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）に本発明を適用した場合について説明する。
【００７１】
本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）を構成するメモリセルも前記実施の形態１，２と同様の構造および特性を有している。すなわち、Ｖｒ＜ＢＶｄｓ＜Ｖｗｄ＜ＢＶｄｊの関係を満たすように設定されている。
【００７２】
図１４は、本実施の形態におけるＮＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイＭＡの回路構成例を示している。
【００７３】
本実施例のメモリアレイＭＡでは、メモリセルＭＣ１１〜ＭＣｍｎは行列状に配置され、同一列に設けられた所定個数のメモリセルＭＣ１１〜ＭＣｍｎが相互に直列接続されて、１つのＮＡＮＤユニットＮＵＮＴが形成されている。そして、ＮＡＮＤユニットＮＵＮＴの両端が選択ＭＩＳＱＤＳ１〜ＱＤＳｎならびに選択ＭＩＳＱＳＳ１〜ＱＳＳｎを介して、主データ線Ｄ１〜Ｄｎおよび共通の主ソース線ＣＳに選択的に接続されている。また、同一行のメモリセルＭＣ１１〜ＭＣｍｎの制御ゲート電極は同一のワード線Ｗ１〜Ｗｍに接続されている。各メモリセルＭＣ１１〜ＭＣｍｎへのデータの書き込みは、前記実施の形態１，２と同様にＦＮトンネル現象によって電子を浮遊ゲート電極に注入することで行う。
【００７４】
図１５は、図１４のＮＡＮＤユニットＮＵＮＴ（複数のワード線Ｗ１〜Ｗｍを直交する方向）における基板１の断面図を示している。
【００７５】
各メモリセルＭＣ１１〜ＭＣｍ１（ＭＣ）は、ソースおよびドレイン用のｎ型の半導体領域３を有している。そして、これら複数のメモリセルＭＣは、各メモリセルＭＣの隣接間に位置する１つのｎ型の半導体領域３を共有することで直列に接続されている。ｎ型の半導体領域３は、前記実施の形態１，２のｎ型の半導体領域３Ｄ，３Ｓと同一のものである。これ以外は、前記実施の形態１，２と同じである。
【００７６】
次に、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の書込み動作について、図１４および図１６を用いて説明する。なお、図１６は、図１４中の１つのメモリセル、例えばワード線W２上の選択メモリセルＭＣ２１にデータの書込みを行う場合のタイミングフローの一例を示している。
【００７７】
図１４および図１６に示すように、選択メモリセルＭＣ２１にデータの書込みを行う場合、選択メモリセルＭＣ２１につながるデータ線Ｄ１の電圧を接地電位とし、ワード線Ｗ２を、例えば２０Ｖ程度の正の高電圧Ｖｗとする。
【００７８】
選択ゲート信号線ＳＴ２を0Vとし、選択ＭＩＳＱＳＳ１をオフして副ソース線ＳＳ１，ＳＳ２をフローティング状態とする。ここで、同一ワード線Ｗ２に電気的に接続される非選択メモリセルＭＣ２２等にも制御ゲート電極に、２０Ｖ程度の高電圧が印加されるので、非選択メモリセルＭＣ２２等にも書込みを阻止する書込み禁止動作が必要となる。この際、本実施の形態では、前記実施の形態１と同様の作用により、非選択メモリセルへの書込ディスターブ現象を抑制または防止できる。したがって、前記実施の形態１と同様の効果を得ることができる。なお、書込みおよび書込み禁止のタイミングは、前記実施の形態１とほぼ同じなので説明を省略する。
【００７９】
（実施の形態４）
本実施の形態においては、本発明をフラッシュメモリ（ＥＥＰＲＯＭ）のデータ消去動作に適用した応用例を説明する。すなわち、フラッシュメモリ（ＥＥＰＲＯＭ）は、メモリアレイの全てのメモリセルまたは一群のメモリセルのデータを一括して消去することを１つの特徴としている。しかし、複数のメモリセルのデータを消去する、すなわち、複数のメモリセルのしきい値電圧を一度に下げなければならないことから、メモリセル毎に消去状態がばらつく場合がある。この場合、完全に消去されるようにすることから、当然、デプリートしてしまうメモリセル（しきい値電圧が必要以上に低くなってしまうメモリセル）も生じる。そこで、このデプリートとされたメモリセルだけデータを書き戻す、いわゆる書戻し動作が必要となっている。この場合もデータを書き込むことから前記実施の形態１で説明したと同様の作用（書込みディスターブ現象）によって非選択メモリセル（すなわち、デプリートしていないメモリセル）に対してもデータを書き込んでしまう場合がある。本実施の形態は、このような問題を回避するための一例を説明するものである。なお、ここでは、特に限定されないが、メモリセルの構造やメモリアレイの構成等が、前記実施の形態１と同様として説明する。
【００８０】
図１７は、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の消去動作の流れを示すフロー図である。また、図１８（ａ）〜（ｄ）は、そのフローの各ステップにおけるメモリセルのしきい値分布を示す説明図である。
【００８１】
本実施の形態の消去動作は、例えば以下のように2段階で行われる。
【００８２】
ステップ１では、まず、消去開始後、消去対象のワード線に対して消去電圧を印加する（工程１０１）。続いて、図１８（ａ）で例示するように、対象となる全てのメモリセルについて、そのしきい値電圧が、所定の判定電圧Vev1より低くなっているかどうか、検証動作を行う。検証の結果、図１８（ｂ）に示すように、Vev1よりしきい値電圧の高いものがある場合には、再び元に戻って消去電圧の印加、検証動作を繰り返す。
【００８３】
こうして、消去対象となるワード線に接続されたすべてのメモリセルのしきい値が、所定の判定電圧Vev1より低くなったら、次のステップ２に進む(工程１０２)。
【００８４】
ステップ２では、消去された全てのメモリセルについて、そのしきい値が別の所定の判定電圧Vev2より低くなっているかどうか、検証動作を行う（工程１０３、工程１０４）。検証の結果、図１８（ｃ）に示すように、Vev2よりしきい値電圧の高いものがある場合には、今度は該当するメモリセルのみ、選択的にVev2よりしきい値が高くなるように書き戻し動作を行う（工程１０５）。この時、Vev2よりしきい値の高いメモリセルについては、前記実施の形態１と同様にして書き込み禁止動作を行う。
【００８５】
こうして、図１８（ｄ）に示すように、書き戻し対象となるメモリセルのしきい値が、所定の判定電圧Vev2より高くなったら、書き戻し動作は終了する（工程１０６）。
【００８６】
本実施の形態４においては、フラッシュメモリ（ＥＥＰＲＯＭ）のデータ消去に際して書戻し動作を行うことにより、消去後のしきい値電圧分布を狭く制御することができ、低電圧化に有利になる。また、書戻し動作において、前記実施の形態１で説明したのと同じ作用により非選択メモリセルに対する書戻しディスターブを抑制することができるので、消去エラーを抑制または防止することができる。
【００８７】
（実施の形態５）
フラッシュメモリ（ＥＥＰＲＯＭ）では、メモリセルのしきい値分布を複数の記憶レベルに分ける（制御する）ことによって、１個のメモリセルに多ビットの情報記憶が可能となる。これを多値記憶と呼ぶ。本実施の形態においては、その多値記憶が可能なＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）に本発明を適用した場合の一例について図１９〜図２１により説明する。
【００８８】
図１９（ａ）は通常の２値記憶の場合のしきい値分布を示し、（ｂ）は本実施の形態のフラッシュメモリ（ＥＥＰＥＯＭ）に含まれる全てのメモリセルのしきい値分布を示している。
【００８９】
通常のフラッシュメモリ（ＥＥＰＥＯＭ）では、図１９（ａ）に示すように、１つのメモリセルに１ビットのデータを記憶するようにしている（２値記憶）。これに対して、本実施の形態のフラッシュメモリ（ＥＥＰＥＯＭ）では、図１９（ｂ）に示すように、書込み動作時にワード線に印加する検証電圧として、例えば３種類の異なる値Ｖｗｖ１、Ｖｗｖ２、Ｖｗｖ３を設定し、これらを切り換えて３回に分けて書き込み動作を行うことで、３つの異なるレベルへの書込みを行っている。これと消去レベルとを合わせて、本実施の形態のフラッシュメモリ（ＥＥＰＥＯＭ）では、メモリセルのしきい値分布を４つのレベルに制御すること、すなわち、１つのメモリセルに２ビットの記憶を行うことを可能としている（多値記憶）。したがって、しきい値電圧分布の制御に高い精度が必要とされる。
【００９０】
また、１つのメモリセルに書き込まれた２ビットを読み出すために、読み出し動作時にワード線に印加する電圧を３種類設け、３回の読み出し動作でメモリセルからデータを読み出し、これを２ビットの情報へ変換して外部へ出力する手段を設けてある。
【００９１】
なお、記憶のレベルや検証電圧、読み出し電圧の種類などは上記に限られるものではなく、例えばメモリセルのしきい値分布を８つのレベルに制御して記憶することで、１つのメモリセルに４ビットの記憶を行うようにしても良い。
【００９２】
図２０は、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の回路構成の要部を表わす回路ブロック図を示している。本回路は、メモリアレイＭＡをその基本構成要素として有し、さらにその直接周辺回路となる行デコーダＸＤ、センスアンプ／データラッチ回路ＳＡ／ＤＬ、列デコーダＹＤを有している。
【００９３】
メモリアレイＭＡは、前記図３に示したのと同様の構成で行列状に配置されたメモリセルMCと、これに接続されたワード線Ｗ１〜Ｗｍ、データ線Ｄ１〜Ｄｎ、選択ＭＩＳなどを有している。
【００９４】
行デコーダＸＤは、メモリアレイＭＡ内に含まれるワード線Ｗ１〜Ｗｍを選択するように接続され、また、列デコーダＹＤはセンスアンプ／データラッチ回路ＳＡ／ＤＬを介してメモリアレイＭＡ内に含まれるデータ線Ｄ１〜Ｄｎを選択する様に接続されている。なお、ワード線Ｗｘは、選択された所定のワード線を例示している。また、主データ線Ｄｘは、選択された所定のデータ線を例示している。
【００９５】
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎは、入出力バッファＩ／ＯＢの入力に接続されている。入出力バッファＩ／ＯＢは、アドレスジェネレータＡＧを介して行デコーダＸＤ、列デコーダＹＤに接続され、さらに、センスアンプ／データラッチ回路ＳＡ／ＤＬおよび制御回路ＣＣにも接続される。
【００９６】
制御端子ＣＰ１〜ＣＰｎは、制御信号入力バッファＣＩＢを介して制御回路ＣＣおよびメインアンプＭＡＭと電気的に接続されている。メインアンプＭＡＭは、制御回路ＣＣおよび入出力バッファＩ／ＯＢと接続されている。制御回路ＣＣは、電源制御回路ＰＳを介して、行デコーダＸＤおよびセンスアンプ／データラッチ回路ＳＡ／ＤＬに接続される。
【００９７】
電源制御回路ＰＳは、基準電源発生回路ＰＳ１、各種電圧発生回路ＰＳ２および電源切換え回路ＰＳ３を有している。本実施の形態の各種電圧発生回路ＰＳ２は、１つのメモリセルに2ビットの記憶を行うために、書込み動作において３種類の書込み電圧と検証電圧を生成し、また、読み出し動作において３種類の読み出し電圧を生成する。
【００９８】
次に、本実施の形態の動作方法の一例を説明する。
【００９９】
図２１は、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の書込み動作の流れを示すフローチャート図を示している。本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）では、ワード線に印加する書込み電圧および検証電圧として３種類の異なる値を用い、個々のレベルへの書込み毎にこれらを順次切り換えて、各レベル'０１'、'００'、'１０'への書込みのシリーズによって１回の書込み動作を行う（ワード線に印加する電圧を換えて工程２０１〜２０３の繰り返し行う）。
【０１００】
次に、個々のレベルへの書込みについて説明する。
【０１０１】
図２０において、制御ピンＣＰ１〜ＣＰｎから入力された書込みコマンドは、制御信号入力バッファＣＩＢを経て制御回路ＣＣに入力され、制御回路ＣＣ内で制御信号に変換される。この制御信号は電源制御回路ＰＳに送られ、電源切換え回路ＰＳ３を制御しての各種電圧発生回路ＰＳ２の出力を、書込み動作に必要な所定の書込み電圧Ｖｗに切換える。これにより、書込み電圧Ｖｗが行デコーダＸＤに供給される。
【０１０２】
一方、入出力バッファＩ／ＯＢから入力された行アドレス信号は、アドレスジェネレータＡＧを介して行デコーダＸＤに入力され、ワード線駆動信号にデコードされる。このワード線駆動信号により選択された所定のワード線Ｗｘ（図３の場合、選択されたワード線Ｗ１）がワードドライバ等により駆動され、書込み電圧Ｖｗがワード線Wｘを介して所望のメモリセルＭＣの制御ゲート電極に対して与えられる。
【０１０３】
データ線Dｘについても、上述と同様入出力バッファＩ／ＯＢからアドレスジェネレータＡＧを介して列デコーダＹＤに入力された列アドレス信号により選択が行われる。また、制御信号入力バッファＣＩＢを経て制御回路ＣＣに入力されたコマンドによって、センスアンプ／データラッチ回路ＳＡ／ＤＬに対して電源制御回路ＰＳから所定の電圧が供給され、これにより選択メモリセルのドレインには０V、非選択メモリセルのドレインには書込み禁止電圧Ｖｗｄ（例えば６Ｖ）が与えられる。また、メモリセルＭＣのソースは、ソース選択ＭＩＳをオフすることによりフローティング状態にされ、ｐウエルＰＷＬ（図１等参照）に対しては接地電位が与えられる。
【０１０４】
書込みの詳細なタイミングフローは、前記実施の形態１の図４と同様である。ただし、書込みレベルに応じて図４のＶｗが適宜変更される。例えば、レベル'０１'への書込みでは、第1の書込み電圧Ｖｗ１に設定される。また、書込み選択メモリセルの同一ワード線上にある非選択メモリセルに対しては書込み禁止電圧Ｖｗｄが与えられるのも同様である。
【０１０５】
図２１で示したように、第1の書込み電圧Ｖｗ１印加の後に検証動作を行い（工程２０１、工程２０２）、所望のメモリセルのしきい値電圧が検証電圧Ｖｗｖ１より高いかどうかを判定する（工程２０３）。判定の結果、これを満たさないものがある場合は元に戻って再び第1の書込み及び検証動作を繰り返す。ここで、1回目の書込み電圧Ｖｗ１の印加によってしきい値電圧が検証電圧Ｖｗｖ１以上になったメモリセル、すなわち、1回目で書込みが完了したメモリセルについては２回目の書込み電圧Ｖｗ１の印加の際には非選択メモリセルと同様に書込み禁止電圧Ｖｗｄが与えられる。このようにして、全ての書込みたいメモリセルのしきい値電圧が検証電圧Ｖｗｖ１より高くなったら、レベル'０１'への書込みが完了し、続いて、次のレベル'００'への書込みに移行する。以下、同様の動作を繰り返し、書込み動作が完了する。
【０１０６】
本実施の形態においては、ＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）において複数レベルへの書込みを行う場合について説明した。メモリセルが副ビット線に並列に接続されているＡＮＤ型のフラッシュメモリでは、その内の１つでもしきい値が０Ｖ以下となるものがあると、そのセルが選択／非選択に関わらずＡＮＤユニットＵＮＴの全体が常時オンになってしまい、正常な読み出しができなくなる。そのため、しきい値電圧分布の下限を０Ｖからある程度余裕をもって高い値に設定する必要がある。一方、読み出し電圧をあまり大きい値に設定すると、読み出し電圧を作るために昇圧する時間がかかったり、読み出しでのディスターブが大きくなったりする、といった問題があるため、しきい値電圧分布の上限も例えば５Ｖ程度に抑える必要がある。したがって、ＡＮＤ型のフラッシュメモリ（ＥＥＰＲＯＭ）において多値記憶を採用する場合、限られた電圧範囲の中に複数のしきい値分布を作る必要があり、図１９（ａ）に示したような１つのメモリセルで1ビットを記憶する場合よりも、書込み動作でのしきい値分布の制御をより精密に行う必要がある。
【０１０７】
本実施の形態は、書込み時の非選択メモリセルへの書込みディスターブを抑制または防止することを図ったものであり、しきい値の制御を精密に行う必要がある多値記憶には特に好適である。また、多値記憶では、しきい値分布幅を狭くするために書込み選択メモリセルについても所定の検証電圧に到達した後は書込み禁止電圧を印加する必要があるため、２値記憶に比較して、書込みディスターブを受けるメモリセルが増える。したがって、本実施の形態の技術が更に有効となる。
【０１０８】
次に、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）におけるデータ消去動作について説明する。
【０１０９】
データ消去の詳細なタイミングフローは、例えば前記実施の形態４と同様とする。前記実施の形態４で説明したように消去を2ステップで行うことにより、多値記憶に適合した狭いしきい値分布を実現することができる。
【０１１０】
ステップ１において、消去コマンドは、図２０の制御ピンＣＰ１〜ＣＰｎから入力されると、制御信号入力バッファＣＩＢを経て制御回路ＣＣに入力され、制御回路ＣＣ内で制御信号に変換される。この制御信号は、電源制御回路ＰＳに送られ、電源切換え回路ＰＳ３を制御しての各種電圧発生回路ＰＳ２の出力を、消去動作に必要な所定の消去電圧Ｖｅｗに切換える。これにより、消去電圧Ｖｅｗが行デコーダＸＤに供給される。
【０１１１】
一方、入出力バッファＩ／ＯＢから入力された行アドレス信号は、アドレスジェネレータＡＧを介して行デコーダＸＤに入力され、ワード線駆動信号にデコードされる。このワード線駆動信号により選択された所定のワード線Ｗｘ（図３の場合、ワード線Ｗ１）がワードドライバ等により駆動され、消去電圧Ｖｅｗがワード線Ｗｘを介して所望のメモリセルＭＣの制御ゲート電極に対して与えられる。
【０１１２】
また、メモリセルＭＣのソースは、ソース選択ＭＩＳをOオフすることによりフローティング状態にされ、ドレインとｐウエルＰＷＬ（図１等参照）に対しては接地電位が与えられる。
【０１１３】
以上を繰り返し、消去対象となるワード線に接続された全てのメモリセルのしきい値電圧が、所定の判定電圧Ｖｅｖ１よりも低くなったら、ステップ２に進む。
【０１１４】
ステップ２では、消去されたメモリセルについて、そのしきい値が所定の判定電圧Ｖｅｖ２より低くなっているもののみ、選択的に書戻しを行う。その際、書戻し非選択のメモリセルには書戻し禁止電圧Ｖｗｄを印加するのは、前記実施の形態４と同様である。
【０１１５】
このようにして、全てのメモリセルのしきい値電圧が検証電圧Ｖｅｖ２より高くなったら消去動作が完了する。
【０１１６】
このようなデータ消去動作における本実施の形態の有効性は、データ書込み動作の場合と同様である。
【０１１７】
（実施の形態６）
本実施の形態においては、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）が取り込まれた集積回路カードについて説明する。
【０１１８】
図２２は、本実施の形態のコンピュータシステムを示している。このコンピュータシステムは、システムバスＳＢを介して相互に接続されたホストＣＰＵと、入出力装置Ｉ／ＯＤ、ＲＡＭ、メモリカード（集積回路カード）ＭＥＣとを有している。
【０１１９】
メモリカードＭＥＣは、例えばハードデイスク記憶装置の置換用途として数十ギガバイトの大容量記憶のメモリ回路を有するメモリカードであって、システムバスインターフェイスＳＢＩ、コントローラＣＮＴおよび前記本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）が形成された複数枚のチップＣＨ１〜ＣＨ４を有している。
【０１２０】
したがって、メモリカードＭＥＣは、前記したフラッシュメモリ（ＥＥＰＲＯＭ）の利点、すなわち、書込み禁止メモリセルへの書込みディスターブ現象を抑制または防止することによるデータの書換え回数やデータ保持特性の向上を図ることができ、記憶装置としても充分な産業的利点を有するものである。
【０１２１】
なお、本実施の形態は、厚さの比較的薄いメモリカードに限定されるものでは無く、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェイスとホストシステムのコマンドを解析してフラッシュメモリ（ＥＥＰＲＯＭ）を制御することが可能なインテリジェントなコントローラとを含む、どのような不揮発性記憶装置（半導体装置）にも適用可能なことは言うまでもない。
【０１２２】
長期間に記憶されるデータは、このメモリカードＭＥＣに記憶される。一方、ホストＣＰＵによって処理されて頻繁に変更されるデータは、揮発性メモリのＲＡＭに格納される。メモリカードＭＥＣは、システムバスＳＢと接続されるシステムバスインターフェイスＳＢＩを持ち、例えばＡＴＡシステムバス等のような標準バスインターフェイスを可能とする。システムバスインターフェイスＳＢＩに接続されたコントローラＣＲは、システムバスＳＢに接続されたホストＣＰＵや入出力装置Ｉ／ＯＤのホストシステムからのコマンドとデータとを受け付ける。
【０１２３】
コマンドがリード命令の場合は、コントローラは複数のフラッシュEEPROMの必要なひとつまたは複数をアクセスして読み出しデータをホストシステムへ転送する。
【０１２４】
コマンドがライト命令の場合、コントローラＣＲは、複数のチップＣＨ１〜ＣＨ４（フラッシュメモリ（ＥＥＰＲＯＭ））の必要な１つまたは複数をアクセスしてホストシステムからの書込みデータをその内部に格納する。この格納動作は、フラッシュメモリ（ＥＥＰＲＯＭ）の必要なブロックやセクタやメモリセルへのプログラム動作とベリファイ動作とを含んでいる。
【０１２５】
コマンドが消去命令の場合、コントローラＣＲは、複数のチップＣＨ１〜ＣＨ４（フラッシュメモリ（ＥＥＰＲＯＭ））の必要な１つまたは複数をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリ（ＥＥＰＲＯＭ）の必要なブロック、セクターまたはメモリセルへの消去動作とベリファイ動作とを含んでいる。
【０１２６】
本実施の形態によるメモリカードＭＥＣは、上記ライト命令によって、複数のチップＣＨ１〜ＣＨ４（フラッシュメモリ（ＥＥＰＲＯＭ））に書込みデータを格納する際に、書き込みを行わない部分のデータが化けてしまうことを防止できる。したがって、コンピュータシステムを用いて、メモリカードＭＥＣに書き込んだデータが、データ処理を繰り返し行っているうちに、いつの間にか違うデータに変わってしまうという不具合を低減または防止できる。
【０１２７】
本実施の形態のメモリカードＭＥＣは、上記のようにハードデイスク記憶装置の置換用途として用いる場合に限定されるものではなく種々変更可能である。例えば音楽や画像データの保存用として、金融や流通業用として、医療や保険業用として、交通や運輸関係用としてあるいは公衆電話用として用いることもできる。本実施の形態のメモリカードＭＥＣを音楽や画像データの保存用として用いた場合、所望の音楽や画像データが部分的に変わってしまうのを抑制または防止できる。また、金融や流通業用として用いた場合、例えばメモリカードＭＥＣに記憶する金額が所望の金額よりも少なくなってしまうというような不具合を抑制または防止できる。また、医療や保険業用とした用いた場合、例えば電子カルテ、健康診断カードあるいは健康保険証用にメモリカードを用いた際に、書き込まれた個人情報が間違ったものに変わってしまうというような不具合を抑制または防止できる。さらに、交通や運輸関係用として用いた場合、例えば乗車券、有料道路利用券または座席予約用にメモリカードを用いた際に、その使用可能な料金や座席予約データが所望したものとは変わってしまうという不具合を抑制または防止できる。
【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２９】
例えばメモリセルとしてＡＣＥＥ（Array Contactless EEprom）セルを用いても良い。このセルは、ＦＬＯＴＯＸ（FLOating-gate  Tunnel-Oxide）セルをベースにしたセルで、ソース用の半導体領域上に限定してトンネル絶縁膜を設け、書込みおよび消去をＦＮトンネル現象を用いるメモリセルである。
【０１３０】
また、前記実施の形態６では、メモリカード内にフラッシュメモリ（ＥＥＰＲＯＭ）が形成された半導体チップの他に、コントローラが設けられている場合について説明したが、これに限定されるものではなく、メモリカード内にフラッシュメモリ（ＥＥＰＲＯＭ）が形成された複数の半導体チップのみが設けられたメモリカードにも本発明を適用できる。
【０１３１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である単体のフラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合について説明したが、それに限定されるものではなく、例えばマイクロプロセッサ等のような論理回路とフラッシュメモリ（ＥＥＰＲＯＭ）とを同一の半導体基板に設けている混載型の半導体装置にも適用できる。
【０１３２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３３】
すなわち、選択メモリセルにトンネル現象によってデータを電気的に書込むことが可能な不揮発性メモリセルを有する半導体装置において、非選択メモリセルのドレインに書込み禁止電圧を印加する前に、非選択メモリセルのソースおよびドレイン間でパンチスルー現象を生じさせ、非選択メモリセルのソースの電位を予め上昇させておくことにより、書込み禁止の非選択メモリセルへの書込みディスターブ現象を抑制または防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルの模式的な要部断面図である。
【図２】図１のメモリセルの各種接合の電気特性を示すグラフ図である。
【図３】本発明の一実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）におけるメモリアレイの一例の要部回路図である。
【図４】図３中の１つのメモリセルにデータの書込みを行う場合のタイミングフロー図である。
【図５】（ａ）〜（ｃ）は、図４のタイミングフローによるメモリセルへのデータ書込み動作時における非選択メモリセルの電位変化を模式的に示した断面図である。
【図６】本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）におけるメモリアレイの一例の要部回路図である。
【図７】図６のフラッシュメモリ（ＥＥＰＲＯＭ）の短絡ＭＩＳ・ＦＥＴの模式的な要部断面図を示している。
【図８】図６中の１つのメモリセルにデータの書込みを行う場合のタイミングフロー図である。
【図９】（ａ）および（ｂ）は、図６のフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図である。
【図１０】（ａ）および（ｂ）は、図９に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図である。
【図１１】（ａ）および（ｂ）は、図１０に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図である。
【図１２】（ａ）および（ｂ）は、図１１に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図である。
【図１３】（ａ）および（ｂ）は、図１２に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中における要部断面図である。
【図１４】本発明の他の本実施の形態におけるフラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイの一例の要部回路図である。
【図１５】図１４のフラッシュメモリ（ＥＥＰＲＯＭ）の要部断面図である。
【図１６】図１４中の１つのにデータの書込みを行う場合のタイミングフロー図である。
【図１７】本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）の消去動作の流れを示すフロー図である。
【図１８】（ａ）〜（ｄ）は、図１７のフローの各ステップにおけるメモリセルのしきい値分布を示す説明図である。
【図１９】（ａ）は通常の２値記憶の場合のしきい値分布、（ｂ）は本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＥＯＭ）に含まれる全てのメモリセルのしきい値分布の説明図である。
【図２０】本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）の回路構成の要部を表わす回路ブロック図である。
【図２１】本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）の書込み動作の流れを示すフローチャート図である。
【図２２】本発明のさらに他の実施の形態である集積回路カードを有する装置の説明図である。
【図２３】本発明者らが検討したフラッシュメモリ（ＥＥＰＲＯＭ）の部分回路図である。
【図２４】図２３のフラッシュメモリ（ＥＥＰＲＯＭ）におけるデータ書込みタイミングフロー図である。
【図２５】（ａ）〜（ｃ）は、図２３のフラッシュメモリ（ＥＥＰＲＯＭ）において非選択メモリセルにおいて書込みディスターブ現象が生じることを説明するための半導体基板の部分断面図である。
【符号の説明】
１  半導体基板
２ａ  分離部
３Ｓ  半導体領域
３Ｄ  半導体領域
４  ゲート絶縁膜
５  浮遊ゲート電極
６  ゲート電極間絶縁膜
７  制御ゲート電極
８  ゲート電極
１０  キャップ絶縁膜
１１  絶縁膜
１２  キャップ絶縁膜
５０  半導体基板
５１  浮遊ゲート電極
５２  制御ゲート電極
ＰＷＬ  ｐウエル
ＢＮＬ  埋込みｎウエル
ＣＮＴ  コンタクトホール
ＭＡ  メモリアレイ
ＱＤＳ１〜ＱＤＳｎ，ＱＳＳ１〜ＱＳＳｎ  選択ＭＩＳ・ＦＥＴ
Ｄ１〜Ｄｎ  主データ線
Ｄｘ  データ線
ＣＳ  主ソース線
ＳＤ１〜ＳＤｎ  副データ線
ＳＳ１〜ＳＳｎ  副ソース線
Ｗ１〜Ｗｍ  ワード線
Ｗｘ  ワード線
ＳＴ１，ＳＴ２  選択ゲート信号線
ＵＮＴ  ＡＮＤユニット
ＮＵＮＴ  ＮＡＮＤユニット
ＭＣ１１〜ＭＣｍｎ  メモリセル
ＣＩ  チャネル電流
ＸＤ  行デコーダ
ＳＡ／ＤＬ  センスアンプ／データラッチ回路
ＹＤ  列デコーダ
Ｉ／Ｏ１〜Ｉ／Ｏｎ  入出力端子
Ｉ／ＯＢ  入出力バッファ
ＡＧ  アドレスジェネレータ
ＣＣ  制御回路
ＣＰ１〜ＣＰｎ  制御端子
ＣＩＢ  制御信号入力バッファ
ＭＡＭ  メインアンプ
ＰＳ  電源制御回路
ＰＳ１  基準電源発生回路
ＰＳ２  各種電圧発生回路
ＰＳ３  電源切換え回路
ＳＢ  システムバス
Ｉ／ＯＤ  入出力装置
ＭＥＣ  メモリカード（集積回路カード）
ＳＢＩ  システムバスインターフェイス
ＣＲ  コントローラ
ＣＨ１〜ＣＨ４  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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