(57)【特許請求の範囲】
【請求項１】
被測定デバイスに試験信号を与えることにより得られる前記被測定デバイスの出力に基づいて、前記被測定デバイスの良否判定を行うＩＣ試験装置において、
テストパターンの発生に必要な演算式が記述されたテストプログラムをコンパイルするテスタコントローラと、
このテスタコントローラがコンパイルすることによって得られた演算データが記憶されると共に、前記テスタコントローラの命令に基づいてパターンデータを発生するハードウェアパターン発生器と、
このハードウェアパターン発生器で発生したパターンデータを記憶する複数のパターンメモリと、
前記ハードウェアパターン発生器が発生したパターンデータを書き込むパターンメモリを選択する書き込みパターンメモリ選択回路と、
この書き込みパターンメモリ選択回路によって書き込まれたパターンメモリを選択し、パターンデータを読み出す読み出しパターンメモリ選択回路と、
このパターンメモリ選択回路を介して読み出したパターンデータに基づいて試験信号を生成し前記被測定デバイスに与えると共に、この被測定デバイスの出力を判定する試験回路とを備え、
前記試験回路が、被測定デバイスのテストの実行と並行して、未使用の前記パターンメモリにパターンデータを書き込むことを特徴とするＩＣ試験装置。
【請求項２】
前記ハードウェアパターン発生器が発生したパターンデータを圧縮するエンコーダと、
このエンコーダによって圧縮されたパターンデータを解凍するデコーダと
を備えたことを特徴とする請求項１記載のＩＣ試験装置。
【請求項３】
被測定デバイスに試験信号を与えることにより得られる前記被測定デバイスの出力に基づいて、前記被測定デバイスの良否判定を行うＩＣ試験装置において、
テストパターンの発生に必要な演算式が記述されたテストプログラムをコンパイルするテスタコントローラと、
このテスタコントローラがコンパイルすることによって得られた演算データが記憶されると共に、前記テスタコントローラの命令に基づいてパターンデータを発生するハードウェアパターン発生器と、
前記ハードウェアパターン発生器が発生したパターンデータを圧縮するエンコーダを備え、
被測定デバイスのテスタピンごとに、
複数の前記パターンメモリと、
前記エンコーダによって圧縮されたパターンデータを書き込むパターンメモリを選択する書き込みパターンメモリ選択回路と、
この書き込みパターンメモリ選択回路によって書き込まれたパターンメモリを選択し、パターンデータを読み出す読み出しパターンメモリ選択回路と、
前記エンコーダによって圧縮されたパターンデータを解凍するデコーダと、
前記パターンメモリから読み出したパターンデータに基づいて試験信号を生成し前記被測定デバイスに与えると共に、この被測定デバイスの出力を判定する試験回路と
を備えたことを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定デバイスを試験するＩＣ試験装置に関し、特に、パターンデータの発生を高速に行うと共に、コンパイルに要する時間を短くできるＩＣ試験装置に関する。
【背景技術】
【０００２】
一般に、ＩＣ試験装置は、ＩＣ、ＬＳＩ等に試験信号を与えることにより得られる被測定デバイスの出力に基づいて、被測定デバイスの良否の判定を行うものである。また、被試験デバイスに与えるパターンは、そのパターンの振幅や周波数を任意に設定できることが必要とされる。
【０００３】
ここで、発生するパターンは２種類に大別される。２種類のパターンの一つは、高速に論理を変化させて印加する「高速パターンモード」であり、もう一つはDCパラメータ測定に使用され、直流レベルを印加する「レベルモード」である。これらのモードのうち、高速パターンモードで出力されるパターンデータについては被試験デバイスの種類に応じて適切な速度で出力することが要求される。
【０００４】
また、このようなパターンを出力するためにはパターン発生器が用いられ、ハードウェア方式によるものとソフトウェア方式によるものの２種類が存在する。このようなＩＣ試験装置のテストパターンの生成に関する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開平１１−３１６２６７号公報
【０００６】
以下、従来のＩＣ試験装置のパターン発生器を説明する。図９はハードウェアパターン発生器の構成例であり、図１０はそのフローチャートである。テスタコントローラ１０で実行されるテストプログラムにはテストパターンを発生させるために必要な演算式が記述される（ステップＡ１）。このテストプログラムはコンパイルすることにより、ソフトウェア演算によってハードウェアパターン発生器１１に設定される演算データに変換される（ステップＡ２）。
【０００７】
ハードウェアパターン発生器１１は図示しないメモリを備え、この演算データはテストの実行前にテスタコントローラ１０によりハードウェアパターン発生器１１のメモリにライトされる（ステップＡ３）。そして、テスタコントローラ１０によるテスト発生の開始命令によって演算データがこのメモリから読み出されると（ステップＡ４）、演算が実行されてパターンデータを発生し、試験回路１２が被測定デバイス１３のテストを実行する（ステップＡ５）。
【０００８】
ただし、ハードウェアパターン発生器１１のメモリにはパターンデータそのものが記憶されるわけではないので、その後にパターンデータを発生させるための演算が必要となり、パターンデータを高速に発生させることはできない。
【０００９】
なお、試験回路１２はタイミング発生器と波形生成回路、そして被測定デバイス１３から出力された信号を判定する判定回路からなるが、これらの構成については一般的なＩＣ試験装置と同様なので説明を省略する。
【００１０】
次に、従来のソフトウェアパターン発生器を説明する。図１１はソフトウェアパターン発生器の構成例であり、図１２はそのフローチャートである。まず、テストプログラムにはテスト実行時に発生させたいテストパターンが記述される（ステップＢ１）。テストプログラムは、コンパイルすることによりソフトウェアによって、実際に発生するパターンデータに変換される（ステップＢ２）。
【００１１】
このパターンデータはテスト実行前にテスタコントローラ２０によりパターンメモリ２１にライトされ（ステップＢ３）、テスト開始命令により（ステップＢ４）、このパターンメモリ２１から読み出して、試験回路２２が被測定デバイス２３のテストを実行する（ステップＢ５）。なお、パターンメモリ２１にはパターンデータそのものが記憶されるため、試験回路２２によるパターンメモリ２１からの読み出しは高速に行うことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、近年の被試験デバイスは高速化が進んでおり、また、この被試験デバイスを試験するＩＣ試験装置のパターンデータ発生器も同様に高速化が求められている。しかし、被試験デバイスの高速化に伴う高速なパターンデータ発生要求に対し、ハードウェアパターン発生器によるパターンデータの生成は、上述した理由で高速化が難しい。
【００１３】
一方、ソフトウェアパターン発生器は高速に読出し可能なパターンメモリ２１を使用することにより、パターンメモリ２１に取り込んだ後は、パターンデータの発生を高速に行うことが可能だが、パターンメモリ２１に取り込む前は、パターンデータの作成をコンパイル時に実行することが必要となるため、ソフトウェア処理が重く、時間を要する。従って、パターンデータが長大であるほどパターンメモリ２１へのライトに時間を要する。
【００１４】
本発明は、これらの問題点に鑑みてなされたものであり、高速な被測定デバイスに合った高速なパターンの発生とコンパイル時間が短いＩＣ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このような問題を解決するため、請求項１記載の発明は、
被測定デバイスに試験信号を与えることにより得られる前記被測定デバイスの出力に基づいて、前記被測定デバイスの良否判定を行うＩＣ試験装置において、
テストパターンの発生に必要な演算式が記述されたテストプログラムをコンパイルするテスタコントローラと、
このテスタコントローラがコンパイルすることによって得られた演算データが記憶されると共に、前記テスタコントローラの命令に基づいてパターンデータを発生するハードウェアパターン発生器と、
このハードウェアパターン発生器で発生したパターンデータを記憶する複数のパターンメモリと、
前記ハードウェアパターン発生器が発生したパターンデータを書き込むパターンメモリを選択する書き込みパターンメモリ選択回路と、
この書き込みパターンメモリ選択回路によって書き込まれたパターンメモリを選択し、パターンデータを読み出す読み出しパターンメモリ選択回路と、
このパターンメモリ選択回路を介して読み出したパターンデータに基づいて試験信号を生成し前記被測定デバイスに与えると共に、この被測定デバイスの出力を判定する試験回路とを備え、
前記試験回路が、被測定デバイスのテストの実行と並行して、未使用の前記パターンメモリにパターンデータを書き込むことを特徴とする。
【００１８】
請求項２記載の発明は、請求項１記載のＩＣ試験装置において、
前記ハードウェアパターン発生器が発生したパターンデータを圧縮するエンコーダと、
このエンコーダによって圧縮されたパターンデータを解凍するデコーダと
を備えたことを特徴とする。
【００１９】
また、請求項３記載の発明は、
被測定デバイスに試験信号を与えることにより得られる前記被測定デバイスの出力に基づいて、前記被測定デバイスの良否判定を行うＩＣ試験装置において、
テストパターンの発生に必要な演算式が記述されたテストプログラムをコンパイルするテスタコントローラと、
このテスタコントローラがコンパイルすることによって得られた演算データが記憶されると共に、前記テスタコントローラの命令に基づいてパターンデータを発生するハードウェアパターン発生器と、
前記ハードウェアパターン発生器が発生したパターンデータを圧縮するエンコーダを備え、
被測定デバイスのテスタピンごとに、
複数の前記パターンメモリと、
前記エンコーダによって圧縮されたパターンデータを書き込むパターンメモリを選択する書き込みパターンメモリ選択回路と、
この書き込みパターンメモリ選択回路によって書き込まれたパターンメモリを選択し、パターンデータを読み出す読み出しパターンメモリ選択回路と、
前記エンコーダによって圧縮されたパターンデータを解凍するデコーダと、
前記パターンメモリから読み出したパターンデータに基づいて試験信号を生成し前記被測定デバイスに与えると共に、この被測定デバイスの出力を判定する試験回路と
を備えたことを特徴とする。
【発明の効果】
【００２０】
このように、ハードウェアウェアパターン発生器によりパターンデータを発生するので、コンパイルに要する時間を短縮することができ、かつ、実際のテストの実行は、パターンメモリからパターンデータを出力するので、高速な被測定デバイスにも対応できる高速なパターンを出力することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明によるＩＣ試験装置を説明する。図１は本発明によるＩＣ試験装置の構成例であり、図２はそのフローチャートである。本発明におけるパターン発生器は、テスタコントローラ１１０、ハードウェアパターン発生器１１１、パターンメモリ１１２、試験回路１１３で構成される。
【００２２】
テスタコントローラ１１０はパターンメモリ１１２への書き込み、試験回路１１３による読み出し動作の他、パターン発生器全体を制御する。ハードウェアパターン発生器１１１には、図示しないメモリが内蔵され、テスタコントローラ１１０により演算データが入力される。パターンメモリ１１２にはパターンデータが記憶される。試験回路１１３は、図９と同様に、タイミング発生器と波形生成回路、そして被測定デバイス１１４から出力された信号を判定する判定回路からなる。
【００２３】
次に、図１の動作を説明する。テストプログラムには、テストパターンの発生に必要な演算式が記述されている（ステップＣ１）。テストプログラムはテスタコントローラ１１０によってコンパイルされることにより、ソフトウェア演算によって、ハードウェアパターン発生器１１１に設定される演算データに変換される（ステップＣ２）。
【００２４】
この演算データはテスト実行前にテスタコントローラ１１０によりハードウェアパターン発生器１１１上のメモリにライトされ（ステップＣ３）、テスタコントローラ１１０によるパターン発生開始命令によりこのメモリから読み出されると（ステップＣ４）、演算を実行し、その結果によりパターンデータを発生する。
【００２５】
この発生したパターンデータは、パターンメモリ１１２にライトされ（ステップＣ５）、テスタコントローラ１１０によるテスト開始命令により（ステップＣ６）、試験回路１１３がパターンメモリ１１２からこのパターンデータを読み出して被測定デバイス１１４のテストを実行する（ステップＣ７）。
【００２６】
このように、ハードウェアパターン発生器１１１でパターンデータを発生することで、ソフトウェア処理を軽くしてコンパイル時間を短縮できる。また、パターンメモリ１１２へのパターンデータの書き込みに要する時間は、ハードウェアパターン発生器１１１が高速に動作することができるため、図１１のソフトウェアパターン発生器の場合より短くてすむ。
【００２７】
さらに、書き込みに時間がかかるハードウェアパターン発生器１１１上のメモリへの書き込みは、パターンデータに比べてデータサイズの小さい演算データを書き込む時間のみで足りるため、パターン発生器全体としてのライトに要する時間は従来よりも高速化が可能である。
【００２８】
なお、ハードウェアパターン発生器１１１によるパターンデータ発生とパターンメモリ１１２への書き込みには所定の時間を要するが、この時間は、図１のパターン発生器を使用しないレベルモードの動作時にこれらの動作を行うことにより、実質的に測定時間に影響を与えないようにすることができる。
【００２９】
このように、パターンデータの生成は、パターンデータを高速に生成させることができるハードウェアパターン発生器を使用し、かつ、実際のテストの実行は、出力に時間がかからないパターンメモリ１１２を用いてパターンデータを出力するので、全体としてパターンデータの発生までに要する時間を短縮することができ、高速な被測定デバイス１１４にも対応できるパターンを出力することができる。
【００３０】
次に、本発明の応用例を説明する。図３は本発明の応用例の構成例であり、図４はそのフローチャートである。図３の構成としては、書き込みパターンメモリ選択回路２２０と読み出しパターンメモリ選択回路２４０を設けて、複数のパターンメモリ２３０、２３１、・・・、２３２を選択できるようにした点が図１のパターン発生器と異なる。なお、試験回路２５０は、図１と同様に、タイミング発生器と波形生成回路、そして被測定デバイス２６０から出力された信号を判定する判定回路からなる。
【００３１】
図３の動作を図４のフローチャートを参照して説明する。テストプログラムにはテストパターンの発生に要する演算式が記述される（ステップＤ１）。テストプログラムはテスタコントローラ２００でコンパイルすることによりソフトウェア演算によって、ハードウェアパターン発生器２１０に設定される演算データに変換される（ステップＤ２）。
【００３２】
この演算データは、テスト実行前にテスタコントローラ２００によりハードウェアパターン発生器２１０上のメモリにライトされる（ステップＤ３）。書き込みパターンメモリ選択回路２２０は、複数用意されたパターンメモリ２３０、２３１、・・・、２３２のいずれかを選択し（ステップＤ４）、この選択されたメモリとハードウェアパターン発生器２１０が直列に接続される。
【００３３】
そして、テスタコントローラ２００によるパターン発生開始命令により（ステップＤ５）、ハードウェアパターン発生器２１０上のメモリから演算データが読み出されると、ハードウェアパターン発生器２１０は、演算を実行し、パターンデータを発生させる。
【００３４】
このパターンデータは、書き込みパターンメモリ選択回路２２０で選択されたパターンメモリにライトされる（ステップＤ６）。読出しパターンメモリ選択回路２４０は、パターンデータが書き込まれたパターンメモリを選択し（ステップＤ７）、テスト開始命令により試験回路２５０がパターンデータを読み出して被測定デバイス２６０のテストを実行する（ステップＤ８、ステップＤ９）。
【００３５】
また、書き込みパターンメモリ選択回路２２０は、上述したテストを実行している最中に、別のパターンメモリ（すなわち未使用の２３０、２３１、・・・、２３２のいずれか）を選択して（ステップＤ１１）、このパターンメモリがハードウェアパターン発生器２１０と接続される。そして、ハードウェアパターン発生器２１０上のメモリには次の演算データがライトされ、演算によりパターンデータ発生し（ステップＤ１２）、接続されたパターンメモリにライトしておくようにする（ステップＤ１３）。
【００３６】
このように、試験回路２５０が被測定デバイス２６０のテストの実行と並行して、試験回路２５０の動作に使用しない他のパターンメモリにパターンデータを書き込むことにより、パターンデータの発生とパターンメモリへの書き込みに必要な時間を実質上表面化させないことができ、被測定デバイス２６０の測定時間が早くなる。
【００３７】
次に、本発明の第２の応用例を説明する。図５は本発明の第２の応用例の構成図であり、図６はそのフローチャートである。図５の構成としては、エンコーダ３２０とデコーダ３６０を用いた点が図３のパターン発生器と異なる。なお、試験回路３７０は、図１と同様に、タイミング発生器と波形生成回路、そして被測定デバイス３８０から出力された信号を判定する判定回路からなる。
【００３８】
図５の動作を説明する。テストプログラムにはテストパターンの発生に必要な演算式が記述される（ステップＥ１）。テストプログラムはテスタコントローラ３００によってコンパイルすることにより、ソフトウェア演算によって、ハードウェアパターン発生器３１０に設定される演算データに変換される（ステップＥ２）。
【００３９】
この演算データはテスト実行前にテスタコントローラ３００によりハードウェアパターン発生器３１０上のメモリにライトされる（ステップＥ３）。書き込みパターンメモリ選択回路３３０は、複数用意されたパターンメモリ３４０、３４１、・・・、３４２のいずれかを選択し（ステップＥ４）、この選択されたパターンメモリとエンコーダ３２０が直列に接続される。
【００４０】
テスタコントローラ３００によるパターン発生開始命令により（ステップＥ５）、演算データがハードウェアパターン発生器３１０上のメモリから読み出されると、演算が実行され、その結果によりパターンデータが発生する。このパターンデータはエンコーダ３２０に入力され圧縮される（ステップＥ６）。
【００４１】
エンコーダ３２０により圧縮されたパターンデータは接続されたパターンメモリ３４０、３４１、・・・、３４２のいずれかにライトされる（ステップＥ７）。そして、読出しパターンメモリ選択回路３５０で当該パターンメモリが選択され（ステップＥ８）、テスト開始命令により圧縮データが読み出されるとデコーダ３６０に入力される（ステップＥ９）。
【００４２】
デコーダ３６０は圧縮データの解凍を行い（ステップＥ１０）、圧縮前の状態に変換されたパターンデータで試験回路３７０が被測定デバイス３８０のテストを実行する（ステップＥ１１）。一方、試験回路３７０がテストを実行している最中に、書き込みパターンメモリ選択回路３３０は別のパターンメモリを選択し（ステップＥ２１）、このパターンメモリとエンコーダ３２０が接続される。
【００４３】
そして、ハードウェアパターン発生器３１０上のメモリには次の演算データがライトされる。テスタコントローラ３００は、パターン発生開始命令を出力してハードウェアパターン発生器３１０で演算が開始され、パターンデータが発生する（ステップＥ２２）。このパターンデータはエンコーダ３２０で圧縮され（ステップＥ２３）、接続されたパターンメモリに圧縮されたパターンデータをライトする（ステップＥ２４）。
【００４４】
このように、試験回路３７０が被測定デバイス３８０のテストの実行と並行して、未使用のパターンメモリにパターンデータを書き込むことにより、パターンデータの発生とパターンメモリへの書き込みに必要な時間を実質上表面化させないことができる。また、ハードウェアパターン発生器３１０の発生したパターンデータがパターンメモリの容量より長大であってもエンコーダ３２０でパターンデータを圧縮することで格納可能となるのでパターンメモリとしてより容量の小さなものを採用し、部品コストを下げることが可能となる。
【００４５】
次に、本発明の第３の応用例を説明する。図７は本発明の第３の応用例の構成図であり、図８はそのフローチャートである。図７の構成は、図５のパターン発生器の構成のうち書き込みパターンメモリ選択回路、複数のパターンメモリ、読み出しパターンメモリ選択回路、デコーダ、及び試験回路の組み合わせを複数備えた点にある。なお、試験回路４７０、５７０、６７０は、図１と同様に、タイミング発生器と波形生成回路、そして被測定デバイス３８０から出力された信号を判定する判定回路からなる。
【００４６】
まず、テストプログラムにはテストパターンの発生に必要な演算式が記述される（ステップＦ１）。テストプログラムはテスタコントローラ４００がコンパイルすることによりソフトウェア演算によって、ハードウェアパターン発生器４１０に設定される演算データに変換される（ステップＦ２）。
【００４７】
この演算データはテスト実行前にテスタコントローラ４００によりハードウェアパターン発生器４１０上のメモリにライトされる（ステップＦ３）。書き込みパターンメモリ選択回路４３０は、複数用意されたパターンメモリ４４０、４４１、・・・、４４２のいずれかを選択し（ステップＦ４）、この選択されたパターンメモリとエンコーダ４２０が直列に接続される。
【００４８】
ここで、書き込みパターンメモリ選択回路は、テスタピン毎に用意されている（符号４３０、符号５３０、符号６３０）。第１のテスタピン用回路に設けられた書き込みパターンメモリ選択回路４３０はパターンメモリ４４０、４４１、又は４４２のいずれかを選択する。また、第２のテスタピン用回路に設けられた書き込みパターンメモリ選択回路５３０はパターンメモリ５４０、５４１、５４２のいずれかを選択する。同様に、第３のテスタピン用回路６３０は、パターンメモリ６４１、６４２、又は６４３のいずれかを選択する。
【００４９】
また、第１のテスタピン用回路、第２のテスタピン用回路、及び第３のテスタピン用回路はそれぞれテスタコントローラ４００の命令に基づいて独立して動作するものである。従って、例えば第１のテスタピン用回路に設けられた書き込みパターンメモリ選択回路４３０がパターンメモリ４４０を選択し、第２のテスタピン用回路に設けられた書き込みパターンメモリ選択回路５３０がパターンメモリ５４１を選択しても差し支えない。
【００５０】
次に、テスタコントローラ４００によるパターン発生開始命令により（ステップＦ５）、演算データがハードウェアパターン発生器４１０上のメモリから読み出されると、演算が実行され、パターンデータが発生する。このパターンデータはエンコーダ４２０に入力され圧縮される（ステップＦ６）。
【００５１】
エンコーダ４２０により圧縮されたデータは接続されたパターンメモリ４４０、４４１、・・・、４４２のいずれかにライトされる（ステップＦ７）。そして、読出しパターンメモリ選択回路４５０で当該パターンメモリが選択され（ステップＦ８）、テスト開始命令により圧縮データが読み出されるとデコーダ４６０に入力される（ステップＦ９）。
【００５２】
デコーダ４６０は圧縮データの解凍を行い（ステップＦ１０）、圧縮前の状態に変換されたパターンデータで試験回路４７０が被測定デバイスのテストを実行する（ステップＦ１１）。一方、試験回路４７０がテストを実行している最中に、書き込みパターンメモリ選択回路４３０は別のパターンメモリを選択し（ステップＦ２１）、このパターンメモリとエンコーダ４２０が接続される。
【００５３】
そして、ハードウェアパターン発生器４１０上のメモリには次の演算データがライトされる。テスタコントローラ４００は、パターン発生開始命令を出力してハードウェアパターン発生器４１０で演算が開始されると共に、パターンデータが発生する（ステップＦ２２）。このパターンデータはエンコーダ４２０で圧縮され（ステップＦ２３）、接続されたパターンメモリに圧縮されたパターンデータをライトする（ステップＦ２４）。
【００５４】
このよう動作を第１のテスタピン用回路が実行している最中に、第２、第３のテスタピン用回路は、第１のテスタピン用回路と同様の動作を行ってもよい。すなわち、テスタピン毎に一組の回路を備えるため、例えば異なるテストでも同じパターンを発生するテスタピンについてはパターンデータを共用することでメモリ、すなわちハードウェアパターン発生器４１０上のメモリの使用量を削減できる。
【図面の簡単な説明】
【００５５】
【図１】本発明によるＩＣ試験装置のパターン発生器の構成例である。
【図２】図１のフローチャートである。
【図３】本発明の応用例の構成図である。
【図４】図３のフローチャートである。
【図５】本発明の第２の応用例の構成図である。
【図６】図５のフローチャートである。
【図７】本発明の第３の応用例の構成図である。
【図８】図７のフローチャートである。
【図９】従来のハードウェアパターン発生器の構成図である。
【図１０】図９のフローチャートである。
【図１１】従来のソフトウェアパターン発生器の構成図である。
【図１２】図１１のフローチャートである。
【符号の説明】
【００５６】
１１０、２００、３００、４００      テスタコントローラ
１１１、２１０、３１０、４１０      ハードウェアパターン発生器
１１２、２３０、２３１、２３２、３４０、３４１、３４２、４４０、４４１、４４２、５４０、５４１、５４２、６４１、６４２、６４３      パターンメモリ
１１３、２５０、３７０、４７０、５７０、６７０      試験回路
１１４、２６０、３８０、４８０      被測定デバイス
２２０、３３０、４３０、５３０、６３０      書き込みパターンメモリ選択回路
２４０、３４０、４５０、５５０、６５０      読み出しパターンメモリ選択回路
３２０、４２０      エンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004883367.tif 000011
【図１１】
0004883367.tif 000012
【図１２】
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