(57)【特許請求の範囲】
【請求項１】
高周波信号が入力されるソース接地トランジスタおよび上記ソース接地トランジスタで増幅された高周波信号を増幅して出力するゲート接地トランジスタを備える高周波増幅器において、
上記ゲート接地トランジスタに設けられる帰還回路と、
上記ソース接地トランジスタと上記ゲート接地トランジスタとの間に設けられる整合回路と、を備え、
上記整合回路は、上記ゲート接地トランジスタから入力側を見た負荷が上記ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷となるように、回路諸元が決定されたことを特徴とする高周波増幅器。
【請求項２】
上記帰還回路は抵抗およびキャパシタから構成され、
上記整合回路は伝送線路および上記伝送線路の両端を接地する２つの並列接地キャパシタから構成されることを特徴とする請求項１に記載の高周波増幅器。
【請求項３】
一方の上記並列接地キャパシタおよび上記ゲート接地トランジスタのゲートが同じグランドに、または、他方の上記並列接地キャパシタおよび上記ソース接地トランジスタのソースが同じグランドに接地されることを特徴とする請求項２に記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主としてＶＨＦ帯、ＵＨＦ帯、マイクロ波帯およびミリ波帯で用いられる高周波増幅器の構成に関するものである。
【背景技術】
【０００２】
従来の高周波増幅器は、カスコード接続されたソース接地電界効果トランジスタ（以下、「ＦＥＴ」と称す）およびゲート接地ＦＥＴ、ゲート接地ＦＥＴの入力端子と出力端子の間に設けられる帰還回路、およびソース接地ＦＥＴとゲート接地ＦＥＴとを接続する伝送線路を備える。一般的にゲート接地ＦＥＴは出力反射特性が大きく安定性が悪いことが知られているが、抵抗と容量により構成された帰還回路をゲート接地ＦＥＴの入力端子と出力端子の間に設けると、抵抗は所定の周波数で作用し、ゲート接地ＦＥＴの利得が抑圧され、安定性の向上が図られる。安定性を向上する周波数は、容量および伝送線路の長さにより決定される（例えば、非特許文献１参照）。
【０００３】
また、他の高周波増幅器は、信号入力端子より入力される高周波信号を増幅して出力する第１のトランジスタと、複数のリアクタンス素子により構成され、第１のトランジスタの出力信号を入力とする段間整合回路と、段間整合回路を介して入力される高周波信号を増幅して信号出力端子に出力する第２のトランジスタとを備え、段間整合回路は、第１のトランジスタの出力インピーダンスと第２のトランジスタの入力インピーダンスとのインピーダンス整合を行うと共に、第２のトランジスタに流れるバイアス電流と同一のバイアス電流を第１のトランジスタに供給する。
すると、第１のトランジスタからの出力電力が第２のトランジスタに低損失で入力され、出力または利得が向上するという効果がある。また、段間整合回路はローパスフィルタで構成されるため、バイアスを遮断する回路要素がなく、通常のカスコード接続と同様、第１のトランジスタと第２のトランジスタのバイアスを共通のままにできるという利点も有する（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２０００−２２３９６３号公報
【非特許文献１】Ａ．Ｔｅｓｓｍａｎｎ著、外６名、「Ａ  ＣＯＰＬＡＮＡＲ  ９４ＧＨｚ  ＬＯＷ−ＮＯＩＳＥ  ＡＭＰＬＩＦＩＥＲ  ＭＭＩＣ  ＵＳＩＮＧ  ０．０７μｍ  ＭＥＴＡＭＯＲＰＨＩＣ  ＣＡＳＣＯＤＥ  ＨＥＭＴｓ」、２００３  ＩＥＥＥ  ＭＴＴ−Ｓ  Ｄｉｇｅｓｔ、ＩＥＥＥ、２００３、ｐｐ．１５８１−１５８４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、非特許文献１の高周波増幅器では、構成する回路諸元を安定性の向上のためにのみ決定し、他の特性への寄与については言及がされておらず、出力反射特性は特に大きく向上はしないという問題がある。
【０００６】
また、特許文献１の高周波増幅器では、構成する回路諸元を出力または利得の向上のためにのみ決定し、他の特性への寄与については言及がされておらず、出力反射特性は向上しないという問題がある。
【０００７】
この発明の目的は、安定性を向上するとともに出力反射特性を向上した小形なカスコード接続の高周波増幅器を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る高周波増幅器は、高周波信号が入力されるソース接地トランジスタおよび上記ソース接地トランジスタで増幅された高周波信号を増幅して出力するゲート接地トランジスタを備える高周波増幅器において、上記ゲート接地トランジスタに設けられる帰還回路と、上記ソース接地トランジスタと上記ゲート接地トランジスタとの間に設けられる整合回路と、を備え、上記整合回路は、上記ゲート接地トランジスタから入力側を見た負荷が上記ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷となるように、回路諸元が決定されている。
【発明の効果】
【０００９】
この発明に係る高周波増幅器の効果は、整合回路の回路諸元を、ゲート接地トランジスタの入力端子から入力側を見た負荷が、ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定されているので、出力反射特性が向上するということである。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態１に係る高周波増幅器の構成図である。
この発明の実施の形態１に係る高周波増幅器は、図１に示すように、ゲート接地ＦＥＴ１、ゲート接地ＦＥＴ１の入力端子２、ゲート接地ＦＥＴ１の出力端子３、帰還回路４、ソース接地ＦＥＴ５、ソース接地ＦＥＴ５の入力端子６、ソース接地ＦＥＴ５の出力端子７、整合回路８を備える。
帰還回路４は、ゲート接地ＦＥＴ１の入力端子２と出力端子３との間に設けられ、抵抗を含んでいる。
整合回路８は、ソース接地ＦＥＴ５の出力端子７とゲート接地ＦＥＴ１の入力端子２の間に設けられる。そして、整合回路８の回路諸元は、ゲート接地ＦＥＴ１の入力端子２に、ゲート接地ＦＥＴ１のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷が接続されるように設定される。
【００１１】
次に、この発明の実施の形態１に係る高周波増幅器の動作について説明する。
帰還回路４は、ゲート接地ＦＥＴ１の入力端子２と出力端子３の間に設けられることにより、ゲート接地ＦＥＴ１の利得が所定の周波数において抑圧される。これによりゲート接地ＦＥＴ１の安定性が向上される。
また、ゲート接地ＦＥＴ１がソース接地ＦＥＴ５に整合回路８を介して接続されており、それぞれの回路諸元を所定の値にすることにより、出力反射特性も向上する。
【００１２】
次に、出力反射特性を向上するための整合回路８の回路諸元について説明する。
一般的に帰還回路４を設けないゲート接地ＦＥＴ１の等価回路は図２のように表される。そして、ゲート接地ＦＥＴ１のＹパラメータは、ゲート・ソース間アドミタンス成分（以下、「ｙｇｓ成分」と称す）、ドレーン・ソース間アドミタンス成分（以下、「ｙｄｓ成分」と称す）、ゲート・ドレーン間アドミタンス成分（以下、「ｙｇｄ成分」と称す）、相互コンダクタンス（以下、「ｇｍ」と称す）を用いて式（１）のように表される。なお、ここでは図１に示されたＤＣカットの容量は無視している。
通常はｙｇｓ成分が最も大きく、ｙｄｓ成分が次で、ｙｄｇ成分が最も小さいので、ｙｄｓ成分とｙｄｇ成分を無視することができ、Ｓパラメータは式（２）のように表される。
【００１３】
【数１】
0005019989.tif 000002
【００１４】
ゲート接地ＦＥＴ１の出力反射係数は１となり、近似的には完全反射であるので、非常に反射特性が悪いことがわかる。
一方、図３に示すように帰還回路４をゲート接地ＦＥＴ１に設けた場合、ゲート接地ＦＥＴ１の入力端子２と出力端子３の間のｙｄｓ成分が無視できなくなり、ｙｄｇ成分のみを無視すると、Ｓパラメータは式（３）のように表される。なお、Ｓパラメータの各要素Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２は式（４）、（５）、（６）、（７）で表される。
【００１５】
【数２】
0005019989.tif 000003
【００１６】
ここで、図４に示すようにゲート接地ＦＥＴ１の入力側から整合回路８を含めたソース接地ＦＥＴ５側を見込んだ反射係数をΓ１、カスコードＦＥＴの出力反射係数をΓ２２とする。
反射係数Γ２２はゲート接地ＦＥＴ１のＳパラメータを用いて式（８）のように表される。
【００１７】
【数３】
0005019989.tif 000004
【００１８】
式（３）で表されているゲート接地ＦＥＴ１のＳパラメータを式（８）に代入し、反射係数Γ２２が０となる反射係数Γ１の条件を求めると式（９）が得られる。
ここで、ｙｄｓ成分を十分に大きくすると、反射係数Γ１は近似的に式（１０）で表される。
【００１９】
【数４】
0005019989.tif 000005
【００２０】
すなわち、式（１０）で表される反射係数Γ１となるように、ゲート接地ＦＥＴ１の入力端子２に負荷を接続すると反射係数Γ２２は０となる。そして、反射係数Γ１となる負荷は、ゲート接地ＦＥＴ１のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷である。
【００２１】
この発明の実施の形態１に係る高周波増幅器では、整合回路８の回路諸元を、ゲート接地ＦＥＴ１の入力端子２から入力側を見た負荷が、ゲート接地ＦＥＴ１のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定されているので、出力反射特性が向上するという効果を奏する。
【００２２】
一方、帰還回路４を設けないゲート接地ＦＥＴ１をソース接地ＦＥＴ５に整合回路８を介して接続する回路構成では、ゲート接地ＦＥＴ１のｙｄｓ成分が小さいため、整合回路８の回路諸元を変えても出力反射特性の向上への影響が小さい。
また、ゲート接地ＦＥＴ１に帰還回路４を設けるだけでも出力反射特性は向上しない。
【００２３】
また、この発明の実施の形態１に係る高周波増幅器では、出力整合回路をあらたに設ける必要がなく、サイズが小型化されるという効果を奏する。
【００２４】
なお、この発明の実施の形態１に係る高周波増幅器では、電界効果トランジスタを用いて構成したが、バイポーラトランジスタを用いて構成しても同様な効果を得ることができる。バイポーラトランジスタを採用する場合、ソース接地ＦＥＴ５の代わりにエミッタ接地トランジスタ、ゲート接地ＦＥＴ１の代わりにベース接地トランジスタを用いる。
【００２５】
また、トランジスタのバイアス回路については特に示していないが、ゲート接地ＦＥＴ１とソース接地ＦＥＴ５のバイアス条件は適宜変えてもよい。この場合、バイアス条件に応じて、Ｓパラメータが変わるため、出力、反射特性などの設計の自由度がさらに向上するという利点もある。
【００２６】
実施の形態２．
図５は、この発明の実施の形態２に係る高周波増幅器の構成図である。
この発明の実施の形態２に係る高周波増幅器は、この発明の実施の形態１に係る高周波増幅器の帰還回路４および整合回路８の回路構成を具体的に明示したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明は省略する。
帰還回路４は、直列に接続するキャパシタ９と抵抗１０から構成される。
整合回路８は、ゲート接地ＦＥＴ１の入力端子２とソース接地ＦＥＴ５の出力端子７とを接続するインダクタ１１およびインダクタ１１の両端を接地する並列接地キャパシタ１２ａ、１２ｂから構成される。
【００２７】
この発明の実施の形態２に係る高周波増幅器では、インダクタ１１のインダクタンスと並列接地キャパシタ１２ａ、１２ｂの静電容量を、ゲート接地ＦＥＴ１の入力端子２から入力側を見た負荷が、ゲート接地ＦＥＴ１のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定しているので、出力反射特性が向上するという効果を奏する。
【００２８】
また、ミリ波帯などではソース接地ＦＥＴ５の出力端子７からソース接地ＦＥＴ５側を見たインピーダンスは誘導性にあり、ゲート接地ＦＥＴ１の入力端子２から帰還回路４を設けたゲート接地ＦＥＴ１側を見たインピーダンスは、ソース接地ＦＥＴ５側を見たインピーダンスにくらべ高くなる。したがって、小さい容量の並列接地キャパシタ１２ａ、１２ｂでインピーダンス整合が可能となり、回路サイズを小さくすることができるという効果を奏する。
【００２９】
実施の形態３．
図６は、この発明の実施の形態３に係る高周波増幅器の構成図である。
この発明の実施の形態２に係る高周波増幅器では、ソース接地ＦＥＴ５のソース、並列接地キャパシタ１２ａ、ゲート接地ＦＥＴ１のゲートおよび並列接地キャパシタ１２ｂがそれぞれ異なるグランドに接地されているのに対して、この発明の実施の形態３に係る高周波増幅器では、ソース接地ＦＥＴ５のソースと並列接地キャパシタ１２ａとが同じグランドに接地されており、ゲート接地ＦＥＴ１のゲートと並列接地キャパシタ１２ｂとが同じグランドに接地されている。これ以外は実施の形態２に係る高周波増幅器と同様であり、同様な部分に同じ符号を付記し説明は省略する。
【００３０】
この発明の実施の形態３に係る高周波増幅器では、インダクタ１１のインダクタンスと並列接地キャパシタ１２ａ、１２ｂの静電容量を、ゲート接地ＦＥＴ１の入力端子２から入力側を見た負荷が、ゲート接地ＦＥＴ１のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定しているので、出力反射特性が向上するという効果を奏する。
【００３１】
また、前述したように並列接地キャパシタ１２ａ、１２ｂは小さい静電容量にできるため、ゲート接地ＦＥＴ１およびソース接地ＦＥＴ５に近接配置でき、並列接地キャパシタ１２ｂが接地されるグランドとゲート接地ＦＥＴ１のゲートが接地されるグランド、並列接地キャパシタ１２ａが接地されるグランドとソース接地ＦＥＴ５のソースが接地されるグランドを共通化することが可能となる。このため、グランドパターンの数を削減することができ、回路サイズをさらに小さくすることができるという利点も有する。
【００３２】
なお、この発明の実施の形態３に係る高周波増幅器では、並列接地キャパシタ１２ｂが接地されるグランドとゲート接地ＦＥＴ１のゲートが接地されるグランド、且つ並列接地キャパシタ１２ａが接地されるグランドとソース接地ＦＥＴ５のソースが接地されるグランドがともに共通化されているが、どちらかのみを共通化しても良い。
【図面の簡単な説明】
【００３３】
【図１】この発明の実施の形態１に係る高周波増幅器の構成図である。
【図２】ゲート接地電界効果トランジスタの等価回路である。
【図３】帰還回路が設けられたゲート接地電界効果トランジスタの等価回路である。
【図４】帰還回路が設けられたゲート接地電界効果トランジスタでの反射係数を示した等価回路である。
【図５】この発明の実施の形態２に係る高周波増幅器の構成図である。
【図６】この発明の実施の形態３に係る高周波増幅器の構成図である。
【符号の説明】
【００３４】
１  ゲート接地ＦＥＴ、２  （ゲート接地ＦＥＴの）入力端子、３  （ゲート接地ＦＥＴの）出力端子、４  帰還回路、５  ソース接地ＦＥＴ、６  （ソース接地ＦＥＴの）入力端子、７  （ソース接地ＦＥＴの）出力端子、８  整合回路、９  キャパシタ、１０  抵抗、１１  インダクタ、１２ａ、１２ｂ  並列接地キャパシタ、Γ１  反射係数、Γ２２  反射係数。
【図１】
0005019989.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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