(57)【特許請求の範囲】
【請求項１】
下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、を有し、前記ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、前記ゲート電極の側面に形成されたゲート側壁と、を有し、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下の部分は他の部分の膜厚より厚くなっており、ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下以外の領域では前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項３】
前記下地層が、Ｓｉ１−ｘ−ｙＧｅｘＣｙ  （但し、０≦ｘ≦１，  ０≦ｙ≦１，  ０＜ｘ＋ｙ≦１）の組成を有する半導体層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項４】
前記下地層が、Ｓｉ層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項５】
前記下地層が半導体層であって前記下地層の下層に絶縁体層が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項６】
前記下地層が絶縁体層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項７】
前記活性半導体層が、４族半導体層であることを特徴とする請求項１乃至６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項８】
前記活性半導体層が、Ｓｉ層であることを特徴とする請求項１乃至３、５、６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項９】
前記活性半導体層が、Ｓｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１，  ０≦ｙ≦１，  ０＜ｘ＋ｙ≦１）  の組成を有する半導体層であることを特徴とする請求項１乃至６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【請求項１０】
前記活性半導体層と前記ゲート絶縁膜との間に、１０ｎｍ以下の膜厚のＳｉ層を有することを特徴とする請求項９に記載のＭＩＳ型電界効果トランジスタ。
【請求項１１】
前記ソース・ドレイン領域のゲート電極寄りの部分に低不純物濃度領域が形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型電界効果トランジスタに関し、特にチャネルが歪みを有する半導体で形成されているＭＩＳ型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＭＩＳ型電界効果トランジスタ(以下、ＭＩＳＦＥＴと略記する)は、４族半導体基板上に形成されることが多い。４族半導体とは、Ｇｅ、Ｃ、Ｓｉ及びこれらの混晶を指している。これら４族半導体は、その他の半導体と比較し、機械的強度、コスト、微細加工性の観点で優れており、ＭＩＳＦＥＴの主な用途である大規模集積回路の作製に向いているのである。【０００３】
４族半導体の中でも、特にＳｉ基板が、ＭＩＳＦＥＴの作製に多く使用されている。これは、ゲート絶縁膜としてＳｉＯ２を形成することが工業的に容易であること、及びＳｉＯ２/Ｓｉ界面特性が良好であることが理由としてあげられる。【０００４】
但し、Ｓｉには、電子と正孔の移動度が他の半導体に比べて低いという欠点がある。これは、シリコン特有のバンド構造に由来している。低い移動度はＭＩＳＦＥＴのチャネル抵抗を増大させ、ＭＩＳＦＥＴのスイッチングスピードの低下を招く。そこで、ＭＩＳＦＥＴのチャネル材料として、Ｓｉを使用しつつ、バンド構造を変化させて、電子と正孔の移動度を向上させる技術が提案されている(例えば、特許文献１、２参照)。それは、Ｓｉに歪みを印加する方法である。【０００５】
図１７は歪みＳｉの作製法を示す。先ず、Ｓｉよりも原子間隔が大きいＳｉ１−ｘＧｅｘ（０＜ｘ≦１、以下、ＳｉＧｅと略記する）からなる下地基板を用意する。次に、このＳｉＧｅ下地基板の上に薄いＳｉを格子整合するようエピタキシャル成長させる。そうすると、Ｓｉは２軸の引っ張り歪みを受け、バンド構造が変化する。これにより、電子と正孔の有効質量とフォノン散乱が減少し、無歪みＳｉ中に比べ、電子と正孔の移動度が増加する。【０００６】
図１８（ａ）、（ｂ）に、ＳｉＧｅ下地基板のＧｅ濃度（×１００［％］）と、電子と正孔の移動度増加率の関係を示す。同図において実線及び破線の曲線は計算値を、またプロット点は実験値を示す。下地基板のＳｉ１−ｘＧｅｘ結晶の原子間隔はＧｅ濃度にほぼ比例するため、Ｇｅ濃度が高いほどＳｉの歪み量が大きくなる。同図より、Ｓｉに歪みを印加することにより、無歪みの場合に比べ、電子及び正孔とも１．５倍以上移動度を増加させることが可能であることが分かる。【０００７】
次に、図１９（ａ）乃至（ｃ）及び図２０（ａ）、（ｂ）を参照して、従来技術による歪みＳｉチャネルＭＩＳＦＥＴの作製法を説明する。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１９（ａ））。次に、この歪みＳｉ層２の上に、ゲート絶縁膜３とゲート電極膜４を成長させ（図１９（ｂ））、その後パターニングして、ゲート絶縁膜３ａとゲート電極４ａを形成する（図１９（ｃ））。続いて、ゲート電極４ａをマスクにして、イオン注入法により、歪みＳｉ層２の表面におけるソース及びドレイン形成予定領域に不純物を導入する。このとき、ドーズ量は１×１０１５ｃｍ−２以上である。これは、ソース・ドレインの寄生抵抗と、コンタクト抵抗を十分下げるためである。このような高ドーズのイオン注入により、歪みＳｉ層２にアモルファス層５が形成される（図２０（ａ））。最後に、不純物を活性化するために熱処理を行うと、アモルファス層５は固層成長しながら結晶化すると共に、ソース・ドレイン領域６が形成される（図２０（ｂ））。【０００８】
図２１に、このようにして作製したゲート長1μｍの歪みＳｉチャネルＭＩＳＦＥＴの電気特性を示す。良好な電気特性を有しており、異常リーク電流などは観察されない。【０００９】
【特許文献１】特開平１０−２７０６８５号公報
【特許文献２】特開２００２−２３７５９０号公報
【非特許文献１】H.C.-H.Wang et al., "Substrate-Strained Silicon Technology: Process Integration", IEDM 2003, Technical Digest, pp.61-64
【非特許文献２】応用物理  第６５号  第１１号  p.1131 1996、Ion Implantation Technology Proceedings vol.2, p.744 1999
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＭＩＳＦＥＴはスケーリング則に従う微細化によって高性能化を実現してきており、このため、ゲート長の短い歪みＳｉチャネルＭＩＳＦＥＴの実用化が望まれている。【００１１】
ところが、ゲート長が短くなると、歪みＳｉチャネルＭＩＳＦＥＴに異常なオフリーク電流が生じることを本発明者は発見した。【００１２】
図２２（ａ）、（ｂ）に、ゲート長が短い２種類の歪みＳｉチャネルＭＩＳＦＥＴの電気特性（ソース・ドレイン間電流）を示す。図２２（ａ）、（ｂ）に示したものは、夫々多数のＭＩＳＦＥＴを測定して、全てを同じグラフ上にプロットしたものである。図２２（ａ）は、ボロンをエネルギー：２ｋｅＶ、ドーズ量：３×１０１５ｃｍ−２でイオン注入した場合を示し、図２２（ｂ）は、ヒ素をエネルギー：８ｋｅＶ、ドーズ量：３×１０１５ｃｍ−２でイオン注入してソース・ドレイン領域を形成した場合を示す。後者の場合のみ、ソース・ドレイン間に異常オフリーク電流が流れるＭＩＳＦＥＴがいくつかみられた。【００１３】
このような異常オフリーク電流を持つＭＩＳＦＥＴで回路を構成した場合、回路の消費電力の増大を招くため好ましくない。【００１４】
なお、非特許文献１に示された研究結果においても、異常リークが発見されている。そして、この非特許文献１においては、この異常リークの原因を、＜１１０＞方向に伸びる長いミスフィット転移にあるとして、臨界膜厚以下に歪みＳｉ膜厚を設定すべきであるとしている。しかし、後述するように、本願発明者による解析の結果、異常リークは、このような長いミスフィット転移に起因するのではないことが判明した。【００１５】
本願発明の目的は、上述のＵ字型転位を無くし、ゲート長が短いときに現れる異常オフリーク電流を抑制し、ゲート長が短い場合にも消費電力が小さい歪み活性半導体層ＭＩＳＦＥＴを提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係るＭＩＳ型電界効果トランジスタは、下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、を有し、前記ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とする。
【００１７】
また、本発明に係る他のＭＩＳ型電界効果トランジスタは、下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、前記ゲート電極の側面に形成されたゲート側壁と、を有し、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下の部分は他の部分の膜厚より厚くなっており、ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下以外の領域では前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とする。
【００１９】
そして、好ましくは、前記下地層は、Ｓｉ１−ｘ−ｙＧｅｘＣｙ  （但し、０≦ｘ≦１，  ０≦ｙ≦１，  ０＜ｘ＋ｙ≦１）の組成を有する半導体層により構成され、また、好ましくは、前記活性半導体層は、Ｓｉ層により構成される。
【発明の効果】
【００２０】
本発明のＭＩＳＦＥＴは、歪み活性半導体層の膜厚を、ソース・ドレイン領域を形成するために導入された不純物の濃度が最大になる深さＴｐの２倍以下にするか、又は、歪み活性半導体層上に形成されるせり上げ領域の膜厚を、Ｔｐの３倍以上とするものであるので、歪み活性半導体層内にドーピングによって形成される転位が形成されないようにすることができる。従って、これらを核に歪み活性半導体層にＵ字型転位が成長することもなく、その結果、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることはなく、低消費電力・短チャネル長の歪みチャネルＭＩＳＦＥＴを実現することができる。
【図面の簡単な説明】
【００２１】
【図１】（ａ）乃至（ｃ）は、本発明の第１実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｃ）は、本発明の第１実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１の次の工程を示す図である。
【図３】（ａ）乃至（ｃ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。
【図４】（ａ）乃至（ｃ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図３の次の工程を示す図である。
【図５】（ａ）及び（ｂ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図４の次の工程を示す図である。
【図６】本発明の第２実施形態により実際に製造したＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示すグラフ図である。
【図７】（ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。
【図８】（ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図７の次の工程を示す図である。
【図９】（ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図８の次の工程を示す図である。
【図１０】（ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。
【図１１】（ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１０の次の工程を示す図である。
【図１２】（ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１１の次の工程を示す図である。
【図１３】本発明の第５実施形態に係るＭＩＳＦＥＴを示す断面図である。
【図１４】本発明の第６実施形態に係るＭＩＳＦＥＴを示す断面図である。
【図１５】本発明の第７実施形態に係るＭＩＳＦＥＴを示す断面図である。
【図１６】本発明の第８実施形態に係るＭＩＳＦＥＴを示す断面図である。
【図１７】下地ＳｉＧｅ層上に形成した歪みＳｉの構造を示す図である。
【図１８】歪みＳｉチャネルＭＩＳＦＥＴの移動度増加率を示すグラフ図である。
【図１９】（ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴの製造方法を工程順に示す断面図である。
【図２０】（ａ）及び（ｂ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１９の次の工程を示す図である。
【図２１】従来構造の歪みＳｉチャネルＭＩＳＦＥＴの電気特性を示すグラフ図である。
【図２２】従来構造の歪みＳｉチャネルＭＩＳＦＥＴのゲート長を短くした場合の電気特性を示すグラフ図である。
【図２３】歪みＳｉチャネルＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示すグラフ図である。
【図２４】（ａ），（ａ）´はボロンのイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ観察像、及び、（ｂ），（ｂ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ観察像である。
【図２５】（ａ），（ａ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域の平面ＴＥＭ観察像、（ｂ）、（ｂ）´、（ｃ）、（ｃ）´、（ｄ）、（ｄ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域の断面ＴＥＭ観察像である。
【図２６】ヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域で観察されたＵ字型転位の長さの分布を示すグラフ図である。
【図２７】（ａ）はＵ字型転位により、ＭＩＳＦＥＴが異常オフリーク電流を生じるメカニズムを説明する平面模式図、（ｂ）はその断面模式図である。
【図２８】Ｕ字型転位の分布により予想計算した異常オフリーク電流出現割合のゲート長依存性と実測値を比較するグラフ図である。
【図２９】（ａ）乃至（ｄ）は、結晶基板に不純物をイオン注入し、熱処理を施した場合に、転位ループを生じるメカニズムを説明する図である。
【図３０】（ａ）及び（ｂ）は、Ｓｉ（１００）基板にボロン及びヒ素をイオン注入した場合のアモルファス層深さと不純物・余剰原子分布のモンテカルロシミュレーション結果を示すグラフ図である。
【図３１】Ｓｉ（１００）基板にリンをイオン注入した場合のアモルファス層深さ及びリン濃度分布のモンテカルロシミュレーション結果と、熱処理を行った後の断面ＴＥＭ観察像を示した図である。
【図３２】（ａ）乃至（ｃ）は、歪み層内に形成された転位ループが、Ｕ字型転位に成長し歪みを緩和するメカニズムを説明する図である。
【図３３】Ｓｉ（１００）基板にヒ素をイオン注入した場合のモンテカルロシミュレーションによるアモルファス層深さのドーズ量依存性を示すグラフ図である。
【図３４】（ａ）及び（ｂ）は、Ｓｉ（１００）基板にボロン及びヒ素をイオン注入した場合の注入直後と熱処理後の不純物分布のモンテカルロシミュレーション結果を示すグラフ図である。
【図３５】（ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴを製造する方法により、ゲート長が短いＭＩＳＦＥＴを製造する方法を工程順に示す断面図である。
【図３６】（ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴを製造する方法により、ゲート長が短いＭＩＳＦＥＴを製造する方法を工程順に示す断面図であって図３５の次の工程を示す図である。
【符号の説明】
【００２２】
１  下地ＳｉＧｅ層
２  歪みＳｉ層
３  ゲート絶縁膜
３ａ  ゲート絶縁膜
４  ゲート電極膜
４ａ  ゲート電極
５  アモルファス層
６  ソース・ドレイン領域
７  Ｕ字型転位
８  転位ループ
９  不純物注入領域
１０  ゲート側壁
１１  ソース・ドレイン拡張領域
１２  ソース・ドレインせり上げ領域
１３  下地Ｓｉ層
１４  歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層
１５  キャップＳｉ層
１６  埋込酸化膜
【発明を実施するための最良の形態】
【００２３】
本願発明者は種々の実験、演算及び考察を行った結果、Ｕ字型転位は、イオン注入が原因で生じた転位から成長。そうするという結論に達した。先ず、本発明者らは、異常オフリーク電流の原因を調べるため、以下に示す種々の解析を行った。【００２４】
図２３は、ヒ素イオン注入によりソース・ドレインを形成した場合において、異常オフリーク電流が流れるＭＩＳＦＥＴの出現割合（出現確率）のゲート長依存性を示す。ゲート長が０．４μｍより短くなると、異常リーク電流が出現することがわかる。これは、ある有限長のリークパスが歪みＳｉ層又は下地ＳｉＧｅ層中に存在していることを示唆している。【００２５】
次に、作製したＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ(transmission electron microscope：透過型電子顕微鏡)観察を行った。図２４（ａ）はボロンイオン注入で形成したソース・ドレイン領域、図２４（ｂ）はヒ素イオン注入で形成したソース・ドレイン領域のＴＥＭ観察結果を示す。図２４（ａ）´、（ｂ）´は、夫々図２４（ａ）、（ｂ）の線状の模様をトレースした図である。【００２６】
その結果、ボロン注入の場合及びヒ素注入の場合のいずれの場合も、長い直線状の模様が見られることが分かった。これを図中、Ａで表示する。また、ヒ素注入の場合のみ、短い線状の模様が見られた。これを図中、Ｂで表示する。【００２７】
次に、これらの模様の原因を調べるため、断面ＴＥＭ観察を行った。その結果を図２５に示す。図２５（ａ）は、図２４（ｂ）の四角枠内の拡大図であり、図２５（ｂ）、（ｃ）、（ｄ）は、図２５（ａ）の図中（ｂ）、（ｃ）、（ｄ）に相当する部分の断面像である。図２５（ａ）´、（ｂ）´、（ｃ）´、（ｄ）´は、夫々図２５（ａ）、（ｂ）、（ｃ）、（ｄ）の線状の模様をトレースした図である。【００２８】
先ず、長い直線上の模様Ａは、歪みＳｉとＳｉＧｅの界面に生じた長いミスフィット転位であることが分かった。しかし、この長いミスフィット転位は異常オフリークの原因ではない。なぜなら、ボロンイオン注入の場合は異常リーク電流が見られず、またヒ素イオン注入の場合でもゲート長が長い場合は異常リーク電流が見られないからである。【００２９】
次に、短い線状の模様Ｂは、歪みＳｉ中又は歪みＳｉとＳｉＧｅの界面にミスフィット転位部を持ち、両端が歪みＳｉ表面への貫通転位部をなすようなＵ字型の有限長転位であることが分かった。以下、この転位をＵ字型転位と呼ぶ。本発明者は、このＵ字型転位が異常リークの原因ではないかと推測した。【００３０】
そこで、Ｕ字型転位の分布密度と、ＭＩＳＦＥＴの異常リーク出現確率の関係について調べた。図２６は、ヒ素注入領域のＴＥＭ像より求めたＵ字型転位の長さと密度との関係を示す。最長のＵ字型転位の長さは、０．３μｍ〜０．４μｍ程度であった。この長さは、異常リーク電流のＭＩＳＦＥＴが出現し始めるゲート長とほぼ同じである。【００３１】
次に、このＵ字型転位がソース・ドレインをまたいだときに異常オフリークが出現すると仮定して、図２６より異常リーク電流出現確率を計算した。図２７に、Ｕ字型転位を有するＭＩＳＦＥＴの模式図を示す。この図では、長さａ２と表されるＵ字型転位７が、ソース・ドレイン領域６間をまたいでおり、異常オフリーク電流が発生すると仮定される。【００３２】
もし、長さａのＵ字型転位のみが面密度ｂで分布していると仮定すれば、このＵ字型転位がゲート長ＬＧ、ゲート幅ＷＧのＭＩＳＦＥＴのソース・ドレイン間を１つもまたがない確率は、ＬＧ＞ａの時に１、ＬＧ＜ａの時にexp｛-ｂ・ＷＧＸ(ａ−ＬＧ）｝となる。【００３３】
実際には様々な長さａｉのＵ字型転位が面密度ｂｉで分布していることを考慮すると、Ｕ字型転位が一つもＭＩＳＦＥＴのソース・ドレイン間をまたがない確率は、Π（ＬＧ＜ａｉ）ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝となる。ここで、Π（ＬＧ＜ａｉ）は、数列ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝の積を、ＬＧ＜ａｉにわたって計算することを意味する。【００３４】
従って、一つ以上のＵ字型転位がＭＩＳＦＥＴのソース・ドレイン間をまたぎ、異常オフリーク電流を生じさせる確率は、１−Π（ＬＧ＜ａｉ）ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝となる。【００３５】
この計算式に従い、図２６より計算した異常リーク出現確率を図２８に実線にて示す。図２８は横軸にゲート長をとり、縦軸にソース・ドレイン間の異常オフリーク出現割合をとって、両者の関係を示す。図２８には、合わせて図２３のＭＩＳＦＥＴのデータも示しているが、両者は良く一致しており、Ｕ字型転位が、異常リーク電流の原因であると結論できる。本願発明は、このような知見に基づいて完成されたものである。【００３６】
次に、基板への不純物のイオン注入について説明する。図２９（ａ）乃至（ｄ）は、基板への不純物のイオン注入とその後の熱処理による原子の挙動を示す。結晶基板に高濃度のイオン注入を行うと、図２９（ｂ）に示すように、表面がアモルファス化され、アモルファス層界面よりすぐ下の結晶領域に、空孔と格子間原子を生じる。このとき、格子間原子はアモルファス層からはじき飛ばされた原子も含むため、空孔より数が多い。ここでは、空孔より多い分の格子間原子を、余剰原子と呼ぶ。この基板を熱処理すると、格子間原子の一部は近くの空孔に収まるが、余剰原子はそのまま格子間に残留する。一方、アモルファス層は下地の結晶層を受け継ぎながら固層成長し、全体が結晶化する。この様子を図２９（ｃ）に示す。例として、図３０（ａ）、（ｂ）に、ボロン又はヒ素をＳｉ（１００）結晶基板にイオン注入した直後の余剰原子の分布のモンテカルロシミュレーション結果を破線にて示す。ボロンイオン注入に比べヒ素イオン注入の場合の方が、余剰原子が多い。これは、同じ注入量の場合、ヒ素原子の方がボロン原子より重く、より沢山のシリコン原子をはじき飛ばすためである。これらイオン注入で生じた余剰原子は、熱処理を続けると次第に析出し、小さな転位ループを形成する。この様子を図２９（ｄ）に示す。【００３７】
図３１に、イオン注入により形成された転位ループの断面ＴＥＭ像を示す。Ｓｉ（１００）結晶に、リンを３０ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入し、７９０℃、１０秒の熱処理を施した。モンテカルロシミュレーション計算の結果、イオン注入直後のアモルファス領域の深さは、７３ｎｍと計算された。断面ＴＥＭ像では、この深さのすぐ下に、転位が形成されていることが実際に確かめられた。このような実験結果は、他の文献でも報告されている（非特許文献２）。【００３８】
このようなイオン注入によって生じた小さな転位ループは、無歪みの膜中では、周囲に歪みを引き起こす。従って、更に熱処理を続けた場合は、歪みを小さくするように、格子間原子を再放出しながら徐々に小さくなる。再放出された格子間原子は、基板表面に向かって拡散し、そこで新たな結晶表面の一部を形成する。しかし、歪みを有する層に転位ループが形成された場合は、熱処理でより大きな転位ループになると考えられる。これは、転位が大きくなることによって、歪み膜の歪みを小さくできるからである。【００３９】
この過程を、図３２（ａ）乃至（ｃ）を用いて考察する。図３２（ｂ）は、イオン注入とそれに続く熱処理により歪み膜中に形成された小さな転位ループを示している。転位ループの周辺では歪みが緩和される。そのため、熱処理を施せば、原子は転位ループを大きくするよう再配置する。ついには転位ループが表面に達し、Ｕ字型転位になる。この様子を図３２（ｃ）に示す。【００４０】
また、転位ループの元となる余剰原子の多いヒ素イオン注入の場合のみ、Ｕ字型転位が見られたことからも、Ｕ字型転位がイオン注入による転位ループを元に形成されたと考えることは妥当である。【００４１】
こうして、本発明者は、Ｕ字型転位が、イオン注入が原因で生じた転位ループから成長するという結論に達した。従って重要なことは、イオン注入による転位を歪み層内に形成させないことである。次に、転位ループを歪み層に形成させないための構造について説明する。【００４２】
図３３は、ヒ素のドーズ量と、注入直後の不純物濃度が最大になる深さ（Ｒｐ）で規格化したＳｉ（１００）結晶基板におけるアモルファス層／結晶層界面の深さとの関係を示すグラフ図であり、モンテカルロシミュレーションにより計算した結果を示す。ソース・ドレイン形成に必要な１×１０１５ｃｍ−２以上のドーズ量の場合、アモルファス層／結晶層界面の深さは、２Ｒｐ以上２．５Ｒｐ以下の深さに形成されることが分かる。また、イオン注入による転位は、このアモルファス層と結晶層の界面より深いところに形成される。従って、歪み層の厚さを２Ｒｐより薄くすれば、歪みＳｉ層内にイオン注入による転位が形成されることはなく、Ｕ字型転位を生じることもない。【００４３】
次に、図３４（ａ）、（ｂ）に、熱処理後の不純物の濃度分布を示す。イオン注入直後の不純物濃度が最大になる深さと、熱処理後の不純物濃度が最大になる深さとは一致している。これは、不純物濃度が濃くなるほど、不純物の拡散速度が遅くなり、元の濃度分布に近くなるためである。すなわち、ソース・ドレインの不純物濃度が最大になる深さをＴｐとしたとき、Ｔｐ＝Ｒｐとなる。従って、本発明のように、ソース・ドレインの不純物濃度が最大になる深さをＴｐとしたとき、歪み層の膜厚を２Ｔｐ以下にすれば、歪み層内にイオン注入による転位が形成されることはない。従って、これらを核に歪み層にＵ字型転位が成長することもなく、従って、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることはない。【００４４】
ここで、図３５（ａ）乃至（ｃ）及び図３６（ａ）乃至（ｃ）を用いて、従来と同じ製造方法でゲート長の短い歪みＳｉチャネルＭＩＳＦＥＴを製造した場合の問題点について更に詳しく説明する。【００４５】
先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図３５（ａ））。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図３５（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図３５（ｃ））。続いて、ゲート電極４ａをマスクにして、不純物をドーズ量１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン領域に不純物が導入されると共に、アモルファス層５が形成される（図３６（ａ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である。【００４６】
次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図３６（ｂ））。不純物を十分活性化させるために更に熱処理を行うと、歪みＳｉ層２の歪みを緩和させるために転位ループ８は大きく成長し、Ｕ字型転位７になる（図３６（ｃ））。これらＵ字型転位７の長さは最大０．４μｍ程度になる。このため、ゲート長が０．４μｍ以下のＭＩＳＦＥＴは確率的に異常オフリーク電流が生じやすいことになる。【００４７】
従って、以下に示す本発明の各実施形態においては、Ｕ字型転位の核となるイオン注入による転位ループ８が、歪みＳｉ層２内に形成されないようにする。【００４８】
なお、歪みを有する４族半導体として歪みＳｉを例にして説明したが、歪み半導体膜としてＳｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１，  ０≦ｙ≦１，  ０＜ｘ＋ｙ≦１）を用いる場合もある。この場合、高品質のゲート絶縁膜を形成するために、Ｓｉ１−ｘ−ｙＧｅｘＣｙとゲート絶縁膜との間に１０ｎｍ以下のキャップＳｉ層を挟むのも有効である。このＳｉ層を１０ｎｍ以下にするのは、チャネルが全てキャップＳｉ層内のみに局在することを防ぐためである。このとき、表面から歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層と下地層との界面までの深さを、２Ｔｐ以下にする。【００４９】
また、ソース・ドレインをせり上げ構造とし、このせり上げ部にイオン注入による転位を局在させることによって、歪み膜に転位を生じないようにすることも有効である。この場合、図３１からも分かるとおり、３Ｒｐ＝３Ｔｐ以上の深さにはイオン注入による転位を生じないので、せり上げ膜厚を３Ｔｐ以上にすればよい。【００５０】
但し、せり上げ膜厚が厚すぎると十分にせり上げ部全体に不純物をドーピングできないため、せり上げ膜厚を５Ｔｐ以下にする必要がある。図３４から分かるとおり、この膜厚であれば、少なくとも１×１０１８ｃｍ−３以上のドーピングが可能であり、ソース・ドレイン抵抗のオーミック性を保つことが可能である。【００５１】
また、ソース・ドレイン層に、低ダメージで高ドーズのドーピングができれば、歪みＳｉ層に転位を生じることはない。このような手法としては、プラズマドーピング法及びガスフェーズドーピング法がある。これらの方法では、不純物は歪み膜表面に気相吸着してから内部に拡散するため、結晶層を破壊することなく高ドーズ量のドーピングが可能となる。  【００５２】
即ち、これらの方法を使用することにより、歪み層内にドーピングによって転位が形成されることはない。従って、これらを核に歪み層にＵ字型転位が成長することもなく、そのため、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることなく、低消費電力の歪みＳｉチャネルＭＩＳＦＥＴを実現することができる。【００５３】
以下、添付の図面を参照して本発明の実施の形態について詳細に説明する。【００５４】
［第１の実施の形態］
図１（ａ）乃至（ｃ）及び図２（ａ）乃至（ｃ）は、本発明の第１の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図１（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図１（ｃ））。続いて、ゲート電極４ａをマスクにして、歪みＳｉ層２及び下地ＳｉＧｅ層１に、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン形成予定領域に高濃度の不純物が導入され、この領域にアモルファス層５が形成される。このアモルファス層５の深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である（図２（ａ））。【００５５】
次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される（図２（ｂ））。不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、前記熱処理により消失するか又は小さくなり、Ｕ字型転位は形成されない（図２（ｃ））。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。【００５６】
［第２の実施の形態］
図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｃ）及び図５（ａ）、（ｂ）は、本発明の第２の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする（図３（ａ））。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図３（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図３（ｃ））。【００５７】
次に、ゲート電極４ａをマスクにして、歪みＳｉ層２にソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図４（ａ））。このときの注入エネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図４（ｂ））。この後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン形成予定領域に高濃度に不純物が導入されると共に、アモルファス層５が形成される。このアモルファス層５の深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である（図４（ｃ））。【００５８】
次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図５（ａ））。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される。このとき、不純物注入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、消失するか小さくなり、Ｕ字型転位は形成されない（図５（ｂ））。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。【００５９】
図６に、第２の実施形態に従って作製したＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示す。ソース・ドレイン領域を形成するためのイオン注入は３×１０１５ｃｍ−２のドーズ量で行い、２Ｔｐ＝１９ｎｍであった。２Ｔｐより歪みＳｉ層膜厚が厚い２５ｎｍ、３５ｎｍの場合は、ほぼ同じ程度、高い割合で異常オフリーク電流が出現している。一方、２Ｔｐより歪みＳｉ層膜厚が薄い１５ｎｍの場合は、大幅に異常オフリーク電流が減少していることが分かる。完全に異常オフリーク電流が無くなっていないのは、歪みＳｉ層膜厚の基板面内ばらつきによるものと考えられる。【００６０】
［第３の実施の形態］
図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｃ）、図９（ａ）乃至（ｃ）は、本発明の第３の実施形態のＭＩＳＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図７（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以上でもよい。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図７（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図７（ｃ））。【００６１】
次に、ゲート電極４ａをマスクにして、歪みＳｉ層２にソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図８（ａ））。このときのエネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図８（ｂ））。続けて、ソース・ドレイン領域の歪みＳｉ層２を、その膜厚が２Ｔｐ以下になるようにエッチバックする（図８（ｃ））。その後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン領域に高濃度に不純物が導入されると共に、アモルファス層５が形成される（図９（ａ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である。【００６２】
次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図９（ｂ））。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される。このとき、不純物注入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域１１形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。その後、不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、消失するか又は小さくなり、Ｕ字型転位は形成されない（図９（ｃ））。従って完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。【００６３】
［第４の実施の形態］
図１０（ａ）乃至（ｃ）、図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｂ）は、本発明の第４の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１０（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以上でもよい。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図１０（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図１０（ｃ））。【００６４】
次に、ゲート電極４ａをマスクにして、ソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図１１（ａ））。このときのエネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図１１（ｂ））。続けて、ソース・ドレイン領域に、選択成長法を用いてソース・ドレインせり上げ領域１２を形成する（図１１（ｃ））。この膜厚は３Ｔｐ以上５Ｔｐ以下とする。【００６５】
その後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレインせり上げ領域１２に高濃度に不純物が導入されると共に、アモルファス層５が形成される（図１１（ｄ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２．５Ｒｐ以下である。次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成され、同時にアモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図１２（ａ））。但し、ソース・ドレインせり上げ領域１２の膜厚が３Ｔｐより厚いので、転位ループ８は歪みＳｉ層２内には形成されず、全てソース・ドレインせり上げ領域１２内に局在する。また、せり上げ膜厚は５Ｔｐより薄いので、ソース・ドレインせり上げ領域１２の全てに不純物が拡散し、ソース・ドレイン拡張領域１１と接続して、ソース・ドレイン領域６が形成される（図１２（ａ））。このとき、不純物導入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。その後、不純物を十分活性化させるために更に熱処理を行う（図１２（ｂ））。但し、転位ループ８はソース・ドレインせり上げ領域１２に局在しているため、転位が大きくなったとしても歪みＳｉ層２内に、Ｕ字型転位は形成されない。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。【００６６】
［第５の実施の形態］
図１３は、本発明の第５の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上にエピタキシャル成長された歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。チャネル材料を歪みＳｉから歪みＳｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１，  ０≦ｙ≦１，  ０＜ｘ＋ｙ≦１）に変えることにより、特に正孔の移動度を増大させることが可能である。【００６７】
［第６の実施の形態］
図１４は、本発明の第６の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上にエピタキシャル成長された歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４とキャップＳｉ層１５との膜厚の和は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。キャップＳｉ層１５は、ゲート絶縁膜３ａの信頼性を向上させる働きをする。なお、キャップＳｉ層１５の膜厚は１０ｎｍ以下とする。この場合、キャップＳｉ層１５だけでなく歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４内にもチャネルが形成され、ＭＩＳＦＥＴが高性能化する。【００６８】
［第７の実施の形態］
図１５は、本発明の第７の実施の形態を示すＭＩＳＦＥＴの断面図である。下地ＳｉＧｅ層１上にエピタキシャル成長された歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。【００６９】
なお、下地ＳｉＧｅ層１と下地Ｓｉ層１３との間に、埋込酸化膜１６が形成されている。この構造では、ソース・ドレイン領域６の寄生容量が低減され、ＭＩＳＦＥＴの高性能化が可能である。【００７０】
［第８の実施の形態］
図１６は、本発明の第８の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上に埋込酸化膜１６を有し、その上に歪みＳｉ層２が形成されている。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。【００７１】
この第８実施形態が第７実施形態と違う点は、下地ＳｉＧｅ層１が存在しないことである。この構造では、ソース・ドレイン６の寄生容量が第７実施例より更に低減可能であり、より一層、ＭＩＳＦＥＴの高性能化が可能である。【００７２】
以上好ましい実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。また、各実施の形態を適宜組み合わせて発明の実施例とすることができる。例えば、第４、第５の実施形態を組み合わせて、歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４上にソース・ドレインせり上げ領域１２を形成するようにしてもよく、また、第５、第８の実施形態を組み合わせて、埋込酸化膜１６上に歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４を形成するようにしてもよい。
【産業上の利用可能性】
【００７３】
本発明は、微細化により高性能化したＭＩＳＦＥＴにおいて、異常リーク電流の防止に有効である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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