(57)【特許請求の範囲】
【請求項１】
複数の信号発生回路の中から外部へ信号を伝える前記信号発生回路を選択する選択回路を有するマイクロコンピュータであって制御プログラムにより処理を行う前記マイクロコンピュータに内蔵された動作モード制御回路であって、
少なくとも、制御信号発生部と、
前記制御信号発生部からの第１の出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と、
前記書込信号に応答して、前記制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備え、
前記書込信号は、前記書込抑止回路が保持した信号の論理値が一方の論理値である場合は論理値が固定した信号であり、前記書込抑止回路が保持した信号の論理値が他方の論理値である場合は前記制御信号発生部からの前記第１の出力信号のバッファ信号であって、
前記制御信号は、少なくともデータレジスタ回路を含む複数の前記信号発生回路の中から、前記外部へ信号を伝える信号発生回路を選択する前記選択回路へ、供給されることを特徴とする動作モード制御回路。
【請求項２】
請求項１に記載した動作モード制御回路であって、
前記書込抑止回路が、前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定した信号を出力するバッファ手段と、
前記バッファ信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持し、前記第２の出力信号の論理値に応じた論理信号を出力する保持手段とを備え、
前記バッファ手段は前記保持手段からの論理信号を受け取り、一方の論理値に応じて前記固定した信号を出力し、他方の論理値に応じて前記バッファ信号を出力することを特徴とする動作モード制御回路。
【請求項３】
少なくとも、請求項１又は請求項２に記載した動作モード制御回路と、
外部との信号の入出力を制御する信号入出力制御回路と、
前記動作モード制御回路からのデータレジスタ書込信号に応答して、前記動作モード制御回路からのデータ信号を保持するデータレジスタ回路と、
１つ以上の一定周期のクロックを発生可能なタイマ回路と、
前記動作モード制御回路からの前記制御信号に応じて、前記データレジスタ回路又は前記タイマ回路を選択する選択回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記信号入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御プログラムにより処理を行うマイクロコンピュータであって、複数の動作モードを有する入出力回路を内蔵するマイクロコンピュータにおいて、前記入出力回路の動作モードを制御する動作モード制御回路、及び、前記動作モード制御回路を内蔵したマイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータシステム等に対しては、劣悪な環境下でも、ウオッチドッグタイマよる監視機能が働き、動作が安定していることが要求されている。そして、前記システムを制御プログラムにより制御するマイクロコンピュータ（以下、通常のマイクロコンピュータ、マイクロコントロールシステム又は半導体制御装置、例えば、ＤＳＰ（digital signal processor）等を総称してマイクロコンピュータという）であって、複数の動作モードを有する入出力回路を内蔵するマイクロコンピュータに対しては、制御プログラムにより、マイクロコンピュータの初期化時に設定された入出力回路の動作モードが安定していることが要求されている。なぜなら、マイクロコンピュータの入出力信号は、前記入出力信号に応じて動作する、マイクロコンピュータシステムの他のデバイスに与える影響が大きいからであり、その結果、マイクロコンピュータシステム全体動作も影響されるからである。
【０００３】
従って、前記のマイクロコンピュータに内蔵されることにより、前記入出力回路の動作モードを、一旦設定したならば、前記動作モードを安定するように制御する回路が求められていた。
【０００４】
そこで、以下に、図１６〜図１８を用いて、マイクロコンピュータにおける入出力回路の動作制御、又は、ウオッチドッグタイマを利用する、マイクロコンピュータシステムの安定動作に係わる従来例を説明する。
【０００５】
図１６に示す車両用ＬＡＮマイコンシステムは、マイコン６０２と、マイコンの動作を監視する外付けのＬＳＩであるウオッチドッグタイマ６０５と、電源回路６０３と、ＲＯＭ６０６と、入力Ｉ／Ｆ回路６０１と、ＶＣＣＩＩＯＮ／ＯＦＦ回路６０７と、ＶＣＣＩ６１３と、ＶＣＣＩＩ６１４と、低電圧リセット回路６０８と、通信ＬＳＩ６０９と、遅延回路６０４と、多入力アンド回路６１５とから構成されている。
【０００６】
前記の車両用ＬＡＮマイコンシステムでは、マイコン６０２の動作を監視するウオッチドッグタイマ（以下「ウオッチドッグ」という）６０５を前記システムに搭載し、マイコン６０２が何らかの原因で、暴走状態となったときに、マイコン６０２に搭載されている監視信号発生回路からの信号が途絶えることを検出して、マイコンをリセットする仕組みとし、誤動作を防止している（例えば、特許文献１）。
また、図１７に示すデータ処理装置は、シングルチップマイクロコンピュータであって、中央処理装置ＣＰＵ７０１と、システムコントローラＳＹＳＣ７０２と、割込コントローラＩＮＴ７０４と、リードオンリメモリＲＯＭ７０５と、ランダムアクセスメモリＲＡＭ７０６と、タイマ７０８と、シリアルコミュニケーションインタフェースＳＣＩ７０７と、第１から第８の入出力ポートＩＯＰ８（７０９）〜１（７１６）、クロック発振器ＣＰＧ７０３の機能ブロックから構成されている。
【０００７】
そして、前記データ処理装置は、動作モード情報を保持するシステムコントローラＳＹＳＣ７０２をシングルチップマイクロコンピュータ内部に有し、初期化動作において、不揮発性記憶装置であるＲＯＭ７０５に格納された情報を自動的に読み出し、動作モード情報を保持するシステムコントローラＳＹＳＣ７０２へ、ソフトウエアでは制御されないコントロール信号で設定する。さらに、動作モード情報を保持するシステムコントローラＳＹＳＣ７０２の動作モード情報は、初期化動作後の動作においては、ＣＰＵ（中央処理装置）７０１のソフトウエアでは書き換えられない仕組みとすることにより、動作モードを誤って書き換えることを防止している（例えば、特許文献２）。
また、図１８に示すマイクロコンピュータは、ＣＰＵ８０１と、メモリ８０２と、プロテクト制御レジスタ８０４、アドレスデコーダ８１１〜８１４、論理素子８０５〜８１０、論理素子８２７を有するプロテクト制御回路８３０と、制御レジスタ８１５を有するクロック発生回路８１９と、制御レジスタ８１６を有する周辺ユニットＡ８２０と、制御レジスタ８１７を有する周辺ユニットＢ８２１と、制御レジスタ８１８を有する周辺ユニットＣ８２２とから構成されている。
【０００８】
そして、前記マイクロコンピュータは前記制御レジスタ８１５〜８１８に対するデータの書込みを許可するか、又は禁止するかの情報を制御レジスタ毎に前記プロテクト制御レジスタ８０４が保持し、書込み動作が発生したときに書込みの対象となっている前記制御レジスタを特定し、前記プロテクト制御レジスタ８０４の情報に応じて、前記プロテクト制御回路８３０が書込信号を制御する仕組みとすることによりプログラムの暴走等に起因する制御レジスタに対する誤書込みを防止している（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−３２１４２号公報
【特許文献２】特開平８−６３４４５号公報
【特許文献３】特開平８−２３５０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
制御プログラムにより処理を行うマイクロコンピュータでは、マイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、制御プログラムのみにより、動作モードを決定するのでは、制御プログラムにより、意図しない動作モードの再設定がおきることがある。一方、前記のような動作モードの再設定が起きないように、前記の動作モードの決定をマイクロコンピュータのハードウエアのみにより行う場合には、融通性、拡張性がなくなる問題があった。
【００１１】
例えば、従来のデータ処理装置では、マイコンの誤動作中に、動作モード等が、ＣＰＵのソフトウエアに起因する命令により書き換わることは防止できるが、ソフトウエアでは制御されないコントロール信号により、動作モード情報を保持するレジスタ手段を制御するため、不揮発性記憶装置に格納された情報でしか動作モードを設定できないということになり、融通性、拡張性がなくなるという問題があった。
【００１２】
また、従来のマイクロコンピュータでは、動作モードを決定する制御レジスタへの書込みを許可するか、禁止するかを決定するプロテクト制御レジスタ及び動作モードを決定する制御レジスタを選択するプロテクト制御回路が大規模なハードウエアを必要とする問題があった。さらに、前記のマイクロコンピュータでは、マイクロコンピュータの暴走による動作モードを決定する制御レジスタの書き換えは、プロテクト回路で防止できるが、プロテクト制御レジスタはソフトウエアに起因する命令により書き換え可能であるため、まず、プロテクト制御レジスタがマイクロコンピュータの暴走時にソフトウエアに起因する命令で書換られ、その結果、動作モードを決定する制御レジスタが書き換え可能となり、意図しない動作モードに設定されるという問題点があった。
【００１３】
さらに、マイクロコンピュータシステム内蔵のマイクロコンピュータが制御プログラムに起因する命令により、入出力回路の入出力属性（例えば、入力モード、出力モードの切り換え）の切り換えや、Ａ／Ｄ変換器又は１６ビット長インターバルタイマ等の内蔵周辺機能の内、どの内蔵周辺機能からの出力信号をマイクロコンピュータシステム外部へ出力するかを切り換え可能である。一方、マイクロコンピュータが暴走すると、マイクロコンピュータが自発的に発生している監視信号が途切れるので、監視信号の途切れを検出したマイクロコンピュータシステム内蔵のウオッチドッグからリセット信号が出て、マイクロコンピュータシステムの誤動作は防止される。
【００１４】
従って、暴走したマイクロコンピュータの命令により、マイクロコンピュータシステム外部に出力される内蔵周辺機能の出力信号に切り換えが起こり、監視信号に換わって、監視信号と相似なタイマ信号が出る場合には、ウオッチドッグは、監視信号の途切れを検出できなくなり、マイクロコンピュータの暴走状態を止めるリセット信号を発生しない。
【００１５】
そうすると、ウオッチドッグによる監視機能を内蔵しながら、マイクロコンピュータシステムの誤動作が防止されないという問題があった。
【００１６】
加えて、マイクロコンピュータは正常に動作している場合であって、かつ、マイクロコンピュータ内部のノイズ（外部からのノイズに呼答して発生した場合も含む）によって、マイクロコンピュータが、その発生を命令しないのに、動作モードの設定に係る命令が発生した場合に、その結果、ウオッチドックへの監視信号を出力する出力回路のモードが再設定され、監視信号が途切れることにより、ウオッチドックよりリセット信号が送られ、マイクロコンピュータが正常であっても、マイクロコンピュータがリセットされてしまう問題点もあった。
【００１７】
そこで、本発明は、制御プログラムにより処理を行うマイクロコンピュータであって、マイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、前記の動作モードの融通性、拡張性を保ちながら、前記動作モードの意図しない再設定を抑止する動作モード制御回路、前記動作モード制御回路を内蔵したマイクロコンピュータを提供する。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、少なくとも、制御信号発生部と、制御信号発生部からの第１の出力信号に応答して制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と、書込信号に応答して制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備える動作モード制御回路が提供される。書込信号は、書込抑止回路が保持した信号の論理値が一方の論理値である場合は論理値が固定した信号であり、書込抑止回路が保持した信号の論理値が他方の論理値である場合は制御信号発生部からの第１の出力信号のバッファ信号であって、制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ供給される。
前記構成によれば、マイクロコンピュータ内部で、一つの入出力制御回路に、選択回路を通じて、接続される周辺回路が複数ある場合に、書込抑止回路の作用により、所定の状態に選択回路への選択信号を設定した後は、コンピュータ自身では、その設定を書換えできない為、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、選択回路の設定は維持される効果がある。
【発明の効果】
【００１９】
本発明によれば、以下の効果がある。
マイクロコンピュータ内部において、マイクロコンピュータの動作モード、例えば、周辺機能回路とＩ／Ｏ（Input/Output）バッファとの接続の設定、Ｉ／Ｏバッファの動作モード等の設定は、動作モード設定期間に、マイクロコンピュータの制御プログラムによって、状況に応じて、設定可能という効果がある。
【００２０】
一方、動作モード設定期間に設定した動作モードの設定は、マイクロコンピュータ内部の動作モード制御回路の効果により、外部からリセットされるまで、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず再設定できないという効果がある。
【００２１】
従って、周辺機能回路の一種であるウオッチドックタイマ用の監視信号発生回路と監視信号出力ポートのＩ／Ｏバッファの接続の設定、及び、前記Ｉ／Ｏバッファの動作モードに対して、前記動作モード制御回路を適用すると、マイクロコンピュータの状態いかんによらず、動作モード設定期間に設定された前記の設定は、外部からのリセット信号によりリセットされるまで、保持されるという効果がある。
その結果、ウオッチドックタイマは、高い信頼性をもって、マイクロコンピュータの暴走状態の検出を行うことができる効果がある。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態に係るマイクロコンピュータ全体回路の概略図である。
【図２】第１の実施形態に係るマイクロコンピュータの制御プログラム概略図である。
【図３】第１の実施形態に係る制御プログラムのフローチャート概略図である。
【図４】第１の実施形態に係るモード設定ルーチンのフローチャート概略図である。
【図５】第２の実施形態に係るマイクロコンピュータ全体回路概略図である。
【図６】第３の実施形態の概略図である。
【図７】第３の実施形態の書込抑止回路の動作波形図である。
【図８】第４の実施形態の概略図である。
【図９】第４の実施形態の書込抑止回路の動作波形図である。
【図１０】第５の実施形態の概略図である。
【図１１】第５の実施形態の書込抑止回路の動作波形図である。
【図１２】第６の実施形態の概略図である。
【図１３】第６の実施形態の書込抑止回路の動作波形図である。
【図１４】第７の実施形態（マイクロコンピュータ全体回路の概要）の概略図である。
【図１５】第８の実施形態（制御システム）の概略図である。
【図１６】従来例１（車両マイコンシステム）の概略図である。
【図１７】従来例２（データ処理装置）の概略図である。
【図１８】従来例３（マイクロコンピュータ）の概略図である。
【発明を実施するための形態】
【００２３】
発明を実施するための形態に係るマイクロコンピュータ（以下、通常のマイクロコンピュータ、マイクロコントロールシステム又は半導体制御装置、例えば、ＤＳＰ（digital signal processor）等を総称してマイクロコンピュータという）について、以下に説明する。前記のマイクロコンピュータは、制御信号発生部を含むＣＰＵ（中央処理装置）と、出力データレジスタと、動作モード制御回路と、タイマと、セレクタと、複数の動作モードを有するＩ／Ｏバッファとを備えている。また、動作モード制御回路は、オア回路と、周辺選択レジスタと、入出力制御レジスタと、書込抑止回路を備えている。
【００２４】
そして、前記ＣＰＵはマイクロコンピュータの制御プログラムにより、それ以外の制御回路を制御している。また、前記ＣＰＵは前記制御プログラム中の動作モード設定ルーチンにより、制御信号発生部を通じて、動作モードを設定するために、入出力制御レジスタ、周辺選択レジスタ等の動作モード設定に関係するレジスタへ書込み信号を発生する。
【００２５】
前記出力データレジスタは、ＣＰＵから、Ｉ／Ｏバッファを通じて、マイクロコンピュータ外部へ出力するデータの一時格納場所である。
【００２６】
前記タイマは、周辺機能回路の具体例であって、マイクロコンピュータが外部装置をコントロールする為の一定のインターバルを示す信号を発生する。
【００２７】
前記セレクタは、周辺選択レジスタからの信号の論理値に応じて、出力データレジスタの出力又はタイマからの出力のうち、一方を選択して、Ｉ／Ｏバッファに接続する回路である。
【００２８】
前記動作モード制御回路は、前記周辺選択レジスタを通じて、前記セレクタの選択を制御する。また、前記入出力制御レジスタ及び前記オア回路を通じて、Ｉ／Ｏバッファの動作モードを制御する。そして、前記動作モード制御回路を構成する回路は、以下のように動作する。
【００２９】
前記周辺選択レジスタは、前記書込信号に応じて、前記出力データレジスタの出力を前記Ｉ／Ｏバッファに接続する為の信号を前記セレクタと前記オア回路に出力する。
【００３０】
前記入出力制御レジスタは前記Ｉ／Ｏバッファの動作モードを設定する信号を、前記オア回路へ出力する。
【００３１】
前記オア回路には、前記周辺選択レジスタの出力と前記入出力レジスタの出力が入力されている。前記オア回路は、前記周辺選択レジスタからの信号の論理値が"０"であるときは、論理値"０"を出力し、一方、前記周辺選択レジスタからの信号の論理値が"１"であるときは、前記入出力制御レジスタの信号と同様な論理値を出力する。
【００３２】
前記書込抑止回路は、前記周辺選択レジスタが前記出力データレジスタの出力を前記Ｉ／Ｏバッファに接続する為の論理値"０"の信号を前記セレクタと前記オア回路に出力し、前記オア回路から論理値"０"の信号が出力され、前記Ｉ／Ｏバッファの動作モードを設定した後は、外部からのリセット信号によりリセットされるまで、前記入出力回路の動作モードを再設定することを抑止する。
【００３３】
前記複数の動作モードを有するＩ／Ｏバッファは前記オア回路からの信号の論理値により設定される動作モードにより、前記マイクロコンピュータの外部との信号を入出力する。ここで、論理値"０"に対応する動作モードは出力モード、論理値"１"に対応する動作モードは入力モードである。
【００３４】
発明を実施するための形態によれば、ＣＰＵの制御プログラム中の動作モード設定ルーチンが動作している間は、出力データレジスタの出力をＩ／Ｏバッファに接続する設定、及び、Ｉ／Ｏバッファの動作モードを、ソフトウエアにより設定可能である。しかし、動作モード設定ルーチン終了後は、前記動作モード制御回路及び前記動作モード制御回路を構成する書込抑止回路の効果により、外部からのリセット信号によりリセットされるまでは、前記Ｉ／Ｏバッファの動作モードの設定及び出力データレジスタとＩ／Ｏバッファの接続の設定を再設定することは抑止される。従って、ＣＰＵが暴走した結果、予期しないソフトウエアが動作しても、前記の設定は維持される。
【００３５】
（第１の実施形態）
図１〜図４を用いて第１の実施形態について、説明する。
【００３６】
まず、図１に示すマイクロコンピュータ８５０は、制御信号発生部８６１を含むＣＰＵ（中央処理装置）８６０と、ＲＡＭ（Random Access Memory）８５１と、ＲＯＭ（Read Only Memory）８５２と、動作モード検出回路８５３と、出力データレジスタ８５５と、リセット回路８７０と、動作モード制御回路８６２と、タイマ８５４と、セレクタ８５６と、インプットバッファ８６４と、Ｉ／Ｏ（Input/Output）バッファ８６７と、データバス８６３と、リセット信号８７１と、動作モード設定ポート８６５と、監視信号出力ポート８６６と、リセット信号受け入れポート８６９を備えている。また、動作モード制御回路８６２は、オア回路８６８と、周辺選択レジスタ８５７と、入出力制御レジスタ８５８と、書込抑止回路８５９を備えている。
【００３７】
そして、監視信号出力ポート８６６は、マイクロコンピュータ８５０からウオッチドックタイマへの監視信号を出力するポートである。ここで、ウオッチドックタイマは、前記の監視信号の出力タイミング、すなわち、監視信号間の間隔、或いは、単位時間あたりの出力回数等を監視し、マイクロコンピュータ８５０内部のＣＰＵ８６０が正常動作をしているか否かを判断する、外付け回路である。
【００３８】
次に動作モード設定ポート８６５は、マイクロコンピュータ８５０の動作モードを決定する期間に、マイクロコンピュータ８５０外部からの動作モードを決定する外部入力信号を受け入れるポートである。
【００３９】
次にリセット信号受け入れポート８６９は、ウオッチドックタイマが、マイクロコンピュータ８５０内部のＣＰＵ８６０が誤動作、あるいは、暴走状態であると判断したときに発生するリセット信号を受けるポートである。また、マイクロコンピュータ８５０を初期化するために入力する、マイクロコンピュータ８５０外部からのリセット信号（以下「マイクロコンピュータ８５０外部からのリセット信号」という）を受け入れるポートでもある。すなわち、「外部からのリセット信号」には、「ウオッチドックタイマからのリセット信号」、及び、マイクロコンピュータ８５０を初期化するために入力する、「マイクロコンピュータ８５０外部からのリセット信号」が含まれる。
【００４０】
そして、ＣＰＵ８６０はマイクロコンピュータ８５０の制御プログラムにより、マイクロコンピュータ８５０全体を制御する中央処理装置である。また、制御信号発生部８６１は、ＣＰＵ８６０内部にあって、ＣＰＵ８６０以外の回路の動作モード決定に関する、マイクロコンピュータ８５０の内部回路を制御する信号の発生部分である。
【００４１】
また、ＲＡＭ８５１、ＲＯＭ８５２は、例えば、制御プログラムや設定条件の格納場所やマイクロコンピュータ８５０内の機能回路間で受け渡されるデータの一時格納場所の役割を果たす。
【００４２】
加えて、データバス８６３はマイクロコンピュータ８５０内の機能回路間で受け渡されるデータが通過するバスである。ここで、データバス８６３は、ＣＰＵ８６０が接続されている、いわゆる共通バスを含むが、ＣＰＵ８６０が接続されていず、ＣＰＵ８６０以外の機能回路間に存在するバスも含む。
【００４３】
また、リセット回路８７０は、「ウオッチドックタイマからのリセット信号」、又は、「マイクロコンピュータ８５０外部からのリセット信号」に応じて、マイクロコンピュータ８５０内部の回路への内部リセット信号９０４、又は、リセット信号８７１を発生させ、マイクロコンピュータ８５０内部の関係する各回路をリセットする。ここで、前記のリセット信号８７１は、ＣＰＵ８６０の他、リセットが必要な関係回路へ接続されている。
【００４４】
さらに、動作モード検出回路８５３は、マイクロコンピュータ８５０の動作後に、動作モードを決定する期間に、動作モード設定ポート８６５に与えられた入力状態を判定する回路である。
【００４５】
次に、Ｉ／Ｏバッファ８６７は、マイクロコンピュータ８５０の外部にデータを出力する出力回路とマイクロコンピュータ８５０の外部からデータを受け入れる入力回路とをかね備え、例えば、入力モード、出力モード、そのどちらでもないモード等の複数の入出力モードを有することができるものであるが、動作モード設定端子を有し、論理値"０"の信号を受けた時に出力モード、論理値"１"を受けた時に入力モードに設定されることが、本実施例では望ましい。
【００４６】
加えて、出力データレジスタ８５５は、ＣＰＵ８６０から、Ｉ／Ｏバッファ８６７を通じて、マイクロコンピュータ８５０外部へ出力するデータの一時格納場所である。そして、出力データレジスタ８５５は、格納したデータを所定のタイミングで、Ｉ／Ｏバッファ８６７へ引き渡しをする。従って、前記Ｉ／Ｏバッファ８６７が、マイクロコンピュータ８５０からウオッチドックタイマへのデータを出力する監視信号出力ポート８６６へ接続されている場合、出力データレジスタ８５５は、マイクロコンピュータ８５０からウオッチドックタイマへのデータを一時格納し、ＣＰＵ８６０の制御により、ＣＰＵ８６０が正常動作をしている証拠となる、所定のタイミングを形成する。
【００４７】
次に、タイマ８５４は、周辺機能回路の具体的な例であり、マイクロコンピュータ８５０が外部装置をコントロールする為の一定のインターバルを示す信号を発生する回路である。
【００４８】
また、セレクタ８５６は、周辺選択レジスタ８５７からの信号の論理値に応じて、出力データレジスタ８５５からの出力、又は、タイマ８５４からの出力の内、一方を選択して、Ｉ／Ｏバッファ８６７へ接続する回路である。すなわち、周辺選択レジスタ８５７からの信号の論理値が"０"であるときは、出力データレジスタ８５５からの出力を選択し、周辺選択レジスタ８５７からの信号の論理値が"１"であるときは、タイマ８５４からの出力を選択する。
【００４９】
加えて、動作モード制御回路８６２は、前記Ｉ／Ｏバッファ８６７の入出力モードの制御及び前記セレクタ８５６に対して選択を指示する回路であって、動作モード制御回路８６２を構成する回路は、以下のように動作する。
【００５０】
入出力制御レジスタ８５８は、入出力モードを設定する信号を保持する回路であって、保持している信号と同一の論理値を示す信号を、オア回路８６８へ出力する。
【００５１】
また、周辺選択レジスタ８５７は、前記セレクタ８５６に対して、選択を指示する信号を保持する回路であって、保持する信号と同一の信号をセレクタ８５６と、オア回路８６８に出力する。
【００５２】
さらに、書込抑止回路８５９は、「マイクロコンピュータ８５０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、セレクタ８５６に対して選択を指示する信号の周辺選択レジスタ８５７への再書込を、抑止する。
【００５３】
加えて、オア回路８６８は、周辺選択レジスタ８５７からのセレクタ８５６に対する、選択を指示する信号が論理値"０"であるとき、すなわち、セレクタ８５６が出力データレジスタ８５５からの出力信号を選択しているとき、論理値"０"の信号を出力する。その結果、Ｉ／Ｏバッファ８６７は出力モードに設定される。
【００５４】
一方、オア回路８６８は、周辺選択レジスタ８５７からのセレクタ８５６に対する、選択を指示する信号が論理値"１"であるとき、すなわち、セレクタ８５６がタイマ８５４からの出力信号を選択しているとき、入出力制御レジスタ８５８からの信号に応じた論理値を出力する。その結果、Ｉ／Ｏバッファ８６７は、入出力制御レジスタ８５８からの信号の論理値に応じた入出力モードに設定される。
【００５５】
従って、以上に説明した動作モード制御回路８６２は、マイクロコンピュータ８５０の動作モード設定期間に、前記出力データレジスタ８５５からの出力信号をＩ／Ｏバッファ８６７に接続する設定、及び、接続されたＩ／Ｏバッファ８６７の動作モードの設定をする。そして、動作モード制御回路８６２を構成する書込抑止回路８５９の働きにより、動作モード制御回路８６２は、出力データレジスタ８５５の出力をＩ／Ｏバッファ８６７へ接続し、Ｉ／Ｏバッファの動作モードを出力モードに設定した後は、「マイクロコンピュータ８５０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、前記の設定が再設定されるのを抑止する。
【００５６】
また、インプットバッファ８６４は、動作モード設定ポート８６５に入力された信号を動作モード検出回路８５３に伝える信号バッファ回路である。
【００５７】
次に、図２に示すマイクロコンピュータ８５０の制御プログラムは、初期化モジュール９０３と、モード設定モジュール９０９と、表示制御モジュール９１０と、ウオッチドックタイマモジュール９０５と、タスク制御モジュール９０７と、周辺機能に対応した周辺機能１モジュール９０６及び周辺機能２モジュール９０８を少なくとも備えている。そして、前記マイクロコンピュータ８５０の制御モジュールは、「マイクロコンピュータ８５０外部から入力される外部リセット信号９００」、又は、「ウオッチドックタイマからのリセット信号９０２」の入力を契機としてリセットされる。また、監視信号９０１は、ウオッチドックタイマモジュール９０５が動作した結果発生する信号である。さらに、内部リセット信号９０４は、初期化モジュール９０３が起動のため、ウオッチドックタイマモジュール９０５から発生する信号である。
【００５８】
そして、制御プログラムの各モジュールは、ＣＰＵ８５０が行う一塊のルーチンと対応している。
【００５９】
従って、制御プログラムの一部であるモード設定モジュール９０９の実行中は、例えば、動作モード設定ポート８６５からの設定信号を、動作モード検出回路８５３にて検出し、ＣＰＵ８６０からの制御により、動作モード制御回路８６２が、セレクタ８５６の選択の設定、Ｉ／Ｏバッファ８６７の動作モードの設定をする。
【００６０】
また、制御プログラムの一部であるウオッチドックタイマモジュール９０５を実行中は、例えば、出力データレジスタ８８５は、ＣＰＵ８６０からのデータを受け取り、Ｉ／Ｏバッファ８６７は、出力データレジスタ８５５からの出力を、監視信号９０１として、マイクロコンピュータ８５０の監視信号出力ポート８６６から、出力する。そして、ウオッチドックタイマからのリセット信号９０２をマイクロコンピュータ８５０が受け取ると、内部リセット信号９０４を発生させ、初期化モジュール９０３を起動する。
【００６１】
すなわち、ＣＰＵ８６０が正常動作をしていれば、所定の信号が、所定のタイミングで、監視信号９０１として出力されるため、まったく、所定の信号が出力されない場合、又は、所定の信号が、所定のタイミングで出力されない場合は、ＣＰＵ８６０が誤動作を起こしていることが認知できる。
【００６２】
ここで、「ウオッチドックタイマからのリセット信号９０２」と「マイクロコンピュータ８５０外部からのリセット信号９００」はリセット信号受入ポート８６９で受けることを第１の実施形態では想定しており、「ウオッチドックタイマからのリセット信号９０２」と「マイクロコンピュータ８５０外部からのリセット信号９００」の区別はリセット回路８７０が各々の信号の特徴に従って行っている。また、その場合、発生される内部リセット信号９０４と図１に図示されているリセット信号８７１は、ＣＰＵ８６０を含む同様な関係回路に供給される。しかし、「ウオッチドックタイマからのリセット信号９０２」と「マイクロコンピュータ８５０外部からのリセット信号９００」は別々のポートからマイクロコンピュータ８５０へ入力されることであってもよい。さらに、「ウオッチドックタイマからのリセット信号９０２」と「マイクロコンピュータ外部からのリセット信号９００」を区別して扱わなくてもよく、その場合は、図３の制御プログラムのフローチャート概略図に示すエントリーポイントであるウオッチドックタイマからのリセット９１５とリセットエントリー９１６は、図３のウオッチドックタイマモジュール９１８へ、統合して、接続することになる。また、図２においては、初期化モジュール９０３へ入力される「マイクロコンピュータ８５０外部からのリセット信号９００」と「ウオッチドックタイマからのリセット信号９０２」は、図２のウオッチドックタイマモジュール９０５へ入力される「外部からのリセット信号」に統合される。
【００６３】
さらに、制御プログラムの一部であるタスク制御モジュール９０７実行中は、所定のアルゴリズムにより、各種のモジュールを実行するタイミングを決定する。
【００６４】
加えて、制御プログラムの一部である初期化モジュール９０３は、「マイクロコンピュータ８５０外部からのリセット信号９００」が入力されると、最初に実行され、マイクロコンピュータ８５０の状態を所定の初期状態に設定する。
【００６５】
また、制御プログラムの一部である表示モジュール９１０実行中は、マイクロコンピュータ８５０内部の、あるいは、マイクロコンピュータ８５０が制御している装置の状態について、マイクロコンピュータ８５０が、制御する外部表示装置上に、所定の状態を表示する信号を発生する。
【００６６】
加えて、制御プログラムの一部である周辺機能１モジュール９０６、周辺機能２モジュール９０８等の周辺機能に関するモジュールの実行中は、マイクロコンピュータ８５０内のタイマ８５４等の周辺機能回路を動作させる。
【００６７】
次に、図３にマイクロコンピュータ８５０の制御プログラムのフローチャートの概略を示す。プログラムが正常に動作した場合、「マイクロコンピュータ８５０外部からのリセット信号９００」がはいると、マイクロコンピュータ８５０の制御プログラムは、リセットエントリー９１６し、初期化モジュール９１７、モード設定モジュール９２３の実行の後、タスク制御モジュール９２１を実行する。また、タスク制御モジュール９２１の実行中に所定のアルゴリズムにより、周辺機能制御モジュール９２５やウオッチドックタイマモジュール９１８が実行される。一方、制御プログラムが正常に動作しなくなると、すなわち、ＣＰＵ８６０が暴走すると、制御プログラムは所定のアルゴリズムで動作せず、例えば、ウオッチドックタイマモジュール９１８が所定のタイミングで動作しなくなる状態、或いは、まったくウオッチドックタイマモジュール９１８が動作しなくなる状態となる。その場合は、「ウオッチドックタイマからのリセット信号９０２」により、ウオッチドックタイマからのリセットエントリー９１５からウオッチドックタイマモジュール９１８が起動されることとなる。
【００６８】
次に、図４にマイクロコンピュータ８５０の制御プログラムを構成するモード設定モジュール９２３のフローチャートの概略を示す。すなわち、モード設定モジュール９２３が、モード設定向け入力状態の認識のステップ、周辺選択レジスタ８５７へのデータを出力するステップ、周辺選択レジスタ８５７へのデータを保持させるステップ、入出力制御レジスタ８５８へのデータを出力するステップ、入出力制御レジスタ８５８へのデータを保持させるステップを少なくとも含む点が図示されている。そして、「マイクロコンピュータ８５０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により書込抑止回路８５９の抑止が解除された後、前記モード設定向け入力状態の認識のステップで認識した動作モードに対応して、周辺選択レジスタ８５７、及び、入出力制御レジスタ８５８へ所定のデータを保持させることにより、マイクロコンピュータ８５０の動作モードは設定され、書込抑止回路８５９が有する機能により抑止が開始する。
【００６９】
そこで、第１の実施形態のマイクロコンピュータ８５０は、ＣＰＵ８６０の状態（例えば、暴走状態であっても）によらず、マイクロコンピュータ８５０の動作モードを設定した後、「マイクロコンピュータ８５０外部からのリセット信号９００」又は「ウオッチドックタイマからのリセット信号９０２」により、機能が解除されるまで、周辺機能の選択を指示する信号を、周辺選択レジスタ８５７へ再書込することを抑止するため、周辺選択レジスタ８５７の周辺機能を選択する信号の設定、及び、前記Ｉ／Ｏバッファ８６７の動作モードの設定を再設定しないという効果を有する。
【００７０】
すなわち、マイクロコンピュータ８５０の動作モード設定期間に、制御プログラムにより制御されたＣＰＵ８６０が、前記出力データレジスタ８５５を、前記Ｉ／Ｏバッファ８６７を通じて、監視信号出力ポート８６６へ接続する設定、及び、前記Ｉ／Ｏバッファ８５５の入出力モードを、出力モードとする設定をした後は、マイクロコンピュータ８５０の動作モードは固定される。
【００７１】
従って、ＣＰＵ８６０が暴走状態となっても、タイマ８５４からの出力がＩ／Ｏバッファ８６７に接続されるように選択を指示する信号が、周辺選択レジスタ８５７に保持されることはなく、マイクロコンピュータ８５０からウオッチドックタイマへの監視信号が、正常な監視信号と相似なタイマ８５４からの信号に置き換わることもない。
【００７２】
その結果、常に、ＣＰＵ８６０の状態を反映した信号が、監視信号出力ポート８６６からマイクロコンピュータ８５０外部へ出力されるため、ウオッチドックタイマは、高い信頼性をもって、ＣＰＵ８６０の暴走状態の検出を行うことができる。
【００７３】
（第２の実施形態）
まず、図５に示すマイクロコンピュータ８８０は、制御信号発生部８９１を含むＣＰＵ（中央処理装置）８９０と、ＲＡＭ８８１と、ＲＯＭ８８２と、動作モード検出回路８８３と、出力データレジスタ８８５と、リセット回路８８９と、動作モード制御回路８８６と、周辺機能回路８８４と、インプットバッファ８９３と、アウトプットバッファ８９９と、Ｉ／Ｏバッファ８９７と、周辺機能回路用ポート８９５と、動作モード設定ポート８９４と、監視信号出力ポート８９６と、リセット信号受け入れポート８９８と、データバス８９２と、リセット信号８７９とを備えている。また、動作モード制御回路８８６は、入出力制御レジスタ８８７と、書込抑止回路８８８を備えている。
【００７４】
ここで、第１の実施形態のマイクロコンピュータ８５０と比較すると、第２の実施形態に係るマイクロコンピュータ８８０では、周辺機能回路の具体例であるタイマ８５４にかわって、タイマ８５４を含む一般的な周辺機能回路８８４が構成要素となっている点、周辺機能回路８８４からの出力は周辺機能回路用ポート８９５からマイクロコンピュータ外部へ出力される点、セレクタ８５６が構成要素になく、出力データレジスタ８８５に対するＩ／Ｏバッファ８９７と、周辺機能回路８８４に対するアウトプットバッファ８９９とは個別に存在する点、周辺選択レジスタ８５７が動作モード制御回路８８６の構成要素でない点が異なる。
【００７５】
ここで、周辺機能回路用ポート８９５は、マイクロコンピュータ８８０が有する周辺機能回路８８４からの信号を出力するポートである。
【００７６】
周辺機能回路８８４は、マイクロコンピュータ８８０がマイクロコンピュータ８８０外部の装置を制御するための信号を生成する回路であり、例えば、インターバルタイマや１６ビットＡ／Ｄ変換器等がある。
【００７７】
また、動作モード制御回路８８６は、前記Ｉ／Ｏバッファ８９７の入出力モードの制御を行う回路である。そして、入出力制御レジスタ８８７は、入出力モードを設定する信号を保持する回路である。また、書込抑止回路８８８は、「マイクロコンピュータ８８０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、入出力制御レジスタ８８７に対する入出力モードを設定する信号の再書込を抑止する回路である。従って、前記の動作モード制御回路８８６は、マイクロコンピュータ８８０の動作モード設定期間に、前記出力データレジスタ８８５が接続されているＩ／Ｏバッファ８９７の動作モードの設定をする。そして、動作モード制御回路８８６を構成する書込抑制回路８８８の働きにより、動作モード制御回路８８６は、前記の設定を行った後は、「マイクロコンピュータ８８０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、前記の設定を再設定されるのを抑止する。
【００７８】
また、インプットバッファ８９３は動作モード設定ポート８９４から動作モード検出回路８８３に信号を伝える信号バッファ回路である。
【００７９】
さらに、アウトプットバッファ８９９は周辺機能回路８８４から周辺機能回路用ポート８９５へ信号を伝える信号バッファ回路である。
一方、その他のマイクロコンピュータ８８０の構成要素である、ＣＰＵ８９０、制御信号発生部８９１、ＲＡＭ８８１、ＲＯＭ８８２、動作モード検出回路８８３、出力データレジスタ８８５、リセット回路８８９、及び、Ｉ／Ｏバッファ８９７については、第１の実施形態で示した回路と同様な機能をもつものである。加えて、監視信号出力ポート８９６及びリセット信号受け入れポート８９８も第１の実施形態と同様な役割を持つポートである。さらに、データバス８９２及びリセット信号８７９も第１の実施形態と同様な役割を持つバス、或いは、信号である。
【００８０】
さらに、ＣＰＵ８９０を制御するマイクロコンピュータの制御プログラムも第１の実施形態におけるマイクロコンピュータ８８０の制御プログラムと同様な機能をもち、前記制御プログラムを構成する、タスク制御モジュール、動作モード設定モジュール、初期化モジュール、ウオッチドックタイマ制御モジュール、周辺機能制御モジュールも同様な機能をもつ。
【００８１】
そこで、第２の実施形態のマイクロコンピュータ８８０は、第２の実施形態の動作モード制御回路８８６の作用により、入出力モードを設定する信号の入出力制御レジスタ８８７への誤った書込が行われないように、マイクロコンピュータ８８０の動作モードを設定した後、「マイクロコンピュータ８８０外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、機能が解除されるまで、入出力モードを設定する信号の入出力制御レジスタ８８７への書込を抑止する効果を有する。
【００８２】
すなわち、前記Ｉ／Ｏバッファ８９７が、監視信号出力ポート８９６へ接続されている場合、マイクロコンピュータ８８０の動作モード設定期間に、出力モードへ設定された後は、動作モードが固定される。
【００８３】
従って、ＣＰＵ８９０が正常であるにもかかわらず、マイクロコンピュータ８８０内部のノイズにより、入出力モードを設定する信号の入出力制御レジスタ８８７への誤った書込が行われることがなく、マイクロコンピュータ８８０からウオッチドックタイマへの監視信号が常に出力される。その結果、常に、ＣＰＵ８９０の動作状態を反映した、監視信号がウオッチドックタイマに届くため、ウオッチドックタイマは、高い信頼性をもってＣＰＵ８９０の状態を監視し続けることができる。
【００８４】
（第３の実施形態）
図６及び図７を用いて、第３の実施形態について、説明する。第３の実施形態は第２の実施形態の動作モード制御回路に関し、さらに詳細に記載するものである。
【００８５】
まず、図６は、書込抑止回路１０を含む動作モード制御回路２０と、動作モード制御回路２０で制御される出力データレジスタ２及び入出力Ｉ／Ｏ３と、入出力Ｉ／Ｏ３からの出力信号が出力される端子８を表している。ここで、入出力Ｉ／Ｏ３は、例えば、出力信号を出力しない動作モードや出力信号を出力する動作モード等を有し、その動作モードが変更可能なものである。一方、出力データレジスタ２は、入出力Ｉ／Ｏ３から出力される出力データをラッチしておくものである。
【００８６】
また、動作モード制御回路２０は、ライトパルス生成部１と、ライトパルス生成部１からの最初の入出力制御レジスタ書込信号１２を受け、入出力制御レジスタ書込信号１２のバッファ信号を出力する書込抑止回路１０と、入出力制御レジスタ書込信号１２のバッファ信号を受け、データバス１４からデータをラッチする入出力制御レジスタ４から構成されている。さらに、ライトパルス生成部１は、出力データレジスタ２へデータバス１４を通して出力データを供給し、出力データレジスタ２へ出力データレジスタ書込信号１１を供給して前記の出力データをラッチさせる。また、入出力制御レジスタ４のＱ端子の出力は、入出力Ｉ／Ｏ３へ供給され、前記Ｑ端子の出力の論理値に応じて、入出力Ｉ／Ｏ３の動作モードが決定される。
【００８７】
さらに、書込抑止回路１０は、入出力制御レジスタ書込信号１２を一方の入力端子で受けるアンド回路５と、アンド回路５の出力をデータ取り込み信号とするフリップフロップ（以下「ＦＦ」という）６と、ＦＦ６の出力を入力に受け、アンド回路５の他方の入力端子へ、出力するバッファ７から構成されている。
【００８８】
そして、書込抑止回路１０への２回目以降の入出力制御レジスタ書込信号１２の入力に対して、書込抑止回路１０が、入出力制御レジスタ４への入出力制御レジスタ書込信号１２のバッファ信号の伝達を、抑止するので、動作モード制御回路２０は、初期化後に、入出力制御レジスタ４にラッチされた最初の動作モード設定値を維持する。
【００８９】
従って、入出力制御レジスタ４にラッチされた最初の動作モード設定値は、入出力Ｉ／Ｏ３の動作モードを決定するので、ライトパルス生成部１から出力される出力データレジスタ書込信号１１を受けて出力データレジスタ２にラッチされたデータバス１４からのデータは、最初の入出力制御レジスタ書込信号１２で設定され、それ以降、マイクロコンピュータの暴走やマイクロコンピュータ内部のノイズによっても変化しない入出力Ｉ／Ｏ３の動作モードに応じて出力されるという効果がある。
【００９０】
なお、前記では、ライトパルス生成部１がパルス信号を発生することを前提としているが、状態が変化する信号であっても、書込抑止回路１０が、ライトパルス生成部１からの最初の入出力制御レジスタ書込信号１２からに限って、パルス信号を発生することとすれば、入出力制御レジスタ４には、最初の一回の書込みしか行われず、動作モード制御回路２０は同様に初期化後の最初の動作モード設定値を維持することができる。
【００９１】
ここで、書込抑止回路１０の動作を明確にするため、図７を用いて、以下に説明する。
【００９２】
まず、リセット信号１５がＲ端子に入力されることにより、ＦＦ６はリセットされ、ＦＦ６はＱ端子から"０"を出力する。ここで、リセット信号１５は動作モード制御回路２０を含むシステム又はマイクロコンピュータの全体回路をリセットする信号をいう。その結果、バッファ７は"１"を出力し、アンド回路５は一方の端子でバッファ７の出力信号"１"を受け、アンド回路５は他方の端子からの信号を通過させる状態となる。
【００９３】
次に、パルス信号である入出力制御レジスタ書込信号１２がアンド回路５の他方の端子に入力され、アンド回路５の出力からＦＦ６のＣＫ端子にパルス信号が伝えられると、Ｄ端子には常にＶＣＣ電源９、すなわち、論理値"１"の信号が入力されているので、ＦＦ６はＱ端子から"１"を出力する。一方で、アンド回路５の出力は書込抑止信号１０として入出力制御レジスタにも伝えられ、データバス１４からデータを取り込み、データをラッチする。
【００９４】
次にＦＦ６のＱ端子の出力"１"は、バッファ７に入力され、バッファ７の出力は"０"に反転する。前記バッファ７の出力はアンド回路５の一方の端子に入力され、２回目の入出力制御レジスタ書込信号１２をブロックする。この段階で、バッファ７、アンド回路５、ＦＦ６の出力状態は、次のリセット信号１５がくるまで維持されるので、２回目以降の入出力制御レジスタ書込信号１２は、入出力制御レジスタ４に対して、何の作用もしなくなる。
【００９５】
つまり、入出力制御レジスタ書込信号に対応して書込抑止回路１０は、パルス信号を発生するが、入出力制御レジスタ書込信号１２によりＦＦ６及びバッファ７の出力がラッチされるので、次の書込抑止回路１０のパルス発生は抑止されることとなる。
【００９６】
図６の第３の実施形態に係る書込抑止回路１０及び動作モード制御回路２０によれば、前記書込抑止回路１０により入出力制御レジスタ４は、一回目の入出力制御レジスタ書込信号により設定された設定値を、マイクロコンピュータの暴走や内部ノイズがあっても維持するので、動作モードが意図しないソフトウエア命令によって変更されない効果がある。
【００９７】
なお、前記では、入出力Ｉ／Ｏに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ４を動作モード制御レジスタと、入出力制御レジスタ書込信号１２を動作モード制御レジスタ書込信号とすれば、動作モード制御回路２０及び書込抑止回路１０は、一般的な動作モードを制御することもでき、前記と同様な効果を奏する。
【００９８】
（第４の実施形態）
図８及び図９を用いて、第４の実施形態について説明する。第４の実施形態は、第２の実施形態の動作モード制御回路を、さらに詳細に記載したものである。
【００９９】
まず、図８は、書込抑止回路１２０を含む動作モード制御回路１３０と、動作モード制御回路１３０で制御される出力データレジスタ１０２及び入出力Ｉ／Ｏ１０３と、入出力Ｉ／Ｏ１０３からの出力信号が出力される端子１１３を表している。ここで、出力データレジスタ１０２及び入出力Ｉ／Ｏ１０３は、図６の第３の実施形態で対応する出力データレジスタ２及び入出力Ｉ／Ｏ３と同様な機能を有する。
【０１００】
一方、図６の第３の実施形態では、書込抑止回路１０が、初期化後の一回に限って入出力レジスタ４への、入出力Ｉ／Ｏ３の動作モード設定値の書込を許可するのに対し、図５の第２の実施形態では、書込抑止回路１２０は、書込抑止回路１２０へ、ライトパルス生成部１０１からの２以上の連続デコードがあったときに、入力レジスタ１０４への、入出力Ｉ／Ｏ３の動作モードの設定値の書込みを許可する点で相違する。
【０１０１】
また、動作モード制御回路１３０は、ライトパルス生成部１０１と、前記ライトパルス生成部１０１からの入出力制御レジスタ書込信号１２２を受けてパルス信号を発生する書込抑止回路１２０と、前記書込抑止回路１２０からのパルス信号を受けてデータバス１２４からのデータをラッチする入出力制御レジスタ１０４とから構成されている。さらに、ライトパルス生成部１０１は、出力データレジスタ１０２へデータバス１２４を通して出力データを供給し、出力データレジスタ１０２へ出力データレジスタ書込信号１２１を供給して前記の出力データをラッチさせる。また、入出力制御レジスタ１０４のＱ端子の出力は、入出力Ｉ／Ｏ１０３へ供給され、前記Ｑ端子の出力の論理値に応じて、入出力Ｉ／Ｏ１０３の動作モードが決定される。
【０１０２】
さらに、書込抑止回路１２０は、データバス１２４からデータ"５５"又はデータ"ＡＡ"を受けた場合に、それぞれのデータに対応したデコード信号を発生するデコーダ１０５と、データ"ＡＡ"に対応するデコード信号を一方の入力として受けるアンド回路１０６と、アンド回路１０６の出力を入出力制御レジスタ書込信号１２２により取り込むフリップフロップ（以下「ＦＦ」という）１０７と、ＦＦ１０７の出力及びデータ"５５"に対応するデコード信号とを入力として受けるアンド回路１０８と、アンド回路１０８の出力を入出力制御レジスタ書込信号１２２により取り込むＦＦ１０９と、ＦＦ１０９の出力を入力として受け、アンド回路１０６の一方の入力へ、出力するバッファ１１０と、ＦＦ１０９の出力である書込抑止信号１２３が一方の端子より入力され、入出力制御レジスタ書込信号１２２が他方の端子より入力されるアンド回路１１１とから構成されている。
【０１０３】
そして、データ"５５"及びデータ"ＡＡ"により連続してデコードされることにより、ライトパルス生成部１０１からの入出力制御レジスタ書込信号１２２を受け、アンド回路１１１へ通過許可信号として書込抑止信号１２３が発生され、アンド回路１１１が入出力制御レジスタ書込信号１２２をバッファした信号を出力するため入出力制御レジスタ１０４において入出力Ｉ／Ｏ１０３の動作モードに対応する値が設定される。
【０１０４】
一方、データ"５５"及びデータ"ＡＡ"によるデコードが終了すると、書込抑止回路１２０が、入出力制御レジスタ書込信号１２２を受けたときに、アンド回路１１１へ通過禁止信号として書込抑止信号１２３が発生され、入出力制御レジスタ書込信号１２２が入出力制御レジスタ１０４へ伝えられるのを抑止する。その結果、動作モード制御回路１３０は初期化後の最初の動作モード設定値を維持することができる。
【０１０５】
なお、前記では、入出力制御レジスタ書込信号１２２がパルス信号であることを前提としているが、複数のデコード信号（ここでは、データ"５５"及びデータ"ＡＡ"）が連続して入力されたときに限って、ライトパルス生成部１０１から出力された入出力制御レジスタ書込信号１２２から、書込抑止回路１２０がパルス信号を発生することとしても、入出力制御レジスタ１０４に、動作モードの書込が行われるため、動作モード制御回路１３０は同様に動作モード設定値を維持することができる。
【０１０６】
従って、ライトパルス生成部１０１から出力された出力データレジスタ書込信号１２１を受けて、出力データレジスタ１０２にラッチされたデータは、書込抑止回路１２０が連続デコードし、入出力制御レジスタ書込信号１２２によって設定された動作モードに応じて入出力Ｉ／Ｏ１０３から出力されるという効果がある。
【０１０７】
また、マイクロコンピュータが暴走しても特定のデータによる連続デコードが起こる確率は低いため、入出力制御レジスタ書込信号１２２によって設定された動作モードは、マイクロコンピュータの暴走によっても変更されないという効果もある。
【０１０８】
ここで、書込抑止回路１２０の動作を明確化するため、図９を用いて、以下に説明する。
【０１０９】
まず、リセット信号１１２で、ＦＦ１０７及びＦＦ１０９をリセットし、各々のＦＦの出力端子Ｑからの出力を"０"とする。次に、データ"ＡＡ"に応じて、デコーダ１０５は、前記データ"ＡＡ"に対応する信号"１"を発生する。次に、アンド回路１０６はバッファ１１０の出力信号"１"及びデータ"ＡＡ"に対応する信号"１"を受け、アンド回路１０６は信号"１"を出力する。次にＦＦ１０７は、アンド回路１０６の出力"１"を、パルス信号である入出力制御レジスタ書込信号１２２を受けてラッチし、Ｑ端子より"１"を出力する。
【０１１０】
次に、データ"ＡＡ"によるデコードを取りやめ、デコーダ１０５がデータ"５５"によるデコードを受けると、アンド回路１０８は、ＦＦ１０７からの出力"１"及びデータ"５５"に対応する信号"１"を受けて、信号"１"を出力する。次に、ＦＦ１０９は、アンド回路１０８の出力"１"を入出力制御レジスタ書込信号１２２により取り込み、書込抑止信号１２３として"１"を出力する。その結果、アンド回路１１１は入出力制御レジスタ１０４へ入出力制御レジスタ書込信号１２２をバッファして出力し、入出力制御レジスタ１０４はデータバス１２４からのデータをラッチする。
【０１１１】
その後、データ"５５"デコードも止めると、デコーダ１０５からは、"０"信号が出力され、この状態で入出力制御レジスタ書込信号１２２がライトパルス生成部１０１から出力されると、ＦＦ１０９からは、書込抑止信号１２３として"０"信号が出力される。その結果、アンド回路１１１の一方の入力端子には、"０"信号の書込抑止信号１２３が入力されているため、アンド回路１１１が入出力制御レジスタ書込信号１２２をバッファして出力するのを抑止する。
【０１１２】
すなわち、書込抑止回路１２０が異なるデコード信号で、連続デコードを受けたときのみ、書込抑止回路１２０は入出力制御レジスタ書込信号１２２をバッファして入出力制御レジスタ１０４に出力するが、デコードされないとき、又は、連続デコードがされないときは、入出力制御レジスタ書込信号１２２をバッファして入出力制御レジスタ１０４に出力しない。
【０１１３】
図８の第４の実施形態に係わる書込抑止回路１２０及び動作モード制御回路１３０によれば、マイクロコンピュータの暴走があっても、連続して"５５"と"ＡＡ"データを出力する確率は低いので、連続デコード時に設定した入出力Ｉ／Ｏの動作モードは維持される。従って、意図しないソフトウエア命令や内部ノイズによる制御レジスタ書込信号１２２及びデコード信号の出力によって、動作モードが変更されないという効果がある。
【０１１４】
なお、前記では、入出力Ｉ／Ｏに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ１０４を動作モード制御レジスタと、入出力制御レジスタ書込信号１２２を動作モード制御レジスタ書込信号とすれば、動作モード制御回路１３０及び書込抑止回路１２０は、一般的な動作モードを制御することもでき、前記と同様な効果を奏する。
【０１１５】
（第５実施形態）
図１０及び図１１を用いて、第５の実施形態について説明する。第５の実施形態は、第１の実施形態の動作モード回路を、さらに詳細に記載したものである。
【０１１６】
まず、図１０は、書込抑止回路２２０を含む動作モード制御回路２３０と、動作モード制御回路２３０で制御される出力データレジスタ２０４及び入出力Ｉ／Ｏ２０５と、セレクタ２０３と、入出力Ｉ／Ｏ２０５からの出力信号が出力される端子２１２と、タイマ回路を表している。ここで、タイマ２０２は一定周期のクロック信号を出力するものである。また、セレクタ２０３はタイマ２０２からの出力信号、又は、出力データレジスタ２０４からの出力信号かを選択する回路であり、論理値"１"を設定するとタイマ２０２からの出力信号を選択し、論理値"０"を設定すると出力データレジスタ２０４からの出力信号を選択するものである。さらに、出力データレジスタ２０４はライトパルス生成回路２０１からの出力データを、データバス２２１を通して受け取り、ラッチする回路である。
【０１１７】
図６の第３の実施形態では、書込抑止回路１０が、初期化後の一回に限って入出力レジスタ４への、入出力Ｉ／Ｏ３の動作モード設定値の書込みを許可するのに対し、図１０の第５の実施形態では、書込抑止回路２２０が、初期化後、所定のデータ信号を書込抑止回路２２０へ送り、それがラッチされるまでの期間のみ、セレクタ２０３で使用される周辺選択レジスタ２０７の選択設定値の書込みを許可する点で異なる。
【０１１８】
また、動作モード制御回路２３０は、ライトパルス生成部２０１と、前記ライトパルス生成部２０１からの周辺選択レジスタ書込信号２２３を受け、書込抑止信号２２４を発生する書込抑止回路２２０と、前記ライトパルス生成部２０１からの入出力制御レジスタ書込信号２２２を受け、データバス２２１上のデータをラッチする入出力制御レジスタ２０８と、前記書込抑止回路２２０からの書込抑止信号２２４を受け、データバス２２１上のデータをラッチする周辺選択レジスタ２０７と、入出力制御レジスタ２０８のＱ端子からの出力及び周辺選択レジスタ２０７のＱ端子からの出力を入力端子で受け、論理和をとるオア２０６とから構成されている。
【０１１９】
そして、周辺選択レジスタ２０７のＱ端子からの出力はセレクタ２０３に供給され、選択信号として働く。ここで、前記選択信号が"１"の場合は、タイマ２０２からの信号を選択し、オア２０６からも前記選択信号の論理値と同等な論理値が出力されるため、入出力Ｉ／Ｏ２０５は論理値"１"に対応した動作モードで動作する。一方、前記選択信号が"０"の場合は、出力データレジスタ２０４からの信号を選択するが、オア２０６からは、入出力制御レジスタのＱ端子からの出力と同様な論理信号が出力され、入出力Ｉ／Ｏ２０５は入出力制御レジスタのＱ端子からの出力に応じた動作モードで動作する。
【０１２０】
書込抑止回路２２０は、データバス２２１からのデータを受け取るバッファ２１０と、バッファ２１０の出力をライトパルス生成部２０１からの周辺選択レジスタ書込信号２２３によりラッチするフリップフロップ（以下「ＦＦ」という）２０９と、ライトパルス生成部２０１からの周辺選択レジスタ書込信号２２３及びＦＦ２０９からの出力信号を入力として受けるアンド回路２１１とから構成されている。ここで、データバス２２１は少なくとも、出力データレジスタ２０４向けの信号、周辺選択レジスタ２０７向けの信号、入出力制御レジスタ２０８向けの信号、ＦＦ２０９向けの信号を含むデータバスである。
【０１２１】
そして、リセット信号２１３をＲ端子に入力することにより、書込抑止回路２２０のＦＦ２０９のＸＱ端子が"１"に設定されてから、データバス２２１のＦＦ２０９向けの信号に"０"が設定され、前記データバス２２１のＦＦ２０９向けの信号に設定された"０"を周辺選択レジスタ書込信号２２３でＦＦ２０９がラッチした結果、ＦＦ２０９のＸＱ端子が"０"に変化するときまでの間（以下「アンド回路２１１開放期間」という）、アンド回路２１１は周辺選択レジスタ書込信号２２３をそのまま書込抑止信号２２４として出力する。言い換えれば、リセット信号により書込抑止回路２２０のＦＦ２０９のＸＱ端子が"１"に設定された後、データバス２２１のＦＦ２０９向けの信号に"１"信号が設定されている間は、周辺選択レジスタ書込信号２２３が発生する度に、周辺選択レジスタ２０７は書込抑止信号２２４によりデータバス２２１の周辺選択レジスタ２０７向けの信号をラッチする効果がある。一方、前記アンド回路２１１開放期間以外は、ＦＦ２０９のＸＱ端子に"０"が設定される結果、アンド回路２１１の出力信号である書込抑止信号２２４は論理値"０"の固定信号となり、周辺選択レジスタ２０７のラッチを抑止する効果がある。
【０１２２】
ここで、書込抑止回路２２０の動作を明確にするため、図１１を用いて、以下に説明する。
【０１２３】
最初にリセット信号２１３をＲ端子に入力することで、ＦＦ２０９をリセットし、ＦＦ２０９のＸＱ端子を"１"に設定する。次にライトパルス生成部２０１からの周辺選択レジスタ書込信号２２３を発生させると、アンド回路２１１は周辺選択レジスタ書込信号２２３をそのまま書込抑止信号２２４として出力し、ＦＦ２０９は書込抑止信号２２４を受け、データバス２２１のＦＦ２０９向けの信号をラッチする。
【０１２４】
このとき、データバス２２１のＦＦ２０９向けのデータ信号を"１"に設定している場合は、ＦＦ２０９のＸＱ端子は"１"を維持する。従って、アンド回路２１１は、次の周辺選択レジスタ書込信号２２３も、書込抑止信号２２４として通過させる。
【０１２５】
しかし、データバス２２１のＦＦ２０９向けのデータ信号を"０"に設定した場合には、ＦＦ２０９のＸＱ端子は"０"に変化する。その結果、アンド回路２１１は書込抑止信号２２４として、固定された"０"信号を出力するので、周辺選択レジスタ２０７及びＦＦ２０９への書込みは抑止される。
【０１２６】
また、ＦＦ２０９のＸＱ端子の出力が"０"の状態では、アンド回路２１１の出力が"０"に維持されるため、ＦＦ２０９をリセット信号２１３でリセットしない限り、周辺選択レジスタ２０７及びＦＦ２０９への書込の抑止状態は維持される。
【０１２７】
なお、前記では、周辺選択レジスタ書込信号２２３がパルス信号であることを前提としたが、周辺選択レジスタ書込信号２２３が状態変化信号であっても、書込抑止回路２２０が、ライトパルス発生部２０１からの周辺選択レジスタ書込信号２２３を受けて、パルス信号を発生することとすれば同様な効果を奏する。また、パルス信号の発生のためには、書込抑止回路２２０中のアンド回路２１１の直後に、状態変化信号を受けてパルスを発生する回路が含まれることが望ましい。
【０１２８】
従って、動作モード制御回路２３０は、周辺選択レジスタ２０７の設定値をセレクタ２０３への出力とし、入出力制御レジスタ書込信号２２４で設定した入出力制御レジスタ２０８の設定値を入出力Ｉ／Ｏ２０５への出力とするが、書込抑止回路２２０が周辺選択レジスタ２０７への書込信号を抑止した後は、前記の出力は固定されるという効果がある。
【０１２９】
その結果、周辺選択レジスタ２０７の出力が"０"であった場合には、セレクタ２０３はタイマ２０２からの出力ではなく、出力データレジスタ２０４の出力を、入出力制御レジスタ２０８の設定値に従って設定された動作モードに応じて入出力Ｉ／Ｏ２０５より出力されるという効果がある。
【０１３０】
また、周辺選択レジスタ２０７の設定値は、アンド回路２１１の出力が"０"に固定されているため、マイクロコンピュータの暴走や内部ノイズによっても、維持されるので、常にタイマ２０２からの出力は出力されず、出力データレジスタ２１３の出力が出力されるという効果がある。
【０１３１】
なお、前記では、入出力Ｉ／Ｏに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ２０８を動作モード制御レジスタと、入出力制御レジスタ書込信号２２２を動作モード制御レジスタ書込信号とすれば、動作モード制御回路２３０及び書込抑止回路２２０は、一般的な動作モードを制御することもでき、前記と同様な効果を奏する。
【０１３２】
（第６の実施形態）
図１２及び図１３を用いて、第６の実施形態について説明する。第６の実施形態は、第２の実施形態の動作モード制御回路を、さらに詳細に記載したものである。
【０１３３】
まず、図１２は書込抑止回路３１０を含む動作モード制御回路３２０と、動作モード制御回路３２０で制御される出力データレジスタ３０２及び入出力Ｉ／Ｏ３０４と、入出力Ｉ／Ｏ３０４からの出力信号が出力される端子３０９を表している。ここで、出力データレジスタ３０２及び入出力Ｉ／Ｏ３０４は、図６の第３の実施形態で対応する出力データレジスタ２及び入出力Ｉ／Ｏ３と同様な機能を有する。
【０１３４】
一方、図６の第３の実施形態では、書込抑止回路１０が、初期化後の一回に限って入出力制御レジスタ４への、入出力Ｉ／Ｏ３の動作モード設定値の書込を許可するのに対し、図１２の第６の実施形態では、書込抑止回路３１０が、初期化ルーチンにおける実行状態において、所定の初期化ルーチンが実行されている間は、入出力制御レジスタ３０３への、入出力Ｉ／Ｏ３０４の動作モードの設定値の書込を許可する点で相違する。
【０１３５】
また、動作モード制御回路３２０は、ライトパルス生成部３０１と、前記ライトパルス生成部３０１からの入出力制御レジスタ書込信号３１３を受け、そのままバッファとして出力するか、抑止するかを、初期化プログラムの実行状態により決定する書込抑止回路３１０と、前記入出力制御レジスタ書込信号３１３のバッファ信号を受け、データバス３１７からのデータをラッチする入出力制御レジスタ３０３とから構成されている。
【０１３６】
第６の実施形態に係わる書込抑止回路３１０は、初期化プログラムの読み取り状態であることを示す初期化ルーチン状態信号３１１を発生する初期化ルーチン実行表示回路（以下「表示回路」という）３０５と、初期化プログラムの現在実行中のシーケンスが所定のシーケンス以降であることを示す、初期化ルーチンの所定領域内状態信号（以下「所定内状態信号」という）３１２を発生する初期化ルーチンにおける実行状態の判定回路（以下「判定回路」という）３０６と、前記所定内状態信号及び初期化ルーチン状態信号を入力とするアンド回路３１６と、アンド回路３１６の出力をラッチするセット／リセットフリップフロップ（以下「ＳＲＦＦ」という）３０７と、一方の入力端子からは入出力制御レジスタ書込信号を受け入れ、他方の入力端子からは前記ＳＲＦＦ３０７からの出力信号を受け入れて書込抑止信号を出力するアンド回路３０８とから構成されている。
【０１３７】
そして、書込抑止回路３１０は初期化プログラムの現在実行中のシーケンスが所定のシーケンス以前のものであれば、ライトパルス生成部３０１から出力された入出力制御レジスタ書込信号３１３をバッファして通過させ、初期化プログラムの現在実行中のシーケンスが所定のシーケンス以降のものであるときには、前記入出力書込信号の通過を阻止する効果がある。
【０１３８】
さらに、動作モード制御回路３２０は、初期化プログラムの所定のシーケンス以降は、ライトパルス生成部３０１からの入出力制御レジスタ信号を、書込抑止回路３１０が抑止するので、マイクロコンピュータが暴走しても、入出力制御レジスタ３０３に設定された動作モードに関する設定値を維持する効果がある。
【０１３９】
その結果、動作モード制御回路３２０の設定した動作モードにより、入出力Ｉ／Ｏ３０４は出力データレジスタ３０２に取り込んだデータを、出力するという効果がある。
【０１４０】
ここで、書込抑止回路３１０の動作を明確化するため、図１３を用いて、以下に説明する。
【０１４１】
まず、リセット信号３１８により、ＳＲＦＦ３０７の出力端子Ｑの出力を"１"に設定する。ここで、リセット信号とは、動作モード制御回路３２０及び書込抑止回路３１０を含むシステム又はマイクロコンピュータの回路をリセットする信号をいう。
【０１４２】
次にマイクロコンピュータを初期化する初期化ルーチンを開始すると、表示回路３０５から論理値が"１"である初期化ルーチン状態信号３１１が出力される。一方、判定回路３０６からは、当初には論理値"１"であるが、初期化ルーチンが進み、初期化ルーチンのシーケンスが所定の領域外に出たときに、論理値"０"に変化する所定内状態信号３１２が出力される。その結果、初期化ルーチン開始後であって、初期化ルーチンの所定領域内であるときには、アンド回路３１６は"１"を出力するが、所定領域内をすぎると、アンド回路３１６は"０"を出力する。
【０１４３】
次にＳＲＦＦ３０７はアンド回路３１６の出力が"０"から"１"に変化し、さらに、"１"から"０"へ変化すると、出力端子Ｑが"１"から"０"へ変化する。
【０１４４】
そこで、初期化ルーチン開始後であって、初期化ルーチンの所定領域内であるときに、ライトパルス生成部３０１から入出力制御レジスタ書込信号３１３が、出力されると、入出力制御レジスタ書込信号３１３はアンド回路３０８でバッファされ、入出力制御レジスタ３０３へ出力される。
【０１４５】
一方、初期化プログラムが実行されていないとき及び初期化ルーチンが所定領域外にあるときには、ＳＲＦＦ３０７の出力端子は"０"なので、入出力制御レジスタ書込信号３１３は、アンド回路３０８で抑止される。
【０１４６】
図１２の動作モード制御回路３２０及び書込抑止回路３１０によれば、初期化プログラムであって、所定の初期化ルーチン以前の段階を実行中に、動作モード制御回路３２０における入出力制御レジスタ３０３に設定した動作モードは、初期化プログラム以外のソフトウエアによっては制御されない書込抑止回路３１０により、入出力制御レジスタ３０３への書込みが抑止されているので、内部ノイズやマイクロコンピュータが暴走したことに原因する意図しないソフトウエアによって、変更されないという効果がある。
【０１４７】
（第７の実施形態）
図１４を用いて、第７の実施形態について説明する。
【０１４８】
第７の実施形態に係るマイクロコンピュータ４００は、ＣＰＵ４０１（中央処理装置）と、ＲＯＭ（Read Only Memory）４０５と、ＲＡＭ（Random Access Memory）４０４と、タイマ４０３と、書込抑止回路４０２と、アドレス入出力Ｉ／Ｏ用の入出力制御レジスタ＆アドレスレジスタ４０６と、制御信号Ｉ／Ｏ用の入出力制御レジスタ＆制御信号レジスタ４１５と、データ入出力Ｉ／Ｏ用の入出力制御レジスタ＆データレジスタ４０９と、アドレス入出力Ｉ／Ｏ１（４０７）と、アドレス入出力Ｉ／Ｏ２（４０８）と、データ入出力Ｉ／Ｏ４１０と、制御信号Ｉ／Ｏ４１１と、セレクタ４１７と、周辺選択レジスタ４１６とから構成されており、前記書込抑止回路４０２は、第１の実施形態〜第４の実施形態に係わる書込抑止回路であり、前記書込抑止回路４０２と、前記入出力レジスタと、周辺選択レジスタは第３の実施形態にかかわる動作モード制御回路を構成している。そして、ＣＰＵ（中央処理装置）４０１は、第１〜第４の実施形態におけるライトパルス生成部として機能する。
【０１４９】
ここで、マイクロコンピュータ４００内のタイマ４０３等の周辺機能と、マイクロコンピュータ外部との入出力に必要な制御信号、データ、アドレスを蓄積するそれぞれのレジスタ等の入出力機能とは、データ又は信号をマイクロコンピュータ外部に出力するにあたり、同一の入出力Ｉ／Ｏを兼用することがある。例えば、図１４では、アドレス入出力Ｉ／Ｏ１（４０７）の一部をタイマ４０３の出力とが兼用であることを示している。
【０１５０】
この場合にＣＰＵ（中央処理装置）４０１は、どの機能からの出力を入出力Ｉ／Ｏに出力するかを示す設定値を、周辺選択レジスタ書込信号を送るとともに、データバスを通じてデータを送ることにより、周辺選択レジスタ４１６に設定し、どの入出力Ｉ／Ｏにどのような動作モードをもたせるかを、周辺選択レジスタ４１６の場合と同様にして、入出力制御レジスタに設定する。そして、周辺選択レジスタ４１６の設定値に基づいて出力された信号で、セレクタ４１７は、複数の機能のうちどの機能からの信号を出力するかを選択し、入出力制御レジスタの設定値に基づいて出力された信号で、入出力Ｉ／Ｏは出力動作モードを選択する。
【０１５１】
また、書込抑止回路４０２は、周辺選択レジスタ４１６及び各入出力制御レジスタの設定値を、第３の実施形態から第６の実施形態に示した機能により、ＣＰＵ（中央処理装置）からの信号を受けて、所定の設定方法により設定する以外の方法によっては書き換えられないようにする役割を有する。
【０１５２】
従って、第７の実施形態に係わるマイクロコンピュータ４００によれば、書込抑止回路４０２にてウオッチドッグへの監視信号のように、重要な入出力Ｉ／Ｏに係わる出力属性を決定する制御レジスタの設定値を、マイクロコンピュータが暴走しても確保することができるため、マイクロコンピュータが暴走したときの対処が確実に行える、一方、マイクロコンピュータの通常動作時においても、マイクロコンピュータのソフトウエア命令により出力される信号によっては入出力Ｉ／Ｏに係わる出力属性が変化しないので、ソフトウエア命令の間違いがあっても、マイクロコンピュータが暴走しているか否かの判定が確実に行える。従って、第５の実施形態に係わるマイクロコンピュータをシステムに使用した場合に、安全性の高いシステムとすることができるという効果がある。
【０１５３】
（第８の実施形態）
図１５を用いて、第８の実施形態について説明する。
【０１５４】
第８の実施形態に係る制御システム５００は、タイマ５０２等の周辺機能回路と、監視信号に係る出力データレジスタ５０３と、前記タイマ５０２等の周辺機能回路からの出力又は前記出力データレジスタ５０３からの出力のどちらかを選択するセレクタ５０７と、前記セレクタ５０７からの出力を出力するＩ／Ｏバッファ５０８と、監視信号を出力する監視信号出力ポート５１１と、前記セレクタ５０７を制御する周辺選択レジスタ５０４と、前記Ｉ／Ｏバッファ５０８の入出力モードを制御する入出力制御レジスタ５０５と、前記周辺選択レジスタ５０４又は入出力制御レジスタ５０５へのデータ書込を抑止する書込抑止回路５０６と、ＣＰＵ５１０（中央処理装置）と、ＲＡＭ５１６と、ＲＯＭ５１７と、リセット回路５０９と、マイクロコンピュータ全体をリセットするリセット信号を受け入れるリセット信号受入ポート５１２とから構成されるマイクロコンピュータ５０１及び前記マイクロコンピュータ５０１からの監視信号５１４を受信し、信号が途絶えたときに、リセット信号５１５を発生するウオッチドッグ５１３を少なくとも有している。ここで、前記の書込抑止回路５０６は第１〜４の実施形態の書込抑止回路であり、書込抑止回路５０６と、入出力制御レジスタ５０５と、周辺選択レジスタ５０４とは、第５の実施形態に示す動作モード制御回路を構成している。
【０１５５】
第８の実施形態に係わる制御システム５００によれば、前記制御システム５００を組み込んだ装置を、制御システム５００がコントロールしている最中に、何らかの原因で、制御システム５００が有するマイクロコンピュータ５０１が暴走したとき、監視信号出力ポート５１１から監視信号の出力が途切れる結果、ウオッチドッグ５１３が前記の信号の途切れを検出し、ウオッチドッグ５１３がマイクロコンピュータ５０１向けにリセット信号５１５を発生し、マイクロコンピュータ５０１がリセットされるので、自動的に暴走状態から復帰することができる。一方、前記制御システム５００の通常動作時においても、前記制御システム内のマイクロコンピュータ５０１のソフトウエア命令により出力される信号によっては、マイクロコンピュータ５０１のＩ／Ｏバッファ５０８に係わる出力属性は変化せず、また、ウオッチドッグとの監視信号出力ポートがソフトウエア命令の間違いがあっても、監視信号を出力するための出力データレジスタ５０３からの出力がタイマ５０２の出力に切り換えられることがないので、マイクロコンピュータ５０１が暴走しているか否かの判定が確実に行える。従って、第８の実施形態に係わる制御システム５００を使用した装置を、安全性の高い装置とすることができるという効果がある。
【０１５６】
（付記１）
外部からのリセット信号によりリセットされ、制御プログラムにより処理を行うマイクロコンピュータであって、
複数の動作モードを有する入出力回路と、
制御信号発生部と、
制御回路と、
抑止回路とを備え、
前記制御信号発生部は、前記制御プログラム中の動作モード設定ルーチンにより、書込み信号を発生し、
前記制御回路は、前記書込信号に応じて、前記入出力回路の動作モードを設定し、
前記抑止回路は、前記制御回路が前記動作モードを設定した後は、前記外部からのリセット信号によりリセットされるまで、前記入出力回路の動作モードを再設定することを抑止し、
前記入出力回路は前記制御回路が設定する動作モードにより、前記マイクロコンピュータの外部との信号を入出力することを特徴とするマイクロコンピュータ。
付記１の係るマイクロコンピュータによれば、前記制御回路が設定する動作モードを、前記制御信号発生部が、前記制御プログラムに基づいて設定可能である。しかし、その後は、リセット信号により、リセットされるまで、抑止回路の作用により、前記制御信号発生部からの書込信号、或いは、内部ノイズにより発生した書込信号により、動作モードを再設定できない効果がある。その結果、前記入出力回路の動作モードは維持されるので、前記入出力回路がウオッチドックタイマへの監視信号を出力するものであった場合に、マイクロコンピュータの状態、例えば、正常、暴走等の状態を、そのまま反映した監視信号を出力できる効果がある。
（付記２）
制御信号発生部と
初期化後において前記制御信号発生部からの最初の第１の出力信号からに限って、前記第１の出力信号のバッファ信号を発生する書込抑止回路と
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
付記２に係る動作モード制御回路によれば、前記制御回路に保持された信号は、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えができないので、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記３）
付記２に記載した動作モード制御回路であって、
前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記４）
付記２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定論理信号を出力するバッファ手段と、
前記制御信号発生部からの前記第１の出力信号により保持し、保持状態を示す状態信号を出力する保持手段とを備え、
前記バッファ手段が、さらに、前記保持手段からの前記状態信号を受ける入力端子を有し、前記状態信号が前記保持状態であることを示した場合は、前記固定論値信号を出力し、前記保持状態を示していない場合は、前記バッファ信号を出力することを特徴とする動作モード制御回路。
付記４に係る動作モード制御回路も、付記２に係る動作モード制御回路と同様な効果を奏する。
（付記５）
付記２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号を入力の一方に受けるアンド回路と、
前記アンド回路の出力が保持端子に接続され、パルス信号が前記保持端子に入力されると論理値"１"の信号を出力するフリップフロップ回路と、
前記フリップフロップ回路からの信号に応答して、論理値を反転させた信号を前記アンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記アンド回路は前記制御信号発生部からの前記第１の出力信号と前記論理値を反転させた信号と論理積をとることを特徴とする動作モード制御回路。
（付記６）
少なくとも、付記２から付記５のいずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
付記６に係るマイクロコンピュータには、前記制御回路に保持された、入出力制御回路の動作モードを設定する信号は、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えができないので、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記７）
制御信号発生部と、
前記制御信号発生部からの第１のデコード信号及び第２のデコード信号を連続して受けたときに限って、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
付記７に係る動作モード制御回路によれば、前記制御回路に保持された信号は、書込抑止回路への指定されたコードによる、連続デコードの確率は低いため、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えの可能性が低くなる結果、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記８）
付記７に記載した動作モード制御回路であって、
前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記９）
制御信号発生部と、
前記制御信号発生部から所定の複数のデコード信号を連続して受けたときに限って、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
（付記１０）
付記７に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１のデコード信号及び、前記第２のデコード信号に応じて、第１の選択状態信号及び、第２の選択状態信号を出力するデコーダ回路と、
前記第１の選択状態信号を一方の入力端子に受ける第１のアンド回路と、
前記第２の選択状態信号を一方の入力端子に受ける第２のアンド回路と、
第３のアンド回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１のアンド回路の出力信号を保持し、前記第２のアンド回路の他方の入力端子へ、第１のデータを出力する第１のフリップフロップ回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第２のアンド回路の出力信号を保持し、前記第３のアンド回路の一方の入力端子へ、第２のデータを出力する第２フリップフロップ回路と、
前記第２のデータを論理的に反転した第３の出力信号を、第１のアンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記第１のアンド回路は前記第１の選択状態信号と前記第３の出力信号と論理積し、
前記第２のアンド回路は前記第２の選択状態信号と前記第１のデータと論理積し、
前記第３のアンド回路は前記第２のデータと前記第１の出力信号と論理積し、
前記制御回路は、前記第３のアンド回路からの出力信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持する第３のフリップフロップ回路を備えたことを特徴とする動作モード制御回路。
なお、付記１０も付記７と同様な効果を奏する。
（付記１１）
少なくとも、付記７から付記１０のずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
付記１１に係るマイクロコンピュータには、前記制御回路に保持された、入出力制御回路の動作モードを設定する信号は、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えができないので、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記１２）
少なくとも、制御信号発生部と、
前記制御信号発生部からの第１の出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と
前記書込信号に応答して、前記制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備え、
前記制御信号発生部からの前記第２の出力信号の論理値に応じた前記書込信号は、一方は論理値が固定した信号であり、他方は前記制御信号発生部からの前記第１の出力信号のバッファ信号であって、
前記制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ、供給されることを特徴とする動作モード制御回路。
付記１２に係る動作モード制御回路によれば、マイクロコンピュータ内部で、一つの入出力制御回路に、選択回路を通じて、接続される周辺回路が複数ある場合に、書込抑止回路の作用により、所定の状態に選択回路への選択信号を設定した後は、コンピュータ自身では、その設定を書換えできない為、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、前記選択回路の設定は維持される効果がある。
（付記１３）
少なくとも、制御信号発生部と、
前記制御信号発生部からの第１の出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と
前記書込信号に応答して、前記制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた第１の制御信号を発生する第１の制御回路と、
前記制御信号発生部からの第４の出力信号に応答して、前記制御信号発生部からの第５の出力信号を保持し、保持した信号の論理値に応じた第２の制御信号を発生する第２の制御回路と、
前記第１の制御信号と前記第２の制御信号の論理和をとり、その結果である動作モード設定信号を出力するオア回路を備え、
前記制御信号発生部からの前記第２の出力信号の論理値に応じた前記書込信号は、一方は論理値が固定した信号であり、他方は前記制御信号発生部からの前記第１の出力信号のバッファ信号であって、
前記第１の制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ供給され、
前記動作モード設定信号は、外部との入出力信号の制御をする回路へ、該回路の動作モードを設定するために供給されることを特徴とする動作モード制御回路。
（付記１４）
付記１２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定した信号を出力するバッファ手段と、
前記バッファ信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持し、前記第２の出力信号の論理値に応じた論理信号を出力する保持手段とを備え、
前記バッファ手段は前記保持手段からの論理信号を受け取り、一方の論理値に応じて前記固定した信号を出力し、他方の論理値に応じて前記バッファ信号を出力することを特徴とする動作モード制御回路。
なお、付記１４に係る動作モード制御回路も付記１２に係る動作モード制御回路と同様な効果を奏する。
（付記１５）
付記１２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号を一方の入力端子で受けるアンド回路と、
前記制御信号発生部からの前記第２の出力信号を論理的に反転したバッファ信号を出力するバッファ回路と、
前記バッファ信号をデータ端子で受け、前記アンド回路の出力に応答して、前記バッファ信号を保持し、前記バッファ信号の論理値に応じた論理信号を発生する保持回路とを備え、
前記アンド回路は前記論理信号と前記第１の出力信号と論理積することを特徴とする動作モード制御回路。
（付記１６）
少なくとも、付記１２乃至付記１５に記載した動作モード制御回路と、
外部との信号の入出力を制御する入出力制御回路と、
前記動作モード制御回路からのデータレジスタ書込信号に応答して、前記動作モード制御回路からのデータ信号を保持するデータレジスタ回路と、
１つ以上の一定周期のクロックを発生可能なタイマ回路と、
前記動作モード制御回路からの前記第１の制御信号に応じて、前記データレジスタ回路又は前記タイマ回路を選択する選択回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
付記１６に係るマイクロコンピュータには、マイクロコンピュータ内部に入出力信号を制御するデータレジスタ回路とタイマ回路があった場合に、それらの回路を選択するために、動作モード制御回路から選択回路へ供給される設定値が、書込抑止回路の作用により、マイクロコンピュータ自身では書換えができないという効果がある。従って、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、常にデータレジスタ回路の出力が入出力制御回路に接続されるという効果がある。
（付記１７）
制御信号発生部と、
初期化プログラム実行後において、所定の初期化ルーチン以前の段階を実行中であるときは、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を出力し、それ以外の時は、固定した信号を出力する書込抑止回路と、
前記書込抑止回路からの出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に応じて、外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
付記１７に係る動作モード制御回路によれば、初期化ルーチン中に前記制御回路に保持された信号は、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えができないので、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記１８）
付記１７に記載した動作モード制御回路であって、
前記制御信号発生部からの前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記１９）
付記１７に記載した動作モード制御回路であって、
前記書込抑止回路が、
初期化プログラムを実行中であることを示す第１の状態信号を発生する第１の状態信号発生回路と、
所定の初期化ルーチン以前の段階を実行中であることを示す第２の状態信号を発生する第２の状態信号発生回路と、
前記第１の状態信号と前記第２の状態信号と論理積する第１のアンド回路と、
リセット状態では論理値"１"を出力し、前記第１のアンド回路からの出力を受け、前記第１のアンド回路からの出力が所定の信号であったときは、論理値"０"を出力するセット／リセットフリップフリップ回路と、
前記制御信号発生部からの前記第１の信号と前記セット／リセットフリップフリップ回路の出力信号と論理積する第２のアンド回路とを備えることを特徴とする動作モード制御回路。
（付記２０）
少なくとも、付記１７から付記１９のいずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
付記２０に係るマイクロコンピュータには、前記制御回路に保持された、入出力制御回路の動作モードを設定する信号は、書込抑止回路の作用でマイクロコンピュータの自身によっては書換えができないので、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず、外部との信号の入出力を制御する回路の動作モードは維持される効果がある。
（付記２１）
少なくとも、ウオッチドッグと
付記６、付記１１、付記１６又は付記２０に記載したマイクロコンピュータとを備え、
前記マイクロコンピュータはさらに、監視信号を前記ウオッチドッグへ出力する監視信号出力ポートと
前記ウオッチドッグからの第１のリセット信号を受け入れるリセット信号受入ポートと
前記第１のリセット信号に応じて、前記マイクロコンピュータの所定の回路への、第２のリセット信号を発生するリセット回路を有し、
前記入出力制御回路からの出力が前記ウオッチドッグへの前記監視信号であって、
前記ウオッチドッグは前記第１のリセット信号を前記マイクロコンピュータに出力することを特徴とする制御システム。
付記２１に記載した制御システムによれば、マイクロコンピュータからウオッチドッグへ出力される監視信号が、常にマイクロコンピュータ本体の動作に起因して発生されるので、監視信号の発生の途絶え又は継続は、常にマイクロコンピュータ本体の状態を反映したものとなる効果がある。従って、マイクロコンピュータのウオッチドッグによる監視が適正に行われ、マイクロコンピュータの暴走が確実に防止され、制御システム全体の誤動作が防止されるという効果がある。また、マイクロコンピュータは正常である場合に、マイクロコンピュータの内部ノイズ（外部から誘起された場合も含む）により、監視信号がウオッチドックへ出力されないということがない。
【産業上の利用可能性】
【０１５７】
本発明に係わるマイクロコンピュータの動作モード制御回路は、Ｉ／Ｏバッファの入出力属性を決定する入出力レジスタ、及び、周辺機能の選択をする周辺選択レジスタに対して、所定の設定方法により設定する以外の方法によっては書換られないようにする書込抑止の効果があり、動作モード設定期間に設定した動作モードは、マイクロコンピュータの状態いかんによらず、外部からのリセット信号によりリセットされるまで、動作モードの再設定が防止される。
【０１５８】
従って、ウオッチドックタイマ用の監視信号を出力するポートのＩ／Ｏバッファの設定と前記Ｉ／Ｏバッファにウオッチドックタイマ用の監視信号発生回路を接続する設定は、所定の期間、マイクロコンピュータ自身によって再設定されないため、マイクロコンピュータの状態いかんによらず、ウオッチドックタイマに対し、マイクロコンピュータの状態を表した監視信号を送り続けることができる。
そのため、ウオッチドックタイマは高い信頼性をもって、マイクロコンピュータの状態（例えば、暴走した状態）を監視し続けることができる。
【０１５９】
その結果、本発明によれば、動作モードの再書込を防止する動作モード制御回路、及び、安定的に動作可能なマイクロコンピュータ、前記マイクロコンピュータを使用した制御システムを提供することができる。
【符号の説明】
【０１６０】
１  ライトパルス生成部
２  出力データレジスタ
３  入出力Ｉ／Ｏ
４  入出力制御レジスタ
５  アンド回路
６  ＦＦ
７  バッファ
８  端子
９  ＶＣＣ電源
１０  書込抑止回路
１１  出力データレジスタ書込信号
１２  入出力制御レジスタ書込信号
１３  書込抑止信号
１４  データバス
１５  リセット信号
２０  動作モード制御回路
１０１  ライトパルス生成部
１０２  出力データレジスタ
１０３  入出力Ｉ／Ｏ
１０４  入出力制御レジスタ
１０５  デコーダ
１０６  アンド回路
１０７  ＦＦ
１０８  アンド回路
１０９  ＦＦ
１１０  バッファ
１１１  アンド回路
１１２  リセット信号
１１３  端子
１２０  書込抑止回路
１２１  出力データレジスタ書込信号
１２２  入出力データレジスタ書込信号
１２４  データバス
１３０  動作モード制御回路
２０１  ライトパルス生成部
２０２  タイマ
２０３  セレクタ
２０４  出力データレジスタ
２０５  入出力Ｉ／Ｏ
２０６  オア
２０７  周辺選択レジスタ
２０８  入出力制御レジスタ
２０９  ＦＦ
２１０  バッファ
２１１  アンド回路
２１２  端子
２１３  リセット信号
２２０  書込抑止回路
２２１  データバス
２２２  入出力制御レジスタ書込信号
２２３  周辺選択レジスタ書込信号
２２５  出力データレジスタ書込信号
２３０  動作モード制御回路
３０１  ライトパルス生成部
３０２  出力データレジスタ
３０３  入出力制御レジスタ
３０４  入出力Ｉ／Ｏ
３０５  初期化ルーチン実行表示回路
３０６  初期化ルーチンにおける実行状態の判定回路
３０７  ＳＲＦＦ
３０８  アンド回路
３０９  端子
３１０  書込抑止回路
３１１  初期化ルーチン状態信号
３１２  初期化ルーチンの所定領域内状態信号
３１３  入出力制御レジスタ書込信号
３１４  出力データレジスタ書込信号
３１６  アンド回路
３１７  データバス
３１８  リセット信号
３２０  動作モード制御回路
４００  マイクロコンピュータ
４０１  ＣＰＵ（中央処理装置）
４０２  書込抑止回路
４０３  タイマ
４０４  ＲＡＭ
４０５  ＲＯＭ
４０６  入出力制御レジスタ＆アドレスレジスタ
４０７  アドレス入出力Ｉ／Ｏ１
４０８  アドレス入出力Ｉ／Ｏ２
４０９  入出力制御レジスタ＆データレジスタ
４１０  データ入出力Ｉ／Ｏ
４１１  制御信号Ｉ／Ｏ
４１３  コントロール信号
４１４  データバス
４１５  入出力制御レジスタ＆制御信号レジスタ
４１６  周辺選択レジスタ
５００  制御システム
５０１  マイクロコンピュータ
５０２  タイマ
５０３  出力データレジスタ
５０４  周辺選択レジスタ
５０５  入出力制御レジスタ
５０６  書込抑止回路
５０７  セレクタ
５０８  Ｉ／Ｏバッファ
５０９  リセット回路
５１０  ＣＰＵ（中央処理装置）
５１１  監視信号出力ポート
５１２  リセット信号受入ポート
５１３  ウオッチドッグ
５１４  監視信号
５１５  リセット信号
５１６  ＲＡＭ
５１７  ＲＯＭ
５１８  データバス
６０１  入力Ｉ／Ｆ回路
６０２  マイコン
６０３  電源回路
６０４  遅延回路
６０５  ウオッチドッグタイマ
６０６  ＲＯＭ
６０７  ＶＣＣＩＩＯＮ／ＯＦＦ回路
６０８  低電圧リセット回路
６０９  通信ＬＳＩ
６１０  スリープ／ウエイクアップ信号
６１１  Ｐ．ＲＵＮ信号
６１２  ＲＥＳＥＴ信号
６１３  ＶＣＣＩ
６１４  ＶＣＣＩＩ
６１５  多入力アンド回路
７０１  ＣＰＵ（中央処理装置）
７０２  ＳＹＳＣ
７０３  ＣＰＧ
７０５  ＲＯＭ
７０６  ＲＡＭ
７０７  ＳＣＩ
７０８  タイマ
７０９  ＩＯＰ８
７１０  ＩＯＰ７
７１１  ＩＯＰ６
７１２  ＩＯＰ５
７１３  ＩＯＰ４
７１４  ＩＯＰ３
７１５  ＩＯＰ２
７１６  ＩＯＰ１
７１７  内部バス
７１８  書込要求信号
８０１  ＣＰＵ
８０２  メモリ
８０３  アドレスデコーダ
８０４  プロテクト制御レジスタ
８０５  論理素子
８０６  論理素子
８０７  論理素子
８０８  論理素子
８０９  論理素子
８１０  論理素子
８１１  アドレスデコーダ
８１２  アドレスデコーダ
８１３  アドレスデコーダ
８１４  アドレスデコーダ
８１５  制御レジスタ
８１６  制御レジスタ
８１７  制御レジスタ
８１８  制御レジスタ
８１９  クロック発生回路
８２０  周辺ユニットＡ
８２１  周辺ユニットＢ
８２２  周辺ユニットＣ
８２３  内部バス
８２４  ＡＬＥ
８２５  ＳＰＣＷＲ
８２６  ＷＲ
８２７  論理素子
８３０  プロテクト制御回路
８５０  マイクロコンピュータ
８５１  ＲＡＭ
８５２  ＲＯＭ
８５３  動作モード検出回路
８５４  タイマ
８５５  出力データレジスタ
８５６  セレクタ
８５７  周辺選択レジスタ
８５８  入出力制御レジスタ
８５９  書込抑止回路
８６０  ＣＰＵ（中央処理装置）
８６１  制御信号発生装置
８６２  動作モード制御回路
８６３  データバス
８６４  Ｉ／Ｏバッファ
８６５  動作モード設定ポート
８６６  監視信号出力ポート
８６７  Ｉ／Ｏバッファ
８６８  オア回路
８６９  リセット信号受け入れポート
８７０  リセット回路
８７１  リセット信号
８７９  リセット信号
８８０  マイクロコンピュータ
８８１  ＲＡＭ
８８２  ＲＯＭ
８８３  動作モード検出回路
８８４  周辺機能回路
８８５  出力データレジスタ
８８６  動作モード制御回路
８８７  入出力制御レジスタ
８８８  書込抑止回路
８８９  リセット回路
８９０  ＣＰＵ（中央処理装置）
８９１  制御信号発生部
８９２  データバス
８９３  Ｉ／Ｏバッファ
８９４  動作モード設定ポート
８９５  周辺機能回路用ポート
８９６  監視信号出力ポート
８９７  Ｉ／Ｏバッファ
８９８  リセット信号受入ポート
８９９  Ｉ／Ｏバッファ
９００  外部リセット信号
９０１  監視信号
９０２  ウオッチドックタイマからのリセット信号
９０３  初期化モジュール
９０４  内部リセット信号
９０５  ウオッチドックタイマモジュール
９０６  周辺機能１モジュール
９０７  タスク制御モジュール
９０８  周辺機能２モジュール
９０９  モード設定モジュール
９１０  表示制御モジュール
９１５  ウオッチドックタイマからのリセット
９１６  リセットエントリー
９１７  初期化モジュール
９１８  ウオッチドックタイマ制御モジュール
９２１  タスク制御モジュール
９２３  モード設定モジュール
９２５  周辺機能制御モジュール
【図１】
0005045692.tif 000002
【図２】
0005045692.tif 000003
【図３】
0005045692.tif 000004
【図４】
0005045692.tif 000005
【図５】
0005045692.tif 000006
【図６】
0005045692.tif 000007
【図７】
0005045692.tif 000008
【図８】
0005045692.tif 000009
【図９】
0005045692.tif 000010
【図１０】
0005045692.tif 000011
【図１１】
0005045692.tif 000012
【図１２】
0005045692.tif 000013
【図１３】
0005045692.tif 000014
【図１４】
0005045692.tif 000015
【図１５】
0005045692.tif 000016
【図１６】
0005045692.tif 000017
【図１７】
0005045692.tif 000018
【図１８】
0005045692.tif 000019