(57)【特許請求の範囲】
【請求項１】
背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する半導体メモリセルから成る記憶回路と、
前記メモリセルが安定動作する第１電圧値と安定動作しない第２電圧値とのいずれかの電圧値をもつ背面ゲート電圧を発生して前記背面ゲート電極に出力する背面ゲート電圧制御回路とを備え、
前記背面ゲート電圧制御回路は、所定の入力パターンに応じて前記メモリセルの背面ゲート電圧を変更することが可能である、セキュアデータ処理装置。
【請求項２】
前記第１電圧値は前記メモリセルのスタティック・ノイズ・マージンを大きくする電圧値であり、前記第２電圧値は前記メモリセルのスタティック・ノイズ・マージンを小さくする電圧値である、請求項１記載のセキュアデータ処理装置。
【請求項３】
前記ＭＩＳトランジスタは隣接トランジスタ並びに基板から電気的に絶縁されたシリコン・オン・インシュレータ構造を持つ、請求項２記載のセキュアデータ処理装置。
【請求項４】
前記シリコン・オン・インシュレータ構造は完全空乏型である、請求項３記載のセキュアデータ処理装置。
【請求項５】
前記記憶回路をアクセス可能なアクセス制御回路を有し、
前記背面ゲート電圧制御回路は、前記記憶回路に出力する背面ゲート電圧が第1電圧値を持つか第２電圧値を持つかを示す指示信号を前記アクセス制御回路に出力する、請求項１記載のセキュアデータ処理装置。
【請求項６】
前記背面ゲート電圧制御回路はパターン比較器とカウンタとを有し、
前記パターン比較器は初期状態において、背面ゲート電圧を前記第２電圧値とし、所定の入力パターンとして第１パターンの入力に応答して前記カウンタに計数動作を開始させ、計数動作を開始したカウンタによる計数値が所定値になるまでに所定の入力パターンとして第２パターンが入力されるのに応答して背面ゲート電圧を前記第１電圧値とする、請求項５記載のセキュアデータ処理装置。
【請求項７】
前記パターン比較器は、第２パターンの入力に応答して背面ゲート電圧が前記第１電圧値にされたとき、カウンタの計数動作サイクル毎に所定の入力パターンとして第３パターンが入力されるのを条件にカウンタの計数動作を再開させ、計数動作を開始したカウンタによる計数値が所定値になるのに応答して前記初期状態とさる、請求項６記載のセキュアデータ処理装置。
【請求項８】
背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する半導体論理回路と、
前記半導体論理回路が安定動作する第１電圧値と安定動作しない第２電圧値とのいずれかの電圧値をもつ背面ゲート電圧を発生して前記背面ゲート電極に出力する背面ゲート電圧制御回路とを備え、
前記背面ゲート電圧制御回路は、所定の入力パターンに応じて前記半導体論理回路の背面ゲート電圧を変更することが可能である、セキュアデータ処理装置。
【請求項９】
背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する第１回と、
前記第１回路の特性を選択的に切換え可能な第２回路と、を備え、
前記第２回路は、前記第１回路が安定動作する第１電圧値と安定動作しない第２電圧値とのいずれかの電圧値をもつ背面ゲート電圧を発生する電圧生成回路と、制御回路とを有し、
前記制御回路は、前記背面ゲート電圧を前記第２電圧値に初期化し、初期化後、第１入力に応答して前記背面ゲート電圧を第１電圧値に変更し、第１電圧値に変更されたとき、一定期間第２入力がないときは前記背面ゲート電圧を前記第２電圧値に初期化する、セキュアデータ処理装置。
【請求項１０】
請求項１乃至９の何れか１項記載のセキュアデータ処理装置と、前記セキュアデータ処理装置に接続された無線インタフェースと、前記無線インタフェースに接続されたアンテナとをカード基板に有する、ＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、背面ゲート電極を備えたメタル・インシュレータ・セミコンダクタ（ＭＩＳ）構造のトランジスタを有するセキュアデータ処理装置において、特定の回路領域に対するアクセス制限と共に不正な動作解析を抑制する技術に関し、例えばＩＣカードに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、画像・音声などのマルチメディア処理機能、有線および無線通信機能など多様な機能を内蔵したディジタル機器が広く一般的に利用されるようになってきている。これらの機器においては、コーデック処理、プロトコル処理、ユーザインタフェース処理など、リアルタイム性の高い複数のタスクを同時に処理することが求められる。このため、上記の機器を制御するデータ処理装置は、ＣＰＵ、ＤＳＰ、所定の処理を実行するハードウェアアクセラレータなどの複数の要素プロセッサが性能／機能上の相互干渉をすることなく最適に接続されたシステムＬＳＩとして実現される。
【０００３】
なかでも特徴的な応用としては、著作権保護されたストリームデータ処理や、データ自体が貨幣価値をもつＩＣカード内データ処理向けに、ハードウェア階層で不正アクセスや改竄に対する耐性を向上させたシステムＬＳＩがある。これらのシステムＬＳＩでは、アドレス空間で識別される内部リソースごとに安全性を示すフラグを設け、オペレーティングシステムより上位の特権レベルにある要素プロセッサにのみ上記フラグを制御可能とすることで、内部リソースに対するアクセスを論理的にイネーブル／ディスエーブルするという技術がある。しかしながら、制御対象となる内部リソースが動作可能な状態のまま、単に動作のみマスクするなどといった単純化された実装下では、何らかの手段により上記のマスク制御論理を回避し内部リソースの入出力状態を直接観測するなど、システムＬＳＩ外部からの動作解析試行に対する耐性（耐タンパ性）が十分でない恐れがある。
【０００４】
他方、上記システムＬＳＩの回路規模が増大するに従い、システムＬＳＩ動作時における高い演算性能と低消費電力を両立させる回路技術として、バルクもしくはシリコン・オン・インシュレータ構造をもつ半導体基板に対し可変制御されたバイアス電圧を印加することにより、トランジスタ特性を改善する手法が公知である。例えば特許文献１にはこれを適用した半導体装置について記載がある。
【０００５】
しかしながら、基板バイアス制御手法をトランジスタ特性が悪化する制御範囲まで拡大し、新たに得られた特性をセキュリティ分野等に応用することについてはこれまで試みられていない。
【０００６】
【特許文献１】特開平１０−３４０９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、制御対象となるメモリや論理回路などの内部リソースに対する論理的な動作をマスクすると共に動作マスク時には当該内部リソースの動作解析を一層困難にする新たな方式を提示し、耐タンパ性の向上を図ることを目的とする。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、少なくとも一部のＭＩＳトランジスタに対し外部から背面ゲート電圧を印加できるよう設計された半導体メモリセルもしくは論理回路からなる回路と、メモリセルもしくは論理回路が安定動作する第１電圧値と、安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生する背面ゲート電圧制御回路とを備え、背面ゲート電圧制御回路は所定の入力パターンに応じて背面ゲート電圧を変更する。
【００１１】
期待しない入力パターンに応答して第２電圧値を選択することにより、メモリセルもしくは論理回路は安定動作を行わないから、その正規の論理的な動作がマスクされ、また、動作は停止されず、不安定動作を行うと言う意味で動作の解析を一層困難とし、セキュリティを向上させることができる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、選択的に回路特性を変化させることで特定の回路領域へのアクセスをロック／アンロックする機能と共に当該特定の回路領域に対する動作解析を一層困難とすることができ、セキュアデータ処理装置の耐タンパ性を高めることができる。
【発明を実施するための最良の形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕セキュアデータ処理装置は記憶回路（４００）と背面ゲート電圧制御回路（５００）を有する。前記記憶回路は背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する半導体メモリセルから成る。前記背面ゲート電圧制御回路は、前記メモリセルが安定動作する第１電圧値と安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生して前記背面ゲート電極に出力する。前記背面ゲート電圧制御回路は、所定の入力パターンに応じて前記メモリセルの背面ゲート電圧を変更することが可能である。
【００１６】
期待しない入力パターンに応答して第２電圧値を選択することにより、メモリセルは安定動作を行わないから、その正規の論理的な動作をマスクすることができ、また、メモリセルの動作は停止されないから、不安定動作を行うと言う意味で正規動作の解析を一層困難にすることが可能になる。これにより、秘匿情報を処理するセキュアデータ処理装置におけるセキュリティ、即ち機密保護を向上させることができる。
【００１７】
〔２〕項1のセキュアデータ処理装置において、前記第１電圧値は前記メモリセルのスタティック・ノイズ・マージンを大きくする電圧値であり、前記第２電圧値は前記メモリセルのスタティック・ノイズ・マージンを小さくする電圧値である。背面ゲート電圧が第２電圧値とされているとき、メモリセルによる情報記憶機能は不安定になり、書込み及び読出し動作においてデータエラーを頻繁に生じ易くなり、動作の正規性を失わせることができる。そのときには、正規性の失われた動作が解析対象になり、其れに基づく正規動作の解析は実質的に不可能になる。
【００１８】
〔３〕項２のセキュアデータ処理装置において、前記ＭＩＳトランジスタは隣接トランジスタ並びに基板から電気的に絶縁されたシリコン・オン・インシュレータ構造を持つ。ウェル分離を行なうバルク構造に比べて、トランジスタ個別の閾値電圧制御が容易になる。
【００１９】
〔４〕項３のセキュアデータ処理装置において、前記シリコン・オン・インシュレータ構造は完全空乏型である。不完全空乏型のシリコン・オン・インシュレータ構造に比べて、ゲート電圧によるチャネル領域内反転層電荷への影響が支配的になり、良好な閾値電圧特性を持ち、スタティック・ノイズ・マージンの設定が更に容易になる。
【００２０】
〔５〕項４のセキュアデータ処理装置において、前記記憶回路をアクセス可能なアクセス制御回路（２００）を有する。このとき、前記背面ゲート電圧制御回路は、前記記憶回路に出力する背面ゲート電圧が第1電圧値を持つか第２電圧値を持つかを示す指示信号を前記アクセス制御回路に出力する。アクセス制御回路はその指示信号（１４０）を参照することにより記憶回路の動作の安定性を認識できると共に、記憶回路に対して非正規動作（隔離動作）を行うタイミングを認識することができる。
【００２１】
〔６〕項５のセキュアデータ処理装置において、前記背面ゲート電圧制御回路はパターン比較器（６１０）とカウンタ（６３０）とを有する。前記パターン比較器は初期状態において、背面ゲート電圧を前記第２電圧値とし（Ｓ１１０）、所定の入力パターンとして第１パターンの入力に応答して（Ｓ１２０）前記カウンタに計数動作を開始させ（Ｓ１６０）、計数動作を開始したカウンタによる計数値が所定値になるまでに所定の入力パターンとして第２パターンが入力されるのに応答して（Ｓ２００）背面ゲート電圧を前記第１電圧値とする（Ｓ２１０）。リセット指示に応答する初期化動作において真正な入力パターンを識別して記憶回路を正規動作可能にすることができるから、初期化動作時における不正を排除可能になる。
【００２２】
〔７〕項６のセキュアデータ処理装置において、前記パターン比較器は、第２パターンの入力に応答して背面ゲート電圧が前記第１電圧値にされたとき、カウンタの計数動作サイクル毎に所定の入力パターンとして第３パターンが入力されるのを条件に（Ｓ２６０）カウンタの計数動作を再開させ（Ｓ２７０）、計数動作を開始したカウンタによる計数値が所定値になるのに応答して（Ｓ２３０）前記初期状態とさる（Ｓ１１０）。初期化の後には、正規動作の連続性を保証しつつ不正アクセスを排除できる。
【００２３】
〔８〕本発明の別の観点によるセキュアデータ処理装置は、背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する半導体論理回路と、背面ゲート電圧制御回路とを備える。背面ゲート電圧制御回路は、前記半導体論理回路が安定動作する第１電圧値と、安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生して前記背面ゲート電極に出力する。更にこの背面ゲート電圧制御回路は、所定の入力パターンに応じて前記半導体論理回路の背面ゲート電圧を変更することが可能である。
【００２４】
期待しない入力パターンに応答して第２電圧値を選択することにより、半導体論理回路は安定動作を行わないから、その正規の論理的な動作をマスクすることができ、また、半導体論理回路の動作は停止されないから、不安定動作を行うと言う意味で正規動作の解析を一層困難にすることが可能になる。これにより、セキュアデータ処理装置におけるセキュリティを向上させることができる。
【００２５】
〔９〕本発明の別の観点によるセキュアデータ処理装置は、背面ゲート電極を備えたＭＩＳトランジスタを少なくとも一部に有する第１回路と、前記第１回路に対するアクセスを選択的に制限可能な第２回路と、を備える。前記第２回路は、前記第１回路が安定動作する第１電圧値と、安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生する電圧生成回路と、制御回路とを有する。前記制御回路は、前記背面ゲート電圧を前記第２電圧値に初期化し、初期化後、第１指示に応答して前記背面ゲート電圧を第１電圧値に変更し、第１電圧値に変更されたとき、一定期間第２指示がないときは前記背面ゲート電圧を前記第２電圧値に初期化する。
【００２６】
第１回路を正規動作可能にするべく前記背面ゲート電圧を第１電圧値に変更した後には、第１回路に対して正規動作の連続性を保証しつつ不正アクセスを排除できる。
【００２７】
〔１０〕ＩＣカードは上記セキュアデータ処理装置と、前記セキュアデータ処理装置に接続された無線インタフェースと、前記無線インタフェースに接続されたアンテナとをカード基板に有する。ＩＣカードのセキュア性を向上させることができる。
【００２８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２９】
以下、本発明に係るセキュアデータ処理装置の好適な実施の形態について、添付図面を参照しながら説明する。特に制限されないが、本実施例におけるデータ処理装置を構成する回路素子は、公知のＣＭＯＳトランジスタやバイポーラトランジスタ等の半導体集積回路技術によって、単結晶シリコンもしくはシリコン・オン・インシュレータ（ＳＯＩ）のような１個、もしくは相互に接続された複数の半導体基板上に形成される。
【００３０】
図１に、本発明によるセキュアデータ処理装置１００（ＳＥＣＰ）の実施例を示す。セキュアデータ処理装置１００は、プログラムに従い所定の演算処理を実行するプロセッサ２００（ＰＲＯＣ）、周辺モジュールインタフェース３１０（ＰＲＩＦ）により外部と接続され、各種処理を実行する周辺モジュール３００（ＰＭＯＤ）、プログラムおよび／またはデータが格納され、背面ゲート電圧を制御可能なメモリ４００（ＭＥＭ）、背面ゲート電圧制御回路５００（ＢＣＮＴ）を含み、内部バス１１０（ＩＢＵＳ）により相互接続される。
【００３１】
背面ゲート電圧制御回路５００は、それぞれ状態監視インタフェース１２０（ＳＩＦ１）、１３０（ＳＩＦ２）を介したプロセッサ２００、周辺モジュール３００の内部状態および／またはその変動の監視結果、および背面ゲート電圧制御インタフェース１６０（ＢＣＩＦ）を介する制御要求に応答し、１つ以上の監視結果又は制御要求とあらかじめ内部に設定されたパターン（期待パターン）との一致比較を行い、比較結果に基づき２以上の互いに異なる電圧値のうちの１つを背面ゲート電圧１５０（Ｖｂｂ）として出力するとともに、当該基板バイアス印加時のメモリ４００に対する読み書き動作の確実性を示す確実性信号１４０（ＣＥＲＴ）を出力する。前記隔離処理は、制御対象となるメモリや論理回路などの内部リソースに対する論理的な正規動作がマスクされるデータ処理動作とされる。
【００３２】
確実性信号１４０は、背面ゲート電圧１５０の値から一意に決定され、例えば、（１）“ＨＩＧＨ”：メモリ４００が安定動作をしており、読み書き動作結果は信頼できる、（２）“ＬＯＷ”：メモリ４００の動作は不安定であり、読み書き動作結果は信頼できない、のいずれかの状態をとる。本信号を受信したプロセッサ２００および／または周辺モジュール３００においては、当該信号が“ＨＩＧＨ”の場合には第１の処理（本来処理）を実行し、“ＬＯＷ”の場合には、実行命令そのものを無効化する、ロードストア命令による所定のアドレス空間へのメモリアクセスを遮断する、命令実行結果の少なくとも一部を実行結果とは無関係な値に置換するなどにより、本来処理の一部が制限された第２の処理（隔離処理）を実行する。
【００３３】
セキュアデータ処理装置１００は、外部から供給されるクロック信号１７０（ＥＣＬＫ）、電源１８０（Ｖｄｄ）、１９０（Ｖｓｓ）により動作する。周辺モジュール３００、メモリ４００、および背面ゲート電圧制御回路５００は、それぞれプロセッサ２００上で固有のメモリまたはＩ／Ｏ空間アドレスを割り当てられた内蔵デバイスとして認識され、所定の手順に従ったアクセス要求に応答する。
【００３４】
以下、セキュアデータ処理装置１００を構成する主要な構成要素の詳細について説明する。
【００３５】
図２に、メモリ４００の実施例を示す。メモリ４００は、二次元マトリクス状に配置された複数のメモリセル４１０（ＭＣ）、行デコーダ、行ドライバを含む行制御回路４２０（ＲＣＴＬ）、列デコーダ、プリチャージ回路、読み書き制御回路を含む列制御回路４３０（ＣＣＴＬ）により構成され、内部バス１１０を経由したアクセス要求に基づき所定の読み書き動作を行う。
【００３６】
メモリセル４１０は、特に制限されないが、６トランジスタＳＲＡＭ、４トランジスタＳＲＡＭ、１トランジスタＤＲＡＭなどの公知のメモリ回路を基本としており、外部から供給される背面ゲート電圧１５０によりその動作安定性を制御可能であるという特徴を備える。
【００３７】
図３に、メモリセル４１０の実施例として、背面ゲート電圧を制御可能な６トランジスタＳＲＡＭの回路構成を示す。メモリセル４１０は、相互接続された２個のインバータ（ＬｄＭＯＳおよびＤｒＭＯＳ）によるフリップフロップ、ワード線（ＷＬ）により開閉制御される２個のｎＭＯＳスイッチ（ＴｒＭＯＳ）、ビット入出力ペア線（ＢＬ、／ＢＬ）により構成される。また、特に制限されないが、メモリセル外部から供給される背面ゲート電圧１５０は斜線で指示されるＤｒＭＯＳの背面ゲート端子（背面ゲート電極）ＢＧに対してのみ印加され、ＬｄＭＯＳならびにＴｒＭＯＳの背面ゲート電極は要求されるメモリ特性を満たすよう回路設計時に決定された電源電位など所定の電位に固定される。
【００３８】
図４の（ａ）、（ｂ）に、それぞれＤｒＭＯＳの実施例としてシリコン・オン・インシュレータ技術により作成され、背面ゲート電圧が制御可能にされるｎＭＯＳトランジスタの回路構成および断面構造を示す。ｎＭＯＳトランジスタは、端子ＳＢを持つｐ型基板であるｐ−ｓｕｂ上に、トレンチアイソレーション（溝堀型絶縁）領域ＳＴＩ、および埋め込み酸化膜ＵＴＢにより隣接トランジスタ、基板から電気的に絶縁された領域に形成される。ＵＴＢの厚さは例えば１０〜２０ｎｍである。Ｓ、Ｇ、Ｄはソース端子、ゲート端子、ドレイン端子であり、それぞれシリサイドＳＣを介してｎ＋領域（ソース）、ｐ領域（チャネル形成領域）、ｎ＋領域（ドレイン）に接続される。この厚みは例えば２０ｎｍ程度である。ゲートのＳＣとｐ領域の間には酸化膜ＯＸがあり、いわゆるＭＯＳ構造となっている。ＵＴＢの下には端子ＢＧと接続されたｐ領域、および端子ＴＷを持ちｐ領域と基板とを電気的に分離するためのｎ領域がある。本構成によれば、ＢＧはＵＴＢを絶縁膜としてｐ領域を介した形で接続されており、ＵＴＢを第２のゲート酸化膜と見立てると、ＭＯＳ構造の背面に第２のゲートが存在する構造をとることが分かる。
【００３９】
上記シリコン・オン・インシュレータ構造のＭＯＳトランジスタはウェル分離を行なうバルク構造に比べて、トランジスタ個別の閾値電圧制御が容易であるから、スタティック・ノイズ・マージンの設定が容易になる。また、上記シリコン・オン・インシュレータ構造のＭＯＳトランジスタはその埋め込み酸化膜上のシリコン層ｎ＋、Ｐの膜厚が薄い完全空乏型、又はその膜厚が厚い不完全空乏型として構成することができる。前者の当該膜厚は通常５０ｎｍ以下というように極めて薄い。従って、前者は後者に比べてデバイスプロセスが難しくなるが、不完全空乏型のシリコン・オン・インシュレータ構造に比べて、ゲート電圧によるチャネル領域内反転層電荷への影響が支配的になり、良好な閾値電圧特性を持ち、後述するスタティック・ノイズ・マージンの設定が更に容易になる。
【００４０】
図５に、メモリセル４１０の一実施例である６トランジスタＳＲＡＭのノードｎｏｄｅＡ、ｎｏｄｅＢにおける電圧変動（読み出し特性）、およびメモリの動作安定性の指標であるスタティック・ノイズ・マージン（ＳＮＭ）を示す。広く知られているように、ＳＮＭはＴｒＭＯＳとＤｒＭＯＳのβ比により決定され、通常は所与のメモリ動作条件下で十分なＳＮＭが確保されるよう固定的に回路設計される。一方、本発明におけるメモリセルの実施例においては、ＤｒＭＯＳに対し可変なる背面ゲート電圧を印加することによりＤｒＭＯＳのしきい電圧ならびにβ比を可変とし、その背面ゲート電圧を所定の電圧値に設定することにより、一定の範囲内で任意の動作安定性を備えるようにする。さらに、セキュアデータ処理装置外部からメモリへの物理的なアタックによる動作解析性を低下させることを目的としＳＮＭを小さくするように、背面ゲート電圧を別の電圧値に設定するようにする。
【００４１】
以下、前記の特徴を備えるメモリセルをプロセッサの安全性向上に適用する際に必要な、背面ゲート電圧制御回路および制御方式について図面を用いて説明する。
【００４２】
図６に、背面ゲート電圧制御回路５００の第１の実施例を示す。背面ゲート電圧制御回路５００は、状態監視インタフェース１２０（ＳＩＦ１）、１３０（ＳＩＦ２）、背面ゲート電圧制御インタフェース１６０（ＢＣＩＦ）の入力状態および／またその変動が所定のパターンに一致するかどうかを監視し、その結果により背面ゲート電圧１５０として出力すべき電圧値を決定する入力パターン判定回路５１０（ＰＴＮＡ）、メモリ４００が要求されるＳＮＭを満たし安定動作する背面ゲート電圧に対応する第１の制御値５２１を格納する第１の制御値レジスタ５２０（ＲＥＧＳ）、メモリ４００が安定動作しない所定の背面ゲート電圧に対応する制御値５３１を格納する第２の制御値レジスタ５３０（ＲＥＧＵ）、入力パターン判定回路のセレクタ制御信号５１１に従い、第１および第２の制御値のいずれかを選択する制御値選択回路５４０（ＣＳＥＬ）、および選択された背面ゲート電圧制御値５４１に対応する背面ゲート電圧１５０を発生させる電圧発生回路５５０（ＶＧＥＮ）から構成される。
【００４３】
特に制限されないが、入力パターン判定回路５１０は内部バス１１０および／または背面ゲート電圧制御インタフェース１６０からの制御値レジスタ読み書き要求を受け、制御値レジスタ書き込み制御信号５１２、制御値レジスタ読み出し制御信号５１３を制御し、所定の応答を要求元へ出力する。さらに、入力パターン判定回路５１０は、背面ゲート電圧の電圧値を決定する処理に連動し、メモリ４００に対する読み書き動作の確実性を示す確実性信号１４０を出力する。より具体的には、入力パターン判定回路５１０が第１の制御値５２１を選択する場合には確実性信号１４０として“ＨＩＧＨ”を、第２の制御値５３１を選択する場合には“ＬＯＷ”を出力する。第２の制御値が選択されて確実性信号１４０が“ＬＯＷ”にされると、プロセッサ２００および／または周辺モジュール３００が前記隔離動作を行うことによってその動作が非正規性とされ、即ちその動作の正規性がマスクされる。第２の制御値が選択されて背面ゲート電圧がメモリセルの動作不安定を惹起する電圧にされることにより、メモリの動作が不安定にされ、非正規動作を通じてメモリの正規記憶情報が解析若しくは不正アクセスされる事態の発生が抑制される。
【００４４】
図７に、背面ゲート電圧制御回路５００の第２の実施例を示す。図６を用いて説明した第１の実施例との比較において、背面ゲート電圧制御インタフェース１６０が省略されていること、制御値レジスタ５２０、５３０がそれぞれハードワイヤード論理回路、もしくは製造時にのみ内容更新可能なフューズ素子、ワンタイムＰＲＯＭのいずれかからなる第１の定数制御値回路５６０（ＣＳＴＳ）、第２の定数制御値回路５７０（ＣＳＴＵ）に置換されていること、制御値レジスタ書き込み制御信号５１２が削除されている点が相違である。この結果、不正な、または意図しない制御値レジスタの内容更新が不可能になり、セキュアデータ処理装置１００の実使用時の安全性を向上させ、背面ゲート電圧制御処理を簡易化できる。
【００４５】
図８に、背面ゲート電圧制御回路５００の第１の実施例（図６）を構成する入力パターン判定回路５１０の実施例を示す。入力パターン判定回路５１０は、背面ゲート電圧制御インタフェース１６０との通信を制御するプロトコル制御回路６００（ＰＲＴＣ）、パターン比較動作制御インタフェース６３１が所定の状態にある期間、状態監視インタフェース１２０、１３０、背面ゲート電圧変更要求インタフェース６０１のうち１以上の入力を監視し、前記入力が背面ゲート電圧の変更可否を決定する参照パターン６２１との一致比較を実行し、比較結果に基づきセレクタ制御信号５１１および確実性信号１４０を出力するパターン一致比較回路６１０（ＰＣＭＰ）、１以上の参照パターンを格納する参照パターンレジスタ６２０（ＲＰＴＮ）、パターン一致比較動作期間を定義しいわゆるウォッチドッグタイマとして動作するカウンタ回路６３０（ＣＮＴＲ）、背面ゲート電圧制御インタフェース１６０を経由した外部アクセス要求６４１、または内部バス１１０からのレジスタアクセス要求に応答し、インタフェース５１２、５１３、６４２、６４３により所定のアクセス処理を実行するレジスタ制御回路６４０（ＲＣＴＬ）から構成される。
【００４６】
特に制限されないが、参照パターンレジスタ６２０は、メモリ４００に対し安定動作に必要な背面ゲート電圧１５０を印加するために必要な手順に対応し、それぞれ１以上の連続した部分パターンデータからなる１以上の参照パターンデータが格納される。また、カウンタ回路６３０は、クロック入力をカウントし、パターン比較動作制御インタフェース６３１を介して初期化、起動、停止が可能なダウンカウンタを含み、カウンタが動作中（“ＯＮ”）もしくは停止中（“ＯＦＦ”）のいずれであるかを示すカウンタ状態フラグ（ＰＣＭＰＦ）を制御インタフェース６３１に出力可能とする。以上の構成により、例えばセキュアデータ処理装置１００の起動時には、カウンタ状態フラグにより示される時間軸上のパターン受信ウィンドウ内にメモリ安定動作に必要な入力パターンを受信した場合のみメモリが正常動作し本来処理が可能となる。さらに、起動後もパターン受信ウィンドウ内に所定の入力パターンを受信した場合のみ継続してメモリが正常動作し、前記以外の場合にはメモリが正常動作せず隔離処理を実行する状態に遷移する。前記パターン受信ウィンドウはカウンタ回路６３０を用いたウォッチドッグタイマ動作によって規定される期間である。
【００４７】
図９及び図１０には背面ゲート電圧制御回路５００の動作フローが示される。特に制限されないが、参照パターン６２１は受信すべきコマンド種や特定メモリアドレスへのメモリアクセスなどのシーケンスで表現され、ｎ個の部分パターンからなる第１の参照パターン、および１個の部分パターンからなる第２の参照パターンを含むものとする。
【００４８】
電源投入時（Ｓ１００）、背面ゲート電圧制御回路（ＢＣＮＴ）への初期化要求が発生した場合（Ｓ１２０、ＹおよびＳ２２０、Ｙ）、もしくは動作中のカウンタ回路６３０（ＣＮＴＲ）においてアンダフローが発生した場合（Ｓ１３０、ＹおよびＳ２３０、Ｙ）、以下の初期化処理が行われる（Ｓ１１０）。すなわち、カウンタ回路６３０（ＣＮＴＲ）を停止し、確実性信号１４０（ＣＥＲＴ）およびカウンタ状態フラグ（ＰＣＭＰＦ）をそれぞれ“ＬＯＷ”、“ＯＦＦ”に設定し、部分パターンの位置を示す内部変数ｋを０に設定する。この時点では、メモリ４００（ＭＥＭ）には安定動作しない背面ゲート電圧１５０が供給されている。
【００４９】
前述の初期化が完了すると、背面ゲート電圧制御回路５００は、本来動作状態への遷移に必要なデータ入力の監視対象である背面ゲート電圧変更要求インタフェース６０１からの入力データを連続的に監視する（Ｓ１４０、Ｎ）。何らかの入力データが検出され（Ｓ１４０、Ｙ）、かつカウンタ状態フラグＰＣＭＰＦが“ＯＦＦ”の場合（Ｓ１５０、Ｙ）、当該入力データは参照パターン６２１との比較対象となる先頭データであると判断し、カウンタ回路６３０に第１のカウント値を設定し起動するとともに当該フラグを“ＯＮ”に設定する（Ｓ１６０）。また、カウンタ状態フラグＰＣＭＰＦが“ＯＦＦ”ではなくカウンタ回路６３０がすでに動作中の場合（Ｓ１５０、Ｎ）、当該入力データは参照パターン６２１との比較対象となる２番目以降のデータであると判断する。
【００５０】
続いて、当該入力データと第１の参照パターンのうちｋ番目の部分パターンとの一致比較を実行する（Ｓ１７０）。部分パターンが一致しなかった場合（Ｓ１８０、Ｎ）、以降の比較動作は中断され内部状態が初期化される（Ｓ１１０）。部分パターンが一致した場合には（Ｓ１８０、Ｙ）、部分パターンの位置を示す内部変数ｋをインクリメントするとともに（Ｓ１９０）、監視対象からのデータ入力を引き続き監視する（Ｓ２００、Ｎ）。
【００５１】
第１の参照パターン全体との比較が完了すると（Ｓ２００、Ｙ）、確実性信号１４０（ＣＥＲＴ）が“ＨＩＧＨ”に設定される（Ｓ２１０）。このときメモリ４００には安定動作する背面ゲート電圧１５０が供給され、セキュアデータ処理装置１００は本来処理を実行可能となる。
【００５２】
背面ゲート電圧制御回路５００は、引き続きデータ処理装置の内部状態を監視するウォッチドッグタイマ動作を行う。このために必要な初期化処理として、カウンタ回路６３０を第２のカウント値を設定し起動するとともに、カウンタ状態フラグＰＣＭＰＦを“ＯＮ”に設定する（Ｓ２１０）。
【００５３】
前述の初期化が完了すると、背面ゲート電圧制御回路５００は、本来動作状態からの遷移に必要なデータ入力の監視対象である状態監視インタフェース１２０（ＳＩＦ１）および／または１３０（ＳＩＦ２）からの入力データを連続的に監視する（Ｓ２４０、Ｎ）。何らかの入力データが検出されると（Ｓ２４０、Ｙ）、当該入力データと第２の参照パターンとの一致比較を実行する（Ｓ２５０）。パターンが一致した場合（Ｓ２６０、Ｙ）、再度カウンタ回路６３０に第２のカウント値を設定し起動するとともにカウンタ状態フラグＰＣＭＰＦを“ＯＮ”に設定する。パターンが一致しなかった場合には（Ｓ２６０、Ｎ）、以降の比較動作は中断され内部状態が初期化される（Ｓ１１０）。この初期化により確実性信号１４０（ＣＥＲＴ）は“ＬＯＷ”に遷移し、メモリ４００には安定動作しない背面ゲート電圧１５０が供給される。
【００５４】
以上のように、外部入力および内部状態の監視を適切に組み合わせた状態遷移、動作フローを設計することにより、セキュアデータ処理装置１００のセキュリティレベルを向上させることができる。
【００５５】
図１１に、本発明によるセキュアデータ処理装置の非接触ＩＣカードへの応用例を示す。非接触ＩＣカード１０００（ＮＦＣ）は、非接触ＩＣカード用プロセッサ１１００（ＮＦＣＰ）およびアンテナ１２００（ＡＮＴ）から構成され、非接触ＩＣカード用プロセッサ１１００はさらに本発明によるセキュアデータ処理装置１００（ＳＥＣＰ）、電源供給およびカード外部との通信を制御する電力／無線インタフェース７００（Ｐ／ＷＩＦ）、クロック信号１７０（ＥＣＬＫ）を出力するクロック発生回路８００（ＣＬＫＧ）により構成される。セキュアデータ処理装置とクロック発生回路は必要により周辺モジュールインタフェース３１０（ＰＲＩＦ）による接続される。
【００５６】
特に制限されないが、電力／無線インタフェース７００は、図示しないカードリーダ／ライタ側アンテナの発生する磁界エネルギをアンテナ１２００で受けた際に発生する誘起電圧を整流、電圧制御し、内部電源１８０（Ｖｄｄ）、１９０（Ｖｓｓ）を生成する。また、カードリーダ／ライタとの通信には、ＩＳＯ／ＩＥＣ１４４４３に準拠する公知の負荷変調方式ならびに伝送プロトコルを利用する。
【００５７】
背面ゲート電圧制御回路５００（ＢＣＮＴ）は、カードリーダ／ライタから送出されるコマンド列を監視し、非接触ＩＣカード１０００が所定の手順で活性化された場合のみメモリ４００（ＭＥＭ）が安定動作するよう背面ゲート電圧を制御する。もしくは、背面ゲート電圧を制御することによりメモリ領域のロック／アンロックを行う専用コマンドを追加し、カード活性化手順の一部として組み込んでもよい。
【００５８】
以上の実施例においては、メモリ４００のみ背面ゲート電圧の対象として説明したが、メモリ４００以外の論理回路を制御対象としてもよく、また互いに独立に制御される複数の制御対象があってもよいことは言うまでもない。即ち、図１においてメモリ４００を論理回路に変更すればよい。例えば論理回路は、暗号演算回路や符号化復号回路等である。メモリはＳＲＡＭに限定されず、シンクロナスＤＲＡＭ等であってもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明に係るセキュアデータ処理装置のブロック図である。
【図２】メモリのブロック図である。
【図３】メモリセルの一例を示す回路図である。
【図４】背面ゲート電圧制御トランジスタ（ＤｒＭＯＳ）の断面構造を示す説明図である。
【図５】メモリセル（ＭＣ）における内部ノードの電圧特性を示す特性図である。
【図６】背面ゲート電圧制御回路（ＢＣＮＴ）の第１の例を示すブロック図である。
【図７】背面ゲート電圧制御回路（ＢＣＮＴ）の第２の例を示すブロック図である。
【図８】パターン解析回路（ＰＴＮＡ）の一例を示すブロック図である。
【図９】背面ゲート電圧制御回路（ＢＣＮＴ）の制御動作の一部を例示するフローチャートである。
【図１０】背面ゲート電圧制御回路（ＢＣＮＴ）の制御動作の残りを例示するフローチャートである。
【図１１】セキュアデータ処理装置を適用して非接触ＩＣカードの構成を例示するブロック図である。
【符号の説明】
【００６０】
１００：セキュアデータ処理装置（ＳＥＣＰ）
１２０，１３０：状態関しインタフェース
１４０：確実性信号
１５０：背面ゲート電圧
１６０：背面ゲート電圧制御インタフェース
２００：プロセッサ（ＰＲＯＣ）
３００：周辺モジュール（ＰＭＯＤ）
４００：メモリ（ＭＥＭ）
４１０：メモリセル（ＭＣ）
ＢＧ：背面ゲート電極
５００：背面ゲート電圧制御回路（ＢＣＮＴ）
７００：電力／無線インタフェース（Ｐ／ＷＩＦ）
８００：クロック発生回路（ＣＬＫＧ）
１０００：非接触ＩＣカード（ＮＦＣ）
１１００：非接触ＩＣカード用プロセッサ（ＮＦＣＰ）
１２００：ループアンテナ（ＡＮＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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