(57)【特許請求の範囲】
【請求項１】
互いに交差する第１及び第２の配線と、これらの各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び整流素子を直列接続したメモリセルとを備えた不揮発性半導体記憶装置の前記第１及び第２の配線にデータの書き込みに必要な電圧を印加する不揮発性半導体記憶装置のデータ書き込み方法であって、
非選択の第１の配線及び選択された第２の配線に基準電圧を与えると共に、選択された第１の配線に前記基準電圧に対して前記可変抵抗素子のプログラムに必要なプログラム電圧を印加し、非選択の第２の配線に前記プログラム電圧に対して前記整流素子がオンしない制御電圧を印加することにより前記選択された第１及び第２の配線に接続される可変抵抗素子のみをプログラムするセット動作、及び前記可変抵抗素子のデータを消去するリセット動作のうち一方を他方に先行させて連続して実行し、
前記セット動作及び前記リセット動作のうち先行する動作と同時又はその動作に先立ち、前記非選択の第２の配線を前記基準電圧よりも大きなスタンバイ電圧までプリチャージし、前記セット動作及び前記リセット動作が完了するまで前記非選択の第２の配線を前記スタンバイ電圧に維持する
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項２】
前記リセット動作時に前記非選択の第２の配線のみを前記スタンバイ電圧までプリチャージすることを特徴とする請求項１記載の不揮発性半導体記憶装置のデータ書き込み方法。 
【請求項３】
前記スタンバイ電圧は前記制御電圧以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項４】
前記可変抵抗素子へのセット動作に先行するタイミングで前記可変抵抗素子へのリセット動作を実行し、前記リセット動作に先行するタイミングで前記非選択の第２の配線のみを前記スタンバイ電圧までプリチャージする充電シーケンス動作期間を有することを特徴とする請求項１記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
前記非選択の第２の配線を前記スタンバイ電圧に維持しながらプログラムする可変抵抗素子を順次切り替える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子への電圧印加によって不揮発にデータの書き込みを行う不揮発性半導体記憶装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置してなる不揮発性メモリが注目されている。
【０００３】
この種の不揮発性メモリとしては、可変抵抗素子にカルコゲナイド素子を使用したＰＣＲＡＭ（Ｐｈａｓｅ−ｃａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
【０００４】
ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。
【０００５】
ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば４．５Ｖ程度（電流値は１０ｎＡ程度）のプログラム電圧を１０ｎｓ〜１００ｎｓ印加することでなされる。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を「プログラム」、又は「セット」と呼ぶ。また、データがプログラムされた可変抵抗素子に０．７Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」、又は「リセット」と呼ぶ。
【０００６】
これらのセット動作及びリセット動作では、選択されたワード線及びビット線に接続される可変抵抗素子に、必要なプログラム電圧や消去電圧を印加する。一方、非選択のワード線又はビット線には、ダイオードがオンしないように、例えば逆バイアスとなる制御電圧を印加する必要がある。しかし、非選択のワード線又はビット線は、選択ワード線又はビット線よりも本数が多く、トータルの容量が大きいため、立ち上げに時間がかかる。従って、データのセットの度に非選択ワード線又はビット線のオンオフを行うと、データ書き込み時間が増大するという問題がある。
【特許文献１】特表２００２−５４１６１３号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、データの書き込み時間を短縮することができる不揮発性半導体記憶装置のデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの態様において、不揮発性半導体記憶装置のデータ書き込み方法は、互いに交差する第１及び第２の配線と、これらの各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び整流素子を直列接続したメモリセルとを備えた不揮発性半導体記憶装置の前記第１及び第２の配線にデータの書き込みに必要な電圧を印加する不揮発性半導体記憶装置のデータ書き込み方法であって、非選択の第１の配線及び選択された第２の配線に基準電圧を与えると共に、選択された第１の配線に前記基準電圧に対して前記可変抵抗素子のプログラムに必要なプログラム電圧を印加し、非選択の第２の配線に前記プログラム電圧に対して前記整流素子がオンしない制御電圧を印加することにより前記選択された第１及び第２の配線に接続される可変抵抗素子のみをプログラムするセット動作、及び前記可変抵抗素子のデータを消去するリセット動作のうち一方を他方に先行させて連続して実行し、前記セット動作及び前記リセット動作のうち先行する動作と同時又はその動作に先立ち、前記非選択の第２の配線を前記基準電圧よりも大きなスタンバイ電圧までプリチャージし、前記セット動作及び前記リセット動作が完了するまで前記非選択の第２の配線を前記スタンバイ電圧に維持することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、データの書き込み時間を短縮することができる不揮発性半導体記憶装置のデータ書き込み方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
以下、図面を参照して、この発明の第１の実施形態を説明する。
【００１１】
［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
【００１２】
この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。
【００１３】
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１５】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
［メモリブロック及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１７】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１９】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２０】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２１】
図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００２４】
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００２５】
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００２６】
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２７】
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。ここでは、シリコン基板２１上に４層のセルアレイＣＡ０〜ＣＡ３を積層した例を示している。各セルアレイのワード線ＷＬは、ビア配線２４により共通接続されて基板２１上のロウ制御回路２３に接続される。各セルアレイＣＡ０〜ＣＡ３のビット線ＢＬは独立にそれぞれビア配線２５を介して、基板２１上のカラム制御回路２２に接続される。
【００２８】
図８は、図１のメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＳＤを用い、説明を簡単にするため、１層構造であるとして説明を進める。
【００２９】
図８において、メモリセルアレイＭＡのメモリセルＭＣは、直列接続されたダイオードＳＤ及び可変抵抗素子ＶＲにより構成される。ダイオードＳＤのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３に接続されている。
【００３０】
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図８に示した回路とは、ダイオードＳＤの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
【００３１】
［不揮発性メモリの動作］
次に、このように構成された不揮発性半導体メモリの動作について説明する。
【００３２】
メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、図９に示すように、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。データの消去は、可変抵抗素子ＶＲに、例えば０．７Ｖ程度の消去電圧ＶＥＲＡを印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すリセット動作により行う。可変抵抗素子ＶＲへのデータの書き込み（プログラム）は、可変抵抗素子ＶＲに、例えば４．５Ｖ程度（電流値は１０ｎＡ程度）のプログラム電圧ＶＰＧＭを１０ｎｓ〜１００ｎｓだけ印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。
【００３３】
いま、図８の点線円で示すように、ワード線ＷＬ０及びビット線ＢＬ０につながるメモリセルＭＣを選択セルＡとしてデータの書き込みを行う場合を想定すると、“１”データの書き込みはリセット動作、“０”データの書き込みはセット動作となる。リセット動作とセット動作は、印加する電圧及び時間が異なるので、異なるタイミングで実行することが望ましい。
【００３４】
図１０は、リセット動作がセット動作に先行する例を示す図である。
【００３５】
選択セルＡに“１”を書き込む場合には、非選択ビット線ＢＬ１，ＢＬ２及び選択ワード線ＷＬ０に、それぞれ基準電圧である０Ｖを印加し、選択ビット線ＢＬ０に消去電圧ＶＥＲＡを印加する。このとき、非選択ワード線ＷＬ１，ＷＬ２には、消去電圧ＶＥＲＡを印加すれば良いが、この第１の実施形態では、セット動作時の立ち上がりを速めるため、リセット時においても非選択ワード線ＷＬ１，ＷＬ２をスタンバイ電圧として制御電圧であるプログラム電圧ＶＰＧＭまで充電するようにしている。この結果、選択セルＡには、順バイアスで消去電圧ＶＥＲＡが所定時間印加され、消去電流が流れて内部に発生するジュール熱によりリセットされる。一方、選択ビット線ＢＬ０と非選択ワード線ＷＬ１，ＷＬ２に接続された非選択メモリセルＭＣには逆バイアスが印加されて電流は流れない。また、非選択ビット線ＢＬ１，ＢＬ２と選択ワード線ＷＬ０に接続された非選択メモリセルＭＣの両端には０Ｖが印加されるため、こちらも電流が流れない。
【００３６】
選択セルＡに“０”を書き込む場合には、リセット動作に続くセット動作のタイミングで、非選択ビット線ＢＬ１，ＢＬ２及び選択ワード線ＷＬ０に、それぞれ基準電圧である０Ｖを印加し、選択ビット線ＢＬ０にプログラム電圧ＶＰＧＭを印加する。このとき、非選択ワード線ＷＬ１，ＷＬ２には、リセット動作時に既にプログラム電圧ＶＰＧＭまで充電されている。この結果、選択セルＡには、プログラム電圧ＶＰＧＭが印加され、選択セルＡがセットされる。一方、選択ビット線ＢＬ０と非選択ワード線ＷＬ１，ＷＬ２に接続された非選択メモリセルＭＣの両端には共にプログラム電圧ＶＰＧＭが印加されるので、電流は流れない。また、非選択ビット線ＢＬ１，ＢＬ２と選択ワード線ＷＬ０に接続された非選択メモリセルＭＣの両端には０Ｖが印加されるため、こちらも電流が流れない。
【００３７】
なお、選択セルＡからデータを読み出す際には、選択ビット線ＢＬ０に読み出し電圧ＶＲＥＡＤを印加すると共に、非選択ビット線ＢＬ１，ＢＬ２に０Ｖを印加し、選択ワード線ＷＬ０に０Ｖを印加すると共に、非選択ワード線ＷＬ１，ＷＬ２には、０Ｖ〜ＶＲＥＡＤの電圧を印加する。これにより、選択セルＡのダイオードが順方向バイアスされるので、選択セルＡに流れる電流値をカラム制御回路２又はロウ制御回路３に設けた図示しないセンスアンプで検出して選択セルＡの抵抗値が高抵抗か低抵抗かを判定する。これにより、データの読み出しを行う。
【００３８】
以上のように、本実施形態によれば、先行するリセット動作の中に非選択ワード線の充電時間を確保することにより、セット動作の立ち上がりを速めることができるという効果がある。すなわち、リセット動作はセット動作に比べて動作時間が数十倍長く、且つ非選択ワード線ＷＬ１，ＷＬ２の電圧がＶＰＧＭまで立ち上がる必要はないので、リセット動作と非選択ワード線ＷＬ１，ＷＬ２の充電動作とを同時に行うことで、非選択ワード線をプログラム電圧ＶＰＧＭまで充電する時間をリセット動作時間の中に隠すことができる。
【００３９】
また、本実施形態によれば、リセット動作とセット動作の間に非選択ワード線が充放電されることがないので、消費電力も低減することができる。
【００４０】
更に、本実施形態によれば、セット動作で選択ビット線ＢＬ０をプログラム電圧ＶＰＧＭに立ち上げるときには、パルスジェネレータ９から出力される高電圧ＶＰＰが非選択ワード線による大きな容量Ｃａｐにつながっているので、容量分配だけで選択ビット線ＢＬ０を高速に立ち上げることができる。つまり選択ビット線ＢＬ０の立ち上げ速度はパルスジェネレータ９のポンプ能力に依存しない。
【００４１】
［第２の実施形態］
図１１は、本発明の第２の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００４２】
第１の実施形態では、リセット動作時に非選択ワード線にスタンバイ電圧として制御電圧（プログラム電圧）ＶＰＧＭを印加したが、第２の実施形態では、リセット動作時の非選択ワード線にスタンバイ電圧として制御電圧（プログラム電圧）ＶＰＧＭよりも低いＶＰＧＭ−αを印加している。これにより、逆バイアスされるダイオードのオフリークの影響を排除することができる。
【００４３】
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００４４】
この第３の実施形態では、第１の実施形態におけるリセット動作に先立って、充電シーケンスを設けている。
【００４５】
この実施形態によれば、リセット動作の立ち上がりも早くなる。なお、充電シーケンスとして、図示のように、非選択ワード線をプログラム電圧ＶＰＧＭに充電する前に、一度ＶＤＤや他の電位に充電することにより、高速化及び昇圧回路の負荷軽減を図ることができる。
【００４６】
［第４の実施形態］
図１３は、本発明の第４の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００４７】
この実施形態は、非選択ワード線をスタンバイ電圧としてプログラム電圧ＶＰＧＭに維持したまま、選択ビット線を順次変化させて選択メモリセルを順次セットして行くようにした例である。セットは、１ビットずつの他、複数ビットからなる所定の分割単位で順次行うようにしても良い。
【００４８】
本実施形態によれば、非選択ワード線がプログラム電圧ＶＰＧＭに維持されているので、非選択ワード線の放電及び充電時間を短縮して高速データ書き込みが可能になる。なお、選択ビット線の切り替え時間Ａにベリファイ動作を行うようにしても良い。
【００４９】
［第５の実施形態］
図１４は、本発明の第５の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００５０】
この実施形態は、非選択ワード線をスタンバイ電圧であるプログラム電圧ＶＰＧＭに維持したまま、選択ビット線と選択ワード線を順次変化させて選択メモリセルを順次セットして行くようにした例である。セットは、１ビットずつの他、複数ビットからなる所定の分割単位で順次行うようにしても良い。
【００５１】
ワード線ＢＬ０，ＢＬ１が選択状態から非選択状態、又は非選択状態から選択状態に切り替わる際に、ワード線に対する充電又は放電が生じるが、充電又は放電されるワード線は限定されているのに対し、大多数の非選択ワード線はプログラム電圧ＶＰＧＭに維持されているので、この場合にも高速データ書き込みが可能になる。
【００５２】
［第６の実施形態］
図１５は、本発明の第６の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００５３】
この実施形態では、リセット動作とセット動作に続いてベリファイ動作を設けている。ベリファイ動作中も非選択ワード線はスタンバイ電圧としてプログラム電圧ＶＰＧＭを維持している。これにより、先の実施形態と同様に高速のデータ書き込みが可能である。
【００５４】
［第７の実施形態］
図１６は、本発明の第７の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【００５５】
この実施形態は、セット動作をリセット動作に先行させて設けた例である。また、セット動作に先立ち充電シーケンスを設けている。本実施形態の場合、充電シーケンスにより非選択ワード線をプログラム電圧ＶＰＧＭまで充電し、“０”書き込み（セット）を先行させる。リセット動作時にも非選択ワード線の電圧はプログラム電圧ＶＰＧＭを保持する。以後、更なる連続動作を行っても良い。
【００５６】
これにより、非選択ワード線のオンオフを省略することができるので、高速書き込みと消費電力の低減を図ることができる。
【００５７】
［その他の実施形態］
本発明は、上述した実施形態に限定されるものではない。
【００５８】
上記実施形態では、ビット線を第１の配線、ワード線を第２の配線としたが、メモリセルの整流素子の極性を反転させれば、ワード線を第１の配線、ビット線を第２の配線として、同様のデータ書き込み方法を実現することができる。
【００５９】
また、整流素子にオンさせないための制御電圧は、プログラム電圧に限定されるものではなく、整流素子の閾値を超えない範囲でこれよりも低い電圧を与えるようにしても良い。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る不揮発性半導体メモリのブロック図である。
【図２】同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態における可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。
【図６】同実施形態における非オーミック素子の例を示す模式的断面図である。
【図７】同実施形態の変形例に係るメモリセルアレイの一部を示す斜視図である。
【図８】同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。
【図９】二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。
【図１０】同実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１２】本発明の第３の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１３】本発明の第４の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１４】本発明の第５の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１５】本発明の第６の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【図１６】本発明の第７の実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。
【符号の説明】
【００６１】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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