(57)【特許請求の範囲】
【請求項１】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、前記抵抗と直列にＬＣ共振回路が電気的に接続され、該ＬＣ共振回路は互いに直列に接続されたコンデンサとインダクタとからなり、前記コンデンサが前記入力ポート側に配置されるとともに前記インダクタが前記出力ポート側に配置され、
前記コンデンサ及び前記インダクタは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする非可逆回路素子。
【請求項２】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、前記抵抗と直列にＬＣ共振回路が電気的に接続され、該ＬＣ共振回路は一つのコンデンサと該コンデンサの両側に電気的に接続された二つのインダクタとからなり、
前記コンデンサ及び前記インダクタは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする非可逆回路素子。
【請求項３】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、前記抵抗と直列にＬＣ共振回路が電気的に接続され、該ＬＣ共振回路は一つのインダクタと該インダクタの両側に電気的に接続された二つのコンデンサとからなり、
前記インダクタ及び前記コンデンサは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
この種の非可逆回路素子として２ポート型アイソレータとしては、特許文献１の図６に記載のように、フェライトの表面に第１中心電極及び第２中心電極を互いに絶縁状態で交差して配置し、入力ポートに接続された第１中心電極の一端と、出力ポートに接続された第２中心電極の一端との間に抵抗が接続され、かつ、該抵抗と直列にインダクタを接続したものが知られている。
【０００４】
この２ポート型アイソレータは、第１及び第２中心電極の交差角を４０°〜８０°に設定することで実用に耐え得る挿入損失帯域幅とアイソレーション帯域幅を実現している。前記インダクタは交差角を９０°からずらすことによる位相のずれを補償するために設けられている。しかし、挿入損失帯域幅を広くしようとするとアイソレーション帯域幅が狭くなり、逆に、アイソレーション帯域幅を広くしようとすると挿入損失帯域幅が狭くなるという問題点を有している。
【０００５】
また、特許文献２の図６及び図７に記載のように、フェライトに第１中心電極及び第２中心電極を互いに絶縁状態で交差させて配置し、第１中心電極の一端を入力ポートに接続し、第１中心電極の他端と第２中心電極の一端とを出力ポートに接続し、第２中心電極の他端をグランドポートに接続し、さらに、入力ポートと出力ポートとの間に整合容量及び抵抗を並列に接続したものが知られている。
【０００６】
この２ポート型アイソレータは、挿入損失を大きく低下させる利点を有しているが、アイソレーション帯域幅をより大きくすることが要望されている。
【特許文献１】特開２００３−０４６３０７号公報
【特許文献２】国際公開第２００７／０４６２２９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、挿入損失を増大させることなく、アイソレーション特性を向上させることのできる非可逆回路素子を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明の第１の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、前記抵抗と直列にＬＣ共振回路が電気的に接続され、該ＬＣ共振回路は互いに直列に接続されたコンデンサとインダクタとからなり、前記コンデンサが前記入力ポート側に配置されるとともに前記インダクタが前記出力ポート側に配置され、
前記コンデンサ及び前記インダクタは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする。
【０００９】
本発明の第２の形態である非可逆回路素子は、
前記ＬＣ共振回路は一つのコンデンサと該コンデンサの両側に電気的に接続された二つのインダクタとからなり、
前記コンデンサ及び前記インダクタは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする。
【００１０】
本発明の第３の形態である非可逆回路素子は、
前記ＬＣ共振回路は一つのインダクタと該インダクタの両側に電気的に接続された二つのコンデンサとからなり、
前記インダクタ及び前記コンデンサは、それぞれチップ状素子であり、前記回路基板の表面に実装されるとともに該回路基板に設けたストリップラインを介して互いに電気的に接続されていること、
を特徴とする。
【００１１】
前記非可逆回路素子においては、入力ポートと出力ポートとの間に、抵抗と直列に、ストリップラインで互いに直列に接続されたチップ状素子からなるインダクタとコンデンサとからなるＬＣ共振回路が接続されているため、出力ポートに高周波電流が入力されると、抵抗とＬＣ共振回路のインピーダンス特性によって広帯域に整合され、アイソレーション特性が向上する。一方、入力ポートから出力ポートへ高周波電流が流れる動作時には、第２中心電極に大きな高周波電流が流れ、第１中心電極及び抵抗にはほとんど高周波電流が流れない。従って、前記ＬＣ共振回路が追加されていてもそれによる損失は無視でき、挿入損失が増大することはない。
【発明の効果】
【００１２】
本発明によれば、入力ポートと出力ポートとの間に、抵抗と直列に、チップ状素子からなるインダクタとコンデンサとをストリップラインを介して電気的に接続したＬＣ共振回路を設けたため、挿入損失特性を維持したままアイソレーション特性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。
【００１４】
（実施例１、図１〜図７参照）
実施例１である２ポート型アイソレータの等価回路を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、フェライト３２に、インダクタＬ１を構成する第１中心電極３５とインダクタＬ２を構成する第２中心電極３６とを互いに絶縁状態で交差させて配置したものである。
【００１５】
第１中心電極３５の一端は、入力ポートＰ１に接続され、かつ、整合用コンデンサＣＳ１を介して入力端子電極２６に接続されている。第１中心電極３５の他端と第２中心電極３６の一端は、出力ポートＰ２に接続され、かつ、整合用コンデンサＣＳ２を介して出力端子電極２７に接続され、第２中心電極３６の他端はグランドポートＰ３に接続されている。
【００１６】
入力ポートＰ１と出力ポートＰ２との間には第１中心電極３５と並列に整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間には第２中心電極３６と並列に整合用コンデンサＣ２が接続されている。入力ポートＰ１と出力ポートＰ２との間には、抵抗ＲとＬＣ直列共振回路（インダクタＬ３とコンデンサＣ３とからなる）とが第１中心電極３５と並列に接続されている。
【００１７】
以上の回路構成からなる２ポート型アイソレータにおいては、入力端子電極２６に高周波電流が入力されると、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れず、挿入損失が小さく、広帯域で動作する。この動作時において、抵抗ＲやＬＣ直列共振回路（インダクタＬ３とコンデンサＣ３）にも高周波電流はほとんど流れないため、該ＬＣ直列共振回路による損失は無視でき、挿入損失が増大することはない。
【００１８】
一方、出力端子電極２７に高周波電流が入力されると、抵抗ＲとＬＣ直列共振回路のインピーダンス特性によって広帯域に整合され、アイソレーション特性が向上する。なお、このようなアイソレーション、挿入損失及び入出力リターンロスの特性については、後に図７を参照して説明する。
【００１９】
次に、図１に示した２ポート型アイソレータの具体的な構成について、図２〜図５を参照して説明する。この集中定数型の２ポート型アイソレータは、概略、回路基板２０と、フェライト３２と永久磁石４１とからなるフェライト・磁石素子３０と、チップ状素子からなる整合用回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｒ及びチップ状素子からなる共振回路用素子Ｃ３，Ｌ３とで構成されている。
【００２０】
フェライト３２には、図３に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００２１】
また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図５参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。
【００２２】
第１中心電極３５は導体膜にて形成されている。即ち、図３に示すように、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。
【００２３】
第２中心電極３６は導体膜にて形成されている。まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、１ターン目３６ｃが第２主面３２ｂにおいて略垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００２４】
また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図４参照）に銀、銀合金、銅、銅合金などの電極用導電材を充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導電材で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。
【００２５】
フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。
【００２６】
なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＣｕ，Ｐｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。
【００２７】
永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
【００２８】
回路基板２０は、通常のプリント配線回路基板と同種の材料からなり、その表面には、前記フェライト・磁石素子３０やチップ状素子からなる整合用回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｒ及びチップ状素子からなる共振回路用素子Ｃ３，Ｌ３を実装するための端子電極２５ａ，２５ｂ，２５ｃ，２５ｄや入力端子電極２６、出力端子電極２７、グランド端子電極２８ａ，２８ｂが形成されている。
【００２９】
前記フェライト・磁石素子３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの電極３５ｂ，３５ｃ，３６ｐが端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けなどによって実装される。また、整合用回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｒ及び共振回路用素子Ｃ３，Ｌ３もそれぞれの回路（図１参照）を構成するように電極２５ａ〜２５ｄ，２６，２７，２８ａ，２８ｂとリフローはんだ付けなどによって実装される。
【００３０】
前記ＬＣ直列共振回路を構成するコンデンサＣ３は入力ポートＰ１側に配置され、インダクタＬ３は出力ポートＰ２側に配置されている。コンデンサＣ３は回路基板２０上の端子電極２５ａ，２５ｃ上に実装され、インダクタＬ３は端子電極２５ｃ，２５ｄ上に実装され、両者は互いに端子電極２５ｃ（ストリップラインＳＬ１）を介して電気的に接続されている。
【００３１】
ここで、実施例１である２ポート型アイソレータのアイソレーション、挿入損失、入力リターンロス及び出力リターンロスの特性について図７を参照して説明する。比較のため、図６に示す等価回路を有する比較例１についても、それらの特性を図７に合わせて示す。比較例１はＬＣ直列共振回路をコンデンサＣ３とインダクタＬ３で構成するも、インダクタＬ３を入力ポートＰ１側に配置し、コンデンサＣ３を出力ポートＰ２側に配置したものである。それ以外は実施例１と同じ構成とされている。実施例１及び比較例１のそれぞれの条件は以下のとおりである。
【００３２】
実施例１：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．６ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．１ｐＦ
コンデンサＣＳ２：１．３ｐＦ
抵抗Ｒ：１０５Ω
コンデンサＣ３：０．１ｐＦ
インダクタＬ３：５１ｎＨ
ストリップラインＳＬ１：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００３３】
比較例１：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．５ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．５ｐＦ
コンデンサＣＳ２：１．１ｐＦ
抵抗Ｒ：１７７Ω
コンデンサＣ３：０．１ｐＦ
インダクタＬ３：５０ｎＨ
ストリップラインＳＬ１：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００３４】
図７中、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。それらの特性は１７５０〜２１５０ＭＨｚの帯域でシミュレートしたものである。実施例１と比較例１とを比較すると明らかなように、実施例１では挿入損失の劣化を生じることなく、アイソレーションが向上し、出力リターンロスも向上している。
【００３５】
（実施例２、図８〜図１２参照）
実施例２である２ポート型アイソレータの等価回路を図８に示す。基本的には前記実施例１と同様の回路構成からなり、フェライト・磁石素子３０や回路基板２０などの構成も基本的には実施例１と同じである。
【００３６】
異なるのは、ＬＣ直列共振回路を一つのコンデンサＣ３と該コンデンサＣ３の両側に電気的に接続した二つのインダクタＬ３，Ｌ４とで構成した点にある。図９に示すように、これらのコンデンサＣ３及びインダクタＬ３，Ｌ４はそれぞれチップ状素子からなる。コンデンサＣ３は回路基板２０上の端子電極２５ｃ，２５ｄ上に実装され、インダクタＬ３は端子電極２５ｄ，２５ｅ上に実装され、インダクタＬ４は端子電極２５ａ，２５ｃ上に実装される。コンデンサＣ３とインダクタＬ３とは端子電極２５ｄ（ストリップラインＳＬ１）を介して電気的に接続され、コンデンサＣ３とインダクタＬ４とは端子電極２５ｃ（ストリップラインＳＬ２）を介して電気的に接続されている。
【００３７】
ここで、実施例２である２ポート型アイソレータのアイソレーション、挿入損失、入力リターンロス及び出力リターンロスの特性について図１２を参照して説明する。比較のため、図１０及び図１１に示す等価回路を有する比較例２Ａ，２Ｂについても、それらの特性を図１２に合わせて示す。比較例２Ａは、ＬＣ直列共振回路を入力ポートＰ１側から、インダクタＬ３、インダクタＬ４、コンデンサＣ３の直列接続で構成したもので、それぞれの間にはストリップラインＳＬ１，ＳＬ２が介在されている。比較例２Ｂは、ＬＣ直列共振回路を入力ポートＰ１側から、コンデンサＣ３、インダクタＬ３、インダクタＬ４の直列接続で構成したもので、それぞれの間にはストリップラインＳＬ１，ＳＬ２が介在されている。それ以外は実施例２と同じ構成とされている。実施例２及び比較例２Ａ，２Ｂのそれぞれの条件は以下のとおりである。
【００３８】
実施例２：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．６ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．１ｐＦ
コンデンサＣＳ２：１．２ｐＦ
抵抗Ｒ：１４３Ω
コンデンサＣ３：０．１ｐＦ
インダクタＬ３：２９ｎＨ
インダクタＬ４：２９ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００３９】
比較例２Ａ：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．５ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．５ｐＦ
コンデンサＣＳ２：１．０ｐＦ
抵抗Ｒ：２０７Ω
コンデンサＣ３：０．１ｐＦ
インダクタＬ３：２４ｎＨ
インダクタＬ４：２４ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００４０】
比較例２Ｂ：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．６ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．０ｐＦ
コンデンサＣＳ２：１．４ｐＦ
抵抗Ｒ：９７Ω
コンデンサＣ３：０．１ｐＦ
インダクタＬ３：２４ｎＨ
インダクタＬ４：２４ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００４１】
図１２中、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。それらの特性は１７５０〜２１５０ＭＨｚの帯域でシミュレートしたものである。実施例２と比較例２Ａ，２Ｂとを比較すると明らかなように、実施例２では挿入損失の劣化を生じることなく、アイソレーションが向上し、入出力リターンロスも向上している。
【００４２】
（実施例３、図１３〜図１７参照）
実施例３である２ポート型アイソレータの等価回路を図１３に示す。基本的には前記実施例１と同様の回路構成からなり、フェライト・磁石素子３０や回路基板２０などの構成も基本的には実施例１と同じである。
【００４３】
異なるのは、ＬＣ直列共振回路を一つのインダクタＬ３と該インダクタＬ３の両側に電気的に接続した二つのコンデンサＣ３，Ｃ４とで構成した点にある。図１４に示すように、これらのインダクタＬ３及びコンデンサＣ３，Ｃ４はそれぞれチップ状素子からなる。インダクタＬ３は回路基板２０上の端子電極２５ｃ，２５ｄ上に実装され、コンデンサＣ３は端子電極２５ｄ，２５ｅ上に実装され、コンデンサＣ４は端子電極２５ａ，２５ｃ上に実装される。インダクタＬ３とコンデンサＣ３とは端子電極２５ｄ（ストリップラインＳＬ１）を介して電気的に接続され、インダクタＬ３とコンデンサＣ４とは端子電極２５ｃ（ストリップラインＳＬ２）を介して電気的に接続されている。
【００４４】
ここで、実施例３である２ポート型アイソレータのアイソレーション、挿入損失、入力リターンロス及び出力リターンロスの特性について図１７を参照して説明する。比較のため、図１５及び図１６に示す等価回路を有する比較例３Ａ，３Ｂについても、それらの特性を図１７に合わせて示す。比較例３Ａは、ＬＣ直列共振回路を入力ポートＰ１側から、コンデンサＣ３、コンデンサＣ４、インダクタＬ３の直列接続で構成したもので、それぞれの間にはストリップラインＳＬ１，ＳＬ２が介在されている。比較例３Ｂは、ＬＣ直列共振回路を入力ポートＰ１側から、インダクタＬ３、コンデンサＣ３、コンデンサＣ４の直列接続で構成したもので、それぞれの間にはストリップラインＳＬ１，ＳＬ２が介在されている。それ以外は実施例１と同じ構成とされている。実施例３及び比較例３Ａ，３Ｂのそれぞれの条件は以下のとおりである。
【００４５】
実施例３：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．５ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．１ｐＦ
コンデンサＣＳ２：１．２ｐＦ
抵抗Ｒ：１３７Ω
コンデンサＣ３：０．２ｐＦ
コンデンサＣ４：０．２ｐＦ
インダクタＬ３：５７ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００４６】
比較例３Ａ：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．６ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．０ｐＦ
コンデンサＣＳ２：１．５ｐＦ
抵抗Ｒ：９２Ω
コンデンサＣ３：０．２ｐＦ
コンデンサＣ４：０．２ｐＦ
インダクタＬ３：４８ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００４７】
比較例３Ｂ：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．５ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．５ｐＦ
コンデンサＣＳ２：１．０ｐＦ
抵抗Ｒ：２１０Ω
コンデンサＣ３：０．２ｐＦ
コンデンサＣ４：０．２ｐＦ
インダクタＬ３：４８ｎＨ
ストリップラインＳＬ１，ＳＬ２：厚み０．２ｍｍ、誘電率４．５、ライン幅０．３ｍｍ、ライン長０．３ｍｍ
【００４８】
図１７中、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。それらの特性は１７５０〜２１５０ＭＨｚの帯域でシミュレートしたものである。実施例３と比較例３Ａ，３Ｂとを比較すると明らかなように、実施例３では挿入損失の劣化を生じることなく、アイソレーションが向上し、入出力リターンロスも向上している。
【００４９】
（特性のまとめ）
以下に示す表１に、実施例１、比較例１、実施例２、比較例２Ａ，２Ｂ、実施例３、比較例３Ａ，３Ｂの入力リターンロス、挿入損失、アイソレーション、出力リターンロスの１８５０〜２０５０ＭＨｚ帯域での最悪値をまとめて示す。なお、最上段に示した従来例とは、実施例１において、ＬＣ直列共振回路（コンデンサＣ３インダクタＬ３及びストリップラインＳＬ１）を省略した２ポート型アイソレータであり、その条件は以下のとおりである。表１からも、実施例１，２，３においては、挿入損失及びアイソレーションともに好ましい値を示していることが分かる。
【００５０】
従来例：
第１中心電極Ｌ１：２．０ｎＨ
第２中心電極Ｌ２：３．８ｎＨ
コンデンサＣ１：２．６ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：１．２ｐＦ
コンデンサＣＳ２：１．２ｐＦ
抵抗Ｒ：１７０Ω
【００５１】
【表１】
0005045564.tif 000002
【００５２】
（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００５３】
例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、前記第１実施例では、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐したものを示したが、分岐していなくてもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。
【図面の簡単な説明】
【００５４】
【図１】実施例１を示す等価回路図である。
【図２】実施例１を示す分解斜視図である。
【図３】中心電極付きフェライトを示す斜視図である。
【図４】前記フェライトを示す斜視図である。
【図５】フェライト・磁石素子を示す分解斜視図である。
【図６】比較例１を示す等価回路図である。
【図７】実施例１及び比較例１の特性を示すグラフであり、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。
【図８】実施例２を示す等価回路図である。
【図９】実施例２を示す分解斜視図である。
【図１０】比較例２Ａを示す等価回路図である。
【図１１】比較例２Ｂを示す等価回路図である。
【図１２】実施例２及び比較例２Ａ，２Ｂの特性を示すグラフであり、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。
【図１３】実施例３を示す等価回路図である。
【図１４】実施例３を示す分解斜視図である。
【図１５】比較例３Ａを示す等価回路図である。
【図１６】比較例３Ｂを示す等価回路図である。
【図１７】実施例３及び比較例３Ａ，３Ｂの特性を示すグラフであり、（Ａ）は入力リターンロス特性を示し、（Ｂ）アイソレーション特性を示し、（Ｃ）は挿入損失特性を示し、（Ｄ）は出力リターンロス特性を示す。
【符号の説明】
【００５５】
２０…回路基板
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｃ１〜Ｃ４…コンデンサ
Ｌ１〜Ｌ４…インダクタ
Ｒ…抵抗
ＳＬ１，ＳＬ２…ストリップライン
【図１】
0005045564.tif 000003
【図２】
0005045564.tif 000004
【図３】
0005045564.tif 000005
【図４】
0005045564.tif 000006
【図５】
0005045564.tif 000007
【図６】
0005045564.tif 000008
【図７】
0005045564.tif 000009
【図８】
0005045564.tif 000010
【図９】
0005045564.tif 000011
【図１０】
0005045564.tif 000012
【図１１】
0005045564.tif 000013
【図１２】
0005045564.tif 000014
【図１３】
0005045564.tif 000015
【図１４】
0005045564.tif 000016
【図１５】
0005045564.tif 000017
【図１６】
0005045564.tif 000018
【図１７】
0005045564.tif 000019