(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置。
【請求項２】
前記スイッチング素子の電流経路の断面形状は、楕円形あるいは長方形に近い形状ないし細長い形状をなし、前記制御トランジスタのゲート幅方向に長いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲートは、金属または前記制御トランジスタのソース・ドレイン領域の導電型と同じ第１導電型のシリコンまたは電荷を蓄積する絶縁体により形成されており、
前記スイッチング素子の電流経路は、前記浮遊ゲートに対向している前記導通状態制御領域である第１領域と、該第１領域の半導体基板側に存在している第２領域と、前記第１領域の半導体基板側と反対側である配線側に存在している第３領域とを有しており、前記制御トランジスタのソース・ドレイン領域の導電型を第１導電型とした場合、
前記第２、第１および第３の領域がそれぞれ、
第１導電型半導体、第１導電型半導体、第１導電型半導体、あるいは第２導電型半導体、第１導電型半導体、第１導電型半導体、あるいは第１導電型半導体、第２導電型半導体、第１導電型半導体、
あるいは第１導電型半導体、絶縁体、第１導電型半導体、あるいは第１導電型半導体、絶縁体、第２導電型半導体、あるいは金属またはシリサイド、絶縁体、金属またはシリサイド
の組み合わせのいずれかより形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電流経路が第１導電型半導体、第２導電型半導体、第１導電型半導体の組み合わせで形成されている場合、第２導電型である第１領域は、庇を形成するように縦断面が逆Ｔ字状に形成され、前記第２導電型の領域とこれに接する前記第１導電型の領域は、その部分を除く前記第１導電型の領域より大きい断面積を有しており、浮遊ゲートはその庇部分に被さるように形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記電流経路の第１領域が絶縁体で形成されている場合、前記絶縁膜が、シリコン酸化膜よりも低い電子障壁を有する絶縁膜により形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記絶縁膜が、窒化シリコン、酸化タンタル、酸化ジルコニウム、酸化ハフニウムおよびＢＳＴ（チタン酸バリウム・ストロンチウム）のいずれかにより形成されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記電流経路の半導体から成る領域は単結晶シリコンから成ることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
前記スイッチング素子の電流経路に第１導電型の半導体を用いる場合、第１導電型の領域の不純物濃度は、少なくとも１０18個／ｃｍ3以上であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項９】
前記制御ゲート電極から前記スイッチング素子の電流経路の中心線までの距離とほぼ等しい距離を該中心線から隔てた素子分離領域上に書込み消去制御用配線が形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項１０】
前記書込み消去制御用配線は、前記制御ゲート電極と同様の材質により構成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記書込み消去制御用配線は、前記制御ゲート電極と平行に配置されていることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記書込み消去制御用配線および前記制御ゲート電極の少なくとも一方が前記浮遊ゲートと基板に平行な向きで対向する領域を有することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１３】
前記書込み消去制御用配線および前記制御ゲート電極の少なくとも一方が前記浮遊ゲートと基板に平行な向きで対向する領域がＳｒ、Ｙ、Ｇｄ、Ｌｕ、Ｈｆ、Ｔｉ、Ｓｍ、Ｅｕ、Ｎｄ、Ｃｅ、Ｂａ、Ｃｓまたはそれらの合金により形成されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記浮遊ゲートの膜厚が、５０ｎｍ以下であることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１５】
前記浮遊ゲートに電荷を蓄積する絶縁体を用いた場合、絶縁性材料が、窒化シリコンおよび酸化アルミニウムの少なくともどちらか一方を含んでいることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１６】
前記絶縁性材料が、強誘電体材料を含んでいることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
【請求項１７】
前記絶縁性材料が、電荷を蓄積するドットを含有する絶縁体により形成されていることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
【請求項１８】
前記浮遊ゲートと前記スイッチング素子の電流経路とに挟まれた絶縁膜にも電荷蓄積機能が備えられていることを特徴とする請求項３または９または１４から１７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１９】
前記浮遊ゲートの底面が、前記制御トランジスタのチャンネル領域で生成されたホットキャリアを注入しやすくするよう、また前記制御トランジスタを流れる電流を制御できるように該制御トランジスタのチャネル領域上の一部を覆っていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２０】
前記浮遊ゲートが、前記制御ゲート電極より高い位置に形成されていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２１】
前記スイッチング素子の電流経路と前記制御トランジスタのソース・ドレイン領域とは、前記制御トランジスタのソース・ドレイン領域上に形成された金属シリサイド層を介して接続されていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２２】
前記制御トランジスタの制御ゲート絶縁膜が、高誘電率絶縁体膜を有していることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２３】
前記制御トランジスタと前記スイッチング素子との組が複数個配列されていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２４】
前記制御トランジスタと前記スイッチング素子との組が複数個配列されている不揮発性半導体メモリ部と論理回路部とが同一半導体基板上に配備されていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項２５】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の駆動方法であって、
前記制御ゲート電極およびドレイン引き出し線の少なくとも一方に極性が同じである電圧を印加し、前記制御ゲート電極および前記ドレイン引き出し線の少なくとも一方と前記浮遊ゲートとの間に高電界を発生させ、前記浮遊ゲートから第１電荷を持つキャリアを前記制御ゲート電極および前記ドレイン引き出し線の少なくとも一方に引き抜くことにより、消去を行う駆動方法。
【請求項２６】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の駆動方法であって、
前記制御ゲート電極と前記ドレイン引き出し線の両方に、互いに逆極性となる電圧を印加し、前記浮遊ゲートを挟んで前記制御ゲート電極と前記ドレイン引き出し線との間に高電界を発生させ、前記浮遊ゲートから第１電荷を持つキャリアを前記制御ゲート電極および前記ドレイン引き出し線のいずれかに引き抜くことにより、消去を行う駆動方法。
【請求項２７】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の駆動方法であって、
前記制御ゲート電極に電圧を印加しチャンネル領域をオン状態にし、前記ドレイン引き出し線に制御ゲート電圧と同極性の電圧を印加またはソース引き出し線に制御ゲート電圧とは逆極性の電圧を印加、あるいは前記ドレイン引き出し線と前記ソース引き出し線の両方に前記それぞれの極性を持つ電圧を印加し、チャンネル領域に第１電荷を持つホットキャリアを生成させ、このホットキャリアを前記浮遊ゲートに注入することにより書き込みを行う駆動方法。
【請求項２８】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、前記電流経路引き出し線がＮ型半導体とＰ型半導体が接したＰＮ接合部分を持つ構造を有する不揮発性半導体記憶装置の駆動方法であって、
前記制御ゲート電極に電圧を印加しチャンネル領域をオン状態にし、ドレイン引き出し線にＰＮ接合に逆バイアスがかかるように電圧を印加して前記ドレイン引き出し線内に第２電荷を持つホットキャリアを発生させ、このホットキャリアを前記浮遊ゲートに注入することにより消去を行う駆動方法。
【請求項２９】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、前記電流経路引き出し線がＮ型半導体とＰ型半導体が接したＰＮ接合部分を持つ構造を有する不揮発性半導体記憶装置の駆動方法であって、
前記制御ゲート電極に電圧を印加しチャンネル領域をオン状態にし、ドレイン引き出し線にＰＮ接合に逆バイアスがかかるように電圧を印加して前記ドレイン引き出し線内に第１電荷を持つホットキャリアを発生させ、このホットキャリアを前記浮遊ゲートに注入することにより書き込みを行う駆動方法。
【請求項３０】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、さらに、前記スイッチング素子の電流経路を挟んで前記制御ゲート電極と対向する素子分離領域上に書込み消去制御用配線を有する不揮発性半導体装置の駆動方法であって、
前記書き込み消去制御用配線およびドレイン引き出し線の少なくとも一方に極性が同じである電圧を印加し、前記書き込み消去制御用配線および前記ドレイン引き出し線の少なくとも一方と前記浮遊ゲートとの間に高電界を発生させ、前記浮遊ゲートから第１電荷を持つキャリアを前記書き込み消去制御用配線および前記ドレイン引き出し線の少なくとも一方に引き抜くことにより、消去を行う駆動方法。
【請求項３１】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、さらに、前記スイッチング素子の電流経路を挟んで前記制御ゲート電極と対向する素子分離領域上に書込み消去制御用配線を有する不揮発性半導体装置の駆動方法であって、
前記書き込み消去制御用配線とドレイン引き出し線の両方に、互いに逆極性となる電圧を印加し、前記浮遊ゲートを挟んで前記書き込み消去制御用配線と前記ドレイン引き出し線との間に高電界を発生させ、前記浮遊ゲートから第１電荷を持つキャリアを前記書き込み消去制御用配線および前記ドレイン引き出し線のいずれかに引き抜くことにより、消去を行う駆動方法。
【請求項３２】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、さらに、前記スイッチング素子の電流経路を挟んで前記制御ゲート電極と対向する素子分離領域上に書込み消去制御用配線を有する不揮発性半導体装置の駆動方法であって、
前記書き込み消去制御用配線とドレイン引き出し線の両方に、互いに逆極性となる電圧を印加し、前記浮遊ゲートを挟んで前記書き込み消去制御用配線と前記ドレイン引き出し線との間に高電界を発生させ、前記浮遊ゲートから第１電荷を持つキャリアを前記浮遊ゲートに注入することにより、書き込みを行う駆動方法。
【請求項３３】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、さらに、前記スイッチング素子の電流経路を挟んで前記制御ゲート電極と対向する素子分離領域上に書込み消去制御用配線を有する不揮発性半導体装置の駆動方法であって、
前記制御ゲート電極に電圧を印加しチャンネル領域をオン状態にし、ドレイン引き出し線に制御ゲート電圧と同極性の電圧を印加またはソース引き出し線に制御ゲート電圧とは逆極性の電圧を印加、あるいは前記ドレイン引き出し線と前記ソース引き出し線の両方に前記それぞれの極性を持つ電圧を印加し、チャンネル領域に第１電荷を持つホットキャリアを生成させ、前記書き込み消去制御配線に制御ゲート電圧と同極性でより高電圧の電圧を印加することによってホットキャリアを前記浮遊ゲートに注入することにより書き込みを行う駆動方法。
【請求項３４】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、さらに、前記スイッチング素子の電流経路を挟んで前記制御ゲート電極と対向する素子分離領域上に書込み消去制御用配線を有する不揮発性半導体装置の駆動方法であって、
前記制御ゲート電極に電圧を印加しチャンネル領域をオン状態にし、ドレイン引き出し線にＰＮ接合に逆バイアスがかかるように電圧を印加して前記ドレイン引き出し線内に第２電荷を持つホットキャリアを発生させ、前記書き込み消去制御配線に電圧を印加することによってホットキャリアを前記浮遊ゲートに注入することにより消去を行う駆動方法。
【請求項３５】
一括書き込み、一括消去動作時を除いて、いずれの部位に印加される電圧もその絶対値において１０Ｖ未満であり、かつ、各部に印加される電圧の差も１０Ｖ未満であることを特徴とする、請求項２５から３４のいずれかに記載の不揮発性半導体記憶装置の駆動方法。
【請求項３６】
消去及び書き込みを、前記制御ゲート電極に印加される電圧と前記スイッチング素子の電流経路に印加される電圧との差が少ない状態で行うことを特徴とする請求項３５に記載の不揮発性半導体記憶装置の駆動方法。
【請求項３７】
書き込み、消去時には、前記制御ゲート電極に制御トランジスタがオン状態となる電圧を印加すると共に、前記スイッチング素子の電流経路を流れる電流の監視を行い、該電流の状態変化によって書き込み、消去の完了を検出することを特徴とする請求項２５から３４のいずれかに記載の不揮発性半導体記憶装置の駆動方法。
【請求項３８】
書き込み、消去動作を複数のメモリセルに対して同時に行うことにより、複数のメモリセルに対して一括して値の入力を行うことを特徴とする、請求項２５から３４のいずれかに記載の不揮発性半導体記憶装置の駆動方法。
【請求項３９】
読み出し時に前記制御トランジスタを流れる電流の向きが、書き込み時に前記制御トランジスタを流れる電流の向きと反対方向であることを特徴とする、請求項２５から３４のいずれかに記載の不揮発性半導体記憶装置の駆動方法。
【請求項４０】
読み出し時に前記制御トランジスタを流れる電流の向きが、書き込み時に前記制御トランジスタを流れる電流の向きと同じ方向であることを特徴とする、請求項２５から３４のいずれかに記載の不揮発性半導体記憶装置の駆動方法。
【請求項４１】
半導体基板上に形成された制御ゲート電極と前記制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上から概ね基板に対して垂直に引き出された電流経路引き出し線と、前記電流経路引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記電流経路引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御する浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成され、前記導通状態制御領域の伝導電子帯および価電子帯のいずれかがキャリアに対して障壁を形成している構造を有する不揮発性半導体装置の駆動方法であって、
請求項２５〜３４のいずれかに記載の消去方法もしくは書き込み方法を用い、過消去状態を形成することによって消去を行い、過消去状態を解消することによって書き込みを行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項４２】
一括書き込み、一括消去動作時を除いて、いずれの部位に印加される電圧もその絶対値において１０Ｖ未満であり、かつ、各部に印加される電圧の差も１０Ｖ未満であることを特徴とする、請求項４１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４３】
消去及び書き込みを、前記制御ゲート電極に印加される電圧と前記スイッチング素子の電流経路に印加される電圧との差が少ない状態で行うことを特徴とする請求項４２に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４４】
書き込み、消去時には、前記制御ゲート電極に前記制御トランジスタがオン状態となる電圧を印加すると共に、前記スイッチング素子の電流経路を流れる電流の監視を行い、該電流の状態変化によって書き込み、消去の完了を検出することを特徴とする請求項４１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４５】
書き込み、消去動作を複数のメモリセルに対して同時に行うことにより、複数のメモリセルに対して一括して値の入力を行うことを特徴とする、請求項４１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４６】
読み出し時に前記制御トランジスタを流れる電流の向きが、書き込み時に前記制御トランジスタを流れる電流の向きと反対方向であることを特徴とする、請求項４１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４７】
読み出し時に前記制御トランジスタを流れる電流の向きが、書き込み時に前記制御トランジスタを流れる電流の向きと同じ方向であることを特徴とする、請求項４１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４８】
半導体基板の表面領域内に素子分離領域を形成して活性領域を区画されており、活性領域内に形成された制御ゲート電極および該制御ゲート電極を挟むソース・ドレイン領域を有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上からコンタクトホールを介して引き出された引き出し線と、前記引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むよう環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御可能な浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の製造方法であって、
前記制御ゲート電極および前記ソース・ドレイン領域の形成後に前記浮遊ゲート、浮遊ゲート絶縁膜および前記コンタクトホールを形成する工程と、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填してコンタクトプラグを形成することにより、前記コンタクトプラグを囲むように前記浮遊ゲートを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４９】
前記制御ゲート電極の形成時に、前記コンタクトプラグを挟んで前記制御ゲート電極と対向する位置にある素子分離領域上に書き込み消去制御用配線を形成する工程を有することを特徴とする、請求項４８に記載の不揮発性半導体記憶装置の製造方法。
【請求項５０】
前記ソース・ドレイン領域を形成する工程と、前記コンタクトプラグを形成する工程との間に、前記ソース・ドレイン領域の少なくとも一方の表面に金属シリサイド膜を形成する工程が付加されることを特徴とする請求項４８に記載の不揮発性半導体記憶装置の製造方法。
【請求項５１】
前記コンタクトプラグを形成する工程が、前記ソース・ドレイン領域と同じ導電型である第１導電型のシリコン膜を堆積するプロセスを有することを特徴とする請求項４８に記載の不揮発性半導体記憶装置の製造方法。
【請求項５２】
前記コンタクトプラグを形成する工程が、第１導電型のシリコン膜を堆積するプロセスと、エッチバックまたはＣＭＰおよびエッチバックにより前記コンタクトホール内のシリコン膜を一部除去するプロセスと、第２導電型のシリコン膜を堆積するプロセスと、不要のシリコン膜を除去するプロセスと、を有することを特徴とする請求項５１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５３】
前記コンタクトプラグを形成する工程が、第１導電型のシリコン膜を堆積するプロセスと、前記コンタクトホール内にｐｎ接合が形成されるように前記第１導電型のシリコン膜内に第２導電型不純物を導入するプロセスと、不要のシリコン膜を除去するプロセスと、を有することを特徴とする請求項５１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５４】
前記コンタクトプラグを形成する工程が、第１導電型のシリコン膜を堆積するプロセスと、エッチバックまたはＣＭＰおよびエッチバックにより前記コンタクトホール内のシリコン膜を一部除去するプロセスと、異方性の高い成膜技術により前記コンタクトホール内に絶縁膜を堆積するプロセスと、第１または第２導電型のシリコン膜を堆積するプロセスと、不要のシリコン膜を除去するプロセスと、を有することを特徴とする請求項５１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５５】
前記コンタクトプラグを形成する工程が、選択成長法により前記コンタクトホール内に単結晶シリコン膜を成長させるプロセスを有することを特徴とする請求項５１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５６】
選択成長を第１導電型不純物を添加しつつ行うか、選択成長工程終了後に前記単結晶シリコン膜中に第１導電型不純物を導入することを特徴とする請求項５５に記載の不揮発性半導体記憶装置の製造方法。
【請求項５７】
前記コンタクトプラグを形成する工程が、選択成長法により前記コンタクトホール内に単結晶シリコン膜を成長させるプロセスを有しており、始めに第１導電型不純物を添加しつつ結晶成長を行い途中で１ないし２回添加不純物の導電型を切り替えることを特徴とする請求項５５に記載の不揮発性半導体記憶装置の製造方法。
【請求項５８】
前記コンタクトプラグを形成する工程が、選択成長法を用いて前記コンタクトホール内下部に第１導電型の単結晶シリコン膜を形成するプロセスと、異方性の高い成膜技術により前記コンタクトホール内に絶縁膜を堆積するプロセスと、第１または第２導電型のシリコン膜を堆積するプロセスと、不要のシリコン膜を除去するプロセスと、を有することを特徴とする請求項５５に記載の不揮発性半導体記憶装置の製造方法。
【請求項５９】
半導体基板の表面領域内に素子分離領域を形成して活性領域を区画されており、活性領域内に形成された制御ゲート電極および該制御ゲート電極を挟むソース・ドレイン領域を有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上からコンタクトホールを介して引き出された引き出し線と、前記引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御可能な浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の製造方法であって、
前記制御ゲートおよび前記ソース・ドレイン領域の形成後に全面に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部を除去して前記ソース・ドレイン領域の一方を露出させる前記コンタクトホールを開口する工程と、前記コンタクトホールの内側面に前記浮遊ゲートと前記浮遊ゲート絶縁膜を形成する工程と、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填して前記コンタクトプラグを形成することにより、前記コンタクトプラグを囲むように前記浮遊ゲートを形成する工程と、を有することを特徴とする、請求項４８から５８のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項６０】
請求項５９に記載の不揮発性半導体記憶装置の製造方法であって、前記コンタクトホールの形成後、全面に第１絶縁膜を成膜し、前記第１絶縁膜の上に前記浮遊ゲートとなるシリコンあるいは金属あるいは電荷トラップを有する絶縁体のいずれかから成る膜と第２絶縁膜を連続して成膜し、両膜に一括して異方性エッチングを施し、熱酸化を行って前記浮遊ゲートとなる膜の一部を酸化膜に変換するか、前記浮遊ゲートとなる膜の堆積とその異方性エッチングを行った後に第２絶縁膜の堆積とその異方性エッチングを行うか、前記浮遊ゲートとなる膜の堆積とその異方性エッチングを行った後に熱酸化を行うか、のいずれかの手法によって前記コンタクトホール内側面に前記浮遊ゲートと前記浮遊ゲート絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６１】
請求項５９に記載の不揮発性半導体記憶装置の製造方法であって、前記コンタクトホールの内側面に前記浮遊ゲートと前記浮遊ゲート絶縁膜を形成後、フィラーにより前記コンタクトホール内を充填する工程と、酸素イオン注入または熱酸化により前記浮遊ゲートの上部を酸化する工程と、前記フィラーを除去する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６２】
半導体基板の表面領域内に素子分離領域を形成して活性領域を区画されており、活性領域内に形成された制御ゲート電極および該制御ゲート電極を挟むソース・ドレイン領域を有する制御トランジスタ、および、前記ソース・ドレイン領域のいずれか一方の領域上からコンタクトホールを介して引き出された引き出し線と、前記引き出し線の一部であり半導体および絶縁体のいずれかから成る導通状態制御領域と、前記引き出し線のうち少なくとも前記導通状態制御領域の一部を囲むように環状の形状を有し、前記導通状態制御領域の導通状態を、電荷蓄積状態によって制御可能な浮遊ゲートとを有し、前記制御トランジスタと対に形成されたスイッチング素子から構成される不揮発性半導体記憶装置の製造方法であって、
前記ソース・ドレイン領域の一方と重なるように前記浮遊ゲートを形成する工程と、絶縁膜および前記浮遊ゲートの一部を除去して前記ソース・ドレイン領域の一方を露出させる前記コンタクトホールを開口する工程と、前記浮遊ゲートの内側面に浮遊ゲート絶縁膜を形成する工程と、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填してコンタクトプラグを形成することにより、前記コンタクトプラグを囲むように前記浮遊ゲートを形成する工程と、を有することを特徴とする、請求項４８から５８のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項６３】
請求項６２に記載の不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の表面領域内に前記素子分離領域を形成して活性領域を区画する工程と、前記制御ゲート電極を形成し該制御ゲート電極を挟む半導体基板の表面領域内に前記ソース・ドレイン領域を形成する工程と、全面を覆う第１層間絶縁膜を形成する工程と、前記ソース・ドレイン領域の一方と重なるように前記第１層間絶縁膜上に前記浮遊ゲートを形成する工程と、全面を覆う第２層間絶縁膜を形成する工程と、前記第２、第１層間絶縁膜および前記浮遊ゲートの一部を除去して前記ソース・ドレイン領域の一方を露出させる前記コンタクトホールを開口する工程と、前記浮遊ゲートの内側面にゲート絶縁膜を形成する工程と、必要に応じて異方性エッチングを行った後、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填して前記コンタクトプラグを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６４】
請求項６２に記載の不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の表面領域内に前記制御トランジスタの前記ソース・ドレイン領域の一方の拡散層を形成する工程と、前記制御ゲート電極を形成し、薄い絶縁膜を介して前記制御ゲート電極および前記拡散層と重なるように前記浮遊ゲートを形成する工程と、前記半導体基板の表面領域内に前記制御トランジスタの前記ソース・ドレイン領域の他方の拡散層を形成する工程と、全面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜および前記浮遊ゲートの一部を除去して前記ソース・ドレイン領域の一方を露出させる前記コンタクトホールを開口する工程と、前記浮遊ゲートの内側面にゲート絶縁膜を形成する工程と、必要に応じて異方性エッチングを行った後、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填して前記コンタクトプラグを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６５】
請求項６２に記載の不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の表面領域内に前記制御トランジスタの前記ソース・ドレイン領域の一方の拡散層を形成する工程と、前記拡散層と重なる前記浮遊ゲートを形成し、薄い絶縁膜を介して前記浮遊ゲートと重なる前記制御ゲート電極を形成する工程と、前記半導体基板の表面領域内に前記制御トランジスタの前記ソース・ドレイン領域の他方の拡散層を形成する工程と、全面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜および前記浮遊ゲートの一部を除去して前記ソース・ドレイン領域の一方を露出させる前記コンタクトホールを開口する工程と、前記浮遊ゲートの内側面にゲート絶縁膜を形成する工程と、必要に応じて異方性エッチングを行った後、前記コンタクトホール内部にシリコン、または、シリコンおよび絶縁物、または、導電体および絶縁物、または、導電体およびシリコンを充填して前記コンタクトプラグを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置その製造方法に関し、特にフラッシュメモリと呼ばれる一括消去を行う方式の不揮発性半導体記憶装置とその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置としては、様々な方式のものが実用化されているが、なお電気的に一括消去を行うフラッシュＥＥＰＲＯＭ（flash electrically erasable and programmable read only memory）が主流となっている。フラッシュＥＥＰＲＯＭのセル構造は、いくつかの種類が発表されているが、文献１（西澤潤一監修「半導体用語大辞典」日刊工業(1999.3.20)、pp.970-972）に記載されているように、浮遊ゲート上に制御ゲート電極を重ねたスタック型が一般的である。その構造を図３７Ａに示す。図３７Ａに示されるように、従来のセル構造は、ｐ型シリコン基板２０１の表面領域内にソース・ドレイン領域を構成する拡散層２０２が形成され、基板上に、シリコン酸化膜からなるゲート絶縁膜２０３を介して浮遊ゲート２０４が積層され、さらにその上に例えばＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造のゲート間絶縁膜２０５を介して制御ゲート電極２０６が積層されたものである。【０００３】
このメモリセルに対する消去と書き込みは次のように行われる。消去は、図３７Ｂに示されるように、制御ゲート電極を接地し、ドレインをフローティングにし、ソースに１２Ｖの電圧を印加して、ゲート絶縁膜２０３に高い電界が印加されるようにしてＦＮ（Fowler-Nordheim）電流により、浮遊ゲート２０４に蓄積されていた電子をソースに引き抜くことによって行う。また、書き込みは、ソースとドレインにそれぞれ接地電位と５Ｖを印加し、制御ゲート電極２０６に１２Ｖを印加して、チャネルにＣＨＥ（channel hot electron）を発生させ、その一部を浮遊ゲートに注入することによって行う。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のフラッシュメモリの問題点の一つは、スケーリング則に則ってダウンサイジングを実現できないことである。その理由は、浮遊ゲートに注入された電荷を例えば10年程度保持し続けなければならないが、この要請に応えるにはゲート絶縁膜２０３の膜厚を一定以下に薄くすることができないからである。また、書き込み、消去はゲート絶縁膜を介して電子の注入、抜き取りによって行うが、このサイクルによって絶縁膜が劣化する。この劣化を抑制して一定以上のサイクル数を保証するためにもゲート絶縁膜の薄膜化は限界に達している。
また、スタック型のメモリ構造では、制御ゲート電極は浮遊ゲートを介してチャネル電位を制御しなければならないため、書き込み時に例えば１２Ｖ程度の高電圧が印加される。この電圧はダウンサイジングによって低電圧化されることはない。その理由は、チャネル長が縮小しても上記したようにゲート絶縁膜の膜厚を薄くすることができないので、従来、チャネル不純物濃度を高めることによって、チャネル長短縮に対するパンチスルー対策としてきたが、その結果しきい値電圧が上昇して、反ってゲート電圧の上昇を招くことになるからである。制御ゲート電極に高電圧が印加されても、浮遊ゲートから電子が抜き取られることのないようにするには、ゲート間絶縁膜の膜厚を一定以上に厚くしておかなければならない。【０００５】
従来例の他の問題点は、書き込み時にいわゆるゲートディスターブによって誤書き込みが行われる恐れが高いことである。書き込み時に、選択セルと同一ワード線に繋がる非選択セルの制御ゲート電極には、選択セルと同じ例えば１２Ｖが印加される。この時、非選択セルのソースは接地、ドレインはフローティングとなるが、制御ゲート電極に高電圧が印加されることにより、チャネルから浮遊ゲートに電子が注入されたり、あるいは浮遊ゲートの電子が制御ゲート電極に引き抜かれたりする可能性が高くなる。
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、第１に、スケーリング則に則ってダウンサイジングを実現できるようにすることであり、第２に、駆動電圧の低電圧化を達成できるようにすることであり、第３に、誤書き込みの恐れの少ないメモリを提供できるようにすることである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板上に形成された制御ゲート電極とこの制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタと、前記ソース・ドレイン領域のいずれか一方の領域上から引き出された引き出し線と、この引き出し線の導通状態をその電荷蓄積状態によって制御する浮遊ゲートとを有するスイッチング素子と、を有する。
また、上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板上に形成された制御ゲート電極とこの制御ゲート電極を挟む半導体基板領域内に形成されたソース・ドレイン領域とを有する制御トランジスタと、前記ソース・ドレイン領域のいずれか一方の領域上から引き出された、少なくとも一部が半導体材料からなる引き出し線とこの引き出し線に近接して形成された浮遊ゲートとを有するスイッチング素子と、を有する。【０００７】
また、上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、制御ゲート電極を有する制御トランジスタと、前記制御トランジスタと直列に接続された、浮遊ゲートを有するスイッチング素子と、を有し、前記スイッチング素子の電流経路は半導体基板面に対し垂直ないし垂直に近い形状に形成されている。
【発明の効果】
【０００８】
上記構成の本発明のメモリセルにおいては、制御ゲート電極と浮遊ゲートとは積層されず、制御ゲート電極を有する制御トランジスタのドレイン引出線を用いて浮遊ゲートによってコントロールされるスイッチング素子が構成される。この構造によれば、制御ゲート電極が直接半導体基板上のチャネルと対向することになるため、その間のゲート絶縁膜にはリテンション（retention）およびエンデュランス（endurance）の両耐性が要求されなくなり、スケーリング則に応じた薄膜化が可能になる。また、制御ゲート電極が直接チャネルと対向するようになったことにより、さらにゲート絶縁膜の薄膜化およびチャネルの低濃度化が実現されることと相俟って、ゲート印加電圧の低電圧化が実現できる。また、これに伴って、従来例で大きな問題となっていたゲートディスターブ問題が緩和される。そして、シリコン基板上のゲート絶縁膜として必ずしもシリコン酸化膜を使用しなくても良くなるため、制御トランジスタのゲート絶縁膜に高誘電率絶縁膜を採用することが可能になる。
よって、本発明によれば、高密度化、高速化された高信頼性の不揮発性半導体メモリを提供することが可能になる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の実施の形態の要部縦断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態の要部横断面図である。
【図１Ｃ−Ｄ】図１Ｃおよび図１Ｄは、本発明の実施の形態の動作説明図である。
【図２Ａ−Ｄ】図２Ａ〜図２Ｄは、本発明の実施例１の要部断面図である。
【図３Ａ−Ｄ】図３Ａ〜図３Ｄは、本発明の実施例２の要部断面図である。
【図４Ａ−Ｄ】図４Ａ〜図４Ｄは、本発明の実施例３の要部断面図である。
【図５Ａ−Ｄ】図５Ａ〜図５Ｄは、本発明の実施例４の要部断面図である。
【図６Ａ−Ｄ】図６Ａ〜図６Ｄは、本発明の実施例５の要部断面図である。
【図７Ａ−Ｅ】図７Ａ〜図７Ｅは、本発明の実施例６の要部断面図である。
【図８Ａ−Ｄ】図８Ａ〜図８Ｄは、本発明の実施例７の要部断面図である。
【図９Ａ−Ｄ】図９Ａ〜図９Ｄは、本発明の実施例８の要部断面図である。
【図１０Ａ−Ｄ】図１０Ａ〜図１０Ｄは、本発明の実施例９の要部断面図である。
【図１１Ａ−Ｄ】図１１Ａ〜図１１Ｄは、本発明の実施例１０の要部断面図である。
【図１２Ａ−Ｄ】図１２Ａ〜図１２Ｄは、本発明の実施例１１の要部断面図である。
【図１３Ａ】図１３Ａは、本発明の実施例１１の平面図である。
【図１３Ｂ】図１３Ｂは、本発明の実施例１１の要部断面図である。
【図１４Ａ−Ｄ】図１４Ａ〜図１４Ｄは、本発明の実施例１２の要部断面図である。
【図１５Ａ−Ｄ】図１５Ａ〜図１５Ｄは、本発明の実施例１３の要部断面図である。
【図１６Ａ−Ｄ】図１６Ａ〜図１６Ｄは、本発明の実施例１４の要部断面図である。
【図１７Ａ−Ｄ】図１７Ａ〜図１７Ｄは、本発明の実施例１５の要部断面図である。
【図１８Ａ−Ｄ】図１８Ａ〜図１８Ｄは、本発明の実施例１６の要部断面図である。
【図１９Ａ−Ｄ】図１９Ａ〜図１９Ｄは、本発明の実施例１７の要部断面図である。
【図２０Ａ−Ｄ】図２０Ａ〜図２０Ｄは、本発明の実施例１８の要部断面図である。
【図２１Ａ−Ｄ】図２１Ａ〜図２１Ｄは、本発明の実施例１９の要部断面図である。
【図２２Ａ−Ｄ】図２２Ａ〜図２２Ｄは、本発明の実施例２０の要部断面図である。
【図２３Ａ−Ｄ】図２３Ａ〜図２３Ｄは、本発明の実施例２１の要部断面図である。
【図２４】図２４は、各種絶縁材料の電子障壁とホール障壁を示す図である。
【図２５Ａ−Ｄ】図２５Ａ〜図２５Ｄは、本発明の実施例２２の要部断面図である。
【図２６Ａ−Ｍ】図２６Ａ〜図２６Ｍは、本発明の製造方法の実施例１を示す工程順断面図である。
【図２７Ａ−Ｆ】図２７Ａ〜図２７Ｆは、本発明の製造方法の実施例２を示す工程順断面図である。
【図２８Ａ−Ｇ】図２８Ａ〜図２８Ｇは、本発明の製造方法の実施例３を示す工程順断面図である。
【図２９Ａ−Ｆ】図２９Ａ〜図２９Ｆは、本発明の製造方法の実施例４を示す工程順断面図である。
【図３０Ａ−Ｆ】図３０Ａ〜図３０Ｆは、本発明の製造方法の実施例５を示す工程順断面図である。
【図３１Ａ−Ｃ】図３１Ａ〜図３１Ｃは、本発明の製造方法の実施例６を示す工程順断面図である。
【図３２】図３２は、本発明の製造方法の実施例７を説明するための断面図である。
【図３３Ａ−Ｄ】図３３Ａ〜図３３Ｄは、本発明の製造方法の実施例８を示す工程順断面図である。
【図３４Ａ−Ｆ】図３４Ａ〜図３４Ｆは、本発明の製造方法の実施例９を示す工程順断面図である。
【図３５Ａ−Ｄ】図３５Ａ〜図３５Ｄは、本発明の製造方法の実施例１０を示す工程順断面図である。
【図３６Ａ−Ｄ】図３６Ａ〜図３６Ｄは、本発明の製造方法の実施例１１を示す工程順断面図である。
【図３７Ａ】図３７Ａは、従来例の断面図である。
【図３７Ｂ−Ｃ】図３７Ｂおよび図３７Ｃは、従来例の動作説明図である。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、添付した図面を参照しながら、詳細に説明する。
図１Ａは、本発明の実施の形態を示すメモリセルの断面図であり、図１Ｂは、図１ＡのＡ−Ａ線の断面図である。図１Ａ、図１Ｂにおいて、１０１は半導体基板、１０２は、ソース・ドレイン領域となる拡散層、１０３は制御ゲート電極、１０４は、主として半導体により形成され、浮遊ゲート１０５によって制御されるスイッチング素子の電流経路となるドレイン引出線、１０６はゲート引出線、１０７はソース引出線、１０８は層間絶縁膜である。ここで、制御ゲート電極１０３と拡散層１０２によって構成されるトランジスタは通常の構造のＭＯＳＦＥＴであって、ＤＲＡＭのトランジスタと同様に設計し得るものである。したがって、ゲート絶縁膜を高誘電率絶縁膜で構成することもできる。
なお、トランジスタの動作モードによりソースとドレインとが入れ替わることが起こり得るが、本明細書においては、便宜的に図の左側の拡散層をソース、右側の拡散層をドレインと呼んでいる。【００１１】
半導体基板１０１としては、典型的にはｐ型シリコン基板またはｐウエルを有するシリコン基板が用いられるがこれに限定されず、ＳＯＩ基板やＳｉＧｅ層を有するシリコン基板などであってもよい。制御ゲート電極１０３は、セルアレイ内でワード線となる配線であり、ｎ型ポリシリコンが有利に使用されるが、ポリサイド、シリサイドや高融点メタルであってもよい。また、制御ゲート電極１０３上面と浮遊ゲート１０５下面とを対向させ、書き込み時にＦＮ電流またはＰＦ（Poole-Frenkel）電流を用いて制御ゲート電極１０３から浮遊ゲートへ電子注入を行う場合には、少なくとも制御ゲート電極１０３の上面部分を仕事関数の小さい金属によって構成することで書き込み電圧を低電圧化することが可能となる。仕事関数が４．１eV以下の金属であることが望ましく、そのような金属としては、Ｓｒ、Ｙ、Ｇｄ、Ｌｕ、Ｈｆ、Ｔｉ、Ｓｍ、Ｅｕ、Ｎｄ、Ｃｅ、Ｂａ、Ｃｓまたはそれらの合金が挙げられる。
ソース・ドレイン領域となる拡散層１０２と引出線との界面には、接触抵抗を低減するためにニッケルシリサイドやコバルトシリサイドなどのシリサイド層を介在させることが好ましい。シリサイド層はソース・ドレイン領域の表面全体を被覆するように設けてもよく、また、コンタクトホールを開口した際にその底にシリサイド層を形成するようにしてもよい。【００１２】
ドレイン引出線１０４は、上述したように浮遊ゲート１０５を有するスイッチング素子の電流経路となるものであり、ドレインがｎ型拡散層の場合にはｎ型ポリシリコンによって形成されてもよい。また、ｎ-ｐポリシリコン、ｎ-ｐ-ｎポリシリコンであってもよい。さらには、ｎ-ｉ-ｐポリシリコンやｎ-ｉ-ｎポリシリコンやｍ-ｉ-ｍやｍ-ｓ-ｍ（ｉは絶縁膜、ｍは金属またはシリサイド、ｓは半導体）であってもよい。この場合に、浮遊ゲートは、ドレイン引出線１０４がｉ層を含む場合やｎ-ｐ-ｎ構造である場合にはｉ層またはｐ層と対向する部位に、それ以外の場合にはｎ層と対向する部位に配置される。また、ｉ層（すなわち絶縁膜）を含まない場合やｉ層より下の半導体を単結晶シリコン膜によって構成することもできる。ここで、ｎ型シリコン膜の不純物濃度はドレイン引出抵抗を低く抑えるために１×１０18/ｃｍ3以上であることが望ましい。
ドレイン引出線１０４の一部を絶縁膜によって構成する場合、その絶縁膜の材料としてはドレイン引出線１０４のキャリアが電子である場合には電子障壁の低い材料、例えば、ＢＳＴ（チタン酸バリウム・ストロンチウム）、酸化タンタル、酸化ジルコニウム、酸化ハフニウムを用いることが望ましく、またキャリアがホールである場合にはホール障壁の低い材料、例えば、窒化シリコンを用いることが望ましい。
浮遊ゲートは、ノンドープポリシリコンあるいはドープトポリシリコンによって形成することができる。また、電子トラップ膜となるシリコン窒化膜（Ｓｉ3Ｎ4）やアルミニウム酸化膜（Ａｌ2Ｏ3）を用いて浮遊ゲートを構成してもよい。浮遊ゲートは、よりよく電流をコントロールできるようにするために図１Ｂに示されるようにドレイン引出線を囲むように環状に形成することが望ましい。また、浮遊ゲートは、一部が制御ゲート電極上に重なるように形成されていてもよい。逆に、制御ゲート電極の方が一部浮遊ゲートの上に載り上げるように形成されていてもよい。このように、浮遊ゲートと制御ゲート電極とが重なり部を持つようにすることにより、制御ゲート電極からの浮遊ゲートへのキャリアの注入や引き抜きを容易化することができる。また、浮遊ゲートは、絶縁体である電子トラップ膜によって形成してもよく、そのための好ましい材料としては、酸化アルミニウムや窒化シリコンが挙げられる。また、強誘電体膜を用いることもできる。また、浮遊ゲートに蓄積される電荷の変化に対するその電圧変化を大きくするにはその膜厚は薄いことが望ましい。その意味で、その膜厚は５０ｎｍ以下とすることが好ましい。更に、浮遊ゲートは連続膜として形成されていなくても、多数のドットとして形成されていてもよい。
ゲート引出線１０６とソース引出線１０７は、ドープトポリシリコンまたはＷ/Ｔｉ/ＴｉＮなどにより形成されるプラグである。これらの引出線は必ずしもセル毎に設ける必要はなくセルアレイ構成に応じて複数セルに対し１本設けるようにしてもよい。【００１３】
次に、本実施の形態のメモリセルの情報読み出しの原理について説明する。ここで、トランジスタはｎチャネルＭＯＳトランジスタであるものとし、ドレイン引出線はｎ型ポリシリコンであるものとする。この場合、読み出しは、例えばゲート電極に２Ｖを印加し、ソース引出線を接地し、ドレイン引出線に１Ｖを印加して行う。図１Ｃ、図１Ｄは、ドレイン引出線のバンド状態を示す図であって、図１Ｃは浮遊ゲートに電子が蓄積されている場合の状態が、図１Ｄは浮遊ゲートに電子が蓄積されていない場合の状態が示されている。浮遊ゲートに電子が蓄積されている場合、浮遊ゲートに囲まれた領域のバンドは持ち上げられ（擬似的にｐ型化され）、その部分に電子障壁が形成されるため、ドレイン引出線には電流が流れない。あるいは、ドレイン引出線が高抵抗を示し僅かな電流しか流れない。浮遊ゲートに電子が蓄積されていない場合、ドレイン引出線に電子障壁が形成されることがなく、ドレイン引出線に大きな電流が流れる。
ドレイン引出線を流れる電流のオン／オフあるいは大小を検出して記憶された情報の識別を行う。【００１４】
次に、本実施の形態のメモリセルに対する消去と書き込みについて説明する。
消去は、一括消去であって、浮遊ゲートからドレイン引出線または制御ゲート電極またはドレイン引出線および制御ゲート電極へキャリアを引き抜くことによって行う。ドレイン引出線へ電子を引き抜くときドレイン引出線に正の高電圧を印加する。このとき、制御ゲート電極には接地電位または適当な中間電位を印加する。制御ゲート電極へ電子を引き抜くとき制御ゲート電極に正の高電圧を印加する。このとき、ドレイン引出線は接地電位またはオープンとする。また、ドレイン引出線と制御ゲート電極の双方へ電子を引き抜くとき両者に正の高電圧を印加する。このとき、基板電位は０とするのが望ましい。消去時にはソースはオープンまたは接地電位とする。また、ドレイン引出線がｐｎ接合を持つ場合には、ドレイン引出線になだれ降伏を発生させ、ホットキャリアの注入により消去を行ってもよい。
書き込みは、セル単位でホットエレクトロン注入、またはＦＮ電流若しくはＰＦ電流により行う。制御ゲート電極を有するトランジスタのＣＨＥ注入により書き込みを行うとき、制御ゲート電極に電圧を印加してこのトランジスタをオン状態とすると共にドレインに高電圧を印加してＣＨＥを発生させホットエレクトロンを浮遊ゲートに注入する。ドレイン引出線がｐｎ接合を有するとき、ドレイン引出線にＣＨＥを発生させてこれを利用することもできる。例えば、ドレイン引出線が配線側がｐ型で基板側がｎ型であるとき、制御ゲート電極を有するトランジスタをオン状態としドレイン引出線に負の一定以上の電圧を印加するとｐｎ接合部においてＣＨＥを発生させることができる。これを利用してホットエレクトロン注入を行う。
ＦＮ電流またはＰＦ電流を利用して書き込みを行うとき、浮遊ゲートと制御ゲート電極、ドレイン引出線または基板との間に高電界が印加されるようにして浮遊ゲートへの電子注入を行う。例えば、ドレイン引出線に−４Ｖを、制御ゲート電極に＋６Ｖを印加してドレイン引出線−浮遊ゲート間にＦＮ電流を流して書き込みを行う。
書き込み時に、ドレイン引出線と浮遊ゲート間の絶縁膜（ゲート絶縁膜）にも電子が注入されるようにして、この電荷により浮遊ゲートの蓄積電荷を補うようにしてもよい。
図１Ａに示されるメモリセルは、基板上に複数個アレイ配置されて不揮発性メモリデバイスが構成される。不揮発性メモリデバイスには、電源／グランド配線の他、データバス、アドレスバス、制御線などが敷設され、制御回路、アドレスレジスタ、プログラム電圧発生回路、消去制御回路、書き込み回路、センスアンプ、入出力バッファなどの回路が設置される。制御回路にはWEbar、CEbar、OEbarなどの制御信号が入力され、この制御信号に基づいて制御回路は各部の動作を制御する。アドレスレジスタには外部よりアドレス信号が入力され、このアドレス信号はXデコーダとYデコーダによりデコードされる。Xデコーダによりメモリセルアレイのワード線が選択され、そのワード線に接続されたセルが選択される。メモリセルはまたビット線に接続されており、そのビット線はYデコーダによって制御されるYゲートによって選択されて書き込み回路とセンスアンプに接続される。書き込み回路とセンスアンプは入出力バッファに接続されており、書き込み時には、外部より入力されたデータは入出力バッファ、書き込み回路を介してビット線に伝達され、ワード線によって選択されたセルへの書き込みが行われる。また、データ読み出し時には、ビット線に読み出された信号はセンスアンプで増幅された後、入出力バッファを介して外部に出力される。消去時には、消去制御回路を介して、全メモリセルが一括して、あるいはブロック毎に一括して消去が行われる。しかし、本発明のメモリセルに対しては個別に消去を行うこともできる。
また、本発明に係るメモリセルこのような単体メモリデバイスを構成するのに用いることもできるが、論理回路部と共に同一基板上に形成されるメモリ部用に用いて、いわゆる混載デバイスを形成するのに用いることも可能である。
次に、本発明の実施例につい説明する。
【実施例１】
【００１５】
図２Ａ〜図２Ｄは、本発明の実施例１を示す要部断面図であって、図２Ａには消去時の、図２Ｂには書き込み時の、図２Ｃ、図２Ｄには読み出し時の状態が示されている。図２Ａ〜図２Ｄに示されるように、ｐ型シリコン基板１の表面領域内にはソース・ドレイン領域となるｎ型拡散層２が形成されており、基板上には制御ゲート電極３が形成されており、基板上全体は層間絶縁膜８により覆われている。その層間絶縁膜８を貫通してドレイン領域からはｎ型ポリシリコンからなるドレイン引出線４が、制御ゲート電極３からはＷ/Ｔｉ/ＴｉＮ構造のゲート引出線６が、ソース領域からは同じくＷ/Ｔｉ/ＴｉＮ構造のソース引出線７が引き出されている。【００１６】
消去時には、図２Ａに示すように、ソースをオープンとし、制御ゲート電極を接地電位、ドレイン引出線に＋６Ｖを印加して、浮遊ゲート−ドレイン引出線間のゲート絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線へ引き抜く。あるいは、ドレイン引出線を接地電位、制御ゲート電極に＋６Ｖを印加して、浮遊ゲート−制御ゲート電極間の絶縁膜に高電界を印加して浮遊ゲートの電子を制御ゲート電極へ引き抜く。あるいは、制御ゲート電極とドレイン引出線の両方に高電圧を印加して両方に電子を引き抜く。書き込み時には、図２Ｂに示すように、制御ゲート電極に＋２Ｖを印加し、ソースを接地、ドレイン引出線に＋６Ｖを印加して、制御ゲート電極を有するトランジスタにＣＨＥを発生させホットエレクトロンを浮遊ゲートへ注入する。
読み出しは、制御ゲート電極に＋２Ｖを、ドレイン引出線に＋１Ｖを印加し、ソースを接地して行う（リバースリード）。セルが消去状態にあるときドレイン引出線には電子障壁が形成されないのでドレイン引出線において形成されるスイッチング素子はオン状態にある〔図２Ｃ〕。セルに書き込みが行われると、浮遊ゲートの基板側端面付近のドレイン引出線に電子障壁が形成されドレイン引出線において形成されるスイッチング素子はオフ状態となる〔図２Ｄ〕。尚、この読み出しは、制御ゲート電極に＋２Ｖを、ソースに＋１Ｖを印加し、ドレイン引出線を接地して行うこともできる（フォワードリード）。
【実施例２】
【００１７】
図３Ａ〜３Ｄは、本発明の実施例２を示す要部断面図であって、図３Ａには消去時の、図３Ｂには書き込み時の、図３Ｃ、図３Ｄには読み出し時の状態が示されている。図３Ａ〜図３Ｄにおいて、図２Ａ〜図２Ｄの部分と同等の機能を有する部分には同一の参照番号を付し重複する説明は適宜省略する（以下の実施例においても同様である）。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、制御ゲート電極３が一部浮遊ゲート５と重なるように断面がクランク状に形成されている点と、浮遊ゲート５が、制御ゲート電極３によって制御されるトランジスタのチャネル領域の一部を被覆するように形成されている点である。【００１８】
消去時には、図３Ａに示すように、制御ゲート電極３とドレイン引出線４の内のいずれか一方に＋６Ｖを印加し、いずれか他方を接地し、浮遊ゲート−ドレイン引出線間または浮遊ゲート−制御ゲート電極間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４または制御ゲート電極３へ引き抜く。書き込み時には、図３Ｂに示すように、制御ゲート電極に＋２Ｖを印加し、ソースを接地、ドレイン引出線に＋６Ｖを印加して、制御ゲート電極を有するトランジスタにＣＨＥを発生させホットエレクトロンを浮遊ゲートへ注入する。
読み出しは、制御ゲート電極に＋２Ｖを、ソースに＋１Ｖを印加し、ドレイン引出線を接地して行う。セルが消去状態にあるときドレイン引出線には電子障壁が形成されないのでドレイン引出線において形成されるスイッチング素子はオン状態にある〔図３Ｃ〕。セルに書き込みが行われると、ドレイン引出線に電子障壁が形成されてドレイン引出線を流れる電流は抑制される。同時にこのとき制御ゲート電極３によって制御されるトランジスタのチャネルを流れる電流も浮遊ゲート５によって抑制される。すなわち、本実施例のセル構造によると、書き込み状態にある時、図３Ｄに示すように、図のＡ、Ｂ２個所において電流が抑制される。したがって、本実施例によれば、電流のオン／オフ（あるいは大小）の識別がより容易になる。本実施例においても実施例１に示したようなリバースリード方向での読み出しを行っても良い。このとき、トランジスタに印加される電圧は、この読み出しに最適な電圧が設定されることは言うまでも無い。以下の実施例において、どちらか一方での読み出しについて記述されているが、リバースリードあるいはフォワードリードは回路設計者の意図により、どちらでも選択できるものである。
【実施例３】
【００１９】
図４Ａ〜図４Ｄは、本発明の実施例３を示す要部断面図であって、図４Ａには消去時の、図４Ｂには書き込み時の、図４Ｃ、図４Ｄには読み出し時の状態が示されている。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、制御ゲート電極３の側面に形成されたサイドウォールにポリシリコン膜が含まれており、ドレイン引出線側でそのポリシリコン膜が浮遊ゲート５と結合して浮遊ゲートの一部となっていることである。すなわち、制御ゲート電極３の側面に形成された側壁シリコン膜９がドレイン引出線側で浮遊ゲート５の一部となっている。
このように構成することにより、制御ゲート電極３と浮遊ゲート５との距離を精度よくコントロールすることが可能になり、例えば消去時に浮遊ゲートの電子を制御ゲート電極へ引き抜くときに引き抜き後の浮遊ゲートにおける電荷のばらつきを少なくできるなど、セルの特性ばらつきを抑えることができる。
本実施例の消去方法、書き込み方法および読み出し方法は、実施例２の場合と同様である。
【実施例４】
【００２０】
図５Ａ〜図５Ｄは、本発明の実施例４を示す要部断面図であって、図５Ａには消去時の、図５Ｂには書き込み時の、図５Ｃ、図５Ｄには読み出し時の状態が示されている。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、浮遊ゲート５が一部制御ゲート電極３と重なるようにその部分の断面がΓ字状に形成されている点である。
このように構成することにより、制御ゲート電極３と浮遊ゲート５との距離を精度よくコントロールすることが可能になり、例えば消去時に浮遊ゲートの電子を制御ゲート電極へ引き抜くときに引き抜き後の浮遊ゲートにおける電荷のばらつきを少なくできるなど、セルの特性ばらつきを抑えることができる。
本実施例の消去方法、書き込み方法および読み出し方法は、実施例２の場合と同様である。
【実施例５】
【００２１】
図６Ａ〜図６Ｄは、本発明の実施例５を示す要部断面図であって、図６Ａには消去時の、図６Ｂには書き込み時の、図６Ｃ、図６Ｄには読み出し時の状態が示されている。本実施例の図５Ａ〜図５Ｄに示される実施例４との相違点は、制御ゲート電極３の下部がポリシリコン膜３ａにより、上部がすなわち浮遊ゲート５と対向する部分が金属膜３ｂにより形成されている点である。ここで、金属膜３ｂは仕事関数の低い金属により形成されている。
本実施例の消去方法および読み出し方法は、実施例４の場合と同様であるが、書き込みは、制御ゲート電極３からのＦＮ電流により行っている。すなわち、制御ゲート電極に-２Ｖ、ドレイン引出線に＋４Ｖを印加して制御ゲート電極３から電子を注入している。本実施例によれば、仕事関数の低い材料からなる金属膜３ｂを介してＦＮ電流を流して書き込みを行っているので、書き込み電圧の低電圧化が可能になる。また、ＦＮ電流を利用して書き込みを行っているので、書き込みのための電流消費を低く抑えることができる。
【実施例６】
【００２２】
図７Ａ〜図７Ｅは、本発明の実施例６を示す要部断面図であって、図７Ａには消去時の、図７Ｂには書き込み時の、図７Ｃ、図７Ｄには読み出し時の状態が示され、図７Ｅにはコンタクト部断面が示されている。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、制御ゲート電極に隣接した位置に書込み消去制御用配線を設け、制御ゲート電極と書込み消去制御用配線との間にドレイン引出線を形成した点である。すなわち、図７Ａ〜図７Ｅに示すように、素子分離領域１０上に、制御ゲート電極３と同一形状の書込み消去制御用配線１１を設け、書込み消去制御用配線１１から書込み消去制御用配線引出線１２を取り出している。そして、制御ゲート電極３と書込み消去制御用配線１１との間に浮遊ゲート５およびドレイン引出線４を形成している。
制御ゲート電極と書込み消去制御用配線との間に浮遊ゲートおよびドレイン引出線を形成するようにしたことにより、これらを形成する際のプロセスでのばらつきを抑えることが可能になり、これらを安定した形状に形成することが可能になる。特に、制御ゲート電極と書込み消去制御用配線との間の空間そのものをコンタクトホールとする場合には、セルフアラインコンタクトといった方法によりコンタクトホールを開口することで目合わせずれの影響を排除することが可能になり、コンタクトの位置精度を向上させることができる。そして、自己整合法を用いてコンタクト部を細長い形状とすることが出来、浮遊ゲートによる制御性を向上させることができる。また、書込み消去制御用配線１１から引出線を取り出した場合には、書込み消去制御用配線を活用して、消去および書き込みをより効率的に行うことが可能になる。【００２３】
消去時には、図７Ａに示すように、ソースをオープンとし、制御ゲート電極３とドレイン引出線４と書込み消去制御用配線引出線１２にそれぞれ＋６Ｖ、＋８Ｖ、０Ｖを印加し、書込み消去制御用配線側の浮遊ゲート−ドレイン引出線間のゲート絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４へ引き抜く。書き込み時には、図７Ｂに示すように、ソースをオープンとし、制御ゲート電極およびドレイン引出線に−４Ｖを印加し、書込み消去制御用配線に＋６Ｖを印加して、浮遊ゲート−ドレイン引出線間のゲート絶縁膜に高電界を印加して、ＦＮ電流により浮遊ゲートへの電子注入を行う。
消去時に制御ゲート電極に０Ｖを印加して消去を行うことも可能である。しかし、このようにすると制御ゲート電極下のゲート絶縁膜を介してドレインに電流が流れゲート絶縁膜を劣化させる原因となる。そのため制御ゲート電極にはドレイン引出線に近い電圧を印加しておくことが望ましい。同様に、書き込みを制御ゲート電極に＋６Ｖを印加しつつ行うこともできるが、ドレイン引出線に近い電圧を印加しつつ書き込みを行うことがより好ましい。
ドレイン引出線と浮遊ゲートの間の絶縁膜と、書き込み消去制御用配線と浮遊ゲート間の絶縁膜厚や絶縁膜の種類の設定を行うことにより、浮遊ゲートへの電荷の書込み消去をどちらか一方の絶縁膜のみで行うことも可能となる。例えば、ドレイン引出線と浮遊ゲートの間の絶縁膜厚が書き込み消去制御用配線と浮遊ゲート間の絶縁膜厚に比べて厚ければ、電荷が書き込み消去制御用配線と浮遊ゲート間の絶縁膜を通過しやすいため、書込み消去は主に書き込み消去制御用配線と浮遊ゲート間の絶縁膜厚を通して行われやすい。また、電子障壁の低い膜をどちらかに適用すれば、電子障壁の低い膜を主に使い電子を浮遊ゲートに供給したり消去することが可能となる。
読み出しは、ドレイン引出線および書込み消去制御用配線を接地すると共に、制御ゲート電極に＋２Ｖを、ソースに＋１Ｖを印加して行う。セルが消去状態にあるときドレイン引出線には電子障壁が形成されないのでドレイン引出線において形成されるスイッチング素子はオン状態にある〔図７Ｃ〕。セルに書き込みが行われると、ドレイン引出線に電子障壁が形成されてドレイン引出線を流れる電流は抑制される〔図７Ｄ〕。
尚、本実施例では、浮遊ゲートと書き込み消去制御用配線とが重ならないものとして示したが浮遊ゲートは一部書き込み消去制御用配線上に載り上がるように形成されてもよい。この場合には、書き込み消去制御用配線の上面を金属膜としてもよい。その金属材料の条件は実施例５（図６Ａ〜図６Ｄ）の場合と同様である。
【実施例７】
【００２４】
図８Ａ〜図８Ｄは、本発明の実施例７を示す要部断面図であって、図８Ａには消去時の、図８Ｂには書き込み時の、図８Ｃ、図８Ｄには読み出し時の状態が示されている。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、ドレイン引出線４の浮遊ゲート５と対向する部分およびそれより下のポリシリコン膜はｎ型ポリシリコン膜４ａとなっているがそれより上の部分のポリシリコン膜がｐ型ポリシリコン膜４ｂとなっている点である。ただし、ドレイン引出線４のｐｎ接合の位置は浮遊ゲート５の頂部に厳密に一致させる必要はない。【００２５】
消去時には、図８Ａに示すように、ソースをオープンとし、制御ゲート電極３とドレイン引出線４のいずれか一方に＋６Ｖを印加し、いずれか他方を接地し、浮遊ゲート−ドレイン引出線間、または、浮遊ゲート−制御ゲート電極間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４または制御ゲート電極３へ引き抜く。書き込み時には、図８Ｂに示すように、制御ゲート電極に＋２Ｖを印加し、ソースを接地、ドレイン引出線に−４Ｖを印加して、ドレイン引出線４の接合部にＣＨＥを発生させホットエレクトロンを浮遊ゲートへ注入する〈右側のバンド図参照〉。
読み出しは、制御ゲート電極に＋２Ｖを、ソースを接地し、ドレイン引出線にたとえば＋２Ｖを印加して行う（リバースリード）。セルが消去状態にあるとき、ドレインに＋１．１Ｖ以上の電圧を印加するとｐ型のコンダクションバンド高さはｎ型ポリシリコン膜４ａと同等あるいは低い状態になる。したがって、リバースリード方向ではｐｎ接合部に電子障壁が形成されないし、浮遊ゲート端部近傍のｎ型Ｓｉにも電子障壁が形成されないので、ドレイン引出線において形成されるスイッチング素子はオン状態にある〔図８Ｃ〕。セルに書き込みが行われると、ｎ型ポリシリコン膜４ａのバンドが持ち上げられドレイン引出線の基板側に近い浮遊ゲート端部に電子障壁が形成されてドレイン引出線において形成されるスイッチング素子はオフ状態となる〔図８Ｄ〕。
このセルに対してフォワードリードを行う場合には、制御ゲート電極に＋２Ｖを印加しつつ、ソースに１Ｖを印加し、ドレイン引出線を接地してソースからドレインに向けて電流を流す。このとき、ｐ型Ｓｉに対して電子を供給する仕事関数の低いメタルをドレインコンタクト上部に形成しておくと良い。
【実施例８】
【００２６】
図９Ａ〜図９Ｄは、本発明の実施例８を示す要部断面図であって、図９Ａには消去時の、図９Ｂには書き込み時の、図９Ｃ、図９Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、制御ゲート電極３に一部浮遊ゲート５が重なるようにその部分での浮遊ゲート５の断面がΓ状に形成されている点である。本実施例は、実施例４（図５Ａ〜図５Ｄ）と実施例７（図８Ａ〜図８Ｄ）との特長を合わせもつものである。
消去および書き込みおよび読み出しは、実施例７の場合と同様に行われる。
【実施例９】
【００２７】
図１０Ａ〜図１０Ｄは、本発明の実施例９を示す要部断面図であって、図１０Ａには消去時の、図１０Ｂには書き込み時の、図１０Ｃ、図１０Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、制御ゲート電極３の側面に形成された側壁にシリコン膜を形成しその側壁シリコン膜９を浮遊ゲートと合体して浮遊ゲートの一部として利用している点である。本実施例は、実施例３（図４Ａ〜図４Ｄ）と実施例７（図８Ａ〜図８Ｄ）との特長を合わせもつものである。
消去、書き込みおよび読み出しは、実施例７の場合と同様に行われる。
【実施例１０】
【００２８】
図１１Ａ〜図１１Ｄは、本発明の実施例１０を示す要部断面図であって、図１１Ａには消去時の、図１１Ｂには書き込み時の、図１１Ｃ、図１１Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、制御ゲート電極に隣接した位置に書込み消去制御用配線を設け、制御ゲート電極と書込み消去制御用配線との間にドレイン引出線を形成した点である。すなわち、図１１Ａ〜図１１Ｄに示すように、素子分離領域１０上に、制御ゲート電極３と同一形状の書込み消去制御用配線１１を設け、書込み消去制御用配線１１から書込み消去制御用配線引出線１２を取り出している。そして、制御ゲート電極３と書込み消去制御用配線１１との間に浮遊ゲート５およびドレイン引出線４を形成している。本実施例は、実施例６（図７Ａ〜図７Ｅ）と実施例７（図８Ａ〜図８Ｄ）との特長を合わせもつものである。【００２９】
消去時には、図１１Ａに示すように、ソースをオープンとし、制御ゲート電極３とドレイン引出線４と書込み消去制御用配線引出線１２にそれぞれ＋４Ｖ、＋６Ｖ、０Ｖを印加し、書込み消去制御用配線側の浮遊ゲート−ドレイン引出線間のゲート絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４へ引き抜く。例えばこの様な電圧設定にセル全体をすることにより、セル全体を一括して消去することが可能となる。書き込み時には、図１１Ｂに示すように、ソースを接地し、制御ゲート電極３に＋１Ｖを印加してトランジスタをオン状態とし、ドレイン引出線４と書込み消去制御用配線引出線１２にそれぞれ−４Ｖ、＋６Ｖを印加し、ドレイン引出線４に発生したホットエレクトロンを書込み消去制御用配線寄りの浮遊ゲートに注入する。また、この書込み時のデバイスの印加電圧の内、書込み消去制御用配線の電圧のみを変更することで、個々のトランジスタを選択して消去することが可能になる。具体的には書込み消去制御用配線にマイナス電圧例えば−６Ｖを印加することで、ドレイン引出線４に発生したホットホールを書込み消去制御用配線寄りの浮遊ゲートに注入することが可能になるのである。
この構造の特長は、書込み消去制御用配線が素子分離領域上に配置されているので制御トランジスタのゲート絶縁膜の劣化を考慮することなくこの書込み消去制御用配線に高い電圧を印加できることである。従って、例えば書き込みの際に効率のよい電子注入を実現できる。
読み出しは、ドレイン引出線に例えば＋２Ｖを印加し、書込み消去制御用配線を接地すると共に、制御ゲート電極に＋２Ｖを、ソースを接地して行う（リバースリード）。
【実施例１１】
【００３０】
図１２Ａ〜図１２Ｄは、本発明の実施例１１を示す要部断面図であって、図１２Ａには消去時の、図１２Ｂには書き込み時の、図１２Ｃ、図１２Ｄには読み出し時の状態が示されている。本実施例の図１１Ａ〜図１１Ｄに示される実施例１０と相違する点は、書込み消去制御用配線に配線が施されておらず、書込み消去制御用配線がフローティング状態におかれていることである。
消去時には、図１２Ａに示すように、ソースをオープンとし、制御ゲート電極３とドレイン引出線４のいずれか一方に＋６Ｖを印加し、いずれか他方を接地して浮遊ゲートの電子を制御ゲート電極３またはドレイン引出線４へ引き抜く。書き込み時には、図１２Ｂに示すように、ソースを接地し、制御ゲート電極３とドレイン引出線４にそれぞれ＋３Ｖ、−４Ｖを印加し、ドレイン引出線４に発生したホットエレクトロンを制御ゲート電極寄りの浮遊ゲートに注入する。
読み出しは、ドレイン引出線に例えば＋２Ｖを印加し、制御ゲート電極に＋２Ｖを、ソースを接地して行う（リバースリード）。【００３１】
図１３Ａは本発明の実施例１１のセルアレイのレイアウト図であり、図１３Ｂは、セル断面図である。図１３Ａに示すように、素子分離領域１０により区画された活性領域１３は配線敷設方向に対し傾いて形成されている。基板上には縦方向に延在する書込み消去制御用配線１１が配置されており、その両側に制御ゲート電極となるワード線３Ａが設けられている。その上方には横方向に延びるビット線１４とソース配線１５が交互に設置されている。ビット線１４とソース配線１５とは、それぞれドレイン引出線４とソース引出線７を介して活性領域１３に形成された拡散層に接続されている。
【実施例１２】
【００３２】
図１４Ａ〜図１４Ｄは、本発明の実施例１２を示す要部断面図であって、図１４Ａには消去時の、図１４Ｂには書き込み時の、図１４Ｃ、図１４Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、浮遊ゲート５の全体が制御ゲート電極３より高く形成されている点である。
消去、書き込みおよび読み出しは、実施例７の場合と同様に行われる。
【実施例１３】
【００３３】
図１５Ａ〜図１５Ｄは、本発明の実施例１３を示す要部断面図であって、図１５Ａには消去時の、図１５Ｂには書き込み時の、図１５Ｃ、図１５Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、制御ゲート電極３が一部浮遊ゲート５と重なるように断面がクランク状に形成されている点と、浮遊ゲート５が、制御ゲート電極３によって制御されるトランジスタのチャネル領域の一部を被覆するように形成されている点である。【００３４】
消去時には、図１５Ａに示すように、制御ゲート電極３とドレイン引出線４の内のいずれか一方に＋６Ｖを印加、いずれか他方を接地し、浮遊ゲート−ドレイン引出線間または浮遊ゲート−制御ゲート電極間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４または制御ゲート電極３へ引き抜く。書き込み時には、図１５Ｂに示すように、制御ゲート電極に＋２Ｖを印加し、ソースを接地、ドレイン引出線に＋６Ｖを印加して制御ゲート電極を有するトランジスタにＣＨＥを発生させホットエレクトロンを浮遊ゲートへ注入する。この方法に代え、ドレイン引出線にＣＨＥを発生させ書き込みを行うことができる。すなわち、ソースを接地、制御ゲート電極とドレイン引出線にそれぞれ＋３Ｖ、−３Ｖを印加して、ドレイン引出線にＣＨＥを発生させ浮遊ゲートへホットエレクトロンを注入する。
読み出しは、実施例７（図８Ａ〜図８Ｄ）の場合と同様であるが、セルに書き込みが行われていると、ドレイン引出線を流れる電流は抑制されると同時に、制御ゲート電極３によって制御されるトランジスタのチャネルを流れる電流も浮遊ゲート５によって抑制される。
【実施例１４】
【００３５】
図１６Ａ〜図１６Ｄは、本発明の実施例１４を示す要部断面図であって、図１６Ａには消去時の、図１６Ｂには書き込み時の、図１６Ｃ、図１６Ｄには読み出し時の状態が示されている。本実施例の図９Ａ〜図９Ｄに示される実施例８と相違する点は、制御ゲート電極３の下部がポリシリコン膜３ａにより、上部がすなわち浮遊ゲート５と対向する部分が金属膜３ｂにより形成されている点である。ここで、金属膜３ｂは仕事関数の低い金属により形成されている。尚、金属膜を形成することで、書込み時の電圧を低減できるメリットはあるが、金属膜を形成しないでも高電圧を印加することで動作自体は実現できる。
本実施例は、実施例５（図６Ａ〜図６Ｄ）と実施例７（図８Ａ〜図８Ｄ）の特長を併せ持つものであって、その消去方法、書き込み方法および読み出し方法は、実施例５の場合と同様であっても良い。また、書き込みに関しては制御トランジスタでホットエレクトロンを発生させ、浮遊ゲートに注入しても良い。これは、実施例５においても同様である。さらに書き込みに関しては、ドレイン引出線のｐｎ接合部でホットエレクトロンを発生させ、これを浮遊ゲートに注入しても良い。また、消去に関しては、本構造にかかわらず、ドレイン引出線にｐｎ接合を有する構造の場合、ｐｎ接合部でホットホールを発生させて、これを浮遊ゲートに注入して行う方法も当然用いることができる。読み出し方法は、フォワードリードでも良い。
【実施例１５】
【００３６】
図１７Ａ〜図１７Ｄは、本発明の実施例１５を示す要部断面図であって、図１７Ａには消去時の、図１７Ｂには書き込み時の、図１７Ｃ、図１７Ｄには読み出し時の状態が示されている。本実施例の図２Ａ〜図２Ｄに示される実施例１と相違する点は、ドレイン引出線４の浮遊ゲート５に囲まれた領域がｐ型ポリシリコン膜４ｂになされ、それ以外の領域がｎ型ポリシリコン膜４ａとなされている点である。【００３７】
本実施例においては、消去は過消去状態を作ることによって行う。すなわち、消去時には、図１７Ａに示すように、ソースをオープンとし（または接地し）、制御ゲート電極３とドレイン引出線４の内のいずれか一方に＋８Ｖを印加、いずれか他方を接地し、浮遊ゲート−ドレイン引出線間または浮遊ゲート−制御ゲート電極間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４または制御ゲート電極間３へ引き抜いて浮遊ゲートにホールを蓄積する。本実施例においては過消去状態をつくりやすくするために浮遊ゲートはｎ型ポリシリコンを用いて形成されている。書き込み時には、図１７Ｂに示すように、制御ゲート電極に＋２Ｖを印加してこのトランジスタをオンとし、ドレイン引出線を接地、ソースに−４Ｖを印加して、ドレイン引出線４において発生するＣＨＥによりホットエレクトロンを浮遊ゲートへ注入する。浮遊ゲートに蓄積されていたホールが消滅するとトランジスタを流れる電流も消滅して書き込みが完了する。書き込みをドレイン引出線をオープンとして行うこともできる。また、書き込みをソース引出線とドレイン引出線に印加する電圧を反転させて行うこともできる。尚、消去時にソースを接地し、ゲートに＋２Ｖを印加し、ドレインに＋８Ｖを印加して行い、消去が完了したことを電流が流れることを検知して消去作業を止めるという方法を採用しても良い。
読み出しは、制御ゲート電極に＋２Ｖを、ソースに＋１Ｖを印加し、ドレイン引出線を接地して行う。セルが消去状態にあるとき浮遊ゲートにはホールが蓄積されているので、浮遊ゲートに囲まれたドレイン引出線４のｐ型ポリシリコン膜４ｂのバンドは引き下げられ、ドレイン引出線には電子障壁が形成されない状態となり、ドレイン引出線において形成されるスイッチング素子はオン状態となる〔図１７Ｃ〕。セルに書き込みが行われた状態では、浮遊ゲートには電荷が蓄積されておらず、ｐ型ポリシリコン膜４ｂによりドレイン引出線に電子障壁が形成されてドレイン引出線を流れる電流は抑止される〔図１７Ｄ〕。オン時およびオフ時におけるドレイン引出線のバンド状態をそれぞれの図の右側に示す。
【実施例１６】
【００３８】
図１８Ａ〜図１８Ｄは、本発明の実施例１６を示す要部断面図であって、図１８Ａには消去時の、図１８Ｂには書き込み時の、図１８Ｃ、図１８Ｄには読み出し時の状態が示されている。本実施例の図１７Ａ〜図１７Ｄに示される実施例１５と相違する点は、ドレイン引出線のｐ型ポリシリコン膜４ｂと浮遊ゲート５とが制御ゲート電極３の上部に形成されていることと、ｐ型ポリシリコン膜４ｂが断面逆Ｔ字状に形成され、これに伴って浮遊ゲートが断面Γ字状に形成されていることである。
消去時には、図１８Ａに示すように、ソースをオープンとし（または接地し）、制御ゲート電極３を接地、ドレイン引出線４に＋８Ｖを印加して、浮遊ゲート−ドレイン引出線間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４へ引き抜いて浮遊ゲートにホールを蓄積する。本実施例の書き込み方法および読み出し方法は、実施例１５（図１７Ａ〜図１７Ｄ）の場合と同様である。
【実施例１７】
【００３９】
図１９Ａ〜図１９Ｄは、本発明の実施例１７を示す要部断面図であって、図１９Ａには消去時の、図１９Ｂには書き込み時の、図１９Ｃ、図１９Ｄには読み出し時の状態が示されている。本実施例の図１７Ａ〜図１７Ｄに示される実施例１５と相違する点は、制御ゲート電極３が一部浮遊ゲート５と重なるように断面がクランク状に形成されている点と、浮遊ゲート５が、制御ゲート電極３によって制御されるトランジスタのチャネル領域の一部を被覆するように形成されている点である。
本実施例の消去方法および読み出し方法は、実施例１５（図１７Ａ〜図１７Ｄ）の場合と同様である。本実施例においては書き込みはホットエレクトロンの注入によって行う。すなわち、図１９Ｂに示すように、ソースに−４Ｖ、制御ゲート電極に＋５Ｖを印加し、ドレイン引出線を接地（またはオープン）して、チャネルにＣＨＥを発生させて書き込みを行う。プログラミングが進行すると電流は減少し、電流が流れなくなって書き込みは完了する。
【実施例１８】
【００４０】
図２０Ａ〜図２０Ｄは、本発明の実施例１８を示す要部断面図であって、図２０Ａには消去時の、図２０Ｂには書き込み時の、図２０Ｃ、図２０Ｄには読み出し時の状態が示されている。本実施例の図１７Ａ〜図１７Ｄに示される実施例１５と相違する点は、浮遊ゲート５が一部制御ゲート電極３と重なるように形成され、その部分の断面がΓ字状に形成されている点である。
本実施例の消去方法、書き込み方法および読み出し方法は、実施例１７の場合と同様である。
【実施例１９】
【００４１】
図２１Ａ〜図２１Ｄは、本発明の実施例１９を示す要部断面図であって、図２１Ａには消去時の、図２１Ｂには書き込み時の、図２１Ｃ、図２１Ｄには読み出し時の状態が示されている。本実施例の図１７Ａ〜図１７Ｄに示される実施例１５と相違する点は、ドレイン引出線のｐ型ポリシリコン膜４ｂが、制御ゲート電極３より高い位置に形成され、その断面積が、ｎ型ポリシリコン膜４ａのｐ型ポリシリコン膜４ｂとの接続部以外の部分の断面積より広くなされている点である。
本実施例の消去方法、書き込み方法および読み出し方法は、実施例１６（図１８Ａ〜図１８Ｄ）の場合と同様である。
【実施例２０】
【００４２】
図２２Ａ〜図２２Ｄは、本発明の実施例２０を示す要部断面図であって、図２２Ａには消去時の、図２２Ｂには書き込み時の、図２２Ｃ、図２２Ｄには読み出し時の状態が示されている。本実施例の図１７Ａ〜図１７Ｄに示される実施例１５と相違する点は、ドレイン引出線のｐ型ポリシリコン膜が絶縁膜４ｃに置き換えられ、その膜厚が薄くなされ、かつ制御ゲート電極３より高い位置形成されている点である。【００４３】
本実施例においても、消去は過消去状態を作ることによって行う。すなわち、消去時には、図２２Ａに示すように、ソースおよび制御ゲート電極３を接地し、ドレイン引出線４に＋８Ｖを印加し、浮遊ゲート−ドレイン引出線間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４へ引き抜いて浮遊ゲートにホールを蓄積させる。書き込み時には、図２２Ｂに示すように、制御ゲート電極に＋２Ｖを印加してこのトランジスタをオンとし、ドレイン引出線を接地、ソースに−６Ｖを印加して、浮遊ゲートへ電子を注入する。浮遊ゲートに蓄積されていたホールが消滅するとトランジスタを流れる電流も消滅して書き込みが完了する。尚、消去時にソースを接地し、ゲートに＋２Ｖを印加し、ドレインに＋８Ｖを印加して行い、消去が完了したことを電流が流れることを検知して消去作業を止めるという方法を採用しても良い。
読み出しは、制御ゲート電極に＋２Ｖを、ソースに＋１Ｖを印加し、ドレイン引出線を接地して行う（フォワードリード）。セルが消去状態にあるとき浮遊ゲートにはホールが蓄積されているので、浮遊ゲートに囲まれたドレイン引出線４の絶縁膜４ｃのバンドは引き下げられここに形成される電子障壁が消滅ないし低い状態となりドレイン引出線において形成されるスイッチング素子はオン状態となる〔図２２Ｃ〕。セルに書き込みが行われた状態では、浮遊ゲートには電荷が蓄積されておらず、絶縁膜４ｃによりドレイン引出線に電子障壁が形成されてドレイン引出線を流れる電流は抑止される〔図２２Ｄ〕。この構造においてもリバースリードが可能である。
【実施例２１】
【００４４】
図２３Ａ〜図２３Ｄは、本発明の実施例２１を示す要部断面図であって、図２３Ａには消去時の、図２３Ｂには書き込み時の、図２３Ｃ、図２３Ｄには読み出し時の状態が示されている。本実施例の図８Ａ〜図８Ｄに示される実施例７と相違する点は、ドレイン引出線のｎ型ポリシリコン膜４ａとｐ型ポリシリコン膜４ｂとの間に絶縁膜４ｃが挿入され、その絶縁膜４ｃを囲むように浮遊ゲート５が形成されている点である。【００４５】
本実施例においても、消去は過消去状態を作ることによって行う。すなわち、消去時には、図２３Ａに示すように、ソースおよび制御ゲート電極３を接地し、ドレイン引出線４に＋６Ｖを印加し、浮遊ゲート−ドレイン引出線間の絶縁膜に高電界を印加して浮遊ゲートの電子をドレイン引出線４へ引き抜いて浮遊ゲートにホールを蓄積させる。書き込み時には、図２２Ｂに示すように、制御ゲート電極に＋２Ｖを印加してこのトランジスタをオンとし、ドレイン引出線を接地、ソースに−６Ｖを印加して、浮遊ゲートへ電子を注入する。浮遊ゲートに蓄積されていたホールが消滅するとトランジスタを流れる電流も消滅して書き込みが完了する。ドレイン引出線を接地するのに代えこれに＋２Ｖ程度の電圧を印加しつつ書き込みを行うこともできる。また、書き込みをドレイン引出線への印加電圧とソース引出線への印加電圧とを交換して行うこともできる  読み出しは、制御ゲート電極に＋２Ｖを、ソースを接地し、ドレイン引出線に＋２Ｖを印加して行う。セルが消去状態にあるとき浮遊ゲートにはホールが蓄積されているので、浮遊ゲートに囲まれたドレイン引出線４の絶縁膜４ｃのバンドは引き下げられここに形成される電子障壁が消滅ないし低い状態となり、実線矢印で示すように電子が移動する。また、ドレイン引出線に−２Ｖを印加して読み出しを行う場合には点線矢印で示すように電子が移動する〔図２３Ｃ〕。セルに書き込みが行われた状態では、浮遊ゲートには電荷が蓄積されておらず、絶縁膜４ｃによりドレイン引出線に電子障壁が形成されてドレイン引出線を流れる電流は抑止される〔図２３Ｄ〕。
なお、ドレイン引出線に絶縁膜を挿入する実施例は、実施例２０と実施例２１の二つのみを示したが、ドレイン引出線がｐｎ接合を有する実施例（図８Ａ〜図１６Ｄ）のいずれに対してもその接合部に絶縁膜を挿入することができ、またｎｐｎ構造を有する実施例（図１７Ａ〜図２１Ｄ）におけるいずれのｐ型ポリシリコン膜も絶縁膜と置き換えることができる（但し、必要に応じて膜厚を変更する）。その駆動方法も、ｐｎ接合を有する実施例の場合やｎｐｎ構造を有する実施例の場合と同様に行うことができる。
また、ドレイン引出線に関して、半導体材料を用いて形成する実施例について述べてきたが、絶縁膜を除くコンタクト部分を金属あるいは金属シリサイドにより形成しても良い。尚、ドレイン引出線に関して、ｎｐｎ構造を使う場合に関しても、ｐ型Ｓｉを除いてメタルあるいはメタルシリサイド構造にしても、前記したデバイス動作は実現可能である。尚ｐ型Ｓｉを金属あるいは金属シリサイドでサンドイッチする構造がより好ましいが、イントリンシックなＳｉでもよいし、ｎ型のＳｉを適用してもワークファンクションの深い金属を使えば、この動作は実現できる。【００４６】
ドレイン引出線内に挿入する絶縁膜は、ドレイン引出線の電気伝導度を高めるために電子障壁が低い材料の方が有利である。図２４は、各種絶縁材料の障壁の高さを示す図であり、数字はシリコンに対する電子障壁の高さとホール障壁の高さを示している。本発明のドレイン引出線内に用いる絶縁材料としては点線内に囲まれたＴａ2Ｏ5、ＺｒＯ2、ＨｆＯ2が好ましい。また、この図表には示されていないが、ＢＳＴもＴａ2Ｏ5以上に電子障壁の高さの低い材料として知られている。従って、特に好ましい絶縁材料はＢＳＴとＴａ2Ｏ5である。但し、半導体の導電型が実施例と反転された場合には、ホール障壁の低いＳｉ3Ｎ4を用いることが有利になる。
【実施例２２】
【００４７】
図２５Ａ〜図２５Ｄは、本発明の実施例２２を示す要部断面図であって、図２５Ａには消去時の、図２５Ｂには書き込み時の、図２５Ｃ、図２５Ｄには読み出し時の状態が示されている。本実施例の図７Ａ〜図７Ｅに示される実施例６と相違する点は、ポリシリコンを用いた浮遊ゲートに代え電子トラップ膜となるＡｌ2Ｏ3を有する絶縁体浮遊ゲート５Ａが用いられている点である。【００４８】
消去時には、図２５Ａに示すように、ソースをオープンとし、制御ゲート電極と書込み消去制御用配線に０Ｖ、ドレイン引出線に＋８Ｖを印加して、絶縁体浮遊ゲート−ドレイン引出線間のゲート絶縁膜に高電界を印加して絶縁体浮遊ゲートの電子をドレイン引出線へ引き抜く。書き込み時には、図２５Ｂに示すように、ソースをオープンとし、制御ゲート電極と書込み消去制御用配線に＋６Ｖ、ドレイン引出線に−４Ｖを印加して、ＦＮ電流により電子を絶縁体浮遊ゲート５Ａへ注入する。本絶縁体浮遊ゲートとしては、シリコン酸化膜でサンドイッチされたアルミナやシリコン窒化膜、ハフニウム系酸化膜や酸窒化膜、あるいはジルコニウム系酸化膜等が適当である。
尚、本実施例では、絶縁膜への電子トラップについて述べたが、強誘電体を絶縁体浮遊ゲート材料の代わりに使用しても良い。この場合、チタン酸ジルコン酸鉛（ＰＺＴ）やタンタル酸ビスマスストロンチウム（ＳＢＴ）を使うことが望ましい。
読み出しは、実施例６の場合と同様である。
【実施例２３】
【００４９】
［製造方法実施例１］
次に、本発明の不揮発性半導体記憶装置の製造方法について図面を参照して詳細に説明する。
図２６Ａ〜図２６Ｍは、製造方法の実施例１を示す工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、シャロートレンチ分離法（ＳＴＩ）などにより、活性領域を区画する素子分離領域１０を形成する〔図２６Ａ〕。次に、熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンを堆積し、リンをイオン注入して低抵抗化した後、フォトリソグラフィ法を用いてパターニングして、活性領域上に制御ゲート電極３を、また素子分離領域１０上に書込み消去制御用配線１１を形成する〔図２６Ｂ〕。次に、酸化シリコンを堆積し異方性エッチングを行って制御ゲート電極３と書込み消去制御用配線１１の側面にサイドウォールを形成し、制御ゲート電極とサイドウォールをマスクとしてイオン注入を行って、ソース・ドレイン領域となるｎ型拡散層２を形成する〔図２６Ｃ〕。そして、酸化シリコンを堆積して第１層間絶縁膜８ａを形成する〔図２６Ｄ〕。【００５０】
次に、フォトリソグラフィ法により、第１層間絶縁膜８ａおよびサイドウォールを選択的にエッチング除去して、ドレイン領域上にコンタクトホールを開口する〔図２６Ｅ〕。そして、洗浄、希フッ酸処理等の表面処理を行った後、酸化シリコン、窒化シリコン、酸化シリコンの３層膜からなる保護絶縁膜１６を形成する〔図２６Ｆ〕。次いで、ポリシリコンの堆積と異方性エッチングを行って浮遊ゲート５を形成する。更に、熱酸化を行い、窒化シリコン膜の堆積と異方性エッチングを行って第２ゲート絶縁膜１７を形成する〔図２６Ｇ〕。次に、熱酸化を行って浮遊ゲートの上部をシリコン酸化膜１８に変換する〔図２６Ｈ〕。次に、保護絶縁膜１６のエッチバックを行って基板表面を露出させる〔図２６Ｉ〕。そして、洗浄、希フッ酸処理等の表面処理を行った後、ｎ型ポリシリコン膜１９ｎを堆積する〔図２６Ｊ〕。【００５１】
次に、フォトリソグラフィ法によりｎ型ポリシリコン膜１９ｎをパターニングして、ドレイン引出線４を形成する〔図２６Ｋ〕。次いで、シリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜８ｂを形成し、エッチバックまたはＣＭＰ(chemical mechanical polishing) によりドレイン引出線の頭だしを行った後、第２層間絶縁膜８ｂを選択的にエッチング除去してソース領域上にコンタクトホールを開口する。そして、スパッタ法によりＴｉＮ、Ｔｉを堆積した後、Ｗを堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する〔図２６Ｌ〕。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第３層間絶縁膜８ｃを形成する〔図２６Ｍ〕。
上記の工程では、フローティングゲートと第２ゲート絶縁膜とを別々のエッチング工程により形成していたが一括して形成するようにしてもよい。すなわち、図２６Ｆの状態に加工した後、ポリシリコンの堆積、熱酸化、窒化シリコンの堆積の後、一括してエッチバックして図２６Ｇの状態に加工してもよい。また、ポリシリコンの熱酸化を省略するか酸化シリコンを堆積するようにしてもよい。
【実施例２４】
【００５２】
［製造方法実施例２］
図２７Ａ〜図２７Ｆは、製造方法の実施例２を説明するための工程順の断面図である。本実施例の途中までの工程は、実施例１の図２６Ａ〜図２６Ｊに示された工程と同じであるので図示およびその説明は省略し、図２６Ｊの状態を図２７Ａに示す。
図２７Ａに示す状態にまで加工した後、ｎ型ポリシリコン膜１９ｎをコンタクトホールの途中までエッチバックしてドレイン引出線のｎ型ポリシリコン膜４ａを形成する〔図２７Ｂ〕。次に、ｐ型ポリシリコン膜１９ｐを堆積する〔図２７Ｃ〕。次いで、ｐ型ポリシリコン膜１９ｐをエッチバックしコンタクトホール内に埋め込んで、ドレイン引出線のｐ型ポリシリコン膜４ｂを形成する〔図２７Ｄ〕。次に、シリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜８ｂを形成し、これを選択的にエッチング除去してソース領域上およびドレイン引出線４にコンタクトホールを開口する。そして、スパッタ法によりＴｉＮ、Ｔｉを堆積した後、Ｗを堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース領域上にソース引出線７を、またドレイン引出線上にＷプラグ２１を形成する〔図２７Ｅ〕。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第３層間絶縁膜８ｃを形成する〔図２７Ｆ〕。
上記実施例では、ドレイン引出線のｐｎ接合をｐ型ポリシリコンを堆積することによって形成していたがこの方法に代え、図２７Ａに示す状態において、ｐ型不純物のイオン注入を行ってｐｎ接合を形成するようにしてもよい。また、ドレイン引出線を単結晶シリコンにより形成するようにしてもよい。すなわち、ｎ型ポリシリコン膜１９ｎを堆積する前の状態〔図２６Ｉに示す状態〕から、選択成長法を用いて、ドレイン領域上にｎ型単結晶シリコンの成長させ、途中でドーピング不純物をｐ型に切り換えて、ｐｎ接合を有する単結晶シリコン膜のドレイン引出線を形成する。
【実施例２５】
【００５３】
［製造方法実施例３］
図２８Ａ〜図２８Ｇは、製造方法の実施例３を説明するための工程順の断面図である。本実施例の途中までの工程は、実施例１の図２６Ａ〜図２６Ｅに示された工程と同じであるので図示およびその説明は省略し、図２６Ｅの状態を図２８Ａに示す。
図２８Ａに示す状態にまで加工し、洗浄、希フッ酸処理などの表面処理を行った後、酸化シリコン、酸化アルミニウム、酸化シリコンの３層膜を形成し、エッチバックを行って電子トラップ膜を有する絶縁体浮遊ゲート５Ａを形成する〔図２８Ｂ〕。次に、ｎ型ポリシリコンの堆積とエッチバックによりコンタクトホール内にドレイン引出線のｎ型ポリシリコン膜４ａを形成する〔図２８Ｃ〕。ｎ型ポリシリコン膜４ａを形成する方法に代え選択成長によりｎ型単結晶シリコン膜を形成するようにしてもよい。次いで、第２層間絶縁膜８ｂを形成し、フォトリソグラフィ法によりドレイン領域上の第２層間絶縁膜８ｂを選択的に除去する〔図２８Ｄ〕。続いて、ｐ型ポリシリコンの堆積とエッチバック（またはＣＭＰ）を行ってポリシリコンを第２層間絶縁膜８ｂに埋め込んでドレイン引出線のｐ型ポリシリコン膜４ｂを形成する〔図２８Ｅ〕。次に、ソース領域上にコンタクトホールを開口し、ＴｉＮ、ＴｉおよびＷを順次堆積し、エッチバック（またはＣＭＰ）を行ってソース引出線７となるＷプラグを形成する〔図２８Ｆ〕。その後、金属配線２０と第３層間絶縁膜を形成する〔図２８Ｇ〕。
上記実施例では、電子トラップ膜として酸化アルミニウムを用いていたがこれに代え窒化シリコンを用いてもよい。
【実施例２６】
【００５４】
［製造方法実施例４］
図２９Ａ〜図２９Ｆは、製造方法の実施例４を示す工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンを堆積し、パターニングして、活性領域上に制御ゲート電極３を形成する。次に、熱酸化を行い、窒化シリコンおよび酸化シリコンを堆積して全面を保護絶縁膜１６によって被覆する。そして、ポリシリコンと酸化シリコンを堆積し異方性エッチングを行って制御ゲート電極３の側面に側壁シリコン膜９を含むサイドウォールを形成し、制御ゲート電極とサイドウォールをマスクとしてイオン注入を行って、ソース・ドレイン領域となるｎ型拡散層２を形成する〔図２９Ａ〕。次に、ドレインコンタクトホールを開口する領域以外の側壁シリコン膜をエッチング除去する。告いで、酸化シリコンを堆積して第１層間絶縁膜８ａを形成し、フォトリソグラフィ法により、第１層間絶縁膜８ａおよびサイドウォールを選択的にエッチング除去して、ドレイン領域上に側壁シリコン膜９の側面を露出させるコンタクトホールを開口する。そして、ポリシリコンおよび酸化シリコンの堆積と異方性エッチングを行って側壁シリコン膜９をその一部に含む浮遊ゲート５を形成する〔図２９Ｂ〕。次に、スピン塗布法等によりポリイミド膜を形成し、ＣＭＰを行ってコンタクトホール内に埋め込まれた有機フィラー２２を形成する。そして、酸素のイオン注入を行って浮遊ゲートの上部をシリコン酸化膜１８に変換する〔図２９Ｃ〕。次に、溶媒を用いて有機フィラー２２を除去した後、異方性エッチングを行って保護絶縁膜１６の一部を除去してドレイン領域を露出させる。そして、洗浄、希フッ酸処理等の表面処理を行った後、ｎ型ポリシリコン膜を堆積し、フォトリソグラフィ法によりｎ型ポリシリコン膜をパターニングして、ドレイン引出線４を形成する〔図２９Ｄ〕。次いで、シリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜８ｂを形成し、エッチバックまたはＣＭＰによりドレイン引出線の頭だしを行った後、第２層間絶縁膜８ｂを選択的にエッチング除去してソース領域上にコンタクトホールを開口する。そして、スパッタ法によりＴｉＮ、Ｔｉを堆積した後、Ｗを堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する〔図２９Ｅ〕。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第３層間絶縁膜８ｃを形成する〔図２９Ｆ〕。
本実施例では、有機フィラーをポリイミドを用いて形成していたがこの材料に代え適宜樹脂材料を使用することができる。但し、溶媒易溶型材料であることが望ましい。また、ポリシリコン膜とその上のシリコン酸化膜に異方性エッチングを施して、側壁シリコン膜や浮遊ゲートを形成する工程では、ポリシリコン膜とシリコン酸化膜とを一括してエッチングしても、各膜毎にエッチングするようにしてもよい。
【実施例２７】
【００５５】
［製造方法実施例５］
図３０Ａ〜図３０Ｆは、製造方法の実施例５を説明するための工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンとシリコン酸化膜２３を堆積した後、フォトリソグラフィ法を用いてパターニングして、活性領域上に制御ゲート電極３を、また素子分離領域１０上に書込み消去制御用配線１１を形成する。
次に、制御ゲート電極とシリコン酸化膜２３をマスクとしてイオン注入を行って、ソース・ドレイン領域となるｎ型拡散層２を形成する〔図３０Ａ〕。そして、スピン塗布法等によりポリイミド膜を形成し、ＣＭＰを行って平坦化した後、フォトリソグラフィ法を用いてポリイミド膜をパターニングしてドレイン領域上のみに残して、第１有機フィラー２２ａを形成する。次に、酸化シリコンを堆積しＣＭＰにより平坦化して第１層間絶縁膜８ａを形成する〔図３０Ｂ〕。【００５６】
次に、第１有機フィラー２２ａを除去し、表面処理を行った後、熱酸化を行って、制御ゲート電極と書込み消去制御用配線の側面にシリコン酸化膜２４を形成する。次いで、ポリシリコンと酸化シリコンの堆積と異方性エッチングを行って浮遊ゲート５を形成する〔図３０Ｃ〕。更に、スピン塗布法等によりポリイミド膜を形成し、ＣＭＰを行ってコンタクトホール内を埋込む第２有機フィラー２２ｂを形成する。続いて、酸素のイオン注入を行って浮遊ゲートの上部をシリコン酸化膜１８に変換する〔図３０Ｄ〕。次に、溶媒を用いて第２有機フィラー２２ｂを除去し、表面処理を行った後、ｎ型ポリシリコン膜を堆積し、フォトリソグラフィ法によりｎ型ポリシリコン膜をパターニングして、ドレイン引出線４を形成する。次いで、シリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜８ｂを形成し、エッチバックまたはＣＭＰによりドレイン引出線の頭だしを行った後、第２層間絶縁膜８ｂを選択的にエッチング除去してソース領域上にコンタクトホールを開口する。そして、スパッタ法によりＴｉＮ、Ｔｉを堆積した後、Ｗを堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する〔図３０Ｅ〕。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第３層間絶縁膜８ｃを形成する〔図３０Ｆ〕。
本実施例では、第１有機フィラーをポリイミドを用いて形成していたが、第１有機フィラー自体を感光性樹脂により形成するようにしてもよい。その場合には感光性樹脂の現像により直接フィラーを形成することができる。また、前実施例および本実施例において浮遊ゲートの一部酸化をイオン注入によって行っていたが、その際に使用するフィラーを無機材料など耐熱性の高い材料を用いて形成する場合には熱酸化を用いることもできる。また、浮遊ゲートとその上のシリコン酸化膜（第２ゲート絶縁膜）の形成方法では、両膜を堆積して一括して異方性エッチングを行うこともできるが、各成膜毎にエッチングを行うこともできる。更に、シリコン酸化膜の堆積を行うことなく、熱酸化により浮遊ゲートの表面に酸化膜を形成するようにしてもよい。
【実施例２８】
【００５７】
［製造方法実施例６］
図３１Ａ〜図３１Ｃは、製造方法の実施例６を説明するための工程順の断面図である。本実施例は、製造方法の実施例５の工程を、ゲート側面にサイドウォールを形成した後にソース・ドレイン領域を形成するように変更したものである。前実施例と同様の方法により、制御ゲート電極３と書込み消去制御用配線１１を形成した後、酸化シリコンの堆積と異方性エッチングにより、制御ゲート電極３と書込み消去制御用配線１１の側面にサイドウォールを形成し、イオン注入を行って、ソース・ドレイン領域となるｎ型拡散層２を形成する。その後、前実施例と同様の方法を用いて、第１有機フィラー２２ａと第１層間絶縁膜８ａとを形成する〔図３１Ａ〕。第１有機フィラー２２ａを除去した後、ポリシリコンと酸化シリコンの堆積と異方性エッチングを行って浮遊ゲート５を形成する〔図３１Ｂ〕。その後、前実施例と同様の方法を用いて、図３１Ｃに示すように加工する。
【実施例２９】
【００５８】
［製造方法実施例７］
図３２は、製造方法の実施例７を説明するための断面図である。本実施例は、製造方法の実施例６において形成したポリシリコンの浮遊ゲートを電子トラップ膜を含むものに変更したものである。すなわち、図３１Ａに示される状態に加工した後、第１有機フィラー２２ａを除去し、酸化アルミニウムと酸化シリコンを堆積し、異方性エッチングを行って絶縁体浮遊ゲート５Ａを形成する。その後、ドレイン引出線４を形成する工程以降の工程を実行して図３２に示すように加工する。
本実施例では、第２有機フィラーの形成工程と浮遊ゲートの酸化工程を省略することができ、工程が簡素化される。尚、実施例２６から２９（製造方法実施例４から７）で、有機フィラーを用いる方法を示したが、例えば窒化シリコン等の酸化シリコンやＳｉに対する高選択エッチングが可能な材料を無機フィラーとして使用しても良い。無機フィラーとしては、窒化シリコンに限らず、リン含有酸化膜等で形成し、高選択気相ＨＦエッチング等の技術を用いて除去しても良い。
【実施例３０】
【００５９】
［製造方法実施例８］
図３３Ａ〜図３３Ｄは、製造方法の実施例８を説明するための工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンを堆積し、パターニングして制御ゲート電極３を形成し、その側面にサイドウォールを形成した後、イオン注入を行ってソース・ドレイン領域となるｎ型拡散層２を形成する。そして、酸化シリコンを堆積して第１層間絶縁膜８ａを形成する。ＣＭＰなどにより表面平坦化を行った後、ポリシリコンを堆積し、パターニングして浮遊ゲート５を形成する。その後、更に酸化シリコンを堆積して第２層間絶縁膜８ｂを形成する〔図３３Ａ〕。【００６０】
次に、フォトリソグラフィ法により、第２層間絶縁膜８ｂ、浮遊ゲート５および第１層間絶縁膜８ａを選択的にエッチング除去して、ドレイン領域上にコンタクトホールを開口する〔図３３Ｂ〕。そして、熱酸化を行い浮遊ゲート５の内側面にゲート絶縁膜となるシリコン酸化膜２５を形成する〔図３３Ｃ〕。次に、異方性エッチングによりコンタクトホール底面のシリコン酸化膜を除去し、表面処理を行った後、選択成長法によりコンタクトホール内にｎ型単結晶シリコン膜４ｄを成長させ、続いてコリメートスパッタ法によりＴ2Ｏ5を堆積してコンタクトホール内に絶縁膜４ｃを形成する。続いてポリシリコンの堆積およびエッチバック（またはＣＭＰ）を行ってｎ型ポリシリコン膜４ａの埋め込みを行い、ｎ型単結晶シリコン膜４ｄ、絶縁膜４ｃ、ｎ型ポリシリコン膜４ａからなるドレイン引出線４を形成する。次いで、第２および第１層間絶縁膜８ｂ、８ａを選択的にエッチング除去してソース領域上にコンタクトホールを開口する。そして、金属を堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する〔図３３Ｄ〕。その上に、必要に応じて更に配線、層間絶縁膜を１ないし複数層形成する。
【実施例３１】
【００６１】
［製造方法実施例９］
図３４Ａ〜図３４Ｆは、製造方法の実施例９を説明するための工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンとチタンを堆積し、フォトリソグラフィ法を用いてパターニングして、活性領域上にポリシリコン膜３ａと金属膜３ｂとからなる制御ゲート電極３を形成する。次に、酸化シリコンを堆積し異方性エッチングを行って制御ゲート電極３の側面にサイドウォールを形成し、制御ゲート電極とサイドウォールをマスクとしてイオン注入を行って、ソース・ドレイン領域となるｎ型拡散層２を形成する〔図３４Ａ〕。そして、表面処理後、熱酸化と酸化シリコンの堆積を行ってシリコン酸化膜２６を形成し、続いてポリシリコンを堆積しパターニングを行って、一部が制御ゲート電極３に重なる浮遊ゲート５を形成する。次に、酸化シリコンを堆積し平坦化を行って第１層間絶縁膜８ａを形成する〔図３４Ｂ〕。【００６２】
次に、フォトリソグラフィ法により、第１層間絶縁膜８ａおよび浮遊ゲート５を選択的にエッチング除去して、ドレイン領域上にコンタクトホールを開口した後、熱酸化を行い浮遊ゲート５の内側面にシリコン酸化膜２５を形成する〔図３４Ｃ〕。そして、異方性エッチングおよび表面処理を行った後、選択成長法によりシリコンを結晶成長させコンタクトホール内にｎ型単結晶シリコン膜４ｄを形成する〔図３４Ｄ〕。次いで、ポリシリコンの堆積とパターニングを行って、ｎ型ポリシリコン膜４ａを残し、ｎ型単結晶シリコン膜４ｄ、ｎ型ポリシリコン膜４ａからなるドレイン引出線４を形成する。次いで、シリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜８ｂを形成し、エッチバック（またはＣＭＰ）を行ってｎ型ポリシリコン膜４ａの表面を露出させる〔図３４Ｅ〕。その後、第２層間絶縁膜８ｂおよび第１層間絶縁膜８ａを選択的にエッチング除去してソース領域上にコンタクトホールを開口する。そして、スパッタ法により金属を堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第３層間絶縁膜８ｃを形成する〔図３４Ｆ〕。
【実施例３２】
【００６３】
［製造方法実施例１０］
図３５Ａ〜図３５Ｄは、製造方法の実施例１０を説明するための工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、フォトリソグラフィによりドレイン形成領域上に開口を有するレジスト膜を形成しこれをマスクとしてイオン注入を行ってドレイン領域となるｎ型拡散層２を形成する。
熱酸化を行ってゲート絶縁膜を形成した後、ポリシリコンを堆積し、フォトリソグラフィ法によりパターニングを行って、制御ゲート電極３を形成する。次に、表面処理、熱酸化および酸化シリコンの堆積を行ってシリコン酸化膜２６を形成し、続いてポリシリコンを堆積しパターニングを行って、制御ゲート電極３との重なり部を有し、ドレイン領域上に延在する浮遊ゲート５を形成する〔図３５Ａ〕。次に、酸化シリコンを堆積し異方性エッチングを行って制御ゲート電極３の側面にサイドウォールを形成し、イオン注入を行って、ソース領域となるｎ型拡散層２を形成する。続いて、酸化シリコンを堆積し平坦化を行って第１層間絶縁膜８ａを形成する〔図３５Ｂ〕。【００６４】
次に、フォトリソグラフィ法により、第１層間絶縁膜８ａおよび浮遊ゲート５を選択的にエッチング除去して、ドレイン領域上にコンタクトホールを開口した後、熱酸化を行い浮遊ゲート５の内側面にゲート絶縁膜となるシリコン酸化膜２５を形成する。そして、異方性エッチングおよび表面処理を行った後、ポリシリコンを堆積し、エッチバック（またはＣＭＰ）を行ってコンタクトホール内にｎ型ポリシリコンからなるドレイン引出線４を形成する〔図３５Ｃ〕。次いで、第１層間絶縁膜８ａを選択的にエッチング除去してソース領域上にコンタクトホールを開口し、スパッタ法により金属を堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第２層間絶縁膜８ｂを形成する〔図３５Ｄ〕。
【実施例３３】
【００６５】
［製造方法実施例１１］
図３６Ａ〜図３６Ｄは、製造方法の実施例１１を説明するための工程順の断面図である。まず、ｐ型シリコン基板１の表面領域内に、活性領域を区画する素子分離領域１０を形成し、フォトリソグラフィによりドレイン形成領域上に開口を有するレジスト膜を形成しこれをマスクとしてイオン注入を行ってドレイン領域となるｎ型拡散層２を形成する。
熱酸化を行った後、ポリシリコンを堆積し、フォトリソグラフィ法によりパターニングを行って、ドレイン領域上を覆う浮遊ゲート５を形成する。次に、表面処理と熱酸化を行ってゲート絶縁膜を形成し、続いてポリシリコンを堆積しパターニングを行って浮遊ゲート５と重なり部を有する制御ゲート電極３を形成する〔図３６Ａ〕。次に、酸化シリコンを堆積し異方性エッチングを行って制御ゲート電極３の側面にサイドウォールを形成し、イオン注入を行って、ソース領域となるｎ型拡散層２を形成する。続いて、酸化シリコンを堆積し平坦化を行って第１層間絶縁膜８ａを形成する〔図３６Ｂ〕。【００６６】
次に、フォトリソグラフィ法により、第１層間絶縁膜８ａおよび浮遊ゲート５を選択的にエッチング除去して、ドレイン領域上にコンタクトホールを開口した後、熱酸化を行い浮遊ゲート５の内側面にゲート絶縁膜となるシリコン酸化膜２５を形成する。そして、異方性エッチングおよび表面処理を行った後、ポリシリコンを堆積し、エッチバック（またはＣＭＰ）を行ってコンタクトホール内にｎ型ポリシリコンからなるドレイン引出線４を形成する〔図３６Ｃ〕。次いで、第１層間絶縁膜８ａを選択的にエッチング除去してソース領域上にコンタクトホールを開口し、スパッタ法により金属を堆積してコンタクトホール内を満たし、エッチバック（またはＣＭＰ）を行ってソース引出線７を形成する。その後、スパッタ法によりＡｌなどの金属膜を堆積し、パターニングして金属配線２０を形成し、更に全面に絶縁膜を堆積して第２層間絶縁膜８ｂを形成する〔図３６Ｄ〕。【００６７】
以上、本発明の好ましい実施の形態、実施例について説明したが、本発明は上記実施の形態、実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、実施例での導電型をすべて反転させ印加電圧の極性を逆にするようにしてもよい。
【図１Ａ】
0005045105.tif 000002
【図１Ｂ】
0005045105.tif 000003
【図１Ｃ】
0005045105.tif 000004
【図１Ｄ】
0005045105.tif 000005
【図２Ａ】
0005045105.tif 000006
【図２Ｂ】
0005045105.tif 000007
【図２Ｃ】
0005045105.tif 000008
【図２Ｄ】
0005045105.tif 000009
【図３Ａ】
0005045105.tif 000010
【図３Ｂ】
0005045105.tif 000011
【図３Ｃ】
0005045105.tif 000012
【図３Ｄ】
0005045105.tif 000013
【図４Ａ】
0005045105.tif 000014
【図４Ｂ】
0005045105.tif 000015
【図４Ｃ】
0005045105.tif 000016
【図４Ｄ】
0005045105.tif 000017
【図５Ａ】
0005045105.tif 000018
【図５Ｂ】
0005045105.tif 000019
【図５Ｃ】
0005045105.tif 000020
【図５Ｄ】
0005045105.tif 000021
【図６Ａ】
0005045105.tif 000022
【図６Ｂ】
0005045105.tif 000023
【図６Ｃ】
0005045105.tif 000024
【図６Ｄ】
0005045105.tif 000025
【図７Ａ】
0005045105.tif 000026
【図７Ｂ】
0005045105.tif 000027
【図７Ｃ】
0005045105.tif 000028
【図７Ｄ】
0005045105.tif 000029
【図７Ｅ】
0005045105.tif 000030
【図８Ａ】
0005045105.tif 000031
【図８Ｂ】
0005045105.tif 000032
【図８Ｃ】
0005045105.tif 000033
【図８Ｄ】
0005045105.tif 000034
【図９Ａ】
0005045105.tif 000035
【図９Ｂ】
0005045105.tif 000036
【図９Ｃ】
0005045105.tif 000037
【図９Ｄ】
0005045105.tif 000038
【図１０Ａ】
0005045105.tif 000039
【図１０Ｂ】
0005045105.tif 000040
【図１０Ｃ】
0005045105.tif 000041
【図１０Ｄ】
0005045105.tif 000042
【図１１Ａ】
0005045105.tif 000043
【図１１Ｂ】
0005045105.tif 000044
【図１１Ｃ】
0005045105.tif 000045
【図１１Ｄ】
0005045105.tif 000046
【図１２Ａ】
0005045105.tif 000047
【図１２Ｂ】
0005045105.tif 000048
【図１２Ｃ】
0005045105.tif 000049
【図１２Ｄ】
0005045105.tif 000050
【図１３Ａ】
0005045105.tif 000051
【図１３Ｂ】
0005045105.tif 000052
【図１４Ａ】
0005045105.tif 000053
【図１４Ｂ】
0005045105.tif 000054
【図１４Ｃ】
0005045105.tif 000055
【図１４Ｄ】
0005045105.tif 000056
【図１５Ａ】
0005045105.tif 000057
【図１５Ｂ】
0005045105.tif 000058
【図１５Ｃ】
0005045105.tif 000059
【図１５Ｄ】
0005045105.tif 000060
【図１６Ａ】
0005045105.tif 000061
【図１６Ｂ】
0005045105.tif 000062
【図１６Ｃ】
0005045105.tif 000063
【図１６Ｄ】
0005045105.tif 000064
【図１７Ａ】
0005045105.tif 000065
【図１７Ｂ】
0005045105.tif 000066
【図１７Ｃ】
0005045105.tif 000067
【図１７Ｄ】
0005045105.tif 000068
【図１８Ａ】
0005045105.tif 000069
【図１８Ｂ】
0005045105.tif 000070
【図１８Ｃ】
0005045105.tif 000071
【図１８Ｄ】
0005045105.tif 000072
【図１９Ａ】
0005045105.tif 000073
【図１９Ｂ】
0005045105.tif 000074
【図１９Ｃ】
0005045105.tif 000075
【図１９Ｄ】
0005045105.tif 000076
【図２０Ａ】
0005045105.tif 000077
【図２０Ｂ】
0005045105.tif 000078
【図２０Ｃ】
0005045105.tif 000079
【図２０Ｄ】
0005045105.tif 000080
【図２１Ａ】
0005045105.tif 000081
【図２１Ｂ】
0005045105.tif 000082
【図２１Ｃ】
0005045105.tif 000083
【図２１Ｄ】
0005045105.tif 000084
【図２２Ａ】
0005045105.tif 000085
【図２２Ｂ】
0005045105.tif 000086
【図２２Ｃ】
0005045105.tif 000087
【図２２Ｄ】
0005045105.tif 000088
【図２３Ａ】
0005045105.tif 000089
【図２３Ｂ】
0005045105.tif 000090
【図２３Ｃ】
0005045105.tif 000091
【図２３Ｄ】
0005045105.tif 000092
【図２４】
0005045105.tif 000093
【図２５Ａ】
0005045105.tif 000094
【図２５Ｂ】
0005045105.tif 000095
【図２５Ｃ】
0005045105.tif 000096
【図２５Ｄ】
0005045105.tif 000097
【図２６Ａ】
0005045105.tif 000098
【図２６Ｂ】
0005045105.tif 000099
【図２６Ｃ】
0005045105.tif 000100
【図２６Ｄ】
0005045105.tif 000101
【図２６Ｅ】
0005045105.tif 000102
【図２６Ｆ】
0005045105.tif 000103
【図２６Ｇ】
0005045105.tif 000104
【図２６Ｈ】
0005045105.tif 000105
【図２６Ｉ】
0005045105.tif 000106
【図２６Ｊ】
0005045105.tif 000107
【図２６Ｋ】
0005045105.tif 000108
【図２６Ｌ】
0005045105.tif 000109
【図２６Ｍ】
0005045105.tif 000110
【図２７Ａ】
0005045105.tif 000111
【図２７Ｂ】
0005045105.tif 000112
【図２７Ｃ】
0005045105.tif 000113
【図２７Ｄ】
0005045105.tif 000114
【図２７Ｅ】
0005045105.tif 000115
【図２７Ｆ】
0005045105.tif 000116
【図２８Ａ】
0005045105.tif 000117
【図２８Ｂ】
0005045105.tif 000118
【図２８Ｃ】
0005045105.tif 000119
【図２８Ｄ】
0005045105.tif 000120
【図２８Ｅ】
0005045105.tif 000121
【図２８Ｆ】
0005045105.tif 000122
【図２８Ｇ】
0005045105.tif 000123
【図２９Ａ】
0005045105.tif 000124
【図２９Ｂ】
0005045105.tif 000125
【図２９Ｃ】
0005045105.tif 000126
【図２９Ｄ】
0005045105.tif 000127
【図２９Ｅ】
0005045105.tif 000128
【図２９Ｆ】
0005045105.tif 000129
【図３０Ａ】
0005045105.tif 000130
【図３０Ｂ】
0005045105.tif 000131
【図３０Ｃ】
0005045105.tif 000132
【図３０Ｄ】
0005045105.tif 000133
【図３０Ｅ】
0005045105.tif 000134
【図３０Ｆ】
0005045105.tif 000135
【図３１Ａ】
0005045105.tif 000136
【図３１Ｂ】
0005045105.tif 000137
【図３１Ｃ】
0005045105.tif 000138
【図３２】
0005045105.tif 000139
【図３３Ａ】
0005045105.tif 000140
【図３３Ｂ】
0005045105.tif 000141
【図３３Ｃ】
0005045105.tif 000142
【図３３Ｄ】
0005045105.tif 000143
【図３４Ａ】
0005045105.tif 000144
【図３４Ｂ】
0005045105.tif 000145
【図３４Ｃ】
0005045105.tif 000146
【図３４Ｄ】
0005045105.tif 000147
【図３４Ｅ】
0005045105.tif 000148
【図３４Ｆ】
0005045105.tif 000149
【図３５Ａ】
0005045105.tif 000150
【図３５Ｂ】
0005045105.tif 000151
【図３５Ｃ】
0005045105.tif 000152
【図３５Ｄ】
0005045105.tif 000153
【図３６Ａ】
0005045105.tif 000154
【図３６Ｂ】
0005045105.tif 000155
【図３６Ｃ】
0005045105.tif 000156
【図３６Ｄ】
0005045105.tif 000157
【図３７Ａ】
0005045105.tif 000158
【図３７Ｂ】
0005045105.tif 000159
【図３７Ｃ】
0005045105.tif 000160