(57)【特許請求の範囲】
【請求項１】
半導体基板にフローティングゲートメモリーセルの半導体メモリーアレーを形成し、各メモリーセルがフローティングゲート、第１端子、それらの間のチャンネル領域を有する第２端子、及びコントロールゲートを備えた自己整列方法であって、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、それらの領域が、互いに実質的に平行でかつ第１の方向に延在し、隣り合う離隔領域の各対の間にアクティブ領域を持ち、該アクティブ領域の各々が、半導体基板上の絶縁材料の第１層と、該絶縁材料の第１層上の導電材料の第１層とを備える、工程と、
ｂ）前記アクティブ領域及び離隔領域にまたがる複数の離隔された第１のトレンチを形成する工程であって、それらのトレンチが、互いに実質的に平行でかつ第１の方向とほぼ直交する第２の方向に延在し、さらに、各アクティブ領域内の前記導電性材料の第１層を露出させ、各第１トレンチが切り込みが形成された側壁を持つ、工程と、
ｃ）前記導電性材料の第１層の上方に隣接して配置されたアクティブ領域の各々に絶縁材料の第２層を形成する工程と、
ｄ）前記第１トレンチの各々に第２導電材料を充填して第２導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、そのブロックが絶縁材料の前記第２層に隣接し、基板から絶縁されており、さらに、そのブロックが、第１のトレンチの側壁内の切り込みによって形成された突出部を備え、それが絶縁材料の第２層及び導電材料の第１層の上方に配置されている、工程と、
ｅ）複数の第１端子を基板に形成する工程であって、各アクティブ領域内で、各第１端子が１つのブロックと隣接する、工程と、
ｆ）複数の第２端子を基板に形成する工程であって、各アクティブ領域内で、各第２端子が前記第１端子から離隔されるとともに、導電材料の第１層の下方にある、工程と、
ｇ）前記アクティブ領域及び離隔領域にまたがって複数の離隔された第２のトレンチを形成する工程であって、前記第２トレンチが互いに平行でかつ第２の方向に延在し、前記第２トレンチの各々が、選択されたブロックの対の間に形成され、さらに、前記導電材料の第１層及び絶縁材料の第１層を貫通して前記第２端子を露出させる、工程と、
ｈ）前記第２のトレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
ｉ）前記第２のトレンチの各々に導電性材料を充填する工程であって、該材料が前記絶縁材料の第３層によって前記第１の導電層から絶縁されている、工程とを含む方法。
【請求項２】
請求項１の方法において、各ブロックの下方の部分は前記導電材料の第１層に隣接するとともに、前記絶縁材料の第２層により前記導電材料の第１層から絶縁されている方法。
【請求項３】
請求項１の方法において、前記絶縁材料の第２層の形成工程は、前記第１のトレンチの側壁に絶縁体を形成する工程と、前記導電性材料の第１層の上方表面に絶縁体を形成する工程とを含む方法。
【請求項４】
請求項１の方法において、前記ブロックの各々が前記突出部の下方にあるノッチを持つコントロールゲートを形成する方法。
【請求項５】
請求項１の方法において、前記第１のトレンチの形成が、
前記導電性材料の第１層の上方に少なくとも１つの層を形成する工程と、
前記少なくとも１つの層の要素を通じて選択的にエッチング処理をして、前記第１トレンチの頂部を形成する工程と、
前記第１トレンチの各々の側壁上に側壁スペーサを形成する工程と、
前記第１トレンチの各々の前記側壁スペーサの間で前記導電性材料の第１層を通じてエッチング処理をして前記第１トレンチの底部を形成する工程と、
前記第１トレンチの各々から前記側壁スペーサを除去する工程とを含み、
前記第１トレンチの前記底部が前記第１トレンチの頂部の幅よりも狭い幅を持つ方法。
【請求項６】
請求項１の方法において、さらに、前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程を含む方法。
【請求項７】
請求項１の方法において、
前記第１トレンチの形成工程に、前記アクティブ領域及び離隔領域にまたがって前記第１トレンチの選択された対の間に中間トレンチを形成する工程を含み、その中間トレンチが、互いに平行でかつ第２方向に延在するようにすることを含み、さらに、
前記第１トレンチの充填に、前記中間トレンチに第２の導電性材料を充填して該中間トレンチ内に第２の導電性材料のブロックを形成することを含む方法。
【請求項８】
請求項７の方法において、さらに、前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程を含む方法。
【請求項９】
請求項７の方法において、さらに、
前記アクティブ領域及び離隔領域にまたがって、実質的に平行でかつ前記第２の方向に延在する複数の離隔された第２トレンチを形成する工程であって、該第２トレンチが前記中間トレンチから前記第２導電性材料を除去することによって形成され、さらに、前記導電性材料の第１層及び前記絶縁材料の第１層を通じて前記中間トレンチを延在させて前記第２端子を露出させる工程と、
前記第２トレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
前記第２トレンチの各々に、前記絶縁材料の第３層によって前記導電材料の第１層から絶縁される導電性材料を充填する工程とを含む方法。
【請求項１０】
請求項１の方法において、さらに、
導電性材料のブロックの各々の側壁に沿って絶縁材料の側壁スペーサを形成する工程と、
前記側壁スペーサの１つと直ぐに隣り合う第１端子の各々に金属化されたシリコンの層を形成する工程であって、該金属化されたシリコンの層の各々が前記側壁スペーサの１つと自己整列する工程とを含む方法。
【請求項１１】
請求項１０の方法において、さらに、
前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程であって、前記第１トレンチの各々に関して、第１トレンチの側壁が前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とを整列する工程と、
前記金属化されたシリコンの層の上方に絶縁材料の第３層を形成する工程であって、前記第１トレンチの各々に関して、第１トレンチの側壁が、前記絶縁材料の第３層の端部を、前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とに整列させる工程とを含む方法。
【請求項１２】
請求項１０の方法において、さらに、
前記金属化されたシリコンの各層の上方でかつそれに自己整列された側壁スペーサに対し導電性材料を形成する工程を含む方法。
【請求項１３】
請求項１０の方法において、前記側壁スペーサの各々を形成する工程に、側壁スペーサと導電性材料の側壁との間に絶縁材料の層を形成する工程を含む方法。
【請求項１４】
請求項１の方法において、さらに、
導電性材料の各ブロックの側壁に沿って絶縁材料の第２の側壁スペーサを形成して、該第２の側壁スペーサの対が、互いに隣り合うが離隔されており、第１の端子の１つが実質的にそれらの間に存在するようにする工程と、
１つの第１端子に対応する第２側壁スペーサの対の間の第１端子の１つに金属化されたシリコンの層を形成し、金属化されたシリコンの層が、第２側壁スペーサの対応する対によって前記１つの第１端子と自己整列されるようにする工程と、
前記アクティブ領域の上方にパッシベーション材料の層を形成する工程と、
前記パッシベーション材料を通じてコンタクト開口を形成する工程であって、各コンタクト開口に関して、
コンタクト開口が下方に延在して前記金属化されたシリコン層の１つを露出させ、
コンタクト開口が第２側壁スペーサの対応する対によって画定された下方部分を持ち、さらに、
コンタクト開口が第２側壁スペーサの対応する対の間の空間よりも広い空間の上方部分を持つ工程と、
コンタクト開口の各々を導電性材料で充填する工程とを含む方法。
【請求項１５】
請求項１の方法において、さらに、
前記アクティブ領域及び離隔領域にまたがって複数の離隔された第２のトレンチを形成する工程であって、前記第２トレンチが互いに平行でかつ第２の方向に延在し、前記第２トレンチの各々が、第２の導電性材料のブロックの１に隣接し、前記導電性材料の第１層の一部を露出させる工程を含む方法。
【請求項１６】
請求項１５の方法において、さらに、
前記第２トレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
各第２トレンチの内の導電性材料の第１層の露出された部分にレンズ形状の酸化物層を形成する工程とを含む方法。
【請求項１７】
請求項１の方法において、
第１トレンチの各々に関して、該第１トレンチが、上方部分及び下方部分を持ち、上方部分が下方部分の幅よりも広く、
該第１トレンチの側壁内の切り込みが前記第１トレンチの上方部分と前記第１トレンチの下方部分との間に形成された方法。
【請求項１８】
請求項１７の方法において、各ブロックの下方部分が前記導電材料の第１層の隣に配置され、前記絶縁材料の第２層によってそれから絶縁されている方法。
【請求項１９】
電気的にプログラム可能及び消去可能なメモリデバイスのアレーであって、
第１の導電型の半導体材料の基板と、
基板上に互いに実質的に平行で第１の方向に延在するように形成された離隔された離隔領域であって、隣接する離隔領域の各対の間にはアクティブ領域が存在する離隔領域とを備え、
各アクティブ領域が、第１の方向に延在する複数のメモリーセルを備え、各メモリーセルが、
基板に形成された第２の導電型の第１及び第２の離隔された端子であって、それらの間の基板にはチャンネル領域を備える第１及び第２の離隔された端子と、
前記チャンネル上及び前記基板上に配置された第１の絶縁層と、
前記第１の絶縁層上に配置され、前記チャンネル領域の一部及び第２の離隔された端子の一部の上方に延在する導電性のフローティングゲートと、
該フローティングゲートの上方に隣接して配置され、貫通する電荷のファウラー・ノルドハイム・トンネルを許容する厚さを持つ絶縁材料の第２層と、
該絶縁材料の第２層及びフローティングゲートに隣接して配置されたほぼ平坦な側面と、この平坦な側面部からフローティングゲートの上方に部分的に延びるように突き出てそれから絶縁されている突出部とを備える導電性のコントロールゲートと、
前記第２の離隔された端子の上方に該第２の離隔された端子と電気的に接触して配置される導電性材料のブロックとを備えるアレー。
【請求項２０】
請求項１９のアレーにおいて、前記コントロールゲートの各々が隣接する離隔領域を横切って前記第１の方向とほぼ直行する第２の方向に延出し、隣接するアクティブ領域内のコントロールゲートと電気的に接続されるアレー。
【請求項２１】
請求項１９のアレーにおいて、前記コントロールゲートは前記突出部の下方にノッチを形成するアレー。
【請求項２２】
請求項１９のアレーにおいて、前記コントロールゲートの各々は第１の部分及び第２の部分を持ち、該第１の部分がほぼ矩形状に形成されて前記絶縁材料の第２層及びフローティングゲートの近くに配置され、前記第２の部分が、ほぼ矩形状に形成されて前記第１の部分の幅よりも広い幅を持ち、それにより、第２の部分の一部が、前記絶縁材料の第２層の一部及びフローティングゲートの一部の上方に延在するアレー。
【請求項２３】
半導体基板にフローティングゲートメモリーセルの半導体メモリーアレーを形成し、各メモリーセルが、フローティングゲート、第１端子、第２端子、それらの間にあるチャンネル領域及びコントロールゲートを持つ方法であって、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、前記離隔領域が互いに実質的に平行で第１の方向に延在しており、隣接する離隔領域の各対の間にアクティブ領域が存在し、アクティブ領域の各々が、半導体基板上の絶縁材料の第１層と、該絶縁材料の第１層上の導電材料の第１層とからなる、工程と、
ｂ）前記アクティブ領域及び離隔領域を横切って複数の離隔された第１トレンチを形成する工程であって、前記第１トレンチが互いに実質的に平行で、前記第１の方向とほぼ直行する第２の方向に延在しており、さらに、各アクティブ領域内の導電材料の第１層を露出する工程と、
ｃ）各アクティブ領域内に、導電性材料の第１層の上方に隣接して配置された絶縁材料の第２層を形成する工程と、
ｄ）前記第１トレンチの側面上に第１の側壁スペーサを形成する工程と、
ｅ）前記第１の側壁スペーサの各々に第２の側壁スペーサを形成する工程と、
ｆ）各アクティブ領域に第２のトレンチを形成する工程であって、各第２のトレンチが、第１の側壁スペーサの１つの直ぐ近くに隣接する側壁を有する、工程と、
ｇ）前記第１の側壁スペーサを除去して各第２のトレンチの側面に切り込みを形成する工程と、
ｈ）各第２のトレンチを第２の導電材料で充填して第２の導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、前記ブロックが絶縁材料の第２層に隣接するとともに前記基板から絶縁されており、さらに、前記ブロックが、絶縁材料の第２層及び導電材料の第１層の上方に配置された第２のトレンチの側面の切り込みによって形成された突出部を備える、工程と、
ｉ）前記基板に複数の第１端子を形成し、各アクティブ領域内において各第１端子がブロックの１つと隣接するようにする工程と、
ｊ）前記基板に複数の第２端子を形成し、各アクティブ領域内において各第２端子が第１端子から離隔されるとともに導電材料の第１層の下方に存在するようにする工程とを含む方法。
【請求項２４】
請求項２３の方法において、前記第１のスペーサの各々は前記絶縁材料の第２層の直ぐ上方に形成される方法。
【請求項２５】
請求項２３の方法において、前記第２のスペーサの各々は前記絶縁材料の第２層の直ぐ上方に形成される方法。
【請求項２６】
請求項２３の方法において、各ブロックの下方の部分は、前記導電材料の第１層の近くに配置され、前記絶縁材料の第２層によってそれから絶縁されている方法。
【請求項２７】
請求項２３の方法において、各ブロックは、前記突出部の真下にノッチを持つコントロールゲートを形成する方法。
【請求項２８】
請求項２３の方法において、前記第２トレンチの形成工程には、前記アクティブ領域において導電材料の第１層を露出させる工程を含む方法。
【請求項２９】
請求項２８の方法において、前記絶縁材料の第２層の形成工程には、第２トレンチの側面に絶縁要素を形成する工程と、前記導電材料の第１層の上方表面上に絶縁要素を形成する工程とを含む方法。
【請求項３０】
請求項２３の方法において、さらに、前記第２のトレンチの各々に絶縁材料の第３層を形成する工程と、前記第２のトレンチの各々に導電性材料を充填する工程であって、該材料が前記絶縁材料の第３層によって前記第１の導電層から絶縁されている、工程と含む方法。
【請求項３１】
請求項２３の方法において、前記第１のトレンチの形成が、
前記導電性材料の第１層の上方少なくとも１つの層を形成する工程と、
前記少なくとも１つの層を通じて選択的にエッチング処理をして、前記第１トレンチの頂部を形成し、次に前記第１及び第２スペーサを前記第１トレンチ内に形成する工程と、
各第１トレンチの第２の側壁スペーサの間においてかつ導電材料の第１層を通じてエッチング処理をして前記第１のトレンチの底部を形成する工程とを含み、
前記第１トレンチの前記底部が前記第１トレンチの頂部の幅よりも狭い幅を持つ方法。
【請求項３２】
請求項２３の方法において、さらに、
前記導電材料の各ブロックの側面に沿って絶縁材料の第３の側壁スペーサを形成する工程と、
前記第３の側壁スペーサの１つの直ぐ隣にある各第２端子に金属化されたシリコン層を形成する工程であって、該金属化されたシリコンの各層が前記第３の側壁スペーサの１つと自己整列する工程とを含む方法。
【請求項３３】
請求項３２の方法において、さらに、
前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程であって、前記第２トレンチの各々に関して、第２トレンチの側壁が前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とを整列する工程と、
ブロックを前記第２導電材料の各ブロックに隣接して形成する工程と、
前記金属化されたシリコンの層の上方に絶縁材料の第３層を形成する工程であって、前記ブロックの各々に関して、前記ブロックの側壁が、前記絶縁材料の第３層の端部を、前記金属化されたシリコンの端部と前記第２導電材料のブロックの端部とに整列させる工程とを含む方法。
【請求項３４】
請求項３２の方法において、さらに、前記金属化されたシリコンの層の各々の上方でかつそれに自己整列された第３の側壁スペーサに対し導電性材料を形成する工程を含む方法。
【請求項３５】
請求項３２の方法において、前記第３側壁スペーサの各々の形成工程に、前記第３側壁スペーサと導電材料のブロックの側壁との間に絶縁材料の層を形成する工程を含む方法。
【請求項３６】
請求項２３の方法において、さらに、
前記導電材料の各ブロックの側壁に沿って絶縁材料の第３側壁スペーサを形成して、第３側壁スペーサが互いに隣接するが離隔されており、第１端子の１つが実質的にそれらの間に存在するようにする工程と、
１つの第１端子に対応する第３側壁スペーサの対の間の第１端子の各々に金属化されたシリコンの層を形成し、その金属化されたシリコンの層が第３の側壁スペーサの対応する対によって１つの第１端子と自己整列するようにする工程と、
前記アクティブ領域上にパッシベーション材料の層を形成する工程と、
前記パッシベーション材料を通じてコンタクト開口を形成する工程であって、各コンタクト開口に関して、
該コンタクト開口が、下方に延びて前記金属化されたシリコン層の１つを露出させ、
該コンタクト開口が、第３側壁スペーサの対応する対によって画定された下方部分を持ち、さらに、
該コンタクト開口が、前記第３側壁スペーサの対応する対の間の空間より広い上方部分を持つ工程と、
前記コンタクト開口の各々に、導電材料を充填する工程とを含む方法。
【発明の詳細な説明】
【０００１】
技術分野
本願発明は、スプリットゲート型のフローティングゲートメモリーセルの半導体メモリーアレーを形成する自己整列方法に関する。本願発明はまた上記のタイプのフローティングゲートメモリーセルの半導体メモリーアレーに関する。
【０００２】
発明の背景
半導体基板に形成されていて、電荷を収容するためにフローティングゲートを用いる不揮発性半導体メモリーセル及びそのような不揮発性メモリーセルのメモリーアレーは、従来から公知である。典型的には、そのようなフローティングゲートメモリーセルはスプリットゲートタイプ、スタックゲートタイプ又はそれらの組み合わせである。
【０００３】
半導体フローティングゲートメモリーセルアレーの製造が直面する問題の一つとして、ソース、ドレイン、コントロールゲート及びフローティングゲートのような様々な構成要素の整列がある。半導体製造工程の統合の設計上のルールが減少し、それにより、最小の印刷の特徴が薄れてきたので、正確な整列の必要性がより重要になってきた。様々な部分の整列も半導体製造製品の製造歩留まりを決定する。
【０００４】
自己整列は従来からよく知られている。自己整列とは、１又は２以上の材料を含む１又は２以上の工程を進行させて、その工程が進行する際に、特徴的な形状部分が自動的に互いに整列するような作用をいう。従って、本願発明は、その自己整列技術を用いてフローティングゲートメモリーセル型の半導体メモリーアレーの製造を達成する。
【０００５】
スプリットゲート構造では、コントロールゲートが、ミラーセルを妨害する際のみならず、ソース側注入ＦＬＡＳＨセルのプログラム注入効率に影響を与える際に、主たる役目を演じるということが知られている。Ｌｃｇに関する良好な工程制御（また、ＷＬ（ワードライン）ポリレングスとも呼ばれており、それは、チャンネルの上方に配置されたコントロールゲート又は選択ゲートの長さである）は、確実に、コントロールゲートデバイスを完全にターンオフすることができ、その結果、プログラムの間ミラーセル内で発生するどのような障害（プログラム障害）も効率良く防止できる。本願発明は、より良いプログラム障害特性を持つ自己整列型のＦＬＡＳＨセルを実現する方法である。また、本願発明はそのような装置ででもある。
【０００６】
本願発明において、ＷＬ（制御／選択ゲート）ポリレングスが、フォトリソグラフィー技術によって制御され、それは、スペーサ工程によって形成されたＷＬポリと比較すると、そのＷＬポリレングスを越える優れた拡張性及び制御を提供する。写真工程に関する厳格な制御は論理技術の副産物なので、本願発明は、ＷＬポリレングスに良好な制御、従って、ミラーセルにおけるプログラム混乱の良好な抑制を提供する。本願発明の追加の利点は、それにより、同一のウエーハ上に異なるポリレングスを持つセルを形成することができる点にある。
【０００７】
また、本願発明は、ほぼ直線形状又は平面側壁部分を持つＷＬポリも形成し、それにより、側壁のスペーサを容易にかつより制御可能な状態で形成することができ、また、ＷＬからＢＬ（ビットライン）及びＷＬからソースへのブロック短絡の問題が容易にかつ管理可能な状態で解決される。さらに、本願発明の第１の実施例では、ＷＬポリはスペーサエッチングによるのではなくＷＬトレンチ（溝）によって画定される。従って、メモリーセルは、絶縁又はトレンチ酸化対能動の微細構成のためにＷＬ−ＷＬ短絡の影響を受けず、また、ＷＬポリはＷＬストラップ上の接触構造を容易にする（ＷＬストラップを必要としない）。第１実施例は、さらに、オプションに対し、重要な寸法検査のために「成長の検査の後」に、例えば、ＷＬ寸法の写真印刷の臨界画定後に実行することができる点で、従来技術を越えた利点を提供する。重要な寸法ＷＬに関する制御が目標を外れるときには、エラーを検出することができ、さらに、ウエーハを操作してその重要な寸法を正確に画定することができる。
【０００８】
本願発明は、半導体基板内にフローティングゲートメモリーの半導体メモリーアレーを形成する自己整列方法であり、各メモリーセルは、フローティングゲートと、第１端子と、第２端子と、それらの間のチャンネル領域と、コントロールゲートとを備える。その方法は、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、それらの領域が、互いに実質的に平行でかつ第１の方向に延在し、各対の隣接する絶縁領域の間にアクティブ領域を持ち、該アクティブ領域の各々が、半導体基板上の絶縁材料の第１層と、この絶縁材料の第１層上の導電材料の第１層とを備える、工程と、
ｂ）それらのアクティブ領域及び離隔領域にまたがる複数の離隔された第１のトレンチを形成する工程であって、それらのトレンチが、互いに実質的に平行でかつ第１の方向とほぼ直交する第２の方向に延在し、導電性材料の第１層を各アクティブ領域内に露出させ、各第１トレンチがそこに出っ張りが形成された側壁を持つ、工程と、
ｃ）導電性材料の第１層の上方に隣接して配置されたアクティブ領域の各々に絶縁材料の第２層を形成する工程と、
ｄ）第１トレンチの各々に第２導電材料を充填して第２導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、
そのブロックが絶縁材料の第２層に隣接し、基板から絶縁されており、さらに、
そのブロックが、第１のトレンチの側壁内の出っ張りによって形成された突出部を備え、それが絶縁材料の第２層及び導電材料の第１層の上方に配置されている、工程と、
ｅ）複数の第１端子を基板に形成する工程であって、各アクティブ領域内で、各第１端子が１つのブロックと隣接する、工程と、
ｆ）複数の第２端子を基板に形成する工程であって、各アクティブ領域内で、各第２端子が第１端子から離隔されるとともに、導電材料の第１層の下方にある、工程とを含む。
【０００９】
本願発明の別の観点によると、電気的にプログラム可能及び消去可能なメモリデバイスのアレーが、第１の導電型の半導体材料の基板と、基板上に互いに実質的に平行で第１の方向に延在するように形成された離隔された離隔領域とを備え、隣接する絶縁領域の各対の間にはアクティブ領域が存在する。各アクティブ領域は、第１の方向に延びる複数のメモリーセルを備えており、各メモリーセルは、基板に形成されていて第２の導電型の第１及び第２の離隔された端子を備え、それらの間の基板にはチャンネル領域が形成されている。また、各メモリーセルは、前記チャンネル上及び前記基板上に配置された第１の絶縁層と、前記第１の絶縁層上に配置され、前記チャンネル領域の一部及び第２端子の一部の上方に延びた導電性のフローティングゲートと、このフローティングゲートの上方に隣接して配置され、貫通する電荷のファウラー・ノルドハイム・トンネルを許容する厚さを持つ第２絶縁層と、その第２絶縁層及びフローティングゲートに隣接して配置されたほぼ平坦な側面と、この平坦な側面部からフローティングゲートの上方に部分的に延びるように突き出てフローティングゲートから絶縁されている突出部とを備える導電性のコントロールゲートとを備える。
【００１０】
本願発明の別の観点は、半導体基板にフローティングゲートメモリーセルの半導体メモリーアレーを形成する自己整列方法である。そこでは、各メモリーセルは、フローティングゲート、第１端子、第２端子、それらの間にあるチャンネル領域及びコントロールゲートを持つ。その方法は、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、その離隔領域は互いに実質的に平行で第１の方向に延在しており、隣接する離隔領域の各対の間にはアクティブ領域が存在し、アクティブ領域の各々は、半導体基板上の絶縁材料の第１層と、この絶縁材料の第１層上の導電材料の第１層とからなる、工程と、
ｂ）アクティブ領域及び絶縁領域を横切って複数の離隔された第１トレンチを形成する工程であって、そのトレンチは互いに実質的に平行で、第１の方向とほぼ直行する第２の方向に延在しており、さらに、各アクティブ領域内の導電材料の第１層を露出する工程と、
ｃ）各アクティブ領域内に、導電性材料の第１層の上方に隣接して配置された絶縁材料の第２層を形成する工程と、
ｄ）第１トレンチの側面上に第１の側面のスペーサ要素を形成する工程と、
ｅ）この第１側面のスペーサの各々に第２の側面スペーサ要素を形成する工程と、
ｆ）各アクティブ領域に第２のトレンチを形成する工程であって、各第２のトレンチが、第１の側面スペーサの１つの直ぐ近くに隣接している工程と、
ｇ）第１の側面スペーサを除去して各第２のトレンチの側面に切り込みを形成する工程と、
ｈ）各第２のトレンチを第２の導電材料で充填して第２の導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、
ブロックが絶縁材料の第２層に隣接するとともに基板から絶縁されており、さらに、
そのブロックが、絶縁材料の第２層及び導電材料の第１層の上方に配置された第２のトレンチの側面の切り込みによって形成された突出部を備える、工程と、
ｉ）基板に複数の第１端子を形成し、各アクティブ領域内に各第１端子がブロックの１つと隣接するようにする工程と、
ｊ）基板に複数の第２端子を形成し、各アクティブ領域内において各第２端子が第１端子から離隔されるとともに導電材料の第１層の下方に存在するようにする工程とを含む。
【００１１】
本願発明の他の目的及び特徴は明細書、請求の範囲及び添付図面を参照することによってより明確になるであろう。
【００１２】
望ましい実施例の詳細な説明
図１Ａを参照すると、そこには、半導体基板１０の平面図を示しており、その半導体基板は望ましくはＰ形で、従来から周知である。二酸化シリコン（酸化物）のような絶縁材料１２の第１層が、図１Ｂに示すようにその上に堆積されている。第１絶縁層は、酸化又は堆積（例えば、化学蒸着法つまりＣＶＤ法）のような周知の方法によって基板１０上に形成され、二酸化シリコン（以下「酸化物」という）の層を形成する。ポリシリコン１４（ＦＧポリ）の第１層が、絶縁材料の第１層１２の上部に堆積されている。第１絶縁層１２上への第１ポリシリコン層１４の堆積および形成は、低圧ＣＶＤ法つまりＬＰＣＶＤ法のような周知の方法によって行うことができる。窒化シリコン層１８（以下「窒化物」という）がポリシリコン層１４の上方に望ましくはＣＶＤ法によって堆積されている。その窒化物の層１８は絶縁層形成の間アクティブ領域を画定するように用いられる。当然であるが、上述した及び後述するすべてのパラメータは、設計ルール及び製造技術世代に依存する。ここで説明することは０．１８ミクロの製造に関する。しかし、当業者は、本願発明がどのような特定の製造技術世代に限定されるものでも、また、どのような後述するプロセスパラメータにおけるどのような特定の値にも限定されないということを理解するであろう。
【００１３】
第１絶縁層１２、第１ポリシリコン層１４及び窒化シリコン１８が一旦形成されると、適当なフォトレジスト材料１９が窒化シリコン層１８上に塗布され、その後、マスキング工程が実行されて所定の領域（縞１６）からフォトレジスト材料が選択的に除去される。フォトレジスト材料１９が除去されると、窒化シリコン１８、ポリシリコン１４及びその下にある絶縁材料１２が、標準的なエッチング技術（つまり、異方性エッチング工程）を用いて、図１Ｃに示すように、Ｙ方向つまり縦方向に形成された縞１６内からエッチングによって取り除かれる。隣り合う縞１６の間の距離Ｗは、用いられる工程の最小のリソグラフの特徴と同じくらいに小さくすることができる。フォトレジスト１９が取り除かれないと、窒化シリコン１８、第１ポリシリコン領域１４及びその下にある絶縁領域１２が維持される。最終的な構造は図１Ｄに示すようになる。これから説明するように、離隔領域の構造として２つの実施例がある。つまり、ＬＯＣＯＳ及びＳＴＩである。ＳＴＩの実施例においては、エッチングが既定の深さまで基板１０に続けて行われる。
【００１４】
その構造はさらに残っているフォトレジスト１９を取り除くように処理される。次に、シリコン酸化物のような絶縁材料２０ａ又は２０ｂが領域つまり「溝」１６に形成される。窒化層１８は、次に図１Ｅに示す構造を形成するように選択的に取り除かれる。絶縁は、周知のＬＯＣＯＳによって局部的酸化物２０ａを（例えば、露出された基板を酸化することによって）形成することによって形成するか、または、それは、浅いトレンチ工程（ＳＴＩ）によって領域２０ｂ内に酸化シリコンを（例えば、化学的−機械的研磨又はＣＭＰエッチングの後に酸化層を堆積させることによって）形成することによって形成する。ＬＯＣＯＳ形成の間に、スペーサを、局部的酸化を形成する間ポリ層１４の側面を保護するために必要となるであろうという点に注意すべきである。
【００１５】
残っている第１ポリシリコン層１４及びその下にある第１絶縁層１２はアクティブ領域を形成する。つまり、その位置において、基板１０はアクティブ領域及び離隔領域の交互の縞を持ち、離隔領域はＬＯＣＯＳ絶縁材料２０ａ又は浅いトレンチ絶縁材料２０ｂのいずれかから形成されている。図１ＥはＬＯＣＯＳ領域２０ａ及び浅いトレンチ領域２０ｂの両方を示しているが、ＬＯＣＯＳ製造工程（２０ａ）又は浅いトレンチ製造工程（２０ｂ）の一方のみが用いられる。望ましい実施例においては、浅いトレンチ２０ｂが形成される。浅いトレンチ２０ｂはより狭い設計ルールにおいてより正確に形成することができるので望ましい。
【００１６】
図１Ｅに示す構造は自己整列構造を表しており、それは自己整列でない方法によって形成された構造よりもコンパクトである。図１Ｅに示す構造を形成する自己整列でない方法は周知で従来から行われており、それは次のとおりである。つまり、離隔領域２０がまず基板１０に形成される。それは、基板１０上に窒化シリコンの層を堆積し、フォトレジストを堆積し、第１マスキング工程を用いて窒化シリコンにパターニングを施して基板の選択した部分を露出させ、次に、シリコントレンチ形成及びトレンチ充填を含むＬＯＣＯＳ処理方法又はＳＴＩ処理方法の一方を用いて、露出された基板１０を酸化することによって実行される。その後、その窒化シリコンは取り除かれて、シリコン酸化物１２（ゲート酸化物を形成するためのもの）の第１層が基板１０上堆積される。ポリシリコンの第１層１４がゲート酸化物１２の上方に堆積される。次に、ポリシリコン１４の第１層には第２マスキング工程を用いてパターンが形成され、選択された部分が除去される。従って、ポリシリコン１４は分離２０の領域とは自己整列せず、第２マスキング工程が必要となる。さらに、別のマスキング工程が、ポリシリコン１４の寸法に離隔領域２０に関して整列に許容誤差があることを要求する。自己整列ではない方法は窒化層１８を用いないという点には注目すべきである。
【００１７】
自己整列方法又は自己整列でない方法の一方を用いて作られた図１Ｅに示す構造の場合には、その構造はさらに次のように処理される。図１Ｂ及び１Ｅと直交する方向から見た図２Ａには、本願発明に係る製造方法の次の工程が示されている。積層された絶縁層がその構造上に形成されている。特に、厚いシリコン酸化（以下「酸化物」という）層２２が、構造の表面全体にわたって堆積されており、それに続いて、窒化シリコン（以下「窒化物」という）層２４が堆積されている。酸化物層２２は約２０００−３０００オングストロームの厚さで、窒化物層２４は約２００−４００オングストロームの厚さである。次に、約８００オングストロームの厚さの頂部の酸化物層２６が窒化物層２４上に堆積される。しかし、積層された多数の絶縁層は上記のように必ずしも３つ必要とするものではない。
【００１８】
酸化物層２６の頂部上にフォトレジストが塗布されることによってＷＬマスキング処理が実行される。縞（つまり、マスキング領域）をＸつまり横方向に画定するマスキング工程が使用される。隣り合う縞の間の距離はデバイスを製造する必要性によって決定することができる。フォトレジストは、画定されたマスキング領域、つまり、横方向の縞から除去され、それから周知のエッチング処理が用いられて、その縞内の除去されたフォトレジストの下にある層２６、２４及び２２を選択的に取り除く。特に、酸化物異方性エッチング処理が用いられて、窒化物層２４が見えるまで酸化物層２６の露出された部分が取り除かれる。窒化物層２４はエッチングを止め、エッチング処理を停止させるように機能する。次に、異方性窒化物エッチング工程が実行されて、エッチングを止めるように機能する酸化物層２２が見えるまで、露出された窒化物層２４が取り除かれる。次に、他の酸化物異方性エッチング処理が用いられて、ポリシリコン層１４が見えるまで、酸化物層２２の露出された部分が取り除かれる。その際、ポリシリコン層１４はエッチング工程を止め、それにより、エッチング処理を止めるように機能する。以下の記載から、本願発明の方法はメモリーセルのミラーセットの多数の対を作るという点は明らかになるであろう。ミラーメモリーのそのような対の各々に関して、４つのエッチング処理によって第１のトレンチ３０が形成され、それらの間には単一のトレンチ３０ａがあり、ポリシリコン層１４に向って下方に延在している。その後、残っているフォトレジストは取り除かれる。そのような一対のミラーセルに関するその結果の構造を図２Ｂに示す。
【００１９】
次に、絶縁スペーサ３２がトレンチ３０ａ及び３０ｂの側面の表面に沿って形成される。スペーサの形成は従来から周知であり、構造の外形上に材料を堆積させることを含み、それに異方性エッチング工程が続き、それにより、その材料がその構造の水平方向の表面から取り除かれるとともに、その材料はその構造の垂直方向の表面上にほとんどそのまま残る。スペーサ３２はどのような絶縁材料からでも作ることができる。図２Ｃに示す構造においては、絶縁スペーサが窒化物から作られており、その際には、構造の露出された表面上に窒化物の薄い層を堆積させ、それに、従来から周知である反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が続き、それにより、スペーサ３２を除いて堆積された窒化物が取り除かれる。
【００２０】
異方性ポリエッチング工程は、対向する絶縁スペーサ３２の間で実行されて、エッチングを止めるように作用する酸化物層１２が見えるまで、トレンチ３０及び３０ａの底から露出されたポリ層１４が取り除かれる。次に窒化物エッチングが用いられて窒化物スペーサ３２が取り除かれる。スペーサ３２を使用することによって、ポリ層１４において、最初に第１トレンチ３０の上部を画定するために用いられたマスキング工程の幅よりも狭い幅を持つ第１トレンチ３０及び３０ａを形成することができる。したがって、その工程は、サブリトグラフ処理と呼ぶことができる。トレンチ３０及び３０ａの各々は、ポリ層１４に隣接する下方部分において、酸化物／窒化物／酸化物層２２／２４／２６に隣接する上方部分における広い幅に対し、狭い幅を持つ（つまり、トレンチ３０の側面は出っ張り３１を持つ）。それによって形成された構造を図２Ｄに示す。
【００２１】
次に、酸化物の薄い層３４が、例えば、図２Ｅに示すように、ＨＴＯ酸化物堆積処理を用いて構造の全体に形成される。つぎに、ポリシリコン堆積工程が実行され、それにより、第１トレンチ３０（及び３０ａ）の各々が、ポリシリコンのブロック３６（及び３６ａ）によって充填される。第１トレンチ３０及び３０ａの外側に堆積された過剰なポリシリコンは、望ましくはＣＭＰエッチングバック工程において、エッチングによって取り除かれ、図２Ｆに示すように、酸化物層３４の頂部とほぼ同一の高さのポリシリコンのブロック３６及び３６ａの頂部が残される。ポリブロック３６及び３６ａは、概略矩形であるが、トレンチ３１の側面における出っ張り３１によって、ポリブロック３６／３６ａが、ポリ層１４に隣接する位置にある下方の狭い部分３８（酸化物層３４によってそれから絶縁されている）と、隣接するポリ層１４の一部の上方にある突出部４２を含む上方の広い部分４０とを持つようになる。
【００２２】
ここで、図２Ｇを参照すると、窒化物及び酸化物エッチングマスクフォトレジストＰＲ（代わりにハードマスクを用いることができる）が、交互の中間領域４４（最終的には、メモリーセルの隣接するミラーの組の間に空間を形成する）を覆うように置かれ、露出された交互の中間領域４５を残し、それにより、メモリーセルのミラーセットを一致させる際に互いに関連することになるポリブロック３６の対を効果的に選択する。交互の中間領域４４は、最終的には一致するメモリーセルの対のための離隔及びビットライン結合として機能する。フォトレジストマスクＰＲの正確な配置は、それらのエッジがポリブロック３６の上方のどこかに配置される限り重要ではないという点には注目すべきである。酸化物エッチング工程が実行され、それに続いて、窒化物エッチング工程（ウエット又はドライ）が実行され、続いて、他の酸化物エッチングプロセスが実行されて、露出された交互の中間領域４５の内側（ポリブロック３６の選択された対の中間）にある酸化物層３４、酸化物層２６、窒化物層２４及び酸化物層２２がエッチングによって取り除かれる。エッチング剤は選択的エッチング剤なので、ポリシリコンのブロック３６及び３６ａ及びＦＧポリ層１４は影響を受けず、第２トレンチ４６の底部に露出されたＦＧポリ層１４とともにその第２トレンチ４６を残す。ポリブロック３６とポリ層１４とを分離する酸化物層３４も、第２トレンチ４６の底部にそのままの状態で残る。エッチング工程ごとに、下にある層がエッチングを止めるように作用し、ＰＲマスクが交互の中間領域４４内でのすべてのエッチング処理を妨げる。その結果としての構造を図２Ｇに示す。
【００２３】
次に、エッチングマスクＰＲが取り去られ、それに続いて、第２トレンチ４６の側面に沿って絶縁スペーサ４８が形成される。図２Ｈに示す絶縁スペーサ４８は、望ましくは窒化物から形成され、その際に、構造の露出された表面に窒化物の薄い層が堆積され、それに続いて、第２トレンチ４６内のスペーサ４８を除いて窒化物層が取り除かれるまで、従来から周知の反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が行われる。他の方法として、窒化物の薄い層を堆積し、それから酸化物を堆積することによって、複合材料のスペーサ４８を形成することができる。離隔エッチングが用いられてその酸化物スペーサが形成され、それから窒化物エッチングが行われ、その結果、窒化物の薄い層の上方に酸化物から形成された複合材料のスペーサが配置される。
【００２４】
次の工程は酸化物処理工程であり、それは露出されたポリシリコン表面（つまり、第２トレンチ４６の内側のポリシリコン層１４及びポリシリコンブロック３６及び３６ａの頂部表面）を酸化して、図２Ｉに示すように、ポリシリコン層１４上に酸化物層５０を形成し、ポリシリコンブロック３６及び３６ａ上に他の酸化物層５２を形成する。この酸化工程の結果、酸化物層５０がレンズ形状に形成され、その側面の端部が酸化物層３４と結合してポリシリコン層１４上に隣接して配置された絶縁層を形成し、さらに、第２トレンチ４６内に配置されたポリシリコン層１４の各側面の端部に上方に突出して鋭利な端部が形成される。その鋭利な端部５４は、ポリブロック３６の突出部４２に直接面し、層３４／５０によって形成された絶縁層の厚さによって、それを貫通する電荷のファウラーノルドハイムトンネリングを生じさせることができる。図示していないが、追加のポリエッチング処理工程をスペーサ４８及び層５０の形成前に実行してもよい。そのような追加のカストマイズ化された異方性ポリエッチング処理工程は、第２トレンチ４６の内部のポリ層１４の頂部表面の一部をエッチングによって取り除くが、ポリブロック３６／３６ａの近くの領域内のその頂部表面にテーパー形状を残す。それは鋭利な端部５４の形成の始まりを容易にする。
【００２５】
次に、窒化物のスペーサ４８は、望ましくは、ウエットエッチング処理工程（又は他の選択的な異方性エッチング処理工程）を用いて取り除かれる。構造全体の上方への絶縁層５６の堆積が続き、それにより、また、第２トレンチが絶縁材料のブロック５８によって満たされる。図２Ｊに示す絶縁層５６を形成するために用いられる絶縁体は酸化物である。
【００２６】
平面化酸化物エッチング処理工程が、望ましくは、ＣＭＰエッチングバック工程で実行され、そこでは、酸化物５６、３４（水平部分）及び２６が除去される。窒化物層２４が酸化物停止層として用いられ、それにより、酸化物層５２の一部がポリブロック３６及び３６ａの上方に残される。その結果の構造を図２Ｋに示す。
【００２７】
酸化物エッチングバック工程が実行されて構造から残っている酸化物が取り除かれる。特に、その酸化物エッチングバック工程は、ポリブロック３６及び３６ａ、ポリブロック３６と窒化物層２４との間の酸化物層３４の頂部、並びに酸化物層５８の頂部から酸化物層５２を除去する。その結果の構造を図２Ｌに示す。
【００２８】
ポリシリコンフォトレジストエッチングマスクＰＲが構造の上に置かれて、図２Ｍに示すように、各メモリーセルの対ごとの中央ポリブロック３６ａのみを露出させておく。次に、ポリエッチング工程を用いて、中央のポリブロック３６ａを除去して、絶縁層１２まで下方に広がるトレンチ６０を形成する。次に適当なイオン注入が、構造の表面全体にわたって行われる。イオンが、トレンチ６０内の第１シリコン二酸化層１２を貫通する程度のエネルギーをもつ場合には、それらは基板１０内に第１領域（つまり、第２端子６２）を形成する。他のすべての領域では、イオンはマスク及び／又はその下にある構造によって吸収され、そこではそれらは影響を生じさせない。その結果の構造を図２Ｍに示す。
【００２９】
次に、エッチングマスクＰＲが取り除かれ、絶縁スペーサ６３がトレンチ６０の側面に形成される。望ましくは、絶縁スペーサ６３は酸化物スペーサであり、それは、構造上に酸化物の薄い層を堆積し、次に、異方性酸化物エッチングを実行して、酸化物ブロック５８の頂部及びトレンチ６３の底部の酸化物層１２とともに、スペーサ６３を除いてその堆積された酸化物層を除去して基板を露出させる。ポリシリコン堆積工程が続いて行われ、その際に、窒化物層２４をエッチング停止面として用いてポリエッチングバック（望ましくはＣＭＰ）が行われ、それにより、トレンチ６０が酸化物ブロック５８及びポリブロック３６の頂部の上方に広がるポリシリコンのブロック６４で充填される。そのポリシリコンには望ましくは原位置方法又は従来の注入法のいずれかによって不純物が混入される。その結果の構造を図２Ｎに示す。
【００３０】
次に、ポリエッチングバック処理方法が実行されてポリブロック３６及び６４の頂部が取り除かれる。酸化物ブロック５８及び酸化物層３４の頂部が残されて、図２Ｏに示すようにポリブロック３６／６４の頂部表面の上方に十分に延びる。
【００３１】
次に、金属化されたシリコンの層（ポリサイド）６６が、構造の上方に、タングステン、コバルト、チタニウム、ニッケル、プラチナ又はモリブデンのような金属を堆積することによって、ポリブロック３６及び６４の頂部に形成される。次にその構造は熱処理され、それにより、ホットメタルがポリブロック３６／６４の頂部に流れかつ流されてポリサイド６６の導電層を形成することができる。残る構造上に堆積された残存する金属は金属エッチング工程によって取り除かれる。次に、窒化物６８の薄い層が構造上に堆積され、それに続いて、ＣＭＰのような窒化物エッチングバック工程が行われて窒化物層２４及び窒化物層６８の頂部が取り除かれ、それにより、それは酸化物層２２と等しい高さとなる。その結果の構造を図２Ｐに示す。
【００３２】
酸化物エッチング処理工程を用いてミラーセルセットの一方の側面から酸化物層２２及び３４の残っている露出された部分を取り除き、それにより、エッチングを止めるように作用するポリシリコン層１４（ポリブロック３６の外側）を露出させる。次にポリエッチング工程が続いて、ポリブロック３６の対の外側のポリシリコン層の残っている露出された部分が取り除かれる。次に酸化物エッチングが用いられてポリブロック３６の対の外側の酸化物層１２の残っている露出された部分が取り除かれる。その結果の構造を図２Ｑに示す。
【００３３】
メモリーセルを完成するために、窒化物側面スペーサ７０がポリブロック３６の近くに形成される。その際に、最初に熱酸化又はＣＶＤ法によって酸化物層７２がポリブロック３６を覆う／分離するように形成され、それに続いて、構造の上方に窒化物が堆積され、さらに、スペーサ７０を除くすべての窒化物が取り除かれる。薄い酸化物エッチングが実行されて薄い酸化物層７２の露出されたすべての部分が取り除かれる。その結果の構造を図２Ｒに示す。
【００３４】
次に、イオン注入（例えば、Ｎ+）が用いられて、第１領域６２が形成されたのと同様の方法で基板に第２領域（つまり、第１端子）７４が形成される。次に、金属化されたシリコン（ケイ化物）７６が、側面のスペーサ７０の近くの基板１０の頂部に形成される。その際に、タングステン、コバルト、チタニウム、ニッケル、プラチナ又はモリブデンのような金属が構造の上方に堆積される。次にその構造はアニール化され、それにより、ホットメタルが流れて構造の露出された頂部に集まって金属化されたシリコン７６の導電性の層７６が形成される。構造１０上の金属化されたシリコン領域７６は、スペーサ７０によって第２領域７４と自己整列したので、自己整列されたケイ化物（つまり、サリサイド（salicide））と呼ぶことができる。残った構造上に堆積した残存する金属は金属エッチング工程によって除去される。その結果の構造を図２Ｓに示す。
【００３５】
ＢＰＳＧ６７のようなパッシベーションを用いて構造の全体を覆う。マスキング工程を実行してサリサイド領域７６の上方にエッチング領域を画定する。ＢＰＳＧ６７をマスクされた領域内で選択的にエッチングしてコンタクト開口を作る。その開口は理想的には、対のメモリーセルの隣接する組の間に形成されているサリサイド領域７６の上方に中心が定められ、その領域よりも幅が広い。窒化物層６８は、そのエッチング処理からポリブロック３６及びポリサイド層６６を保護するように機能する。次に、その開口は金属堆積及び平面化エッチングバックによって充填され、それにより、対のメモリーセルの隣接する組のスペース７０の間の全体の領域が、堆積された金属によって充填されて、窒化物スペーサ７０によってサリサイド領域７６に自己整列されたコンタクト導体７８が形成される（つまり、自己整列された接触法つまりＳＡＣ）。サイリサイド層７６は導体７８と第２領域７４との間での導電を促進する。ビットライン８２がＢＰＳＧ６７の上方の金属マスクによって追加されて、メモリーセルの列内のすべての導体７８を互いに接続する。最終的なメモリーセルの構造を図２Ｔに示す。
【００３６】
自己整列された接触法（ＳＡＣ）は、対のメモリーセルの隣り合う組の間で要求される最小の空間に関する重要な制約を取り除く。特に、図２Ｔは、サリサイド領域７６の上方に完全に中心が置かれた接触領域（及び導体７８）を示しているが、実際には、コンタクト開口をサリサイド領域７６に関して幾分か水平方向にシフトさせるような不要な動きをともなうことなく形成することは非常に困難である。自己整列されない接触方法を用いる場合には、ＢＰＳＧの形成前に、構造の上方に窒化物の保護層がないと、導体７８がポリサイド層６６及びポリブロック３６の上方でシフトされて形成されると電気的短絡が生じることがある。自己整列でない接触方法において電気的短絡を防ぐために、コンタクト開口は、窒化物スペーサ７０から十分に離して形成し、それにより、接触領域において可能性のある最大のシフトが生じた場合であっても、それらが窒化物スペーサ７０まで又はそれを越えて広がらないようにしなければならない。当然であるが、それは、対のミラーセルの隣接する組の間に十分な許容範囲の距離を提供するためには、スペーサ７０の間に最小距離を与えなければならないという制約を与えることになる。
【００３７】
本願発明に係るＳＡＣ方法は、ＢＰＳＧの下にある材料の層（窒化物層６８）を用いることによってその制約を取り除く。その保護層を用いると、コンタクト開口の形成の間にかなりの水平方向へのシフトが生じた場合であっても、そのコンタクト開口とサリサイド領域７６とを確実にオーバーラップさせるような十分の幅を持つように、ＢＰＳＧ内にそのコンタクト開口を形成することができる。窒化物層６８によって、導体７８の一部をポリブロック３６又はポリサイド層６６の上方に形成することができ、その場合に、それらの間にどのような短絡をも生じさせない。そのような幅の広いコンタクト開口によって、導体７８がスペーサ７０の間の非常に狭い空間を完全に充填され、サリサイド領域７６との間に良好な電気的接触を達成することが保証される。したがって、スペーサ７０の間のコンタクト領域の幅を最小にできるとともに、それらのスペースの間の空間を充填することによって不完全な接触を防ぐことができ、それにより、全体のセル寸法を縮小することができるようになる。
【００３８】
図２Ｔに示すように、第１及び第２の領域６２／７４は各セル用のソース及びドレインを形成する（当業者はソース及びドレインを操作の間に切り換えることができることを知っている）。各セルのチャンネル領域８０はソース及びドレイン６２／７４の中間にある基板の一部である。ポリブロック３６はコントロールゲートを構成し、ポリ層１４はフローティングゲートを構成する。コントロールゲート３６は第２領域７４の端部と整列する１つの側面を持ち、チャンネル領域８０の一部の上方に配置されている。コントロールゲート３６は概略矩形であるが、フローティングゲート１４の近くに配置された下方の狭い部分３８（酸化物層３４によってそれから絶縁されている）と、ポリ層１４の一部の上方に配置された突出部４２を含む上方の広い部分４０（酸化物層５０によってそれから絶縁されている）とを備える。ノッチ８４が突出部４２によって形成されており、そこでは、フローティングゲート１４の鋭利な端部５４がノッチ８４まで延びている。フローティングゲート１４はチャンネル領域８０の一部を越え、コントロールゲート３６と一方の端部において部分的に重複し、さらに、他方の端部において第１領域６２と重複する。図２Ｔに示すように、本願発明の工程は各々が互いに鏡像となるメモリーセルを形成する。鏡像のメモリーセルは互いに酸化物層７２及び窒化物スペーサ７０によって絶縁されている。
【００３９】
図２Ｕを参照すると、最終的な構造及び第２領域７４へのビットライン８２と、Ｘつまり横方向に走る制御ライン３６と、最終的に基板内で第１領域６２に接続するソースラインとの内部接続の平面図が示されている。ソースライン６４（当業者が理解するであろうように、用語「ソース」は用語「ドレイン」と入れ替え可能である）は、横方向の全体において基板１０と接触、つまり、アクティブ領域のみならず離隔領域と接触するが、ソースライン６４は基板１０内の第１領域６２のみと電気的に接触する。さらに、「ソース」ライン６４が接続されている第１領域６２の各々は、２つの隣り合うメモリーセルとの間で共有されている。同様に、ビットライン８２が接続されている第２領域７４の各々はメモリーセルの別々のミラーの組から隣り合うメモリーセルの間において分配されている。
【００４０】
その結果は、スプリットゲートタイプの複数の不揮発性メモリーセルとなり、それはフローティングゲート１４と、このフローティングゲート１４の直ぐ隣にあるがそれから分離されていて、同一の行内の他のメモリーセルのコントロールゲートに接続され、行方向の長さ方向に沿って走るほぼ矩形の構造に接続されたコントロールゲート３６と、また行方向に走り、同一行内のメモリーセルの対の第１領域６２を接続するソースライン６４と、列方向つまりＹ方向に走り、同一列内でメモリーセルの対の第２領域を接続するビットライン８２とを持つ。コントロールゲート、フローティングゲート、ソースライン及びビットラインの形成はすべて自己整列による。不揮発性メモリーセルは、米国特許第５,５７２,０５４号においてすべてが説明されているようなフローティングゲートからコントロールゲートへのトンネルを持つスプリットゲートタイプであり、そこに開示されていることは、そのような不揮発性メモリーセル及びそれによって構成されるアレーの茶道に関して参考としてここに組み入れる。
【００４１】
フローティングゲート長さが依然として写真技術工程によって画定されているが、フローティングゲートポリは、マスク開口に露出されるのではなく、エッチングマスクによって保護される。ＷＬマスクは同時にワードライン、フローティングゲート及びソースの寸法を確定する。さらに、本願発明は自己整列接触方法を用いて第２領域７４へのビットライン８２接触を形成する。
【００４２】
図３Ａ‐３Ｌは図２Ｔに示すのと同様なコントロールゲート構造を形成する別の方法を示す。その別の方法は、図２Ａに示すような同様な構造から始まるが、その方法においては、図３Ａに示すように、ポリ層１４上に窒化物から形成された単一の絶縁層２２ａが存在する点が異なる。ＷＬマスキング操作が実行されて、フォトレジストが窒化物層２２ａの頂部に供給される。マスキング工程が適用され、そこでは、縞（つまり、マスキング領域）がＸ方向つまり横方向に確定される。隣り合う縞の間の距離は製造予定のデバイスの必要性に応じて決定される寸法とすることができる。フォトレジストが、画定されたマスキング領域、つまり、横方向の縞から取り除かれ、その後、その取り除かれたフォトレジストの下方にある窒化物層２２ａが、その下方にあるポリ層１４を露出するように縞からエッチングによって取り除かれる。そのようなミラーメモリーセルの各々に対し、そのエッチング工程によって、ポリシリコン層１４に向かって下方に広がる単一の第１トレンチ３０が形成される。次に、残ったフォトレジストが除去される。絶縁スペーサ９０が次にトレンチ３０の側面に沿って形成される。上記のように、構造の輪郭上に材料を堆積することによるスペーサの形成は従来から周知であり、それに続いて異方性エッチング工程（例えば、ＲＩＥ）が行われ、それにより、材料が構造の水平方向表面から取り除かれる一方、その材料は構造の垂直方向に向く表面上にほとんどそのまま残る。スペーサ９０はどのような絶縁材料からも作ることができる。図３Ｂに示す構造においては、絶縁スペーサ９０は酸化物から形成される。これに酸化工程が続き、そこでは、トレンチ３０の内側のポリシリコン層１４の露出した部分を酸化して、ポリシリコン層の上方にレンズ形状の酸化物層５０を形成する。図示しないが、追加的なポリエッチング工程を、スペーサ９０及び層５０の形成前に実行しても良い。その追加のカストマイズ化された異方性エッチング工程は、ポリ層１４の頂部表面の一部を取り除くが、残っている窒化物層２２ａの近くの領域内の頂部表面内にテーパー形状のものを残す。この結果の構造を図３Ｂに示す。
【００４３】
次に酸化物スペーサ９２を、酸化物の厚い層を堆積することによってトレンチ３０の内側に形成し、それに続いて、異方性酸化物エッチングが行われ、それにより、スペーサ９２を除く堆積された酸化物が取り除かれる。その酸化物エッチングはトレンチ３０の各々から酸化物層５０の中央部分も取り除く。異方性ポリエッチング工程が、対向する絶縁スペーサ９２の間で実行されて、エッチングを停止するように作用する酸化物層１２が見えるまでトレンチ３０の底の露出されたポリ層１４を除去する。次に、酸化物エッチングがスペーサ９２の間で実行されてトレンチ３０の底の薄い酸化物層１２を取り除いて基板１０を露出させる。スペーサ９２を使用することにより、最初にトレンチ３０の頂部を画定するために用いたマスキング工程の幅よりも狭い幅を持つトレンチをポリ層１４に形成することができる。その結果の構造を図３Ｃに示す。
【００４４】
ポリシリコン層１４とトレンチ３０の内側に露出された基板表面とを酸化工程によって酸化してポリ層１４の側面上にＦＧ酸化物側面９４を形成するとともに、基板上に酸化物層１２を再形成する。次に、適当なイオン注入を構造の表面全体にわたって行う。そのイオンがトレンチ３０内の第１シリコン酸化物層１２を貫通する程度のエネルギーをもつ場合には、それらは基板１０内に第１領域（つまり、第２ターミナル）６２を形成する。すべての他の領域において、イオンは残っている構造によって吸収され、そこではそれらは影響を与えない。次に、絶縁（例えば、酸化物）スペーサ９６が、酸化物層を堆積することによってトレンチ３０内に形成され、それに続いて、異方性エッチングが実行されて、スペーサ９６を除く堆積した酸化物が除去される。その酸化物エッチング工程は、トレンチ３０の各々から酸化物層１２の中央部分も除去して基板１０を露出させる。その結果の構造を図３Ｄに示す。
【００４５】
次にポリ堆積工程が実行され、それに、ポリ平面化が続いて行われて（望ましくはＣＭＰ）トレンチ３０がポリブロック９８で充填される。それにポリエッチングバック工程が続いてトレンチ３０の外側の過剰なポリシリコンが除去される。望ましくはそのポリシリコンには原位置方法又は従来の注入方のいずれかによって不純物が添加される。次に、酸化物層１００が、酸化物の層を堆積することによってトレンチ３０内のポリブロック９８の各々の上方に形成され、それに続いて、ＣＭＰ及び酸化物エッチングバック工程の両方が行われてポリブロック９８上に酸化物層１００が残される。次に、窒化物エッチングが実行されて、窒化物層２２ａ及び窒化物スペーサ９０が除去される。異方性ポリエッチングが続いて酸化物スペーサ９２及び酸化物層５０によって覆われていないポリ層１４が除去される。窒化物及びポリエッチング工程は効果的に第２トレンチ９３を作り出し、その一つをメモリーセルのミラーの組のいずれかの側の上に作る。その結果の構造を図３Ｅに示す。
【００４６】
次の工程は酸化物形成の工程であり、それは、ポリ層１４の露出された端部１０２上に酸化物層を形成し、それと酸化物層５０と結合してポリシリコン層１４に隣接するとともにその上方に配置された絶縁層を形成し、さらに、ポリシリコン層１４の各側面の端部１０２に上方に突出した鋭利な端部１０４を形成する。酸化物層１０２／５０によって形成されたその鋭利な端部１０４及び絶縁層の厚さによって、それを貫通する電荷のファウラーノルドハイムトンネリングを生じさせることができる。次に、図３Ｆに示すように、基板上への厚いＷＬポリ層１０６の堆積が行われる（トレンチ９３の充填）。
【００４７】
次に、窒化物の層１０８が構造上に堆積され、それに続いて、窒化物の平面化が行われる（例えば、ＣＭＰ）。窒化物エッチングバック工程が続いて、ポリ層１０６の盛り上がった部分の受けの窒化物１０８の一部が取り除かれる一方、ポリ層１０６の平らな側面部分上の窒化物層１０８の一部が残される。酸化工程が続き、ポリ層１０６の中央部分が酸化されてその上に酸化物の層１１０を形成する。その結果の構造を図３Ｇに示す。酸化物層１０８は窒化物エッチング工程によって除去され、それに続いて、異方性エッチング工程が実行されて、図３Ｈに示すように、酸化物層１１０の真下にないポリ層１０６の部分が除去される。
【００４８】
次に、酸化物堆積工程が実行されて、厚い酸化物層１１４が構造の上方に形成される。その後、ＣＭＰのような平面化酸化物エッチングが行われて、エッチングを止めるようにポリ層１１４を用いて構造を平面化する。次に酸化物エッチングバック工程が実行されて、ポリ層１０６のいずれかの側面に酸化物のブロック１１４を残す。酸化物層１１０も酸化物平面化及びエッチングバック工程によって取り除かれ、それにより、図３Ｉに示す構造となる。図３Ｊに示すように、エッチングを停止するように酸化物ブロック１１４を用いて、次に、ＣＭＰのような平面化ポリエッチングが実行される。これに続いて、ＲＩＥのようなポリエッチングバック工程が実行されて、酸化物ブロック１１４に隣接するポリブロック１０７のみを残して、酸化物層１００を露出するように、ポリ１０６の頂部を除去する。酸化物ブロック１１４及び酸化物スペーサ９２は、図３Ｋに示すように、ポリブロック１０７の頂部表面の相当上に広がるように残される。
【００４９】
次に、薄い酸化物エッチング工程が実行されてポリブロック９８の上方の酸化物層１００が除去される。その酸化物エッチングは、図３Ｌに示すように、酸化物スペーサ９２及び酸化物ブロック１１４の頂部も除去する。追加の注入工程を実行して露出されたポリブロック１０７及び９８に不純物を添加してもよい。金属堆積工程を次に実行して、タングステン、コバルト、チタニウム、ニッケル又はモリブデンのような金属を構造上に堆積する。次にその構造はアニール処理され、それにより、ホットメタルが流れてポリブロック１０７及び９８の露出した頂部に集まって、その上に金属化されたシリコン６６（つまりポリサイド）の導電層を形成することができる。現存する構造上に堆積されて残っている金属は金属エッチング工程によって除去される。金属化されたシリコン層６６は、酸化物スペーサ９２及び酸化物ブロック１１４によってポリブロック１０７に自己整列されるので、自己整列されたポリサイドと呼ぶことができる。その結果の構造を図３Ｍに示す。
【００５０】
保護窒化物層１０８が、次の方法によって酸化物ブロック間に形成される。窒化物が構造上に堆積され、それに続いて、エッチングを止める層として窒化物ブロック１１４を用いてＣＭＰのような平面化窒化物エッチングが行われ、それにより、図３Ｎに示すように、窒化物層１０８が酸化物ブロック１１４と同じ高さになる。酸化物エッチングが続いて酸化物ブロック１１４と、窒化物層１０８及びポリブロック１０７の真下になく、それによって保護されていない酸化物層１２の部分とが除去される。その結果の構造を図３Ｏに示す。
【００５１】
メモリーセルを完成するために、熱酸化又はＣＶＤ法によって最初に酸化層７２を形成してポリブロック１０７を覆い／包むようにすることによって窒化物側面スペーサ７０を形成し、続いて、構造上に窒化物を呈せ記させて異方性エッチング（ＲＩＥドライエッチングのようなもの）を行ってスペーサ７０を除く追加されたすべての窒化物を除去する。酸化物層７２をエッチングを止めるように用いて窒化物層１０８を存続させる。次にイオン注入（例えば、Ｎ＋）を用いて、第１領域６２を形成したときと同様の方法によって基板内に第２領域（つまり、第１端子）を形成する。薄い酸化物エッチングを実行して基板１０上の薄い酸化物層７２の露出されたすべての層を除去する。金属堆積工程を次に実行して、タングステン、コバルト、チタニウム、ニッケル、プラチナ又はモリブデンを構造上に堆積する。その構造を次にアニール処理し、それにより、ホットメタルが基板の露出された頂部まで流れて集まって基板の次の側面のスペーサ７０上に金属化されたシリコン７６（シリサイド）の導電層を形成することができる。基板１０上の金属化されたシリコン領域７６は、スペーサ７０によって第２領域と自己整列するので、自己整列シリサイド（つまり、サリサイド）と呼ぶことができる。残った構造上に堆積した残りの金属は金属エッチング工程によって除去される。その結果の構造を図３Ｐに示す。
【００５２】
ＢＰＳＧ６７のようなパッシベーションを用いて構造の全体を覆う。マスキング工程を実行してサリサイド領域７６の上方にエッチング領域を確定する。ＢＰＳＧ６７をマスクされた領域内から選択的にエッチング除去して、理想的には、対のメモリーセルの隣り合う組の間に形成されたサリサイド領域７６の上方に中心を持ち、その領域よりも幅の広いコンタクト開口を形成する。窒化物層１０８はそのエッチングからポリブロック１０７及びポリサイド層６６を保護するように機能する。そのコンタクト開口は次に金属堆積及び平面化エッチングバックによって導電金属７８によって充填され、それにより、対のメモリーセルの隣り合う組の窒化物スペーサ７０の間の領域全体を堆積された金属で充填して、窒化物スペーサ７０によってサリサイド領域７６と自己整列する接触導体７８を形成する（つまり、自己整列接触方法つまりＳＡＣ）。サリサイド層７６は導体７８と第２領域７４との間での導電を容易にする。ビットライン８２はＢＰＳＧ６７の上方の金属マスキングによって追加され、それにより、メモリーセルの列内のすべての導体７８を互いに接触する。その最終的なメモリーセル構造を図３Ｑに示す。
【００５３】
自己整列された接触方法（ＳＡＣ）は、対にされたメモリーセルの隣り合う組の間において必要とされる最小の距離に関する重大な制約を排除する。特に、図３Ｑはサリサイド領域７６の上方に完全に中心が置かれた接触領域（及び導体７８）を示しているが、実際には、サリサイド領域７６に関してわずかな望ましくない水平方向へのシフトを伴うことなくコンタクト開口を形成することは非常に困難である。自己整列されない接触方法を用いた場合には、導体７８がポリサイド層６６及びポリブロック１０７の上方においてシフトして形成されると、電気的短絡が生じることがある。自己整列されない接触方法において電気的短絡を防止するためには、コンタクト開口を窒化物スペーサ７０から十分に話して形成して、接触領域内で可能性のある最大のシフトが生じた場合であっても、それらが窒化物スペーサ７０まで又はそれを超えるまで広がらないようにしなければならない。これは当然であるが、対のミラーセルの隣り合う組の間に十分な許容距離を提供するために、スペーサ７０の間での最小の距離に関して制約を与えることになる。
【００５４】
本願発明に係るＳＡＣ方法はＢＰＳＧの真下の材料（窒化物層１０８）の保護層を用いることによってその制約を排除する。その保護層を用いると、コンタクト開口は、それを形成する際にかなりの水平方向へのシフトが生じた場合であっても、サリサイド領域７６と確実に重複するような十分の幅を持つことができる。窒化物層１０８によって、導体７８の一部を、ポリブロック１０７又はポリサイド層６６との間でどのような短絡をも生じさせることなくそれらの上方に形成することができる。その幅の広いコンタクト開口は、導体７８がスペーサ７０の間の非常に狭い空間を完全に満たし、サリサイド７６との間に良好な接触を形成することを保証する。したがって、スペーサ７０の間の接触領域の幅を最小にすることができるとともにスペーサ７０の間の空間を満たすことによって不完全な接触を防止し、それにより、セルの全体の寸法を最小にすることができる。
【００５５】
図３Ｑに示すように、第１及び第２領域６２／７４は、各セルのためのソース及びドレインを形成する（当業者はソース及びドレインを作動の間に切り換えることができることを知っている）。各セルのチャンネル領域８０はソース及びドレイン６２／７４の中間にある基板の一部分である。ポリブロック１０７はコントロールゲートを構成し、ポリ層１４はフローティングゲートを構成する。コントロールゲート１０７は概略矩形であるが、フローティングゲート１４の隣に配置された下方の第１部分１１６（酸化物層１０２によってそれらから絶縁されている）と、その下方の第１の部分１１６とともにノッチを形成する突出部１２０を含む上方の第２の部分１１８とを備えており、そこでは、フローティングゲート１４の鋭利な端部１０４がノッチ１２２に延びている。フローティングゲート１４は、チャンネル領域８０の一部の上方にあり、コントロールゲート１０７と一方の端部において部分的に重複するとともに、他方の端部と第１領域とが部分的に重複する。図３Ｑに示すように、本願発明の工程は、互いに鏡像となるメモリーセルの対を形成する。鏡像となるメモリーセルの各対は、酸化物層７２及び窒化物スペーサ７０によって鏡像のメモリーセルの隣り合う対から絶縁されている。
【００５６】
別の実施例は、単一のトレンチの最初の形成に基づいて、対のメモリーセルを形成する利点を持つ。さらに、コントロールゲートは、概略矩形に形成されて、フローティングゲート１４の上方にある突出部１２０と、平坦なスペーサ７０の形成を容易にする平坦な対向面とを持ち、それは次にサリサイド領域７６の自己整列された形成及び自己整列された導体７８の形成を容易にする。
【００５７】
本願発明は上述の及び図示した実施例に限定されるものではなく、特許請求の範囲に入るすべての変形例を包含するということは理解すべきである。例えば、上記の方法においては、導電性材料を用いてメモリーセルを形成する際に、適切にドーピング処理をしたポリシリコンを用いたが、当業者はどのような適切な導電性材料をも用いることができることは明らかである。さらに、どのような絶縁体でも二酸化シリコン又は窒化シリコンの代わりに用いることができる。さらに、エッチング特性が二酸化シリコン（又はどのような絶縁体でも）やポリシリコン（どのような導電体でも）と異なるどのような材料でも、窒化シリコンの代わりに用いることができる。さらに、特許請求の範囲から明らかであるが、すべての方法の工程を、図示した又は特許請求の範囲に記載した正確な順序で実行する必要はなく、むしろ、本願発明に係るメモリーセルの適切な形成をすることができるどのような順序でも実行することができる。例えば、第１トレンチ３０及びポリブロック３６、３６ａを形成し、その後にその側面をエッチングによって除去し、それらの前にポリ層１４をポリブロック３６／３６ａの隣に形成する。最後に、ポリブロック３６を対照的に図示するが、ノッチ８４を形成する突出部４２は、フローティングゲート１４に面するポリブロックの側面のみに形成するために必要とする（つまり、フローティングゲートに面する各トレンチ３０の少なくとも側面はトレンチ３０の底部にくぼみ、切り込み等を含むであろう）。
【図面の簡単な説明】
【図１】図１Ａは、絶縁領域を形成するために本願発明の方法の第１工程において用いられる半導体基板の平面図である。
図１Ｂは、１‐１線に沿った断面図である。
図１Ｃは、内部に絶縁領域が形成された図１Ｂの構造の処理の次の工程平面図である。
図１Ｄは、その構造に形成された絶縁縞を示す、図１Ｃの構造においてＩ‐Ｉ線に沿った断面図である。
図１Ｅは、図１Ｃの構造において１‐１線に沿った断面図で、半導体基板に形成することのできる２種類の絶縁領域、つまり、ＬＯＣＯＳ又は浅いトレンチを示す。
【図２】図２Ａ‐２Ｔは、図１Ｃの２‐２線に沿った断面図で、スプリットゲートタイプの浮動メモリーセルの不揮発性メモリーアレーの形成工程における、図１Ｃに示す構造の処理の際の次の工程を連続して示す。
図２Ｕは、スプリットゲートタイプの浮動メモリーセルの不揮発性メモリーアレーの構造において、アクティブ領域内の行ライン及びビットラインと端子との接続を示す。
【図３】図３Ａ‐３Ｑは、図１Ｃの２‐２線に沿った断面図で、スプリットゲートタイプの浮動メモリーセルの不揮発性メモリーアレーの形成工程における、図１Ｃに示す構造の第１の別の処理の際の工程を連続して示す。
【図１】
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【図２】
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【図３】
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