(57)【特許請求の範囲】
【請求項１】
電流共振型のスイッチング電源において、
スイッチングトランジスタに流れる電流の位相を検出して予め任意に設定した基準により、重負荷か軽負荷かを判別する判別手段と、
前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行うスイッチング手段と、
を備えることを特徴とするスイッチング電源。
【請求項２】
前記判別手段が、発振出力の所定のタイミングで、前記スイッチングトランジスタに流れる電流が正方向か負方向かを検出して、前記スイッチングトランジスタに流れる電流の位相を判別することを特徴とする請求項１に記載のスイッチング電源。
【請求項３】
前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、ローサイド側のスイッチングトランジスタを最低周波数で最大のオン幅まで広げることを特徴とする請求項１に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流共振型のスイッチング電源に関するもので、特に、軽負荷時の電源効率の改善に係わる。
【背景技術】
【０００２】
図９に示すように、電流共振型のスイッチング電源は、ハイサイド側のスイッチング用のＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)５０１と、ローサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０２と、共振コンデンサ５０３と、トランス５０４と、出力整流用のダイオード５０５、５０６とを有し、トランス５０４の一次側の巻線をＭＯＳ−ＦＥＴ５０１及び５０２でスイッチングし、二次側巻線からの出力を、ダイオード５０５、５０６で整流して、取り出している。
【０００３】
このような電流共振型のスイッチング電源は、疑似共振型のスイッチング電源と比べて高効率である。つまり、図１０は、電流共振型のスイッチング電源と、疑似共振型のスイッチング電源との効率を比較したものであり、図１０において、横軸は負荷を示し、縦軸は効率を示している。図１０に示すグラフからわかるように、電流共振型のスイッチング電源は、疑似共振型のスイッチング電源に比べて、高効率である。
【０００４】
ところが、電流共振型のスイッチング電源は、負荷が小さくなると、二次側で出力する電流に対する励磁電流の割合が大きくなり、効率が低下する。
【０００５】
すなわち、電流共振型のスイッチング電源では、二次側に伝えるエネルギーとなる電流の他に、共振により一次側だけを流れている励磁電流が流れる。この共振による励磁電流は、負荷で消費される電流に係わらず流れ続ける。したがって、軽負荷のときには、共振による励磁電流による効率の低下が大きくなる。
【０００６】
また、一般的な電流共振型のスイッチング電源では、ハイサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０１がオンになる期間と、ローサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０２がオンになる期間が等しくなるように設定されている。この場合には、上述のように、電流共振型のスイッチング電源では、負荷が小さくなると、二次側で出力する電流に対する励磁電流の割合が大きくなり、効率が低下するという問題が生じる。
【０００７】
そこで、従来、例えば特許文献１及び特許文献２に示されるように、軽負荷か重負荷かを検出し、軽負荷か重負荷かに応じて、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御して、二次側巻線の出力に応じて、効率の低下を防ぐようにしたものが提案されている。すなわち、通常時には、ハイサイド側のＭＯＳ−ＦＥＴとローサイド側のＭＯＳ−ＦＥＴのオン期間が等しくなるように制御し、軽負荷時には、ハイサイド側のＭＯＳ−ＦＥＴのオン期間を短く、ローサイド側のＭＯＳ−ＦＥＴのオン期間を長くして、共振の励磁電流による効率の低下を防ぐようにする。
【特許文献１】特開２００６−２０４０４４号公報
【特許文献２】特開２００１−３３３５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、軽負荷か重負荷かを検出し、軽負荷か重負荷かに応じて、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御して、効率の改善を図る場合に、二次側出力のフィードバック電流や、スイッチング用の発振器の発振周波数を検出することが考えられる。ところが、図１１に示すように、スイッチング用の発振器の発振周波数は、入力電圧で殆ど決まり、負荷によっては殆ど変化しない。
【０００９】
つまり、図１１は、入力電圧を１７６Ｖ、２３０Ｖ、２８８Ｖの各電圧にしたときの、負荷に対する発振周波数との関係を示したグラフであり、図１１において、横軸は負荷を示し、縦軸は周波数を示している。図１１から明らかなように、スイッチング用の発振器の発振周波数は、殆ど入力電圧に決まり、負荷を変化させても、発振周波数は殆ど変化しない。このため、フィードバック電流や発振器の発振周波数を検出して制御を行うと、重負荷か軽負荷かによる場合だけでなく、入力電圧によって、ハイサイド側のＭＯＳ−ＦＥＴとローサイド側のＭＯＳ−ＦＥＴのオン期間が等しくなるような制御と、ローサイド側のＭＯＳ−ＦＥＴのオン期間を長くするような制御とが切り替わってしまう可能性があり、信頼性が低下する。
【００１０】
また、スイッチング用の発振器の発振周波数や、フィードバック電流では、負荷による変化は僅かであり、発振周波数やフィードバック電流を検出して軽負荷か重負荷かを判断するのでは、設計マージンの確保が難しい。
【００１１】
そこで、本発明は、上述の課題を鑑みてなされたものであり、軽負荷か重負荷かを確実に検出して、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御して、効率の改善を図るスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の課題を解決するために、本発明は、以下の事項を提案している。
【００１３】
（１）本発明は、電流共振型のスイッチング電源において、
スイッチングトランジスタに流れる電流の位相を検出して予め任意に設定した基準により、重負荷か軽負荷かを判別する判別手段と、前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行うスイッチング手段と、を備えることを特徴とするスイッチング電源を提案している。
【００１４】
この本発明によれば、スイッチングトランジスタに流れる電流の位相から、重負荷か軽負荷を判別しているので、入力電圧に依存せず、重負荷か軽負荷かを確実に検出できる。
【００１５】
（２）本発明は、（１）のスイッチング電源について、前記判別手段が、発振出力の所定のタイミングで、前記スイッチングトランジスタに流れる電流が正方向か負方向かを検出して、前記スイッチングトランジスタに流れる電流の位相を判別することを特徴とするスイッチング電源を提案している。
【００１６】
この本発明によれば、発振出力の所定のタイミングで、スイッチングトランジスタに流れる電流が正方向か負方向かを検出することで、スイッチングトランジスタに流れる電流の位相を検出し、重負荷か軽負荷かを確実に検出できる。
【００１７】
（３）本発明は、（１）のスイッチング電源について、スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、ローサイド側のスイッチングトランジスタを最低周波数で最大のオン幅まで広げることを特徴とするスイッチング電源を提案している。
【００１８】
この発明によれば、軽負荷時に、ローサイド側のスイッチングトランジスタを最低周波数で最大のオン幅まで広げることで、励磁電流による効率の低下を抑えることができる。また、スイッチングトランジスタのスイッチング周波数が低下するので、ドライブ損失及びスイッチング損失を小さくできる。
【発明の効果】
【００１９】
本発明によれば、スイッチングトランジスタに流れる電流の位相から、重負荷か軽負荷を判別しているので、入力電圧に依存せず、重負荷か軽負荷かを確実に検出できる。これにより、検出精度の向上が図れ、また、設計マージンの確保が容易になるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２１】
＜スイッチング電源の構成＞
図１は、本発明が適用できるスイッチング電源の一例である。
図１において、電源入力端子１ａと電源入力端子１ｂとの間に、平滑コンデンサ２が接続される。電源入力端子１ａは、入力電源ライン３に接続される。電源入力端子１ｂは接地される。入力電源ライン３と接地間に、ＭＯＳ−ＦＥＴ１１と、ＭＯＳ−ＦＥＴ１２とが直列に接続される。
【００２２】
また、ＭＯＳ−ＦＥＴ１１とＭＯＳ−ＦＥＴ１２との接続点がトランス４の一次側巻線Ｎｐ１の一端に接続される。トランス４の一次側巻線Ｎｐ１の他端は、共振コンデンサ５、抵抗６を介して接地される。
【００２３】
ＭＯＳ−ＦＥＴ１１のゲートには、電源制御回路７のＶＧＨ端子から、ハイサイド側のスイッチングパルスＶＧＨが供給される。ＭＯＳＦＥＴ−１２のゲートには、電源制御回路７のＶＧＬ端子から、ローサイド側のスイッチングパルスＶＧＬが供給される。ＭＯＳ−ＦＥＴ１１とＭＯＳＦＥＴ−１２との接続点は、電源制御回路７のＶｓ端子に接続される。
【００２４】
入力電源ライン３と接地間に、抵抗８と抵抗９との直列接続が接続される。抵抗８と抵抗９との接続点からの入力検出電圧が電源制御回路７のＶｓｅｎ端子に供給される。
【００２５】
トランス４の二次側巻線Ｎｓ１の一端は、ダイオード１３のアノードに接続される。トランス４の二次側巻線Ｎｓ２の一端は、ダイオード１４のアノードに接続される。ダイオード１３のカソードとダイオード１４のカソードとが出力電源ライン１５に接続される。
【００２６】
トランス４の二次側巻線Ｎｓ１とＮｓ２との接続点は、出力電源ライン１６に接続される。出力電源ライン１５と出力電源ライン１６との間に、平滑コンデンサ１７が接続される。出力電源ライン１５と出力電源ライン１６との間に、負荷回路２０が接続される。
【００２７】
出力電源ライン１５と出力電源ライン１６との間の出力は、出力検出回路２１で検出される。出力検出回路２１からの検出出力は、フォトカプラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。
【００２８】
また、電源制御回路７のＣｔ端子と接地間には、発振調整用のコンデンサ２３が接続される。電源制御回路７のＲｔ端子と接地間には、発振調整用の抵抗２４が接続される。電源制御回路７の接地端子ＧＮＤは接地される。電源制御回路７のＳＳ端子と接地間に、コンデンサ２５が接続される。
【００２９】
係るスイッチング電源では、電源制御回路７のＶＧＨ端子及びＶＧＬ端子から、ハイサイド側のＭＯＳＦＥＴ−１１及びローサイド側のＭＯＳＦＥＴ−１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。このスイッチングパルスＶＧＨ及びＶＧＬにより、ハイサイド側のＭＯＳＦＥＴ１１及びローサイド側のＭＯＳＦＥＴ１２が交互にスイッチングされ、トランス４の一次側巻線Ｎｐ１に電磁エネルギーが蓄えられ、この電磁エネルギーが二次側巻線Ｎｓ１、Ｎｓ２に伝えられる。
【００３０】
トランス４の二次側の出力は、ダイオード１３，１４で整流され、負荷回路２０に送られる。また、トランス４の二次側の出力は、出力検出回路２１で検出される。この検出出力は、フォトカプラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。電源制御回路７では、このＦＢ端子にフィードバックされてきた検出電流に基づいて、スイッチングパルスの周波数が制御される。
【００３１】
＜電源制御回路の構成＞
図２は、上述のスイッチング電源回路の電源制御回路７の構成を示すものである。
電源制御回路７は集積回路化されており、図２に示すように、発振器１０１と、ソフトスタート回路１０２と、ＯＣＰ回路１０３と、電圧検出回路１０４と、制御回路１０５とを含んでいる。
【００３２】
発振器１０１は、ＦＢ端子の検出出力に応じた発振周波数で、スイッチングパルスを生成するための信号を発振している。この発振器１０１の時定数は、Ｃｔ端子に接続される抵抗と、ＲＴ端子に接続されるコンデンサにより設定できる。
【００３３】
ソフトスタート回路１０２は、ＳＳ端子の電圧により、発振器１０１の発振周波数を高い周波数から徐々に低い周波数に設定して、ソフトスタートを行っている。ソフトスタート回路１０２の時定数は、ＳＳ端子に接続されるコンデンサにより設定できる。
【００３４】
ＯＣＰ回路１０３は、スイッチング用のＭＯＳ−ＦＥＴを流れる電流を検出している。電圧検出回路１０４は、Ｖｓｅｎ端子の電圧に応じて、発振器１０１の動作をオン／オフさせている。制御回路１０５は、発振器１０１の信号から、スイッチングパルスＶＧＨ及びＶＧＬを生成している。
【００３５】
＜発振器の構成＞
図３は、上述のスイッチング電源回路の電源制御回路７における発振器１０１の基本構成を示すものである。
【００３６】
図１に示したように、電源制御回路７のＣｔ端子にはコンデンサ２３が接続され、Ｒｔ端子には、抵抗２４が接続されている。また、ＦＢ端子には、フォトカプラ２２が接続されている。
【００３７】
図３において、演算増幅器２０１はボルテージフォロワ回路を構成しており、演算増幅器２０１の非反転入力には、トランジスタ２０２のベースが接続されると共に、基準電源２００が接続される。トランジスタ２０２のエミッタに、ＦＢ端子が接続される。演算増幅器２０１の出力端に、トランジスタ２０３のベースが接続される。
【００３８】
演算増幅器２０１と、演算増幅器２０１の非反転入力側のトランジスタ２０２と、演算増幅器２０１の出力側のトランジスタ２０３と、カレントミラー回路を構成するトランジスタ２０４及び２０５と、カレントミラー回路を構成するトランジスタ２０６及び２０７とからなる回路により、フォトカプラ２２からの検出電流に応じた充電電流が形成される。この充電電流により、Ｃｔ端子に接続されたコンデンサ２３が充電され、Ｃｔ端子の電圧が上昇していく。このときの時定数は、端子Ｒｔに接続された抵抗２４の抵抗値と、端子Ｃｔに接続されたコンデンサ２３の静電容量により設定できる。
【００３９】
Ｃｔ端子の電圧は、コンパレータ２１１及び２１２により検出される。コンパレータ２１１には、例えば３．０Ｖのリファレンス電圧が供給される。コンパレータ２１２には、例えば１．５Ｖのリファレンス電圧が供給される。
【００４０】
フォトカプラ２２からの検出電流に応じた充電電流によりコンデンサ２３が充電され、Ｃｔ端子の電圧は、図４（Ａ）に示すように、上昇していく。Ｃｔ端子の電圧が例えば３．０Ｖを越えると、図４（Ｂ）に示すように、コンパレータ２１１の出力がハイレベルになる。
【００４１】
コンパレータ２１１の出力は、ＲＳフリップフロップ２１３のセット入力に供給され、Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ２１１の出力がハイレベルになると、図４（Ｄ）に示すように、ＲＳフリップフロップ２１３がセットされる。
【００４２】
ＲＳフリップフロップ２１３の出力は、カウンタ２１４のＣＬＫ端子に供給されると共に、抵抗２１８を介して、トランジスタ２１５のベースに供給される。
【００４３】
Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ２１１の出力がハイレベルになると、図４（Ｄ）に示すように、ＲＳフリップフロップ２１３がセットされ、トランジスタ２１５がオンする。これにより、電流源２１７により、コンデンサ２３の電荷が放電され、図４（Ａ）に示すように、Ｃｔ端子の電圧が下降していく。
【００４４】
Ｃｔ端子の電圧が例えば１．５Ｖより下がると、図４（Ｃ）に示すように、コンパレータ２１２の出力がハイレベルになり、ＲＳフリップフロップ２１３がリセットされる。ＲＳフリップフロップ２１３がリセットされると、トランジスタ２１５がオフする。これにより、図４（Ａ）に示すように、コンデンサ２３に充電電流が流れ、Ｃｔ端子の電圧が上昇していく。以下、同様の動作が繰り返される。
【００４５】
また、ＲＳフリップフロップ２１３の出力は、カウンタ２１４のＣＬＫ端子に供給される。カウンタ２１４のビットＱＡ（最下位ビット）の出力は、ＲＳフリップフロップ２２１のセット入力に供給されると共に、インバータ２１６を介して、ＲＳフリップフロップ２２２のセット入力に供給される。ＲＳフリップフロップ２２１及び２２２のリセット入力には、ＲＳフリップフロップ２１３の出力が供給される。
【００４６】
ＲＳフリップフロップ２１３の出力により、図４（Ｅ）に示すようなタイミングで、カウンタ２１４のビットＱＡの出力が変化する。カウンタ２１４のビットＱＡの出力がハイレベルに変化するタイミングで、図４（Ｆ）に示すように、ＲＳフリップフロップ２２１の出力がハイレベルになる。ＲＳフリップフロップ２２１は、ＲＳフリップフロップ２１３の出力（図４（Ｄ））でリセットされる。このＲＳフリップフロップ２２１の出力は、ハイサイド側のスイッチングパルスＶＧＨとして出力される。
【００４７】
また、カウンタ２１４のビットＱＡの出力がローレベルに変化するタイミングで、図４（Ｇ）に示すように、ＲＳフリップフロップ２２２の出力がハイレベルになる。ＲＳフリップフロップ２２２は、ＲＳフリップフロップ２１３の出力（図４（Ｄ））でリセットされる。このＲＳフリップフロップ２２２の出力は、ローサイド側のスイッチングパルスＶＧＬとして出力される。
【００４８】
以下、上述の動作が繰り返されることで、図４（Ｆ）及び図４（Ｇ）に示すように、ＭＯＳ−ＦＥＴ１１及び１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。
【００４９】
＜第１の実施形態＞
図５は、本発明の第１の実施形態を示すものである。
図５に示す本発明の実施形態は、上述のスイッチング電源において、ＭＯＳＦＥＴ１１及び１２に流れる電流の位相を検出して重負荷か軽負荷かを判別し、軽負荷の場合には、ハイサイド側のＭＯＳ−ＦＥＴ１１のオン期間を短くし、ローサイド側のＭＯＳ−ＦＥＴ１２のオン期間を最大まで広げて、非対称にスイッチングを行うことで、励磁電流による効率低下を改善するようにしたものである。なお、重負荷の場合には、従来と同様に、ハイサイド側のＭＯＳ−ＦＥＴ１１のオン期間と、ローサイド側のＭＯＳ−ＦＥＴ１２のオン期間とは、等しくなるように、対称的にスイッチングが行われる。
【００５０】
本発明の実施形態では、重負荷か軽負荷かを、スイッチング用のＭＯＳ−ＦＥＴに流れる電流の位相から検出している。
【００５１】
すなわち、図６は、スイッチング用のＭＯＳ−ＦＥＴに流れる電流を、軽負荷時と、重負荷時とで示したものである。図６において、波形Ｓ１１は、軽負荷時のスイッチング用のＭＯＳ−ＦＥＴに流れる電流波形を示し、波形Ｓ１２は、軽負荷時の共振コンデンサの電圧を示している。また、波形Ｓ２１は、重負荷時のスイッチング用のＭＯＳ−ＦＥＴに流れる電流波形を示し、波形Ｓ２２は、重負荷時の共振コンデンサの電圧を示している。
【００５２】
図６に示すように、スイッチング用のＭＯＳ−ＦＥＴには、１周期で、マイナス側からプラス側に電流が流れる。重負荷では、共振コンデンサの電圧（波形Ｓ２２）の谷点（ＦＥＴ電流のゼロクロス点）がＭＯＳ−ＦＥＴのオン期間（波形Ｓ２１）の左側にあるのに対して、軽負荷では、共振コンデンサの電圧（波形Ｓ１２）の谷点がＭＯＳ−ＦＥＴのオン期間（波形Ｓ１２）のほぼ中央のゼロクロス点となる。
【００５３】
そこで、本発明の実施形態では、スイッチング用のＭＯＳ−ＦＥＴに流れる電流の位相を検出して、重負荷か軽負荷かを判断している。具体的には、電源制御回路７の発振器１０のＣｔ端子の電圧は、発振器の１周期で、１．５Ｖから３．０Ｖまで上昇し、１．５Ｖと３．０Ｖの略中間電圧で、１周期の中心となる（図４（Ａ）参照）。そこで、電源制御回路７の発振器１０１のＣｔ端子の電圧が１．５Ｖと３．０Ｖの略中間電圧になったときのタイミングで、ＯＣＰ端子の信号から、電流のプラス・マイナスをモニタする。ＭＯＳ−ＦＥＴを流れる電流の方向がプラスであれば、重負荷、マイナスであれば、軽負荷であると判断できる。
【００５４】
図５において、Ｃｔ端子の端子電圧は、コンパレータ３０１の一方の入力に供給される。コンパレータ３０１の他方の入力には、リファレンス電圧として、１．５Ｖと３．０Ｖの略中間電圧（例えば、２．１Ｖ）が供給される。Ｃｔ端子の端子電圧が１．５Ｖと３．０Ｖの略中間電圧を越えると、コンパレータ３０１の出力レベルがハイレベルに立ち上がる。
【００５５】
コンパレータ３０１の出力は、Ｄフリップフロップ３０２のＣＬＫ端子に供給される。コンパレータ３０１のＤ端子には、ハイレベルが供給される。
【００５６】
Ｃｔ端子の電圧は、前述したように、発振器１０のＣｔ端子のコンデンサ２３を充電することで、図７（Ａ）に示すように、例えば、１周期で１．５Ｖから３．０Ｖに上昇する。１周期の中間では、この電圧は１．５Ｖと３．０Ｖの略中間電圧となる。Ｄフリップフロップ３０２には、Ｃｔ端子の電圧が１．５Ｖと３．０Ｖの略中間電圧になり、コンパレータ３０１の出力レベルがハイレベルに立ち上がるタイミングで、そのＣＬＲ端子がハイレベルなら、Ｄ端子のハイレベルが取り込まれる。このとき、ＣＬＲ端子がローレベルなら、Ｄフリップフロップ３０２の出力はローレベルである。
【００５７】
一方、ＯＣＰ端子には、ＭＯＳ−ＦＥＴ１１、１２の検出電流が供給される。ＯＣＰ端子と接地間には、ダイオード３０３が接続されている。コンパレータ３０４からは、ＭＯＳ−ＦＥＴを流れる電流がプラス方向かマイナス方向かに応じた出力が現れる。このコンパレータ３０１の出力がＡＮＤゲート３０５の一方の端子に供給される。
【００５８】
ハイサイド側のスイッチングパルスＶＧＨがオンの期間では、図７（Ｂ）に示すような電流ＩＤＨがＭＯＳ−ＦＥＴ１１を流れる。ローサイド側のスイッチングパルスＶＧＬがオンの期間では、図７（Ｃ）に示すような電流ＩＤＬがＭＯＳ−ＦＥＴ１２を流れる。ＯＣＰ端子には、図７（Ｂ）及び図７（Ｃ）に示すような電流を合成した検出信号が入力される。すなわち、ＯＣＰ端子に入力される検出信号の波形は、電流ＩＤＬ（図７（Ｃ））を反転したものと、電流ＩＤＨ（図７（Ｄ））とを合成したような波形であり、正弦波に近い波形となる。
【００５９】
図７（Ｅ）に示すように、ＯＣＰ端子からの検出信号がプラスの場合には、コンパレータ３０４の出力はハイレベルになり、マイナスの場合には、ローレベルになる。
【００６０】
また、ＶＧＬ端子には、ローサイド側のスイッチングパルスＶＧＬが供給される。ＶＧＬ端子と接地間には、抵抗３０６及びツェナダイオード３０７が接続される。ＶＧＬ端子からのＶＧＬ信号は、ＡＮＤゲート３０５の他方の端子に供給される。ＡＮＤゲート３０５の出力がＤフリップフロップ３０２のＣＬＲ端子に供給される。
【００６１】
ＶＧＬ信号（図７（Ｆ））がハイレベルの間では、ＡＮＤゲート３０５が開き、図７（Ｇ）に示すように、ＯＣＰ端子からの信号（図７（Ｅ））がＡＮＤゲート３０５を介して、Ｄフリップフロップ３０２のＣＬＲ端子に供給される。ＶＧＬ信号（図７（Ｆ））がローレベルの間では、図７（Ｇ）に示すように、ＡＮＤゲート３０５の出力はローレベルである。Ｄフリップフロップ３０２は、図７（Ｈ）に示すように、ＡＮＤゲート３０５からローレベルが供給されている間では、クリアされている。
【００６２】
Ｃｔ端子の端子電圧（図７（Ａ））が１．５Ｖと３．０Ｖの略中間電圧を越えると、図７（Ｄ）に示すように、コンパレータ３０１の出力レベルがハイレベルに立ち上がる。このコンパレータ３０１の立ち上がりで（図７（Ｄ））、ＡＮＤゲート３０５の出力（図７（Ｇ））がハイレベルなら、図７（Ｈ）に示すように、Ｄフリップフロップ３０２に、ハイレベルが取り込まれる。このとき、ＡＮＤゲート３０５の出力（図７（Ｇ））がローレベルなら、Ｄフリップフロップ３０２の出力はローレベルである。
【００６３】
重負荷の場合には、ＶＧＬ信号（図７（Ｆ））がハイレベルの間で、Ｃｔ端子の端子電圧（図７（Ａ））が１．５Ｖと３．０Ｖの略中間電圧を越えるタイミングで、ＩＤＬ信号（図７（Ｃ））はプラス（ＯＣＰ端子はマイナス）になっているので、ＡＮＤゲート３０５の出力（図７（Ｇ））はローレベルになっている。よって、重負荷の場合には、ＶＧＬ信号（図７（Ｆ））がハイレベルで、且つ、Ｃｔ端子の端子電圧（図７（Ａ））が１．５Ｖと３．０Ｖの略中間電圧を越えてコンパレータ３０１の出力（図７（Ｄ））がハイレベルのタイミングで、ＡＮＤゲート３０５の出力（図７（Ｇ））はローレベルであり、Ｄフリップフロップ３０２の出力（図７（Ｈ））はローレベルである。
【００６４】
これに対して、軽負荷の場合には、ＶＧＬ信号（図７（Ｆ））がハイレベルの間で、Ｃｔ端子の端子電圧（図７（Ａ））が１．５Ｖと３．０Ｖの略中間電圧を越えるタイミングでは、ＩＤＬ信号（図７（Ｃ））はマイナス（ＯＣＰ端子はプラス）になっており、ＡＮＤゲート３０５の出力（図７（Ｇ））はハイレベルになる。よって、軽負荷の場合には、ＶＧＬ信号（図７（Ｆ））がハイレベルで、且つ、Ｃｔ端子の端子電圧（図７（Ａ））が１．５Ｖと３．０Ｖの略中間電圧を越えてコンパレータ３０１の出力（図７（Ｄ））がハイレベルのタイミングで、ＡＮＤゲート３０５の出力（図７（Ｇ））はハイレベルであり、Ｄフリップフロップ３０２の出力（図７（Ｈ））はハイレベルになる。
【００６５】
Ｄフリップフロップ３０２の出力は、ワンショットマルチバイブレータ３０９に供給される。ワンショットマルチバイブレータ３０９により、Ｄフリップフロップ３０２の出力から、図７（Ｉ）に示すように、所定のパルス幅のパルスが生成される。
【００６６】
ワンショットマルチバイブレータ３０９の出力がＤフリップフロップ３１０のＣＬＫ端子に供給される。ワンショットマルチバイブレータ３０９が立ち上がると、Ｄフリップフロップ３１０にハイレベルが取り込まれる。
【００６７】
前述したように、軽負荷になると、Ｄフリップフロップ３０２の出力（図７（Ｈ））はハイレベルになる。このコンパレータ３０１の出力により、図７（Ｉ）に示したようなパルスが生成され、このワンショットマルチバイブレータ３０９の出力が立ち上がると、Ｄフリップフロップ３１０の反転出力（図７（Ｌ））はローレベルになる。よって、このＤフリップフロップ３１０の反転出力（図７（Ｌ））が、重負荷か軽負荷かの判定出力となる。
【００６８】
すなわち、重負荷のときには、Ｄフリップフロップ３１０の反転出力（図７（Ｌ））はハイレベルに維持される。軽負荷になると、Ｄフリップフロップ３１０の反転出力（図７（Ｌ））はローレベルになる。
【００６９】
Ｄフリップフロップ３１０の反転出力は、ＯＲゲート３１１の一方の入力端に供給される。ＯＲゲート３１１の他方の入力端には、Ｄフリップフロップ３１２の出力が供給される。
【００７０】
前述したように、重負荷の場合には、Ｄフリップフロップ３１０の反転出力はハイレベルになる。このため、重負荷の期間では、図７（Ｐ）に示すように、ＯＲゲート３１１の出力は常にハイレベルになる。
【００７１】
軽負荷の場合には、Ｄフリップフロップ３１０の反転出力はローレベルになる。このときには、Ｄフリップフロップ３１２の出力がＯＲゲート３１１を介して出力される。
【００７２】
Ｄフリップフロップ３１２のＣＬＲ端子には、インバータ３１４を介して、コンパレータ３１３の出力が供給される。コンパレータ３１３の一方の入力端には、Ｃｔ端子の端子電圧が供給される。コンパレータ３１３の他方の入力端には、３．０Ｖのリファレンス電圧が供給される。このリファレンス電圧は、Ｃｔ端子の最大電圧に相当する。
【００７３】
また、Ｄフリップフロップ３１２のＣＬＫ端子には、ＶＧＬ端子からのＶＧＬパルスがインバータ３１５を介して供給される。Ｄフリップフロップ３１２のＤ端子には、ハイレベルが供給される。
【００７４】
インバータ３１５からは、図７（Ｍ）に示すように、反転されたＶＧＬパルスが出力される。この反転ＶＧＬパルスの立ち上がり、図７（Ｏ）に示すように、Ｄフリップフロップ３１２にハイレベルが取り込まれる。
【００７５】
そして、Ｃｔ端子からの入力電圧（図７（Ａ））が３．０Ｖになるタイミングで、図７（Ｎ）に示すように、インバータ３１４の出力がローレベルになり、Ｄフリップフロップ３１２がクリアされる。よって、Ｄフリップフロップ３１２の出力は、図７（Ｏ）に示すようになる。
【００７６】
前述したように、軽負荷の場合には、Ｄフリップフロップ３１０の反転出力はローレベルであるから、図７（Ｐ）に示すように、Ｄフリップフロップ３１２の出力がＯＲゲート３１１を介して出力される。
【００７７】
また、重負荷の場合には、Ｄフリップフロップ３１０の反転出力はハイレベルであるから、図７（Ｐ）に示すように、ＯＲゲート３１１の出力は常にハイレベルである。
【００７８】
ＯＲゲート３１１の出力がＭＯＳ−ＦＥＴ３１６のゲートに供給される。ＭＯＳ−ＦＥＴ３１６は、ＦＢ端子とフォトカプラ２２との間に接続される。重負荷のときには、ＯＲゲート３１１の出力はハイレベルであるから、ＭＯＳ−ＦＥＴ３１６はオンしている。このため、ＦＢ端子には、フォトカプラ２２を介してフィードバックされた二次側の検出信号が送られ、二次側の検出信号に応じて、ローサイド側のスイッチングパルスＶＧＬのオン期間と、ハイサイド側のスイッチングパルスＶＧＨのオン期間とが同様になるように、制御される。
【００７９】
軽負荷のときには、Ｄフリップフロップ３１２の出力がＯＲゲート３１１を介して出力され、これにより、ＭＯＳ−ＦＥＴ３１６のオン／オフが制御される。これにより、ローサイド側のスイッチングパルスＶＧＬでは、フィードバック制御が無効になり、最低発振周波数のオン幅が最大となるように制御される。
【００８０】
このときには、ハイサイド側のスイッチングパルスＶＧＨのパルス幅がローサイド側のスイッチングパルスＶＧＬのパルス幅に比べて狭くなり、二次側の検出信号に応じて、スイッチングパルスＶＧＨのパルス幅が制御される。
【００８１】
コンパレータ３２０、ＭＯＳ−ＦＥＴ３２１、コンデンサ３２２は、ハイサイド側のスイッチングパルスＶＧＨのパルス幅が所定値以上になったら、非対称モードから通常モードに移行するためのものである。
【００８２】
この場合、ハイサイド側のスイッチングパルスＶＧＨのパルス幅を直接検出しても良いが、この例では、ローサイド側のスイッチングパルスＶＧＬを反転したもの使って、間接的にハイサイド側のスイッチングパルスＶＧＨのパルス幅を検出している。
【００８３】
つまり、図４に示したように、電源制御回路７の発振器１０１では、Ｃｔ端子の波形に同期して、ハイサイド側のスイッチングパルスＶＧＨとローサイド側のスイッチングパルスＶＧＬとを交互に出力しているが、両方のスイッチングパルスが出力されないデッド期間が存在する。よって、ローサイド側のスイッチングパルスＶＧＬを反転させた期間は、ハイサイド側のスイッチングパルスＶＧＨとデッド期間とを加えたものに等しい。デッド期間がスイッチングパルスＶＧＬ、ＶＧＨに比べて少ないため、スイッチングパルスＶＧＬを反転させたもの検出すれば、ハイサイド側のスイッチングパルスＶＧＨのオン期間に対応する時間を検出できる。
【００８４】
図５において、ＶＧＬ端子からのスイッチングパルスＶＧＬがＭＯＳ−ＦＥＴ３２１のゲートに供給される。ＭＯＳ−ＦＥＴ３２１と並列に、コンデンサ３２２が接続される。コンデンサ３２２には、抵抗３２３を介して、充電電流が流される。コンデンサ３２２の端子電圧は、コンパレータ３２０の一方の入力端に供給される。コンパレータ３２０の他方の入力端には、例えば３．０Ｖのリファレンス電圧が供給される。
【００８５】
コンデンサ３２２に充電された電荷は、ローサイド側のスイッチングパルスＶＧＬがオンの期間に放電される。よって、コンデンサ３２２の端子電圧は、ローサイド側のスイッチングパルスＶＧＬを反転させた時間に応じた電圧になる。この電圧は、ハイサイド側のスイッチングパルスＶＧＨのオン期間に対応している。よって、ハイサイド側のスイッチングパルスＶＧＨのオン期間の幅が所定幅以上になると、コンデンサ３２２の端子電圧がリファレンス電圧より高くなる。
【００８６】
コンデンサ３２２の端子電圧がリファレンス電圧より高くなると、コンパレータ３２０の出力がハイレベルになる。コンパレータ３２０の出力は、インバータ３２４を介して反転されて、Ｄフリップフロップ３０２のＣＬＲ端子に供給される。したがって、スイッチングパルスＶＧＨの幅が所定幅以上になると、Ｄフリップフロップ３０２がクリアされ、Ｄフリップフロップ３０２の反転出力がハイレベルになり、通常モードに移行する。
【００８７】
以上説明したように、本実施形態では、コンパレータ３０１は、Ｃｔ端子の電圧が１．５Ｖと３．０Ｖの略中間電圧になったとき、ＭＯＳ−ＦＥＴを流れる電流がプラスかマイナスかを検出することで、ＭＯＳ−ＦＥＴを流れる電流の位相を検出している。これにより、入力電圧に依存せず、重負荷か軽負荷かを確実に検出できる。
【００８８】
重負荷の場合には、Ｄフリップフロップ３１０の出力はハイレベルになる。この場合には、通常モードとなり、ハイサイド側のスイッチングパルスＶＧＨのパルス幅とローサイド側のスイッチングパルスＶＧＬのパルス幅とが同様のパルス幅となるように制御される。
【００８９】
軽負荷の場合には、Ｄフリップフロップ３１０の出力はローレベルになり、非対称モードに移行して、ローサイド側のスイッチングパルスＶＧＬを最低周波数の最大幅にするような動作が行われる。ローサイド側のスイッチングパルスＶＧＬを最低周波数の最大幅とすることで、共振による励磁電流の損失を減らすことができると共に、スイッチングパルスの周波数が下がることから、電源制御回路のドライブ損失及びＭＯＳ−ＦＥＴのスイッチング損失を小さくすることができる。
【００９０】
また、コンパレータ３２０は、ハイサイド側のスイッチングパルスＶＧＨのパルス幅を検出し、スイッチングパルスＶＧＨの幅が所定幅以上になると、通常モードに移行するようにしている。
【００９１】
このように、スイッチング用のＭＯＳ−ＦＥＴに流れる電流の位相から、軽負荷であると判断された場合には、ローサイド側のスイッチングパルスＶＧＬをのオン期間を最大まで広げて、非対称にスイッチングを行うようにして、励磁電流による効率低下を改善するようにしている。
【００９２】
＜第２の実施形態＞
図８は、本発明の第２の実施形態を示している。
前述の実施形態では、非対称モードから通常モードに移行する際に、ローサイド側のスイッチングパルスＶＧＬを反転したもの使って、間接的にハイサイド側のスイッチングパルスＶＧＨのパルス幅を検出している。
【００９３】
これに対して、この実施形態では、ＶＧＨ端子と接地間に、抵抗３６１、ツェナダイオード３６２を設け、抵抗３６１とツェナダイオード３６２との接続点から、ハイサイド側のスイッチングパルスＶＧＨを直接入力している。そして、このハイサイド側のスイッチングパルスＶＧＨのパルスをインバータ３６３を介して、ＭＯＳ−ＦＥＴ３２１のゲートに供給することで、スイッチングパルスＶＧＨのパルス幅を直接検出している。
【００９４】
また、ハイサイド側のスイッチングパルスＶＧＨをＯＲゲート３１１に供給し、軽負荷のときには、ローサイド側のスイッチングパルスＶＧＬのパルス幅は、フィードバック制御が無効になり、最低発振周波数のオン幅が最大となるように制御され、ハイサイド側のスイッチングパルスＶＧＨを、二次側の検出信号に応じて、制御させるようにしている。
【００９５】
また、第１の実施形態におけるＤフリップフロップ３０２を、この実施形態では、ＡＮＤゲート３５１で置き換えている。
【００９６】
他の構成については、前述の第１の実施形態と同様であり、対応する部分には同一番号を付して、その説明を省略する。
【００９７】
なお、本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明が適用できるスイッチング電源の一例の構成を示す接続図である。
【図２】本発明が適用できるスイッチング電源における電源制御回路の構成を示すブロック図である。
【図３】本発明が適用できるスイッチング電源における電源制御回路の発振器の構成を示す接続図である。
【図４】本発明が適用できるスイッチング電源における電源制御回路の発振器の動作説明に用いるタイミング図である。
【図５】本発明の第１の実施形態の構成を示す接続図である。
【図６】本発明の第１の実施形態の説明に用いる波形図である。
【図７】本発明の第１の実施形態の説明に用いるタイミング図である。
【図８】本発明の第２の実施形態の構成を示す接続図である。
【図９】従来のスイッチング電源の説明に用いる接続図である。
【図１０】従来の電流共振型のスイッチング電源の効率の説明に用いるグラフである。
【図１１】従来の電流共振電源型のスイッチング効率の負荷と発振周波数との関係の説明に用いるグラフである。
【符号の説明】
【００９９】
１ａ，１ｂ  電源入力端子
２  平滑コンデンサ
４  トランス
５  共振コンデンサ
７  電源制御回路
１７  平滑コンデンサ
２０  負荷回路
２１  出力検出回路
２２  フォトカプラ
１０１  発振器
１０２  ソフトスタート回路
３０１  コンパレータ
３０２  フリップフロップ
３０９  ワンショットマルチバイブレータ
３１０  Ｄフリップフロップ
３１２  Ｄフリップフロップ
３１３  コンパレータ
３２０  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005016511.tif 000009
【図９】
0005016511.tif 000010
【図１０】
0005016511.tif 000011
【図１１】
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