(57)【特許請求の範囲】
【請求項１】
スイッチング信号の周波数を所定の周期で変調するスイッチング信号生成手段を備えるスイッチング電源装置において、
前記スイッチング信号生成手段は、
所定周波数の基準クロック信号を発生する基準クロック発生手段と、
前記基準クロック信号を所定の周期で連続的に区分した各区分において、前記基準クロック信号に対して所定時間の位相遅れを追加する位相変調手段と、
を備え、
前記スイッチング信号生成手段は、ＦＰＧＡにより構成されると共に、前記位相変調手段は、前記各区分の連続する３区分において、前記基準クロック信号に対して単調に増加する時間遅れ、一定の時間遅れ、単調に減少する時間遅れを追加することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング信号の周波数を所定の周期で変調するスイッチング信号生成手段を備えるスイッチング電源装置に関するものである。
【背景技術】
【０００２】
スイッチング電源装置では、スイッチング周波数に変調をかけ、スイッチング周波数のスペクトラムを拡散させることにより、ピークのノイズレベルを数ｄｂ〜２０ｄｂ程度低下させる技術が知られている（特許文献１参照）。
【０００３】
図３は、スイッチング信号の周波数を所定の周期で変調するスイッチング信号生成手段を備える従来のスイッチング電源装置の構成例を示す機能ブロック図である。このスイッチング電源は、スイッチング信号生成手段１０とパワーユニット２０により構成されている。
【０００４】
スイッチング信号生成手段１０は、基準周波数発振回路１１及び変調用三角波発生器１２よりなる。基準周波数発振回路１１は、定電流Ｉｃで充電されるコンデンサＣｏの端子電圧Ｖｏを、閾値Vosc_h及びVosc_ｌが設定されたコンパレータ１１ａに入力し、この閾値間でコンデンサＣｏを短絡放電するスイッチＳＷを開閉制御することで、所定周波数の鋸歯状波電圧Ｖｏを生成している。
【０００５】
変調用三角波発生器１２は、所定周期の三角波に比例した変調電流ΔＩmodをコンデンサＣｏに供給して充電電流を変調する。この結果、所定周期で変調された周波数の鋸歯状波電圧Ｖｏを生成することができ、変調された周波数のスイッチング信号Ｓｉをパワーユニット２０に出力する。
【０００６】
パワーユニット２０は、このスイッチング信号ＳｉをＰＷＭ（Pulse Width Modulation）回路により所定のデューティ比を有する信号に変換し、スイッチング素子Ｑを開閉制御する。入力電源Ｅｉから絶縁用変圧器Ｔの１次巻線ｎ１を流れる電流がスイッチング素子Ｑでオンオフ制御される。
【０００７】
２次巻線ｎ２に誘起された電圧は、ダイオードＤ１，Ｄ２で整流され、インダクタンスＬとコンデンサＣ１で平滑されて出力電圧Ｅｏを発生する。図では省略されているが、出力電圧Ｅｏを安定化させるためにＰＷＭ回路２１をフィードバック制御する、レギュレータを備える構成も一般的である。
【０００８】
【特許文献１】特開平７−３１２８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のスイッチング電源装置におけるスイッチング信号発生手段の構成では、つぎのような問題がある。
（１）変調用三角波発生器１２が別途必要となり、回路構成が複雑となり、コストアップの要因となる。
【００１０】
（２）基準周波数発振回路１１は、アナログ回路による自走式の発振回路であり、複数のスイッチング電源装置が稼動するシステムにおいて、スイッチング周波数の同期をすることができない。
【００１１】
（３）ＰＬＬ（Phase Locked Loop）回路により、同期信号を生成する手法も考えられるが、周波数変調の際にセトリングタイムが発生し、応答遅れによりノイズ軽減効果が期待できない。
【００１２】
（４）ＰＬＬ回路を使用した場合には、周波数の変調が離散的にならず、途中の周波数信号が発生し、他システムとの干渉問題が発生するおそれがある。
【００１３】
本発明は上述した問題点を解決するためになされたものであり、周波数変調の周期を自由に又高精度に決定できると共に、スイッチング周波数の同期が容易であり、かつ、部品点数の増加を少なくできるスイッチング電源装置の実現を目的としている。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）スイッチング信号の周波数を所定の周期で変調するスイッチング信号生成手段を備えるスイッチング電源装置において、
前記スイッチング信号生成手段は、
所定周波数の基準クロック信号を発生する基準クロック発生手段と、
前記基準クロック信号を所定の周期で連続的に区分した各区分において、前記基準クロック信号に対して所定時間の位相遅れを追加する位相変調手段と、
を備え、
前記スイッチング信号生成手段は、ＦＰＧＡにより構成されると共に、前記位相変調手段は、前記各区分の連続する３区分において、前記基準クロック信号に対して単調に増加する時間遅れ、一定の時間遅れ、単調に減少する時間遅れを追加することを特徴とするスイッチング電源装置。
【発明の効果】
【００２０】
本発明の構成によれば、次のような効果を期待することができる。
（１）従来構成では、変調回路により変調の方式が固定されるが、本発明では、ＦＰＧＡ等に回路を取り込めるため、プログラムの変更により、変調のパターンが自由に変更できる。
【００２１】
（２）ＦＰＧＡは、プログラムによりハードウェア機能を実現できるので、アナログ回路部品を用いる構成に比較して極めて簡単安価にスイッチング信号生成手段を実現することができる。
【００２２】
（３）ＰＬＬ回路により、同期信号を生成する手法では、周波数変調の際にセトリングタイムが発生し、応答遅れによりノイズ軽減効果が期待できないが、位相変調を実行する本発明構成では、応答遅れの問題は発生しない。
【００２３】
（４）ＰＬＬ回路を使用した場合には、周波数の変調が離散的にならず、途中の周波数信号が発生し、他システムとの干渉問題が発生する虞があるが、ＦＰＧＡを用いた変調では周波数の変調が離散的となり、他システムとの干渉が本質的に発生しない。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したスイッチング電源装置の一実施形態を示す機能ブロック図である。図３で説明した従来装置における要素と同一要素には同一符号を付して説明を省略する。
【００２５】
パワーユニット２０の構成及び動作は、図３と同一であるため、説明を省く。本発明の構成上の特徴部は、スイッチング信号生成手段１００にある。スイッチング信号生成手段１００の機能構成は、基準クロック発生手段１０１、位相変調手段１０２、位相変調手段１０２の各種設定を行うパラメータ設定手段１０３よりなる。
【００２６】
本発明のスイッチング信号生成手段１００は、市販のＦＰＧＡ（Field Programmable Gate Array）を利用することができる。ＦＰＧＡを利用すれば、プログラミングにより回路機能を定義できるので、基準クロック発生手段１０１、位相変調手段１０２、パラメータ設定手段１０３を容易に実現することができる。
【００２７】
基準クロック発生手段１０１は、システムのＣＰＵクロックを分周することで所定周波数のクロック信号を得ることができるので、複数のスイッチング電源装置のスイッチング信号を同期させることが容易である。
【００２８】
位相変調手段１０２は、基準クロック信号を所定の周期で連続的に区分した各区分において、基準クロック信号に対して所定の位相遅れを追加するものであり、具体的には次の機能を備える。
（１）各区分の特定区分において、基準クロック信号に対して単調に増加する時間遅れを追加する。
（２）各区分の特定区分において、基準クロック信号に対して一定の時間遅れを追加する。（３）各区分の特定区分において、前記基準クロック信号に対して単調に減少する時間遅れを追加する。
（４）各区分の連続する３区分において、基準クロック信号に対して単調に増加する時間遅れ、一定の時間遅れ、単調に減少する時間遅れを追加する
【００２９】
図２は、位相変調手段１０２の動作を説明するタイムチャートである。（Ａ）は基準クロック信号Ｓｉを示し、１０μｓの周期、即ち１００ｋＨｚの周波数を有する。（Ｇ）は、基準クロック信号を所定の周期で連続的に区分した各区分Ａ、Ｂ、Ｃの時間帯を示す。
【００３０】
（Ｂ）は、基準クロック信号に追加する位相遅れ信号を示し、区分Ａの時間帯では、１μＳより、１μＳずつ単調増加して４μＳまでの位相遅れを追加する。区分Ｂの時間帯では、４μＳの一定時間の位相遅れを追加する。区分Ｃの時間帯では、４μＳより、１μＳずつ単調減少して１μＳまでの位相遅れを追加する。
【００３１】
このように、基準クロック信号に対して位相遅れをパルスごとに付加し、前後のクロックの位相遅れの差の大きさを制御することで、周波数を変調する。そのときの周波数は、基準クロック周波数×（基準クロックの周期／（基準クロックの周期＋位相遅れ信号の差））となる。位相遅れ信号の差は、（ｎ＋１）番目の位相遅れ信号のパルス幅からｎ番目の位相遅れ信号のパルス幅を引いたものになる（ｎは１以上の整数）。
【００３２】
例えば、区分Ａのスイッチング周波数は、基準クロック周波数を１００ｋＨｚ、基準クロックの周期を１０μｓ、位相遅れ信号の差を＋１μｓとすると、式（１）で示される。
１００ｋＨｚ×（１０μｓ／（１０μｓ＋１μｓ））＝  ９０．９ｋＨｚ    （１）
【００３３】
同様に、区分Ｃのスイッチング周波数は、基準クロック周波数を１００ｋＨｚ、基準クロックの周期を１０μｓ、位相遅れ信号の差を−１μｓとすると、式（２）で示される。
１００ｋＨｚ×（１０μｓ／（１０μｓ−１μｓ））＝  １１１．１ｋＨｚ  （２）
【００３４】
（Ｃ）は、位相遅れの追加操作により変調したクロック信号Ｓｍを示す。（Ｄ）は、位相遅れτの変化、（Ｅ）は周期Ｔの変化を示す。このような位相遅れの追加操作により、区分Ａの時間帯の周期は、基準クロックの１０μＳより１μＳ長い１１μＳとなり、（Ｆ）に示すスイッチング周波数は９０.９ｋＨｚとなる。
【００３５】
区分Ｂの時間帯では、位相の遅れは一定の４μＳである。位相遅れは、４μＳを保ったままなので、周期は１０μＳであり、スイッチング周波数は基準クロック信号と同じ１００ｋＨｚである。
【００３６】
区分Ｃの時間帯では、位相遅れを4μＳより１μＳづつ徐々に減らし１μＳまで減らすことにより、Ｃの時間帯の周期は、基準クロック信号の１０μＳより１μＳ短い９μＳとなり、スイッチング周波数は１１１．１ｋＨｚである。
【００３７】
位相変調手段１０２の位相の制御のパターンは１周期毎に自由に設定できるので、理論上どのようなパターンでの変調も可能である。周波数を離散的に変更することもランダムに変更することも連続的に変更することも可能であり、周期も自由に設定することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用したスイッチング電源装置の一実施形態を示す機能ブロック図である。
【図２】位相変調手段の動作を説明するタイムチャートである。
【図３】従来のスイッチング電源装置の構成例を示す機能ブロック図である。
【符号の説明】
【００３９】
２０  パワーユニット
２１  ＰＷＭ回路
１００  スイッチング信号生成手段
１０１  基準クロック生成手段
１０２  位相変調手段
１０３  パラメータ設定手段
【図１】
0005077827.tif 000002
【図２】
0005077827.tif 000003
【図３】
0005077827.tif 000004