(57)【特許請求の範囲】
【請求項１】
画像データを格納するアクセスレジスタを複数段備えたプロセッサエレメントが複数一次元状に配置されたＳＩＭＤ型マイクロプロセッサと、前記アクセスレジスタと同数が前記プロセッサエレメントと同一方向に一次元状に配置されて前記アクセスレジスタへの画像データのリードおよびライトといった通信が行うようにされたデータ処理装置と、を有する画像処理装置において、
前記複数段のアクセスレジスタが、複数の前記データ処理装置にそれぞれ対応し、
複数の前記プロセッサエレメントそれぞれにおける同一段のアクセスレジスタを互いに接続する共通配線を設け、
前記共通配線からその共通配線によって接続されているアクセスレジスタが対応する前記データ処理装置に配線するための配線の引き出し口を、対応する前記データ処理装置の最も近くに設け、そして、
接続されている前記引き出し口から最遠方の前記アクセスレジスタまでの配線長が長くなるにしたがって、当該引き出し口に接続される前記アクセスレジスタと対応する前記データ処理装置との通信速度が低速となる
ことを特徴とする画像処理装置。
【請求項２】
前記引き出し口が、複数の前記共通配線ごとにグループ化して設けられていることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記引き出し口から一方の終端に配置されたアクセスレジスタまでの配線と、他方の終端に配置されたアクセスレジスタまで配線とを、それぞれ駆動能力の異なる駆動素子で駆動することを特徴とする請求項１または２に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は１つの演算命令により複数のデータ等を並列処理するＳＩＭＤ（Single Instruction-stream, Multiple Data-stream）型マイクロプロセッサに関する。
【背景技術】
【０００２】
ＳＩＭＤ型マイクロプロセッサでは、複数のデータに対して１つの命令で同時に同一の演算処理が実行可能である。この構造により、演算は同一であるがデータ量が非常に多い処理（例えばデジタル複写機における画像処理）に係る用途において頻用される。
【０００３】
ＳＩＭＤ型マイクロプロセッサにおける画像処理では、複数の演算ユニット（Processor Element［ＰＥ］；プロセッサエレメント）を画像データの主走査方向に並べ、同一の演算を同時に複数のデータに対して実行することによって高速な演算処理が可能になっている。
【０００４】
この時、ＰＥの演算部に対して入力される演算処理前の画素データ、もしくは演算処理後の画素データは、ＰＥごとに複数備えているレジスタファイルに保存している。
【０００５】
例えば特許文献１に記載のＳＩＭＤ型プロセッサでは、このレジスタファイルにアクセス可能なデータ処理装置をプロセッサ外部に備えており、ＰＥの演算ユニットにおける演算処理のバックグラウンドで、レジスタファイルとプロセッサ外部の画像メモリとの間の画像データの入出力等を行っており、画像処理装置の性能向上を図っている。
【特許文献１】特許３９７１５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された構成のＳＩＭＤ型プロセッサのさらなる性能向上を考えると、
（ａ）動作周波数を上げる。
（ｂ）ＰＥの数を増やす。
（ｃ）レジスタファイルにアクセス可能な外部データ処理装置の設置数を増やす。
等の案が考えられる。
【０００７】
上述した３案のうち、（ｂ）と（ｃ）を同時に行うとすると、特許文献１に記載のＳＩＭＤ型プロセッサのように、外部データ処理装置から任意のＰＥに属するレジスタファイルへのアクセスを認めている場合に、外部データ処理装置とレジスタファイルを結ぶ配線数が顕著に増加する。さらに、この時必要になる一次元状に並べたＰＥの一端から他端まで延びる配線の、外部データ処理装置と配線接続を行うための配線の引き出し口を、引き出し口から両端のＰＥまでの配線長が均等になるようにＰＥアレイ（一次元上に並べたＰＥ群）の中央部付近にすべて配置すると、複数の外部データ処理装置からＰＥアレイの中央部付近への配線集中を引き起こしてしまう。
【０００８】
上述した問題を図６の例を参照して説明する。図６は、ＰＥ０〜ＰＥ１５までを一次元状に並べた１６個のＰＥと、ＰＥと同一方向に一次元状に並べたデータ処理装置０〜データ処理装置７までの８つのデータ処理装置と、を備え、各ＰＥにはＲ０〜Ｒ７の８本のアクセスレジスタからなるレジスタファイルを備えている。この場合に、一次元状に並べたＰＥの上端（ＰＥ０）から下端（ＰＥ１５）まで延びる配線１０１をデータ処理装置０〜データ処理装置７までの配線接続を行うための配線の引き出し口１０２を、引き出し口１０２から上下両端のＰＥ（ＰＥ０およびＰＥ７）までの配線長が均等になるように中央部付近にすべて配置しているので、データ処理装置からＰＥ０〜７の中央部付近に配線集中を引き起こしている。
【０００９】
このようにすると、各外部データ処理装置から配線の引き出し口までの配線長に大きなばらつきが生じるなど実装面で大きな問題となるだけでなく、外部データ処理装置とＰＥのレジスタファイル間の通信速度を低下させる原因ともなりえる。
【００１０】
本発明はかかる問題を解決することを目的としている。
【００１１】
すなわち、ＰＥ数の増加、外部データ処理装置の設置数の増加に伴う配線過多、および長配線による通信速度の低下を解決し、より高性能な画像処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載された発明は、画像データを格納するアクセスレジスタを複数段備えたプロセッサエレメントが複数一次元状に配置されたＳＩＭＤ型マイクロプロセッサと、前記アクセスレジスタと同数が前記プロセッサエレメントと同一方向に一次元状に配置されて前記アクセスレジスタへの画像データのリードおよびライトといった通信が行うようにされたデータ処理装置と、を有する画像処理装置において、前記複数段のアクセスレジスタが、複数の前記データ処理装置にそれぞれ対応し、複数の前記プロセッサエレメントそれぞれにおける同一段のアクセスレジスタを互いに接続する共通配線を設け、前記共通配線からその共通配線によって接続されているアクセスレジスタが対応する前記データ処理装置に配線するための配線の引き出し口を、対応する前記データ処理装置の最も近くに設け、そして、接続されている前記引き出し口から最遠方の前記アクセスレジスタまでの配線長が長くなるにしたがって、当該引き出し口に接続される前記アクセスレジスタと対応する前記データ処理装置との通信速度が低速となることを特徴とする画像処理装置である。
【００１３】
請求項２に記載された発明は、請求項１に記載された発明において、前記引き出し口が、複数の共通配線ごとにグループ化して設けられていることを特徴とするものである。
【００１４】
請求項３に記載された発明は、請求項１または２に記載された発明において、前記引き出し口から一方の終端に配置されたアクセスレジスタまでの配線と、他方の終端に配置されたアクセスレジスタまで配線とを、それぞれ駆動能力の異なる駆動素子で駆動することを特徴とするものである。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、複数のプロセッサエレメントそれぞれにおける同一段のアクセスレジスタを互いに接続する共通配線から対応するデータ処理装置に配線するための配線の引き出し口を、ＰＥアレイの中央部付近に集中させることなく配置することができるため、局所への配線集中を緩和させることができる。また、データ処理装置と対応する配線の引き出し口の位置関係を優先して配置することができるため、両者間の配線接続を最短で行うことができる。また、配線長が短く高速通信が可能なアクセスレジスタの組に接続するデータ処理装置は高速に動作させ、配線長が長く低速通信となるアクセスレジスタの組接続するデータ処理装置は低速に動作させて画像処理装置を構成することができるため、画像処理装置全体として高い能力を保つことができる。
【００１７】
請求項２に記載の発明によれば、複数の共通配線ごとにグループ化して引き出し口を設けているので、データ処理装置と対応する配線の引き出し口の位置関係を優先しつつ、配線の引き出し口から両端のＰＥに向かう配線の長さのばらつきを抑えることができる。
【００１８】
請求項３に記載の発明によれば、配線の引き出し口から、一方の終端に配置されたアクセスレジスタまでの配線と、他方の終端に配置されたアクセスレジスタまで配線を、それぞれの配線長と接続されているアクセスレジスタの数に応じて、駆動能力の異なる駆動素子で駆動しているため、データ処理装置からＰＥアレイ両端のＰＥに属するアクセスレジスタまでの通信時間のばらつきを抑え、通信の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
［第１実施形態］
以下、本発明の第１の実施形態を、図１ないし図３を参照して説明する。図１は、本発明の第１の実施形態にかかる画像処理装置のブロック図である。図２は、図１に示した画像処理装置におけるＳＩＭＤ型マイクロプロセッサのブロック図である。図３は、図１に示した画像処理装置におけるデータ処理装置とアクセスレジスタの配線接続を示す説明図である。
【００２１】
図１に示した画像処理装置１は、ＳＩＭＤ型マイクロプロセッサ２と、データ処理装置５と、を備えている。
【００２２】
ＳＩＭＤ型マイクロプロセッサ２は、グローバルプロセッサ３と、プロセッサエレメントブロック４と、を備えている。
【００２３】
グローバルプロセッサ３は、図２に示すようにグローバルプロセッサ３にて実行するプログラム格納用のプログラムＲＡＭ（Program-RAM）と演算データ格納用のデータＲＡＭ（Data-RAM）が内蔵されている。さらに、プログラムのアドレスを保持するプログラムカウンタ（ＰＣ）、演算処理のデータ格納のための汎用レジスタであるＧ０〜Ｇ１５レジスタ、レジスタ退避および復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタ（ＳＰ）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ（ＬＳ）、同じくＩＲＱ（割り込み）時とＮＭＩ（マスク不可割り込み）時の分岐元アドレスを保持するＬＩ、ＬＮレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ（Ｐ）が内蔵されている。これらのレジスタと図示していない命令デコーダ、ＡＬＵ、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ制御回路、ＧＰ演算制御回路を使用してＧＰ命令（グローバルプロセッサ命令）の実行が行われる。ＰＥ命令実行時は命令デコーダ、図示していないレジスタファイル制御回路、ＰＥ演算制御回路を使用して、後述するレジスタファイルアレイ７の制御と演算アレイ８の制御を行う。
【００２４】
プロセッサエレメントブロック４は、レジスタファイルアレイ７と、演算アレイ８と、を備えている。
【００２５】
レジスタファイルアレイ７は、ＰＥ数分のレジスタファイル７１から構成されている。レジスタファイル７１は、１６ビットのレジスタが３２本内蔵されており、レジスタはＰＥごとにＲ０〜Ｒ３１と呼ぶこととする。それぞれのレジスタは演算アレイ８に対してポートを備えており、１６ビットのリード／ライト兼用のバス（以下レジスタバス）で演算アレイ８からアクセスできる。図示しているレジスタは、紙面の関係で各ＰＥで６本としている。
【００２６】
演算アレイ８は、ＰＥ数分の演算部８１から構成されている。演算部８１は、レジスタファイル７１との接続に１６ビット幅の７ｔｏ１のマルチプレクサ（７ｔｏ１ＭＵＸ）８１ａを備えており、ＰＥ方向で左に１、２および３つ離れたＰＥのレジスタバス、右に１、２および３つ離れたＰＥのレジスタバス、自ＰＥのレジスタバスに接続し、演算対象として選択することが可能である。選択の制御はグローバルプロセッサ３により行われる。
【００２７】
７ｔｏ１のマルチプレクサ８１ａの後段にはシフタ（Shift Expand）８１ｂを設けており、レジスタファイル７１から読み出されたデータのビットシフトとビット拡張を行う。シフトの制御はグローバルプロセッサ３により行われる。
【００２８】
シフタ８１ｂの後段には、上位用１６ビットＡＬＵ８１ｆ、上位用１６ビットＡレジスタ８１ｇ、上位用Ｆレジスタ８１ｈ、下位用１６ビットＡＬＵ８１ｃ、上位用１６ビットＡレジスタ８１ｄ、上位用Ｆレジスタ８１ｅを設けている。ＰＥ命令による演算は基本的にレジスタファイル７１から読み出されたデータを、例えば上位であれば上位用１６ビットＡＬＵ８１ｆの片側の入力として、もう片側には上位用１６ビットＡレジスタ８１ｇの内容を入力として、結果を上位用Ａレジスタ８１ｇに格納する。したがって、上位用Ａレジスタ８１ｇとＲ０〜Ｒ３１レジスタとの演算が行われることとなる。下位用１６ビットＡＬＵ８１ｃも同様である。
【００２９】
上位用１６ビットＡＬＵ８１ｆと下位用１６ビットＡＬＵ８１ｃは、それぞれ独立して１６ビットの演算が可能であり、また上位用１６ビットＡＬＵ８１ｆと下位用１６ビットＡＬＵ８１ｃは連動して動作し、合わせて３２ビットの演算も可能である。それぞれの動作はグローバルプロセッサ３からの制御による。上位用１６ビットＡＬＵ８１ｆと下位用１６ビットＡＬＵ８１ｃが連動する場合のため、両ＡＬＵ間にキャリーなどの情報伝達経路を備えている。
【００３０】
つまり、上述したレジスタファイル７１と、演算部８１と、でＰＥを構成している。
【００３１】
データ処理装置５は、レジスタファイル７１のＲ０〜Ｒ２３までの２４本レジスタに対してデータバスと制御信号を用いて画像データの読み出し／書き込みを行う。即ち、Ｒ０〜Ｒ２４レジスタがアクセスレジスタに相当し、特許請求の範囲におけるアクセスレジスタを複数段備えたとは、アクセスレジスタを複数本備えたことを意味している。データ処理装置５から任意のＰＥのレジスタにアクセスするためには、メモリにアクセスするのと同じようにアドレスによる。データ処理装置５からアクセス可能なレジスタは、それぞれ固有のアドレスを割り振られており、データ処理装置５はアクセスするレジスタのアドレスを制御信号に含めて出力する。このデータバスおよび制御信号に接続されたレジスタにおいては、データ処理装置５が出力するアドレスと自身のアドレスを比較し、一致していればアクセスに対応する。
【００３２】
図１に示した画像処理装置１の外部にはメモリコントローラ６と、メモリ９と、を備えている。
【００３３】
メモリコントローラ６はレジスタファイル７１からデータ処理装置５を介して入力された画像データをメモリ９に書き込んだり、メモリ９から読み出した画像データをデータ処理装置５を介してレジスタファイル７１に出力する。
【００３４】
次に、データ処理装置５と、データ処理装置５とアクセス可能なレジスタファイル７１内のＲ０〜Ｒ２３レジスタの配線接続関係を図３を参照して説明する。
【００３５】
図３では、ＰＥはＰＥ０からＰＥ１５までの１６個構成とし、また、図の簡略化のためアクセスレジスタとしてＲ０からＲ７までの８本のみを記載して、演算部８１は省略する。また、データ処理装置５もＲ０からＲ７に対応した８セットのみを記載する。つまり、図３では、データ処理装置５０はＰＥ０〜１５のＲ０レジスタとアクセス可能となっており、データ処理装置５１はＰＥ０〜１５のＲ１レジスタとアクセス可能となっており、データ処理装置５２はＰＥ０〜１５のＲ２レジスタとアクセス可能となっており、データ処理装置５３はＰＥ０〜１５のＲ３レジスタとアクセス可能となっており、データ処理装置５４はＰＥ０〜１５のＲ４レジスタとアクセス可能となっており、データ処理装置５５はＰＥ０〜１５のＲ５レジスタとアクセス可能となっており、データ処理装置５６はＰＥ０〜１５のＲ６レジスタとアクセス可能となっており、データ処理装置５７はＰＥ０〜１５のＲ７レジスタとアクセス可能となっている。その際に、各データ処理装置５０〜５７は、ＰＥ番号をアドレスとして指定することで、任意のＰＥ内のアクセスレジスタとの通信が可能となっている。
【００３６】
ここで、データ処理装置５と各アクセスレジスタ間の通信ではクロック、アドレス（ＰＥ番号）、リード／ライト制御、ライトデータ、リードデータといった信号線が必要となり、例えば、図３の場合のＰＥ数１６の場合はアドレスが４ビット必要となることから、１＋４＋１＋１６＋１６＝３８本の配線が１つのデータ処理装置５とアクセスレジスタとの間には必要となる。
【００３７】
これらの信号線は各データ処理装置５から出力されて、プロセッサエレメントブロック４内部に存在する配線の引き出し口７２に接続され、配線の引き出し口７２から図中における上方、もしくは下方に位置するＰＥ内に属するアクセスレジスタへと２方向に分けられる。そして、この２方向に分けられた配線に対して、各ＰＥに属する同一名称のアクセスレジスタが接続される。つまり、Ｒ０レジスタであれば、各ＰＥのＲ０レジスタが接続され、この２方向に分けられた配線が共通配線であり、その共通配線から対応するデータ処理装置に配線するための引き出し口が設けられている。即ち、特許請求の範囲における段とはレジスタの本数だけでなくＲ０、Ｒ１、Ｒ２といった並びの順を示し、プロセッサエレメントそれぞれにおける同一段のアクセスレジスタとは、例えばＰＥ０〜ＰＥ１６内の１６個のＲ０レジスタを示している。
【００３８】
本実施形態では、この配線の引き出し口７２を、従来の最上方（一方の端部）と最下方（他方の端部）に位置するＰＥまでの距離が均等になるレジスタファイルアレイ７１の中央部ではなく、それぞれが接続されているデータ処理装置５との位置関係が最も近くなることを優先して配置している。
【００３９】
本実施例によれば、ＰＥ内に複数のアクセスレジスタＲ０〜Ｒ７を設けたＳＩＭＤ型マイクロプロセッサ２と、各アクセスレジスタに対応して設けられるとともに各アクセスレジスタに対してリードおよびライト動作を行うデータ処理装置５０〜５７を有する画像処理装置１において、データ処理装置５０〜５７とアクセスレジスタＲ０〜Ｒ７とを接続するための配線の引き出し口７２をそれぞれが接続されているデータ処理装置５との位置関係が近くなることを優先して配置しているので、プロセッサエレメントブロック４内部の配線の引き出し口７２からデータ処理装置５までの配線長を短くすることができ、また、レジスタファイル７１の中央部付近にすべての配線の引き出し口を配置する場合と比べて、局所への配線の集中を緩和させることができる。
【００４０】
これは、上述したように一組の通信で３８本の配線が必要であるため、図３の場合は３０４本の配線が必要となる。また、本実施形態の本来のアクセスレジスタの本数である２４本の場合は、データ処理装置５が２４個必要となることから９１２本もの配線が必要となる。さらに、ＰＥ数は、実際には２５６個、５１２個、１０２４個程度並べた多ＰＥ構成が一般的であり、画像処理装置のさらなる性能向上のためには、データ処理装置５の設置数を増加させることは必須であるため、この部分の配線接続を考慮して実装することは非常に重要である。
【００４１】
［第２実施形態］
次に、本発明の第２の実施形態を図４を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。図４は、本発明の第２の実施形態にかかるデータ処理装置とアクセスレジスタの配線接続を示す説明図である。
【００４２】
本実施形態では、画像処理装置１の基本的な構成は第１の実施形態と同様である。本実施形態ではデータ処理装置５ごとにプロセッサエレメントブロック４（レジスタファイルアレイ７）内部に設けている配線の引き出し口７２を、３つのグループに分けて分散して配置している点が第１の実施形態と異なる。
【００４３】
つまり、第１のグループとしてＲ０〜Ｒ２レジスタの共通配線からデータ処理装置５０〜５２へ配線するための引き出し口７２ａと、第２のグループとしてＲ３〜Ｒ４レジスタの共通配線からデータ処理装置５３〜５４へ配線するための引き出し口７２ｂと、第３のグループとしてＲ５〜Ｒ７レジスタの共通配線からデータ処理装置５５〜６７へ配線するための引き出し口７２ｃという３つにまとめている。要するに、複数のデータ処理装置５の中で互いに隣接するデータ処理装置５に対応するアクセスレジスタの共通配線の引き出し口７２をグループ化してまとめている。
【００４４】
例えば、第１のグループの場合は、データ処理装置５０側に合わせて引き出し口７２ａを配置するとデータ処理装置５２の配線が長くなってしまい、データ処理装置５２側に合わせて引き出し口７２ａを配置するとデータ処理装置５０の配線が長くなってしまう。従って、引き出し口７２ａをデータ処理装置５０に合わせた場合とデータ処理装置５２に合わせた場合の中間付近に配置する、つまり、データ処理装置５０〜５２の３つ分を１グループとして見たときに最も近くなることを優先して配置することで、配線長を短くすることと、引き出し口７２ａから図４における上下両端のＰＥのアクセスレジスタに向かう配線の長さのばらつきを抑えることができる。
【００４５】
本実施形態によれば、配線の引き出し口７２を３つにグループ化しているので、データ処理装置５から配線の引き出し口７２までの配線集中を３箇所に分散させることができる。また、第１の実施形態の場合と比べて、配線の引き出し口７２から一端および他端のＰＥのアクセスレジスタに向かう配線の長さのばらつきを抑えることができる。
【００４６】
［第３実施形態］
次に、本発明の第３の実施形態を図５を参照して説明する。なお、前述した第１、第２の実施形態と同一部分には、同一符号を付して説明を省略する。図５は、本発明の第３の実施形態にかかる画像処理装置１のプロセッサエレメントブロック４内の配線の引き出し口７２の回路図である。
【００４７】
第１、第２の実施形態に記載の画像処理装置１では、対応するデータ処理装置５ごとにプロセッサエレメントブロック４内に設けた配線の引き出し口７２を、プロセッサエレメントブロック４の中央部付近に集中させるのではなく、図３、図４における上下両方向に分散して配置している。
【００４８】
つまり、プロセッサエレメントブロック４の上方、もしくは下方のどちらかに偏らせて配置しているものが存在し、そこでは、配線の引き出し口から上方と下方に出ている２方向の配線の配線長と、２方向の配線に接続されるアクセスレジスタの個数が異なっている。
【００４９】
本実施形態では、データ処理装置５とアクセスレジスタ間の通信速度の向上のために、この２方向の配線を別々の素子で駆動し、さらに、その駆動素子の駆動能力を配線長とアクセスレジスタの接続数に応じて変えている。
【００５０】
図５を参照して詳細に説明する。図５では駆動素子としてインバータゲートを２段直列接続して用いており、配線長が長く、アクセスレジスタが多数接続されている方の配線を大きな駆動能力のインバータゲート７３で駆動するようにしている。図中のそれぞれのインバータゲート７３の中に記した数字は、そのインバータゲート７３の駆動能力を示しており、例えば“４”と記したインバータゲート７３は、“１”と記したインバータゲート７３の４倍の駆動能力を有していることを示す。
【００５１】
第１、第２の実施形態に示した画像処理装置１ではデータ処理装置５とＰＥを同一方向に一次元状に配置しているため、両端に配置されたデータ処理装置５に対応する共通配線（本実施例では、データ処理装置５０とＲ０レジスタの共通配線、データ処理装置５７とＲ７レジスタの共通配線）ほど２方向の配線の駆動能力に差をつける必要がある。
【００５２】
本実施形態によれば、プロセッサエレメントブロック４内に設けた配線の引き出し口７２から、一方の終端に配置されたアクセスレジスタまでの配線と、他方の終端に配置されたアクセスレジスタまで配線を、それぞれの配線長と接続されているアクセスレジスタの数に応じて、駆動能力の異なるインバータゲート７３で駆動しているため、データ処理装置５からプロセッサエレメントブロック４両端のＰＥに属するアクセスレジスタまでの通信時間のばらつきを抑え、通信の高速化を図ることができる。
【００５３】
また、上述した各実施形態の画像処理装置１では、配線の引き出し口７２からの配線長のばらつきと、接続されるアクセスレジスタの数に偏りが生じるため、両端に配置されたデータ処理装置５に対応する共通配線（図３、図４において、データ処理装置５０とＲ０レジスタの共通配線、データ処理装置５７とＲ７レジスタの共通配線）ほど通信速度の面で不利となる。このため、両端に配置されたデータ処理装置５に対応する共通配線に接続されたアクセスレジスタほど遅い通信速度で通信を行わせ、中央近いデータ処理装置５に対応する共通配線に接続されたアクセスレジスタほど速い通信速度で通信を行わせてもよい。例えばデータ処理装置５とアクセスレジスタとの間のクロックの周波数をデータ処理装置５側で変更すればよい。このようにすることにより、プロセッサエレメントブロック４（レジスタファイルアレイ７）の中央近くに配置したデータ処理装置５ほど高速で通信を行うように設定し、プロセッサエレメントブロック４（レジスタファイルアレイ７）の両端近くに配置したデータ処理装置５ほど低速で通信を行うように設定することができるので、画像処理装置１全体として高い能力を保つための最適な構成を提供することが可能となる。
【００５４】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態にかかる画像処理装置のブロック図である。
【図２】図１に示した画像処理装置におけるＳＩＭＤ型マイクロプロセッサのブロック図である。
【図３】図１に示した画像処理装置におけるデータ処理装置とアクセスレジスタの配線接続を示す説明図である。
【図４】本発明の第二の実施形態にかかるデータ処理装置とアクセスレジスタの配線接続を示す説明図である。
【図５】本発明の第３の実施形態にかかる画像処理装置１のプロセッサエレメントブロック４内の配線の引き出し口７２の回路図である。
【図６】従来の画像処理装置におけるデータ処理装置とアクセスレジスタの配線接続を示す説明図である。
【符号の説明】
【００５６】
１    画像処理装置
２    ＳＩＭＤ型マイクロプロセッサ
４    プロセッサエレメントブロック
５    データ処理装置（変更手段）
７１  レジスタファイル（プロセッサエレメント）
７２  引き出し口
７３  インバータゲート（駆動素子）
８１  演算部（プロセッサエレメント）
Ｒ０〜Ｒ２３  アクセスレジスタ
【図１】
0005049802.tif 000002
【図２】
0005049802.tif 000003
【図３】
0005049802.tif 000004
【図４】
0005049802.tif 000005
【図５】
0005049802.tif 000006
【図６】
0005049802.tif 000007