(57)【特許請求の範囲】
【請求項１】
一又は複数の入力信号を入力してゲート駆動型の第１トランジスタを駆動する回路であって、
第１トランジスタのゲート−ソース間に接続される第１定電圧発生回路と、
第１トランジスタのゲートを第１基準電位に接続する第１導電型の第２トランジスタ又は抵抗と、
ソースが第２基準電位に接続される第２導電型の第３トランジスタと、
ドレインが第３トランジスタのドレインに接続され、ソースが第１トランジスタのゲートに接続される第１導電型の第４トランジスタと、
第４トランジスタのゲートを第１基準電位に接続する第２定電圧発生回路及び第１導電型の第５トランジスタの直列回路と、
第４トランジスタのゲートを第２基準電位に接続する定電流回路又は抵抗を備え、
第５トランジスタのゲートは、第５トランジスタのドレインに接続されており、
第２トランジスタのゲートに第１の入力信号が入力され、第３トランジスタのゲートに第２の入力信号が入力され、第２トランジスタと第３トランジスタが交互にオンすることを特徴とする回路。
【請求項２】
第５トランジスタに並列に接続された第１導電型の第６トランジスタをさらに備え、
第６トランジスタのゲートに第３の入力信号が入力され、第６トランジスタが第２トランジスタと同時にオンすることを特徴とする請求項１に記載の回路。
【請求項３】
第４トランジスタのゲートを、第２定電圧発生回路のみを介して第１基準電位に接続する状態に切替可能なスイッチ回路をさらに備え、
そのスイッチ回路は、第２トランジスタがオンとなる間、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続することを特徴とする請求項１に記載の回路。
【請求項４】
第１トランジスタのゲートを第２基準電位に接続する第７トランジスタと、
第１基準電位が所定の異常範囲まで変化したときに異常信号を出力する電源監視回路と、
電源監視回路からの異常信号を受けて第７トランジスタのゲートに第２の入力信号を入力する信号入力回路と、
をさらに備えることを特徴とする請求項１から３のいずれか一項に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動型のトランジスタを駆動する回路に関する。
【背景技術】
【０００２】
スイッチング電源やモータ制御装置では、ゲート駆動型のトランジスタが高いキャリア周波数でスイッチングされる。この種の装置は、トランジスタを駆動する回路を有しており、その回路によってトランジスタのゲート電位を上下させている。また、特許文献１に記載のように、プラズマディスプレイ装置のアドレスドライバにおいても、ゲート駆動型の出力トランジスタがレベルシフト回路によって駆動されている。
【０００３】
【特許文献１】特開２００６−３３０２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した各種の装置では、キャリア周波数の高周波数化に伴って、トランジスタのスイッチングスピードに対する要求が高まっている。トランジスタのスイッチングスピードを速めるためには、トランジスタのゲート電位を瞬時に上下させる必要がある。トランジスタのゲート電位を瞬時に上下させるためには、そのゲート電荷を瞬時に大小させる必要があり、ゲートに対して大電流を通電可能な構造とする必要がある。しかしながら、そのような構造とすると、回路を構成する素子にも大電流が通電してしまい、素子の発熱や損傷といった問題が生じてしまう。
上記を鑑み、本発明は、回路を構成する素子に通電する電流を制限しつつ、トランジスタを高速にスイッチング可能な回路を提供する。
【課題を解決するための手段】
【０００５】
本発明は、一又は複数の入力信号を入力してゲート駆動型の第１トランジスタを駆動する回路に具現化される。この回路は、第１トランジスタのゲート−ソース間に接続される第１定電圧発生回路と、第１トランジスタのゲートを第１基準電位に接続する第１導電型の第２トランジスタ又は抵抗と、ソースが第２基準電位に接続される第２導電型の第３トランジスタと、ドレインが第３トランジスタのドレインに接続され、ソースが第１トランジスタのゲートに接続される第１導電型の第４トランジスタと、第４トランジスタのゲートを第１基準電位に接続する第２定電圧発生回路及び第１導電型の第５トランジスタの直列回路と、第４トランジスタのゲートを第２基準電位に接続する定電流回路又は抵抗を備えている。第５トランジスタのゲートは、第５トランジスタのドレインに接続されている。そして、第２トランジスタのゲートに第１の入力信号が入力され、第３トランジスタのゲートに第２の入力信号が入力され、第２トランジスタと第３トランジスタが交互にオンすることを特徴とする。
【０００６】
この回路では、第２トランジスタがオンするとともに第３トランジスタがオフすることによって第１トランジスタのゲートが第１基準電位に接続され、第２トランジスタがオフするとともに第３トランジスタがオンすることによって第１トランジスタのゲートが第２基準電位に接続される。第１トランジスタのゲートが抵抗素子を介することなく第１基準電位や第２基準電位に接続されるため、第１トランジスタのゲート電位が速やかに上下し、第１トランジスタは高速にオンオフされる。
第１トランジスタのゲートが第２基準電位に接続された状態では、第１トランジスタのゲートーソース間の電圧が第１定電圧発生回路によって制限され、第１トランジスタが保護される。このとき、第１定電圧発生回路に流れる電流は、第４トランジスタ、第５トランジスタ、及び第２定電圧発生回路によって構成されるカレントミラー回路によって、過大な値とならないように制限される。従って、第１定電圧発生回路、第３トランジスタ、第４トランジスタが過熱することもない。
この回路によると、回路を構成する各素子に通電する電流を制限しつつ、トランジスタを高速にスイッチングすることができる。
【０００７】
上記の回路は、第５トランジスタに並列に接続された第１導電型の第６トランジスタをさらに備えることも好ましい。この場合、第６トランジスタのゲートに第３の入力信号が入力され、第６トランジスタが第２トランジスタと同時にオンすることが好ましい。
この回路では、第４トランジスタのゲート電位を第６トランジスタによって二値的に変化させることができるので、第４トランジスタのゲート−ソース間電圧を適切に制限することができる。
【０００８】
上記した回路は、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続する状態に切替可能なスイッチ回路をさらに備えることが好ましい。この場合、そのスイッチ回路は、第２トランジスタがオンとなる間、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続することが好ましい。
この回路では、スイッチング時における第２定電圧発生回路の電流変動を防止することができる。それにより、スイッチング時に第１トランジスタのゲート電位が過剰に変動することがなく、第１トランジスタの損傷を未然に防止することができる。
【０００９】
上記した回路は、第１トランジスタのゲートを第２基準電位に接続する第７トランジスタと、第１基準電位が所定の異常範囲となったときに異常信号を出力する電源監視回路と、電源監視回路からの異常信号を受けて第７トランジスタのゲートに第２の入力信号を入力する信号入力回路をさらに備えることが好ましい。
この回路では、第１基準電位が所定の異常範囲となったときに、第１トランジスタのゲートが第７トランジスタを介して第２基準電位に接続される。それにより、第１基準電位が異常に変化した場合でも、第１トランジスタのゲート電位を第２基準電位に変化させることができ、第１トランジスタのオン抵抗が上昇することを防止することができる。
【発明の効果】
【００１０】
本発明によると、回路を構成する各素子を過熱や損傷させることなく、トランジスタを高速にスイッチングすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
最初に、本発明の好適な実施形態を列記する。
（形態１）  各トランジスタは、絶縁ゲート型電界効果トランジスタ又は絶縁ゲート型バイポーラトランジスタであることが好ましい。
（形態２）  第１トランジスタがｐチャネルタイプの場合、第２、第４、第５、第６トランジスタをｐチャネルタイプとし、第３、第７トランジスタをｎチャネルタイプとする。第１トランジスタがｎチャネルタイプの場合は、第２、第４、第５、第６トランジスタをｎチャネルタイプとし、第３、第７トランジスタをｐチャネルタイプとする。
（形態３）  定電圧発生回路は、ツェナーダイオードを用いて構成することが好ましい。あるいは、定電圧発生回路は、順方向に接続された一又は複数のダイオード、ゲート−ドレイン間が接続された一又は複数のトランジスタ等によって構成することもできる。
（形態４）  電源監視回路は、コンパレータを用いて構成することができる。
【実施例】
【００１２】
（実施例１）
図１に、本発明を実施したトランジスタの駆動回路１０を示す。図１に示すように、駆動回路１０は、出力トランジスタ（第１トランジスタ）Ｑ１を駆動する回路である。出力トランジスタＱ１は、ｐチャネル絶縁ゲート型電界効果トランジスタである。出力トランジスタＱ１のソースは電源電位（第１基準電位）ＶＣＣに接続されており、出力トランジスタＱ１のドレインは出力端子ＯＵＴに接続されている。出力トランジスタＱ１はハイサイド側の出力トランジスタであり、出力端子ＯＵＴにはローサイド側の出力トランジスタ（図示省略）も接続されている。
なお、出力トランジスタＱ１は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。この場合、そのエミッタを電源電位ＶＣＣに接続し、そのコレクタを出力端子ＯＵＴに接続すればよい。
【００１３】
駆動回路１０は、出力トランジスタＱ１のゲート−ソース間に接続される第１ツェナーダイオードＤ１を備えている。第１ツェナーダイオードＤ１のカソードは出力トランジスタＱ１のソースに接続されており、第１ツェナーダイオードＤ１のアノードは出力トランジスタＱ１のゲートに接続されている。第１ツェナーダイオードＤ１は、出力トランジスタＱ１を保護するためのものであり、出力トランジスタＱ１のゲート−ソース間に印加される電圧が第１ツェナーダイオードＤ１のツェナー電圧に制限される。
駆動回路１０は、出力トランジスタＱ１のゲートを電源電位ＶＣＣに接続する第２トランジスタＱ２を備えている。第２トランジスタＱ２は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第２トランジスタＱ２のソースは電源電位ＶＣＣに接続され、第２トランジスタＱ２のドレインは出力トランジスタＱ１のゲートに接続される。第２トランジスタＱ２のゲートには、図示しない駆動回路から駆動信号ＨＩＮが入力される。
なお、第２トランジスタＱ２は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。この場合、そのエミッタを電源電位ＶＣＣに接続し、そのコレクタを出力トランジスタＱ１のゲートに接続すればよい。
【００１４】
駆動回路１０は、出力トランジスタＱ１のゲートを接地電位に接続する第３トランジスタＱ３及び第４トランジスタＱ４を備えている。第３トランジスタＱ３は、ｎチャネル絶縁ゲート型電界効果トランジスタ（ｎＭＯＳＦＥＴ）であり、第４トランジスタＱ４は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第３トランジスタＱ３のソースは接地電位に接続されており、第３トランジスタＱ３のドレインは第４トランジスタＱ４のドレインに接続されている。第４トランジスタＱ４のソースは出力トランジスタＱ１のゲートに接続されている。第３トランジスタＱ３のゲートには、図示しない駆動回路から駆動信号ＬＩＮが入力される。
なお、第３トランジスタＱ３は、ｎチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。また、第４トランジスタＱ４は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。この場合、それぞれのエミッタを上記のソースと同様に接続し、それぞれのコレクタを上記のドレインと同様に接続すればよい。
【００１５】
駆動回路１０は、第４トランジスタＱ４のゲート−ソース間に接続された第３ツェナーダイオードＤ３を備えている。第３ツェナーダイオードＤ３のカソードは第４トランジスタＱ４のソースに接続されており、第１ツェナーダイオードＤ１のアノードは第４トランジスタＱ４のゲートに接続されている。第３ツェナーダイオードＤ３は、第４トランジスタＱ４を保護するためのものであり、第４トランジスタＱ４のゲート−ソース間に印加される電圧が第３ツェナーダイオードＤ３のツェナー電圧に制限される。
【００１６】
駆動回路１０は、出力トランジスタＱ１のゲートを電源電位ＶＣＣに接続する第２ツェナーダイオードＤ２及び第５トランジスタＱ５を備えている。第５トランジスタＱ５は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第２ツェナーダイオードＤ２と第５トランジスタＱ５は直列に接続されており、第２ツェナーダイオードＤ２のカソードが電源電位ＶＣＣに接続され、第２ツェナーダイオードＤ２のアノードが第５トランジスタＱ５のソースに接続され、第５トランジスタＱ５のドレインが出力トランジスタＱ１のゲートに接続されている。また、第５トランジスタＱ５のゲートは、第５トランジスタＱ５のドレインに接続されている。
出力トランジスタＱ１のゲートは、定電流回路Ｒ１を介して接地電位に接続されている。ここで、定電流回路Ｒ１は、抵抗とすることもできる。
【００１７】
以上の構成により、本実施例の駆動回路１０では、第４トランジスタＱ４、第５トランジスタＱ５、及び第２ツェナーダイオードＤ２によるカレントミラー回路が、第１ツェナーダイオードＤ１に直列に接続された構造となっている。後段において詳細に説明するように、この構造によって第１ツェナーダイオードＤ１に流れる電流は制限され、第１ツェナーダイオードＤ１の発熱が抑制されるようになっている。
【００１８】
次に、図２を参照して、駆動回路１０の動作について説明する。ここでは、電源電位ＶＣＣを３０ボルトとする。第２トランジスタＱ２のゲートには、駆動信号ＨＩＮが入力される。図２に示すように、駆動信号ＨＩＮは、高電位（３０ボルト）と低電位（２５ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第２トランジスタＱ２は、駆動信号ＨＩＮが高電位（３０ボルト）のときにオフとなり、駆動信号ＨＩＮが低電位（２５ボルト）のときにオンとなる。また、第３トランジスタＱ３のゲートには、駆動信号ＬＩＮが入力される。図２に示すように、駆動信号ＬＩＮは、高電位（５ボルト）と低電位（０ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第３トランジスタＱ３は、駆動信号ＬＩＮが高電位（５ボルト）のときにオンとなり、駆動信号ＬＩＮが低電位（０ボルト）のときにオフとなる。
【００１９】
図２に示すように、出力トランジスタＱ１のゲート電位は、第２トランジスタＱ２及び第３トランジスタＱ３のオン／オフに同期して、高電位（略３０ボルト）と低電位（略２４ボルト）の間を二値的に変動する。第１トランジスタＱ１は、ゲート電位が高電位のときにオフとなり、ゲート電位が低電位のときにオンとなる。それにより、出力端子ＯＵＴは出力トランジスタＱ１を介して電源電位ＶＣＣに断続的に接続され、出力端子ＯＵＴから出力される出力電圧（図２のＯＵＴ）が、断続的に高電位（３０ボルト）となる。
【００２０】
出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。第２トランジスタＱ２がオフとなり、第３トランジスタＱ３がオンとなると、第１トランジスタＱ１のゲートが接地電位に接続される。このとき、第１トランジスタＱ１のゲートの電荷は、第４トランジスタＱ４を通って引き抜かれる。図２に示すように、第４トランジスタＱ４にはドレイン電流ＩＤ４が瞬間的に流れ、第１トランジスタＱ１のゲート電位が急速に低下する。
また、第２トランジスタＱ２がオフとなり、第３トランジスタＱ３がオンとなることによって、第４トランジスタＱ４のソース電位が降下し始める。それに伴い第４トランジスタＱ４のゲート電位も降下し始める（図２参照）。しかしながら、第４トランジスタＱ４のゲートは第２ツェナーダイオードＤ２及び第５トランジスタＱ５を介して電源電位に接続されているため、第４トランジスタＱ４のゲート電位はＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５までしか降下しない。ここで、Ｖｚｄ２は第２ツェナーダイオードＤ２のツェナー電圧を示し、Ｖｔｈ５は第５トランジスタＱ５のしきい値電圧を示し、Ｖｏｖ５は第５トランジスタＱ５のオーバードライブ電圧を示す。
【００２１】
第４トランジスタＱ４のゲート電位がＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５に固定されると、第４トランジスタＱ４のソース電位はＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５＋Ｖｔｈ４＋Ｖｏｖ４となる。一方、第４トランジスタＱ４のソース電位は、ＶＣＣ−Ｖｚｄ１でもある。従って、Ｖｏｖ４＝Ｖｚｄ２＋Ｖｔｈ５＋Ｖｏｖ５−Ｖｚｄ１−Ｖｔｈ４が成立する。ここで、Ｖｔｈ４は第４トランジスタＱ４のしきい値電圧を示し、Ｖｏｖ４は第４トランジスタＱ４のオーバードライブ電圧を示し、Ｖｚｄ１は第１ツェナーダイオードＤ１のツェナー電圧を示す。
【００２２】
しきい値電圧Ｖｔｈ４としきい値電圧Ｖｔｈ５は、例えば第４トランジスタＱ４と第５トランジスタＱ５を同一チップ内に設けることによって、略等しくすることができる。また、ツェナーダイオードのツェナー電圧は、単位面積あたりの電流の関数で与えられ、電界効果トランジスタのオーバードライブ電圧は、チャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌに対する電流値の関数で与えられる。従って、第１ツェナーダイオードＤ１の面積ＳＤ１、第２ツェナーダイオードＤ２の面積ＳＤ２、第４トランジスタＱ４のチャネル幅Ｗ／チャネル長Ｌ（Ｗ／Ｌ）４、第５トランジスタＱ５のチャネル幅Ｗ／チャネル長Ｌ（Ｗ／Ｌ）４に関して、ＳＤ１：ＳＤ２＝（Ｗ／Ｌ）４：（Ｗ／Ｌ）５＝ｎ：１となるように各素子を設計すると、第４トランジスタＱ４のドレイン電流ＩＤ４と第５トランジスタＱ５のドレイン電流ＩＤ５の比をＩＤ４：ＩＤ５＝ｎ：１とすることができる。第４トランジスタＱ４のドレイン電流ＩＤ４を制限することによって、第１ツェナーダイオードＤ１、第４トランジスタＱ４、第３トランジスタＱ３の発熱を抑えることができる。
【００２３】
一方、出力トランジスタＱ１をオンからオフに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。第３トランジスタＱ３がオフとなり、第２トランジスタＱ２がオンとなると、第４トランジスタＱ４のソース電位が電源電位ＶＣＣ付近まで上昇する。ここで、第１ツェナーダイオードＤ１のツェナー電圧Ｖｚｄ１は、出力トランジスタＱ１のオン抵抗を抑制するために、第１トランジスタＱ１のゲート−ソース間の最大許容電圧（耐圧）付近に設定されている。また、第４トランジスタＱ４のゲート−ソース間には第３ツェナーダイオードＤ３が接続されているので、第４トランジスタＱ４のゲート−ソース間に過大な電圧が印加されることが防止される。
【００２４】
図３に、本実施例の駆動回路１０、１０’を直列に接続した例を示す。図３に示す例は、駆動回路１０の第２トランジスタＱ２を、同じ構成の駆動回路１０’によって駆動するものである。なお、本実施例の駆動回路１０は、さらに多段に直列接続することも可能である。
図４に、出力用トランジスタＱ１がｎチャネル型の場合の変形例を示す。図４に示す駆動回路２０では、図１に示す駆動回路１０と比較して、各トランジスタのチャネルタイプが反転されているとともに、上下が入れ換えられた構造となっている。即ち、電源電位ＶＣＣ側に接続されていたものが接地電位側に接続され、接地電位側に接続されていたものが電源電位ＶＣＣ側に接続された構造となっている。
【００２５】
（実施例２）
図５に、本発明を実施した他の駆動回路３０を示す。図５に示すように、本実施例の駆動回路３０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図５に示す駆動回路３０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路３０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。
【００２６】
図５に示すように、本実施例の駆動回路３０は、第５トランジスタＱ５に並列に接続された第６トランジスタＱ６を備えている。第６トランジスタＱ６は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第６トランジスタＱ６のソースは第５トランジスタＱ５のソースに接続されており、第６トランジスタＱ６のドレインは第５トランジスタＱ５のドレインに接続されている。第２トランジスタＱ２のゲートには、図示しない駆動回路からスイッチング信号ＳＷＩＮが入力される。一方、本実施例の駆動回路３０では、実施例１の駆動回路１０と比較して、第３ツェナーダイオードＤ３（図１参照）が取り除かれている。
【００２７】
図６を参照して、駆動回路３０の動作について説明する。図６に示すように、スイッチング信号ＳＷＩＮは、駆動信号ＨＩＮ、ＬＩＮと同期して、高電位（３０ボルト）と低電位（２５ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第６トランジスタＱ６は、スイッチング信号ＳＷＩＮが高電位（３０ボルト）のときにオフとなり、スイッチング信号ＳＷＩＮが低電位（２５ボルト）のときにオンとなる。第６トランジスタＱ６は、第２トランジスタＱ２がオンすると同時にオンし、第２トランジスタＱ２がオフすると同時にオフするようになっている。
【００２８】
実施例１の駆動回路１０と同様に、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。一方、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。
実施例１の駆動回路１０では、このオンオフ動作に伴って第２ツェナーダイオードＤ２の電流が急激に切り替わるために、出力トランジスタＱ１のゲート電位がアンダーシュートする場合がある。それに対して、本実施例の駆動回路３０では、第３ツェナーダイオードＤ３が取り除かれているために、第２ツェナーダイオードＤ２の電流が比較的に安定する。それにより、出力トランジスタＱ１のゲート電位がアンダーシュートすることを防止することができる。
【００２９】
ただし、実施例１の駆動回路１０から第３ツェナーダイオードＤ３を取り除くと、第４トランジスタＱ４のゲート−ソース間に過大な電圧が印加され、第４トランジスタＱ４が破壊されてしまうこともある。そこで、本実施例の駆動回路３０では、第６トランジスタＱ６を設けることにより、第４トランジスタＱ４のゲート電位を二値的に変化させている。本実施例の駆動回路３０では、第６トランジスタＱ６がオンしている間、第４トランジスタＱ４のゲート−ソース間に印加される電圧が、ツェナーダイオードＤ２のツェナー電圧に制限される。その結果、図６に示すように、第４トランジスタＱ４のゲート電位が比較的に安定し、第１トランジスタＱ１のゲート電位のアンダーシュートが低減される。
【００３０】
（実施例３）
図７に、本発明を実施した他の駆動回路４０を示す。図７に示すように、本実施例の駆動回路４０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図７に示す駆動回路４０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路４０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。
【００３１】
図７に示すように、本実施例の駆動回路４０は、第４トランジスタＱ４のゲートにスイッチ回路ＳＷが設けられている。スイッチ回路ＳＷは、第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続する第１状態と、第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続する第２状態とを切り替えることができる。第１状態の駆動回路４０は、実施例１の駆動回路１０と同じ状態となる。即ち、第４トランジスタＱ４のゲートが、第２ツェナーダイオードＤ２及び第５トランジスタＱ５を介して電源電位ＶＣＣに接続される。一方、第２状態では、第４トランジスタＱ４のゲートが、第２ツェナーダイオードＤ２のみを介して電源電位ＶＣＣに接続される。スイッチ回路ＳＷは、外部から入力されるスイッチング信号ＳＷＩＮに応じて、上記した第１状態と第２状態を切り替える。ここで、本実施例の駆動回路４０は、第３ツェナーダイオードＤ３を必ずしも必要としない。
【００３２】
図８を参照して、駆動回路４０の動作について説明する。図８に示すように、スイッチング信号ＳＷＩＮは、駆動信号ＨＩＮ、ＬＩＮと同期して、高電位（略２４ボルト）と低電位（略１９ボルト）の間を所定の周期（４μｓ）で二値的に変動する。スイッチ回路ＳＷは、スイッチング信号ＳＷＩＮが高電位のときに第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続し（第１状態）、スイッチング信号ＳＷＩＮが低電位のときに第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続する（第２状態）。即ち、スイッチ回路ＳＷは、第２トランジスタＱ２がオンすると第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続し（第２状態）、第２トランジスタＱ２がオフすると第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続する（第１状態）。
【００３３】
実施例１の駆動回路１０と同様に、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。一方、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。
本実施例の駆動回路４０においても、実施例２の駆動回路３０と同様に、第４トランジスタＱ４のゲート電位がスイッチ回路ＳＷによって二値的に変化する。その結果、図８に示すように、第４トランジスタＱ４のゲート電位が比較的に安定し、第１トランジスタＱ１のゲート電位のアンダーシュートが低減される。
【００３４】
（実施例４）
図９に、本発明を実施した他の駆動回路５０を示す。図９に示すように、本実施例の駆動回路５０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図９に示す駆動回路５０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路５０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。
【００３５】
図９に示すように、本実施例の駆動回路５０は、第１トランジスタＱ１のゲートを接地電位に接続する第７トランジスタＱ７及び抵抗Ｒ２の直列回路と、電源電位ＶＣＣを監視する電源監視回路５２と、電源監視回路５２と第７トランジスタＱ７のゲートに接続された信号入力回路５４を備えている。
第７トランジスタＱ７は、ｎチャネル絶縁ゲート型電界効果トランジスタである。第７トランジスタＱ７のソースは接地電位に接続されており、第７トランジスタＱ７のドレインは抵抗Ｒ２を介して第４トランジスタＱ４のドレインに接続されている。
電源監視回路５２は、主に、電源電位ＶＣＣを分圧する抵抗Ｒ３、Ｒ４の直列回路、電源電位ＶＣＣの下限値を規定する直流電源、及びコンパレータを用いて構成されている。電源監視回路５２は、電源電位ＶＣＣが異常範囲である所定値未満となったときに、電圧低下信号を出力する。
信号入力回路５４は、ＡＮＤ回路を備えている。ＡＮＤ回路は、駆動信号ＬＩＮと電源監視回路５２が出力する電圧低下信号を入力し、その論理和信号を第７トランジスタＱ７のゲートに入力する。即ち、ＡＮＤ回路は、電源監視回路５２が電圧低下信号を出力する間、第７トランジスタＱ７のゲートに駆動信号ＬＩＮを出力する。
【００３６】
先に説明した実施例１の駆動回路１０では、電源電位ＶＣＣが低下した場合に、第２ツェナーダイオードＤ２や第５ツェナーダイオードＤ５に電流が流れなくなり、第４トランジスタＱ４のゲート電位が略ゼロボルトまで低下する。このとき、第１トランジスタＱ１のゲート電位は第４トランジスタＱ４のしきい値電圧だけ上昇してしまうため、第１トランジスタＱ１のオン抵抗が上昇することになる。
それに対して、この駆動回路５０では、電源電位ＶＣＣが低下した場合に、第１トランジスタＱ１のゲートが第７トランジスタＱ７を通じて接地電位に接続される。従って、図１０に示すように、電源電位ＶＣＣが低下した場合にも、第１トランジスタＱ１のゲート電位を略ゼロボルトまで低下させることができる。それにより、電源電位ＶＣＣが低下した場合でも、第１トランジスタＱ１のオン抵抗が上昇することを防止することができる。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記した各実施例では、各ツェナーダイオードＤ１、Ｄ２、Ｄ３に代えて、他の定電圧を発生可能な定電圧発生回路を用いることもできる。図１１に、各種の定電圧発生回路を例示する。図１１の（ａ）は、上記した実施例のようにツェナーダイオードを用いた定電圧発生回路を示す。図１１の（ｂ）は、ツェナーダイオードにダイオードを順方向に接続した定電圧発生回路を示す。図１１の（ｃ）、（ｄ）は、順方向に接続したダイオードを用いた定電圧発生回路を示す。ダイオードは、順方向に電流が流れたときに、略一定の電圧降下を発生する。図１１の（ｅ）、（ｆ）は、ソース−ドレイン間を接続したｎチャネルタイプのＭＯＳＦＥＴを用いた定電圧発生回路を示す。図１１の（ｇ）、（ｈ）は、ソース−ドレイン間を接続したｐチャネルタイプのＭＯＳＦＥＴを用いた定電圧発生回路を示す。上記した各実施例では、図１１に示すいずれの定電圧発生回路を採用することもできるが、第１定電圧発生回路（第１ツェナーダイオードＤ１）と第１定電圧発生回路（第２ツェナーダイオードＤ２）の特性は合わせる必要があることから、第１定電圧発生回路と第１定電圧発生回路には同種の定電圧発生回路を採用することが好ましい
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３８】
【図１】実施例１の駆動回路を示す図。
【図２】実施例１の駆動回路の動作を説明するタイムチャート。
【図３】実施例１の駆動回路を直列に接続した例を示す図。
【図４】実施例１の駆動回路の変形例を示す図。
【図５】実施例２の駆動回路を示す図。
【図６】実施例２の駆動回路の動作を説明するタイムチャート。
【図７】実施例３の駆動回路を示す図。
【図８】実施例３の駆動回路の動作を説明するタイムチャート。
【図９】実施例３の駆動回路を示す図。
【図１０】実施例３の駆動回路の動作を説明するタイムチャート。
【図１１】定電圧発生回路を例示する図。
【符号の説明】
【００３９】
１０、２０、３０、４０、５０：駆動回路
５２：電源監視回路
５４：信号入力回路
Ｑ１−Ｑ７：トランジスタ
Ｄ１−Ｄ３：ツェナーダイオード
Ｒ１：定電流回路
Ｒ２−Ｒ４：抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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