(57)【特許請求の範囲】
【請求項１】
ＴＦＴアレイ基板のピクセルに駆動信号を供給して駆動し、当該ＴＦＴアレイ基板に電子線を照射して得られる二次電子をエネルギー選別して検出し、当該検出で得られた二次電子信号強度によってＴＦＴアレイ基板の欠陥を検出するＴＦＴアレイ検査装置において、
前記エネルギー選別を行うエネルギーフィルタと、
前記エネルギーフィルタを通過した２次電子を検出する２次電子検出器とを備え、
前記ピクセルの駆動信号を１ゲート周期内で前記ピクセルが異なる電位状態となるように設定し、
前記エネルギーフィルタの電位および前記電子線照射を前記駆動信号に同期させ、電子線が照射するＴＦＴアレイ基板の単一のピクセルあるいは複数ピクセルを含む領域を単位として、エネルギーフィルタの電位を切り換えることを特徴とする、ＴＦＴアレイ検査装置。
【請求項２】
前記駆動信号の信号波形は、ＴＦＴアレイ基板上のピクセルあるいは複数ピクセルを含む領域を二次元で交互に市松状に異なる電位状態で駆動するチェッカーパターンとし、
当該チェッカーパターンで駆動されるＴＦＴアレイ基板上において、電子線が走査中に照射するピクセルの電位に同期して前記エネルギーフィルタの電位を切り換えることを特徴とする、請求項１に記載のＴＦＴアレイ検査装置。
【請求項３】
前記駆動信号の信号波形は、ＴＦＴアレイ基板上のピクセルあるいは複数ピクセルを含む領域を二次元で列方向あるいは行方向の縞状に異なる電位状態で駆動するストライプパターンとし、
当該ストライプパターンで駆動されるＴＦＴアレイ基板上において、電子線が走査中に照射するピクセルの電位に同期して前記エネルギーフィルタの電位を切り換えることを特徴とする、請求項１に記載のＴＦＴアレイ検査装置。
【請求項４】
前記駆動信号の信号波形は、ＴＦＴアレイ基板上の全ピクセルを同一電位の電位状態で駆動する全面パターンとし、
当該全面パターンで駆動される電位の切り換えに同期して前記エネルギーフィルタの電位を切り換えることを特徴とする、請求項１に記載のＴＦＴアレイ検査装置。
【請求項５】
前記エネルギーフィルタは複数枚のグリッドを有し、当該各グリッドに異なる電圧を印加することを特徴とする、請求項１から４の何れか一つに記載のＴＦＴアレイ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイや有機ＥＬディスブレイなどに使われるＴＦＴアレイ基板の検査に使用するＴＦＴアレイ検査装置に関し、特に、電子線を用いて試料の電位を測定することで基板の欠陥検出を行うＴＦＴアレイ検査装置に関する。
【背景技術】
【０００２】
液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程は、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。
【０００３】
ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。
【０００４】
液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイであり、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイである。
【０００５】
このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）  ＴＦＴアレイ検査は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。
【０００６】
ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図９〜図１２は欠陥例を説明するための図である。
【０００７】
図９はＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。図９中の破線で示す各欠陥は、ピクセル１２oeとソースライン１５eとの間の短絡欠陥（Ｓ−ＤＳshort）、ピクセル１２eoとゲートライン１４eとの間の短絡欠陥（Ｇ−ＤＳshort）、ソースライン１５oとゲートライン１４eとの間の短絡欠陥（Ｓ−Ｇshort）等の短絡欠陥の他、ピクセル１２eeとＴＦＴ１１eeとの間の断線（Ｄ−open）を示している。
【０００８】
また、上記した各ピクセルにおける欠陥の他に、隣接するピクセル間で生じる隣接欠陥がある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥（横ＰＰ）、縦方向で隣接するピクセル間の欠陥（縦ＰＰ）、隣接するソースライン間の短絡（ＳＳshort）、隣接するゲートライン間の短絡（ＧＧshort）が知られている。
【０００９】
図１０は横方向の隣接欠陥を説明するための図である。図１０中の破線は、横方向で隣接するピクセル１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳｏとＳｅとの間の短絡欠陥（ＳＳshort）をそれぞれ示している。
【００１０】
図１１は縦方向の隣接欠陥を説明するための図である。図１１中の破線は、縦方向で隣接するピクセル１２ooと１２eoと間の短絡欠陥（縦ＰＰ１）、および、縦方向で隣接するピクセル１２oeと１２eeと間の短絡欠陥（縦ＰＰ２）と、縦方向で隣接するゲートラインＧｏとＧｅとの間の短絡欠陥（ＧＧshort）をそれぞれ示している。
【００１１】
電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。
【００１２】
各ピクセルに生じる欠陥を検査する駆動パターンとしては、例えば、ＴＦＴアレイの全ピクセルに正電圧（例えば１０ｖ）と負電圧（例えば−１０ｖ）を交互に印加して、一様に駆動する駆動パターンがある。この一様に駆動する駆動パターンによって欠陥検査を行った場合には、隣接欠陥を検出することはできない。
【００１３】
そこで、従来の欠陥検査では、隣接欠陥を検出するために、横方向隣接欠陥のための検査パターンと縦方向隣接欠陥のための検査パターンとをそれぞれ独立した検査パターンを用い、それぞれの検査パターンによって横方向隣接欠陥と縦方向隣接欠陥とをそれぞれ独立して検出している。
【００１４】
例えば、横方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が縦縞パターンとなるように電圧を印加する。この縦縞パターンは、ＴＦＴアレイの縦方向のピクセルを同電圧とし、隣接する横方向のピクセル列同士は異なる電圧としている。これによって、横方向隣接欠陥を検出する。
【００１５】
また、縦方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が横縞パターンとなるように電圧を印加する。この横縞パターンは、ＴＦＴアレイの横方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、縦方向隣接欠陥を検出する。
【００１６】
また、隣接欠陥の検出は、上記した縞状のストライプパターンの駆動パターンの他に、＋電位と−電位を市松状に印加して隣接欠陥を検出するチェッカーパターンも知られている。
【００１７】
一方、非接触で試料の電位を測定する技術として電位コントラストを用いた検査方法が知られている。この電位コントラストによれば、試料に電子線を照射することにより試料表面から放出される２次電子のエネルギーを測定することにより試料の電位を測定することができる。
【００１８】
また、ＴＦＴアレイ基板において、ＴＦＴアレイ基板の欠陥ピクセル等の検査において、機械的プローブをＴＦＴアレイに接触させて行う手法に代えて、前記した電位コントラストを用いた検査方法と適用することにより非接触測定で検査を行うＴＦＴ検査装置が提案されている。このＴＦＴアレイ検査装置では、液晶ディスプレイや有機ＥＬディスブレイなどに使われるＴＦＴアレイ基板に電子線を照射し、ＴＦＴアレイ基板から発生する２次電子を測定して得られる信号によりＴＦＴアレイ基板に所定の電圧が印加されているかを測定し、その測定結果に基づいて短絡等の欠陥セルの判別を行う。このようなＴＦＴアレイ検査装置として、例えば、特許文献２、３、４が知られている。
【００１９】
上記の電子線によるＴＦＴアレイ検査装置では、試料から放出される２次電子を検出するために、試料と検出器との間に２次電子フィルタグリッドを設けた構成が用いられる。図１２は従来のＴＦＴアレイ検査装置に用いられる検出部分の概略を説明するための図である。
【００２０】
図１２において、ＴＦＴアレイ検査装置１０１は、試料であるＴＦＴアレイ基板１１０に電子線を照射する電子線源１０２と、基板１１０から放出される２次電子を検出する２次電子検出器１０３と、所定エネルギー以上の２次電子を通過させるエネルギーフィルタを構成する２次電子フィルタグリッド１０６（１０６A，１０６B）と、２次電子検出器１０３による２次電子の捕集率を高める反跳２次電子抑制用グリッド１０５と、基板１１０、グリッド１０５，１０６等を真空状態で収納する真空チャンバ１０４を備える。なお、反跳２次電子は、試料からの反射電子が壁面に衝突して発生する２次電子である。
【００２１】
ＴＦＴアレイ基板から発生した２次電子は、２次電子フィルタグリッド１０６のエネルギーフィルタによって所定エネルギーでフィルタリングされ、２次電子検出器１０３で検出される。
【００２２】
検出された２次電子強度の信号は、フォトマルチプライヤ等の２次電子検出器１０３でアナログ信号に変換される。得られたデータは、検出座標を逆算することでピクセル単に対応付けて割り付け、画像処理によって欠陥を抽出し、欠陥データを出力する。
【００２３】
【特許文献１】特開平５−３０７１９２号公報
【特許文献２】特開平１１−２６５６７８号公報（第２、２０図）
【特許文献３】特開２０００−３１４２号公報（第１、５、２９図）
【特許文献４】特開２００４−２２８４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ＴＦＴアレイ基板の欠陥を検出する駆動パターンは、欠陥の種類により検出の適用性に差がある。例えば、ピクセル間のＩＴＯが短絡して生じる隣接欠陥（ピクセルショート）では、隣接したピクセルに異なる電位をチャージさせる駆動パターンが用いられ、短絡したピクセルは−電位となる。また、ＴＦＴのドレインとソースとの短絡（ＳＤショート）は、＋電位のチャージと−電位のチャージの何れの電位であっても検出することができるが、−電位のチャージとすることでより検出が良好となる。
【００２５】
また、ＩＴＯとソースライン等がメタルではなく、α−Ｓｉなどのように容量成分が接続された欠陥の場合には、容量にチャージされた電荷のリークを検出するため、＋電位にチャージする駆動パターンが必要となる。
【００２６】
そのため、種類の異なる欠陥を検出するには、複数の駆動パターンで検出する必要がある。そこで、検出対象の欠陥の種類に応じて駆動パターンを選択し、この駆動パターンを用いた検出信号の取得を複数回行い、得られた複数の信号を積分してすることで検出精度を高めている。例えば、全面を＋電位あるいは−電位にチャージする一様パターン、隣接欠陥を検出するストライプパターン等の駆動パターンを用い、駆動パターンをフレーム単位としてそれぞれ複数回の検出信号を取得して積分する操作を、駆動パターンを切り換えて繰り返すことで、種々の欠陥について検出を行っている。
【００２７】
また、電位コントラストを用いてＴＦＴアレイ基板の欠陥検査を行う場合には、エネルギーフィルタを用いて所定電圧を印加することで、正常なピクセルと欠陥ピクセルとで得られる二次電子信号の差異を大きくして、二次電子の検出効率を高めることができるが、従来、種々の欠陥を検出する際に、異なる駆動パターンが用いられた場合であっても、エネルギーフィルタに対しては同一の電圧条件が設定されている。
【００２８】
ＴＦＴアレイ基板の欠陥検査では、検査のスループットを高めるために検査時間を短縮することが求められるが、上記したように、ＴＦＴアレイ基板の種々の欠陥を検出するには、欠陥の種類に応じて駆動パターン切り換える必要があり、この駆動パターンの切り換えによる信号取得の繰り返しは検査時間を長引かせる要因となっている。
【００２９】
また、エネルギーフィルタに印加する電圧条件を最適化することで、検出信号の検出効率が高め、これによって検査時間を短縮することが期待されるが、従来エネルギーフィルタに対しては同一の電圧条件が設定されているため、駆動パターンの切り換えた際に、必ずしも最適な電圧条件がエネルギーフィルタに設定されているとは限らないという課題もある。
【００３０】
そこで、本発明は上記課題を解決して、ＴＦＴアレイ基板の種々の欠陥検出に要する時間を短縮することを目的とする。
【００３１】
より、詳細には、エネルギーフィルタの電圧条件を最適化することで検出信号の検出効率を向上させることを目的とする。また、使用する駆動パターンの数を減らすことで検出信号の取得動作の繰り返し回数を低減すると共に、この駆動パターンに合わせてエネルギーフィルタの電圧条件を設定することで、ＴＦＴアレイ基板の種々の欠陥検出に要する時間を短縮することを目的とする。
【課題を解決するための手段】
【００３２】
ＴＦＴアレイ基板の様々な欠陥に対して、欠陥検出に用いる駆動パターンに応じてエネルギーフィルタに印加する電圧を切り換えて設定することで、検出信号の検出効率を向上させることができる。また、欠陥検出の駆動パターンを市松模様のチェッカーパターンを用いることで、ＴＦＴアレイ基板の電圧状態を変化させるために要する動作回数を低減すると共に、エネルギーフィルタに印加する電位変化を電子線の照射に同期させて行うことで、ＴＦＴアレイ基板の種々の欠陥検出に要する時間を短縮する。
【００３３】
本発明は、ＴＦＴアレイ基板に駆動信号を供給して駆動し、これによって駆動されたＴＦＴアレイ基板のピクセルに電子線を照射して得られる二次電子をエネルギー選別して検出し、得られた二次電子信号強度によってＴＦＴアレイ基板の欠陥を検出するＴＦＴアレイ検査装置であり、エネルギー選別を行うエネルギーフィルタと、エネルギーフィルタを通過した２次電子を検出する２次電子検出器とを備える。
【００３４】
本発明は、エネルギーフィルタの電位を駆動信号の信号波形に同期して切り換える。エネルギーフィルタの電位と駆動信号の信号波形と同期させることによって、二次電子検出の検出条件を駆動パターンに応じて最適なものに設定することができ、検出効率を向上させることができる。
【００３５】
さらに、ＴＦＴアレイ基板上のピクセルに電子線を走査させることで、各ピクセルからの二次電子を検出する場合には、エネルギーフィルタの電位の切り換えを電子線照射と同期させ、電子線が照射するＴＦＴアレイ基板の単一のピクセルあるいは複数ピクセルを含む領域を単位として、エネルギーフィルタの電位を切り換える。
【００３６】
これによって、ピクセルあるいは複数ピクセルを含む領域から放出される二次電子の検出効率を向上させることができる。
【００３７】
本発明のＴＦＴアレイ検査装置に用いる駆動パターンは、ＴＦＴアレイ基板の欠陥の種類に応じてチェッカーパターン、ストライプパターン、あるいは全面パターン等の種々の駆動パターンを用いることができる。
【００３８】
チェッカーパターンの駆動パターンは、ＴＦＴアレイ基板上のピクセルあるいは複数ピクセルを含む領域を二次元で交互に市松状に異なる電位状態で駆動する信号波形である。
【００３９】
ストライプパターンの駆動パターンは、ＴＦＴアレイ基板上のピクセルあるいは複数ピクセルを含む領域を二次元で列方向あるいは行方向の縞状に異なる電位状態で駆動する信号波形である。
【００４０】
これらの各駆動パターンで駆動ＴＦＴアレイ基板を駆動する場合には、ＴＦＴアレイ基板上の各ピクセルの電位は駆動パターンに応じて異なる。本発明は、電子線によりＴＦＴアレイ基板上を走査する際に、走査中に電子線が照射するピクセルの電位に同期してエネルギーフィルタの電位を切り換える。
【００４１】
また、本発明のＴＦＴアレイ検査装置に用いる駆動パターンとして、ＴＦＴアレイ基板上の全ピクセルを同一の電位状態に駆動する全面パターンの信号波形を用いることもできる。この全面パターンによる駆動では、例えば、全面を高電位とする駆動時と、全面を低電位とする駆動時に同期してエネルギーフィルタの電位を切り換える。
【００４２】
エネルギーフィルタは少なくとも２枚の複数枚のグリッドを備え、各グリッドに異なる電圧を印加する構成とすることができる。
【００４３】
本発明の発明者は、２次電子検出器で検出する２次電子の検出量は、基板の電位とエネルギーフィルタの電位によって変化する２次電子検出強度特性を有し、さらに、このエネルギーフィルタを複数枚のグリッドで構成し、各グリッドに印加する電圧を異ならせることによって、２次電子検出強度特性を変化させることができることを見出した。
【００４４】
各グリッドに印加する電圧によって２次電子検出強度特性の変化させることで、基板上の電位変化を高い精度で検出することができ、従来構成のアレイ検査装置では検出することができない基板の欠陥種についても検出が可能となる。
【００４５】
エネルギーフィルタを、基板と２次電子検出器との間に配置し、基板から遠い側に配置したグリッドに印加する電圧を、基板に近い側に配置したグリッドに印加する電圧よりも高電圧とする。この印加電圧の態様によって、基板上の異なる電位について、２次電子検出器が検出する２次電子の検出量を大きく変えることができる。ＴＦＴアレイ検査装置は、この２次電子検出器が検出する２次電子の検出量の変化に基づいて基板上の電位の相違を検出し、この電圧の相違に要因となる基板欠陥を検出することができる。
【発明の効果】
【００４６】
本発明によれば、ＴＦＴアレイ基板の種々の欠陥検出に要する時間を短縮することができる。
【００４７】
また、エネルギーフィルタの電圧条件を最適化することによって、検出信号の検出効率を向上させることができる。
【００４８】
使用する駆動パターンの数を減らすことによって、検出信号の取得動作の繰り返し回数を低減すると共に、駆動パターンに合わせてエネルギーフィルタの電圧条件を設定することによって、ＴＦＴアレイ基板の種々の欠陥検出に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
【００５０】
図１は、本発明のＴＦＴアレイ検査装置の概略図である。
【００５１】
ＴＦＴアレイ検査装置１は、ＴＦＴアレイ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴアレイ基板１０に印加するプローバ８と、ＴＦＴアレイ基板の電圧印加状態を検出する機構（電子線源２，二次電子検出器３）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する機構（信号処理部３１，欠陥検出部３２）を備える。
【００５２】
プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴアレイ基板１０上に載置する等によってプローブピンをＴＦＴアレイ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。
【００５３】
ＴＦＴアレイ基板１０は、印加される検査信号に応じた電位状態となり、アレイに欠陥がある場合には、異なる電位状態となる。この電位状態を検出することで、ＴＦＴアレイ基板のアレイ欠陥を検出することができる。
【００５４】
ＴＦＴアレイ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴアレイ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴアレイ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴアレイ基板１０上の電位状態を検出する信号処理部３１等を備える。
【００５５】
電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。
【００５６】
信号処理部３１は、二次電子検出器３の検出信号に基づいてＴＦＴアレイの電位状態を検出し、欠陥検出部３２は、信号処理部３１で取得した電位状態と正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。
【００５７】
検査信号生成部２２は、ＴＦＴアレイ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の駆動パターンを生成する。この駆動パターンについては後述する。
【００５８】
制御部２１は、電子線を走査してＴＦＴアレイ基板１０上のＴＦＴアレイの検査位置に照射するために、電子源２やステージ７を制御する。電子源２は、ＴＦＴアレイ基板１０に照射する電子線をＸＹ方向に振り、また、ステージ７はステージ上に載置するＴＦＴアレイ基板１０をＸＹ方向に移動することで、電子線の照射位置を走査する。走査位置が検出位置となる。
【００５９】
なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。
【００６０】
次に、本発明のＴＦＴアレイ基板のＴＦＴアレイの等価回路について、Cs on Com型ＴＦＴアレイの場合について図２を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図３を用いて説明する。ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Gateライン）に接続される構成である。
【００６１】
はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。ＴＦＴアレイ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。
【００６２】
図２はCs on Com型ＴＦＴアレイの等価回路を示している。この等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
【００６３】
奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００６４】
同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００６５】
また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００６６】
また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００６７】
したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
【００６８】
次に、Cs on Gate型ＴＦＴアレイの場合について説明する。ＴＦＴアレイ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。
【００６９】
図３はCs on Gate型ＴＦＴアレイの等価回路を示している。この等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
【００７０】
奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００７１】
同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
【００７２】
また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
【００７３】
また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００７４】
したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
【００７５】
以下、本発明による検査信号の駆動パターン例について、図４、図５の検査信号例、および図６のピクセルの印加電圧例を用いて説明する。
【００７６】
図４，図５は、本発明の１ゲート周期内における検査信号の駆動パターンを示し、Cs on Com型ＴＦＴアレイおよびCs on Gate型ＴＦＴアレイに共通して用いることができる。以下では、図２に示すCs on Com型ＴＦＴアレイの場合の例を用いて説明する。
【００７７】
図４、図５に示す検査信号の駆動パターンでは、例えば、１ゲート周期内において、ゲートライン１４o（（図４（ａ）の，図５（ａ）のＧo）、１４ｅ（図４（ｂ），図５（ｂ）のＧe））のオンパルス信号を均等な時間間隔で出力し、このときのソースライン１５o（（図４（ｃ），図５（ｃ）のＳo）、１５ｅ（図４（ｄ），図４（ｄ）のＳe）に印加される電圧を、各交差部分の画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）のＩＴＯに、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
【００７８】
このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）に、それぞれ隣接する画素はついて異なる電圧が印加される。
【００７９】
なお、１ゲート周期（図４，図５の１〜１０で示す期間）は任意の時間幅とすることができるが、一例として、例えば１６msecとすることができる。
【００８０】
図４の例では、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期を第１の期間（１〜５で示す）と第２の期間（６〜１０で示す）に２分し、第１の期間では画素（Pixel）に＋電圧（＋10Ｖ）を保持させ、第２の期間は画素（Pixel）に−電圧（−10Ｖ）を保持させている。
【００８１】
第１の期間（図４中の１〜５で示す期間）において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図４（ａ），（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏのオンパルス信号と対応する期間において＋電圧（＋10Ｖ）を印加した後、−電圧（−10Ｖ）を印加する（図４（ｃ））。また、ソースラインＳeには、ゲートラインＧｅのオンパルス信号と対応する期間において＋電圧（＋10Ｖ）を印加した後、−電圧（−10Ｖ）を印加する（図４（ｄ））。
【００８２】
図４中の第２の期間の“６”で示す期間において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図４（ａ），（ｂ））。このとき、ソースラインＳｏおよびソースラインＳｅには、−電圧（−10Ｖ）が印加された状態が保持されている（図４（ｃ），（ｄ））。
【００８３】
上記のオンパルス信号と印加電圧により、第１の期間では、画素（ピクセル）１２oo，１２ee，１２oe，１２eoは＋電圧（＋10Ｖ）に保持され、第２の期間では、画素（ピクセル）１２oo，１２ee，１２oe，１２eoは−電圧（−10Ｖ）に保持される。
【００８４】
図６（ａ）は第１の期間での画素（ピクセル）１２の電圧状態を示し、全てのピクセルは＋電圧（＋10Ｖ）に保持される。また、図６（ｂ）は第２の期間での画素（ピクセル）１２の電圧状態を示し、全てのピクセルは−電圧（−10Ｖ）に保持される。
【００８５】
この駆動パターンによって、ＴＦＴアレイ基板上の全ピクセルは＋電位あるいは−電位に設定される全面パターンが形成される。
【００８６】
ＴＦＴアレイ基板上のＴＦＴアレイを、前記図６に示すような一様に駆動する駆動パターンによって欠陥検査を行った場合には、隣接欠陥を検出することはできない。隣接欠陥を検出するためには、例えば、横方向隣接欠陥のための検査パターンと縦方向隣接欠陥のための検査パターンとをそれぞれ独立した検査パターンを用い、それぞれの検査パターンによって横方向隣接欠陥と縦方向隣接欠陥とをそれぞれ独立して検出することができる。
【００８７】
例えば、横方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が縦縞パターンとなるように電圧を印加する。この縦縞パターンは、ＴＦＴアレイの縦方向のピクセルを同電圧とし、隣接する横方向のピクセル列同士は異なる電圧としている。これによって、横方向隣接欠陥を検出する。
【００８８】
また、縦方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が横縞パターンとなるように電圧を印加する。この横縞パターンは、ＴＦＴアレイの横方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、縦方向隣接欠陥を検出する。
【００８９】
図５は、別の検査信号の駆動パターン例を示し、縦方向および横方向の隣接欠陥を一駆動パターンで形成する例である。図５の例においても、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期を第１の期間（１〜５で示す）と第２の期間（６〜１０で示す）に２分し、第１の期間および第２の期間において、画素（Pixel）に＋電圧（＋10Ｖ）と−電圧（−10Ｖ）とを交互に保持させている。
【００９０】
第１の期間（図５中の１〜５で示す期間）において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図５（ａ），（ｂ））。
【００９１】
はじめにゲートラインＧoにオンパルス信号を発生させ（図５（ａ））、次にゲートラインＧeにオンパルス信号を発生させる（図５（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧoのオンパルス信号と対応する期間において＋電圧（＋10Ｖ）を印加した後に−電圧（−10Ｖ）を印加する（図５（ｃ））。また、ソースラインＳeには、ゲートラインＧeのオンパルス信号と対応する期間において＋電圧（＋10Ｖ）を印加した後に−電圧（−10Ｖ）を印加する（図５（ｄ））。
【００９２】
上記したゲートラインのオンパルス信号とソースラインの印加電圧によって、第１の期間では、図５（ｃ），（ｄ）中の１〜５の期間と６〜１０の期間とで、＋電圧（＋10Ｖ）と−電圧（−10Ｖ）が交互に保持される。
【００９３】
図６（ｃ）は第１の期間での画素（ピクセル）１２の電圧状態を示し、図６（ｄ）は第２の期間での画素（ピクセル）１２の電圧状態を示す。ＴＦＴアレイのピクセルの内、隣接するピクセルは、＋電圧（＋10Ｖ）と−電圧（−10Ｖ）とが交互に保持され、第１の期間と第２の期間で正負が入れ替わる。
【００９４】
この駆動パターンによって、ＴＦＴアレイ基板上のピクセルは＋電位と−電位とが二次元で格子状に設定されるチェッカーパターンが形成される。
【００９５】
図７は本発明のＴＦＴアレイ検査装置の構成を説明するための概略図である。図７において、ＴＦＴアレイ検査装置１は、真空チャンバ４内に配置された基板１０に対して１次電子を照射する電子線源２（電子線源）と、１次電子の照射により基板１０から放出された２次電子を検出する２次電子検出器３を備える。また、基板１０と２次電子検出器３との間には、エネルギーフィルタ６を備える。このエネルギーフィルタ６は、複数枚のグリッドで構成する。図１では、２枚のグリッド６Ａ，６Ｂによって構成し、基板１０に近い側にグリッド６Ｂを設け、基板１０から遠い側にグリッド６Ａを設けている。
【００９６】
ＴＦＴアレイ基板から発生した２次電子の内でエネルギーフィルタ６にまで達する２次電子のエネルギーは、ＴＦＴアレイ基板１０とエネルギーフィルタ６との電位差、および２次電子の初速エネルギーに依存する。２次電子がエネルギーフィルタを通過する際のエネルギーは、（（フィルタ電位−試料電位）によるエネルギー＋２次電子の初速エネルギー）で表される。
【００９７】
２次電子がエネルギーフィルタを通過する際のエネルギーが正（＞０）の時は、２次電子はエネルギーフィルタを通過することができる。従って、ＴＦＴアレイ基板に印加する負の電位を増加していくと２次電子がエネルギーフィルタを通過できるようになり、ＴＦＴアレイ基板の電位がエネルギーフィルタの電位よりも低電位となるほど、このエネルギーフィルタを通過する２次電子の割合は高くなる。一方、ＴＦＴアレイ基板の電位が高くなって、ＴＦＴアレイ基板とエネルギーフィルタとの電位差が小さくなると、フィルタを通過する２次電子は減少することになる。
【００９８】
エネルギーフィルタ６のグリッド６Ａ，６Ｂは、基板１０を配置するステージ７に対して平行となるよう設けてもよい。エネルギーフィルタ６のグリッド６Ａ，６Ｂをステージ７に対して平行に設ける構成によれば、グリッド６Ａ，６Ｂは基板１０に対して平行となり、これによって、基板１０の広い範囲での測定に適した構成とすることができる
【００９９】
また、エネルギーフィルタ６のグリッド６Ａ，６Ｂには、電子線源２と基板１０上の照射位置とを結ぶ線上に、電子線源２からの１次電子を基板１０に照射するための開口部を設けても良い。また、２次電子検出強度３の前面には、検出器グリッド８が設けられている。
【０１００】
真空チャンバ４内には、上記したエネルギーフィルタ６のグリッド６Ａ，６Ｂの他に、内周壁面に沿って内部空間を囲むように反跳２次電子抑制用グリッド５が設けられる。この反跳２次電子抑制用グリッド５は、横方向に進んだ２次電子を反跳させて、２次電子検出器３の捕集率を高めるものである。
【０１０１】
上記したエネルギーフィルタ６のグリッド６Ａとグリッド６Ｂとにはそれぞれ電源２６Ａ，２６Ｂが接続され、グリッド毎に異なる電圧を印加することができる。この電源２６Ａ，２６Ｂがグリッド６Ａ，６Ｂに印加する電圧は、グリッド電源制御部２４によって制御される。また、ＴＦＴアレイ基板１０には、検査信号生成部２２で生成した検出信号の駆動パターンに基づいて検査信号供給部２３から検査信号が印加される。
【０１０２】
制御装置２１は、グリッド電源制御部２４および検査信号生成部２２を制御し、検査対象である基板１０の欠陥の種類に応じてグリッド電圧と検査信号の駆動パターンを制御する。この制御において、検査信号の駆動パターンに同期させてグリッド電圧を切り換え、また、電子線源２からＴＦＴアレイ基板１０への電子線の走査に同期させてグリッド電圧を切り換える。
【０１０３】
検査信号の駆動パターンとグリッド電圧の切り換えとの同期を合わせる場合は、例えば、基板の種類や検査対象の欠陥種に対して、各グリッド６Ａ，６Ｂに印加するグリッド電圧と、検査信号供給部２３から供給する検査信号の駆動パターンとの対応関係を記憶しておき、ＴＦＴアレイ検査装置が検査する基板種や欠陥種に基づいて、これらグリッド電圧および駆動パターンを読み出し、読み出したグリッド電圧をグリッド電源制御部２４に指示することでグリッド６Ａ，６Ｂに所定電圧を印加させ、また、読み出した駆動パターンを検査信号生成部２２に指示することで基板１０に印加する検査信号を制御する。
【０１０４】
また、電子線の走査とグリッド電圧の切り換えとの同期を合わせる場合は、走査によって電子線が照射するピクセルあるいは複数のピクセルを含む領域を単位としてエネルギーフィルタの電位を切り換える。
【０１０５】
また、反跳２次電子抑制用グリッド５には電源２５が接続され、所定の電圧を印加して２次電子を反跳させる。
【０１０６】
グリッド電源制御部２４は電源２６Ａ，２６Ｂがグリッド６Ａ，６Ｂに印加する電圧を個別に制御して、エネルギーフィルタ６の電位を可変とする。エネルギーフィルタ６は、その電位によって基板１０から放出された２次電子を所定のエネルギー値でエネルギー選別し、通過した２次電子のみを２次電子検出器３で検出する。
【０１０７】
本発明のエネルギーフィルタ６はグリッド６Ａ，６Ｂの電位を個別に可変とする。このグリッド６Ａ，６Ｂの電位を変えることによって、２次電子検出器３で検出される２次電子検出強度の特性を変える。この、グリッド６Ａ，６Ｂに印加する電圧を基板の欠陥種に応じて変えることで、一種類の共通電圧をグリッドに印加した場合には判別が困難であった欠陥を検出することができる。
【０１０８】
これは、一種類の共通電圧をグリッドに印加したときの２次電子検出強度特性では、基板の異なる電位に対する２次電子検出強度の差異が小さく判別が困難な場合であっても、グリッドの異なる電圧を印加して２次電子検出強度特性を変えることで、異なる基板電位に対する２次電子検出強度の差異を大きくし、これによって欠陥の有無の判別が可能となるからである。
【０１０９】
図８は、２次電子検出強度特性を示す図である。図８において、横軸は基板電位を示し、縦軸は２次電子検出強度を示している。また、グリッド６Ａ，６Ｂに対して異なる電圧を印加したときの２次電子検出強度特性の３つの設定例を示している。図８には、グリッド６Ａに０Ｖ、グリッド６Ｂに−６Ｖを印加したときの第１の設定例（図中において“□”で示すｃ１の２次電子検出強度特性）、グリッド６Ａに３０Ｖ、グリッド６Ｂに−５Ｖを印加したときの第２の設定例（図中において“◇”で示すｃ２の２次電子検出強度特性）、グリッド６Ａに６０Ｖ、グリッド６Ｂに５Ｖを印加したときの第３の設定例（図中において“○”で示すｃ３の２次電子検出強度特性）の第３の設定例を示している。
【０１１０】
また、図８において、基板のＩＴＯは−１０Ｖ〜１０Ｖの電位範囲にあり、ピクセルが正常であるときの電位は１０Ｖを示し、ピクセルに欠陥があるときの電位は５Ｖを示すとする。
【０１１１】
第１の設定例の場合には、２次電子検出強度特性ｃ１から欠陥ピクセル電位（５Ｖ）のときの２次電子検出強度と正常ピクセル電位（１０Ｖ）のときの２次電子検出強度との強度差はΔＩ１となる。この第１の設定例では、ピクセルが正常なときと欠陥があるときの２次電子検出強度の強度差ΔＩ１は小さいため、この強度差によるピクセルの欠陥の判別は難しい。
【０１１２】
第２、３の設定例の場合には、２次電子検出強度特性ｃ２、ｃ３から欠陥ピクセル電位（５Ｖ）のときの２次電子検出強度と正常ピクセル電位（１０Ｖ）のときの２次電子検出強度との強度差はΔＩ２、ΔＩ３となる。この２、３の設定例では、２次電子検出強度の強度差はΔＩ２、ΔＩ３は十分に大きくなるため、この強度差からピクセルの欠陥の判別を容易に行うことができる。
【０１１３】
したがって、この設定例では、基板に近い側のグリッドに低い電圧を印加し、基板から遠い側のグリッドに高い電圧を印加することで、正常ピクセルと欠陥ピクセルの判別が容易となる２次電子検出強度特性を得ることができる。
【０１１４】
この電圧設定は制御装置２１により行うことができる。制御装置２１による制御は、例えば、基板種や欠陥種に応じて検査信号生成部１２に印加する電圧の検査パターンを生成させると共に、グリッド電圧制御部２４に検査パターン対応してグリッド６Ａ，６Ｂに印加する電圧を制御させることで行うこともできる。なお、上記した電圧の設定例は一例であって、上記設定例に限られるものではない。
【０１１５】
次に、グリッド電圧の切り換えを駆動パターンと同期させて行う例を図４を用いて説明し、グリッド電圧の切り換えを電子線の走査に同期させて行う例を図５を用いて説明する。
【０１１６】
図４（ｅ），（ｆ）は、グリッド電圧の切り換えのタイミングを示している。図４（ａ）〜（ｄ）に示す検査信号の駆動パターンは、ＴＦＴアレイ基板の全面を一様の電位とし、全面を単位として切り換えるものである。エネルギーフィルタのグリッド電圧の切り換えは、このＴＦＴアレイ基板の全面の電位の切り換えと同期して行う。図４では、ＴＦＴアレイ基板の全面の電位の切り換えは、第１の期間（１〜５）と第２の期間（６〜１０）の切り換えで行われる。グリッド電圧の切り換えは、このＴＦＴアレイ基板の電位の切り換えと同期して行い、第１の期間（１〜５）ではグリッド６Ａの電圧を３０Ｖ、グリッド６Ｂの電圧を５Ｖとし、第２の期間（６〜１０）では、グリッド６Ａの電圧を０Ｖ、グリッド６Ｂの電圧を−６Ｖとする。
【０１１７】
図５（ｅ），（ｆ））は、グリッド電圧の切り換えのタイミングを示している。図５（ａ）〜（ｄ）に示す検査信号の駆動パターンは、ＴＦＴアレイ基板のピクセルを単位として縦方向および横方向に交互に異なる電圧を印加して、市松模様の電位分布を形成するものであり、第１の期間（１〜５）と第２の期間（６〜１０）とで電位分布を切り換えている。また、図５（ｇ）は、電子線の走査信号を示している。なお、ここでは、走査信号を第１の期間および第２の期間中に定めた１０の期間と一致させた例を示しているが、これは一例であって、走査信号の周期は任意に定めることができる。エネルギーフィルタのグリッド電圧の切り換えは、電子線の走査のタイミングと同期して行い、グリッド６Ａの電圧を３０Ｖ、グリッド６Ｂの電圧を５Ｖとする期間と、グリッド６Ａの電圧を０Ｖ、グリッド６Ｂの電圧を−６Ｖとする期間とを走査信号に同期させて切り換える。
【産業上の利用可能性】
【０１１８】
本発明は、基板の欠陥の有無検出、欠陥種の検出の他、検出した欠陥を修復するリペア装置に適用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明のＴＦＴアレイ検査装置の概略図である。
【図２】本発明のＴＦＴアレイ基板のＴＦＴアレイ（Cs on Com型ＴＦＴアレイ）の等価回路を示す図である。
【図３】本発明のＴＦＴアレイ基板のＴＦＴアレイ（Cs on Gate型ＴＦＴアレイ）の等価回路を示す図である。
【図４】本発明の１ゲート周期内における検査信号の駆動パターンを示す図である。
【図５】本発明の１ゲート周期内における検査信号の駆動パターンを示す図である。
【図６】本発明のピクセルの印加電圧例を示す図である。
【図７】本発明のＴＦＴアレイ検査装置の構成を説明するための概略図である。
【図８】２次電子検出強度特性を示す図である。
【図９】ＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。
【図１０】横方向の隣接欠陥を説明するための図である。
【図１１】縦方向の隣接欠陥を説明するための図である。
【図１２】欠陥例を説明するためのＴＦＴアレイの等価回路である。
【符号の説明】
【０１２０】
１…ＴＦＴアレイ検査装置、２…電子線源、３…２次電子検出器、４…真空チャンバ、５…反跳２次電子抑制用グリッド、６…エネルギーフィルタ、６ａ，６ｂ…グリッド、７…ステージ、８…プローバ、１０…基板、１１…ＴＦＴ、１２…ピクセル、１３…付加容量、１４…ゲートライン、１５…ソースライン、２１…制御装置、２２…検査信号生成部、２３…検査信号供給部、２４…グリッド電圧制御部、２５…電源、２６Ａ，２６Ｂ…電源、３１…信号処理部，３２…欠陥検出部，１０１…ＴＦＴアレイ検査装置、１０２…電子線源、１０３…２次電子検出器、１０４…真空チャンバ、１０５…反跳２次電子抑制用グリッド、１０６（１０６ａ，１０６ｂ）…エネルギーフィルタグリッド、１０７…ステージ、１１０…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図７】
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【図１２】
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