(57)【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルと、前記プラズマディスプレイパネルの複数のＸ電極に共通に駆動信号を印加して駆動するＸ電極駆動回路と、前記プラズマディスプレイパネルの複数のＹ電極のそれぞれにアドレス期間に順にスキャンパルスを印加して駆動するスキャンドライバ回路と、前記プラズマディスプレイパネルの複数のＹ電極に共通にリセット期間およびサステイン期間に駆動信号を印加して駆動するＹ電極駆動回路と、前記プラズマディスプレイパネルの複数のアドレス電極のそれぞれにアドレス期間に前記スキャンパルスに同期してアドレスパルスを印加して駆動するアドレス電極駆動回路とを有し、
前記スキャンドライバ回路は、クロック信号に応じて入力データを順にシフトするシフトレジスタと、ラッチ制御信号に応じて前記シフトレジスタの出力をラッチするラッチ回路と、前記ラッチ回路の各出力に応じて駆動信号を出力するドライバ部と、前記ドライバ部からの駆動信号を出力する出力端子とを有し、
前記ラッチ回路の隣接する２本の入力側の配線を結線すると共に、
結線された前記２本の入力側の配線と、前記シフトレジスタからの隣接する２本の出力側の配線の一方とを接続し、
前記ラッチ回路の前記２本の入力側の配線に対応する、前記ラッチ回路からの２本の出力側の配線の各々の配線を、前記ドライバ部の隣接する２本の入力側の配線に接続し、
前記ドライバ部の前記２本の入力側の配線に対応する前記ドライバ部の隣接する２個の前記出力端子を、前記プラズマディスプレイパネルの前記Ｙ電極の１本に接続するように構成することを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１記載のプラズマディスプレイ装置において、
前記ドライバ部は、前記ラッチ回路からの出力側の配線数に対応した複数の駆動部を有し、
前記複数の駆動部の各々は、直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子と並行に接続された第１のダイオードと、前記第２のスイッチング素子と並行に接続された第２のダイオードとを有し、
前記第１のスイッチング素子の低電位側端子と前記第２のスイッチング素子の高電位側端子との接続ノードが前記出力端子に接続されることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルのＹ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、プラズマディスプレイ装置に関して、たとえばプラズマディスプレイパネルのＹ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路においては、隣接した出力端子２本を１本のＹ電極に接続させた状態で、その出力端子２本を同じタイミングで動作させている。このように動作させるのは、スキャンドライバ回路の熱的、電気的負荷を低減するためである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、前記のようなプラズマディスプレイ装置のスキャンドライバ回路では、出力端子２本を接続させた状態において、ノイズなどにより制御信号が誤動作した場合に、出力端子２本が異なるタイミングで動くことで、出力端子２本間で貫通電流が流れ、スキャンドライバ回路の破壊に至る恐れがある。
【０００４】
そこで、本発明の目的は、プラズマディスプレイパネルのＹ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路において、出力端子２本間の貫通動作を防ぐことができるプラズマディスプレイ装置を提供することにある。
【０００５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
本発明は、プラズマディスプレイ装置において、スキャンドライバ回路内部の回路配線を、出力端子２本が異なるタイミングで動くことがないように、隣接する２本ずつの回路配線を結線させる。具体的には、スキャンドライバ回路の出力端子２本を１本の動作信号を用いて動作させることで、出力端子２本間の貫通動作を防ぐようにするものである。
【発明の効果】
【０００８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０００９】
本発明によれば、プラズマディスプレイパネルのＹ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路において、出力端子２本間の貫通動作を防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１１】
（実施の形態１）
本発明の実施の形態１におけるプラズマディスプレイ装置について、図１〜図９を用いて説明する。
【００１２】
図１は、本実施の形態のプラズマディスプレイ装置に搭載されるプラズマディスプレイパネルの構成の一例を示す図である。
【００１３】
プラズマディスプレイパネルは、前面板１と、背面板２から構成される。
【００１４】
前面板１には、繰り返し放電を行うＸ電極１１、Ｙ電極１２が所定の間隔で平行に配置されている。各Ｘ，Ｙ電極１１，１２は片側に隣接する電極と対を成して放電するが、両側に隣接する電極と放電を行う構造もある。また、各Ｘ，Ｙ電極１１，１２は交互に配置されているが、放電を行わない側ではＸ電極１１同士、あるいはＹ電極１２同士が隣接して配置される構造もある。このＸ，Ｙ電極１１，１２の電極群は誘電体層１３に覆われており、さらにその表面はＭｇＯ等の保護層１４に覆われている。
【００１５】
背面板２には、Ｘ電極１１、Ｙ電極１２とほぼ垂直方向にアドレス電極１５が配置されており、さらに誘電体層１６に覆われている。アドレス電極１５の両側には隔壁１７が配置され、列方向のセルを区分けしている。さらにアドレス電極１５上の誘電体層１６および隔壁１７の側面には紫外線により励起されて赤（Ｒ），緑（Ｇ），青（Ｂ）の可視光を発生する蛍光体１８，１９，２０が塗布されている。
【００１６】
この前面板１と背面板２を保護層１４と隔壁１７が接するように貼り合わせて、Ｎｅ−Ｘｅ等の放電ガスを封入し、プラズマディスプレイパネルを構成している。なお、行方向のセルを区分けする隔壁を持つ構造もある。
【００１７】
図２は、本実施の形態のプラズマディスプレイ装置の構成の一例を示す図である。
【００１８】
プラズマディスプレイ装置は、前述した前面板１と背面板２を貼り合わせて構成されたプラズマディスプレイパネル３と、Ｘ電極駆動回路４、Ｙ電極駆動回路５、アドレス電極駆動回路６、制御回路７、スキャンドライバ回路８などから構成される。
【００１９】
プラズマディスプレイパネル３は、前述したＸ電極１１、Ｙ電極１２、アドレス電極１５の各電極群を持ち、隣接するＸ電極１１とＹ電極１２の対によりラインを形成し、アドレス電極１５が交差して隔壁１７で区分けされた領域に対応してセルが構成される。Ｒ，Ｇ，Ｂのセルのセットで画素が構成される。
【００２０】
Ｘ電極駆動回路４は、プラズマディスプレイパネル３の複数のＸ電極１１からなる電極群に接続され、これらの電極群に共通に駆動信号を印加して駆動する回路である。
【００２１】
スキャンドライバ回路８は、プラズマディスプレイパネル３の複数のＹ電極１２からなる電極群に接続され、これらの電極群のそれぞれにアドレス期間に順にスキャンパルスを印加して駆動する回路である。
【００２２】
Ｙ電極駆動回路５は、プラズマディスプレイパネル３の複数のＹ電極１２からなる電極群に接続され、これらの電極群に共通にリセット期間およびサステイン期間に駆動信号を印加して駆動する回路である。
【００２３】
アドレス電極駆動回路６は、プラズマディスプレイパネル３の複数のアドレス電極１５からなる電極群に接続され、これらの電極群のそれぞれにアドレス期間にスキャンパルスに同期してアドレスパルスを印加して駆動する回路である。なお、アドレス電極駆動回路６は、プラズマディスプレイパネル３の上下両側に配置されることもある。
【００２４】
制御回路７は、Ｘ電極駆動回路４、Ｙ電極駆動回路５、アドレス電極駆動回路６を制御するために、Ｘ電極駆動回路４、Ｙ電極駆動回路５、アドレス電極駆動回路６にそれぞれ接続されている。この制御回路７は、表示データ制御部、スキャンドライバ制御部、表示／電力制御部などから構成され、外部から表示データ、クロック信号、垂直同期信号などが供給される。この制御回路７は、ＣＰＵを備えており、上記の各部はハードウェアやＣＰＵによるソフトウェアで実現される。
【００２５】
図３は、１フィールドの構成の一例を示す図である。図３では、１画像（１フィールド：１／６０ｓｅｃ）の画を表示する際の駆動方式を示し、アドレス・表示分離方式の一例である。
【００２６】
１フィールドは、複数（本例では１０サブフィールド２１〜３０）のサブフィールドにより構成される。各サブフィールドは、リセット期間３１とアドレス期間３２とサステイン期間３３よりなる。リセット期間３１では続くアドレス期間３２の放電を援助する目的でセル内の電荷の制御を行い、アドレス期間３２では発光させるセルを決定する放電を行う。続くサステイン期間３３では繰り返し放電を行い、セルを発光させる。
【００２７】
図４は、前述したスキャンドライバ回路に適用しているドライバＩＣの基本構成の一例を示す図である。
【００２８】
ドライバＩＣ４１は、外部からの制御信号によって高圧のスキャンパルスを発生させるため、低圧電源のロジック部と、１００Ｖ以上の高耐圧電源のドライバ部で構成されている。以下においては、一例として、６８ビット出力を有し、６８ビットスキャンのドライバＩＣを使用するものとして説明する。
【００２９】
ドライバＩＣ４１は、クロック信号ＣＬＫに応じて入力データＤＡを順にシフトする６８ビットのシフトレジスタＳＲと、ラッチ制御信号ＬＡＴに応じてシフトレジスタＳＲの出力をラッチする６８ビットのラッチ回路ＬＴと、６８ビット対応の６８個の各出力に応じて駆動信号を出力する６８個のドライバ部ＤＶなどから構成される。各ドライバ部ＤＶは、トランジスタ対からなり、その各出力と高耐圧電源ＶＨおよびＧＮＤの間にダイオードが接続されている。この各ドライバ部ＤＶの各出力ＤＶＯ１〜ＤＶＯ６８は、ドライバＩＣ４１の各出力端子（ＯＵＴ１〜ＯＵＴ６８）に接続されている。
【００３０】
なお、図４において、ＯＣはドライバ部ＤＶの出力制御信号、ＣＬＲはシフトレジストＳＲのリセット信号、Ａ／（／Ｂ）はシフトレジストＳＲのデータシフト方向入力制御信号、ＤＢはデータ信号、ＶＤＤは低圧電源をそれぞれ示す。
【００３１】
このドライバＩＣ４１において、低圧電源のロジック部では、画像信号処理ＬＳＩからシリアル入力されたデータＤＡを６８ビットのシフトレジスタＳＲでクロック信号ＣＬＫに同期して１ビットずつシフトする。これらのシフトレジスタＳＲからの６８チャンネルの出力ビットは、それぞれラッチ回路ＬＴを通じて高耐圧電源のドライバ部ＤＶへ接続されており、シフトレジストＳＲのシフト動作に応じて、各チャンネル出力よりスキャンパルスとして出力する。
【００３２】
図５は、アドレス期間およびサステイン期間の駆動波形（ａ）と、この駆動波形のタイミングにおけるドライバ部の動作（ｂ）（ｃ）の一例を示す図である。ドライバ部の動作は、出力制御信号ＯＣを用いて動作制御を行っている。
【００３３】
アドレス期間の開始時に、出力制御信号ＯＣが投入され、ドライバ部ＤＶのＨ側のトランジスタがＯＮ、Ｌ側のトランジスタがＯＦＦとなり、全出力に高耐圧電圧（ＶＨ）が投入される（（１）の状態）。アドレス期間中は、ほとんどのドライバ部ＤＶがＶＨであるが１チャンネルのドライバ部だけＧＮＤ（（２）の状態）になり、スキャンパルスを出力する。スキャンパルス発生後は、アドレス期間の終了時までＶＨが出力する（（３）の状態）。ここでは、順次にスキャンラインが移行し、各チャンネルに１つのスキャンパルスを出力する。
【００３４】
アドレス期間の終了時は、ドライバ部ＤＶのＨ側のトランジスタがＯＦＦ、Ｌ側のトランジスタがＯＮとなり、ＶＨが遮断動作状態となり、ＧＮＤが出力される。
【００３５】
アドレス期間以外は、出力制御信号ＯＣが遮断となり、ドライバ部ＤＶのＨ側のトランジスタがＯＦＦ、Ｌ側のトランジスタがＯＮとなる。サステイン期間では、ドライバ部ＤＶのＧＮＤ端子に接続された電源回路から正負のサステイン電圧が供給され、ダイオードを通じてサステインパルスを出力する（（４）と（５）の状態）。
【００３６】
図６は、前述したドライバＩＣの出力端子とＹ電極の接続構成の一例を示す図である。
【００３７】
ドライバＩＣ４１は、プラズマディスプレイパネル３のＹ電極１本当たりに出力端子２本を接続して動作する構成からなる。すなわち、ドライバＩＣ４１の出力端子２本のＯＵＴ１とＯＵＴ２がＹ電極１本のＹ１に接続されている。以降同様に、ＯＵＴ３とＯＵＴ４がＹ２に、・・・、ＯＵＴ６７とＯＵＴ６８がＹ３４に接続されている。
【００３８】
図７は従来技術を説明するための図であり、ドライバ部におけるアドレス期間の貫通動作の一例を示す図である。
【００３９】
スキャンドライバ回路８のドライバＩＣでは、出力端子２本を接続させた状態において、正常動作時は出力端子２本が同じタイミングで動き、出力端子ＯＵＴ１のＨ側のトランジスタがＯＦＦ、Ｌ側のトランジスタがＯＮの場合、同様に出力端子ＯＵＴ２もＨ側のトランジスタがＯＦＦ、Ｌ側のトランジスタがＯＮとなる。逆に、出力端子ＯＵＴ１のＨ側のトランジスタがＯＮ、Ｌ側のトランジスタがＯＦＦとなれば、出力端子ＯＵＴ２のＨ側、Ｌ側のトランジスタも同様である。
【００４０】
しかし、ノイズなどにより制御信号が誤動作した場合に、出力端子２本が異なるタイミングで動くことがある。たとえば誤動作により、図７に示すように、出力端子ＯＵＴ１のＨ側のトランジスタがＯＦＦ、Ｌ側のトランジスタがＯＮとなり、出力端子ＯＵＴ２のＨ側のトランジスタがＯＮ、Ｌ側のトランジスタがＯＦＦとなった場合に、高耐圧電源ＶＨから、出力端子ＯＵＴ２のＨ側のトランジスタおよび出力端子ＯＵＴ１のＬ側のトランジスタを通じて、ＧＮＤに至る経路で貫通電流が流れる。このように、出力端子ＯＵＴ１とＯＵＴ２の間に貫通電流が流れると、出力端子２本間で貫通動作となり、スキャンドライバ回路８の破壊に至る恐れがある。
【００４１】
そこで、本実施の形態では、Ｙ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路８において、出力端子２本間の貫通動作を防ぐことができるように、出力端子２本を１本の動作信号を用いて動作させる構成としたものである。
【００４２】
図８は、出力端子２本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【００４３】
ドライバＩＣ４１は、前述（図４）したように、クロック信号に応じて入力データを順にシフトするシフトレジスタＳＲと、ラッチ制御信号ＬＡＴに応じてシフトレジスタＳＲの出力をラッチするラッチ回路ＬＴと、ラッチ回路ＬＴの各出力に応じて駆動信号を出力するドライバ部ＤＶと、ドライバ部ＤＶからの駆動信号を出力する出力端子ＯＵＴ１〜ＯＵＴ６８とを有して構成される。
【００４４】
このドライバＩＣ４１においては、特に、ラッチ回路ＬＴとドライバ部ＤＶとの間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させている。すなわち、ラッチ回路ＬＴの出力ＬＴＯ１，ＬＴＯ２とドライバ部ＤＶの入力ＤＶＩ１，ＤＶＩ２との接続において、出力ＬＴＯ１の回路配線を切断して、出力ＬＴＯ２の回路配線を入力ＤＶＩ１とＤＶＩ２に結線する。以降同様に、出力ＬＴＯ３の回路配線を切断して出力ＬＴＯ４の回路配線を入力ＤＶＩ３とＤＶＩ４に、・・・、出力ＬＴＯ６７の回路配線を切断して出力ＬＴＯ６８の回路配線を入力ＤＶＩ６７とＤＶＩ６８に結線する。
【００４５】
これにより、ドライバ部ＤＶにおいては、出力端子ＯＵＴ１のＨ側のトランジスタがＯＮでＬ側のトランジスタがＯＦＦの時は、出力端子ＯＵＴ２のＨ側のトランジスタがＯＮでＬ側のトランジスタがＯＦＦとなり、逆の場合も、出力端子ＯＵＴ１のＨ側のトランジスタがＯＦＦでＬ側のトランジスタがＯＮの時は、出力端子ＯＵＴ２のＨ側のトランジスタがＯＦＦでＬ側のトランジスタがＯＮとなるので、出力端子ＯＵＴ１のトランジスタと出力端子ＯＵＴ２のトランジスタ間で貫通電流が流れることがない。他の出力端子ＯＵＴ３とＯＵＴ４の間、・・・、出力端子ＯＵＴ６７とＯＵＴ６８の間でも同様に、貫通電流が流れることがない。
【００４６】
従って、本実施の形態によれば、スキャンドライバ回路８の内部の回路配線を、出力端子２本が異なるタイミングで動くことがないように、ラッチ回路ＬＴとドライバ部ＤＶとの間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させることで、出力端子２本間の貫通動作を防ぐことができる。
【００４７】
（実施の形態２）
本発明の実施の形態２におけるプラズマディスプレイ装置について、図９を用いて説明する。
【００４８】
本実施の形態のプラズマディスプレイ装置において、プラズマディスプレイパネルの構成、プラズマディスプレイ装置の構成、１フィールドの構成、ドライバＩＣの基本構成および端子構成などは、前記実施の形態１の図１〜図６と同様であるので、ここでの説明は省略する。本実施の形態においては、前記実施の形態１と異なるスキャンドライバ回路のドライバＩＣの構成について以下に説明する。
【００４９】
図９は、本実施の形態のプラズマディスプレイ装置において、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【００５０】
ドライバＩＣ４１は、シフトレジスタＳＲ、ラッチ回路ＬＴ、ドライバ部ＤＶ、出力端子ＯＵＴ１〜ＯＵＴ６８を有して構成され、特に本実施の形態では、前記実施の形態１のラッチ回路ＬＴとドライバ部ＤＶとの間に代えて、シフトレジスタＳＲとラッチ回路ＬＴとの間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させている。
【００５１】
すなわち、シフトレジスタＳＲの出力ＳＲＯ１，ＳＲＯ２とラッチ回路ＬＴの入力ＬＴＩ１，ＬＴＩ２との接続において、出力ＳＲＯ１の回路配線を切断して、出力ＳＲＯ２の回路配線を入力ＬＴＩ１とＬＴＩ２に結線する。以降同様に、出力ＳＲＯ３の回路配線を切断して出力ＳＲＯ４の回路配線を入力ＬＴＩ３とＬＴＩ４に、・・・、出力ＳＲＯ６７の回路配線を切断して出力ＳＲＯ６８の回路配線を入力ＬＴＩ６７とＬＴＩ６８に結線する。
【００５２】
従って、本実施の形態によれば、シフトレジスタＳＲとラッチ回路ＬＴとの間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させることで、前記実施の形態１と同様に、ドライバＩＣ４１のドライバ部ＤＶにおいてトランジスタ間で貫通電流が流れることがないので、出力端子２本間の貫通動作を防ぐことができる。
【００５３】
（実施の形態３）
本発明の実施の形態３におけるプラズマディスプレイ装置について、図１０を用いて説明する。
【００５４】
本実施の形態のプラズマディスプレイ装置においても、プラズマディスプレイパネルの構成、プラズマディスプレイ装置の構成、１フィールドの構成、ドライバＩＣの基本構成および端子構成などは、前記実施の形態１の図１〜図６と同様であるので、ここでの説明は省略する。本実施の形態においても、前記実施の形態１と異なるスキャンドライバ回路のドライバＩＣの構成について以下に説明する。
【００５５】
図１０は、本実施の形態のプラズマディスプレイ装置において、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【００５６】
ドライバＩＣ４１は、シフトレジスタＳＲ、ラッチ回路ＬＴ、ドライバ部ＤＶ、出力端子ＯＵＴ１〜ＯＵＴ６８を有して構成され、特に本実施の形態では、前記実施の形態１のラッチ回路ＬＴとドライバ部ＤＶとの間に代えて、ドライバ部ＤＶと出力端子ＯＵＴ１〜ＯＵＴ６８との間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させている。
【００５７】
すなわち、ドライバ部ＤＶの出力ＤＶＯ１，ＤＶＯ２と出力端子ＯＵＴ１，ＯＵＴ２との接続において、出力ＤＶＯ１の回路配線を切断して、出力ＤＶＯ２の回路配線を出力端子ＯＵＴ１とＯＵＴ２に結線する。以降同様に、出力ＤＶＯ３の回路配線を切断して出力ＤＶＯ４の回路配線を出力端子ＯＵＴ３とＯＵＴ４に、・・・、出力ＤＶＯ６７の回路配線を切断して出力ＤＶＯ６８の回路配線を出力端子ＯＵＴ６７とＯＵＴ６８に結線する。
【００５８】
従って、本実施の形態によれば、ドライバ部ＤＶと出力端子ＯＵＴ１〜ＯＵＴ６８との間で、隣接する２本ずつの回路配線を結線させて、出力端子２本を１本の動作信号を用いて動作させることで、前記実施の形態１と同様に、ドライバＩＣ４１のドライバ部ＤＶにおいてトランジスタ間で貫通電流が流れることがないので、出力端子２本間の貫通動作を防ぐことができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
たとえば、前記実施の形態１〜３においては、隣接する２本ずつの回路配線のうち、奇数信号の回路配線を切断して偶数信号の回路配線を結線する例を説明したが、逆に、偶数信号の回路配線を切断して奇数信号の回路配線を結線することも可能である。
【００６１】
また、本発明においては、回路配線を切断する部分は、その部分の回路配線を始めから形成しないことも可能である。さらには、その回路配線を切断する部分の回路部品も始めから搭載しないことも可能であり、この場合にはスキャンドライバ回路のドライバＩＣの小型化が可能となる。
【００６２】
また、本発明は、回路配線を切断したり、その部分の回路配線を始めから形成しないこととする場合に限らず、ラッチ回路とドライバ部との間、シフトレジスタとラッチ回路との間、または、ドライバ部と出力端子との間で、スイッチなどの選択手段を設け、この選択手段で隣接する２本ずつの回路配線の一方を選択させて、出力端子２本を１本の動作信号を用いて動作させることも可能である。
【産業上の利用可能性】
【００６３】
本発明は、プラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルのＹ電極１本当たりに出力端子２本を接続して動作させるスキャンドライバ回路に利用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１のプラズマディスプレイ装置に搭載されるプラズマディスプレイパネルの構成の一例を示す図である。
【図２】本発明の実施の形態１のプラズマディスプレイ装置の構成の一例を示す図である。
【図３】本発明の実施の形態１のプラズマディスプレイ装置において、１フィールドの構成の一例を示す図である。
【図４】本発明の実施の形態１のプラズマディスプレイ装置において、スキャンドライバ回路に適用しているドライバＩＣの基本構成の一例を示す図である。
【図５】本発明の実施の形態１のプラズマディスプレイ装置において、（ａ）〜（ｃ）はアドレス期間およびサステイン期間の駆動波形と、この駆動波形のタイミングにおけるドライバ部の動作の一例を示す図である。
【図６】本発明の実施の形態１のプラズマディスプレイ装置において、ドライバＩＣの出力端子とＹ電極の接続構成の一例を示す図である。
【図７】従来技術のプラズマディスプレイ装置において、ドライバ部におけるアドレス期間の貫通動作の一例を示す図である。
【図８】本発明の実施の形態１のプラズマディスプレイ装置において、出力端子２本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【図９】本発明の実施の形態２のプラズマディスプレイ装置において、出力端子２本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【図１０】本発明の実施の形態３のプラズマディスプレイ装置において、出力端子２本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバＩＣの構成の一例を示す図である。
【符号の説明】
【００６５】
１…前面板、２…背面板、３…プラズマディスプレイパネル、４…Ｘ電極駆動回路、５…Ｙ電極駆動回路、６…アドレス電極駆動回路、７…制御回路、８…スキャンドライバ回路、
１１…Ｘ電極、１２…Ｙ電極、１３…誘電体層、１４…保護層、１５…アドレス電極、１６…誘電体層、１７…隔壁、１８〜２０…蛍光体、
２１〜３０…サブフィールド、３１…リセット期間、３２…アドレス期間、３３…サステイン期間、
４１…ドライバＩＣ、
ＳＲ…シフトレジスタ、ＬＴ…ラッチ回路、ＤＶ…ドライバ部、ＯＵＴ１〜ＯＵＴ６８…出力端子。
【図１】
0005049688.tif 000002
【図２】
0005049688.tif 000003
【図３】
0005049688.tif 000004
【図４】
0005049688.tif 000005
【図５】
0005049688.tif 000006
【図６】
0005049688.tif 000007
【図７】
0005049688.tif 000008
【図８】
0005049688.tif 000009
【図９】
0005049688.tif 000010
【図１０】
0005049688.tif 000011