(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に形成されたソース領域と、
前記半導体基板の表層部に前記ソース領域と間隔を空けて形成されたドレイン領域と、
前記半導体基板上に形成され、前記ソース領域と前記ドレイン領域との間に対向するゲート電極と、
前記半導体基板上に形成され、前記ソース領域、前記ドレイン領域または前記ゲート電極に接続された配線と、
前記半導体基板上に設けられたＭＥＭＳ（Micro Electro Mechanical Systems）センサとを含み、
前記ＭＥＭＳセンサは、
前記ゲート電極と同じ材料からなり、前記ゲート電極と同一層に形成された薄膜状の第１電極と、
前記配線と同じ材料からなり、前記配線と同一層に形成され、前記第１電極に対して前記半導体基板側と反対側に間隔を空けて対向する第２電極とを備えている、半導体装置。
【請求項２】
前記ゲート電極および前記第１電極の材料は、ポリシリコンであり、
前記配線および前記第２電極の材料は、アルミニウムである、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ（シリコン）マイクなどのＭＥＭＳ（Micro Electro Mechanical Systems）センサを備える半導体装置に関する。
【背景技術】
【０００２】
最近、ＥＣＭ（Electret Condenser Microphone）に代えて、ＭＥＭＳ技術により製造されるＳｉマイクが携帯電話機に搭載され始めたことから、Ｓｉマイクの注目度が急激に高まっている。
Ｓｉマイクは、たとえば、中央部に開口が形成されたシリコン基板の表面上に、ダイヤフラムを開口に対向させて配置し、バックプレートをダイヤフラムと微小な間隔を空けて対向配置した構造を有している。音圧（音波）が入力されると、ダイヤフラムが振動する。ダイヤフラムとバックプレートとの間に電圧が印加されている状態で、ダイアフラムが振動すると、ダイヤフラムとバックプレートとにより形成されるコンデンサの静電容量が変化し、この静電容量の変化によるダイヤフラムおよびバックプレート間の電圧変動が音声出力信号として出力される。
【特許文献１】特開２００６−１０８４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような構造のＳｉマイクは、信号処理回路などの集積回路を搭載したチップとの１チップ化が可能であると言われている。しかしながら、現在のところ、Ｓｉマイクと集積回路チップとの１チップ化は実現されておらず、Ｓｉマイクと集積回路チップとは、それぞれ別部品として提供されている。
本発明の目的は、構成の煩雑化を回避しつつ、ＳｉマイクなどのＭＥＭＳセンサと半導体素子とを１チップに収めることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板の表層部に形成されたソース領域と、前記半導体基板の表層部に前記ソース領域と間隔を空けて形成されたドレイン領域と、前記半導体基板上に形成され、前記ソース領域と前記ドレイン領域との間に対向するゲート電極と、前記半導体基板上に形成され、前記ソース領域、前記ドレイン領域または前記ゲート電極に接続された配線と、前記半導体基板上に設けられたＭＥＭＳセンサとを含み、前記ＭＥＭＳセンサは、前記ゲート電極と同じ材料からなり、前記ゲート電極と同一層に形成された薄膜状の第１電極と、前記配線と同じ材料からなり、前記配線と同一層に形成され、前記第１電極に対して前記半導体基板側と反対側に間隔を空けて対向する第２電極とを備えている、半導体装置である。
【０００５】
半導体基板上には、第１電極および第２電極を備えるＭＥＭＳセンサが設けられている。第１電極は、薄膜状に形成されているので、圧力（たとえば、音圧）が入力されると振動する。第１電極が振動すると、第１電極と第２電極とにより形成されるコンデンサの静電容量が変化する。したがって、その静電容量の変化量に基づいて、第１電極に入力された圧力を求めることができる。
【０００６】
半導体基板に形成されたソース領域およびドレイン領域と、半導体基板上に形成されたゲート電極とは、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を構成する。この電界効果トランジスタは、第１電極と第２電極とにより形成されるコンデンサの静電容量の変化量に応じた信号を処理する信号処理回路などの集積回路に用いることができる。
【０００７】
そして、ゲート電極と第１電極とが同一層に形成され、ソース領域、ドレイン領域またはゲート電極に接続された配線と第２電極とが同一層に形成されている。これにより、構成の煩雑化を回避しつつ、ＭＥＭＳセンサと電界効果トランジスタとを１チップに収めることができる。その結果、ＭＥＭＳセンサと集積回路チップとの１チップ化を実現させることができる。
【０００８】
請求項２に記載のように、前記ゲート電極および前記第１電極の材料は、ポリシリコンであってもよい。また、前記配線および前記第２電極の材料は、アルミニウムであってもよい。
【発明を実施するための最良の形態】
【０００９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
半導体装置１は、半導体基板（たとえば、シリコン基板）２を備えている。
半導体基板２の表層部には、周囲から絶縁分離された素子形成領域に、ソース領域３およびドレイン領域４が互いに間隔を空けて形成されている。
【００１０】
素子形成領域において、半導体基板２上には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、ソース領域３とドレイン領域４との間のチャネル領域と対向する位置に、ポリシリコンからなるゲート電極６が形成されている。これにより、半導体装置１は、ソース領域３、ドレイン領域４、ゲート絶縁膜５およびゲート電極６からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えている。
【００１１】
ゲート絶縁膜５およびゲート電極６の表面は、ＳｉＮ（窒化シリコン）からなる層間膜７で覆われている。層間膜７上には、Ａｌ（アルミニウム）からなるソース配線８が形成されている。ソース配線８は、ゲート絶縁膜５および層間膜７を貫通するコンタクトホール９を介して、ソース領域３に接続されている。
層間膜７およびソース配線８の表面は、ＳｉＮからなるパッシベーション膜１０で覆われている。
【００１２】
また、半導体装置１は、ＭＥＭＳセンサ１２を備えている。ＭＥＭＳセンサ１２は、半導体基板２上に設けられ、センサ部１３およびパッド部１４を有している。
センサ部１３は、半導体基板２の表面に対向して配置された薄膜状の下電極１５と、この下電極１５に対向して配置されたメッシュ状の上電極１６とを備えている。
下電極１５は、ゲート電極６と同じ材料であるポリシリコンからなり、ゲート電極６と同一層に形成されている。これにより、下電極１５は、半導体基板２の表面に、ゲート絶縁膜５の厚さと同じ間隔を空けて対向している。下電極１５と半導体基板２の表面との間は、空隙になっている。
【００１３】
上電極１６は、ソース配線８と同じ材料であるＡｌからなり、ソース配線８と同一層に形成されている。上電極１６は、下被覆膜１７および上被覆膜１８により被覆されている。
下被覆膜１７は、ＳｉＮからなり、層間膜７と一体に形成されている。下被覆膜１７は、上電極１６を下方から被覆している。下被覆膜１７には、上電極１６が有する各孔と対向する位置に、微細な孔１９が厚さ方向に貫通して形成されている。下被覆膜１７と下電極１５との間には、所定の間隔を有する空隙が形成されている。
【００１４】
上被覆膜１８は、ＳｉＮからなり、パッシベーション膜１０と一体に形成されている。上被覆膜１８は、上電極１６を上方から被覆している。上被覆膜１８には、下被覆膜１７の各孔１９と対向する位置に、孔１９と平面視同形状の孔２０が厚さ方向に貫通して形成されている。
パッド部１４は、第１絶縁膜２１、下配線２２、第２絶縁膜２３、上配線２４、パッド２５およびパッシベーション膜２６を備えている。
【００１５】
第１絶縁膜２１は、ＳｉＯ２からなり、ゲート絶縁膜５と一体に形成されている。第１絶縁膜２１は、半導体基板２の表面上に積層され、センサ部１３の周囲（下電極１５と下被覆膜１７との間の空隙の周囲）を取り囲んでいる。
下配線２２は、ゲート電極６および下電極１５と同じ材料であるポリシリコンからなり、第１絶縁膜２１上に形成されている。下配線２２は、下電極１５に接続され、下電極１５を振動可能に支持している。
【００１６】
第２絶縁膜２３は、ＳｉＮからなる。第２絶縁膜２３は、第１絶縁膜２１および下配線２２の表面を覆っている。また、第２絶縁膜２３は、層間膜７および下被覆膜１７と一体に形成されており、下被覆膜１７を支持している。
上配線２４は、ソース配線８および上電極１６と同じ材料であるＡｌからなる。上配線２４は、上電極１６に接続されている。
【００１７】
パッド２５は、ソース配線８、上電極１６および上配線２４と同じ材料であるＡｌからなる。第２絶縁膜２３には、下配線２２を部分的に露出させるための開口２７が形成されている。パッド２５は、開口２７内において下配線２２を覆い、その周縁部が第２絶縁膜２３上に乗り上げた状態に形成されている。
パッシベーション膜２６は、ＳｉＮからなる。パッシベーション膜２６は、第２絶縁膜２３、上配線２４およびパッド２５の周縁部を覆い、パッド２５の中央部（下配線２２と接する部分）を露出させるためのパッド開口２８を有している。また、パッシベーション膜２６は、パッシベーション膜１０および上被覆膜１８と一体に形成されており、上被覆膜１８を支持している。
【００１８】
また、半導体基板２には、下電極１５と対向する位置に、下電極１５に近づくにつれて窄まる断面略台形状の開口２９が形成されている。
図２Ａ〜２Ｉは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、イオン注入法により、半導体基板２の表層部に、ソース領域３およびドレイン領域４が形成される。
【００１９】
次に、図２Ｂに示すように、熱酸化処理により、半導体基板２の表面に、シリコン酸化膜３１が形成される。
その後、熱ＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜３１上の全域に、ポリシリコン膜が形成される。その後、フォトリソグラフィ技術およびエッチング技術により、ポリシリコン膜が選択的に除去される。これにより、図２Ｃに示すように、ゲート電極６、下電極１５および下配線２２が形成される。
【００２０】
次いで、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition）法により、シリコン酸化膜３１（ゲート電極６、下電極１５および下配線２２を含む。）上の全域に、ＳｉＯ２が堆積される。そして、フォトリソグラフィ技術およびエッチング技術により、そのＳｉＯ２の堆積層が選択的に除去される。これにより、図２Ｄに示すように、下電極１５の表面を被覆する犠牲層３２が形成される。
【００２１】
犠牲層３２の形成後、図２Ｅに示すように、Ｐ−ＣＶＤ法により、シリコン酸化膜３１上（ゲート電極６、下配線２２および犠牲層３２上を含む。）の全域に、ＳｉＮが堆積される。これにより、層間膜７、下被覆膜１７および第２絶縁膜２３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、ゲート絶縁膜５および層間膜７にコンタクトホール９が形成されるとともに、第２絶縁膜２３に開口２７が形成される。
【００２２】
次いで、スパッタ法により、図２Ｅに示す構造物の最表面の全域に、Ａｌ膜が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図２Ｆに示すように、ソース配線８、上電極１６、上配線２４およびパッド２５が形成される。
その後、図２Ｇに示すように、Ｐ−ＣＶＤ法により、図２Ｆに示す構造物の最表面の全域に、ＳｉＮが堆積される。これにより、パッシベーション膜１０、上被覆膜１８およびパッシベーション膜２６が形成される。
【００２３】
次に、図２Ｈに示すように、フォトリソグラフィ技術およびエッチング技術により、上被覆膜１８および下被覆膜１７に、それぞれ孔２０，１９が連続して形成される。さらに、パッシベーション膜２６に、パッド開口２８が形成される。また、半導体基板２の裏面に、開口２９を形成すべき領域に対向する開口を有するレジストパターン３３が形成される。
【００２４】
その後、図２Ｉに示すように、半導体基板２がレジストパターン３３をマスクとしてエッチングされることにより、半導体基板２に開口２９が貫通形成される。
そして、孔１９，２０および開口２９からエッチング液（たとえば、ふっ酸）が供給されることにより、犠牲層３２とシリコン酸化膜３１の犠牲層３２に接する部分とが除去される。これにより、シリコン酸化膜３１は、ゲート絶縁膜５および第１絶縁膜２１となる。また、半導体基板２と下電極１５との間に空隙が形成されるとともに、下電極１５と下被覆膜１７との間に空隙が形成され、下電極１５が振動可能な状態となる。
【００２５】
以上のように、半導体基板２上には、下電極１５および上電極１６を備えるＭＥＭＳセンサ１２が設けられている。下電極１５は、薄膜状に形成されているので、圧力（たとえば、音圧）が入力されると振動する。下電極１５が振動すると、下電極１５と上電極１６とにより形成されるコンデンサの静電容量が変化する。したがって、その静電容量の変化量に基づいて、下電極１５に入力された圧力を求めることができる。
【００２６】
半導体基板２に形成されたソース領域３およびドレイン領域４と、半導体基板２上に形成されたゲート電極６とは、ＭＯＳＦＥＴを構成する。このＭＯＳＦＥＴは、下電極１５と上電極１６とにより形成されるコンデンサの静電容量の変化量に応じた信号を処理する信号処理回路などの集積回路に用いることができる。
そして、ゲート電極６と下電極１５とが同一層に形成され、ソース配線８と上電極１６とが同一層に形成されている。これにより、構成の煩雑化を回避しつつ、ＭＥＭＳセンサ１２とＭＯＳＦＥＴとを１チップに収めることができる。その結果、ＭＥＭＳセンサ１２と集積回路チップとの１チップ化を実現させることができる。
【００２７】
本発明の一実施形態の説明は以上のとおりであるが、本発明は、他の形態で実施することもできる。たとえば、層間膜７、パッシベーション膜１０、下被覆膜１７、上被覆膜１８、第２絶縁膜２３およびパッシベーション膜２６がＳｉＮからなるとしたが、それらの材料としては、ＳｉＮに限らず、ＳｉＯ２とエッチング選択比を有する絶縁材料であればよい。
【００２８】
また、ソース配線８、上電極１６、上配線２４およびパッド２５の材料としては、Ａｌに限らず、Ａｕなどの他の金属が用いられてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
【図２Ａ】図２Ａは、半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を模式的に示す断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を模式的に示す断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を模式的に示す断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を模式的に示す断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を模式的に示す断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を模式的に示す断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を模式的に示す断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を模式的に示す断面図である。
【符号の説明】
【００３０】
１    半導体装置
２    半導体基板
３    ソース領域
４    ドレイン領域
６    ゲート電極
８    ソース配線（配線）
１５  下電極
１６  上電極
【図１】
0005016449.tif 000002
【図２Ａ】
0005016449.tif 000003
【図２Ｂ】
0005016449.tif 000004
【図２Ｃ】
0005016449.tif 000005
【図２Ｄ】
0005016449.tif 000006
【図２Ｅ】
0005016449.tif 000007
【図２Ｆ】
0005016449.tif 000008
【図２Ｇ】
0005016449.tif 000009
【図２Ｈ】
0005016449.tif 000010
【図２Ｉ】
0005016449.tif 000011