(57)【特許請求の範囲】
【請求項１】
半導体基板上に電力用半導体素子（１）と共にダイオード（２）を形成する半導体装置の製造方法において、
第１導電型の半導体層（５）を有する半導体基板（３）を用意する工程と、
前記半導体層上に絶縁膜（１０、１５）を形成する工程と、
前記絶縁膜上にノンドープの電極材（１６）を配置したのち前記電極材をパターニングすることで、前記電極材を前記電力用半導体素子形成領域上と前記ダイオード形成領域上に残す工程と、
前記半導体層の表層部に第２導電型のチャネル形成領域を形成する工程と、
前記半導体基板の所定領域をマスクしたのち第１導電型不純物を注入することで、前記電力用半導体素子形成領域における前記電極材によってゲート電極（１１）を形成すると共に前記チャネル形成領域の表層部に第１導電型のソース領域（９）を形成し、さらに前記ダイオード形成領域における前記電極材（１６）の所定領域に第１導電型領域（１６ｂ）を形成する工程と、
熱処理を行い、前記ゲート電極と前記ソース領域を含む前記チャネル形成領域、及び前記ダイオード形成領域における前記第１導電型領域を含む前記電極材の表面を酸化し、該表面に酸化膜（１２）を形成する工程と、
前記酸化膜をマスクとして第２導電型不純物をイオン注入し、前記チャネル形成領域の表層部にコンタクト領域（８）を形成すると共に、前記ダイオード形成領域における前記電極材に第２導電型領域（１６ａ）を形成する工程と、を含み、
前記電極材のうち前記第２導電型領域が形成される領域は、前記酸化膜をマスクとした第２導電型不純物がイオン注入されるまでノンドープとされていることを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程では、前記ゲート電極の表面、前記ソース領域の表面、及び前記第１導電型領域の表面において増速酸化され、
前記コンタクト領域及び前記第２導電型領域を形成する工程では、前記酸化膜のうち増速酸化されていない領域において前記第２導電型不純物を通過させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜を形成する工程では、８７５℃のウェット雰囲気にて前記酸化膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクト領域及び前記第２導電型領域を形成する工程では、エネルギー６０ｋｅＶとしたイオン注入によって行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に電力用半導体素子（１）と共にダイオード（２）を形成する半導体装置の製造方法において、
ｎ型半導体層（５）を有する半導体基板（３）を用意する工程と、
前記ｎ型半導体層上に絶縁膜（１０、１５）を形成する工程と、
前記絶縁膜上にノンドープの電極材（１６）を配置したのち前記電極材をパターニングすることで、前記電極材を前記電力用半導体素子形成領域上と前記ダイオード形成領域上に残す工程と、
前記ｎ型半導体層の表層部にｐ型チャネル形成領域を形成する工程と、
前記半導体基板の所定領域をマスクしたのちｎ型不純物を注入することで、前記電力用半導体素子形成領域における前記電極材によってゲート電極（１１）を形成すると共に前記ｐ型チャネル形成領域の表層部にｎ型ソース領域（９）を形成し、さらに前記ダイオード形成領域における前記電極材（１６）の所定領域にｎ型領域（１６ｂ）を形成する工程と、
熱処理を行い、前記ゲート電極と前記ｎ型ソース領域を含む前記チャネル形成領域、及び前記ダイオード形成領域における前記ｎ型領域を含む前記電極材の表面を酸化し、該表面に酸化膜（１２）を形成する工程と、
前記酸化膜をマスクとしてｐ型不純物をイオン注入し、前記ｐ型チャネル形成領域の表層部にｐ型コンタクト領域（８）を形成すると共に、前記ダイオード形成領域における前記電極材にｐ型領域（１６ａ）を形成する工程と、を含み、
前記電極材のうち前記ｐ型領域が形成される領域は、前記酸化膜をマスクとしたｐ型不純物がイオン注入されるまでノンドープとされていることを特徴とする半導体装置の製造方法。
【請求項６】
前記電極材のパターニングの後であって、前記酸化膜（１２）の形成前に、前記電力用半導体素子形成領域における前記電極材の側端部直下に位置する前記絶縁膜（１０）を除去し、当該電極材の側端角部を露出する工程を含むことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、例えば、ＭＯＳＦＥＴやＩＧＢＴを備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳＦＥＴやＩＧＢＴの電力用半導体素子と共にＰｏｌｙ−Ｓｉツェナーダイオードを形成した電力用の半導体装置が知られている。図６に、縦型パワーＭＯＳＦＥＴと共にＰｏｌｙ−Ｓｉツェナーダイオードを形成する半導体装置の従来の製造工程を示し、この図に基づいて従来における半導体装置の製造方法を説明する。
【０００３】
〔図６（ａ）に示す工程〕
まず、ｎ+型基板５２上にｎ-型エピ層５３が備えられたウェハ５１を用意する。そして、フォトリソグラフィ工程により、ｎ-型エピ層５３のうち縦型パワーＭＯＳＦＥＴ形成領域（以下、ＭＯＳＦＥＴ形成領域という）においてｐ型ディープベース領域５４を形成する。
【０００４】
次に、いわゆるＬＯＣＯＳ酸化によって、Ｐｏｌｙ−Ｓｉツェナーダイオード形成領域（以下、ダイオード形成領域という）にＬＯＣＯＳ酸化膜５５を形成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲート酸化膜５６を形成する。
【０００５】
この後、ウェハ全面にＰｏｌｙ−Ｓｉ層を堆積すると共に、Ｐｏｌｙ−Ｓｉ層に低抵抗化のためのリンのデポジションを行ったのち、Ｐｏｌｙ−Ｓｉ層をパターニングすることでＭＯＳＦＥＴ形成領域にゲート電極５７を形成し、さらに熱酸化を行うことでゲート電極５７を酸化膜５８で覆う。また、再度、Ｐｏｌｙ−Ｓｉ層５９を堆積したのち、パターニングしてダイオード形成領域にＰｏｌｙ−Ｓｉ層５９を残し、さらに熱酸化を行うことでＰｏｌｙ−Ｓｉ層５９を酸化膜６０で覆う。
【０００６】
続いて、フォトリソグラフィ工程により、ｎ-型エピ層５３のうち各ゲート電極５７の間に位置される部分に、ｐ型ベース領域（チャンネルウェル領域）６１を形成する。
【０００７】
そして、フォトレジスト６２によって所定の領域を覆ったのち、ボロン（Ｂ）をイオン注入することで、ｐ型ディープベース領域５４の表層部にｐ+型コンタクト領域６３を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｐ+型領域５９ａを形成する。
【０００８】
〔図６（ｂ）に示す工程〕
フォトレジスト６２を除去したのち、再びフォトレジスト６４によって所定の領域を覆ったのち、ヒ素（Ａｓ）をイオン注入することで、ｐ型ベース領域６１の表層部にｎ+型ソース領域６５を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｎ+型領域５９ｂを形成する。
【０００９】
〔図６（ｃ）に示す工程〕
フォトレジスト６４を除去したのち、熱処理を施すことによって丸め酸化を行う。これにより、ウェハ５１のほぼ全面に酸化膜６６が形成される。このとき、ｎ+型の領域の表面において増速酸化が起こり、ｐ+型の領域の表面と比べてｎ+型の領域の表面の酸化膜６６が厚くなる。
【００１０】
この後、図示しないが、酸化膜６６にコンタクトホールを形成したのち、配線としてのＡｌ−Ｓｉ層の堆積及びパターニングを施し、さらにウェハ表面を保護膜で覆う。これにより、縦型パワーＭＯＳＦＥＴと共にツェナーダイオードが備えられた半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
従来では、上記工程によって電力用半導体素子と共にツェナーダイオードが備えられた半導体装置を製造している。しかしながら、半導体装置の製造方法のさらなる簡略化が要望される。
【００１２】
本発明は上記点に鑑みて、半導体電力用半導体素子と共にダイオードが備えられる半導体装置の製造工程の簡略化を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至４に記載の発明では、第１導電型の半導体層（５）を有する半導体基板（３）を用意する工程と、半導体層上に絶縁膜（１０、１５）を形成する工程と、絶縁膜上にノンドープの電極材（１６）を配置したのち電極材をパターニングすることで、電極材を電力用半導体素子形成領域上とダイオード形成領域上に残す工程と、半導体層の表層部に第２導電型のチャネル形成領域を形成する工程と、半導体基板の所定領域をマスクしたのち第１導電型不純物を注入することで、電力用半導体素子形成領域における電極材によってゲート電極（１１）を形成すると共にチャネル形成領域の表層部に第１導電型のソース領域（９）を形成し、さらにダイオード形成領域における電極材（１６）の所定領域に第１導電型領域（１６ｂ）を形成する工程と、熱処理を行い、ゲート電極とソース領域を含むチャネル形成領域、及びダイオード形成領域における第１導電型領域を含む電極材の表面を酸化し、該表面に酸化膜（１２）を形成する工程と、酸化膜をマスクとして第２導電型不純物をイオン注入し、チャネル形成領域の表層部にコンタクト領域（８）を形成すると共に、ダイオード形成領域における電極材に第２導電型領域（１６ａ）を形成する工程と、を含み、電極材のうち第２導電型領域が形成される領域は、酸化膜をマスクとした第２導電型不純物がイオン注入されるまでノンドープとされていることを特徴としている。
【００１４】
このように、第１導電型不純物を注入した後に酸化膜を形成すると、第１導電型不純物が注入された領域上において増速酸化され、その他の領域よりも酸化膜が厚く形成される。従って、酸化膜の厚みの相違を利用し、酸化膜をマスクとして第２導電型領域及びコンタクト領域を形成すれば、これらを形成するために必要とされるマスクをなくすことができる。これにより、電力半導体素子と共にダイオードを形成する半導体装置の製造工程の簡略化を図ることができる。
【００１５】
例えば、請求項３に示されるように、８７５℃程度のウェット雰囲気にて酸化膜を形成することができる。この場合、請求項４に示すように、エネルギーを６０ｋｅＶとしたイオン注入によって第２導電型不純物を注入するようにすれば、増速酸化された部分ではイオン注入が成されず、増速酸化されていない部分でイオン注入が成されるようにできる。
【００１６】
請求項５に記載の発明は、請求項１に示す第１導電型をｎ型とし、第２導電型をｐ型としたのもであり、請求項１と同様の効果が得られる。
【００１７】
請求項６に記載の発明では、電極材のパターニングの後であって、酸化膜（１２）の形成前に、電力用半導体素子形成領域における電極材の側端部直下に位置する絶縁膜（１０）を除去し、電極材の側端角部を露出する工程を含むことを特徴としている。このように、電極材料をパターニングした後に、電極材料の側端部直下に位置する絶縁膜を除去し、電極材の側端角部を露出させるようにすることで、電極材の端部の曲率半径を大きくし、電極材の端部において絶縁膜の膜厚を厚くすることが可能となる。このようにすれば、絶縁膜の絶縁耐圧および寿命の低下を引き起こさないようにできる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１９】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態にかかる半導体装置の製造方法を用いて製造した半導体装置の断面構成を示す。まず、図１に基づいて半導体装置の構造について説明する。
【００２０】
図１に示す半導体装置は、電力用半導体素子としての縦型パワーＭＯＳＦＥＴ１と共のＰｏｌｙ−Ｓｉツェナーダイオード２を形成したものである。
【００２１】
半導体装置に使用されているウェハ３は、不純物濃度が３×１０19ｃｍ-3程度で厚さ５００〜６００μｍ程度のｎ+型シリコンからなるｎ+型基板４の主表面上に、不純物濃度が１×１０16ｃｍ-3程度で厚さ７μｍ程度のｎ-型エピ層５が形成されたもので構成されている。このウェハ３のｎ-型エピ層５上に縦型パワーＭＯＳＦＥＴ１とＰｏｌｙ−Ｓｉツェナーダイオード２が形成されている。
【００２２】
ＭＯＳＦＥＴ形成領域において、ｎ-型エピ層５の表層部には、ｐ型ベース領域（チャンネルウェル領域）６が形成されていると共に、このｐ型ベース領域６の中央部に、ｐ型ベース領域６よりも接合深さが深いｐ型ディープベース領域７が形成されている。
【００２３】
また、ｐ型ディープベース領域７の表層部にはｐ型ベース領域６及びｐ型ディープベース領域７との電気的接続を図るためのｐ+型コンタクト領域８が形成されている。このｐ+型コンタクト領域８を挟むように、ｐ型ベース領域６の表層部にはｎ+型ソース領域９が形成されている。このｎ+型ソース領域９は、ｐ型ベース領域６内に形成され、ｎ-型エピ層５によって構成されるドリフト領域５ａから離間するように形成されている。
【００２４】
そして、ｎ+型ソース領域９とドリフト領域５ａの間に挟まれたｐ型ベース領域６の表層部をチャネル領域とし、このチャネル領域上にゲート酸化膜１０を介してゲート電極１１が形成されている。さらに、ゲート電極１１を覆うように酸化膜１２が形成されていると共に、この酸化膜１２に形成されたコンタクトホール１２ａを通じて、Ａｌ−Ｓｉからなる配線層（ソース電極）１３がｐ+型コンタクト領域８及びｎ+型ソース領域９に電気的に接続されている。さらに、ｎ+型基板４の裏面側には、ドレイン電極１４が形成されている。
【００２５】
一方、ダイオード形成領域においては、ｎ-型エピ層５の表面にＬＯＣＯＳ酸化膜１５が形成されている。このＬＯＣＯＳ酸化膜１５の上には、Ｐｏｌｙ−Ｓｉ層１６にｐ型不純物をドーピングして形成したｐ+型領域１６ａとｎ型不純物をドーピングして形成したｎ+型領域１６ｂとが形成されている。これらｐ+型領域１６ａとｎ+型領域１６ｂによってＰＮ接合が形成されている。
【００２６】
また、ｐ+型領域１６ａ及びｎ+型領域１６ｂの表面にも酸化膜１２が形成されている。この酸化膜１２は、ｎ+型領域１６ｂ上に配置された部分がｐ+型領域１６ａ上に配置された部分よりも厚く構成されている。また、この酸化膜１２にはコンタクトホール１２ｂが形成されており、このコンタクトホール１２ｂを通じて、配線層１７とｎ+型領域１６ｂとが電気的に接続されている。
【００２７】
そして、これらＭＯＳＦＥＴ形成領域及びダイオード形成領域を含むウェハ表面が保護膜１８によって覆われている。
【００２８】
なお、図１では現われないが、図１とは別断面において酸化膜１２に形成されたコンタクトホールを通じてゲート電極１１やｐ+型領域１６ａと配線層との電気的接続が成されている。
【００２９】
続いて、図２、図３に、上記構成を有する半導体装置の製造工程を示し、これらの図に基づいて半導体装置の製造方法について説明する。
【００３０】
〔図２（ａ）に示す工程〕
まず、ｎ+型シリコンからなる面方位が（１００）であるｎ+型基板４の主表面にｎ-型エピ層５を成長させたウェハ３を用意する。そして、フォトリソグラフィ工程により、ＭＯＳＦＥＴ形成領域にｐ型ディープベース領域７を形成する。
【００３１】
次に、いわゆるＬＯＣＯＳ酸化によって、ダイオード形成領域にＬＯＣＯＳ酸化膜１５を形成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲート酸化膜１０を形成する。
【００３２】
〔図２（ｂ）に示す工程〕
ウェハ３の全面にノンドープのＰｏｌｙ−Ｓｉ層を例えば７４００Å程度の厚みで堆積したのち、Ｐｏｌｙ−Ｓｉ層をパターニングすることでＭＯＳＦＥＴ形成領域にゲート電極１１を形成すると共に、ダイオード形成領域にＰｏｌｙ−Ｓｉ層１６を残す。そして、熱酸化を行うことでゲート電極１１及びＰｏｌｙ−Ｓｉ層１６の表面を酸化膜２１で覆う。このとき、酸化膜２１の膜厚をあまり厚くしないことが望ましい。これは、後述する増速酸化を利用する工程において、ｎ+型ソース領域９上及びｎ+型領域１６ｂ上の酸化膜厚が初期的に薄い場合の方が、より増速酸化効果が顕著に生じるためである。具体的には、本実施形態では、酸化膜２１の膜厚を６００Åとしている。
【００３３】
〔図２（ｃ）に示す工程〕
フォトリソグラフィ工程及びゲート電極１１をマスクとしたｐ型不純物のイオン注入を行なうことにより、ｎ-型エピ層５のうち各ゲート電極１１の間に位置する部分にｐ型ベース領域（チャンネルウェル領域）６を形成する。
【００３４】
〔図３（ａ）に示す工程〕
フォトレジスト２２によって所定の領域を覆ったのち、ｎ型不純物をイオン注入する。後述のように、ｎ+型ソース領域９での増速酸化を利用した工程の場合、ｎ+型ソース領域９を形成した後にｐ型コンタクト領域８を形成するため、従来工程の場合と比べてｎ型不純物注入後にかかる熱履歴が増える。しかしながら、ＭＯＳＦＥＴ形成領域でのラッチアップ耐量の点から、ｎ+型ソース領域９の拡散深さは浅い方が望ましい。従って、本実施形態では、ｎ型不純物としてリン（Ｐ）より拡散係数の小さいヒ素（Ａｓ）を用いている。また、このとき、所望のダイオード特性を得るために、イオン注入条件をイオン注入エネルギー１３５ｋｅＶ、ドーズ量７．２×１０15ｃｍ-2としている。
【００３５】
これにより、ｐ型ベース領域６の表層部、ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６にｎ型不純物がドーピングされる。この後、例えば１０５０℃、Ｎ2雰囲気で３０分間の熱処理を施し、注入されたイオンを熱拡散させることによって、ｎ+型ソース領域９が形成されると共にゲート電極１１の低抵抗化が行われ、さらにＰｏｌｙ−Ｓｉ層１６にｎ+型領域１６ｂが形成される。
【００３６】
〔図３（ｂ）に示す工程〕
フォトレジスト２２を除去したのち熱酸化を行い、ウェハ３の表面に酸化膜１２を形成する。例えば、８７５℃のウェット雰囲気での熱酸化を行う。これにより、ウェハ３の表面のほぼ全面に酸化膜１２が形成されるが、ｎ+型不純物が高濃度にドーピングされた領域において増速酸化が行われ、ｎ+型ソース領域９、ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６のｎ+型領域１６ｂの表面において、他の領域よりも酸化膜１２の厚みが厚く形成される。
【００３７】
例えば、ｎ+型ソース領域９上の酸化膜厚が３２９０Å程度、ｐ型ディープベース領域７上の酸化膜厚が１７８０Å程度となり、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ+型領域１６ｂ上の酸化膜厚が２４５０Å程度、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ+型領域１６ｂ以外の部分（図１で示すｐ+型領域１６ａ）上の酸化膜厚が１９６０Å程度となる。つまり、本実施形態の場合、ＭＯＳＦＥＴ形成領域では、ｎ+型ソース領域９上とその他の部位で概ね１５１０Åの酸化膜厚差が生じるのに対し、ダイオード形成領域では、ｎ+型領域１６ｂとその他の部位では、概ね４９０Åしか酸化膜厚差が生じない。
【００３８】
〔図３（ｃ）に示す工程〕
ウェハ全面にｐ型不純物としてボロンのイオン注入を行う。このとき、上述したように、ＭＯＳＦＥＴ形成領域におけるｎ+型ソース領域９上とその他の部位での酸化膜厚差に対し、ダイオード形成領域におけるｎ+型領域１６ｂとその他の部位での酸化膜厚差の方が小さい。従って、ダイオード部においてｎ+型領域１６ｂ以外の領域には、Ｐｏｌｙ−Ｓｉ中にボロンが注入され、かつｎ+型領域１６ｂ上では酸化膜１２でボロンがストップする最適な加速電圧（射影飛程）を選択することが重要である。このため、本実施形態では、射影飛程のバラツキを考慮し、ボロンのイオン注入エネルギーを６０ｋｅＶに設定している。また、ダイオードの所望のＶｚを得るために、ドーズ量６．０×１０14ｃｍ-2としている。
【００３９】
これにより、酸化膜１２の膜厚が薄くなっている領域、すなわちＭＯＳＦＥＴ形成領域のうちｎ+型ソース領域９の間とＰｏｌｙ−Ｓｉ層１６のうちｎ+型領域１６ｂ以外の部分においてｐ型不純物がドーピングされる。
【００４０】
この後、ボロンの活性化及び拡散のための熱処理を行なう。この際、ダイオードを形成し得る最低限の熱処理に抑えることが重要である。これは、既にｎ+型ソース領域９をＭＯＳＦＥＴ形成領域に形成しているため、必要以上の熱処理はＭＯＳＦＥＴ形成領域におけるｎ+型ソース領域９の拡散（接合）深さＸｊを増大させ、ラッチアップ耐量低下などのデメリットを生じさせるためである。その反面、熱処理が不足すると、ダイオード形成領域においてＰｏｌｙ−Ｓｉ深さ方向にボロンの濃度勾配が生じ、Ｐｏｌｙ−Ｓｉ層１６の表面でＰＮ接合がブレークし、例えば耐圧低下やホットキャリア等による不具合が生じることが懸念される。このため、本実施形態では、例えば１０５０℃、Ｎ2雰囲気で３０分間の熱処理を施している。これにより、ｐ+型コンタクト領域８が形成されると共にＰｏｌｙ−Ｓｉ層１６にｐ+型領域１６ａが形成される。
【００４１】
またこのとき、酸化膜１２の膜厚が薄くなる領域の場所は、ｎ+型ソース領域９やｎ+型領域１６ｂの場所によって一義的に決定されるため、ｐ+型コンタクト領域８及びｐ+型領域１６ａがｎ+型ソース領域９やｎ+型領域１６ｂに対して自己整合的に形成される。
【００４２】
この後、酸化膜１２にコンタクトホール１２ａ、１２ｂを形成したのち、配線層１３、１７をパターニングすると共にｎ+型基板４の裏面にドレイン電極１４を形成し、さらにウェハ３の表面を保護膜１８で覆うことによって図１に示す半導体装置が完成する。
【００４３】
以上説明したように、本実施形態では、酸化膜の厚みの相違を利用し、ｐ+型コンタクト領域８とＰｏｌｙ−Ｓｉ層におけるｐ+型領域を形成するためのマスクを酸化膜によって行っているため、ｐ+型コンタクト領域８及びｐ+型領域の形成のために必要とされるマスクをなくすことができる。これにより、電力半導体素子と共にツェナーダイオードを形成する半導体装置の製造工程の簡略化を図ることができる。
【００４４】
さらに、従来では、ゲート電極１１を形成するためのＰｏｌｙ−Ｓｉ層とツェナーダイオード形成のためのＰｏｌｙ−Ｓｉ層とを別々に形成していたが、本実施形態ではこれらのＰｏｌｙ−Ｓｉ層を共用化しているため、さらに半導体装置の製造工程の簡略化を図ることができる。
【００４５】
また、従来では、ゲート電極１１への不純物ドープは、Ｐｏｌｙ−Ｓｉ層をウェハ全面に堆積後、そのパターニング前にリンを導入することで行なっていたが、本実施形態では、ｎ+型ソース領域９やｎ+型領域１６ｂの形成のためのイオン注入とゲート電極１１の低抵抗化のためのイオン注入とを兼用するようにしており、この点においても製造工程の簡略化を図ることができる。
【００４６】
（第２実施形態）
次に、第２実施形態について、上記第１実施形態と相違する点を中心に説明する。なお、本実施形態において第１実施形態と同一構成のものには同一符号を付してある。
【００４７】
本実施形態では、上記第１実施形態の図２（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパターニングした後、酸化膜２１を形成する前に、ＨＦを用いたゲート酸化膜１０の一部除去を行なうようにしている。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓｉ層をパターニング後に、パターニングされたＰｏｌｙ−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエッチングを施すことで、図４（ｂ）に示すように、ゲート酸化膜１０の露出部分を除去する。このとき、ウェットエッチングの条件をゲート酸化膜１０のうちゲート電極１１の下方に位置する部分もオーバエッチされる条件とし、ゲート電極１１の側端角部の下方も露出させるようにする。例えば、ゲート酸化膜１０の膜厚が６００Åの場合には、４：１のＨＦで２０〜３０％のオーバエッチを行なう条件とする。
【００４８】
なお、このとき、ダイオード形成領域、すなわちＬＯＣＯＳ酸化膜１５上におけるＰｏｌｙ−Ｓｉ層１６の周縁角部下方も同様に、ＬＯＣＯＳ酸化膜１５の表面が侵食されることにより露出されるようになる。
【００４９】
そして、この状態で図２（ｂ）と同様、熱酸化を行ない、エピ層５の表面、ゲート電極１１及びＰｏｌｙ−Ｓｉ層１６の表面を覆うように酸化膜２１を形成する（図４（ｃ）参照）。このとき、上記した図４（ｂ）に示す工程において、ゲート電極１１の端部の下方まで露出するようにしていることから、この領域においてＰｏｌｙ−Ｓｉの酸化が促進される。これにより、ゲート電極１１の端部が酸化によって丸まり、曲率半径が大きくなる。また、同時にダイオード形成領域においてもＰｏｌｙ−Ｓｉ層１６の端部も酸化によって丸められる。
【００５０】
また、このときの酸化をウェット酸化で行なえば、ゲート電極１１の端部の下方においてゲート酸化膜１０の膜厚がゲート電極１１の中央付近の平坦部よりも厚くなるように成長し、ゲート電極１１の端部を持ち上げ、ゲート電極１１の端部にテーパが生じる。すなわち、ゲート電極１１を構成するＰｏｌｙ−Ｓｉの端部で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉの消費が進み、ゲート電極１１の角部の曲率半径が大きくされると共に、その領域におけるゲート酸化膜１０の膜厚を厚くすることができる。
【００５１】
以降の工程（図２（ｃ）、図３（ａ）〜（ｃ）参照）は、上記第１実施形態と同様である。なお、本第２実施形態では、図３（ｂ）に示す熱酸化工程は、上述の図３（ｃ）におけるボロン注入時のマスク形成工程として機能することに加え、ゲート電極１１及びｎ+型ソース領域９を増速酸化効果により、さらにゲート電極１１の端部の曲率半径を大きくすると共に、ゲート電極１１の端部の下方におけるゲート酸化膜１０の膜厚を厚くする工程としても機能する。
【００５２】
以上説明したように、本第２実施形態では、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニングした後に、ゲート酸化膜１０をゲート電極１１の側端下部に位置する部分までエッチングするようにしている。これにより、その後の熱酸化によりゲート電極１１の端部の曲率半径を大きくし、同端部においてゲート酸化膜１０の膜厚を厚くすることが可能となる。そして、ソース領域９を形成する際のイオン注入とゲート電極１１へのイオン注入を兼用することにより、製造工程の簡略化を図ることができると共に、イオン注入後に熱処理を行なうことで、よりゲート電極１１の端部の曲率半径を大きくすることができ、また、ゲート電極１１の端部においてゲート酸化膜１０の膜厚を厚くすることができる。
【００５３】
一般的に、図１に示されるようなＭＯＳＦＥＴにおいては、ゲート−ソース間の耐圧がゲート電極１１の端部の絶縁耐圧で決まる。これは、ゲート電極１１がその中央付近の平坦部に対して端部角部での曲率半径が小さいために電界集中が生じることによる。
【００５４】
これに対し、本実施形態におけるＭＯＳＦＥＴではゲート電極１１の端部の曲率半径を大きくし、ゲート電極１１の端部におけるゲート酸化膜１０の膜厚を厚くした構成としているため、ゲート酸化膜１０の絶縁耐圧や寿命を向上させることができる。また、ダイオード形成領域においてもＰｏｌｙ−Ｓｉ層１６の周縁部において、その角部が丸められている。従って、ｎ-型エピ層（ドレイン側）に高電圧のサージが印加された場合であっても、その際の電界集中を抑制することができ、リーク防止、絶縁破壊防止に効果がある。
【００５５】
なお、本第２実施形態では、ゲート電極１１を酸化膜１２で覆うようにしているが、図５に示すように、酸化膜１２の上にさらに流動性の良好なＢＰＳＧ等の絶縁膜３０を成膜するようにしても良い。なお、図５は、ＭＯＳＦＥＴ形成領域のみを示している。
【００５６】
これは、第２実施形態に示すようにゲート電極１１を酸化膜１２のみで覆うようにした場合、図５中に示すようにゲート電極１１の端部の近傍において酸化膜１２にスリットが入る可能性があることが実験により確認されたためであり、酸化膜１２の上に流動性の良好な絶縁膜３０を成膜することで、そのようなスリットを埋めることができる。これにより、素子の信頼性をより高くすることが可能となる。
【００５７】
（他の実施形態）
上記実施形態においては、電力用半導体素子として縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、この他の素子、例えば基板としてｐ型基板を使用し、ＩＧＢＴと共にツェナーダイオードを形成する場合においても本発明を適用することが可能である。
【００５８】
また、ダイオード構造としては、上記第１、第２実施形態で図示したものに限らず、例えば、特開平６−１９６７０６号公報（米国特許第５４７５２５８号明細書）に提案されているように、Ｐｏｌｙ−Ｓｉよりなるリング状の複数の等電位プレートを介挿するように構成したダイオード構造としても良い。
【００５９】
また、上記実施形態では、ｎチャネル型の縦型パワーＭＯＳＦＥＴと共にツェナーダイオードを形成する場合について説明したが、ｐチャネル型の縦型パワーＭＯＳＦＥＴの場合であっても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造方法を用いて製造した半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図５】酸化膜の上に流動性の良好な絶縁膜を成膜した場合の半導体装置の断面構成を示す図である。
【図６】従来の半導体装置の製造工程を示す図である。
【符号の説明】
１…縦型パワーＭＯＳＦＥＴ、２…Ｐｏｌｙ−Ｓｉツェナーダイオード、
３…ウェハ、６…ｐ型ベース領域、７…ｐ型ディープベース領域、
８…ｐ+型コンタクト領域、９…ｎ+型ソース領域、１０…ゲート酸化膜、
１１…ゲート電極、１２…酸化膜、１６…Ｐｏｌｙ−Ｓｉ層、
１６ａ…ｐ+型領域、１６ｂ…ｎ+型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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