(57)【特許請求の範囲】
【請求項１】
第１のデータ幅を有する外部バスを備え、当該外部バスを介して、当該第１のデータ幅を有する第１のメモリを収納した第１のカートリッジと、当該第１のデータ幅と異なる第２のデータ幅を有する第２のメモリを収納した第２のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置であって、
前記第２のカートリッジには、前記第１のカートリッジと区別するための標識手段が設けられ、
前記標識手段に基づいて、前記第１のカートリッジと前記第２のカートリッジを識別するカートリッジ識別手段と、
前記装着されたカートリッジ内に収納されたメモリにアクセスする中央処理手段と、
前記外部バスを通常のバス制御方法で制御して、前記中央処理手段を前記第１のメモリにアクセスさせるための第１のアクセス制御手段と、
前記第１のアクセス制御手段の制御方法とは異なる方法で前記外部バスを制御して、前記中央処理手段を前記第２のメモリにアクセスさせるための第２のアクセス制御手段と、
前記カートリッジ識別手段によって、装着されたカートリッジが前記第１のカートリッジであると識別されるときに前記第１のアクセス制御手段を選択し、前記第２のカートリッジであると識別されるときに前記第２のアクセス制御手段を選択する選択手段とを備え、
前記第２のデータ幅は、前記第１のデータ幅より大きなものであり、
前記第２のアクセス制御手段は、前記中央処理手段と前記第２のメモリとの間のアドレスおよびデータの交換を、前記外部バスを時分割的に使用することによって行う、情報処理装置。
【請求項２】
前記第２のアクセス制御手段は、第１のタイミングで前記外部バスをアドレス信号のために使用し、第２のタイミングでデータ信号のために使用するように時分割制御することを特徴とする、請求項１に記載の情報処理装置。
【請求項３】
前記標識手段は、前記第１のカートリッジと前記第２のカートリッジとの異なった形状であり、
前記カートリッジ識別手段は、前記装着されたカートリッジに接触して、前記形状に基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする、請求項１または２に記載の情報処理装置。
【請求項４】
前記第２のカートリッジは、前記第１のデータ幅を有する第３のメモリをさらに収納し、
前記カートリッジ識別手段によって、装着されたカートリッジが前記第２のカートリッジであると識別されるときに、前記中央処理手段が前記第２のメモリおよび第３のメモリの何れをアクセスしようとしているかを判断する判断手段をさらに備え、
前記第２のアクセス制御手段は、前記判断手段が前記第２のメモリへのアクセスであると判断したときに前記外部バスを時分割制御し、前記第３のメモリへのアクセスであると判断したときに前記外部バスを通常のバス制御方法で制御することを特徴とする、請求項１乃至３のいずれか１つに記載の情報処理装置。
【請求項５】
前記中央処理手段が前記第２のメモリにアクセスするためのアドレス空間を第１のアドレス空間に割当て、前記中央処理手段が前記第３のメモリにアクセスするためのアドレス空間を第２のアドレス空間に割当てて、
前記判断手段は、前記第１のアドレス空間を指定するものであるときは前記第２のメモリへのアクセスであると判断し、前記第２のアドレス空間を指定するものであるときは前記第３のメモリへのアクセスであると判断することを特徴とする、請求項４に記載の情報処理装置。
【請求項６】
前記中央処理手段は、
前記第１のデータ幅で動作する第１の演算機能と、
前記第２のデータ幅で動作する第２の演算機能とを含み、
前記選択手段は、前記カートリッジ識別手段によって、装着されたカートリッジが前記第１のカートリッジであると識別されるときに前記第１の演算機能を選択し、前記第２のカートリッジであると識別されるときに前記第２の演算機能を選択することを特徴とする、請求項１乃至５のいずれか１つに記載の情報処理装置。
【請求項７】
前記第２のカートリッジは、
前記中央処理手段から出力されるアドレス値を保持するアドレス保持手段、および
前記中央処理手段から出力される制御信号に応じて前記アドレス保持手段の保持値をインクリメントするインクリメント手段を備え、
前記アドレス保持手段の保持値をアドレス値として指定することによって、シーケンシャルアクセスを行うことを特徴とする、請求項１乃至６のいずれか１つに記載の情報処理装置。
【請求項８】
前記標識手段は、カートリッジの種類を示す識別コードを記憶し、かつ、前記第２のカートリッジ内に収納されたメモリであり、
前記カートリッジ識別手段は、前記識別コードを読み出して、前記識別コードに基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする、請求項１乃至７のいずれか１つに記載の情報処理装置。
【請求項９】
前記標識手段は、短絡状態と非短絡状態の何れか一方の状態をとる２本の信号線であり、
前記カートリッジ識別手段は、前記２本の信号線の短絡状態を検出して、前記短絡状態に基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする、請求項１乃至７のいずれか１つに記載の情報処理装置。
【請求項１０】
情報処理装置に対して着脱自在に装着される第１および第２のカートリッジの内、前記第２のカートリッジに内蔵されており、当該情報処理装置によって実行または利用されるデータを記憶した記憶装置であって、
前記情報処理装置は、
内部バスが第１のデータ幅を有する前記第１のカートリッジと、内部バスが当該第１のデータ幅より大きな第２のデータ幅を有する前記第２のカートリッジのいずれか一方を着脱自在に装着可能であり、前記第１のデータ幅と同一のデータ幅を有するコネクタと、
当該コネクタを介して前記第１または第２のカートリッジと接続されたときに当該第１のカートリッジに対しては通常のバス転送モードでアクセスし、当該第２のカートリッジに対してはマルチプレックスバス転送モードでアクセスする中央処理手段とを備えており、
前記中央処理手段に処理を行わせるデータを記憶する前記第２のデータ幅を有する汎用メモリと、
前記中央処理手段と前記汎用メモリとの間のアドレスおよびデータの交換を時分割制御するマルチプレックスバス変換手段とを備える、記憶装置。
【請求項１１】
前記マルチプレックスバス変換手段は、
前記中央処理手段から出力されるアドレス値を保持するアドレス保持手段、および
前記中央処理手段から出力される制御信号に応じて、前記アドレス保持手段の保持値をインクリメントするインクリメント手段を備え、
前記アドレス保持手段の保持値を前記汎用メモリに出力して、前記中央処理手段に当該汎用メモリに対してシーケンシャルアクセスを行わせることを特徴とする、請求項１０に記載の記憶装置。
【請求項１２】
前記汎用メモリと前記マルチプレックスバス変換手段とは１チップに構成されていることを特徴とする、請求項１０または１１に記載の記憶装置。
【請求項１３】
前記汎用メモリのデータ幅は、前記第１のカートリッジに収納されるメモリのデータ幅より大きいことを特徴とする、請求項１０に記載の記憶装置。
【請求項１４】
第１のデータ幅を有する外部バスを備え、当該外部バスを介して、当該第１のデータ幅を有する第１のメモリを収納した第１のカートリッジと、当該第１のデータ幅と異なる第２のデータ幅を有する第２のメモリを収納した第２のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置で行われる情報処理方法あって、
前記第２のカートリッジには、前記第１のカートリッジと区別するための標識手段が設けられ、
前記標識手段に基づいて、前記第１のカートリッジと前記第２のカートリッジを識別するカートリッジ識別ステップと、
前記装着されたカートリッジ内に収納されたメモリにアクセスする処理ステップと、
前記外部バスを通常のバス制御方法で制御して、前記処理ステップにおいて前記第１のメモリにアクセスさせるための第１のアクセス制御ステップと、
前記第１のアクセス制御ステップにおける制御方法とは異なる方法で前記外部バスを制御して、前記処理ステップにおいて前記第２のメモリにアクセスさせるための第２のアクセス制御ステップと、
前記カートリッジ識別ステップにおいて、装着されたカートリッジが前記第１のカートリッジであると識別されるときに前記第１のアクセス制御ステップによる処理を選択し、前記第２のカートリッジであると識別されるときに前記第２のアクセス制御ステップによる処理を選択する選択ステップとを含み、
前記第２のデータ幅は、前記第１のデータ幅より大きなものであり、
前記第２のアクセス制御ステップでは、前記処理ステップにおいて前記第２のメモリとの間のアドレスおよびデータの交換が、前記外部バスを時分割的に使用することによって行われる、情報処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる種類のメモリを内蔵した複数の着脱自在のカートリッジのうち何れかのカートリッジが装着され、中央処理手段が装着されたカートリッジの種類に応じて異なるモードで動作する情報処理装置と、その情報処理装置に装着されるカートリッジおよびそのカートリッジに内蔵されるマルチプレックスバス転送モードに対応する記憶装置と、情報処理方法に関する。
【０００２】
【従来の技術】
図２１、図２２、および図２３を参照して、ゲームシステムを例にして従来の情報処理システムに付いて説明する。まず、図２１に示すように、従来の情報処理システムＣＧＢは、大別してプログラム源１００およびゲーム機２００を含む。プログラム源１００は、ゲーム機２００にて画像表示ゲーム実行に必要なプログラム等の情報を格納し、ゲーム機２００に着脱自在に接続できるように構成されている。
【０００３】
プログラム源１００は、ＲＯＭ１０１を含み、必要に応じて、ＲＡＭ１０２、時計１０４、およびメモリバンク制御器１０５を含むカートリッジとして構成される。ＲＯＭ１０１は、ＲＯＭ、フラッシュメモリ、およびＥＥ−ＰＲＯＭに代表される不揮発性メモリで構成されて、ゲームプログラムを固定的に記憶する。
さらに、ＲＯＭ１０１は、ゲームキャラクタ等の映像を表現する画像のドットデータを記憶するとともに、必要に応じて他のゲーム機（図示せず）とのデータ交換のためのプログラムや、他の従来の画像表示ゲーム装置のプログラム源（図示せず）に記録されているプログラムとの互換性を確保するためのプログラムを記憶している。なお、今後、プログラム源１００をカートリッジと呼ぶ。図２３に、カートリッジ１００の外観を示す。
【０００４】
ＲＡＭ１０２は、ＲＡＭに代表される書き込み読み出し可能メモリで構成されて、ゲームの進行に関連する一時的なデータを記憶する領域を含む。
【０００５】
メモリバンク制御器１０５は、ＲＯＭ１０１のメモリ空間がゲーム機２００のＣＰＵが扱えるメモリ空間よりも大きい場合に、ＲＯＭ１０１のメモリ空間を複数のバンクに分割し、ＣＰＵから与えられたバンクデータに基づいてＲＯＭ１０１に上位アドレスとして与える。また、ＲＡＭ１０２に対しても同様にアクセスする。ＲＯＭ１０１、ＲＡＭ１０２、およびメモリバンク制御器１０５は、コネクタ１０３を経由してゲーム機２００に脱着自在に接続される。
【０００６】
ゲーム機２００は、主に操作キー部２０２、中央処理ユニット（ＣＰＵ）２０３、コネクタ２０４、ＲＡＭ２０５、表示制御器２０６、液晶表示器２０７、インターフェース２０８、およびコネクタ２０９より構成される。ＣＰＵ２０３には、ゲームの処理のためのデータを一時記憶するワーキングメモリであるＲＡＭ２０５および表示制御器２０６が接続される。表示制御器２０６には、液晶表示器（ＬＣＤ）２０７が接続される。さらに、ＣＰＵ２０３には、インターフェース２０８を介してコネクタ２０９が接続される。コネクタ２０９は、他のゲーム機２００の所有者（プレイヤ）との間でゲームデータを交換する時、ケーブルを介して他のゲーム機２００のコネクタ２０９と接続される。なお、ＣＰＵ２０３は、コネクタ２０４を経由して、カートリッジ１００に接続される。
【０００７】
図２２に、情報処理システムＣＧＢの外観構造を示す。情報処理システムＣＧＢは、ゲーム機２００の背面部に設けられたコネクタ２０４（図２１）に、メモリを格納したカートリッジ１００のコネクタ１０３（図２１）を嵌合するように接続させる。ゲーム機２００のハウジング２０１の表面（平面）の下方に操作キー部２０２が装着され、その上部に液晶表示器２０７が装着されている。そして、ハウジング２０１の内部には、図２１に示した回路部品を実装した回路基板が収納されている。
【０００８】
操作キー２０２は、カーソルの移動又はプレイヤの操作可能なキャラクタの移動方向の指示をする方向スイッチ２０２ａ、移動を含むキャラクタの動作を指示する動作スイッチ２０２ｂ、スタートスイッチ２０２ｃ、およびセレクトスイッチ２０２ｄを含む。
【０００９】
この情報処理システムＣＧＢにおいては、ＣＰＵ２０３は８ビットＣＰＵが用いられている。従って、ＲＯＭ１０１、ＲＡＭ１０２、メモリバンク制御器１０５、およびコネクタ１０３も８ビット仕様のデータ幅で構成されている。さらに、８ビット仕様における情報処理システムＣＧＢにおいては、ＲＯＭ１０１、およびＲＡＭ１０２の駆動電圧は５Ｖである。なお、データ幅とは、ＣＰＵ等の中央処理手段とメモリの間でやりとりされるデータ信号、アドレス信号および制御信号の全てを含む信号幅を意味する。
【００１０】
このように構成された情報処理システムＣＧＢにおいても、ＣＰＵ等に代表される構成要素の技術革新および、処理能力に対するユーザの要求の高まりに応じて、ＣＰＵの高性能化をはかる必要がある。しかしながら、技術革新の結果、現在のＣＰＵの処理ビットは情報処理システムＣＧＢにおけるものと違っている。例えば、ＣＰＵは３２ビット処理になっており、それに応じてメモリ系も３２ビット仕様のものを使う必要がある。このような状況から、コネクタ１０３および２０４も３２ビット仕様のものを採用するのが望ましい。また、ＣＰＵの高性能化は、処理ビット数の増加の他に、扱えるメモリ空間の増加（アドレス信号のビット数の増加）を図る場合がある。例えば、情報処理システムＣＧＢにおいてはＣＰＵ２０３のアドレス信号のビット数は１６ビットであるが、新しい情報処理システムのＣＰＵでは例えば２４ビットにする場合がある。このとき、メモリ系はこれに対応したものを使う必要がある。コネクタもこれに対応したものを採用するのが望ましい。
【００１１】
また、カートリッジを使用する情報処理システムにおいて、新しく発売する機種においては半導体技術の進歩により低消費電力化された集積回路（ＩＣ）を使用することが一般的であり、ＣＰＵ及びカートリッジに内蔵されるＲＯＭ、ＲＡＭ等の半導体メモリの駆動電圧が下位機種と上位機種とで異なる場合が生じ得る。例えば、情報処理システムＣＧＢにおけるメモリ系の駆動電圧は５Ｖであるのに対し、新しい情報処理システムでは、３．３Ｖに設定される。その場合、駆動電圧の低い機種用のカートリッジを駆動電圧の高い機種に装着して使用すると、当該カートリッジ内の半導体メモリに過大な電圧が印加されて半導体メモリの破壊を招く恐れもある。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の情報処理システムＣＧＢは長年に渡って多くのユーザを獲得すると共に、多種に渡るプログラムを格納したカートリッジ１００の蓄積がある。そのため、上述のように、新たに用いる高性能なＣＰＵに併せて、ＣＰＵ−メモリ間のバス転送モード、およびコネクタを例えば３２ビット仕様に統一し、かつ、メモリ系に供給する電圧を３．３Ｖに統一してしまうと、従来の情報処理システムＣＧＢ用に蓄積された多大なソフトウェア資源であるカートリッジ１００を新しい情報処理装置で活用することができない。
【００１３】
このような、カートリッジの互換性を確保する技術としては、特開平１１−３３３１４４号で開示された技術が知られている。この技術は、ＣＰＵの処理ビット数およびアドレス信号のビット数が同じであって、情報処理装置の表示画面が白黒用のものからカラー表示可能にした場合において、白黒表示用カートリッジをカラー表示情報処理装置にも使用可能にしたものである。この場合の情報処理装置にゲームカートリッジを接続するための接続端子数及びＣＰＵの処理ビット数およびアドレス信号のビット数が、下位機種と上位機種の間で共通することが前提となる。
【００１４】
一方、光学式記録媒体（ＣＤ−ＲＯＭ、ＤＶＤ）を用いたゲーム機において、媒体の種類がＣＤ−ＲＯＭとＤＶＤの異なるものでも互換性を確保した据置型ビデオゲーム機も知られている。
【００１５】
しかしながら、上記特開平１１−３３３１４４号で開示された技術は、ＣＰＵの処理ビット数および／またはアドレス信号のビット数が、下位機種と上位機種との間で異なる場合に使用できず、このような場合のゲームカートリッジの互換性を確保することができなかった。
【００１６】
一方、光学式記録媒体（ＣＤ−ＲＯＭ、ＤＶＤ）を用いたビデオゲーム機において互換性を確保したものは、媒体から読み出したプログラムデータをビデオゲーム機内の大容量ＲＡＭに一旦転送しかつ格納して使用するものであるので、カートリッジタイプのゲーム機には適用できなかった。
【００１７】
本発明の情報処理装置は、従来の情報処理システムＣＧＢとの間でプログラム（カートリッジ）の互換性を保つために、従来の情報処理システムＣＧＢ用の８ビットＣＰＵと新しい情報処理装置用の３２ビットＣＰＵとを備える。そして、情報処理システムＣＧＢ用のカートリッジが挿入されれば８ビットＣＰＵ系統で動作し、新しい情報処理装置専用のゲームカートリッジが挿入されれば３２ビットＣＰＵ系統で動作するように構成される。
【００１８】
さらに、本発明の情報処理装置は、情報処理システムＣＧＢ用のカートリッジと新しい情報処理装置専用のカートリッジを１つの（共通の）コネクタ（バス）に接続するように構成されている（情報処理システムＣＧＢに合わせた８ビット仕様のコネクタである）。共通のコネクタとすることによって、製造コストを抑えることができる、ユーザーの混乱を防止する、サイズを小さくすることができる等の利点があることは言うまでもない。
【００１９】
ここで、一つのコネクタにデータ信号のビット数が異なる複数種類のメモリが接続可能なようにしなければならない。具体的には、８ビット仕様コネクタを経由して、８ビットのデータ信号と３２ビットとのデータ信号を転送する必要がある。さらに、新しい情報処理装置のＣＰＵが、情報処理システムＣＧＢのＣＰＵに比べて、扱えるメモリ空間を大きくする場合には、アドレス信号のビット数が増加するので、転送すべきデータ幅がさらに増大する。このように、ＣＰＵと外部バスとそれぞれのデータ幅が異なる組み合わせに応じて、バス転送モードを適切に切り替える必要がある。また、新しい情報処理装置専用カートリッジにおいては、上述のデータ幅の相違に対応して、つまり、８ビット仕様コネクタを経由して３２ビットデータが転送できるバス転送モードに対応する機構を備える必要がある。
【００２０】
一般的に、バス制御には、アドレスバスとデータバスとに別れているセパレートバスと、共通のバスをアドレスとデータ（または上位アドレスと下位アドレス等）で時分割して使用するマルチプレックスバスがあり、これら２種類のバス仕様はプロセッサまたはメモリの仕様により選択される。
ここで、バスをセパレート方式にするかまたはマルチプレックス方式にするかを切替えることができる技術が、特開平５−２０４８２０号公報（以下、「従来技術１」とする）および特公平６−４２２６３号公報（以下、「従来技術２」とする）に開示されている。これらの従来技術によって、セパレート方式のメモリ（以下、「第１のメモリ」とする）およびマルチプレックス方式のメモリ（以下、「第２のメモリ」とする）の両方を、一つのプロセッサがアクセスすることが可能になる。
【００２１】
しかしながら、従来技術１および従来技術２の場合、第１のメモリに対して出力される（または、第１のメモリから入力される）データ信号のビット数と第２のメモリに対して出力される（または、第２のメモリから入力される）データ信号のビット数とは同じであるため、データ信号のビット数が異なる複数種類のメモリに適用できない。
【００２２】
また、従来技術１および従来技術２の場合、中央処理装置が第１および第２のメモリの何れをアクセスしようとしているかの判断は、アドレス空間に基づいて判断される。このため、中央処理装置に第１および第２のメモリが、同時にかつ固定的に接続される場合にしか適用できず、複数種類のメモリ（ゲームカートリッジ等）のいずれか一方を選択的、かつ交換可能にコネクタ接続されるような場合に適用できない。
【００２３】
また、格納しているメモリおよびプログラムが新しい情報処理装置専用か情報処理システムＣＧＢ用かを識別する機能を設けたカートリッジに格納されているメモリに関するものは、何ら提案されていない。さらには、ＣＰＵが複数の動作モードを備え、カートリッジに応じて動作モードを切り替える技術については何ら提案されていない。
【００２４】
そこで、本発明は、動作モードの異なる新旧のカートリッジ（プログラム源）を識別して、カートリッジに応じて、ＣＰＵの動作モードを切り替えるとともに、カートリッジへのアクセス方法を切り替えることによりことによって、新旧のカートリッジを実行可能な情報処理装置と、それに装着されるカートリッジに内蔵される記憶装置と、情報処理方法とを提供することを目的とする。
【００２５】
また、データ幅の比較的小さな仕様のコネクタを経由してデータ幅の比較的大きなデータを処理する情報処理装置と、そのデータ転送が可能なマルチプレックスバス転送モードに対応する機構を備えるカートリッジに内蔵される記憶装置と、情報処理方法とを提供することを目的とする。
【００２６】
さらに、カートリッジ（記憶装置）の駆動電圧が新旧のカートリッジで異なる場合には、カートリッジに供給する駆動電圧を切り替えることによって、新旧のカートリッジを実行可能な情報処理装置と、それに装着されるカートリッジに内蔵される記憶装置と、情報処理方法とを提供することを目的とする。
【００２７】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、本発明は、以下に述べるような特徴を有している。
第１の発明は、第１のデータ幅を有する外部バスを備え、当該外部バスを介して、当該第１のデータ幅を有する第１のメモリを収納した第１のカートリッジと、当該第１のデータ幅と異なる第２のデータ幅を有する第２のメモリを収納した第２のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置であって、
前記第２のカートリッジには、前記第１のカートリッジと区別するための標識手段が設けられ、
前記標識手段に基づいて、前記第１のカートリッジと前記第２のカートリッジを識別するカートリッジ識別手段と、
前記装着されたカートリッジ内に収納されたメモリにアクセスする中央処理手段と、
前記外部バスを通常のバス制御方法で制御して、前記中央処理手段を前記第１のメモリにアクセスさせるための第１のアクセス制御手段と、
前記第１のアクセス制御手段の制御方法とは異なる方法で前記外部バスを制御して、前記中央処理手段を前記第２のメモリにアクセスさせるための第２のアクセス制御手段と、
前記カートリッジ識別手段によって、装着されたカートリッジが前記第１のカートリッジであると識別されるときに前記第１のアクセス制御手段を選択し、前記第２のカートリッジであると識別されるときに前記第２のアクセス制御手段を選択する選択手段とを備える。
【００２８】
なお、第１の発明において、第１のアクセス制御手段の機能と第２のアクセス制御手段の機能の両方を備えた１つのアクセス制御手段を備えて、選択手段がこれら２つの機能を切り替えるように構成してもよい。
【００２９】
第１の発明によれば、カートリッジに収容されたメモリのデータ幅をカートリッジに基づいて識別することによって、情報処理装置は適正なバス転送モードでメモリにアクセスできる。
【００３０】
第２の発明は、第１の発明に従属する発明であって、
前記第２のデータ幅は、前記第１のデータ幅より大きなものであり、
前記第２のアクセス制御手段は、前記中央処理手段と前記第２のメモリとの間のアドレスおよびデータの交換を、前記外部バスを時分割的に使用することによって行うことを特徴とする。
【００３１】
第３の発明は、第２の発明に従属する発明であって、
前記第２のアクセス制御手段は、第１のタイミングで前記外部バスをアドレス信号のために使用し、第２のタイミングでデータ信号のために使用するように時分割制御することを特徴とする。
【００３２】
第２および第３の発明によれば、データ幅が比較的小さな外部バスを介して、データ幅が比較的大きなメモリのデータをアクセスすることが可能な情報処理装置を実現できる。
【００３３】
第４の発明は、第１の発明に従属する発明であって、
前記標識手段は、前記第１のカートリッジと前記第２のカートリッジとの異なった形状であり、
前記カートリッジ識別手段は、前記装着されたカートリッジに接触して、前記形状に基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００３４】
第４の発明によれば、カートリッジの形状の相違によって容易に情報処理装置に装着されたカートリッジを識別することができる。
【００３５】
第５の発明は、第２の発明に従属する発明であって、
前記第２のカートリッジは、前記第１のデータ幅を有する第３のメモリをさらに収納し、
前記カートリッジ識別手段によって、装着されたカートリッジが前記第２のカートリッジであると識別されるときに、前記中央処理手段が前記第２のメモリおよび第３のメモリの何れをアクセスしようとしているかを判断する判断手段をさらに備え、
前記第２のアクセス制御手段は、前記判断手段が前記第２のメモリへのアクセスであると判断したときに前記外部バスを時分割制御し、前記第３のメモリへのアクセスであると判断したときに前記外部バスを通常のバス制御方法で制御することを特徴とする。
【００３６】
第６の発明は、第５の発明に従属する発明であって、
前記中央処理手段が前記第２のメモリにアクセスするためのアドレス空間を第１のアドレス空間に割当て、前記中央処理手段が前記第３のメモリにアクセスするためのアドレス空間を第２のアドレス空間に割当てて、
前記判断手段は、前記第１のアドレス空間を指定するものであるときは前記第２のメモリへのアクセスであると判断し、前記第２のアドレス空間を指定するものであるときは前記第３のメモリへのアクセスであると判断することを特徴とする。
【００３７】
第５および第６の発明によれば、情報処理装置は第２のカートリッジにアクセスする場合、外部バスに対して時分割制御する方法と通常のバス制御方法とを選択的に制御してアクセスすることができる。
【００３８】
第７の発明は、第１の発明に従属する発明であって、
前記中央処理手段は、
前記第１のデータ幅で動作する第１の演算機能と、
前記第２のデータ幅で動作する第２の演算機能とを含み、
前記選択手段は、前記カートリッジ識別手段によって、装着されたカートリッジが前記第１のカートリッジであると識別されるときに前記第１の演算機能を選択し、前記第２のカートリッジであると識別されるときに前記第２の演算機能を選択することを特徴とする。
【００３９】
第７の発明によれば、情報処理装置に２種類の演算機能を備えることにより、それぞれの演算機能に対応したメモリを共通のバスに接続してアクセスすることができる。
【００４０】
第８の発明は、第１の発明に従属する発明であって、
前記第２のカートリッジは、
前記中央処理手段から出力されるアドレス値を保持するアドレス保持手段、および
前記中央処理手段から出力される制御信号に応じて前記アドレス保持手段の保持値をインクリメントするインクリメント手段を備え、
前記アドレス保持手段の保持値をアドレス値として指定することによって、シーケンシャルアクセスを行うことを特徴とする。
【００４１】
第８の発明によれば、シーケンシャルアクセスを行うことにより、情報処理装置はメモリへのアクセススピードを早くすることができる。
【００４２】
第９の発明は、第１の発明に従属する発明であって、
前記標識手段は、カートリッジの種類を示す識別コードを記憶し、かつ、前記第２のカートリッジ内に収納されたメモリであり、
前記カートリッジ識別手段は、前記識別コードを読み出して、前記識別コードに基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００４３】
第９の発明によれば、カートリッジの識別コードを読み出すことによって容易に情報処理装置に装着されたカートリッジを識別することができる。
【００４４】
第１０の発明は、第１の発明に従属する発明であって、
前記標識手段は、短絡状態と非短絡状態の何れか一方の状態をとる２本の信号線であり、
前記カートリッジ識別手段は、前記２本の信号線の短絡状態を検出して、前記短絡状態に基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００４５】
第１０の発明によれば、２本の信号線の短絡状態を検出することによって容易に情報処理装置に装着されたカートリッジを識別することができる。
【００４６】
第１１の発明は、情報処理装置に対して着脱自在に装着される第１および第２のカートリッジの内、第２のカートリッジに内蔵されており、当該情報処理装置によって実行または利用されるデータを記憶した記憶装置であって、
前記情報処理装置は、
内部バスが第１のデータ幅を有する前記第１のカートリッジと、内部バスが当該第１のデータ幅より大きな第２のデータ幅を有する第２のカートリッジのいずれか一方を着脱自在に装着可能であり、前記第２のデータ幅と同一のデータ幅を有するコネクタと、
当該コネクタを介して前記第１または第２のカートリッジと接続されたときに当該第１のカートリッジに対しては通常のバス転送モードでアクセスし、当該第２のカートリッジに対してはマルチプレックスバス転送モードでアクセスする中央処理手段とを備えており、
前記中央処理手段に処理を行わせるデータを記憶する前記第２のデータ幅を有する汎用メモリと、
前記中央処理手段と前記汎用メモリとの間のアドレスおよびデータの交換を時分割制御するマルチプレックスバス変換手段とを備える。
【００４７】
第１１の発明によれば、記憶装置は情報処理装置のマルチプレックスバス転送モードに対応してデータ交換できる。これにより、情報処理装置にデータ処理ビット数が比較的大きな（さらには、アドレス信号のビット数が比較的大きな）中央処理手段を設けたときに、コネクタのデータ幅が十分でない場合でも、中央処理手段のデータ処理ビット数に対応したデータビット数のメモリを共通のバスに接続することができる。
【００４８】
第１２の発明は、第１１の発明に従属する発明であって、
前記マルチプレックスバス変換手段は、
前記中央処理手段から出力されるアドレス値を保持するアドレス保持手段、および
前記中央処理手段から出力される制御信号に応じて、前記アドレス保持手段の保持値をインクリメントするインクリメント手段を備え、
前記アドレス保持手段の保持値を前記汎用メモリに出力して、前記中央処理手段に当該汎用メモリに対してシーケンシャルアクセスを行わせることを特徴とする。
【００４９】
第１３の発明は、第１１または第１２の発明に従属する発明であって、
前記汎用メモリと前記マルチプレックスバス変換手段とは１チップに構成されていることを特徴とする。
【００５０】
第１４の発明は、第１１の発明に従属する発明であって、
前記汎用メモリのデータ幅は、前記第１のカートリッジに収納されるメモリのデータ幅より大きいことを特徴とする。
【００５８】
【発明の実施の形態】
図１〜図３を参照して、本発明の一実施形態に係る情報処理装置をゲーム機（または、このゲーム機によって構成されるゲームシステム）に適用した場合について説明する。なお、図１および図２は、本発明のゲームシステムの一実施形態の原理を説明するための外観図である。また、図３は、本発明のゲームシステムの特徴となる第２のゲーム機に対して第２のカートリッジおよび第１のカートリッジを使用する態様を示す斜視図である。
【００５９】
図１および図３（ａ）において、当該ゲームシステムは、ゲームプログラム等の情報記憶媒体としてカートリッジ２０および／または４０を使用する２種類の携帯ゲーム機等の第１のゲーム機１０および第２のゲーム機３０を含む。なお、第１のゲーム機１０は、前述の図２１におけるゲーム機２００に相当し、第１のカートリッジ２０は、図２１におけるプログラム源１００に相当する。さらに、第１のゲーム機１０に着脱自在に使用される第１のゲーム機用カートリッジ（以下、単に「カートリッジ」又は「ゲームカートリッジ」という）２０と、第２のゲーム機３０に着脱自在に使用される第２のゲームカートリッジ４０とを含んで構成される。なお、第１のゲーム機１０は、性能的に低いＣＰＵ（例えば、後述する、図５の８ビット回路部３６１と同等のＣＰＵ）を使用しており、処理能力が低い下位機種（旧タイプ）である。一方、第２のゲーム機３０は、性能的に高いＣＰＵ（例えば、第１のゲーム機１０のＣＰＵよりも処理能力の高い１６ビットまたは３２ビット等の１６ビット以上のＣＰＵ；後述する、図５の３２ビット回路部３６２）を使用しており、上位機種である。さらに、第２のゲーム機３０は、互換性のために第１のゲーム機１０のＣＰＵと同等のＣＰＵ（後述する、図５の８ビット回路部３６１）を備える。
【００６０】
第１のカートリッジ２０のハウジング２１の形状は、縦長さがａ１であり、横長さがｂ１の矩形形状（または、略正方形）であり、その厚みがｃ１に選ばれる。この第１のカートリッジ２０の一方主面の左右側面には、表裏の逆差しを防止するための傾斜面２１１が形成される。また、第１のカートリッジ２０は、ハウジング２１の中に、第１のゲーム機１０のＣＰＵまたは第２のゲーム機３０が備える第１のゲーム機１０のＣＰＵと同等のＣＰＵ（後述する８ビット回路部３６１）によって実行されるためのゲームプログラムを記憶したＲＯＭ２２等の半導体メモリを実装した回路基板（図示せず、詳細は後述する）を内蔵して構成される。なお、ＲＯＭ２２のデータ信号のビット数は８ビットであり、アドレス信号のビット数は１６であり、駆動電圧は５Ｖである。第１のカートリッジ２０の一方の側面には、開口部２１２が形成され、その開口部２１２から上記回路基板の一辺に形成されている複数の接続端子（図示せず、詳細は後述する）が露出される。また、上記回路基板に形成された複数の接続端子によって、エッジコネクタ（図示せず）が構成される。
【００６１】
第１のゲーム機１０は、ハウジング１１を含み、その一方主面（図１（ａ）に図示した表面）の上部領域付近に液晶表示器１２が形成されるとともに、下部領域付近に移動方向指示スイッチ１３ａおよび動作指示スイッチ１３ｂを備えている。また、第１のゲーム機１０の他方主面（図１（ａ）に図示した裏面）の上部領域付近には、第１のカートリッジ２０を装着するためのカートリッジ挿入凹部（以下、「挿入凹部」と略称する）１４が形成される。この挿入凹部１４は、第１のカートリッジ２０を収納または装着できるように、第１のカートリッジ２０の外形寸法（縦×横×厚さ＝ａ１×ｂ１×ｃ１）に略等しい凹部または空間を有する（なお、縦方向の長さはａ１より短くてもかまわない）。また、挿入凹部１４の内部には、第１のカートリッジ２０を第１のゲーム機１０内のＣＰＵ等の各種電子部品（詳細は後述する）と電気的に接続するためのコネクタ（図示せず）が実装される。したがって、挿入凹部１４に第１のカートリッジ２０を装着した場合、第１のカートリッジ２０が挿入凹部１４にすっぽりと嵌まり込んだ状態で、第１のゲーム機１０のコネクタと第１のカートリッジ２０の回路基板の複数の接続端子とが電気的に接続されて、使用されることになる。このとき、第１のゲーム機１０は、第１の駆動電圧（例えば、５Ｖ）を第１のカートリッジ２０に供給する。
【００６２】
一方、第２のカートリッジ４０のハウジング４１は、縦長さが第１のカートリッジ２０よりも短いａ２（ａ２＜ａ１）であり、横長さが第１のカートリッジ２０と同じｂ１の横長の平面形状であり、その厚みが第１のカートリッジ２０と同じｃ１に選ばれる。このように、第２のカートリッジ４０の横長さおよび厚みを第１のカートリッジ２０と同じにすることによって、両方のカートリッジを第２のゲーム機３０のカートリッジ挿入凹部３４へ挿入可能にすることができる。なお、カートリッジ２０および４０の横長さ方向および厚み方向は、本発明の趣旨に従って方向が決められることは言うまでもない。さらに、ハウジング４１の一方主面の左右側面部分には、第１のカートリッジ２０と同様に、傾斜面４１１が形成される。また、第２のカートリッジ４０は、第１のカートリッジ２０が装着された場合と形状的に区別するために、被検出部の一例の切欠部４１２が少なくとも左右の一方側面の挿入方向先端部分に形成される（なお、デザイン上の理由等により、切欠部４１２は左右の両方の側面部分に設けてもよい）。さらに、第２のカートリッジ４０は、その縦方向上部の辺（上部辺）の左右の少なくとも一方（必要に応じて両側）に、挿入時のストッパーとなるための突出部４１３が形成される。したがって、第２のカートリッジ４０の上辺の幅ｂ２は、その下方の幅ｂ１（＝第１のカートリッジ２０の幅）よりも若干大きく選ばれる。この第２のカートリッジ４０は、第２のゲーム機３０の３２ビットＣＰＵ（後述する３２ビット回路部３６２）によって実行されるためのゲームプログラムを記憶したＲＯＭ（後述する図６の４２；以下、他の図面に示す部材の場合は、参照符号を括弧書で表示する）やバックアップデータを記憶するＲＡＭ（４３）等の半導体メモリおよびマルチアクセス制御部（４４）等の各種集積回路（ＩＣ）を実装した回路基板（４５）を内蔵して構成される。なお、ＲＯＭ４２のデータ信号のビット数は１６ビットであり、アドレス信号のビット数は２４ビットであり、駆動電圧は３．３Ｖである。また、ＲＡＭ４３のデータ信号のビット数は８ビットであり、アドレス信号のビット数は１６ビットであり、駆動電圧は３．３Ｖである。また、第２のカートリッジ４０の下方の側面部分には、開口部４１４が形成され、その開口部４１４から回路基板（４５）の一辺に形成されている複数の接続端子（または接点；図９の４６）が露出される。回路基板（４５）に形成された複数の接続端子（４６）によって、エッジコネクタ（４７）が構成される。
【００６３】
第２のゲーム機３０は、ハウジング３１を含み、その一方主面（図１（ｂ）に図示した表面）の中央領域付近に液晶表示器３２が形成されるとともに、液晶表示器３２を挟んだ外側の空き領域に移動方向指示スイッチ３３ａおよび動作指示スイッチ３３ｂをそれぞれ備える。また、第２のゲーム機３０の他方主面（図１（ｂ）に図示した裏面）の上部領域付近には、第２のカートリッジ４０を装着するための挿入凹部３４が形成される。この挿入凹部３４は、第２のカートリッジ３０を収納または装着できるように、第２のカートリッジ３０の外形寸法（縦×横×厚さ＝ａ２×ｂ１×ｃ１）に略等しい凹部または空間を有する（縦方向の長さはａ２より短くてもかまわない）。また、挿入凹部３４の内部には、第２のカートリッジ４０を第２のゲーム機３０内のＣＰＵ等の各種電子部品と電気的に接続するためのコネクタ（３７）が実装される。従って、挿入凹部３４に第２のカートリッジ４０を装着した場合、第２のカートリッジ４０が挿入凹部３４にすっぽりと嵌まり込んだ状態で使用されることになる。このとき、第２のゲーム機３０は、第２の駆動電圧（例えば、３．３Ｖ）を第２のカートリッジ４０に供給する。
【００６４】
次に、図２および図３（ｂ）を参照して、第１のゲーム機１０と第２のゲーム機３０のそれぞれに別の第２のカートリッジ４０、第１のカートリッジ２０を装着した場合について説明する。
【００６５】
図２（ａ）に示すように、第１のゲーム機１０に第２のカートリッジ４０が装着された場合、第２のカートリッジ４０の縦長さａ２が第１のゲーム機１０内のコネクタに接続するのに必要な縦長さａ１よりも短く、また、突出部４１３が挿入凹部１４の横のハウジング１１の上辺に引っかかるため、第２のカートリッジ４０の接続端子（４６）は、第１のゲーム機１０のコネクタに届かず正常に接続されない。すなわち、第２のカートリッジ４０の接続端子（４６）部分が第１のゲーム機１０内のコネクタから離れた状態で装着される。そのため、第１のゲーム機１０の電源電圧は、第２のカートリッジ４０の接続端子（４６）、すなわち、第２のカートリッジ４０に内蔵される半導体メモリを含む各種ＩＣ部品に供給されず、半導体メモリ等の各種ＩＣ部品が過電圧によって破壊されるのを有効に防止できる。
【００６６】
逆に、図２（ｂ）およびに図３（ｂ）示すように、第２のゲーム機３０に第１のカートリッジ４０が装着された場合、第１のカートリッジ２０の縦長さａ１が第２のゲーム機３０の挿入凹部３４の縦長さａ２よりも長い（ａ２＜ａ１）ため、第１のカートリッジ２０の接続端子は、第２のゲーム機３０内のコネクタ（３７）まで達して電気的に接続される。このとき、縦長さａ２＜ａ１のため、第１のカートリッジ２０の縦長さ方向のａ１−ａ２（差）の部分が挿入凹部３４から露出した状態で、第１のカートリッジ２０は、第２のゲーム機３０に装着されて使用されることになる。このとき、第２のゲーム機３０は、第２の駆動電圧（例えば、３．３Ｖ）に代えて第１の駆動電圧（５Ｖ）を第１のカートリッジ２０に供給する（詳細は、後述する）。
【００６７】
したがって、第１のカートリッジ２０は、第１のゲーム機１０だけでなく、第２のゲーム機３０にも使用可能であり、上位機種への互換性が確保される。一方、第２のカートリッジ４０は、第２のゲーム機３０で使用可能であるが第１のゲーム機１０では使用不可能であり、誤って第１のゲーム機１０に装着されても第１のゲーム機１０と電気的に接続されないため、過電圧による半導体メモリ等の破壊を有効に防止できることになる。
【００６８】
なお、第１のカートリッジ２０と第２のカートリッジ４０との駆動電圧が異なるのは、上位機種用のカートリッジである第２のカートリッジ４０が、省電力化の目的で、低電圧で駆動される半導体等の電子部品を使用しているためである。しかし、そのような効果を期待せず消費電力の低減を必要としない場合、両ゲーム機において同一の電源電圧を使用してもかまわない。その場合、第２のゲーム機３０は、第１のカートリッジ２０と第２のカートリッジ４０との何れが装着されているかによって、カートリッジへの供給電圧の切換が不要となる。
【００６９】
次に、図４を参照して、上述の第１および第２のカートリッジ２０および４０の識別方法について詳述する。なお、図４は、第１および第２のカートリッジ２０および４０を形状的に識別することによって、それぞれをカートリッジ形状検出スイッチ（以下、「検出スイッチ」という）３５によって検出する方法を示した説明図である。以下、検出スイッチ３５によって第１のカートリッジ２０と第２のカートリッジ４０とを区別して検出する方法について、説明する。
【００７０】
検出スイッチ３５は、例えば、２者択一のセレクタスイッチが用いられ、コネクタ３７の近傍に設けられる。検出スイッチ３５は、ＤＣ−ＤＣコンバータ（３８３）の３．３Ｖ出力端子と５Ｖ出力端子との何れか一方を選択的に接続して、コネクタ３７に接続されているカートリッジの電源端子に選択した電源を供給すように回路接続される。なお、初期状態では検出スイッチ３５は３．３Ｖを選択するように構成されている。
【００７１】
図４（ａ）に、第２のカートリッジ４０を第２のゲーム機３０の挿入凹部３４に挿入前後の様子を横から見た状態を示す。本例においては、挿入凹部３４の側端部付近に検出スイッチ３５が設けられており、第２のカートリッジ４０が挿入凹部３４に装着された場合、検出スイッチ３５は、切欠部４１２によって第２のカートリッジ４０とは接触しない。したがって、検出スイッチ３５が上記初期状態を保つため、第２のゲーム機３０は、第２のカートリッジ４０であることを検出して、第２のカートリッジ４０用の電源（３．３Ｖ）を供給する。
【００７２】
一方、図４（ｂ）に、第１のカートリッジ２０を第２のゲーム機３０の挿入凹部３４に挿入前後の様子を横から見た状態を示す。第１のカートリッジ２０が挿入凹部３４に装着された場合、ハウジング２１には切欠部４１２が形成されておらず、検出スイッチ３５がハウジング２１の先端部分によって押し倒されてるため、第２のゲーム機３０は、第１のカートリッジ２０であることを検出して、第１のカートリッジ２０用の電源（５Ｖ）を供給する。
【００７３】
なお、図４に示した例では、第２のカートリッジ４０に切欠部４１２を設けた例について説明したが、第２のカートリッジ４０ではなく第１のカートリッジ２０に切欠部を設けるようにしても良い。また、切欠部ではなく、第２のゲーム機３０の検出スイッチ３５に当接する位置に突起を設けるようにしても良い。ただしこれらの場合、検出スイッチ３５の初期状態は、５Ｖ出力端子に接続する位置で無ければならないのと共に、以降の処理の内容が図４に示した構成の場合の方法と異なる。
【００７４】
また、本例においては、第１および第２のカートリッジ２０および４０の識別は、検出スイッチ３５を第１および第２のカートリッジ２０および４０に機械的接触させて、第１および第２のカートリッジ２０および４０の形状の違いに基づいて行う例について詳しく説明した。しかしながら、カートリッジ形状検出スイッチ３５を第１および第２のカートリッジ２０および４０に接触させることなく、非接触による第１および第２のカートリッジ２０および４０の識別も可能である。このような非接触型カートリッジ識別の例として、光電センサ式とリードスイッチ式がある。
【００７５】
図５（ａ）および図５（ｂ）に光電センサ式の例を示す。図５（ａ）および図５（ｂ）は、光Ｌを透過させるか否かに基づいて第１および第２のカートリッジ２０および４０を識別する透過型の例を示す。図５（ａ）および図５（ｂ）の両方の場合において、カートリッジ形状検出スイッチ３５−１および３５−２は発光ユニット３５ａおよび光センサ３５ｂを含む。図５（ａ）に示す場合においては、開口部４１８’が設けられたリブ３５ｓ’がさらに含まれる。一方、図５（ｂ）に示す場合には、リブ３５ｓ’の代わりに開口部を有さないリブ３５ｓ”が設けられる。このように構成されたリブ３５ｓ’あるいはリブ３５ｓ”を第１および第２のカートリッジ２０および４０に設け、発光ユニット３５ａおよび光センサ３５ｂを挿入凹部３４内に設けることにより、光Ｌが透過するか否かによってカートリッジを識別できる。
【００７６】
図５（ｃ）および図５（ｄ）に、光Ｌを反射させるか否かに基づいて、第１および第２のカートリッジ２０および４０を識別する反射型の例を示す。本例においては、カートリッジ形状検出スイッチ３５−３および３５−４は、図５（ｃ）および図５（ｄ）の両方の場合において、発光／受光ユニット３５ａｂを含む。図５（ｃ）に示す例においては上述のリブ３５ｓ’をさらに含み、図５（ｄ）に示す例においては上述のリブ３５ｓ”に似ているが光Ｌを反射する反射面４１９を有するリブ３５ｒをさらに含む。このように構成されたリブ３５ｓ’あるいはリブ３５ｒを第１および第２のカートリッジ２０および４０に設け、発光／受光ユニット３５ａｂを挿入凹部３４内に設けることにより、光Ｌが反射されるか否かによってカートリッジを識別できる。
【００７７】
上述の方法以外にも、第１および第２のカートリッジ２０および４０に磁性体を付加し、その磁性体によって、挿入凹部３４内に設けられたカートリッジ形状検出スイッチ３５のセレクタ（３５ｓ）を駆動させるリードスイッチ方式を用いて、第１および第２のカートリッジ２０および４０を識別できる。
【００７８】
次に、図６を参照して、当該ゲームシステムおよびゲーム機用カートリッジのシステムブロックの概略を説明する。なお、図６は、当該ゲーム機およびゲーム機用カートリッジのブロック図である。なお、第１および第２のカートリッジ２０および４０の詳細は、後述する。
【００７９】
図６において、当該情報処理システムは、大別して第１および第２のカートリッジ２０および４０と第２のゲーム機３０とを含んでいる。第１および第２のカートリッジ２０および４０は、第２のゲーム機３０にて画像表示ゲーム実行に必要なプログラム等の情報を格納し、上述したように第２のゲーム機３０に着脱自在に接続できるように構成されている。
【００８０】
第２のゲーム機３０は、液晶表示器（ＬＣＤともいう）３２、カートリッジ用コネクタ３７、中央処理ユニット（ＣＰＵ）３６０、および電源ユニット３８０を含む。ＣＰＵ３６０は、既に発売されかつ性能の低い機種（下位機種）の第１のゲーム機１０に内蔵されているＣＰＵ（図示せず）と同じ性能を有する８ビット演算処理を行う８ビット回路部３６１と、第２のゲーム機３０に固有の性能の高い演算処理（例えば、３２ビット演算処理）を行う３２ビット回路部３６２との両方を含む、いわばデュアルプロセッサータイプのユニットである。また、８ビット回路部３６１および３２ビット回路部３６２には、バスを介してＩ／Ｏバッファコントローラ３６３が接続されるとともに、ビデオＲＡＭ（Ｖ−ＲＡＭ）３６４、ワーキングＲＡＭ（Ｗ−ＲＡＭ）３６５、ＬＣＤコントローラ３６７および周辺回路３６８が接続される。周辺回路３６８は、音声処理、ＤＭＡ（ダイレクト・メモリ・アクセス）、タイマまたは入出力制御等の処理を行う。
【００８１】
ＣＰＵ３６０には、液晶表示器３２および電源ユニット３８０が接続されるとともに、操作キー３３、サウンドアンプ３９１およびスピーカ３９２が接続される。電源ユニット３８０は、電源３８１、電源スイッチ３８２、ＤＣ−ＤＣコンバータ３８３および電圧検出ＩＣ３８４を含む。この電源３８１は、好ましくは電池で構成され、電源スイッチ３８２を介してＤＣ−ＤＣコンバータ３８３に電力を供給する。ＤＣ−ＤＣコンバータ３８３は、電源３８１から供給された直流電力を変換して複数の異なる直流電圧（例えば、−１５Ｖ、２．５Ｖ、３．３Ｖ、５Ｖおよび１３．６Ｖ）を生成する。そして、ＣＰＵ３６０は、使用者（またはプレイヤ）による操作キー３３の操作に応じて第１のカートリッジ２０または第２のカートリッジ４０に内蔵されているＲＯＭ２２または４２に記憶されたプログラムを実行し、プログラムの処理結果に基づくゲーム画像をＬＣＤ３２に表示させるとともに、スピーカ３９２から音声（または効果音）を出力させる。
【００８２】
さらに、ＣＰＵ３６０には、挿入凹部３４に設けられたコネクタ３７が接続される。コネクタ３７に関連して、セレクタタイプのマイクロスイッチ等の検出スイッチ３５が設けられる。検出スイッチ３５は、上述したように、第１のカートリッジ２０と第２のカートリッジ４０との何れが挿入凹部３４に挿入されたか（すなわち、第２のゲーム機３０に装着されたか）を検出するものである。例えば、検出スイッチ３５は、第２のカートリッジ４０が挿入されたとき切欠部４１２のあることを検出して、第２のカートリッジ４０が装着されたことを検出し、第１のカートリッジ２０が挿入されたとき切欠部４１２のないことに応じて、第１のカートリッジ２０が装着されたことを検出する。そして、検出スイッチ３５は、第２のカートリッジ４０を検出した場合、３．３Ｖの電源電圧を選択して第２のカートリッジ４０に供給する。一方、検出スイッチ３５は、第１のカートリッジ２０を検出した場合、５Ｖの電源電圧を選択して第１のカートリッジ２０に供給する。また、ＣＰＵ３６０は、切換回路３６９を含む。この切換回路３６９は、検出スイッチ３５の出力に応答して８ビット回路部３６１と３２ビット回路部３６２との何れか一方を能動化する。
【００８３】
次に、図７に、図６に示した第２のゲーム機３０において、第１および第２のカートリッジ２０および４０を識別する要部ブロック図を示す。つまり、第２のカートリッジ４０において、ＲＯＭ４２およびＲＡＭ４３は、３．３Ｖインターフェースメモリを構成する。３．３Ｖインターフェースメモリは、マルチプレックスモードでデータ転送を行うことができる（詳細は、後述する）。そして、第１のカートリッジ２０において、ＲＯＭ２２は、５Ｖインターフェースメモリである。
【００８４】
ＣＰＵ３６０は、電圧検出ＩＣ３８４から供給されるレジスタ３６２ｆの値に基づいて、３２ビット回路部３６２と８ビット回路部３６１との何れか一方を選択的に駆動させる切替回路３６９を含んでいる。詳しくは、３２ビット回路部３６２は、第２ブートＲＯＭ３６２ｅ、第２ＣＰＵコア３６２ａ、レジスタ３６２ｆ、およびマルチプレックス／８ビットバスコントローラ３６２ｂを含む。なお、ここで言う「第２」とは第２のゲーム機３０に固有の３２ビット演算を意味している。
【００８５】
そして、８ビット回路部３６１は、第１ブートＲＯＭ３６１ｃ、第１ＣＰＵコア３６１ａ、および８ビットバスコントローラ３６１ｂを含む。なお、ここで言う「第１」とは第１のゲーム機１０に固有の８ビット演算を意味している。
【００８６】
リセット回路３８５は、ＣＰＵ３６０をリセットする。
【００８７】
検出スイッチ３５は、２者択一のセレクタ３５ｓを有している。セレクタ３５ｓは、ＤＣ−ＤＣコンバータ３８３の３．３Ｖ出力端子と５Ｖ出力端子との何れか一方を選択的に接続して、挿入凹部３４に挿入されている第１あるいは第２のカートリッジ２０あるいは４０に、選択された出力端子からの出力を供給するように構成されている。なお、本例においては、セレクタ３５ｓは、通常、つまりカートリッジが挿入凹部３４内に挿入されていない場合、３．３Ｖ出力端子に接続するように付勢されている。すなわち、第２のゲーム機３０においては、メモリ系の駆動電圧は、３．３Ｖが基準となる。
【００８８】
本例において、カートリッジの種類（第１あるいは第２のカートリッジ２０あるいは４０の別）によって、出力電圧を一義的に選択する方法について説明する。上述したように、第１のカートリッジ２０を挿入凹部３４に挿入した場合、その一部分がセレクタ３５ｓに当接するような位置に検出スイッチ３５を設ける。
【００８９】
このように構成すれば、挿入凹部３４内に第１のカートリッジ２０を挿入するにつれて、セレクタ３５ｓは、第１のカートリッジ２０の当接部によって５Ｖ出力端子側に押される。そして、セレクタ３５ｓは、標準位置である３．３Ｖ出力端子から離れて、もう一方の取り得る位置で、５Ｖ出力端子に確実に接続した状態で保持される。セレクタ３５ｓが５Ｖ出力端子に接続された後に、第１のカートリッジ２０は、コネクタ３７と電気的に接続され、ＤＣ−ＤＣコンバータ３８３から５ＶのＤＣ出力が第１のカートリッジ２０に供給される。
【００９０】
一方、上述したように第２のカートリッジ４０は、挿入凹部３４内に挿入する過程でセレクタ３５ｓに当接しないような形状である。したがって、第２のカートリッジ４０を挿入凹部３４に装着し終えた時点においても、セレクタ３５ｓは、３．３Ｖ出力端子に付勢的に接続されたままである。結果、第２のカートリッジ４０に、ＤＣ−ＤＣコンバータ３８３から３．３ＶのＤＣ出力が供給される。
【００９１】
図８は、図７に示した８ビット回路部３６１および３２ビット回路部３６２の詳細を示すブロック図である。図８において、８ビット回路３６１は、第１ＣＰＵコア３６１ａ、第１アクセス制御部（８ビットバスコントローラ）３６１ｂおよび第１ブートＲＯＭ３６１ｃを含む。第１ＣＰＵコア３６１ａは、第１ブートＲＯＭ３６１ｃに記憶されている立ち上げプログラムを処理するとともに、第１のカートリッジ２０に内蔵されるＲＯＭ２２に記憶されている第１のゲーム機用プログラムに基づいてゲーム処理するものであって、アクセス制御部３６１ｂを介して第１のカートリッジ２０に内蔵されるＲＯＭ２２をアクセスする。
【００９２】
３２ビット回路３６２は、第２ＣＰＵコア３６２ａ、第２アクセス制御部（またはマルチプレックス／８ビットバスコントローラ）３６２ｂおよび第２ブートＲＯＭ３６２ｅを含む。また、アクセス制御部３６２ｂは、具体的にはマルチプレックス・バスコントローラ３６２ｃと８ビットバスコントローラ３６２ｄとを含む。第２ＣＰＵコア３６２ａは、ブートＲＯＭ３６２ｅに記憶されている立ち上げプログラムを処理するとともに、第２のカートリッジ４０に内蔵されるＲＯＭ４２に記憶されている第２のゲーム機用のプログラムに基づいて処理するものであって、アクセス制御部３６２ｂを介して第２のカートリッジ４０に内蔵されるＲＯＭ４２およびＲＡＭ４３をアクセスする。具体的には、マルチプレックス・バスコントローラ３６２ｃは、第２のカートリッジ４０のＲＯＭ４２を読出制御するとき、ＲＯＭ４２をアクセスするためのアドレスデータＡ０〜Ａ２３を第１タイミングでＲＯＭ４２に供給し、第２のタイミングでデータＤ０〜Ｄ１５を受けることにより、一部のバスラインを共用する。また、８ビットバスコントローラ３６２ｄは、第２のカートリッジ４０に含まれるＲＡＭ４３にデータを書込み／または読出し制御するときに、８ビットＣＰＵと同様のアクセス制御を行う。ＣＰＵがＲＯＭ４２をアクセスするか、ＲＡＭ４３をアクセスするかに応じて、マルチプレクスバスコントローラ３６２ｃと８ビットバスコントローラ３６２ｄのいずれか一方が選択される（具体的には後述のとおり、ＣＰＵがアクセスするメモリ空間に応じて選択される）。
【００９３】
次に、第２のカートリッジ４０の内部構造について説明する。なお、図９は、第２のカートリッジ４０の詳細構造を示す斜視図である。図９において、第２のカートリッジ４０のハウジング４１は、上ハウジング４１ａと下ハウジング４１ｂとに分割される。下ハウジング４１ｂは、側面と上辺に側壁が形成され、左右の側壁の内側部分に嵌合凹部４１５が形成される。嵌合凹部４１５近傍の下ハウジング４１ｂの内側平面には、回路基板４５の位置決めのための突起４１６が形成されるとともに、突起部４１７が形成される。上ハウジング４１ａには、突起部４１７に対向する位置に突起部（図示せず）が設けられ、この上ハウジング４１ａの突起部が、突起部４１７と側面側壁との間にはまり込むことによって、上ハウジング４１ａと下ハウジング４１ｂとのスライドが制限されて横方向への曲がりが防止される。上ハウジング４１ａは、下ハウジング４１ｂの側壁と対向する部分に、側壁に係合するリブが形成されるとともに、嵌合凹部４１５に対向する位置に係合凸部４１８が形成される。
【００９４】
回路基板４５には、ＲＯＭ４２とマルチプレックスバス変換手段の一例であるマルチアクセス制御部４４とを内蔵した１チップＩＣ４８が実装されるとともに、必要に応じてＲＡＭ４３およびバックアップ電池４９が実装される。また、回路基板４５は、ＲＯＭ４２、ＲＡＭ４３および電池４９を適宜回路接続するとともに、各部品と外部との電気的接続を図るために所望の回路パターンが形成される。さらに、回路基板４５の周縁部分には、突起部４１６ と係合する切欠部４５１が形成される。そして、回路基板４５の下方の一辺には、複数の接続端子４６（４６−１〜３２）が横方向に所定間隔で形成される。これらの接続端子４６−１〜３２は、ハウジング４１の開口部４１４から露出して、第２のゲーム機３０のコネクタ３７と接続される。したがって、回路基板４５の下方の一辺と上記一辺に形成された複数の接続端子４６−１〜４６−３２とによって、エッジコネクタ４７が構成される。なお、エッジコネクタ４７の構成、すなわち回路基板４５の一辺の形状と複数の接続端子の位置、間隔および端子数とは、第１のカートリッジ２０と同様である。
【００９５】
なお、本実施形態においては、ＲＯＭ４２とマルチアクセス制御部４４とを１チップＩＣにしたが、独立したマルチアクセス制御部４４をＲＯＭ４２に配線接続するようにしてもかまわない。このように構成することによって容易に製造できるメリットがある。また、ＲＯＭ４２およびＲＯＭ２２は書き換え不可能なマスクＲＯＭであってもよいし、書き換え可能なフラッシュＲＯＭ等であってもよいことは言うまでもない。
【００９６】
次に、第１および第２のカートリッジ２０および４０の詳細な機能構造について説明する。なお、図１０は、第１のカートリッジ２０および第２のカートリッジ４０の詳細を示すブロック図であり、図１１は、第１のカートリッジ２０のＲＯＭ２２と第２のカートリッジ４０のＲＯＭ４２およびマルチアクセス制御部４４を含むＩＣ４８とコネクタ４７との結線状態を示す回路図である。図１０（ａ）および図１１に示すように、第１のカートリッジ２０に含まれるＲＯＭ２２は、複数のリード端子を有している。これらのリード端子は、例えば、１６ビットのアドレスバスに接続されるアドレス端子Ａ０〜Ａ１５、８ビットのデータバスに接続されるデータ端子Ｄ０〜Ｄ７、制御信号端子（／ＷＲ：ライトバー、／ＲＤ：リードバー、／ＣＳ：チップセレクトバー）および電源端子（ＶＤＤ）等を含み、接続端子４６−１〜３２にそれぞれ接続される。第２のカートリッジ４０に含まれるＩＣ４８は、ＲＯＭ４２およびマルチアクセス制御部４４を１チップ上に形成したものであって、複数のリード端子を有している。ＩＣ４８のリード端子は、２４ビットのアドレスデータのうちの下位１６ビットのアドレスデータおよび１６ビットのデータが多重使用（マルチプレクス方式）される端子Ａ０／Ｄ０〜Ａ１５／Ｄ１５、２４ビットのアドレスデータのうちの上位８ビットのアドレスデータのための端子Ａ１６〜Ａ２３、制御信号端子（／ＷＲ、／ＲＤ、／ＣＳ、／ＣＳ２）および電源端子（ＶＤＤ）等を含む。なお、端子Ａ０／Ｄ０〜Ａ１５／Ｄ１５は、エッジコネクタ４７の一部端子（４６−６〜２１；ハイホンの後の数字は、後述の図１２に示す端子番号６〜２１に対応している）を第１のタイミングと第２のタイミングとに分けて多重使用（マルチプレクス方式）される。
【００９７】
図１０（ｂ）に示すように、第２のカートリッジ４０において、／ＣＳ信号はＩＣ４８（ＲＯＭ４２）に接続され、／ＣＳ２はＲＡＭ４３に接続される。すなわち、／ＣＳ信号が出力されたときには、ＩＣ４８（ＲＯＭ４２）がアクティブにされ、／ＣＳ２信号が出力されたときには、ＲＡＭ４３がアクティブにされる。なお、／ＣＳ信号および／ＣＳ２信号は、第２ＣＰＵコア３６２ａからのアドレスデータに基づいてアクセス制御部３６２ｂが出力するが、これについては、後述する。
【００９８】
次に、第１および第２のカートリッジ２０および４０のカートリッジインターフェースについて説明する。なお、図１２は、第１のカートリッジ２０と第２のカートリッジ４０の各端子の使用目的またはそれぞれの機能との関係を示した図である。図１２において、左端列の縦軸方向（「ＮＯ．」欄）に接続端子４６−１〜３２の番号（１〜３２）が示され、横軸方向に第１のゲーム機１０用の第１カートリッジ２０（「ＲＯＭ２２」欄）、第２のゲーム機３０用の第２のカートリッジ４０のＲＯＭ４２（「ＲＯＭ４２」欄）、および第２のゲーム機３０用の第２のカートリッジ４０のＲＡＭ４３（「ＲＡＭ４３」欄）をアクセスする場合の各端子の機能がそれぞれ示される。ここで、第２のカートリッジ４０のＲＡＭ４３をアクセスする場合、接続端子４６−１〜２９、４６−３２は、第１のカートリッジ２０と同一である。しかし、第２のカートリッジ４０のＲＯＭ４２をアクセスする場合、接続端子４６−６〜２９は、第１のタイミングにおいてアドレス端子Ａ０〜Ａ２３（すなわち、端子Ａ１６〜Ａ２３が上位アドレス）として使用される。また、接続端子４６−６〜２１は、第２のタイミングにおいてデータ端子Ｄ０〜Ｄ１５として使用される。したがって、接続端子４６−６〜２１は、第１のタイミングの場合、アドレスラインとなり、第２のタイミングの場合、データラインとなるため、同じ端子またはラインでも異なる意味を持つ信号線として多重（または、マルチプレックス方式により）使用されることになる。そこで、以下の説明では、接続端子４６−６〜２１を記号ＡＤ０〜ＡＤ１５で示し、アドレスバスとしてのみ使用される接続端子４６−２２〜２９の記号Ａ１６〜Ａ２３と区別して説明する。
【００９９】
なお、第２のゲーム機３０は、第２のカートリッジ４０が装着された場合、３２ビット回路部３６２が能動化される。３２ビット回路部３６２の内部データ信号は３２ビットである。一方、上述の通り、カートリッジインターフェースのデータ信号の端子は１６ビットであるので、３２ビットデータを入出力する場合には、データを１６ビット単位で２回に分けて入出力する。
【０１００】
次に、第２のゲーム機３０におけるメモリ空間について説明する。なお、図１３（ａ）は、第２のゲーム機３０のＣＰＵ３６０の３２ビット回路部３６２から見たメモリ空間を示したメモリマップであり、図１３（ｂ）は、８ビット回路部３６１（または、第１のゲーム機１０のＣＰＵ）から見たメモリ空間を示したメモリマップである。図１３（ａ）に示すように、３２ビット回路部３６２において、アドレス００００００００ｈ〜０８００００００ｈには、内部ＲＯＭ、内部ＲＡＭ、Ｉ／Ｏおよびレジスタ等が割り当てられる。また、アドレス０８００００００ｈ〜０Ｅ００００００ｈには、ＲＯＭ４２が割り当てられ、アドレス０Ｅ００００００ｈ〜０Ｅ００ＦＦＦＦには、ＲＡＭ４３が割り当てられる。
【０１０１】
第２のゲーム機３０から第２のカートリッジ４０をアクセスする場合、ＲＯＭ４２にアクセスする場合と、ＲＡＭ４３にアクセスする場合の切替処理は以下のようにおこなわれる。まず、第２ＣＰＵコア３６２ａが０８００００００ｈ〜０Ｅ００００００ｈの範囲のアドレスを出力したときは、アクセス制御部３６２ｂによって／ＣＳ信号が出力されＲＯＭ４２がアクティブにされる。一方、第２ＣＰＵコア３６２ａが０Ｅ０００００ｈ〜０Ｅ００ＦＦＦＦｈの範囲のアドレスを出力したときは、／ＣＳ２信号が出力されＲＡＭ４３がアクティブにされる。
【０１０２】
一方、図１３（ｂ）に示すように、８ビット回路部３６１において、アドレス００００ｈ〜８０００ｈには、内部ＲＯＭ、内部ＲＡＭ、Ｉ／Ｏ、レジスタ等が割り当てられ、アドレス８０００ｈ〜ＦＦＦＦｈにはＲＯＭ２２が割り当てられる。
【０１０３】
次に、シーケンシャルアクセスを可能にするアドレスカウンタを用いたマルチプレックス変換について説明する。なお、図１４は、上記マルチプレックス方式によるアクセスを実現するために、第２のカートリッジ４０に設けられるマルチアクセス制御部４４の構成図である。図１４において、マルチアクセス制御部４４は、シーケンシャルアクセスとランダムアクセスとを切り換えて実現するために、アドレスカウンタ４４１を用いたマルチプレックス変換回路によって構成される。このアドレスカウンタ４４１は、２４ビットのカウンタが用いられ、アドレスデータの保持と歩進との両機能を有する。マルチアクセス制御部４４の入出力端子において、アドレスカウンタ４４１に入力されるＡ［２３：１６］は上位アドレスＡ２３〜Ａ１６を意味し、ＡＤ［１５：０］が時分割的に下位アドレスＡ１５〜Ａ０とデータバスＤ１５〜Ｄ０とに共用されることを意味している。さらに、アドレスカウンタ４４１の端子ＬＯＡＤには、／ＣＳ信号（チップセレクトバー；但し、記号「／」はローアクティブであることを示す）が入力され、端子ＣＬＯＣＫには、／ＲＤ信号（リードバー）が入力される。これらの４種類の入力に基づいて、アドレスカウンタ４４１はＲＯＭ４２にアクセスするためのメモリアドレスバスＭＡ［２３：０］信号を出力する。また、ＲＯＭ４２のバスラインに接続されるデータバスＭＤ［１５：０］は、端子４６−６〜２１のＡＤ［１５：０］に接続されて、データＤ１５〜Ｄ０を出力する。
【０１０４】
次に、ＲＯＭ４２、ＲＡＭ４３およびＲＯＭ２２におけるリード／ライトアクセス動作について説明する。なお、図１５は、第２のゲーム機３０が第１のカートリッジ２０のメモリ（ＲＯＭ２２）および第２のカートリッジ４０のメモリ（ＲＯＭ４２およびＲＡＭ４３）に対してリード／ライトアクセス動作をするタイムチャートである。特に、図１５（ａ）は第２のカートリッジ４０のＲＯＭ４２における読出動作を示し、図１５（ｂ）はＲＡＭ４３における書込動作を示し、図１５（ｃ）はＲＡＭ４３における読出動作を示し、図１５（ｄ）は第１のカートリッジ２０のＲＯＭ２２における読出動作を示す。なお、第１のゲーム機１０が第１のカートリッジ２０のＲＯＭ２２に対して読出動作する場合は図１５（ｄ）と同様である。
【０１０５】
図１５（ａ）において、上段から順番に、Ｃｋはシステムクロックの波形を示し、ＡＤ［１５：０］は図１２に示した接続端子の番号６〜２１におけるアドレスＡ０／データＤ０〜Ａ１５／Ｄ１５におけるアドレスおよびデータのマルチプレックス転送動作を示し、／ＣＳは同様に図１２に示した接続端子の番号５におけるチップセレクトバーの動作を示し、さらに／ＲＤも図１２に示した接続端子の番号４におけるリードバーの動作を示し、Ａ［２３：１６］は図１２に示した接続端子の番号２２〜２９に於けるアドレスＡ１６〜Ａ２３におけるアドレス出力を示し、そして最下段のｔ０〜ｔ１３はシステムクロックＣｋ立ち下がりエッジに同期した時刻を示している。
【０１０６】
ＲＯＭ４２のデータを読み出す場合は、ランダムアクセスとシーケンシャルアクセスを選択的に行うことことが可能である。すなわち、第２のゲーム機３０のマルチプレックスバスコントローラ３６２ｃは、第２ＣＰＵコア３６２ａからアドレスデータが出力されたとき、第１のタイミング（例えば、時刻ｔ１、ｔ９）で、／ＣＳ信号を出力するとともにアドレスデータをバスＡ［２３：１６］およびＡＤ［１５：０］に出力する。アドレスカウンタ４４１は、／ＣＳ信号の立下りでバスＡ［２３：１６］から与えられる上位アドレスデータとバスＡＤ［１５：０］から与えられる下位アドレスデータをロード（またはラッチ）し、カウント値を読出アドレスデータＡ０〜Ａ２３（ＭＡ［２３：０］）としてＲＯＭ４２に供給する。続いて、マルチプレックスバスコントローラ３６２ｃは、第２のタイミング（例えば、時刻ｔ３）で、／ＲＤ信号を出力する。マルチアクセス制御部４４は、／ＲＤ信号の立下りでＲＯＭ４２から読み出されたデータＤ０〜Ｄ１５（ＭＤ［１５：０］）を端子４６−６〜２１（ＡＤ［１５：０］）に出力し、第２のゲーム機３０のＩ／Ｏバッファコントローラ３６３を介して３２ビット回路部３６２に供給される。
【０１０７】
また、アドレスカウンタ４４１は、信号／ＲＤが出力される毎にそのカウント値を歩進させるように、／ＲＤ信号が端子ＣＬＯＣＫに入力される。これによってシーケンシャルアクセス制御が実現される。
【０１０８】
このように、ＲＯＭ４２は、時刻ｔ１〜ｔ４の間にランダムアクセス制御され、時刻ｔ５〜ｔ８の間にシーケンシャルアクセス制御され、時刻ｔ９〜ｔ１２の間に再びランダムアクセス制御されている。つまり、時刻ｔ１から時刻ｔ８の間、／ＣＳ信号はローに設定される。一方、／ＲＤ信号は、その間の時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、および時刻ｔ７〜ｔ８の間に間欠的にローに設定される。このような状態で、時刻ｔ１前から時刻ｔ２後にかけてＡＤ［１５：０］に読み出しアドレスが出力された後、時刻ｔ４前から時刻ｔ９前にかけてシーケンシャルアクセスしてデータを３つのブロックに渡ってシーケンシャルに読み出している。また、時刻ｔ９前以降はランダムアクセス制御が行われている。
【０１０９】
なお、シーケンシャルアクセスとは、連続したアドレスのメモリ内容を読み出す場合の制御方法である。それゆえ、アドレスが連続している場合には、ＣＰＵからアドレスを出力する必要がなく、制御信号（／ＲＤ）のみでメモリのアドレスをカウントアップできる。つまり、アドレスを出力する必要がない分だけ、高速にデータをリードできる。なお、プログラムの実行開始時に、予めプログラムデータを纏めてシーケンシャルに読み出しておくことによって、プログラムを円滑に起動するようにしてもかまわない。
【０１１０】
また、ランダムアクセスとは、非連続なアドレスのメモリ内容を読み出す場合の制御方法であって、メモリをリードする度にアドレスを入力する必要があり、データのリードが遅い。
【０１１１】
上述のように、ＩＣ４８において、ランダムアクセス制御とシーケンシャル制御を組み合わせてアクセスするマルチプレックス方式を採用したのは、次の理由による。つまり、マルチプレックスされたバスは、インターフェースバスの端子数（ピン本数）が少なくて済むという利点がある一方、接続端子の一部がアドレスバスとデータバスに共用されているため、アドレス入力した後にしかデータを出力できず、通常のバスに比べてアクセス速度が遅くなる。しかしながら、この問題は、上述のシーケンシャルアクセス制御によって改善できる。ただし、シーケンシャルアクセス制御を実行するためには、メモリ側にシーケンシャルアクセスに対応した特殊な回路（アドレスカウンタ）を必要とする。
【０１１２】
一方、ＲＡＭ４３の書込みまたは読出し、若しくはＲＯＭ２２の読出しは、ランダムアクセスによって実現される。この動作のタイムチャートが図１３（ｂ）〜（ｄ）に示される。この場合のアクセスは、上述したようにアドレスバスとデータバスで別々なので、マルチプレクス方式ではなく通常のアクセス方式による。
【０１１３】
次に、当該ゲームシステム（特に、第２のゲーム機３０）の動作について説明する。なお、図１６は、当該ゲームシステムの具体的な動作を説明するためのフローチャートである。まず、ゲームプレイの開始に先立って、ステップＳ１において、ユーザによって、第１または第２のカートリッジ２０または４０のうちの何れか一方が挿入凹部３４に挿入され、第２のゲーム機３０に装着されるとともに、コネクタ３７に接続される。そして、ステップＳ２において、ユーザーによって電源スイッチ３８２がオンされた後、以下の処理が行われる。
【０１１４】
まず、ステップＳ３において、検出スイッチ３５のセレクタ３５ｓの状態に基づいて、装着されたカートリッジが第１のカートリッジ２０と第２のカートリッジ４０との何れであるかが判断される。
【０１１５】
ステップＳ３で、第２のカートリッジ４０であることが判断されると、ステップＳ４へ進み、第２のカートリッジ４０が装着された場合の処理が行われる。すなわち、ステップ４において、セレクタ３５ｓがオフ側に接続されていることに基づいて、ＤＣ−ＤＣコンバータ３８３から発生された電源電圧（３．３Ｖ）が選択されて第２のカートリッジ４０に供給され、処理はステップＳ５に進む。
【０１１６】
ステップＳ５において、第２のカートリッジ４０が装着されていることを記憶保持させるために、カートリッジ種別を記憶するためのレジスタ３６２ｆに論理「１」（ハイレベル）がロードされる。そして、処理はステップＳ６に進む。
【０１１７】
ステップＳ６において、リセット回路３８５がＣＰＵ３６０のリセットを解除して、能動化させる。そして、処理はステップＳ７に進む。
【０１１８】
ステップＳ７において、ＣＰＵ３６０内の第２のゲーム機３０用の３２ビット回路部３６２を起動させると、第２ＣＰＵコア３６２ａが第２ブートＲＯＭ３６２ｅに記憶されている起動プログラムを実行する。そして、処理はステップＳ８に進む。
【０１１９】
ステップＳ８において、第２ＣＰＵコア３６２ａはカートリッジ種別レジスタ３６２ｆに記憶されている値が「１」であることに基づいて、ステップＳ９へ進む。
【０１２０】
ステップＳ９において、引き続き第２ブートＲＯＭ３６２ｅのプログラムに基づく処理が継続される。そして、処理はステップＳ１０に進む。
【０１２１】
ステップＳ１０において、アクセス制御部３６２ｂを動作させて、第２のカートリッジ４０内のＲＯＭ４２の読出制御（必要に応じてＲＡＭ４３の読出・書込制御）が行われる。このとき、ＲＯＭ４２の読出制御は、上述したようにマルチプレックス方式で行われる。換言すれば、１回のアクセスにつき、第１のタイミングにおいてアドレスデータＡ０〜Ａ１５（下位アドレス）およびＡ１６〜Ａ２４（上位アドレス）が発生されて、端子４６−６−２９を介してＲＯＭ４２に供給され、第２のタイミングにおいてデータＤ０〜Ｄ１５が端子４６−６〜２１を介して読み出される。これによって、端子４６−６〜２１が多重使用されることになる。このようなバス切換がマルチアクセス制御部４４によって行われる。なお、ＲＡＭ４３の書込読出制御は、端子が多重使用されず（マルチプレックス方式ではなく）、通常のアクセス方式による。そして、処理はステップＳ１１に進む。
【０１２２】
ステップＳ１１において、第２ＣＰＵコア３６２ａは、ＲＯＭ４２から読み出された第２のゲーム機用のゲームプログラムを実行し、ゲーム画像を生成して液晶表示器３２に表示させるとともに、ゲームの効果音をスピーカ３９２に出力する。そして、処理はステップＳ１２に進む。
【０１２３】
ステップＳ１２において、ゲームオーバになったか否かが判断され、ゲームオーバでないことが判断されるとステップＳ１０へ戻り、ゲームオーバになるまでステップＳ１０ないしＳ１１の動作が繰り返される。
【０１２４】
一方、第１のカートリッジ２０が第２のゲーム機３０に装着された場合は、上述のステップＳ３において、検出スイッチ３５が切欠部４１２のないことを検出して、第１のゲーム機用の第１のカートリッジ２０が装着されていることが判断される。第１のカートリッジ２０であることが判断されると、処理は次のステップＳ２１へ進む。
【０１２５】
ステップＳ２１において、第１のカートリッジ２０が装着された場合の処理が行われる。すなわち、検出スイッチ３５がオン側に接続されていることに基づいて、ＤＣ−ＤＣコンバータ３８３から発生されている電源電圧（５Ｖ）が検出スイッチ３５によって選択されて、第１のカートリッジ２０に供給される。そして、処理はステップＳ２２に進む。
【０１２６】
ステップＳ２２において、第１のカートリッジ２０が装着されていることを記憶保持させるために、カートリッジ種別を記憶するためのレジスタ３６２ｆに論理「０」（ローレベル）がロードされる。その後、上述のステップＳ６およびＳ７と同様の処理が行われた後、ステップＳ８においてレジスタの値が論理「０」であることが判断されて、ステップＳ２３へ進む。
【０１２７】
ステップＳ２３において、切替回路３６９が起動されて、３２ビット回路部３６２から８ビット回路部３６１に切り換えられる。そして、処理はステップＳ２４へ進む。
【０１２８】
ステップＳ２４において、第２ＣＰＵコア３６２ａが不能動化されるとともに、第１ＣＰＵコア３６１ａが能動化される。そして、処理はステップＳ２５に進む。
【０１２９】
ステップＳ２５において、第１ＣＰＵコア３６１ａが第１ブートＲＯＭ３６１ｃに記憶されている起動プログラムを実行する。そして、処理はステップＳ２６に進む。
【０１３０】
ステップＳ２６において、８ビットバスコントローラ３６１ｂによって第１のカートリッジ２０に内蔵されているＲＯＭ２２の読出制御が行われる。この場合は、図１５（ｄ）に示すようなタイミングで第１ＣＰＵコア３６１ａの処理のためのアドレスデータが発生されることになる。そして、処理はステップＳ２７に進む。
【０１３１】
ステップＳ２７において、第１のカートリッジ２０のＲＯＭ２２から読み出された８ビットゲーム機用のゲームプログラムに基づいて、第１のゲーム機用のゲーム処理が実行される。そして、処理はステップＳ２８に進む。
【０１３２】
ステップＳ２８において、ゲームオーバになったか否かが判断され、ゲームオーバでないことが判断されるとステップＳ２６へ戻り、ゲームオーバになるまでステップＳ２６ないしＳ２７の動作が繰り返される。
【０１３３】
以下に、図１７、図１８、図１９、および図２０を参照して、カートリッジ識別手段として、上述以外の例について説明する。
【０１３４】
先ず、図１７および図１８を参照して、カートリッジ内に設けた記憶媒体に、そのカートリッジの種類に応じた識別コードを記憶しておき、電源投入時にその識別コードを読み出すことによって、カートリッジが第２のカートリッジ４０かまたは第１のカートリッジ２０の何れであるかを識別する例について説明する。
【０１３５】
図１７に、図７と同様に、上述の第１および第２のカートリッジ２０および４０の識別処理に関する要部ブロック図を示す。本例における第２のゲーム機３０ｒは、図７に示した第２のゲーム機３０において、第２のカートリッジ４０および検出スイッチ３５がそれぞれ、第２のカートリッジ４０ｒおよび電圧選択器３８に置き換えられている。さらに、第２のゲーム機３０における電圧検出器３８４およびレジスタ３６２ｆは削除されている。なお、電圧選択器３８は３２ビット回路部３６２に接続されて、３２ビット回路部３６２から出力される制御信号によって制御される。
【０１３６】
第２のカートリッジ４０ｒには、切欠部４１２の替わりに、それ自身の種類を識別する識別コードが３．３Ｖインターフェースメモリ４２および４３内に設けられた識別コード領域４２１に記録されている。電圧選択器３８は、検出スイッチ３５と同様にＤＣ−ＤＣコンバータ３８３からの出力を選択するスイッチであるが、その動作は機械的にではなく電子的に行われる。なお、このような変更の結果、本例においては図７に示す電圧検出ＩＣ３８４およびレジスタ３６２ｆは不要である。上述のような変更点を有するＣＰＵおよび情報処理装置を図７に示したＣＰＵ３６０および第２のゲーム機３０と識別するために、それぞれＣＰＵ３６０ｒおよび第２のゲーム機３０ｒと称する。
【０１３７】
次に、上述の第２のゲーム機３０ｒにおける、識別コードを利用してカートリッジを識別する場合の動作を説明する。第２のゲーム機３０ｒの電源をオンしたときに、第１または第２のカートリッジ２０または４０には、３．３Ｖの電圧が供給される。そして、第２ＣＰＵコア３６２ａが起動する。
【０１３８】
第２ＣＰＵコア３６２ａは第１および第２のカートリッジ２０および４０内のメモリの特定領域に記憶された識別コードを読み出そうとする。読み出しに成功した場合は、読み出された識別コードが第２のカートリッジ４０ｒを示すコードである場合には、第２ＣＰＵコア３６２ａは処理を継続する。
【０１３９】
一方、読み出した識別コードが第２のカートリッジ４０ｒを示すものでない場合には、或いは識別コードの読み出しに失敗した場合は、カートリッジは第１のカートリッジ２０であると識別される。結果、３２ビット回路部３２６は、電圧選択器３８に５Ｖ電圧を選択させる。そして、第２ＣＰＵコア３６２ａは切替回路３６９を起動させる。
【０１４０】
切替回路３６９は、第２ＣＰＵコア３６２ａを停止する一方、第１ＣＰＵコア３６１ａを起動させる。
【０１４１】
次に、図１８に示すフローチャートを参照して、本例における第２のゲーム機３０ｒの動作について説明する。なお、同図に示すフローチャートにおいては、図１６に示したフローチャートから、ステップＳ３、Ｓ５、Ｓ６、Ｓ２１、およびＳ２２が削除され、ステップＳ７がステップＳ１１６に置き換えられ、ステップＳ８がステップＳ１１８に置き換えられる一方、ステップＳ１２０がステップＳ１１８とステップＳ２３の間に新たに挿入されている。
【０１４２】
以下、本例に固有のステップに重点をおいて、第２のゲーム機３０ｒの動作について説明する。まず、ステップＳ１において、第１または第２のカートリッジ２０または４０が第２のゲーム機３０ｒの挿入凹部３４に挿入される。そして、Ｓ２において、ユーザによって、第２のゲーム機３０ｒの電源スイッチ３８２がＯＮにされる。
【０１４３】
ステップＳ４において、電圧選択器３８を経由して、ＤＣ−ＤＣコンバータ３８３から３．３ＶのＤＣがカートリッジに供給される。そして、処理は次のステップＳ１１６に進む。
【０１４４】
ステップＳ１１６において、ＣＰＵ３６０ｒの中の第２ＣＰＵコア３６２ａが起動して、第２ブートＲＯＭ３６２ｅに記述された処理の実行を開始する。そして、挿入されているカートリッジの識別コード領域に記憶された識別コードを読み出す。つまり、コネクタ３７に第２のカートリッジ４０ｒが挿入されている場合は、識別コード領域４２１から識別コードが読み出される。
【０１４５】
一方、コネクタ３７に第１のカートリッジ２０が挿入されているばあいは、上述の如く第２のカートリッジ４０ｒを示す識別コードが読み出されることはない。そして、処理は次のステップＳ１１８に進む。
【０１４６】
ステップＳ１１８において、ステップＳ１１６で読み出された識別コードの内容に基づいて、コネクタ３７に挿入されているカートリッジの種別が判断される。なお、本例においては、挿入されているカートリッジが、第２のカートリッジ４０ｒであるか否かが判断される。
【０１４７】
Ｙｅｓ、つまり、第２のカートリッジ４０ｒであると判断される場合は、処理は前述のステップＳ９〜Ｓ１２の処理を実行する。
【０１４８】
一方、ステップＳ１１８でＮｏの場合、つまり、カートリッジが、第２のカートリッジ４０ｒでなく、第１のカートリッジ２０であると判断される場合、処理はステップＳ１２０に進む。
【０１４９】
ステップＳ１２０において、電圧選択器３８によって、３．３Ｖの替わりに５Ｖが選択される。そして、処理は前述のステップＳ２３〜Ｓ２８の処理を実行する。
【０１５０】
ここで、ステップＳ１１６およびＳ１１８における処理について、さらに詳しく説明する。第２のカートリッジ４０ｒが装着される場合は、上述の通り処理される。一方、第１のカートリッジ２０が装着された場合には、ステップＳ４で３．３Ｖ電圧が供給されているので、ステップＳ１１６において、第１のカートリッジ２０にアクセスしようとしても、正常なアクセスができない。また、無事にアクセスしても、第１のカートリッジ２０には識別コード領域４２１自体が存在しない。結果、ステップＳ１１６においては、第１のカートリッジ２０の識別コードを読み出すことがないので、第１のカートリッジ２０が装着された、つまりＮｏと判断される。
【０１５１】
なお、第２のカートリッジ４０ｒと第１のカートリッジ２０との駆動電圧を共通（例えば、３．３Ｖ）として、さらに、共通のバス制御（例えば、セパレートバス制御）でアクセスされる識別コード記憶のための専用メモリをカートリッジ内に別途収納するようにすれば、第２ＣＰＵコア３６２ａは、カートリッジの種類に関わらず、専用メモリにアクセスすることができ、識別コード領域４２１あるいは第１のカートリッジ２０の識別コード領域からカートリッジの識別コードを正しく読み出すことができる。
【０１５２】
次に、図１９および図２０を参照して、信号線の短絡を利用した第１および第２のカートリッジ２０および４０の種別を識別する方法について説明する。図１９に、図１７と同様に、上述の第１および第２のカートリッジ２０および４０の識別処理に関する要部ブロック図を示す。
【０１５３】
本例における第２のゲーム機３０ｒｒは、図７に示した第２のゲーム機３０において、第２のカートリッジ４０および検出スイッチ３５がそれぞれ、第２のカートリッジ４０ｒｒおよび電圧選択器３８に置き換えられていると共に、挿入凹部３４には電圧選択器３８から延在する２本の信号線Ｗが新たに設けられている。そして、第２のカートリッジ４０ｒｒには、挿入凹部３４に装着された状態で２本の信号線Ｗを短絡させる短絡線Ｓが設けられている。
【０１５４】
このように構成された、第２のゲーム機３０ｒｒにおいては、第１のカートリッジ２０が挿入凹部３４に装着されても信号線Ｗは短絡されない。しかし、第２のカートリッジ４０ｒｒが挿入凹部３４に装着されれば、２本の信号線Ｗは短絡線Ｓによって短絡される。第２のゲーム機３０ｒｒは、この２本の信号線Ｗの短絡状態を検出することによって、カートリッジの種類を識別する。なお、電圧選択器３８は、この信号線Ｗの短絡状態に基づいて３．３Ｖおよび５Ｖの一方を選択する。
【０１５５】
２本の信号線Ｗの短絡によって第１および第２のカートリッジ２０および４０ｒｒを識別する場合の第２のゲーム機３０ｒｒの動作は、識別コードを利用して第１および第２のカートリッジ２０および４０を識別する第２のゲーム機３０ｒの場合と略同様である、しかしながら、第２のゲーム機３０ｒｒにおいては、第２ＣＰＵコア３６２ａは、識別コードを読み出す代わりに信号線の短絡状態を検出する。この場合、短絡状態を検出するのみであるので、第１のカートリッジ２０が装着されて３．３Ｖの電圧が供給される場合でも、短絡状態を正しく検出することができる。
【０１５６】
次に、図２０に示すフローチャートを参照して、本例における第２のゲーム機３０ｒｒの動作について説明する。なお、同図に示すフローチャートにおいては、図１６に示したフローチャートから、ステップＳ３が削除され、ステップＳ２とステップＳ４およびステップＳ２１の間に、ステップＳ１０４が新たに挿入されている。
【０１５７】
以下、本例に固有のステップに重点をおいて、本例にかかる第２のゲーム機３０ｒｒの動作について説明する。まず、ステップＳ１において、カートリッジが第２のゲーム機３０ｒｒの挿入凹部３４に挿入される。そして、Ｓ２において、ユーザによって、第２のゲーム機３０ｒｒの電源スイッチ３８２がＯＮにされる。
【０１５８】
ステップＳ１０４において、信号線Ｗが短絡されているか否かが判断される。
Ｙｅｓ、つまり、信号線Ｗが第２のカートリッジ４０ｒｒに設けられた短絡線Ｓによって短絡されている判断される場合、上述のステップＳ４〜Ｓ１２の処理が実行される。
【０１５９】
一方、Ｎｏ、つまり、第１のカートリッジ２０は、短絡線Ｓを有しないので信号線Ｗは短絡されていないと判断される場合、上述のステップＳ２１〜Ｓ２８の処理が実行される。
【０１６０】
上述のように本発明においては、下位機種である第１のゲーム機１０用の第１のカートリッジ２０が上位機種である第２のゲーム機３０においても使用でき、ゲームカートリッジ（ゲームソフト）の互換性が確保されるとともに、上位機種と下位機種のそれぞれ何れのカートリッジが装着されているかによって、装着されている機種に適したアクセス制御が可能なように、自動的に切り換えて使用することができる。
【０１６１】
また、本発明においては、カートリッジへの供給電圧およびアクセス方法が、内蔵されているメモリの種類によって異なる場合でも、カートリッジを識別して、識別結果に応じて供給電圧および中央処理手段の動作モードを切り替えることによって、カートリッジ内のメモリにアクセス出来るという効果がある。
【０１６２】
さらに、本発明においては、情報処理装置やゲーム装置等において、データ処理ビット数が比較的大きなプロセッサを採用した時にコネクタのデータ幅が十分でない場合であっても、プロセッサのデータ処理ビット数に対応したデータビット数のメモリを共通のバスに接続することができる。また、情報処理装置やゲーム装置等において、ソフトウェアの互換性等のためにデータ処理ビット数の異なる複数種類のプロセッサが載せられる場合に、それぞれのプロセッサに対応したメモリを共通のバスに接続してアクセスすることができる。
【０１６３】
さらに、本発明においては、アドレス信号のビット数が異なる２種類のメモリに対応するばかりでなく、データ信号のビット数が異なる２種類のメモリに対応するマルチプレックスバス転送モード技術を織り込むと共に、第２のゲーム機３０専用か情報処理システムＣＧＢ用かを識別する機能を設けたカートリッジに格納されているメモリを提供できる。
【０１６４】
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る情報処理装置の原理を説明するための外観図である。
【図２】本発明の一実施形態に係る情報処理装置の原理を説明するための外観図である。
【図３】図１に示した情報処理装置における第２のゲーム機に対して第２のカートリッジおよび第１のカートリッジを使用する態様を示す斜視図である。
【図４】図１に示した情報処理装置におけるカートリッジ識別方法の説明図である。
【図５】光電センサ式を用いたカートリッジを識別する方法についての説明図である。
【図６】図１に示した情報処理装置のシステム構成を示すブロック図である。
【図７】図６に示した情報処理装置におけるカートリッジ識別機能の要部の構成を示すブロック図である。
【図８】図６に示した、８ビット回路部および３２ビット回路部に於けるバス制御に関する要部を示すブロック図である。
【図９】図１に示した第２のカートリッジの詳細構造を示す斜視図である。
【図１０】図６に示した第１および第２のカートリッジの詳細な構造を示すブロック図である。
【図１１】図６に示した第１のカートリッジのＲＯＭと第２のカートリッジのＲＯＭおよびマルチアクセス制御部を含むＩＣとコネクタとの結線状態を示す回路図である。
【図１２】図６に示した情報処理装置のカートリッジインターフェースを示す説明図である。
【図１３】図６に示した第１および第２のカートリッジにおけるメモリマップを示す説明図である。
【図１４】マルチアクセス制御部の構成を示すブロック図である。
【図１５】図６に示した第１および第２のカートリッジのＲＯＭおよびＲＡＭおけるリード／ライトアクセス動作を説明するタイムチャートである。
【図１６】図６に示した情報処理装置の動作を示すフローチャートである。
【図１７】図７に示した例とは異なり識別コードに基づくカートリッジ識別処理に関する要部ブロック図である。
【図１８】図１７に示した情報処理装置におけるカートリッジ識別方法を示すフローチャートである。
【図１９】図７および図１７に示した例とは異なり短絡状態に基づくカートリッジ識別処理に関する要部ブロック図である。
【図２０】図１９に示した情報処理装置におけるカートリッジ識別方法を示すフローチャートである。
【図２１】従来の情報処理システムの構成を示すブロック図である。
【図２２】図２１に示した、従来の情報処理システムＣＧＢの外観図である。
【図２３】図２１に示した、カートリッジの外観図である。
【符号の説明】
１０…第１のゲーム機
２０…第１のカートリッジ
１１、２１、３１、４１…ハウジング
２２、４２…ＲＯＭ
３０…第２のゲーム機
１２、３２…液晶表示器
１３、３３…操作スイッチ
１４、３４…挿入凹部
３５…検出スイッチ
３６０…ＣＰＵ
３６１…８ビット回路部
３６２…３２ビット回路部
３８０…電源ユニット
３７…コネクタ
４０…第２のカートリッジ
４１２…切欠部
４１３…突出部
４３…ＲＡＭ
４４…マルチアクセス制御部
４５…回路基板
４６…接続端子
４７…エッジコネクタ
４８…ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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