(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成された２個以上の配線層と、
前記２個以上の配線層のうちで最も上方に位置する２個の配線層の間に形成された平坦な第１のアルミナ膜と、
前記最も上方に位置する１個の配線層を直接覆う第２のアルミナ膜と、
前記第２のアルミナ膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン窒化膜と、
を有し、
前記最も上方に位置する１個の配線層の上の、前記第２のアルミナ膜、前記シリコン酸化膜及び前記シリコン窒化膜にパッド開口部が形成されていることを特徴とする半導体装置。
【請求項２】
前記シリコン酸化膜は、ＳＯＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン酸化膜は、平坦化処理が施されたＴＥＯＳ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上方に２個以上の配線層を形成する工程と、
を有し、
前記２個以上の配線層を形成する工程の間に、前記２個以上の配線層のうちで最も上方に位置する２個の配線層の間に平坦な第１のアルミナ膜を形成する工程を有し、
前記２個以上の配線層を形成する工程の後に、
前記２個以上の配線層のうちで最も上方に位置する１個の配線層を直接覆う第２のアルミナ膜を形成する工程と、
前記第２のアルミナ膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記最も上方に位置する１個の配線層の上の、前記第２のアルミナ膜、前記シリコン酸化膜及び前記シリコン窒化膜にパッド開口部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜として、ＳＯＧ膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜を形成する工程は、
ＴＥＯＳ膜を形成する工程と、
前記ＴＥＯＳ膜に対して平坦化処理を施す工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記２個以上の配線層を形成する工程と前記第２のアルミナ膜を形成する工程との間に、
前記２個以上の配線層のうちで最も上方に位置する１個の配線層に対して、窒素を含有する雰囲気中でアニール処理を施す工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリの上部には、外部から配線等が接続されるパッドが設けられている。図６は、従来の強誘電体メモリの構造を示す断面図である。
【０００３】
従来の強誘電体メモリでは、シリコン基板（図示せず）上にトランジスタ（図示せず）が形成され、これらの上方に、層間絶縁膜５２が形成されている。層間絶縁膜５２上に、下部電極５１ａ、強誘電体膜５１ｂ及び上部電極５１ｃを備えた強誘電体キャパシタ５１が形成されている。強誘電体キャパシタ５１を覆う層間絶縁膜５３が層間絶縁膜５２上に形成されている。層間絶縁膜５２及び５３に、トランジスタ等まで到達する孔が形成され、この孔内にプラグ５４が形成されている。また、層間絶縁膜５３に、上部電極５１ａ及び下部電極５１ｃまで到達する孔も形成されており、これらの孔内及びプラグ５４上に配線５５が形成されている。配線５５を覆うアルミナ膜５６が形成され、アルミナ膜５６上に層間絶縁膜５７が形成されている。アルミナ膜５６及び層間絶縁膜５７に、配線５５まで到達する孔が形成され、この孔内にプラグ５８が形成されている。層間絶縁膜５７上に配線５９が形成されている。配線５９を覆う層間絶縁膜６０が層間絶縁膜５７上に形成されている。層間絶縁膜６０に、配線５９まで到達する孔が形成され、この孔内にプラグ６４が形成されている。
【０００４】
そして、層間絶縁膜６０上に、パッドを兼ねる配線６５が形成されている。配線６５を覆うシリコン酸化膜６６及びシリコン窒化膜６７が形成されている。シリコン酸化膜６６及びシリコン窒化膜６７の厚さは、夫々１００ｎｍ程度、３５０ｎｍ程度である。シリコン酸化膜６６及びシリコン窒化膜６７に、配線６５の一部を露出させるパッド開口部６８が形成されている。シリコン窒化膜６７上に、ポリイミド膜７０が形成されている。シリコン酸化膜６６は、ＴＥＯＳ（tetraethylorthosilicate）等を用いて形成されている。
【０００５】
シリコン窒化膜６７は、その厚さが厚いほど外部からの水素及び水分の浸入を抑制することができる。しかし、シリコン窒化膜６７の形成時には、Ｈを含有するガスを用いるため、シリコン窒化膜６７を厚く形成すると、その形成時に強誘電体膜５１ｂに悪影響を及ぼす水素が内部に浸入してしまう。従来の強誘電体メモリでは、これらの事情を考慮してシリコン窒化膜６７の厚さは３５０ｎｍ程度に設定されている。
【０００６】
しかしながら、１００ｎｍ程度のシリコン酸化膜６６と３５０ｎｍ程度のシリコン窒化膜６７との組み合わせでは、使用中等にシリコン窒化膜６７にクラックが発生し、そこから内部に水素及び水分等が浸入することがある。そして、このような浸入が生じると、ＰＴＨＳ（Pressure Temperature Humidity Stress）不良及び／又は単ビット不良が誘発されることがある。このようなクラックの原因として、シリコン窒化膜６７の平坦度が低いことが挙げられる。シリコン酸化膜６６を厚くすれば、シリコン窒化膜６７の平坦度を向上することは可能である。しかし、ＴＥＯＳを用いて厚いシリコン酸化膜６６を形成すると、シリコン酸化膜６６中の水分が後の加熱工程等の際に強誘電体キャパシタまで多量に拡散する虞がある。
【０００７】
このような状況に対し、ＤＲＡＭ（Dynamic Random Access Memory）等の強誘電体キャパシタを有しない半導体装置では、カバー膜を構成するシリコン酸化膜として厚いＳＯＧ（Spin On Glass）膜が使用されることがある。
【０００８】
しかしながら、ＳＯＧ膜を強誘電体メモリに適用することはできない。ＳＯＧ膜の形成のためには、高温での熱処理が必要であり、また、この熱処理時に多量の水素及び水分が拡散するからである。また、ＳＯＧ膜自体の吸湿性が高く、形成後にＳＯＧ膜が吸収した水分が、後に強誘電体キャパシタまで拡散する虞もある。
【０００９】
【特許文献１】特開２００１−３６０２６号公報
【特許文献２】特開２００１−１５７０３号公報
【発明の開示】
【００１０】
本発明の目的は、上層及び外部からの強誘電体キャパシタへの悪影響を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１１】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１２】
本願発明に係る半導体装置には、強誘電体キャパシタと、前記強誘電体キャパシタの上方に形成された２個以上の配線層と、前記２個以上の配線層のうちで最も上方に位置する２個の配線層の間に形成された平坦な第１のアルミナ膜と、前記最も上方に位置する１個の配線層を直接覆う第２のアルミナ膜と、前記第２のアルミナ膜上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成されたシリコン窒化膜と、が設けられている。前記最も上方に位置する１個の配線層の上の、前記第２のアルミナ膜、前記シリコン酸化膜及び前記シリコン窒化膜にパッド開口部が形成されている。
【００１３】
本願発明に係る半導体装置の製造方法では、強誘電体キャパシタを形成した後、前記強誘電体キャパシタの上方に２個以上の配線層を形成する。但し、前記２個以上の配線層を形成する工程の間に、前記２個以上の配線層のうちで最も上方に位置する２個の配線層の間に平坦な第１のアルミナ膜を形成する。また、前記２個以上の配線層を形成した後に、前記２個以上の配線層のうちで最も上方に位置する１個の配線層を直接覆う第２のアルミナ膜を形成し、前記第２のアルミナ膜上にシリコン酸化膜を形成し、前記シリコン酸化膜上にシリコン窒化膜を形成する。前記最も上方に位置する１個の配線層の上の、前記第２のアルミナ膜、前記シリコン酸化膜及び前記シリコン窒化膜にパッド開口部を形成する。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】第１の参考例の強誘電体メモリの製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｉ】図２Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図３Ａ】第２の参考例の強誘電体メモリの製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ａ】本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図５】第３の参考例の強誘電体メモリの製造方法を示す断面図である。
【図６】従来の強誘電体メモリの構造を示す断面図である。
【図７】Ａｌ配線の腐食を示すＳＥＭ写真である。
【図８】図７中の矢印Ａで示す部分のＳＥＭ写真である。
【図９】図７中の矢印Ｂで示す部分のＳＥＭ写真である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１６】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。
【００１７】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。
【００１８】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００１９】
次に、本発明の種々の参考例及び実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
【００２０】
（第１の参考例）
先ず、第１の参考例の強誘電体メモリ（半導体装置）の製造方法について説明する。図２Ａ乃至図２Ｉは、第１の参考例の強誘電体メモリの製造方法を工程順に示す断面図である。
【００２１】
第１の参考例においては、先ず、シリコン基板等の半導体基板（図示せず）上にトランジスタ（図示せず）を形成する。このトランジスタは、図１におけるＭＯＳトランジスタ１０２に相当する。次に、これらの上方に、図２Ａに示すように、層間絶縁膜２を形成する。次いで、層間絶縁膜２上に、下部電極１ａ、強誘電体膜（例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜）、１ｂ及び上部電極１ｃを備えた強誘電体キャパシタ１を形成する。その後、強誘電体キャパシタ１を覆う層間絶縁膜３を層間絶縁膜２上に形成する。
【００２２】
続いて、層間絶縁膜２及び３に、トランジスタ等まで到達する孔を形成し、この孔内にプラグ４を形成する。次に、層間絶縁膜３に、上部電極１ａ及び下部電極１ｃまで到達する孔を形成する。次いで、これらの孔内及びプラグ４上に配線５を形成する。
【００２３】
その後、配線５を覆うアルミナ膜６を形成し、更に、アルミナ膜６上に層間絶縁膜７を形成する。続いて、アルミナ膜６及び層間絶縁膜７に、配線５まで到達する孔を形成し、この孔内にプラグ８を形成する。次に、層間絶縁膜７上に配線９を形成する。配線９を覆う層間絶縁膜１０を層間絶縁膜７上に形成する。
【００２４】
次いで、図２Ｂに示すように、層間絶縁膜１０上に実質的に平坦なアルミナ膜１１を水素及び水分の拡散を抑制する拡散抑制膜として形成する。アルミナ膜１１の厚さは、例えば７０ｎｍとする。更に、アルミナ膜１１上に層間絶縁膜１２を形成する。
【００２５】
その後、図２Ｃに示すように、層間絶縁膜１０、アルミナ膜１１及び層間絶縁膜１２に、配線９まで到達する孔１３を形成する。
【００２６】
続いて、図２Ｄに示すように、孔１３内にプラグ１４を形成する。
【００２７】
次に、図２Ｅに示すように、層間絶縁膜１２上に、プラグ１４に接続される配線１５を形成する。なお、アルミナ膜１１を形成する前に、ＣＭＰを行うことにより、層間絶縁膜１２をフラット（平坦）にしても良い。
【００２８】
次いで、図２Ｆに示すように、全面に塗布型のＳＯＧ膜１６を形成する。その後、ＳＯＧ膜１６に対して、Ｎを含有する雰囲気下でプラズマ処理を行う。この結果、ＳＯＧ膜１６の表面が若干窒化し、その吸湿性が低下する。更に、ＳＯＧ膜１６上に、シリコン窒化膜１７を形成する。ＳＯＧ膜１６の厚さは、例えば３５０ｎｍ程度とし、シリコン窒化膜１７の厚さは、例えば３５０ｎｍ乃至５００ｎｍとする。塗布型のＳＯＧ膜１６の平坦度は比較的高いため、シリコン窒化膜１７の平坦度も比較的高くなり、シリコン窒化膜１７にクラックは生じにくい。
【００２９】
続いて、図２Ｇに示すように、ＳＯＧ膜１６及びシリコン窒化膜１７に、配線１５の一部を露出させるパッド開口部１８を形成する。配線１５の露出した部分がパッドとなる。
【００３０】
次に、図２Ｈに示すように、パッド開口部１８の側壁部にシリコン窒化膜１９を形成する。シリコン窒化膜１９によりＳＯＧ膜１６の側部が覆われる。
【００３１】
次いで、図２Ｉに示すように、シリコン窒化膜１７上に、パッド開口部１８を覆わないようにして、ポリイミド膜２０を形成する。
【００３２】
このような第１の参考例によれば、パッドを兼ねる配線１５の上方に、塗布型のＳＯＧ膜１６を形成しているため、その上に形成するシリコン窒化膜１７の平坦度を高くすることができる。この結果、シリコン窒化膜１７のクラックを抑制することができる。また、単にＳＯＧ膜１６を形成しただけでは、ＳＯＧ膜１６の形成に伴う水分等の拡散が生じてしまうが、第１の参考例では、アルミナ膜１１を形成しているため、水分等の強誘電体キャパシタ１へ向かう拡散を抑制することができる。
【００３３】
（第２の参考例）
次に、第２の参考例について説明する。図３Ａ乃至図３Ｂは、第２の参考例の強誘電体メモリの製造方法を工程順に示す断面図である。
【００３４】
第２の参考例では、先ず、図３Ａに示すように、第１の参考例と同様にして、配線１５の形成までの工程を行う。次に、全面にＴＥＯＳ膜２１を、例えばプラズマＣＶＤ法により形成する。ＴＥＯＳ膜２１の厚さは、例えば１３００ｎｍ乃至２０００ｎｍとする。次いで、ＣＭＰ（Chemical Mechanical Polishing）によりＴＥＯＳ膜２１を平坦化する。平坦化後のＴＥＯＳ膜２１の厚さは、例えば、配線１５の表面を基準として３５０ｎｍ乃至５００ｎｍとする。その後、ＴＥＯＳ膜２１に対して、Ｎを含有する雰囲気下でプラズマ処理を行う。この結果、ＴＥＯＳ膜２１の表面が若干窒化し、その吸湿性が低下する。続いて、ＴＥＯＳ膜２１上に、シリコン酸化膜２２を形成する。そして、シリコン酸化膜２２上に、シリコン窒化膜１７を形成する。シリコン窒化膜１７の厚さは、例えば３５０ｎｍ乃至５００ｎｍとする。
【００３５】
次に、図３Ｂに示すように、パッド開口部１８を形成する。そして、シリコン窒化膜１９の形成以降の工程を、第１の参考例と同様にして行う。
【００３６】
このような第２の参考例では、ＳＯＧ膜１６ではなくＴＥＯＳ膜２１を形成しているが、第１の参考例と同様の効果が得られる。
【００３７】
（実施形態）
次に、本発明の実施形態について説明する。図４Ａ乃至図４Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【００３８】
本実施形態では、先ず、図４Ａに示すように、第１の参考例と同様にして、配線１５の形成までの工程を行う。次に、配線１５に対して、Ｎ2アニール処理を行う。このＮ2アニール処理の条件は、例えば、温度：３５０℃、Ｎ2の流速：２０ｌ／ｍｉｎ、時間：３０分間とする。次いで、配線１５を覆うアルミナ膜３１を全面に形成する。
【００３９】
その後、図４Ｂに示すように、シリコン酸化膜１６を形成する。シリコン酸化膜１６の厚さは、例えば３５０ｎｍ程度とする。そして、シリコン窒化膜１７の形成以降の工程を、第１の参考例と同様にして行う。
【００４０】
このような本実施形態では、シリコン酸化膜１６の直下にアルミナ膜３１を形成しているため、外部から水素及び水分の強誘電体膜１ｂへの拡散をより一層抑制することができる。また、アルミナ膜３１の形成前に配線１５に対して窒素を含有する雰囲気中でのアニール処理を施しているため、アルミナ膜３１の局所的な剥がれを抑制し、この剥がれに伴う水素及び水分の浸入も抑制することができる。
【００４１】
（第３の参考例）
次に、第３の参考例について説明する。図５は、第３の参考例の強誘電体メモリの製造方法を示す断面図である。
【００４２】
第３の参考例では、強誘電体キャパシタ１の上方に位置する複数の配線層のうちで最も下層の配線５とその上の配線９との間の層間絶縁膜内にアルミナ膜を形成する。即ち、第１の参考例で層間絶縁膜７を形成するのに対し、本実施形態では、図５に示すように、層間絶縁膜７ａ、アルミナ膜４１及び層間絶縁膜７ｂを順次形成する。その他の工程は、第１の参考例と同様にして行う。
【００４３】
このような第３の参考例では、強誘電体キャパシタ１の近傍にアルミナ膜４１を形成しているため、例え外部から水分等が浸入してきたとしても、強誘電体膜１ｂまで到達する前にその拡散を抑制することができる。
【００４４】
なお、実施形態及び第１〜第３の参考例のいずれかを２種以上組み合わせてもよい。
【００４５】
また、シリコン窒化膜１９の形成を省略してもよい。
【００４６】
次に、本願発明者が行った試験の結果について説明する。
【００４７】
（第１の試験）
第１の試験では、３種の試料を１０個ずつ作製し、王水の染み込み具合を観察した。その後、ポリイミド膜の形成まで行って強誘電体メモリを完成させた後、硫酸中に約３０秒間浸漬してポリイミド膜を剥離した。そして、各試料を王水中に約１分間浸漬し、染み込みの発生具合を評価した。この結果を、条件と共に下記表１に示す。なお、これらの３種の試料では、パッドを覆うシリコン酸化膜及びシリコン窒化膜の形成条件及び厚さを相違させると共に、実施例１のみにパッド下のアルミナ膜を形成した。
【００４８】
【表１】
0005045101.tif 000002
【００４９】
なお、実施例１では、シリコン酸化膜として、配線（パッド）を覆うＴＥＯＳ膜を１６００ｎｍ形成した後、ＣＭＰにより厚さが３５０ｎｍとなるまで研磨した。即ち、実施例１は第２の参考例に準じたものである。一方、比較例１及び２では、ＴＥＯＳを用いてシリコン酸化膜を１００ｎｍの厚さで形成した。更に、比較例１の試料を硫酸中に浸漬し、ＳＥＭ（Scanning Electron Microscope）観察を行ったところ、図７に示すように、Ａｌ配線に腐食している部分（矢印で示す部分）が存在した。また、本願発明者は、図７中の矢印Ａ及びＢで示す部分のＳＥＭ写真を撮影した。図８は、図７中の矢印Ａで示す部分のＳＥＭ写真であり、図９は、図７中の矢印Ｂで示す部分のＳＥＭ写真である。図８及び図９に示すように、シリコン窒化膜にクラック（円で囲んだ領域内）が発生していた。
【００５０】
（第２の試験）
第２の試験では、２種の試料を２０個ずつ作製し、ＰＴＨＳ耐性の評価を行った。この結果を表２に示す。実施例２は、第２の参考例に準じたものであり、比較例３は、第２の参考例からパッド下のアルミナ膜を除いたものに相当する。
【００５１】
【表２】
0005045101.tif 000003
【産業上の利用可能性】
【００５２】
以上詳述したように、本発明によれば、最も上方に位置する２個の配線層の間にアルミナ膜が形成されているため、上層及び外部からの強誘電体キャパシタへの悪影響を抑制することができる。例えば、外部からの水分の浸入を抑制することができる。また、最も上方に位置する配線層を覆うカバー膜を、水分が拡散しやすい材料を用いて形成したとしても、強誘電体キャパシタまでの拡散を抑制することができる。従って、カバー膜として、従来使用を避けていた、高い平坦度を得ることができるものの水分が拡散しやすい材料からなる膜も形成することができる。このため、カバー膜のクラックを抑制することも可能である。
【図１】
0005045101.tif 000004
【図２Ａ】
0005045101.tif 000005
【図２Ｂ】
0005045101.tif 000006
【図２Ｃ】
0005045101.tif 000007
【図２Ｄ】
0005045101.tif 000008
【図２Ｅ】
0005045101.tif 000009
【図２Ｆ】
0005045101.tif 000010
【図２Ｇ】
0005045101.tif 000011
【図２Ｈ】
0005045101.tif 000012
【図２Ｉ】
0005045101.tif 000013
【図３Ａ】
0005045101.tif 000014
【図３Ｂ】
0005045101.tif 000015
【図４Ａ】
0005045101.tif 000016
【図４Ｂ】
0005045101.tif 000017
【図５】
0005045101.tif 000018
【図６】
0005045101.tif 000019
【図７】
0005045101.tif 000020
【図８】
0005045101.tif 000021
【図９】
0005045101.tif 000022