(57)【特許請求の範囲】
【請求項１】
データを記憶するメモリと、処理に必要な前記データを要求するリードリクエストを発行するホスト装置と、に接続されたインタフェースコントローラであって、
前記リードリクエストをリクエストパケットに変換し、前記リクエストパケットを前記メモリに出力するパケット生成手段と、
前記メモリから、前記リードリクエストに応じたレスポンスパケットを取得し、前記レスポンスパケットから、前記処理に必要なデータであるレスポンスデータを抽出するパケット解釈手段と、
前記レスポンスデータを記憶する受信バッファと、
１つのリードリクエストに対して取得すべきレスポンスパケットの最大数を示す、最大レスポンス数を算出する算出手段と、
前記受信バッファに記憶された前記レスポンスデータを含むホストレスポンスを生成し、前記ホストレスポンスを前記ホスト装置に出力し、出力された前記ホストレスポンスに対応する前記最大レスポンス数の総和である第１累積最大レスポンス数を算出するプロトコル生成手段と、
生成された前記リクエストパケットに対応する前記最大レスポンス数の総和である、第２累積最大レスポンス数を算出し、前記第１累積最大レスポンス数及び前記受信バッファのサイズの和と、前記最大レスポンス数及び前記第２累積最大レスポンス数の和と、の大小関係に従って、前記ホスト装置に対して、新たなリードリクエストの発行許可を行うリクエスト発行制御手段と、を備えたことを特徴とするインタフェースコントローラ。
【請求項２】
前記算出手段は、アドレス、データ長及びバウンダリに基づいて、前記最大レスポンス数を算出する請求項１に記載のインタフェースコントローラ。
【請求項３】
前記リクエスト発行制御手段は、前記リクエストパケットが生成されたときに、生成されたリクエストパケットに対応する最大レスポンス数を前記第２累積最大レスポンス数に加算することにより、前記第２累積最大レスポンス数を更新する請求項１又は２に記載のインタフェースコントローラ。
【請求項４】
前記プロトコル生成手段は、前記ホスト装置に前記ホストレスポンスが出力されたときに、生成されたホストレスポンスに対応する最大レスポンス数を前記第１累積最大レスポンス数に加算することにより、前記第１累積最大レスポンス数を更新する請求項１乃至３の何れか１項に記載のインタフェースコントローラ。
【請求項５】
前記リクエスト発行制御手段は、前記第１累積最大レスポンス数及び前記受信バッファのサイズの和が、前記最大レスポンス数及び前記第２累積最大レスポンス数の和より小さい場合に、前記ホスト装置に対して、ビジー状態を通知する、請求項１乃至４の何れか１項に記載のインタフェースコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェースコントローラに関し、特に、ホスト装置とメモリとの間で行われるリードリクエスト及びリードレスポンスを制御するインタフェースコントローラに関する。
【背景技術】
【０００２】
ホスト装置（例えば、ＣＰＵ（Central Processing Unit））とデバイス（例えば、メモリ）を接続するためのインタフェースとしてＰＣＩ  Ｅｘｐｒｅｓｓが知られている。
【０００３】
ＰＣＩ  Ｅｘｐｒｅｓｓのインタフェースコントローラは、ＣＰＵからメモリに対するメモリリードアクセスにおいて、ＣＰＵによって発行されたメモリリードを要求するパケット（以下「リードリクエストパケット」という）をメモリのインタフェースコントローラに送信し、メモリのリードレスポンスデータを含むパケット（以下「リードレスポンスパケット」という）を受信する。このとき、ＰＣＩ  Ｅｘｐｒｅｓｓのインタフェースコントローラは、リードレスポンスパケットを受信バッファに保存するとともにエラーチェックを行い、エラーがなければシステムバスへレスポンスデータを出力する。
【０００４】
しかし、ＣＰＵによって連続的にリードリクエストが発行されるため、メモリのリードレスポンスデータのデータサイズが受信バッファの容量を上回る場合には、インタフェースコントローラの受信バッファにオーバーフローが発生し、インタフェースコントローラのパフォーマンスが低下するという問題がある。
【０００５】
これに対して、インタフェースコントローラのパフォーマンスを向上させる方法として、ＣＰＵが受信バッファのサイズを考慮してリードリクエストを発行する方法がある。この場合には、ＣＰＵは、受信バッファにオーバーフローが発生しないようにするために、受信バッファのサイズや状況を伝えるサイドバンド信号に従ってメモリリードアクセスにおけるデータサイズを算出し、データサイズを制御する。
【０００６】
しかし、ＣＰＵは、データサイズを算出するための処理を行うので、パフォーマンスが低下するという問題がある。さらに、サイドバンド信号を通信するための専用のシステムバスが必要となり、システム全体の汎用性が低下するという問題がある。
【０００７】
また、ＰＣＩ Ｅｘｐｒｅｓｓには、１つのリードリクエストに対して、デバイスが複数個のパケットに分割されたリードレスポンスを返すことができるという利点がある。パケットの分割数は、アドレスとデータ長で決められ、分割の有無はデバイスに依存する。
【０００８】
しかし、ホスト装置は、１つのリードリクエストに対するパケットの分割数が分からないので、ＣＰＵが受信バッファのサイズを考慮してリードリクエストを発行しても、リードリクエストに対するパケットの分割数が多い場合には、受信バッファがオーバーフローするという問題がある。
【特許文献１】特開２００５−３２２３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、１つのリクエストに対して複数のレスポンスが発生するメモリアクセスにおいて、ホスト装置のパフォーマンス及びシステムの汎用性を維持し、インタフェースコントローラの受信バッファのオーバーフローを回避することである。
【課題を解決するための手段】
【００１０】
本発明の第１態様のインタフェースコントローラは、データを記憶するメモリと、処理に必要な前記データを要求するリードリクエストを発行するホスト装置と、に接続される。インタフェースコントローラは、パケット生成手段と、パケット解釈手段と、受信バッファと、算出手段と、プロトコル生成手段と、リクエスト発行制御手段と、を備える。パケット生成手段は、前記リードリクエストをリクエストパケットに変換し、前記リクエストパケットを前記メモリに出力する。パケット解釈手段は、前記メモリから、前記リードリクエストに応じたレスポンスパケットを取得し、前記レスポンスパケットから、前記処理に必要なデータであるレスポンスデータを抽出する。受信バッファは、前記レスポンスデータを記憶する。算出手段は、１つのリードリクエストに対して取得すべきレスポンスパケットの最大数を示す、最大レスポンス数を算出する。プロトコル生成手段は、前記受信バッファに記憶された前記レスポンスデータを含むホストレスポンスを生成し、前記ホストレスポンスを前記ホスト装置に出力し、出力された前記ホストレスポンスに対応する前記最大レスポンス数の総和である第１累積最大レスポンス数を算出する。リクエスト発行制御手段は、生成された前記リクエストパケットに対応する前記最大レスポンス数の総和である、第２累積最大レスポンス数を算出し、前記第１累積最大レスポンス数及び前記受信バッファのサイズの和と、前記最大レスポンス数及び前記第２累積最大レスポンス数の和と、の大小関係に従って、前記ホスト装置に対して、新たなリードリクエストの発行許可を行う。
【発明の効果】
【００１１】
本発明によれば、１つのリクエストに対して複数のレスポンスが発生するメモリアクセスにおいて、インタフェースコントローラの受信バッファのオーバーフローを回避することができ、ひいては、ホスト装置のパフォーマンス及びシステムの汎用性を維持し、インタフェースコントローラの受信バッファのオーバーフローを回避することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
はじめに、本発明の実施例１について説明する。
【００１４】
図１は、本発明の実施例１に係るホスト装置及びメモリを含むシステムの構成を示すブロック図である。
【００１５】
本発明の実施例１に係るシステムは、インタフェースコントローラ１０１、ホスト装置１０２、専用インタフェースコントローラ１０３及びメモリ１０４を備えている。
【００１６】
インタフェースコントローラ１０１は、システムバスを介してホスト装置１０２と接続され、専用バスを介してメモリインタフェースコントローラ１０３と接続されている。
【００１７】
インタフェースコントローラ１０１は、システムバス上及び専用バス上の通信を制御する。インタフェースコントローラ１０１は、ホスト装置１０２によって発行されたリクエストに従って専用バスのパケット（以下「リクエストパケット」という）を生成し、専用バスを介してリクエストパケットをメモリインタフェースコントローラ１０３に送信する。インタフェースコントローラ１０１は、メモリインタフェースコントローラ１０３によって生成されたレスポンスパケットに従ってレスポンスを生成し、システムバスを介してレスポンスをホスト装置１０２に送信する。
【００１８】
ホスト装置１０２は、システムバスを介してインタフェースコントローラ１０１と接続されている。ホスト装置１０２は、ＤＭＡ（Direct Memory Access）１０２ＡやＣＰＵ（Central Processing Unit）１０２Ｂである。
【００１９】
ＤＭＡ１０２Ａは、メモリ１０４に対するリクエストを発行し、リクエストに対するレスポンスを受信する。
【００２０】
ＣＰＵ１０２Ｂは、メモリ１０４に対するリクエストを発行し、リクエストに対するレスポンスを受信する。ＣＰＵ１０２Ｂは、所定のプログラムに従って演算し、図示されないデバイスの制御を行う。
【００２１】
メモリインタフェースコントローラ１０３は、専用バスを介してインタフェースコントローラ１０１と接続され、図示されない内部バスを介してメモリ１０４に接続されている。
【００２２】
メモリインタフェースコントローラ１０３は、専用バス上の通信を制御する。メモリインタフェースコントローラ１０３は、インタフェースコントローラ１０１によって生成されたリクエストパケットに従ってメモリ１０４に記憶されたデータを読み出し、複数のレスポンスパケットに分割し、専用バスを介して各レスポンスパケットをインタフェースコントローラ１０１に送信する。
【００２３】
メモリ１０４は、ホスト装置１０２によって発行されるリードリクエストの対象となるデータを記憶する。
【００２４】
例えば、システムバスはＯＣＰ（Open Core Protocol）バスであり、専用バスはＰＣＩ  Ｅｘｐｒｅｓｓバスである。
【００２５】
例えば、リクエストはホスト装置１０２からメモリ１０４に対するリードリクエストであり、レスポンスは、リードリクエストに対するリードレスポンスである。
【００２６】
図２は、本発明の実施例１に係るインタフェースコントローラ１０１の構成を示すブロック図である。
【００２７】
本発明の実施例１に係るインタフェースコントローラ１０１は、最大分割数算出手段１０１Ａ、リクエスト発行制御手段１０１Ｂ、パケット生成手段１０１Ｃ、パケット解釈手段１０１Ｄ、バッファ１０１Ｅ及びプロトコル生成手段１０１Ｆを備えている。
【００２８】
最大分割数算出手段１０１Ａは、ホスト装置１０２によって発行されたリクエストに従って、リクエストに対するレスポンスのパケットの最大分割数ｎを算出し、後述するタグを付加し、リクエスト発行制御手段１０１Ｂ及びプロトコル生成手段１０１Ｆに出力する。
【００２９】
リクエスト発行制御手段１０１Ｂは、最大分割数算出手段１０１Ａによって出力された最大分割数ｎ及びパケット生成手段１０１Ｃによって生成されたリクエストパケットに対応するリクエスト（以下「処理済リクエスト」という）の最大分割数の総和Ｍｔを図示されないレジスタに登録する。
【００３０】
リクエスト発行制御手段１０１Ｂは、パケット生成手段１０１Ｃによってリクエストパケットが生成されたときに、処理済リクエストの最大分割数の総和Ｍｔに最大分割数ｎを加算し、更新する。
【００３１】
リクエスト発行制御手段１０１Ｂは、最大分割数算出手段１０１Ａによって出力された最大分割数ｎ（最大レスポンス数）及び処理済リクエストの最大分割数の総和（第２累積最大レスポンス数）Ｍｔの和と、ホスト装置１０２に出力されたレスポンス（以下「処理済レスポンス」という）の最大分割数の総和（第１累積最大レスポンス数）Ｍｒ及び受信バッファ１０１Ｅのヘッダ領域サイズＢｈの和との大小関係に従って受信バッファ１０１Ｅがオーバーフローしているか否かを判断し、判断結果に従ってＢＵＳＹ状態をホスト装置１０２に通知する。
【００３２】
パケット生成手段１０１Ｃは、ホスト装置１０２によって発行されたリクエストを専用バスのパケットに変換し、リクエストパケットを生成してメモリ１０４に出力する。
【００３３】
パケット解釈手段１０１Ｄは、メモリ１０４から出力されたレスポンスパケットにエラーが含まれているか否かを解釈し、後述するレスポンスヘッダ及びレスポンスデータを受信バッファに出力する。
【００３４】
受信バッファ１０１Ｅは、レスポンスパケットのヘッダ部を記憶するヘッダ領域とデータ部を記憶するデータ領域に分割されている。受信バッファ１０１Ｅは、パケット解釈手段１０１Ｄから出力されたレスポンスヘッダをヘッダ領域に記憶し、レスポンスデータをデータ領域に記憶する。受信バッファ１０１Ｅは、ヘッダ領域の容量がなくなった場合にオーバーフローとなる。
【００３５】
プロトコル生成手段１０１Ｆは、受信バッファ１０１Ｅに記憶されたレスポンスヘッダ及びレスポンスデータを読み出し、システムバスのプロトコルに従ってレスポンスを生成してホスト装置１０２に送信する。プロトコル生成手段１０１Ｆは、最大分割数算出手段１０１Ａから出力された最大分割数ｎとタグを対応付けて図示されないレジスタに登録する。プロトコル生成手段１０１Ｆは、処理済レスポンスの最大分割数の総和Ｍｒを更新し、リクエスト発行制御手段１０１Ｂに出力する。
【００３６】
なお、レスポンスの構成は、システムバスのプロトコルに従うものであって、レスポンスデータのみから構成されても良いし、レスポンスデータのエラーを示す情報が含まれても良い。
【００３７】
図３は、本発明の実施例１に係るパケットのデータ構造を示す概略図である。
【００３８】
例えば、本発明の実施例１に係るパケットは、ＴＬＰ（Transaction Layer Packet）である。
【００３９】
図３Ａは、本発明の実施例１に係るリクエストパケットのデータ構造を示す。図３Ａに示されるように、本発明の実施例１に係るリクエストパケットは、タグ、アドレス及びリクエストデータ長を含むヘッダ部から構成される。
【００４０】
例えば、本発明の実施例１に係るリクエストパケットはNon Postedパケットである。
【００４１】
タグは、リクエストパケットとレスポンスパケットを対応付けるための情報であって、リクエストパケット毎に固有の情報である。
【００４２】
アドレスは、リクエストの発行先を特定するための情報であって、メモリ１０４に割り当てられている情報である。
【００４３】
リクエストデータ長は、要求するデータ（リクエストに対するレスポンス）のサイズである。
【００４４】
図３Ｂは、本発明の実施例１に係るレスポンスパケットのデータ構造を示す。図３Ｂに示されるように、本発明の実施例１に係るレスポンスパケットは、タグ、レスポンスデータ長及び残りデータ長を含むヘッダ部並びにレスポンスデータを含むデータ部から構成される。
【００４５】
例えば、本発明の実施例１に係るレスポンスパケットはCompletionパケットである。
【００４６】
タグは、リクエストパケットとレスポンスパケットを対応付けるための情報であって、対応するリクエストパケット毎に固有の情報である。
【００４７】
レスポンスデータ長は、データ部のレスポンスデータのサイズである。
【００４８】
残りデータ長は、他のレスポンスパケットのうち、メモリインタフェースコントローラ１０３からインタフェースコントローラ１０１に転送されていないレスポンスパケットであって、同じタグが付されたレスポンスパケットのレスポンスデータのデータ長の合計である。
【００４９】
図４は、本発明の実施例１に係るメモリインタフェースコントローラ１０３のパケットの最大分割数ｎを説明する説明図である。
【００５０】
図４Ａに示されるように、レスポンスデータのメモリ１０４の開始アドレスが0010h番地であり、終了アドレスが008Fhであり、メモリインタフェースコントローラ１０３のバウンダリモードが６４バイトである場合には、レスポンスデータのデータサイズに対してバウンダリアドレス（0040h番地、0080h番地）が２つ存在するので、最大分割数ｎは３となる。
【００５１】
図４Ｂに示されるように、レスポンスデータのメモリ１０４の開始アドレスが0010h番地であり、終了アドレスが008Fhであり、メモリインタフェースコントローラ１０３のバウンダリモードが１２８バイトモードである場合には、レスポンスデータのデータサイズに対してバウンダリアドレス（0080h番地）が１つ存在するので、最大分割数ｎは２となる。
【００５２】
なお、メモリインタフェース１０３は、必ずしもパケットを分割するとは限らない。
【００５３】
また、メモリインタフェース１０３は、複数のバウンダリモードを有し、両者を切り替えても良い。
【００５４】
図５は、本発明の実施例１に係るリクエスト処理の処理手順を示すフローチャートである。
【００５５】
本発明の実施例１に係るリクエスト処理は、ホスト装置１０２によってリクエストが発行されたときに、インタフェースコントローラ１０１によって行われる処理である。
【００５６】
はじめに、パケット生成手段１０１Ｃは、ホスト装置１０２によって発行されたリクエストに基づいてリクエストパケットを生成し、専用バスを介してメモリインタフェース１０３に送信する（Ｓ５０１）。
【００５７】
続いて、最大分割数算出手段１０１Ａは、ホスト装置１０２によって発行されたリクエストについて、リクエストの開始アドレスとリクエストサイズに従って最大分割数ｎを算出し、リクエスト発行制御手段１０１Ｂ及びプロトコル生成手段１０１Ｆに出力する（Ｓ５０２）。
【００５８】
続いて、リクエスト発行制御手段１０１Ｂは、最大分割数ｎ及び処理済リクエストの最大分割数の総和Ｍｔの和と、処理済レスポンスの最大分割数の総和Ｍｒ及び受信バッファのヘッダ領域サイズＢｈの和との大小関係に従って受信バッファ１０１Ｅのオーバーフローを判断する（Ｓ５０３）。
【００５９】
「ｎ＋Ｍｔ」が「Ｍｒ＋Ｂｈ」より大きい場合には（Ｓ５０３−ＮＯ）、リクエスト発行制御手段１０１Ｂは、ホスト装置１０２にＢＵＳＹ状態を通知し（Ｓ５０４）、Ｓ５０１へ戻る。
【００６０】
一方、「ｎ＋Ｍｔ」が「Ｍｒ＋Ｂｈ」以下である場合には（Ｓ５０３−ＹＥＳ）、プロトコル生成手段１０１Ｆは、最大分割数算出手段１０１Ａから出力されたタグに対応付けられた最大分割数ｎを図示されないレジスタに登録する（Ｓ５０５）。
【００６１】
続いて、リクエスト発行制御手段１０１Ｂは、処理済リクエストの最大分割数の総和ＭｔにＳ５０５において登録された最大分割数ｎのタグに対応付けられた最大分割数ｎを加算し、処理済リクエストの最大分割数の総和Ｍｔを更新する（Ｓ５０６）。
【００６２】
Ｓ５０５が終了した後、本発明の実施例１に係るリクエスト処理が終了する。
【００６３】
図６は、本発明の実施例１に係るレスポンス処理の処理手順を示すフローチャートである。
【００６４】
本発明の実施例１に係るレスポンス処理は、プロトコル生成手段１０１Ｆによってレスポンスが出力されたときに、インタフェースコントローラ１０１によって行われる処理である。なお、本発明の実施例１に係るレスポンス処理は、本発明の実施例１に係るリクエスト処理と並行に行われる。
【００６５】
はじめに、パケット解釈手段１０１Ｄは、レスポンスパケットを解釈し、レスポンスヘッダとレスポンスデータに分けて受信バッファ１０１Ｅに出力する（Ｓ６０１）。
【００６６】
続いて、受信バッファ１０１Ｅは、Ｓ６０１においてパケット解釈手段１０１Ｄから出力されたレスポンスヘッダをヘッダ領域に記憶し、レスポンスデータをデータ領域に記憶する（Ｓ６０２）。
【００６７】
続いて、プロトコル生成手段１０１Ｆは、受信バッファ１０１Ｅからレスポンスデータを読み出し、システムバスのプロトコルに従ってレスポンスを生成してホスト装置１０２に送信する（Ｓ６０３）。
【００６８】
続いて、プロトコル生成手段１０１Ｆは、リクエストに対するレスポンスが終了したか否かを判断する（Ｓ６０４）。Ｓ６０４の判断は、レスポンスパケットのヘッダ部（タグ及び残りデータ長）に従って行われる。例えば、残りデータ長が０であるタグに対応するレスポンスについては「終了した（Ｓ６０４−ＹＥＳ）」と判断される。
【００６９】
リクエストに対するレスポンスが終了した場合には（Ｓ６０４−ＹＥＳ）、プロトコル生成手段１０１Ｆは、処理済レスポンスの最大分割数の総和Ｍｒに、図５のＳ５０５において登録された最大分割数ｎのうち終了したレスポンスパケットのタグに対応する最大分割数ｎを加算し、処理済レスポンスの最大分割数の総和Ｍｒを更新する（Ｓ６０５）。
【００７０】
一方、リクエストに対するレスポンスが終了していない場合には（Ｓ６０４−ＮＯ）、Ｓ６０１へ戻る。
【００７１】
Ｓ６０５が終了した後、本発明の実施例１に係るレスポンス処理が終了する。
【００７２】
次に、本発明の実施例１の具体例について説明する。
【００７３】
はじめに、メモリインタフェース１０３のバウンダリモードが６４バイトモードである場合の具体例について説明する。
【００７４】
ＣＰＵ１０２Ｂによってアドレス0000_0010h番地から0000_008Fh番地までのデータを読み出すリードリクエストが発行された場合には、図４Ａに示されるように、６４バイトモードのバウンダリアドレスである0000_0040h番地と0000_0080h番地をまたぐ。
【００７５】
この場合には、メモリインタフェース１０３は、最大３つのレスポンスパケットに分割して、リードリクエストに対するレスポンスデータを返すことができる。
【００７６】
この場合の３つのレスポンスパケットの内容は、１つ目のパケットには、アドレス0000_0010h番地から0000_003Fh番地までのレスポンスデータが含まれ、２つ目のパケットには、アドレス0000_0040h番地から0000_007Fh番地までのレスポンスデータが含まれ、３つ目のパケットには、アドレス0000_0080h番地から0000_008Fh番地までのレスポンスデータが含まれる。
【００７７】
次に、メモリインタフェース１０３のバウンダリモードが１２８バイトモードである場合の具体例について説明する。
【００７８】
ＣＰＵ１０２Ｂによってアドレス0000_0010h番地から0000_008Fh番地までのデータを読み出すリードリクエストが発行された場合には、図４Ｂに示されるように、１２８バイトモードのバウンダリアドレスである0000_0080h番地をまたぐ。
【００７９】
この場合には、メモリインタフェース１０３は、最大２つのレスポンスパケットに分割して、リードリクエストに対するレスポンスデータを返すことができる。
【００８０】
この場合の３つのレスポンスパケットの内容は、１つ目のパケットには、アドレス0000_0010h番地から0000_003Fh番地までのレスポンスデータが含まれ、２つ目のパケットには、アドレス0000_0040h番地から0000_008Fh番地までのレスポンスデータが含まれるか、または、１つ目のパケットには、アドレス0000_0010h番地から0000_007Fh番地までのレスポンスデータ、２つ目のパケットには、アドレス0000_0080h番地から0000_008Fh番地までのレスポンスデータが含まれる。
【００８１】
これらのバウンダリモードは、メモリインタフェースコントローラ１０３に依存するため、インタフェースコントローラ１０１は、リクエストパケットを生成するときにレスポンスパケットの分割数を特定することができない。
【００８２】
本発明の実施例１によれば、インタフェースコントローラ１０１は、リクエストデータの開始アドレス及びデータ長に従って最大分割数ｎを算出し、最大分割数ｎに従って受信バッファ１０１Ｅのオーバーフローの判断を行うので、１つのリクエストに対して複数のレスポンスが存在する場合であっても、受信バッファのオーバーフローを回避することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１に係るホスト装置及びメモリを含むシステムの構成を示すブロック図である。
【図２】本発明の実施例１に係るインタフェースコントローラ１０１の構成を示すブロック図である。
【図３】Ａ及びＢは、本発明の実施例１に係るパケットのデータ構造を示す概略図である。
【図４】Ａ及びＢは、本発明の実施例１に係るメモリインタフェースコントローラ１０３のパケットの最大分割数ｎを説明する説明図である。
【図５】本発明の実施例１に係るリクエスト処理の処理手順を示すフローチャートである。
【図６】本発明の実施例１に係るレスポンス処理の処理手順を示すフローチャートである。
【符号の説明】
【００８４】
１０１  インタフェースコントローラ
１０１Ａ  最大分割数算出手段
１０１Ｂ  リクエスト発行制御手段
１０１Ｃ  パケット生成手段
１０１Ｄ  パケット解釈手段
１０１Ｅ  受信バッファ
１０１Ｆ  プロトコル生成手段
１０２  ホスト装置
１０２Ａ  ＤＭＡ
１０２Ｂ  ＣＰＵ
１０３  メモリインタフェースコントローラ
１０４  メモリ
【図１】
0005101195.tif 000002
【図２】
0005101195.tif 000003
【図３】
0005101195.tif 000004
【図４】
0005101195.tif 000005
【図５】
0005101195.tif 000006
【図６】
0005101195.tif 000007