(57)【特許請求の範囲】
【請求項１】
第１の電極となる半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の導電体膜を形成する工程と、
上記第１の導電体膜の表面に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の電極となる第２の導電体膜を形成する工程と
を含み、
上記第３の絶縁膜に含まれる導電体の微粒子は、
上記第１の導電体膜に近接する第１の導電体の微粒子と、
上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムであり、
上記導電体の微粒子の直径もしくは高さをＨとし、
上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、
上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴とするメモリ膜の製造方法。
【請求項２】
請求項１に記載のメモリ膜の製造方法において、
上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程は、
上記第２の絶縁膜上に導電体の微粒子を形成する工程と、
上記導電体の微粒子の表面に第３の絶縁膜を形成する工程とからなる一連の工程を、
少なくとも１回行うことからなることを特徴とするメモリ膜の製造方法。
【請求項３】
請求項２に記載のメモリ膜の製造方法において、
上記一連の工程を、２回行うことを特徴とするメモリ膜の製造方法。
【請求項４】
請求項２又は３のいずれかに記載のメモリ膜の製造方法において、
上記第１の導電体膜は半導体からなり、
上記導電体の微粒子は半導体からなり、
上記半導体基板上に第１の絶縁膜を形成する工程と、
上記導電体膜の表面に第２の絶縁膜を形成する工程と
上記導電体の微粒子の表面に第３の絶縁膜を形成する工程と
はいずれも熱酸化工程であり、
上記第１の絶縁膜上に第１の導電体膜を形成する工程と、
上記第２の絶縁膜上に導電体の微粒子を形成する工程と
はいずれも化学的気相成長法によることを特徴とするメモリ膜の製造方法。
【請求項５】
請求項４に記載のメモリ膜の製造方法において、
上記第１の導電体膜は多結晶半導体もしくは非晶質半導体であることを特徴とするメモリ膜の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載のメモリ膜の製造方法において、
上記半導体基板はシリコン基板からなり、
上記第１の導電体膜はシリコンからなり、
上記第１乃至第３の絶縁膜はいずれもシリコン酸化膜からなり、
上記導電体の微粒子はいずれもシリコンからなることを特徴とするメモリ膜の製造方法。
【請求項７】
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放し、上記非晶質半導体膜を清浄化する工程と、
上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
上記非晶質半導体膜の上部及び上記半導体核の表面部を熱酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。
【請求項８】
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放し、上記非晶質半導体膜を清浄化する工程と、
上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
上記非晶質半導体膜の上部及び上記半導体核の表面部を熱酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する工程と、
上記第２の導電体の微粒子表面に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。
【請求項９】
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
熱酸化により上記非晶質半導体膜の上部及び上記半導体核の表面部を酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。
【請求項１０】
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
熱酸化により上記非晶質半導体膜の上部及び上記半導体核の表面部を酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する工程と、
上記第２の導電体の微粒子表面に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。
【請求項１１】
請求項７乃至１０のいずれかに記載のメモリ膜の製造方法において、
上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程の後に、大気開放せずにアニールを行い上記半導体核を成長させる工程を行うことを特徴とするメモリ膜の製造方法。
【請求項１２】
第１の電極となる半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成された導電体の微粒子を含む第３の絶縁膜と、
上記第３の絶縁膜上に形成された第２の電極となる第２の導電体膜と
からなり、
上記第３の絶縁膜に含まれる導電体の微粒子は、
上記第１の導電体膜に近接する第１の導電体の微粒子と、
上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムであり、
上記導電体の微粒子の直径もしくは高さをＨとし、
上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、
上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴とするメモリ膜。
【請求項１３】
請求項１２に記載のメモリ膜において、上記第３の絶縁膜に含まれる導電体の微粒子の位置は実質的にランダムであることを特徴とするメモリ膜。
【請求項１４】
請求項１２又は１３に記載のメモリ膜において、
上記半導体基板はシリコン基板であり、
上記第１の導電体膜はシリコンからなり、
上記第１及び第３の絶縁膜はいずれもシリコン酸化膜からなり、
上記導電体の微粒子はシリコンからなることを特徴とするメモリ膜。
【請求項１５】
請求項１２乃至１４のいずれかに記載のメモリ膜において、
上記第１の絶縁膜の厚さは２ｎｍ〜５ｎｍであり、
上記導電体の微粒子の直径は３ｎｍ〜７ｎｍであることを特徴とするメモリ膜。
【請求項１６】
電界効果型トランジスタのゲート絶縁膜が請求項１２乃至１５のいずれかに記載のメモリ膜からなることを特徴とするメモリ素子。
【請求項１７】
請求項１６に記載のメモリ素子において、ＳＯＩ基板上に形成されたことを特徴とするメモリ素子。
【請求項１８】
請求項１６又は１７に記載のメモリ素子を集積したことを特徴とする半導体集積回路。
【請求項１９】
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し箇所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれ請求項１２乃至１５のいずれかに記載のメモリ膜を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２のビット線が、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられ、
上記第１のビット線、第２のビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板は表面側にウェル領域を有し、このウェル領域が上記素子分離領域によって区分されていることを特徴とする半導体記憶装置。
【請求項２０】
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し箇所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれ請求項１２乃至１５のいずれかに記載のメモリ膜を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２のビット線が、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられ、
上記第１のビット線、第２のビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板として、絶縁体上にシリコンからなるボディを有するＳＯＩ基板を備え、このＳＯＩ基板のボディが上記活性領域を構成することを特徴とする半導体記憶装置。
【請求項２１】
請求項１９又は２０に記載の半導体記憶装置において、
上記ワード線のうち上記チャネル領域上に存する部分がゲート電極を構成することを特徴とする半導体記憶装置。
【請求項２２】
請求項１９乃至２１のいずれかに記載の半導体記憶装置において、
書き込み時及び消去時において、
選択されたメモリセルにおいて、上記ワード線と上記第３のビット線との間の電位差の絶対値ＶがＶ＝ＶＤＤであるとき、
選択ワード線もしくは選択ビット線のどちらか一方にのみ接続されているメモリセルにおいて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴とする半導体記憶装置。
【請求項２３】
請求項１９乃至２２のいずれかに記載の半導体記憶装置と、ロジック回路とを混載したことを特徴とする半導体集積回路。
【請求項２４】
請求項１８又は２３に記載の半導体集積回路を具備したことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器に関する。より具体的には、導電体の微粒子を含むメモリ膜およびその製造方法、並びにそのようなメモリ膜を有するメモリ素子に関する。また、そのようなメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器に関する。
【０００２】
【従来の技術】
電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを、メモリ素子として用いる従来技術として、フラッシュメモリが挙げられる。フラッシュメモリには、コントロールゲートとチャネル領域との間の絶縁膜中に、フローティングゲートと呼ばれる導電体膜がある。チャネル領域からフローティングゲートへ、ＦＮ（ファウラ−ノルドハイム）トンネリングにより電子を注入または放出することにより、フローティングゲート中の電荷量を変化させ、この電荷量の寡多を記憶情報として保持する。記憶情報の読み出しには、フローティングゲート中の電荷量の寡多を、電界効果トランジスタの閾値の差として検知することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、動作電圧が高いという問題があった。フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加し、消去時には選択ワード線に１０Ｖ、ビット線に−８Ｖを印可する。このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害していた。また、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【０００４】
本発明は上記の問題を解決するためになされたものであり、その目的は低電圧で動作可能なメモリ膜およびその製造方法を提供することにある。また、本発明の目的は、そのようなメモリ膜を有するメモリ素子を提供することにある。さらに、本発明の目的は、そのようなメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、第１の発明であるメモリ膜の製造方法は、
第１の電極となる半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の導電体膜を形成する工程と、
上記第１の導電体膜の表面に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の電極となる第２の導電体膜を形成する工程と
を含み、
上記第３の絶縁膜に含まれる導電体の微粒子は、
上記第１の導電体膜に近接する第１の導電体の微粒子と、
上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムであり、
上記導電体の微粒子の直径もしくは高さをＨとし、
上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、
上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴としている。
【０００６】
この明細書において「微粒子」とは、ナノメートル（ｎｍ）オーダの寸法を持つ粒子を意味する。
【０００７】
上記第１の発明のメモリ膜の製造方法によれば、上記半導体基板上に上記第１の絶縁膜を介して上記第１の導電体膜が形成され、上記第１の導電体膜上に上記第２の絶縁膜を介して導電体の微粒子を含む第３の絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体膜が形成される。それゆえ、上記半導体基板と上記第２の導電体膜が夫々電極となり、上記第１の導電体膜と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部となって、メモリ膜を構成する。このようにして形成されたメモリ膜は低電圧での書き込み・消去及び非破壊読み出しが可能である。
【０００８】
また、上記第３の絶縁膜に含まれる導電体の微粒子は、上記第１の導電体膜に近接する第１の導電体の微粒子と、上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムである。この結果、顕著なメモリ効果を持つメモリ膜が得られる上に、上記第３の絶縁膜に含まれる導電体の微粒子の位置を制御する必要がない。したがって簡単な工程で顕著なメモリ効果を持つメモリ膜を製造することができる。
【０００９】
また、上記導電体の微粒子の直径もしくは高さをＨとし、上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たす。この関係を満たす場合、上記第２の導電体の微粒子の多くが、上記第１の導電体の微粒子の斜め上方に位置し、真上に位置するものは少ない。したがって、メモリ膜の厚さを薄くして、静電容量を大きくすることができる。例えば、このメモリ膜を電界効果トランジスタのゲート絶縁膜中に導入した場合、実効的なゲート絶縁膜厚を薄くすることができ、短チャネル効果を抑制し、メモリ素子の微細化が可能となる。
【００１０】
１実施の形態では、上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程は、上記第２の絶縁膜上に導電体の微粒子を形成する工程と、上記導電体の微粒子の表面に第３の絶縁膜を形成する工程とからなる一連の工程を、少なくとも１回行うことからなることを特徴としている。
【００１１】
上記実施の形態によれば、上記一連の工程を少なくとも１回行うことにより、上記一連の工程を行わない場合にはみられなかったメモリ効果を出現させることができる。
【００１２】
１実施の形態では、上記一連の工程を２回行うことを特徴としている。
【００１３】
上記実施の形態によれば、顕著なメモリ効果を得られると同時に、短チャネル効果を抑制して素子の微細化が容易になる。
【００１４】
１実施の形態では、上記第１の導電体膜は半導体からなり、上記導電体の微粒子は半導体からなり、上記半導体基板上に第１の絶縁膜を形成する工程と、上記導電体膜の表面に第２の絶縁膜を形成する工程と上記導電体の微粒子の表面に第３の絶縁膜を形成する工程とはいずれも熱酸化工程であり、上記第１の絶縁膜上に第１の導電体膜を形成する工程と、上記第２の絶縁膜上に導電体の微粒子を形成する工程とはいずれも化学的気相成長法によることを特徴としている。
【００１５】
上記実施の形態によれば、上記第１の導電体膜及び上記導電体の微粒子はいずれも半導体からなり、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を形成する工程はいずれも熱酸化工程である。また、上記第１の導電体膜及び上記導電体の微粒子の形成は、いずれも化学的気相成長法による。すなわち、熱酸化工程と化学的気相成長法を繰り返しただけであるにもかかわらず、再現性よくメモリ効果が現れる。したがって、簡単な工程で電気特性が安定したメモリ膜を形成することが可能である。
【００１６】
１実施の形態では、上記第１の導電体膜は多結晶半導体もしくは非晶質半導体であることを特徴としている。
【００１７】
上記実施の形態によれば、上記第１の導電体膜を形成する条件は、広く製造されているフラッシュメモリのフローティングゲートを形成する工程と同様のものを用いることができる。また、上記第１の導電体膜を形成する条件を、上記第２の絶縁膜上に導電体の微粒子を形成する工程にそのまま用いることができる。したがって、工程及び工程の条件出しを簡略化することができる。
【００１８】
１実施の形態では、上記半導体基板はシリコン基板からなり、上記第１の導電体膜はシリコンからなり、上記第１乃至第３の絶縁膜はいずれもシリコン酸化膜からなり、上記導電体の微粒子はいずれもシリコンからなることを特徴としている。
【００１９】
上記実施の形態によれば、ＬＳＩの材料として最も広く使われているシリコンを用いることで、本発明のメモリ膜を用いた素子を、他の素子と混載するのが容易となる。また、非常に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００２０】
また、第２の発明であるメモリ膜の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放し、上記非晶質半導体膜を清浄化する工程と、
上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
上記非晶質半導体膜の上部及び上記半導体核の表面部を熱酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴としている。
【００２１】
上記第２の発明のメモリ膜の製造方法によれば、半導体基板上に、第１の絶縁膜と、第１の半導体膜と、第１の半導体の微粒子を含む第１の酸化膜と、第２の導電体膜とを備えた構造のメモリ膜を形成することができる。
【００２２】
更にまた、上記Ｓｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程において、ガスの供給時間を変化させるだけでシリコン微粒子の形成密度を制御することができる。したがって、メモリ膜の特性を制御するのが容易となる。
【００２３】
また、第３の発明であるメモリ膜の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放し、上記非晶質半導体膜を清浄化する工程と、
上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
上記非晶質半導体膜の上部及び上記半導体核の表面部を熱酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する工程と、
上記第２の導電体の微粒子表面に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴とする。
【００２４】
上記第３の発明のメモリ膜の製造方法によれば、半導体基板上に、第１の絶縁膜と、第１の半導体膜と、第１の半導体の微粒子を含む第１の酸化膜と、第３の絶縁膜に覆われた第２の導電体の微粒子と、第２の導電体膜とを備えた構造のメモリ膜を形成することができる。特に、第１の半導体の微粒子に加えて、第２の導電体の微粒子が形成されているので、上記第１の発明の１実施形態で上記一連の工程を２回行った場合と同様な構造のメモリ膜が形成される。したがって、顕著なメモリ効果を持つメモリ膜が得られる。また、上記第２の発明のメモリ膜の製造方法の場合と同様に、上記Ｓｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程において、ガスの供給時間を変化させるだけでシリコン微粒子の形成密度を制御することができる。したがって、メモリ膜の特性を制御するのが容易となる。
【００２５】
また、第４の発明であるメモリ膜の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
熱酸化により上記非晶質半導体膜の上部及び上記半導体核の表面部を酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴としている。
【００２６】
上記第４の発明のメモリ膜の製造方法によっても、上記第２の発明のメモリ膜の製造方法の場合と同様に、半導体基板上に、第１の絶縁膜と、第１の半導体膜と、第１の半導体の微粒子を含む第１の酸化膜と、第２の導電体膜とを備えた構造のメモリ膜を形成することができる。更にまた、上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入するので、上記非晶質半導体膜が汚染されることがなく、半導体核の生成が安定する。したがって、メモリ膜の特性のばらつきを少なくすることができる。
【００２７】
また、第５の発明であるメモリ膜の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程と、
上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程と、
熱酸化により上記非晶質半導体膜の上部及び上記半導体核の表面部を酸化して第１の酸化膜を形成することによって、上記非晶質半導体膜のうち上記上部以外の下部から第１の半導体膜を形成するとともに、上記半導体核のうち上記表面部以外の中心部から第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する工程と、
上記第２の導電体の微粒子表面に第３の絶縁膜を形成する工程と、
上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴としている。
【００２８】
上記第５の発明のメモリ膜の製造方法によっても、上記第３の発明のメモリ膜の製造方法の場合と同様に、半導体基板上に、第１の絶縁膜と、第１の半導体膜と、第１の半導体の微粒子を含む第１の酸化膜と、第３の絶縁膜に覆われた第２の導電体の微粒子と、第２の導電体膜とを備えた構造のメモリ膜を形成することができる。特に、第１の半導体の微粒子に加えて、第２の導電体の微粒子が形成されているので、上記第１の発明の１実施形態で上記一連の工程を２回行った場合と同様な構造のメモリ膜が形成される。したがって、顕著なメモリ効果を持つメモリ膜が得られる。また、上記第４の発明のメモリ膜の製造方法の場合と同様に、上記非晶質半導体膜を形成する工程の後、大気開放せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入するので、上記非晶質半導体膜が汚染されることがなく、半導体核の生成が安定する。したがって、メモリ膜の特性のばらつきを少なくすることができる。
【００２９】
１実施の形態では、上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方を含むガスを導入して半導体核を生成する工程の後に、大気開放せずにアニールを行い上記半導体核を成長させる工程を行うことを特徴としている。
【００３０】
上記実施の形態によれば、半導体核を適当な大きさに制御することができ、メモリ膜の特性を最適化することができる。
【００３１】
また、第６の発明であるメモリ膜は、
第１の電極となる半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成された導電体の微粒子を含む第３の絶縁膜と、
上記第３の絶縁膜上に形成された第２の電極となる第２の導電体膜と
からなり、
上記第３の絶縁膜に含まれる導電体の微粒子は、
上記第１の導電体膜に近接する第１の導電体の微粒子と、
上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムであり、
上記導電体の微粒子の直径もしくは高さをＨとし、
上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、
上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴としている。
【００３２】
上記構成によれば、上記半導体基板と上記第２の導電体膜が夫々電極となり、上記第１の導電体膜と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部となって、メモリ膜を構成する。このメモリ膜は、低電圧（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読み出しが可能である。したがって、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能である。また、低電圧動作が可能なことにより、メモリ膜の劣化を抑制することができる。したがって、第６の発明であるメモリ膜によれば、低電圧で信頼性の高いメモリ膜が提供される。
【００３３】
また、上記第３の絶縁膜に含まれる導電体の微粒子は、上記第１の導電体膜に近接する第１の導電体の微粒子と、上記第１の導電体の微粒子の斜め上方に隣接する第２の導電体の微粒子とを含み、上記第１の導電体膜がなす平面上に射影した上記第１の導電体の微粒子の位置は実質的にランダムである。この結果、顕著なメモリ効果を持つメモリ膜が得られる上に、上記第３の絶縁膜に含まれる導電体の微粒子の位置を制御する必要がない。したがって簡単な工程で顕著なメモリ効果を持つメモリ膜を製造することができる。
【００３４】
また、上記導電体の微粒子の直径もしくは高さをＨとし、上記第１の導電体膜と、上記第１の導電体の微粒子との距離をＳ１とし、上記第３の絶縁膜の厚さの平均をＷとするとき、
Ｗ≦２Ｈ＋Ｓ１
なる関係を満たす。この関係を満たす場合、上記第２の導電体の微粒子の多くが、上記第１の導電体の微粒子の斜め上方に位置し、真上に位置するものは少ない。したがって、メモリ膜の厚さを薄くして、静電容量を大きくすることができる。例えば、このメモリ膜を電界効果トランジスタのゲート絶縁膜中に導入した場合、実効的なゲート絶縁膜厚を薄くすることができ、短チャネル効果を抑制し、メモリ素子の微細化が可能となる。
【００３５】
１実施の形態では、上記第３の絶縁膜に含まれる導電体の微粒子の位置は実質的にランダムであることを特徴としている。
【００３６】
上記実施の形態によれば、メモリ特性が再現性よく現れる上に、上記第３の絶縁膜に含まれる導電体の微粒子の位置を制御する必要がない。したがって簡単な工程で再現性よくメモリ膜を製造することができる。
【００３７】
１実施の形態では、上記半導体基板はシリコン基板であり、上記第１の導電体膜はシリコンからなり、上記第１及び第３の絶縁膜はいずれもシリコン酸化膜からなり、上記導電体の微粒子はシリコンからなることを特徴としている。
【００３８】
上記実施の形態によれば、ＬＳＩの材料として最も広く使われているシリコンを用いることで、メモリ膜を用いた素子を、他の素子と混載するのが容易となる。また、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００３９】
１実施の形態では、上記第１の絶縁膜の厚さは２ｎｍ〜５ｎｍであり、上記導電体の微粒子の直径は３ｎｍ〜７ｎｍであることを特徴としている。
【００４０】
上記実施の形態によれば、上記第１の絶縁膜の厚さを２ｎｍ〜５ｎｍとしているので、電荷がトンネル現象でシリコン酸化膜を透過する確率が増して記憶保持時間が減少したり、短チャネル効果が増して素子の微細化が困難となることを防ぐことができる。また、上記導電体の微粒子の直径を３ｎｍ〜７ｎｍとしているので、量子サイズ効果が大きくなって電荷の移動に大きな電圧が必要となったり、短チャネル効果が増して素子の微細化が困難となることを防ぐことができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子が提供される。
【００４１】
また、第７の発明であるメモリ素子は、
電界効果型トランジスタのゲート絶縁膜が上記第６の発明のメモリ膜からなることを特徴としている。
【００４２】
上記第７の発明のメモリ素子は、第６の発明のメモリ膜をゲート絶縁膜とする電界効果トランジスタ型メモリ素子である。これにより、例えば、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読み出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００４３】
１実施の形態では、ＳＯＩ基板上に形成されたことを特徴としている。
【００４４】
上記実施の形態によれば、ソース領域及びドレイン領域と、ボディとの接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域及びドレイン領域の深さを浅くするのが容易であり、短チャネル効果を抑制し、メモリ素子を更に微細化することができる。
【００４５】
また、第８の発明である半導体集積回路は、
上記第７の発明のメモリ素子を集積したことを特徴としている。
【００４６】
上記発明によれば、低電源電圧で動作可能で、低消費電力であるメモリ集積回路が提供される。
【００４７】
また、第９の発明である半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し箇所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれ第６の発明のメモリ膜を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２のビット線が、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられ、
上記第１のビット線、第２のビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板は表面側にウェル領域を有し、このウェル領域が上記素子分離領域によって区分されていることを特徴としている。
【００４８】
上記構成によれば、各メモリセルのメモリ膜として第６の発明のメモリ膜を使っているので、低電圧駆動が可能である。また、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、低消費電力化、高信頼性化、高集積化が可能となる。
【００４９】
また、第１０の発明である半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し箇所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれ第６の発明のメモリ膜を介して各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２のビット線が、同一の活性領域内で蛇行の他方の側の折り返し箇所に設けられた上記不純物拡散領域上を通るように設けられ、
上記第１のビット線、第２のビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記半導体基板として、絶縁体上にシリコンからなるボディを有するＳＯＩ基板を備え、このＳＯＩ基板のボディが上記活性領域を構成することを特徴としている。
【００５０】
上記第１０の発明の半導体記憶装置によれば、上記第９の発明の半導体記憶装置と同様な作用・効果を奏する。
【００５１】
更にまた、厚い埋め込み酸化膜の存在のために、ボディと基板との間の静電容量を非常に小さくすることができる。また、ＳＯＩ基板を用いると、ソース領域及びドレイン領域とボディとの接合容量を非常に小さくすることができる。そのため、容量を充電するための消費電流を小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域及びドレイン領域の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。したがって、低消費電力化及び微細化が可能となる。
【００５２】
１実施の形態では、上記ワード線のうち上記チャネル領域上に存する部分がゲート電極を構成することを特徴としている。
【００５３】
上記実施の形態によれば、ワード線の一部をゲート電極としており、ゲート電極とワード線を接続するためにコンタクトや上部配線を用いる必要がない。そのため、メモリセルの構造が単純化され、製造工程を減らすことができる。したがって、製造コストを下げることができる。
【００５４】
１実施の形態では、書き込み時及び消去時において、選択されたメモリセルにおいて、上記ワード線と上記第３のビット線との間の電位差の絶対値ＶがＶ＝ＶＤＤであるとき、選択ワード線もしくは選択ビット線のどちらか一方にのみ接続されているメモリセルにおいて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴としている。
【００５５】
上記実施の形態によれば、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【００５６】
また、第１１の発明である半導体集積回路は、第９または第１０の発明の半導体記憶装置と、ロジック回路とを混載したことを特徴としている。
【００５７】
上記第１１の発明の半導体集積回路によれば、第９または第１０の発明の半導体記憶装置のセル面積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さいので、メモリが占める面積を小さくできる。その分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、メモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。したがって、集積回路の集積度を向上し、機能の向上を図ることができる。
【００５８】
また、第１２の発明である携帯電子機器は、
第８または第１１の発明の半導体集積回路を具備したことを特徴としている。
【００５９】
上記第１２の発明によれば、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【００６０】
【発明の実施の形態】
以下のメモリ膜に関する実施の形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施の形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００６１】
（実施の形態１）
本発明の実施の形態１を、図１〜図６を用いて説明する。本実施の形態は、電荷の保持が可能なメモリ膜及びその製造方法に関する。
【００６２】
低電圧で電荷の注入及び放出が可能なメモリ膜を実現するべく、図１及び図２に示す手順でメモリ膜を形成した。
【００６３】
まず、シリコン基板１１１上に、９００℃のＮ２Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１２を形成した。なお、このシリコン酸化膜１１２の形成には化学的気相成長法（ＣＶＤ法）を用いることもできる。なお、ゲート酸化膜として電界効果トランジスタを形成する場合は界面準位の少ない熱酸化法によるのが好ましい。
【００６４】
次に、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコンを成長させたところ、ポリシリコンは層状に成長し、厚さ５ｎｍのポリシリコン膜１１３が形成した（図１（ａ））。
【００６５】
次に、９００℃のＮ２Ｏ雰囲気中で、ポリシリコン膜１１３を酸化して、厚さ２ｎｍのシリコン酸化膜１１２Ｂを形成した。次いで、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、シリコンは層状には成長せず、シリコン微粒子が散点状に形成されることを発見した。すなわち、シリコン単結晶基板を熱酸化して形成した酸化膜上ではポリシリコン膜が層状に成長するが、同じシリコン成長条件を用いても、ポリシリコン膜を熱酸化して形成した酸化膜上ではシリコン微粒子が散点状に形成された。かくして、シリコン酸化膜１１２Ｂの表面に第１のシリコン微粒子１１４が形成された（図１（ｂ））。なお、シリコン酸化膜１１２Ｂの表面に沿った平面内では、第１のシリコン微粒子１１４の形成位置は実質的にランダムであった。
【００６６】
次に、９００℃のＮ２Ｏ雰囲気中で酸化したところ、第１のシリコン微粒子１１４の表面は酸化されたが、内部には結晶のシリコンが残っていた（図１（ｃ））。その残った第１のシリコン微粒子１１４の直径は、約５ｎｍであった。
【００６７】
次に、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、シリコン微粒子が散点状に形成され、第２のシリコン微粒子１１５が形成された（図３（ｄ））。この第２のシリコン微粒子１１５は、第１のシリコン微粒子１１４の斜め上方にシリコン酸化膜を介して隣接して形成されるものが多かった。ただし、平面方向には、第２のシリコン微粒子１１５の形成位置は、第１のシリコン微粒子１１４の形成位置と同様に、実質的にランダムであった。
【００６８】
次に、９００℃のＮ２Ｏ雰囲気中で酸化したところ、第２のシリコン微粒子１１５の表面は酸化されたが、内部には結晶のシリコンが残っていた（図２（ｅ））。その残った第２のシリコン微粒子１１５の直径は、約５ｎｍであった。
【００６９】
次に、ＬＰＣＶＤ法により電極となるポリシリコン膜を形成した（図２（ｆ））。これにより、電極となるシリコン基板１１１と電極ポリシリコン膜１１６とに挟まれたメモリ膜１３０が完成した。第１のシリコン微粒子１１４と第２のシリコン微粒子１１５を合わせたシリコン微粒子の数密度は、３×１０１１ｃｍ−２程度であった。
【００７０】
上記の製造手順によれば、メモリ膜１３０の形成にあたって、４回の熱酸化工程と３回のＬＰＣＶＤ工程を繰り返しただけであり、シリコン微粒子の形成位置の制御は全くしていない。しかしながら、ポリシリコン膜１１３と第１のシリコン微粒子１１４とを隔てる酸化膜厚Ｓ１はほぼ一定である。同様に、第１のシリコン微粒子１１４と第２のシリコン微粒子１１５とを隔てる酸化膜厚（第１のシリコン微粒子と第２のシリコン微粒子との最近接距離）Ｓ２は場所によらずほぼ一定であり、第２のシリコン微粒子１１５と電極ポリシリコン膜１１６とを隔てる酸化膜厚Ｓ３もほぼ一定である。したがって、簡単な工程で電気特性が安定したメモリ膜１３０を形成することが可能である。このように酸化膜厚を一定にするためには、上記製造手順に示したように、酸化膜厚を制御しやすい熱酸化を用いるのが最も適している。なお、ポリシリコン膜１１３の酸化、第１のシリコン微粒子１１４の酸化、第２のシリコン微粒子１１５の酸化を、それぞれＣＶＤ法による酸化膜の堆積で置き換えることもできる。
【００７１】
次に、上記の手順で作製したメモリ膜１３０の特性を示す。図３及び図４は、メモリ膜１３０の容量と電圧の関係を示すグラフである。図３は、Ｖｇを＋３Ｖから−３Ｖに走査し、その後再び＋３Ｖに走査したときの特性である。図４は、Ｖｇを＋１Ｖから−１Ｖに走査し、その後再び＋１Ｖに走査したときの特性である。図３及び図４中、Ｖｇはシリコン基板１１１に対して電極ポリシリコン膜１１６に印加した電圧を、Ｃは単位面積あたりの静電容量を示す。図３からＶｇが−３Ｖになるとメモリ膜に書き込みが行われ、グラフが右にシフトし、ヒステリシス特性が現れることが分かった。なお、図示しないが、Ｖｇが＋３Ｖになるとグラフが元に戻ることから、消去が行われることが分かった。一方、図４からＶｇが±１Ｖの範囲内ではヒステリシス特性が現れず、書き込みも消去も行われないことが分かった。上記メモリ膜１３０を作製する手順を用いた場合、上記特性が再現性よく現れた。
【００７２】
なお、書き込み・消去が行われ始める電圧はポリシリコン膜１１３の酸化量により変化した。上記の例ではポリシリコン膜１１３の酸化量は２ｎｍであったが、この酸化量を１．５ｎｍにしたときは、Ｖｇを−１．５Ｖにすると書き込みが行われ、Ｖｇを１．５Ｖにすると消去が行われた。このとき、Ｖｇ＝±０．５Ｖでは書き込みも消去も行われなかった。
【００７３】
図５及び図６は、本実施の形態であるメモリ膜１１３の詳細な断面図である。図５は、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５を熱酸化してメモリ膜１３０を作製した場合の断面図である。図６は、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５を熱酸化するのに代えて、ＣＶＤ法により酸化膜を堆積してメモリ膜１３０′を作製した場合の断面図である。図５（ｂ）及び図６（ｂ）は、それぞれ図５（ａ）及び図６（ａ）の拡大図である。図５（ｂ）と図６（ｂ）とを比較すれば分かるように、電極ポリシリコン膜１１６と酸化膜１１２Ｂとの界面は、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５を熱酸化した場合の方が、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５にＣＶＤ法により酸化膜を堆積した場合よりも、凹凸が著しい。
【００７４】
なお、基板としてシリコン基板を用いているが、半導体であればこの限りではない。また、電極ポリシリコン膜１１６の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性を有すれば良い。
【００７５】
シリコン基板１１１上には、シリコン酸化膜１１２を介してポリシリコン膜１１３が形成されている。ポリシリコン膜１１３と電極ポリシリコン膜１１６との間には、シリコン酸化膜１１２Ｂがあり、このシリコン酸化膜１１２Ｂ中には、シリコン微粒子が形成されている。このポリシリコン微粒子は、その位置によって二種類に分けることができる。一方は、ポリシリコン膜１１３の近くにある第１のシリコン微粒子１１４である。他方は、シリコン微粒子１１４の斜め上方に位置する第２のシリコン微粒子１１５である。
【００７６】
なお、ポリシリコン膜１１３、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜１１２，１１２Ｂの材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。シリコン基板１１１とポリシリコン膜１１３とに挟まれたシリコン酸化膜１１２の厚さは、例えば１ｎｍ〜６ｎｍとすることが好ましく、ポリシリコン膜１１３の厚さは、例えば０．５ｎｍ〜１０ｎｍとすることが好ましく、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５の直径は、例えば２ｎｍ〜１０ｎｍとすることが好ましいが、それぞれこの限りではない。ただし、シリコン基板１１１とポリシリコン膜１１３とに挟まれたシリコン酸化膜１１２の厚さは、あまり薄いと電荷がトンネル現象でシリコン酸化膜を透過する確率が増して記憶保持時間が減少し、あまり厚いと短チャネル効果が増して素子の微細化が困難となるので、２ｎｍ〜５ｎｍとするのがより望ましい。更にまた、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５の直径は、あまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまり大きいと短チャネル効果が増して素子の微細化が困難となるので、３ｎｍ〜７ｎｍとするのがより望ましい。
【００７７】
シリコン微粒子を含むシリコン酸化膜の厚さ（すなわち、電極ポリシリコン膜１１６とシリコン微粒子を含むシリコン酸化膜１１２Ｂとの界面と、ポリシリコン膜１１３とシリコン微粒子を含むシリコン酸化膜１１２Ｂとの界面との間の距離）Ｗは、次式を満たすのが望ましい。
Ｗ≦２Ｈ＋Ｓ１              …（１）
【００７８】
ここで、Ｈはシリコン微粒子の平均直径または平均高さ、Ｓ１は第１のシリコン微粒子１１４とポリシリコン膜１１３とを隔てるシリコン酸化膜厚である。例として、Ｈが５ｎｍ、Ｓ１が２ｎｍのとき、（１）式によるとＷは１２ｎｍ以下となる。（１）式は、第２のシリコン微粒子１１５の多くが第１のシリコン微粒子１１４の斜め上方に位置するときに満たされる。（１）式を満たすことにより、メモリ膜１３０，１３０′の実効的な厚さを薄くすることができ、メモリ膜１３０の静電容量を増加することが可能になる。
【００７９】
ここで、シリコン微粒子の平均直径または平均高さＨを評価するには、シリコン微粒子が１０個程度以上写っている断面ＴＥＭ（透過電子顕微鏡）写真を用い、この断面ＴＥＭ写真に写っているシリコン微粒子の直径または高さを平均すればよい。また、シリコン微粒子を含むシリコン酸化膜１１２Ｂの厚さＷを評価するには、電極ポリシリコン膜１１６と酸化膜１１２Ｂとの界面の凹凸が激しいときには、その平均値ＷＡＶを用いる。ＷＡＶを求めるには、シリコン微粒子が１０個程度以上写っている断面ＴＥＭ写真を用い、この断面ＴＥＭ写真内での平均膜厚を採用すればよい。上記実施の形態で形成したメモリ膜１３０，１３０′の断面ＴＥＭ写真を用いて上記解析を行ったところ、シリコン微粒子の高さの平均Ｈは５ｎｍ、第１のシリコン微粒子１１４とポリシリコン膜１１３とを隔てるシリコン酸化膜厚Ｓ１は２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１１２Ｂの厚さＷＡＶは８ｎｍであり、（１）式を満たしていた。
【００８０】
本実施の形態のメモリ膜の製造方法によれば、シリコン微粒子の形成位置の制御は全く必要とせず、熱酸化工程とＬＰＣＶＤ工程の繰り返しで形成することができる。しかしながら、各ノード（ポリシリコン膜１１３、第１のシリコン微粒子１１４、第２のシリコン微粒子１１５及び電極ポリシリコン膜１１６）を隔てる酸化膜厚Ｓ１，Ｓ２，Ｓ３を、それぞれ精密に制御することが可能である。したがって、簡単な工程で電気特性が安定したメモリ膜を形成することが可能である。
【００８１】
更にまた、メモリ特性の測定によれば、例えば、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読み出しが可能であることが示され、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能であることが分かった。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギーの電荷によるメモリ膜の劣化を抑制し、信頼性を向上することができる。
【００８２】
本実施の形態で作製されたメモリ膜１３０，１３０′は、シリコン微粒子１１４，１１５が斜めに並んでいるので、メモリ膜１３０，１３０′の厚さを薄くして、静電容量を大きくすることができる。したがって、例えば、このメモリ膜１３０，１３０′を電界効果トランジスタのゲート絶縁膜中に導入した場合、実効的なゲート絶縁膜厚を薄くすることができ、短チャネル効果を抑制し、メモリ素子の微細化が可能となる。
【００８３】
（実施の形態２）
本発明の実施の形態２を、図７〜図９を用いて説明する。本実施の形態は、上記実施の形態１において、ＬＰＣＶＤ法によるシリコン成長の回数（実施の形態１では３回）を変えたときのメモリ膜特性に関するものである。なお、シリコン基板の酸化、ポリシリコン膜の酸化及びシリコン微粒子の酸化はいずれも熱酸化としたものである。
【００８４】
図７は、ＬＰＣＶＤ法によるシリコン成長を１回行ったときのメモリ膜の容量と電圧の関係を示すグラフである。シリコン基板に対する電極ポリシリコン膜の電位Ｖｇを、＋３Ｖから−３Ｖに走査し、その後再び＋３Ｖに走査した。メモリ効果は全く現れていない。このとき、メモリ膜の構造は、電極ポリシリコン膜／酸化膜／ポリシリコン膜／酸化膜／シリコン基板となっていた。
【００８５】
図８は、ＬＰＣＶＤ法によるシリコン成長を２回行ったときのメモリ膜の容量と電圧の関係を示すグラフである。ヒステリシスが現れ、メモリ効果が認められる。このとき、メモリ膜の構造は、図５において第２のシリコン微粒子１１５がなく、その分シリコン微粒子を含むシリコン酸化膜１１２の厚さが薄くなった構造であった。
【００８６】
図９は、ＬＰＣＶＤ法によるシリコン成長を３回行ったときのメモリ膜の容量と電圧の関係を示すグラフである。図８に比べてメモリ効果は非常に顕著である。なお、図示しないが、ＬＰＣＶＤ法によるシリコン成長を４回行ったときの特性も、３回行った場合に近かった。
【００８７】
以上のことから、ＬＰＣＶＤ法によるシリコン成長は少なくとも２回行う必要があり、３回以上行うことがより好ましいことが分かった。なお、５回以上行うとメモリ膜の実効的な膜厚がさらに厚くなる（静電容量が減少する）。このメモリ膜を電界効果トランジスタのゲート絶縁膜中に導入した場合、メモリ膜の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなるので、ＬＰＣＶＤ法によるシリコン成長は３回〜４回とするのが最も好ましい。なお、ＬＰＣＶＤ法によるシリコン成長の初回では、ポリシリコン膜が形成されるので、シリコン微粒子を形成するためのＬＰＣＶＤ法によるシリコン成長は少なくとも１回以上行う必要があり、２回〜３回とするのが最も好ましい。
【００８８】
（実施の形態３）
本発明の実施の形態３を、図１０を用いて説明する。本実施の形態は、上記実施の形態１のメモリ膜と同じ形態のものを形成する別の方法に関する。
【００８９】
図１０は、図５に示すメモリ膜１３０と同じ形態のものを形成するための別の製造手順を示す図である。まず、シリコン基板１１１上に、９００℃のＮ２Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１２を形成した。なお、このシリコン酸化膜１１２の形成にはＣＶＤ法を用いることもできるが、ゲート酸化膜として電界効果トランジスタを形成する場合は界面準位の少ない熱酸化法によるのが好ましい。
【００９０】
次に、この上に、分子線エピタキシ法（ＭＢＥ法）またはＬＰＣＶＤ法で厚さ６ｎｍのアモルファスシリコン膜１２１を形成した（図１０（ａ））。この後、表面を弗化水素酸で洗浄してから超高真空ＣＶＤ装置に入れてＳｉ２Ｈ６ を供給する方法（第１の方法）と、アモルファスシリコン膜形成後、大気開放せずに、Ｓｉ２Ｈ６ を供給する方法（第２の方法）とがある。
【００９１】
まず、第１の方法を説明する。アモルファスシリコン膜１２１の形成後、その状態の基板を、ＮＨ４ ＯＨ、Ｈ２Ｏ２ およびＨ２Ｏを１：６：２０の割合で混合した洗浄液（６０℃）に浸して表面の汚染を除去し、５％弗化水素酸水溶液に３０秒間浸して自然酸化膜を除去した。次に、その状態の基板を、遠心分離器または乾燥窒素ガスにより乾燥させ、Ｓｉ２Ｈ６ 供給用のノズルとグラファイトヒータによる基板加熱装置とを備えた超高真空ＣＶＤ装置の形成室内に入れた。形成室内の真空度は１０−９Ｔｏｒｒに保たれている。まず、ある一定の温度、好ましくは加熱のみによる核形成が急速に起こらないような、５００℃ないし６２０℃という低温で基板加熱を行い、そのあと核形成用のＳｉ２Ｈ６を流量１３ｃｃｃｍで照射すると、アモルファスシリコン膜１２１の表面に結晶核１２２が発生した（図１０（ｂ））。このとき、アモルファスシリコン膜１２１の表面に沿った平面内では、結晶核１２２の形成位置は実質的にランダムであった。結晶核の形成密度は、Ｓｉ２Ｈ６の照射時間にほぼ比例して増加した。また、このとき、結晶核の直径はＳｉ２Ｈ６の照射時間によらずほぼ一定であった。一定時間Ｓｉ２Ｈ６ガスに曝らしたのち、高真空にして加熱を続行し結晶核１２２の成長を行った。なお、この高真空中での加熱は結晶核のサイズを調節するためのものであり、省略することもできる。また、Ｓｉ２Ｈ６ガスの照射においては、ＳｉＨ４ガスを用いてもよく、又はＳｉ２Ｈ６ガスとＳｉＨ４ガスを混合したものでもよい。この後、後述の熱酸化工程を行った。
【００９２】
次に、第２の方法を説明する。アモルファスシリコン膜１２１の形成後、大気開放せずに基板温度を５００℃ないし６２０℃とし、そのあと核形成用のＳｉ２Ｈ６を流量１３ｃｃｃｍで照射すると、第１の方法の場合と同様に、アモルファスシリコン膜１２１の表面に結晶核１２２が発生した（図１０（ｂ））。結晶核の形成密度は、Ｓｉ２Ｈ６の照射時間にほぼ比例して増加した。また、このとき、結晶核の直径はＳｉ２Ｈ６の照射時間によらずほぼ一定であった。一定時間Ｓｉ２Ｈ６ガスに曝らしたのち、高真空にして加熱を続行し結晶核１２２の成長を行った。なお、この高真空中での加熱は結晶核のサイズを調節するためのものであり、省略することもできる。また、Ｓｉ２Ｈ６ガスの照射においては、ＳｉＨ４ガスを用いてもよく、又はＳｉ２Ｈ６ガスとＳｉＨ４ガスを混合したものでもよい。この後、後述の熱酸化工程を行った。
【００９３】
上記第１の方法または第２の方法で述べた工程を行った後、９００℃のＮ２Ｏ雰囲気中で、熱酸化を行った。その結果、アモルファスシリコン膜１２１の一部と、結晶核１２２の一部は酸化されてシリコン酸化膜１２４となった。また、アモルファスシリコン膜１２１の一部は酸化されずポリシリコン膜１２３となった。さらに、結晶核１２２の中心部は酸化されず、第１のシリコン微粒子１２５となった。
【００９４】
この後の手順は、実施の形態１における第２のシリコン微粒子形成工程以降の手順と同じである。かくして、上記方法によっても図５に示すメモリ膜１３０と同じ形態のものを形成することができた。
【００９５】
本実施の形態となるメモリ膜の製造方法は、シリコン微粒子の形成位置の制御は全く必要とせず、熱酸化工程とＬＰＣＶＤ工程またはＭＢＥ工程の繰り返しで形成することができる。しかしながら、各ノード（ポリシリコン膜１２３、第１のシリコン微粒子１２５、第２のシリコン微粒子及び電極ポリシリコン膜）を隔てる酸化膜厚を、それぞれ精密に制御することが可能である。したがって、簡単な工程で電気特性が安定したメモリ膜を形成することが可能である。
【００９６】
また、本実施の形態となるメモリ膜の製造方法によると、Ｓｉ２Ｈ６ の供給時間を変化させるだけでシリコン微粒子の形成密度を制御することができる。したがって、メモリ膜の特性を制御するのが容易となる。
【００９７】
（実施の形態４）
本発明の実施の形態４を、図１１及び図１２を用いて説明する。本実施の形態のメモリ素子は、実施の形態１のメモリ膜１３０または１３０′を電界効果トランジスタのゲート絶縁膜に組み込んで構成したものである。
【００９８】
図１１は、本実施の形態であるメモリ素子の断面図である。シリコン基板１１１上に、図６に示すメモリ膜１３０′を介して電極ポリシリコン１１６（ゲート電極）が形成されている。また、ソース領域１１７とドレイン領域１１８が形成されている。
【００９９】
なお、本実施の形態では、シリコン基板１１１はＰ型の導電型を持ち、ゲート電極、ソース領域及びドレイン領域はＮ型の導電型を持っており、Ｎチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型のシリコン基板と、Ｐ型のソース領域及びドレイン領域を持つ）であっても良いし、ゲート電極はポリシリコンに限らず、金属であっても良い。また、図１１に示すメモリ素子は、図６に示すメモリ膜１３０′を用いているが、図５に示すメモリ膜１３０を用いても良い。
【０１００】
本実施の形態のメモリ素子は、実施の形態１のメモリ膜１３０または１３０′を用いているので、実効的なゲート絶縁膜厚を薄くすることができる。したがって、短チャネル効果を抑制し、素子の微細化が可能である。
【０１０１】
更に、本実施の形態のメモリ素子は、実施の形態１のメモリ膜１３０または１３０′を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、ポリシリコン膜１１３の酸化量が２ｎｍのときは±３Ｖでの書き込み・消去が、１Ｖでの非破壊読み出しが可能である。また、ポリシリコン膜１１３の酸化量が１．５ｎｍのときは±１．５Ｖでの書き込み・消去が、０．５Ｖでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【０１０２】
本実施の形態のメモリ素子を製造する手順は、電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は実施の形態１〜３のいずれかに記載した通りである。
【０１０３】
実施の形態１又は２の製造手順によれば、メモリ膜部分の形成にあたって、４回の熱酸化工程と３回のＬＰＣＶＤ工程を繰り返しただけであり、シリコン微粒子の形成位置の制御は全く必要としない。しかしながら、ポリシリコン膜１１３と第１のシリコン微粒子１１４とを隔てる酸化膜厚Ｓ１、第１のシリコン微粒子１１４と第２のシリコン微粒子１１５とを隔てる酸化膜厚Ｓ２、第２のシリコン微粒子１１５と電極ポリシリコン膜１１６とを隔てる酸化膜厚Ｓ３を、それぞれ精密に制御することが可能である。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【０１０４】
実施の形態３の製造手順によれば、シリコン微粒子の形成位置の制御は全く必要とせず、熱酸化工程とＬＰＣＶＤ工程またはＭＢＥ工程の繰り返しで形成することができる。しかしながら、各ノード（ポリシリコン膜１２３、第１のシリコン微粒子１２５、第２のシリコン微粒子及び電極ポリシリコン膜）を隔てる酸化膜厚を、それぞれ精密に制御することが可能である。したがって、簡単な工程で電気特性が安定したメモリ膜を形成することが可能である。
【０１０５】
また、実施の形態３の製造手順によれば、Ｓｉ２Ｈ６ の供給時間を変化させるだけでシリコン微粒子の形成密度を制御することができる。したがって、メモリ膜の特性を制御するのが容易となる。
【０１０６】
次に、上記の手順で作製したメモリ素子の特性を示す。図１２は、メモリ素子のドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフである。ゲート電極に−３Ｖを印加した後は、閾値が高くなっており（書き込み）、メモリ効果を示すことが分かる。一方、ゲート電極に＋３Ｖを印加すると、閾値は低くなり、消去が行われることが分かった。
【０１０７】
本実施の形態のメモリ素子は、実施の形態１のメモリ膜１３０または１３０′を用いているので、実効的なゲート絶縁膜厚を薄くすることができる。したがって、短チャネル効果を抑制し、素子の微細化が可能である。
【０１０８】
更に、本実施の形態のメモリ素子は、実施の形態１のメモリ膜１３０または１３０′を用いているので、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読み出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【０１０９】
また、本実施の形態のメモリ素子は、メモリ膜の形成に実施の形態１または２に示した手順を用いればよいので、シリコン微粒子の形成位置の制御は全く必要とせず、熱酸化工程とＬＰＣＶＤ工程（またはＭＢＥ工程）の繰り返しで形成することができる。しかしながら、各ノード（ポリシリコン膜、第１のシリコン微粒子、第２のシリコン微粒子及び電極ポリシリコン膜）を隔てる酸化膜厚を、それぞれ精密に制御することが可能である。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【０１１０】
（実施の形態５）
本発明の実施の形態５を、図１３を用いて説明する。本実施の形態のメモリ素子は、実施の形態４のメモリ素子を、ＳＯＩ（Silicon on Insulator）基板１５０上に形成したものである。図１３は、本実施の形態の半導体装置におけるメモリ素子の断面図である。１１９はボディ、１２０は埋め込み酸化膜である。また、図１３に示すメモリ素子は、図６に示すメモリ膜１３０′を用いているが、図５に示すメモリ膜１３０を用いても良い。なお、図１３では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【０１１１】
本実施の形態のメモリ素子を製造する手順は、ＳＯＩ基板上に電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は実施の形態１〜３のいずれかに記載した通りである。
【０１１２】
本実施の形態の半導体装置においては、実施の形態４のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施の形態のメモリ素子においては、ソース領域１１７及びドレイン領域１１８と、ボディ１１９との接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域１１７及びドレイン領域１１８の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【０１１３】
（実施の形態６）
本発明の実施の形態６について、図１４〜図１８に基づいて説明すれば以下の通りである。
【０１１４】
図１４〜図１７は、本発明の実施の形態６となるメモリセルアレイの概略図である。図１４は、平面の概略図である。図１５は図１４の切断面線Ａ−Ａ’から見た断面図であり、図１６は図１４の切断面線Ｂ−Ｂ’から見た断面図であり、図１７は図１４の切断面線Ｃ−Ｃ’から見た断面図である。図１８は、上記メモリセルアレイの回路図である。
【０１１５】
まず、本実施の形態の半導体装置の構成を図１４〜図１７に基づいて説明する。図１５〜図１７から分かるように、シリコン基板１７内にはＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６が形成されている。さらに、複数の素子分離領域１６が、図１４における横方向に蛇行して延びるように形成されている（図１４中で、それぞれ蛇行した帯状の領域に斜線を施している。）。素子分離領域１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、ウェル領域２６の上部で隣り合う素子分離領域１６の間に、それぞれ横方向に蛇行して延びるシリコン活性領域が残されている。素子分離領域１６の深さは、素子分離領域１６をはさむ両側のＰ型の浅いウェル領域２６が互いに電気的に分離されるように設定される。
【０１１６】
図１４〜図１７を総合すれば分かるように、上記各シリコン活性領域内の蛇行の各折り返し箇所に、それぞれ不純物拡散領域としてのＮ＋拡散層１９が形成されている。各Ｎ＋拡散層１９は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、同一の活性領域内で隣り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領域となる。
【０１１７】
ポリシリコンからなる複数のワード線１１が、素子分離領域１６が延びる方向とは垂直方向（図１４における縦方向）にストレートに延びるように形成されている。ワード線１１の横方向のピッチは２Ｆに設定されている。ワード線１１で覆われているシリコン活性領域（ウェル領域２６の上部）は、チャネル領域となっている。チャネル領域とワード線１１とは、実施の形態１の図５もしくは図６で示したメモリ膜と同じ構成のメモリ膜２１により隔てられている。このチャネル領域上でワード線１１がコントロールゲートの役割をはたしている。
【０１１８】
第１層メタルからなる複数の第１ビット線１２が、ワード線１１とは垂直方向（図１４における横方向）にストレートに延びるように形成されている。第１ビット線１２の縦方向のピッチは２Ｆに設定され、同一のシリコン活性領域内で蛇行の片側（図１４では山側）の折り返し箇所に設けられたＮ＋拡散層１９上を通るように設けられている。この第１ビット線１２とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト１４により接続されている。また、第２層メタルからなる複数の第２ビット線１３が、第１ビット線１２と同じ方向で第１ビット線の隙間となる位置に、第１ビット線と平行にストレートに延びるように形成されている。第２ビット線１３の縦方向のピッチは２Ｆに設定されて、同一のシリコン活性領域内で蛇行の他方の側（図１４では谷側）の折り返し箇所に設けられたＮ＋拡散層１９上を通るように設けられている。この第２ビット線１３とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２ビット線コンタクト１５により接続されている。第１および第２のビット線１２，１３は、互いに層間絶縁膜２０で分離され、上述のようにそれぞれ必要なところでコンタクト１４，１５を介してＮ＋拡散層１９と接続されている。また、シリコン基板に対してＰ型の浅いウェル領域２６は、素子分離領域１６によって、第１ビット線及び第２ビット線と同じ方向に走る細長い列状に分断されており、第３ビット線を構成している。
【０１１９】
上記構成によれば、１つのメモリセルは図１４中に二点鎖線で示す平行四辺形２２で表され、その面積は４Ｆ２である。
【０１２０】
なお、メモリ膜２１は、図５もしくは図６におけるシリコン酸化膜１１２、シリコン酸化膜１１２Ｂ、ポリシリコン膜１１３、第１のシリコン微粒子１１４及び第２のシリコン微粒子１１５からなる膜である。
【０１２１】
次に、本実施の形態であるメモリセルアレイの回路構成を、図１８に基づいて説明する。このメモリセルアレイは、いわゆるＡＮＤ型で配列されている。すなわち、一本の第１ビット線と一本の第２ビット線とが一対をなしており、これらのビット線の間にｎ個のメモリセルが並列に接続されている。図１８では、例えば１番目のビット線対の第１ビット線をＢａ１、１番目のビット線対の第２ビット線をＢｂ１と表記している。また、例えば１番目のビット線対に接続されているｎ番目のメモリセルをＭ１ｎと表記している。各ビット線には選択トランジスタが設けられている。図１８では、例えば１番目のビット線対の第１ビット線選択トランジスタをＳＴＢａ１と表記している。本実施の形態であるメモリセルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビット線を形成している点である。この第３ビット線は、第１ビット線及び第２ビット線からなる１対のビット線に並列に接続されたメモリセルの浅いウェル領域を接続している。この第３ビット線には選択トランジスタが接続されている。図１８では、例えば、１番目の第３ビット線はＢｗ１、それに対応する選択トランジスタはＳＴＢｗ１と表記されている。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１８では、各ワード線をＷ１〜Ｗｎで表記している。
【０１２２】
次に、本実施の形態のメモリセルアレイを作製する手順を説明する。
【０１２３】
まず、図１５〜図１７中に示すシリコン基板１７内に電気絶縁性の素子分離領域１６を形成し、続いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との接合の深さは、不純物の注入条件（注入エネルギーと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
【０１２４】
その後、実施の形態１〜３のいずれかで示した手順でメモリ膜２１を形成し、フォトリソグラフィとエッチングによりパターン加工する。このパターン加工後、メモリ膜中のポリシリコン膜が露出し、後に形成するワード線と短絡する恐れがあるので、熱酸化を行うのが好ましい。その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ法）で形成し、このポリシリコン膜とメモリ膜２１とをフォトリソグラフィとエッチングによりパターン加工し、ワード線１１を形成する。ここで、Ｎ型の不純物を、ワード線１１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層１９が形成される。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を繰り返し行い、第１ビット線１２及び第２ビット線１３を形成する。
【０１２５】
本実施の形態のメモリセルアレイは、実施の形態１〜３のいずれかで示したメモリ膜を用いている。したがって、素子の微細化が可能であるため高集積化が実現される。更には低電圧駆動が可能であるから、低消費電力化が可能となり、メモリセルアレイの信頼性が向上する。
【０１２６】
更にまた、本実施の形態のメモリセルアレイは、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ型メモリセルアレイ（セルの面積が８Ｆ２程度）よりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
【０１２７】
また、本実施の形態の半導体装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度を向上し、機能の向上を図ることができる。
【０１２８】
（実施の形態７）
本実施の形態は、実施の形態６のメモリセルアレイにおいて、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の比をできる限り大きくした、ランダムアクセスが可能なメモリセルアレイに関する。
【０１２９】
一般に、メモリセルの書き込み時または消去時には、選択されたメモリセルのメモリ膜に最大の電圧がかかる。そして、非選択のメモリセルのメモリ膜にもある程度の電圧がかかってしまう。したがって、誤動作を防ぐためには、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比をできるだけ大きくするのが好ましい。
【０１３０】
一般的に行われている方法では、例えば消去時には、選択ワード線の電位をＶＤＤに、選択ビット線の電位を接地電位に、その他のワード線及びビット線の電位をＶＤＤ／２にする。このとき、選択されたメモリセルのメモリ膜には電圧ＶＤＤが、非選択のメモリセルのメモリ膜には電圧０またはＶＤＤ／２がかかる。このとき、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は１／２である。
【０１３１】
本実施の形態のメモリセルアレイにおける、書き込み時及び消去時の各ワード線及びビット線への印加電圧を表１に示す。なお、各ビット線（第１〜第３ビット線）には、同電位を与える。書き込み時には、選択ワード線に電位０、非選択ワード線に（１−Ａ）×ＶＤＤ、選択ビット線にＶＤＤ、非選択ビット線にＡ×ＶＤＤを印加する。また、消去時には、選択ワード線に電位ＶＤＤ、非選択ワード線にＡ×ＶＤＤ、選択ビット線に０、非選択ビット線に（１−Ａ）×ＶＤＤを印加する。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２のときは、上記一般的に行われている例となる）。選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は、Ａ＝１／３のとき（絶対値で）最大値３をとる。したがって、Ａ＝１／３とするのがもっとも好ましい。
【表１】
0005016164.tif 000002
【０１３２】
上記のように印加電圧を設定することにより、１ビット毎の書き込み動作及び消去動作、すなわちランダムアクセスが可能となる。ＶＤＤの具体的な値は、膜質や膜構造ごとに最適な値を決めればよい。具体的には、メモリ膜にかかる電圧の絶対値がＶＤＤのときには電荷の注入または放出が起こり、メモリ膜にかかる電圧の絶対値がＡ×ＶＤＤのときには電荷の注入または放出が起こらないようにする。なお、読み出し時には、メモリ膜にかかる電圧がＡ×ＶＤＤ以下となるようにするのが好ましく、その場合、読み出しにより記憶を破壊することがない。
【０１３３】
本実施の形態のメモリセルアレイにおいては、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【０１３４】
（実施の形態８）
本発明の実施の形態８について、図１９に基づいて説明すれば以下の通りである。本実施の形態のメモリセルアレイは、実施の形態６又は７のいずれかのメモリセルアレイにおいて、ＳＯＩ基板１６０を用いて作製したもので、その平面図は図１４と同じである。３６はボディ、３５は埋め込み酸化膜である。図１９は、本実施の形態となるメモリセルアレイのメモリセル断面の模式図である。素子分離領域１６と埋め込み酸化膜３５とで分離されたボディ３６の列にそれぞれ独立した電位を与え、第３ビット線として用いる。なお、図１９では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。その場合は、第３ビット線となるボディの抵抗を低減して素子の高速化が可能となる。
【０１３５】
次に、本実施の形態の半導体装置を作製する手順を説明する。まず、ＳＯＩ基板１６０に素子分離領域１６を形成する。その後、メモリ素子が適切な閾値をもつように、ボディ３６に不純物注入を行う。これ以降の上部構造の形成は、実施の形態５で示した手順と同様である。
【０１３６】
本実施の形態の半導体装置においては、実施の形態６又は７のメモリセルアレイで得られる効果に加えて以下の効果が得られる。本実施の形態の半導体装置においては、厚い埋め込み酸化膜の存在のために、ボディとシリコン基板との間の静電容量を非常に小さくすることができる。一方、実施の形態６又は７のメモリセルアレイでは、浅いウェル領域と深いウェル領域との間の静電容量はかなり大きい。また、ＳＯＩ基板を用いると、Ｎ＋活性層とボディとの接合容量を非常に小さくすることができる。そのため、本実施の形態のメモリセルアレイにおいては、容量を充電するための消費電流を小さくすることができる。さらにまた、ＳＯＩ基板を用いると、Ｎ＋活性層の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。以上の理由から、ＳＯＩ基板を用いることにより、低消費電力化及び微細化が可能となる。
【０１３７】
（実施の形態９）
上記実施の形態１〜８のメモリ素子又は半導体記憶装置を集積化して集積回路とすれば、低電源電圧で動作させることが可能になり、集積回路を低消費電力化できる。
【０１３８】
また、上記実施の形態４〜８のメモリ素子又は半導体記憶装置と、論理回路とを１つの集積回路上に混載してもよい。更に、メモリ素子又は半導体記憶装置と、論理回路とに加え、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。例えば、実施の形態６〜８のメモリセルアレイを用いれば、セル面積は４Ｆ２であり、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さい。したがって、メモリが占める面積を小さくできる分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、本実施の形態の半導体装置であるメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。
【０１３９】
また、上記集積回路を、電池駆動の携帯電子機器に組み込むことができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図２０は、携帯電話の例を示している。制御回路９１１には、本発明の半導体集積回路が組み込まれている。なお、制御回路９１１は、本発明の半導体装置からなるメモリ回路と、論理回路とを混載したＬＳＩから成っていてもよい。９１２は電池、９１３はＲＦ回路部、９１４は表示部、９１５はアンテナ部、９１６は信号線、９１７は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器を高機能化し、ＬＳＩ部の消費電力を大幅に下げることが可能になる。それにより、電池寿命を大幅にのばすことが可能になる。
【０１４０】
【発明の効果】
以上より明らかなように、本発明によれば、低電圧で動作可能なメモリ膜およびその製造方法を提供することができる。また、本発明によれば、そのようなメモリ膜を有するメモリ素子を提供することができる。さらに、本発明によれば、そのようなメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器を提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のメモリ膜の製造方法を示す図である。
【図２】  本発明の実施の形態１のメモリ膜の製造方法を示す図である。
【図３】  本発明の実施の形態１のメモリ膜にかける電圧を走査したときの容量の変化を示すグラフである。
【図４】  本発明の実施の形態１のメモリ膜にかける電圧を走査したときの容量の変化を示すグラフである。
【図５】  本発明の実施の形態１のメモリ膜の断面図である。
【図６】  本発明の実施の形態１のメモリ膜の断面図である。
【図７】  メモリ膜の形成時にＬＰＣＶＤ法によるシリコン成長を１回行った場合の、メモリ膜にかける電圧を走査したときの容量の変化を示すグラフである。
【図８】  メモリ膜の形成時にＬＰＣＶＤ法によるシリコン成長を２回行った場合の、メモリ膜にかける電圧を走査したときの容量の変化を示すグラフである。
【図９】  メモリ膜の形成時にＬＰＣＶＤ法によるシリコン成長を３回行った場合の、メモリ膜にかける電圧を走査したときの容量の変化を示すグラフである。
【図１０】  本発明の実施の形態３のメモリ膜の製造方法を示す図である。
【図１１】  本発明の実施の形態４のメモリ素子の断面図である。
【図１２】  本発明の実施の形態４のメモリ素子の、書き込み時及び消去時のドレイン電流対ゲート電圧の関係を示すグラフである。
【図１３】  本発明の実施の形態５のメモリ素子の断面図である。
【図１４】  本発明の実施の形態６のメモリセルアレイの平面図である。
【図１５】  図１４の切断面線Ａ−Ａ’から見た断面図である。
【図１６】  図１４の切断面線Ｂ−Ｂ’から見た断面図である。
【図１７】  図１４の切断面線Ｃ−Ｃ’から見た断面図である。
【図１８】  本発明の実施の形態６のメモリセルアレイの回路図である。
【図１９】  本発明の実施の形態８のメモリセルアレイのメモリセルの断面図である。
【図２０】  本発明の実施の形態９の携帯情報機器の構成図である。
【符号の説明】
１１１  シリコン基板
１１２，１１２Ｂ  シリコン酸化膜
１１３  ポリシリコン膜
１１４  第１のシリコン微粒子
１１５  第２のシリコン微粒子
１１６  電極ポリシリコン膜
１３０，１３０′，２１  メモリ膜
１５０，１６０  ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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