(57)【特許請求の範囲】
【請求項１】
第１の電源と，前記第１の電源より低い第２の電源に接続され所望の電流を生成するカレントミラー回路において，
前記第１の電源側に並列に接続され，そのゲートが共通ノードに接続された複数の第１のＰチャネルＭＯＳトランジスタと，
前記複数の第１のＰチャネルＭＯＳトランジスタにカスコード接続され，そのゲートにカスコードバイアス電位が供給される複数の第２のＰチャネルＭＯＳトランジスタと，
前記カスコードバイアス電位を生成するカスコードバイアス生成回路とを有し，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，前記第２の電源と前記出力端との間に電源起動時に導通する第１の電源起動用トランジスタを有し，通常動作時には前記カスコードバイアス電位を前記第１と第２の電源の間の第１の電位に制御し，前記電源起動時には前記第１の電源起動用トランジスタの導通により前記カスコードバイアス電位を前記第１の電位より前記第２の電源側に近い第２の電位に制御することを特徴とするカレントミラー回路。
【請求項２】
請求項１記載のカレントミラー回路において，
前記カスコードバイアス生成回路は，さらに，前記第１の電源と前記出力端との間に前記電源起動時に非導通になる第２の電源起動用トランジスタを有し，前記電源起動時に前記第２の電源起動用トランジスタの非導通と前記第１の電源起動用トランジスタの導通とにより前記第２の電位が第２の電源レベルに制御されることを特徴とするカレントミラー回路。
【請求項３】
第１の電源と，前記第１の電源より高い第２の電源に接続され所望の電流を生成するカレントミラー回路において，
前記第１の電源側に並列に接続され，そのゲートが共通ノードに接続された複数の第１のＮチャネルＭＯＳトランジスタと，
前記複数の第１のＮチャネルＭＯＳトランジスタにカスコード接続され，そのゲートにカスコードバイアス電位が供給される複数の第２のＮチャネルＭＯＳトランジスタと，
前記カスコードバイアス電位を生成するカスコードバイアス生成回路とを有し，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，前記第２の電源と前記出力端との間に電源起動時に導通する第１の電源起動用トランジスタを有し，通常動作時には前記カスコードバイアス電位を前記第１と第２の電源の間の第１の電位に制御し，前記電源起動時には前記第１の電源起動用トランジスタの導通により前記カスコードバイアス電位を前記第１の電位より前記第２の電源側に近い第２の電位に制御することを特徴とするカレントミラー回路。
【請求項４】
請求項３記載のカレントミラー回路において，
前記カスコードバイアス生成回路は，さらに，前記第１の電源と前記出力端との間に前記電源起動時に非導通になる第２の電源起動用トランジスタを有し，前記電源起動時に前記第２の電源起動用トランジスタの非導通と前記第１の電源起動用トランジスタの導通とにより前記第２の電位が第２の電源レベルに制御されることを特徴とするカレントミラー回路。
【請求項５】
第１または第２の電源から内部電源を生成する内部電源生成回路において，
請求項１乃至４のいずれかに記載されたカレントミラー回路を負荷回路として有する差動増幅回路と，
前記差動増幅回路の出力信号に応じて前記内部電源を生成する出力回路とを有し，
前記差動増幅回路は，前記出力回路が生成する前記内部電源の電位と所望の基準電位との電位差に応じて前記出力信号を生成することを特徴とする内部電源生成回路。
【請求項６】
請求項５記載の内部電源生成回路において，
前記内部電源が前記第１及び第２の電源の間の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて導通し前記第１または第２の電源から電源電流を前記内部電源に供給する出力トランジスタを有することを特徴とする内部電源生成回路。
【請求項７】
請求項５記載の内部電源生成回路において，
前記内部電源が前記第１及び第２の電源の外側の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて動作する発振回路と，当該発振回路の発振パルスにより前記第１または第２の電源から電源電流を前記内部電源にポンピング供給するポンプ回路とを有することを特徴とする内部電源生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体集積回路の内部電源回路に関し，特に，内部電源回路がカスコードカレントミラー回路を有し，そのカスコードバイアスの起動回路に関する。
【背景技術】
【０００２】
半導体集積回路，例えばＤＲＡＭは，高速動作と低消費電力を両立するために，供給される外部電源から内部降圧電源を生成する内部電源回路を有する。そして，内部降圧電源により内部回路が動作する。ＤＲＡＭの場合，内部電源回路は，外部供給電源VDDよりも低い内部降圧電源VIIを生成する。また，内部電源回路は，外部供給電源VDDよりも高い内部昇圧電源VPPも生成する。
【０００３】
内部降圧電源VIIは，ＤＲＡＭの周辺回路に供給されると共に，メモリセルアレイを有するメモリコアにも供給される。また，内部昇圧電源VPP及び内部降圧電源VIIより低い別の内部降圧電源がメモリコアに供給される。なお，内部降圧電源VII及び内部昇圧電源VPPは，外部供給電源VDDから生成される。
【０００４】
上記の理由などから，内部電源回路は，電源起動時において，外部供給電源VDDの立ち上がりを監視し，その立ち上がりを検出した後に内部降圧電源生成回路と内部昇圧電源生成回路とを起動する。また，内部降圧電源VIIの立ち上がりを監視し，その立ち上がりを検出した後に別の内部降圧電源生成回路を起動する。そして，全ての内部電源の立ち上がりが検出されると，内部電源回路は一連の内部電源起動が終了したことを示すスタート信号を出力する。このスタート信号に応答して内部回路が動作を開始する。一連の電源起動シーケンスを制御するために，内部電源回路はシーケンサを有する。
【０００５】
内部降圧電源生成回路については，以下の特許文献に記載されている。特許文献１には，２つの内部降圧電源を生成する回路が記載され，特許文献２には内部降圧電源回路が記載されている。
【特許文献１】特開２００１−２８１８８号公報
【特許文献２】特開平０９−６２３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
内部電源回路は，例えば内部電源電位を検出する差動増幅器などにカレントミラー回路を有する。カレントミラー回路は，電源側に並列に設けたトランジスタのゲートに共通電位を印加することで，各トランジスタのサイズに比例した電流を生成する。差動増幅器では，カレントミラー回路を負荷回路に採用することで，１対の差動トランジスタに等しい電流を供給しオフセットやミスマッチを防止する。
【０００７】
ところで，近年の微細化されたトランジスタは，飽和領域でドレイン電流がドレイン・ソース間電圧に依存する特性を有する。それに対応してカレントミラー回路をカスコード構造にすることが提案されている。カスコード構造にすることでカレントミラー回路の並列に設けた電流源トランジスタのドレイン電位を等しくしドレイン・ソース間電圧を等しく保つことができ，カレントミラー回路を正常に動作させることができる。
【０００８】
しかしながら，電源投入時に外部供給電源が立ち上がる時に，カスコード接続されるトランジスタに供給するカスコードバイアス電位が一時的に通常時の電位よりも高くまたは低くなるという問題を招いている。通常動作状態では，カスコードバイアス電圧は基準となる電源と一定の電位差を保つことがことが求められるが，電源投入時においては通常動作状態の電位と異なる電位に推移して，カスコードカレントミラー回路の正常動作に支障を来す。その結果，カスコードカレントミラー回路を有する差動増幅器などの回路動作に異常が生じる。例えば，内部降圧電源VIIを生成する回路や，内部昇圧電源VPPを生成する回路に異常が生じ，内部降圧電源VIIや内部昇圧電源VPPがオーバーシュートし，それらに接続されている素子の信頼性を著しく落としてしまう。
【０００９】
そこで，本発明の目的は，電源投入時における誤動作を防止したカスコードカレントミラー回路を提供することにある。
【００１０】
さらに，本発明の目的は，電源投入時における誤動作を防止したカスコードカレントミラー回路を有する内部電源回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために，本発明の第１の側面によれば，第１，第２の電源に接続され所望の電流を生成するカレントミラー回路において，
前記第１の電源側に並列に接続され，そのゲートが共通ノードに接続された複数の第１のトランジスタと，
前記複数の第１のトランジスタにカスコード接続され，そのゲートにカスコードバイアス電位が供給される複数の第２のトランジスタと，
前記カスコードバイアス電位を生成するカスコードバイアス生成回路とを有し，
前記カスコードバイアス生成回路は，通常動作時には前記カスコードバイアス電位を前記第１，第２の電源の間の第１の電位に制御し，電源投入時には前記カスコードバイアス電位を前記第１の電位より前記第２の電源側に近い第２の電位に制御することを特徴とする。
【００１２】
上記の第１の側面において，より好ましい態様によれば，前記第１の電源より第２の電源が低く，
前記第１及び第２のトランジスタがＰチャネルＭＯＳトランジスタであり，前記第２の電位は前記第１の電位より低いレベルであることを特徴とする。
【００１３】
上記の第１の側面において，より好ましい態様によれば，前記第１の電源より第２の電源が高く，
前記第１及び第２のトランジスタがＮチャネルＭＯＳトランジスタであり，前記第２の電位は前記第１の電位より高いレベルであることを特徴とする。
【００１４】
上記の目的を達成するために，本発明の第２の側面によれば，第１または第２の電源から内部電源を生成する内部電源生成回路において，
付記１乃至７のいずれかに記載されたカレントミラー回路を負荷回路として有する差動増幅回路と，
前記差動増幅回路の出力信号に応じて前記内部電源を生成する出力回路とを有し，
前記差動増幅回路は，前記出力回路が生成する前記内部電源の電位と所望の基準電位との電位差に応じて前記出力信号を生成することを特徴とする。
【００１５】
上記の第２の側面において，より好ましい態様によれば，前記内部電源が前記第１及び第２の電源の間の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて導通し前記第１または第２の電源から電源電流を前記内部電源に供給する出力トランジスタを有することを特徴とする。
【００１６】
上記の第２の側面において，より好ましい態様によれば，前記内部電源が前記第１及び第２の電源の外側の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて動作する発振回路と，当該発振回路の発振パルスにより前記第１または第２の電源から電源電流を前記内部電源にポンピング供給するポンプ回路とを有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば，電源投入時においてカスコードカレントミラー回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１９】
図１は，半導体集積回路の一つであるＤＲＡＭの構成図である。ＤＲＡＭは，外部供給電源VDDから内部電源を生成する内部電源回路１０と，内部降圧電源VIIや外部供給電源VDDが供給される周辺回路１６と，内部降圧電源VII，Vbl，Vcp，内部昇圧電源VPPが供給されるメモリコア１７とを有する。周辺回路１６は，図示しないメモリコントローラから制御信号ＣＯＮとアドレスＡＤＤとを入力するとともに，入出力データＤＱを入力または出力する。メモリコア１７内には，ワードデコーダ，コラムデコーダ，メモリセルアレイ，センスアンプなどが設けられている。
【００２０】
内部電源回路１０は，外部電源VDDを昇圧して昇圧電源VPPを生成する昇圧電源生成回路１１と，外部電源VDDから内部降圧電源VIIを生成する内部降圧電源生成回路（VII生成回路）１２と，内部降圧電源VIIから内部降圧電源Vbl,Vcpを生成する内部降圧電源生成回路（図示せず）とを有する。さらに，VPP生成回路１１とVII生成回路１２は，それぞれが生成する電源VPP,VIIレベルを検出する検出回路を内蔵する。また，内部電源回路１０は，内部電源起動シーケンスを制御するシーケンサ１４を有する。シーケンサ１４は，電源起動時にスタート信号SttzをＨレベルにし，電源起動終了時にＬレベルにする。そして，カスコードカレントミラー回路に供給するカスコードバイアス電位を生成するカスコードバイアス生成回路１３と，バイアス電位を生成するバイアス生成回路１５も設けられる。
【００２１】
内部降圧電源VIIは外部電源VDDより低い電位であり，内部降圧電源Vbl,Vcpは内部降圧電源VIIより低い電位である。また，内部昇圧電源VPPは外部電源VDDより高い電位である。内部降圧電源で内部回路を動作させることで，低消費電力，高速動作を可能にする。
【００２２】
図２は，ＤＲＡＭ内のメモリコア１７の構成図である。メモリコア１７内には，複数のワード線ＷＬ０，ＷＬ１と，複数のビット線対ＢＬ，／ＢＬと，それらの交差位置に設けられた複数のメモリセルＭＣ０，ＭＣ１とを有するメモリセルアレイと，ワードデコーダ・ドライバＷＤＥＣ／ＷＤＲと，ビット線プリチャージ回路ＰＲＥと，センスアンプＳＡなどが設けられている。ビット線対ＢＬ，／ＢＬは，ビット線トランスファトランジスタＢＴＲ，／ＢＴＲを介してビット線プリチャージ回路ＰＲＥとセンスアンプＳＡとに接続される。ビット線トランスファトランジスタＢＴＲ，／ＢＴＲのゲートはビット線トランスファ駆動回路ＢＴにより制御される。また，センスアンプＳＡはＮチャネル側駆動回路ＮＳＡとＰチャネル側駆動回路ＰＳＡとにより駆動される。
【００２３】
内部電源回路１０により生成される昇圧電源VPPは，ワードデコーダ・ワードドライバＷＤＥＣ／ＷＤＲに供給され，ワード線ＷＬが昇圧電源レベルまで駆動される。ビット線トランスファ駆動回路ＢＴも昇圧電源VPPで駆動される。内部降圧電源VIIは，Ｐチャネル側駆動回路ＰＳＡに供給され，センスアンプＳＡは内部降圧電源VIIとグランド電源Vssとで駆動する。
【００２４】
それに対して，内部降圧電源Vblは，ビット線プリチャージ回路ＰＲＥに接続され，ビット線対ＢＬ，／ＢＬのプリチャージレベルに使用される。また，内部降圧電源Vcpは，メモリセルＭＣ０，ＭＣ１のキャパシタの対向電極に接続される。つまり，内部降圧電源Vblはビット線プリチャージ電源であり，内部降圧電源Vcpはセルプレート電源である。
【００２５】
メモリの動作は次の通りである。まず，ビット線対ＢＬ，／ＢＬが第２の内部降圧電源Vblのレベルにプリチャージされた状態で，ワード線ＷＬ０，ＷＬ１のいずれかが内部昇圧電源VPPのレベルに駆動され，ビット線対にメモリセルの情報が読み出される。その状態で，センスアンプＳＡが活性化されて，ビット線対のいずれか一方を第１の内部降圧電源VIIに引き上げ，いずれか他方をグランド電源Vssに引き下げる。
【００２６】
図３は，カスコードカレントミラー回路の回路図である。図３にはＰチャネルトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４で構成されたカレントミラー回路が示されている。トランジスタＰ３，Ｐ４は電源ＶＤＤ側に並列に接続された１対の第１のトランジスタで，ゲートが共通のノードｎ３に接続されている。また，第１のトランジスタＰ３，Ｐ４に，１対の第２のトランジスタＰ１，Ｐ２がカスコード接続されている。つまり，トランジスタＰ２，Ｐ４がカスコード接続された電流源回路で，トランジスタＰ１，Ｐ２がカスコード接続されたそのバイアス生成回路である。第２のトランジスタＰ１，Ｐ２のゲートには，Ｐチャネル用のカスコードバイアス電位Vcaspが供給される。また，ノードｎ３とグランドVssとの間にはゲートにバイアス電位biasnが供給されるＮチャネルトランジスタＮ５が設けられる。
【００２７】
バイアス電位biasnが所定の電位になるとトランジスタＮ５が導通し，ノードｎ３の電位を引き下げ，トランジスタＰ３，Ｐ４が導通する。トランジスタＰ３，Ｐ４のソース・ドレイン間電圧Vdsが十分に大きくトランジスタＰ３，Ｐ４が飽和領域で動作するように設計すれば，共通ノードｎ３のゲートへの印加によりトランジスタＰ３，Ｐ４のソース・ゲート間電圧が等しくなり，トランジスタサイズに対応する比率の電流をトランジスタＰ３，Ｐ４に流すことができる。
【００２８】
図３中の右下に，トランジスタのソース・ドレイン間電圧Vdsとドレイン電流Idとの関係を示す特性が示されている。通常のトランジスタは，一点鎖線に示されるとおり飽和領域ではソース・ドレイン間電圧Vdsにかかわらずドレイン電流Idは一定になる。これがカレントミラー回路の基本的な原理である。ただし，トランジスタの微細化やその他の要因で，その特性が実線のように傾きを有する場合は，ソース・ドレイン間電圧Vds1,Vds2の違いにより，ドレイン電流が異なる。
【００２９】
そこで，第２のトランジスタＰ１，Ｐ２をカスコード接続して，カスコードバイアス電位Vcaspを，Vcasp≦VDD-Vthp-Vov（但し，VthpはＰチャネルトランジスタの閾値電圧，VovはトランジスタＰ３，Ｐ４を飽和領域で動作可能なソース・ドレイン間のオーバードライブ電圧）に設定する。第２のトランジスタＰ１，Ｐ２を設けたことにより，第１のトランジスタＰ３，Ｐ４のドレインであるノードｎ１，ｎ２の電位は，カスコードバイアス電位Vcaspより閾値電圧Vthpだけ高い電位に制御される。つまり，ノードｎ１，ｎ２がその電位Vcasp＋Vthpより高くなるとトランジスタＰ１，Ｐ２がより深く導通してノードｎ１，ｎ２の電位を下げ，電位Vcasp＋Vthpより低くなるとトランジスタＰ１，Ｐ２が非導通になりノードｎ１，ｎ２の電位の低下を妨げる。つまり，ノードｎ１，ｎ２は，電位Vcasp＋Vthpに固定される。その結果，トランジスタＰ３，Ｐ４のソース・ドレイン間電圧Vdsは等しく，オーバードライブ電圧Vovになる。
【００３０】
よって，カスコード接続にすることで，トランジスタＰ３，Ｐ４は飽和領域において等しいソース・ドレイン間電圧Vdsで動作し，そのドレイン電流Idはトランジスタサイズが等しければ等しくなりサイズが異なればその比率になる。このように，カスコード接続にすることで，トランジスタ特性が図中右下の実線のようになっていてもカレントミラー回路として正常に動作する。図３の回路では，バイアス電位biasnがＨレベルになるとトランジスタＮ５が導通し，トランジスタＰ３，Ｐ４のサイズの比率に対応した一定の電流が出力Ｖｏｕｔに生成される。
【００３１】
図４は，カスコードカレントミラー回路を有する差動増幅回路の回路図である。差動増幅回路D-Ampは，入力電圧ｖｎ，ｖｐがゲートに供給される１対のＮチャネル入力トランジスタＮ１０，Ｎ１１と，電流スイッチであるＮチャネルトランジスタＮ１４と，活性化信号actzにより導通・非導通制御されるトランジスタＰ１２，Ｎ１３と，破線で囲まれたカスコードカレントミラー回路１９とで構成される。カスコードカレントミラー回路１９は，電源VDD側に並列に接続されたＰチャネルの第１のトランジスタＰ６，Ｐ７と，それにカスコード接続されるＰチャネルの第２のトランジスタＰ８，Ｐ９とを有し，トランジスタＰ６，Ｐ７のゲートは入力トランジスタＮ１１のドレイン端子に共通接続され，トランジスタＰ８，Ｐ９にはＰチャネル用のカスコードバイアス電位Vcaspが供給される。
【００３２】
カレントミラー回路のトランジスタサイズを等しくすることで，トランジスタＰ６，Ｐ７に等しい電流を流すことができる。また，カスコード接続を利用することで，前述の原理によりトランジスタＰ６，Ｐ７のソース・ドレイン間電圧Vdsを等しく保つことができる。
【００３３】
差動増幅回路は，入力電圧ｖｎ，ｖｐの電位差に応じて，出力VoutがＨレベルまたはＬレベルになる。例えば，ｖｎ＞ｖｐの場合は，トランジスタＮ１０がより深く導通し，Ｎ１１がより浅く導通し，出力VoutはＬレベルになる。逆に，ｖｎ＜ｖｐの場合は，トランジスタＮ１０がより浅く導通し，Ｎ１１がより深く導通し，出力VoutはＨレベルになる。
【００３４】
カスコードカレントミラー回路１９を使用することで，差動増幅回路の負荷電流を等しくすることができ，飽和特性の影響を小さくできる。そして，出力Voutの微少な変化に対してトランジスタＰ６，Ｐ７のドレイン電流Idが一定に保たれるので，実効的に出力抵抗を大きくすることができる。
【００３５】
図５は，カスコードカレントミラー回路を使用した構成例を示す図である。カスコードバイアス生成回路１３がカスコードバイアス電位Vcaspを生成し，VII生成回路１２，VPP生成回路１１，カレントミラー回路１８にそれを供給する。VII生成回路１２は，外部電源VDDから内部降圧電源VIIを生成するが，そのレベルを所望レベルの参照電位に保つために差動増幅回路D-Ampからなる検出回路を内蔵する。また，VPP生成回路１１は，外部電源VDDから内部昇圧電源VPPを生成するが，そのレベルを所望のレベルの参照電位に保つために差動増幅回路D-Ampからなる検出回路を内蔵する。これらの差動増幅回路D-Ampは，図４に示したとおりカスコード接続のカレントミラー回路を使用していて，カスコードバイアス電位Vcaspが供給される。以下，カスコードバイアス生成回路１３，VII生成回路１２，VPP生成回路１１の回路構成について説明する。
【００３６】
図６は，カスコードバイアス生成回路１３の回路図である。図６には，カスコードバイアス回路１３と，カスコードバイアス電位Vcaspが供給されるカレントミラー回路C-Miller（図３参照）とが示されている。カレントミラー回路C-Millerに代えて，図４の差動増幅器D-Ampでもよい。カスコードカレントミラー回路１９のＰチャネルトランジスタＰ１，Ｐ２のゲートにカスコードバイアス電位Vcaspが供給されので，このカスコードバイアス電位VcaspはＰチャネル用のバイアス電位である。
【００３７】
カスコードバイアス生成回路１３は，ＰチャネルトランジスタＰ２０と，ＮチャネルトランジスタＮ２１と，カップリングキャパシタＣ１とを有する。トランジスタＮ２１のゲートにバイアス電圧biasnを印加して電流を流すことにより，カスコードバイアス電位Vcaspが生成される。トランジスタＰ２０のＷ／Ｌ（Ｗはゲート幅，Ｌはゲート長）を，カレントミラー回路のトランジスタより小さくすることで，トランジスタＰ２０の導通抵抗を高くし，前述したVcasp≦VDD-Vthp-Vovを実現している。また，カップリングキャパシタＣ１を電源VDDとカスコードバイアス電位Vcaspとの間に設けて，通常動作状態で電源VDDが高い周波数で変動した場合にカスコードバイアス電位Vcaspがその変動に追従して，Vcasp≦VDD-Vthp-Vovを維持できるようにしている。
【００３８】
図７は，別のカスコードバイアス生成回路１３の回路図である。このカスコードバイアス生成回路は，ＰチャネルトランジスタＰ２２と，抵抗Ｒ１と，ＮチャネルトランジスタＮ２３と，カップリングキャパシタＣ２とで構成される。トランジスタＰ２２は図６のトランジスタＰ２０のようにＷ／Ｌを小さくする必要はなく，抵抗Ｒ１による電圧降下により，Vcasp≦VDD-Vthp-Vovを実現している。それ以外は図６と同じである。
【００３９】
図８は，バイアス生成回路１５の回路図である。このバイアス生成回路は，Ｐチャネルのカレントミラー回路を構成するトランジスタＰ２４，Ｐ２５と，ＮチャネルトランジスタＮ２６，Ｎ２７と，抵抗Ｒ２と，カップリングキャパシタＣ３とで構成される。バイアス生成回路１５は，グランドＶｓｓより抵抗Ｒ２の電圧降下とトランジスタＮ２６の閾値電圧高い一定の電位にバイアス電位biasnを維持する。そして，グランドＶｓｓから一定の電位を保つために，カップリングキャパシタＣ３が設けられている。
【００４０】
図９は，内部降圧電源生成回路の回路図である。内部降圧電源生成回路１２は，出力回路を構成するＰチャネルトランジスタＰ３１と，内部降圧電源VIIの電位と所望の基準電位との電位差に応じて出力信号Voutを生成する差動増幅回路D-Ampとを有する。差動増幅回路D-Ampは，図４と同じである。抵抗Ｒ１１，Ｒ１２とＮチャネルトランジスタＮ３０とでフィードバックループが形成され，抵抗Ｒ１１，Ｒ１２の接続点が監視電位Vmoniとして，差動増幅回路D-Ampの一方の入力ｖｐに供給されている。また，他方の入力ｖｎには参照電位Vref1が入力されている。よって，差動増幅回路D-Ampとフィードバックループとで検出回路が構成される。カスコードバイアス電位Vcaspと，バイアス電位biasnと，活性化信号actzは，図４で説明したとおりである。
【００４１】
差動増幅回路D-Ampは，２つの入力電位ｖｐ，ｖｎの電位差に応じて出力信号Voutを生成し，フィードバックループによりVref1＝Vmoniになるように動作する。つまり，監視電位Vmoniが参照電位Vref1より低いと，出力信号VoutはLレベルになり，出力トランジスタP31が導通して内部降圧電源VIIを高くする。逆に，監視電位Vmoniが参照電位Vref1より高いと，出力信号VoutはHレベルになり，出力トランジスタP31が非導通になり内部降圧電源VIIを低くする。よって，内部降圧電源VIIは，VII＝Vref1＊（R1+R2）/R2に制御される。
【００４２】
内部降圧電源生成回路１２は，PチャネルトランジスタＰ３１のドレイン端子をゲート入力とするＮチャネルトランジスタを出力トランジスタに追加しても良い。その場合は，フィードバックループと差動増幅回路D-Ampにより一定の電位に制御されるトランジスタＰ３１のドレイン端子電圧に応じて，Ｎチャネルの出力トランジスタが内部降圧電源VIIを駆動する。
【００４３】
図１０は，内部昇圧電源生成回路の回路図である。内部昇圧電源生成回路１１は，抵抗Ｒ２１，Ｒ２２とトランジスタＮ３２からなるフィードバックループと，差動増幅回路D-Ampと，インバータINVで構成される検出回路と，検出回路の検出信号detzに応じて動作を行う発振回路２０と，発振回路２０が生成する発振パルスosczにより昇圧動作（ポンピング動作）を行うポンプ回路２１とを有する。ポンプ回路２１は，発振パルスosczによるポンピング動作により電源VDDから電荷を出力して内部昇圧電源VPPを所望のレベルに制御する。
【００４４】
この場合も，差動増幅回路D-Ampは，２つの入力電位ｖｐ，ｖｎの電位差に応じて出力信号Voutを生成し，フィードバックループによりVref2＝Vmoniになるように動作する。つまり，監視電位Vmoniが参照電位Vref2より低いと，出力信号VoutはLレベルに検出信号detzがHレベルになり，発振回路２０が発振パルスosczを出力し，ポンプ回路２１が内部昇圧電源VPPを昇圧する。逆に，監視電位Vmoniが参照電位Vref1より高いと，出力信号VoutはHレベルに検出信号detzはLレベルになり，発振回路２０が停止し，内部昇圧電源VPPを低くする。よって，内部昇圧電源VPPは，VPP＝Vref1＊（R1+R2）/R2に制御される。
【００４５】
図１１は，電源起動時の誤動作を示す動作波形図である。電源起動時において外部供給電源VDDが投入され，外部電源VDDが立ち上がった後に，活性化信号actzがHレベルになり，内部降圧電源生成回路１２と内部昇圧電源生成回路１１が動作を開始する。また，カスコードバイアス生成回路１３，バイアス生成回路１５は，外部供給電源VDDの立ち上がりに伴って，カスコードバイアス電位Vcaspとバイアス電位Vcaspをそれぞれ立ち上げる。
【００４６】
図６のカスコードバイアス生成回路１３は，通常動作状態では，トランジスタＰ２０とＮ２１のオン抵抗の比に応じてカスコードバイアス電位Vcaspを生成し，電源VDDの高周波の変動成分の影響を受けないようにカップリングキャパシタＣ１を有する。同様に，図７のカスコードバイアス生成回路１３は，通常動作状態では，トランジスタＰ２２及び抵抗Ｒ１の抵抗と，トランジスタＮ２３のオン抵抗との比に応じてカスコードバイアス電位Vcaspを生成し，電源VDDの高周波の変動成分の影響を受けないようにカップリングキャパシタＣ２を有する。
【００４７】
外部供給電源VDDが立ち上がった後の通常状態では，カップリングキャパシタＣ１，Ｃ２への充電が完了し，カスコードバイアス電位Vcaspが適切な電位に制御されているので，カップリングキャパシタＣ１，Ｃ２は電源VDDの高周波変動成分を吸収するために適切に動作する。しかしながら，電源起動時においては，カスコードバイアス電位Vcaspが，カップリングキャパシタＣ１，Ｃ２により外部供給電源VDDの立ち上がりに追従して通常状態よりも高い電位になる。つまり，外部供給電源VDDの急激な立ち上がりに対して，カップリングキャパシタＣ１，Ｃ２の充電動作が間に合わず，一時的にカスコードバイアス電位Vcaspが通常動作状態での抵抗比で決まるレベルより高くなるのである。そして，やがてトランジスタＮ２１，Ｎ２３によるカップリングキャパシタＣ１，Ｃ２への充電動作が完了すると，カスコードバイアス電位Vcaspは通常動作状態での抵抗比で決まる理想的なレベルに達する。図１１に示されるとおりである。
【００４８】
この一時的なカスコードバイアス電位Vcaspのオーバーシュートにより，図４に示した差動増幅回路D-Ampの第２のトランジスタＰ８，Ｐ９が非導通状態になり，カスコードカレントミラー回路がオフして，出力信号VoutはＬレベルになる。この出力信号VoutのＬレベルに応答して，内部降圧電源生成回路１２では，出力トランジスタＰ３１が導通し，内部降圧電源VIIは通常レベルより高くオーバーシュートする。また，内部昇圧電源生成回路１１では，発振回路２０が発振し，内部昇圧電源VPPが通常レベルより高くオーバーシュートする。このような内部電源VII,VPPのオーバーシュートは，それが印加される内部回路のトランジスタ素子を破壊する可能性があり，素子の信頼性低下を招く。
【００４９】
図１２は，第１の実施の形態におけるカスコードバイアス生成回路１３の回路図である。図１２には，カスコードバイアス生成回路１３と，図４の差動増幅回路D-Ampとが示されている。このカスコードバイアス生成回路は，Ｐチャネルトランジスタのカスコードカレントミラー回路に対するカスコードバイアス電位Vcaspを生成する。また，このカスコードバイアス生成回路は，図６の回路に適用した例であるが，図７の回路にも適用可能である。
【００５０】
図１２のカスコードバイアス生成回路１３は，図６の回路のトランジスタＰ２０，Ｎ２１，キャパシタＣ１に加えて，電源起動時に導通するＮチャネルトランジスタＮ４１，Ｎ４０を有する。トランジスタＮ４１のゲートには，電源起動時に一時的にＨレベルになるスタート信号sttzが供給され，トランジスタＮ４０には，電源起動時に早期に立ち上がるバイアス電位biasnが供給される。
【００５１】
図１３は，第１の実施の形態における電源起動時の動作波形図である。内部電源回路１０内のシーケンサ１４（図１参照）は，電源起動時に外部電源VDDの立ち上がりに追従してＨレベルになり，全ての内部電源の起動が終了した時点でＬレベルになるスタート信号sttzを出力する。また，バイアス電位biasnも外部電源VDDの立ち上がりに追従してＨレベルになる。トランジスタＮ４１のゲートにはスタート信号sttzが，トランジスタＮ４０のゲートにはバイアス電位biasnがそれぞれ印加されているので，電源起動時に両トランジスタＮ４０，Ｎ４１が共に導通する。
【００５２】
そのため，カスコードバイアス電位Vcaspは，トランジスタＰ２０のオン抵抗と，トランジスタＮ４１，Ｎ４０，Ｎ２１の合成されたオン抵抗との抵抗比に応じて制御され，通常状態での電位よりも低い電位に維持される。カップリングキャパシタＣ１は，トランジスタＮ２１に加えて，トランジスタＮ４１，Ｎ４０からも充電電流を供給され，カスコードバイアス電位Vcaspが通常レベルよりも高くオーバーシュートすることが防止される。
【００５３】
これにより，カスコードバイアス電位Vcaspが供給されるカスコードカレントミラー回路は誤動作せず，それを使用する内部昇圧電源生成回路１１，内部降圧電源生成回路１２も誤動作せず，内部昇圧電源VPPと内部降圧電源VIIのオーバーシュートが防止または抑制される。そして，電源起動が終了すると，スタート信号SttzがＬレベルになるので，トランジスタＮ４０，Ｎ４１は非導通になり，カスコードバイアス生成回路は通常動作状態になる。
【００５４】
カスコードバイアス電位Vcaspのオーバーシュートをより適切に防止するためには，トランジスタＮ４１，Ｎ４０のＷ／ＬをトランジスタＮ２０より大きくすることが望ましい。
【００５５】
また，図７の回路にこの第１の実施の形態を適用する場合は，図１２のトランジスタＰ２０の代わりに図７のトランジスタＰ２２と抵抗Ｒ１が設けられる。
【００５６】
図１４は，第２の実施の形態におけるカスコードバイアス生成回路１３の回路図である。また，図１５は，第２の実施の形態における電源起動時の動作波形図である。図１４には，カスコードバイアス生成回路１３と，図４の差動増幅回路D-Ampとが示されている。このカスコードバイアス生成回路は，Ｐチャネルトランジスタのカスコードカレントミラー回路に対するカスコードバイアス電位Vcaspを生成する。また，このカスコードバイアス生成回路は，図６の回路に適用した例であるが，図７の回路にも適用可能である。
【００５７】
このカスコードバイアス生成回路１３は，図６の回路のトランジスタＰ２０，Ｎ２１，キャパシタＣ１に加えて，電源起動時に導通するＮチャネルトランジスタＮ４３と非導通になるＰチャネルトランジスタＰ４２とを有する。トランジスタＮ４３，Ｐ４２のゲートには，電源起動時に一時的にＨレベルになるスタート信号sttzが供給される。
【００５８】
図１５に示したとおり，電源起動時にスタート信号sttzが一時的にＨレベルになり，トランジスタＮ４３が導通し，トランジスタＰ４２が非導通になる。その結果，スタート信号sttzがＨレベルの期間，カスコードバイアス電位VcaspはＬレベル，つまりグランドレベルVssになる。そのため，カスコードバイアス電位Vcaspの高レベルへのオーバーシュートは回避され，カスコードカレントミラー回路の誤動作がなく，内部降圧電源VIIと内部昇圧電源VDDのオーバーシュートが回避される。トランジスタＮ４３のサイズは，電源VDDの立ち上がりに追従するカップリングキャパシタＣ１の作用を無効化するために十分な電流能力を有すれば良い。
【００５９】
また，図７の回路にこの第１の実施の形態を適用する場合は，図１２のトランジスタＰ２０の代わりに図７のトランジスタＰ２２と抵抗Ｒ１が設けられる。
【００６０】
図１６は，第３の実施の形態におけるカスコードバイアス生成回路１３の回路図である。また，このカスコードバイアス生成回路も，Ｐチャネルトランジスタのカスコードカレントミラー回路に対するカスコードバイアス電位Vcaspを生成する。また，このカスコードバイアス生成回路は，図６の回路に適用した例であるが，図７の回路にも適用可能である。
【００６１】
このカスコードバイアス生成回路１３は，図１４の例と同様に，図６の回路のトランジスタＰ２０，Ｎ２１，キャパシタＣ１に加えて，電源起動時に導通するＮチャネルトランジスタＮ４３と非導通になるＰチャネルトランジスタＰ４２とを有する。電源起動時にスタート信号sttzが一時的にＨレベルになると，インバータ２５の出力がＬレベル，ＮＡＮＤゲート２６の出力ｎ２６がＨレベルになり，トランジスタＰ４２が非導通，トランジスタＮ４３が導通する。それにより，カスコードバイアス電位Vcaspは強制的にＬレベルになる。
【００６２】
また，通常動作状態（sttz＝Ｌ）では，イネーブル信号cenzがイネーブル状態（Ｈレベル）で，トランジスタＰ４２が導通，トランジスタＮ４３が非導通となりカスコードバイアス生成回路１３は活性状態になる。一方，イネーブル信号cenzがＬレベルになるときに，ＮＡＮＤゲート２６の出力ｎ２６がＨレベルになり，トランジスタＮ４３が導通，トランジスタＰ４２が非導通になり，非活性状態になる。非活性状態では，カスコードバイアス電位VcaspはＬレベルになり，電流消費しない。
【００６３】
この第３の実施の形態のカスコードバイアス生成回路を使用した場合の電源起動時の動作波形は，図１５と同じである。また，トランジスタＰ２０の代わりに，図７のトランジスタＰ２２，抵抗Ｒ１を設けても良い。
【００６４】
上記の説明では，Ｐチャネルトランジスタによるカスコードカレントミラー回路と，それに対するカスコードバイアス生成回路を説明した。しかしながら，本実施の形態は，Ｎチャネルトランジスタによるカスコードカレントミラー回路と，それに対するカスコードバイアス生成回路にも適用可能である。
【００６５】
図１７は，本実施の形態におけるＮチャネルトランジスタによるカスコードカレントミラー回路とそれに対するカスコードバイアス生成回路の一例を示す回路図である。この差増増幅回路は，図４においてＰチャネルとＮチャネルを逆にしたものと同等であり，カスコードバイアス生成回路は，図１４においてＰチャネルとＮチャネルを逆にしたものと同等である。
【００６６】
図１７に示された差動増幅回路D-Ampは，Ｎチャネルトランジスタによるカスコードカレントミラー回路３０を有する。電源であるグランドＶｓｓに１対の第１のトランジスタＮ５１，Ｎ５２が並列に接続され，それらのゲートは共通ノードに接続されている。さらに，第１のトランジスタＮ５１，Ｎ５２に，第２のトランジスタＮ５３，Ｎ５４がカスコード接続され，それらのゲートにはＮチャネル用のカスコードバイアス電位Vcasnが供給される。トランジスタＰ５５，Ｐ５６はソース端子が接続され，ゲートには１対の入力ｖｎ，ｖｐが供給される。トランジスタＰ５７は，バイアス電位biaspがゲートに印加される電流スイッチであり，トランジスタＰ５８，Ｎ５９は，活性化信号actxがそのゲートに供給され，actx＝ＬレベルでトランジスタＰ５８がＯＮ，トランジスタＮ５９がＯＦＦとなり，差動増幅回路が活性化状態になる。
【００６７】
差動増幅回路の動作は，入力がｖｎ＞ｖｐの場合はトランジスタＰ５６がより導通し，出力VoutはＬレベルになり，逆に，入力がｖｎ＜ｖｐの場合はトランジスタＰ５５がより導通し，出力VoutはＨレベルになる。
【００６８】
カスコードバイアス生成回路１３Ｎは，通常状態ではスタート信号sttx＝Ｈレベルであり，トランジスタＰ６３はＯＦＦ，トランジスタＮ６２はＯＮであり，トランジスタＮ６１のオン抵抗が比較的大きく，カスコードバイアス電位VcasnはVcasn＞Vss＋Vthn＋Vov（但し，VthnはＮチャネルトランジスタの閾値電圧，VovはＮチャネルトランジスタが飽和領域で動作可能な最小ドレイン・ソース間電圧）に制御される。その結果，カレントミラー回路３０では，トランジスタＮ５３，Ｎ５４のソース端子がVcasn−Vthnに制御され，トランジスタＮ５１，Ｎ５２は飽和領域で動作する。また，カップリングキャパシタＣ１０により，グランド電位Vssが変動しても，上記のカスコードバイアス電位は維持される。
【００６９】
カスコードバイアス生成回路１３Ｎは，電源起動時にスタート信号sttxが一時的にＬレベルになると，トランジスタＰ６３が導通，トランジスタＮ６２が非導通になり，カスコードバイアス電位Vcasnは，強制的にVDDに引き上げられる。これにより，カレントミラー回路３０が誤動作することは回避される。
【００７０】
もし，このトランジスタＰ６３，Ｎ６２が設けられていない場合は，電源起動時において，外部電源VDDが立ち上がるものの，カップリングキャパシタＣ１０は急速には充電されず，カスコードバイアス電位Vcasnの立ち上がりが緩慢になることが予想される。そうすると，カスコードバイアス電位Vcasnは，上記のVcasn＞Vss＋Vthn＋Vovを満たすことができず，カレントミラー回路の誤動作を招く。
【００７１】
図１７の差動増幅回路は，図９，図１０の内部降圧電源生成回路，内部昇圧電源回路に適用可能である。ただし，差動増幅回路の出力Voutの論理が逆になるので，出力段にインバータを追加する必要がある。その場合，電源起動時にカレントミラー回路がＯＦＦ状態に誤動作すると，差動増幅回路の出力VoutがＨレベルになり，前述と同様に内部降圧電源VIIと内部昇圧電源VPPが高くオーバーシュートすることになる。
【００７２】
内部降圧電源生成回路は，グランドVssからVDDとVssの中間電位を内部降圧電源として生成してもよい。また，内部昇圧電源生成回路は，グランドVssから負の電位を内部昇圧電源として生成してもよい。この場合は，正確には昇圧にはならず降圧になる。
【００７３】
Ｎチャネル用カスコードバイアス生成回路は，図１２のＰチャネルとＮチャネルとを逆にした回路でもよい。なお，Ｎチャネル用カスコードバイアス生成回路では，スタート信号sttxは，Ｐチャネル用カスコードバイアス生成回路のスタート信号sttzとは逆相である。
【００７４】
以上説明したとおり，本実施の形態によれば，電源起動時にカスコードバイアス生成回路が通常状態のカスコードバイアス電位よりも低い（Ｐチャネルの場合）または高い（Ｎチャネルの場合）カスコードバイアス電位を生成するので，カレントミラー回路が誤動作になることが回避される。
【００７５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７６】
（付記１）
第１，第２の電源に接続され所望の電流を生成するカレントミラー回路において，
前記第１の電源側に並列に接続され，そのゲートが共通ノードに接続された複数の第１のトランジスタと，
前記複数の第１のトランジスタにカスコード接続され，そのゲートにカスコードバイアス電位が供給される複数の第２のトランジスタと，
前記カスコードバイアス電位を生成するカスコードバイアス生成回路とを有し，
前記カスコードバイアス生成回路は，通常動作時には前記カスコードバイアス電位を前記第１と第２の電源の間の第１の電位に制御し，電源投入時には前記カスコードバイアス電位を前記第１の電位より前記第２の電源側に近い第２の電位に制御することを特徴とするカレントミラー回路。
【００７７】
（付記２）付記１記載のカレントミラー内部回路において，
前記第１の電源より第２の電源が低く，
前記第１及び第２のトランジスタがＰチャネルＭＯＳトランジスタであり，前記第２の電位は前記第１の電位より低いレベルであることを特徴とするカレントミラー回路。
【００７８】
（付記３）付記２記載のカレントミラー内部回路において，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，前記第２の電源と前記出力端との間に前記電源起動時に導通する電源起動用トランジスタを有し，前記電源起動時に前記電源起動用トランジスタの導通により前記カスコードバイアス電位が前記第２の電位に制御されることを特徴とするカレントミラー回路。
【００７９】
（付記４）付記２記載のカレントミラー内部回路において，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，さらに，前記第１の電源と前記出力端との間に前記電源起動時に非導通になる第１の電源起動用トランジスタと，前記第２の電源と前記出力端との間に前記電源起動時に導通する第２の電源起動用トランジスタを有し，前記電源起動時に前記第１の電源起動用トランジスタの非導通と前記第２の電源起動用トランジスタの導通とにより前記第２の電位が第２の電源レベルに制御されることを特徴とするカレントミラー回路。
【００８０】
（付記５）付記１記載のカレントミラー内部回路において，
前記第１の電源より第２の電源が高く，
前記第１及び第２のトランジスタがＮチャネルＭＯＳトランジスタであり，前記第２の電位は前記第１の電位より高いレベルであることを特徴とするカレントミラー回路。
【００８１】
（付記６）付記５記載のカレントミラー内部回路において，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，前記第２の電源と前記出力端との間に前記電源起動時に導通する電源起動用トランジスタを有し，前記電源起動時に前記電源起動用トランジスタの導通により前記カスコードバイアス電位が前記第２の電位に制御されることを特徴とするカレントミラー回路。
【００８２】
（付記７）付記５記載のカレントミラー内部回路において，
前記カスコードバイアス生成回路は，前記第１の電源とカスコードバイアス電位の出力端との間にカップリングキャパシタを有し，さらに，前記第１の電源と前記出力端との間に前記電源起動時に非導通になる第１の電源起動用トランジスタと，前記第２の電源と前記出力端との間に前記電源起動時に導通する第２の電源起動用トランジスタを有し，前記電源起動時に前記第１の電源起動用トランジスタの非導通と前記第２の電源起動用トランジスタの導通とにより前記第２の電位が第２の電源レベルに制御されることを特徴とするカレントミラー回路。
【００８３】
（付記８）
第１または第２の電源から内部電源を生成する内部電源生成回路において，
付記１乃至７のいずれかに記載されたカレントミラー回路を負荷回路として有する差動増幅回路と，
前記差動増幅回路の出力信号に応じて前記内部電源を生成する出力回路とを有し，
前記差動増幅回路は，前記出力回路が生成する前記内部電源の電位と所望の基準電位との電位差に応じて前記出力信号を生成することを特徴とする内部電源生成回路。
【００８４】
（付記９）付記８記載の内部電源生成回路において，
前記内部電源が前記第１及び第２の電源の間の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて導通し前記第１または第２の電源から電源電流を前記内部電源に供給する出力トランジスタを有することを特徴とする内部電源生成回路。
【００８５】
（付記１０）付記８記載の内部電源生成回路において，
前記内部電源が前記第１及び第２の電源の外側の電位に制御され，
前記出力回路が，前記差動増幅回路の出力信号に応じて動作する発振回路と，当該発振回路の発振パルスにより前記第１または第２の電源から電源電流を前記内部電源にポンピング供給するポンプ回路とを有することを特徴とする内部電源生成回路。
【００８６】
（付記１１）
付記８に記載の内部電源生成回路と，
前記内部電源を供給される内部回路とを有する集積回路装置。
【図面の簡単な説明】
【００８７】
【図１】半導体集積回路の一つであるＤＲＡＭの構成図である。
【図２】ＤＲＡＭ内のメモリコア１７の構成図である。
【図３】カスコードカレントミラー回路の回路図である。
【図４】カスコードカレントミラー回路を有する差動増幅回路の回路図である。
【図５】カスコードカレントミラー回路を使用した構成例を示す図である。
【図６】カスコードバイアス生成回路１３の回路図である。
【図７】別のカスコードバイアス生成回路１３の回路図である。
【図８】バイアス生成回路１５の回路図である。
【図９】内部降圧電源生成回路の回路図である。
【図１０】内部昇圧電源生成回路の回路図である。
【図１１】電源起動時の誤動作を示す動作波形図である。
【図１２】第１の実施の形態におけるカスコードバイアス生成回路１３の回路図である。
【図１３】第１の実施の形態における電源起動時の動作波形図である。
【図１４】第２の実施の形態におけるカスコードバイアス生成回路１３の回路図である。
【図１５】第２の実施の形態における電源起動時の動作波形図である。
【図１６】第３の実施の形態におけるカスコードバイアス生成回路１３の回路図である。
【図１７】本実施の形態におけるＮチャネルトランジスタによるカスコードカレントミラー回路とそれに対するカスコードバイアス生成回路の一例を示す回路図である。
【符号の説明】
【００８８】
１３：カスコードバイアス生成回路          D-Amp：差動増幅回路
VDD:第１の電源                            Vss：第２の電源
C1:カップリングキャパシタ                N43,P42:電源起動用トランジスタ
１９：カスコードカレントミラー回路        P6,P7:第１のトランジスタ
P8,P9:第２のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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