(57)【特許請求の範囲】
【請求項１】
メモリセルのアレイであって、
Ｍ本のワード線およびＭ本のビット線（２２４）のグリッドを介して相互接続された複数のメモリセルを含み、Ｍ＝２、３、４、５、…であり、前記Ｍ本のビット線（２２４）の各々は埋込まれており、前記メモリセルのアレイはさらに、
複数の制御ゲート電極コンタクト（２２８）を含み、前記複数の制御ゲート電極コンタクト（２２８）の各々はＮ本のワード線毎に形成されており、Ｎ＝１、２、３、…であり、前記複数の制御ゲート電極コンタクト（２２８）の各々は前記複数のメモリセルの別個のメモリセルの１つのフローティングゲート（２２９）の上にあり、前記メモリセルのアレイはさらに、
埋込まれた前記Ｍ本のビット線（２２４）の各々と上にある前記フローティングゲート（２２９）および前記制御ゲート電極コンタクト（２２８）とを電気的に接続させる複数のストラップ（２３１）を含み、前記フローティングゲート（２２９）は前記複数の制御ゲート電極コンタクト（２２８）のうちの１つの下にあり、前記メモリセルのアレイはさらに、
Ｐ本のワード線毎に形成されるセレクトトランジスタ（２３２）を含み、ＰはＮより大きく、前記複数のストラップは前記セレクトトランジスタ（２３２）間の前記メモリセルの数を増加させるためのものである、メモリセルのアレイ。
【請求項２】
Ｎ＝１６である、請求項１に記載のメモリセルのアレイ。
【請求項３】
ビット線（２２４）が連続しており、均一であり、かつ不断である、請求項１に記載のメモリセルのアレイ。
【請求項４】
前記複数の制御ゲート電極コンタクト（２２８）がロウおよびカラムに沿って互いに整列されている、請求項１に記載のメモリセルのアレイ。
【請求項５】
前記複数の制御ゲート電極コンタクト（２２８）の各々が前記埋込まれたビット線（２２４）の上にある、請求項１または請求項４に記載のメモリセルのアレイ。
【請求項６】
前記制御ゲート電極コンタクト（２２８）のロウが前記ワード線に沿って整列されている、請求項４に記載のメモリセルのアレイ。
【請求項７】
前記複数のメモリセルの各々が、
チャネルを間に挟みかつ前記チャネル（２３０）の上方に前記フローティングゲート（２２９）を有する、第１の領域（２１８）および第２の領域（２２０）を含む基板（２００）と、
第１の量の電荷を含む電荷トラッピング領域（２１０）と、
前記チャネル（２３０）と前記電荷トラッピング領域（２１０）との間に位置付けられた層（２０６）とを含み、前記層（２０６）が、前記第１の量の電荷が前記層（２０６）内へ直接突き抜けないような厚さを有する、請求項１に記載のメモリセルのアレイ。
【請求項８】
前記電荷トラッピング領域（２１０）の上に被さるように形成される絶縁層（２０８）をさらに含む、請求項７に記載のメモリセルのアレイ。
【請求項９】
前記複数のメモリセルの各々がＥＥＰＲＯＭメモリセルを含む、請求項７に記載のメモリセルのアレイ。
【請求項１０】
前記複数のメモリセルの各々が２ビットメモリセルを含む、請求項７に記載のメモリセルのアレイ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は不揮発性メモリ装置の分野に関する。より具体的には、本発明は、ビット線を有するマルチビットフラッシュ電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルに関する。
【０００２】
【背景技術】
情報の不揮発性記憶用のメモリ装置は今日では一般に普及しており、無数の適用例において用いられている。不揮発性半導体メモリの例をいくつか挙げると、読出専用メモリ（ＲＯＭ）、プログラマブル読出専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭがある。
【０００３】
半導体ＥＥＰＲＯＭ装置はＲＯＭよりも複雑な処理および試験手順を伴うが、電気的なプログラミングおよび消去という利点を有する。回路構成においてＥＥＰＲＯＭ装置を用いることにより、装置の回路内部での消去および再プログラミングが可能になり、これは従来のＥＰＲＯＭメモリでは不可能な芸当である。フラッシュＥＥＰＲＯＭは、メモリセルが電気的にプログラム（すなわち書込）可能および消去可能である点でＥＥＰＲＯＭと類似しているが、すべてのメモリセルを一度に消去できるというさらなる能力を有する点で異なっており、したがってフラッシュＥＥＰＲＯＭという用語が用いられる。
【０００４】
単一トランジスタ酸化物−窒化物−酸化物（ＯＮＯ）ＥＥＰＲＯＭ装置の一例が、Ｔ．Ｙ．チャン（Chan）、Ｋ．Ｋ．ヤング（Young）およびチェンミン・フー（Chenming Hu）による「真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭ装置（A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device）」と題された技術文献（IEEE Electron Device Letters、１９８７年３月）に開示される。このメモリセルは熱電子注入によりプログラミングされ、注入された電荷はこの装置の酸化物−窒化物−酸化物（ＯＮＯ）層に蓄積される。ＯＮＯ  ＥＥＰＲＯＭ装置の他の例は、米国特許第５，６３５，４１５号、第５，７６８，１９２号およびＰＣＴ特許出願公報ＷＯ９９／０７０００に開示されており、各文献の内容をここに引用により援用する。
【０００５】
図１に概略的に示すような公知のＮＲＯＭ装置の場合、ＮＲＯＭセル１００には、ポリゲートまたはワード線１０２と埋込まれたビット線１０４とのグリッドが含まれた。ビット線１０４は、基板のＮ＋領域に形成され、それらのビット線が金属層に形成されたときよりもその領域により高密度のビット線が形成できるようにされた。ＮまたはＮ／２のポリゲート１０２毎にセレクトトランジスタ１０６を配置することが必要とされ、ここでＮはコンタクト１０８間のポリゲートの数であった。これにより、従来は、ビット線をセルの抵抗まで減じるために１６または３２のセル毎にセレクトトランジスタ１０６が必要とされてきた。Ｎ＋領域におけるビット線の抵抗により、セレクトトランジスタ間のセルの数が制限される。
【０００６】
スタックゲートを有するフラッシュメモリセルの場合、セルに対応付けられるコンタクトは、ゲートのポリシリコンから間隔をおいて配置されなければならない。集積回路処理に従って特徴部分の大きさが縮小されるにつれて、より高いパッキング密度を達成するためにはより小さな寸法が要求される。一般に、コンタクトはアライメント誤差によりスタックゲートがソースコンタクトまたはドレインコンタクトと短絡を起こしてしまわないように、スタックゲートから間隔をおいて配置されなければならない。コンタクトとゲートとの間に間隔を設けることが、フラッシュメモリセルの全体の大きさに貢献する。
【０００７】
【発明の開示】
本発明の一局面は、Ｍ本のワード線およびＭ本のビット線のグリッドを介して相互接続された複数のメモリセルを含むメモリセルのアレイに関し、Ｍ＝２、３、４、５、…であり、Ｍ本のビット線の各々は埋込まれている。このアレイは、複数のコンタクトをさらに含み、これら複数のコンタクトの各々はＮ本のワード線毎に形成されており、Ｎ＝１、２、３、…であり、複数のコンタクトの各々は、複数のメモリセルの別々のもののゲート上にある。ストラップにより、埋込まれたビット線の１つが複数のコンタクトのうちの１つの下にあるゲートと接続され、セレクトトランジスタがＰ本のワード線毎に形成され、ＰはＮより大きい。
【０００８】
本発明の上記局面により、セルの抵抗の総量が減少し、セレクトトランジスタ間のセルの数が増加するという利点がもたらされる。
【０００９】
本発明の上記局面により、アレイ全体の大きさが縮小するという利点がもたらされる。
【００１０】
本発明ならびにそれに付随する目的および利点は、添付の図面と共に以下の詳細な説明を参照することにより最もよく理解されるであろう。
【００１１】
【発明を実施するための様態および産業上の利用可能性】
不揮発性メモリの設計者らは、局所化領域に電荷を蓄積するという窒化シリコンの能力を利用し、ＯＮＯ層内部の蓄積された電荷の２つの領域を利用するメモリ回路を設計してきた。このタイプの不揮発性メモリ装置は２ビットＥＥＰＲＯＭとして公知である。この２ビットＥＥＰＲＯＭは、同じ大きさのメモリアレイにおいて、従来のＥＥＰＲＯＭの２倍の情報を記憶することが可能である。左右のビットは、窒化シリコン層の物理的に異なるエリアであって、各メモリセルの左領域および右領域の近傍に記憶される。それから、２ビットを同時にプログラミングおよび読出可能なプログラミング法が用いられる。このメモリセルの２ビットは、適切な消去電圧をゲートとソースまたはドレイン領域のいずれかとに与えることにより、個別に消去され得る。
【００１２】
２ビット分のメモリセルは、典型的には、半導体基板に形成された埋込まれたビット線によりアクセスされる。中央のゲート電極を形成する前に、ビット線酸化物層が埋込まれたビット線の上に形成される。
【００１３】
図２に断面図で示しているのは、既にいくつかの処理工程を経験してきた半導体基板２００の一部分である。ＯＮＯ層２０２が半導体基板２００の上にあり、第１の酸化物層２０６、第２の酸化物層２０８、および第１の酸化物層２０６と第２の酸化物層２０８との間に挟まれた窒化シリコン層２１０を含む。
【００１４】
図３に示すように、ＯＮＯ層２０２に被さるようにレジスト層２１２が形成される。レジスト層２１２は、可視および近ＵＶ光、深ＵＶレジストなどに対して反応性の光学フォトレジストを含む、多数の異なるタイプのレジストの１つであり得る。これに代えて、レジスト層２１２は無機レジスト層、Ｘ線レジスト層などであり得る。好ましい実施例では、レジスト層２１２はNovolak樹脂フォトレジスト材料である。
【００１５】
レジスト層２１２は適切な波長の放射線に露光され、現像されて、図３に示すようにＯＮＯ層２０２の上にレジストパターンを形成する。レジストパターン２１２は、半導体基板２００に埋込まれたビット線領域を作製するための予め定められた幾何学的構成を有するよう形成される。レジストパターン２１２により、半導体基板２００の選択された領域２１６を露光することが可能になる。一旦レジストパターン２１２が形成されると、注入処理が行なわれ、半導体基板２００内にポケット領域２１８、２２０が形成される。ポケット領域２１８、２２０は、好ましくは角度をつけたイオン注入処理で形成され、この処理では、半導体基板２００は、イオン注入処理の間中、垂直に対して約７°から６０°、典型的には３０°から４５°の角度で保持される。この角度をつけたイオン注入処理により、半導体基板２００内の部分的にレジストパターン２１２の一部の下にある場所にポケット領域２１８、２２０が形成される。好ましい実施例では、ホウ素などのｐ型ドーパントが半導体基板２００内へイオン注入され、ポケット領域２１８、２２０を形成する。イオン注入処理中、ホウ素イオンはＯＮＯ層２０２を貫通し、部分的にレジストパターン２１２の下方に延びるホウ素ポケット領域を作り出すのに十分なある角度で半導体基板２００へ入る。
【００１６】
図４を参照して、ポケット領域２１８、２２０が形成された後、レジストパターン２１２により露光されたＯＮＯ層２０２の部分がエッチングされ、半導体基板２００の主表面２２２が露出する。好ましくは、レジストパターン２１２は、エッチング処理により、レジストマスク２１２が規定する選択された領域２１６の主表面２１２を露出するように、エッチングマスクとして用いられる。好ましい実施例では、ＯＮＯ層２０２には、ＯＮＯ層２０２とレジストパターン２１２とが連続した、実質的に垂直な側壁を有するように、異方性エッチングが施される。
【００１７】
一旦このエッチング処理が完了すると、好ましくはイオン注入処理が行なわれ、半導体基板２００の選択された領域２１６に埋込まれたビット線領域２２４が形成される。好ましくは、ヒ素などのｎ型ドーパントが、半導体基板２００の主表面２２２に対して実質的に垂直な入射角でイオン注入される。好ましくは、埋込まれたビット線領域２２４は、１平方センチメートル当り約３×１０１５から約５×１０１５のイオンのドーズ量を用いたヒ素のイオン注入により形成される。イオン注入エネルギは、埋込まれたビット線領域２２４を半導体基板２００において選択された接合深さまで形成するように選択される。好ましくは、イオン注入エネルギは、埋込まれたビット線領域２２４の接合深さがポケット領域２１８、２２０の接合深さより大きくなるように、十分な大きさである。ここで用いる「接合深さ」という用語は、基板の表面からその基板内部の注入された領域に対応するｐ／ｎ接合が形成される最も深い点までの距離を表わす。
【００１８】
当業者には、メモリセルアレイの他の形成方法が可能であることがわかるであろう。たとえば、ポケット領域２１８、２２０と埋込まれたビット線領域２２４との形成順序は上述したものと逆であってもよい。代替的な実施例では、ＯＮＯ層２０２をエッチングする前に、注入処理が行なわれてビット線領域２２４が形成され、その後角度をつけた注入処理によりポケット領域２１８、２２０が形成される。さらに別の代替例では、いずれの注入処理も行なう前にＯＮＯ層２０２がエッチングされ得る。
【００１９】
図５に示すように、レジストパターン２１２が除去され、ビット線酸化物領域２２６が形成される。好ましい実施例では、ビット線酸化物領域２２６は、ＯＮＯ層２０２を酸化マスクとして用いて半導体基板２００の熱酸化を行なうことにより形成される。上述したエッチング処理により予めパターニングされているＯＮＯ層２０２により、半導体基板２００の選択された領域２１６が露出される。酸化処理中、ＯＮＯ層２０２のパターニングされた部分により、ＯＮＯ層２０２の下にある領域における半導体基板２００の酸化が防止される。これにより、ビット線酸化物層２２６は、半導体基板２００の選択された領域２１６に閉じ込められる。酸化処理が完了すると、ビット線層２２６は半導体基板２００の埋込みビット線領域２２４の上に被さる。
【００２０】
層２２６に加えて、ＣＶＤ処理を用いて多結晶シリコンの層を堆積することにより、フローティングゲート電極２２９の上に制御ゲート電極コンタクト／電極２２８が形成され、その後パターニングおよびエッチングが施されて基板２００の上に薄い制御ゲート線が形成される。図６に示すように、電極２２８は、層２２６およびビット線酸化物領域２２４の上にある。
【００２１】
上述した処理が一旦完了すると、図６に示すように２ビットフラッシュＥＥＰＲＯＭセルが形成される。このフラッシュＥＥＰＲＯＭメモリセルは２つの埋込まれたＰＮ接合を有するＮ＋型基板２００を含み、それらのＰＮ接合の一方はソースポケット２１８と基板２００との間にあり（これを左接合と称す）、他方はドレインポケット２２０と基板２００との間にある（これを右接合と称す）。チャネル２３０の上方には、二酸化シリコンからなる酸化物層２０６がある。この酸化物層２０６は厚さ６０オングストローム以下であり、チャネル上に電気的分離層を形成する。
【００２２】
酸化物層２０６の上には電荷トラッピング層２１０があり、これは厚さ約２０から１００オングストロームの範囲であり、好ましくは二酸化シリコン、Ｓｉ３Ｎ４からなる。熱電子はこの電荷トラッピング層に注入されるとトラップされるので、この電荷トラッピング層はメモリ保持層としての役割を果たす。
【００２３】
層２１０の厚さは、約５０オングストロームを越えるように選ばれ、セルの動作中に電子が層２０６を突き抜けて電荷トラッピング層２１０から離れるのを防ぐ。したがって、この発明のセルの寿命は、先行技術のＮＭＯＳ装置に対して非常に長くなる。このメモリセルは２ビットのデータ（右ビットおよび左ビット）を記憶することが可能である。
【００２４】
この２ビットメモリセルは対称的な装置である点に注目することが重要である。たとえば、右ビットに対して、左接合はソース端子としての役割を果たし、右接合はドレイン端子としての役割を果たす。同様に、左ビットに対しては、右接合はソース端子としての役割を果たし、左接合はドレイン端子としての役割を果たす。このように、ここではソースおよびドレインではなく、左または第１の接合および右または第２の接合という用語を用いる。左ビットと右ビットとの区別が特定の考察に対して重大でない場合には、ソースおよびドレインという用語を用いる。しかし当然ながら、第２のビットに対するソースおよびドレイン端子は、第１のビットに対するソースおよびドレイン端子と比べて逆にされる。
【００２５】
二酸化シリコンの層２０８が電荷トラッピング層（すなわち窒化シリコン層）の上に形成され、その厚さは約６０から１００オングストロームの範囲である。二酸化シリコン層２０８は、二酸化シリコン層２０８の上方に形成された導電ゲート２２８を電荷トラッピング層２１０から電気的に分離する機能を果たす。ゲート２２８の厚さは約４０００オングストロームである。ゲート２２８は、典型的には１０１９から１０２０原子／ｃｃの範囲のリンなどのＮ型の不純物で重度にドープされた多結晶シリコンなどの、Ｎ型の材料から構築される。
【００２６】
図７の拡大された概略断面図に示すように、ポリシリコンストラップ２３１はビット線２２６と同時に作られることができ、各埋込まれたビット線２２４を上にあるゲート電極２２９に接続するために用いられる。図７、および図８のメモリセルのアレイに示すように、ストラップ２３１は埋込まれたビット線２２４とゲート／コンタクト２２８とを接続する。図８に示すように、ビット線２２４は連続的であり、均一であり、かつ不断である。コンタクト２２８は、各コンタクトが埋込まれたビット線２２４の上にあるロウおよびカラムに沿って互いに整列されている。コンタクト２２８のロウはポリゲート２２９に対応付けられるワード線に沿って整列される。埋込まれたビット線２２４を１６のセルまたはワード線毎にゲート２２８にストラッピングすることにより、メモリアレイ全体の抵抗が減じられ、よってセレクトトランジスタ２３２間のセルの数がコンタクト同士の間隔より多い数まで増加する。このように間隔を増した結果、セレクトトランジスタ２３２の密度が減少しているので、図１のアレイと比べてメモリアレイの全体の大きさが縮小することになる。この密度の減少は図８に概略的に示されており、ここでセレクトトランジスタ２３２は、それらの間隔が連続したコンタクト２２８間の間隔の２倍になるように配置される。なお、図８にはＭＸＭメモリアレイの一部（Ｍ＝１０）が示されるが、上記の原理はＭ＝２、３、…などの場合についても適用され得る。
【００２７】
半導体装置が縮小されると、チャネル長が短くなり、短チャネル効果が生じる点に注目することが重要である。したがって、この２ビットメモリセルでは、各ビットがトランジスタの別々のエリアに記憶されることにより、短チャネル効果が単一ビットトランジスタの場合よりも早く広がる可能性がある。ドレイン電圧の使用可能範囲を保つためには、この２ビットトランジスタをより小さな因子で縮小することが必要となり得る。
【００２８】
上述した説明は本発明を例示するために提供したものであり、限定とみなすべきではない。前掲の請求項に記載した範囲から逸脱することなく、本発明に対して多くの追加、置換およびその他の変更を加えることができる。
【図面の簡単な説明】
【図１】  埋込まれたビット線を有する先行技術のＮＲＯＭセルの上断面図である。
【図２】  本発明の一実施例を形成するための処理工程の側断面図である。
【図３】  本発明の一実施例を形成するための処理工程の側断面図である。
【図４】  本発明の一実施例を形成するための処理工程の側断面図である。
【図５】  本発明の一実施例を形成するための処理工程の側断面図である。
【図６】  本発明の一実施例を形成するための処理工程の側断面図である。
【図７】  図２から図６の工程を用いて本発明の一実施例に従って構築された２ビットフラッシュＥＥＰＲＯＭセルの側断面図である。
【図８】  図７の２ビットフラッシュＥＥＰＲＯＭセルの上断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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