(57)【特許請求の範囲】
【請求項１】
入力データをクロック信号に同期して記憶可能な第１フリップフロップと、
上記第１フリップフロップの出力信号を取り込む組み合わせ回路と、
上記組み合わせ回路の出力信号を上記クロック信号に同期して記憶可能な第２フリップフロップと、を複数備えた半導体集積回路であって、
上記第１フリップフロップと上記第２フリップフロップとで挟まれた上記組み合わせ回路毎に、上記組み合わせ回路を構成するトランジスタのしきい値電圧を調整可能なしきい値調整回路を含むことを特徴とする半導体集積回路。
【請求項２】
上記組み合わせ回路には、ｐチャネル型ＭＯＳトランジスタと、ｎチャネル型ＭＯＳトランジスタとが含まれ、
互いに導電型が等しいＭＯＳトランジスタ毎にバックゲートが共通接続されて成る請求項１記載の半導体集積回路。
【請求項３】
上記しきい値調整回路は、ｐチャネル型ＭＯＳトランジスタのバックゲートを調整可能な第１調整回路と、
ｎチャネル型ＭＯＳトランジスタのバックゲートを調整可能な第２調整回路と、を含んで成る請求項１記載の半導体集積回路。
【請求項４】
上記第１調整回路は、上記ｐチャネル型ＭＯＳトランジスタについての第１バックゲート電位制御情報を保持可能な第１レジスタと、
上記第１レジスタの保持情報に基づいて、上記ｐチャネル型ＭＯＳトランジスタの上記バックゲートの電位を変更可能な第１制御回路とを含んで成り、
上記第２調整回路は、上記ｎチャネル型ＭＯＳトランジスタについての第２バックゲート電位制御情報を保持可能な第２レジスタと、
上記第２レジスタの保持情報に基づいて、上記ｎチャネル型ＭＯＳトランジスタの上記バックゲートの電位を変更可能な第２制御回路と、を含んで成る請求項３記載の半導体集積回路。
【請求項５】
上記第１制御回路及び上記第２制御回路は、上記第１バックゲート電位制御情報及び上記第２バックゲート電位制御情報に基づいて、互いにレベルが異なる複数の電位を選択的に上記ｐチャネル型ＭＯＳトランジスタの上記バックゲート及び上記ｎチャネル型ＭＯＳトランジスタの上記バックゲートにそれぞれ供給可能な第１セレクタ及び第２セレクタを含んで成る請求項４記載の半導体集積回路。
【請求項６】
上記組み合わせ回路は、上記トランジスタによってデータパスを形成する請求項１記載の半導体集積回路。
【請求項７】
上記組み合わせ回路を形成する上記トランジスタは、ソース及びドレインとなる拡散層、ウエル領域、及び上記拡散層と上記ウエル領域との間に介在された絶縁膜を含み、上記ウエル領域がバックゲートとされる請求項１記載の半導体集積回路。
【請求項８】
上記第１フリップフロップ及び上記第２フリップフロップ回路は、入力された信号がタイミング制約を満たすか否かの判別を可能とする判定回路を含んで成る請求項１記載の半導体集積回路。
【請求項９】
上記組み合わせ回路は、上記バックゲートに給電するための給電セルを含み、
上記給電セルは、それぞれ所定の論理機能を有する複数の論理セルに対し１個の割合で配置される請求項３記載の半導体集積回路。
【請求項１０】
上記組み合わせ回路の動作速度が設計値より早い場合、上記しきい値調整回路により、上記トランジスタのバックゲートに負のバイアス電圧が供給されることでしきい値電圧が上昇され、上記組み合わせ回路の動作速度が設計値より遅い場合、上記しきい値調整回路により、上記トランジスタの上記バックゲートに正のバイアス電圧が供給されることでしきい値電圧が低下されて成る請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれにおける製造後のばらつきに対して高速性能または低消費電力性能に特化して最適化を行うための技術に関する。
【背景技術】
【０００２】
半導体製造プロセスの微細化により、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）のばらつきが増大している。Ｖｔｈばらつきによって製造後のＭＯＳトランジスタのＶｔｈが低下するとサブスレショルドリーク電流と呼ばれるリーク電流が増加し、回路の消費電力が増加する。またＶｔｈばらつきによって製造後のＭＯＳトランジスタのＶｔｈが上昇するとトランジスタのオン電流が減少し、回路の動作速度が低下し、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の動作性能が低下する。製造後のＬＳＩの動作時にＶｔｈを調整する技術として、基板バイアス技術が知られている。ＭＯＳトランジスタが形成された半導体基板（ＣＭＯＳの場合には、「ウエル」と呼ばれる）に所定の基板バイアス電圧を印加することにより、Ｖｔｈを変化させることができる。特許文献１では、複数のＭＯＳトランジスタを含む回路ブロックごとに基板バイアス電圧を印加して、ＭＯＳトランジスタのＶｔｈを変化させる技術が開示されている。また特許文献２では、回路中の速度を律速するパスに含まれる回路素子を構成するＭＯＳトランジスタのみの基板電極を接続して、その基板電極のみにＶｔｈを低下させる基板バイアス電圧を印加する技術が開示されている。
【０００３】
【特許文献１】特開２０００−２８６３８７号公報
【特許文献２】特開２００４−１７２６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＬＳＩを製造するプロセス技術の進展により、ＬＳＩ中のトランジスタの微細化が進展している。例えば、２００６年にはトランジスタのゲート長が５０ｎｍという微細なトランジスタの量産が行われている。トランジスタの微細化が進展するとトランジスタのＶｔｈのばらつきが増大し、実際に製造された回路を構成するトランジスタのＶｔｈが、設計時のトランジスタのＶｔｈから大きくずれてしまう。例えば、設計時のＶｔｈよりも製造時のＶｔｈが低下した場合には、トランジスタのリーク電流の増加により消費電力が増大し、消費電力スペックを満すことができなくなる。また逆に設計時のＶｔｈよりも製造時のＶｔｈが高くなった場合にはトランジスタの動作電流が低下し、動作速度が低下し、動作速度のスペックを満すことができなくなる。それぞれスペックを満足できないＬＳＩに関しては、良品として出荷できないため、製造歩留まりを大きく低下させてしまう。
【０００５】
上記特許文献１では、複数のＭＯＳトランジスタを含む回路ブロックごとに基板バイアスを制御して回路ブロックの動作性能を調整している。この技術では、回路ブロック単位で構成するＭＯＳトランジスタのＶｔｈを制御するが、トランジスタの微細化とともに回路ブロックに含まれるトランジスタ規模が増大するおそれがある。また、その回路ブロック内のトランジスタの性能ばらつきは改善されない。さらに、トランジスタのばらつきによって変動したＶｔｈを最適化するために基板バイアス電位を変化させてＶｔｈを調整する場合、ばらつきによってどの程度Ｖｔｈが変動したかを測定する必要がある。しかし、回路ブロック内には多数のトランジスタが含まれており、回路全体のトランジスタのＶｔｈの変動を測定することは難しく、さらに基板バイアスを決定するために測定するトランジスタを選択するのも困難となる。
【０００６】
上記特許文献２では、回路の速度性能に影響を与えるトランジスタのみのＶｔｈを低下させて速度を向上させるように基板バイアスを印加することが可能である。しかし速度性能に影響を与えるトランジスタはＬＳＩの製造前の回路設計時に決定する必要があるため、トランジスタのＶｔｈばらつきによって変動した性能を補償することはできない。さらに、細かく基板バイアスを制御する必要があるため、面積オーバヘッドが大きい。
【０００７】
本発明の目的は、ＬＳＩ中のＭＯＳトランジスタのＶｔｈばらつきを補償することにより、回路設計時の性能を確保し、製造歩留りの向上を図ることにある。
【０００８】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１０】
すなわち、半導体集積回路は、入力データをクロック信号に同期して記憶可能な第１フリップフロップと、上記第１フリップフロップの出力信号を取り込む組み合わせ回路と、上記組み合わせ回路の出力信号を上記クロック信号に同期して記憶可能な第２フリップフロップとを備える。このとき、上記第１フリップフロップと上記第２フリップフロップとで挟まれた上記組み合わせ回路毎に、上記組み合わせ回路を構成するトランジスタのしきい値電圧を調整可能なしきい値調整回路を設ける。このことが、製造歩留りの向上を達成する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ＬＳＩ中のＭＯＳトランジスタのＶｔｈばらつきを補償することにより、回路設計時の性能を確保し、製造歩留りの向上を達成することができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路（ＳＯＣ）は、入力データをクロック信号に同期して記憶可能な第１フリップフロップ（ＦＦ１）と、上記第１フリップフロップの出力信号を取り込む組み合わせ回路（ＬＯＧＩＣ１）と、上記組み合わせ回路の出力信号を上記クロック信号に同期して記憶可能な第２フリップフロップ（ＦＦ２）とを備える。そして、上記第１フリップフロップと上記第２フリップフロップとで挟まれた上記組み合わせ回路毎に、上記組み合わせ回路を構成するトランジスタのしきい値電圧を調整可能なしきい値調整回路（１００）を設ける。
【００１５】
〔２〕上記組み合わせ回路には、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）と、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）とが含まれ、互いに導電型が等しいＭＯＳトランジスタ毎にバックゲートが共通接続される。
【００１６】
〔３〕上記しきい値調整回路は、ｐチャネル型ＭＯＳトランジスタのバックゲートを調整可能な第１調整回路（１０）と、ｎチャネル型ＭＯＳトランジスタのバックゲートを調整可能な第２調整回路（２０）とを含む。
【００１７】
〔４〕上記第１調整回路は、ｐチャネル型ＭＯＳトランジスタについてのバックゲート電位制御情報を保持可能な第１レジスタ（ＲＥＧ１）と、上記第１レジスタの保持情報に基づいて、上記ｐチャネル型ＭＯＳトランジスタのバックゲートの電位を変更可能な第１制御回路（ＶＢＰＣＮＴ）と、上記ｎチャネル型ＭＯＳトランジスタについてのバックゲート電位制御情報を保持可能な第２レジスタ（ＲＥＧ２）と、上記第２レジスタ保持情報に基づいて、上記ｎチャネル型ＭＯＳトランジスタのバックゲートの電位を変更可能な第２制御回路（ＶＢＮＣＮＴ）とを含む。
【００１８】
〔５〕上記第１制御回路及び上記第２制御回路は、上記バックゲート電位制御情報に基づいて、互いにレベルが異なる複数の電位を選択的に上記複数のトランジスタのバックゲートに供給可能なセレクタを含んで成る請求項４記載の半導体集積回路。
【００１９】
〔６〕上記組み合わせ回路は、上記トランジスタによってデータパスを形成する。
【００２０】
〔７〕上記組み合わせ回路を形成するトランジスタは、拡散層、ウエル領域、及び上記拡散層とウエル領域との間に介在された絶縁膜（ＢＯＸ）を含んで成る。上記ウエル領域がバックゲートとされる。
【００２１】
〔８〕上記第１フリップフロップ及び第２フリップフロップ回路は、入力された信号がタイミング制約を満たすか否かの判別を可能とする判定回路（ＥＯＲ）を含んで成る。
【００２２】
〔９〕上記組み合わせ回路は、上記バックゲートに給電するための給電セル（ＢＢＣＥＬＬ）を含み、上記給電セルは、それぞれ所定の論理機能を有する複数の論理セルに対し１個の割合で配置される。
【００２３】
〔１０〕上記組み合わせ回路の動作速度が設計値より早い場合、上記しきい値調整回路により、上記トランジスタのバックゲートに負のバイアス電圧が供給されることでしきい値電圧が上昇され、上記組み合わせ回路の動作速度が設計値より遅い場合、上記しきい値調整回路により、上記トランジスタのバックゲートに正のバイアス電圧が供給されることでしきい値電圧が低下される。
【００２４】
２．実施の形態の説明
＜第１実施形態＞
図２２には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。
【００２５】
このマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板等の一つの半導体基板に形成される。
【００２６】
図２２において、ＳＯＣはマイクロコンピュータが形成される半導体チップ、ＣＰＵはプロセッサ、ＡＬＵはプロセッサ内のデータパス等の演算回路、ＣＯＮＴはＣＰＵ内の制御回路、ＤＲＥＧはＣＰＵ内のレジスタ回路、ＣＡＣＨＥはＣＰＵのキャッシュメモリ、ＳＲＡＭはＳＯＣに内蔵される内蔵メモリ、ＩＰはさまざまな機能をもった回路ブロック、ＢＵＳはバスを制御する回路、Ｉ／Ｏは入出力回路を制御する回路である。ここに示されている、ＡＬＵやＣＯＮＴ、ＩＰ内には、ＦＦによって挟まれた複数の組み合わせ回路が搭載されており、その回路毎に基板バイアスが調整されることで、組み合わせ回路毎の性能が最適化される。
【００２７】
ここでは、ｎチャネル型ＭＯＳトランジスタに逆バイアスを印加する場合にはｐチャネル型ＭＯＳトランジスタにも逆バイアスを印加する場合について示す。尚、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタのＶｔｈが別々にばらつく場合には、それぞれの基板バイアスを制御するためのレジスタに異なるデータを格納すれば別々の基板バイアスに制御することができる。
【００２８】
また、ここでは３種類の電圧を切り替える方法を示したが、２種類や４種類以上の電圧を切り替える方法をとった場合にも、Ｖｔｈを制御できる範囲は異なるが基本的な効果は同等であり、同様の回路構成で実現可能である。
【００２９】
図１には、上記ＳＯＣにおける主要部の構成例が示される。
【００３０】
図１において、ＦＦ１，ＦＦ２はデータを保持するフリップフロップ、ＬＯＧＩＣ１はＦＦ１，ＦＦ２間にはさまれた組み合わせ回路、ＮＡＮＤ１はＮＡＮＤ回路、ＩＮＶ１はインバータ回路、ＲＥＧ１，ＲＥＧ２は、バックゲート電位を制御するためのデータを保存するレジスタ回路である。ＶＤＤは高電位側電源、ＶＳＳは低電位側電源である。ＶＢＰはＬＯＧＩＣ１内のｐチャネル型ＭＯＳトランジスタＰＭＯＳの基板電位を給電する基板給電電源、ＶＢＮはＬＯＧＩＣ１内のｎチャネル型ＭＯＳトランジスタＮＭＯＳの基板電位を給電する基板給電電源である。ＶＢＰＣＮＴはＶＢＰ電位を制御する制御回路、ＶＢＮＣＮＴはＶＢＮ電位を制御する制御回路、ＶＢＰＳＥＬはＶＢＰ電位を指定する信号、ＶＢＮＳＥＬはＶＢＮ電位を指定する信号、ＶＢＰＳ１〜ＶＢＰＳ３はＶＢＰＣＮＴで選択される電源電位を与える電源線、ＶＢＮＳ１〜ＶＢＮＳ３はＶＢＮＣＮＴで選択される電源電位を与える電源線である。本回路構成では、ＲＥＧに記憶されているデータにしたがって、ＦＦ１，ＦＦ２間に存在する組み合わせ回路毎にｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタの基板電位を変化させることが可能である。
【００３１】
ここで、１００はＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）を調整可能なしきい値調整回路である。このしきい値調整回路１００は、ｐチャネル型ＭＯＳトランジスタのＶｔｈを調整可能な第１調整回路１０と、ｎチャネル型ＭＯＳトランジスタのＶｔｈを調整可能な第２調整回路２０とを含む。上記第１調整回路１０は、上記ＲＥＧ１と上記ＶＢＰＣＮＴとを含んで成る。上記ＶＢＰＣＮＴは、ＶＢＰＳＥＬに従ってＶＢＰＳ１，ＶＢＰＳ２，ＶＢＰＳ３を選択可能なセレクタＳＥＬ１を含む。
上記第２調整回路２０は、上記ＲＥＧ２と上記ＶＢＮＣＮＴとを含んで成る。上記ＶＢＮＣＮＴは、ＶＢＮＳＥＬに従ってＶＢＮＳ１，ＶＢＮＳ２，ＶＢＮＳ３を選択可能なセレクタＳＥＬ２を含む。
【００３２】
図２には、ＭＯＳトランジスタの断面が示される。
【００３３】
図２において、ＧＡＴＥはゲート電極、ＤＲＡＩＮはドレイン電極、ＳＯＵＲＣＥはソース電極、ＢＡＫＣ−ＧＡＴＥはバックゲート電極、ＳＴＩは素子分離、ＳＵＢＳＴＲＡＴＥはシリコン基板である。ＳＴＩはＳｉＯ２などの絶縁体で構成された各トランジスタ素子を分離するための層である。ＭＯＳトランジスタではゲートの電圧を変化させることでソース−ドレイン間に流れる電流を変化させることができる。
【００３４】
図３には、６５ｎｍプロセスのｎチャネル型ＭＯＳトランジスタの電流特性（ＭＯＳトランジスタのゲート電圧とソース−ドレイン間の電流の関係）が示される。
【００３５】
ゲート電圧を０Ｖから１．０Ｖ程度に変化させることでソース−ドレイン間の電流が増加している様子がわかる。０Ｖ以下で電流が増加しているのは、ＧＩＤＬ（Gate Induced Drain Leakage）電流などのリーク電流が増加するためである。さらにトランジスタのバックゲートの電圧を変化させることで、電流特性が変化する。図３中のＩ１はｎチャネル型ＭＯＳトランジスタのバックゲートの電圧を０．５Ｖに、Ｉ２はバックゲート電圧を０Ｖすなわちソース電圧と等しい電圧に、Ｉ３はバックゲート電圧を−１．０Ｖにした時の電流特性を示している。バックゲート電圧を印加することを「バックバイアス」と呼ぶ。バックゲート電圧がソース電圧と等しい状態をバックバイアス「０」とし、正の電圧を印加する状態をフォワードバックゲートバイアス（順方向基板バイアス）、負の電圧を印加する状態をリバースバックゲートバイアス（逆方向基板バイアス）と呼ぶ。フォワードバックゲートバイアスによれば、ソース−ドレイン間の電流が増加し、リバースバックゲートバイアスによれば、電流が減少する。またゲート電圧が０Ｖの時はトランジスタは動作していない状態であるが、ソース−ドレイン間には電流が流れており、この電流はサブスレショルドリーク電流と呼ばれ、回路が動作していなくても流れる電流である。このリーク電流が増加すると回路の消費電力が増加する。つまり、フォワードバイアスを印加すると、リーク電流が増加するため消費電力が増加し、逆にリバースバイアスを印加するとリーク電流が減少し消費電力が低減可能である。また、ゲート電圧が１．０Ｖの時のソース−ドレイン間の電流は「オン電流」と呼ばれ、回路が動作するために必要とされる電流である。オン電流が増加すると回路の動作速度が増加し、逆にオン電流が減少すると回路の動作速度が減少する。つまり、フォワードバックゲートバイアスによって回路の動作速度を向上でき、逆にリバースバックゲートバイアスによって回路の動作速度を低下させることができる。
【００３６】
図４には、ＬＳＩを製造した際のトランジスタのしきい値（Ｖｔｈ）の分布が示される。
【００３７】
トランジスタのＶｔｈは製造後に正規分布に従ってばらつくことがわかっている。例えば、図４中でＶＡＲ２の領域は設計時のＶｔｈとほぼ等しい値となり、電力及び動作速度性能がほぼ設計時と等しい値となる。またＶＡＲ１の領域ではＶｔｈの値が設計時より低くなるため、動作速度は設計時よりも高くなるが消費電力が増加する。逆にＶＡＲ３の領域では、Ｖｔｈの値が設計時より高くなるため、設計時の値と比較して消費電力は低下するが、動作速度も低下する。
【００３８】
図３及び図４からわかるように、トランジスタのＶｔｈばらつきによって電流特性が大きく変化し、回路性能に影響を与えることがわかる。特に、ＬＳＩの製造プロセスが１３０ｎｍより大きい場合には、チップ内のトランジスタのＶｔｈの平均値のチップ間のＶｔｈばらつきがチップ内のトランジスタ間のＶｔｈばらつきよりも大きいため、チップ毎にＶｔｈを補償できれば、Ｖｔｈばらつきによって変動したＬＳＩの性能を設計値に近づけることが可能である。しかし、ＬＳＩの製造プロセスが９０ｎｍより小さいディープサブミクローンプロセスと呼ばれる製造プロセスでは、同一ＬＳＩチップ内のトランジスタのＶｔｈのばらつきが増加し、チップ単位でのＶｔｈの補償では設計値を満たすことができなくなっている。さらに９０ｎｍプロセスから１世代進んだ６５ｎｍプロセスでは、チップ内に搭載されるトランジスタ数の増加と性能ばらつきの増加により、非常に細かい回路単位でＶｔｈを補償する必要がある。図１に示される回路では、ＬＳＩの論理回路においてタイミングを決定する最小の単位であるフリップフロップ（ＦＦ）にはさまれる組み合わせ回路（ＬＯＧＩＣ１）を単位とし、その単位で基板またはウエルつまりＭＯＳトランジスタのバックゲートノードを接続することで、各単位ごとに基板電位を制御することが可能となる。つまり組み合わせ回路の動作速度が設計した値より早くなっている場合はＶｔｈが設計値よりも低いため、リバースバックゲートバイアスによりＶｔｈを上昇させ、リーク電流を低減して消費電力を低減する。逆に動作速度が設計した値よりも低くなっている場合には、Ｖｔｈが設計値よりも高いため、フォワードバックゲートバイアスによりＶｔｈを低下させ動作速度を向上させる。このように、製造後の回路性能によって適切な基板バイアス調整を行うことで、速度性能及び電力性能を設計値に近づけ、従来であれば不良品扱いされたＬＳＩを良品とし、歩留りを向上することができる。また基板バイアス電位であるＶＢＰＳ１〜３及びＶＢＮＳ１〜３の電位は、ＬＳＩ外部から電源端子を通して印加することが可能である。
【００３９】
図５には、Ｖｔｈの状態とそれぞれの状態での図１中の各ノードの電位の関係が示される。
【００４０】
ＶＢＰＳ１〜３及びＶＢＮＳ１〜３には、ｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタの基板電位として選択する電位となっており、製造後のＦＦにはさまれた組み合わせ回路のＶｔｈの状態によりそれぞれの電圧を選択し、ｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタの基板に印加する。ＳＴＡＴＥ１はＶｔｈばらつきによってＶｔｈが設計時の値よりも低くなっている状態を示している。この状態では、Ｖｔｈを上昇させる必要があるためリバースバイアスされる。すなわち、ｐチャネル型ＭＯＳトランジスタの基板であるＶＢＰにはＶＢＰＳ１が接続され、ソース電位よりも高い電位である２．０Ｖが印加される。またｎチャネル型ＭＯＳトランジスタの基板であるＶＢＮにはＶＢＮＳ１が接続され、ソース電位よりも低い電圧である−１．０Ｖが印加される。これらにより、ＭＯＳトランジスタには逆方向の基板バイアスが印加されてＶｔｈが上昇され、リーク電流が低減されて消費電力が低減される。ＳＴＡＴＥ２はＶｔｈが設計時の値と近い値となっている状態を示している。この状態では、Ｖｔｈを調整する必要はないため、ソース電位と同電位を印加する。よってｐチャネル型ＭＯＳトランジスタの基板であるＶＢＰはＶＢＰＳ２が接続され、ソース電位と同電位の１．０Ｖが印加される。またｎチャネル型ＭＯＳトランジスタの基板であるＶＢＮにはＶＢＮＳ２が接続され、ソース電位と同電位の０Ｖが印加される。ＳＴＡＴＥ３はＶｔｈばらつきによってＶｔｈが設計時の値よりも高くなっている状態を示している。この状態では、Ｖｔｈを低下させる必要があるためフォワードバイアスされる。すなわち、ｐチャネル型ＭＯＳトランジスタの基板であるＶＢＰにはＶＢＰＳ３が接続され、ソース電位よりも低い電位である０．５Ｖが印加される。またｎチャネル型ＭＯＳトランジスタの基板であるＶＢＮにはＶＢＮＳ３が接続され、ソース電位よりも高い電圧である０．５Ｖが印加される。これらにより、ＭＯＳトランジスタには順方向の基板バイアスが印加されてＶｔｈが低下され、トランジスタのオン電流が上昇されることで動作速度が向上する。
【００４１】
ここでは、逆方向基板バイアスの電位を−１．０Ｖとしたが、さらにＶｔｈを大きく調整する必要がある場合には−１．０Ｖよりも低い電圧とすることができる。逆にＶｔｈを上昇させる幅が小さくてもよい場合には、−１．０Ｖよりも高い電位とすることが可能である。
【００４２】
同様に、順方向バイアス電圧も０．５Ｖとしたが、Ｖｔｈを変化させる量などの関係から別の電位とすることが可能である。
【００４３】
図６には、基板バイアスを印加する際の回路を構成する論理セルのレイアウト例が示される。
【００４４】
図６において、ＳＴＣＥＬＬは論理セルの例であるインバータセル、ＢＮＤＷＥＬＬはウエルの境界、ＶＤＤは電源線、ＶＳＳは接地電位電源線、ＶＢＰはｐチャネル型ＭＯＳトランジスタの基板であるｎウエル電位の電源線、ＶＢＮはｎチャネル型ＭＯＳトランジスタの基板であるｐウエル電位の電源線、ＢＮＣＯＮはｎチャネル型ＭＯＳトランジスタの基板であるｐウエルに給電するためのウエルコンタクト、ＢＰＣＯＮはｐチャネル型ＭＯＳトランジスタの基板であるｎウエルに給電するためのウエルコンタクト、ＭＥＴＡＬは配線のための金属配線層、ＣＯＮＴはコンタクト、ＤＩＦＦは拡散層、ＰＯＬＹはトランジスタのゲートとなるポリシリコンを示す。基板電位を電源電圧とは異なる電圧とする必要があるため、ＶＤＤ／ＶＳＳとは別にＶＢＰ／ＶＢＮという基板給電線が必要となる。
【００４５】
図７には、論理セルの断面が示される。この断面は、図６におけるＡ−Ａ’線切断断面に相当する。
【００４６】
図７において、ＧＡＴＥはトランジスタのゲート電極、ｎ＋はｎ型チャネルの拡散層、ｐ＋はｐ型チャネルの拡散層、ｐｗｅｌｌはｐウエル、ｎｗｅｌｌはｎウエル、ｄｅｅｐ−ｎｗｅｌｌはディープｎウエルと呼ばれるウエルのさらに深い部分に形成されるｎ型のウエル、ｐｓｕｂはｐ型のシリコン基板を示す。このＭＯＳトランジスタでは、ＦＦではさまれた組み合わせ回路毎に異なる電位を印加する必要があるため、トリプルウエル構造が必要となる。トリプルウエル構造では、ディープｎウエルによってｐウエルとシリコン基板が絶縁されるため、ＦＦにはさまれる組み合わせ回路毎にｐウエルに異なる電位を印加することができる。また、組み合わせ回路毎にディープｎウエルを組み合わせ回路毎に分離することでＦＦにはさまれる組み合わせ回路毎にｎウエルに異なる電位を印加することができる。
【００４７】
図８には、図６に示される論理セルを配置した場合のレイアウト例が示される。図８において、ｐｗｅｌｌはｎチャネル型ＭＯＳトランジスタの基板であるｐウエル、ｎｗｅｌｌはｐチャネル型ＭＯＳトランジスタの基板であるｎウエル、ｄｅｅｐ−ｎｗｅｌｌはディープｎウエルと呼ばれるｎ型ウエル、ｐｓｕｂはｐ型のシリコン基板、点線に書き込まれた領域が１つの論理セルを示す。ディープｎウエルで囲まれた領域が、上記の１つの組み合わせ回路を表しており、図８中には２つの組み合わせ回路が示されている。図６に示される論理セルが規則的に並べられ、その外側をディープｎウエルで囲むことによりそれぞれの組み合わせ回路のｎウエル及びｐウエルを共通とし、さらに他の組み合わせ回路からは基板であるｐ型シリコン基板で分離される。ディープｎウエルを分離するには、距離の余裕をとる必要があり、面積オーバヘッドを生ずるが、この例では規則的に組み合わせ回路をレイアウトできるデータパスのような回路の例を示しており、ディープｎウエルを分離する際の面積オーバヘッドが最小限に抑えられている。
【００４８】
図９には、基板バイアスを決定するための手順が示される。
【００４９】
最初に電源電圧ＶＤＤとクロック信号周波数ＣＬＫをセットする（９０１）。次に、ＶＢＮの電位をＶＢＮＳ３に、ＶＢＰの電位をＶＢＰＳ３にセットする（９０２）。回路を実際に動作させてタイミング制約を満たすかどうかをチェックする（９０３）。タイミング制約を満たさない場合には、フォワードバイアスを印加してＶｔｈを低下させても動作しないことになるため、このチップは不良品となる（９０４）。タイミング制約を満たす場合には、次にＶＢＮの電位をＶＢＮＳ２に、ＶＢＰの電位をＶＢＰＳ２にセットする（９０５）。再度回路実際に動作させてタイミング制約を満たすかどうかをチェックする（９０６）。タイミング制約を満たさない場合には、ＶＢＮ及びＶＢＰをそれぞれＶＢＮＳ３及びＶＢＰＳ３に設定した場合（９０７）のみ、本回路は速度性能を満たすため、ＶＢＮをＶＢＮＳ３に、ＶＢＰをＶＢＰＳ３にそれぞれ接続できるように、図１の回路中の基板バイアス設定レジスタに情報を設定する（９１０）。タイミング制約を満たす場合には、次にＶＢＮの電位をＶＢＮＳ３に、ＶＢＰの電位をＶＢＰＳ３にセットする。再度回路実際に動作させてタイミング制約を満たすかどうかをチェックする。タイミング制約を満たさない場合には、ＶＢＮ及びＶＢＰをそれぞれＶＢＮＳ２及びＶＢＰＳ２に設定した場合には本回路は速度性能を満たすため、ＶＢＮをＶＢＮＳ２に、ＶＢＰをＶＢＰＳ２に接続できるように図１の回路中の基板バイアス設定レジスタを設定する。タイミング制約を満たす場合には、ＶＢＮ及びＶＢＰをそれぞれＶＢＮＳ１〜３及びＶＢＰＳ１〜３のいずれに設定した場合にも本回路は速度性能を満たすため、ＶＢＮをＶＢＮＳ１に、ＶＢＰをＶＢＰＳ１に接続できるように図１の回路中の基板バイアス設定レジスタを設定する。これにより、動作速度を満たす範囲で回路を構成するＭＯＳトランジスタのＶｔｈを高くするようにＶｔｈを設定できるため、動作速度が高く消費電力の低い状態でＬＳＩを動作させることが可能となる。タイミング制約を満たすかどうかは、通常のＬＳＩの動作チェックを行うことで実施可能である。特に、現在のＬＳＩのテストではスキャンというどのパスでエラーが起こったかを検知することが可能とされるため、ＦＦ間のパスごとにタイミングエラーが発生したかどうかを確認することができ、ＦＦ間にはさまれる組み合わせ回路毎に基板バイアスの電位を決定することが可能となる。
【００５０】
上記の例によれば、以下の作用効果を得ることができる。
【００５１】
（１）基板バイアスを変化させることで、Ｖｔｈの変動を補正してＬＳＩが設計時のスペックを満たすことが可能である。さらに、補正する単位をＦＦにはさまれる組み合わせ回路とすることで、微細化した製造プロセスで増大するチップ内のトランジスタのＶｔｈばらつきに対応することが可能であり、またＶｔｈを変化させる単位をＦＦ間に限定することで容易にタイミング制約のチェックをすることが可能である。
【００５２】
（２）ＬＳＩ中のＭＯＳトランジスタのＶｔｈばらつきを補償することにより、回路設計時の性能を確保することができ、それにより製造歩留りを向上させることができる。
【００５３】
（３）図６に示される論理セルが規則的に並べられ、その外側をディープｎウエルで囲むことによりそれぞれの組み合わせ回路のｎウエル及びｐウエルを共通とし、さらに他の組み合わせ回路からは基板であるｐ型シリコン基板で分離されることにより、ディープｎウエルを分離する際の面積オーバヘッドが最小限に抑えられる。
【００５４】
＜第２実施形態＞
図１０には、ＣＰＵの制御回路などのＦＦ間にはさまれる組み合わせ回路が、規則的にはレイアウトできない回路に適用した場合のレイアウト例が示される。
【００５５】
図１０では、ｄｅｅｐ−ｎｗｅｌｌがディープｎウエルの領域を、ＡＲＥＡＡがディープｎウエル中の実際にトランジスタを配置することのできる領域を、ｐｓｕｂがｐ型のシリコン基板を示している。ＣＰＵの制御回路等では、論理的にはＦＦ間に挟まれてひとまとめになっている回路が、実際のシリコン上のレイアウトでは図１０のディープｎウエルで囲まれた領域で示されるように入り組んで配置される。このため、各組み合わせ回路間でディープｎウエルを分離するための余裕を設ける必要があるため、非常に大きな面積オーバヘッドが存在し、実際にトランジスタを配置できる領域は、かなり狭くなっている。ただし、基板バイアスを印加することで歩留りを向上させることにより、本回路を搭載することによる面積オーバヘッドを吸収できれば十分メリットがある。また、図１０では入り組んだ形に書いてあるが、実際にレイアウトする際に回路の配置を図８に近づける形で固めることができれば、面積オーバヘッドを最小として本発明の効果を最大限に利用することが可能である。
【００５６】
＜第３実施形態＞
図１１には、タイミング制約を満たすかどうかをチェック可能なフリップフロップ回路の構成例が示される。
【００５７】
第１実施形態では、基板バイアスを決定するためにＬＳＩのテストフローを用いた。しかしその場合にはＬＳＩのテストフローに手を加える必要がある。図１１に示されるフリップフロップ回路を適用することで、ＬＳＩのテストフローの変更を最小限としてタイミング制約の確認が可能となる。
【００５８】
図１１に示されるフリップフロップ回路は、二つのＦＦと、インバータＩＮＶ１，ＩＮＶ２と、エクスクルージブオア（ＥＯＲ）を含んで成る。ＦＦは１ビットのデータを保持できるフリップフロップ回路、ＣＬＫはフリップフロップを制御するクロック信号、ＤはＦＦの入力、ＱはＦＦの出力、ＤＤは入力信号ＤＤを遅延させた信号、ＱＤは遅延させた信号ＤＤを取り込んだＦＦの出力信号ＱＤ、ＥＲＲはタイミング制約を満たしていない場合にハイとなる信号である。このようなフリップフロップ回路を、図１におけるＦＦ１やＦＦ２に適用する。
【００５９】
本回路の動作を図１２及び図１３を用いて説明する。
【００６０】
図１２には、タイミング制約を満たしている場合の動作波形が示される。
【００６１】
ＤがＦＦの前におかれている組み合わせ回路の出力であり、ＤＤはその信号をインバータ（ＩＮＶ１，ＩＮＶ２）で遅延させた信号となっている。クロック信号（ＣＬＫ）がローからハイに立ち上がる瞬間に、Ｄ及びＤＤの値が新しい値に変化しているため、Ｄ及びＤＤを取り込むＦＦでは同じ値を取り込んでＱ及びＱＤとして出力される。それぞれの値は等しいため、その排他的論理和をＥＯＲでとった出力ＥＲＲはローとなりタイミングエラーが発生していないことがわかる。
【００６２】
図１３には、ＦＦの前におかれている組み合わせ回路の出力が遅く、タイミング制約を満たさない場合の動作波形が示される。
【００６３】
クロック信号がローからハイに立ち上がる瞬間に、Ｄの値は変化しているが、このＦＦの前にある組み合わせ回路の遅延時間が大きい場合にはＤＤの値が新しい値に変化していない。そのため、Ｄ及びＤＤを取り込むＦＦでは異なる値を取り込んでＱ及びＱＤとして出力される。よってその出力の排他的論理和はハイとなり、タイミングエラーが起きているとして検出される。
【００６４】
第１実施形態の回路では、ＬＳＩのテスト時にタイミングエラーが起こるかどうかをテストし、その段階で回路の動作速度を測定する必要があったため、回路が動作している最中に動作温度などの影響で回路性能が変化した場合には対応できない。本回路を用いると、実際に動作している状態での動作性能の測定が可能となるため、このＥＲＲ出力によって、基板バイアスを制御するレジスタＲＥＧの値を書き換える手段を有する回路構成とすれば、ＬＳＩをテストせずに印加する基板バイアスを決定することが可能である。さらにＬＳＩを出荷した後に、動作条件やトランジスタの経年劣化によって性能が変わった場合にも基板バイアスの印加条件を変更して、動作条件や経年劣化などの状況の変化に対応した回路とすることができる。さらに、この回路構成を用いれば、出荷後の条件によりＬＳＩの性能を補正できるため、出荷前のテスト条件を緩和して歩留りを向上することも可能となる。
【００６５】
＜第４実施形態＞
図１４には、基板バイアスを制御するための回路が示される。
【００６６】
第１実施形態では、ＶＢＮＳ１〜３及びＶＢＰＳ１〜３を外部から供給したが、本例では、電源電圧以外の電圧は外部から印加されない。図１４において、ＶＤＤは高電位側電源、ＶＳＳは低電位側電源である。ＶＢＰはｐチャネル型ＭＯＳトランジスタの基板電位を給電する基板給電電源、ＶＢＮはｎチャネル型ＭＯＳトランジスタの基板電位を給電する基板給電電源である。ＶＢＰＣＮＴはＶＢＰ電位を制御する制御回路、ＶＢＮＣＮＴはＶＢＮ電位を制御する制御回路である。ＶＢＰＳＥＬはＶＢＰ電位を指定する信号、ＶＢＮＳＥＬはＶＢＮ電位を指定する信号である。ＶＢＰＳ１〜ＶＢＰＳ３はＶＢＰＣＮＴで選択される電源電位を与える電源線、ＶＢＮＳ１〜ＶＢＮＳ３はＶＢＮＣＮＴで選択される電源電位を与える電源線、ＣＰ１〜３はチャージポンプ回路である。
【００６７】
尚、本例において、図１４に記載された回路以外は、第１実施形態の回路と同等とする。
【００６８】
ＶＢＰＳ１には２．０Ｖを印加する必要があるため、電源電圧とは異なる電位を発生させる必要がある。そのため、チャージポンプＣＰ１を用いて１．０Ｖの電源電位から２．０Ｖの電位を作る必要がある。またＶＢＰＳ２は電源電圧１．０Ｖと等しいため電源電圧ＶＤＤを供給する。ＶＢＰＳ３には０．５Ｖを印加する必要があるためチャージポンプＣＰ２を用いて１．０Ｖの電源電位から０．５Ｖの電圧を生成する。ＶＢＮＳ１には−１．０Ｖを印加する必要があるためチャージポンプＣＰ３を用いて−１．０Ｖの電圧を生成する。ＶＢＮＳ２には接地電位と等しい０Ｖが印加されるため、ＶＳＳと接続する。ＶＢＮＳ３には０．５Ｖを印加する必要があるため、ＶＢＰＳ３と同じ電圧を使うことができ、チャージポンプＣＰ２の出力と接続する。このように基板バイアス電位は外部から与えなくとも内部で生成することが可能である。
【００６９】
＜第５実施形態＞
図１５には、第５実施形態で使用されるＭＯＳトランジスタの断面が示される。
【００７０】
このＭＯＳトランジスタは、第１実施形態でのバルクＣＭＯＳトランジスタとは異なり、トランジスタのソース及びドレイン電極となる拡散層の下に埋め込み酸化膜（ＢＯＸ）と呼ばれる酸化膜を有し、チャネル部分は完全に空乏化した完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）トランジスタとされる。このような構造のトランジスタを「薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタ」と呼ぶ。図１５において、ＧＡＴＥはゲート電極、ＤＲＡＩＮはドレイン電極、ＳＯＵＲＣＥはソース電極、ＢＯＸは埋め込み酸化膜、ＢＡＫＣ−ＧＡＴＥは埋め込み酸化膜下のウエル電極、ＳＴＩは素子分離、ＳＵＢＳＴＲＡＴＥはシリコン基板である。本薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタの構造は、埋め込み酸化膜と呼ばれるＢＯＸのある点で、図２のバルクＣＭＯＳトランジスタと異なる。このＢＯＸ層が存在することにより、ＢＯＸ層下のウエルの電位をバックゲートと見て制御すれば、図２のバルクＣＭＯＳトランジスタ同様トランジスタのＶｔｈを制御することができる。さらにＢＯＸ層が存在するため、バックゲートとソース及びドレイン間は絶縁され、バックゲートの電圧をさまざまな値としても、ソース及びドレインからバックゲートに電流が流れることはない。第１実施形態で説明した回路を構成する際にトランジスタをこの薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタに置き換えることでさまざまな利点がある。
【００７１】
図１６には、基板バイアスを制御する場合の薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタの断面が示される。図１６において、ＧＡＴＥはトランジスタのゲート電極、ｎ＋はｎ型チャネルの拡散層、ｐ＋はｐ型チャネルの拡散層、ｐｗｅｌｌはｐウエル、ｎｗｅｌｌはｎウエル、ｄｅｅｐ−ｎｗｅｌｌはディープｎウエルと呼ばれるウエルのさらに深い部分に形成されるｎ型のウエル、ｐｓｕｂはｐ型のシリコン基板、ＳＴＩ及びＤＴＩは素子分離を示す。本例では、ＳＴＩとＤＴＩという２種類の素子分離を用いている。ＳＴＩは半導体シリコンの表面からＢＯＸ層の下の深さまで到達する素子分離で、各トランジスタをとなりのトランジスタやウエルの給電から分離する。ＤＴＩは半導体シリコンの表面からディープｎウエルと呼ばれる深いウエル構造の下の深さに到達する素子分離で、この素子分離を用いることで、トランジスタ素子ごとにウエルを分離絶縁することが可能となる。これにより、異なる電位のウエルを近接でき、ＬＳＩ上でウエルの電位を変化させる単位を細かくしても面積オーバヘッドが少ない。
【００７２】
図１７には、基板バイアスを制御する論理セルを配置した場合のレイアウト例が示される。
【００７３】
図１７において、ｐｗｅｌｌはｎチャネル型ＭＯＳトランジスタの基板であるｐウエル、ｎｗｅｌｌはｐチャネル型ＭＯＳトランジスタの基板であるｎウエル、ｄｅｅｐ−ｎｗｅｌｌはディープｎウエルと呼ばれるｎ型ウエル、ｐｓｕｂはｐ型のシリコン基板、点線に書き込まれた領域が１つの論理セル、ｃｏｍｂ１及びｃｏｍｂ２がバックゲートノードが共通となる組み合わせ回路を示す。薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いることで、素子分離を用いてウエルが分離できるため、ディープｎウエルを組み合わせ回路によって分離する必要が無くなり、異なる基板バイアスを印加する組み合わせ回路間の面積が小さく、図８と比較して面積オーバヘッドが小さくなっていることがわかる。
【００７４】
図１８には、Ｖｔｈの状態とそれぞれの状態での図１中の各ノードの電位の関係が示される。
【００７５】
薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いた場合、図１６に示されるように、拡散層とバックゲートとなるウエルの間に酸化層（ＢＯＸ）が存在する。バルクＣＭＯＳトランジスタでは、フォワードバックゲートバイアスの場合に拡散層とウエル間にあるＰＮ接合がダイオードとなってオンしてしまい大電流が流れるため、フォワードバイアス電圧は概ね０．５Ｖ程度にしかできない。しかし、薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタでは拡散層とウエル間に絶縁体であるＢＯＸ層が入っているため０．５Ｖよりも高いフォワードバイアス電圧を印加することが可能であり、図１８に示される関係の基板バイアスとすることができる。図１８は、バルクＣＭＯＳトランジスタを用いた場合の電位の関係を示す図５とほぼ同じであり、ここでは異なる部分に関してのみ説明する。図１８では、ｐチャネル型ＭＯＳトランジスタのフォワードバイアスを供給するＶＢＰＳ３に０Ｖの電位が、ｎチャネル型ＭＯＳトランジスタのフォワードバイアスを供給するＶＢＮＳ３に１．０Ｖの電位が印加され、それぞれフォワードバイアスを印加する必要のあるＳＴＡＴＥ３では、０Ｖ及び１．０Ｖの電位がＶＢＰ及びＶＢＮに印加される。これにより、図５で説明した場合よりも大きくＶｔｈの値を調整することが可能となり、回路性能を調整する幅も大きくなる。
【００７６】
＜第６実施形態＞
図１９には、第２実施形態で説明した場合の回路と同等の回路構成で、ＣＰＵの制御回路などのＦＦ間にはさまれる組み合わせ回路が規則的にはレイアウトできない回路に薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いた場合のレイアウト例が示される。図１９では、ｄｅｅｐ−ｎｗｅｌｌがディープｎウエルの領域を、ＡＲＥＡＡがディープｎウエル中の実際にトランジスタを配置することのできる領域を、ｐｓｕｂがｐ型のシリコン基板をそれぞれ示している。ＣＰＵの制御回路等では、論理的にはＦＦ間に挟まれてひとまとめになっている回路が、実際のシリコン上のレイアウトでは図１０のディープｎウエルで囲まれた領域で示されるように入り組んで配置される。このため、各組み合わせ回路間でディープｎウエルを分離するための余裕を設ける必要がある。薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いた場合には組み合わせ回路間のウエルを素子分離を用いて絶縁できるため、ディープｎウエルを組み合わせ回路によって変える必要が無くなり、面積オーバヘッドが非常に小さくなり、トランジスタが配置できる領域がＬＳＩ中の大きな面積を占めることができる。この様子は図１０と図１９を比較することで一目瞭然であり、薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを適用することにより、面積オーバヘッドを大きく低減することができる。
【００７７】
＜第７実施形態＞
図２０には、第１実施形態の中のＶＢＰ電位を制御する回路の別の構成例が示される。
【００７８】
本回路は演算増幅器（ＯＰＡＭＰ）を含み、参照電位ＲＥＦ１の値がＶＢＰに印加されるようになっている。
【００７９】
図２１には、上記参照電位ＲＥＦ１を生成する回路が示される。
【００８０】
ＶＨＩＧＨにＲＥＦ１に印加される電圧で最大の電圧、ＶＬＯＷにＲＥＦ１に印加される最低の電圧を印加し、その電圧を抵抗Ｒ１，Ｒ２で分割し、それぞれの分割された電位をスイッチＳＷ１，ＳＷ２，ＳＷ３を用いて選択することでＲＥＦ１を形成することができる。例えば、図１８で示した電圧を印加する場合には、ＶＨＩＧＨを２．０Ｖ、ＶＬＯＷを０Ｖとし、図１８のＳＴＡＴＥ１の状態ではＯＮ１によってスイッチをオンすればＲＥＦ１に２．０Ｖが印加されＶＢＰのは２．０Ｖとなる。図１８のＳＴＡＴＥ２の状態ではＯＮ２によってスイッチをオンすればＲＥＦ１に１．０Ｖが印加されＶＢＰの電位は１．０Ｖとなる。図１８のＳＴＡＴＥ３の状態ではＯＮ３によってスイッチをオンすればＲＥＦ１に０Ｖが印加されＶＢＰの電位は０Ｖとなる。
【００８１】
このように抵抗Ｒ１，Ｒ２とスイッチＳＷ１，ＳＷ２，ＳＷ３及びＯＰＡＭＰを用いれば容易にＶＢＰの電位を生成することができる。ＶＢＮに関しても同様の回路構成で電位を生成することができる。
【００８２】
また、本例では、抵抗Ｒ１，Ｒ２を用いて電圧を生成したが、トランジスタ等の直列に接続して電位を生成することもできる。さらにスイッチに関してもＣＭＯＳトランジスタの組み合わせから容易に構成することが可能である。
【００８３】
＜第８実施形態＞
図２３には、基板バイアスを印加する際の回路を構成する論理セルのレイアウト例が示される。
【００８４】
図２３において、ＳＴＣＥＬＬは論理セルの例であるインバータセル、ＢＮＤＷＥＬＬはウエルの境界、ＢＢＣＥＬＬは基板に給電するためのセルである。ＶＤＤは高電位側電源、ＶＳＳは低電位側電源である。ＶＢＰはｐチャネル型ＭＯＳトランジスタの基板であるｎウエル電位の電源線、ＶＢＮはｎチャネル型ＭＯＳトランジスタの基板であるｐウエル電位の電源線である。ＢＮＣＯＮはｎチャネル型ＭＯＳトランジスタの基板であるｐウエルに給電するためのウエルコンタクト、ＢＰＣＯＮはｐチャネル型ＭＯＳトランジスタの基板であるｎウエルに給電するためのウエルコンタクトである。配線層に用いられる金属配線などの凡例は図６と同等である。この例では、ＶＢＰ及びＶＢＮの配線をすべての論理セル内に取らず、何セルかのウエルを共通としてその共通のウエルに一つの給電セルＢＢＣＥＬＬを配置することで基板バイアスを制御する。本構成を用いれば、セル内に基板バイアスを印加するための配線の追加が必要とならないため、面積オーバヘッドを小さくすることが可能である。
【００８５】
＜第９実施形態＞
図２４には、Ｖｔｈの状態とそれぞれの状態での図１中の各ノードの電位との関係が示される。
【００８６】
本例は、第５実施形態と同様に、薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いた図１の構成の回路に適用することが可能である。薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いることでさらに高いフォワードバックゲートバイアスが可能となるため、本例では、最大２．０Ｖのフォワードバックゲートバイアス電圧を印加している。例えば第５実施形態でのリバースバックゲートバイアス状態（ＳＴＡＴＥ１）に対して基板バイアスせず、第５実施形態での基板バイアスされない状態（ＳＴＡＴＥ２）に対して１．０Ｖのフォワードバックゲートバイアス電圧を印加し、第５実施形態での１．０Ｖのフォワードバックゲートバイアス状態（ＳＴＡＴＥ３）に対してさらに高い２．０Ｖのフォワードバックゲートバイアス電圧を印加している。これにより、第５実施形態と比較してＶｔｈを低めに設定することが可能となり、回路の動作速度を向上させることができる。このため本例をＣＰＵ等の高速回路に用いれば、容易に回路の動作速度を向上することが可能となる。
【００８７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
例えば、フリップフロップで挟まれた組み合わせ回路をＦＰＧＡとすることができる。
【００８９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に適用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明にかかる半導体集積回路の一例とされるマイクロコンピュータにおける主要部の構成例回路図である。
【図２】ＭＯＳトランジスタの断面図である。
【図３】６５ｎｍプロセスのｎチャネル型ＭＯＳトランジスタの電流特性図である。
【図４】ＬＳＩを製造した際のトランジスタのしきい値（Ｖｔｈ）の分布の説明図である。
【図５】Ｖｔｈの状態とそれぞれの状態での図１における各ノードの電位との関係説明図である。
【図６】基板バイアスを印加する際の回路を構成する論理セルのレイアウト説明図である。
【図７】上記論理セルの断面図である。
【図８】図６に示される論理セルを配置した場合のレイアウト説明図である。
【図９】基板バイアス決定のフローチャートである。
【図１０】組み合わせ回路のレイアウト説明図である。
【図１１】タイミング制約を満たすかどうかをチェック可能なフリップフロップ回路の構成例回路図である。
【図１２】図１１に示される回路の動作説明のための波形図である。
【図１３】図１１に示される回路の動作説明のための別の波形図である。
【図１４】基板バイアスを制御するための回路の構成ブロック図である。
【図１５】第５実施形態で使用されるＭＯＳトランジスタの断面図である。
【図１６】基板バイアスを制御する場合の薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタの断面図である。
【図１７】基板バイアスを制御する論理セルを配置した場合のレイアウト説明図である。
【図１８】Ｖｔｈの状態とそれぞれの状態での図１における各ノードの電位との関係説明図である。
【図１９】薄膜ＢＯＸ・ＦＤ−ＳＯＩトランジスタを用いた場合のレイアウト説明図である。
【図２０】第１実施形態の中のＶＢＰ電位を制御する回路の別の構成例回路図である。
【図２１】図２０に示される回路で使用される参照電位ＲＥＦ１を生成する回路の構成例回路図である。
【図２２】本発明にかかる半導体集積回路の一例とされるマイクロコンピュータの全体的な構成例ブロック図である。
【図２３】基板バイアスを印加する際の回路を構成する論理セルのレイアウト説明図である。
【図２４】Ｖｔｈの状態とそれぞれの状態での図１における各ノードの電位との関係説明図である。
【符号の説明】
【００９１】
１０  第１調整回路
２０  第２調整回路
１００  しきい値調整回路
ＳＯＣ  半導体集積回路
ＦＦ１，ＦＦ２  フリップフロップ
ＬＯＧＩＣ１  組み合わせ回路
ＰＭＯＳ  ｐチャネル型ＭＯＳトランジスタ
ＮＭＯＳ  ｎチャネル型ＭＯＳトランジスタ
ＲＥＧ１，ＲＥＧ２  レジスタ
ＶＢＰＣＮＴ，ＶＢＮＣＮＴ  制御回路
ＢＯＸ  埋め込み酸化膜
ＥＯＲ  エクスクルージブオア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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