(57)【特許請求の範囲】
【請求項１】
信号を処理する信号処理回路と、
第１および第２の動作条件に基づいて動作し、前記信号処理回路における信号処理時に前記信号処理回路から出力されるデータ信号を記憶する第１の記憶回路と、
前記第１の記憶回路へクロック信号を出力し、前記信号処理回路と前記第１の記憶回路との間における前記データ信号の書き込みおよび読み出しのための処理を行う補助回路と、
前記第１の記憶回路の第２の動作条件を異なる値に調整する調整回路と、
前記信号処理回路の出力エラーの有無を検出する検出回路と、
前記検出回路から前記出力エラーが検出されない状態での前記第２の動作条件の値の変化の幅を第１の許容変化幅として判定し、前記第１の許容変化幅が第１のしきい値以上であるか否かを判定する判定部と、
前記第２の動作条件の値を記憶する第２の記憶回路とを備え、
前記判定部は、前記第１の許容変化幅が第１のしきい値以上であると判定された場合に前記第１の動作条件での前記第１の許容変化幅を許容マージンと判定し、前記出力エラーが検出されない状態での前記第２の動作条件の値の中から少なくとも一つの値を前記第２の記憶回路に記憶し、前記第１の記憶回路は、データ信号およびそのデータ信号の前記補助回路における取得時期の基準となる第１の基準信号を前記補助回路へ出力し、
前記第１の動作条件は、前記クロック信号の周波数を含み、
前記第２の動作条件は、前記補助回路に入力される前記データ信号と前記第１の基準信号との間の第１の遅延量を含む、動作保証システム。
【請求項２】
前記補助回路は、前記第１の記憶回路における前記データ信号の取得時期の基準となる第２の基準信号を前記第１の記憶回路へ出力し、
前記第２の動作条件は、前記第１の記憶回路に入力される前記データ信号と前記第２の基準信号との間の第２の遅延量をさらに含む、請求項１記載の動作保証システム。
【請求項３】
前記第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、
前記第２の動作条件は、前記駆動電圧をさらに含む、請求項１または２記載の動作保証システム。
【請求項４】
前記第１の記憶回路はさらに第３の動作条件に基づいて動作し、
前記調整回路は、第２の動作条件を異なる値に調整しつつ、第２の動作条件の値ごとに前記第１の記憶回路の前記第３の動作条件を異なる値に調整し、
前記判別部は、前記調整回路により調整される第２の動作条件の値ごとに前記第３の動作条件の値の変化の幅を第２の許容変化幅として判定し、前記第２の許容変化幅が第２のしきい値以上となる状態での前記第１の許容変化幅を判定し、前記第１の許容変化幅が第１のしきい値以上であるか否かを判定し、
前記第１の許容変化幅が第１のしきい値以上であると判定されない場合に前記第１の動作条件を適切であると判定しない、請求項１記載の動作保証システム。
【請求項５】
前記第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、
前記第３の動作条件は、前記駆動電圧を含む、請求項４記載の動作保証システム。
【請求項６】
前記判定部は、前記第１の許容変化幅が第１のしきい値以上と判定される場合に、前記第２の許容変化幅が最大となる第１の遅延量において前記駆動電圧の最大値と最小値との中間値を算出する、請求項５記載の動作保証システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムボード等の動作保証を行う動作保証システムに関する。
【背景技術】
【０００２】
多機能かつ高性能の電子機器においては、多数のデジタル信号を高速に処理する必要があり、集積度の高いシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が搭載されている。また、近年、このような集積度の高いシステムＬＳＩに適用可能な処理速度の速い種々のメモリ（例えば、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等）が開発されている。
【０００３】
電子機器等においては、システムＬＳＩとメモリとが共通のボード上において電気的に接続されている。以下、システムＬＳＩおよびメモリが搭載されたボードをシステムボードと称する。
【０００４】
システムＬＳＩからメモリへのデータの書き込みおよびメモリからシステムＬＳＩへのデータの読み出しはクロック信号に同期して実行される。データおよびクロック信号は、システムボード内の導体パターンによって伝送されるが、様々な要因によりデータとクロック信号との間に時間的なずれが生じることがある。多数の信号を高速で処理する上記のようなメモリにおいては、このようなデータとクロック信号との時間的なずれがエラー発生の大きな要因となる。そこで、従来より、このようなメモリのエラー発生を防止するための方法が提案されている。
【０００５】
例えば、特許文献１記載のメモリアクセス回路においては、クロック信号および複数の遅延クロック信号（クロック信号を遅延させた信号）が生成される。このメモリアクセス回路では、クロック信号に同期してメモリにテストデータが書き込まれ、複数の遅延クロック信号に同期してそれぞれメモリからテストデータが読み出される。そして、メモリに書き込まれたデータと、メモリから読み出されたデータとが比較され、その比較結果からクロック信号の最適な遅延値が決定される。これにより、メモリからのデータの読み出しエラーが防止される。
【特許文献１】特開２００５−１４１７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の方法においては、電子機器の使用環境に応じてメモリに対するクロック信号の遅延値を決定することはできるが、その使用環境によっては、クロック信号の遅延値を調整してもシステムボードのエラー発生を防止できない場合がある。すなわち、上記の方法では、システムボードの動作保証を適切に行うことができない。
【０００７】
本発明の目的は、適切な動作保証を行うことができる動作保証システムを提供することである。
【課題を解決するための手段】
【０００８】
（Ａ）本発明に係る動作保証システム
（１）本発明に係る動作保証システムは、信号を処理する信号処理回路と、第１および第２の動作条件に基づいて動作し、信号処理回路における信号処理時に信号処理回路から出力されるデータ信号を記憶する第１の記憶回路と、第１の記憶回路へクロック信号を出力し、信号処理回路と第１の記憶回路との間におけるデータ信号の書き込みおよび読み出しのための処理を行う補助回路と、第１の記憶回路の第２の動作条件を異なる値に調整する調整回路と、信号処理回路の出力エラーの有無を検出する検出回路と、検出回路から出力エラーが検出されない状態での第２の動作条件の値の変化の幅を第１の許容変化幅として判定し、第１の許容変化幅が第１のしきい値以上であるか否かを判定する判定部と、第２の動作条件の値を記憶する第２の記憶回路とを備え、判定部は、第１の許容変化幅が第１のしきい値以上であると判定された場合に第１の動作条件での第１の許容変化幅を許容マージンと判定し、出力エラーが検出されない状態での第２の動作条件の値の中から少なくとも一つの値を第２の記憶回路に記憶し、第１の記憶回路は、データ信号およびそのデータ信号の補助回路における取得時期の基準となる第１の基準信号を補助回路へ出力し、第１の動作条件は、クロック信号の周波数を含み、第２の動作条件は、補助回路に入力されるデータ信号と第１の基準信号との間の第１の遅延量を含むものである。
この動作保証システムにおいては、信号処理回路における信号処理時に、信号処理回路から出力されるデータ信号が第１の記憶回路によって記憶される。補助回路は、第１の記憶回路へクロック信号を出力し、信号処理回路と第１の記憶回路との間におけるデータ信号の書き込みおよび読み出しのための処理を行う。また、第１の記憶回路は、データ信号およびそのデータ信号の補助回路における取得時期の基準となる第１の基準信号を補助回路へ出力する。調整回路は、第２の動作条件を異なる値に変化させる。この変化の過程における信号処理回路の出力エラーの有無は、検出回路により検出される。
また、判定部は、検出回路から出力エラーが検出されない状態での第２の動作条件の値の変化の幅を第１の許容変化幅として判定し、第１の許容変化幅が第１のしきい値以上であるか否かを判定する。また、判定部は、第１の許容変化幅が第１のしきい値以上であると判定された場合に第１の動作条件での第１の許容変化幅を許容マージンと判定し、出力エラーが検出されない状態での第２の動作条件の値の中から少なくとも一つの値を第２の記憶回路に記憶する。第１の動作条件は、クロック信号の周波数を含む。第２の動作条件は、補助回路に入力されるデータ信号と第１の基準信号との間の第１の遅延量を含む。
この場合、第２の記憶回路に記憶される第２の動作条件（第１の遅延量）の値に基づいて第１の記憶回路を動作させることにより、第２の動作条件（第１の遅延量）の値が許容マージン内で変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１のしきい値を適切な値に設定することにより、第１の動作条件（クロック周波数）において第１の記憶回路および信号処理回路の適切な動作マージンを得ることができる。その結果、第１の記憶回路および信号処理回路の動作保証を適切に行うことができる。
また、この動作保証システムをシステムボードに適用する場合には、許容マージンに基づいて、第１の動作条件（クロック周波数）がそのシステムボードに適切であるか否かを認識することができる。それにより、システムボードが用いられる電子機器の使用環境等に応じて適切なシステムボードを選別することができるので、電子機器の動作保証を適切に行うことが可能となる。
（２）補助回路は、第１の記憶回路におけるデータ信号の取得時期の基準となる第２の基準信号を第１の記憶回路へ出力し、第２の動作条件は、第１の記憶回路に入力されるデータ信号と第２の基準信号との間の第２の遅延量をさらに含んでもよい。
この場合、種々の要因により第２の遅延量が変動する場合にも、第２の記憶回路に記憶される第１の遅延量に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーが発生することを十分に防止することができる。
（３）動作保証システムは、第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、第２の動作条件は、駆動電圧をさらに含んでもよい。
この場合、種々の要因により駆動電圧が変動する場合にも、第２の記憶回路に記憶される第１の遅延量に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーの発生を十分に防止することができる。
（４）第１の記憶回路はさらに第３の動作条件に基づいて動作し、調整回路は、第２の動作条件を異なる値に調整しつつ、第２の動作条件の値ごとに第１の記憶回路の第３の動作条件を異なる値に調整し、判別部は、調整回路により調整される第２の動作条件の値ごとに第３の動作条件の値の変化の幅を第２の許容変化幅として判定し、第２の許容変化幅が第２のしきい値以上となる状態での第１の許容変化幅を判定し、第１の許容変化幅が第１のしきい値以上であるか否かを判定し、第１の許容変化幅が第１のしきい値以上であると判定されない場合に第１の動作条件を適切であると判定しなくてもよい。
この動作保証システムにおいては、調整回路は、第２の動作条件を異なる値に調整しつつ、第２の動作条件の値ごとに第３の動作条件を異なる値に調整する。
また、判定部は、調整回路により調整される第２の動作条件の値ごとに第２の許容変化幅を判定し、第２の許容変化幅が第２のしきい値以上となる状態での第１の許容変化幅を判定し、第１の許容変化幅が第１のしきい値以上であるか否かを判定し、第１の許容変化幅が第１のしきい値以上であると判定されない場合に第１の動作条件を適切であると判定しない。
この場合、第２の記憶回路に記憶される第２の動作条件の値に基づいて第１の記憶回路を動作させることにより、第３の動作条件の値が変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１および第２のしきい値を適切な値に設定することにより、第１の記憶回路および信号処理回路のより適切な動作マージンを得ることができる第１の動作条件の値を判定することができる。その結果、第１の記憶回路および信号処理回路の動作保証をより適切に行うことができる。
（５）動作保証システムは、第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、第３の動作条件は、駆動電圧を含んでもよい。
この場合、種々の要因により駆動電圧および第１の遅延量が変動する場合にも、第２の記憶回路に記憶される第１の遅延量に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーが発生することを十分に防止することができる。
（６）動作保証システムは、判定部は、第１の許容変化幅が第１のしきい値以上と判定される場合に、第２の許容変化幅が最大となる第１の遅延量において駆動電圧の最大値と最小値との中間値を算出してもよい。
この場合、信号処理回路の出力エラーをより確実に防止することができる。
（Ｂ）他の動作保証システム
（１）他の動作保証システムは、信号を処理する信号処理回路と、第１および第２の動作条件に基づいて動作し、信号処理回路における信号処理時に信号処理回路から出力されるデータ信号を記憶する第１の記憶回路と、第１の記憶回路の第１の動作条件を異なる値に調整しつつ、第１の動作条件の値ごとに第１の記憶回路の第２の動作条件を異なる値に調整する調整回路と、信号処理回路の出力エラーの有無を検出する検出回路と、調整回路により調整される第１の動作条件の値ごとに検出回路から出力エラーが検出されない状態での第２の動作条件の値の変化の幅を第１の許容変化幅として判定し、第１の動作条件の値ごとに第１の許容変化幅が第１のしきい値以上であるか否かを判定する判定部と、判定部により第１の許容変化幅が第１のしきい値以上であると判定された第１の動作条件の値のうち少なくとも一つの値を記憶する第２の記憶回路とを備えるものである。
【０００９】
この動作保証システムにおいては、信号処理回路における信号処理時に、信号処理回路から出力されるデータ信号が第１の記憶回路によって記憶される。調整回路は、第１の記憶回路の第１の動作条件を異なる値に調整しつつ、第１の動作条件の値ごとに第２の動作条件を異なる値に変化させる。これらの変化の過程における信号処理回路の出力エラーの有無は、検出回路により検出される。
【００１０】
また、判定部は、調整回路により調整される第１の動作条件の値ごとに、検出回路から出力エラーが検出されない状態での第２の動作条件の値の変化の幅を第１の許容変化幅として判定し、第１の動作条件の値ごとに第１の許容変化幅が第１のしきい値以上であるか否かを判定する。判定部により第１の許容変化幅が第１のしきい値以上であると判定された第１の動作条件の値のうち少なくとも一つの値は、第２の記憶回路に記憶される。
【００１１】
この場合、第２の記憶回路に記憶される第１の動作条件の値に基づいて第１の記憶回路を動作させることにより、第２の動作条件の値が第１のしきい値以内の幅で変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１のしきい値を適切な値に設定することにより、第１の記憶回路および信号処理回路の適切な動作マージンを得ることができる第１の動作条件の値を判定することができる。その結果、第１の記憶回路および信号処理回路の動作保証を適切に行うことができる。
【００１２】
また、この動作保証システムをシステムボードに適用する場合には、第２の記憶回路に記憶される第１の動作条件の値に基づいて、そのシステムボードに適切な第１の動作条件の値を認識することができる。それにより、システムボードが用いられる電子機器の使用環境等に応じて適切なシステムボードを選別することができるので、電子機器の動作保証を適切に行うことが可能となる。
【００１３】
（２）少なくとも一つの値は最も高い値であってもよい。この場合、第２の記憶回路に記憶される値に基づいて第１の記憶回路を動作させることにより、第１の記憶回路および信号処理回路の十分な動作マージンを確保しつつ、第１の記憶回路および信号処理回路の動作性能を向上させることができる。
【００１４】
（３）動作保証システムは、第１の記憶回路へクロック信号を出力し、信号処理回路と第１の記憶回路との間におけるデータ信号の書き込みおよび読み出しのための処理を行う補助回路をさらに備え、第１の動作条件は、クロック信号の周波数を含んでもよい。
【００１５】
この場合、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、第２の動作条件の値が第１のしきい値以内の幅で変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１のしきい値を適切な値に設定することにより、第１の記憶回路および信号処理回路の適切な動作マージンを得ることができるクロック周波数を判定することができる。その結果、第１の記憶回路および信号処理回路の動作保証を適切に行うことができる。
【００１６】
また、この動作保証システムをシステムボードに適用する場合には、第２の記憶回路に記憶されるクロック周波数の値に基づいて、そのシステムボードに適切なクロック周波数の値を認識することができる。それにより、システムボードが用いられる電子機器の使用環境等に応じて適切なシステムボードを選別することができるので、電子機器の動作保証を適切に行うことが可能となる。
【００１７】
（４）補助回路は、第１の記憶回路におけるデータ信号の取得時期の基準となる第１の基準信号を第１の記憶回路へ出力し、第２の動作条件は、第１の記憶回路に入力されるデータ信号と第１の基準信号との間の第１の遅延量を含んでもよい。
【００１８】
この場合、種々の要因により第１の遅延量が変動する場合にも、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーが発生することを十分に防止することができる。
【００１９】
（５）第１の記憶回路は、データ信号およびそのデータ信号の補助回路における取得時期の基準となる第２の基準信号を補助回路へ出力し、第２の動作条件は、補助回路に入力されるデータ信号と第２の基準信号との間の第２の遅延量を含んでもよい。
【００２０】
この場合、種々の要因により第２の遅延量が変動する場合にも、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーの発生を十分に防止することができる。
【００２１】
（６）動作保証システムは、第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、第２の動作条件は、駆動電圧を含んでもよい。
【００２２】
この場合、種々の要因により駆動電圧が変動する場合にも、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーの発生を十分に防止することができる。
【００２３】
（７）第１の記憶回路はさらに第３の動作条件に基づいて動作し、調整回路は、第１の動作条件の値ごとに、第３の動作条件を異なる値に調整しつつ、第３の動作条件の値ごとに第１の記憶回路の第２の動作条件を異なる値に調整し、判別部は、調整回路により調整される第３の動作条件の値ごとに第１の許容変化幅を判定し、調整回路により調整される第１の動作条件の値ごとに第１の許容変化幅が第１のしきい値以上となる状態での第３の動作条件の値の変化の幅を第２の許容変化幅として判定し、調整回路により調整される第１の動作条件の値ごとに第２の許容変化幅が第２のしきい値以上であるか否かを判定し、第２の記憶回路は、判定部により第２の許容変化幅が第２のしきい値以上であると判定されなかった第１の動作条件の値を記憶しなくてもよい。
【００２４】
この動作保証システムにおいては、調整回路は、第１の動作条件の値ごとに、第３の動作条件を異なる値に調整しつつ、第３の動作条件の値ごとに第２の動作条件を異なる値に変化させる。
【００２５】
また、判定部は、調整回路により調整される第３の動作条件の値ごとに第１の許容変化幅を判定し、第１の許容変化幅が第１のしきい値以上となる状態での第３の動作条件の値の変化の幅を第２の許容変化幅として判定する。さらに、判定部は、調整回路により調整される第１の動作条件の値ごとに第２の許容変化幅が第２のしきい値以上であるか否かを判定する。
【００２６】
ここで、この動作保証システムにおいては、判定部により第２のしきい値以上であると判定されなかった第１の動作条件の値は第２の記憶回路に記憶されない。
【００２７】
この場合、第２の記憶回路に記憶される第１の動作条件の値に基づいて第１の記憶回路を動作させることにより、第３の動作条件の値が変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１および第２のしきい値を適切な値に設定することにより、第１の記憶回路および信号処理回路のより適切な動作マージンを得ることができる第１の動作条件の値を判定することができる。その結果、第１の記憶回路および信号処理回路の動作保証をより適切に行うことができる。
【００２８】
（８）動作保証システムは、第１の記憶回路へクロック信号を出力し、信号処理回路と第１の記憶回路との間におけるデータ信号の書き込みおよび読み出しのための処理を行う補助回路をさらに備え、第１の動作条件は、クロック信号の周波数を含んでもよい。
【００２９】
この場合、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、第３の動作条件の値が変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１のしきい値を適切な値に設定することにより、第１の記憶回路および信号処理回路のより適切な動作マージンを得ることができるクロック周波数を判定することができる。その結果、第１の記憶回路および信号処理回路の動作保証をより適切に行うことができる。
【００３０】
（９）動作保証システムは、第１の記憶回路に駆動電圧を供給する駆動電圧供給回路をさらに備え、補助回路は、第１の記憶回路におけるデータ信号の取得時期の基準となる第１の基準信号を前記第１の記憶回路へ出力し、第２の動作条件は、駆動電圧を含み、第３の動作条件は、第１の記憶回路に入力されるデータ信号と第１の基準信号との間の第１の遅延量を含んでもよい。
【００３１】
この場合、種々の要因により駆動電圧および第１の遅延量が変動する場合にも、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーが発生することを十分に防止することができる。
【００３２】
（１０）動作保証システムは、判定部により第２の許容変化幅が第２のしきい値以上と判定される場合に、第１の許容変化幅が最大となる第１の遅延量において駆動電圧の最大値と最小値との中間値を記憶する第３の記憶回路をさらに備えてもよい。
【００３３】
この場合、第３の記憶回路に記憶される駆動電圧の値に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーをより確実に防止することができる。
【００３４】
（１１）第１の記憶回路は、補助回路におけるデータ信号の取得時期の基準となる第２の基準信号を前記補助回路へ出力し、第３の動作条件は、補助回路に入力されるデータ信号と第２の基準信号との間の第２の遅延量を含んでもよい。
【００３５】
この場合、種々の要因により第２の遅延量が変動する場合にも、第２の記憶回路に記憶されるクロック周波数に基づいて第１の記憶回路を動作させることにより、信号処理回路の出力エラーの発生を十分に防止することができる。
【発明の効果】
【００３６】
本発明によれば、第２の記憶回路に記憶される第２の動作条件（第１の遅延量）の値に基づいて第１の記憶回路を動作させることにより、第２の動作条件（第１の遅延量）の値が許容マージン内で変動しても、信号処理回路の出力エラーの発生を防止することができる。したがって、第１のしきい値を適切な値に設定することにより、第１の動作条件（クロック周波数）において第１の記憶回路および信号処理回路の適切な動作マージンを得ることができる。その結果、第１の記憶回路および信号処理回路の動作保証を適切に行うことができる。
【００３７】
また、この動作保証システムをシステムボードに適用する場合には、許容マージンに基づいて、第１の動作条件（クロック周波数）がそのシステムボードに適切であるか否かを認識することができる。それにより、システムボードが用いられる電子機器の使用環境等に応じて適切なシステムボードを選別することができるので、電子機器の動作保証を適切に行うことが可能となる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態に係る動作保証システムについて図面を用いて説明する。なお、以下においては、動作保証システムを備えたテレビジョン受像機について説明する。
【００３９】
（１）テレビジョン受像機の構成
図１は、本発明の一実施の形態に係る動作保証システムを備えたテレビジョン受像機を示す概略背面図である。
【００４０】
図１に示すように、テレビジョン受像機１０００の背面側には、電源ユニット１００、システムボード２００およびディスプレイ駆動ユニット３００が設けられている。テレビジョン受像機１０００の正面側には、プラズマディスプレイパネル（ＰＤＰ）、液晶表示装置（ＬＣＤ）または陰極線管（ＣＲＴ）等の表示装置４００が設けられている。また、テレビジョン受像機１０００の正面側には、スピーカ等の音声出力装置（図示せず）が設けられている。
【００４１】
電源ユニット１００は、電源プラグ（図示せず）を介して商用電源に接続される。電源ユニット１００は、商用電源から供給される交流電圧を直流電圧に変換し、システムボード２００、ディスプレイ駆動ユニット３００、表示装置４００および音声出力装置に供給する。
【００４２】
システムボード２００は、アンテナ９０１（図２参照）から入力される放送信号を処理し、映像信号をディスプレイ駆動ユニット３００へ出力し、音声信号を音声出力装置へ出力する。
【００４３】
ディスプレイ駆動ユニット３００は、システムボード２００から入力される映像信号に基づいて駆動信号を生成し、生成した駆動信号を表示装置４００へ出力する。これにより、表示装置４００に映像が表示される。
【００４４】
また、図示しない音声出力装置は、システムボード２００から入力される音声信号に基づいて音声を出力する。
【００４５】
（２）システムボードの構成および機能
次に、システムボード２００について説明する。図２は、システムボード２００の構成を示すブロック図である。
【００４６】
図２に示すように、システムボード２００は、ＮＩＭ（Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｍｏｄｕｌｅ）２０１、テストデータインターフェース２０２、期待値データインターフェース２０３、マトリクスメモリ２０４、マージンマップメモリ２０５、スピードグレードメモリ２０６、駆動電圧グレードメモリ２０７、読み出しインターフェース２０８、システムＬＳＩ２０９、外部メモリ２１０、ディスプレイインターフェース２１１、および電圧調整回路２１２を含む。
【００４７】
システムＬＳＩ２０９は、デコーダ回路１１、比較回路１２、ＣＰＵ（中央演算処理装置）回路１３、クロック信号生成回路１４、周波数調整回路１５、メモリコントローラ１６、データ信号（ＤＱ）調整回路１７およびデータストローブ信号（ＤＱＳ）調整回路１８を含む。
【００４８】
本実施の形態においては、テストデータインターフェース２０２、期待値データインターフェース２０３、上記の各メモリ２０４〜２０７、システムＬＳＩ２０９および電圧調整回路２１２により動作保証システムが構築される。
【００４９】
ＮＩＭ２０１は、アンテナ９０１から入力される複数のデジタル放送信号の中から１つのデジタル放送信号を選択する。また、ＮＩＭ２０１は、選択したデジタル放送信号を復調し、ＭＰＥＧ（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）−２規格に準拠したトランスポートストリームをシステムＬＳＩ２０９のデコーダ回路１１へ出力する。
【００５０】
デコーダ回路１１は、ＮＩＭ２０１から入力されるトランスポートストリームからデジタル映像信号を復号し、復号したデジタル映像信号をディスプレイインターフェース２１１を介してディスプレイ駆動ユニット３００へ出力する。ディスプレイ駆動ユニット３００は、デコーダ回路１１から入力されるデジタル映像信号に基づいて駆動信号を生成し、生成した駆動信号を表示装置４００（図１）へ出力する。それにより、表示装置４００に映像が表示される。
【００５１】
また、デコーダ回路１１は、ＮＩＭ２０１から入力されるトランスポートストリームからデジタル音声信号を復号し、復号したデジタル音声信号を図示しない音声回路へ出力する。音声回路は、デコーダ回路１１から与えられるデジタル音声信号をＤ／Ａ（デジタルアナログ）変換し、アナログ音声信号を音声出力装置へ出力する。それにより、音声出力装置から音声が出力される。
【００５２】
また、デコーダ回路１１には、外部からテストデータインターフェース２０２を介して符号化されたテストデータ信号（以下、符号化テスト信号と称する）が入力される。デコーダ回路１１は、上記符号化テスト信号からテストデータ信号を復号し、復号したテストデータ信号を比較回路１２へ出力する。なお、テストデータ信号としては、例えば、デジタル映像信号を用いることができる。
【００５３】
比較回路１２には、外部から期待値データインターフェース２０３を介して期待値データ信号が入力される。なお、期待値データ信号は、システムＬＳＩ２０９および外部メモリ２１０が正常に動作している場合にデコーダ回路１１によって復号される上記テストデータ信号と等しい値を有する。したがって、比較回路１２に入力される期待値データ信号は、デコーダ回路１１に入力される符号化テスト信号に対応して変化する。
【００５４】
比較回路１２は、デコーダ回路１１から入力されるテストデータ信号と外部から入力される期待値データ信号とを比較する。そして、比較回路１２は、その比較結果に基づいて、デコーダ回路１１において復号されるテストデータ信号が正常値であるか否かを判別し、判別信号をＣＰＵ回路１３へ出力する。
【００５５】
なお、以下においては、デコーダ回路１１において復号されるテストデータ信号が正常値を有すと判別された場合に比較回路１２から出力される判別信号を正常信号と称し、デコーダ回路１１において復号されるテストデータ信号が正常値を有しないと判別された場合に比較回路１２から出力される判別信号をエラー信号と称する。
【００５６】
ＣＰＵ回路１３は、図示しないメモリに記憶される動作プログラムおよび比較回路１２から入力される上記の判別信号に基づいて、マトリクスメモリ２０４、マージンマップメモリ２０５、スピードグレードメモリ２０６および駆動電圧グレードメモリ２０７に所定のデータを記憶させる。また、ＣＰＵ回路１３は、上記動作プログラムに従って周波数調整回路１５、ＤＱ調整回路１７、ＤＱＳ調整回路１８および電圧調整回路２１２へ制御信号を出力する。ＣＰＵ回路１３の動作については後述する。
【００５７】
クロック信号生成回路１４は、所定の周波数のクロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを周波数調整回路１５へ出力する。
【００５８】
周波数調整回路１５は、ＣＰＵ回路１３から入力される制御信号に基づいてクロック信号生成回路１４から入力されるクロック信号ＣＬＫの周波数（以下、クロック周波数と称する。）を調整し、調整したクロック信号ＣＬＫをメモリコントローラ１６へ出力する。なお、本実施の形態においては、周波数調整回路１５は、クロック周波数を６６７ＭＨｚ、７２０ＭＨｚおよび８００ＭＨｚのいずれかに設定する。
【００５９】
外部メモリ２１０は、デコーダ回路１１およびＣＰＵ回路１３の作業領域として機能するワーキングメモリであるとともに、ＣＰＵ回路１３の２次キャッシュメモリである。本実施の形態においては、外部メモリ２１０として、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられる。デコーダ回路１１およびＣＰＵ回路１３は、メモリコントローラ１６を介して外部メモリ２１０と電気的に接続される。
【００６０】
メモリコントローラ１６は、周波数調整回路１５から入力されるクロック信号ＣＬＫに基づいて、そのクロック信号ＣＬＫと同位相および逆位相のクロック信号ＣＬＫ,／ＣＬＫを生成し、生成したクロック信号ＣＬＫ,／ＣＬＫを外部メモリ２１０へ出力する。
【００６１】
また、メモリコントローラ１６には、デコーダ回路１１およびＣＰＵ回路１３からデータ信号および制御信号が入力される。メモリコントローラ１６は、上記データ信号および制御信号に基づいてデータ信号ＤＱおよびデータストローブ信号ＤＱＳを生成し、データ信号ＤＱおよびデータストローブ信号ＤＱＳをそれぞれＤＱ調整回路１７および外部メモリ２１０へ出力する。なお、メモリコントローラ１６は、周波数調整回路１５から入力されるクロック信号ＣＬＫに応答して、データ信号ＤＱおよびデータストローブ信号ＤＱＳを出力する。
【００６２】
ＤＱ調整回路１７は、ＣＰＵ回路１３から入力される制御信号に基づいて、メモリコントローラ１６から入力されるデータ信号ＤＱを所定時間遅延させて外部メモリ２１０へ出力する。
【００６３】
外部メモリ２１０には、メモリコントローラ１６から入力されるクロック信号ＣＬＫ,／ＣＬＫに応答してデータ信号ＤＱが入力される。外部メモリ２１０においては、メモリコントローラ１６から入力されるデータストローブ信号ＤＱＳに応答してデータ信号ＤＱが書き込まれる。
【００６４】
また、外部メモリ２１０は、メモリコントローラ１６から入力されるクロック信号ＣＬＫ,／ＣＬＫに応答して、データ信号ＤＱおよびデータストローブ信号ＤＱＳをそれぞれメモリコントローラ１６およびＤＱＳ調整回路１８へ出力する。
【００６５】
ＤＱＳ調整回路１８は、ＣＰＵ回路１３から入力される制御信号に基づいて、外部メモリ２１０から入力されるデータストローブ信号ＤＱＳを所定時間遅延させてメモリコントローラ１６へ出力する。
【００６６】
メモリコントローラ１６においては、データストローブ信号ＤＱＳに応答してデータ信号ＤＱが書き込まれる。メモリコントローラ１６は、データ信号ＤＱをデコーダ回路１１またはＣＰＵ回路１３へ出力する。このようにして、デコーダ回路１１またはＣＰＵ回路１３と外部メモリ２１０との間でのデータ信号ＤＱの書き込みおよび読み出しが行われる。
【００６７】
電圧調整回路２１２には、電源ユニット１００から電源電圧が供給される。電圧調整回路２１２は、ＣＰＵ回路１３から入力される制御信号に基づいて電源ユニット１００から供給される電源電圧を所定の電圧に調整し、メモリコントローラ１６および外部メモリ２１０に供給する。
【００６８】
以下、電圧調整回路２１２からメモリコントローラ１６および外部メモリ２１０に供給される電圧を駆動電圧Ｖｄと称する。なお、本実施の形態においては、電圧調整回路２１２は駆動電圧Ｖｄを１．５（Ｖ）〜２．１（Ｖ）の範囲で調整することができる。また、電圧調整回路２１２により調整される駆動電圧Ｖｄの電圧値は、図示しない電圧測定回路により測定される。ＣＰＵ回路１３は、電圧測定回路により測定される電圧値をモニタリングしている。
【００６９】
（３）データ信号ＤＱとデータストローブ信号ＤＱＳとの関係
次に、データ信号ＤＱとデータストローブ信号ＤＱＳとの関係について説明する。
【００７０】
図３は、外部メモリ２１０（図２）およびメモリコントローラ１６（図２）に入力されるデータ信号ＤＱおよびデータストローブ信号ＤＱＳのタイミング図である。
【００７１】
外部メモリ２１０およびメモリコントローラ１６においては、データストローブ信号ＤＱＳの立ち上がりエッジの略中央時点においてデータＤｎが取り込まれ、データストローブ信号ＤＱＳの立ち下がりエッジの略中央時点においてデータＤｎ＋１が取り込まれる。
【００７２】
ここで、図３に示すように、データＤｎの開始時点（データ信号ＤＱの変化時点）とデータストローブ信号ＤＱＳの立ち上がりエッジの上記略中央時点との差およびデータＤｎ＋１の開始時点とデータストローブ信号ＤＱＳの立ち下がりエッジの上記略中央時点との差をセットアップ時間Ｔｓとする。
【００７３】
本実施の形態においては、セットアップ時間Ｔｓの初期値（以下、初期セットアップ時間Ｔｓ１と称する。）は１００ｐｓに設定されている。したがって、システムボード２００（図２）の初期状態においては、ＤＱ調整回路１７（図２）およびＤＱＳ調整回路１８（図２）における信号遅延量は、外部メモリ２１０およびメモリコントローラ１６におけるセットアップ時間Ｔｓが１００ｐｓとなるように設定されている。
【００７４】
なお、初期セットアップ時間Ｔｓ１は、外部メモリ２１０およびメモリコントローラ１６の性能等を考慮して設計時に決定される最適なセットアップ時間Ｔｓである。
【００７５】
（４）ＣＰＵ回路の制御動作
次に、ＣＰＵ回路１３の制御動作について説明する。
【００７６】
図４は、ＣＰＵ回路１３の制御動作を示すフローチャートである。
【００７７】
図４に示すように、ＣＰＵ回路１３は、第１の出力判別処理（ステップＳ１）、第２の出力判別処理（ステップＳ２）、周波数選別処理（ステップＳ３）、および最適値決定処理（ステップＳ４）を順に行う。
【００７８】
第１および第２の出力判別処理においては、ＣＰＵ回路１３は、種々の条件下においてデコーダ回路１１に出力エラーが発生しているか否かを判別する。ＣＰＵ回路１３は、その判別結果をマトリクスメモリ２０４に記憶させる。
【００７９】
周波数選別処理においては、ＣＰＵ回路１３は、第１および第２の出力判別処理の結果に基づいて、システムＬＳＩ２０９および外部メモリ２１０（システムボード２００）を正常に作動させるための適切なクロック周波数を選別する。
【００８０】
最適値決定処理においては、ＣＰＵ回路１３は、第１および第２の出力判別処理ならびに周波数選別処理の結果に基づいて、システムＬＳＩ２０９および外部メモリ２１０を正常に作動させることができる適切な駆動電圧Ｖｄおよびクロック信号ＣＬＫの最高周波数を決定する。
【００８１】
以下、第１の出力判別処理、第２の出力判別処理、周波数選別処理および最適値決定処理について図面を用いて詳細に説明する。
【００８２】
（４−１）第１の出力判別処理
（ａ）記憶領域
第１の出力判別処理（図４のステップＳ１）においては、ＣＰＵ回路１３は、周波数調整回路１５において設定されるクロック周波数、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量および電圧調整回路２１２から供給される駆動電圧Ｖｄを種々変化させる。
【００８３】
また、ＣＰＵ回路１３は、それら変化される種々の条件下において比較回路１２から出力される判別信号に基づいてデコーダ回路１１に出力エラーが発生しているか否かを判別する。そして、ＣＰＵ回路１３は、その判別結果を第１の判別情報としてマトリクスメモリ２０４（図２）の所定の記憶領域に記憶させる。
【００８４】
なお、第１の出力判別処理においては、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量は初期状態の遅延量（初期値）に固定される。
【００８５】
図５は、第１の出力判別処理において用いられる記憶領域の概念図である。
【００８６】
図５に示すように、第１の出力判別処理においては、マトリクスメモリ２０４の３つの記憶領域４０１,４０２,４０３が用いられる。記憶領域４０１には、周波数調整回路１５においてクロック周波数が８００ＭＨｚに調整されているときの第１の判別情報が記憶され、記憶領域４０２には、クロック信号周波数が７２０ＭＨｚに調整されているときの第１の判別情報が記憶され、記憶領域４０３には、クロック信号周波数が６６７ＭＨｚに調整されているときの第１の判別情報が記憶される。
【００８７】
記憶領域４０１,４０２,４０３は、それぞれ複数のフラグアドレス４１を有する。各フラグアドレス４１は、データ信号ＤＱの複数の遅延量の１つおよび複数の駆動電圧Ｖｄの１つに対応して設けられている。
【００８８】
図５においては、データ信号ＤＱの遅延量は、初期状態のＤＱ調整回路１７におけるデータ信号ＤＱの遅延量（初期値）に対する差分として示されている。したがって、図５において遅延量±０ｐｓは、初期状態のＤＱ調整回路１７におけるデータ信号ＤＱの遅延量を示している。
【００８９】
なお、図３に示すように、データストローブ信号ＤＱＳの遅延量を固定した状態においては、データ信号ＤＱの遅延量が増加する場合には、セットアップ時間Ｔｓは短くなり、データ信号ＤＱの遅延量が減少する場合には、セットアップ時間Ｔｓは長くなる。
【００９０】
また、上述したように、初期状態のＤＱ調整回路１７においては、外部メモリ２１０におけるセットアップ時間Ｔｓが１００ｐｓとなるようにデータ信号ＤＱの遅延量が設定されている。したがって、図５において、遅延量＋５０ｐｓは、外部メモリ２１０におけるセットアップ時間Ｔｓが５０ｐｓになるように設定されたデータ信号ＤＱの遅延量を示し、遅延量−５０ｐｓは、外部メモリ２１０におけるセットアップ時間Ｔｓが１５０ｐｓになるように設定されたデータ信号ＤＱの遅延量を示している。
【００９１】
なお、第１の出力判別処理においては、ＣＰＵ回路１３は、セットアップ時間Ｔｓが０ｐｓ〜４００ｐｓの範囲で変化するようにＤＱ調整回路１７におけるデータ信号ＤＱの遅延量を制御するとともに、駆動電圧Ｖｄが１．５Ｖ〜２．１Ｖの範囲で変化するように電圧調整回路２１２を制御する。
【００９２】
ＣＰＵ回路１３は、比較回路１２から正常信号が出力された場合、そのときのデータ信号ＤＱの遅延量および駆動電圧Ｖｄに対応するフラグアドレス４１にフラグを設定する。なお、図５の例では、フラグが“○”で示される。
【００９３】
（ｂ）第１の出力判別処理におけるＣＰＵ回路の制御フロー
以下、第１の出力判別処理におけるＣＰＵ回路１３の制御動作について詳細に説明する。
【００９４】
図６〜図１０は、第１の出力判別処理におけるＣＰＵ回路１３の制御動作を示すフローチャートである。
【００９５】
図６に示すように、ＣＰＵ回路１３は、まず、周波数調整回路１５、ＤＱ調整回路１７、ＤＱＳ調整回路１８、および電圧調整回路２１２の出力を初期値に設定する（ステップＳ１０１）。
【００９６】
なお、本実施の形態においては、周波数調整回路１５において設定されるクロック周波数の初期値は８００ＭＨｚであり、電圧調整回路２１２において設定される駆動電圧Ｖｄの初期値は１．８Ｖである。また、ＤＱ調整回路１７の遅延量の初期値およびＤＱＳ調整回路１８の遅延量の初期値は、外部メモリ２１０およびメモリコントローラ１６におけるセットアップ時間Ｔｓが１００ｐｓとなるように設定されている。
【００９７】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ１０２）。次に、ＣＰＵ回路１３は、ステップＳ１０２で取得した判別信号が正常信号であるか否かを判別する（ステップＳ１０３）。ステップＳ１０２で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、現在のクロック周波数、データ信号ＤＱの遅延量および駆動電圧Ｖｄに対応するフラグアドレス４１にフラグを設定する（ステップＳ１０４）。
【００９８】
例えば、クロック周波数が８００ＭＨｚ、データ信号ＤＱの遅延量が±０ｐｓ、および駆動電圧Ｖｄが１．８Ｖである場合には、ＣＰＵ回路１３は、記憶領域４０１（図５）の遅延量±０ｐｓおよび駆動電圧Ｖｄ１．８Ｖに対応するフラグアドレス４１にフラグを設定する。
【００９９】
次に、ＣＰＵ回路１３は、電圧調整回路２１２から供給される駆動電圧Ｖｄが最大値（本実施の形態においては２．１Ｖ）に設定されているか否かを判別する（ステップＳ１０５）。駆動電圧Ｖｄが最大値に設定されていない場合、ＣＰＵ回路１３は、駆動電圧Ｖｄを０．１Ｖ上昇させる（ステップＳ１０６）。次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ１０７）。
【０１００】
次に、ＣＰＵ回路１３は、ステップＳ１０７で取得した判別信号が正常信号であるか否かを判別する（ステップＳ１０８）。ステップＳ１０７で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、ステップＳ１０４の処理に戻り対応するフラグアドレス４１にフラグを設定する。
【０１０１】
ＣＰＵ回路１３は、ステップＳ１０５において駆動電圧Ｖｄが最大値であると判別されるまで、またはステップＳ１０８において判別信号が正常信号でないと判別されるまで、ステップＳ１０４〜Ｓ１０８の処理を繰り返す。
【０１０２】
ステップＳ１０５において駆動電圧Ｖｄが最大値であると判別された場合、またはステップＳ１０８において判別信号が正常信号でないと判別された場合、図７に示すように、ＣＰＵ回路１３は、駆動電圧Ｖｄを初期値より０．１Ｖ低い値（本実施の形態においては１．７Ｖ）に設定する（ステップＳ１０９）。
【０１０３】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ１１０）。次に、ＣＰＵ回路１３は、ステップＳ１１０で取得した判別信号が正常信号であるか否かを判別する（ステップＳ１１１）。ステップＳ１１０で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、対応するフラグアドレス４１にフラグを設定する（ステップＳ１１２）。
【０１０４】
次に、ＣＰＵ回路１３は、電圧調整回路２１２から供給される駆動電圧Ｖｄが最小値（本実施の形態においては１．５Ｖ）に設定されているか否かを判別する（ステップＳ１１３）。駆動電圧Ｖｄが最小値に設定されていない場合、ＣＰＵ回路１３は、駆動電圧Ｖｄを０．１Ｖ下降させる（ステップＳ１１４）。その後、ＣＰＵ回路１３は、ステップＳ１１０の処理に戻る。
【０１０５】
ＣＰＵ回路１３は、ステップＳ１１１において判別信号が正常信号でないと判別されるまで、またはステップＳ１１３において駆動電圧Ｖｄが最小値であると判別されるまで、ステップＳ１１０〜Ｓ１１４の処理を繰り返す。
【０１０６】
ステップＳ１１１において判別信号が正常信号でないと判別された場合、またはステップＳ１１３において駆動電圧Ｖｄが最小値であると判別された場合、図８に示すように、ＣＰＵ回路１３は、駆動電圧Ｖｄを初期値に設定する（ステップＳ１１５）。
【０１０７】
次に、ＣＰＵ回路１３は、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量が最大値（本実施の形態においては、＋１００ｐｓ）であるか否かを判別する（ステップＳ１１６）。ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量が最大値でない場合、ＣＰＵ回路１３は、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量を５０ｐｓ増加させる（ステップＳ１１７）。
【０１０８】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ１１８）。次に、ＣＰＵ回路１３は、ステップＳ１１８で取得した判別信号が正常信号であるか否かを判別する（ステップＳ１１９）。ステップＳ１１８で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、図６のステップＳ１０４の処理に戻り対応するフラグアドレス４１にフラグを設定する。
【０１０９】
ＣＰＵ回路１３は、ステップＳ１１６においてデータ信号ＤＱの遅延量が最大値であると判別されるまで、またはステップＳ１１９において判別信号が正常信号でないと判別されるまで、図６〜図８のステップＳ１０４〜Ｓ１１９の処理を繰り返す。
【０１１０】
図８のステップＳ１１６においてデータ信号ＤＱの遅延量が最大値であると判別された場合、またはステップＳ１１９において判別信号が正常信号でないと判別された場合、図９に示すように、ＣＰＵ回路１３は、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量を初期値より５０ｐｓ小さい値すなわち−５０ｐｓに設定する（ステップＳ１２０）。
【０１１１】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ１２１）。次に、ＣＰＵ回路１３は、ステップＳ１２１で取得した判別信号が正常信号であるか否かを判別する（ステップＳ１２２）。ステップＳ１２１で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、図６〜図８で説明したステップＳ１０４〜Ｓ１１５と同様の処理を行う（ステップＳ１２３）。
【０１１２】
次に、ＣＰＵ回路１３は、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量が最小値（本実施の形態においては、−３００ｐｓ）であるか否かを判別する（ステップＳ１２４）。データ信号ＤＱの遅延量が最小値でない場合、ＣＰＵ回路１３は、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量を５０ｐｓ減少させる（ステップＳ１２５）。その後、ＣＰＵ回路１３は、ステップＳ１２１の処理に戻る。
【０１１３】
ＣＰＵ回路１３は、ステップＳ１２２において判別信号が正常信号でないと判別されるまで、またはステップＳ１２４においてデータ信号ＤＱの遅延量が最小値であると判別されるまで、ステップＳ１２１〜Ｓ１２５の処理を繰り返す。
【０１１４】
ステップＳ１２２において判別信号が正常信号ではないと判別された場合、またはステップＳ１２４においてデータ信号ＤＱの遅延量が最小値であると判別された場合、図１０に示すように、ＣＰＵ回路１３は現在のクロック周波数における第１の判別情報の導出が終了したと判別し、周波数調整回路１５においてクロック周波数が最小値（本実施の形態においては、６６７ＭＨｚ）に調整されているか否かを判別する（ステップＳ１２６）。
【０１１５】
クロック周波数が最小値でない場合、ＣＰＵ回路１３は、クロック周波数を一段階下げる（ステップＳ１２７）。例えば、ステップＳ１２６においてクロック周波数が８００ＭＨｚであった場合には、ＣＰＵ回路１３は、ステップＳ１２７においてクロック周波数を７２０ＭＨｚにする。その後、ＣＰＵ回路１３は、図６のステップＳ１０２の処理に戻る。
【０１１６】
図６のステップＳ１０３において判別信号が正常信号ではないと判別された場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していると判別し、フラグアドレス４１にフラグを設定することなく図１０のステップＳ１２６の処理に進む。
【０１１７】
図１０のステップＳ１２６においてクロック周波数が最小値であると判別された場合、ＣＰＵ回路１３は、全てのクロック周波数においてデコーダ回路１１の出力エラーの判別処理が終了したと判別し、第１の出力判別処理を終了する。それにより、周波数ごとにフラグの状態により示される第１の判別情報がマトリクスメモリ２０４に記憶される。
【０１１８】
（４−２）第２の出力判別処理
（ａ）記憶領域
第２の出力判別処理（図４のステップＳ２）においては、ＣＰＵ回路１３は、周波数調整回路１５において設定されるクロック周波数、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量および電圧調整回路２１２から供給される駆動電圧Ｖｄを種々変化させる。
【０１１９】
また、ＣＰＵ回路１３は、それら変化される種々の条件下において比較回路１２から出力される判別信号に基づいてデコーダ回路１１に出力エラーが発生しているか否かを判別する。そして、ＣＰＵ回路１３は、その判別結果を第２の判別情報としてマトリクスメモリ２０４（図２）の所定の記憶領域に記憶させる。
【０１２０】
なお、第２の出力判別処理においては、ＤＱ調整回路１７におけるデータ信号ＤＱの遅延量は初期状態の遅延量（初期値）に固定される。
【０１２１】
図１１は、第２の出力判別処理において用いられる記憶領域の概念図である。
【０１２２】
図１１に示すように、第２の出力判別処理においては、マトリクスメモリ２０４の３つの記憶領域４０４,４０５,４０６が用いられる。記憶領域４０４には、周波数調整回路１５においてクロック周波数が８００ＭＨｚに調整されているときの第２の判別情報が記憶され、記憶領域４０５には、クロック周波数が７２０ＭＨｚに調整されているときの第２の判別情報が記憶され、記憶領域４０６には、クロック信号周波数が６６７ＭＨｚに調整されているときの第２の判別情報が記憶される。
【０１２３】
記憶領域４０４,４０５,４０６は、それぞれ複数のフラグアドレス４２を有する。各フラグアドレス４２は、データストローブ信号ＤＱＳの複数の遅延量の１つおよび複数の駆動電圧Ｖｄの１つに対応して設けられている。
【０１２４】
図１１においては、データストローブ信号ＤＱＳの遅延量は、初期状態のＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量（初期値）に対する差分として示されている。したがって、図１１において遅延量±０ｐｓは、初期状態のＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量を示している。
【０１２５】
なお、図３に示すように、データ信号ＤＱの遅延量を固定した状態においては、データストローブ信号ＤＱＳの遅延量が増加する場合には、セットアップ時間Ｔｓは長くなり、データストローブ信号ＤＱＳの遅延量が減少する場合には、セットアップ時間Ｔｓは短くなる。
【０１２６】
また、上述したように、初期状態のＤＱＳ調整回路１８においては、メモリコントローラ１６におけるセットアップ時間Ｔｓが１００ｐｓとなるようにデータストローブ信号ＤＱＳの遅延量が設定されている。したがって、図１１において、遅延量＋５０ｐｓは、メモリコントローラ１６におけるセットアップ時間Ｔｓが１５０ｐｓになるように設定されたデータストローブ信号ＤＱＳの遅延量を示し、遅延量−５０ｐｓは、メモリコントローラ１６におけるセットアップ時間Ｔｓが５０ｐｓになるように設定されたデータストローブ信号ＤＱＳの遅延量を示している。
【０１２７】
なお、第２の出力判別処理においては、ＣＰＵ回路１３は、セットアップ時間Ｔｓが０ｐｓ〜４００ｐｓの範囲で変化するようにＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量を制御するとともに、駆動電圧Ｖｄが１．５Ｖ〜２．１Ｖの範囲で変化するように電圧調整回路２１２を制御する。
【０１２８】
ＣＰＵ回路１３は、比較回路１２から正常信号が出力された場合に、そのときのデータストローブ信号ＤＱＳの遅延量および駆動電圧Ｖｄに対応するフラグアドレス４２にフラグを設定する。なお、図１１の例では、フラグが“○”で示される。
【０１２９】
（ｂ）第２の出力判別処理におけるＣＰＵ回路の制御フロー
以下、第２の出力判別処理におけるＣＰＵ回路１３の制御動作について詳細に説明する。
【０１３０】
図１２〜図１６は、第２の出力判別処理におけるＣＰＵ回路１３の制御動作を示すフローチャートである。
【０１３１】
図１２に示すように、ＣＰＵ回路１３は、まず、周波数調整回路１５、ＤＱ調整回路１７、ＤＱＳ調整回路１８、および電圧調整回路２１２の出力を初期値に設定する（ステップＳ２０１）。
【０１３２】
なお、上述したように、周波数調整回路１５において設定されるクロック周波数の初期値は８００ＭＨｚであり、電圧調整回路２１２において設定される駆動電圧Ｖｄの初期値は１．８Ｖである。また、ＤＱ調整回路１７の遅延量の初期値およびＤＱＳ調整回路１８の遅延量の初期値は、外部メモリ２１０およびメモリコントローラ１６におけるセットアップ時間Ｔｓが１００ｐｓとなるように設定されている。
【０１３３】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ２０２）。次に、ＣＰＵ回路１３は、ステップＳ２０２で取得した判別信号が正常信号であるか否かを判別する（ステップＳ２０３）。ステップＳ２０２で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、現在のクロック周波数、データストローブ信号ＤＱＳの遅延量および駆動電圧Ｖｄに対応するフラグアドレス４２にフラグを設定する（ステップＳ２０４）。
【０１３４】
例えば、クロック周波数が８００ＭＨｚ、データストローブ信号ＤＱＳの遅延量が±０ｐｓ、および駆動電圧Ｖｄが１．８Ｖである場合には、ＣＰＵ回路１３は、記憶領域４０４（図１１）の遅延量±０ｐｓおよび駆動電圧Ｖｄ１．８Ｖに対応するフラグアドレス４２にフラグを設定する。
【０１３５】
次に、ＣＰＵ回路１３は、電圧調整回路２１２から供給される駆動電圧Ｖｄが最大値（本実施の形態においては２．１Ｖ）に設定されているか否かを判別する（ステップＳ２０５）。駆動電圧Ｖｄが最大値に設定されていない場合、ＣＰＵ回路１３は、駆動電圧Ｖｄを０．１Ｖ上昇させる（ステップＳ２０６）。次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ２０７）。
【０１３６】
次に、ＣＰＵ回路１３は、ステップＳ２０７で取得した判別信号が正常信号であるか否かを判別する（ステップＳ２０８）。ステップＳ２０７で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、ステップＳ２０４の処理に戻り対応するフラグアドレス４２にフラグを設定する。
【０１３７】
ＣＰＵ回路１３は、ステップＳ２０５において駆動電圧Ｖｄが最大値であると判別されるまで、またはステップＳ２０８において判別信号が正常信号でないと判別されるまで、ステップＳ２０４〜Ｓ２０８の処理を繰り返す。
【０１３８】
ステップＳ２０５において駆動電圧Ｖｄが最大値であると判別された場合、またはステップＳ２０８において判別信号が正常信号でないと判別された場合、図１３に示すように、ＣＰＵ回路１３は、駆動電圧Ｖｄを初期値より０．１Ｖ低い値（本実施の形態においては１．７Ｖ）に設定する（ステップＳ２０９）。
【０１３９】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ２１０）。次に、ＣＰＵ回路１３は、ステップＳ２１０で取得した判別信号が正常信号であるか否かを判別する（ステップＳ２１１）。ステップＳ２１０で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、対応するフラグアドレス４２にフラグを設定する（ステップＳ２１２）。
【０１４０】
次に、ＣＰＵ回路１３は、電圧調整回路２１２から供給される駆動電圧Ｖｄが最小値（本実施の形態においては１．５Ｖ）に設定されているか否かを判別する（ステップＳ２１３）。駆動電圧Ｖｄが最小値に設定されていない場合、ＣＰＵ回路１３は、駆動電圧Ｖｄを０．１Ｖ下降させる（ステップＳ２１４）。その後、ＣＰＵ回路１３は、ステップＳ２１０の処理に戻る。
【０１４１】
ＣＰＵ回路１３は、ステップＳ２１１において判別信号が正常信号でないと判別されるまで、またはステップＳ２１３において駆動電圧Ｖｄが最小値であると判別されるまで、ステップＳ２１０〜Ｓ２１４の処理を繰り返す。
【０１４２】
ステップＳ２１１において判別信号が正常信号でないと判別された場合、またはステップＳ２１３において駆動電圧Ｖｄが最小値であると判別された場合、図１４に示すように、ＣＰＵ回路１３は、駆動電圧Ｖｄを初期値に設定する（ステップＳ２１５）。
【０１４３】
次に、ＣＰＵ回路１３は、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量が最大値（本実施の形態においては、＋３００ｐｓ）であるか否かを判別する（ステップＳ２１６）。ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量が最大値でない場合、ＣＰＵ回路１３は、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量を５０ｐｓ増加させる（ステップＳ２１７）。
【０１４４】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ２１８）。次に、ＣＰＵ回路１３は、ステップＳ２１８で取得した判別信号が正常信号であるか否かを判別する（ステップＳ２１９）。ステップＳ２１８で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していないと判別し、図１２のステップＳ２０４の処理に戻り対応するフラグアドレス４２にフラグを設定する。
【０１４５】
ＣＰＵ回路１３は、ステップＳ２１６においてデータストローブ信号ＤＱＳの遅延量が最大値と判別されるまで、またはステップＳ２１９において判別信号が正常信号でないと判別されるまで、図１２〜図１４のステップＳ２０４〜Ｓ２１９の処理を繰り返す。
【０１４６】
図１４のステップＳ２１６においてデータストローブ信号ＤＱＳの遅延量が最大値であると判別された場合、またはステップＳ２１９において判別信号が正常信号でないと判別された場合、図１５に示すように、ＣＰＵ回路１３は、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量を初期値より５０ｐｓ小さい値すなわち−５０ｐｓに設定する（ステップＳ２２０）。
【０１４７】
次に、ＣＰＵ回路１３は、比較回路１２から出力される判別信号を取得する（ステップＳ２２１）。次に、ＣＰＵ回路１３は、ステップＳ２２１で取得した判別信号が正常信号であるか否かを判別する（ステップＳ２２２）。ステップＳ２２１で取得した判別信号が正常信号である場合、ＣＰＵ回路１３は、図１２〜図１４で説明したステップＳ２０４〜Ｓ２１５と同様の処理を行う（ステップＳ２２３）。
【０１４８】
次に、ＣＰＵ回路１３は、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量が最小値（本実施の形態においては、−１００ｐｓ）であるか否かを判別する（ステップＳ２２４）。データストローブ信号ＤＱＳの遅延量が最小値でない場合、ＣＰＵ回路１３は、ＤＱＳ調整回路１８におけるデータストローブ信号ＤＱＳの遅延量を５０ｐｓ減少させる（ステップＳ２２５）。その後、ＣＰＵ回路１３は、ステップＳ２２１の処理に戻る。
【０１４９】
ＣＰＵ回路１３は、ステップＳ２２２において判別信号が正常信号でないと判別されるまで、またはステップＳ２２４においてデータストローブ信号ＤＱＳの遅延量が最小値であると判別されるまで、ステップＳ２２１〜Ｓ２２５の処理を繰り返す。
【０１５０】
ステップＳ２２２において判別信号が正常信号ではないと判別された場合、またはステップＳ２２４においてデータストローブ信号ＤＱＳの遅延量が最小値であると判別された場合、図１６に示すように、ＣＰＵ回路１３は現在のクロック周波数における第２の判別情報の導出が終了したと判別し、周波数調整回路１５においてクロック周波数が最小値（本実施の形態においては、６６７ＭＨｚ）に設定されているか否かを判別する（ステップＳ２２６）。
【０１５１】
クロック周波数が最小値でない場合、ＣＰＵ回路１３は、クロック周波数を一段階下げる（ステップＳ２２７）。例えば、ステップＳ２２６においてクロック周波数が８００ＭＨｚであった場合には、ＣＰＵ回路１３は、ステップＳ２２７においてクロック周波数を７２０ＭＨｚにする。その後、ＣＰＵ回路１３は、図１２のステップＳ２０２の処理に戻る。
【０１５２】
図１２のステップＳ２０３において判別信号が正常信号ではないと判別された場合、ＣＰＵ回路１３は、デコーダ回路１１に出力エラーが発生していると判別し、フラグアドレス４２にフラグを設定することなく図１６のステップＳ２２６の処理に進む。
【０１５３】
図１６のステップＳ２２６においてクロック周波数が最小値であると判別された場合、ＣＰＵ回路１３は、第２の出力判別処理を終了する。それにより、周波数ごとにフラグの状態により示される第２の判別情報がマトリクスメモリ２０４に記憶される。
【０１５４】
（４−３）周波数選別処理
（ａ）記憶領域
周波数選別処理（図４のステップＳ３）においては、ＣＰＵ回路１３は、第１および第２の出力判別処理の結果を示す第１および第２の判別情報に基づいて、システムＬＳＩ２０９および外部メモリ２１０（システムボード２００）を正常に作動させるための適切なクロック周波数を選別し、選別結果を周波数選別情報としてマージンマップメモリ２０５（図２）の所定の記憶領域に記憶させる。
【０１５５】
図１７は、マージンマップメモリ２０５の記憶領域の概念図である。
【０１５６】
図１７に示すように、マージンマップメモリ２０５の記憶領域５０１は、周波数調整回路１５（図２）において設定される各クロック周波数にそれぞれ対応するフラグアドレス５１,５２,５３を有する。
【０１５７】
例えば、ＣＰＵ回路１３は、システムＬＳＩ２０９および外部メモリ２１０を正常に作動させるためのクロック周波数として７２０ＭＨｚおよび６６７ＭＨｚが適切であると判定した場合には、フラグアドレス５２およびフラグアドレス５３にフラグを設定する。
【０１５８】
（ｂ）周波数選別処理におけるＣＰＵ回路の制御フロー
以下、周波数選別処理におけるＣＰＵ回路１３の制御動作について詳細に説明する。
【０１５９】
図１８および図１９は、周波数選別処理におけるＣＰＵ回路１３の制御動作を示すフローチャートである。
【０１６０】
なお、以下においては、周波数選別処理の説明を容易にするため、図５に示す第１の判別情報の一例および図１１に示す第２の判別情報の一例を参照しつつ、図１８および図１９の制御フローの説明を行う。
【０１６１】
なお、上述したように、図５および図１１においては、フラグが設定されているフラグアドレス４１,４２に“○”が示されている。すなわち、“○”で示されるフラグアドレス４１,４２に対応する条件においては、デコーダ回路１１の出力エラーが発生していない。
【０１６２】
以下、第１の判別情報において、デコーダ回路１１の出力エラーが発生しない場合のデータ信号ＤＱの遅延量および駆動電圧Ｖｄの条件を満たす領域（フラグが設定された領域）を第１の許容領域と呼ぶ。図５においては、一点鎖線によって囲まれる領域が第１の許容領域となる。
【０１６３】
また、第２の判別情報において、デコーダ回路１１の出力エラーが発生しない場合のデータストローブ信号ＤＱＳの遅延量および駆動電圧Ｖｄの条件を満たす領域（フラグが設定された領域）を第２の許容領域と呼ぶ。図１１においては、一点鎖線によって囲まれる領域が第２の許容領域となる。
【０１６４】
なお、以下の図１８および図１９のフローチャートの説明においては、簡便のため、データ信号ＤＱの遅延量およびデータストローブ信号ＤＱＳの遅延量を単に遅延量と略記する。
【０１６５】
図１８に示すように、ＣＰＵ回路１３は、まず、最も高いクロック周波数に対応する第１および第２の判別情報をマトリクスメモリ２０４から読み出す（ステップＳ３０１）。本実施の形態においては、記憶領域４０１（図５）の第１の判別情報および記憶領域４０４（図１１）の第２の判別情報が読み出される。
【０１６６】
次に、ＣＰＵ回路１３は、現在読み出されている第１の判別情報に基づいて第１の許容領域を判定する（ステップＳ３０２）。次に、ＣＰＵ回路１３は、ステップＳ３０２で判定された第１の許容領域の各遅延量での駆動電圧Ｖｄの変動幅を判定する（ステップＳ３０３）。
【０１６７】
例えば、図５の記憶領域４０１の第１の判別情報から判定される第１の許容領域においては、ステップＳ３０３において、遅延量−１５０ｐｓにおける駆動電圧Ｖｄの変動幅が０．１Ｖと判定され、遅延量−１００ｐｓにおける駆動電圧Ｖｄの変動幅が０．２Ｖと判定され、遅延量−５０ｐｓおよび±０ｐｓにおける駆動電圧Ｖｄの変動幅が０．４Ｖと判定され、遅延量＋５０ｐｓにおける駆動電圧Ｖｄの変動幅が０．１Ｖと判定される。
【０１６８】
次に、ＣＰＵ回路１３は、ステップＳ３０３における判定結果に基づいて、第１の許容領域のいずれかの遅延量で駆動電圧Ｖｄの変動幅が電圧変動のしきい値（例えば、０．４Ｖ）以上になるか否かを判別する（ステップＳ３０４）。なお、電圧変動のしきい値および後述する遅延量変動のしきい値は図示しないメモリに記憶されており、使用者が適宜設定することができる。
【０１６９】
いずれかの遅延量で駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上になると判別された場合、ＣＰＵ回路１３は、駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上になる遅延量を抽出する（ステップＳ３０５）。例えば、電圧変動のしきい値が０．４Ｖである場合には、図５の記憶領域４０１の第１の判別情報においては、遅延量±０ｐｓおよび遅延量−５０ｐｓが抽出される。
【０１７０】
次に、ＣＰＵ回路１３は、ステップＳ３０５において抽出された遅延量の変動幅を判定する（ステップＳ３０６）。例えば、図５の記憶領域４０１の第１の判別情報においては、遅延量の変動幅が５０ｐｓ（＝±０ｐｓ−（−５０ｐｓ））として判定される。
【０１７１】
なお、ステップＳ３０６においては、ステップＳ３０５において抽出された遅延量が連続する値である場合に、その連続する値の最大値と最小値との差が遅延量の変動幅として算出される。本実施の形態においては第１の判別処理において遅延量が５０ｐｓごとに増減されるので、例えば、遅延量として＋５０ｐｓ、±０ｐｓ、−５０ｐｓ、および−１５０ｐｓが抽出された場合には、連続する遅延量は＋５０ｐｓ、±０ｐｓおよび−５０ｐｓとなる。この場合、ステップＳ３０６において判定される遅延量の変動幅は１００ｐｓ（＝＋５０ｐｓ−（−５０ｐｓ））となる。
【０１７２】
次に、ＣＰＵ回路１３は、ステップＳ３０６において判定された遅延量の変動幅が遅延量変動のしきい値（例えば、１００ｐｓ）以上であるか否かを判別する（ステップＳ３０７）。
【０１７３】
遅延量の変動幅が遅延量変動のしきい値以上である場合、ＣＰＵ回路１３は、図１９に示すように、現在読み出されている第２の判別情報に基づいて第２の許容領域を判定する（ステップＳ３０８）。次に、ＣＰＵ回路１３は、ステップＳ３０８で判定された第２の許容領域の各遅延量での駆動電圧Ｖｄの変動幅を判定する（ステップＳ３０９）。
【０１７４】
例えば、図１１の記憶領域４０４の判別情報から判定される第２の許容領域においては、ステップＳ３０９において、遅延量−５０ｐｓにおける駆動電圧Ｖｄの変動幅が０．１Ｖと判定され、遅延量±０ｐｓおよび＋５０ｐｓにおける駆動電圧Ｖｄの変動幅が０．４Ｖと判定され、遅延量＋１００ｐｓにおける駆動電圧Ｖｄの変動幅が０．２Ｖと判定され、遅延量＋１５０ｐｓにおける駆動電圧Ｖｄの変動幅が０．１Ｖと判定される。
【０１７５】
次に、ＣＰＵ回路１３は、ステップＳ３０９における判定結果に基づいて、第２の許容領域のいずれかの遅延量で駆動電圧Ｖｄの変動幅が電圧変動のしきい値（例えば、０．４Ｖ）以上になるか否かを判別する（ステップＳ３１０）。
【０１７６】
いずれかの遅延量で駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上になると判別された場合、ＣＰＵ回路１３は、駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上になる遅延量を抽出する（ステップＳ３１１）。例えば、電圧変動のしきい値が０．４Ｖである場合には、図１１の記憶領域４０４の第２の判別情報においては、遅延量±０ｐｓおよび遅延量＋５０ｐｓが抽出される。
【０１７７】
次に、ＣＰＵ回路１３は、ステップＳ３１１において抽出された遅延量の変動幅を判定する（ステップＳ３１２）。例えば、図１１の記憶領域４０４の第２の判別情報においては、遅延量の変動幅が５０ｐｓ（＝＋５０ｐｓ−（±０ｐｓ））として判定される。なお、ステップＳ３１２においては、上記のステップＳ３０６（図１８）と同様に、ステップＳ３１１において抽出された遅延量が連続する値である場合に、その連続する値の最大値と最小値との差が遅延量の変動幅として算出される。
【０１７８】
次に、ＣＰＵ回路１３は、ステップＳ３１２において判定された遅延量の変動幅が遅延量変動のしきい値以上であるか否かを判別する（ステップＳ３１３）。
【０１７９】
遅延量の変動幅が遅延量変動のしきい値以上である場合、ＣＰＵ回路１３は、現在読み出されている第１および第２の判別情報に対応するクロック周波数がシステムＬＳＩ２０９および外部メモリ２１０を正常に作動させるためのクロック周波数として適切であると判定し、記憶領域５０１（図１７）の対応するフラグアドレス（フラグアドレス５１,５２,５３のいずれか）にフラグを設定する（ステップＳ３１４）。
【０１８０】
次に、ＣＰＵ回路１３は、現在読み出されている第１および第２の判別情報に対応するクロック周波数が最小値（本実施の形態においては６６７ＭＨｚ）であるか否かを判別する（ステップＳ３１５）。
【０１８１】
クロック周波数が最小値ではない場合、ＣＰＵ回路１３は、現在読み出されている第１および第２の判別情報に対応するクロック周波数より一段階低いクロック周波数に対応する第１および第２の判別情報をマトリクスメモリ２０４から読み出す（ステップＳ３１６）。本実施の形態においては、例えば、ステップＳ３１５において現在読み出されている第１および第２の判別情報に対応するクロック周波数が８００ＭＨｚであると判定された場合には、ＣＰＵ回路１３は、７２０ＭＨｚのクロック周波数に対応する第１および第２の判別情報をマトリクスメモリ２０４から読み出す。その後、ＣＰＵ回路１３は、ステップＳ３０２の処理に戻り、読み出されている第１および第２の判別情報について上記の処理を行う。
【０１８２】
図１８のステップＳ３０４または図１９のステップＳ３１０において駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上ではないと判別された場合、ならびに図１８のステップＳ３０７または図１９のステップＳ３１３において遅延量の変動幅が遅延量変動のしきい値以上ではないと判別された場合、ＣＰＵ回路１３は、フラグを設定することなく図１９のステップＳ３１５に進み、現在読み出されている第１および第２の判別情報に対応するクロック周波数が最小値であるか否かを判別する。
【０１８３】
図１９のステップＳ３１５においてクロック周波数が最小値であると判別された場合、ＣＰＵ回路１３は周波数選別処理を終了する。それにより、周波数ごとにフラグの状態により示される周波数選別情報がマージンマップメモリ２０５（図２）の記憶領域５０１（図１７）に記憶される。
【０１８４】
なお、電圧変動のしきい値を４．０Ｖに設定し、遅延量変動のしきい値を１００ｐｓに設定し、図５および図１１に示す記憶領域４０１〜４０６の第１および第２の判別情報を上記の制御フローに従って処理した場合、７２０ＭＨｚおよび６６７ＭＨｚのクロック周波数がシステムＬＳＩ２０９および外部メモリ２１０を正常に作動させるためのクロック周波数として適切であると判別される。この場合、ＣＰＵ回路１３は、マージンマップメモリ２０５の記憶領域５０１のフラグアドレス５２およびフラグアドレス５３にフラグを設定する。
【０１８５】
（４−４）最適値決定処理
最適値決定処理（図４のステップＳ４）においては、ＣＰＵ回路１３は、第１および第２の判別情報ならびに周波数選別情報に基づいて、システムＬＳＩ２０９および外部メモリ２１０を正常に作動させることができる適切な駆動電圧Ｖｄおよびクロック周波数の最大値を決定する。そして、ＣＰＵ回路１３は、決定された駆動電圧Ｖｄおよびクロック周波数の最大値を駆動電圧グレードメモリ２０７（図２）およびスピードグレードメモリ２０６（図２）にそれぞれ記憶させる。
【０１８６】
以下、最適値決定処理におけるＣＰＵ回路の制御動作について詳細に説明する。
【０１８７】
図２０は、最適値決定処理におけるＣＰＵ回路１３の制御動作を示すフローチャートである。
【０１８８】
図２０に示すように、ＣＰＵ回路１３は、まず、マージンマップメモリ２０５（図２）の記憶領域５０１（図１７）から周波数選別情報を読み出す（ステップＳ４０１）。
【０１８９】
次に、ＣＰＵ回路１３は、ステップＳ４０１において読み出した周波数選別情報に基づいて、周波数選別処理（図４のステップＳ３）において適切であると判別されたクロック周波数が存在するか否かを判別する（ステップＳ４０２）。適切であると判別されたクロック周波数が存在する場合、ＣＰＵ回路１３は、そのうちの最も高いクロック周波数をスピードグレードメモリ２０６に記憶させる（ステップＳ４０３）。
【０１９０】
次に、ＣＰＵ回路１３は、スピードグレードメモリ２０６に記憶されたクロック周波数に対応する第１の判別情報（または第２の判別情報）をマトリクスメモリ２０４（図２）から読み出す（ステップＳ４０４）。
【０１９１】
次に、ＣＰＵ回路１３は、ステップＳ４０４において読み出した第１の判別情報（または第２の判別情報）に基づいて、駆動電圧Ｖｄの中間値を算出し、算出した中間値を駆動電圧グレードメモリ２０７に記憶させる（ステップＳ４０５）。これにより、最適値決定処理が終了する。
【０１９２】
なお、ステップＳ４０５においては、第１または第２の許容範囲（図５または図１１に一点鎖線で示す範囲）の駆動電圧Ｖｄの変動幅が最大となる遅延量において、駆動電圧Ｖｄの最大値と最小値との中間値が算出される。例えば、図５の記憶領域４０３においては、データ信号ＤＱの遅延量が±０ｐｓ、−５０ｐｓまたは−１００ｐｓのときに、駆動電圧Ｖｄの変動幅が最大（０．６Ｖ）となる。この場合、ＣＰＵ回路１３は、中間値として１．８Ｖ（＝（２．１Ｖ＋１．５Ｖ）／２）を算出する。
【０１９３】
ステップＳ４０２において適切であると判定されたクロック周波数が存在しないと判別された場合、ＣＰＵ回路１３は、スピードグレードメモリ２０６および駆動電圧グレードメモリ２０７にクロック周波数および中間値を記憶させることなく最適値決定処理を終了する。
【０１９４】
なお、マージンマップメモリ２０５、スピードグレードメモリ２０６および駆動電圧グレードメモリ２０７に記憶されたデータは、読み出しインターフェース２０８を介して外部機器によって読み出される。
【０１９５】
（５）本実施の形態の効果
以上のように、本実施の形態に係る動作保証システムにおいては、ＣＰＵ回路１３が、メモリコントローラ１６および外部メモリ２１０のセットアップ時間Ｔｓおよび駆動電圧Ｖｄを変動させつつデコーダ回路１１の出力エラーの有無を検出する。また、ＣＰＵ回路１３は、検出された結果に基づいて、システムボード２００（システムＬＳＩ２０９および外部メモリ２１０）の動作マージン（第１および第２の許容領域）を判定する。そして、ＣＰＵ回路１３は、その判定結果に基づいて、システムボード２００の適切な動作マージンが得られるクロック周波数および駆動電圧Ｖｄを決定する。
【０１９６】
この場合、上記決定されたクロック周波数および駆動電圧Ｖｄに基づいてシステムボード２００を動作させることにより、システムボード２００の出力エラーが発生することを防止することができる。
【０１９７】
また、上記決定されたクロック周波数は、外部機器によりマージンマップメモリ２０５およびスピードグレードメモリ２０６から読み出される。それにより、システムボード２００の製造現場において、製造された複数のシステムボード２００を上記決定されたクロック周波数ごとに分類することが可能となる。この場合、クロック周波数ごとに分類された複数のシステムボード２００の中から、テレビジョン受像機１０００の使用環境および性能等に応じて適切なシステムボード２００を選択することが可能になる。その結果、テレビジョン受像機１０００の動作保証を適切に行うことができる。例えば、クロック周波数が高いシステムボード２００は比較的高性能なハイビジョン対応のテレビジョン受像機１０００に用いるよう選択し、クロック周波数が低いシステムボード２００は比較的高性能でないハイビジョン非対応のテレビジョン受像機１０００に用いるように選択することが可能となる。
【０１９８】
また、上記決定された駆動電圧Ｖｄは、外部機器により駆動電圧グレードメモリ２０７から読み出される。それにより、システムボード２００の製造現場において、製造された複数のシステムボード２００を上記決定された駆動電圧Ｖｄごとに分類することが可能となる。この場合、駆動電圧Ｖｄごとに分類された複数のシステムボード２００の中から、テレビジョン受像機１０００の使用環境および性能等に応じてより適切なシステムボード２００を選択することが可能になる。その結果、テレビジョン受像機１０００の動作保証をより適切に行うことが可能となる。例えば、電源電圧が低いシステムボード２００はバッテリー駆動のモバイル型のテレビジョン受像機１０００に用いるよう選択し、電源電圧が高いシステムボード２００はＡＣ電源駆動の備付け型のテレビジョン受像機１０００に用いるよう選択することが可能となる。
【０１９９】
また、上記のようにテレビジョン受像機１０００の使用環境および性能等に応じてシステムボード２００を適切に選別することが可能となるので、テレビジョン受像機１０００の誤動作を確実に防止することができるとともに、テレビジョン受像機１０００の製造コストを低減することができる。
【０２００】
また、テレビジョン受像機１０００の使用環境および性能等に応じて遅延量変動のしきい値を適宜設定することにより、適切な動作マージンを有するシステムボード２００を容易に製造することができる。
【０２０１】
（６）他の実施の形態
（ａ）外部メモリの他の例
上記実施の形態においては、外部メモリ２１０としてＤＤＲ−ＳＤＲＡＭを用いた場合について説明したが、本発明は、ＤＤＲ−ＳＤＲＡＭに限定されず他のメモリにも適用可能である。
【０２０２】
例えば、外部メモリ２１０として、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ等の他のメモリを用いてもよい。
【０２０３】
なお、外部メモリ２１０としてＳＤＲＡＭを用いる場合には、データ信号ＤＱとクロック信号ＣＬＫとの間の遅延時間を種々変化させることにより上記第１および第２の出力判別処理（図４）と同様の処理を行ってもよい。
【０２０４】
また、外部メモリ２１０としてＤＤＲ２−ＳＤＲＡＭまたはＤＤＲ３−ＳＤＲＡＭを用いる場合には、データストローブ信号ＤＱＳ,／ＤＱＳの交点（立ち上がりエッジと立ち下がりエッジとの交差時点）とデータ信号ＤＱの変化時点との間の遅延時間を種々変化させることにより上記第１および第２の出力判別処理と同様の処理を行ってもよい。
【０２０５】
（ｂ）ＤＱ調整回路およびＤＱＳ調整回路の他の制御例
上記実施の形態においては、第１および第２の出力判別処理において、セットアップ時間Ｔｓが０ｐｓ〜４００ｐｓの範囲で変動するようにＤＱ調整回路１７（図２）またはＤＱＳ調整回路１８（図２）が制御されているが、セットアップ時間Ｔｓの変動幅は上記の例に限定されない。例えば、セットアップ時間Ｔｓが４００ｐｓ以上の範囲まで変動するようにＤＱ調整回路１７またはＤＱＳ調整回路１８が制御されてもよい。
【０２０６】
また、上記実施の形態においては、第１の出力判別処理において、ＤＱ調整回路１７によるデータ信号ＤＱの遅延量が５０ｐｓずつ変化されているが、データ信号ＤＱの遅延量の変化量は５０ｐｓに限定されない。例えば、データ信号ＤＱの遅延量が１０ｐｓずつ変化されてもよく、５ｐｓずつ変化されてもよい。同様に、第２の出力判別処理において、データストローブ信号ＤＱＳの遅延量が１０ｐｓずつ変化されてもよく、５ｐｓずつ変化されてもよい。
【０２０７】
また、上記実施の形態においては、外部メモリ２１０に入力されるデータ信号ＤＱの遅延量をＤＱ調整回路１７によって調整することにより外部メモリ２１０におけるセットアップ時間Ｔｓを調整しているが、外部メモリ２１０に入力されるデータストローブ信号ＤＱＳの遅延量をＤＱＳ調整回路１８によって調整することにより外部メモリ２１０におけるセットアップ時間Ｔｓを調整してもよい。
【０２０８】
また、上記実施の形態においては、メモリコントローラ１６に入力されるデータストローブ信号ＤＱＳの遅延量をＤＱＳ調整回路１８によって調整することによりメモリコントローラ１６におけるセットアップ時間Ｔｓを調整しているが、メモリコントローラ１６に入力されるデータ信号ＤＱの遅延量をＤＱ調整回路１７によって調整することによりメモリコントローラ１６におけるセットアップ時間Ｔｓを調整してもよい。
【０２０９】
（ｃ）電圧調整回路の他の制御例
上記実施の形態においては、第１および第２の出力判別処理において、駆動電圧Ｖｄが１．５Ｖ〜２．１Ｖの範囲で変動するように電圧調整回路２１２（図２）が制御されているが、駆動電圧Ｖｄの変動幅は上記の例に限定されず、使用される外部メモリ２１０に応じて適宜変更されることが好ましい。例えば、駆動電圧Ｖｄが１．５Ｖ以下の範囲まで変動するように電圧調整回路２１２が制御されてもよく、駆動電圧Ｖｄが２．１Ｖ以上の範囲まで変動するように電圧調整回路２１２が制御されてもよい。
【０２１０】
また、上記実施の形態においては、第１および第２の出力判定処理において、駆動電圧Ｖｄが０．１Ｖずつ変化するように電圧調整回路２１２（図２）が制御されているが、電圧調整回路２１２による駆動電圧Ｖｄの変化量は０．１Ｖに限定されない。例えば、駆動電圧Ｖｄが０．２Ｖずつ変化されてもよい。
【０２１１】
（ｄ）電圧変動のしきい値および遅延量変動のしきい値の他の例
上記実施の形態においては、電圧変動のしきい値が０．４Ｖであり、遅延量変動のしきい値が１００ｐｓである場合について説明したが、電圧変動のしきい値および遅延量変動のしきい値の値は上記の例に限定されない。
【０２１２】
例えば、電圧変動のしきい値が０．１Ｖであり、遅延量変動のしきい値が３００ｐｓであってもよく、電圧変動のしきい値が０．２Ｖであり、遅延量変動のしきい値が５００ｐｓであってもよく、電圧変動のしきい値が０．３Ｖであり、遅延量変動のしきい値が７００ｐｓであってもよい。
【０２１３】
（ｅ）クロック周波数の他の例
上記実施の形態においては、クロック周波数が６６７ＭＨｚ、７２０ＭＨｚおよび８００ＭＨｚに調整されるように周波数調整回路１５が制御されているが、クロック周波数の値は上記の例に限定されず、使用される外部メモリ２１０に応じて適宜変更されることが好ましい。例えば、クロック周波数が６６７ＭＨｚ以下の値に調整されてもよく、８００ＭＨｚ以上の値に調整されてもよい。
【０２１４】
また、上記実施の形態においては、外部メモリ２１０およびメモリコントローラ１６の複数の動作条件（駆動電圧Ｖｄの変動幅、データ信号ＤＱの遅延量およびデータストローブ信号ＤＱＳの遅延量）に基づいて適切なクロック周波数が選別されているが、適切なクロック周波数の選別方法は上記の例に限定されず、１つの動作条件に基づいて第１および第２の許容領域が判定されてもよい。
【０２１５】
例えば、駆動電圧Ｖｄの変動幅が電圧変動のしきい値以上である場合に、そのときのクロック周波数を適切なクロック周波数と判定してもよい。また、例えば、データ信号ＤＱまたはデータストローブ信号ＤＱＳの遅延量の変動幅が遅延量変動のしきい値以上である場合に、そのときのクロック周波数を適切なクロック周波数と判定してもよい。
【０２１６】
また、例えば、温度等の他の動作条件に基づいて適切なクロック周波数を選別してもよい。
【０２１７】
（ｆ）最適値決定処理の他の例
上記実施の形態においては、最適値決定処理のステップＳ４０３（図２０）の処理において、最も高いクロック周波数がスピードグレードメモリ２０６に記憶されているが、ステップＳ４０３の処理において最も低いクロック周波数または中間値となるクロック周波数がスピードグレードメモリ２０６に記憶されてもよい。この場合、システムボード２００の動作マージンを十分に得ることができるので、システムボード２００の動作保証をより適切に行うことができる。
【０２１８】
（ｇ）スピードグレードメモリの他の例
上記実施の形態においては、周波数選別処理（図４のステップＳ３）の選別結果を記憶するための記憶領域５０１（図１７）がマージンマップメモリ２０５に設けられているが、記憶領域５０１がスピードグレードメモリ２０６に設けられてもよい。この場合、マージンマップメモリ２０５を設ける必要がないので、システムボード２００の回路構成をより単純化することができる。
【０２１９】
（ｈ）テストデータ信号の他の例
上記実施の形態においては、デコーダ回路１１は、テストデータインターフェース２０２から入力される符号化テスト信号から復号したテストデータ信号を比較回路１２へ出力しているが、ＮＩＭ２０１から入力されるトランスポートストリームから復号したデジタル映像信号をテストデータ信号として比較回路１２へ出力してもよい。
【０２２０】
（７）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
【０２２１】
上記実施の形態では、デコーダ回路１１およびＣＰＵ回路１３が信号処理回路の例であり、外部メモリ２１０が第１の記憶回路の例であり、比較回路１２が検出回路の例であり、遅延量変動のしきい値が第１のしきい値の例であり、電圧変動のしきい値が第２のしきい値の例であり、ＣＰＵ回路１３が判定部の例であり、スピードグレードメモリ２０６が第２の記憶回路の例であり、メモリコントローラ１６が補助回路の例であり、クロック信号ＣＬＫまたはデータストローブ信号ＤＱＳが第１の基準信号の例であり、データストローブ信号ＤＱＳが第２の基準信号の例であり、セットアップ時間Ｔｓが第１および第２の遅延量の例であり、電圧調整回路２１２が駆動電圧供給回路の例であり、駆動電圧グレードメモリ２０７が第３の記憶回路の例であり、周波数調整回路１５、ＤＱ調整回路１７、ＤＱＳ調整回路１８または電圧調整回路２１２が調整回路の例である。
【０２２２】
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
【産業上の利用可能性】
【０２２３】
本発明は、種々の電気機器および電子機器等に有効に利用することができる。
【図面の簡単な説明】
【０２２４】
【図１】本発明の一実施の形態に係る動作保証システムを備えたテレビジョン受像機を示す概略背面図
【図２】システムボードの構成を示すブロック図
【図３】外部メモリおよびメモリコントローラに入力されるデータ信号およびデータストローブ信号のタイミング図
【図４】ＣＰＵ回路の制御動作を示すフローチャート
【図５】第１の出力判別処理において用いられる記憶領域の概念図
【図６】第１の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図７】第１の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図８】第１の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図９】第１の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１０】第１の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１１】第２の出力判別処理において用いられる記憶領域の概念図
【図１２】第２の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１３】第２の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１４】第２の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１５】第２の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１６】第２の出力判別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１７】マージンマップメモリの記憶領域の概念図
【図１８】周波数選別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図１９】周波数選別処理におけるＣＰＵ回路の制御動作を示すフローチャート
【図２０】最適値決定処理におけるＣＰＵ回路の制御動作を示すフローチャート
【符号の説明】
【０２２５】
１１    デコーダ回路１１
１２    比較回路
１３    ＣＰＵ回路
１４    クロック信号生成回路
１５    周波数調整回路
１６    メモリコントローラ
１７    ＤＱ調整回路
１８    ＤＱＳ調整回路
２００    システムボード
２０５    マージンマップメモリ
２０６    スピードグレードメモリ
２０７    駆動電圧グレードメモリ
２０９    システムＬＳＩ
２１０    外部メモリ
２１２    電圧調整回路
１０００    テレビジョン受像機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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