(57)【特許請求の範囲】
【請求項１】
第１の方向に平行に延展するソース或いはドレインを形成する複数の埋め込み拡散層と、
該第１の方向に垂直な第２の方向に延展するゲートと、
該ゲートの直下に位置する該複数の埋め込み拡散層の間に該第２の方向に１つおきに設けられる複数の電荷捕獲層と、
該ゲートの直下に位置し該複数の電荷捕獲層の間に設けられる素子分離層
を含み、平面上に前記電荷捕獲層と前記素子分離層とを互い違いに交互に配置し、該電荷捕獲層に電荷を捕獲することで情報を記憶するメモリセルトランジスタが該第２の方向について分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
該複数の電荷捕獲層の各々は、１つのメモリセルトランジスタに対応し、２ビット分の電荷を独立に蓄えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
該埋め込み拡散層の１つを選択して正の電圧を印加する電圧印加手段と、
該ゲートの一つを選択して負の電圧を印加するデコーダ手段
を更に含み、上記動作により選択された１つのメモリセルトランジスタに対して消去動作を行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
該電圧印加手段は埋め込み拡散層の２つ以上を選択して正の電圧を印加することが可能でありかつ該デコーダ手段は該ゲートの２つ以上を選択して負の電圧を印加することが可能であり、該選択動作により選択された複数のメモリセルトランジスタに対して消去動作を行うことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
該電圧印加手段は埋め込み拡散層の２つ以上を選択して正の電圧を印加することが可能であり、該選択動作により選択された複数のメモリセルトランジスタに対してワード線単位の消去動作を行うことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは電気的にデータの書き換えが可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置では、電気的にデータの書き換えが可能なものとしては、例えばＥＥＰＲＯＭが挙げられる。ＥＥＰＲＯＭでは、セレクトゲートを有することでメモリセルアレイ面積が大きくなる傾向があり、大容量化には適していない。
【０００３】
大容量化に適した不揮発性メモリとしては、ＦＬＡＳＨメモリなどが代表的であるが、例えばＮＯＲ型ＦＬＡＳＨメモリでは、１つのトランジスタが１つのセルを構成する構造であるため、メモリセルアレイ面積は小さいがデータ消去がセクタ単位又は全ビット一括型の消去方式であり、データの書き換えが必要のないメモリセルに対しても、データの書き換えを行う必要がある。
【０００４】
【発明が解決しようとする課題】
ＮＯＲ型のＦＬＡＳＨメモリ及びＮＡＮＤ型のＦＬＡＳＨメモリには、それぞれ以下のような長所・短所がある。
【０００５】
１）ＮＯＲ型はソースのみが共通でドレインは独立しており、ＮＡＮＤ型に比較してメモリセル面積が大きい。
【０００６】
２）ＮＡＮＤ型は、メモリセル面積は比較的小さいがＮＯＲ型に比較してアクセスタイムが遅い。
【０００７】
３）ＮＯＲ型及びＮＡＮＤ型共に、ビット・バイト単位でのデータ消去を実行することが出来ない。
【０００８】
以上を鑑みて、本発明では、大容量かつアクセス時間が高速であり、ビット毎或いはバイト毎の消去が可能な不揮発性半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明において、不揮発性半導体記憶装置は、第１の方向に平行に延展するソース或いはドレインを形成する複数の埋め込み拡散層と、該第１の方向に垂直な第２の方向に延展するゲートと、該ゲートの直下に位置する該複数の埋め込み拡散層の間に該第２の方向に１つおきに設けられる複数の電荷捕獲層と、該ゲートの直下に位置し該複数の電荷捕獲層の間に設けられる素子分離層を含み、平面上に前記電荷捕獲層と前記素子分離層とを互い違いに交互に配置し、該電荷捕獲層に電荷を捕獲することで情報を記憶するメモリセルトランジスタが該第２の方向について分離されていることを特徴とする。
【００１０】
上記発明では、素子分離層を設けて隣り合うメモリセルトランジスタ間を分離することで、同一のゲート（ワード線）に接続されるメモリセルトランジスタが、同一の埋め込み拡散層（ビット線）に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、アクセス対象のメモリセルトランジスタに対してその隣のメモリセルトランジスタに、ビット線から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【００１１】
また読み出しはＮＯＲ型のメモリ構造であるので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なランダムアクセスが可能である。
【００１２】
また本発明によれば、上記不揮発性半導体記憶装置において、該複数の電荷捕獲層の各々は、１つのメモリセルトランジスタに対応し、２ビット分の電荷を独立に蓄えることを特徴とする。
【００１３】
上記発明によれば、１つのセルに２ビットのデータを格納するために、大容量の不揮発性半導体記憶装置を実現することが可能となる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図１（ａ）は、本発明による不揮発性半導体記憶装置のメモリセル部分の構成を示す平面図である。図１（ｂ）は、図１（ａ）の線Ａ−Ａ’に沿った断面を示す断面図である。図１（ｃ）は、図１（ａ）の線Ｂ−Ｂ’に沿った断面を示す断面図である。
【００１６】
図１（ａ）に示されるように、本発明による不揮発性半導体記憶装置のメモリセル部分は、埋め込み拡散層１０、ワード線１１、電荷捕獲層１２、及び素子分離層１３を含む。図１（ｂ）に示されるように、埋め込み拡散層１０上部にはビットラインオキサイド１５が形成される。また基板１７に形成される拡散層１６のうちで、電荷捕獲層１２に対応する位置の埋め込み拡散層１０間の領域がチャネル１８を形成する。これによって、電荷捕獲層１２にホットエレクトロンを格納可能なメモリセルトランジスタが形成される。ワード線１１がメモリセルトランジスタのゲートに対応し、埋め込み拡散層１０がメモリセルトランジスタのソース及びドレインに対応することになる。
【００１７】
図１（ａ）乃至（ｃ）から分かるように、平面上に電荷捕獲層１２と素子分離層１３とを交互に配置することで、即ち図１（ａ）において線Ａ−Ａ’の横方向に電荷捕獲層１２と素子分離層１３とを交互に配置することによって、メモリセルトランジスタ間を素子分離層１３によって分離している。なおこの素子分離層１３は、ＬＯＣＯＳ等で形成される。
【００１８】
ここで、電荷捕獲層１２としてＯＮＯ（オキサイド・ナイトライド・オキサイド）を用いることで、１つのメモリセルトランジスタに２ビットの情報を格納することが可能になる。
【００１９】
あるメモリセルトランジスタに対応する２つの埋め込み拡散層１０のうち、一方をドレインとして高電圧（例えば６Ｖ）を印加して、他方をソースとして基準電位（例えば電源グランドＶＳＳ）に接続する。更にこのメモリセルトランジスタに対応するワード線１１に高電圧（例えば１０Ｖ）を印加すると、ドレイン側（高電圧が印加されている側）の埋め込み拡散層１０の付近にホットエレクトロンが発生し、電荷（電子）が電荷捕獲層１２に注入される。この際、電荷捕獲層１２内で電荷（電子）が蓄えられる位置は、ドレインとして高電圧が印加されている埋め込み拡散層１０に近い側である。
【００２０】
次に、上記のドレイン側を今回はソース側として基準電位に接続し、上記のソース側を今回はドレイン側として高電圧を印加することで、電荷捕獲層１２の逆側の位置に電荷（電子）を格納することが出来る。このようにして、電荷捕獲層１２の両端にそれぞれ電荷（電子）を注入することで、１つのメモリセルトランジスタに対して２ビットを格納することが可能になる。
【００２１】
注入された電荷（電子）の情報を読み出す場合には、書込み時にドレイン側であった埋め込み拡散層１０を基準電位とし、書込み時にソース側であった埋め込み拡散層１０に読み出し電圧（例えば1.5Ｖ）を印加する。また更に、ワード線１１に対して読み出しゲート電圧を印加する。このようにして、読み出し動作が実行される。
【００２２】
また注入された電荷（電子）を消去する際には、書込み時にドレイン側であった埋め込み拡散層１０に高電圧（例えば６Ｖ）を印加すると共に、書込み時にソース側であった埋め込み拡散層１０をフローティング状態とする。この状態で、ワード線１１に負の高電圧（例えば−９Ｖ）を印加することで、高電圧（例えば６Ｖ）と負の高電圧（例えば−９Ｖ）との電位差によるトンネル現象により、電荷捕獲層１２に捕獲されている電荷（電子）を、高電圧（例えば６Ｖ）側に抜き取ることが出来る。これによって、消去動作が実行される。
【００２３】
図２は、図１（ａ）の構成に対する等価回路を示す回路図である。
【００２４】
図１を参照して説明したメモリセルトランジスタが、メモリセルトランジスタ２１として配列されている。ここでメモリセルトランジスタ２１間のスペース２２が、図１を参照して説明した素子分離層１３に対応する。メモリセルトランジスタ２１のゲートには、ワード線１１が接続される。また埋め込み拡散層１０及びビットラインオキサイド１５に対応するビット線２０が、メモリセルトランジスタ２１のソース及びドレインに接続される。
【００２５】
図２の構成においては、メモリセルトランジスタ２１間が素子分離層１３に対応するスペース２２で分離されているために、ビット毎のデータ消去が可能な構成となっている。図１を参照して説明したように、データ消去即ち電荷捕獲層１２に蓄えられた電荷（電子）を抜き取るためには、書込み時にドレイン側であったビット線２０に高電圧（例えば６Ｖ）を印加すると共に、書込み時にソース側であったビット線２０をフローティング状態とする。この状態で、ワード線１１に負の高電圧（例えば−９Ｖ）を印加することで、電荷（電子）を抜き取ってデータ消去することが出来る。
【００２６】
仮に図１の構成において、素子分離層１３を設けずに、素子分離層１３の位置にもメモリセルトランジスタを設けたとする。このようにすると、図２の回路において、スペース２２の位置にもメモリセルトランジスタ２１が設けられて、縦横に間隙なくメモリセルトランジスタ２１が並べられることになる。
【００２７】
この時、データ消去即ち電荷捕獲層１２に蓄えられた電荷（電子）を抜き取るために、選択された一本のビット線２０に高電圧（例えば６Ｖ）を印加して、選択された一本のワード線１１に負の高電圧（例えば−９Ｖ）を印加すると、消去対象のメモリセルトランジスタ２１だけでなく、その隣のメモリセルトランジスタ２１も影響を受けてしまう。即ち、高電圧が印加されたビット線２０には、消去対象のメモリセルトランジスタ２１が接続されているだけでなく、その隣のスペース２２に設けられたメモリセルトランジスタ２１も接続されている。これらの２つのメモリセルトランジスタ２１は同一のワード線１１を共有しているので、このワード線１１に負の高電圧を印加すると、両方のメモリセルトランジスタ２１に対してデータ消去動作が実行されてしまう。
【００２８】
これに対して本発明においては、図１及び図２に示されるように、素子分離層１３を設けて隣り合うメモリセルトランジスタ２１間を分離することで、同一のワード線１１に接続されるメモリセルトランジスタ２１が、同一のビット線２０に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、アクセス対象のメモリセルトランジスタに対してその隣のメモリセルトランジスタに、ビット線２０から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【００２９】
また一般に、埋め込み拡散層をメモリセルビット線として用いる不揮発性半導体記憶装置においては、データ高速読み出しのためにバーチャルグラウンド方式を用いる必要があるが、本発明ではこれを用いなくとも高速読み出しが可能であり、チップ面積を縮小することが出来る。
【００３０】
図３は、本発明による不揮発性半導体記憶装置の構成を示す図である。
【００３１】
図３の不揮発性半導体記憶装置は、メモリセル配列２４、Ｘデコーダ２５、ビットライン選択ユニット２６、センスアンプ２７、Ｙデコーダ２８、ビットライン選択ゲートユニット４０、データ選択ユニット４１、及び電圧印加ユニット４２を含む。ビットライン選択ゲートユニット４０は、トランジスタ３０−１、３０−２、３０−３、３０−４、・・・を含む。またデータ選択ユニット４１は、トランジスタ３１−１、３１−２、３１−３、３１−４、・・・及びＹ選択ユニット３２を含む。
【００３２】
メモリセル配列２４は、図２に示されるメモリセル配列と同一のものであるが、説明の都合上それぞれの同一要素を区別するために、各参照番号に“−ｎ”を付してある。
【００３３】
不揮発性半導体記憶装置外部から入力されるアドレス信号は、Ｘデコーダ２５及びＹデコーダ２８に供給される。Ｘデコーダ２５は、供給されたアドレスに従って、ワード線１１−１、１１−２、１１−３、１１−４、・・・の何れかを選択して活性化する。Ｙデコーダ２８は、供給されたアドレスをデコードして、デコードＹアドレスを、ビットライン選択ユニット２６及びＹ選択ユニット３２に供給する。
【００３４】
例えば読み出し動作時には、ビットライン選択ユニット２６は、供給されたデコードＹアドレスに従って、ビットライン選択ゲートユニット４０のトランジスタ３０−１、３０−２、３０−３、３０−４、・・・のうちの２本を選択して導通状態とする。またＹ選択ユニット３２は、供給されたデコードＹアドレスに従って、トランジスタ３１−１、３１−２、３１−３、３１−４、・・・のうちの１つ（トランジスタ３１−ｘとする）を選択して導通状態とする。センスアンプ２７は、メモリセルトランジスタからのデータ読み出しのために、ビット線２０の電流をセンスしてデータを検出する。
【００３５】
以下に、電荷（電子）を注入するプログラム動作、電荷（電子）を抜くイレーズ動作、及びデータを読み出すデータ読み出し動作について詳細に説明する。
【００３６】
まずプログラム動作を説明する。
【００３７】
ワード線１１−１を選択し、更にビット線２０−１及び２０−２を選択することで、メモリセルトランジスタ２１−１をプログラムする場合を例に取る。
【００３８】
ビットライン選択ユニット２６はトランジスタ３１−１及び３１−２を導通させる。これによりビット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に接続される。このとき、電圧印加ユニット４２は、データ線Ｄ１に例えば６Ｖの電圧を印加する。またＹ選択ユニット３２は、トランジスタ３１−２を導通させて、データ線Ｄ２をグランド電圧ＶＳＳに接続する。またＸデコーダ２５は、ワード線１１−１を選択して例えば１０Ｖの高電圧を印加する。これによってビット線２０−１からビット線２０−２に対して過電流が流れ、ビット線２０−１の埋め込み拡散層１０付近にホットエレクトロンが発生する。この発生した電荷（電子）が、メモリセルトランジスタ２１−１中のビット線２０−１近傍の電荷捕獲層１２に蓄えられて、プログラム状態となる。
【００３９】
メモリセルトランジスタ２１−１に対して２ビット目をプログラムしたい場合には、電圧印加ユニット４２は、データ線Ｄ２に例えば６Ｖの電圧を印加する。またＹ選択ユニット３２は、トランジスタ３１−１を導通させて、データ線Ｄ１をグランド電圧ＶＳＳに接続する。またＸデコーダ２５は、ワード線１１−１を選択して例えば１０Ｖの高電圧を印加する。これによってビット線２０−２からビット線２０−１に対して過電流が流れ、ビット線２０−２の埋め込み拡散層１０付近にホットエレクトロンが発生する。この発生した電荷（電子）が、メモリセルトランジスタ２１−１中のビット線２０−２近傍の電荷捕獲層１２に蓄えられて、プログラム状態となる。
【００４０】
次にイレーズ動作について説明する。
【００４１】
ワード線１１−１を選択し、更にビット線２０−１及び２０−２を選択することで、メモリセルトランジスタ２１−１をイレーズする場合を例に取る。
【００４２】
ビットライン選択ユニット２６はトランジスタ３１−１及び３１−２を導通させる。これによりビット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に接続される。このとき、電圧印加ユニット４２は、データ線Ｄ１に例えば６Ｖの電圧を印加すると共に、データ線Ｄ２をフローティング状態とする。またＸデコーダ２５は、ワード線１１−１を選択して例えば−８Ｖの負の高電圧を印加する。なおＹ選択ユニット３２は、データ選択ユニット４１内の全てのトランジスタ３１−１、３１−２、・・・を非導通状態としておく。
【００４３】
このような電圧条件下では、ワード線１１−１からビット線２０−１に対してトンネル現象或いはホットホールが誘起され。この結果、メモリセルトランジスタ２１−１中のビット線２０−１近傍の電荷捕獲層１２に蓄えられていた電荷（電子）が、ビット線２０−１に引き抜かれ或いは中和される。これによりビット消去動作が行われる。
【００４４】
またセクタ或いはブロック単位の消去を行いたい場合には、全てのデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４、・・・に対して例えば６Ｖを印加して、ビットライン選択ゲートユニット４０の全てのトランジスタ３０−１、３０−２、３０−３、３０−４、・・・を導通する。またデータ選択ユニット４１内の全てのトランジスタ３１−１、３１−２、・・・を、非導通状態としておく。これによって、ワード線１１−１で選択された全てのメモリセルトランジスタ２１において、電荷捕獲層１２に存在する電荷が、ビット線２０−１、２０−２、・・・に引き抜かれる。このようにして、例えばワード線のブロック単位でのデータ消去が可能になる。
【００４５】
以下に、データ読み出し動作について説明する。
【００４６】
ワード線１１−１を選択し、更にビット線２０−１及び２０−２を選択することで、メモリセルトランジスタ２１−１からデータを読み出す場合を例に取る。
【００４７】
ビットライン選択ユニット２６はトランジスタ３１−１及び３１−２を導通させる。これによりビット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に接続される。Ｙ選択ユニット３２は、ＮＯＲ型の読み出しを行うために、トランジスタ３１−２を導通させて、データ線Ｄ２をグランド電圧ＶＳＳに接続する。また電圧印加ユニット４２は、データ線Ｄ１に読み出し電圧として例えば1.5Ｖの電圧を印加する。これはビット線２０−１をドレインとしてビット線２０−２をソースとしてデータ読み出しを実行することであり、読み出されるデータは、ビット線２０−１をソースとしビット線２０−２をドレインとしてプログラムした場合に対応する。
【００４８】
このときＸデコーダ２５は、ワード線１１−１を選択して例えば５Ｖの電圧を印加する。
【００４９】
このような電圧条件下において、データ“０”及び“１”の場合のデータ読み出しは、それぞれ以下のようになる。
【００５０】
プログラム動作によりビット線２０−２付近の電荷捕獲層１２に電荷（電子）が蓄えられている場合、この電荷（電子）がチャネルの発生を抑制することで、メモリセルトランジスタ２１−１はオン状態にはならない。従って、メモリセルトランジスタ２１−１に電流は流れずに、この状態をデータ“０”としてセンスアンプ２７が判定する。
【００５１】
ビット線２０−２付近の電荷捕獲層１２に電荷（電子）が存在しない場合、メモリセルトランジスタ２１−１はオン状態となる。従って、メモリセルトランジスタ２１−１に電流が流れ、この状態をデータ“１”としてセンスアンプ２７が判定する。
【００５２】
メモリセルトランジスタ２１−１から２ビット目を読み出したい場合には、ビットライン選択ユニット２６がトランジスタ３１−１及び３１−２を導通させて、ビット線２０−１及び２０−２をデータ線Ｄ１及びＤ２に接続する。Ｙ選択ユニット３２は、ＮＯＲ型の読み出しを行うために、トランジスタ３１−１を導通させて、データ線Ｄ１をグランド電圧ＶＳＳに接続する。また電圧印加ユニット４２は、データ線Ｄ２に読み出し電圧として例えば1.5Ｖの電圧を印加する。これはビット線２０−２をドレインとしてビット線２０−１をソースとしてデータ読み出しを実行することであり、読み出されるデータは、ビット線２０−２をソースとしビット線２０−１をドレインとしてプログラムした場合に対応する。
【００５３】
このときＸデコーダ２５は、ワード線１１−１を選択して例えば５Ｖの電圧を印加する。
【００５４】
このような電圧条件下において、データ“０”及び“１”の場合のデータ読み出しは、それぞれ以下のようになる。
【００５５】
プログラム動作によりビット線２０−１付近の電荷捕獲層１２に電荷（電子）が蓄えられている場合、この電荷（電子）がチャネルの発生を抑制することで、メモリセルトランジスタ２１−１はオン状態にはならない。従って、メモリセルトランジスタ２１−１に電流は流れずに、この状態をデータ“０”としてセンスアンプ２７が判定する。
【００５６】
ビット線２０−１付近の電荷捕獲層１２に電荷（電子）が存在しない場合、メモリセルトランジスタ２１−１はオン状態となる。従って、メモリセルトランジスタ２１−１に電流が流れ、この状態をデータ“１”としてセンスアンプ２７が判定する。
【００５７】
なおビットライン選択ユニット２６及びＹ選択ユニット３２における選択動作、センスアンプ２７における判定動作、電圧印加ユニット４２における電圧印加動作を実現するための回路構成は、当業者の通常の技術範囲内であり、詳細な説明を省略する。
【００５８】
また上記実施例の説明では、電荷捕獲層１２をＯＮＯによって実現したものとして説明したが、通常のポリシリコンによるフローティングゲートとして実現してもよい。但しこの場合には、２ビットの格納を可能にするために、トランジスタのソース側及びドレイン側にそれぞれ別個の電荷捕獲層を設ける必要がある。
【００５９】
また本発明においては、大容量化の要請がそれ程重要でない場合やチップ面積に余裕がある場合であれば、１つのセルに２ビット格納することは必ずしも必要ではなく、１つのセルに１ビットだけ格納する動作を実行するようにしてもよい。このような構成にしても、素子分離層を設けてトランジスタを分離したことによって、ビット毎の消去が可能になりまたリーク電流を回避できるという効果を得ることが出来る。
【００６０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６１】
【発明の効果】
本発明では、素子分離層を設けて隣り合うメモリセルトランジスタ間を分離することで、同一のワード線に接続されるメモリセルトランジスタが、同一のビット線に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、ビット線から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【００６２】
また読み出しはＮＯＲ型のメモリ構造であるので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なランダムアクセスが可能である。
【００６３】
また１つのセルに２ビットのデータを格納するために、大容量の不揮発性半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】（ａ）は、本発明による不揮発性半導体記憶装置のメモリセル部分の構成を示す平面図であり、（ｂ）は、（ａ）の線Ａ−Ａ’に沿った断面を示す断面図であり、（ｃ）は、（ａ）の線Ｂ−Ｂ’に沿った断面を示す断面図である。
【図２】図１（ａ）の構成に対する等価回路を示す回路図である。
【図３】本発明による不揮発性半導体記憶装置の構成を示す図である。
【符号の説明】
１０  埋め込み拡散層
１１  ワード線
１２  電荷捕獲層
１３  素子分離層
１５  ビットラインオキサイド
２４  メモリセル配列
２５  Ｘデコーダ
２６  ビットライン選択ユニット
２７  センスアンプ
２８  Ｙデコーダ
４０  ビットライン選択ゲートユニット
４１  データ選択ユニット
４２  電圧印加ユニット
【図１】
0004883832.tif 000002
【図２】
0004883832.tif 000003
【図３】
0004883832.tif 000004