(57)【特許請求の範囲】
【請求項１】
第１電流経路を有し、前記第１電流経路にふくまれ、ゲートに第１バイアス回路が接続された第１ＭＯＳトランジスタのソースに、インダクタンスを有する配線を介して入力される、入力信号に伴って流れ込む電流により、前記入力信号を検出する第１電流電圧変換回路と、
第２電流経路を有し、前記第２電流経路にふくまれ、ゲートに第２バイアス回路が接続された第２ＭＯＳトランジスタのソースに、前記インダクタンスを有する配線を介して入力される、前記入力信号に伴って流れ込む電流により、前記入力信号を検出する第２電流電圧変換回路と、
前記入力信号の電流値が第１電流値より小さいときは、前記第１電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第１電流値より大きいときは、前記第２電流電圧変換回路により前記入力信号を検出するように、前記第１電流電圧変換回路及び前記第２電流電圧変換回路の動作を制御する制御回路と、を備える半導体回路装置。 
【請求項２】
前記第１電流経路に含まれる第１抵抗と、前記第２電流経路に含まれる第２抵抗と、をさらに有し前記第１抵抗の抵抗値が前記第２抵抗の抵抗値より大きいことを特徴とする請求項１記載の半導体回路装置。
【請求項３】
前記第１電流経路に含まれる第１Ｐ型ＭＯＳトランジスタ及び前記第２電流経路に含まれる第２Ｐ型ＭＯＳトランジスタと、をさらに有し、前記制御回路は、前記第１Ｐ型ＭＯＳトランジスタ及び前記前記第２Ｐ型ＭＯＳトランジスタの導通状態と非導通状態の切り替えを制御することを特徴とする請求項１記載の半導体回路装置。
【請求項４】
前記制御回路は、前記入力信号の信号原と直列に接続された抵抗の両端の電圧を検出し、前記両端の電圧が第１電圧値より小さい電圧であるときには、前記入力信号の電流値は前記第１電流値より小さいと判断し、前記両端の電圧が前記第１電圧値より大きい電圧であるときには、前記入力信号の電流値は前記第１電流値より大きいと判断することを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記第１ＭＯＳトランジスタを流れる電流は、前記第２ＭＯＳトランジスタを流れる電流よりも小さくなるように、前記第１バイアス回路から前記第１ＭＯＳトランジスタのゲートに出力される第１バイアス電圧及び前記第２バイアス回路から前記第２ＭＯＳトランジスタのゲートに出力される第２バイアス電圧が設定されていることを特徴とする請求項１記載の半導体回路装置。
【請求項６】
前記制御回路は、前記第１電流経路に接続する第１出力端及び前記第２電流経路に接続する第２出力端が接続された出力信号線の振幅電圧を検出し、前記振幅電圧が第２電圧値より小さい電圧であるときには、前記入力信号の電流値は前記第１電流値より小さいと判断し、前記振幅電圧が前記第２電圧値より大きい電圧であるときには、前記入力信号の電流値は前記第１電流値より大きいと判断することを特徴とする請求項１記載の半導体回路装置。
【請求項７】
前記第１電流経路にインダクタンスが含まれることを特徴とする請求項１記載の半導体回路装置。
【請求項８】
前記第１電流電圧変換回路は、前記第１電流経路中に、前記第１ＭＯＳトランジスタ及び前記第１Ｐ型ＭＯＳトランジスタと直列に、第１抵抗、及び、第３バイアス回路にゲートが接続する第３ＭＯＳトランジスタを含み、前記第２電流電圧変換回路は、前記第２電流経路中に、前記第２ＭＯＳトランジスタ及び前記第２Ｐ型ＭＯＳトランジスタと直列に、第２抵抗、及び、第４バイアス回路にゲートが接続する第４ＭＯＳトランジスタを含むことを特徴とする請求項１記載の半導体回路装置。
【請求項９】
第３電流経路を有し、前記第３電流経路にふくまれ、ゲートに第３バイアス回路が接続された第３ＭＯＳトランジスタのドレインに、インダクタンスを介して入力される、入力信号に伴って流れ込む電流により、入力信号を検出する第３電流電圧変換回路と、
第４電流経路を有し、前記第４電流経路にふくまれ、ゲートに第４バイアス回路が接続された第４ＭＯＳトランジスタのドレインに、、インダクタンスを介して入力される、入力信号に伴って流れ込む電流により、前記入力信号を検出する第４電流電圧変換回路と、
第５電流経路を有し、前記第５電流経路にふくまれ、ゲートに第３バイアス回路が接続された第３ＭＯＳトランジスタのドレインに、インダクタンスを介して入力される、入力信号に伴って流れ込む電流により、前記入力信号を検出する第５電流電圧変換回路と、
前記入力信号の電流値が第１の値より小さいときは、前記第３電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第１の値より大きく、第２の値より小さいときは、前記第４電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第２の値より大きいときは、前記第５電流電圧変換回路により前記入力信号を検出するように、前記第３電流電圧変換回路、前記第４電流電圧変換回路、及び、前記第５電流電圧変換回路の動作を制御する制御回路と、を備える半導体回路装置。
【請求項１０】
前記制御回路は、前記入力信号の信号源と直列に接続された抵抗の両端の電圧を検出し、前記両端の電圧が第３の値より小さい電圧であるときには、前記入力信号の電流値は前記第１の値より小さいと判断し、前記両端の電圧が前記第３の値より大きく、第４の値より小さい電圧であるときには、前記入力信号の電流値は前記第１の値より大きく、前記第２の値より小さいと判断し、前記両端の電圧が第４の値より大きい電圧であるときには、前記入力信号の電流値は前記第２の値より大きいと判断することを特徴とする請求項９記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流信号を電圧信号に変換する変換回路を含む半導体装置に関する。
【背景技術】
【０００２】
電流信号を電圧信号に変換する増幅回路は、例えば光−電気のインターフェイスに用いられている。この増幅回路を構成するデバイスには、化合物デバイス又はバイポーラデバイスが用いられてきた。化合物デバイス又はバイポーラデバイスは低雑音性及び高速性において、ＣＭＯＳデバイスよりも有利だからである。しかし、その後のＣＭＯＳデバイスの高速性能の向上によって、ＣＭＯＳデバイスによっても、増幅回路を構成できる可能性が出てきた。
【０００３】
ＣＭＯＳデバイスによって、増幅回路を構成する利点は、光−電気のインターフェイス以外の回路を構成するＣＭＯＳデバイスとともに、光−電気のインターフェイスを構成するＣＭＯＳデバイスを１チップの半導体チップに搭載できる点にある。その結果、光−電気のインターフェイス及びその関連回路を搭載した半導体チップの総面積を削減できる。また、半導体チップを製造するプロセスを一つにできることから、大幅に製造コストが減少する。さらに、半導体チップの消費電力が削減される。
【０００４】
電流信号を電圧信号に変換する増幅回路では、大電流を伴う入力信号が入力された場合、増幅回路の出力信号の振幅が飽和することを回避することが求められる。すなわち、微小な電流を伴う入力信号も正しく受信できるような高感度な増幅回路においては、大電流を伴う入力信号を受信すると、出力信号の振幅が飽和してしまい、その増幅回路が誤動作をする。一方、大電流を伴う入力信号を受信できるように増幅回路を設計すると、素子の雑音を小さくすることができず、増幅回路は微小な電流を伴う入力信号を受信できない。
【０００５】
例えば、光−電気のインターフェイスに用いられ、光信号を電気信号に変換するフォトダイオードからの信号電流の一部について、増幅回路をバイパスするようにして、大電流を伴う入力信号が入力された場合、増幅回路の出力信号の振幅が飽和することを回避する提案がなされている（例えば、特許文献１）。
【０００６】
しかし、特許文献１に提案されている増幅回路においても、素子そのものの雑音を小さくすることはできず、増幅回路は微小な電流を伴う入力信号を受信できない。すなわち、受けることが可能な入力信号が伴う信号電流の大きさの上限を広げることはできるが、下限を引き下げることは困難である。そうすると、上記の増幅回路においては、望ましい入力信号が伴う信号電流の範囲で、信頼性のある出力信号を出力できない。
【特許文献１】特開平１１−３４０７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、入力信号の信号振幅の広い範囲で、信頼性のある出力信号を出力できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明により提供される、半導体回路装置は、第１電流経路を有し、前記第１電流経路に流れ込む電流により、入力信号を検出する第１電流電圧変換回路と、第２電流経路を有し、前記第２電流経路に流れ込む電流により、前記入力信号を検出する第２電流電圧変換回路と、前記入力信号の電流値が第１電流値より小さいときは、前記第１電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第１電流値より大きいときは、前記第２電流電圧変換回路により前記入力信号を検出するように、前記第１電流電圧変換回路及び前記第２電流電圧変換回路の動作を制御する制御回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
上記の半導体回路装置が、信頼性のある出力信号を出力できる、入力信号の電流範囲の下限は、第１電流電圧変換回路が、信頼性のある出力信号を出力できる、入力信号の電流範囲の下限となる。一方、その上限は第２電流電圧回路が、信頼性のある出力信号を出力できる、入力信号の電流範囲の上限となる。その結果、上記の半導体回路装置は、広い、信頼性のある出力信号を出力できる入力信号の電流範囲を有することになる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例１、実施例２、実施例３、実施例４、実施例５、実施例６、及び、実施例７について説明する。なお、本発明は上記の実施例に限定されるものではない。
【実施例１】
【００１１】
実施例１は、ＣＭＯＳ回路からなり、入力感度に対応する、入力信号の電流範囲が異なる第１及び第２のＴＩＡ（trance impedance amplifier）回路を組み合わせて構成されたＴＩＡ回路に関する。そして、入力信号の電流に応じて、第１及び第２のＴＩＡ回路の選択が行われる。但し本発明がＭＯＳトランジスタで形成された増幅回路に限られるものではなく、化合物デバイス又はバイポーラデバイスにも適用しうるものである。
【００１２】
なお、ＴＩＡ回路は電流を電圧にする変換回路でもある。
【００１３】
図１に、実施例１のＴＩＡ回路１００を示す。実施例１のＴＩＡ回路１００は、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、切り替え回路５０、容量５６、ＴＩＡ回路６０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）から構成されている。そして、ＴＩＡ回路１００は受光素子部８０からの入力信号を増幅し、出力端子９０へ信号を出力する。
【００１４】
バイアス回路１０、２０は、後に説明するＮ型ＭＯＳトランジスタ６３、７３のゲート端子に対するバイアス電圧を供給する回路である。なお、後に、図２Ａ及び図２Ｂを用いてバイアス回路１０、２０について詳細に説明する。
【００１５】
バイアス回路３０、４０は、後に説明するＮ型ＭＯＳトランジスタ６４、７４のゲート端子に対するバイアス電圧を供給する回路である。なお、後に、図２Ｃ及び図２Ｄを用いてバイアス回路３０、４０について詳細に説明する。
【００１６】
切り替え回路５０は差動増幅器５１及び反転増幅器５２により構成されている。差動増幅器５１の一方の入力端子は、フォトダイオード８１及び抵抗８２が接続する中間ノードに接続されている。差動増幅器５１の他方の入力端子は、抵抗８２、容量８４、及び、インダクタンス８３が接続する中間ノードに接続されている。そして、差動増幅器５１は抵抗８２の両端の電圧差が所定より大きいときに論理"Ｌ"の信号５３を出力する。また、差動増幅器５１は抵抗８２の両端の電圧差が所定より小さいときに論理"Ｈ"の信号５３を出力する。反転増幅器５２は、信号５４を入力端子に受け、その論理を反転させた信号５３を出力する。従って、切り替え回路５０は、論理"Ｌ"の信号５４をＰ型トランジスタ７１のゲート端子へ出力しているときには、論理"Ｈ"の信号５３をＰ型トランジスタ６１のゲート端子へ出力する。また、切り替え回路５０は、論理"Ｈ"の信号５４をＰ型トランジスタ７１のゲート端子へ出力しているときには、論理"Ｌ"の信号５３をＰ型トランジスタ６１のゲート端子へ出力する。そうすると、Ｐ型トランジスタ７１がオンするときは、Ｐ型トランジスタ６１はオフする。また、Ｐ型トランジスタ７１がオフするときは、Ｐ型トランジスタ６１はオンする。
【００１７】
ＴＩＡ回路６０は、Ｐ型ＭＯＳトランジスタ６１、抵抗６２、Ｎ型ＭＯＳトランジスタ６３、及び、Ｎ型ＭＯＳトランジスタ６４から構成されている。Ｐ型ＭＯＳトランジスタ６１のソースは高電位電源９１に接続し、ドレインは抵抗６２の一方の端と接続している。抵抗６２の他方の端は、端子９０及びＮ型ＭＯＳトランジスタ６３のドレインと接続している。Ｎ型ＭＯＳトランジスタ６３のソースはＮ型ＭＯＳトランジスタ６４のドレイン及び中間ノード５５に接続している。Ｎ型ＭＯＳトランジスタ６４のソースは低電位電源９２に接続している。そこで、中間ノード５５を介して、Ｎ型ＭＯＳトランジスタ６３とＮ型ＭＯＳトランジスタ６４とが接続する中間ノードに、受光素子部８０からの入力信号に伴う電流が注入されると、抵抗６２を流れる電流が増減するため、抵抗６２とＮ型ＭＯＳトランジスタ６３とが接続する中間ノードに表れる電圧が上下する。Ｎ型ＭＯＳトランジスタ６４を流れる電流はバイアス回路３０により、一定となるように制御されているため、抵抗６２を流れる電流と受光素子部８０からの電流との和が一定となるように制御されるからである。なお、上記のようにＮ型ＭＯＳトランジスタ６４に流れる電流が一定となるのは、Ｎ型ＭＯＳトランジスタ６４の電流駆動能力が一定となるように、バイアス回路３０が、Ｎ型ＭＯＳトランジスタ６４のゲートに印加する電圧を、後述するように制御するからである。
【００１８】
なお、上記の抵抗６２とＮ型ＭＯＳトランジスタ６３とが接続する中間ノードは端子９０に接続している。すなわち、後述するＴＩＡ回路７０の抵抗７２とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードと、上記の中間ノードは、端子９０に対してワイヤードオアされている。
【００１９】
ＴＩＡ回路７０は、Ｐ型ＭＯＳトランジスタ７１、抵抗７２、Ｎ型ＭＯＳトランジスタ７３、及び、Ｎ型ＭＯＳトランジスタ７４から構成されている。Ｐ型ＭＯＳトランジスタ７１のソースは高電位電源９１に接続し、ドレインは抵抗７２の一方の端と接続している。抵抗７２の他方の端は、端子９０及びＮ型ＭＯＳトランジスタ７３のドレインと接続している。Ｎ型ＭＯＳトランジスタ７３のソースはＮ型ＭＯＳトランジスタ７４のドレイン及び中間ノード５５に接続している。Ｎ型ＭＯＳトランジスタ７４のソースは低電位電源９２に接続している。そして、ＴＩＡ回路６０と同様な理由により、抵抗７２とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードに表れる電圧は上下する。
【００２０】
なお、Ｎ型ＭＯＳトランジスタ７４のソースとドレイン間を流れる電流が、Ｎ型ＭＯＳトランジスタ６４のソースとドレイン間を流れる電流の２倍程度となるように、Ｎ型ＭＯＳトランジスタ７４のオン抵抗（電流駆動能力）が設定されている。バイアス回路４０が、Ｎ型ＭＯＳトランジスタ７４のゲートに印加する電圧を、後述するように制御するからである。なお、ＴＩＡ回路６０における、Ｐ型ＭＯＳトランジスタ６１、抵抗６２、Ｎ型ＭＯＳトランジスタ６３、及び、ＴＩＡ回路７０における、Ｐ型ＭＯＳトランジスタ７１、抵抗７２、Ｎ型ＭＯＳトランジスタ７３、の抵抗値又はオン抵抗は、上記の関係を維持するように設定されている。
【００２１】
ここで、例えば、Ｎ型ＭＯＳトランジスタ６４のソースとドレイン間を流れる電流は１．６ｍＡ、Ｎ型ＭＯＳトランジスタ７４のソースとドレイン間を流れる電流は３．２ｍＡ程度とするのが望ましい。
【００２２】
中間ノード５５は、さらに、容量５６の一方の端及びインダクタンス８３の一方の端に接続している。容量５６の他方の端は低電位電源９２と接続している。
【００２３】
受光素子部８０はフォトダイオード８１、抵抗８２、容量８４、及び、インダクタンス８３から構成されている。
【００２４】
フォトダイオード８１の一方の端は高電位電源９１と接続し、他方の端は抵抗８２の一方の端と接続している。抵抗８２の他方の端はインダクタンス８３の一方の端及び容量８４の一方の端に接続されている。容量８４の他方の端は低電位電源９２に接続している。
【００２５】
インダクタンス８３の他方の端は、中間ノード５５及び容量５６の一方の端に接続している。容量５６の他方の端は低電位電源９２に接続している。なお、インダクタンス８３は、受光素子部８０とＴＩＡ回路６０、７０を接続する配線又はリードフレームのインダクタンスを等価的に表したものである。容量５６は、受光素子部８０とＴＩＡ回路６０、７０を接続する配線又はリードフレームの容量を等価的に表したものである。
【００２６】
受光素子部８０において、フォトダイオード８１に光があたると、抵抗８２及びインダクタンス８３を介して中間ノード５５に、高電位電源９１から電流が流れ込む。
【００２７】
その結果、切り替え回路５０は、上記の電流が所定値より小さいときには、ＴＩＡ回路６０を選択し、上記の電流が所定値より大きいときには、ＴＩＡ回路７０を選択する。選択された、ＴＩＡ回路６０またはＴＩＡ回路７０は上記の電流値に応じた電圧を端子９０に出力する。
【００２８】
図２によって、バイアス回路１０、２０、３０、４０の例を示す。図２Ａ及び図２Ｂにより、バイアス回路１０又は２０を示す。バイアス回路１０又は２０は、一定のバイアス電圧を発生する回路である。そして、図２Ａに示す一定のバイアス電圧を発生する回路は、Ｎ型トランジスタのゲートに接続する高電位電源９１そのものである。また、図２Ｂに示す一定のバイアス電圧を発生する回路は、高電位電源９１と低電位電源９２との間に直列に接続された抵抗１１及び抵抗１２からなる。そして、Ｎ型トランジスタのゲートに対して、抵抗１１と抵抗１２とに挟まれた中間ノードから、電圧を出力する回路である。なお、図２Ａ及び図２Ｂに示されているバイアス回路１０または２０以外のＮ型トランジスタは、ＴＩＡ回路６０のＮ型トランジスタ６３またはＴＩＡ回路７０のＮ型トランジスタ７３である。
【００２９】
図２Ｃ及び図２Ｄにより、バイアス回路３０又は４０を示す。バイアス回路３０又は４０は、バイアス回路３０又は４０が与えるバイアス電圧をゲートに受けたＮ型トランジスタが一定電流を流すような、バイアス電圧を発生する回路である。
【００３０】
図２Ｃに示すバイアス回路は、高電位電源９１、低電位電源９２、抵抗３１、抵抗３２、差動増幅器３３、抵抗３４、Ｎ型ＭＯＳトランジスタ３５、３６、４６ａ、４６ｂ、Ｐ型ＭＯＳトランジスタ３７、３８、及び、Ｎ型ＭＯＳトランジスタ３９から構成されている。抵抗３１及び抵抗３２は直列に接続され、一方の端は高電位電源９１と、他方の端は低電位電源９２に接続されている。Ｎ型ＭＯＳトランジスタ３５のソースは低電位電源９２と、Ｎ型ＭＯＳトランジスタ３５のドレインは抵抗３４の一方の端と接続している。抵抗３４の他方の端は高電位電源９１と接続している。Ｎ型ＭＯＳトランジスタ３５のゲートはＮ型ＭＯＳトランジスタ３６のゲート及び差動増幅器３３に接続している。差動増幅器３３の一方の入力端子は抵抗３１と抵抗３２に挟まれた中間ノードに接続している。差動増幅器３３の他方の入力端子は、抵抗３４の一方の端と、Ｎ型ＭＯＳトランジスタ３５のドレインとが接続する中間ノードと接続している。
【００３１】
Ｎ型ＭＯＳトランジスタ３６のソースは低電位電源９２と、Ｎ型ＭＯＳトランジスタ３６のドレインは、Ｐ型ＭＯＳトランジスタ３７のドレイン及びゲート、Ｐ型ＭＯＳトランジスタ３８のゲートに接続している。Ｐ型ＭＯＳトランジスタ３７のソースは高電位電源９１に接続している。Ｐ型ＭＯＳトランジスタ３８のソースは高電位電源９１と接続している。Ｐ型ＭＯＳトランジスタ３８のドレインはＮ型ＭＯＳトランジスタ３９のドレインに接続し、Ｎ型ＭＯＳトランジスタ４６ａのドレインと接続する。Ｎ型ＭＯＳトランジスタ４６ａのゲートは信号Ｂに接続している。Ｎ型ＭＯＳトランジスタ４６ａのソースはＮ型ＭＯＳトランジスタ３９のゲート電極と、Ｎ型ＭＯＳトランジスタ４６ｂのドレイン電極に接続している、中間ノードに接続している。Ｎ型ＭＯＳトランジスタ４６ｂのソース電極は低電位電源９２に接続している。そして、Ｎ型ＭＯＳトランジスタ４６ｂのゲート電極は信号／Ｂに接続している。そして、図２Ｃに示すバイアス回路は上記の中間ノードより、制御の対象となるＮ型ＭＯＳトランジスタのゲートに対してバイアス電圧を出力する。
【００３２】
なお、信号Ｂと信号／Ｂは相補信号である。そして、図２Ｃのバイアス回路をバイアス回路３０及びバイアス回路４０に採用する場合、バイアス回路３０の信号Ｂとして図１の信号５４を採用し、信号／Ｂとして図１の信号５３を採用する。一方、バイアス回路４０の信号Ｂとして図１の信号５３を採用し、バイアス回路４０の信号／Ｂとして図１の信号５４を採用する。
【００３３】
すなわち、図１のＰ型ＭＯＳトランジスタ６１がオフするときには、Ｎ型ＭＯＳトランジスタ６４もオフする。同様に、図１のＰ型ＭＯＳトランジスタ７１がオフするときには、Ｎ型ＭＯＳトランジスタ７４もオフする。
【００３４】
抵抗３１と抵抗３２に挟まれた中間ノードが有するバイアス電圧がＮ型ＭＯＳトランジスタ３６に与えられると、Ｎ型ＭＯＳトランジスタ３６は一定の電流を流す定電流回路として動作する。そうすると、Ｐ型ＭＯＳトランジスタ３７及びＰ型ＭＯＳトランジスタ３８からなるカレントミラー回路によってＮ型ＭＯＳトランジスタ３９にも、同様な定電流が流れる。そうすると、Ｎ型ＭＯＳトランジスタ３９と制御の対象となるＮ型ＭＯＳトランジスタからなるカレントミラー回路によって、制御の対象となるＮ型ＭＯＳトランジスタにも同様な定電流が流れる。
【００３５】
図２Ｄに示すバイアス回路は、高電位電源９１、低電位電源９２、抵抗４１、Ｎ型ＭＯＳトランジスタ４２、４３から構成されている。高電位電源９１と抵抗４１の一方の端とは接続している。Ｎ型ＭＯＳトランジスタ４２のドレインは抵抗４１の他方の端に接続している。Ｎ型ＭＯＳトランジスタ４２のゲートはバイアス回路４４に接続している。バイアス回路４４はバイアス回路１０、２０と同様な回路である。
【００３６】
Ｎ型ＭＯＳトランジスタ４２のソースはＮ型ＭＯＳトランジスタ４３のドレインと接続し、Ｎ型ＭＯＳトランジスタ４５ａのドレインと接続する。Ｎ型ＭＯＳトランジスタ４５ａのゲートは信号Ｂと接続する。Ｎ型ＭＯＳトランジスタ４５ａのソースは、Ｎ型ＭＯＳトランジスタ４３のゲートと、Ｎ型ＭＯＳトランジスタ４５ｂのドレインとに接続する中間ノードに接続する。Ｎ型ＭＯＳトランジスタ４３のドレインは低電位電源９２と接続する。Ｎ型ＭＯＳトランジスタ４５ｂのゲート電極は信号／Ｂと接続する。Ｎ型ＭＯＳトランジスタ４５ｂのソースは低電位電源９２と接続する。図２Ｄに示すバイアス回路は上記の中間ノードより、制御の対象となるＮ型ＭＯＳトランジスタのゲートに対してバイアス電圧を出力する。直列に接続されている、抵抗４１、及び、Ｎ型ＭＯＳトランジスタ４２、４３を流れる定電流と同様な電流が、Ｎ型ＭＯＳトランジスタ４３と制御の対象となるＮ型ＭＯＳトランジスタからなるカレントミラー回路の作用によって、制御の対象となるＮ型ＭＯＳトランジスタのソース及びドレイン間を流れる。
【００３７】
なお、信号Ｂと信号／Ｂは相補信号である。そして、図２Ｄのバイアス回路をバイアス回路３０及びバイアス回路４０に採用する場合、バイアス回路３０の信号Ｂとして図１の信号５４を採用し、信号／Ｂとして図１の信号５３を採用する。一方、バイアス回路４０の信号Ｂとして図１の信号５３を採用し、バイアス回路４０の信号／Ｂとして図１の信号５４を採用する。
【００３８】
すなわち、図１のＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳトランジスタ６４は同時にオン／オフする。同様に、図１のＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳトランジスタ７４とは同時にオン／オフする。
【００３９】
さらに、図２Ｃ及び図２Ｄに示されている、制御の対象となるＮ型ＭＯＳトランジスタは、ＴＩＡ回路６０のＮ型トランジスタ６４またはＴＩＡ回路７０のＮ型ＭＯＳトランジスタ７４である。
【００４０】
図３に、ＴＩＡ回路６０及びＴＩＡ回路７０の特徴を表した表を示す。
【００４１】
電流の欄においては、ＴＩＡ回路６０を構成するＮ型ＭＯＳトランジスタ６４に流れる電流が、ＴＩＡ回路７０を構成するＮ型ＭＯＳトランジスタ７４に流れる電流に比較し小さいことを示す。抵抗の欄においては、ＴＩＡ回路６０を構成する抵抗６２の値が、ＴＩＡ回路７０を構成する抵抗７２の値より大きいことを示す。
【００４２】
上記の抵抗値が大きくなるに従って、各ＴＩＡ回路の雑音の大きさは小さくなる。そこで、雑音の欄においては、ＴＩＡ回路６０における雑音の大きさが、ＴＩＡ回路７０における雑音の大きさより小さいことを示す。
【００４３】
ここで、一般的に、１Ｅ−１２以下のビット誤り率を達成するために必要な入力信号電力Ｐと、入力換算雑音電流スペクトル密度Ｉｎとの関係は、下記の式により表される。
【００４４】
Ｐ＝Ｋ×Ｓｑ（Ｉｎ２・ｆ）
なお、Ｋは定数、Ｓｑ（Ｘ）はルート関数を表す。また、ｆは雑音帯域を示す。入力換算雑音電流ペクトル密度Ｉｎは、ＴＩＡの出力雑音電力スペクトル密度を、ＴＩＡのトランスインピーダンスの自乗で割り、これの平方根をとることで求まる。
【００４５】
上記の式より、入力換算雑音電流スペクトル密度Ｉｎが小さい場合、すなわち、各周波数において雑音の大きさが小さくなると、ＴＩＡ回路への入力信号電力は小さくてよい。そうすると、雑音が小さいＴＩＡ回路は、入力感度が大きいことになる。そこで、入力感度の欄においては、ＴＩＡ回路６０の入力感度が、ＴＩＡ回路７０の入力感度より大きいことを示す。
【００４６】
一方、一般に、ＴＩＡ回路６０、７０を流れる電流を上回る入力電流を伴う入力信号が、ＴＩＡ回路６０、７０に入力された場合、ＴＩＡ回路６０、７０は反応することができない。従って、入力電流の欄においては、ＴＩＡ回路６０が対応できる入力電流が、ＴＩＡ回路７０が対応できる入力電流より小さいことを示す。
【００４７】
図４に、ＴＩＡ回路６０及びＴＩＡ回路７０が有する入力感度についてのグラフを示す。上記のグラフの縦軸は、入力感度（ｄｂｍ）を示す。また、横軸はＴＩＡ回路の別を示す。
【００４８】
ここで、フォトダイオードとＴＩＡ回路からなるインターフェイスの入力感度Ｘは、次の式で与えられる。
【００４９】
Ｘ＝１０ｌｏｇ１０（Ｐｉｎ／１ｍＷ）
ここで、Ｐｉｎはフォトダイオードの入力する光信号のパワーを示す。例えば、フォトダイオードに１μＷのパワーをもつ光信号を入力したときに、１Ｅ−１２以下のビット誤り率を達成する出力信号がＴＩＡ回路から出力されたときは、フォトダイオードとＴＩＡ回路からなるインターフェイスの入力感度は−２０ｄｂｍとなる。
【００５０】
そして、上記の場合に、ＴＩＡ回路が受けた入力信号の電流は、フォトダイオードのパワーと電流の変換効率を１Ａ／Ｗとすると、１μＡとなる。
【００５１】
図４のグラフによれば、フォトダイオードとＴＩＡ回路６０からなるインターフェイスの入力感度の範囲は、−６ｄｂｍから−１７ｄｂｍまでの範囲である。すなわち、ＴＩＡ回路６０が受けられる入力信号の電流の上限は、−６ｄｂｍに対応する電流値を伴う電流である。ここで、上記の電流値を伴う電流は、フォトダイオードが有する変換効率によって、入力される光信号のパワーに対応して、フォトダイオードから発生される信号電流である。そして、ＴＩＡ回路６０が１Ｅ−１２以下のビット誤り率を達成するために必要な入力信号の下限の電流値は、入力感度が−１７ｄｂｍに対応する電流値であることを示す。
【００５２】
また、フォトダイオードとＴＩＡ回路７０からなるインターフェイスの入力感度の範囲は、０ｄｂｍから−１５ｄｂｍまでの範囲である。すなわち、ＴＩＡ回路７０が受けられる入力信号の電流の上限は、０ｄｂｍに対応する電流値を伴う電流である。一方、ＴＩＡ回路７０が１Ｅ−１２以下のビット誤り率を達成するために必要な、入力信号の電流の加減は、−１５ｄｂｍに対応する電流値を伴う電流である。
【００５３】
なお、グラフ中、Ｗで示す範囲（入力信号電流の範囲）においては、ＴＩＡ回路６０及びＴＩＡ回路７０ともに反応可能な範囲を示す。
【００５４】
上記より、切り替え回路５０は、上記の電流の電流値が所定値より小さいときには、ＴＩＡ回路６０を選択し、上記の電流の電流値が所定値より大きいときには、ＴＩＡ回路７０を選択する。選択された、ＴＩＡ回路６０またはＴＩＡ回路７０は入力信号の電流値に応じた電圧を端子９０に出力する。そして、ＴＩＡ回路６０が信頼性のある出力信号を出力できる、入力信号の電流範囲、及び、ＴＩＡ回路７０が信頼性のある出力信号を出力できる、入力信号の電流範囲には、重なる範囲が存在する。従って、ＴＩＡ回路６０及びＴＩＡ回路７０から構成されるＴＩＡ回路１００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、連続したものとなり、ＴＩＡ回路６０が有する入力信号の電流範囲の下限及びＴＩＡ回路７０の入力信号の電流範囲の上限となる。従って、ＴＩＡ回路１００は、バイポーラデバイスにより構成されるＴＩＡ回路と同様な信頼性のある出力信号を出力できる、入力信号の電流範囲を、有することになる。そして、ＴＩＡ回路１００は、入力感度の範囲に対応する、入力信号の電流の範囲に対応する出力信号を出力することができる。
【００５５】
そして、ＴＩＡ回路１００を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路１００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【実施例２】
【００５６】
実施例２は、ＣＭＯＳ回路からなり、入力感度の異なる第１及び第２のＴＩＡ回路を組み合わせて構成されたＴＩＡ回路に関する。そして、実施例２のＴＩＡ回路の出力信号の振幅に応じて、第１及び第２のＴＩＡ回路の選択が行われる。
【００５７】
図５に、実施例２のＴＩＡ回路２００及び受光素子部２１０を示す。実施例２のＴＩＡ回路２００は、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、切り替え回路２２０、容量５６、ＴＩＡ回路６０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）から構成されている。なお、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、ＴＩＡ回路６０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）については、ＴＩＡ回路１００を構成するものと同様なものである。従って、それらの説明は省略する。
【００５８】
切り替え回路２２０は振幅検出回路２２１、反転増幅器２２２、及び、反転増幅器２２３により構成されている。インバータ２２２の入力端子は、抵抗６２とＮ型ＭＯＳトランジスタ６３とが接続する中間ノード、及び、抵抗７２とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードに接続している。反転増幅器２２２の出力端子は反転増幅器２２３の入力端子に接続している。インバータ２２３の出力端子は振幅検出回路２２１及び端子９０に接続している。振幅検出回路２２１は、インバータ２２３から出力される信号の振幅を検出する。そして、切り替え回路２２０は、インバータ２２３からの出力信号の振幅が所定の値より小さいときは、論理"Ｌ"の信号Ｘ及び論理"Ｈ"の信号／Ｘを出力する回路である。一方、切り替え回路２２０は、インバータ２２３からの出力信号の振幅が所定の値より大きいときは、論理"Ｈ"の信号X及び論理"Ｌ"の信号／Ｘを出力する回路である。反転増幅器２２２及び２２３は、入力端子で受信した信号の反転信号を、出力端子から出力する。
【００５９】
なお、上記の振幅検出回路２２１は、例えば、出力振幅を基準電圧と比較するコンパレータとセット−リセットラッチ回路（ＳＲラッチ回路）とアンド回路の組合せによって構成することができる（特許文献：特開２００６−５０１４５参照に示されている公知例）。また、ヒステレシスコンパレータを利用することにより実現できる（特許文献：特開２００６−５０１４５参照）。
【００６０】
そして、上記の信号Ｘが伝播する信号線はＰ型ＭＯＳトランジスタ７１のゲートに接続されている。また、上記の信号／Ｘが伝播する信号線はＰ型ＭＯＳトランジスタ６１のゲートに接続されている。従って、Ｐ型ＭＯＳトランジスタ７１がオンするように駆動されるときには、Ｐ型ＭＯＳトランジスタ６１がオフするように駆動される。また、Ｐ型ＭＯＳトランジスタ７１がオフするように駆動されるときには、Ｐ型ＭＯＳトランジスタ６１がオンするように駆動される。
【００６１】
受光素子部２１０はフォトダイオード８１、容量８４、及び、インダクタンス８３から構成されている。
【００６２】
フォトダイトード８１の一方の端は高電位電源９１と接続し、他方の端はインダクタンス８３の一方の端及び容量８４の一方の端に接続されている。容量８４の他方の端は低電位電源９２に接続している。
【００６３】
インダクタンス８３の他方の端は、中間ノード５５及び容量５６の一方の端に接続している。容量５６の他方の端は低電位電源９２に接続している。なお、フォトダイオード８１、インダクタンス８３、及び、容量８４は、受光素子部８０を構成するものと同様なものである。従って、それらの素子の説明は省略する。
【００６４】
上記より、切り替え回路２２０は、ＴＩＡ回路２００の出力信号の振幅が所定値より小さいときには、ＴＩＡ回路６０を選択し、上記の電流の電流値が所定値より大きいときには、ＴＩＡ回路７０を選択する。選択された、ＴＩＡ回路６０またはＴＩＡ回路７０は入力信号の電流値に応じた電圧を端子９０に出力する。そして、ＴＩＡ回路６０が信頼性のある出力信号を出力できる、入力信号の電流範囲、及び、ＴＩＡ回路７０が信頼性のある出力信号を出力できる、入力信号の電流範囲には、重なる範囲が存在する。従って、ＴＩＡ回路６０及びＴＩＡ回路７０から構成されるＴＩＡ回路２００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、連続したものとなる。そして、ＴＩＡ回路２００が有する上記の入力信号の電流範囲の下限は、ＴＩＡ回路６０が信頼性のある出力信号を出力できる、入力信号の電流範囲の下限となる。また、ＴＩＡ回路２００が有する上記の入力信号の電流範囲の上限は、ＴＩＡ回路７０の上記の入力信号の電流範囲の上限となる。従って、ＴＩＡ回路２００は、バイポーラデバイスにより構成されるＴＩＡ回路と同様な信頼性のある出力信号を出力できる、入力信号の電流範囲を、有することになる。そして、ＴＩＡ回路２００は、入力感度の範囲に対応する、入力信号の電流の範囲に対応する出力信号を出力することができる。
【００６５】
そして、ＴＩＡ回路２００を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路２００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【実施例３】
【００６６】
実施例３のＴＩＡ回路３００又は４００は、実施例１のＴＩＡ回路又は実施例２のＴＩＡ回路に対してインダクタンスを組み込んだＴＩＡ回路である。その結果、実施例３のＴＩＡ回路３００又は４００において、実施例１のＴＩＡ回路１００又は実施例２のＴＩＡ回路２００よりも、入力感度が大きくなる。
【００６７】
図６に、実施例３のＴＩＡ回路３００及びＴＩＡ回路４００を示す。
【００６８】
図６Ａに、ＴＩＡ回路３００を示す。ＴＩＡ回路３００は、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、切り替え回路３２０、容量５６、インダクタンス５７、ＴＩＡ回路３１０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）から構成されている。なお、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）については、ＴＩＡ回路１００を構成するものと同様なものである。従って、それらの説明は省略する。
【００６９】
ＴＩＡ回路３１０は、Ｐ型ＭＯＳトランジスタ６１、抵抗６２、Ｎ型ＭＯＳトランジスタ６３、Ｎ型ＭＯＳトランジスタ６４、及び、インダクタンス６５から構成されている。Ｐ型ＭＯＳトランジスタ６１、抵抗６２、Ｎ型ＭＯＳトランジスタ６３、及び、Ｎ型ＭＯＳトランジスタ６４は、ＴＩＡ回路６０を構成するものと同様なものである。
【００７０】
Ｐ型ＭＯＳトランジスタ６１のソースは高電位電源９１に接続し、ドレインはインダクタンス６５の一方の端子に接続する。インダクタンス６５の他方の端子に抵抗６２の一方の端と接続している。抵抗６２の他方の端は、端子９０及びＮ型ＭＯＳトランジスタ６３のドレインと接続している。Ｎ型ＭＯＳトランジスタ６３のソースはＮ型ＭＯＳトランジスタ６４のドレイン及び中間ノード５５に接続している。Ｎ型ＭＯＳトランジスタ６４のソースは低電位電源９２に接続している。また、抵抗６２とＮ型ＭＯＳトランジスタ６３とが接続する中間ノードは端子９０と接続している。さらに、中間ノード５５は、Ｎ型ＭＯＳトランジスタ６３とＮ型ＭＯＳトランジスタ６４が接続する中間ノードを接続している。インダクタンス６５がＰ型ＭＯＳトランジスタ６５と抵抗６２との間に挿入されることにより、抵抗６２とＮ型ＭＯＳトランジスタ６３とが接続する中間ノードに表れる交流信号に対してピーキング現象が発生する。その結果、ＴＩＡ回路３１０の入力感度が向上する。
【００７１】
インダクタンス５７の一方の端は中間ノード５５に接続し、インダクタンス５７の他方の端はＴＩＡ回路７０を構成するＮ型ＭＯＳトランジスタ７３とＮ型ＭＯＳトランジスタ７４とが接続する中間ノードに接続している。インダクタンス５７が、中間ノード５５と、Ｎ型ＭＯＳトランジスタ７３とＮ型ＭＯＳトランジスタ７４とが接続する中間ノードとの間に接続されることにより、Ｎ型ＭＯＳトランジスタ７３とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードに表れる交流信号に対してピーキング現象が発生する。その結果、ＴＩＡ回路７０の入力感度が向上する。
【００７２】
図６Ｂに、ＴＩＡ回路４００を示す。ＴＩＡ回路４００は、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、切り替え回路３２０、容量５６、インダクタンス５８、ＴＩＡ回路３１０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）から構成されている。なお、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、ＴＩＡ回路７０、出力端子９０、高電位電源９１、及び、低電位電源９２（例えば、グランド電源）については、ＴＩＡ回路１００を構成するものと同様なものである。従って、それらの説明は省略する。
【００７３】
ＴＩＡ回路３１０は、ＴＩＡ回路３００を構成するものと同様なものである。従って、ＴＩＡ回路３１０の説明を省略する。
【００７４】
インダクタンス５８の一方の端は端子９０、及び、抵抗６２とＮ型ＭＯＳトランジスタ６３に接続する中間ノードと接続する。インダクタンス５８の他方の端はＴＩＡ回路７０を構成する抵抗７２とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードに接続している。インダクタンス５８が、上記のように接続されることにより、抵抗７２とＮ型ＭＯＳトランジスタ７３とが接続する中間ノードに表れる交流信号に対してピーキング現象が発生する。その結果、ＴＩＡ回路７０からの出力信号の振幅が大きくなる。その結果、ＴＩＡ回路７０の入力感度が増加する。
【００７５】
以上より、インダクタンス６５により、ＴＩＡ回路３１０の入力感度は増加する。また、インダクタンス５７又はインダクタンス５８により、ＴＩＡ回路７０の入力感度は増加する。そして、ＴＩＡ回路３１０とＴＩＡ回路７０は、受光素子部８０からの入力信号の電流の電流値に応じて、又は、端子９０に表れる出力信号の振幅の大きさに応じて、切り換わる。そうすると、ＴＩＡ回路３００又はＴＩＡ回路４００は、入力信号に伴う入力電流の広い範囲において、反応できるようになる。
【００７６】
そして、ＴＩＡ回路３００及びＴＩＡ回路４００を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路３００又は４００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【実施例４】
【００７７】
実施例１のＴＩＡ回路１００又は実施例２のＴＩＡ回路２００を構成する、ＴＩＡ回路６０及びＴＩＡ回路７０は、切り替え回路からの切り替え信号を受け、ＴＩＡ回路６０又は７０の電流経路のオン・オフを行うＰ型ＭＯＳトランジスタを有している。
【００７８】
そうすると、Ｐ型ＭＯＳトランジスタが雑音を拾う原因となり、ＴＩＡ回路６０又は７０の入力感度が落ちることが考えられる。
【００７９】
ここで、実施例４のＴＩＡ回路５００は、低ノイズのＴＩＡ回路と高ノイズのＴＩＡ回路を組み合わせて構成されていることは実施例１のＴＩＡ回路１００又は実施例２のＴＩＡ回路２００と同様である。しかし、ＴＩＡ回路５００において、組み合わせたＴＩＡ回路の出力信号を切り替え回路２２０で切り替える回路を採用している。その結果、組み合わせて使用するＴＩＡ回路の電流経路にＰ型ＭＯＳトランジスタが入っていないため、それぞれのＴＩＡ回路の入力感度が上昇する。
【００８０】
図７に、実施例４のＴＩＡ回路５００及び受光素子部２１０を示す。ＴＩＡ回路５００は、低ノイズＴＩＡ回路５３０、高ノイズＴＩＡ回路５４０、増幅器５１０、増幅器５２０、及び、切り替え回路２２０、容量５６、及び、端子９０から構成されている。
【００８１】
低ノイズＴＩＡ回路５３０は、抵抗６２、Ｎ型ＭＯＳトランジスタ６３、バイアス回路１０、Ｎ型ＭＯＳトランジスタ６４、及び、バイアス回路３０から構成されている。
【００８２】
高ノイズＴＩＡ回路５４０は、抵抗７２、Ｎ型ＭＯＳトランジスタ７３、バイアス回路２０、Ｎ型ＭＯＳトランジスタ７４、及び、バイアス回路４０から構成されている。
【００８３】
上記の構成要素において、実施例１又は実施例２で説明したものと同一なものは同一の番号を付し、説明を省略する。
【００８４】
増幅器は、ファンアウトの小さな増幅器５１１、ファンアウトの大きい増幅器５１２、Ｎ型ＭＯＳトランジスタ５１３から構成されている。増幅器５１１の入力端子は、ＴＩＡ回路５３０からの出力信号を受け、その増幅信号を出力する。増幅器５１２の入力端子は、増幅器５１１からの出力信号を受け、切り替え回路２２０の入力端子に接続する。Ｎ型ＭＯＳトランジスタ５１３のドレインは、増幅器５１２の低電位（グランド電位）を受ける電源端子に接続する。Ｎ型ＭＯＳトランジスタ５１３のソースは低電位電源９２と接続する。Ｎ型ＭＯＳトランジスタ５２３のゲートは切り替え回路からのＸ信号を伝播する信号線と接続する。
【００８５】
増幅器は、ファンアウトの小さい増幅器５２１、ファンアウトの大きい増幅器５２２、Ｎ型ＭＯＳトランジスタ５２３から構成されている。増幅器５２１の入力端子は、ＴＩＡ回路５４０からの出力信号を受け、その増幅信号を出力する。増幅器５２２の入力端子は、増幅器５２１からの出力信号を受け、切り替え回路２２０の入力端子に接続する。Ｎ型ＭＯＳトランジスタ５２３のドレインは、増幅器５２２の低電位（グランド電位）を受ける電源端子に接続する。Ｎ型ＭＯＳトランジスタ５２３のソースは低電位電源９２と接続する。Ｎ型ＭＯＳトランジスタ５２３のゲートは切り替え回路からの／Ｘ信号を伝播する信号線と接続する。ここで、／Ｘ信号の論理は、Ｘ信号の論理を反転させたものである。従って、Ｎ型ＭＯＳトランジスタ５１３がオンするときには、Ｎ型ＭＯＳトランジスタはオフする。Ｎ型ＭＯＳトランジスタ５１３がオフするときには、Ｎ型ＭＯＳトランジスタはオンする。
【００８６】
受光素子部２１０は、中間ノード５５及び容量５６に、フォトダイオード８１が受け取った光信号に応じた電流を伴う信号を出力する。
【００８７】
中間ノード５５は、低ノイズＴＩＡ回路５３０の入力端子及び高ノイズ回路５４０の入力端子に接続している。低ノイズＴＩＡ回路５３０の出力端子は、増幅器５１０を介して切り替え回路２２０に接続している。高ノイズＴＩＡ回路５４０の出力端子は、増幅器５２０を介して切り替え回路２２０に接続している。
【００８８】
上記より、切り替え回路２２０は、ＴＩＡ回路５００の出力信号の振幅が所定値より小さいときには、低ノイズＴＩＡ回路５３０を選択し、上記の電流の電流値が所定値より大きいときには、ＴＩＡ回路５４０を選択する。選択された、ＴＩＡ回路５３０またはＴＩＡ回路５４０は入力信号の電流値に応じた電圧を端子９０に出力する。そして、ＴＩＡ回路５３０が信頼性のある出力信号を出力できる、入力信号の電流範囲、及び、ＴＩＡ回路５４０が信頼性のある出力信号を出力できる、入力信号の電流範囲には、重なる範囲が存在する。従って、ＴＩＡ回路５３０及びＴＩＡ回路５４０から構成されるＴＩＡ回路５００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、連続したものとなる。そして、ＴＩＡ回路５００が有する上記の入力信号の電流範囲の下限はＴＩＡ回路５３０が信頼性のある出力信号を出力できる、入力信号の電流範囲の下限となる。また、ＴＩＡ回路５００が有する上記の入力信号の電流範囲の上限はＴＩＡ回路５４０の上記の入力信号の電流範囲の上限となる。従って、ＴＩＡ回路５００は、バイポーラデバイスにより構成されるＴＩＡ回路と同様な信頼性のある出力信号を出力できる、入力信号の電流範囲を、有することになる。そして、そして、ＴＩＡ回路５００は、入力感度の範囲に対応する、入力信号の電流の範囲に対応する出力信号を出力することができる。
【００８９】
そして、ＴＩＡ回路５００を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路５００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【００９０】
また、ＴＩＡ回路５００において、組み合わせたＴＩＡ回路の出力信号を切り替え回路２２０で切り替える回路を採用している。その結果、組み合わせて使用するＴＩＡ回路の電流経路にＰ型ＭＯＳトランジスタが入っていないため、それぞれのＴＩＡ回路５３０、５４０の入力感度の範囲が広がる。そうすると、ＴＩＡ回路５００において、信頼性のある出力信号を出力できる、入力信号の電流範囲を、広げることができる。
【実施例５】
【００９１】
実施例１のＴＩＡ回路１００又は実施例２のＴＩＡ回路２００は、電流経路が独立するＴＩＡ回路６０及びＴＩＡ回路７０から構成されている。そうすると、ＴＩＡ回路１００又はＴＩＡ回路２００回路を構成する部品の数が多い。そこで、実施例４のＴＩＡ回路５００は、ＴＩＡ回路６０及びＴＩＡ回路７０の電流経路に共通部分をもたせて、ＴＩＡ回路６０及びＴＩＡ回路７０を構成する部品の数を減少させたものである。
【００９２】
図８に、実施例５のＴＩＡ回路６００及び受光素子部２１０を示す。ＴＩＡ回路６００は、バイアス回路１０、バイアス回路３０、４０、図７に示す切り替え回路２２０から出力された信号Ｘ及び信号／Ｘ、容量５６、抵抗６１１、６１３、Ｐ型ＭＯＳトランジスタ６１２、Ｎ型ＭＯＳトランジスタ６１４、６１５、６１６、スイッチ６１７、６１８、６１９、端子９０、高電位電源９１、及び、低電位電源９２から構成されている。受光素子部２１０、切り替え回路２２０、バイアス回路１０、３０、４０、及び、容量５６は図５において同一符号を付したものと同一であり、その説明を省略する。
【００９３】
抵抗６１１の一方の端は高電位電源９１に接続し、抵抗６１１の他方の端はＮ型ＭＯＳトランジスタ６１４、６１５のドレイン、抵抗６１３の他方の端、及び、切り替え回路２２０に接続する。抵抗６１３の一方の端はＰ型ＭＯＳトランジスタ６１２のドレインと接続する。Ｐ型ＭＯＳトランジスタ６１２のソースは高電位電源９１に接続する。Ｐ型ＭＯＳトランジスタ６１２のゲートは、信号／Ｘを伝える、図７に示す切り替え回路２２０の出力端子に接続する。
【００９４】
そうすると、信号／Ｘが"Ｌ"であるときには、Ｐ型ＭＯＳトランジスタ６１２はオンし、ＴＩＡ６００の負荷抵抗値は抵抗６１１と抵抗６１３とが並列接続された値となる。一方、信号／Ｘが"Ｈ"であるときには、Ｐ型ＭＯＳトランジスタ６１２はオフし、ＴＩＡ６００の負荷抵抗値は抵抗６１１の抵抗値となる。
【００９５】
Ｎ型ＭＯＳトランジスタ６１４、６１５のソースは中間ノード６２０と接続している。Ｎ型ＭＯＳトランジスタ６１６のドレインは中間ノード６２０と接続し、Ｎ型ＭＯＳトランジスタ６１６のソースは低電位電源９２と接続している。Ｎ型ＭＯＳトランジスタ６１４のゲートは、バイアス回路１０及びスイッチ６１９の一方の端と接続する。スイッチ６１９の他方の端はＮ型ＭＯＳトランジスタ６１５のゲートに接続する。スイッチ６１９は図７に示す切り替え回路２２０からの信号／Ｘの論理に応じて、スイッチ６１９の両端の接続及び分離を行う。
【００９６】
Ｎ型ＭＯＳトランジスタ６１６のゲートは、スイッチ６１７の一方の端及びスイッチ６１８の一方の端に接続する。スイッチ６１７の他方の端はバイアス回路３０に接続する。スイッチ６１８の他方の端はバイアス回路４０に接続する。スイッチ６１７は切り替え回路２２０からの信号Ｘの論理に応じて、スイッチ６１７の両端の接続及び分離を行う。スイッチ６１８は図７に示す切り替え回路２２０からの信号／Ｘの論理に応じて、スイッチ６１８の両端の接続及び分離を行う。
【００９７】
中間ノード６２０は容量５６が接続し、また、受光素子部２１０が接続する。
【００９８】
図７に示す切り替え回路２２０の出力端子は端子９０に接続している。
【００９９】
以上より、ＴＩＡ回路６００は、抵抗６１１と、Ｎ型ＭＯＳトランジスタ６１４と、６１６とからなる第１のＴＩＡ回路、及び、Ｐ型ＭＯＳトランジスタ６１２と、抵抗６１３と、Ｎ型ＭＯＳトランジスタ６１５と、Ｎ型ＭＯＳトランジスタ６１６とからなる第２のＴＩＡ回路を含む。そして、図７に示す切り替え回路２２０からの信号Ｘと信号／Ｘとは、信号の論理において、相補関係にある。すなわち、一方の論理が"Ｈ"なら、他方の論理は"Ｌ"であり、他方の論理が"Ｌ"なら、他方の論理は"Ｈ"である。
【０１００】
そうすると、第１のＴＩＡ回路と第２のＴＩＡ回路とは、振幅の大小に応じて、切り換わる。図７に示す切り替え回路２２０からの信号Ｘ及び信号／Ｘの論理が、振幅の大小に応じて切り換わるからである。すなわち、実施例２のＴＩＡ回路２００と実施例５のＴＩＡ回路６００とは同様な動作をする。そうすると、ＴＩＡ回路６００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、第１のＴＩＡ回路が信頼性のある出力信号を出力できる、入力信号の電流範囲及び第２のＴＩＡ回路が信頼性のある出力信号を出力できる、入力信号の電流範囲との和になる。すなわち、ＴＩＡ回路６００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、広い範囲となる。
【０１０１】
また、第１のＴＩＡ回路及び第２のＴＩＡ回路を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路６００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【０１０２】
さらに、第１のＴＩＡ回路と第２のＴＩＡ回路は電流経路を共有しているため、第１のＴＩＡ回路と第２のＴＩＡ回路が占める回路レイアウト面積は、第１のＴＩＡ回路と第２のＴＩＡ回路とが独立している場合に比較し、縮小する。そうすると、ＴＩＡ回路６００の回路レイアウト面積を、実施例２のＴＩＡ回路２００に比較し、小さくすることができる。
【実施例６】
【０１０３】
実施例６は、ＣＭＯＳ回路からなり、信頼性のある出力信号を出力できる、入力信号の電流範囲が異なる第１、第２、第３のＴＩＡ回路を組み合わせて構成されたＴＩＡ回路に関する。そして、入力信号の電流に応じて、第１、第２、第３のＴＩＡ回路の選択が行われる。
【０１０４】
図９に、実施例６のＴＩＡ回路７００及び受光素子部８０を示す。ＴＩＡ回路７００はＴＩＡ回路７１０、ＴＩＡ回路６０、ＴＩＡ回路７０、切り替え回路７２０、容量５６、及び、端子９０から構成されている。
【０１０５】
ＴＩＡ回路６０、ＴＩＡ回路７０、受光素子部８０、バイアス回路１０、バイアス回路２０、バイアス回路３０、バイアス回路４０、端子９０、及び、容量５６については、図１において、同一番号を付したものと同様なものであるため、説明を省略する。
【０１０６】
ＴＩＡ回路７１０は、Ｐ型ＭＯＳトランジスタ７１１、インダクタンス７１５、抵抗７１２、Ｎ型ＭＯＳトランジスタ７１３、Ｎ型ＭＯＳトランジスタ７１４から構成されている。Ｐ型ＭＯＳトランジスタ７１１のソースは高電位電源９１に接続し、Ｐ型ＭＯＳトランジスタ７１１のドレインはインダクタンス７１５の一方の端に接続している。Ｐ型ＭＯＳトランジスタのゲートは切り替え回路７２０からの出力端子７２４と接続している。
【０１０７】
インダクタンス７１５の他方の端は抵抗７１２の一方の端に接続している。抵抗７１２の他方の端はＮ型ＭＯＳトランジスタ７１３のドレイン及び端子９０と接続している。Ｎ型ＭＯＳトランジスタ７１３のソースはＮ型ＭＯＳトランジスタ７１４のドレイン及び中間ノード５５と接続している。Ｎ型ＭＯＳトランジスタ７１３のゲートはバイアス回路７１６と接続している。Ｎ型ＭＯＳトランジスタ７１４のソースは低電位電源９２と接続している。Ｎ型ＭＯＳトランジスタ７１４のゲートはバイアス回路７１７と接続している。
【０１０８】
バイアス回路７１６はバイアス回路１０又はバイアス回路２０と同様な回路である。また、バイアス回路７１７はバイアス回路３０又はバイアス回路４０と同様な回路である。
【０１０９】
なお、ＴＩＡ回路７１０の電流経路（Ｐ型ＭＯＳトランジスタ７１１、インダクタンス７１５、抵抗７１２、Ｎ型ＭＯＳトランジスタ７１３、及び、Ｎ型ＭＯＳトランジスタ７１４が直列接続されて形成される電流経路）に流れる電流は、ＴＩＡ回路６０の電流経路に流れる電流よりも小さく、例えば、０．８ｍＡ程度である。そうすると、抵抗７１２の抵抗値を大きくすることができるため、ＴＩＡ回路７１０において発生する雑音を小さくできる。従って、ＴＩＡ回路７１０が信頼性のある出力信号を出力できる、入力信号の電流範囲の下限をＴＩＡ回路６０のそれよりも下げることができる。一方、ＴＩＡ回路７１０が信頼性のある出力信号を出力できる、入力信号の電流範囲の上限は、ＴＩＡ回路６０のそれよりも上がる。ＴＩＡ回路７１０の電流経路に流れる電流が小さくなるため、ＴＩＡ回路７１０により受けられる信号電流が小さくなるからである。
【０１１０】
切り替え回路７２０は差動増幅器７２１、差動増幅器７２２、ロジック回路７２３から構成されている。差動増幅器７２１の第１入力端子及び第３入力端子はダイオード素子８１と抵抗８２とが接続する中間ノードと接続する。差動増幅器７２１の第２入力端子は抵抗８２と容量８４とが接続する中間ノードと接続する。差動増幅器７２１の第４入力端子には第１基準電位７２７が入力されている。また、差動増幅器７２１の出力端子はロジック回路７２３の第１入力端子に接続する。
【０１１１】
差動増幅器７２２の第１入力端子及び第３入力端子はダイオード素子８１と抵抗８２とが接続する中間ノードと接続する。差動増幅器７２２の第２入力端子は抵抗８２と容量８４とが接続する中間ノードと接続する。差動増幅器７２２の第４入力端子には第２基準電位７２８が入力されている。また、差動増幅器７２２の出力端子はロジック回路７２３の第２入力端子に接続する。
【０１１２】
なお、差動増幅器７２１及び差動増幅器７２２は、第１入力端子と第２入力端子間の電圧より、第３入力端子と第４入力端子間の電圧が大きいときに論理"Ｌ"、その逆のときには論理"Ｈ"の信号を出力する。また、第１基準電圧７２７は、第２基準電圧７２８より高い電圧である。
【０１１３】
差動増幅器７２１が論理"Ｌ"の信号を出力し、差動増幅器７２２が論理"Ｌ"の信号を出力するときに、ロジック回路７２３は、出力端子７２４に論理"Ｈ"の信号を、出力端子７２５に論理"Ｈ"の信号を、出力端子７２６に論理"Ｌ"の信号を出力する。
【０１１４】
また、差動増幅器７２１が論理"Ｌ"の信号を出力し、差動増幅器７２２が論理"Ｈ"の信号を出力するときに、ロジック回路７２３は、出力端子７２４に論理"Ｈ"の信号を、出力端子７２５に論理"Ｌ"の信号を、出力端子７２６に論理"Ｈ"の信号を出力する。
【０１１５】
また、差動増幅器７２１が論理"Ｈ"の信号を出力し、差動増幅器７２２が論理"Ｈ"の信号を出力するときに、ロジック回路７２３は、出力端子７２４に論理"Ｌ"の信号を、出力端子７２５に論理"Ｈ"の信号を、出力端子７２６に論理"Ｈ"の信号を出力する。
【０１１６】
出力端子７２４、出力端子７２５、出力端子７２６は、それぞれＴＩＡ回路７１０のＮ型ＭＯＳトランジスタ７１１のゲート、ＴＩＡ回路６０のＮ型ＭＯＳトランジスタ６１のゲート、ＴＩＡ回路７０のＮ型ＭＯＳトランジスタ７１のゲートと接続している。そうすると、抵抗８２の両端の電圧が第２基準電圧７２７より低い電圧であるとき、すなわち、大電流が抵抗８２に流れるときには、ＴＩＡ回路７０のみが動作する。次いで、抵抗８２の両端の電圧が第１基準電圧７２７と第２基準電圧７２８の間の電圧であるとき、すなわち、中程度の電流が抵抗８２に流れるときには、ＴＩＡ回路６０のみが動作する。次いで、抵抗８２の両端の電圧が第１基準電圧７２７より高い電圧であるとき、すなわち、小電流が抵抗８２に流れるときには、ＴＩＡ回路７１０のみが動作する。
【０１１７】
受光素子部８０のインダクタンス８３に接続する出力端子は中間ノード５５及び容量５６に接続する。中間ノード５５は、Ｎ型ＭＯＳトランジスタ７１３とＮ型ＭＯＳトランジスタ７１４が接続する中間ノード、Ｎ型ＭＯＳトランジスタ６３とＮ型ＭＯＳトランジスタ６４が接続する中間ノード、及び、Ｎ型ＭＯＳトランジスタ７３とＮ型ＭＯＳトランジスタ７４が接続する中間ノードに接続する。端子９０は、抵抗７１２とＮ型ＭＯＳトランジスタ７１３が接続する中間ノード、抵抗６２とＮ型ＭＯＳトランジスタ６３が接続する中間ノード、及び、抵抗７２とＮ型ＭＯＳトランジスタ７３が接続する中間ノードに接続する。
【０１１８】
半導体装置７００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、ＴＩＡ回路７１０が信頼性のある出力信号を出力できる、入力信号の電流範囲、ＴＩＡ回路６０が信頼性のある出力信号を出力できる、入力信号の電流範囲、及び、ＴＩＡ回路７０が信頼性のある出力信号を出力できる、入力信号の電流範囲との和になる。すなわち、半導体装置７００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、広い範囲となる。
【０１１９】
また、ＴＩＡ回路７１０、ＴＩＡ回路６０、ＴＩＡ回路７０、及び、切り替え回路７２０を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路７００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
【実施例７】
【０１２０】
実施例６のＴＩＡ回路７００は、電流経路が独立するＴＩＡ回路７１０、ＴＩＡ回路６０、及び、ＴＩＡ回路７０から構成されている。そうすると、ＴＩＡ回路７００を構成する部品の数が多い。そこで、実施例８のＴＩＡ回路８００は、ＴＩＡ回路７１０、ＴＩＡ回路６０、及び、ＴＩＡ回路７０の電流経路に共通部分をもたせて、ＴＩＡ回路７１０、ＴＩＡ回路６０及びＴＩＡ回路７０を構成する部品の数を減少させたものである。
【０１２１】
図１０に、実施例７のＴＩＡ回路８００及び受光素子部８０を示す。
【０１２２】
ＴＩＡ回路８００は、切り替え回路７２０、容量５６、端子９０、Ｐ型ＭＯＳトランジスタ８１１、８１２、８１３、抵抗８１４、８１５、８１６、Ｎ型ＭＯＳトランジスタ８１７、８１８、スイッチ８１９、８２０、８２１、８２２、８２３、８２４、バイアス回路７１７、３０、４０、端子９０、及び、バイアス回路７１６、１０、２０から構成されている。
【０１２３】
受光素子部８０、切り替え回路、容量５６、端子９０については、実施例６のＴＩＡ回路７００で説明したものと同一である。
【０１２４】
高電位電源９１とＰ型ＭＯＳトランジスタ８１１のソースは接続している。Ｐ型ＭＯＳトランジスタ８１１のドレインは抵抗８１４の一方の端に接続している。Ｐ型ＭＯＳトランジスタ８１１のゲートは出力端子７２４に接続する。
【０１２５】
高電位電源９１とＰ型ＭＯＳトランジスタ８１２のソースは接続している。Ｐ型ＭＯＳトランジスタ８１２のドレインは抵抗８１５の一方の端に接続している。Ｐ型ＭＯＳトランジスタ８１２のゲートは出力端子７２５に接続する。
【０１２６】
高電位電源９１とＰ型ＭＯＳトランジスタ８１３のソースは接続している。Ｐ型ＭＯＳトランジスタ８１３のドレインは抵抗８１６の一方の端に接続している。Ｐ型ＭＯＳトランジスタ８１３のゲートは出力端子７２６に接続する。
【０１２７】
抵抗８１４、８１５、８１６の他方の端は、端子９０及びＮ型ＭＯＳトランジスタ８１７のドレインと接続する。Ｎ型ＭＯＳトランジスタ８１７のソースは中間ノード５５、容量５６、Ｎ型ＭＯＳトランジスタ８１８のドレインと接続している。Ｎ型ＭＯＳトランジスタ８１７のゲートはスイッチ８２２、８２３、８２４の一方の端に接続している。スイッチ８２２の他方の端はバイアス回路７１６と、スイッチ８２３の他方の端はバイアス回路１０と、スイッチ８２４の他方の端はバイアス回路２０と接続している。スイッチ８２２、８２３、８２４は、それぞれ、出力端子７２４、７２５、７２６からの信号の論理に応じてオン／オフする。
【０１２８】
Ｎ型ＭＯＳトランジスタ８１８のソースは低電位電源９２に接続する。Ｎ型ＭＯＳトランジスタ８１８のゲートはスイッチ８１９、８２０、８２１の一方の端に接続している。スイッチ８１９の他方の端はバイアス回路７１７と、スイッチ８２０の他方の端はバイアス回路３０と、スイッチ８２１の他方の端はバイアス回路４０と接続している。スイッチ８１９、８２０、８２１は、それぞれ、出力端子７２４、７２５、７２６からの信号の論理に応じてオン／オフする。
【０１２９】
なお、Ｐ型ＭＯＳトランジスタ８１１と、抵抗８１４、Ｎ型ＭＯＳトランジスタ８１７と、Ｎ型ＭＯＳトランジスタ８１８とは、出力端子７２４からの信号の論理が"L"のときに、直列に接続される。そして、上記の素子によって形成される電流経路に流れる電流の電流値は、ＴＩＡ回路７１０に流れる電流の電流値と同様である。
【０１３０】
また、Ｐ型ＭＯＳトランジスタ８１２と、抵抗８１５、Ｎ型ＭＯＳトランジスタ８１７と、Ｎ型ＭＯＳトランジスタ８１８とは、出力端子７２５からの信号の論理が"L"のときに、直列に接続される。そして、上記の素子によって形成される電流経路に流れる電流の電流値は、ＴＩＡ回路６０に流れる電流の電流値と同様である。
【０１３１】
また、Ｐ型ＭＯＳトランジスタ８１３と、抵抗８１６、Ｎ型ＭＯＳトランジスタ８１７と、Ｎ型ＭＯＳトランジスタ８１８とは、出力端子７２６からの信号の論理が"L"のときに、直列に接続される。そして、上記の素子によって形成される電流経路に流れる電流の電流値は、ＴＩＡ回路７０に流れる電流の電流値と同様である。
【０１３２】
受光素子部８０の抵抗８２の一方の端の電圧と、他方の端の電圧を受けて切り替え回路７２０は出力端子７２４、７２５、７２６に、実施例６の切り替え回路７２０と同様な論理信号を出力する。受光素子部８０のインダクタンス８３に接続する出力端子は、中間ノード及び容量５６に接続する。
【０１３３】
以上より、ＴＩＡ回路８００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、ＴＩＡ回路７１０が信頼性のある出力信号を出力できる、入力信号の電流範囲、ＴＩＡ回路６０が信頼性のある出力信号を出力できる、入力信号の電流範囲、及び、ＴＩＡ回路７０が信頼性のある出力信号を出力できる、入力信号の電流範囲との和になる。すなわち、ＴＩＡ回路８００が信頼性のある出力信号を出力できる、入力信号の電流範囲は、広い範囲となる。
【０１３４】
また、ＴＩＡ回路８００を構成するＭＯＳトランジスタ、容量、抵抗はＭＯＳトランジスタを製造する技術によって製造することができる。従って、ＴＩＡ回路８００を他のＬＳＩを構成する回路と伴に、同一の半導体チップ上に形成することができる。
以下に本発明の特徴を付記する。
（付記１）
第１電流経路を有し、前記第１電流経路に流れ込む電流により、入力信号を検出する第１電流電圧変換回路と、
第２電流経路を有し、前記第２電流経路に流れ込む電流により、前記入力信号を検出する第２電流電圧変換回路と、
前記入力信号の電流値が第１電流値より小さいときは、前記第１電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第１電流値より大きいときは、前記第２電流電圧変換回路により前記入力信号を検出するように、前記第１電流電圧変換回路及び前記第２電流電圧変換回路の動作を制御する制御回路と、を備える半導体回路装置。
（付記２）
前記第１電流経路に含まれる第１抵抗と、前記第２電流経路に含まれる第２抵抗と、をさらに有し前記第１抵抗の抵抗値が前記第2抵抗の抵抗値より大きいことを特徴とする付記１記載の半導体回路装置。
（付記３）
前記第１電流電圧変換回路の第１出力端及び前記第２電流電圧変換回路の第２出力端が、接続ノードで接続されていることを特徴とする付記１記載の半導体回路装置。
（付記４）
前記第１電流経路に含まれる第１Ｐ型ＭＯＳトランジスタ及び前記第２電流経路に含まれる第２Ｐ型ＭＯＳトランジスタと、をさらに有し、前記制御回路は、前記第１Ｐ型ＭＯＳトランジスタ及び前記第２Ｐ型ＭＯＳトランジスタの導通状態と非導通状態の切り替えを制御することを特徴とする付記１記載の半導体回路装置。
（付記５）
前記制御回路は、前記入力信号の信号源と直列に接続された抵抗の両端の電圧を検出し、前記両端の電圧が第１電圧値より小さい電圧であるときには、前記入力信号の電流値は前記第１電流より小さいと判断し、前記両端の電圧が前記第１電圧値より大きい電圧であるときには、前記入力信号の電流値は前記第１電流値より大きいと判断することを特徴とする付記１記載の半導体回路装置。
（付記６）
前記第１電流経路に含まれる第１ＭＯＳトランジスタと、
前記第２電流経路に含まれる第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートに接続された第１バイアス回路と、
前記第２ＭＯＳトランジスタのゲートに接続された第２バイアス回路と、
をさらに有し、
前記第１ＭＯＳトランジスタを流れる電流は、前記第２ＭＯＳトランジスタを流れる電流よりも小さいことを特徴とする付記１記載の半導体回路装置。
（付記７）
前記制御回路は、前記第１出力端及び前記第２出力端が接続された出力信号線の振幅電圧を検出し、前記振幅電圧が第２電圧値より小さい電圧であるときには、前記入力信号の電流値は前記第１電流値より小さいと判断し、前記振幅電圧が前記第２電圧値より大きい電圧であるときには、前記入力信号の電流値は前記第１電流値より大きいと判断することを特徴とする付記１記載の半導体回路装置。
（付記８）
前記第１電流経路にインダクタンスが含まれることを特徴とする付記１記載の半導体回路装置。
（付記９）
前記第１電流電圧変換回路の第１入力線及び前記第２電流電圧変換回路の第２入力線が接続される分岐ノードから前記第２電流電圧変換回路までの前記第２入力線にインダクタンスが含まれることを特徴とする付記７記載の半導体回路装置。（図１、図６Ａ）
（付記１０）
前記第２出力端と前記接続ノードとの間において、インダクタンスが含まれることを特徴とする付記８記載の半導体回路装置。
（付記１１）
前記第１出力端と接続ノードの間に配置された第１増幅器と、
前記第２出力端と接続ノードの間に配置された第２増幅器と、をさらに有し、前記制御回路は、前記第１増幅器及び前記第２増幅器の活性と非活性の切り替えを制御することを特徴とする付記１記載の半導体回路装置。
（付記１２）
前記第１電流電圧変換回路は、前記第１電流経路に、前記第３ＭＯＳトランジスタ、前記第３抵抗、及び、第３バイアス回路にゲートが接続する前記第３ＭＯＳトランジスタを含み、前記第２電流電圧変換回路は、前記第２電流経路に、前記第４ＭＯＳトランジスタ、前記第４抵抗、及び、第４バイアス回路にゲートが接続する前記第３ＭＯＳトランジスタを含むことを特徴とする付記１記載の半導体回路装置。
（付記１３）
第３電流経路を有し、前記第３電流経路に流れ込む電流により、入力信号を検出する第３電流電圧変換回路と、
第４電流経路を有し、前記第４電流経路に流れ込む電流により、前記入力信号を検出する第４電流電圧変換回路と、
第５電流経路を有し、前記第５電流経路に流れ込む電流により、前記入力信号を検出する第５電流電圧変換回路と、
前記入力信号の電流値が第１の値より小さいときは、前記第３電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第１の値より大きく、第２の値より小さいときは、前記第４電流電圧変換回路により前記入力信号を検出し、前記入力信号の電流値が前記第２の値より大きいときは、前記第５電流電圧変換回路により前記入力信号を検出するように、前記第３電流電圧変換回路、前記第４電流電圧変換回路、及び、前記第５電流電圧変換回路の動作を制御する制御回路と、を備える半導体回路装置。
（付記１４）
前記第３電流経路にインダクタンスが含まれることを特徴とする付記１３記載の半導体回路装置。
（付記１５）
前記制御回路は、前記入力信号の信号源と直列に接続された抵抗の両端の電圧を検出し、前記両端の電圧が第３の値より小さい電圧であるときには、前記入力信号の電流値は前記第１の値より小さいと判断し、前記両端の電圧が前記第３の値より大きく、第４の値より小さい電圧であるときには、前記入力信号の電流値は前記第１の値より大きく、前記第２の値より小さいと判断し、前記両端の電圧が第４の値より大きい電圧であるときには、前記入力信号の電流値は前記第２の値より大きいと判断することを特徴とする付記１３記載の半導体回路装置。
（付記１６）
前記第３電流電圧変換回路は、前記第３電流経路に、前記第５ＭＯＳトランジスタ、前記第５抵抗、及び、第５バイアス回路にゲートが接続する前記第５ＭＯＳトランジスタを含み、前記第４電流電圧変換回路は、前記第４電流経路に、前記第６ＭＯＳトランジスタ、前記第６抵抗、及び、第６バイアス回路にゲートが接続する前記第６ＭＯＳトランジスタを含み、前記第５電流電圧変換回路は、前記第５電流経路に、前記第７ＭＯＳトランジスタ、前記第７抵抗、及び、第７バイアス回路にゲートが接続する前記第７ＭＯＳトランジスタを含むことを特徴とする付記１３記載の半導体回路装置。（図８）
【産業上の利用可能性】
【０１３５】
本発明によれば、広い、入力感度を維持できる入力信号の電流範囲を有する半導体回路装置を提供することができる。
【図面の簡単な説明】
【０１３６】
【図１】図１に、実施例１のＴＩＡ回路１００を示す。
【図２】図２によって、バイアス回路１０、２０、３０、４０の例を示す。
【図３】図３に、ＴＩＡ回路６０及びＴＩＡ回路７０の特徴を表した表を示す。
【図４】図４に、ＴＩＡ回路６０及びＴＩＡ回路７０が有する入力感度についてのグラフを示す。
【図５】図５に、実施例２のＴＩＡ回路２００及び受光素子部２１０を示す。
【図６】図６に、実施例３のＴＩＡ回路３００及びＴＩＡ回路４００を示す。
【図７】図７に、実施例４のＴＩＡ回路５００及び受光素子部２１０を示す。
【図８】図８に、実施例５のＴＩＡ回路６００及び受光素子部２１０を示す。
【図９】図９に、実施例６のＴＩＡ回路７００及び受光素子部８０を示す。
【図１０】図１０に、実施例７のＴＩＡ回路８００及び受光素子部８０を示す。
【符号の説明】
【０１３７】
１００、２００、３００、４００、５００、６００、７００、８００  ＴＩＡ回路
１０、２０、３０、４０、７１６、７１７  バイアス回路
６０、７０、３１０、５３０、５４０、７１０  ＴＩＡ回路
８０、２２０、７２０  切り替え回路
９０  端子
６１、７１、８５、６１２、７１１、８１１、８１２、８１３  Ｐ型ＭＯＳトランジスタ
１１、１２、３１、３２、３４、６２、７２、８２、６１１、６１３、７１２、８１４、８１５、８１６  抵抗
３３、５１、７２１、７２２  差動増幅器
５３、５４  信号
５７、５８、６５、８３、７１５  インダクタンス
５５、６２０  中間ノード
８４、５６  容量
９１  高電位電源
９２  低電位電源
５２、２２２、２２３  反転増幅器
５１０、５１１、５１２、５２０、５２１、５２２  増幅器
８１  フォトダイオード
２２１  振幅検出回路
６１７、６１８、６１９、８１９、８２０、８２１、８２２、８２３、８２４  スイッチ
６３、７３、６４、７４、３５、３６、３９、４２、４３、５１３、５２３、６１４、６１５、６１６、７１３、７１４、８１７、８１８  Ｎ型ＭＯＳトランジスタ
【図９】
0005045370.tif 000002
【図１】
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【図２】
0005045370.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005045370.tif 000009
【図８】
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【図１０】
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