(57)【特許請求の範囲】
【請求項１】
アナログ信号が入力される入力端子と、
前記アナログ信号を出力するための出力端子と、
前記入力端子と前記出力端子の間に設けられたＮチャンネルの第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
前記第１ＭＯＳＦＥＴのゲートと第１固定電圧端子の間に、カソードが前記ゲート側となる向きで配置された第１ダイオードと、
を備えることを特徴とするアナログスイッチ。
【請求項２】
前記アナログ信号は接地電圧を中心として正負にスイングする信号であり、前記第１固定電圧端子にはアナログスイッチのオン状態において、電源電圧が印加されることを特徴とする請求項１に記載のアナログスイッチ。
【請求項３】
前記入力端子と前記出力端子の間に前記第１ＭＯＳＦＥＴと直列に接続され、ゲートが前記第１ＭＯＳＦＥＴのゲートと共通に接続されたＮチャンネルの第２ＭＯＳＦＥＴを更に備えることを特徴とする請求項１に記載のアナログスイッチ。
【請求項４】
前記入力端子と前記第１ＭＯＳＦＥＴのゲートの間に、ＭＩＭ（Metal Insulator Metal）容量として設けられた第１キャパシタをさらに備えることを特徴とする請求項１から３のいずれかに記載のアナログスイッチ。
【請求項５】
前記出力端子と前記第１ＭＯＳＦＥＴのゲートの間に、ＭＩＭ容量として設けられた第２キャパシタをさらに備えることを特徴とする請求項１から４のいずれかに記載のアナログスイッチ。
【請求項６】
前記第１固定電圧端子と前記第１ダイオードのアノードの間の設けられ、前記アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第３ＭＯＳＦＥＴをさらに備えることを特徴とする請求項３に記載のアナログスイッチ。
【請求項７】
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴの接続点と前記第１ダイオードのカソードの間に設けられ、前記アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第４ＭＯＳＦＥＴをさらに備えることを特徴とする請求項３に記載のアナログスイッチ。
【請求項８】
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴの接続点と接地端子の間に設けられ、前記アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第５ＭＯＳＦＥＴをさらに備えることを特徴とする請求項３に記載のアナログスイッチ。
【請求項９】
前記第１ＭＯＳＦＥＴのゲートと第１固定電圧端子の間に、前記第１ダイオードと直列に設けられた第１抵抗をさらに備えることを特徴とする請求項１から３のいずれかに記載のアナログスイッチ。
【請求項１０】
前記入力端子と前記出力端子の間に設けられたＰチャンネルの第６ＭＯＳＦＥＴと、
前記第６ＭＯＳＦＥＴのゲートと第２固定電圧端子の間に、アノードが前記ゲート側となる向きで配置された第２ダイオードと、
をさらに備えることを特徴とする請求項１に記載のアナログスイッチ。
【請求項１１】
アナログ信号が入力される入力端子と、
前記アナログ信号を出力するための出力端子と、
前記入力端子と前記出力端子の間に設けられたＰチャンネルの第６ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
前記第６ＭＯＳＦＥＴのゲートと第２固定電圧端子の間に、アノードが前記ゲート側となる向きで配置された第２ダイオードと、
を備えることを特徴とするアナログスイッチ。
【請求項１２】
前記アナログ信号は接地電圧を中心として正負にスイングする信号であり、前記第２固定電圧端子にはアナログスイッチのオン状態において、接地電圧が印加されることを特徴とする請求項１１に記載のアナログスイッチ。
【請求項１３】
前記入力端子と前記出力端子の間に前記第６ＭＯＳＦＥＴと直列に接続され、ゲートが前記第６ＭＯＳＦＥＴのゲートと共通に接続されたＰチャンネルの第７ＭＯＳＦＥＴを更に備えることを特徴とする請求項１１に記載のアナログスイッチ。
【請求項１４】
前記アナログ信号はオーディオ信号であって、前記出力端子には負荷として電気音響変換素子が接続されることを特徴とする請求項１から１３のいずれかに記載のアナログスイッチ。
【請求項１５】
請求項１から１３のいずれかに記載のアナログスイッチを複数備え、
前記複数のアナログスイッチの出力端子を共通に接続したことを特徴とするセレクタ回路。
【請求項１６】
請求項１から１３のいずれかに記載のアナログスイッチを複数備え、
前記複数のアナログスイッチの入力端子を共通に接続したことを特徴とするセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログスイッチに関する。
【背景技術】
【０００２】
アナログ信号の伝搬経路を遮断したり、伝搬経路を切りかえる目的でアナログスイッチが利用される。一般的なアナログスイッチとしてはトランスファゲートがしばしば利用される。トランスファゲートは、並列に設けられ、互いの両端が共通に接続されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とＰチャンネルＭＯＳＦＥＴを備える。
【０００３】
【特許文献１】特開昭５８−１３０２７号公報
【特許文献２】特開昭５８−１３０２８号公報
【特許文献３】特開平９−８６２５号公報
【特許文献４】特開２００６−１５７１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トランスファゲートにアナログ信号を伝搬させる場合について考察する。トランスファゲートがオンの状態において、ＮチャンネルＭＯＳＦＥＴのゲートにはハイレベル（電源電圧）が、ＰチャンネルＭＯＳＦＥＴのゲートにはローレベル（接地電圧または負の電源電圧）が印加され、電圧が固定される。この状態でアナログスイッチの入力端子に時間的に変動するアナログの入力信号を入力すると、ＭＯＳＦＥＴのゲートソース間電圧が入力信号の変動に応じて変化する。
【０００５】
ゲートソース間電圧が変化するとＭＯＳＦＥＴのオン抵抗が変動するため、出力端子に現れるアナログ信号の波形が歪んでしまう。こうしたアナログスイッチにアナログオーディオ信号やアナログビデオ信号などの低歪みが要求される信号を伝搬させると、音質や画質の低下といった問題を招く。
【０００６】
本発明はかかる課題に鑑みてなされたものであり、その目的は、歪みを低減したアナログスイッチの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様のアナログスイッチは、アナログ信号が入力される入力端子と、アナログ信号を出力するための出力端子と、入力端子と出力端子の間に設けられたＮチャンネルの第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、第１ＭＯＳＦＥＴのゲートと第１固定電圧端子の間に、カソードがゲート側となる向きで配置された第１ダイオードと、を備える。
【０００８】
この態様によると、第１固定電圧端子と第１ＭＯＳＦＥＴのゲート間が、第１ダイオードによってハイインピーダンスとなる。この状態で入力端子にアナログ信号を与えると、ゲートソース間容量（もしくはゲートドレイン間容量）によって入力端子とゲート間がカップリングされ、ゲート電圧が入力信号と同相で変化する。その結果、第１ＭＯＳＦＥＴのゲートソース間電圧の変動が抑制され、オン抵抗の変動も抑制されるため、アナログ信号の歪みを低減できる。
【０００９】
アナログスイッチのオン状態において、第１固定電圧端子には電源電圧が印加されてもよい。つまり、第１固定電圧端子は電源端子であってもよい。このアナログスイッチを用いれば、電源電圧のみを与えればすみ、負のバイアス電圧が不要となるため、回路を簡素化できる。
【００１０】
ある態様のアナログスイッチは、入力端子と出力端子の間に第１ＭＯＳＦＥＴと直列に接続され、ゲートが第１ＭＯＳＦＥＴのゲートと共通に接続されたＮチャンネルの第２ＭＯＳＦＥＴを更に備えてもよい。
【００１１】
ある態様のアナログスイッチは、入力端子と第１ＭＯＳＦＥＴのゲートの間に設けられた第１キャパシタをさらに備えてもよい。
この場合、ゲートと入力端子間が、ＭＯＳＦＥＴのゲートソース間容量（ゲートドレイン間容量）に加えて、第１キャパシタによってもカップリングされるため、ゲート電圧の入力信号に対する追従性を高めることができ、さらに歪みを低減することができる。
【００１２】
ある態様のアナログスイッチは、出力端子と第１ＭＯＳＦＥＴのゲートの間に設けられた第２キャパシタをさらに備えてもよい。
この場合、ゲートと入力端子間が、ＭＯＳＦＥＴのゲートソース間容量（ゲートドレイン間容量）に加えて、第２キャパシタによってもカップリングされるため、ゲート電圧の入力信号に対する追従性を高めることができ、さらに歪みを低減することができる。
【００１３】
ある態様のアナログスイッチは、第１固定電圧端子と第１ダイオードのアノードの間の設けられ、アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第３ＭＯＳＦＥＴをさらに備えてもよい。
【００１４】
ある態様のアナログスイッチは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの接続点と第１ダイオードのカソードの間に設けられ、アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第４ＭＯＳＦＥＴをさらに備えてもよい。
【００１５】
ある態様のアナログスイッチは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの接続点と接地端子の間に設けられ、アナログスイッチのオン、オフに応じて、ゲート電圧が制御される第５ＭＯＳＦＥＴをさらに備えてもよい。
【００１６】
ある態様のアナログスイッチは、第１ＭＯＳＦＥＴのゲートと第１固定電圧端子の間に、第１ダイオードと直列に設けられた第１抵抗をさらに備えてもよい。
抵抗を設けることにより、ゲートと第１固定電圧端子の間のインピーダンスを調節することができ、アナログスイッチのゲイン特性、位相特性を調節することができる。
【００１７】
ある態様のアナログスイッチは、入力端子と出力端子の間に設けられたＰチャンネルの第６ＭＯＳＦＥＴと、第６ＭＯＳＦＥＴのゲートと第２固定電圧端子の間に、アノードがゲート側となる向きで配置された第２ダイオードと、をさらに備えてもよい。
【００１８】
本発明の別の態様もまた、アナログスイッチである。このアナログスイッチは、アナログ信号が入力される入力端子と、アナログ信号を出力するための出力端子と、入力端子と出力端子の間に設けられたＰチャンネルの第６ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、第６ＭＯＳＦＥＴのゲートと第２固定電圧端子の間に、アノードがゲート側となる向きで配置された第２ダイオードと、を備える。
【００１９】
この態様によると、第２固定電圧端子と第２ＭＯＳＦＥＴのゲートの間が、第１ダイオードによってハイインピーダンスとなる。この状態で入力端子にアナログ信号を与えると、ゲートソース間容量（もしくはゲートドレイン間容量）によって入力端子とゲート間がカップリングされ、ゲート電圧が入力信号と同相で変化する。その結果、第１ＭＯＳＦＥＴのゲートソース間電圧の変動が抑制され、オン抵抗の変動も抑制されるため、アナログ信号の歪みを低減できる。
【００２０】
アナログスイッチのオン状態において、第２固定電圧端子には接地電圧を印加してもよい。つまり第２固定電圧端子は接地端子であってもよい。あるいは第２固定電圧端子を負電圧としてもよい。
【００２１】
ある態様のアナログスイッチは、入力端子と出力端子の間に第６ＭＯＳＦＥＴと直列に接続され、ゲートが第６ＭＯＳＦＥＴのゲートと共通に接続されたＰチャンネルの第７ＭＯＳＦＥＴを更に備えてもよい。
【００２２】
本発明のさらに別の態様もまた、アナログスイッチである。このアナログスイッチは、アナログ信号が入力される入力端子と、アナログ信号を出力するための出力端子と、入力端子と出力端子の間に設けられた第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、第１ＭＯＳＦＥＴのゲートと第１固定電圧端子の間に設けられ、アナログ信号の電圧に応じて第１ＭＯＳＦＥＴのゲートを充放電するインピーダンス素子と、を備える。
【００２３】
アナログ信号はオーディオ信号であって、出力端子には負荷として電気音響変換素子が接続されてもよい。電気音響変換素子とは、スピーカ、ヘッドホン、イヤホンなど、アナログの電気信号を、音響波（音）に変換するデバイスをいう。電気音響変換素子のインピーダンスは数Ωから数十Ωと小さいため、ＭＯＳＦＥＴのオン抵抗の変動を抑制する上述のアナログスイッチを好適に利用できる。
【００２４】
本発明のさらに別の態様は、セレクタ回路である。このセレクタ回路は、上述のアナログスイッチを複数備える。複数のアナログスイッチの出力端子は共通に接続される。
この態様によれば、低歪みのマルチプレクサを提供できる。
【００２５】
本発明のさらに別の態様もまた、セレクタ回路である。このセレクタ回路は、上述のアナログスイッチを複数備える。複数のアナログスイッチの入力端子は共通に接続される。
この態様によれば、低歪みのデマルチプレクサを提供できる。
【００２６】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明によれば、低歪みのアナログスイッチが提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３０】
図１は、実施の形態に係るアナログスイッチ１０ａの構成の主要部を示す回路図である。アナログスイッチ１０ａは、入力端子Ｐ１、出力端子Ｐ２、第１ダイオードＤ１、キャパシタＣ１を備える。
【００３１】
アナログスイッチ１０ａは、オン状態において入力端子Ｐ１に入力された入力信号ＩＮを出力端子Ｐ２から出力し、オフ状態において出力端子Ｐ２を入力信号ＩＮと無相関の状態、たとえばハイインピーダンス状態や所定の電圧に固定された状態とする。
【００３２】
入力信号ＩＮは、たとえばオーディオ信号やビデオ信号など、低歪みが要求されるアナログ信号である。もっとも入力信号ＩＮは、その他の任意の信号でもよい。以下の説明では、入力信号ＩＮは、接地電圧（０Ｖ）を中点として正負にスイングする波形を有するものとする。
【００３３】
第１トランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴであって、入力端子Ｐ１と出力端子Ｐ２の間に設けられる。ここでは説明の便宜のため、第１トランジスタＭ１の入力端子Ｐ１側の端子をソース、出力端子Ｐ２側の端子をドレインと呼ぶ。
【００３４】
第１ダイオードＤ１は、第１トランジスタＭ１のゲートと第１固定電圧端子Ｐ３の間に設けられる。第１ダイオードＤ１は、カソードが第１トランジスタＭ１のゲート側、アノードが第１固定電圧端子Ｐ３側となる向きで配置される。
【００３５】
アナログスイッチ１０ａがオンの状態において、第１固定電圧端子Ｐ３には電源電圧Ｖｄｄが印加される。アナログスイッチ１０ａをオフする場合、第１トランジスタＭ１をオフさせればよく、その方法は特に限定されない。たとえば、第１固定電圧端子Ｐ３に接地電圧や負電圧を印加してもよい。あるいは、第１ダイオードＤ１と直列にスイッチ素子を設けて、これをオフして第１トランジスタＭ１のゲートに与えるバイアスを遮断してもよい。図１には、アナログスイッチ１０ａの最も基本的な構成要素のみが示され、オンオフを切りかえるための構成は示されない。言い換えれば、図１は、オン状態におけるアナログスイッチ１０ａの等価回路を示している。
【００３６】
第１トランジスタＭ１のゲートと入力端子Ｐ１の間には、第１キャパシタＣ１が設けられる。第１キャパシタＣ１は、ＭＩＭ（Metal Insulator Metal）容量として形成してもよいし、第１トランジスタＭ１のゲートソース間容量を利用してもよい。ＭＩＭ容量として形成する場合、容量値を第１トランジスタＭ１のサイズとは独立して設計できるという利点がある。ゲートソース間容量を利用する場合、トランジスタサイズを、所望の容量が得られる値に設計する。以下では、ＭＩＭ容量であると寄生容量であるとを問わずに、入力端子Ｐ１と第１トランジスタＭ１のゲート間容量を第１キャパシタＣ１という。
【００３７】
同様に、第１トランジスタＭ１のゲートと出力端子Ｐ２の間に、第２キャパシタを設けてもよい。なお図１には図示しないが、第２キャパシタは第１トランジスタＭ１のゲートドレイン間容量として存在する。ゲートドレイン間容量に加えて、ＭＩＭ容量を設けてもよい。
【００３８】
以上が実施の形態に係るアナログスイッチ１０ａの基本的な構成である。次に図１のアナログスイッチ１０ａの動作を説明する。図２は、図１のアナログスイッチ１０ａの動作状態を示すタイムチャートである。図２の縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【００３９】
図１の回路の効果を明確とするために、第１ダイオードＤ１を設けない回路の動作について考察する。たとえば従来のトランスファゲートのように、トランジスタのゲートに第１ダイオードＤ１が設けられない場合、第１トランジスタＭ１のゲート電圧Ｖｇは図２の破線で示すように電源電圧Ｖｄｄに固定され、第１トランジスタＭ１のゲートソース間電圧Ｖｇｓは、図２に破線で示すように入力信号ＩＮの電圧値に応じて時間的に変化する。その結果、第１トランジスタＭ１のオン抵抗が変動し、第１トランジスタＭ１のドレインソース間電圧が変化するため、出力信号ＯＵＴは入力信号ＩＮに対して歪んでしまう。
【００４０】
これに対して、図１のアナログスイッチ１０ａは以下のように動作する。第１固定電圧端子Ｐ３と第１トランジスタＭ１のゲート間は、第１ダイオードＤ１によってハイインピーダンスとなる。つまり第１トランジスタＭ１のゲート電圧Ｖｇは、電源電圧Ｖｄｄに固定されない。第１ダイオードＤ１は第１トランジスタＭ１を充電する素子として機能する。
【００４１】
この状態で入力端子Ｐ１に図２に示すような接地電圧（０Ｖ）をバイアス点としてスイングする入力信号ＩＮを与えると、第１キャパシタＣ１によって入力端子Ｐ１とゲート間がカップリングされるため、ゲート電圧Ｖｇが入力信号ＩＮと同相で変化する。図２に示すように、第１ダイオードＤ１によって、ゲート電圧Ｖｇは（Ｖｄｄ−Ｖｆ）以上にクランプされる。
【００４２】
入力信号ＩＮの電圧は、第１トランジスタＭ１のソース電圧に相当する。第１トランジスタＭ１のゲートソース間電圧Ｖｇｓは、第１トランジスタＭ１のゲート電圧Ｖｇと入力信号ＩＮの電位差となる。図２に示すように、入力信号ＩＮが入力されて時間を経るにつれて、ゲートソース間電圧Ｖｇｓの変動量が小さくなっていき、ほぼ一定値に安定化される。第１トランジスタＭ１のゲートソース間電圧Ｖｇｓを安定化することにより、オン抵抗Ｒｏｎの変動が抑制されるため、入力信号ＩＮに対する出力信号ＯＵＴの歪みを低減できる。
【００４３】
特に、出力端子Ｐ２に、スピーカやヘッドホンなどのインピーダンスが数Ω〜数十Ωの負荷が接続される場合、第１トランジスタＭ１のオン抵抗の変動による出力信号ＯＵＴの歪みが顕著となる。したがって、図１のアナログスイッチ１０および後述する変形例は、オーディオ用途に好適に用いることができる。
【００４４】
また従来のトランスファゲートであれば、０Ｖをバイアス点として正負にスイングする入力信号ＩＮを伝搬させるためには、ＰチャンネルＭＯＳＦＥＴのゲート電圧を負の電源電圧（−Ｖｄｄ）にバイアスするのが一般的であった。これに対して、図１の回路では、電源電圧Ｖｄｄのみを使用しており、負電源を必要としないため、回路を簡素化できるという利点がある。
【００４５】
また、第１トランジスタＭ１のゲートを第１ダイオードＤ１によってハイインピーダンス状態としているため、仮に抵抗によってハイインピーダンスとした場合に比べて位相遅延を低減することができる。
【００４６】
以下、図１の構成を基本としたいくつかの変形例を説明する。
【００４７】
図３は、第１の変形例に係るアナログスイッチ１０ｂの構成を示す回路図である。図３のアナログスイッチ１０ｂは、図１のアナログスイッチ１０ａの構成に加えて、第２トランジスタＭ２、第２キャパシタＣ２を更に備える。
第２トランジスタＭ２は、第１トランジスタＭ１と同型のＮチャンネルＭＯＳＦＥＴであって、入力端子Ｐ１と出力端子Ｐ２の間に、第１トランジスタＭ１と直列に接続されている。また、第２トランジスタＭ２のゲートは、第１トランジスタＭ１のゲートと共通に接続される。説明の便宜上、第２トランジスタＭ２の出力端子Ｐ２側の端子をソース、第１トランジスタＭ１側の端子をドレインと呼ぶ。
【００４８】
第１トランジスタＭ１のバックゲートは、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１側、つまり第１トランジスタＭ１のドレイン側に接続し、第２トランジスタＭ２のバックゲートは、接続点Ｎ１側、つまり第２トランジスタＭ２のドレイン側に接続することが望ましい。
【００４９】
第２キャパシタＣ２は、第２トランジスタＭ２のゲートと出力端子Ｐ２の間に設けられる。第２キャパシタＣ２は、ＭＩＭ（Metal Insulator Metal）容量として形成してもよいし、第２トランジスタＭ２のゲートソース間容量を利用してもよい。以下では、ＭＩＭ容量であると寄生容量であるとを問わずに、出力端子Ｐ２と第２トランジスタＭ２のゲート間容量を第２キャパシタＣ２という。
【００５０】
図３の変形例によれば、第１トランジスタＭ１のボディダイオード（不図示）と第２トランジスタＭ２のボディダイオード（不図示）が、入力端子Ｐ１と出力端子Ｐ２の間に反対向きに接続される。その結果、アナログスイッチ１０ｂがオフの状態において、入力端子Ｐ１と出力端子Ｐ２のアイソレーションを高めることができる。
【００５１】
図４は、第２の変形例に係るアナログスイッチ１０ｃの構成を示す回路図である。図４のアナログスイッチ１０ｃは、図３の構成に加えて、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第８トランジスタＭ８、第９トランジスタＭ９を備える。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ８、Ｍ９は、アナログスイッチ１０ｃのオン、オフを切りかえるために設けられる。なお、図４において第１キャパシタＣ１、第２キャパシタＣ２は省略している。
【００５２】
第３トランジスタＭ３は、第１固定電圧端子Ｐ３と第１ダイオードＤ１のアノードの間の設けられ、アナログスイッチ１０ｃのオン、オフに応じて、ゲート電圧が制御される。つまり、第３トランジスタＭ３のゲートには、アナログスイッチ１０ｃがオンのときにローレベルとなる制御信号＃ＣＮＴ（明細書中、＃は論理反転を示す）が入力される。
【００５３】
第４トランジスタＭ４は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１と第１ダイオードＤ１のカソードの間に設けられる。第４トランジスタＭ４のゲート電圧は、アナログスイッチ１０ｃのオン、オフに応じて制御される。第４トランジスタＭ４のゲートと接続点Ｎ１の間には、抵抗Ｒ３が設けられる。また、電源端子と第４トランジスタＭ４のゲートの間には、ゲートに制御信号ＣＮＴが入力された第８トランジスタＭ８が設けられる。制御信号ＣＮＴがハイレベルのとき、第８トランジスタＭ８はオフとなる。このとき、第４トランジスタＭ４のゲートは抵抗Ｒ３によってプルダウンされ、第４トランジスタＭ４はオフとなる。制御信号ＣＮＴがローレベルのとき、第８トランジスタＭ８はオンとなり、第４トランジスタＭ４のゲートがハイレベルとなって第４トランジスタＭ４はオンとなる。
【００５４】
第５トランジスタＭ５および第９トランジスタＭ９は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１と接地端子の間に直列に設けられる。第５トランジスタＭ５、第９トランジスタＭ９のゲート電圧は、制御信号ＣＮＴに応じて制御される。第５トランジスタＭ５のゲートは、第４トランジスタＭ４のゲートと共通に接続されている。制御信号ＣＮＴがハイレベルで第８トランジスタＭ８がオフするとき、第５トランジスタＭ５のゲートは抵抗Ｒ３によってプルアップされ、第５トランジスタＭ５はオフとなる。また、第９トランジスタＭ９のゲートには制御信号＃ＣＮＴが入力される。
【００５５】
図４のアナログスイッチ１０ｃによれば、制御信号ＣＮＴがハイレベルのとき、第４トランジスタＭ４、第５トランジスタＭ５、第９トランジスタＭ９がオフ、第３トランジスタＭ３がオンとなり、等価的に図３のアナログスイッチ１０ｂと同じ状態となり、入力端子Ｐ１の入力信号ＩＮを出力端子Ｐ２から出力できる。
【００５６】
制御信号ＣＮＴがローレベルのとき、第５トランジスタＭ５、第９トランジスタＭ９はオンし、接続点Ｎ１が接地される。さらに第４トランジスタＭ４がオンするため、第１トランジスタＭ１、第２トランジスタＭ２のゲートも接地される。その結果、第１トランジスタＭ１、第２トランジスタＭ２は少なくとも一方が必ずオフとなるため、入力端子Ｐ１と出力端子Ｐ２の間を遮断できる。また、第３トランジスタＭ３がオフすることにより第１固定電圧端子Ｐ３から接地に対して無駄な電流が流れるのを防止できる。
【００５７】
第５トランジスタＭ５、第９トランジスタＭ９、第４トランジスタＭ４、第３トランジスタＭ３、第８トランジスタＭ８を設けることにより上述の利点を有するが、いくつかのトランジスタを選択的に用いてもよい。
【００５８】
図５は、第３の変形例に係るアナログスイッチ１０ｄの構成を示す回路図である。図５のアナログスイッチ１０ｄは、図１のアナログスイッチ１０ａに加えて、第６トランジスタＭ６、第２ダイオードＤ２、第３キャパシタＣ３、第４キャパシタＣ４を備える。
【００５９】
第６トランジスタＭ６はＰチャンネルＭＯＳＦＥＴであって、入力端子Ｐ１と出力端子Ｐ２の間に設けられる。第２ダイオードＤ２は、第６トランジスタＭ６のゲートと第２固定電圧端子Ｐ４の間に、アノードが第６トランジスタＭ６のゲート側となる向きで配置される。好ましくはアナログスイッチ１０ｄがオン状態において、第２固定電圧端子Ｐ４には接地電圧が印加される。
【００６０】
第２トランジスタＭ２のゲートと入力端子Ｐ１の間には第３キャパシタＣ３が、ゲートと出力端子Ｐ２の間には第４キャパシタＣ４が設けられる。第３キャパシタＣ３および第４キャパシタＣ４は、ＭＩＭ容量であってもよいし、第６トランジスタＭ６の寄生容量（ゲートソース間容量、ゲートドレイン間容量）であってもよい。
【００６１】
図５の回路によれば、第６トランジスタＭ６のゲートが第２ダイオードＤ２を介して接地されるため、ハイインピーダンスとなる。入力端子Ｐ１と第６トランジスタＭ６のゲート間は、第３キャパシタＣ３によってカップリングされるため、第６トランジスタＭ６のゲート電圧も、入力信号ＩＮと同相でスイングする。その結果、第６トランジスタＭ６のゲートソース間電圧が一定に保たれ、第６トランジスタＭ６のオン抵抗の変動が抑制され、信号の歪みを低減できる。
【００６２】
図５のアナログスイッチ１０ｄによれば、入力端子Ｐ１と出力端子Ｐ２の間の合成インピーダンスが、図１のそれに比べて小さくなるため、信号の減衰を低減できる。
【００６３】
図６（ａ）、（ｂ）は、第４の変形例に係るアナログスイッチ１０ｅ、１０ｆの構成を示す回路図である。図６（ａ）は図５の変形例であって、第５トランジスタＭ５、第１ダイオードＤ１、第１キャパシタＣ１、第２キャパシタＣ２を省略した回路である。
【００６４】
図６（ｂ）のアナログスイッチ１０ｆは、図６（ａ）の構成に加えて、第７トランジスタＭ７を備える。第７トランジスタＭ７はＰチャンネルＭＯＳＦＥＴであって、入力端子Ｐ１と出力端子Ｐ２の間に第６トランジスタＭ６と直列に接続される。第７トランジスタＭ７のゲートは、第６トランジスタＭ６のゲートと共通に接続される。つまり、図６（ａ）、（ｂ）のアナログスイッチ１０ｅ、１０ｆはそれぞれ、図１、図３のアナログスイッチ１０ａ、１０ｂのＰチャンネルＭＯＳＦＥＴで置換し、ダイオードの向きを反対にした回路と把握できる。したがって、図６（ａ）、（ｂ）の回路にも、図４で説明した変形例を適用可能である。
【００６５】
図７は、第５の変形例に係るアナログスイッチ１０ｇの構成を示す回路図である。図７のアナログスイッチ１０ｇは、第１トランジスタＭ１のゲートと第１固定電圧端子Ｐ３の間には、第１ダイオードＤ１と直列に設けられた第１抵抗Ｒ１をさらに備える。抵抗Ｒ１を設けることにより、第１トランジスタＭ１のゲートと第１固定電圧端子Ｐ３の間のインピーダンスを調節できる。抵抗Ｒ１と第１ダイオードＤ１の位置は反対であってもよい。また、図５、図６（ａ）、（ｂ）に示される第２ダイオードＤ２と直列に抵抗を設けてもよい。
【００６６】
上述したいくつかのアナログスイッチを別の観点から見ると、以下のように把握することも可能である。すなわち、ある態様のアナログスイッチは、アナログ信号ＩＮが入力される入力端子Ｐ１と、アナログ信号ＯＵＴを出力するための出力端子Ｐ２と、入力端子Ｐ１と出力端子Ｐ２の間に設けられたＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲートと固定電圧端子の間に設けられ、ＭＯＳＦＥＴのゲートを充電するインピーダンス素子と、を備える。「インピーダンス素子」とは、ＭＯＳＦＥＴのゲート電圧が固定電圧端子の電圧に束縛されることなく変動しうる程度のインピーダンスを有する回路素子を意味する。実施の形態では、インピーダンス素子は、ダイオード、あるいはダイオードと抵抗の組み合わせである。
【００６７】
図８（ａ）、（ｂ）は、上述のいずれかのアナログスイッチ１０〜１０ｇ（単に１０と記す）を利用したセレクタ回路の構成を示すブロック図である。図８（ａ）は、マルチプレクサ２０を示し、図８（ｂ）はデマルチプレクサ３０を示す。図８（ａ）のマルチプレクサ２０は、複数のアナログスイッチ１０を備える。アナログスイッチは上述したいずれの回路であってもよい。複数のアナログスイッチ１０の出力端子は共通に接続され、それぞれの入力端子には異なる信号が入力される。図８（ｂ）のデマルチプレクサ３０は、複数のアナログスイッチ１０を備える。アナログスイッチは上述したいずれの回路であってもよい。複数のアナログスイッチ１０の入力端子は共通に接続され、それぞれの出力端子には異なる回路ブロックが接続される。マルチプレクサ２０、デマルチプレクサ３０によれば、伝搬する信号の歪みを低減することができる。
【００６８】
実施の形態では、アナログスイッチ１０にアナログ信号を伝搬させる場合を説明したが、デジタル信号を伝搬させてもよい。また、２つのアナログスイッチをペアで用いて、差動信号を伝搬させてもよい。
【００６９】
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００７０】
【図１】実施の形態に係るアナログスイッチの構成の主要部を示す回路図である。
【図２】図１のアナログスイッチの動作状態を示すタイムチャートである。
【図３】第１の変形例に係るアナログスイッチの構成を示す回路図である。
【図４】第２の変形例に係るアナログスイッチの構成を示す回路図である。
【図５】第３の変形例に係るアナログスイッチの構成を示す回路図である。
【図６】図６（ａ）、（ｂ）は、第４の変形例に係るアナログスイッチの構成を示す回路図である。
【図７】第５の変形例に係るアナログスイッチの構成を示す回路図である。
【図８】図８（ａ）、（ｂ）は、アナログスイッチを利用したセレクタ回路の構成を示すブロック図である。
【符号の説明】
【００７１】
１０…アナログスイッチ、Ｐ１…入力端子、Ｐ２…出力端子、Ｐ３…第１固定電圧端子、Ｐ４…第２固定電圧端子、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ、Ｃ４…第４キャパシタ、２０…マルチプレクサ、３０…デマルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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