(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなり、トレンチ部を有する活性領域と、
前記活性領域上に形成されたゲート電極と、前記ゲート電極の側面上であって、平面的に見て前記ゲート電極と前記トレンチ部との間に形成された第１のサイドウォールと、前記トレンチ部内に充填され、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層とを有する第１導電型のＭＩＳトランジスタと、
前記トレンチ部と前記素子分離領域との間に設けられ、前記半導体基板からなる基板領域と、
前記基板領域に形成された第１導電型の不純物領域と、
前記素子分離領域上に形成されたダミーゲート電極と、前記ダミーゲート電極の側面上に形成された第２のサイドウォールとを有するマスク部とを備え、
前記基板領域上には、前記マスク部の一部が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記マスク部の一部は、前記第２のサイドウォールからなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記素子分離領域は、ゲート長方向の一方に形成された第１の素子分離領域と、ゲート長方向の他方に形成された前記第１の素子分離領域よりも分離幅の広い第２の素子分離領域とを有し、
前記ダミーゲート電極は、前記第１の素子分離領域上に形成され、前記ゲート電極のゲート長よりも大きいゲート長を有する第１のダミーゲート電極と、前記第２の素子分離領域上に形成され、前記ゲート電極のゲート長と同一のゲート長を有する第２のダミーゲート電極とを有していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第２のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールと、前記第２の内側サイドウォール上に形成された前記第２絶縁膜からなる第２の外側サイドウォールとで構成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第２のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールのみで構成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記トレンチ部の内壁全体は、前記半導体基板で構成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記シリコン混晶層の上面は、前記ゲート電極直下に位置する前記半導体基板の上面の高さに比べて同等以上の高さを有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記不純物領域の接合深さは、前記シリコン混晶層の底面よりも浅いことを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記シリコン混晶層の上に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ゲート電極上に前記金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記金属シリサイド層はニッケル又は白金を含むことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第１導電型のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記第１導電型のシリコン混晶層は、ｐ型ＳｉＧｅ層であることを特徴とする半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板内に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなり、トレンチ部を有する活性領域と、
前記活性領域上に形成されたゲート電極と、前記ゲート電極の側面上であって、平面的に見て前記ゲート電極と前記トレンチ部との間に形成された第１のサイドウォールと、前記トレンチ部内に充填され、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層とを有する第１導電型のＭＩＳトランジスタと、
前記トレンチ部と前記素子分離領域との間に設けられ、前記半導体基板からなる基板領域と、
前記基板領域に形成された第１導電型の不純物領域と、
前記ゲート電極上に形成された金属シリサイド層とを備え、
前記基板領域上には、マスク部が形成されており、
前記素子分離領域は、上面が前記基板領域の上面よりも高く形成されており、
前記マスク部は、前記素子分離領域の側面上に形成された第２のサイドウォールからなることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第２のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールと、前記第２の内側サイドウォール上に形成された前記第２絶縁膜からなる第２の外側サイドウォールとで構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ(Metal Insulator Semiconductor)トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置では、高速動作、低消費電力化、高集積化等の高性能化のため、最小加工寸法の微細化が図られてきた。最小加工寸法が６５ｎｍ以下の世代では、微細化の技術的困難性が極めて高くなり、また、微細化のみによる高性能化に限界が見え始めている。
【０００３】
そこで、微細化によらない高性能トランジスタとして、ＭＩＳ型トランジスタのチャネル領域に対して応力歪みを与えることによりキャリア移動度を向上させる、いわゆる歪みシリコントランジスタが注目されている（例えば、特許文献１、２参照）。例えば、ｐ型ＭＩＳトランジスタでは、主面の面方位が（１００）面であるシリコン基板の主面上に形成されたｐ型ＭＩＳトランジスタのチャネル領域に対して、ゲート長方向に圧縮応力を印加することにより、正孔の移動度が向上しトランジスタ駆動力が増大する。
【０００４】
以下、従来の圧縮応力を有する半導体装置の製造方法について図１３を参照しながら説明する。図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【０００５】
まず、図１３（ａ）に示すように、半導体基板１００の上部に素子分離領域１０１によって囲まれ、半導体基板１００からなる活性領域１００Ａを形成した後、活性領域１００Ａ上にゲート絶縁膜１０２、ゲート電極１０３及び保護絶縁膜１０４を形成する。その後、活性領域１００Ａにおけるゲート電極１０３の側方下の領域にｐ型エクステンション領域１０５を形成する。
【０００６】
次に、図１３（ｂ）に示すように、ゲート電極１０３の側面上にサイドウォール１０６を形成した後、露出している半導体基板１００を所望の深さまでエッチングする。これにより、活性領域１００Ａであって、平面的に見てサイドウォール１０６と素子分離領域１０１との間に位置する領域にトレンチ部１０７を形成する。
【０００７】
次に、図１３(ｃ) に示すように、トレンチ部１０７内にｐ型ＳｉＧｅ層１０８をエピタキシャル成長させる。以降、所定の工程を経て、従来の半導体装置を製造する。
【０００８】
この製造方法によれば、ゲート電極１０３直下のチャネル領域に対して、ゲート長方向に圧縮応力を与えるｐ型ＳｉＧｅ層１０８が設けられたｐ型ＭＩＳトランジスタを有する半導体装置が製造できる。
【特許文献１】米国特許第６６２１１３１号明細書
【特許文献２】特開２００６−１３４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の半導体装置の製造方法では、トレンチ部内に、例えばＳｉＧｅ層などの歪みを含有するシリコン混晶層を制御良く所望の厚さでエピタキシャル成長することができないという不具合がある。
【００１０】
すなわち、ＳｉＧｅ層をエピタキシャル成長する際、トレンチ部内における素子分離領域側の側面には素子分離領域の絶縁膜が露出しており、エピタキシャル成長基板となるシリコンが存在していないため、エピタキシャル成長不良が生じ、所望の厚さでＳｉＧｅ層を形成することが困難である。
【００１１】
本発明は、前記従来の問題に鑑み、所望の厚さで制御良くエピタキシャル成長され、良好な特性を示すシリコン混晶層を備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなり、トレンチ部を有する活性領域と、前記活性領域上に形成されたゲート電極と、前記ゲート電極の側面上であって、平面的に見て前記ゲート電極と前記トレンチ部との間に形成された第１のサイドウォールと、前記トレンチ部内に充填され、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層とを有する第１導電型のＭＩＳトランジスタと、前記トレンチ部と前記素子分離領域との間に設けられ、前記半導体基板からなる基板領域と、前記基板領域に形成された第１導電型の不純物領域とを備えている。
【００１３】
この構成によれば、活性領域に形成されたトレンチ部と素子分離領域との間に、基板領域が設けられている。これにより、活性領域に対して応力を生じさせるシリコン混晶層をトレンチ部内に例えばエピタキシャル成長により形成する場合、トレンチ部内の内壁全体は半導体基板で構成されており、素子分離領域が露出していないため、成長不良が抑制され、制御良くシリコン混晶層を形成することができる。従って、本発明の半導体装置によれば、良好な品質を有するシリコン混晶層を備え、高速に動作が可能な半導体装置を実現することができる。
【００１４】
また、基板領域にはシリコン混晶層と同じ導電型の不純物領域が形成されているため、ＭＩＳトランジスタのソース・ドレイン領域として機能するシリコン混晶層と、半導体基板との間で、リーク電流が発生するのを抑制することができる。従って、本発明の半導体装置によれば、上記の効果に加えて、リーク電流の発生が抑制された信頼性の高い半導体装置を実現することができる。
【００１５】
次に、本発明の半導体装置の製造方法は、半導体基板内に形成された活性領域上に設けられた第１導電型のＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記半導体基板内に前記活性領域を囲む素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後、前記活性領域上に、ゲート電極と、前記ゲート電極上に形成された第１の保護絶縁膜と、前記ゲート電極の側面上に形成された第１のサイドウォールとを有するゲート部を形成する工程（ｂ）と、前記活性領域の端部であって、前記素子分離領域と隣接する基板領域上に、マスク部を形成する工程（ｃ）と、前記半導体基板のうち、平面的に見て前記ゲート部と前記マスク部との間に位置するトレンチ部形成領域をエッチングしてトレンチ部を形成するとともに、前記トレンチ部と前記素子分離領域との間に前記基板領域を残存させる工程（ｄ）と、前記トレンチ部内に、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層を充填する工程（ｅ）と、前記基板領域に第１導電型の不純物領域を形成する工程（ｆ）とを備えている。
【００１６】
この方法によれば、工程（ｃ）で基板領域を覆うマスク部を形成することで、工程（ｄ）で、トレンチ部と素子分離領域との間に基板領域を残存させてトレンチ部を形成することができる。そのため、工程（ｅ）でトレンチ部内にシリコン混晶層をエピタキシャル成長などにより形成する際に、トレンチ部の表面に素子分離領域が露出することなく、トレンチ部の内壁全体が半導体基板で構成されることになり、トレンチ部内に良好にシリコン混晶層をエピタキシャル成長させることができる。その結果、本発明の半導体装置の製造方法を用いれば、所望の特性を示すシリコン混晶層を備え、高速で動作可能な半導体装置を製造することができる。
【発明の効果】
【００１７】
本発明の半導体装置及びその製造方法によれば、活性領域のチャネル領域に対して応力を生じさせるシリコン混晶層を制御良く形成することができ、半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００１９】
まず、図１（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１０の上部にトレンチを形成し、該トレンチ内に絶縁膜を埋め込んで素子分離領域１１ａ、１１ｂを選択的に形成する。これにより、素子分離領域１１ａ、１１ｂによって囲まれた半導体基板１０からなる活性領域１０Ａ、１０Ｂ、１０Ｃが形成される。ここで、素子分離領域１１ａの分離幅は、素子分離領域１１ｂの分離幅よりも狭く、最小ルールにおけるゲート電極のゲート長の２〜５倍である。
【００２０】
次に、リソグラフィ法及びイオン注入法により、半導体基板１０に、例えばＰ（リン）等のｎ型不純物を注入して、活性領域１０Ａ、１０Ｂ、１０Ｃを含む領域にｎ型ウェル領域（図示せず）を形成する。その後、半導体基板１０上の全面に、例えば膜厚が２ｎｍのシリコン酸窒化膜、膜厚が１００ｎｍのポリシリコン膜、及び膜厚が３０ｎｍのシリコン酸化膜を順次形成する。その後、フォトリソグラフィ法及びドライエッチング法により、シリコン酸化膜、ポリシリコン膜及びシリコン酸窒化膜を順次パターニングして、活性領域１０Ａ上にシリコン酸窒化膜からなるゲート絶縁膜１２、ポリシリコン膜からなるゲート電極１３、及びシリコン酸化膜からなる保護絶縁膜１４を形成する。同時に、素子分離領域１１ａ上の中央部に、ダミーゲート絶縁膜１２ａ、ダミーゲート電極１３ａ及びダミー保護絶縁膜１４ａを形成する。一方、素子分離領域１１ｂ上の活性領域１０Ａ側の端部に、ダミーゲート絶縁膜１２ｂ、ダミーゲート電極１３ｂ及びダミー保護絶縁膜１４ｂを形成すると共に、素子分離領域１１ｂ上の活性領域１０Ｃ側の端部に、ダミーゲート絶縁膜１２ｃ、ダミーゲート電極１３ｃ及びダミー保護絶縁膜１４ｃを形成する。なお、このとき、活性領域１０Ｂ、１０Ｃ上にもゲート絶縁膜、ゲート電極及び保護絶縁膜が形成されるが、ここでは図示を省略する。
【００２１】
ここで、ダミーゲート電極１３ａは、ゲート長がゲート電極１３のゲート長よりも大きくて素子分離領域１１ａの分離幅よりも狭くなるように、且つ後工程でダミーゲート電極１３ａの両側面上に形成されるサイドウォールの一部が平面的に見て活性領域１０Ａ、１０Ｂ上にオーバーラップするように形成する。一方、ダミーゲート電極１３ｂ、１３ｃは、ゲート長がゲート電極１３のゲート長と同程度となるように、且つ後工程で形成するサイドウォールの一部が活性領域１０Ａ、１０Ｃ上にオーバーラップするようにそれぞれ形成する。なお、ダミーゲート絶縁膜１２ａ、１２ｂ、１２ｃは必ずしも設ける必要はない。
【００２２】
次に、図１（ｂ）に示すように、半導体基板１０上の全面に、膜厚が５ｎｍのシリコン酸化膜を形成した後、該シリコン酸化膜をエッチバックすることにより、ゲート電極１３の側面上に断面形状がＩ字状のオフセットスペーサ１５を形成するとともに、ダミーゲート電極１３ａ、１３ｂ、１３ｃの側面上に断面形状がＩ字状のオフセットスペーサ１５ａ、１５ｂ、１５ｃをそれぞれ形成する。その後、活性領域１０Ａに、ゲート電極１３及びオフセットスペーサ１５をマスクにして、ｐ型不純物であるボロンをドーズ量４×１０１４ｉｏｎｓ／ｃｍ２で注入してｐ型エクステンション領域１６を形成する。このとき、活性領域１０Ｂ、１０Ｃにも同様にしてｐ型エクステンション領域１６を形成する。
【００２３】
次に、図１（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍのシリコン酸化膜と膜厚が３０ｎｍのシリコン窒化膜とを順次堆積した後、シリコン酸化膜及びシリコン窒化膜からなる積層膜をエッチバックする。これにより、ゲート電極１３の側面上に、オフセットスペーサ１５を介してサイドウォール１９を形成するとともに、ダミーゲート電極１３ａ、１３ｂ、１３ｃの側面上に、オフセットスペーサ１５ａ、１５ｂ、１５ｃを介してサイドウォール１９ａ、１９ｂ、１９ｃをそれぞれ形成する。
【００２４】
ここで、サイドウォール１９は、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７と、内側サイドウォール１７上に形成されたシリコン窒化膜からなる外側サイドウォール１８とでそれぞれ構成されている。同様に、サイドウォール１９ａは、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７ａと、Ｌ字状の内側サイドウォール１７ａ上に形成されたシリコン窒化膜からなる外側サイドウォール１８ａとでそれぞれ構成されている。また、サイドウォール１９ｂは、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７ｂと、内側サイドウォール１７ｂ上に形成されたシリコン窒化膜からなる外側サイドウォール１８ｂとで構成されている。同様に、サイドウォール１９ｃは、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７ｃと、内側サイドウォール１７ｃ上に形成されたシリコン窒化膜からなる外側サイドウォール１８ｃとで構成されている。
【００２５】
次に、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、ダミーゲート絶縁膜１２ａ、ダミーゲート電極１３ａ、ダミー保護絶縁膜１４ａ、オフセットスペーサ１５ａ、及びサイドウォール１９ａを有するマスク部５０ａと、ダミーゲート絶縁膜１２ｂ、ダミーゲート電極１３ｂ、ダミー保護絶縁膜１４ｂ、オフセットスペーサ１５ｂ、及びサイドウォール１９ｂを有するマスク部５０ｂと、ダミーゲート絶縁膜１２ｃ、ダミーゲート電極１３ｃ、ダミー保護絶縁膜１４ｃ、オフセットスペーサ１５ｃ、及びサイドウォール１９ｃを有するマスク部５０ｃとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングする。これにより、活性領域１０Ａ内であって、平面的に見てサイドウォール１９とサイドウォール１９ａ、１９ｂとの間に位置する領域（トレンチ部形成領域）にトレンチ部２０を形成する。このとき、活性領域の端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（以下、「基板領域」と称する）上には、サイドウォール１９ａ、１９ｂが形成されているため、素子分離領域１１ａ、１１ｂとトレンチ部２０との間には半導体基板１０が残存する。この基板領域が残存することで、トレンチ部２０内には素子分離領域１１ａ、１１ｂが露出しない。このとき、活性領域１０Ｂ、１０Ｃにも同様にしてトレンチ部２０が形成される。ここで、トレンチ部２０の深さは、５０ｎｍ程度が望ましい。
【００２６】
次に、図２(ａ) に示すように、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、例えばシランガス（ＳｉＨ４）及びゲルマン（ＧｅＨ４）ガスを、ジボラン（Ｂ２Ｈ６）などのｐ型ドーパントガスとともに６５０〜７００℃の温度で供給することにより、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。このとき、ｐ型ＳｉＧｅ層２１の上面は、ゲート電極１３直下に位置する半導体基板１０の上面の高さに比べて同等以上の高さになるように形成することが望ましい。この場合、ゲート電極１３の下方に形成されるチャネル領域に対して、ｐ型ＳｉＧｅ層２１が十分に応力を加えられるため、ｐ型ＭＩＳトランジスタの駆動能力をより一層高めることができる。
【００２７】
次に、図２(ｂ) に示すように、半導体基板１０に熱処理を行うことにより、ｐ型ＳｉＧｅ層２１中のｐ型不純物を半導体基板１０に拡散させる。これにより、活性領域１０Ａにおける素子分離領域１１ａ、１１ｂとｐ型ＳｉＧｅ層２１との間に位置する領域（基板領域）にｐ型不純物領域２２を形成する。このとき、活性領域１０Ｂ、１０Ｃにも同様にしてｐ型不純物領域２２が形成される。本工程により、サイドウォール１９の外側方下に位置する領域に、ｐ型ＳｉＧｅ層２１及びｐ型不純物領域２２からなるｐ型ソース・ドレイン領域が形成される。
【００２８】
ここで、図２（ｂ）に示す工程では、ｐ型ＳｉＧｅ層２１を含む活性領域１０Ａ、１０Ｂ、１０Ｃに、ゲート電極１３及びサイドウォール１９をマスクにしてｐ型不純物である例えばボロンを、ドーズ量が４×１０１５ｉｏｎｓ／ｃｍ２で、注入角度が１０°〜２５°の注入条件で斜めイオン注入した後、熱処理を行うことでｐ型不純物領域２２を形成してもよい。この場合、ｐ型ＳｉＧｅ層２１中のｐ型不純物のみを拡散させてｐ型不純物領域２２を形成するよりも、基板領域に対して短時間の熱処理で高濃度のｐ型不純物領域２２を確実に形成することができる。
【００２９】
次に、図２（ｃ）に示すように、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、スパッタ法等により、半導体基板１０の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属膜を堆積する。その後、堆積した金属膜をアニールすることにより、ゲート電極１３及びｐ型ＳｉＧｅ層２１の各上に金属シリサイド層２３をそれぞれ形成する。次に、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本実施形態に係る半導体装置を製造することができる。
【００３０】
本実施形態の半導体装置の製造方法の特徴は、図１（ｃ）に示す工程でゲート部５０、及びマスク部５０ａ、５０ｂ、５０ｃを用いてトレンチ部２０を形成することにある。この方法によれば、マスク部５０ａ、５０ｂ、５０ｃを構成するサイドウォール１９ａ、１９ｂ、１９ｃの一部が、活性領域の端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）を覆うため、トレンチ部２０と素子分離領域１１ａ、１１ｂとの間に、基板領域を残存させることができる。その結果、トレンチ部２０の表面に素子分離領域１１ａ、１１ｂが露出することなくトレンチ部２０の内壁全体が半導体基板で構成されることになるため、良好にエピタキシャル成長を行うことができ、所望の特性を示すｐ型ＳｉＧｅ層２１を得ることができる。従って、本実施形態の半導体装置の製造方法によれば、良好な特性を示すｐ型ＳｉＧｅ層を備え、高速で動作可能な半導体装置を製造することができる。
【００３１】
また、本実施形態の半導体装置の製造方法では、マスク部を構成するダミーゲート電極１３ａ、１３ｂ、１３ｃ、ダミー保護絶縁膜１４ａ、１４ｂ、1４ｃ、及びサイドウォール１９ａ、１９ｂ、１９ｃは、ＭＩＳトランジスタのゲート電極１３、保護絶縁膜１４、及びサイドウォール１９と、それぞれ同一工程で形成されるため、マスク部を別途形成するための工程を増加することなく、比較的容易にトレンチ部２０を形成することができる。
【００３２】
なお、本実施形態の半導体装置の製造方法のように、分離幅がゲート電極１３のゲート長に対して十分に大きい素子分離領域１１ｂを備えている場合は、ゲート長がゲート電極１３のゲート長と同じであるダミーゲート電極１３ｂを素子分離領域１１ｂの両端部に１つずつ設けることが望ましい。これにより、ダミーゲート電極１３ｂとダミーゲート電極１３ａを形成する際のマスクレイアウトパターンが比較的容易に形成できる、最適なエッチング条件を使用できるなどの効果が得られる。また、分離幅がゲート電極１３のゲート長よりも大きく、素子分離領域１１ｂの分離幅よりも小さい素子分離領域１１ａを備えている場合は、上述したように所望の領域にトレンチ部２０が形成できるように、素子分離領域１１ａの分離幅、サイドウォール１９ａの幅を考慮して、ダミーゲート電極１３ａのゲート長を設定すればよい。なお、本実施形態の製造方法の素子分離領域１１ａ、１１ｂの分離幅は一例であり、これに限定されるものではない。
【００３３】
次に、図２（ｃ）を用いて本実施形態の半導体装置の構成について簡単に説明する。なお、各構成部材の材料、膜厚、形成方法などは、上述の製造方法で述べた材料と同様である。
【００３４】
図２（ｃ）に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成された素子分離領域１１ａ、１１ｂと、素子分離領域１１ａ、１１ｂに囲まれた半導体基板１０からなり、トレンチ部を有する活性領域１０Ａと、活性領域１０Ａ上に形成されたｐ型ＭＩＳトランジスタと、トレンチ部と素子分離領域１１ａ、１１ｂの間にそれぞれ設けられ、半導体基板１０からなる基板領域と、基板領域に形成されたｐ型不純物領域２２とを備えている。
【００３５】
ここで、ｐ型ＭＩＳトランジスタは、活性領域１０Ａ上に下から順に形成されたゲート絶縁膜１２及びゲート電極１３と、ゲート電極１３の側面上に形成されたオフセットスペーサ１５と、オフセットスペーサ１５上であって、平面的に見てゲート電極１３とトレンチ部との間に形成されたサイドウォール１９と、活性領域１０Ａにおけるゲート電極１３の側方下の領域に形成されたｐ型エクステンション領域１６と、サイドウォール１９の外側方下の領域に形成されたｐ型ＳｉＧｅ層２１及びｐ型不純物領域２２からなるｐ型ソース・ドレイン領域とを有している。ここで、ｐ型ＳｉＧｅ層２１は、トレンチ部内に充填され、活性領域におけるチャネル領域に対して応力を生じさせる。なお、サイドウォール１９は、断面形状がＬ字状の内側サイドウォール１７と、内側サイドウォール１７上に形成された外側サイドウォール１８とで構成されている。また、ゲート電極１３及びｐ型ＳｉＧｅ層２１の上には、金属シリサイド層２３が形成されている。
【００３６】
さらに、本実施形態の半導体装置は、素子分離領域１１ａ、１１ｂ上に下から順にそれぞれ形成されたダミーゲート絶縁膜１２ａ、１２ｂと、ダミーゲート電極１３ａ、１３ｂと、及びダミー保護絶縁膜１４ａ、１４ｂと、ダミーゲート電極１３ａ、１３ｂの側面上に形成されたオフセットスペーサ１５ａ、１５ｂと、オフセットスペーサ１５ａ上であって、基板領域を覆うように形成されたサイドウォール１９ａ、１９ｂとを備えている。なお、サイドウォール１９ａは、断面形状がＬ字状の内側サイドウォール１７ａと、内側サイドウォール１７ａ上に形成された外側サイドウォール１８ａとで構成されている。同様に、サイドウォール１９ｂは、断面形状がＬ字状の内側サイドウォール１７ｂと、内側サイドウォール１７ｂ上に形成された外側サイドウォール１８ｂとで構成されている。
【００３７】
以上の構成を備えた本実施形態の半導体装置では、活性領域１０Ａであって、ゲート電極１３の両側方下に位置する領域に形成されたｐ型ＳｉＧｅ層２１を備えている。このｐ型ＳｉＧｅ層２１は、Ｓｉよりも格子定数が大きいＧｅを含むため、ゲート長方向に圧縮応力歪みを生じさせる。その結果、活性領域１０Ａ内であって、ゲート電極１３の下側に位置するチャネル領域にｐ型ＳｉＧｅ層２１により圧縮応力が加わることで、ｐ型ＭＩＳトランジスタの駆動力を向上させることができ、高速で動作可能な半導体装置を実現することができる。
【００３８】
また、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域である基板領域には、ｐ型不純物領域２２が形成されている。これにより、ｐ型ソース・ドレイン領域（ｐ型ＳｉＧｅ層２１及びｐ型不純物領域２２）と半導体基板１０（ｎ型ウェル領域（図示せず））との間に生じるリーク電流の低減を図ることができる。
【００３９】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法について図３を参照しながら説明する。図３（ａ）〜（ｃ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法を示す断面図である。なお、図３において、図１、図２に示した構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００４０】
まず、第１の実施形態に係る半導体装置の製造方法と同様にして、図１（ａ）及び図１（ｂ）に示す工程を行うことで、ｐ型エクステンション領域１６が形成された図１（ｂ）に示す構成を得る。
【００４１】
次に、図３（ａ）に示すように、半導体基板１０上に、ゲート電極１３、及び後工程でトレンチ部を形成するトレンチ部形成領域の一部を覆い、且つ、活性領域１０Ａ、１０Ｂ、１０Ｃの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域を露出させる開口部を有するレジスト３０を形成する。その後、レジスト３０をマスクにして、活性領域１０Ａ、１０Ｂ、１０Ｃに、ｐ型不純物である例えばボロンをドーズ量が４×１０１５ｉｏｎｓ／ｃｍ２の注入条件でイオン注入する。次いで、レジスト３０を除去した後、注入した不純物を活性化するための熱処理を行って、ｐ型不純物領域２２を形成する。このｐ型不純物領域２２は、半導体基板１０からなり、後工程で形成するｐ型ＳｉＧｅ層と素子分離領域１１ａ、１１ｂとの間に位置する領域に形成されていれば良い。
【００４２】
次に、図３（ｂ）に示すように、図１（ｃ）に示す工程と同様な方法によって、サイドウォール１９、１９ａ、１９ｂ、１９ｃを形成する。その後、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、ダミーゲート絶縁膜１２ａ、ダミーゲート電極１３ａ、ダミー保護絶縁膜１４ａ、オフセットスペーサ１５ａ、及びサイドウォール１９ａを有するマスク部５０ａと、ダミーゲート絶縁膜１２ｂ、ダミーゲート電極１３ｂ、ダミー保護絶縁膜１４ｂ、オフセットスペーサ１５ｂ、及びサイドウォール１９ｂを有するマスク部５０ｂと、ダミーゲート絶縁膜１２ｃ、ダミーゲート電極１３ｃ、ダミー保護絶縁膜１４ｃ、オフセットスペーサ１５ｃ、及びサイドウォール１９ｃを有するマスク部５０ｃとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングすることで、トレンチ部２０を形成する。このとき、素子分離領域１１ａ、１１ｂとトレンチ部２０との間には、ｐ型不純物領域２２が形成された半導体基板１０が残存するため、トレンチ部２０の表面に素子分離領域１１ａ、１１ｂが露出することなく、トレンチ部２０の内壁全体は半導体基板１０で構成される。
【００４３】
次に、図３（ｃ）に示すように、例えばＭＯＣＶＤ法により、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。なお、本変形例の製造方法では、イオン注入により形成されたｐ型不純物領域２２の接合深さが、トレンチ部２０に形成されたｐ型ＳｉＧｅ層２１の底面よりも浅くなっている。続いて、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、ゲート電極１３及びソース・ドレイン領域となるｐ型ＳｉＧｅ層２１の上に金属シリサイド層２３をそれぞれ形成する。その後、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本変形例に係る半導体装置を製造することができる。
【００４４】
本変形例に係る半導体装置の製造方法では、第１の実施形態の半導体装置の製造方法と同様にして、トレンチ部２０を形成する際に、マスク部５０ａ、５０ｂ、５０ｃを構成するサイドウォール１９ａ、１９ｂ、１９ｃの一部が、活性領域の端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）を覆うため、トレンチ部２０と素子分離領域１１ａ、１１ｂとの間に、基板領域を残存させることができる。その結果、トレンチ部２０の内壁全体が半導体基板で構成されることになるため、良好にエピタキシャル成長を行うことができ、所望の特性を示すｐ型ＳｉＧｅ層２１を得ることができる。従って、本変形例の半導体装置の製造方法によれば、良好な特性を示すｐ型ＳｉＧｅ層を備え、高速で動作可能な半導体装置を製造することができる。
【００４５】
また、本変形例の半導体装置の製造方法では、ｐ型不純物領域２２は、ｐ型ＳｉＧｅ層２１におけるゲート電極１３側の側方（サイドウォール１９の下方）には形成されず、ｐ型ＳｉＧｅ層２１と素子分離領域１１ａ、１１ｂとの間に位置する半導体基板１０の領域のみに形成される。この場合、図２（ｃ）に示す第１の実施形態の半導体装置に比べて、短チャネル効果の抑制を図ることができる。その結果、本変形例の半導体装置の製造方法を用いれば、リーク電流が抑制されるとともに、短チャネル効果によるＭＩＳトランジスタの特性の劣化が軽減され、信頼性の高い半導体装置を実現することができる。
【００４６】
また、本変形例の半導体装置の製造方法では、ｐ型不純物領域２２は、ｐ型ＳｉＧｅ層２１を形成する前にイオン注入することにより形成される。このため、第１の実施形態の製造方法のように、ｐ型ＳｉＧｅ層２１を形成した後、該ｐ型ＳｉＧｅ層２１に含まれるｐ型不純物を熱処理で拡散することでｐ型不純物領域を形成する場合に比べて、本変形例の半導体装置の製造方法では、短時間の熱処理で高濃度のｐ型不純物領域２２を比較的容易に形成することができる。
【００４７】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法について図４を参照しながら説明する。図４（ａ）〜（ｃ）は、第２変形例に係る半導体装置の製造方法である。なお、図４において、図１、図２に示した構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００４８】
まず、第１の実施形態に係る半導体装置の製造方法と同様にして、図１（ａ）及び図１（ｂ）に示す工程を行うことで、ｐ型エクステンション領域１６が形成された図１（ｂ）に示す構成を得る。
【００４９】
次に、図４（ａ）に示すように、図１（ｃ）に示すサイドウォールの形成と同様な方法によって、ゲート電極１３の側面上にオフセットスペーサ１５を介してサイドウォール１９を形成するとともに、ダミーゲート電極１３ａ、１３ｂ、１３ｃの側面上にオフセットスペーサ１５ａ、１５ｂ、１５ｃを介してサイドウォール１９ａ、１９ｂ、１９ｃを形成する。
【００５０】
次に、図４（ｂ）に示すように、半導体基板１０上に、ゲート電極１３、サイドウォール１９、及び後の工程でトレンチ部を形成するトレンチ部形成領域の一部を覆い、且つ、活性領域１０Ａ、１０Ｂ、１０Ｃの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）を露出させる開口部を有するレジスト３０を形成する。その後、レジスト３０をマスクにして、活性領域１０Ａ、１０Ｂ、１０Ｃに、ｐ型不純物である例えばボロンをドーズ量が４×１０１５ｉｏｎｓ／ｃｍ２で、注入角度が１０°〜２５°の注入条件で斜めイオン注入する。次に、レジスト３０を除去した後、注入した不純物を活性化するための熱処理を行って、ｐ型不純物領域２２を形成する。このｐ型不純物領域２２は、後工程で形成するｐ型ＳｉＧｅ層と、素子分離領域１１ａ、１１ｂとの間に位置する半導体基板１０からなる領域に形成されていれば良い。
【００５１】
次に、図４（ｃ）に示すように、図１（ｃ）に示すトレンチ部２０の形成と同様な方法によって、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、ダミーゲート絶縁膜１２ａ、ダミーゲート電極１３ａ、ダミー保護絶縁膜１４ａ、オフセットスペーサ１５ａ、及びサイドウォール１９ａを有するマスク部５０ａと、ダミーゲート絶縁膜１２ｂ、ダミーゲート電極１３ｂ、ダミー保護絶縁膜１４ｂ、オフセットスペーサ１５ｂ、及びサイドウォール１９ｂを有するマスク部５０ｂと、ダミーゲート絶縁膜１２ｃ、ダミーゲート電極１３ｃ、ダミー保護絶縁膜１４ｃ、オフセットスペーサ１５ｃ、及びサイドウォール１９ｃを有するマスク部５０ｃとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングすることで、トレンチ部２０を形成する。このとき、素子分離領域１１ａ、１１ｂとトレンチ部２０との間には、ｐ型不純物領域２２が形成された半導体基板１０が残存するため、トレンチ部２０の表面に素子分離領域１１ａ、１１ｂが露出することなく、トレンチ部２０の内壁全体は半導体基板１０で構成される。
【００５２】
続いて、図示は省略するが、例えばＭＯＣＶＤ法により、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。次に、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、ゲート電極１３及びｐ型ＳｉＧｅ層２１の上に金属シリサイド層２３をそれぞれ形成する。その後、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本変形例に係る半導体装置を製造することができる。
【００５３】
本変形例の半導体装置及びその製造方法によれば、図４（ｃ）に示す工程でトレンチ部２０と素子分離領域１１ａ、１１ｂとの間には、ｐ型不純物領域２２が形成された基板領域が設けられている。これにより、トレンチ部２０の内壁全体は半導体基板１０で構成されるため、トレンチ部２０内にエピタキシャル成長により制御良くｐ型ＳｉＧｅ層２１を形成することができる。従って、良好な品質を有するｐ型ＳｉＧｅ層２１を備えた半導体装置を実現することができ、第１の実施形態及び第１変形例の半導体装置及びその製造方法と同様な効果を得ることができる。
【００５４】
（第１の実施形態の第３変形例）            
以下、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法について、図５を参照しながら説明する。図５（ａ）〜（ｃ）は、第３変形例に係る半導体装置の製造方法である。なお、図５において、図１、図２に示した構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００５５】
まず、第１の実施形態に係る半導体装置の製造方法と同様にして、図１（ａ）〜（ｃ）、図２（ａ）に示す工程を順次行って、ｐ型ＳｉＧｅ層２１が形成された図２（ａ）に示す構成を得る。
【００５６】
次に、図５（ａ）に示すように、半導体基板１０上に、ゲート電極１３、オフセットスペーサ１５、サイドウォール１９、及びｐ型ＳｉＧｅ層２１の一部を覆うレジスト３０を形成する。その後、レジスト３０をマスクにして、サイドウォール１９ａ、１９ｂ、１９ｃを構成する外側サイドウォール１８ａ、１８ｂ、１８ｃをそれぞれ除去する。
【００５７】
次に、図５（ｂ）に示すように、レジスト３０を除去した後、活性領域１０Ａ、１０Ｂ、１０Ｃに、ｐ型不純物であるボロンをドーズ量が４×１０１５ｉｏｎｓ／ｃｍ２の注入条件でイオン注入する。その後、注入したｐ型不純物を活性化するための熱処理を行って、ｐ型不純物領域２２を形成する。なお、本変形例では、レジスト３０を除去した後、ボロンのイオン注入を行ったが、レジスト３０をマスクにしてボロンのイオン注入を行ってｐ型不純物領域２２を形成してもよい。あるいは、レジスト３０を除去した後、再度半導体基板１０上にゲート電極１３、オフセットスペーサ１５、サイドウォール１９、及びｐ型ＳｉＧｅ層２１の一部を覆うレジストを形成し、該レジストをマスクにしてボロンのイオン注入を行ってｐ型不純物領域２２を形成してもよい。
【００５８】
次に、図５（ｃ）に示すように、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、ゲート電極１３及びｐ型ＳｉＧｅ層２１の上に金属シリサイド層２３をそれぞれ形成する。その後、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本変形例に係る半導体装置を製造することができる。
【００５９】
本変形例の半導体装置及びその製造方法によれば、第１の実施形態、及びその第１変形例、第２変形例と同様に、トレンチ部２０と素子分離領域１１ａ、１１ｂとの間には、基板領域が設けられている。これにより、トレンチ部２０の内壁全体は半導体基板１０で構成されるため、図５（ａ）に示す工程で、トレンチ部２０内に制御良くｐ型ＳｉＧｅ層２１をエピタキシャル成長させることができる。従って、本変形例の半導体装置及びその製造方法によれば、良好な品質を有するｐ型ＳｉＧｅ層２１を備え、高速に動作可能な半導体装置を実現することができる。
【００６０】
なお、本変形例では、図５（ａ）に示す工程において、内側サイドウォール１７ａ、１７ｂ、１７ｃを残存させたが、必ずしも残存させる必要はなく、内側サイドウォール１７ａ、１７ｂ、１７ｃを全て除去する、又は、内側サイドウォール１７ａ、１７ｂ、１７ｃのうち半導体基板１０に接している部分を除去してもよい。この場合、ｐ型不純物を注入しやすくなるため、より確実にｐ型不純物領域２２を形成することができる。
【００６１】
また、本変形例では、図５（ａ）に示す工程において、ゲート電極１３の側面上に設けられた外側サイドウォール１８は残存させたが、必ずしも残存させる必要はなく、外側サイドウォール１８ａ、１８ｂ、１８ｃとともに外側サイドウォール１８も除去してもよい。この場合、図５（ｂ）に示す工程において、半導体基板１０上にゲート電極１３、オフセットスペーサ１５、内側サイドウォール１７、及びｐ型ＳｉＧｅ層２１の一部を覆うレジストを形成し、該レジストをマスクにしてボロンのイオン注入を行ってｐ型不純物領域２２を形成すれば良い。
【００６２】
なお、第１の実施形態及びその各変形例の製造方法では、ゲート電極１３上に設けられた保護絶縁膜１４は、ｐ型ＳｉＧｅ層２１を形成する際にゲート電極１３上でもエピタキシャル成長が起こるのを防止するために設けられている。従って、保護絶縁膜１４の除去工程は、必ずしも金属シリサイド層２３の形成直前で行う必要はなく、ｐ型ＳｉＧｅ層２１を形成した後であれば、金属シリサイド層２３を形成するまでのどの工程でも保護絶縁膜１４を除去することができる。
【００６３】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図６及び図７は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、第１の実施形態（図１、図２）の構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００６４】
まず、図６（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１０の上部にトレンチを形成し、該トレンチ内に絶縁膜を埋め込んで素子分離領域１１ａ、１１ｂを選択的に形成する。これにより、素子分離領域１１ａ、１１ｂによって囲まれた半導体基板１０からなる活性領域１０Ａが形成される。
【００６５】
次に、リソグラフィ法及びイオン注入法により、半導体基板１０に、例えばＰ（リン）等のｎ型不純物を注入して、ｎ型ウェル領域（図示せず）を形成する。その後、半導体基板１０上の全面に、例えば膜厚が２ｎｍのシリコン酸窒化膜、膜厚が１００ｎｍのポリシリコン膜、及び膜厚が３０ｎｍのシリコン酸化膜を順次形成する。その後、フォトリソグラフィ法及びドライエッチング法により、シリコン酸化膜、ポリシリコン膜及びシリコン酸窒化膜を順次パターニングして、活性領域１０Ａ上にシリコン酸窒化膜からなるゲート絶縁膜１２、ポリシリコン膜からなるゲート電極１３、及びシリコン酸化膜からなる保護絶縁膜１４を形成する。
【００６６】
次に、半導体基板１０上の全面に、膜厚が５ｎｍのシリコン酸化膜を形成した後、該シリコン酸化膜をエッチバックすることにより、ゲート電極１３の側面上に断面形状がＩ字状のオフセットスペーサ１５を形成する。その後、活性領域１０Ａに、ゲート電極１３及びオフセットスペーサ１５をマスクにして、ｐ型不純物であるボロンをドーズ量４×１０１４ｉｏｎｓ／ｃｍ２で注入してｐ型エクステンション領域１６を形成する。
【００６７】
次に、図６（ｂ）に示すように、例えばＣＶＤ法により、例えば膜厚が５ｎｍのシリコン酸化膜と膜厚が３０ｎｍのシリコン窒化膜とを順次堆積した後、シリコン酸化膜及びシリコン窒化膜からなる積層膜をエッチバックすることで、ゲート電極１３の側面上に、オフセットスペーサ１５を介してサイドウォール１９を形成する。ここで、サイドウォール１９は、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７と、Ｌ字状の内側サイドウォール１７上に形成されたシリコン窒化膜からなる外側サイドウォール１８とで構成されている。
【００６８】
次に、図６（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が３０ｎｍのシリコン酸化膜からなる保護膜２４を堆積する。その後、保護膜２４上に、保護膜２４のうち、ゲート電極１３、サイドウォール１９、及び後工程でトレンチ部を形成するトレンチ部形成領域の上に設けられた部分を露出させる開口部を有し、且つ、保護膜２４のうち、素子分離領域１１ａ、１１ｂ上、及び、素子分離領域１１ａ、１１ｂと活性領域１０Ａとの境界位置から活性領域１０Ａ側に所定の距離だけ離れた位置までに亘る領域上に設けられた部分を覆うレジスト３１を形成する。次いで、レジスト３１をマスクにして保護膜２４をエッチングする。これにより、トレンチ部形成領域を露出させる開口部を有し、且つ、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂとの境界領域（基板領域）を覆う保護膜２４を形成する。なお、本実施形態では、素子分離領域１１ａ、１１ｂの全面を覆うようにレジスト３１を形成したが、所定の位置に開口部を有し、且つ、基板領域の上方に形成された保護膜２４を覆っていれば、必ずしも素子分離領域１１ａ、１１ｂ上にレジスト３１を形成する必要はない。
【００６９】
次に、図７（ａ）に示すように、レジスト３１を除去した後、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、保護膜２４からなるマスク部５０ｄとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングする。これにより、活性領域１０Ａにおけるサイドウォール１９と保護膜２４との間に位置する領域（トレンチ部形成領域）にトレンチ部２０を形成する。このとき、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）上には保護膜２４が形成されているため、素子分離領域１１ａ、１１ｂとトレンチ部２０との間には半導体基板１０が残存する。これにより、トレンチ部２０内には素子分離領域１１ａ、１１ｂが露出することなく、トレンチ部２０の内壁全体は半導体基板１０で構成される。
【００７０】
次に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、例えばシランガス（ＳｉＨ４）及びゲルマン（ＧｅＨ４）ガスを、ジボラン（Ｂ２Ｈ６）などのｐ型ドーパントガスとともに６５０〜７００℃の温度で供給することにより、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。このとき、ｐ型ＳｉＧｅ層２１の上面は、ゲート電極１３直下に位置する半導体基板１０の上面の高さに比べて同等以上の高さになるように形成することが望ましい。この場合、ゲート電極１３の下方に形成されるチャネル領域に対して、ｐ型ＳｉＧｅ層２１が十分に応力が加えることができるので、ｐ型ＭＩＳトランジスタの駆動能力をより一層高めることができる。
【００７１】
続いて、半導体基板１０に熱処理を行うことにより、ｐ型ＳｉＧｅ層２１中のｐ型不純物を半導体基板１０に拡散させる。これにより、活性領域１０Ａにおける素子分離領域１１ａ、１１ｂとｐ型ＳｉＧｅ層２１との間に位置する領域（基板領域）にｐ型不純物領域２２を形成する。本工程により、サイドウォール１９の外側方下に位置する領域に、ｐ型ＳｉＧｅ層２１及びｐ型不純物領域２２からなるｐ型ソース・ドレイン領域が形成される。
【００７２】
ここで、上述の工程では、ｐ型ＳｉＧｅ層２１を形成した後に、ｐ型ＳｉＧｅ層２１を含む活性領域１０Ａに、ゲート電極１３及びサイドウォール１９をマスクにしてｐ型不純物である例えばボロンを、ドーズ量が４×１０１５ｉｏｎｓ／ｃｍ２で、注入角度が１０°〜２５°の注入条件で斜めイオン注入した後、熱処理を行うことでｐ型不純物領域２２を形成してもよい。この場合、ｐ型ＳｉＧｅ層２１中のｐ型不純物のみを拡散させてｐ型不純物領域２２を形成するよりも、基板領域に短時間の熱処理で高濃度のｐ型不純物領域２２を確実に形成することができる。
【００７３】
次に、図７（ｃ）に示すように、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、スパッタ法等により、半導体基板１０の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属膜を堆積する。その後、堆積した金属膜をアニールすることにより、ゲート電極１３及びｐ型ＳｉＧｅ層２１の各上に金属シリサイド層２３をそれぞれ形成する。ここで、ｐ型ＳｉＧｅ層２１の形成後であれば、保護膜２４を除去して、ｐ型不純物領域２２上にも金属シリサイド層２３を形成してもよい。次に、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本実施形態に係る半導体装置を製造することができる。
【００７４】
本実施形態の半導体装置の製造方法の特徴は、図７（ａ）に示す工程でゲート部５０及びマスク部５０ｄを用いてトレンチ部２０を形成することにある。この方法によれば、マスク部５０ｄを構成する保護膜２４の一部が、活性領域の端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）を覆うため、トレンチ部２０と素子分離領域１１ａ、１１ｂとの間に、基板領域を残存させることができる。その結果、トレンチ部２０の内壁全体が半導体基板で構成されるため、良好にエピタキシャル成長を行うことができ、所望の特性を示すｐ型ＳｉＧｅ層２１を得ることができる。従って、本実施形態の半導体装置の製造方法によれば、良好な特性を示すｐ型ＳｉＧｅ層を備え、高速で動作可能な半導体装置を製造することができる。
【００７５】
（第２の実施形態の変形例）
以下、本発明の第２の実施形態変形例に係る半導体装置の製造方法について図８を参照しながら説明する。図８（ａ）〜（ｃ）は、本実施形態の変形例に係る半導体装置の製造方法を示す断面図である。なお、図８において、図６、図７に示した構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００７６】
まず、第２の実施形態に係る半導体装置の製造方法と同様にして、図６（ａ）、（ｂ）に示す工程を行うことで、サイドウォール１９が形成された図６（ｂ）に示す構成を得る。
【００７７】
次に、図８（ａ）に示すように、活性領域１０Ａに、ゲート電極１３、オフセットスペーサ１５、及びサイドウォール１９をマスクにしてｐ型不純物であるボロンを、ドーズ量４×１０１４ｉｏｎｓ／ｃｍ２の注入条件でイオン注入した後、熱処理を行ってｐ型不純物領域２２を形成する。
【００７８】
次に、図８（ｂ）に示すように、図６（ｃ）及び図７（ａ）と同様な方法によって、素子分離領域１１ａ、１１ｂ及びｐ型不純物領域２２の一部上に、トレンチ部形成領域を露出させる開口部を有し、且つ、活性領域の端部であって、素子分離領域１１ａ、１１ｂとの境界領域（基板領域）を覆う保護膜２４を形成する。その後、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４及びサイドウォール１９を有するゲート部５０と、保護膜２４からなるマスク部５０ｄをマスクにして、露出している半導体基板１０を所望の深さまでエッチングしてトレンチ部２０を形成する。
【００７９】
次に、図８（ｃ）に示すように、例えばＭＯＣＶＤ法により、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。その後、ゲート電極１３上に設けられた保護絶縁膜１４を除去した後、ゲート電極１３及びソース・ドレイン領域となるｐ型ＳｉＧｅ層２１の上に金属シリサイド層２３をそれぞれ形成する。ここで、ｐ型ＳｉＧｅ層２１を形成した後であれば、保護膜２４を除去してｐ型不純物領域２２上にも金属シリサイド層２３を形成してもよい。次に、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本変形例に係る半導体装置を製造することができる。
【００８０】
本変形例の製造方法では、第２の実施形態の製造方法と同様にして、図８（ｂ）に示す工程で、ゲート部５０及びマスク部５０ｄを用いてトレンチ部２０を形成する。この方法によれば、マスク部５０ｄを構成する保護膜２４の一部が、活性領域の端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）を覆うため、トレンチ部２０と素子分離領域１１ａ、１１ｂとの間に、基板領域を残存させることができる。その結果、トレンチ部２０の内壁全体が半導体基板で構成されるため、良好にエピタキシャル成長を行うことができ、所望の特性を示すｐ型ＳｉＧｅ層２１を得ることができる。従って、本変形例の製造方法によれば、良好な品質を有するｐ型ＳｉＧｅ層２１を備え、高速に動作可能な半導体装置を実現することができる。
【００８１】
なお、本変形例の製造方法では、図８（ａ）に示す工程において、ゲート電極１３及びサイドウォール１９をマスクにしてｐ型不純物領域２２を形成したが、第１の実施形態の第１変形例〜第３変形例と同様な方法によってｐ型不純物領域２２を形成しても良い。すなわち、第１の実施形態の第１変形例における図３（ａ）に示す工程と同様にして、図６（ａ）の工程の後で図６（ｂ）の工程の前に、ゲート電極１３及びオフセットスペーサ１５、並びにトレンチ部形成領域の一部を覆うレジストを注入マスクに用いてｐ型不純物領域２２を形成する方法を用いてもよい。また、第１の実施形態の第２変形例における図４（ｂ）に示す工程と同様にして、図６（ｂ）の工程の後で、図７（ａ）の工程の前、好ましくは図６（ｃ）の工程の前に、ゲート電極１３、オフセットスペーサ１５、サイドウォール１９及びトレンチ部形成領域の一部を覆うレジストを注入マスクに用いてｐ型不純物領域２２を形成する方法を用いてもよい。あるいは、第１の実施形態の第３変形例における図５（ａ）、図５（ｂ）に示す工程と同様にして、図７（ｂ）の工程でｐ型ＳｉＧｅ層２１を形成した後で、図７（ｃ）の工程の前に、半導体基板１０上に、ゲート電極１３、オフセットスペーサ１５、サイドウォール１９及びｐ型ＳｉＧｅ層２１の一部を覆うレジストを注入マスクに用いてｐ型不純物領域２２を形成する方法であってもよい。これらの方法を用いても、本変形例の製造方法と同様な効果を得ることができる。
【００８２】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図９及び図１０は、本実施形態の半導体装置の製造方法を示す断面図である。なお、第１の実施形態（図１、図２）の構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００８３】
まず、図９（ａ）に示すように、第２の実施形態における図６（ａ）に示す工程と同様な方法によって、半導体基板１０における素子分離領域１１ａ、１１ｂに囲まれた活性領域１０Ａ上にゲート絶縁膜１２、ゲート電極１３及び保護絶縁膜１４を形成する。次に、ゲート電極１３の側面上にオフセットスペーサ１５を形成した後、活性領域１０Ａにおけるゲート電極１３の側方にｐ型エクステンション領域１６を形成する。
【００８４】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍのシリコン酸化膜からなる第１絶縁膜１７Ａと、膜厚が３０ｎｍのシリコン窒化膜からなる第２絶縁膜１８Ａとを順次堆積する。
【００８５】
次に、図９（ｃ）に示すように、第２絶縁膜１８Ａ上に、第２絶縁膜１８Ａのうち、ゲート電極１３、サイドウォール１９，及び後工程でトレンチ部を形成するトレンチ部形成領域の上に設けられた部分を露出させる開口部を有し、且つ、第２絶縁膜１８Ａのうち、素子分離領域１１ａ、１１ｂ上、及び、素子分離領域１１ａ、１１ｂと活性領域１０Ａと境界位置から活性領域１０Ａ側に所定の距離だけ離れた位置までに亘る領域上に設けられた部分を覆うレジスト３１を形成する。その後、レジスト３１をマスクにして第２絶縁膜１８Ａ及び第１絶縁膜１７Ａを順次エッチングする。これにより、ゲート電極１３の側面上にオフセットスペーサ１５を介してサイドウォール１９を形成すると共に、素子分離領域１１ａ、１１ｂ上、及び、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂとの境界領域（基板領域）上を覆い、第１絶縁膜１７Ａと第２絶縁膜１８Ａとからなるマスク部５０ｘを形成する。
【００８６】
次に、図１０（ａ）に示すように、レジスト３１を除去した後、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、第１絶縁膜１７Ａ及び第２絶縁膜１８Ａからなるマスク部５０ｘとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングする。これにより、活性領域１０Ａ内であって、平面的に見てサイドウォール１９とマスク部５０ｘ（第１絶縁膜１７Ａ及び第２絶縁膜１８Ａ）との間に位置する領域（トレンチ部形成領域）にトレンチ部２０を形成する。このとき、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）上にはマスク部５０ｘが形成されているため、素子分離領域１１ａとトレンチ部２０との間、及び、素子分離領域１１ｂとトレンチ部２０との間には半導体基板１０が残存する。このため、トレンチ部２０内には素子分離領域１１ａ、１１ｂが露出することなく、トレンチ部２０の内壁全体は、半導体基板１０で構成される。
【００８７】
次に、図１０（ｂ）に示すように、第２の実施形態における図７（ｂ）に示す工程と同様にして、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。その後、半導体基板１０に熱処理を行うことにより、ｐ型ＳｉＧｅ層２１中のｐ型不純物を半導体基板１０に拡散させる。これにより、活性領域１０Ａにおいて、素子分離領域１１ａとｐ型ＳｉＧｅ層２１との間に位置する領域、及び、素子分離領域１１ｂとｐ型ＳｉＧｅ層２１との間に位置する領域にｐ型不純物領域２２を形成する。このとき、熱処理を行う前に、ｐ型ＳｉＧｅ層２１を含む活性領域１０Ａに、ゲート電極１３及びサイドウォール１９をマスクにしてｐ型不純物であるボロンをイオン注入した後、熱処理を行ってｐ型不純物領域２２を形成してもよい。この場合、短時間の熱処理で高濃度のｐ型不純物領域２２を比較的容易に形成することができる。
【００８８】
次に、図１０（ｃ）に示すように、ゲート電極１３上の保護絶縁膜１４を除去した後、スパッタ法等により、半導体基板１０の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属膜を堆積し、堆積した金属膜をアニールすることにより、ゲート電極１３及びｐ型ＳｉＧｅ層２１の上に金属シリサイド層２３をそれぞれ形成する。その後、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本実施形態に係る半導体装置を製造することができる。
【００８９】
本実施形態の半導体装置の製造方法の特徴は、第２の実施形態の半導体装置の製造方法と同様にして、基板領域を覆うマスク部５０ｘを用いてトレンチ部２０を形成することにある。これにより、素子分離領域１１ａ、１１ｂが露出することなくトレンチ部２０が形成されるため、トレンチ部２０内に制御良くｐ型ＳｉＧｅ層２１をエピタキシャル成長させることができる。また、本実施形態の半導体装置の製造方法では、マスク部５０ｘがＭＩＳトランジスタのサイドウォール１９と同一工程で形成されるため、複雑な工程を用いることなく、良好な品質を有するｐ型ＳｉＧｅ層２１を備え、高速に動作可能な半導体装置を比較的容易に製造することができる。
【００９０】
なお、本実施形態の製造方法では、図１０（ｂ）に示す工程において、ｐ型ＳｉＧｅ層２１に含まれる不純物の拡散またはｐ型不純物のイオン注入によってｐ型不純物領域２２を形成したが、第１の実施形態の第１変形例〜第３変形例の製造方法と同様な方法によってｐ型不純物領域２２を形成しても良い。
【００９１】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１１および図１２は、本実施形態の半導体装置の製造方法を示す断面図である。なお、第１の実施形態（図１、図２）の構成部材と同一の構成部材には同一の符号を付すことにより詳細な説明は省略する。
【００９２】
まず、図１１（ａ）に示すように、例えばＳＴＩ法により、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１０の上部にトレンチを形成し、該トレンチ内に絶縁膜が埋め込め込んで素子分離領域１１ａ、１１ｂを選択的に形成する。これにより、素子分離領域１１ａ、１１ｂによって囲まれた半導体基板１０からなる活性領域１０Ａが形成される。このとき、上面が活性領域１０Ａの上面よりも、例えば３０ｎｍ程度高くなるように素子分離領域１１ａ、１１ｂを形成し、活性領域１０Ａと素子分離領域１１ａ、１１ｂとの境界に段差を設ける。このとき、例えば、活性領域１０Ａ上にシリコン酸化膜及びシリコン窒化膜からなる膜厚５０ｎｍの保護膜を形成した状態で、ＣＭＰ法を用いてトレンチ内に絶縁膜を埋め込み、その後、活性領域１０Ａ上の保護膜を除去することによって、活性領域１０Ａと素子分離領域１１ａ、１１ｂとの境界に所望の段差を設けることができる。あるいは、素子分離領域１１ａ、１１ｂを形成した後、活性領域１０Ａの上部をエッチングして、活性領域１０Ａと素子分離領域１１ａ、１１ｂとの境界に所望の段差を設けてもよい。続いて、ｎ型ウェル領域（図示せず）を形成した後、活性領域１０Ａ上にシリコン酸窒化膜からなるゲート絶縁膜１２、ポリシリコン膜からなるゲート電極１３及びシリコン酸化膜からなる保護絶縁膜１４を形成する。
【００９３】
次に、図１１（ｂ）に示すように、半導体基板１０上の全面にシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、ゲート電極１３の側面上に断面形状がＩ字状のオフセットスペーサ１５を形成するとともに、素子分離領域１１ａ、１１ｂの側面上に断面形状がＩ字状のオフセットスペーサ１５ｅを形成する。このとき、オフセットスペーサ１５ｅは必ずしも形成する必要はない。その後、活性領域１０Ａにおけるゲート電極１３の側方下の領域にｐ型エクステンション領域１６を形成する。
【００９４】
次に、図１１（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、シリコン酸化膜及びシリコン窒化膜を順次堆積した後、シリコン酸化膜及びシリコン窒化膜からなる積層膜をエッチバックすることにより、ゲート電極１３の側面上にオフセットスペーサ１５を介してサイドウォール１９を形成するとともに、素子分離領域１１ａ、１１ｂの側面上にはオフセットスペーサ１５ｅを介してサイドウォール１９ｅを形成する。ここで、サイドウォール１９は、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７と、内側サイドウォール１７上に形成されたシリコン窒化膜からなる外側サイドウォール１８とで構成されている。同様に、サイドウォール１９ｅは、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７ｅと、内側サイドウォール１７ｅ上に形成されたシリコン窒化膜からなる外側サイドウォール１８ｅとで構成されている。
【００９５】
次に、図１２（ａ）に示すように、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、オフセットスペーサ１５、及びサイドウォール１９を有するゲート部５０と、オフセットスペーサ１５ｅ及びサイドウォール１９ｅを有するマスク部５０ｅとをマスクにして、露出している半導体基板１０を所望の深さまでエッチングする。これにより、活性領域１０Ａの端部であって、平面的に見てサイドウォール１９とサイドウォール１９ｅとの間の領域（トレンチ部形成領域）にトレンチ部２０を形成する。このとき、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂと隣接する領域（基板領域）上にはマスク部５０ｅが形成されているため、素子分離領域１１ａとトレンチ部２０との間、及び、素子分離領域１１ｂとトレンチ部２０との間には、半導体基板１０が残存する。このため、トレンチ部２０内には素子分離領域１１ａ、１１ｂが露出することなく、トレンチ部２０の内壁全体は半導体基板１０で構成される。
【００９６】
次に、図１２（ｂ）に示すように、第２の実施形態における図７（ｂ）に示す工程と同様にして、トレンチ部２０内を充填するようにｐ型ＳｉＧｅ層２１をエピタキシャル成長させる。その後、半導体基板１０に熱処理を行うことにより、ｐ型ＳｉＧｅ層２１中のｐ型不純物を半導体基板１０に拡散させる。これにより、活性領域１０Ａにおける、素子分離領域１１ａ、１１ｂとｐ型ＳｉＧｅ層２１との間に位置する領域にｐ型不純物領域２２を形成する。このとき、熱処理を行う前に、ｐ型ＳｉＧｅ層２１を含む活性領域１０Ａに、ゲート電極１３及びサイドウォール１９をマスクにしてｐ型不純物であるボロンをイオン注入した後、熱処理を行ってｐ型不純物領域２２を形成してもよい。
【００９７】
次に、図１２（ｃ）に示すように、ゲート電極１３上の保護絶縁膜１４を除去した後、スパッタ法等により、半導体基板１０の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属膜を堆積し、堆積した金属膜をアニールすることにより、ゲート電極１３及びｐ型ＳｉＧｅ層２１の各上部に金属シリサイド層２３を形成する。その後、半導体基板１０上に、層間絶縁膜、コンタクトプラグ、金属配線等（図示せず）を形成することによって、本実施形態に係る半導体装置を製造することができる。
【００９８】
本実施形態の半導体装置の製造方法によれば、第２の実施形態及びその変形例と同様にして、活性領域１０Ａの端部であって、素子分離領域１１ａ、１１ｂとの境界領域（基板領域）を覆うマスク部５０ｅを用いてトレンチ部２０を形成する。これにより、素子分離領域１１ａ、１１ｂが露出することなくトレンチ部が形成されるので、トレンチ内に制御良くｐ型ＳｉＧｅ層２１をエピタキシャル成長させることができる。また、本実施形態の半導体装置の製造方法では、素子分離領域１１ａ、１１ｂの上面を半導体基板１０の上面よりも高くして段差を設けることで、ＭＩＳトランジスタのサイドウォール１９形成時に段差部分に自己整合的にマスク部５０ｅを形成することができる。その結果、本実施形態の半導体装置を用いれば、良好な品質を有するｐ型ＳｉＧｅ層２１を備え、高速に動作可能な半導体装置を比較的容易に製造することができる。
【００９９】
なお、本実施形態の製造方法では、図１２（ｂ）に示す工程において、ｐ型ＳｉＧｅ層２１からの拡散またはｐ型不純物のイオン注入によってｐ型不純物領域２２を形成したが、第１の実施形態の第１変形例〜第３変形例と同様な方法によってｐ型不純物領域２２を形成してもよい。
【０１００】
なお、本発明に係る第１〜第４の実施形態及びその各変形例では、ｐ型ＭＩＳトランジスタを用いて説明したが、ｎ型ＭＩＳトランジスタであっても、例えばシリコン混晶層として、ｐ型ＳｉＧｅ層の代わりにｎ型ＳＩＣ層を用いれば、本発明の半導体装置およびその製造方法と同様な効果を得ることができる。
【産業上の利用可能性】
【０１０１】
本発明の半導体装置及びその製造方法は、半導体装置の高性能化に有用である。
【図面の簡単な説明】
【０１０２】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態の第３変形例に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｃ）は、第４の実施形態の半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第４の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１０３】
１０      半導体基板 
１０Ａ、１０Ｂ、１０Ｃ      活性領域 
１１ａ、１１ｂ  素子分離領域 
１２      ゲート絶縁膜 
１２ａ、１２ｂ、１２ｃ      ダミーゲート絶縁膜  
１３      ゲート電極 
１３ａ、１３ｂ、１３ｃ      ダミーゲート電極 
１４      保護絶縁膜 
１４ａ、１４ｂ、１４ｃ      ダミー保護絶縁膜 
１５      オフセットスペーサ 
１５ａ、１５ｂ、１５ｃ      オフセットスペーサ 
１６      ｐ型エクステンション領域 
１７、１７ａ、１７ｂ、１７ｃ      内側サイドウォール 
１７Ａ    第１絶縁膜 
１８、１８ａ、１８ｂ、１８ｃ      外側サイドウォール 
１８Ａ    第２絶縁膜 
１９、１９ａ、１９ｂ、１９ｃ      サイドウォール
２０      トレンチ部 
２１      ｐ型ＳｉＧｅ層 
２２      ｐ型不純物領域 
２３      金属シリサイド層 
２４      保護膜 
３０、３１      レジスト  
５０      ゲート部 
５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｘ      マスク部 
【図１】
0005107680.tif 000002
【図２】
0005107680.tif 000003
【図３】
0005107680.tif 000004
【図４】
0005107680.tif 000005
【図５】
0005107680.tif 000006
【図６】
0005107680.tif 000007
【図７】
0005107680.tif 000008
【図８】
0005107680.tif 000009
【図９】
0005107680.tif 000010
【図１０】
0005107680.tif 000011
【図１１】
0005107680.tif 000012
【図１２】
0005107680.tif 000013
【図１３】
0005107680.tif 000014