(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭ（動的ランダムアクセスメモリ）素子であって、
第一リセスゲートが設けられたメモリアレイ領域、及び第二リセスゲートが設けられた周辺回路領域を有しており、前記第一リセスゲート及び第二リセスゲートがはめ込まれている半導体基板と、
前記第一リセスゲートと前記半導体基板との間に設けられた第一ゲート酸化膜と、
前記第二リセスゲートと前記半導体基板との間に設けられた第二ゲート酸化膜とを含み、
前記第一リセスゲートは、前記半導体基板に形成された第一垂直側壁部分及び第一Ｕ字型底部を有する第一ゲートトレンチにはめ込まれ、
前記第二リセスゲートは、前記半導体基板に形成された第二垂直側壁部分及び第二Ｕ字型底部を有する第二ゲートトレンチにはめ込まれており、
前記第一ゲート酸化膜は、第一厚さを有し、
前記第二ゲート酸化膜は、前記第二リセスゲートと該第二リセスゲートに隣接するドレインドープ領域との間に位置する前記第二垂直側壁部分に設けられた第一部分が、前記第一厚さよりも厚い第二厚さを有し、前記第一部分以外の部分である第二部分が、前記第一厚さを有していることを特徴とするＤＲＡＭ素子。
【請求項２】
前記第一リセスゲートの幅は前記第二リセスゲートの幅よりも狭いことを特徴とする請求項１記載のＤＲＡＭ素子。
【請求項３】
前記第一リセスゲート及び第二リセスゲートは、ポリシリコン、金属、またはその組み合わせによりつくられることを特徴とする請求項１記載のＤＲＡＭ素子。
【請求項４】
前記第二リセスゲート及び前記ドレインドープ領域は、ＮＭＯＳトランジスタを構成していることを特徴とする請求項１に記載のＤＲＡＭ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディープトレンチキャパシタＤＲＡＭ（動的ランダムアクセスメモリ）に関し、特にＤＲＡＭの周辺回路のトランジスタ素子に関する。
【背景技術】
【０００２】
当業者に周知のとおり、ＤＲＡＭのメモリセルは高電圧で動作するため、その周辺回路の高電圧ＭＯＳ（金属酸化膜半導体）トランジスタ素子のゲート酸化膜の信頼性は重要である。
【０００３】
Ｐ＋ゲートＭＯＳトランジスタ素子のホウ素突き抜け現象を抑制するため、現在ではＤＰＮ（デカップルドプラズマ窒化）という技術で窒素をＤＲＡＭ周辺回路のゲート酸化膜に注入することが一般的である。しかし、ゲート酸化膜に高濃度窒素を注入する方法では、高電圧ＭＯＳトランジスタ素子のゲート酸化膜の信頼性が低下する欠点がある。
【０００４】
したがって、従来の技術の問題は、ＤＲＡＭ周辺回路のＰ＋ゲートＭＯＳトランジスタ素子の性能と、高電圧Ｎ＋ゲートＭＯＳトランジスタ素子の信頼性とが両立できないというところにある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の問題を解決するため、改良されたＤＲＡＭ周辺回路のＮＭＯＳトランジスタ素子を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明はＤＲＡＭ（動的ランダムアクセスメモリ）素子を提供する。該ＤＲＡＭ素子は、第一リセスゲートが設けられたメモリアレイ領域、及び第二リセスゲートが設けられた周辺回路領域を有しており、前記第一リセスゲート及び第二リセスゲートがはめ込まれている半導体基板と、前記第一リセスゲートと前記半導体基板との間に設けられた、均一な厚さの第一ゲート酸化膜と、前記第二リセスゲートと前記半導体基板との間に設けられた、不均一な厚さの第二ゲート酸化膜とを含む。
【発明の効果】
【０００７】
本発明は、ＤＲＡＭ周辺回路の低電圧Ｐ＋ゲートＭＯＳトランジスタ素子の性能と、高電圧Ｎ＋ゲートＭＯＳトランジスタ素子のゲート酸化膜の信頼性とを兼ね備えたＮＭＯＳトランジスタ素子を提供する。
【発明を実施するための最良の形態】
【０００８】
かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。
【０００９】
図１を参照する。図１は本発明におけるＤＲＡＭ素子の一部領域を表す断面図である。図１に示すように、ＤＲＡＭ素子１には、少なくともメモリアレイ領域１００と周辺回路領域２００とが設けられている。メモリアレイ領域１００には複数のメモリセル１０が設けられ、各メモリセル１０はそれぞれＥＵＤ（拡張Ｕ字型装置）１２とディープトレンチ容量１４とを含む。
【００１０】
説明を簡素化するため、図１には１個のメモリセル１０のみが描かれている。上記ＥＵＤ１２は、ＲＣＡＴ（リセスチャネルアレイ装置）、またはリセスゲートＭＯＳトランジスタ素子とも呼ばれる。
【００１１】
ＥＵＤ１２は、リセスゲート１２１と、ソースドープ領域１２３と、ドレインドープ領域１２４と、ゲート酸化膜１２５とを含む。リセスゲート１２１は、所定の深さまでエッチングされたゲートトレンチ１２２にはめ込まれた素子であり、ポリシリコン、金属、またはその組み合わせでつくられる。
【００１２】
ゲートトレンチ１２２には垂直側壁部分１２２ａ及びＵ字型底部１２２ｂがある。ＥＵＤ１２のＵ字型チャネル１２６はこのＵ字型底部１２２ｂにある。
本発明の好ましい実施例では、ディープトレンチ容量構造１４に、ドープポリシリコン層１４１と、ＯＮＯ（酸化珪素−窒化珪素−酸化珪素からなる誘電層）などの側壁容量誘電層１４２とが含まれる。ドープシリコン構造１４１はディープトレンチ容量構造１４の上電極として利用される。
【００１３】
説明を簡素化するため、図１ではディープトレンチ容量構造１４の埋め込みプレートを示さず、ディープトレンチ容量構造１４の上部構造のみ描くとする。
【００１４】
また、ディープトレンチ容量構造１４の上部にはＳＳＢＳ（単側埋め込みストラップ）プロセスによりＳＳＢＳ１４３が形成されるとともに、トレントトップ酸化物（ＴＴＯ）１４４が形成されている。ＴＴＯ１４４は、ＨＤＣＶＤ（高密度化学的気相成長）法などで酸化珪素を堆積して作成するものである。
【００１５】
上記ＳＳＢＳプロセスは以下のプロセスを含む。まず側壁容量誘電層１４２及びポリシリコン層（Poly-2）１４１を第一所定深さまでエッチバックし、他のポリシリコン層（Poly-3）を埋め込んで第二所定深さまでエッチバックした後、Poly-3に不対称のスペーサーを形成し、このスペーサーに覆われないPoly-3及びPoly-2をエッチングする。最後にＴＴＯ酸化珪素絶縁層を埋め込んでＣＭＰ（化学的機械的研磨）法で平坦化する。
【００１６】
ＥＵＤ１２は、ドレインドープ領域１２４を通してディープトレンチ容量構造１４のＳＳＢＳ１４３から拡散した拡散領域１４５と接続される。電子または電流は、ビット線（図示せず）からコンタクトプラグ１３０、ＥＵＤ１２のソースドープ領域１２３、開かれたＵ字型チャネル１２６、ドレインドープ領域１２４、及び拡散領域１４５からなる経路を通ってディープトレンチ容量構造１４の上電極に運ばれ、データにアクセスする。
【００１７】
本発明の好ましい実施例では、ＥＵＤ１２でリセスゲート１２１を収容するゲートトレンチ１２２は、深さｄ１が1500〜2000Åであって、幅ｗ１が200〜600Åである。
【００１８】
また、周辺回路領域２００内の半導体基板１０２には少なくとも高電圧ＭＯＳトランジスタ素子２０と低電圧ＭＯＳトランジスタ素子３０とが設けられ、高電圧ＭＯＳトランジスタ素子２０と低電圧ＭＯＳトランジスタ素子３０との間には、両者を分離するＳＴＩ（シャロートレンチ分離）１０４が設けられている。
【００１９】
上記高電圧ＭＯＳトランジスタ素子２０は、リセスゲート２２１と、ソースドープ領域２２３と、ドレインドープ領域２２４と、ゲート酸化膜２２５とを含む。リセスゲート２２１は、所定の深さまでエッチングされたゲートトレンチ２２２にはめ込まれた素子であり、ポリシリコン、金属、またはその組み合わせでつくられる。
【００２０】
本発明の好ましい実施例では、高電圧ＭＯＳトランジスタ素子２０はＮＭＯＳトランジスタであって、そのリセスゲート２２１はＮ＋型ドープポリシリコンゲートである。また、ソースドープ領域２２３に更に濃度が高いＮ＋ドープ領域２２３ａを設け、ドレインドープ領域２２４に更に濃度が高いＮ＋ドープ領域２２４ａを設けることができる。
【００２１】
ゲートトレンチ２２２は垂直側壁部２２２ａ及びＵ字型底部２２２ｂを有し、高電圧ＭＯＳトランジスタ素子２０のＵ字型チャネル２２６はＵ字型底部２２２ｂに設けられている。本発明の好ましい実施例では、リセスゲート２２１を収容するゲートトレンチ２２２の深さｄ２は、ゲートトレンチ１２２の深さｄ１と同じく1500〜2000Åであるが、ゲートトレンチ２２２の幅ｗ２はゲートトレンチ１２２の幅ｗ１よりも広く、1300〜1600Åとなる。
【００２２】
本発明では、周辺回路領域２２０内の高電圧ＭＯＳトランジスタ素子２０のゲート構造と、メモリアレイ領域１００内のＥＵＤ１２のゲート構造とがいずれも半導体基板１０２にはめ込まれているので、製作工程が同一である。
【００２３】
また、高電圧ＭＯＳトランジスタ素子２０のゲート酸化膜２２５は少なくとも２種類の厚さを有し、独特な非対称構造を呈している。その厚い部分２２５ａは高電圧ＭＯＳトランジスタ素子２０のリセスゲート２２１とドレインドープ領域２２４との間に位置し、薄い部分２２５ｂはリセスゲート２２１とドレインドープ領域２２３との間に位置する。
【００２４】
ゲート酸化膜２２５ｂは、ゲートトレンチ２２２のドレインドープ領域２２３に近い側の垂直側壁部分２２２ａからＵ字型底部２２２ｂに延びる。本発明の好ましい実施例では、ゲート酸化膜２２５ａは厚さが150〜300Åであって、ゲート酸化膜２２５ｂは厚さが20〜60Åである。
【００２５】
本発明の好ましい実施例では、低電圧ＭＯＳトランジスタ素子３０は平面チャネルＰＭＯＳトランジスタであり、ゲート３２１と、Ｐ＋ソースドープ領域３２３と、Ｐ＋ドレインドープ領域３２４と、ゲート酸化膜３２５とを含み、そのゲート３２１はＰ＋ドープポリシリコンゲートである。ゲート３２１の側壁にはスペーサー３３０が形成されている。ソースドープ領域３２３は低濃度ドープドレイン（ＬＤＤ）３２３ａを含み、ドレインドープ領域３２４はＬＤＤ３２４ａを含み、ＬＤＤ３２３ａとＬＤＤ３２４ａとの間は平面Ｐ型チャネル３２６である。
【００２６】
図２及び図３を参照する。図２及び図３は、本発明における高電圧ＭＯＳトランジスタ素子２０の非対称ゲート酸化膜２２５を形成する方法を表す説明図である。上記素子と同一の素子には同じ番号がつけられている。まず、図２に示すように、半導体基板１０２に酸化珪素層４０２と窒化珪素層４０４とを形成し、フォトリソグラフィー工程でメモリアレイ領域１００及び周辺回路領域２００内の半導体基板１０２にゲートトレンチ１２２、２２２を形成する。ゲートトレンチ１２２は垂直側壁部分１２２ａ及びＵ字型底部１２２ｂを有し、ゲートトレンチ２２２は垂直側壁部分２２２ａ及びＵ字型底部２２２ｂを有する。
【００２７】
ゲートトレンチ１２２の深さとゲートトレンチ２２２の深さとは実質的に同じであるが、ゲートトレンチ２２２の幅ｗ２はゲートトレンチ１２２の幅ｗ１よりもはるかに広い。本発明の好ましい実施例では、ゲートトレンチ２２２の幅ｗ２は約1300〜1600Åであり、ゲートトレンチ１２２の幅ｗ１は約200〜600Åである。
【００２８】
続いて、チルト角イオン注入工程で、フッ素などの不純物を、所定の入射角θでゲートトレンチ２２２の片側の垂直側壁部分２２２ａに注入する。本発明の好ましい実施例では、この不純物をＵ字型底部２２２ｂの一部に注入することができる。
【００２９】
上記チルト角イオン注入の入射角θは０〜３０度であって、望ましくは１０〜１５度である。また、上記不純物はゲート酸化膜の成長速度を異にするものでなければならない。
【００３０】
メモリアレイ領域１００内のゲートトレンチ１２２の幅は、周辺回路領域２００内のゲートトレンチ２２２の幅よりもはるかに狭いので、上記チルト角イオン注入工程ではゲートトレンチ１２２の垂直側壁部分１２２ａ及びＵ字型底部１２２ｂ、特にゲートトレンチ１２２のＵ字型底部１２２ｂに不純物を注入しない。
【００３１】
図３に示すように、チルト角イオン注入工程の完了後に、熱酸化工程（例えば酸化炉工程）で、ゲートトレンチ１２２とゲートトレンチ２２２とにそれぞれゲート酸化膜１２５とゲート酸化膜２２５とを形成する。ゲートトレンチ２２２の片側の垂直側壁部分２２２ａにはフッ素が注入されているため、その酸化速度はフッ素が注入されていないゲートトレンチ２２２の他の部分よりも早く、それによって生成したゲート酸化膜２２５ａは比較的に厚い。
【００３２】
最終的に生成したゲート酸化膜２２５は２種類の厚さを有し、非対称の構造となる。本発明の好ましい実施例では、ゲート酸化膜２２５ａの厚さは約150〜300Åであり、ゲート酸化膜２２５ｂの厚さは約20〜60Åである。
【００３３】
前記チルト角イオン注入工程では、ゲートトレンチ１２２の垂直側壁部分１２２ａ及びＵ字型底部１２２ｂ、特にゲートトレンチ１２２のＵ字型底部１２２ｂに不純物を注入しないので、メモリアレイ領域１００内のトランジスタの製作工程には影響しない。
【００３４】
以上は本発明の好ましい実施例であり、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００３５】
本発明は従来の技術を変更したもので、実施可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明におけるＤＲＡＭ素子の一部領域を表す断面図である。
【図２】本発明における高電圧ＭＯＳトランジスタ素子の非対称ゲート酸化膜を形成する方法を表す第一説明図である。
【図３】本発明における高電圧ＭＯＳトランジスタ素子の非対称ゲート酸化膜を形成する方法を表す第二説明図である。
【符号の説明】
【００３７】
１              ＤＲＡＭ素子
１０              メモリセル
１２              ＥＵＤ
１４              ディープトレンチ容量
２０              高電圧ＭＯＳトランジスタ素子
３０              低電圧ＭＯＳトランジスタ素子
１００              メモリアレイ領域
１０２              半導体基板
１０４              ＳＴＩ
１２１、２２１      リセスゲート
１２２、２２２      ゲートトレンチ
１２２ａ、２２２ａ  垂直側壁部分
１２２ｂ、２２２ｂ  Ｕ字型底部
１２３、２２３      ソースドープ領域
１２４、２２４      ドレインドープ領域
１２５、２２５      ゲート酸化膜
２２５ａ〜ｂ、３２５  ゲート酸化膜
１２６、２２６      Ｕ字型チャネル
１３０              コンタクトプラグ
１４１              ドープポリシリコン層
１４２              側壁容量誘電層
１４３              ＳＳＢＳ
１４４              ＴＴＯ
１４５              拡散領域
２２３ａ、２２４ａ  Ｎ＋ドープ領域
３２１              ゲート
３２３              Ｐ＋ソースドープ領域
３２３ａ、３２４ａ  ＬＤＤ
３２４              Ｐ＋ドレインドープ領域
３２６              平面Ｐ型チャネル
３３０              スペーサー
４０２              酸化珪素層
４０４              窒化珪素層
【図１】
0004857307.tif 000002
【図２】
0004857307.tif 000003
【図３】
0004857307.tif 000004