(57)【特許請求の範囲】
【請求項１】
(a) 半導体基板上において下部電極用の第１の導電層を形成するステップと、
(b) 前記下部電極上の一部に第１の磁性膜、絶縁膜及び第２の磁性膜の順に積層される積層構造を含むＭＴＪ素子部を選択的に形成するステップと、
(c) 前記ＭＴＪ素子部の側面及び表面を少なくとも覆ってシリコン窒化膜を形成するステップとを備え、
前記ステップ(c) は、水素ガスあるいはヘリウムガスを含み、かつアンモニアガスを含まない成膜ガスの条件下でＣＶＤ法を用いて前記シリコン窒化膜を形成するステップを含み、
前記ステップ(c) において、前記成膜ガスはヘリウム及びシランを含み、前記ＣＶＤ法は第１の流量でヘリウムを供給し、かつ第２の流量でシランを供給して行うＣＶＤ法を含み、前記第１の流量は前記第２の流量の１００ないし１２５倍に設定される、
半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記ステップ(c) は、２００〜３５０℃の温度条件を満足して実行されるステップを含む、
半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記積層構造における前記絶縁膜は酸化マグネシウムを含む、
半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記積層構造における前記絶縁膜は酸化アルミニウムを含み、
前記温度条件は２００〜３００℃を含む、
半導体装置の製造方法。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記第２の磁性膜はボロンを含む磁性体を構成材料とする、
半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記第２の磁性膜はコバルト鉄ボロンを構成材料とする、
半導体装置の製造方法。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ＣＶＤ法は平行平板型ＣＶＤ装置を用いて行われるＣＶＤ法を含む、
半導体装置の製造方法。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体基板上の領域は、メモリセル形成領域と周辺回路形成領域とを含み、
前記第１の導電層、前記ＭＴＪ素子部及び前記シリコン窒化膜は前記メモリセル形成領域に形成され、
前記ＭＴＪ素子部は、前記第２の磁性膜上にさらに上部電極が積層される積層構造を含み、
(d) 前記半導体基板上の前記周辺回路形成領域において周辺回路用絶縁膜を形成するステップと、
(e) 前記メモリセル形成領域における前記シリコン窒化膜を貫通する第１の貫通孔を形成すると共に、前記周辺回路形成領域における前記周辺回路用絶縁膜を貫通する第２の貫通孔とを形成するステップと、
(f) 前記メモリセル形成領域において、前記第１の貫通孔を介して前記ＭＴＪ素子部の前記上部電極に電気的に接続される第１の配線と、前記周辺回路形成領域において、前記第２の貫通孔を介して前記周辺回路絶縁膜下の所定の下層配線と電気的に接続される第２の配線とを形成するステップとをさらに備え、
前記シリコン窒化膜と前記周辺回路用絶縁膜とは膜厚が同程度に形成される、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、この発明は、ＭＴＪ(Magnetic Tunnel Junction)素子等のメモリ素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭは、メモリ素子に磁性体を用い磁性体の磁化の向きによってデータを記憶する、すなわち、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。ＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
【０００３】
ＭＲＡＭのメモリ素子を覆う保護膜として、シリコン窒化膜（プラズマＳｉＮ膜）を形成する方法が従来用いられている。このシリコン窒化膜は、アンモニアガス（ＮＨ3）、シランガス（ＳｉＨ4）、及び窒素ガス（Ｎ2）を成膜ガスとして用いてＣＶＤ法により形成するのが一般的であった。このようなシリコン窒化膜の形成方法は例えば特許文献１に開示されている。
【０００４】
【特許文献１】特開２００７−３０５６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、成膜ガスとしてＮＨ3を用いるとＭＴＪ素子の特性を劣化させてしまうということが経験的に知られるようになった。
【０００６】
また、ＮＨ3を用いず、ＳｉＨ4及びＮ2とを成膜ガスとして用いてＣＶＤ法によりシリコン窒化膜を形成した場合、絶縁性が良好なシリコン窒化膜を形成することができないという問題点があった。
【０００７】
この発明は上記問題点を解決するためになされたもので、ＭＴＪ素子の特性を劣化させることなく、良好な絶縁性を有するシリコン窒化膜をＭＴＪ素子の保護膜として形成することができる半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施の形態によれば、ＭＴＪ素子部の側面及び表面を少なくとも覆ってシリコン窒化膜を形成する。シリコン窒化膜の形成は、水素ガスあるいはヘリウムガスを含み、かつアンモニアガスを含まない成膜ガス（例えば、ＳｉＨ4/ＮＨ3/Ｎ2の３種類のガス）の条件下でＣＶＤ法を用いてシリコン窒化膜を形成する。そして、成膜温度は２００〜３５０℃の範囲に設定される。
【発明の効果】
【０００９】
この実施の形態によれば、成膜ガスとしてＮＨ3を用いることなくシリコン窒化膜を形成しているため、シリコン窒化膜の形成によってＭＴＪ素子の特性に悪影響を及ぼすことはない。
【００１０】
さらに、この実施の形態による製造方法は、成膜ガスとしてＮＨ3に替えてＨｅあるいはＨ2を用いることにより、良好な絶縁性を有するシリコン窒化膜を形成することができる効果を奏する。
【発明を実施するための最良の形態】
【００１１】
＜発明の原理＞
一般的な配線工程に用いられるシリコン窒化膜は、平行平板型プラズマＣＶＤ装置を用い、４００℃前後の成膜温度で成膜される。この際、成膜ガスとして、ＳｉＨ4/ＮＨ3/Ｎ2の３種類のガスが用いられる。
【００１２】
しかしながら、上記成膜条件でシリコン窒化膜をＭＴＪ素子の保護膜として形成すると、ＭＴＪ素子の磁性劣化を起こすことが経験的に知られている。その原因は、ＮＨxラジカルにより、磁性膜が窒化されることに起因する悪影響であることが推定される。
【００１３】
さらに、ＮＨxラジカルがＭＴＪ素子の磁性膜の磁性材料と反応することにより、当該磁性膜の磁性を劣化されることが推定される。特に、磁性膜が強磁性体であるコバルト鉄ボロン（ＣｏＦｅＢ）合金等、ボロン（Ｂ）含有物等を構成材料としている場合、ＮＨxラジカルによりＢの拡散が生じた結果、磁性膜に悪影響を及ぼすことが推定される。
【００１４】
したがって、ＭＴＪ素子の保護膜としてシリコン窒化膜を形成する場合、成膜ガスとしてＮＨ3を用いないことが第１条件となる。
【００１５】
また、ＭＴＪ素子の特性劣化を抑制し、シリコン窒化膜を形成する場合において、２００〜３５０℃以下の成膜温度で行うことが第２条件となる。
【００１６】
上記した第１及び第２の条件下で、ＭＴＪ素子の保護膜となるシリコン窒化膜を絶縁性良く形成する製造方法が本願発明となる。なお、上記第２条件については後に詳述する。
【００１７】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＭＲＡＭのメモリセル部（メモリセル形成領域）における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が横長の矩形状の下部電極ＥＢ１が形成され、下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１（上部電極ＥＴ１）が形成される。さらに、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の横長矩形状のシリコン窒化膜３３が形成される。また、ＭＴＪ素子ＭＤ１の中心部にはビアホール４０が設けられる。
【００１８】
図２〜図２１は実施の形態１のＭＲＡＭにおけるメモリセル部の製造方法を示す断面図である。なお、図２〜図２１は図１のＡ−Ａ断面に相当する。以下、図２〜図２１を参照して実施の形態１のＭＲＡＭの製造方法を説明する。
【００１９】
まず、図２に示すように、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域１となる。
【００２０】
そして、図３に示すように、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
【００２１】
次に、図４に示すように、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
【００２２】
続いて、図５に示すように、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散した後、ゲート電極１２の側面に２層構造のサイドウォール１３を形成する。その後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱ１が形成される。
【００２３】
次に、図６に示すように、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれコバルトシリサイド領域１５を形成する。
【００２４】
続いて、図７に示すように、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のコバルトシリサイド領域１５と電気的に接続される。
【００２５】
さらに、図８に示すように、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
【００２６】
続いて、図９に示すように、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して微細孔７２が選択的に形成され、さらに、微細孔７２を含む領域上における層間絶縁膜２１を貫通して配線孔６２が選択的に形成され、その後、微細孔７２及び配線孔６２を埋め込んでＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
【００２７】
その後、図１０に示すように、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３が選択的に形成され、さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成され、その後、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ（ワード線））が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
【００２８】
その後、図１１に示すように、全面にシリコン窒化膜である層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
【００２９】
そして、図１２に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
【００３０】
続いて、図１３に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。
【００３１】
その後、図１４に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
【００３２】
続いて、図１５に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る。これらＭＴＪ素子ＭＤ１及び上部電極ＥＴ１がＭＴＪ素子部となる。
【００３３】
次に、図１６に示すように、ＭＴＪ素子部（ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１）を含む全面にシリコン窒化膜３３を形成する。この際、上記第２条件を遵守すべく、ＭＴＪ素子ＭＤ１を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）でシリコン窒化膜３３を成膜する。その結果、シリコン窒化膜３３はＭＴＪ素子ＭＤ１の表面及び側面上に直接形成される。そして、リソグラフィ技術を用いてシリコン窒化膜３３上にレジストパターン３４を選択的に形成する。
【００３４】
さらに、図１７に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてシリコン窒化膜３３及び下部電極層３０をパターニングして、パターニングされたシリコン窒化膜３３及び下部電極ＥＢ１を得る。
【００３５】
このように、シリコン窒化膜３３及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ１の表面及び側面はシリコン窒化膜３３によって保護される。このため、下部電極層３０の残渣がＭＴＪ素子ＭＤ１の側面に付着する等に起因するＭＴＪ素子ＭＤ１のリーク電流発生を効果的に抑制することができる。
【００３６】
図１８は図１７の着目領域ｖ１の拡大構造を示す説明図である。なお、同図において、シリコン窒化膜３３の図示を省略している。同図に示すように、下部電極ＥＢ１上にＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるＭＴＪ素子部を得ることができる。なお、ＭＴＪ素子ＭＤ１の詳細構造は下部磁性膜６（ピン層）、トンネル絶縁膜７及び上部磁性膜８（フリー層）の積層構造となる。
【００３７】
次に、図１９に示すように、ＳｉＯ2からなる層間絶縁膜３５を全面に形成する。この際、層間絶縁膜３５から水素，水分が拡散しても、シリコン窒化膜３３の存在により、ＭＴＪ素子ＭＤ１への磁性ダメージを抑制上することができる。
【００３８】
その後、図２０に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、上部電極ＥＴ１の上方において、シリコン窒化膜３３及び層間絶縁膜３５を貫通するビアホール４０（第１の貫通孔）を選択的に形成する。この際、シリコン窒化膜３３は層間絶縁膜３５の貫通時のストッパー膜として機能する。
【００３９】
次に、ビアホール４０にＣｕ配線３７を埋め込むと共に層間絶縁膜３５上にＣｕ配線３７を形成することによりビット線を得る。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７が形成される。
【００４０】
図２１は図２０の着目領域ｖ２の拡大構造を示す説明図である。同図に示すように、ビアホール４０は、シリコン窒化膜３３及び層間絶縁膜３５貫通して、ＭＴＪ素子部の上部電極ＥＴ１と接続される。
【００４１】
最後に、全面に層間絶縁膜（図示せず）を形成することにより、図１で示した、下部電極ＥＢ１、ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるメモリセル部を有する実施の形態１のＭＲＡＭが完成する。
【００４２】
以下、実施の形態１のＭＲＡＭの製造方法の特徴である、図１６で示したシリコン窒化膜３３の成膜方法について詳述する。
【００４３】
まず、シリコン窒化膜３３の成膜装置として、平行平板型プラズマＣＶＤ装置を用いる。そして、成膜ガスとして、ＮＨ3を含まないという第１条件を満足すべく、ＳｉＨ4/Ｎ2/ヘリウムガス（Ｈｅ）を用いる。例えば、ＳｉＨ4の流量は１〜５００（sccm）、Ｎ2の流量は８０〜４００００（sccm）、Ｈｅの流量は１００〜５００００（sccm）が設定可能である。
【００４４】
また、成膜時の圧力は１〜２０(Torr)、平行平板型プラズマＣＶＤ装置における平行平板間の電極間隔は５〜１５ｎｍ、ＲＦパワーは０．１〜１０Ｗ／ｃｍ2に設定される。また、成膜温度は上記第２条件を満足すべく２００〜３５０℃に設定される。
【００４５】
なお、ＭＴＪ素子ＭＤ１の磁性体材料の電気磁気特性に影響を及ぼさない上限温度は、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がアルミナ（Ａｌ2Ｏ3）等の酸化アルミニウム（ＡｌＯｘ）の場合は３００℃であり、トンネル絶縁膜７の構成材料が酸化マグネシウム（ＭｇＯ）の場合は３５０℃である。
【００４６】
したがって、上記第２の条件を考慮してシリコン窒化膜３３を形成する際、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がＡｌＯｘの場合は成膜温度は２００〜３００℃が理想的な成膜温度であり、トンネル絶縁膜７の構成材料がＭｇＯの場合は２００〜３５０℃が理想的な成膜温度となる。
【００４７】
トンネル絶縁膜７の構成材料がＡｌＯｘとＭｇＯとで上限温度が異なるのは以下の理由による。ＡｌＯｘはアモルファス状態、ＭｇＯは結晶状態でトンネル絶縁膜７（トンネルバリア）として使用される。したがって、ＭｇＯは結晶化させるためにアニールが必要であり、アニール温度として３５０℃程度は必要となる。しかし、アニール温度を高温にしすぎるとＭＴＪ素子ＭＤ１のピン層の磁気特性が劣化する点を考慮して上限温度を３５０℃に設定している。一方、ＡｌＯｘの場合は上述のようにアモルファス状態で使用するため、結晶化アニールは不要である。このため、３００℃程度の低温プロセスが要求されるため、上限温度を３００℃に設定している。
【００４８】
また、成膜温度の下限を２００℃以上に設定するのは、平行平板型プラズマＣＶＤ装置を用いて成膜温度を２００℃未満でシリコン窒化膜３３を形成するのは実質的に困難であるからである。
【００４９】
図２２はＨｅのＳｉＨ4に対す得る流量比と形成されるシリコン窒化膜３３のリーク電流との関係を示すグラフである。この際のＮ2の流量は８０（sccm）程度であり、成膜温度は２７５℃である。
【００５０】
同図に示すように、Ｈｅの流量がＳｉＨ4の流量に対し、１００〜１２５倍を呈する場合、リーク電流が１．Ｅ−１０（１０-10）を下回る良好な絶縁性のシリコン窒化膜３３を成膜することができる。
【００５１】
上述のように、ＮＨ3を用いないという第１条件、及び高くとも３５０℃以下の成膜温度で行うという第２条件を満足する場合、ＳｉＨ4／Ｎ2／Ｈｅを成膜ガスに用い、例えば、１：８０：１００の流量比条件を満足するようにＳｉＨ4：Ｎ2：Ｈｅのガス流量を設定する（以下、「ガス流量基準設定値」と略記）ことが理想とされる。
【００５２】
上記ガス流量基準設定値によって、良好な絶縁特性を有するシリコン窒化膜３３を得ることができる理由として、Ｈｅによる大流量希釈によりＮ2が分解されやすくなる点が考えられる。その結果、Ｎ2はキャリアガスとしてだけではなく、反応性ガスとしてシリコン窒化膜３３の成膜に寄与することができる。
【００５３】
なお、図２２のグラフから、ＳｉＨ4に対するＨｅの流量が１００〜１２５の範囲に収まるように、上記ガス流量基準設定値から、ＳｉＨ4の流量を低減したり、Ｈｅの流量を増加させることとは勿論可能である。
【００５４】
一方、ＮＨ3を成膜ガスに用いていないため、ＮＨ3に起因して磁性膜６，８の磁性を劣化させる等、ＭＴＪ素子ＭＤ１に対する悪影響を確実に回避することができる。したがって、フリー層となる上部磁性膜８にＣｏＦｅＢ等、Ｂ含有物等を構成材料に用いても上部磁性膜８に悪影響を及ぼすことはない。さらに、成膜温度は上記第２条件に沿ってＭＴＪ素子ＭＤ１の磁性体材料の電気磁気特性に影響を及ぼさない温度に設定されている。
【００５５】
その結果、シリコン窒化膜３３の形成によって、ＭＴＪ素子ＭＤ１の特性は劣化させることはない。例えば、従来のように、ＮＨ3を成膜ガスに用い、成膜温度を４００℃前後でシリコン窒化膜３３相当物を形成した場合に比べ、書込みスイッチング電流Ｉｓｗのバラツキを１０％前後減少させることが期待できる。
【００５６】
なお、成膜ガスとしてＨｅの替わりに水素（Ｈ2）を用いることも可能である。例えば、ＳｉＨ4：Ｈ2：Ｎ2の流量比を１：３０：８０とした成膜ガスを用いてシリコン窒化膜３３を成膜することにより、リーク電流が１．Ｅ−１０を下回る良好な絶縁性のシリコン窒化膜３３を成膜することができる。
【００５７】
このように、実施の形態１のＭＲＡＭの製造方法は、成膜ガスとしてＮＨ3を用いることなくシリコン窒化膜３３を形成しているため、シリコン窒化膜３３の形成によってＭＴＪ素子ＭＤ１の特性に悪影響を及ぼすことはない。
【００５８】
さらに、実施の形態１のＭＲＡＭの製造方法は、成膜ガスとしてＮＨ3に替えてＨｅあるいはＨ2を用いることにより、良好な絶縁性を有するシリコン窒化膜３３を形成することができる効果を奏する。
【００５９】
加えて、比較的安価な平行平板型プラズマＣＶＤ装置を用いてシリコン窒化膜３３を形成することができるため、製造コストの低減を図ることができる。
【００６０】
＜実施の形態２＞
図２３はこの発明の実施の形態２のＭＲＡＭにおける周辺回路部（周辺回路形成領域）の製造方法の一部を示す断面図である。
【００６１】
図２３で示す周辺回路部において、半導体基板１００からその上方のリード線２５ｒ，デジット線２５ｄ（Ｃｕ配線２５）に至る構造は、図２〜図１０で示したメモリセル部と同様に製造されるため、同一符号を付して説明を省略する。ただし、周辺回路部の第３メタル配線はＣｕ配線２５はデジット線、リード線的な機能は有さず、一般的な第３メタル配線として機能する。また、周辺回路部においても。チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなり、ＭＯＳトランジスタＱ１と同様に、ＭＯＳトランジスタＱ２が形成される。
【００６２】
以下、実施の形態１の図１１〜図２０と図２３とを参照して、実施の形態２のＭＲＡＭの製造方法を説明する。
【００６３】
図１１及び図２３に示すように、全面にシリコン窒化膜である層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。なお、周辺回路部にはビアホール９は形成しない。
【００６４】
そして、図１２に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
【００６５】
続いて、図１３に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。この際、周辺回路部におけるバリアメタル層２８及びビア埋込金属層２９はすべて除去される。
【００６６】
その後、図１４に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
【００６７】
続いて、図１５に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る。この際、周辺回路部におけるＭＴＪ用膜３１及び上部電極層３２は全て除去される。
【００６８】
次に、図１６に示すように、ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を含む全面にシリコン窒化膜３３を形成する。この際、シリコン窒化膜３３は層間絶縁膜２６と同程度の膜厚で形成される。そして、リソグラフィ技術を用いてシリコン窒化膜３３上にレジストパターン３４を選択的に形成する。
【００６９】
さらに、図１７に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてシリコン窒化膜３３及び下部電極層３０をパターニングして、パターニングされたシリコン窒化膜３３及び下部電極ＥＢ１を得る。この際、周辺回路部におけるシリコン窒化膜３３及び下部電極層３０は全て除去される。
【００７０】
次に、図１９に示すように、ＳｉＯ2からなる層間絶縁膜３５を全面に形成する。
【００７１】
その後、図２０及び図２３に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、上部電極ＥＴ１の上方において、シリコン窒化膜３３及び層間絶縁膜３５を貫通するビアホール４０を形成する。
【００７２】
一方、周辺回路部において、層間絶縁膜２６（周辺回路用絶縁膜）及び層間絶縁膜３５の下層部を貫通して微細孔７４（第２の貫通孔）を選択的に形成し、さらに、微細孔７４を含む領域上における層間絶縁膜３５の上層部を貫通して配線孔６４を選択的に形成する。
【００７３】
この際、メモリセル部におけるビアホール４０の形成と周辺回路部における微細孔７４の形成とを同一工程で行う。したがって、同程度の膜厚の同一材料（シリコン窒化膜）のシリコン窒化膜３３及び層間絶縁膜２６に対してビアホール４０及び微細孔７４を形成するため、精度良くビアホール４０及び微細孔７４を形成することができる。
【００７４】
すなわち、シリコン窒化膜３３及び層間絶縁膜２６をエッチングストッパーとして層間絶縁膜３５に対するエッチング処理を行った後、同一膜厚、同一材料のシリコン窒化膜３３及び層間絶縁膜２６に対しエッチング処理によりビアホール４０及び微細孔７４を形成することにより、精度良くビアホール４０及び微細孔７４を形成することができる。
【００７５】
次に、図２０に示すように、メモリセル部において、ビアホール４０にＣｕ配線３７を埋め込むと共に層間絶縁膜３５上にＣｕ配線３７（第１の配線）を形成することによりビット線を得る。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。
【００７６】
一方、図２３に示すように、周辺回路部において、微細孔７４及び配線孔６４にＣｕ配線３７（第２の配線）を埋め込んで形成する。その結果、Ｃｕ配線３７は配線孔６４及び微細孔７４を介して第３メタル配線であるＣｕ配線２５（下層配線）と電気的に接続される。
【００７７】
最後に、全面に層間絶縁膜（図示せず）を形成することにより、図１で示した、下部電極ＥＢ１、ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるメモリセル部を有する実施の形態２のＭＲＡＭが完成する。
【図面の簡単な説明】
【００７８】
【図１】この発明の実施の形態１であるＭＲＡＭのＭＴＪ素子部における平面構造を示す平面図である。
【図２】実施の形態１のＭＲＡＭにおけるメモリセル構成の製造方法を示す断面図である。
【図３】実施の形態１の製造方法を示す断面図である。
【図４】実施の形態１の製造方法を示す断面図である。
【図５】実施の形態１の製造方法を示す断面図である。
【図６】実施の形態１の製造方法を示す断面図である。
【図７】実施の形態１の製造方法を示す断面図である。
【図８】実施の形態１の製造方法を示す断面図である。
【図９】実施の形態１の製造方法を示す断面図である。
【図１０】実施の形態１の製造方法を示す断面図である。
【図１１】実施の形態１の製造方法を示す断面図である。
【図１２】実施の形態１の製造方法を示す断面図である。
【図１３】実施の形態１の製造方法を示す断面図である。
【図１４】実施の形態１の製造方法を示す断面図である。
【図１５】実施の形態１の製造方法を示す断面図である。
【図１６】実施の形態１の製造方法を示す断面図である。
【図１７】実施の形態１の製造方法を示す断面図である。
【図１８】実施の形態１の製造方法を示す断面図である。
【図１９】実施の形態１の製造方法を示す断面図である。
【図２０】実施の形態１の製造方法を示す断面図である。
【図２１】実施の形態１の製造方法を示す断面図である。
【図２２】ヘリウムガスのシランガスに対す得る流量比と形成されるシリコン窒化膜のリーク電流との関係を示すグラフである。
【図２３】この発明の実施の形態２のＭＲＡＭにおける周辺回路部の製造方法の一部を示す断面図である。
【符号の説明】
【００７９】
３０  下部電極層、３１  ＭＴＪ用膜、３２  上部電極層、３３  シリコン窒化膜、３４  レジストパターン、ＥＢ１  下部電極、ＥＴ１  上部電極、ＭＤ１  ＭＴＪ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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