(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に厚みの異なる複数種の絶縁膜を備えた半導体装置の製造方法であって、
前記半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、
前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、
デスカム処理により、前記第１の絶縁膜にプラズマによる活性イオン種を作用させ、前記第１の絶縁膜の表面を親水性とする第３の工程と、
ｎ型ウェルの一部を含む前記第１の領域の表層に正電荷をイオン注入して帯電させる第４の工程と、
前記第４の工程により帯電した正電荷量が前記ｎ型ウェルの一部に生成される負電荷量よりも大きい状態を保つ待機時間内に、前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第５の工程と、
前記レジストパターンを除去する第６の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第７の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第５の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてなる混合溶液を用いる工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２の絶縁膜の少なくとも一方は窒化酸化膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面に厚みの異なる複数種の絶縁膜を備えた半導体装置の製造方法であって、
前記半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、
前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、
ｎ型ウェルの一部を含む前記第１の領域の表層に正電荷をイオン注入した後、デスカム処理により、前記第１の絶縁膜の表面を親水性とするとともに、前記ｎ型ウェルの一部を含む前記第１の領域に正電荷を帯電させる程度に高強度の投入電力によりプラズマを発生し、当該第１の領域に前記プラズマによる活性イオン種を作用させる第３の工程と、
前記第３の工程により帯電した正電荷量が前記ｎ型ウェルの一部に生成される負電荷量よりも大きい状態を保つ待機時間内に、前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第４の工程と、
前記レジストパターンを除去する第５の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第６の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第４の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第４の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてなる混合溶液を用いる工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１の領域には前記第２の絶縁膜からなる第１のゲート絶縁膜を、前記第２の領域には前記第１及び第２の絶縁膜からなる第２のゲート絶縁膜をそれぞれ形成することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体基板の表面に厚みの異なる複数種のゲート絶縁膜を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年では、消費電力を小さくする目的で、内部回路を分圧した電圧にて動作させ、Ｉ／Ｏを含む電源を規格化された電圧にて動作させる、多電源に対応する半導体装置の要請が高まっている。このような半導体装置では、各々の電圧による動作が最適な素子が要求されるため、耐圧の異なる、即ち膜厚の異なる複数種のゲート酸化膜を形成する必要がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述のように膜厚の異なる複数種のゲート酸化膜を形成する場合には、薄いゲート絶縁膜の品質確保が重要な課題となる。膜厚の異なるゲート絶縁膜を形成する場合には、その形成工程において薄いゲート絶縁膜を形成する領域をウェットエッチングすることが必要であるが、薄いゲート絶縁膜の品質はこれを形成する領域の表面状態に大きく依存するため、ウェットエッチングに基づく金属汚染（メタル・コンタミーション）の影響を強く受けるという問題がある。
【０００４】
そこで本発明は、基板表面の金属汚染を容易且つ確実に抑止し、膜厚の異なるゲート絶縁膜を形成する場合において特に薄いゲート絶縁膜の品質を向上させ、高信頼性を得ることを可能とする半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明者らは、鋭意検討の結果、以下に示す発明の諸態様に想到した。
本発明では、半導体基板の表面に厚みの異なる複数種の絶縁膜を備えた半導体装置の製造方法を対象とする。
【０００６】
本発明の半導体装置の製造方法は、前記半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、デスカム処理により、前記第１の絶縁膜にプラズマによる活性イオン種を作用させ、前記第１の絶縁膜の表面を親水性とする第３の工程と、ｎ型ウェルの一部を含む前記第１の領域の表層に正電荷をイオン注入して帯電させる第４の工程と、前記第４の工程により帯電した正電荷量が前記ｎ型ウェルの一部に生成される負電荷量よりも大きい状態を保つ待機時間内に、前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第５の工程と、前記レジストパターンを除去する第６の工程と、前記第１及び第２の領域に第２の絶縁膜を形成する第７の工程とを含む。
【０００７】
本発明の半導体装置の製造方法の他の態様は、前記半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、ｎ型ウェルの一部を含む前記第１の領域の表層に正電荷をイオン注入した後、デスカム処理により、前記第１の絶縁膜の表面を親水性とするとともに、前記ｎ型ウェルの一部を含む前記第１の領域に正電荷を帯電させる程度に高強度の投入電力によりプラズマを発生し、当該第１の領域に前記プラズマによる活性イオン種を作用させる第３の工程と、前記第３の工程により帯電した正電荷量が前記ｎ型ウェルの一部に生成される負電荷量よりも大きい状態を保つ待機時間内に、前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第４の工程と、前記レジストパターンを除去する第５の工程と、前記第１及び第２の領域に第２の絶縁膜を形成する第６の工程とを含む。
【０００８】
【発明の実施の形態】
以下、本発明を適用した好適な諸実施形態について図面を参照しながら詳細に説明する。
【０００９】
−本発明の主要構成−
先ず、本発明の主要構成について、その作用・原理を踏まえて説明する。
【００１０】
本発明者は、薄いゲート絶縁膜の品質低下を招来する主原因と考えられる基板表面の金属汚染が、ｐｎ接合における空乏層形成による負電荷の発生に起因することを見出した。
【００１１】
例えば、ｐ型のシリコン基板にｎ型ウェルが形成されてなるＣＭＯＳトランジスタの場合、製造工場にある室内照明の蛍光燈等からＳｉに入射する光による光電効果により、ｎ型ウェルとｐ型基板の空乏層で発生したエレクトロン／ホールペアのうちのエレクトロンがｎ型ウェルに集合する。更にはＳｉのゼータ電位との関係も相俟って、ｎ型ウェルの形成された基板表面が強い負電位に帯電する。
【００１２】
他方、金属汚染は、金属イオン（Ｃｕ2+，Ｆｅ2+，Ａｌ3+など）を主原因とするものであり、通常これらは正電荷を有するものである。従って、ウェットエッチング時に金属イオンが基板表面に電気的に引き寄せられて付着し、金属汚染を惹起するものと考えられる。
【００１３】
そして本発明者は、ウェットエッチングにより絶縁膜を除去する前に、半導体基板の表面（露出面及びレジスト面）を積極的に正電荷に帯電させることに想到した。この状態でウェットエッチングを行うことにより、金属イオンが基板表面と電気的に反発し、金属汚染の発生が抑止されることになる。
【００１４】
更には、上記のようにウェットエッチング前に基板表面を正電荷に帯電させる具体的手法として、正電荷帯電の特別な工程を付加することなく実現するという観点から、複数種のゲート絶縁膜を有する半導体装置の製造に不可欠な工程を利用して、工程増を招くことなく基板表面の正電荷帯電を行う。
【００１５】
耐電圧の異なる複数種のゲート絶縁膜を形成するには、特定のゲート絶縁膜下の基板表層に不純物を導入し、閾値制御（Ｖthコントロール）を行うことを要する。
【００１６】
また、ゲート絶縁膜のパターニングに用いるレジストは通常ポジ型のものであるため、基板との密着性を図る目的でＨＭＤＳが添加されるが、これが疎水性を有するためにウェットエッチングに不都合となる。そこで、ウェットエッチング工程の前に基板表面をＯ2プラズマを用いてプレアッシングし（デスカム：descum）、当該表面を親水性に変えることが必要である。
【００１７】
しかしながら、デスカムを行った後には、所定の待機時間（queue time）の経過によりゲート絶縁膜の品質低下を招来する。ここで、デスカム後の基板表面状態の時間的推移を調べた実験結果を示す。この実験では、デスカム工程の後にウェットエッチング工程を行う場合に、膜厚１０ｎｍに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布を調べた。図１，図２がｎ型ウェルについて、図３，図４がｐ型ウェル（基板のｐ型領域）について調べた結果である。各図中、（ａ）が何も施さない基板状態、（ｂ）がデスカム後２２時間が経過した状態、（ｃ）がデスカム後２時間が経過した状態をそれぞれ示す。
【００１８】
このように、ｎ型ウェル上の破壊耐圧は、デスカム後の時間が経過するほど分布が広がり、破壊耐圧の低いサンプルが多く、他方、ｐ型ウェルでは破壊耐圧の低化が見られないことが判る。これは、時間経過に従ってｎ型ウェルに生成される負電荷量が増加し、ゲート絶縁膜の品質低下を招来することを示しており、ｐ型ウェルではホールの正電荷と金属イオンの正電荷とが電気的に反発するために金属汚染が生じず、ゲート絶縁膜が高品質に保たれるものと考えるのが合理的である。
【００１９】
そこで本発明では、基板表面を正電荷に帯電させた状態でウェットエッチングを行うことを念頭に置き、デスカム工程を先に行った後に、閾値制御のイオン注入工程を行う。閾値制御の不純物イオン注入では、ホウ素（Ｂ）やリン（Ｐ）等の正電荷のイオンを用いるため、イオン注入後には基板表面（露出面及びレジスト面）は正電荷が帯電する。本発明ではこの状態を利用し、当該正電荷帯電の効果が継続する待機時間内、即ち帯電した正電荷量がｎ型ウェルに生成される負電荷量よりも大きい状態を保つ待機時間内にウェットエッチング工程に移行する。
【００２０】
ここで、上述のようにデスカムの後に閾値制御の不純物イオン注入を行った際の基板の表面電位をＰＤＭ（プラズマ・ダメージ・モニタ：Plasma Damage Monitor）法により調べた実験結果を図５に示す。この実験では、何も施さない基板状態、イオン注入装置Ａを用いた場合、イオン注入装置Ｂを用いた場合、イオン注入装置Ａを用いてイオン注入した後に表面洗浄を施した場合、イオン注入装置Ｂを用いてイオン注入した後に表面洗浄を施した場合のそれぞれについての表面電位を調べた。図示のように、装置による若干の差異は見られるものの、当該イオン注入により表面電位がほぼ２倍となることが判る。
【００２１】
また本発明では、正電荷帯電の特別な工程を付加することなく、ウェットエッチング前に基板表面を正電荷に帯電させる他の具体的手法として、閾値制御の不純物イオン注入を行った後のデスカム工程において、投入電力を通常のデスカムに比して強い所定範囲に調節してプラズマエネルギーを制御し、基板表面を正電荷に帯電させる方法を提案する。この場合にも、当該正電荷帯電の効果が継続する時間内、即ち帯電した正電荷量がｎ型ウェルに生成される負電荷量よりも大きい状態を保つ時間内にウェットエッチング工程に移行する。ここで、基板表面に生成する正電荷量とプラズマダメージによる歩留まり低下量とは言わばトレードオフの関係にあるため、プラズマダメージの許容限界内にプラズマエネルギーを制御することを要する。
【００２２】
デスカム制御による基板表面状態を調べた実験結果を図６及び図７に示す。ここでは、膜厚１０ｎｍに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布をｎ型ウェルについて調べた。図６の（ａ）が何も施さない基板状態、（ｂ）がプラズマ発生装置Ａを用いてデスカム制御した場合、図７の（ｃ）がプラズマ発生装置Ｂを用いてデスカム制御した場合をそれぞれ示す。図示のように、装置による若干の差異は見られるものの、デスカム制御を行うことにより破壊耐圧の低化が見られなくなり、ゲート絶縁膜が高品質に保たれるものと考えられる。
【００２３】
また、デスカム制御による基板の表面電位をＰＤＭ法により調べた実験結果を図８に示す。
ここでは、何も施さない基板状態、デスカムＡを用いた場合、デスカム装置Ｂを用いた場合のそれぞれについての表面電位を調べた。図示のように、装置による若干の差異は見られるものの、当該デスカム制御により表面電位がほぼ４〜２０倍となることが判る。
【００２４】
なお、金属汚染を抑止する他の手法として、閾値制御の不純物イオン注入工程、デスカム工程を経た後に、エッチング液にアニオンを含有する界面活性剤を添加し、ウェットエッチングすることが考えられる。これにより、汚染の原因となる正電荷が消失して負電位に帯電した状態となり、ｎ型ウェルに集合したエレクトロンと電気的反発するため、金属汚染が抑止される。
【００２５】
−具体的な実施形態−
以下、上述した主要構成を踏まえた本発明の具体的な諸実施形態について説明する。
【００２６】
（第１の実施形態）
本実施形態では、膜厚の異なる２種のゲート絶縁膜を有するＣＭＯＳトランジスタの製造方法を例示する。
図９及び図１０は、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２７】
先ず、図９（ａ）に示すように、ｐ型で抵抗率２０Ω・ｃｍのＣＺ基板１０１を用意し、イオン注入により、ｎ型不純物、ここではＰ+（リン）を加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ2の条件でドープし、１１５０℃で５時間の熱シーケンスの熱拡散により、ｎ型ウェル１０２を形成する。
【００２８】
続いて、いわゆるＬＯＣＯＳ法によりフィールド酸化膜１０３を形成して素子形成領域を画定する。具体的には、ｐ型基板１０１の素子分離領域にフィールド酸化膜１０３を形成し、基板１０１のｐ型領域上に領域１１１Ａ，領域１１１Ｂを、ｎ型ウェル１０２上に領域１１１Ｃ，領域１１１Ｄをそれぞれ画定する。ここで、領域１１１Ａ，１１１Ｄには３．３Ｖの駆動電圧で動作する素子が、領域１１１Ｂ，１１１Ｃには１．８Ｖの駆動電圧で動作する素子がそれぞれ形成される。
【００２９】
そして、ウェット酸化法により９００℃の条件で領域１１１Ａ〜１１１Ｄ上に第１の酸化膜１０４を膜厚１０ｎｍ程度に形成する。
【００３０】
続いて、図９（ｂ）に示すように、領域１１１Ｂ，１１１Ｃを開口し領域１１１Ａ，１１１Ｄを覆う形状のレジストパターン１０５を形成する。
続いて、基板表面（露出した領域１１１Ｂ，１１１Ｃ及びレジストパターン１０５の表面）にデスカム（descum）処理を施して当該表面を親水性とする。その後、閾値制御のためにレジストパターン１０５をマスクとして領域１１１Ｂ，１１１Ｃにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。このとき、当該表面は正電荷が帯電する。
【００３１】
続いて、図９（ｃ）に示すように、上述したように正電荷帯電の効果が継続する待機時間（queue time）、即ち帯電した正電荷量がｎ型ウェル１０２に生成される負電荷量よりも大きい状態を保ち、当該表面が正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％＋Ｈ2Ｏ2１０％を含み２５℃の条件のエッチング液に基板１０１を浸漬させ、ウェットエッチングにより領域１１１Ｂ，１１１Ｃの第１の酸化膜１０４を除去する。このウェットエッチング工程は、第１の酸化膜１０４の膜厚が１０ｎｍ程度であることから換算して、約１分間程度の処理時間となる。
【００３２】
このとき、図１１に示すように、基板表面は正電荷が帯電した状態とされているため、ウェットエッチング時の金属汚染の主原因となる正電荷を有する金属イオンは基板表面と電気的に反発し、汚染が抑止される。
【００３３】
ここで、エッチング液にＮＨ4Ｆを添加する理由は以下に示すことにある。
即ち、希釈ＨＦは、通常乖離定数が７．４×１０-4と非常に小さく、このままエッチング液として用いたのでは酸化膜のエッチングレートを安定化させることは困難である。そこで、上記のようにエッチング液に更にＮＨ4Ｆを添加することにより、乖離定数を４．７となり、酸化膜のエッチングレートを１０００倍以上に改善させることができる。
【００３４】
また、前記エッチング液にＨ2Ｏ2を添加する理由は以下に示すことにある。
即ち、Ｈ2Ｏ2の添加により、酸化還元電位を、
Ｈ2Ｏ2＋２Ｈ-＋２ｅ- →  ２Ｈ2Ｏ  １．７７６Ｖ（unit:NHE）
とすることができ、金属汚染の主原因がＦｅ，Ａｌ，Ｃｕであった場合、
Ｃｕ2+＋２ｅ- →  Ｃｕ      ０．３３７Ｖ
Ｆｅ2+＋２ｅ- →  Ｆｅ    −０．４４０Ｖ
Ａｌ3+＋３ｅ- →  Ａｌ    −１．６６３Ｖ
となり、これらの金属汚染があった場合については、酸化還元電位のポテンシャルの高さから基板表面への付着のような影響が更に緩和される。
【００３５】
続いて、図１０（ａ）に示すように、Ｈ2ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１１０℃の条件で基板１０１にＳＰＭ処理を施し、レジストパターン１０５を除去する。
【００３６】
続いて、図１０（ｂ）に示すように、ウェット酸化法により９００℃の条件で領域１１１Ａ〜１１１Ｄ上に第２の酸化膜を膜厚１０ｎｍ程度に形成する。このとき、領域１１１Ｂ，１１１Ｃには第２の酸化膜からなる第１のゲート絶縁膜１０６が、領域１１１Ａ，１１１Ｄには第１及び第２の酸化膜からなる第２のゲート絶縁膜１０７が形成されることになる。
【００３７】
続いて、ＣＶＤ法により全面に濃度５×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、これをパターニングすることにより、領域１１１Ａ〜１１１Ｄにそれぞれゲート電極１０８をパターン形成する。
【００３８】
続いて、図１０（ｃ）に示すように、各ゲート電極１０８の両側の基板表層に不純物、領域１１１Ａ，１１１Ｂにはｎ型不純物であるリン（Ｐ+）を、領域１１１Ｃ，１１１Ｄにはｐ型不純物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニール処理を施すことにより、ｎ型ソース／ドレイン１０９及びｐ型ソース／ドレイン１１０をそれぞれ形成する。このとき、領域１１１Ａ，１１１Ｂにはｎ型ＭＯＳトランジスタが、領域１１１Ｃ，１１１Ｄにはｐ型ＭＯＳトランジスタがそれぞれ形成されることになる。
【００３９】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成を経て、ＣＭＯＳトランジスタを完成させる。
【００４０】
本実施形態によれば、膜厚（耐圧）の異なる２種のゲート絶縁膜１０６，１０７を有するＣＭＯＳトランジスタを製造するに際して、工程増を招くことなく、薄いゲート絶縁膜１０６を形成する場合に必須工程であるウェットエッチングを金属汚染を生ぜしめることなく行うことができるので、信頼性の高い薄いゲート絶縁膜の形成が可能となる。従って、実質上ゲート長を小さく設定でき、小さな回路面積とされたＣＭＯＳトランジスタが実現する。
【００４１】
（第２の実施形態）
本実施形態では、３種のゲート絶縁膜を有し、周辺回路としてＣＭＯＳトランジスタを備えたＥＥＰＲＯＭの製造方法を例示する。
図１２及び図１３は、第２の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【００４２】
先ず、図１２（ａ）に示すように、ｐ型で抵抗率２０Ω・ｃｍのＣＺ基板２０１を用意し、イオン注入により、ｎ型不純物、ここではＰ+（リン）を加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ2の条件でドープし、１１５０℃で５時間の熱シーケンスの熱拡散により、ｎ型ウェル２０２を形成する。
【００４３】
続いて、いわゆるＬＯＣＯＳ法によりフィールド酸化膜２０３を形成して素子形成領域を画定する。具体的には、ｐ型基板２０１の素子分離領域にフィールド酸化膜２０３を形成し、基板２０１のｐ型領域上に領域２１１Ａ，領域２１１Ｂ，２１１Ｅを、ｎ型ウェル２０２上に領域２１１Ｃ，領域２１１Ｄをそれぞれ画定する。
【００４４】
そして、ドライ酸化法により１０００℃の条件で領域２１１Ａ〜２１１Ｅ上に第１の酸化膜２０４を膜厚１０ｎｍ程度に形成する。
【００４５】
続いて、図１２（ｂ）に示すように、濃度１×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に形成し、これをパターニングすることにより、領域２１１Ｅの第１の酸化膜２０４上のみにフローティングゲート電極２１２をパターン形成する。
【００４６】
続いて、図１２（ｃ）に示すように、ＣＶＤ法により８００℃の条件でＨＴＯ膜２１３を膜厚９ｎｍ程度に形成した後、領域２１１Ｅ上のＨＴＯ膜２１３を覆うレジストパターン２１４を形成し、このレジストパターン２１４をマスクとして、ＨＴＯ膜２１３を領域２１１Ｅ上でフローティングゲート電極２１２を覆う形状にパターニングするとともに、領域２１１Ａ〜２１１Ｄ上の第１の酸化膜２０４を除去する。ここで、領域２１１Ｅの第１の酸化膜２０４がトンネル絶縁膜（第３のゲート絶縁膜）として、ＨＴＯ膜２１３がキャパシタ構造の誘電体膜として機能することになる。
【００４７】
続いて、レジストパターン２１４を除去した後、図１２（ｄ）に示すように、ウェット酸化法により９００℃の条件で領域２１１Ａ〜２１１Ｄ上に第２の酸化膜２１５を膜厚１０ｎｍ程度に形成する。
【００４８】
続いて、領域を開口し領域２１１Ｂ，２１１Ｃ，２１１Ｅを覆う形状のレジストパターン２０５を形成する。
続いて、基板表面（露出した領域２１１Ａ，２１１Ｄ及びレジストパターン２０５の表面）にデスカム（descum）処理を施して当該表面を親水性とする。その後、閾値制御のためにレジストパターン２０５をマスクとして２１１Ａ，２１１Ｄにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。このとき、当該表面は正電荷が帯電する。
【００４９】
続いて、図１３（ａ）に示すように、上述したように正電荷帯電の効果が継続する待機時間以内に、即ち帯電した正電荷量がｎ型ウェル２０２に生成される負電荷量よりも大きい状態を保ち、当該表面が正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を含み２５℃の条件のエッチング液に基板２０１を浸漬させ、ウェットエッチングにより領域２１１Ａ，２１１Ｄの第２の酸化膜２１５を除去する。このウェットエッチング工程は、第２の酸化膜２１５の膜厚が１０ｎｍ程度であることから換算して、約１分間程度の処理時間となる。
【００５０】
このとき、基板表面は正電荷が帯電した状態とされているため、ウェットエッチング時の金属汚染の主原因となる正電荷を有する金属イオンが基板表面と電気的に反発し、汚染が抑止される。
【００５１】
続いて、図１３（ｂ）に示すように、Ｈ2ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１１０℃の条件で基板２０１にＳＰＭ処理を施し、レジストパターン２０５を除去する。
【００５２】
続いて、ウェット酸化法により９００℃の条件で領域２１１Ａ〜２１１Ｄ上に第３の酸化膜を膜厚１０ｎｍ程度に形成する。このとき、領域２１１Ａ，２１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜２０６が、領域２１１Ｂ，２１１Ｃには第２及び第３の酸化膜からなる第２のゲート絶縁膜２０７が形成されることになる。
【００５３】
続いて、図１３（ｃ）に示すように、ＣＶＤ法により全面に濃度５×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、これをパターニングすることにより、領域２１１Ａ〜２１１Ｅにそれぞれゲート電極２０８をパターン形成した後、各ゲート電極２０８の両側の基板表層に不純物、領域２１１Ａ，２１１Ｂ，２１１Ｅにはｎ型不純物であるリン（Ｐ+）を、領域２１１Ｃ，２１１Ｄにはｐ型不純物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニール処理を施すことにより、ｎ型ソース／ドレイン２０９及びｐ型ソース／ドレイン２１０をそれぞれ形成する。このとき、領域２１１Ａ，２１１Ｂにはｎ型ＭＯＳトランジスタが、領域２１１Ｃ，２１１Ｄにはｐ型ＭＯＳトランジスタが、領域２１１Ｅにはフローティングゲート型の記憶素子がそれぞれ形成されることになる。
【００５４】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００５５】
本実施形態によれば、膜厚（耐圧）の異なる２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳトランジスタを周辺回路として備えたＥＥＰＲＯＭを製造するに際して、工程増を招くことなく、薄いゲート絶縁膜２０６を形成する場合に必須工程であるウェットエッチングを金属汚染を生ぜしめることなく行うことができるので、信頼性の高い薄いゲート絶縁膜の形成が可能となる。従って、実質上ゲート長を小さく設定でき、小さな回路面積とされたＥＥＰＲＯＭが実現する。
【００５６】
（第３の実施形態）
本実施形態では、第２の実施形態と同様に、３種のゲート絶縁膜を有し、周辺回路としてＣＭＯＳトランジスタを備えたＥＥＰＲＯＭの製造方法を例示するが、ウェットエッチング前の基板の帯電手法が異なる点で相違する。
図１４及び図１５は、第３の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【００５７】
先ず、図１４（ａ）に示すように、ｐ型で抵抗率２０Ω・ｃｍのＣＺ基板３０１を用意し、イオン注入により、ｎ型不純物、ここではＰ+（リン）を加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ2の条件でドープし、１１５０℃で５時間の熱シーケンスの熱拡散により、ｎ型ウェル３０２を形成する。
【００５８】
続いて、いわゆるＬＯＣＯＳ法によりフィールド酸化膜３０３を形成して素子形成領域を画定する。具体的には、ｐ型基板３０１の素子分離領域にフィールド酸化膜３０３を形成し、基板３０１のｐ型領域上に領域３１１Ａ，領域３１１Ｂ，３１１Ｅを、ｎ型ウェル３０２上に領域３１１Ｃ，領域３１１Ｄをそれぞれ画定する。
【００５９】
そして、ドライ酸化法により１０００℃の条件で領域３１１Ａ〜３１１Ｅ上に第１の酸化膜３０４を膜厚１０ｎｍ程度に形成する。
【００６０】
続いて、図１４（ｂ）に示すように、濃度１×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に形成し、これをパターニングすることにより、領域３１１Ｅの第１の酸化膜３０４上のみにフローティングゲート電極３１２をパターン形成する。
【００６１】
続いて、図１４（ｃ）に示すように、ＣＶＤ法により８００℃の条件でＨＴＯ膜３１３を膜厚９ｎｍ程度に形成した後、領域３１１Ｅ上のＨＴＯ膜３１３を覆うレジストパターン３１４を形成し、このレジストパターン３１４をマスクとして、ＨＴＯ膜３１３を領域３１１Ｅ上でフローティングゲート電極３１２を覆う形状にパターニングするとともに、領域３１１Ａ〜３１１Ｄ上の第１の酸化膜３０４を除去する。ここで、領域３１１Ｅの第１の酸化膜３０４がトンネル絶縁膜（第３のゲート絶縁膜）として、ＨＴＯ膜３１３がキャパシタ構造の誘電体膜として機能することになる。
【００６２】
続いて、レジストパターン３１４を除去した後、図１４（ｄ）に示すように、ウェット酸化法により９００℃の条件で領域３１１Ａ〜３１１Ｄ上に第２の酸化膜３１５を膜厚１０ｎｍ程度に形成する。
【００６３】
続いて、領域を開口し領域３１１Ｂ，３１１Ｃ，３１１Ｅを覆う形状のレジストパターン３０５を形成する。
続いて、閾値制御のためにレジストパターン３０５をマスクとして３１１Ａ，３１１Ｄにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。
【００６４】
続いて、図１５（ａ）に示すように、投入電力を通常のデスカムに比して強い所定範囲に調節してプラズマエネルギーを制御し、基板表面（露出した領域３１１Ａ，３１１Ｄ及びレジストパターン３０５の表面）にデスカム（descum）処理を施して当該表面を親水性とするとともに、当該表面に正電荷を帯電させる。ここで、当該デスカムは、ＲＩＥ装置を用い、エッチングガスをＯ2＋Ｈ2として、流量をＯ2をそれぞれ１８０ｓｃｃｍ、投入電力を１００Ｗ、圧力を２００ｍＴの各条件で行う。実際にこの条件でデスカムを行ったところ、何も施さない基板に比して約４倍の表面電荷量がＰＤＭ測定により確認された。
【００６５】
続いて、図１５（ｂ）に示すように、上述したように正電荷帯電の効果が継続する待機時間以内に、即ち帯電した正電荷量がｎ型ウェル３０２に生成される負電荷量よりも大きい状態を保ち、当該表面が正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を含み２５℃の条件のエッチング液に基板３０１を浸漬させ、ウェットエッチングにより領域３１１Ａ，３１１Ｄの第２の酸化膜３１５を除去する。このウェットエッチング工程は、第２の酸化膜３１５の膜厚が１０ｎｍ程度であることから換算して、約１分間程度の処理時間となる。
【００６６】
このとき、基板表面は正電荷が帯電した状態とされているため、ウェットエッチング時の金属汚染の主原因となる正電荷を有する金属イオンが基板表面と電気的に反発し、汚染が抑止される。
【００６７】
続いて、図１５（ｃ）に示すように、Ｈ2ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１１０℃の条件で基板３０１にＳＰＭ処理を施し、レジストパターン３０５を除去する。
【００６８】
続いて、ウェット酸化法により９００℃の条件で領域３１１Ａ〜３１１Ｄ上に第３の酸化膜を膜厚１０ｎｍ程度に形成する。このとき、領域３１１Ａ，３１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜３０６が、領域３１１Ｂ，３１１Ｃには第２及び第３の酸化膜からなる第２のゲート絶縁膜３０７が形成されることになる。
【００６９】
続いて、図１５（ｃ）に示すように、ＣＶＤ法により全面に濃度５×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、これをパターニングすることにより、領域３１１Ａ〜３１１Ｅにそれぞれゲート電極２０８をパターン形成した後、各ゲート電極３０８の両側の基板表層に不純物、領域３１１Ａ，３１１Ｂ，３１１Ｅにはｎ型不純物であるリン（Ｐ+）を、領域３１１Ｃ，３１１Ｄにはｐ型不純物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニール処理を施すことにより、ｎ型ソース／ドレイン３０９及びｐ型ソース／ドレイン３１０をそれぞれ形成する。このとき、領域３１１Ａ，３１１Ｂにはｎ型ＭＯＳトランジスタが、領域３１１Ｃ，３１１Ｄにはｐ型ＭＯＳトランジスタが、領域３１１Ｅにはフローティングゲート型の記憶素子がそれぞれ形成されることになる。
【００７０】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００７１】
本実施形態によれば、膜厚（耐圧）の異なる２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳトランジスタを周辺回路として備えたＥＥＰＲＯＭを製造するに際して、工程増を招くことなく、薄いゲート絶縁膜２０６を形成する場合に必須工程であるウェットエッチングを金属汚染を生ぜしめることなく行うことができるので、信頼性の高い薄いゲート絶縁膜の形成が可能となる。従って、実質上ゲート長を小さく設定でき、小さな回路面積とされたＥＥＰＲＯＭが実現する。
【００７２】
（第４の実施形態）
本実施形態では、第２の実施形態と同様に、デスカムの後に閾値制御のイオン注入を行って基板の帯電させ、３種のゲート絶縁膜を有し、周辺回路としてＣＭＯＳトランジスタを備えたＥＥＰＲＯＭの製造方法を例示するが、記憶素子の誘電体膜等が異なる点で相違する。
図１６及び図１７は、第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【００７３】
先ず、図１６（ａ）に示すように、ｐ型で抵抗率２０Ω・ｃｍのＣＺ基板４０１を用意し、イオン注入により、ｎ型不純物、ここではＰ+（リン）を加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ2の条件でドープし、１１５０℃で５時間の熱シーケンスの熱拡散により、ｎ型ウェル４０２を形成する。
【００７４】
続いて、いわゆるＳＴＩ（Shallow Trench Isolation）法により素子分離構造４０３を形成して素子形成領域を画定する。具体的には、ｐ型基板３０１の素子分離領域に溝を形成し、ＣＶＤ法によりこれら溝内を埋め込む膜厚にシリコン酸化膜を形成した後、このシリコン酸化膜の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、前記溝をシリコン酸化膜で充填してなる素子分離構造４０３を形成する。このとき、基板４０１のｐ型領域上に領域４１１Ａ，領域４１１Ｂ，４１１Ｅが、ｎ型ウェル４０２上に領域４１１Ｃ，領域４１１Ｄがそれぞれ画定される。
【００７５】
そして、ドライ酸化法により１０００℃の条件で領域４１１Ａ〜４１１Ｅ上に第１の酸化膜４０４を膜厚１０ｎｍ程度に形成する。
【００７６】
続いて、図１６（ｂ）に示すように、濃度１×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に形成し、これをパターニングすることにより、領域４１１Ｅの第１の酸化膜４０４上のみにフローティングゲート電極４１２をパターン形成する。
【００７７】
続いて、図１６（ｃ）に示すように、ＣＶＤ法により８００℃の条件でＨＴＯ膜４１３ａを膜厚７ｎｍ程度に、ＳｉＯＮ膜４１３ｂを膜厚３ｎｍ程度に連続的に形成した後、領域４１１Ｅ上のＳｉＯＮ膜４１３ｂを覆うレジストパターン４１４を形成し、このレジストパターン４１４をマスクとして、ＨＴＯ膜４１３ａ及びＳｉＯＮ膜４１３ｂを領域４１１Ｅ上でフローティングゲート電極４１２を覆う形状にパターニングするとともに、領域４１１Ａ〜４１１Ｄ上の第１の酸化膜４０４を除去する。ここで、領域４１１Ｅの第１の酸化膜４０４がトンネル絶縁膜（第３のゲート絶縁膜）として、ＨＴＯ膜４１３ａ及びＳｉＯＮ膜４１３ｂがキャパシタ構造の誘電体膜として機能することになる。
【００７８】
続いて、レジストパターン４１４を除去した後、ウェット酸化法により８５０℃の条件で領域４１１Ａ〜４１１Ｄ上に第２の酸化膜４１５を膜厚１０ｎｍ程度に形成する。
【００７９】
続いて、図１６（ｄ）に示すように、領域を開口し領域４１１Ｂ，４１１Ｃ，４１１Ｅを覆う形状のレジストパターン４０５を形成する。
続いて、基板表面（露出した領域４１１Ａ，４１１Ｄ及びレジストパターン４０５の表面）にデスカム（descum）処理を施して当該表面を親水性とする。その後、閾値制御のためにレジストパターン４０５をマスクとして４１１Ａ，４１１Ｄにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。このとき、当該表面は正電荷が帯電する。
【００８０】
続いて、図１７（ａ）に示すように、上述したように正電荷帯電の効果が継続する時間以内に、即ち帯電した正電荷量がｎ型ウェル４０２に生成される負電荷量よりも大きい状態を保ち、当該表面が正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を含み２５℃の条件のエッチング液に基板４０１を浸漬させ、ウェットエッチングにより領域４１１Ａ，４１１Ｄの第２の酸化膜４１５を除去する。このウェットエッチング工程は、第２の酸化膜４１５の膜厚が１０ｎｍ程度であることから換算して、約１分間程度の処理時間となる。
【００８１】
このとき、基板表面は正電荷が帯電した状態とされているため、ウェットエッチング時の金属汚染の主原因となる正電荷を有する金属イオンが基板表面と電気的に反発し、汚染が抑止される。
【００８２】
続いて、図１７（ｂ）に示すように、Ｈ2ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１１０℃の条件で基板４０１にＳＰＭ処理を施し、レジストパターン４０５を除去する。
【００８３】
続いて、ウェット酸化法により８５０℃、窒素濃度５％の条件で領域４１１Ａ〜４１１Ｄ上に第３の窒化酸化膜を膜厚５ｎｍ程度に形成する。このとき、領域４１１Ａ，４１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜４０６が、領域４１１Ｂ，４１１Ｃには第２及び第３の酸化膜からなる第２のゲート絶縁膜４０７が形成されることになる。
【００８４】
続いて、図１７（ｃ）に示すように、ＣＶＤ法により全面に濃度５×１０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、これをパターニングすることにより、領域４１１Ａ〜４１１Ｅにそれぞれゲート電極４０８をパターン形成した後、各ゲート電極４０８の両側の基板表層に不純物、領域４１１Ａ，４１１Ｂ，４１１Ｅにはｎ型不純物であるリン（Ｐ+）を、領域４１１Ｃ，４１１Ｄにはｐ型不純物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニール処理を施すことにより、ｎ型ソース／ドレイン４０９及びｐ型ソース／ドレイン４１０をそれぞれ形成する。このとき、領域４１１Ａ，４１１Ｂにはｎ型ＭＯＳトランジスタが、領域４１１Ｃ，４１１Ｄにはｐ型ＭＯＳトランジスタが、領域４１１Ｅにはフローティングゲート型の記憶素子がそれぞれ形成されることになる。
【００８５】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００８６】
本実施形態によれば、膜厚（耐圧）の異なる２種のゲート絶縁膜４０６，４０７を有するＣＭＯＳトランジスタを周辺回路として備えたＥＥＰＲＯＭを製造するに際して、工程増を招くことなく、薄いゲート絶縁膜４０６を形成する場合に必須工程であるウェットエッチングを金属汚染を生ぜしめることなく行うことができるので、信頼性の高い薄いゲート絶縁膜の形成が可能となる。従って、実質上ゲート長を小さく設定でき、小さな回路面積とされたＥＥＰＲＯＭが実現する。
【００８７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８８】
（付記１）半導体基板の表面に厚みの異なる複数種の絶縁膜を備えた半導体装置の製造方法であって、
半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、
前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、
前記第１の絶縁膜にプラズマによる活性イオン種を作用させ、前記第１の絶縁膜の表面を親水性とする第３の工程と、
前記第１の領域の表層に正電荷を帯電させる第４の工程と、
前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第５の工程と、
前記レジストパターンを除去する第６の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第７の工程と
を含むことを特徴とする半導体装置の製造方法。
【００８９】
（付記２）前記半導体基板には、前記第１及び第２の領域を含むように、隣接するｎ型及びｐ型領域が形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
【００９０】
（付記３）前記第４の工程と前記第５の工程との間の待機時間は、前記帯電した正電荷量が前記ｎ型領域に生成される負電荷量よりも大きい状態である期間内であることを特徴とする付記２に記載の半導体装置の製造方法。
【００９１】
（付記４）前記第４の工程は、前記レジストパターンをマスクとして前記第１の絶縁膜下の前記第１の領域の表層に正電荷を有する不純物を注入する工程であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００９２】
（付記５）前記第５の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００９３】
（付記６）前記第５の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてなる混合溶液を用いる工程であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００９４】
（付記７）前記第６の工程は、エッチング液として希釈Ｈ2ＳＯ4及び希釈Ｈ2Ｏ2の混合溶液を用いる工程であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００９５】
（付記８）前記第１の領域には前記第２の絶縁膜からなる前記第１のゲート絶縁膜を、前記第２の領域には前記第１及び第２の絶縁膜からなる前記第２のゲート絶縁膜をそれぞれ形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００９６】
（付記９）前記第１及び第２の絶縁膜の少なくとも一方は窒化酸化膜であることを特徴とする付記８に記載の半導体装置の製造方法。
【００９７】
（付記１０）半導体基板の表面に厚みの異なる複数種の絶縁膜を備えた半導体装置の製造方法であって、
半導体基板の第１及び第２の領域に第１の絶縁膜を形成する第１の工程と、
前記第２の領域を覆い前記第１の領域を露出するような形状にレジストパターンを形成する第２の工程と、
前記第１の絶縁膜の表面を親水性とするとともに、前記第１の領域の表層に正電荷を帯電させる程度に高強度の投入電力によりプラズマを発生し、当該前記第１の領域に前記プラズマによる活性イオン種を作用させる第３の工程と、
前記レジストパターンをマスクとして、前記第１の領域に形成された前記第１の絶縁膜をウェットエッチングにより除去する第４の工程と、
前記レジストパターンを除去する第５の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第６の工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１１）前記半導体基板には、前記第１及び第２の領域を含むように、隣接するｎ型及びｐ型領域が形成されていることを特徴とする付記１０に記載の半導体装置の製造方法。
【００９８】
（付記１２）前記第３の工程と前記第４の工程との間の待機時間は、前記帯電した正電荷量が前記ｎ型領域に生成される負電荷量よりも大きい状態である期間内であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００９９】
（付記１３）第２の工程の後、前記第３の工程の前に、前記レジストパターンをマスクとして前記第１の絶縁膜下の前記第１の領域の表層に不純物を導入する第７の工程を更に含むことを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記１４）前記第４の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であることを特徴とする付記１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記１５）前記第４の工程は、エッチング液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてなる混合溶液を用いる工程であることを特徴とする付記１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記１６）前記第５の工程は、エッチング液として希釈Ｈ2ＳＯ4及び希釈Ｈ2Ｏ2の混合溶液を用いる工程であることを特徴とする付記１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１７）前記第１の領域には前記第２の絶縁膜からなる前記第１のゲート絶縁膜を、前記第２の領域には前記第１及び第２の絶縁膜からなる前記第２のゲート絶縁膜をそれぞれ形成することを特徴とする付記１０〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１０４】
（付記１８）前記第１及び第２の絶縁膜の少なくとも一方は窒化酸化膜であることを特徴とする付記１７に記載の半導体装置の製造方法。
【０１０５】
【発明の効果】
本発明の半導体装置の製造方法によれば、基板表面の金属汚染を容易且つ確実に抑止し、膜厚の異なるゲート絶縁膜を形成する場合において特に薄いゲート絶縁膜の品質を向上させ、高信頼性を得ることが可能となる。
【図面の簡単な説明】
【図１】ｎ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布を示す特性図である。
【図２】ｎ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布を示す特性図である。
【図３】ｐ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布を示す特性図である。
【図４】ｐ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧（break down voltage）の分布を示す特性図である。
【図５】デスカムの後に閾値制御の不純物イオン注入を行った際の基板の表面電位をＰＤＭ（プラズマ・ダメージ・モニタ：Plasma Damage Monitor）法により調べた実験結果を示す特性図である。
【図６】デスカム制御によるｎ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示す特性図である。
【図７】デスカム制御によるｎ型ウェルに形成されたゲート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示す特性図である。
【図８】デスカム制御による基板の表面電位をＰＤＭ法により調べた実験結果を示す特性図である。
【図９】第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】ウェットエッチング時の基板の表面状態を示す概略断面図である。
【図１２】第２の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１４】第３の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第３の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１６】第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第４の実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１０１，２０１，３０１，４０１  ｐ型基板
１０１，２０２，３０２，４０２  ｎ型ウェル
１０３，２０３，３０３  フィールド酸化膜
１０４，２０４，３０４，４０４  第１の酸化膜
１０５，２０５，３０５，４０５  レジストパターン
１０６，２０６，３０６，４０６  第１のゲート絶縁膜
１０７，２０７，３０７，４０７  第２のゲート絶縁膜
１０８，２０８，３０８，４０８  ゲート電極
１０９，２０９，３０９，４０９  ｎ型ソース／ドレイン
１１０，２１０，３１０，４１０  ｐ型ソース／ドレイン
１１１Ａ〜１１１Ｃ，２１１Ａ〜２１１Ｃ，３１１Ａ〜３１１Ｃ，４１１Ａ〜４１１Ｃ  領域
２１２，３１２，４１２  フローティングゲート電極
２１３，３１３，４１３ａ  ＨＴＯ膜
２１４，３１４，４１４  レジストパターン
２１５，３１５，４１５  第２の酸化膜
４０３  素子分離構造
４１３ｂ  ＳｉＯＮ膜
【図１】
0005019685.tif 000002
【図２】
0005019685.tif 000003
【図３】
0005019685.tif 000004
【図４】
0005019685.tif 000005
【図５】
0005019685.tif 000006
【図６】
0005019685.tif 000007
【図７】
0005019685.tif 000008
【図８】
0005019685.tif 000009
【図９】
0005019685.tif 000010
【図１０】
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【図１１】
0005019685.tif 000012
【図１２】
0005019685.tif 000013
【図１３】
0005019685.tif 000014
【図１４】
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【図１５】
0005019685.tif 000016
【図１６】
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【図１７】
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