(57)【特許請求の範囲】
【請求項１】
複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を前記回路レイアウトに対して実行する動作タイミング検証装置であって、
前記動作条件として前記遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して前記動作タイミング解析処理を実行することで、前記回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、
前記動作違反回路経路が抽出された場合に、前記動作条件として前記遅延要素のうちで少なくとも１つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ前記動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、
を含むことを特徴とする動作タイミング検証装置。
【請求項２】
前記動作違反判定手段は、前記要素タイプとしての配線抵抗、配線容量及び論理セルのうちの少なくとも１つの要素タイプを選択し、これに属する遅延要素が最大遅延を与える非現実的コーナ条件を設定することを特徴とする請求項１記載の動作タイミング検証装置。
【請求項３】
前記動作違反判定手段は、前記要素タイプの組合せ毎に前記動作タイミング解析処理を反復することを特徴とする請求項１または２記載の動作タイミング検証装置。
【請求項４】
前記動作違反回路経路抽出手段は、前記遅延要素の全てが最小遅延を与える非現実的コーナ条件を設定した前記動作タイミング解析処理を併せて実行し、前記動作違反判定手段は、前記動作条件として前記遅延要素のうちで少なくとも１つの要素タイプに属する遅延要素が最小遅延を与える現実的コーナ条件を設定して、前記動作タイミング解析処理を併せて実行することを特徴とする請求項１または２記載の動作タイミング検証装置。
【請求項５】
複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を前記回路レイアウトに対して実行する手段としてコンピュータを機能させるための動作タイミング検証プログラムであって、
前記動作条件として前記遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して前記動作タイミング解析処理を実行することで、前記回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、
前記動作違反回路経路が抽出された場合に、前記動作条件として前記遅延要素のうちで少なくとも１つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ前記動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、
を含むことを特徴とする動作タイミング検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計対象の半導体集積回路の動作タイミングを検証する動作タイミング検証装置及びプログラムに関する。
【背景技術】
【０００２】
半導体集積回路の製造においてトランジスタおよび配線等の素子の微細化が進んでいる。素子の微細化が進むに連れトランジスタの遅延時間は減少するが、配線においては配線間隔の縮小により配線間容量が増加し、また配線断面積の減少により配線抵抗が増加するため、配線の遅延時間は増加する傾向にある。
【０００３】
ところで半導体集積回路の設計ではトランジスタ等の素子や配線における製造上のばらつきを考慮して、その動作タイミングを検証することが必要である。素子のばらつき要因としては、加工寸法、温度あるいは電源電圧等の変動があり、配線におけるばらつき要因としては、配線の幅、膜厚、層間膜厚、絶縁体誘電率あるいは温度の変動がある。
【０００４】
従来の動作タイミング検証方法では、配線Ｒ／Ｃネットリストにより与えられる、配線容量および配線抵抗が最小および最大になる条件と、論理セル遅延ライブラリにより与えられる、演算回路等の論理セルの遅延時間が最小および最大になる条件とを組み合わせて、回路全体の遅延時間が最小および最大になる条件において動作タイミングを検証することが行われる。この時、回路全体の遅延時間が最小になる条件がベストコーナー、回路全体の遅延時間が最大になる条件がワーストコーナーと称される。
【０００５】
特許文献１には、配線低容量や配線抵抗等に対応するプロセスデータである電気的特性値のばらつきを反映させたばらつき解析を企図する回路シミュレーション技術が記載されている。特許文献２には、コーナー条件の全組み合わせを考慮した高精度のタイミング検証を企図するタイミング検証技術が開示され、さらに、現実的にありえる複数のコーナ条件から、パスの設計制約に従った特定のコーナ条件を選定することで無駄を省いたタイミング検証技術が開示されている。
【特許文献１】特開平１０−２４０７９６号公報
【特許文献２】特開２００５−１４１４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来技術によっては、ＬＳＩの高集積化に伴う回路レイアウトの複雑化や回路規模の増加に相応して、解析ツールが複雑化する問題や動作タイミング検証に費やす設計時間やコストを押し上げてしまうという問題がある。
【０００７】
本発明の目的は、半導体集積回路の設計において、精確な動作タイミング検証を可能としつつ、設計時間やコストを抑えることのできる動作タイミング検証装置及びプログラムを提供することである。
【課題を解決するための手段】
【０００８】
本発明による動作タイミング検証装置は、複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を該回路レイアウトに対して実行する動作タイミング検証装置であって、該動作条件として該遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して該動作タイミング解析処理を実行することで、該回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、該動作違反回路経路が抽出された場合に、該動作条件として該遅延要素のうちで少なくとも１つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ該動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、を含むことを特徴とする。
【０００９】
本発明による動作タイミング検証プログラムは、複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を該回路レイアウトに対して実行する手段としてコンピュータを機能させるための動作タイミング検証プログラムであって、該動作条件として該遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して該動作タイミング解析処理を実行することで、該回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、該動作違反回路経路が抽出された場合に、該動作条件として該遅延要素のうちで少なくとも１つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ該動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明による動作タイミング検証装置及びプログラムによれば、半導体集積回路の設計において、精確な動作タイミング検証を可能としつつ、設計時間やコストを抑えることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜本発明の基本原理＞
図１は、多層構造をなす半導体集積回路における配線容量と配線抵抗との物理的関係について説明している。ここで、配線容量が大きくなる条件は、中央の第２層の配線に対して上下左右の配線との距離が小さくなる場合であり、第２層の配線幅が大きくかつ配線膜厚が大きくなる条件である。しかし、配線幅が大きくかつ配線膜厚が大きくなる条件では、第２層の配線の断面積が大きくなるため配線抵抗はむしろ小さくなる。一方、配線抵抗が大きくなる条件は配線幅が小さくかつ配線膜厚が小さくなる条件であるが、その条件では配線容量はむしろ小さくなるという物理的な関係にある。
【００１２】
従って、かかる物理的な関係を無視して、配線容量が最大値を与え且つ配線抵抗が最大値を与えるワーストコーナと配線容量が最小値を与え且つ配線抵抗が最小値を与えるベストトコーナとの２つのコーナ条件を前提としてタイミング解析を行うことは非現実的であると考えられる。
【００１３】
図２は、配線容量Cjと配線抵抗Rjとの組合せにおけるばらつきが示している。ここで、配線が標準の加工仕上がりで作成される場合において、標準配線容量をC0とし、標準配線抵抗をR0とする。さらに、配線容量および配線抵抗のばらつきがガウス分布に従うと仮定して容量のばらつきをdCとし、抵抗のばらつきをdRとする。
【００１４】
本図に示されるように、物理的な関係を無視した場合の配線容量と配線抵抗の組合せの範囲は、配線Ｒ／Ｃコーナと称される４つの座標点、すなわち、左下の座標点（CRmin）、左上の座標点（CmaxRmin）、右上の座標点（CRmax）及び右下の座標点（CminRmax）に囲まれる四角の範囲である。
【００１５】
しかし、物理的にあり得る実際の配線の形状を考慮した現実的な範囲は領域Ａに示される範囲となる。すなわち、座標点（CRmax）は非現実的なワーストコーナであり、座標点（CRmin）は非現実的なベストコーナである。一方、座標点（CminRmax）及び座標点（CminRmax）は現実的なコーナである。
【００１６】
かかる現実的なコーナにおける回路経路の遅延について考察すると、現実的なコーナーにおける遅延時間は、必ず非現実的なベストコーナにおける遅延時間よりも大きく、かつ必ず非現実的なワーストコーナにおける遅延時間よりも小さいと推測される。従って、非現実的なベストコーナ及びワーストコーナにおいてタイミング違反が起こらない回路経路は、現実的なコーナにおけるタイミング検証を行ってもタイミング違反が起きないと考えられる。従って、当該回路経路は解析対象から除外できることがわかる。
【００１７】
図３は、クリティカルな回路経路における動作タイミングについて説明している。図３に示される回路は、半導体集積回路において遅延経路となり得る複数の回路経路Ｌ１〜Ｌｎ（ｎは正数）を含む。回線経路Ｌ１〜Ｌｎの各々は、例えば、ＳＴＡ（Static Timing Analysis ）を行う回路解析ツールにより抽出される。
【００１８】
回路経路Ｌ１について見ると、第１のフリップフロップ２２は、その出力データを組合せ論理ブロック２４に入力する。組合せ論理ブロック２４は、多数段の論理セルを含むかあるいは長い配線を含むことで遅延時間が比較的大きい論理ブロックであるとする。組合せ論理ブロック２４は、その出力データを第２のフリップフロップ２３に入力する。第１のフリップフロップ２２及び第２のフリップフロップ２３は、クロックバッファ２１から与えられる同期信号に合わせてデータ信号保持動作を行う。
【００１９】
ここで、回路経路Ｌ１が正常な動作を行う為には、第１のフリップフロップ２２から受けたデータを同期信号の１周期時間の間に組合せ論理ブロック２４で処理を完了し、第２のフリップフロップ２３のデータ入力で確定していなければならない。そのため、組合せ論理ブロック２４の遅延が１周期時間で完了するかどうかの動作タイミングの検証を行う必要がある。というのは、組合せ論理ブロック２４が、論理セルの段数が多い場合や経路中に長い配線がある場合に１周期時間でデータが確定せず、第２のフリップフロップ２３が誤った信号を保持してしまう可能性があるからである。
【００２０】
このように、回路経路Ｌ１の如く、動作タイミングの検証を要する回路経路、すなわちクリティカルな回路経路を、上記した配線Ｒ／Ｃコーナにおける非現実的なベストコーナ及びワーストコーナの条件と論理セルの遅延時間の最大値と最小値とを組み合わせた条件における動作タイミング解析により抽出し、当該抽出された回路経路のみについてさらに現実的な配線Ｒ／Ｃコーナー条件と論理セルの遅延時間の最大値と最小値とを組み合わせた条件で動作タイミングの検証を再実行することで計算時間やコストを抑えることが可能であると考えられる。
＜本発明による動作タイミング検証プログラム＞
図４は、本発明の実施例を示し、本発明による動作タイミング検証プログラムの実行環境を示している。動作タイミング検証プログラム１０は、半導体集積回路の回路レイアウトを表す回路データ２０を取り込んで、動作タイミング検証を実行して動作タイミング違反レポート３０を出力する。かかる動作タイミング検証の実行において、動作タイミング検証プログラム１０は、論理セル遅延ライブラリ５０と、配線係数(Rj,Cj)リスト６０と、温度係数(Tj)リスト７０とを参照しつつ、配線Ｒ／Ｃネットリスト４０を作成する。
【００２１】
動作タイミング検証プログラム１０は、ワークステーション等のコンピュータにより実行され得るプログラムであり、かかるコンピュータと共に動作タイミング検証装置として実現されてもよい。
【００２２】
配線Ｒ／Ｃネットリスト４０は、半導体集積回路（ＬＳＩ）内の全ての論理セル間の配線における配線容量と配線抵抗の見積結果が記録されるファイルである。配線容量と配線抵抗の見積もりは配線の加工上のばらつきのない標準構造値に基づいて行われる。配線Ｒ／Ｃネットリスト４０の結果例としては図９が参照される。
【００２３】
論理セル遅延ライブラリ５０は、論理演算を行う論理セル毎にその遅延時間情報が記録されたファイルである。論理セル毎の遅延時間は、負荷容量等の様々の動作条件毎に値が与えられる（図１０参照）。
【００２４】
配線係数(Rj,Cj)リスト６０は、配線の加工上のばらつきのない標準構造値を基にして与えられる配線抵抗や配線容量に対する係数の値を動作条件毎に与えるファイルである。温度係数(Tj)リスト７０は、ばらつきのない標準構造値を基にして与えられる配線抵抗の温度依存性を表す温度係数の値を動作条件毎に与えるファイルである。
【００２５】
動作タイミング検証プログラム１０は、設定自在の動作条件に基づいて回路データ２０より表される回路レイアウトに対して動作タイミング解析処理を実行する。該動作条件は、全体タイミング解析用コーナテーブル１１及び部分タイミング解析用コーナテーブル１２に設定され、回路レイアウトに内在する遅延要素の要素タイプ（配線抵抗，配線容量、温度、論理セル）毎の条件が設定される。
【００２６】
図５は、全体タイミング解析用コーナテーブル１１の設定例を示している。全体タイミング解析用コーナテーブル１１は、非現実的なワーストコーナ条件（CRmaxTmax）と、非現実的なベストコーナ条件（CRminTmin）が設定されている。非現実的なワーストコーナ条件（CRmaxTmax）では、容量係数（Cj）の最大値（max）と、抵抗係数（Rj）の最大値（max）と、温度係数（Tj）の最大値（max）と、論理セルの遅延時間の最大値（max）とが組み合わせられて設定されている。非現実的なベストコーナ条件（CRminTmin）では、容量係数（Cj）の最小値（min）と、抵抗係数（Rj）の最小値（min）と、温度係数の最小値（min）と、論理セルの遅延時間の最小値（min）とが組み合わせられて設定されている。
【００２７】
図６は、部分タイミング解析用コーナテーブル１２の設定例を示している。部分タイミング解析用コーナテーブル１２は、コーナ条件（CmaxRminTmax）、（CminRmaxTmax）、（CmaxRminTmin）及び（CminRmaxTmin）からなる４つのコーナ条件からなる。ここで、温度係数（Tj）とセル遅延時間とは互いに物理的に相関があることから、温度係数（Tj）の最大値（max）及びセル遅延時間の最大値（max）と、温度係数（Tj）の最小値（min）及びセル遅延時間の最小値（min）との２つの組み合わせについて、さらに容量係数（Cj）及び抵抗係数（Rj）の各々の最大値（max）または最小値（min）が各々組み合わせられ、４つのコーナ条件のみが部分タイミング解析用コーナテーブルに設定される。
【００２８】
図７及び図８は、動作タイミング検証プログラムの処理手順を示している。動作タイミング検証プログラムは、図４に示された動作環境においてワークステーション等のコンピュータにて実行される。前提として、設計者により、半導体集積回路（ＬＳＩ）の論理回路が作成されて論理ネットリストを生成されているものとする（ステップＳ１１）。さらに、該論理ネットリストを基にして論理セルの配置と論理セル間の配線が配賦された回路レイアウトを表す回路データが作成されているものとする（ステップＳ１２）。
【００２９】
図７を参照すると、先ず、動作タイミング検証プログラムは、回路レイアウトに規定されている全ての論理セル間の配線に対して配線容量と配線抵抗を見積もり、見積計算結果を標準配線Ｒ／Ｃネットリストとして生成する（ステップＳ１３）。標準配線Ｒ／Ｃネットリストは、配線の加工上のばらつきのない標準構造値を基にして作成される。
【００３０】
次に、動作タイミング検証プログラムは、作成された標準配線Ｒ／Ｃネットリストを入力として、回路レイアウトの全ての回路経路における動作タイミング解析、すなわち全体タイミング解析を実行する（ステップＳ１４）。
【００３１】
図８は、動作タイミング解析処理の処理手順を示している。全体タイミング解析では、標準配線Ｒ／Ｃネットリストと論理セル遅延ライブラリを入力とし、全体タイミング解析用コーナテーブル（図５参照）に従った２つのコーナ条件にて動作タイミングの検証を行う。
【００３２】
先ず、動作タイミング検証プログラムは、標準Ｒ／Ｃネットリストの全ての配線容量と配線抵抗に対して、全体タイミング解析用コーナテーブル（図７参照）の容量係数（Cj）、抵抗係数（Rj）等の配線係数を各々対応して乗じることにより、２つのコーナ条件（RmaxTmaxおよびCRminTmin）毎に変換されたＲ／Ｃネットリストを生成する（ステップＳ２１）。
【００３３】
次に、動作タイミング検証プログラムは、２つのコーナ条件（CRmaxTmaxおよびCRminTmin）毎のＲ／Ｃネットリストと論理セル遅延ライブラリに格納されている論理セルの遅延時間の最大値（Max）及び最小値（Min）とを組合せて、半導体集積回路の回路レイアウトに含まれる回路経路毎の遅延時間を２つのコーナ条件毎に反復して計算する（ステップＳ２２）。
【００３４】
次に、動作タイミング検証プログラムは、得られた２つのコーナ条件（CRmaxTmaxおよびCRminTmin）毎の遅延時間に基づいて各回路経路について動作タイミング解析を行い（ステップＳ２３）、動作違反を起こしている回路経路、すなわちクリティカルな回路経路を抽出する。ここで、クリティカルな回路経路の情報を動作タイミング違反レポートに出力してもよい。
【００３５】
図７を再び参照すると、動作タイミング検証プログラムは、ステップＳ１４における全体タイミング解析の結果としてクリティカルな回路経路が抽出されたか否かを判定し、もしない場合は処理を終了する（ステップＳ１５）。
【００３６】
一方、クリティカルな回路経路が抽出された場合には、動作タイミング検証プログラムは、当該回路経路の配線Ｒ／Ｃセグメントを抽出する（ステップＳ１６）。次いで、当該セグメントに対して部分タイミング解析処理を実行する（ステップＳ１７）。該部分タイミング解析処理は、図８に示される動作タイミング解析処理を実行することにより行われ、全体タイミング解析と同様の手順が実行されるが、部分タイミング解析用コーナテーブル（図６参照）のコーナ条件が用いられて動作タイミングの検証が行われる。
【００３７】
図８を参照して部分タイミング解析処理を具体的に説明すると、動作タイミング検証プログラムは、これら４つのコーナ条件毎に、標準Ｒ／Ｃネットリストのうちで抽出された回路経路としてセグメントをなす配線容量と配線抵抗に対して、部分タイミング解析用コーナテーブル（図８参照）の容量係数（Cj）及び抵抗係数（Rj）等の配線係数を各々対応して乗じることにより、４つのコーナ条件（CmaxRminTmax、CminRmaxTmax、CmaxRminTmin及びCminRmaxTmin）毎に変換されたＲ／Ｃネットリストを生成する（ステップＳ２１）。
【００３８】
次に、動作タイミング検証プログラムは、４つのコーナ条件毎のＲ／Ｃネットリストと論理セル遅延ライブラリに格納されている論理セルの遅延時間の最大値（Max）及び最小値（Min）とを組合せて、当該クリティカルな回路経路の遅延時間を４つのコーナ条件毎に反復して計算する（ステップＳ２２）。次いで、得られた４つのコーナ条件毎の遅延時間に基づいて当該回路経路について動作タイミング解析を行い、動作違反の有無を最終的に判定する（ステップＳ２３）。以上の部分タイミング解析処理は、クリティカルな回路経路毎に行われる。解析結果は動作タイミング違反レポートとして出力される。
【００３９】
設計者は、動作タイミング違反レポートに基づいて、動作タイミング違反の有無を判断し（ステップＳ１８）、動作タイミング違反がある箇所の論理回路もしくはレイアウトの修正を行って、再設計を行うことができる（ステップＳ１１及びＳ１２）。
【００４０】
以上の実施例から明らかなように、本発明は、半導体集積回路の動作タイミングの検証において、タイミング条件が厳しい、すなわちクリティカルな回路経路を非現実的なコーナー条件を与えて抽出し、当該クリティカルな回路経路において現実的なコーナー条件を与えて高精度なタイミング解析を行うことを特徴とする。
【００４１】
従って、本発明を半導体集積回路の設計に適用することにより、クリティカルな回路経路における現実的なコーナ条件でタイミング解析を再実行することで、高い精度で違反経路を絞り込むことができるため、タイミングの非現実性を最小化し、設計コストを減らすことが可能となる。また、回路レイアウトの全回路経路において複数回の配線Ｒ／Ｃ計算、遅延計算及び動作タイミング解析を繰り返す方法に比べ、動作タイミングの検証の実行時間を大幅に少なくすることが可能となる。さらに、従来は  非現実的な条件下の動作タイミング解析により得られる動作タイミング違反レポートに基づき論理回路の修正やレイアウト修正を行っていたため、本来現実的なコーナ条件では違反とならない経路についても修正する必要があり、その修正を行うためのコストが大きかった。本発明を適用することによりその回路修正を行うコストを最小化することが可能となる。
【００４２】
尚、上記した実施例において、図７及び図８に示されたように、標準配線Ｒ／Ｃネットリストを先に作成し、得られた標準配線Ｒ／Ｃネットリストに対して配線係数乗算を行うことでコーナ条件におけるＲ／Ｃネットリストを作成しているが、部分タイミング解析処理においてクリティカルな配線経路部分の標準配線Ｒ／Ｃ計算を再計算することでも同様の作用を得ることが可能である。
【００４３】
また、上記した実施例において、図２に示されたように、現実的なコーナ条件の範囲（領域Ａ）のCmaxRminとCminRmaxの条件と温度条件のMin/Maxとを組み合わせて部分タイミング解析におけるコーナ条件としているが、配線プロセスや各ばらつきの組合せを精査して、領域Ａに含まれる座標点（CmaxRmin）と座標点（CminRmax）の間の直線上の中間の条件が動作タイミングを悪化させ得る場合にはそのコーナ条件で部分タイミング解析を適用することも可能である。
【図面の簡単な説明】
【００４４】
【図１】多層構造をなす半導体集積回路における配線容量と配線抵抗との物理的関係について説明する説明図である。
【図２】配線容量Cjと配線抵抗Rjとの組合せにおけるばらつきを説明する説明図である。
【図３】クリティカルな回路経路における動作タイミングについて説明する説明図である。
【図４】本発明の実施例を示し、本発明による動作タイミング検証プログラムの実行環境を示すブロック図である。
【図５】全体タイミング解析用コーナテーブルの設定例を示す図である。
【図６】部分タイミング解析用コーナテーブルの設定例を示す図である。
【図７】動作タイミング検証プログラムの処理手順を示すフローチャートである。
【図８】動作タイミング検証プログラムのうちの動作タイミング解析処理の処理手順を示すフローチャートである。
【図９】配線Ｒ／Ｃネットリストの実際例を示す図である。
【図１０】論理セル遅延ライブラリの実際例を示す図である。
【符号の説明】
【００４５】
１０  回路データ
２０  動作タイミング検証プログラム
３０  動作タイミング違反レポート
４０  配線Ｒ／Ｃネットリスト
５０  論理セル遅延ライブラリ
６０  配線係数(Rj,Cj)リスト
７０  温度係数(Tj)リスト
Ｌ１〜Ｌｎ  回路経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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