(57)【特許請求の範囲】
【請求項１】
第１の伝導型の基板と、
上記基板上の第２の伝導型のボディ領域と、
上記ボディ領域を貫通し、上記基板に延びた少なくとも１つのトレンチと、
上記トレンチの内側を覆い、該トレンチの側面に沿った側部と、該トレンチの底面に沿った底部とを含む絶縁層であって、該側部は界面で互いに接触された第１及び第２の部分を有し、該底部から垂直上方に該側部に延びる該第１の部分全体の厚さは、該第１の部分の最上部から垂直上方に該トレンチの最上部に延びる該第２の部分全体の厚さよりも厚く、該界面は、上記ボディ領域の底面よりも上に位置する絶縁層と、
上記トレンチ内において、上記絶縁層上に形成された導電性電極と、
上記ボディ領域内に、上記トレンチに隣接して形成された第１の伝導型のソース領域とを備え、
上記第１の部分全体の厚さ及び上記第２の部分全体厚さは、上記トレンチの側面と該トレンチ内の上記導電性電極間の距離からなることを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項２】
上記基板の上記ボディ領域とは反対側の表面上に配置されたドレイン電極を更に備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項３】
上記絶縁層は、酸化物層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項４】
上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項５】
上記界面は、上記ボディ領域の上面と底面の間の深さに位置することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項６】
上記導電性電極は、ポリシリコンの層と、シリサイドとを含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
【請求項７】
第１の伝導型の基板上に形成された複数の個々のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有するトレンチ二重拡散金属酸化膜半導体トランジスタ構造体において、該トレンチ二重拡散金属酸化膜半導体トランジスタセルのそれぞれは、
第１の伝導型の基板と、
上記基板上の第２の伝導型のボディ領域と、
上記ボディ領域を貫通し、上記基板に延びた少なくとも１つのトレンチと、
上記トレンチの内側を覆い、該トレンチの側面に沿った側部と、該トレンチの底面に沿った底部とを含む絶縁層であって、該側部は界面で互いに接触された第１及び第２の部分を有し、該底部から垂直上方に該側部に延びる該第１の部分全体の厚さは、該第１の部分の最上部から垂直上方に該トレンチの最上部に延びる該第２の部分よりも厚く、該界面は、上記ボディ領域の底面よりも上に位置する絶縁層と、
上記トレンチ内において、上記絶縁層上に形成された導電性電極と、
上記ボディ領域内に、上記トレンチに隣接して形成された第１の伝導型のソース領域とを備え、
上記第１の部分全体の厚さ及び上記第２の部分全体厚さは、上記トレンチの側面と該トレンチ内の上記導電性電極間の距離からなることを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項８】
上記基板の上記ボディ領域とは反対側の表面上に配置されたドレイン電極を更に備える請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項９】
上記絶縁層は、酸化物層であることを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１０】
上記導電性電極は、ポリシリコンを含むことを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１１】
上記界面は、上記ボディ領域の上面と底面の間の深さに位置することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１２】
上記導電性電極は、ポリシリコンの層と、シリサイドとを含むことを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１３】
上記トレンチ二重拡散金属酸化膜半導体トランジスタセルうちの少なくとも１つは、クローズドセル形状を有することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１４】
上記トレンチ二重拡散金属酸化膜半導体トランジスタセルのうちの少なくとも１つは、オープンセル形状を有することを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造体。
【請求項１５】
ａ）第１の伝導型の基板と、第２の伝導型のボディ領域と、該ボディ領域を貫通し、該基板に延びたトレンチとを有する部材を準備する工程と、
ｂ）上記トレンチの側面に沿った側部と、該トレンチの底面に沿った底部とを含む絶縁層を、上記トレンチを内側を覆うように堆積する工程と、
ｃ）上記トレンチに、第１の導電性電極層を堆積する工程と、
ｄ）上記第１の導電性電極層及び上記絶縁層の一部をエッチングし、該エッチングされた部分上に薄い絶縁層を堆積して、上記絶縁層の側部に、第１の部分と第２の部分を画定する工程と、
ｅ）上記トレンチに、第２の導電性電極層を堆積して、上記第１の導電性電極層と該第２の導電性電極層で導電電極を形成する工程と、
ｆ）上記ボディ領域内に、第１の伝導型のソース領域を形成する工程とを有し、
上記絶縁層の第１の部分と第２の部分は、界面で互いに接触し、該第１の部分全体の厚さは、該第２の部分全体の厚さよりも厚く、該界面は、上記ボディ領域の底面よりも上に位置することを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１６】
上記界面が上記ボディ領域の上面と底面の間の深さに位置するように、上記絶縁層を堆積することを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに位置合わせして行い、トランジスタ領域を形成した一種の金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）である。ＤＭＯＳトランジスタは、通常、電源集積回路用途（power integrated circuit applications）における高電圧及び大電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順電圧降下が要求される場合に、単位面積当たりの電流値がより大きい。
【０００３】
典型的なディスクリートＤＭＯＳ回路は、並列に製造された２つ以上の個々のＤＭＯＳトランジスタセルを備える。個々のＤＭＯＳトランジスタセルは、共通ドレインコンタクト（基板）を共有し、一方、個々のＤＭＯＳトランジスタセルの全てのソースは、互いに金属によって短絡され、個々のＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンによって短絡されている。したがって、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、１つの大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路の場合、トランジスタマトリクスがゲートによってオンになったとき、単位面積当たりの導電率を最大にすることが望ましい。一方、個々のＤＭＯＳトランジスタは、通常、方形であり、オープンセル形状（open cell geometry）又はクローズドセル形状（closed cell geometry）を有することができる。
【０００４】
１つの特別な種類のＤＭＯＳトランジスタとして、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内側が薄い酸化物層で覆われ、ポリシリコンで埋められていることにより、電流が妨害されず、これによって、固有のオン抵抗をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００５】
従来の低電圧トレンチＤＭＯＳトランジスタの断面を図１に示す。図１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃度にドープされた基板１１と、基板１１上に形成されたエピタキシャル層１２とを備え、エピタキシャル層１２は、基板１１より低濃度にドープされている。基板１１の底面には、金属層１３が形成されており、これにより、基板１１に電極１４が形成されている。当業者間で周知のように、トレンチＤＭＯＳトランジスタ１０は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄと、ボディ領域１５ａ、１５ｂとを備える。エピタキシャル層１２は、ドレインとして機能する。基板１１には、ｎ型ドーパントが比較的高濃度にドープされており、エピタキシャル層１２には、ｎ型ドーパントが比較的低濃度にドープされている。ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、ｎ型ドーパントが比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、ｐ型ドーパントが比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１８が形成されており、このゲート電極１８は、ゲート電極１８を含んでいるトレンチの底面及び側面に形成されたゲート誘電体層１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に延びており、低濃度にドープされたエピタキシャル層１２を通るキャリアの流れによって生じるあらゆる抵抗を下げるが、また、この構造により、トランジスタのドレイン−ソース降伏電圧が制限される。ドレイン電極１４は、基板１１の背面に接続されており、ソース電極２２は、ソース領域１６及びボディ領域１５に接続されており、ゲート電極１９は、トレンチに埋め込まれているポリシリコン１８に接続されている。
【０００６】
【発明が解決しようとする課題】
図１に示すトレンチＤＭＯＳトランジスタ１０においては、素子のオン抵抗とドレイン−ソース降伏電圧との間にトレードオフが存在する。すなわち、トレンチをより深く形成すると、トレンチの側壁に沿って蓄積層（accumulation layer）が形成されるので、オン抵抗は下がる。一方、トレンチを深くすることにより、ドレイン−ソース降伏電圧が低下する。この理由は次の通りである。逆バイアス電圧が印加されたときのトレンチに沿って延びる空乏層は、基板とトレンチの底面との間の距離が短くなるにつれて、広がることができなくなる。この結果、電界がトレンチの底部のコーナに集中し、したがって、この部分で降伏が起こる。トレンチの内側を覆っているゲート酸化物層の厚さを増すことによって、電界を弱めることができるが、これにより、素子のオン抵抗が高くなってしまう。
【０００７】
１９９２年、ＩＳＰＳＤ及びＩＣ学会会報（Proc.of ISPSD & IC）第３００頁記載のワイ・ババ（Y. Baba）他の論文には、オン抵抗が比較的低く、ドレイン−ソース降伏電圧が高いトレンチＤＭＯＳトランジスタが開示されている。このような特性を有するトランジスタは、トレンチの底部ではより厚いゲート酸化物層を有し、トレンチの上部の側壁に沿ってはより薄いゲート酸化物層を有する二重拡散ゲート酸化膜構造によって、達成される。このような配置により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフが最適化される。具体的には、トレンチは、素子のオン抵抗が適切に低くなるように、十分に深く形成され、トレンチの底部の電界を最も効果的に下げることができるゲート酸化膜の領域の厚さが増されるが、一方、ゲート酸化物層の残りの領域は、オン抵抗に影響を与えないように、薄い厚さを有する。
【０００８】
上述の文献に開示されるトレンチＤＭＯＳトランジスタの１つの制約は、特に、トレンチの幅が狭くしたときの高いトランジスタセルの密度で、二重ゲート酸化膜構造を形成することが困難となるということである。図１に示す素子の他の制約は、容量を増やすことになるそのゲート電荷のために、高速スイッチングにおけるそのスイッチング損失が比較的に大きいことである。第１の部分全体の厚さ及び第２の部分全体厚さは、トレンチの側面とトレンチ内の導電性電極間の距離からなる。
【０００９】
したがって、トレンチを狭くして、スイッチング損失を下げるためにゲート電荷を小さくしたときに、特に高いトランジスタセル密度での製造が比較的容易な二重ゲート酸化膜構造を有するトレンチＤＭＯＳトランジスタを提供することが望まれている。
【００１０】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導型の基板上に形成される。基板上には、第２の伝導型のボディ領域が配置されている。少なくとも１つのトレンチが、ボディ領域を貫通し、基板に延びている。トレンチの内側を、トレンチの側面に沿った側部と、トレンチの底面に沿った底部とを含む絶縁層が覆っている。絶縁層の側部は、界面で互いに接触された第１及び第２の部分を有する。絶縁層の底部から垂直上方に側部に延びる第１の部分全体の厚さは、第１の部分の最上部から垂直上方にトレンチの最上部に延びる第２の部分よりも厚い。界面は、ボディ領域の底面よりも上に位置する。トレンチ内には、絶縁層上に導電性電極が形成されている。また、ボディ領域には、トレンチに隣接して第１の伝導型のソース領域が形成されている。
【００１１】
本発明の一具体例においては、界面は、ボディ領域の上面と底面の間の深さに位置する。
【００１２】
本発明の一具体例においては、導電性電極は、ポリシリコンから形成されている。あるいは、導電性電極は、全体又は一部をシリサイドから形成してもよい。
【００１３】
本発明の一具体例においては、絶縁層は、酸化物層である。
【００１４】
また、本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタ構造体は、第１の伝導型の基板上に形成された複数の個々のトレンチ二重拡散金属酸化膜半導体トランジスタセルを有する。トレンチ二重拡散金属酸化膜半導体トランジスタセルのそれぞれは、基板上には、第２の伝導型のボディ領域が配置されている。少なくとも１つのトレンチが、ボディ領域を貫通し、基板に延びている。トレンチの内側を、トレンチの側面に沿った側部と、トレンチの底面に沿った底部とを含む絶縁層が覆っている。絶縁層の側部は、界面で互いに接触された第１及び第２の部分を有する。絶縁層の底部から垂直上方に側部に延びる第１の部分全体の厚さは、第１の部分の最上部から垂直上方にトレンチの最上部に延びる第２の部分全体の厚さよりも厚い。界面は、ボディ領域の底面よりも上に位置する。トレンチ内には、絶縁層上に導電性電極が形成されている。ボディ領域には、トレンチに隣接して第１の伝導型のソース領域が形成されている。
【００１５】
個々のトレンチ二重拡散金属酸化膜半導体トランジスタセルのうちの少なくとも１つは、クローズドセル形状を有する。あるいは、個々のトレンチ二重拡散金属酸化膜半導体トランジスタセルうちの少なくとも１つは、オープンセル配列形状を有する。
【００１６】
【発明の実施の形態】
上述したワイ・ババ（Y. Baba）他の論文に開示されている二重酸化ゲート構造を有するＤＭＯＳトランジスタを図２に示す。このトレンチＤＭＯＳトランジスタ１１０は、高濃度にドープされた基板１１１を備え、基板１１１には、基板１１１より低濃度にドープされたエピタキシャル層１１２が形成されている。基板１１１の底面には、金属層１１３が形成されており、これにより、基板１１１に電極１１４が形成されている。さらに、トレンチＤＭＯＳトランジスタ１１０は、ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄと、ボディ領域１１５ａ、１１５ｂとを備える。エピタキシャル層１１２は、ドレインとして機能する。図２に示す具体例では、基板１１１には、ｎ型ドーパントが比較的高濃度にドープされており、エピタキシャル層１１２には、ｎ型ドーパントが比較的低濃度にドープされている。ソース領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄには、ｎ型ドーパントが比較的高濃度にドープされており、ボディ領域１１５ａ、１１５ｂには、ｐ型ドーパントが比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１１８が形成されており、このゲート電極１１８は、ゲート電極１１８を含んでいるトレンチの底面及び側面に形成されたゲート誘電体層１１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に延びており、低濃度にドープされたエピタキシャル層１２を通るキャリアの流れによって生じるあらゆる抵抗を下げる。しかしながら、上述のように、この構造もまた、トランジスタのドレイン−ソース降伏電圧を制限する。この問題は、図２に示すように、トレンチの底部のゲート酸化物層を厚くして、厚い酸化物層１２５を形成し、トレンチの上部におけるゲート酸化物層を薄くして、薄い酸化物層１２７を形成することにより、解決される。図２に示すように、厚い酸化物層１２５と薄い酸化物層１２７との間の界面１２９は、エピタキシャル層１１２内に位置している。この構造の結果、トレンチの底部の電界が弱められ、したがって、ドレイン−ソース降伏電圧を高くできるとともに、厚いゲート酸化物層１２５がトレンチ全体に延びていないので、素子のオン抵抗を低いままに抑えることができる。さらに、周知の手法により、ドレイン電極１１４を基板１１１の背面に接続し、ソース電極１２２をソース領域１１６及びボディ領域１１５に接続し、ゲート電極１１９をトレンチに埋められたポリシリコン１１８に接続することにより、この素子が完成する。
【００１７】
図２に示す二重ゲート構造は、以下の工程によって形成される。まず、エピタキシャル層１１２にソース領域１１６及びボディ領域１１５を拡散によって形成した後、エッチングによりトレンチを形成する。次に、化学気相成長法（chemical vapor deposition：ＣＶＤ）により、厚いゲート酸化物層１２５を堆積した後、トレンチに第１のポリシリコン層１３０を堆積する。そして、厚い酸化物層１２５をボディ領域１１５よりも深い深さにエッチバックし、界面１２９を画定する。最後に、薄い酸化物層１２７を堆積した後、第２のポリシリコン層１３１を堆積する。第１及び第２のポリシリコン層１３０、１３１は、ゲート電極１１８を構成する。
【００１８】
ゲート酸化物層１２５をエッチバックする工程は、トレンチの幅が狭く、深さが深い場合に、問題が生じる。すなわち、トレンチのアスペクト比が高くなると、エッチングが難しくなる。この問題は、ウェットエッチングが採用されて、深いトレンチ内のエッチング液を絶えず新しくする（refresh）ことが難しいために生じる。例えば、トレンチの幅が約０．５μｍ未満の場合、図２に示すようなゲート構造を形成することは困難になる。
【００１９】
本願発明者は、図２に示す二重ゲート構造を、厚い酸化物層１２５と薄い酸化物層１２７との間の界面１２９の深さがボディ領域１１５ａ、１１５ｂの底面より浅くなるように、変更することにより、上述した製造上の問題が解決されることを見出した。本発明の具体的な実施の形態を図３に示す。図２及び図３において、同様の要素に対しては同じ参照符号を付している。より詳しくは、図３に示す本発明の実施の形態においては、界面１２９は、ボディ領域１１５の上面１３５と、ボディ領域１１５の底面１３３との間の深さに位置する。換言すれば、本発明に基づく構造においては、薄い酸化物層１２７を形成するときに、厚い酸化物層１２５を現実的には困難な深さまでエッチバックしなくてもよいように、界面１２９の深さを調整している。図３に示す構造とは対照的に、図２に示す従来の構造では、界面１２９の深さは、ボディ領域１１５ａ、１１５ｂの深さではなく、エピタキシャル層１１２の深さに対応していた。
【００２０】
本発明に基づく構造では、薄い酸化物層１２７を形成するためにエッチバックしなくてはならない厚い酸化物層１２５の部分が、トレンチ内部の深い位置まで延びていないので、本発明に基づく構造は、従来の構造より容易に形成することができる。したがって、トレンチのアスペクト比が高いときに生じる厚い酸化物層のエッチングに関する問題が低減され、本発明では、エッチングの問題が起こる前に、トレンチを対応してより狭くすることができる。さらに、本願発明者は、本発明に基づく構造により、素子のオン抵抗とドレイン−ソース降伏電圧との間のトレードオフがより最適に解決されることを見出した。本発明の重要な効果として、本発明では、ゲート酸化物層全体のうちの厚い酸化物層１２５によって占有されている部分が、図２に示す従来の構造に比べて大きくなっているので、オン抵抗に悪い影響を与えることなく、素子のドレインに対するゲート電荷、すなわちその容量が低減される。これにより、上述のように、素子のスイッチング損失が低減される。
【００２１】
図３に示す本発明に基づくＤＭＯＳトランジスタ素子は、従来のあらゆる処理技術を用いて製造することができる。特に、二重ゲート構造は、図２を用いて上述し、及びワイ・ババ（Y. Baba）他の論文に開示されている工程に基づいて製造することができる。この文献に基づく工程では、薄い酸化物層１２７を形成するときに、厚い酸化物層１２５は、それがなくなるまでエッチバックされ、そして、次の酸化物層が堆積されて、薄い酸化物層１２７が形成される。本発明は、この技術を採用することができるが、また、厚い酸化物層１２５を、薄い酸化物層１２７を形成するに必要なだけエッチバックする他の技術を採用してもよい。この技術では、２回目の酸化物堆積工程を省略し、厚い酸化物層１２５及び薄い酸化物層１２７を１回の堆積工程で形成する。
【００２２】
ゲート−ソース間に印加したゲートバイアスを１０Ｖ及び４．５Ｖとしたとき、本発明に基づく構造のオン抵抗を測定するシミュレーションの（厚が７００Åの均一の酸化物層に対して正規化した）結果を図４に示す。図４に示すグラフの横軸は、２μｍの深さを有するトレンチ内の界面１２９の位置を表している。すなわち、深さ０μｍは、薄い酸化物層を有さない構造に対応し、深さ２μｍは、厚い酸化物層を有さない構造に対応する。図４から、界面１２９をボディ領域１１５よりも下の深さに設けても、大きな利益が得られないことがわかる。すなわち、画面１２９がこのレベルよりも下の場合のオン抵抗は、界面１２９をボディ領域１１５の上面１３５と底面１３３の間の深さに設けた場合と比べて、実質的に下がっていない。一方、界面１２９をボディ領域１１５の上面１３５よりも上の深さに設けた場合、低いゲート−ソース電圧に対してオン抵抗が大幅に増加する。
【００２３】
本発明の他の実施の形態においては、薄い酸化物層１２７の後に堆積されるゲート電極の第２のポリシリコン層１３１を、ポリシリコンではなく、シリサイド（silicide）により形成してもよい。あるいは、第１のポリシリコン層１３０又は第１及び第２のポリシリコン層１３０、１３１を、ポリシリコンに代えて、シリサイドで形成してもよい。シリサイドは、ポリシリコンに比べて抵抗値が低く、したがって、スイッチング損失の低減に貢献する。この構成のＤＭＯＳトランジスタ素子では、スイッチング速度が高くなる。
【００２４】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を変更及び変化させることができ、このような変更及び変化は、請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導型（conductivities）が逆のトレンチＤＭＯＳにも同様に適用することができる。
【図面の簡単な説明】
【図１】  従来のＤＭＯＳトランジスタの断面図である。
【図２】  二重ゲート構造を採用した従来のＤＭＯＳトランジスタの断面図である。
【図３】  本発明に基づくＤＭＯＳトランジスタの実施の形態の断面図である。
【図４】  ゲートとソース間に印加したバイアスを１０Ｖ及び４．５Ｖとしたとき、図３に示すＤＭＯＳトランジスタのオン抵抗を測定したシミュレーションの結果を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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