(57)【特許請求の範囲】
【請求項１】
強誘電体膜からなるゲート絶縁膜と、半導体膜からなるチャネルとを有する第１の電界効果トランジスタで構成されたメモリセルと、
前記メモリセルに直列に接続された読み出し用の負荷素子と
を備えた半導体記憶装置であって、
前記メモリセルは、前記強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶しており、
前記メモリセルに記憶された多値データは、前記メモリセルと前記負荷素子との間の中間電位を検出することによって読み出され、
前記読み出し動作は、前記メモリセルに記憶された多値データを、前記チャネル抵抗値の高い状態から順に判別することによって実行される、半導体記憶装置。
【請求項２】
前記読み出し動作は、前記負荷素子の抵抗値を、前記チャネル抵抗値に応じて、該チャネル抵抗値の高い状態から順に変化させながら実行される、請求項１に記載の半導体記憶装置。
【請求項３】
前記負荷素子は、第２の電界効果トランジスタで構成されており、
前記読み出し動作は、前記第２の電界効果トランジスタのゲート電極に印加する電圧を変化させることによって、前記負荷素子の抵抗値を変化させながら実行される、請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の電界効果トランジスタのチャネルは、前記第１の電界効果トランジスタのチャネルと共通の前記半導体膜からなる、請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、複数配列されており、
前記読み出し動作において、多値データが判別されたメモリセルは、該メモリセルの通電が遮断される、請求項１に記載の半導体記憶装置。
【請求項６】
前記読み出し動作において、前記強誘電体膜に印加される電圧は、該強誘電体膜の分極状態を変化させない値に設定される、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜の残留分極により半導体層のチャネル抵抗を変調する半導体記憶装置に関し、特に、３値以上の多値データを記憶することのできる半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴ（以下、「ＭＦＳＦＥＴ」という。）と呼ばれている。
【０００５】
ところで、ＭＦＳＦＥＴからなるメモリセルには、通常、強誘電体膜の分極の向きに応じた２値データが記憶されるが、１メモリセルに多値データを記憶する方式のＭＦＳＦＥＴが、特許文献１に提案されている。
【０００６】
この方式によれば、強誘電体膜を、チャネル領域の両側に位置する２つの領域と、この２つの領域の中間に位置する領域とに分け、各３つの領域の分極強誘電体膜の分極の向きを独立に制御することによって、１メモリセルに多値（３ビット８値）データを記憶させることができる。また、記憶された多値データに対応したＭＦＳＦＥＴの閾値の変化を検出することによって、多値データを読み出すことができる。これにより、ＭＦＳＦＥＴからなる強誘電体メモリの記憶容量を飛躍的に増大させることが可能となる。
【特許文献１】特開２００６−１０８６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のＭＦＳＦＥＴに記憶された多値データは、ドレイン電流の大きさによって判定されるが、３ビット８値の多値データに対応するドレイン電流は、２ビット４値しか取り得ない。そのため、実際には、ドレイン電流の向きを変えたドレイン電流の大きさの測定を２回行い、それらの組合せによって、ＭＦＳＦＥＴに記憶された多値データを判定する必要があり、読み出し動作が複雑になるという問題がある。
【０００８】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係わる半導体記憶装置は、強誘電体膜からなるゲート絶縁膜と、半導体膜からなるチャネルとを有する第１の電界効果トランジスタで構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子とを備え、メモリセルは、強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶しており、メモリセルに記憶された多値データは、メモリセルと負荷素子との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行されることを特徴とする。
【００１０】
このような構成により、簡単な方法で、かつ、低いチャネル抵抗値が記憶されたデータを破壊することなく、メモリセルに記憶された多値データを読み出すことができる。
【００１１】
ある好適な実施形態において、上記読み出し動作は、負荷素子の抵抗値を、チャネル抵抗値に応じて、チャネル抵抗値の高い状態から順に変化させながら実行される。これにより、ｎ値のデータに対して、抵抗値の異なるｎ−１個の負荷抵抗を用意することなく、１個の負荷抵抗で読み出し動作を実行することができ、半導体記憶装置のチップサイズを縮小することができる。
【００１２】
ここで、上記負荷素子は、第２の電界効果トランジスタで構成されており、読み出し動作は、第２の電界効果トランジスタのゲート電極に印加する電圧を変化させることによって、負荷素子の抵抗値を変化させながら実行されることが好ましい。さらに、第２の電界効果トランジスタのチャネルは、第１の電界効果トランジスタのチャネルと共通の半導体膜からなることが好ましい。これにより、読み出し用の負荷素子を、メモリセルを構成するＭＦＳＦＥＴと同程度の素子サイズにすることができ、半導体記憶装置のチップサイズをより縮小することができる。
【００１３】
また、上記メモリセルは、複数配列されており、読み出し動作において、多値データが判別されたメモリセルは、メモリセルの通電が遮断されることが好ましい。これにより、データ判別後のメモリセルに記憶されたデータを破壊することなく、全てのメモリセルに記憶された多値データを読み出すことができる。
【００１４】
また、上記読み出し動作において、強誘電体膜に印加される電圧は、強誘電体膜の分極状態を変化させない値に設定されることが好ましい。これにより、メモリセルに記憶されたデータを破壊することなく、メモリセルに記憶された多値データを読み出すことができる。
【発明の効果】
【００１５】
本発明によれば、ＭＦＳＦＥＴからなるメモリセルに記憶された多値データを、簡単な方法で、かつ、記憶されたデータを破壊することなく読み出すことができ、大容量記憶が可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本願出願人は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルであって、セルサイズを小さくすることが可能な新規な半導体メモリセルの構成を、特願２００７−１０３７５４号の出願明細書に開示している。
【００１７】
図１は、本願出願人が上記出願明細書で開示した半導体メモリセルの構成を説明した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【００１８】
図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、メモリ素子を構成するＭＦＳＦＥＴ２１のゲート電極１２が形成され、常誘電体膜１６側には、選択スイッチング素子を構成するＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂが形成されている。また、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。
【００１９】
このような構成により、メモリ素子をなすＭＦＳＦＥＴ２１のゲート電極１２と、選択スイッチング素子をなすＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂとを、平面的に近接して配置できるため、セルサイズを小さくすることができる。
【００２０】
メモリ素子２１へのデータの書き込みは、図２（ａ）、（ｂ）に示すように、ゲート電極１７ａに電圧を印加して、ＭＩＳＦＥＴ２２をオンさせた状態で、ドレイン電極１５ｂ及びゲート電極１２間に電圧を印加することによって、強誘電体膜１３に垂直方向の電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
【００２１】
また、メモリ素子２１に書き込まれたデータの読み出しは、図３に示すように、ゲート電極１７ａ、１７ｂに電圧を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ドレイン電極１５ｂ、ソース電極１５ａ間に電圧を印加し、強誘電体膜１３の分極状態に応じてチャネル導電率の変化を、メモリ素子２１と負荷素子２４との間の中間電位Ｖoutを検出することによって行われる。
【００２２】
本発明における半導体記憶装置は、メモリ素子２１に、強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶させるようにしたものである。
【００２３】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２４】
図４は、本実施形態における半導体記憶装置の基本的な構成を示した図で、（ａ）は断面図、（ｂ）はその等価回路図である。
【００２５】
図４（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、メモリ素子を構成するＭＦＳＦＥＴ（第１の電界効果トランジスタ）２１のゲート電極１２が形成され、常誘電体膜１６側には、選択スイッチング素子を構成するＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂが形成されている。
【００２６】
ここで、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３、２４に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。
【００２７】
また、常誘電体膜１６側には、読み出し用の負荷素子を構成するＭＩＳＦＥＴ（第２の電界効果トランジスタ）２４のゲート電極１７ｃが形成され、半導体膜１４上には、ＭＩＳＦＥＴ２４のソース・ドレイン電極１５ｅ、１５ｆが形成されている。ここで、ＭＩＳＦＥＴ２４のチャネルは、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３のチャネルを構成する半導体膜１４と同じ半導体膜１４で構成されている。
【００２８】
本実施形態における半導体記憶装置の具体的な構成を以下に説明する。
【００２９】
図４（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯ）からなる基板１１の（１００）面上に、厚さ３０ｎｍのルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）膜からなるゲート電極１２が形成されている。
【００３０】
また、基板１１上には、厚さ４５０ｎｍのジルコニウム酸チタン酸鉛（Ｐｂ(Ｚｒ,Ｔｉ)Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜を構成する強誘電体膜１３と、厚さ３０ｎｍのｎ型の酸化物半導体である酸化亜鉛（ＺｎＯ）膜からなるチャネルを構成する半導体膜１４が積層されている。
【００３１】
半導体膜１４上には、厚さ２０ｎｍのチタン（Ｔｉ）膜と、厚さ３０ｎｍの白金（Ｐｔ）膜の積層膜からなるソース・ドレイン電極１５ｂ〜１５ｆが形成されている。このとき、電極１５ｃは、ゲート電極１２に対するソース電極と、ゲート電極１７ａに対するドレイン電極を兼ねている。また、電極１５ｄは、ゲート電極１２に対するドレイン電極と、ゲート電極１７ｂに対するソース電極を兼ねている。
【００３２】
半導体膜１４上には、厚さ１００ｎｍの窒化珪素（ＳｉＮ）膜からなるゲート絶縁膜を構成する常誘電体膜１６が形成され、常誘電体膜１６上には、厚さ３０ｎｍのＴｉ層と厚さ１７ｎｍのＰｔ膜の積層膜からなる第２のゲート電極１７ａ、１７ｂ及び第３のゲート電極１７ｃが形成されている。
【００３３】
常誘電体膜１６上には、二酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜１８が形成されている。さらに、層間絶縁膜１８及び常誘電体膜１６中には、ソース・ドレイン電極１５ｂ、１５ｂ、１５ｅ、１５ｆに接続されたタングステンプラグ１９が形成され、層間絶縁膜１８上には、タングステンプラグ１９間を接続するアルミニウム配線２０が形成されている。ここで、メモリセルのドレイン電極１５ｂと負荷素子のソース電極１５ｅとは、タングステンプラグ１９及びアルミニウム配線２０を介して電気的に接続されている。
【００３４】
なお、ソース・ドレイン電極１５ｂ、１５ｃはゲート電極１７ａと、ソース・ドレイン電極１５ｃ、１５ｄはゲート電極１２と、ソース・ドレイン電極１５ｄ、１５ｂはゲート電極１７ｂと、ソース・ドレイン電極１５ｅ、１５ｆはゲート電極１７ｃと、それぞれ平面的に重なる部分を有することが望ましい。
【００３５】
次に、本実施形態における半導体記憶装置の基本的な動作を説明する。
【００３６】
まず、ＭＦＳＦＥＴ２１のゲート絶縁膜として使用するＰＺＴ膜１３の分極特性について説明する。厚さ４５０ｎｍのＰＺＴ膜１３の両面に、ＳＲＯ膜及びＴｉ膜からなる電極をそれぞれ形成し、ＰＺＴ膜１３に印加した電界に対して、得られた残留分極密度２Ｐｒを測定した。その結果、電極間に３Ｖ以上の電圧を印加したとき、分極は反転し、±１０Ｖの電圧を印加した後、電圧を０Ｖに戻したときに得られる分極密度２Ｐｒは、６０μＣ／ｃｍ2であった。
【００３７】
また、ＰＺＴ膜１３上に、厚さ３０ｎｍのＺｎＯ膜１４を形成し、ＺｎＯ膜１４のキャリア濃度をホール測定により求めたところ、２×１０１５ｃｍ−３であった。ＺｎＯ膜１４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は６×１０９ｃｍ−２なる。これに、素電荷量１．６×１０−１９Ｃを乗じて求められる電荷密度は、９．６×１０−４μＣ／ｃｍ２であり、上述のＰＺＴ膜１３の分極電荷密度よりも小さい。従って、ＰＺＴ膜１３の分極が下向きのとき、この分極に反発してＺｎＯ膜１４中のキャリアが追い払われ、チャネルは空乏化する。一方、ＰＺＴ膜１３の分極が上向きのとき、分極密度に対応した密度のキャリアが、ＰＺＴ膜１３とＺｎＯ膜１４の界面に誘起される。
【００３８】
次に、ＰＺＴ膜１３の分極によるＺｎＯ膜１４のキャリア濃度変調を利用したチャネル導電率変調について説明する。ＭＦＳＦＥＴ２１の第１のゲート電極１２に負電圧を印加したとき、ＰＺＴ膜１３の分極は下を向き、ＺｎＯ膜１４は空乏化するので、チャネル導電率は低くなる。すなわち、オフ状態となる。一方、ゲート電極１２に正電圧を印加したとき、ＰＺＴ膜１３の分極は上を向き、キャリア濃度が高くなるので、チャネル導電率は高くなる。すなわちオン状態となる。このように、ゲート電極１２に印加する電圧によって、チャネル（ＺｎＯ膜）１４の導電状態を制御できる。しかも、ゲート電極１２に印加する電圧を除去した状態でも、ＰＺＴ膜１３の分極は残留するので、導電状態は維持される。
【００３９】
これを確認するため、ＭＦＳＦＥＴ２１のサブスレッショルド特性を調べた。
【００４０】
図５（ａ）に示すように、ソース電極１５ｃを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、ドレイン電流ＩＤＳを測定した。
【００４１】
図５（ｂ）は、ゲート電圧ＶＧＳを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流ＩＤＳをプロットしたグラフである。ドレイン電流にヒステリシスが観測され、ゲート電圧を−１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流は１ｐＡ以下と小さく、１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流（図中のａ点）は１μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。
【００４２】
さらに、ゲート電極１２に、例えば、−１．５Ｖ、−２．０Ｖ、−５．０Ｖを印加した後に、ゲート電圧０Ｖで流れるドレイン電流は、−１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流と、１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流との中間値（図中のｂ点、ｃ点、ｄ点）をとる。すなわち、ゲート電圧０Ｖで流れるドレイン電流の大きさに応じて多値データに対応させることによって、メモリセルに多値データを記憶させることが可能となる。
【００４３】
しかも、電圧を切断した状態であっても、ＰＺＴ膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、図６に示すように、図５（ｂ）中の点ａ〜ｄに対応した多値データを記憶させたＭＦＳＦＥＴ２１を室温下で１０４秒間放置した後でも、点ａ〜ｄに対応したドレイン電流ＩＤＳの比は維持される。
【００４４】
図７は、選択スイッチング素子として用いるＭＩＳＦＥＴ２２、２３のサブスレッショルド特性を調べた結果である。なお、ゲート絶縁膜である常誘電体膜１６には、膜厚１００ｎｍのＳｉＮ膜を用いた。
【００４５】
次に、再び図４（ａ）を参照しながら、本実施形態における半導体記憶装置の動作を説明する。
【００４６】
非アクセス状態では、ＭＦＳＦＥＴ２１のゲート電極１２、及びＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂを接地する。ゲート電極１７ａ、１７ｂを接地することによって、２つのＭＩＳＦＥＴ２２、２３はオフとなっており、ソース、ドレイン電極１５ａ、１５ｂに任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。
【００４７】
データの書き込み動作では、まず、ゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加してＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ及びゲート電極１２に電圧を印加し、ソース電極１５ａとゲート電極１２間、及びドレイン電極１５ｂとゲート電極１２間に、強誘電体膜１３の分極がすべて上を向くような電圧を印加することによって、リセット動作を行う。
【００４８】
次いで、ゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ、及びゲート電極１２に所定の電圧を印加する。これにより、ゲート絶縁膜（強誘電体膜）１３上のチャネル（半導体膜）１４とゲート電極１２の間に垂直方向の電界が印加される。
【００４９】
例えば、“０”、”１”、”２”、”３”の４値のデータの書き込みは、次のようにして行うことができる。
【００５０】
データ”０”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに正電圧（例えば３．５ｖ）を印加する。また、データ”１”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂ、に、データ”０”を書き込むときよりも小さい正電圧（例えば２．５Ｖ）を印加する。同様に、データ”２”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに、データ”１”を書き込むときよりも小さい正電圧（例えば１．５Ｖ）を印加する。また、データ”３”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに、データ”２”を書き込むときよりも小さい正電圧（例えば０Ｖ）を印加する。これにより、ゲート絶縁膜（強誘電体膜）１３に、大きさの異なる分極量が蓄積される。なお、この場合、上向きの分極量は、”３”＞”２”＞”１”＞”０”となる。
【００５１】
次に、“０”、”１”、”２”、”３”の４値のデータの読み出しは、次のようにして行うことができる。
【００５２】
図５（ｂ）に示した点ａ〜ｄのドレイン電流特性を有するＭＦＳＦＥＴ２１は、ゲート長(Ｌ）が１μｍ、ゲート幅（Ｗ）が１００μｍであり、読み出し電圧が０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１）あたりのチャネル抵抗値は、それぞれ約１ＭΩ（データ”３”）、約１００ＭΩ（データ”２”）、約１０ＧΩ（データ”１”）、約１ＴΩ（データ”０”）となる。これに接続する選択スイッチング素子２２、２３は、図５に示したサブスレッショルド特性を有し、このＭＩＳＦＥＴは、ゲート長(Ｌ)が２μｍ、ゲート幅(Ｗ）が８μｍであり、読み出し電圧は０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１)あたりの抵抗値は、オン状態で約４０ｋΩである。
【００５３】
また、メモリセルに接続された負荷素子も、選択スイッチング素子と同一の構成を有するＭＩＳＦＥＴ２４で構成されているため、その抵抗値は、オン状態の４０ｋΩからオフ状態の約１ＴΩまで、ゲート電極１７ｃの印加電圧の大きさにより可変である。それ故、読み出し時に、負荷素子におけるゲート電極１７ｃに所定の電圧を印加して、負荷素子の抵抗値を、上記の各チャネル抵抗値の間に設定することによって、メモリセルと負荷素子との間の中間電位を読み出すことで、４値のデータを判別することができる。
【００５４】
しかしながら、チャネル抵抗値の小さなデータが記憶されているとき、負荷素子の抵抗値が小さく設定されて読み出しが行われると、メモリ素子に大きな電圧が印加されて、データがディスターブされるおそれがある。それ故、データの読み出しは、チャネル抵抗値の高い状態から順に判別することが望ましい。
【００５５】
すなわち、図８に示すように、最初に、データが”０”であるか否かを判定する。この時に、データが”０”以外と判定された場合には、次のステップに進み、データが”１”であるか否かを判定する。この時に、データが”１”以外と判定された場合には、次のステップに進み、データが”２”であるか否かを判定する。そして、データが”２”以外と判定された場合には、データが”３”であると判定する。このとき、負荷素子の抵抗値も、ステップ毎に小さくしていく。
【００５６】
電源電圧を１．８Ｖにした場合の具体的なステップを、図９（ａ）、（ｂ）を参照しながら説明する。メモリ素子２１に書き込まれたデータの読み出しは、図９（ａ）に示すように、ゲート電極１７ａ、１７ｂに電圧を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース・ドレイン電極間に電圧を印加し、強誘電体膜１３の分極状態に応じてチャネル導電率の変化を、メモリ素子２１と負荷素子２４との間の中間電位（出力電圧）Ｖoutを検出することによって行われる。図９（ｂ）は、負荷素子２４の抵抗値を変えて、メモリ素子２１に記憶されたデータを読み出したときの中間電位Ｖoutと、メモリ素子２１のソース側及びドレイン側に加わる電圧Ｖs、Ｖdを表にしたものである。
【００５７】
最初に、チャネル抵抗値の高い状態に対応したデータ”０”を読み出すために、負荷素子２４の抵抗値を２００Ｇ（２×１０１１）Ωとする。この値は、データ”０”のチャネル抵抗値（１×１０１２）Ωの１／５である。このとき、図９（ｂ）の表に示すように、出力電圧Ｖoutは、データ”０”の場合には、１．５０Ｖとなり、それ以外のデータ”１”、”２”及び”３”の場合には、０．０９Ｖ以下となる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”０”であると判定される。
【００５８】
次に、出力電圧Ｖoutが、０．０９Ｖ以下の場合、すなわち、記憶されたデータが”０”でないと判定した場合には、負荷素子２４の抵抗値を２Ｇ（２×１０９）Ωに下げる。なお、この値は、データ”１”のチャネル抵抗値（１×１０１０）Ωの１／５である。このとき、出力電圧Ｖoutは、データ”１”の場合には、１．５０Ｖとなり、それ以外のデータ”２”及び”３”の場合には、０．０９Ｖ以下となる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”１”であると判定される。
【００５９】
次に、出力電圧Ｖoutが、０．０９Ｖ以下の場合、すなわち、記憶されたデータが”１”でないと判定した場合には、負荷素子２４の抵抗値を２０ＭＧ（２×１０７）Ωに下げる。なお、この値は、データ”２”のチャネル抵抗値（１×１０８）Ωの１／５である。このとき、出力電圧Ｖoutは、データ”２”の場合には、１．８０Ｖとなり、それ以外のデータ”３”の場合には、０．１Ｖとなる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”２”であると判定され、０．１Ｖが出力されたときは、”３”であると判定される。
【００６０】
このように、メモリ素子２１に記憶された４値データを、チャネル抵抗値の高い状態から順に判別することによって、メモリ素子２１に記憶されたデータをディスターブすることなく、全てのデータを読み出すことができる。
【００６１】
例えば、もし、最初に負荷抵抗を２Ｇ（２×１０９）Ωに設定したとすると、メモリ素子２１にデータ”０”が記録されていた場合、メモリ素子２１には１．８Ｖの電圧が印加されてしまうことになり、メモリ素子２１に記憶されたデータがディスターブされるおそれがある。
【００６２】
また、同様の理由で、データ判別が終了したメモリ素子には、その後の判定で、メモリ素子に電圧がかからないようにすることが望ましい。
【００６３】
また、読み出し動作において、ＭＦＳＦＥＴ２１のゲート絶縁膜に印加される電圧は、書き込み電圧よりも小さいために、書き込まれたデータは消失しない。つまり、非破壊読み出しを実現できる。強誘電体膜の分極反転に伴う劣化は、１０１０〜１０１２回程度であることが知られている。それ故、破壊読み出し動作を行う従来のキャパシタ型強誘電体メモリでは読み出し回数に限界があった。本実施形態では、非破壊読み出しを実現しているため、無限回の読み出しが可能となる。
【００６４】
また、メモリ素子２１の両端に設けられた選択スイッチング素子２２、２３の抵抗値は、メモリ素子２１に記憶された多値データのうち、最も抵抗値が低い状態に比べて１０分の１以下であることが望ましい。選択スイッチング素子２２、２３の抵抗値が高いと、読み出し時に、メモリ素子２１のソース端にかかる電圧が増加してしまい、記憶されたデータがディスターブされてしまうおそれがある。
【００６５】
なお、本実施形態では、電子伝導型の強誘電体トランジスタを例にとって説明しているために、正孔伝導型の強誘電体トランジスタでは、チャネル抵抗の低い状態から順に判定することが望ましい。
【００６６】
次に、図３に示したメモリセル１００を、行列状（アレイ状）に配置した場合の回路構成を、図１０を参照しながら説明する。なお、図１０では、メモリセル１００−００、０１、１０、１１が、行方向に２個、列方向に２個配置された例を示す。
【００６７】
各メモリ素子２１のゲート電極は、第１のワード線３０−０、１に接続されており、選択スイッチング素子２２、２３のゲート電極は、それぞれ、第２のワード線４０−０、１及び第３のワード線５０−０、１に接続されている。また、ソース電極１５ａは、ソース線７０−０、１に接続され、ドレイン電極１５ｂは、ビット線８０−０、１に接続されている。そして、ビット線８０−０、１の一端は、負荷素子２４に接続されている。
【００６８】
本実施形態では、メモリセルを列方向に交互に反転して配置することにより、上下に隣り合うメモリセルが、ドレイン電極１５ｂおよびソース電極１５ａを共有する構成としている。これにより、セル占有面積を縮小できる。
【００６９】
次に、書き込まれた４値データの読み出し動作を、図１０を参照しながら説明する。ここでは、４値データのうち抵抗値の高いものから”０”、”１”、”２”、”３”とする。本動作中、全てのソース線７０−０、１、第１のワード線３０−０、１、非選択メモリ素子が接続された第２のワード線４０−１、５０−１は接地しておく。これにより、非選択メモリ素子に誤読み出しは発生しない。
【００７０】
最初に、第２のワード線４０−０、５０−０に正電圧（例えば１０Ｖ）を印加し、メモリセル１００−００、１００−１０中のＭＩＳＦＥＴ２２、２３をオン状態にする。そして、負荷素子２４のＭＩＳＦＥＴのゲート電極１７ｃに電圧を印加して、負荷素子２４を、４値のうち、”０”以下”１”以上の抵抗値にする。この時、負荷素子２４に対してメモリ素子の抵抗値が高ければ、負荷素子２４とメモリセルの中間電位は、電源電圧に近い値が、低ければ接地電圧に近い値が出力される。すなわち、電源電圧に近い電圧が出力された時は、そのデータは”０”と判別され、接地電圧に近い電圧が出力された時は、”０”以外と判別される。
【００７１】
次に、負荷素子２４の抵抗値を”１”以下”２”以上の値に下げ、上記と同様の方法でデータ判別を行う。これを繰り返して、すべての多値状態を判定する。
【００７２】
ここで、データ判別が終了したセルに関してはその後の判定でメモリセルに電圧がかからないようにする回路があることが望ましい。例えば、図１１に示すように、メモリセル２００と負荷抵抗２０１との間に電源遮断回路２０２を設け、メモリセル２００のデータを読み出して、センスアンプ２０３で出力した後、電源遮断回路２０２を作動させて、電源電圧がメモリセル２００にかからないようにする。
【００７３】
次に、図１２（ａ）〜（ｅ）に示した工程断面図を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。
【００７４】
最初に、図１２（ａ）に示すように、ＳＴＯ基板１１上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する
次に、図１２（ｂ）に示すように、酸素雰囲気中で加熱してエッチングダメージを回復した後、基板１１上に、ＰＬＤ法を用いて、基板温度を７００℃にした状態で、厚さ４５０ｎｍのＰＺＴ膜１３を成長する。このときのターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成比で形成したＰＺＴ膜１３と、ＳＴＯ基板１１及びＳＲＯ膜１２との格子ミスマッチは３％以内であり、上記の成長条件下でＳＲＯ膜１２及びＰＺＴ膜１３はエピタキシャル成長することができる。この方法で成膜したＰＺＴ膜１３の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。
【００７５】
次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯ膜１４を形成する。その上に、レジストを塗布・パターニングし、活性領域以外のＺｎＯ膜１４を希硝酸を用いてエッチングすることにより、チャネル１４を形成する。
【００７６】
次に、図１２（ｃ）に示すように、ＺｎＯ膜１４上にレジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜、及び厚さ３０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置にソース・ドレイン電極１５ａ〜１５ｆを形成する。
【００７７】
次に、図１２（ｄ）に示すように、スパッタ法を用いて、ＺｎＯ膜１４上に、厚さ１００ｎｍのＳｉＮ膜１６を形成する。その上に、レジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ３０ｎｍのＴｉ膜及び厚さ１７０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置に第２のゲート電極１７ａ、１７ｂ、及び第３のゲート電極１７ｃを形成する。
【００７８】
次に、図１２（ｅ）に示すように、ＳｉＮ膜１６上に、プラズマＣＶＤ法を用いて、ＳｉＯ２膜（層間絶縁膜）１８を形成したした後、その上にレジストを塗布・パターニングし、ドライエッチング法を用いてＳｉＯ２膜１８及びＳｉＮ膜１６を貫通するコンタクトホールをソース・ドレイン電極上に開口する。そして、開口したコンタクトホール内に、ブランケットＣＶＤ法を用いて、タングステンを堆積した後、化学機械研磨（ＣＭＰ）法を用いて、ＳｉＯ２膜１８表面のタングステンを除去してプラグ１９を形成する。最後に、ＳｉＯ２膜上にスパッタ法を用いてＡｌ膜を形成し、その上にレジストを塗布・パターニングして配線パターンを形成して、図４（ａ）に示した半導体記憶装置を完成する。
【００７９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、メモリセルを選択スイッチング素子を備えた構成のものを用いたが、メモリ素子がＭＦＳＦＥＴで構成されたものであれば、選択スイッチング素子を備えていないメモリセルを用いても、同様の効果を得ることができる。
【００８０】
また、上記実施形態においては、ＭＦＳＦＥＴの構造を、金属-強誘電体-半導体の積層構造としたが、金属-強誘電体-常誘電体-半導体の積層構造や、金属と半導体との間に強誘電体を用いた構造（例えば、金属-強誘電体-金属-常誘電体-半導体の積層構造等）としても、同様の効果を得ることができる。
【００８１】
また、上記実施形態では、基板１１にＳＴＯ基板を用いたが、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネルとなる半導体膜１４にＺｎＯ膜を用いたが、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体、多結晶シリコン、アモルファスシリコンなどのＩＶ族半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。
【産業上の利用可能性】
【００８２】
本発明に係る半導体記憶装置は、強誘電体を用いた不揮発性メモリとして有用であり、すでに実用化されているキャパシタ型の強誘電体不揮発性メモリと比較し、格段にスケーリングメリットがあり、６５ｎｍＣＭＯＳなどの次世代のプロセス、及び、ロジック上に積層したメモリデバイスとしての応用に期待される。
【図面の簡単な説明】
【００８３】
【図１】選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図２】（ａ）及び（ｂ）は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの動作を説明した断面図である。
【図３】本発明の実施形態における半導体記憶装置の構成を示した回路図である。
【図４】本発明の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図５】本実施形態におけるＭＦＳＦＥＴのサブスレッショルド特性を調べた図で、（ａ）は測定方法を示した回路図、（ｂ）はサブスレッショルド特性を示したグラフである。
【図６】本実施形態におけるＭＦＳＦＥＴのデータ保持特性を示した図である。
【図７】本実施形態におけるＭＩＳＦＥＴのサブスレッショルド特性を示したグラフである。
【図８】本実施形態における半導体記憶装置の読み出し動作を示したステップ図である。
【図９】本実施形態における半導体記憶装置の読み出し動作を説明した図で、（ａ）は回路図、（ｂ）は、負荷素子の抵抗値を変えて読み出したときの出力電圧と、メモリ素子に加わる電圧の値を示した表である。
【図１０】本実施形態におけるメモリセルをアレイ状に配置した回路構成図である。
【図１１】本実施形態における電源遮断機構を示した回路ブロック図である。
【図１２】（ａ）〜（ｅ）は、本実施形態における半導体記憶装置の製造方法を示した断面図である。
【符号の説明】
【００８４】
１１      基板
１２      ゲート電極
１３      強誘電体膜
１４      半導体膜
１５ａ〜１５ｆ    ソース・ドレイン電極
１６      常誘電体膜
１７ａ、１７ｂ、１７ｃ    ゲート電極
１８      層間絶縁膜
１９      タングステンプラグ
２０      アルミニウム配線
２１      メモリ素子
２２、２３      選択スイッチング素子
２４      負荷素子
３０      第１のワード線
４０      第２のワード線
５０      第３のワード線
７０      ソース線
８０      ビット線
１００    メモリセル
【図１】
0005081069.tif 000002
【図２】
0005081069.tif 000003
【図３】
0005081069.tif 000004
【図４】
0005081069.tif 000005
【図５】
0005081069.tif 000006
【図６】
0005081069.tif 000007
【図７】
0005081069.tif 000008
【図８】
0005081069.tif 000009
【図９】
0005081069.tif 000010
【図１０】
0005081069.tif 000011
【図１１】
0005081069.tif 000012
【図１２】
0005081069.tif 000013