(57)【特許請求の範囲】
【請求項１】
“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルを複数個有するメモリセルアレイと、
複数のメモリセル列に対応して設けられ、かつ“０”データ／“１”データと低抵抗状態／高抵抗状態との割付情報を格納し、前記複数のメモリセル列はそれぞれ、前記複数のメモリセルのうち所定数のメモリセルから構成される、複数のフラグセルと、
電源がオンされてから最初に第１のメモリセル列にアクセスする際に、前記割付情報に基づいて、前記第１のメモリセル列のデータを、このデータを反転した反転データに書き換える書き込み回路と、
を具備し、
電源がオンされた際に、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替えることを特徴とする半導体記憶装置。
【請求項２】
電源のオン／オフを示す第１の信号を受け、かつ前記第１の信号に基づいて、前記割付を切り替えるための第２の信号を生成する設定回路をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルを複数個有するメモリセルアレイと、
複数のメモリセル列に対応して設けられ、かつ“０”データ／“１”データと低抵抗状態／高抵抗状態との割付情報を格納し、前記複数のメモリセル列はそれぞれ、前記複数のメモリセルのうち所定数のメモリセルから構成される、複数のフラグセルと、
所定時間ごとにパルスを生成するタイマー回路と、
前記パルスが生成されてから最初に第１のメモリセル列にアクセスする際に、前記割付情報に基づいて、前記第１のメモリセル列のデータを、このデータを反転した反転データに書き換える書き込み回路と、
を具備し、
前記パルスが生成されるごとに、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替えることを特徴とする半導体記憶装置。
【請求項４】
“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を記憶する回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記割付に従って前記メモリセルアレイからデータを読み出す読み出し回路をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば双方向に電流を供給することで情報を記録することが可能な磁気抵抗素子を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が知られている。
【０００３】
ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子により“１”、“０”情報を記憶する。このＭＴＪ素子は、２つの磁性層（フリー層及びピンド層）により非磁性層（トンネルバリア層）を挟んだ構造を有する。ＭＴＪ素子に記憶される情報は、２つの磁性層のスピンの向きが平行（Parallel）か或いは反平行（Anti-Parallel）かによって判断される。
【０００４】
スピン注入型ＭＲＡＭは、ＭＴＪ素子の膜面に対して垂直方向に電流を流し、その電流の流す方向によって、フリー層にスピンが注入されて磁化反転が起こる。ＭＴＪ素子を垂直磁化型とした場合、膜面垂直方向に一軸異方性を持たせればよく、面内磁化型のように平面方向に形状磁気異方性を持たせる必要がない。このため、ＭＴＪ素子のアスペクト比をほぼ１にして、原理的には加工限界までＭＴＪ素子を小さくすることが可能である。また、面内磁化型のように２軸でそれぞれ異なる方向に電流磁場を発生させる電流磁界配線が不要となり、ＭＴＪ素子の上下電極につながる２端子が存在すれば動作が可能となるため、１ビット辺りのセル面積を縮小させることが可能である。
【０００５】
近年、ＭＴＪ素子のトンネルバリア層として（００１）面配向した多結晶の酸化マグネシウム（ＭｇＯ）を、同じく（００１）面配向した多結晶ＣｏＦｅＢで挟み込むことによって、ＭｇＯがスピンフィルターとして作用し、電子をピンド層からフリー層側に流すことでフリー層の磁化を反平行から平行へと磁化反転、反対に電子をフリー層からピンド層に流すことでフリー層の磁化を平行から反平行へと磁化反転させることができ、なおかつこの酸化マグネシウム（ＭｇＯ）が高ＴＭＲを有するスピン注入型ＭＲＡＭを実現する有望な材料であることが実証されている。
【０００６】
ところで、書き込み電流を低減するためには、フリー層の体積、飽和磁化Ｍｓ、ダンピング定数等を低減することが必要である。しかし、フリー層の体積を低減するための薄膜化には物理的限界があり、平面方向の面積縮小には加工限界があり、またダンピング定数を下げ過ぎると熱的安定性が劣化するために、全体としてバランスが取れるように各パラメータを調整して書き込み電流を低減する必要があり、なかなか容易ではない。書き込み電流を十分に低減できない場合、回路の電源電圧は通常決まっているため、ＭｇＯバリアの膜厚を薄くして抵抗を下げることによって必要な書き込み電流に設定する必要がある。従って、ＭＴＪ素子の構成要素であるＭｇＯバリアは十分薄膜である必要があり、なおかつ、使用中に高電圧ストレスが印加され続けることになる。
【０００７】
ＭｇＯを用いたＭＴＪ積層膜の場合、薄膜でも磁気抵抗比（ＭＲ比）は１００％を超えるために、“１”状態での抵抗値が“０”状態での抵抗値のおよそ２倍程度高くなる。従って、ＭＴＪ素子が“０”状態で“０”の書き込み電流が流れ続ける場合と、ＭＴＪ素子が“１”状態で“１”の書き込み電流が流れ続ける場合とでは、積算で膜に印加されるストレスは大きく異なってくることが予想される。このように印加されるストレスが大きく異なると、ＭＴＪ素子の寿命に差が出てくる。
【０００８】
ＭＲＡＭを画像メモリとして、例えばドライブレコーダに使用した場合、その使用環境下の条件や画像情報のデコーダの構成等によっては、ＭＴＪ素子に集中して“０”情報が記録される場合や、集中して“１”情報が記録される場合が想定される。このため、使用環境によってＭＴＪ素子の寿命が異なってくるため、デバイスのスペックとしては最悪な環境に合わせねばならない。このため、結果的にデバイスのスペックを厳しく設定せざるを得ないという問題がある。
【０００９】
また、この種の関連技術として、下記の特許文献があげられる。
【特許文献１】特開２００２−３４３０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、使用環境の偏りの影響を抑制することで、製品としての寿命を長くすることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の第１の視点に係る半導体記憶装置は、“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルを複数個有するメモリセルアレイと、複数のメモリセル列に対応して設けられ、かつ“０”データ／“１”データと低抵抗状態／高抵抗状態との割付情報を格納し、前記複数のメモリセル列はそれぞれ、前記複数のメモリセルのうち所定数のメモリセルから構成される、複数のフラグセルと、電源がオンされてから最初に第１のメモリセル列にアクセスする際に、前記割付情報に基づいて、前記第１のメモリセル列のデータを、このデータを反転した反転データに書き換える書き込み回路とを具備し、電源がオンされた際に、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替えることを特徴とする。
【００１２】
本発明の第２の視点に係る半導体記憶装置は、“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルを複数個有するメモリセルアレイと、複数のメモリセル列に対応して設けられ、かつ“０”データ／“１”データと低抵抗状態／高抵抗状態との割付情報を格納し、前記複数のメモリセル列はそれぞれ、前記複数のメモリセルのうち所定数のメモリセルから構成される、複数のフラグセルと、所定時間ごとにパルスを生成するタイマー回路と、前記パルスが生成されてから最初に第１のメモリセル列にアクセスする際に、前記割付情報に基づいて、前記第１のメモリセル列のデータを、このデータを反転した反転データに書き換える書き込み回路とを具備し、前記パルスが生成されるごとに、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、使用環境の偏りの影響を抑制することで、製品としての寿命を長くすることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置１０の構成を示すブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、アドレスバッファ１２、入出力バッファ１３、ロウデコーダ１４、カラムデコーダ１５、書き込み回路１６及び１７、読み出し回路１８、カラム選択回路１９及び２０、設定回路２１、及び制御回路２２を備えている。
【００１６】
メモリセルアレイ１１は、マトリクス状に配列された複数のメモリセルＭＣを備えている。本実施形態では、メモリセルＭＣに含まれる記憶素子３０として、磁気抵抗素子を一例にあげて説明する。図２は、メモリセルアレイ１１の構成を示す回路図である。
【００１７】
メモリセルアレイ１１には、それぞれがカラム方向に延在するｎ（ｎは自然数）本のビット線ＢＬ１〜ＢＬｎが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するｎ（ｎは自然数）本のビット線／ＢＬ１〜／ＢＬｎが配設されている。さらに、メモリセルアレイ１１には、それぞれがロウ方向に延在するｍ（ｍは自然数）本のワード線ＷＬ１〜ＷＬｍが配設されている。
【００１８】
ビット線対ＢＬ，／ＢＬとワード線ＷＬとの交差領域には、メモリセルＭＣが配置されている。メモリセルＭＣは、記憶素子としての磁気抵抗素子３０、及び選択トランジスタ３１を備えている。選択トランジスタ３１は、例えば、ＮチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。
【００１９】
図３は、磁気抵抗素子３０の構成を示す断面図である。図３に示した矢印は、磁化方向を示している。磁気抵抗素子３０は、下部電極３２、固定層（或いは、ピンド層ともいう）３３、非磁性層３４、記録層（或いは、自由層ともいう）３５、上部電極３６が順に積層された積層構造を有する。
【００２０】
固定層３３は、磁化（或いは、スピン）方向が固定されている。記録層３５は、磁化方向が変化（反転）可能である。固定層３３及び記録層３５の容易磁化方向は膜面に垂直（垂直磁化型）であってもよいし、膜面に平行（面内磁化型）であってもよい。なお、磁気抵抗素子を垂直磁化型とした場合、膜面垂直方向に一軸異方性を持たせればよく、面内磁化型のように平面方向に形状磁気異方性を持たせる必要がない。このため、磁気抵抗素子のアスペクト比を１にして、原理的には加工限界まで磁気抵抗素子を小さくすることが可能であるため、微細化、及び書き込み電流の低減という観点から垂直磁化型の方が好ましい。
【００２１】
記録層３５、及び固定層３３としては、強磁性体が用いられる。非磁性層３４としては、金属、絶縁体、或いは半導体が用いられる。
【００２２】
固定層３３の磁化方向を固定する方法としては、例えば保持力差型構造を用いることができる。すなわち、固定層３３の保持力を、記録層３５の保持力よりも十分大きくすることで、固定層３３の磁化方向が固定され、記録層３５の磁化方向が変化可能な磁気抵抗素子３０を構成することが可能である。或いは、固定層３３に隣接して反強磁性層を付加するようにしてもよい。この場合、固定層３３と反強磁性層との交換結合により、固定層３３の磁化が一方向に固着される。同時に、固定層３３と反強磁性層との交換結合により、固定層３３には高い磁気異方性エネルギーが付与され、固定層３３としての機能が付与される。
【００２３】
磁気抵抗素子３０の一端（上部電極３６に対応する）は、ビット線ＢＬに接続されている。磁気抵抗素子３０の他端（下部電極３２に対応する）は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。
【００２４】
アドレスバッファ１２は、外部からアドレス信号ＡＤＤを受ける。そして、アドレスバッファ１２は、アドレス信号ＡＤＤのうちカラムアドレス信号ＣＡをカラムデコーダ１５に送り、ロウアドレス信号ＲＡをロウデコーダ１４に送る。
【００２５】
ロウデコーダ１４は、ロウアドレス信号ＲＡをデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ１４は、ロウアドレスデコード信号に基づいて、ワード線ＷＬ１〜ＷＬｍのいずれかを選択する。
【００２６】
カラムデコーダ１５は、カラムアドレス信号ＣＡをデコードして、カラム選択信号ＣＳＬ１〜ＣＳＬｎを得る。これらカラム選択信号ＣＳＬ１〜ＣＳＬｎは、カラム選択回路１９及び２０に送られる。
【００２７】
ビット線ＢＬ１〜ＢＬｎは、カラム選択回路１９を介して、書き込み回路１６及び読み出し回路１８に接続されている。カラム選択回路１９は、カラム選択信号ＣＳＬに基づいて、選択されたビット線ＢＬと書き込み回路１６（或いは読み出し回路１８）とを接続する。カラム選択回路１９は、ビット線ＢＬ１〜ＢＬｎにそれぞれ対応したスイッチ素子１９−１〜１９−ｎを備えている。スイッチ素子１９−１〜１９−ｎは、例えばＮチャネルＭＯＳＦＥＴから構成される。ＮＭＯＳＦＥＴ１９−１〜１９−ｎのゲートにはそれぞれ、カラム選択信号ＣＳＬ１〜ＣＳＬｎが供給される。
【００２８】
ビット線／ＢＬ１〜／ＢＬｎは、カラム選択回路２０を介して、書き込み回路１７に接続されている。カラム選択回路２０は、カラム選択信号ＣＳＬに基づいて、選択されたビット線／ＢＬと書き込み回路１７とを接続する。カラム選択回路２０は、ビット線／ＢＬ１〜／ＢＬｎにそれぞれ対応したスイッチ素子２０−１〜２０−ｎを備えている。スイッチ素子２０−１〜２０−ｎは、例えばＮチャネルＭＯＳＦＥＴから構成される。ＮＭＯＳＦＥＴ２０−１〜２０−ｎのゲートにはそれぞれ、カラム選択信号ＣＳＬ１〜ＣＳＬｎが供給される。
【００２９】
書き込み回路１６及び１７は、選択されたメモリセルＭＣに書き込みデータを書き込む。具体的には、書き込み回路１６及び１７は、選択されたビット線対ＢＬ，／ＢＬに、データに応じた方向の書き込み電流を供給する。
【００３０】
読み出し回路１８は、選択されたメモリセルＭＣからデータを読み出す。具体的には、読み出し回路１８は、選択されたビット線対ＢＬの電流（或いは電圧）を検出することで、選択されたメモリセルＭＣのデータを読み出す。
【００３１】
入出力バッファ１３は、外部から入力データＤＩを受ける。この入力データＤＩは、書き込みデータとして書き込み回路１６及び１７に送られる。また、入出力バッファ１３は、読み出し回路１８から読み出しデータを受け、この読み出しデータを出力データＤＯとして外部に出力する。
【００３２】
制御回路２２は、外部から各種のコマンド（書き込みコマンド、読み出しコマンド、及び消去コマンドを含む）を受ける。制御回路２２は、これらのコマンドに基づいて、半導体記憶装置１０内の各回路を制御する。例えば、制御回路２２は、書き込みコマンドを受けると、書き込み回路１６及び１７に書き込み信号を供給する。
【００３３】
設定回路２１は、外部からＯＮ／ＯＦＦ信号を受ける。このＯＮ／ＯＦＦ信号は、半導体記憶装置１０が搭載されるシステムの電源がオン状態であるか、オフ状態であるかを示す信号である。ＯＮ／ＯＦＦ信号は、システムの電源がオン状態の場合にハイレベル、オフ状態の場合にローレベルに設定される。設定回路２１は、ＯＮ／ＯＦＦ信号に基づいて、切替信号ＤＰＯＬを生成する。
【００３４】
本実施形態の半導体記憶装置１０は、システムのオン状態、或いはオフ状態を示すＯＮ／ＯＦＦ信号を受けて動作する。すなわち、半導体記憶装置１０は、オン状態とオフ状態を繰り返す非終夜稼動型（非連続稼動型）のシステムに用いられる。
【００３５】
図４は、設定回路２１の動作を説明するためのタイミングチャートである。設定回路２１は、ＯＮ／ＯＦＦ信号の立ち上がり（すなわち、システムがオンされた時）をトリガーとして、切替信号ＤＰＯＬのハイレベル及びローレベルを切り替える。図４に示すように、設定回路２１は、ＯＮ／ＯＦＦ信号の最初の立ち上がり時に、切替信号ＤＰＯＬをローレベルからハイレベルに遷移する。続いて、設定回路２１は、ＯＮ／ＯＦＦ信号の次の立ち上がり時に、切替信号ＤＰＯＬをハイレベルからローレベルに遷移する。以後、設定回路２１は、同様の動作を繰り返す。この切替信号ＤＰＯＬは、書き込み回路１６、１７、及び読み出し回路１８に送られる。
【００３６】
次に、このように構成された半導体記憶装置１０の動作について説明する。本実施形態の磁気抵抗素子３０は、スピン注入型の磁気抵抗素子である。従って、磁気抵抗素子３０にデータを書き込む場合、磁気抵抗素子３０は、膜面（或いは、積層面）に垂直な方向において、双方向に電流通電される。以下に、磁気抵抗素子３０のデータ書き込み動作について説明する。
【００３７】
まず、ビット線対ＢＬ，／ＢＬ及びワード線ＷＬの選択動作により、データ書き込み対象のメモリセルＭＣが選択される。次に、書き込み回路１６及び１７は、選択されたビット線対ＢＬ，／ＢＬに電圧を印加することで、選択されたメモリセルＭＣに含まれる磁気抵抗素子３０に、データに応じた書き込み電流を供給する。
【００３８】
すなわち、固定層３３側から電子（すなわち、固定層３３から記録層３５へ向かう電子）を供給した場合、固定層３３の磁化方向と同じ方向にスピン偏極された電子が記録層３５に注入される。この場合、記録層３５の磁化方向は、固定層３３の磁化方向と同じ方向に揃えられる。これにより、固定層３３と記録層３５との磁化方向が平行配列となる。この平行配列のときは磁気抵抗素子３０の抵抗値は最も小さくなる（低抵抗状態になる）。
【００３９】
一方、記録層３５側から電子（すなわち、記録層３５から固定層３３へ向かう電子）を供給した場合、固定層３３により反射されることで固定層３３の磁化方向と反対方向にスピン偏極された電子が記録層３５に注入される。この場合、記録層３５の磁化方向は、固定層３３の磁化方向と反対方向に揃えられる。これにより、固定層３３と記録層３５との磁化方向が反平行配列となる。この反平行配列のときは磁気抵抗素子３０の抵抗値は最も大きくなる（高抵抗状態になる）。
【００４０】
磁気抵抗素子３０からのデータの読み出しは、以下のように行われる。メモリセルＭＣの選択動作は、書き込み動作の場合と同じである。磁気抵抗素子３０には、読み出し回路１８によって、読み出し電流が供給される。この読み出し電流は、記録層３５の磁化方向が反転しない値（すなわち、書き込み電流よりも小さい値）に設定される。この時の磁気抵抗素子３０の抵抗値の変化を、読み出し回路１８に含まれるセンスアンプ等を用いて検出することで、磁気抵抗素子３０に記憶されたデータを読み出すことができる。
【００４１】
ところで、書き込み回路１６及び１７は、切替信号ＤＰＯＬの状態（ハイレベル、或いはローレベル）に応じて、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替える。すなわち、書き込み回路１６及び１７は、切替信号ＤＰＯＬがローレベルの場合、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、磁気抵抗素子３０に書き込み電流を供給する。また、書き込み回路１６及び１７は、切替信号ＤＰＯＬがハイレベルの場合、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、磁気抵抗素子３０に書き込み電流を供給する。
【００４２】
同様に、読み出し回路１８は、切替信号ＤＰＯＬの状態（ハイレベル、或いはローレベル）に応じて、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替える。すなわち、読み出し回路１８は、切替信号ＤＰＯＬがローレベルの場合、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、読み出しデータを出力する。また、読み出し回路１８は、切替信号ＤＰＯＬがハイレベルの場合、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、読み出しデータを出力する。
【００４３】
なお、設定回路２１は、０”データ／“１”データと低抵抗状態／高抵抗状態との割付（すなわち、切替信号ＤＰＯＬの状態）を記憶するメモリ回路を有する。このメモリ回路は、バッテリーバックアップが可能なシステムの場合は、ＳＲＡＭ（Static Random Access Memory）のようなＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いたラッチ型回路でも良いが、完全に電源オフされるシステムの場合は、例えばメモリセルと同じ不揮発性記憶素子をメモリ回路として使用することができる。いずれの場合も、余分な製造プロセスを付加することなく形成が可能である。
【００４４】
以下に、第１の実施形態のより具体的な実施例について説明する。  
［実施例１−１］
実施例１−１は、半導体記憶装置１０を揮発性ＲＡＭ型回路として使用する例について示している。
【００４５】
まず、システムの起動時（ＯＮ／ＯＦＦ信号の立ち上がり時）に、書き込み回路１６及び１７は、メモリセルアレイ１１内の全ビットに“１”データ、或いは“０”データを書き込むことで、メモリセルアレイ１１を初期化する。
【００４６】
具体的には、制御回路２２は、ＯＮ／ＯＦＦ信号を受けることで、システムの起動を検知する。続いて、制御回路２２は、書き込み回路１６及び１７に書き込み信号を供給する。続いて、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣ、カラム選択回路１９及び２０にカラム選択信号ＣＳＬを供給することで、メモリセルＭＣを順番に選択する。この選択動作は、複数のメモリセルＭＣ（例えば、列単位、或いは行単位）を一括して選択するようにしてもよい。続いて、書き込み回路１６及び１７は、選択されたメモリセルＭＣに消去データを書き込む。このようにして、初期化時に、メモリセルアレイ１１内の全ビットに“１”データ、或いは“０”データを書き込むことができる。
【００４７】
その後は、書き込み回路１６及び１７は、切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００４８】
［実施例１−２］
実施例１−２は、半導体記憶装置１０を揮発性ＲＡＭ型回路として使用する例について示している。図５は、実施例１−２に係る半導体記憶装置１０の構成を示すブロック図である。
【００４９】
半導体記憶装置１０は、ラッチ回路２３を備えている。ラッチ回路２３は、読み出し回路１８によってメモリセルアレイ１１から読み出された読み出しデータをラッチし、このラッチしたデータを書き込み回路１６及び１７にそれぞれ送る。
【００５０】
本実施例では、システムの起動時に、メモリセルアレイ１１内の全ビットからデータを読み出し、この読み出されたデータを反転した反転データをメモリセルアレイ１１に書き戻す書き戻し動作（初期化動作）を行うようにしている。
【００５１】
まず、制御回路２２は、ＯＮ／ＯＦＦ信号を受けることで、システムの起動を検知する。続いて、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣ、カラム選択回路１９及び２０にカラム選択信号ＣＳＬを供給することで、メモリセルＭＣを順番に選択する。この選択動作は、複数のメモリセルＭＣ（例えば、列単位、或いは行単位）を一括して選択するようにしてもよい。続いて、読み出し回路１８は、選択されたメモリセルＭＣからデータを読み出す。この読み出しデータは、ラッチ回路２３に送られ、このラッチ回路２３にラッチされる。
【００５２】
続いて、ラッチ回路２３にラッチされた読み出しデータは、書き込み回路１６及び１７にそれぞれ送られる。続いて、制御回路２２は、読み出し対象のメモリセルと同じメモリセルＭＣを選択する。続いて、書き込み回路１６及び１７は、読み出しデータを反転した反転データを選択されたメモリセルＭＣに書き込む。以上の動作を、全ビットのデータが反転されるまで繰り返す。
【００５３】
メモリセルアレイ１１の全データが反転された後は、書き込み回路１６及び１７は、切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００５４】
［実施例１−３］
実施例１−３は、システムの起動時に実施例１−２で説明した初期化動作（書き戻し動作）を行わず、データの書き込み或いは読み出しの対象となったメモリセルＭＣが接続されたビット線に最初にアクセスした際に、このビット線に接続された複数のメモリセル列に対して、反転データの書き戻しを行うようにしている。これにより、実施例１−２で説明した初期化動作を省くことで、半導体記憶装置１０の起動時間を低減することができる。
【００５５】
図６は、実施例１−３に係るメモリセルアレイ１１の構成を示す回路図である。半導体記憶装置１０のブロック図は、図５と同じである。
【００５６】
メモリセルアレイ１１は、フラグセル列３７を備えており、このフラグセル列３７は、行方向に配列されたｎ個のフラグセルＦＣから構成されている。各フラグセルＦＣは、メモリセルＭＣと同じ構成を有しており、磁気抵抗素子３０と選択トランジスタ３１とから構成されている。ｎ個のフラグセルＦＣはそれぞれ、ビット線対ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎに接続されている。また、ｎ個のフラグセルＦＣは共通のワード線ＦＷＬに接続されている。ワード線ＦＷＬは、ロウデコーダ１４に接続されている。
【００５７】
このように構成された半導体記憶装置１０の動作について説明する。全てのフラグセルＦＣには、例えば“０”データが書き込まれているものとする。まず、システムが起動されると、ＯＮ／ＯＦＦ信号がハイレベルに遷移する。このＯＮ／ＯＦＦ信号を受けて、設定回路２１は、ハイレベルの切替信号ＤＰＯＬを生成する。これにより、読み出し回路１８は、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、読み出しデータを出力する。なお、この段階では、初期化動作（書き戻し動作）は行われない。
【００５８】
続いて、カラムデコーダ１５により、書き込み対象或いは読み出し対象のメモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬが選択される。続いて、制御回路２２は、ロウアドレス信号ＲＡＣを用いて、ワード線ＦＷＬを選択する。これにより、読み出し回路１８によって、選択ビット線に接続されたフラグセルＦＣのデータが読み出される。この時、切替信号ＤＰＯＬがハイレベルであるため、フラグセルＦＣのデータは、“１”データとして読み出される。
【００５９】
制御回路２２は、フラグセルＦＣから読み出されたデータを確認する。そして、“１”データである場合には、反転データの書き戻し動作を実行し、“０”データである場合には、反転データの書き戻し動作を実行しない。本実施形態では、全てのフラグセルＦＣのデータは、“１”データとして読み出されるため、各フラグセルＦＣに最初にアクセスした際に、これに対応するカラム（ビット線）で書き戻し動作が実行される。
【００６０】
すなわち、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣを供給することで、選択カラム内のメモリセルＭＣを順番に選択する。続いて、読み出し回路１８は、選択されたメモリセルＭＣからデータを読み出す。この読み出しデータは、ラッチ回路２３に送られ、このラッチ回路２３にラッチされる。
【００６１】
続いて、ラッチ回路２３にラッチされた読み出しデータは、書き込み回路１６及び１７にそれぞれ送られる。続いて、制御回路２２は、選択カラム内のメモリセルＭＣを順番に選択する。そして、書き込み回路１６及び１７は、読み出しデータを反転した反転データを選択されたメモリセルＭＣに順番に書き込む。
【００６２】
なお、書き戻し動作において、フラグセルＦＣのデータも反転される（“０”データに書き換えられる）。これにより、再度ＯＮ／ＯＦＦ信号がハイレベルに遷移することで切替信号ＤＰＯＬがローレベルに遷移した場合、フラグセルＦＣのデータは、“１”データとして読み出される。このため、各フラグセルＦＣに最初にアクセスした際に、これに対応するカラム（ビット線）で書き戻し動作が実行される。
【００６３】
実施例１−３では、フラッグビットをビット線ごとに配置したシステムを紹介したが、同様にワード線単位、あるいはブロック単位にフラッグビットを配置する場合もある。動作原理に関しては、ビット線ごとの場合と同様である。
【００６４】
以上詳述したように第１の実施形態によれば、所定時間ごとに、磁気抵抗素子３０の低抵抗状態と高抵抗状態とを切り替えるようにしているため、同じデータを長時間格納している磁気抵抗素子３０に対して偏ったストレスが印加され続けるのを防ぐことができる。すなわち、通常は同じデータを長時間格納している磁気抵抗素子３０であっても、本実施形態を適用することで、所定時間が経過後に反転データを格納することができる。これにより、使用環境の偏りの影響を抑制することで、メモリセルＭＣの寿命を向上させることができる。
【００６５】
また、本実施形態は、揮発性ＲＡＭと不揮発性ＲＡＭの両方に適用することが可能であるため、様々な用途のメモリに使用することができる。
【００６６】
［第２の実施形態］
第２の実施形態の半導体記憶装置１０は、オン状態とオフ状態とを繰り返す非終夜稼動型（非連続稼動型）のシステムに用いられる。また、第２の実施形態は、タイマー回路を内蔵しており、このタイマー回路がクロックを生成し、このクロックの周期ごとに設定回路２１から出力される第１の切替信号ＤＰＯＬＸのレベルを変化させる。さらに、ＯＮ／ＯＦＦ信号の立ち上がり時の第１の切替信号ＤＰＯＬＸの状態を第２の切替信号ＤＰＯＬとして用い、この第２の切替信号ＤＰＯＬに基づいてデータの書き込み動作及び読み出し動作を行うようにしている。
【００６７】
図７は、本発明の第２の実施形態に係る半導体記憶装置１０の構成を示すブロック図である。半導体記憶装置１０は、タイマー回路２４、及びレジスタ２５を備えている。
【００６８】
タイマー回路２４は、所定周期ごとにパルスを生成する。そして、タイマー回路２４は、複数のパルス列からなるクロックＣＬＫを設定回路２１に送る。設定回路２１は、クロックＣＬＫの立ち上がりをトリガーとして、第１の切替信号ＤＰＯＬＸのハイレベル及びローレベルを切り替える。
【００６９】
図８は、タイマー回路２４及び設定回路２１の動作を説明するためのタイミングチャートである。設定回路２１は、クロックＣＬＫの最初の立ち上がり時に、第１の切替信号ＤＰＯＬＸをローレベルからハイレベルに遷移する。続いて、設定回路２１は、クロックＣＬＫの次の立ち上がり時に、第１の切替信号ＤＰＯＬＸをハイレベルからローレベルに遷移する。以後、設定回路２１は、この動作を繰り返す。第１の切替信号ＤＰＯＬＸは、レジスタ２５に送られる。
【００７０】
半導体記憶装置に使用される絶縁膜の寿命は、その実使用条件に対して１０年を保証するようにされるのが通常である。従って、クロックＣＬＫの周期は、それに対して十分に短い周期であることが重要であるが、本実施形態では非終夜稼動型のシステムを前提としているので、平均的には１日単位で起動されると想定し、それと同程度か少し長い時間を設定する。例えば、クロックＣＬＫの周期は、１日、１週間、或いは１ヶ月程度が妥当である。
【００７１】
また、設定回路２１は、０”データ／“１”データと低抵抗状態／高抵抗状態との割付（すなわち、切替信号ＤＰＯＬの状態）を記憶するメモリ回路を有する。このメモリ回路は、バッテリーバックアップが可能なシステムの場合は、ＳＲＡＭのようなＭＯＳＦＥＴを用いたラッチ型回路でも良いが、完全に電源オフされるシステムの場合は、例えばメモリセルと同じ不揮発性記憶素子をメモリ回路として使用することができる。いずれの場合も、余分な製造プロセスを付加することなく形成が可能である。
【００７２】
レジスタ２５は、第１の切替信号ＤＰＯＬＸを保持する。また、レジスタ２５は、システムのオン状態、或いはオフ状態を示すＯＮ／ＯＦＦ信号を外部から受ける。そして、レジスタ２５は、ＯＮ／ＯＦＦ信号の立ち上がりをトリガーとして、その時の第１の切替信号ＤＰＯＬＸの状態を第２の切替信号ＤＰＯＬとして出力する。この第２の切替信号ＤＰＯＬは、書き込み回路１６、１７、及び読み出し回路１８に送られる。
【００７３】
第２の切替信号ＤＰＯＬ及びＯＮ／ＯＦＦ信号を用いたデータの書き込み動作及び読み出し動作は、第１の実施形態と同じである。
【００７４】
以下に、第２の実施形態のより具体的な実施例について説明する。  
［実施例２−１］
実施例２−１は、半導体記憶装置１０を揮発性ＲＡＭ型回路として使用する例について示している。すなわち、実施例２−１は、実施形態２を実施例１−１に適用したものである。
【００７５】
まず、システムの起動時（ＯＮ／ＯＦＦ信号の立ち上がり時）に、書き込み回路１６及び１７は、メモリセルアレイ１１内の全ビットに“１”データ、或いは“０”データを書き込むことで、メモリセルアレイ１１を初期化する。
【００７６】
具体的には、制御回路２２は、ＯＮ／ＯＦＦ信号を受けることで、システムの起動を検知する。続いて、制御回路２２は、書き込み回路１６及び１７に書き込み信号を供給する。続いて、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣ、カラム選択回路１９及び２０にカラム選択信号ＣＳＬを供給することで、メモリセルＭＣを順番に選択する。この選択動作は、複数のメモリセルＭＣ（例えば、列単位、或いは行単位）を一括して選択するようにしてもよい。続いて、書き込み回路１６及び１７は、選択されたメモリセルＭＣに消去データを書き込む。このようにして、初期化時に、メモリセルアレイ１１内の全ビットに“１”データ、或いは“０”データを書き込むことができる。
【００７７】
また、レジスタ２５は、第１の切替信号ＤＰＯＬＸ及びＯＮ／ＯＦＦ信号を用いて、切替信号ＤＰＯＬを出力する。その後、書き込み回路１６及び１７は、切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００７８】
［実施例２−２］
実施例２−２は、半導体記憶装置１０を揮発性ＲＡＭ型回路として使用する例について示している。すなわち、実施例２−２は、実施形態２を実施例１−２に適用したものである。図９は、実施例２−２に係る半導体記憶装置１０の構成を示すブロック図である。
【００７９】
半導体記憶装置１０は、ラッチ回路２３を備えている。ラッチ回路２３は、読み出し回路１８によってメモリセルアレイ１１から読み出された読み出しデータをラッチし、このラッチしたデータを書き込み回路１６及び１７にそれぞれ送る。
【００８０】
本実施例では、システムの起動時に、メモリセルアレイ１１内の全ビットからデータを読み出し、この読み出されたデータを反転した反転データをメモリセルアレイ１１に書き戻すようにしている。この書き戻し動作（初期化動作）は、実施例１−２と同じである。
【００８１】
レジスタ２５は、第１の切替信号ＤＰＯＬＸ及びＯＮ／ＯＦＦ信号を用いて、第２の切替信号ＤＰＯＬを出力する。メモリセルアレイ１１の全データが反転された後は、書き込み回路１６及び１７は、切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００８２】
［実施例２−３］
実施例２−２は、実施形態２を実施例１−３に適用したものである。すなわち、実施例２−３は、システムの起動時に実施例２−２で説明した初期化動作（書き戻し動作）を行わず、データの書き込み或いは読み出しの対象となったメモリセルＭＣが接続されたビット線に最初にアクセスした際に、このビット線に接続された複数のメモリセル列に対して、反転データの書き戻しを行うようにしている。メモリセルアレイ１１の構成は、図６と同じであり、メモリセルアレイ１１は、ビット線対ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎに対応したｎ個のフラグセルＦＣを備えている。
【００８３】
ラッチ回路２３を用いた反転データの書き戻し動作は、実施例１−３と同じである。また、書き込み回路１６及び１７は、レジスタ２５からの切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、レジスタ２５からの切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００８４】
以上詳述したように第２の実施形態においても、第１の実施形態と同様に、使用環境の偏りの影響を抑制することで、メモリセルＭＣの寿命を向上させることができる。
【００８５】
［第３の実施形態］
第３の実施形態の半導体記憶装置１０は、ＥＷＳ（engineering workstation）、或いは大規模システムコントロール用の汎用コンピュータなどの長時間オン状態で使用される終夜稼動型（連続稼動型）のシステムに用いられる。よって、第３の実施形態の半導体記憶装置１０では、システムのオン状態、或いはオフ状態を示すＯＮ／ＯＦＦ信号を使用せず、タイマー回路が生成したクロックＣＬＫを用いて切替信号ＤＰＯＬを生成するようにしている。
【００８６】
図１０は、本発明の第３の実施形態に係る半導体記憶装置１０の構成を示すブロック図である。半導体記憶装置１０は、タイマー回路２４を備えている。
【００８７】
タイマー回路２４は、所定周期ごとにパルスを生成する。そして、タイマー回路２４は、複数のパルス列からなるクロックＣＬＫを設定回路２１に送る。設定回路２１は、クロックＣＬＫの立ち上がりをトリガーとして、切替信号ＤＰＯＬのハイレベル及びローレベルを切り替える。
【００８８】
半導体記憶装置に使用される絶縁膜の寿命は、その実使用条件に対して１０年を保証するようにされるのが通常である。従って、クロックＣＬＫの周期は、それに対して十分に短い周期であることが重要であるが、本実施形態では終夜稼動型のシステムを前提としているので、周期が短すぎるとシステム動作のタイムロスにつながってしまう。よって、例えば、クロックＣＬＫの周期は、１日、１週間、或いは１ヶ月程度が妥当である。
【００８９】
図１１は、タイマー回路２４及び設定回路２１の動作を説明するためのタイミングチャートである。設定回路２１は、クロックＣＬＫの最初の立ち上がり時に、切替信号ＤＰＯＬをローレベルからハイレベルに遷移する。続いて、設定回路２１は、クロックＣＬＫの次の立ち上がり時に、切替信号ＤＰＯＬをハイレベルからローレベルに遷移する。以後、設定回路２１は、この動作を繰り返す。切替信号ＤＰＯＬは、書き込み回路１６、１７、及び読み出し回路１８に送られる。
【００９０】
書き込み回路１６及び１７は、切替信号ＤＰＯＬの状態（ハイレベル、或いはローレベル）に応じて、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替える。すなわち、書き込み回路１６及び１７は、切替信号ＤＰＯＬがローレベルの場合、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、磁気抵抗素子３０に書き込み電流を供給する。また、書き込み回路１６及び１７は、切替信号ＤＰＯＬがハイレベルの場合、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、磁気抵抗素子３０に書き込み電流を供給する。
【００９１】
同様に、読み出し回路１８は、切替信号ＤＰＯＬの状態（ハイレベル、或いはローレベル）に応じて、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替える。すなわち、読み出し回路１８は、切替信号ＤＰＯＬがローレベルの場合、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、読み出しデータを出力する。また、読み出し回路１８は、切替信号ＤＰＯＬがハイレベルの場合、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、読み出しデータを出力する。
【００９２】
以下に、第３の実施形態のより具体的な実施例について説明する。  
［実施例３−１］
実施例３−１は、半導体記憶装置１０を揮発性ＲＡＭ型回路として使用する例について示している。すなわち、実施例３−１は、実施形態３を実施例１−２に適用したものである。実施例３−１に係る半導体記憶装置１０の構成は、図１０と同じである。
【００９３】
図１０に示すように、半導体記憶装置１０は、ラッチ回路２３を備えている。ラッチ回路２３は、読み出し回路１８によってメモリセルアレイ１１から読み出された読み出しデータをラッチし、このラッチしたデータを書き込み回路１６及び１７にそれぞれ送る。
【００９４】
本実施例では、切替信号ＤＰＯＬが反転した際の最初の期間に、メモリセルアレイ１１内の全ビットからデータを読み出し、この読み出されたデータを反転した反転データをメモリセルアレイ１１に書き戻す書き戻し動作（初期化動作）を実施するようにしている。
【００９５】
切替信号ＤＰＯＬが反転すると、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣ、カラム選択回路１９及び２０にカラム選択信号ＣＳＬを供給することで、メモリセルＭＣを順番に選択する。この選択動作は、複数のメモリセルＭＣ（例えば、列単位、或いは行単位）を一括して選択するようにしてもよい。続いて、読み出し回路１８は、選択されたメモリセルＭＣからデータを読み出す。この読み出しデータは、ラッチ回路２３に送られ、このラッチ回路２３にラッチされる。
【００９６】
続いて、ラッチ回路２３にラッチされた読み出しデータは、書き込み回路１６及び１７にそれぞれ送られる。続いて、制御回路２２は、読み出し対象のメモリセルと同じメモリセルＭＣを選択する。続いて、書き込み回路１６及び１７は、読み出しデータを反転した反転データを選択されたメモリセルＭＣに書き込む。以上の動作を、全ビットのデータが反転されるまで繰り返す。
【００９７】
メモリセルアレイ１１の全データが反転された後は、書き込み回路１６及び１７は、切替信号ＤＰＯＬに基づいて、データの書き込み動作を実行する。同様に、読み出し回路１８は、切替信号ＤＰＯＬに基づいて、データの読み出し動作を実行する。
【００９８】
［実施例３−２］
実施例３−２は、実施形態３を実施例１−３に適用したものである。すなわち、実施例３−２は、切替信号ＤＰＯＬが反転した際に実施例３−１で説明した書き戻し動作（初期化動作）を行わず、データの書き込み或いは読み出しの対象となったメモリセルＭＣが接続されたビット線に最初にアクセスした際に、このビット線に接続された複数のメモリセル列に対して、反転データの書き戻しを行うようにしている。メモリセルアレイ１１の構成は、図６と同じであり、メモリセルアレイ１１は、ビット線対ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎに対応したｎ個のフラグセルＦＣを備えている。
【００９９】
このように構成された半導体記憶装置１０の動作について説明する。全てのフラグセルＦＣには、例えば“０”データが書き込まれているものとする。まず、タイマー回路２４によりクロックＣＬＫが生成されると、このクロックＣＬＫを受けて、設定回路２１は、切替信号ＤＰＯＬを反転する。本実施例では、例えば切替信号ＤＰＯＬがハイレベルに遷移したものとする。これにより、読み出し回路１８は、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、読み出しデータを出力する。なお、この段階では、初期化動作は行われない。
【０１００】
続いて、カラムデコーダ１５により、書き込み対象或いは読み出し対象のメモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬが選択される。続いて、制御回路２２は、ロウアドレス信号ＲＡＣを用いて、ワード線ＦＷＬを選択する。これにより、読み出し回路１８によって、選択ビット線に接続されたフラグセルＦＣのデータが読み出される。この時、切替信号ＤＰＯＬがハイレベルであるため、フラグセルＦＣのデータは、“１”データとして読み出されている。
【０１０１】
制御回路２２は、フラグセルＦＣから読み出されたデータを確認する。そして、“１”データである場合には、反転データの書き戻し動作を実行し、“０”データである場合には、反転データの書き戻し動作を実行しない。本実施形態では、全てのフラグセルＦＣのデータは、“１”データとして読み出されるため、各フラグセルＦＣに最初にアクセスした際に、これに対応するカラム（ビット線）で書き戻し動作が実行される。
【０１０２】
すなわち、制御回路２２は、ロウデコーダ１４にロウアドレス信号ＲＡＣを供給することで、選択カラム内のメモリセルＭＣを順番に選択する。続いて、読み出し回路１８は、選択されたメモリセルＭＣからデータを読み出す。この読み出しデータは、ラッチ回路２３に送られ、このラッチ回路２３にラッチされる。
【０１０３】
続いて、ラッチ回路２３にラッチされた読み出しデータは、書き込み回路１６及び１７にそれぞれ送られる。続いて、制御回路２２は、選択カラム内のメモリセルＭＣを順番に選択する。そして、書き込み回路１６及び１７は、読み出しデータを反転した反転データを選択されたメモリセルＭＣに順番に書き込む。
【０１０４】
なお、書き戻し動作において、フラグセルＦＣのデータも反転される（“０”データに書き換えられる）。これにより、切替信号ＤＰＯＬがローレベルに遷移した場合、フラグセルＦＣのデータは、“１”データとして読み出される。このため、各フラグセルＦＣに最初にアクセスした際に、これに対応するカラム（ビット線）で書き戻し動作が実行される。
【０１０５】
以上詳述したように第３の実施形態によれば、終夜稼動型（連続稼動型）のシステムに本実施形態を適用した場合でも、第１の実施形態と同様に、使用環境の偏りの影響を抑制することで、メモリセルＭＣの寿命を向上させることができる。
【０１０６】
［第４の実施形態］
磁気抵抗素子３０は、双方向の書き込み電流Ｉｗを供給することで、記録層３５の磁化方向を反転させる。そして、固定層３３と記録層３５との磁化配列に基づいて変化する磁気抵抗素子３０の抵抗変化によりデータを識別する。図１２は、磁気抵抗素子３０の理想的なＩ−Ｒ曲線を示す図である。横軸は書き込み電流Ｉｗ、横軸は磁気抵抗素子３０の抵抗を示している。Ｒａｐは固定層３３と記録層３５との磁化が反平行状態（高抵抗状態）での磁気抵抗素子３０の抵抗値、Ｒｐは固定層３３と記録層３５との磁化が平行状態（低抵抗状態）での磁気抵抗素子３０の抵抗値を示している。Ｉnegaは、負の書き込み電流Ｉｗの最大値、Ｉposiは正の書き込み電流Ｉｗの最大値を示している。最大値Ｉposiは、絶対値での比較において、最大値Ｉnegaより大きくなっている。
【０１０７】
磁気抵抗素子３０は、図１２に示すようなＹ軸に対して左右対称の反転電流閾値を有するＩ−Ｒのヒステリシスループを描くことが理想であるが、実際には図１３に示すように磁気抵抗素子３０の膜厚分布や欠陥等によって磁気特性がシフトし、反転電流が正と負とで大きく非対称になる場合がある。さらに、磁気抵抗素子３０と選択トランジスタ３１とが直列に接続されたメモリセルＭＣを考えると、ＭＯＳＦＥＴから構成される選択トランジスタ３１が非線形素子であるため、ソース側の電位が浮くか浮かないかで素子の見かけ上のコンダクタンスが変わるために、メモリセルＭＣに印加される電圧の極性によっても書き込み電流Ｉｗの最大値が変化する。
【０１０８】
そこで、図１３に示すようにＹ軸に対してずれたヒステリシスに対して、メモリセルＭＣに流す電流の方向を、ビット線、ワード線、所定数のメモリセルＭＣからなるブロック、或いはメモリセルアレイ１１全体を単位として反転させる。図１４は、図１３に示したＩ−Ｒ曲線を有する磁気抵抗素子３０に流す書き込み電流Ｉｗを反転させた場合（すなわち、トリミング動作後）のＩ−Ｒ曲線を示す図である。
【０１０９】
図１４に示すように、書き込み電流Ｉｗの流す方向を変えることで、磁気抵抗素子３０の動作マージンに大きく余裕を持たせることが可能となる。書き込み電流Ｉｗの流す方向を決める判定基準として、例えば書き込み時にどの方向に電流を流すかをフラグセルＦＣに記憶し、このフラグセルＦＣのデータによって判定する。
【０１１０】
図１５は、本発明の第４の実施形態に係る半導体記憶装置１０の構成を示すブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、アドレスバッファ１２、入出力バッファ１３、ロウデコーダ１４、カラムデコーダ１５、書き込み回路１６及び１７、読み出し回路１８、カラム選択回路１９及び２０、及び制御回路２２を備えている。
【０１１１】
メモリセルアレイ１１の構成は、図６と同じである。メモリセルアレイ１１は、マトリクス状に配列されたｍ×ｎ個のメモリセルＭＣに加えて、フラグセル列３７を備えており、このフラグセル列３７は、行方向に配列されたｎ個のフラグセルＦＣから構成されている。すなわち、本実施形態では、ビット線単位（カラム単位）で“０”データ及び“１”データの割付を切り替える例について説明する。しかし、これに限定されるものではなく、ワード線単位（行単位）、所定数のメモリセルＭＣからなるブロック単位、或いはメモリセルアレイ１１全体を単位として“０”データ及び“１”データの割付を切り替えるようにしてもよい。
【０１１２】
各フラグセルＦＣは、書き込み電流Ｉｗの極性に応じて、“０”データ、或いは“１”データが格納される。例えば、フラグセルＦＣのデータが“０”である場合、書き込み回路１６及び１７は、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、磁気抵抗素子３０に書き込み電流Ｉｗを供給する。一方、フラグセルＦＣのデータが“１”である場合、書き込み回路１６及び１７は、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、磁気抵抗素子３０に書き込み電流Ｉｗを供給する。
【０１１３】
読み出し回路１８は、フラグセルＦＣのデータに応じて、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替える。すなわち、フラグセルＦＣのデータが“０”である場合、読み出し回路１８は、低抵抗状態＝“０”データ、高抵抗状態＝“１”データになるように、読み出しデータを出力する。一方、フラグセルＦＣのデータが“１”である場合、読み出し回路１８は、反対の割付、すなわち、低抵抗状態＝“１”データ、高抵抗状態＝“０”データになるように、読み出しデータを出力する。
【０１１４】
このように構成された半導体記憶装置１０の動作について説明する。なお、製品出荷前に、予め各メモリセルＭＣの特性を測定し、この測定結果に基づいて磁気抵抗素子３０の動作マージンが大きい割付になるように、フラグセルＦＣに“１”データ、或いは“０”データが書き込まれているものとする。
【０１１５】
まず、データの書き込み動作について説明する。制御回路２２が書き込みコマンド、アドレスバッファ１２がアドレス信号ＡＤＤを受けると、半導体記憶装置１０は、データの書き込み動作を開始する。まず、カラムデコーダ１５により、書き込み対象のメモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬが選択される。続いて、制御回路２２は、ロウアドレス信号ＲＡＣを用いて、ワード線ＦＷＬを選択する。これにより、読み出し回路１８によって、選択ビット線に接続されたフラグセルＦＣのデータが読み出される。このフラグセルＦＣのデータは、書き込み回路１６及び１７に送られる。
【０１１６】
続いて、ロウデコーダ１４により、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬが選択される。続いて、書き込み回路１６及び１７は、フラグセルＦＣのデータにより割付を決定し、この割付に基づいて書き込みデータに応じた書き込み電流Ｉｗを選択ビット線対ＢＬ，／ＢＬに供給する。このようにして、書き込み対象のメモリセルＭＣに所望のデータが書き込まれる。
【０１１７】
次に、データ読み出し動作について説明する。制御回路２２が読み出しコマンド、アドレスバッファ１２がアドレス信号ＡＤＤを受けると、半導体記憶装置１０は、データの読み出し動作を開始する。まず、カラムデコーダ１５により、読み出し対象のメモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬが選択される。続いて、制御回路２２は、ロウアドレス信号ＲＡＣを用いて、ワード線ＦＷＬを選択する。これにより、読み出し回路１８によって、選択ビット線に接続されたフラグセルＦＣのデータが読み出される。
【０１１８】
続いて、ロウデコーダ１４により、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬが選択される。そして、読み出し回路１８は、フラグセルＦＣのデータにより割付を決定し、この割付に基づいて読み出しデータを出力する。このようにして、読み出し対象のメモリセルＭＣから所望のデータが読み出される。
【０１１９】
以上詳述したように第４の実施形態によれば、各メモリセルＭＣの特性を考慮して、磁気抵抗素子３０の低抵抗状態及び高抵抗状態と、“０”データ及び“１”データとの割付を切り替えことができる。これにより、メモリセルＭＣの動作マージンに大きく余裕を持たせることが可能となる。この結果、トリミング動作によって救済できるチップの数が増加して、チップの歩留まりが向上するために、製造コストを低減することが可能となる。
【０１２０】
［第５の実施形態］
第５の実施形態は、半導体記憶装置１０が複数のメモリセルアレイ１１を備えており、これら複数のメモリセルアレイ１１付近に、メモリセルアレイ１１のメモリセルＭＣと同じ構成の測定用メモリセルを備えた測定用回路４０を配置する。そして、測定用メモリセルの特性を測定し、この測定結果をトリミング動作に反映することで、最適なトリミング動作を行うようにしている。
【０１２１】
図１６は、本発明の第５の実施形態に係る半導体記憶装置１０の構成を示す概略図である。半導体記憶装置１０は、複数のメモリセルアレイ１１（本実施形態では、一例として１２個のメモリセルアレイ１１−１〜１１−１２を示している）を備えている。各メモリセルアレイ１１の構成は、図６と同じである。メモリセルアレイ１１の周辺回路は、図１５と同じであり、図１６には、図示を省略している。
【０１２２】
さらに、半導体記憶装置１０は、トリミング用のデータを取得するために使用される複数の測定用回路４０（本実施形態では、一例として１１個の測定用回路４０−１〜４０−１１を示している）を備えている。複数の測定用回路４０は、複数のメモリセルアレイ１１間及び周囲に均等に配置されている。
【０１２３】
各測定用回路４０は、メモリセルアレイ１１に含まれるメモリセルＭＣと同じ構成を有する複数の測定用メモリセルＭＣを備えている。例えば１Ｇビットのチップ（半導体装置１０）であれば、１個のメモリセルアレイ１１は数十Ｍ〜数百Ｍビット程度のビットであるのに対して、１個の測定用回路４０は数十〜数ｋビット程度と小規模であり、小規模のメモリセルアレイにカラムデコーダ、ロウデコーダ、及び電極パッドが付いた程度の簡単な回路である。
【０１２４】
この測定用回路４０によって、通常のメモリセルアレイ１１では評価できないビットの特性を取得し、チップ全体に第４の実施形態で示したような最適なトリミング動作を施すことができる。なお、この測定用回路４０は、１個のチップに最低１個を搭載してもよく、より詳細にメモリセルＭＣの特性を取得する場合は、図１６に示すようにチップ内に複数個を配置することができる。
【０１２５】
図１７は、図１６に示した１個の測定用回路４０の構成を示す等価回路図である。測定用回路４０は、メモリセルアレイ４１を備えている。メモリセルアレイ４１は、例えば１６（４×４）個の測定用メモリセルＭＣを備えている。図１７に示した各測定用メモリセルＭＣの構成は、メモリセルアレイ１１に含まれるメモリセルＭＣと同じ構成である。
【０１２６】
メモリセルアレイ４１は、それぞれがカラム方向に延在する４本のビット線ＢＬ１〜ＢＬ４が配設されている。また、メモリセルアレイ４１には、それぞれがカラム方向に延在する４本のビット線／ＢＬ１〜／ＢＬ４が配設されている。さらに、メモリセルアレイ４１には、それぞれがロウ方向に延在する４本のワード線ＷＬ１〜ＷＬ４が配設されている。ビット線対ＢＬ，／ＢＬ及びワード線ＷＬとメモリセルＭＣとの接続関係は、図６と同じである。
【０１２７】
このメモリセルアレイ４１を使用して、１６ビット分のメモリセルＭＣの特性を取得する。このため、ビット線対ＢＬ，／ＢＬ及びワード線ＷＬにはそれぞれ、例えば端子（図示せず）が接続されている。この端子に測定用の針を当てて、各メモリセルＭＣに書き込み電流等を供給することで、メモリセルアレイ４１の特性を測定する。そして、この測定結果を使用してフラグセルＦＣのデータを設定することで、半導体記憶装置１０に第４の実施形態と同じトリミング動作を実行させる。
【０１２８】
図１８は、測定用回路４０の他の構成例を示すブロック図である。測定用回路４０は、メモリセルアレイ４１に加えて、ロウデコーダ４２、カラムデコーダ４３、書き込み回路４４及び４５、読み出し回路４６、カラム選択回路４７及び４８を備えている。すなわち、測定用回路４０は、図１等と同様に、データの書き込み、及び読み出しを行う周辺回路を備えている。
【０１２９】
ロウデコーダ４２及びカラムデコーダ４３にはそれぞれ、それらに接続された端子（図示せず）に測定用の針を当てて、直接にアドレス信号ＡＤＤが供給される。ロウデコーダ４２は、アドレス信号ＡＤＤに基づいて、ワード線ＷＬ１〜ＷＬ４のいずれかを選択する。カラムデコーダ４３は、アドレス信号ＡＤＤをデコードして、カラム選択信号ＣＳＬ１〜ＣＳＬ４を得る。これらカラム選択信号ＣＳＬ１〜ＣＳＬ４は、カラム選択回路４７及び４８に送られる。
【０１３０】
ビット線ＢＬ１〜ＢＬ４は、カラム選択回路４７を介して、書き込み回路４４及び読み出し回路４６に接続されている。カラム選択回路４７は、カラム選択信号ＣＳＬに基づいて、選択されたビット線ＢＬと書き込み回路４４（或いは読み出し回路４６）とを接続する。
【０１３１】
ビット線／ＢＬ１〜／ＢＬ４は、カラム選択回路４８を介して、書き込み回路４５に接続されている。カラム選択回路４８は、カラム選択信号ＣＳＬに基づいて、選択されたビット線／ＢＬと書き込み回路４５とを接続する。
【０１３２】
書き込み回路４４及び４５は、選択されたメモリセルＭＣに書き込みデータを書き込む。具体的には、書き込み回路４４及び４５は、選択されたビット線対ＢＬ，／ＢＬに、データに応じた方向の書き込み電流を供給する。
【０１３３】
読み出し回路４６は、選択されたメモリセルＭＣからデータを読み出す。具体的には、読み出し回路４６は、選択されたビット線対ＢＬの電流（或いは電圧）を検出することで、選択されたメモリセルＭＣのデータを読み出す。このデータは、読み出し回路４６に接続された端子（図示せず）から外部に出力される。
【０１３４】
図１８の構成では、アドレス信号ＡＤＤを入力することで、メモリセルアレイ４１の特性を測定することができる。
【０１３５】
以上詳述したように第５の実施形態によれば、メモリセルアレイ１１が配置される位置によってメモリセルＭＣの特定が異なる場合に、メモリセルアレイ１１の近くに配置された測定用回路４０を用いて、メモリセルアレイ１１の特性を測定することができる。これにより、この測定結果を使用して最適なトリミングの設定が可能となる。
【０１３６】
また、トリミング動作によって救済できるチップの数が増加して、チップの歩留まりが向上するために、製造コストを低減することが可能となる。
【０１３７】
［第６の実施形態］
第１乃至第５の実施形態では、メモリセルＭＣに含まれる記憶素子３０として、磁気抵抗素子を一例にあげて説明している。しかし、これに限定されず、各種の不揮発性メモリを用いることが可能である。以下に、記憶素子３０の他の例について説明する。
【０１３８】
［１．抵抗変化型不揮発性メモリ（ＲeＲＡＭ：resistance ＲＡＭ）］
半導体記憶装置１０として、ＲeＲＡＭを用いることができる。この場合、記憶素子３０としては、抵抗変化素子が用いられる。図１９は、抵抗変化素子３０の構成を示す断面図である。
【０１３９】
抵抗変化素子３０は、下部電極３２、上部電極３６、及びこれらの間に挟まれた抵抗変化層５０を備えている。抗変化層５０としては、プロブスカイト系酸化膜、或いは二元系遷移金属酸化膜が用いられる。プロブスカイト系酸化膜としては、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、或いはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ０．４Ｃｄ０．６Ｓ等があげられる。二元系遷移金属酸化膜としては、ＮｉＯ、ＴｉＮ、ＴｉＯ２、ＨｆＯ２、或いはＺｒＯ２等があげられる。
【０１４０】
抵抗変化層５０は、電圧パルスの印加により抵抗値が変化する。すなわち、抵抗変化層５０は、高抵抗状態（リセット状態）と低抵抗状態（セット状態）とを有し、電圧パルスの印加によって、それぞれの状態に遷移する。
【０１４１】
すなわち、抵抗変化層５０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極３２に対して上部電極３６にプラスの電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極３２に対して上部電極３６にマイナスの電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子３０が１ビットデータを記憶することができる。
【０１４２】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子３０に供給する。そして、この時の電流の変化を検出することでデータを読み出すことができる。
【０１４３】
［２．相変化型不揮発性メモリ（ＰＲＡＭ：Phase change ＲＡＭ）］
半導体記憶装置１０として、ＰＲＡＭを用いることができる。この場合、記憶素子３０としては、相変化素子が用いられる。相変化素子の断面図は、図１９と同じである。
【０１４４】
相変化素子３０は、下部電極３２、上部電極３６、及びこれらの間に挟まれた相変化膜５０を備えている。相変化膜５０は、上部電極３６から下部電極３２へ向かって電流を流すことで発生する熱により結晶状態から非晶質状態へ、或いは非晶質状態から結晶状態へ相変化する。相変化膜５０は、結晶状態の場合は抵抗値が低くなり（低抵抗状態）、非晶質状態の場合は抵抗値が高くなる（高抵抗状態）。
【０１４５】
相変化膜５０の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物をあげることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１４６】
図２０は、相変化素子を用いたメモリセルＭＣの構成を示す回路図である。相変化素子３０の一端は、ビット線ＢＬに接続されている。相変化素子３０の他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。
【０１４７】
次に、相変化素子３０と選択トランジスタ３１とから構成されたメモリセルＭＣへのデータの書き込み動作について説明する。まず、相変化膜５０にパルス状の電流を印加する。相変化膜５０は、この電流パルスにより加熱される。この電流パルスの電流値は、相変化膜５０の温度が結晶化温度閾値ＴＨ以上になるように設定される。なお、結晶化温度閾値ＴＨとは、結晶状態から非晶質状態に変化するときの温度である。電流パルス印加により加熱された相変化膜５０の温度は、電流パルス印加後に急速に下がる。このとき、相変化膜５０は、非晶質状態（高抵抗状態）となる。
【０１４８】
一方、相変化膜５０にパルス状の電流に続いて、電流値を下げた低電流を印加する。この場合には、電流パルス印加により加熱された相変化膜５０の温度は低下するものの、低電流印加により温度は緩やかに低下する。このとき、相変化膜５０は、結晶状態（低抵抗状態）となる。
【０１４９】
すなわち、電流により加熱された相変化膜５０は、結晶化温度閾値ＴＨ以上に加熱され、印加電流パルスの立ち下がりの条件により、結晶化温度閾値ＴＨ付近での温度降下が小さい場合には結晶化状態（低抵抗状態）になり、結晶化温度閾値ＴＨ付近で温度降下が大きい場合には非晶質状態（高抵抗状態）を維持する。
【０１５０】
そして、相変化膜５０が非晶質状態（高抵抗状態）の場合を“１”データ、結晶状態（低抵抗状態）の場合を“０”データと規定することで、メモリセルＭＣに１ビットの情報を書き込むことができる。データの読み出しは、磁気抵抗素子の場合と同じである。
【０１５１】
［３．強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric ＲＡＭ）］
半導体記憶装置１０として、ＦｅＲＡＭを用いることができる。この場合、メモリセルＭＣは、強誘電体キャパシタ３０及び選択トランジスタ３１から構成される。すなわち、強誘電体キャパシタ３０が記憶素子に対応する。強誘電体キャパシタ３０の断面図は、図１９と同じである。
【０１５２】
強誘電体キャパシタ３０は、下部電極３２、上部電極３６、及びこれらの間に挟まれた強誘電体膜５０を備えている。強誘電体膜５０としては、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、或いはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等があげられる。
【０１５３】
強誘電体とは、それに電圧を印加することによって自発分極の方向を変化させ、電圧を印加しなくてもその分極の方向を維持させることのできる誘電体である。強誘電体キャパシタ３０の２つの分極状態を“０”データ及び“１”データに対応させることで、記憶素子として用いることができる。
【０１５４】
図２１は、強誘電体キャパシタを用いたメモリセルＭＣの構成を示す回路図である。選択トランジスタ３１のドレインは、ビット線ＢＬに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、強誘電体キャパシタ３０の一方の電極に接続されている。強誘電体キャパシタ３０の他方の電極は、ビット線／ＢＬに接続されている。
【０１５５】
これら各種の記憶素子３０を用いた場合でも、第１乃至第５の実施形態と同様の効果を得ることができる。
【０１５６】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１の実施形態に係る半導体記憶装置１０の構成を示すブロック図。
【図２】メモリセルアレイ１１の構成を示す回路図。
【図３】磁気抵抗素子３０の構成を示す断面図。
【図４】設定回路２１の動作を説明するためのタイミングチャート。
【図５】実施例１−２に係る半導体記憶装置１０の構成を示すブロック図。
【図６】実施例１−３に係るメモリセルアレイ１１の構成を示す回路図。
【図７】本発明の第２の実施形態に係る半導体記憶装置１０の構成を示すブロック図。
【図８】タイマー回路２４及び設定回路２１の動作を説明するためのタイミングチャート。
【図９】実施例２−２に係る半導体記憶装置１０の構成を示すブロック図。
【図１０】本発明の第３の実施形態に係る半導体記憶装置１０の構成を示すブロック図。
【図１１】タイマー回路２４及び設定回路２１の動作を説明するためのタイミングチャート。
【図１２】磁気抵抗素子３０の理想的なＩ−Ｒ曲線を示す図。
【図１３】正と負との反転電流が非対称である磁気抵抗素子３０のＩ−Ｒ曲線を示す図。
【図１４】図１３に示したＩ−Ｒ曲線を有する磁気抵抗素子３０におけるトリミング後のＩ−Ｒ曲線を示す図。
【図１５】本発明の第４の実施形態に係る半導体記憶装置１０の構成を示すブロック図。
【図１６】本発明の第５の実施形態に係る半導体記憶装置１０の構成を示す概略図。
【図１７】図１６に示した１個の測定用回路４０の構成を示す等価回路図。
【図１８】測定用回路４０の他の構成例を示すブロック図。
【図１９】抵抗変化素子３０の構成を示す断面図。
【図２０】相変化素子を用いたメモリセルＭＣの構成を示す回路図。
【図２１】強誘電体キャパシタを用いたメモリセルＭＣの構成を示す回路図。
【符号の説明】
【０１５８】
ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード線、ＦＣ…フラグセル、ＦＷＬ…ワード線、１０…半導体記憶装置、１１…メモリセルアレイ、１２…アドレスバッファ、１３…入出力バッファ、１４…ロウデコーダ、１５…カラムデコーダ、１６，１７…書き込み回路、１８…読み出し回路、１９，２０…カラム選択回路、２１…設定回路、２２…制御回路、２３…ラッチ回路、２４…タイマー回路、２５…レジスタ、３０…記憶素子（磁気抵抗素子）、３１…選択トランジスタ、３２…下部電極、３３…固定層、３４…非磁性層、３５…記録層、３６…上部電極、３７…フラグセル列、４０…測定用回路、４１…測定用メモリセルアレイ、４２…ロウデコーダ、４３…カラムデコーダ、４４，４５…書き込み回路、４６…読み出し回路、４７，４８…カラム選択回路、５０…抵抗変化層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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