(57)【特許請求の範囲】
【請求項１】
測定データに対する演算処理機能を有するＤＳＰが設けられた複数チャネルの測定カードよりなる複数個の測定モジュールと、測定データに対する演算処理機能を有するＰＣ機能を備えこれら測定モジュールを統括制御するテスタコントローラとを具備し、同時に複数個のＤＵＴのテストを行うように構成された半導体テスト装置において、
前記テスタコントローラに、その時点でのテスト条件に対応する演算処理予測時間に基づき、測定データに対する演算処理手段としてＤＳＰまたはＰＣを切替選択する切替選択手段を設けたことを特徴とする半導体テスト装置。
【請求項２】
前記切替選択手段は、その時点でテスト対象となる並列ＤＵＴ数および予測演算データ数に基づいて演算処理予測時間を求めることを特徴とする請求項１に記載の半導体テスト装置。
【請求項３】
前記ＤＵＴは、液晶ドライバＩＣを含むアナログＬＳＩであることを特徴とする請求項１または請求項２に記載の半導体テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体テスト装置に関し、詳しくは演算処理に関するものである。
【背景技術】
【０００２】
たとえば、液晶ドライバＩＣをテスト対象物（以下ＤＵＴという）としてテストを行う半導体テスト装置では、特許文献１に記載されているように、ＤＵＴの各ピンの出力電圧をＡ／Ｄ変換器でデジタル信号に変換し出力データとして一旦メモリに格納し、これらメモリに格納された出力データをデジタル信号処理部に取り込み、各ピンの出力電圧の絶対値の大きさ、ピン間の出力電圧のバラツキの大きさなどを演算処理して、ＤＵＴの合否を判定することが行われている。
【特許文献１】特開２００１−１３２１８号公報
【０００３】
ところで、近年の半導体テスト装置では、テスト装置の単位時間あたりのテスト効率を高めてＤＵＴのコストとしてのテスト費用比率を小さくするために、同時に複数のＤＵＴのテストが行えるように構成されている。
【０００４】
図３はこのような従来の半導体テスト装置の一例を示すブロック図である。図３において、複数ｎ個のＤＵＴ１０は、それぞれが複数ｍチャネルの測定カード２０で構成されている複数ｎ個の測定モジュール３０に接続されている。
【０００５】
各測定カード２０は、Ａ／Ｄ変換器２１、キャプチャーメモリ２２、ＤＳＰ（Digital Signal Processor)２３、ローカルメモリ２４などで構成されている。具体的には、Ａ／Ｄ変換器２１の出力端子はキャプチャーメモリ２２の入力端子に接続されている。キャプチャーメモリ２２、ＤＳＰ２３およびローカルメモリ２４は、内部バス２５で相互に接続されている。
【０００６】
各測定モジュール３０には各測定カード２０に共通のＤＭＡコントローラ３１が設けられている。
【０００７】
各測定モジュール３０は、バス４０を介してテスタコントローラ（以下ＴＳＣという）５０に接続されている。
【０００８】
ＴＳＣ５０は、ＰＣ(パーソナルコンピュータ)機能を有するものであり、ＣＰＵ５１とＲＡＭ５２は内部バス５３を介して接続されている。ＲＡＭ５２には、ＤＵＴ１０のテストを実行するための所定のテストプログラムや、各テスト項目の測定データやテストの良否結果などが格納される。以降、ＴＳＣ５０は、ＰＣ５０としても記載する。
【０００９】
以前の測定データに対する演算処理は、各測定カード２０に実装されているＤＳＰ２３が行うのみであったが、ＣＰＵ５１の処理速度の向上、ＲＡＭ５２の低価格化および大容量化に伴って、ＰＣ５０による演算処理がＤＳＰ２３による処理時間よりも短縮できるケースが見られるようになってきた。それでもＤＳＰ２３による演算処理は、少データ数で多並列ＤＵＴの領域ではＰＣ５０よりも優位性がある。そこで、半導体テスト装置としては、ＰＣ５０とＤＳＰ２３のどちらでの演算も可能とし、ユーザーがテストプログラムによりテスト毎に指定できるような構成となっている。
【００１０】
図３の動作を説明する。ＤＵＴ１０の各ピンのアナログ出力信号は、Ａ／Ｄ変換器２１でデジタル信号に変換されて、キャプチャーメモリ２２に格納される。キャプチャーメモリ２２に格納されたＤＵＴ１０の出力データは、ＴＳＣ５０から出力されるＤＵＴ１０の機種別に応じたテストプログラムに記述されている命令に基づいて、ＤＳＰ２３またはＴＳＣ５０のＣＰＵ５１に読み込まれ、前述のような所定の演算処理が施される。
【００１１】
ＴＳＣ５０から出力されるテストプログラムによりＤＳＰ２３での演算処理が指定されると、各測定カード２０のＤＳＰ２３は図４に示すように並列演算処理を行い、演算結果をローカルメモリ２４に格納した後、ＴＳＣ５０に出力する。すなわち、Ａ／Ｄ変換器２１、キャプチャーメモリ２２、ＤＳＰ２３およびローカルメモリ２４はＤＵＴ１０ごとに存在するので、各測定カード２０におけるＡ／Ｄ変換からＤＳＰ２３による演算までの一連の処理を並列に行うことができる。
【００１２】
ＴＳＣ５０から出力されるテストプログラムによりＰＣ（ＴＳＣ）５０での演算処理が指定されると、各測定モジュール３０のＤＭＡコントローラ３１は、各キャプチャーメモリ２２に格納されたＤＵＴ１０の出力データをＴＳＣ５０のＲＡＭ５２に転送格納する。ＴＳＣ５０のＣＰＵ５１は、ＲＡＭ５２に転送格納されたＤＵＴ１０の出力データに対して図５に示すようにシーケンシャルに所定の演算処理を行う。すなわち、ＰＣ（ＴＳＣ）５０は半導体テスト装置に１つ存在するだけなので、各測定カード２０におけるＡ／Ｄ変換からキャプチャーメモリ２２へのデータ取り込みまでは並列処理できるものの、キャプチャーメモリ２２からのデータ転送およびＰＣ演算はシーケンシャル処理になる。
【００１３】
図６は、これらＤＳＰ演算とＰＣ演算の特徴比較例図であり、（Ａ）は１デバイスあたりの演算データ数と処理時間の関係を示し、（Ｂ）はあるデータ数における並列ＤＵＴ数と処理時間の関係を示している。１デバイスあたりの演算データ数に対する処理時間は駆動クロックに連動するものであり、ＣＰＵ５０はＤＳＰ２３に比べてかなり高速であることから、ＰＣ演算がＤＳＰ演算よりも優れているといえる。
【００１４】
ただし、並列ＤＵＴが多くなればなるほど並列に処理できるＤＳＰ演算の方が全体の処理速度として有利となる。デバイスプログラムによっては、１デバイスにつき、数百〜数千回の測定や演算を含んだテストを行うことになり、演算データ数も数百〜数万データと大幅に変化する。
【００１５】
そこで、ユーザーは、ＤＵＴのテスト項目毎に、ＰＣとＤＳＰのどちらで演算すべきかを並列ＤＵＴ数および演算データ数に基づいて判断し、一連のテストプログラムに記述して指定している。これらの判断が難しいテストの場合には、実際に演算時間データを取得してから決定している。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、従来の構成によれば、ユーザーが、個々のテスト項目ごとにＰＣとＤＳＰのどちらで演算すべきかを並列ＤＵＴ数および演算データ数に基づいて判断し決定しているため、演算処理時間の最適化処理に相当の時間がかかってしまうという問題がある。
【００１７】
また、半導体テスト装置では、テストプログラム実行中にフェイルしたＤＵＴについてはその時点で以降の測定を停止し、パスしているＤＵＴについてテストを継続するので、並列ＤＵＴ数が動的に変化することになり、いくらユーザーが事前に演算時間を最適化していても並列ＤＵＴ数が動的に変わることに伴う処理時間の変化には対応できない。
【００１８】
本発明は、このような課題を解決するものであり、その目的は、テストプログラムの進行に伴うＤＵＴのテスト結果に応じて演算処理手段としてＰＣとＤＳＰのどちらかを動的に切替制御でき、ユーザーによる演算時間の最適化設定作業を不要にできる半導体テスト装置を実現することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、請求項１に記載の発明は、
測定データに対する演算処理機能を有するＤＳＰが設けられた複数チャネルの測定カードよりなる複数個の測定モジュールと、測定データに対する演算処理機能を有するＰＣ機能を備えこれら測定モジュールを統括制御するテスタコントローラとを具備し、同時に複数個のＤＵＴのテストを行うように構成された半導体テスト装置において、
前記テスタコントローラに、その時点でのテスト条件に対応する演算処理予測時間に基づき、測定データに対する演算処理手段としてＤＳＰまたはＰＣを切替選択する切替選択手段を設けたことを特徴とする。
【００２０】
請求項２に記載の発明は、請求項１に記載の半導体テスト装置において、前記切替選択手段は、その時点でテスト対象となる並列ＤＵＴ数および予測演算データ数に基づいて演算処理予測時間を求めることを特徴とする。
【００２１】
請求項３に記載の発明は、請求項１または請求項２に記載の半導体テスト装置において、前記ＤＵＴは、液晶ドライバＩＣを含むアナログＬＳＩであることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、テストプログラムの進行に伴うＤＵＴのテスト結果に応じて演算処理手段としてＰＣとＤＳＰのどちらかを動的に切替制御でき、ユーザーによる演算時間の最適化設定作業を不要にできる半導体テスト装置が実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明を説明する。図１は本発明の実施形態例の主要部を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図１において、ＰＣ（ＴＳＣ）５０の内部バス５３には、並列ＤＵＴ数確認部５４、演算データ数確認部５５、処理時間データベース５６、ＤＳＰ/ＰＣ演算切替部５７が接続されている。
【００２４】
並列ＤＵＴ数確認部５４は、所定のテストプログラムの実行に伴うＤＵＴ１０の各テスト項目の良否結果に基づき、次のテスト項目の実施対象となる並列ＤＵＴ１０の数を確認する。
【００２５】
演算データ数確認部５５は、次のテスト項目を実施することにより得られる予測演算データ数を確認する。
【００２６】
処理時間データベース５６には、各テスト項目について、実施対象となる並列ＤＵＴ１０の数と、得られる予測演算データ数に基づくＤＳＰ２３による演算処理予測時間と、ＰＣ５０による演算処理予測時間との関係が、テーブル化されて格納されている。
【００２７】
ＤＳＰ/ＰＣ演算切替部５７は、並列ＤＵＴ数確認部５４および演算データ数確認部５５で確認した並列ＤＵＴ数および演算データ数に基づいて処理時間データベース５６を検索することにより、条件の合致するＤＳＰ２３による演算処理予測時間とＰＣ５０による演算処理予測時間を求め、演算処理予測時間の短い方を次のテスト項目の演算処理手段として指定する。
【００２８】
これにより、テストプログラムの進行に伴うＤＵＴ１０のテスト結果に応じてＰＣ５０とＤＳＰ２３のうち演算処理予測時間の短い手段が動的に選択されることになり、各テスト項目の演算処理はそのテスト項目の条件において処理速度の速い演算処理手段で実行されるので、半導体テスト装置はＤＵＴ１０に対する一連のテストを最短時間で実施できることになる。この結果、従来のようなユーザーによる演算時間の最適化設定作業は不要になる。
【００２９】
図２は図１のように構成される半導体テスト装置における演算処理手段の切替制御の流れの一例を示すフローチャートである。図２において、半導体テスト装置５０は、テストプログラムにしたがって４個のＤＵＴに対するテストをテスト項目１、テスト項目２、テスト項目３、・・・と順次実行するが、それぞれのテスト項目における演算処理手段はＤＳＰ/ＰＣ演算切替部５７によりその時点での条件に応じて切替選択される。
【００３０】
テスト項目１において、並列ＤＵＴ数は４個、演算データ数は「多」であり、ＤＳＰ/ＰＣ演算切替部５７は演算処理手段としてＤＳＰを選択している。４個のＤＵＴの測定データが対応する測定モジュールにそれぞれ取り込まれ、各ＤＳＰで所定の演算処理が行われる。演算処理の結果、１番目と３番目と４番目のＤＵＴはＰＡＳＳと判定されてテスト項目２のテストに進み、２番目のＤＵＴはＦＡＩＬと判定されてテスト項目２以降のテストは停止される。
【００３１】
テスト項目２において、並列ＤＵＴ数は３個、演算データ数は「多」であり、ＤＳＰ/ＰＣ演算切替部５７は演算処理手段としてテスト項目１と同様にＤＳＰを選択している。３個のＤＵＴの測定データが対応する測定モジュールにそれぞれ取り込まれ、各ＤＳＰで所定の演算処理が行われる。演算処理の結果、１番目と３番目のＤＵＴはＰＡＳＳと判定されてテスト項目３のテストに進み、４番目のＤＵＴはＦＡＩＬと判定されてテスト項目３以降のテストは停止される。
【００３２】
テスト項目３において、並列ＤＵＴ数は２個、演算データ数は「少」であり、ＤＳＰ/ＰＣ演算切替部５７は演算処理手段としてＰＣを選択している。２個のＤＵＴの測定データがＤＭＡコントローラ３１を介してＲＡＭ５２に取り込まれ、ＣＰＵ５１で所定の演算処理が行われる。演算処理の結果、１番目と３番目のＤＵＴはＰＡＳＳと判定されてテスト項目４のテストに進む。
【００３３】
このように、ＤＵＴ１０の各段階におけるテスト項目のテスト結果に基づいて次のテスト項目における演算処理手段として、そのテスト項目の条件においてＰＣ５０とＤＳＰ２３のうち演算処理予測時間の短い手段が動的に選択されるので、半導体テスト装置はＤＵＴ１０に対する一連のテストを最短時間で行うことができ、テスト装置の単位時間あたりのテスト効率を高めてＤＵＴのコストとしてのテスト費用比率を小さくできる。
【００３４】
なお、上記実施例では、ＤＵＴが液晶ドライバＩＣである場合について説明したが、これに限るものではなく、各種のアナログＬＳＩのテストにも有効である。
【００３５】
以上説明したように、本発明によれば、ユーザーによる演算時間の最適化設定作業を行うことなく単位時間あたりのテスト効率を高めることができる半導体テスト装置が実現できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態例の主要部を示すブロック図である。
【図２】図１の半導体テスト装置における演算処理手段の切替制御の流れの一例を示すフローチャートである。
【図３】従来の半導体テスト装置の一例を示すブロック図である。
【図４】ＤＳＰ演算の流れの一例を示すフローチャートである。
【図５】ＰＣ演算の流れの一例を示すフローチャートである。
【図６】ＤＳＰ演算とＰＣ演算の特徴比較例図である。
【符号の説明】
【００３７】
２０  測定カード
２１  Ａ／Ｄ変換器
２２  キャプチャーメモリ
２３  ＤＳＰ
２４  ローカルメモリ
２５  内部バス
３０  測定モジュール
３１  ＤＭＡコントローラ
４０  バス
５０  テスタコントローラ（ＴＳＣ）
５１  ＣＰＵ
５２  ＲＡＭ
５３  内部バス
５４  並列ＤＵＴ数確認部
５５  演算データ数確認部
５６  処理時間データベース
５７  ＤＳＰ/ＰＣ演算切替部
【図１】
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【図２】
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【図３】
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【図４】
0004941125.tif 000005
【図５】
0004941125.tif 000006
【図６】
0004941125.tif 000007