(57)【特許請求の範囲】
【請求項１】
第１のチップと、
前記第１のチップとデータの送受信を行う第２のチップと、
前記第１のチップ内に設けられ、外部装置から入力されるクロック信号及びテスト信号を前記第２のチップに伝達するスルー回路とを備え、
前記スルー回路は、
前記外部装置から入力されるタイミング調整信号に基づき前記クロック信号と前記テスト信号とのタイミング関係を調整するものであり、
前記クロック信号に基づき前記テスト信号を保持するフリップフロップ回路と、
前記タイミング調整信号に基づき前記クロック信号と前記テスト信号とのタイミング関係を調節し、調節後の前記テスト信号を前記フリップフロップ回路に出力するタイミング修正回路とを有し、
前記タイミング調整信号は、外部装置によって位相が制御され、前記タイミング修正回路は、前記クロック信号に対して前記タイミング調整信号が前記セットアップタイム及びホールドタイムの規格値を満たすパス範囲を検索し、当該パス範囲に基づき前記テスト信号を出力するタイミングを設定する半導体集積回路装置。
【請求項２】
前記スルー回路は、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに対して、前記テスト信号がセットアップタイム及びホールドタイムの規格値を満たすように前記テスト信号が出力されるタイミングを調節する請求項１に記載の半導体集積回路装置。
【請求項３】
前記タイミング修正回路は、前記パス範囲のうち中央付近の時間を用いて前記テスト信号の遅延時間を修正する請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記スルー回路は、前記第２のチップの動作確認テストにおいて動作状態となり、前記動作確認テスト以外の動作において非動作状態となる請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第１のチップがロジックチップであり、前記第２のチップがメモリチップである請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
第１のチップと、
前記第１のチップを介してのみアクセス可能な第２のチップとを、同一パッケージ内に備えた半導体集積回路装置のテスト方法であって、
前記第２のチップに入力されるクロック信号及びテスト信号を、外部装置から前記第１のチップに入力し、
前記第１のチップ内において、前記テスト信号が前記クロックに対してセットアップタイム及びホールドタイムの規格値を満たすか否かを判定し、
前記規格値を満たしていない場合には、前記外部装置によって位相が制御されるタイミング調整信号を用いて、前記クロックに対して前記テスト信号がセットアップタイム及びホールドタイムの規格値を満たすパス範囲を検索し、
前記第１のチップにおいて前記パス範囲に応じて前記テスト信号の出力するタイミングを修正し、
前記テスト信号を前記第２のチップに送出する半導体集積回路装置のテスト方法。
【請求項７】
前記第１のチップは、前記パス範囲のうち中央付近の時間を用いて前記テスト信号が出力されるタイミングを修正する請求項６に記載の半導体集積回路装置のテスト方法。
【請求項８】
前記第１のチップがロジックチップであり、前記第２のチップがメモリチップである請求項６又は７に記載の半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の機能の異なるチップが同一パッケージに搭載された半導体集積回路装置、及びそのテスト方法に関する。
【背景技術】
【０００２】
メモリチップやロジックチップ等の複数の機能の異なるチップを１個のパッケージに混載したＳｉＰ（System in Package）構造を採用することで１個のパッケージによって大規模なシステムを実現する半導体集積回路装置が提案されている。ＳｉＰ構造の半導体集積回路装置においては、パッケージに設けられる入出力端子数に制限がある。このため、メモリチップに外部から直接アクセスする入出力端子を設けずに、ロジックチップの入出力端子を通してメモリチップにアクセスすることで必要となる端子数を削減することが行なわれている。
【０００３】
図７に、従来例１に係るＭＣＰ（Multi Chip Package)、又はＭＣＭ（Multi Chip Module）構造の半導体集積回路装置１０１のブロック図を示す（特許文献１）。従来例１の半導体集積回路装置１０１においては、ロジックチップ２とメモリチップ３が同一のパッケージ１に搭載されている。
【０００４】
ロジックチップ２内には、論理回路２Ａ，メモリチップ試験回路４、セレクタ／入出力回路２Ｃが備えられている。メモリチップ試験回路４は、メモリチップ３に対する動作試験を行うためのものである。セレクタ／入出力回路２Ｃは、論理回路２Ａからのアクセス信号と、メモリチップ試験回路４からのテスト用のアクセス信号との切り替えを行うためのものである。
【０００５】
メモリチップ３へのアクセスは、ロジックチップ２から行われるように構成されている。すなわち、メモリチップ３は、パッケージ１の外部端子には直接接続されておらず、ロジックチップ２からのアクセス要求に応答して、データの入出力を行うように構成されている。ロジックチップ２のクロック端子２２、制御信号端子２３、アドレス端子２４、及びデータ端子２５が、メモリチップの対応する端子３２、３３、３４、３５にそれぞれ接続されている。ロジックチップの複数の入出力端子２０は、パッケージ１の外部端子１０に接続されている。
【０００６】
ロジックチップ２からのメモリチップ３へのアクセス動作は、以下のように行われる。すなわち、通常動作時には、論理回路２Ａからのメモリアクセス信号が、セレクタ／入出力回路２Ｃを介して、メモリチップ３に供給される。一方、メモリチップ試験時には、ロジックチップ２内に設けたメモリチップ試験回路４からのメモリチップ試験用アクセス信号が、セレクタ／入出力回路２Ｃを介してメモリチップ３に供給される。上記のように構成することにより、パッケージ搭載後のバーンイン後においても、高速動作試験を行うことができる。
【０００７】
図８に、従来例２（特許文献２）に係るテストインターフェイス回路２を備える半導体集積回路装置１０２のブロック図を示す。この半導体集積回路装置１０２は、前記従来例１と同様にロジックチップとメモリチップ（内蔵メモリ）２が同一のパッケージに搭載されている。ロジックチップ内には、テストインターフェイス回路２を備える。テストインターフェイス回路２内には、同一パッケージに搭載された内蔵メモリ３にデータを転送するメモリ転送回路４が設けられている。この半導体集積回路装置１０２には、複数の入出力端子が設けられている。例えば、内蔵メモリ３への信号転送タイミングを決定する信号（ＴＣＬＫ）、内蔵メモリの信号／データの取り込みタイミングを決定する信号（ＣＬＫ）、内蔵メモリから読出された信号をサンプリングするラッチタイミング信号（ＭＬＡＴ）、補正用のテストクロック信号（ＴＣＬＫｃａｌ）と接続するものが設けられている。
【０００８】
従来例２に係る半導体集積回路装置１０２においては、セットアップタイム、ホールドタイム等のタイミング条件を正確に測定するために、上記ＴＣＬＫ、ＣＬＫ，ＭＬＡＴの各種信号を、テストインターフェイス回路２内に設けられた共通のフリップフロップ回路６により、上記ＴＣＬＫｃａｌに従ってサンプリングする。そして、外部でこれらのラッチタイミング信号、テストクロック信号及びメモリクロック信号の位相差を測定する構成が開示されている。
【０００９】
特許文献３には、遅延回路を設けることによりセットアップタイム、ホールドタイムの規格値を満たすように制御する構成が提案されている。
【特許文献１】特開２００３−７７２９６号公報
【特許文献２】特開２００４−５５０３０号公報
【特許文献３】特開２００３−４３１１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来例１に係る半導体集積回路装置１０１においては、ロジックチップ２にメモリチップテスト用の試験回路４を設けているので、メモリチップの動作試験を行うための簡単なパターンを設けることができる。しかしながら、複雑なパターンを組み込むと試験回路が大きくなってしまう。
【００１１】
従来例２に係る半導体集積回路装置１０２においては、複数の外部端子により内部回路の動作タイミングを調整しているので、全体のピン数が増加してしまう。ピン数が増加すれば、パッケージサイズの拡大につながってしまう。上記特許文献３に係る半導体集積回路装置においては、遅延回路を設けているので回路構成が複雑になり、回路規模が大きくなる等の問題がある。また、遅延回路自体にもバラツキがあるため、正確な試験を行うことは難しい。
【課題を解決するための手段】
【００１２】
本発明に係る半導体集積回路装置は、第１のチップと、前記第１のチップとデータの送受信を行う第２のチップと、前記第１のチップ内に設けられ、外部装置から入力されるクロック信号及びテスト信号を前記第２のチップに伝達するスルー回路とを備え、前記スルー回路は、前記外部装置から入力されるタイミング調整信号に基づき前記クロック信号と前記テスト信号とのタイミング関係を調整するものである。
また、本発明にかかる半導体集積回路装置のテスト方法は、第１のチップと、前記第１のチップを介してのみアクセス可能な第２のチップとを、同一パッケージ内に備えた半導体集積回路装置のテスト方法であって、前記第２のチップに入力されるクロック信号及びテスト信号を、外部装置から前記第１のチップに入力し、前記第１のチップ内において、前記テスト信号が前記クロックに対してセットアップタイム及びホールドタイムの規格値を満たすか否かを判定し、前記規格値を満たしていない場合には、前記外部装置によって位相が制御されるタイミング調整信号を用いて、前記クロックに対して前記テスト信号がセットアップタイム及びホールドタイムの規格値を満たすパス範囲を検索し、前記第１のチップにおいて前記パス範囲に応じて前記テスト信号の出力するタイミングを修正し、前記テスト信号を前記第２のチップに送出するものである
【００１３】
本発明においては、外部装置から送出されたタイミング調整信号を用いて第２のチップの動作確認のためのテスト信号の入出力タイミングを調整しているので、クロック信号とテスト信号とのセットアップタイム及びホールドタイムを第１のチップから第２のチップに至る系で発生する遅延時間のバラツキによらず常に良好な状態に保つことができる。その結果、製造バラツキ等によって生じる第１のチップ−第２のチップ間等のインダクタンス、寄生容量、抵抗等により生じる遅延量に依存しない、本来の高速なメモリチップ動作を実現させることができる。
【発明の効果】
【００１４】
本発明によれば、第２のチップの動作試験の精度を向上させることができる半導体集積回路装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。以降の説明において、上記従来例と同一の要素部材には同一の符号を付している。
【００１６】
図１に、本実施形態に係るＳｉＰ構造の半導体集積回路装置のブロック図を示す。半導体集積回路装置１００は、同図に示すように、信号処理などの特定の機能を有する第１のチップたるロジックチップ２と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの第２のチップたるメモリチップ３が同一のパッケージ１に搭載されている。また、パッケージ１は、その外部に設けられた外部装置たるテスタ（試験装置）４と接続するように構成されている。
【００１７】
メモリチップ３へのアクセスは、ロジックチップ２から行われるように構成されている。すなわち、メモリチップ３は、パッケージ１の外部端子には直接接続されておらず、ロジックチップ２からのアクセス要求に応答して、データの入出力を行うように構成されている。
【００１８】
メモリチップ３内には、不図示のメモリアレイが複数設けられている。そして、メモリアレイの周辺には、各種入出力端子が設けられている。メモリチップ３に設けられたメモリ内（クロック）端子３０、メモリ内（アドレス）端子３１、メモリ内（データ）端子３２、及びメモリ内（制御コマンド）端子３３は、それぞれロジックチップ２の対応するメモリ接続用（クロック）端子２０、メモリ接続用（アドレス）端子２１、メモリ接続用（データ）端子２２、及びメモリ接続用（制御コマンド）端子２３と接続されている。
【００１９】
ロジックチップ２内には、図１に示すように、スルー回路５、論理回路（不図示）、複数の入出力端子等が設けられている。スルー回路５は、メモリチップ３に対して動作確認を行うためのテスト回路である。スルー回路５内には、４つのインバータ５１〜５４、３つのタイミング修正回路６１〜６３、３つのフリップ／フロップ回路７１〜７３、及びクロック信号線８０、アドレス信号線８１、データ信号線８２、制御コマンド信号線８３等が配設されている。このスルー回路５は、メモリ動作試験の出力時にも使用可能なように構成されている。
【００２０】
ロジックチップ２内において、クロック信号線８０は、メモリ接続用（クロック）端子２０及びテスタ接続用（クロック）端子２０ａに接続される。同じくアドレス信号線８１は、メモリ接続用（アドレス）端子２１及びテスタ接続用（アドレス）端子２１ａに接続される。同じくデータ信号線８２は、メモリ接続用（データ）端子２２及びテスタ接続用（データ）端子２２ａに接続される。同じく制御コマンド信号線８３は、メモリ接続用（制御コマンド）端子２３及びテスタ接続用（制御コマンド）端子２３ａに接続される。
【００２１】
上記メモリ接続用端子２０〜２３は、前述したように、メモリチップ内のメモリ内端子３０〜３３に各々接続される。そして、テスタ接続用端子２０ａ〜２３ａは、パッケージ１のそれぞれに対応する外部端子１０〜１３に接続される。また、これらの外部端子１０〜１３は、テスタ４のテスタ内端子４０〜４３に接続される。
【００２２】
具体的には、ロジックチップ２内に設けられたテスタ接続用（クロック）端子２０ａは、パッケージ１内の外部（クロック）端子１０、テスタ４内のテスタ内（クロック）端子４０にクロック信号線８０を介して接続される。同様にして、テスタ接続用（アドレス）端子２１ａは、外部（アドレス）端子１１、テスタ内（アドレス）端子４１にアドレス信号線８１を介して接続される。同じくテスタ接続用（データ）端子２２ａは、外部（データ）端子１２、テスタ内（データ）端子４２にデータ信号線８２を介して接続される。同じくテスタ接続用（制御コマンド）端子２３ａは、外部（制御コマンド）端子１３、テスタ内（制御コマンド）端子４３に制御コマンド信号線８３を介して接続される。このような構成により、テスタ４が、ロジックチップ２内のスルー回路５を介してメモリチップ３と接続されている（図１参照）。
【００２３】
本実施形態においては、メモリチップの動作確認のためのテスト信号（以下、単に「テスト信号」とも言う）の入出力タイミングを調整するタイミング用調整ピン１４をパッケージ１に設けている。タイミング用調整ピン１４は、外部（タイミング調整）端子であり、テスタ４内のテスタ内（タイミング調整）端子４４、ロジックチップ２内のテスタ接続用（タイミング調整）端子２４ａと、タイミング調整信号線８４を介して接続されている。そして、タイミング調整信号が、テスタ４からロジックチップ２にタイミング調整信号線８４を介して送出される。
【００２４】
タイミング調整信号は、スルー回路５内で、インバータ５４に入力された後に、タイミング修正回路６１〜６３に入力される。そして、このタイミング調整信号を用いて、タイミング修正回路６１〜６３は、アドレス（Ａｄｄｒｅｓｓ）信号、データ信号、制御コマンド（Ｗｒｉｔｅコマンド、Ｒｅａｄコマンド、Ｒｏｗコマンド、Ｃｏｌｕｍコマンド等）信号等のテスト信号のメモリチップ３への入力タイミングを調整する。詳細については、後述する。
【００２５】
ロジックチップ２からのメモリチップ３へのアクセス動作は、以下のように行われる。すなわち、通常動作時は、不図示の論理回路からのメモリアクセス信号が、ロジックチップからメモリチップに供給されて、メモリチップへのアクセス動作が行われる。メモリチップ３では、各種データ及びクロック信号が入力されて、このクロック信号に同期してデータが取り込まれ、データの書き込み動作が行われる。また、ロジックチップ２よりデータの読み出しの命令が転送されると、メモリチップ３では指定されたアドレスよりデータが読み出されて、入力されたクロック信号でラッチされた後、読み出したデータがロジックチップ２に送出される。
【００２６】
メモリチップ３に対する動作確認のためのテスト時には、ロジックチップ２内に設けたスルー回路５からのテスト信号がメモリチップ３に供給されて、ロジックチップ２からメモリチップ３への動作確認のためのテストが行われる。ロジックチップ内のスルー回路５には、テスタ４から各外部端子を経由して、アドレス信号、データ信号、制御コマンド信号、クロック信号（ＣＬＫ）、タイミング調整信号（ＴＩＭ）に該当する波形が送られる。
【００２７】
スルー回路５内において、アドレス信号は、アドレス信号線８１を介してスルー回路５内のインバータ５１に、データ信号はデータ信号線８２を介してインバータ５２に、制御コマンド信号は制御コマンド信号線８３を介してインバータ５３に入力される。そして、各インバータ５１〜５３に入力されたデータは、各々対応するタイミング修正回路６１〜６３に入力される。その後、各々対応するフリップフロップ回路７１〜７３にデータが供給される。フリップフロップ回路７１〜７３では、クロック信号の立ち上がりタイミングで、タイミング修正回路６１〜６３から供給されたテスト信号をラッチする。
【００２８】
上記のようにして波形整形された後、メモリチップ３のメモリ内（Ｉ／Ｆ）端子３１〜３３にデータが供給されることになる。この際、製造のバラツキ等によってスルー回路や、ロジックチップ−メモリチップ間のインタクダンス、寄生容量、抵抗に依存した遅延が発生する場合がある。この遅延量によっては、セットアップタイムの規格値、ホールドタイムの規格値を満たすことができない場合がある。
【００２９】
図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）及び図４（ａ）及び（ｂ）に、本実施形態に係る半導体集積回路装置１００のタイミングチャートを示す。図２（ａ）〜（ｃ）のタイミングチャートは、ロジックチップ２内（図１中の点線Ｂの位置）のフリップフロップ回路７３における制御コマンド信号及びクロック信号のタイミングチャートである。メモリチップ３に確実にデータ信号等を入力するためには、クロック信号などに先立って予め出力側が信号を保持しておかなければならない最少時間（セットアップタイム）の規格値を満たしている必要がある。また、データの取り込みを確実にするために、暫くその状態を維持しなければならない最少時間（ホールドタイム）の規格値を満たしている必要がある。
【００３０】
制御コマンド信号等のテスト信号が、クロック信号の立ち上がりエッジ又は立ち下りエッジに対して、セットアップタイムの規格値、若しくはホールドタイムの規格値を満たしていない場合、メモリ動作に不具合をきたす場合がある。とりわけ、高速動作周波数においては、メモリ動作ができなくなる恐れがある。このため、セットアップタイムの規格値、ホールドタイムの規格値を満たすことが重要となる。
【００３１】
図２（ａ）は、クロック信号の立ち上がり前の制御コマンド信号の出力保持時間（以下、単に「出力保持時間」という）Ｔｓ１が、セットアップタイムの規格値を満たしており、さらに、クロック信号立ち上がり後に維持する制御コマンド信号の取り込み維持時間（以下、単に「取り込み維持時間」という）Ｔｈ１が、ホールドタイムの規格値を共に満たしている例である。これに対し、図２（ｂ）は、取り込み維持時間Ｔｈ２は、ホールドタイムの規格値を満たしているものの、出力保持時間Ｔｓ２がセットアップタイムの規格値を満たしていない例、図２（ｃ）は、出力保持時間Ｔｓ３はセットアップタイムの規格値を満たしているものの、取り込み維持時間Ｔｈ３がホールドタイムの規格値を満たしていない例を示している。製造バラツキ等に起因して、このようにセットアップタイムの規格値、若しくはホールドタイムの規格値を満たさない状況となった場合には、タイミング調整信号により調整する。
【００３２】
図３（ａ）及び（ｂ）は、図１の点線Ａで示される位置における制御コマンド信号、クロック信号、及びタイミング調整信号のタイミングチャートを示している。図３（ａ）の例においては、図２（ｂ）と同様に、取り込み維持時間Ｔｈ２は、ホールドタイムの規格値を満たしているものの、出力保持時間Ｔｓ２がセットアップタイムの規格値を満たしていない。このような場合、タイミング調整信号と制御コマンド信号との間で正常に動作するポイント（セットアップタイムの規格値、及びホールドタイムの規格値を満たすタイミング）をテスタ４によってサーチする。
【００３３】
図６は、テスタ４によるタイミング調整信号の調整方法を説明するためのフローチャート図である。まず、テスタ４内にあるモードエントリーを呼び出す（Ｓ１）。そして、モードの読み出しを行う（Ｓ２）。ここで、テスト信号の出力保持時間がセットアップタイムの規格値内に、及びテスト信号の取り込み維持時間がホールドタイムの規格値内にある場合をＰａｓｓとし、テスト信号の出力保持時間、テスト信号の取り込み維持時間の少なくとも一つが対応する規格値外にある場合をＦａｉｌとする。Ｓ２のステップ後、ＰａｓｓかＦａｉｌであるか否かを判断する（Ｓ３）。
【００３４】
図３（ａ）において、セットアップタイムの規格値及びホールドタイムの規格値を満たすＰａｓｓタイミングをＰ，そして、これらの規格値を満たさないＦａｉｌタイミングをＦと表示した。その判断結果をテスタ４の記憶部（不図示）に書き込む（Ｓ４）。上記Ｓ１〜Ｓ４のステップを全サーチ範囲のサーチが終了するまで繰り返す（Ｓ５）。これにより、テスタ４の記憶部にＰａｓｓウインドウの領域が記憶される。
【００３５】
サーチ完了後、テスタ４の記憶部に入っているＰａｓｓウインドウの情報に基づき、実際のタイミング調整信号の立ち上がりと立ち下がりタイミングがＰａｓｓウインドウ内に入っているか否かを判定する（Ｓ６）。Ｙｅｓの場合には、タイミング調整信号の調整を行わずに終了する。Ｎｏの場合には、タイミング調整信号の立ち上がりタイミングと、立ち下りタイミングがＰａｓｓウインドウ内に入るようにテスタ４によりタイミングを入力して、タイミング調整信号を発生させることにより調整を行い（Ｓ７）、タイミング調整信号の設定を完了する。これにより、タイミング調整信号が、制御コマンド信号のセットアップタイムの規格値、及びホールドタイムの規格値を満たすことができるタイミングとなる（図３（ｂ）中のａ、ｂの領域参照）。
【００３６】
図４（ａ）及び（ｂ）は、フリップフロップ回路７３（図１の点線Ｂで示される位置）におけるタイミングチャートを示している。図４（ａ）は、上記タイミング調整前のものであり、図３（ａ）と同様にクロック信号に対する制御コマンド信号のホールドタイムの規格値は十分に満たしているが、セットアップタイムの規格値を満たしていない例を示している。
【００３７】
テスタ４によって、図６に示すフローでタイミング調整信号を設定した後（図３（ｂ）中のａ，ｂ参照）、その信号タイミングに合わせて、制御コマンド信号のタイミングを修正する。すなわち、制御コマンド信号のセットアップタイムの規格値、ホールドタイムの規格値を保つことができるタイミングをタイミング修正回路６３により再セットする。具体的には、タイミング調整信号の立ち下がりタイミングと制御コマンド信号の立ち下がりが一致するようにし、タイミング調整信号の立ち上がりタイミングと、制御コマンド信号の立ち上がりタイミングが一致するように再セットする。すると、図４（ｂ）に示すように、フリップフロップ回路７３の制御コマンド信号の出力保持時間Ｔｓ４がセットアップタイムの規格値を満たす範囲となり、取り込み維持時間Ｔｈ４がホールドタイムの規格値を満たす範囲となる。
【００３８】
図５は、図１の点線Ｃに示す位置（メモリチップ３に入る位置）におけるタイミングチャートを示す。上記フローによって調整された制御コマンド信号は、クロック信号とのタイミングを維持しながら、フリップフロップ回路７３からメモリチップ３へ送出される。その結果、図５に示すように、メモリチップには、セットアップタイムの規格値、ホールドタイムの規格値を満たす制御コマンド信号が入力されることになる。これにより本来の高速なメモリチップ動作を実現させることができる。また、タイミング用調整ピン１４を設けることにより、メモリのセットアップタイム、ホールドタイムの正確な測定も可能になる。また、半導体集積回路装置が持っているホールドタイム、セットアップタイムを的確に測定することもできる。
【００３９】
なお、上記例においては、制御コマンド信号がセットアップタイムの規格値を満たさない場合について説明したが、アドレス信号、データ信号、その他のテスト信号においても同様の方法により修正することができる。また、ホールドタイムの規格値を満たさない場合においても、同様の手順により修正することができる。また、メモリチップ３に入力する例について説明したが、メモリチップ３からロジックチップ２に入力、すなわち、メモリから出力する場合についても同様の方法によりタイミングを修正することが可能である。
【００４０】
本実施形態によれば、ロジックチップとメモリチップを同一パッケージに搭載したＳｉＰ構造において、クロック信号とテスト信号とのタイミングを、外部装置から送出されたタイミング調整信号を用いて制御する。そのため、外部端子数を増加させることなく、クロック信号とテスト信号とのタイミングを調整することが可能である。つまり、第１のチップから第２のチップに至る系で発生する遅延時間によらず本来の高速なメモリチップ動作を実現させることができる。さらに、ロジックチップ内にメモリチップテスト用のメモリチップ試験回路を設けずに、メモリチップへの制御タイミングを外部から自由に制御することができる。このため、チップ面積の増加を制限しつつ、テストの効率化による開発工期短縮が得られる。また、スルー回路は、半導体集積回路装置の通常動作では用いられない回路である。本発明の半導体集積回路装置は、スルー回路に起因する遅延時間不良があった場合であっても、この不良を外部装置から入力されるタイミング調整信号によって修正する。つまり、本発明の半導体集積回路装置は、通常動作において用いられることのない回路の不具合によって製品が不良品となることを防止して、歩留まりを向上せることが可能である。
【００４１】
上記実施形態においては、メモリチップとロジックチップを同一パッケージに搭載したＳｉＰ構造の半導体集積回路の例について説明したが、複数の機能の異なるチップを同一パッケージに搭載し、第２のチップを第１のチップを介して動作試験する半導体集積回路全般において、本件発明の適用が可能である。
【図面の簡単な説明】
【００４２】
【図１】本実施形態に係る半導体集積回路装置のブロック図。
【図２】（ａ）〜（ｃ）は、本実施形態に係る半導体集積回路装置のタイミングチャート図。
【図３】（ａ）及び（ｂ）は、図１の点線Ａの位置におけるタイミングチャート図。
【図４】（ａ）及び（ｂ）は、図１の点線Ｂの位置におけるタイミングチャート図。
【図５】図１の点線Ｃの位置におけるタイミングチャート図。
【図６】本実施形態に係るタイミング調整信号の設定方法を示すフローチャート図。
【図７】従来例１に係る半導体集積回路装置のブロック図。
【図８】従来例２に係る半導体集積回路装置のブロック図。
【符号の説明】
【００４３】
１      パッケージ
２      ロジックチップ
３      メモリチップ
４      テスタ
５      スルー回路
１０〜１４      外部端子
２０〜２３      メモリ接続用端子
２０ａ〜２４ａ  テスタ接続用端子
３０〜３３      メモリ内端子
４０〜４４      テスタ内端子
５０〜５４      インバータ
６１〜６３      タイミング修正回路
７１〜７３      フリップフロップ回路
８０      クロック信号線
８１      アドレス信号線
８２      データ信号線
８３      制御コマンド信号線
８４      タイミング調整信号線
１００    半導体集積回路装置
【図１】
0005006723.tif 000002
【図２】
0005006723.tif 000003
【図３】
0005006723.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005006723.tif 000008
【図８】
0005006723.tif 000009