(57)【特許請求の範囲】
【請求項１】
出力ノードを有するブースト論理ゲートであって、
前記ブースト論理ゲートは、
論理機能をインプリメントし、かつ、前記論理機能に従って前記出力ノードの電圧を決定するように構成された論理回路であって、前記論理回路は、相補的な入力に応答する第１の評価ブロックおよび第２の評価ブロックを備え、前記出力ノードの電圧は、前記第１の評価ブロックによって駆動され、前記ブースト論理ゲートの相補出力ノードの電圧は、前記第２の評価ブロックによって駆動される、論理回路と、
一対の電力供給レールの間に接続された複数のトランジスタを備えたブースト回路であって、前記出力ノードの電圧をクロック信号または前記クロック信号の相補位相のいずれかでブーストするブースト回路と
を備え、
前記クロック信号または前記クロック信号の相補位相は、前記一対の電力供給レールのうちの１つのレールを介して提供され、前記第１の評価ブロックおよび前記第２の評価ブロックの各々は、前記ブースト回路のための前記一対の電力供給レールの間で到達した最大電圧差から低減された電圧差を有する一対のＤＣ供給レールに結合されている、ブースト論理ゲート。
【請求項２】
前記クロック信号および前記クロック信号の相補位相は、前記一対の電力供給レールのそれぞれのレールを介して提供される、請求項１に記載のブースト論理ゲート。
【請求項３】
前記クロック信号は、周期的台形信号である、請求項１に記載のブースト論理ゲート。
【請求項４】
前記クロック信号は、正弦波クロック信号である、請求項１に記載のブースト論理ゲート。
【請求項５】
前記論理回路と前記ブースト回路とは、前記論理回路と前記ブースと回路とが前記クロック信号の一サイクル内の相互に排他的な時間区間の間に前記出力ノードの電圧を駆動するように、前記クロック信号または前記クロック信号の相補位相に結合されている、請求項１に記載のブースト論理ゲート。
【請求項６】
前記複数のトランジスタは、前記クロック信号と前記クロック信号の相補位相との間に接続された二対の交差結合されたトランジスタを備える、請求項５に記載のブースト論理ゲート。
【請求項７】
前記第１の評価ブロックおよび前記第２の評価ブロックは、ＮＭＯＳ論理を使用する、請求項１に記載のブースト論理ゲート。
【請求項８】
前記複数のトランジスタは、
第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタと、
第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタと
を含み、
前記第１のｐＭＯＳトランジスタおよび前記第２のｐＭＯＳトランジスタのソースは、前記クロック信号に接続されており、前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタのソースは、前記クロック信号の相補に接続されており、
第１の電気ノードは、前記第１のｎＭＯＳトランジスタのドレインと、前記第１のｐＭＯＳトランジスタのドレインと、前記第２のｎＭＯＳトランジスタのゲートと、前記第２のｐＭＯＳトランジスタのゲートとに接続されている、請求項１に記載のブースト論理ゲート。
【請求項９】
前記複数のトランジスタは、低閾値トランジスタである、請求項１に記載のブースト論理ゲート。
【請求項１０】
前記複数のトランジスタは、前記クロック信号または前記クロック信号の相補位相に応答してオンまたはオフに切替えられるように構成され、
前記論理回路は、第１の電気ノードによって前記ブースト回路に接続され、
前記ブースト回路は、前記クロック信号に応答して前記第１の電気ノードにおいて第１の電圧から第２の電圧を生成するように構成されている、請求項１に記載のブースト論理ゲート。
【請求項１１】
前記第２の電圧は、前記第１の電圧よりも大きい、請求項１０に記載のブースト論理ゲート。
【請求項１２】
前記クロック信号または前記クロック信号の相補位相を提供するクロック生成器をさらに含む、請求項１０に記載のブースト論理ゲート。
【請求項１３】
前記クロック生成器は、前記クロック信号または前記クロック信号の相補位相を介してリカバーされた電荷を戻すことができる、請求項１２に記載のブースト論理ゲート。
【請求項１４】
前記第１の電気ノードにおける電圧は、時間とともに、前記クロック信号に応答して、前記第１の電圧から前記第２の電圧に変化し、さらに前記第１の電圧に戻る、請求項１０に記載のブースト論理ゲート。
【請求項１５】
前記クロック信号または前記クロック信号の相補位相は、前記第１の電気ノードにおける電圧が前記第１の電圧と前記第２の電圧との間で変化するときにおける電荷のリカバリーのためのリターンパスを提供する、請求項１０に記載のブースト論理ゲート。
【請求項１６】
前記ブースト回路の前記複数のトランジスタのうちの少なくとも２つの間に接続された第２の電気ノードをさらに含み、前記第２の電気ノードにおける電圧は、前記第１の電気ノードの電圧の相補である、請求項１０に記載のブースト論理ゲート。
【請求項１７】
前記ブースト回路および前記論理回路は、前記クロック信号に応答して相互に排他的な区間で作動する、請求項１０に記載のブースト論理ゲート。
【請求項１８】
前記第１の評価ブロックおよび前記第２の評価ブロックは、ブーリアン論理ゲートＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＩＤＥＮＴＩＴＹおよびＮＯＴのうちの１つを表すように構成された複数のトランジスタを備える、請求項１に記載のブースト論理ゲート。
【請求項１９】
前記第１の評価ブロックおよび前記第２の評価ブロックは、少なくとも１つのｐＭＯＳトランジスタおよび少なくとも１つのｎＭＯＳトランジスタによって、第１の供給電圧および第２の供給電圧に接続されている、請求項１に記載のブースト論理ゲート。
【請求項２０】
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタのゲートは、前記クロック信号または前記クロック信号の相補位相に接続されている、請求項１９に記載のブースト論理ゲート。
【請求項２１】
前記複数のトランジスタは、第１のｐＭＯＳトランジスタと、第２のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタと、第２のｎＭＯＳトランジスタとを含み、前記第１のｐＭＯＳトランジスタおよび前記第２のｐＭＯＳトランジスタのソースは、前記クロック信号に接続するようになっており、前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタのソースは、前記クロック信号の相補位相に接続するようになっている、請求項１に記載のブースト論理ゲート。
【請求項２２】
前記論理回路は、前記クロック信号に従って前記出力ノードの電圧を決定するように構成されている、請求項１に記載のブースト論理ゲート。
【請求項２３】
クロック生成器と協働して前記クロック信号または前記クロック信号の相補位相を前記電力供給レールのうちの１つに提供し、
前記クロック生成器は、前記クロック信号または前記クロック信号の相補位相を介して、前記電力供給レールのうちの１つに提供された電荷をリカバーおよび戻すように構成されている、請求項１に記載のブースト論理ゲート。
【請求項２４】
集積回路におけるエネルギーの散逸を低減する方法であって、
第１の評価ブロックを介して出力ノードの電圧を決定するために、および、第２の評価ブロックを介して相補出力ノードの電圧を決定するために、論理機能をインプリメントする工程であって、前記第１の評価ブロックと前記第２の評価ブロックは、それぞれの相補的な入力に応答し、一対のＤＣ供給レールに結合されている、工程と、
前記出力ノードに結合されたブースト回路の一対の電力供給レールのうちの一つを介して、クロック信号またはクロック信号の相補位相を提供する工程であって、前記一対の電力供給レールの間で到達した最大電圧差は、前記一対のＤＣ供給レールの電圧差を上回るようにされている、工程と、
前記出力ノードの電圧を前記クロック信号または前記クロック信号の相補位相でブーストする工程と、
を包含する、方法。
【請求項２５】
前記クロック信号は、正弦波クロック信号である、請求項２４に記載の方法。
【請求項２６】
前記インプリメントする工程と前記ブーストする工程とは、前記クロック信号の相互に排他的な区間において実行される、請求項２４に記載の方法。
【請求項２７】
前記クロック信号または前記クロック信号の相補位相を介して、前記インプリメントする工程に関連する前記出力ノードにおいてエネルギーをリカバーすることをさらに包含する、請求項２４に記載の方法。
【請求項２８】
前記クロック信号または前記クロック信号の相補位相を介して前記リカバーされたエネルギーを前記ブースト回路の前記一対の電力供給レールのうちの一つに戻すことをさらに包含する、請求項２７に記載の方法。
【請求項２９】
前記クロック信号および前記クロック信号の相補位相は、前記一対の電力供給レールのそれぞれのレールを介して提供され、前記ブーストする工程が前記出力ノードの電圧を前記クロック信号および前記クロック信号の相補位相の両方でブーストする工程を含むようにされている、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（相互参照）
本願は、２００４年６月１５日に出願された米国仮出願第６０／５７９，７１１号の利益を主張するものであり、前記出願は、本明細書にて、参考として、その全体が援用される。
【０００２】
（政府による助成）
本発明は、「Ｎ６６００１−０２−Ｃ−８０５９  ｆｏｒ  Ｐｒｉｍｅ  Ｃｏｎｔｒａｃｔｏｒ  ＤＡＲＰＡ  ａｎｄ  ＡＲＯ  Ｇｒａｎｔ  ＤＡＡＤＡ  １９−０３−１−０１２２」における政府援助により発明されたものである。政府は、本発明に対して一定の権利を有する。
【背景技術】
【０００３】
コンピュータ、携帯電話、およびパーソナルデジタルアシスタント（ＰＤＡ）などの電子機器における、より高速な処理能力に対する要求が高まるとともに、エネルギーの散逸を最小限に抑えることが集積回路の設計にとって主要な関心事になっている。実際、サイズ、スペース、および熱についての制約から、エネルギーの散逸が高速デジタル設計にとって、ますます制限要因となっている。
【０００４】
アクティブエネルギー散逸（すなわち、トランジスタがＯＮ／ＯＦＦするときに散逸するエネルギー）を最小限に抑えるための最近の傾向は、複数閾値設計（例えば、クリティカルパスに低閾値トランジスタを提供する）、クロック信号ゲーティング（例えば、部分的に回路のクロック信号を停止する）、および周波数スケーリング（例えば、クロック信号レートを低下させる）を用いることにより、回路のトランジスタのサイズを変化させることを含む。トランジスタのサイズを変化させることに関連して、集積回路におけるエネルギーの消費を低減する効果的な方法に、トランジスタの供給電圧をスケールダウンすることがある。エネルギーの消費量は供給電圧の二乗に比例するので、供給電圧を効果的にスケールダウンすると、エネルギーの散逸を低減することになる。一方、供給電圧が低下すると、ノイズに対するマージンが低下し、集積回路が誤作動しやすくなる。加えて、電圧スケールされたトランジスタは駆動能力が落ちるので、結果として作動が遅くなる。以下に開示する実施形態は、これら、および他の欠点を背景に開発されたものである。
【発明の開示】
【課題を解決するための手段】
【０００５】
クロック信号の相補位相の間に接続された複数のトランジスタを含むブースト回路が提供される。ブースト回路は、複数のトランジスタのうちの少なくとも二つの間に接続された第一の電気ノードを含む。トランジスタは、クロック信号に応答して、電気ノードにおいて、第一の電圧から第二の電圧を生成するように構成される。
【発明を実施するための最良の形態】
【０００６】
エネルギー散逸を最小限に抑えるためのエネルギーリカバリーブースト論理（ＥＲＢＬ）ゲートが提供される。一般に、ＥＲＢＬゲートはともに、集積回路（または「チップ」）へカスケードされる。典型的なＥＲＢＬゲートは、論理評価回路およびブースト回路を含む。論理回路は、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＩＤＥＮＴＩＴＹ、およびＮＯＴなどの論理機能を実装するように構成された、複数のトランジスタを含む、一つ以上の評価ブロックを含む。評価ブロックは、論理回路のアクティベーションステージを総合的に制御するように構成された一つ以上のトランジスタを用いて、二重レールスケールダウンＤＣ供給電圧に接続される。ブースト回路は、論理回路からエネルギーをリカバーするように、またゲートオーバドライブ電圧（すなわち、論理回路供給電圧より高くなるように、ブースト回路により「ブーストされた」、論理回路のゲートに供給される電圧）を生成することにより、後続する論理回路に「ブースト」を提供するように構成された、複数のトランジスタを含む。ブースト回路のトランジスタは、クロック信号の相補位相に接続される。相補クロック信号は、論理回路に対して制御トランジスタのゲートへの入力も提供する。論理回路およびブースト回路の両方にクロック信号の相補位相を提供することにより、ＥＲＢＬゲートが「論理」ステージ、および「ブースト」ステージに従って作動する。換言すると、論理回路およびブースト回路は、クロック信号の相互に排他的な間隔に従ってステージ単位で作動するように構成される。よって、論理回路がアクティベートされると、ＥＲＢＬゲートは、「論理」評価ステージにある、といわれ、また、ブースト回路がアクティブであると、論理回路はトライステートにあり（すなわち、ＥＲＢＬ回路の残りの部分から分離している）、ＥＲＢＬゲートは、「ブースト」ステージにある、といわれる。
【０００７】
図１は、一つの例示的実施形態における、カスケードされた複数のエネルギーリカバリーブースト論理（ＥＲＢＬ）ゲートＧ１、Ｇ２、およびＧ３のブロック図である。部分図１Ａが示すように、各ＥＲＢＬゲートは、論理回路１０およびブースト回路２０を含む。論理回路１０は、ＮＯＴ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＩＤＥＮＴＩＴＹ、およびＮＯＲなどの任意の論理機能を実行するように構成され得る。ブースト回路２０は、ＥＲＢＬゲートがカスケードされたシーケンスにあるとき、論理回路１０の出力から電荷をリカバーするように、また後続する論理回路にオーバードライブ電圧を提供するように構成される。換言すると、ブースト回路２０が、論理回路１０からの出力電圧を所定の第二の電圧レベルに「ブースト」する。この「ブーストされた」電圧は、後続する論理回路１０のゲートにオーバードライブ電圧（論理回路１０供給電圧より高い）を提供する。また、ブースト回路２０がその後、電圧をブーストされていないレベルに戻すことにより、論理回路１０の出力からエネルギーをリカバーする。
【０００８】
図２は、論理回路１０およびブースト回路２０を有するＥＲＢＬゲートの例示的実施形態の回路図である。論理回路１０は、二つの評価ブロック１２および１４を含む。一つの評価ブロック１２が、論理回路１０で実行されている論理機能の”ｔｒｕｅ”の値を評価し、もう一つの評価ブロック１４が論理回路１０で実行されている論理機能の「相補」値を評価する。図２の評価ブロック１２および１４は、一般の論理機能を表すように意図されており、当業者は、トランジスタの組合せを用いることにより、いずれの論理ゲート（すなわち、ＮＯＴ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＩＤＥＮＴＩＴＹ、ＮＯＲゲート）が実装され得ることを理解する。図２の評価ブロック１２および１４は、トランジスタＭ１およびＭ２を介して同一の低ＤＣ供給電圧Ｖｄｄ’にそれぞれ接続される。下流において、評価ブロック１２および１４は、トランジスタＭ３およびＭ４を介して、ＤＣ電圧Ｖｓｓ’にそれぞれ接続される。トランジスタＭ１およびＭ２は、ｐＭＯＳトランジスタであり、ゲートに印加された低信号に応答して作動し、トランジスタＭ３およびＭ４は、ｎＭＯＳトランジスタであり、ゲートに印加された高信号に応答して作動する。トランジスタＭ１およびＭ２のゲートは、この場合、正弦波クロック信号である、クロック信号または制御信号Φに接続される。当業者は、いずれの周期的台形波クロック信号でも印加され得ることを理解する。トランジスタＭ３およびＭ４のゲートは、正弦波クロック信号Φの相補である、
【０００９】
【数１】
0005107033.tif 000002
に接続される。正弦波クロック信号Φの電圧は、ＶＤＤの公称電圧とグランドとの間を往復する。公称電圧ＶＤＤは、一般に供給電圧Ｖｄｄ’より大きい。
【００１０】
図２に示すように、ＥＲＢＬゲートの例示的ブースト回路２０は、四つのトランジスタＭ５、Ｍ６、Ｍ７、およびＭ８を含む。トランジスタＭ５およびＭ６は、ｐＭＯＳトランジスタであり、トランジスタＭ７およびＭ８は、ｎＭＯＳトランジスタである。Ｍ５およびＭ６のソースは、正弦波クロック信号Φに接続されており、Ｍ７およびＭ８のソースは、
【００１１】
【数２】
0005107033.tif 000003
に接続される。クロック信号Φを提供している供給レールの下流において、トランジスタＭ５およびＭ６のドレインがトランジスタＭ７およびＭ８のドレインにそれぞれ接続される。トランジスタＭ６およびＭ８のゲート、ならびにトランジスタＭ５およびＭ７のドレインは、全て”ｔｒｕｅ”評価ブロック１２の出力ノード”ｏｕｔ”に接続される。同様に、トランジスタＭ５およびＭ７のゲート、ならびにトランジスタＭ５およびＭ８のドレインは、全て「相補」評価ブロック１４の相補出力ノード
【００１２】
【数３】
0005107033.tif 000004
に接続される。
【００１３】
図２のＥＲＢＬゲートは、論理機能を実行するように構成された一つ以上のトランジスタを含む、評価ブロック１２および１４を含む。図３は、評価ブロック１２および１４がＮＯＴ機能を実装するように構成された（すなわち、インバータ）、ＥＲＢＬゲートの例示的実施形態を示す。当業者は、評価ブロック１２および１４が、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＩＤＥＮＴＩＴＹ、およびＮＯＴなどの論理機能を実装するように構成され得ることを理解する。図３のＮＯＴ機能（以降、インバータと呼ぶ）は、トランジスタＭ９およびＭ１０により、評価ブロック１２および１４を介して実装される。設計上、トランジスタＭ９およびＭ１０は両方とも、ｎＭＯＳトランジスタである。特徴として、ｐＭＯＳトランジスタは、ｎＭＯＳトランジスタより大きく、よって、より大きなスイッチングキャパシタンスを有し、また、より多くのアクティブエネルギーを消費する。評価ブロックにおいて、ｐＭＯＳトランジスタの使用を排除することにより、回路のキャパシタンス負荷が低減され、結果としてエネルギー散逸を最小限にし、ＥＲＢＬゲートの作動速度を増加させる。
【００１４】
ＥＲＢＬゲートの機能性を、ＥＲＢＬゲートの応答を説明する図４に照らして、下に詳しく説明する。図４のシミュレーションに使われているＥＲＢＬゲートは、図３に示すように、インバータＥＲＢＬゲートである。トランジスタＭ９の”ｉｎ”ゲートにおける、１００１の入力シーケンスが、図４に示すシミュレーションに使われた。変化する入力シーケンス値による若干の変化を除き、ＥＲＢＬゲートのサイクルは、実質的に同じである。従って、入力シーケンス１００１の最初の二つのサイクルのみを、図３のＥＲＢＬゲートの作動に照らして説明する。”ｉｎ”ゲートにおける、入力シーケンス１００１の物理的描写は、図４のグラフには示していない。正弦波クロック信号Φ、およびその相補
【００１５】
【数４】
0005107033.tif 000005
は、図５に示すように、クロック信号発生器４０を用いて、１ＧＨｚの作動周波数（サイクル時間＝１  ｎｓｅｃ）で、シミュレートされた。全てが直列でΦおよび
【００１６】
【数５】
0005107033.tif 000006
に接続されている抵抗器４４に接続された、インダクタ４２を、クロック信号発生器４０は含む。電位ＶＤＤからグランド（Ｇｎｄ）へ往復するΦの相補位相を提供するために、クロック信号発生器４０は、Ｈブリッジ形態の複数のトランジスタで構成される。このＨブリッジのトランジスタスイッチは、サプライおよびＧｎｄへの周期的な接続を提供し、エネルギーの移動の際に抵抗器４４で消失したエネルギーを補充する、追加のエネルギーをＥＲＢＬゲートへ導く。
【００１７】
図４を説明する。時間ｔ＝０．５  ｎｓｅｃにおいて、図３のＥＲＢＬインバータゲートが、第一の作動サイクルを開始する。このサイクルにおいて、インバータが入力シーケンス１００１の第一の入力の逆論理を演算する（論理１）。時間ｔ＝０．５  ｎｓｅｃとｔ＝１．０  ｎｓｅｃとの間において、ＥＲＢＬインバータゲートの論理回路がアクティブであり、「論理」評価ステージにある。すなわち、”ｏｕｔ”および
【００１８】
【数６】
0005107033.tif 000007
ノードが論理回路１０により駆動されている。時間ｔ＝０．５  ｎｓｅｃにおいて、評価ブロック１２および１４の入力ノード”ｉｎ”および
【００１９】
【数７】
0005107033.tif 000008
は、およそＶＤＤ／２の電圧にある。時間ｔ＝０．７５  ｎｓｅｃまでに、入力ノード”ｉｎ”は電圧ＶＤＤにあり（論理”１”）、入力ノード
【００２０】
【数８】
0005107033.tif 000009
は電圧０にある（論理０）。時間ｔ＝１  ｎｓｅｃまでに、論理回路１０が「論理」評価ステージを完了し、１の逆論理を評価し終え、”ｏｕｔ”および
【００２１】
【数９】
0005107033.tif 000010
の電位をＶＣ広げる（およそＶｄｄ’−Ｖｓｓ’に等しい）。設計上、ＶＣは、トランジスタの「論理」ステージおよび「ブースト」ステージの両方における閾値電圧である、ＶＴＨにおよそ等しくなるように選択される。図３のＥＲＢＬゲートに対しては、全てのトランジスタが、同じ閾値電圧を有するように設計される。代替として、比較的低い閾値電圧を有するトランジスタを賢明に選択することでＥＲＢＬゲート回路の性能が上昇され得る。
【００２２】
時間ｔ＝１  ｎｓｅｃにおいて、ＥＲＢＬゲートは、「ブースト」ステージへ移行する。このステージにおいて、出力ノード”ｏｕｔ”および
【００２３】
【数１０】
0005107033.tif 000011
は、ブースト回路２０により駆動され、論理回路１０はトライステートである。すなわち、論理回路１０のトランジスタＭ１、Ｍ２、Ｍ３、およびＭ４は、ＥＲＢＬゲートの残りの部分から隔絶され、時間ｔ＝１  ｎｓｅｃにおいて、Φおよび
【００２４】
【数１１】
0005107033.tif 000012
の電圧レベルが閾値より低くなる結果、”ｏｆｆ”となる。「ブースト」ステージにおいて、
【００２５】
【数１２】
0005107033.tif 000013
ノードにおける電圧レベルは、正弦波クロック信号Φを追い、”ｏｕｔ”ノードにおける電圧レベルは、相補
【００２６】
【数１３】
0005107033.tif 000014
を追う（
【００２７】
【数１４】
0005107033.tif 000015
は、図４に示していないが、正弦波クロック信号Φに対して、実質的に反位相である）。すなわち、図４に示すように、”ｏｕｔ”と
【００２８】
【数１５】
0005107033.tif 000016
との間の電圧電位は、ＶＤＤまで増幅され、その後、およそＶＣまで低減される。ｔ＝１．２５  ｎｓｅｃのとき、ノード”ｏｕｔ”および
【００２９】
【数１６】
0005107033.tif 000017
は、最高電位である、ＶＤＤにある。時間ｔ＝１．２５  ｎｓｅｃからｔ＝１．５  ｎｓｅｃまで、ノードΦおよび
【００３０】
【数１７】
0005107033.tif 000018
における電圧は、それぞれＶＤＤおよび０からＶＤＤ／２へ向かう。この時点で、出力ノード”ｏｕｔ”および
【００３１】
【数１８】
0005107033.tif 000019
におけるエネルギーがリカバーされ、Φの正弦波クロック信号発生器へ戻される。時間ｔ＝１．５  ｎｓｅｃまでに、ノード”ｏｕｔ”および
【００３２】
【数１９】
0005107033.tif 000020
における電位は、およそＶＣへ戻る。この時点で、
【００３３】
【数２０】
0005107033.tif 000021
における電圧電位が”ｏｕｔ”における電圧より高いことに注目する。
【００３４】
時間ｔ＝１．５  ｎｓｅｃにおいて、インバータが作動の第二サイクルを開始し、シーケンス１００１の第二入力の逆論理を評価する（論理０）。時間ｔ＝１．５  ｎｓｅｃとｔ＝２  ｎｓｅｃとの間で、インバータは、再び「論理」評価ステージにあり、その間では、出力ノード”ｏｕｔ”および
【００３５】
【数２１】
0005107033.tif 000022
は、論理回路１０により駆動される。時間ｔ＝１．５  ｎｓｅｃにおいて、入力ノード”ｉｎ”および
【００３６】
【数２２】
0005107033.tif 000023
は、およそ電圧ＶＤＤ／２にある。時間ｔ＝１．７５  ｎｓｅｃまでに、入力ノード”ｉｎ”は、電圧０にあり（論理０）、入力ノード”ｉｎ”は、電圧ＶＤＤにある（論理１）。時間ｔ＝２  ｎｓｅｃまでに、論理回路１０は、０の逆論理を評価し終え、”ｏｕｔ”および
【００３７】
【数２３】
0005107033.tif 000024
の電位をおよそＶＣ広げる。第一サイクルに比較して、このサイクル出力ノード”ｏｕｔ”は、
【００３８】
【数２４】
0005107033.tif 000025
よりも高い電圧電位にあることに注目する。これは、入力シーケンス１００１の値が、論理１から論理０へ変化したことによる。時間ｔ＝２．５  ｎｓｅｃとｔ＝３．０  ｎｓｅｃとの間の第三サイクルの際、”ｏｕｔ”における電圧は高いままである。これは、サイクル２と３のとの間、入力シーケンス（１００１）の論理値に変化がなかったことによる（論理０から論理０）。
【００３９】
ｔ＝２  ｎｓｅｃとｔ＝２．５  ｎｓｅｃとの間、インバータは、再び「ブースト」ステージにあり、その間において、出力ノード”ｏｕｔ”および
【００４０】
【数２５】
0005107033.tif 000026
は、ブースト回路２０により駆動される。論理回路１０は、再びトライステートであり、ノード”ｏｕｔ”における電圧がクロック信号波形Φを追い、ノード
【００４１】
【数２６】
0005107033.tif 000027
における電圧が
【００４２】
【数２７】
0005107033.tif 000028
を追う。結果、”ｏｕｔ”と
【００４３】
【数２８】
0005107033.tif 000029
との間の電位は、ＶＤＤまで増幅され、その後、ＶＣまで戻される。ゲートは、論理１（論理０ではなく）を演算しており、第一サイクルの「ブースト」ステージに対し、極性が逆になることに注目する。時間ｔ＝２．２５  ｎｓｅｃにおいて、ノード”ｏｕｔ”および
【００４４】
【数２９】
0005107033.tif 000030
は、最大電圧ＶＤＤにある。時間ｔ＝２．５  ｎｓｅｃまでに、これらのノードにおける電位は、およそＶＣに戻る。ｔ＝２．２５  ｎｓｅｃからｔ＝２．５  ｎｓｅｃまで、クロック信号Φおよび
【００４５】
【数３０】
0005107033.tif 000031
の電圧がそれぞれＶＤＤおよび０からＶＤＤ／２に移行する。このとき、出力ノード”ｏｕｔ”および
【００４６】
【数３１】
0005107033.tif 000032
からのエネルギーがリカバーされ、発生源である正弦波クロック信号発生器へ、実質的に同じ電気経路を介して戻される。
【００４７】
上述のとおり、また図１のブロック図に示すとおり、ＥＲＢＬゲートＧ１、Ｇ２、およびＧ３は、一般にカスケードされ、そのカスケードは、一つのＥＲＢＬゲートのブースト回路２０が別のＥＲＢＬゲートの論理回路１０を駆動するようにである。この構成は、ＥＲＢＬゲートＧ１、Ｇ２、およびＧ３をカスケードした図５に示す。正弦波クロック信号Φの相互に排他的な間隔に従って論理回路１０およびブースト回路２０が作動すると同様に、隣接するＥＲＢＬゲートＧ１、Ｇ２、およびＧ３もクロック信号Φの逆の位相に従って、お互いに作動する。例えば、ＥＲＢＬゲートＧ１およびＧ３のトランジスタＭ５およびＭ６のソースは、正弦波クロック信号Φに接続されており、ＥＲＢＬゲートＧ２のトランジスタＭ５およびＭ６のソースは、クロック信号Φの相補である、
【００４８】
【数３２】
0005107033.tif 000033
に接続される。さらに、ＥＲＢＬゲートＧ１およびＧ３における、論理回路トランジスタＭ１、Ｍ２、Ｍ３、およびＭ４のゲートへの入力Φおよび
【００４９】
【数３３】
0005107033.tif 000034
は、ＥＲＢＬゲートＧ２の同じ入力（トランジスタＭ１、Ｍ２、Ｍ３、およびＭ４）に対して逆である。従って、ＥＲＢＬゲートＧ１およびＧ３が「論理」評価ステージにある場合（すなわち、論理回路が”ｏｎ”で、ブースト回路が”ｏｆｆ”）、ＥＲＢＬゲートＧ２は、「ブースト」ステージにあり（すなわち、ブースト回路が”ｏｎ”で、論理回路が”ｏｆｆ”）、また、その逆も真である。さらに、ゲートＧ１が「ブースト」ステージにあるとき、ゲートＧ１のブースト回路は、Ｇ２の論理回路１０を駆動している。これが、ゲートＧ２へブーストされ、ゲートＧ１によって後にリカバーされるエネルギーである（図４において、このリカバリーは、Φおよび
【００５０】
【数３４】
0005107033.tif 000035
が、それぞれのピーク値（ＶＤＤおよびＧｎｄ）になった後に、互いに近づくことの結果として生じる）。
【００５１】
前述の実施形態で示したブースト回路２０は、保存されたエネルギーをリカバーし、下流論理回路１０の電圧ゲートをオーバードライブするように、論理回路１０とともに作動するように構成されているが、当業者は、ブースト回路２０の他の用途における適用性を理解する。概念上、ブースト回路２０は、ブースト回路２０のノードに電荷を与えたり、電荷を取り除いたりするためにΦおよび
【００５２】
【数３５】
0005107033.tif 000036
の相補位相を活用することで、効率的に、相対的に低い電圧レベルを相対的に高い別の電圧レベルに増幅、あるいは「ブースト」するように構成される。Φおよび
【００５３】
【数３６】
0005107033.tif 000037
の相補位相が、例えば、インダクタの使用などで、回路へ電荷を供給する能力を有する、図５に示すような発生器とともに活用される。詳細に上述したように、ブースト回路２０は、さらなる実質的なエネルギー消費を招くことなく、相対的に低い電圧を相対的に高い電圧に増幅することが求められる、いずれの用途にも適用され得る。他の用途の例は（これらに限らず）、バス回路（例えば、相対的に低いバス電圧を相対的に高いバス電圧にする）、電圧アイランド（例えば、互いに接続された論理ゲートのセットを、ある相対的に低い電圧からある相対的に高い電圧へとする）、および差動シグナリング（たとえば、逆の電圧の二つの電気線を使用して理論１または理論０を表現する）を含む。
【００５４】
本発明は、特に上記の好適実施形態に照らして示し、説明したが、当業者は、ここに説明する本発明の実施形態の多様な代替形態が、添付の特許請求の範囲に定義される本発明の精神と領域から逸脱することなく、本発明を実行する際に採用され得ることを理解する。添付の特許請求の範囲が、本発明の領域を定義すること、請求項およびその均等物の領域内の方法およびシステムを包含すること、が意図されている。本発明の説明は、ここに説明する要素の全ての新規かつ非自明の組合せを含むものと理解されるべきであり、さらに、請求項は、これらの要素の、いかなる新規かつ非自明の組合せへの、ここにおける、または後における出願に提示され得る。前述の実施形態は、例示的なものであり、いずれの特徴、または要素も、ここにおける、または後における出願で請求され得る全ての可能な組合せに対して必要不可欠なものではない。請求項が、その均等物の「ある」または「第一の」要素を記載する場合、そのような請求項が、二つ以上の要素を必要とすることなく、あるいは排除することなく、一つ以上の要素の導入を含むものと理解されるべきである。
【図面の簡単な説明】
【００５５】
【図１】図１は、一つの実施形態における、集積回路の複数のカスケードエネルギーリカバリーブースト論理（ＥＲＢＬ）ゲートのブロック図である。図１Ａは、図１の部分図であり、一つの実施形態における、ＥＲＢＬゲートの構造を示す。
【図２】一つの実施形態における、エネルギーリカバリーブースト論理ゲートの回路図である。
【図３】一つの実施形態による、ＥＲＢＬゲートの回路図である。
【図４】図３のＥＲＢＬゲートの応答を示すグラフである。
【図５】例示的なクロック信号発生器を示す。
【図６】一つの実施形態における、集積回路の複数のカスケードエネルギーリカバリーブースト論理（ＥＲＢＬ）ゲートを示す、もうひとつのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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