(57)【特許請求の範囲】
【請求項１】
モノシランガスおよびアンモニアガスを含むソースガスを、前記モノシランガスおよび前記アンモニアガスの熱分解温度以上の温度に加熱された半導体ウエハの主面近傍に供給し、前記モノシランガスおよび前記アンモニアガスを前記半導体ウエハの主面近傍で熱分解することによって、前記モノシランガスおよび前記アンモニアガスを含むガス雰囲気中に置かれた前記半導体ウエハの主面上に窒化シリコン膜を堆積する工程を有する半導体集積回路装置の製造方法であって、
前記モノシランガスに対する前記アンモニアガスの流量比を１５０倍から７５０倍とし、前記ガス雰囲気の圧力を３７ｋＰａから５０ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を２００倍から６５０倍とし、前記ガス雰囲気の圧力を３９ｋＰａから４９ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を３００倍から５５０倍とし、前記ガス雰囲気の圧力を４１ｋＰａから４７ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体基板の主面は１個以上のチップ領域に区画され、それぞれの前記チップ領域は、パターン密度が疎な領域と密な領域とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、コールドウォール型枚葉式熱ＣＶＤ装置を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を２００倍から６５０倍とし、前記ガス雰囲気の圧力を３９ｋＰａから４９ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を３００倍から５５０倍とし、前記ガス雰囲気の圧力を４１ｋＰａから４７ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項５記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００ｍｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項６記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００mm以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項７記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００mm以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
モノシランガスおよびアンモニアガスを含むソースガスを、前記モノシランガスおよび前記アンモニアガスの熱分解温度以上の温度に加熱された半導体ウエハの主面近傍に供給し、前記モノシランガスおよび前記アンモニアガスを、コールドウォール型枚葉式熱ＣＶＤ装置の反応室内において、前記半導体ウエハの主面近傍で熱分解することによって、前記モノシランガスおよびアンモニアガスを含む準常圧減圧領域のガス雰囲気中に置かれた前記半導体ウエハの主面上に窒化シリコン膜を堆積する工程を有する半導体集積回路装置の製造方法であって、
前記モノシランガスに対する前記アンモニアガスの流量比を１００倍以上とすることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００ｍｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を２５０倍以上とすることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を２５０倍以上とすることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
モノシランガスおよびアンモニアガスを含むソースガスを、前記モノシランガスおよび前記アンモニアガスの熱分解温度以上の温度に加熱された半導体ウエハの主面近傍に供給し、前記モノシランガスおよび前記アンモニアガスを、コールドウォール型枚葉式熱ＣＶＤ装置の反応室内において、前記半導体ウエハの主面近傍で熱分解することによって、前記モノシランガスおよびアンモニアガスを含む準常圧減圧領域のガス雰囲気中に置かれた前記半導体ウエハの主面上に窒化シリコン膜を堆積する工程を有する半導体集積回路装置の製造方法であって、
前記モノシランガスに対する前記アンモニアガスの流量比を１５０倍から７５０倍とし、前記ガス雰囲気の圧力を３７ｋＰａから５０ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を２００倍から６５０倍とし、前記ガス雰囲気の圧力を３９ｋＰａから４９ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法において、前記モノシランガスに対する前記アンモニアガスの流量比を３００倍から５５０倍とし、前記ガス雰囲気の圧力を４１ｋＰａから４７ｋＰａとすることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１５記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００ｍｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１６記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００ｍｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１７記載の半導体集積回路装置の製造方法において、前記ウエハの直径は２００ｍｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、熱ＣＶＤ(Chemical Vapor Deposition)法を用いて基板上に窒化シリコン膜を堆積する工程を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年の微細化、高集積化が進んだＬＳＩの製造プロセスでは、酸化シリコン膜と窒化シリコン膜とのエッチング速度差を利用することによって、シリコン基板に素子分離溝(Shallow Groove Isolation；ＳＧＩ)を形成したり、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極に対してコンタクトホールを自己整合的に形成したりすることが行われている。このような素子分離溝（ＳＧＩ）の形成方法については、例えば特開平１１−１６９９９号公報などに記載がある。また、セルフアライン・コンタクト（Self Align Contact；ＳＡＣ）の形成方法については、例えば特開平１１−１７１４７号公報などに記載がある。
【０００３】
上記した素子分離溝の形成工程やセルフアライン・コンタクトの形成工程で使用される窒化シリコン膜は、一般にモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によって成膜されている。ＣＶＤ装置としては、複数枚（例えば１００枚程度）の半導体ウエハを一括して熱処理するホットウォール型のバッチ式熱ＣＶＤ装置が使用される。ホットウォール型の熱ＣＶＤ装置は、半導体ウエハを間接的に加熱する方式（管壁外のヒータによる輻射加熱）を採用したものであり、チャンバ（反応室）の内壁やチャンバ内の雰囲気全体がソースガスの分解温度以上の温度に加熱される構造になっている。また、バッチ式熱ＣＶＤ装置の場合、容積の大きいチャンバ内にソースガスを均一に拡散させる必要があるため、通常は０．１３ｋＰａ（１Ｔｏｒｒ）以下の減圧条件で成膜を行う低圧(Low Pressure)ＣＶＤ法が採用される。
【０００４】
【発明が解決しようとする課題】
本発明者らは、熱ＣＶＤ法を用いた窒化シリコン膜の成膜技術について検討した。以下は、その概要である。
【０００５】
窒化シリコン膜の成膜に広く使用されているホットウォール型のバッチ式熱ＣＶＤ装置は、チャンバ（反応室）内の雰囲気全体を加熱する構造になっているため、チャンバの内壁にも反応生成物が堆積し、これがウエハの汚染を引き起こす原因となる。また、この堆積物を除去するために、チャンバの内壁を頻繁に洗浄する煩雑な作業が必要となる。
【０００６】
また、バッチ式熱ＣＶＤ装置は、前述したように０．１３ｋＰａ（１Ｔｏｒｒ）以下の減圧条件で成膜を行うので、成膜速度が遅くなる。そこで、これを補償するために１００枚程度のウエハを一括して処理しているが、ウエハの大口径化に伴ってチャンバの容積が大きくなると、ソースガスを均一に拡散させるのに多くの時間が必要となり、成膜のスループットが低下する。さらに、多数枚のウエハを一括して処理するバッチ方式では、ウエハの径が大きくなると、ウエハ面内での膜厚均一性の確保が困難になったり、ウエハに転位が発生したりするという問題も生じる。
【０００７】
また最近は、微細化されたＭＩＳＦＥＴのしきい値電圧の低下を防ぐ対策として、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型多結晶シリコン、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコンによって構成し、両者を共に表面チャネル型とする、いわゆるデュアルゲートＣＭＯＳ（またはＣＭＩＳ(Complementary Metal Insulator Semiconductor)ともいう）構造の採用が進められている。
【０００８】
この場合、ゲート電極形成後の工程で高温の熱処理が加わると、ｐ型多結晶シリコンで構成されたゲート電極中のｐ型不純物（ホウ素）がゲート酸化膜を通じて半導体基板（ウエル）内に拡散し、ＭＩＳＦＥＴのしきい値電圧を変動させる虞れがある。そのため、ゲート電極形成後の工程で窒化シリコン膜を堆積する場合は、成膜の温度条件を精密に制御する必要があるが、上記したバッチ式熱ＣＶＤ装置では、精密な温度条件の設定が困難である。
【０００９】
なお、ＭＩＳＦＥＴの特性を変動させない比較的低温で窒化シリコン膜を堆積する方法として、プラズマＣＶＤ法が知られているが、プラズマによるゲート酸化膜の損傷やチャージアップの問題があるため、サイドウォールスペーサ用窒化シリコン膜やセルフアライン・コンタクト用窒化シリコン膜への適用は困難である。
【００１０】
一方、一つのチャンバ内でウエハを一枚ずつ処理する枚葉式熱ＣＶＤ装置は、上記したバッチ式熱ＣＶＤ装置に比べてチャンバの容積を小さくできるため、精密な温度条件の設定が容易であり、大口径のウエハでも面内の膜厚均一性を向上させることができる。また、バッチ式熱ＣＶＤ装置より圧力が高い１．３ｋＰａ（１０Ｔｏｒｒ）〜９３ｋＰａ（７００Ｔｏｒｒ）程度の準常圧減圧条件でもソースガスを均一、かつ速やかに拡散させることができるので、成膜速度を向上させることもできる。さらに、ウエハを一枚ずつ処理することでウエハ処理の流れを連続化できるため、ウエハプロセスのサイクルタイムを短縮したり、仕掛かりロットを低減したりすることもできる。
【００１１】
また、枚葉式熱ＣＶＤ装置は、ウエハを一枚ずつ処理することによるスループットの低下を補償するために、ウエハとその近傍のみを加熱するコールドウォール方式を採用するため、チャンバの内壁に堆積した反応生成物によるウエハ汚染の虞れが少なく、かつチャンバの内壁を洗浄する作業も軽減される。
【００１２】
以上のような検討結果から、本発明者らは、特に直径２０ｃｍ〜３０ｃｍ程度の大口径ウエハ上にサイドウォールスペーサ用あるいはセルフアライン・コンタクト用といった高い膜厚均一性が要求される窒化シリコン膜を成膜する場合には、コールドウォール型の枚葉式熱ＣＶＤ装置を使用することが有効である、という結論を得た。
【００１３】
ところが、本発明者らは、現在開発中のメモリＬＳＩの製造プロセスにコールドウォール型枚葉式熱ＣＶＤ装置を導入することを検討していた過程で、新たな問題を見出した。
【００１４】
一般に、メモリＬＳＩは、一つのチップ内にメモリマットと周辺回路とを含んでいる。このうち、メモリマットは、記憶容量の大規模化を実現するために、メモリセルを構成するＭＩＳＦＥＴ同士が極めて密に配置されるが、周辺回路はメモリマットに比べてＭＩＳＦＥＴ同士が疎に配置される。そのため、ウエハ上にＭＩＳＦＥＴのゲート電極を形成した場合、ウエハ上に区画された複数のチップ領域のそれぞれには、ゲート電極のパターン密度が疎な領域（周辺回路）と密な領域（メモリマット）とが生じる。
【００１５】
しかし、このようなウエハ上に熱ＣＶＤ法で窒化シリコン膜を堆積した場合、複数のチップ領域のそれぞれにおいて、メモリマット上の窒化シリコン膜の膜厚が周辺回路上の窒化シリコン膜のそれに比べて約３０％も薄くなるという現象が見られた。これは、ゲート電極が密な領域（メモリマット）は、疎な領域（周辺回路）に比べてウエハ単位面積あたりの実効的な表面積が大きく、ソースガスの供給量が相対的に不足するために、膜の堆積量が減少するからであると考えられる。
【００１６】
上記のような問題（膜厚の不均一）が生じると、窒化シリコン膜をドライエッチングすることによって、メモリマットのゲート電極の側壁および周辺回路のゲート電極の側壁にサイドウォールスペーサを形成したり、ゲート電極や素子分離領域に対して自己整合でコンタクトホールを形成したりする際、周辺回路に堆積された厚い窒化シリコン膜を完全にエッチングすると、メモリマットに堆積された薄い窒化シリコン膜だけでなく、その下地（ゲート酸化膜や基板）の表面までもが削られてしまうため、メモリセルを構成するＭＩＳＦＥＴの特性が劣化してしまう。
【００１７】
一般に、モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法による窒化シリコン膜の成膜メカニズムは、下記の式（１）で示されるように、
３ＳｉＨ4＋４ＮＨ3 →Ｓｉ3Ｎ4＋１２Ｈ2      （１）
モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とが熱分解して窒化シリコン（Ｓｉ3Ｎ4）を生成する吸熱反応であると考えられている。また、この反応における窒化シリコンの生成速度は、モノシラン（ＳｉＨ4）の供給量に律速されると考えられている。
【００１８】
従って、前述したような疎なパターンと密なパターンとが混在するウエハ上に窒化シリコン膜を堆積する場合には、アンモニアに対するモノシランの流量比（ＳｉＨ4／ＮＨ3）を増やし、実効的な表面積が大きいメモリマットに十分な量のモノシランを供給することにより、メモリマットと周辺回路とにおける窒化シリコン膜の膜厚差を低減できるものと推測される。
【００１９】
ところが、本発明者らがコールドウォール型の枚葉式熱ＣＶＤ装置を使ってウエハ上に窒化シリコン膜を堆積する際に、上記のような推測に基づいてモノシランの流量比を増やして見たところ、予期に反してメモリマットと周辺回路との間の膜厚差は低減されなかった。そこで、本発明者らはその原因を追求し、次のような結論を導き出した。
【００２０】
チャンバ内の雰囲気全体が加熱されるホットウォール型バッチ式ＣＶＤ装置の場合、チャンバ内に導入されたソースガスは、ウエハの表面に到達する以前にモノシランおよびアンモニアの分解温度以上の温度まで加熱されるため、ウエハの表面には熱分解されたガスが供給される。これに対し、ウエハが搭載されるステージ（サセプタ）のみが加熱されるコールドウォール型枚葉式熱ＣＶＤ装置の場合は、ウエハとその近傍のみが高温となるため、ソースガス中のモノシランおよびアンモニアは、チャンバ内に導入されても直ちには熱分解されず、ウエハの表面近傍に到達してはじめて熱分解されることになる。そのため、モノシランに比べて分解温度が約２５０℃も高いアンモニアは相対的に分解速度が遅くなり、その結果としてウエハの表面に供給される窒素原子の量が不足する。すなわち、この場合は、モノシランの供給量を増やしても、メモリマット上における窒化シリコン膜の成膜速度を向上させることはできない。
【００２１】
このように、従来のホットウォール型バッチ式ＣＶＤ装置を使用する場合には、モノシラン（ＳｉＨ4）が供給律速となることに起因して成膜の不均一が発生するという窒化シリコン膜の成膜メカニズムは、コールドウォール型枚葉式熱ＣＶＤ装置を使用して窒化シリコン膜を成膜する場合には適用できないことが本発明者らによって明らかとなった。
【００２２】
本発明の目的は、パターン密度が疎な領域と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法で窒化シリコン膜を堆積する際に、パターン密度が疎な領域と密な領域とにおける窒化シリコン膜の膜厚差を低減することのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体基板の主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体基板の主面上に、パターン密度が疎な領域と密な領域とを有する複数の第１パターンを形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数の第１パターンが形成された前記半導体基板の主面上に第２の窒化シリコン膜を堆積する工程とを有し、前記第１のソースガスと前記第２のソースガスとは、前記シラン系ガスと前記アンモニアガスとの流量比が互いに異なるものである。
【００２６】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体ウエハの主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数の第１パターンを形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数の第１パターンが形成された前記半導体ウエハの主面上に第２の窒化シリコン膜を堆積する工程とを有し、前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいものである。
【００２７】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体ウエハの主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数のゲート電極を形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数のゲート電極が形成された前記半導体ウエハの主面上に第２の窒化シリコン膜を堆積する工程と、（ｄ）前記第２の窒化シリコン膜を異方的にエッチングすることによって、前記複数のゲート電極のそれぞれの側壁に、前記第２の窒化シリコン膜からなるサイドウォールスペーサを形成する工程とを有し、前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいものである。
【００２８】
なお、本願において、半導体集積回路装置というときは、特に単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin Film Transistor)液晶製造用基板などといった他の基板上に作られるものを含むものとする。また、ウエハとは半導体集積回路装置の製造に用いる単結晶シリコン基板（一般にほぼ円盤形）、ＳＯＩ基板、ガラス基板その他の絶縁、半絶縁または半導体基板などやそれらを複合した基板をいう。
【００２９】
チップまたはチップ領域とは、ウエハを前工程が終了したあとに、分割される部分に対応する図１に示す単位集積回路領域である。
【００３０】
準常圧減圧領域(Sub-Atmospheric reduced pressure region)とは、一般に１．３ｋＰａから９３ｋＰａの圧力範囲を指すものとされている。また、準常圧加圧領域とは本願において１０６ｋＰａから１３３ｋＰａの圧力範囲を指し、それらと常圧を包括して、準常圧領域と言う。
【００３１】
コールドウォール型枚葉式熱ＣＶＤ装置は、一般にウエハを外周壁よりも高い温度に加熱する（抵抗加熱、高周波誘導加熱、またはランプ加熱）コールドウォール型熱処理炉であって、プラズマなどを直接使用しないウエハ単位で成膜を行うＣＶＤ装置である。
【００３２】
また、ガス雰囲気はソースガスなどの反応ガス、キャリアガス、稀釈ガスの外、その他の添加ガスを含めることができる。また、それぞれのガス組成に言及する場合、特にそのように明示した場合を除き、それ以外の要素の追加を許容するものとする。
【００３３】
さらに、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことはいうまでもない。
【００３４】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
図１は、本実施形態のＳＲＡＭ(Static Random Access Memory)が形成されたシリコンチップ１Ａのブロック図である。このＳＲＡＭが形成されたシリコンチップ１Ａは、携帯用電子機器などに内蔵されて使用されるものであり、その主面には、複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などからなる周辺回路とが形成されている。
【００３７】
図２は、上記記憶部に形成されたメモリセルのなど価回路図である。ＳＲＡＭのメモリセルは、一対の相補性データ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル型ＭＩＳＦＥＴで構成されている。すなわち、メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて待機時のリーク電流が少ないため、消費電力が低いという特徴を備えている。
【００３８】
メモリセルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成している。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００３９】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続されている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレインの他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬに接続されている。また、フリップフロップ回路の一端（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース、ドレインの一方）は、例えば３．３Ｖの電源電圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）は、例えば０ＶのＧＮＤ電圧に接続されている。
【００４０】
図３は、メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平面図である。なお、図に示す４個の＋印を直線で結んだ矩形の領域は、メモリセル１個分の領域を示している。
【００４１】
メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2）は、基板１の主面の素子分離溝４によって周囲を囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ型ウエルが形成されたアクティブ領域Ｌｐに形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎに形成されている。
【００４２】
転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ワード線ＷＬと一体に構成されたゲート電極９Ａを有している。このゲート電極９Ａは、リン（Ｐ）がドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏ（コバルト）シリサイド層とからなる。
【００４３】
フリップフロップ回路の第１のインバータ（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1は、一体に構成されたゲート電極を有している。このゲート電極のうち、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極として使用される部分（ゲート電極９Ｂ）は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極として使用される部分（ゲート電極９Ｃ）は、ホウ素（Ｂ）がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００４４】
同様に、フリップフロップ回路の第２のインバータ（ＩＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、一体に構成されたゲート電極を有し、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極として使用される部分（ゲート電極９Ｂ）は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極として使用される部分（ゲート電極９Ｃ）は、ホウ素がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００４５】
一方、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相補性ＭＩＳＦＥＴによって構成されている。ｎチャネル型ＭＩＳＦＥＴのゲート電極は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ホウ素がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００４６】
次に、上記ＳＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの製造方法を図４〜図１９を用いて説明する。
【００４７】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板（シリコンウエハ）１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用される。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００４８】
図５は、上記窒化シリコン膜３の堆積に用いるコールドウォール型の枚葉式熱ＣＶＤ装置１００の概略図である。
【００４９】
枚葉式熱ＣＶＤ装置１００のチャンバ１０１の中央部には、シリコンウエハ（基板）１を搭載するステージ１０２が設けられている。ステージ１０２の内部には、シリコンウエハ１を加熱するヒータ（図示せず）が設けられている。ステージ１０２の上方には、モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とからなるソースガスを窒素（Ｎ2）などのキャリアガスと共にシリコンウエハ１の表面に供給するシャワーヘッドが設けられている。また、チャンバ１０１の外部には、チャンバ１０１の内壁をステージ１０２やシリコンウエハ１の温度よりも低い温度に設定する温調機構（図示せず）が設けられている。
【００５０】
一つのチャンバ１０１内でシリコンウエハ１を一枚ずつ処理する枚葉式熱ＣＶＤ装置１００は、バッチ式熱ＣＶＤ装置に比べて精密な温度条件の確保が容易であり、かつウエハ面内での膜厚均一性も良好であるという特徴がある。特に、チャンバ１０１の内壁温度をステージ１０２やシリコンウエハ１の温度よりも下げて成膜を行うコールドウォール型のＣＶＤ装置は、ソースガスの大部分がシリコンウエハ１の表面で反応して膜を形成し、温度が低いチャンバ１０１の内壁には膜が殆ど堆積しないので、スループットの高い成膜が可能となる。
【００５１】
これに対し、チャンバの内部全体を一様な温度に加熱して成膜を行うホットウォール型ＣＶＤ装置の場合は、ウエハの表面だけでなく、チャンバ１０１の内壁表面にも膜が堆積してしまう。そのため、ウエハ表面に堆積する膜が所望の厚さとなるまでに多くの時間を要し、かつチャンバ１０１の内壁表面に堆積した膜を定期的に除去する手間が必要となる。
【００５２】
本実施形態では、シリコンウエハ１の温度を７５０℃、チャンバ１０１の内壁温度を３０℃にそれぞれ設定し、モノシラン流量＝２０ｓｃｃｍ、アンモニア流量＝１４００ｓｃｃｍ、窒素流量＝３６００ｓｃｃｍ、ガス圧＝３６ｋＰａ（２７５Ｔｏｒｒ）の条件で窒化シリコン膜３を堆積する。窒化シリコン膜３は、下地の酸化シリコン膜２の表面が平坦なため、基板（シリコンウエハ）１の全面でほぼ均一な膜厚となる。
【００５３】
次に、図６に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去した後、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝４ａを形成する。
【００５４】
次に、図７に示すように、溝４ａの内部を含む基板１上に酸化シリコン膜５を堆積する。酸化シリコン膜５は、溝４ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝４ａの内部が酸化シリコン膜５によって完全に埋め込まれるようにする。酸化シリコン膜５は、例えば酸素とテトラエトキシシラン((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに使ったプラズマＣＶＤ法で堆積する。
【００５５】
次に、基板１を約１０００℃で熱酸化し、溝４ａに埋め込んだ酸化シリコン膜５の膜質を改善するためのデンシファイ（焼き締め）を行った後、図８に示すように、化学機械研磨（ＣＭＰ）法を用いて溝４ａの上部の酸化シリコン膜５を研磨し、その表面を平坦化することによって素子分離溝４を形成する。この研磨は、アクティブ領域の基板１表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜５の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。その後、アクティブ領域の基板１表面を覆っている窒化シリコン膜３を熱リン酸で除去する。
【００５６】
次に、図９に示すように、基板１の一部にｎ型不純物（例えばリン）をイオン注入し、他の一部にｐ型不純物（ホウ素）をイオン注入した後、基板１を約９５０℃で熱処理して上記不純物を拡散させることにより、基板１の一部にｎ型ウエル６を形成し、他の一部にｐ型ウエル７を形成する。
【００５７】
次に、フッ酸を用いたウェットエッチングで基板１の表面を洗浄した後、図１０に示すように、基板１を約８００〜８５０℃で熱酸化することによって、ｎ型ウエル６およびｐ型ウエル７のそれぞれの表面に清浄なゲート酸化膜８を形成し、続いてゲート酸化膜８の上部にゲート電極９Ａ〜９Ｅを形成する。ゲート電極９Ａ〜９Ｅは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積し、続いて多結晶シリコン膜の一部にｎ型不純物（リン）をイオン注入し、他の一部にｐ型不純物（ホウ素）をイオン注入した後、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることによって形成する。
【００５８】
ゲート電極９Ａは、リンがドープされたｎ型多結晶シリコン膜からなり、メモリセルの一部を構成する転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極およびワード線ＷＬとして使用される。ゲート電極９Ｂは、同じくｎ型多結晶シリコン膜からなり、メモリセルの一部を構成する駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極として使用される。ゲート電極９Ｃは、ホウ素がドープされたｐ型多結晶シリコン膜からなり、メモリセルの一部を構成する負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極として使用される。
【００５９】
ゲート電極９Ｄは、リンがドープされたｎ型多結晶シリコン膜からなり、周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑａ）のゲート電極として使用される。ゲート電極９Ｅは、ホウ素がドープされたｐ型多結晶シリコン膜からなり、周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴ（Ｑｂ）のゲート電極として使用される。
【００６０】
メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2）は極めて密に配置されるため、ゲート電極９Ａ〜９Ｃは互いに近接して配置される。これに対し、周辺回路を構成するＭＩＳＦＥＴは疎に配置されるため、ゲート電極９Ｄ、９Ｅは互いに離間して配置される。そのため、シリコンウエハ（基板）１の主面上にゲート電極９Ａ〜９Ｅを形成すると、ウエハの主面に区画された複数のチップ領域のそれぞれには、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とが生じる。
【００６１】
次に、図１１に示すように、ｐ型ウエル７にリンまたはヒ素（Ａｓ）をイオン注入して低不純物濃度のｎ-型半導体領域１０を形成し、ｎ型ウエル６にホウ素をイオン注入して低不純物濃度のｐ-型半導体領域１１を形成した後、基板１の主面上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１２を堆積する。
【００６２】
上記窒化シリコン膜１２の堆積には、前記図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置１００を使用する。
【００６３】
ここで、窒化シリコン膜１２を堆積するときの各種パラメータを変えたときに、ゲート電極パターンが密な領域（メモリマット）に堆積された窒化シリコン膜１２と疎な領域（周辺回路）に堆積された窒化シリコン膜１２との膜厚差がどのように変わるかを測定した結果を図１２に示す。図に示す８種類の折れ線グラフは、左から順にＡ：アンモニアのアニール時間、Ｂ：チャンバ１０１の内壁の温度、Ｃ：ステージ１０２からシャワーヘッド１０３までの距離、Ｄ：チャンバ１０１内のガス圧力、Ｅ：ウエハ温度、Ｆ：窒素流量、Ｇ：アンモニア流量およびＨ：モノシラン流量である。縦軸は、これら８種類のパラメータのそれぞれを図１３に示す３種類（アンモニアのアニール時間のみ２種類）の数値に設定したときに、上記した窒化シリコン膜１２の膜厚差がどの程度変化するかを示したもので、数値が大きくなる程、膜厚差が小さくなることを示している。
【００６４】
この図から、チャンバ１０１内のガス圧力（Ｄ）、アンモニア流量（Ｇ）、モノシラン流量（Ｈ）が窒化シリコン膜１２の膜厚差の変動に大きく寄与していることが判る。また、チャンバ１０１内のガス圧力（Ｄ）を大きくしたり、アンモニア流量（Ｇ）を増やしたりするほど窒化シリコン膜１２の膜厚差が小さくなり、逆にモノシラン流量（Ｈ）を増やすほど窒化シリコン膜１２の膜厚差が大きくなることが判る。
【００６５】
図１４は、チャンバ１０１内のガス圧力を２６ｋＰａ（２００Ｔｏｒｒ）、４６ｋＰａ（３５０Ｔｏｒｒ）にそれぞれ設定し、アンモニアとモノシランの流量比（％）を変えたときに窒化シリコン膜１２の膜厚差がどのように変わるかを測定した結果を示している。この図から、アンモニアの流量比が大きくなるほど窒化シリコン膜１２の膜厚差が小さくなることが判る。
【００６６】
上記測定結果から、ゲート電極パターンが密な領域（メモリマット）に堆積された窒化シリコン膜１２と疎な領域（周辺回路）に堆積された窒化シリコン膜１２との膜厚差を小さくするためには、モノシランに対するアンモニアの流量比を大きくすること、およびチャンバ１０１内のガス圧力を大きくすることが有効である。
【００６７】
具体的には、ゲート電極パターンが疎な領域（周辺回路）に堆積された窒化シリコン膜１２の膜厚に対する密な領域（メモリマット）に堆積された窒化シリコン膜１２の膜厚の比を８０％以上（膜厚差を２０％以下）とするためには、ガス圧を４６ｋＰａ（３５０Ｔｏｒｒ）としたとき、モノシランに対するアンモニアの流量比を少なくとも４０倍以上とすることが望ましい。また、上記膜厚の比を８５％以上（膜厚差を１５％以下）とするためには、モノシランに対するアンモニアの流量比を少なくとも１００倍以上とし、上記膜厚の比を９０％以上（膜厚差を１０％以下）とするためには、上記流量比を少なくとも２５０倍以上とすることが望ましい。
【００６８】
本実施形態では、シリコンウエハ１の温度を７５０℃（ヒータの設定温度は８００℃、一般にウエハの上面温度はヒータの設定温度より約５０℃だけ低い）、チャンバ１０１の内壁温度を２５℃にそれぞれ設定し、モノシラン流量＝１０ｓｃｃｍ、アンモニア流量＝５０００ｓｃｃｍ、窒素流量＝５０００ｓｃｃｍ、ガス圧＝４６ｋＰａ（３５０Ｔｏｒｒ）の条件で窒化シリコン膜１２を堆積することにより、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とで窒化シリコン膜１２の膜厚をほぼ均一にすることができた。
【００６９】
次に、図１５に示すように、上記窒化シリコン膜１２を異方的にドライエッチングすることによって、ゲート電極９Ａ〜９Ｅのそれぞれの側壁にサイドウォールスペーサ１２Ａを形成する。本実施形態では、メモリマットと周辺回路とで窒化シリコン膜１２の膜厚をほぼ均一にすることができたので、メモリマットのゲート酸化膜８や基板１を削ることなくサイドウォールスペーサ１２Ａを形成することができる。
【００７０】
次に、図１６に示すように、ｐ型ウエル７にリンまたはヒ素（Ａｓ）をイオン注入して高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル６にホウ素をイオン注入して高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１４を形成する。続いて、フッ酸を用いたウェットエッチングでｎ+型半導体領域（ソース、ドレイン）１３およびｐ+型半導体領域（ソース、ドレイン）１４のそれぞれの表面のゲート酸化膜８を除去した後、基板１上にスパッタリング法でＣｏ膜を堆積し、熱処理によるシリサイド反応でゲート電極９Ａ〜９Ｅ、ｎ+型半導体領域（ソース、ドレイン）１３およびｐ+型半導体領域（ソース、ドレイン）１４のそれぞれの表面にＣｏシリサイド層１５を形成した後、未反応のＣｏ膜をウェットエッチングで除去する。ここまでの工程により、メモリマットに駆動用ＭＩＳＦＥＴＱｄ、負荷用ＭＩＳＦＥＴＱｐおよび転送用ＭＩＳＦＥＴＱｔが形成され、周辺回路にｎチャネル型ＭＩＳＦＥＴＱａおよびｐチャネル型ＭＩＳＦＥＴＱｂが形成される。
【００７１】
次に、図１７に示すように、基板１の主面上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１６を堆積する。この窒化シリコン膜１６の堆積には、前記図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置１００を使用する。また、成膜条件は、前記サイドウォールスペーサ１２Ａの形成に用いた窒化シリコン膜１２のそれと同一とする。これにより、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とで窒化シリコン膜１６の膜厚をほぼ均一にすることができる。
【００７２】
次に、図１８に示すように、例えば酸素とテトラエトキシシランとをソースガスに使ったプラズマＣＶＤ法で窒化シリコン膜１６の上部に酸化シリコン膜１７を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１７および窒化シリコン膜１６を順次ドライエッチングすることにより、ｎ+型半導体領域（ソース、ドレイン）１３、ｐ+型半導体領域（ソース、ドレイン）１４およびゲート電極９Ｂの上部にコンタクトホール２０〜２９を形成する。
【００７３】
上記酸化シリコン膜１７のドライエッチングは、窒化シリコン膜１６をエッチングのストッパに用い、酸化シリコン膜１７のエッチング速度が窒化シリコン膜１６のエッチング速度よりも大きくなる条件で行う。また、窒化シリコン膜１６のエッチングは、そのエッチング速度が素子分離溝４に埋め込まれた酸化シリコン膜５のエッチング速度よりも大きくなる条件で行う。これにより、メモリマットのコンタクトホール２０〜２５をゲート電極９Ａ〜９Ｃおよび素子分離溝４に対してそれぞれ自己整合で形成することができる。本実施形態では、メモリマットと周辺回路とで窒化シリコン膜１６の膜厚をほぼ均一にすることができたので、メモリマットの素子分離溝４に埋め込まれた酸化シリコン膜５や基板１を削ることなくコンタクトホール２０〜２９を形成することができる。
【００７４】
次に、図１９に示すように、酸化シリコン膜１７の上部に堆積したメタル膜をパターニングして第１層目の配線３０〜３９を形成する。
【００７５】
（実施の形態２）
図２０から２４および前記図１から１９に基づいて、本発明の第２の実施例の説明を行う。前記実施例においての説明および図面の内容は、代わりの図面がある場合および異なる説明がされる場合の外は、ほぼ同一であり、繰り返し説明しないことにする。
【００７６】
前記実施の形態で説明したように、チップ領域内のパターン密度が疎な領域における窒化シリコン膜の膜厚に対する密な領域とにおける窒化シリコン膜の膜厚比を大きく（すなわち窒化シリコン膜の膜厚差を小さく）するためには、アンモニアとモノシランの流量比（ＮＨ3／ＳｉＨ4）および成膜圧力を制御することが重要である。本実施形態では、この流量比（ＮＨ3／ＳｉＨ4）および成膜圧力についてさらに詳細な検討を行った。
【００７７】
図２０は、上記膜厚比（以下、疎密部膜厚比という）の成膜圧力依存性と、各成膜圧力に対して疎密部膜厚比が最大になるＮＨ3／ＳｉＨ4流量比の成膜圧力依存性とを測定した結果を示している。
【００７８】
図２１は、この測定に使用したコールドウォール型枚葉式熱ＣＶＤ装置１００の概略図である。この装置の基本的な構造は、前記実施の形態の図５に示した装置と同一である。チャンバ１０１の容積は約６リットルであり、ステージ１０２の内部には抵抗加熱型のヒータが内蔵されている。チャンバ１０１の側壁には成膜圧力を測定する圧力計（バラトロン(BARATRON)  タイプ624）１０４と、メカニカルブースタポンプ１０５およびドライポンプ１０６を備えた排気管１０７とが取り付けられている。ウエハ１は、各チップ領域に前記図１０に示すようなゲート電極（９Ａ〜９Ｅ）が形成された直径２０ｃｍのシリコンウエハである。
【００７９】
図示のように、疎密部膜厚比（一点鎖線で示す）およびＮＨ3／ＳｉＨ4流量比（実線で示す）は、成膜圧力に対してある範囲内で最適値を持つことが判明した。すなわち、疎密部膜厚比をある値以上にするためには、成膜圧力およびＮＨ3／ＳｉＨ4流量比を一定の範囲内に制御する必要がある。
【００８０】
次に、窒化シリコン膜の疎密部膜厚比が８５％以上（膜厚差１５％以下）および９５％以上（膜厚差５％以下）になる条件を詳しく測定した結果を図２２に示す。
【００８１】
ウエハは、各チップ領域が前記図１に示すようなブロックに分けられた２０ｃｍウエハを使用した。図２３（ａ）、（ｂ）に示すように、各チップ領域のメモリセルにはゲート電極が形成されており、周辺回路の一部には１００μｍ×１００μｍ程度の外形寸法を有する膜厚検査用パッド４０が形成されている。疎密部膜厚比の評価は、前記図２１に示したコールドウォール型枚葉式熱ＣＶＤ装置を使ってこのウエハ上に膜厚１００ｎｍの窒化シリコン膜を堆積し、膜厚検査用パッド４０上の膜厚とメモリアレイ上の膜厚の比を測定することによって行った。成膜時のウエハ温度は７５０℃（一般的に適切な範囲としては６５０℃から８００℃の範囲があげられるが、その他の条件を若干変更することによって可能な範囲としては６００℃から８５０℃の範囲があげられる）、チャンバ１０１の内壁温度は３０℃にそれぞれ設定した。このときのソースガス（アンモニア＋モノシラン）の供給シーケンスを図２４（ａ）に示し、ソースガスの圧力変化を図２４（ｂ）に示す。
【００８２】
上記の測定結果から、ＮＨ3／ＳｉＨ4流量比を約１５０倍〜約７５０倍、成膜圧力を約３７ｋＰａ（２８０Ｔｏｒｒ）〜約５０ｋＰａ（３８０Ｔｏｒｒ）の範囲に設定することにより、疎密部膜厚比が８５％以上になることが判明した。また、好ましくはＮＨ3／ＳｉＨ4流量比を約２００倍〜約６５０倍、成膜圧力を約３９ｋＰａ（２９５Ｔｏｒｒ）〜約４９ｋＰａ（３６５Ｔｏｒｒ）の範囲内、より好ましくはＮＨ3／ＳｉＨ4流量比を約３００倍〜約５５０倍、成膜圧力を約４１ｋＰａ（３１０Ｔｏｒｒ）〜約４７ｋＰａ（３５０Ｔｏｒｒ）の範囲内に設定することにより、疎密部膜厚比がさらに大きくなることが判明した。すなわち、さらに均一性が増すことが判明した。特に、ＮＨ3／ＳｉＨ4流量比を４５０倍前後、成膜圧力を４４ｋＰａ（３３０Ｔｏｒｒ）前後に設定することにより、疎密部膜厚比を９５％以上にすることができた。
【００８３】
上記した成膜圧力およびＮＨ3／ＳｉＨ4流量比の最適範囲は、直径が２０ｃｍのウエハだけでなく他の寸法のウエハを使用する場合にも適用することができる。ただし、ウエハの寸法が変われば表面積も変わるため、表面積に応じてソースガスの流量を増減させる必要がある。例えば直径が３０ｃｍのウエハは、２０ｃｍのウエハに比べて表面積が２．２５倍となるため、ソースガスの流量も、たとえば２．２５倍に増やす必要があるが、成膜圧力およびＮＨ3／ＳｉＨ4流量比は同じでよい。
【００８４】
また、窒化シリコン膜の成膜に使用するコールドウォール型枚葉式熱ＣＶＤ装置も前記図２１に示したものに限定されず、本発明の主旨を逸脱しない範囲で細部を種々変更したものを使用することができる。例えば前記図２１の装置は、ステージ１０２に内蔵された抵抗加熱型のヒータでウエハを加熱する方式を採用しているが、ランプ加熱方式によってウエハを加熱してもよい。ランプ加熱方式は抵抗加熱方式に比べて昇降温特性に優れているという特長がある。他方、抵抗加熱方式は、ランプ加熱方式に比べて熱源からの汚染発生が少ないという特長がある。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８６】
前記実施の形態では、キャリアガスまたは稀釈ガスとして、窒素ガスを使用したが、代わりにまたはその一部としてアルゴンなどの不活性ガスを用いることもできる。また、ガス雰囲気はソースガスなどの反応ガス、キャリアガス、稀釈ガスの外、その他の添加ガスを含めることができる。
【００８７】
また、ガス雰囲気の圧力については、実施の形態１および２で例示した準常圧減圧領域のみでなく、安全上の問題点は対策が必要であるが、成膜速度などでメリットが期待できる常圧領域や準常圧加圧領域でも可能である。
【００８８】
また、前記実施の形態では、ＳＲＡＭの製造に適用した場合について説明したが、これに限定されるものではなく、各チップ領域内にパターン密度が疎な領域と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法で窒化シリコン膜を堆積する工程を有するすべての半導体集積回路装置に適用することができる。
【００８９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９０】
本発明によれば、パターン密度が疎な領域と密な領域とを有する半導体ウエハの主面上に、均一な膜厚の窒化シリコン膜を堆積することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＳＲＡＭが形成された半導体チップのブロック図である。
【図２】本発明の一実施形態であるＳＲＡＭのメモリセルのなど価回路図である。
【図３】本発明の一実施の形態であるＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造に用いるコールドウォール型枚葉式熱ＣＶＤ装置の概略図である。
【図６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】窒化シリコン膜を堆積するときの各種パラメータと、窒化シリコン膜の膜厚疎密差との関係を示すグラフである。
【図１３】窒化シリコン膜を堆積するときの各種パラメータとその変化量を示す図である。
【図１４】モノシラン／アンモニア流量比と窒化シリコン膜の膜厚疎密差との関係を示すグラフである。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】疎密部膜厚比の成膜圧力依存性、および各成膜圧力に対して疎密部膜厚比が最大になるＮＨ3／ＳｉＨ4流量比の成膜圧力依存性を示すグラフである。
【図２１】図２０の疎密部膜厚比およびＮＨ3／ＳｉＨ4流量比の成膜圧力依存性を測定するのに用いたコールドウォール型枚葉式熱ＣＶＤ装置の概略図である。
【図２２】窒化シリコン膜の疎密部膜厚比を８５％以上および９５％以上にするためのＮＨ3／ＳｉＨ4流量比および成膜圧力の二次元分布を示すグラフである。
【図２３】（ａ）は、図２２の測定に用いたウエハの要部拡大図、（ｂ）は、同じく断面図である。
【図２４】（ａ）は、図２２の測定に用いたソースガス（アンモニア＋モノシラン）の供給シーケンスを示す図、（ｂ）は、同じくソースガスの圧力変化を示す図である。
【符号の説明】
１  シリコンウエハ（基板）
１Ａ  シリコンチップ
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離溝
４ａ  溝
５  酸化シリコン膜
６  ｎ型ウエル
７  ｐ型ウエル
８  ゲート酸化膜
９Ａ〜９Ｅ  ゲート電極
１０  ｎ-型半導体領域
１１  ｐ-型半導体領域
１２  窒化シリコン膜
１２Ａ  サイドウォールスペーサ
１３  ｎ+型半導体領域（ソース、ドレイン）
１４  ｐ+型半導体領域（ソース、ドレイン）
１５  Ｃｏシリサイド層
１６  窒化シリコン膜
１７  酸化シリコン膜
２０〜２９  コンタクトホール
３０〜３９  配線
４０  膜厚検査用パッド
１００  枚葉式熱ＣＶＤ装置
１０１  チャンバ
１０２  ステージ
１０３  シャワーヘッド
１０４  圧力計
１０５  メカニカルブースタポンプ
１０６  ドライポンプ
１０７  排気管
ＤＬ、／ＤＬ  相補性データ線
ＩＮＶ1、ＩＮＶ2  インバータ
Ｌｎ、Ｌｐ  アクティブ領域
Ｑ1〜Ｑ6  ＭＩＳＦＥＴ
Ｑｄ1、Ｑｄ2  駆動用ＭＩＳＦＥＴ
Ｑｐ1、Ｑｐ2  負荷用ＭＩＳＦＥＴ
Ｑｔ1、Ｑｔ2  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
0004849711.tif 000002
【図２】
0004849711.tif 000003
【図３】
0004849711.tif 000004
【図４】
0004849711.tif 000005
【図５】
0004849711.tif 000006
【図６】
0004849711.tif 000007
【図７】
0004849711.tif 000008
【図８】
0004849711.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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