(57)【特許請求の範囲】
【請求項１】
メモリと、外部装置から前記メモリへのアクセスを制御するメモリコントローラとを備え、
前記メモリコントローラは、制御部と記憶部とを有し、
前記メモリは、
コンテンツデータが記憶された第１領域と、
前記コンテンツデータに関連するデータが記憶された第２領域と
を有し、
前記制御部は、前記外部装置によって任意に決定された、前記第２領域への所定アクセス順序を、前記外部装置から受信して前記記憶部に設定し、
前記制御部は、前記外部装置から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第１領域へのアクセスを許可し、
前記制御部は、前記外部装置から前記第２領域へのアクセスが完了した後、前記外部装置が次に前記第２領域へアクセスする際に、前記外部装置によって決定された新たな所定アクセス順序を前記外部装置から受信して前記記憶部に設定する、半導体記憶装置。
【請求項２】
前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更する、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、前記外部装置から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記外部装置から前記第１領域へのアクセスを禁止する、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、
前記所定アクセス順序は、各セット毎に個別に設定可能である、請求項１〜３のいずれか一つに記載の半導体記憶装置。
【請求項５】
前記複数セットには、第１セットと第２セットとが含まれ、
前記制御部は、前記外部装置から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可する、請求項４に記載の半導体記憶装置。
【請求項６】
前記制御部は、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可した場合、前記外部装置から前記第１セットの前記第２領域へのアクセスを禁止する、請求項５に記載の半導体記憶装置。
【請求項７】
ホスト機器と、
前記ホスト機器に外部接続可能な半導体記憶装置と
を備え、
前記半導体記憶装置は、
メモリと、前記ホスト機器から前記メモリへのアクセスを制御するメモリコントローラとを含み、
前記メモリコントローラは、制御部と記憶部とを有し、
前記メモリは、
コンテンツデータが記憶された第１領域と、
前記コンテンツデータに関連するデータが記憶された第２領域と
を有し、
前記制御部は、前記ホスト機器によって任意に決定された、前記第２領域への所定アクセス順序を、前記ホスト機器から受信して前記記憶部に設定し、
前記制御部は、前記ホスト機器から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第１領域へのアクセスを許可し、
前記制御部は、前記ホスト機器から前記第２領域へのアクセスが完了した後、前記ホスト機器が次に前記第２領域へアクセスする際に、前記ホスト機器によって決定された新たな所定アクセス順序を前記ホスト機器から受信して前記記憶部に設定する、コンピュータシステム。
【請求項８】
前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更する、請求項７に記載のコンピュータシステム。
【請求項９】
前記制御部は、前記ホスト機器から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記ホスト機器から前記第１領域へのアクセスを禁止する、請求項７又は８に記載のコンピュータシステム。
【請求項１０】
前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、
前記所定アクセス順序は、各セット毎に個別に設定可能である、請求項７〜９のいずれか一つに記載のコンピュータシステム。
【請求項１１】
前記複数セットには、第１セットと第２セットとが含まれ、
前記制御部は、前記ホスト機器から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可する、請求項１０に記載のコンピュータシステム。
【請求項１２】
前記制御部は、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可した場合、前記ホスト機器から前記第１セットの前記第２領域へのアクセスを禁止する、請求項１１に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びコンピュータシステムに関する。
【背景技術】
【０００２】
背景技術に係るマイクロコンピュータが、下記特許文献１に開示されている。当該マイクロコンピュータにおいては、メモリセルアレイ内の特定の領域が禁止パラメータ領域として設定されており、禁止パラメータ領域に禁止パラメータが書き込まれた後は、メモリに対するデータの書き込み、読み出し、及び消去のいずれの処理も不可能となる。
【０００３】
【特許文献１】特開２００１−１６６９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された背景技術によると、メモリに不正にアクセスしようとする第三者によって、禁止パラメータ領域の位置が特定されやすい。禁止パラメータ領域の位置が特定された場合には、そこに書き込まれている禁止パラメータが何らかの方法によって削除されることにより、メモリに記憶されているデータが不正に読み出されてしまう。このように、上記特許文献１に開示された背景技術には、セキュリティ強度が十分ではないという問題がある。
【０００５】
また、メモリセルアレイの一部が禁止パラメータ領域として使用されるため、その領域には、禁止パラメータ以外の通常のデータを書き込むことができない。従って、禁止パラメータ領域として設定されている領域は無駄な領域となるため、上記特許文献１に開示された背景技術には、メモリ容量が削減されてしまうという問題もある。
【０００６】
本発明はかかる問題を解決するために成されたものであり、メモリ容量の削減を伴うことなく、セキュリティ強度を高めることが可能な、半導体記憶装置及びそれを用いたコンピュータシステムを得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る半導体記憶装置は、メモリと、外部装置から前記メモリへのアクセスを制御するメモリコントローラとを備え、前記メモリコントローラは、制御部と記憶部とを有し、前記メモリは、コンテンツデータが記憶された第１領域と、前記コンテンツデータに関連するデータが記憶された第２領域とを有し、前記制御部は、前記外部装置によって任意に決定された、前記第２領域への所定アクセス順序を、前記外部装置から受信して前記記憶部に設定し、前記制御部は、前記外部装置から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第１領域へのアクセスを許可し、前記制御部は、前記外部装置から前記第２領域へのアクセスが完了した後、前記外部装置が次に前記第２領域へアクセスする際に、前記外部装置によって決定された新たな所定アクセス順序を前記外部装置から受信して前記記憶部に設定することを特徴とするものである。
【０００８】
第１の態様に係る半導体記憶装置によれば、第２領域へのアクセスにおけるアクセス順序が、記憶部に記憶されている所定アクセス順序に一致していることを条件として、第１領域へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ内における第２領域の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りに第２領域にアクセスしなければ、第１の領域に記憶されているコンテンツデータを読み出すことができない。従って、セキュリティ強度を高めることができる。
【０００９】
また、第２領域には、コンテンツデータとは無関係なデータではなく、コンテンツデータに関連するデータ（コンテンツデータの先頭データ又はヘッダデータ等）が記憶されている。従って、コンテンツデータをメモリに格納するにあたり、第２領域は無駄な領域とはならないため、メモリ容量が削減されることを回避できる。
【００１１】
また、第１の態様に係る半導体記憶装置によれば、固定のアクセス順序が所定アクセス順序として記憶部に記憶されているのではなく、制御部によって、任意のアクセス順序が所定アクセス順序として記憶部に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【００１３】
また、第１の態様に係る半導体記憶装置によれば、第２領域へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回に第２領域にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、第１領域へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。
【００１４】
本発明の第２の態様に係る半導体記憶装置は、第１の態様に係る半導体記憶装置において特に、前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的又は不定期的に変更することを特徴とするものである。
【００１５】
第２の態様に係る半導体記憶装置によれば、制御部は、外部装置から第１領域又は第２領域へのアクセス状況に拘わらず、記憶部に記憶されている所定アクセス順序を定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【００１６】
本発明の第３の態様に係る半導体記憶装置は、第１又は第２の態様に係る半導体記憶装置において特に、前記制御部は、前記外部装置から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記外部装置から前記第１領域へのアクセスを禁止することを特徴とするものである。
【００１７】
第３の態様に係る半導体記憶装置によれば、第１領域へのアクセスが許可されると、その許可状態が継続されるのではなく、所定のタイミングで、第１領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１領域へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、第１領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【００１８】
本発明の第４の態様に係る半導体記憶装置は、第１〜第３のいずれか一つの態様に係る半導体記憶装置において特に、前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、前記所定アクセス順序は、各セット毎に個別に設定可能であることを特徴とする。
【００１９】
第４の態様に係る半導体記憶装置によれば、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットの第１領域及び第２領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。
【００２０】
本発明の第５の態様に係る半導体記憶装置は、第４の態様に係る半導体記憶装置において特に、前記複数セットには、第１セットと第２セットとが含まれ、前記制御部は、前記外部装置から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可することを特徴とするものである。
【００２１】
第５の態様に係る半導体記憶装置によれば、第２セットの第２領域へのアクセスが常に許可されているわけではなく、第１セットの第２領域へのアクセス順序が所定アクセス順序に一致しなければ、第２セットの第２領域へのアクセスは許可されない。従って、不正アクセスを企てる第三者が第２セットの第１領域に記憶されているコンテンツデータを読み出すためには、第２セットに関する所定アクセス順序のみならず、第１セットに関する所定アクセス順序をも割り出す必要があるため、セキュリティ強度をさらに高めることができる。
【００２２】
本発明の第６の態様に係る半導体記憶装置は、第５の態様に係る半導体記憶装置において特に、前記制御部は、前記外部装置から前記第２セットの前記第２領域へのアクセスを許可した場合、前記外部装置から前記第１セットの前記第２領域へのアクセスを禁止することを特徴とするものである。
【００２３】
第６の態様に係る半導体記憶装置によれば、第１セットの第２領域へのアクセスが許可されると、その許可状態が継続されるのではなく、第２セットの第２領域へのアクセスが許可された時点で、第１セットの第２領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１セットの第２領域へのアクセスに一旦成功したとしても、第２セットの第２領域へのアクセスが許可された以降は、第１セットの第２領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【００２４】
本発明の第７の態様に係るコンピュータシステムは、ホスト機器と、前記ホスト機器に外部接続可能な半導体記憶装置とを備え、前記半導体記憶装置は、メモリと、前記ホスト機器から前記メモリへのアクセスを制御するメモリコントローラとを含み、前記メモリコントローラは、制御部と記憶部とを有し、前記メモリは、コンテンツデータが記憶された第１領域と、前記コンテンツデータに関連するデータが記憶された第２領域とを有し、前記制御部は、前記ホスト機器によって任意に決定された、前記第２領域への所定アクセス順序を、前記ホスト機器から受信して前記記憶部に設定し、前記制御部は、前記ホスト機器から前記第２領域へのアクセスにおけるアクセス順序が、前記記憶部に設定されている前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第１領域へのアクセスを許可し、前記制御部は、前記ホスト機器から前記第２領域へのアクセスが完了した後、前記ホスト機器が次に前記第２領域へアクセスする際に、前記ホスト機器によって決定された新たな所定アクセス順序を前記ホスト機器から受信して前記記憶部に設定することを特徴とするものである。
【００２５】
第７の態様に係るコンピュータシステムによれば、第２領域へのアクセスにおけるアクセス順序が、記憶部に記憶されている所定アクセス順序に一致していることを条件として、第１領域へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ内における第２領域の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りに第２領域にアクセスしなければ、第１の領域に記憶されているコンテンツデータを読み出すことができない。従って、セキュリティ強度を高めることができる。
【００２６】
また、第２領域には、コンテンツデータとは無関係なデータではなく、コンテンツデータに関連するデータ（コンテンツデータの先頭データ又はヘッダデータ等）が記憶されている。従って、コンテンツデータをメモリに格納するにあたり、第２領域は無駄な領域とはならないため、メモリ容量が削減されることを回避できる。
【００２８】
また、第７の態様に係るコンピュータシステムによれば、固定のアクセス順序が所定アクセス順序として記憶部に記憶されているのではなく、制御部によって、任意のアクセス順序が所定アクセス順序として記憶部に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【００３０】
また、第７の態様に係るコンピュータシステムによれば、第２領域へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回に第２領域にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、第１領域へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。
【００３１】
本発明の第８の態様に係るコンピュータシステムは、第７の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記記憶部に記憶されている前記所定アクセス順序を定期的に変更することを特徴とするものである。
【００３２】
第８の態様に係るコンピュータシステムによれば、制御部は、ホスト機器から第１領域又は第２領域へのアクセス状況に拘わらず、記憶部に記憶されている所定アクセス順序を定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【００３３】
本発明の第９の態様に係るコンピュータシステムは、第７又は第８の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記ホスト機器から前記第１領域へのアクセスを許可した後、所定のタイミングで、前記ホスト機器から前記第１領域へのアクセスを禁止することを特徴とするものである。
【００３４】
第９の態様に係るコンピュータシステムによれば、第１領域へのアクセスが許可されると、その許可状態が継続されるのではなく、所定のタイミングで、第１領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１領域へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、第１領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【００３５】
本発明の第１０の態様に係るコンピュータシステムは、第７〜第９のいずれか一つの態様に係るコンピュータシステムにおいて特に、前記メモリは、前記第１領域と前記第２領域とのセットを、複数セット有しており、前記所定アクセス順序は、各セット毎に個別に設定可能であることを特徴とするものである。
【００３６】
第１０の態様に係るコンピュータシステムによれば、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットの第１領域及び第２領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。
【００３７】
本発明の第１１の態様に係るコンピュータシステムは、第１０の態様に係るコンピュータシステムにおいて特に、前記複数セットには、第１セットと第２セットとが含まれ、前記制御部は、前記ホスト機器から前記第１セットの前記第２領域へのアクセスにおけるアクセス順序が、前記第１セットに関する前記所定アクセス順序に一致していることを条件として、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可することを特徴とするものである。
【００３８】
第１１の態様に係るコンピュータシステムによれば、第２セットの第２領域へのアクセスが常に許可されているわけではなく、第１セットの第２領域へのアクセス順序が所定アクセス順序に一致しなければ、第２セットの第２領域へのアクセスは許可されない。従って、不正アクセスを企てる第三者が第２セットの第１領域に記憶されているコンテンツデータを読み出すためには、第２セットに関する所定アクセス順序のみならず、第１セットに関する所定アクセス順序をも割り出す必要があるため、セキュリティ強度をさらに高めることができる。
【００３９】
本発明の第１２の態様に係るコンピュータシステムは、第１１の態様に係るコンピュータシステムにおいて特に、前記制御部は、前記ホスト機器から前記第２セットの前記第２領域へのアクセスを許可した場合、前記ホスト機器から前記第１セットの前記第２領域へのアクセスを禁止することを特徴とするものである。
【００４０】
第１２の態様に係るコンピュータシステムによれば、第１セットの第２領域へのアクセスが許可されると、その許可状態が継続されるのではなく、第２セットの第２領域へのアクセスが許可された時点で、第１セットの第２領域へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、第１セットの第２領域へのアクセスに一旦成功したとしても、第２セットの第２領域へのアクセスが許可された以降は、第１セットの第２領域へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【発明の効果】
【００４１】
本発明によれば、メモリ容量の削減を伴うことなく、セキュリティ強度を高めることが可能となる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００４３】
図１は、本発明の実施の形態に係るコンピュータシステム１の全体構成を示すブロック図である。コンピュータシステム１は、ホスト機器２と、ホスト機器２に外部接続可能な半導体記憶装置３とを備えて構成されている。半導体記憶装置３は、メモリ５（メモリセルアレイ）と、ホスト機器２からメモリ５へのアクセスを制御するメモリコントローラ４とを備えて構成されている。
【００４４】
図２は、ホスト機器２の構成の一部を抜き出して示すブロック図である。ホスト機器２は、バス１４を介して相互に接続された、ＣＰＵ１０、アクセスコントローラ１１、及びＲＴＣ（Real Time Clock）１２を備えて構成されている。アクセスコントローラ１１は、ＣＰＵ１０及びＲＴＣ１２と、メモリコントローラ４との間における、信号又はデータ等の送受信を制御する。
【００４５】
図３は、メモリコントローラ４の構成を示すブロック図である。メモリコントローラ４は、制御部２０、記憶部２１、ホストインタフェース２２、及びメモリインタフェース２３を備えて構成されている。制御部２０は、設定処理部２４及び判定処理部２５を有している。記憶部２１は、レジスタ２６，２７を有している。ホストインタフェース２２は、制御部２０とアクセスコントローラ１１との間における、信号又はデータ等の送受信を制御する。メモリインタフェース２３は、制御部２０とメモリ５との間における、信号又はデータ等の送受信を制御する。
【００４６】
図４は、メモリ５の記憶領域の一部を抜き出して示す図である。メモリ５の記憶領域は、番地がＸ８以上Ｘ９未満の領域に対応するコンテンツ領域Ｒ１と、番地がＸ９以上Ｘ１０未満の領域に対応するコンテンツ領域Ｒ２と、番地がＸ１以上Ｘ４未満の領域に対応するアクセスシナリオ領域Ｒ３と、番地がＸ４以上Ｘ８未満の領域に対応するアクセスシナリオ領域Ｒ４と、その他の領域Ｒ５，Ｒ６とを有している。コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４は、通常は外部からのアクセスが禁止されている領域であり、メモリコントローラ４によって許可されない限り、外部からコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４にアクセスできない。一方、領域Ｒ５，Ｒ６に関しては、外部からのアクセスはフリーである。
【００４７】
コンテンツ領域Ｒ１には、コンテンツデータＤ１が記憶されている。コンテンツ領域Ｒ２には、コンテンツデータＤ２が記憶されている。コンテンツデータＤ１，Ｄ２は、画像、音声、又はプログラム等の任意のコンテンツに関するデータである。
【００４８】
アクセスシナリオ領域Ｒ３は、複数個（図４に示した例では３個）の領域Ｒ３１，Ｒ３２，Ｒ３３を含んでいる。領域Ｒ３１，Ｒ３２，Ｒ３３には、それぞれデータＤ１Ａ１，Ｄ１Ａ２，Ｄ１Ａ３が記憶されている。データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１に関連するデータである。第１の例として、コンテンツの先頭部分のデータがデータＤ１Ａ１〜Ｄ１Ａ３であり、先頭以外の部分のデータがコンテンツデータＤ１である。第２の例として、コンテンツデータのヘッダ部分のデータがデータＤ１Ａ１〜Ｄ１Ａ３であり、ペイロード部分のデータがコンテンツデータＤ１である。第３の例として、コンテンツデータＤ１は圧縮されたデータであり、データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１を伸張するためのハフマンテーブルに関するデータである。上記第１〜第３の例に限らず、データＤ１Ａ１〜Ｄ１Ａ３は、コンテンツデータＤ１に関連するデータであれば、どのようなものであっても良い。メモリ５からコンテンツデータＤ１を読み出すためには、それに先立ってデータＤ１Ａ１〜Ｄ１Ａ３をメモリ５から読み出す必要がある。
【００４９】
同様に、アクセスシナリオ領域Ｒ４は、複数個（図４に示した例では４個）の領域Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４を含んでいる。領域Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４には、それぞれデータＤ２Ａ１，Ｄ２Ａ２，Ｄ２Ａ３，Ｄ２Ａ４が記憶されている。データＤ２Ａ１〜Ｄ２Ａ４は、上述したデータＤ１Ａ１〜Ｄ１Ａ３の例と同様に、コンテンツデータＤ２に関連するデータである。メモリ５からコンテンツデータＤ２を読み出すためには、それに先立ってデータＤ２Ａ１〜Ｄ２Ａ４をメモリ５から読み出す必要がある。
【００５０】
図５は、本実施の形態に係るコンピュータシステム１における処理の流れを示すフローチャートである。図６，８，９，１１，１４は、図３に示したレジスタ２６，２７へのパラメータの設定内容を示す図である。各図の（Ａ）は、レジスタ２６へのパラメータの設定内容を示しており、各図の（Ｂ）は、レジスタ２７へのパラメータの設定内容を示している。図７，１０，１２，１３は、図４に示したコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４に対するアクセスの許可又は禁止の状態を示す図である。以下、図５〜１４を参照して、本実施の形態に係るコンピュータシステム１の動作について説明する。
【００５１】
まず、図５のステップＳ１において、ホスト機器２の電源が投入される。
【００５２】
次に、図５のステップＳ２において、初期化されたパラメータがレジスタ２６，２７に設定される。図６の（Ａ）を参照して、レジスタ２６には、各状態Ｔ０〜Ｔ２毎に、所定アクセス順序を設定可能である。所定アクセス順序は、外部からアクセスシナリオ領域Ｒ３，Ｒ４へアクセスする際に、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４に対してどのような順序でアクセスすべきかを示すパラメータである。この時点では、全ての状態Ｔ０〜Ｔ２に関して、所定アクセス順序は何も設定されていない。なお、状態Ｔ０は初期状態を意味している。また、状態Ｔ０以外に設定すべき状態の個数は、アクセスシナリオ領域の個数に基づいて決定される。この例では２個のアクセスシナリオ領域Ｒ３，Ｒ４が存在するため、状態Ｔ０以外に設定すべき状態の個数は、２個（状態Ｔ１，Ｔ２）である。この時点では、ポインタＰによって状態Ｔ０が選択されている。
【００５３】
また、図６の（Ｂ）を参照して、レジスタ２７には、各状態Ｔ０〜Ｔ２毎に、アクセス禁止領域を設定可能である。アクセス禁止領域は、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４のうち、外部からのアクセスを禁止する領域を示すパラメータである。この時点では、全ての状態Ｔ０〜Ｔ２に関して、全ての領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４がアクセス禁止領域として設定されている。なお、レジスタ２６と同様に、状態Ｔ０は初期状態を意味しており、状態Ｔ０以外に設定すべき状態の個数は、アクセスシナリオ領域の個数に基づいて決定される。この時点では、ポインタＰによって状態Ｔ０が選択されている。
【００５４】
上述の通り、通常は、外部からコンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４へのアクセスは禁止されている。図７を参照して、外部からのアクセスが禁止されている領域に砂地のハッチングを付して示すように、この時点では、コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４は、いずれも外部からのアクセスが禁止されている。
【００５５】
次に、図５のステップＳ３において、レジスタ２６，２７へのパラメータの設定が行われる。具体的には、ホスト機器２が、各アクセスシナリオ領域Ｒ３，Ｒ４毎に所定アクセス順序及びアクセス禁止領域を決定し、設定コマンドとしてメモリコントローラ４に送信する。メモリコントローラ４の設定処理部２４（図３参照）は、受信した設定コマンドに基づいて、レジスタ２６に所定アクセス順序を設定するとともに、レジスタ２７にアクセス禁止領域を設定する。
【００５６】
図８の（Ａ）を参照して、この例では、設定処理部２４は、「Ｒ３１→Ｒ３３→Ｒ３２」なる所定アクセス順序を、状態Ｔ１に対応させてレジスタ２６に設定する。また、設定処理部２４は、「Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３」なる所定アクセス順序を、状態Ｔ２に対応させてレジスタ２６に設定する。
【００５７】
図８の（Ｂ）を参照して、この例では、設定処理部２４は、「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」なるアクセス禁止領域を、状態Ｔ１に対応させてレジスタ２７に設定する。また、設定処理部２４は、「Ｒ３１，Ｒ３２，Ｒ３３」なるアクセス禁止領域を、状態Ｔ２に対応させてレジスタ２７に設定する。
【００５８】
レジスタ２６，２７へのパラメータの設定が完了すると、図９に示すように、ポインタＰが指し示す位置が、状態Ｔ０から状態Ｔ１に更新される。つまり、ポインタＰによって状態Ｔ１が選択される。図９の（Ｂ）を参照して、状態Ｔ１に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３は含まれていない。つまり、ポインタＰの位置が状態Ｔ０から状態Ｔ１に更新されたことにより、図１０に示すように、外部からアクセスシナリオ領域Ｒ３（領域Ｒ３１〜Ｒ３３）へのアクセスが許可されたことになる。メモリコントローラ４は、この状態で、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスを待つ。
【００５９】
ここで、ホスト機器２による所定アクセス順序の決定方法について説明する。この例ではアクセスシナリオ領域Ｒ３は３個の領域Ｒ３１〜Ｒ３３を含むため、アクセスシナリオ領域Ｒ３に関する所定アクセス順序の候補としては、「Ｒ３１→Ｒ３２→Ｒ３３」、「Ｒ３１→Ｒ３３→Ｒ３２」、又は「Ｒ３３→Ｒ３２→Ｒ３１」等、合計６個のアクセス順序がある。ホスト機器２は、全ての候補の中から任意の一つを選択することにより、アクセスシナリオ領域Ｒ３に関する所定アクセス順序を決定する。但し、先頭の領域Ｒ３１からのシーケンシャルアクセスとなる「Ｒ３１→Ｒ３２→Ｒ３３」の順序は、所定アクセス順序の候補から除外するのが望ましい。
【００６０】
アクセスシナリオ領域Ｒ４に関しても同様に、ホスト機器２は、合計２４個の候補の中から任意の一つを選択することにより、アクセスシナリオ領域Ｒ４に関する所定アクセス順序を決定する。但し、上記と同様に、先頭の領域Ｒ４１からのシーケンシャルアクセスとなる「Ｒ４１→Ｒ４２→Ｒ４３→Ｒ４４」の順序は、所定アクセス順序の候補から除外するのが望ましい。
【００６１】
次に、ホスト機器２によるアクセス禁止領域の決定方法について説明する。ホスト機器２は、全ての領域Ｒ３１，Ｒ３２，Ｒ３３，Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４のうち、所定アクセス順序の中に含まれていない領域を、アクセス禁止領域として決定する。例えば、所定アクセス順序が「Ｒ３１→Ｒ３３→Ｒ３２」である場合には、アクセス禁止領域を「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」に決定し、所定アクセス順序が「Ｒ４３→Ｒ４２→Ｒ４１→Ｒ４４」である場合には、アクセス禁止領域を「Ｒ３１，Ｒ３２，Ｒ３３」に決定する。
【００６２】
なお、ホスト機器２が所定アクセス順序及びアクセス禁止領域を決定するためには、アクセスシナリオ領域の個数、及び各アクセスシナリオ領域に含まれる領域の位置及び個数に関する情報を、ホスト機器２が保有している必要がある。
【００６３】
これを実現するための第１の例として、メモリ５の領域Ｒ５あるいは領域Ｒ６（図４参照）内、又は、メモリコントローラ４の記憶部２１（図３参照）内に、これらの情報を予め記憶しておき、メモリコントローラ４がホスト機器２にこれらの情報を送信する。コンテンツ領域の位置及び個数についても、同様の手法によりメモリコントローラ４がホスト機器２に情報を送信することができる。
【００６４】
第２の例として、メモリ５内にコンテンツデータを書き込む際に、ホスト機器２がメモリコントローラ４に対して、データＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４及びコンテンツデータＤ１，Ｄ２の格納場所を指定する。そして、指定した格納場所を、ホスト機器２が保有しておく。
【００６５】
第３の例として、データＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４の格納場所をメモリ５内の固定位置とし、その固定位置に関する情報をメモリコントローラ４が保有しておく。そして、メモリコントローラ４がホスト機器２にその情報を送信する。コンテンツ領域の位置及び個数についても、同様の手法によりメモリコントローラ４がホスト機器２に情報を送信することができる。
【００６６】
図５のフローチャートの説明に戻り、この時点（ステップＳ３）でメモリコントローラ４は、アクセスシナリオ領域Ｒ３へのアクセスを許可した状態（図１０参照）で、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスを待っている。
【００６７】
次に、図５のステップＳ４において、ホスト機器２からアクセスシナリオ領域Ｒ３への読み出しアクセスが開始される。具体的には、ホスト機器２からメモリコントローラ４へ、領域Ｒ３１〜Ｒ３３に関するリードコマンドが送信される。
【００６８】
次に、図５のステップＳ５において、メモリコントローラ４は、ホスト機器２からアクセスシナリオ領域Ｒ３へのアクセスにおけるアクセス順序が、アクセスシナリオ領域Ｒ３に関する所定アクセス順序に一致しているか否かを判定する。具体的には、メモリコントローラ４の判定処理部２５（図３参照）が、ホスト機器２からの領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序と、図９の（Ａ）に示したレジスタ２６における、状態Ｔ１に対応する所定アクセス順序とを比較する。
【００６９】
領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が、Ｒ３１→Ｒ３３→Ｒ３２の順序でない場合には、受信順序は所定アクセス順序と一致しない。この場合はステップＳ５における判定の結果は「ＮＯ」となり、次に図５のステップＳ６においてメモリコントローラ４は、ホスト機器２からのアクセスを不正なアクセスとみなして、ホスト機器２に任意のダミーデータを送信する。
【００７０】
一方、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が、Ｒ３１→Ｒ３３→Ｒ３２の順序である場合には、受信順序は所定アクセス順序と一致する。この場合、メモリコントローラ４は、ホスト機器２からのアクセスを正常なアクセスとみなして、領域Ｒ３１，Ｒ３３，Ｒ３２からデータＤ１Ａ１，Ｄ１Ａ３，Ｄ１Ａ２を順に読み出して、ホスト機器２に送信する。
【００７１】
また、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ７において、アクセスシナリオ領域Ｒ３に対応するコンテンツ領域Ｒ１へのアクセスを許可する。メモリコントローラ４は、この状態で、ホスト機器２からコンテンツ領域Ｒ１へのアクセスを待つ。後にホスト機器２からコンテンツ領域Ｒ１への読み出しアクセスがあった場合、メモリコントローラ４は、コンテンツ領域Ｒ１からコンテンツデータＤ１を読み出して、ホスト機器２に送信する。
【００７２】
また、領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ８において、レジスタ２６，２７のポインタＰの位置を、図１１に示すように、状態Ｔ１から状態Ｔ２に更新する。図１１の（Ｂ）を参照して、状態Ｔ２に対応するアクセス禁止領域には、領域Ｒ４１〜Ｒ４４は含まれていない。つまり、ポインタＰの位置が状態Ｔ１から状態Ｔ２に更新されたことにより、図１２に示すように、外部からアクセスシナリオ領域Ｒ４へのアクセスが許可されたことになる。メモリコントローラ４は、この状態で、ホスト機器２からアクセスシナリオ領域Ｒ４へのアクセスを待つ。また、図１１の（Ｂ）を参照して、状態Ｔ２に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３が含まれている。つまり、ポインタＰの位置が状態Ｔ１から状態Ｔ２に更新されたことにより、図１２に示すように、外部からアクセスシナリオ領域Ｒ３へのアクセスが再び禁止されたことになる。
【００７３】
なお、図５のフローチャートではステップＳ７とステップＳ８とを別ステップとして記載しているが、図１０に示した状態から図１２に示した状態への変更（つまり、アクセスシナリオ領域Ｒ３へのアクセスの禁止、アクセスシナリオ領域Ｒ４へのアクセスの許可、及びコンテンツ領域Ｒ１へのアクセスの許可）は、ステップＳ５において領域Ｒ３１〜Ｒ３３に関するリードコマンドの受信順序が所定アクセス順序と一致すると判定された直後に、同一の処理ステップとして実行しても良い。
【００７４】
次に、図５のステップＳ９において、メモリコントローラ４は、レジスタ２６，２７へのパラメータの再設定を行うか否かを判定する。ここでは、ステップＳ９における判定の結果は「ＮＯ」であるものとする。
【００７５】
次に、図５のステップＳ４において、ホスト機器２からアクセスシナリオ領域Ｒ４への読み出しアクセスが開始される。具体的には、ホスト機器２からメモリコントローラ４へ、領域Ｒ４１〜Ｒ４４に関するリードコマンドが送信される。
【００７６】
次に、図５のステップＳ５において、メモリコントローラ４は、ホスト機器２からアクセスシナリオ領域Ｒ４へのアクセスにおけるアクセス順序が、アクセスシナリオ領域Ｒ４に関する所定アクセス順序に一致しているか否かを判定する。具体的には、メモリコントローラ４の判定処理部２５（図３参照）が、ホスト機器２からの領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序と、図１１の（Ａ）に示したレジスタ２６における、状態Ｔ２に対応する所定アクセス順序とを比較する。
【００７７】
領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が、Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３の順序でない場合には、受信順序は所定アクセス順序と一致しない。この場合、図５のステップＳ６において、メモリコントローラ４は、ホスト機器２からのアクセスを不正なアクセスとみなして、ホスト機器２に任意のダミーデータを送信する。
【００７８】
一方、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が、Ｒ４４→Ｒ４１→Ｒ４２→Ｒ４３の順序である場合には、受信順序は所定アクセス順序と一致する。この場合、メモリコントローラ４は、ホスト機器２からのアクセスを正常なアクセスとみなして、領域Ｒ４４，Ｒ４１，Ｒ４２，Ｒ４３からデータＤ２Ａ４，Ｄ２Ａ１，Ｄ２Ａ２，Ｄ２Ａ３を順に読み出して、ホスト機器２に送信する。
【００７９】
また、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ７において、アクセスシナリオ領域Ｒ４に対応するコンテンツ領域Ｒ２へのアクセスを許可する。メモリコントローラ４は、この状態で、ホスト機器２からコンテンツ領域Ｒ２へのアクセスを待つ。後にホスト機器２からコンテンツ領域Ｒ２への読み出しアクセスがあった場合、メモリコントローラ４は、コンテンツ領域Ｒ２からコンテンツデータＤ２を読み出して、ホスト機器２に送信する。
【００８０】
また、領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致する場合、メモリコントローラ４は、図５のステップＳ８において、レジスタ２６，２７のポインタＰの位置を、図８に示すように、状態Ｔ２から状態Ｔ０に更新する。図８の（Ｂ）を参照して、状態Ｔ０に対応するアクセス禁止領域には、領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４が含まれている。つまり、ポインタＰの位置が状態Ｔ２から状態Ｔ０に更新されたことにより、図１３に示すように、外部からアクセスシナリオ領域Ｒ４へのアクセスが再び禁止されたことになる。
【００８１】
なお、図１２に示した状態から図１３に示した状態への変化（つまり、コンテンツ領域Ｒ２へのアクセスの許可、及びアクセスシナリオ領域Ｒ４へのアクセスの禁止）は、ステップＳ５において領域Ｒ４１〜Ｒ４４に関するリードコマンドの受信順序が所定アクセス順序と一致すると判定された直後に、同一の処理ステップとして実行しても良い。
【００８２】
次に、図５のステップＳ９において、メモリコントローラ４は、レジスタ２６，２７へのパラメータの再設定を行うか否かを判定する。ここでは、ステップＳ９における判定の結果は「ＹＥＳ」であるものとする。
【００８３】
この場合、次に図５のステップＳ２において、レジスタ２６，２７に現在設定されているパラメータが初期化され、レジスタ２６，２７は図６に示した状態に戻る。
【００８４】
次に、図５のステップＳ３において、レジスタ２６，２７への新たなパラメータの設定が行われる。具体的には、ホスト機器２が、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定コマンドとしてメモリコントローラ４に送信する。メモリコントローラ４の設定処理部２４（図３参照）は、受信した設定コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。
【００８５】
図１４の（Ａ）を参照して、この例では、設定処理部２４は、「Ｒ３３→Ｒ３１→Ｒ３２」なる新たな所定アクセス順序を、状態Ｔ１に対応させてレジスタ２６に設定する。また、設定処理部２４は、「Ｒ４１→Ｒ４３→Ｒ４２→Ｒ４４」なる新たな所定アクセス順序を、状態Ｔ２に対応させてレジスタ２６に設定する。
【００８６】
図１４の（Ｂ）を参照して、この例では、設定処理部２４は、「Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４」なる新たなアクセス禁止領域を、状態Ｔ１に対応させてレジスタ２７に設定する。また、設定処理部２４は、「Ｒ３１，Ｒ３２，Ｒ３３」なる新たなアクセス禁止領域を、状態Ｔ２に対応させてレジスタ２７に設定する。なお、再設定の前後で、アクセスシナリオ領域Ｒ３，Ｒ４が含む複数の領域Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４の位置及び個数が同一である場合には、レジスタ２７へのパラメータの再設定は省略することができる。
【００８７】
以降は、パラメータが再設定されたレジスタ２６，２７を用いて、上記と同様の処理が実行される。従って、以降、ホスト機器２がアクセスシナリオ領域Ｒ３，Ｒ４にアクセスする際には、メモリコントローラ４の判定処理部２５（図３参照）は、前回のアクセス時に使用した所定アクセス順序とは異なる新たな所定アクセス順序に基づいて、ホスト機器２からのアクセスが正常か不正かを判定することとなる。
【００８８】
このように本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３，Ｒ４へのアクセスにおけるアクセス順序が、記憶部２１に記憶されている所定アクセス順序に一致していることを条件として、コンテンツ領域Ｒ１，Ｒ２へのアクセスが許可される。そのため、不正アクセスを企てる第三者は、メモリ５内におけるアクセスシナリオ領域Ｒ３，Ｒ４の位置のみならず、所定アクセス順序をも割り出す必要がある。しかも、その所定アクセス順序の通りにアクセスシナリオ領域Ｒ３，Ｒ４にアクセスしなければ、コンテンツ領域Ｒ１，Ｒ２に記憶されているコンテンツデータＤ１，Ｄ２を読み出すことができない。従って、セキュリティ強度を高めることができる。
【００８９】
また、アクセスシナリオ領域Ｒ３，Ｒ４には、コンテンツデータＤ１，Ｄ２とは無関係なデータではなく、コンテンツデータＤ１，Ｄ２に関連するデータＤ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４が記憶されている。従って、コンテンツデータをメモリ５に格納するにあたり、アクセスシナリオ領域Ｒ３，Ｒ４は無駄な領域とはならないため、メモリ容量が削減されることを回避できる。
【００９０】
また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、固定のアクセス順序が所定アクセス順序として記憶部２１に記憶されているのではなく、制御部２０によって、任意のアクセス順序が所定アクセス順序として記憶部２１に設定される。従って、不正アクセスを企てる第三者が所定アクセス順序を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【００９１】
また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３，Ｒ４へのアクセスが行われる度に、所定アクセス順序が変更される。従って、仮に、不正アクセスを企てる第三者が所定アクセス順序の割り出しに一旦成功したとしても、次回にアクセスシナリオ領域Ｒ３，Ｒ４にアクセスする際には所定アクセス順序が変更されているため、以前に割り出した所定アクセス順序をそのまま適用しても、コンテンツ領域Ｒ１，Ｒ２へのアクセスは許可されない。その結果、セキュリティ強度をさらに高めることができる。
【００９２】
また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、メモリ５は、コンテンツ領域とアクセスシナリオ領域とのセットを、複数セット（上記の例では２セット）有している。そして、所定アクセス順序は、複数セットの各々のセット毎に個別に設定可能である。従って、不正アクセスを企てる第三者は、仮に、一のセットに関する所定アクセス順序の割り出しに成功したとしても、他のセットのコンテンツ領域及びアクセスシナリオ領域にはアクセスできない。その結果、セキュリティ強度をさらに高めることができる。
【００９３】
また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ４へのアクセスが常に許可されているわけではなく、アクセスシナリオ領域Ｒ３へのアクセス順序が所定アクセス順序に一致しなければ、アクセスシナリオ領域Ｒ４へのアクセスは許可されない。従って、不正アクセスを企てる第三者がコンテンツ領域Ｒ２に記憶されているコンテンツデータＤ２を読み出すためには、アクセスシナリオ領域Ｒ４に関する所定アクセス順序のみならず、アクセスシナリオ領域Ｒ３に関する所定アクセス順序をも割り出す必要がある。その結果、セキュリティ強度をさらに高めることができる。
【００９４】
また、本実施の形態に係るコンピュータシステム１及び半導体記憶装置３によれば、アクセスシナリオ領域Ｒ３へのアクセスが許可されると、その許可状態が継続されるのではなく、アクセスシナリオ領域Ｒ４へのアクセスが許可された時点で、アクセスシナリオ領域Ｒ３へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、アクセスシナリオ領域Ｒ３へのアクセスに一旦成功したとしても、アクセスシナリオ領域Ｒ４へのアクセスが許可された以降は、アクセスシナリオ領域Ｒ３へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【００９５】
以下、上記実施の形態に関する種々の変形例について説明する。
【００９６】
＜第１の変形例＞
メモリコントローラ４の制御部２０は、レジスタ２６，２７に設定されているパラメータを、定期的又は不定期的に変更しても良い。
【００９７】
図１５は、第１の変形例に係るメモリコントローラ４の構成を示すブロック図である。メモリコントローラ４の制御部２０は、設定処理部２４及び判定処理部２５に加えて、変更処理部３０を有している。メモリコントローラ４のその他の構成は、図３に示した構成と同様である。
【００９８】
パラメータの変更処理は、ホスト機器２が主体となって、あるいはメモリコントローラ４が主体となって実行される。
【００９９】
ホスト機器２が主体となる場合の第１の例として、ホスト機器２は、ＲＴＣ１２（図２参照）から出力されるクロック信号に基づいて、時間をカウントする。そして、ホスト機器２は、所定時間（例えば２０秒）が経過する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定変更コマンドとしてメモリコントローラ４に送信する。所定時間は、等間隔でも良いし、ランダムな間隔でも良い。メモリコントローラ４の変更処理部３０は、受信した設定変更コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。
【０１００】
ホスト機器２が主体となる場合の第２の例として、ホスト機器２は、メモリコントローラ４に向けて所定のコマンド（例えばリードコマンド）を所定回数（例えば１０回）送信する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、設定変更コマンドとしてメモリコントローラ４に送信する。所定回数は、固定数でも良いし、ランダム数でも良い。メモリコントローラ４の変更処理部３０は、受信した設定変更コマンドに基づいて、レジスタ２６に新たな所定アクセス順序を設定するとともに、レジスタ２７に新たなアクセス禁止領域を設定する。
【０１０１】
メモリコントローラ４が主体となる第１の例として、ホスト機器２からメモリコントローラ４にクロック信号を送信し、変更処理部３０は、受信したクロック信号に基づいて、時間をカウントする。あるいは、半導体記憶装置３内にＲＴＣを搭載し、変更処理部３０は、そのＲＴＣから出力されるクロック信号に基づいて、時間をカウントする。そして、変更処理部３０は、所定時間（例えば６０秒）が経過する毎に、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定し、その新たな所定アクセス順序及び新たなアクセス禁止領域を、レジスタ２６，２７にそれぞれ設定する。所定時間は、等間隔でも良いし、ランダムな間隔でも良い。変更処理部３０によって決定された新たな所定アクセス順序及び新たなアクセス禁止領域に関する情報は、メモリコントローラ４からホスト機器２に送信される。
【０１０２】
メモリコントローラ４が主体となる場合の第２の例として、メモリコントローラ４がホスト機器２から何らかのコマンドを所定回数（例えば２０回）受信する毎に、変更処理部３０は、各アクセスシナリオ領域Ｒ３，Ｒ４毎に新たな所定アクセス順序及び新たなアクセス禁止領域を決定する。そして、変更処理部３０は、その新たな所定アクセス順序及び新たなアクセス禁止領域を、レジスタ２６，２７にそれぞれ設定する。所定回数は、固定数でも良いし、ランダム数でも良い。変更処理部３０によって決定された新たな所定アクセス順序及び新たなアクセス禁止領域に関する情報は、メモリコントローラ４からホスト機器２に送信される。
【０１０３】
第１の変形例に係るコンピュータシステム１及び半導体記憶装置３によれば、制御部２０は、ホスト機器２からコンテンツ領域Ｒ１，Ｒ２又はアクセスシナリオ領域Ｒ３，Ｒ４へのアクセスの状況に拘わらず、記憶部２１に記憶されている所定アクセス順序及びアクセス禁止領域を、定期的又は不定期的に変更する。従って、不正アクセスを企てる第三者が所定アクセス順序及びアクセス禁止領域を割り出すことはさらに困難となるため、セキュリティ強度をさらに高めることができる。
【０１０４】
＜第２の変形例＞
上記実施の形態では、図１３に示したように、ホスト機器２からコンテンツ領域Ｒ１へのアクセスが一旦許可されると、その後にホスト機器２からコンテンツ領域Ｒ２へのアクセスが許可されても、コンテンツ領域Ｒ１へのアクセスの許可状態は継続されている。
【０１０５】
第２の変形例として、メモリコントローラ４の制御部２０は、図５のステップＳ５においてホスト機器２からコンテンツ領域Ｒ１へのアクセスを許可した後、所定のタイミングで、ホスト機器２からコンテンツ領域Ｒ１へのアクセスを禁止しても良い。
【０１０６】
図１６は、第２の変形例に関して、コンテンツ領域Ｒ１，Ｒ２及びアクセスシナリオ領域Ｒ３，Ｒ４に対するアクセスの許可又は禁止の状態を示す図である。図１３とは異なり、ホスト機器２からコンテンツ領域Ｒ１へのアクセスは禁止されている。
【０１０７】
上記所定のタイミングの第１の例として、制御部２０は、コンテンツ領域Ｒ１からのコンテンツデータＤ１の読み出しが完了した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。
【０１０８】
上記所定のタイミングの第２の例として、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された時点を起算点として、メモリコントローラ４がホスト機器２からリードコマンドを所定回数受信した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。例えば、コンテンツ領域Ｒ１が８ページ分の記憶容量を有しており、メモリ５からのデータの読み出しが１ページ単位で実行される場合には、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された後、メモリコントローラ４がホスト機器２からリードコマンドを８回受信した直後に、コンテンツ領域Ｒ１へのアクセスを許可状態から禁止状態に変更する。
【０１０９】
上記所定のタイミングの第３の例として、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された時点を起算点として、メモリコントローラ４がホスト機器２からリードコマンドを１回受信する毎に、コンテンツ領域Ｒ１へのアクセスを、ページ単位で許可状態から禁止状態に順次変更する。例えば、メモリ５からのデータの読み出しが１ページ単位で実行される場合には、制御部２０は、コンテンツ領域Ｒ１へのアクセスが許可された後、メモリコントローラ４がホスト機器２からリードコマンドを１回受信する毎に、コンテンツ領域Ｒ１の先頭ページから順にページ単位で、ホスト機器２からのアクセスを許可状態から禁止状態に順次変更する。
【０１１０】
第２の変形例に係るコンピュータシステム１及び半導体記憶装置３によれば、コンテンツ領域Ｒ１へのアクセスが一旦許可されると、その許可状態が継続されるのではなく、所定のタイミングで、コンテンツ領域Ｒ１へのアクセスが再び禁止される。従って、不正アクセスを企てる第三者は、仮に、コンテンツ領域Ｒ１へのアクセスに一旦成功したとしても、所定のタイミングでアクセスが再禁止された以降は、コンテンツ領域Ｒ１へのアクセスができなくなる。その結果、セキュリティ強度をさらに高めることができる。
【０１１１】
＜第３の変形例＞
図４を参照し、領域Ｒ１〜Ｒ４を一つのセットとして、そのセットをメモリ５の記憶領域内に複数セット配置しても良い。
【０１１２】
＜第４の変形例＞
図１を参照して、ホスト機器２と半導体記憶装置３との間で送受信されるコマンドやデータは、暗号化することが望ましい。
【０１１３】
＜第５の変形例＞
所定アクセス順序には、一つの領域を重複して設定しても良い。例えば、アクセスシナリオ領域Ｒ３に関して、「Ｒ３１→Ｒ３３→Ｒ３２→Ｒ３１」なる所定アクセス順序を設定しても良い。
【０１１４】
＜第６の変形例＞
図５を参照して、ステップＳ５における判定の結果が「ＮＯ」である場合、次にステップＳ６において、メモリコントローラ４は、ホスト機器２にダミーデータを送信する。
【０１１５】
第１の例として、メモリコントローラ４は、メモリ５のアクセスフリーな領域Ｒ５，Ｒ６（図４参照）内に記憶されている任意のデータを読み出し、そのデータをダミーデータとして、ホスト機器２に送信する。
【０１１６】
第２の例として、メモリコントローラ４は、領域Ｒ５，Ｒ６内に記憶されている任意のデータを読み出し、そのデータのビットの全部又は一部を反転したものをダミーデータとして、ホスト機器２に送信する。
【図面の簡単な説明】
【０１１７】
【図１】本発明の実施の形態に係るコンピュータシステムの全体構成を示すブロック図である。
【図２】ホスト機器の構成の一部を抜き出して示すブロック図である。
【図３】メモリコントローラの構成を示すブロック図である。
【図４】メモリの記憶領域の一部を抜き出して示す図である。
【図５】本発明の実施の形態に係るコンピュータシステムにおける処理の流れを示すフローチャートである。
【図６】図３に示したレジスタへのパラメータの設定内容を示す図である。
【図７】図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。
【図８】図３に示したレジスタへのパラメータの設定内容を示す図である。
【図９】図３に示したレジスタへのパラメータの設定内容を示す図である。
【図１０】図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。
【図１１】図３に示したレジスタへのパラメータの設定内容を示す図である。
【図１２】図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。
【図１３】図４に示したコンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。
【図１４】図３に示したレジスタへのパラメータの設定内容を示す図である。
【図１５】第１の変形例に係るメモリコントローラの構成を示すブロック図である。
【図１６】第２の変形例に関して、コンテンツ領域及びアクセスシナリオ領域に対するアクセスの許可又は禁止の状態を示す図である。
【符号の説明】
【０１１８】
１  コンピュータシステム
２  ホスト機器
３  半導体記憶装置
４  メモリコントローラ
５  メモリ
２０  制御部
２１  記憶部
２４  設定処理部
２５  判定処理部
２６，２７  レジスタ
３０  変更処理部
Ｒ１，Ｒ２  コンテンツ領域
Ｒ３，Ｒ４  アクセスシナリオ領域
Ｒ３１〜Ｒ３３，Ｒ４１〜Ｒ４４  領域
Ｄ１，Ｄ２  コンテンツデータ
Ｄ１Ａ１〜Ｄ１Ａ３，Ｄ２Ａ１〜Ｄ２Ａ４  データ
【図１】
0005110701.tif 000002
【図２】
0005110701.tif 000003
【図３】
0005110701.tif 000004
【図４】
0005110701.tif 000005
【図５】
0005110701.tif 000006
【図６】
0005110701.tif 000007
【図７】
0005110701.tif 000008
【図８】
0005110701.tif 000009
【図９】
0005110701.tif 000010
【図１０】
0005110701.tif 000011
【図１１】
0005110701.tif 000012
【図１２】
0005110701.tif 000013
【図１３】
0005110701.tif 000014
【図１４】
0005110701.tif 000015
【図１５】
0005110701.tif 000016
【図１６】
0005110701.tif 000017