(57)【特許請求の範囲】
【請求項１】
並列に接続された第１のインダクタおよびキャパシタからなるＬＣタンク、ならびに、第１の負性抵抗回路を含む１次側のＬＣ発振器と、相互インダクタンスを発生する相互誘導作用によって前記第１のインダクタと結合された第２のインダクタおよび第２の負性抵抗回路を含む２次側のＬＣ発振器とを備え、前記１次側のＬＣ発振器のみが前記第１のインダクタの両端に各々接続された、発振信号を出力する２つの出力端子を有し、前記２次側のＬＣ発振器は発振信号を出力する出力端子を有していないことを特徴とするＬＣ発振器。
【請求項２】
前記１次側のＬＣ発振器の負性抵抗回路は、前記第１のインダクタの両端に接続された前記出力端子の間で対称な信号を出力し、前記２次側のＬＣ発振器の負性抵抗回路は、前記第２のインダクタの両端に接続された端子の間で非対称な信号を出力することを特徴とする請求項１記載のＬＣ発振器。
【請求項３】
前記２次側のＬＣ発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第１のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第２のキャパシタとを備え、
前記第１のキャパシタの容量値よりも前記第２のキャパシタの容量値の方が大きいことを特徴とする請求項１または２に記載のＬＣ発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、寄生抵抗の影響を打ち消す負性抵抗回路を備えるＬＣ発振器（ＬＣ共振回路）に関するものである。
【背景技術】
【０００２】
図１０は、従来のＬＣ発振器の構成を表す一例の概念図である。同図に示すＬＣ発振器５０は、２つの端子２０，２２の間に並列に接続されたインダクタＬp、キャパシタＣpおよび負性抵抗回路５２によって構成されている。インダクタＬpには寄生抵抗が存在する。そのため、寄生抵抗による影響を打ち消し、ＬＣ発振器５０が所定の周波数で確実に発振することができるように負性抵抗回路５２が設けられている。
【０００３】
従来のＬＣ発振器では、１つのインダクタでＬＣタンク（インダクタとキャパシタの並列回路）が構成されている。この構成のＬＣ発振器では、２つの端子から出力される発振信号の負荷が等負荷になること（出力の対称性）を要求されるなど、ＬＣタンクが次段のデバイスの色々な制約を直接受ける。そのため、ＬＣタンクを駆動する、負性抵抗回路５２を構成する能動素子も、その出力信号に対称性などの制約を受けることになる。
【０００４】
また、オンチップのＬＣ発振器では、そのインダクタの部分で寄生抵抗やシリコン基板との相互インダクタンスなどによる大きなロス（損失）が存在する。そのため、高いＱ値（振幅増大係数）を達成することが困難であり、発振信号の位相ノイズ（例えば、ジッタ）を小さくすることが常に課題であった。ここで、Ｑ値とは、振動の状態を現す指標である。Ｑ値が高いほど、発振信号の振動が安定していることを意味する。
【０００５】
Ｑ値が低いＬＣ発振器を発振させるためには、比較的大きな駆動能力を持つ能動素子を用いる必要がある。しかし、能動素子で発生するノイズ成分も、ＬＣ発振器のロスによるノイズ成分と同等かそれ以上の大きさがあるという問題があった。
【０００６】
ところで、発振信号の位相ノイズを抑えるためには、「Ｑ値が高いオンチップインダクタを作る」か、「より低ノイズでＬＣタンクをドライブする」という２つのアプローチがあり、これまで盛んに議論されてきた。
【０００７】
前者に関しては、パターングランドシールド（Pattern Ground Shield）という手法により、キャパシタを介したシリコン基板とのロスは劇的に改善された。しかし、パターングランドシールドの手法を用いても、シリコン基板中の誘導電流に起因するロスは防ぎようがない。そのため、製造プロセス自体を変えない限り、これからのロスの劇的な改善は難しいと考えられる。
【０００８】
一方、後者についても様々な手法が提案されている。しかし、ＬＣタンクがこれを駆動する能動素子と直接繋がる構成である以上、ＬＣ発振器の発振信号に対して、バイアス点、スイング幅（信号振幅）、対称性などの制約がかかり、それが発振信号の低ノイズ化に対する大きな障害となっている。その結果、ＬＣタンクからのノイズ成分と同程度の強度を持つノイズが能動素子からも発生することは避けられない。
【０００９】
上記の通り、オンチップのＬＣ発振器では、ＬＣタンク自体のロスが大きく、製造プロセスを改良しない限り、これ以上のＱ値の向上は期待できない。また、ロスが大きいＬＣタンクを駆動する能動素子が発生するノイズも、ＬＣタンクからのノイズと同程度であり、ＬＣタンクと能動素子が直接繋がる状況下では、これ以上、能動素子からのノイズを抑えることは難しいという問題があった。
【００１０】
ここで、本発明と直接的に関連性のある先行技術文献は存在しないが、本発明と同様に相互誘導作用によって発生される相互インダクタンスを利用したＬＣ発振器の先行技術文献として特許文献１がある。
【００１１】
特許文献１には、ＬＣ共振回路を構成するインダクタンス素子と対向するように配置され相互誘導結合される二次側インダクタンス素子の両端子間に、容量素子とスイッチ素子とを並列に接続し、スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少するようにしたＬＣ共振型発振回路が開示されている。
【００１２】
【特許文献１】特開２００７−１７４５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来技術の問題点を解消し、発振信号の対称性などの制約が要求される場合においても、その制約を制御する自由度を向上させることができるＬＣ発振器を提供することにある。
また、本発明のさらなる目的は、上記目的に加えて、その発振信号の位相ノイズを低減することができるＬＣ発振器を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、並列に接続された第１のインダクタおよびキャパシタからなるＬＣタンク、ならびに、第１の負性抵抗回路を含む１次側のＬＣ発振器と、相互インダクタンスを発生する相互誘導作用によって前記第１のインダクタと結合された第２のインダクタおよび第２の負性抵抗回路を含む２次側のＬＣ発振器とを備え、前記１次側のＬＣ発振器のみが前記第１のインダクタの両端に各々接続された、発振信号を出力する２つの出力端子を有し、前記２次側のＬＣ発振器は発振信号を出力する出力端子を有していないことを特徴とするＬＣ発振器を提供するものである。
【００１５】
前記１次側のＬＣ発振器の負性抵抗回路は、前記第１のインダクタの両端に接続された前記出力端子の間で対称な信号を出力し、前記２次側のＬＣ発振器の負性抵抗回路は、前記第２のインダクタの両端に接続された端子の間で非対称な信号を出力することが好ましい。
【００１６】
ここで、前記２次側のＬＣ発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第１のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第２のキャパシタとを備え、
前記第１のキャパシタの容量値よりも前記第２のキャパシタの容量値の方が大きいことが好ましい。
【発明の効果】
【００１７】
２次側の負性抵抗回路には、ＤＣバイアス点、スイング（信号振幅）、対称性、寄生容量などの制約はない。これにより、本発明によれば、１次側の負性抵抗回路および２次側の負性抵抗回路を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、ＬＣ発振器全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【００１８】
また、２次側の負性抵抗回路には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、ＤＣバイアス点、スイング、対称性、寄生容量などの制御も、２次側のＬＣ発振器において、ある程度、その自由度を向上させることができる。その結果、ＬＣ発振器全体として、ＤＣバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【００１９】
また、本発明によれば、２次側の負性抵抗回路を構成するインバータの入力端子側のキャパシタの容量値よりも同出力端子側のキャパシタの容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＬＣ発振器を詳細に説明する。
【００２１】
図１は、本発明のＬＣ発振器の構成を表す一実施形態の概念図である。同図に示すＬＣ発振器１０は、１次側のＬＣ発振器１２と、２次側のＬＣ発振器１４とによって構成されている。
【００２２】
１次側のＬＣ発振器１２は、２つの端子２０，２２の間に並列に接続されたインダクタＬp、キャパシタＣpおよび負性抵抗回路１６によって構成されている。一方、２次側のＬＣ発振器１４は、互いに接続されたインダクタＬm1および負性抵抗回路１８によって構成されている。１次側、２次側のインダクタＬp、Ｌm1は相互インダクタを構成し、両者の間は、相互インダクタンスＭを発生する相互誘導作用によって結合されている。
【００２３】
ここで、負性抵抗回路１６，１８は、その出力端子の電圧が上がるに従って電流が減少し、出力端子の電圧が下がるに従って電流が増大する、逆に言えば、電流が減少するに従って電圧が上がり、電流が増大するに従って電圧が下がる特性を持つものである。
【００２４】
２つの端子２０，２２の間に並列に接続されたインダクタＬpおよびキャパシタＣpからなるＬＣタンクは、寄生抵抗で代表されるロスを必ず持っている。そのため、寄生抵抗の影響を打ち消してＬＣ発振器１０の発振を確実に持続させる目的から、１次側のＬＣ発振器１２に負性抵抗回路１６が設けられ、かつ、２次側のＬＣ発振器１４に負性抵抗回路１８が設けられている。
【００２５】
ＬＣ発振器１０は、図１０に示す従来のＬＣ発振器５０に示すように、本来、１次側のＬＣ発振器１２だけに設けられる負性抵抗回路の一部を、２次側のＬＣ発振器１４に移動させて、１次側のＬＣタンクのロスを補うように構成したものである。従って、１次側の負性抵抗回路１６の抵抗値と、２次側の負性抵抗回路１８の抵抗値の合計は、インダクタＬpの寄生抵抗の抵抗値を打ち消すのに十分な大きさを持ち、つまり、インダクタＬpの寄生抵抗の抵抗値以上であり、その逆極性となるように設計されている。
【００２６】
２次側の負性抵抗回路１８には、ＤＣバイアス点、スイング、対称性、寄生容量などの制約はない。これにより、１次側の負性抵抗回路１６および２次側の負性抵抗回路１８を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、ＬＣ発振器１０全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【００２７】
また、２次側の負性抵抗回路１８には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、ＤＣバイアス点、スイング、対称性、寄生容量などの制御も、２次側のＬＣ発振器１４において、ある程度、その自由度を向上させることができる。その結果、ＬＣ発振器１０全体として、ＤＣバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【００２８】
図２は、１次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路１６は、２つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２４，２６と、定電流源２８とによって構成されている。ＮＭＯＳ２４，２６のドレインは、それぞれ、端子２０，２２に接続され、ＮＭＯＳ２４，２６のゲートは、それぞれ、端子２２，２０に接続されている。定電流源２８は、ＮＭＯＳ２４，２６のソースとグランドとの間に接続されている。図中、Ｇmは、ＮＭＯＳ２４，２６の電圧電流ゲイン（トランスコンダクタンス）を表す。
【００２９】
負性抵抗回路１６において、端子２０の電圧が下がり、その逆に、端子２２の電圧が上がると、ＮＭＯＳ２４はオフ状態からオン状態に遷移し、かつ、ＮＭＯＳ２６はオン状態からオフ状態に遷移する。従って、端子２０から、ＮＭＯＳ２４、定電流源２８を介してグランドに流れる電流は次第に増大し、端子２２から、ＮＭＯＳ２６、定電流源２８を介して流れる電流は次第に減少する。
【００３０】
一方、端子２０の電圧が上がり、その逆に、端子２２の電圧が下がると、ＮＭＯＳ２４はオン状態からオフ状態に遷移し、かつ、ＮＭＯＳ２６はオフ状態からオン状態に遷移する。従って、端子２０から、ＮＭＯＳ２４、定電流源２８を介してグランドに流れる電流は次第に減少し、端子２２から、ＮＭＯＳ２６、定電流源２８を介して流れる電流は次第に増大する。
【００３１】
１次側の負性抵抗回路１６は、出力信号の対称性が要求される。そのため、ＮＭＯＳ２４，２６の電圧電流ゲインＧmは等しく設計されており、端子２０，２２間で対称な信号が出力される構成となっている。
【００３２】
図３は、２次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路１８は、２つの端子３２，３４の間に接続されたインバータ３０と、インバータ３０の入力端子とグランドとの間に接続されたキャパシタＣ1と、インバータ３０の出力端子とグランドとの間に接続されたキャパシタＣ2とによって構成されている。ここで、キャパシタＣ1の容量値よりもキャパシタＣ2の容量値の方が大きく設定されている。
【００３３】
負性抵抗回路１８に入力される信号は、例えば、その周波数が数ＧＨｚで、その振幅が小さいサイン波である。このような高周波の小信号（小振幅の信号）がインバータ３０に入力されると、インバータ３０からは、入力信号と同じ周波数で、かつ、逆極性の矩形波ではなく、入力信号と同じ周波数、ほぼ逆極性で、かつ、その振幅が増幅されたサイン波が出力される。
【００３４】
２次側の負性抵抗回路１８には対称性が要求されない。そのため、キャパシタＣ1の容量値よりもキャパシタＣ2の容量値の方が大きく設計されており、端子３２，３４間で非対称な信号が出力される構成となっている。上記例のように、キャパシタＣ1の容量値よりもキャパシタＣ2の容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【００３５】
次に、ＬＣ発振器１０のノイズ特性について説明する。
【００３６】
図４は、図１に示す１次側のＬＣ発振器のＳｐｉｃｅモデル（スパイスモデル）の構成を表す回路図である。同図に示すＬＣ発振器のＳｐｉｃｅモデルは、図１のインダクタＬpに相当するインダクタＬSおよびキャパシタＣpと、レジスタＲSと、キャパシタＣox2と、レジスタＲsub2およびキャパシタＣsub2と、キャパシタＣox1と、レジスタＲsub1およびキャパシタＣsub1とによって構成されている。
【００３７】
インダクタＬSおよびレジスタＲSは、２つの端子２０，２２の間に直列に接続されている。キャパシタＣox2は端子２０に接続され、レジスタＲsub2およびキャパシタＣsub2は、キャパシタＣox2と端子３６との間に並列に接続されている。キャパシタＣox1は端子２２に接続され、レジスタＲsub1およびキャパシタＣsub1は、キャパシタＣox1と端子３６との間に並列に接続されている。
【００３８】
ここで、レジスタＲSは、インダクタＬSの寄生抵抗を表す。端子３６は半導体基板に繋がる端子である。インダクタＬS、キャパシタＣpおよびレジスタＲS以外の素子は、ＬＣタンクを構成するインダクタＬSおよびキャパシタＣpが接続された端子２０，２２と、半導体基板に接続された端子３６との間に存在する寄生抵抗および寄生容量を表す。なお、負性抵抗回路１６の図示は省略している。
【００３９】
続いて、図５は、図１に示すＬＣ発振器のＳｐｉｃｅモデルの構成を表す回路図である。同図は、図４に示す１次側のＬＣ発振器１２のＳｐｉｃｅモデルにおいて、図３に示す２次側のＬＣ発振器１８を追加したものである。
【００４０】
ここで、インダクタＬSのインダクタンス＝１０ｎＨ、キャパシタＣpの容量値＝１ｐＦ、レジスタＲSの抵抗値＝１０Ω、キャパシタＣox2の容量値＝１２０ｆＦ、レジスタＲsub2の抵抗値＝７５０Ω、キャパシタＣsub2の容量値＝５０ｆＦ、キャパシタＣox1の容量値＝１２０ｆＦ、レジスタＲsub1の抵抗値＝５００Ω、キャパシタＣsub1の容量値＝７５ｆＦ、発振信号の発振周波数＝１０10ｒａｄ／ｓ（１．６ＧＨｚ）とする。
【００４１】
また、２次側のＬＣ発振器１４において、インダクタＬm1のインダクタンス＝５ｎＨ、インダクタＬSとインダクタＬm1との相互誘導作用によって発生される相互インダクタンスＭ＝５ｎＨ、インバータ３０の電圧電流ゲインＧm＝０．０５Ｓ（シーメン）、インバータ３０の入力端子側のキャパシタＣ1の容量値＝８００ｆＦ、同出力端子側のキャパシタＣ2の容量値＝２．５ｐＦとする。
【００４２】
続いて、図６は、図５に示すＬＣ発振器のＳｐｉｃｅモデルにおいて、２次側のＬＣ発振器を等価回路に置き換えた構成を表す回路図である。同図に示す２次側のＬＣ発振器１４の等価回路は、インダクタＬm1と、レジスタＲe1およびキャパシタＣe1と、ノイズ電流源３８とによって構成されている。インダクタＬm1と、直列に接続されたレジスタＲe1およびキャパシタＣe1と、ノイズ電流源３８とは並列に接続されている。
【００４３】
図５に示す２次側のＬＣ発振器において、インバータ３０の電圧電流ゲインＧm＝０．０５、インバータ３０の入力端子側のキャパシタＣ1の容量値＝８００ｆＦ、同出力端子側のキャパシタＣ2の容量値＝２．５ｐＦの場合、図６に示す２次側のＬＣ発振器１４の等価回路において、レジスタＲe1の抵抗値＝−２５０Ω、キャパシタＣe1の容量値＝６００ｆＦ、ノイズ電流源３８の電流値ＩnX2￣＝４ｋＴγ（０．０５／５６．１）となる。
【００４４】
ここで、ｋはボルツマン係数、Ｔは絶対温度、γはＭＯＳトランジスタのノイズ係数を表す。ノイズはランダムに発生する。そのため、ノイズ電流源３８の電流値ＩnX2￣の算出式は電流の分散値を表す。
【００４５】
続いて、図７は、図６に示すＬＣ発振器のＳｐｉｃｅモデルにおいて、２次側のＬＣ発振器の等価回路を１次側のＬＣ発振器の等価回路に置き換えた構成を表す回路図である。同図に示す１次側のＬＣ発振器の等価回路は、等価インピーダンスＺneg,eqと、ノイズ電圧源４０とによって構成されている。等価インピーダンスＺneg,eqおよびノイズ電圧源４０は、インダクタＬSとレジスタＲSとの間に直列に接続されている。
【００４６】
図６に示す２次側のＬＣ発振器の等価回路において、レジスタＲe1の抵抗値＝−２５０Ω、キャパシタＣe1の容量値＝６００ｆＦ、ノイズ電流源３８の電流値ＩnX2￣＝４ｋＴγ（０．０５／５６．１）の場合、図７に示す１次側のＬＣ発振器の等価回路において、等価インピーダンスＺneg,eq＝−８．２５Ω＋３．８ｊ（＝−８．２５Ω＋０．３８ｎＨ）、ノイズ電圧源４０の電圧値Ｖn,eq2￣＝４ｋＴγ＊２．６４となる。
【００４７】
ここで、図７に示す１次側のＬＣ発振器の等価回路において、上記の等価インピーダンスＺneg,eqは下記式によって算出される。
Ｚneg,eq＝（ωＭ）2／（−Ｒ＋１／ｊωＣx）
Ｍは相互インダクタンス＝５ｎＨ、−ＲはレジスタＲe1の抵抗値＝−２５０Ω、ｊは虚数単位、ωは角周波数＝１０10ｒａｄ／ｓ、ＣxはキャパシタＣe1の容量値＝６００ｆＦである。
【００４８】
図１０のＬＣ発振器５０であれば、ノイズ電圧源４０の電圧値Ｖn,eq2￣＝４ｋＴγ＊８．２５となるが、図７のＬＣ発振器の場合、ノイズ電圧源４０の電圧値Ｖn,eq2￣＝４ｋＴγ＊２．６４となる。すなわち、負性抵抗の抵抗値＝−８．２５Ωを得るために、図１０のＬＣ発振器５０は８．２５Ωのレジスタに等しい熱雑音を発生するが、図７のＬＣ発振器は、２．６４Ωのレジスタに等しい熱雑音しか発生しないことが分かる。
【００４９】
以上の結果から、得られる負性抵抗の抵抗値＝−８．２５Ωであるのに対し、加わる熱雑音は抵抗値＝２．６４Ωのレジスタに等しい程度であることが分かる。２次側の負性抵抗回路として、図２に示す負性抵抗回路１６を用いた場合、−８．２５Ωの負性抵抗値を得るためには、抵抗値＝８．２５Ωのレジスタ程度の熱雑音が発生することを考えると、図３の負性抵抗回路１８であれば、より低ノイズが達成できていることが分かる。
【００５０】
ここで、キャパシタＣ1、Ｃ2を共に１．４ｐＦとした場合に同様の計算を行うと、得られる負性抵抗値は−８．２５Ωであるのに対し、加わる熱雑音は８．４Ωの抵抗と同等となるので、キャパシタＣ1、Ｃ2の容量値の対称性を崩した方が、低ノイズであることが確かめられる。
【００５１】
逆にキャパシタＣ1の容量値が２．５ｐＦ、キャパシタＣ2の容量値が８００ｆＦとし、図５のキャパシタＣ1とキャパシタＣ2を入れ替えた場合を想定すると、やはり得られる負性抵抗値は−８．２５Ωで変わらないが、インバータのデバイスノイズが現れるインバータ出力ノード（図３の端子３４）につながるキャパシタＣ2の値は減少しているので、この負性抵抗回路のノイズ特性は劣化してしまうことが理解できる。
【００５２】
以上により、同じ負性抵抗値で、なるべく低ノイズ化を図るには、キャパシタＣ1の容量値よりもキャパシタＣ2の容量値を大きくしてやればよいことがわかる。
【００５３】
次に、図１に示すＬＣ発振器１０の物理的な構造について説明する。
【００５４】
図８は、図１に示すＬＣ発振器の物理的な構造を表す斜視図、図９は、図８に示すＬＣ発振器の構造を表す側断面図である。これらの図は、図１に示すＬＣ発振器１０を半導体チップ上に構成したものである。ＬＣ発振器１０は、１次側のインダクタＬpと、２次側のインダクタＬm1と、２つのパターングランドシールド（以下、ＰＧＳ（Pattern Ground Shield）という）４２，４４とによって構成されている。
【００５５】
１次側のインダクタＬpは、上層側の配線層内に螺旋状に巻回されたメタル配線によって形成されている。一方、２次側のインダクタＬm1は、下層側の配線層内に螺旋状に巻回されたメタル配線によって構成されている。なお、各々のインダクタＬp、Ｌm1において、メタル配線同士が交差する部分は、スルーホール、および、インダクタが形成される配線層の上層ないしは下層の配線層内のメタル配線を介して巻線の外側に端子が引き出されている。
【００５６】
ＰＧＳ４４は、ポリシリコン（Ｐｏｌｙ）からなる、インダクタＬp、Ｌm1のサイズに対応するサイズのシート状のものである。ＰＳＧ４４は、半導体チップの基板上に配置されている。一方、ＰＧＳ４２は、メタル（Ｍｅｔａｌ）からなる、ＰＧＳ４４と同じサイズのものである。ＰＧＳ４２は、１次側のインダクタＬpと２次側のインダクタＬm1との間に配置されている。各々のインダクタＬp、Ｌm1とＰＧＳ４２との間、インダクタＬm1とＰＧＳ４４との間は絶縁層（絶縁体）によって分離されている。
【００５７】
なお、１次側のインダクタＬpを下層側に設け、２次側のインダクタＬm1を上層側に設ける構成としてもよい。ＰＧＳ４２は、インダクタＬp、Ｌm1の寄生容量の増大や、インダクタを形成するメタル配線の低抵抗性による誘電性ロスの増大が問題になるケースでは配置しない方がよい場合もある。従って、ＰＧＳ４２は、必要に応じて適宜設けることが望ましい。
【００５８】
本発明は、基本的にオンチップのＬＣ発振器、すなわち、半導体集積回路に搭載されるＬＣ発振器に好適なものであるが、半導体集積回路に搭載されるもの以外のＬＣ発振器に対しても適用可能なものである。
【００５９】
実施形態では、１次側の負性抵抗回路の一部を、２次側のＬＣ発振器に移動させて２次側の負性抵抗回路としているが、１次側の負性抵抗回路の全部を２次側のＬＣ発振器側に移動させてもよい。この場合、１次側の負性抵抗回路は不要である。また、負性抵抗回路の具体的な回路構成は図示例のものに限定されず、同様の機能を果たすものがいずれも利用できる。
【００６０】
本発明は、基本的に以上のようなものである。
以上、本発明のＬＣ発振器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６１】
【図１】本発明のＬＣ発振器の構成を表す一実施形態の概略図である。
【図２】図１に示すＬＣ発振器の１次側の負性抵抗回路の構成を表す回路図である。
【図３】図１に示すＬＣ発振器の２次側の負性抵抗回路の構成を表す回路図である。
【図４】図１に示す１次側のＬＣ発振器のＳｐｉｃｅモデルの構成を表す回路図である。
【図５】図１に示すＬＣ発振器のＳｐｉｃｅモデルの構成を表す回路図である。
【図６】図５に示すＬＣ発振器のＳｐｉｃｅモデルにおいて、２次側のＬＣ発振器を等価回路に置き換えた構成を表す回路図である。
【図７】図６に示すＬＣ発振器のＳｐｉｃｅモデルにおいて、２次側のＬＣ発振器の等価回路を１次側のＬＣ発振器の等価回路に置き換えた構成を表す回路図である。
【図８】図１に示すＬＣ発振器の物理的な構造を表す斜視図である。
【図９】図８に示すＬＣ発振器の構造を表す側断面図である。
【図１０】従来のＬＣ発振器の構成を表す一例の概略図である。
【符号の説明】
【００６２】
１０、５０  ＬＣ発振器
１２  １次側のＬＣ発振器
１４  ２次側のＬＣ発振器
２０，２２，３２，３４  端子
１６、１８  負性抵抗回路
２４，２６  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
２８  定電流源
３０  インバータ
３８  ノイズ電流源
４０  ノイズ電圧源
４２，４４  パターングランドシールド（ＰＧＳ）
Ｌp、Ｌm1、ＬS  インダクタ
Ｃp、Ｃ1、Ｃ2、Ｃox1、Ｃox2、Ｃsub1、Ｃsub2、Ｃe1  キャパシタ
ＲS、Ｒsub1、Ｒsub2、Ｒe1  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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