(57)【特許請求の範囲】
【請求項１】
第１の電源電位と第２の電源電位の間に、第１のスイッチング素子、インダクタおよび第２のスイッチング素子の順で接続された直列回路を有し、前記インダクタを用いて複数の出力電圧を生成可能なＤＣ−ＤＣコンバータであって、
前記第２のスイッチング素子がオンのままとなっている第１のスイッチング周期に前記第１のスイッチング素子を所定時間オンさせる制御を行い、第１の出力電圧を生成する第１の電圧生成手段と、
前記第１のスイッチング周期とは異なる前記第１のスイッチング素子がオンのままとなっている第２のスイッチング周期に前記第２のスイッチング素子のオン／オフを行い、第２の出力電圧を生成する第２の電圧生成手段と、
前記第１の電圧生成手段により生成された前記第１の出力電圧に応じて、前記第１および第２のスイッチング周期の長さを変更する周期変更手段と、
前記第２の電圧生成手段により生成された前記第２の出力電圧に応じて、前記第２のスイッチング素子を前記第２のスイッチング周期内でオンさせる期間を変更する期間変更手段と、
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１及び第２の出力電圧の一方は、前記第１の電源電位および前記第２の電源電位のうちの高電位側のものより高い昇圧電圧であり、他方は前記第１の電源電位および前記第２の電源電位のうちの低電位側のものより低い反転電圧であることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第１及び第２のスイッチング素子、前記第１及び第２の電圧生成手段、前記周期変更手段、並びに前記期間変更手段を一つのモジュールに搭載し、該モジュールを前記インダクタと一体化させて構成されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記モジュールが半導体集積回路であることを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第１及び第２のスイッチング周期が交互に続くことを特徴とする請求項１ないし４のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つのインダクタを用いて複数の出力電圧を生成可能なＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
現在、電子機器では、様々な電源装置が用いられている。その電源装置の一つとして、スイッチング素子を用いて直流の入力電圧から異なる電圧値の出力電圧を生成するＤＣ−ＤＣコンバータがある。図６及び図７を参照して、一般的なＤＣ−ＤＣコンバータについて具体的に説明する。図６は、入力電圧の極性を反転させた出力電圧を生成する反転型ＤＣ−ＤＣコンバータの回路図、図７は、入力電圧より高い出力電圧を生成する昇圧型ＤＣ−ＤＣコンバータの回路図である。
【０００３】
始めに図６を参照して、反転型ＤＣ−ＤＣコンバータについて具体的に説明する。
発振器（ＯＳＣ）６１は、鋸波、或いは三角波等の周期的に変化する波形信号を生成し、コンパレータＣＭＰ１１に出力する。そのコンパレータＣＭＰ１１には更に、抵抗Ｒ１３、コンデンサＣ１２及びオペアンプＯＰ１２を用いて構成された誤差増幅回路６３の出力信号が入力される。抵抗Ｒ１３およびコンデンサＣ１２は位相補償用素子である。これによりコンパレータＣＭＰ１１は、誤差増幅回路６３の出力信号と発振器６１の波形信号の各電圧値の大小関係に応じて、例えば波形信号＜出力信号の期間、出力信号をＬとする。このため、その出力信号は、発振器６１が出力する波形信号の周期内において、Ｌ→Ｈ→Ｌと変化するＰＷＭ（パルス幅変調）制御用のものとなる。
【０００４】
ドライバー回路ＤＶ１１は、その出力信号を入力し、その電圧値に応じた駆動信号をＰチャネルＭＯＳ  ＦＥＴ（以降「ＰＭＯＳトランジスタ」）ＰＭ１１のゲートに出力する。それにより、その出力信号がＬとなっている間、ＰＭＯＳトランジスタＰＭ１１をオンさせる。
【０００５】
このＰＭＯＳトランジスタＰＭ１１は、出力電圧生成用のスイッチング素子であり、そのソースには電源電圧（入力電圧）ＶＤＤが印加され、そのドレインはインダクタＬ１と接続されている。そのインダクタＬ１の他端はグランドと接続されている。それにより、ＰＭＯＳトランジスタＰＭ１１がオンすると、インダクタＬ１に電流が流れ、磁気エネルギーが蓄積される。
【０００６】
そのＰＭＯＳトランジスタＰＭ１１のドレインには、ダイオードＤ１１のカソードが接続されている。そのダイオードＤ１１のアノードには、他端がグランドに接続されたコンデンサＣ１１、抵抗Ｒ１１、及び出力端子Ｏ１１が接続されている。その抵抗Ｒ１１は、抵抗Ｒ１２、及びオペアンプＯＰ１１と共に反転増幅回路６２を構成している。
【０００７】
ＰＭＯＳトランジスタＰＭ１１がオンしている間にインダクタＬ１に蓄えられた磁気エネルギーは、そのＰＭＯＳトランジスタＰＭ１１がオフしても、それまでと同じ方向に流れる電流を発生させる。そのため、このトランジスタＰＭ１１がオフすると、インダクタＬ１→（グランド配線→）コンデンサＣ１１→ダイオードＤ１１→インダクタＬ１で形成される閉ループ回路に電流が流れ、コンデンサＣ１１に電荷が蓄積される。それにより、出力端子Ｏ１１に現れる出力電圧は、電源電圧ＶＤＤの＋側に対し−側、つまり極性を反転させたものとなる。
【０００８】
オペアンプＯＰ１１の出力信号、つまり反転増幅回路６２の出力信号は、誤差増幅回路
６３を構成するオペアンプＯＰ１２に入力される。そのオペアンプＯＰ１２には他に基準電圧Ｖｒｅｆが印加されている。その基準電圧Ｖｒｅｆは、出力端子Ｏ１１に現れるべき出力電圧に対し電圧値の絶対値がＲ１２／Ｒ１１倍となっていて（抵抗Ｒ１１、Ｒ１２の抵抗値もＲ１１、Ｒ１２とする）極性が異なるものである。それによりオペアンプＯＰ１２に、反転増幅回路６２の出力信号の電圧値と基準電圧Ｖｒｅｆの電圧値の差、つまり誤差に応じた電圧値の出力信号を出力させる。そのようにして、誤差増幅回路６３（オペアンプＯＰ１２）が反転増幅回路６２から入力する出力信号に応じた電圧値の出力信号を出力する結果、コンパレータＣＭＰ１１は出力端子Ｏ１１に現れる出力電圧の値が適切なものとなるようなデューティ比（ＰＭＯＳトランジスタＰＭ１１をオンとさせる期間が、発振器（ＯＳＣ）６１から出力される信号の周期、すなわちスイッチング周期に占める割合）の出力信号をドライバー回路ＤＶ１１に出力することになる。
【０００９】
次に図７を参照して、昇圧型ＤＣ−ＤＣコンバータについて具体的に説明する。
その図７では、図６に示す昇圧型ＤＣ−ＤＣコンバータと機能的に同じ、或いは基本的に同じ素子には同一の符号を付している。それにより、その昇圧型のものから異なる部分にのみ着目する形で説明を行う。
【００１０】
ドライバー回路ＤＶ２１は、スイッチング素子であるＮチャネルＭＯＳ  ＦＥＴ（以降「ＮＭＯＳトランジスタ」）ＮＭ１１のゲートに供給する駆動信号を生成し出力する。そのトランジスタＮＭ１１のソースはグランドに接続され、そのドレインにはインダクタＬ１を介して電源電圧ＶＤＤが印加される。また、そのドレインにはダイオードＤ２１のアノードが接続され、そのダイオードＤ２１のカソードにはコンデンサＣ２１、抵抗Ｒ２１及び出力端子Ｏ２１が接続されている。
【００１１】
コンデンサＣ２１は、出力端子Ｏ２１に印加される出力電圧の平滑用素子であり、その他端はグランドに接続されている。抵抗Ｒ２１は、抵抗Ｒ２２と抵抗分圧回路を構成している。その分圧回路は出力端子Ｏ２１とグランド間に配置されており、抵抗Ｒ２１と抵抗Ｒ２２の接続点の電圧が誤差増幅回路６３を構成するオペアンプＯＰ１２に印加される。それにより誤差増幅回路６３（オペアンプＯＰ１２）は、その接続点の電圧と基準電圧Ｖｒｅｆの差に応じた出力信号を出力するようになっている。オペアンプＯＰ１２に基準電圧Ｖｒｅｆと比較させる電圧をその接続点の電圧としているのは、昇圧型であるためである。
【００１２】
ＮＭＯＳトランジスタＮＭ１１がオンすると、インダクタＬ１に電流が流れ、磁気エネルギーが蓄積される。インダクタＬ１を通った電流はトランジスタＮＭ１１を介してグランドに流れる。そのトランジスタＮＭ１１がオフすると、電源電圧ＶＤＤからインダクタＬ１に流れる電流はダイオードＤ２１を介してコンデンサＣ２１に流れ、コンデンサＣ２１に電荷が蓄積される。それにより、ＮＭＯＳトランジスタＮＭ１１をスイッチング周期１周期内でオンさせる期間、つまりデューティ比を調整するＰＷＭ制御により、出力端子Ｏ２１に現れる出力電圧を電源電圧ＶＤＤ以上の所定の電位に維持させることができる。抵抗Ｒ２１及びＲ２２から構成される抵抗分圧回路、並びに誤差増幅回路６３は、デューティ比を調整するＰＷＭ制御を行うためのものである。
【００１３】
ＤＣ−ＤＣコンバータのなかには、複数の出力電圧を生成可能なもの（一つの出力電圧を生成するタイプと区別するために以降、「多出力ＤＣ−ＤＣコンバータ」と呼ぶ）がある。そのなかには、昇圧型、及び反転型の両方の機能を備えたものがある。
【００１４】
昇圧型、及び反転型のＤＣ−ＤＣコンバータは何れもインダクタＬ１を用いて出力電圧を生成している。そのインダクタＬ１は、体積（及び面積）が大きく、小型化は困難である。このため、インダクタの数は、ＤＣ−ＤＣコンバータの大きさへの影響が大きい。そ
れにより、従来の多出力ＤＣ−ＤＣコンバータのなかには、例えば特許文献１及び２に記載されているように、一つのインダクタを時分割して使い、昇圧型、及び反転型の両方の機能を実現させているものがある。また、一つのインダクタを時分割して使い、複数の電圧値の異なる出力電圧を出力可能な昇圧型の多出力ＤＣ−ＤＣコンバータとしては、例えば特許文献３に記載されたものがある。
【特許文献１】特開２００３−３１９６４７号公報
【特許文献２】特開２００３−１６４１４３号公報
【特許文献３】特開２００５−１１７８８６号公報
【特許文献４】特開２００４−７２８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図６及び図７に示すＤＣ−ＤＣコンバータ、並びに上記特許文献１〜３にそれぞれ記載の従来の多出力ＤＣ−ＤＣコンバータは何れも、ＰＷＭ制御により所定電位の出力電圧を生成するようになっている。
【００１６】
周知のように、ＤＣ−ＤＣコンバータが電流を供給する負荷の重さは常に一定とは限らない。その重さは変動するのが普通である。そのＤＣ−ＤＣコンバータは、電池を電源とする電子機器に搭載されることもあり、常に高い効率を実現することが強く要求されている。しかし、ＰＷＭ制御では、特に負荷が軽い状況では高い効率を維持するのが困難である。これらのことから、多出力ＤＣ−ＤＣコンバータでも、負荷の重さに係わらず、常に高い効率を維持させることが重要と考えられる。通常のＤＣ−ＤＣコンバータで軽負荷時の効率も上げるためにＰＦＭ（パルス周波数変調）制御を適用することはしばしばあるが、一つのインダクタを時分割して使う多出力ＤＣ−ＤＣコンバータに関しては、必要な周波数が出力によって異なることから各出力間で同期がとれず、これによりインダクタの時分割制御が適切にできないため、ＰＦＭ制御を適用することができないでいた。
【００１７】
本発明は、負荷の重さに係わらず常に高い効率を維持することのできる、一つのインダクタを時分割して使う多出力ＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のＤＣ−ＤＣコンバータは、第１の電源電位と第２の電源電位の間に、第１のスイッチング素子，インダクタおよび第２のスイッチング素子の順で接続された直列回路を有し、上記インダクタを用いて複数の出力電圧を生成可能なものであり、上記第２のスイッチング素子がオンのままとなっている第１のスイッチング周期に上記第１のスイッチング素子を所定時間オンさせる制御を行い、第１の出力電圧を生成する第１の電圧生成手段と、上記第１のスイッチング周期とは異なる第１のスイッチング素子がオンのままとなっている第２のスイッチング周期に上記第２のスイッチング素子のオン／オフを行い、第２の出力電圧を生成する第２の電圧生成手段と、上記第１の電圧生成手段により生成された上記第１の出力電圧に応じて、上記第１及び第２のスイッチング周期の長さを変更する周期変更手段と、上記第２の電圧生成手段により生成された上記第２の出力電圧に応じて上記第２のスイッチング素子を上記第２のスイッチング周期内でオンさせる期間を変更する期間変更手段と、を具備する。
【００１９】
なお、上記第１及び第２の出力電圧の一方は、上記第１の電源電位および第２の電源電位のうちの高電位側のものより高い昇圧した昇圧電圧であり、他方は上記第１の電源電位および第２の電源電位のうちの低電位側のものより低い反転電圧である、ことが望ましい。また、上記第１及び第２のスイッチング素子、上記第１及び第２の電圧生成手段、上記周期変更手段、並びに上記期間変更手段を一つのモジュールに搭載し、該モジュールをインダクタと一体化させて構成されている、ことが望ましい。このモジュールが半導体集積
回路であるとよい。また、上記第１及び第２のスイッチング周期が交互に続くことが望ましい。
【発明の効果】
【００２０】
本発明では、生成された第１の出力電圧に応じて、第１及び第２の電圧生成手段がそれぞれその周期内でスイッチング素子のオン／オフを行う第１及び第２のスイッチング周期の長さを変更し、生成された第２の出力電圧から、第２のスイッチング周期内で第２のスイッチング素子をオンさせる時間を変更する。また、第１のスイッチング周期における上記第１のスイッチング素子のオン時間を一定とする。そのようにしてＰＦＭ制御を適用するため、出力電圧が印加される負荷の重さに係わらず、常に高い効率を維持させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
図１は、本実施形態によるＤＣ−ＤＣコンバータの回路図である。そのＤＣ−ＤＣコンバータは、反転型、及び昇圧型の機能を搭載した複数の電圧値の異なる出力電圧を生成できるものとして実現されている。
【００２２】
誤差増幅器（本実施形態ではトランス・コンダクタンス・アンプを用いている）ＴＡ１には、基準電圧Ｖｒｅｆが＋入力端子に印加され、反転増幅回路ＩＡ１の出力信号が−入力端子に入力される。ここで、トランス・コンダクタンス・アンプは、＋入力端子への入力電圧が−入力端子への入力電圧より大きいと電流を吐き出し（電流ソース）、−入力端子への入力電圧が＋入力端子への入力電圧より大きいと電流を吸い込み（電流シンク）、その電流の大きさ（絶対値）は−入力端子への入力電圧と＋入力端子への入力電圧の差の絶対値が大きいほど大きくなるものである。誤差増幅器ＴＡ１の出力端子は、ＰチャネルＭＯＳ  ＦＥＴ（以降「ＰＭＯＳトランジスタ」）ＰＭ１のドレインおよび定電流源Ｉ０に接続されている。通常は反転増幅回路ＩＡ１の出力電圧より基準電圧Ｖｒｅｆが高いため、誤差増幅器ＴＡ１の出力は電流ソースとなり、２つの入力電圧値の差に応じた電流Ｉ１を吐き出す。この構成により、ＰＭＯＳトランジスタＰＭ１のドレインには定電流源Ｉ０の定電流（これもＩ０とする）から誤差増幅器ＴＡ１の出力電流Ｉ１を差し引いた電流が流れる（−入力端子への入力電圧がゼロのときの出力電流Ｉ１が、定電流Ｉ０と等しい、もしくは少しだけ小さくなるようにしておく）。ＰＭＯＳトランジスタＰＭ１のドレインとゲートおよびＰＭＯＳトランジスタＰＭ２のゲートが共通接続されて、ＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ２はカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＰＭ１、ＰＭ２のソースには共に電源電圧ＶＤＤが印加されている。このため、誤差増幅器ＴＡ１が出力する出力電流Ｉ１に対し、（Ｉ０−Ｉ１）の電流がＰＭＯＳトランジスタＰＭ１及びＰＭ２を流れる。
【００２３】
電流のコピー側であるＰＭＯＳトランジスタＰＭ２のドレインには、インバータＩＮＶ５、コンデンサＣ１、及びＮチャネルＭＯＳ  ＦＥＴ（以降「ＮＭＯＳトランジスタ」）ＮＭ１のドレインが接続されている。コンデンサＣ１の他端、及びＮＭＯＳトランジスタＮＭ１のソースはそれぞれグランドと接続されている。インバータＩＮＶ５の出力信号はノアゲートＮＯＲに入力される。
【００２４】
そのノアゲートＮＯＲには、他にインバータＩＮＶ４の出力信号が入力される。それによりノアゲートＮＯＲは、２つのインバータＩＮＶ４及び５の出力信号の論理和の否定を表す出力信号をドライバー回路ＤＶ１に出力する。そのノアゲートＮＯＲが出力する出力信号は、２つのインバータＩＮＶ４及び５がそれぞれ出力する出力信号（のレベル）が共にＬ（Low）、つまりその論理値が共に０のときのみＨ（High：論理値が１）となる。ノードＨは、ノアゲートＮＯＲの出力側のノードである。
【００２５】
ドライバー回路ＤＶ１が出力する出力信号は、スイッチング素子であるＰＭＯＳトランジスタＰＭ３のゲートに入力される駆動信号である。そのドライバー回路ＤＶ１は、ノアゲートＮＯＲから入力した出力信号がＬとなっている間、ＰＭＯＳトランジスタＰＭ３をオンさせるレベルの駆動信号を出力する。
【００２６】
ＰＭＯＳトランジスタＰＭ３のソースには電源電圧ＶＤＤが印加され、そのドレインはインダクタＬ及びダイオードＮＤのカソードと接続されている。そのダイオードＮＤのアノードには、出力端子Ｏ１、他端がグランドと接続されたコンデンサＣｏ１、及び抵抗Ｒ１が接続されている。コンデンサＣｏ１は出力端子Ｏ１に印加される出力電圧の平滑用素子である。抵抗Ｒ１の他端はオペアンプＯＰ１の反転入力端子、及び抵抗Ｒ２と接続され、抵抗Ｒ２の他端はオペアンプＯＰ１の出力端子に接続されており、それらは反転増幅回路ＩＡ１を構成している。それにより、反転増幅回路ＩＡ１から誤差増幅器ＴＡ１に入力される出力信号は、出力端子Ｏ１に印加されている出力電圧の極性を反転させたものとなっている。
【００２７】
上記ダイオードＮＤの代わりに、ＰＭＯＳトランジスタ、或いはＮＭＯＳトランジスタをダイオード接続させたものを採用しても良い、これは後述するダイオードＰＤでも同様である。
【００２８】
インダクタＬの他端は、ＮＭＯＳトランジスタＮＭ２のドレインと接続され、そのトランジスタＮＭ２のソースはグランドと接続されている。すなわち、第１の電源電位であるグランドと第２の電源電位である電源電圧ＶＤＤ（＞グランド）の間に、第１のスイッチング素子であるＮＭＯＳトランジスタＮＭ２、インダクタＬおよび第２のスイッチング素子であるＰＭＯＳトランジスタＰＭ３の順で接続された直列回路が接続されている構成となっている。これにより、インダクタＬを通る電流ＩＬがＮＭＯＳトランジスタＮＭ２、グランド（グランド配線）、コンデンサＣｏ１、及びダイオードＮＤを介して流れる閉ループ回路が形成可能となっている。その閉ループ回路により、出力端子Ｏ１には電源電圧ＶＤＤの極性を反転させた出力電圧が印加される構成となっている。
【００２９】
上述した部分の回路構成は、反転型ＤＣ−ＤＣコンバータとして機能するためのものであり、その出力電圧は第１の電源電位であるグランドより低いもの（負電圧）となっている。このため、反転増幅回路ＩＡ１を用いて、出力端子Ｏ１に印加されている出力電圧の極性を反転させた出力信号を誤差増幅器ＴＡ１に入力させている。それにより、誤差増幅器ＴＡ１が出力する出力信号の電流値は、基準電圧Ｖｒｅｆと出力電圧の絶対値との間の電位差（誤差）に応じたものとなっている。出力端子Ｏ１に印加される出力電圧については以降「反転出力電圧」と呼ぶことにする。
【００３０】
ＰＭＯＳトランジスタＰＭ２に流れる電流の大きさに応じて、コンデンサＣ１に電荷が蓄積される速さ、つまりＰＭＯＳトランジスタＰＭ２のドレインとコンデンサＣ１の接続点であるノードＥの電圧が上昇する速さが変化する。その速さに応じて、インバータＩＮＶ５の出力信号に相当する、その出力側であるノードＦで電圧レベルがＨからＬに移行するタイミング、すなわちノードＥの電圧がインバータＩＮＶ５の閾値電圧に達するタイミングが変化する。このタイミングはＰＭＯＳトランジスタＰＭ２に流れる電流が大きいほど、すなわち誤差増幅器ＴＡ１が出力する出力電流Ｉ１が小さいほど早くなる。すなわち、出力端子Ｏ１の出力電圧が目標値に近いほど上記タイミングは早くなる。逆に、出力端子Ｏ１の出力電圧が目標値から遠いほど上記タイミングは遅くなる。
【００３１】
そのコンデンサＣ１における電荷の蓄積自体は、ＮＭＯＳトランジスタＮＭ１がオフ状態のときに行われる。そのゲートにはインバータＩＮＶ４の出力信号が入力されるため、
その出力信号がＬの場合にオフ状態となり、電荷の蓄積が可能となる。上記ノアゲートＮＯＲが出力する出力信号がＬとなるには、インバータＩＮＶ４の出力信号がＬでなければならない。このようなことから、インバータＩＮＶ４の出力信号がＬとなっている間は、ＰＭＯＳトランジスタＰＭ３をオンさせることが可能な期間、つまり反転型ＤＣ−ＤＣコンバータとして動作可能な期間である。
【００３２】
ノードＦで電圧レベルがＨからＬに移行するタイミングはその期間内で変化する。ＬからＨへの移行は、その期間の終了によって生じる。このことから、そのタイミングは、その期間内でＰＭＯＳトランジスタＰＭ３をオンさせる時間を変化させる。それにより反転出力電圧は、その期間内でＰＭＯＳトランジスタＰＭ３をオンさせる時間を変化させて調整するＰＷＭ制御により維持するようになっている。
【００３３】
上述した以外の回路構成は、主に昇圧型ＤＣ−ＤＣコンバータとして機能するためのものである。
誤差増幅器（トランス・コンダクタンス・アンプ）ＴＡ２には、基準電圧Ｖｒｅｆ、並びに抵抗Ｒ３及びＲ４間の電圧が印加され、その誤差増幅器ＴＡ２からは、それらの電圧値の差に応じた電流値の出力信号がＰＭＯＳトランジスタＰＭ４のドレインに出力される。ＰＭＯＳトランジスタＰＭ４のドレインとゲートおよびＰＭＯＳトランジスタＰＭ５のゲートが共通接続されて、ＰＭＯＳトランジスタＰＭ４とＰＭＯＳトランジスタＰＭ５はカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＰＭ４、ＰＭ５のソースには共に電源電圧ＶＤＤが印加されている。このため、誤差増幅器ＴＡ２が出力する出力信号に応じた同じ値の電流がＰＭＯＳトランジスタＰＭ４及びＰＭ５を流れる。
【００３４】
電流のコピー側であるＰＭＯＳトランジスタＰＭ５のドレインには、インバータＩＮＶ７が接続され、そのトランジスタＰＭ５は、そのインバータＩＮＶ７の電流源として機能する。すなわち、インバータＩＮＶ７は直列接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、さらにＰＭＯＳトランジスタＰＭ５のドレインがインバータＩＮＶ７を構成するＰＭＯＳトランジスタのソースに接続されていて、インバータＩＮＶ７への入力電圧がＬとなると、インバータＩＮＶ７を構成する上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオン及びオフして後述のコンデンサＣ２にトランジスタＰＭ５の電流が流れるよう構成されている。
【００３５】
インバータＩＮＶ７の出力側には、インバータＩＮＶ１の他に、他端がグランドと接続されたコンデンサＣ２が接続されている。インバータＩＮＶ１の出力信号はインバータＩＮＶ２に入力され、そのインバータＩＮＶ２の出力信号は、インバータＩＮＶ７及びＩＮＶ６にそれぞれ入力される。
【００３６】
上記コンデンサＣ２に電荷が蓄積される速さ、つまりインバータＩＮＶ７の出力側であるノードＡの電圧が上昇する速さは、ＰＭＯＳトランジスタＰＭ５からインバータＩＮＶ７に供給される電流の大きさに依存する。インバータＩＮＶ１が動作する閾値電圧よりノードＡの電圧が高くなると、インバータＩＮＶ１の出力信号はＨからＬに変化する。その変化により、インバータＩＮＶ２の出力信号はＬからＨに変化、つまりその出力側でありかつインバータＩＮＶ７の入力信号であるノードＢの電圧はＬレベルからＨレベルに変化する。その変化により、インバータＩＮＶ７を構成するＰＭＯＳトランジスタがオフしてコンデンサＣ２への電荷の供給が停止するとともに、インバータＩＮＶ７を構成するＮＭＯＳトランジスタがオンしてコンデンサＣ２に蓄積された電荷が放電され、ノードＡの電圧は閾値電圧以下（グランドレベル）まで低下する。
【００３７】
ノードＡの電圧が閾値電圧以下まで低下すると、インバータＩＮＶ１の出力信号はＬからＨに変化する。その変化により、インバータＩＮＶ２の出力信号はＨからＬに変化する
。このため、インバータＩＮＶ７によるコンデンサＣ２への電荷の蓄積が再開することになる。
【００３８】
上述したようなことから、コンデンサＣ２への電荷の蓄積が再開してから次に再開するまでの期間（周期）の長さは、ＰＭＯＳトランジスタＰＭ５からインバータＩＮＶ７に供給される電流の大きさに応じて変化する。それにより、インバータＩＮＶ１、２及び７、並びにコンデンサＣ２は、ＰＭＯＳトランジスタ５から供給される電流の大きさに応じた周期でパルスを出力する発振器として機能する。本実施形態では、その発振器の周期を必要に応じて調整するＰＦＭ制御を行うようになっている。
【００３９】
インバータＩＮＶ２の出力信号を入力するインバータＩＮＶ６には、電源電圧ＶＤＤが印加される定電流源ＩＳから一定電流が供給され（インバータＩＮＶ６と定電流源ＩＳの関係は、インバータＩＮＶ７とＰＭＯＳトランジスタＰＭ５の関係と同様である）、その出力側はインバータＩＮＶ３、及び他端がグランドに接続されたコンデンサＣ３とそれぞれ接続されている。このため、インバータＩＮＶ３は、インバータＩＮＶ６への入力電圧がＨからＬに変化した後、自身の閾値電圧、定電流源ＩＳから供給される電流、及びコンデンサＣ３の容量で決まる時間、出力信号がＨの状態を維持させる。
【００４０】
インバータＩＮＶ３の出力信号は、オアゲートＯＲ及び奇数偶数タイミング発生回路ＦＦにそれぞれ入力される。その発生回路ＦＦは、例えばＴフリップフロップ回路であり、入力信号がＬからＨに切り替わる度に、出力信号の状態を反転、つまりＬ→Ｈ、或いはＨ→Ｌに変化させる。その出力信号は、オアゲートＯＲ、及びインバータＩＮＶ４に入力される。ノードＣはインバータＩＮＶ３の出力側のノードであり、ノードＤは発生回路ＦＦの出力側のノードである。
【００４１】
そのオアゲートＯＲは、奇数偶数タイミング発生回路ＦＦ及びインバータＩＮＶ３の出力信号を入力し、それらの論理和を表す出力信号をドライバー回路ＤＶ２に出力する。そのドライバー回路ＤＶ２は、ＮＭＯＳトランジスタＮＭ２駆動用のものであり、その出力信号がＨ、つまりオアゲートＯＲの出力側であるノードＧの電圧がＨレベルのときにＮＭＯＳトランジスタＮＭ２をオンさせる。
【００４２】
ＮＭＯＳトランジスタＮＭ２のドレインには、インダクタＬの他に、ダイオードＰＤのアノードと接続されている。そのダイオードＰＤのカソードには、他端がグランドと接続されたコンデンサＣｏ２、抵抗Ｒ３及び出力端子Ｏ２が接続されている。
【００４３】
本実施形態では、出力端子Ｏ２には電源電圧ＶＤＤを昇圧した出力電圧を印加するようになっている。このため、出力端子Ｏ２とグランド間に、抵抗Ｒ３及びＲ４からなる抵抗分圧回路を配置し、それら抵抗間の電圧を誤差増幅器ＴＡ２により基準電圧Ｖｒｅｆと比較させるようにしている。それにより、誤差増幅器ＴＡでは、抵抗間の電圧と基準電圧Ｖｒｅｆとの差が大きくなれば、負荷の重さがより重くなったと見なし、より大きい電流の出力信号を出力する。逆に、抵抗間の電圧と基準電圧Ｖｒｅｆとの差が小さくなれば、負荷の重さがより軽くなったと見なし、より小さい電流の出力信号を出力する。この出力信号をコピーしたものがコンデンサＣ２を充電するものになるから、負荷がより軽くなれば周期はより長くし、負荷がより重くなれば周期をより短くするＰＦＭ制御を実現させることができる。そのようなＰＦＭ制御を採用することにより、負荷の重さに係わらず、常に高い効率を維持することができる。
【００４４】
本実施形態において、インバータＩＮＶ４の出力信号がＬのとき、ＰＭＯＳトランジスタＰＭ３はインバータＩＮＶ５の出力信号に従いオン／オフする。このとき、インバータＩＮＶ４への入力信号は出力信号と逆のＨであり、これがオアゲートＯＲに入力されるの
でＮＭＯＳトランジスタＮＭ２はオンのままとなる。これにより、ＤＣ−ＤＣコンバータは反転型として動作する。これは、奇数偶数タイミング発生回路ＦＦの出力信号がＨ、つまりノードＤの電圧がＨレベルのときに反転型として動作することを意味する。一方、インバータＩＮＶ４の出力信号がＨのとき、これがノアゲートＮＯＲに入力されるのでＰＭＯＳトランジスタＰＭ３はオンのままとなる。このとき、インバータＩＮＶ４への入力信号は出力信号と逆のＬであり、これがオアゲートＯＲに入力されるので、ＮＭＯＳトランジスタＮＭ２はインバータＩＮＶ３の出力信号に従いオン／オフする。これにより、ＤＣ−ＤＣコンバータは昇圧型として動作する。これは、奇数偶数タイミング発生回路ＦＦの出力信号がＬ、つまりノードＤの電圧がＬレベルのときに昇圧型として動作することを意味する。
【００４５】
すなわち、ノードＤの電圧がＨレベルのときは反転型、その電圧がＬレベルのときは昇圧型として動作する。そのようにして、インダクタＬは時分割で制御されて各出力電圧の生成に用いられる。
【００４６】
図２は、各ノードＡ〜Ｈの電圧、及びインダクタＬを流れる電流の時間変化を示すタイミングチャートである。次に図２を参照して、本実施形態によるＤＣ−ＤＣコンバータの動作について具体的に説明する。ここでは、時刻Ｔ１〜５の各時刻での動作の変化に着目する形で説明することとする。
【００４７】
ノードＡでは、インバータＩＮＶ７への入力信号がＬとなることで上記のようにコンデンサＣ２への電荷の蓄積が開始され、電圧が徐々に上昇する。その電圧がインバータＩＮＶ１の閾値電圧を超えると、そのインバータＩＮＶ１の出力信号はＨからＬに変化し、その変化によって、インバータＩＮＶ２の出力信号（ノードＢの信号）がＬからＨに変化する。その変化により、インバータＩＮＶ７の出力が反転すると（インバータＩＮＶ７を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオフ及びオンすると）、ノードＡの電圧はグランドレベルまで低下する。その低下はインバータＩＮＶ２の出力信号をＨからＬに変化させる。このようなことから、インバータＩＮＶ２の出力信号はパルス状にＨとなる。その出力信号がＨとなってから次にＨとなるまでの周期が、誤差増幅器ＴＡ２の出力信号によって制御される。
【００４８】
インバータＩＮＶ２の出力信号がＨ、つまりノードＢの電圧がＨレベルとなると、インバータＩＮＶ６の出力は反転し（インバータＩＮＶ６を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオフ及びオンする）、インバータＩＮＶ３の出力信号はＬからＨとなる。次にノードＢの電圧がＨレベルからＬレベルに変化すると、インバータＩＮＶ６の出力がさらに反転し（今度はインバータＩＮＶ６を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれオン及びオフする）、コンデンサＣ３への電荷の蓄積が開始される。その蓄積により、コンデンサＣ３の端子間電圧が上昇し、インバータＩＮＶ３の閾値電圧を超えると、そのインバータＩＮＶ３の出力信号はＨからＬに変化する。そのため、インバータＩＮＶ３の出力側であるノードＣの電圧は、ノードＢの電圧がＨレベルとなることでＨレベルとなり、ノードＢの電圧がＬレベルに変化した後も一定時間、Ｈレベルを維持する。
【００４９】
ノードＤ、つまり奇数偶数タイミング発生回路ＦＦの出力信号がＨからＬに変化する時刻Ｔ１では、ノードＣの電圧はＬレベルからＨレベルに変化するため、オアゲートＯＲの出力側であるノードＧの電圧はＨレベルとなる。また、ノアゲートＮＯＲの出力側であるノードＨの電圧はＬレベルである。それにより、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ２は共にオンされ、インダクタＬに電流ＩＬが流れる。ノードＤの電圧がＬレベルのときには、インバータＩＮＶ４を介してＮＭＯＳトランジスタＮＭ１がオンされるため、ノードＥの電圧はＬレベル（グランドレベル）を維持する。
【００５０】
ノードＣの電圧がＨレベルからＬレベルに変化する時刻Ｔ２では、その変化によりノードＧの電圧はＨレベルからＬレベルに変化し、ＮＭＯＳトランジスタＮＭ２はオフされる。そのオフにより、インダクタＬは蓄積した磁気エネルギーにより電流ＩＬを供給し、その電流ＩＬはダイオードＰＤを介してコンデンサＣｏ２に流れ、電荷を蓄積させる。それにより、出力端子Ｏ２に昇圧出力電圧が印加される。
【００５１】
奇数偶数タイミング発生回路ＦＦの出力信号がＬからＨに変化する時刻Ｔ３では、ＮＭＯＳトランジスタＮＭ１がオフされるため、コンデンサＣ１への電荷の蓄積が開始され、ノードＥの電圧が上昇を始める。このため、その時点ではインバータＩＮＶ５の出力側であるノードＦの電圧はＨレベル、ノアゲートＮＯＲの出力側であるノードＨの電圧はＬレベルである。ノードＧの電圧はＨレベルである。それにより、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ２は共にオンされ、インダクタＬに電流ＩＬが流れることとなる。奇数偶数タイミング発生回路ＦＦの出力信号がＬからＨに変化することでコンデンサＣ１への電荷の蓄積が開始されるため、反転出力電圧を一定に維持するためのＰＷＭ制御はＰＦＭ制御と同期して行われる。
【００５２】
ノードＥの電圧がインバータＩＮＶ５の閾値電圧を超えた時刻Ｔ４でインバータＩＮＶ５の出力信号はＨからＬとなり、ノードＦの電圧はＬレベルとなる。そのため、ノアゲートＮＯＲが出力する出力信号はＬからＨに変化し、ノードＨの電圧はＨレベルとなる。それにより、ＰＭＯＳトランジスタＰＭ３はオフされる。
【００５３】
このとき、ノードＧの電圧はＨレベルを維持しているため、ＮＭＯＳトランジスタＮＭ２はオン状態を継続する。そのオン状態を継続することにより、蓄積された磁気エネルギーによってインダクタＩＬを流れた電流ＩＬは、ＮＭＯＳトランジスタＮＭ２及びグランド配線を介してコンデンサＣｏ１に供給される。この結果、昇圧出力電圧が出力端子Ｏ２に印加されることになる。その後、奇数偶数タイミング発生回路ＦＦの出力信号が再度ＨからＬに変化する時刻Ｔ５になると、上記時刻Ｔ１のときと同じ動作が行われることになる。
【００５４】
特許文献３に記載の従来の多出力ＤＣ−ＤＣコンバータでは、特許文献３の図１に示すように、スイッチング素子ＳＷ１以外に昇圧した出力電圧毎に切り替え用スイッチ素子を用意している。これらのスイッチング素子及び切り替え用スイッチ素子は、高耐圧かつ／または大電流対応の大容量トランジスタを採用しなければならないため、半導体チップのサイズの増大や、コストの上昇を招く要因となる。特許文献３の図１においては、２つの出力ＶＯ１、ＶＯ２に対し、３つの大容量トランジスタＳＷ１、ＳＷ２、ＳＷ３を必要としている。
【００５５】
これに対し、本実施形態では、スイッチング素子であるＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ２はインダクタＬに流れる電流ＩＬの制御用であり、出力電圧の数に係わらず用意されるものである。出力電圧として、反転出力電圧、及び昇圧出力電圧を生成する場合、それらのスイッチング素子によりインダクタＬの電流ＩＬが流れる先はダイオードＮＤやＰＤ（これらは特許文献３のダイオード３１、３２に対応するものである）により制御することができる。このため、特許文献３に記載の従来の多出力ＤＣ−ＤＣコンバータとは異なり、出力電圧毎に切り替え用スイッチ素子を別に用意する必要性は回避される。
【００５６】
以降は、図３〜図５を参照して、本実施形態によるＤＣ−ＤＣコンバータの外観について具体的に説明する。
図３は、本実施形態によるＤＣ−ＤＣコンバータの断面図である。そのＤＣ−ＤＣコン
バータは、回路モジュールとしてのＩＣ（半導体集積回路）３１に、インダクタＬが形成されたフェライト基板３８をアンダーフィル（例えばエポキシ系接着剤）３３により取り付けた形で製造されている。そのＩＣ３１には、図１に示す回路要素のインダクタＬを除く全てが実装されている。
【００５７】
図４は、ＩＣ３１の外観を説明する図である。図４（ａ）は上から見た透視図（フェライト基板３８と向き合う側と反対側の面から下を透視した図であり、透視された背面側のスタッドバンプ３２が実線で示されている）、図４（ｂ）は図４（ａ）のＸ−Ｘ線断面図である。図５は、フェライト基板３８の外観を説明する図である。図５（ａ）は下面の銅配線も一緒に示したフェライト基板３８の上面図（ＩＣ３１と向き合う側の平面図）、図５（ｂ）は図５（ａ）のＸ−Ｘ線断面図である。
【００５８】
図３及び図４に示すように、ＩＣ３１の背面側には、スタッドバンプ３２が複数、配置され、一方のフェライト基板３８には、そのスタッドバンプ３２の配置に合わせて、電極３５が形成されている。
【００５９】
フェライト基板３８の表面、及び裏面にはそれぞれ、銅配線３４が形成されている。その銅配線３４は、インダクタＬを構成する配線であり、スルーホール３６に挿入された導体により接続されている。銅配線３４のインダクタＬで端部に相当する部分は何れかのスタッドバンプ３２と接続されている。それにより、ＩＣ３１側から電流を供給できるようになっている。フェライト基板３８全体は、保護膜３７に覆われた形となっている。
【００６０】
上述したように、本実施形態によるＤＣ−ＤＣコンバータは、インダクタＬが形成されたフェライト基板３８をＩＣ３１を取り付けた形で製造されている。それにより、１個のモジュール（部品）として扱えるようにしている。そのようにして、高い取扱性を実現させ、電子機器への適用をより容易とさせている。
【００６１】
なお、本実施形態では、昇圧出力電圧の生成にＰＦＭ制御を適用し、反転出力電圧の生成にＰＷＭ制御（ＰＦＭ制御に同期させたＰＷＭ制御）を適用しているが、適用する制御方式はその逆としても良い。
【図面の簡単な説明】
【００６２】
【図１】本実施形態によるＤＣＤＣコンバータの回路図である。
【図２】各ノードＡ〜Ｈの電圧、及びインダクタＬを流れる電流の時間変化を示すタイミングチャートである。
【図３】本実施形態によるＤＣ−ＤＣコンバータの断面図である。
【図４】ＩＣ３１の外観を説明する図である。
【図５】フェライト基板３８の外観を説明する図である。
【図６】入力電圧の極性を反転させた出力電圧を生成する一般的な反転型ＤＣ−ＤＣコンバータの回路図である。
【図７】入力電圧より高い出力電圧を生成する一般的な昇圧型ＤＣ−ＤＣコンバータの回路図である。
【符号の説明】
【００６３】
Ｃ１〜３、Ｃｏ１、Ｃｏ２    コンデンサ
ＤＶ１、ＤＶ２    ドライバー回路
ＩＡ１    反転増幅回路
ＩＮＶ１〜ＩＮＶ７    インバータ
ＩＳ    定電流源
ＦＦ    奇数偶数タイミング発生回路
ＮＭ１、ＮＭ２    ＮＭＯＳトランジスタ
ＮＤ、ＰＤ    ダイオード
ＯＰ１    オペアンプ
Ｏ１、Ｏ２    出力端子
ＰＭ１〜ＰＭ５    ＰＭＯＳトランジスタ
Ｒ１〜Ｒ４    抵抗
ＴＡ１、ＴＡ２    誤差増幅器
ＶＤＤ    電源電圧
【図１】
0005088073.tif 000002
【図２】
0005088073.tif 000003
【図３】
0005088073.tif 000004
【図４】
0005088073.tif 000005
【図５】
0005088073.tif 000006
【図６】
0005088073.tif 000007
【図７】
0005088073.tif 000008