(57)【特許請求の範囲】
【請求項１】
少なくとも一部が導電性の高分子材料により形成されている発光機能層と、該発光機能層を介して対向して配置された画素電極及び対向電極と、を備えた発光素子と、
前記発光素子において発光された光の放射側に配置され、透明な誘電体層と、該誘電体層を介して対向して配置された透明な一対の電極を備えたコンデンサ構造を有し、表示データに応じた電圧成分を保持し、前記発光素子と平面的に重なる電圧保持部と、
前記電圧保持部に保持された電圧成分に基づいて、所定の電流値を有する駆動電流を前記発光素子に供給する駆動トランジスタと、
を有し、
前記電圧保持部の前記一対の電極のうち一方の電極が、前記駆動トランジスタのソース電極及びドレイン電極と同層に形成されるコンタクト層を介して、前記駆動トランジスタのゲート電極に接続され、前記一対の電極のうち他方の電極が前記駆動トランジスタのソース電極又はドレイン電極に接続され、
前記電圧保持部の一対の電極のうち、前記発光素子側に形成された前記他方の電極が、前記発光素子の前記画素電極と共用されていることを特徴とする表示パネル。
【請求項２】
前記電圧保持部は、前記一対の電極のうち少なくともいずれか一方が、導電性の高分子材料により形成されていることを特徴とする請求項１記載の表示パネル。
【請求項３】
前記発光素子は、前記画素電極が光透過性の導電性材料により形成され、前記対向電極が光反射性の導電性材料により形成されていることを特徴とする請求項１記載の表示パネル。
【請求項４】
前記電圧保持部の前記一対の電極のうちの前記一方の電極と同層に形成され、前記発光素子の駆動制御に伴って印加電圧が切り換え設定される駆動配線層に対して、前記電圧保持部の前記一対の電極のうちの前記他方の電極が、前記一方の電極より近接するように形成されていることを特徴とする請求項１乃至３のいずれかに記載の表示パネル。
【請求項５】
発光素子と、駆動トランジスタと、前記発光素子において発光された光の放射側に前記発光素子と平面的に重なって配置された電圧保持部とを備えた表示パネルの製造方法において、
基板上に、表示データに応じた電圧成分を保持する前記電圧保持部の透明な第１の電極を形成する工程と、
前記基板上に、前記電圧保持部に保持された電圧成分に基づいて、所定の電流値を有する駆動電流を前記発光素子に供給する前記駆動トランジスタを形成する工程と、
前記駆動トランジスタのソース電極及びドレイン電極と同層に形成されるコンタクト層を形成し、前記電圧保持部の前記第１の電極を、前記コンタクト層を介して前記駆動トランジスタのゲート電極に接続する工程と、
前記駆動トランジスタのソース電極又はドレイン電極に接続されている前記発光素子の画素電極と共用され、透明な誘電体層を介して前記第１の電極に対向するように、前記電圧保持部の透明な第２の電極を形成する工程と、
前記第２の電極上に少なくとも一部が導電性の高分子材料により形成された、前記発光素子の発光機能層を形成する工程と、
前記発光機能層を介して前記画素電極に対向する、前記発光素子の対向電極を形成する工程と、
を含むことを特徴とする表示パネルの製造方法。
【請求項６】
前記電圧保持部の第２の電極は、前記発光機能層の一部を形成する導電性の高分子材料により形成されていることを特徴とする請求項５記載の表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル及びその製造方法に関し、特に、有機エレクトロルミネッセンス素子等の発光素子を有する表示パネル、及び、該表示パネルの製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置（ＬＣＤ）に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のような自発光素子を２次元配列した表示パネルを備えた発光素子型の表示装置の研究開発が盛んに行われている。
【０００３】
このような発光素子型の表示装置においては、液晶表示装置に比較して表示応答速度が速く、視野角依存性も小さく、また、液晶表示装置のようにバックライトや導光板を必要としないという特徴を有している。そのため、今後様々な電子機器への適用が期待されている。
【０００４】
そして、このような表示装置にあっては、表示パネルに配列される各表示画素ごとに、発光素子（有機ＥＬ素子等）を所望の輝度階調で発光させるための画素回路（画素駆動回路）を設けたアクティブマトリクス駆動方式が知られている。この画素回路としては、１又は複数の薄膜トランジスタ等のスイッチング素子や配線層を備えたものが知られている。
【０００５】
例えば特許文献１には、電圧信号によって電流制御されたアクティブマトリクス駆動方式の表示装置（有機ＥＬディスプレイ装置）であって、画像データ（表示データ）に応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す電流制御用薄膜トランジスタと、この電流制御用薄膜トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用薄膜トランジスタと、上記電圧信号に応じた電圧成分が保持されるコンデンサとが、画素ごとに設けられた回路構成が記載されている。
【０００６】
【特許文献１】特開平８−３３０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したような画素回路を各画素ごとに設けた場合、例えば表示パネルの高精細化等に伴って各画素の形成面積が小さくなると、コンデンサの形成面積も制約されてしまい、表示データに応じた電圧成分を保持するだけの十分な容量を確保することができなくなる。そのため、発光素子（有機ＥＬ素子等）を所望の輝度階調で発光動作させることができなくなって、表示画質の劣化を招くという問題を有していた。
【０００８】
そこで、本発明は、上述した問題点に鑑み、表示データに応じた適切な輝度階調で発光素子を発光動作させて良好な表示画質を実現することができる表示パネル及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の発明に係る表示パネルは、少なくとも一部が導電性の高分子材料により形成されている発光機能層と、該発光機能層を介して対向して配置された画素電極及び対向電極と、を備えた発光素子と、
前記発光素子において発光された光の放射側に配置され、透明な誘電体層と、該誘電体層を介して対向して配置された透明な一対の電極を備えたコンデンサ構造を有し、表示データに応じた電圧成分を保持し、前記発光素子と平面的に重なる電圧保持部と、
前記電圧保持部に保持された電圧成分に基づいて、所定の電流値を有する駆動電流を前記発光素子に供給する駆動トランジスタと、
を有し、
前記電圧保持部の前記一対の電極のうち一方の電極が、前記駆動トランジスタのソース電極及びドレイン電極と同層に形成されるコンタクト層を介して、前記駆動トランジスタのゲート電極に接続され、前記一対の電極のうち他方の電極が前記駆動トランジスタのソース電極又はドレイン電極に接続され、
前記電圧保持部の一対の電極のうち、前記発光素子側に形成された前記他方の電極が、前記発光素子の前記画素電極と共用されていることを特徴とする。

【００１０】
請求項２記載の発明は、請求項１記載の表示パネルにおいて、前記電圧保持部は、前記一対の電極のうち少なくともいずれか一方が、導電性の高分子材料により形成されていることを特徴とする。
請求項３記載の発明は、請求項１記載の表示パネルにおいて、前記発光素子は、前記画素電極が光透過性の導電性材料により形成され、前記対向電極が光反射性の導電性材料により形成されていることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の表示パネルにおいて、前記電圧保持部の前記一対の電極のうちの前記一方の電極と同層に形成され、前記発光素子の駆動制御に伴って印加電圧が切り換え設定される駆動配線層に対して、前記電圧保持部の前記一対の電極のうちの前記他方の電極が、前記一方の電極より近接するように形成されていることを特徴とする。
請求項５記載の発明に係る表示パネルの製造方法は、発光素子と、駆動トランジスタと、前記発光素子において発光された光の放射側に前記発光素子と平面的に重なって配置された電圧保持部とを備えた表示パネルの製造方法において、
基板上に、表示データに応じた電圧成分を保持する前記電圧保持部の透明な第１の電極を形成する工程と、
前記基板上に、前記電圧保持部に保持された電圧成分に基づいて、所定の電流値を有する駆動電流を前記発光素子に供給する前記駆動トランジスタを形成する工程と、
前記駆動トランジスタのソース電極及びドレイン電極と同層に形成されるコンタクト層を形成し、前記電圧保持部の前記第１の電極を、前記コンタクト層を介して前記駆動トランジスタのゲート電極に接続する工程と、
前記駆動トランジスタのソース電極又はドレイン電極に接続されている前記発光素子の画素電極と共用され、透明な誘電体層を介して前記第１の電極に対向するように、前記電圧保持部の透明な第２の電極を形成する工程と、
前記第２の電極上に少なくとも一部が導電性の高分子材料により形成された、前記発光素子の発光機能層を形成する工程と、
前記発光機能層を介して前記画素電極に対向する、前記発光素子の対向電極を形成する工程と、
を含むことを特徴とする。
請求項６記載の発明は、請求項５記載の表示パネルの製造方法において、前記電圧保持部の第２の電極は、前記発光機能層の一部を形成する導電性の高分子材料により形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明に係る表示パネル及びその製造方法によれば、発光素子を表示データに応じて適切に発光動作させて良好な表示画質を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る表示パネル及びその製造方法について、実施の形態を示して詳しく説明する。ここで、以下に示す実施形態においては、表示画素を構成する発光素子として有機ＥＬ素子を適用した場合について説明する。
【００１３】
＜第１の実施形態＞
（表示パネル）
まず、本発明に係る表示パネル（有機ＥＬパネル）及び表示画素について説明する。
図１は、本発明に係る表示パネルの画素配列状態の一例を示す概略平面図であり、図２は、本発明に係る表示パネルに２次元配列される各表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。なお、図１に示す平面図においては、説明の都合上、表示パネル（基板）に配列された各表示画素に設けられる画素電極の配置と各配線層の配設構造との関係のみを示し、各表示画素の有機ＥＬ素子を発光駆動するために、各表示画素に設けられる図２に示す画素駆動回路内のトランジスタ等の表示を省略した。また、図１においては、画素形成領域内の画素電極及び各配線の配置を明瞭にするために、便宜的にハッチングを施して示した。
【００１４】
図１に示すように、本実施形態に係る表示パネル１０は、ガラス基板等の透明な基板１１の一面側（紙面手前側）の表示領域に、複数の表示画素ＰＩＸがマトリクス状に配列されている。また、表示パネル１０の図面上下方向（すなわち列方向）には、複数のデータラインＬｄが配設され、当該データラインＬｄに直交して図面左右方向（すなわち行方向）に複数の選択ラインＬｓ及び複数の電源電圧ライン（例えばアノードライン）Ｌｖが配設されている。
【００１５】
ここで、上記表示パネル１０を備えた表示装置がカラー表示に対応している場合には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色それぞれの色画素となる表示画素ＰＩＸが図面左右方向にこの順で繰り返し配列されるとともに、図面上下方向に同一色の表示画素ＰＩＸが複数配列される。この場合には、左右方向に隣接するＲＧＢの三つの表示画素ＰＩＸを一組として一つの画素となる。単一色発光の色画素のみの表示パネル１０を備えた表示装置の場合、一つの表示画素が一つの画素となる。
【００１６】
そして、カラー表示に対応した表示パネル１０において、後述する製造方法に示すように、高分子系或いは低分子系の有機材料を塗布して有機ＥＬ層を形成する場合にあっては、例えば絶縁性材料からなるバンク１７（隔壁；詳しくは後述する）が、基板１１の一面側から突出し、色画素（表示画素ＰＩＸ）ごとにそれぞれの形成領域を取り囲むように柵状又は格子状の平面パターンを有して配設されている。これにより、画素形成領域Ｒpx内における有機ＥＬ素子ＯＬＥＤの形成領域（後述するＥＬ素子形成領域Ｆpx）が画定される。
【００１７】
各表示画素ＰＩＸ（又は色画素）は、具体的には、例えば図２に示すように、基板１１上に複数のトランジスタ（薄膜トランジスタ等）からなる画素駆動回路（上述した画素回路に相当する）ＤＣと、当該画素駆動回路ＤＣにより生成される発光駆動電流（駆動電流）が、上記画素電極１４に供給されることにより発光動作する有機ＥＬ素子（発光素子）ＯＬＥＤと、を備えた回路構成を適用することができる。
【００１８】
画素駆動回路ＤＣは、例えば図２に示すように、ゲート端子が表示パネル１０（基板１１）の行方向に配設された選択ラインＬｓに、ドレイン端子が上記電源電圧ラインＬｖに、ソース端子が接点Ｎ１１に各々接続されたトランジスタＴｒ１１と、ゲート端子が選択ラインＬｓに、ソース端子が表示パネル１０の列方向に配設されたデータラインＬｄに、ドレイン端子が接点Ｎ１２に各々接続されたトランジスタＴｒ１２と、ゲート端子が接点Ｎ１１に、ドレイン端子が電源電圧ラインＬｖに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（駆動トランジスタ）Ｔｒ１３と、接点Ｎ１１及び接点Ｎ１２間（トランジスタＴｒ１３のゲート−ソース間）に接続されたキャパシタ（電圧保持部）Ｃｓと、を備えている。ここでは、トランジスタＴｒ１１〜Ｔｒ１３はいずれもｎチャネル型の薄膜トランジスタが適用されている。薄膜トランジスタは、アモルファスシリコン薄膜トランジスタであっても、ポリシリコン薄膜トランジスタであってもよい。
【００１９】
有機ＥＬ素子ＯＬＥＤは、アノード電極（画素電極１４）が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、カソード電極が表示パネル１０にマトリクス状に配列された複数の表示画素ＰＩＸに共通して設けられた対向電極１６と一体的に形成され、例えば所定の低電位電源に直接又は間接的に接続されて、所定の低電圧（共通電圧Ｖcom；例えば接地電位Ｖgnd）が印加されている。
また、図２において、キャパシタＣｓはトランジスタＴｒ１３のゲート−ソース間に形成される寄生容量に加え、該ゲート−ソース間に付加的に形成される容量素子である。詳しくは後述する。
【００２０】
なお、図２に示した画素駆動回路ＤＣに接続された選択ラインＬｓは、基板１１の表示領域の周囲に設けられている図示を省略した選択ドライバに接続され、所定のタイミングで表示パネル１０の行方向に配列された複数の表示画素ＰＩＸを選択状態に設定するための選択信号Ｓselが選択ドライバから印加される。また、電源電圧ラインＬｖは、図示を省略した電源ドライバに接続され、上記選択信号Ｓselと同期したタイミングで同じ行に配列された表示画素ＰＩＸに所定の電源電圧Ｖscが電源ドライバから印加される。データラインＬｄは、基板１１の表示領域の周囲に設けられている図示を省略したデータドライバに接続され、上記表示画素ＰＩＸの選択状態に同期するタイミングで表示データに応じた階調電流Ｉdataが流れる或いは階調電圧Ｖdataが供給される。
【００２１】
そして、このような回路構成を有する画素駆動回路ＤＣを備えた表示画素ＰＩＸ（表示パネル１０）における駆動制御には電流階調制御及び電圧階調制御があり、ここでは電流階調制御を説明する。まず、書込動作期間において、図示を省略した選択ドライバから選択ラインＬｓに対して、選択レベル（オンレベル；例えばハイレベル）の選択信号Ｓselを印加するとともに、該選択信号Ｓselに同期して図示を省略した電源ドライバからローレベルの電源電圧Ｖscを電源電圧ライン（アノードライン）Ｌｖに対して印加する。
【００２２】
このタイミングに同期して、図示を省略したデータドライバは、表示データに応じた電流値を有する階調電流ＩdataがデータラインＬｄに流れるように制御する。つまり、データドライバは、表示データに応じた階調電流Ｉdataの電流値を制御するドライバであり、本実施形態においては、書込動作期間中において固定されたローレベルの電圧である電源電圧Ｖscに対してデータドライバがデータラインＬｄの電位を低くして、表示画素ＰＩＸ（画素駆動回路ＤＣ）側からデータラインＬｄ方向に所望の電流値の階調電流Ｉdataを引き抜くように流すものとする。
【００２３】
これにより、画素駆動回路ＤＣのトランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（トランジスタＴｒ１３のゲート端子；キャパシタＣｓの一端側）に印加されるとともにトランジスタＴｒ１３のゲートとドレインが等電位となり、階調電流Ｉdataの引き込み動作によりトランジスタＴｒ１２を介してローレベルの電源電圧Ｖscよりも低電位の電圧レベルに接点Ｎ１２（トランジスタＴｒ１３のソース端子；キャパシタＣｓの他端側）が変位して、トランジスタＴｒ１３のゲート−ソース間電圧（＝ドレイン−ソース間電圧）がトランジスタＴｒ１３のしきい値電圧を越えてトランジスタＴｒ１３にはデータドライバで設定された階調電流Ｉdataが強制的に流されることになる。
【００２４】
このとき、キャパシタＣｓには、接点Ｎ１１及びＮ１２間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。この蓄積される電荷の量は、書込動作時にトランジスタＴｒ１３のドレイン−ソース間を流れる階調電流Ｉdataの電流値に応じて、つまりデータドライバでの制御によって自動的に設定される。また、このとき、ローレベルの電源電圧Ｖscは、カソード端子（対向電極１６）に印加される共通電圧Ｖcom（接地電位Ｖgnd）以下に設定されているので、有機ＥＬ素子ＯＬＥＤには、順バイアス電圧が印加されないため、書込動作時に有機ＥＬ素子ＯＬＥＤには発光駆動電流が流れず、発光動作は行われない。
【００２５】
次いで、発光動作期間においては、選択ドライバから選択ラインＬｓに対して、非選択レベル（オフレベル；例えばローレベル）の選択信号Ｓselを印加するとともに、電源ドライバから電源電圧ラインＬｖに印加される電圧がハイレベルの電源電圧Ｖscに切り替わる。また、このタイミングに同期して、データドライバによる階調電流Ｉdataの引き抜き動作を停止する。
【００２６】
これにより、トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２への階調電流Ｉdataの引き込み動作に起因する電圧レベルの印加が遮断されるので、キャパシタＣｓは、上述した書込動作において蓄積された電荷を保持する。
【００２７】
このように、キャパシタＣｓが書込動作時に蓄積された電荷（充電電圧）を保持することにより、接点Ｎ１１及びＮ１２間（トランジスタＴｒ１３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ１３が階調電流Ｉdataの電流値に応じた電流値の電流を流すことができるような状態を維持する。また、電源電圧ラインＬｖには、共通電圧Ｖcom（接地電位Ｖgnd）よりも高い電圧レベルで、且つ、発光動作期間にトランジスタＴｒ１３を流れる電流が飽和電流となるようにドレイン−ソース間電位差が十分高くなるような所定の電圧値の電源電圧Ｖscが印加されると、トランジスタＴｒ１３は、書込動作時に蓄積された電荷によるゲート−ソース間電位差によって、書込動作時に流れる階調電流Ｉdataの電流値に応じた発光駆動電流を有機ＥＬ素子ＯＬＥＤに順バイアス方向に流し、有機ＥＬ素子ＯＬＥＤは、階調電流Ｉdataの電流値ひいては表示データにしたがった輝度で発光動作する。
そして、このような一連の駆動制御動作を、表示パネル１０に２次元配列された全ての表示画素ＰＩＸについて、例えば各行ごとに順次繰り返し実行することにより、所望の画像情報を表示することができる。
【００２８】
次に、本実施形態に係る表示パネルのデバイス構造について詳しく説明する。
図３は、本実施形態に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、画素駆動回路ＤＣの各トランジスタ及び配線等が形成された層を中心に示す。また、図４は、図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるIVＡ−IVＡ線（本明細書においては図３中に示したローマ数字の「４」に対応する記号として便宜的に「IV」を用いる）に沿った断面を示す概略断面図であり、図５は、図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるＶＢ−ＶＢ線（本明細書においては図３中に示したローマ数字の「５」に対応する記号として便宜的に「Ｖ」を用いる）に沿った断面を示す概略断面図である。なお、図３においては、各回路素子の電極及び配線層の平面形状を明瞭にするために、便宜的にハッチングを施して示した。
【００２９】
図２に示した表示画素ＰＩＸ（色画素）は、具体的には、例えば図３に示すように、基板１１の一面側に設定された画素形成領域Ｒpxにおいて、図面中央部から上方部に至る領域（上方領域；ＥＬ素子形成領域Ｆpx）に、有機ＥＬ素子ＯＬＥＤ（図では有機ＥＬ素子ＯＬＥＤのアノード電極となる画素電極１４のみを示す）、及び、画素駆動回路ＤＣを形成するトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに電気的に接続された導電層を一方側の電極Ｅcaとし、上記有機ＥＬ素子ＯＬＥＤの画素電極１４を他方側の電極ＥcbとするキャパシタＣｓが設けられ、一方、図面下方の領域（回路形成領域Ｄpx）には画素駆動回路ＤＣを形成するトランジスタＴｒ１１〜Ｔｒ１３が設けられている。
【００３０】
また、本実施形態においては、上記画素形成領域Ｒpxのうち、ＥＬ素子形成領域Ｆpx及び回路形成領域Ｄpxのさらに下方の領域（上記平面レイアウトの下方の縁辺領域）に、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬｖが平行して配設され、これらのラインＬｓ、Ｌｖに直交するように、画素形成領域Ｒpxの左方の縁辺領域に列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。
【００３１】
ここで、データラインＬｄは、例えば図３に示すように、選択ラインＬｓ及び電源電圧ラインＬｖよりも下方側（基板１１側）に設けられ、トランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと同じ工程で形成され、その上に成膜されたゲート絶縁膜１２（図４、図５参照）に設けられたコンタクトホールＣＨ11を介して、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに接続されている。ゲートメタル層は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体またはそれを含む化合物または合金を含む膜厚が１０ｎｍ〜５μｍ、好ましくは２０ｎｍ〜５０μｍの不透明材料である。
【００３２】
また、選択ラインＬｓ及び電源電圧ラインＬｖは、図３〜図５に示すように、データラインＬｄの上方側の同層に設けられ、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと同じ工程で形成される。ソース、ドレインメタル層は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体またはそれを含む化合物または合金を含む膜厚が１０ｎｍ〜５μｍ、好ましくは２０ｎｍ〜５０μｍの不透明材料である。
【００３３】
さらに、選択ラインＬｓは、図５に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＣＨ12を介してトランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに接続され、電源電圧ラインＬｖは、図３に示すように、トランジスタＴｒ１１、Ｔｒ１３のドレイン電極Ｔｒ１１ｄ、Ｔｒ１３ｄと一体的に形成されている。
【００３４】
画素駆動回路ＤＣを形成する各トランジスタＴｒ１１〜Ｔｒ１３は、周知の電界効果型の薄膜トランジスタ構造を有し、例えば図３〜図５に示すように、各々、基板１１上に形成されたゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと、該ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ上に被覆形成されたゲート絶縁膜１２上であって、各ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣのチャネルの両側部に延在するように形成されたソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと、を有している逆スタガ構造である。
【００３５】
なお、各トランジスタＴｒ１１〜Ｔｒ１３のソース電極とドレイン電極が対向して配置された半導体層ＳＭＣのチャネル上には、製造プロセスにおいて当該半導体層ＳＭＣへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のチャネル保護層（ブロック層）ＢＬが形成され、また、ソース電極とドレイン電極が接触する半導体層ＳＭＣのチャネルの両側上には、当該半導体層ＳＭＣとソース電極及びドレイン電極とのオーミック接続を実現するための不純物層ＯＨＭが形成されている。トランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇはいずれも同一のゲートメタル層をパターニングすることによって形成され、また、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄはいずれも同一のソース、ドレインメタル層をパターニングすることによって形成されている。
【００３６】
そして、より具体的には図３〜図５に示すように、図２に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１２に設けられたコンタクトホールＣＨ12を介して、行方向に配設された選択ラインＬｓに接続され、同ドレイン電極Ｔｒ１１ｄがトランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄとともに電源電圧ラインＬｖと一体的に形成され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に設けられたコンタクトホールＣＨ13を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続されている。
【００３７】
また、トランジスタＴｒ１２は、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＣＨ12を介して選択ラインＬｓに接続され、同ソース電極Ｔｒ１２ｓがゲート絶縁膜１２に設けられたコンタクトホールＣＨ11を介してデータラインＬｄに接続され、同ドレイン電極Ｔｒ１２ｄがトランジスタＴｒ１３のソース電極Ｔｒ１３ｓと一体的に形成されている。
【００３８】
トランジスタＴｒ１３は、ゲート電極Ｔｒ１３ｇがゲート絶縁膜１２に設けられたコンタクトホールＣＨ13を介してトランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続されるとともに、ゲート絶縁膜１２に設けられたコンタクトホールＣＨ14を介してキャパシタＣｓの一方側（接点Ｎ１１側）の電極Ｅcaに接続され、同ソース電極Ｔｒ１３ｓがトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されるとともに、キャパシタＣｓの他方側（接点Ｎ１２側）の電極Ｅcbである画素電極１４に接続され、同ドレイン電極Ｔｒ１３ｄが電源電圧ラインＬｖと一体的に形成されている。
【００３９】
また、キャパシタＣｓは、ゲート絶縁膜１２に設けられたコンタクトホールＣＨ14を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続された一方側の電極Ｅcaと、トランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続された他方側の電極Ｅcb（画素電極１４）と、電極Ｅcaと電極Ｅcbとの間に位置する層間絶縁膜１３を含む誘電体層と、を有している。
【００４０】
また、有機ＥＬ素子ＯＬＥＤは、上記層間絶縁膜１３上に設けられ、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続された画素電極（例えばアノード電極）１４と、基板１１から突出して形成された絶縁性材料からなるバンク１７により画定された（バンク１７により囲まれ上記画素電極１４の上面が露出する）ＥＬ素子形成領域Ｆpxに形成された正孔輸送層（担体輸送層）１５ａ及び電子輸送性発光層（担体輸送層）１５ｂからなる有機ＥＬ層（発光機能層）１５と、各表示画素ＰＩＸに共通に設けられた単一の平面電極（べた電極）からなる対向電極（例えばカソード電極）１６と、が順次積層形成されてなる。有機ＥＬ素子ＯＬＥＤは、有機ＥＬ層１５に流れる電流の電流値（或いは電流密度）に従った輝度で発光する。
ＥＬ素子形成領域Ｆpxの周囲は、全方位をバンク１７により囲まれているため、データラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖ、並びにトランジスタＴｒ１１〜Ｔｒ１３は、バンク１７により覆われている。このため、バンク１７は対向電極１６による寄生容量の影響を緩和している。
【００４１】
ここで、本実施形態に係る表示パネル１０が、有機ＥＬ層１５において発光した光が基板１１方向（図４、図５の下方）に放出されるボトムエミッション型の発光構造を有している場合には、画素電極１４（キャパシタＣｓの他方側の電極Ｅcb）、層間絶縁膜１３、キャパシタＣｓの一方側の電極Ｅca、ゲート絶縁膜１２及び基板１１が有機ＥＬ層１５が発する光の波長域の少なくとも一部に対して透過特性を有し、一方、対向電極１６が有機ＥＬ層１５が発する光の波長域の少なくとも一部に対して反射特性を有する膜構造又は膜質により形成されている。例えば画素電極１４（電極Ｅcb）及び電極Ｅcaは、錫ドープ酸化インジウム（Indium Thin Oxide；ＩＴＯ）や亜鉛ドープ酸化インジウム（Indium
Zinc Oxide；ＩＺＯ）等の透明電極材料を用いて形成されている。ゲート絶縁膜１２や層間絶縁膜１３は窒化シリコン等が好ましく、基板１１はガラスであることが好ましい。
【００４２】
なお、画素電極１４（電極Ｅcb）及び電極Ｅcaに適用可能な透明電極材料としては、各有機ＥＬ層１５のピーク波長に対する透過率が概ね７０％以上となる薄膜を形成することができるものであることが好ましく、これにより、十分な発光輝度を得ることができる。また、対向電極１６は、図４、図５に示すように、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxだけでなく、当該ＥＬ素子形成領域Ｆpxを画定するバンク１７上にも延在するように設けられている。
【００４３】
バンク１７は、少なくとも、表示パネル１０に２次元配列される複数の表示画素ＰＩＸ（色画素）相互の境界を含む領域に、柵状又は格子状の平面パターンを有するように形成されている。ここで、本実施形態においては、図３に示すように、各表示画素ＰＩＸの画素形成領域Ｒpxにおいて、ＥＬ素子形成領域Ｆpxの下方領域（回路形成領域Ｄpx）には、上記画素駆動回路ＤＣを形成するトランジスタＴｒ１１〜Ｔｒ１３が配置され、また、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpx間の領域には、データラインＬｄ、選択ラインＬｓ及び電源電圧ラインＬｖが配設されている。そのため、バンク１７は、図４、図５に示すように、当該回路形成領域ＤpxのトランジスタＴｒ１１〜Ｔｒ１３及びデータラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖ等の配線層を被覆し、基板１１表面から連続的に突出するように、例えば感光性の樹脂材料からなる樹脂層を積層することにより形成されている。
【００４４】
これにより、バンク１７に囲まれた領域が、製造プロセスにおいて有機ＥＬ層１５（正孔輸送層１５ａ及び電子輸送性発光層１５ｂ）を形成する際の有機化合物材料の塗布領域（ＥＬ素子形成領域Ｆpx）として規定される。なお、上記画素駆動回路ＤＣ、有機ＥＬ素子ＯＬＥＤ及びバンク１７が形成された基板１１の全域には、例えば図４、図５に示すように、封止層１８が被覆形成されている。さらには、基板１１に対向するようにガラス基板等からなる封止基板が接合されているものであってもよい。バンク１７は、有機ＥＬ層１５形成時において、少なくとも表面が、有機ＥＬ層１５となる有機化合物材料を含む溶液或いは懸濁液の溶媒に対して撥液性を示すことが好ましい。
【００４５】
このような表示パネル１０においては、トランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ等の機能素子、データラインＬｄや選択ラインＬｓ、電源電圧ラインＬｖ等の配線層からなる画素駆動回路ＤＣにおいて、データラインＬｄを介して供給された表示データに応じた階調電流Ｉdataに基づいた所定の電流値を有する発光駆動電流がトランジスタＴｒ１３のドレイン−ソース間に流れ、当該トランジスタＴｒ１３（ソース電極Ｔｒ１３ｓ）から有機ＥＬ素子ＯＬＥＤの画素電極１４に供給されることにより、各表示画素ＰＩＸの有機ＥＬ素子ＯＬＥＤが上記表示データに応じた所望の輝度階調で発光動作する。
【００４６】
このとき、本実施形態に示した表示パネル１０においては、画素電極１４が光透過特性を有し、対向電極１６が光反射特性を有していることにより（すなわち、有機ＥＬ素子ＯＬＥＤがボトムエミッション型であることにより）、各表示画素ＰＩＸの有機ＥＬ層１５において発光した光は、光透過特性を有する画素電極１４（電極Ｅcb）及び電極Ｅcaを介して直接、あるいは、光反射特性を有する対向電極１６で反射し、基板１１を透過して、視野側である基板１１の他面側（図４、図５の図面下方）に出射される。
【００４７】
なお、本実施形態においては、ボトムエミッション型の発光構造を有する表示パネル（有機ＥＬ素子）について説明したが、本発明はこれに限定されるものではなく、光反射特性を有する画素電極１４（電極Ｅcb）、及び、光反射特性を有する対向電極１６を適用して、有機ＥＬ層１５において発光した光が、光透過特性を有する対向電極１６を介して直接、あるいは、光反射特性を有する画素電極１４で反射して、有機ＥＬ素子ＯＬＥＤが形成されている基板１１を介することなく、基板１１（表示パネル１０）の一面側（図４、図５の図面上方）に出射されるトップエミッション型の発光構造を有する発光素子を適用するものであってもよい。
【００４８】
また、本実施形態に示した有機ＥＬ素子ＯＬＥＤにおいては、有機ＥＬ層１５が正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる場合について説明したが、本発明はこれに限定されるものではなく、例えば正孔輸送兼電子輸送性発光層のみでもよく、正孔輸送性発光層及び電子輸送層でもよく、また、間に適宜担体輸送層が介在してもよく、その他の担体輸送層の組合せであってもよい。
【００４９】
また、本実施形態に示した表示パネルにおいては、画素電極１４を有機ＥＬ素子ＯＬＥＤのアノード電極とした場合について説明したが、本発明はこれに限定されるものではなく、カソード電極とするものであってもよい。この場合、有機ＥＬ層１５は、画素電極１４に接する担体輸送層が電子輸送性の層であればよい。
【００５０】
（表示パネルの製造方法）
次に、本実施形態に係る表示パネルの製造方法について説明する。
図６乃至図８は、本実施形態に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、図４、図５に示したIVＡ−IVＡ線に沿った断面及びＶＢ−ＶＢ線に沿った表示パネルの断面の各一部分（トランジスタＴｒ１３、有機ＥＬ素子ＯＬＥＤ、キャパシタＣｓ、電源電圧ラインＬｖ）を抜き出して製造プロセスを示すとともに、図３に示した平面レイアウト及び図４、図５に示した断面構造を適宜参照しながら説明する。
【００５１】
上述した表示パネルの製造方法は、まず、図６（ａ）〜（ｃ）に示すように、ガラス基板等の透明な基板１１の一面側（図面上面側）に設定された各表示画素ＰＩＸの画素形成領域Ｒpxの回路形成領域Ｄpxに、上述した画素駆動回路（図２、図３参照）ＤＣのトランジスタＴｒ１１〜Ｔｒ１３やデータラインＬｄを形成する。
【００５２】
具体的には、透明な基板１１上にゲートメタル層を成膜してから、図３、図６（ａ）に示すように、該ゲートメタル層をパターニングすることによってゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及び表示パネル１０の列方向（図３の上下方向）に延伸するデータラインＬｄを同時に形成した後、基板１１の全域にゲート絶縁膜１２を被覆形成する。その後、ゲート絶縁膜１２をエッチングして、データラインＬｄの上面が露出するコンタクトホールＣＨ11、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと一体的に形成された導電層の一部の上面が露出するコンタクトホールＣＨ12、ゲート電極Ｔｒ１３と一体的に形成された導電層の一部の上面が露出するコンタクトホールＣＨ13、ＣＨ14を形成する。
【００５３】
次いで、図６（ｂ）に示すように、上記ゲート絶縁膜１２上に、アモルファスシリコン等からなる半導体層ＳＭＣとなる半導体膜、チャネル保護層ＢＬとなる窒化シリコン等の絶縁膜を連続して被覆形成した後、上記絶縁膜及び半導体膜を適宜パターニングして、上記ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇの各々に対応する領域のゲート絶縁膜１２上に、半導体層ＳＭＣとなる膜及びチャネル保護層ＢＬとなる絶縁膜を順次形成後、上層をパターニングしてチャネル保護層ＢＬを形成する。
【００５４】
次いで、各トランジスタＴｒ１１〜Ｔｒ１３に対応する半導体層ＳＭＣの両端部にオーミック接続のための不純物層ＯＨＭとなるｎ＋層を被膜後、半導体層ＳＭＣとなる膜とともにパターニングして不純物層ＯＨＭ、半導体層ＳＭＣを形成する。その後、各トランジスタＴｒ１１〜Ｔｒ１３に対応する不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するとともに、表示パネル１０の行方向（図３の左右方向）に延伸する電源電圧ラインＬｖ及び選択ラインＬｓを同時に形成する。
【００５５】
ここで、ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、ドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ、選択ラインＬｓ及び電源電圧ラインＬｖは、基板１１上にソース、ドレインメタル層を成膜してから当該ソース、ドレインメタル層をパターニングすることによって同時に形成される。
【００５６】
これにより、図２、図３に示すように、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓがゲート絶縁膜１２に形成されたコンタクトホールＣＨ13を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続され、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓがゲート絶縁膜１２に形成されたコンタクトホールＣＨ11を介してデータラインＬｄに接続され、選択ラインＬｓがゲート絶縁膜１２に形成されたコンタクトホールＣＨ12を介してトランジスタＴｒ１１及びＴｒ１２の各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに接続される。
【００５７】
次いで、上記ゲート絶縁膜１２上であって、各表示画素ＰＩＸの画素形成領域ＲpxのＥＬ素子形成領域Ｆpxに、図３に示すように、矩形状の平面パターンを有し、ＩＴＯやＩＺＯ等の透明な電極材料からなる（光透過特性を有する）キャパシタＣｓの一方側の電極Ｅcaを形成する。
【００５８】
これにより、図２、図３に示すように、キャパシタＣｓの一方側の電極Ｅcaがゲート絶縁膜１２に形成されたコンタクトホールＣＨ14を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続される。
次いで、図６（ｃ）に示すように、基板１１の全域を被覆する層間絶縁膜１３を形成した後、トランジスタＴｒ１３のソース電極の一部の上面が露出するコンタクトホールＣＨ15を形成する。
【００５９】
次いで、図７（ａ）に示すように、上記層間絶縁膜１３上であって、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxに、図３に示すように、上記電極Ｅcaに対応して矩形状の平面パターンを有し、ＩＴＯやＩＺＯ等の透明な電極材料からなり（光透過特性を有し）、キャパシタＣｓの他方側の電極Ｅcbであるとともに、有機ＥＬ素子ＯＬＥＤのアノード電極でもある画素電極１４を形成する。
これにより、図２、図３、図５に示すように、画素電極１４（電極Ｅcb）は層間絶縁膜１３に形成されたコンタクトホールＣＨ15を介してトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続される。
【００６０】
次いで、基板１１の全域を被覆するように、例えば感光性のポリイミド系の樹脂材料からなる樹層膜を成膜し、当該樹脂膜に対して露光、現像処理を施して、図７（ｂ）に示すように、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを画定するためのバンク１７を各ＥＬ素子形成領域Ｆpxの周囲に形成する。これにより、各表示画素ＰＩＸのバンク１７に囲まれた領域（ＥＬ素子形成領域Ｆpx）に画素電極１４の上面が露出した状態となる。
【００６１】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理やＵＶオゾン処理等を施すことにより、上記バンク１７により画定された各ＥＬ素子形成領域Ｆpxに露出する画素電極１４表面を、後述する有機ＥＬ層１５の形成工程において使用する正孔輸送材料や電子輸送性発光材料等の有機化合物含有液に対して親液化する。また、必要に応じてバンク１７の表面を選択的に、上記有機化合物含有液に対して撥液化する。
【００６２】
このように、バンク１７により各表示画素ＰＩＸの有機ＥＬ素子ＯＬＥＤの形成領域（ＥＬ素子形成領域Ｆpx）を画定し、基板１１を親液化処理（さらには撥液化処理）することにより、後述する工程において発光材料の溶液（分散液を含む）を塗布して有機ＥＬ層１５の発光層（電子輸送性発光層１５ｂ）を形成する場合であっても、隣接する表示画素ＰＩＸ（色画素）間で発光材料が混合することがなく、隣接する色画素相互での混色を防止することができる。
【００６３】
なお、本実施形態において使用する「撥液性」とは、後述する正孔輸送層となる正孔輸送材料を含有する有機化合物含有液や、電子輸送性発光層となる電子輸送性発光材料を含有する有機化合物含有液、もしくは、これらの溶液に用いる有機溶媒を、基板上等に滴下して、接触角の測定を行った場合に、当該接触角が５０°以上になる状態と規定する。また、「撥液性」に対峙する「親液性」とは、本実施形態においては、上記接触角が４０°以下になる状態と規定する。
【００６４】
次いで、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxに対して、有機化合物含有液を不連続的に複数の液滴として所定位置に吐出するインクジェット法、又は、有機化合物含有液を連続した溶液として吐出するノズルコート法等を適用して同一工程で、正孔輸送材料の溶液又は分散液を塗布しながら或いは塗布した後、加熱乾燥させて正孔輸送層１５ａを形成する。続いて、インクジェット法又はノズルコート法等を適用して、上記正孔輸送層１５ａ上に電子輸送性発光材料の溶液又は分散液を塗布しながら或いは塗布した後、加熱乾燥させて電子輸送性発光層１５ｂを形成する。これにより、図８（ａ）に示すように、画素電極１４上に正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる有機ＥＬ層１５が積層形成される。
【００６５】
具体的には、有機高分子系の正孔輸送材料を含む有機化合物含有液として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、上記画素電極１４上に塗布し、窒素雰囲気中で基板１１が載置されているステージを数十℃以上且つ正孔輸送材料の分解温度或いは不可逆的に変成してしまう温度より充分低い温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、当該画素電極１４上に有機高分子系の正孔輸送材料を定着させて、担体輸送層である正孔輸送層１５ａを形成する。
【００６６】
ここで、画素電極１４の表面は、上述した親液化処理により上記有機化合物含有液（ＰＥＤＯＴ／ＰＳＳ）に対して親液性を有しているので、バンク１７により画定されたＥＬ素子形成領域Ｆpxに塗布された有機化合物含有液は、当該領域内（画素電極１４上）に充分馴染んで広がる。一方、塗布される上記有機化合物含有液（ＰＥＤＯＴ／ＰＳＳ）の液面高さに対して、バンク１７を十分高く設定することにより、隣接する表示画素ＰＩＸのＥＬ素子形成領域Ｆpxへの有機化合物含有液の漏出や乗り越えを防止することができる。
【００６７】
また、有機高分子系の電子輸送性発光材料を含む有機化合物含有液として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマー或いは低分子材料を含む発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解又は分散した溶液を、上記正孔輸送層１５ａ上に塗布し、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１５ａ上に有機高分子系の電子輸送性発光材料を定着させて、担体輸送層であり発光層でもある電子輸送性発光層１５ｂを形成する。
【００６８】
この場合においても、バンク１７により画定されたＥＬ素子形成領域Ｆpxに塗布された有機化合物含有液は、当該領域内（正孔輸送層１５ａ上）に充分馴染んで広がり、一方、バンク１７は、上記有機化合物含有液に対して撥液性を有しているので、隣接する表示画素ＰＩＸのＥＬ素子形成領域Ｆpxへの有機化合物含有液の漏出や乗り越えを防止することができる。
【００６９】
その後、図８（ｂ）に示すように、少なくとも各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを含む基板１１上に光反射特性を有し、上記有機ＥＬ層１５（正孔輸送層１５ａ及び電子輸送性発光層１５ｂ）を介して各画素電極１４に共通して対向する対向電極（例えばカソード電極）１６を形成する。ここで、対向電極１６は、図４、図５、図８（ｂ）に示すように、上記画素電極１４に対向する領域のみならず、各表示画素ＰＩＸのＥＬ素子形成領域を画定するバンク１７上にまで延在する単一の導電層（平面電極；べた電極）として形成され、例えばカルシウム、バリウム、リチウム、インジウム等の仕事関数の低い電子注入層と、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、パラジウム銀（ＡｇＰｄ）系の合金等からなる高仕事関数の薄膜と、を積層した膜構造を適用することができる。
【００７０】
次いで、上記対向電極１６を形成した後、基板１１の一面側全域にシリコン酸化膜やシリコン窒化膜、酸化アルミニウムの無機膜やポリイミド等の高分子膜或いはそれらの複合体等からなる封止層１８をＣＶＤ法等を用いて形成することにより、図４、図５に示したような断面構造（ボトムエミッション型の発光構造）を有する表示パネル１０が完成する。なお、上記封止層１８に加えて、又は、封止層１８に替えて、ＵＶ硬化又は熱硬化接着剤を用いて、封止蓋や封止基板を基板１１に接合するものであってもよい。
なお、上述した製造方法は、一例を示したものにすぎず、必要に応じてプロセスの順序や各種条件等を適宜変更するものであってもよいことはいうまでもない。
【００７１】
以上説明したように、本実施形態に係る表示パネルにおいては、基板１１上に配列される表示画素ＰＩＸに設けられる有機ＥＬ素子ＯＬＥＤ（電流制御型の発光素子）と、該有機ＥＬ素子ＯＬＥＤを発光動作させる際に供給される発光駆動電流の電流値を規定するキャパシタＣｓ（電圧保持部）と、を平面的に重なるように（すなわち断面的に積層して）配置し、かつ、有機ＥＬ素子ＯＬＥＤの構成要素である画素電極１４とキャパシタＣｓの他方側の電極Ｅcbとを、単一の導電層により共用（兼用）したパネル構造を有している。さらに、上記パネル構造において、キャパシタＣｓを有機ＥＬ素子ＯＬＥＤにおいて発光した光が放出される側（視野側；本実施形態では基板１１側）に配置し、当該キャパシタＣｓの対向する一対の電極Ｅca、Ｅcbの双方を透明電極材料（ＩＴＯ等）からなる導電層により形成している。
【００７２】
したがって、表示パネル１０を高精細化して表示画素ＰＩＸのサイズ（形成面積）を小さくした場合であっても、画素開口率（ＥＬ素子形成領域Ｆpxの面積）を十分大きく保持しながら、有機ＥＬ素子ＯＬＥＤの発光特性に影響を及ぼすキャパシタＣｓの容量を十分大きく確保することができるので、表示データに応じた適切な輝度階調で発光素子を発光動作させて良好な表示画質を実現することができる。
【００７３】
また、本実施形態に係る表示パネル及びその製造方法においては、キャパシタＣｓの他方側の電極Ｅcbと有機ＥＬ素子ＯＬＥＤの画素電極１４とを共用したパネル構造を有しているので、一回の成膜、パターニング工程で共用する導電層（電極）を形成することができ、製造プロセスの簡素化や工程数の削減を図ることができる。
【００７４】
すなわち、上述したように、アクティブマトリクス駆動方式の表示装置に適用される表示パネルにおいては、各表示画素ごとに発光素子（有機ＥＬ素子ＯＬＥＤ）を所望の輝度階調で発光させるために、１乃至複数のスイッチング素子（トランジスタＴｒ１１〜Ｔｒ１３）や電圧保持部（キャパシタＣｓ）等からなる画素駆動回路や、各種制御信号が印加される配線層（データラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖ等）を備えたパネル構造を有している。
【００７５】
このような表示画素内における構成要素（トランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ、配線層等）は一般にそのほとんどが不透明な電極材料や導電性材料を用いて形成されているため、構成要素の数が多くなった場合や、表示画素のサイズが小さくなった場合等には、表示画素の開口率が低下するという問題を有している。ここで、画素開口率が低下した場合であっても、発光素子の単位面積あたりの発光輝度を高くすれば表示画質の劣化を抑制することができるが、この場合、発光素子（有機ＥＬ素子）に流れる電流の電流密度が高くなってしまい、発光材料の劣化が早まったり（すなわち駆動寿命が短くなったり）、表示画素（画素駆動回路）に高電圧を印加することにより電圧効率が悪化するという問題を有している。
【００７６】
そこで、本実施形態においては、表示画素（画素形成領域Ｒpx）内に設けられる発光素子（有機ＥＬ素子ＯＬＥＤ）と電圧保持部（キャパシタＣｓ）を同一の領域に平面的に重ねて（断面的に積層して）配置することにより、十分高い画素開口率を保持するので電流密度を抑えて発光素子の長寿命化を図ることができ、また電圧保持部の容量を十分大きく確保することができるので、画素駆動回路ＤＣ内で信号等の電圧変動が生じても電圧保持部で保持された電圧の変位を抑えることができるのでより精度の高い階調表示が可能となる。
【００７７】
このような本実施形態の作用効果について具体的に検証すると、図３に示したような平面レイアウトを有する表示画素ＰＩＸである各色画素において、例えば各色画素の画素形成領域Ｒpxの横寸法（図面左右方向）を１０６μｍ、縦寸法（図面上下方向）を３１８μｍとし、左右方向に赤、緑、青の色画素が配列されることによって縦横が３１８μｍ×３１８μｍの正方形の一つの画素となっている。トランジスタサイズとして例えばトランジスタＴｒ１１のチャネル長Ｌ11を７μｍ、チャネル幅Ｗ11を４０μｍ、トランジスタＴｒ１２のチャネル長Ｌ12を７μｍ、チャネル幅Ｗ12を４０μｍ、トランジスタＴｒ１３のチャネル長Ｌ13を７μｍ、チャネル幅Ｗ13を３５０μｍとして、回路形成領域Ｄpx内に配置し、また、選択ラインＬｓの配線幅を２０μｍ、電源電圧ラインＬｖの配線幅を３０μｍとして、画素形成領域Ｒpxの縁辺領域に配設した場合、本実施形態のように有機ＥＬ素子ＯＬＥＤとキャパシタＣｓを平面的に重ねるように配置することにより、各表示画素ＰＩＸが横寸法９０μｍ、縦寸法１８８μｍの発光領域（開口サイズ）を確保することができ、画素形成領域Ｒpxの面積（画素面積）の５０％程度の高い画素開口率を実現することができた。
【００７８】
また、ボトムエミッション型の発光構造を有する表示パネルにおいては、キャパシタＣｓを有機ＥＬ素子ＯＬＥＤの視野側（光放射側）に平面的に重ねるとともに、有機ＥＬ素子ＯＬＥＤの画素電極１４をキャパシタＣｓの他方側の電極Ｅcbと共用（兼用）し、さらに、キャパシタＣｓの対向する一対の電極Ｅca、Ｅcb双方をＩＴＯ等の透明電極材料により形成したパネル構造を適用することにより、キャパシタＣｓの電極Ｅca、Ｅcb間の層間絶縁膜として膜厚３００ｎｍのシリコン窒化膜を用い、誘電率７とした場合、キャパシタＣｓの容量は３．５ｐＦとなり、上述した高い画素開口率を保持しつつ、十分大きな容量を確保して、表示データに応じた適切な輝度階調で有機ＥＬ素子ＯＬＥＤを発光動作させることができた。
【００７９】
なお、比較のため、キャパシタＣｓを有機ＥＬ素子ＯＬＥＤと平面的に重ねないように配置した従前のパネル構造について検証すると、例えば上述した具体例と同一の寸法条件においては、各表示画素ＰＩＸの画素面積（横寸法１０６μｍ×縦寸法３１８μｍからなる画素形成領域Ｒpx）のうち、回路形成領域Ｄpxと配線層が配設される縁辺領域を除く領域（すなわち、画素形成領域Ｒpxの概ね５０％の領域）に有機ＥＬ素子ＯＬＥＤとキャパシタＣｓを平面的に重ならないように配置する必要がある（画素面積×５０％＝発光領域面積＋キャパシタ面積）。この場合、仮に上記具体例に示したキャパシタＣｓの容量（３．５ｐＦ）よりも小さい容量（例えば２．０ｐＦ）のキャパシタを形成する場合であっても、画素面積の３０％をキャパシタ面積が占めることになり、発光領域面積は画素面積の残りの２０％（画素開口率２０％）となって、本実施形態（画素開口率５０％以上）に比較して非常に低くなることが判明した。
【００８０】
＜第１の実施形態の他の例（その１）＞
次に、上述した第１の実施形態に係る表示パネルの他の構成例（その１）について説明する。ここで、表示パネルの画素配列状態や各表示画素の回路構成は、上述した第１の実施形態と同等であるので、図１、図２を適宜参照しながら、本構成例の特徴部分について具体的に説明する。
【００８１】
図９（ａ）は、第１の実施形態の他の構成例に係る表示パネルに適用可能な表示画素の一部分を示す平面レイアウト図であり、図９（ｂ）は、図９（ａ）に示した平面レイアウトを有する表示画素ＰＩＸにおけるIXＣ−IXＣ線（本明細書においては図９（ａ）中に示したローマ数字の「９」に対応する記号として便宜的に「IX」を用いる）に沿った断面を示す概略断面図である。なお、図９（ａ）においては、各回路素子の電極及び配線層の平面形状を明瞭にするために、便宜的にハッチングを施して示した。また、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００８２】
上述した第１の実施形態に係る表示パネルにおいては、図４に示したように、画素駆動回路ＤＣに設けられるトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇと、キャパシタＣｓの一方側の電極Ｅcaとがゲート絶縁膜１２に形成されたコンタクトホールＣＨ14において直接接続されたデバイス構造を示した。
【００８３】
すなわち、上述した第１の実施形態においては、トランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びデータラインＬｄを形成する電極材料や、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、選択ラインＬｓ、電源電圧ラインＬｖを形成する電極材料について、具体的に示さなかったが、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇやデータラインＬｄとして少なくともその上面（表面）がクロムやチタン等の低抵抗かつ耐腐食性の金属材料、又は、これらを主成分とする合金等により形成された電極構造を適用することにより、ゲート絶縁膜１２にコンタクトホールＣＨ11〜ＣＨ14を形成する工程や、ＩＴＯ膜をパターニングしてキャパシタＣｓの一方側の電極Ｅcaを形成する工程において、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇがエッチングダメージを受けたり、電極ゲート電極Ｔｒ１３ｇと電極Ｅcaの接触抵抗が高くなる電池反応（詳しくは後述する）が生じたりする現象を抑制することができる。
【００８４】
これに対して、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇやデータラインＬｄとしてアルミニウムやアルミニウム合金等の、ＩＴＯ膜をパターニングするためのエッチャントの影響に対する耐腐食性の低い金属材料を適用した場合、ゲート絶縁膜１２へのコンタクトホールＣＨ11〜ＣＨ14の形成工程や、ＩＴＯ等からなるキャパシタＣｓの一方側の電極Ｅcaの形成工程において、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇがエッチングダメージを受けたり、ＩＴＯ表面で還元反応が生じ、一方、ＩＴＯに接しているゲート電極Ｔｒ１３ｇのアルミニウム表面で酸化反応が生じて高抵抗化するとともに、アルミニウムが腐食して剥離する現象である電池反応が生じたりする問題を有している。
【００８５】
そこで、本構成例においては、例えば図９（ａ）、（ｂ）に示すように、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇとキャパシタＣｓの一方側の電極Ｅcaとが、ゲート絶縁膜１２に形成されたコンタクトホールＣＨ14を埋め込むように形成されたコンタクトメタル（コンタクト層）ＣＭ１を介して電気的に接続されたデバイス構造を有している。
【００８６】
ここで、コンタクトメタルＣＭ１は、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと同じ工程で形成される。
【００８７】
次に、上述した本構成例に係る表示パネルの製造方法について説明する。
図１０は、本構成例に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、図９（ｂ）、図５に示したIXＣ−IXＣ線及びＶＢ−ＶＢ線に沿った表示パネルの断面構造の一部分（トランジスタＴｒ１３、有機ＥＬ素子ＯＬＥＤ、キャパシタＣｓ、電源電圧ラインＬｖ）を抜き出して製造プロセスを示すとともに、図９（ａ）に示した平面レイアウトを適宜参照しながら説明する。なお、上述した第１の実施形態と同等の製造プロセスについてはその説明を簡略化又は省略する。
【００８８】
本構成例に係る表示パネルの製造方法は、まず、透明な基板１１上に成膜したアルミニウム等からなるゲートメタル層をパターニングすることによってゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びデータラインＬｄを同時に形成した後、基板１１の全域にゲート絶縁膜１２を被覆形成する。その後、上記ゲート絶縁膜１２上にＩＴＯ膜等の透明電極層を成膜し、該透明電極層をエッチャントにより湿式パターニングして、図３に示すように、各表示画素ＰＩＸの画素形成領域ＲpxのＥＬ素子形成領域Ｆpxに、矩形状の平面パターンを有し、光透過特性を有するキャパシタＣｓの一方側の電極Ｅcaを形成する。このとき、コンタクトホールＣＨ11〜ＣＨ14はまだ形成されていないので、ゲート電極Ｔｒ１３ｇ等は露出されていない。次いでゲート絶縁膜１２において、コンタクトホールＣＨ11〜ＣＨ14が形成される領域以外にレジストマスクを被膜させてゲート絶縁膜１２をエッチングしてコンタクトホールＣＨ11〜ＣＨ14を形成し、図１０（ａ）に示すように、ゲート電極Ｔｒ１３ｇ等を露出させる。
【００８９】
次いで、図１０（ｂ）に示すように、上記ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇの各々に対応する領域のゲート絶縁膜１２上に、アモルファスシリコン等からなる半導体層ＳＭＣ及び窒化シリコン等からなるチャネル保護層ＢＬを積層形成する。その後、各トランジスタＴｒ１１〜Ｔｒ１３に対応する半導体層ＳＭＣのチャネルの両側部に不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するとともに、選択ラインＬｓ及び電源電圧ラインＬｖ、並びに、コンタクトホールＣＨ14内から上述した電極Ｅca上にまで延在するコンタクトメタルＣＭ１を同時に形成する。
【００９０】
ここで、ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、ドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ、選択ラインＬｓ及び電源電圧ラインＬｖ、並びに、コンタクトメタルＣＭ１は、基板１１上にソース、ドレインメタル層を成膜してから当該ソース、ドレインメタル層をパターニングすることによって同時に形成される。
これにより、図９（ａ）、（ｂ）に示すように、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇがゲート絶縁膜１２に形成されたコンタクトホールＣＨ14に充填されたコンタクトメタルＣＭ１を介してキャパシタＣｓの一方側の電極Ｅcaに電気的に接続される。
【００９１】
次いで、図１０（ｃ）に示すように、基板１１の全域を被覆する層間絶縁膜１３を形成した後、トランジスタＴｒ１３のソース電極Ｔｒ１３ｓの上面が露出するコンタクトホールＣＨ15を形成する。その後、上述した第１の実施形態に示した製造方法（図７、図８参照）と同様に、コンタクトホールＣＨ15を介してトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びＴｒ１３のソース電極Ｔｒ１３ｓに接続される、キャパシタＣｓの他方側の電極Ｅcbであるとともに、有機ＥＬ素子ＯＬＥＤのアノード電極でもある画素電極１４を形成する。
【００９２】
次いで、樹脂材料からなるバンク１７を形成して各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを画定した後、露出している画素電極１４表面を親液化処理し、さらに必要に応じてバンク１７表面を選択的に撥液化処理し、その後、当該ＥＬ素子形成領域Ｆpxに露出する画素電極１４上に、正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる有機ＥＬ層１５を積層形成する。
【００９３】
そして、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを含む基板１１上に光反射特性を有する対向電極（例えばカソード電極）１６を形成し、基板１１の一面側全域に封止層１８を形成することにより、図９（ｂ）に示したような断面構造（ボトムエミッション型の発光構造）を有する表示パネル１０が完成する。
【００９４】
このような表示パネル及びその製造方法により、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇやデータラインＬｄとしてアルミニウム等の金属材料を用いた場合であっても、コンタクトホールＣＨ14を介して電気的に接続されるＩＴＯ等からなるキャパシタＣｓの一方側の電極Ｅcaとの間で電池反応による高抵抗化や電極の剥離等を防止することができるので、表示データに応じた適切な電圧成分をキャパシタに保持して、良好な表示特性を実現することができるとともに、画素駆動回路ＤＣの構成要素の寿命を長くして表示パネル（表示装置）の信頼性を向上させることができる。
【００９５】
なお、本構成例においては、図９（ａ）、（ｂ）に示したように、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇとキャパシタＣｓの一方側の電極Ｅcaとを電気的に接続するコンタクトホールＣＨ14においてのみコンタクトメタルＣＭ１を形成する場合について説明したが、これに限定されるものではなく、図５に示したトランジスタＴｒ１３のソースＴｒ１３ｓと、有機ＥＬ素子ＯＬＥＤの画素電極１４でもあるキャパシタＣｓの他方側の電極Ｅcbと、を電気的に接続するコンタクトホールＣＨ15や、さらに他の導電層相互の接続部においても同様の接続構造を適用するものであってもよい。
【００９６】
＜第１の実施形態の他の例（その２）＞
次に、上述した第１の実施形態に係る表示パネルのさらに他の構成例（その２）について説明する。ここで、表示パネルの画素配列状態や各表示画素の回路構成、平面レイアウトは、上述した第１の実施形態と同等であるので、図１〜図３を適宜参照しながら、本構成例の特徴部分について具体的に説明する。
【００９７】
図１１は、図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるIVＡ−IVＡ線に沿った断面を示す概略断面図であり、図１２は、図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるＶＢ−ＶＢ線に沿った断面を示す概略断面図である。なお、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００９８】
上述した第１の実施形態に係る表示パネルにおいては、図５に示したように、画素駆動回路ＤＣに設けられるキャパシタＣｓの他方側の電極Ｅcbであるとともに、有機ＥＬ素子ＯＬＥＤのアノード電極でもあるＩＴＯ等からなる画素電極１４が、層間絶縁膜１３に形成されたコンタクトホールＣＨ15を介してトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続されたデバイス構造を示したが、本構成例においては、キャパシタＣｓの他方側の電極Ｅcbとして、上述したＩＴＯ等の透明電極材料からなる画素電極１４に替えて、光透過特性を有する導電性の高分子材料からなる導電層を適用したデバイス構造を有している。
【００９９】
具体的には、図１１、図１２に示すように、ゲート絶縁膜１２上に形成されたキャパシタＣｓの一方側の電極Ｅcaに対応する領域の層間絶縁膜１３上に、上述した第１の実施形態に示したようなＩＴＯ等の透明電極材料からなる画素電極１４を有することなく、有機ＥＬ層１５の正孔輸送層１５ａを形成するための導電性の高分子材料であるＰＥＤＯＴを含む有機化合物含有液を直接塗布、乾燥させて成膜される透明な導電層を、正孔輸送層１５ａと一体的に形成し、これにより上述したキャパシタＣｓの他方側の電極Ｅcbでもある画素電極１４の機能を兼用するようにしたデバイス構造を有している。
【０１００】
すなわち、キャパシタＣｓの一方側の電極Ｅcaに対応する領域の層間絶縁膜１３上には、第１の実施形態に示した画素電極１４を有することなく、正孔輸送層１５ａ及び電子輸送性発光層１５ｂを積層してなる有機ＥＬ層１５が直接形成されるとともに、正孔輸送層１５ａの一部が延在して層間絶縁膜１３に形成されたコンタクトホールＣＨ15を介してトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに直接接続されている。
【０１０１】
次に、上述した本構成例に係る表示パネルの製造方法について説明する。
図１３、図１４は、本構成例に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、図１１、図１２に示した表示パネルの断面構造の一部分（トランジスタＴｒ１３、有機ＥＬ素子ＯＬＥＤ、キャパシタＣｓ、電源電圧ラインＬｖ）を抜き出して製造プロセスを示すとともに、図３に示した平面レイアウトを適宜参照しながら説明する。なお、上述した第１の実施形態と同等の製造プロセス（図６〜図８参照）についてはその説明を簡略化又は省略する。
【０１０２】
本構成例に係る表示パネルの製造方法は、上述した第１の実施形態と同様に、まず、透明な基板１１上にゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びデータラインＬｄを同時に形成した後、基板１１の全域にゲート絶縁膜１２を被覆形成し、その後、ゲート絶縁膜１２をエッチングして所定の領域にコンタクトホールＣＨ11〜ＣＨ14を形成する。
【０１０３】
次いで、ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇの各々に対応する領域のゲート絶縁膜１２上に半導体層ＳＭＣ及びチャネル保護層ＢＬを積層形成した後、各半導体層ＳＭＣのチャネルの両側部に不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するとともに、選択ラインＬｓ及び電源電圧ラインＬｖを同時に形成する。
【０１０４】
これにより、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓがコンタクトホールＣＨ13を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続され、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓがコンタクトホールＣＨ11を介してデータラインＬｄに接続され、選択ラインＬｓがコンタクトホールＣＨ12を介してトランジスタＴｒ１１及びＴｒ１２の各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに接続される。
【０１０５】
次いで、上記ゲート絶縁膜１２上及びコンタクトホールＣＨ14内にＩＴＯ等の透明な電極材料を被膜後、レジストマスクを設けてエッチャントでパターニングして、キャパシタＣｓの一方側の電極Ｅcaを形成するとともに、コンタクトホールＣＨ14を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続し、その後、図１３（ａ）に示すように、基板１１の全域を被覆する層間絶縁膜１３を形成する。
【０１０６】
次いで、図１３（ｂ）に示すように、当該ＥＬ素子形成領域Ｆpx内の層間絶縁膜１３の一部をエッチングしてトランジスタＴｒ１３のソース電極Ｔｒ１３ｓの上面が露出するコンタクトホールＣＨ15を形成する。次いで樹脂材料からなるバンク１７を形成して各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを画定する。
【０１０７】
次いで、ＥＬ素子形成領域Ｆpx内を親液化処理し、さらに必要に応じてバンク１７表面を撥液化処理した後、図１３（ｃ）に示すように、上記バンク１７により画定されたＥＬ素子形成領域Ｆpxに、有機ＥＬ素子ＯＬＥＤの画素電極（アノード電極）１４としての機能を有するとともに、キャパシタＣｓの他方側の電極Ｅcbとしての機能をも有する正孔輸送層１５ａを形成する。ここで、正孔輸送層１５ａは、コンタクトホールＣＨ15を介してトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びＴｒ１３のソース電極Ｔｒ１３ｓに接続される。
【０１０８】
次いで、図１４（ａ）に示すように、ＥＬ素子形成領域Ｆpx内の正孔輸送層１５ａ上に電子輸送性発光層１５ｂを積層形成して、正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる有機ＥＬ層１５を形成し、その後、図１４（ｂ）に示すように、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを含む基板１１上に光反射特性を有する対向電極（例えばカソード電極）１６を形成し、さらに、封止層１８を形成することにより、図１１、図１２に示したような断面構造を有する表示パネル１０が完成する。
【０１０９】
このような表示パネル及びその製造方法により、キャパシタＣｓの他方側の電極ＥcbとしてＩＴＯ等からなる画素電極１４を形成することなく、キャパシタＣｓの一方側の電極Ｅcaに対応する領域の層間絶縁膜１３上に有機ＥＬ層１５となる正孔輸送層１５ａを直接形成して、キャパシタＣｓ（電圧保持部）の他方側の電極Ｅcbとしての機能と、有機ＥＬ素子ＯＬＥＤ（発光素子）の画素電極１４としての機能を持たせている（すなわち、有機ＥＬ素子ＯＬＥＤの正孔輸送層１５ａと画素電極１４とキャパシタＣｓの他方側の電極Ｅcbとを共用したパネル構造を有している）ので、パネル構造を簡素化して製造プロセスを簡略化することができる。有機ＥＬ層１５は有機ＥＬ層１５の発光の少なくとも一部を透過する性質を有しているので、電極Ｅcaを介して基板１１から有機ＥＬ素子ＯＬＥＤの光を出射することができ、画素電極１４がない分透過特性が改善できる。
【０１１０】
なお、本構成例においては、図１１、図１２に示したように、キャパシタＣｓの他方側の電極Ｅcbでもある有機ＥＬ素子ＯＬＥＤの画素電極１４の機能を、光透過特性を有する導電性の高分子材料からなる導電層である正孔輸送層１５ａに持たせたデバイス構造について説明したが、これに限定されるものではなく、キャパシタＣｓの一方側の電極Ｅcaについても、正孔輸送層１５ａと同様に、光透過特性を有する導電性の高分子材料からなる導電層を適用するものであってもよい。
【０１１１】
＜第２の実施形態＞
次に、本発明に係る表示パネルの第２の実施形態について説明する。ここで、表示パネルの画素配列状態や各表示画素の回路構成は、上述した第１の実施形態と同等であるので、以下の説明においては、図１、図２を適宜参照しながら、本実施形態の特徴部分について具体的に説明する。
【０１１２】
（表示パネル）
図１５は、本実施形態に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、画素駆動回路ＤＣの各トランジスタ及び配線等が形成された層を中心に示す。また、図１６は、図１５に示した平面レイアウトを有する表示画素ＰＩＸにおけるXVIＤ−XVIＤ線（本明細書においては図１５中に示したローマ数字の「１６」に対応する記号として便宜的に「XVI」を用いる）に沿った断面を示す概略断面図である。なお、図１５においては、各回路素子の電極及び配線層の平面形状を明瞭にするために、便宜的にハッチングを施して示した。
【０１１３】
上述した第１の実施形態においては、図２に示した回路構成を有する表示画素ＰＩＸ（有機ＥＬ素子ＯＬＥＤ及び画素駆動回路ＤＣ）について、図３〜図５に示したように、有機ＥＬ素子ＯＬＥＤの下層側（基板１１側）にキャパシタＣｓを設け、両者を平面的に重ねて配置して（すなわち断面的に積層して）、画素開口率を十分大きく保持しながら、有機ＥＬ素子ＯＬＥＤ（発光素子）の発光特性に影響を及ぼすキャパシタＣｓ（電圧保持部）の容量を十分大きく確保することができるパネル構造を示したが、第２の実施形態においては、ＥＬ素子形成領域Ｆpxの外にキャパシタＣｓを配置しつつ、その容量を十分大きく確保することができるパネル構造を有している。
【０１１４】
具体的には、例えば図１５に示すように、基板１１の一面側に設定された画素形成領域Ｒpxにおいて、図面上方領域（ＥＬ素子形成領域Ｆpx）に、有機ＥＬ素子ＯＬＥＤ（図では有機ＥＬ素子ＯＬＥＤのアノード電極となる画素電極１４のみを示す）が設けられ、一方、図面下方領域（回路形成領域Ｄpx）には画素駆動回路ＤＣを形成するトランジスタＴｒ１１〜Ｔｒ１３及びキャパシタＣｓが設けられている。また、当該回路形成領域Ｄpx上には行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬｖが平行して配設され、図面左方の縁辺領域には列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。
【０１１５】
ここで、データラインＬｄは、例えば図１５に示すように、選択ラインＬｓ及び電源電圧ラインＬｖよりも下方側（基板１１側）に設けられ、ゲート絶縁膜１２上にトランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと同じ工程で形成される。
【０１１６】
また、選択ラインＬｓ及び電源電圧ラインＬｖは、図１５、図１６に示すように、データラインＬｄや画素駆動回路ＤＣを形成する各トランジスタＴｒ１１〜Ｔｒ１３を被覆する層間絶縁膜１３上に設けられ、単一の配線メタル層をパターニングすることによって同じ工程で同層に形成される。さらに、後述するように、選択ラインＬｓは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ22を介してトランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに接続され、電源電圧ラインＬｖは、層間絶縁膜１３に設けられたコンタクトホールＣＨ21を介してトランジスタＴｒ１１、Ｔｒ１３のドレイン電極Ｔｒ１１ｄ、Ｔｒ１３ｄに接続されている。
【０１１７】
画素駆動回路ＤＣを形成する各トランジスタＴｒ１１〜Ｔｒ１３は、電界効果型の薄膜トランジスタ構造を有し、図１５、図１６に示すように、各々、基板１１上に形成されたゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと、ゲート絶縁膜１２を介して各ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと、を有している。
【０１１８】
なお、上述した第１の実施形態と同様に、各トランジスタＴｒ１１〜Ｔｒ１３の半導体層ＳＭＣ上にはチャネル保護層ＢＬが形成され、また、ソース電極とドレイン電極が接触する半導体層ＳＭＣ上には、不純物層ＯＨＭが形成されている。トランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇはいずれも同一のゲートメタル層をパターニングすることによって形成され、また、ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄはいずれも同一のソース、ドレインメタル層をパターニングすることによって形成されている。
【０１１９】
トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ22を介して選択ラインＬｓに接続され、同ドレイン電極Ｔｒ１１ｄがトランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄと一体的に形成されるとともに、層間絶縁膜１３に設けられたコンタクトホールＣＨ21を介して電源電圧ラインＬｖに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に設けられたコンタクトホールＣＨ23を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇ及びキャパシタＣｓの一方側（接点Ｎ１１側）の電極Ｅcaに接続されている。
【０１２０】
また、トランジスタＴｒ１２は、ゲート電極Ｔｒ１２ｇがトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されるとともに、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ22を介して選択ラインＬｓに接続され、同ソース電極Ｔｒ１２ｓがデータラインＬｄと一体的に形成され、同ドレイン電極Ｔｒ１２ｄがトランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びキャパシタＣｓの他方側（接点Ｎ１２側）の電極Ｅcbと一体的に形成されている。
【０１２１】
トランジスタＴｒ１３は、ゲート電極Ｔｒ１３ｇがキャパシタＣｓの一方側の電極Ｅcaと一体的に形成されるとともに、ゲート絶縁膜１２に設けられたコンタクトホールＣＨ23を介してトランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続され、同ソース電極Ｔｒ１３ｓがトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されるとともに、キャパシタＣｓの他方側の電極Ｅcb及びゲート絶縁膜１２上に設けられた有機ＥＬ素子ＯＬＥＤの画素電極１４に接続され、同ドレイン電極Ｔｒ１３ｄが層間絶縁膜１３に設けられたコンタクトホールＣＨ21を介して電源電圧ラインＬｖに接続されている。
【０１２２】
また、キャパシタＣｓは、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇと一体的に形成された一方側の電極（第１の電極）Ｅcaと、トランジスタＴｒ１３のソース電極Ｔｒ１３ｓと一体的に形成された他方側の電極Ｅcbと、がゲート絶縁膜（第１の誘電体層）１２を介して対向して延在し、また、上記他方側の電極（第２の電極）Ｅcbと、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ24を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続された上層側の電極（第３の電極）Ｅcxと、が層間絶縁膜（第２の誘電体層）１３を介して対向して延在するように形成された積層コンデンサ構造を有している。ここで、キャパシタＣｓの上層側の電極Ｅcxは、選択ラインＬｓ及び電源電圧ライン（電源配線）Ｌｖを形成するための単一の配線メタル層をパターニングすることによって、選択ラインＬｓ及び電源電圧ラインＬｖと同じ工程で同層に形成される。
【０１２３】
すなわち、本実施形態に係る表示パネルにおいては、各表示画素ＰＩＸの画素駆動回路ＤＣに設けられるキャパシタＣｓとして、電極Ｅca及び電極Ｅcbの間に重なるゲート絶縁膜１２を誘電体層とする容量成分と、電極Ｅcaに接続された電極Ｅcx及び上記電極Ｅcbの間に重なる層間絶縁膜１３を誘電体層とする容量成分とからなる積層構造を有し、これにより、一対の電極が対向するのみのコンデンサ構造を有するキャパシタに比較して、同一の領域で十分に大きい容量を形成することができる。
【０１２４】
また、有機ＥＬ素子ＯＬＥＤは、ゲート絶縁膜１２上に設けられ、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続された画素電極（例えばアノード電極）１４と、基板１１から突出して形成された絶縁性材料からなるバンク１７により画定されたＥＬ素子形成領域Ｆpxに形成された正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる有機ＥＬ層１５と、各表示画素ＰＩＸに共通に設けられた単一の平面電極（べた電極）からなる対向電極１６と、が順次積層形成されている。
【０１２５】
ここで、本実施形態に係る表示パネル１０においても、上述した第１の実施形態と同様に、ボトムエミッション型の発光構造を有している場合には、画素電極１４及びゲート絶縁膜１２が光透過特性を有するとともに、対向電極１６が光反射特性を有する膜構造又は膜質により形成されている。一方、トップエミッション型の発光構造を有している場合には、画素電極１４が光反射特性を有するとともに、対向電極１６が光透過特性を有する膜構造又は膜質により形成されている。
【０１２６】
バンク１７は、上述した第１の実施形態と同様に、表示パネル１０に２次元配列される表示画素ＰＩＸ相互の境界を含む領域に、柵状又は格子状の平面パターンを有するように形成され、特に、本実施形態においては、図１６に示すように、各表示画素ＰＩＸ（画素形成領域Ｒpx）のＥＬ素子形成領域Ｆpx以外の領域（回路形成領域Ｄpx）に配置されたトランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ、選択ラインＬｓ及び電源電圧ラインＬｖ等を被覆するとともに、データラインＬｄを被覆するように形成されている。
【０１２７】
そして、このような画素駆動回路ＤＣにおいて、表示データに応じた所定の電流値を有する発光駆動電流が生成され、トランジスタＴｒ１３（ソース電極Ｔｒ１３ｓ）から有機ＥＬ素子ＯＬＥＤの画素電極１４に供給されることにより、各表示画素ＰＩＸの有機ＥＬ素子ＯＬＥＤが上記表示データに応じた所望の輝度階調で発光動作する。
【０１２８】
（表示パネルの製造方法）
次に、本実施形態に係る表示パネルの製造方法について説明する。
図１７〜図１９は、本実施形態に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、図１６に示したXVIＤ−XVIＤ線に沿った表示パネルの断面構造について製造プロセスを示すとともに、図１５に示した平面レイアウトを適宜参照しながら説明する。なお、上述した第１の実施形態と同等の製造プロセスについてはその説明を簡略化又は省略する。
【０１２９】
本実施形態に係る表示パネルの製造方法は、まず、図１７（ａ）に示すように、透明な基板１１上に成膜したゲートメタル層をパターニングすることによってトランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びキャパシタＣｓの一方側の電極Ｅcaを同時に形成する。ここで、キャパシタＣｓの一方側の電極Ｅcaは、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇと一体的に形成される。
【０１３０】
その後、図１７（ｂ）に示すように、基板１１の全域にゲート絶縁膜１２を被覆形成した後、当該ゲート絶縁膜１２上に成膜したＩＴＯ等からなる透明電極層をパターニングすることにより、図１５に示したように、矩形状の平面パターンを有するとともに光透過特性を有し、有機ＥＬ素子ＯＬＥＤのアノード電極である画素電極１４を形成する。
【０１３１】
次いで、図１７（ｃ）に示すように、上記ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇの各々に対応する領域のゲート絶縁膜１２上に、半導体層ＳＭＣ及びチャネル保護層ＢＬを積層形成するとともに、ゲート絶縁膜１２をエッチングして上記ゲート電極Ｔｒ１３ｇの上面が露出するコンタクトホールＣＨ23を形成した後、各トランジスタＴｒ１１〜Ｔｒ１３に対応する半導体層ＳＭＣのチャネルの両端部に不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ、データラインＬｄ、並びに、キャパシタＣｓの他方側の電極Ｅcbを形成する。
【０１３２】
ここで、ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、ドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ、データラインＬｄ及びキャパシタＣｓの他方側の電極Ｅcbは、基板１１上にソース、ドレインメタル層を成膜してから当該ソース、ドレインメタル層をパターニングすることによって同時に形成される。
【０１３３】
これにより、図１５、図１６に示すように、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓがコンタクトホールＣＨ23を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続されるとともに、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓの一部が上記画素電極１４上にまで延在して接続される。また、キャパシタＣｓの一方側の電極Ｅcaと他方側の電極Ｅcbがゲート絶縁膜１２を介して対向して延在するように形成される。
【０１３４】
次いで、図１８（ａ）に示すように、基板１１の全域を被覆する層間絶縁膜１３を形成した後、当該層間絶縁膜１３をエッチングしてトランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄの上面が露出するコンタクトホールＣＨ21を形成するとともに、層間絶縁膜１３及びゲート絶縁膜１２をエッチングしてキャパシタＣｓの一方側の電極Ｅcaの上面が露出するコンタクトホールＣＨ24、及び、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇの上面が露出するコンタクトホールＣＨ22を形成する。ここで、上記各コンタクトホールを形成するエッチング工程において、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxの層間絶縁膜１３を同時にエッチングして画素電極１４の上面を露出させる。
【０１３５】
次いで、図１８（ｂ）に示すように、基板１１上に配線メタル層を成膜し、当該配線メタル層をパターニングすることによって、選択ラインＬｓ、電源電圧ラインＬｖ及びキャパシタＣｓの上層側の電極Ｅcxを同時に形成する。これにより、電源電圧ラインＬｖがコンタクトホールＣＨ21を介してトランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄに接続され、選択ラインＬｓがコンタクトホールＣＨ22を介してトランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに接続されるとともに、キャパシタＣｓの上層側の電極ＥcxがコンタクトホールＣＨ24を介してキャパシタＣｓの一方側の電極Ｅcaに接続される。
【０１３６】
ここで、層間絶縁膜１３及びゲート絶縁膜１２を貫通して形成されるコンタクトホールＣＨ22、ＣＨ24においては、図１８（ｂ）に示すように、例えば当該コンタクトホールＣＨ22、ＣＨ24内に充填形成されたコンタクトメタルＣＭ２（コンタクトホールＣＨ22に充填形成されるコンタクトメタルの図示を省略）を介して異なる層間の電気的な接続を行うものであってもよく、コンタクトメタルＣＭ２を用いることなく、電極Ｅcxの一部が、コンタクトホールＣＨ24に埋設されて電極Ｅcaと直接接続されてもよい。
【０１３７】
次いで、図１９（ａ）に示すように、樹脂材料からなるバンク１７を形成して各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを画定した後、画素電極１４表面を親液化処理し、さらに必要に応じてバンク１７表面を撥液化処理し、その後、図１９（ｂ）に示すように、ＥＬ素子形成領域Ｆpxに露出する画素電極１４上に、正孔輸送層１５ａ及び電子輸送性発光層１５ｂからなる有機ＥＬ層１５を積層形成する。
【０１３８】
次いで、各表示画素ＰＩＸのＥＬ素子形成領域Ｆpxを含む基板１１上に光反射特性を有し、カソード電極でもある対向電極１６を形成した後、基板１１の一面側全域に封止層１８を形成することにより、図１６に示したような断面構造を有する表示パネル１０が完成する。
【０１３９】
以上説明したように、本実施形態に係る表示パネルにおいては、表示画素ＰＩＸに設けられる画素駆動回路ＤＣのトランジスタＴｒ１１〜Ｔｒ１３と、選択ラインＬｓ及び電源電圧電源電圧ラインＬｖと、を平面的に重ねて（すなわち断面的に積層構造を有するように）配置し、かつ、画素駆動回路ＤＣに設けられるキャパシタ（電圧保持部）Ｃｓを積層構造として電気的に接続された一方側の電極Ｅcaと上層側の電極Ｅcxとの間に、各々絶縁膜１２、１３を介して他方の電極Ｅcbを挟むように配置したパネル構造を有している。
【０１４０】
これにより、表示画素（画素形成領域）における画素駆動回路及び各種配線層の形成面積を小さくすることができるので、表示パネルを高精細化して表示画素のサイズ（形成面積）を小さくした場合であっても、画素開口率を十分大きく保持しながら、発光素子の発光特性に影響を及ぼすキャパシタの容量を十分大きく確保することができ、表示データに応じた適切な輝度階調で発光素子を発光動作させて良好な表示画質を実現することができる。
【０１４１】
具体的には、例えば画素開口率が４０％となる表示画素において、本実施形態のようにキャパシタＣｓを積層構造として層間の誘電体層（ゲート絶縁膜１２、層間絶縁膜１３）の膜厚を３００ｎｍ、比誘電率を７、膜質をシリコン窒化膜ＳｉＮｘとした場合、キャパシタＣｓの容量は１．５ｐＦと見積もられる。これに対して、同等の容量を対向する一対の電極Ｅca、Ｅcbのみからなるキャパシタで形成しようとすると、略２倍の面積を必要とし、画素形成領域の１０％を占有することになり、画素開口率は３０％に低下する。本実施形態においては、キャパシタが積層構造を有していることにより、画素開口率を３０％から４０％に向上させることができる。
【０１４２】
また、本実施形態に係る表示パネル及びその製造方法においては、キャパシタ（電圧保持部）Ｃｓの一方側の電極Ｅcaに電気的に接続される上層側の電極Ｅcxと、選択ラインＬｓ及び電源電圧ラインＬｖとを、同一の配線メタル層をパターニングして同時に形成することができるので、製造プロセスの簡素化や工程数の削減を図ることができる。
【０１４３】
なお、本実施形態においては、各表示画素ＰＩＸの画素駆動回路ＤＣに設けられるトランジスタＴｒ１１〜Ｔｒ１３上に選択ラインＬｓ及び電源電圧ラインＬｖを配設するとともに、不透明な電極Ｅca、Ｅcb、Ｅcxを有するキャパシタＣｓを有機ＥＬ素子ＯＬＥＤ（画素電極１４）とは平面的に重ならない領域に配置したパネル構造について説明したが、本発明はこれに限定されるものではなく、上述した第１の実施形態に示したように、ＥＬ素子形成領域Ｆpxにおいて透明電極材料からなる電極Ｅca、Ｅcb、Ｅcxを有するキャパシタＣｓを有機ＥＬ素子ＯＬＥＤと平面的に重なるように配置し（断面的に積層して）、回路形成領域Ｄpxにおいて選択ラインＬｓ及び電源電圧ラインＬｖが画素駆動回路ＤＣのトランジスタＴｒ１１〜Ｔｒ１３と平面的に重なるように配設された（断面的に積層した）パネル構造を有するものであってもよく、この場合においては、画素形成領域ＲpxにおけるＥＬ素子形成領域Ｆpxの比率を一層高めることができるので、画素開口率を向上させつつ、キャパシタＣｓの容量をさらに大きく設定することができる。
【０１４４】
＜第３の実施形態＞
次に、本発明に係る表示パネルの第３の実施形態について説明する。ここで、表示パネルの画素配列状態や各表示画素の回路構成は、上述した第１の実施形態と同等であるので、以下の説明においては、図１、図２を適宜参照しながら、本実施形態の特徴部分について具体的に説明する。
【０１４５】
（表示パネル）
図２０（ａ）は、本実施形態に係るボトムエミッション型の表示パネルに適用可能な表示画素の一例を示す平面レイアウト図であり、図２０（ｂ）は、本実施形態に係る表示画素の特徴を説明するための比較対象となる表示画素の一例を示す平面レイアウト図である。ここでは、画素駆動回路ＤＣの各トランジスタ及び配線等が形成された層を中心に示す。なお、図２０においては、各回路素子の電極及び配線層の平面形状を明瞭にするために、便宜的にハッチングを施して示した。
【０１４６】
ここで、上述した第１及び第２の実施形態においては、表示画素ＰＩＸについて、図３、図１５に示したように、画素形成領域Ｒpxの上方領域に有機ＥＬ素子ＯＬＥＤを形成するためのＥＬ素子形成領域Ｆpxがバンク１７に四方を包囲されることにより配置され、同下方領域に画素駆動回路ＤＣ（トランジスタＴｒ１１〜Ｔｒ１３等）を形成するための回路形成領域Ｄpxや配線層（選択ラインＬｓ、電源電圧ラインＬｖ等）が配置されたパネル構造を示したが、第３の実施形態においては、画素形成領域Ｒpxの中央領域にＥＬ素子形成領域Ｆpxが配置され、当該中央領域を取り囲む画素形成領域Ｒpxの縁辺領域に画素駆動回路ＤＣの回路素子や配線層が配置された構成例を示す。
【０１４７】
具体的には、図２０（ａ）に示すように、基板１１の一面側に設定された画素形成領域Ｒpxにおいて、略中央領域に、画素駆動回路ＤＣを形成するキャパシタＣｓ及び有機ＥＬ素子ＯＬＥＤ（図ではキャパシタＣｓの他方側の電極Ｅcbと共用（兼用）され、アノード電極となる画素電極１４のみを示す）が設けられ、一方、上記中央領域を取り囲む縁辺領域には画素駆動回路ＤＣを形成するトランジスタＴｒ１１〜Ｔｒ１３、及び、データラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖが配設されている。
【０１４８】
図２１は、本実施形態に適用される表示画素（画素駆動回路及び有機ＥＬ素子）に存在する寄生容量等の容量成分を示す等価回路であり、図２２は、表示画素における効果を説明するための概略断面図である。
図２０（ａ）、（ｂ）に示した表示画素のXXIIＧ−XXIIＧ線（本明細書においては図２０中に示したローマ数字の「２２」に対応する記号として便宜的に「XXII」を用いる）及びXXIIＨ−XXIIＨ線に沿った断面構造について、図２２（ａ）、（ｂ）に示すような簡易な断面モデルを用いて検証を行う。図２２（ａ）、（ｂ）において、電極ＥＡ、ＥＢは、各々、図２０（ａ）、（ｂ）に示したキャパシタＣｓの一方側の電極Ｅca、他方側の電極Ｅcbに相当し、配線Ｌｘは、選択ラインＬｓ又は電源電圧ラインＬｖに相当する。キャパシタＣｓの誘電体となるゲート絶縁膜１２を窒化シリコンとし、バンク１７をポリイミドとし、基板１１をガラス基板として、各部材の誘電率をそれぞれ７、３、４と設定している。配線Ｌｘ、電極ＥＡ、ＥＢはいずれも０．１μｍ厚である。
【０１４９】
ここで、トランジスタＴｒ１１、Ｔｒ１２は、画素形成領域Ｒpxの図面左方の縁辺領域に列方向（図面上下方向）に延在するように配置され、トランジスタＴｒ１３は、画素形成領域Ｒpxの図面右方の縁辺領域に列方向に延在するように配置されている。また、データラインＬｄは、上記トランジスタＴｒ１１、Ｔｒ１２とともに、画素形成領域Ｒpxの左方の縁辺領域に列方向に延在するように配設され、選択ラインＬｓは、画素形成領域Ｒpxの図面上方の縁辺領域に行方向（図面左右方向）に延在するように配設され、電源電圧ラインＬｖは、画素形成領域Ｒpxの図面下方の縁辺領域に行方向に延在するように配設されている。
【０１５０】
選択ラインＬｓ及び電源電圧ラインＬｖは、データラインＬｄよりも下方側（基板１１側）に設けられ、基板１１上に形成されるトランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇとともにゲートメタル層をパターニングすることによって形成されている。また、データラインＬｄは、ゲート絶縁膜１２上に形成される上記トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄとともにソース−ドレインメタル層をパターニングすることによって形成されている。
【０１５１】
トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇが選択ラインＬｓと一体的に形成され、同ドレイン電極Ｔｒ１１ｄがゲート絶縁膜１２に設けられたコンタクトホールＣＨ31を介して電源電圧ラインＬｖに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に設けられたコンタクトホールＣＨ33を介してトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇ及びキャパシタＣｓの一方側の電極Ｅcaに接続されている。
【０１５２】
トランジスタＴｒ１２は、ゲート電極Ｔｒ１２ｇがトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されるとともに、選択ラインＬｓと一体的に形成され、同ソース電極Ｔｒ１２ｓがデータラインＬｄと一体的に形成され、同ドレイン電極Ｔｒ１２ｄがトランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びキャパシタＣｓの他方側の電極Ｅcbと一体的に形成されている。
【０１５３】
トランジスタＴｒ１３は、ゲート電極Ｔｒ１３ｇがキャパシタＣｓの一方側の電極Ｅcaと一体的に形成され、同ソース電極Ｔｒ１３ｓがトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びキャパシタＣｓの他方側の電極Ｅcbと一体的に形成され、同ドレイン電極Ｔｒ１３ｄがゲート絶縁膜１２に設けられたコンタクトホールＣＨ32を介して電源電圧ラインＬｖに接続されている。
【０１５４】
また、キャパシタＣｓは、一方側の電極ＥcaがトランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと同層であって、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇと一体的に形成され、他方側の電極ＥcbがトランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと同層であって、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓと一体的に形成される。すなわち、一方側の電極Ｅcaと他方側の電極Ｅcbは、ゲート絶縁膜１２を介して対向して延在するように形成されている。ただし、図２２に示すように、平面視して、電極ＥＡ及び電極ＥＢは、ともにＥＬ素子形成領域Ｆpxの周囲にわたって、内周縁部が平面視して互いに一致するように環状に形成され、バンク１７によって覆われている。
【０１５５】
そして、本実施形態においては、図２０（ａ）中、楕円で囲ったＧ部に示すように、キャパシタＣｓの一対の電極Ｅca及び電極Ｅcbのうち、例えば上層側となる他方側の電極Ｅcbが下層側となる一方側の電極Ｅcaよりも外方に張り出すように大きく形成されたパネル構造を有している。すなわち、図２０（ａ）に示した平面レイアウトにおいて、他方側の電極Ｅcbが一方側の電極Ｅcaに比較して、画素形成領域Ｒpxの縁辺領域に配設された選択ラインＬｓ及び電源電圧ラインＬｖにより接近するような平面パターンを有して形成されている。
【０１５６】
上述した第１及び第２の実施形態においては、図２に示した回路構成を有する表示画素ＰＩＸ（有機ＥＬ素子ＯＬＥＤ及び画素駆動回路ＤＣ）について、回路内に存在する寄生容量について特に言及しなかったが、第３の実施形態においては寄生容量の影響を考慮したパネル構造を有している。
【０１５７】
すなわち、上述したように、アクティブマトリクス駆動方式に対応した表示パネルにおいては、各表示画素ＰＩＸ内に図２に示したような複数のトランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ、有機ＥＬ素子ＯＬＥＤ等の回路素子、及び、各種配線層（データラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖ等）が設けられているが、特定の限られた領域（画素形成領域Ｒpx）にこれらの回路素子や配線層を配置した場合、回路素子相互や配線層との間に寄生容量が発生する。
【０１５８】
特に、表示パネルの高精細化（高解像度化）等に伴って各画素の形成面積が小さくなると、回路素子相互や配線層との距離が接近することにより、本来表示駆動に用いられるキャパシタＣｓに比較して、寄生容量の容量値が相対的に大きくなり、その影響が無視できなくなる。加えて、アクティブマトリクス駆動方式においては、表示画素ＰＩＸ（画素駆動回路ＤＣ）の駆動制御に伴って各種配線層（データラインＬｄや選択ラインＬｓ、電源電圧ラインＬｖ；駆動配線層）に印加される電圧が時間的に変化するように制御されるが、上記のようにこれらの配線層とキャパシタＣｓの各電極との間の寄生容量が大きくなると、各配線層の電圧変化が寄生容量を介してキャパシタＣｓに保持された電圧成分に影響を与える。そのため、キャパシタＣｓには本来表示データに応じた一定の電圧成分が保持されていなければならないが、当該電圧成分が寄生容量や配線層に印加される電圧変化に起因して変動することにより、発光動作時に有機ＥＬ素子に流れる発光駆動電流の電流値が変動して、所望の輝度階調での発光ができなくなるという問題が生じる。
【０１５９】
また、表示パネルの高精細化により、各表示画素ＰＩＸの画素形成領域Ｒpxが狭くなるにつれて、各表示画素ＰＩＸにおける発光面積（すなわちＥＬ素子形成領域Ｆpx）も小さくなり画素開口率の低下が生じる。そのため、表示画質を維持、向上させるために、有機ＥＬ素子に高電圧や大電流を印加して発光輝度を高める必要があるが、この場合、有機ＥＬ素子の経時劣化が著しくなり、製品寿命が短くなる問題が生じる。
【０１６０】
本実施形態に適用される表示画素ＰＩＸにおいては、図２１に示すように、大別して、トランジスタＴｒ１１のゲート・ソース間（すなわち接点Ｎ１１と接点Ｎ１３間）の寄生容量Ｃgsと、トランジスタＴｒ１３のゲート・ドレイン間（すなわち接点Ｎ１１と接点Ｎ１４間）の寄生容量Ｃgdと、トランジスタＴｒ１３のゲート（接点Ｎ１１又はキャパシタＣｓの一方側の電極Ｅca）とデータラインＬｄ間の寄生容量Ｃglと、トランジスタＴｒ１３のゲート・ソース間（すなわち接点Ｎ１１と接点Ｎ１２間）のキャパシタＣｓと、有機ＥＬ素子ＯＬＥＤのアノード・カソード間の接合容量Ｃelと、トランジスタＴｒ１３のソース（接点Ｎ１２又はキャパシタＣｓの他方側の電極Ｅcb）とデータラインＬｄ間の寄生容量Ｃslと、からなる容量成分が存在する。
【０１６１】
このような各種の容量成分のうち、選択信号Ｓselの信号レベルや電源電圧Ｖscの切り換え制御により電圧変動が比較的大きい選択ラインＬｓ及び電源電圧ラインＬｖとキャパシタＣｓ（電極Ｅca、Ｅcb）との間に寄生する容量成分の影響について検証する。ここでは、図２０（ｂ）に示すように、図中楕円で囲ったＨ部に示すように、キャパシタＣｓの一対の電極Ｅca及び電極Ｅcbのうち、下層側となる一方側の電極Ｅcaの外縁部が上層側となる他方側の電極Ｅcbの外縁部よりも外方に張り出すように形成されたパネル構造を本実施形態の比較対象とする。
【０１６２】
図２２（ａ）、（ｂ）に示すように、配線Ｌｘ及び電極ＥＡは、各々、基板１１上に２μｍの間隔を離して形成され、配線Ｌｘは５μｍの配線幅を有し、また、配線Ｌｘ及び電極ＥＡを被覆するように基板１１上には膜厚０．３μｍのゲート絶縁膜１２が形成され、当該ゲート絶縁膜１２上の電極ＥＡに対応する領域に電極ＥＢが形成され、さらに、電極ＥＢを被覆するようにゲート絶縁膜１２上には膜厚３μｍの層間絶縁膜１３が形成されているものとする。
【０１６３】
ここで、本実施形態においては、図２２（ａ）に示すように、図２０（ａ）に示したキャパシタＣｓの他方側の電極Ｅcbに対応する電極ＥＢの外周縁部が、一方側の電極Ｅcaに対応する電極ＥＡの外周縁部よりも配線Ｌｘ方向（図面左方）に２μｍ張り出すように形成され、一方、比較対象においては、図２２（ｂ）に示すように、上記電極ＥＢの外縁部が、電極ＥＡの外縁部よりも２μｍ短くなるように（すなわち電極ＥＢの端部が電極ＥＡの端部よりも図面右方に位置するように）形成されている。
【０１６４】
また、このような断面モデルを有するパネル構造においては、ゲート絶縁膜１２を介して対向する電極ＥＡと電極ＥＢ間に上記キャパシタＣｓに対応する容量成分Ｃ２３が形成され、電極ＥＡと配線Ｌｘ間には図２１に示した寄生容量Ｃglに対応する容量成分Ｃ１２が形成され、また、電極ＥＢと配線Ｌｘ間には図２１に示した寄生容量Ｃslに対応する容量成分Ｃ１３が形成される。
【０１６５】
このようなパネル構造において電磁波解析を行い、上記の各容量成分の容量値を導出した結果を表１に示す。
【０１６６】
【表１】
0004993292.tif 000002
【０１６７】
具体的には、図２２（ａ）に示すように、電極ＥＡと配線Ｌｘとの間に寄生する容量成分Ｃ１２は、電極ＥＢが電極ＥＡの端部よりも張り出して配線Ｌｘと近接するように配置されているので、一種のシールドとして働き、比較例（図２０（ｂ）、図２２（ｂ）参照）においては４６．８ｐＦ／ｍの寄生容量が生じるのに対して、本実施形態（図２０（ａ）、図２２（ａ）参照）においては２１．０１ｐＦ／ｍとなり、その容量値が１／２以下に低減されることが判明した。
【０１６８】
これに対して、電極ＥＢと配線Ｌｘとの間に寄生する容量成分Ｃ１３は、比較例においては８．４ｐＦ／ｍの寄生容量が生じるのに対して、本実施形態においては５３．０１ｐＦ／ｍとなり、その容量値が増加するが、これに起因して、キャパシタＣｓに相当する電極ＥＡと電極ＥＢとの間に生じる容量成分Ｃ２３は、比較例においては１．９５７ｎＦ／ｍの寄生容量が生じるのに対して、本実施形態においては２．１８５ｎＦ／ｍとなり、その容量値を増加させることができることが判明した。
【０１６９】
以上説明したように、本実施形態に係る表示パネルにおいては、表示画素ＰＩＸ（画素駆動回路ＤＣ及び有機ＥＬ素子ＯＬＥＤ）に設けられるキャパシタＣｓの一対の電極Ｅca、Ｅcbのうち、固定電位側となる他方側の電極Ｅcb（図２２（ａ）に示した電極ＥＢ）の端部を、表示駆動に基づいて配線層（選択ラインＬＳ、電源電圧ラインＬｖ等；駆動配線層）に印加される電圧の変化（切換制御）に応じて電位が変化する一方側の電極Ｅca（図２２（ａ）に示した電極ＥＡ）の端部よりも外方に張り出させて、他方側の電極Ｅcbと配線層との距離を短く設定することにより、一方側の電極Ｅcaと配線層間の寄生容量を低減して、キャパシタＣｓに保持された電圧成分の変動を抑制することができる。
【０１７０】
また、キャパシタＣｓの電極Ｅcaと配線層とを近接させて配置することができるので、第１の実施形態に示したように、有機ＥＬ素子ＯＬＥＤの画素電極１４とキャパシタＣｓの他方側の電極Ｅcbを共用（兼用）した表示パネルにおいては、キャパシタＣｓの形成面積を拡大してその容量を大きく設定することができるとともに、ＥＬ素子形成領域Ｆpxも同様に拡大して画素開口率を向上させることができる。
【０１７１】
したがって、表示パネルを高精細化して表示画素のサイズ（形成面積）を小さくした場合であっても、表示画素内の寄生容量を低減しつつキャパシタの容量を十分大きく確保することができるとともに、画素開口率を向上させることができるので、表示データに応じた適切な輝度階調で発光素子を発光動作させて良好な表示画質を実現することができる。
【０１７２】
また、本実施形態に係る表示パネル及びその製造方法においては、キャパシタの他方側の電極の平面パターンを変更するのみでよいので、当該電極のパターニング工程においてマスクパターンを変更するのみで図２０（ａ）、図２２（ａ）に示したパネル構造を実現することができ、製造プロセスの変更や工程数の増加を抑制することができる。
【０１７３】
また、上記各実施形態では、画素駆動回路ＤＣが、ｎチャネル型トランジスタＴｒ１１〜Ｔｒ１３を備えていたが、ｐチャネルでもよく、またアクティブ駆動において、書き込みデータ等を電荷としてキャパシタＣｓに保持する回路であればトランジスタの数、トランジスタのサイズ、接続構造、動作制御等についても制限は特にないが、ボトムエミッション型の場合、高開口率であるためにはトランジスタの数、サイズは小さい方が好ましい。
【０１７４】
また、上記各実施形態では、一つの色画素ごとにバンク１７で仕切られているが、これに限らず、列方向に沿った同一色の複数の色画素を１単位としたストライプパターンがその周囲をバンク１７によって仕切られていてもよい。この場合、同一色なので列方向に沿って複数の色画素の形成領域を跨るように連続して有機材料を塗布して形成することができる。
【図面の簡単な説明】
【０１７５】
【図１】本発明に係る表示パネルの画素配列状態の一例を示す概略平面図である。
【図２】本発明に係る表示パネルに２次元配列される各表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。
【図３】第１の実施形態に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。
【図４】第１の実施形態に係る平面レイアウトを有する表示画素ＰＩＸにおける断面構造を示す概略断面図（その１）である。
【図５】第１の実施形態に係る平面レイアウトを有する表示画素ＰＩＸにおける断面構造を示す概略断面図（その２）である。
【図６】第１の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その１）である。
【図７】第１の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その２）である。
【図８】第１の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その３）である。
【図９】第１の実施形態の他の構成例に係る表示パネルに適用可能な表示画素の一部分を示す平面レイアウト図、及び、断面構造を示す概略断面図である。
【図１０】本構成例に係る表示パネルの製造方法の一例を示す工程断面図である。
【図１１】第１の実施形態のさらに他の構成例に係る平面レイアウトを有する表示画素ＰＩＸにおける断面構造を示す概略断面図（その１）である。
【図１２】第１の実施形態のさらに他の構成例に係る平面レイアウトを有する表示画素ＰＩＸにおける断面構造を示す概略断面図（その２）である。
【図１３】本構成例に係る表示パネルの製造方法の一例を示す工程断面図（その１）である。
【図１４】本構成例に係る表示パネルの製造方法の一例を示す工程断面図（その２）である。
【図１５】第２の実施形態に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。
【図１６】第２の実施形態に係る平面レイアウトを有する表示画素ＰＩＸにおける断面構造を示す概略断面図である。
【図１７】第２の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その１）である。
【図１８】第２の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その２）である。
【図１９】第２の実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その３）である。
【図２０】第３の実施形態に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図、及び、本実施形態に係る表示画素の特徴を説明するための比較対象となる表示画素の一例を示す平面レイアウト図である。
【図２１】第３の実施形態に適用される表示画素（画素駆動回路及び有機ＥＬ素子）に存在する寄生容量等の容量成分を示す等価回路である。
【図２２】第３の実施形態に係る表示画素における効果を説明するための概略断面図である。
【符号の説明】
【０１７６】
１０      表示パネル
１１      基板
１２      ゲート絶縁膜
１３      層間絶縁膜
１４      画素電極
１５      有機ＥＬ層
１６      対向電極
１７      バンク
ＰＩＸ    表示画素
Ｒpx      画素形成領域
Ｆpx      ＥＬ素子形成領域
ＤＣ      画素駆動回路
Ｔｒ１１〜Ｔｒ１３    トランジスタ
Ｃｓ        キャパシタ
Ｅca、Ｅcb、Ｅcx    電極
ＯＬＥＤ    有機ＥＬ素子
Ｌｓ        選択ライン
Ｌｖ        電源電圧ライン
Ｌｄ        データライン
【図１】
0004993292.tif 000003
【図２】
0004993292.tif 000004
【図３】
0004993292.tif 000005
【図４】
0004993292.tif 000006
【図５】
0004993292.tif 000007
【図６】
0004993292.tif 000008
【図７】
0004993292.tif 000009
【図８】
0004993292.tif 000010
【図９】
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【図１０】
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【図１１】
0004993292.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004993292.tif 000020
【図１９】
0004993292.tif 000021
【図２０】
0004993292.tif 000022
【図２１】
0004993292.tif 000023
【図２２】
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