(57)【特許請求の範囲】
【請求項１】
制御用のＣＰＵと、
前記ＣＰＵに接続されたデータバスと、
このデータバスに接続され少なくとも１つが表示用のバッファメモリとして使用される複数のメモリと、
前記ＣＰＵに接続された表示手段と、
前記バッファメモリに前記ＣＰＵから表示用データを供給して一旦格納し、そのバッファメモリ内の表示用データを前記ＣＰＵから前記表示手段に供給して表示する制御手段と、
前記バッファメモリ内の表示用データの有無を監視し、表示用データが無いとき、前記データバス上の前記バッファメモリを除く他のメモリの使用を一時的に制限し、表示用データが存在する状況になると前記制限を解除する制御手段と、
を備えることを特徴とする電気機器。
【請求項２】
制御用のＣＰＵ、このＣＰＵに接続されたデータバス、このデータバスに接続され少なくとも１つが表示用のバッファメモリとして使用される複数のメモリ、および前記ＣＰＵに接続された表示手段を有する電気機器において、
前記バッファメモリに前記ＣＰＵから表示用データを供給して一旦格納し、そのバッファメモリ内の表示用データを前記ＣＰＵから前記表示手段に供給して表示するステップと、
前記バッファメモリ内の表示用データの有無を監視し、表示用データが無いとき、前記データバス上の前記バッファメモリを除く他のメモリの使用を一時的に制限し、表示用データが存在する状況になると前記制限を解除するステップと、
を備えることを特徴とする電子機器の制御方法。
【請求項３】
前記ＣＰＵは、ＶＧＡ機能が搭載されたＲＩＳＣ ＣＰＵであることを特徴とする請求項１に記載の電気機器または請求項２に記載の電子機器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示用のバッファメモリにＣＰＵから表示用データを供給して一旦格納し、そのバッファメモリ内の表示用データをＣＰＵから表示手段に供給して表示する電気機器およびその制御方法に関する。
【背景技術】
【０００２】
ＶＧＡ（Video Graphics Array）機能が搭載された制御用のＣＰＵ（Central Processing Unit）、このＣＰＵに接続されたデータバス、このデータバスに接続された複数のメモリを有し、これらメモリの１つを表示用のバッファメモリとしてそのバッファメモリにＣＰＵから表示用データを供給して一旦格納し、同バッファメモリ内の表示用データをＣＰＵから表示手段に供給して表示する電気機器がある。
【０００３】
このような電気機器において、ＣＰＵとしてＲＩＳＣ（Reduced Instruction Set Computer）ＣＰＵを採用することが考えられる（例えば特許文献１）。ＲＩＳＣ ＣＰＵには多くの種類があり、高性能なほど高価になるが、性能面にそれほどこだわらなければ、安価なＲＩＳＣ ＣＰＵを採用してコストの低減を図ることができる。
【特許文献１】特開平６―１０３０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＲＩＳＣ ＣＰＵを採用して低コストのシステムを開発する場合、できるだけ安価なＲＩＳＣ ＣＰＵを選定することが重要となる。ただし、スペックぎりぎりのＲＩＳＣ ＣＰＵを使用すると、上記のように表示用データをバッファメモリに一旦格納して表示手段に供給する電気機器の場合、例えばバッファメモリ以外のメモリに対するアクセスの集中により、ＣＰＵからバッファメモリへの表示用データの供給が表示の速さに追いつけなくなり、その結果、バッファメモリが空となって表示手段に対する表示用データの供給が途絶えることがある。表示手段に対する表示用データの供給が途絶えると、表示に乱れが生じてしまう。
【０００５】
この発明は、上記の事情を考慮したもので、その目的は、できるだけ安価なＣＰＵを使用しながら表示の乱れを防ぐことができる電気機器およびその制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に係る発明の電気機器は、制御用のＣＰＵと、このＣＰＵに接続されたデータバスと、このデータバスに接続され少なくとも１つが表示用のバッファメモリとして使用される複数のメモリと、前記ＣＰＵに接続された表示手段と、前記バッファメモリに前記ＣＰＵから表示用データを供給して一旦格納し、そのバッファメモリ内の表示用データを前記ＣＰＵから前記表示手段に供給して表示する制御手段と、前記バッファメモリ内の表示用データの有無を監視し、表示用データが無いとき、前記各メモリのうち前記バッファメモリを除く他のメモリの使用を一時的に制限し、表示用データが存在する状況になると前記制限を解除する制御手段と、を備える。
【発明の効果】
【０００７】
この発明の電気機器およその制御方法によれば、できるだけ安価なＣＰＵを使用しながら、そのＣＰＵからバッファメモリへの表示用データの供給を表示の速さに十分に追従させることができる。これにより、表示の乱れを防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の一実施形態について、電気機器たとえば電子レジスタ、ＰＯＳターミナル、パーソナルコンピュータ等への適用を例に、図面を参照して説明する。  
図１に示すように、制御用のＲＩＳＣ ＣＰＵ１に、ＵＳＢ（Universal Serial Bus）インターフェース２、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）３、ＨＤＤ（Hard disc drive）４、ＳＤ（Secure Digital）インターフェース５、ＣＦ（Compact Flash）インターフェース６、ＰＣＭＣＩＡ（Personal Computer Memory Card International Association）７、赤外線通信用のＩｒＤＡインターフェース８、ＳＰＩ（System Packet Interface）９、表示用インターフェース１１など種々のデバイスが接続され、さらに、データバス２０が接続されている。
【０００９】
上記表示用インターフェース１１には、表示手段である液晶表示器（LCD; Liquid Crystal Display）１２が接続されている。上記データバス２０には、メインメモリおよび表示用のバッファメモリとして使用されるＳＤＲＡＭ（Synchronous RAM）２１、制御用のアプリケーションプログラムデータが記憶されたＳＲＡＭ（Static RAM）２２、制御用のメインプログラムデータが記憶されたＦＬＡＳＨ ＲＯＭ２３、およびＬＡＮ（Local area network）２４などが接続されている。ＳＲＡＭ２２内のアプリケーションプログラムおよびＦＬＡＳＨ ＲＯＭ２３内のメインプログラムは、それぞれＳＤＲＡＭ２１に展開されて実行される。
【００１０】
そして、ＲＩＳＣ ＣＰＵ１は、液晶表示器１２の表示に関わる主要な機能として、次の（１）（２）の手段を有している。
【００１１】
（１）ＶＧＡ機能に基づく表示用データをデータバス２０によりＳＤＲＡＭ２１に供給して一旦格納し、そのＳＤＲＡＭ２１内の表示用データをデータバス２０を介して取込み、取込んだ表示用データを液晶表示器１２に供給して表示する制御手段。  
（２）ＳＤＲＡＭ２１内の表示用データを監視し、表示用データが無いとき、データバス２０上のＳＤＲＡＭ２１を除く他のメモリの使用を制限する制御手段。
【００１２】
つぎに、図２のフローチャートを参照しながら作用について説明する。  
ＲＩＳＣ ＣＰＵ１のＶＧＡ機能による表示用データが、ＲＩＳＣ ＣＰＵ１からデータバス２０を介してＳＤＲＡＭ２１に供給される。供給された表示用データは、ＳＤＲＡＭ２１に一旦格納された後、データバス２０を介してＲＩＳＣ ＣＰＵ１に取込まれる。取込まれた表示用データは、表示用インターフェース１１を介して液晶表示器１２に供給され、液晶表示器１２で表示される。この表示制御において、ＳＤＲＡＭ２１内の表示用データの有無が監視される（ステップ１０１）。
【００１３】
例えば、ＳＤＲＡＭ２１以外のＳＲＡＭ２２やＦＬＡＳＨ ＲＯＭ２３に対するアクセスが集中して、そのアクセスがデータバス２０を占有する状態になると、ＲＩＳＣ ＣＰＵ１からＳＤＲＡＭ２１への表示用データの供給が液晶表示器１２の表示の速さに追いつけなくなる。この場合、ＳＤＲＡＭ２１が空となって、液晶表示器１２に対する表示用データの供給が途絶えてしまう。液晶表示器１２の表示は高速であるため、表示用データの供給が単発的に途絶えただけでは、表示の乱れを人間の目で確認することは困難である。しかしながら、表示用データの供給が連続的に途絶えると、表示の乱れを人間の目で容易に確認できてしまう。
【００１４】
そこで、ＳＤＲＡＭ２１内の表示用データが無いとき、それがアンダー・ラン・エラー（Under Run Error）として検出され（ステップ１０２のＹＥＳ）、ＲＩＳＣ ＣＰＵ１内のステータスレジスタに“１”がセットされる（ステップ１０３）。
【００１５】
ステータスレジスタに“１”がセットされると（ステップ１０５のＹＥＳ）、割込み処理として、データバス２０上のＳＤＲＡＭ２１を除くＳＲＡＭ２２およびＦＬＡＳＨ ＲＯＭ２３の使用が制限される（ステップ１０６）。具体的には、ＲＩＳＣ ＣＰＵ１内のＯＳ（Operation System）によるＳＲＡＭ２２およびＦＬＡＳＨ ＲＯＭ２３へのアクセスが制限される。この制限により、データバス２０がＲＩＳＣ ＣＰＵ１からＳＤＲＡＭ２１への表示用データの供給用として存分に使用可能な状態となる。
【００１６】
したがって、コスト低減のために安価でスペックぎりぎりのＲＩＳＣ ＣＰＵ１が使用されていても、ＲＩＳＣ ＣＰＵ１からＳＤＲＡＭ２１への表示用データの供給を液晶表示器１２の表示の速さに十分に追従させることができて、液晶表示器１２の表示の乱れを防ぐことができる。
【００１７】
ＳＤＲＡＭ２１に表示用データが存在する状態になると、アンダー・ラン・エラーの検出が解除され（ステップ１０２のＮＯ）、ＲＩＳＣ ＣＰＵ１内のステータスレジスタに“０”がセットされる（ステップ１０４）。ステータスレジスタが“０”になると（ステップ１０５のＮＯ）、ＳＲＡＭ２２およびＦＬＡＳＨ ＲＯＭ２３の使用の制限が解除される（ステップ１０７）。
【００１８】
上記アクセスの制限に際しては表示以外の制御に不具合を生じる心配があるが、アクセスの制限は一時的なものであるため、表示以外の制御に対する不具合を最小限にとどめることができる。
【００１９】
なお、上記実施形態では、表示用のバッファメモリとしてＳＤＲＡＭ２１を用いたが、他のメモリを用いる場合でも同様に実施可能である。その他、この発明は上記実施形態に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
【図面の簡単な説明】
【００２０】
【図１】一実施形態の制御回路を示すブロック図。
【図２】一実施形態の作用を説明するためのフローチャート。
【符号の説明】
【００２１】
１…ＲＩＳＣ ＣＰＵ１、１２…液晶表示器（表示手段）、２０…データバス、２１…ＳＤＲＡＭ（バッファメモリ）、２２…ＳＲＡＭ、２４…ＬＡＮ
【図１】
0005037319.tif 000002
【図２】
0005037319.tif 000003