(57)【特許請求の範囲】
【請求項１】
第１の入れ替え回路と、第２の入れ替え回路と、ｍ本（ｍは１より大きい自然数）のソース信号線と、少なくともｍ個のバッファ回路と、を有し、
前記第１の入れ替え回路は、ｍ個の分割ビデオ信号をそれぞれ対応する前記バッファ回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第２の入れ替え回路は、前記バッファ回路で処理された前記ｍ個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記ソース信号線に入力する機能を有することを特徴とする表示装置。
【請求項２】
第１の入れ替え回路と、第２の入れ替え回路と、ｍ本（ｍは１より大きい自然数）のソース信号線と、少なくともｍ個のバッファ回路と、を有し、
前記第１の入れ替え回路は、ｍ個の分割ビデオ信号をそれぞれ対応する前記バッファ回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第２の入れ替え回路は、ソース信号線駆動回路内にあり、前記バッファ回路で処理された前記ｍ個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記ソース信号線に入力する機能を有することを特徴とする表示装置。
【請求項３】
請求項２において、
前記第１の入れ替え回路に前記組み合わせの情報を入力する第１の入れ替えデータ処理回路と、
前記第２の入れ替え回路に前記組み合わせの情報を入力する第２の入れ替えデータ処理回路と、を有し、
前記第２の入れ替えデータ処理回路は、前記ソース信号線駆動回路内にあることを特徴とする表示装置。
【請求項４】
第１の入れ替え回路と、第２の入れ替え回路と、ｍ本（ｍは１より大きい自然数）の信号線と、少なくともｍ個の同じ機能を有する信号処理回路と、を有し、
前記第１の入れ替え回路は、ｍ個の分割ビデオ信号をそれぞれ対応する前記信号処理回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第２の入れ替え回路は、前記信号処理回路で処理された前記ｍ個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記信号線に入力する機能を有することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体表示装置の駆動回路に関する。特に、半導体表示装置のソース信号線駆動回路に入力するアナログまたはデジタルの信号を生成する回路に関する。特に、シリアル−パラレル変換を行う分割回路（Ｓｅｒｉａｌ−ｔｏ−Ｐａｒａｌｌｅｌ  Ｃｏｎｖｅｒｓｉｏｎ  Ｃｉｒｃｕｉｔ：ＳＰＣ）から出力されたパラレルなアナログまたはデジタルの分割信号を、ソース信号線駆動回路に入力する前に処理する回路に関する。また本発明は、ソース信号線駆動回路に入力するアナログまたはデジタルの信号を生成する回路を有する半導体表示装置に関する。
【０００２】
【従来の技術】
近年、絶縁性基板上に半導体薄膜を用いて形成された半導体素子、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達している。その理由は、半導体素子を用いた半導体表示装置（代表的には、アクティブマトリクス型半導体表示装置）の需要が高まってきたことによる。なお本明細書において、表面に半導体素子が形成された絶縁性基板をアクティブマトリクス基板と呼ぶ。
【０００３】
アクティブマトリクス型半導体表示装置は、マトリクス状に配置された数十〜数百万個もの画素電極の電荷を、画素が有するＴＦＴにより制御して画像を表示するものである。
【０００４】
アクティブマトリクス型半導体表示装置の駆動回路は高速動作が要求される。特に駆動回路の中でもソース信号線駆動回路は、ゲート信号線に信号が入力されている期間内に、前記ゲート信号線に接続されている画素ＴＦＴ全てに順に信号を入力する必要がある。そのためソース信号線駆動回路は、ゲート信号線駆動回路よりも高速で動作することが必要である。例えばＶＧＡのアクティブマトリクス型半導体表示装置の場合、ソース信号線駆動回路の駆動周波数は一般的に約２０ＭＨｚである。
【０００５】
アクティブマトリクス型半導体表示装置は高精細、高解像度、多階調な画像を表示することが望まれている。そのためアクティブマトリクス型半導体表示装置の水平方向の画素数（水平画素数：Ｈｎ）が増える傾向にある。
【０００６】
水平画素数Ｈｎが増加すると、ソース信号線駆動回路をより高速で動作させることが要求される。ソース信号線駆動回路の動作速度が低下すると、画像表示スピードが遅くなり、表示画像のチラツキやフリッカなどの諸問題が発生する。
【０００７】
上記諸問題を回避しつつ、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やすためには、ソース信号線駆動回路の駆動周波数をより高くしなくてはならない。しかしソース信号線駆動回路の駆動周波数を高くしていくと、ソース信号線駆動回路が有するＴＦＴの応答速度がソース信号線駆動回路の駆動周波数に対応しきれなくなり、動作が不可能か、または信頼性の上で難が出てくる可能性があった。
【０００８】
そこで、画像表示スピードを遅くすることなくソース信号線駆動回路の駆動周波数を抑えるために、分割駆動する方法が従来から用いられている。分割駆動とは、水平方向に並んでいる画素をｍ個のグループに分割し、１ライン期間中に、同時に各グループの画素に画像情報を有する信号を入力する駆動方法である。
【０００９】
なお本明細書において１ライン期間とは、水平方向に並んでいる１ラインの画素のうち、最初の画素に画像情報を有する信号が入力されてから、次の１ラインの最初の画素に画像情報を有する信号が入力される直前までの期間を意味する。
【００１０】
ｍ分割での分割駆動の場合（ｍは１より大きい正数であり、一般的には自然数）、分割しない場合と１ライン期間の長さが同じだとすると、分割しない場合に比べて１画素あたりの画像情報を有する信号（画像信号）を入力する期間がｍ倍になる。そのためソース信号線駆動回路の駆動周波数は１／ｍとなり、ソース信号線駆動回路が完全に動作可能な程度になるまで、ソース信号線駆動回路の駆動周波数を低くすることが可能になる。
【００１１】
ｍ分割の分割駆動の場合、ｍ個の画素に対応する画像情報を有するビデオ信号（分割ビデオ信号）がソース信号線駆動回路においてサンプリングされ、ｍ個の画像信号としてｍ個の画素のそれぞれに同時に入力される。
【００１２】
ソース信号線駆動回路に入力される分割ビデオ信号は、一般的には、アクティブマトリクス基板にＦＰＣ（フレキシブル・プリント・サーキット）を介して接続されているＩＣチップ（単結晶シリコン上に形成されたＭＯＳＦＥＴで構成される半導体回路）上に設けられた回路群において生成される。図１７は、アナログ駆動のアクティブマトリクス型半導体表示装置において、ソース信号線駆動回路に入力される分割ビデオ信号を生成する回路群を示している。
【００１３】
９０１は制御回路、９０２はＡ／Ｄ変換回路、９０３はγ補正回路、９０４はＤ／Ａ変換回路、９０５は分割回路、９０６はバッファ回路群を示している。
【００１４】
Ｈｓｙｎｃ信号とＶｓｙｎｃ信号とが制御回路９０１に入力される。そして制御回路９０１からソース信号線駆動回路を駆動するクロック信号（ＣＫ）、スタートパルス信号（ＳＰ）等がソース信号線駆動回路に入力される。またさらに制御回路９０１から、Ａ／Ｄ変換回路９０２、γ補正回路９０３、Ｄ／Ａ変換回路９０４及び分割回路９０５に、それぞれ各回路を駆動する信号が入力されている。
【００１５】
そして画像情報を有するアナログのビデオ信号がＡ／Ｄ変換回路９０２に入力される。Ａ／Ｄ変換回路９０２に入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路９０３に入力される。γ補正回路９０３に入力されたデジタルのビデオ信号は、γ補正されてＤ／Ａ変換回路９０４に入力される。Ｄ／Ａ変換回路９０４に入力されたデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路９０５に入力される。
【００１６】
分割回路９０５に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数と同じ数の分割ビデオ信号に変換される。ｍ分割の分割駆動の場合、アナログのビデオ信号はｍ個の分割ビデオ信号に変換されることになる。
【００１７】
ｍ個の分割ビデオ信号は、バッファ回路群９０６に入力される。バッファ回路群９０６はバッファ回路９０６＿１〜９０６＿ｍを有しており、ｍ個の分割ビデオ信号はそれぞれ対応するバッファ回路９０６＿１〜９０６＿ｍに入力される。
【００１８】
ところで、ある回路から出力された信号を別の回路に入力する際に、信号の立ち上がりまたは立ち下がりに鈍りが生じて信号の波形が矩形にならなかったり、信号の電位及び振幅が変化したりすることがある。これは、信号が入力される側の回路に負荷容量（寄生容量）が存在するためである。そしてこれは、信号が入力される側の回路が有する回路素子の数が多くなって回路の構成が複雑になればなるほど、顕著に現れる現象である。バッファ回路とは、ある回路から出力された信号を別の回路に入力する際に、信号の波形、電位及び振幅が変化しないように緩衝増幅する回路である。
【００１９】
ｍ個の分割ビデオ信号は、バッファ回路９０６＿１〜９０６＿ｍにおいて緩衝増幅され、ソース信号線駆動回路に入力される。そしてアナログ駆動のアクティブマトリクス型半導体表示装置の場合、ｍ個の分割ビデオ信号はソース信号線駆動回路においてサンプリングされ、ｍ個の画像信号として対応する画素にソース信号線を介して入力される。
【００２０】
【発明が解決しようとする課題】
バッファ回路群９０６が有するバッファ回路９０６＿１〜９０６＿ｍは、理論的には全て構成が同じである。しかし実際には個々のバッファ回路の特性は全く同じではない。バッファ回路によって、入力された信号と出力される信号の、振幅の増幅の度合い（増幅度）が異なっていたり、出力された信号がオフセット電位を有していたりする。バッファ回路の特性は、そのバッファ回路が有する回路素子の製造誤差や、バッファ回路の周辺温度に左右される。
【００２１】
そのため、バッファ回路から出力される分割ビデオ信号の電位及び振幅は、常にそのバッファ回路の特性の影響を受ける。よって、特性が異なっているバッファ回路から出力される分割ビデオ信号は、他の分割ビデオ信号と振幅が異なっていたり、オフセット電位を有していたりし、他の分割ビデオ信号と電位差を有してしまう。
【００２２】
そして、電位差を有する分割ビデオ信号がソース信号線駆動回路においてサンプリングされると、サンプリングによって画素に入力される画像信号も電位差を有する。そして、その画像信号が有する電位差が画面中に明暗として表示され、観察者に明暗による縞（分割縞）が視認されてしまう。
【００２３】
上述したことに鑑み、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい、高精細、高解像度、多階調の画像の表示が可能な、アクティブマトリクス型半導体表示装置を提供することを課題とする。
【００２４】
【課題を解決するための手段】
本発明人は、分割縞が観察者に視認されるのは、画像信号の電位差によって画面上に表示される明るい部分または暗い部分が、特定のソース信号線に接続されている画素において、常に現れるためだと考えた。そしてそれは、分割回路から出力される複数の分割ビデオ信号が、それぞれの分割ビデオ信号に対応した特定のバッファ回路に常に入力されているためだと考えた。
【００２５】
そこで本発明では、分割回路から出力される複数の分割ビデオ信号を、それぞれ常に特定のバッファ回路に入力するのではなく、ある期間ごとに異なるバッファ回路に入力するようにした。つまり、入力する複数の分割ビデオ信号と入力される複数のバッファ回路とが一対一で対応しており、複数の分割ビデオ信号の各々に対する複数のバッファ回路をある期間ごとに互いに入れ替える、言い換えると、分割ビデオ信号とバッファ回路の組み合わせをある期間ごとに組み替えるようにした。
【００２６】
上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に分割縞が表示されても、ある期間ごとにその分割縞の表示される位置が移動するので、観察者に分割縞が視認されにくい。
【００２７】
なお本発明では、分割ビデオ信号とバッファ回路の組み合わせのパターンの数と、その組み合わせが変わるまでの期間とを、分割縞が観察者に視認されにくい程度に設定することが重要である。分割ビデオ信号とバッファ回路の組み合わせの種類の数は多ければ多いほど好ましく、より分割縞が観察者に視認されにくくなる。また組み合わせが変わるまでの期間は短い方が好ましく、１／２０ｓｅｃ以下であることが望ましい。
【００２８】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ、分割駆動することによって、高精細、高解像度、多階調の画像の表示が可能になる。
【００２９】
以下に本発明の構成を示す。
【００３０】
本発明によって、
ｍ個のバッファ回路とソース信号線駆動回路とを有する半導体表示装置であって、
前記ｍ個のバッファ回路のそれぞれは、パラレルデータであるｍ個の分割ビデオ信号のそれぞれに対応しており、
前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路は、ある一定の期間ごとに互いに入れ替わり、
前記ｍ個のバッファ回路に入力された前記ｍ個の分割ビデオ信号は、前記ｍ個のバッファ回路から出力されて前記ソース信号線駆動回路に入力され、
前記ソース信号線駆動回路に入力された前記ｍ個の分割ビデオ信号は、サンプリングされ、前記ｍ個の各分割ビデオ信号に対応する既定のｍ本のソース信号線にそれぞれ入力されることを特徴とする半導体表示装置が提供される。
【００３１】
本発明によって、
分割回路と、第１入れ替え回路と、第２入れ替え回路と、ｍ個のバッファ回路と、ソース信号線駆動回路とを有する半導体表示装置であって、
ビデオ信号がシリアル−パラレル変換されて形成されたｍ個の分割ビデオ信号が前記分割回路から出力され、
前記分割回路から出力されたｍ個の分割ビデオ信号は、前記第１入れ替え回路に入力され、
前記第１入れ替え回路に入力されたｍ個の分割ビデオ信号は、それぞれ対応する前記ｍ個のバッファ回路に入力され、
前記ｍ個のバッファ回路に入力されたｍ個の分割ビデオ信号は、前記ｍ個のバッファ回路から出力されて前記第２入れ替え回路に入力され、
前記第２入れ替え回路に入力されたｍ個の分割ビデオ信号は、前記ｍ個の各分割ビデオ信号に対応する既定のｍ本の分割ビデオ信号線にそれぞれ入力され、
前記ｍ本の分割ビデオ信号線に入力されたｍ個の分割ビデオ信号は、前記ソース信号線駆動回路に入力されてサンプリングされ、前記ｍ個の各分割ビデオ信号に対応する既定のｍ本のソース信号線にそれぞれ入力され、
前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路は、ある一定の期間ごとに互いに入れ替わることを特徴とする半導体表示装置が提供される。
【００３２】
本発明によって、
分割回路と、第１入れ替え回路と、ｍ個のバッファ回路と、ソース信号線駆動回路とを有する半導体表示装置であって、
前記ソース信号線駆動回路は第２入れ替え回路を有しており、
ビデオ信号がシリアル−パラレル変換されて形成されたｍ個の分割ビデオ信号が前記分割回路から出力され、
前記分割回路から出力されたｍ個の分割ビデオ信号は、前記第１入れ替え回路に入力され、
前記第１入れ替え回路に入力されたｍ個の分割ビデオ信号は、それぞれ対応する前記ｍ個のバッファ回路に入力され、
前記ｍ個のバッファ回路に入力されたｍ個の分割ビデオ信号は、前記ｍ個のバッファ回路から出力されて前記第２入れ替え回路に入力され、
前記第２入れ替え回路に入力されたｍ個の分割ビデオ信号は、サンプリングされ、前記ｍ個の各分割ビデオ信号に対応する既定のｍ本のソース信号線にそれぞれ入力され、
前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路は、ある一定の期間ごとに互いに入れ替わることを特徴とする半導体表示装置が提供される。
【００３３】
前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路の入れ替えは、入れ替えデータ回路において制御されることを特徴としていても良い。
【００３４】
前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路が互いにどの様に入れ替わるかが、入れ替えデータ回路において決められていることを特徴としていても良い。
【００３５】
前記入れ替えデータ回路はメモリ回路とカウンタ回路とを有しており、
前記メモリ回路には、前記ｍ個の分割ビデオ信号のそれぞれに対応するｍ個のバッファ回路の組み合わせについての情報を有する入れ替えデータが複数記憶されており、前記カウンタ回路によって前記入れ替えデータの１つが選択されることを特徴としていても良い。
【００３６】
本発明によって、
マルチプレクサ回路とｌ個のＤ／Ａ変換回路とｌ個の分割回路とを有する半導体表示装置であって、
前記ｌ個のＤ／Ａ変換回路のそれぞれは、前記マルチプレクサ回路から出力されたｌ個のデジタルの分配信号のそれぞれに対応しており、
前記ｌ個のデジタルの分配信号のそれぞれに対応するｌ個のＤ／Ａ変換回路は、ある一定の期間ごとに互いに入れ替わり、
前記ｌ個のＤ／Ａ変換回路に入力された前記ｌ個のデジタルの分配信号は、ｌ個のアナログの分配信号に変換されて、それぞれ対応する既定の前記ｌ個の分割回路に入力されることを特徴とする半導体表示装置が提供される。
【００３７】
前記半導体表示装置は液晶を用いていることを特徴としても良い。
【００３８】
前記半導体表示装置は発光素子を用いていることを特徴としても良い。
【００３９】
本発明は、前記半導体表示装置を用いたコンピュータであっても良い。
【００４０】
本発明は、前記半導体表示装置を用いたビデオカメラであっても良い。
【００４１】
本発明は、前記半導体表示装置を用いたＤＶＤプレーヤーであっても良い。
【００４２】
【発明の実施の形態】
本発明の分割ビデオ信号を生成する回路群について、図１を用いて説明する。
なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置を、ｍ分割で分割駆動する場合について説明する。
【００４３】
１０１は制御回路、１０２はＡ／Ｄ変換回路、１０３はγ補正回路、１０４はＤ／Ａ変換回路、１０５は分割回路、１０６は入れ替えデータ回路を示している。
【００４４】
Ｈｓｙｎｃ信号とＶｓｙｎｃ信号とが制御回路１０１に入力される。そして制御回路１０１からソース信号線駆動回路を駆動するクロック信号（ＣＫ）、スタートパルス信号（ＳＰ）等がソース信号線駆動回路に入力される。またさらに制御回路１０１から、Ａ／Ｄ変換回路１０２、γ補正回路１０３、Ｄ／Ａ変換回路１０４、分割回路１０５、入れ替えデータ回路１０６に、各回路を駆動する信号がそれぞれ入力されている。
【００４５】
画像情報を有するアナログのビデオ信号が、Ａ／Ｄ変換回路１０２に入力される。Ａ／Ｄ変換回路１０２に入力されたアナログのビデオ信号は、Ａ／Ｄ変換回路１０２においてデジタルのビデオ信号に変換され、γ補正回路１０３に入力される。γ補正回路１０３に入力されたデジタルのビデオ信号は、γ補正され、Ｄ／Ａ変換回路１０４に入力される。Ｄ／Ａ変換回路１０４に入力されたγ補正後のデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路１０５に入力される。
【００４６】
分割回路１０５に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数分だけ分割された分割ビデオ信号になる。ｍ分割の分割駆動の場合、アナログのビデオ信号はｍ個の分割ビデオ信号に変換されることになる。
【００４７】
ｍ個の分割ビデオ信号は、第１入れ替え回路１０８に同時に入力される。図２に点線で囲った部分１０７の詳しいブロック図を示す。１０８は第１入れ替え回路、１０９はバッファ回路群、１１０は第２入れ替え回路、１１１は入れ替えデータ処理回路である。バッファ回路群１０９は少なくともｍ個のバッファ回路（１０９＿１〜１０９＿ｍ）を有している。
【００４８】
第１入れ替え回路１０８は、入力された分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）を、入れ替えデータ処理回路１１１から入力される第１入れ替え信号によって、バッファ回路（１０９＿１〜１０９＿ｍ）にそれぞれ入力する。その際、入力するｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）と、ｍ個のバッファ回路（１０９＿１〜１０９＿ｍ）とは一対一で対応している。そしてｍ個の分割ビデオ信号のうちのどの分割ビデオ信号が、ｍ個のバッファ回路のうちのどのバッファ回路に入力されるかが、入れ替えデータ処理回路１１１から入力される第１入れ替え信号によって決められる。
【００４９】
バッファ回路（１０９＿１〜１０９＿ｍ）に入力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）は、各バッファ回路において緩衝増幅され、第２入れ替え回路１１０に入力される。
【００５０】
第２入れ替え回路１１０は、入れ替えデータ処理回路１１１から入力される第２入れ替え信号によって、バッファ回路（１０９＿１〜１０９＿ｍ）から出力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）をそれぞれ特定の分割ビデオ信号線（Ｖｌ１〜Ｖｌｍ）に入力する。つまり第１入れ替え信号によってｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）のそれぞれが、どのバッファ回路（１０９＿１〜１０９＿ｍ）に入力されるかに拘わらず、ｍ個のバッファ回路（１０９＿１〜１０９＿ｍ）から出力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）を、予め定められている分割ビデオ信号線（Ｖｌ１〜Ｖｌｍ）にそれぞれ入力する。
【００５１】
分割ビデオ信号線（Ｖｌ１〜Ｖｌｍ）に入力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）はソース信号線駆動回路に入力される。そしてアナログ駆動のアクティブマトリクス型半導体表示装置の場合、ソース信号線駆動回路においてｍ個の分割ビデオ信号がサンプリングされ、ｍ個の画素にそれぞれ対応したｍ個の画像情報を有する信号（画像信号）として、対応する画素に接続されたｍ本のソース信号線にそれぞれ入力される。
【００５２】
次に入れ替えデータ回路１０６について説明する。入れ替えデータ回路１０６において生成される入れ替えデータ信号が、入れ替えデータ処理回路１１１に入力されることによって、第１入れ替え信号と第２入れ替え信号とが生成される。
【００５３】
図３に入れ替えデータ回路１０６のブロック図を示す。１１２はカウンタ回路、１１３はメモリ回路である。メモリ回路１１３には、どの分割ビデオ信号がどのバッファ回路に入力されるかのデータ、言い換えると、分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）とバッファ回路（１０９＿１〜１０９＿ｍ）との組み合わせのデータ（入れ替えデータ）がｑ通り（ｑは２以上の自然数）記憶されている。
【００５４】
この分割ビデオ信号とバッファ回路とのｑ通りの組み合わせは、それぞれメモリ回路１１３のメモリアドレスの０番地から（ｑ−１）番地に入れ替えデータとして記憶されている。
【００５５】
カウンタ回路１１２は制御回路１０１から入力された信号によって駆動し、メモリ回路１１３のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が０だとメモリ回路１１３のメモリアドレスは０番地が指定され、カウンタ値が１だと１番地が、カウンタ値が２だと２番地が、カウンタ値がｑ−１だと（ｑ−１）番地がそれぞれ指定される。カウンタ値の情報はカウンタ信号としてカウンタ回路１１２からメモリ回路１１３に入力される。
【００５６】
メモリ回路１１３に入力されたカウンタ信号によって、メモリアドレスの番地が指定される。そして指定された番地に記憶されている分割ビデオ信号とバッファ回路との組み合わせの情報である入れ替えデータが、入れ替えデータ信号として入れ替えデータ処理回路１０６に入力される。
【００５７】
なお、カウンタ値はある一定の期間ごとにその値が変わってゆく。カウンタ値の値が変わるごとに、カウンタ信号としてメモリ回路１１３にカウンタ値の情報が伝えられる。そしてこのカウンタ値が変わるまでの期間が、分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間に相当する。
【００５８】
カウンタ値が０からｑ−１までの値を一通りとったら、再び０からｑ−１までの値をとっていく。つまりメモリ回路１１３のメモリアドレスの番地が０番地から（ｑ−１）番地まで一通り指定されたら、再び０番地から（ｑ−１）番地までの指定が開始される。カウンタ値がとる値に特に順番はなく、０からｑ−１までの値を順にとっても良いし、ランダムにとっても良い。
【００５９】
分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）とバッファ回路（１０９＿１〜１０９＿ｍ）との組み合わせのデータである入れ替えデータの数ｑは大きいほど良い。しかし、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図１７で示した従来例に比べて、分割縞を観察者に視認されにくくすることができるぐらいの大きさの数であれば良い
【００６０】
またメモリ回路１１３に記憶される分割ビデオ信号とバッファ回路の組み合わせは、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図１７で示した従来例に比べて、分割縞を観察者に視認されにくくすることができる組み合わせであれば何でも良い。乱数や他の関数を利用し、分割ビデオ信号とバッファ回路の組み合わせを設定しても良い。
【００６１】
この分割ビデオ信号とバッファ回路の組み合わせはランダムであっても良いが、必ずしもそうである必要はなく、ある一定の規則性を有していても良い。例えば、ある期間において分割ビデオ信号Ｖｓｐ（ｐは１〜ｍの任意の数）がバッファ回路１０９＿ｐに入力されていたとする。そして次の期間において分割ビデオ信号Ｖｓｐがバッファ回路１０９＿(ｐ＋１)（ｐ＝ｍの場合はバッファ回路１０９＿１）に入力される。そしてその次の期間において、分割ビデオ信号Ｖｓｐがバッファ回路１０９＿(ｐ＋２)（ｐ＝ｍの場合はバッファ回路１０９＿２、ｐ＝ｍ＋１の場合はバッファ回路１０９＿１）に入力される。この様に、ある分割ビデオ信号に対して、対応するバッファ回路がある一定の規則性を持って入れ替えられていても良い。
【００６２】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第１入れ替え信号及び第２切り替え信号の有する情報が変化してから、次にまた第１入れ替え信号及び第２切り替え信号の有する情報が変わるまでの期間にも相当する。
【００６３】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、短いと、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は１／２０ｓｅｃ以下であることが望ましい。本実施の形態においては、１フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【００６４】
なお本実施の形態では、分割ビデオ信号を形成するための図１で示した回路群を外付けの回路としてＩＣチップ（単結晶シリコン上に形成されたＭＯＳＦＥＴで構成される半導体回路）上に設けている。そして前記回路群は、ＦＰＣ（フレキシブル・プリント・サーキット）を介してアクティブマトリクス基板上に設けられたソース信号線駆動回路と接続している。ただし、本発明は上記構成に限られず、上記回路群と一緒にソース信号線駆動回路もＩＣチップ上に設ける構成としても良い。または上記回路群の一部である１０７の一部、または全てをアクティブマトリクス基板上に設けても良い。
【００６５】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【００６６】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【００６７】
なお本発明は図１に示した構成に限定されない。ある一定の期間ごとに、複数の分割ビデオ信号と、該複数の分割ビデオ信号を入力する複数のバッファ回路の組み合わせを変え、該複数のバッファ回路から出力された複数の分割ビデオ信号がサンプリングされて、それぞれ予め定められた特定のソース信号線に入力される構成を有していれば良い。
【００６８】
【実施例】
以下に、本発明の実施例を示す。
【００６９】
（実施例１）
本発明の分割ビデオ信号を生成する回路群を有する、液晶を用いたアクティブマトリクス型半導体表示装置（アクティブマトリクス型液晶表示装置）の構成のについて説明する。図４に、本発明の分割ビデオ信号を生成する回路群を有するアクティブマトリクス型液晶表示装置の一例をブロック図で示すが、本発明はこの構成に限定されない。
【００７０】
なお本実施例では、図１に示した構成を有する分割ビデオ信号を生成する回路群を用いているが、本実施例において用いられる、分割ビデオ信号を生成する回路群は、図１に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせが変えられており、そして複数のバッファ回路から出力された複数の分割ビデオ信号が、それぞれ予め定められた特定の分割ビデオ信号線に入力される構成を有していれば良い。
【００７１】
１１５はソース信号線駆動回路、１１６はゲート信号線駆動回路、１２０は画素部、１１０は分割ビデオ信号を生成する回路群の中の、第２入れ替え回路を示している。本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを１つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を２つ設けても良いし、ゲート信号線駆動回路を２つ設けても良い。
【００７２】
ソース信号線駆動回路１１５は、シフトレジスタ回路１１５＿１、レベルシフト回路１１５＿２、サンプリング回路１１５＿３を有している。なおレベルシフト回路は必要に応じて用いればよく、必ずしも用いなくとも良い。また本実施例においてレベルシフト回路１１５＿２はシフトレジスタ回路１１５＿１とサンプリング回路１１５＿３との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ回路１１５＿１の中にレベルシフト回路１１５＿２が組み込まれている構成にしても良い。
【００７３】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）は、図１で示した制御回路１０１からシフトレジスタ回路１１５＿１に入力される。本実施例において分割ビデオ信号を生成する回路群はＩＣチップ上に設けられており、ＦＰＣを介してアクティブマトリクス基板上のソース信号線駆動回路１１５と接続されている。
【００７４】
シフトレジスタ回路１１５＿１から分割ビデオ信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号はレベルシフト回路１１５＿２に入力され、その電位の振幅を大きくされて出力される。
【００７５】
レベルシフト回路１１５＿２から出力されたサンプリング信号は、サンプリング回路１１５＿３に入力される。そして同時に、第２入れ替え回路１１０から分割ビデオ信号線を介して分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）が、サンプリング回路１１５＿３に入力される。第２入れ替え回路１１０は図１に示した分割ビデオ信号を生成する回路群に含まれている。
【００７６】
サンプリング回路１１５＿３において、入力された分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）がサンプリング信号によってそれぞれサンプリングされ、ｍ個の画像信号としてソース信号線１１７を介して所定の画素に入力される。
【００７７】
画素部１２０では、ソース信号線駆動回路１１５に接続されたソース信号線１１７と、ゲート信号線駆動回路１１６に接続されたゲート信号線１１８とが交差している。そのソース信号線１１７とゲート信号線１１８とに囲まれた領域に、画素１１９の薄膜トランジスタ（画素ＴＦＴ）１２１と、対向電極と画素電極の間に液晶を挟んだ液晶セル１２２と、保持容量１２３とが設けられている。
【００７８】
画素ＴＦＴ１２１は、ゲート信号線駆動回路１１６からゲート信号線１１８を介して入力される選択信号により動作する。ソース信号線１１７のうち対応するｍ本のソース信号線にそれぞれ入力されたｍ個の画像信号は、画素ＴＦＴ１２１により選択され、同時に所定の画素電極に書き込まれる。
【００７９】
以下に図５を用いて、ソース信号線をｍ分割で分割駆動したアクティブマトリクス型液晶表示装置の動作の例について説明する。
【００８０】
図５に示すように、１フレーム期間は複数のライン期間で構成されている。なお本明細書において１フレーム期間（Ｆ）とは、画素部にある一画面（フレーム）を表示するためのデータが入力され始めてから、次の一画面を表示するためのデータが入力され始めるまでの期間を意味する。そして１ライン期間（Ｌ）とは、あるゲート信号線に選択信号が入力されはじめてから、次のゲート信号線に選択信号が入力されるまでの期間を意味する。
【００８１】
本実施例においてソース信号線は１番目からｎ番目まで存在しており、ゲート信号線は１番目からｒ番目まで存在している。よって１フレーム期間中にＬ１〜Ｌｒのライン期間が存在することになる。なおｎ、ｒは共に任意の正の整数である。
【００８２】
ライン期間Ｌ１において、ゲート信号線駆動回路１１６から１番目のゲート信号線に選択信号が入力される。その結果１番目のゲート信号線に接続されている画素の画素ＴＦＴが全てオンの状態になる。つまり１番目のゲート信号線に接続されている全ての画素（１，１）、（１，２）、…、（１，ｍ）、…、（１，ｎ）が有する画素ＴＦＴが、オンの状態になる。
【００８３】
そしてソース信号線駆動回路１１５から、１番目からｍ番目までのｍ本のソース信号線のそれぞれに、ｍ個の画像信号が同時に入力される。つまり、１番目のゲート信号線に接続され、なおかつ１番目からｍ番目までのｍ本のソース信号線のいずれかに接続されている画素（１，１）、（１，２）、…、（１，ｍ）のそれぞれに、ｍ個の画像信号が同時に入力される。その結果、この入力されたｍ個の画像信号の電位により液晶が駆動し、透過光量が制御されて、画素（１，１）、（１，２）、…、（１，ｍ）に画像（画面）の一部（画素（１，１）、（１，２）、…、（１，ｍ）に相当する画像）が表示される。
【００８４】
次に、画素（１，１）、（１，２）、…、（１，ｍ）に画像が表示された状態を保持容量等で保持したまま、ソース信号線駆動回路１１５から、ｍ＋１番目から２ｍ番目までのｍ本のソース信号線のそれぞれに、ｍ個の画像信号が同時に入力される。つまり、１番目のゲート信号線に接続され、なおかつｍ＋１番目から２ｍ番目までのｍ本のソース信号線のいずれかに接続されている画素（１，ｍ＋１）、（１，ｍ＋２）、…、（１，２ｍ）のそれぞれに、ｍ個の画像信号が同時に入力される。その結果、この入力された、ｍ個の画像信号の電位により液晶が駆動し、透過光量が制御されて、画素（１，ｍ＋１）、（１，ｍ＋２）、…、（１，２ｍ）に画像の一部（画素（１，ｍ＋１）、（１，ｍ＋２）、…、（１，２ｍ）に相当する画像）が表示される。
【００８５】
このような表示動作を順次行い、１番目のゲート信号線に接続されている画素（１，１）、（１，２）、…、（１，ｍ）、…、（１，ｎ）の全てに画像の一部を次々と表示させる。この第１のライン期間Ｌ１中において、１番目のゲート信号線には選択信号が入力され続けている。そして一度画像の一部が表示された画素は、再び画像信号が該画素に入力されるまで、表示された状態を保持容量等で保持し続ける。
【００８６】
１番目のゲート信号線に接続されている画素の全てに画像情報を有する信号が入力されると、１番目のライン期間Ｌ１が終了し、１番目のゲート信号線には選択信号が入力されなくなる。引き続いて２番目のライン期間Ｌ２となり、２番目のゲート信号線にのみ選択信号が入力される。そしてライン期間Ｌ１の場合と同様に、２番目のゲート信号線に接続されている全ての画素に画像信号が入力される。その結果、２番目のゲート信号線に接続されている画素の全てに画像の一部が次々と表示される。この間、２番目のゲート信号線には選択信号が入力され続けている。
【００８７】
２番目のライン期間Ｌ２が終了すると３番目のライン期間Ｌ３になり、順にｒ番目のライン期間Ｌｒまで同じ動作を繰り返す。ｒ番目のライン期間Ｌｒが終了すると、画素部１２０に１つの画像（フレーム）が表示される。そして図５では図示していないが、ｒ番目のライン期間Ｌｒと次のフレーム期間の最初のライン期間Ｌ１との間に帰線期間を設けても良い。帰線期間を設ける場合、ライン期間Ｌ１〜Ｌｒと帰線期間とを含めて１フレーム期間とする。
【００８８】
これらの表示動作を順次繰り返すことにより、画素部１２０に画像を表示する。
【００８９】
なお本実施例では、Ｌ１においては１番目からｍ番目のソース信号線に、Ｌ２においてはｍ＋１番目から２ｍ番目のソース信号線に、Ｌ３においては２ｍ＋１番目から３ｍ番目のソース信号線にと、ｍ本のソース信号線毎に、順に画像信号を入力していた。しかし本発明はこの構成に限定されない。各ライン期間において、画像信号を入力するｍ本のソース信号線はどのような順序で選択しても良い。
【００９０】
本発明は上述したように分割駆動を行う。そして本発明は、分割ビデオ信号を形成するための図１で示した回路群によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【００９１】
よって、本発明は上述した分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ、分割駆動することによって、高精細、高解像度、多階調の画像の表示が可能になる。
【００９２】
（実施例２）
本実施例では、実施例１で示したソース信号線駆動回路の詳しい回路構成について説明する。なお実施例１で示したソース信号線駆動回路は、本実施例で示す構成に限定されない。本実施例では４分割の場合の分割駆動について説明する。
【００９３】
図６に本実施例のソース信号線駆動回路の回路図を示す。１１５＿１はシフトレジスタ回路、１１５＿２はレベルシフト回路、１１５＿３はサンプリング回路を示している。
【００９４】
クロック信号ＣＬＫ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒは、それぞれ図に示した配線からシフトレジスタ回路１１５＿１に入力される。分割ビデオ信号は分割ビデオ信号線１２４を介してサンプリング回路１１５＿３に入力される。４分割の分割駆動なので、分割ビデオ信号線１２４は４本存在する。
【００９５】
各分割ビデオ信号線１２４に入力された分割ビデオ信号は、サンプリング回路１１５＿３において、レベルシフト回路１１５＿２から入力されるサンプリング信号によってサンプリングされる。具体的には、分割ビデオ信号はサンプリング回路１１５＿３が有するアナログスイッチ１２５においてサンプリングされ、４個の画像信号として、それぞれ対応するソース信号線１１７＿１〜１１７＿４に同時に入力される。
【００９６】
上記動作を繰り返すことによって、全てのソース信号線に画像信号が入力される。
【００９７】
図７（Ａ）にアナログスイッチ１２５の等価回路図を示す。アナログスイッチ１２５はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。分割ビデオ信号が図に示す配線からＶｉｎとして入力される。そしてレベルシフト回路１１５＿２から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれＩＮまたはＩＮｂから入力される。このサンプリング信号によって分割ビデオ信号がサンプリングされ、画像信号がアナログスイッチからＶｏｕｔとして出力される。
【００９８】
図７（Ｂ）にレベルシフト回路１１５＿２の等価回路図を示す。シフトレジスタ回路１１５＿１から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれＶｉｎまたはＶｉｎｂから入力される。また、Ｖｄｄｈはプラスの電圧、Ｖｓｓはマイナスの電圧の印加を示している。レベルシフト回路１１５＿２は、Ｖｉｎに入力された信号を高電圧化し反転させた信号が、Ｖｏｕｔｂから出力されるように設計されている。つまり、ＶｉｎにＨｉが入力されるとＶｏｕｔｂからＶｓｓ相当の信号が、Ｌｏが入力されるとＶｏｕｔからＶｄｄｈ相当の信号が出力される。
【００９９】
なお本実施例の構成は、実施例１と自由に組み合わせて実施することが可能である。
【０１００】
（実施例３）
本実施例では、実施の形態、実施例１、実施例２で示したものとは別の形態を有する、本発明のアナログ駆動のアクティブマトリクス型半導体表示装置について説明する。
【０１０１】
本実施例における分割ビデオ信号を生成する回路群について、図８を用いて説明する。なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置をｍ分割で分割駆動する場合について説明する。
【０１０２】
６０１は制御回路、６０２はＡ／Ｄ変換回路、６０３はγ補正回路、６０４はＤ／Ａ変換回路、６０５は分割回路、６０６は入れ替えデータ回路を示している。
【０１０３】
Ｈｓｙｎｃ信号とＶｓｙｎｃ信号とが制御回路６０１に入力される。そして制御回路６０１からソース信号線駆動回路を駆動するクロック信号（ＣＫ）、スタートパルス信号（ＳＰ）等がソース信号線駆動回路に入力されている。またさらに制御回路６０１から、Ａ／Ｄ変換回路６０２、γ補正回路６０３、Ｄ／Ａ変換回路６０４、分割回路６０５、入れ替えデータ回路６０６に、それぞれ各回路を駆動する信号が入力されている。
【０１０４】
画像情報を有するアナログのビデオ信号が、Ａ／Ｄ変換回路６０２に入力される。Ａ／Ｄ変換回路６０２に入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路６０３に入力される。γ補正回路６０３に入力されたデジタルのビデオ信号は、γ補正されてＤ／Ａ変換回路６０４に入力される。Ｄ／Ａ変換回路６０４に入力されたγ補正後のデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路６０５に入力される。
【０１０５】
分割回路６０５に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数分だけ分割された分割ビデオ信号になる。ｍ分割の分割駆動の場合、アナログのビデオ信号はｍ個の分割ビデオ信号に変換されることになる。
【０１０６】
ｍ個の分割ビデオ信号は、第１入れ替え回路６０８に同時に入力される。図９に点線で囲った部分６０７の詳しいブロック図を示す。６０８は第１入れ替え回路、６０９はバッファ回路群、６１１ａは第１入れ替えデータ処理回路である。バッファ回路群６０９は少なくともｍ個のバッファ回路（６０９＿１〜６０９＿ｍ）を有している。
【０１０７】
第１入れ替え回路６０８は、入力された分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）を、第１入れ替えデータ処理回路６１１ａから入力される第１入れ替え信号によって、バッファ回路（６０９＿１〜６０９＿ｍ）にそれぞれ入力する。その際、入力するｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）と、ｍ個のバッファ回路（６０９＿１〜６０９＿ｍ）とは一対一で対応している。そしてｍ個の分割ビデオ信号のうちのどの分割ビデオ信号が、ｍ個のバッファ回路のうちのどのバッファ回路に入力されるかが、第１入れ替えデータ処理回路６１１ａから入力される第１入れ替え信号によって決められる。
【０１０８】
バッファ回路（６０９＿１〜６０９＿ｍ）に入力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）は、各バッファ回路において緩衝増幅され、第２入れ替え回路６１５＿３に入力される。また同時に第１入れ替えデータ処理回路６１１ａから第２入れ替え回路６１５＿３に第１入れ替え情報信号が入力される。第１入れ替え情報信号とは、第１入れ替え回路６０８において分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）とバッファ回路（６０９＿１〜６０９＿ｍ）の組み合わせが、第１入れ替え信号によってどのように変えられたかという情報を含んでいる信号である。なお本実施例において第２入れ替え回路６１５＿３はソース信号線駆動回路内に組み込まれている。
【０１０９】
次に図１１を用いて、第２入れ替え回路６１５＿３及び第２入れ替えデータ処理回路６１１ｂの動作について説明する。なお図１１に示す構成は本発明の分割ビデオ信号を生成する回路群を有するのアクティブマトリクス型液晶表示装置の一例であり、本発明はこの構成に限定されない。
【０１１０】
図１１に示したアクティブマトリクス型液晶表示装置は、分割ビデオ信号を生成する回路群の一部である第２信号入れ替え回路６１５＿３及び第２入れ替えデータ処理回路６１１ｂがアクティブマトリクス基板上のソース信号線駆動回路６１５内に設けられている。なお第２入れ替えデータ処理回路６１１ｂはソース信号線駆動回路６１５内に設けない構成にしても良い。
【０１１１】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）等が、制御回路６０１からソース信号線駆動回路６１５内のシフトレジスタ回路６１５＿１に入力される。
【０１１２】
シフトレジスタ回路６１５＿１から分割ビデオ信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号は同じくソース信号線駆動回路６１５内のレベルシフト回路６１５＿２に入力され、その振幅を大きくされて出力される。
【０１１３】
なおレベルシフト回路は必要に応じて用いればよく、必ずしも用いなくても良い。また本実施例においてレベルシフト回路６１５＿２はシフトレジスタ回路６１５＿１と第２入れ替え回路６１５＿３との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ回路６１５＿１の中にレベルシフト回路６１５＿２が組み込まれている構成にしても良い。
【０１１４】
レベルシフト回路６１５＿２から出力されたサンプリング信号は、ソース信号線駆動回路６１５内の第２入れ替え回路６１５＿３に入力される。
【０１１５】
一方、第１入れ替えデータ処理回路６１１ａから出力された第１入れ替え情報信号が、第２入れ替えデータ処理回路６１１ｂに入力される。そして第１入れ替え情報信号によって、第２入れ替えデータ処理回路６１１ｂから出力された第２入れ替え信号が、第２入れ替え回路６１５＿３に入力される。
【０１１６】
また同時に、バッファ回路群６０９から出力された分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）が、分割ビデオ信号線を介して第２入れ替え回路６１５＿３に入力される。
【０１１７】
第２入れ替え信号によって、第２入れ替え回路６１５＿３は、ｍ本のソース信号線のそれぞれに入力するべき分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）が入力されている分割ビデオ信号線（Ｖｌ１〜Ｖｌｍ）を１つづつ選択する。そしてサンプリング信号によってｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）をサンプリングし、ｍ個の画像信号として、予め定められたｍ本のソース信号線にそれぞれ入力する。つまり第１入れ替え信号によってｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）のそれぞれが、どのバッファ回路（６０９＿１〜６０９＿ｍ）に入力されるかに拘わらず、ｍ個のバッファ回路（６０９＿１〜６０９＿ｍ）から出力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）をサンプリングして生成したｍ個の画像信号を、予め定められているｍ本のソース信号線にそれぞれ入力する。
【０１１８】
ソース信号線に入力されたｍ個の画像信号は所定の画素に入力される。
【０１１９】
画素部６１７では、第２入れ替え回路６１１ｂに接続されたソース信号線と、ゲート信号線駆動回路６１６に接続されたゲート信号線とが交差している。そのソース信号線とゲート信号線とに囲まれた領域に、画素の薄膜トランジスタ（画素ＴＦＴ）と、対向電極と画素電極の間に液晶を挟んだ液晶セルと、保持容量とが設けられている。
【０１２０】
画素ＴＦＴは、ゲート信号線駆動回路からゲート信号線を介して入力される選択信号により動作する。ソース信号線のうち対応するｍ本のソース信号線にそれぞれ入力されたｍ個の画像信号は、画素ＴＦＴにより選択され、同時に所定の画素電極に書き込まれる。
【０１２１】
次に、入れ替えデータ回路６０６について説明する。入れ替えデータ回路６０６において生成される入れ替えデータ信号が、第１入れ替えデータ処理回路６１１ａに入力されることによって、第１入れ替え信号と第１入れ替え情報信号とが生成される。
【０１２２】
図１０に入れ替えデータ回路６０６のブロック図を示す。６１２はカウンタ回路、６１３はメモリ回路である。メモリ回路６１３には、どの分割ビデオ信号がどのバッファ回路に入力されるかのデータ、言い換えると、分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）とバッファ回路（６０９＿１〜６０９＿ｍ）との組み合わせのデータ（入れ替えデータ）がｑ通り記憶されている。
【０１２３】
この分割ビデオ信号とバッファ回路とのｑ通りの組み合わせは、それぞれメモリ回路のメモリアドレスの０番地から（ｑ−１）番地に入れ替えデータとして記憶されている。
【０１２４】
カウンタ回路６１２は制御回路６０１から入力された信号によって駆動し、メモリ回路６１３のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が０だとメモリ回路１１３のメモリアドレスは０番地が指定され、カウンタ値が１だと１番地が、カウンタ値が２だと２番地が、カウンタ値が（ｑ−１）だと（ｑ−１）番地がそれぞれ指定される。カウンタ値の情報はカウンタ信号としてカウンタ回路６１２からメモリ回路６１３に入力される。
【０１２５】
メモリ回路６１３に入力されたカウンタ信号によって、メモリアドレスの番地が指定される。そして指定された番地に記憶されている分割ビデオ信号とバッファ回路との組み合わせの情報である入れ替えデータが、入れ替えデータ信号として第１入れ替えデータ処理回路６１１ａに入力される。
【０１２６】
なお、カウンタ値はある一定の期間ごとにその値が変わってゆく。カウンタ値の値が変わるごとに、カウンタ信号としてメモリ回路６１３にカウンタ値の情報が伝えられる。そしてこのカウンタ値が変わるまでの期間が、分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間に相当する。
【０１２７】
カウンタ値が０から（ｑ−１）までの値を一通りとったら、再び０から（ｑ−１）までの値をとっていく。つまりメモリ回路６１３のメモリアドレスの番地が０番地から（ｑ−１）番地まで一通り指定されたら、再び０番地から（ｑ−１）番地までの指定が開始される。カウンタ値がとる値に特に順番はなく、０から（ｑ−１）までの値を順にとっても良いし、ランダムにとっても良い。
【０１２８】
また分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）とバッファ回路（６０９＿１〜６０９＿ｍ）との組み合わせのデータである入れ替えデータの数ｑは大きいほど良い。しかし、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図１７で示した従来例に比べて、分割縞を観察者に視認されにくくすることができるぐらいの大きさの数であれば良い
【０１２９】
またメモリ回路６１３に記憶される分割ビデオ信号とバッファ回路の組み合わせは、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図１７で示した従来例に比べて、分割縞を観察者に視認されにくくすることができる組み合わせであれば何でも良い。乱数や他の関数を利用し、分割ビデオ信号とバッファ回路の組み合わせを設定しても良い。
【０１３０】
この分割ビデオ信号とバッファ回路の組み合わせはランダムであっても良いが、必ずしもそうである必要はない。分割ビデオ信号とバッファ回路の組み合わせがある一定の規則性を有していても良いことは、実施の形態において説明したとおりである。本発明において重要なのは、分割ビデオ信号とバッファ回路の組み合わせをある期間ごとに変えることによって、分割縞を観察者に視認されにくくすることである。
【０１３１】
本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを１つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を２つ設けても良いし、ゲート信号線駆動回路を２つ設けても良い。
【０１３２】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第１入れ替え信号及び第２切り替え信号の有する情報が変化してから、次にまた第１入れ替え信号及び第２切り替え信号の有する情報が変わるまでの期間にも相当する。
【０１３３】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は１／２０ｓｅｃ以下であることが望ましい。本実施の形態においては、１フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【０１３４】
本実施例では、実施例１において分割ビデオ信号を形成するための回路群の一部である第２入れ替え回路をソース信号線駆動回路内に形成し、同時にサンプリング回路としての機能を持たせた。しかし本発明はこの構成に限定されない。第２入れ替え回路にサンプリング回路としての機能を持たせず、サンプリング回路を別途ソース信号線駆動回路内に設けても良い。またアクティブマトリクス基板上に第２入れ替え回路をソース信号線駆動回路とは別に形成しても良い。この場合、第２入れ替え回路は外付けの回路としてＩＣチップ上に設けられた分割ビデオ信号を形成するための回路群とアクティブマトリクス基板上に設けられたソース信号線駆動回路との間に設け、ＩＣチップ上に設けられた分割ビデオ信号を形成するための回路群と第２入れ替え回路とがＦＰＣを介して接続されている構成を有していても良い。
【０１３５】
また本実施例において第２入れ替えデータ処理回路をソース信号線駆動回路内に設けたが、言うまでもなく第２入れ替えデータ処理回路をソース信号線駆動回路とは別に、アクティブマトリクス基板上に形成しても良い。また第１入れ替えデータ処理回路と第２入れ替えデータ処理回路とを一つにまとめてＩＣチップ上に設け、ＦＰＣを介してアクティブマトリクス基板上の第２入れ替え回路に第２入れ替え信号を入力する構成にしても良い。
【０１３６】
また本実施例においては入れ替えデータ信号を第１入れ替えデータ処理回路にのみ入力し、第１入れ替えデータ処理回路から第２入れ替えデータ処理回路に第１入れ替え情報信号が入力される構成になっている。しかし本発明はこの構成に限定されず、入れ替えデータ信号を第１入れ替えデータ処理回路と第２入れ替えデータ処理回路の両方に入力し、第２入れ替えデータ処理回路において、第１入れ替え情報信号からではなく、入れ替えデータ信号から第２入れ替え信号を生成する構成にしても良い。
【０１３７】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【０１３８】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【０１３９】
なお本実施例は図８〜図１１に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせを変え、そして複数の分割ビデオ信号がサンプリングされて、それぞれ予め定められた特定のソース信号線に入力される構成を有していれば良い。
【０１４０】
（実施例４）
【０１４１】
本実施例では、実施例３で示したソース信号線駆動回路の詳しい回路構成について説明する。なお実施例３で示したソース信号線駆動回路は、本実施例で示す構成に限定されない。本実施例では説明を容易にするために、４分割の場合の分割駆動を例にとって説明する。
【０１４２】
図１２に本実施例のソース信号線駆動回路の回路図を示す。６１５＿１はシフトレジスタ回路、６１５＿２はレベルシフト回路、６１５＿３は第２入れ替え回路、６１１ｂは第２入れ替えデータ処理回路を示している。
【０１４３】
クロック信号ＣＬＫ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒは、それぞれ図に示した配線からシフトレジスタ回路６１５＿１に入力される。
【０１４４】
分割ビデオ信号は分割ビデオ信号線６１６を介して第２入れ替え回路６１５＿３に入力される。４分割の分割駆動なので、分割ビデオ信号線６１６は４本存在する。
【０１４５】
また第１入れ替え情報信号が第２入れ替えデータ処理回路６１１ｂに入力され、第２入れ替え信号が出力される。出力された第２入れ替え信号は、第２入れ替え回路６１５＿３が有するＮＡＮＤ回路６１９に入力される。そして同時にレベルシフト回路６１５＿２から出力されたサンプリング信号がＮＡＮＤ回路６１９に入力される。
【０１４６】
ＮＡＮＤ回路６１９に入力された第２入れ替え信号及びサンプリング信号によって、分割ビデオ信号線の１つが選択され、前記分割ビデオ信号線に入力されている分割ビデオ信号がサンプリングされる。そしてサンプリングされた分割ビデオ信号は、画像信号としてソース信号線に入力される。具体的には、分割ビデオ信号は第２入れ替え回路６１５＿３が有するアナログスイッチ６１７によってサンプリングされ、画像信号として対応するソース信号線６１８＿１〜６１８＿４に同時にそれぞれ入力される。
【０１４７】
上記動作を繰り返すことによって、全てのソース信号線に画像信号が入力される。
【０１４８】
なお、本実施例において用いられるアナログスイッチ６１７及びレベルシフト回路６１５＿２は、図７に示した構成を有している。しかし本実施例はこの構成に限定されないのは言うまでもない。
【０１４９】
（実施例５）
本実施例では本発明の構成を、デジタル駆動のアクティブマトリクス型液晶表示装置に用いた例について説明する。なおここでは、ｍ分割で分割駆動する場合について説明する。
【０１５０】
図１３に本実施例の分割ビデオ信号を生成する回路群のブロック図を示す。７０１は制御回路、７０２はＡ／Ｄ変換回路、７０３はγ補正回路、７０５は分割回路、７０６は入れ替えデータ回路を示している。
【０１５１】
Ｈｓｙｎｃ信号とＶｓｙｎｃ信号とが制御回路７０１に入力される。そして制御回路７０１からソース信号線駆動回路を駆動するクロック信号（ＣＫ）、スタートパルス信号（ＳＰ）等がソース信号線駆動回路に入力される。またさらに制御回路７０１から、Ａ／Ｄ変換回路７０２、γ補正回路７０３、分割回路７０５、入れ替えデータ回路７０６に、それぞれ各回路を駆動する信号が入力されている。
【０１５２】
画像情報を有するアナログのビデオ信号が、Ａ／Ｄ変換回路７０２に入力される。入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路７０３に入力される。γ補正回路７０３に入力されたデジタルのビデオ信号は、γ補正されて分割回路７０５に入力される。
【０１５３】
入力されたデジタルのビデオ信号は、分割回路７０５においてシリアル−パラレル変換され、分割駆動の分割数分に分割された分割ビデオ信号に変換される。ｍ分割の分割駆動の場合、デジタルのビデオ信号はｍ個の分割ビデオ信号に変換されることになる。ｓビット（ｓは正の整数）のデジタル駆動の場合、このｍ個の分割ビデオ信号の一つ一つは、Ｄ0からＤSのｓ個のデジタル分割ビデオ信号からなっている。
【０１５４】
ｍ個の分割ビデオ信号は、第１入れ替え回路７０８に入力される。図１４に点線で囲った部分７０７の詳しいブロック図を示す。７０８は第１入れ替え回路、７０９はバッファ回路群、７１１は入れ替えデータ処理回路である。バッファ回路群７０９は少なくともｍ個のバッファ回路（７０９＿１〜７０９＿ｍ）を有している。
【０１５５】
第１入れ替え回路７０８は、入力された分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）を、入れ替えデータ処理回路７１１から入力される第１入れ替え信号によって、バッファ回路（７０９＿１〜７０９＿ｍ）にそれぞれ入力する。その際、入力するｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）と、ｍ個のバッファ回路（７０９＿１〜７０９＿ｍ）とは一対一で対応している。そしてｍ個の分割ビデオ信号のうちのどの分割ビデオ信号が、ｍ個のバッファ回路のうちのどのバッファ回路に入力されるかが、入れ替えデータ処理回路７１１から入力される第１入れ替え信号によって決められる。
【０１５６】
バッファ回路（７０９＿１〜７０９＿ｍ）に入力されたｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）は、各バッファ回路において緩衝増幅され、ソース信号線駆動回路が有するラッチ回路１  ８０１−２に入力される。
【０１５７】
図１５は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。８０１はソース信号線駆動回路であり、８０２はゲート信号線駆動回路である。８０３は画素部である。
【０１５８】
ソース信号線駆動回路８０１は、シフトレジスタ回路８０１−１、ラッチ回路１（８０１−２）、ラッチ回路２（８０１−３）、セレクタ回路１（８０１−４）、Ｄ／Ａ変換回路８０１−５、セレクタ回路２（８０１−６）を有している。その他、バッファ回路やレベルシフト回路（いずれも図示せず）を有していても良い。また、ＤＡＣ８０１−５にレベルシフト回路が含まれていても良い。
【０１５９】
本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを１つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を２つ設けても良いし、ゲート信号線駆動回路を２つ設けても良い。
【０１６０】
またゲート信号線駆動回路８０２は、シフトレジスタ回路、バッファ回路（いずれも図示せず）を有している。また、レベルシフト回路を有していても良い。
【０１６１】
画素部８０３は、複数の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（アナログ信号）の供給を制御している。各画素電極に映像信号（アナログ信号）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０１６２】
ソース信号線側駆動回路８０１の動作について説明する。シフトレジスタ回路８０１−１にクロック信号（ＣＫ）、スタートパルス（ＳＰ）が入力される。シフトレジスタ回路８０１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、ラッチ回路１（８０１−２）へタイミング信号を順次供給する。
【０１６３】
ラッチ回路１（８０１−２）は、それぞれｓビットのデジタル分割ビデオ信号からなるｍ個の分割ビデオ信号を処理するラッチ回路を有している。ラッチ回路１（８０１−２）は、前記タイミング信号が入力されると、図１３に示したバッファ回路７０９から供給される分割ビデオ信号を、ｍ個づつ順次取り込み、保持する。
【０１６４】
ラッチ回路１（８０１−２）の全てのステージのラッチ回路に分割ビデオ信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（８０１−２）の中で一番左側のステージのラッチ回路に分割ビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチ回路に分割ビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【０１６５】
１ライン期間の終了後、ラッチ回路２（８０１−３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（８０１−２）に書き込まれ保持されている分割ビデオ信号は、ラッチ回路２（８０１−３）に一斉に送出され、ラッチ回路２（８０１−３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１６６】
分割ビデオ信号をラッチ回路２（８０１−３）に送出し終えたラッチ回路１（８０１−２）には、シフトレジスタ回路８０１−１からのタイミング信号に基づき、再びバッファ回路７０９から分割ビデオ信号線を介して供給される分割ビデオ信号の書き込みが、ｍ個づつ順次行われる。
【０１６７】
この２順目の１ライン期間中には、ラッチ回路２（８０１−３）に書き込まれ、保持されている分割ビデオ信号が、セレクタ回路１（８０１−４）によって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）８０１−５に供給される。
【０１６８】
セレクタ回路８０１−４で選択された分割ビデオ信号がＤＡＣ８０１−５に供給される。
【０１６９】
ＤＡＣ８０１−５は、デジタルの分割ビデオ信号をｍ個のアナログの分割ビデオ信号に変換し、セレクタ回路２（８０１−６）によって選択されるソース信号線に順次供給する。
【０１７０】
本実施例では、セレクタ回路２（８０１−６）には、入れ替えデータ処理回路７１１から第２入れ替え信号が入力されている。セレクタ回路１（８０１−４）は、入れ替えデータ処理回路７１１から入力される第２入れ替え信号によって、ＤＡＣ８０１−５から出力されたｍ個のアナログの分割ビデオ信号をそれぞれ特定のソース信号線に入力する。つまり第１入れ替え信号によってｍ個の分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）のそれぞれが、どのバッファ回路（７０９＿１〜７０９＿ｍ）に入力されるかに拘わらず、ＤＡＣ８０１−５から出力されたｍ個のアナログの分割ビデオ信号（Ｖｓ１〜Ｖｓｍ）を、予め定められているｍ本のソース信号線にそれぞれ入力する。
【０１７１】
第１入れ替え信号と第２入れ替え信号は、入れ替えデータ処理回路７１１に入れ替えデータ信号が入力されることによって生成される。入れ替えデータ信号は入れ替えデータ回路７０６において生成される。なお本実施例における入れ替えデータ回路７０６の動作については、実施の形態において上述したアナログ駆動の場合の入れ替えデータ回路の動作と同じである。
【０１７２】
ソース信号線に供給されるアナログの分割ビデオ信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に供給される。
【０１７３】
ゲート信号線駆動回路８０２においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【０１７４】
このように、ゲート信号線駆動回路８０２からの選択信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路からのアナログの分割ビデオ信号が画素ＴＦＴに供給され、液晶分子が駆動される。
【０１７５】
本発明は上記構成によって、特性が異なるバッファ回路、及びソース信号線駆動回路が有するＤ／Ａ変換回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【０１７６】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第１入れ替え信号及び第２切り替え信号の有する情報が変化してから、次にまた第１入れ替え信号及び第２切り替え信号の有する情報が変わるまでの期間にも相当する。
【０１７７】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は１／２０ｓｅｃ以下であることが望ましい。本実施の形態においては、１フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【０１７８】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【０１７９】
なお本発明は図１３〜図１５に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせを、任意に組み替え、そして複数の分割ビデオ信号がサンプリングされてそれぞれ対応するソース信号線に入力される構成を有していれば良い。
【０１８０】
（実施例６）
実施例１〜５に示した構造を有するアクティブマトリクス基板を用い、アクティブマトリクス型液晶表示装置を形成した例を図１６に示す。図１６はアクティブマトリクス型液晶表示装置のディスプレイに相当する部位であり、液晶パネルとも呼ばれる。なお本実施例では液晶パネルのＦＰＣとの貼り合わせの部分について説明するため、便宜上シール材やセル構成部は図示しなかった。
【０１８１】
図１６において、８００１はアクティブマトリクス基板であり、アクティブマトリクス基板８００１上に複数のＴＦＴが形成されている。これらのＴＦＴは基板上に画素部８００２、ゲート信号線駆動回路８００３、ソース信号線駆動回路８００４を構成する。その様なアクティブマトリクス基板に対して対向基板８００６が貼り合わされる。アクティブマトリクス基板と対向基板８００６との間には液晶（図示せず）が挟持される。
【０１８２】
また、図１６に示す構成では、アクティブマトリクス基板８００１の側面と対向基板８００６の側面とをある１辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取り数を効率良く増やすことができる。また、前述の一辺では、対向基板８００６の一部を除去してアクティブマトリクス基板８００１の一部を露出させ、そこにＦＰＣ（フレキシブル・プリント・サーキット）８００７を取り付ける。ＦＰＣ８００７を介してＩＣチップ上に設けられた本発明の分割ビデオ信号を生成する回路群とアクティブマトリクス基板８００１のゲート信号線駆動回路８００３、ソース信号線駆動回路８００４とを接続する。
【０１８３】
（実施例７）
本実施例においては、本発明の半導体表示装置の１つであるアクティブマトリクス型液晶表示装置の作製方法例を図１８〜図２２を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路、Ｄ／Ａ変換回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１８４】
図１８（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１８５】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１８（Ａ））
【０１８６】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atomic％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１８（Ｂ））
【０１８７】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１８（Ｃ））
【０１８８】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１８（Ｄ））
【０１８９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１９（Ａ））
【０１９０】
次に、マスク層６００８をフッ酸などにより除去して、図１８（Ｄ）と図１９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜３００Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を５０〜９０％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【０１９１】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１９（Ｂ））
【０１９２】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１９３】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１９（Ｃ））
【０１９４】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１９（Ｄ））
【０１９５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図２０（Ａ））
【０１９６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図２０（Ｂ））
【０１９７】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図２０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１９８】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図１９（Ａ）および図２０（Ａ）と図２０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図２０（Ｃ））
【０１９９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０２００】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂにおいて、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。本発明では、シリコン（Ｓｉ）膜とＷＮ膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷの膜、またはＭｏを有するＴａの膜を用いてゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）を行っても良い。
【０２０１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図２０（Ｄ））
【０２０２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図２１（Ａ））
【０２０３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。（図２１（Ｂ））
【０２０４】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０２０５】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図２１（Ｃ））
【０２０６】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０及びパッシベーション膜６０５９にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図２２）
【０２０７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成された。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０２０８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ、６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４、６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図２２では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０２０９】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体表示装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置にも適用することができる。
【０２１０】
なお、本実施例においては透過型の液晶パネルについて説明した。しかし、本発明はこれに限定されるわけではなく、反射型の液晶パネルにも用いることができる。
【０２１１】
（実施例８）
本実施例では、本発明を用いて発光装置を作製した例について説明する。
【０２１２】
発光装置は、液晶表示装置と異なり自発光型である。発光素子は一対の電極（陽極と陰極）の間に有機化合物を含む層（以下、有機化合物層と記す）が挟まれた構造となっているが、有機化合物層は通常、積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められている発光装置は殆どこの構造を採用している。
【０２１３】
発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られると、陽極層と、有機化合物層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、どちらの発光を用いていても良い。
【０２１４】
図２３（Ａ）は本発明を用いた発光装置の上面図である。図２３（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０１３はゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、本発明の分割ビデオ信号を生成する回路群へと接続される。
【０２１５】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０２１６】
また、図２３（Ｂ）は本実施例の発光装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０２２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１７】
駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１８】
次に、有機化合物層４０２９を形成する。有機化合物層４０２９は電場を加えることで発生するルミネッセンスが得られる公知の有機化合物材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、有機化合物材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１９】
本実施例では、シャドーマスクを用いて蒸着法により有機化合物層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の発光装置とすることもできる。
【０２２０】
有機化合物層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０と有機化合物層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で有機化合物層４０２９と陰極４０３０を連続成膜するか、有機化合物層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２１】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には有機化合物層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２２２】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（有機化合物層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２３】
このようにして形成された発光素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２２４】
さらに、発光素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材７０００が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２２５】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２２６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２９】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２３０】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２３１】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにシーリング材７０００を取り付けているが、カバー材６０００及びシーリング材７０００を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びシーリング材７０００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２３２】
（実施例９）
本実施例では、本発明を用いて実施例８とは異なる形態の発光装置を作製した例について、図２４（Ａ）、２４（Ｂ）を用いて説明する。図２３（Ａ）、２３（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２３３】
図２４（Ａ）は本実施例の発光装置の上面図であり、図２４（Ａ）をＡ-Ａ'で切断した断面図を図２４（Ｂ）に示す。
【０２３４】
実施例８に従って、発光素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２３５】
さらに、発光素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２３６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２３７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２３８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２３９】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２４０】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、有機化合物層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２４１】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。ＦＰＣを介して配線４０１４、４０１５、４０１６が本発明の分割ビデオ信号を生成する回路群と接続している。
【０２４２】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付けているが、カバー材６０００及びフレーム材６００１を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びフレーム材６００１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２４３】
（実施例１０）
ここで表示パネルにおける画素部のさらに詳細な断面構造を図２５に、上面構造を図２６（Ａ）に、回路図を図２６（Ｂ）に示す。図２５、図２６（Ａ）及び図２６（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２４４】
図２５において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は公知の方法で作製されたＮチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、Ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２４５】
また、電流制御用ＴＦＴ３５０３は公知の方法で作製されたＮチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２４６】
電流制御用ＴＦＴは発光素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本発明の構造は極めて有効である。
【０２４７】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２４８】
また、図２６（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０２４９】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される有機化合物層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機化合物層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２５０】
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２５１】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機化合物材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２５２】
なお、ＰＰＶ系有機化合物材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２５３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２５４】
但し、以上の例は発光層として用いることのできる有機化合物材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機化合物層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２５５】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機化合物材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの電場を加えることで発生するルミネッセンスが得られる有機化合物材料や無機材料は公知の材料を用いることができる。
【０２５６】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の有機化合物層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２５７】
陽極４７まで形成された時点で発光素子３５０５が完成する。なお、ここでいう発光素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２６（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２５８】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機化合物材料の酸化による劣化を防ぐ意味と、有機化合物材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【０２５９】
以上のように本発明の表示パネルは図２５のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な表示パネルが得られる。
【０２６０】
（実施例１１）
本実施例では、実施例１０に示した画素部において、発光素子３５０５の構造を反転させた構造について説明する。説明には図２７を用いる。なお、図２５の構造と異なる点は発光素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２６１】
図２７において、電流制御用ＴＦＴ３５０３は公知の方法で作製されたＰチャネル型ＴＦＴを用いて形成される。
【０２６２】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２６３】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうして発光素子３７０１が形成される。
【０２６４】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２６５】
（実施例１２）
本実施例では、図２６（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２８（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７は発光素子とする。
【０２６６】
図２８（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６７】
また、図２８（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２８（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６８】
また、図２８（Ｃ）は、図２８（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６９】
（実施例１３）
実施例１０に示した図２６（Ａ）、２６（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１０の場合、電流制御用ＴＦＴ３５０３として、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有しているＮチャネル型ＴＦＴを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２７０】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２７１】
また、実施例１２に示した図２８（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２７２】
（実施例１４）
本実施例では、図１に示した分割ビデオ信号を生成する回路群において、マルチプレクサ回路を設ける。そしてマルチプレクサ回路から出力される複数の信号（分配信号）をそれぞれの信号に対応する複数のＤ／Ａ変換回路に入力する際に、複数の分配信号と複数のＤ／Ａ変換回路の組み合わせを、ある期間ごとに変える構成を有する。
【０２７３】
複数のＤ／Ａ変換回路の構成は、理論的には全て同じである。しかし実際には個々のＤ／Ａ変換回路の特性は全く同じではない。同じデジタルの信号を入力しても、Ｄ／Ａ変換回路によって出力されるアナログの信号の電位が異なることがある。Ｄ／Ａ変換回路の特性は、そのＤ／Ａ変換回路が有する回路素子の製造誤差や、Ｄ／Ａ変換回路の周辺温度に左右される。
【０２７４】
そのため、Ｄ／Ａ変換回路から出力されるアナログ信号の電位は、常にそのＤ／Ａ変換回路の特性の影響を受ける。よって、特性が異なっているＤ／Ａ変換回路から出力されるアナログのビデオ信号は、他のＤ／Ａ変換回路から出力されたアナログのビデオ信号と電位差を有してしまう。
【０２７５】
そして、電位差を有するアナログのビデオ信号が、分割駆動するために分割ビデオ信号に変換され、ソース信号線駆動回路においてサンプリングされると、サンプリングによって画素に入力される画像信号も電位差を有する。そして、その画像信号が有する電位差が画面中に明暗として表示され、観察者に明暗による縞（分割縞）が視認されてしまう。
【０２７６】
本実施例の分割ビデオ信号を生成する回路群について、図３２を用いて説明する。なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置を、ｍ分割で分割駆動する場合について説明する。
【０２７７】
４０１は制御回路、４０２はＡ／Ｄ変換回路、４０３はγ補正回路、４０４はマルチプレクサ回路、４０６は分割回路群、４０７は入れ替えデータ回路を示している。また点線で囲った４０８で示す部分は、図２に示した構成と同じであるので、本実施例では説明を省略する。分割回路群４０６は図示してはいないがｌ個の分割回路を有している。
【０２７８】
Ｈｓｙｎｃ信号とＶｓｙｎｃ信号とが制御回路４０１に入力される。そして制御回路４０１からソース信号線駆動回路を駆動するクロック信号（ＣＫ）、スタートパルス信号（ＳＰ）等がソース信号線駆動回路に入力されている。またさらに制御回路４０１から、Ａ／Ｄ変換回路４０２、γ補正回路４０３、分割回路４０６、入れ替えデータ回路４０７に、各回路を駆動する信号がそれぞれ入力されている。
【０２７９】
画像情報を有するアナログのビデオ信号が、Ａ／Ｄ変換回路４０２に入力される。Ａ／Ｄ変換回路４０２に入力されたアナログのビデオ信号は、Ａ／Ｄ変換回路４０２においてデジタルのビデオ信号に変換され、γ補正回路４０３に入力される。γ補正回路４０３に入力されたデジタルのビデオ信号は、γ補正され、マルチプレクサ回路４０４に入力される。
【０２８０】
マルチプレクサ回路４０４に入力されたγ補正後のデジタルのビデオ信号は、多数の出力端子に切り替えて分配される。そしてマルチプレクサ回路から、例えばｌ個に分配された信号（分配信号）が出力される。なおγ補正回路から出力されたデジタルのビデオ信号のビット数がｎビットだったとき、ｌ個の分配信号は、それぞれｎビットのデジタルの信号である。
【０２８１】
ｌ個の分配信号は、Ｄ／Ａ第１入れ替え回路４０９に同時に入力される。図３３に点線で囲った部分４０５の詳しいブロック図を示す。４０９はＤ／Ａ第１入れ替え回路、４１０はＤ／Ａ変換回路群、４１１はＤ／Ａ第２入れ替え回路、４１２はＤ／Ａ入れ替えデータ処理回路である。Ｄ／Ａ変換回路群４１０は少なくともｌ個のＤ／Ａ変換回路（４１０＿１〜４１０＿ｍ）を有している。
【０２８２】
Ｄ／Ａ第１入れ替え回路４０９は、入力されたデジタルの分配信号（Ｄｖ１〜Ｄｖｍ）を、Ｄ／Ａ入れ替えデータ処理回路４１２から入力されるＤ／Ａ第１入れ替え信号によって、Ｄ／Ａ変換回路（４１０＿１〜４１０＿ｍ）にそれぞれ入力する。その際、入力するｌ個のデジタルの分配信号（Ｄｖ１〜Ｄｖｍ）と、ｌ個のＤ／Ａ変換回路（４１０＿１〜４１０＿ｍ）とは一対一で対応している。そしてｌ個のデジタルの分配信号のうちのどのデジタルの分配信号が、ｌ個のＤ／Ａ変換回路のうちのどのＤ／Ａ変換回路に入力されるかが、Ｄ／Ａ入れ替えデータ処理回路４１２から入力されるＤ／Ａ第１入れ替え信号によって決められる。
【０２８３】
Ｄ／Ａ変換回路（４１０＿１〜４１０＿ｍ）に入力されたｌ個のデジタルの分配信号（Ｄｖ１〜Ｄｖｍ）は、各Ｄ／Ａ変換回路においてｌ個のアナログの分配信号（Ａｖ１〜Ａｖｍ）に変換され、Ｄ／Ａ第２入れ替え回路４１１に入力される。
【０２８４】
Ｄ／Ａ第２入れ替え回路４１１は、Ｄ／Ａ入れ替えデータ処理回路４１２から入力されるＤ／Ａ第２入れ替え信号によって、Ｄ／Ａ変換回路（４１０＿１〜４１０＿ｍ）から出力されたｌ個のアナログの分配信号（Ａｖ１〜Ａｖｍ）をそれぞれ予め定められているｌ個の分割回路に入力する。つまりＤ／Ａ第１入れ替え信号によってｌ個のデジタルの分配信号（Ｄｖ１〜Ｄｖｍ）のそれぞれが、どのＤ／Ａ変換回路（４１０＿１〜４１０＿ｍ）に入力されるかに拘わらず、ｌ個のＤ／Ａ変換回路（４１０＿１〜４１０＿ｍ）から出力されたｌ個のアナログの分配信号（Ａｖ１〜Ａｖｍ）を、予め定められているｌ個の分割回路に入力する。
【０２８５】
ｌ個の分割回路に入力されたｌ個のアナログの分配信号（Ａｖ１〜Ａｖｍ）は、ｍ個の分割ビデオ信号に変換され出力される。以下は、実施の形態において上述した通りであるので説明は省略する。
【０２８６】
本発明は上記構成によって、特性が異なるＤ／Ａ変換回路から出力されたアナログの分配信号が、他のＤ／Ａ変換回路から出力されたアナログの分配信号との間に電位差を有していることによって、画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【０２８７】
なお本発明ではデジタルの分配信号とＤ／Ａ変換回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。Ｄ／Ａ変換回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとＤ／Ａ第１入れ替え信号及び第２切り替え信号の有する情報が変化してから、次にまたＤ／Ａ第１入れ替え信号及び第２切り替え信号の有する情報が変わるまでの期間にも相当する。
【０２８８】
デジタルの分配信号とＤ／Ａ変換回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。本実施例においては、１フレーム期間ごとに、デジタルの分配信号とＤ／Ａ変換回路の組み合わせが変わるように設定する。
【０２８９】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【０２９０】
なお図３２及び図３３に示した構成の他に、Ｄ／Ａ変換回路に入力する前に、Ｄ／Ａ変換回路と信号との組み合わせを入れ替え、バッファ回路から信号が出力された後に、入れ替えた組み合わせを元に戻すようにしても良い。詳しく説明すると、マルチプレクサ回路４０４から出力されたデジタル分配信号を、Ｄ／Ａ変換回路（４１０＿１〜４１０＿ｍ）に入力する前にＤ／Ａ第１入れ替え回路４０９で組み替えて、Ｄ／Ａ変換回路から出力されたアナログ分配信号をＤ／Ａ第２入れ替え回路４１１を経ずにそのまま分割回路４０６に入力する。そして分割回路から出力された分割ビデオ信号を第１入れ替え回路１０８を経ずにそのままバッファ回路（１０９＿１〜１０９＿ｍ）に入力し、バッファ回路から出力された分割ビデオ信号を、第２入れ替え回路１１０において組み合わせを入れ替えることで、組み替えを元に戻す構成にしても良い。
【０２９１】
そしてさらに、本実施例に示した構成は、実施の形態１及び実施例３で示した構成に比べ、より観察者に分割縞を視認されにくくすることができる。
【０２９２】
（実施例１５）
本発明は様々な半導体表示装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型発光装置、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ半導体表示装置全てに本発明を実施できる。
【０２９３】
その様な半導体表示装置としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２９、図３０及び図３１に示す。
【０２９４】
図２９（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、表示装置７００３、キーボード７００４で構成される。本発明の半導体表示装置を表示装置７００３に適用することができる。
【０２９５】
図２９（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本発明の半導体表示装置を表示装置７１０２に適用することができる。
【０２９６】
図２９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成される。本発明の半導体表示装置は表示装置７２０５に適用できる。
【０２９７】
図２９（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、アーム部７３０３で構成される。本発明の半導体表示装置は表示装置７３０２に適用することができる。
【０２９８】
図２９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明の半導体表示装置は表示装置７４０２に適用することができる。
【０２９９】
図３０（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置７６０１、スクリーン７６０２で構成される。本発明の半導体表示装置は表示装置７６０１に適用することができる。
【０３００】
図３０（Ｂ）はリア型プロジェクターであり、本体７７０１、光源光学系及び表示装置７７０２、ミラー７７０３、ミラー７７０４、スクリーン７７０５で構成される。本発明の半導体表示装置は表示装置７７０２に適用することができる。
【０３０１】
なお、図３０（Ｃ）は、図３０（Ａ）及び図３０（Ｂ）中における光源光学系及び表示装置７６０１、７７０２の構造の一例を示した図である。光源光学系及び表示装置７６０１、７７０２は、光源光学系７８０１、ミラー７８０２、７８０４〜７８０６、ダイクロイックミラー７８０３、光学系７８０７、表示装置７８０８、位相差板７８０９、投射光学系７８１０で構成される。投射光学系７８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置７８０８を三つ使用しているため三板式と呼ばれている。また、図３０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。
【０３０２】
また、図３０（Ｄ）は、図３０（Ｃ）中における光源光学系７８０１の構造の一例を示した図である。本実施例では、光源光学系７８０１は、リフレクター７８１１、光源７８１２、レンズアレイ７８１３、７８１４、偏光変換素子７８１５、集光レンズ７８１６で構成される。なお、図３０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０３０３】
図３０（Ｃ）は三板式の例を示したが、図３１（Ａ）は単板式の一例を示した図である。図３１（Ａ）に示した光源光学系及び表示装置は、光源光学系７９０１、表示装置７９０２、投射光学系７９０３で構成される。投射光学系７９０３は、投射レンズを備えた複数の光学レンズで構成される。図３１（Ａ）に示した光源光学系及び表示装置は図３０（Ａ）及び図３０（Ｂ）中における表示装置７６０１、７７０２に適用できる。また、光源光学系７９０１は図３０（Ｄ）に示した光源光学系を用いればよい。なお、表示装置７９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【０３０４】
また、図３１（Ｂ）に示した光源光学系及び表示装置は、図３１（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板７９０５を用いて表示映像をカラー化している。図３１（Ｂ）に示した光源光学系及び表示装置は図３０（Ａ）及び図３０（Ｂ）中における表示装置７６０１、７７０２に適用できる。
【０３０５】
また、図３１（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置７９１６にマイクロレンズアレイ７９１５を設け、ダイクロイックミラー（緑）７９１２、ダイクロイックミラー（赤）７９１３、ダイクロイックミラー（青）７９１４を用いて表示映像をカラー化している。投射光学系７９１７は、投射レンズを備えた複数の光学レンズで構成される。図３１（Ｃ）に示した光源光学系及び表示装置は図３０（Ａ）及び図３０（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【０３０６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体表示装置に適用することが可能である。
【０３０７】
【発明の効果】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞（分割縞）が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【０３０８】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【図面の簡単な説明】
【図１】  本発明の分割ビデオ信号を生成する回路群のブロック図。
【図２】  分割ビデオ信号を生成する回路群の一部のブロック図。
【図３】  入れ替えデータ回路のブロック図。
【図４】  本発明のアクティブマトリクス型液晶の半導体表示装置の上面概略図。
【図５】  本発明のアナログのアクティブマトリクス型液晶の半導体表示装置の駆動方法を示す図。
【図６】  ソース信号線駆動回路の回路図。
【図７】  アナログスイッチ及びレベルシフト回路の等価回路図。
【図８】  本発明の分割ビデオ信号を生成する回路群のブロック図。
【図９】  分割ビデオ信号を生成する回路群の一部のブロック図。
【図１０】  入れ替えデータ回路のブロック図。
【図１１】  本発明のアクティブマトリクス型液晶の半導体表示装置の上面概略図。
【図１２】  ソース信号線駆動回路の回路図。
【図１３】  本発明の分割ビデオ信号を生成する回路群のブロック図。
【図１４】  分割ビデオ信号を生成する回路群の一部のブロック図。
【図１５】  本発明のアクティブマトリクス型液晶表示装置の上面概略図。
【図１６】  本発明の半導体表示装置の斜視図。
【図１７】  従来の分割ビデオ信号を生成する回路群のブロック図。
【図１８】  本発明に用いられるＴＦＴの作製行程を示す図。
【図１９】  本発明に用いられるＴＦＴの作製行程を示す図。
【図２０】  本発明に用いられるＴＦＴの作製行程を示す図。
【図２１】  本発明に用いられるＴＦＴの作製行程を示す図。
【図２２】  本発明に用いられるＴＦＴの作製行程を示す図。
【図２３】  本発明を用いた発光装置の上面図及び断面図。
【図２４】  本発明を用いた発光装置の上面図及び断面図。
【図２５】  本発明を用いた発光装置の断面図。
【図２６】  本発明を用いた発光装置の上面図及び回路図。
【図２７】  本発明を用いた発光装置の断面図。
【図２８】  本発明を用いた発光装置の回路図。
【図２９】  本発明を用いた半導体表示装置の図。
【図３０】  本発明を用いた液晶プロジェクターの図。
【図３１】  本発明を用いた単板式液晶プロジェクターの図。
【図３２】  本発明の分割ビデオ信号を生成する回路群のブロック図。
【図３３】  分割ビデオ信号を生成する回路群の一部のブロック図。
【符号の説明】
１０１  制御回路
１０２  Ａ／Ｄ変換回路
１０３  γ補正回路
１０４  Ｄ／Ａ変換回路
１０５  分割回路
１０６  入れ替えデータ回路
１０８  第１入れ替え回路
１０９  バッファ回路
１１０  第２入れ替え回路
１１１  入れ替えデータ処理回路
１１２  カウンタ回路
１１３  メモリ回路
１１５  ソース信号線駆動回路
１１６  ゲート信号線駆動回路
１１７  ソース信号線
１１８  ゲート信号線
１１９  画素
１２０  画素部
１２１  画素ＴＦＴ
１２２  液晶セル
１２３  保持容量
【図１】
0005088986.tif 000002
【図２】
0005088986.tif 000003
【図３】
0005088986.tif 000004
【図４】
0005088986.tif 000005
【図５】
0005088986.tif 000006
【図６】
0005088986.tif 000007
【図７】
0005088986.tif 000008
【図８】
0005088986.tif 000009
【図９】
0005088986.tif 000010
【図１０】
0005088986.tif 000011
【図１１】
0005088986.tif 000012
【図１２】
0005088986.tif 000013
【図１３】
0005088986.tif 000014
【図１４】
0005088986.tif 000015
【図１５】
0005088986.tif 000016
【図１６】
0005088986.tif 000017
【図１７】
0005088986.tif 000018
【図１８】
0005088986.tif 000019
【図１９】
0005088986.tif 000020
【図２０】
0005088986.tif 000021
【図２１】
0005088986.tif 000022
【図２２】
0005088986.tif 000023
【図２３】
0005088986.tif 000024
【図２４】
0005088986.tif 000025
【図２５】
0005088986.tif 000026
【図２６】
0005088986.tif 000027
【図２７】
0005088986.tif 000028
【図２８】
0005088986.tif 000029
【図２９】
0005088986.tif 000030
【図３０】
0005088986.tif 000031
【図３１】
0005088986.tif 000032
【図３２】
0005088986.tif 000033
【図３３】
0005088986.tif 000034