(57)【特許請求の範囲】
【請求項１】
複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、
各被測定デバイスに共通の第１試験パターンデータを発生するパターン発生器と、
各被測定デバイスに個別の第２試験パターンデータを発生する記憶部と、
前記パターン発生器が発生した第１パターンデータと前記記憶部が発生した第２パターンデータに対し論理演算を行う論理回路と、
この論理回路の出力データ、前記第１試験パターンデータおよび前記第２試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第１の選択回路と、
この第１の選択回路で選択された試験パターンデータを波形整形し、前記試験パターン波形を出力する波形整形器と
この波形整形器にタイミング信号を与えるタイミング信号発生器と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記記憶部、前記第１の選択回路、前記論理回路および前記波形整形器をＤＵＴピン毎に搭載し、集積化したことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記記憶部はメモリからなり、前記論理回路は排他的論理和回路からなることを特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記記憶部は、
異なる試験パターンデータを記憶する複数のメモリと、
該複数のメモリから各被測定デバイスに対する第２試験パターンデータを選択する第２の選択回路と
を備えたことを特徴とする請求項１または２のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数個の被測定デバイスを並列測定する半導体試験装置に関し、特にＩＣテスタの波形生成回路等において、波形データを記憶するＰＳＲメモリをシステムピン毎に配し、ＤＵＴ毎に試験パターン波形信号（以下波形と記す）を印加できるようにした半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象であるＩＣ群等の被測定デバイス（以下ＤＵＴと記す）に対して試験パターン波形を印加して得られる信号と予め定められている期待値とが一致している（Ｐａｓｓ）か否か（Ｆａｉｌ）を判定することにより、被試験対象であるＤＵＴの良品又は不良品を試験するものである。半導体試験装置は試験効率を向上させるために並列して複数のＤＵＴに対する試験が行なわれる。
【０００３】
ＤＵＴの試験において、全てのＤＵＴに与える試験パターン波形が同一であることが予め分かっている場合には、並列に設けられたＤＵＴに対して同一の試験パターン波形を分配して同時に印加すれば良い。
【０００４】
しかしながら、半導体集積回路の試験には、半導体集積回路に対して一度行った試験の試験結果を考慮して、その試験結果をフィードバックする試験がある。例えば、フラッシュメモリ等の半導体集積回路は、歩留まり向上のために一定量までの不良を認めており、不良エリアに関する情報を不良情報データとして同じ半導体集積回路内の正常エリアに書き込み、実使用時に、この不良情報データを読み出して不良エリアを使用しないようにする運用がなされる。
【０００５】
しかしながら、半導体集積回路毎に不良情報データは異なり、また、不良情報データが書き込まれる正常エリアも異なるため、半導体集積回路毎の試験結果をフィードバックして試験する必要があり、並列に設けられた半導体集積回路全てに対して同一のパターン波形を同時に印加する試験を行うことはできない。
【０００６】
このように、各ＤＵＴに対応した個別の試験パターン波形を印加させたい場合には、各ＤＵＴに個別の試験パターン波形を発生させる回路が必要となる。
図３は、そのような従来の半導体試験装置の一例で、ＤＵＴに対して試験パターン波形を印加する試験波形印加回路を示す構成ブロック図である。
【０００７】
各ＤＵＴのシステムピンごとにパターン発生器１，分配器２、集積回路ＩＣ０１，ＩＣ０２および集積回路ＩＣ１１，集積回路ＩＣ１２からなる試験波形印加回路が用いられる。
【０００８】
集積回路ＩＣ０１およびＩＣ０２の内部には同一の回路が実装されている。また、集積回路ＩＣ１１内部にはＡ０１、Ａ０２、・・・が実装され、集積回路ＩＣ１２内部にはＡ１１、Ａ１２、・・・が実装されているが、これらはすべて同一回路である。ここでは集積回路ＩＣ１１と集積回路ＩＣ１２が２個の場合を示したが、任意の数が可能である。
【０００９】
パターン発生器１から出力されたパターンデータは分配器２によって２つに分配され、集積回路ＩＣ０１，Ｃ０２に送られる。
【００１０】
集積回路ＩＣ０１，Ｃ０２に入力されたパターンデータは、タイミング信号発生器３から出力されるタイミング信号に基づいて波形整形器４で試験パターン波形に整形され、集積回路ＩＣ０１，ＩＣ０２から出力される。
【００１１】
集積回路ＩＣ０１から出力された試験パターン波形は集積回路ＩＣ１１に入力され、集積回路ＩＣ０２より出力された試験パターン波形は、集積回路ＩＣ１２に入力される。
【００１２】
集積回路ＩＣ１１，ＩＣ１２に入力された試験パターン波形は、各々タイミング補正回路５にてタイミング調整が行われ、各々の選択回路１０に入力される。
【００１３】
ここでタイミング補正回路５の役割について説明する。集積回路ＩＣ１１，ＩＣ１２より出力され、各々のＤＵＴ１２に印加される試験パターン波形の印加タイミングは一致する必要がある。しかしながら、集積回路ＩＣ１１，ＩＣ１２の出力端から各々のＤＵＴ１２までの線長が異なると、集積回路ＩＣ１１，ＩＣ１２の出力端において各々の試験パターン波形の発生タイミングが同一でも、各々のＤＵＴ１２に印加される試験パターン波形の印加タイミングは異なってしまう。
【００１４】
そこで、集積回路ＩＣ１１，ＩＣ１２の出力端から出力された各々の試験パターン波形が、各ＤＵＴ１２まで到達する時間のばらつき値を、あらかじめ各タイミング補正回路５内に持たせ、各々そのばらつき時間を足しこむことにより、各々のＤＵＴ１２に印加される試験パターン波形の印加タイミングが一致するようにタイミング調整を行っている。
【００１５】
メモリ６（ＰＳＲメモリ）には、ＤＵＴ１２ごとに各々異なる試験パターンデータが記録されている。
【００１６】
また、排他的論理和（以下ＸＯＲと記す）７は、分配器２より出力された試験パターンデータとメモリ６から出力された試験パターンデータに対して排他的論理和の演算を施し、新たな試験パターンデータを出力する。ここで、ＸＯＲ７を用いる理由は、パターン発生器１にて発生したパターンを用いて、メモリ６（ＰＳＲメモリ）から出力されるパターンデータを反転した試験パターンデータを簡単に得ることができるためである。
【００１７】
各々の選択回路８は、分配器２より出力された試験パターンデータ、メモリ６で発生された試験パターンデータおよびＸＯＲ７より出力された試験パターンデータよりいずれかを選択する。
【００１８】
波形整形器９は、選択回路８より出力された試験パターンデータが、タイミング補正回路５より出力された試験パターン波形のタイミングにより整形された、試験パターン波形を生成する。
【００１９】
選択回路１０は、タイミング補正回路５から出力された試験パターン波形と波形整形器９から出力された試験パターン波形のいずれかを選択する。すなわち、各々のＤＵＴ１２に共通の試験パターン波形と個別の試験パターン波形の、いずれを印加するかがここで選択される。
【００２０】
選択回路１０より出力された試験パターン波形はドライブ回路１１を通り、各々のＤＵＴ１２に印加される。
【００２１】
なお、上記の構成でパターン発生器１は、各種パターンデータを保有すると共に加減算、乗除算等の各種演算機能や、スクランブル機能などを具備しており、回路規模が非常に大きい。それらの機能をピン毎に持たせると回路規模が膨大となってしまうので、個別のメモリ６（ＰＳＲメモリ）と別にパターンデータ発生器１を設けている。
【００２２】
上記のような半導体試験装置に関連する先行技術文献としては次のようなものがある。
【００２３】
【特許文献１】特開２００４−６１３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかし、従来の装置は、波形整形器４と波形整形器９がダブっている点で冗長な回路構成であり、回路規模が大きくなる。
【００２５】
また、タイミング補正回路５にて出力された試験パターン波形Ｓ１と、タイミング補正回路５にて出力された試験パターン波形Ｓ１の波形タイミングで波形整形器９にて整形された試験パターン波形Ｓ２との間には、波形の立上り／立下りにおいて、タイミングのずれが生じる。すわなち、各々のＤＵＴ１２へ「共通な試験パターン波形Ｓ１を印加する」場合と「異なる（すなわち個別の）試験パターン波形Ｓ２を印加する」場合で印加タイミングの「ずれ」が生じる。
【００２６】
本発明はこのような課題を解決しようとするもので、試験波形印加回路が、各々のＤＵＴへ共通な試験パターン波形を印加する場合と個別の試験パターン波形を印加する場合とで印加タイミングのずれがなく、回路規模を縮小した半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、
各被測定デバイスに共通の第１試験パターンデータを発生するパターン発生器と、
各被測定デバイスに個別の第２試験パターンデータを発生する記憶部と、
前記パターン発生器が発生した第１パターンデータと前記記憶部が発生した第２パターンデータに対し論理演算を行う論理回路と、
この論理回路の出力データ、前記第１試験パターンデータおよび前記第２試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第１の選択回路と、
この第１の選択回路で選択された試験パターンデータを波形整形し、前記試験パターン波形を出力する波形整形器と
この波形整形器にタイミング信号を与えるタイミング信号発生器と
を備えたことを特徴とする。
【００２８】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記記憶部、前記第１の選択回路、前記論理回路および前記波形整形器をＤＵＴピン毎に搭載し、集積化したことを特徴とする。
【００２９】
請求項３記載の発明は、
請求項１または２記載の半導体試験装置において、
前記記憶部はメモリからなり、前記論理回路は排他的論理和回路からなることを特徴とする。
【００３０】
請求項４記載の発明は、
請求項１または２のいずれかに記載の半導体試験装置において、
前記記憶部は、
異なる試験パターンデータを記憶する複数のメモリと、
該複数のメモリから各被測定デバイスに対する第２試験パターンデータを選択する第２の選択回路と
を備えたことを特徴とする。
【発明の効果】
【００３６】
以上説明したことから明らかなように、本発明によれば、複数の被測定デバイスに対し試験パターン波形を印加して並列試験を行う半導体試験装置において、各被測定デバイスに共通の第１試験パターンデータを発生するパターン発生器と、各被測定デバイスに個別の第２試験パターンデータを発生する記憶部と、前記第１試験パターンデータと前記第２試験パターンデータのいずれかを選択して、前記試験パターン波形を発生するための試験パターンデータを出力する第１の選択回路とを備えたことにより、各々のＤＵＴへ「共通な試験パターン波形を印加する」場合と「個別の試験パターン波形を印加する」場合とでの印加タイミングの「ずれ」を修正し、回路構成の冗長性をなくした半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００３８】
図１は本発明の実施の形態に係る半導体試験装置の一実施例で、ＤＵＴに対して試験パターンを印加する試験波形印加回路を示す構成ブロック図である。図３と同じ部分は同一の記号を付してある。
【００３９】
図１では、各ＤＵＴ１２のシステムピンごとにパターン発生器１０１、集積回路ＩＣ１０１，ＩＣ１０２によって試験波形印加回路が構成されている。
【００４０】
パターン発生器１は、各ＤＵＴに共通の第１試験パターンデータを発生し、集積回路ＩＣ１０１，ＩＣ１０２に出力する。
【００４１】
集積回路ＩＣ１０１において、分配器１０２は、パターン発生器１から入力される試験パターンデータを複数の回路Ａ１０１、Ａ１０２、・・・に分配する。
【００４２】
回路Ａ１０１、Ａ１０２、・・・は同一の回路から構成され、各ＤＵＴ１２に対する試験パターン波形をそれぞれ選択、整形する。
【００４３】
メモリ１０３（ＰＳＲメモリ）は記憶部を構成し、各々ＤＵＴに対応する個別の第２試験パターンデータが記録されている。
【００４４】
ＸＯＲ１０４は論理回路を構成し、分配器１０２より出力された第１試験パターンデータとメモリ１０３にて発生した第２試験パターンデータを２入力として排他的論理和を行い、新たな試験パターンデータとして出力する。
【００４５】
選択回路１０５は、分配器１０２より入力された第１試験パターンデータ、メモリ１０３より入力された第２試験パターンデータおよびＸＯＲ１０４より入力された試験パターンデータより選択し、いずれかを出力する。
【００４６】
タイミング信号発生器１０６は、タイミング信号を発生する。
【００４７】
タイミング補正回路１０７は、タイミング信号発生器１０６から入力されたタイミング信号に対し、ドライブ回路１１からＤＵＴ１２までの線長に対応したタイミング値で補正を行う。
【００４８】
波形整形器１０８は例えばフリップフロップで構成され、選択回路１０５から入力された試験パターンデータに対し、タイミング補正回路１０７によりタイミング補正がかけられたタイミング信号にて波形整形を行い、波形を出力する。
【００４９】
ドライブ回路１１は、波形整形器１０８で整形された試験パターン波形をドライブ信号としてＤＵＴ１２に印加する。
【００５０】
上記の説明で、パターン発生器１は、各被測定デバイスに共通の第１試験パターンデータを発生するパターン発生器を構成し、メモリ１０３は、各被測定デバイスに個別の第２試験パターンデータを発生する記憶部を構成する。
【００５１】
図１の装置の動作を次に説明する。
【００５２】
パターン発生器１から出力された各ＤＵＴに共通の第１試験パターンデータは、集積回路ＩＣ１０１，ＩＣ１０２に出力される。集積回路ＩＣ１０１に入力された試験パターンデータは、分配器１０２により回路Ａ１０１、Ａ１０２、・・・に分配される。
【００５３】
回路Ａ１０１において、メモリ１０３（ＰＳＲメモリ）から出力されたＤＵＴ１２に個別の第２試験パターンデータは、ＸＯＲ１０４において、分配器１０２より出力された第１試験パターンデータとの間で排他的論理和を施され、新たな試験パターンデータとして出力される。
【００５４】
選択回路１０５により、分配器１０２より入力された第１試験パターンデータ、メモリ１０３より入力された第２試験パターンデータおよびＸＯＲ１０４より入力された試験パターンデータのいずれかが選択され、出力される。
【００５５】
タイミング信号発生器１０６から出力されたタイミング信号は、タイミング補正回路１０７で、ドライブ回路１１からＤＵＴ１２までの線長に対応したタイミング値で補正される。
【００５６】
選択回路１０５から出力された試験パターンデータは、波形整形器１０８において、タイミング補正回路１０７から出力されるタイミング信号にしたがって波形整形される。
【００５７】
波形整形器１０８で整形された試験パターン波形は、ドライブ回路１１においてドライブ信号とされ、ＤＵＴ１２に印加される。
【００５８】
すなわち、選択回路１０５において、分配器１０２より入力された第１試験パターンデータが選択された場合は、各ＤＵＴ１２に対し共通に試験パターン波形が印加され、選択回路１０５において、メモリ１０３より入力された第２試験パターンデータまたはＸＯＲ１０４より入力された試験パターンデータが選択された場合は、ＤＵＴ１２に対し個別に試験パターン波形が印加される。
【００５９】
以上は、集積回路ＩＣ１０１の回路Ａ１０１の動作について説明したが、回路Ａ１０２以降についてもＡ１０１と同様であり、集積回路ＩＣ１０２についても集積回路ＩＣ１０１と同様である。
【００６０】
上記のような構成の任意波形発生装置によれば、同一の選択回路から出力される試験パターンデータに基づいて試験パターン波形が発生されるので、各々のＤＵＴへ「共通な試験パターン波形を印加する」場合と「個別の試験パターン波形を印加する」場合との間で印加タイミングに「ずれ」が生じない。
【００６１】
また、システムピンあたり、ＤＵＴごとの波形整形器の数が１つとなり、波形整形器の冗長な回路が削減されるので、回路規模を縮小することができる。このため、従来４個からなる集積回路の数を２個に減らすことができ、試験波形印加回路の集積化を進めることができる。したがって、装置の小型化や配線コストの削減などを図ることができる。
【００６２】
なお、上記の実施例において、集積回路は、ＩＣ１０１，ＩＣ１０２の２個の場合を示したが、並列試験するＤＵＴの数に応じて任意の数とすることができる。
【００６３】
また、上記の実施例ではパターン発生器１としてファンアウトの大きなものを用いているので、図３の２のような分配器を用いていないが、図３のようにパターン発生器１の出力を分配器で分配してもよい。
【００６４】
図２は本発明の実施の形態に係る半導体試験装置の第２の実施例で、図１の場合のようにＤＵＴごとに固定のメモリからの試験パターンデータを出力するのではなく、集積回路に内蔵されているメモリ出力を，様々なＤＵＴに出力できるようにしたものを示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複した説明は省略する。
【００６５】
図２では、各ＤＵＴ１２のシステムピンごとにパターン発生器２０１、分配器２０２、集積回路ＩＣ２０１，ＩＣ２０２によって試験波形印加回路が構成されている。
【００６６】
パターン発生器２０１は、各ＤＵＴ１２に共通の第１試験パターンデータを発生する。
【００６７】
分配器２０２はパターン発生器２０１から入力される試験パターンデータを集積回路ＩＣ２０１，ＩＣ２０２に分配する。
【００６８】
集積回路ＩＣ２０１において、分配器２０２から入力される試験パターンデータは複数の回路Ａ２０１、Ａ２０２、・・・に入力される。
【００６９】
回路Ａ２０１、Ａ２０２、・・・は同一の回路から構成され、各ＤＵＴ１２に対する試験パターン波形をそれぞれ選択、整形する。
【００７０】
記憶部２０３では、各ＤＵＴに対応する個別の試験パターンデータが選択され、出力される。複数のメモリ２０３１ａ，２０３１ｂ，・・・２０３１ｎはＰＳＲメモリを構成し、各ＤＵＴに個別に試験パターン波形を印加するための試験パターンデータが保存される。
【００７１】
選択回路２０３２は、複数のメモリ２０３１ａ，２０３１ｂ，・・・２０３１ｎから入力される異なる試験パターンデータから選択し、第２試験パターンデータとして複数の回路Ａ２０１，Ａ２０２，・・・に対応づける。ここで、選択回路２０３２は、複数のメモリ２０３１ａ，２０３１ｂ，・・・２０３１ｎから選択して各被測定デバイス１２に対する第２試験パターンデータを出力する第２の選択回路を構成する。
【００７２】
論理回路２０４は例えばＡＮＤ、ＯＲ，ＸＯＲなどの様々な論理回路からなり、分配器２０２より出力された第１試験パターンデータと記憶部２０３にて選択された第２試験パターンデータとの２入力に対し排他的論理和を演算し、各ＤＵＴ１２に対応する個別の、新たな試験パターンデータとして出力する。
【００７３】
選択回路１０５は、分配器２０２より入力された第１試験パターンデータ、記憶部２０３より入力された第２試験パターンデータおよび論理回路２０４より入力された試験パターンデータより選択し、いずれかを出力する。
【００７４】
その他の構成は図１の装置の場合と同様である。
【００７５】
図２の装置の動作を次に説明する。
【００７６】
パターン発生器２０１から出力された、各ＤＵＴに共通の第１試験パターンデータは、分配器２０２により集積回路ＩＣ２０１，ＩＣ２０２に分配される。分配器２０２から集積回路ＩＣ２０１に入力された第１試験パターンデータは複数の回路Ａ２０１，Ａ２０２，・・・に入力される。
【００７７】
ＩＣ２０１の記憶部２０３において、複数のメモリ２０３１ａ，２０３１ｂ，・・・２０３１ｎから出力された異なる試験パターンデータは選択回路２０３２によって選択され、複数の回路Ａ２０１，Ａ２０２，・・・に第２試験パターンデータとして出力される。
【００７８】
回路Ａ２０１において、分配器２０２より出力された試験パターンデータと記憶部２０３にて選択された試験パターンデータとは論理回路２０４で論理演算が施される。
【００７９】
分配器２０２より出力された第１試験パターンデータ、記憶部２０３より出力された第２試験パターンデータおよび論理回路２０４より出力された試験パターンデータは、そのいずれかが選択回路１０５において選択される。
【００８０】
すなわち、選択回路１０５において、分配器２０２より入力された第１試験パターンデータが選択された場合は、各ＤＵＴ１２に対し共通に試験パターン波形が印加され、選択回路２０５において、記憶部２０３より出力された第２試験パターンデータまたは論理回路２０４より出力された試験パターンデータが選択された場合は、ＤＵＴ１２に対し個別に試験パターン波形が印加される。
【００８１】
以上は、集積回路ＩＣ２０１の回路Ａ２０１の動作について説明したが、回路Ａ２０２以降についても同様であり、集積回路ＩＣ２０２についても集積回路ＩＣ２０１と同様である。
【００８２】
上記のような構成の半導体試験装置によれば、図１の半導体試験装置の特長に加えて、複数メモリの出力を入力とした選択回路で第２試験パターンデータを選択することにより、集積回路に内蔵されているメモリ出力が様々なＤＵＴで利用できるようになるので、メモリの効率的な使用が可能となる。
【００８３】
また、論理回路（２０４）を用いることにより、パターン発生器１から出力した試験パターンデータと複数のメモリ２０３１ａ，２０３１ｂ，・・・２０３１ｎから出力された試験パターンデータとを入力とした論理回路の出力から多様な試験パターンデータを得ることができる。
【００８４】
なお、上記の実施例において、集積回路は、ＩＣ２０１，ＩＣ２０２の２個の場合を示したが、並列試験するＤＵＴの数に応じて任意の数とすることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】本発明の実施の形態に係る半導体試験装置の第２の実施例を示す構成ブロック図である。
【図３】半導体試験装置の従来例を示す構成ブロック図である。
【符号の説明】
【００８６】
１２  被測定デバイス
１０１，２０１  パターン発生器
１０３，２０３  記憶部
１０４，２０４  論理回路
１０５  第１の選択回路
１０６  タイミング信号発生器
１０８  波形整形器
２０３１ａ，２０３１ｂ，・・・２０３１ｎ  複数のメモリ
２０３２  第２の選択回路
【図１】
0005003953.tif 000002
【図２】
0005003953.tif 000003
【図３】
0005003953.tif 000004