(57)【特許請求の範囲】
【請求項１】
半導体基板と、この上に形成されかつコンタクトホールが形成されたＯＮＯ膜と、該ＯＮＯ膜上に直接形成された層間絶縁膜とを有し、該層間絶縁膜はＯＮＯ膜に接するＰＳＧの第１の部分と、該第１の部分上に設けられたＢＰＳＧの第２の部分とを有し、前記第１の部分の膜厚は０．０２μｍ以上であり、前記第１の部分は、前記ＯＮＯ膜との界面部において、４．５ｗｔ％以上のリンを含む、半導体装置。
【請求項２】
前記半導体装置は前記ＯＮＯ膜上に形成されたゲート電極を有し、前記層間絶縁膜は前記ゲート電極上に直接形成されている請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は前記ＯＮＯ膜上に形成されたゲート電極を有し、前記層間絶縁膜は前記ゲート電極の上部に形成されたシリサイド領域に接するように形成されている請求項１に記載の半導体装置。
【請求項４】
前記層間絶縁膜の第１の部分は、前記ＯＮＯ膜との界面部において、成膜後に４．５ｗｔ％以上かつ１０．０ｗｔ％以下のリンを含む請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１の部分のリン濃度は第２の部分のリン濃度以上である請求項１から３のいずれかに記載の半導体装置。
【請求項６】
拡散領域が形成された半導体基板上にＯＮＯ膜を形成するステップと、該ＯＮＯ膜上にＰＳＧの第１の部分と該第１の部分の上に設けられるＢＰＳＧの第２の部分とを有する層間絶縁膜を形成するステップと、前記層間絶縁膜及びＯＮＯ膜にコンタクトホールを形成し、該コンタクトホールを介して前記拡散領域とコンタクトする金属配線層を前記層間絶縁膜上に形成するステップとを有し、前記第１の部分の膜厚は０．０２μｍ以上であり、前記層間絶縁膜を形成するステップは、前記ＯＮＯ膜との界面部において４．５ｗｔ％以上のリンを含むように前記層間絶縁膜の前記第１の部分を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＯＮＯ（Oxide/Nitride/Oxide）膜を有する不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、単位面積あたりのビット量を高めて単位ビットあたりのコストを低減させるための技術開発が進められている。【０００３】
不揮発性メモリとしては、一般に、ＮＯＲ型やＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリが使用されている。このうち、ＮＯＲ型のアレイ形式のフローティングゲート式フラッシュメモリはランダムアクセスが可能であるという特長を有する反面、各セルごとにビットライン・コンタクトを設けることが必要とされるために高密度化が難しいという問題がある。一方、ＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリはセルを直列接続させてビットライン・コンタクトの数を少なくすることができるためにセルの高密度配置が可能となる反面、ランダムアクセスができないという問題がある。また、フローティングゲート型のフラッシュメモリは、一般にそのトンネル絶縁膜の薄膜化が容易ではなく、このことがメモリを大容量化する際の技術的な障害となっている。【０００４】
このような問題に対処するために、局所的に電荷を蓄え、１セルに多値データを記憶させるという方法が知られている。これは、通常のフローティングゲート型のフラッシュメモリではフローティングゲートの中に電荷が空間的に一様に蓄えられこの蓄積電荷量を制御することでセル・トランジスタの閾値変化の読み取りがなされるのに対して、ゲート絶縁膜の少なくとも一部を電荷捕獲性の材料で形成しこの部分に捕獲された電荷の量を制御することでセル・トランジスタの閾値の変化を読み取る形式のメモリセルである。具体的には、ゲート電極直下のゲート絶縁膜構造をＯＮ構造もしくはＯＮＯ構造とし、トランジスタのソース・ドレイン近傍のＳｉ３Ｎ４膜に局所的に電荷を蓄積させ、これにより１セル当たり２ビットのデータ記憶を可能とするものである。このような形式のメモリとしては埋め込みビットライン型ＳＯＮＯＳ式などの形式が知られている。埋め込みビットライン型ＳＯＮＯＳ式メモリにおいては、ビットラインは各セルのソースとドレインの役割を果たしているので、以降の説明においては、セルのソースおよびドレインを意味する場合にもビットラインという表現を用いる。【０００５】
このような埋め込みビットライン型ＳＯＮＯＳ式メモリは、フローティングゲート型のセルに比較して構造がシンプルであり、ランダムアクセス可能であるうえに、そのアレイ構造はコンタクトレスであり、１セルに２ビットの情報を記憶できるために高密度の情報記憶が可能であり（セル面積を約１／２に縮小化可能）、産業上極めて有用なデバイスである。ここで、埋め込みビットライン構造とは、ＳＯＮＯＳ式メモリのビットラインとなるソース・ドレイン拡散層をワードラインの下に形成することにより、ＮＯＲ型メモリでありながらトランジスタ毎にビットライン・コンタクト窓を設けることを不要としたアレイ構造である。【０００６】
この場合、ビットラインの抵抗を下げるために、ＯＮＯ膜上に形成された層間絶縁膜上に金属配線層を形成し、層間絶縁膜及びＯＮＯ膜に形成されたコンタクトホールを介して、金属配線層とビットラインとを接続することが行われている。【０００７】
フローティングゲート型のフラッシュメモリでは、特許文献１に記載されているように２層構造の層間絶縁膜が提案されている。この層間絶縁膜は、ゲート電極を覆う不純物を含まない酸化シリコン膜上に形成され、リン濃度が高くボロン濃度が低い下層部と、この下層部に対し相対的にリン濃度が低くボロン濃度が高い上層部とで構成されている。特許文献１には、上層部のＢＰＳＧ膜はリン濃度が低いため吸湿しにくく、下層部はリン濃度が高いため吸湿し易いので、外部からの水分の侵入を防止するとともに、一旦侵入した水分は下層部のＢＰＳＧ膜に固定されるため、素子表面に到達することができないと説明されている。これにより、ゲート酸化膜が水の侵入で損傷を受けると、導電体で形成されたフローティングゲートに蓄積された電荷が全て流れ出てしまうという現象を防止することができると考えられる。
【特許文献１】特許第２７９１０９０号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＯＮＯ膜を有するフラッシュメモリでは、フローティング型とは異なり電荷を絶縁体である窒化膜に蓄積するので、特許文献１に記載されているように水分の浸入を効果的に防止しても、このことが直接データ保持特性を大きく向上させることにはならないと考えられる。したがって、ＯＮＯ膜を有するフラッシュメモリでは、データ保持特性を向上させるための新たな手段が求められているのが現状である。【０００９】
本発明は、ＯＮＯ膜を有するフラッシュメモリにおいて、この構造に固有のチャージロスを改善し、データ保持特性を向上させることを課題とする。
【課題を解決するための手段】
【００１０】
本発明は半導体基板と、この上に形成されかつコンタクトホールが形成されたＯＮＯ膜と、該ＯＮＯ膜上に直接形成された層間絶縁膜とを有し、該層間絶縁膜はリンを含む半導体装置である。【００１１】
前記半導体装置は前記ＯＮＯ膜上に形成されたゲート電極を有し、前記層間絶縁膜は前記ゲート電極上に直接形成されている構成とすることができる。また、前記半導体装置は前記ＯＮＯ膜上に形成されたゲート電極を有し、前記層間絶縁膜は前記ゲート電極の上部に形成されたシリサイド領域に接するように形成されている構成とすることもできる。【００１２】
好ましくは、前記層間絶縁膜は前記ＯＮＯ膜との界面部において、４．５ｗｔ％以上のリンを含む。より特定すれば、前記層間絶縁膜は、前記ＯＮＯ膜との界面部において、成膜後に４．５ｗｔ％以上かつ１０．０ｗｔ％以下のリンを含む。【００１３】
例えば、前記層間絶縁膜は、ＯＮＯ膜に接する第１の部分と、該第１の部分の上に設けられた第２の部分とを有し、第１の部分のリン濃度は第２の部分のリン濃度以上である。そして、前記第２の部分はボロンを含む構成とすることができる。【００１４】
前記層間絶縁膜は、例えばＣＶＤ酸化膜やＳＯＤ（ＳＰＩＮ  ＯＮ  ＤＩＥＬＥＣＴＲＩＣ）膜であり、ＣＶＤ酸化膜としては、ＴＥＯＳ酸化膜又はＨＤＰ酸化膜のいずれかであってもよい。【００１５】
本発明はまた、拡散領域が形成された半導体基板上にＯＮＯ膜形成するステップと、該ＯＮＯ膜上にリンを含む層間絶縁膜を形成するステップと、前記層間絶縁膜及びＯＮＯ膜にコンタクトホールを形成し、該コンタクトホールを介して前記拡散領域とコンタクトする金属配線層を前記層間絶縁膜上に形成するステップとを有する半導体装置の製造方法である。前記層間絶縁膜を形成するステップは、前記ＯＮＯ膜との界面部において４．５ｗｔ％以上のリンを含むように前記層間絶縁膜を形成することが好ましい。
【発明の効果】
【００１６】
ＯＮＯ膜上に設けられた層間絶縁膜に含まれるリンは、ＯＮＯ膜に設けられたコンタクトホールからコンタクトに侵入してくる可動イオンをゲッタリングする作用を持つと考えられ、チャージロスを抑制しデータ保持特性を向上させることができる。特に、リンを含む層間絶縁膜がＯＮＯ膜上に直接形成されているため、可動イオンを効果的にゲッタリングできるという格別の効果が得られる。
【図面の簡単な説明】
【００１７】
【図１】図１（Ａ）及び図１（Ｂ）はそれぞれ、本発明者が行った実験結果を示図であって、図１（Ａ）はＢＰＳＧ膜の成長条件とボロン濃度との関係を示すグラフ、図１（Ｂ）はＢＰＳＧ膜の成長条件とリン濃度との関係を示すグラフである。
【図２】図２は、本発明が行った実験結果を示す図であって、ＢＰＳＧ膜の初期層リン濃度（界面部）と不良率との関係を示すグラフである。
【図３】図３（Ａ）は本発明の一実施例に係る半導体装置の断面図、及び図３（Ｂ）は同半導体装置のＯＮＯ膜の構造を示す断面図である。
【図４】本発明の一実施例の効果を比較例と対比して示すグラフである。
【図５】図５（Ａ）及び図５（Ｂ）は本発明の一実施例に係る半導体装置の製造方法を示す図である。
【発明を実施するための最良の形態】
【００１８】
本発明者は、ＯＮＯ膜を有するフラッシュメモリにおいて、データ保持特性が劣化する原因の一つを実験により特定した。【００１９】
本発明が行った実験では、ＢＰＳＧ膜をＯＮＯ膜上に成長させ、ボロン濃度とリン濃度を測定した。この実験により、成膜後のボロン濃度は膜厚に依存することなく略一定であり設計値と大差ないのに対し、リン濃度は膜厚方向に一様ではなく勾配を持ち、特に界面部（ＢＰＳＧ膜の初期層であって、ＯＮＯ膜上に初期の成長段階で堆積した部分）でのリン濃度は極端に低くなることが分かった。【００２０】
図１（Ａ）と（Ｂ）は上記実験結果を示す。横軸は、以下に説明する３つの成膜方法を示し、縦軸はＰ濃度を示す。この実験では、０．６μｍ（６０００オングストローム）の膜厚を持つＢＰＳＧを以下の３通りの方法で形成した。第１の方法では、０．３μｍのＢＰＳＧ膜を２層積層した。第２の方法では、０．１５μｍのＢＰＳＧ膜を４層積層した。第３の方法では、０．１μｍのＢＰＳＧ膜を６層積層した。いずれのＢＰＳＧ膜も、成膜後のボロン濃度が４．５ｗｔ％、リン濃度が４．５ｗｔ％となるように成膜させた。図１（Ａ）はボロン濃度を示し、図１（Ｂ）はリン濃度を示す。ボロン濃度はＢＰＳＧ膜の厚みにかかわらず略一定であるのに対し、リン濃度は膜厚が薄くなるほど下がっていることが分かった。つまり、図１（Ｂ）の実験結果は、０．６μｍのＢＰＳＧ膜を成膜させる場合、ＯＮＯ膜との界面付近の初期層の濃度が低いことを示している。
【００２１】
本発明者は更に、上記の実験結果とＯＮＯ膜を有するフラッシュメモリのデータ保持特性との関係を実験により調べた。図２は、ＢＰＳＧ膜の初期層のリン濃度とチャージロスによる不良率との関係を示すグラフである。初期層のリン濃度が４．５ｗｔ％の場合には不良率はほぼ０％であるのに対し、４．１％の場合には不良率が高くなることが分かった。つまり、データ保持特性は、ＯＮＯ膜の界面部にある層間絶縁膜のリン濃度に大きく依存することが分かった。４．５ｗｔ％から４．１ｗｔ％までの濃度では不良率が次第に高くなることが容易に予想され、また、４．５ｗｔ％を超えるリン濃度では不良率はほぼ０％であることは明らかである。但し、ＢＰＳＧ膜のリンとボロンの合計濃度が１０．０ｗｔ％を超えると結晶化、不純物の析出などが懸念されるので、ＢＰＳＧ膜の不純物濃度はトータルで１０ｗｔ％以下であることが好ましい。【００２２】
後述するように、リンはＯＮＯ膜からコンタクトホールへ侵入する可動イオンをゲッタリングする作用を持つと考えられる。この場合、界面部はボロンを含まず、リンのみを含む絶縁膜であってもよい。ボロンは可動イオンのゲッタリングに関与しないので、界面に近い層間絶縁膜部分（後述する界面部、初期層又は第１の部分に相当）ではむしろボロンを含まない構成が好ましい。この場合、この部分のリン濃度は４．５ｗｔ％以上１０．０ｗｔ％以下である。【００２３】
好ましくは、界面部（層間絶縁膜の第１の部分）と残りの部分（層間絶縁膜の第２の部分）を次の通り構成する。第１の部分は４．５ｗｔ％以上１０．０ｗｔ％以下のリンを含むＰＳＧ膜であり、第２の部分はリン濃度とボロン濃度との合計が１０．０ｗｔ％以下のＢＰＳＧ膜である。第１の部分であるＰＳＧ膜がＯＮＯ膜に接する。この場合、リンの濃度は第１の部分で一様である必要はなく、リン濃度が４．５ｗｔ％以上１０．０ｗｔ％以下の範囲内で濃度勾配があっても良い。例えば、リン濃度がＯＮＯ膜との界面から離れるにつれて低くなる。また、第１の部分のリン濃度は第２の部分のリン濃度と等しいかそれ以上である構成とすることもできる。リンの界面付近での可動イオンのゲッタリング作用を考慮すれば、界面側にある第１の部分のリン濃度が第２の部分よりも高いことが好ましい。また、２層構成は発明の課題を解決するための必須の要件ではなく、不純物の合計濃度が４．５％以上１０．０％以下であれば、何層構成であってもよい。【００２４】
リン濃度が４．５ｗｔ％以上の界面部、つまり第１の部分の膜厚は少なくとも０．０２μｍ以上あることが好ましい。すなわち、この厚み以上であれば稼動イオンの影響を排除できると考えられ、良好なデータ保持特性が得られる。より特定すれば、第１の部分の膜厚は０．０２μｍから０．２０μｍの範囲内であることが好ましい。界面部の厚みは、リンのゲッタリング作用が効果的に発揮され、かつボイドが発生しない範囲内にあることが好ましい。或いは、厚みの上限は層間絶縁膜１０で埋め込まれる電極間の最小間隔の１／２以下であることが好ましい。
【実施例】
【００２５】
図３（Ａ）は、本発明の一実施例に係る半導体装置の断面図である。図示する半導体装置はフラッシュメモリのコア部を示す。シリコンなどの半導体基板１の表面部分にウェル領域２が形成され、ウェル領域２の中にビットライン領域３が形成されている。半導体基板１のコア部全面には、ＯＮＯ膜４が形成されている。ＯＮＯ膜４は、図３（Ｂ）に示すように、半導体基板１側から順にトンネル絶縁膜４ａ、ストレージ用窒化膜４ｂ及び酸化膜４ｃが積層されたＯＮＯ構造を有する。この窒化膜４ｂがトラップされた電荷を蓄積する。ＯＮＯ膜４にはコンタクトホール１１が形成されている。ＯＮＯ膜４上にはゲート電極５が形成され、その側部にはサイドウォール７が形成されている。また、ゲート電極５の上面は、サリサイドによるＣｏＳｉ2領域６が形成されている。このシリサイド膜のＣｏに代えて、Ｔｉ、ＮｉまたはＰｔを用いてもよい。【００２６】
コンタクトホール１１近傍のＯＮＯ膜４上、ＣｏＳｉ2領域６及びサイドウォール７上に、層間絶縁膜１０が直接形成されている。つまり、層間絶縁膜１０はＯＮＯ膜４やＣｏＳｉ2領域６に接している。層間絶縁膜１０は発明を実施するための最良の形態で説明した構成を持つ。図３（Ａ）に示す層間絶縁膜１０は、ＣＶＤ酸化膜やＳＯＤ（ＳＰＩＮ  ＯＮ  ＤＩＥＬＥＣＴＲＩＣ）膜であり、ＣＶＤ酸化膜としては、例えばＴＥＯＳ酸化膜又はＨＤＰ酸化膜である。また、層間絶縁膜１０は第１の部分８と第２の部分９とからなる２層構成である。第１の部分８はＰＳＧ膜であり、第２の部分９はＢＰＳＧ膜である。ＰＳＧ膜８のリン濃度（ＰＳＧ膜を堆積した直後のリン濃度）は４．５ｗｔ％以上１０．０ｗｔ％以下であり、０．０５μｍの厚みを有する。また、ＢＰＳＧ膜９のリン濃度（ＰＳＧ膜を堆積した直後のリン濃度）は例えば２．９ｗｔ％であり、成膜直後は１．１５μｍ程度の厚みを持つが、その後のＣＭＰなどの処理により、最終のデバイス形態では０．８μｍ程度の厚みを持つ。この場合、ＢＰＳＧ膜９のボロン濃度は７．１ｗｔ％以下の任意の値であるが、低すぎるとボイドが発生するので、適度なボロン濃度となるようにする。【００２７】
このように構成された層間絶縁膜１０には、ＯＮＯ膜４に形成されたコンタクトホール１１に連続するコンタクトホール１３が形成されている。コンタクトホール１１と１３（これらの中には導電体１２が充填されている）を介して、層間絶縁膜１０上に形成された金属配線層１４とビットライン領域３とが電気的に接続されている。【００２８】
図４は、上記本実施例の不良率と、層間絶縁膜１０をＢＰＳＧで形成した比較例（界面部のリン濃度は２．９ｗｔ％）の不良率とを示す。比較例の膜厚は、本実施例と同様に成膜直後で１．２μｍ、ＣＭＰ処理後で０．８μｍである。本実施例によれば、比較例よりも不良率が改善していることが分かる。この理由の一つとして、ＯＮＯ膜４からコンタクトホール１１の導電体１２に侵入した（コンタクトに侵入した）可動イオンを、層間絶縁膜１０の第１の部分８に含まれるリンがゲッタリングすると考えられる。この際、第１の部分８がＯＮＯ膜４に直接接するように形成されているため、リンによるゲッタリングがより効果的に行われると考えられる。【００２９】
図５（ａ）、（ｂ）は上記実施例に係る半導体装置の製造工程を示す図である。図５（ａ）は、半導体基板１上にＯＮＯ膜４を生成するまでのプロセスを図示している。公知の方法で、半導体基板１にウェル領域２を形成した後、トンネル絶縁膜４ａ、ストレージ用窒化膜４ｂ、及び酸化膜４ｃを順次積層させてＯＮＯ構造の膜４を形成し、この積層膜の所定の箇所にフォトリソグラフィ技術によりビットライン領域３を形成するための開口部を設ける。そして、これらの開口部からイオン注入してビットライン領域３を形成する。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部（図示を省略する）の絶縁膜が除去された半導体基板１００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜にＣＶＤ酸化膜を堆積してＯＮＯ構造とする。また、ビットライン拡散層形成用の開口部から加速電圧５０ＫｅＶでドーズ量１．０×１０15ｃｍ-2の砒素をイオン注入してビットライン領域４が形成される。なお、上記ＯＮＯ膜４はコア部のみならず周辺回路部にも形成されることとなるが、このＯＮＯ構造は周辺回路部には不要であるため、レジストパターニング技術により周辺回路部のＯＮＯ膜４を除去する。
【００３０】
そして、図５（Ｂ）に示すように、ＯＮＯ膜４の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してゲート電極５（ワードライン）を形成する。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み０．１８μmのポリシリコン膜とする。次に、ゲート電極５の側面にサイドウォール７を形成する。そして、コバルトを用いたサリサイドプロセスを用いてＣｏＳｉ2領域６を形成する。【００３１】
次に、ＴＥＯＳあるいはＨＤＰなどのＣＶＤ法によるシリコン酸化膜を堆積して、層間絶縁膜１０を形成する。この際、リンとボロンのドーズ量を制御して、前述した構成の層間絶縁膜１０を形成する。その後、層間絶縁膜１０にコンタクトホール１３を形成し、ＯＮＯ膜４にコンタクトホール１１を形成し、導電体１２をコンタクトホール１１及び１３に充填するとともに、金属配線層１４を形成する。【００３２】
以上、本発明の実施の形態及び実施例を説明した。本発明はこれらに限定されるものではなく、本発明の範囲内において他の実施の形態や実施例が可能である。また、本発明の半導体装置はフラッシュメモリのような半導体記憶装置のみならず、フラッシュメモリと他の半導体回路とを備えた様々なタイプの半導体装置を含むものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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