(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを有する半導体装置の製造方法において、
ゲート側壁を有するゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとしてイオン注入し、ディープソース・ドレイン領域（ディープＳＤ領域）を形成する第２の工程と、
前記ゲート電極をマスクとしてイオン注入し、前記ディープＳＤ領域よりもピーク濃度の位置が浅いソース・ドレイン領域（ＳＤ領域）を形成する第３の工程と、
前記ゲート電極のゲート側壁を除去する第４の工程と、
前記ゲート側壁を除去したゲート電極をマスクとしてイオン注入し、前記ＳＤ領域よりもピーク濃度の位置が浅いソース・ドレインエクステンション領域（ＳＤエクステンション領域）を形成する第５の工程と、
前記ＳＤエクステンション領域の端部にイオン注入し、ポケット領域を形成する第６の工程と、
前記ゲート側壁を除去したゲート電極に再びゲート側壁を形成する第７の工程と、を順次に備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ディープＳＤ領域を形成するイオン注入工程におけるイオン注入角度を、前記半導体基板の配向面の方位と整合させ、これによりチャネリングを発生させて前記ディープＳＤ領域を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ディープＳＤ領域のイオン注入に、Ｉｎ又はＡｓイオンを注入する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ディープＳＤ領域を形成するイオン注入工程は、注入される基板位置に絶縁膜が形成されていない状態で行う、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記ディープＳＤ領域を形成するイオン注入工程は、注入される基板位置に対する最初の高濃度のイオン注入工程である、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記ディープＳＤ領域を形成するイオン注入工程は、基板温度を零下１００℃以下にして行う、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、短チャネル効果を抑制し且つ低消費電力及び高速作動が可能なＭＯＳＦＥＴを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化、高速作動及び低消費電力化の要請に伴い、ＭＯＳＦＥＴの構造及びその作製方法について様々な提案が成されている。
【０００３】
図４（ａ）〜（ｃ）並びに図５（ｄ）〜（ｆ）は、特開２００１−１５７４５号に記載された従来の半導体装置の製造方法を順次に示している。まず、シリコン基板の表面に、ウエル、素子分離領域、及び、チャネル領域（図示せず）を形成した後に、図４（ａ）に示すように、ゲート酸化膜１２、ゲート電極１３及びゲート側壁（サイドウオール）１４を含むゲート電極構造をシリコン基板１１の表面の所定位置に形成する。
【０００４】
次いで、図４（ｂ）に示すように、注入角度が０度のイオン注入工程及び熱処理（ＲＴＡ）工程によって、シリコン基板１１の表面部分にソース・ドレイン（ＳＤ）エクステンション領域１５を形成する。引き続き、同図（ｃ）に示すように、選択的なエピタキシャル成長によって、ＳＤエクステンション領域１５上にエレベーテッドＳＤ領域１６を形成する。このとき、エレベーテッドＳＤ領域１６には、基板面と図示の角度（５４．７度）を成すファセット１７が形成され、ゲート側壁１４とファセット１７との間に隙間１８が作られる。
【０００５】
次いで、図５（ｄ）に示すように、隙間１８から斜め方向に、ｎＭＯＳＦＥＴの場合にはＩｎイオン（ｐ型不純物）を、また、ｐＭＯＳＦＥＴの場合にはＳｂイオン（ｎ型不純物）を夫々注入するハローイオン注入（ポケットイオン注入）を行い、ＳＤエクステンション領域１５の側面に、ハロー領域（ポケット領域）１９を形成する。イオン注入の方向として、ファセット１７の角度よりも浅い図示の角度αが採用される。このイオン注入によって形成されたハロー領域１９は、ゲート電極１３の下部に回り込んだＳＤエクステンション領域１５の拡がりをキャンセルしている。
【０００６】
次いで、図５（ｅ）に示すように、シリコン窒化膜の全面堆積、及び、ＲＩＥ等を利用したシリコン窒化膜の選択的エッチングによって、ゲート側壁１４の側面を覆うゲート側壁２０を形成する。引き続き、ゲート側壁２０を含むゲート電極構造と自己整合的にイオン注入を行い、更に、そのイオンの活性化熱処理を行って、通常のソース・ドレイン領域よりも深いソース・ドレイン領域（ディープＳＤ領域）２１を形成する。更に、全面にＴｉやＣｏ等の金属膜を堆積し、熱処理によってエレベーテッドＳＤ領域のシリコンと金属膜とを反応させて金属シリサイド層２９を形成し、同図（ｆ）に示す構造を得る。
【０００７】
図６及び図７は夫々、基板濃度（atoms／cm3）とソース・ドレイン拡散層の接合容量（Farad）及び接合リーク電流（Ａ／μｍ2）との関係を示すグラフである。なお、接合容量は印加電圧が２ボルトの場合を例示している。これらの図に示されるように、一般にＭＯＳＦＥＴの動作速度の高速化の妨げとなる接合容量、及び、ＭＯＳＦＥＴの消費電流を増大させ、或いは、短チャネル効果を引き起こすＭＯＳＦＥＴの接合リーク電流は、基板濃度が増加するに従って夫々増加することが知られている。このため、基板濃度を下げること、特にソース・ドレイン拡散層の近傍の基板濃度を下げることが、ＭＯＳＦＥＴの特性の向上に不可欠である。この基板濃度を下げるために前記ディープＳＤ領域２１が形成される。
【０００８】
図８は、上記従来の半導体装置の製造方法において採用される各イオン注入によるイオン濃度プロファイルを例示している。図中グラフ▲１▼はＡｓのポケットイオン注入によるイオン濃度プロファイルを示し、グラフ▲２▼〜▲５▼は、加速エネルギーを０．５ｋｅＶ〜４ｋｅＶと様々に変えて行うディープＳＤ領域形成のためのＢイオン注入によるイオン濃度プロファイルを示している。また、直線▲６▼でＳＤエクステンション領域の深さ位置を示した。ポケットイオン注入は、ＳＤエクステンション領域の拡がりをキャンセルするために、導電型が異なる不純物イオンであるＡｓイオンの注入として行われ、イオンの加速エネルギーとしては、ＳＤエクステンション領域の深さ位置でイオン濃度が最大になるような加速エネルギーが選定される。このＡｓイオンは、ＳＤエクステンション領域よりも深い基板位置で図示したような右下がりの濃度プロファイルを有する。同図において、Ａｓの濃度分布を示すグラフ▲１▼と、Ｂの濃度分布を示す各グラフ▲２▼〜▲６▼とが交差する位置で、双方のイオン注入による導電度がキャンセルされる。つまり、基板のこの交点以下の深さ部分では、ポケットイオン注入によって基板濃度が上昇する。同図に示されるように、高い加速エネルギーを利用して、より深いディープＳＤ領域を形成することで、ポケットイオン注入による基板濃度の上昇が回避できる。
【０００９】
【発明が解決しようとする課題】
上記のように、ＭＯＳＦＥＴ近傍の基板濃度を下げて接合容量及び接合リーク電流を低減するためには、ディープＳＤ領域２１を形成するためのイオン注入における加速エネルギーを出来るだけ高くして、基板内におけるディープＳＤ領域２１の深さ位置をより深くすることが有効である。
【００１０】
しかし、単にディープＳＤ領域２１形成のためのイオン注入における加速エネルギーを高めることは、ディープＳＤ領域２１内において１Ｅ１９ｃｍ-2以上の不純物濃度を有する部分の深さ位置が深くなることに加え、大きな加速エネルギーによってシリコン基板内の結晶欠陥を増加させるという問題がある。
【００１１】
また、上記従来の半導体装置の製造方法では、ディープＳＤ領域２１の形成後に行う活性化熱処理によって、ＳＤエクステンション領域１５の不純物が活性化してゲート電極１３下に迄拡がるという問題がある。ここで、ＳＤエクステンション領域１５の拡がりを抑えるために、ディープＳＤ領域２１の活性化熱処理を短時間で終了させると、ディープＳＤ領域２１について充分な深さが得られない。この場合には、金属シリサイド層からの供給電流がディープＳＤ領域２１の底面を突き抜けるスパイク現象が発生するという新たな問題が発生する。つまり、この活性化熱処理では、ＳＤエクステンション領域１５の拡がりの抑制と、ディープＳＤ領域２１のための充分な深さの確保とが、いわゆるトレードオフの関係にある。
【００１２】
本発明は、上記に鑑み、ＳＤエクステンション領域の拡がりの抑制と、ディープＳＤ領域の充分な深さの確保とを両立させること、及び、ＭＯＳＦＥＴの近傍における半導体基板の不純物濃度を低減することによって接合容量及び接合リーク電流が低減できる半導体装置の製造方法を提供し、もって、短チャネル効果が抑制され、且つ、高速作動が可能なＭＯＳＦＥＴを有する半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、
ＭＯＳＦＥＴを有する半導体装置の製造方法において、
ゲート側壁を有するゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとしてイオン注入し、ディープソース・ドレイン領域（ディープＳＤ領域）を形成する第２の工程と、前記ゲート電極をマスクとしてイオン注入し、前記ディープＳＤ領域よりもピーク濃度の位置が浅いソース・ドレイン領域（ＳＤ領域）を形成する第３の工程と、
前記ゲート電極のゲート側壁を除去する第４の工程と、前記ゲート側壁を除去したゲート電極をマスクとしてイオン注入し、前記ＳＤ領域よりもピーク濃度の位置が浅いソース・ドレインエクステンション領域（ＳＤエクステンション領域）を形成する第５の工程と、
前記ＳＤエクステンション領域の端部にイオン注入し、ポケット領域を形成する第６の工程と、
前記ゲート側壁を除去したゲート電極に再びゲート側壁を形成する第７の工程と、を順次に備えることを特徴とする半導体装置の製造方法が提供される。
【００１４】
本発明に係る半導体装置の製造方法によると、ディープＳＤ領域形成のためのイオン注入を、ＳＤ領域や、エクステンションＳＤ領域、ポケット領域形成のためのイオン注入に先立って行うことにより、ディープＳＤ領域形成のためのイオン注入における注入エネルギーを高くしなくとも、より深い位置へのイオン注入が可能となるため、ＳＤエクステンション領域の拡がりの抑制と、ディープＳＤ領域の充分な深さの確保とを両立させることが容易になる。また、ＭＯＳＦＥＴの近傍における半導体基板の不純物濃度を低減することが可能になり、接合容量及び接合リーク電流が低減できる。
【００１５】
本発明に係る半導体装置の製造方法の好ましい態様では、前記第ディープＳＤ領域を形成するイオン注入工程におけるイオン注入角度を、前記半導体基板の配向面の方位と整合させ、これによりチャネリングを発生させて前記ディープＳＤ領域を形成する。掛かる構成と、ＳＤ領域や、エクステンションＳＤ領域、ポケット領域形成のためのイオン注入に先立ってディープＳＤ領域形成のためのイオン注入を行う構成とを併せて採用することによって、ディープＳＤ領域形成のためのチャネリングイオン注入において特に深い位置へのイオン注入が可能となり、良好なテール形状が得られる。つまり、ディープＳＤ領域の底部付近において、基板の深さ方向に見てなだらかな勾配を有する不純物濃度プロファイルが得られる。また、イオン注入に起因する基板の結晶欠陥も低減できる。チャネリングイオン注入では、Ｉｎ及びＡｓイオンの採用が、特に深い位置へのイオン注入のために有効である。
【００１６】
前記第ディープＳＤ領域を形成するイオン注入工程は、注入される基板位置に酸化膜等の絶縁膜が形成されていない状態、注入される基板位置に対してまだ高濃度のイオン注入が成されていない状態、及び、基板がアモルファス化していない状態で行うことが好ましい。この場合、注入されるイオンについて、横方向の拡がりが抑えられると共に、加速エネルギーをさほど高くすることなく大きな注入深度が得られる。ここで、「最初の高濃度のイオン注入」とは、ウエル形成のため等の薄い濃度のイオン注入を除けば最初のイオン注入であることをいう。
【００１７】
また、前記第ディープＳＤ領域を形成するイオン注入工程が基板をアモルファス化するおそれがある場合には、該イオン注入は基板温度を零下１００℃以下にして行うことが好ましい。このようにすると、基板のアモルファス化に伴って導入される欠陥が抑制できる。
【００１８】
また、本発明によれば、
ＭＯＳＦＥＴを有する半導体装置において、
半導体基板上に選択的に形成された単一絶縁膜から成るゲート側壁を有するゲート電極と、
前記半導体基板の前記ゲート電極の両側に形成されたソース・ドレインとを有し、
前記ソース・ドレインは、
ソース・ドレイン領域と、
該ソース・ドレイン領域から基板面と平行な方向に延長され且つ該ソース・ドレイン領域よりもピーク濃度の位置が浅いエクステンションソース・ドレイン領域と、
該エクステンションソース・ドレイン領域の側面に形成されていて、前記ソース・ドレイン領域よりもピーク濃度の位置が浅く形成されているポケット領域と、
前記ソース・ドレイン領域よりもピーク濃度の位置が深いディープソース・ドレイン領域とを有し、
前記ディープソース・ドレイン領域は、基板面と平行な方向に前記ゲート側壁から離れた位置に配設されることを特徴とする半導体装置が提供される。
【００１９】
本発明の半導体装置は、上記本発明の半導体装置の製造方法によって製造でき、ゲート電極が単一絶縁膜から成るゲート側壁を有する構成により、このゲート電極と自己整合的に形成されるソース・ドレインの各領域についてより高い寸法精度による形成が可能となる。
【００２０】
【発明の実施の形態】
以下、図面を参照し本発明の好適な実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｃ）並びに図２（ｄ）及び（ｅ）は、本発明の一実施形態例に係る半導体装置の製造工程を順次に示す半導体装置の断面図である。なお、これらの図では、ｐＭＯＳＦＥＴの形成領域を例として示している。また、その工程を図３にフローチャートとして示している。
【００２１】
まず、図１（ａ）に示すように、シリコン基板上に形成した素子分離溝内に酸化膜を埋め込み、素子分離領域２２を形成し（図３：ステップＳ１）、この素子分離領域２２によって、シリコン基板１１を多数のＭＯＳ形成領域に区画する。これら各ＭＯＳ形成領域に夫々、ｐ型不純物イオン及びｎ型不純物イオンを注入し、ｐ−ウエル（図示せず）及びｎ−ウエル２３を形成する（ステップＳ２）。ｎ型不純物は、Ｐ（燐）を使用し、加速エネルギーとして１００〜１５０ｋｅＶ、ドーズ量として２Ｅ１３ｃｍ-2程度を採用する。、また、ｐ型不純物は、Ｂ（ボロン）を使用し、加速エネルギーとして１００〜１５０ｋｅＶ、ドーズ量として２Ｅ１３ｃｍ-2程度を採用する。
【００２２】
各ＭＯＳ形成領域に、ＣＶＤ法及びフォトリソグラフィ法を利用して２０Åの膜厚のゲート酸化膜１２を形成する（ステップＳ３）。引き続き、ＣＶＤ法によって、１０００Å〜２０００Åの膜厚のポリシリコン層を全面に堆積し、これを０．１μｍルールの微細パターニングによってパターニングして、ゲート長が０．１μｍ程度のゲート電極１３を形成する（ステップＳ４）。更に、ＣＶＤ法によって８００Åの膜厚のシリコン酸化膜を堆積し、これをエッチバックしゲート電極１３のための側壁（サイドウオール）１４とする（ステップＳ５）。これによって、図１（ａ）に示す構造を得る。上記工程は、従来から知られている公知の工程である。
【００２３】
引き続き、図１（ｂ）に示すように、ディープＳＤ領域２４形成のためのイオン注入を行う（ステップＳ６）。このイオン注入では、側壁１４を含むゲート電極構造をマスクとして自己整合的にイオンを注入し、また、基板１１の配向面（１１０）と整合した角度（０°）±０．５°の角度での注入を行う。本明細書では、基板の配向面と整合したイオン注入をチャネリング注入と呼び、これによって形成されるディープＳＤ領域２４の底部をチャネリングテールと呼ぶ。このチャネリング注入では、ｐＭＯＳＦＥＴではＩｎイオンを、ｎＭＯＳＦＥＴではＡｓ又はＳｂイオンを注入する。加速エネルギーは、ｐＭＯＳＦＥＴの場合はＩｎで１５０ｋｅＶ、ｎＭＯＳＦＥＴの場合はＳｂで１３０ｋｅＶ、Ａｓで８０ｋｅＶである。ドーズ量は、いずれの場合も２．５Ｅ１３cm-2である。チャネリング注入に際して、ｐＭＯＳＦＥＴ形成領域への注入時には、ｎＭＯＳＦＥＴ形成領域をレジスト膜によってマスクし、また、ｎＭＯＳＦＥＴ形成領域への注入時には、ｐＭＯＳＦＥＴ形成領域をレジスト膜によってマスクして行う。このチャネリング注入によって、ディープＳＤ領域２４のピーク濃度は、１００ｎｍの深さ位置にあり、その濃度は約１Ｅ１７atoms/cm3である。
【００２４】
本実施形態例におけるチャネリング注入では、シリコン基板１１の配向面とイオン注入角度とを正確に整合させることの他に、シリコン基板１１内には高濃度のイオン注入が既に成されていないこと、注入する基板部分の表面に酸化膜が形成されていないこと、及び、シリコン基板１１がアモルファス化していないことが好ましい。このような注入方法を採用すると、縦方向に特に選択的なイオン注入が行われるため、得られるディープＳＤ領域２４において良好なチャネリングテールが形成される。つまり、ディープＳＤ領域２４の底部付近に形成される不純物イオン濃度のプロファイルについて、よりなだらかな勾配の濃度分布が得られる。このため、その部分における電界強度が小さく、且つ、導入による結晶欠陥が小さなチャネリングテールが得られる。なお、このときのチャネリング注入によって、シリコン基板１１がアモルファス化するおそれがあるときには、基板温度を零下１００℃以下にして行う。これによって、アモルファス化に伴って導入される欠陥が抑制できる。
【００２５】
次いで、図１（ｃ）に示すように、同様に電極構造をマスクとする通常のイオン注入により、ｐＭＯＳＦＥＴではＢ又はＢＦ2イオンを注入し、ｎＭＯＳＦＥＴではＡｓ又はＳｂイオンを注入して、通常のソース・ドレイン領域２５を形成する（ステップＳ７）。注入角度は０°である。ソース・ドレイン領域２５は、側壁１４の下部に若干イオンが回り込むことによって、ディープＳＤ領域２４よりもゲート電極１３側に延びて形成され、また、ディープＳＤ領域２４よりも浅い位置に形成される。注入エネルギーは、ｐＭＯＳＦＥＴの場合には、Ｂで２〜３ｋｅＶ、ＢＦ2で１０〜１５ｋｅＶであり、ｎＭＯＳＦＥＴの場合には、Ａｓは２０〜４０ｋｅＶ、Ｐで１０〜２０ｋｅＶである。いずれの場合にも、ドーズ量は、１Ｅ１５〜５Ｅ１５cm-2である。ＳＤ領域の不純物濃度は、ピーク値で約１Ｅ２１〜５Ｅ２１atoms/cm3であり、また、１００ｎｍの深さ位置で約１Ｅ１７atoms/cm3である。
【００２６】
次に、選択的エッチングを利用して、図２（ｄ）に示すように、ゲート電極１３の側壁の側壁１４を除去する（ステップＳ８）。更に、このゲート電極１３をマスクとして自己整合的にイオン注入を行って、ＳＤエクステンション領域２６を形成する（ステップＳ９）。注入角度は０°である。ＳＤエクステンション領域２６は、ソース・ドレイン領域２５よりも浅く且つ広い領域を有する。ＳＤエクステンション領域２６形成のための注入エネルギーは、ｐＭＯＳＦＥＴの場合は、Ｂでは０．２〜１ｋｅＶ、ＢＦ2では２〜５ｋｅＶであり、ｎＭＯＳＦＥＴの場合は、Ａｓで１〜４ｋｅＶである。いずれの場合も、ドーズ量は５Ｅ１４〜１Ｅ１５である。
【００２７】
更に、図２（ｅ）に示すように、ｐＭＯＳＦＥＴ形成領域にはｎ型不純物を、ｎＭＯＳＦＥＴ形成領域にはｐ型不純物を注入するポケットイオン注入を行って、ＳＤエクステンション領域２６の周囲にポケット領域２７を形成する（ステップＳ１０）。注入エネルギーは、ｐＭＯＳＦＥＴへのＡｓイオンの注入では４０〜６０ｋｅＶを、ｎＭＯＳＦＥＴへのＢイオンの注入では１０ｋｅＶを採用する。ドーズ量は、いずれの場合も１〜２Ｅ１３である。なお、ｐＭＯＳＦＥＴでは、Ａｓに代えてＳｂを注入してもよく、また、ｎＭＯＳＦＥＴでは、Ｂに代えてＩｎ又はＢＦ2を採用してもよい。引き続き、ソース・ドレイン領域２５及びディープＳＤ領域２４を活性化するための熱処理を行う（ステップＳ１１）。
【００２８】
ポケット領域２７の不純物濃度は、１００ｎｍの深さ位置で５Ｅ１６atoms/cm3である。ポケット領域２７は、ＳＤエクステンション領域２６の拡大をキャンセルすることで、短チャネル効果を抑制する。また、ディープＳＤ領域２４のチャネリングテール２おける不純物濃度プロファイルの濃度勾配を緩和する。その後、再び、ゲート電極１３の側壁に第２のサイドウオール２８を形成し（ステップＳ１２）、図２（ｅ）に示した構造を得る。
【００２９】
その後は、従来技術と同様な工程により、シリサイド層の形成、複数の層間絶縁層及び配線層の形成、及び、パッシベーション層の形成等により、ＭＯＳデバイスとして構成される半導体装置が形成される。なお、例えば図２（ｅ）において、各領域２３，２４，２５，２６，２７は、実際にはこのように明確な境界線を持つものではないが、それぞれのピーク濃度で比較すると図示したような深さ関係で表されるものである。
【００３０】
上記ディープＳＤ領域２４のチャネリングテールにおけるなだらかな濃度勾配は、基板濃度の高濃度化、及び、ソース・ドレイン領域２５の接合深さの縮小に起因する接合部の電界強度の増加を抑制するのに特に有効である。このようななだらかな濃度勾配は、特にＩｎ及びＡｓのチャネリング注入で顕著である。チャネリングテールは、横方向に比して縦方向に特に選択的な注入が可能であり、不純物が横方向に拡散して生ずる不具合が解消できる。
【００３１】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００３２】
【発明の効果】
以上、説明したように、本発明の半導体装置の製造方法によると、ＳＤエクステンション領域の形成前にディープＳＤ領域を形成したことにより、ＳＤエクステンションの拡張を伴うことなく、ディープＳＤ領域の活性化熱処理を行うことが出来るので、短チャネル効果が有効に抑制され且つ高速作動が可能なＭＯＳＦＥＴの形成が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態例に係る半導体装置の製造方法を順次に示す半導体装置の断面図。
【図２】図１に続く工程を示す半導体装置の断面図。
【図３】一実施形態例の製造方法の工程を示すフローチャート。
【図４】従来の半導体装置の製造方法を順次に示す半導体装置の断面図。
【図５】図４に続く工程を示す半導体装置の断面図。
【図６】基板濃度と接合容量の関係を示すグラフ。
【図７】基板濃度と接合リーク電流の関係を示すグラフ。
【図８】イオン注入の際の加速エネルギーに依存するイオン濃度プロファイル。
【符号の説明】
１１：シリコン基板
１２：ゲート絶縁膜
１３：ゲート電極
１４：サイドウオール
１５：ＳＤエクステンション領域
１６：エレベーテッドＳＤ領域
１７：ファセット
１８：隙間
１９：ポケット領域
２０：ゲート側壁
２１：ディープＳＤ領域
２２：素子分離領域
２３：ｎ―ウエル
２４：ディープＳＤ領域
２５：ソース・ドレイン領域
２６：ＳＤエクステンション領域
２７：ポケット領域
２８：サイドウオール
２９：金属シリサイド層
【図１】
0005060002.tif 000002
【図２】
0005060002.tif 000003
【図３】
0005060002.tif 000004
【図４】
0005060002.tif 000005
【図５】
0005060002.tif 000006
【図６】
0005060002.tif 000007
【図７】
0005060002.tif 000008
【図８】
0005060002.tif 000009