(57)【特許請求の範囲】
【請求項１】
送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、
前記送信装置は、偶数ビットと奇数ビットにそれぞれ分けて前記複数のバスを介して転送されるビット列において、連続する偶数ビットの間および連続する奇数ビットの間でそれぞれビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成回路と、
前記フラグに基づいて前記ビット列を符号化して前記受信装置へ送信する符号化回路と、を備え、
前記受信装置は、前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化回路を備えたことを特徴とする、データ転送装置。
【請求項２】
前記データ転送装置は、送信装置から受信装置へ２本のバスを介して４：２のパラレル・シリアル変換に基づいてビット列を並列に順次転送するデータ転送装置であることを特徴とする、請求項１に記載のデータ転送装置。
【請求項３】
前記フラグ生成回路は、前記２本のバスそれぞれを介して転送されるビット列の連続するビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信するように構成され、
前記符号化回路は、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信するように構成され、
前記復号化回路は、前記フラグが有意の場合に限り前記ビット列を反転するように構成されたことを特徴とする、請求項２に記載のデータ転送装置。
【請求項４】
前記フラグ生成回路は、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記２本のバスそれぞれを介して転送される連続するビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記２本のバスそれぞれを介して転送される連続するビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信するように構成されたことを特徴とする、請求項３に記載のデータ転送装置。
【請求項５】
送信装置から受信装置へ第１のビットを第１のバスを介して送信するとともに第２のビットを第２のバスを介して送信し、第３のビットを前記第１のバスを介して送信するとともに第４のビットを前記第２のバスを介して送信する工程を繰り返すように構成されたデータ転送装置において、
反転フラグを転送するように構成された第３のバスをさらに備え、
前記送信装置は、フラグ生成回路と符号化回路とをさらに備え、
前記受信装置は、復号化回路をさらに備え、
前記フラグ生成回路は、前記第１ないし第４のビットおよび前記反転フラグを入力し、前記第１のビットと第３のビットとの間でビットが反転し、前記第２のビットと第４のビットとの間でビットが反転し、かつ、前記反転フラグが有意でない場合、または、前記第１のビットと前記第３のビットとの間もしくは前記第２のビットと第４のビットとの間の少なくともいずれか一方でビットが反転せず、かつ、前記反転フラグが有意の場合には前記反転フラグを有意のフラグとして出力し、それ以外の場合には有意でないフラグとして前記第３のバスへ出力するように構成され、
前記符号化回路は、前記第１ないし第４のビットと前記反転フラグを入力し、前記反転フラグが有意の場合には前記第１ないし第４のビットを反転し、それ以外の場合にはそのまま、前記第１および第２のバスへ出力するように構成され、
前記復号化回路は、前記第１ないし第４のビットおよび前記反転フラグを入力し、前記反転フラグが有意の場合には前記第１ないし第４のビットを反転し、それ以外の場合にはそのまま出力するように構成されたことを特徴とするデータ転送装置。
【請求項６】
前記符号化回路は、前記第１のビットまたは第３のビットおよび前記反転フラグを入力して前記第１のバスへ出力するＸＯＲ回路と、前記第２のビットまたは第４のビットおよび前記反転フラグを入力して前記第２のバスへ出力するＸＯＲ回路と、を備えたことを特徴とする、請求項１に記載のデータ転送装置。
【請求項７】
前記復号化回路は、前記第１のビットまたは第３のビットおよび前記反転フラグを入力するＸＯＲ回路と、前記第２のビットまたは第４のビットおよび前記反転フラグを入力するＸＯＲ回路と、を備えたことを特徴とする、請求項１または２に記載のデータ転送装置。
【請求項８】
前記フラグ生成回路は、前記第１のビットおよび第３のビットを入力する第１のＸＯＲ回路と、前記第２のビットおよび第４のビットを入力する第２のＸＯＲ回路と、前記第１および第２のＸＯＲ回路の出力を入力するＡＮＤ回路と、前記ＡＮＤ回路の出力および前記反転フラグを入力して前記第３のバスへ出力する第３のＸＯＲ回路と、を備えたことを特徴とする、請求項１ないし３のいずれか一に記載のデータ転送装置。
【請求項９】
第１、第２および第３のデータ転送装置として、請求項１ないし８のいずれか一に記載のデータ転送装置を備え、
前記第１および第２のデータ転送装置の出力を前記第３のデータ転送装置に入力するように構成された多段のデータ転送装置。
【請求項１０】
請求項１ないし９のいずれか一に記載のデータ転送装置を備えた半導体記憶装置。
【請求項１１】
送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送方法であって、
偶数ビットと奇数ビットにそれぞれ分けて前記複数のバスを介して転送されるビット列において、連続する偶数ビットの間および連続する奇数ビットの間でビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成工程と、
前記フラグに基づいて前記ビット列を符号化して前記受信装置へ送信する符号化工程と、
前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化工程と、を含むことを特徴とする、データ転送方法。
【請求項１２】
前記データ転送方法は、送信装置から受信装置へ２本のバスを介して４：２のパラレル・シリアル変換に基づいてビット列を並列に順次転送するデータ転送方法であることを特徴とする、請求項１１に記載のデータ転送方法。
【請求項１３】
前記フラグ生成工程において、異なるバスのそれぞれを介して転送されるビット列の連続するビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信し、
前記符号化工程において、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信し、
前記復号化工程において、前記フラグが有意の場合に限り前記ビット列を反転することを特徴とする、請求項１２に記載のデータ転送方法。
【請求項１４】
前記フラグ生成工程において、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記２本のバスそれぞれを介して転送される連続するビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記２本のバスそれぞれを介して転送される連続するビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信することを特徴とする、請求項１３に記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、低消費電力のデータ転送装置を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
多ビットプリフェッチ化や語構成の増加（ｘ１６、ｘ３２等）に伴って、半導体記憶装置の動作電流において、ＲＷＢＳ（Ｒｅａｄ／Ｗｒｉｔｅ  Ｂｕｓ、リードライトバス）充放電電流の占める割合が大きくなってきている。
【０００３】
したがって、４ビットプリフェッチに基づくＤＤＲ２  ＳＤＲＡＭ、８ビットプリフェッチに基づくＤＤＲ３  ＳＤＲＡＭなどの半導体記憶装置の動作電流を削減するには、ＲＷＢＳの充放電電流を削減することが効果的である。
【０００４】
図６は、従来の半導体記憶装置のうち、４ビットパラレル転送方式に基づくＤＤＲ２  ＳＤＲＡＭの構成図（図６（Ａ））および１ＤＱ当たりのバス信号の極性図（図６（Ｂ））を示す。なお、１ＤＱに相当する期間は、図６（Ｂ）のｔ１〜ｔ４である。
【０００５】
図７は、従来の半導体記憶装置のうち、４：２のＰ／Ｓ（Ｐａｒａｌｌｅｌ／Ｓｅｒｉａｌ、パラレル・シリアル）変換による時分割転送方式に基づくＤＤＲ２  ＳＤＲＡＭの構成図（図７（Ａ））および１ＤＱ当たりのバス信号の極性図(図７（Ｂ）)を示す。
【０００６】
図６（Ａ）および図７（Ａ）を参照すると、ＲＷＢＳの本数は、前者の方式において４本であったものが、後者の方式において２本に削減されている。
【０００７】
なお、特許文献１において、従来技術におけるＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｏｕｔｐｕｔ、同時スイッチング出力）ノイズやシステムの消費電流を低減するバス信号極性判断回路が開示され、特許文献２において、データインバージョン機能を搭載したＤＤＲ  ＳＤＲＡＭが開示されている。
【０００８】
【特許文献１】特開平５−３３４２０６号公報
【特許文献２】特開２００４−１３３９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明者によってなされたものである。
【００１０】
４ビットパラレル転送方式における１ＤＱ当たりのトランジエント回数、すなわち、バスにおいて極性が変化する回数は、図６（Ｂ）に示したワーストデータパターンにおいて４回である。
【００１１】
一方、４：２Ｐ／Ｓ変換による時分割転送方式における１ＤＱ当たりのトランジェント回数は、図７（Ｂ）に示したワーストデータパターンにおいて４回となっている。
【００１２】
すなわち、４ビットパラレル転送方式を４：２Ｐ／Ｓ変換による時分割転送方式に変更した場合、バスの本数は減るものの、ＲＷＢＳ充放電電流は必ずしも減るとは限らない。
【００１３】
なお、特許文献１および２に開示された技術をＤＤＲ  ＳＤＲＡＭのＲＷＢＳの充放電電流を削減する用途に適用した場合、大規模な多数決回路等が必要とされるため、これらの回路によって動作電流が増加し、回路規模（面積）も増大し、動作速度が低化する問題がある。
【００１４】
したがって、半導体記憶装置において、動作電流の増加、回路規模の増大、動作速度の低化を回避しつつ、ＲＷＢＳの充放電電流を削減することが課題となる。
【課題を解決するための手段】
【００１５】
本発明の第１の視点に係るデータ転送装置は、送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、前記送信装置は、偶数ビットと奇数ビットにそれぞれ分けて前記複数のバスを介して転送されるビット列において、連続する偶数ビットの間および連続する奇数ビットの間でビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成回路と、前記フラグに基づいて前記ビット列を符号化して前記受信装置へ送信する符号化回路と、を備え、前記受信装置は、前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化回路を備えたことを特徴とする。
【００１６】
第１の展開形態のデータ転送装置は、送信装置から受信装置へ２本のバスを介して４：２のパラレル・シリアル変換に基づいてビット列を並列に順次転送するデータ転送装置であってもよい。
【００１７】
第２の展開形態のデータ転送装置は、前記フラグ生成回路は、前記２本のバスそれぞれを介して転送されるビット列の連続するビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信するように構成され、前記符号化回路は、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信するように構成され、前記復号化回路は、前記フラグが有意の場合に限り前記ビット列を反転するように構成されてもよい。
【００１８】
第３の展開形態のデータ転送装置は、前記フラグ生成回路は、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記２本のバスそれぞれを介して転送される連続するビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記２本のバスそれぞれを介して転送される連続するビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信するように構成されてもよい。
【００１９】
本発明の第２の視点に係るデータ転送装置は、送信装置から受信装置へ第１のビットＡ０を第１のバスを介して送信するとともに第２のビットＡ１を第２のバスを介して送信し、第３のビットＡ２を前記第１のバスを介して送信するとともに第４のビットＡ３を前記第２のバスを介して送信する工程を繰り返すように構成されたデータ転送装置において、反転フラグＦを転送するように構成された第３のバスをさらに備え、前記送信装置は、フラグ生成回路と符号化回路とをさらに備え、前記受信装置は、復号化回路をさらに備え、前記フラグ生成回路は、前記第１ないし第４のビットＡ０〜Ａ３および前記反転フラグＦを入力し、前記第１のビットＡ０と第３のビットＡ２との間でビットが反転し、前記第２のビットＡ１と第４のビットＡ３との間でビットが反転し、かつ、前記反転フラグＦが有意でない場合、または、前記第１のビットＡ０と前記第３のビットＡ２との間もしくは前記第２のビットＡ１と第４のビットＡ３との間の少なくともいずれか一方でビットが反転せず、かつ、前記反転フラグＦが有意の場合には前記反転フラグＦを有意のフラグとして出力し、それ以外の場合には有意でないフラグとして前記第３のバスへ出力するように構成され、前記符号化回路は、前記第１ないし第４のビットＡ０〜Ａ３と前記反転フラグＦを入力し、前記反転フラグＦが有意の場合には前記第１ないし第４のビットＡ０〜Ａ３を反転し、それ以外の場合にはそのまま、前記第１および第２のバスへ出力するように構成され、前記復号化回路は、前記第１ないし第４のビットＡ０〜Ａ３および前記反転フラグＦを入力し、前記反転フラグＦが有意の場合には前記第１ないし第４のビットＡ０〜Ａ３を反転し、それ以外の場合にはそのまま出力するように構成されたことを特徴とする。
【００２０】
第４の展開形態のデータ転送装置における前記符号化回路は、前記第１のビットＡ０または第３のビットＡ２および前記反転フラグＦを入力して前記第１のバスへ出力するＸＯＲ回路と、前記第２のビットまたは第４のビットおよび前記反転フラグＦを入力して前記第２のバスへ出力するＸＯＲ回路と、を備えることが好ましい。
【００２１】
第５の展開形態のデータ転送装置における前記復号化回路は、前記第１のビットＡ０または第３のビットＡ２および前記反転フラグＦを入力するＸＯＲ回路と、前記第２のビットＡ１または第４のビットＡ３および前記反転フラグＦを入力するＸＯＲ回路と、を備えることが好ましい。
【００２２】
第６の展開形態のデータ転送装置における前記フラグ生成回路は、前記第１のビットＡ０および第３のビットＡ２を入力する第１のＸＯＲ回路と、前記第２のビットＡ１および第４のビットＡ３を入力する第２のＸＯＲ回路と、前記第１および第２のＸＯＲ回路の出力を入力するＡＮＤ回路と、前記ＡＮＤ回路の出力および前記反転フラグＦを入力して前記第３のバスへ出力する第３のＸＯＲ回路と、を備えることが好ましい。
【００２３】
第７の展開形態の多段のデータ転送装置は、第１、第２および第３のデータ転送装置として、前記データ転送装置を備え、前記第１および第２のデータ転送装置の出力を前記第３のデータ転送装置に入力するように構成されてもよい。
【００２４】
第８の展開形態の半導体記憶装置は、上記いずれかのデータ転送装置を備えることが好ましい。
【００２５】
本発明の第３の視点に係るデータ転送方法は、送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送方法であって、偶数ビットと奇数ビットにそれぞれ分けて前記複数のバスを介して転送されるビット列において、連続する偶数ビットの間および連続する奇数ビットの間でビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成工程と、前記フラグに基づいて前記ビット列を符号化して前記受信装置へ転送する符号化工程と、前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化工程と、を含むことを特徴とする。
【００２６】
第９の展開形態のデータ転送方法は、送信装置から受信装置へ２本のバスを介して４：２のパラレル・シリアル変換に基づいてビット列を並列に順次転送する方法であってもよい。
【００２７】
第１０の展開形態のデータ転送方法は、前記フラグ生成工程において、異なるバスのそれぞれを介して転送されるビット列の連続するビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信し、前記符号化工程において、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信し、前記復号化工程において、前記フラグが有意の場合に限り前記ビット列を反転してもよい。
【００２８】
第１１の展開形態のデータ転送方法は、前記フラグ生成工程において、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記２本のバスそれぞれを介して転送される連続するビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記２本のバスそれぞれを介して転送される連続するビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信してもよい。
【発明の効果】
【００２９】
本発明の半導体記憶装置によって、従来の半導体記憶装置に対し、動作電流の増加、回路規模の増大、動作速度の低下を抑えつつ、ＲＷＢＳの充放電電流を削減することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態に係るデータ転送装置について、図面を参照して詳細に説明する。
【００３１】
本発明の実施形態に係るデータ転送装置は、図１を参照すると、送信装置１０から受信装置２０へ複数のバスを介してビット列を並列に順次転送するデータ転送装置である。
【００３２】
送信装置１０は、前記複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して受信装置２０へ送信するフラグ生成回路１１と、前記フラグに基づいて前記ビット列を符号化して受信装置２０へ送信する符号化回路１２と、を備える。
【００３３】
受信装置２０は、前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化回路２１を備える。
【００３４】
本発明の実施形態に係るデータ転送装置を、４：２パラレル・シリアル変換による時分割転送に適用した場合について、図１を参照してさらに詳細に説明する。
【００３５】
データ転送装置は、送信装置１０から受信装置２０へ第１のビットＡ０を第１のバスＢＵＳ１を介して送信するとともに第２のビットＡ１を第２のバスＢＵＳ２を介して送信し、第３のビットＡ２を第１のバスＢＵＳ１を介して送信するとともに第４のビットＡ３を第２のバスＢＵＳ２を介して送信する工程を繰り返すように構成される。
【００３６】
データ転送装置は、反転フラグＦを転送するように構成された第３のバスＢＵＳ３をさらに備える。
【００３７】
フラグ生成回路１１は、第１ないし第４のビットＡ０〜Ａ３および反転フラグＦを入力し、第１のビットＡ０と第３のビットＡ２との間でビットが反転し、第２のビットＡ１と第４のビットＡ３との間でビットが反転し、かつ、反転フラグＦが有意でない場合、および、第１のビットＡ０と第３のビットＡ２との間または第２のビットＡ１と第４のビットＡ３との間の少なくともいずれか一方でビットが反転せず、反転フラグＦが有意の場合には反転フラグＦを有意のフラグとして出力し、それ以外の場合には有意でないフラグとして第３のバスＢＵＳ３へ出力する。
【００３８】
符号化回路１２は、第１ないし第４のビットＡ０〜Ａ３と反転フラグＦを入力し、反転フラグＦが有意の場合には第１ないし第４のビットＡ０〜Ａ３のビットを反転し、それ以外の場合にはそのまま、第１のバスＢＵＳ１および第２のバスＢＵＳ２へ出力する。
【００３９】
復号化回路２１は、第１ないし第４のビットＡ０〜Ａ３および反転フラグＦを入力し、反転フラグＦが有意の場合には第１ないし第４のビットＡ０〜Ａ３のビットを反転し、それ以外の場合にはそのまま出力する。
【実施例１】
【００４０】
図２は、本発明の第１の実施例に係るデータ転送装置の詳細な構成図である。
【００４１】
図３（Ａ）は、本発明の第１の実施例に係るデータ転送装置の構成図であり、図３（Ｂ）は、バス信号の極性図である。
【００４２】
図３（Ａ）を参照すると、本実施例に係るデータ転送装置は、従来の４：２Ｐ／Ｓ変換による時分割転送を行うＲＷＢＳ転送方式（図７（Ａ））に対し、時分割された前後のデータが変化したか否かを表すフラグ線ＲＷＢＳ＿Ｉを１本追加し、４：２＋１の変換を行う。
【００４３】
本実施例に係るデータ転送装置は、図２を参照すると、ＲＷＢＳ転送の前後において、ＸＯＲ（排他的論理和）回路からなる符号化回路１２と復号化回路２１とを備える。
【００４４】
図３（Ｂ）および図４は、一例として、ＤＤＲ２（４ビットプリフェッチ）に対して、本発明を適用した場合におけるデータ転送装置のバス信号の極性図である。
【００４５】
はじめに、ＤＤＲ２における、１ＤＱ当りのＲＥＡＤ動作を説明する。
【００４６】
従来例のＲＷＢＳ転送方式（図７（Ａ））では、ＲＷＢＳをドライブする前に、４つの並列データＡ０〜Ａ３（４ビットプリフェッチ）を４：２のＰ／Ｓ変換回路において、２並列かつ２時分割とする。
【００４７】
例えば、データをＡ０→Ａ１→Ａ２→Ａ３の順に出力する場合、はじめに、データＡ０をＲＷＢＳ＿Ｒ、データＡ１をＲＷＢＳ＿Ｆを介して転送し、次に、データＡ２をＲＷＢＳ＿Ｒ、データＡ３をＲＷＢＳ＿Ｆを介して転送する。
【００４８】
図７（Ｂ）に示すように、データＡ０〜Ａ３の組（Ａ０Ａ１Ａ２Ａ３）として、（ＸＸ００）を転送した後に（１１００）を転送する場合について考える。ここで、Ｘは任意の値である。
【００４９】
このとき、ＲＷＢＳ＿ＲおよびＲＷＢＳ＿Ｆを介して、Ａ２Ａ３→Ａ０Ａ１→Ａ２Ａ３の順、すなわち、（００）→（１１）→（００）の順にデータが送信される。
【００５０】
すると、図７（Ｂ）のように、１ＤＱ当たりのトランジェント回数は４回となる。
【００５１】
このような従来の４：２Ｐ／Ｓ変換回路に対して、図２に示すように、フラグ生成回路１１と、符号化回路１２と、復号化回路２１と、反転フラグを転送するバスＲＷＢＳ＿Ｉとを追加する。
【００５２】
符号化回路１２は、ビットＡ０またはＡ２および反転フラグＦを入力して第１のバスＲＷＢＳ＿Ｒへ出力するＸＯＲ回路ＸＯＲ４と、ビットＡ１またはＡ３および反転フラグＦを入力して第２のバスＲＷＢＳ＿Ｆへ出力するＸＯＲ回路ＸＯＲ５と、を備える。
【００５３】
また、復号化回路２１は、ビットＡ０またはＡ２および反転フラグＦを入力するＸＯＲ回路ＸＯＲ６と、ビットＡ１またはＡ３および反転フラグＦを入力するＸＯＲ回路ＸＯＲ７と、を備える。
【００５４】
フラグ生成回路１１は、ビットＡ０およびＡ２を入力する第１のＸＯＲ回路ＸＯＲ１と、ビットＡ１およびＡ３を入力する第２のＸＯＲ回路ＸＯＲ２と、第１および第２のＸＯＲ回路の出力を入力するＡＮＤ回路ＡＮＤ１と、ＡＮＤ回路ＡＮＤ１の出力および反転フラグＦを入力して第３のバスＲＷＢＳ＿Ｉへ出力する第３のＸＯＲ回路ＸＯＲ３と、を備える。
【００５５】
上記の場合と同様に、データＡ０〜Ａ３の組（Ａ０Ａ１Ａ２Ａ３）として、（ＸＸ００）を転送した後、（１１００）を転送する場合を考える。
【００５６】
このとき、図２のフラグ生成回路１１には、図７（Ｂ）に示すように、データＡ２Ａ３→Ａ０Ａ１→Ａ２Ａ３として、(００)→（１１）→（００）が入力される。
【００５７】
いま、フラグＦの初期値は０とする。データＡ２Ａ３→Ａ０Ａ１として、(００)→（１１）が入力され、フラグＦとして０が入力された場合、フラグ生成回路１１は、フラグＦとして１を出力する。次に、データＡ０Ａ１→Ａ２Ａ３として(１１)→（００）が入力され、フラグＦとして１が入力された場合、フラグ生成回路１１は、フラグＦとして０を出力する。このとき、フラグは、０→１→０の順に遷移する。
【００５８】
符号化回路１２において、フラグＦとのＸＯＲ演算を取った場合、データＡ２Ａ３→Ａ０Ａ１→Ａ２Ａ３は、(００)→（００）→（００）として、バスへ送出される（図３（Ｂ））。
【００５９】
このとき、図３（Ｂ）を参照すると、ＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆ、ＲＷＢＳ＿Ｉにおけるトランジェントの回数を、１回の４ビットプリフェチ動作（すなわち、ＲＷＢＳ転送サイクルの２サイクル）当たり、２回に抑えることができる。
【００６０】
したがって、１回の４ビットプリフェッチ動作当たり、４回のトランジェントが発生していた従来の方式（図７（Ｂ））と比較して、トランジェントの回数を半分の２回に減らすことができる。
【００６１】
もう一つの例として、図８に示すように、データＡ０〜Ａ３の組（Ａ０Ａ１Ａ２Ａ３）として、（ＸＸ０１）を転送した後、（１０００）を転送する場合について考える。
【００６２】
このとき、ＲＷＢＳ＿ＲおよびＲＷＢＳ＿Ｆを介して、Ａ２Ａ３→Ａ０Ａ１→Ａ２Ａ３の順、すなわち、（０１）→（１０）→（００）の順にデータが送信される。
【００６３】
従来の転送方式を用いた場合、図８を参照すると、１ＤＱ当たりのトランジェント回数は３回となる。
【００６４】
同一のデータを、本発明の第１の実施例に係るデータ転送装置によって転送した場合、
図４を参照すると、１ＤＱ当たりのトランジェント回数を２回に減らすことができる。
【００６５】
また、本実施例に係るデータ転送装置は、バス転送前において、時分割された２つのデータ間でデータ比較（すなわち、時分割データＡ０、Ａ２のＸＯＲ演算と、Ａ１、Ａ３のＸＯＲ演算）を行うことによって、バスにおいてデータを転送している間に、次に転送すべきデータの比較も同時にパイプライン処理することができるため、処理を高速化することもできる。
【００６６】
ＷＲＩＴＥ動作においても、ＲＷＢＳドライブ前後の（２＋１）のシリアルデータから４つのパラレルデータへとＳ／Ｐ変換されるだけであるから、本実施例に示した方式によって、ＲＥＡＤ時と同様に電流を削減する効果が得られる。
【００６７】
また、ＲＷＢＳ消費電流は
Ｉ＝Ｃ＊Ｖ＊Ｆ
∝Ｃ＊ＲＷＢＳトランジェント回数（Ｔｒ）／ＲＷＢＳ転送サイクル
∝Ｃ＊Ｔｒ
である。ここで、ＣはＲＷＢＳ配線容量である。
【００６８】
したがって、単位サイクル中（ＲＷＢＳ転送サイクル、ｔＣＣＤ）のＲＷＢＳの最大トランジェント回数を削減することによってＲＷＢＳ充放電電流を削減することができ、高速動作を損なうことなく、消費電流を削減することができる。
【００６９】
本実施例に係るデータ転送装置においては、ＲＷＢＳの充放電電流（トランジェント回数）を削減するために、大規模な多数決回路を用いることなく、４：２＋１の（３データでの）変換単位としている。
【００７０】
すなわち、本実施例に係るデータ転送装置は、大規模な多数決回路を使用しないため、多数決回路自身による面積増大、消費電流増加、比較判定結果待ちによる速度の低下（転送遅延）を回避することができる。
【００７１】
また、高速化のために、バス転送前における時分割された２データ間でデータ比較を行うことにより、あるデータのバス転送中に次の転送データの比較を同時に行うパイプライン処理も可能としている。
【実施例２】
【００７２】
８ビットプリフェッチのＤＤＲ３においても、実施例１における、４：２＋１の時分割転送を単位とした、多段式のＲＷＢＳ転送方式とすることによって、簡単な回路構成に基づいてＲＷＢＳ充放電電流を削減することができる。
【００７３】
図９（Ａ）は、従来のデータ転送装置（８ビットパラレル転送方式）の構成図である。
【００７４】
従来の８ビットパラレルのデータ転送装置において、データＡ０〜Ａ７の組（Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６Ａ７）として、（００００００００）が転送された後、（１１１１１１１１）が転送されたとき、トランジェント回数は最大の８回となる。
【００７５】
図９（Ｂ）は、従来のデータ転送装置（８：４Ｐ／Ｓ変換による時分割転送方式）の構成図である。
【００７６】
８：４のＰ／Ｓ変換回路による時分割転送方式による従来のデータ転送装置において、データＡ０〜Ａ７の組（Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６Ａ７）として、（ＸＸＸＸ００００）が転送された後、（１１１１００００）が転送されたとき、トランジェント回数は最大の８回となる。
【００７７】
図５は、本発明の第２の実施例に係るデータ転送装置の構成図である。
【００７８】
第２の実施例に係るデータ転送装置は、本発明をＤＤＲ３に適用した場合に相当する。
【００７９】
８ビットプリフェッチ動作（ＲＷＢＳ転送サイクル、４サイクル）においては、実施例１の４：２＋１の時分割変換による転送を多段構成として、ＲＷＢＳを分離動作（本実施例では半分に分割した）させる方式とする。
【００８０】
本実施例に係るデータ転送装置は、面積の増加を防ぎ、実装密度の高い構成とすることができる。
【００８１】
ＤＤＲ３の場合においても、実施例１のＤＤＲ２と同様に、ＲＷＢＳ充放電電流を削減することができる。
【産業上の利用可能性】
【００８２】
本発明は、ＤＤＲ２  ＳＤＲＡＭおよびＤＤＲ３  ＳＤＲＡＭにおけるＲＷＢＳ転送に対して適用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態に係るデータ転送装置の構成図である。
【図２】本発明の第１の実施例に係るデータ転送装置の詳細な構成図である。
【図３】本発明の第１の実施例に係るデータ転送装置の構成図およびバス信号の極性図である。
【図４】本発明の第１の実施例に係るデータ転送装置におけるバス信号の極性図である。
【図５】本発明の第２の実施例に係るデータ転送装置の構成図である。
【図６】従来のデータ転送装置（４ビットパラレル転送方式）の構成図およびバス信号の極性図である。
【図７】従来のデータ転送装置（４：２Ｐ／Ｓ変換による時分割転送方式）の構成図およびバス信号の極性図である。
【図８】従来のデータ転送装置のバス信号の極性図である。
【図９】従来のデータ転送装置（８ビットパラレル転送方式および８：４Ｐ／Ｓ変換による時分割転送方式）の構成図である。
【符号の説明】
【００８４】
１０  送信装置
１１  フラグ生成回路
１２  符号化回路
２０  受信装置
２１  復号化回路
ＢＵＳ１、ＢＵＳ２、ＢＵＳ３、ＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆ、ＲＷＢＳ＿Ｉ  バス
ＭＵＸ  マルチプレクサ
ＸＯＲ１、…、ＸＯＲ７  ＸＯＲ回路
ＡＮＤ１  ＡＮＤ回路
【図１】
0004956295.tif 000002
【図２】
0004956295.tif 000003
【図３】
0004956295.tif 000004
【図４】
0004956295.tif 000005
【図５】
0004956295.tif 000006
【図６】
0004956295.tif 000007
【図７】
0004956295.tif 000008
【図８】
0004956295.tif 000009
【図９】
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