(57)【特許請求の範囲】
【請求項１】
半導体デバイスの電気特性におけるばらつきをシミュレーションするにあたって、
前記半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきと、当該デバイス構成要素のばらつきに起因する電気特性のばらつきとの関係をデバイス構成要素毎に求める第１の工程と、
前記第１の工程で求めた前記関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて各領域での生起確率をデバイス構成要素毎に計算する第２の工程と、
前記第２の工程で計算した生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列Ａ、他の配列を配列Ｂとし、配列の各要素の位置を（Ａｘ，Ａｙ）とするとき、配列Ａと同じレンジを持つ配列Ｃを用意し、配列Ｃの（Ａｘ，Ａｙ）に寄与すると予想される配列Ａと配列Ｂとの組合せの各々の積をとった上で和をとることによって各領域での生起確率を、デバイス構成要素毎に重ね合わせる第３の工程と
を実行する半導体シミュレーション方法。
【請求項２】
前記第１の工程では、前記半導体デバイスが、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの組みから成るＣＭＯＳの場合、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのゲート長のばらつき及びゲート酸化膜厚のばらつきを反映させ、その後にＣＭＯＳのゲート長ミスマッチのばらつきを、電気特性のばらつきに反映させる
請求項１記載の半導体シミュレーション方法。
【請求項３】
半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとしてデバイス構成要素毎に記述したデータを入力するデータ入力手段と、
前記入力したデータに基づき、デバイス構成要素のばらつきと当該デバイス構成要素のばらつきに起因する電気特性のばらつきとのデバイス構成要素毎の関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて、各領域での生起確率をデバイス構成要素毎に計算するとともに、生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列Ａ、他の配列を配列Ｂとし、配列の各要素の位置を（Ａｘ，Ａｙ）とするとき、配列Ａと同じレンジを持つ配列Ｃを用意し、配列Ｃの（Ａｘ，Ａｙ）に寄与すると予想される配列Ａと配列Ｂとの組合せの各々の積をとった上で和をとることによって各領域での生起確率をデバイス構成要素毎に重ね合わせる計算を行う計算手段と
を備える半導体シミュレーション装置。
【請求項４】
前記計算手段で計算した各領域での生起確率の分布を図形表示する表示部を備える
請求項３記載の半導体シミュレーション装置。
【請求項５】
前記表示部は、指定した領域での電気特性値を表示する
請求項４記載の半導体シミュレーション装置。
【請求項６】
前記表示部は、指定した領域での電気特性値となる製造プロセスを表示する
請求項４記載の半導体シミュレーション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション方法および半導体シミュレーション装置に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体デバイスにおける製造プロセスのばらつきに起因する電気特性のばらつきを正確に予測することは、半導体デバイスを量産する際のスペックの決定、回路の動作保証などのために非常に重要である。
【０００３】
ここで、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）／ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）それぞれの電気特性のばらつき範囲が与えられたときのＮＭＯＳのドレイン電流ＩｄｓＮ、ＰＭＯＳのドレイン電流ＩｄｓＰのペアにおけるワーストケースの予測手法について、従来の方法を説明する。
【０００４】
先ず、最も単純な方法は、ＩｄｓＮの最大と最小、ＩｄｓＰの最大と最小をすべて組み合わせた４点からできる領域の範囲内にすべてのＩｄｓＮ−ＩｄｓＰペアが収まるという考え方である。図２４は、この考え方を示したもので、ＦＦ（ＩｄｓＮ最大、ＩｄｓＰ最大）、ＦＳ（ＩｄｓＮ最大、ＩｄｓＰ最小）、ＳＦ（ＩｄｓＮ最小、ＩｄｓＰ最大）、ＳＳ（ＩｄｓＮ最小、ＩｄｓＰ最小）の４点がワーストケースとみなされる。
【０００５】
しかし、ＩｄｓやＶｔｈに大きな影響を与えるプロセスはゲート長（Ｌｇ）、ゲート酸化膜厚（Ｔｏｘ）であるが、一般的にＮＭＯＳ／ＰＭＯＳは近くにあるものがペアで使われることから、近くにあるＮＭＯＳ／ＰＭＯＳのゲート長やゲート酸化膜厚のばらつきの傾向は同じとなる。すなわち、ＮＭＯＳのゲート長が代表的な値より長くなると、ＰＭＯＳのゲート長も同様な程度で長くなる。従って、図２４におけるＦＳおよびＳＦは、ほとんど起こり得ない条件であり、この範囲すべてのＩｄｓＮ−ＩｄｓＰペアで回路の動作を保証すると不必要にマージンを取り過ぎることになる。
【０００６】
そこで、近くにあるＮＭＯＳ／ＰＭＯＳのゲート長やゲート酸化膜厚のばらつきの傾向は同じであるという観点から、図２５にあるような、ＦＦ、ＳＳの２点のみをワーストケースとみなすという考え方もある。ＦＦ、ＳＳは、Ｉｄｓがゲート長や酸化膜厚のばらつきによって変動する量を総和したものである。
【０００７】
ところが、全てのＩｄｓＮ−ＩｄｓＰペアがこの直線上にのるという仮定には無理があり、実際、測定結果は直線上にのらず、代表値を中心としてＦＦ、ＳＳ付近を両端とする楕円形に膨らむようになる（K.Singhal and V.Visvanathan,"Statistical Device Models from Worst Case Files and Electricaal Test Data,"IEEE Trans.on Semiconductor Manufacturing,Vol.12,No.4,pp.470-484,Nov.1999、Q.Zhang and J.J.Liou,"An Efficient and Practical MOS Statistical Model for Digital Applications,"ISCAS2000,pp.II-433-436,2000）。
【０００８】
簡易な方法で膨らみを持たせたワーストケースモデルとして、例えば図２６に示すような領域を考えることもできる。
【０００９】
【発明が解決しようとする課題】
しかし、これは膨らみの根拠が曖昧であり、回路の動作保証をするとマージンを取り過ぎることになる。図２６に示すモデルを基にして、この各点を満たすようなプロセスを最適化手法で求め、改めて各プロセスのばらつきをスケーリングするといった手法も提案されているが、先にワーストモデルが与えられる点、後で領域のスケーリングを行う点など不確定な要素が多いため、半導体シミュレーションがまったくできないような開発初期では有効であるが、合わせ込みが終わった半導体シミュレーションを用いる場合には精度に問題がある。
【００１０】
また、図２７に示すような、ＦＦ、ＳＳを両端とする楕円形を形成することも考えられるが、この楕円形の決め方が主観的であり、根拠の無いものとなっていると、正確なばらつきシミュレーションを行うことができない。
【００１１】
【課題を解決するための手段】
本発明は、このような課題を解決するために為されたものである。すなわち、本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション方法であり、半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきと、当該デバイス構成要素のばらつきに起因する電気特性のばらつきとの関係をデバイス構成要素毎に求める第１の工程と、第１の工程で求めた前記関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて各領域での生起確率をデバイス構成要素毎に計算する第２の工程と、第２の工程で計算した生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列Ａ、他の配列を配列Ｂとし、配列の各要素の位置を（Ａｘ，Ａｙ）とするとき、配列Ａと同じレンジを持つ配列Ｃを用意し、配列Ｃの（Ａｘ，Ａｙ）に寄与すると予想される配列Ａと配列Ｂとの組合せの各々の積をとった上で和をとることによって各領域での生起確率を、デバイス構成要素毎に重ね合わせる第３の工程とを実行する。
【００１２】
また、本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション装置であり、半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとしてデバイス構成要素毎に記述したデータを入力するデータ入力手段と、入力したデータに基づき、デバイス構成要素のばらつきと当該デバイス構成要素のばらつきに起因する電気特性のばらつきとのデバイス構成要素毎の関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて、各領域での生起確率をデバイス構成要素毎に計算するとともに、生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列Ａ、他の配列を配列Ｂとし、配列の各要素の位置を（Ａｘ，Ａｙ）とするとき、配列Ａと同じレンジを持つ配列Ｃを用意し、配列Ｃの（Ａｘ，Ａｙ）に寄与すると予想される配列Ａと配列Ｂとの組合せの各々の積をとった上で和をとることによって各領域での生起確率をデバイス構成要素毎に重ね合わせる計算を行う計算手段とを備えている。
【００１３】
このような本発明では、製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとして正規分布等の所定の分布に基づきデバイス構成要素毎にマッピングし、マッピングにおける細かい領域での生起確率を求めてデバイス構成要素毎に重ね合わせていることから、デバイス構成要素のばらつきに起因する電気特性のばらつきを、客観的に算出、表示できるようになる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づき説明する。先ず、第１実施形態として、本実施形態に係る半導体シミュレーション方法の流れを説明する。図１は、第１実施形態に係る半導体シミュレーション方法の流れを説明するフローチャートである。この半導体シミュレーション方法では、半導体デバイスの電気特性におけるばらつきをシミュレーションするにあたり、各製造プロセス毎、プロセスのばらつきを電気特性のばらつきとしてマッピングし（ステップＳ１０１）、マッピングの分布を細かい領域に分けて生起確率を計算し（ステップＳ１０２）、この生起確率を各プロセス毎に重ね合わせる（ステップＳ１０３）を行っている。
【００１５】
先ず、ステップＳ１０１に示すプロセスのばらつきを電気特性のばらつきにマッピングする工程では、各プロセスのばらつき（例えば、ゲート長Ｌｇのばらつき）と、それに起因する電気特性ばらつき（例えば、閾値電圧Ｖｔｈ）との関係を求める。
【００１６】
プロセスに対する電気特性の感度が線形ならば、プロセスが正規分布でばらついたとき、電気特性も正規分布でばらつくことになる。ゲート長Ｌｇのばらつきと、ＮＭＯＳおよびＰＭＯＳのドレイン電流ＩｄｓＮ、ＩｄｓＰとの関係を模式的に示すと、図２のようになる。なお、図２では、本来ＳＳからＦＦまでの直線上の紙面垂直方向に示される電気特性のばらつきの頻度を、紙面水平方向に表したものとなっている。
【００１７】
次に、ステップＳ１０２に示す、分布を細かい領域に分けて生起確率を計算する工程について説明する。すなわち、電気特性のばらつきの分布が正規分布、
Ｖ＝１／ｓｑｒｔ（２π）×ｅｘｐｒ（−ｚ×ｚ／２）…（１）
である場合、これを例えばｚ＝−４から４までＮ等分し（−４σから４σに対応）、図３に示すような長方形で近似した場合、各長方形の面積の和はほぼ１であるため、長方形ｒｉの面積は電気特性の値がｚ＝ｚｉからｚ（ｉ＋１）の範囲で生起する確率であるとみなすことができる。
【００１８】
ゲート長Ｌｇのばらつきに起因してＩｄｓＮ、ＩｄｓＰのそれぞれ取りうる範囲（±４σ）を１００等分し、１００００あるＩｄｓＮ−ＩｄｓＰのペアのそれぞれが生起する確率は、Ｌｇが正規分布、Ｉｄｓの感度がＬｇに対し低線形であるとすると、図４に示すようなものとなる。
【００１９】
次に、ステップＳ１０３に示す、生起確率分布をプロセス毎に重ね合わせる工程について説明する。ここで、図４に示すような分布は、ゲート長Ｌｇのばらつきに起因する電気特性Ｉｄｓのばらつきのみではなく、ゲート酸化膜厚Ｔｏｘのばらつきに対する電気特性Ｉｄｓのばらつき、チャネルへのイオン注入のばらつきに対する電気特性Ｉｄｓのばらつきなど、各製造プロセスに応じて作成することができる。
【００２０】
ステップＳ１０３の工程では、対象となるプロセスが独立であるならこれらの分布を重ね合わせることで、複数のプロセスのばらつきによる電気特性のばらつきを求めることができる。
【００２１】
図５は、図２に示すゲート長Ｌｇに対応した電気特性のばらつきの分布のほか、ゲート酸化膜厚Ｔｏｘに対応した電気特性のばらつきの分布を示したものである。以下、これらの分布を重ね合わせる手順について説明する。
【００２２】
ここでは、０．２５μｍ世代のＭＯＳトランジスタにおける半導体シミュレーションでの適用例を用いる。説明を簡単にするため、電気特性に影響を与えるプロセスとしては、ゲート長Ｌｇとゲート酸化膜厚Ｔｏｘの２つであるとする。
【００２３】
ゲート長Ｌｇが±１５％（センター値Ｌｇ＝０．２０μｍに対して）、ゲート酸化膜厚Ｔｏｘが±１０％（センター値Ｔｏｘ＝３．７ｎｍに対して）ばらつくとしたときの、電気特性Ｖｔｈ、Ｉｄｓ、Ｓｗｉｎｇの値の変化をＮＭＯＳ、ＰＭＯＳそれぞれについてシミュレーションし、その結果を図６に示す。
【００２４】
また、この結果に基づき、横軸ＩｄｓＮ、縦軸ＩｄｓＰとして描いたグラフが図７である。Ｉｄｓの値が大きくなるのはゲート長Ｌｇが短くなったとき、およびゲート酸化膜厚Ｔｏｘが薄くなったときである。図７から、ゲート長Ｌｇに比べてゲート酸化膜厚Ｔｏｘの変化はＰＭＯＳへの影響が小さいことが分かる。ゲート長Ｌｇは、長くなるのと短くなるのとではＩｄｓへの影響の量が違うが、以下では説明を簡単にするため、Ｉｄｓとゲート長Ｌｇ、ゲート酸化膜厚Ｔｏｘとは線形の関係にあるものとする。これにより、Ｉｄｓの分布は、以下のように考えることができる。
【００２５】
ＩｄｓＮの中心：４．７２×１０-4Ａ／μｍ、ゲート長Ｌｇの影響３σ：１．３８×１０-4Ａ／μｍ、ゲート酸化膜厚Ｔｏｘの影響３σ：１．０８×１０-4Ａ／μｍ
ＩｄｓＰの中心：１．２７×１０-4Ａ／μｍ、ゲート長Ｌｇの影響３σ：０．４２×１０-4Ａ／μｍ、ゲート酸化膜厚Ｔｏｘの影響３σ：０．２４×１０-4Ａ／μｍ
【００２６】
続いて、重ね合わせのために次の処理を行う。先ず、ゲート長Ｌｇの方がゲート酸化膜厚ＴｏｘよりもＩｄｓへの影響が大きいことから、ゲート長ＬｇのばらつきによるＩｄｓのばらつき（±４σ）を１０１等分した（０，０）〜（１００，１００）の配列Ａを用意する。
【００２７】
そして、例えばこの配列Ａの（５０，５０）には、ゲート長ＬｇによってＩｄｓＮが４．７０７×１０-4Ａ／μｍから４．７４５×１０-4Ａ／μｍになり、ＩｄｓＰが１．２６８×１０-4Ａ／μｍから１．２８０×１０-4Ａ／μｍになるような生起確率０．０３１９という値が入る。
【００２８】
次に、この配列Ａと同じレンジを持つ配列Ｂを用意し、ゲート酸化膜厚ＴｏｘによるＩｄｓの生起確率を対応する要素に入力する。この作業によって、配列Ａは図８（ａ）、配列Ｂは図８（ｂ）に示すドット部分に生起確率を持つようになる。
【００２９】
次に、この配列Ａ、Ｂを重ね合わせる。すなわち、配列Ａの各要素は、その位置を中心に配列Ｂの分布に従ってばらつくことになる（図９参照）。つまり、配列Ａのある要素の生起確率について、配列Ｂの各要素の生起確率を掛け合わせることで、配列Ａ、Ｂを重ね合わせた分布を求めることができる。
【００３０】
具体的な操作としては、配列Ａと同じレンジを持つ配列Ｃを用意し、配列Ａの全要素について、値がゼロでないならその要素（位置を、（Ａｘ，Ａｙ）とする。）と、配列Ｂの各要素の積を配列Ｃの要素（Ａｘ，Ａｙ）および周囲の対応する要素に入力していく。また、既に配列Ｃの要素に値が入っている場合には、それとの和を入力する。ここで、配列Ｃの全要素の和をとると１になる。
【００３１】
図１０は、ゲート長Ｌｇのばらつきの配列Ａと、ゲート酸化膜厚Ｔｏｘのばらつきの配列Ｂとを重ね合わせて配列Ｃに入力する処理を示すフローチャートである。
【００３２】
プロセスが２つ以上ある場合には、このような重ね合わせ処理をプロセスの数だけ繰り返し、全ての重ね合わせを行う。図１１は、重ね合わせ後の配列における生起確率を基に画面表示した例である。この図では、σ、２σ、３σにあたる境界を太線で示している。
【００３３】
ここで、σ、２σ、３σの境界線の決め方について説明する。上記（１）式で示される正規分布において、ｚ＝０，１，２，３の場合のｖの値は、それぞれ０．３９８９、０．２４２０、０．０５４０、０．００４４３で、これはセンター（ｚ＝０）の場合の生起確率に対してσの生起確率が６０．６５％、２σの生起確率が１３．５３％、３σの生起確率が１．１１％であると見なせる。そこで、図１１において最も生起確率の高い要素（配列の中心の要素で、ここでは（５０，５０））に対して、生起確率が６０．６５％、１３．５３％、１．１１％であると以下になるところを境界とした。
【００３４】
本実施形態では、配列の要素が最終的な生起確率だけではなく、どういうプロセスの組み合わせがどれだけ寄与したかという情報も持たせることが可能である。例えば、配列のセンター（５０，５０）を構成するプロセスの組み合わせと、その寄与は、以下のようになる。
【００３５】
５０．２３％…ゲート長Ｌｇ：０．１９９８〜０．２００２μｍ、ゲート酸化膜厚Ｔｏｘ：３．６８６〜３．７０１ｎｍ
２４．２３％…ゲート長Ｌｇ：０．１９９４〜０．１９９８μｍ、ゲート酸化膜厚Ｔｏｘ：３．７０１〜３．７１６ｎｍ
２３．２３％…ゲート長Ｌｇ：０．２００２〜０．２００６μｍ、ゲート酸化膜厚Ｔｏｘ：３．６７２〜３．６８６ｎｍ
【００３６】
したがって、Ｉｄｓがセンター値になるのは、ゲート長Ｌｇ、ゲート酸化膜厚Ｔｏｘともにセンターである確率が最も高いが、ゲート長Ｌｇがセンターよりやや短く、ゲート酸化膜厚Ｔｏｘがセンターよりやや厚い場合、あるいは逆にゲート長Ｌｇがセンターよりやや長く、ゲート酸化膜厚Ｔｏｘがセンターよりやや薄い場合にもＩｄｓがセンター値になる可能性がある。
【００３７】
また、図１１には、アンバランスモデル、すなわちセンターに対してＩｄｓＮが高く、ＩｄｓＰが低くなる、あるいはその反対となる分布も与える。例えば、図１１の点Ｕ１は、ＩｄｓＮが高くなるが、ＩｄｓＰは低くなる点である。これを与えるプロセスは、生起確率４５．３６％…ゲート長Ｌｇ：０．２０８１〜０．２０８５μｍ、ゲート酸化膜厚Ｔｏｘ：３．４８８〜３．５０２ｎｍである。一方、点Ｕ２は、ＩｄｓＮが低くなり、ＩｄｓＰが高くなる点である。これを与えるプロセスは、生起確率４５．３７％…ゲート長Ｌｇ：０．１９１５〜０．１９１９μｍ、ゲート酸化膜厚Ｔｏｘ：３．８８５〜３．９００ｎｍである。
【００３８】
次に、第２実施形態の説明を行う。第２実施形態では、ＮＭＯＳおよびＰＭＯＳの組みから成るＣＭＯＳのゲート長のばらつきを、電気特性のばらつきに反映させたシミュレーションを行う点に特徴がある。
【００３９】
図１２は、実測データからＮＯＭＳ、ＰＭＯＳのペアにおける各ゲート長ＬｇＮ、ＬｇＰのばらつきをプロットしたものである。この図のグラフ上にΔＬｇＰ／ΔＬｇＮ＝１となる線を引くとき、ＬｇＮ、ＬｇＰの点は、この線から最大±４μｍ離れたところまで存在する（ミスマッチ）。本実施形態は、このミスマッチのばらつきが電気特性のばらつきに与える影響を求める。
【００４０】
図１３は、本実施形態の流れを説明するフローチャートである。本実施形態では、ゲート長のミスマッチのばらつきを電気特性のばらつきにマッピングし（ステップＳ２０１）、マッピングの分布を細かい領域に分けて生起確率を計算し（ステップＳ２０２）、これをプロセス毎に重ね合わせる（ステップＳ２０３）。
【００４１】
以下、各処理について具体的に説明する。先ず、ステップＳ２０１に示すマッピングでは、ゲート長のミスマッチのばらつきと、それに起因する電気特性のばらつき（例えば、閾値電圧Ｖｔｈ）の関係を求めて、マッピングする。
【００４２】
次に、ステップＳ２０２に示す処理では、例えば、ＩｄｓＮ、ＩｄｓＰのレンジの分割に対応した１００×１００の配列を考え、配列の各要素に生起確率を計算して値を与える。
【００４３】
そして、ステップＳ２０３に示す処理では、図１４に示すように、ゲート長のばらつきに起因する電気特性のばらつきに対して、ゲート長ミスマッチのばらつき（図中直線に対して垂直な方向のばらつき）を重ね合わせる。
【００４４】
これにより、ＣＭＯＳのゲート長におけるミスマッチに起因する電気特性のばらつきが、図１４に示すＩｄｓＮ対ＩｄｓＰの直線に対して垂直な方向のばらつきとして反映されるようになる。
【００４５】
次に、具体的な例を説明する。図１５は、実測値を用いたゲート長Ｌｇとゲート酸化膜厚Ｔｏｘとのばらつき、さらにゲート長Ｌｇのミスマッチに起因するばらつきに対するＩｄｓＮ対ＩｄｓＰを示す図である。この条件でばらつきの分布をシミュレーションした結果を図１６に示す。また、実測結果を図１７に示す。なお、実測結果はゲート幅１０μｍ当たりの電流量なので、図１６に示すシミュレーション計算結果より１０倍大きい値となっている。
【００４６】
第２実施形態では、第１実施形態に比べてＮＭＯＳ、ＰＭＯＳから成るＣＭＯＳのゲート長ミスマッチのばらつきに対する電気特性のばらつきが反映されることから、シミュレーション計算結果も、図１１に比べて膨らみを持った楕円形となり、より現実的なばらつきのシミュレーション結果を得ることが可能となる。
【００４７】
次に、第３実施形態の説明を行う。第３実施形態は、本実施形態の半導体シミュレーション方法を実現する半導体シミュレーション装置に関する。図１８は、本実施形態に係る半導体シミュレーション装置の構成を説明するブロック図である。
【００４８】
この半導体シミュレーション装置は、データ入力部１、計算部２、分布抽出部３および表示部４から構成される。この半導体シミュレーション装置で計算を行うにあたり、ユーザは、入力データを作成する。データ入力部１は、この入力データを読み込み、計算部２によって入力データに基づくばらつきの分布（個々のプロセスのばらつきに起因する電気特性のばらつきの分布）を計算する。
【００４９】
この計算では、プロセス毎にマッピングした電気特性のばらつきの分布を細かい領域に分けて、各領域での生起確率を各プロセス毎に計算するとともに、各領域での生起確率を各プロセス毎に重ね合わせる計算を行う。また、単にばらつきの分布だけではなく、どういうプロセスの組み合わせでどのようなせ生起確率になるかの計算も行う。
【００５０】
分布抽出部３は、計算部２で計算された電気特性のばらつきの分布に基づき、σ、２σ、σに対応する範囲を決定する。また、この決定した範囲をファイルとして記憶部５に出力するとともに、表示部４では、この分布の範囲をモニタに表示する。
【００５１】
次に、各部の詳細な説明を行う。図１９は、データ入力部１が受け取る入力データの記述例を示す図である。ここで、「range」は、表示部４で計算結果を表示する際の縦軸、横軸の表示範囲を示している。この例では、ＩｄｓＮ（横軸）が４．０から７．５、ＩｄｓＰ（縦軸）が１．５から２．５となっている。また、Ｎの５．６と、Ｐの１．９７は、それぞれセンターの値となっている。
【００５２】
「range」以下にはばらつきの範囲に関する情報が記述されている。先ず、「PROC Lg」は、各プロセスに起因するＩｄｓＮ、ＩｄｓＰのばらつき分布情報である。ここではゲート長Ｌｇに関するばらつきが記述されており、センター値が０．１５、３σが±０．０１５となっている。なお、ここで−０．０１５とマイナスが付いているのは、ゲート長が長くなるとＩｄｓＮ（ＩｄｓＰ）が下がる、すなわち逆方向に動くことを示している。また、「Ｓ」は、ゲート長が短くなるときにＩｄｓがＮでは３σ１．２２、Ｐでは３σ０．３８９の分布であることを示している。また、「Ｌ」は、同様にゲート長が長くなったときのＩｄｓの分布を示している。
【００５３】
次に、「RPROC MIS」は、ゲート長のミスマッチを示している。ゲート長のミスマッチに起因するＩｄｓのばらつきは、もとになるゲート長によって大きく変わる。例えば、ＮＭＯＳの場合、ミスマッチの大きさは同じ０．００４μｍでも、ゲート長０．１３５μｍでのミスマッチに起因するＩｄｓＮのばらつきは０．４０９１×１０-4Ａ／μｍ、ゲート長０．１６５μｍでのミスマッチに起因するＩｄｓＮのばらつきは０．１８２５×１０-4Ａ／μｍである。そこで、ばらつき幅（３σ）をゲート長の関数にする。
【００５４】
「ＦＮ」での記述は、ＩｄｓＮのばらつき幅が、
４．９６３１−５５．１５３３×Ｌｇ＋１５８．６６７×Ｌｇ×Ｌｇ
であることを示している。同様に、ＩｄｓＰのばらつき幅について「ＦＰ」に記述されている。
【００５５】
「Ｎ」「Ｐ」は「PROC Lg」と同じだが、Ｎの方のばらつき幅にマイナス記号が付いているのは、ＩｄｓのばらつきがＮが大きくなればＰが小さくなるというように逆ほうこうにばらつく（Ｌｇに起因するばらつきと直交する方向でばらつく）ためである。
【００５６】
「PROC Tox」は、ゲート酸化膜厚Ｔｏｘのばらつきを示している。「SL」は、「PROC Lg」の「S」「L」と同じ意味で、両者が同じ値の場合にはこのような省略形式で記述することができる。
【００５７】
次に、計算部２について説明する。すなわち、計算部２では、各プロセスに対応するＩｄｓＮ−ＩｄｓＰの分布の存在確率を掛け合わせて最終的な電気特性のばらつき分布を算出する。
【００５８】
ここでは、上記説明した第１、第２実施形態において各プロセス毎にマッピングした電気特性のばらつきの分布を細かい領域に分けて、各領域での生起確率を配列に入力し、各プロセスの対応する要素で生起確率を掛け合わせて新たな生起確率を配列に入力する処理を行う（図１０参照）。
【００５９】
次に、計算部２は、ある配列要素に対応するようなプロセスが何であるかを示すために、各配列要素のプロセスの情報（センターからどれだけ離れているか）と、その存在確率の情報を対応付けする。
【００６０】
図２０は、対応付けの例を説明する図である。この図では、ゲート酸化膜厚Ｔｏｘに起因するＩｄｓのばらつきと、ゲート長Ｌｇに起因するＩｄｓのばらつきとを重ね合わせる（上図参照）。
【００６１】
重ね合わせた分布（下図参照）のうち、例えば、要素Ｒ１はゲート酸化膜厚ＴｏｘによるばらつきのＴ１と、ゲート長ＬｇによるばらつきのＬ１とから、およびゲート酸化膜厚ＴｏｘによるばらつきのＴ２と、ゲート長ＬｇによるばらつきのＬ２とから値（存在確率）が決まるとする。
【００６２】
ゲート酸化膜厚Ｔｏｘに起因するＩｄｓのばらつきの配列要素は、センターからどれだけずれたプロセスが寄与しているか、その確率がどれだけか、という情報を持つ。Ｔ１について説明すると、Ｔ１は存在確率１．５８×１０-4の「Ｔｏｘ７」、存在確率１．８３×１０-4の「Ｔｏｘ８」から成る。
【００６３】
ここで、「Ｔｏｘ７」は、４σの正規分布を２００等分したときの小さいほうから数えて７番目であることを示す。「Ｔｏｘ８」についても同様である。この２つのプロセスが要素Ｔ１の存在確率を決めている。「Ｔ１」と「Ｌ１」とを重ね合わせる場合、「どれだけずれたプロセスが寄与しているか」の情報をリストにしてつなぎ、存在確率を掛け合わせる。
【００６４】
配列の大きさは限定されないが、あまり小さいと正確さに欠ける。一方、あまり大きいと配列の要素を掛け合わせる作業が膨大となり、時間、メモリ容量とも大量に必要となる。そこで、一旦作ったリストの中から存在確率の高い上位５個を残して残りは消去するといった作業を行うようにしてもよい。
【００６５】
次に、分布抽出部３の処理について説明する。存在確率の分布を要素とする配列から３σ、２σ、σを抽出するには、次のように処理する。
１．存在確率の高い配列要素から順に並べる。
２．並べた要素の上位から足していき、ある値（例えば、９９．７％）を超えるところの値を求める。
３．このようにして求めた値（閾値）より大きいところ、小さいところで線引きする。
【００６６】
ここで、１００００の要素を順に並べるのは大変なので、図２１に示すようなフローチャートに沿って処理する。先ず、３σの場合、閾値の初期値を存在確率の値の最も大きい値×０．０１とする。また、上限値を初期値×２、下限値をゼロとする（ステップＳ３０１）。
【００６７】
次に、配列要素のうち、閾値より大きな値を全て加える（ステップＳ３０２）。そして、その結果が３σの閾値（例えば、９９．７％）と等しい（例えば、誤差１％以内）なら終了する（ステップＳ３０３）。一方、３σの閾値より大きければ範囲が広がりすぎということなので、下限値＝閾値、閾値＝（閾値＋上限値）／２にし（ステップＳ３０４）、３σの閾値より小さければ、上限値＝閾値、閾値＝（閾値＋下限値）／２とする（ステップＳ３０５）。
【００６８】
次に、表示部４について説明する。表示部４は、計算部２および分布抽出部３で計算した結果をモニタ等に表示するＧＵＩ（グラフィカルユーザインタフェース）を備えている。ＧＵＩでは、（１）ユーザが指定した要素の座標値を示す、（２）ユーザが指定した要素値になるようなプロセスの候補を挙げる、（３）表示している図を所定のデータ形式（例えば、xgraph）に変換する、等の機能を持つ。
【００６９】
ユーザは、マウス等のポインティングデバイスを用いてＧＵＩ表示された計算結果の要素を指定することで、その要素に対する所望の表示を要求できる。上記の機能のうち、（２）がＧＵＩと計算部２との通信によって実現される。すなわち、先ず、ＧＵＩから計算部２へ要素の座標値を渡し、その要素のプロセスの候補をＧＵＩへ返す、といった処理を繰り返す。
【００７０】
図２２は、表示部４のＧＵＩ表示例を示す図である。この例では、配列の要素（５４，３７）をマウス等で指定してクリックした状態を示しており、指定した要素の位置に対応して、ＩｄｓＮ−ＩｄｓＰの値が表示されている。また、「show proc」をクリックすると、ＧＵＩは計算部２に問い合わせて、そのＩｄｓＮ−ＩｄｓＰになるプロセスを表示することができる。
【００７１】
ここで、０．１８μｍ世代のＣＭＯＳにおける実測データをもとに、本実施形態によるＩｄｓＮ／ＩｄｓＰの３σ相当のばらつき範囲を計算した例を示す。図２３は、本実施形態で計算したプロセスのばらつき範囲を示す図である。このばらつきのデータから、ＦＦ、ＳＳ、ＦＳ、ＳＦとなるようなプロセスを求め、この４点について求めたプロセスでもう一度シミュレーションを行い、もとの予測と比較すると、差は全て２％以内に納まっている。
【００７２】
なお、本実施形態では、ばらつきが正規分布であると仮定して処理を行ったが、正規分布以外であっても分布の形が分かれば適用可能である。また、ドレイン電流Ｉｄｓ以外の電気特性であっても適用することは可能である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば次のような効果がある。すなわち、製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきに起因する電気特性のばらつきを客観的に算出し、表示することが可能となる。これにより、半導体開発の初期から電気特性のばらつきシミュレーションを適用でき、また開発が進めば実測データを組み合わせて用いることも可能となる。このように、精度の高いシミュレーションを行うことができ、例えばモンテカルロ法のようなシミュレーションを用いることなく短時間で結果を得ることが可能となる。
【図面の簡単な説明】
【図１】本実施形態の半導体シミュレーション方法の流れを説明するフローチャートである。
【図２】ＳＳからＦＦまでの電気特性ばらつきの頻度を示す図である。
【図３】電気特性のばらつきの分布を領域に分割する例を説明する図である。
【図４】各領域の生起確率の例を説明する図である。
【図５】ゲート長およびゲート酸化膜厚に起因する電気特性のばらつき分布を示す図である。
【図６】プロセス毎の電気特性ばらつきのシミュレーション結果を示す図である。
【図７】プロセス毎の電気特性のばらつきをグラフ表示した例を示す図である。
【図８】プロセス毎の生起確率の分布を説明する図である。
【図９】配列要素の掛け合わせを説明する図である。
【図１０】重ね合わせ処理を説明するフローチャートである。
【図１１】重ね合わせ後の生起確率の表示例を示す図である。
【図１２】ミスマッチの分布を示す図である。
【図１３】ミスマッチを考慮した生起確率の重ね合わせを説明するフローチャートである。
【図１４】ゲート長のばらつきに起因する電気特性のばらつきを示す図である。
【図１５】実測値を用いたゲート長Ｌｇのミスマッチに起因するばらつきに対するＩｄｓＮ対ＩｄｓＰを示す図である。
【図１６】ばらつきの分布のシミュレーション結果を示す図である。
【図１７】実測結果を示す図である。
【図１８】本実施形態の半導体シミュレーション装置の構成を説明するブロック図である。
【図１９】入力データの記述例を示す図である。
【図２０】対応付けの例を説明する図である。
【図２１】要素の並べ替えのフローチャートである。
【図２２】表示部のＧＵＩ表示例を示す図である。
【図２３】プロセスのばらつき範囲を示す図である。
【図２４】ＩｄｓＮ−ＩｄｓＰペアの領域を説明する図（その１）である。
【図２５】ＩｄｓＮ−ＩｄｓＰペアの領域を説明する図（その２）である。
【図２６】ＩｄｓＮ−ＩｄｓＰペアの領域を説明する図（その３）である。
【図２７】ＩｄｓＮ−ＩｄｓＰペアの領域を説明する図（その４）である。
【符号の説明】
１…データ入力部、２…計算部、３…分布抽出部、４…表示部、５…記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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