(57)【特許請求の範囲】
【請求項１】
奇データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する奇データ受信部と、
偶データサンプリングクロックと偶エッジサンプリングクロックと前記ＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する偶データ受信部と、
を備え、
前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートＤＦＥ等化信号でのデータ検出手段とエッジ検出手段と、
を有し、
前記検出手段によるサンプリングデータ群を入力とし、前記データ検出手段で検出された連続する３ビットのデータパタンが、１１０又は００１のデータパタンを検出し、
前記検出結果をもとに、１１０又は００１のデータパタンの検出時のみに、ハーフレートＤＦＥ等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力するパタンフィルタと、
を有する、ことを特徴とする判定帰還型等化装置。
【請求項２】
奇データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する、奇データ受信部と、
偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する、偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートＤＦＥ等化信号でのデータ検出手段とエッジ検出手段、及び、
フルレートＤＦＥ等化信号でのエッジ検出手段と、
を有し、さらに、
前記検出手段による、サンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが、１１０又は００１データパタンと、１０１又は０１０データパタンを検出し、
前記検出結果をもとに、
１１０又は００１パタン検出時に、ハーフレートＤＦＥ等化信号でのエッジデータを選択し、１０１又は０１０のデータパタン検出時に、フルレートＤＦＥ等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力するパタンフィルタを有することを特徴とする判定帰還型等化装置。
【請求項３】
前記奇データ受信部は、前記奇データ受信部での判定帰還信号と前記偶データ受信部での判定帰還信号とを用いて前記ハーフレートＤＦＥ等化機能を実現し、
前記偶データ受信部は、前記偶データ受信部での判定帰還信号と、前記奇データ受信部での判定帰還信号とを用いて前記ハーフレートＤＦＥ等化機能を実現する、ことを特徴とする請求項１又は２記載の判定帰還型等化装置。
【請求項４】
前記パタンフィルタが、ハーフレートＤＦＥ等化信号の検出した連続するデータ列の排他的論理和演算手段と、
前記排他的論理和演算結果により、ハーフレートＤＦＥ等化信号のエッジ検出結果と、  フルレートＤＦＥ等化信号のエッジ検出結果を選択する手段を有する、ことを特徴とする請求項１乃至３のいずれか１項に記載の判定帰還型等化装置。
【請求項５】
前記データ検出手段及び前記エッジ検出手段のオフセットをキャンセルする手段を備えることを特徴とする請求項１乃至３のいずれか１項に記載の判定帰還型等化装置。
【請求項６】
前記奇データ受信部と前記偶データ受信部のいずれか一方又は両方が、ハーフレートＤＦＥ等化信号でのデータ検出手段と並列に、サンプリング閾値を調整可能な振幅誤差サンプリング手段を有する、ことを特徴とする請求項１に記載の判定帰還型等化装置。
【請求項７】
入力信号を入力する奇データ受信部及び偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部でサンプリングデータを入力とするパタンフィルタと、
を備え、
前記奇データ受信部は、奇データタイミングクロックでハーフレートＤＦＥ等化波形をサンプリングし、奇エッジタイミングクロックにてハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の双方をサンプリングし、
前記偶データ受信部は、偶データタイミングクロックでハーフレートＤＦＥ等化波形をサンプリングし、偶エッジタイミングクロックにてハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の双方をサンプリングし、
前記パタンフィルタにおいて、奇偶の各エッジタイミングでサンプリングされたエッジ判定データは、奇偶の各データタイミングでサンプリングされたデータ判定データから得られる、連続する３ビットのデータパタンの値に応じて、ハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の一方が選択され、
前記パタンフィルタは、連続する３ビットのデータパタンが、１１０又は００１のデータパタンの時、ハーフレートＤＦＥ等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力する、ことを特徴とする判定帰還型等化装置。
【請求項８】
入力信号を入力する奇データ受信部及び偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部でサンプリングデータを入力とするパタンフィルタと、
を備え、
前記奇データ受信部は、奇データタイミングクロックでハーフレートＤＦＥ等化波形をサンプリングし、奇エッジタイミングクロックにてハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の双方をサンプリングし、
前記偶データ受信部は、偶データタイミングクロックでハーフレートＤＦＥ等化波形をサンプリングし、偶エッジタイミングクロックにてハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の双方をサンプリングし、
前記パタンフィルタにおいて、奇偶の各エッジタイミングでサンプリングされたエッジ判定データは、奇偶の各データタイミングでサンプリングされたデータ判定データから得られる、連続する３ビットのデータパタンの値に応じて、ハーフレートＤＦＥ等化波形及びフルレートＤＦＥ等化波形の一方が選択され、
前記パタンフィルタは、連続する３ビットのデータパタンが、１１０又は００１データパタンと、１０１又は０１０データパタンを検出し、
１１０又は００１データパタンを検出時に、ハーフレートＤＦＥ等化信号でのエッジデータを選択し、１０１又は０１０データパタンを検出時に、フルレートＤＦＥ等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力する、ことを特徴とする判定帰還型等化装置。
【請求項９】
前記奇データ受信部と前記偶データ受信部の各々は、
入力信号を入力するＤＦＥ等化波形処理部と非ＤＦＥ等化波形処理部を備え、
前記ＤＦＥ等化波形処理部は、
前記入力信号と判定帰還信号を加算しＤＦＥ等化信号を出力するＤＦＥ加算器と、
前記ＤＦＥ等化信号を前記奇又は偶データタイミングクロックでサンプリングするデータサンプリング部と、
前記ＤＦＥ等化信号を前記奇又は偶エッジタイミングクロックでサンプリングするエッジサンプリング部と、
を備え、
前記データサンプリング部でサンプリングされたデータ判定データは、ラッチ群及びタップゲイン群により判定帰還信号として負帰還されて前記ＤＦＥ加算器でＤＦＥ等化処理に用いられるとともに、前記ラッチ群を通過後、データ判定データとして、前記パタンフィルタへ出力され、
前記エッジサンプリング部でサンプリングされたエッジ判定データは、前記ラッチ群により遅延調整され、奇又は偶ハーフレートＤＦＥ後エッジ判定データとして、前記パタンフィルタへ出力され、
前記非ＤＦＥ等化波形処理部においては、
前記入力信号を、前記ＤＦＥ等化波形処理部の前記ＤＦＥ加算器の遅延に相当する量を遅延調整部で遅延させ、前記ＤＦＥ等化波形処理部の前記エッジサンプリング部のサンプリングと同タイミングクロックで非ＤＦＥ等化波形のエッジ判定データをサンプリングするエッジサンプリング部を備え、
前記エッジサンプリング部の出力は、ラッチ群にて遅延調整され、前記パタンフィルタへ出力される、ことを特徴とする請求項７又は８記載の判定帰還型等化装置。
【請求項１０】
前記奇データ受信部の前記ＤＦＥ等化波形処理部の前記ＤＦＥ加算器には、前記奇データ受信部の所定段目のタップゲイン群の出力と、前記偶データ受信部の所定段目のタップゲイン群の出力とを合成してなる判定帰還信号が負帰還され、
前記偶データ受信部の前記ＤＦＥ等化波形処理部の前記ＤＦＥ加算器には、前記偶データ受信部の所定段目のタップゲイン群の出力と、前記奇データ受信部の所定段目のタップゲイン群の出力とを合成してなる判定帰還信号が負帰還される、ことを特徴とする請求項７乃至９のいずれか１項に記載の判定帰還型等化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還等化装置と方法に関し、特に、判定帰還等化後のエッジタイミング検出に関する。
【背景技術】
【０００２】
高速シリアル通信では伝送路損失の周波数依存性等による符号（シンボル）間干渉（以下、「ＩＳＩ」という）により受信器のデータ受信端でのアイパタンが閉口し、ビットエラーレートが悪化することが知られている。
【０００３】
ＩＳＩによる波形劣化を受信回路側で補償する判定帰還型等化（ＤＦＥ：Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）とよばれる波形等化技術が知られている。
【０００４】
ＤＦＥは、データ判定回路が受信信号を判定した結果に対応した後続ＩＳＩ量を後続ビットに負帰還してＩＳＩを除去する波形等化技術である。ＤＦＥについては例えば非特許文献１等の記載が参照される。
【０００５】
本願では、帰還信号の周期がデータレート周期（Ｔ）であるＤＦＥを「フルレートＤＦＥ」、帰還信号の周期がデータレートの２倍（２Ｔ）であるＤＦＥを「ハーフレートＤＦＥ」という。
【０００６】
高速シリアル通信では、「ダブルデータレート方式」と呼ばれる、データレートの周期（Ｔ）の２倍の周期（２Ｔ）の差動クロック（「ハーフレートクロック」という）の立ち上がりエッジタイミングを利用して、フルレートデータを送受信する方式が主流である。
【０００７】
例えば、ダブルデータレート方式では、１０Ｇｂ／ｓのデータレート通信を５ＧＨｚの差動クロックで実現する。
【０００８】
以下、例として、ダブルデータレート方式での１タップＤＦＥ等化動作を、図１、図２を参照して説明する。
【０００９】
図１の受信信号１１０は、奇、偶のそれぞれのＤＦＥ判定帰還信号（奇、偶判定帰還信号）１１６、１２６と、奇ＤＦＥ加算器１１１、偶ＤＦＥ加算器１２１で加算されＤＦＥ等化される。
【００１０】
ＤＦＥ処理された加算後信号１１２、１２２は、それぞれ奇ハーフレートクロック１１８と偶ハーフレートクロック１２８のタイミングで、奇データサンプリング部１１３、偶数データサンプリング部１２３でそれぞれインターリーブサンプリングされる。
【００１１】
奇データサンプリング部１１３と偶数データサンプリング部１２３でからの奇サンプリングデータ１１４と偶サンプリングデータ１２４は、それぞれ、タップゲイン１１７、１２７で乗算処理される。
【００１２】
タップゲイン１２７、１１７の出力は、奇判定帰還信号１１６、偶判定帰還信号１２６として、奇ＤＦＥ加算器１１１、偶ＤＦＥ加算器１２１の被加算信号として、負帰還される。
【００１３】
この負帰還機構によるＤＦＥ等化により、ＩＳＩが除去され、正しくデータ受信が可能となる。
【００１４】
また、この１タップ、ダブルデータレート構成のＤＦＥ動作について、図２のｄ１、ｄ２、ｄ３データを利用して説明する。
【００１５】
以下、データレート周期をＴ、ハーフレートクロック周期を２Ｔとする（１０Ｇｂｐｓ通信においては、データレート周期Ｔ＝１００ｐｓ、ハーフレートクロック周期２Ｔ＝２００ｐｓ）。
【００１６】
ＩＳＩの影響を受けている受信信号ｄ２には、奇サンプリングデータｄ１にタップゲイン（α）を乗算した判定帰還信号が加算され、ＤＦＥ等化された、
ｄ２＋α・ｄ１
という偶加算後信号が得られる。
【００１７】
このＤＦＥ等化された波形は、偶ハーフレートクロックにて正しくサンプリングされ、周期２Ｔの偶サンプリングデータｄ２が得られる。
【００１８】
このサンプリングデータｄ２が及ぼす、ｄ３へのＩＳＩを除去するために、タップゲイン（α）倍された奇判定帰還信号１１６（＝α・ｄ２）が、奇ＤＦＥ加算器１１１に帰還され、奇ＤＦＥ加算器１１１で、受信信号ｄ３と加算され、ｄ３がＤＦＥ等化される。
【００１９】
この負帰還の繰り返しにより、ダブルデータレート方式のＤＦＥ等化が実現されている。
【００２０】
ここで、ダブルデータレート方式はハーフレートクロックでサンプリングするため、サンプリングデータはデータレート周期Ｔの２倍の２Ｔとなってしまう。
【００２１】
その結果、ＤＦＥ加算器における、２つの被加算信号のうち、一方は、サンプリングデータ周期２Ｔ、他方は、データレート周期Ｔの受信信号となる。
【００２２】
図１のＤＦＥで波形等化されるのは、偶・奇の各サンプリングタイミングのデータのみとなる。そのため、ＤＦＥ加算後信号は、偶側と奇側でそれぞれ２データに１回のデータしか波形等化されず、図４のように、波形等化された、開口データとされていない閉口データが交互に繰り返す波形が得られる。
【００２３】
【非特許文献１】Ｍｅｇｈｅｌｌｉ、  Ｍｏｕｎｉｒ；  Ｒｙｌｏｖ、  Ｓｅｒｇｅｙ；  Ｂｕｌｚａｃｃｈｅｌｌｉ、  Ｊｏｈｎ；  Ｒｈｅｅ、  Ｗｏｏｇｅｕｎ；  Ｒｙｌｙａｋｏｖ、  Ａｌｅｘａｎｄｅｒ；  Ａｉｎｓｐａｎ、  Ｈｅｒｓｃｈｅｌ；  Ｐａｒｋｅｒ、  Ｂｅｎｊａｍｉｎ；  Ｂｅａｋｅｓ、  Ｍｉｃｈａｅｌ；  Ｃｈｕｎｇ、  Ａｉｃｈｉｎ；  Ｂｅｕｋｅｍａ、  Ｔｒｏｙ；  Ｐｅｐｅｌｊｕｇｏｓｋｉ、  Ｐｅｔａｒ；  Ｓｈａｎ、  Ｌｅｉ；  Ｋｗａｒｋ、  Ｙｏｕｎｇ；  Ｇｏｗｄａ、  Ｓｕｄｈｉｒ；  Ｆｒｉｅｄｍａｎ、  Ｄａｎｉｅｌ、  “Ａ  １０Ｇｂ／ｓ  ５−Ｔａｐ  ＤＦＥ／４−Ｔａｐ  ＦＦＥ  Ｔｒａｎｓｃｅｉｖｅｒ  ｉｎ  ９０−ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ、”  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、  Ｆｅｂｒｕａｒｙ  ２００６
【発明の開示】
【発明が解決しようとする課題】
【００２４】
以下に本発明による関連技術の分析を与える。
【００２５】
通常、シリアル通信では、クロックを送信せずに、受信側においてデータからクロックを再生するクロック再生回路（クロックリカバリ回路、「ＣＤＲ」と略記される）を搭載する。
【００２６】
一般的に、データ中心のデータタイミング位相の信号と、エッジタイミング位相の信号を検出し、それらを比較して、再生クロックの位相を調整する２倍のオーバーサンプル型ＣＤＲが広く用いられている。
【００２７】
図３に、フルレートＤＦＥ後のアイパタンとエッジ分布例を示す。このエッジ分布からＣＤＲの有するローパスフィルタ機能が分布中心を抽出し、隣り合う抽出エッジの中心位相にデータサンプリングクロックの立ち上がりエッジが調整され正しくデータをサンプリングできる。
【００２８】
しかしながら、図４に示すように、ハーフレートＤＦＥでは、サンプリングする開口データの前後のビットは、アイ開口が得られず、エッジがビット幅全体に分布してしまう。その結果、エッジ位置の中心を正しく抽出できず、クロックの立ち上がりエッジを正しいサンプリング位相に調整できないという問題が顕在化する。
【００２９】
したがって、本発明の目的は、ハーフレート型判定帰還等化を利用した場合の再生クロックの位相を調整する装置と方法を提供することにある。
【００３０】
本発明は、上記目的を達成し、再生クロックの分布を抑制し、データサンプリング精度を向上し、通信品質の向上を可能とする装置と方法を提供することも目的の一つとしている。
【課題を解決するための手段】
【００３１】
本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。
【００３２】
本発明の１つの側面によれば、データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する奇データ受信部と、偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する偶データ受信部の双方にて、ハーフレートＤＦＥ等化信号でのデータ検出手段と、エッジ検出手段を有し、上記検出手段によるサンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが１１０又は００１データパタンの検出手段、及び、その検出結果をもとに１１０又は００１パタン時のみにハーフレートＤＦＥ等化信号でのエッジデータを選択する機構を有するパタンフィルタを備える判定帰還型等化器が提供される。本発明においては、この判定帰還型等化器の出力を基にクロックリカバリを行う。
【００３３】
本発明の他の側面によれば、奇データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する奇データ受信部と、
偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する偶データ受信部と、を備え、前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートＤＦＥ等化信号でのデータ検出手段とエッジ検出手段、及び、
非ハーフレートＤＦＥ等化信号でのエッジ検出手段と、
を有し、さらに、
前記検出手段による、サンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが、１１０又は００１データパタンと、１０１又は０１０データパタンを検出し、
前記検出結果をもとに、
１１０又は００１パタン検出時に、ハーフレートＤＦＥ等化信号でのエッジデータを選択し、１０１又は０１０データパタン検出時に、非ハーフレートＤＦＥ等化信号でのエッジデータを選択する手段を含むパタンフィルタを有する判定帰還型等化器が提供される。
【発明の効果】
【００３４】
本発明によれば、ハーフレート型判定帰還等化を利用した場合の再生クロック位相を調整可能としている。本発明によれば、再生クロックの分布を抑制し、データサンプリング精度を向上し、通信品質の向上を可能としている。
【発明を実施するための最良の形態】
【００３５】
本発明の実施の形態について説明する。本発明においては、データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する奇データ受信部と、偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する偶データ受信部の双方にて、ハーフレートＤＦＥ等化信号でのデータ検出手段とエッジ検出手段を有し、上記検出手段によるサンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが１１０又は００１データパタンの検出手段、及び、その検出結果をもとに１１０又は００１パタン時のみにハーフレートＤＦＥ等化信号でのエッジデータを選択する機構を有するパタンフィルタを備える。
【００３６】
本発明においては、奇データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する奇データ受信部と、偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とするハーフレートＤＦＥ等化機能を有する偶データ受信部の双方にて、ハーフレートＤＦＥ等化信号でのデータ検出手段と、エッジ検出手段、及び、非ハーフレートＤＦＥ等化信号でのエッジ検出手段を有し、上記検出手段によるサンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが１１０又は００１データパタンと１０１又は０１０データパタンの検出手段、及び、その検出結果をもとに１１０又は００１パタン時にハーフレートＤＦＥ等化信号でのエッジデータを選択し、１０１又は０１０データパタン時に非ハーフレートＤＦＥ等化信号でのエッジデータを選択する機能を有するパタンフィルタを備えることを特徴とする判定帰還型等化器を備えたことである。
【００３７】
本発明によれば、ハーフレートＤＦＥ等化信号の検出した連続するデータ列の排他的論理和演算機構、及び、その演算結果によりハーフレートＤＦＥ等化信号のエッジ検出結果と非ハーフレートＤＦＥ等化信号のエッジ検出結果を選択する機構を有するパタンフィルタとＣＤＲのエッジ検出手段を組み合わせることでパタンフィルタを簡素化している。
【００３８】
本発明においては、判定帰還型等化器のデータサンプリング部及びエッジサンプリング部のオフセットをキャンセルする機構を備え、エラーレートの向上を図る。
【００３９】
本発明によれば、ハーフレートＤＦＥ等化信号のデータ検出手段と並列にサンプリング閾値を調整可能な振幅誤差サンプリング機構を備え、受信回路でのＤＦＥ適応等化を可能としている。
【００４０】
ハーフレートＤＦＥにおいては、あるデータに干渉しているＩＳＩに最適化した判定帰還信号がデータレートの２倍（２Ｔ）の周期をもつ。
【００４１】
図４（Ｂ）の広範囲のエッジ分布は、２ビット幅の判定帰還信号が１ビット目のデータを対象に最適化されており、２ビット目のデータには最適化されていないことに起因する。
【００４２】
１ビット目と２ビット目の値が異なるにも関わらず、２ビット目の波形にも１ビット目に最適化された判定帰還信号が加算されてしまうために、２ビット目に不適切な負帰還信号が加算され、アイパタンは一方が閉口してしまうのである。
【００４３】
しかし、１ビット目と２ビット目のデータに、同じ量のＩＳＩ量が干渉していると仮定した場合、双方は同様のＩＳＩを受けているため、双方とも適切な波形等化がかかる。この仮定する状態では、図３に示すフルレートＤＦＥとハーフレートＤＦＥは同じエッジ分布になり、ＣＤＲが正しくハーフレートクロックの位相を調整できる。従って、この仮定が実現するタイミングのエッジデータのみをＣＤＲに利用すればハーフレートＤＦＥにおいても正しくＣＤＲが位相を調整でき、上記課題を解決できる。
【００４４】
以下、この条件を図５及び数式を利用して示す。
【００４５】
図５は、後続５ビット分のＩＳＩ量を除去するハーフレートＤＦＥ（「５タップＤＦＥ」という）の動作例を説明するタイミング図である。ただし、本発明において、タップ数は５に限定されるものではない。
【００４６】
受信データは並列する２つのパスに分離され、各パスのサンプリングタイミングデータをハーフレートＤＦＥにて波形等化する。この２つの並列パスを、それぞれ「奇データサンプリングパス」、「偶データサンプリングパスと」呼ぶこととする。
【００４７】
図５の例では、
奇データサンプリングパスで、データｄ１、ｄ３、ｄ５、ｄ７、・・・からなるデータ列、
偶データサンプリングパスで、データｄ２、ｄ４、ｄ６、ｄ８、・・・からなるデータ列
を交互にサンプリングしている。
【００４８】
ここで、各データサンプリングパスでのハーフレートＤＦＥ後のデータｄ６の波形に着目する。このときの、偶データサンプリングパスにおけるデータｄ６の信号レベルは、式（Ｉ）、奇データサンプリングパスにおけるデータｄ６の信号レベルは、式（ＩＩ）で表現される。
【００４９】
ハーフレートＤＦＥ時のサンプリングデータｄ６：
ｄｆｅ．ｅｖｅｎ（ｄ６）＝ｄ６・ｗ０＋ｄ５・ｗ１＋ｄ４・ｗ２＋ｄ３・ｗ３＋ｄ２・ｗ４＋ｄ１・ｗ５          ・・・（Ｉ）
【００５０】
ハーフレートＤＦＥ時の非サンプリングデータｄ６：
ｄｆｅ．ｏｄｄ（ｄ６）＝ｄ６・ｗ０＋ｄ４・ｗ１＋ｄ３・ｗ２＋ｄ２・ｗ３＋ｄ１・ｗ４＋ｄ０・ｗ５          ・・・（ＩＩ）
【００５１】
上式（Ｉ）、（ＩＩ）の変数ｗｎ（ｎは整数）は、図５に示すように、
ｗ０：メインタップビット（ｄ６）用ＤＦＥタップ係数、
ｗ１：後続第１ビット（ｄ５）のＤＦＥタップ係数、
ｗ２：後続第２ビット（ｄ４）のＤＦＥタップ係数、
・・・、
ｗｎ：後続第ｎビット用のＤＦＥタップ係数
をそれぞれ示している。
【００５２】
式（ＩＩ）の非サンプリングデータ信号が正しくＤＦＥされるためには、下記のようなフルレートＤＦＥ時の信号レベルと等しくなければならない。
【００５３】
フルレートＤＦＥ時のサンプリングデータｄ６：
ｄｆｅ．ｆｕｌｌ（ｄ６）＝ｄ６・ｗ０＋ｄ５・ｗ１＋ｄ４・ｗ２＋ｄ３・ｗ３＋ｄ２・ｗ４＋ｄ１・ｗ５        ・・・（ＩＩＩ）
【００５４】
従って、式（ＩＩ）と式（ＩＩＩ）が等しい条件では、ハーフレートＤＦＥとフルレートＤＦＥで同等の波形が得られる。つまり、この条件の下では、ハーフレートＤＦＥでもフルレートＤＦＥでも同じタイミングのエッジを抽出できる。
【００５５】
式（ＩＩ）と式（ＩＩＩ）が等しい条件は、
（ａ）  ｄ４＝ｄ５、ｄ３＝ｄ４、ｄ２＝ｄ３、ｄ１＝ｄ２、ｄ０＝ｄ１、ｄ（−１）＝ｄ０
（ｂ）  ｗ１＝ｗ２＝ｗ３＝・・・ｗ５＝０
である。
【００５６】
条件（ｂ）は、ＤＦＥタップ係数がすべて０となり、等化しないことを意味するため除外する。その結果、条件（ａ）が、利用したい正しいエッジが得られる条件となる。
【００５７】
条件（ａ）を書き直すと、  
ｄ１＝ｄ２＝ｄ３＝ｄ４＝ｄ５・・・
となる。
【００５８】
このため、ハーフレートＤＦＥでフルレートＤＦＥと同様のエッジタイミングを得るには、データ遷移する前に、同一データが連続していることが条件である。
【００５９】
以上の考察から、ｄ６以前のデータが常に同一データであることが望ましい。しかしながら、それでは、常に同じデータを送っているため、データ通信にならない。
【００６０】
しかし、ここで、ｗｎ（ｎは０、１、２、・・・）は、ＩＳＩ量の補正用係数であり、メインタップビットの後続ＩＳＩ量によって決定される量である。
【００６１】
一般的なＦＲ４等のバックプレーン通信用伝送路では、後続ビットへのＩＳＩの影響量は、図６に示すように、だんだん小さくなっていく傾向がある。
【００６２】
特に、第１後方ＩＳＩ量ｗ１が、第２以降の後方ＩＳＩ量ｗ２、ｗ３・・・に対して非常に大きく、一般的に、ｗ１＞＞ｗ２、ｗ３、ｗ４・・・の傾向が強い。
【００６３】
つまり、式（ＩＩ）と式（ＩＩＩ）の差は、第１後方ＩＳＩ量ｗ１の係数の差、つまり、｜ｄ５−ｄ４｜の値が支配的となることがわかる。
【００６４】
その結果、実使用上では、サンプリングデータの直前の２ビット分のデータである、ｄ５とｄ４の値が等しい場合は、エッジ位置は、フルレートＤＦＥとほぼ同じ位置に検出できる。
【００６５】
従って、ハーフレートＤＦＥ通過後の波形から、エッジ検出する場合に、パタンフィルタを利用して、エッジ直前のデータと、２ビット前のデータが等しい場合、つまり、データ列が、
”０→０→１”、又は、
”１→１→０”
のパタンである場合のみの遷移を、ＣＤＲのエッジデータとして利用することで、フルレートＤＦＥと同様のエッジタイミングを検出することができる。ただし、上記議論では、”０”と”１”の２値信号の伝送を想定している。
【００６６】
本発明によって提案されるパタンフィルタでのフィルタリング処理により、エッジは検出可能となるが、このパタンフィルタリングにより、新たに、ＣＤＲのジッタトレランス特性が低下する、という問題が起り得る。
【００６７】
これは、データパタンフィルタにより、前データ遷移０１／１０に対して、００１／１１０以外の、０１０／１０１パタンを無視することに起因する。ランダムデータを通信している場合には、約半数のエッジがＣＤＲの位相調整に利用できないことになる。
【００６８】
さらに、一般に用いられる８Ｂ１０Ｂエンコードにおいては、常に、０１交番というパタンも存在するため、上記パタンフィルタでは、エッジを検出できず、０１０／１０１パタンのエッジを無視できない。
【００６９】
そこで、本発明においては、これらの課題を解決するために、０１０／１０１のデータ遷移のエッジは、ハーフレートＤＦＥをかけていない波形から検出することを提案する。
【００７０】
ＤＦＥ前の受信波形のアイパタンは閉口しているが、０１交番パタンは、周波数成分がほぼ一定であるので、ＩＳＩが小さい。従って、エッジばらつきが小さく、ＣＤＲの機能として一般的に組み込まれるＬＰＦ（低域通過型フィルタ）によって、十分にフィルタリングできる。
【００７１】
０１０／１０１データと、００１／１１０データのエッジは、同時に並列パスで、データを受信するが、ＤＦＥ回路の通過の有無で遅延差が生じてしまう。
【００７２】
そのため、０１０／１０１データ用エッジパスは、ＤＦＥ係数０の加算器を通過させるか、又は、遅延をあわせこむことで、信号遅延差をキャンセルする。
【００７３】
ただし、この場合も、００１／１１０データと同様に、永久に、１０１０…の交番データでは、データを通信できない。このため、現実的な値として、３ビットのパタンフィルタで、データをフィルタリングする。
【００７４】
多くの標準ボードでの検討結果、この３ビットフィルタで、エッジばらつきを抑制できている。
【００７５】
以上より、ハーフレートクロックによるダブルデータレート方式での受信システムにおいて、ハーフレートＤＦＥ構成を利用する場合でも、
（１）１１０／００１パタンのエッジデータには、ハーフレートＤＦＥ等化後波形のサンプリング結果を利用し、
（２）１０１／０１０パタンのエッジデータには、非ＤＦＥ等化波形のサンプリング結果を利用することで、ハーフレートＤＦＥの利用時にも、フルレート時と同様のクロック再生が可能となる。
【００７６】
その結果、再生クロックの分布が抑制され、データサンプリング精度が向上し、通信品質（ビットエラーレート）が向上する。以下実施例に即して説明する。
【実施例】
【００７７】
図７は、本発明の一実施例における、ハーフレートＤＦＥ利用時のエッジ検出ブロックの構成を示す図である。図７を参照すると、入力信号７００は、奇データ受信部７１０及び偶データ受信部７２０において、各々ハーフレートクロック周期でインターリーブサンプリングされる。入力信号のサンプリングには、図８に示す９０度位相がずれた２ペアの差動ハーフレートクロック（４相ハーフレートクロック）を用い、偶奇のデータタイミングとエッジタイミングにて入力信号を２倍オーバーサンプリングする。
【００７８】
図８に示すように、
奇データタイミングクロックをｃｌｋ０、
奇エッジタイミングクロックをｃｌｋ９０（ｃｌｋ０から９０度位相シフト）、
偶データタイミングクロックをｃｌｋ１８０（ｃｌｋ０から１８０度位相シフト）、
偶エッジタイミングクロックをｃｌｋ２７０（ｃｌｋ０から２７０度位相シフト）
とする。
【００７９】
奇データ受信部７１０及び偶データ受信部７２０には、
それぞれ、ハーフレートＤＦＥ等化後波形を、データタイミングとエッジタイミングでサンプリングする機構と、
非ハーフレートＤＦＥ等化波形をエッジタイミングでサンプリングする機構と、
を備える。
【００８０】
つまり、奇データ受信部７１０では、
・クロックｃｌｋ０でハーフレートＤＦＥ等化波形をデータタイミングでサンプリングし、データ判定データ７１１として出力し、
・クロックｃｌｋ９０でハーフレートＤＦＥ等化波形及び非ハーフレートＤＦＥ等化波形の双方をエッジタイミングでサンプリングし、エッジ判定データは７１２、７１３として出力する。
【００８１】
同様に、偶データ受信部７２０では、
・ｃｌｋ１８０でハーフレートＤＦＥ等化波形をデータタイミングでサンプリングし、データ判定データ７２１として出力し、
・ｃｌｋ２７０でハーフレートＤＦＥ等化波形及び非ハーフレートＤＦＥ等化波形の双方をエッジタイミングでサンプリングし、エッジ判定データは７２２、７２３として出力する。奇データ受信部７１０では、偶データ受信部７２０でのＤＦＥ等化波形処理結果７２７（後述するように、例えば奇数段目のタップゲイン出力）と、奇データ受信部７１０でのＤＦＥ等化波形処理結果（後述するように、例えば偶数段目のタップゲイン出力）を合成して判定帰還信号を生成している。偶データ受信部７２０では、奇データ受信部７１０でのＤＦＥ等化波形処理結果７２６（後述するように、例えば奇数段目のタップゲイン出力）と、奇データ受信部７１０でのＤＦＥ等化波形処理結果（後述するように、例えば偶段目のタップゲイン出力）を合成して、判定帰還信号を生成している。
【００８２】
上記のサンプリングデータを入力とするパタンフィルタ７３０において、
奇偶の各エッジタイミングでサンプリングされた、２種類のエッジ判定データ７１２、７１３、及び、７２２、７２３）は、
奇偶の各データタイミングでサンプリングされたデータ判定データ７１１、７２１から得られる、連続する３ビットのデータパタンに応じて、一方が選択され、選択されたエッジ判定データ７１４、７２４、及び、データ判定データ７１５、７２５は、ＣＤＲの位相比較器７４０へ出力され、ＣＤＲのクロックリカバリ動作に利用される。
【００８３】
図９は、図７の奇データ受信部７１０の構成の一例を示す図である。図７の偶データ受信部７２０は、奇データ受信部７１０の構成と対称であり、奇を偶に、クロックｃｌｋ０（１８０）をｃｌｋ１８０（０）に置き換え、また、クロックｃｌｋ９０（２７０）をｃｌｋ２７０（９０）に置き換えた構成となる。
【００８４】
入力信号７００は、奇データ受信部７１０と偶データ受信部７２０に分岐したのち、奇データ受信部７１０と偶データ受信部７２０の各ブロックのＤＦＥ等化波形処理部９００と非ＤＦＥ等化波形処理部９０１へ入力される。
【００８５】
ＤＦＥ等化波形処理部９００では、ＤＦＥ加算器９１１にて、入力信号１００と判定帰還信号９１６が加算され、ＤＦＥ等化信号９１７を出力する。
【００８６】
ＤＦＥ等化信号９１７は、データサンプリング部９１２によりｃｌｋ０でサンプリングされるとともに、エッジサンプリング部９２２によりｃｌｋ９０でサンプリングされる。
【００８７】
データサンプリング部９１２でサンプリングされたデータ判定データは、ラッチ群９１３及びタップゲイン群９１５により、判定帰還信号９１６として、負帰還され、ＤＦＥ加算器９１１でＤＦＥ等化処理に利用される。奇データ受信部７１０における奇数段目のタップゲイン９１５−１、９１５−３、・・・の出力は、偶データ受信部７２０の対応する奇数番目の加算器９１４−１、９１４−３・・・に入力され（図７の７２６）、偶データ受信部７２０における偶数段目のタップゲイン９１５−２、９１５−４、・・・の出力と加算され、判定帰還信号９１８が生成され、ＤＦＥ加算器９１１に帰還入力される。偶データ受信部７２０における奇数段目のタップゲイン９１５−１、９１５−３、・・・の出力は、奇データ受信部７１０の対応する奇数番目の加算器９１４−１、９１４−３・・・に入力され（図７の７２７）、奇データ受信部７１０における偶数段目のタップゲイン９１５−２、９１５−４、・・・の出力と加算され、判定帰還信号９１８が生成され、ＤＦＥ加算器９１１に帰還入力される。
【００８８】
ここで、タップゲイン９１５は、式（Ｉ）のｗｎ（ｎ：自然数）に相当するゲイン段である。またデータ判定データは、ラッチ群を通過後、奇データ判定データ７１１としてパタンフィルタ７３０へ出力される。ここで、図９ではデータ判定データ７１１はラッチ群９１３の最後のラッチから出力されているが、どのラッチから分岐してパタンフィルタへ出力してもかまわない。
【００８９】
エッジサンプリング部９２２でサンプリングされたエッジ判定データは、その後、ラッチ群９２３により遅延調整され、奇ハーフレートＤＦＥ後エッジ判定データ７１２としてパタンフィルタ７３０へ出力される。
【００９０】
非ＤＦＥ等化波形処理部９０１では、入力信号７００は、ＤＦＥ加算器９１１の遅延に相当する量を遅延調整９３１で遅延させ、エッジサンプリング部９３２でエッジサンプリング部９２２のサンプリングと同タイミングクロックｃｌｋ９０で、非ＤＦＥ等化波形のエッジ判定データがサンプリングされる。
【００９１】
図９には、遅延調整９３１として、加算信号を０としたＤＦＥ加算器９１１と同構成のダミー加算器を利用し遅延を調整する例が示されている。
【００９２】
エッジサンプリング部９３２の出力は、ラッチ群９３３にて、ラッチ群９２３と同様に遅延調整され、パタンフィルタ７３０へ出力される。ただし、データ判定データ７１１とエッジ判定データ７１２、７１３のサンプリング時の時系列が、パタンフィルタ７３０で判別できるように、各データ受信部７１０、７２０で遅延調整される。
【００９３】
なお、図９には、ＤＦＥ加算器９１１入力前に既にＤＦＥのすべてのタップ出力の判定帰還信号がＤＦＥ加算器９１４で加算されて判定帰還信号９１６とした例が示されているが、本発明はかかる構成に限定されるものでなく、各タップの判定帰還信号を直接ＤＦＥ加算器で加算する等すべてのタップの判定帰還信号がＤＦＥ加算器９１１の出力で加算されていれば、構成は問わない。
【００９４】
以上の波形処理後のデータが、パタンフィルタ７３０へ出力され、エッジ判定データの選択が行われる。
【００９５】
また、図１０に、ＤＦＥ等化係数の調整に必要なサンプリングパス及びサンプリング部を、差動で構成した場合のオフセットキャンセル機構を備えたハーフレートＤＦＥのフロントエンドの構成を示す。
【００９６】
図１０を参照すると、図９のデータサンプリング部９１２と並列に、サンプリングする振幅誤差サンプリング部９４２によるハーフレートＤＦＥ等化波形のサンプリングパスが追加されている。振幅誤差サンプリング部９４２では、誤差判定参照電位９４８（Ｖｒｅｆ）とハーフレートＤＦＥ等化信号９１７との比較結果を、データサンプリング部９１２と同様ｃｌｋ０に相当するタイミングでサンプリングする。
【００９７】
振幅誤差サンプリング部９４２の出力は、データサンプリング部９１２と同様に、ラッチ群９４３等を利用して遅延調整し、データ判定データ７１１と同様、デマルチプレクサ（ＤＥＭＵＸ）７５０へ出力される。
【００９８】
本発明においては、シングルエンド構成でも、差動構成であってもよい。差動構成の場合は、各サンプリング部９１２、９２２、９３２、９４２まで、通過した部分で発生した差動対のオフセット電圧により、各サンプリング部でデータを誤判定する可能性がある。
【００９９】
特に、ＤＦＥ等化が必要となるような、減衰の大きい伝送路では、ＤＦＥ等化後も、アイ開口が小さく、サンプリング時に問題となっている。
【０１００】
そのため、各サンプリング部（データサンプリング部、エッジサンプリング部、振幅誤差サンプリング部）に、オフセット補正機構を搭載することでより、ビットエラーレート（ＢＥＲ）を改善することができる。
【０１０１】
図１１に、サンプリング部の差動フリップフロップの一例と、図１２にそのオフセットキャンセル機構の一例を示す。
【０１０２】
図１１を参照すると、差動入力１２０１（ｉｎ、ｉｎｂ）は、マスターラッチ１２０２の差動対トランジスタ１２２１、１２２２に入力される。
【０１０３】
ｃｌｋ１２０５とｃｌｋ１２０６は差動クロックぺアであり、ｃｌｋｂ１２０５によりトランジスタ１２２９がオン時に入力を受け付け（差動対１２２１、１２２２が活性化）、ｃｌｋ１２０６により、トランジスタ１２３０がオン時に受け付けた信号をラッチされ、同時に、そのラッチ信号は、スレーブラッチ１２０３の差動対トランジスタ１２２５、１２２６へ入力される。
【０１０４】
再び、ｃｌｋｂ１２０５により、トランジスタ１２３２がオン時にスレーブラッチが受け付けた信号がラッチされ、差動出力１２０４として次段のラッチ９１２、９２２、９３２、９４２、タップゲイン９１５等へ出力される。
【０１０５】
本実施例において、出力をシングル（シングルエンデッド出力）にする差動ラッチを利用しても構わない。
【０１０６】
これらの差動信号のオフセットをキャンセルする機構として、上記差動フリップフロップ内でキャンセルするものや、その全段で差動信号にオフセットを発生する回路を発生するものがある。図１２に、後者の一例を示す。
【０１０７】
図１２を参照すると、差動入力をドレイン端子が共通の２種類の差動対１３２０、１３２１及び差動対１３２２、１３２３へ入力する。トランジスタ１３２０と１３２３、トランジスタ１３２１と１３２２はサイズが等しく、トランジスタ１３２０と１３２１の駆動力比率及びトランジスタ１３２１と１３２３の駆動力比率をＭ：１に設定する。
【０１０８】
また、差動トランジスタ対１３２０と１３２１のソース端子は、可変電流源１３１０と接続されており、差動トランジスタ対１３２２と１３２３のソース端子は、可変電流源１３１２と接続されている。
【０１０９】
可変電流源１３１０と１３１２における電流量は、それぞれ、電流量制御信号１３１１と１３１３で制御されている。
【０１１０】
この電流量制御を、例えば可変電流源１３１０と可変電流源１３１２の電流比を、外部制御ＤＡＣ（デジタルアナログコンバータ）（不図示）で制御することで差動出力１３０４に異なるオフセット量を発生することができる。
【０１１１】
上記のようなオフセットキャンセル機構をサンプリング部９１２、９２２、９３２、９４２に備えることにより、備えない場合に対して受信感度を向上させるとともに、オフセット電圧低下を目的としたゲート面積増加を回避できる。
【０１１２】
図９に示した構成例では、ＤＦＥ加算器９１１の入力前に、既に、ＤＦＥのすべてのタップ出力の判定帰還信号が、加算器９１４で加算されて、判定帰還信号９１６とされているが、本発明はかかる構成に限定されるものでなく、各タップの判定帰還信号を直接ＤＦＥ加算器で加算する等、すべてのタップの判定帰還信号がＤＦＥ加算器９１１の出力で加算されていれば、構成は問わない。
【０１１３】
図１３に、ＤＦＥ加算器９１１にて各タップの判定帰還信号を直接加算する一例を示す。図１３を参照すると、差動入力１４０１は初段の差動増幅回路（電流源１４１０、差動対（１４２０、１４２１）、負荷抵抗１４２４）へ入力され、その差動出力１４０４に、各タップの第１判定帰還信号１４４１、第２判定帰還信号１４４２、・・・第ｎ判定帰還信号１４４３が負帰還する。
【０１１４】
図１３には、判定帰還信号が差動の例が示されている。第１判定帰還信号１４４１は、ソースが共通接続され第１可変電流源１４１１に接続されドレインが差動出力１４０４にそれぞれ接続された差動トランジスタ対１４２２、１４２３のゲートに差動入力され、同様に、第ｎ判定帰還信号１４４３は、ソースが共通接続され第ｎ可変電流源１４１３に接続されドレインが差動出力１４０４にそれぞれ接続された差動トランジスタ対１４２６、１４２７のゲートに差動入力される。各判定帰還信号の符号調整は、図１３には示されていないが、一般的な手法（公知の手法）が用いられる。
【０１１５】
各判定信号に対応するタップゲインは、電流制御信号１４３１、１４３２、１４３３で第１、第２、第ｎ可変電流源１４１１、１４１２、１４１３を制御することで、タップゲイン９１５に相当する動作を同時に行うことができる。
【０１１６】
本実施例では、コモンモード負帰還１４０２によるコモンモード制御を、差動出力１４０４に対して行う例が示されている。
【０１１７】
以上の波形処理後のデータがパタンフィルタ７３０へ出力され、エッジ判定データの選択が行われる。
【０１１８】
以上より、ハーフレートＤＦＥ後から、図４に示すような、１ビットおきのアイ開口から、インターリーブ方式によりデータとエッジの判定データを、及び非ハーフレートＤＦＥ波形からのエッジの判定データが得られる。
【０１１９】
以下、本発明によって提案される、ハーフレートＤＦＥ後及び非ハーフレートＤＦＥ判定データからフルレートＤＦＥ時と同タイミングのエッジタイミングを得るためのパタンフィルタ７３０の構成を示す。
【０１２０】
既に説明したように、データ判定データ列が１１０／００１パタンの場合には、ハーフレートＤＦＥ後と非ハーフレートＤＦＥ時波形のデータ遷移タイミングがほぼ等しくなる。
【０１２１】
データ判定データ列が１０１／０１０パタンの場合には、非ハーフレートＤＦＥ時のデータ遷移タイミングがほぼ等しくなる。
【０１２２】
この３ビットのデータ列をフィルタリングする際に、一般的なロジックを利用してもよいが、３ビットのパタンフィルタは面積が大きい。
【０１２３】
そこで、パタンフィルタ７３０では、３ビットの前半２ビット分のパタンフィルタリングを行い、位相比較回路７４０のエッジ検出手段を組み合わせることで、上記００１／１１０及び１０１／０１０の３ビットのパタンフィルタリングすることで、パタンフィルタ規模を小さくできる。
【０１２４】
以下、本実施例における、パタンフィルタ構成及びその方法を示す。一般的な２倍のオーバーサンプリングＣＤＲには、クロック再生に必要なデータ遷移（エッジ）を検出するために、信号とクロックの位相比較器７４０を備え、エッジタイミングの検出機能が備わっている。
【０１２５】
図１４に、一般的な位相比較器７４０の一例を示す。
【０１２６】
奇データと奇エッジの排他的論理和（ＥＸＯＲ）演算、
奇エッジと偶データの排他的論理和（ＥＸＯＲ）演算、
偶データと偶エッジの排他的論理和（ＥＸＯＲ）演算、
偶エッジと奇データの排他的論理和（ＥＸＯＲ）演算
を行うことで、再生クロックの位相を調整する。
【０１２７】
図１５には、図１３の位相比較器の位相検出例を示している。データが０→１へ遷移する際のエッジのタイミングが、図１５（Ａ）の信号状態では、排他的論理和の結果、
ｕｐ信号＝１、
ｄｏｗｎ信号＝０
となり、クロック位相がｕｐ側にシフトするようにＣＤＲロジック７５０が制御する。
【０１２８】
反対に、図１５（Ｂ）の信号状態では、
ｕｐ信号＝０、
ｄｏｗｎ信号＝１、
となり、クロック位相がｄｏｗｎ側にシフトするように、ＣＤＲロジック７５０が制御する。
【０１２９】
また、図１５（Ｃ）のように、データが０→０と遷移しない場合には、
ｕｐ信号＝ｄｏｗｎ信号＝０
となりクロック位相は調整されない。
【０１３０】
つまり、ＣＤＲには再生クロックの位相調整のためのデータ遷移（エッジ）の有無が検出される仕組みが内蔵されているのである。
【０１３１】
このエッジ検出手段は、本願で提案している、３ビットパタンフィルタの後半２ビットのパタンフィルタリングの代わりに利用できる。
【０１３２】
このような位相比較器７４０を用いる場合、
目的とするデータ遷移である、
００１／１１０パタンの２ビット目、３ビット目の遷移０１／１０、及び、
１０１／０１０パタンの２ビット目と３ビット目の遷移０１／１０は、
パタンフィルタ７３０内でデータ列をフィルタリングする必要がなく、
前半が００／１１か０１／１０かを判定すればよい。この結果、パタンフィルタが簡素化できる。
【０１３３】
よって、パタンフィルタでは、
００１／１１０パタン検出は、前半２ビット（００／１１）の排他的論理和の結果が０、
１０１／０１０パタンの検出は、前半２ビット（０１／１０）の排他的論理和の結果が１
となる。
【０１３４】
その排他的論理和の結果に対応して、ＤＦＥ等化後波形と、非ＤＦＥ等化後波形でのエッジ検出結果を選択すればよい。
【０１３５】
図１６に、本実施例の動作を一覧としてまとめて示す。
【０１３６】
全エッジデータを利用するため、ダブルデータレート方式の場合「奇データ−偶データ」と「偶データ−奇データ」の双方を利用する必要がある。そのため、パタンフィルタ内でデータを１ビット分保持する機構が必要である。
【０１３７】
図１７は、本実施例におけるパタンフィルタ７３０の構成の一例を示す図である。ただし、図１７の構成以外にも、提案するパタンのフィルタリングができれば構成は問わない。図１７を参照すると、パタンフィルタ７３０には、
奇データ判定データ７１１、
偶データ判定データ７２１、
ハーフレートＤＦＥ後の奇エッジ判定データ７１２、及び
偶エッジ判定データ７２２、
非ハーフレートＤＦＥ波形の奇エッジ判定データ７１３、
偶エッジ判定データ７２３
が入力される。
【０１３８】
フリップフロップ１８１０にて、一度入力データ群のタイミングを揃える。
【０１３９】
偶データ（Ｄ２）１８２１と奇データ（Ｄ３）１８２２の排他的論理和をＥＸＯＲ１８３０で演算し、その結果が、
１の場合、セレクタ１８３２は、奇ハーフレートＤＦＥ後エッジ判定データ７１２を選択し、
０の場合、セレクタ１８３２は、奇非ハーフレートＤＦＥエッジ判定データ７１３を選択する。
【０１４０】
同様に、奇データ（Ｄ３）１８２２と偶データ（Ｄ４）１８２３の排他的論理和をＥＸＯＲ１８３１で演算し、その結果が、
１の場合、セレクタ１８３３は、偶ハーフレートＤＦＥ後エッジ判定データ７２２を選択し、
０の場合、セレクタ１８３３は、偶非ハーフレートＤＦＥ後エッジ判定データ７２３を選択する。
【０１４１】
その結果、００／１１と０１／１０でフィルタリングされた奇エッジデータ１８２４と偶エッジデータ１８２５が得られる。
【０１４２】
データ１８２０、１８２１とエッジ１８２４、１８２５のタイミングをフリップフロップ１８１１でタイミング調整し、図１５に示すようなＣＤＲの位相比較器７４０へ出力される。
【０１４３】
その後の動作は、上述したとおり、次のデータで遷移があれば、ＣＤＲがそのデータを利用し、遷移がなければ無視されるため、全体として目的の００１／１１０、１０１／０１０の３ビットパタンフィルタを構成できる。
【０１４４】
以上、パタンフィルタ７３０と位相比較回路７４０の動作により、ハーフレートＤＦＥ後エッジ判定データと非ハーフレートＤＦＥ後エッジ判定データを正しく選択し、ＣＤＲロジックへ出力することができる。
【０１４５】
本実施例によれば、ハーフレートクロックによるダブルデータレート方式での受信システムにおいて、ハーフレートＤＦＥ構成を利用する場合でも１１０／００１パタンのエッジデータにはハーフレートＤＦＥ等化後波形のサンプリング結果を利用し、１０１／０１０パタン時のエッジデータには非ＤＦＥ等化波形のサンプリング結果を利用することで、ハーフレートＤＦＥ利用時にもフルレート時と同様のクロック再生を実現したエッジ抽出方法を提供することができる。再生クロックを正しく調整した結果データサンプリング精度が向上し、ビットエラーレートが向上する。
【産業上の利用可能性】
【０１４６】
本発明の活用例として、サーバー、ルータ等のネットワーク機器やストレージ製品に使用される半導体装置が挙げられる。
【０１４７】
なお、上記非特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１４８】
【図１】ダブルデータレート方式のＤＦＥ動作を説明するブロック図である。
【図２】ダブルデータレート方式の受信及びＤＦＥ動作を説明するタイミング図である。
【図３】フルレートＤＦＥ後のアイパタンとエッジ分布の例を示す図である。
【図４】ハーフレートＤＦＥ後のアイパタンとエッジ分布の例を示す図である。
【図５】ハーフレートＤＦＥの動作を説明するためのタイミング図である。
【図６】一般的な伝送路での各タップの符号間干渉量を示す図である。
【図７】本発明の一実施例のハーフレートＤＦＥ及びエッジ検出ブロックの構成を示す図である。
【図８】４相ハーフレートクロックとデータとエッジの定義を示す図である。
【図９】本発明の一実施例のハーフレートＤＦＥのエッジ検出部の構成を示すブロック図である。
【図１０】本発明の一実施例のハーフレートＤＦＥのエッジ検出部を示すブロック図である。
【図１１】差動構成のサンプリング部の一例を示す図である。
【図１２】オフセット補正機構の一例を示す図である。
【図１３】ｎタップＤＦＥ加算器の一例を示す図である。
【図１４】位相比較器の実施例を示す図である。
【図１５】位相検出例を示す図である。
【図１６】パタンフィルタの実施例を示す図である。
【図１７】パタンフィルタの構成ブロック図である。
【符号の説明】
【０１４９】
１１０  受信信号
１１１  奇ＤＦＥ加算器
１１２  加算後信号
１１３  奇データサンプリング部
１１４  奇サンプリングデータ
１１５  ラッチ
１１６  奇判定帰還信号
１１７  タップゲイン
１１８  奇ハーフレートクロック
１２１  偶ＤＦＥ加算器
１２２  加算後信号
１２３  偶数データサンプリング部
１２４  偶サンプリングデータ
１２５  ラッチ
１２６  偶判定帰還信号
１２７  タップゲイン
１２８  偶ハーフレートクロック
１５１〜１５４  ＥＸＯＲ
７００  入力信号
７１０  奇データ受信部
７１１、７２１  データ判定データ
７１２、７１３、７２２、７２３  エッジ判定データ
７１４、７２４  エッジ判定データ
７１５、７２５  データ判定データ
７２０  偶データ受信部
７２６、７２７  タップゲイン出力
７３０  パタンフィルタ
７４０  位相比較器
７５０  デマルチプレクサ（ＤＥＭＵＸ）
９００  ＤＦＥ等化波形処理部
９０２  ハーフレートＤＥＦ等化部
９１２  データサンプリング部
９１３、９２３、９３３  ラッチ
９１４  加算器
９１５  タップゲイン
９１７  ハーフレートＤＦＥ等化信号
９２２、９３２  サンプリング部
９４２  振幅誤差サンプリング部
９４８  誤差判定参照電位
１２０１  差動入力
１２０２  マスターラッチ
１２０３  スレーブラッチ
１２０５、１２０６  差動クロックぺア
１２２１、１２２２  差動対トランジスタ
１２２３  トランジスタ  
１２２５、１２２６  差動対トランジス
１２２９  １２３０  トランジスタ
１３１０、１３１２  可変電流源
１３１１、１３１３  電流量制御信号
１３２０、１３２１  差動対
１３２２、１３２３  差動対
１３２０、１３２３、１３２１、１３２２  トランジスタ
１４０１  差動入力
１４０２  コモンモード負帰還
１４０４  差動出力
１４１１、１４１２、１４１３  電流源
１４３１、１４３２、１４３３  電流制御信号
１４４１、１４４２、１４４３  判定帰還信号
１８１０  フリップフロップ
１８１１  フリップフロップ
１８２０  奇データ（Ｄ１）
１８２１  偶データ（Ｄ２）
１８２２  奇データ（Ｄ３）
１８２３  偶データ（Ｄ４）
１８２４  奇エッジデータ
１８２５  偶エッジデータ
１８３０  ＥＸＯＲ
１８３１  ＥＸＯＲ
１８３２  セレクタ
１８３３  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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