(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
ゲートライン、ワードライン、ビットライン、及びソースラインと
を備え、
前記複数のメモリセルのそれぞれは、
第１のチャネル形成領域を挟んで対向する第１の不純物拡散領域及び第２の不純物拡散領域と、前記第１のチャネル形成領域の上方に形成された第１のゲート電極と、前記第１のチャネル形成領域の下方に形成された電荷蓄積ノードとを含むストレージトランジスタと、
前記ストレージトランジスタに直列に接続され、前記第１の不純物拡散領域と、第２のチャネル形成領域を挟んで前記第１の不純物拡散領域に対向する第３の不純物拡散領域と、前記第２のチャネル形成領域の上方に形成された第２のゲート電極とを含むアクセストランジスタと
を有し、
前記第２の不純物拡散領域は前記ソースラインに、前記第３の不純物拡散領域は前記ビットラインに、前記第１のゲート電極は前記ゲートラインに、前記第２のゲート電極は前記ワードラインに、それぞれ接続され、
前記アクセストランジスタのオン／オフによって前記第１の不純物拡散領域の電位を一定電位又はフローティング状態に切り替えることにより、前記電荷蓄積ノードの電位を制御し、それによって前記ストレージトランジスタのしきい値電圧がハイレベル又はロウレベルに設定され、
半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板をさらに備え、
前記第１〜第３の不純物拡散領域、並びに前記第１及び第２のチャネル形成領域は、いずれも前記半導体層内に形成されており、
前記電荷蓄積ノードは、前記半導体層の一部として構成され、
前記アクセストランジスタをオンさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がハイレベルに設定され、
前記アクセストランジスタをオフさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がロウレベルに設定される、半導体記憶装置。
【請求項２】
行列状に配置された複数のメモリセルと、
ゲートライン、ワードライン、ビットライン、及びソースラインと
を備え、
前記複数のメモリセルのそれぞれは、
第１のチャネル形成領域を挟んで対向する第１の不純物拡散領域及び第２の不純物拡散領域と、前記第１のチャネル形成領域の上方に形成された第１のゲート電極と、前記第１のチャネル形成領域の下方に形成された電荷蓄積ノードとを含むストレージトランジスタと、
前記ストレージトランジスタに直列に接続され、前記第１の不純物拡散領域と、第２のチャネル形成領域を挟んで前記第１の不純物拡散領域に対向する第３の不純物拡散領域と、前記第２のチャネル形成領域の上方に形成された第２のゲート電極とを含むアクセストランジスタと
を有し、
前記第２の不純物拡散領域は前記ソースラインに、前記第３の不純物拡散領域は前記ビットラインに、前記第１のゲート電極は前記ゲートラインに、前記第２のゲート電極は前記ワードラインに、それぞれ接続され、
前記アクセストランジスタのオン／オフによって前記第１の不純物拡散領域の電位を一定電位又はフローティング状態に切り替えることにより、前記電荷蓄積ノードの電位を制御し、それによって前記ストレージトランジスタのしきい値電圧がハイレベル又はロウレベルに設定され、
第１導電型の半導体基板、第２導電型の第１のウェル、及び前記第１導電型の第２のウェルがこの順に積層された基板をさらに備え、
前記第１〜第３の不純物拡散領域、並びに前記第１及び第２のチャネル形成領域は、いずれも前記第２のウェルの上面内に形成されており、
前記電荷蓄積ノードは、前記第２のウェルの一部として構成され、
前記アクセストランジスタをオンさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がハイレベルに設定され、
前記アクセストランジスタをオフさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がロウレベルに設定される、半導体記憶装置。
【請求項３】
前記ストレージトランジスタの前記しきい値電圧がハイレベルに設定された第１のメモリセルと、
前記第１のメモリセルに接続された第１のリファレンスビットラインと、
前記ストレージトランジスタの前記しきい値電圧がロウレベルに設定された第２のメモリセルと、
前記第２のメモリセルに接続された第２のリファレンスビットラインと、
前記第１及び第２のリファレンスビットラインの各電位と、読み出し対象である読み出しメモリセルに接続されたビットラインの電位とを比較することにより、前記読み出しメモリセルが有する前記ストレージトランジスタの前記しきい値電圧がハイレベルであるかロウレベルであるかを検出するセンスアンプ回路と
をさらに備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
電源電位とグランド電位との間に、前記電源電位側から順に前記ストレージトランジスタ、前記アクセストランジスタ、第１のトランジスタ、及び第２のトランジスタが直列に接続されており、
前記第１及び第２のトランジスタの各ゲートは、前記第１のトランジスタのドレインに接続されている、請求項３に記載の半導体記憶装置。
【請求項５】
書き込み対象である書き込みメモリセルが有する前記ストレージトランジスタの前記しきい値電圧をハイレベルに設定する場合には、前記書き込みメモリセルに接続されたビットラインにロウレベルの電位を印加し、前記書き込みメモリセルが有する前記ストレージトランジスタの前記しきい値電圧をロウレベルに設定する場合には、前記書き込みメモリセルに接続された前記ビットラインにハイレベルの電位を印加する書き込み回路をさらに備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記ＳＯＩ基板は、前記複数のメモリセルが形成されたメモリセルアレイ領域と、周辺回路が形成された周辺回路領域とを有しており、
前記メモリセルアレイ領域内には、前記絶縁層の上面に接触する底面を有する第１の素子分離絶縁膜が形成されており、
前記周辺回路領域内には、前記絶縁層の上面に接触しない底面を有する第２の素子分離絶縁膜が形成されている、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、２つのトランジスタによってメモリセルが構成された半導体記憶装置に関する。
【背景技術】
【０００２】
高密度の半導体記憶装置としては、スタック型やトレンチ型のメモリキャパシタと、スイッチング用のＭＯＳトランジスタとを備えるＤＲＡＭが主流であったが、メモリキャパシタのさらなる小型化が困難であるため、ＤＲＡＭの小型化も限界を迎えようとしている。このような状況の下、上記のようなスタック型やトレンチ型のメモリキャパシタを用いる代わりに、スイッチングトランジスタをキャパシタ素子としても兼用し、１つのメモリトランジスタのみによってメモリセルを構成するタイプの半導体記憶装置が開発されつつある。例えば、下記非特許文献１には、ＳＯＩトランジスタのフローティングボディ領域に電荷を蓄積する半導体記憶装置が開示されている。【０００３】
【非特許文献１】DIGEST OF TECHNICAL PAPERS pp152-153,“9.1 Memory Design Using One-Transistor Gain Cell on SOI”,Takashi Ohsawa, Katsuyuki Fujita, Tomoki Higashi, Yoshihisa Iwata, Takeshi Kajiyama, Yoshiaki Asao, Kazumasa Sunouchi, 2002 IEEE International Solid-State Circuits Conference, February 5, 2002
【０００４】
また、上記の非特許文献１と同様に、１つのトランジスタのみでメモリセルが構成されている半導体記憶装置の他の例が、下記特許文献１に開示されている。【０００５】
【特許文献１】特開２００２−２６０３８１号公報
【０００６】
しかしながら、上記非特許文献１に開示された半導体記憶装置によると、特殊な構造のポリシリコンピラーを形成する必要があるため、プロセスが複雑になり、製造コストの増大を招くという問題がある。【０００７】
また、上記特許文献１に開示された半導体記憶装置では、ソース−ドレイン間に高電圧を印加することによってドレイン近傍でインパクトイオン化を起こさせ、それにより生成したホールをボディに蓄積させることで、データ“１”（しきい値電圧が低い状態）の書き込みが実施される。また、ソースに負電圧を印加してボディからホールを排出することによって、データ“０”（しきい値電圧が高い状態）の書き込みが実施される。しかし、インパクトイオン化によるホールの生成には限界があり、データ“１”の状態とデータ“０”の状態とでしきい値電圧の差を大きくすることができないという問題がある。また、読み出しや書き込みの制御には非常に多種の電源電圧が必要であり、しかも、ワードラインやビットラインを制御するために３値の電圧を供給するドライバが必要であるため、読み出し及び書き込みの制御や、必要な電圧の生成が複雑になるという問題もある。さらに、１つのメモリトランジスタのみによってメモリセルを構成した場合には、電源投入時にボディの電位が非常に低い状態に維持されていることがあり、そのような状況ではインパクトイオン化による電流が流れず、データ“１”を書き込むことができないという問題もある。かかる事態を回避するためには、全てのメモリセルを一旦初期化するという余分な手順が必要となり、しかも、初期化のために通常動作よりも高い電源電圧を生成する必要が生じるという問題もある。
【発明の開示】
【０００８】
本発明はかかる問題を解決するために成されたものであり、特殊なプロセスを必要とせずに、汎用されているＭＯＳプロセスによって製造が可能であり、しかも、データ“１”の状態とデータ“０”の状態とでしきい値電圧を大きく異ならせることにより、安定した動作を実現し得る半導体記憶装置を得ることを目的とする。
【０００９】
本発明に係る半導体記憶装置の第１の態様は、行列状に配置された複数のメモリセルと、第１方向に並ぶ前記複数のメモリセルによって共有されるゲートライン及びワードラインと、第２方向に並ぶ前記複数のメモリセルによって共有されるビットライン及びソースラインとを備え、前記複数のメモリセルのそれぞれは、第１のチャネル形成領域を挟んで対向する第１及び第２の不純物拡散領域と、前記第１のチャネル形成領域の上方に形成された第１のゲート電極と、前記第１のチャネル形成領域の下方に形成された電荷蓄積ノードとを含むストレージトランジスタと、前記ストレージトランジスタに直列に接続され、前記第１の不純物拡散領域と、第２のチャネル形成領域を挟んで前記第１の不純物拡散領域に対向する第３の不純物拡散領域と、前記第２のチャネル形成領域の上方に形成された第２のゲート電極とを含むアクセストランジスタとを有し、前記第２の不純物拡散領域は前記ソースラインに、前記第３の不純物拡散領域は前記ビットラインに、前記第１のゲート電極は前記ゲートラインに、前記第２のゲート電極は前記ワードラインに、それぞれ接続され、前記アクセストランジスタのオン／オフによって前記第１の不純物拡散領域の電位を一定電位又はフローティング状態に切り替えることにより、前記電荷蓄積ノードの電位を制御し、それによって前記ストレージトランジスタのしきい値電圧がハイレベル又はロウレベルに設定され、半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板をさらに備え、前記第１〜第３の不純物拡散領域、並びに前記第１及び第２のチャネル形成領域は、いずれも前記半導体層内に形成されており、前記電荷蓄積ノードは、前記半導体層の一部として構成され、前記アクセストランジスタをオンさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がハイレベルに設定され、前記アクセストランジスタをオフさせた状態で前記第１のゲート電極の電位をロウレベルからハイレベルに上昇させることによって、前記ストレージトランジスタの前記しきい値電圧がロウレベルに設定される。
【００１０】
本発明に係る半導体記憶装置の第１の態様によれば、特殊なプロセスを必要とせずに製造が可能であり、しかも、安定した動作を実現することが可能である。また、ストレージトランジスタ及びアクセストランジスタがＳＯＩトランジスタによって構成されており、寄生容量が小さいため、バルク基板を用いる場合と比較すると、動作の高速化及び消費電力の低減を図ることができる。
【００１３】
本発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図１に示したメモリアレイの一部を抜き出して示す回路図である。
【図３】メモリセルの構造を示す断面図である。
【図４】メモリセルの等価回路図である。
【図５】半導体記憶装置の動作を説明するためのタイミングチャートである。
【図６】ゲートラインをロウレベルからハイレベルに上昇させた時のストレージノードの電位の変化をシミュレーションした結果を示す図である。
【図７】ゲートラインをロウレベルからハイレベルに上昇させた時のストレージノードの電位の変化をシミュレーションした結果を示す図である。
【図８】図１に示したセンスアンプが備えるセンスアンプ回路の構成を示す回路図である。
【図９】データ書き込み動作におけるビットラインへの電圧印加回路の構成を示す回路図である。
【図１０】図８に示した負の電源電位を生成するための内部電源発生回路の構成を示すブロック図である。
【図１１】図５に示したワードライン及びビットラインの各ハイレベルを生成するための内部電源発生回路の構成を示す回路図である。
【図１２】図８に対応させて、センスアンプが備えるセンスアンプ回路の構成を示す回路図である。
【図１３】図９に対応させて、ビットラインへの電圧印加回路の構成を示す回路図である。
【図１４】図５に対応させて、半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１５】図３に対応させて、メモリセルの構造を示す断面図である。
【図１６】本発明の実施の形態４に係る半導体記憶装置の上面レイアウトを示す上面図である。
【図１７】本発明の実施の形態４に係る半導体記憶装置の上面レイアウトを示す上面図である。
【図１８】本発明の実施の形態４に係る半導体記憶装置の上面レイアウトを示す上面図である。
【図１９】図１６に示したレイアウトに対応する等価回路図である。
【図２０】図１６に示したラインXX-XXに沿った位置に関する断面構造を示す断面図である。
【図２１】図１６に示したラインXXI-XXIに沿った位置に関する断面構造を示す断面図である。
【図２２】図１６に示したラインXXII-XXIIに沿った位置に関する断面構造を示す断面図である。
【図２３】半導体メモリとロジック回路とが１チップとして構成されたＩＣチップの構造を模式的に示す上面図である。
【図２４】図２３に示したメモリセルアレイ領域の基本アレイの構造を模式的に示す図である。
【図２５】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図２６】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図２７】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図２８】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図２９】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図３０】図２３に示したＩＣチップの製造方法を工程順に示す断面図である。
【図３１】図３０に示した構造の変形例を示す断面図である。
【符号の説明】
【００１５】
１  半導体記憶装置、８  メモリアレイ、９  センスアンプ、１１  シリコン基板、１２  埋め込み酸化膜層、１３  シリコン層、１４  ＳＯＩ基板、２０，２２，２４，５８，６０，６２  不純物拡散領域、１６，１８，５４，５６  ゲート酸化膜、１７，１９，５５，５７  ゲート電極、２１，２３ａ，５９，６１ａ  チャネル形成領域、２３ｂ，６１ｂ  電荷蓄積ノード、５０  Ｐ型シリコン基板、５１  Ｎウェル、５２  Ｐウェル、ＳＴｒ  ストレージトランジスタ、ＡＴｒ  アクセストランジスタ、ＳＮ  ストレージノード、ＭＣ，ＭＣＨ，ＭＣＬ  メモリセル、ＢＬ  ビットライン、ＲＢＬＨ，ＲＢＬＬ  リファレンスビットライン、ＳＬ  ソースライン、ＧＬ  ゲートライン、ＷＬ  ワードライン、Ｔｒ１，Ｔｒ２  トランジスタ。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体記憶装置１の全体構成を示すブロック図である。図１を参照して、半導体記憶装置１は、アドレスデコーダ２、入出力回路３、アドレスバッファ４、クロックバッファ５、制御信号バッファ６、制御回路７、メモリアレイ８、センスアンプ９、及び電源回路１０を備えている。【００１７】
図２は、図１に示したメモリアレイ８の一部を抜き出して示す回路図である。図２を参照して、メモリアレイ８には、複数のメモリセルＭＣが行列状に配置されている。また、メモリアレイ８には、行方向に沿って延在する複数のゲートラインＧＬ及び複数のワードラインＷＬと、列方向に沿って延在する複数のビットラインＢＬ及び複数のソースラインＳＬとが配置されている。行方向に並ぶ複数のメモリセルＭＣによって、ゲートラインＧＬ及びワードラインＷＬは共有されており、列方向に並ぶ複数のメモリセルＭＣによって、ビットラインＢＬ及びソースラインＳＬは共有されている。ゲートラインＧＬ及びワードラインＷＬと、ビットラインＢＬ及びソースラインＳＬとの交点に、メモリセルＭＣが配置されている。【００１８】
図１を参照して、アドレスデコーダ２は、行アドレスデコーダと列アドレスデコーダとを有している。行アドレスデコーダは、アドレスバッファ４から供給される行アドレス信号に基づいて、複数のワードラインＷＬ及び複数のゲートラインＧＬの中からそれぞれ一つのワードラインＷＬ及びゲートラインＧＬを選択して駆動する。列アドレスデコーダは、アドレスバッファ４から供給される列アドレス信号に基づいて、複数のビットラインＢＬの中から一つのビットラインＢＬを選択して駆動する。【００１９】
センスアンプ９は、メモリアレイ８の各列毎に設けられた複数のセンスアンプ回路を有している。センスアンプ回路の構成及び動作については後述する。【００２０】
入出力回路３は、データ出力動作においては、列アドレスデコーダによって選択されたセンスアンプ回路の出力を、出力データとして半導体記憶装置１の外部に出力する。また、入出力回路３は、データ入力動作においては、半導体記憶装置１の外部から供給された入力データを増幅した後、列アドレスデコーダによって選択されたビットラインＢＬを経由して、メモリセルＭＣに入力データを書き込む。【００２１】
アドレスバッファ４、クロックバッファ５、及び制御信号バッファ６は、半導体記憶装置１の外部から供給されたアドレス信号、クロック信号、及び制御信号を、それぞれ制御回路７に伝達する。【００２２】
電源回路１０は、読み出しや書き込み等の半導体記憶装置１の動作に必要な電圧（ワードラインＷＬやビットラインＢＬに印加する電圧等）を生成して、メモリアレイ８等に供給する。【００２３】
図３は、メモリセルＭＣの構造を示す断面図であり、図４は、メモリセルＭＣの等価回路図である。図４を参照して、メモリセルＭＣは、ストレージノードＳＮを有するストレージトランジスタＳＴｒと、アクセストランジスタＡＴｒとが、ノードＰＮを介して直列に接続された構造を有している。つまり、２つのトランジスタで１つのメモリセルＭＣが構成されている。【００２４】
図３を参照して、ＳＯＩ基板１４は、シリコン基板１１、埋め込み酸化膜層１２、及びシリコン層１３がこの順に積層された構造を有している。ストレージトランジスタＳＴｒは、Ｎ型の不純物拡散領域２２，２４、チャネル形成領域２３ａ、電荷蓄積ノード２３ｂ、ゲート酸化膜１８、及びゲート電極１９を有している。不純物拡散領域２２，２４は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２３ａを挟んで、互いに対向している。不純物拡散領域２２は、図４に示したノードＰＮに相当する。ゲート酸化膜１８はチャネル形成領域２３ａ上に形成されており、ゲート電極１９はゲート酸化膜１８上に形成されている。図４に示したストレージノードＳＮに相当する電荷蓄積ノード２３ｂは、チャネル形成領域２３ａの下方に形成されている。電荷蓄積ノード２３ｂは、素子分離絶縁膜１５によって、隣接する他のメモリセルＭＣから電気的に分離されている。つまり、ＳＯＩトランジスタのフローティングボディによって、電荷蓄積ノード２３ｂが構成されている。ゲート電極１９はゲートラインＧＬに接続されており、不純物拡散領域２４はソースラインＳＬに接続されている。【００２５】
ストレージトランジスタＳＴｒは、電荷蓄積ノード２３ｂにホールが蓄積されている状態（ストレージトランジスタＳＴｒのしきい値電圧が低い状態）と、ホールが蓄積されていない状態（しきい値電圧が高い状態）とを作り出すことにより、それぞれデータ“１”及びデータ“０”を記憶する。【００２６】
アクセストランジスタＡＴｒは、Ｎ型の不純物拡散領域２０，２２、チャネル形成領域２１、ゲート酸化膜１６、及びゲート電極１７を有している。不純物拡散領域２０は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２１を挟んで、不純物拡散領域２２に対向している。ゲート酸化膜１６はチャネル形成領域２１上に形成されており、ゲート電極１７はゲート酸化膜１６上に形成されている。ゲート電極１７はワードラインＷＬに接続されており、不純物拡散領域２０はビットラインＢＬに接続されている。【００２７】
図５は、半導体記憶装置１の動作を説明するためのタイミングチャートである。合計で８つの動作モードが存在しており、以下、順に説明する。なお、ソースラインＳＬには電源電位ＶＤＤが供給されている。【００２８】
（１）データ“０”の書き込み動作（０Ｗ）
ビットラインＢＬをロウレベル（ＧＮＤ）に設定した状態で、ワードラインＷＬをロウレベル（ＧＮＤ）からハイレベル（１／２ＶＤＤ）に上昇させ、ゲートラインＧＬをハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に低下させる。これにより、ノードＰＮがハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に低下するとともに、ゲートカップリング（ゲートとボディとの間に生じる容量結合）によって、ストレージノードＳＮがハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に低下する。その結果、ストレージノードＳＮにホールが蓄積されていない状態（データ“０”）が作り出される。【００２９】
次に、ビットラインＢＬをロウレベルに維持したまま、ゲートラインＧＬをロウレベルからハイレベルに上昇させる。このとき、ビットラインＢＬがロウレベルで、ワードラインＷＬがハイレベルであるため、アクセストランジスタＡＴｒはオンしており、ノードＰＮはロウレベルに保たれている。従って、ゲートラインＧＬの電位が若干上昇してストレージトランジスタＳＴｒにチャネルが形成されると、チャネルによってゲートカップリングが阻止され（チャネルブロック）、ゲートラインＧＬの電位が上昇してもストレージノードＳＮの電位はそれ以上は上昇しない。つまり、ソースラインＳＬからストレージトランジスタＳＴｒを介してノードＰＮに供給されたホールは、アクセストランジスタＡＴｒを介してビットラインＢＬに排出され、ストレージノードＳＮにホールが蓄積されていない状態（データ“０”）が維持される。【００３０】
その後、ワードラインＷＬをハイレベルからロウレベルに低下させることにより、アクセストランジスタＡＴｒはオフし、ノードＰＮがロウレベルからハイレベルに上昇する。【００３１】
（２）データ“０”の読み出し動作（０Ｒ）
ビットラインＢＬをロウレベルに設定し、ワードラインＷＬをハイレベルに設定することで、アクセストランジスタＡＴｒをオンさせる。この状態で、ゲートラインＧＬをハイレベルに設定する。ストレージノードＳＮにホールが蓄積されていない状態（データ“０”）では、ストレージトランジスタＳＴｒのしきい値電圧が高くなっているため、ソースラインＳＬからストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒを介してビットラインＢＬに流れる電流の量は少ない。【００３２】
アクセストランジスタＡＴｒをオンさせたことによってノードＰＮの電位は若干低下するが、その後にワードラインＷＬをロウレベルに低下させてアクセストランジスタＡＴｒをオフさせると、ノードＰＮの電位は再びハイレベルに上昇する。【００３３】
（３）データ“０”の保持動作（０Ｈ）
ビットラインＢＬをロウレベルからハイレベル（１／２ＶＤＤ）に上昇させる。これにより、ワードラインＷＬがハイレベルであっても、ビットラインＢＬとワードラインＷＬとの間に電位差は生じないため、アクセストランジスタＡＴｒはオンしない。従って、ソースラインＳＬからビットラインＢＬに電流が流れず、データ“０”が保持される。【００３４】
（４）データ“０”のリフレッシュ動作（０Ｒｅｆ）
リフレッシュ動作の実行には、書き込みや読み出し等の通常のコマンドの２倍の期間を要する。まず、リフレッシュ対象のメモリセルＭＣに対して上記の読み出し動作を実行し、その結果得られたデータ“０”を、図１に示した入出力回路３が備えるライトバッファに保存する。その後、上記の書き込み動作を実行し、ライトバッファに保存されているデータと同じデータ（つまりデータ“０”）を、リフレッシュ対象のメモリセルＭＣに書き込む。【００３５】
（５）データ“１”の書き込み動作（１Ｗ）
ビットラインＢＬをロウレベルに設定した状態で、ワードラインＷＬをロウレベルからハイレベルに上昇させ、ゲートラインＧＬをハイレベルからロウレベルに低下させる。これにより、ノードＰＮがハイレベルからロウレベルに低下するとともに、ゲートカップリングによって、ストレージノードＳＮがハイレベルからロウレベルに低下する。その結果、ストレージノードＳＮにホールが蓄積されていない状態（データ“０”）が作り出される。ここまでの動作は、データ“０”の書き込み動作と同様である。【００３６】
次に、ビットラインＢＬをロウレベルからハイレベルに上昇させた後、ゲートラインＧＬをロウレベルからハイレベルに上昇させる。このとき、ビットラインＢＬ及びワードラインＷＬがいずれもハイレベルであるため、アクセストランジスタＡＴｒはオフしており、ノードＰＮの電位はフローティング状態である。この状態では、ゲートラインＧＬが上昇してもストレージトランジスタＳＴｒにはチャネルが形成されないため、上記のチャネルブロックがされない。従って、ゲートラインＧＬの電位が上昇すると、ゲートカップリングによってストレージノードＳＮの電位も上昇する。つまり、ソースラインＳＬからストレージノードＳＮに供給されたホールは、ビットラインＢＬに排出されずにストレージノードＳＮに蓄積され、データ“１”の状態が作り出される。また、フローティング状態であるノードＰＮの電位は、ストレージノードＳＮの電位の上昇に連動して、ロウレベルからハイレベルに上昇する。【００３７】
（６）データ“１”の読み出し動作（１Ｒ）
ビットラインＢＬをロウレベルに設定し、ワードラインＷＬをハイレベルに設定することで、アクセストランジスタＡＴｒをオンさせる。この状態で、ゲートラインＧＬをハイレベルに設定する。ストレージノードＳＮにホールが蓄積されている状態（データ“１”）では、ストレージトランジスタＳＴｒのしきい値電圧が低くなっているため、ソースラインＳＬからストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒを介してビットラインＢＬに流れる電流の量は多い。【００３８】
（７）データ“１”の保持動作（１Ｈ）
データ“０”の保持動作と同様に、ビットラインＢＬをロウレベルからハイレベルに上昇させる。これにより、ワードラインＷＬがハイレベルであっても、ビットラインＢＬとワードラインＷＬとの間に電位差は生じないため、アクセストランジスタＡＴｒはオンしない。従って、ソースラインＳＬからビットラインＢＬに電流が流れず、データ“１”が保持される。【００３９】
（８）データ“１”のリフレッシュ動作（１Ｒｅｆ）
データ“０”のリフレッシュ動作と同様に、まず、リフレッシュ対象のメモリセルＭＣに対して上記の読み出し動作を実行し、その結果得られたデータ“１”を、図１に示した入出力回路３が備えるライトバッファに保存する。その後、上記の書き込み動作を実行し、ライトバッファに保存されているデータと同じデータ（つまりデータ“１”）を、リフレッシュ対象のメモリセルＭＣに書き込む。【００４０】
図６，７は、書き込み動作において、ゲートラインＧＬをロウレベル（０Ｖ）からハイレベル（１．２Ｖ）に上昇させた時のストレージノードＳＮの電位の変化をシミュレーションした結果を示す図である。図６がデータ“０”の書き込み動作に対応し、図７がデータ“１”の書き込み動作に対応する。横軸のＸ（μｍ）に関し、Ｘがゼロの付近はストレージトランジスタＳＴｒのボディ領域（図３に示した電荷蓄積ノード２３ｂ、即ちストレージノードＳＮ）に相当し、Ｘが負の領域はストレージトランジスタＳＴｒのソース領域（図３に示した不純物拡散領域２２、即ちノードＰＮ）に相当し、Ｘが正の領域はストレージトランジスタＳＴｒのドレイン領域（図３に示した不純物拡散領域２４）に相当する。なお、ストレージトランジスタＳＴｒのチャネル長は０．１μｍである。縦軸のPotential（Ｖ）は、各領域の最深部付近の電位である。【００４１】
図６を参照して、データ“０”の書き込み動作においては、アクセストランジスタＡＴｒがオンされる結果、ストレージトランジスタＳＴｒのソース領域の電位は０Ｖに固定される。但し、ビルトインポテンシャルが加味されるため、図６では０Ｖではなく０．５３Ｖに固定されている。この場合、ゲートラインＧＬをロウレベル（０Ｖ）からハイレベル（１．２Ｖ）に上昇させても、ストレージトランジスタＳＴｒのボディ領域の電位は、０Ｖから０．２Ｖ程度までしか上昇していないことが分かる。【００４２】
一方、図７を参照して、データ“１”の書き込み動作においては、アクセストランジスタＡＴｒがオフされる結果、ストレージトランジスタＳＴｒのソース領域の電位はフローティング状態である。この場合、ゲートラインＧＬをロウレベル（０Ｖ）からハイレベル（１．２Ｖ）に上昇させると、ストレージトランジスタＳＴｒのボディ領域の電位は、０Ｖから０．７Ｖ程度まで大きく上昇していることが分かる。また、ボディ領域の電位の上昇に連動して、ストレージトランジスタＳＴｒのソース領域の電位も、０．４Ｖから１．２Ｖ近くまで上昇していることが分かる。【００４３】
図８は、図１に示したセンスアンプ９が備えるセンスアンプ回路の構成を示す回路図である。図１に示したメモリアレイ８には、ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒを有する通常のメモリセルＭＣのほかに、メモリセルＭＣＨ，ＭＣＬが設けられている。メモリセルＭＣＨは、書き込み動作時に必ずデータ“１”が書き込まれることによってしきい値電圧がロウレベルに設定されたストレージトランジスタＳＴｒＨと、これに直列に接続されたアクセストランジスタＡＴｒとを有している。メモリセルＭＣＬは、書き込み動作時に必ずデータ“０”が書き込まれることによってしきい値電圧がハイレベルに設定されたストレージトランジスタＳＴｒＬと、これに直列に接続されたアクセストランジスタＡＴｒとを有している。メモリセルＭＣＨはリファレンスビットラインＲＢＬＨに接続されており、メモリセルＭＣＬはリファレンスビットラインＲＢＬＬに接続されている。【００４４】
メモリセルＭＣ，ＭＣＨ，ＭＣＬは、いずれも正の電源電位ＶＤＤ（例えば１．２Ｖ）に接続されている。また、メモリセルＭＣ，ＭＣＨ，ＭＣＬは、いずれもトランジスタＴｒ１，Ｔｒ２を介して、負の電源電位ＶＢＢ（−ＶＤＤ、例えば−１．２Ｖ）に接続されている。例えば、電源電位ＶＤＤと電源電位ＶＢＢとの間において、電源電位ＶＤＤ側から順にストレージトランジスタＳＴｒ、アクセストランジスタＡＴｒ、トランジスタＴｒ１、及びトランジスタＴｒ２が直列に接続されている。トランジスタＴｒ１は、ドレインとゲートとが互いに接続されており、いわゆるしきい値接続を構成している。トランジスタＴｒ２についても同様である。トランジスタＴｒ１，Ｔｒ２は、ビットラインＢＬ及びリファレンスビットラインＲＢＬＨ，ＲＢＬＬの各読み出し電圧を、いずれも０Ｖ付近に設定することを目的として配設されている。【００４５】
また、メモリセル回路は、２対のパラレル入力を有する差動増幅回路を備えており、一方のパラレル入力には、リファレンスビットラインＲＢＬＨの電位Ｖｂｌｈ及びリファレンスビットラインＲＢＬＬの電位Ｖｂｌｌが入力され、他方のパラレル入力には、ビットラインＢＬの電位Ｖｂｌが入力される。ストレージトランジスタＳＴｒＨはしきい値電圧が低く、ストレージトランジスタＳＴｒＬはしきい値電圧が高いため、相対的に、Ｖｂｌｈ＞Ｖｂｌｌとなる。また、メモリセルＭＣがデータ“０”を記憶している場合、即ちストレージトランジスタＳＴｒのしきい値電圧がハイレベルである場合は、Ｖｂｌ＝Ｖｂｌｌとなり、逆に、メモリセルＭＣがデータ“１”を記憶している場合、即ちストレージトランジスタＳＴｒのしきい値電圧がロウレベルである場合は、Ｖｂｌ＝Ｖｂｌｈとなる。差動増幅回路ではＶｂｌｈ，ＶｂｌｌとＶｂｌとが比較されて、Ｖｂｌ＝Ｖｂｌｌである場合は差動増幅回路からハイレベルの信号が出力され、Ｖｂｌ＝Ｖｂｌｈである場合は差動増幅回路からロウレベルの信号が出力される。つまり、ストレージトランジスタＳＴｒのしきい値電圧がハイレベルである場合には、差動増幅回路からハイレベルの信号が出力され、一方、ストレージトランジスタＳＴｒのしきい値電圧がロウレベルである場合には、差動増幅回路からロウレベルの信号が出力される。【００４６】
このような構成によって、メモリセルＭＣに記憶されているデータを、センスアンプ回路によって誤りなく検出することができる。【００４７】
図９は、データ書き込み動作におけるビットラインＢＬへの電圧印加回路（書き込み回路）の構成を示す回路図である。図５に示したように、データ“０”を書き込む場合にはビットラインＢＬはロウレベルに設定し、データ“１”を書き込む場合にはビットラインＢＬはハイレベルに設定する必要がある。図９を参照して、書き込み許可信号ＷＥがハイレベルの場合において、書き込みデータＷＤが“０”のときはビットラインＢＬにＧＮＤ（０Ｖ）が印加され、書き込みデータＷＤが“１”のときはビットラインＢＬにＶＢＬ（０．６Ｖ）が印加される。また、データ読み出し動作においては、書き込み許可信号ＷＥがロウレベルとなる結果、電圧印加回路の出力はハイインピーダンス状態となる。【００４８】
このような構成により、電圧印加回路は、書き込みデータＷＤに応じてビットラインＢＬの電位を確実に異ならせることができ、誤ったデータがメモリセルＭＣに書き込まれることを防止することができる。【００４９】
図１０は、図８に示した負の電源電位ＶＢＢ（例えば−１．２Ｖ）を生成するための内部電源発生回路の構成を示すブロック図である。図１０に示す内部電源発生回路は、図１に示した電源回路１０の一部である。検出器８０は、−１．２Ｖの基準電圧と、チャージポンプ８２の出力電圧（ＶＢＢ）とを比較し、検出器８０の検出結果に基づいて、リングオシレータ８１がパルスを発生してチャージポンプ８２を制御する。【００５０】
図１１は、図５に示したワードラインＷＬ及びビットラインＢＬの各ハイレベル（１／２ＶＤＤ）を生成するための内部電源発生回路（降圧回路）の構成を示す回路図である。図１１に示す内部電源発生回路は、図１に示した電源回路１０の一部である。電源電位ＶＤＤをトランジスタ９０，９１で分圧することによって得られた１／２ＶＤＤが、基準電圧として誤差増幅器９２に入力される。誤差増幅器９２の出力には、ＰＭＯＳトランジスタから成るドライバトランジスタ９３が接続されており、ドライバトランジスタ９３から１／２ＶＤＤが出力されるとともに、この１／２ＶＤＤは誤差増幅器９２に負帰還されている。【００５１】
このように本実施の形態１に係る半導体記憶装置１によれば、ストレージトランジスタＳＴｒとアクセストランジスタＡＴｒとによってメモリセルＭＣを構成することができるため、従来のＤＲＡＭで必要であったメモリキャパシタが不要となる。しかも、ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒのディメンジョン（レイアウトサイズや形状）は、通常のＮＭＯＳトランジスタのディメンジョンと同様であり、特殊な構造を必要としない。従って、製造工程数及びフォトマスクの必要枚数を削減でき、製造コストの低減及びチップ面積の削減を図ることが可能となる。【００５２】
また、特殊なプロセスを必要とせずに、汎用されているＭＯＳプロセスによって半導体記憶装置１を製造できるため、上記非特許文献１に開示されている半導体記憶装置と比較して、製造プロセスの簡略化及び製造コストの低減を図ることができる。【００５３】
さらに、データ“１”を記憶している状態とデータ“０”を記憶している状態とで、ストレージトランジスタＳＴｒのしきい値電圧を大きく異ならせることができるため、上記特許文献１に開示された半導体記憶装置と比較して、安定した動作を実現することが可能となる。【００５４】
また、ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒがＳＯＩトランジスタによって構成されており、寄生容量が小さいため、バルク基板を用いる場合と比較すると、動作の高速化及び消費電力の低減を図ることができる。さらに、ストレージノードＳＮがアクセストランジスタＡＴｒ等と電気的に分離されているため、ノイズに対する耐性が高い。加えて、ストレージノードＳＮは周囲の大半が素子分離絶縁膜１５によって囲まれていることから、ゲートカップリングによる効果が大きく、データ“１”の状態とデータ“０”の状態とでストレージトランジスタＳＴｒのしきい値電圧の差を大きくできるという効果も得られる。【００５５】
実施の形態２．
図１２は、図８に対応させて、センスアンプ９が備えるセンスアンプ回路の構成を示す回路図である。本実施の形態２に係る半導体記憶装置１の全体構成及びメモリセルＭＣの構成は、上記実施の形態１と同様である。図１２を参照して、電源電位ＶＤＤとグランド電位ＧＮＤとの間には、電源電位ＶＤＤ側から順にストレージトランジスタＳＴｒ、アクセストランジスタＡＴｒ、トランジスタＴｒ１、及びトランジスタＴｒ２が直列に接続されている。ストレージトランジスタＳＴｒＨ，ＳＴｒＬについても同様である。トランジスタＴｒ１，Ｔｒ２の各ゲートは、トランジスタＴｒ１のドレインに共通に接続されており、いわゆるしきい値接続を構成している。【００５６】
図１３は、図９に対応させて、ビットラインＢＬへの電圧印加回路の構成を示す回路図である。図９のＶＢＬ（０．６Ｖ）に代えて、ＶＤＤ（１．２Ｖ）が採用されている点が、上記実施の形態１と異なる。【００５７】
図１４は、図５に対応させて、半導体記憶装置１の動作を説明するためのタイミングチャートである。図５ではワードラインＷＬ及びビットラインＢＬの各ハイレベルが１／２ＶＤＤであったのに対し、図１４ではＶＤＤである点が、上記実施の形態１と異なる。【００５８】
このように本実施の形態２に係る半導体記憶装置１によれば、負の電源電位ＶＢＢ（−１．２Ｖ）の使用を回避できるため、図１０に示した内部電圧発生回路が不要となる。また、これに伴い、ワードラインＷＬ及びビットラインＢＬの各ハイレベルが１／２ＶＤＤではなくＶＤＤとなるため、図１１に示した内部電圧発生回路も不要となる。従って、上記実施の形態１と比較して、製造コストの低減及びチップ面積の削減を図ることが可能となる。【００５９】
また、図８に示した構成ではトランジスタＴｒ１，Ｔｒ２ごとにゲート−ドレイン間の配線接続が必要となるが、図１２に示した構成ではその必要がないため、メモリセルトランジスタ（ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒ）と同様の形状のトランジスタによって、トランジスタＴｒ１，Ｔｒ２を構成することができる。従って、プロセスのばらつきに起因するメモリセルトランジスタとトランジスタＴｒ１，Ｔｒ２との特性のばらつきを抑制できるため、より安定した読み出し動作を実現することが可能となる。【００６０】
実施の形態３．
図１５は、図３に対応させて、メモリセルＭＣの構造を示す断面図である。本実施の形態３に係る半導体記憶装置１の全体構成は、上記実施の形態１，２と同様である。上記実施の形態１ではＳＯＩ基板１４を用いてストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒが形成されたが、本実施の形態３ではバルク基板を用いて構成されている点が、上記実施の形態１と異なる。【００６１】
図１５を参照して、Ｐ型シリコン基板５０上にはＮウェル５１が形成されており、Ｎウェル５１上にはＰウェル５２が形成されている。Ｐウェル５２は、Ｎウェル５１によって、Ｐ型シリコン基板５０と電気的に分離されている。隣接するメモリセルＭＣ同士は、Ｐウェル５２の上面からＮウェル５１の上面にまで到達するＳＴＩ（Shallow Trench Isolation）５３によって、互いに電気的に分離されている。このため、ＳＴＩ５３の分離幅を大きくする必要がなく、チップ面積の増大が回避されている。【００６２】
ストレージトランジスタＳＴｒは、Ｎ型の不純物拡散領域６０，６２、チャネル形成領域６１ａ、電荷蓄積ノード６１ｂ、ゲート酸化膜５６、及びゲート電極５７を有している。不純物拡散領域６０，６２は、Ｐウェル５２の上面内に規定されたチャネル形成領域６１ａを挟んで、互いに対向している。ゲート酸化膜５６はチャネル形成領域６１ａ上に形成されており、ゲート電極５７はゲート酸化膜５６上に形成されている。電荷蓄積ノード６１ｂは、チャネル形成領域６１ａの下方に形成されている。電荷蓄積ノード６１ｂは、ＳＴＩ５３によって、隣接する他のメモリセルＭＣから電気的に分離されている。ゲート電極５７はゲートラインＧＬに接続されており、不純物拡散領域６２はソースラインＳＬに接続されている。【００６３】
アクセストランジスタＡＴｒは、Ｎ型の不純物拡散領域５８，６０、チャネル形成領域５９、ゲート酸化膜５４、及びゲート電極５５を有している。不純物拡散領域５８は、Ｐウェル５２の上面内に規定されたチャネル形成領域５９を挟んで、不純物拡散領域６０に対向している。ゲート酸化膜５４はチャネル形成領域５９上に形成されており、ゲート電極５５はゲート酸化膜５４上に形成されている。ゲート電極５５はワードラインＷＬに接続されており、不純物拡散領域５８はビットラインＢＬに接続されている。【００６４】
なお、各部の導電型を逆にすることにより、Ｎ型シリコン基板を用いて、ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒをＰＭＯＳトランジスタによって構成することもできる。【００６５】
このように本実施の形態３に係る半導体記憶装置１によれば、ＳＯＩ基板ではなくバルク基板を用いてストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒが形成されている。従って、一般的にバルク基板よりも高価なＳＯＩ基板を用いる場合と比較すると、コストの低減を図ることができる。【００６６】
実施の形態４．
図１６〜１８は、本発明の実施の形態４に係る半導体記憶装置の上面レイアウトを示す上面図である。各層のレイアウトが明らかになるように、図１６からビットラインＢＬを省略したものが図１７に相当し、図１７からワードラインＷＬ、ゲートラインＧＬ、及びソースラインＳＬを省略したものが図１８に相当する。また、図１９は、図１６に示したレイアウトに対応する等価回路図である。さらに、図２０，２１，２２は、それぞれ図１６に示したラインXX-XX，XXI-XXI，XXII-XXIIに沿った位置に関する断面構造を示す断面図である。【００６７】
図１８を参照して、素子分離領域ＩＲ及び素子形成領域ＡＲは、いずれも第１方向に沿って延在して形成されている。素子形成領域ＩＲ内には、図２１，２２に示された素子分離絶縁膜１５が形成されている。つまり、素子分離絶縁膜１５が第１方向に沿って延在して形成されることにより、素子分離絶縁膜１５によって、第１方向に延在する素子形成領域ＡＲが規定される。素子形成領域ＡＲは、素子分離絶縁膜１５によって分断されることなく、第１方向に沿って連続的に延在している。【００６８】
図１７を参照して、ワードラインＷＬ、ゲートラインＧＬ、及びソースラインＳＬは、いずれも第２方向に沿って延在して形成されている。第２方向は、第１方向に垂直な方向である。ソースラインＳＬの両側にゲートラインＧＬが形成されており、ゲートラインＧＬの外側（ソースラインＳＬとは反対側）にワードラインＷＬが形成されている。ワードラインＷＬの外側（ゲートラインＧＬとは反対側）には、隣のワードラインＷＬが形成されている。ソースラインＳＬは、多層配線構造における第１層配線として形成されており、コンタクトプラグＣＰ２を介して素子形成領域ＡＲに接続されている。【００６９】
図１６を参照して、ビットラインＢＬは、素子形成領域ＡＲの上方において、第１方向に沿って延在して形成されている。ビットラインＢＬは、多層配線構造における第２層配線として形成されており、コンタクトプラグＣＰ１を介して素子形成領域ＡＲに接続されている。なお、ビットラインＢＬを第１層配線として形成し、ソースラインＳＬを第２層配線として形成することも可能である。【００７０】
ビットラインＢＬに沿って、複数のメモリセルＭＣ（ＭＣａ〜ＭＣｆ）が配置されている。第１方向に並ぶ複数のメモリセルＭＣによって、ビットラインＢＬが共有されている。また、第１方向に沿って互いに隣接する２つのメモリセルＭＣによって、１本のソースラインＳＬが共有されている。図１６に示した例では、ソースラインＳＬは、例えば左端のメモリセルＭＣａと中央のメモリセルＭＣｂとによって共有されている。また、ワードラインＷＬ、ゲートラインＧＬ、及びソースラインＳＬは、第２方向に並ぶ複数のメモリセルＭＣによって共有されている。【００７１】
図１９を参照して、上記各実施の形態１〜３と同様に、メモリセルＭＣはストレージトランジスタＳＴｒとアクセストランジスタＡＴｒとを有している。ストレージトランジスタＳＴｒ及びアクセストランジスタＡＴｒの構造及び動作は、上記各実施の形態１〜３と同様である。【００７２】
図２０を参照して、ＳＯＩ基板１４は、シリコン基板１１、埋め込み酸化膜層１２、及びシリコン層１３がこの順に積層された構造を有している。ストレージトランジスタＳＴｒは、Ｎ型の不純物拡散領域２２，２４、チャネル形成領域２３ａ、電荷蓄積ノード２３ｂ、ゲート酸化膜１８、及び、図１６，１７に示したゲートラインＧＬに相当するゲート電極１９を有している。不純物拡散領域２２，２４は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２３ａを挟んで、互いに対向している。ゲート酸化膜１８はチャネル形成領域２３ａ上に形成されており、ゲート電極１９はゲート酸化膜１８上に形成されている。電荷蓄積ノード２３ｂは、チャネル形成領域２３ａの下方に形成されている。【００７３】
アクセストランジスタＡＴｒは、Ｎ型の不純物拡散領域２０，２２、チャネル形成領域２１、ゲート酸化膜１６、及び、図１６，１７に示したワードラインＷＬに相当するゲート電極１７を有している。不純物拡散領域２０は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２１を挟んで、不純物拡散領域２２に対向している。ゲート酸化膜１６はチャネル形成領域２１上に形成されており、ゲート電極１７はゲート酸化膜１６上に形成されている。【００７４】
ゲート電極１７，１９の側面には、絶縁膜から成るサイドウォールスペーサ１０４が形成されている。不純物拡散領域２０の上面上にはシリサイド層１００が形成されており、不純物拡散領域２２の上面上にはシリサイド層１０２が形成されており、不純物拡散領域２４の上面上にはシリサイド層１０３が形成されており、ゲート電極１７，１９の上面上にはシリサイド層１０１が形成されている。【００７５】
層間絶縁膜１０５内には、シリサイド層１００に接続されたコンタクトプラグ１０６と、シリサイド層１０３に接続されたコンタクトプラグ１０７とが形成されている。層間絶縁膜１０５上には、コンタクトプラグ１０６に接続された金属膜１０８と、コンタクトプラグ１０７に接続された金属配線１０９とが形成されている。コンタクトプラグ１０７は、図１７に示したコンタクトプラグＣＰ２に相当する。金属配線１０９は、図１６，１７に示したソースラインＳＬに相当する。【００７６】
層間絶縁膜１１０内には、金属膜１０８に接続されたコンタクトプラグ１１１が形成されている。層間絶縁膜１１０上には、コンタクトプラグ１１１に接続された金属配線１１２が形成されている。コンタクトプラグ１０６，１１１及び金属膜１０８は、図１６に示したコンタクトプラグＣＰ１に相当する。金属配線１１２は、図１６に示したビットラインＢＬに相当する。【００７７】
図２１，２２を参照して、いわゆるフルトレンチ型の素子分離絶縁膜１５が、シリコン層１３の上面から埋め込み酸化膜層１２の上面にまで到達して形成されている。つまり、素子分離絶縁膜１５は、埋め込み酸化膜層１２の上面に接触する底面を有している。【００７８】
図２３は、半導体メモリとロジック回路とが１チップとして構成されたＩＣチップ１２０の構造を模式的に示す上面図である。ＩＣチップ１２０は、本発明に係る半導体記憶装置が形成されたメモリセルアレイ領域１２１と、ＳＲＡＭが形成されたＳＲＡＭ領域１２２と、アナログ回路が形成されたアナログ回路領域１２３と、ロジック回路が形成されたロジック回路領域１２４とを有している。また、ＩＣチップ１２０の周縁には、複数のＩ／Ｏパッド１２５が並んで形成されている。【００７９】
メモリセルアレイ領域１２１は、例えば、図１に示した半導体記憶装置１に相当する。メモリセルアレイ領域１２１内には、アドレスデコーダ２、入出力回路３、バッファ回路１２６、制御回路７、メモリアレイ８、センスアンプ９、及び電源回路１０が形成されている。バッファ回路１２６は、図１に示したアドレスバッファ４、クロックバッファ５、及び制御信号バッファ６に相当する。【００８０】
図２４は、図２３に示したメモリセルアレイ領域１２１に関して、６４ｋｂの基本アレイの構造を模式的に示す図である。行方向（図２４では縦方向）に沿って延在する合計６４本のワードラインＷＬ０〜ＷＬ６３が、列方向（図２４では横方向）に並んで配設されている。また、列方向に沿って延在する合計１０２４本のビットラインＢＬ０〜ＢＬ１０２３が、行方向に並んで配設されている。図２４に示した複数のソースラインＳＬは端部において互いに繋がっており、ソースラインＳＬには電源電位ＶＤＤが印加されている。１つのコラムセレクタ１３１には４本のビットラインＢＬが接続されており、コラムセレクタ１３１は、センスアンプと書き込みドライバとを含む回路１３０に接続されている。また、図８に示したリファレンスビットラインＲＢＬＨ，ＲＢＬＬに相当するリファレンスビットラインＲＢＬ１，ＲＢＬ０と、図８に示したトランジスタＴｒ１，Ｔｒ２が形成されたミラーメモリセル領域ＭＭＣとが設けられている。【００８１】
図２５〜３０は、図２３に示したＩＣチップ１２０の製造方法を工程順に示す断面図である。図２５〜３０では、図２２に対応するメモリセルアレイ領域の構造と、周辺回路領域の構造とを並べて図示している。ここで、「メモリセルアレイ領域」は、図２３に示したメモリアレイ８に相当する。また、「周辺回路領域」は、図２３に示したＳＲＡＭ領域１２２、アナログ回路領域１２３、及びロジック回路領域１２４のほか、図２３に示したメモリセルアレイ領域１２１内における、アドレスデコーダ２、入出力回路３、バッファ回路１２６、制御回路７、センスアンプ９、及び電源回路１０に相当する。【００８２】
図２５を参照して、まず、周知のトレンチ分離技術によって、ＳＯＩ基板１４の周辺回路領域におけるシリコン層１３の上面内に、いわゆるパーシャルトレンチ型の素子分離絶縁膜１４０を形成する。また、ＳＯＩ基板１４のメモリセルアレイ領域におけるシリコン層１３の上面内に、いわゆるフルトレンチ型の素子分離絶縁膜１５を形成する。素子分離絶縁膜１４０は、埋め込み酸化膜層１２の上面に到達することなくシリコン層１３の上面内に形成されている。つまり、素子分離絶縁膜１４０は、埋め込み酸化膜層１２の上面に接触しない底面を有している。【００８３】
図２６を参照して、次に、写真製版法によって所定の開口パターンを有するフォトレジスト１４１をシリコン層１３上に形成した後、リン又はヒ素等のＮ型不純物をイオン注入することにより、フォトレジスト１４１によって覆われていない部分のシリコン層１３内に、Ｎウェル１４２を形成する。その後、フォトレジスト１４１を除去する。【００８４】
図２７を参照して、次に、写真製版法によって所定の開口パターンを有するフォトレジスト１４３をシリコン層１３上に形成した後、ボロン等のＰ型不純物をイオン注入することにより、フォトレジスト１４３によって覆われていない部分のシリコン層１３内に、Ｐウェル１４４を形成する。その後、フォトレジスト１４３を除去する。【００８５】
図２８を参照して、次に、熱酸化法によってゲート酸化膜１４５，１８を形成する。次に、ポリシリコン膜を全面に堆積した後、そのポリシリコン膜をパターニングすることにより、ゲート電極１４６，１９を形成する。次に、シリコン窒化膜を全面に堆積した後、そのシリコン窒化膜をエッチバックすることにより、サイドウォールスペーサ１０４を形成する。図２８には表れないが、ゲート電極１９の側面にもサイドウォールスペーサ１０４が併せて形成される（図２０参照）。【００８６】
図２９を参照して、次に、写真製版法及びイオン注入法によって、Ｎウェル１４２内にＰ型の不純物拡散領域１４８を形成する。次に、写真製版法及びイオン注入法によって、Ｐウェル１４４内にＮ型の不純物拡散領域１４７を形成する。図２９には表れないが、不純物拡散領域１４７を形成する際、メモリセルアレイ領域内には不純物拡散領域２０，２２，２４が併せて形成される（図２０参照）。【００８７】
図３０を参照して、次に、シリコン酸化膜から成るシリサイドプロテクション膜を必要に応じて所望の領域に形成した後、露出しているシリコンをチタン又はコバルト等の金属を用いてシリサイド化することにより、シリサイド層１４９，１５０，１０１を形成する。図３０には表れないが、シリサイド層１４９，１５０，１０１を形成する際、メモリセルアレイ領域内にはシリサイド層１００，１０２，１０３が併せて形成される（図２０参照）。【００８８】
図２５〜３０から明らかなように、本実施の形態４に係るＩＣチップ１２０は、特殊なプロセスを必要とせずに、汎用されているＭＯＳプロセスによって製造することができる。上記実施の形態１に係る半導体記憶装置１も、図２５〜３０と同様のプロセスによって製造することができる。そのため、上記実施の形態１に係る半導体記憶装置１についても、汎用されているＭＯＳプロセスによって製造することが可能である。【００８９】
図３１は、図３０に示した構造の変形例を示す断面図である。周辺回路領域内にはＮウェル１４２が形成されておらず、Ｐウェル１４４のみが形成されている。また、図３０に示したＰ型の不純物拡散領域１４８を有するＰＭＯＳの代わりに、Ｎ型の不純物拡散領域１４７を有するＮＭＯＳが形成されている。【００９０】
図１６〜１８に示したように、本実施の形態４に係る半導体記憶装置では、素子形成領域ＡＲが第１方向に沿って連続的に延在して形成されており、ビットラインＢＬは第１方向に沿って延在し、ゲートラインＧＬ、ワードラインＷＬ、及びソースラインＳＬは第２方向に沿って延在している。そして、第１方向に並んで配置された複数のメモリセルＭＣによってビットラインＢＬが共有され、また、第１方向に隣接する２つのメモリセルＭＣによってソースラインＳＬが共有される。【００９１】
従って、図３に示した構造と比較すると、第１方向に隣接するメモリセルＭＣ間の素子分離絶縁膜１５の形成を省略できる分だけ、メモリセルアレイ領域の面積を削減することができる。しかも、第１方向に隣接する２つのメモリセルＭＣによって１本のソースラインＳＬが共有されるため、メモリセルアレイ領域の面積をより削減することができる。【００９２】
また、図２，３を参照して、第１方向に隣接するメモリセルＭＣ間に素子分離絶縁膜１５が形成される構造によると、一方のメモリセルＭＣの不純物拡散領域２４と、素子分離絶縁膜１５と、他方のメモリセルＭＣの不純物拡散領域２０とによって、寄生キャパシタ構造が形成される。そのため、素子分離絶縁膜１５を介した電流リークを防止するために素子分離絶縁膜１５の分離幅を広くしたり、等電位のソースラインＳＬ同士が互いに隣接するようにソースラインＳＬ及びビットラインＢＬの並ぶ順序を入れ替える等の工夫が必要となる。これに対し、本実施の形態４に係る半導体記憶装置によると、第１方向に隣接するメモリセルＭＣ間に素子分離絶縁膜１５が形成されていないため、そのような工夫をする必要がない。【００９３】
また、図３０，３１に示したように、メモリセルアレイ領域内にはフルトレンチ型の素子分離絶縁膜１５が形成され、周辺回路領域内にはパーシャルトレンチ型の素子分離絶縁膜１４０が形成されている。従って、メモリセルアレイ領域では、第２方向に隣接するメモリセルＭＣ同士を素子分離絶縁膜１５によって電気的に完全に分離しつつ、周辺回路領域では、ＮＭＯＳ及びＰＭＯＳの各ボディ領域の電位を固定することが可能となる。【００９４】
本発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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