(57)【特許請求の範囲】
【請求項１】
半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記下部電極及び高誘電膜が形成された半導体基板を不活性雰囲気において６００〜９００℃の第１温度で後続熱処理をする段階と、
前記第１温度で後続熱処理された半導体基板を前記第１温度より低い１００〜６００℃の第２温度で酸素雰囲気において後続熱処理をする段階と、
前記第１温度及び第２温度で後続熱処理された半導体基板の高誘電膜上に上部電極を形成する段階と、を含み、
前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。
【請求項２】
前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＳｒＲｕＯ３、ＢａＳｒＲｕＯ３、Ｐｔを含む合金、Ｒｕを含む合金及びＩｒを含む合金でなされた一群から選択された一つである、請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項３】
前記第１温度及び第２温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項１または２に記載の半導体装置のキャパシタ製造方法。
【請求項４】
半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極が形成された半導体基板を不活性雰囲気において６００〜９００℃の第１温度で後続熱処理する段階と、
前記第１温度で後続熱処理された半導体基板を前記第１温度より低い１００〜６００℃の第２温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。
【請求項５】
前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＳｒＲｕＯ３、ＢａＳｒＲｕＯ３、Ｐｔを含む合金、Ｒｕを含む合金及びＩｒを含む合金でなされた一群から選択された一つである、請求項４に記載の半導体装置のキャパシタ製造方法。
【請求項６】
前記第１温度及び第２温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項４または５に記載の半導体装置のキャパシタ製造方法。
【請求項７】
半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極上に層間絶縁膜を形成する段階と、
前記層間絶縁膜が形成された半導体基板を不活性雰囲気において６００〜９００℃の第１温度で後続熱処理する段階と、
前記第１温度で後続熱処理された半導体基板を前記第１温度より低い１００〜６００℃の第２温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。
【請求項８】
前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＳｒＲｕＯ３、ＢａＳｒＲｕＯ３、Ｐｔを含む合金、Ｒｕを含む合金及びＩｒを含む合金でなされた一群から選択された一つである、請求項７に記載の半導体装置のキャパシタ製造方法。
【請求項９】
前記第１温度及び第２温度における後続熱処理は各々別に遂行するか単一工程で遂行する、請求項７または８に記載の半導体装置のキャパシタ製造方法。
【請求項１０】
半導体基板上にバリヤ膜、下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、
前記高誘電膜形成後、前記上部電極形成後または前記層間絶縁膜を形成した後前記半導体基板を不活性雰囲気において６００〜９００℃の第１温度で後続熱処理する段階と、
前記第１温度で後続熱処理された半導体基板を前記第１温度より低い１００〜６００℃の第２温度で酸素雰囲気において後続熱処理する段階と、を含み、
前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。
【請求項１１】
前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＳｒＲｕＯ３、ＢａＳｒＲｕＯ３、Ｐｔを含む合金、Ｒｕを含む合金及びＩｒを含む合金でなされた一群から選択された一つであることを特徴とする請求項１０に記載の半導体装置のキャパシタ製造方法。
【請求項１２】
半導体基板上にバリヤ膜を形成する段階と、
前記バリヤ膜上に下部電極を形成する段階と、
前記下部電極上にペロブスカイト構造を有する高誘電膜を形成する段階と、
前記下部電極及び高誘電膜が形成された半導体基板を不活性雰囲気において６００〜９００℃の第１温度で後続熱処理する段階と、
前記高誘電膜上に上部電極を形成する段階と、
前記上部電極が形成された半導体基板を前記第１温度より低い１００〜６００℃の第２温度で酸素雰囲気において後続熱処理する段階と、
前記上部電極上に層間絶縁膜を形成する段階と、を含み、
前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである、半導体装置のキャパシタ製造方法。
【請求項１３】
前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＳｒＲｕＯ３、ＢａＳｒＲｕＯ３、Ｐｔを含む合金、Ｒｕを含む合金及びＩｒを含む合金でなされた一群から選択された一つであることを特徴とする請求項１２に記載の半導体装置のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシタ製造方法に係り、特に高誘電率の誘電膜(以下、"高誘電膜"と称する)を有する半導体装置のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体装置、例えばＤＲＡＭ半導体装置の集積度が増えるに伴なって制限されたセル面積内でキャパシタとして使われる面積が次第に減少され酸化膜、窒化膜等のような誘電膜を使用し半導体装置の動作に必要なキャパシタンスを得るのが難しくなっている。したがって、キャパシタンスを増やすため、キャパシタのストレージ電極を３次元構造で形成する方法が提案されている。しかし、前記従来の誘電膜ではストレージＮＯＤＥを３次元構造で形成する場合にも高集積半導体装置の素子に必要なキャパシタンスを得るのが難しくなっている。
【０００３】
このような問題を解決するため半導体装置のキャパシタに利用される誘電膜を高誘電膜、例えばＢａＳｒＴｉＯ3 (以下、"ＢＳＴ"と称する)膜に代替する方法が提案された。前記高誘電膜をキャパシタとして採用する場合、後続工程の間に高誘電膜と上下部電極間の反応を抑制して高誘電膜から高いキャパシタンスを得るため上下部電極に貴金属電極を使用すべきである。そして、前記貴金属電極はシリコンと反応性が強いため貴金属電極と高誘電膜間にバリヤ膜を形成すべきである。しかし、前記高誘電膜を実際の半導体装置に採用する時、前記バリヤ膜が後続される工程の間で酸化され電極が短絡されたり漏れ電流が増える問題点がある。
【０００４】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は、高誘電膜をキャパシタに採用する時バリヤ膜の酸化を抑制して漏れ電流を省くことができる半導体装置のキャパシタ製造方法を提供することである。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、半導体基板上にバリヤ膜を形成する段階と、前記バリヤ膜上に下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、前記高誘電膜形成後、前記上部電極形成後または前記層間絶縁膜を形成した後、前記半導体基板を不活性雰囲気の第１温度、例えば６００〜９００℃で後続熱処理をする段階と、前記第１温度で後続熱処理された半導体基板を前記第１温度より低い第２温度、例えば１００〜６００℃の温度で酸素雰囲気において後続熱処理をする段階をさらに含み、前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである。
【０００６】
また、本発明は半導体基板上にバリヤ膜、下部電極、ペロブスカイト構造を有する高誘電膜、上部電極及び層間絶縁膜が順次に形成される半導体装置のキャパシタ製造方法において、前記高誘電膜が形成された半導体基板を不活性雰囲気の第１温度、例えば６００〜９００℃で後続熱処理をし、前記上部電極が形成された後半導体基板を前記第１温度で後続熱処理された半導体基板を前記第１温度より低い第２温度、例えば１００〜６００℃の温度で酸素雰囲気において後続熱処理をする段階をさらに含み、前記高誘電膜は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３及び（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３でなされた一群から選択された一つである。
【０００７】
前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 等のペロブスカイト構造を有する誘電体で形成することができる。前記上部電極及び下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金などのペロブスカイト構造を有する伝導体で形成することができる。前記第１温度及び第２温度における後続熱処理は各々別に遂行するか単一工程で遂行できる。
【０００８】
本発明の半導体装置のキャパシタ製造方法によれば、高誘電膜蒸着後、上部電極形成後または層間絶縁膜形成後に不活性雰囲気の高温で後熱処理をした後低温で再び後熱処理をしたり、高誘電膜形成後高温で熱処理をして上部電極形成後低温で後熱処理をして前記高誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制して漏れ電流を省くことができる。
【０００９】
【発明の実施の形態】
図１ないし図４は本発明の第１実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図で、図５は本発明の第１実施例による半導体キャパシタの製造方法を説明するための流れ図である。
図１を参照すれば、トランジスタ(図示せず)が形成された半導体基板１、例えばシリコン基板上にコンタクトホール２を有する第１層間絶縁膜３を形成する(ステップ１００)。前記コンタクトホール２は半導体基板１の所定部分、例えば前記トランジスタのソース領域が露出されるように形成される。
【００１０】
図２を参照すれば、前記コンタクトホール２が形成された半導体基板１全面に燐のような不純物がドーピングされた多結晶シリコン膜を蒸着した後、化学機械的研磨をして前記コンタクトホール２に埋没される埋没層５を形成する。次に、前記埋没層５及び第１層間絶縁膜３が形成された基板の全面に金属膜、例えばチタンを蒸着した後熱処理及び蝕刻することによって前記埋没層５上に選択的に金属シリサイド７を形成する。こうすれば、前記コンタクトホール２には埋没層５及び金属シリサイド７でなされたプラグが形成される(ステップ１０５)。
【００１１】
図３を参照すれば、前記プラグが形成された半導体基板１の全面にバリヤ膜９を形成する。前記バリヤ膜９は、前記プラグの構成物質であるシリコンと後に形成される下部電極用第１導電膜１１と反応することを防止する役割をすることであって、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡＬＮまたはＴａＳｉＮなどを用いて形成する。次に、前記バリヤ膜９上に半導体装置のキャパシタの下部電極用第１導電膜１１を形成する(ステップ１１０)。
【００１２】
前記第１導電膜１１は、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金、またはＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 等のペロブスカイト構造を有する伝導体で形成する。前記下部電極用第１導電膜１１の構成物質として非酸化性金属を使用する理由は、高温で高誘電膜を形成する時、第１導電膜が酸化されない不活性材料であるためである。次に、前記下部電極用第１導電膜１１上に酸化膜でマスクパターン１３を形成する。
【００１３】
図４を参照すれば、前記マスクパターン１３をマスクとして前記第１導電膜１１及びバリヤ膜９をプラズマ蝕刻してバリヤ膜パターン９ａ及び第１導電膜パターン１１ａを形成する。これで、前記第１導電膜パターン１１ａはキャパシタの下部電極になる（ステップ１１５）。続いて、前記マスクパターン１３を取り除く。続けて、前記下部電極が形成された半導体基板１の全面に高誘電膜１５を４００〜５１０℃の温度条件でスパッタリング方法で４００〜５００Åの厚さに形成する（ステップ１２０）。前記高誘電膜１５は（Ｓｒ、Ｔｉ）Ｏ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３または（Ｐｂ、Ｌａ）（ＺｒＴｉ）Ｏ３などのペロブスカイト構造を有する誘電体で形成する。
【００１４】
次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために高誘電膜１５が形成された半導体基板を多段階の工程で後続熱処理(post anneal)を実施する(ステップ１２５)。これを詳細に説明すれば、先に高誘電膜１５が形成された半導体基板１を１次で第１温度、例えば６００〜９００℃で後続熱処理を遂行する。前記第１温度における後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気の炉または急速真空熱処理装置（装備）で遂行する。
【００１５】
次に、前記１次で後続熱処理された半導体基板１を前記第１温度より低い第２温度、例えば１００〜６００℃の酸素雰囲気で２次後続熱処理を実施する。前記第２温度における後続熱処理は炉または急速真空熱処理装置（装備）で遂行する。そして、前記第１温度及び第２温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。
なお、インサイチュとは、従来別工程として行なわれていた処理を他の工程に組み込み、単一工程として扱うことをいう。
【００１６】
本実施例で、前記多段階の後続熱処理を第１温度と前記第１温度より低い第２温度とで二段階に遂行すると説明したが、前記多段階の後続熱処理を第１温度、第１温度より低い第２温度、第２温度より低い第３温度などの３段階以上に遂行する場合もある。
【００１７】
次に、前記高誘電膜１５上に上部電極用第２導電膜１７を形成してキャパシタを完成する(ステップ１３０)。前記第２導電膜１７は、上部電極としてＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金、またはＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 などのペロブスカイト構造を有する伝導体で形成する。続けて、前記上部電極１７が形成された半導体基板１の全面に第２層間絶縁膜１９を形成する(ステップ１３５)。
以後の製造工程は一般的な半導体装置製造工程に従う。
【００１８】
図６は本発明の第２実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
図６で第１実施例の図１ないし図５と同一な参照番号は同一な部材を示す。本発明の第２実施例は、多段階熱処理段階を上部電極を形成した後遂行することを除いては第１実施例と同一である。具体的に、半導体基板１上に第１実施例の図１ないし図４と同一なステップ１００〜１２０を遂行して下部電極、高誘電膜１５などを同一に形成する。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する誘電体で形成する。
【００１９】
次に、前記高誘電膜１５上に第１実施例のステップ１３０のように上部電極１７を形成する(ステップ１４０)。前記上部電極１７はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【００２０】
次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために上部電極１７が形成された半導体基板１を多段階の工程で後続熱処理を実施する(ステップ１４５)。これを詳細に説明すれば、先に上部電極１７が形成された半導体基板１を１次で第１温度、例えば６００〜９００℃で後続熱処理を遂行する。前記第１温度における後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気で炉または急速真空熱処理装置で遂行する。次に、前記１次で後続熱処理された半導体基板１を前記第１温度より低い第２温度、例えば１００〜６００℃で２次後続熱処理を実施する。前記第２温度における後続熱処理は炉または急速真空熱処理装置で遂行する。そして、前記第１温度及び第２温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。本実施例で、前記多段階の後続熱処理を第１温度と前記第１温度より低い第２温度で二段階に遂行すると説明したが、前記多段階の後続熱処理を第１温度、第１温度より低い第２温度、第２温度より低い第３温度などの３段階以上に遂行する場合もある。
【００２１】
続けて、前記下部電極、高誘電膜１５及び上部電極１７が形成された半導体基板１の全面に第２層間絶縁膜１９を形成する(ステップ１５０)。以後の製造工程は一般的な半導体装置製造工程に従う。
【００２２】
図７は、本発明の第３実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。図７で第１実施例の図１ないし図５と同一な参照番号は同一な部材を示す。本発明の第３実施例は多段階熱処理を第２層間絶縁膜を形成した後遂行することを除いては第１実施例と同一である。
【００２３】
具体的に、半導体基板１上に第１実施例の図１ないし図４の工程ステップ１００〜１２０のように下部電極、高誘電膜１５などを形成する(ステップ１２０)。次に、前記高誘電膜１５上に第１実施例のステップ１３０のように上部電極１７を形成する(ステップ１５５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する誘電体で形成する。また、前記上部電極１７はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【００２４】
続けて、前記上部電極１７が形成された半導体基板１の全面に第２層間絶縁膜１９を形成する(ステップ１６０)。次に、後述されるようにキャパシタの高いキャパシタンスと低い漏れ電流を得るために第２層間絶縁膜１９が形成された半導体基板１を多段階の工程で後続熱処理を実施する(ステップ１６５)。これを詳細に説明すれば、先に第２層間絶縁膜１９が形成された半導体基板１を１次で第１温度、例えば６００〜９００℃で後続熱処理を遂行する。前記第１温度における後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気で炉または急速真空熱処理装置で遂行する。
【００２５】
次に、前記１次で後続熱処理された半導体基板を前記第１温度より低い第２温度、例えば１００〜６００℃で２次後続熱処理を実施する。前記第２温度における後続熱処理は酸素が含まれた雰囲気で炉または急速真空熱処理装置で遂行する。そして、前記第１温度及び第２温度における後続熱処理は各々別に遂行したりインサイチュで遂行できる。本実施例で、前記多段階の後続熱処理を第１温度と前記第１温度より低い第２温度で二段階に遂行すると説明したが、前記多段階の後続熱処理を第１温度、第１温度より低い第２温度、第２温度より低い第３温度などの３段階以上に遂行する場合もある。以後の製造工程は一般的な半導体装置製造工程に従う。
【００２６】
図８は本発明の第４実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。図８で第１実施例の図１ないし図５と同一な参照番号は同一な部材を示す。本発明の第４実施例は、熱処理を高誘電膜を形成した第１温度で熱処理をした後に、上部電極を形成した後第２温度で熱処理をすることを除いては第１実施例と同一である。
【００２７】
具体的に、半導体基板１上に第１実施例の図１ないし図４及び工程ステップ１００〜１２０のように下部電極、高誘電膜１５などを形成する(ステップ１２０)。次に、高誘電膜１５が形成された半導体基板１を１次で第１温度、例えば６００〜９００℃で後続熱処理を遂行する(ステップ１７０)。前記第１温度における後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気で炉または急速真空熱処理装備で遂行する。次に、前記高誘電膜１５上に第１実施例のステップ１３０のように上部電極１７を形成する(ステップ１７５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する誘電体で形成する。また、前記上部電極１７は、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金などのペロブスカイト構造を有する伝導体で形成する。
【００２８】
次に、前記上部電極形成後、１次で後続熱処理された半導体基板１を前記第１温度より低い第２温度、例えば１００〜６００℃の酸素雰囲気で２次後続熱処理を実施する(ステップ１８０)。前記第２温度における後続熱処理は炉または急速真空熱処理装置で遂行する。本実施例で、前記多段階の後続熱処理を第１温度と前記第１温度より低い第２温度で二段階で遂行すると説明したが、前記多段階の後続熱処理を第１温度、第１温度より低い第２温度、第２温度より低い第３温度などの３段階以上に遂行する場合もある。
【００２９】
続けて、前記上部電極１７が形成された半導体基板１の全面に第２層間絶縁膜１９を形成する(ステップ１８５)。以後の製造工程は一般的な半導体装置製造工程に従う。
【００３０】
ここで、本発明の一例によって半導体装置のキャパシタを製造する場合キャパシタンス及び漏れ電流特性を説明する。
図９は従来の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【００３１】
具体的に、図９は高誘電膜の一例でＢＳＴ膜を４００℃で４００Åの厚さで蒸着した場合でありセル当キャパシタンスを示したグラフである。特に参照符号ａはキャパシタ形成(図６のステップ１４０)直後に、ｂは酸素が含まれた雰囲気の５５０℃炉で後続熱処理した後、ｃは酸素が含まれた雰囲気の６５０℃の炉で後続熱処理をした場合である。
【００３２】
これを詳細に説明すれば、キャパシタを形成した直後にキャパシタのキャパシタンスａは約５ｆＦ/セルであったが、５５０℃の酸素雰囲気で後続熱処理をした場合のキャパシタンスｂは１６.５ｆＦ/セルに増える。しかし、６５０℃の酸素雰囲気で後続熱処理をした場合のキャパシタンスｃはバリヤ膜が酸化されてキャパシタンスが１ｆＦ/セル以下に現れるために高誘電膜キャパシタの固有な特性が現れない。
【００３３】
これにより、バリヤ膜が酸化されない温度における後続熱処理はキャパシタンスがある程度増えるが、バリヤ膜が酸化される高温の後続熱処理はバリヤ膜の酸化のためキャパシタンスが減少する。それゆえに、実際のキャパシタに高誘電膜を適用する場合には、バリヤ膜の酸化を抑制できる高温熱処理方法が必要である。
【００３４】
図１０は本発明の後続熱処理方法に伴う半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
具体的に、図１０は高誘電膜の一例でＢＳＴ膜を４５０℃で４００Åを蒸着した場合のキャパシタのセル当りのキャパシタンスを示す。ここで、参照符号ａはキャパシタ形成直後、ｂは酸素が１００ｐｐｍ以下の窒素雰囲気の７００℃の炉で後続熱処理をした場合であり、ｃはｂのように１次で窒素雰囲気の７００℃高温の炉で後続熱処理をした後再びキャパシタを酸素が含まれた４００℃低温の炉で２次で後続熱処理をした本発明の場合である。
【００３５】
これを詳細に説明すれば、図１０に説明されたＢＳＴ膜の蒸着温度が図９に説明されたキャパシタ蒸着温度に比べて高くてキャパシタ形成直後キャパシタンスａは図９の場合より増えて７.５ｆＦ/セルの値を見せる。また、酸素が含まれない窒素雰囲気で後続熱処理をしたキャパシタのキャパシタンスｂはバリヤ膜が酸化されず２１ｆＦ/セルと大きい値を示す。以上で見るように、ＢＳＴ膜を実際キャパシタに適用する過程ではバリヤ膜の酸化が起きない雰囲気で後続熱処理をすることによって高いキャパシタンス値を得ることができる。
【００３６】
しかし、本発明者は参照符号ｂのように高温でキャパシタを熱処理する場合にはキャパシタンスは増えるものの、後の図１１に説明されるように漏れ電流の値が大きくて信頼性のあるキャパシタンスを得られない短所がわかった。このような漏れ電流増加は、高温熱処理過程でＢＳＴ膜と上下部電極間のストレス変化によるストレスミスマッチング(mismatching)によったことに見なされる。したがって、本発明者はストレスミスマッチングを解決するために、１次で窒素雰囲気で高温熱処理後に再び低温で２次熱処理をしてストレスを緩和させようと多段階熱処理を遂行した。すなわち、参照符号ｃに示したように１次で７００℃高温の窒素雰囲気で後続熱処理をした後、再び酸素が含まれた雰囲気の４００℃低温で２次後続熱処理を遂行した。このように多段階後続熱処理をした場合のキャパシタンスｃはｂと誤差範囲で似た２１ｆＦ/セルであって、２次後続熱処理によってはキャパシタンスの変化はないことが分かる。そして、漏れ電流特性は図１０で見るように多段階熱処理をした場合に１Ｖ基準で５〜６次数(order)が減少する優秀な効果を示す。
【００３７】
図１１は本発明の後続熱処理に伴う半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
具体的に、図１１はキャパシタを製作した後、後続熱処理をした場合の漏れ電流特性である。特に、参照符号ａは７００℃で後続熱処理をした場合であり、ｂは窒素雰囲気の７００℃高温の炉で１次で後続熱処理をし、再び酸素が含まれた４００℃の低温の炉で２次後続熱処理をした本発明の場合である。漏れ電流は図１１で見るように、多段階後続熱処理をした場合ｂが窒素雰囲気で高温でのみ後続熱処理をした場合ａに比べ１Ｖ基準に５〜６次数が減少する優秀な効果を示す。
【００３８】
図１２は本発明に伴う半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
具体的に、図１２は第２層間絶縁膜を形成した後、後続熱処理をした場合のキャパシタの漏れ電流特性であり、参照符号ａは６５０℃高温の窒素雰囲気で後続熱処理をした場合であり、ｂは６５０℃高温の窒素雰囲気の炉で１次で後続熱処理をし、酸素が含まれた４００℃低温の炉で２次後続熱処理をした本発明の場合である。これを詳細に説明すれば、第２層間絶縁膜蒸着後の後続熱処理もキャパシタ形成直後(図６のステップ１４０直後）の後続熱処理と同じく多段階に渡り進行する場合ｂが窒素雰囲気における後続熱処理をする場合ａに比べ漏れ電流が減少することが分かる。
【００３９】
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限らず、本発明の技術的思想内で当分野で通常の知識でその変形や改良が可能である。
【００４０】
【発明の効果】
前述したように本発明の半導体装置のキャパシタ製造方法によれば、高誘電膜蒸着後、上部電極形成後または層間絶縁膜形成後不活性の高温で１次で後続熱処理をして２次で低温で後続熱処理をしたり、前記高誘電膜蒸着後１次で不活性の高温で後続熱処理をして前記上部電極形成後２次で後続熱処理をする多段階後続熱処理を通じて高誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制して漏れ電流を省くことができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図２】  本発明の第１実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図３】  本発明の第１実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図４】  ．発明の第１実施例による高誘電膜を有する半導体装置のキャパシタ製造方法を説明するための断面図である。
【図５】  本発明の第１実施例による半導体キャパシタの製造方法を説明するための流れ図である。
【図６】  本発明の第２実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図７】  本発明の第３実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図８】  本発明の第４実施例による半導体装置のキャパシタ製造方法を説明するための流れ図である。
【図９】  従来の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【図１０】  本発明の後続熱処理方法にともなう半導体装置のキャパシタのキャパシタンスを説明するために示したグラフである。
【図１１】  本発明の後続熱処理にともなう半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
【図１２】  本発明にともなう半導体装置のキャパシタの漏れ電流特性を説明するためのグラフである。
【符号の説明】
１…半導体基板
３…第１層間絶縁膜
５…埋没層
７…金属シリサイド
９ａ…バリヤ膜パターン
１１ａ…第１導電膜パターン
１５…高誘電膜
１７…第２導電膜
１９…第２層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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