(57)【特許請求の範囲】
【請求項１】
回路基板上に第１のパッケージ化された半導体素子と第２のパッケージ化された半導体素子が順に積層されている半導体装置であり、
前記第１のパッケージ化された半導体素子は、
半導体素子の上面の一部に露出している第１制御電極と、
前記半導体素子の上面の残部に露出している第１上主電極と、
前記半導体素子の下面に露出している第１下主電極と、
前記半導体素子の電極以外の部分を覆う封止樹脂と、
前記第１制御電極に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第１制御導電板と、
前記第１上主電極に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第１上主導電板と、
前記第１下主電極に導電材料を介して接続されているとともに前記封止樹脂の下面から露出している第１下主導電板と、
前記封止樹脂を厚み方向に貫通しているとともに前記封止樹脂の下面から露出している複数の導電路群を備えており、
その導電路群は、主導電路と、中間導電路と、第１制御導電路と、第２制御導電路を備えており、
前記主導電路はその上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している主導電路用導電板を備えており、
前記中間導電路はその上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している中間導電板を備えており、
前記第１制御導電路はその上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している中継導電板を備えており、
前記第２制御導電路はその上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第２制御導電路用導電板を備えており、
前記第２のパッケージ化された半導体素子は、
半導体素子の上面の一部に露出している第２制御電極と、
前記半導体素子の上面の残部に露出している第２上主電極と、
前記半導体素子の下面に露出している第２下主電極と、
前記半導体素子の前記第２下主電極以外の部分を覆う封止樹脂と、
前記第２上主電極に導通するとともに前記封止樹脂の下面から露出している主端子と、
前記第２制御電極に導通するとともに前記封止樹脂の下面から露出している制御端子と、
前記第２下主電極に導電材料を介して接続されているとともに前記封止樹脂の下面から露出している第２下主導電板と、
前記封止樹脂の下面から露出している中継端子を備えており、
前記主端子が導電材料を介して前記主導電路用導電板に接続されており、
前記第２下主導電板が導電材料を介して前記中間導電板および前記第１上主導電板に接続されており、
前記中継端子が導電材料を介して前記第１制御導電板および前記中継導電板に接続されており、
前記制御端子が導電材料を介して前記第２制御導電路用導電板に接続されており、
前記導電路群の各々の下面および前記第１下主導電板が導電材料を介して前記回路基板に接続されていることを特徴とする半導体装置。
【請求項２】
回路基板上にｎ個のパッケージ化された半導体素子が順に積層されている半導体装置であり、
ｋ段目（１≦ｋ≦ｎ−１）に積層されているパッケージ化された半導体素子は、
半導体素子の上面の一部に露出している第ｋ制御電極と、
前記半導体素子の上面の残部に露出している第ｋ上主電極と、
前記半導体素子の下面に露出している第ｋ下主電極と、
前記半導体素子の電極以外の部分を覆う封止樹脂と、
前記第ｋ制御電極に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第ｋ制御導電板と、
前記第ｋ上主電極に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第ｋ上主導電板と、
前記第ｋ下主電極に導電材料を介して接続されているとともに前記封止樹脂の下面から露出している第ｋ下主導電板と、
前記封止樹脂を厚み方向に貫通しているとともに前記封止樹脂の下面から露出している複数の導電路群を備えており、
その導電路群は、１個の主導電路と、ｎ−ｋ個の中間導電路群と、ｎ−ｋ＋１個の制御導電路群を備えており、
前記中間導電路群のうちｘ個目（１≦ｘ≦ｎ−ｋ）の中間導電路を第ｋ＋ｘ中間導電路とし、
前記制御導電路群のうちｙ個目（１≦ｙ≦ｎ−ｋ＋１）の制御導電路を第ｋ＋ｙ−１制御導電路としたときに、
第ｋ＋１中間導電路は、その上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している中間導電板を備えており、
第ｋ＋ｘ中間導電路（ｘ≧２）は、その上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第ｘ＋ｋ中間接続導電板を備えており、
第ｋ制御導電路は、その上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している中継導電板を備えており、
第ｋ＋ｙ−１（ｙ≧２）制御導電路は、その上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第ｋ＋ｙ−１制御導電路用導電板を備えており、
前記主導電路はその上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している主導電路用導電板を備えており、
１段目を除くｋ段目に積層されているパッケージ化された半導体素子は、前記封止樹脂の下面から露出している中継端子をさらに備えており、
ｎ段目に積層されているパッケージ化された半導体素子は、
半導体素子の上面の一部に露出している第ｎ制御電極と、
前記半導体素子の上面の残部に露出している第ｎ上主電極と、
前記半導体素子の下面に露出している第ｎ下主電極と、
前記半導体素子の前記第ｎ下主電極以外の部分を覆う封止樹脂と、
前記第ｎ制御電極に導通するとともに前記封止樹脂の下面から露出している制御端子と、
前記第ｎ上主電極に導通するとともに前記封止樹脂の下面から露出している主端子と、
前記第ｎ下主電極に導電材料を介して接続されているとともに前記封止樹脂の下面から露出している第ｎ下主導電板と、
前記封止樹脂の下面から露出している中継端子を備えており、
ｋ＝ｎ−１を除くｋ段目に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間は、
ｋ＋１段目に積層されているパッケージ化された半導体素子の主導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の主導電路用導電板に接続されており
ｋ＋１段目に積層されているパッケージ化された半導体素子の前記第ｋ＋ｘ中間導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の第ｋ＋ｘ中間接続導電板に接続されており、
ｋ＋１段目に積層されているパッケージ化された半導体素子の前記第ｋ＋ｙ−１制御導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の第ｋ＋ｙ−１制御導電路用導電板に接続されており、
ｋ＋１段目のパッケージ化された半導体素子の第ｋ＋１下主導電板が導電材料を介してｋ段目のパッケージ化された半導体素子の前記中間導電板および前記第ｋ上主導電板に接続されており、
ｋ＋１段目のパッケージ化された半導体素子の中継端子が導電材料を介してｋ段目のパッケージ化された半導体素子の前記第ｋ制御導電板および前記中継導電板に接続されており、
ｎ−１段目のパッケージ化された半導体素子とｎ段目のパッケージ化された半導体素子の間は、
前記主端子が導電材料を介して前記主導電路に接続されており、
ｎ段目のパッケージ化された半導体素子の第ｎ下主導電板が導電材料を介してｎ−１段目のパッケージ化された半導体素子の中間導電板および第ｎ−１上主電極に接続されており、
ｎ段目のパッケージ化された半導体素子の第ｎ中継端子が導電材料を介してｎ−１段目のパッケージ化された半導体素子の第ｎ−１制御導電板および中継導電板に接続されており、
前記制御端子が導電材料を介して第ｎ制御導電路用導電板に接続されており、
１段目のパッケージ化された半導体素子の前記導電路群の各々の下面および前記第１下主導電板が導電材料を介して前記回路基板に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置を製造する方法であり、
前記第１のパッケージ化された半導体素子を製造する方法が、
第１導電板の上面にパターニングされた開孔をもつ金属めっき又はレジスト膜を形成する第１マスク形成工程と、
その第１マスク形成工程の後に前記金属めっき又はレジスト膜をマスクとして上面側から前記第１導電板を貫通しない深さまでエッチングして複数の凸部群を形成する第１エッチング工程と、
前記第１エッチング工程でエッチングした範囲に前記半導体素子を接続固定する接続固定工程と、
前記複数の凸部群の上面と前記半導体素子の第１上主電極と制御電極の各々に導電材料を介して接続された第２導電板を形成する電極形成工程と、
前記半導体素子の電極以外の部分と前記第１導電板を覆うとともに前記第２導電板が露出するように樹脂封止をする封止工程と、
前記第１導電板を下面側からエッチングして前記第１下主電極と前記複数の凸部群の各々が絶縁されるように前記第１導電板の一部を除去する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記電極形成工程で用いる前記第２導電板が１枚の連続する導電板であり、
かつ前記封止工程では前記第１導電板と前記第２導電板の間を封止樹脂で充填し、
前記封止工程の後に前記第２導電板の表面にパターニングされた開孔をもつ金属めっき又はレジスト膜を形成する第２マスク形成工程と、
その第２マスク形成工程の後に前記金属めっき又はレジスト膜をマスクとして前記第２導電板をエッチングして前記第１上主電極と前記第１制御電極と前記複数の凸部群の各々が絶縁されるように前記第２導電板の一部を除去する第２エッチング工程をさらに備えていることを特徴とする請求項３の半導体装置の製造方法。
【請求項５】
前記電極形成工程で用いる前記第２導電板が１枚の連続する導電板であり、
前記接続固定工程の後に前記第１導電板の表面にレジスト膜を形成し、
その後に前記第２マスク形成工程と前記第２エッチング工程と前記封止工程を順に行い、
前記封止工程では前記第２導電板を覆うように樹脂封止を行い、
かつその後に前記第２導電板が露出するまで前記封止樹脂を上面側から研磨する工程をさらに備えていることを特徴とする請求項３の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。特に、パッケージ化された縦型の半導体素子が積層されている半導体装置とその製造方法に関する。
【背景技術】
【０００２】
パッケージ化された半導体素子を直列に接続した半導体装置が普及している。例えば車載用として、パワーＭＯＳやＩＧＢＴなどの大電力を制御する縦型の半導体素子をパッケージ化して、回路基板上に面実装して直列に接続した半導体装置が普及している。
【０００３】
図２３に、パッケージ化されたパワーＭＯＳを直列に接続した従来の半導体装置２００の断面図の一例を示す。半導体装置２００は、第１のパッケージ化されたパワーＭＯＳ８２と、第２のパッケージ化されたパワーＭＯＳ７８と、回路基板９２を備えている。第１のパッケージ化されたパワーＭＯＳ８２と、第２のパッケージ化されたパワーＭＯＳ７８は、それぞれ回路基板９２上に面実装されている。
【０００４】
第１のパッケージ化されたパワーＭＯＳ８２は、縦型のパワーＭＯＳ８４と、そのパワーＭＯＳ８４を覆う封止樹脂７０を備えている。パワーＭＯＳ８４は、上面の一部に露出している第１ゲート電極８８と、上面の残部に露出している第１ソース電極８９と、下面に露出している第１ドレイン電極９０を備えている。第１ソース電極８９は、ボンディングワイヤ５８ｃと、第１ソース端子９６ｃと、ハンダ９４を介して回路基板９２上の第１ソース回路７６ｃに接続されている。第１ゲート電極８８は、ボンディングワイヤ５８ｄと、第１ゲート端子９６ａと、ハンダ９４を介して回路基板９２上の第１ゲート回路７６ａに接続されている。第１ドレイン電極９０は、第１ドレイン端子９６ｂと、ハンダ９４を介して回路基板９２上の第１ドレイン回路７６ｂに接続されている。
【０００５】
第２のパッケージ化されたパワーＭＯＳ７８は、縦型のパワーＭＯＳ６４と、そのパワーＭＯＳ６４を覆う封止樹脂７０を備えている。第２のパッケージ化されたパワーＭＯＳ７８の構造は第１のパッケージ化されたパワーＭＯＳ８２の構造と同様である。パワーＭＯＳ６４は、上面の一部に露出している第２ゲート電極６８と、上面の残部に露出している第２ソース電極６９と、下面に露出している第２ドレイン電極８０を備えている。第２ソース電極６９は、ボンディングワイヤ５８ａと、第２ソース端子９６ｆと、ハンダ９４を介して回路基板９２上の第２ソース回路７６ｆに接続されている。第２ゲート電極６８は、ボンディングワイヤ５８ｂと、第２ゲート端子９６ｄと、ハンダ９４を介して回路基板９２上の第２ゲート回路７６ｄに接続されている。第２ドレイン電極８０は、第２ドレイン端子９６ｅと、ハンダ９４を介して回路基板９２上の第２ドレイン回路７６ｅに接続されている。回路基板９２上では、第１ソース回路７６ｃと第２ドレイン回路７６ｅが接続されている。
【０００６】
図２４に、半導体装置２００の一部の斜視図を示す。パッケージ化されたパワーＭＯＳ８２、７８は、それぞれハンダ９４を介して回路基板９２上に面実装されている。第２ドレイン回路７６ｅは、回路基板９２上で第１ソース回路７６ｃと電気的に接続されている。第２ドレイン回路７６ｅと第１ソース回路７６ｃを接続する回路は分岐しており、分岐している回路は中間回路７６ｇに接続されている。中間回路７６ｇからパワーＭＯＳ６４のドレイン電流の一部を外部へ取り出すことができる。
【０００７】
次に、半導体装置２００の動作を説明する。半導体装置２００は、外部から電流を流したり外部へ電流を取り出したりすることができる５つの回路７６ａ、７６ｂ、７６ｄ、７６ｆ、７６ｇを備えている。第２ソース回路７６ｆと第２ゲート回路７６ｄをオンすることによって、パワーＭＯＳ６４がオンされる。パワーＭＯＳ６４がオンされることによって、第２ドレイン回路７６ｅにドレイン電流が流れる。そのドレイン電流の一部を利用して第１ソース回路７６ｃをオンして、さらに第１ゲート回路７６ａをオンすることによって、パワーＭＯＳ８４がオンされる。パワーＭＯＳ８４がオンされると第１ドレイン回路７６ｂにドレイン電流が流れ、そのドレイン電流を外部へ取り出すことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置２００は、パッケージ化された２つのパワーＭＯＳ８２、７８をそれぞれ回路基板９２上に並べて面実装するため、実装するために必要な基板面積が大きい。また、回路基板９２上に回路配線を設けて２つのパッケージ化されたパワーＭＯＳ８２、７８を接続しているため、回路配線のインダクタンスによるノイズの影響も懸念される。
【０００９】
一方、２つのパッケージ化されたパワーＭＯＳ８２、７８を積層することによって、面実装するために必要な基板面積を低減させることができ、かつ回路配線によるノイズの影響を解消することができる。このように、２つのパッケージを積層する構造は、Package on Package構造（以下、ＰｏＰ構造と記載する）として知られている。しかしながら、パワーＭＯＳ８２、７８のような縦型の半導体素子のＰｏＰ構造を備えている半導体装置はこれまで提案されていない。
【００１０】
２つのパッケージ化された縦型のパワーＭＯＳが積層しているＰｏＰ構造を形成するためには、上段に積層しているパワーＭＯＳのドレイン電極と下段のパワーＭＯＳのソース電極を接続することが必要となる。２つの電極をボンディングワイヤで接続すると、ワイヤによるノイズの影響が懸念される。
【００１１】
本発明は、上記の課題を解決するために提案された。すなわち、本発明は、縦型の半導体素子のＰｏＰ構造を備えており、かつ半導体素子間の接続にワイヤを用いることがない半導体装置を提案する。また、そのような半導体装置を製造する方法を提供することをも目的とする。
【課題を解決するための手段】
【００１２】
本発明は、回路基板上に第１のパッケージ化された半導体素子と第２のパッケージ化された半導体素子が順に積層されている半導体装置に関する。
本発明の半導体装置は、第１のパッケージ化された半導体素子が、上面の一部に露出している第１制御電極と、上面の残部に露出している第１上主電極と、下面に露出している第１下主電極を備えている。すなわち、本発明の半導体装置では、第１のパッケージ化された半導体素子が縦型の半導体素子である。半導体素子の種類は限定されない。縦型の半導体素子であれば、例えばパワーＭＯＳであってもよいし、ＩＧＢＴであってもよい。第１制御電極は複数の電極に分割されていてもよい。制御電極のうちのいくつかは半導体装置の状態を検出して制御に資するための状態量をとりだすための電極であってもよい。
【００１３】
本発明の半導体装置は、第１のパッケージ化された半導体素子が、半導体素子の電極以外の部分を覆う封止樹脂と、第１制御電極に導電材料を介して接続されているとともに封止樹脂の上面から露出している第１制御導電板と、第１上主電極に導電材料を介して接続されているとともに封止樹脂の上面から露出している第１上主導電板と、第１下主電極に導電材料を介して接続されているとともに封止樹脂の下面から露出している第１下主導電板を備えている。導電板の材料は限定されない。また、導電材料も限定されない。例えばハンダであってもよいし、異方性導電材料であってもよい。制御導電板が複数個に分割されている場合には、制御導電板も複数に分割されている。
【００１４】
本発明の半導体装置では、第１のパッケージ化された半導体素子が、封止樹脂を厚み方向に貫通しているとともに封止樹脂の下面から露出している複数の導電路群を備えている。導電路群は、主導電路と、中間導電路と、第１制御導電路と、第２制御導電路を備えている。導電路群を構成する材料は１種類に限定されない。複数の導電板が導電材料を介して接続されて１つの導電路となっているものを含む。導電路群の各々は互いに接しておらず、封止樹脂を介して他の導電路と絶縁されている。
【００１５】
本発明の半導体装置では、主導電路が、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している主導電路用導電板を備えている。中間導電路が、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している中間導電板を備えている。第１制御導電路が、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している中継導電板を備えている。第２制御導電路が、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している第２制御導電路用導電板を備えている。導電板の材料は限定されない。
【００１６】
本発明の半導体装置は、第２のパッケージ化された半導体素子が、上面の一部に露出している第２制御電極と、上面の残部に露出している第２上主電極と、下面に露出している第２下主電極を備えている。すなわち、本発明の半導体装置では、第２のパッケージ化された半導体素子が縦型の半導体素子である。半導体素子の種類は限定されない。縦型の半導体素子であれば、例えばパワーＭＯＳであってもよいし、ＩＧＢＴであってもよい。
【００１７】
本発明の半導体装置では、第２のパッケージ化された半導体素子が、半導体素子の第２下主電極以外の部分を覆う封止樹脂と、第２上主電極に導通するとともに封止樹脂の下面から露出している主端子と、第２制御電極に導通するとともに封止樹脂の下面から露出している制御端子を備えている。主端子と制御端子の各々は半導体素子と導通していればよく、接続手段は限定されない。例えばボンディングワイヤによって接続されていてもよい。
【００１８】
本発明の半導体装置では、第２のパッケージ化された半導体素子が、第２下主電極に導電材料を介して接続されているとともに封止樹脂の下面から露出している第２下主導電板と、封止樹脂の下面から露出している中継端子を備えている。中継端子は第２のパッケージ化された半導体素子と接続されていない。
【００１９】
本発明の半導体装置では、主端子が導電材料を介して主導電路用導電板に接続されており、第２下主導電板が導電材料を介して中間導電板および第１上主導電板に接続されており、中継端子が導電材料を介して第１制御導電板および中継導電板に接続されており、制御端子が導電材料を介して第２制御導電路用導電板に接続されている。すなわち、主導電路は、主端子を介して第２上主電極に導通している。第２下主電極は、第２下主導電板を介して中間導電板および第１上主電極に導通している。第１制御導電路は、中継端子を介して第１制御電極に導通している。第２制御導電路は、制御端子を介して第２制御電極に導通している。
【００２０】
本発明の半導体装置は、導電路群の各々の下面および第１下主導電板が導電材料を介して回路基板に接続されている。上主電極から下主電極に電流が流れる場合、基板回路から主導電路に電流を流すとともに第２制御導電路に電流を流すことによって、第２のパッケージ化された半導体素子がオンされる。第２のパッケージ化された半導体素子がオンされると、第２下主導電板に電流が流れる。その電流の一部は中間導電路に流れる。残りの電流は第１上主電極に流れる。このとき第１制御導電路に電流を流すことによって、第１制御電極に電流が流れ、第１のパッケージ化された半導体素子がオンされる。第１のパッケージ化された半導体素子がオンされると、第１下主導電板に電流が流れ、その電流を外部へ取り出すことができる。
【００２１】
本発明の半導体装置によると、パッケージ化された２つの縦型の半導体素子が積層されているＰｏＰ構造を実現することができる。２つのパッケージを上下に積層することによって、横に並べて面実装する場合に比べて、面実装するために必要な基板面積を低減することができる。半導体装置の小型化を実現することができる。
さらに、本発明の半導体装置によると、第１のパッケージ化された半導体素子と第２のパッケージ化された半導体素子の間が導電材料を介して接続されている。そのため、半導体素子間を接続するためにボンディングワイヤを用いることがない。半導体素子間を接続するワイヤをなくすことによってノイズが低減されるため、高速スイッチングを実現することができる。
【００２２】
本発明の他の半導体装置は、回路基板上にｎ個のパッケージ化された半導体素子が順に積層されている半導体装置に関する。
本発明の他の半導体装置は、ｋ段目（１≦ｋ≦ｎ−１）に積層されているパッケージ化された半導体素子が、半導体素子の上面の一部に露出している第ｋ制御電極と、半導体素子の上面の残部に露出している第ｋ上主電極と、半導体素子の下面に露出している第ｋ下主電極を備えている。すなわち、本発明の他の半導体装置では、ｋ段目に積層されているパッケージ化された半導体素子が縦型の半導体素子である。
【００２３】
本発明の他の半導体装置は、ｋ段目に積層されているパッケージ化された半導体素子が、半導体素子の電極以外の部分を覆う封止樹脂と、第ｋ制御電極に導電材料を介して接続されているとともに封止樹脂の上面から露出している第ｋ制御導電板と、第ｋ上主電極に導電材料を介して接続されているとともに封止樹脂の上面から露出している第ｋ上主導電板と、第ｋ下主電極に導電材料を介して接続されているとともに封止樹脂の下面から露出している第ｋ下主導電板と、封止樹脂を厚み方向に貫通しているとともに封止樹脂の下面から露出している複数の導電路群を備えている。その導電路群は、１個の主導電路と、ｎ−ｋ個の中間導電路群と、ｎ−ｋ+１個の制御導電路群を備えている。例えば、ｎが５のとき、３段目に積層されているパッケージ化された半導体素子は、１個の主導電路と、２個の中間導電路群と、３個の制御導電路群を備えている。
【００２４】
本発明の他の半導体装置では、ｋ段目に積層されているパッケージ化された半導体素子の中間導電路群のうちｘ個目（１≦ｘ≦ｎ−ｋ）の中間導電路を第ｋ＋ｘ中間導電路とし、制御導電路群のうちｙ個目（１≦ｙ≦ｎ−ｋ＋１）の制御導電路を第ｋ＋ｙ−１制御導電路とする。例えば、ｎ＝５のとき、２段目に積層されているパッケージ化された半導体素子の中間導電路群のうち３個目の中間導電路を第５中間導電路とし、制御導電路群のうち３個目の制御導電路を第４制御導電路とする。
【００２５】
本発明の他の半導体装置のｋ段目に積層されているパッケージ化された半導体素子では、第ｋ＋１中間導電路がその上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している中間導電板を備えている。第ｋ＋ｘ（ここでｘ≧２）中間導電路は、その上面に導電材料を介して接続されているとともに前記封止樹脂の上面から露出している第ｘ＋ｋ中間接続導電板を備えている。例えば、ｎ＝５のとき、２段目に積層されているパッケージ化された半導体素子では、第３中間導電路が中間導電板を備えており、第４中間導電路は第４中間接続導電板を備えており、第５中間導電路は第５中間接続導電板を備えている。
【００２６】
本発明の他の半導体装置のｋ段目に積層されているパッケージ化された半導体素子では、第ｋ制御導電路がその上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している中継導電板を備えている。第ｋ＋ｙ−１（ここでｙ≧２）制御導電路は、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している第ｋ＋ｙ−１制御導電路用導電板を備えている。例えば、ｎ＝５のとき、２段目に積層されているパッケージ化された半導体素子の第２制御導電路が中継導電板を備えており、第３制御導電路が第３制御導電路用導電板を備えており、第４制御導電路が第４制御導電路用導電板を備えており、第５制御導電路が第５制御導電路用導電板を備えている。
【００２７】
本発明の他の半導体装置のｋ段目に積層されているパッケージ化された半導体素子では、主導電路が、その上面に導電材料を介して接続されているとともに封止樹脂の上面から露出している主導電路用導電板を備えている。ｎ段目以外のパッケージ化された半導体素子の各々には、１個の主導電路が形成されている。さらに、１段目を除くｋ段目に積層されているパッケージ化された半導体素子は、封止樹脂の下面から露出している中継端子を備えている。
【００２８】
本発明の他の半導体装置のｎ段目に積層されているパッケージ化された半導体素子は、半導体素子の上面の一部に露出している第ｎ制御電極と、半導体素子の上面の残部に露出している第ｎ上主電極と、半導体素子の下面に露出している第ｎ下主電極を備えている。すなわち、本発明の他の半導体装置では、ｎ段目に積層されているパッケージ化された半導体素子が縦型の半導体素子である。
【００２９】
本発明の他の半導体装置のｎ段目に積層されているパッケージ化された半導体素子は、半導体素子の第ｎ下主電極以外の部分を覆う封止樹脂と、第ｎ制御電極に導通するとともに封止樹脂の下面から露出している第ｎ制御端子と、第ｎ上主電極に導通するとともに封止樹脂の下面から露出している第ｎ主端子と、第ｎ下主電極に導電材料を介して接続されているとともに封止樹脂の下面から露出している第ｎ下主導電板と、封止樹脂の下面から露出している中継端子を備えている。
【００３０】
本発明の他の半導体装置のｋ段目（ここでｋはｎ−１以外）に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間では、ｋ＋１段目に積層されているパッケージ化された半導体素子の主導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の主導電路用導電板に接続されている。例えば、ｎ＝５のとき、３段目に積層されているパッケージ化された半導体素子の主導電路と４段目に積層されているパッケージ化された半導体素子の主導電路が主導電板を介して接続されている。
【００３１】
本発明の他の半導体装置のｋ段目（ここでｋはｎ−１以外）に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間では、ｋ＋１段目に積層されているパッケージ化された半導体素子の第ｋ＋ｘ中間導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の第ｋ＋ｘ中間接続導電板に接続されている。例えば、ｎ＝５のとき、３段目に積層されているパッケージ化された半導体素子の第４中間導電路と２段目に積層されているパッケージ化された半導体素子の第４中間導電路が中間接続導電板を介して接続されている。
【００３２】
本発明の他の半導体装置のｋ段目（ここでｋはｎ−１以外）に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間では、ｋ＋１段目に積層されているパッケージ化された半導体素子の第ｋ＋ｙ−１制御導電路が導電材料を介してｋ段目に積層されているパッケージ化された半導体素子の第ｋ＋ｙ−１制御導電路用導電板に接続されている。例えば、ｎ＝５のとき、３段目に積層されているパッケージ化された半導体素子の第４制御導電路と２段目に積層されているパッケージ化された半導体素子の第４制御導電路が第４制御導電路用導電板を介して接続されている。
【００３３】
本発明の他の半導体装置のｋ段目（ここでｋはｎ−１以外）に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間では、ｋ＋１段目のパッケージ化された半導体素子の第ｋ＋１下主導電板が導電材料を介してｋ段目のパッケージ化された半導体素子の中間導電板および第ｋ上主導電板に接続されている。例えば、ｎ＝５のとき、３段目に積層されているパッケージ化された半導体素子の第３下主導電板が、２段目に積層されているパッケージ化された半導体素子の中間導電路と第２上主電極にそれぞれ中間導電板と第２上主導電板を介して接続されている。
【００３４】
本発明の他の半導体装置のｋ段目（ここでｋはｎ−１以外）に積層されているパッケージ化された半導体素子とｋ＋１段目に積層されているパッケージ化された半導体素子の間では、ｋ＋１段目のパッケージ化された半導体素子の中継端子が導電材料を介してｋ段目のパッケージ化された半導体素子の第ｋ制御導電板および中継導電板に接続されている。例えば、ｎ＝５のとき、３段目に積層されているパッケージ化された半導体素子の中継端子が、２段目に積層されているパッケージ化された半導体素子の第２制御導電路と第２制御電極にそれぞれ中継導電板と第２制御導電板を介して接続されている。
【００３５】
本発明の他の半導体装置は、ｎ−１段目のパッケージ化された半導体素子とｎ段目のパッケージ化された半導体素子の間では、主端子が導電材料を介して主導電路に接続されている。ｎ段目のパッケージ化された半導体素子の第ｎ下主導電板が導電材料を介してｎ−１段目のパッケージ化された半導体素子の中間導電板および第ｎ−１上主電極に接続されている。ｎ段目のパッケージ化された半導体素子の第ｎ中継端子が導電材料を介してｎ−１段目のパッケージ化された半導体素子の第ｎ−１制御導電板および中継導電板に接続されている。制御端子が導電材料を介して第ｎ制御導電路用導電板に接続されている。
【００３６】
本発明の他の半導体装置は、１段目のパッケージ化された半導体素子の導電路群の各々の下面および第１下主導電板が導電材料を介して回路基板に接続されている。上主電極から下主電極に電流が流れる場合、基板回路から主導電路に電流を流すことによって、主導電路から第ｎ上主電極に電流が流れる。基板回路から第ｎ制御導電路に電流を流すことによって、第ｎ制御導電路から第ｎ制御電極に電流が流れる。両者の電流を流すことによって、ｎ段目（最上段）のパッケージ化された半導体素子がオンされる。ｎ段目のパッケージ化された半導体素子がオンされると、第ｎ下主導電板に電流が流れる。その電流の一部は第ｎ下主導電板に接続されている中間導電路に流れる。残りの電流はｎ−１段目のパッケージ化された半導体素子の第ｎ−１上主電極に流れる。このとき、第ｎ−１制御電極と接続されている第ｎ−１制御導電路に電流を流すことによって、ｎ−１段目のパッケージ化された半導体素子がオンされる。
【００３７】
本発明の他の半導体装置は、ｎ−１段目のパッケージ化された半導体素子がオンされると、第ｎ−１下主導電板に電流が流れる。その電流の一部は第ｎ−１下主導電板に接続されている中間導電路に流れる。残りの電流は第ｎ−２上主電極に流れる。このとき、第ｎ−２制御電極と接続されている第ｎ−２制御導電路に電流を流すことによって、ｎ−２段目のパッケージ化された半導体素子がオンされる。以降、同様の手順によってｎ−３段目から１段目までのパッケージ化された半導体素子がオンされる。１段目のパッケージ化された半導体素子がオンされると、１段目のパッケージ化された半導体素子の第１下主導電板に電流が流れ、その電流を外部へ取り出すことができる。
【００３８】
上記の半導体装置によると、３個以上のパッケージ化された縦型の半導体素子が順に積層されている構造を実現することができる。３個以上のパッケージ化された半導体素子を順に積層することによって、横に３個以上のパッケージ化された半導体素子を並べて面実装する場合に比べて、面実装するために必要な基板面積を大きく低減することができる。半導体装置の小型化を実現することができる。
さらに、上記の半導体装置によると、各々のパッケージ化された半導体素子の間が導電材料を介して接続されている。そのため、半導体素子間を接続するためにボンディングワイヤを用いることがない。半導体素子間を接続するワイヤをなくすことによってノイズが低減されるため、高速スイッチングを実現することができる。
【００３９】
本発明の半導体装置を製造する方法は、第１のパッケージ化された半導体素子を製造する方法（以下、第１パッケージの製造方法と記載する）に関する。第２のパッケージ化された半導体素子は、後記するように従来の製造方法によって製造することができる。
本発明の第１パッケージの製造方法は、第１導電板の上面にパターニングされた開孔をもつ金属めっき又はレジスト膜を形成する工程（第１マスク形成工程）を備えている。
本発明の第１パッケージの製造方法は、第１マスク形成工程の後に金属めっき又はレジスト膜をマスクとして上面側から第１導電板を貫通しない深さまでエッチングして複数の凸部群を形成する工程（第１エッチング工程）を備えている。エッチング方法は限定されない。等方性エッチングを行ってもよいし、異方性エッチングを行ってもよい。レジスト膜をマスクとした場合、第１エッチング工程の後にアッシングによってレジスト膜を除去する。
【００４０】
本発明の第１パッケージの製造方法は、第１エッチング工程でエッチングした範囲に半導体素子を接続固定する工程（接続固定工程）を備えている。半導体素子の接続固定方法としては、例えばダイボンディングなどを行う。半導体素子を第１導電板に接続固定することによって、半導体素子の第１下主電極と第１導電板が導通する。
本発明の第１パッケージの製造方法では、複数の凸部群の上面と半導体素子の第１上主電極と第１制御電極の各々に導電材料を介して接続された第２導電板を形成する工程（電極形成工程）を備えている。第２導電板は、個々に分離されている導電板を用いてもよいし、１枚の連続する導電板を分離したものを用いてもよい。また、導電材料にはハンダを用いてもよいし、異方性導電材料など他の導電材料を用いてもよい。
本発明の第１パッケージの製造方法は、半導体素子の電極以外の部分と第１導電板を覆うとともに第２導電板が露出するように樹脂封止をする工程（封止工程）を備えている。
【００４１】
本発明の第１パッケージの製造方法では、第１導電板を下面側からエッチングして第１下主電極と複数の凸部群の各々が絶縁されるように第１導電板の一部を除去する工程を備えている。エッチング方法は限定されない。等方性エッチングを行ってもよいし、異方性エッチングを行ってもよい。第１導電板の上面側は封止樹脂で覆われているため、封止樹脂がエッチングストップとなり、下面側からのエッチングの進行が停止する。ここで下面側とは、上面を表面とした場合の裏面側のことを指す。このエッチングによって、封止樹脂を厚み方向に貫通しているともに両端が封止樹脂から露出している複数の導電路群が形成される。
【００４２】
上記の製造方法によって、本発明の第１のパッケージ化された半導体素子を製造することができる。
第２のパッケージ化された半導体素子は、従来のパッケージ化された半導体素子の製造方法と同様の工程によって製造することができる。本方法によって製造した第１のパッケージ化された半導体素子の導電路群と第２主導電板の各々を回路基板上に導電材料を介して接続する。さらに、従来の製造方法で製造した第２のパッケージ化された半導体素子を第１のパッケージ化された半導体素子に積層して、導電材料を介してパッケージ化された半導体素子の間を接続することによって、半導体装置を製造することができる。パッケージ化された縦型の半導体素子のＰｏＰ構造を備えている半導体装置を製造することができる。
【００４３】
上記の製造方法によって製造した半導体装置によると、２つのパッケージを上下に積層することによって、横に並べて面実装する場合に比べて、面実装するために必要な基板面積を低減することができる。半導体装置の小型化を実現することができる。
さらに、上記の製造方法によって製造した半導体装置によると、第１のパッケージ化された半導体素子と第２のパッケージ化された半導体素子の間が導電材料を介して接続されている。そのため、半導体素子間のワイヤをなくすことによってノイズが低減されるため、高速スイッチングを実現することができる。本発明の製造方法によって第１のパッケージ化された半導体素子を製造することによって、縦型半導体素子のＰｏＰ構造を備えており、かつ半導体素子間の接続にボンディングワイヤを用いることがない半導体装置を製造することができる。
【００４４】
本発明の第１パッケージの製造方法では、電極形成工程で用いる第２導電板が１枚の連続する導電板であり、封止工程では第１導電板と第２導電板の間を封止樹脂で充填し、封止工程の後に第２導電板の表面にパターニングされた開孔をもつ金属めっき又はレジスト膜を形成する第２マスク形成工程と、第２マスク形成工程の後に金属めっき又はレジスト膜をマスクとして第２導電板をエッチングして第１上主電極と第１制御電極と複数の凸部群の各々が絶縁されるように第２導電板の一部を除去する第２エッチング工程をさらに備えていることが好ましい。
【００４５】
上記の製造方法によると、１枚の連続する導電板を第２導電板として複数の凸部群の上面と半導体素子の第１上主電極と第１制御電極の各々に接続し、その後、第２導電板をエッチングして分離する。そのため、複数の凸部群の上面と半導体素子の第１上主電極と第１制御電極の各々に対して、個々に第２導電板を接続する必要がない。また、複数の凸部群の上面と半導体素子の第１主電極と制御電極の各々に接続されている分離後の第２導電板が同一平面上に形成される。さらに、封止工程では第１導電板と第２導電板の間に封止樹脂を充填するため、樹脂封止するために金型を必要としない。封止工程を簡単に行うことができる。
【００４６】
本発明の第１パッケージの製造方法では、電極形成工程で用いる第２導電板が１枚の連続する導電板であり、接続固定工程の後に第１導電板の表面にレジスト膜を形成し、その後に第２マスク形成工程と第２エッチング工程と封止工程を順に行い、封止工程では第２導電板を覆うように樹脂封止を行い、かつその後に第２導電板が露出するまで封止樹脂を上面側から研磨する工程をさらに備えていることが好ましい。
【００４７】
上記の製造方法によると、１枚の導電板を第２導電板として複数の凸部群の上面と半導体素子の第１主電極と制御電極の各々に接続し、その後、第２導電板をエッチングして分離する。そのため、複数の凸部群の上面と半導体素子の第１上主電極と第１制御電極の各々に対して、個々に第２導電板を接続する必要がない。また、封止工程の後に封止樹脂の上面側を研磨して第２導電板を露出させるため、封止樹脂と第２導電板の上面を同一面内に形成することができる。第１のパッケージ化された半導体素子の上面側を平坦に形成することができる。
【発明の効果】
【００４８】
本発明によると、縦型半導体素子のＰｏＰ構造を備えており、かつ半導体素子間の接続にボンディングワイヤを用いることがない半導体装置を提供することができる。また、そのような半導体装置を製造する方法をも提供することができる。さらに、３個以上のパッケージ化された縦型半導体素子が積層されている構造を備えており、かつ半導体素子間の接続にボンディングワイヤを用いることがない半導体装置をも提供することができる。
【発明を実施するための最良の形態】
【００４９】
下記に説明する実施例の好ましい特徴を列記する。
（第１特徴）  パッケージ内に用いる導電材料として高融点ハンダを用いるとともに第１ソース導電板内と第１ゲート導電板内の１箇所以上にパッケージの外側まで開孔する切りかき溝を形成する。
【実施例】
【００５０】
（第１実施例）
図１に、本発明の第１実施例である半導体装置１００の断面図を示す。半導体装置１００は、パッケージ化された２つの縦型のパワーＭＯＳ３２、２８を備えている。半導体装置１００は、ＰｏＰ構造を備えている。下段のパッケージ内のパワーＭＯＳ３４は、High-side MOS３４である。上段に積層されているパッケージ内のパワーＭＯＳ２２は、Low-side MOS２２である。半導体装置１００は、回路基板２上にパッケージ化されたHigh-side MOS３２（以下、下段パッケージ３２と記載する）とパッケージ化されたLow-side MOS２８（以下、上段パッケージ２８と記載する）が順に積層されている。
【００５１】
High-side MOS３４は、上面の一部に露出している第１ゲート電極（第１制御電極）３８と、上面の残部に露出している第１ソース電極（第１上主電極）３９と、下面に露出している第１ドレイン電極（第１下主電極）４０を備えている。
Low-side MOS２２は、上面の一部に露出している第２ゲート電極（第２制御電極）２６と、上面の残部に露出している第２ソース電極（第２上主電極）２０と、下面に露出している第２ドレイン電極（第２下主電極）２４を備えている。
【００５２】
下段パッケージ３２は、High-side MOS３４の電極以外の部分が封止樹脂３０によって覆われている。第１ゲート電極３８には高融点ハンダ８を介して第１ゲート導電板（第１制御導電板）１０ｃが接続されている。第１ソース電極３９には高融点ハンダ８を介して第１ソース導電板（第１上主導電板）１０ｄが接続されている。第１ドレイン電極４０にはダイボンディングによって第１ドレイン導電板（第１下主導電板）６ｃが接続固定されている。なお、第１ドレイン電極４０と第１ドレイン導電板６ｃを接続しているハンダは図示していない。第１ソース導電板１０ｄと第１ゲート導電板１０ｃはそれぞれ封止樹脂３０の上面から露出している。第１ドレイン導電板６ｃは封止樹脂３０の下面から露出している。
【００５３】
下段パッケージ３２は、さらに封止樹脂３０の厚み方向に貫通しているとともに封止樹脂３０の下面から露出している複数の導電路群６ａ、６ｂ、６ｄ、６ｅを備えている。これらの導電路群は、ソース導電路（主導電路）６ｅと、中間導電路６ｄと、第１ゲート導電路（第１制御導電路）６ｂと、第２ゲート導電路（第２制御導電路）６ａを備えている。
【００５４】
上段パッケージ２８は、Low-side MOS２２の第２ドレイン電極２４以外の部分が封止樹脂３０によって覆われている。第２ゲート電極２６はボンディングワイヤ１８ｂによってゲート端子（制御端子）１６ａに接続されている。第２ソース電極２０はボンディングワイヤ１８ａによってソース端子（主端子）１６ｄに接続されている。第２ドレイン電極２４はダイボンディングによって第２ドレイン導電板（第２下主導電板）１６ｃに接続固定されている。なお、第２ドレイン電極２４と第２ドレイン導電板１６ｃを接続しているハンダは図示していない。上段パッケージ２８はさらに中継端子１６ｂを備えている。中継端子１６ｂはLow-side MOS２２と接続されていない。ソース端子１６ｄと第２ドレイン導電板１６ｃと中継端子１６ｂとゲート端子１６ａはそれぞれ封止樹脂３０の下面から露出している。
【００５５】
半導体装置１００について、下段パッケージ３２と上段パッケージ２８の接続部分の構造を説明する。ソース端子１６ｄは、ハンダ１４を介してソース導電路６ｅに導通するソース導電路用導電板（主導電路用導電板）１０ｆに接続されている。第２ドレイン導電板１６ｃは、ハンダ１４を介して中間導電路６ｄに導通する中間導電板１０ｅおよび第１ソース導電板１０ｄに接続されている。中継端子１６ｂは、ハンダ１４を介して第１ゲート電極３８に導通する第１ゲート導電板１０ｃおよび第１ゲート導電路６ｂに導通する中継導電板１０ｂに接続されている。ゲート端子１６ａは、ハンダ１４を介して第２ゲート導電路６ａに導通する第２ゲート導電路用導電板（第２制御導電路用導電板）１０ａに接続されている。すなわち、ソース導電路６ｅは、ソース端子１６ｄを介してLow-side MOS２２の第２ソース電極２０に導通している。Low-side MOS２２の第２ドレイン電極２４は、第２ドレイン導電板１６ｃを介して中間導電路６ｄおよびHigh-side MOS３４の第１ソース電極３９に導通している。第１ゲート導電路６ｂは、中継端子１６ｂを介してHigh-side MOS３４の第１ゲート電極３８に導通している。第２ゲート導電路６ａは、ゲート端子１６ａを介してLow-side MOS２２の第２ゲート電極２６に導通している。
【００５６】
半導体装置１００は、導電路群および第１ドレイン導電板６ｃがハンダを介して回路基板２に接続されている。ソース回路３６ｅからソース導電路６ｅに電流を流すとともに第２ゲート回路３６ａから第２ゲート導電路６ａに電流を流すことによって、Low-side MOS２２がオンされる。Low-side MOS２２がオンされると、第２ドレイン導電板１６ｃに電流が流れる。その電流の一部は中間導電路６ｄを介して中間回路３６ｄから取り出すことができる。残りの電流はHigh-side MOS３４の第１ソース電極３９に流れる。同時に第１ゲート回路３６ｂから第１ゲート導電路６ｂに電流を流すことによって、High-side MOS３４の第１ゲート電極３８に電流が流れ、High-side MOS３４がオンされる。High-side MOS３４がオンされると、第１ドレイン導電板６ｃに電流が流れ、その電流をドレイン回路３６ｃから外部へ取り出すことができる。
【００５７】
半導体装置１００は、パッケージ化された２つの縦型のパワーＭＯＳ３２、２８が積層されているＰｏＰ構造を備えている。２つのパッケージを上下に積層することによって、横に並べて面実装する場合に比べて、面実装するために必要な基板面積を低減することができる。半導体装置の小型化を実現することができる。
さらに、半導体装置１００は、下段パッケージ３２と上段パッケージ２８の間がハンダ１４を介して接続されている。そのため、パッケージ間を接続するためにボンディングワイヤを用いることがない。パワーＭＯＳ３２、２８間を接続するワイヤをなくすことによってノイズが低減されるため、高速スイッチングを実現することができる。
【００５８】
次に、半導体装置１００を製造する方法について説明する。
図２〜図７に、半導体装置１００の下段パッケージ３２を製造する方法の一例を示す。上段パッケージ２８は、後記するように従来の製造方法によって製造することができる。
まず、図２に示すように、Ｃｕなどの金属を材料とする第１導電板６を用意する。
次に、図３に示すように、パターニングされた開孔をもつレジスト膜を形成する（第１マスク形成工程）。その後、そのレジスト膜をマスクとして第１導電板６を貫通しない深さまでエッチングして、複数の凸部群９を形成する（第１エッチング工程）。エッチング方法は限定されない。等方性エッチングを行ってもよいし、異方性エッチングを行ってもよい。その後、アッシングによりレジスト膜を除去する。
【００５９】
次に、図４に示すように、第１エッチング工程でエッチングした範囲７にHigh-side MOS３４をダイボンディングによって接続固定する（接続固定工程）。なお、High-side MOS３４と第１導電板６を接続しているハンダは図示していない。
次に、図５に示すように、複数の凸部群９の上面とHigh-side MOS３４の第１ソース電極３９と第１ゲート電極３８の各々に高融点ハンダ８を介して第２導電板１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆをそれぞれ個々に接続する（電極形成工程）。このとき、第２導電板１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆが同一平面上に接続されるように高さを調整する。
次に、図６に示すように、High-side MOS３４の電極以外の部分と第１導電板６を覆うとともに第２導電板１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆの上面がそれぞれ露出するように封止樹脂３０で樹脂封止する（封止工程）。
【００６０】
次に、図７に示すように、第１導電板６の下面側にエッチングする部分が開孔されたマスクをレジスト膜などで形成した後、第１導電板６を下面側からエッチングして第１ドレイン電極４０と複数の凸部群９の各々が絶縁されるように第１導電板６の一部を除去する。エッチング方法は限定されない。等方性エッチングを行ってもよいし、異方性エッチングを行ってもよい。その後、アッシングによりレジスト膜を除去する。第１導電板６の上面側は封止樹脂３０で覆われているため、封止樹脂３０がエッチングストップとなり、下面側からのエッチングの進行が停止する。このエッチングによって、High-side MOS３４と並列に形成されており、かつ封止樹脂３０を厚み方向に貫通しているともに両端が封止樹脂３０から露出している複数の導電路群が形成される。複数の導電路群の各々は、下面側から順に第１導電板６と高融点ハンダ８と第２導電板１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆが積層されて形成されている。
【００６１】
上記の製造方法によって、下段パッケージ３２を製造することができる。
従来の製造方法で使用する導電板は１枚である。１枚の導電板を用いて封止樹脂３０を貫通する導電路を形成しようとすると、パッケージの厚みと等しい導電板が必要となる。このように厚い導電板を用いると、エッチングをするときにサイドエッチング量が大きくなってしまい、導電路間の距離が大きくなってしまう。面実装するために必要となる基板面積を低減させることができない。本発明の下段パッケージ３２の製造方法によると、第１導電板６の上部に別の導電板を接続するため、厚い第１導電板６を用いる必要がない。導電路間の距離が大きくなってしまうことがない。
また、High-side MOS３４の電極部分は薄いため、従来の製造方法では、電極表面を露出させるとともにHigh-side MOS３４を覆うように樹脂封止することは難しい。しかしながら、本発明の下段パッケージ３２の製造方法によると、高融点ハンダ８と第２導電板１０ｃ、１０ｄによって電極部分が嵩上げされている。そのため、電極と接続されている第２導電板１０ｃ、１０ｄを露出させるとともにHigh-side MOS３４を覆うように樹脂封止することが容易である。
【００６２】
上段パッケージ２８は、従来の製造方法と同様の工程によって製造することができる。図８〜図１２に上段パッケージ２８を製造するための従来の製造方法の一例を示す。
まず、図８に示すように、Ｃｕなどの金属を材料とする第３導電板１６を用意する。
次に、図９に示すように、パターニングされた開孔をもつレジスト膜を形成する。その後、そのレジスト膜をマスクとして第３導電板１６を貫通しない深さまでエッチングして、凸部群５９を形成する。その後、アッシングによりレジスト膜を除去する。
次に、図１０に示すように、第３導電板１６をエッチングした範囲５７にLow-side MOS２２をダイボンディングによって接続固定する。このとき、Low-side MOS２２を接続する位置は、下段パッケージ３２と上段パッケージ２８を積層したときに、High-side MOS３４の第１ソース電極３９とLow-side MOS２２の第２ドレイン電極２４が厚み方向に重なる範囲に接続する。なお、Low-side MOS２２と第３導電板１６を接続しているハンダは図示していない。その後、Low-side MOS２２の第２ソース電極２０と第２ゲート電極２６をボンディングワイヤ１８ａ、１８ｂを用いてそれぞれ凸部群５９に接続する。
【００６３】
次に、図１１に示すように、Low-side MOS２２とボンディングワイヤ１８ａ、１８ｂと第３導電板１６を覆うように封止樹脂３０で樹脂封止する。
次に、図１２に示すように、エッチングする部分が開孔されたマスクを第３導電板１６の下面側にＡｕめっき１２で形成した後、第３導電板１６を下面側からエッチングして、第２ドレイン電極２４と凸部群５９の各々が絶縁されるように第３導電板１６の一部を除去する。封止樹脂３０がエッチングストップとなり、下面側からのエッチングの進行が停止する。第３導電板１６をエッチングすることによって、第３導電板１６が分離される（参照符号１６ａ、１６ｂ、１６ｃ、１６ｄ）。このとき、図１２に示すように、第２ドレイン電極２４に導通する第３導電板１６ｃ（第２ドレイン導電板１６ｃ）は、第２ドレイン電極２４よりも広い面積が残るようにエッチングすることが好ましい。後の工程で、第２ドレイン電極２４を第１ソース電極３９だけでなく中間導電路６ｄにも導通させるためである。
【００６４】
上記の製造方法によって、上段パッケージ２８を製造することができる。
下段パッケージ３２を回路基板２上にハンダ４を介して接続し、従来の製造方法で製造した上段パッケージ２８を下段パッケージ３２に積層して、ハンダ１４を介してパッケージ間を接続することによって半導体装置１００を製造することができる。パッケージ化されたパワーＭＯＳ３２、２８のＰｏＰ構造を備えている半導体装置１００を製造することができる。なお、下段パッケージ３２と上段パッケージの接続後、Ａｕめっき１２は、ハンダ１４中に拡散するため残存しない。
【００６５】
従来の製造方法を用いて、High-side MOS３４の第１ソース電極３９をLow-side MOS２２の第２ドレイン電極２４にハンダ８を介して直接接続した場合、熱ストレスによって半導体素子と電極の間にクラックが生じる可能性が高い。本発明の半導体装置１００の製造方法を用いると、ハンダ１４を挟んだ２枚の導電板を介して両電極間が接続されるため、このようなクラックの発生が抑制される。
また、電極群と導通している導電路群６ａ、６ｂ、６ｄ、６ｅは全て下段パッケージ３２を貫通して基板回路２に接続されており、面実装されているため、半導体装置１００の上部に導電路を形成する必要がない。
【００６６】
（第２実施例）
第２実施例である半導体装置１００の下段パッケージ３２を製造する他の方法を図１３〜図１６に示す。
接続固定工程までは第１実施例と同様の手順であるため、説明を省略する。
接続固定工程後に行う電極形成工程では、図１３に示すように、複数の凸部群９の上面とHigh-side MOS３４の第１ソース電極３９と第１ゲート電極３８に高融点ハンダ８を介して１枚の連続する第２導電板１０を接続する。
電極形成工程後に行う封止工程では、図１４に示すように、第１導電板６と第２導電板１０の間を封止樹脂３０で充填する。封止樹脂３０を２枚の導電板の間に充填するため、樹脂封止を行うために金型を用いることがない。樹脂封止を容易に行うことができる。
封止工程の後に、図１４に示すように、第２導電板１０の表面にＡｕめっき１２を形成する（第２マスク形成工程）。Ａｕめっき１２には、第１ソース電極３９と第１ゲート電極３８と複数の凸部群９の各々が絶縁されるようにエッチングされる範囲に開孔をもつパターンが形成されている。
【００６７】
第２マスク形成工程の後に、図１５に示すように、Ａｕめっき１２をマスクとして第２導電板１０をエッチングして複数の凸部群９と第１ソース電極３９と第１ゲート電極３８の各々が絶縁されるように第２導電板の一部を除去する（第２エッチング工程）。第２導電板１０をエッチングすることによって、第２導電板１０が分離される（参照符号１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ）。
第２マスク形成工程の後に、図１６に示すように、第１導電板６の下面側にエッチングする部分が開孔されたマスクをレジスト膜などで形成した後、第１導電板６を下面側からエッチングして第１ドレイン電極４０と複数の凸部群９の各々が絶縁されるように第１導電板６の一部を除去する。その後、レジスト膜を除去する。
【００６８】
上記の製造方法によっても、下段パッケージ３２を製造することができる。
上記の下段パッケージ３２の製造方法によると、１枚の連続する導電板を第２導電板１０として複数の凸部群９と第１ソース電極３９と第１ゲート電極３８の各々に接続し、その後、第２導電板１０をエッチングして分離する。そのため、複数の凸部群９の上面と第１ソース電極３９と第１ゲート電極３８の各々に対して、個々に第２導電板１０を接続する必要がない。また、複数の凸部群９の上面と半導体素子の第１ソース電極３９と第１ゲート電極３８の各々に接続されている分離後の第２導電板１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆを同一平面上に形成することができる。さらに、下段パッケージ３２の製造後に上面側にＡｕめっき１２が残存しているため、下段パッケージ３２にハンダ１４を介して上段パッケージ２８を接続するときにハンダ付け性がよい。
【００６９】
（第３実施例）
第３実施例である半導体装置１００の下段パッケージ３２を製造する他の方法を図１７〜図２２に示す。
接続固定工程までは第１実施例と同様の手順であるため、説明を省略する。
接続固定工程の後に、図１７に示すように、第１導電板６の表面にレジスト膜４２を形成する。
レジスト膜４２の形成後に行う電極形成工程では、図１８に示すように、複数の凸部群９の上面とHigh-side MOS３４の第１ソース電極３９と第１ゲート電極３８に高融点ハンダ８を介して１枚の連続する第２導電板１０を接続する。電極形成工程の後に、図１９に示すように、第２実施例と同様の手順によって、第２マスク形成工程と第２エッチング工程を順に行う。第２エッチング工程では、第１導電板６の表面にレジスト膜４２が形成されているため、第１導電板６がエッチングされてしまうことがない。
第２エッチング工程の後に行う封止工程では、図２０に示すように、第２導電板１０とＡｕめっき１２を覆うように樹脂封止を行う。
封止工程の後に、図２１に示すように、第２導電板１０が露出するまで封止樹脂３０を上面側から研磨する。なお、第３実施例の下段パッケージ３２の製造方法では、Ａｕめっき１２は研磨されてしまうため、下段パッケージ３２の製造後は残存しない。
研磨を行った後に、図２２に示すように、第１導電板６の下面側にエッチングする部分が開孔されたマスクをレジスト膜などで形成した後、第１導電板６を下面側からエッチングして第１ドレイン電極４０と複数の凸部群９の各々が絶縁されるように第１導電板６の一部を除去する。その後、レジスト膜を除去する。
【００７０】
上記の製造方法によっても、下段パッケージ３２を製造することができる。
上記の下段パッケージ３２の製造方法によると、１枚の連続する導電板を第２導電板１０として複数の凸部群９と第１ソース電極３９と第１ゲート電極３８の各々に接続し、その後、第２導電板１０をエッチングして分離する。そのため、複数の凸部群９の上面と第１ソース電極３９と第１ゲート電極３８の各々に対して、個々に第２導電板１０を接続する必要がない。また、封止工程の後に封止樹脂３０の上面側を研磨して第２導電板１０を露出させるため、封止樹脂３０と第２導電板１０の上面を同一面内に形成することができる。下段パッケージ３２の上面側を平坦に形成することができる。
【００７１】
本発明の半導体装置の製造方法では、パッケージ内に用いる導電材料として高融点ハンダを用いるとともに第１ソース導電板１０ｄ内と第１ゲート導電板１０ｃ内の１箇所以上にパッケージの外側まで開孔する切りかき溝を形成することが好ましい。高融点ハンダまたは合金化させた高融点ハンダを用いることによって、回路基板への実装時にパッケージ内のハンダが溶融してしまうことを防止することができる。高融点ハンダとして、例えば、Ｐｂ８５％以上のハンダや、Ｓｎ系のハンダを用いてＣｕＳｎ合金化（Ｃｕ３の融点：６４０℃、Ｃｕ６Ｓｎ５の融点：４１５℃）させたハンダを用いることができる。また、パッケージ内に用いる導電材料として高融点ハンダを用いると、第１ソース電極や第１ゲート電極の表面に形成した高融点ハンダの内部にボイドが発生することがある。ボイドが発生すると半導体装置の特性が劣化する。高融点ハンダに接続されている第１ソース導電板内や第１ゲート導電板内の１箇所以上にパッケージの外側まで開孔する切りかき溝を形成することによって、発生したボイドをパッケージの外側へ逃がすことができる。半導体装置の劣化を抑制することができる。
【００７２】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例ではパッケージ化されたパワーＭＯＳが積層されている半導体装置について記載したが、他の半導体素子であってもよい。例えばＩＧＢＴであってもよい。また、実施例では２つのパッケージ化された半導体素子が積層されている半導体装置について記載したが、３つ以上のパッケージ化された半導体素子が積層されている半導体装置であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施例である半導体装置１００の断面図を示す。
【図２】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（１）を示す。
【図３】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（２）を示す。
【図４】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（３）を示す。
【図５】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（４）を示す。
【図６】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（５）を示す。
【図７】第１実施例の半導体装置１００の下段パッケージを製造する方法の工程（６）を示す。
【図８】半導体装置１００の上段パッケージを製造する従来の方法の工程（１）を示す。
【図９】半導体装置１００の上段パッケージを製造する従来の方法の工程（２）を示す。
【図１０】半導体装置１００の上段パッケージを製造する従来の方法の工程（３）を示す。
【図１１】半導体装置１００の上段パッケージを製造する従来の方法の工程（４）を示す。
【図１２】半導体装置１００の上段パッケージを製造する従来の方法の工程（５）を示す。
【図１３】第２実施例の半導体装置１００の下段パッケージを製造する方法の工程（１）を示す。
【図１４】第２実施例の半導体装置１００の下段パッケージを製造する方法の工程（２）を示す。
【図１５】第２実施例の半導体装置１００の下段パッケージを製造する方法の工程（３）を示す。
【図１６】第２実施例の半導体装置１００の下段パッケージを製造する方法の工程（４）を示す。
【図１７】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（１）を示す。
【図１８】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（２）を示す。
【図１９】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（３）を示す。
【図２０】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（４）を示す。
【図２１】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（５）を示す。
【図２２】第３実施例の半導体装置１００の下段パッケージを製造する方法の工程（６）を示す。
【図２３】従来の半導体装置２００の断面図を示す。
【図２４】従来の半導体装置２００の一部の斜視図を示す。
【符号の説明】
【００７４】
２、９２：回路基板
４、１４、９４：ハンダ
６：第１導電板
６ａ：第２ゲート導電路（第１導電板）
６ｂ：第１ゲート導電路（第１導電板）
６ｃ：第１ドレイン導電板（第１導電板）
６ｄ：中間導電路（第１導電板）
６ｅ：ソース導電路（第１導電板）
７：第１導電板をエッチングした範囲
８：高融点ハンダ
９、５９：凸部群
１０：第２導電板
１０ａ：第２ソース導電路用導電板（第２導電板）
１０ｂ：中継導電板（第２導電板）
１０ｃ：第１ゲート導電板（第２導電板）
１０ｄ：第１ソース導電板（第２導電板）
１０ｅ：中間導電板（第２導電板）
１０ｆ：ソース導電路用導電板（第２導電板）
１２：Ａｕめっき
１６：第３導電板
１６ａ：ゲート端子（第３導電板）
１６ｂ：中継端子（第３導電板）
１６ｃ：第２ドレイン導電板（第３導電板）
１６ｄ：ソース端子（第３導電板）
１８ａ、１８ｂ、５８ａ、５８ｂ：ボンディングワイヤ
２０：第２ソース電極
２２：Low-side MOS
２４：第２ドレイン電極
２６：第２ゲート電極
２８：上段パッケージ（パッケージ化されたLow-side MOS２２）
３０、７０：封止樹脂
３２：下段パッケージ（パッケージ化されたHigh-side MOS３４）
３４：High-side MOS
３６ａ、７６ｄ：第２ゲート回路
３６ｂ、７６ａ：第１ゲート回路
３６ｃ：ドレイン回路
３６ｄ、７６ｇ：中間回路
３６ｅ：ソース回路
７６ｇ：中間回路
３８：第１ゲート電極
３９：第１ソース電極
４０：第１ドレイン電極
５７：第３導電板をエッチングした範囲
６４、８４：パワーＭＯＳ
６８：第２ゲート電極
６９：第２ソース電極
７６ｂ：第１ドレイン回路
７６ｃ：第１ソース回路
７６ｅ：第２ドレイン回路
７６ｆ：第２ソース回路
７８：第１のパッケージ化された半導体素子
８０：第２ドレイン電極
８２：第２のパッケージ化された半導体素子
８８：第１ゲート電極
８９：第１ソース電極
９０：第１ドレイン電極
９６ａ：第１ゲート端子
９６ｂ：第１ソース端子
９６ｄ：第２ゲート端子
９６ｆ：第２ソース端子
１００、２００：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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