(57)【特許請求の範囲】
【請求項１】
半導体基板の内部に形成されたコレクタ領域と、
前記コレクタ領域上部の前記半導体基板表層に形成されたベース領域と、
前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、
前記ベース領域上の一部に形成された第１の絶縁膜と、
前記第１の絶縁膜の一部に形成された開口部と、
前記開口部底部の前記ベース領域に形成されたエミッタ領域と、
前記開口部内および前記第１の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、
前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜と、
前記シリコン酸化窒化膜の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第２の絶縁膜と、
前記ベース領域のベース取り出し部分の表面に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、
前記エミッタ電極の表面には金属シリサイド層を有していない、
半導体装置。
【請求項２】
前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記半導体基板内であって、前記ゲート電極の下部領域の両側に形成されたＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域と、
前記ゲート電極側面に形成された、前記第１の絶縁膜と同一の層からなるサイドウォールと、
前記半導体基板内であって、前記ＬＤＤ領域に接するように形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有する、
請求項１記載の半導体装置。
【請求項３】
半導体基板の内部に形成されたコレクタ領域と、
前記半導体基板上に形成された第１の絶縁膜と、
前記コレクタ領域上部の前記第１の絶縁膜の一部に形成された第１の開口部と、
前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に形成された、導電体層からなるベース領域と、
前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、
前記ベース領域上の一部に形成された第２の絶縁膜と、
前記第１の開口部上の前記第２の絶縁膜の一部に形成された第２の開口部と、
前記第２の開口部底部の前記ベース領域に形成されたエミッタ領域と、
前記第２の開口部内および前記第２の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、
前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜と、
前記シリコン酸化窒化膜の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第３の絶縁膜と、
前記ベース領域のベース取り出し部分の表面に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、
前記エミッタ電極の表面には金属シリサイド層を有していない、
半導体装置。
【請求項４】
前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記半導体基板内であって、前記ゲート電極の下部領域の両側に形成されたＬＤＤ領域と、
前記ゲート電極側面に形成された、前記第２の絶縁膜と同一の層からなるサイドウォールと、
前記半導体基板内であって、前記ＬＤＤ領域に接するように形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有する、
請求項３記載の半導体装置。
【請求項５】
半導体基板の内部にコレクタ領域を形成する工程と、
前記コレクタ領域上部の前記半導体基板表層にベース領域を形成する工程と、
前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、
前記ベース領域上の一部に開口部を有する第１の絶縁膜を、前記ベース領域上の一部に形成し、前記開口部内および前記第１の絶縁膜上にエミッタ電極を形成する工程と、
前記エミッタ電極の表面にシリコン酸化窒化物による反射防止膜を形成する工程と、
前記反射防止膜の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆する第２の絶縁膜を形成する工程と、
前記エミッタ電極から前記開口部を介して前記ベース領域に不純物を拡散させ、前記開口部底部にエミッタ領域を形成する工程と、
前記ベース領域表面に、前記第２の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、
前記エミッタ電極上の、前記反射防止膜および前記第２の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、
前記エミッタ電極の表面には金属シリサイド層を形成しない、
半導体装置の製造方法。
【請求項６】
前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有する、
請求項５記載の半導体装置の製造方法。
【請求項７】
前記ベース領域を形成する工程は、前記半導体基板に不純物をイオン注入する工程を有する、
請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜および前記エミッタ電極を形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記開口部を形成する工程と、
前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、
前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、
前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程とを有する、
請求項５記載の半導体装置の製造方法。
【請求項９】
前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、
前記ゲート電極側面に、前記第１の絶縁膜と同一の層からなるサイドウォールを形成する工程と、
前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、
前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、
前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有する、
請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板の内部にコレクタ領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を形成する工程と、
前記コレクタ領域上部の前記第１の絶縁膜の一部に第１の開口部を形成する工程と、
前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に、導電体層からなるベース領域を形成する工程と、
前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、
少なくとも前記第１の開口部上部の前記ベース領域上に、前記第１の開口部上部の一部に第２の開口部を有する第２の絶縁膜を形成し、前記第２の開口部内および前記第２の絶縁膜上にエミッタ電極を形成する工程と、
前記エミッタ電極の表面にシリコン酸化窒化物による反射防止膜を形成する工程と、
前記反射防止膜の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆する第３の絶縁膜を形成する工程と、
前記エミッタ電極から前記第２の開口部を介して前記ベース領域に不純物を拡散させ、前記第２の開口部底部にエミッタ領域を形成する工程と、
前記ベース領域表面に、前記第３の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、
前記エミッタ電極上の、前記反射防止膜および前記第３の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、
前記エミッタ電極の表面には金属シリサイド層を形成しない、
半導体装置の製造方法。
【請求項１１】
前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有する、
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記ベース領域を形成する工程は、前記半導体基板上にエピタキシャル成長により前記導電体層を形成する工程と、
前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有する、
請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記ベース領域を形成する工程は、前記半導体基板上に化学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により前記導電体層を形成する工程と、
前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有する、
請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記第２の絶縁膜および前記エミッタ電極を形成する工程は、前記第１の開口部内および前記第１の絶縁膜上に絶縁膜を形成する工程と、
前記絶縁膜に前記第２の開口部を形成する工程と、
前記第２の開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、
前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、
前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程とを有する、
請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、
前記ゲート電極側面に、前記第２の絶縁膜と同一の層からなるサイドウォールを形成する工程と、
前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、
前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、
前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有する、
請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベース領域にシリサイドが形成され、ベース抵抗が低減されたバイポーラトランジスタを有する半導体装置およびその製造方法に関し、特に、エミッタ／ベース間のシリサイドブリッジの形成によるショートが防止されたバイポーラトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタの高性能化のためには、ベース抵抗の低減が重要な課題であり、ベース取り出し部分の表面をシリサイド化したシリサイドベース構造が注目されている。ベース取り出し部分の表面をシリサイドする方法としては、エミッタ形成用の多結晶シリコン膜に自己整合的に形成する方法が簡便であり、かつ高性能化に適している。このようなシリサイドベース構造の形成方法は、例えば特許公報第２５７０７４９号（特開平１−２５５６９）に記載されている。
【０００３】
以下、シリサイドベース構造を有する従来の縦型（ｖｅｒｔｉｃａｌ）バイポーラトランジスタについて、図１７〜図２０を参照して説明する。
図１７は基板表層にベース領域が形成されたｎｐｎバイポーラトランジスタの断面図である。図１７に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【０００４】
ｎ型エピタキシャル層２の表層に、例えばＢＦ2 等のｐ型不純物をイオン注入することによりｐ型ベース領域５が形成されている。ｐ型ベース領域５の表層にはｐ型ベース領域５よりも高濃度のｐ型不純物を含有するベース取り出し部分５ａが形成されている。ｐ型ベース領域５上の一部に絶縁膜としてシリコン酸化膜６が形成されている。シリコン酸化膜６に設けられた開口部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部６ａを介した不純物拡散により、ｐ型ベース領域５の表層にｎ型エミッタ領域８が形成されている。
【０００５】
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層にはｎ型コレクタプラグ領域９よりも高濃度のｎ型不純物を含有するコレクタ取り出し部分９ａが形成されている。
また、ｐ型ベース領域５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。これらの金属シリサイド１０を形成する工程で、エミッタ多結晶シリコン７の表面にも金属シリサイド１０が形成される。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【０００６】
上記の図１７に示す構造の半導体装置において、シリコン酸化膜６はエミッタ多結晶シリコン７をマスクとしてパターニングされる。したがって、ｐ型ベース領域５のベース取り出し部分にある金属シリサイド１０は、エミッタ多結晶シリコン７に対して自己整合的に形成される。すなわち、ベース取り出し部分はエミッタ電極であるエミッタ多結晶シリコン７に近接した状態で形成され、バイポーラトランジスタを微細化する上で有利な構造となっている。また、ｐ型ベース領域５に金属シリサイド１０を形成することにより、ベース抵抗が低減され、バイポーラトランジスタの周波数特性などが改善されている。
【０００７】
図１８は基板上にエピタキシャル成長あるいは化学気相成長（ＣＶＤ）によりベース層が形成されたｎｐｎバイポーラトランジスタの断面図である。基板上にベース層を形成した場合、イオン注入によりベース領域を形成する場合と比較して、より浅い接合を形成することが可能となる。
図１８の半導体装置は図１７に示す半導体装置と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、その表面に分離絶縁膜４を有する。また、ｐ型半導体基板１にｎ型コレクタ埋め込み領域３が形成されている。
【０００８】
ｎ型エピタキシャル層２上には絶縁膜としてシリコン酸化膜１４が形成され、シリコン酸化膜１４には開口部１４ａが形成されている。開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５が形成されている。開口部１４ａのｐ型ベース層１５の上部には、開口部１６ａを有するシリコン酸化膜１６が形成されている。さらにその上部にエミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部１６ａを介した不純物拡散により、ｐ型ベース層１５の表層にｎ型エミッタ領域８が形成されている。
【０００９】
図１７の半導体装置と同様に、ｎ型エピタキシャル層２の一部にｎ型コレクタプラグ領域９が形成されている。
また、ｐ型ベース層１５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。これらの金属シリサイド１０を形成する工程で、エミッタ多結晶シリコンの表面にも金属シリサイド１０が形成される。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【００１０】
上記の図１８に示す構造の半導体装置において、シリコン酸化膜１６はエミッタ多結晶シリコン７をマスクとしてパターニングされる。したがって、ｐ型ベース層１５のベース取り出し部分にある金属シリサイド１０は、エミッタ多結晶シリコン７に自己整合的に形成される。これにより、ベース取り出し部分はエミッタ電極であるエミッタ多結晶シリコン７に近接した状態で形成され、バイポーラトランジスタを微細化する上で有利な構造となっている。
また、ｐ型ベース層１５に金属シリサイド１０を形成することにより、ベース抵抗が低減され、バイポーラトランジスタの周波数特性などが改善されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のようにベース取り出し部分のシリサイドをエミッタ多結晶シリコンに自己整合的に形成した場合、エミッタ電極とベース取り出し部分とが近接するため、それぞれの表面に形成されたシリサイドがつながってシリサイドブリッジとなり、エミッタ／ベース間がショートする場合がある。
このようなシリサイドブリッジを防止する手段として、例えば図１９および図２０に示すように、エミッタ多結晶シリコン７およびその下層のシリコン酸化膜の側面に絶縁膜からなるサイドウォール１７を形成する方法がある。
【００１２】
図１９は、図１７の半導体装置のエミッタ多結晶シリコン７側面に、例えばシリコン酸化膜からなるサイドウォール１７を形成した場合の断面図である。図１９に示す半導体装置を形成する場合、エミッタ多結晶シリコン７をパターニングした後、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行う。その後、例えばＣＶＤにより全面にシリコン酸化膜を形成してから、エッチバックを行ってサイドウォール１７を形成する。さらに、全面に例えばチタン等の金属層を形成し、加熱により金属シリサイド１０を形成してから、未反応の金属層を除去する。
【００１３】
図２０は、図１８の半導体装置のエミッタ多結晶シリコン７側面に、例えばシリコン酸化膜からなるサイドウォール１７を形成した場合の断面図である。図２０に示す半導体装置を形成する場合、エミッタ多結晶シリコン７をパターニングした後、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜１６にエッチングを行う。その後、例えばＣＶＤにより全面にシリコン酸化膜を形成してから、エッチバックを行ってサイドウォール１７を形成する。さらに、全面に例えばチタン等の金属層を形成し、加熱により金属シリサイド１０を形成してから、未反応の金属層を除去する。
【００１４】
上記のように、エミッタ／ベース間のシリサイドブリッジの形成を防止する目的で、エミッタ多結晶シリコンにサイドウォールを形成する場合、絶縁膜の成膜工程およびエッチング工程を製造工程に追加する必要がある。
また、上記の問題以外に、従来の半導体装置の製造方法によれば、例えば抵抗部分など、シリサイド化による抵抗の低減を行わない箇所に多結晶シリコン層が残存し、寄生容量が増大するという問題がある。
【００１５】
図１７あるいは図１９において、金属シリサイドを形成しない部分にはシリコン酸化膜６を残存させることにより、シリサイド化が防止される。シリコン酸化膜６はエミッタ多結晶シリコン７をマスクとしてパターニングされるため、この部分には導電性が不要であっても、エミッタ多結晶シリコン７となる層と同一の層である多結晶シリコン層を残存させる必要がある。これにより、寄生容量が増大してバイポーラトランジスタを高性能化する上で妨げとなっていた。
【００１６】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、ベース取り出し部分がエミッタ電極に自己整合的にシリサイド化されることによりベース抵抗が低減し、かつエミッタ／ベース間のシリサイドブリッジの形成が防止された半導体装置およびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基板の内部に形成されたコレクタ領域と、前記コレクタ領域上部の前記半導体基板表層に形成されたベース領域と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、前記ベース領域上の一部に形成された第１の絶縁膜と、前記第１の絶縁膜の一部に形成された開口部と、前記開口部底部の前記ベース領域に形成されたエミッタ領域と、前記開口部内および前記第１の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜等と、前記シリコン酸化窒化膜等の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第２の絶縁膜と、前記ベース領域表面に、前記第２の絶縁膜に対して自己整合的に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、前記エミッタ電極の表面には金属シリサイド層を有していないことを特徴とする。
【００１９】
本発明の半導体装置は、好適には、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極に対して自己整合的に形成されたＬＤＤ領域と、前記ゲート電極側面に形成された、前記第１の絶縁膜と同一の層からなるサイドウォールと、前記半導体基板に前記サイドウォールに対して自己整合的に形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有することを特徴とする。
【００２０】
これにより、ベース取り出し部分にシリサイド化を行う際にエミッタ電極上部がシリサイド化されるのが防止されるため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性が向上される。
また、本発明の半導体装置に形成される第２の絶縁膜を高抵抗部分に形成することにより、寄生容量を増大させずに高抵抗部分のシリサイド化を防止することが可能となる。
【００２１】
あるいは、上記の目的を達成するため、本発明の半導体装置は、半導体基板の内部に形成されたコレクタ領域と、前記半導体基板上に形成された第１の絶縁膜と、前記コレクタ領域上部の前記第１の絶縁膜の一部に形成された第１の開口部と、前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に形成された、導電体層からなるベース領域と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、前記ベース領域上の一部に形成された第２の絶縁膜と、前記第１の開口部上の前記第２の絶縁膜の一部に形成された第２の開口部と、前記第２の開口部底部の前記ベース領域に形成されたエミッタ領域と、前記第２の開口部内および前記第２の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜等と、前記シリコン酸化窒化膜等の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第３の絶縁膜と、前記ベース領域表面に、前記第３の絶縁膜に対して自己整合的に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、前記エミッタ電極の表面には金属シリサイド層を有していないことを特徴とする。
【００２３】
本発明の半導体装置は、好適には、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極に対して自己整合的に形成されたＬＤＤ領域と、前記ゲート電極側面に形成された、前記第２の絶縁膜と同一の層からなるサイドウォールと、前記半導体基板に前記サイドウォールに対して自己整合的に形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有することを特徴とする。
【００２４】
これにより、ベース取り出し部分にシリサイド化を行う際にエミッタ電極上部がシリサイド化されるのが防止されるため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性が向上される。
また、本発明の半導体装置に形成される第３の絶縁膜を高抵抗部分に形成することにより、寄生容量を増大させずに高抵抗部分のシリサイド化を防止することが可能となる。
【００２５】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の内部にコレクタ領域を形成する工程と、前記コレクタ領域上部の前記半導体基板表層にベース領域を形成する工程と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、前記ベース領域上の一部に開口部を有する第１の絶縁膜を、前記ベース領域上の一部に形成し、前記開口部内および前記第１の絶縁膜上にエミッタ電極を形成する工程と、前記エミッタ電極の表面にシリコン酸化窒化膜等による反射防止膜を形成する工程と、前記反射防止膜の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆する第２の絶縁膜を形成する工程と、前記エミッタ電極から前記開口部を介して前記ベース領域に不純物を拡散させ、前記開口部底部にエミッタ領域を形成する工程と、前記ベース領域表面に、前記第２の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、前記エミッタ電極上の、前記反射防止膜および前記第２の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、前記エミッタ電極の表面には金属シリサイド層を形成しないことを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、好適には、前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板に不純物をイオン注入する工程を有することを特徴とする。
【００２７】
本発明の半導体装置の製造方法は、好適には、前記第１の絶縁膜および前記エミッタ電極を形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記開口部を形成する工程と、前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程とを有することを特徴とする。
【００３０】
本発明の半導体装置の製造方法は、好適には、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、前記ゲート電極側面に、前記第１の絶縁膜と同一の層からなるサイドウォールを形成する工程と、前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有することを特徴とする。
【００３１】
これにより、エミッタ電極上部のシリサイド化を防止しながら、ベース取り出し部分にシリサイド化を行うことが可能となり、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、信頼性が向上された半導体装置を製造することが可能となる。
また、シリサイド化を防止したい高抵抗部分に第２の絶縁膜を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【００３２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の内部にコレクタ領域を形成する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記コレクタ領域上部の前記第１の絶縁膜の一部に第１の開口部を形成する工程と、前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に、導電体層からなるベース領域を形成する工程と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、少なくとも前記第１の開口部上部の前記ベース領域上に、前記第１の開口部上部の一部に第２の開口部を有する第２の絶縁膜を形成し、前記第２の開口部内および前記第２の絶縁膜上にエミッタ電極を形成する工程と、前記エミッタ電極の表面にシリコン酸化窒化膜等による反射防止膜を形成する工程と、前記反射防止膜の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆する第３の絶縁膜を形成する工程と、前記エミッタ電極から前記第２の開口部を介して前記ベース領域に不純物を拡散させ、前記第２の開口部底部にエミッタ領域を形成する工程と、前記ベース領域表面に、前記第３の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、前記エミッタ電極上の、前記反射防止膜および前記第３の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、前記エミッタ電極の表面には金属シリサイド層を形成しないことを特徴とする。
【００３３】
本発明の半導体装置の製造方法は、好適には、前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有することを特徴とする。
【００３４】
本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板上にエピタキシャル成長により前記導電体層を形成する工程と、前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有することを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板上に化学気相成長（ＣＶＤ）により前記導電体層を形成する工程と、前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有することを特徴とする。
【００３５】
本発明の半導体装置の製造方法は、好適には、前記第２の絶縁膜および前記エミッタ電極を形成する工程は、前記第１の開口部内および前記第１の絶縁膜上に絶縁膜を形成する工程と、前記絶縁膜に前記第２の開口部を形成する工程と、前記第２の開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程とを有することを特徴とする。
【００３７】
本発明の半導体装置の製造方法は、好適には、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、前記ゲート電極側面に、前記第２の絶縁膜と同一の層からなるサイドウォールを形成する工程と、前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有することを特徴とする。
【００３８】
これにより、エミッタ電極上部のシリサイド化を防止しながら、ベース取り出し部分にシリサイド化を行うことが可能となり、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、信頼性が向上された半導体装置を製造することが可能となる。
また、シリサイド化を防止したい高抵抗部分に第３の絶縁膜を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【００３９】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
図１（ａ）は本実施形態の半導体装置の断面図である。図１（ａ）に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【００４０】
ｎ型エピタキシャル層２の表層に、例えばＢＦ2 等のｐ型不純物をイオン注入することによりｐ型ベース領域５が形成されている。ｐ型ベース領域５の表層には周囲のｐ型ベース領域５よりもさらに高濃度のｐ型不純物を含有し、低抵抗化されたベース取り出し部分５ａが形成されている。
ｐ型ベース領域５上の一部に第１の絶縁膜としてシリコン酸化膜６が形成されている。シリコン酸化膜６に設けられた開口部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７上層の反射防止膜１８は、エミッタ多結晶シリコン７上にフォトレジストを形成する際に、フォトリソグラフィの精度を向上させる目的で設けられている。
【００４１】
エミッタ多結晶シリコン７からの開口部６ａを介した不純物拡散により、ｐ型ベース領域５の表層にｎ型エミッタ領域８が形成されている。
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層には周囲のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ取り出し部分９ａが形成されている。
【００４２】
シリコン酸化膜６およびエミッタ多結晶シリコン７の側面と、反射防止膜１８を含むエミッタ多結晶シリコン７の上部を被覆するように、絶縁膜として例えばシリコン酸化膜１９が形成されている。ｐ型ベース領域５のベース取り出し部分５ａおよびｎ型コレクタプラグ領域９のコレクタ取り出し部分９ａの表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０がそれぞれ形成されている。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２の内部および上部には配線層１３が形成されている。
【００４３】
上記の本実施形態の半導体装置によれば、ベース取り出し部分５ａの金属シリサイド１０は、シリコン酸化膜１９に自己整合的に形成されている。また、エミッタ多結晶シリコン７の上部はシリコン酸化膜１９によって被覆されているためシリサイド化されず、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、金属シリサイド１０が形成されていることにより、ベース抵抗およびコレクタ取り出し抵抗がそれぞれ低減される。
【００４４】
次に、上記の本実施形態の半導体装置の製造方法について説明する。まず、図１（ｂ）に示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表層にｎ型コレクタ埋め込み領域３を形成する。図示しないがｎ型コレクタ埋め込み領域３を形成するには、まず、ｐ型半導体基板１上に熱酸化により例えば厚さ３００ｎｍ程度の酸化膜を形成する。酸化膜の上層に、ｎ型コレクタ埋め込み領域３形成領域すなわちｎｐｎトランジスタ形成領域に開口を有するフォトレジストを形成する。フォトレジストをマスクとして酸化膜にエッチングを行い、酸化膜に開口部を形成する。開口部を介してｐ型半導体基板１に、例えばＳｂ2 Ｏ3 の固体ソースを用いた１２００℃、６０分程度の熱処理を行うことにより、ｎ型コレクタ埋め込み領域３が形成される。その後、例えばフッ酸系の薬液を用いたウェットエッチングにより熱酸化膜を除去する。
【００４５】
次に、図１（ｃ）に示すように、ｐ型半導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度のｎ型半導体層（エピタキシャル層）２をエピタキシャル成長させる。さらに、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ技術により分離絶縁膜４を形成する。
図示しないが分離絶縁膜４を形成するには、まず、ｎ型エピタキシャル層２の表面に熱酸化により例えば厚さ３０ｎｍ程度の酸化膜を形成してから、その上層に例えば減圧ＣＶＤにより厚さ１００ｎｍ程度のシリコン窒化膜を形成する。素子形成領域上にシリコン窒化膜が残るようにシリコン窒化膜にエッチングを行ってから、シリコン窒化膜を耐酸化マスクとしてｎ型エピタキシャル層２を例えば１０００℃程度、水蒸気雰囲気で酸化する。これにより、例えば厚さ４００ｎｍ程度の分離絶縁膜４が形成される。その後、例えば１５０℃程度に加熱したリン酸溶液を用いてシリコン窒化膜を除去する。
【００４６】
次に、図２（ａ）に示すように、ｎ型コレクタプラグ形成領域に開口を有するフォトレジスト３１をパターニングする。フォトレジスト３１をマスクとしてｎ型エピタキシャル層２に、リン等のｎ型不純物を例えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３１を除去する。
【００４７】
次に、図２（ｂ）に示すように、ｐ型ベース形成領域に開口を有するフォトレジスト３２をパターニングする。フォトレジスト３２をマスクとしてｎ型エピタキシャル層２に、ＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2程度、所定のイオンエネルギーでイオン注入する。
さらに、フォトレジスト３２をマスクとしてリン等のｎ型不純物を例えば３×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ベース直下のコレクタ不純物濃度を増大させるための不純物層（不図示）を形成する。その後、フォトレジスト３２を除去する。
【００４８】
次に、図２（ｃ）に示すように、例えばＣＶＤにより全面に、第１の絶縁膜として例えばシリコン酸化膜６を厚さ２００ｎｍ程度形成する。その後、熱処理を行って、図２（ａ）および図２（ｂ）に示す工程でイオン注入された不純物を拡散させることにより、ｎ型コレクタプラグ領域９およびｐ型ベース領域５がそれぞれ形成される。
【００４９】
次に、図３（ａ）に示すように、シリコン酸化膜６のエミッタ形成領域に開口部６ａを形成する。開口部６ａを形成するには、エミッタ形成領域に開口を有するフォトレジスト（不図示）をシリコン酸化膜６上に形成してから、フォトレジストをマスクとして例えばドライエッチングを行う。その後、フォトレジストを除去する。
【００５０】
次に、図３（ｂ）に示すように、例えばＣＶＤにより開口部６ａ内を含む全面に、エミッタ多結晶シリコン７となる例えば厚さ１５０ｎｍ程度の多結晶シリコン層７ａを形成する。多結晶シリコン層７ａにはヒ素等のｎ型不純物を、例えば２×１０16ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。
【００５１】
続いて、多結晶シリコン層７ａ上の全面に、例えばＣＶＤによりシリコン酸化窒化膜（ＳｉＯＮ）等の反射防止膜１８を形成する。その後、エミッタ多結晶シリコン７のパターンを有するフォトレジスト３３を反射防止膜１８上に形成する。反射防止膜１８が形成されていることにより、フォトレジスト３３を高精度にパターニングすることが可能となる。
その後、フォトレジスト３３をマスクとして多結晶シリコン層７にエッチングを行い、エミッタ多結晶シリコン７を形成してから、図３（ｃ）に示すように、フォトレジスト３３を除去する。
【００５２】
次に、図４（ａ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行う。これにより、ベース取り出し部分５ａとなるｐ型ベース領域５の一部が露出する。
続いて、図４（ｂ）に示すように、ｎ型コレクタプラグ領域９に開口を有するフォトレジスト３４をパターニングする。コレクタ取り出し部分９ａを形成するため、フォトレジスト３４をマスクとしてｎ型コレクタプラグ領域９に、ヒ素等のｎ型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３４を除去する。
【００５３】
次に、図４（ｃ）に示すように、ベース取り出し部分に開口を有するフォトレジスト３５をパターニングする。フォトレジスト３５をマスクとして、ＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３５を除去する。
【００５４】
次に、図５（ａ）に示すように、全面に例えばＣＶＤにより第２の絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜１９ａを形成する。続いて、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）を行う。これにより、エミッタ多結晶シリコン７からｐ型ベース領域５にｎ型不純物が拡散され、さらに不純物が活性化されてｎ型エミッタ領域８が形成される。
【００５５】
次に、図５（ｂ）に示すように、エミッタ多結晶シリコン７の上部および側面と、それに近接するｐ型ベース領域５表面の一部を被覆する形状のフォトレジスト３６をパターニングする。
その後、図５（ｃ）に示すように、フォトレジスト３６をマスクとしてシリコン酸化膜１９ａにエッチングを行ってシリコン酸化膜１９を形成してから、フォトレジスト３６を除去する。
【００５６】
ここで、本実施形態の製造方法においては、エミッタ多結晶シリコン７からの不純物拡散によりｎ型エミッタ領域８を形成した後、エミッタ多結晶シリコン７をマスクとしたシリコン酸化膜１９のパターニングを行うが、逆にシリコン酸化膜１９のパターニングを先に行ってからｎ型エミッタ領域８を形成することもできる。
【００５７】
さらに、ｐ型ベース領域５のベース取り出し部分５ａと、ｎ型コレクタプラグ領域９のコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。図示しないが金属シリサイド１０を形成するには、まず、全面に例えばスパッタリングにより５０ｎｍ程度のチタン層を形成する。チタン層のかわりに例えばニッケル、コバルト等からなる金属層を成膜してもよい。
次に、ＲＴＰ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓ）により例えば７００℃、窒素雰囲気で３０秒程度アニールし、金属シリサイド１０としてチタンシリサイドを形成する。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応のチタン層を除去する。さらに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０秒程度アニールし、チタンシリサイドを低抵抗化させる。
【００５８】
その後、図１（ａ）に示すように、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成する。さらに、フォトレジスト（不図示）をマスクとして例えば反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ  ｉｏｎｅｔｃｈｉｎｇ）を行って、層間絶縁膜１１にコンタクトホール１２を形成する。
【００５９】
さらに、コンタクトホール１２に配線層１３を形成する。図示しないが配線層１３を形成するには、まず、バリアメタルとして例えばチタンおよび窒化チタンの積層膜をスパッタリングにより全面に形成する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気で３０秒程度アニールする。その後、例えばＣＶＤによりタングステンを堆積させてから、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。
【００６０】
次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させる。アルミニウム合金層および密着層を例えばＲＩＥによりパターニングし、配線層１３を形成する。その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【００６１】
上記の本実施形態の半導体装置の製造方法によれば、ベース取り出し部分５ａにシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
【００６２】
（実施形態２）
図６（ａ）は本実施形態の半導体装置の断面図である。実施形態１の半導体装置と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【００６３】
ｎ型エピタキシャル層２上には第１の絶縁膜としてシリコン酸化膜１４が形成されている。シリコン酸化膜１４には第１の開口部として開口部１４ａが形成されている。開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５が形成されている。開口部１４ａのｐ型ベース層１５の上部には第２の絶縁膜としてシリコン酸化膜１６が形成されている。シリコン酸化膜１６には第２の開口部として開口部１６ａが形成されている。さらにその上部にエミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部１６ａを介した不純物拡散により、ｐ型ベース層１５の表層にｎ型エミッタ領域８が形成されている。
【００６４】
エミッタ多結晶シリコン７上層の反射防止膜１８は、エミッタ多結晶シリコン７上にフォトレジストを形成する際に、フォトリソグラフィの精度を向上させる目的で設けられている。
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース層１５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層には周囲のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ取り出し部分９ａが形成されている。
【００６５】
シリコン酸化膜１６およびエミッタ多結晶シリコン７の側面と、反射防止膜１８を含むエミッタ多結晶シリコン７の上部を被覆するように、第３の絶縁膜として例えばシリコン酸化膜１９が形成されている。ｐ型ベース層１５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【００６６】
上記の本実施形態の半導体装置によれば、ベース取り出し部分の金属シリサイド１０は、シリコン酸化膜１９に自己整合的に形成されている。また、エミッタ多結晶シリコン７の上部はシリコン酸化膜１９によって被覆されているため、シリサイド化されず、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、金属シリサイド１０が形成されていることによりベース抵抗およびコレクタ取り出し抵抗がそれぞれ低減される。
【００６７】
次に、上記の本実施形態の半導体装置の製造方法について説明する。まず、前述した実施形態１の図１（ｂ）、図１（ｃ）および図２（ａ）に示す製造工程と同様にして、ｐ型半導体基板１表層にｎ型コレクタ埋め込み領域３を形成し、ｐ型半導体基板１上にｎ型エピタキシャル層２を形成する。また、ｎ型エピタキシャル層２の表面に分離絶縁膜４を形成し、ｎ型エピタキシャル層２にｎ型コレクタプラグ領域９を形成する。
【００６８】
次に、図６（ｂ）に示すように、例えばＣＶＤにより全面にシリコン酸化膜１４を形成する。エミッタ形成領域に開口を有するフォトレジスト（不図示）をパターニングし、フォトレジストをマスクとしたエッチングを行って、シリコン酸化膜１４に開口部１４ａを形成する。その後、フォトレジストを除去する。
【００６９】
次に、図６（ｃ）に示すように、開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５を形成する。ｐ型ベース層１５を形成するには、まず、開口部１４ａ内を含む全面にエピタキシャル成長あるいはＣＶＤにより、ｐ型シリコン層を形成する。その後、フォトレジスト（不図示）をマスクとしたエッチングを行う。ここで、ｐ型ベース層１５としてｐ型シリコンのかわりに、ホウ素等のｐ型不純物がドープされたＳｉＧｅを用いることにより、バイポーラトランジスタをさらに高性能化することが可能である。
【００７０】
続く工程は実施形態１と同様に行うことが可能であるため、簡略に説明する。まず、図７（ａ）に示すように、ｐ型ベース層１５上を含む全面にシリコン酸化膜１６を形成する。その上層の全面にｎ型多結晶シリコン層および反射防止膜１８を形成してから、フォトレジスト２６をマスクとしてエッチングを行い、エミッタ多結晶シリコン７を形成する。その後、フォトレジスト２６を除去する。
さらに、図７（ｂ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行い、ｐ型ベース層１５のベース取り出し部分を露出させる。
【００７１】
その後、図７（ｃ）に示すように、ｎ型コレクタプラグ領域９の表層にコレクタ取り出し部分９ａを形成する。コレクタ取り出し部分９ａの形成については図示しないが、実施形態１と同様に、ｎ型コレクタプラグ領域９に開口を有するフォトレジストをマスクとしてｎ型不純物をイオン注入する。
【００７２】
さらに、実施形態１と同様に、シリコン酸化膜１６およびエミッタ多結晶シリコン７の側面、エミッタ多結晶シリコン７の上部およびその周囲のｐ型ベース層１５上に、シリコン酸化膜１９を形成する。
シリコン酸化膜１９を形成するには、全面に例えばＣＶＤにより絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜を形成してから、フォトレジストをマスクとしてエッチングを行う。また、シリコン酸化膜にエッチングを行う前に、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴＡを行い、エミッタ多結晶シリコン７からｐ型ベース層１５にｎ型不純物を拡散させてｎ型エミッタ領域８を形成する。
【００７３】
次に、ｐ型ベース層１５とコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。金属シリサイド１０を形成するには、まず、全面に例えばスパッタリングにより５０ｎｍ程度のチタン層あるいはニッケルやコバルト等からなる金属層を形成する。次に、ＲＴＰにより例えば７００℃、窒素雰囲気で３０秒程度アニールし、金属層をシリサイド化する。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応の金属層を除去する。さらに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０秒程度アニールし、金属シリサイド１０を低抵抗化させる。
【００７４】
次に、図６（ａ）に示すように、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成する。さらに、フォトレジスト（不図示）をマスクとして例えばＲＩＥを行って、層間絶縁膜１１にコンタクトホール１２を形成する。その後、コンタクトホール１２に配線層１３を形成する。配線層１３を形成するには、まず、バリアメタルとして例えばチタンおよび窒化チタンの積層膜をスパッタリングにより全面に形成する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気で３０秒程度アニールする。その後、例えばＣＶＤによりタングステンを堆積させてから、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。
【００７５】
次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させる。アルミニウム合金層および密着層を例えばＲＩＥによりパターニングし、配線層１３を形成する。その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【００７６】
上記の本発明の実施形態の半導体装置の製造方法によれば、ｐ型ベース層１５にシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
【００７７】
（実施形態３）
図８（ａ）は本実施形態の半導体装置の断面図である。本実施形態は、実施形態１に示すｎｐｎバイポーラトランジスタとＣＭＯＳとが同一基板上に形成された半導体装置について示す。ｎｐｎバイポーラトランジスタ部分の構造については、実施形態１と重複するため省略する。また、本実施形態の半導体装置の製造方法においても、バイポーラトランジスタ部分で実施形態１と共通する工程については、説明を適宜省略する。
【００７８】
図８（ａ）に示す半導体装置は、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。ＣＭＯＳ部分のｐ型半導体基板１表層には、ＣＭＯＳ形成領域をｐ型半導体基板１から電気的に分離するためのｎ型埋め込み層２１が形成されている。
【００７９】
ｎ型埋め込み層２１上部のｎ型エピタキシャル層２にはＮＭＯＳ用のｐウェル２２ａが形成されている。また、ＣＭＯＳ部分とバイポーラトランジスタ部分との間には、ＣＭＯＳとバイポーラトランジスタを分離するためのｐウェル２２ｂが、ｐウェル２２ａと同一の工程で形成されている。
ｐウェル２２ａに形成されたｎウェル２３に、ＬＤＤ構造のＰＭＯＳが形成され、ｐウェル２２ａにはＬＤＤ構造のＮＭＯＳが形成されている。
【００８０】
上記の本実施形態の半導体装置によれば、バイポーラトランジスタのエミッタ多結晶シリコン７の上部および側面と、その周囲のｐ型ベース領域５の一部を被覆するシリコン酸化膜１９が形成されていることにより、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、ベース取り出し部分５ａにはエミッタ多結晶シリコン７に自己整合的に金属シリサイド１０が形成されている。シリサイド化によりベース抵抗が低減され、ｎｐｎバイポーラトランジスタの周波数特性などを向上させることが可能となる。
【００８１】
一方、ＣＭＯＳ部分のＰＭＯＳおよびＮＭＯＳはそれぞれ高耐圧のＬＤＤ構造となっている。本実施形態の半導体装置において、ｎｐｎトランジスタのエミッタ多結晶シリコン７の下層に形成されるシリコン酸化膜１４と、ＣＭＯＳのゲート電極に形成されるサイドウォールとは、同一の層を用いて形成することが可能である。すなわち、バイポーラトランジスタとＣＭＯＳのプロセスを共有化させて、ＢｉＣＭＯＳプロセスを簡略化することが可能である。
【００８２】
次に、上記の本実施形態の半導体装置の製造方法について、以下に説明する。まず、図８（ｂ）に示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表面に、熱酸化により例えば厚さ３００ｎｍ程度の酸化膜２４を形成する。酸化膜２４の上層に、ｎｐｎトランジスタ形成領域に開口を有するフォトレジスト３８をパターニングする。フォトレジスト３８をマスクとして酸化膜２４にエッチングを行い、開口部２４ａを形成してから、フォトレジスト３８を除去する。
【００８３】
次に、図９（ａ）に示すように、ＣＭＯＳ形成領域に開口を有するフォトレジスト３９をパターニングする。フォトレジスト３９をマスクとしてリン等のｎ型不純物を所定の条件でイオン注入し、ｎ型埋め込み層２１を形成する。その後、フォトレジスト３９を除去する。
次に、図９（ｂ）に示すように、酸化膜２４の開口部２４ａを介してｐ型半導体基板１に、実施形態１と同様に例えばＳｂ2 Ｏ3 を熱拡散させ、バイポーラトランジスタのｎ型コレクタ埋め込み領域３を形成する。その後、例えばフッ酸系の薬液を用いたウェットエッチングにより酸化膜２４を除去する。
【００８４】
次に、図１０（ａ）に示すように、ｐ型半導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度のｎ型エピタキシャル層２を形成する。さらに、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ技術により、例えば厚さ４００ｎｍ程度の分離絶縁膜４を形成する。
【００８５】
次に、図１０（ｂ）に示すように、ＣＭＯＳ形成領域、ＣＭＯＳとバイポーラトランジスタとの分離領域、およびｎｐｎバイポーラトランジスタ部分に開口を有するフォトレジスト４０をパターニングする。フォトレジスト４０をマスクとしてホウ素などのｐ型不純物を例えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ｐウェル２２ａ、２２ｂ、２２ｃを形成する。
さらに、ＮＭＯＳのしきい値電圧を調整する目的でｎ型エピタキシャル層２の表面に、フォトレジスト４０をマスクとしてホウ素などのｐ型不純物を例えば２×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４０を除去する。
【００８６】
次に、図１１（ａ）に示すように、ＰＭＯＳ形成領域およびｎｐｎバイポーラトランジスタのｎ型コレクタプラグ形成領域に開口を有するフォトレジスト４１をパターニングする。フォトレジスト４１をマスクとしてリン等のｎ型不純物を例えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ｎウェル２３およびｎ型コレクタプラグ領域９を形成する。
さらに、ＰＭＯＳのしきい値電圧を調整する目的でｎ型エピタキシャル層２の表面に、フォトレジスト４１をマスクとしてリン等のｎ型不純物を例えば２×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４１を除去する。
【００８７】
次に、図１１（ｂ）に示すように、ＰＭＯＳおよびＮＭＯＳにそれぞれゲート電極２５を形成する。ゲート電極２５を形成するには、まず、図１１（ａ）に示す工程の後、素子形成領域に残存する酸化膜（不図示）をフッ酸水溶液等を用いて除去し、ｎ型エピタキシャル層２の表面に例えば厚さ７ｎｍ程度のゲート酸化膜（不図示）を形成する。
【００８８】
その上層に、例えば減圧ＣＶＤにより厚さ１００ｎｍ程度の多結晶シリコン層を形成する。多結晶シリコン中には例えばＰＯＣｌ3 を用いたプレデポジションにより高濃度のｎ型不純物を導入する。多結晶シリコン層の上層にタングステン等の高融点金属層を、例えばＣＶＤにより厚さ１００ｎｍ程度堆積する。熱処理によりタングステンシリサイド等の高融点金属シリサイドを形成してから、タングステンシリサイド層および多結晶シリコン層に例えばＲＩＥを行うことにより、ゲート電極２５が形成される。
【００８９】
次に、図１２（ａ）に示すように、ＮＭＯＳ形成領域に開口を有するフォトレジスト４２をパターニングする。フォトレジスト４２をマスクとしてヒ素等のｎ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ｎ型ＬＤＤ領域２６を形成する。その後、フォトレジスト４２を除去する。
【００９０】
次に、図１２（ｂ）に示すように、ＰＭＯＳ形成領域に開口を有するフォトレジスト４３をパターニングする。フォトレジスト４３をマスクとしてＢＦ2 等のｐ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ｐ型ＬＤＤ領域２７を形成する。その後、フォトレジスト４３を除去する。
【００９１】
次に、図１３（ａ）に示すように、ｎｐｎトランジスタ形成領域に開口を有するフォトレジスト４４をパターニングする。フォトレジスト４４をマスクとしてＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入し、ｐ型ベース領域５を形成する。
さらに、ベース直下のコレクタ不純物濃度を増大させる目的で、フォトレジスト４４をマスクとしてリン等のｎ型不純物を例えば３×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４４を除去する。
本実施形態によれば実施形態１と同様に、イオン注入によりｎｐｎトランジスタのｐ型ベース領域５を形成するが、実施形態２と同様にエピタキシャル成長またはＣＶＤによりｐ型ベース層を形成してもよい。
【００９２】
次に、図１３（ｂ）に示すように、エミッタ形成領域上部に開口部１４ａを有するシリコン酸化膜１４を、実施形態１と同様に形成する。その上層にヒ素等のｎ型不純物がイオン注入された多結晶シリコン層を形成してから、フォトレジスト４５をマスクとしたエッチングにより、エミッタ多結晶シリコン７を形成する。図示しないが実施形態１と同様に、多結晶シリコン層の上層にＳｉＯＮ等の反射防止膜を形成することにより、フォトレジスト４５のパターニングを高精度に行うことが可能となる。エミッタ多結晶シリコン７の形成後、フォトレジスト４５を除去する。
【００９３】
次に、図１４（ａ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜１４に例えばＲＩＥ等のエッチングを行う。これにより、ｎｐｎトランジスタのベース取り出し領域のｎ型エピタキシャル層２表面を露出させ、かつ、ＣＭＯＳ部分のゲート電極２５にシリコン酸化膜からなるサイドウォール２８を形成することができる。その後、続く工程で行われるイオン注入の緩衝用として、基板表面に厚さ１０ｎｍ程度の酸化膜（不図示）を例えばＣＶＤにより形成する。
【００９４】
次に、図１４（ｂ）に示すように、ＮＭＯＳ形成領域およびｎｐｎトランジスタのコレクタ取り出し部分に開口を有するフォトレジスト４６をパターニングする。フォトレジスト４６をマスクとしてヒ素等のｎ型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。これにより、ｎ型ソース／ドレイン領域２９およびコレクタ取り出し部分９ａが形成される。その後、フォトレジスト４６を除去する。
【００９５】
次に、図１５（ａ）に示すように、ＰＭＯＳ形成領域およびｎｐｎトランジスタのベース取り出し部分に開口を有するフォトレジスト４７をパターニングする。フォトレジスト４７をマスクとしてＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入する。これにより、ｐ型ソース／ドレイン領域３０およびベース取り出し部分５ａが形成される。その後、フォトレジスト４７を除去する。
【００９６】
次に、図１５（ｂ）に示すように、全面に例えばＣＶＤにより厚さ１００ｎｍ程度のシリコン酸化膜１９ａを形成する。続いて、例えば１０００℃、窒素雰囲気で３０秒程度のＲＴＡを行い、ＣＭＯＳのソース／ドレイン領域２９、３０に導入された不純物を拡散・活性化させる。また、この熱処理によりエミッタ多結晶シリコン７からシリコン酸化膜１４の開口部１４ａを介してｐ型ベース領域５に不純物が拡散し、ｎ型エミッタ領域８が形成される。
【００９７】
次に、図１６（ａ）に示すように、エミッタ多結晶シリコン７およびその周囲のｐ型ベース領域５を被覆するようにフォトレジスト４８をパターニングする。フォトレジスト４８をマスクとしてシリコン酸化膜１９ａにエッチングを行い、シリコン酸化膜１９を形成する。その後、フォトレジスト４８を除去する。
【００９８】
本実施形態の半導体装置の製造方法によれば、フォトレジスト４８をマスクとするエッチング工程において、抵抗部分（不図示）等、シリサイド化を防止したい領域にシリコン酸化膜１９ａを残存させることができる。
従来の製造方法によれば、シリサイド化を防止したい領域の保護膜として、エミッタ多結晶シリコン７下層のシリコン酸化膜１４が用いられていた。したがって、抵抗等の上部にシリコン酸化膜１４を残存させるためには、シリコン酸化膜１４のエッチングマスクである多結晶シリコン層７ａ（実施形態１の図３（ｂ）参照）も残存させる必要があり、この多結晶シリコン層が寄生容量を増大させる要因となっていた。
これに対し、本実施形態の場合にはフォトレジストをマスクとしてパターニングされるシリコン酸化膜を、シリサイド化の保護膜として利用するため、不要な多結晶シリコン層による寄生容量の増大を防止することが可能である。
【００９９】
次に、図１６（ｂ）に示すように、ＣＭＯＳのソース／ドレイン領域２９、３０およびゲート電極２５の表面、およびｎｐｎトランジスタのベース取り出し部分５ａおよびコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。金属シリサイド１０は実施形態１と同様に、例えばスパッタリングにより全面に５０ｎｍ程度のチタン層あるいはニッケル、コバルト等の金属層を形成してから、ＲＴＰを行うことにより形成することができる。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応のチタン層（または他の金属層）を除去する。さらに、再度ＲＴＰを行って金属シリサイド１０を低抵抗化させる。
【０１００】
その後、図８（ａ）に示すように、実施形態１と同様の工程により層間絶縁膜１１や配線層１３を形成する。すなわち、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成してから、フォトレジスト（不図示）をマスクとして例えばＲＩＥを行って、層間絶縁膜１１にコンタクトホール１２を形成する。
【０１０１】
さらに、例えばチタンおよび窒化チタンの積層膜からなるバリアメタルを介して、ＣＶＤによりタングステンを堆積し、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させ、アルミニウム合金層および密着層を例えばＲＩＥによりパターニングして配線層１３を形成する。
その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【０１０２】
上記の本実施形態の半導体装置の製造方法によれば、  上記の本実施形態の半導体装置の製造方法によれば、ベース取り出し部分５ａにシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
また、図示しないがシリサイド化を防止したい高抵抗部分にシリコン酸化膜１９ａからなるシリコン酸化膜１９を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【０１０３】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、実施形態３にはバイポーラトランジスタをＣＭＯＳと同一基板上に形成した例を示したが、それ以外に、バイポーラトランジスタと受動素子等の適切な付加素子とから構成される半導体装置であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１０４】
【発明の効果】
本発明の半導体装置によれば、ベース取り出し部分がエミッタ電極に自己整合的にシリサイド化されることによりベース抵抗が低減され、かつエミッタ／ベース間のシリサイドブリッジの形成が防止される。
本発明の半導体装置の製造方法によれば、エミッタ／ベース間のシリサイドブリッジの形成を防止して、信頼性の向上された半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施形態１に係る半導体装置の断面図であり、（ｂ）および（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】（ａ）は本発明の実施形態２に係る半導体装置の断面図であり、（ｂ）および（ｃ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】（ａ）は本発明の実施形態３に係る半導体装置の断面図であり、（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】従来の半導体装置の断面図であり、基板表層にベース領域を有するバイポーラトランジスタを示す。
【図１８】従来の半導体装置の断面図であり、基板上にベース層を有するバイポーラトランジスタを示す。
【図１９】従来の半導体装置の断面図であり、図１７のトランジスタにエミッタ／ベース間のシリサイドブリッジを防止するサイドウォールが設けられた場合を示す。
【図２０】従来の半導体装置の断面図であり、図１８のトランジスタにエミッタ／ベース間のシリサイドブリッジを防止するサイドウォールが設けられた場合を示す。
【符号の説明】
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…ｎ型コレクタ埋め込み領域、４…分離絶縁膜、５…ｐ型ベース領域、５ａ…ベース取り出し部分、６…シリコン酸化膜、６ａ…開口部、７…エミッタ多結晶シリコン、７ａ…多結晶シリコン層、８…ｎ型エミッタ領域、９…ｎ型コレクタプラグ領域、９ａ…コレクタ取り出し部分、１０…金属シリサイド、１１…層間絶縁膜、１２…コンタクトホール、１３…配線層、１４…シリコン酸化膜、１４ａ…開口部、１５…ｐ型ベース層、１６…シリコン酸化膜、１６ａ…開口部、１７…（エミッタ）サイドウォール、１８…反射防止膜、１９、１９ａ…シリコン酸化膜、２１…ｎ型埋め込み層、２２ａ、２２ｂ、２２ｃ…ｐウェル、２３ａ、２３ｂ…ｎウェル、２４…シリコン酸化膜、２４ａ…開口部、２５…ゲート電極、２６…ｎ型ＬＤＤ領域、２７…ｐ型ＬＤＤ領域、２８…（ＬＤＤ）サイドウォール、２９…ｎ型ソース／ドレイン領域、３０…ｐ型ソース／ドレイン領域、３１〜４８…フォトレジスト。
【図１】
0004956853.tif 000002
【図２】
0004956853.tif 000003
【図３】
0004956853.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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