(57)【特許請求の範囲】
【請求項１】
各々がフローティングゲートと第１端子と該第１端子との間にチャネル領域を有する第２端子と制御ゲートとを有する複数のフローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法において、
ａ）前記基板上に実質的に互いに平行な複数の分離領域を間隔を置いて第１方向に形成し、隣接する前記分離領域間に活性領域を存在させ、前記活性領域が前記半導体基板上の第１絶縁材料層と該第１絶縁材料層上の第１ポリシリコン材料層とからなり、
ｂ）前記活性領域および分離領域上にマスク材料からなる実質的に互いに平行な複数のマスク領域を間隔を置いて第２方向に形成し、前記第２方向が前記第１方向に実質的に直交し、
ｃ）前記段階ｂ）が間隔を置いた複数のマスク領域を形成した後、前記マスク材料を用いて前記第２方向に沿ってエッチングを行い、
ｄ）実質的に互いに平行な複数の絶縁材料製第１スペーサを間隔を置いて前記第２方向に形成し、各前記第１スペーサが前記マスク領域の１つに隣接して連続し、隣接する前記第１スペーサ間に第１領域を存在させ、各前記第１スペーサが複数の交互する前記活性領域および絶縁領域と交差し、
ｅ）前記第１領域における隣接する前記第１スペーサ間をエッチングし、
ｆ）隣接する前記第１スペーサ間の活性領域において前記基板の第１領域に前記第１端子を形成し、
ｇ）隣接する前記第１スペーサ間において、前記基板内の前記第１端子に電気的に接続する導体を前記第２方向に形成し、
ｈ）前記マスク材料を除去することにより、実質的に互いに平行な複数の構造を前記第２方向に形成し、
ｉ）前記構造の各々に対して絶縁膜を形成し、
ｊ）実質的に互いに平行な複数のポリシリコン材料製第２スペーサを間隔を置いて前記第２方向に形成し、各前記第２スペーサが前記構造の１つに隣接して連続し、隣接する前記第２スペーサ間に第２領域を存在させ、各前記第２スペーサが前記複数の交互する活性領域および分離領域と交差し、各前記第２スペーサが前記第２方向のメモリセル用制御ゲートに電気的に接続し、
ｋ）前記第２領域の隣接する第２スペーサ間をエッチングし、
ｌ）前記第２領域の隣接する第２スペーサ間において、前記基板の各活性領域に前記第２端子を形成し、
ｍ）前記活性領域に実質的に平行に前記第１方向に導体を形成し、該導体を前記第２端子に電気的に接続する、各段階を備えることを特徴とする前記自己整合方法。
【請求項２】
前記段階ａ）が、前記分離領域と前記第１ポリシリコン材料層とを自己整合処理によって形成することを特徴とする請求項１記載の方法。
【請求項３】
前記段階ａ）が、前記分離領域と前記第１ポリシリコン材料層とを非自己整合処理によって形成することを特徴とする請求項１記載の方法。
【請求項４】
各々がフローティングゲートと第１端子と該第１端子との間にチャネル領域を有する第２端子と前記フローティングゲートから絶縁隔離してその上方に形成した積重ねゲートとを有する複数のフローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法において、
ａ）前記基板上に実質的に互いに平行な複数の分離領域を間隔を置いて第１方向に形成し、隣接する前記分離領域間に活性領域を存在させ、前記活性領域が前記半導体基板上の第１絶縁材料層と該第１絶縁材料層上の第１ポリシリコン材料層とからなり、
ｂ）前記活性領域および分離領域上に第２絶縁材料層を堆積し、
ｃ）前記第２絶縁材料層上に第２ポリシリコン材料層を堆積し、
ｄ）前記第２ポリシリコン材料層上において第２方向に互いに平行に延びるマスク材料からなる複数のマスク領域を間隔を置いて形成し、前記第２方向が前記第１方向に実質的に直交し、
ｅ）実質的に互いに平行な複数の絶縁材料製第１スペーサを間隔を置いて前記第２方向に形成し、各前記第１スペーサが前記マスク領域の１つに隣接して連続し、隣接する前記第１スペーサ間に第１領域を存在させ、各前記第１スペーサが複数の交互する前記活性領域および絶縁領域と交差し、
ｆ）前記第１領域における隣接する前記第１スペーサ間をエッチングし、
ｇ）隣接する前記第１スペーサ間の活性領域において前記基板の第１領域に前記第１端子を形成し、
ｈ）隣接する前記第１スペーサ間において、前記基板内の前記第１端子に電気的に接続する導体を前記第２方向に形成し、
ｉ）前記マスク材料を除去し、前記マスク材料下方から前記基板までの全材料を異方性エッチングすることにより、実質的に互いに平行な複数の構造を前記第２方向に形成し、
ｊ）前記構造の各々に対して絶縁膜を形成し、
ｋ）前記構造の各側部の前記基板内に前記第２端子を形成する、各段階を備えることを特徴とする前記自己整合方法。
【請求項５】
各々がフローティングゲートと第１端子と該第１端子との間にチャネル領域を有する第２端子と制御ゲートと結合ゲートとを有する複数の分割ゲート型フローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法において、
ａ）前記基板上に実質的に互いに平行な複数の分離領域を間隔を置いて第１方向に形成し、隣接する前記分離領域間に活性領域を存在させ、前記活性領域が前記半導体基板上の第１絶縁材料層と該第１絶縁材料層上の第１ポリシリコン材料層とからなり、
ｂ）前記活性領域および分離領域上にマスク材料からなる実質的に互いに平行な複数のマスク領域を間隔を置いて第２方向に形成し、前記第２方向が前記第１方向に実質的に直交し、
ｃ）前記マスク材料、分離領域、活性領域上に第２絶縁材料層を堆積し、
ｄ）前記第２絶縁材料層上に第２ポリシリコン材料層を堆積し、
ｅ）前記第２ポリシリコン材料層を異方性エッチングすることにより、間隔を置いて隣接する前記マスク領域間を部分的に前記第２ポリシリコン材料層によって埋め、
ｆ）実質的に互いに平行な複数の絶縁材料製第１スペーサを間隔を置いて前記第２方向に形成し、各前記第１スペーサが前記第２ポリシリコン材料層上にあって前記マスク領域の１つに隣接して連続し、隣接する前記第１スペーサ間に第１領域を存在させ、各前記第１スペーサが複数の交互する前記活性領域および絶縁領域と交差し、
ｇ）前記第１領域内の隣接する前記第１スペーサ間を少なくとも前記第２ポリシリコン材料層を介してエッチングすることにより実質的に互いに平行な複数の溝を前記第２方向に形成し、前記第２ポリシリコン材料層が前記第２方向の各メモリセル用接続結合ゲートであり、
ｈ）隣接する前記第１スペーサ間の活性領域において、前記基板の第１領域に前記溝を介して前記第１端子を形成し、
ｉ）隣接する前記第１スペーサ間において、前記基板内の前記第１端子と電気的に接続する導体を前記第２方向に形成し、
ｊ）前記マスク材料を除去することにより、実質的に互いに平行な複数の構造を前記第２方向に形成し、
ｋ）前記構造の各々に対して絶縁膜を形成し、
ｌ）実質的に互いに平行な複数のポリシリコン材料製第２スペーサを間隔を置いて前記第２方向に形成し、各前記第２スペーサが前記構造の１つに隣接して連続し、隣接する前記第２スペーサ間に第２領域を存在させ、各前記第２スペーサが前記複数の交互する活性領域および分離領域と交差し、各前記第２スペーサが前記第２方向のメモリセル用制御ゲートに電気的に接続し、
ｍ）前記第２領域の隣接する第２スペーサ間をエッチングし、
ｎ）隣接する第２スペーサ間の前記第２領域において、前記基板の各活性領域に前記第２端子を形成し、
ｏ）前記活性領域に実質的に平行に前記第１方向に導体を形成し、該導体を前記第２端子に電気的に接続する、各段階を備えることを特徴とする前記自己整合方法。
【請求項６】
前記段階ｂ）の後、前記マスク材料を用いて前記第２方向に沿ってエッチングを行う段階をさらに備えることを特徴とする請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートメモリセルからなる半導体メモリアレイの自己整合形成方法に関するものである。このメモリセルは、分割ゲート型、積重ねゲート型、これらの組合せ型のいずれかである。さらに本発明は、これらの型のフローティングゲートメモリセルの半導体メモリアレイ、これら不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法に関する。
【０００２】
【従来の技術】
フローティングゲートを用いて電荷を蓄積する不揮発性半導体メモリセル、そのメモリセルを半導体基板に形成したメモリアレイは、従来から良く知られている。フローティングゲートメモリセルには、代表的に分割ゲート型、積重ねゲート型、これらの組合せ型がある。
【０００３】
フローティングゲートメモリセルアレイの製造における問題点の１つは、ソース、ドレイン、制御ゲート、フローティングゲート等、様々な要素の整合である。半導体の集積度が増し、最大サイズ要素に対するリソグラフサイズが縮小するにつれ、精密整合はますます重要となる。各要素の整合は、半導体製品の生産性にも影響する。
【０００４】
【発明が解決しようとする課題】
自己整合は、本技術分野で良く知られている。自己整合とは、１つ以上の材料を使用する工程において、各構成要素が互いに自動的に整合するようにその工程を処理することを言う。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供することにある。
【０００６】
本発明の目的は、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供することにある。
【０００７】
本発明の目的は、自己整合技術を用いて製造可能な、不揮発性メモリセルのアレイを有する半導体装置を提供することにある。
【０００８】
本発明の目的は、自己整合技術を用い、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、分割ゲート型、積重ねゲート型、これらの組合せ型のフローティングゲートメモリセルからなる半導体メモリアレイを形成するため、３つの自己整合方法を開示する。これら方法により形成したメモリアレイも開示する。分割ゲート型フローティングゲートメモリセルからなる半導体メモリアレイを形成する自己整合方法において、各メモリセルは、第１端子と、この第１端子との間にチャネルを有する第２端子と、フローティングゲートと、制御ゲートとを有する。前記方法は、複数の分離領域を間隔を置いて基板に形成する。これら分離領域は、第１方向に実質的に互いに平行である。隣接する分離領域間には、活性領域が存在する。各活性領域は、半導体基板上の第１絶縁層と、この第１絶縁層上の第１ポリシリコン層とからなる。半導体基板上の第２方向に、複数のマスク領域を間隔を置いて形成する。これらマスク領域は、実質的に互いに平行であり、交互に形成した複数の活性領域および分離領域と交差する。第２方向は、第１方向に実質的に直交する。マスク領域を用いて、第２方向にエッチングを行う。絶縁材料性の複数の第１スペーサを、間隔を置いて実質的に互いに平行に第２方向に形成する。各第１スペーサは、マスク領域の１つに隣接して連続し、隣接する第１スペーサ間には第１領域が存在する。各第１スペーサは、交互に形成した複数の活性領域および絶縁領域と交差する。第１領域において、隣接する第１スペーサ間をエッチングする。第１領域内の隣接する第１スペーサ間において、活性領域内の基板に第１端子を形成する。隣接する第１スペーサ間において、導体を第２方向に形成し、半導体基板の第１端子に電気的に接続する。マスク材料を除去することにより、第２方向に実質的に互いに平行に延びる複数の分離構造を形成する。各分離構造を覆って絶縁膜を形成する。複数のポリシリコン材料製第２スペーサを、実質的に互いに平行に第２方向に間隔を置いて形成する。各第２スペーサは、前記分離構造の１つに隣接して連続する。隣接する第２スペーサ間には、第２領域が存在する。各第２スペーサは、前記交互に形成した複数の活性領域および分離領域と交差する。各第２スペーサは、メモリセル用制御ゲートを第２方向に電気的に接続する。第２領域において、隣接する第２スペーサ間をエッチングする。隣接する第２スペーサ間の第２領域において、半導体基板の各活性領域に第２端子を形成する。最後に、活性領域に実質的に平行な導体を第１方向に形成し、第１方向において第２端子に電気的に接続する。
【００１０】
この方法により、分割ゲート型フローティングゲートメモリセルからなる半導体メモリアレイを形成する。
【００１１】
【実施例１】
以下図面を参照して、実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１２】
図１（ａ）は、半導体基板１０を示す上面図である。基板１０は、第１絶縁層１２を有する。この第１絶縁層１２は、基板１０に堆積した二酸化シリコン等の絶縁材料からなる。第１絶縁層１２上に、第１ポリシリコン層１４を堆積する。半導体基板１０は、好ましくはＰタイプであり、当業者に公知である。基板１０上の第１絶縁層１２は、酸化、堆積（例えばＣＶＤ（化学蒸着））等の公知技術によって形成した約８０〜９０Åの二酸化シリコン層である。第１絶縁層１２上の第１ポリシリコン層１４は、低圧ＣＶＤ（ＬＰＣＶＤ）等の公知処理によって約５００〜７００Åの厚さに堆積する。好ましくは５００Åの窒化シリコン層１８をＣＶＤによって堆積する。窒化シリコン層１８は、分離領域形成において活性領域を区画するために使う。前記および後述の具体的寸法は、デザインルールや処理技術世代に応じて変化する。本明細書に記載の各寸法は、０．１８ミクロン処理に好適である。当業者には明らかなように、本発明は、特定の処理技術世代や、ここに記載の特定のパラメータ値に限定されない。
【００１３】
第１絶縁層１２，第１ポリシリコン層１４，窒化シリコン層１８を形成した後、適切なフォトレジスト１９を窒化シリコン層１８に塗布し、マスク処理を行い、選択領域内の窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とをエッチングする。フォトレジスト１９を残した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とが残る。フォトレジスト１９を除去した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とがエッチング除去され、図２（ｂ）に示す帯溝１６がＹ方向、すなわち列方向にできる。（後述の通り、分離領域の形成について２つの実施例を示す。ＬＯＣＯＳおよびＳＴＩである。ＳＴＩ実施例は、基板１０内を約２８００Åの深さまでエッチングする。）隣接する帯溝１６間の距離Ｗは、使用する処理技術の最小リソグラフ要素サイズとすれば良い。
【００１４】
窒化シリコン層１８をエッチング除去した後、第１ポリシリコン層１４と第１絶縁層１２とをエッチング除去し、帯溝１６を形成する。半導体基板１０内の帯溝１６は、二酸化シリコン等の絶縁材料２０ａまたは２０ｂで埋める。図２（ｂ）に示すように、公知のＬＯＣＯＳ処理を用いて局所酸化物２０ａを形成するか、浅トレンチ処理（ＳＴＩ）を用いて二酸化シリコン領域２０ｂを形成する。フォトレジスト１９が残存する箇所では、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２との下の半導体基板１０は、活性領域を形成する。従って基板１０には、帯状の活性領域と分離領域とが交互にできる。分離領域は、ＬＯＣＯＳ２０ａまたは浅トレンチ２０ｂである。図２（ｂ）は、ＬＯＣＯＳ２０ａと浅トレンチ２０ｂとを示すが、どちらか一方のみを形成する。好適実施例は、浅トレンチ２０ｂを形成する。浅トレンチ２０ｂが好適である理由は、第１ポリシリコン層１４と面一に形成できるためである。この構造によって自己整合フローティングゲートを実現できる。
【００１５】
この構造は、非自己整合法が形成する構造より小型である。図２（ｂ）に示す構造を非自己整合法により形成することは、従来から知られている。これを説明する。基板１０に分離領域２０を形成する。分離領域２０は、基板１０に窒化シリコン層を堆積し、フォトレジストを堆積し、窒化シリコンをパターニングして基板１０の選択部分を露出し、ＬＯＣＯＳまたはＳＴＩを用いて基板１０の露出部分を酸化する。次に窒化シリコンを除去し、第１二酸化シリコン層１２（ゲート酸化膜を形成）を基板１０に堆積する。ゲート酸化膜１２上に第１ポリシリコン層１４を堆積する。第１ポリシリコン層１４をパターニングし、選択部分を除去する。このためポリシリコン層１４は、分離領域２０に対して自己整合せず、第２のマスクステップが必要になる。この追加マスクステップは、ポリシリコン層１４の寸法が分離領域２０に対して整合許容値を持つことを要求する。
【００１６】
自己整合法または非自己整合法を用いて形成した図２（ｂ）の構造に対し、さらに以下の処理を行う。
【００１７】
図３（ａ）は、本発明の次の処理を示す上面図である。図２（ａ）の構造の全表面に、窒化シリコン等のマスク層２２を形成する。窒化シリコン層２２の上にフォトレジストを塗布して第２のマスク処理を行い、Ｘ方向すなわち行方向に帯を区画したマスクを形成する。隣接する帯間の距離Ｚは、作成するデバイスに応じて決定する。本実施例の構造は、距離Ｚ内に３個の「構成要素」すなわち２個のゲートと１個の「スペース」を含む。行方向の選択領域すなわち帯内のフォトレジストを除去する。露出したマスク用窒化シリコン層２２をエッチングし、図３（ａ）の構造を形成する。各窒化シリコン２２の帯は、半導体基板１０の活性領域および分離領域と交差する。活性領域内の基板１０上には、第１絶縁層１２とポリシリコン層１４とがある。分離領域は、浅トレンチ二酸化シリコン２０である。隣接する窒化シリコン帯２２間には、図３（ｂ）の溝２４がある。溝２４は、浅トレンチ２０と交差し、第１ポリシリコン層１４の酸化領域と交差する。溝２４の材料は、浅トレンチ２０を形成する二酸化シリコンと同一材料である。
窒化シリコン帯２２の形成を説明する。
【００１８】
窒化シリコン２２は、図２（ａ）の構造にＣＶＤを用いて約３０００Å厚に堆積する。
【００１９】
窒化シリコン２２を選択的にエッチングする。このエッチングは、第１ポリシリコン層１４と二酸化シリコン領域２０ａまたは２０ｂによって停止する。露出した第１ポリシリコン層１４を酸化して二酸化シリコン２４を形成する。
【００２０】
テトラエチルオルソシリケート（ＴＥＯＳ）の分解によって生成する二酸化シリコン等の絶縁材料を堆積し、第２絶縁層２６を図３（ａ）に示す構造の全表面に形成する。図４（ａ）は、第２絶縁層２６を形成した構造の断面図である。ＴＥＯＳ層２６は、ＣＶＤやコンフォーマル堆積等の従来技術を使って約２０００〜２５００Å厚にする。
【００２１】
ＴＥＯＳ層２６は、反応性イオンエッチング（ＲＩＥ）等公知技術を使って異方性エッチングを行い、窒化シリコン帯２２を露出させる。この結果、図４（ｂ）に示すように、ＴＥＯＳスペーサ２６の帯と窒化シリコン２２の帯とが隣接する。ＴＥＯＳ２６の異方性エッチングは、エッチング停止の役割を果たす窒化シリコン２２と第１ポリシリコン層１４とが露出するまで続ける。
【００２２】
エッチング液を交換し、第１ポリシリコン層１４を異方性エッチングする。これはエッチング停止の役割を果たす第１二酸化シリコン層１２が露出するまで行う。
【００２３】
構造の全表面に対して適切なイオンを注入する。イオンが第１二酸化シリコン層１２に進入するのに十分なエネルギを持っている箇所で、基板１０内に第１領域３０を形成する。その他箇所におけるイオンは、ＴＥＯＳ２６，分離領域２０ａまたは２０ｂ、窒化シリコン２２に吸収され、何の影響も及ぼさない。この結果、図５（ａ）の構造が得られる。
【００２４】
図５（ａ）の構造全体を酸化することにより、第１ポリシリコン層１４の露出領域を酸化し、約３００Å厚の二酸化シリコン層３２を形成する。そして構造全体に二酸化シリコン絶縁層を堆積する。なお二酸化シリコン層３２の一部は、ＴＥＯＳ２６および二酸化シリコン２４から形成される。図示の層３２は、理解を助けるために示した。
【００２５】
第１二酸化シリコン絶縁層１２の異方性エッチングを、エッチング停止の役割を果たす基板１０まで行う。二酸化シリコン層１２の異方性エッチングは、層３２の一部も除去する。第２ポリシリコン堆積処理（約３０００Å）を行い、隣接するＴＥＯＳスペーサ２６間のプラグまたはホールを埋める。局所選択法により窒化シリコン２２からポリシリコンを除去する。この時の好適方法は、化学機械研磨（ＣＭＰ）である。第２ポリシリコン３４は、基板１０内の第１領域３０に対するオーミックコンタクトを形成する。第２ポリシリコン３４をドーピングすることにより、第１領域３０を形成する不純物の補助用あるいは代替用の拡散ソースとして使用しても良い。ポリシリコン３４は、タングステン、ケイ化タングステン等の適切な導体でも良い。図５（ｂ）は、このようにして形成した構造を示す。この構造を酸化し、第２ポリシリコンプラグ３４上に二酸化シリコン層３６を薄く形成する。
【００２６】
窒化シリコン２２をエッチングし、エッチング停止層としての第１ポリシリコン層１４を露出させる。次に第１ポリシリコン層１４を異方性エッチングし、エッチング停止層としての第１二酸化シリコン層１２を露出させる。この処理期間中、第２ポリシリコン３４上のキャップ３６は、第２ポリシリコン３４のエッチングを阻止する。この結果、図６（ａ）の構造が得られる。
【００２７】
構造全体に約１６０〜１７０Åの薄い二酸化シリコン層３８を、熱酸化および堆積の組み合わせによって形成し、図６（ｂ）の構造を得る。
【００２８】
構造全体に第３ポリシリコン層４０を約２０００Åの厚さに堆積する。この結果を図７（ａ）に示す。第３ポリシリコン層４０は、ＬＰＣＶＤによって堆積できる。
【００２９】
第３ポリシリコン層４０を異方性エッチングし、複数のスペーサ４０を形成する。スペーサ４０は、行方向すなわちＸ方向に延び、プラグ３４に平行である。第３ポリシリコン層４０をエッチングし、プラグ３４上の二酸化シリコン３８を露出させる。この結果、図７（ｂ）に示すように、プラグ３４の両側にポリシリコンスペーサ４０が互いに切り離される。
【００３０】
第３ポリシリコンスペーサ４０を酸化することにより、その露出部分全体に二酸化シリコン層４２を形成する。この時点であるいはこの酸化処理の前にイオン注入を行い、第２領域７０を形成する。隣接するポリシリコンスペーサ４０間の二酸化シリコン３８を異方性エッチングし、エッチング停止部としての基板１０を露出させる。誘電体４８を堆積する。誘電体４８に従来のコンタクト４４を形成する。コンタクト４４は、第２領域７０と金属製共通ビットライン４６とを接続する。誘電体４８は、層４２と同一の二酸化シリコンでも良い。この結果、図８の構造が得られる。
【００３１】
図１０は、結果的に得られる構造を示す上面図である。この図は、ビットライン４６と第２領域７０との相互接続を示す。制御ライン４０は、Ｘ方向すなわち行方向に延び、ソースライン３４は基板１０内の第１領域３０に接続する。ソースライン３４（当業者に明らかなように、「ソース」は「ドレイン」に読み替え可能である）は、行方向全長に渡り基板１０と接触する。すなわちソースライン３４は、基板１０の活性領域および分離領域の両方に接触する。ただし、ソースライン３４は、基板１０内の第１領域３０のみと電気的に接続する。このソースライン３４が接続する各第１領域３０は、隣接する２個のメモリセルに接続し共有される。同様に、ビットライン４６が接続する各第２領域７０は、隣接するメモリセルによって共有される。
【００３２】
この結果、複数の分割ゲート型不揮発性メモリセルが形成される。各メモリセルは、フローティングゲート１４と、制御ゲート４０と、ソースライン３４と、ビットライン４６とを有する。制御ゲート４０は、スペーサであり、行方向に延び、同一行の他のメモリセルの制御ゲートに接続する。ソースライン３４は、行方向に延び、同一行方向のメモリセルの第１端子３０のペアを接続する。ビットライン４６は、Ｙ方向すなわち列方向に延び、同一列方向のメモリセルの第２端子７０のペアを接続する。これら制御ゲート、フローティングゲート、ソースライン、ビットラインの形成は、すべて自己整合する。この不揮発性メモリセルは、分割ゲート型であり、ゲートトンネリングを制御するためのフローティングゲートを有する。この詳細は、米国特許第５，５７２，０５４号が開示する。この開示は参照によってここに組み込むことにより、前記不揮発性メモリセルおよび該セルからなるメモリアレイの動作の説明に代える。
【００３３】
図７（ａ）、図７（ｂ）のポリシリコン４０の処理に関する変更形態を説明する。ポリシリコン４０をエッチングすると、その結果としてのスペーサは丸みを帯びる。これらスペーサは、方形が有利である。図２４（ａ）は、ポリシリコンスペーサの寸法を均一にするための一実施例を示す。スペーサ形成用ポリシリコン膜３３０（好適には２００ｎｍ）を心棒３３１上にコンフォーマルに堆積する。ポリシリコン膜３３０は犠牲膜からもう１つのゲートになる。好適には２０〜４０ｎｍ厚の酸化膜３３２をポリシリコン膜３３０上にコンフォーマルに堆積する。図２４（ｂ）に示すように、異方性化学エッチングを行い、平坦上面３４０から酸化膜３３２を除去し、ポリシリコン膜３３０の除去を開始する。この時のエッチング速度は、上面３４０上の酸化膜３３２がポリシリコン膜３３０よりも遅く除去されるようにする。ＲＩＥの場合、どのような膜でもその露出角部におけるエッチング速度が速まる。従ってスペーサ３５０は、ポリシリコン３３０の角から突出し、図２４（ｃ）に示すような垂直形状のポリシリコン３３０を形成する。図２４（ａ）〜図２４（ｃ）の処理を使えば、方形のワードラインスペーサ４０を形成できる。
【００３４】
図２５は、シリコン基板１０内のウエル領域のドーピングを示す。特に図２５は、基板１０に第１領域３０を注入する方法を示す。フローティングゲート３６０（および前記したそのミラーフローティングゲート）をパターニングし形成する。フローティングゲート３６０を介した注入により、フローティングゲートウエル３６１を形成する。所定セルおよびそのミラーセルのフローティングゲート３６０は、フローティングゲート３６０を基板１０までエッチングすることにより分離できる。第１端子領域３６３は、従来の方法によりフローティングゲートホール内への注入により形成する。ポリシリコン３６２は、フローティングゲートホール（第１端子３０へのプラグ）内へ堆積し、フローティングゲート注入点を形成する。スクリーン酸化物は、注入端およびワードラインチャネル上に成長させる。ワードラインスペーサ３６６は、堆積しエッチングする。ビットライン結合３６５とビットラインハロー３７０とを注入する。ハロー３７０の注入角度は、ハロー３７０がワードラインスペーサ３６６の下でビットライン／第２端子領域３６５に隣接するように設定する。
【００３５】
この単一ウエル法を使ってメモリセルを形成する場合の利点は、処理コストが低く構造が簡単なことである。これは、メモリウエルマスクを省略できるためである。また、注入端絶縁体への注入が不必要であり、該注入端絶縁体へのフォトレジストの適用および除去が不必要であり、セルの信頼性が向上する。セル寸法の変化に対するセル電気特性の感度を低めることにより、セルの生産性が向上する。
【００３６】
図９は、図３（ｂ）と同様の断面図である。窒化シリコン帯２２を行方向に形成した後、二酸化シリコン２４を除去し、ポリシリコン１４を等方性エッチングしてアンダーカット５１を作る。図８および前記米国特許に示すように、フローティングゲート１４に鋭い端部を持たせることが好ましい。ポリシリコンからポリシリコンへのトンネリング効果を向上させるためである。図９に示すようにポリシリコン１４の等方性エッチングによってアンダーカット５１を形成すると、結果的に形成されるフローティングゲート１４は、鋭い端部を持つようになる。
【００３７】
【実施例２】
図１１（ａ）は、本発明方法の他の実施例の第１段階を示す上面図である。図１１（ａ）（ｂ）、図１２（ａ）（ｂ）の処理は、図１（ａ）（ｂ）、図２（ａ）（ｂ）の処理と同一である。分離領域２０の形成に関連して説明したように、分離領域２０は浅トレンチ型で第１ポリシリコン層１４と面一である。
【００３８】
基板１０に、活性領域の帯と浅トレンチ分離領域２０の帯とを交互に形成する。第２絶縁層１３を図１２（ａ）の構造全表面に形成する。絶縁層１３は、第１ポリシリコン１４の熱酸化、あるいはＣＶＤ、あるいはこれらの組み合わせにより形成できる。現在の技術では、絶縁層１３を二酸化シリコン／窒化シリコン／二酸化シリコン（ＯＮＯ）の複合材料で作ることが一般的である。第２絶縁層またはＯＮＯ１３上に第２ポリシリコン層１５を堆積する。第２ポリシリコン層１５は、例えばＣＶＤによって堆積する。第２二酸化シリコン層１３の厚さは約１００Åであり、第２ポリシリコン層１５の厚さは約１００Åである。
【００３９】
ポリシリコン１５上の行方向すなわちＸ方向に、窒化シリコン２２の帯を形成する。ポリシリコン１５上の窒化シリコン帯２２の形成は、図３を参照して説明した第１ポリシリコン１４上の窒化シリコン２２の形成と同一である。各窒化シリコン帯２２は、基板１０の活性領域および浅トレンチ分離領域２０と交差する。この結果、図１３の構造が得られる。
【００４０】
図２（ｂ）の構造が非自己整合法を用いても形成できるように、図１２（ｂ）の構造も非自己整合法で形成できる。
【００４１】
図４（ａ）の構造を形成する処理と同様、全体に二酸化シリコン層２６を堆積する。二酸化シリコン層２６を異方性エッチングし、各窒化シリコン帯２２の上面を露出させる。この結果、図１４（ａ）の構造が得られる。二酸化シリコン２６は、行方向スペーサであり、各窒化シリコン帯２２に隣接して連続する。異方性エッチングを繰り返し実行する。まず第２ポリシリコン層１５を異方性エッチングし、エッチング停止部としての第２二酸化シリコン層１３に至る。次に第２二酸化シリコン層１３の異方性エッチングを行い、エッチング停止部としての第１ポリシリコン層１４に至る。第１ポリシリコン層１４の異方性エッチングを行い、エッチング停止部としての第１二酸化シリコン層１２を露出させる。基板１０へのイオン注入を行い、基板１０内に第１領域３０を形成する。基板１０へのイオン注入は、第２ポリシリコン１５と第２二酸化シリコン１３と第１ポリシリコン１４とのエッチングの後でなくとも構わない。イオン注入は、これらエッチング処理のいずれの後で行っても構わない。
【００４２】
絶縁体３２を構造全体上に堆積する。絶縁体３２は、二酸化シリコン、窒化シリコン等どのような誘電体でも良い。例えば二酸化シリコンを第２ポリシリコン１５および第１ポリシリコン１４の直接酸化によって形成しても良い。露出した二酸化シリコン３２をＲＩＥによって異方性エッチングし、第１領域３０を露出させる。この時、ポリシリコン１４とポリシリコン１５の周囲の絶縁を維持する。第３ポリシリコン層３４を構造全体に堆積する。第３ポリシリコン層３４は、ＣＭＰ等の局所選択処理によって除去する。この処理は、図５（ｂ）の処理と同一である。第３ポリシリコン層３４は、基板１０の第１領域３０へのオーミックコンタクトを形成する。ポリシリコン３４の上面を酸化して二酸化シリコンキャップ３６を形成する。この結果、図１４（ｂ）の構造が得られる。
【００４３】
窒化シリコン２２をエッチングし、エッチング停止部としての第２ポリシリコン１５を露出させる。第２ポリシリコン１５を異方性エッチングし、エッチング停止部としての第２二酸化シリコン１３を露出させる。第２二酸化シリコン１３を異方性エッチングし、エッチング停止部としての第１ポリシリコン１４を露出させる。第１ポリシリコン１４を異方性エッチングし、エッチング停止部としての第１二酸化シリコン１２を露出させる。第１二酸化シリコン１２の異方性エッチングを、基板１０まで行う。この結果、図１５（ａ）に示す構造が得られる。第２領域７０と該第２領域７０へのビットライン４６接続とを従来の方法により形成する。例えば、誘電体４８を堆積し、リソグラフおよびエッチングによりコンタクトホールを形成し、金属を堆積し、パターニングし、図１５（ｂ）の構造を得る。
【００４４】
【実施例３】
本発明方法のさらに別の実施例を説明する。この実施例は、図１（ａ）、１（ｂ）、２（ａ）、２（ｂ）に示した構造の形成で始まる。第１二酸化シリコン層１２と第１ポリシリコン層１４とを形成し、分離領域溝１６をマスク処理によって形成し、浅トレンチ分離領域を形成し、行方向に窒化シリコン帯２２を形成する。図９で説明したように、窒化シリコン帯２２の下の第１ポリシリコン層１４にアンダーカット５１を形成しても良い。酸化およびＬＰＣＶＤによって１２０Å厚の二酸化シリコンまたはＯＮＯ２６を構造全体上に堆積する。この結果を図１６（ａ）に示す。
【００４５】
ポリシリコン３４を全体に堆積する。これはＬＰＣＶＤによって行う。この結果を図１６（ｂ）に示す。
【００４６】
ポリシリコン３４を選択的にエッチングする。これは、ＣＭＰ等の平坦化処理によって行い、窒化シリコン２２をエッチング停止部として使用する。この結果、窒化シリコン２２上からポリシリコン３４と二酸化シリコン２６とが全て除去され、図１７（ａ）の構造が得られる。
【００４７】
ポリシリコン３４を制御速度で所定時間エッチングし、隣接する窒化シリコン帯２２間に約５００Å厚のポリシリコン層３４を残す。この時のエッチングは、異方性エッチング（ＲＩＥ）または等方性エッチングである。この結果、図１７（ｂ）に示す構造が得られる。
【００４８】
二酸化シリコン３６を構造全体に堆積する。二酸化シリコン３６を異方性エッチングし、スペーサを形成する。このスペーサは、行方向に連続し、二酸化シリコン２６に隣接する。二酸化シリコン２６は、窒化シリコン２２に隣接する。この結果、図１８（ａ）の構造が得られる。
【００４９】
二酸化シリコンスペーサ３６は互いに離れているため、ポリシリコン３４が露出しそれを異方性エッチングできる。ポリシリコン３４は、エッチング停止部としての二酸化シリコン２６までエッチングする。二酸化シリコン２６は、エッチング停止部としての第１ポリシリコン１４まで異方性エッチングする（このエッチングは二酸化シリコン３６の一部を除去する）。第１ポリシリコン１４は、エッチング停止部としての第１二酸化シリコン１２まで異方性エッチングする（このエッチングはポリシリコン３４の一部を除去する）。第１二酸化シリコン１２を介してイオンを注入し、基板１０内に第１領域３０を形成する。この結果、図１８（ｂ）に示す構造が得られる。前記したように、第１領域３０を形成するためのイオン注入は、第１ポリシリコン１４のエッチング前、あるいは二酸化シリコン２６のエッチング前に行っても良い。全体、特にポリシリコン３４と第１ポリシリコン１４とを覆うように二酸化シリコンを形成する。これはＣＶＤを用いることができる。第１二酸化シリコン１２を異方性エッチングする。隣接する二酸化シリコンスペーサ３６間および隣接する窒化シリコン帯２２間にポリシリコンソースライン５０を埋め込み、基板１０内の第１領域３０に対するオーミックコンタクトを形成する。この結果、図１９（ａ）に示す構造が得られる。
【００５０】
窒化シリコン２２は、エッチング停止部としての第１ポリシリコン１４までエッチングする。第１ポリシリコン１４は、エッチング停止部としての第１二酸化シリコン１２まで異方性エッチングする。二酸化シリコン１２は、エッチング停止部としての基板１０の第１領域３０まで最適に異方性エッチングする。この結果、図１９（ｂ）の構造が得られる。
【００５１】
制御ゲートスペーサ４０と第２領域７０とを図６（ｂ）〜図８で説明したと同様に形成する。この結果、図２０に示す構造が得られる。
【００５２】
図２０の不揮発性メモリセルと図８の不揮発性メモリセルの相違点は、第２制御ゲート３４の追加である。第２制御ゲート３４は、制御ゲート４０とソースライン５０とに平行であり、異なる正または負の電圧を印加し、フローティングゲート１４と容量結合し、読み出しまたは書き込み性能を向上させる。特別の場合として、第２制御ゲート３４をソースライン５０に電気的に接続し、第１領域３０とフローティングゲート１４との間の容量結合を増強できる。
【００５３】
【実施例４】
以上、フローティングゲートメモリセルからなる不揮発性メモリセルアレイを形成するための３つの自己整合方法を説明した。ゲート長を決定するスペーサを使用することにより、均一なゲートアレイを実現できる。このゲートアレイの寸法は、リソグラフ性能に制限されない。基板内の第１および第２領域への接続にポリシリコン（または導電）ライン（基板自体内のソースまたはドレインラインではなく）を使うことにより、前記方法は、アレイ配置したメモリセル等の半導体回路への相互接続を実現するための新規な技術を提供する。
【００５４】
図２１（ａ）は、図６（ａ）、図１５（ａ）、図１９（ｂ）の構造９０の形成結果を示す４−４線に沿った断面図である。図２１（ａ）の当初の構造は、図６（ａ）、図１５（ａ）、図１９（ｂ）の処理結果であるが、構造９０は必ずしも図６（ａ）、図１５（ａ）、図１９（ｂ）の方法によって作る必要はない。構造９０が互いにほぼ直線的に離れており、２つの垂直縁９１を有し、隣接する構造９０間にトレンチが形成されればよい。構造９０は、不揮発性メモリセルに限定されない。例えばＤＲＡＭセル、ＳＲＡＭセル、あるいは論理セルでも良い。これらセルは、行および列に配置してアレイを構成し、ワードラインおよびビットラインによって各要素（構造）９０にアクセスする。
【００５５】
図２１（ａ）の構造９０は、構造９０内にワードラインを有さない図６（ａ）の構造９０でも良い。（ワードラインが構造９０内にある図１５（ａ）あるいは１９（ｂ）のような構造は後述する。）
構造９０を酸化するかあるいは絶縁材料９２を堆積し、構造９０を被覆する。これは図６（ｂ）で説明した処理により行える。この処理は、構造９０をワードラインに電気的に接続する場合、省略できる。
【００５６】
ポリシリコン等の導電ゲート材料４０をトレンチ領域を含めた全体に堆積する。トレンチ領域とは、隣接する構造９０の垂直壁間の領域である。ポリシリコン４０は、ＬＰＣＶＤで堆積する。ポリシリコン４０は、構造９０へのワードラインを形成することになる。
【００５７】
ポリシリコン４０を局所エッチングにより除去し、トレンチ領域のみに低く残す。これはＣＭＰとＲＩＥとの組み合わせで実現できる。トレンチ領域内の溝の深さは、スペーサの形成を可能にするように選定する。この結果、図２１（ｂ）に示す構造が得られる。
【００５８】
ポリシリコン４０は、任意に金属被覆する。すなわちポリシリコン４０上にシリサイドを形成する。当業者には良く知られているように、シリサイドの形成は、ポリシリコン４０の導電性を向上する。狭いポリシリコンラインにシリサイドを形成するのは難しいため、この時点でシリサイドを形成することは、行ラインが最終的に狭められてから形成するよりも容易である。
【００５９】
例えばＣＶＤを用い、二酸化シリコン等の誘電材料８２を全体にコンフォーマルに堆積する。この結果、図２２（ａ）の構造が得られる。
【００６０】
二酸化シリコン８２を異方性エッチングし、図２２（ｂ）の構造を得る。
【００６１】
二酸化シリコン８２をハードマスクとして用い、ポリシリコン４０をエッチングする。層１２を介してイオン注入を行い、第２領域７０を形成する。この結果、図２３（ａ）の構造が得られる。
【００６２】
図２３（ａ）の構造は、自己整合法あるいは非自己整合法でさらに処理する。
【００６３】
自己整合法の場合、図２３（ａ）の構造を酸化し、ポリシリコン４０の露出領域に二酸化シリコン８４を形成する。この構造を異方性エッチングし、基板１０を露出させる。好適実施例において、層８２，８４，１２は全て同一材料、すなわち二酸化シリコンである。ビットラインプラグによってビットライン４６を第２領域７０に接続する。この結果、図２３（ｂ）に示す構造が得られる。すなわち図２３（ｂ）の構造は、自己整合ビットライン構造であり、構造要素９０に対して自己整合する。この時、ワードライン４０は実質的に直線であり、ビットライン４６に直交する。
【００６４】
非自己整合法は、従来の公知技術であり、別の絶縁層を図２３（ａ）の構造上に堆積する。その絶縁層にリソグラフを用いて基板１０の第２領域までのホールを形成する。このホールに金属または導体を埋め込み、第２領域７０へのコンタクトを形成する。
【００６５】
前記したように、構造９０はその内部にワードラインを含んでも含まなくても良い。図１５（ａ）、図１９（ｂ）に示すように構造９０がワードライン４０を含む場合、図２１（ｂ）で説明したようにポリシリコンライン４０は不要である。ポリシリコン４０は、絶縁体８２と同様または同一の誘電材料で置き換えることができる。この絶縁体８２は、最終的にポリシリコン４０上に堆積される。あるいは絶縁体８２を全体にコンフォーマルに堆積し、次にそれを異方性エッチングして図２３（ａ）の構造を形成しても良い。
【００６６】
前記した各方法はポリシリコンを使用しているが、当業者には明らかなように、他の導電材料を使うことも可能である。また二酸化シリコンに代えて他の絶縁体を使っても良い。窒化シリコンの代わりに、エッチング特性が二酸化シリコン（あるいは他の絶縁体）またはポリシリコン（または他の導体）とは異なる材料を用いても良い。
【００６７】
【発明の効果】
以上述べたように、本発明によれば、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供できる。
【００６８】
本発明によれば、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供できる。
【００６９】
本発明によれば、自己整合技術を用いて製造可能な、不揮発性メモリセルのアレイを有する半導体装置を提供できる。
【００７０】
本発明によれば、自己整合技術を用い、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法を提供できる。
【図面の簡単な説明】
【図１】（ａ）は本発明方法の第１段階で分離領域を形成するための半導体基板を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図である。
【図２】（ａ）は図１の次の段階で形成した分離領域を示す上面図である。（ｂ）は半導体基板に形成した２タイプ、すなわちＬＯＣＯＳタイプと浅トレンチタイプの分離領域を示す（ａ）の２−２線に沿った断面図である。
【図３】（ａ）は図２の次の段階を示す上面図である。（ｂ）は（ａ）の４−４線に沿った断面図である。（ｃ）は（ａ）の３−３線に沿った断面図である。
【図４】（ａ）は分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図３の次の段階を示す４−４線に沿った断面図である。
（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図５】（ａ）は図４の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図６】（ａ）は図５の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図７】（ａ）は図６の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図８】図７の次の段階を示す４−４線に沿った断面図である。
【図９】図３（ｂ）と同様の図であり、絶縁材料にアンダーカットを形成する変更形態を示す４−４線に沿った断面図である。
【図１０】分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、活性領域における行ライン、ビットライン、端子の相互接続を示す上面図である。
【図１１】（ａ）は積重ねゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、本発明方法の第１段階で分離領域を形成するための半導体基板を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図である。
【図１２】（ａ）は図１１の構造に分離領域を形成したところを示す図である。（ｂ）は分離領域と活性領域とを示す（ａ）の２−２線に沿った断面図である。
【図１３】（ａ）は積重ねゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図１２の次の段階を示す上面図である。（ｂ）は４−４線に沿った断面図である。（ｃ）は３−３線に沿った断面図である。
【図１４】（ａ）は図１３の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１５】（ａ）は図１４の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１６】（ａ）は積重ねゲートと分割ゲートとの組合せ型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図９の構造の処理結果を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１７】（ａ）は図１６の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１８】（ａ）は図１７の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１９】（ａ）は図１８の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図２０】図１９の次の段階を示す４−４線に沿った断面図である。
【図２１】（ａ）は自己整合ビットラインを形成する本発明方法の第１段階において、図６（ａ）、図１５（ａ）、図１９（ｂ）の構造を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図２２】（ａ）は図２１の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図２３】（ａ）は図２２の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図２４】（ａ）は方形スペーサを形成するためのポリシリコンと酸化物の積み重ねを示す断面図である。（ｂ）は平坦表面上の酸化物を除去すると共に側壁に酸化物スペーサを形成するエッチング処理を示す断面図である。（ｃ）は角部におけるポリシリコンのエッチング速度を落とすことにより形成した方形酸化物スペーサを示す断面図である。
【図２５】本発明方法により形成したハローを有する単一ウエル分割ゲート型不揮発性メモリセルを示す概略図である。
【符号の説明】
１０  半導体基板
１２  第１絶縁層（二酸化シリコン）
１３  第２絶縁層（二酸化シリコン、ＯＮＯ）
１４  第１ポリシリコン層、フローティングゲート
１５  第２ポリシリコン層
１６  分離領域帯溝
１８  窒化シリコン層
１９  フォトレジスト
２０  分離領域、浅トレンチ二酸化シリコン
２０ａ  絶縁材料、局所酸化物、ＬＯＣＯＳ
２０ｂ  絶縁材料、二酸化シリコン領域、浅トレンチ
２２  マスク用窒化シリコン帯
２４  二酸化シリコン
２６  第２絶縁層（二酸化シリコン）、ＴＥＯＳスペーサ
３０  第１領域、第１端子
３２  絶縁体、二酸化シリコン層
３４  第２、又は第３ポリシリコンプラグ、ソースライン、又は第２制御ゲート
３６  二酸化シリコン層、キャップ
３８  二酸化シリコン層
４０  第３ポリシリコン層（スペーサ）、制御ライン（ゲート）
４２  二酸化シリコン層
４４  コンタクト
４６  金属製共通ビットライン
４８  誘電体
５０  ポリシリコンソースライン
５１  アンダーカット
５２  二酸化シリコン層、キャップ
７０  第２領域、第２端子
８２  誘電材料
８４  二酸化シリコン
９０  構造
９１  垂直縁
９２  絶縁材料
３３０  スペーサ形成用ポリシリコン膜
３３１  心棒
３３２  酸化膜
３４０  平坦上面
３５０  スペーサ
３６０  フローティングゲート
３６１  フローティングゲートウエル
３６２  ポリシリコン
３６３  第１端子領域
３６５  第２端子領域、ビットライン結合
３６６  ワードラインスペーサ
３７０  ビットラインハロー
【図１】
0005054864.tif 000002
【図２】
0005054864.tif 000003
【図３】
0005054864.tif 000004
【図４】
0005054864.tif 000005
【図５】
0005054864.tif 000006
【図６】
0005054864.tif 000007
【図７】
0005054864.tif 000008
【図８】
0005054864.tif 000009
【図９】
0005054864.tif 000010
【図１０】
0005054864.tif 000011
【図１１】
0005054864.tif 000012
【図１２】
0005054864.tif 000013
【図１３】
0005054864.tif 000014
【図１４】
0005054864.tif 000015
【図１５】
0005054864.tif 000016
【図１６】
0005054864.tif 000017
【図１７】
0005054864.tif 000018
【図１８】
0005054864.tif 000019
【図１９】
0005054864.tif 000020
【図２０】
0005054864.tif 000021
【図２１】
0005054864.tif 000022
【図２２】
0005054864.tif 000023
【図２３】
0005054864.tif 000024
【図２４】
0005054864.tif 000025
【図２５】
0005054864.tif 000026