(57)【特許請求の範囲】
【請求項１】
ＮチャンネルＭＯＳＦＥＴ又はＮＰＮトランジスタであるスイッチング素子と、
前記スイッチング素子のソース又はエミッタに一端が接続されるブートストラップ用コンデンサを有するブートストラップ回路と、
前記ブートストラップ回路から出力されるブートストラップ電圧を利用してスイッチング素子のゲート又はベースに供給する駆動信号を生成する駆動回路と、
前記スイッチング素子のソース又はエミッタとグランドとの間に設けられる電圧制御用ＤＭＯＳと、
前記電圧制御用ＤＭＯＳを流れる電流を制限する電流制限部とを備え、
前記電流制限部が、
電圧検出用ＤＭＯＳ、電圧検出用ＮＭＯＳ、及び電圧検出用抵抗からなる直列接続体を有し、
前記スイッチング素子のソース又はエミッタとグランドとの間に設けられた前記直列接続体によって検出された前記スイッチング素子のソース又はエミッタの電圧に基づいて前記電圧制御用ＤＭＯＳを制御し、前記電圧制御用ＤＭＯＳを流れる電流を制限することを特徴とするスイッチング電源回路。
【請求項２】
前記電圧制御用ＤＭＯＳと前記電圧検出用ＤＭＯＳとが共通のドレイン拡散領域を有する請求項１に記載のスイッチング電源回路。
【請求項３】
前記電圧検出用ＮＭＯＳのドレイン−ソース耐圧の値が前記電圧制御用ＤＭＯＳ及び前記電圧検出用ＤＭＯＳのゲート−ソース耐圧の値と略同一である請求項１に記載のスイッチング電源回路。
【請求項４】
前記電圧検出用抵抗が拡散抵抗である請求項１に記載のスイッチング電源回路。
【請求項５】
前記電圧検出用ＮＭＯＳのソース拡散領域と前記拡散抵抗とが同一の拡散領域に形成されている請求項４に記載のスイッチング電源回路。
【請求項６】
前記電圧検出用ＤＭＯＳのサイズが前記電圧制御用ＤＭＯＳのサイズよりも小さい請求項１〜５のいずれかに記載のスイッチング電源回路。
【請求項７】
前記スイッチング素子のオンからオフへの切り替わりと前記電圧制御用ＤＭＯＳ及び前記電圧検出用ＤＭＯＳのオフからオンへの切り替わりとが同期している請求項１〜６のいずれかに記載のスイッチング電源回路。
【請求項８】
前記スイッチング素子のオンからオフへの切り替わりと前記電圧制御用ＤＭＯＳのオフからオンへの切り替わりとが同期し、
前記電圧検出用ＤＭＯＳのオフからオンへの切り替わりが前記スイッチング素子のオンからオフへの切り替わりから所定の期間遅延する請求項１〜６のいずれかに記載のスイッチング電源回路。
【請求項９】
請求項１〜８のいずれかに記載のスイッチング電源回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、特にブートストラップ型スイッチング電源回路に関する。
【背景技術】
【０００２】
電力変換効率の向上は、省エネルギ化、バッテリーの長寿命化、発熱の低減などの効果があり、スイッチング電源回路の最重要課題である。また、近年の省エネルギ化の促進により、スイッチング電源回路が電力を供給する機器の低電圧化が進み、２．５Ｖ系、１．５Ｖ系など低い電圧のものが一般的となっている。その反面、機器に必要な電流は上昇する傾向にある。スイッチング電源回路においては、スイッチング電源回路が電力を供給する機器の電流上昇に比例してスイッチング素子のオン抵抗による電力損失が増加し、このスイッチング素子のオン抵抗による電力損失が電力変換効率を低減させる主な要因となっている。したがって、スイッチング電源回路においては、いかにスイッチング素子のオン抵抗を低減させるかが重要な課題となっている。
【０００３】
スイッチング素子のオン抵抗はスイッチング素子のサイズを大きくする事で低減されるが、サイズの増加はコスト増につながるため必要最低限に抑えなければならない。また、スイッチング素子としてＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタとＰチャンネルＭＯＳＦＥＴまたはＰＮＰトランジスタとを比較した場合、ＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタの方がＰチャンネルＭＯＳＦＥＴまたはＰＮＰトランジスタよりもチップサイズを低減できるので好ましい。しかしながら、ＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタをドライブするためにはブートストラップ回路が必要となり、ブートストラップ回路を安価に構成する事が求められている。
【０００４】
従来のブートストラップ型スイッチング電源回路として、ここでは図９に示すチョッパレギュレータを例に挙げて説明する。
【０００５】
図９に示すチョッパレギュレータでは、スイッチング素子であるＮチャンネルＭＯＳＦＥＴ１（以下、スイッチング素子１という）がオフのとき、端子Ｔ２の電圧ＶOUTは−ＶF（ＶFはダイオードＤ２の順方向電圧）となり、定電圧回路２がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１を充電する。そして、スイッチング素子１がオンになると、端子Ｔ２の電圧ＶOUTは−ＶFからＶIN−ＶDS（ＶDSはスイッチング素子１のドレイン−ソース間電圧）に上昇し、この上昇分だけ端子Ｔ３の電圧ＶBも上昇する。これにより、スイッチング素子１にゲート駆動信号を供給するドライブ回路４の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
【０００６】
【特許文献１】特開平５−３０４７６８号公報
【特許文献２】特開２０００−９２８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９に示すチョッパレギュレータでは、ブートストラップ用コンデンサＣ１を充電するためには、スイッチング素子１がオフのときに端子２の電圧ＶOUTが０［Ｖ］近辺の低い電圧になる事が必要となる。コイルＬ１の電流が常に正（端子Ｔ２から出力端子ＴOへ向かう方向を正と定義する）で連続的となる連続モード状態においては、上述したような動作を行い、端子２の電圧ＶOUTが図１０に示すような波形になるため、定電圧回路２は問題なくブートストラップ用コンデンサＣ１を充電することができる。
【０００８】
しかしながら、軽負荷時では、スイッチング素子１が等価的に内蔵している通常のダイオードとほぼ同等性能のソース−ドレイン間ダイオードを経由して、コイルＬ１の電流が負の方向に流れると端子２の電圧ＶOUTが大きくなり、図１１に示すように、スイッチング素子１がオフのときに端子２の電圧ＶOUTが０Ｖ近辺の低い電圧になっている期間が短くなるため、ブートストラップ用コンデンサＣ１を安定して充電することができず、ドライブ回路４への電力供給が不安定になっていた。
【０００９】
本発明は、上記の状況に鑑み、軽負荷時においてもスイッチング素子を駆動する回路への電力供給を安定して行うことができる低廉なブートストラップ型スイッチング電源回路及びそれを備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明に係るスイッチング電源回路は、ＮチャンネルＭＯＳＦＥＴ又はＮＰＮトランジスタであるスイッチング素子と、前記スイッチング素子のソース又はエミッタに一端が接続されるブートストラップ用コンデンサを有するブートストラップ回路と、前記ブートストラップ回路から出力されるブートストラップ電圧を利用してスイッチング素子のゲート又はベースに供給する駆動信号を生成する駆動回路と、前記スイッチング素子のソース又はエミッタとグランドとの間に設けられる電圧制御用ＤＭＯＳと、前記電圧制御用ＤＭＯＳを流れる電流を制限する電流制限部とを備える構成としている。
【００１１】
このような構成によると、前記電圧制御用ＤＭＯＳに電流を流す事で、軽負荷時に前記スイッチング素子のソース又はエミッタの電圧が低電圧になっている期間を長くする事ができるので、軽負荷時においても前記ブートストラップ用コンデンサを適切に充電することができる。また、前記電流制限部が前記電圧制御用ＤＭＯＳを流れる電流を制限するので、前記電圧制御用ＤＭＯＳのサイズを小さくすることができ、低コスト化を図ることができる。
【００１２】
上記構成のスイッチング電源回路において、前記電流制限部が、電圧検出用ＤＭＯＳ、電圧検出用ＮＭＯＳ、及び電圧検出用抵抗からなる直列接続体を有し、前記スイッチング素子のソース又はエミッタとグランドとの間に設けられた前記直列接続体によって検出された前記スイッチング素子のソース又はエミッタの電圧に基づいて前記電圧制御用ＤＭＯＳを制御し、前記電圧制御用ＤＭＯＳを流れる電流を制限するようにしてもよい。
【００１３】
また、前記電圧制御用ＤＭＯＳ及び前記電圧検出用ＤＭＯＳのサイズを低減する観点から、前記電圧制御用ＤＭＯＳと前記電圧検出用ＤＭＯＳとが共通のドレイン拡散領域を有することが望ましい。
【００１４】
また、前記電圧検出用ＮＭＯＳの低コスト化を図る観点から、前記電圧検出用ＮＭＯＳのドレインーソース耐圧の値を前記電圧制御用ＤＭＯＳ及び前記電圧検出用ＤＭＯＳのゲート−ソース耐圧の値と略同一にすることが望ましい。
【００１５】
また、前記直列接続体による電圧検出の温度に対する依存性を低減する観点及び前記電圧検出用抵抗の低コスト化を図る観点から、前記電圧検出用抵抗を拡散抵抗にすることが望ましい。
【００１６】
また、前記電圧検出用ＮＭＯＳのソース拡散領域と前記拡散抵抗とを同一の拡散領域に形成することが望ましい。これにより、前記拡散抵抗を別の島に設ける必要がなくなり、より一層の低コスト化を図ることができる。
【００１７】
また、前記電圧制御用ＤＭＯＳ５は軽負荷時に電流を流す必要がある一方で前記電圧検出用ＤＭＯＳにはほとんど電流が流れないので、前記電圧検出用ＤＭＯＳのサイズを前記電圧制御用ＤＭＯＳのサイズよりも小さくすることが望ましい。
【００１８】
また、前記スイッチング素子のオンからオフへの切り替わりと前記電圧制御用ＤＭＯＳ及び前記電圧検出用ＤＭＯＳのオフからオンへの切り替わりとを同期させてもよく、誤動作を防止するために、前記スイッチング素子のオンからオフへの切り替わりと前記電圧制御用ＤＭＯＳのオフからオンへの切り替わりとを同期させ、前記電圧検出用ＤＭＯＳのオフからオンへの切り替わりを前記スイッチング素子のオンからオフへの切り替わりから所定の期間遅延させてもよい。
【００１９】
また、上記目的を達成するために本発明に係る電子機器は、上記いずれかの構成のスイッチング電源回路を備える構成としている。
【発明の効果】
【００２０】
本発明によると、軽負荷時においてもブートストラップ用コンデンサを安定して充電することができ、軽負荷時においてもスイッチング素子を駆動する回路への電力供給を安定して行うことができるブートストラップ型スイッチング電源回路を低コストな構成で実現することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態について図面を参照して以下に説明する。本発明に係るブートストラップ型スイッチング電源回路として、ここでは図１に示すチョッパレギュレータを例に挙げて説明する。なお、図１において図９と同一の部分には同一の符号を付す。
【００２２】
図１に示す本発明に係るチョッパレギュレータは、スイッチング電源ＩＣ１００と、外付け部品であるブートストラップ用コンデンサＣ１、コイルＬ１、ショットキーバリアダイオードＳＢＤ１、抵抗Ｒ１、抵抗Ｒ２、及び出力コンデンサＣ２と、出力端子ＴOとを備えている。
【００２３】
スイッチング電源ＩＣ１００の内部構成について以下に説明する。スイッチング電源ＩＣ１００は、端子Ｔ１〜Ｔ４と、スイッチング素子１と、定電圧（例えば、５［Ｖ］のＤＣ電圧）を出力する定電圧回路２と、コンパレータ３Ａと、定電圧源３Ｂと、ＰＷＭ制御回路３Ｃと、レベルシフト回路３Ｄと、ドライブ回路４と、電圧制御用ＤＭＯＳ（Double Diffused MOS）５と、電圧検出用ＤＭＯＳ６と、電圧検出用ＮチャネルＭＯＳＦＥＴ７（以下、電圧検出用ＮＭＯＳ７という）と、電圧検出用抵抗８と、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６にゲート駆動信号を供給するＤＭＯＳドライバ９と、電圧検出用ＮＭＯＳ７にゲート駆動信号を供給する電圧検出用ＮチャネルＭＯＳＦＥＴドライバ１０（以下、ＮＭＯＳドライバ１０という）と、コンパレータ１１とを備えている。
【００２４】
端子Ｔ１は、スイッチング素子１のドレインと、定電圧回路２の入力端とに接続される。定電圧回路２の出力端はブートストラップ用ダイオードＤ１を介して端子Ｔ３に接続されている。そして、スイッチング素子１のソースが端子Ｔ２に接続されている。
【００２５】
端子Ｔ４はコンパレータ３Ａの反転端子に接続され、コンパレータ３Ａの非反転端子は定電圧源３Ｂの正極側に接続され、定電圧源３Ｂの負極側はグランド電位に接続されている。ＰＷＭ制御回路３Ｃはコンパレータ３Ａの出力信号を受け取り、コンパレータ３Ａの出力信号に応じたＰＷＭ信号を生成し、そのＰＷＭ信号をレベルシフト回路３Ｄ、ＤＭＯＳドライバ９、及びＮＭＯＳドライバ１０に出力する。
【００２６】
レベルシフト回路３Ｄ及びドライブ回路４は、それぞれ端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）を駆動電圧としている。レベルシフト回路３ＤはＰＷＭ制御回路３Ｃから出力されたＰＷＭ信号をレベルシフトしてドライブ回路４に送出する。ドライブ回路４はレベルシフト回路３Ｄから出力された信号に応じてゲート駆動信号を生成しそのゲート駆動信号をスイッチング素子１のゲートに送出する。
【００２７】
電圧制御用ＤＭＯＳ５のドレイン及び電圧検出用ＤＭＯＳ６のドレインが端子Ｔ２に接続される。そして、電圧制御用ＤＭＯＳ５のソースはグランド電位に接続される。電圧検出用ＤＭＯＳ６のソースが電圧検出用ＮＭＯＳ７のドレインに接続され、電圧検出用ＮＭＯＳ７のソースが電圧検出用抵抗８の一端に接続され、電圧検出用抵抗８の他端がグランド電位に接続される。コンパレータ１１は電圧検出用抵抗８の両端電位差を検出し、その検出結果に応じた信号をＤＭＯＳドライバ９に出力する。ＤＭＯＳドライバ９は、ＰＷＭ制御回路３Ｃから出力されたＰＷＭ信号及びコンパレータ１１の出力信号に応じたゲート駆動信号を生成し、そのゲート駆動信号を電圧制御用ＤＭＯＳ５のゲート及び電圧検出用ＤＭＯＳ６のゲートに供給する。また、ＮＭＯＳドライバ１０は、ＰＷＭ制御回路３Ｃから出力されたＰＷＭ信号に応じたゲート駆動信号を生成し、そのゲート駆動信号を電圧検出用ＮＭＯＳ７のゲートに供給する。
【００２８】
続いて、外付け備品の構成について以下に説明する。ブートストラップ用コンデンサＣ１の一端が端子Ｔ３に接続され、ブートストラップ用コンデンサＣ１の他端、コイルＬ１の一端、及びショットキーバリアダイオードＳＢＤ１のカソードが端子Ｔ２に接続される。ショットキーバリアダイオードＳＢＤ１のアノードがグランド電位に接続される。コイルＬ１の他端は、抵抗Ｒ１の一端、及び出力コンデンサＣ２の一端、及び出力電圧ＶOを出力する端子ＴOに接続される。抵抗Ｒ１の他端は、端子Ｔ４及び抵抗Ｒ２の一端に接続される。抵抗Ｒ２の他端及び出力コンデンサＣ２の他端はグランド電位に接続される。
【００２９】
次に、上述した構成の図１に示す本発明に係るチョッパレギュレータの概略動作について説明する。
【００３０】
コイルＬ１の電流が常に正（端子Ｔ２から出力端子ＴOへ向かう方向を正と定義する）で連続的となる連続モード状態におけるタイミングチャートは図２のようになる。スイッチング素子１と電圧制御用ＤＭＯＳ５とがともにオンになると端子Ｔ１とグランドとの間に貫通電流が流れてしまうので、ＤＭＯＳドライバ９は、ＰＷＭ信号に応じて、スイッチング素子１がオンしていない期間に電圧制御用ＤＭＯＳ５をオンさせている。
【００３１】
スイッチング素子１がオフのとき、コイルＬ１にはショットキーバリアダイオードＳＢＤ１を通じてグランドから電流が流れるので、端子Ｔ２の電圧ＶOUTは−ＶF1（ＶF1はショットキーバリアダイオードＳＢＤ１の順方向電圧）となり、定電圧回路２がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１を充電する。電圧制御用ＤＭＯＳ５が等価的に内蔵している通常のダイオードとほぼ同等性能のソース−ドレイン間ダイオードの順方向電圧はショットキーバリアダイオードＳＢＤ１の順方向電圧ＶF1よりも大きいため、電圧制御用ＤＭＯＳ５に流れる電流はほとんどない。そして、スイッチング素子１がオフからオンに切り替わると、コイルＬ１にはスイッチング素子１を通じて端子Ｔ１から電流が流れるので、端子Ｔ２の電圧ＶOUTは−ＶF1からＶIN−ＶDS（ＶDSはスイッチング素子１のドレイン−ソース間電圧）に上昇し、この上昇分だけ端子Ｔ３の電圧ＶB（ブートストラップ電圧）も上昇する。これにより、スイッチング素子１にゲート駆動信号を供給するドライブ回路４の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
【００３２】
一方、軽負荷時であり、コイルＬ１の電流が正と負の場合がある状態におけるタイミングチャートは図３のようになる。ここでは、本発明の特徴であるスイッチング素子１がオフであって、コイルＬ１の電流が負である場合の動作について説明する。スイッチング素子１がオフであって、コイルＬ１の電流が負であるとき、ショットキーバリアダイオードＳＢＤ１ではなく、オン状態にある電圧制御用ＤＭＯＳ５に電流が流れる。このとき、端子Ｔ２の電圧ＶOUTは電圧制御用ＤＭＯＳ５のオン抵抗により上昇する。
【００３３】
このように上昇する端子Ｔ２の電圧ＶOUTを電圧検出用ＤＭＯＳ６、電圧検出用ＮＭＯＳ７、及び電圧検出用抵抗８により検出することで、端子Ｔ２の電圧ＶOUTが所定の設定値ＶPまで上昇すると、電圧制御用ＤＭＯＳ５をオンからオフに切り替え、電圧制御用ＤＭＯＳ５に電流が流れないようにする。具体的には、コンパレータ１１の出力信号が所定値（端子Ｔ２の電圧ＶOUTが所定の設定値ＶPになったときの電圧検出用抵抗８の両端電位差）以上であるとき、ＤＭＯＳドライバ９は電圧制御用ＤＭＯＳ５をオンからオフに切り替え、その後スイッチング素子１がオフになるまで電圧制御用ＤＭＯＳ５のオフ状態を維持する。
【００３４】
電圧制御用ＤＭＯＳ５をオンからオフに切り替えることで、端子２の電圧ＶOUTはＶIN＋０．６［Ｖ］に上昇するが、電圧制御用ＤＭＯＳ５に電流が流れるわけでなく、全体の動作には影響しない。コイルＬ１の電流が負になったときに電圧制御用ＤＭＯＳ５に電流を流す事で端子２の電圧ＶOUTが０［Ｖ］近辺の低い電圧になっている期間を長くする事ができるので、軽負荷時においてもブートストラップ用コンデンサＣ１を適切に充電することができる。しかしながら、電圧制御用ＤＭＯＳ５を設けることによりスイッチング電源ＩＣ１００のチップ面積が増大し、スイッチング電源化回路のコストアップとなる。このコストアップを抑えるため、電圧制御用ＤＭＯＳ５のサイズは出来得る限り小さくすることが望ましい。
【００３５】
図１に示す本発明に係るチョッパレギュレータでは、上述したように、端子Ｔ２の電圧ＶOUTを電圧検出用ＤＭＯＳ６、電圧検出用ＮＭＯＳ７、及び電圧検出用抵抗８により検出することで、端子Ｔ２の電圧ＶOUTが所定の設定値ＶPを越えないようにしている。これにより、電圧制御用ＤＭＯＳ５の電流が許容電流値を越えないようにする事ができるので、電圧制御用ＤＭＯＳ５のサイズを出来得る限り小さく設計し、その設計に応じた許容電流値を設定するようにすればよい。
【００３６】
次に、電圧制御用ＤＭＯＳ５と電圧検出用ＤＭＯＳ６の好適な構造について説明する。電圧制御用ＤＭＯＳ５と電圧検出用ＤＭＯＳ６とは、図４に示す断面構造のように、共通のドレイン拡散領域ＤCを有する構造が望ましい。かかる構造により、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のサイズを低減することができる。なお、図４において、Ｄ5、Ｇ5、Ｓ5、ＢＧ5はそれぞれ電圧制御用ＤＭＯＳ５のドレイン拡散領域、ゲート、ソース拡散領域、バックゲート拡散領域を示し、Ｄ6、Ｇ6、Ｓ6、ＢＧ6はそれぞれ電圧検出用ＤＭＯＳ６のドレイン拡散領域、ゲート、ソース拡散領域、バックゲート拡散領域を示しており、電圧制御用ＤＭＯＳ５のドレイン領域はドレイン拡散領域ＤCとドレイン拡散領域Ｄ5を合わせたものであり、電圧検出用ＤＭＯＳ６のドレイン領域はドレイン拡散領域ＤCとドレイン拡散領域Ｄ6を合わせたものである。
【００３７】
次に、電圧検出用ＮＭＯＳ７の好適な態様について説明する。電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６がオフであるとき、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のドレインにかかる電圧ＶOUTは入力電圧ＶIN（例えば、３０［Ｖ］）近辺の値になるため、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のドレイン−ソース間には３０［Ｖ］程度の電圧がかかる。一方、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６がオンであって、コイルＬ１の電流が負であるとき、電圧制御用ＤＭＯＳ５に流れる電流に応じて電圧ＶOUTが上昇するが、電圧検出用ＮＭＯＳ７のドレインには電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のゲート電位（例えば５［Ｖ］）以上の電圧はかからない（図５参照）。したがって、電圧検出用ＮＭＯＳ７として、ドレインーソース耐圧の値が電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のゲート−ソース耐圧の値と略同一である素子を用いことができ、これにより、図１に示す本発明に係るチョッパレギュレータのより一層の低コスト化を図ることができる。
【００３８】
次に、電圧検出用抵抗８の好適な態様について説明する。電圧検出用ＤＭＯＳ６及び電圧検出用ＮＭＯＳ７がオンであるとき、電圧検出用ＤＭＯＳ６、電圧検出用ＮＭＯＳ７、及び電圧検出用抵抗８からなる直列接続体（図６（ａ）参照）の等価回路は、図６（ｂ）のようになる。したがって、電圧検出用ＤＭＯＳ６及び電圧検出用ＮＭＯＳ７がオンであるとき、コンパレータ１１が入力する電圧検出用抵抗８の両端電位差Ｖ8は、電圧検出用ＤＭＯＳ６のオン抵抗Ｒｄ、電圧検出用ＮＭＯＳ７のオン抵抗Ｒｎ、電圧検出用抵抗８の抵抗値Ｒｓを用いて以下のように表される。
Ｖ8＝Ｒｓ／（Ｒｄ＋Ｒｎ＋Ｒｓ）×ＶOUT
【００３９】
電圧検出用抵抗８を拡散抵抗とすることにより、電圧検出用ＮＭＯＳ７のオン抵抗Ｒｎの温度特性と電圧検出用抵抗８の抵抗値Ｒｓの温度特性をともに正特性にすることができ、コンパレータ１１が入力する電圧検出用抵抗８の両端電位差Ｖ8の温度に対する依存性を低減することができる。なお、電圧検出用ＤＭＯＳ６のオン抵抗Ｒｄ、電圧検出用ＮＭＯＳ７のオン抵抗Ｒｎ、電圧検出用抵抗８の抵抗値Ｒｓの具体例としては、Ｒｄ＝５００［Ω］（室温時）、Ｒｎ＝１０［ｋΩ］（室温時）、Ｒｓ＝２０［ｋΩ］（室温時）程度が挙げられる。
【００４０】
また、上記のように、電圧検出用抵抗８を拡散抵抗とする場合、電圧検出用ＮＭＯＳ７のソース拡散領域と拡散抵抗である電圧検出用抵抗８とを同一の拡散領域に形成することが望ましい（図７参照）。なお、図７において図４と同一の部分には同一の符号を付し詳細な説明を省略する。図７に示すような構造にすることで、拡散抵抗を別の島に設ける必要がなくなり、より一層の低コスト化を図ることができる。
【００４１】
次に、電圧制御用ＤＭＯＳ５及び電圧検出用ＤＭＯＳ６のサイズに関する好適な態様について説明する。電圧制御用ＤＭＯＳ５はコイルＬ１からの電流を流す必要があるため、電圧制御用ＤＭＯＳ５の許容電流値に対応したサイズを確保する必要がある。一方、電圧検出用ＤＭＯＳ６はほとんど電流を流す必要がないため、サイズを小さくして、低コスト化を図ることができる。したがって、電圧検出用ＤＭＯＳ６のサイズを電圧制御用ＤＭＯＳ５のサイズよりも小さくすることが望ましい。例えば、電圧検出用ＤＭＯＳと電圧制御用ＤＭＯＳとのサイズ比が１：５０、電圧制御用ＤＭＯＳ５のオン抵抗が１０［Ω］（室温時）、電圧検出用ＮＭＯＳ７のオン抵抗が１０［ｋΩ］（室温時）、検出用抵抗８の抵抗値が２０［ｋΩ］（室温時）となるように設計した場合、電圧制御用ＤＭＯＳ５に２００［ｍＡ］の電流が流れるとすると、端子２の電圧ＶOUTは２［Ｖ］となり、電圧検出用ＤＭＯＳ６には６６［μＡ］（＝２［Ｖ］／（２０［ｋΩ］＋１０［ｋΩ］））程度の電流が流れる。
【００４２】
なお、スイッチング素子１がオンからオフに切り替わるタイミングに対して、電圧制御用ＤＭＯＳ５がオフからオンに切り替わるタイミングが遅れた場合、電圧制御用ＤＭＯＳ５がオンしているときにも電圧ＶOUTが入力電圧ＶINの近辺に上昇することがあり、この上昇が電圧検出用ＤＭＯＳ６、電圧検出用ＮＭＯＳ７、及び電圧検出用抵抗８によって検知されると、誤動作してしまう。図８に示すように、電圧検出用ＤＭＯＳ６のオフからオンに切り替わるタイミングをスイッチング素子であるＭＮＯＳＦＥＴ１のオンからオフに切り替わるタイミングから所定の期間Ｔだけ遅延させ、電圧検出用ＤＭＯＳ６がオンになった後はスイッチング素子１がオンになるまで電圧検出用ＤＭＯＳ６のオン状態を維持することにより、かかる誤動作を防止することができる。
【００４３】
本発明に係るブートストラップ型スイッチング電源回路は、スイッチング電源回路を搭載する電子機器全般及び汎用電源に適用することができるが、特に高効率化が必要な次に示す機器に搭載することが好適である。
・カーオーディオなどの車戴機器
・液晶テレビその他のテレビ、ＤＶＤプレーヤーなどのＡＶ機器
・ＣＤ−ＲＯＭドライブ、ＣＤ−Ｒドライブ、ＤＶＤドライブなどのパソコン周辺機器
【図面の簡単な説明】
【００４４】
【図１】は、本発明に係るブートストラップ型スイッチング電源回路の一構成例を示す図である。
【図２】は、図１のスイッチング電源回路におけるコイルの電流が常に正で連続的となる連続モード状態でのタイミングチャートである。
【図３】は、図１のスイッチング電源回路におけるコイルの電流が正と負の場合がある状態でのタイミングチャートである。
【図４】は、図１のスイッチング電源回路に設けられる電圧制御用ＤＭＯＳ及び電圧検出用ＤＭＯＳの断面構造例を示す図である。
【図５】は、図１のスイッチング電源回路におけるコイルの電流が正と負の場合がある状態での各部電圧波形を示す図である。
【図６】は、電圧検出用ＤＭＯＳ、電圧検出用ＮＭＯＳ、及び電圧検出用抵抗からなる直列接続体並びにその等価回路を示す図である。
【図７】は、図１のスイッチング電源回路に設けられる電圧検出用ＮＭＯＳ及び電圧検出用抵抗の断面構造例を示す図である。
【図８】は、図１のスイッチング電源回路におけるコイルの電流が正と負の場合がある状態での他のタイミングチャートである。
【図９】は、従来のブートストラップ型スイッチング電源回路の一構成例を示す図である。
【図１０】は、図９のスイッチング電源回路におけるコイルの電流が常に正で連続的となる連続モード状態でのタイミングチャートである。
【図１１】は、図９のスイッチング電源回路におけるコイルの電流が正と負の場合がある状態でのタイミングチャートである。
【符号の説明】
【００４５】
１    ＮチャネルＭＯＳＦＥＴ
２    定電圧回路
３Ａ    コンパレータ
３Ｂ    定電圧源
３Ｃ    ＰＷＭ制御回路
３Ｄ    レベルシフト回路
４    ドライブ回路
５    電圧制御用ＤＭＯＳ
６    電圧検出用ＤＭＯＳ
７    電圧検出用ＮチャネルＭＯＳＦＥＴ
８    電圧検出用抵抗
９    ＤＭＯＳドライバ
１０    ＮＭＯＳドライバ
１１    コンパレータ
１００    スイッチング電源ＩＣ
Ｃ１    ブートストラップ用コンデンサ
Ｃ２    出力コンデンサ
Ｄ１    ブートストラップ用ダイオード
Ｌ１    コイル
Ｒ１、Ｒ２    抵抗
ＳＢＤ１    ショットキーバリアダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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