(57)【特許請求の範囲】
【請求項１】
マトリックスに配置された複数のデータラインと複数のゲートライン、及び該マトリックスの交差点各々に形成されそして画素電極と共通電極とを含む液晶セルとからなる液晶パネル（１０）を有する液晶表示装置において、
該液晶セルの画素電極にスイッチ素子（ＴＦＴ）を介して接続されている該データライン各々に、画像フレームを構成する画像信号から形成されたデータ電圧を与えるデータ駆動回路（１２）、
該ゲートライン各々にゲート電圧を与えて、該スイッチ素子のオン・オフを制御して該マトリックス配置の液晶セルを線順次走査を行うゲート駆動回路（１３）、及び
該液晶セルの共通電極に共通電圧を与える共通電圧発生回路（１４）からなり、
該共通電圧発生回路は、所定の期間毎にその電圧レベルが段階的に可変する共通電圧を発生し、
該共通電圧発生回路は、該画像信号に応答してフレーム数をカウントし、該カウント数が所定数に達したときに第１制御クロックを発生する第１制御クロック発生回路（２４１ａ）、及び該第１制御クロックに応答し、予め定められた複数の電圧レベルの１つを順次選択し、該選択された電圧レベルの共通電圧を発生し、該予め定められた複数の電圧レベルの間で該共通電圧を段階的に変化させる共通電圧生成回路（２４４，２４５，２４６）を含み、
該共通電圧発生回路は、該画像信号の水平ラインをカウントし、同一フレーム内で垂直方向にｎ個に区分された水平ブロックの走査毎に第２制御クロックを発生する第２クロック発生回路（２４１ｂ）をさらに含み、共通電圧生成回路は、該第２制御クロックに応答し該第１制御クロックに応答して選択された電圧レベルを水平ブロックの走査毎に異ならしめていることを特徴とする液晶表示装置。
【請求項２】
該共通電圧は、中心共通電圧に対し正と負の両サイドにスイングされるよう可変されている請求項１に記載の液晶表示装置。
【請求項３】
前記共通電圧発生回路は、
前記第１及び第２制御クロックに同期して、そのデジタル値が前記一定時間ごとに段階的に増減される特定ビットの制御データを発生する制御データ発生部と、
前記第１及び第２制御クロックに同期して増減される制御データと該制御データに対応されるスイッチ制御信号をルックアップテーブルで貯蔵するメモリーと、
前記制御データをリードアドレスにして前記メモリーに貯蔵されたスイッチ制御信号を読み出しするレジスターと、
前記読み出しされたスイッチ制御信号をデコーディングして出力するデコーダーと、
高電位電源電圧と低電位電源電圧を分圧してそのレベルが互いに異なる複数の電圧を発生する抵抗ストリングと、
前記デコーディングされたスイッチ制御信号に応答して前記抵抗ストリングに形成された複数の分圧電圧出力ノードの内で何れかのひとつを前記共通電圧を供給するための供給配線に接続するスイッチアレイを備えることを特徴とする、請求項１記載の液晶表示装置。
【請求項４】
前記第１及び第２制御クロックの発生周期は、前記液晶表示パネルの液晶層に直流電圧が印加される時間、温度によって前記液晶層内のイオンの分極及び蓄積量程度を考慮して決まれることを特徴とする、請求項１記載の液晶表示装置。
【請求項５】
複数のデータラインと複数のゲートラインが交差されてマトリックス形態に配置される液晶セルを含み、水平ブロック単位で分割駆動される液晶表示パネルと、
前記データラインにデータ電圧を供給して、前記ゲートラインにスキャンパルスを供給する駆動回路と、
一画面が表示される１フレーム期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルスを発生するタイミングコントローラと、
前記ゲートスタートパルスを利用してフレーム数をカウントして累算カウント値が予め決まった値の倍数になる度に第１制御クロックを発生して、外部からのデータイネーブル信号を利用して同一なフレーム内での水平ライン数をカウントして前記水平ブロックが変わる度に第２制御クロックを発生する制御クロック発生部と、
前記第１制御クロックに応答し、予め定められた複数の電圧レベルの１つを順次選択し、該選択された電圧レベルの共通電圧を発生し、該予め定められた複数の電圧レベルの間で該共通電圧を段階的に変化させ、該第２制御クロックに応答し該第１制御クロックに応答して選択された電圧レベルを水平ブロックの走査毎に異ならせて該共通電圧を前記液晶表示パネルに供給する共通電圧発生回路を備えることを特徴とする液晶表示装置。
【請求項６】
前記共通電圧発生回路は、
前記第１及び第２制御クロックに同期して、そのデジタル値が前記一定時間ごとに段階的に増減されて、そのデジタル値が前記水平ブロックの変化時点を前後して互いに異なる特定ビットの制御データを発生する制御データ発生部と、
前記第１及び第２制御クロックに同期して増減される制御データとこの制御データに対応されるスイッチ制御信号をルックアップテーブルで貯蔵するメモリーと、
前記制御データをリードアドレスにして前記メモリーに貯蔵されたスイッチ制御信号を読み出しするレジスターと、
前記読み出しされたスイッチ制御信号をデコーディングして出力するデコーダーと、
高電位電源電圧と低電位電源電圧を分圧してそのレベルが互いに異なる複数の電圧を発生する抵抗ストリングと、
前記デコーディングされたスイッチ制御信号に応答して前記抵抗ストリングに形成された複数の分圧電圧出力ノードの内で何れかのひとつを前記共通電圧を供給するための供給配線に接続するスイッチアレイを備えることを特徴とする、請求項５記載の液晶表示装置。
【請求項７】
前記第１及び第２制御クロックの発生周期は、前記液晶表示パネルの液晶層に直流電圧が印加される時間、温度によって前記液晶層内のイオンの分極及び蓄積量程度を考慮して決まれることを特徴とする、請求項５記載の液晶表示装置。
【請求項８】
前記制御クロック発生部は前記タイミングコントローラまたは前記共通電圧発生回路に内蔵されることを特徴とする、請求項１または請求項５記載の液晶表示装置。
【請求項９】
複数のデータラインと複数のゲートラインが交差されてマトリックス形態に配置される液晶セルを含み水平ブロック単位で分割駆動される液晶表示パネルと、前記データラインにデータ電圧を供給して前記ゲートラインにスキャンパルスを供給する駆動回路を持つ液晶表示装置の駆動方法において、
一画面が表示される１フレーム期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルスを発生する段階と、
前記ゲートスタートパルスを利用してフレーム数をカウントして累算カウント値が予め決まれた値の倍数になる度に第１制御クロックを発生して、外部からのデータイネーブル信号を利用して同一なフレーム内での水平ライン数をカウントして前記水平ブロックが変わる度に第２制御クロックを発生する段階と、
前記第１制御クロックに応答し、予め定められた複数の電圧レベルの１つを順次選択し、該選択された電圧レベルの共通電圧を発生し、該予め定められた複数の電圧レベルの間で該共通電圧を段階的に変化させ、該第２制御クロックに応答し該第１制御クロックに応答して選択された電圧レベルを水平ブロックの走査毎に異ならせて該共通電圧を前記液晶表示パネルに供給する段階を含むことを特徴とする液晶表示装置の駆動方法。
【請求項１０】
前記共通電圧を発生する段階は、
前記第１及び第２制御クロックに同期して、そのデジタル値が前記一定時間ごとに段階的に増減されて、そのデジタル値が前記水平ブロックの変化時点を前後して互いに異なる特定ビットの制御データを発生する段階と、
前記第１及び第２制御クロックに同期して増減される制御データとこの制御データに対応されるスイッチ制御信号をルックアップテーブルで貯蔵する段階と、
前記制御データをリードアドレスにして前記メモリーに貯蔵されたスイッチ制御信号を読み出しする段階と、
前記読み出しされたスイッチ制御信号をデコーディングして出力する段階と、
前記デコーディングされたスイッチ制御信号に応答して、高電位電源電圧と低電位電源電圧を分圧してそのレベルが互いに異なる複数の電圧を発生する抵抗ストリングに形成された複数の分圧電圧出力ノードの内で何れかのひとつを前記共通電圧を供給するための供給配線に接続させる段階を含むことを特徴とする、請求項９記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示品位を高めることができる液晶表示装置とその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置はビデオ信号に対応して液晶層に印加される電界を通じて液晶層の光透過率を制御することで画像を表示する。このような液晶表示装置は小型及び薄型化と低消費電力の長所を持つ平板表示装置として、ノート・パソコンＰＣのようなポータブルコンピューター、事務自動化器機、オーディオ/ビデオ器機などに利用されている。特に、液晶セルごとにスイッチング素子が形成されたアクティブマトリックスタイプの液晶表示装置はスイッチング素子の能動的な制御が可能であるから動画具現に有利である。
【０００３】
アクティブマトリックスタイプの液晶表示装置に使われるスイッチング素子では図１のように主に薄膜トランジスター（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下“ＴＦＴ”だと言う）が利用されている。
【０００４】
図１を参照すれば、アクティブマトリックスタイプの液晶表示装置は、デジタルビデオデータをガンマ基準電圧を基準にしてアナログデータ電圧に変換し、データライン（ＤＬ）に供給すると共にスキャンパルスをゲートライン（ＧＬ）に供給して、データ電圧を液晶セル（Ｃｌｃ）に充電させる。このために、ＴＦＴのゲート電極はゲートライン（ＧＬ）に接続されて、ソース電極はデータライン（ＤＬ）に接続されて、そしてＴＦＴのドレーン電極は液晶セル（Ｃｌｃ）の画素電極とストレージ（ｓｔｏｒａｇｅ）キャパシター（Ｃｓｔ１）の一側電極に接続される。液晶セル（Ｃｌｃ）の共通電極には共通電圧（Ｖｃｏｍ）が供給される。ストレージ  キャパシター（Ｃｓｔ１）はＴＦＴがターン-オンされる時データライン（ＤＬ）から印加されるデータ電圧を充電して液晶セル（Ｃｌｃ）の電圧を一定に維持する役目をする。スキャンパルスがゲートライン（ＧＬ）に印加されればＴＦＴはターン−オンされてソース電極とドレーン電極の間のチャンネルを形成してデータライン（ＤＬ）上の電圧を液晶セル（Ｃｌｃ）の画素電極に供給する。  
この時液晶セル（Ｃｌｃ）の液晶分子は画素電極と共通電極の間の電界によって配列が変わりながら入射光を変調するようになる。
【０００５】
ところが、このような液晶表示装置の液晶層に直流電圧を長期間印加すれば、液晶に印加される電界の極性に対し陰電荷を帯びたイオンが同一な動きベクトル方向に移動して陽電荷を帯びたイオンがその反対方向の動きベクトル方向に移動しながら分極化されて、時間が経つほど陰電荷を帯びたイオンの蓄積量と陽電荷を帯びたイオンの蓄積量が増加される。イオンの蓄積量が増加しながら背向膜が劣化されて、その結果液晶の背向特性が劣化される。これによって、液晶表示装置に直流電圧が長期間印加されれば表示画像で染みが現われてその染みが時間が経つほど大きくなる。このような染みを改善するために、誘電率が低い液晶物質を開発するとか背向物質や背向方法を改善する方法が試みされた事がある。大韓民国公開公報第２００２−００５６７２６号には画素電極の形状変更によりイオン不純物が抜ける空間を確保する方法が提案されている。又、大韓民国公開公報第２００２−００７１７２４号にはイオン性不純物を捕捉するための配向材料の改善が提案されている。しかしこのような方法は材料開発に多い時間と費用が必要であり、液晶の誘電率を低くすれば液晶の駆動特性が悪くなるまた他の問題点をもたらすことができる。実験的に明かされたことによれば、イオンの分極及び蓄積による染みの発現時点は液晶層内でイオン化される不純物が多いほど、そして加速ファクターが大きいほど早くなる。加速ファクターは温度、時間、液晶の直流駆動化などである。したがって、染みは温度が高いとか同一極性の直流電圧が液晶層に印加される時間が長いほど早く現われてその程度もひどくなる。さらに、染みは同じ製造ラインを通じて製作された同一モデルのパネルでもその形態や程度が異なるので新しい材料開発や工程の改善方法だけで解決することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の目的は特定フレーム（Ｆｒａｍｅ）間隔で液晶層に印加される共通電圧のレベルを順次に異なりにしてイオンの分極及び蓄積による染み現象を抑制することで表示品位を高めるようにした液晶表示装置とその駆動方法を提供するのにある。
【課題を解決するための手段】
【０００７】
本発明の一側面に従う液晶表示装置は、マトリックスに配置された複数のデータラインと複数のゲートライン、及び該マトリックスの交差点各々に形成され、そして画素電極と共通電極とを含む液晶セルとからなる液晶パネルを有する液晶表示装置であって、該液晶セルの画素電極にスイッチ素子（ＴＦＴ）を介して接続された該データライン各々に、画像フレームを構成する画像信号から形成されたデータ電圧を与えるデータ駆動回路、該ゲートライン各々にゲート電圧を与えて、該スイッチ素子のオン・オフを制御して該マトリックス配置の液晶セルを線順次走査を行うゲート駆動回路、及び該液晶セルの共通電膜に共通電圧を与える共通電圧発生回路とからなり、該共通電圧発生回路は、所定の期間後にその電圧レベルが段階的に可変する共通電圧を発生していることを特徴とする。
該共通電圧発生回路の実施例では、該画像信号に応答してフレーム数をカウントし、該カウント数が所定数に達したときに制御パルスを発生する制御クロック発生回路、及び該制御パルスに応答し、予め定められた複数の電圧レベルの１つを順次選択し、該選択された電圧レベルとに応じた共通電圧を発生し、該予め定められた複数の電圧レベルの間で該共通電圧を段階的に変化させる共通電圧生成回路を含んでいる。
又、共通電圧は、中心共通電圧に対し正と負の両サイドにスイングされるよう可変されている。
該共通電圧発生回路の他の実施例では、該画像信号の水平ラインをカウントし、同一フレーム内で垂直方向にｎ個の水平ブロックの走査毎に第２の制御クロックを発生する第２の制御クロック発生回路を含み、該共通電圧生成回路は、該第２の制御クロックに応答し該第１の制御クロックに応答し選択された電圧レベルを異ならしめている。
【０００８】
共通電圧発生回路のより具体的構成は、前記制御クロックに同期して、そのデジタル値が前記一定時間ごとに段階的に増減される特定ビットの制御データを発生する制御データ発生部と、前記制御クロックに同期して増減される制御データとこの制御データに対応されるスイッチ制御信号をルックアップテーブルで貯蔵するメモリーと、前記制御データをリードアドレスにして前記メモリーに貯蔵されたスイッチ制御信号を読み出しするレジスターと、前記読み出しされたスイッチ制御信号をデコーディングして出力するデコーダーと、 高電位電源電圧と低電位電源電圧を分圧してそのレベルがお互いに異なる複数の電圧を発生する抵抗ストリングと、前記デコーディングされたスイッチ制御信号に応答して前記抵抗ストリングに形成された複数の分圧電圧出力ノードの内で何れかのひとつを前記共通電圧を供給するための供給配線に接続するスイッチアレイを備える。
【０００９】
前記制御クロックの発生周期は、前記液晶表示パネルの液晶層に直流電圧が印加される時間、温度によって前記液晶層内のイオンの分極及び蓄積量程度を考慮して決まれる。
【００１０】
本発明の他の側面による液晶表示装置は複数のデータラインと複数のゲートラインが交差されてマトリックス形態に配置される液晶セルを含み水平ブロック単位で分割駆動される液晶表示パネルと、前記データラインにデータ電圧を供給して、前記ゲートラインにスキャンパルスを供給する駆動回路と、一画面が表示される１フレーム期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルスを発生するタイミングコントローラと、前記ゲートスタートパルスを利用してフレーム数をカウントして累算カウント値が予め決まった値の倍数になる度に第１制御クロックを発生して、外部からのデータイネーブル信号を利用して同一なフレーム内での水平ライン数をカウントして前記水平ブロックが変わる度に第２制御クロックを発生する制御クロック発生部と、前記第１及び第２制御クロックに基ついて特定ビットの制御データを発生して、この制御データを利用して一定時間ごとにその電圧レベルが段階的に可変されて、隣合う水平ブロックの間そのレベルがお互いに異なる共通電圧を発生して前記液晶表示パネルに供給する共通電圧発生回路を備える。
【００１１】
前記共通電圧発生回路は、前記第１及び第２制御クロックに同期して、そのデジタル値が前記一定時間ごとに段階的に増減されて、そのデジタル値が前記水平ブロックの変化時点を前後してお互いに異なる特定ビットの制御データを発生する制御データ発生部と、前記第１及び第２制御クロックに同期して増減される制御データとこの制御データに対応されるスイッチ制御信号をルックアップテーブルで貯蔵するメモリーと、前記制御データをリードアドレスにして前記メモリーに貯蔵されたスイッチ制御信号を読み出しするレジスターと、前記読み出しされたスイッチ制御信号をデコーディングして出力するデコーダーと、高電位電源電圧と低電位電源電圧を分圧してそのレベルがお互いに異なる複数の電圧を発生する抵抗ストリングと、前記デコーディングされたスイッチ制御信号に応答して前記抵抗ストリングに形成された複数の分圧電圧出力ノードの内で何れかのひとつを前記共通電圧を供給するための供給配線に接続するスイッチアレイを備える。
【００１２】
前記第１及び第２制御クロックの発生周期は、前記液晶表示パネルの液晶層に直流電圧が印加される時間、温度によって前記液晶層内のイオンの分極及び蓄積量程度を考慮して決まる。
【００１３】
前記制御クロック発生部は前記タイミングコントローラまたは前記共通電圧発生回路に内蔵する。
【００１４】
本発明の一つの実施形態によって複数のデータラインと複数のゲートラインが交差されてマトリックス形態に配置される液晶セルを含む液晶表示パネルと、前記データラインにデータ電圧を供給して前記ゲートラインにスキャンパルスを供給する駆動回路を持つ液晶表示装置の駆動方法は、一画面が表示される１フレーム期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルスを発生する段階と、前記ゲートスタートパルスを利用してフレーム数をカウントして、累算カウント値が予め決まった値の倍数になる度に制御クロックを発生する段階と、前記制御クロックに基ついて特定ビットの制御データを発生して、この制御データを利用して一定時間ごとにその電圧レベルが段階的に可変される共通電圧を発生して前記液晶表示パネルに供給する段階を含む。
【００１５】
本発明の他の実施形態によって複数のデータラインと複数のゲートラインが交差されてマトリックス形態に配置される液晶セルを含み水平ブロック単位で分割駆動される液晶表示パネルと、前記データラインにデータ電圧を供給して前記ゲートラインにスキャンパルスを供給する駆動回路を持つ液晶表示装置の駆動方法は、一画面が表示される１フレーム期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルスを発生する段階と、前記ゲートスタートパルスを利用してフレーム数をカウントして累算カウント値が予め決まった値の倍数になる度に第１制御クロックを発生して、外部からのデータイネーブル信号を利用して同一なフレーム内での水平ライン数をカウントして前記水平ブロックが変わる度に第２制御クロックを発生する段階と、前記第１及び第２制御クロックに基ついて特定ビットの制御データを発生して、この制御データを利用して一定時間ごとにその電圧レベルが段階的に可変されて、隣合う水平ブロックの間そのレベルがお互いに異なる共通電圧を発生して前記液晶表示パネルに供給する段階を含む。
【発明の効果】
【００１６】
本発明に係る液晶表示装置とその駆動方法は液晶層に印加される共通電圧のレベルを一定時間ごとに順次に異なりにして液晶層に形成される電界ベクトルの方向性と強さを分散させることができるし、これを通じてイオンの分極及び蓄積による染み現象を抑制することで表示品位を大きく高めることができる。
【００１７】
また、本発明に係る液晶表示装置とその駆動方法は液晶層に印加される共通電圧のレベルを一定時間ごとに順次に異なりにすると共に水平ブロック単位で異なりにして液晶層に形成される電界ベクトルの方向性と強さをさらに効果的に分散させることができるし、これを通じてイオンの分極及び蓄積による染み現象を抑制することで表示品位を大きく高めることができる。
【発明を実施するための最良の形態】
【００１８】
以下では図２乃至図１０を参照して本発明の望ましい実施形態に対して説明する。
【００１９】
図２を参照すれば、本発明の実施形態に係る液晶表示装置は液晶表示パネル１０、タイミングコントローラ１１、データ駆動回路１２、ゲート駆動回路１３及び共通電圧発生回路１４を備える。
【００２０】
液晶表示パネル１０は二枚のガラス基板の間に液晶層が形成される。この液晶表示パネルはｍ個のデータライン（ＤＬ）とｎ個のゲートライン（ＧＬ）の交差構造によってマトリックス形態に配置されたｍ×ｎ個の液晶セル（Ｃｌｃ）を含む。
【００２１】
液晶表示パネル１０の下部ガラス基板にはデータライン（ＤＬ）、ゲートライン（ＧＬ）、ＴＦＴ、及びストレージキャパシター（Ｃｓｔ）が形成される。液晶セル（Ｃｌｃ）は ＴＦＴに接続されて画素電極１と共通電極２の間の電界によって駆動される。液晶表示パネル１０の上部ガラス基板上にはブラックマットリックス、カラーフィルター及び共通電極２が形成される。共通電極２はＴＮモードとＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式では上部ガラス基板上に形成できるが、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式では画素電極１と共に下部ガラス基板上に形成されることができる。液晶表示パネル１０の上部ガラス基板と下部ガラス基板それぞれには偏光板が附着して液晶のプレチルト角を設定するための背向膜が形成される。
【００２２】
タイミングコントローラ１１はデータイネーブル信号、ドットクロック（ＣＬＫ）などのタイミング信号を入力受けてデータ駆動回路１２とゲート駆動回路１３の動作タイミングを制御するための制御信号（ＧＤＣ、ＤＤＣ）を発生する。
【００２３】
ゲート駆動回路１３の動作タイミングを制御するためのゲートタイミング制御信号（ＧＤＣ）は一画面が表示される１垂直期間の内でスキャンが始まる開始水平ラインを指示するゲートスタートパルス(Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ ：ＧＳＰ)、ゲート駆動回路１３内のシフトレジスターに入力されてゲートスタートパルス（ＧＳＰ）を順次にシフトさせるためのタイミング制御信号としてＴＦＴのオン（ＯＮ）期間に対応するパルス幅に発生されるゲートシフトクロック信号（ＧＳＣ）、及びゲート駆動回路１３の出力を指示するゲート出力イネーブル信号（ ＧＯＥ）などを含む。
【００２４】
データ駆動回路１２の動作タイミングを制御するためのデータタイミング制御信号（ＤＤＣ）はライジング（立上り）またはフォーリング（立下り）エッジを基準してデータ駆動回路１２内でデータのラッチ動作を指示するソースサンプリングクロック（ＳＳＣ）、データ駆動回路１２の出力を指示するソース出力イネーブル信号（ＳＯＥ）、及び液晶表示パネル１０の液晶セル（Ｃｌｃ）に供給されるデータ電圧の極性を指示する極性制御信号（ＰＯＬ）などを含む。
【００２５】
また、タイミングコントローラ１１は外部システムボードから入力されるデジタルビデオデータ（ＲＧＢ）を液晶表示パネル１０の解像度に対応して再整列してデータ駆動回路１２に供給する。
【００２６】
データ駆動回路１２はタイミングコントローラ１１からのデータ制御信号（ＤＤＣ）に応答して画像フレームを構成する画像信号であるデジタルビデオデータ（ＲＧＢ）をガンマ基準電圧発生部（図示せず）からのガンマ基準電圧（ＧＭＡ）を基盤してアナログガンマ補償電圧に変換して、そのアナログガンマ補償電圧をデータ電圧として液晶表示パネル１０のデータライン（ＤＬ）に供給する。
このために、データ駆動回路１２はクロック信号をサンプリングするためのシフトレジスター、デジタルビデオデータ（ＲＧＢ）を一時貯蔵するためのレジスター、シフトレジスターからのクロック信号に応答してデータを１ライン分ずつ貯蔵して貯蔵された１ライン分のデータを同時に出力するためのラッチ、ラッチからのデジタルデータ値に対応してガンマ基準電圧の参照下に正極性/負極性のガンマ電圧を選択するためのデジタル/アナログ変換器、正極性/負極性ガンマ電圧によって変換されたアナログデータが供給されるデータライン（ＤＬ）を選択するためのマルチプレクサー、及びマルチプレクサーとデータライン（ＤＬ）の間に接続された出力バッファーを含む複数のデーータドライブＩＣで構成される。
【００２７】
ゲート駆動回路１３はデータ電圧が供給される液晶表示パネル１０の水平ラインを選択するスキャンパルスをゲートライン（ＧＬ）に順次に供給する。このために、ゲート駆動回路１３はシフトレジスター、シフトレジスターの出力信号を液晶セル（Ｃｌｃ）のＴＦＴ駆動に対応したスイング幅に変換するためのレベルシフト、及びレベルシフトとゲートライン（ＧＬ）の間に接続される出力バッファーをそれぞれ含む複数のゲートドライブＩＣで構成される。
【００２８】
共通電圧発生回路１４は画像フレームを構成している画像信号に応答して、そのフレームをカウントするタイミングコントローラ１１から供給されるゲートスタートパルス（ＧＳＰ）を参照して予め決まった一定時間(例えば、２００フレーム)ごとにその電圧レベルが段階的に可変される共通電圧を発生して液晶表示パネル１０の共通電極２に供給する。また、共通電圧発生回路１４はデータイネーブル信号（ＤＥ）を参照して図７のように同一なフレーム内で隣合う水平ブロックの間で共通電圧を異なるように発生して液晶表示パネル１０の共通電極２に供給する。このような共通電圧発生回路１４に対しては図３及び図８を参照して詳しく説明する。
【００２９】
図３は本発明の一つの実施形態に係る共通電圧発生回路１４を詳しく示す。
【００３０】
図３を参照すれば、共通電圧発生回路１４は制御クロック発生部１４１、制御データ発生部１４２、レジスター１４３、メモリー１４３ａ、デコーダー１４４、スイッチアレイ１４５、及び抵抗ストリング１４６を備える。
【００３１】
制御クロック発生部１４１はフレームカウンターを含みタイミングコントローラ１１から供給されるゲートスタートパルス（ＧＳＰ）に同期してフレーム数をカウントして、累算カウント値が予め決まった値（例えば、２００）の倍数になる度に図４のような制御クロック（ＳＣＬ）を発生する。制御クロック（ＳＣＬ）は２００フレーム間隔に発生される。ここで、予め決まった値２００は同一極性の直流電圧が液晶層に印加されてイオンの分極及び蓄積による染みが発現される値として、温度影響などを考慮してこれより大きい又は小さく設定されることができることは勿論である。したがって、制御クロック（ＳＣＬ）は、例えば１０フレーム、５０フレーム、１００フレーム、２５０フレーム、５００フレーム、１０００フレームのような数のフレーム毎に生成される。
【００３２】
このような制御クロック発生部１４１は共通電圧発生回路１４に内蔵する代わりにタイミングコントローラ１１に内蔵することもできる。
【００３３】
制御データ発生部１４２は制御クロック発生部１４１からの制御クロック（ＳＣＬ）に同期して特定数のビット（例えば、７ビット)の制御データ（ＳＤＡ）を２００フレーム毎に発生する。制御データ（ＳＤＡ）が７ビットの場合、制御データ（ＳＤＡ）の２進コード値は制御クロック（ＳＣＬ）に同期して１１１１１１０と０００００００の間で（０〜１２７レベル）順次に増減を繰り返す。これによって、制御クロック（ＳＣＬ）に同期して２００フレーム毎に予め定められた電圧レベルである０〜１２７レベルの間で順次に増減される制御データ（ＳＤＡ）が発生されるようになる。このために、制御データ発生部１４２は線形フィードバックシフトレジスター（ＬＦＳＲ）で具現可能である。 この線形フィードバックシフトレジスター（ＬＦＳＲ）は入力ビットが以前状態に対して線形的なシフトレジスターとして、フィードバック関数を適切に選択さえすれば任意の長い周期を持つビット数列を生成することができる。一方、制御データ（ＳＤＡ）は７ビットに限定されないで、これより小さいか大きいビットを持つことができることは勿論である。制御クロック（ＳＣＬ）に応答し、０〜１２７電圧レベルの１１を順次選択し、共通電圧を順次段階的に変化させる。
【００３４】
メモリー１４３ａはデータの更新及び消去が可能な非揮発性メモリー例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）及び/またはＥＤＩＤ ＲＯＭ（Ｅｘｔｅｎｄｅｄ Ｄｉｓｐｌａｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｄａｔａ ＲＯＭ）を含み、制御クロック（ＳＣＬ）に同期して増減される制御データ（ＳＤＡ）とこの制御データ（ＳＤＡ）に対応されるスイッチ制御信号（φ）をルックアップテーブルを利用して貯蔵する。
【００３５】
レジスター１４３は制御クロック（ＳＣＬ）によって制御データ発生部１４２からの制御データ（ＳＤＡ）をリードアドレスにしてメモリー１４３ａに貯蔵されたスイッチ制御信号（φ）を読み出しした後、この読み出しされたスイッチ制御信号（φ）をデコーダー１４４に供給する。レジスター１４３から出力されるスイッチ制御信号（φ）は７ビットのデジタル信号で構成されることができる。
【００３６】
デコーダー１４４はレジスター１４３からのスイッチ制御信号（φ）をデコーディングして、このスイッチ制御信号（φ）のデジタル値に対応される出力ピンを通じてデコーディングされたスイッチ制御信号（φ）を出力する。デコーダー１４４には７ビットのスイッチ制御信号（φ）に対応されるように１２８個の出力ピン（Ｐ０乃至Ｐ１２７）が備えている。出力ピン（Ｐ０乃至Ｐ１２７）はスイッチアレイ１４５を構成するスイッチ（Ｔ０乃至Ｔ１２７）それぞれのゲート端子（Ｇ）と一対一に接続される。
【００３７】
スイッチアレイ１４５は複数のスイッチ（Ｔ０乃至Ｔ１２７）を含む。スイッチ（Ｔ０乃至Ｔ１２７）のゲート端子（Ｇ）はデコーダー１４４の出力ピン（Ｐ０乃至Ｐ１２７）に一対一に接続されてスイッチ制御信号（φ）を入力受ける。スイッチ（Ｔ０乃至Ｔ１２７）のドレーン端子（Ｄ）は抵抗ストリング１４６から隣合う抵抗（Ｒ１乃至Ｒ１２７）の間ごとに形成された分圧電圧出力ノード（ｎ１乃至ｎ１２７）に一対一に接続される。  スイッチ（Ｔ０乃至Ｔ１２７）のソース端子（Ｓ）は共通電圧供給配線（ＶＳＬ）に共通接続される。したがって、スイッチ（Ｔ０乃至Ｔ１２７）はデコーダー１４４からのスイッチ制御信号（φ）に応答してその内で何れか一つがターン−オンされて複数の分圧電圧の内で何れかのひとつを共通電極２に供給される共通電圧（Ｖｃｏｍ）で選択する。
【００３８】
抵抗ストリング１４６は前述のように高電位電源電圧（ＶＨ）と低電位電源電圧（ＶＬ）の間に直列で複数の抵抗（Ｒ０乃至Ｒ１２７）を連結してその抵抗の間の分圧電圧出力ノード（ｎ１乃至ｎ１２７）を通じてレベルがお互いに異なる複数の分圧電圧を発生する。  
この分圧電圧は図５に示されたのように０〜１２７レベルの間で２００フレームごとに順次に増減される１２８段階のマルチステップ（Ｓ０乃至Ｓ１２７）を持つ共通電圧（Ｖｃｏｍ）になる。
【００３９】
図６は本発明のマルチステップに対する他の例として７段階のマルチステップを持って増減される共通電圧（Ｖｃｏｍ＿Ｓｗｉｎｇ）を示している。図６で、Ｖｄａｔａ（＋）は正極性データ電圧を、Ｖｄａｔａ（−）は負極性データ電圧を、Ｖｃｏｍ＿ＤＣは直流共通電圧をそれぞれ示す。
【００４０】
図６に示されたのように、本発明の一つの実施形態に係る共通電圧（Ｖｃｏｍ＿Ｓｗｉｎｇ）は２００フレームごとにその段階が変わる７段階のマルチステップを利用してスイングされていることを分かる。したがって、データ電圧が長期間の間一定に液晶セルに供給されても、このような共通電圧（Ｖｃｏｍ＿Ｓｗｉｎｇ）のスイングによって液晶セルに充電される電圧は ２００フレームを周期に続いて可変されるようになる。例えば、１５Ｖの正極性データ電圧（Ｖｄａｔａ（＋））が長期間の間一定に供給される場合、 実際に該当の液晶セルに充電される電圧は共通電圧（Ｖｃｏｍ＿Ｓｗｉｎｇ）のスイングによって１段階から７段階までは７．３５Ｖ〜７．６５Ｖまで段階的に増加するようになって、７段階から１３段階までは反対に７．６５Ｖ〜７．３５Ｖまで段階的に減少するようになる。一方、０．５Ｖの負極性データ電圧（Ｖｄａｔａ（−））が長期間の間一定に供給される場合、実際に該当の液晶セルに充電される電圧は共通電圧（Ｖｃｏｍ＿Ｓｗｉｎｇ）のスイングによって１段階から７段階までは段階的に減少するようになり、７段階から１３段階までは反対に段階的に増加するようになる。これによって、長期間の間液晶セルに印加される同一極性の直流電圧によるイオンの分極及び蓄積現象は防止される。即ち、順次段階的に変化する共通電圧の中心に対し、正と負の両サイドにスイングするよう共通電圧を変化させる。この実施例の共通電圧のスイング幅は０．３Ｖでありデータ電圧の大きさに対し無視し得る。
【００４１】
図７はお互いに異なるレベルの共通電圧によって液晶表示パネルが同一なフレーム内で水平ブロック単位で分割駆動されることを示す図面である。そして、図８は図７のような分割駆動ができるようにする本発明の他の実施形態に係る共通電圧発生回路１４を詳しく示す。図７で、一つの水平ブロックには少なくとも一つ以上の水平ラインが含まれる。
【００４２】
図８を参照すれば、共通電圧発生回路１４は制御クロック発生部２４１、制御データ発生部２４２、レジスター２４３、メモリー２４３ａ、デコーダー２４４、スイッチアレイ２４５、及び抵抗ストリング２４６を備える。
【００４３】
制御クロック発生部２４１はフレームカウンター２４１ａを含みタイミングコントローラ１１から供給されるゲートスタートパルス（ＧＳＰ）に同期してフレーム数をカウントして、累算カウント値が予め決まった値(例えば、２００)の倍数になる度に第１制御クロック（ＳＣＬ１）を発生する。ここで、予め決まった値２００は同一極性の直流電圧が液晶層に印加されてイオンの分極及び蓄積による染みが発現する値として、温度影響などを考慮してこれより大きい又は小さく設定されることができることは勿論である。また、制御クロック発生部２４１はラインカウンター２４１ｂを含みデータイネーブル信号（ＤＥ）に同期して同一なフレーム内での水平ライン数をカウントして、累算カウント値が予め決まった値すなわち、水平ブロックが変わる度に第２制御クロック（ＳＣＬ２）を発生する。これによって、第１制御クロック（ＳＣＬ１）は２００フレーム間隔に発生されて、第２制御クロック（ＳＣＬ２）は同一なフレーム内で水平ブロックが変わる時点間隔に発生される。
【００４４】
このような制御クロック発生部２４１は共通電圧発生回路１４に内蔵する代わりにタイミングコントローラ１１に内蔵することもできる。
【００４５】
制御データ発生部２４２は制御クロック発生部２４１からの第１及び第２制御クロック（ＳＣＬ１、ＳＣＬ２）に同期して特定数のビット(例えば、３ビット)の制御データ（ＳＤＡ）を発生する。制御データ（ＳＤＡ）が３ビットの場合、制御データ（ＳＤＡ）の２進コード値はそれぞれ第１及び第２制御クロック(ＳＣＬ１、ＳＣＬ２)に同期して１００〜０００の間で順次に増減を繰り返す。これによって、第１制御クロック（ＳＣＬ１）に同期して０〜４レベルの間で順次に増減される制御データ（ＳＤＡ）が発生されるようになる。この制御データ（ＳＤＡ）は第２制御クロック（ＳＣＬ２）に同期して０〜４レベルの間で順次に増減される。このために、制御データ発生部２４２は線形フィードバックシフトレジスターで具現可能である。この線形フィードバックシフトレジスター（ＬＦＳＲ）は入力ビットが以前状態に対して線形的なシフトレジスターとして、フィードバック関数を適切に選択さえすれば任意に長い周期を持つビット数列を生成することができる。一方、制御データ（ＳＤＡ）は３ビットに限定されないで、これより小さいとか大きいビットを持つことができることは勿論である。
【００４６】
メモリー２４３ａはデータの更新及び消去が可能な非揮発性メモリー例えば、ＥＥＰＲＯＭ及び/またはＥＤＩＤ ＲＯＭを含み、制御クロック（ＳＣＬ）に同期して増減される制御データ（ＳＤＡ）とこの制御データ（ＳＤＡ）に対応されるスイッチ制御信号（φ）をルックアップテーブルを利用して貯蔵する。
【００４７】
レジスター２４３は第１及び第２制御クロック（ＳＣＬ１、ＳＣＬ２）によって制御データ発生部２４２からの制御データ（ＳＤＡ）をリードアドレスにしてメモリー２４３ａに貯蔵されたスイッチ制御信号（φ）を読み出しした後、この読み出しされたスイッチ制御信号（φ）をデコーダー２４４に供給する。レジスター２４３から出力されるスイッチ制御信号（φ）は３ビットのデジタル信号で構成されることができる。
【００４８】
デコーダー２４４はレジスター２４３からのスイッチ制御信号（φ）をデコーディングして、このスイッチ制御信号（φ）のデジタル値に対応される出力ピンを通じてデコーディングされたスイッチ制御信号（φ）を出力する。デコーダー２４４には３ビットのスイッチ制御信号（φ）に対応されるように５個の出力ピン（Ｐ０乃至Ｐ４）が備えている。出力ピン（Ｐ０乃至Ｐ４）はスイッチアレイ２４５を構成するスイッチ（Ｔ０乃至Ｔ４）それぞれのゲート端子（Ｇ）と一対一に接続される。
【００４９】
スイッチアレイ２４５は複数のスイッチたち（Ｔ０乃至Ｔ４）を含む。スイッチ（Ｔ０乃至Ｔ４）のゲート端子（Ｇ）はデコーダー２４４の出力ピン（Ｐ０乃至Ｐ４）に一対一に接続されてスイッチ制御信号（φ）を入力受ける。スイッチ（Ｔ０乃至Ｔ４）のドレーン端子（Ｄ）は抵抗ストリング２４６で隣合う抵抗（Ｒ１乃至Ｒ４）の間ごとに形成された分圧電圧出力ノード（ｎ１乃至ｎ４）に一対一に接続される。スイッチたち（Ｔ０乃至Ｔ４）のソース端子（Ｓ）は共通電圧供給配線(VSL)に共通接続される。したがって、スイッチ（Ｔ０乃至Ｔ４）はデコーダー２４４からのスイッチ制御信号（φ）に応答してその内で何れか一つがターン−オンされて複数の分圧電圧の内で何れかのひとつを共通電極２に供給される共通電圧（Ｖｃｏｍ）で選択する。
【００５０】
抵抗ストリング２４６は前述のように高電位電源電圧（ＶＨと低電位電源電圧（ＶＬ）の間に直列で複数の抵抗（Ｒ０乃至Ｒ４）を連結してその抵抗の間の分圧電圧出力ノード（ｎ１乃至４）を通じてレベルがお互いに異なる複数の分圧電圧を発生する。したがって、この分圧電圧を通じて具現される共通電圧（Ｖｃｏｍ）は図９に示されたのように図９レベルの間で２００フレームごとに順次に増減される５段階のマルチステップ（Ｓ０乃至Ｓ４）を持つ。この０〜４レベルを持つ共通電圧（Ｖｃｏｍ）は図１０に示されたのように水平ブロックに(ＢＬ１乃至ＢＬ５) それぞれに供給されるが、同一なフレーム内で隣合う水平ブロックの走査期間にはお互いに異なるレベルに供給される。同一な水平ブロックには、０〜４レベルレベルの間で増減される５段階のマルチステップ（Ｓ０乃至Ｓ４）を持つ共通電圧（Ｖｃｏｍ）が段階的に供給される。これによって、所定のフレーム数期間（例えば２００フレーム期間）内で液晶層に形成される電界ベクトルの方向性と強さは液晶パネル上で位置別に固定されないで毎フレームごとに水平ブロック単位で続いて可変されるので、イオンの分極及び蓄積による染み現象がさらに効果的に防止される。
【００５１】
以上説明した内容を通じて当業者であると本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であるとが分かる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならない。
【図面の簡単な説明】
【００５２】
【図１】一般的な液晶表示装置の画素の等価回路図。
【図２】本発明の実施形態に係る液晶表示装置のブロック図。
【図３】本発明の一つの実施形態に係る共通電圧発生回路を詳しく見せてくれる図。
【図４】本発明の一つの実施形態に係る制御クロックの波形図。
【図５】本発明の一つの実施形態によって１２８段階のマルチステップを持って増減される共通電圧を見せてくれる図。
【図６】本発明の一つの実施形態によって７段階のマルチステップを持って増減される共通電圧を見せてくれる図。
【図７】本発明の他の実施形態によって水平ブロック単位で分割駆動される液晶表示パネルを見せてくれる図面。
【図８】本発明の他の実施形態に係る共通電圧発生回路を詳しく見せてくれる図。
【図９】本発明の他の実施形態によって５段階のマルチステップを持って増減される共通電圧を見せてくれる図。
【図１０】本発明の他の実施形態によって水平ブロックに供給されるフレーム別に共通電圧のレベルを見せてくれる図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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