(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に形成された第１導電型のソース層と、前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース層を囲んでリング状に形成されたゲート電極と、前記ソース層に重畳されるとともに、前記ゲート電極の下方の半導体基板の表面に延びた第２導電型のボディ層と、前記ソース層に対応して前記半導体基板の表面に形成された第１導電型のドレイン層と、を備えたＤＭＯＳトランジスタの製造方法において、
前記ボディ層を形成する工程は、前記ゲート電極の内側の第１乃至第４のコーナー部を臨んで、第２導電型不純物を前記半導体基板の表面に前記第１乃至第４のコーナー部のそれぞれに対応してイオン注入する、第１乃至第４のイオン注入工程を含み、
前記ソース層は、前記ゲート電極の内側の前記第１乃至第４のコーナー部から離間して形成されることを特徴とするＤＭＯＳトランジスタの製造方法。
【請求項２】
前記第１乃至第４のイオン注入工程は、イオン注入方向を前記半導体基板の表面に対して垂直な方向に対して第１の角度だけ傾斜させるとともに、前記ゲート電極が延びる方向に対して第２の角度だけ傾斜させて行われ、前記第１の角度は２０°以上、４５°以下であり、前記第２の角度は１５°以上、４０°以下、若しくは５０°以上、７５°以下であることを特徴とする請求項１に記載のＤＭＯＳトランジスタの製造方法。
【請求項３】
前記ドレイン層は、前記ドレイン層の端を前記ソース層の端と揃えて形成されることを特徴とする請求項１又は請求項２に記載のＤＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、二重拡散でソース層とチャネルとなるボディ層が形成されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。
【０００３】
近年、電子機器の小型化、低消費電力化の要求により、ＤＭＯＳトランジスタの低オン抵抗化が求められている。このため、微細加工技術を用いてトランジスタのピッチを縮小して単位面積当たりのトランジスタ数を増大させている。また、従来は熱拡散により形成されたボディ層を斜めイオン注入技術により形成することでトランジスタのチャネル長を短縮し、低オン抵抗化が図られている。
【０００４】
以下、Ｎチャネル型の横型ＤＭＯＳトランジスタの構造と製造方法について、図１２及び図１３を参照して説明する。図１２は横型ＤＭＯＳトランジスタのパターンを示す平面図、図１３は、図１２の断面図であり、図１３（Ａ）は図１２のＸ−Ｘ線に沿った断面図、図１３（Ｂ）は図１２のＹ−Ｙ線に沿った断面図である。
【０００５】
Ｎ型の半導体基板１０（例えば、シリコン単結晶基板）の表面に、Ｎ型のソース層１１が形成されている。ソース層１１は、Ｎ型層１１Ａと、Ｎ型層１１Ａよりも高濃度のＮ＋型層１１Ｂから構成されている。
【０００６】
また、半導体基板１０の表面にはソース層１１に隣接して、ゲート絶縁膜１２及びゲート絶縁膜１２に繋がった電界緩和用絶縁膜１３（ＬＯＣＯＳ膜）が形成され、このゲート絶縁膜１２上から電界緩和用絶縁膜１３の一部上にゲート電極１４（例えば、ポリシリコン膜からなる）が形成されている。このゲート電極１４はソース層１１をリング状に囲むように形成されおり、ソース層１１はリング状のゲート電極１４の四角形の開口部分から露出されるようになっている。また、ゲート電極１４の側壁にはスペーサ膜１５（例えば、シリコン酸化膜からなる）が形成され、このスペーサ膜１５を用いてソース層１１の高濃度のＮ＋型層１１Ｂが形成される。
【０００７】
また、半導体基板１０の表面にＮ＋型のドレイン層１６が形成されている。ドレイン層１６は、電界緩和用絶縁膜１３を間に挟んで、ソース層１１から離間されて配置されている。
【０００８】
そして、ソース層１１に部分的に重畳されるとともに、ゲート電極１４の下方の半導体基板１０の表面に延びたＰ型のボディ層１７が形成される。このボディ層１７の表面はゲート電極１４に印加される電圧が閾値電圧以上になるとＮ型に反転し、ソース層１１とドレイン層１６との間の導電チャネルを形成するようになっている。
【０００９】
以下、ボディ層１７の形成方法について説明する。ゲート電極１４上に端を有し、電界緩和用絶縁膜１３及びドレイン層１６をカバーするホトレジスト層１８を形成する。
【００１０】
ソース層１１及びソース層１１に隣接したゲート電極１４の端部はホトレジスト層１８から露出されている。そして、図１２のＡ、Ｂ、Ｃ、Ｄの矢印で示された４方向から、Ｐ型不純物の斜めイオン注入を行う。つまり、ゲート電極１４とホトレジスト層１８をマスクとして、半導体基板１０の表面に対して垂直方向から傾斜した方向からイオンビームを入射させる。
【００１１】
このような斜めイオン注入によれば、ゲート電極１４の下方の狭い領域にボディ層１７を形成することができるので、トランジスタのチャネル長を短縮し、低オン抵抗化を図ることができる。
【００１２】
なお、ＤＭＯＳトランジスタについては、特許文献１、２に記載されている。
【特許文献１】特開平１０−２３３５０８号公報
【特許文献２】特開２００４−０３９７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の斜めイオン注入の際に、ゲート電極１４とホトレジスト層１８のシャドーイング効果により、ゲート電極１４の内側のコーナー部にはイオンが注入され難いため、この部分でボディ層１７の不純物濃度の低下が起こる。この現象は、微細化技術を適用してＤＭＯＳトランジスタを形成する場合、ゲート電極１４とホトレジスト層１８のアスペクト比を高くすると顕著になる。
【００１４】
この結果、ゲート電極１４の内側のコーナー部において、ボディ層１７の不純物濃度が局所的に低下して閾値電圧の低下が起こり、この部分でソース層１１とドレイン層１６との間のリーク電流の増加、トランジスタのオフ時のソースドレイン間耐圧の低下、という問題が生じる。
【課題を解決するための手段】
【００１５】
本発明のＤＭＯＳトランジスタの製造方法は、上述の課題に鑑みてなされたものであり、半導体基板と、前記半導体基板の表面に形成された第１導電型のソース層と、前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース層を囲んでリング状に形成されたゲート電極と、前記ソース層に重畳されるとともに、前記ゲート電極の下方の半導体基板の表面に延びた第２導電型のボディ層と、前記ソース層に対応して前記半導体基板の表面に形成された第１導電型のドレイン層と、を備えたＤＭＯＳトランジスタの製造方法において、
前記ボディ層を形成する工程は、前記ゲート電極の内側の第１乃至第４のコーナー部を臨んで、第２導電型不純物を前記半導体基板の表面に前記第１乃至第４のコーナー部のそれぞれに対応してイオン注入する、第１乃至第４のイオン注入工程を含み、前記ソース層は、前記ゲート電極の内側の前記第１乃至第４のコーナー部から離間して形成されることを特徴とする。
【００１６】
係るＤＭＯＳトランジスタの製造方法によれば、前記ボディ層を形成する工程は、前記ゲート電極の内側の第１乃至第４のコーナー部を臨んで、第２導電型不純物を前記半導体基板の表面に前記第１乃至第４のコーナー部のそれぞれに対応してイオン注入する、第１乃至第４のイオン注入工程を含んでいるので、前記各コーナー部において、前記ボディ層の不純物濃度が局所的に低下することが抑えられる。これにより、リーク電流を低減し、トランジスタのオフ時のソースドレイン間耐圧を向上することができる。
【発明の効果】
【００１９】
本発明のＤＭＯＳトランジスタの製造方法によれば、斜めイオン注入によりボディ層を形成する際に、ソース層とドレイン層との間のリーク電流を低減し、トランジスタのオフ時のソースドレイン間耐圧を向上することができる。
【発明を実施するための最良の形態】
【００２０】
［参考例］
以下、参考例による横型ＤＭＯＳトランジスタ（以下、ＤＭＯＳトランジスタという）及びその製造方法について説明する。図１はＤＭＯＳトランジスタのパターンを示す平面図、図１は、図１の断面図であり、図２（Ａ）は図１のＸ−Ｘ線に沿った断面図、図２（Ｂ）は図１のＹ−Ｙ線に沿った断面図である。尚、図１及び図２と同一の構成部分については同一の符号を付して説明を省略する。
【００２１】
参考例のＤＭＯＳトランジスタの製造方法の特徴は、ボディ層１７を形成する工程にあり、ゲート電極の内側のコーナー部を臨んで、イオン注入することである。即ち、図１、図２に示すように、ホトレジスト層１８を形成した後に、ホトレジスト層１８及びゲート電極１４をマスクとして、Ａ’の矢印で示された第１の方向からゲート電極１４の内側の第１のコーナー部１４Ｃ１を臨んで、Ｐ型不純物（例えば、ボロンやＢＦ２）の第１のイオン注入を行う。この第１のイオン注入により、Ｐ型の第１のボディ層１７Ａ’が形成される。第１のボディ層１７Ａ’は、ソース層１１に部分的に重畳されており、第１のコーナー部１４Ｃ１からゲート電極１４の下方に延びて形成され、第１のコーナー部１４Ｃ１のボディ層１７Ａ’のＰ型不純物濃度を従来例のトランジスタに比して高く確保することができる。
【００２２】
この第１のイオン注入は、イオン注入方向を半導体基板１０の表面（主面）に対して垂直な方向（図３のｚ方向）に対して第１の角度θ１だけ傾斜させるとともに、ゲート電極１４が延びる長手方向（図中のｘ方向）に対して第２の角度θ２だけ傾斜させて行われる。（図１、図２、図３を参照）
【００２３】
第１の角度θ１は２０°以上、４５°以下であり（２０°≦θ１≦４５°）、第２の角度θ２は１５°以上、４０°以下（１５°≦θ２≦４０°）、若しくは、５０°以上、７５°以下（５０°≦θ２≦７５°）であることが、チャネリングを抑制する上で好ましい。チャネリング抑制の上で、さらに好ましくは、ゲート電極１４の長手方向（ｘ方向）若しくは横手方向（ｘ方向に直角のｙ方向）は、（１１０）面にオリフラを有する半導体基板１０（シリコン単結晶ウエハー）の＜１１０＞方向と一致していることである。
【００２４】
また、第１のイオン注入のドーズ量、加速エネルギーは、トランジスタの閾値等の特性を考慮して決定することができるが、典型的な場合（イオン種として、ボロンを用い、ゲート絶縁膜１２の膜厚が７ｎｍ、閾値が１．０Ｖ）では、ドーズ量は４×１０１２〜５×１０１２／ｃｍ２、加速エネルギーは７０ｋｅＶである。
【００２５】
一方、この第１のイオン注入では、第１のコーナー部１４Ｃ１に隣接した第２のコーナー部１４Ｃ２、反対側の第３のコーナー部１４Ｃ３及び第４のコーナー部１４Ｃ４には、ホトレジスト層１８及びゲート電極１４によるシャドーイング効果によりイオン注入がされない。そこで、次の第２のイオン注入を行う。即ち、第２のイオン注入は、図４及び図５に示すように、半導体基板１０（ウエハー）を回転させた後に、第１のイオン注入と同様の条件で行われる。尚、図４はＤＭＯＳトランジスタのパターンを示す平面図、図５は、図４の断面図であり、図５（Ａ）は図４のＸ−Ｘ線に沿った断面図、図５（Ｂ）は図４のＹ−Ｙ線に沿った断面図である。
【００２６】
第２のイオン注入はＢ’の矢印で示された第２の方向からゲート電極１４の内側の第２のコーナー部１４Ｃ２を臨んで行われる。この第２のイオン注入により、第２のボディ層１７Ｂ’が形成される。第２のボディ層１７Ｂ’は第２のコーナー部１４Ｃ２からゲート電極１４の下方に延びて形成され、第２のコーナー部１４Ｃ２の第２のボディ層１７Ｂ’のＰ型不純物濃度を従来例のトランジスタに比して高く確保することができる。この時のイオン注入の第１の角度θ１と第２の角度θ２は、第１のイオン注入と等価にすることが好ましい。
【００２７】
同様にして、図７に示すように、Ｃ’の矢印で示された第３の方向から第３のコーナー部１４Ｃ３を臨んで第３のイオン注入を行い、第３のボディ層１７Ｃ’を形成する。また、同様にして、図８に示すように、Ｄ’の矢印で示された第４の方向から第４のコーナー部１４Ｃ４を臨んで第４のイオン注入を行い、第４のボディ層１７Ｄ’を形成する。こうして、ゲート電極１４の内側の４つのコーナー部に臨んで４回のイオン注入が行われると、ボディ層１７は第１〜第４のボディ層１７Ａ’〜１７Ｄ’で構成されることになる。これにより、４つのコーナー部のボディ層１７の不純物濃度は従来例のトランジスタに比して高く確保することができるので、ソース層１１とドレイン層１６との間のリーク電流を低減するとともに、トランジスタのオフ時のソースドレイン間耐圧を向上することができる。
【００２８】
尚、図面において省略されているが、ボディ層１７の形成後には、ホトレジスト層１８は除去され、その後、全面に層間絶縁膜が形成される。そして、ソース層１１、ゲート電極１４、ドレイン層１６上の層間絶縁膜にそれぞれコンタクトホールが形成され、それぞれのコンタクトホールと通して、ソース層１１、ゲート電極１４、ドレイン層１６にコンタクトする配線が形成される。
【００２９】
［本発明の実施形態］
前述のように参考例においては、ゲート電極１４の内側のコーナー部のボディ層１７の不純物濃度を従来例に比べて高くできるが、以下の問題がある。これについて図６を参照して説明する。図６は、ＤＭＯＳトランジスタのオフ時のエネルギーバンド状態を模式的に示している。一度の注入のみでボディ層１７が形成されるコーナー部の寄生トランジスタのエネルギーバンド状態を実線で、二度のイオン注入でボディ層１７が形成される正常部のトランジスタは破線で示している。一度当たりのイオン注入のドーズ量が同じであるとすると、コーナー部のボディ層１７の不純物濃度は正常部の１／２となる。この結果、コーナー部の寄生トランジスタは、正常部のトランジスタと比較して、閾値電圧が低くなる。ゲート絶縁膜１２の膜厚が７ｎｍであるとすると、コーナー部でのリーク電流を避けるために必要な、ボディ層１７の不純物濃度はコーナー部で、１０の１７乗の後半/cm-3、正常部で１０の１８乗台/cm-3程度となる。このときの正常部の閾値電圧は、１Ｖを超えるため低閾値電圧化には限界がある。
【００３０】
そこで、本実施形態においては、図９及び図１０に示すように、ソース層１１は、斜めイオン注入によりボディ層１７の不純物濃度の低下が生じる第１〜第４のコーナー部１４Ｃ１〜１４Ｃ４から離間して形成したものである。つまり、ソース層１１は、は第１〜第４のコーナー部１４Ｃ１〜１４Ｃ４から離れ、ゲート電極１４によって囲まれた領域の内側に後退される。
【００３１】
尚、図９はＤＭＯＳトランジスタのパターンを示す平面図、図１０は、図９の断面図であり、図１０（Ａ）は図９のＸ−Ｘ線に沿った断面図、図１０（Ｂ）は図９のＹ−Ｙ線に沿った断面図である。また、図９及び図１０は、第１のコーナー部１４Ｃ１を臨む、第１のイオン注入に対応する構成だけを示している。第１イオン注入に続いて、第２〜第４のイオン注入も参考例と同じに行われる。
【００３２】
ソース層１１と第１〜第４のコーナー部１４Ｃ１〜１４Ｃ４との離間される距離は、ゲート電極１４、ホトレジスト層１８の厚さ、それらのアスペクト比によって異なるが、典型的な場合では１〜２μｍであることが好ましい。
【００３３】
図１１は、本発明の実施形態でＤＭＯＳトランジスタのコーナー部に形成される寄生トランジスタのオフ時のエネルギーバンド状態を模式的に示している。図１１に示すように、ソース層１１に隣接したボディ層１７の不純物濃度は、正常部と同じとなるためボディ層１７のソース層１１に対するエネルギー障壁は正常部と同じになる。また、ゲート電極１４がこの領域を含むボディ層１７のソース層１１側の上部に存在しないため、この領域には反転層が形成されない。この結果、コーナー部の寄生トランジスタの動作を完全に抑制することができる。このため、正常部の不純物濃度をゲート絶縁膜１２の膜厚が７ｎｍのときに、１０の１７乗台／/cm-3に下げることができる。よって、ＤＭＯＳトランジスタの閾値電圧を1Ｖ以下に設定することが可能となり、さらなる低閾値電圧化、低オン抵抗化が可能となる。
【００３４】
また、上記構成に加えて、図９に示すように、ソース層１１に対応して形成されたドレイン層１６の端は、ゲート電極１４のコーナー部から離間されたソース層１１の端と揃っていることが好ましい。ソース層１１とドレイン層１６は平面的には四角形である。これにより、ソース層１１とドレイン層１６の幅が同じになるのでゲート電極１４のコーナー部に、トランジスタがオンした時に流れるソースドレイン間電流が集中することが防止され、電流集中によるトランジスタの破壊（例えば、静電破壊）に対する強度の向上、ホットキャリアに対する信頼性の向上等を図ることができる。
【００３５】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、第１及び第２の実施形態においては、ボディ層１７を形成するための斜めイオン注入は、ソース層１１を形成した後に行っているが、ゲート電極１４の形成後、ソース層１１の形成前に行ってもよい。
【００３６】
また、本実施形態においては、Ｎチャネル型のＤＭＯＳトランジスタは、Ｎ半導体基板１０の表面に形成されているが、Ｐ型半導体基板上にＮ型のエピタキシャル半導体層を形成し、このエピタキシャル半導体層の表面に形成するようにしてもよい。
【００３７】
また、本実施形態においては、Ｎチャネル型のＤＭＯＳトランジスタについて説明したが、本発明は、Ｐチャネル型のＤＭＯＳトランジスタについても、ソース層１１、ドレイン層１６、ボディ層１７の導電型を逆導電型に変更することにより、適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の参考例によるＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図２】図１のＤＭＯＳトランジスタの断面図である。
【図３】斜めイオン注入の方向を示す図である。
【図４】本発明の参考例によるＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図５】図３のＤＭＯＳトランジスタの断面図である。
【図６】本発明の参考例によるＤＭＯＳトランジスタのオフ時のエネルギーバンド状態を模式的に示す図である。
【図７】本発明の参考例によるＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図８】本発明の参考例によるＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図９】本発明の実施形態によるＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図１０】図９のＤＭＯＳトランジスタの断面図である。
【図１１】本発明の実施形態によるＤＭＯＳトランジスタのコーナー部に形成される寄生トランジスタのオフ時のエネルギーバンド状態を模式的に示す図である。
【図１２】従来例のＤＭＯＳトランジスタ及びその製造方法を説明する平面図である。
【図１３】図１２のＤＭＯＳトランジスタの断面図である。
【符号の説明】
【００３９】
１０  半導体基板    １１  ソース層    １２  ゲート絶縁膜
１３  電界緩和用絶縁膜    １４  ゲート電極    
１４Ｃ１〜１４Ｃ４  第１〜第４のコーナー部
１５  スペーサ膜    １６  ドレイン層    １７  ボディ層
１７Ａ’〜１７Ｄ’  第１〜第４のボディ層  １８ホトレジスト層
【図１】
0004956351.tif 000002
【図２】
0004956351.tif 000003
【図３】
0004956351.tif 000004
【図４】
0004956351.tif 000005
【図５】
0004956351.tif 000006
【図６】
0004956351.tif 000007
【図７】
0004956351.tif 000008
【図８】
0004956351.tif 000009
【図９】
0004956351.tif 000010
【図１０】
0004956351.tif 000011
【図１１】
0004956351.tif 000012
【図１２】
0004956351.tif 000013
【図１３】
0004956351.tif 000014