(57)【特許請求の範囲】
【請求項１】
第１電極と第２電極との間にイオン化層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する記憶素子であって、
前記イオン化層は、
イオン伝導材料と、
イオン化する金属元素として、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびＷ（タングステン）のうちの少なくとも１種を含む遷移金属元素と、
Ａｌ（アルミニウム）と
を含有する記憶素子。
【請求項２】
前記イオン化層は、Ｇｅ（ゲルマニウム），Ｍｇ（マグネシウム）およびＳｉ（シリコン）のうちの少なくとも１種を含む
請求項１に記載の記憶素子。
【請求項３】
前記イオン化層に含まれるＡｌ含有量は、２０原子％以上６０原子％以下である
請求項１に記載の記憶素子。
【請求項４】
前記金属元素は、Ｚｒ，ＴｉおよびＣｒのうちの少なくとも１種を含む
請求項１に記載の記憶素子。
【請求項５】
前記イオン化層は、前記金属元素として、Ｃｕ（銅）を含む
請求項１に記載の記憶素子。
【請求項６】
前記イオン化層における前記遷移金属元素とＣｕとの比率
（遷移金属元素の組成比，原子％）／｛（Ｃｕの組成比，原子％）＋（遷移金属元素の組成比，原子％）｝
は、０．１５より大きい
請求項５記載の記憶素子。
【請求項７】
前記記憶層のイオン伝導材料は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）のうちの少なくとも１種である
請求項１に記載の記憶素子。
【請求項８】
前記記憶層は、前記イオン化層と前記第１電極との間に前記イオン化層よりも抵抗値の高い高抵抗層を有する
請求項１に記載の記憶素子。
【請求項９】
前記イオン化する金属元素が所定電圧の印加によって前記第１電極側に伝導パスを形成し、低抵抗状態となる、請求項１に記載の記憶素子。
【請求項１０】
前記伝導パスが前記所定電圧とは逆極性の電圧の印加によって酸化され、前記伝導パスを構成する金属元素が前記イオン化層中に溶解し、高抵抗状態となる、請求項９に記載の記憶素子。
【請求項１１】
前記Ａｌが前記所定電圧とは逆極性の電圧の印加によって前記イオン化層と前記第２電極との間に酸化膜を形成し、高抵抗状態となる、請求項１に記載の記憶素子。
【請求項１２】
第１電極と第２電極との間にイオン化層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する記憶素子であって、
前記イオン化層は、
イオン伝導材料と、
イオン化する金属元素として、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびＷ（タングステン）のうちの少なくとも１種を含む遷移金属元素と、
Ａｌ（アルミニウム）と
を含有する記憶素子。
【請求項１３】
第１電極と第２電極との間にイオン化層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、
前記イオン化層は、
イオン伝導材料と、
イオン化する金属元素として、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびＷ（タングステン）のうちの少なくとも１種を含む遷移金属元素と、
Ａｌ（アルミニウム）と
を含有する記憶装置。
【請求項１４】
各記憶素子は、２値以上の多値の情報を記憶する
請求項１３記載の記憶装置。
【請求項１５】
隣接する複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されている
請求項１３に記載の記憶装置。
【請求項１６】
前記複数の記憶素子における共通の層は、高抵抗層、イオン化層および上部電極であり、前記下部電極は素子毎に個別に形成されている
請求項１５に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン化層を含む記憶層の電気的特性の変化により２値以上の情報を記憶可能な記憶素子および記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ＲＡＭ(Random Access memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
【０００４】
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは、消費電力の問題がある。
【０００５】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した構成の記憶素子では、イオン導電体の抵抗値が低抵抗の記憶状態（例えば，「１」）、あるいは高抵抗値の消去状態（例えば「０」）で長時間にわたって放置した場合や、室温よりも高い温度雰囲気で放置した場合には、抵抗値が変化して情報を保持しなくなるという問題がある。このように情報保持能力が低いと、不揮発メモリに用いる素子特性としては不十分である。
【０００７】
また、同じ面積あたりに大容量の記録を行うためには、単に高抵抗状態「０」、低抵抗状態「１」だけでなく、例えば高抵抗状態が数百ＭΩ、低抵抗状態が数ｋΩとして、その中間的な任意の値の抵抗値を保持することが可能となれば、メモリの動作マージンが広がるのみならず、多値記録が可能となる。すなわち、４つの抵抗状態を記憶することができれば、２ビット/ 素子、１６の抵抗値を記憶することができれば、３ビット/ 素子の情報を記憶することができ、メモリの容量をそれぞれ２倍、３倍と向上させることができる。
【０００８】
しかしながら、従来の記憶素子では、例えば変化しうる抵抗値範囲が数ｋΩ〜数１００ＭΩの場合、低抵抗状態で保持可能な抵抗値はおよそ１０ｋΩ以下、高抵抗状態で保持可能な抵抗値はおよそ１ＭΩ以上であり、高抵抗と低抵抗状態の中間的な抵抗値の保持が困難であり、多値記憶の実現は困難であるという問題があった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、特に高抵抗状態（消去状態）の抵抗値の保持能力が向上すると共に多値記憶が可能であり、大容量化に好適な特性を有し、かつ高速動作時の抵抗値保持特性にも優れた記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の記憶素子は、第１電極と第２電極との間にイオン化層を含む記憶層を有し、記憶層の電気的特性（例えば抵抗値）の変化により情報を記憶するものであって、イオン化層は、イオン伝導材料と、イオン化する金属元素として、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびＷ（タングステン）のうちの少なくとも１種を含む遷移金属元素と、Ａｌ（アルミニウム）とを含有しているものである。
【００１１】
本発明の記憶装置は、第１電極と第２電極との間にイオン化層を含む複数の記憶層を有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えたものであり、記憶素子として上記本発明の記憶素子を用いたものである。
【００１２】
本発明の記憶素子または記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、第１電極側にイオン化する金属元素の伝導パスが形成されて低抵抗状態となる。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、上記伝導パスが酸化して金属元素がイオン化層中へ溶解し、高抵抗な状態へ変化する。
【００１３】
ここで、消去動作によりアノード電極（第２電極）が卑な電位にバイアスされた場合には、イオン化層中に含まれるＡｌは、イオン化層中に溶解するのではなく、固体電解質的に振舞うイオン化層とアノード極との界面で酸化され、化学的に安定な酸化膜を生成する。これにより消去状態（高抵抗状態）の保持性能が改善されて、いずれの抵抗値域でも良好な保持特性が得られる。また、書込み・消去サイクルを繰り返した場合の素子特性の変化や劣化が少なくなる。なお、Ａｌに代えてＭｇを添加するようにしてもよい。
【発明の効果】
【００１４】
本発明の記憶素子または記憶装置によれば、イオン化層に、イオン伝導材料およびイオン化する金属元素と共に、Ａｌ（アルミニウム）を含有しているので、特に、高抵抗状態（消去状態）の抵抗値の保持能力が向上する。そして、抵抗値の保持特性が向上することから、例えば低抵抗状態から高抵抗状態へと変化させる際の消去電圧を調整することによって、高抵抗状態と低抵抗状態との間の中間的な状態を作り出すことができ、よって多値記憶が可能となり、大容量化を実現することが可能になる。加えて、長繰り返しが可能で短パルス高速駆動動作が可能であるため、高速動作時の抵抗値保持特性にも優れるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について説明する。
【００１６】
図１は、本発明の一実施の形態に係る記憶素子１０の断面構成図である。この記憶素子１０は、下部電極１と上部電極４との間に記憶層５を有するものである。ここで、下部電極１は、例えば、後述（図２）のようにＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板１１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。
【００１７】
下部電極１には、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等を用いることができる。また、Ｃｕ等の、電界でイオン伝導が生じる可能性のある材料を用いる場合には、Ｃｕ等の電極上をＷ，ＷＮ，ＴｉＮ（窒化チタン），ＴａＮ（窒化タンタル）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１８】
記憶層５は下部電極１側から積層された高抵抗層２およびイオン化層３により構成されている。イオン化層３は、イオン伝導材料およびイオン化する金属元素と共に、消去時（高抵抗時）に酸化物を形成するための添加元素として、例えばＡｌ（アルミニウム）を含有している。
【００１９】
イオン伝導材料（陰イオン元素）としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）などのカルコゲナイド元素が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。
【００２０】
イオン化する金属元素は、書込み動作時のカソード極上で還元されて金属状態の伝導パス（フィラメント）を形成するもので、上記Ｓ，Ｓｅ，Ｔｅが含まれるイオン化層３中で金属状態で存在することが、より化学的に安定である元素が望ましく、例えば、周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属元素、すなわち、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン），Ｗ（タングステン）が好適である。これら元素の１種でもよいが、２種以上の金属元素を組み合わせるようにしてもよい。
【００２１】
これらの遷移金属元素の他に、例えばＣｕ（銅）や，Ｎｉ（ニッケル），Ａｇ（銀），Ｚｎ（亜鉛）などの元素を含んでいてもよい。なお、遷移金属元素に例えばＣｕを加えて用いる場合には、イオン化層３における遷移金属元素とＣｕとの下記の比率は０．１５より大きくすることが望ましい。
（遷移金属元素の組成比，原子％）／｛（Ｃｕの組成比，原子％）＋（遷移金属元素の組成比，原子％）｝
後述のように、０．１５よりも大きい場合には保持特性が良好であるが、０．１５以下になると、消去側の保持特性が低下するからである。
【００２２】
イオン化層３に含まれる添加元素Ａｌは、記憶素子１０が低抵抗状態から高抵抗状態へ切り替わるときに酸化物を形成するものである。すなわち、消去動作によりアノード電極（第２電極）が卑な電位にバイアスされた場合に、イオン化層３中に溶解するのではなく、固体電解質的に振舞うイオン化層３とアノード極との界面で酸化され、化学的に安定な酸化膜（Ａｌ酸化膜）となる。これにより本実施の形態では、消去状態（高抵抗状態）の保持性能が改善されて、いずれの抵抗値域でも良好な保持特性が得られる。また、書き込み・消去サイクルを長期に繰り返しても、素子特性の変化や劣化が抑制される。
【００２３】
イオン化層３中には、Ａｌと同様な働きを示し、イオン化層３とアノード極との界面で酸化され、安定な酸化膜を生成する元素、例えばＧｅ（ゲルマニウム），Ｍｇ（マグネシウム），Ｓｉ（シリコン）などを含んでいてもよいが、少なくともＡｌを含んでいることが望ましい。
【００２４】
イオン化層３中のＡｌの含有量は、好ましくは、２０原子％以上６０原子％以下である。２０原子％未満では、高抵抗領域の保持特性を向上させる効果および繰り返し特性の向上効果が少なくなり、６０原子％を超える場合には、Ａｌイオンの移動が生じやすくなるため、Ａｌイオンの還元によって書込み状態が作られてしまい、また、Ａｌはカルコゲナイドの固体電解質内中で金属状態の安定性が低く、低抵抗な書込み状態の保持特性が低下するからである。
【００２５】
イオン化層３は、具体的には、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌである。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの代わりに、消去時に酸化層を形成する元素としてＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、ＴｉやＴａなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン伝導材料としては、Ｔｅ以外にＳやＳｅ、あるいはＩ（ヨウ素）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ, ＺｒＩＡｌ等を用いても、本発明の効果が得られることは容易に類推することができ、この場合においても、ＧｅやＳｉあるいはＭｇを用いてもよい。
【００２６】
高抵抗層２は、イオン化層３と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ，Ｔａ，ＳｉおよびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。高抵抗層２の抵抗値は、例えば希土類元素の酸化物により構成する場合には、その厚みや、含まれる酸素の量などによって調整することが可能である。高抵抗層２は本発明では必須ではないが、情報の保持特性を安定化させるためには高抵抗層２を設けることが好ましく、その場合には図１に示したように下部電極１側に接するように形成する。なお、高抵抗層２を形成しない場合には、イオン化層３の抵抗値は、消去電流および電圧によって調整することができる。
【００２７】
上部電極４には、下部電極１と同様に公知の半導体配線材料を用いることができる。
【００２８】
本実施の形態の記憶素子１０では、上記下部電極１および上部電極４を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層５の電気的特性、例えば抵抗値が変化するものであり、これにより情報の記憶，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２９】
まず、上部電極４が例えば正電位、下部電極１側が負電位となるようにして記憶素子１０に対して正電圧を印加する。ここで、イオン化する金属元素として、例えば遷移金属元素のＺｒを用いている場合には、イオン化層３からＺｒの陽イオンがイオン伝導し、下部電極１側で電子と結合して析出し、その結果，下部電極１と記憶層５の界面に金属状態に還元された低抵抗のＺｒの伝導パス（フィラメント）が形成される。若しくは、高抵抗層２の中に伝導パスが形成される。よって、記憶層５の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３０】
その後、正電圧を除去して記憶素子１０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が記録されたことになる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭ(Programmable Read Only Memory) に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(Electronically Erasable and Programmable Read Only Memory) 等への応用には消去過程が必要であるが、消去過程においては、上部電極４が例えば負電位、下部電極１側が正電位になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶層５内に形成されていた伝導パスのＺｒが酸化してイオン化し、イオン化層３に溶解若しくはＴｅ等と結合して、Ｚｒによる伝導パスが消失すると共に、イオン化層３中に含まれるＡｌの酸化物（絶縁層）が形成されて抵抗値が高くなる。
【００３１】
その後、負電圧を除去して記憶素子１０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３２】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。記録後の抵抗値は、記憶素子１０のセルサイズおよび高抵抗層２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ＭΩ以上の場合には、およそ数ｋΩ〜１００ＭΩの範囲となる。
【００３３】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましいが、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。高抵抗層２の抵抗値は、例えば、高抵抗層２を希土類元素の酸化物で形成する場合には、その厚みや含まれる酸素の量などにより制御することが可能である。なお、高抵抗層２を形成しない場合には、消去電流および電圧によって制御することができる。
【００３４】
上述のように本実施の形態の記憶素子１０では、上部電極４および下部電極１に電圧または電流パルスを印加することにより、情報を記録し、更に記録され情報を消去することが可能になるが、以下のようにあらゆる範囲の抵抗値の保持性能が向上する。
【００３５】
すなわち、本実施の形態では、Ｚｒを含むイオン化層３で書き込みを行うと、Ｚｒが伝導パスを形成するイオン化元素として働いて、還元された金属状態のＺｒからなる伝導パスが形成される。Ｚｒの伝導パスはカルコゲナイドの電解質中で比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、例えば、他のＣｕやＡｇなどカルコゲナイド電解質に溶解しやすい金属元素で伝導パスを形成した場合よりも低抵抗状態を保持しやすい。これにより低抵抗状態での保持性能が向上する。
【００３６】
一方、消去時の高抵抗状態においても、Ｚｒが再びイオン化層中にイオン（陽イオン）として溶解している場合には、Ｚｒは少なくともＣｕなどの他の元素よりもイオン移動度が低いので、温度上昇があったとしても、また長期間放置したとしても動きづらく、カソード極上において金属状態で析出するようなことが起こりにくい。あるいは、Ｚｒ酸化物はカルコゲナイド電解質中で安定であり、酸化物が劣化しにくいので、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。なお、Ｚｒ量が多過ぎると、イオン化層３の抵抗値が下がり過ぎてイオン化層３に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のようなあらゆる範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン化層３中のＺｒの含有量は３原子％以上であることが好ましく、より好ましくは３原子％以上４０原子％以下である。
【００３７】
更に、本実施の形態では、イオン化層３にＡｌが含まれているので、消去動作時にはアノード極上でＡｌを含んだ高抵抗層（Ａｌ酸化物）が形成される。Ａｌ酸化物は、カルコゲナイドの固体電解質中では化学的に安定であるので、他の元素と反応して破壊されたりしないために、高抵抗状態を維持しやすく、保持および高温保持加速試験を行っても高抵抗状態を保持しやすい。ちなみに、例えば、ＣｕやＡｇの酸化物が消去動作によりアノード極上に形成されたとしても、アノード極に卑な電位を印加するバイアスがかからなくなり、情報保持モードになるとおそらくは高抵抗な酸化物がカルコゲナイドと反応するため、高抵抗状態を保持しがたい。
【００３８】
このようなことから、本実施の形態では、あらゆる範囲の抵抗値を保持できる特性を有しているので、例えば低抵抗から高抵抗状態へと動作させる際の消去電圧を調整して、高抵抗状態と低抵抗状態の中間的な状態を作り出せば、その抵抗値を保持できるので、多値メモリを実現することが可能となる。
【００３９】
また、本実施の形態では、イオン化層３中にはＺｒとＡｌとが陽イオン状態で存在しているが、書込み動作時のカソード極上ではＡｌに比べてＺｒが還元されやすいので、Ａｌが還元剤的な役割を果たしてＺｒの還元が促進される。そのため書込み動作速度が大きく向上する。一方、消去動作の場合には、逆にＺｒはＡｌが酸化して高抵抗層を形成する場合の酸化剤として作用するので、Ａｌの酸化反応が加速され、動作速度が向上する。
【００４０】
このように、本実施の形態では、書込みおよび消去の動作速度が著しく向上すると共に、上記のように書込み・消去動作が容易であるので、書込み・消去サイクルによる不必要なイオンの移動が起こることがなく、イオン化層３中での元素の偏析なども生じないためサイクル特性も向上する。
【００４１】
なお、前述のように、イオン化層３中のＡｌの含有量は好ましくは２０原子％以上６０原子％以下であるが、記憶層５の高温熱処理時の膜剥がれを抑止するなどの目的で、Ａｌ以外の他の元素を添加することもできる。例えば、ＧｅやＳｉは、保持特性の向上も同時に期待できる添加元素であり、イオン化層３においてＡｌと共に用いるのに好適である。これらの元素は、例えばＧｅは更にサイクル耐性を向上させるのに有効であるが、一方で添加量が多過ぎると書込み保持特性が低下する。そのメカニズムは必ずしも明らかではないが、おそらくは消去動作時に高抵抗層が形成される反応を促進させ、サイクル動作により不要な元素の拡散を抑制する効果があると考えられる。そして、この場合の添加量は、多過ぎると、データ保持特性および高速動作性が低下するので、添加元素としてＧｅやＳｉを用いた場合でも、Ａｌとの合計添加量が２０原子％以上６０原子％以下の範囲内にあることが望ましい。
【００４２】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４３】
まず、選択トランジスタ等のＣＭＯＳ(Complementary Metal Oxide Semicoductor)回路が形成された基板上に、例えばＷから成る下部電極１を形成する。その後、必要であれば逆スパッタ等で、下部電極１の表面上の酸化物等を除去する。次に、Ｇｄ酸化膜から成る高抵抗層２を形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。次に、イオン化層３、例えば、ＺｒＴｅＡｌ膜を、ＤＣマグネトロンスパッタリングで形成する。次に、上部電極４として例えばＷ（タングステン）膜を成膜する。このようにして積層膜を形成する。
【００４４】
その後、この積層膜の各層のうち、高抵抗層２、イオン化層３および上部電極４を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reactive Ion Etchin；反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。次に、上部電極４に接続するよう配線層を形成し、全ての記憶素子１０と共通電位を得るためのコンタクト部とを接続する。次に、積層膜に対して熱処理を施す。このようにして記憶素子１０を製造することができる。
【００４５】
以上のように、本実施の形態の記憶素子１０では、イオン化層３にカルコゲン元素の他にＺｒとＡｌが含まれているので、情報保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１０を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。また、下部電極１、高抵抗層２、イオン化層３および上部電極４の各層のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４６】
上記記憶素子１０を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１０に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスレコーダ、記録・消去・読み出し回路等に接続すればよい。
【００４７】
図２および図３は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表すものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１０に対して、その下部電極１側に接続される配線と、その上部電極４側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極４側に接続された配線がアレイ全体に共通して形成される。                                          
【００４８】
より具体的には、各記憶素子１０は、高抵抗層２、イオン化層３および上部電極４の各層を共有している。すなわち、高抵抗層２、イオン化層３および上部電極４それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極４がプレート電極ＰＬとなる。一方、下部電極１は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極１によって、各下部電極１に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極１は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極１、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。
【００４９】
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が記録される。次に、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに記録された情報が消去される。記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流パルスを印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００５０】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（Programmable Read Only Memory)、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【実施例】
【００５１】
以下、本発明の具体的な実施例について説明する。
【００５２】
（実施例１）
まず、図２および図３に示したように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。次いで、半導体基板１１の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、ＣＶＤ(Chemical Vapor Deposition) 法によりビアホールの内部をＷ（タングステン）から成る電極材で充填し、その表面をＣＭＰ(Chemical Mechanical Polishing) 法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層１５，金属配線層１６，プラグ層１７および下部電極１を形成して、更に下部電極１をメモリセル毎にパターニングした。この下部電極１の開口部の大きさは直径３００ｎｍとした。次に、下部電極１の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、１ｎｍ程度エッチングした。このとき下部電極１の表面を周囲の絶縁層と実質的に同一の高さになるよう平坦化した。次に、ＤＣマグネトロンスパッタにより、膜厚１．０ｎｍの金属Ｇｄ膜を形成し、更にチャンバー圧１ｍＴｏｒｒ，Ｏ2 雰囲気，投入電力５００Ｗの条件のＲＦプラズマによってＧｄ膜を１０秒間酸化し、このＧｄ酸化物を高抵抗層２とした。
【００５３】
次に、高抵抗層２上にイオン化層３として、ＺｒＴｅＡｌ膜を４５ｎｍ堆積した。その組成をＺｒ２０％−Ｔｅ４０％−Ａｌ４０％( 原子％）とした。更に、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。更に、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。その後、半導体基板１１の上に全面的に形成された高抵抗層２，イオン化層３および上部電極４をメモリ部全体にわたって残るようにパターニングして、図１に示した記憶素子１０を形成すると共に、上部電極４の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路に接続されるコンタクト部分を露出させた。更に、露出したコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。続いて、真空熱処理炉において、２時間、３００℃の熱処理を施した。このようにして、図２および図３に示したメモリセルアレイを作製し、実施例１とした。
以下、イオン化層３以外は実施例１と同様の記憶素子から成るメモリセルアレイを作製して、それぞれ実施例２〜１９、比較例１〜４とした。
【００５４】
（比較例１，２）
イオン化層３として、実施例１ではイオン化する金属元素としてＺｒを用いたが、比較例１では、ＡｌとＺｒを用いることなく、イオン化する金属元素としてＣｕを用いると共に、消去動作で酸化膜を形成する元素としてＳｉを用い、その組成をＣｕ−Ｔｅ−Ｓｉとした。比較例２では、Ａｌを用いることなく、イオン化する金属元素としてＣｕおよびＺｒを用いると共に、消去動作で酸化膜を形成する元素としてＳｉを用い、その組成をＣｕ−Ｚｒ−Ｔｅ−Ｓｉとした。実施例１と比較例１，２とを対比することによって、消去動作により高抵抗層（酸化層）を形成すると考えられる元素に、ＳｉやＡｌを用いた場合の効果と、イオン化する金属元素にＺｒを用いた場合とＣｕを用いた場合のメモリ動作特性の差異を検討した。
具体的には、比較例１，２は以下の組成とし、膜厚は４５ｎｍとした。
比較例１：Ｃｕ４７％−Ｔｅ２５％−Ｓｉ２８％（原子％) 
比較例２：Ｃｕ１４％−Ｚｒ１４％−Ｔｅ２７％−Ｓｉ４５％( 原子％) 
【００５５】
（実施例２〜５）
イオン化層３中のイオン化する金属元素として、実施例２〜５では、Ｚｒの代わりに、他の遷移金属元素Ｔａ，Ｃｒ，Ｔｉ，Ｗを用いた。膜厚は４５ｎｍとした。
実施例２：Ｔａ２０％−Ｔｅ４０％−Ａｌ４０％（原子％) 
実施例３：Ｃｒ３０％−Ｔｅ３０％−Ａｌ４０％（原子％) 
実施例４：Ｔｉ３０％−Ｔｅ３０％−Ａｌ４０％ (原子％) 
実施例５：Ｗ１５％−Ｚｒ５％−Ｎｂ５％−Ｔｅ３５％−Ａｌ４０％( 原子％) 
【００５６】
（実施例６〜９, 比較例３，４）
イオン化層３のイオン化する金属元素としてＺｒを用いて、膜厚４５ｎｍの以下の組成比を有する膜をそれぞれ形成した。ＺｒとＴｅの比率をほぼ一定として、Ａｌの組成比を１０，２０，３０，４０，５０，６０，７０％と変化させた。
比較例３：Ｚｒ３０％−Ｔｅ６０％−Ａｌ１０％（原子％) 
実施例６：Ｚｒ２７％−Ｔｅ５３％−Ａｌ２０％ (原子％) 
実施例７：Ｚｒ２３％−Ｔｅ４７％−Ａｌ３０％（原子％) 
実施例８：Ｚｒ１６％−Ｔｅ３４％−Ａｌ５０％ (原子％) 
実施例９：Ｚｒ１３％−Ｔｅ２７％−Ａｌ６０％（原子％) 
比較例４：Ｚｒ１０％−Ｔｅ２０％−Ａｌ７０％（原子％) 
【００５７】
（実施例１０〜１５）
イオン化層３のイオン化する金属元素としてＺｒとＣｕを用いて、膜厚４５ｎｍの以下の組成比を有する膜をそれぞれ形成した。ＺｒとＣｕの比率を、Ｚｒ／（Ｃｕ＋Ｚｒ）の分率比で表し、１，０．６９，０．５，０．３２，０．１５，０と変化させた。
実施例１０：Ｚｒ１６％−Ｔｅ４４％−Ａｌ４０％（原子％) 
実施例１１：Ｚｒ１１％−Ｃｕ５％−Ｔｅ４４％−Ａｌ４０％（原子％) 
実施例１２：Ｚｒ８％−Ｃｕ８％−Ｔｅ４４％−Ａｌ４０％（原子％) 
実施例１３：Ｚｒ１０％−Ｃｕ２１％−Ｔｅ２９％−Ａｌ４４％（原子％) 
実施例１４：Ｚｒ５％−Ｃｕ２８％−Ｔｅ２８％−Ａｌ３９％（原子％) 
実施例１５：Ｃｕ４５％−Ｔｅ２３％−Ａｌ３２％（原子％) 
【００５８】
（実施例１６〜１８）
イオン化層３のイオン化する金属元素としてＺｒとＣｕを用いて、膜厚４５ｎｍの以下の組成比の膜をそれぞれ形成した。消去動作時に酸化物を形成する元素としてのＡｌにＧｅ、Ｓｉをそれぞれ添加して実施例１６，１７とした。また、Ａｌの代わりにＭｇを用いた場合を実施例１８とした。
実施例１６：Ｚｒ８％−Ｃｕ８％―Ｔｅ４４％−Ａｌ３５％−Ｇｅ５％（原子％) 
実施例１７：Ｚｒ８％−Ｃｕ８％―Ｔｅ４４％−Ａｌ３５％−Ｓｉ５％ (原子％) 
実施例１８：Ｚｒ８％−Ｃｕ８％―Ｔｅ４４％−Ｍｇ４０％ (原子％) 
【００５９】
（実施例１９）
実施例１と同様にして、ＣＭＯＳ回路を有する半導体基板１１に形成された下部電極１を、厚み１５ｎｍ程度のＳｉＯ2 膜で覆い層間絶縁膜とした。次いで、電子線リソグラフィーによってパターニングして層間絶縁膜に直径２０ｎｍのコンタクトホールを開口した後に、高抵抗層２を形成せずに、直接、Ｚｒ８％−Ｃｕ８％―Ｔｅ４４％−Ａｌ４０％（原子％）の組成を有するイオン化層３を形成し、実施例１と同様のメモリセルアレイを作製した。これを実施例１９とした。
【００６０】
［特性評価］
＜実験１＞
例えば、実施例１の記憶素子１０のセルアレイに対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、例えば、１０μｓのパルス幅で３．０Ｖを印加する「書込み動作」をメモリセルアレイ中の１０素子ｘ２列で合計２０素子に対して行い、その後に抵抗値を読み出した。次いで、ゲート電極に３．０Ｖを印加してオン状態にして−０．７Ｖ〜−２．５Ｖまで０．２Ｖ刻みの電圧を、例えば１０μｓのパルス幅でメモリセルアレイ中の同じ１０素子ｘ２列で合計２０素子の印加し「消去動作」を行い、消去状態の抵抗値を読み出した。この書込みおよび消去動作をメモリセルアレイに対して１０００回繰り返して行い、繰り返し動作特性を評価した。書込みおよび消去動作時のパルス幅を例えば狭くすれば、高速動作特性を評価することができる。また、１０００回繰り返し後に１０素子ｘ２列の１列分は書込み状態で停止し、残りの１列分は消去状態で停止し、書き込み状態および消去状態の抵抗値を測定した。次に、１３０℃のオーブン中に１時間保持し、高温加速保持試験を行った。その後に書込み状態および消去状態の抵抗値を読み出して、高温加速保持試験前後で抵抗値を比較して、情報保持特性を評価した。このようにして得られた実施例１の記憶素子の繰り返し特性を図４に示す。
【００６１】
次に、パルス幅を１００ｎｓ，１μｓ，１０μｓとし、書込み電圧Ｖｗを３．０Ｖとして、書込みゲート電圧Ｖｇｗを１．３Ｖおよび１．８Ｖ、消去ゲート電圧を３．０Ｖとして、消去電圧Ｖｅを０．７Ｖ〜２．５Ｖまでそれぞれ変化させた。これを１０００回繰り返した後、１３０℃−１ｈの高温加速保持前後での、書き込み状態（低抵抗状態）および消去状態（高抵抗状態）の抵抗値の消去電圧依存性を調べた。図５（Ａ）〜（Ｃ）にその結果を示す。実線は保持前の抵抗値、点線は保持後の抵抗値をそれぞれ示している。
【００６２】
次に、同様の方法で、Ｃｕ−Ｔｅ−Ｓｉ系の組成からなる比較例１のサンプルで同様の測定を行った結果を図６（Ａ）〜（Ｃ）に示す。良好な保持特性が得られ、書込みと消去、つまり低抵抗と高抵抗状態を保持できているのはパルス幅が１０μｓまでであり、１００ｎｓまでパルス幅が短くなると殆ど保持できない。また、図７（Ａ）〜（Ｃ）は、Ｃｕ−Ｚｒ−Ｔｅ−Ｓｉ系の組成からなる比較例２のサンプルで同様な測定を行った結果を示すものである。メモリ動作を担う動作イオンとしてＣｕのみを用いた比較例１の結果よりも短パルス動作での保持特性に優れている傾向にあるが、高抵抗状態および低抵抗状態の保持特性が実施例１と比較して劣っている。なお、図中の「Ｐｗｗ」は書込みのパルス幅、「Ｐｗｅ」は消去のパルス幅をそれぞれ表している。
【００６３】
これらの結果から以下のことが分かる。すなわち、消去時に高抵抗層（酸化層）を形成する元素として、実施例１ではＡｌ、比較例１，２ではＳｉそれぞれ用いているが、Ａｌを含んでいることにより、実施例１では高速動作の安定性が向上し、高速動作後の書き込みおよび消去抵抗の保持特性が大幅に改善している。また、メモリ動作を担う動作イオンがＣｕである比較例１と、Ｚｒである実施例１を比較すると、実施例１ではＺｒを含有していることにより、短パルスで書き込んだ場合の記録保持特性が大きく改善されている。また、Ｚｒを含んでいるが、Ａｌを含んでいない比較例２と、ＺｒおよびＡｌを含んでいる実施例１とを比較すると、Ａｌを含んでいる実施例１では消去特性が改善されている。
【００６４】
また、図４と同じ条件で比較例２のサンプルの繰り返し特性を測定した結果を図８に示す。比較例２では、実施例１と比較すると繰り返し特性に差があり、実施例１よりも劣化が大きい。すなわち、実施例１のようにイオン化層３にＡｌを含有し、更にキャリアイオンとしてＺｒを含んでいることにより、高速な動作が可能であり、かつ高速動作後のデータ保持特性も優れたものとなる。
【００６５】
＜実験２＞
実験１と同様にして、キャリアイオンにＴａ，Ｃｒ，Ｔｉ，Ｗ−Ｚｒ−Ｎｂ合金を用いた実施例２〜５の繰り返し保持特性を測定した。パルス幅を１００ｎｓとした場合の結果を図９（Ａ）〜（Ｄ）に示す。
【００６６】
実験１では、キャリアイオンとしてＺｒを用いた場合には、動作特性がＣｕのキャリアイオンの場合に比べて改善していることが分かったが、その他にＴａ，Ｃｒ，Ｔｉ，Ｗを用いても、イオン化層３にＡｌを含んでいることで、Ｚｒと同様に高速動作後の保持特性に優れた動作特性を得ることができる。この原因は必ずしも明らかではないが、Ｚｒ，Ｔａ，Ｃｒ，Ｔｉなどをキャリアイオンとして用いた場合は、Ｃｕのみを用いた場合と比較して、書込み動作で生じる金属状態の伝導パスがＴｅなどカルコゲナイドの固体電解質中で安定であることに起因していると考えられる。従って、実験１，２で試験を行ったＺｒ，Ｔａ，Ｃｒ，Ｔｉ以外にも、金属状態の伝導パスがカルコゲナイド電解質中で安定であれば同様の効果を期待できることは容易に類推できる。すなわち、周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属元素（Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ）のいずれかをキャリアイオンとして用いた場合には、高速動作性およびそのデータ保持特性を得ることが可能である。
【００６７】
また、図９（Ｄ）（実施例５）の結果から、遷移金属元素の混合物Ｗ−Ｚｒ−Ｎｂをキャリアイオンとして用いた場合でも、高速動作性およびデータ保持特性を得ることができることが分かる。従って、上記遷移金属元素は２種以上含んでいてもよく、あるいはこれらの元素を主に用いていれば、それ以外の元素を含んでいても同様の動作特性が得られることは容易に類推することができる。
【００６８】
＜実験３＞
ＺｒとＴｅの当量比を１で一定として、Ａｌの組成比を１０，２０，４０，５０，６０，７０％（原子％）と変化させて、本発明に好適なＡｌ添加量について調べた（実施例６〜９および比較例３，４）。実験１，２と同様にして、パルス幅を１００ｎｓとした場合の繰り返し保持試験の結果を図１０に示す。
【００６９】
Ａｌ量が増加していくにつれて、低抵抗と高抵抗状態に明瞭な差が現れていて、同時に保持特性も改善していく傾向が見られる。Ａｌ量が少な過ぎる場合には、Ａｌ添加の効果が少なくなるため、消去動作時に良好な酸化膜などの高抵抗層が形成されなくなるので、消去による十分高い高抵抗値が現れなくなる。但し、組成比で７０原子％までＡｌ量を増大させると、書き込みや消去は可能であるが、保持特性が悪化して特に書込み保持特性が悪化する。これもおそらくはＡｌを添加し過ぎているので、酸化膜などの高抵抗層が生成されやすくなりすぎていると推定される。従って、良好な特性が得られるＡｌ添加量としては、好ましくは２０％以上６０％以下である。
【００７０】
＜実験４＞
実施例１０〜１５により、イオン化層３中のキャリアイオンとしてＺｒおよびＣｕの両方を用いる場合について調べた。実施例１０〜１５では、ＺｒとＣｕの比率Ｚｒ／（Ｃｕ＋Ｚｒ）を、１, ０．６９, ０．５，０．３２，０．１５，０として変化させた。実験１〜３と同様にして、パルス幅を１００ｎｓとした場合の繰り返し保持試験の結果を図１１（Ａ）〜（Ｆ）に示す。
【００７１】
図１１の結果から、Ｚｒキャリアイオンに対して一定量をＣｕで置換しても同様な動作特性を示すことが分かる。但し、図に示しているように、Ｚｒ／（Ｃｕ＋Ｚｒ）比が０．１よりも小さくなると、消去側の保持特性が良好でなくなってくる。そのため、Ｚｒ／（Ｃｕ＋Ｚｒ）の値は０．１５よりも大きいことが好ましい。これは、Ｚｒ以外の遷移金属元素（Ｔｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ）などをキャリアイオンとして用いている場合も同様である。また、Ｃｕ以外にも、Ａｇ，Ｎｉ，Ｚｎなどを上記遷移金属元素へ添加した場合においても、同様の結果が得られることが容易に類推できる。
【００７２】
＜実験５＞
実施例１６，１７により、消去動作時に酸化物を形成する元素としてのＡｌにＧｅ，Ｓｉをそれぞれ添加した場合の効果を調べた。また、Ａｌの代わりにＭｇを用いた実施例１８についても同様の検討を行った。実験１〜４と同様にして、パルス幅を１００ｎｓとした場合の繰り返し保持試験の結果を図１２（Ａ）〜（Ｃ）に示す。
【００７３】
Ｇｅ添加、Ｓｉ添加のいずれの場合（実施例１６，１７）も、キャリアイオンにＺｒを用いていることを反映して、良好な書込み特性を示している。つまり、Ａｌに加えて、ＧｅまたはＳｉを添加することが可能である。また、Ｍｇの場合にはＡｌの一部と置換して添加してもよいが、実施例１８のようにＡｌと全量を置換することも可能である。
【００７４】
＜実験６＞
イオン化層３を用いた記憶素子１０が書込み用の高抵抗層２なしでも動作するかを確認するための実験を行った。高抵抗層２を有しない実施例１９のＤＣループの特性評価結果を図１３（Ａ），（Ｂ）に示す。なお、図１４（Ａ），（Ｂ）に高抵抗層２を有する実施例１の結果も示した。
【００７５】
図１３（Ａ），（Ｂ）の結果、高抵抗層２を有しない素子の場合には、初期抵抗が低いものの、素子サイズが十分に小さい場合には、素子への正の印加電圧により低抵抗化し、負の印加電圧により高抵抗化しており、高抵抗層がなくてもメモリ動作が可能であることが分かった。
【００７６】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々変形は可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】実施例１における記憶素子の繰り返し保持特性を表す図である。
【図５】実施例１における書き込み状態および消去状態の抵抗値の消去電圧依存性を表す特性図である。
【図６】比較例１の消去電圧依存性を表す特性図である。
【図７】比較例２の消去電圧依存性を表す特性図である。
【図８】比較例１における繰り返し保持特性を表す図である。
【図９】実施例２〜５における繰り返し保持特性を表す図である。
【図１０】比較例３，実施例６〜９および比較例４における繰り返し保持特性を表す図である。
【図１１】実施例１０〜１５における繰り返し保持特性を表す図である。
【図１２】実施例１６〜１８における繰り返し保持特性を表す図である。
【図１３】実施例１９のＤＣループの特性評価結果を表す図である。
【図１４】実施例１のＤＣループの特性評価結果を表す図である。
【符号の説明】
【００７８】
１…下部電極、２…高抵抗層、３…イオン化層、４…上部電極、５…記憶層、１０…記憶素子、１１…半導体基板、１３…ソース／ドレイン領域、１４…ゲート電極、１５，１７…プラグ層、１６…金属配線層、１８…アクティブ領域、２１，２２…コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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