(57)【特許請求の範囲】
【請求項１】
行列状に配設された複数の表示素子と、前記複数の表示素子の列にそれぞれ対応して設けられ、前記複数の表示素子に表示信号を供給するための複数のソース線とを含む表示装置の駆動回路であって、
タイミング信号およびｎ個（ただし、ｎは３以上の整数）のデータ信号を出力するタイミングコントローラと、
各々が、前記ｎ個のデータ信号のうち対応のデータ信号を個別のデータ信号線を介して受信し、かつ、前記複数のソース線の少なくとも一本と接続される第１番目〜第ｎ番目のｎ個のソースドライバとを備え、
前記ｎ個のソースドライバのうち第１番目〜第ｎ−１番目のソースドライバの各々は、タイミング信号遅延回路を含み、
第１番目のソースドライバの前記タイミング信号遅延回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
第ｉ番目（ただし、ｉは２以上ｎ−１以下の整数）のソースドライバの前記タイミング信号遅延回路は、第ｉ−１番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
前記ｎ個のソースドライバの各々は、表示信号生成回路をさらに含み、
第１番目のソースドライバの前記表示信号生成回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
第ｊ番目（ただし、ｊは２以上ｎ以下の整数）のソースドライバの前記表示信号生成回路は、第ｊ−１番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
前記タイミングコントローラは、第２番目〜第ｎ番目のソースドライバの各々の前記表示信号生成回路が、受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第１番目〜第ｎ−１番目のソースドライバごとに定められた前記第１の遅延時間に応じて、前記ｎ個のデータ信号を互いに異なるタイミングで出力する、表示装置の駆動回路。
【請求項２】
行列状に配設された複数の表示素子と、前記複数の表示素子の列にそれぞれ対応して設けられ、前記複数の表示素子に表示信号を供給するための複数のソース線とを含む表示装置の駆動回路であって、
タイミング信号およびｎ個（ただし、ｎは３以上の整数）のデータ信号を出力するタイミングコントローラと、
各々が、前記ｎ個のデータ信号のうち対応のデータ信号を個別のデータ信号線を介して受信し、かつ、前記複数のソース線の少なくとも一本と接続される第１番目〜第ｎ番目のｎ個のソースドライバとを備え、
前記ｎ個のソースドライバのうち第１番目〜第ｎ−１番目のソースドライバの各々は、タイミング信号遅延回路を含み、
第１番目のソースドライバの前記タイミング信号遅延回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
第ｉ番目（ただし、ｉは２以上ｎ−１以下の整数）のソースドライバの前記タイミング信号遅延回路は、第ｉ−１番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
前記ｎ個のソースドライバの各々は、表示信号生成回路をさらに含み、
第１番目のソースドライバの前記表示信号生成回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
第ｊ番目（ただし、ｊは２以上ｎ以下の整数）のソースドライバの前記表示信号生成回路は、第ｊ−１番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
前記タイミングコントローラは、前記ｎ個のデータ信号を同一のタイミングで出力し、
第２番目〜第ｎ番目のソースドライバの各々は、前記表示信号生成回路が受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第１番目〜第ｎ−１番目のソースドライバごとに定められた前記第１の遅延時間に応じて、対応のデータ信号を予め定める第２の遅延時間だけ遅延させるデータ信号遅延回路をさらに含む、表示装置の駆動回路。
【請求項３】
第１番目〜第ｎ−１番目のソースドライバの各々に設定される前記第１の遅延時間は、同一の値に設定される、請求項１または２に記載の表示装置の駆動回路。
【請求項４】
前記ｎ個のソースドライバの各々に設定される前記第１の遅延時間Ｔｄは、前記ｎ個のソースドライバの各々から発生する最大電源ノイズの周波数をＦｐとした場合に、
Ｔｄ＜１／Ｆｐ                                    …(A1)
の関係を満たす、請求項３に記載の表示装置の駆動回路。
【請求項５】
第１番目〜第ｎ−１番目のソースドライバのうち少なくとも１つに設定される前記第１の遅延時間は、残余のソースドライバに設定される前記第１の遅延時間と異なる値に設定される、請求項１または２に記載の表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に配設された複数の表示素子を含む表示装置を駆動するための駆動回路に関する。
【背景技術】
【０００２】
液晶テレビの大型化、薄型化、高精細化、高速化が進む中で、画像データの高速伝送に適した様々なインターフェース技術が提案されている。このようなインターフェース技術の１つとして、ナショナル・セミコンダクター・コーポレーションが提案するポイント・ツー・ポイント差動信号（Point-to-Point  Differential  Signaling）方式がある。この方式では、ソースドライバと複数のタイミングコントローラとが一対の差動線路によって個別に接続され、タイミングコントローラから各ソースドライバへポイント・ツー・ポイントで画像データが伝送される。これにより、従来のバス接続の伝送方式であるＲＳＤＳ（登録商標）方式やｍｉｎｉ−ＬＶＤＳ方式と比べて高速で高品質の信号伝送が可能になるので、画質の向上が期待される。
【０００３】
一方、液晶テレビの大画面化、高速化に伴なう問題の１つとして、ＥＭＩ（Electro-Magnetic  Interference）がある。ＥＭＩを抑制するための技術として、たとえば以下の技術が知られている。
【０００４】
特開２００６−９１８１０号公報（特許文献１）に開示される第１の従来技術では、２対の差動クロック信号が使用される。そして、第１のクロック信号対の正クロック信号は、第２のクロック信号対の正クロック信号と略１８０度の位相差を持ち、第１のクロック信号対の負クロック信号は第２のクロック信号対の負クロック信号と略１８０度の位相差を持つ。これによって、２対の差動クロック信号の両コモンモード電圧は絶対値が同じで正負が反対の値になるので、コモンモード電圧に基づく電磁妨害が相殺される。
【０００５】
また、特許第３６２０４４０号公報（特許文献２）に開示される第２の従来技術では、半導体チップ内に独立したクロックで動作する複数のエリアが設けられる。各エリアには、同一周期のクロックが互いにエリアの個数分だけ等間隔に位相をずらして供給される。これによって、クロックに基づいて一度に動作する回路が時間的に分散するのでピーク電流が減少し、電流起因による電源ノイズの減少が図られる。
【特許文献１】特開２００６−９１８１０号公報
【特許文献２】特許第３６２０４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の第１、第２の従来技術を実際の液晶テレビの駆動回路に適用するには次のような問題がある。
【０００７】
まず、第１の従来技術は、クロック信号のコモンモードの除去を目的としているので、表示装置のドライバ回路の動作に伴うノイズが考慮されていない点に問題がある。もっとも、２系統のクロックの位相が１８０度ずれているので、クロック信号の整数倍の周波数についてはノイズ低減効果が得られる。しかし、その他の周波数帯におけるノイズ低減効果は低い。
【０００８】
また、第２の従来技術では、半導体チップの内部回路における動作タイミングをずらすことによって、半導体チップの内部回路で発生するノイズのピークを分散させる点では効果がある。しかし、複数のＩＣ（Integrated  Circuit）チップが組合された液晶テレビの駆動回路についてＥＭＩを効果的に抑制する具体的方法は明らかでない。
【０００９】
本発明の目的は、タイミングコントローラから各ソースドライバへポイント・ツー・ポイントで画像データを伝送するインターフェース方式の表示装置の駆動回路において、表示装置の画質に影響を与えることなくＥＭＩを低減する手段を提供することである。
【課題を解決するための手段】
【００１０】
本発明は要約すれば、表示装置の駆動回路であって、タイミングコントローラと第１番目〜第ｎ番目のｎ個（ただし、ｎは３以上の整数）のソースドライバとを備える。表示装置は、行列状に配設された複数の表示素子と、複数の表示素子の列にそれぞれ対応して設けられ、複数の表示素子に表示信号を供給するための複数のソース線とを含む。タイミングコントローラは、タイミング信号およびｎ個のデータ信号を出力する。ｎ個のソースドライバの各々は、ｎ個のデータ信号のうち対応のデータ信号を個別のデータ信号線を介して受信し、かつ、複数のソース線の少なくとも一本と接続される。ここで、ｎ個のソースドライバのうち第１番目〜第ｎ−１番目のソースドライバの各々は、タイミング信号遅延回路を含む。第１番目のソースドライバのタイミング信号遅延回路は、タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力する。第ｉ番目（ただし、ｉは２以上ｎ−１以下の整数）のソースドライバのタイミング信号遅延回路は、第ｉ−１番目のソースドライバのタイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力する。また、ｎ個のソースドライバの各々は、表示信号生成回路をさらに含む。第１番目のソースドライバの表示信号生成回路は、タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための表示信号を生成する。第ｊ番目（ただし、ｊは２以上ｎ以下の整数）のソースドライバの表示信号生成回路は、第ｊ−１番目のソースドライバのタイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための表示信号を生成する。
【００１１】
好ましい実施の一形態では、タイミングコントローラは、第２番目〜第ｎ番目のソースドライバの各々の表示信号生成回路が、受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第１番目〜第ｎ−１番目のソースドライバごとに定められた第１の遅延時間に応じて、ｎ個のデータ信号を互いに異なるタイミングで出力する。
【００１２】
好ましい実施の他の形態では、タイミングコントローラは、ｎ個のデータ信号を同一のタイミングで出力する。そして、第２番目〜第ｎ番目のソースドライバの各々は、表示信号生成回路が受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第１番目〜第ｎ−１番目のソースドライバごとに定められた第１の遅延時間に応じて、対応のデータ信号を予め定める第２の遅延時間だけ遅延させるデータ信号遅延回路をさらに含む。
【００１３】
好ましくは、第１番目〜第ｎ−１番目のソースドライバの各々に設定される第１の遅延時間は、同一の値に設定される。
【００１４】
さらに好ましくは、ｎ個のソースドライバの各々に設定される第１の遅延時間Ｔｄは、ｎ個のソースドライバの各々から発生する最大電源ノイズの周波数をＦｐとした場合に、
Ｔｄ＜１／Ｆｐ                                            …(A1)
の関係を満たす。
【００１５】
または、好ましくは、第１番目〜第ｎ−１番目のソースドライバのうち少なくとも１つに設定される第１の遅延時間は、残余のソースドライバに設定される第１の遅延時間と異なる値に設定される。
【００１６】
本発明の他の局面において、本発明は表示装置の駆動回路であって、タイミングコントローラと第１番目〜第２ｎ番目の２ｎ個（ただし、ｎは３以上の整数）のソースドライバとを備える。表示装置は、行列状に配設された複数の表示素子と、複数の表示素子の列にそれぞれ対応して設けられ、複数の表示素子に表示信号を供給するための複数のソース線とを含む。タイミングコントローラは、２ｎ個（ただし、ｎは３以上の整数）のデータ信号および２個のタイミング信号を出力する。２ｎ個のソースドライバの各々は、２ｎ個のデータ信号のうち対応するデータ信号を個別のデータ信号線を介して受信し、かつ、複数のソース線の少なくとも一本と接続される。ここで、２ｎ個のソースドライバのうち第１番目〜第ｎ−１番目および第ｎ＋１番目〜第２ｎ−１番目のソースドライバの各々は、タイミング信号遅延回路を含む。第１番目および第ｎ＋１番目のソースドライバのタイミング信号遅延回路は、タイミングコントローラから出力された２個のタイミング信号をそれぞれ受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号をそれぞれ生成して出力する。第ｉ番目（ただし、ｉは２以上ｎ−１以下またはｎ＋２以上２ｎ−１以下の整数）のソースドライバのタイミング信号遅延回路は、第ｉ−１番目のソースドライバのタイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第１の遅延時間だけ遅延させた新たなタイミング信号を生成して出力する。また、２ｎ個のソースドライバの各々は、表示信号生成回路をさらに含む。第１番目および第ｎ＋１番目のソースドライバの表示信号生成回路は、タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための表示信号を生成する。第ｊ番目（ただし、ｊは２以上ｎ以下またはｎ＋２以上２ｎ以下の整数）のソースドライバの表示信号生成回路は、第ｊ−１番目のソースドライバのタイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための表示信号を生成する。
【００１７】
好ましくは、タイミングコントローラは、第１番目および第ｎ＋１番目のソースドライバに同一のタイミングで２個のタイミング信号をそれぞれ出力する。
【００１８】
または、好ましくは、タイミングコントローラは、第１番目および第ｎ＋１番目のソースドライバに異なるタイミングで２個のタイミング信号をそれぞれ出力する。
【００１９】
本発明のさらに他の局面において、本発明は表示装置の駆動回路であって、複数のソースドライバとタイミングコントローラとを備える。表示装置は、行列状に配設された複数の表示素子と、複数の表示素子の列にそれぞれ対応して設けられ、複数の表示素子を駆動する表示信号を供給するための複数のソース線とを含む。複数のソースドライバの各々は、複数のソース線の少なくとも１本と接続され、かつ、タイミング信号を基準にして、接続されたソース線に出力するための表示信号をデータ信号に基づいて生成する。タイミングコントローラは、複数のタイミング信号および複数のデータ信号を、個別のタイミング信号線および個別のデータ信号線を介して複数のソースドライバにそれぞれ送信する。ここで、タイミングコントローラは、予め定める第１の時間差をつけて複数のタイミング信号を順々に出力する。また、タイミングコントローラは、複数のソースドライバの各々が、受信したタイミング信号に同期したタイミングでデータ信号を受信するように、第１の時間差に応じた予め定める第２の時間差をつけて複数のデータ信号を出力する。
【発明の効果】
【００２０】
本発明によれば、従来技術に比べ広い周波数帯で、ソースドライバの動作に伴って発生するＥＭＩを、画質に影響を与えることなく低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【００２２】
［実施の形態１］
図１は、本発明の実施の形態１の液晶ディスプレイの駆動回路１００の概略的な構成を示すブロック図である。図１を参照して、液晶ディスプレイは、液晶パネル１４と、その液晶パネル１４を駆動する駆動回路１００とを含む。液晶パネル１４は、通常の液晶ディスプレイに用いられるものと同様である。以下、その構成を簡単に説明する。
【００２３】
液晶パネル１４は、行列状に配列された複数の表示素子（図示省略）と、複数の表示素子の列にそれぞれ対応して設けられた複数のソース線（図示省略）と、複数の表示素子の行にそれぞれ対応して設けられた複数のゲート線（図示省略）とを含む。各表示素子がＴＦＴ（Thin  Film  Transistor）を有するアクディブマトリクス駆動方式の場合、ソース線は対応のＴＦＴのソースに接続され、ゲート線は対応のＴＦＴのゲートに接続される。また、ＴＦＴのドレインは、液晶層を挟む一方の電極である画素電極に接続される。複数の表示素子の行を選択状態にするために、複数のゲート線に順々に走査信号が供給される。このとき、ソース線に所定の電圧の表示信号が供給されると、そのソース線に接続された選択行の表示素子は、液晶層の透過率が変化する。この結果、液晶層の透過率に応じた透過光がカラー・フィルタに照射されることによって液晶パネル１４に画像が表示される。
【００２４】
駆動回路１００は、２ｎ個（ｎは３以上の整数）のソースドライバ１１．１〜１１．２ｎと、図示を省略した複数のゲートドライバと、１個のタイミングコントローラ１０とを含む。図１は、ｎ＝５の場合を図示している。なお、ソースドライバ１１．１〜１１．２ｎについて、総称する場合または不特定のものを示す場合にソースドライバ１１とも称する。
【００２５】
各ソースドライバ１１は所定の本数のソース線と接続され、接続されたソース線に表示信号を出力する。また、各ゲートドライバは所定の本数のゲート線と接続され、接続されたゲート線に走査信号を出力する。
【００２６】
タイミングコントローラ１０は、外部からの画像情報に基づいてこれらのソースドライバ１１およびゲートドライバの動作タイミングを制御する。タイミングコントローラ１０と各ソースドライバ１１とは、個別のデータ信号線１３．１〜１３．２ｎ（総称する場合または不特定のものを示す場合にデータ信号線１３とも称する）を介して接続される。各データ信号線１３は一対の差動信号線によって構成される。各データ信号線１３を介してタイミングコントローラ１０から各ソースドライバ１１へポイント・ツー・ポイントで差動のデジタルのデータ信号が供給される。
【００２７】
また、タイミングコントローラ１０とソースドライバ１１．１とは、タイミング信号線１２．１を介して接続され、タイミングコントローラ１０とソースドライバ１１．ｎ＋１とは、タイミング信号線１２．ｎ＋１を介して接続される。さらに、互いに隣接するソースドライバ１１．ｋと１１．ｋ＋１（ただし、ｋは１≦ｋ≦ｎ−１またはｎ＋１≦ｋ≦２ｎ−１を満たす整数）とは、タイミング信号線１２．ｋ＋１を介して接続される。データ信号線１３の場合と同様に、各タイミング信号線１２も一対の差動信号線によって構成される。各タイミング信号線を介して差動のデジタルのタイミング信号が伝送される。タイミング信号線１２．１〜１２．２ｎについても、総称する場合または不特定のものを示す場合にタイミング信号線１２と称する。
【００２８】
図１の場合、２ｎ個のソースドライバ１１は、タイミング信号線１２を介して互いに縦続接続された第１のグループのソースドライバ１１．１〜１１．ｎと、同じく縦続接続された第２のグループのソースドライバ１１．ｎ＋１〜１１．２ｎとに分割できる。各グループは、別々のタイミング信号をタイミングコントローラ１０から受信し、受信したタイミング信号は各グループのソースドライバ間で順次転送される。このため、各グループは互いに独立して並列的に動作する。
【００２９】
図２は、図１のソースドライバ１１の概略的な構成を示すブロック図である。図１のソースドライバ１１のうちで縦続接続の最終段を除くソースドライバ１１．１〜１１．ｎ−１および１１．ｎ＋１〜１１．２ｎ−１は、図２に示すように、表示信号生成回路２００とタイミング信号遅延回路２０１とを含む。一方、最終段のソースドライバ１１．ｎおよび１１．２ｎは、図２の構成と一部異なり、表示信号生成回路２００を含むけれどもタイミング信号遅延回路２０１を含まない。なお、図２において、ｋは１≦ｋ≦ｎ−１またはｎ＋１≦ｋ≦２ｎ−１を満たす整数である。
【００３０】
表示信号生成回路２００は、タイミング信号線１２．ｋを介して伝送されたタイミング信号２．ｋと、データ信号線１３．ｋを介して伝送されたデータ信号３．ｋとを受信し、接続されたソース線１５．ｋに表示信号５．ｋを出力する。表示信号５．ｋは、ソース線１５．ｋを介して対応する列の表示素子に供給される。ここで、表示信号生成回路２００がデータ信号３．ｋを生成するタイミングは、タイミング信号２．ｋによって決定される。表示信号生成回路２００は、標準的なソースドライバの内部回路と同様の構成である。具体的には、表示信号生成回路２００は、タイミングコントローラ１０から送信されたデジタルのデータ信号３．ｋを一時的に記憶するシフトレジスタ、データ信号３．ｋを対応するアナログの電圧値に変換するＤ／Ａ（Digital  to  Analog）コンバータ、およびＤ／Ａコンバータの出力電圧をソース線１５．ｋに印加するための出力回路などを含む。
【００３１】
タイミング信号遅延回路２０１は、受信したタイミング信号２．ｋを予め定める第１の遅延時間Ｔｄだけ遅延させた新たなタイミング信号２．ｋ＋１を生成し、生成したタイミング信号２．ｋ＋１を後段のソースドライバ１１．ｋ＋１に出力する。これによって、第１のグループを構成するソースドライバ１１．１〜１１．ｎの動作タイミングを互いに異ならせるとともに、第２のグループを構成するソースドライバ１１．ｎ＋１〜１１．２ｎの動作タイミングを互いに異ならせるように制御できる。この結果、各ソースドライバ１１の動作に伴って発生するノイズ電流に基づく電磁波を互いに干渉させて、ＥＭＩ強度を低減させることが可能になる。
【００３２】
ここで、遅延時間Ｔｄは、各ソースドライバ１１．ｋごとに同一の値に設定してもよいし、いずれかソースドライバに設定される遅延時間Ｔｄを残余のソースドライバに設定される遅延時間Ｔｄと異ならせてもよい。遅延時間Ｔｄの大きさを変えることによって、干渉によって低減させるＥＭＩの周波数帯域を変化させることができる。以下の説明では、遅延時間Ｔｄを、各ソースドライバ１１ごとに同一の値に設定した場合について述べる。
【００３３】
また、タイミングコントローラ１０からソースドライバ１１．１に送信するタイミング信号２．１の送信時刻とソースドライバ１１．ｎ＋１に送信するタイミング信号２．ｎ＋１の送信時刻とを異ならせてもよい。こうすると、全てのソースドライバ１１．１〜１１．２ｎの動作タイミングを互いに異ならせることができる。
【００３４】
図３は、図２のタイミング信号遅延回路２０１の概略的な構成の一例を示すブロック図である。図３においてｋは１≦ｋ≦ｎ−１またはｎ＋１≦ｋ≦２ｎ−１を満たす整数である。
【００３５】
図３を参照して、タイミング信号遅延回路２０１は、差動信号をシングルエンドの信号に変換する差動信号レシーバ２０３と、シングルエンドの信号を差動信号に変換する差動信号ドライバ２０４と、インバータ回路２０２Ａ，２０２Ｂとを含む。インバータ回路２０２Ａ，２０２Ｂは、差動信号レシーバ２０３の出力ノードと差動信号ドライバ２０４の入力ノードとの間に直列に接続される。各インバータ回路２０２Ａ，２０２Ｂには、入力信号が変化してから出力信号が変化するまでに僅かの時間差がある。タイミング信号遅延回路２０１では、この時間差を利用して受信したタイミング信号２．ｋを遅延させた新たなタイミング信号２．ｋ＋１を出力する。このときの遅延時間Ｔｄは、インバータ回路２０２Ａ，２０２Ｂに用いられるトランジスタの大きさや従属接続されるインバータ回路の段数によって調節することができる。
【００３６】
図４は、図１のタイミングコントローラ１０の出力信号の電圧波形を模式的に示すタイミング図である。具体的には、図１のタイミング信号線１２．１，１２．６およびデータ信号線１３．１〜１３．１０の電圧波形を示す。
【００３７】
また、図５は、図１のソースドライバ１１の入力信号の電圧波形を模式的に示すタイミング図である。具体的には、ソースドライバ１１．１〜１１．５の入力側に接続されるタイミング信号線１２．１〜１２．５およびデータ信号線１３．１〜１３．５の電圧波形を示す。なお、図５には図示していないが、ソースドライバ１１．６〜１１．１０の入力信号の波形は、ソースドライバ１１．１〜１１．５の入力波形と同様になる。
【００３８】
ここで、図４、図５では、理解が容易なように１パルスの波形を示しているけれども、実際にはタイミング信号は周期的なパルス信号であり、データ信号は２値のデジタル信号である。後述する図８、図１１も同様の理由で１パルスの波形を示している。また、図４、図５では、タイミング信号の立上がりとデータ信号の変化のタイミングとが一致する場合に、タイミング信号とデータ信号とが同期しているとする。なお、以下の説明では、ソースドライバ１１の個数２ｎが１０（ｎ＝５）の場合に限定しているが、一般の場合も同様である。
【００３９】
図４を参照して、図１のタイミングコントローラ１０は、互いに時間差をつけた時刻ｔ０〜ｔ４にデータ信号をデータ信号線１３．１〜１３．１０に出力する。この出力タイミングの時間差は、ソースドライバ１１．１〜１１．４，１１．６〜１１．９でそれぞれ設定されるタイミング信号の遅延時間Ｔｄおよびデータ信号の伝送時間を考慮して決定される。この結果、図５に示すように、各ソースドライバ１１は、タイミング信号とデータ信号とが互いに同期した状態で受信することができる。
【００４０】
具体的に図４、図５の場合、タイミングコントローラ１０は、タイミング信号線１２．１へ出力するタイミング信号と同期したタイミング（時刻ｔ０）でデータ信号線１３．１にデータ信号を出力する。そして、データ信号線１３．２〜１３．５へのデータ信号の出力タイミングは、データ信号線１３．１へのデータ信号の出力タイミングよりも、それぞれＴｄ，２Ｔｄ，３Ｔｄ，４Ｔｄだけ遅延した時刻ｔ１〜ｔ４である。
【００４１】
一方、受信側では、たとえば、ソースドライバ１１．５は、ソースドライバ１１．１〜１１．４でそれぞれＴｄずつ遅延したタイミング信号を時刻ｔ４に受信するので、タイミング信号には合計で４Ｔｄの遅延時間が生じる。この結果、ソースドライバ１１．５は、タイミング信号とデータ信号とを時刻ｔ４に両信号が同期した状態で受信することができる。他のソースドライバ１１．２〜１１．４についても同様に、それぞれ時刻ｔ１〜ｔ３にタイミング信号とデータ信号とを互いに同期した状態で受信することができる。なお、図４、図５では、各データ信号の伝送時間は考慮していないが、より厳密にはデータ信号の伝送時間も考慮してタイミングコントローラ１０における各データ信号の出力タイミングが決定される。
【００４２】
図６は、実施の形態１の駆動回路１００によるＥＭＩの低減効果を説明するための図である。
【００４３】
図１で各ソースドライバ１１の動作タイミングを互いに異ならせた場合、ノイズ電流のピークが分散されることによるＥＭＩの低減効果に加えて、ノイズ電流から放射された電磁波が相互干渉することによるＥＭＩの低減効果が期待できる。特に後者の相互干渉による場合には、各ソースドライバ１１で設定される遅延時間Ｔｄを調整することによって、特定の周波数成分を低減させることが可能になる。たとえば、同一周期の波形を互いに５ナノ秒ずらして足し合わせた場合、１００ＭＨｚの周波数成分は１８０度の位相差を持つために打消し合い、その周波数成分の振幅は０になる。このことから、ノイズが発生する周波数が分かっている場合には、その値に合わせた遅延時間Ｔｄを設定することによって効果的にＥＭＩを低減することができる。
【００４４】
具体的に、図１に示す駆動回路１００において、ソースドライバ１１．１〜１１．４，１１．６〜１１．９でそれぞれ設定される遅延時間ＴｄをＴｄ＝２ナノ秒にした場合について考察する。ここで、各ソースドライバ１１は、異なるタイミングで同一の動作をすると仮定する。このとき、ソースドライバ１１．１および１１．６から放射される周波数ｆの電磁波の電界強度をｓｉｎ（２πｆｔ）とすると（ただし、πは円周率、ｔは時間を表わす。）、ソースドライバ１１の全体から放射される電磁波の電界強度Ｅ（ｔ）は、
E(t)=sin(2πft)+sin(2πf(t+Td))+sin(2πf(t+2Td))
+sin(2πf(t+3Td))+sin(2πf(t+4Td))                        …(1)
と表わされる。
【００４５】
図６は、周波数ｆを横軸にし、電界強度Ｅ（ｔ）の実効値を縦軸にして、上式（１）の関係を表示したものである。ここで、図６の縦軸は、遅延時間Ｔｄ＝０の場合（各ソースドライバが同一のタイミングで動作する場合）の電界強度Ｅ（ｔ）の実効値を基準として、デジベル表示している。
【００４６】
図６に示すように、遅延時間Ｔｄ＝０の場合と比べるとほとんど全ての周波数領域で相互干渉によって電磁波が減衰する。例外は、周波数ｆが１／Ｔｄの整数倍に等しい５００ＭＨｚおよび１ＧＨｚの場合である。この場合、各ソースドライバ１１から放射される電磁波の位相が揃うので相互干渉による減衰効果が得られない。
【００４７】
特に、周波数ｆが１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚ、４００ＭＨｚの周波数成分では、上式（１）の右辺の第１項〜第５項が互いに打消し合い振幅が０となるので減衰量が大きくなる。一般に、ｎ個（ｎは３以上の整数）のソースドライバ１１がタイミング信号線を介して従属接続されている場合には、ｆ＝ｐ／（Ｔｄ×ｎ）（ただし、ｐはｎと異なる整数）を満たす周波数成分ｆが強く減衰する。
【００４８】
図１のソースドライバ１１が動作することによって発生する放射ノイズには、電源ノイズに起因するものやクロック信号およびデータ信号の高調波成分に起因するものなどが考えられる。たとえば、電源ノイズが原因となる放射ノイズのスペクトルのうち最大値の周波数がＦｐであるとすると、電源ノイズのピーク値を減衰させるためには、
Ｔｄ＜１／Ｆｐ                                                …(2)
を満たすように各ソースドライバ１１の遅延時間Ｔｄを設定すればよい。また、周波数Ｆｐを挟んでＦａ〜Ｆｂの周波数範囲の放射ノイズを抑えるためには、
Ｔｄ＜１／Ｆｂ                                                …(3)
と設定する。具体的な電源ノイズの周波数帯域は、ソースドライバの回路構成によっても異なるが、およそ数十ＭＨｚ〜数百ＭＨｚと考えられる。そこで、たとえば、１００ＭＨｚ〜２００ＭＨｚの放射ノイズを減衰させる場合には、Ｔｄ＝１／３００ＭＨｚ＝３．３ｎｓｅｃ（ナノ秒）と設定する。
【００４９】
ここで、図１の各ソースドライバ１１の動作タイミングをずらすことによる画質への影響はほとんどないと考えられる。たとえば、１２０Ｈｚ（倍速）駆動タイプのフルハイビジョン（走査線１０８０本）液晶ディスプレイの場合、走査信号の１周期は約７．７μ秒である。これに対して、数百ＭＨｚの放射ノイズを低減させるために設定されるタイミング信号の遅延時間Ｔｄは数ｎ秒であるので、走査信号の１周期と比べてほとんど無視できる大きさであるからである。
【００５０】
以上のとおり、実施の形態１では、ポイント・ツー・ポイント方式でタイミングコントローラ１０から各ソースドライバ１１へのデータ信号の伝送を行なうインターフェース方式の駆動回路に対して好適なＥＭＩ低減手段を提供する。具体的には、ソースドライバ１１に供給するタイミング信号の位相を互いに異ならせることによって、ソースドライバ１１同士の動作タイミングを意図的にずらす。これによって、画質にほとんど影響を与えることなく、各ソースドライバ１１の動作に伴って発生する放射ノイズを相互に干渉させることができる。この結果、従来技術に比べ広い周波数帯域でＥＭＩを低減させることができる。
【００５１】
なお、実施の形態１の駆動回路１００は、互いに独立して動作する第１のグループのソースドライバ１１．１〜１１．ｎと第２のグループのソースドライバ１１．ｎ＋１〜１１．２ｎを含む構成であった。これに対して、ｎ個のソースドライバによって構成される１グループの構成としてもよく、また３グループ以上のソースドライバの構成としてもよく、いずれの場合も実施の形態１の駆動回路１００と同様の効果を奏する。
【００５２】
［実施の形態２］
図７は、本発明の実施の形態２で用いられるソースドライバ１１Ａの概略的な構成を示すブロック図である。実施の形態２のソースドライバ１１Ａのうち初段および最終段を除くソースドライバ１１Ａ．２〜１１Ａ．ｎ−１および１１Ａ．ｎ＋２〜１１Ａ．２ｎ−１は（ただし、ｎは３以上の整数）、図７に示すように、表示信号生成回路２００、タイミング信号遅延回路２０１、およびデータ信号遅延回路２０５を含む。
【００５３】
ここで、図７のデータ信号遅延回路２０５は、データ信号線１３．ｋを介して供給されたデータ信号３．ｋを予め定める第２の遅延時間だけ遅延させて表示信号生成回路２００に出力する。データ信号遅延回路２０５は、図３に示すタイミング信号遅延回路２０１と同様にインバータ回路を用いて構成することができる。表示信号生成回路２００およびタイミング信号遅延回路２０１の構成は、実施の形態１と同様であるので説明を繰返さない。なお、図７においてｋは２≦ｋ≦ｎ−１またはｎ＋２≦ｋ≦２ｎ−１を満たす整数である。
【００５４】
一方、従属接続の初段のソースドライバ１１Ａ．１，１１Ａ．ｎ＋１は、表示信号生成回路２００およびタイミング信号遅延回路２０１を含み、図７のデータ信号遅延回路２０５を含まない構成である。また、最終段のソースドライバ１１Ａ．ｎおよび１１Ａ．２ｎは、表示信号生成回路２００およびデータ信号遅延回路２０５を含み、図７のタイミング信号遅延回路２０１を含まない構成である。ソースドライバ１１Ａ．ｎ，１１Ａ．２ｎのデータ信号遅延回路２０５も、対応するデータ信号線１３．ｎ，１３．２ｎを介して供給されたデータ信号を第２の遅延時間だけ遅延させて表示信号生成回路２００に出力する。
【００５５】
実施の形態２の液晶ディスプレイの駆動回路は、図１のソースドライバ１１．１〜１１．２ｎがソースドライバ１１Ａ．１〜１１Ａ．２ｎにそれぞれ置換えられる点で、実施の形態１の駆動回路１００と異なる。また、図８を参照して次に説明するように、実施の形態２のタイミングコントローラ１０は、データ信号を出力する出力タイミングが実施の形態１と異なる。その他の点については実施の形態１と同様であるので、以下の説明では、異なる部分の参照符号を適宜読替えることによって、図１も参照して説明する。
【００５６】
図８は、実施の形態２の場合にタイミングコントローラの出力信号の電圧波形を模式的に示すタイミング図である。具体的には、図１のタイミング信号線１２．１，１２．６およびデータ信号線１３．１〜１３．１０の電圧波形を示す。
【００５７】
図８に示すように、実施の形態２のタイミングコントローラは、タイミング信号と同一のタイミング（時刻ｔ０）で全てのデータ信号を出力する。このとき、各ソースドライバ１１Ａでは、データ信号をタイミング信号に同期させるために図７のデータ信号遅延回路２０５が設けられている。具体的に、図１のソースドライバ１１．ｒおよび１１．ｒ＋ｎ（ただし、ｒは２≦ｒ≦ｎを満たす整数である。）のデータ信号遅延回路２０５は、受信したデータ信号を（ｒ−１）×Ｔｄの時間だけ遅延させる。これによって、タイミング信号とデータ信号とを同期させることができ、各ソースドライバ１１Ａの表示信号生成回路２００は、図５に示した受信信号の波形と同じタイミングで各信号を受信できる。なお、より厳密にはデータ信号の伝送時間も考慮してデータ信号遅延回路２０５におけるデータ信号の遅延量が決定される。
【００５８】
上述の実施の形態２のソースドライバ１１Ａを用いる場合においても、各ソースドライバ１１Ａの動作タイミングが異なるので、実施の形態１の場合と同様のＥＭＩの低減効果が得られる。
【００５９】
［実施の形態３］
図９は、本発明の実施の形態３の液晶ディスプレイの駆動回路１０１の概略的な構成を示すブロック図である。図９を参照して、実施の形態３の駆動回路１０１は、タイミングコントローラ１０とソースドライバ１１Ｂ．１〜１１Ｂ．１０（総称する場合または不特定のものを示す場合にソースドライバ１１Ｂとも称する）とが個別のタイミング信号線１２．１〜１２．１０を介してそれぞれ接続されている点で、図１の駆動回路１００と異なる。したがって、実施の形態３では、データ信号と同様にタイミング信号もポイント・ツー・ポイントでタイミングコントローラ１０からソースドライバ１１Ｂに伝送される。
【００６０】
図１０は、図９のソースドライバ１１Ｂの概略的な構成を示すブロック図である。図１０を参照して、ソースドライバ１１Ｂ．ｋ（ただし、図１０において、ｋは１≦ｋ≦１０を満たす整数である。）は、タイミング信号遅延回路２０１およびデータ信号遅延回路２０５のいずれも含まない点で、図２および図７のソースドライバと異なる。表示信号生成回路２００の構成は、実施の形態１，２と同様であるので説明を繰返さない。
【００６１】
図１１は、図９のタイミングコントローラ１０Ｂの出力信号の波形を模式的に示すタイミング図である。具体的には、図９のタイミング信号線１２．１〜１２．１０およびデータ信号３．１〜３．１０の電圧波形を示す。
【００６２】
実施の形態３の各ソースドライバ１１Ｂには、タイミング信号およびデータ信号を遅延させる回路が設けられていない。そこで、図１１に示すように、タイミングコントローラ１０Ｂにおけるタイミング信号およびデータ信号の出力タイミングを各ソースドライバ１１Ｂごとに異ならせる。これによって、各ソースドライバ１１Ｂは、タイミング信号とデータ信号とが同期した状態でこれらの信号を受信することができる。
【００６３】
具体的には、図１１に示すように、各ソースドライバ１１Ｂ．ｑ（ただし、ｑは２≦ｑ≦１０を満たす整数である。）に出力するタイミング信号およびデータ信号の両方の出力タイミングを、ソースドライバ１１Ｂ．１に出力する出力タイミングよりも（ｑ−１）×Ｔｄだけ遅らせる。したがって、ソースドライバ１１Ｂ．１〜１１Ｂ．５への両信号の出力時刻はそれぞれｔ０〜ｔ４になり、ソースドライバ１１Ｂ．６〜１１Ｂ．１０への両信号の出力時刻はそれぞれｔ０〜ｔ４になる。これによって、各ソースドライバ１１Ｂの動作タイミングを時間Ｔｄずつ異ならせることができるので、実施の形態１，２の場合と同様のＥＭＩの低減効果が得られる。なお、より厳密にはタイミング信号およびデータ信号の伝送時間も考慮してタイミングコントローラ１０Ｂからの出力タイミングが決定される。
【００６４】
上述の実施の形態１〜３では、液晶ディスプレイの場合について説明したが、本発明の適用範囲は液晶ディスプレイに限るものでない。本発明の駆動回路は、プラズマディスプレイや無機または有機ＥＬ（Electro-Luminescence）ディスプレイなど、行列状に配列された複数の表示素子を複数のドライバ回路で駆動する方式の表示装置に広く適用することができる。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１の液晶ディスプレイの駆動回路１００の概略的な構成を示すブロック図である。
【図２】図１のソースドライバ１１の概略的な構成を示すブロック図である。
【図３】図２のタイミング信号遅延回路２０１の概略的な構成の一例を示すブロック図である。
【図４】図１のタイミングコントローラ１０の出力信号の電圧波形を模式的に示すタイミング図である。
【図５】図１のソースドライバ１１の入力信号の電圧波形を模式的に示すタイミング図である。
【図６】実施の形態１の駆動回路１００によるＥＭＩの低減効果を説明するための図である。
【図７】本発明の実施の形態２で用いられるソースドライバ１１Ａの概略的な構成を示すブロック図である。
【図８】実施の形態２の場合にタイミングコントローラの出力信号の電圧波形を模式的に示すタイミング図である。
【図９】本発明の実施の形態３の液晶ディスプレイの駆動回路１０１の概略的な構成を示すブロック図である。
【図１０】図９のソースドライバ１１Ｂの概略的な構成を示すブロック図である。
【図１１】図９のタイミングコントローラ１０Ｂの出力信号の波形を模式的に示すタイミング図である。
【符号の説明】
【００６７】
２  タイミング信号、３  データ信号、５  表示信号、１０，１０Ｂ  タイミングコントローラ、１１，１１Ａ，１１Ｂ  ソースドライバ、１２  タイミング信号線、１３  データ信号線、１４  液晶パネル、１５  ソース線、１００，１０１  駆動回路、２００  表示信号生成回路、２０１  タイミング信号遅延回路、２０５  データ信号遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005051776.tif 000008
【図８】
0005051776.tif 000009
【図９】
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【図１０】
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【図１１】
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