(57)【特許請求の範囲】
【請求項１】
電源電圧ＶＤＤの立ち上がりを検出するパワーオンリセット（ＰＯＲ）回路と、
前記パワーオンリセット（ＰＯＲ）回路からの信号を受けて一定のリセット時間を遅延させた後、前記信号を出力するカウンタと、
を含み、
前記カウンタは、
前記パワーオンリセット（ＰＯＲ）回路からの信号により初期化され、一定の入力クロックＣＬＫをカウントして、内部リセットを解除する第１カウンタと、
内部リセットが解除されると、一定の入力クロックＣＬＫをカウントして、前記信号を出力する第２カウンタと、
を含むことを特徴とする液晶表示装置の駆動装置。
【請求項２】
前記カウンタは、３フレームの間、ゲートドライバチップの出力を全てロー状態を取るように設計されたことを特徴とする請求項１に記載の液晶表示装置の駆動装置。
【請求項３】
前記カウンタは、ＶＧＨ(positive gate voltage)、ＶＧＬ(nagative nagative gate voltage)が安定化された以後に前記信号を出力することを特徴とする請求項１に記載の液晶表示装置の駆動装置。
【請求項４】
前記パワーオンリセット（ＰＯＲ）回路は、前記パワーオンリセット（ＰＯＲ）回路の静電流が０Ｖに設定されるよう抵抗器を含まないことを特徴とする請求項１に記載の液晶表示装置の駆動装置。
【請求項５】
電源電圧ＶＤＤの立ち上がりを検出するパワーオンリセット（ＰＯＲ）回路を動作させるステップと、
前記パワーオンリセット（ＰＯＲ）回路が動作した後、一定のリセット時間、カウントするステップと、
カウントが終了すると、カウンタを利用して前記パワーオンリセット（ＰＯＲ）回路からの信号を出力するステップと、
を含み、
前記カウンタは、
前記パワーオンリセット（ＰＯＲ）回路からの信号により初期化され、一定の入力クロックＣＬＫをカウントした後、内部リセットを解除する第１カウンタと、
内部リセットが解除されると、一定の入力クロックＣＬＫをカウントした後、前記信号を出力する第２カウンタと、
を含むことを特徴とする液晶表示装置の駆動方法。
【請求項６】
前記カウントするステップは、３フレームの間、カウントしながらゲートドライバチップの出力を全てロー状態に取るように設計されたことを特徴とする請求項５に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
ＬＣＤパネル（panel）の電源は、ＶＣＣ、ＶＳＳ、ＶＧＨ（正極ゲート電圧）、ＶＧＬ（負極ゲート電圧）から構成されており、これらの電源は各々３ｖ、０ｖ、２０ｖ、−１０ｖ位の電圧値を持つ。ゲートドライバチップ（Gate driver IC）が安定的に動作するためには決まったパワーシーケンス（power sequence）に従い外部からパワーが供給されなければならない。しかしながら、ＬＣＤパネル環境に従って決まったパワーシーケンスを満たさない場合が発生するので、これに備えてゲートドライバチップ（Gate driver IC）内にＰＯＲ（Power On Reset）回路を内蔵する。
【０００３】
また、ゲートドライバチップ内のロジック（logic）出力が任意の状態で出力されることと、これによってチップ（ＩＣ）出力が任意の状態で出力されて、場合によって出力段から過度な電流が流れて誤動作を起こすこともある。これを解決するためにＩＣ内にＰＯＲ回路が必要である。
【０００４】
従来技術におけるＰＯＲ回路は、図１、図２のように構成されている。
【０００５】
図１のＰＯＲの動作を説明すると、ＶＤＤが線形に時間が経ることにつれて増加すると、ノード１の電圧も線形に増加し、インバータ（inverter）のしきい値電圧（threshold voltage）に達すれば、RESETB信号はハイ（High）状態からロー（Low）値に変わることになる。仮に、ＶＤＤにノイズ（noise）が発生したり、ＶＤＤの立ち上がり（rising）が短ければ、RESETB信号が正しく出力されず、内部回路のＦ／Ｆ（Flip Flop）を初期化させられない短所がある。
【０００６】
図２のＰＯＲの動作は、図１と類似な動作を行う。図２は、キャパシタ（Capacitor）を追加してＶＤＤの立ち上がり（rising）が短い時のRESETB信号が正しく出力されない場合を改善した回路である。ところが、図２の回路の短所は静電流が流れるということと、図３のように、ゲートドライバチップの内部にＶＧＨ、ＶＧＬ電圧が安定化される前にRESETB信号が出力されてゲートドライバチップの誤動作を誘発することがあることである。
【０００７】
図３は、ゲートドライバチップに供給されるパワーシーケンスを示す図である。図３において、ゲートドライバチップが安定的に動作するためのRESETB出力は、ＰＯＲ動作後、ある程度安定化時間が必要である。即ち、図３において、Ｔ１は図２のRESETB出力地点であり、Ｔ２は所望のRESETB出力地点である。即ち、ゲートドライバチップが安定的に動作するためのRESETB出力（Ｔ２）は、ＰＯＲ動作（Ｔ１）の後、ある程度安定化時間（Ｔ２−Ｔ１）が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＴＦＴゲートドライバチップ（Gate driver IC）の初期パワー供給時、パワーシーケンスに関わらず、ＰＯＲ回路の静電流をなくし、ゲートＩＣの初期に異常な動作を防止できる液晶表示装置の駆動装置及びその駆動方法を提供することをその目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る液晶表示装置の駆動装置は、ＰＯＲ（power-on-reset）回路と、上記ＰＯＲ信号を受けて時間を遅延させた後、ゲートドライバチップのパワーが安定化された以後にresetbを解除するカウンタ（counter）とを含むことを特徴とする。
【００１０】
また、本発明に係る液晶表示装置の駆動装置の駆動方法は、ＰＯＲ回路を動作させるステップと、上記ＰＯＲ回路が動作した後、カウンタ（Counter）でゲートドライバチップの全てのパワーが安定化されるまでカウント（counting）するステップと、上記全てのパワーが安定化された後、ゲートドライバチップのresetbを解除するステップと、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係る液晶表示装置の駆動装置及びその駆動方法によると、抵抗を具備しないことによって、静電流を０（zero）にして、ＰＯＲの静電流の消費を低減させることができる。
【００１２】
また、本発明によると、カウンタ回路を追加してゲートドライバチップの内部RESETBをＶＧＨ、ＶＧＬが安定化された以後に出力できるので、安定したRESET信号を出力でき、チップの誤動作発生確率を下げることができる。
【００１３】
また、本発明によると、カウンタ回路を追加してパワーシーケンスに関わらず、安定したRESET信号を出力することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る液晶表示装置の駆動装置及びその駆動方法を添付された図面を参照しつつ詳細に説明する。
【００１５】
図４は、本発明の実施形態に係る液晶表示装置の駆動装置が適用できるＴＦＴ−ＬＣＤの構成図であるが、本実施形態が適用できるＴＦＴ−ＬＣＤが図４の構成に限定されるものではない。例えば、本実施形態に係る液晶表示装置の駆動装置は、ＴＦＴゲートドライバチップ（Gate driver IC）であるが、これに限定されるものではない。
【００１６】
図４を参照すると、本実施形態が適用できるＴＦＴ−ＬＣＤは、タイミング制御部１００により駆動されて液晶パネル４００のゲートラインを順次、駆動させるための複数のゲートドライバ２００と、タイミングコントローラ１００により駆動され、液晶パネル４００のソースラインを駆動させて液晶パネル４００がデータを表示するようにする複数のソースドライバ３００と、システムで要求される多様な電圧を生成する電圧発生部５００を含むことができる。
【００１７】
そして、液晶パネル４００は、液晶キャパシタ（Ｃ１）とスイッチング薄膜トランジスタ（Ｔ１）で構成された単位画素がマトリックス形態で配列され、薄膜トランジスタ（Ｔ１）のソースはソースドライバ３００により駆動されるソースラインに連結され、各薄膜トランジスタ（Ｔ１）のゲートはゲートドライバ２００により駆動されるゲートラインに連結される。
【００１８】
ＴＦＴ−ＬＣＤは、コントローラ１００を通じてゲートドライバ２００が該当する１つのゲートラインを順次、駆動させ、ソースドライバ３００は、タイミングコントローラ１００から提供されるデータを入力してアナログ信号をソースラインに印加してデータを表示する。
【００１９】
図５は、本発明の実施形態に係る液晶表示装置の駆動装置におけるＰＯＲ回路図２１０である。
【００２０】
本実施形態は、図５のようなＰＯＲ回路２１０で静電流を０（zero）として電力消費を減らし、修正されたシュミットトリガ（schmitt trigger）回路を使用してパワーノイズ（power noise）の影響を低減した。例えば、抵抗をなくすことによって、ＰＯＲ回路で静電流を０（zero）とすることができる。また、図５のように、本実施形態はＰＯＲ回路内のトランジスタの個数を４個以下に減らすことにより、パワーノイズ（power noise）の影響を低減できる。
【００２１】
図６は、本発明の実施形態に係る液晶表示装置の駆動装置におけるＰＯＲ回路２１０にカウンタ回路２２１、２２２が追加された回路図である。
【００２２】
即ち、図６はＰＯＲ回路２１０にカウンタ回路２２１、２２２を追加してゲートドライバチップの内部RESETBをＶＧＨ、ＶＧＬが安定化された以後に出力するようにした回路である。
【００２３】
図７は、本発明の実施形態に係る液晶表示装置の駆動装置のパワーシーケンスに従う駆動方法の概念図である。
【００２４】
前述したように、ＬＣＤパネルから電源が供給されると、ゲートドライバチップの出力が任意の状態を持つことになって、短い時間であるが画面が異常な動作をすることになる。また、場合によっては出力段で過度な電流を消費して誤動作を起こすこともある。
【００２５】
これを解決するために、本実施形態の回路にはＰＯＲ（power-on-reset）回路２１０とカウンタ２２１、２２２を使用して約３フレーム時間の間はゲートドライバチップの出力を全てＶＧＬ状態を取るように設計した（図７参照）。このようにすると、パワーオン時に誤動作を防止するためにＧＯＥ（Gate-Out-Enable）信号を使用してゲート出力をマスキング（masking）する作業をしなくてもモジュールの誤動作を完壁に予防することができる。
【００２６】
以下、図６及び図７を参照して本発明の実施形態に係る液晶表示装置の駆動を詳細に説明する。
【００２７】
図７のように、パワーにＶＤＤ、ＶＧＬ、ＶＧＨが存在する時、所望のresetb信号は全てのパワーが安定した以後に、チップresetbが解除されるために、ＶＤＤによりＰＯＲが動作してからこの信号を受けて内部カウンタにより時間を遅延させた後、全てのパワーが安定化された以後にチップresetbを解除する方法に関する。
【００２８】
例えば、ＶＤＤが初期に時間に応じて徐々に増加すると、ＰＯＲ回路２１０でＶＤＤ電圧レベルを探知し、ＰＯＲＢ信号が初期にＧＮＤに維持され、それからＶＤＤレベルに上がるようにする。
【００２９】
ＰＯＲＢ信号により第１カウンタ（8counter）２２１と第１フリップフロップ（flip flop）２３１をリセットして初期値を持つようにする。
【００３０】
ＰＯＲＢ信号により第１カウンタ２２１が初期化されると、第１カウンタ２２１がカウントを遂行して入力クロックの８分周信号になれば、第１カウンタ２２１の出力が第１フリップフロップ２３１のクロック入力端子に印加されて第１フリップフロップ２３１の出力がハイ（high）状態となる。
【００３１】
第１フリップフロップ２３１の入力端子にＶＤＤが印加されていて第１フリップフロップ２３１のクロックがハイになると、第１フリップフロップ２３１はハイであるＶＤＤを出力する。
【００３２】
第１フリップフロップ２３１の出力は、第１アンドゲート（2 input-AND gate）２４１の入力端子に印加され、もう一方の入力端子はハイ状態であるＰＯＲＢ信号を受けることになる。
【００３３】
したがって、第１アンドゲート（2 input-AND gate）２４１の出力はハイ状態になって、第２カウンタ（2048 counter）２２２と第２フリップフロップ（flip flop）２３２に印加されてリセットを解除する。
【００３４】
リセット解除の後、第２カウンタ２２２が動作して、入力クロックの２０４８分周になれば、第２フリップフロップ２３２のｃｌｋ端子に入力されて第２フリップフロップ２３２の状態がＧＮＤからハイであるＶＤＤに状態が変わることになる。
【００３５】
第２カウンタ２２２の出力がハイになれば、インバータ（inverter）２５１、入力クロック（ＣＬＫ）が入力される第２アンドゲート（AND gate）２４３を経て、第１カウンタ２２１と第２カウンタ２２２のリセットに入力される。入力された信号は第１カウンタ２２１と第２カウンタ２２２をリセットするようにして回路動作を止め、電流消費を減らすことになる。
【００３６】
カウンタ（Counter）動作が止まってもフリップフロップ（flip-flop）回路がメモリとして機能するので、出力信号Internal RESETB信号はハイ状態を続けて維持する。
【００３７】
以下、図４及び図７を参照してパワーシーケンスに従う駆動方法を説明する。
【００３８】
まず、タイミングコントローラ（ＴＣＯＮ）１００において、CPV clock（ゲートクロック信号）がゲートドライバ２００に印加されている状態でＶＤＤが印加されると、ＤＣ／ＤＣの能力に従いＶＣＣが上がり始める。
【００３９】
以後、ＶＣＣが１．５Ｖ位になると、内部ＰＯＲロジック（logic）が動作し始めて信号“Ａ”がハイになる。
【００４０】
以後、“Ａ”がハイになってから内部カウンタがカウントを始めて２０４８個のＣＰＶクロックの後にチップの内部のＦ／Ｆ（フリップフロップ）をリリース（release）する。その前までは全てのチャネルがリセット状態になり、ゲートの出力（gate output）をローに取っている。
【００４１】
即ち、ＶＤＤが印加されてから初期には“Ａ”により、後にはRESETBによりゲートの出力がロー（ＶＧＬ）状態を維持する（２０４８個のＣＰＶ前まで）。
【００４２】
以後、リセットが解けると、ＶＤＤがオフ（OFF）される前まではRESETBは続けてハイを維持するので、ゲートドライバチップの動作には影響がない。
【００４３】
本発明の実施形態によると、図７のように、内部リセットが解けた後、２０４８個のダミークロックが入らなければリセットが解けない。リセットが解けた以後からシフトレジスタなどが動作を始める。
【００４４】
一方、ＣＰＶクロックを２０４８個にした理由は、ＸＧＡ基準に約３フレーム時間の後にゲートドライバチップの出力が出るようにするためであるので、これに限定されるものではない。
【図面の簡単な説明】
【００４５】
【図１】従来技術に係る第１のＰＯＲ回路図である。
【図２】従来技術に係る第２のＰＯＲ回路図である。
【図３】従来技術に従ってゲートドライバチップに供給されるパワーシーケンスを示す図である。
【図４】本発明の実施形態に係る液晶表示装置の駆動装置が適用できるＴＦＴ−ＬＣＤの構成図である。
【図５】本発明の実施形態に係る液晶表示装置の駆動装置におけるＰＯＲ回路図である。
【図６】本発明の実施形態に係る液晶表示装置の駆動装置におけるＰＯＲ回路にカウンタ回路が追加された回路図である。
【図７】本発明の実施形態に係る液晶表示装置の駆動装置のパワーシーケンスに従う駆動方法の概念図である。
【符号の説明】
【００４６】
１００    タイミング制御部
２００    ゲートドライバ
３００    ソースドライバ
４００    液晶パネル
５００    電圧発生部  
【図１】
0005009892.tif 000002
【図２】
0005009892.tif 000003
【図３】
0005009892.tif 000004
【図４】
0005009892.tif 000005
【図５】
0005009892.tif 000006
【図６】
0005009892.tif 000007
【図７】
0005009892.tif 000008