(57)【特許請求の範囲】
【請求項１】
表面を有する半導体基板であって、
前記表面から下に所定の深さまで延在する側面を有するトレンチと、
前記トレンチの両側において前記トレンチの底面より浅い位置に形成されたドリフト領域と、
前記ドリフト領域においてその下端より浅い位置に形成されたソース／ドレイン領域と、を有する半導体基板と、
前記基板において前記ドリフト領域より下の前記トレンチの側面及び底面に沿って形成されたチャネル領域と、
前記トレンチの側面及び底面上に形成された第１絶縁膜と、
前記第１絶縁膜によって前記基板から絶縁され、前記トレンチの両側の側面に近づけて分離して形成されたバッファ用導電膜と、
前記トレンチの上部において前記バッファ用導電膜の間にリセス部を設けるように、前記トレンチの下部に形成された第２絶縁膜と、
前記リセス部の内面及び前記バッファ用導電膜の上面上に形成された第３絶縁膜と、
前記第３絶縁膜によって前記バッファ用導電膜から絶縁され、前記リセス部を満たすとともに、前記バッファ用導電膜に対して前記基板の深さ方向に一部オーバーラップして形成されたゲート電極と、
を含んで構成される高電圧素子。
【請求項２】
前記ゲート電極は、その下側の形状が前記第２絶縁膜及び前記バッファ用導電膜によって定められ、その上面は平坦化されて、中央と両側の端部とで厚さが異なることを特徴とする、請求項１に記載の高電圧素子。
【請求項３】
前記バッファ用導電膜は、その上面が前記ソース／ドレイン領域の表面と同じ高さにあるか又はそれより高い位置にあることを特徴とする、請求項１に記載の高電圧素子。
【請求項４】
半導体基板にドリフト領域を形成するステップと、
前記ドリフト領域内にソース／ドレインイオン注入領域を形成するステップと、
前記基板の一領域に、前記ドリフト領域を貫通して、前記ドリフト領域より深くまで延在するように、トレンチを形成するステップと、
前記トレンチの側面及び底面を含む前記基板の表面全体に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第１導電膜を形成するステップと、
前記第１導電膜を選択的に除去して、前記トレンチの両側の側面に近づけて分離したバッファ用導電膜を形成するステップと、
前記トレンチの底部において、前記バッファ用導電膜の間に、前記第１絶縁膜を介在させて所定厚さの第２絶縁膜を形成するステップと、
前記バッファ用導電膜の上面を含む前記基板の表面全体に第３絶縁膜を形成するステップと、
前記第３絶縁膜上に第２導電膜を形成するステップと、
前記第２導電膜及び前記第３絶縁膜を選択的に除去して、前記トレンチの上部及びその両側の前記バッファ用導電膜上にゲート電極を形成するステップと、
を含む、高電圧素子の製造方法。
【請求項５】
前記トレンチを形成した後、前記基板にチャネルイオンを注入して、前記トレンチの底面及び下側の側面に沿って前記基板にチャネル領域を形成するステップをさらに含むことを特徴とする、請求項４に記載の高電圧素子の製造方法。
【請求項６】
前記第２絶縁膜は、前記トレンチが完全に埋まるように絶縁物質を堆積させ、エッチバックにより、この絶縁物質を前記トレンチの下部に所定の厚さだけ残るように選択的に除去することで形成されることを特徴とする、請求項４に記載の高電圧素子の製造方法。
【請求項７】
前記チャネル領域は、チルトイオン注入によって形成されることを特徴とする、請求項５に記載の高電圧素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関するもので、特に、ゲート電極に印加される高電圧に対する耐電圧特性を向上させた高電圧素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、高電圧を用いる外部システムが集積回路によって制御される場合、集積回路は内部に高電圧制御のための素子が必要となる。そのような素子は高いブレークダウン電圧を有する構造を必要とする。
すなわち、高電圧が直接印加されるトランジスタのドレインまたはソースにおいてはドレイン及びソースと半導体基板間のパンチスルー電圧と、ドレイン及びソースとウェルまたは基板間のブレークダウン電圧とが印加される高電圧より大きくなければならない。
高電圧用半導体素子としては、一般に、ＰＮダイオードを内装したＤＭＯＳが用いられているが、これはドレイン領域を二重の不純物拡散領域として形成してトランジスタのパンチスルー電圧とブレークダウン電圧を高め、ソースとドレイン領域との間にＰＮダイオードを形成してトランジスタのオフ時の過電圧によって素子が破壊される現象を防止するようにしている。
【０００３】
以下、添付の図面を参照して従来技術による高電圧素子及びその製造方法に対して説明する。
図１は従来の第１例の高電圧素子の断面図であり、図２は従来の第２例の高電圧素子の断面図である。
代表的な高電圧半導体の素子は水平拡散型モストランジスタ（Lateral Diffused MOS:ＬＤＭＯＳ）と二重拡散型ドレイン（Double Diffused Drain：ＤＤＤ）構造のモストランジスタがあるが、その構成を図１ないし図２を参照して詳細に説明する。
【０００４】
図１はＤＭＯＳを横方向型に作ったＬＤＭＯＳの構造を示す図面である。ＬＤＭＯＳはｎ型半導体基板１１と、前記半導体基板１１の所定部分に形成されたｐ型ウェル１２と、前記ｐ型ウェル１２内部の一領域に所定深さに形成された高濃度ｎ型不純物層のドレイン領域１３と、前記ｐ型ウェル１２と所定の距離離して配置された高濃度ｎ型不純物層のソース領域１４とを含んでいる。図１の１６がゲートであり、半導体基板１１上に形成させたゲート酸化膜１５の上に設けられている。この例におけるゲート絶縁膜１５は、ドレイン領域１３及びｐ型ウェル１２とこれに隣接した部分では第１厚さであり、前記ソース領域１４及びこれに隣接した箇所では前記第１厚さより厚い第２厚さである。また、ゲート電極１６は、ゲート酸化膜１５の所定の領域上に形成されるが、ドレイン領域１３及びこれに接するｐ型ウェル１２とはそれらの上側でオーバーラップされ、ソース領域１４とは一定距離離れているように形成されている。前記ゲート酸化膜１５を貫通して前記ドレイン領域１３及びソース領域１４にそれぞれ接続されるドレインコンタクト１７及びコンタクト１８を含めてからなる。
【０００５】
図２は従来の二重拡散ドレイン構造の高電圧トランジスタ構造を示す図であって、ｐ型基板２１上にゲート酸化膜２５を形成し、その上の所定部分にゲート電極２６を形成するとともにその両側にドレイン電極２７とソース電極２８が配置されている。基板内部にはゲート電極２６の下の両側にゲート電極２６の縁部、すなわちエッジ部分に一定部分がオーバーラップされてそれぞれソース電極２８、ドレイン電極２７にまで広がる所定深さのｎ型ドリフト領域２２が形成され、その領域２２のドレイン電極側の内部に高濃度ｎ型のドレイン領域２３が形成されるとともに、ソース電極２８側のドリフト領域２２内に高濃度のｎ型ソース領域２４が形成されている。ドレイン電極２７はゲート酸化膜２５を貫通してドレイン領域２３と接触しており、ソース電極２８は同様にゲート酸化膜２５を貫通してソース領域２４に接続されている。
【０００６】
しかしながら、前記のような従来の高電圧素子では耐電圧特性を向上させるために、ゲート電極エッジと高濃度のソース／ドレイン領域間の距離すなわち、ドリフト領域の横方向の長さを増加させなければならない。
このように、ドリフト領域の長さを長くすると高電圧素子のサイズが大きくならざるを得ず、従って集積度が低下するというという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、耐電圧特性を向上させるとともに素子のサイズを小さくして集積度を向上させるのに適した高電圧素子及びその製造方法を提供することが目的である。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明による高電圧素子は、表面を有する半導体基板であって、前記表面から下に所定の深さまで延在する側面を有するトレンチと、前記トレンチの両側において前記トレンチの底面より浅い位置に形成されたドリフト領域と、前記ドリフト領域においてその下端より浅い位置に形成されたソース／ドレイン領域と、を有する半導体基板と、前記基板において前記ドリフト領域より下の前記トレンチの側面及び底面に沿って形成されたチャネル領域と、前記トレンチの側面及び底面上に形成された第１絶縁膜と、前記第１絶縁膜によって前記基板から絶縁され、前記トレンチの両側の側面に近づけて分離して形成されたバッファ用導電膜と、前記トレンチの上部において前記バッファ用導電膜の間にリセス部を設けるように、前記トレンチの下部に形成された第２絶縁膜と、前記リセス部の内面及び前記バッファ用導電膜の上面上に形成された第３絶縁膜と、前記第３絶縁膜によって前記バッファ用導電膜から絶縁され、前記リセス部を満たすとともに、前記バッファ用導電膜に対して前記基板の深さ方向に一部オーバーラップして形成されたゲート電極と、を含むことを特徴とする。
【０００９】
また、本発明による高電圧素子の製造方法は、半導体基板にドリフト領域を形成するステップと、前記ドリフト領域内にソース／ドレインイオン注入領域を形成するステップと、前記基板の一領域に、前記ドリフト領域を貫通して、前記ドリフト領域より深くまで延在するように、トレンチを形成するステップと、前記トレンチの側面及び底面を含む前記基板の表面全体に第１絶縁膜を形成するステップと、前記第１絶縁膜上に第１導電膜を形成するステップと、前記第１導電膜を選択的に除去して、前記トレンチの両側の側面に近づけて分離したバッファ用導電膜を形成するステップと、前記トレンチの底部において、前記バッファ導電膜の間に、前記第１絶縁膜を介在させて所定厚さの第２絶縁膜を形成するステップと、前記バッファ用導電膜の上面を含む前記基板の表面全体に第３絶縁膜を形成するステップと、前記第３絶縁膜上に第２導電膜を形成するステップと、前記第２導電膜及び前記第３絶縁膜を選択的に除去して、前記トレンチの上部及びその両側の前記バッファ用導電膜上にゲート電極を形成するステップと、を含むことを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
図３ａないし図３ｐは本発明の実施形態による高電圧素子の製造工程の断面図である。
本発明による高電圧素子の構造を製造工程の最後の工程を示す図３ｐに従って説明する。ドリフトイオンが注入されたドリフト領域３２とソース／ドレインイオンを注入させたソース／ドレインイオン注入領域３３を形成させた半導体基板３１のゲート電極を形成させる箇所にトレンチ３５を形成させる。このトレンチは両側面が垂直である。このトレンチの箇所が第１領域である。第２、第３領域がトレンチ外のドリフト領域３２とソース／ドレインイオン注入領域３３である。ドリフト領域３２はソース／ドレインイオン注入領域３３より深く形成させ、トレンチ３５はドリフト領域３２よりさらに深く掘り下げる。そのトレンチの底面とドリフト領域３２から下の垂直な側面に沿ってチャネル領域３６が形成されている。トレンチ３５の内面には第１酸化膜３７が形成されている。この第１酸化膜３７が形成されたトレンチ３５の両側面側にはバッファ用導電膜としてのバッファポリシリコン膜３８ａが形成されるとともにその双方の膜３８ａの間の下側に第２酸化膜４０ａが形成されている。第２酸化膜４０ａをトレンチの下の部分にだけ形成させたので、膜３８ａと酸化膜４０ａとによってトレンチ内にリセス部が形成されている。そのリセス部内に第３酸化膜４１を介してゲート電極４２ａが形成されている。このゲート電極４２ａはトレンチ３５内だけでなく、図示のようにバッファポリシリコン膜３８ａの上にも広がるように形成されている。すなわちＴ字型に形成されている。第３酸化膜４１はゲート電極４２ａをバッファポリシリコン膜３８ａから絶縁させるためのものである。ゲート電極４２ａを覆うように基板全面に層間絶縁膜４４ａが形成され、その層間絶縁膜４４ａを貫通してソース／ドレインイオン注入領域３３とゲート電極４２ａにそれぞれ接続されるドレインコンタクト４６ａ、ゲートコンタクト４６ｂ、ソースコンタクト４６ｃが形成されている。
ここで、第２酸化膜４０ａの厚さはゲート電極４２ａに印加される高電圧に対する耐電圧特性を有するように十分に厚く形成されている。
【００１１】
以下本発明実施形態による高電圧素子の製造方法を示す。なお、図は１トランジスタの領域のみを示す。図３ａに示すように、半導体基板３１に低濃度ｎ型（ｎ−）の不純物イオンを第１深さで注入してドリフトイオン注入領域となるドリフト領域３２を形成し、ドリフト領域３２が形成された半導体基板３１に高濃度ｎ型（ｎ＋）の不純物イオンを第１深さより浅い第２深さで注入してソース／ドレインイオン注入領域３３を形成する。
このとき、高濃度ｎ型の不純物イオン濃度はドレインエンジニアリングが実施されるときの希望する高電圧に合わせる。
【００１２】
図３ｂに示すように半導体基板３１上に第１フォトレジスト３４を塗布し、露光及び現象工程に半導体基板３１の一領域が露出されるように第１フォトレジスト３４をパターニングする。
そのパターニングされた第１フォトレジスト３４をマスクとして第１深さより深い第３深さに、すなわちドリフト領域３２より深く半導体基板３１を除去してトレンチ３５を形成した後に第１フォトレジスト３４を除去する。
トレンチを形成させた後、図３ｃに示すように、全面にチャネルイオンを注入してトレンチ３５のドリフト領域３２より下側の側面と底面にチャネル領域３６を形成する。
この時トレンチ３５の底面だけでなく側面にもチャネルイオンが均等に注入されるようにチルトイオン注入工程を行う。
【００１３】
次に、図３ｄに示すように、トレンチ３５を含む半導体基板３１の全面に第１酸化膜３７を堆積させる。
この第１酸化膜３７はトレンチ３５の底面と側面でゲート酸化膜の役割を果たす。
【００１４】
ゲート酸化膜となる第１酸化膜３７を形成させた後、図３ｅに示すように、トレンチ３５が形成されている半導体基板３１の全面に第１ポリシリコン膜３８を堆積させる。
この第１ポリシリコン膜３８はトレンチ３５を完全に埋めるように十分に厚く形成する。
【００１５】
次に図３ｆに示すように、エッチバック工程でトレンチ３５内部にだけ残るように第１ポリシリコン膜３８を平坦化させる。
【００１６】
このように平坦化させた半導体基板３１の全面に、図３ｇに示すように、第２フォトレジスト３９を塗布し露光及び現象工程でトレンチ３５の中央部分で第１ポリシリコン膜３８が露出されるように第２フォトレジスト３９をパターニングする。
すなわち、第１ポリシリコン膜３８のトレンチ３５の両脇に形成された部分が第２フォトレジスト３９によってマスキングされるように、第２フォトレジスト３９をパターニングする。
また、パターニングされた第２フォトレジスト３９はマスクを用いたエッチング工程で第１ポリシリコン膜３８を選択的に除去してトレンチ３５の両側面にバッファポリシリコン膜３８ａを形成する。
【００１７】
バッファポリシリコン膜形成工程の終了後、図３ｈに示すように、第２フォトレジスト３９を除去し、トレンチ３５の両側面に形成されたバッファポリシリコン膜３８ａ間を絶縁させると共にチャネル酸化膜としての役割を果たす絶縁膜を形成させるために、トレンチ３５を含む半導体基板３１の全面に第２酸化膜４０を蒸着する。
【００１８】
第２酸化膜を全面に形成させた後、図３ｉに示すように、エッチバック工程でトレンチ３５の下側の部分にだけ残るように、第２酸化膜４０を選択的に除去する。
この時、トレンチ３５の下部に残存する第２酸化膜４０ａの厚さは後に形成されるゲート電極に印加される電圧に対して十分な耐電圧特性を有するように十分に厚く形成する。
【００１９】
次に図３ｊ及び図３ｋに示すように半導体基板３１の全表面上に第３酸化膜４１を成膜した後にトレンチ３５内を含む半導体基板３１の全面に第２ポリシリコン膜４２を堆積させる。
【００２０】
次に図３ｌに示すように第２ポリシリコン膜４２上に第３フォトレジスト４３を塗布し、露光及び現象工程で第３フォトレジスト４３を選択的にパターニングする。その際、バッファポリシリコン膜３８ａ間に形成された第２ポリシリコン膜４２とその両脇の部分に残るようにする。すなわち、左右のバッファポリシリコン膜３８ａのそれぞれのほぼ中央部の間に残るようにする。
そのようにパターニングされた第３フォトレジスト４３をマスクとして第２ポリシリコン膜４２を選択的に除去してゲート電極４２ａを形成し、第３フォトレジスト４３を除去する。
【００２１】
ゲート電極４２Ａを形成させた後、図３ｍ及び図３ｎに示すように、半導体基板３１の全面に層間絶縁膜４４を形成する。そして、ソース／ドレインイオン注入領域３３とゲート電極４２ａの上部表面が露出されるように層間絶縁膜４４を選択的に除去してコンタクトホール４５を形成する。
層間絶縁膜４４はＢＰＳＧ膜(Boron Phosphorus Silicate Glass)を用いて形成する。
【００２２】
その後、図３ｏに示すように、コンタクトホール４５を含む全面に金属膜を蒸着した後、その金属膜上に第４フォトレジスト４７を塗布する。
露光及び現象工程で３箇所のコンタクトホール４５の箇所にその幅よりわずかに広い幅で残るように第４フォトレジスト４７を選択的にパターニングし、これをマスクとして金属膜を選択的に除去して、互いに分離されたドレインコンタクト４６ａ、ゲートコンタクト４６ｂ、ソースコンタクト４６ｃを形成する。
【００２３】
次に図３ｐに示すように、第４フォトレジスト４７を除去して本発明による高電圧素子を完成する。
本発明による高電圧素子はゲート電極４２ａに高い電圧が印加されてもバッファポリシリコン膜３８ａがこれを分割して緩衝させる役割を果たす。
【００２４】
【発明の効果】
以上説明したように、本発明の高電圧素子及びその製造方法によると、次のような効果がある。
第一、バッファ用ポリシリコン膜がゲート電極に印加される高電圧に対する緩衝の役割を果たして高電圧素子の耐電圧特性を向上できるので十分に大きい高圧下でも動作できる。
第二、耐電圧特性に優れる高電圧素子を簡単な工程で製造できる。
【図面の簡単な説明】
【図１】従来の第１実施形態による高電圧素子の断面図である。
【図２】従来の第２実施形態による高電圧素子の断面図である。
【図３ａないし３ｐ】本発明の第１実施形態による高電圧素子の製造工程の断面図である。
【符号の説明】
３１  半導体基板
３２  ドリフト領域
３３  ソース／ドレインイオン注入領域
３４  第１フォトレジスト
３５  トレンチ
３６  チャネル領域
３７  第１酸化膜
３８  第１ポリシリコン膜
３８ａ  バッファポリシリコン膜
３９  第２フォトレジスト
４０、４０ａ  第２酸化膜
４１  第３酸化膜
４２  第２ポリシリコン膜
４２ａ  ゲート電極
４３  第３フォトレジスト
４４  層間絶縁膜
４５  コンタクトホール
４６ａ  ドレインコンタクト
４６ｂ  ゲートコンタクト
４６ｃ  ソースコンタクト
４７  第４フォトレジスト
【図１】
0005027362.tif 000002
【図２】
0005027362.tif 000003
【図３ａ】
0005027362.tif 000004
【図３ｂ】
0005027362.tif 000005
【図３ｃ】
0005027362.tif 000006
【図３ｄ】
0005027362.tif 000007
【図３ｅ】
0005027362.tif 000008
【図３ｆ】
0005027362.tif 000009
【図３ｇ】
0005027362.tif 000010
【図３ｈ】
0005027362.tif 000011
【図３ｉ】
0005027362.tif 000012
【図３ｊ】
0005027362.tif 000013
【図３ｋ】
0005027362.tif 000014
【図３ｌ】
0005027362.tif 000015
【図３ｍ】
0005027362.tif 000016
【図３ｎ】
0005027362.tif 000017
【図３ｏ】
0005027362.tif 000018
【図３ｐ】
0005027362.tif 000019