(57)【特許請求の範囲】
【請求項１】
インターポーザと、前記インターポーザに搭載された半導体素子とを有する半導体装置において、
平面視で、前記インターポーザは、前記半導体素子と重なる第１の領域と、前記第１の領域を除く第２の領域とからなり、前記インターポーザは、その内部に前記第１の領域および第２の領域に跨って形成された少なくともひとつの配線を有し、
前記インターポーザの中の前記配線の断面形状が、前記第1の領域と前記第２の領域において異なり、
前記配線の前記第1の領域における厚みは、前記配線の前記第２の領域における厚みよりも薄い
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記配線の前記第1の領域における特性インピーダンスは、前記配線の前記第２の領域における特性インピーダンスと実質的に等しい
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記配線の前記第1の領域における幅は、前記配線の前記第２の領域における幅よりも狭い
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記配線の下面は、前記第１の領域と第２の領域で、同一平面上にある
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記インターポーザは複数の配線層を含み、
前記配線は、前記第１の領域と前記第２の領域で、異なる配線層に設けられている
半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置において、
前記半導体素子は前記インターポーザに、ソルダーレジストおよびマウント材を介して搭載されている
半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置において、
前記インターポーザが実装されたプリント基板をさらに備える
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置において、
前記半導体素子は、ロジック回路の機能を含むＬＳＩである
半導体装置。
【請求項９】
半導体素子を搭載したインターポーザと、前記インターポーザを実装したプリント配線基板を備える半導体装置の設計方法であって、
平面視で、前記インターポーザは、前記半導体素子と重なる第１の領域と、前記第１の領域を除く第２の領域とからなり、前記インターポーザは、その内部に前記第１の領域および第２の領域に跨って形成された少なくともひとつの配線を有し、前記配線の前記第1の領域における厚みは、前記配線の前記第２の領域における厚みよりも薄く、
前記第２の領域において、前記プリント基板または前記インターポーザの内部の配線層を導電体基準面とした前記配線のキャパシタンスおよびインダクタンスを求めることにより、前記配線の第２の領域における特性インピーダンスを計算し、
前記第１の領域において、前記プリント基板または前記インターポーザの内部の配線層を導電体基準面とした前記配線のキャパシタンスおよびインダクタンス、ならびに前記半導体素子の前記インターポーザと向かい合う面を導電体基準面とした前記配線のキャパシタンスおよびインダクタンスを求めることにより、前記配線の第１の領域における特性インピーダンスを計算し、
前記第２の領域における前記インターポーザの中の前記配線の断面形状と、前記第1の領域における前記インターポーザの中の前記配線の断面形状が異なることにより、前記第１の領域における特性インピーダンスと前記第２の領域における特性インピーダンスを実質的に等しくする
半導体装置の設計方法。
【請求項１０】
請求項９に記載の半導体装置の設計方法であって、
前記プリント基板または前記インターポーザの内部の配線層は、接地層である
半導体装置の設計方法。
【請求項１１】
請求項９に記載の半導体装置の設計方法であって、
前記プリント基板または前記インターポーザの内部の配線層は、電源層である
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその設計方法に関する。
【背景技術】
【０００２】
インターポーザ上に半導体素子が搭載された半導体装置の従来の例として、例えば図１７、図１８に示すような構成がある。図１７は従来の半導体装置の平面図であり、図１８は断面図である。
【０００３】
図１７、図１８に示したように、半導体装置８００は、インターポーザ８０２、半導体チップ８０８を備えている。インターポーザ８０２上には、半導体チップ８０８が、その回路形成面を上にして、マウント材８１２によって実装されている。半導体チップ８０８はモールド樹脂８２０で封止されている。
【０００４】
インターポーザは、配線８１０を含む絶縁層８０４と、その表面を覆うソルダーレジスト８０６からなる。ソルダーレジスト８０６に設けられた開口８１２の底部において、配線８１０が露出しており、配線８１０の露出部と、半導体チップ８０８上の回路（不図示）が、ワイヤー８１４によって電気的に接続されている。
【０００５】
配線８１０の幅および厚みは、インターポーザ８０２の中で一定である。なお、簡略化のため図１７では配線８１０が一本だけ示されているが、実際の半導体装置では、通常、複数の配線を備えている。
【０００６】
インターポーザ８０２の裏面には、外部接続端子として半田ボール８１８が設けられている。半田ボール８１８と配線８１０は、貫通電極８１６を介して電気的に接続されている。
【０００７】
配線８１０に電気信号を通す場合、配線全体に渡りインピーダンス整合がとれている必要がある。インピーダンス整合がとれていないと、信号の反射や波形の歪みが生じ、伝送特性が劣化してしまう。インピーダンス不整合の影響は、特に高速信号を伝送する場合には大きい。
【０００８】
上述の従来の半導体装置の構成は、例えば特許文献１に示されている。
【０００９】
また、特許文献２には、ストリップ線路構造またはマイクロストリップ線路構造を有する薄膜多層基板において、信号線の幅、厚さ、材質を変化させることで、信号線とデバイスの間のインピーダンスを整合させる技術が開示されている。
【特許文献１】特開２０００−１７４１６８号公報
【特許文献２】特開平７−１０６７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の半導体装置８００において、高速の信号を配線８１０に通して伝送すると、信号の反射や波形の歪が生じてしまい、伝送特性が劣化するという問題がある。
【００１１】
本願の発明者らが鋭意検討した結果、かかる問題点の発生原因を見出した。配線８１０は、固定電位を有する導電体との間でキャパシタンスを有する。さらに、配線８１０は、固定電位を有する導電体との相互作用により、インダクタンスの値が変化する。そこで従来は、半導体装置８００が実装されるプリント配線基板（不図示）内の電源層や接地層を導電体基準面として、配線８１０の全体に渡り、キャパシタンスやインダクタンスの値を計算することで、配線８１０の特性インピーダンスを見積もられていた。しかしながら、実際の半導体装置８００においては、半導体チップ８０８が配線８１０に対して導電体基準面として作用し、半導体チップ８０８の下方領域における配線８１０のキャパシタやインダクタンスが変化させるため、該領域の配線の特性インピーダンスが変化してしまう。この結果、配線８１０の途中での特性インピーダンスの不整合が生じ、信号の反射、波形の歪みが起こり、伝送特性が劣化する。
【００１２】
かかる問題は、高速ディジタル信号等、信号波の立ち上がり、立ち下がりが急峻な場合に特に顕著となる。したがって、近年の半導体素子の高速化が進展に伴い、ますます深刻化してきている。
【００１３】
特許文献２の手段によれば、半導体素子と信号線の間のインピーダンスを整合せさているが、半導体素子の影響を全く考慮していない。
【００１４】
かかる特性インピーダンス変化の影響を低減するため、従来は一般に、チップ容量やチップ抵抗をインターポーザ内に追加して、特性インピーダンスの整合をさせていた。このため、追加部材や製造工程の増加を招き、製造コストの上昇の原因になっていた。
【課題を解決するための手段】
【００１５】
本発明による半導体装置は、インターポーザと、前記インターポーザに搭載された半導体素子と、を有する半導体装置において、平面視で、前記インターポーザは、前記半導体素子と重なる第１の領域と、前記第１の領域を除く第２の領域とからなり、前記インターポーザは、その内部に前記第１の領域および第２の領域に跨って形成された少なくともひとつの配線を有し、前記インターポーザの中の前記配線の断面形状が、前記第1の領域と前記第２の領域において異なることを特徴とする。
【００１６】
本発明の半導体装置において、前記配線の前記第1の領域における特性インピーダンスは、前記配線の前記第２の領域における特性インピーダンスと実質的に等しくしてもよい。こうすることにより、前記配線の中を伝送する信号波形の歪みや反射を低減することができる。
【００１７】
本発明の半導体装置において、前記配線の前記第1の領域における幅は、前記配線の前記第２の領域における幅よりも狭くしてもよい。
【００１８】
前記配線の前記第1の領域における厚みは、前記配線の前記第２の領域における厚みよりも薄くしてもよい。また、前記配線の下面は、前記第１の領域と第２の領域で、同一平面上にあってもよい。
【００１９】
本発明の半導体装置において、前記インターポーザは複数の配線層を含み、前記配線は、前記第１の領域と前記第２の領域で、異なる配線層に設けられていてもよい。
【００２０】
また、本発明による半導体装置の設計方法は、半導体素子を搭載したインターポーザと、前記インターポーザを実装したプリント配線基板からなる半導体装置の設計方法であって、平面視で、前記インターポーザは、前記半導体素子と重なる第１の領域と、前記第１の領域を除く第２の領域とからなり、前記インターポーザは、その内部に前記第１の領域および第２の領域に跨って形成された少なくともひとつの配線を有し、前記第２の領域において、前記プリント基板または前記インターポーザの内部の配線層を導電体基準面とした前記配線のキャパシタンスおよびインダクタンスを求めることにより、前記配線の第２の領域における特性インピーダンスを計算し、前記第１の領域において、前記プリント基板または前記インターポーザの内部の配線層を導電体基準面とした前記配線のキャパシタンスおよびインダクタンス、ならびに前記半導体素子の前記インターポーザと向かい合う面を導電体基準面とした前記配線のキャパシタンスおよびインダクタンスを求めることにより、前記配線の第１の領域における特性インピーダンスを計算し、前記第２の領域における前記インターポーザの中の前記配線の断面形状と、前記第1の領域における前記インターポーザの中の前記配線の断面形状が異なることにより、前記第１の領域における特性インピーダンスと前記第２の領域における特性インピーダンスを実質的に等しくすることを特徴とする。
【００２１】
ここで、「導電体基準面」とは、固定電位を有する導電体のことをいい、例えばプリント基板内部の電源層や接地層としてもよい。また、本発明では半導体素子も導電体基準面として考慮する。
【発明の効果】
【００２２】
本発明によれば、チップ容量やチップ抵抗などの受動部品を追加することなく、インターポーザ内部の配線全体に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置およびその設計方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２４】
図１は、本実施形態の半導体装置の構成を示す平面図である。また、図２（ａ）は、図１に示した半導体装置１００のＡ１−Ａ１‘に沿った断面図である。図２（ｂ）は、図１に示した半導体装置１００のＡ２−Ａ２’に沿った断面における配線付近の拡大図である。図２（ｃ）は、図１に示した半導体装置１００のＡ３−Ａ３’に沿った断面における配線付近の拡大図である。なお、図１では、モールド樹脂１２０を不図示とした。
【００２５】
半導体装置１００は、インターポーザ１０２、半導体素子１０８を備えている。インターポーザ１０２上には、半導体素子１０８が、その回路形成面を上にして、マウント材１１２によって実装されている。
【００２６】
半導体素子１０８は、例えば、ロジック回路機能を有するＬＳＩ、汎用メモリ回路機能を有するＬＳＩ、ロジック混載ＤＲＡＭ回路機能を有するＬＳＩとすることができる。本実施形態では、半導体素子１０８はロジック回路機能を有するＬＳＩである。
【００２７】
インターポーザ１０２は、多層配線を含む絶縁層１０４と、表面を保護するソルダーレジスト１０６からなる。なお、図２ではインターポーザ１０２内部の配線層は一層のみを示している。ソルダーレジスト１０６には設けられた開口１２２が設けられ、開口底部において、配線１１０が露出しており、配線１１０の露出部と、半導体素子１０８上のパッド（不図示）が、ワイヤー１１４によって電気的に接続されている。
【００２８】
インターポーザ１０２は、その内部に少なくともひとつの配線１１０を備えている。配線１１０は信号線である。図１に示すように、インターポーザ１０２は、平面視で半導体素子１０８と重なる第１の領域１５０と、それ以外の領域である第２の領域１６０とからなる。なお、簡略化のため図１では配線１１０が一本だけ示されているが、実際の半導体装置では、複数の配線を備えている。
【００２９】
配線１１０は、図２（ａ）に示すように、平面視で第１の領域１５０と第２の領域１６０に跨って形成されている。また、図２（ｂ）および（ｃ）に示したように、インターポーザ１０２の中の配線１１０の断面形状は、第１の領域１５０と第２の領域１６０で異なっている。具体的には、本実施例では、第１の領域１５０における配線幅が、第２の領域１６０の配線幅よりも狭い。
【００３０】
インターポーザ１０２に設けられた貫通電極１１６は、配線１１０とインターポーザ裏面に設けられた半田ボールを電気的に接続している。
【００３１】
次に、本発明の半導体装置の設計方法を説明する。本発明の半導体装置の設計方法では、配線の特性インピーダンスの計算が主たるステップに含まれる。このため、まず特性インピーダンスの計算に必要な式を説明する。
【００３２】
配線の特性インピーダンスＺ０は、単位長さあたりのインダクタンスをＬ０、導電体基準面および配線間の単位長さあたりのキャパシタンスをＣ０として、次式で与えられる。
【００３３】
〔数１〕
Ｚ０＝√（Ｌ０／Ｃ０）  ［Ω］
ここで、「導電体基準面」とは、固定電位を有する導電体を意味する。
導電体基準面および配線間のキャパシタンスＣは、真空の誘電率をε０、配線と導電体基準面との間にある絶縁体の比誘電率をεｒ、導電体基準面と配線間の距離をｄ、導電体基準面と配線の対向面積をＳとすると、よく知られた次、
【００３４】
〔数２〕
Ｃ＝ε０εｒＳ／ｄ  ［Ｆ］
で与えられる。
特性インピーダンスの算出においては、単位長さあたりのキャパシタンスが必要である。配線幅をｗ［ｍｍ］、配線と導電体基準面との距離をｈ［ｍｍ］とすると、配線長さ１ｃｍあたりのキャパシタンスＣ０は、
【００３５】
〔数３〕
Ｃ０＝１０−２×ε０εｒｗ／ｈ  ［Ｆ］
で得られる。
また、配線長さ１ｃｍあたりのインダクタンスは、次式で与えられる。
【００３６】
〔数４〕
Ｌ０＝１．９７×１０−９×ｌｎ（２πｈ／ｗ）  ［Ｈ］
以上より、配線の特性インピーダンスＺ０は、（数２）、（数３）の計算結果を（数４）に代入することにより、求められる。
【００３７】
従来の半導体装置の設計においては、プリント配線基板またはインターポーザの内部に設けられた電源層または接地層を導電体基準面として、特性インピーダンスが計算されていた。このため、インターポーザの内部において、配線の幅や厚みをいった断面形状は一定に設計されていた。
【００３８】
しかしながら、実際の半導体装置においては、インターポーザ上に半導体素子が搭載され、しかも半導体素子はプリント基板の内部の電源層や接地層よりも配線に近い。このため、平面視でインターポーザと半導体素子が重なる領域（第1の領域）において、半導体素子も配線に対して導電体基準面として作用するため、配線のキャパシタンスおよびインダクタンスに影響を与える。つまり、平面視でインターポーザと半導体素子が重なる領域（第1の領域）において、配線の特性インピーダンスが変化してしまう。本発明では、平面視でインターポーザと半導体素子が重なる領域（第1の領域）において、半導体素子も配線に対する導電体基準面として考慮して設計を行う。
【００３９】
図３および図４は、本発明の半導体装置１００の設計方法を説明する図である。半導体装置１００が、プリント基板１２４上に実装されている。
【００４０】
平面視で、インターポーザ１０２は、半導体素子１０８と重なる第１の領域１５０と、第１の領域１５０を除く第２の領域１６０とからなる。インターポーザ１０２は、第１の領域１５０と第２の領域を跨って形成された少なくともひとつの配線１１０を備える。
【００４１】
本発明の設計方法においては、図４に示すように、第２の領域１６０においては、プリント基板１２４の内部の配線層１２６を導電体基準面として、配線のキャパシタンスおよびインダクタンスを求め、その結果から第２の領域１６０における特性インピーダンスを計算する。一方、第１の領域１５０においては、プリント基板１２４の内部の配線層１２６を導電体基準面とした配線のキャパシタンスおよびインダクタンス、ならびに半導体素子１０８を導電体基準面とした配線のキャパシタンスおよびインダクタンスを求め、その結果から第１の領域１５０における特性インピーダンスを計算する。さらに、上述の特性インピーダンスの計算において、第２の領域１６０におけるインターポーザ１０２の中の配線１１０の断面形状と、第１の領域１５０におけるインターポーザ１０２の中の配線１１０の断面形状が異なることにより、第１の領域１５０における特性インピーダンスと第２の領域１６０における特性インピーダンスを実質的に等しくする。
【００４２】
図５は、半導体装置１００の設計方法を示すフロー図である。最初に、半導体装置の構造情報、半導体装置を構成する材料の物性値を取得する（Ｓ１０１）。具体的には、半導体装置の構造情報としては、層毎の厚さ、マウント材の厚さ、半田ボール高さ、プリント基板内部の電源／グランド層の位置等である。また、半導体装置を構成する材料物性値としては、各材料の比誘電率の値である。
【００４３】
次に、第２の領域１６０において、配線の幅や厚みといった断面形状を変えて、前記プリント基板の内部の配線層を導電体基準面として、配線のキャパシタンスおよびインダクタンスを求める。キャパシタンスおよびインダクタンスの算出にあたっては、（数２）、（数３）を用いる。その結果を用いて、配線のそれぞれの断面形状に対し、（数４）を用いて、第２の領域における特性インピーダンスを何通りか計算する（Ｓ１０２）。
【００４４】
続いて、第２の領域１６０における特性インピーダンスが所望の値になるよう、ステップＳ１０２の計算結果から、第２の領域における配線の断面形状を選択する（Ｓ１０３）。所望の値とは、例えば、半導体素子１０８の入力／出力インピーダンスに実質的に等しい値とすることができる。
【００４５】
次に、第１の領域１５０において、配線の幅や厚みといった断面形状を変えて、プリント基板の内部の配線層を導電体基準面として、配線のキャパシタンスおよびインダクタンスを求める。キャパシタンスおよびインダクタンスの算出にあたっては、（数２）、（数３）を用いる。その結果を用いて、配線のそれぞれの断面形状に対し、（数４）を用いて、第１の領域における特性インピーダンスを何通りか計算する（Ｓ１０４）。
【００４６】
続いて、第１の領域１５０における特性インピーダンスが所望の値になるよう、ステップＳ１０４の計算結果から、第１の領域における配線の断面形状を選択する（Ｓ１０５）。所望の値とは、ステップＳ１０３で選択した値と実質的に等しい値とすることができる。つまり、第１の領域における配線の特性インピーダンスと第２の領域における配線の特性インピーダンスを実質的に等しくすることができる。
【００４７】
本明細書において、「特性インピーダンスが実質的に等しい」とは±１０％以内、より好ましくは±５％以内で等しいことを意味する。特性インピーダンスの違いが、この範囲内であれば、信号の波形歪みや反射の影響を十分になくすことができる。また、製造プロセスのばらつきも、この範囲内での製造管理が可能である。
【００４８】
上述の設計フローを用いた半導体装置１００の設計結果の一例を表１に示す。計算においては、ｈ１＝２４０μｍ、ｈ２＝７０μｍ、インターポーザおよびプリント基板を構成する絶縁体の比誘電率を４．７、マウント材およびソルダーレジストの比誘電率を３．０とした。
【００４９】
【表１】
0005051836.tif 000002
【００５０】
比較例１では、第１の領域と第２の領域で、配線の幅、厚みとも等しい。この場合、特性インピーダンスは、配線の上部に半導体素子がない第２の領域で５６Ωであるのに対し、配線上部に半導体素子を有する第１の領域では３５Ωと４割近く低くなっている。比較例２も比較例１と同様に、第１の領域と第２の領域で、配線の幅、厚みとも等しい構成であるが、配線の幅を第１の領域と第２の領域とも４０μｍと狭くした。この場合、特性インピーダンスは、配線の上部に半導体素子がない第２の領域で９８Ωであるのに対し、配線上部に半導体素子を有する第１の領域では８４Ωと約１５％低くなっている。これに対し、比較例３では、第２の領域の配線の幅２７０μｍに対し、第１の領域の配線の幅を８０μｍと狭くすることで、特性インピーダンスは第１の領域、第２の領域とも約６０Ω程度となり、実質的に等しくすることができる。
【００５１】
次に、本実施形態の効果を説明する。本実施形態においては、インターポーザ１０２の中の配線１１０の断面形状が、第１の領域１５０と第２の領域１６０で異なる。具体的には、第１の領域における配線１１０の幅が、第２の領域における配線１１０の幅よりも狭い。これにより、第１の領域における特性インピーダンスと、第２の領域における特性インピーダンスを実質的に等しくしている。したがって、配線１１０を通る信号波形の歪や反射を低減することができる。さらに、信号の反射やノイズの低減により、半導体素子１０８に安定した所望の信号が入力可能である。
【００５２】
本実施形態において、半導体素子１０８は、ロジック回路の機能を有するＬＳＩとしている。ロジック回路の機能を有するＬＳＩは、高速動作が要求されるため、特性インピーダンスの違いによる信号の反射の影響が特に大きい。したがって、配線全体に渡り特性インピーダンスの整合をとることができる本発明の半導体装置は、ロジック回路機能を有するＬＳＩを搭載した場合には、特に優れた効果を奏する。
【００５３】
本実施形態においては、チップ容量やチップ抵抗などの受動部品を追加することなく、インターポーザ内部の配線全体に渡りインピーダンス整合をとることができる。したがって、インターポーザ１０２の構造が従来よりも単純化され、インターポーザ１０２の大型化、複雑化を抑えることができる。さらに、受動部品を搭載するための新規設備投資が不要となり、既存の設備での製造が可能であるため、製造コストの低減をすることができる。
【００５４】
さらに、本実施形態においては、インターポーザ１０２の第１の領域における配線幅を細くできることに伴い、様々な効果を奏する。第一に、該領域における隣接配線とのクロストークノイズを低減することができる。
【００５５】
第二に、インターポーザ１０２の半導体素子が搭載される側の面の中央部の配線収容力が向上する。つまり、従来はインターポーザの内部に配置されていた配線をインターポーザ１０２の最表面の層に配置することが可能となる。その結果、インターポーザ内部の電源層や接地層を配線層全面に形成することができるため、半導体装置１００の安定動作が可能となる。
【００５６】
第三に、インターポーザ１０２の半導体素子が搭載される側の面の中央部の配線収容力が向上し、インターポーザの内部に配置されていた配線をインターポーザ１０２の最表面の層に配置することが可能となる。その結果、インターポーザ１０２の最表面の層における配線の粗密をなくし、配線密度が均一にすることができる。これにより、インターポーザ製造時の平坦化工程において、エロージョンやディッシング等による表面の凹凸の発生を抑制することができる。
【００５７】
言うまでもなく、上述した配線幅を従来に比べ細くできることに伴う効果は、半導体素子の面積が大きい場合に特に顕著である。
（第２実施形態）
【００５８】
図６は、第２実施形態の半導体装置２００の構成を示す平面図である。また、図７（ａ）は、図６に示した半導体装置２００のＢ１−Ｂ１‘に沿った断面図である。図７（ｂ）は、図６に示した半導体装置２００のＢ２−Ｂ２’に沿った断面における配線付近の拡大図である。図７（ｃ）は、図６に示した半導体装置２００のＢ３−Ｂ３’に沿った断面における配線付近の拡大図である。なお、図６では、モールド樹脂１２０を不図示とした。半導体装置２００においては、配線１１０と隣接する配線２１０を配置し、差動信号を伝送している点で半導体装置１００と異なる。
【００５９】
差動信号を用いた半導体装置２００の設計例を表２に示す。比較例４では、第１の領域と第２の領域で、配線の幅、厚みとも等しくなっている。この場合、特性インピーダンスは第２の領域で１０７Ωであるのに対し、第１の領域では９４Ωと１０％以上低くなっている。これに対して比較例５では、第１の領域の配線の幅を８０μｍから５０μｍに狭くしている。その結果、特性インピーダンスは第２の領域の１０７Ωに対し、第１の領域では１１３Ωとなり、実質的に等しくすることができる。このように、本発明の半導体装置および設計方法は、作動信号を扱う配線を用いる場合にも有効である。
【００６０】
【表２】
0005051836.tif 000003
（第３実施形態）
【００６１】
第１実施形態に記載の半導体装置１００において、配線１１０は第１の領域１５０と第２の領域１６０で同じ層に設けられていたが、インターポーザ内部の第１の領域の配線は第２の領域の配線と異なる層に設けられていてもよい。図８は、本発明による半導体装置３００の第３実施形態を示す断面図である。本実施形態における平面図は、第１の実施形態と同様でなので、図１で代用する。図８（ａ）は、図１のＡ１−Ａ１‘に沿った断面図である。図８（ｂ）は、図１のＡ２−Ａ２’に沿った断面における配線付近の拡大図である。図８（ｃ）は、図１のＡ３−Ａ３’に沿った断面における配線付近の拡大図である。
【００６２】
本実施形態では、インターポーザ１０２は４層の配線層を有し、インターポーザ１０２の半導体素子１０８が搭載されている側の面から各配線層をＬ１、Ｌ２、Ｌ３、Ｌ４とする。第２の領域１６０においては、配線１１０は配線層Ｌ１に設けられている。一方、第１の領域１５０においては、配線１１０は配線層Ｌ２に設けられている。つまり、第１の領域１５０における半導体素子１０８と配線１１０の距離が、第１実施形態よりも大きい。さらに、第１の領域１５０における配線１１０の幅も狭くなっている。これにより、第１の領域１５０における半導体素子１０８の配線への影響が低減されるため、配線１１０の幅を第１実施形態の半導体装置よりも広くすることができる。したがって、配線の幅が狭くなることによる配線の電気抵抗の上昇を抑えつつ、第１の領域と第２の領域の特性インピーダンスの整合をとることができる。
【００６３】
表３に本実施形態の半導体装置３００の設計結果の一例を示す。計算では、第１の領域においてｈ１＝１８５μｍ、ｈ２＝１２５μｍ、第２の領域においては、第１実施形態と同様にｈ１＝２４０μｍ、ｈ２＝７０μｍとした。それ以外は、第１実施形態と同様とした。
【００６４】
比較例８において、第１の領域における配線の幅が８５μｍと、比較例３よりも広い配線の幅であっても、特性インピーダンスを実質的に等しくなっている。
【００６５】
【表３】
0005051836.tif 000004
（第４実施形態）
【００６６】
第１実施形態に記載の半導体装置において、配線１１０の断面形状は配線の幅により変えたが、断面形状は配線の厚みにより変えてもよい。図９は、第４実施形態の半導体装置の構成を示す平面図である。また、図１０（ａ）は、図９に示した半導体装置のＣ１−Ｃ１‘に沿った断面図である。図１０（ｂ）は、図９に示した半導体装置のＣ２−Ｃ２’に沿った断面における配線付近の拡大図である。図１０（ｃ）は、図９に示した半導体装置のＣ３−Ｃ３’に沿った断面における配線付近の拡大図である。なお、図９では、モールド樹脂１２０を不図示とした。
【００６７】
本実施形態の半導体装置では、配線の幅は第１の領域と第２の領域で同じであるが、第１の領域において配線の厚みを薄くすることにより配線の断面形状を変えている。さらに、配線の下面は、前記第１の領域と第２の領域で、同一平面上にある。これにより、第１の領域において半導体素子１０８と配線１１０の距離が大きくなっているため、半導体素子１０８の配線１１０への影響を低減することができる。したがって、第１の領域と第２の領域で配線の特性インピーダンスを実質的に等しくすることができる。
【００６８】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではインターポーザ１０２上にひとつの半導体素子が搭載された例を示したが、複数の半導体素子が搭載されていてもよい。
【００６９】
図１１は、半導体素子が複数搭載された場合の半導体装置の構成を示す平面図である。また、図１２は、図１２に示した半導体装置のＤ１−Ｄ１‘に沿った断面図である。なお、配線の延在方向と垂直な方向の断面図は、実施形態１と同様であるため、図示を省略した。半導体装置５００は半導体素子１０８と半導体素子５０８をインターポーザ１０２上に搭載している。本実施形態において、半導体素子１０８はロジック回路の機能を有するＬＳＩであり、半導体素子５０８は汎用メモリ回路の機能を有するＬＳＩである。また、本実施形態では、平面視で、半導体装置１０８および半導体装置５０８と重なる領域が第1の領域１５０となり、それ以外の領域が第２の領域となる。第1の領域１５０において配線１１０の断面形状が、第２の領域１６０と異なっている。具体的には、第1の領域１５０における配線幅が、第2の領域１６０における配線幅よりも狭い。
【００７０】
図１１および図１２の半導体装置５００は、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構造を持つ。半導体ＳｉＰ構造の場合、半導体素子の下部を配線領域として使用することが多いため、本発明の半導体装置および設計方法は有効な手段となる。同様に、半導体素子の下部を配線領域として使用することが多いＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｃｏｏｍｐａｔｉｂｉｌｉｔｙ）を考慮した設計においても、本発明は有効な手段である。
【００７１】
また、上述の実施形態では、配線１１０が平面視で半導体素子１０８を横切っている例を示したが、配線１１０は平面視で半導体素子１０８の途中まで延在していてもよい。図１３は、配線１１０が平面視で半導体素子１０８の途中まで延在している半導体装置６００の例である。また、図１４（ａ）は、図１３に示した半導体装置６００のＥ１−Ｅ１‘に沿った断面図である。図１４（ｂ）は、図１３に示した半導体装置６００のＥ２−Ｅ２’に沿った断面における配線付近の拡大図である。図１４（ｃ）は、図１３に示した半導体装置６００のＥ３−Ｅ３’に沿った断面における配線付近の拡大図である。なお、図１３では、モールド樹脂１２０を不図示とした。
【００７２】
半導体装置６００では、配線１１０は第１の領域１５０の途中まで延在し、貫通電極６１６によって、下層の配線６１０に接続される。配線６１０は配線１１０の直下に配置されており、第２の領域１６０まで延在して半田ボールに接続される。このような配線レイアウトの場合でも、第１の領域１５０における配線１１０および配線６１０の幅を狭くすることで、配線の全体に渡り、特性インピーダンスを整合させることができる。
【００７３】
また、配線１１０の断面形状のみで特性インピーダンスの整合が困難な場合には、半導体素子１０８をインターポーザ上に搭載するマウント材１１２の厚みを変えることにより、半導体素子１０８と配線１１０との距離を変えて、特性インピーダンスを整合させてもよい。この構成は、第１の領域における配線１１０の幅を狭くしすぎると、配線の電気抵抗の上昇が問題となる場合に有効である。つまり、第１の領域１５０における配線１１０の幅は電気抵抗の上昇が問題にならない程度に狭くしておき、マウント材１１２の厚みを厚くすることで、半導体素子１０８と配線１１０との距離を大きくして、配線１１０の全体に渡り、特性インピーダンスを整合させることができる。
【００７４】
また、上記の実施形態では、マウント材１１２は絶縁性材料としたが、Ａｇペーストのような導電性材料を用いてもよい。この場合には、マウント材が導電体基準面として作用する。
【００７５】
さらに、上記実施形態においては、半導体素子１０８がマウント材１１２を介してインターポーザ１０２上に搭載された半導体装置を例示したが、半導体素子１０８はインターポーザ１０２上にフリップチップ接続されていてもよい。図１５は、半導体素子がフリップチップ接続された場合の半導体装置８００の構成を示す平面図である。また、図１６は、図１６に示した半導体装置のＦ１−Ｆ１‘に沿った断面図である。なお、配線の延在方向と垂直な方向の断面図は、実施形態３と同様であるため、図示を省略した。半導体装置７００においては、半導体素子１０８が半田バンプ７１０を介してフリップチップ接続されている。半導体装置７００においても、第１の領域１５０における配線１１０の幅を狭くすることで、配線１１０の全体に渡り、特性インピーダンスを整合させることができる。
【００７６】
また、上記実施形態の半導体装置において、半導体素子１０８はインターポーザ１０２上に搭載された例を示したが、半導体素子１０８はインターポーザ１０２の内部に埋め込まれていてもよい。この場合、インターポーザ１０２の中の配線１１０と半導体素子１０８の距離が近くなるため、本発明の半導体装置および設計方法は極めて有効である。
【００７７】
また、上記実施形態の半導体装置においては、配線１１０の幅または厚みの一方のみを変えることで、配線１１０の断面形状を変えた例を示したが、配線の１１０の幅および厚みの両方を同時に変えてもよい。
【００７８】
さらに、上記実施形態の半導体装置の設計方法においては、プリント基板１２４の内部の接地層を導電体基準面とした例を示したが、導電体基準面は固定電位を有する導電体であればよいため、プリント基板の内部の電源層を導電体基準面としてもよい。また、インターポーザ１０２の内部に固定電位を有する配線層、すなわち接地層または電源層を有する場合には、インターポーザ１０２の内部の配線層を導電体基準面としてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】本発明による半導体装置の第１実施形態を示す断面図である。
【図３】本発明による半導体装置の第１実施形態の設計方法を説明する図である。
【図４】本発明による半導体装置の第１実施形態の設計方法を説明する図である。
【図５】本発明による半導体装置の第１実施形態の設計方法を示すフロー図である。
【図６】本発明による半導体装置の第２実施形態を示す平面図である。
【図７】本発明による半導体装置の第２実施形態を示す平面図である。
【図８】本発明による半導体装置の第３実施形態を示す断面図である。
【図９】本発明による半導体装置の第４実施形態を示す平面図である。
【図１０】本発明による半導体装置の第４実施形態を示す断面図である。
【図１１】実施形態の変形例を示す断面図である。
【図１２】実施形態の変形例を示す平面図である。
【図１３】実施形態の変形例を示す断面図である。
【図１４】実施形態の変形例を示す平面図である。
【図１５】実施形態の変形例を示す断面図である。
【図１６】実施形態の変形例を示す平面図である。
【図１７】従来の半導体装置の平面図である。
【図１８】従来の半導体装置の断面図である。
【符号の説明】
【００８０】
１００    半導体装置
１０２    インターポーザ
１０４    絶縁層
１０６    ソルダーレジスト
１０８    半導体素子
１１０    配線
１１２    マウント材
１１４    ワイヤー
１１６    貫通電極
１１８    半田ボール
１２０    樹脂
１２２    開口
１２４    プリント基板
１５０    第１の領域
１６０    第２の領域
【図１】
0005051836.tif 000005
【図２】
0005051836.tif 000006
【図３】
0005051836.tif 000007
【図４】
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【図５】
0005051836.tif 000009
【図６】
0005051836.tif 000010
【図７】
0005051836.tif 000011
【図８】
0005051836.tif 000012
【図９】
0005051836.tif 000013
【図１０】
0005051836.tif 000014
【図１１】
0005051836.tif 000015
【図１２】
0005051836.tif 000016
【図１３】
0005051836.tif 000017
【図１４】
0005051836.tif 000018
【図１５】
0005051836.tif 000019
【図１６】
0005051836.tif 000020
【図１７】
0005051836.tif 000021
【図１８】
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