(57)【特許請求の範囲】
【請求項１】
与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回路であって、
前記パルス信号を遅延させた第１遅延信号を出力する第１遅延回路と、
所定のオフセット遅延量以上で、かつ、前記第１遅延回路と異なる値で、かつ、前記第１遅延回路の分解能より高い分解能の遅延量で、前記パルス信号を遅延させた第２遅延信号を出力する第２遅延回路と、
前記第１遅延回路における遅延量と前記第２遅延回路における遅延量との差分に応じたパルス幅を有する前記出力信号を、前記第１遅延信号と前記第２遅延信号に基づいて出力する出力部と、
を備えるパルス幅調整回路。
【請求項２】
前記出力部は、変化の方向が同一となるエッジを前記第１遅延信号及び前記第２遅延信号のそれぞれから選択し、選択した２つのエッジに基づいて前記出力信号の立ち上がりエッジ及び立ち下がりエッジを生成する
請求項１に記載のパルス幅調整回路。
【請求項３】
前記第１遅延回路は、２つまたはそれ以上のインバータを直列に接続した複数のインバータ列と、前記複数のインバータ列のいずれかを選択してパルスを通過させる選択部とを有し、
前記第２遅延回路は、直列に接続された複数のインバータと、連続する２つのインバータの接続経路と接地電位との間に設けられた可変容量素子とを有する
請求項１又は２に記載のパルス幅調整回路。
【請求項４】
前記出力部は、前記第１遅延信号に基づいてＨ論理を出力し、前記第２遅延信号に基づいてＬ論理を出力するセットリセットラッチ回路を有し、
前記パルス幅調整回路は、
前記第１遅延信号及び前記第２遅延信号を受け取り、前記第１遅延信号と前記第２遅延信号とが同時に前記セットリセットラッチ回路を動作させないパルス幅であって略同一の大きさのパルス幅に、前記第１遅延信号と前記第２遅延信号のパルス幅を調整して前記セットリセットラッチ回路に供給するプリパルサーを更に備える
請求項１から３のいずれか１項に記載のパルス幅調整回路。
【請求項５】
前記パルス幅調整回路は、前記出力信号のパルス幅を測定する測定部を更に備え、
前記出力部は、前記プリパルサーが出力する前記第１遅延信号及び前記第２遅延信号をそれぞれ通過させる機能を更に有し、
前記測定部は、
前記出力部が通過させた前記第１遅延信号又は前記第２遅延信号を受け取り、当該遅延信号のパルス幅を前記パルス信号のパルス幅と略同一のパルス幅に調整し、前記第１遅延回路及び第２遅延回路に前記パルス信号として入力するループ手段と、
前記ループ手段が前記第１遅延信号をループさせた場合の第１ループ周期と、前記ループ手段が前記第２遅延信号をループさせた場合の第２ループ周期とを測定する周期測定部と、
前記第１ループ周期と、前記第２ループ周期との差分に基づいて、前記出力信号のパルス幅を算出する演算部と
を有する
請求項４に記載のパルス幅調整回路。
【請求項６】
前記プリパルサーは、
前記第１遅延信号のパルス幅を調整する第１パルサーと、
前記第２遅延信号のパルス幅を調整する第２パルサーと、
前記第１パルサーに、パルス幅を調整した前記第１遅延信号を出力させるか、パルス幅を調整せずに前記第１遅延信号を出力させるか、又は前記セットリセットラッチ回路に前記第２遅延信号を通過させるための信号を出力させるかを制御する第１制御手段と、
前記第２パルサーに、パルス幅を調整した前記第２遅延信号を出力させるか、パルス幅を調整せずに前記第２遅延信号を出力させるか、又は前記セットリセットラッチ回路に前記第１遅延信号を通過させるための信号を出力させるかを制御する第２制御手段と
を有する
請求項５に記載のパルス幅調整回路。
【請求項７】
前記パルス幅調整回路は、外部に出力するための前記出力信号を生成する実動作モードと、前記第１ループ周期を測定する前縁測定動作モードと、前記第２ループ周期を測定する後縁測定動作モードとを有しており、
前記パルス幅調整回路が前記実動作モードで動作する場合に、
前記第１制御手段は、前記第１パルサーに、パルス幅を調整した前記第１遅延信号を出力させ、
前記第２制御手段は、前記第２パルサーに、パルス幅を調整した前記第２遅延信号を出力させ、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、
前記第１制御手段は、前記第１パルサーに、パルス幅を調整せずに前記第１遅延信号を出力させ、
前記第２制御手段は、前記第２パルサーに、前記セットリセットラッチ回路に前記第１遅延信号を通過させるための信号を出力させ、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、
前記第１制御手段は、前記第１パルサーに、前記セットリセットラッチ回路に前記第２遅延信号を通過させるための信号を出力させ、
前記第２制御手段は、前記第２パルサーに、パルス幅を調整せずに前記第２遅延信号を出力させる
請求項６に記載のパルス幅調整回路。
【請求項８】
前記セットリセットラッチ回路は、前記実動作モードにおいて前記第２遅延信号に応じて前記出力信号の立ち下がりエッジを生成する経路と、前記後縁測定動作モードにおいて前記第２遅延信号を通過させる経路とのスキューを低減するための遅延手段を、前記第２遅延信号を通過させる経路に有する
請求項７に記載のパルス幅調整回路。
【請求項９】
前記第１パルサーは、
前記第１遅延信号を受け取り、前記第１制御手段から受け取る第１制御信号との論理積の反転信号を出力する第１論理積回路と、
前記第１遅延信号の反転信号を受け取り、前記第１制御手段から受け取る第２制御信号との論理積の反転信号を出力する第２論理積回路と、
前記第２論理積回路が出力する信号を遅延させる第３遅延回路と、
前記第１論理積回路が出力する信号と、前記第３遅延回路が出力する信号との論理積の反転信号を出力する第３論理積回路と
を有し、
前記第１制御手段は、
前記パルス幅調整回路が前記実動作モードで動作する場合に、前記第１制御信号及び前記第２制御信号としてＨ論理を出力し、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、前記第１制御信号及び前記第２制御信号としてＬ論理を出力し、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、前記第１制御信号又は前記第２制御信号の一方としてＨ論理を出力し、前記第１制御信号又は前記第２制御信号の他方としてＬ論理を出力する
請求項８に記載のパルス幅調整回路。
【請求項１０】
前記第２パルサーは、
前記第２遅延信号を受け取り、前記第２制御手段から受け取る第３制御信号との論理積の反転信号を出力する第４論理積回路と、
前記第２遅延信号の反転信号を受け取り、前記第２制御手段から受け取る第４制御信号との論理積の反転信号を出力する第５論理積回路と、
前記第５論理積回路が出力する信号を遅延させる第４遅延回路と、
前記第４論理積回路が出力する信号と、前記第４遅延回路が出力する信号との論理積の反転信号を出力する第６論理積回路と
を有し、
前記第２制御手段は、
前記パルス幅調整回路が前記実動作モードで動作する場合に、前記第３制御信号及び前記第４制御信号としてＨ論理を出力し、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、前記第３制御信号又は前記第４制御信号の一方としてＨ論理を出力し、前記第３制御信号又は前記第４制御信号の他方としてＬ論理を出力し、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、前記第３制御信号及び前記第４制御信号としてＬ論理を出力する
請求項８に記載のパルス幅調整回路。
【請求項１１】
与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整方法であって、
前記パルス信号を遅延させた第１遅延信号を生成する第１遅延段階と、
所定のオフセット遅延量以上で、かつ、前記第１遅延段階と異なる値で、かつ、前記第１遅延段階の分解能より高い分解能の遅延量で、前記パルス信号を遅延させた第２遅延信号を生成する第２遅延段階と、
前記第１遅延信号と前記第２遅延信号に基づいて、前記第１遅延段階における遅延量と前記第２遅延段階における遅延量の差分に応じたパルス幅を有する前記出力信号を生成する出力段階と
を備えるパルス幅調整方法。
【請求項１２】
前記第１遅延段階における遅延量を測定する前縁測定動作段階と、
前記第２遅延段階における遅延量を測定する後縁測定動作段階と、
前記前縁測定動作段階、及び前記後縁測定動作段階において測定したそれぞれの前記遅延量に基づいて、前記第１遅延段階及び前記第２遅延段階におけるそれぞれの前記遅延量を調整する遅延量調整段階と
を更に備え、
前記出力段階は、前記遅延量調整段階において前記遅延量を調整した後に、前記出力信号を外部に出力する
請求項１１に記載のパルス幅調整方法。
【請求項１３】
半導体回路を試験する半導体試験装置であって、
前記半導体回路を試験する試験パターンを生成するパターン発生器と、
前記試験パターンに基づいて、前記半導体回路に供給する試験信号を成形する波形成形器と、
前記試験信号の位相を規定するタイミング信号を前記波形成形器に供給するタイミング信号発生回路と、
前記半導体回路が出力する出力信号に基づいて、前記半導体回路の良否を判定する判定器と
を備え、
前記タイミング信号発生回路は、与えられるパルス信号のパルス幅を調整したタイミング信号を出力する、請求項１から９のいずれか１項に記載のパルス幅調整回路を有する
半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回路、及びパルス幅調整方法に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００４−０１１４１２      出願日  平成１６年１月２０日
【背景技術】
【０００２】
従来、与えられるパルス信号のパルス幅を調整する回路として、図１に示すようなパルス幅調整回路３００が知られている。パルス幅調整回路３００は、調整部３０２においてパルス幅を調整する回路である。調整部３０２は、可変遅延回路３０４及び論理積回路３０６を有しており、与えられたパルス信号の反転信号と、可変遅延回路３０４で遅延させたパルス信号との論理積を算出することにより、可変遅延回路３０４における遅延量に応じたパルス幅を有するパルス信号を生成する（例えば、特許文献１参照）。また、調整部３０２が生成したパルス信号は、遅延回路３０８によって所望のタイミングに遅延されて外部に出力される。【０００３】
また、パルス幅調整回路３００は、調整部３０２が生成するパルス信号のパルス幅を測定する機能を有する。この場合、まずパルス幅調整回路３００は、調整部３０２が生成したパルス信号の立ち下がりエッジを基準としたパルスを生成し、生成したパルスを調整部３０２に帰還入力し、ループを形成する。そして当該ループにおける周期を、カウンタ３１６によって算出する。次にパルス幅調整回路３００は、調整部３０２が生成したパルス信号の立ち上がりエッジを基準としたパルスを生成し、生成したパルスを調整部３０２に帰還入力し、同様に周期を算出する。これらの周期の差分から、調整部３０２が生成するパルス信号のパルス幅を算出している。【０００４】
図２は、従来のパルス幅調整回路３００において、パルス幅を測定する場合の動作を示す図である。図２（ａ）は、パルス信号の立ち上がりエッジを基準として生成したパルスを帰還入力した場合の動作を示し、図２（ｂ）は、パルス信号の立ち上がりエッジを基準として生成したパルスを帰還入力した場合の動作を示す。図２（ａ）に示すように、まず調整部３０２に入力パルスが与えられ、論理積回路３０６は、当該パルスのパルス幅をＰ１に調整したパルス信号を出力する。そして遅延回路３０８は、パルス信号を遅延させて出力する。しかしその遅延量は、パルス信号の立ち上がりエッジに対してはＴｐｄ１となり、パルス信号の立ち下がりエッジに対してはＴｐｄ１’となり、異なる遅延量となる。【０００５】
そして、排他的論理和回路３１０は、当該パルス信号を反転させて出力する。このとき、パルス信号は、排他的論理和回路３１０において遅延されるが、遅延回路３０８と同様に、パルス信号の立ち上がりエッジに対する遅延量はＴｐｄ２となり、パルス信号の立ち下がりエッジに対する遅延量はＴｐｄ２’となり、異なる遅延量となる。【０００６】
微分回路３１２は、排他的論理和回路３１０から受け取ったパルス信号の立ち下がりエッジを基準として、パルス幅がＰ２のパルス信号を生成し、積分回路３１４は、微分回路３１２から受け取ったパルス信号のパルス幅をＰ２＋Ｐ３に調整して出力する。ここで、パルス幅Ｐ２＋Ｐ３は、初めに調整部３０２に与えられる入力パルスのパルス幅と同一である。そして、積分回路３１４は、パルス幅を調整したパルス信号を調整部３０２に供給し、パルス信号をループさせる。当該ループの周期Ｔ１は、下式で表される。
Ｔ１＝Ｔｐｄ１＋Ｔｐｄ２＋Ｐ２＋Ｐ３【０００７】
次に、パルス信号の立ち下がりエッジを基準として生成したパルスを帰還入力する場合、図２（ｂ）に示すように、排他的論理和回路３１０は、受け取ったパルス信号をそのまま出力する。そして、微分回路３１２は、排他的論理和回路３１０から受け取ったパルス信号の立ち下がりエッジを基準として、パルス幅がＰ２のパルス信号を生成し、積分回路３１４は、パルス幅がＰ２＋Ｐ３のパルス信号をループさせる。当該ループの周期Ｔ２は、下式で表される。
Ｔ２＝Ｐ１＋Ｔｐｄ１’＋Ｔｐｄ２’＋Ｐ２＋Ｐ３【０００８】
ここで、周期Ｔ２と周期Ｔ１との差分を算出すると、
Ｔ２−Ｔ１＝Ｐ１＋（Ｔｐｄ１’−Ｔｐｄ１）＋（Ｔｐｄ２’−Ｔｐｄ２）
となる。従来のパルス幅調整回路３００においては、調整部３０２が調整するパルス幅として、当該差分を算出している。このとき、Ｔｐｄ１’＝Ｔｐｄ１、Ｔｐｄ２’＝Ｔｐｄ２であれば、当該差分からパルス幅Ｐ１を精度よく測定することができるが、立ち上がり、立ち下がりのエッジの方向によって、遅延回路３０８及び排他的論理和回路３１０における遅延量が異なるため、算出したパルス幅には誤差が生じてしまう。このため、調整部３０２が生成するパルス信号のパルス幅を精度よく測定することができず、パルス幅を精度よく調整することができない。また、他の問題として、可変遅延回路３０４のオフセット遅延量がある。【０００９】
図３は、可変遅延回路３０４の構成を示す図である。可変遅延回路３０４は、粗遅延回路部３１８と精遅延回路部３０５とを有する。精遅延回路部３０５は、粗遅延回路部３１８より小さいステップで遅延を生成する回路である。粗遅延回路部３１８と精遅延回路部３０５とは直列に接続され、粗遅延回路部３１８における遅延量及び精遅延回路部３０５における遅延量の和によってパルス信号が遅延される。【００１０】
粗遅延回路部３１８は、例えば直列に接続された複数のインバータをそれぞれ並列に設け、パルス信号を何段のインバータ列に通過させるかを選択することにより、遅延量を制御する回路である。また、精遅延回路部３０５は、２つのインバータと、可変容量素子とからなる遅延素子を直列に複数接続し、可変容量素子の容量を変化させることにより遅延量を制御する回路である。精遅延回路部３０５における最大の遅延量は、粗遅延回路部３１８における遅延分解能と同一となる。このような構成により、遅延量の可変幅が大きく、且つ遅延量の分解能が高く、遅延設定ステップが小さい回路となる。【００１１】
精遅延回路部３０５は、直列に設けたインバータを通過させるため、遅延量を最小にした場合であっても、所定のオフセット遅延が生じてしまう。このようなオフセット遅延を小さくしようとした場合、インバータと可変容量素子の段数を少なくする必要があるが、精遅延回路部３０５の遅延量を粗遅延回路部３１８の遅延分解能の範囲で変化させようとした場合、精遅延回路部３０５におけるインバータと可変容量素子の段数は５〜６段程度必要となる。このため、オフセット遅延を小さくした精遅延回路部３０５を構成することは困難である。このため、従来のパルス幅調整回路３００では、パルス幅の小さいパルス信号を生成することと、高分解能でパルス幅の調整を行うこととを両立することが困難であった。【００１２】
【特許文献１】特開平１０−３０３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来の回路においては、パルス幅の小さいパルス信号を生成することと、高分解能でパルス幅の調整を行うこととを両立することが困難であるという課題がある。また、生成したパルス信号のパルス幅を精度よく測定することができず、パルス幅を精度よく調整することが困難であるという課題がある。【００１４】
このため本発明は、上述した課題を解決することのできるパルス幅調整回路及びパルス幅調整方法、並びに当該回路を用いた半導体試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の形態においては、与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回路であって、パルス信号を遅延させた第１遅延信号を出力する第１遅延回路と、第１遅延回路と異なる遅延量でパルス信号を遅延させた第２遅延信号を出力する第２遅延回路と、第１遅延回路における遅延量と第２遅延回路における遅延量の差分に応じたパルス幅を有する出力信号を、第１遅延信号と第２遅延信号に基づいて出力する出力部とを備えるパルス幅調整回路を提供する。【００１６】
第１遅延回路と第２遅延回路とは、異なる遅延分解能でパルス信号を遅延させてよい。出力部は、変化の方向が同一となるエッジを第１遅延信号及び第２遅延信号のそれぞれから選択し、選択した２つのエッジに基づいて出力信号の立ち上がりエッジ及び立ち下がりエッジを生成してよい。【００１７】
出力部は、第１遅延信号に基づいてＨ論理を出力し、第２遅延信号に基づいてＬ論理を出力するセットリセットラッチ回路を有し、パルス幅調整回路は、第１遅延信号及び第２遅延信号を受け取り、第１遅延信号と第２遅延信号とが同時にセットリセットラッチ回路を動作させないパルス幅であって略同一の大きさのパルス幅に、第１遅延信号と第２遅延信号のパルス幅を調整してセットリセットラッチ回路に供給するプリパルサーを更に備えてよい。【００１８】
パルス幅調整回路は、出力信号のパルス幅を測定する測定部を更に備え、出力部は、プリパルサーが出力する第１遅延信号及び第２遅延信号をそれぞれ通過させる機能を更に有し、測定部は、出力部が通過させた第１遅延信号又は第２遅延信号を受け取り、当該遅延信号のパルス幅をパルス信号のパルス幅と略同一のパルス幅に調整し、第１遅延回路及び第２遅延回路にパルス信号として入力するループ手段と、ループ手段が第１遅延信号をループさせた場合の第１ループ周期と、ループ手段が第２遅延信号をループさせた場合の第２ループ周期とを測定する周期測定部と、第１ループ周期と、第２ループ周期との差分に基づいて、出力信号のパルス幅を算出する演算部とを有してよい。【００１９】
プリパルサーは、第１遅延信号のパルス幅を調整する第１パルサーと、第２遅延信号のパルス幅を調整する第２パルサーと、第１パルサーに、パルス幅を調整した第１遅延信号を出力させるか、パルス幅を調整せずに第１遅延信号を出力させるか、又はセットリセットラッチ回路に第２遅延信号を通過させるための信号を出力させるかを制御する第１制御手段と、第２パルサーに、パルス幅を調整した第２遅延信号を出力させるか、パルス幅を調整せずに第２遅延信号を出力させるか、又はセットリセットラッチ回路に第１遅延信号を通過させるための信号を出力させるかを制御する第２制御手段とを有してよい。【００２０】
パルス幅調整回路は、外部に出力するための出力信号を生成する実動作モードと、第１ループ周期を測定する前縁測定動作モードと、第２ループ周期を測定する後縁測定動作モードとを有しており、パルス幅調整回路が実動作モードで動作する場合に、第１制御手段は、第１パルサーに、パルス幅を調整した第１遅延信号を出力させ、第２制御手段は、第２パルサーに、パルス幅を調整した第２遅延信号を出力させ、パルス幅調整回路が前縁測定動作モードで動作する場合に、第１制御手段は、第１パルサーに、パルス幅を調整せずに第１遅延信号を出力させ、第２制御手段は、第２パルサーに、セットリセットラッチ回路に第１遅延信号を通過させるための信号を出力させ、パルス幅調整回路が後縁測定動作モードで動作する場合に、第１制御手段は、第１パルサーに、セットリセットラッチ回路に第２遅延信号を通過させるための信号を出力させ、第２制御手段は、第２パルサーに、パルス幅を調整せずに第２遅延信号を出力させてよい。【００２１】
セットリセットラッチ回路は、実動作モードにおいて第２遅延信号に応じて出力信号の立ち下がりエッジを生成する経路と、後縁測定動作モードにおいて第２遅延信号を通過させる経路とのスキューを低減するための遅延手段を、第２遅延信号を通過させる経路に有してよい。【００２２】
第１パルサーは、第１遅延信号を受け取り、第１制御手段から受け取る第１制御信号との論理積の反転信号を出力する第１論理積回路と、第１遅延信号の反転信号を受け取り、第１制御手段から受け取る第２制御信号との論理積の反転信号を出力する第２論理積回路と、第２論理積回路が出力する信号を遅延させる第３遅延回路と、第１論理積回路が出力する信号と、第３遅延回路が出力する信号との論理積の反転信号を出力する第３論理積回路とを有し、第１制御手段は、パルス幅調整回路が実動作モードで動作する場合に、第１制御信号及び第２制御信号としてＨ論理を出力し、パルス幅調整回路が後縁測定動作モードで動作する場合に、第１制御信号又は第２制御信号の一方としてＨ論理を出力し、第１制御信号又は第２制御信号の他方としてＬ論理を出力し、パルス幅調整回路が前縁測定動作モードで動作する場合に、第１制御信号としてＨ論理を出力し、第２制御信号としてＬ論理を出力してよい。【００２３】
第２パルサーは、第２遅延信号を受け取り、第２制御手段から受け取る第３制御信号との論理積の反転信号を出力する第４論理積回路と、第２遅延信号の反転信号を受け取り、第２制御手段から受け取る第４制御信号との論理積の反転信号を出力する第５論理積回路と、第５論理積回路が出力する信号を遅延させる第４遅延回路と、第４論理積回路が出力する信号と、第４遅延回路が出力する信号との論理積の反転信号を出力する第６論理積回路とを有し、第２制御手段は、パルス幅調整回路が実動作モードで動作する場合に、第３制御信号及び第４制御信号としてＨ論理を出力し、パルス幅調整回路が後縁測定動作モードで動作する場合に、第１制御信号及び第２制御信号としてＬ論理を出力し、パルス幅調整回路が前縁測定動作モードで動作する場合に、第１制御信号又は第２制御信号の一方としてＨ論理を出力し、第１制御信号又は第２制御信号の他方としてＬ論理を出力してよい。【００２４】
本発明の第２の形態においては、与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整方法であって、パルス信号を遅延させた第１遅延信号を生成する第１遅延段階と、第１遅延段階と異なる遅延量でパルス信号を遅延させた第２遅延信号を生成する第２遅延段階と、第１遅延信号と第２遅延信号に基づいて、第１遅延段階における遅延量と第２遅延段階における遅延量の差分に応じたパルス幅を有する出力信号を生成する出力段階とを備えるパルス幅調整方法を提供する。【００２５】
第１遅延段階における遅延量を測定する前縁測定動作段階と、第２遅延段階における遅延量を測定する後縁測定動作段階と、前縁測定動作段階、及び後縁測定動作段階において測定したそれぞれの遅延量に基づいて、第１遅延段階及び第２遅延段階におけるそれぞれの遅延量を調整する遅延量調整段階とを更に備え、出力段階は、遅延量調整段階において遅延量を調整した後に、出力信号を外部に出力してよい。【００２６】
本発明の第３の形態においては、半導体回路を試験する半導体試験装置であって、半導体回路を試験する試験パターンを生成するパターン発生器と、試験パターンに基づいて、半導体回路に供給する試験信号を成形する波形成形器と、試験信号の位相を規定するタイミング信号を波形成形器に供給するタイミング信号発生回路と、半導体回路が出力する出力信号に基づいて、半導体回路の良否を判定する判定器とを備え、タイミング信号発生回路は、与えられるパルス信号のパルス幅を調整したタイミング信号を出力するパルス幅調整回路であって、パルス信号を遅延させた第１遅延信号を出力する第１遅延回路と、第１遅延回路と異なる遅延量でパルス信号を遅延させた第２遅延信号を出力する第２遅延回路と、第１遅延回路における遅延量と第２遅延回路における遅延量の差分に応じたパルス幅を有するタイミング信号を、第１遅延信号と第２遅延信号に基づいて出力する出力部とを有する半導体試験装置を提供する。【００２７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００２８】
本発明によれば、高分解能のパルス幅で、且つ遅延回路におけるオフセット遅延量より小さいパルス幅の出力信号を生成することができる。また、出力信号のパルス幅を精度よく測定することができる。
【図面の簡単な説明】
【００２９】
【図１】従来のパルス幅調整回路３００を示す図である。
【図２】従来のパルス幅調整回路３００において、パルス幅を測定する場合の動作を示す図である。図２（ａ）は、パルス信号の立ち上がりエッジを基準として生成したパルスを帰還入力した場合の動作を示し、図２（ｂ）は、パルス信号の立ち下がりエッジを基準として生成したパルスを帰還入力した場合の動作を示す。
【図３】従来の可変遅延回路３０４の構成を示す図である。
【図４】本発明の実施形態に係るパルス幅調整回路１００の構成の一例を示す図である。
【図５】パルス幅調整部１０の構成の一例を示す図である。
【図６】実動作モード時におけるパルス幅調整部１０の動作を説明する図である。
【図７】それぞれの動作モード時における第１パルサー２６の動作を説明する図である。図７（ａ）は、実動作モード時における第１パルサー２６の動作を説明する図であり、図７（ｂ）は、前縁測定動作モード時における第１パルサー２６の動作を説明する図であり、図７（ｃ）は、後縁測定動作モード時における第１パルサー２６の動作を説明する図である。
【図８】パルス幅調整回路１００を用いたパルス幅調整方法の一例を示すフローチャートである。
【図９】半導体回路４５０を試験する半導体試験装置４００の構成の一例を示す図である。
【符号の説明】
【００３０】
１０・・・パルス幅調整部、１２・・・第１遅延回路、１４・・・選択部、１６・・・インバータ、１８・・・第２遅延回路、２０・・・遅延素子、２２・・・インバータ、２４・・・可変容量素子、２６・・・第１パルサー、２８・・・第１論理積回路、３０・・・インバータ、３２・・・第２論理積回路、３４・・・第３遅延回路、３６・・・第３論理積回路、３８・・・第２パルサー、４０・・・第４論理積回路、４２・・・インバータ、４４・・・第５論理積回路、４６・・・第４遅延回路、４８・・・第６論理積回路、５０・・・出力部、５２・・・セットリセットラッチ回路、５４・・・論理和回路、５６・・・論理和回路、５８・・・バッファ、６０・・・選択部、１００・・・パルス幅調整回路、１０２・・・可変遅延回路、１０４・・・微分回路、１０６・・・積分回路、１０８・・・カウンタ、１１０・・・演算部、１１２・・・ループ経路、１１４・・・ループ手段、３００・・・パルス幅調整回路、３０２・・・調整部、３０４・・・可変遅延回路、３０５・・・精遅延回路部、３０６・・・論理積回路、３０８・・・遅延回路、３１０・・・排他的論理和回路、３１２・・・微分回路、３１４・・・積分回路、３１６・・・カウンタ、３１８・・・粗遅延回路部
【発明を実施するための最良の形態】
【００３１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００３２】
図４は、本発明の実施形態に係るパルス幅調整回路１００の構成の一例を示す図である。パルス幅調整回路１００は、与えられるパルス信号のパルス幅を調整した出力信号を出力するものであり、外部に出力するための出力信号を生成する実動作モードと、出力信号のパルス幅を測定するための前縁測定動作モード及び後縁測定動作モードとを有する。前縁測定動作モードでは、例えば図２（ａ）において説明した動作と同様の動作を行い、後縁測定動作モードでは、例えば図２（ｂ）において説明した動作と同様の動作を行う。また、パルス幅調整回路１００は、パルス幅調整部１０、可変遅延回路１０２、ループ手段１１４、カウンタ１０８、及び演算部１１０を備える。【００３３】
パルス幅調整部１０は、パルス信号が与えられ、当該パルス信号のパルス幅を調整した出力信号を出力する。可変遅延回路１０２は、パルス幅調整部１０においてパルス幅が調整された出力信号を受け取り、所望の時間遅延させて出力する。【００３４】
また、ループ手段１１４、カウンタ１０８、及び演算部１１０は、パルス幅調整部１０が出力する出力信号のパルス幅を測定する測定部として機能する。前縁測定動作モード及び後縁測定動作モード時において、ループ手段１１４は、出力信号のパルス幅を、パルス幅調整部１０に与えられるパルス信号のパルス幅と略同一のパルス幅に調整し、パルス幅調整部１０にパルス信号として入力する。本例においてループ手段１１４は、微分回路１０４、積分回路１０６、及びループ経路１１２を有する。【００３５】
微分回路１０４は、出力信号のパルス幅を縮小し、予め定められたパルス幅に調整して出力する。微分回路１０４及び積分回路１０６は、パルス幅調整部１０と略同一の構成であってよい。また、積分回路１０６は、微分回路１０４がパルス幅を調整した出力信号のパルス幅を拡大し、パルス信号と略同一のパルス幅に調整する。そして、ループ経路１１２は、積分回路１０６とパルス幅調整部１０とを電気的に接続し、積分回路１０６がパルス幅を調整した出力信号を、パルス信号としてパルス幅調整部１０に入力し、ループを形成する。【００３６】
カウンタ１０８は、当該ループにおけるパルスを計数する。演算部１１０は、カウンタ１０８の計数結果に基づいて、ループの周期を測定する周期測定部として機能する。また、演算部１１０は、測定した周期に基づいて、パルス幅調整部１０が出力する出力信号のパルス幅を測定する。パルス幅の算出方法は、図７において後述する。【００３７】
図５は、パルス幅調整部１０の構成の一例を示す図である。パルス幅調整部１０は、第１遅延回路１２、第２遅延回路１８、第１パルサー２６、第２パルサー３８、及び出力部５０を有する。【００３８】
第１遅延回路１２は、パルス信号を受け取り、当該パルス信号を遅延させた第１遅延信号を出力する。本例において第１遅延回路１２は、２つのインバータ１６を直列に接続した複数のインバータ列と、選択部１４とを有する。インバータ列はそれぞれ直列に接続され、初段のインバータ列にパルス信号が入力される。そして、選択部１４は、いずれかのインバータ列が出力した信号を選択し、選択した信号を第１遅延信号として出力する。選択部１４がいずれの信号を選択するかにより、第１遅延回路１２における遅延量を制御することができる。【００３９】
第２遅延回路１８は、第１遅延回路１２と異なる遅延量でパルス信号を遅延させた第２遅延信号を出力する。本例においては、第２遅延回路１８は、第１遅延回路１２より大きい遅延量でパルス信号を遅延させる。また、第１遅延回路１２と第２遅延回路１８とは、異なる遅延分解能でパルス信号を遅延させることが好ましい。本例においては、第２遅延回路１８は、第１遅延回路１２より高い遅延分解能で、即ち小さい遅延ステップでパルス信号を遅延させる。また、第２遅延回路１８の遅延量の可変幅は、第１遅延回路１２における遅延分解能と略同一の大きさであることが好ましい。本例において第２遅延回路１８は、直列に接続された複数の遅延素子（２０−１〜２０−ｎ、但しｎは２以上の整数、以下２０と総称する）を有する。それぞれの遅延素子２０は、直列に接続された２つのインバータ２２と、２つのインバータ２２の接続経路と接地電位との間に設けられた可変容量素子２４とを有する。可変容量素子２４の容量を制御することにより、それぞれの遅延素子２０における遅延量を制御する。【００４０】
第１遅延回路１２及び第２遅延回路１８は、パルス幅調整回路１００の動作モードに係わらず、上述の動作を行う。次に、実動作モード時における第１パルサー２６、第２パルサー３８、及び出力部５０の動作について説明する。【００４１】
出力部５０は、第１遅延回路１２における遅延量と、第２遅延回路１８における遅延量の差分に応じたパルス幅を有する出力信号を、第１遅延信号と第２遅延信号に基づいて出力する。また、出力部５０は、変化の方向が同一となるエッジを第１遅延信号及び第２遅延信号のそれぞれから選択し、選択した２つのエッジに基づいて出力信号の立ち上がりエッジ及び立ち下がりエッジを生成する。例えば、出力部５０は、第１遅延信号の立ち下がりエッジに応じて出力信号の立ち上がりエッジを生成し、第２遅延信号の立ち下がりエッジに応じて出力信号の立ち下がりエッジを生成する。【００４２】
本例において出力部５０は、第１遅延信号に基づいてＨ論理を出力し、第２遅延信号に基づいてＬ論理を出力するセットリセットラッチ回路５２を有する。セットリセットラッチ回路５２は、第１遅延信号の立ち下がりエッジに応じてＨ論理を正出力端子Ｑから出力し、第２遅延信号の立ち下がりエッジに応じてＬ論理を正出力端子Ｑから出力する。また、セットリセットラッチ回路５２の負出力端子／Ｑは、正出力端子Ｑの反転信号を出力する。このような構成により、出力部５０は、第１遅延回路１２における遅延量と、第２遅延回路１８における遅延量の差分に応じたパルス幅を有する出力信号をすることができる。【００４３】
また、第１パルサー２６及び第２パルサー３８は、第１遅延信号及び第２遅延信号を受け取り、第１遅延信号と第２遅延信号とが同時にセットリセットラッチ回路５２を動作させないパルス幅であってセットリセットラッチ回路５２に供給するプリパルサーとして機能する。第１パルサー２６は、第１遅延信号のパルス幅を調整してセットリセットラッチ回路５２のセット端子／Ｓに供給し、第２パルサー３８は、第２遅延信号のパルス幅を調整してセットリセットラッチ回路５２のリセット端子／Ｒに供給する。本例においてセットリセットラッチ回路５２は、負論理動作であるため、第１パルサー２６及び第２パルサー３８は、パルス幅を調整した第１遅延信号及び第２遅延信号を反転してセットリセットラッチ回路５２に供給する。第１パルサー２６及び第２パルサー３８の構成は、図７において説明する。【００４４】
また、出力部５０は、プリパルサーが出力する第１遅延信号及び第２遅延信号をそれぞれ通過させる機能を有する。パルス幅調整回路１００が前縁測定動作モードである場合、出力部５０は第１遅延信号を通過させ、パルス幅調整回路１００が後縁測定動作モードである場合、出力部５０は第２遅延信号を通過させる。このときループ手段１１４（図４参照）は、出力部５０が通過させた第１遅延信号又は第２遅延信号を受け取り、当該遅延信号のパルス幅をパルス信号のパルス幅と略同一のパルス幅に調整し、第１遅延回路及び第２遅延回路にパルス信号として入力する。【００４５】
そして、カウンタ１０８（図４参照）は、ループ手段１１４が第１遅延信号をループさせた場合の、当該ループにおけるパルスを計数し、演算部１１０（図４参照）は、カウンタ１０８の計数結果に基づいて、ループ手段１１４が第１遅延信号をループさせた場合の第１ループ周期を測定する。また同様に演算部１１０は、ループ手段１１４が第２遅延信号をループさせた場合の第２ループ周期を測定する。そして演算部１１０は、第１ループ周期と、第２ループ周期との差分に基づいて、出力信号のパルス幅を算出する。このような構成により、パルス幅調整部１０が生成する出力信号のパルス幅を測定することができる。【００４６】
図６は、実動作モード時におけるパルス幅調整部１０の動作を説明する図である。まず、第１遅延回路１２及び第２遅延回路１８に、図６に示すようなパルス信号が入力される。第１遅延回路１２は、パルス信号を遅延量Ｔｐｄ１だけ遅延させた第１遅延信号を出力し、第２遅延回路１８は、パルス信号を遅延量Ｔｐｄ２だけ遅延させた第２遅延信号を出力する。【００４７】
そして、第１パルサー２６は、第１遅延信号のパルス幅を調整した信号の反転信号を、第１遅延信号の立ち下がりエッジに応じて出力し、第２パルサー３８は、第２遅延信号のパルス幅を調整した信号の反転信号を、第２遅延信号の立ち下がりエッジに応じて出力する。【００４８】
そして、出力部５０は、第１パルサー２６が出力する信号の立ち下がりエッジに応じてＨ論理となり、第２パルサー３８が出力する信号の立ち下がりエッジに応じてＬ論理となる出力信号を出力する。このような動作により、出力部５０は、第１遅延回路１２における遅延量と、第２遅延回路１８における遅延量の差分に応じたパルス幅を有する出力信号を生成する。本例におけるパルス幅調整部１０によれば、第１遅延信号によって出力信号の立ち上がりエッジを生成し、第２遅延信号によって出力信号の立ち下がりエッジを生成しているため、高分解能の第２遅延回路１８の遅延分解能でパルス幅を制御することができ、且つ第２遅延回路１８におけるオフセット遅延量より小さいパルス幅の出力信号を生成することができる。また、出力信号の立ち上がりエッジ及び立ち下がりエッジを、第１遅延信号及び第２遅延信号のエッジのうち、変化の方向が同一のエッジに基づいて生成しているため、エッジの変化の方向に基づく遅延誤差の影響を低減して、精度よくパルス幅を調整することができる。【００４９】
図７は、それぞれの動作モード時における第１パルサー２６の動作を説明する図である。図７（ａ）は、実動作モード時における第１パルサー２６の動作を説明する図であり、図７（ｂ）は、前縁測定動作モード時における第１パルサー２６の動作を説明する図であり、図７（ｃ）は、後縁測定動作モード時における第１パルサー２６の動作を説明する図である。【００５０】
まず、図５を用いてプリパルサーの構成を説明する。プリパルサーは前述したように第１パルサー２６及び第２パルサー３８を有する。第１パルサー２６は、第１論理積回路２８、第２論理積回路３２、第３論理積回路３６、第３遅延回路３４、及びインバータ３０を有する。第１論理積回路２８は、第１遅延信号を受け取り、第１制御手段（図示せず）から受け取る第１制御信号との論理積の反転信号を出力する。【００５１】
インバータ３０は、第１遅延信号を受け取り、第１遅延信号の反転信号を出力する。第２論理積回路３２は、第１遅延信号の反転信号を受け取り、第１制御手段から受け取る第２制御信号との論理積の反転信号を出力する。第３遅延回路３４は、第２論理積回路３２が出力する信号を遅延させて出力する。また、第３論理積回路３６は、第１論理積回路２８が出力する信号と、第３遅延回路３４が出力する信号との論理積の反転信号を出力する。【００５２】
ここで、第１制御手段は、パルス幅調整回路１００の動作モードに応じて、第１制御信号及び第２制御信号を供給する。本例において第１制御手段は、第１パルサー２６に、パルス幅を調整した第１遅延信号を出力させるか、パルス幅を調整せずに第１遅延信号を出力させるか、又はセットリセットラッチ回路５２に第２遅延信号を通過させるための信号を出力させるかを制御する。【００５３】
また第２パルサー３８は、第４論理積回路４０、第５論理積回路４４、第６論理積回路４８、第４遅延回路４６、及びインバータ４２を有する。第４論理積回路４０は、第２遅延信号を受け取り、第２制御手段（図示せず）から受け取る第３制御信号との論理積の反転信号を出力する。【００５４】
インバータ４２は、第２遅延信号を受け取り、第２遅延信号の反転信号を出力する。第５論理積回路４４は、第２遅延信号の反転信号を受け取り、第２制御手段から受け取る第４制御信号との論理積の反転信号を出力する。第４遅延回路４６は、第５論理積回路４４が出力する信号を遅延させて出力する。また、第６論理積回路４８は、第４論理積回路４０が出力する信号と、第４遅延回路４６が出力する信号との論理積の反転信号を出力する。【００５５】
ここで、第２制御手段は、パルス幅調整回路１００の動作モードに応じて、第３制御信号及び第４制御信号を供給する。本例において第２制御手段は、第２パルサー３８に、パルス幅を調整した第２遅延信号を出力させるか、パルス幅を調整せずに第２遅延信号を出力させるか、又はセットリセットラッチ回路５２に第１遅延信号を通過させるための信号を出力させるかを制御する。第１制御手段及び第２制御手段は、外部から制御信号を受け取り、それぞれ第１パルサー２６及び第２パルサー３８に供給するための端子であってよい。【００５６】
図７（ａ）に示すように、パルス幅調整回路１００が実動作モードで動作する場合には、第１制御手段は、第１パルサー２６に、パルス幅を調整した第１遅延信号を出力させる。つまり、第１制御手段は、第１制御信号及び第２制御信号としてＨ論理を出力する。この場合、図７（ａ）に示すように、第１パルサー２６の第３論理積回路３６は、第１遅延信号のパルス幅を、第３遅延回路３４の遅延量に応じたパルス幅に調整して出力する。【００５７】
この場合、第２制御手段は、第２パルサー３８に、パルス幅を調整した第２遅延信号を出力させる。つまり、第２制御手段は、第３制御信号及び第４制御信号としてＨ論理を出力する。この場合、第２パルサー３８の動作は、図７（ａ）に示した第１パルサー２６の動作と同様であり、第２遅延信号のパルス幅を、第４遅延回路４６の遅延量に応じたパルス幅に調整して出力する。【００５８】
またこの場合、セットリセットラッチ回路５２は、第１パルサー２６及び第２パルサー３８から、パルス幅が調整された第１遅延信号及び第２遅延信号を受け取り、正出力端子Ｑから出力信号を出力する。また、出力部５０は、セットリセットラッチ回路５２の正出力端子Ｑが出力する信号と、負出力端子／Ｑが出力する信号とのいずれかを選択して出力する選択部６０を更に有する。パルス幅調整回路１００が実動作モードで動作する場合、選択部６０は正出力端子Ｑが出力する信号を選択して可変遅延回路１０２に出力する。このような動作により、パルス幅調整回路１００は、パルス幅が調整された出力信号を外部に出力する。【００５９】
また、図７（ｂ）に示すように、パルス幅調整回路１００が前縁測定動作モードで動作する場合には、第１制御手段は、第１パルサー２６に、パルス幅を調整せずに第１遅延信号を出力させる。第１制御手段が第１制御信号又は第２制御信号の一方をＨ論理で出力し、第１制御信号又は第２制御信号の他方をＬ論理で出力することにより、第１パルサー２６にパルス幅を調整させずに第１遅延信号を出力させることができる。例えば、第１制御手段は、第１制御信号としてＨ論理を出力し、第２制御信号としてＬ論理を出力する。この場合、図７（ｂ）に示すように、第３遅延回路３４の出力はＨ論理に固定され、第３論理積回路３６は、第１遅延信号を通過させる。【００６０】
この場合、第２制御手段は、第２パルサー３８に、セットリセットラッチ回路５２に第１遅延信号を通過させるための信号を出力させる。つまり、第２制御手段は、第３制御信号及び第４制御信号として共にＬ論理を出力する。この場合の第２パルサー３８の動作は、図７（ｃ）において後述する第１パルサー２６の動作と同様となり、セットリセットラッチ回路５２のリセット端子／Ｒに、Ｌ論理固定の信号を供給する。【００６１】
またこの場合、セットリセットラッチ回路５２は、セット端子／Ｓにパルス幅が調整されない第１遅延信号が供給され、リセット端子／ＲにはＬ論理固定の信号が供給される。このため、セットリセットラッチ回路５２の正出力端子Ｑからは、第１遅延信号を１回反転した信号が出力され、負出力端子／Ｑは、Ｈ論理に固定される。そして、選択部６０は、セットリセットラッチ回路５２の正出力端子Ｑから受け取った信号を出力する。そして選択部６０が出力した第１遅延信号は、ループ手段１１４によりループされ、演算部１１０は、第１遅延信号をループさせた第１ループ周期を演算する。【００６２】
また、図７（ｃ）に示すように、パルス幅調整回路１００が後縁測定動作モードで動作する場合には、第１制御手段は、第１パルサー２６に、セットリセットラッチ回路５２に第２遅延信号を通過させるための信号を出力させる。本例においてセットリセットラッチ回路５２は負論理動作であるため、第１制御手段は、第１パルサー２６の出力をＬ論理に固定する。つまり、第１制御手段は、第１制御信号及び第２制御信号としてＬ論理を出力する。この場合、図７（ｃ）に示すように、第１論理積回路２８の出力及び第３遅延回路３４の出力はＨ論理に固定され、第３論理積回路３６の出力も、Ｌ論理に固定される。【００６３】
この場合、第２制御手段は、第２パルサー３８に、パルス幅を調整せずに第２遅延信号を出力させる。第２制御手段が第３制御信号又は第４制御信号の一方をＨ論理で出力し、第３制御信号又は第４制御信号の他方をＬ論理で出力することにより、第２パルサー３８にパルス幅を調整させずに第２遅延信号を出力させることができる。例えば、第２制御手段は、第３制御信号としてＨ論理を出力し、第４制御信号としてＬ論理を出力する。この場合の第２パルサー３８の動作は、図７（ｂ）に示した第１パルサー２６の動作と同様となり、第４遅延回路４６の出力はＨ論理に固定され、第６論理積回路４８は、第２遅延信号を通過させる。【００６４】
またこの場合、セットリセットラッチ回路５２は、リセット端子／Ｒにパルス幅が調整されない第２遅延信号が供給され、セット端子／ＲにはＬ論理固定の信号が供給される。このため、セットリセットラッチ回路５２の正出力端子Ｑは、Ｈ論理に固定され、負出力端子／Ｑからは、第２遅延信号を１回反転した信号が出力される。そして、選択部６０は、セットリセットラッチ回路５２の負出力端子／Ｑから受け取った信号を出力する。そして選択部６０が出力する第２遅延信号は、ループ手段１１４によりループされ、演算部１１０は、第２遅延信号をループさせた第２ループ周期を演算する。【００６５】
そして、演算部１１０は、第２ループ周期と第１ループ周期の差分に基づいて、パルス幅調整部１０が、実動作モード時に出力する出力信号のパルス幅を算出する。第２ループ周期と第１ループ周期の差分は、第２遅延回路１８における第２遅延量と、第１遅延回路１２における第１遅延量との差分と等しく、これらの遅延量の差分は、実動作モード時に出力する出力信号のパルス幅と等しい。このため、演算部１１０は、実動作モード時に出力する出力信号のパルス幅を測定することができる。【００６６】
また、パルス幅調整部１０は、測定したパルス幅が所望のパルス幅と略等しくなるように、第１遅延回路１２及び第２遅延回路１８におけるそれぞれの遅延量を調整する手段を更に有することが好ましい。また、測定した第１遅延量及び第２遅延量が、予め定められた遅延量と略等しくなるように、第１遅延回路１２及び第２遅延回路１８におけるそれぞれの遅延量を調整してもよい。このような構成により、所望のパルス幅に精度よく制御された出力信号を生成することができる。【００６７】
また、本例におけるパルス幅調整部１０によれば、第１遅延信号及び第２遅延信号を共に１回反転した信号をループさせて、ループ周期を測定するため、可変遅延回路１０２等のループ経路における、それぞれの遅延信号の遅延量は等しい。つまり、可変遅延回路１０２等において、信号のエッジの方向による遅延誤差が生じない。このため、実動作モード時に出力する出力信号のパルス幅を精度よく測定することができ、精度よくパルス幅を調整した出力信号を生成することができる。【００６８】
また、出力部５０は、セットリセットラッチ回路５２の負出力端子／Ｑと、選択部６０との間に、バッファ５８を更に有することが好ましい。実動作モードにおいて第２遅延信号に応じて前記出力信号の立ち下がりエッジを生成する経路と、後縁測定動作モードにおいて第２遅延信号を通過させる経路とは異なる。つまり、実動作モード時においては、第２遅延信号がリセット端子／Ｒに入力され、論理和回路５６及び論理和回路５４を動作させることにより、第２遅延信号に応じた信号が正出力端子Ｑから出力される。これに対し、後縁測定動作モードにおいては、第２遅延信号がリセット端子／Ｒに入力され、論理和回路５６を通過して負出力端子／Ｑから出力される。このため、実動作モード時における経路と、後縁測定動作モード時における経路とが異なり、スキューが生じる。当該スキューは、パルス幅測定において微小な誤差を生じさせる。バッファ５８は、当該スキューを低減させるための遅延手段として機能する。このような構成により、更に精度よくパルス幅を測定することができる。【００６９】
図８は、パルス幅調整回路１００を用いたパルス幅調整方法の一例を示すフローチャートである。当該パルス幅調整方法は、図４から図７において説明したパルス幅調整回路１００の全ての機能を用いて、パルス幅の調整並びにパルス幅の測定を行ってよい。本例においては、パルス幅の調整を行う例を説明する。【００７０】
まず、第１遅延段階Ｓ２０２において、パルス幅調整回路１００に与えられるパルス信号を遅延させた第１遅延信号を生成する。Ｓ２０２は、図５において説明した第１遅延回路１２を用いて行ってよい。【００７１】
次に、第２遅延段階Ｓ２０４において、第１遅延段階と異なる遅延量でパルス信号を遅延させた第２遅延信号を生成する。Ｓ２０４は、図５において説明した第２遅延回路１８を用いて行ってよい。【００７２】
そして、出力段階Ｓ２０６において、第１遅延段階における遅延量と第２遅延段階における遅延量の差分に応じたパルス幅を有する出力信号を、第１遅延信号と第２遅延信号に基づいて生成する。Ｓ２０６は、図５において説明した出力部５０を用いて行ってよい。【００７３】
本例におけるパルス幅調整方法によれば、高分解能の第２遅延回路１８の遅延分解能でパルス幅を制御することができ、且つ第２遅延回路１８におけるオフセット遅延量より小さいパルス幅の出力信号を生成することができる。【００７４】
また、図４から図７において説明したパルス幅調整回路１００は、例えば半導体回路を試験する半導体試験装置において、試験タイミングを規定するタイミング信号発生回路として用いてもよい。【００７５】
図９は、半導体回路４５０を試験する半導体試験装置４００の構成の一例を示す図である。半導体試験装置４００は、パターン発生器４１０、タイミング信号発生回路４２０、波形成形器４３０、及び判定器４４０を備える。【００７６】
パターン発生器４１０は、半導体回路４５０を試験する試験パターンを生成する。試験パターンは、例えば１／０のパターンで示されるデジタル信号である。波形成形器４２０は、試験パターンを受け取り、受け取った試験パターンに基づいて、半導体回路４５０に供給する試験信号を成形する。例えば、波形成形器４２０は、与えられるタイミング信号に同期して、試験パターンのデジタル値に応じた電圧レベルを示す、タイミング信号と略同位相の試験信号を生成する。【００７７】
タイミング信号発生回路４３０は、与えられるパルス信号のパルス幅を所定のパルス幅に調整し、パルス信号のそれぞれのパルスを所定の位相に遅延させたタイミング信号を、波形成形器４２０に供給する。例えば、パルス信号は、試験サイクルと略同一の周期を有するレート信号であり、タイミング信号発生回路４３０は、パルス信号のそれぞれのパルスのパルス幅を所定のパルス幅に調整し、パルス信号のそれぞれのパルスの位相をそれぞれの所望の位相に制御する。【００７８】
タイミング信号発生回路４３０は、図４から図７において説明したパルス幅調整回路１００と同一の機能及び構成を有してよい。この場合、パルス幅調整部１０において、パルス信号のそれぞれのパルスのパルス幅を調整し、可変遅延回路１０２において、それぞれのパルスの位相を制御する。【００７９】
判定器４４０は、半導体回路４５０が出力する出力信号に基づいて、半導体回路４５０の良否を判定する。例えば判定器４４０は、パターン発生器４１０から与えられる期待値信号と、当該出力信号とを比較することにより、半導体回路４５０の良否を判定する。【００８０】
本例における半導体試験装置４００によれば、図４から図７において説明したように、タイミング信号のパルス幅を精度よく制御することができる。このため、半導体回路４５０の試験を精度よく行うことができる。【００８１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００８２】
以上から明らかなように、高分解能のパルス幅で、且つ遅延回路におけるオフセット遅延量より小さいパルス幅の出力信号を生成することができる。また、出力信号のパルス幅を精度よく測定することができる。
【図１】
0004956003.tif 000002
【図２】
0004956003.tif 000003
【図３】
0004956003.tif 000004
【図４】
0004956003.tif 000005
【図５】
0004956003.tif 000006
【図６】
0004956003.tif 000007
【図７】
0004956003.tif 000008
【図８】
0004956003.tif 000009
【図９】
0004956003.tif 000010