(57)【特許請求の範囲】
【請求項１】
高電圧側トランジスタと低電圧側トランジスタとが接続されてなる内部回路を有し、入力された低電圧の信号を高電圧の信号に変換するレベル変換回路と、
前記高電圧側トランジスタに制御信号を出力し、当該高電圧側トランジスタの電流駆動能力を制御する制御回路とを備え、
前記制御回路は、前記高電圧側トランジスタ及び前記低電圧側トランジスタがともにオンである状態で前記高電圧側トランジスタと前記低電圧側トランジスタとの接続点の電圧がローレベルになるように前記高電圧側トランジスタの電流駆動能力を制御することを特徴とするレベルシフタ回路。
【請求項２】
前記制御回路は、前記内部回路のレプリカ回路を有し、
前記レプリカ回路における高電圧側トランジスタ及び低電圧側トランジスタをともにオン状態にした際の前記高電圧側トランジスタと前記低電圧側トランジスタとの接続点の電圧に基づいて前記制御信号を生成することを特徴とする請求項１記載のレベルシフタ回路。
【請求項３】
前記レベル変換回路の高電圧側トランジスタは、各々のソース及びドレインが高電圧電源及び前記低電圧側トランジスタに接続された複数のトランジスタであることを特徴とする請求項１又は２記載のレベルシフタ回路。
【請求項４】
前記レベル変換回路の高電圧側トランジスタは、入力された信号に基づいて駆動される第１のトランジスタと、前記制御回路からの制御信号に基づいて駆動される第２のトランジスタとからなることを特徴とする請求項３記載のレベルシフタ回路。
【請求項５】
前記複数のトランジスタは、前記制御回路からの制御信号に応じて、入力された信号に基づいて駆動されるか否かを選択的に切り替えられることを特徴とする請求項３記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧を異なる電圧の出力信号に変換するレベルシフタ回路に関する。
【背景技術】
【０００２】
電圧が異なる複数の電源で動作するＬＳＩ等の半導体回路においては、信号（クロック、データ等）の振幅変換を行う、すなわち入力信号をその電圧とは異なる電圧の出力信号に電圧変換するレベルシフタ回路を備えている。従来、様々なレベルシフタ回路の構成が提案されている（例えば、特許文献１、非特許文献１参照。）。
【０００３】
レベルシフタ回路は、例えば図８に示す従来の回路構成例のように、低電圧（ＶDDL）側のトランジスタ（図８に示す例ではＮＭＯＳトランジスタＱ８１、Ｑ８３）と、高電圧（ＶDDH）側のトランジスタ（図８に示す例ではＰＭＯＳトランジスタＱ８２、Ｑ８４）とを組み合わせて構成される。図８に示すレベルシフタ回路は、入力端子ＩＮに入力される低電圧（ＶDDL）駆動の入力信号を高電圧（ＶDDH）駆動の出力信号に変換して出力端子ＯＵＴより出力する。
【０００４】
図８において、入力端子ＩＮに入力されている入力信号がハイレベル（“Ｈ”）である場合、インバータ８１の出力はローレベル（“Ｌ”）であり、インバータ８２の出力は“Ｈ”である。したがって、トランジスタＱ８２、Ｑ８３がオン状態、トランジスタＱ８１、Ｑ８４がオフ状態になり、“Ｌ”の出力信号が出力端子ＯＵＴより出力される。一方、入力信号が“Ｌ”である場合には、トランジスタＱ８１、Ｑ８４がオン状態、トランジスタＱ８２、Ｑ８３がオフ状態になり、“Ｈ”の出力信号が出力される。
【０００５】
【特許文献１】特開平６−１４０８８６号公報
【非特許文献１】F.Ishihara et al., “Level Conversion for Dual-Supply Systems”, IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, Vol.12, No.2, Feb. 2004, pp.185-195
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図８に示した従来のレベルシフタ回路において、入力端子ＩＮに入力される入力信号が“Ｈ”から“Ｌ”に変化する場合、インバータ８１の出力が“Ｌ”から“Ｈ”に変化した直後は、トランジスタＱ８３のドレインとトランジスタＱ８４のドレインとの接続点（ノードＮ８２）は、まだ“Ｌ”である。したがって、インバータ８１の出力が“Ｌ”から“Ｈ”に変化した直後においては、トランジスタＱ８１、Ｑ８２がともにオン状態となり、トランジスタＱ８１は、トランジスタＱ８１のドレインとトランジスタＱ８２のドレインとの接続点（ノードＮ８１）の電位を“Ｌ”にしようとし、トランジスタＱ８２はノードＮ８１の電位を“Ｈ”にしようと動作する。
【０００７】
このときのトランジスタＱ８１の電流駆動能力が、トランジスタＱ８２の電流駆動能力に勝れば、ノードＮ８１の電位は“Ｌ”になる。それに対して、トランジスタＱ８１の電流駆動能力が相対的に低くなり、又はトランジスタＱ８２の電流駆動能力が相対的に高くなることで、トランジスタＱ８１の電流駆動能力とトランジスタＱ８２の電流駆動能力とのバランスが悪化すると、ノードＮ８１の電位を“Ｌ”にすることができなくなる。この場合には、入力信号が“Ｈ”から“Ｌ”に変化しても出力信号が“Ｌ”から“Ｈ”に変化せず、後段に接続される回路が誤動作するおそれがある。
【０００８】
このような低電圧（ＶDDL）側トランジスタの電流駆動能力と高電圧（ＶDDH）側トランジスタの電流駆動能力とのバランスの悪化は、プロセスバラツキによってトランジスタの性能がＴｙｐｉｃａｌ値からずれた場合に発生する。プロセスバラツキによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの特性が逆方向に変動することもあり、そのような場合にはレベルシフタ回路としての動作の保証が難しい。
【０００９】
本発明は、プロセスバラツキによる特性の変動があっても、誤動作することなく電圧変換を行うレベルシフタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のレベルシフタ回路は、高電圧側トランジスタと低電圧側トランジスタとが接続されてなる内部回路を有するレベル変換回路と、高電圧側トランジスタに制御信号を出力してその電流駆動能力を制御する制御回路とを備える。制御回路は、高電圧側トランジスタ及び低電圧側トランジスタがともにオンである状態で高電圧側トランジスタと低電圧側トランジスタとの接続点の電圧がローレベルになるように高電圧側トランジスタの電流駆動能力を制御する。
【発明の効果】
【００１１】
本発明によれば、制御信号によって高電圧側トランジスタの電流駆動能力を制御することにより、プロセスバラツキによる特性の変動があっても、高電圧側トランジスタの電流駆動能力を調整し、特性の変動による動作への影響を緩和することができる。したがってプロセスバラツキによる特性の変動があっても、高電圧側トランジスタと低電圧側トランジスタとの電流駆動能力のバランスが悪化することを防止し、安定した動作を実現するレベルシフト回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態におけるレベルシフタ回路の構成例を示す回路図である。
第１の実施形態におけるレベルシフタ回路は、インバータ１１、１２、制御回路１３、ＮＭＯＳトランジスタ（低電圧（ＶDDL）側トランジスタ）Ｑ１１、Ｑ１４、及びＰＭＯＳトランジスタ（高電圧（ＶDDH）側トランジスタ）Ｑ１２、Ｑ１３、Ｑ１５、Ｑ１６を有する。
【００１４】
第１の実施形態におけるレベルシフタ回路は、低電圧（ＶDDL）側トランジスタとしてのＮＭＯＳトランジスタＱ１１（Ｑ１４）と高電圧（ＶDDH）側トランジスタとしてのＰＭＯＳトランジスタＱ１２、Ｑ１３（Ｑ１５、Ｑ１６）とが接続されてなる回路を有する。第１の実施形態におけるレベルシフタ回路は、インバータ１１、１２、ＮＭＯＳトランジスタＱ１１、Ｑ１４、及びＰＭＯＳトランジスタＱ１２、Ｑ１３、Ｑ１５、Ｑ１６によりレベル変換回路を構成し、入力端子ＩＮに入力される低電圧（ＶDDL）駆動の入力信号を高電圧（ＶDDH）駆動の出力信号に変換して出力端子ＯＵＴより出力する。
【００１５】
インバータ１１、１２は、低電圧（ＶDDL）の電源で動作する。インバータ１１の入力端は入力端子ＩＮに接続され、インバータ１２の入力端はインバータ１１の出力端に接続される。
【００１６】
ＮＯＳトランジスタＱ１１は、ゲートがインバータ１１の出力端に接続され、ソースが基準電位（例えばグラウンドレベル）に対して接続される。また、ＮＯＳトランジスタＱ１１のドレインとＰＭＯＳトランジスタＱ１２、Ｑ１３のドレインとが接続される。ＮＯＳトランジスタＱ１１のドレインとＰＭＯＳトランジスタＱ１２、Ｑ１３のドレインとの接続点をノードＮ１１とする。
【００１７】
同様に、ＮＯＳトランジスタＱ１４は、ゲートがインバータ１２の出力端に接続され、ソースが基準電位に対して接続される。また、ＮＯＳトランジスタＱ１４のドレインとＰＭＯＳトランジスタＱ１５、Ｑ１６のドレインとが接続される。ＮＯＳトランジスタＱ１４のドレインとＰＭＯＳトランジスタＱ１５、Ｑ１６のドレインとの接続点をノードＮ１２とする。出力端子ＯＵＴは、ノードＮ１２に接続される。
【００１８】
ＰＭＯＳトランジスタＱ１２は、ゲートがノードＮ１２に接続され、ソースに高電圧（ＶDDH）が供給される。また、ＰＭＯＳトランジスタＱ１３は、ゲートに制御回路１３からの制御信号ＣＴＬが供給され、ソースに高電圧（ＶDDH）が供給される。
【００１９】
同様に、ＰＭＯＳトランジスタＱ１５は、ゲートがノードＮ１１に接続され、ソースに高電圧（ＶDDH）が供給される。また、ＰＭＯＳトランジスタＱ１６は、ゲートに制御回路１３からの制御信号ＣＴＬが供給され、ソースに高電圧（ＶDDH）が供給される。
【００２０】
制御回路１３は、制御信号ＣＴＬによってＰＭＯＳトランジスタＱ１３、Ｑ１６を制御する。本実施形態では、制御回路１３は、制御信号ＣＴＬとしてバイアス信号（バイアス電圧）をＰＭＯＳトランジスタＱ１３、Ｑ１６に出力する。
【００２１】
ここで、ＰＭＯＳトランジスタＱ１２、Ｑ１５は、それぞれノードＮ１２、Ｎ１１の電位によって制御される、言い換えれば入力端子ＩＮより入力された入力信号に基づいて駆動されるものであり、図８に示した従来例におけるＰＭＯＳトランジスタＱ８２、Ｑ８４に相当する。また、ＰＭＯＳトランジスタＱ１３、Ｑ１６は、制御信号ＣＴＬによって制御され、詳細には制御信号ＣＴＬとして供給されるバイアス電圧に基づいて駆動され、レベルシフタ回路における高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。
【００２２】
このように、本実施形態では、制御信号（バイアス電圧）ＣＴＬによりＰＭＯＳトランジスタＱ１３、Ｑ１６を制御して、レベルシフタ回路における高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。これにより、プロセスバラツキによるトランジスタ特性の変動を緩和して低電圧（ＶDDL）側と高電圧（ＶDDH）側との電流駆動能力のバランスが悪化することを防止し、安定した電圧変換動作を実現する。
【００２３】
なお、ＰＭＯＳトランジスタＱ１２、Ｑ１５のサイズ及びＰＭＯＳトランジスタＱ１３、Ｑ１６のサイズは任意であり、サイズが異なっていても良い。しかし、ＰＭＯＳトランジスタＱ１３（Ｑ１６）に制御信号ＣＴＬが印加されている状態で、ＮＭＯＳトランジスタＱ１１（Ｑ１４）及びＰＭＯＳトランジスタＱ１２（Ｑ１５）がともにオン状態になった場合に、ノードＮ１１（Ｎ１２）の電位を“Ｌ”にできるようにトランジスタＱ１１、Ｑ１２、Ｑ１３（Ｑ１４、Ｑ１５、Ｑ１６）のサイズ（電流駆動能力）を調整し構成されている。
【００２４】
図２は、第１の実施形態における制御回路１３の構成例を示す回路図である。
図２に示すように制御回路１３は、コンパレータ２１、ＮＭＯＳトランジスタＱ２１、Ｑ２４、及びＰＭＯＳトランジスタＱ２２、Ｑ２３、Ｑ２５を有する。ここで、ＮＭＯＳトランジスタＱ２１、Ｑ２４は、図１に示したＮＭＯＳトランジスタＱ１１（Ｑ１４）と同じサイズ（電流駆動能力）のトランジスタである。また、ＰＭＯＳトランジスタＱ２２、Ｑ２５は、図１に示したＰＭＯＳトランジスタＱ１２（Ｑ１５）と同じサイズ（電流駆動能力）のトランジスタであり、ＰＭＯＳトランジスタＱ２３は、図１に示したＰＭＯＳトランジスタＱ１３（Ｑ１６）と同じサイズ（電流駆動能力）のトランジスタである。
【００２５】
ＮＭＯＳトランジスタＱ２１及びＰＭＯＳトランジスタＱ２２、Ｑ２３からなる回路は、図１に示したＮＭＯＳトランジスタＱ１１（Ｑ１４）及びＰＭＯＳトランジスタＱ１２、Ｑ１３（Ｑ１５、Ｑ１６）からなる回路のレプリカ回路を構成する。ＮＭＯＳトランジスタＱ２１のソースは基準電位に対して接続され、ＰＭＯＳトランジスタＱ２２、Ｑ２３のソースには高電圧（ＶDDH）が供給される。また、ＮＯＳトランジスタＱ２１のドレインとＰＭＯＳトランジスタＱ２２、Ｑ２３のドレインとが接続され、その接続点（ノードＮ２１）がコンパレータ２１の第１の入力端に接続される。ＰＭＯＳトランジスタＱ２３のゲートには、コンパレータ２１の出力である制御信号ＣＴＬが供給される。
【００２６】
また、ＮＭＯＳトランジスタＱ２４のソースは基準電位に対して接続され、ＰＭＯＳトランジスタＱ２５のソースには高電圧（ＶDDH）が供給される。また、ＮＯＳトランジスタＱ２４のドレインとＰＭＯＳトランジスタＱ２５のドレインとが接続され、その接続点がコンパレータ２１の第２の入力端に接続されるとともにトランジスタＱ２４、Ｑ２５のゲートにそれぞれ接続される。すなわち、コンパレータ２１の第２の入力端には、トランジスタＱ２４、Ｑ２５により構成されるインバータのしきい値電圧（論理判定のしきい値電圧）が供給される。
【００２７】
ここで制御回路１３は、上述したように図１に示したトランジスタＱ１１とＱ１２（Ｑ１４とＱ１５）がともにオン状態となった場合に、ノードＮ１１（Ｎ１２）の電位を“Ｌ”にすることができるようにトランジスタＱ１３（Ｑ１６）を制御する。そこで、制御回路１３では、図１に示したＮＭＯＳトランジスタＱ１１（Ｑ１４）及びＰＭＯＳトランジスタＱ１２、Ｑ１３（Ｑ１５、Ｑ１６）からなる回路のレプリカ回路であるＮＭＯＳトランジスタＱ２１及びＰＭＯＳトランジスタＱ２２、Ｑ２３からなる回路において、ＮＭＯＳトランジスタＱ２１のゲートに低電圧（ＶDDL）を供給し、かつＰＭＯＳトランジスタＱ２２のゲートを基準電位に対して接続する。
【００２８】
これにより、トランジスタＱ２１、Ｑ２２をともにオン状態にして、図１に示したトランジスタＱ１１とＱ１２（Ｑ１４とＱ１５）がともにオン状態となった場合と等価の状態を実現する。そして、コンパレータ２１が、ＮＯＳトランジスタＱ２１のドレインとＰＭＯＳトランジスタＱ２２、Ｑ２３のドレインとの接続点（ノードＮ２１）の電圧（第１の入力端の入力電圧）と、第２の入力端の入力電圧とを比較する。この比較結果に応じて、コンパレータ２１は、ノードＮ２１の電圧が“Ｌ”となるように、制御信号ＣＴＬによりＰＭＯＳトランジスタＱ２３を制御して電流駆動能力を調整する。
【００２９】
第１の実施形態におけるレベルシフタ回路の動作について説明する。
まず、入力端子ＩＮに入力されている入力信号が“Ｈ”である場合、インバータ１１、１２の出力は、それぞれ“Ｌ”、“Ｈ”である。したがって、トランジスタＱ１２、Ｑ１４がオン状態、トランジスタＱ１１、Ｑ１５がオフ状態になり、“Ｌ”の出力信号が出力端子ＯＵＴより出力される。
【００３０】
入力端子ＩＮに入力される入力信号が“Ｈ”から“Ｌ”に変化すると、インバータ１１の出力が“Ｌ”から“Ｈ”に変化するが、その変化の直後は、まだノードＮ１２は“Ｌ”である。したがって、入力信号が“Ｈ”から“Ｌ”に変化した直後においては、トランジスタＱ１１、Ｑ１２がともにオン状態となる。ここで本実施形態では、上述したように高電圧（ＶDDH）側トランジスタの電流駆動能力を制御しているので、トランジスタＱ１１、Ｑ１２がともにオン状態になった場合に、ノードＮ１１の電圧は“Ｌ”となる。その結果によりトランジスタＱ１５がオン状態になるとともに、入力信号に応じてトランジスタＱ１４がオフ状態になり、ノードＮ１２の電圧が“Ｈ”となる。これにより、“Ｈ”の出力信号が出力端子ＯＵＴより出力されるとともに、トランジスタＱ１２がオフ状態になる。
【００３１】
第１の実施形態によれば、制御回路１３にて生成された制御信号ＣＴＬをＰＭＯＳトランジスタＱ１３、Ｑ１６にそれぞれ供給して、ＰＭＯＳトランジスタＱ１３、Ｑ１６を制御しレベルシフタ回路における高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。これにより、プロセスバラツキによる特性の変動があっても、その変動による動作への影響を緩和することができ、レベルシフタ回路における低電圧（ＶDDL）側トランジスタと高電圧（ＶDDH）側トランジスタとの電流駆動能力のバランスが悪化することを防止して安定した電圧変換動作を実現することができる。
【００３２】
例えば、図７に示すように、本実施形態によればプロセスバラツキによる特性変動が大きいＷｏｒｓｔプロセス条件であっても低電圧（ＶDDL）側トランジスタと高電圧（ＶDDH）側トランジスタとの電流駆動能力のバランスを保ち安定した電圧変換動作を実現することができる。図７は、第１の実施形態におけるレベルシフタ回路での電圧波形を示す図であり、図７（Ａ）に示したレベルシフタ回路７１への入力信号ＳＩＧ１、レベルシフタ回路７１の出力信号ＳＩＧ２、インバータ７２の出力信号ＳＩＧ３、及びレベルシフタ回路７１内で制御信号ＣＴＬとして供給されるバイアスの各々の電圧波形を図７（Ｂ）に示している。なお、図７（Ｂ）において、ＳａはＴｙｐｉｃａｌプロセス条件での電圧波形を示しており、ＳｂはＷｏｒｓｔプロセス条件でかつ電流駆動能力の調整を行っていない場合の電圧波形を示しており、ＳｃはＷｏｒｓｔプロセス条件でかつ電流駆動能力の調整を行った場合の電圧波形を示している。
【００３３】
なお、図２に示した制御回路１３においては、コンパレータ２１の第２の入力端にトランジスタＱ２４、Ｑ２５により構成されるインバータのしきい値電圧（論理判定のしきい値電圧）を供給するようにしているが、図３に示すように抵抗分割により所定の電圧を生成して供給するようにしても良い。
【００３４】
図３は、第１の実施形態における制御回路１３の他の構成例を示す回路図である。この図３において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。電圧ＶＲＥＦと基準電位（ここでは、グラウンド：０Ｖとする）との間に抵抗Ｒ１、Ｒ２を直列接続し、抵抗Ｒ１、Ｒ２の接続点をコンパレータ２１の第２の入力端に接続する。このように構成した場合には、コンパレータ２１の第２の入力端に（Ｒ２×ＶＲＥＦ）／（Ｒ１＋Ｒ２）の電圧が供給されるので、この電圧（Ｒ２×ＶＲＥＦ）／（Ｒ１＋Ｒ２）が“Ｌ”に対応する電圧となるよう抵抗Ｒ１とＲ２の抵抗値を予め設定すれば良い。
【００３５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図４は、第２の実施形態におけるレベルシフタ回路の構成例を示す回路図である。
第２の実施形態におけるレベルシフタ回路は、インバータ４１、４３、コンパレータ４２、ＮＭＯＳトランジスタＱ４１、Ｑ４４、Ｑ４７、ＰＭＯＳトランジスタＱ４２，Ｑ４３、Ｑ４５、Ｑ４６、Ｑ４８、Ｑ４９、及び抵抗Ｒ１、Ｒ２を有する。図４に示す第２の実施形態におけるレベルシフタ回路は、入力端子ＩＮに入力される低電圧（ＶDDL）駆動の入力信号を高電圧（ＶDDH）駆動の出力信号に変換して出力端子ＯＵＴより出力する。
【００３６】
インバータ４１、低電圧（ＶDDL）側トランジスタとしてのＮＭＯＳトランジスタＱ４１、Ｑ４４、及び高電圧（ＶDDH）側トランジスタとしてのＰＭＯＳトランジスタＱ４２、Ｑ４３、Ｑ４５、Ｑ４６により低電圧（ＶDDL）駆動の入力信号を高電圧（ＶDDH）駆動の出力信号に変換するレベル変換回路４４が構成される。また、コンパレータ４２、インバータ４３、ＮＭＯＳトランジスタＱ４７、ＰＭＯＳトランジスタＱ４８、Ｑ４９、及び抵抗Ｒ１、Ｒ２により制御回路４５が構成される。
【００３７】
インバータ４１は、低電圧（ＶDDL）の電源で動作する。インバータ４１の入力端は、入力端子ＩＮに接続される。
ＮＯＳトランジスタＱ４１は、ソースがインバータ４１の出力端に接続され、ゲートに低電圧（ＶDDL）が供給される。また、ＮＯＳトランジスタＱ４１のドレインとＰＭＯＳトランジスタＱ４２、Ｑ４３のドレインとが接続される。ＮＯＳトランジスタＱ４１のドレインとＰＭＯＳトランジスタＱ４２、Ｑ４３のドレインとの接続点をノードＮ４１とする。
【００３８】
ＮＯＳトランジスタＱ４４は、ゲートがインバータ４１の出力端に接続され、ソースが基準電位に対して接続される。また、ＮＯＳトランジスタＱ４４のドレインとＰＭＯＳトランジスタＱ４５、Ｑ４６のドレインとが接続される。ＮＯＳトランジスタＱ４４のドレインとＰＭＯＳトランジスタＱ４５、Ｑ４６のドレインとの接続点をノードＮ４２とする。出力端子ＯＵＴは、ノードＮ４２に接続される。
【００３９】
ＰＭＯＳトランジスタＱ４２のゲートがノードＮ４２に接続され、ＰＭＯＳトランジスタＱ４３のゲートには制御信号ＣＴＬが供給され、ＰＭＯＳトランジスタＱ４２、Ｑ４３のソースには高電圧（ＶDDH）が供給される。同様に、ＰＭＯＳトランジスタＱ４５のゲートがノードＮ４１に接続され、ＰＭＯＳトランジスタＱ４６のゲートには制御信号ＣＴＬが供給され、ＰＭＯＳトランジスタＱ４５、Ｑ４６のソースには高電圧（ＶDDH）が供給される。
【００４０】
すなわち、ＰＭＯＳトランジスタＱ４２、Ｑ４５は、それぞれノードＮ４２、Ｎ４１の電位によって制御される、言い換えれば入力端子ＩＮより入力された入力信号に基づいて駆動される。また、ＰＭＯＳトランジスタＱ４３、Ｑ４６は、制御信号ＣＴＬによって制御され、詳細には制御信号ＣＴＬとして供給されるバイアス電圧に基づいて駆動され、レベルシフタ回路における高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。本実施形態においても制御信号ＣＴＬは、バイアス信号（バイアス電圧）である。
【００４１】
ここで、トランジスタＱ４１、Ｑ４２、Ｑ４３（Ｑ４４、Ｑ４５、Ｑ４６）のサイズ（電流駆動能力）は、ＰＭＯＳトランジスタＱ４３（Ｑ４６）に制御信号ＣＴＬが印加されている状態で、ＮＭＯＳトランジスタＱ４１（Ｑ４４）及びＰＭＯＳトランジスタＱ４２（Ｑ４５）がともにオン状態になった場合にノードＮ４１（Ｎ４２）の電位を“Ｌ”にできるように調整し構成されている。
【００４２】
インバータ４３、ＮＭＯＳトランジスタＱ４７及びＰＭＯＳトランジスタＱ４８、Ｑ４９からなる回路は、インバータ４１、ＮＭＯＳトランジスタＱ４１及びＰＭＯＳトランジスタＱ４２、Ｑ４３からなる回路のレプリカ回路を構成する。
【００４３】
インバータ４３は、低電圧（ＶDDL）の電源で動作し、入力端には低電圧（ＶDDL）が供給される。ＮＯＳトランジスタＱ４７は、ソースがインバータ４３の出力端に接続され、ゲートに低電圧（ＶDDL）が供給される。ＰＭＯＳトランジスタＱ４８のゲートが基準電位に対して接続され、ＰＭＯＳトランジスタＱ４９のゲートには制御信号ＣＴＬが供給され、ＰＭＯＳトランジスタＱ４８、Ｑ４９のソースには高電圧（ＶDDH）が供給される。また、ＮＯＳトランジスタＱ４７のドレインとＰＭＯＳトランジスタＱ４８、Ｑ４９のドレインとが接続され、その接続点（ノードＮ４３）がコンパレータ４２の第１の入力端に接続される。
【００４４】
抵抗Ｒ１、Ｒ２は、電圧ＶＲＥＦと基準電位（ここでは、グラウンド：０Ｖとする）との間に直列接続され、抵抗Ｒ１、Ｒ２の接続点がコンパレータ４２の第２の入力端に接続される。したがって、コンパレータ４２の第２の入力端には（Ｒ２×ＶＲＥＦ）／（Ｒ１＋Ｒ２）の電圧が供給される。なお、電圧（Ｒ２×ＶＲＥＦ）／（Ｒ１＋Ｒ２）が“Ｌ”に対応する電圧となるよう抵抗Ｒ１とＲ２の抵抗値は予め設定されている。なお、抵抗Ｒ１、Ｒ２を用いた構成に代えて、図２に示した構成と同様に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを高電圧（ＶDDH）と基準電位との間に接続し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点をコンパレータ４２の第２の入力端に接続するように構成しても良い。
【００４５】
制御回路４５においては、トランジスタＱ４７、Ｑ４８をともにオン状態にして、レベル変換回路４４のトランジスタＱ４１、Ｑ４２がともにオン状態となった場合を再現する。そして、コンパレータ４２は、第１の入力端の入力電圧と第２の入力端の入力電圧とを比較し、その結果に応じて第１の入力端の入力電圧、すなわちノードＮ４３の電圧が“Ｌ”に相当する電圧となるように制御信号ＣＴＬによってＰＭＯＳトランジスタＱ４９を制御し電流駆動能力を調整する。
【００４６】
第２の実施形態におけるレベルシフタ回路の動作について説明する。
まず、入力端子ＩＮに入力されている入力信号が“Ｌ”である場合、インバータ４１の出力は“Ｈ”である。したがって、トランジスタＱ４２、Ｑ４４がオン状態、トランジスタＱ４１、Ｑ４５がオフ状態になり、“Ｌ”の出力信号が出力端子ＯＵＴより出力される。
【００４７】
入力端子ＩＮに入力される入力信号が“Ｌ”から“Ｈ”に変化すると、インバータ４１の出力が“Ｈ”から“Ｌ”に変化するが、その変化の直後は、まだノードＮ４２は“Ｌ”である。そのため、入力信号が“Ｌ”から“Ｈ”に変化した直後においては、トランジスタＱ４１、Ｑ４２がともにオン状態となるが、高電圧（ＶDDH）側トランジスタの電流駆動能力を制御しているので、トランジスタＱ４１、Ｑ４２がともにオン状態になった場合には、ノードＮ４１の電圧は“Ｌ”となる。これにより、トランジスタＱ４５がオン状態になるとともにトランジスタＱ４４がオフ状態になり、ノードＮ１２の電圧が“Ｈ”となる。したがって、“Ｈ”の出力信号が出力端子ＯＵＴより出力されるとともに、トランジスタＱ４２がオフ状態になる。
【００４８】
第２の実施形態によれば、制御回路４５にて生成された制御信号ＣＴＬをレベル変換回路４４におけるＰＭＯＳトランジスタＱ４３、Ｑ４６にそれぞれ供給することにより高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。これにより、プロセスバラツキによる特性の変動があっても動作への影響を緩和することができ、レベルシフタ回路における低電圧（ＶDDL）側トランジスタと高電圧（ＶDDH）側トランジスタとの電流駆動能力のバランスが悪化することを防止して安定した電圧変換動作を実現することができる。
【００４９】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
以下に説明する第３の実施形態は、ディジタル信号を用いて高電圧（ＶDDH）側トランジスタの電流駆動能力の調整を行い、低電圧（ＶDDL）側トランジスタと高電圧（ＶDDH）側トランジスタとの電流駆動能力のバランスの悪化を抑制するようにしたものである。
【００５０】
図５は、第３の実施形態におけるレベルシフタ回路の構成例を示す回路図である。
第３の実施形態におけるレベルシフタ回路は、インバータ５１、制御回路５２、ＮＭＯＳトランジスタ（低電圧（ＶDDL）側トランジスタ）Ｑ５１、Ｑ５５、及びＰＭＯＳトランジスタ（高電圧（ＶDDH）側トランジスタ）Ｑ５２、Ｑ５３、Ｑ５４、Ｑ５６、Ｑ５７、Ｑ５８を有する。第３の実施形態におけるレベルシフタ回路は、入力端子ＩＮに入力される低電圧（ＶDDL）駆動の入力信号を高電圧（ＶDDH）駆動の出力信号に変換して出力端子ＯＵＴより出力する。
【００５１】
インバータ５１は、低電圧（ＶDDL）の電源で動作する。インバータ５１の入力端は、入力端子ＩＮに接続される。
ＮＯＳトランジスタＱ５１は、ゲートに低電圧（ＶDDL）が供給され、ソースがインバータ５１の出力端に接続され、ドレインがノードＮ５１に接続される。ＮＯＳトランジスタＱ５５は、ゲートがインバータ５１の出力端に接続され、ソースが基準電位に対して接続され、ドレインがノードＮ５２に接続される。
【００５２】
ＰＭＯＳトランジスタＱ５２、Ｑ５３、Ｑ５４は、ソースに高電圧（ＶDDH）が供給され、ドレインがノードＮ５１に接続される。ＰＭＯＳトランジスタＱ５２のゲートがノードＮ５２に接続され、ＰＭＯＳトランジスタＱ５３のゲートがスイッチＳＷ５１を介してノードＮ５２に接続され、ＰＭＯＳトランジスタＱ５４のゲートがスイッチＳＷ５２を介してノードＮ５２に接続される。
【００５３】
同様に、ＰＭＯＳトランジスタＱ５６、Ｑ５７、Ｑ５８は、ソースに高電圧（ＶDDH）が供給され、ドレインがノードＮ５２に接続される。ＰＭＯＳトランジスタＱ５６のゲートがノードＮ５１に接続され、ＰＭＯＳトランジスタＱ５７のゲートがスイッチＳＷ５３を介してノードＮ５１に接続され、ＰＭＯＳトランジスタＱ５８のゲートがスイッチＳＷ５４を介してノードＮ５１に接続される。
【００５４】
制御回路５２は、高電圧（ＶDDH）側トランジスタの電流駆動能力を調整するための制御信号ＣＴＬ１、ＣＴＬ２を生成し出力する。本実施形態では、制御信号ＣＴＬ１、ＣＴＬ２はそれぞれディジタル信号である。スイッチＳＷ５１、ＳＷ５３は、制御回路５２からの制御信号ＣＴＬ１によってオン／オフ制御され、スイッチＳＷ５２、ＳＷ５４は、制御回路５２からの制御信号ＣＴＬ２によってオン／オフ制御される。すなわち、本実施形態においては、制御信号ＣＴＬ１、ＣＴＬ２によって、ＰＭＯＳトランジスタＱ５２〜Ｑ５４、Ｑ５６〜Ｑ５８のうちどのトランジスタを入力信号に基づいて駆動するかが選択的に切り替えられる。
出力端子ＯＵＴは、ノードＮ５２に接続される。
【００５５】
図６は、制御回路５２の構成例を示す回路図である。
図６に示すように制御回路５２は、インバータ６１、コンパレータ６２、６３、ＮＭＯＳトランジスタＱ６１、ＰＭＯＳトランジスタＱ６２、Ｑ６３、Ｑ６４、及びスイッチＳＷ６１、ＳＷ６２を有する。インバータ６１、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ６２〜Ｑ６４からなる回路は、図５に示したインバータ５１、ＮＭＯＳトランジスタＱ５１及びＰＭＯＳトランジスタＱ５２〜Ｑ５４からなる回路のレプリカ回路を構成する。
【００５６】
インバータ６１は、低電圧（ＶDDL）の電源で動作し、入力端には低電圧（ＶDDL）が供給される。ＮＯＳトランジスタＱ６１は、ゲートに低電圧（ＶDDL）が供給され、ソースがインバータ６１の出力端に接続され、ドレインがノードＮ６１に接続される。ＰＭＯＳトランジスタＱ６２、Ｑ６３、Ｑ６４は、ソースに高電圧（ＶDDH）が供給され、ドレインがノードＮ６１に接続される。ＰＭＯＳトランジスタＱ６２のゲートが基準電位に対して接続され、ＰＭＯＳトランジスタＱ６３のゲートがスイッチＳＷ６１を介して基準電位に対し接続され、ＰＭＯＳトランジスタＱ６４のゲートがスイッチＳＷ６２を介して基準電位に対し接続される。
【００５７】
コンパレータ６２、６３の第１の入力端はノードＮ６１に接続され、コンパレータ６２の第２の入力端には第１の参照電位ＶＲＥＦ１が供給され、コンパレータ６３の第２の入力端には第２の参照電位ＶＲＥＦ２が供給される。コンパレータ６２、６３の各々の出力は、制御信号ＣＴＬ１、ＣＴＬ２として出力される。スイッチＳＷ６１は制御信号ＣＴＬ１によってオン／オフ制御され、スイッチＳＷ６２は制御信号ＣＴＬ２によってオン／オフ制御される。
【００５８】
なお、第３の実施形態におけるレベルシフタ回路の動作は、制御信号ＣＴＬ１、ＣＴＬ２に応じてＰＭＯＳトランジスタＱ５２〜Ｑ５４、Ｑ５６〜Ｑ５８のうちどのトランジスタを動作させるかを制御することにより電流駆動能力を調整する点が異なるだけで、レベルシフトに係る基本動作については第２の実施形態と同様である。
【００５９】
第３の実施形態によれば、制御回路５２にて生成された制御信号ＣＴＬ１、ＣＴＬ２に応じてＰＭＯＳトランジスタＱ５２〜Ｑ５４、Ｑ５６〜Ｑ５８の内のどのトランジスタを動作させるかを制御し高電圧（ＶDDH）側トランジスタの電流駆動能力を調整する。これにより、プロセスバラツキによる特性の変動があっても、その変動による動作への影響を緩和することができ、安定した電圧変換動作を実現することができる。
【００６０】
なお、図５及び図６においては、高電圧（ＶDDH）側トランジスタが３つのＰＭＯＳトランジスタからなる構成を一例として示しているが、これに限定されるものではなく、高電圧（ＶDDH）側トランジスタを構成するトランジスタの数は複数であれば良く任意である。
【００６１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００６２】
【図１】第１の実施形態におけるレベルシフタ回路の構成例を示す図である。
【図２】第１の実施形態における制御回路の構成例を示す図である。
【図３】第１の実施形態における制御回路の他の構成例を示す図である。
【図４】第２の実施形態におけるレベルシフタ回路の構成例を示す図である。
【図５】第３の実施形態におけるレベルシフタ回路の構成例を示す図である。
【図６】第３の実施形態における制御回路の他の構成例を示す図である。
【図７】本実施形態におけるレベルシフタ回路での電圧波形を示す図である。
【図８】従来のレベルシフタ回路の構成を示す図である。
【符号の説明】
【００６３】
１１、１２、４１  インバータ
１３、４５  制御回路
ＩＮ  入力端子
ＯＵＴ  出力端子
Ｑ１１、Ｑ１４、Ｑ４１、Ｑ４４  ＮＭＯＳトランジスタ
Ｑ１２、Ｑ１３、Ｑ１５、Ｑ１６、Ｑ４２、Ｑ４３、Ｑ４５、Ｑ４６  ＰＭＯＳトランジスタ
【図１】
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【図２】
0005088117.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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