(57)【特許請求の範囲】
【請求項１】
単結晶シリコン半導体基板（１６）を用意する工程と、
前記基板（１６）上に第１シリコン酸化膜（２８）を形成するために前記シリコン基板（１６）を熱酸化する工程と、
前記第１シリコン酸化膜（２８）上にシリコン窒化膜（３０）を形成する工程と、
高温酸化膜成膜法を使用して前記シリコン窒化膜（３０）上に第２シリコン酸化膜（３２）を成膜させる工程とを有し、
前記シリコン窒化膜（３０）は、０．５乃至２標準リットル毎分（ｓｌｐｍ）のアンモニアと、シラン及びジクロロシランの群から選択される２０乃至５０標準立方センチメートル毎分（ｓｃｃｍ）の第２ガスとを用いた急速熱化学気相成長を使用して形成され、
かつ、前記高温酸化膜成膜法は、前記シリコン窒化膜（３０）内に少なくとも２つの電荷絶縁領域を保つために、７００乃至８００℃の温度で行われ、
前記少なくとも２つの電荷絶縁領域は、前記シリコン窒化膜（３０）と前記シリコン酸化膜（３２）とを大気に曝すことなく続けて形成することにより前記シリコン窒化膜（３０）内に保たれることを含むことを特徴とする２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【請求項２】
前記第２シリコン酸化膜（３２）を成膜させる工程は、亜酸化窒素と、前記第２ガスとを使用する低圧化学気相成長を含む、請求項１に記載の製造方法。
【請求項３】
前記第２シリコン酸化膜（３２）を成膜させる工程は、０．５乃至２ｓｌｐｍの亜酸化窒素と、１０乃至約５０ｓｃｃｍの前記第２ガスとを使用する低圧化学気相成長を含む、請求項２に記載の２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【請求項４】
前記第２シリコン酸化膜（３２）を成膜させる工程は、亜酸化窒素とジクロロシランとの量の比が１０：１乃至２００：１の低圧化学気相成長を含む、請求項２又は３に記載の２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【請求項５】
前記第２シリコン酸化膜（３２）を成膜させる工程は、急速熱化学気相成長を含む、請求項１に記載の２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【請求項６】
前記第２シリコン酸化膜（３２）を成膜させる工程は、１乃至約３ｓｌｐｍの亜酸化窒素と２５乃至７５ｓｃｃｍのジクロロシランとを使用して５０乃至１５０Åの厚さを有する前記第２シリコン酸化膜（３２）を形成する急速熱化学気相成長を含む、請求項５に記載の２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【請求項７】
前記第２シリコン酸化膜（３２）を成膜させる工程は、亜酸化窒素とジクロロシランとの量の比が１３：１乃至１２０：１の急速熱化学気相成長を含む、請求項５又は６に記載の２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、広くは半導体デバイスの製造方法に関し、より詳細には２ビットＥＥＰＲＯＭデバイスの製造方法に関する。
【０００２】
（背景技術）
現在、不揮発性記憶装置は、電力遮断時の情報保持を必要とする電子部品に広く使用されている。不揮発性記憶装置には、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ−Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ−Ｅｒａｓａｂｌｅ−Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）デバイスがある。
【０００３】
ＥＥＰＲＯＭデバイスは、電気的に書き込み及び消去が可能であるという点で他の不揮発性記憶装置とは異なっている。フラッシュＥＥＰＲＯＭデバイスは、メモリセルに対し電気的な書き込み及び消去が可能であるという点でＥＥＰＲＯＭと類似している。しかしながら、ＥＥＰＲＯＭは、単一電流パルスにより、デバイス内の全てのメモリセルを消去することが可能である。
【０００４】
典型的に、ＥＥＰＲＯＭデバイスは、電荷を蓄積させる浮遊ゲート電極を有している。浮遊ゲート電極は、半導体基板においてソース領域とドレイン領域との間に存在するチャネル領域上に位置している。浮遊ゲート電極は、ソース領域及びドレイン領域と共に、エンハンスメント型トランジスタを構成するものである。浮遊ゲート電極に電荷を蓄積することにより、エンハンスメント型トランジスタの閾値電圧は相対的に高値となる。
【０００５】
これに対して、浮遊ゲート電極から電荷が除去されると、エンハンスメント型トランジスタの閾値電圧は相対的に低値となる。エンハンスメント型トランジスタの閾値レベルは、ゲート及びドレインに適当な電圧を印加してトランジスタを起動させる際にトランジスタ内に流れる電流量を決定するものである。閾値電圧が高い場合、トランジスタ内に電流は流れず、この状態は論理０状態として定義される。これに対して、閾値電圧が低い場合、トランジスタ内に電流が流れ、この状態は論理１状態として定義される。
【０００６】
フラッシュＥＥＰＲＯＭデバイスにおいて、電子は、エンハンスメント型トランジスタのチャネル領域の真上に存在する誘電体層を介して浮遊ゲート電極へ移動する。電子の移動は、ホットエレクトロン方式又はＦＮトンネル方式いずれかにより開始される。いずれの電子移動方式においても、真上にある制御ゲート電極によって浮遊ゲートに電圧が印加される。
【０００７】
制御ゲート電極は、該制御ゲート電極に印加された電圧が浮遊ゲート電極と結合するように、該浮遊ゲート電極と容量結合してなる。フラッシュＥＥＰＲＯＭデバイスは、制御ゲート電極に高い正電圧を印加し、それより低い正電圧をドレイン領域に印加することにより、チャネル領域から浮遊ゲート電極へ電子が移動し書き込みされるものである。
【０００８】
フラッシュＥＥＰＲＯＭデバイスは、制御ゲート電極を接地し、エンハンスメント型トランジスタのソース領域又はドレイン領域いずれかに高い正電圧を印加することによりが消去されるものである。消去電圧条件下において、電子は浮遊ゲート電極を出て、半導体基板におけるソース領域又はドレイン領域いずれかに移動する。
【０００９】
ＥＥＰＲＯＭデバイス技術における製品開発研究は、書き込み速度の向上、書き込み電圧及び読取り電圧の低減、データ保持時間の延長、セル消去時間の短縮並びにセル寸法の縮小に焦点が当てられてきた。前記研究目標の多くは、浮遊ゲート電極の材料及び製造工程の開発によって対処しうるものである。近年の開発研究は、浮遊ゲート電極製造に使用する誘電材料に焦点が置かれている。ニ酸化ケイ素と組み合わせた窒化ケイ素は、電荷を蓄積するに十分な電気特性を維持しながら、エンハンスメント型トランジスタのチャネル領域と制御ゲート電極との間を好適に誘電分離することが知られている。
【００１０】
重要な浮遊ゲート電極製造用誘電材料の一つとして、酸化膜−窒化膜−酸化膜（ＯＮＯ）構造がある。書き込み中、電荷は、基板からＯＮＯ構造のシリコン窒化膜へ移動する。電圧がゲート及びドレインに印加されると、鉛直及び水平方向の電界が発生し、この電界がチャネルの長さ沿いに電子を加速する。電子がチャネル沿いに移動するとき、それらの一部は基底二酸化ケイ素層のポテンシャル障壁を飛び越えるに十分なエネルギーを得て、シリコン窒化膜に捕獲される。
【００１１】
電界はドレイン近傍で最も強力であるので、電子はドレイン領域近傍に捕獲される。ソース及びドレインに印加する電位を反転させると、電子はチャネル沿いを反対方向に移動し、ソース領域近傍のシリコン窒化膜層に注入される。シリコン窒化膜は導電性ではないので、シリコン窒化膜層に導入された電荷は局在化状態を維持する傾向にある。したがって、電圧印加に応じて、単一連続シリコン窒化膜層内の不連続領域に電荷を蓄積することができる。
上記特徴を備えた各種記憶装置が当該分野において知られている。例えば、ＷＯ８２／４０１６２号には、請求項前文に列挙された特徴が記載されている。独国特許ＤＥ３０３２３６４号においても、酸化膜−窒化膜−酸化膜構造を含む浮遊ゲートメモリセルの製造方法が記載されている。米国特許５１０４８１９号には、従前の方法に比べ電荷保持性能が高く、制御ゲートと浮遊ゲートとの間の容量結合を向上させる、ＥＥＰＲＯＭ型デバイスにおける浮遊ポリシリコン電極と制御電極との間の酸化膜−窒化膜−酸化膜多層誘電構造の形成方法が記載されている。
【００１２】
論文「Ｔｈｉｎ  ｓｔａｃｋｅｄ  ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ  ｄｉｅｌｅｃｔｒｉｃｓ  ｆｏｒｍａｔｉｏｎ  ｂｙ  ｉｎ  ｓｉｔｕ  ｍｕｌｔｉｐｌｅ  ｒｅａｃｔｉｖｅ  ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓｉｇ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  Ｖｏｌ．５５，Ｎｏ２２．ｐ２３１３−２３１５）においては、化学気相成膜技術を使用してｉｎ  ｓｉｔｕで形成された酸化膜−窒化膜−酸化膜誘電体が記載されている。
不揮発性メモリ設計者は、シリコン窒化膜層内の電荷局在性質を利用し、ＯＮＯ層内の二つの電荷蓄積領域を利用するメモリ回路を設計してきた。この種の不揮発性記憶装置は、２ビットＥＥＰＲＯＭとして知られている。２ビットＥＥＰＲＯＭは、同一サイズのメモリアレイにおいて、従来のＥＥＰＲＯＭに比べ２倍の情報量を格納することができる。
【００１３】
左右ビットは、各メモリセルの左右領域近傍にある、物理的に異なるシリコン窒化膜内領域に格納される。次いで２ビットを同時に書き込み及び読取りすることを可能にする書き込み方法が使用される。２ビットメモリセルは、ゲートと、ソース領域又はドレイン領域とに好適な消去電圧を印加することにより個別消去することができる。
【００１４】
近年のＥＥＰＲＯＭ技術の進歩により、メモリ設計者は２ビットデータ記憶装置を使用してＥＥＰＲＯＭアレイの記憶容量を倍増させたが、上記デバイスの材料層製造においてはまだ多くの課題が存在する。特に、ＯＮＯ層内に電荷漏洩経路をもたらす可能性のある界面状態の生成を避けるために、ＯＮＯ層は慎重に製造する必要がある。したがって、２ビットＥＥＰＲＯＭデバイスに使用するＯＮＯ構造における正常な電荷分離を確実にするためには、ＯＮＯ製造技術の進歩が不可欠である。
【００１５】
（発明の開示）
本発明は、２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極を製造するプロセスに関する。ＯＮＯ浮遊ゲート電極を使用する２ビットＥＥＰＲＯＭデバイスの製造は、高品質ＯＮＯ構造の形成を必要とする。これは、２ビットＥＥＰＲＯＭデバイスを正常に機能させるには、ＯＮＯ構造における局在電荷の蓄積が必要となるためである。特に、最上酸化膜は、電荷トラップの形成を最小限に抑制するに十分な密度を有することが必須である。
【００１６】
最上酸化膜における電荷トラップの形成は、最上酸化膜内並びに最上酸化膜とその下のシリコン窒化膜との間の界面において望ましくない電荷漏洩を引き起こす可能性がある。適切に形成されたＯＮＯ構造においては、全電荷がシリコン窒化膜に蓄積される。高品質の最上酸化膜を製造することにより、ＯＮＯ構造内の蓄積電荷は、シリコン窒化膜の所定領域内に局在化した状態を保つ。
【００１７】
一形態として、ＯＮＯ浮遊ゲート電極の製造プロセスは、半導体基板を用意し、該半導体基板上に第1シリコン酸化膜を熱成長させることを含んでなる。次いで、該第１シリコン酸化膜の上にシリコン窒化膜を形成する。次いで、高温酸化膜（ＨＴＯ）成膜法により該シリコン窒化膜の上に第２シリコン酸化膜を形成する。高温酸化膜成膜法は、約７００乃至約８００℃の温度において実行される。
【００１８】
（発明を実施するための最良の形態及び産業上の利用性）
説明を簡便明瞭にするために、図中の要素は、必ずしも一定の縮尺で描かれてはいない。例えば、解り易くするために、ある要素の寸法は他の要素に比べ誇張されている。更に、適切であると思われる場合には、同一要素を示す図面の間で参照符号は繰り返し使用されている。
【００１９】
図１には、２ビットＥＥＰＲＯＭデバイス用途に好適な浮遊ゲートトランジスタ１０が断面図として示されている。浮遊ゲートトランジスタ１０は、半導体基板１６内に位置してなり、且つ、チャネル領域１８で分断されたソース／ドレイン領域１２、１４を含んでなる。ソース／ドレイン領域１２、１４の上には、第１及び第２ビットライン酸化膜領域２０、２２がそれぞれ形成されている。チャネル領域１８の上には制御ゲート電極２４が形成され、ＯＮＯ構造２６により該チャネル領域から分離されている。制御ゲート電極２４及びＯＮＯ構造２６は、積層ゲート構造を形成している。
【００２０】
ＯＮＯ構造２６は、チャネル領域１８上に第１シリコン酸化膜２８を含んでなる。第１シリコン酸化膜２８上にはシリコン窒化膜３０が形成されている。シリコン窒化膜３０上には、第２シリコン酸化膜（最上酸化膜）３２が形成されている。
【００２１】
浮遊ゲートトランジスタ１０の動作において、制御ゲート電極２４及びソース／ドレイン領域１２、１４に電極を印加することにより、ソース／ドレイン領域１２、１４から電荷が発生し、該電荷はチャネル領域１８を横切って伝搬する。電荷が十分強力な鉛直電界に遭遇すると、電荷は、チャネル領域１８からシリコン窒化膜３０へ注入されるかトンネル内を通り抜ける。例えば、制御ゲート電極２４及びソース／ドレイン領域１２、１４に印加された個々の電圧レベルに応じて、電荷３４は、シリコン窒化膜３０へ移動し、ソース／ドレイン領域１２又はソース／ドレイン領域１４いずれかの近傍にある領域に局在化する。
【００２２】
２ビットＥＥＰＲＯＭデバイスを正常に機能させるには、電荷３４を、最初に導入したシリコン窒化膜３０の領域に隔離した状態に保持することが必要であることは当業者には自明であると思われる。シリコン窒化膜３０の局在領域に電荷３４を好適に保持することは、２ビットＥＥＰＲＯＭデバイスを正常に機能させるために重要である。
【００２３】
特に、ＯＮＯ構造２６の品質は、第１及び第２シリコン酸化膜２８、３２とシリコン窒化膜との間の界面における電荷漏洩経路を最小化するようなものでなければならない。更に、第２シリコン酸化膜３２は、シリコン酸化膜材料中の電荷捕獲部位が最小となるに十分な密度でなくてはならない。
【００２４】
本発明によれば、ＯＮＯ構造２６内における電荷漏洩経路は、高品質な最上酸化膜の形成により最小化される。本発明により得られる電荷漏洩を低減させた改良型浮遊ゲートトランジスタの性能は、本発明に基づき実行されるＯＮＯ製造プロセスについての以下の説明により一層理解が深まると思われる。
【００２５】
図２を参照すると、第１のシリコン酸化膜２８が、半導体基板１６表面上に形成されている。好ましくは、半導体基板１６は、単結晶シリコン基板である。半導体基板１６は、細片及び自然酸化膜を予め除去処理した上表面３６を有してなる。好ましくは、第１シリコン酸化膜２８は、乾燥分子状酸素存在下の高温において表面３６を熱酸化することにより形成される。
【００２６】
好ましくは、酸化プロセスは、約９００乃至約１１００℃の温度において実行される。酸化プロセスは、好ましくは約５乃至約１５ｎｍ、より好ましくは約１０ｎｍの厚さを有するシリコン酸化膜を形成するものである。酸化プロセスは、バッチ式熱酸化炉においても、枚葉式酸化装置においても実行しうる。
【００２７】
第１シリコン酸化膜２８形成後、図３に示されるようにシリコン窒化膜３０が第１シリコン酸化膜２８上に形成される。好ましくは、シリコン窒化膜３０は、急速熱化学蒸着（ＲＴＣＶＤ）法により形成される。ＲＴＣＶＤ法は、約７００乃至約８００℃の温度において実行される。
【００２８】
シリコン窒化膜材料は、アンモニア（ＮＨ3）をジクロロシラン（ＳｉＣｌ2Ｈ2）又はシラン（ＳｉＨ4）と反応させることにより形成される。該プロセスは、好ましくは約５乃至約１５ｎｍ、より好ましくは約１００オングストロームの厚さを有するシリコン窒化膜を形成するに十分な時間及びガス流量で実行される。本発明の一態様において、アンモニアは、約１標準リットル毎分（ｓｌｐｍ）の流量でＲＴＣＶＤ装置内に導入され、ジクロロシラン又はシランは約３０乃至約５０標準立方センチメートル毎分（ｓｃｃｍ）の流量で導入される。
【００２９】
ＲＴＣＶＤ法は、初期温度ランプ、成膜工程及びクールダウン工程を含む３ステップで実行される。好ましくは、ＲＴＣＶＤ装置内における基板１６の全滞留時間は約３分である。好ましくは、シリコン窒化膜成膜工程は約２分で完了する。
【００３０】
代替的に、シリコン窒化膜３０は、低圧化学気相成長（ＬＰＣＶＤ）法によっても形成可能である。この代替法において、シリコン窒化膜は、バッチ式成膜装置内で形成することができる。ＬＰＣＶＤ法は、アンモニアとジクロロシラン又はシランガスとを用いて約２００乃至約６６６６．１３ｋＰａの圧力、７００乃至８００℃の温度で実行することが好ましい。
【００３１】
シリコン窒化膜３０形成後、図４に示されるように第２シリコン酸化膜３２がシリコン窒化膜３０上に形成される。本発明において、第２シリコン酸化膜３２は、ＲＴＣＶＤ法又はＬＰＣＶＤ法いずれかにより形成される。第２シリコン酸化膜３２は、亜酸化窒素（Ｎ２Ｏ）とジクロロシランとを使用して、ＲＴＣＶＤ装置内で形成される。ＲＴＣＶＤ法は、約７００乃至約８００℃の温度、約３分間の全処理時間で実行することが好ましい。
【００３２】
シリコン窒化膜３０の成膜に用いたＲＴＣＶＤ法と同様に、ランプアップ工程、成膜工程及びクールダウン工程を含む３ステップの成膜順序が採用される。ＲＴＣＶＤ装置内における全処理時間は約３分である。好ましくは、成膜工程中、約１乃至約３ｓｌｐｍ、より好ましくは約２ｓｌｐｍの亜酸化窒素が使用される。更に、約２５乃至約７５ｓｃｃｍ、より好ましくは約５０ｓｃｃｍのジクロロシランが使用される。
【００３３】
ＲＴＣＶＤ法は、好ましくは約５乃至約１５ｎｍ、より好ましくは約１０ｎｍの厚さを有するシリコン酸化膜を形成するものである。ＬＰＣＶＤ法においては、第２酸化膜は、温度７００乃至８００℃のバッチ式炉内で窒化膜上に成膜される。
【００３４】
シリコン窒化膜及び最上酸化膜の両層を形成する前記ＲＴＣＶＤ法は、ＯＮＯ構造を構成する個々の層を順次形成するｉｎ−ｓｉｔｕプロセスを提供する点が有利である。特に、ｉｎ−ｓｉｔｕ成膜順序は、シリコン窒化膜とシリコン酸化膜との界面における汚染を最小化するものである。更に、非制御下の自然酸化膜を減少させ、単一高密度シリコン酸化膜をシリコン窒化膜３０上に確実に成膜させることができる。
【００３５】
本発明の重要な目的は、シリコン窒化膜３０を大気に曝すことなくシリコン窒化膜３０及び第２シリコン酸化膜３２を順次形成することを含んでいる。第１シリコン酸化膜２８上にシリコン窒化膜３０を成膜した後、基板１６は、真空条件下で大気に曝されることなく酸化膜成膜室へ移送される。代替的に、ウェーハ移送中に正圧不活性ガス雰囲気を導入することも可能である。ｉｎ−ｓｉｔｕでの窒化膜及び酸化膜成膜の成膜は、バッチ式ＬＰＣＶＤ装置においても実行可能である。
【００３６】
第２シリコン酸化膜３２の成膜前に、シリコン窒化膜３０を大気に曝さないようにする各種手段が存在することは当業者には自明であると思われる。例えば、クラスタツール装置を使用して、半導体基板１６を、連続真空雰囲気又は正圧不活性ガス雰囲気において窒化膜成膜室から酸化膜成膜室へ移送することも可能である。代替的に、窒化膜成膜及び酸化膜成膜プロセスは、各種プロセスガスを受容するよう構成された単一成膜室において順次実行することも可能である。したがって、本発明においては、上記のようなあらゆる変更及び修正が想定されている。
【００３７】
ＯＮＯ構造２６の形成後、第２シリコン酸化膜３２上にゲート形成材料層を成膜させることにより、図１に示される積層ゲート構造が完成する。次いでリソグラフィによるパターンニング及びエッチングプロセスを実行して、制御ゲート電極２４及びＯＮＯ浮遊ゲート電極の外形を郭成する。制御ゲート電極２４の製造に各種ゲート形成材料を使用しうることは当業者には自明であると思われる。例えば、制御ゲート電極２４は、多結晶シリコン、アモルファスシリコン、高融点金属シリサイドなどで形成することができる。
【００３８】
以上、上記利点を存分に供与する２ビットＥＥＰＲＯＭデバイスにおけるＯＮＯ浮遊ゲート電極の製造方法を本発明に側して開示してきた。特定の実施例に関して本発明を説明及び図示してきたが、本発明は上記実施例に限定されるものではない。本発明の精神を逸脱しない範囲において、変更及び修正を加えることが可能であることは当業者には自明であると思われる。例えば、ＯＮＯ構造を構成する個々の層の厚さは、本明細書に記載以外のものであってもよい。したがって、本発明は、添付の請求の範囲の均等範囲に属する上記のようなあらゆる変更及び修正を含むものとする。
【図面の簡単な説明】
【図１】  本発明により製造されたＯＮＯ構造を含む浮遊ゲートトランジスタを備えた半導体基板の一部を示す断面図である。
【図２】  本発明によるＯＮＯ構造の製造における製造工程を示す断面図である。
【図３】  本発明によるＯＮＯ構造の製造における製造工程を示す断面図である。
【図４】  本発明によるＯＮＯ構造製造における工程工程を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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