(57)【特許請求の範囲】
【請求項１】
インダクタ素子を有する半導体装置において、
半導体基板上に形成された、フィールド酸化膜と、
前記フィールド酸化膜上に形成された、一部の領域に中空部を有する第１の誘電膜と、
前記第１の誘電膜の残りの領域上に形成された配線膜と、
前記第１の誘電膜上に前記配線膜を覆うように形成された第２の誘電膜と、
前記第２の誘電膜上かつ、前記中空部上に形成された第１のインダクタ配線と、
前記第２の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、
を有し、
前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置。
【請求項２】
前記第１の誘電膜上に前記インダクタ素子内側から信号を外側へ引き出すための引き出し配線を有する請求項１記載の半導体装置。
【請求項３】
インダクタ素子を有する半導体装置において、
半導体基板上に形成された、フィールド酸化膜と、
前記フィールド酸化膜上に形成された複数の中空部を有する第１の誘電膜と、
前記第１の誘電膜上に形成された第２の誘電膜と、
前記第２の誘電膜上かつ、一部の前記中空部上に形成された配線膜と、
前記第２の誘電膜上に前記配線膜を覆うように形成された第３の誘電膜と、
前記第３の誘電膜上かつ、残りの前記中空部上に形成された第１のインダクタ配線と、
前記第３の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、
を有し、
前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置。
【請求項４】
前記第２の誘電膜上かつ、前記中空部上に前記インダクタ素子内側から信号を外側へ引き出すための引き出し配線を有する請求項３記載の半導体装置。
【請求項５】
前記フィールド酸化膜層の下層に、ｎ型エピタキシャル層を有することを特徴とする請求項１または３記載の半導体装置。
【請求項６】
前記中空部が前記ｎ型エピタキシャル層まで、貫通する請求項５記載の半導体装置。
【請求項７】
前記中空部の穴が矩形で、一辺の長さが０．６μｍ以下である請求項１または３記載の半導体装置。
【請求項８】
前記中空部の穴が円形で、直径が０．６μｍ以下である請求項１または３記載の半導体装置。
【請求項９】
前記中空部の穴の深さが１μｍ以上である請求項１または３記載の半導体装置。
【請求項１０】
前記第１のインダクタ配線及び前記第２のインダクタ配線がスパイラル状に形成されている請求項１または３記載の半導体装置。
【請求項１１】
インダクタ素子を有する半導体装置の製造方法において、
半導体基板上にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上に第１の誘電膜を形成する工程と、
前記第１の誘電膜の一部の領域にパターニングにより開口部を形成する工程と、
前記第１の誘電膜の残りの領域上に配線膜を形成する工程と、
前記第１の誘電膜上に第２の誘電膜を形成し、前記配線膜を覆うと共に前記開口部を覆って中空部を形成する工程と、
前記第２の誘電膜上で、かつ前記中空部上に第１のインダクタ配線を形成する工程と、
前記第２の誘電膜上で、前記配線膜と接続する第２のインダクタ配線を形成する工程と、
を有し、
前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法。
【請求項１２】
前記第１の誘電膜上に前記インダクタ素子内側から信号を外側へ引き出すための配線を形成する工程を有する請求項１１記載の半導体装置の製造方法。
【請求項１３】
インダクタ素子を有する半導体装置の製造方法において、
半導体基板上にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上に第１の誘電膜を形成する工程と、
前記第１の誘電膜にパターニングにより複数の開口部を形成する工程と、
前記第１の誘電膜上に第２の誘電膜を形成し、前記開口部を覆って複数の中空部を形成する工程と、
前記第２の誘電膜上かつ、一部の前記中空部上に配線膜を形成する工程と、
前記第２の誘電膜上に前記配線膜を覆って第３の誘電膜を形成する工程と、
前記第３の誘電膜上かつ、残りの前記中空部上に第１のインダクタ配線を形成する工程と、
前記第３の誘電膜上かつ、前記配線膜と接続する第２のインダクタ配線を形成する工程と、
を有し、
前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法。
【請求項１４】
前記第２の誘電膜上かつ、前記中空部上に、前記インダクタ素子内側から信号を外側へ引き出すための、引き出し配線を形成する工程を有する請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記フィールド酸化膜層の下層に、ｎ型エピタキシャル層を形成する工程を有する請求項１１または１３記載の半導体装置の製造方法。
【請求項１６】
前記中空部の穴が矩形で、一辺の長さを０．６μｍ以下に形成する請求項１１または１３記載の半導体装置の製造方法。
【請求項１７】
前記中空部の穴が円形で、直径を０．６μｍ以下に形成する請求項１１または１３記載の半導体装置の製造方法。
【請求項１８】
前記中空部の穴の深さを１μｍ以上に形成する請求項１１または１３記載の半導体装置の製造方法。
【請求項１９】
前記第１のインダクタ配線及び前記第２のインダクタ配線をスパイラル状に形成する請求項１１または１３記載の半導体装置の製造方法。
【請求項２０】
前記第１のインダクタ配線及び前記第２のインダクタ配線を他の素子の素子間配線として共用するように形成する請求項１１または１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本技術は、半導体装置及び半導体装置の製造方法に関し、特にインダクタ素子を有する半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、インターネットの急速な普及により、ＩＴ関連デジタル機器などに使用される半導体装置に対し、さらなる高集積化、高周波対応化が要求されている。
【０００３】
従来、半導体装置において、インダクタ素子は別個に製造されたものを外付けで後からワイヤーボンド等で接続していた。しかし、半導体装置の高周波対応化が進むに従い、ワイヤーのもつインダクタンスが無視できなくなってきている。
【０００４】
このため、直接半導体装置上にインダクタ素子を形成する方法が近年行われてきている。
図２０は従来のインダクタ素子を有する半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線での断面図である。
【０００５】
ここで、半導体装置はインダクタ配線３２、インダクタ素子の内側からの取り出しのためのアルミニウム配線３３、電極部３４とからなる。また、図のようにインダクタ配線３２は、スパイラル状に形成される。なおインダクタ配線３２の材質はアルミニウムなどの低抵抗の配線材料からなる。
【０００６】
インダクタ配線３２は半導体基板３０上に形成されたフィールド酸化膜３１の上に形成される。ここで、インダクタ素子の特性を示す値であるＱ値は理想的には、以下の式で与えられる。
【０００７】
【数１】
Ｑ＝ωＬ／Ｒ                                          ・・・・（１）
ここで、ωは角周波数、Ｌはインダクタンス、Ｒはインダクタ素子の配線抵抗である。
【０００８】
実際には、半導体基板３０の抵抗、半導体基板３０との間の寄生容量、配線間の容量も、Ｑ値に影響する。
例えば、半導体基板３０との間の寄生容量ＣSを考慮した場合、Ｑ値は以下の式で与えられる。
【０００９】
【数２】
Ｑ＝（ωＬ／Ｒ）−ωＣSＲ−（ω3Ｌ2ＣS／Ｒ）        ・・・・（２）
数式（２）は、半導体基板３０の抵抗、配線間の容量を考慮していないが、これらの影響は半導体基板３０との間の寄生容量ＣSと同様に、Ｑ値を低くする方向に働く。これにより、インダクタ素子の性能が落ちてしまう。このことは、高機能の集積回路を作る上で問題であった。
【００１０】
この対策として、シリコン基板と、インダクタ配線との間のフィールド酸化膜（または層間絶縁膜）を厚くすることにより、寄生容量を小さくすることが試みられている。
【００１１】
【発明が解決しようとする課題】
しかし、単純に層間絶縁膜を厚くすると、層間の配線を接続するための電極の形成時に、段差の深い電極を形成しなければならず、その電極部に埋め込まれた配線の形状が非常に悪くなり、コンタクト不良などの問題を引き起こす可能性が生じる。そのため、層間絶縁膜を厚くするには限界があった。したがって、寄生容量を小さくすることにより、Ｑ値を高くすることには限界があった。
【００１２】
本技術は上記の点に鑑みてなされたものであり、その目的は、寄生容量が小さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子を有する半導体装置を提供することである。
【００１３】
また、本技術の他の目的は、寄生容量が小さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子を有する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本技術では上記課題を解決するために、インダクタ素子を有する半導体装置において、半導体基板上に形成された、フィールド酸化膜と、前記フィールド酸化膜上に形成された、一部の領域に中空部を有する第１の誘電膜と、前記第１の誘電膜の残りの領域上に形成された配線膜と、前記第１の誘電膜上に前記配線膜を覆うように形成された第２の誘電膜と、前記第２の誘電膜上かつ、前記中空部上に形成された第１のインダクタ配線と、前記第２の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、を有し、前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置が提供される。
【００１５】
また、インダクタ素子を有する半導体装置において、半導体基板上に形成された、フィールド酸化膜と、前記フィールド酸化膜上に形成された複数の中空部を有する第１の誘電膜と、前記第１の誘電膜上に形成された第２の誘電膜と、前記第２の誘電膜上かつ、一部の前記中空部上に形成された配線膜と、前記第２の誘電膜上に前記配線膜を覆うように形成された第３の誘電膜と、前記第３の誘電膜上かつ、残りの前記中空部上に形成された第１のインダクタ配線と、前記第３の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、を有し、前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置が提供される。
【００１６】
さらに、インダクタ素子を有する半導体装置の製造方法において、半導体基板上にフィールド酸化膜を形成する工程と、前記フィールド酸化膜上に第１の誘電膜を形成する工程と、前記第１の誘電膜の一部の領域にパターニングにより開口部を形成する工程と、前記第１の誘電膜の残りの領域上に配線膜を形成する工程と、前記第１の誘電膜上に第２の誘電膜を形成し、前記配線膜を覆うと共に前記開口部を覆って中空部を形成する工程と、前記第２の誘電膜上で、かつ前記中空部の上に第１のインダクタ配線を形成する工程と、前記第２の誘電膜上で、前記配線膜と接続する第２のインダクタ配線を形成する工程と、を有し、前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法が提供される。
【００１７】
また、インダクタ素子を有する半導体装置の製造方法において、半導体基板上にフィールド酸化膜を形成する工程と、前記フィールド酸化膜上に第１の誘電膜を形成する工程と、前記第１の誘電膜にパターニングにより複数の開口部を形成する工程と、前記第１の誘電膜上に第２の誘電膜を形成し、前記開口部を覆って複数の中空部を形成する工程と、前記第２の誘電膜上かつ、一部の前記中空部上に配線膜を形成する工程と、前記第２の誘電膜上に前記配線膜を覆って第３の誘電膜を形成する工程と、前記第３の誘電膜上かつ、残りの前記中空部上に第１のインダクタ配線を形成する工程と、前記第３の誘電膜上かつ、前記配線膜と接続する第２のインダクタ配線を形成する工程と、を有し、前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法が提供される。
【００１８】
このように、インダクタ配線と半導体基板間の誘電膜の一部を中空にしたので、インダクタ配線と半導体基板間の寄生容量が低下し、半導体基板に流れる電流が低減し、等価的にインダクタの損失が下がる。よって、Ｑ値が上がる。
【００１９】
【発明の実施の形態】
以下、本技術の実施の形態を図面を参照して説明する。
図１は本技術の実施の形態に係る半導体装置の概略の断面図である。
【００２０】
半導体装置１００は、半導体基板１上に形成され中空部３ａをもつ第１の誘電膜２、第１の誘電膜２の上面に形成される第２の誘電膜４、さらにその上に形成されるインダクタ配線５を有する。
【００２１】
ここで、第１の誘電膜２に形成される中空部３ａは、インダクタ配線５の下部に位置するように形成されている。中空部３ａの穴の幅は０．６μｍ以下であり、穴の深さは１μｍ以上である。また、インダクタ配線５はスパイラル状に形成されている。
【００２２】
このように、インダクタ配線５の下部の第１の誘電膜２に中空部３ａを有する構造を形成することにより、通常の構造より寄生容量を下げた、Ｑ値の高いインダクタを形成することが可能である。
【００２３】
次に、半導体装置１００の製造方法を説明する。
図２は本形態における半導体装置の製造方法の各工程を示した断面図であって、（ａ）は半導体基板の上に、誘電膜を形成する工程を示し、（ｂ）は（ａ）の次の工程での、誘電膜に開口部を形成する工程を示し、（ｃ）は（ｂ）の次の工程での、開口した誘電膜上にさらに誘電膜を形成する工程を示し、（ｄ）は（ｃ）の次の工程での、（ｃ）で形成した誘電膜上にパターニングによりインダクタ配線を形成する工程を示す。
【００２４】
図２（ａ）で示すように、例えばシリコン基板などの半導体基板１の上に、層間絶縁膜として二酸化シリコン（ＳｉＯ2）などからなる第１の誘電膜２をＣＶＤ（Chemical Vapor Deposition）法で形成する。
【００２５】
次に通常のフォトリソグラフィー技術および、ＲＩＥ（Reactive Ion Etching）法によるエッチングを行い、図２（ｂ）で示すような開口部３を形成する。
ここで、形成する開口部３は、幅を例えば０．６μｍ程度以下と狭く、深さを例えば１μｍ程度以上と深く形成する。
【００２６】
次に、図２（ｃ）で示すように、開口部３を形成した第１の誘電膜２上に、さらに層間絶縁膜として例えば二酸化シリコンからなる第２の誘電膜４を通常のＣＶＤ法で形成する。
【００２７】
ここで、図２（ｂ）で示した工程で形成した開口部３は、前述したように幅が狭くかつ深く形成したため、通常のＣＶＤ法では、この空間を埋めことができない。よって、図２（ｃ）で示すような中空部３ａが形成される。
【００２８】
次に、図２（ｄ）で示すように、第２の誘電膜４上にインダクタ配線５を形成する。
ここで、インダクタ配線５の材質はアルミニウムなどを用いる。またインダクタ配線５はスパイラル状に形成する。
【００２９】
このような製造方法によって、インダクタ素子の下部に中空部３ａを有する構造を形成でき、寄生容量が低減したＱ値の高いインダクタが形成できる。
次に具体的な実施例について説明する。
【００３０】
（第１の実施の形態）
図３は第１の実施の形態の半導体装置の平面図であり、図４は図３のＡ−Ａ線における半導体装置の断面図である。
【００３１】
半導体装置２００においてインダクタ配線１８は、スパイラル状に形成されている。また、インダクタ素子の内部からの取り出しのためのアルミニウム配線１４を持ち、その上部には他素子などとの接触用に、電極部１７が形成されている。
【００３２】
半導体装置２００は、ｐ型の半導体基板１０上に、ｎ型エピタキシャル層１１、フィールド酸化膜１２、層間絶縁膜として第１の誘電膜１３が順に形成されており、第１の誘電膜１３の上面の一部に形成されたインダクタ内部からのアルミニウム配線１４、その上を覆うように層間絶縁膜として第２の誘電膜１６が形成されており、第２の誘電膜１６に、配線のための電極部１７がアルミニウム配線１４上に貫通するように形成されており、さらに、その上にインダクタ配線１８が第２の誘電膜１６上および、電極部１７に形成されており、アルミニウム配線１４上に存在するインダクタ配線１８以外のインダクタ配線１８の下部には、中空部１５ａが形成されている構造からなる。
【００３３】
ここで、ｐ型の半導体基板１０は不純物濃度が１×１０15ｃｍ-3程度であり、ｎ型エピタキシャル層１１は膜厚１μｍ程度で、濃度は５×１０15ｃｍ-3程度である。また、フィールド酸化膜１２は膜厚４００〜１５００ｎｍ程度であり、アルミニウム配線１４の厚さは１μｍ程度である。また第２の誘電膜１６の膜厚は５００ｎｍ程度である。また各絶縁膜は、二酸化シリコンなどからなる。第１の誘電膜１３として二酸化シリコンを用いた場合、二酸化シリコンの比誘電率は３．９であり、また中空部１５ａでの比誘電率は１であり、電気容量は比誘電率に比例するため、中空部１５ａでの電気容量（ここでは寄生容量）は中空部１５ａ以外の部分の１／３．９となる。
【００３４】
このように、インダクタ素子の下部に中空部１５ａを設けたことにより、寄生容量を緩和でき、Ｑ値の向上が図れる。またこの構造は、必要以上に層間絶縁膜を厚くすることなく実現できるため、電極部１７を深く形成する必要がなく、層間配線の断線などの問題を考慮しなくてもよい。
【００３５】
次に半導体装置２００の製造方法を図５〜１０を用いて説明する。
半導体装置の製造工程は、例えばｐ型の半導体基板上の全面に、順にｎ型エピタキシャル層、フィールド酸化膜、層間絶縁膜を形成する工程、アルミニウム配線を形成する工程、層間絶縁膜に開口部を形成する工程、開口部を形成した層間絶縁膜上及び、アルミニウム配線を覆うように層間絶縁膜を形成する工程、配線のための電極部を形成する工程、インダクタ配線を形成する工程からなる。
【００３６】
以下、これらの各工程について、順次説明を行っていく。
図５は、ｐ型の半導体基板上に、ｎ型エピタキシャル層を形成し、その上にフィールド酸化膜を形成し、第１の誘電膜を形成する工程を示す。
【００３７】
ここでは、濃度１×１０15ｃｍ-3程度のｐ型の半導体基板１０上に、好ましくは、膜厚１μｍで、濃度５×１０15ｃｍ-3程度のｎ型エピタキシャル層１１を形成する。次にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化法によって、好ましくは４００〜１５００ｎｍ程度のフィールド酸化膜１２を形成する。その後、層間絶縁膜として、第１の誘電膜１３を形成する。なお、ＣＭＯＳ  ＩＣ形成のプロセスのように、ｎ型エピタキシャル層１１は、形成しなくてもよい。
【００３８】
図６は、図５の次の工程を示す半導体装置の断面図であり、インダクタ素子の内側からの取り出しのためのアルミニウム配線を形成する工程を示す。
ここでは、図５の工程で形成した第１の誘電膜１３上の全面に、膜厚１μｍ程度のアルミニウムを成膜し、フォトリソグラフィー技術及びエッチングによって図６で示すような、アルミニウム配線１４を形成する。
【００３９】
なお、このアルミニウム配線１４は、インダクタ素子専用のものでなく、他の素子間の接続用の配線として用いてもよい。
図７は、図６の次の工程を示す半導体装置の断面図であり、第１の誘電膜に開口部を形成する工程を示す。
【００４０】
ここでは、第１の誘電膜１３にフォトリソグラフィー技術及びエッチングによって、図７で示すような開口部１５を形成する。開口部１５は、幅０．６μｍ程度以下、深さは例えば１μｍ以上であることが望ましい。また、図７では開口部１５の底部はｎ型エピタキシャル層１１に達していないが、ｎ型エピタキシャル層１１に達するまで開口部１５を掘り下げてもよい。
【００４１】
図８は、図７の次の工程を示す半導体装置の断面図であり、第１の誘電膜上及び、アルミニウム配線を覆うように第２の誘電膜を形成する工程を示す。
ここでは、膜厚５００ｎｍ程度の第２の誘電膜１６をＣＶＤ法によって第１の誘電膜１３上、及びアルミニウム配線１４を覆うように形成する。
【００４２】
このとき、開口部１５は、幅が狭くかつ深さも深くなっていることから、ＣＶＤ法では埋めることができず、図８のような中空部１５ａが形成されることとなる。また、ＣＶＤ法での成膜時にシラン系のガスを用いることによって、さらに開口部１５の埋め込みがされにくくなる。なお、この開口部１５は、同様の効果が得られれば、幅の細いスリット上に形成してもよい。
【００４３】
図９は、図８の次の工程を示す半導体装置の断面図であり、図８の工程で形成した第２の誘電膜に配線のための電極部を形成する工程を示す。
ここで、電極部１７は、フォトリソグラフィー技術及び、ＲＩＥなどにより第２の誘電膜１６をエッチングし、アルミニウム配線１４上に貫通するように２つ形成する。
【００４４】
図１０は、図９の次の工程を示す半導体装置の断面図であり、インダクタ配線を形成する工程を示す断面図である。
ここでは、第２の誘電膜１６上および、電極部１７を埋めるようにアルミニウムを成膜し、その後フォトリソグラフィー技術及びＲＩＥ法などによるエッチングを行い、インダクタ配線１８を形成する。ここで、インダクタ配線１８はスパイラル状に形成する。なお、ここで形成するインダクタ配線１８は、インダクタ素子専用のものでなく、他の素子間接続用の配線として用いてもよい。
【００４５】
このような製造方法を用いることにより、インダクタ配線と半導体基板の間の絶縁膜に中空部を形成することができ、寄生容量の緩和を行うことができる。
図１１、１２は、本形態における半導体装置における開口部を特に示した部分透視平面図である。
【００４６】
図１１、１２において、１４がインダクタ素子内部からのアルミニウム配線で、１５が開口部、１８がインダクタ配線である。
ここで開口部１５は、図１１のように細かくしてもよいし、図１２のようにスリット状に形成してもよい。
【００４７】
（第２の実施の形態）
次に本技術の第２の実施の形態について説明する。
図１３は、本技術の第２の実施の形態の半導体装置の断面図である。
【００４８】
半導体装置３００は、第１の実施の形態で示した半導体装置２００と異なり、アルミニウム配線２６の下部にも中空部２４ａが形成されている構造からなる。
このような構造を形成することにより、アルミニウム配線２６の下部で発生する寄生容量を低減することができる。
【００４９】
次に、第２の実施の形態に係る半導体装置３００の製造方法について説明する。
ここでは、第１の実施の形態で示した図５と同様の工程を行うので、その次の工程から説明する。
【００５０】
図１４は、第１の実施の形態で示した図５の次の工程を示す半導体装置の断面図であり、層間絶縁膜に開口部を形成するときの工程を示す。
第１の実施の形態では、図７のように、開口部１５の形成はアルミニウム配線１４の形成後に行う。これと異なり本形態では図１４の工程の段階でアルミニウム配線２６の形成前に、前もってアルミニウム配線２６を形成する予定位置の下部及び、インダクタ配線２９を形成する予定位置の下部に開口部２４を形成する。
【００５１】
ここでの開口部２４も第１の実施の形態と同様に、幅が０．６μｍ程度以下、深さは１μｍ以上であることが望ましい。また開口部２４の底はｎ型エピタキシャル層２１に達してもよい。
【００５２】
図１５は、図１４の次の工程を示す半導体装置の断面図であり、形成した開口部上に、層間絶縁膜を形成する工程を示す。
ここでは、第１の誘電膜２３の上面および、開口部２４上に第２の誘電膜２５を形成する。第２の誘電膜２５はＣＶＤ法により、層間絶縁膜上の全面に５００ｎｍ程度形成する。このとき、前述したように、開口部２４は幅が狭くかつ深さが深く形成されていることから、ＣＶＤ法ではこの開口部２４を埋めることができなく、図１５で示すような第２の誘電膜２５、第１の誘電膜２３などの誘電体で覆われた中空部２４ａを形成することができる。
【００５３】
図１６は、図１５の次の工程を示す半導体装置の断面図であり、インダクタ素子の内側からの取り出しのためのアルミニウム配線を形成する工程を示す。
ここでは、第２の誘電膜２５上にアルミニウムを１μｍ程度塗布し、フォトリソグラフィー技術及びＲＩＥ法などによって、エッチングし、アルミニウム配線２６を第２の誘電膜２５上の一部で、前の工程で形成した開口部２４の上に形成する。
【００５４】
図１７は、図１６の次の工程を示す半導体装置の断面図であり、アルミニウム配線を覆うための層間絶縁膜を形成する工程を示す。
ここでは、第２の誘電膜２５上及び、アルミニウム配線２６を覆うように、層間絶縁膜２７を形成する。
【００５５】
図１８は、図１７の次の工程を示す半導体装置の断面図であり、配線のための電極部を層間絶縁膜に形成する工程を示す。
ここでは、フォトリソグラフィー技術及びＲＩＥ法によるエッチングにより、層間絶縁膜２７に電極部２８を形成する。電極部２８は、アルミニウム配線２６の上面に貫通するように２つ形成する。
【００５６】
図１９は、図１８の次の工程を示す半導体装置の断面図であり、インダクタ配線を形成する工程を示す。
ここでは、まず層間絶縁膜２７上及び、電極部２８を埋めるように、１μｍ程度のアルミニウムを成膜し、フォトリソグラフィー技術によるパターニング及びＲＩＥ法によるエッチングを行い、インダクタ配線２９を形成する。またインダクタ配線２９をスパイラル状に形成する。
【００５７】
このような方法によって、形成されたインダクタ素子は、第１の実施の形態と違い、アルミニウム配線形成前に、アルミニウム配線の下部に位置するような、中空部を形成することができ、第１の実施の形態の場合よりも、全体の寄生容量を低減することができる。
【００５８】
なお、図１７と、図１８の工程の間に、層間絶縁膜２７に中空部を形成してもよい。このことによっても、更なる寄生容量の低減が図れる。
また本製造方法は、通常の電極形成（酸化膜開口）技術・層間膜形成のためのＣＶＤ成膜技術と同様の方法で実現できるものであり、工程が増えることによるコスト増しという点でも大きな問題にはなりえない。
【００５９】
【発明の効果】
以上説明したように、本技術ではインダクタ配線と半導体基板間の誘電膜の一部を中空にしたので、インダクタ配線と半導体基板間の寄生容量を低下させ、インダクタ素子のＱ値を高くすることができ、集積回路で使用可能なインダクタ素子を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】  本技術の半導体装置の概略の断面図である。
【図２】  本技術の半導体装置の製造方法の各工程における半導体装置の断面図である。
【図３】  本技術の第１の実施の形態に係る半導体装置の平面図である。
【図４】  本技術の第１の実施の形態に係る半導体装置の断面図である。
【図５】  本技術の第１の実施の形態に係る半導体装置の製造方法における、始めの工程での半導体装置の断面図である。
【図６】  本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図５の次の工程での半導体装置の断面図である。
【図７】  本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図６の次の工程での半導体装置の断面図である。
【図８】  本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図７の次の工程での半導体装置の断面図である。
【図９】  本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図８の次の工程での半導体装置の断面図である。
【図１０】  本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図９の次の工程での半導体装置の断面図である。
【図１１】  本技術の実施の形態に係る半導体装置を示し、特に開口部の形状を例示した部分透視平面図である。
【図１２】  本技術の実施の形態に係る半導体装置を示し、特に開口部の形状を例示した部分透視平面図である。
【図１３】  本技術の第２の実施の形態に係る半導体装置を示す断面図である。
【図１４】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、第２の工程での半導体装置の断面図である。
【図１５】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１４の次の工程での半導体装置の断面図である。
【図１６】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１５の次の工程での半導体装置の断面図である。
【図１７】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１６の次の工程での半導体装置の断面図である。
【図１８】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１７の次の工程での半導体装置の断面図である。
【図１９】  本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１８の次の工程での半導体装置の断面図である。
【図２０】  従来のインダクタ素子を有する半導体装置を示した断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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