(57)【特許請求の範囲】
【請求項１】
高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されて外部からデータマスク信号が入力されて、メーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための方法において、
基準電圧信号と上記データマスク信号とを比較してフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力する第１ステップと、
上記フル−スイングされた信号及び反転されたフル−スイングされた信号を受信し、上記データストローブ信号の片方のエッジに同期された第１ストローブ信号がクロック端子に入力され、上記第１ストローブ信号に同期された第１信号をダイナミックに発生して出力する第２ステップと、
上記フル−スイングされた信号及び上記反転されたフル−スイングされた信号を受信し、上記データストローブ信号の別のエッジに同期された第２ストローブ信号がクロック端子に入力され、上記第２ストローブ信号に同期された第２信号をダイナミックに発生して出力する第３ステップと、
上記第２ストローブ信号に応答して上記第１信号をラッチして出力し、上記第１信号と上記第２信号とを、上記データストローブ信号の同一のエッジでアラインメントさせる第４ステップと、
上記メーンクロックの片方のエッジに同期された第３ストローブ信号に応答して、アラインメントされた上記第１信号及び上記第２信号をラッチして出力し、上記第３ストローブ信号に同期された二つの前記内部データマスク信号を出力する第５ステップとを含み、
上記第５ステップにおける出力信号を上記メーンクロックにアラインメントさせる入力信号バッファリング方法。
【請求項２】
上記第２ステップで、上記第１信号及び第２信号は各々周期が二倍に増加されることを特徴とする請求項１記載の入力信号バッファリング方法。
【請求項３】
上記第３ステップで、上記第１信号が第２信号にアラインメントされることを特徴とする請求項２記載の入力信号バッファリング方法。
【請求項４】
高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されてデータマスク信号を入力されてメーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための装置において、
基準電圧信号と上記データマスク信号とを比較してフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力するための手段と、
上記フル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号及び反転されたフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号を入力端子に入力されて、上記データストローブ信号の片方のエッジに同期された第１ストローブ信号をクロック端子に入力されて上記第１ストローブ信号に同期された第１信号を出力端子で発生するダイナミックラッチ回路で構成された第１信号発生手段と、
上記フル−スイングされた信号及び上記反転されたフル−スイングされた信号を入力端子に入力されて、上記データストローブ信号の別のエッジに同期された第２ストローブ信号をクロック端子に入力されて上記第２ストローブ信号に同期された第２信号を出力端子で発生するダイナミックラッチ回路で構成された第２信号発生手段と、
上記第２ストローブ信号に応答して上記第１信号をラッチして出力し、上記第１信号及び第２信号が上記データストローブ信号の同一のエッジでアラインメントさせる第１アラインメント手段と、
上記メーンクロックの片方のエッジに同期された第３ストローブ信号に応答して上記第１アラインメント手段の出力信号と上記第２信号とをラッチして出力し、上記第３ストローブ信号に同期された二つの内部データマスク信号を出力する第２アラインメント手段と
を含んで上記第２アラインメント手段の出力が上記メーンクロックにアラインメントされるようにする入力信号バッファリング装置。
【請求項５】
上記第１ストローブ信号は、上記データストローブ信号のフォーリングエッジに同期された信号であり、上記第２ストローブ信号は、上記データストローブ信号のライジングエッジに同期された信号であることを特徴とする請求項４記載の入力信号バッファリング装置。
【請求項６】
上記第１ストローブ信号は、上記データストローブ信号のライジングエッジに同期された信号であり、上記第２ストローブ信号は、上記データストローブ信号のフォーリングエッジに同期された信号であることを特徴とする請求項４記載の入力信号バッファリング装置。
【請求項７】
上記第３ストローブ信号は上記メーンクロックのライジングエッジに同期された信号であることを特徴とする請求項４乃至請求項６のいずれかに記載の入力信号バッファリング装置。
【請求項８】
上記第１アラインメント手段は、
上記第２ストローブ信号に応答して上記第１信号発生手段の出力信号を伝達するための第１伝達ゲートと、
上記第１伝達ゲートの出力信号をラッチした後出力するための第１ラッチ部と
を含むことを特徴とする請求項４記載の入力信号バッファリング装置。
【請求項９】
上記第２アラインメント手段は、
上記第３ストローブ信号に応答して上記第１アラインメント手段の出力信号を伝達するための第２伝達ゲートと、
上記第２伝達ゲートの出力信号をラッチした後出力するための第２ラッチ部と、
上記第３ストローブ信号に応答して上記第２ラッチ部の出力信号を伝達するための第３伝達ゲートと、
上記第３伝達ゲートの出力信号をラッチした後出力するための第３ラッチ部と
を含むことを特徴とする請求項４記載の入力信号バッファリング装置。
【請求項１０】
上記第２アラインメント手段は、
上記第３ストローブ信号に応答して上記第２信号発生手段の出力信号を伝達するための第４伝達ゲートと、
上記第４伝達ゲートの出力信号をラッチした後出力するための第４ラッチ部と、
上記第３ストローブ信号に応答して上記第４ラッチ部の出力信号を伝達するための第５伝達ゲートと、
上記第５伝達ゲートの出力信号をラッチした後出力するための第５ラッチ部と
を含むことを特徴とする請求項９記載の入力信号バッファリング装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速のメモリ素子において、外部信号を入力されて内部信号に変換するバッファ（ｂｕｆｆｅｒ）に関し、特にデータストローブ信号のライジングエッジ及びフォーリングエッジに同期されて外部信号を入力されてメーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部信号を発生させるためのデータ入力バッファに関する。本発明はＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａｒａｔｅ）  ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）におけるデータ入力バッファ及びデータマスクバッファ等に適用できる。
【０００２】
【従来の技術】
周知のように、半導体メモリ素子の中でＤＲＡＭは動作速度の向上のために外部のシステムクロックに同期されて動作するシンクロナスＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ、  以下ＳＤＲＡＭとする）が広く使われている。特に、ＳＤＲ（ｓｉｎｇｌｅ  ｄａｔａ  ｒａｔｅ）  ＳＤＲＡＭはクロックのライジング（ｒｉｓｉｎｇ）エッジ（ｅｄｇｅ）のみでデータの書きこみや読み出しをするメモリ素子であるのに対し、ＤＤＲ  ＳＤＲＡＭはクロックライジング及びフォーリング（ｆａｌｌｉｎｇ）エッジを共に使用するためにさらに早い動作速度が具現できて次世代ＤＲＡＭとして大いに脚光を浴びている。
【０００３】
このように、従来のＳＤＲＡＭを含む大部分のＤＲＡＭではデータがクロックの片方のエッジのみで発生するために、データマスクバッファやデータ入力バッファは公知のダイナミック型（ｄｙｎａｍｉｃ  ｔｙｐｅ）バッファやスタティック型（ｓｔａｔｉｃ  ｔｙｐｅ）バッファをそのまま使用した。しかしＤＤＲＳＤＲＡＭを含む高速ＤＲＡＭではデータがクロックの両側のエッジ、すなわちライジングエッジ及びフォーリングエッジで発生するために、これをバッファリングすることには従来とは違う方式が必要である。
【０００４】
すなわち、ＤＤＲ  ＳＤＲＡＭにおいて、コア（ｃｏｒｅ）回路はその特性上ＳＤＲ  ＳＤＲＡＭと同様にクロックの一周期単位でデータを処理することに対し、チップ外部でデータが入力される際にはクロックの半周期毎に１つずつのデータが入力されるため、コア回路とチップ外部とをインターフェースする部分すなわちデータ入力バッファではこの入力データがコア回路に入力される際ＳＤＲ  ＳＤＲＡＭのようにそのままバッファリングだけを遂行してはいけない。
【０００５】
【発明が解決しようとする課題】
本発明は上記従来の技術の問題点を解決するために案出されたものとして、ＤＤＲ  ＳＤＲＡＭをはじめとする高速メモリ集積素子は、チップ外部ではクロックのライジングエッジ及びフォーリングエッジで各々データが発生されて、チップ内部はクロックの片方のエッジに同期される二つのデータで処理される。すなわち、ＤＤＲ  ＳＤＲＡＭはクロックの両側のエッジでデータの入力がなされるためクロックの半周期毎に１つずつのデータが入力される。しかし、チップ内部ではクロックの半周期毎に１つずつのデータを処理することができない。したがって、チップ内部とチップ外部との間をインターフェースするデータ入力バッファは入力されるデータを単純にバッファリングのみしてはいけなくて、この入力信号がチップ内部で使用できるように適切に処理すべきである。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明は、高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されて外部からデータマスク信号を入力されてメーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための方法において、高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されて外部からデータマスク信号が入力されて、メーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための方法において、基準電圧信号と上記データマスク信号とを比較してフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力する第１ステップと、上記フル−スイングされた信号及び反転されたフル−スイングされた信号を受信し、上記データストローブ信号の片方のエッジに同期された第１ストローブ信号がクロック端子に入力され、上記第１ストローブ信号に同期された第１信号をダイナミックに発生して出力する第２ステップと、上記フル−スイングされた信号及び上記反転されたフル−スイングされた信号を受信し、上記データストローブ信号の別のエッジに同期された第２ストローブ信号がクロック端子に入力され、上記第２ストローブ信号に同期された第２信号をダイナミックに発生して出力する第３ステップと、上記第２ストローブ信号に応答して上記第１信号をラッチして出力し、上記第１信号と上記第２信号とを、上記データストローブ信号の同一のエッジでアラインメントさせる第４ステップと、上記メーンクロックの片方のエッジに同期された第３ストローブ信号に応答して、アラインメントされた上記第１信号及び上記第２信号をラッチして出力し、上記第３ストローブ信号に同期された二つの前記内部データマスク信号を出力する第５ステップとを含み、上記第５ステップにおける出力信号を上記メーンクロックにアラインメントさせることを特徴とする。
【０００７】
また、本発明は高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されてデータマスク信号を入力されてメーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための装置において、基準電圧信号と上記データマスク信号とを比較してフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力するための手段と、上記フル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号及び反転されたフル−スイングされた信号を入力端子に入力されて、上記データストローブ信号の片方のエッジに同期された第１ストローブ信号をクロック端子に入力されて上記第１ストローブ信号に同期された第１信号を出力端子で発生するダイナミックラッチ回路で構成された第１信号発生手段と、上記フル−スイングされた信号及び上記反転されたフル−スイングされた信号を入力端子に入力されて、上記データストローブ信号の別のエッジに同期された第２ストローブ信号をクロック端子に入力されて上記第２ストローブ信号に同期された第２信号を出力端子で発生するダイナミックラッチ回路で構成された第２信号発生手段と、上記第２ストローブ信号に応答して上記第１信号をラッチして出力し、上記第１信号及び第２信号が上記データストローブ信号の同一のエッジでアラインメントさせる第１アラインメント手段と、上記メーンクロックの片方のエッジに同期された第３ストローブ信号に応答して上記第１アラインメント手段の出力信号と上記第２信号とをラッチして出力し、上記第３ストローブ信号に同期された二つの内部データマスク信号を出力する第２アラインメント手段とを含んで上記第２アラインメント手段の出力が上記メーンクロックにアラインメントされるようにすることを含んでなされる。
【０００８】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の最も好ましい実施例を添付した図面を参照し説明する。
【０００９】
図１は本発明にかかるデータ入力バッファの一実施例を表すブロック構成図であり、図５は各信号に対するタイミング図である。図５において、図面符号ＣＬＫはメーンクロック（ｍａｉｎ  ｃｌｏｃｋ）を、ＤＱはデータ信号を、ＤＱＳはデータストローブ信号を各々表し、これらは全てチップ外部から入力される信号である。また、ｒ＿ｏｕｔｃｌｋはデータストローブ信号（ＤＱＳ）のライジングエッジで同期されたパルス信号であり、ｆ＿ｏｕｔｃｌｋはデータストローブ信号（ＤＱＳ）のフォーリングエッジで同期されたパルス信号であり、ｉｎｃｌｋはメーンクロック（ＣＬＫ）のライジングエッジで同期されたパルス信号である。ＤＤＲ  ＳＤＲＡＭで、データ信号（ＤＱ）はデータストローブ信号（ＤＱＳ）に同期されて入力され、チップ内部ではメーンクロック（ＣＬＫ）に同期されて動作することになる。周知のように、データストローブ信号ＤＱＳはチップモジュール間の遅延時間によるタイムスキューをなくすためのものである。
【００１０】
図１を参照し本発明にかかるデータ入力バッファ（ｄａｔａ  ｉｎｐｕｔ  ｂｕｆｆｅｒ）を説明する。本発明によるデータ入力バッファは、バッファリング部２００、第１データ信号生成部３００ａ、第２データ信号生成部３００ｂ、第１アラインメント部４００及び第２アラインメント部５００で構成される。
【００１１】
バッファリング部２００は図２に示したダイナミックバッファを使用して具現できるし、図２を参照すると、イネーブル信号（ｅｎ＿ｂ）に応答して基準電圧信号（Ｖref）とデータ信号ＤＱとを比較してフル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号（ｂｓ）を第１及び第２データ信号発生部３００ａ、３００ｂに出力する。
【００１２】
第１データ信号生成部３００ａはデータストローブ信号（ＤＱＳ）のライジングエッジで同期された第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）と上記バッファリング部２００との出力信号（ｂｓ）を入力されて上記バッファリング部２００の出力信号（ｂｓ）の中のデータストローブ信号（ＤＱＳ）のライジングエッジで活性化された第１データ信号（図５のａ、ｃ、ｅ）を第１ノードＮ１に出力する。同様に、第２データ信号生成部３００ｂはデータストローブ信号（ＤＱＳ）のフォーリングエッジで発生された第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）と上記バッファリング部１００の出力信号（ｂｓ）とを入力されて、上記バッファリング部２００の出力信号（ｂｓ）の中のデータストローブ信号（ＤＱＳ）のフォーリングエッジで活性化された第２データ信号（図５のｂ、ｄ、ｆ）を第２ノードＮ２に出力する。上記第１データ信号生成部３００ａまたは第２データ信号生成部３００ｂは図３に示したダイナミックラッチ回路を使用して具現できる。図３で、図面符号’ｂｓ’は上記バッファリング部２００の出力信号であり、’ｂｓｂ’は上記バッファリング部２００の出力信号を反転した信号である。
【００１３】
第１アラインメント部４００はノード１Ｎ１の第１データ信号とノード２Ｎ２の第２データ信号とが同一の時点で同期されるようにアラインメント（ａｌｉｇｎ）させるためのもので、本実施例では第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）に応答してノード１Ｎ１の第１データ信号を第２データ信号に同期されるように構成されている。すなわち、第１アラインメント部４００は、第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）に応答して第１データ信号生成部３００ａからの第１データ信号を伝達する伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ  ｇａｔｅ）４１０と、上記伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ  ｇａｔｅ）４１０の出力信号をラッチした後第３ノードＮ３に出力するラッチ４２０とを含む。
【００１４】
第２アラインメント部５００は第１アラインメント部４００からのアラインメントされた信号と上記第２データ信号生成部３００ｂからの第２データ信号とをメーンクロック（ＣＬＫ）のライジングエッジで発生された第３ストローブ信号（ｉｎｃｌｋ）にアラインメントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ＿ｆ）を出力する。図４は第２アラインメント部５００を示した図として、図４を参照すると、第２アラインメント部５００は  第３ストローブ信号（ｉｎｃｌｋ）に応答して第１アラインメント部４００からの出力信号を伝達する第１伝達ゲート５１０と、上記第１伝達ゲート５１０の出力信号をラッチする第１ラッチ回路５２０と、第３ストローブ信号（ｉｎｃｌｋ）に応答して第２データ信号生成部３００ｂからの第２データ信号を伝達する第２伝達ゲート５３０と、上記第２伝達ゲート５３０の出力信号をラッチする第２ラッチ回路５４０とを含む。また、第２アラインメント部５００は第３ストローブ信号（ｉｎｃｌｋ）に応答して上記第１ラッチ回路５２０の出力信号を伝達する第３伝達ゲート５５０と、上記第３伝達ゲート５５０の出力信号をラッチする第３ラッチ回路５６０と、第３ストローブ信号（ｉｎｃｌｋ）に応答して上記第２ラッチ回路５４０の出力信号を伝達する第４伝達ゲート５７０、及び上記第４伝達ゲート５７０の出力信号をラッチする第４ラッチ回路５８０をさらに含むことができる。図４に示したことのように、二段階ラッチを構成した理由は安定した回路動作のためのものである。
【００１５】
以上で説明したことのような図１の全体的な動作を図５を参照しながら説明する。
【００１６】
まず、データ信号（ＤＱ）はバッファリング部２００でバッファリングされた後、第１データ信号生成部３００ａ及び第２データ信号生成部３００ｂによって第１データ信号及び第２データ信号に分類される。第１ノードＮ１の信号である上記第１データ信号はデータストローブ信号（ＤＱＳ）のライジングエッジで活性化されたデータ信号（ａ、ｃ、ｅ）であり、第２ノードＮ２の信号である上記第２データ信号はデータストローブ信号（ＤＱＳ）のフォーリングエッジで活性化されたデータ信号（ｂ、ｄ、ｆ）である。この際、各データら（ａ、ｂ、ｃ、ｄ、ｅ、ｆ）はその周期が二倍に大きくなる。
【００１７】
次いで、上記第１データ信号及び第２データ信号は第１アラインメント部４００によって互いに同一の時点で同期されるようにアラインメントされる。すなわち、第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）に同期された第１データ信号が第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）に応答して第２データ信号にアラインメントされる。結局ノード２及びノード３の信号は互いにアラインメントされる。
【００１８】
次いで、チップ内部でデータ信号はクロックに同期されて動作すべきであるために、第２アラインメント部５００は上記第１アラインメント部４００からの出力信号及び第２データ信号生成部３００ｂからの第２データ信号を入力されてメーンクロック（ＣＬＫ）に同期された第３ストローブ信号（ｉｎｃｌｋ）にアラインメントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ＿ｆ）を出力する。
【００１９】
本実施例ではデータ信号に対してのみ言及したが、外部から入力されるデータマスク信号も同じ原理でバッファリングすることができる。本発明の技術思想は上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものではないことを注意すべきである。また、本発明の技術分野の通常の専門家であるならば本発明の技術思想の範囲内で多様な実施例が可能であることが理解できる。
【００２０】
【発明の効果】
本発明のバッファはＤＤＲ  ＳＤＲＡＭをはじめとする高速ＤＲＡＭの動作方式のようにチップ外部で発生するデータはクロックの両側のエッジで全て発生し、チップ内部の実際の動作はクロックの片方のエッジのみに同期される２つのデータで遂行されるあらゆる場合に、このような製品の動作要件を充足させることができる。
【図面の簡単な説明】
【図１】  本発明にかかるデータ入力バッファのブロック構成図である。
【図２】  本発明のバッファリング部の一例を示す回路図である。
【図３】  本発明の第１及び第２データ信号生成部の一例を示す回路図である。
【図４】  本発明の第２アラインメント部の一例を示す回路図である。
【図５】  図１の各信号に対するタイミング図である。
【符号の説明】
２００  バッファリング部
３００ａ、３００ｂ  第１及び第２データ信号生成部
４００  第１アラインメント部
５００  第２アラインメント部
【図１】
0004902903.tif 000002
【図２】
0004902903.tif 000003
【図３】
0004902903.tif 000004
【図４】
0004902903.tif 000005
【図５】
0004902903.tif 000006