(57)【特許請求の範囲】
【請求項１】
上面を有する第１の伝導型の半導体領域と、
上記半導体領域の上部内に、上記上面に隣接して形成された第２の伝導型の複数のソース領域と、
上記半導体領域の上部内に、上記上面に隣接して形成された上記第２の伝導型の複数のドレイン領域と、
上記半導体領域の上部内に、上記上面に隣接して形成され、上記半導体領域よりも高い正味のドーピング濃度を有する上記第１の伝導型の複数のボディコンタクト領域と、
上記半導体領域の上記上面上に形成され、
（ａ）上記複数のソース領域、上記複数のドレイン領域及び上記複数のボディコンタクト領域のための開口を有する連続した領域からなるゲート電極領域と、
（ｂ）上記ゲート電極領域と上記半導体領域との間に配置されたゲート誘電体層とを含むゲート領域とを備え、
上記上面側から見ると、上記ソース領域及び上記ドレイン領域は、直交する行と列に配列され、上記ボディコンタクト領域の少なくとも一部は、上記ソース領域及び上記ドレイン領域のうちの４つの領域と境界を形成しており、
上記複数のソース領域又は上記複数のドレイン領域に取り囲まれた上記ボディコンタクト領域は、上記ゲート電極領域によって完全に取り囲まれており、
上記上面側から見ると、上記ソース領域及び上記ドレイン領域は、八角形の形状を有し、
上記上面側から見ると、上記ボディコンタクト領域は、正方形又は菱形の形状を有し、
上記ボディコンタクト領域の一部は、２つのソース領域と２つのドレイン領域とに隣接し、
上記ソース領域及び上記ドレイン領域は、上記直交する行及び列内において交互に配置されていることを特徴とする金属酸化膜半導体電界効果トランジスタ。
【請求項２】
上記第１の伝導型は、ｐ型であり、上記第２の伝導型は、ｎ型であることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項３】
上記半導体領域は、シリコン半導体領域であることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項４】
上記ゲート電極領域は、ドープトポリシリコン電極領域であることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項５】
上記ゲート誘電体は、二酸化シリコンであることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項６】
上記八角形は、正八角形であることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項７】
上記八角形は、２つの面対称性を有する細長い八角形であることを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項８】
上記各ソース領域は、４つの上記ボディコンタクト領域に隣接することを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項９】
上記各ソース領域は、２つの上記ボディコンタクト領域に隣接することを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１０】
上記各ソース領域は、１つの上記ボディコンタクト領域に隣接することを特徴とする請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１１】
多層配線構造をその上部に備える請求項１記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１２】
（ａ）ボディ領域と、（ｂ）複数のボディコンタクト領域と、（ｃ）複数のソース領域と、（ｄ）複数のドレイン領域と、（ｅ）上記複数のソース領域、上記複数のドレイン領域及び上記複数のボディコンタクト領域のための開口を有する連続した領域からなるゲート領域とを備え、
上面側から見ると、上記ソース領域及び上記ドレイン領域は、直交する行と列に配列され、上記ボディコンタクト領域の少なくとも一部は、上記ソース領域及びドレイン領域のうちの４つの領域と境界を形成しており、
上記複数のソース領域又は上記複数のドレイン領域に囲まれた上記ボディコンタクト領域は、上記ゲート電極領域によって完全に取り囲まれ、
上記上面側から見ると、上記ソース領域と上記ドレイン領域は、八角形の形状を有し、
上記上面側から見ると、上記ボディコンタクト領域は、正方形又は菱形の形状を有し、
上記ソース領域及びドレイン領域は、上記直交する行及び列内において交互に配置され、
上記ボディコンタクト領域の一部は、２つのソース領域と２つのドレイン領域とに隣接することを特徴とする金属酸化膜半導体電界効果トランジスタ。
【請求項１３】
上記八角形は、正八角形であることを特徴とする請求項１２記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１４】
上記八角形は、２つの面対称性を有する細長い八角形であることを特徴とする請求項１２記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１５】
上記各ソース領域は、４つの上記ボディコンタクト領域に隣接することを特徴とする請求項１２記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１６】
上記各ソース領域は、２つの上記ボディコンタクト領域に隣接することを特徴とする請求項１２記載の金属酸化膜半導体電界効果トランジスタ。
【請求項１７】
上記各ソース領域は、１つの上記ボディコンタクト領域に隣接することを特徴とする請求項１２記載の金属酸化膜半導体電界効果トランジスタ。
【発明の詳細な説明】
【背景技術】
【０００１】
金属酸化膜半導体電界効果トランジスタ(metal oxide semiconductor field effect transistor：以下、ＭＯＳＦＥＴ又はＭＯＳＦＥＴデバイスともいう。）は、通常、ソース、ゲート、ドレインの３つの個別の端子を備えるデバイスである。これらのデバイスでは、通常、ソース領域とボディ領域は、互いに短絡される。
【０００２】
ここで、他の設計として、第４の端子であるボディ端子を備えるＭＯＳＦＥＴデバイスもある。一般的な４端子ＭＯＳＦＥＴ構造を図１に示す。この構造は、ｐ＋ボディコンタクト領域１０３を有するｐボディ領域１０２と、ｎ＋ソース領域１０４と、ｎ＋ドレイン領域１０６と、不純物がドープされた多結晶シリコン（以下、ドープトポリシリコンともいう。）である導電領域１０８及びゲート誘電体層１０９からなるゲート領域とを備える。導電領域１０８の上には、絶縁層１１０が配設されている。
【０００３】
多くの用途において、全ての条件下で、ソースに対するボディの電圧を制御することが重要である。例えば、当分野で周知の通り、ＭＯＳＦＥＴデバイスは、固有の寄生バイポーラトランジスタを含む。例えば、図１に示す具体例では、固有の寄生バイポーラＮＰＮトランジスタは、エミッタとなるｎ型のソース領域１０４と、ベースとなるｐボディ領域１０２と、コレクタとなるｎ型のドレイン領域１０６とから構成される。この寄生的なＮＰＮトランジスタは、ＭＯＳＦＥＴ内のソース−ボディ間の電圧がソース−ボディ間に存在するＰＮ接合の順方向電圧を超えた場合にアクティブになる。寄生トランジスタがアクティブとなると、ラッチバック（latchback）を引き起こし、期待されるＭＯＳＦＥＴの動作及びＭＯＳＦＥＴを含む回路の動作を妨げる。
【０００４】
デバイス内に独立したボディコンタクトを設けることによって、ソースに対するボディの電圧を制御できる。デバイスのソース端子及びドレイン端子のそれぞれの役割を交換して、ある時は一方の方向に電流を流し、他の時には逆の方向の電流を流すこともできる。いずれの場合も、デバイス内の寄生トランジスタの悪影響を抑制できる。
【０００５】
大きな電流を供給し又は高速なスイッチングを実現する用途のＭＯＳＦＥＴデバイスにおいては、ボディコンタクトの数及びその位置は、ラッチバックを防ぐために重要であり、したがって、デバイスを正常に動作させるために重要である。個々の独立したボディコンタクトを有するＭＯＳＦＥＴデバイスに関する様々な幾何学的形状が提案されている。例えば、ＭＯＳＦＥＴアレーの境界や、このアレーの領域の間にボディコンタクト領域を配設するセル形状が提案されている。他に、個々のボディコンタクト領域を有し、ソース領域とドレイン領域を櫛形に構成した構成も提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ボディコンタクト領域をソース領域とドレイン領域に近接して設けることができるＭＯＳＦＥＴデバイスの特に効果的な設計を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る金属酸化膜半導体電界効果トランジスタは、（ａ）ボディ領域と、（ｂ）複数のボディコンタクト領域と、（ｃ）複数のソース領域と、（ｄ）複数のドレイン領域と、（ｅ）上記複数のソース領域、上記複数のドレイン領域、上記複数のボディコンタクト領域のための開口を有する連続した領域からなるゲート領域とを備え、上面側から見ると、ソース領域及びドレイン領域は、直交する行と列に配列され、ボディコンタクト領域の少なくとも一部は、ソース領域及びドレイン領域のうちの４つの領域に隣接し、複数のソース領域又は複数のドレイン領域に囲まれた上記ボディコンタクト領域の周囲の領域は、上記ゲート電極領域である。
【０００８】
より好適な実施形態として、本発明に係る金属酸化膜半導体電界効果トランジスタは、上面を有する第１の伝導型の半導体領域と、半導体領域の上部内に、上面に隣接して形成された第２の伝導型の複数のソース領域と、半導体領域の上部内に、上面に隣接して形成された第２の伝導型の複数のドレイン領域と、半導体領域の上部内に、上面に隣接して形成され、半導体領域よりも高い正味のドーピング濃度を有する、第１の伝導型の複数のボディコンタクト領域と、半導体領域の上面上に形成され、（ａ）複数のソース領域、複数のドレイン領域及び複数のボディコンタクト領域のための開口を有する連続した領域からなるゲート電極領域と、（ｂ）ゲート電極領域と半導体領域との間に配置されたゲート誘電体層とを含むゲート領域とを備える。上面側から見ると（すなわち、平面図では）、ソース領域及びドレイン領域は、直交する行と列に配列され、ボディコンタクト領域の少なくとも一部がソース領域及びドレイン領域のうちの４つの領域と境界を形成し、複数のソース領域又は複数のドレイン領域に取り囲まれたボディコンタクト領域の周囲の領域は、ゲート電極領域である。
【０００９】
好ましくは、半導体領域は、シリコン半導体領域であり、第１の伝導型は、ｐ型であり、第２の伝導型は、ｎ型である。ゲート電極領域は、好ましくは、ドープトポリシリコン電極領域であり、ゲート誘電体は、好ましくは、二酸化シリコンである。
【００１０】
好ましい実施形態では、ソース領域及びドレイン領域は、直交する行及び列内において交互に配置されている。
【００１１】
幾つかの実施形態では、ソース領域及びドレイン領域は、八角形の形状を有する。八角形は、正八角形であってもよく、２つの面対称性を有する細長い八角形であってもよい。
【００１２】
同様に、幾つかの実施の形態では、上面側から見ると、ボディコンタクト領域は、八角形の形状を有する。他の実施形態では、上面側から見ると、ボディコンタクト領域は、正方形又は菱形の形状を有する。
【００１３】
ソース領域に隣接するボディコンタクト領域の割合は変化させることができる。例えば、ソース領域の１つについて、平均して、（ａ）４つのボディコンタクト領域に隣接していてもよく、（ｂ）２つのボディコンタクト領域に隣接していてもよく、（ｃ）１つのボディコンタクト領域に隣接していてもよい。
【００１４】
好適な実施形態においては、金属酸化膜半導体電界効果トランジスタ上に多層配線構造を配設する。
【発明の効果】
【００１５】
本発明により、デバイスに固有の寄生バイポーラトランジスタから生じる問題を効果的に解決できる金属酸化膜半導体電界効果トランジスタ設計を提供することができる。
【００１６】
更に、本発明により、共有されたソース／ドレイン周辺領域の面積を殆ど犠牲にすることがないので、電流密度を犠牲にせず、ＭＯＳＦＥＴデバイスの全体にボディコンタクト領域を設けることができる。
【００１７】
本発明の様々な実施形態及び効果は、以下の説明及び特許請求の範囲によって当業者に明らかとなる。
【発明を実施するための最良の形態】
【００１８】
本発明は、デバイスのソース領域とドレイン領域との間にボディコンタクト領域を効率的に配置する新規なＭＯＳＦＥＴ構成を提供する。
【００１９】
本発明の具体的な実施形態を図２に示す。図２は、八角形のソース領域及びドレイン領域の直交した列と、４つの八角形の間に存在する空間に配設されたボディコンタクト領域とを備えるＭＯＳＦＥＴデバイスの部分的平面図である。図３Ａ及び図３Ｂは、それぞれ、図２に示すＭＯＳＦＥＴデバイスのＡ−Ａ’線及びＢ−Ｂ’線に沿った断面を示している。これらの図面に示すデバイスは、ｐボディ領域１０２を備え、ｐボディ領域１０２は、例えば、ｐ型ウェル（P-well）として形成してもよく、半導体基板ウェハとして形成してもよく、より好ましくは、半導体ウェハ上に成長されたエピタキシャル層として形成してもよい。この実施例に示すｐボディ領域１０２の正味の表面不純物濃度は、多くの場合、１０１４〜１０１６ｃｍ−３までの範囲内にある。
【００２０】
この実施形態における半導体材料は、シリコンである。なお、本発明は、Ｇｅのような他の元素半導体（elemental semiconductor）、ＳｉＧｅ及びＳｉＧｅＣのような化合物半導体（compound semiconductor）及びＩＩＩ−Ｖ族の半導体（例えば、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＩｎＰ、ＧａＡｌＡｓ、ＩｎＧａＰ）等によっても実現することができる。ｎ＋ソース領域１０４、ｎ＋ドレイン領域１０６及びｐ＋ボディコンタクト領域１０３は、ｐボディ領域１０２の上面に設けられている。この実施形態におけるｎ＋ソース領域１０４とｎ＋ドレイン領域１０６は、多くの場合、１０１９〜１０２１アトム／ｃｍ３の範囲の正味の表面不純物濃度を有する。この実施形態におけるｐ＋ボディコンタクト領域１０３も、多くの場合、１０１９〜１０２１アトム／ｃｍ３の範囲の正味の表面不純物濃度を有する。
【００２１】
デバイスのゲート領域は、導電性を有するゲート電極領域１０８を含み、ゲート電極領域１０８は、例えば、金属領域、ドーピングされた多結晶シリコン（ドープトポリシリコン）領域又はこれらの組合せとして実現してもよい。ゲート電極領域１０８は、好ましくは、メッシュ又は格子（lattice）状で、概ね、ソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３の間の領域上に配設される。ゲート領域は、更に、二酸化シリコン又は別の適切な誘電体を材料とするゲート誘電体層１０９を備える。ゲート電極領域１０８の上には、好ましくは、例えば、二酸化シリコン層、ＢＰＳＧ（borophosphosilicate glass）又はこれらの組合せによって構成される追加的な誘電体層１１０を設ける。
【００２２】
ソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３上には、それぞれ、ソース金属層１１２ｓ、ドレイン金属層１１２ｄ及びボディ金属層１１２ｂが配設されている。図２には示していないが、ソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３は、配線層又は多層配線層を用いて接続してもよい。
【００２３】
上述のように、図２に示すデバイスは、直交した列と行に交互に配設された正八角形のソース領域１０４とドレイン領域１０６とを備える。このような構成により、ソース領域１０４とドレイン領域１０６の対角線上のコーナ部において、ボディコンタクト領域１０３のためのスペースが確保される。この構成では、各ボディコンタクト領域１０３は、２つがソース領域１０４であり、２つがドレイン領域１０６である４つの八角形に取り囲まれている。すなわち、ボディコンタクト領域１０３は、ソース領域１０４及びドレイン領域１０６の直交した列と行の対角線に沿って配設されている。この構成により、ボディコンタクト領域１０３をＭＯＳＦＥＴデバイス構造の全体に亘って点在させることができる。更に、この設計により、ボディコンタクト領域１０３から最も遠いソース領域１０４の周縁は、２つのボディコンタクト領域１０３の間のソース領域１０４の周縁の中点となり、これは、ラッチバック防止の見地から、非常に効果的な構成である。また、このような幾何学的構成により、ソース領域１０４とドレイン領域１０６は、性能を変化させることなく、動作を逆転することができる。
【００２４】
図４は、本発明の他の実施形態に基づく、ＭＯＳＦＥＴのソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３の他のレイアウトを示す平面図である。なお、上述した図２に示すＭＯＳＦＥＴデバイス設計では、４つ（すなわち、縦方向に１つ、横方向に１つ、対角方向に２つの対称面）の面対称性を有する正八角形を用いている。一方、図４に示すＭＯＳＦＥＴデバイス設計では、２つ（すなわち、縦方向に１つ、横方向に１つの対称面）の面対称性を有する細長い八角形のソース領域１０４とドレイン領域１０６を用いている。このような細長い八角形を用いることによって、デバイス設計の柔軟性を更に高めることができる。例えば、八角形をそれらの幅に対して細長くすることによって、単位面積あたりのソースとドレインの間で共有される周辺領域の面積を増加させることができる。同時に、ラッチバック対策のために、必要に応じて八角形の辺の長さを任意に変更することができる。また、図２のＭＯＳＦＥＴデバイス設計では、ボディコンタクト領域１０３は、菱形（視点を変えれば正方形）の形状を有しているが、図４に示すＭＯＳＦＥＴデバイス設計では、ボディコンタクト領域１０３は、八角形の形状を有している。
【００２５】
上述の実施形態では、各ソース領域１０４が４つのボディコンタクト領域１０３に取り囲まれており（及び内部の各ボディ接触領域１０３は、２つのソース領域１０４と２つのドレイン領域１０６に取り囲まれており）、ボディコンタクト領域１０３対ソース領域１０４の比率は、実質的に２：１である。他の実施形態として、この比率を更に低くしてもよい。このような実施形態では、ソース領域１０４とドレイン領域１０６は、それらが共有する周辺の面積を最大にするよう、八角形以外の形状に変形することが好ましい。
【００２６】
このようなデバイス設計の具体的な実施形態を図５Ａ及び図５Ｂに示す。図５Ａ及び図５Ｂは、本発明の他の実施形態として示すＭＯＳＦＥＴのソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３のレイアウトを示す平面図である。図５Ａに示すデバイスでは、ボディコンタクト領域１０３対ソース領域１０４の比率は、実質的に０．５：１であり、各ソース領域１０４は、１つのボディコンタクト領域１０３に隣接し、図５Ｂのデバイスでは、この比率は、実質的に１：１であり、各ソース領域１０４は、２つのボディコンタクト領域１０３に隣接している（いずれの場合も、内側の各ボディコンタクト領域１０３は、２つのソース領域１０４と２つのドレイン領域１０６に囲まれている）。
【００２７】
本発明に基づくＭＯＳデバイスは、周知の様々なプロセスを用いて製造することができる。以下、本発明に基づくＭＯＳデバイスを製造するための手順の一例を説明するが、この他の手順を用いてもよいことは明らかである。
【００２８】
この処理では、まず、ｐ型半導体基板ウェハ、ｐ型ウェル又は半導体ウェハ上に成長されたｐ型エピタキシャル層として形成されたｐ型半導体１０２を準備する。ウェハは、まず、酸化処理され、これによりフィールド酸化物層（図示せず）が形成される。次に、デバイス上にマスキング層（図示せず）を形成し、アクティブ領域におけるフィールド酸化物を除去する。次に、例えば、ウェット酸化及び／又はドライ酸化によって、露出しているアクティブ領域の表面に、例えば、５０〜１０００Åの厚さのゲート酸化物層１０９を成長させる。
【００２９】
そして、好ましくは、化学気相成長法を用いて、構造体上にポリシリコン層１０８を成長させる。ポリシリコンには、通常、その抵抗率を低減するために、ｎ型不純物をドーピングする。ｎ型不純物のドーピングは、例えば、ホスフィンガスによるＣＶＤの間に、オキシ塩化リン（phosphorous oxychloride）を用いた熱による予備的な蒸着（thermal pre-deposition）又はヒ素又はリンによる打込みによって行うことができる。これにより得られる構造体を図６Ａに示す。
【００３０】
ポリシリコン層上には、ホトレジストの層を設け、当分野で周知のように、マスクからホトレジスト層にパターン転写する。そして、例えば、異方性エッチングによりポリシリコン層をエッチングし、ポリシリコン領域１０８を作成する。なお、ホトレジストは、現像工程（develop step）の後、ポリシリコン上に残る（上述のように、ポリシリコン領域１０８は、単一の領域、すなわち、連続したポリシリコンメッシュ又は格子の一部である）。そして、ウェット酸化工程、ドライ酸化工程、若しくは酸化物蒸着プロセス、又はこれらの組合せを行い、露出したポリシリコンの上に酸化物層１１０を形成する。これにより得られる構造を図６Ｂに示す。
【００３１】
次に、ソース／ドレインマスクとして、ホトレジスト層（図示せず）をデバイス上にパターン形成する。続いて、例えば、ヒ素及び／又はリンをドーパントとして用いてソース／ドレインの注入工程を実行する。そして、ホトレジスト層を取り除く。次に、ボディコンタクトマスクとして他のホトレジスト層（図示せず）をデバイス上にパターン形成する。続いて、例えば、ホウ素をドーパントとして用いてボディコンタクトへのイオン注入を実行する。そして、ホトレジストを再び取り除く。そして、この構造体に対し、アニーリングを行い、これにより、ドーパントが半導体に拡散し、ボディコンタクト領域１０３、ドレイン領域（断面図には示されていない。）及びソース領域１０４が形成される。これにより得られる構造を図６Ｃに示す。
【００３２】
次に、この構造体をマスクし、酸化物層１０９をエッチングして、ソース領域１０４、ドレイン領域１０６及びボディコンタクト領域１０３に関連するコンタクトホールを形成する。続いて、例えば、アルミ合金等の金属層である導電層を構造体上に蒸着させる。そして、マスキング層を形成し、導電層をエッチングし、個々のソース金属層１１２ｓ、ドレイン金属層１１２ｄ及びボディ金属層１１２ｂを形成する（例えば、上述した図３Ａ及び図３Ｂ参照）。
【００３３】
なお、図には示していないが、デバイス上にソース領域、ドレイン領域及びボディコンタクト領域との個別の接続を実現する多層配線構造（図示せず）を形成してもよい。このような多層配線構造は、トランジスタの分野では周知であり、例えば、従来の多層膜金属技術、ビアを有する導電層、二重ダマシン法等の周知の技術を用いて形成できる。
【００３４】
以上、本発明の特定の具体例を例示的に説明したが、ここに開示された具体例を様々に変形又は変更することができ、これらの変形又は変更は、本発明の思想及び意図された範囲から逸脱することなく、添付の請求の範囲に包含される。
【図面の簡単な説明】
【００３５】
【図１】従来の４端子ＭＯＳＦＥＴ構造の部分的な断面図である。
【図２】本発明に基づくＭＯＳＦＥＴデバイスの部分的な平面図である。
【図３Ａ】図２に示すＭＯＳＦＥＴデバイスのＡ−Ａ’線に沿った断面図である。
【図３Ｂ】図２に示すＭＯＳＦＥＴデバイスのＢ−Ｂ’線に沿った断面図である。
【図４】本発明の一実施形態に基づく、ＭＯＳＦＥＴデバイスのソース領域、ドレイン領域、ボディコンタクト領域のレイアウトを示す平面図。
【図５Ａ】本発明の一実施形態に基づく、ＭＯＳＦＥＴデバイスのソース領域、ドレイン領域、ボディコンタクト領域の更なるレイアウトを示す平面図。
【図５Ｂ】本発明の一実施形態に基づく、ＭＯＳＦＥＴデバイスのソース領域、ドレイン領域、ボディコンタクト領域の更なるレイアウトを示す平面図。
【図６Ａ】図２のＢ−Ｂ線に沿った断面により、本発明に基づくＭＯＳＦＥＴデバイスの製造工程を説明するための図である。
【図６Ｂ】図２のＢ−Ｂ線に沿った断面により、本発明に基づくＭＯＳＦＥＴデバイスの製造工程を説明するための図である。
【図６Ｃ】図２のＢ−Ｂ線に沿った断面により、本発明に基づくＭＯＳＦＥＴデバイスの製造工程を説明するための図である。
【図１】
0005031985.tif 000002
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
0005031985.tif 000009
【図６Ｂ】
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【図６Ｃ】
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