(57)【特許請求の範囲】
【請求項１】
メモリセルを行列状に配置してメモリセルアレイを構成し、上記メモリセルそれぞれが、第１導電型半導体からなるチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで行方向で互いに離間する２つの不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記２つの不純物領域側で上記チャネル形成領域の一部に重なる上記電荷保持膜の領域からなる記憶部と、上記チャネル形成領域上に接し上記記憶部に隣接した単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、上記メモリゲート電極が行方向の複数のメモリセル間で共有されてワード線を構成し、上記２つの不純物領域のそれぞれが列方向の複数のメモリセル間で共有されてビット線を構成し、上記制御ゲート電極が上記ビット線と平行に配置されて列方向の複数のメモリセル間で共有された不揮発性半導体記憶装置の動作方法であって、
読み出し動作が、読み出し対象のメモリセルを含まない行の非選択のワード線に、上記チャネル形成領域に対し順バイアスとなる方向の電圧を印加するステップを含む
不揮発性半導体記憶装置の動作方法。
【請求項２】
上記メモリセルが、上記２つの不純物領域側に２つ上記記憶部を有し、
上記メモリセル内で、制御ゲート電極をゲートとし、上記２つの記憶部を挟んで上記メモリゲート電極に対向した２つの外側チャネル領域をソースおよびドレインとして機能する制御トランジスタと、上記メモリゲート電極をゲートとし、上記制御トランジスタのチャネル領域と上記２つの不純物領域の一方をソースあるいはドレインとして機能する２つのメモリトランジスタとが、上記制御トランジスタを挟んで直列に接続された
請求項１に記載の不揮発性半導体記憶装置の動作方法。
【請求項３】
上記順バイアスとなる方向の電圧を印加するステップでは、上記チャネル形成領域がｐ型半導体の場合に、ソース電圧に対しマイナス側の電圧を上記非選択のワード線に印加する
請求項１に記載の不揮発性半導体記憶装置の動作方法。
【請求項４】
上記順バイアスとなる方向の電圧は、上記読み出し対象のメモリセルと同一列内で上記非選択のワード線に接続されメモリセルが誤読み出ししない電圧範囲内の値をとる
請求項１または２に記載の不揮発性半導体記憶装置の動作方法。
【請求項５】
上記順バイアスとなる方向の電圧の絶対値が１Ｖより小さい
請求項４に記載の不揮発性半導体記憶装置の動作方法。
【請求項６】
複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている不揮発性半導体記憶装置の動作方法であって、
上記動作方法が以下の諸ステップ、すなわち、
上記メモリセルアレイ内で所定のメモリセル列内の上記チャネル形成領域を電気的に分断するように上記制御ゲート電極を駆動し、
上記チャネル形成領域が電気的に分断された上記メモリセル列間で上記チャネル形成領域が電気的に分断されていない他のメモリセル列において、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する
各ステップを含む不揮発性半導体記憶装置の動作方法。
【請求項７】
上記書き込みまたは消去のステップが以下の諸ステップ、すなわち、
記憶データを書き込むまたは消去する対象のメモリセルにおいて上記記憶部の側に位置する上記不純物領域をドレインとし、他の上記不純物領域をソースとして上記２つの不純物領域間に所定の電圧を印加し、
上記メモリゲート電極および上記制御ゲート電極それぞれに所定の電圧を印加して、上記２つの不純物領域間にチャネルを形成し、
上記チャネル内を走行するキャリアの一部を上記ドレイン側の上記記憶部に注入する
請求項６に記載の不揮発性半導体記憶装置の動作方法。
【請求項８】
上記チャネルを形成するステップにおいて、上記メモリゲート電極および上記制御ゲート電極に印加する電圧値を制御し、上記２つの記憶部下のチャネル抵抗が上記単層の誘電体膜下のチャネル抵抗より低いチャネルを上記２つの不純物領域間に形成する
請求項７に記載の不揮発性半導体記憶装置の動作方法。
【請求項９】
上記動作方法が以下の諸ステップ、すなわち、
所定の個数置きの上記制御ゲート電極に、チャネルがオンできない不活性状態にメモリセルを移行させるＯＦＦ電圧を印加し、
上記分断により不活性状態となったメモリセル間で、活性状態のメモリセルを並列に書き込み、読み出しまたは消去を行う
各ステップを含み、
上記ＯＦＦ電圧を印加する制御ゲート電極を一方向にずらしながら、上記チャネル形成領域の分断のための駆動のステップと、上記活性状態のメモリセルに対する書き込み、読み出しまたは消去のステップとを繰り返す
請求項６から８の何れか一項に記載の不揮発性半導体記憶装置の動作方法。
【請求項１０】
複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている不揮発性半導体記憶装置の動作方法であって、
書き込み動作が以下の諸ステップ、すなわち、
上記複数の不純物領域において、行方向に一つ置きの不純物領域に対する書き込みドレイン電圧の印加と、残りの不純物領域に対する基準電圧の印加とを同時に行い、
チャネルをオフ状態からオンできる状態に移行させるＯＮ電圧を、書き込み対象の記憶データに応じた組合せで上記制御ゲート電極に印加し、
上記ＯＮ電圧が印加された上記制御ゲート電極と上記書き込みドレイン電圧が印加された上記不純物領域との間にある上記記憶部を選択し、
上記記憶データを書き込むべき選択行の上記ワード線に所定電圧を印加して、選択された上記記憶部の下方でチャネルをオンさせ、
当該チャネル内を走行するキャリアの一部を選択した上記記憶部に注入し、
上記メモリセルアレイ内の不純物領域に対し、上記書き込みドレイン電圧と上記基準電圧を、印加対象を入れ替えて再度印加し、
上記制御ゲート電極への上記ＯＮ電圧の印加を、書き込み対象の記憶データに応じた組合せで再度行い、
上記記憶部と異なる残りの記憶部を選択し、
上記ワード線への電圧印加を再度行って選択された記憶部の下方でチャネルをオンさせ、
当該チャネル内を走行するキャリアの一部を選択した上記記憶部に注入する
各ステップを含む不揮発性半導体記憶装置の動作方法。
【請求項１１】
上記不純物領域の電位を固定した状態で、書き込み対象となるメモリセルが接続されたワード線を順次選択し、
選択されたワード線ごとの書き込み対象の記憶データに応じて上記制御ゲート電極へのＯＮ電圧印加を変えながら、上記記憶部の選択と、選択された記憶部へのキャリア注入とを、上記メモリセルアレイ内の全てのワード線に対し繰り返し実行し、
上記メモリセルアレイ内の不純物領域に対して、上記書き込みドレイン電圧と上記基準電圧とを印加対象を入れ替えて再度、同時に印加し、
上記不純物領域の電位を固定した状態で、書き込み対象となるメモリセルが接続されたワード線を順次選択し、
選択されたワード線ごとの書き込み対象の記憶データに応じて上記制御ゲート電極へのＯＮ電圧印加を変えながら、上記記憶部の選択と、選択された記憶部へのキャリア注入とを、上記メモリセルアレイ内の全てのワード線に対し繰り返し実行する
請求項１０に記載の不揮発性半導体記憶装置の動作方法。
【請求項１２】
複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている不揮発性半導体記憶装置の動作方法であって、
読み出し動作が以下の諸ステップ、すなわち、
上記複数の不純物領域に基準電圧を印加し、かつ上記複数の制御ゲート電極にチャネルをオフ状態で維持するＯＦＦ電圧を印加するリセットのステップと、
上記複数の制御ゲート電極の行方向配列において一つ置きに、チャネルをオフ状態からオンできる状態にするＯＮ電圧を印加することにより、奇数番目または偶数番目の一方のメモリセル群を選択する第１の選択ステップと、
上記複数の不純物領域の行方向配列において一つ置きに、印加電圧を前記基準電圧から読み出しドレイン電圧に変化させる第１の電圧印加ステップと、
上記基準電圧の印加状態が維持された不純物領域側の上記記憶部からデータを、各メモリセル行ごとに読み出す読み出しのステップと、
上記ＯＮ電圧と上記ＯＦＦ電圧の印加対象を、上記複数の制御ゲート電極の行方向配列内で切り替えることにより、選択されるメモリセル群を、奇数番目のメモリセル群と偶数番目のメモリセル群で変更する第２の選択ステップと、
上記基準電圧と上記読み出しドレイン電圧の印加対象を、上記複数の不純物領域の行方向配列内で切り替える第２の電圧印加ステップと、
上記読み出しのステップを再度行う２回目の読み出しステップと、
上記第２の選択ステップを再度行った後、上記読み出しのステップを再度行う３回目の読み出しステップと、
上記第２の電圧印加ステップを再度行った後、上記読み出しのステップを再度行う４回目の読み出しステップと、
を含む不揮発性半導体記憶装置の動作方法。
【請求項１３】
上記第２の選択ステップを、上記リセットのステップを再度行ってから実効する
請求項１２に記載の不揮発性記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソースまたはドレインとなる２つの不純物領域それぞれの側に電荷保持能力が有する膜からなる記憶部を備え、２ビット／セルのデータ記憶が可能なメモリセルを有した不揮発性半導体記憶装置と、その動作方法および製造方法とに関する。
【０００２】
【従来の技術】
従来より、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) 型など、情報の記憶を行う電荷蓄積手段としての絶縁膜が複数の膜を積層させてなる不揮発性半導体メモリ素子が知られている。ＭＯＮＯＳ型メモリ素子では、トランジスタチャネルを形成する半導体の基体（半導体基板、ウエル，ＳＯＩ(Silicon On Insulator)層など、以下、単に基板という）上に、ＯＮＯ(Oxide-Nitride-Oxide) 膜とゲート電極とを積層させ、その積層パターンの両側の基板表面領域に、チャネルと逆導電型のソース・ドレイン不純物領域が形成されている。
そして、この電荷保持能力を有する絶縁膜に対し、基板側から電荷を注入して書き込みを行う。また、消去では、保持電荷を基板側に抜き取るか、保持電荷を打ち消す逆極性の電荷を上記絶縁膜内に注入する。
【０００３】
これら電荷を絶縁膜に注入するには、電荷の絶縁物内のトンネル現象を利用するほか、いわゆるＣＨＥ(Channel Hot Electron)注入など、ＯＮＯ膜の最下層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある。
【０００４】
最近になって、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積手段（電荷保持能力を有する積層絶縁膜）のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。
たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加して２ビット情報を独立に読み出す、いわゆる“リバースリード”方法によって蓄積電荷量が少ない２ビット情報を確実に読み出すことを可能としている。また、消去時に、ソース・ドレイン不純物領域の表面領域に反転層を形成し、この反転層内のアバランシェブレークダウンにより高エネルギー電荷（ホットホール）を生じさせ、このホットホールを電荷蓄積手段に注入することによって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００５】
【発明が解決しようとする課題】
ところが、この従来のＣＨＥ注入による２ビット情報の記憶が可能なメモリセルでは、電荷保持膜（ＯＮＯ膜）がチャネル形成領域上の全域に一様に形成され、その電荷を注入する領域が限定されていない。このため、デバイスのプロセス上または動作時のバイアス条件の不均一性などの影響を受けて蓄積電荷量が変動すると、これが記憶特性、たとえばしきい値電圧の変動に微妙な影響を与えやすい。とくに必要以上の電荷が注入された場合、電荷蓄積領域が限定されていないことから、過剰書き込み側での特性変動が問題となる。また、電荷蓄積領域が限定されていないことから消去時間も長くしなければならないという不利益を生じさせる。
【０００６】
また、電荷保持膜のキャリアトラップに捕獲された電荷は、それ自体、導電層内の電荷に比べ格段に動き難いが、たとえば高温中に長く保持されると、ある程度熱的にドリフトして電荷保持領域が拡大する、いわゆる記憶のボケが生じる。この場合も、電荷保持膜がチャネル形成領域に対し一様に形成された従来の素子構造では、しきい値電圧の大小関係が微妙に変化することになる。
【０００７】
この従来のＣＨＥ注入方式は、電荷の注入効率がおおよそ１×１０-6と悪いことが知られている。そのため書き込みに際して、大きな電流をメモリセルのソース・ドレイン不純物領域間に流す必要があり、消費電力が大きくなるという課題があった。
【０００８】
一方、前記した従来のメモリセル構造では、セル面積が最も小さいアレイ方式の一種である、いわゆるＶＧ(Vertual Ground)セルアレイ方式を採用した場合、１本のワード線に連なる複数のメモリセルの一つを任意に選択するランダムアクセスはできても、複数のメモリセルを同時にアクセスするシリアルアクセスができないという課題がある。
これは、ＶＧセルアレイ方式では、ソース・ドレイン不純物領域がワード方向の隣接２セル間で共有され、その共有関係がワード方向に繰り返されていることに起因する。すなわち、ＶＧセルアレイ方式では、ワード方向で見ると、互いに異なる導電型のソース・ドレイン不純物領域とチャネル形成領域が交互に繰り返され、そのため、あるメモリセル内の２つのソース・ドレイン不純物領域の電圧を決めると、同一行の他のメモリセルの意図しない動作を防止するには、他の不純物領域の電位が必然的に決まってしまう。したがって、偶然にその電位関係で意図した動作ができるメモリセルを除くと、他のメモリセルのアクセスは基本的に不可能となる。また、このような記憶データの論理で常にアクセス可能なセルが変動する条件付きのシリアルアクセスは実用に耐えない。
【０００９】
以上の理由により、前記した従来構造のメモリセルでＶＧ型メモリセルアレイを構成した場合、１本のワード線に連なる複数のメモリセルを任意に、かつ独立に動作させることができない。その結果、この従来のメモリセルでは、セル面積縮小のためＶＧセルアレイ化すると、１本のワード線に連なるメモリセル全てを書き込む際の書き込み回数が多く、書き込みに要するトータルな時間が長くなるという不具合がある。つまり、ＶＧセルアレイ化してセル面積を縮小して得られたビットコスト低減に関する優位性が、ＶＧセルアレイ方式を採用しないで、かつシリアルアクセスにより書き込み効率を上げたものに対しては薄れてしまっていた。
【００１０】
本発明の第１目的は、電荷保持領域の２ビット記憶可能な範囲を制限し、とくに過剰な電荷注入があっても特性が影響されにくい不揮発性半導体記憶装置と、その製造方法を提供することにある。
本発明の第２の目的は、電荷の注入効率を上げ、書き込み速度の向上と、書き込みの際にメモリセルが消費する電力を低減させる不揮発性半導体記憶装置と、その製造方法を提供することにある。
本発明の第３の目的は、チャネルのオン／オフを制御する手段を、通常のメモリトランジスタのゲート電極とは別に有し、これによりＶＧセルアレイ方式を採用しても１ワード線に連なる複数のメモリセルのシリアルアクセスが可能な不揮発性半導体記憶装置と、その動作方法を提供することにある。
【００１１】
本発明に係る不揮発性半導体記憶装置の動作方法は、メモリセルを行列状に配置してメモリセルアレイを構成し、上記メモリセルそれぞれが、第１導電型半導体からなるチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで行方向で互いに離間する２つの不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記２つの不純物領域側で上記チャネル形成領域の一部に重なる上記電荷保持膜の領域からなる記憶部と、上記チャネル形成領域上に接し上記記憶部に隣接した単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、上記メモリゲート電極が行方向の複数のメモリセル間で共有されてワード線を構成し、上記２つの不純物領域のそれぞれが列方向の複数のメモリセル間で共有されてビット線を構成し、上記制御ゲート電極が上記ビット線と平行に配置されて列方向の複数のメモリセル間で共有された不揮発性半導体記憶装置の動作方法であって、読み出し動作が、読み出し対象のメモリセルを含まない行の非選択のワード線に、上記チャネル形成領域に対し順バイアスとなる方向の電圧を印加するステップを含む
【００１３】
上記メモリゲート電極は、好適に、上記制御ゲート電極と電気的に絶縁した状態で交差し、上記制御ゲート電極の外側双方で上記記憶部上に接する。
この場合、好適に、上記メモリゲート電極を成す導電材料よりエッチング速度が遅い誘電体からなるエッチングストッパ層を、上記制御ゲート電極上に有している。メモリゲート電極の加工時に、制御ゲート電極上の誘電体膜が除去されて制御ゲート電極までエッチングされないようにするためである。
上記記憶部の側から上記チャネル形成領域を挟んで互いに離間し、かつ上記チャネル形成領域と逆の導電型を有した半導体からなる２つの不純物領域を有し、上記２つの不純物領域それぞれがビット線であり、上記メモリゲート電極が、上記記憶部内への電荷の入出力を含む動作を制御するワード線であり、上記制御ゲート電極が、上記動作を補助する際の制御線である。
【００１４】
いわゆるＮＯＲ型メモリセルアレイ方式が採用できる。この場合、メモリセルが、上記記憶部の側から上記チャネル形成領域を挟んで互いに離間し、かつ上記チャネル形成領域と逆の導電型を有した半導体からなる２つの不純物領域と、上記制御ゲート電極をゲートとし、上記２つの記憶部を挟んで上記メモリゲート電極に対向した２つの外側チャネル領域をソース、ドレインとして機能する制御トランジスタと、上記制御トランジスタを挟んで直列接続し、上記メモリゲート電極をゲートとし、上記制御トランジスタのチャネル領域と上記２つの不純物領域の一方をソースあるいはドレインとして機能する２つのメモリトランジスタとを有し、上記メモリセルが行列状に複数配置してメモリセルアレイが構成され、上記２つの不純物領域のそれぞれが、上記メモリセルアレイの一方向に長く配置されて複数のメモリセル間で共有され、上記制御ゲート電極が、上記２つの不純物領域の離間スペース内を上記不純物領域と平行に配置されて上記複数のメモリセル間で共有されている。また、上記２つの不純物領域それぞれは、その長手方向と直交する方向に隣接する他のメモリセルの上記不純物領域と分離されている。
ＮＯＲ型の一態様としてＶＧ型の採用も可能である。その場合、上記２つの不純物領域それぞれが、その長手方向と直交する方向に隣接するメモリセル間で共有されている。
【００１６】
このような構成の不揮発性半導体記憶装置では、電荷保持能力を有する２つの記憶部を有し、その２つの記憶部の間が電荷保持能力を有しない単層の誘電体膜によって離されている。したがって、２ビット記憶データ保持時に、２ビットの記憶情報が確実に峻別される。なぜなら、各記憶部に過剰に電荷が注入されても、その間にデータ保持特性能力を有しない単層の誘電体膜が存在することにより、ある電荷量以上は電荷注入が進まないため、電荷の分布領域同士が混じらないからである。また、高温保持時に保持電荷がドリフトしても電荷の分布領域同士が混じらないため、この点でも２ビット情報の記憶がぼけない。
また、チャネル形成領域に抵抗差を設けることは、書き込みまたは消去時に、電荷の注入効率を高める。
【００１７】
また、この第１の観点に係る不揮発性半導体記憶装置では、誘電体分離層の存在により、記憶部に電荷が注入される際に、メモリゲート電極のチャネル幅方向外側の電荷保持膜部分に電荷が滲み出しても、この電荷の影響によるチャネル形成領域と不純物領域間のリークパスが形成されにくい。この電荷が滲み出す電荷保持膜の領域が誘電体分離層上に乗り上げており、その結果、滲み出した電荷のチャネル形成領域への影響が十分に低減されるからである。また、誘電体分離層を形成した場合、メモリゲート電極が幅方向に合わせずれを起こすと、メモリゲート電極の支配力が一部に及ばずに書き込み時の注入電荷が蓄積されない領域が生じる。たとえば消去時に逆極性の電荷を注入する方式が採用された場合などでは、このメモリゲート電極の支配力が及ばない領域において、チャネルをオンする方向の極性を有した電荷のみが書き換えのたびに次第に蓄積されてしまうことがある。こうなると、この領域のしきい値電圧が大きく低下してリーク電流が大幅に増加する事態が発生する。本発明では、このリーク電流の大幅な増大を防止するために、メモリゲート電極が幅方向両側にサイドウォールを有し、エリアペナルティを受けることなく電荷蓄積膜との十分なオーバーラップを実現している。
また、制御ゲート電極をＯＮとした場合に制御ゲート電極の下方にできるチャネルが、制御ゲート電極を共有している他のセルに向かって拡がることを、誘電体分離層が防ぐ。誘電体分離層が存在すると、ワード線が選択されていないセルの制御ゲート電極の下は電気的に絶縁された状態にある。そのため、制御ゲート電極がＯＮとなっても、ワード線が選択されていないセルの制御ゲート電極の下方にチャネルが形成されずオーバーディプレッション、すなわち空乏層が熱平衡状態より拡がった状態となる。この状態では、チャネルが形成された状態と比較するとゲートの容量が大幅に小さくなる。したがって、誘電体分離層が存在せず、共有されている全てのセル内で制御ゲート電極の下方にチャネルが形成される場合と、ワード線が選択されたセル内の制御ゲート電極の下方領域にチャネルが形成されるが、誘電体分離層が存在し、そのため選択されない他のセル内の制御ゲート電極の下方領域にはチャネルが形成されない場合とを比較すると、後者の方が制御ゲートの容量が小さい。この制御ゲート容量の低減は、不揮発性半導体メモリの高速動作および低消費電力に寄与する。
以上より、この誘電体分離層とサイドウォール付きメモリゲート電極との組合せは、セル面積を増大させることなくリーク電流を低減すること、および、ゲート容量を低減して高速化を図ることなどに大きく寄与する。なお、誘電体分離層を不純物領域上で分離した場合は、誘電体分離層の存在によって不純物領域に高抵抗部分が形成されない。
【００２６】
本発明に係る不揮発性半導体記憶装置の他の動作方法は、前記した本発明の第２の目的を達成するためのものであり、いわゆるＶＧ型メモリセルアレイにおけるシリアル動作（書き込み、読み出しおよび消去）に関する。
ＶＧ型メモリセルアレイでは、複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている。
この動作方法が以下の諸ステップ、すなわち、上記メモリセルアレイ内で所定のメモリセル列内の上記チャネル形成領域を電気的に分断するように上記制御ゲート電極を駆動し、上記チャネル形成領域が電気的に分断された上記メモリセル列間で上記チャネル形成領域が電気的に分断されていない他のメモリセル列において、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する各ステップを含む。
好適に、上記動作方法が以下の諸ステップ、すなわち、所定の個数置きの上記制御ゲート電極に、チャネルがオンできない不活性状態にメモリセルを移行させるＯＦＦ電圧を印加し、
上記分断により不活性状態となったメモリセル間で、活性状態のメモリセルを並列に書き込み、読み出しまたは消去を行う各ステップを含み、上記ＯＦＦ電圧を印加する制御ゲート電極を一方向にずらしながら、上記チャネル形成領域の分断のための駆動のステップと、上記活性状態のメモリセルに対する書き込み、読み出しまたは消去のステップとを繰り返す。
【００２７】
この第５の観点に係る動作方法では、メモリセルアレイを分割を制御する手段として、制御ゲート電極を用いる。すなわち、ＯＮ電圧を印加して制御ゲートをオンするとチャネルが形成できる状態となり、ＯＦＦ電圧を印加して制御ゲートをオフするとドレイン電圧印加の有無にかかわらずチャネルが形成されない。この制御ゲートのオフ状態をワード線方向に所定数のメモリセルごとに周期的に展開すると、オフ状態の制御ゲート間の活性状態のメモリセルに対しシリアル動作が可能となる。
【００２８】
本発明に係る不揮発性半導体記憶装置の他の動作方法は、複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている不揮発性半導体記憶装置の動作方法であって、書き込み動作が以下の諸ステップ、すなわち、上記複数の不純物領域において、行方向に一つ置きの不純物領域に対する書き込みドレイン電圧の印加と、残りの不純物領域に対する基準電圧の印加とを同時に行い、チャネルをオフ状態からオンできる状態に移行させるＯＮ電圧を、書き込み対象の記憶データに応じた組合せで上記制御ゲート電極に印加し、上記ＯＮ電圧が印加された上記制御ゲート電極と上記書き込みドレイン電圧が印加された上記不純物領域との間にある上記記憶部を選択し、上記記憶データを書き込むべき選択行の上記ワード線に所定電圧を印加して、選択された上記記憶部の下方でチャネルをオンさせ、当該チャネル内を走行するキャリアの一部を選択した上記記憶部に注入し、上記メモリセルアレイ内の不純物領域に対し、上記書き込みドレイン電圧と上記基準電圧を、印加対象を入れ替えて再度印加し、上記制御ゲート電極への上記ＯＮ電圧の印加を、書き込み対象の記憶データに応じた組合せで再度行い、上記記憶部と異なる残りの記憶部を選択し、上記ワード線への電圧印加を再度行って選択された記憶部の下方でチャネルをオンさせ、当該チャネル内を走行するキャリアの一部を選択した上記記憶部に注入する各ステップを含む。
【００２９】
この第６の観点に係る動作方法を用いてメモリセルアレイ全体の書き込みを行う場合、好適に、上記不純物領域の電位を固定した状態で、書き込み対象となるメモリセルが接続されたワード線を順次選択し、選択されたワード線ごとの書き込み対象の記憶データに応じて上記制御ゲート電極へのＯＮ電圧印加を変えながら、上記記憶部の選択と、選択された記憶部へのキャリア注入とを、上記メモリセルアレイ内の全てのワード線に対し繰り返し実行し、上記メモリセルアレイ内の不純物領域に対して、上記書き込みドレイン電圧と上記基準電圧とを印加対象を入れ替えて再度印加し、上記不純物領域の電位を固定した状態で、書き込み対象となるメモリセルが接続されたワード線を順次選択し、選択されたワード線ごとの書き込み対象の記憶データに応じて上記制御ゲート電極へのＯＮ電圧印加を変えながら、上記記憶部の選択と、選択された記憶部へのキャリア注入とを、上記メモリセルアレイ内の全てのワード線に対し繰り返し実行する。
【００３０】
一般に、セル動作を最速とするためには、信号線、電源線の充放電回数を最小に必要がある。とくに、充放電に時間のかかるラインの電位変動回数は最小にす必要がある。ここで、不純物領域は抵抗が高く、抵抗値Ｒと容量値Ｃにより決まるＲＣの時定数が大きく、したがって充放電に最も時間がかかるセル間共通線であると考えられる。
上記した第６実施形態に係る不揮発性半導体記憶装置の動作方法では、同一行のメモリセルに対してだけでなく、複数行からなるメモリセルアレイ全体に対しても、不純物領域の電位についてハイレベルとローレベルとの間を１回上げ下げする間に、全てのメモリセルの書き込みが終了する。このため、信号線や電源線の電位変化を含む書き込み動作の時間が短い。
【００３１】
本発明に係る不揮発性半導体記憶装置の他の動作方法（以下第７実施形態という）は、複数のメモリセルを行列状に配置してメモリセルアレイが構成され、上記メモリセルアレイが、第１導電型半導体からなる上記メモリセルごとに分離されたチャネル形成領域と、第２導電型半導体からなり上記チャネル形成領域を挟んで互いに離間する複数の不純物領域と、積層された複数の誘電体膜を備え電荷保持能力を有した電荷保持膜と、上記チャネル形成領域の両端部に重なる上記電荷保持膜の領域からなる上記メモリセルごとに２つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した上記メモリセルごとの単層の誘電体膜と、上記記憶部上のメモリゲート電極と、上記単層の誘電体膜上の制御ゲート電極とを有し、同一行内の上記メモリゲート電極がワード線により接続され、上記２つの不純物領域それぞれが、列方向に長く配置されて行方向に隣接するメモリセル間で共有され、上記制御ゲート電極が列方向に長く配置されて同一列内のメモリセル間で共有されている不揮発性半導体記憶装置の動作方法であって、読み出し動作が以下の諸ステップ、すなわち、上記複数の不純物領域に基準電圧を印加し、かつ上記複数の制御ゲート電極にチャネルをオフ状態で維持するＯＦＦ電圧を印加するリセットのステップと、上記複数の制御ゲート電極の行方向配列において一つ置きに、チャネルをオフ状態からオンできる状態にするＯＮ電圧を印加することにより、奇数番目または偶数番目の一方のメモリセル群を選択する第１の選択ステップと、上記複数の不純物領域の行方向配列において一つ置きに、印加電圧を前記基準電圧から読み出しドレイン電圧に変化させる第１の電圧印加ステップと、上記基準電圧の印加状態が維持された不純物領域側の上記記憶部からデータを、各メモリセル行ごとに読み出す読み出しのステップ（以下、読み出しステップ（１）と表記）と、上記ＯＮ電圧と上記ＯＦＦ電圧の印加対象を、上記複数の制御ゲート電極の行方向配列内で切り替えることにより、選択されるメモリセル群を、奇数番目のメモリセル群と偶数番目のメモリセル群で変更する第２の選択ステップと、上記基準電圧と上記読み出しドレイン電圧の印加対象を、上記複数の不純物領域の行方向配列内で切り替える第２の電圧印加ステップと、上記読み出しのステップを再度行う２回目の読み出しステップ（以下、読み出しステップ（２）と表記）と、上記第２の選択ステップを再度行った後、上記読み出しのステップを再度行う３回目の読み出しステップ（以下、読み出しステップ（３）と表記）と、上記第２の電圧印加ステップを再度行った後、上記読み出しのステップを再度行う４回目の読み出しステップ（以下、読み出しステップ（４）と表記）と、を含む。
【００３２】
この第７の観点に係る動作方法を用いてメモリセルアレイ全体の読み出しを行う場合、好適な第１の方法では、上記不純物領域および上記制御ゲート電極の電圧印加条件を固定したままで、不純物領域と制御ゲート電極との選択に応じて上記読み出しステップ（１），（２），（３）あるいは（４）のいずれかを上記メモリセルアレイ内の全ての行に対し繰り返し実行する。続いて、上記制御ゲート電極の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）の何れかを上記メモリセルアレイ内の全ての行に対して繰り返す。つぎに、上記不純物領域の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）のいずれかを上記メモリセルアレイ内の全ての行に対し繰り返し実行する。続いて、上記制御ゲート電極の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）の何れかを上記メモリセルアレイ内の全ての行に対して繰り返す。
この第１の方法において不純物領域への電圧印加の入れ替えと、制御ゲート電極への電圧印加の入れ替えを逆としてもよい。すなわち、好適な第２の方法では、上記不純物領域および上記制御ゲート電極の電圧印加条件を固定したままで、不純物領域と制御ゲート電極との選択に応じて上記読み出しステップ（１），（２），（３）あるいは（４）のいずれかを上記メモリセルアレイ内の全ての行に対し繰り返し実行する。続いて、上記不純物領域の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）の何れかを上記メモリセルアレイ内の全ての行に対して繰り返す。つぎに、上記制御ゲート電極の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）のいずれかを上記メモリセルアレイ内の全ての行に対し繰り返し実行する。続いて、上記不純物領域の電圧印加条件を変更し（交互に入れ替え）、制御ゲート電極および不純物領域の電位を固定した条件下で取り得る読み出しステップ（１），（２），（３）あるいは（４）の何れかを上記メモリセルアレイ内の全ての行に対して繰り返す。
【００３３】
上記した第７実施形態に係る不揮発性半導体記憶装置の動作方法では、同一行のメモリセルに対してだけでなく、複数行からなるメモリセルアレイ全体に対しても、不純物領域の電位についてハイレベルとローレベルとの間を２回上げ下げする間に、全てのメモリセルの読み出しが終了する。このため、信号線や電源線の電位変化を含む読み出し動作の時間が短い。
【００３６】
【発明の実施の形態】
以下、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体メモリ装置を例に、本発明の実施形態を図面を参照しながら説明する。なお、ｐチャネル型の場合は、半導体素子内の不純物の導電型、キャリアおよび電圧印加条件の極性等を適宜逆とすることで、以下の説明が同様に適用できる。
【００３７】
第１実施形態
図１（Ａ）は、第１実施形態に係るメモリセルの構造を示す断面図、図１（Ｂ）は、その平面図である。また、図２は、このメモリセルの等価回路図である。
【００３８】
図１（Ａ）に示すメモリセルにおいて、符号１は、たとえば珪素などの半導体材料からなり半導体素子を形成する基体（ｐ型半導体基板、ｐウエル、ｐ型のＳＯＩ層など、以下、基板という）を示す。基板１内の表面領域に、ｎ型不純物が高濃度に導入されて出来た２つの不純物領域（ソース・ドレイン（Ｓ／Ｄ）不純物領域）２が互いに離れて形成されている。Ｓ／Ｄ不純物領域２は、図１（Ｂ）に示すように、一方向に長く互いに平行に配置されている。２つのＳ／Ｄ不純物領域２間の基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル形成領域となる。チャネル形成領域は、そのほぼ中央に形成された内側チャネル領域Ｃｈ２と、内側チャネル領域Ｃｈ２とＳ／Ｄ不純物領域２との間の２つの外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂとからなる。内側チャネル領域Ｃｈ２は、外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂに比べ活性化されたｐ型不純物の濃度が低く、高閾値化されている。
【００３９】
内側チャネル領域Ｃｈ２上に、たとえば１ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層のゲート誘電体膜４が形成されている。このゲート誘電体膜４は、単層であり、かつ膜中のキャリアトラップは比較的に少なく電荷保持能力を有しない。
ゲート誘電体膜４上に、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる制御ゲート電極５が形成されている。制御ゲート電極５は、図１（Ｂ）に示すように、Ｓ／Ｄ不純物領域２の離間スペース内で、Ｓ／Ｄ不純物領域２と平行に一方向に長く配線されている。制御ゲート電極５は、後述するように、メモリセルアレイの制御線ＣＬを構成する。制御ゲート電極５のゲート長に限定はないが、たとえば５０ｎｍ以下と超微細化すると、チャネル内のキャリアが準バリスティックに走行し、好ましい。すなわち、電界条件にもよるが、このようにゲート長を極微細化すると、ソースから供給されたキャリアがチャネル内を移動する際に、不純物による細かな小角散乱は受けるが軌道を大きく曲げるような大角散乱を受けることなく、キャリアが弾道的に走行するようになる。
【００４０】
ゲート誘電体膜４と制御ゲート電極５の積層パターンの表面、および基板表面を覆って、複数の絶縁膜を積層させてなり電荷保持能力を有する誘電体膜（電荷保持膜）６が形成されている。
電荷保持膜６は、下層から順に、ボトム誘電体膜６-1，主に電荷蓄積を担う誘電体膜（主電荷蓄積膜）６-2，トップ誘電体膜６-3から構成されている。
【００４１】
ボトム誘電体膜６-1は、たとえば、熱酸化法により形成した二酸化珪素膜、二酸化珪素を窒化処理した膜などを用いる。ボトム誘電体膜６-1の膜厚は、たとえば２．５ｎｍ〜６．０ｎｍ程度である。
主電荷蓄積膜６-2は、たとえば３．０ｎｍ〜６．０ｎｍ程度の窒化珪素膜から構成されている。この主電荷蓄積膜６-2は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。
トップ誘電体膜６-3は、主電荷蓄積膜６-2との界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、例えば成膜後の主電荷蓄積膜を熱酸化して形成される。トップ誘電体膜６-3をＨＴＯ（High Temperature chemical vapor deposited Oxide)膜としてもよい。トップ誘電体膜６-3がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜６-3の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４２】
この電荷保持膜６上に、制御ゲート電極５と交差するメモリトランジスタのゲート電極（以下、メモリゲート電極という）７が形成されている。メモリゲート電極７は、たとえば不純物が添加された多結晶珪素または非晶質珪素からなり、後述するように、メモリセルアレイのワード線ＷＬを構成する。
【００４３】
このような構造のメモリセルＭは、メモリトランジスタ、ＭＯＳ型のトランジスタ、メモリトランジスタが２つのビット線ＢＬ間に直列に接続した３トランジスタ構成となる。２つのメモリトランジスタのゲートは、ワード線ＷＬにより制御され、中央のＭＯＳ型トランジスタのゲートはビット線ＢＬと平行な制御線ＣＬにより制御される。
前記したチャネル濃度差、および誘電体膜４，６の材料、厚さおよび構造の諸条件により、消去状態のメモリトランジスタのしきい値電圧は、ＭＯＳ型トランジスタのしきい値電圧より低く設定されている。
中央のＭＯＳ型トランジスタの主な機能としては、メモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作したり、基板１と電荷保持膜６の接触部分を規定する。基板１と電荷保持膜６の接触部分は“記憶部”と称され、電荷保持膜６のなかでも電荷が注入され保持される部分となる。２つの記憶部６ａ，６ｂ間の単層の誘電体膜（ゲート誘電体膜４）は、電荷保持能力を有しないためデータ記憶に寄与できない。なお、トランジスタ動作の詳細は後述する。
【００４４】
図３および図４に、メモリセルアレイ構成の代表例を２例示す。なお、図３および図４は、６個×３個のメモリセルからなる、メモリセルアレイの一部を示す。
【００４５】
図３は、Ｓ／Ｄ不純物領域が行方向で分離されたＮＯＲ型メモリセルアレイを示す。このＮＯＲ型メモリセルアレイは、ソース線およびビット線が階層化されて、不純物領域からなる副ソース線および副ビット線間に所定数のメモリセルが並列接続されたブロックが、上層の主ソース線と主ビット線にさらに並列接続された構成を含む。また、図３においてはソース線ＳＬとビット線ＢＬと名称を付して役割を明示してあるが、２ビット／セル記憶が可能なＭＯＮＯＳ型メモリセルにおいて、この役割は固定されるものではない。すなわち、２ビットのどちらを書き込むか或いは読み出すかによって、ソース線ＳＬとビット線ＢＬの役割は入れ替わる。
【００４６】
具体的には、たとえば、奇数番目のＳ／Ｄ不純物領域２からなるソース線ＳＬ１，ＳＬ２，…，ＳＬ６，…と、偶数番目のＳ／Ｄ不純物領域２からなるビット線ＢＬ１，ＢＬ２，…，ＢＬ６，…とが行方向に交互で、列方向に長く平行に配線されている。通常、これらの不純物領域からなる共通線ＳＬｉ，ＢＬｉ（ｉ＝１，２，…）は、配線抵抗を低減するため、所定の個数おきに適宜、上層のメタル配線に接続されて階層化されている。
また、図１のメモリゲート電極７からなるワード線ＷＬｉが、行方向に長く平行に配置されている。ソース線ＳＬｉ，ビット線ＢＬｉ対と、ワード線ＷＬｉとの交点付近に、図２に示す接続関係のメモリセルが配置されている。
たとえば最初の列では、ソース線ＳＬ１とビット線ＢＬ１との間にメモリセルＭ１１，Ｍ１２，Ｍ１３，…が並列接続され、メモリセルＭ１１の２つのメモリゲート電極７がワード線ＷＬ１に接続され、メモリセルＭ１２の２つのメモリゲート電極７がワード線ＷＬ２に接続され、メモリセルＭ１３の２つのメモリゲート電極７がワード線ＷＬ３に接続されている。このような接続関係が、他の列についても繰り返されている。
各列のメモリセルのほぼ中央を貫いて、図１の制御ゲート電極５からなる制御線ＣＬ１，ＣＬ２，…，ＣＬ６，…が列方向に配線されている。
【００４７】
これらの共通線を制御する回路は、特に図示していない。ソース線とビット線はカラムデコーダ、ワード線ＷＬはロウデコーダ、制御線ＣＬはカラム分割制御回路により制御される。
【００４８】
図４は、いわゆるＶＧ型メモリセルアレイであり、ＮＯＲ型の一種である。
図４のメモリセルアレイでは、図３において隣り合うビット線ＢＬｉとソース線ＳＬｉ＋１が１本の配線で共通化されている。具体的に列方向の配線は、ソース線の機能を兼ねるビット線ＢＬ１，ＢＬ２，…ＢＬ７，…と、制御線ＣＬ１，ＣＬ２，…，ＣＬ６，…が行方向に交互に配置されている。他の構成は、図３と同じである。
このようなＶＧ型メモリセルアレイでは、図３の場合と比較すると、片側のＳ／Ｄ不純物領域の配置スペースが不要であり、また上層のメタル配線に余裕があるため、セル面積が小さい。
【００４９】
つぎに、図１の構成のメモリセルの製造方法を、図５（Ａ）〜図５（Ｄ）を用いて説明する。
【００５０】
まず、用意したシリコンウエハなどに、必要に応じてｐウエル，ＳＯＩ層を形成する。このようにして出来たトランジスタを形成すべき半導体（基板１）の表面を、たとえば熱酸化してゲート誘電体膜４を形成する。このゲート誘電体膜４をスルー膜として、基板１内の表面全域に対し、中央のＭＯＳ型トランジスタの比較的高いしきい値電圧を決めるチャネルドープを、たとえばイオン注入により行う。これにより、図５（Ａ）に示すように、基板１内の表面領域に、前記した内側チャネル領域Ｃｈ２となる高閾値チャネルドープ層１ａが形成される。
続いて、ゲート誘電体膜４上に、不純物が添加された多結晶珪素または非晶質珪素を堆積し、列方向に長いライン状にパターンニングし、制御ゲート電極５を形成する。
【００５１】
図５（Ｂ）に示すように、この制御ゲート電極５をマスクとし、ゲート誘電体膜４をスルー膜としたイオン注入により、制御ゲート電極５周囲の基板表面領域に逆導電型の不純物を導入する（カウンタードープ）。これにより、制御ゲート電極５周囲の基板表面領域では、制御ゲート電極５下方の領域よりｐ型が弱まる。その結果、図１において、内側チャネル領域Ｃｈ２に比べ、外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂのしきい値電圧が下がる。このことにより、同じゲート電圧を印加した場合でも、より低いチャネル抵抗を得ることができる。
【００５２】
つぎに、図５（Ｃ）に示すように、制御ゲート電極５をマスクとしてゲート誘電体膜４を同じパターンに加工した後、このゲート誘電体膜４と制御ゲート電極５との積層パターンの表面および基板表面上に電荷保持膜６を形成する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化珪素膜（ボトム誘電体膜６-1）を形成する。
つぎに、ボトム誘電体膜６-1上にＬＰ−ＣＶＤ法により窒化珪素膜（主電荷蓄積膜６-2）を、最終膜厚が６ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化珪素膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの二酸化珪素膜（トップ誘電体膜６-3）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中で炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化珪素膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深い電荷トラップが約１×１０11〜１×１０13／ｃｍ2 の密度で形成される。また、主電荷蓄積膜６-2が１ｎｍ減るごとに二熱酸化珪素膜（トップ誘電体膜６-3）が１．５ｎｍ形成され、この割合で下地の主電荷蓄積膜厚が減少し、主電荷蓄積膜６-2の最終膜厚が６ｎｍとなる。
【００５３】
つぎに、制御ゲート電極５形状を反映して出来た電荷保持膜６の段差の両側面に、導電材料かなるサイドウォール７ａを形成する。具体的には、不純物が添加された多結晶珪素または非晶質珪素を厚く堆積し、これを異方性が強い条件で全面エッチング（エッチバック）する。
必要に応じて、形成したサイドウォール７ａおよび制御ゲート５をマスクとした斜めイオン注入により、ｎ型あるいはｐ型の不純物１ｂを比較的基板１の深部にまで導入する。ｎ型あるいはｐ型の不純物１ｂをサイドウォール７ａの下方領域に導入することにより、しきい値電圧の調整、あるいはパンチスルー耐性を高めることが可能となる。
【００５４】
続いて、サイドウォール７ａおよび制御ゲート電極５をマスクとした、ほぼ垂直なイオン注入により、ｎ型不純物をサイドウォール７ａ外側の基板内領域にドープし、図５（Ｄ）に示すように、Ｓ／Ｄ不純物領域２を形成する。
その後、たとえば、サイドウォール７ａを構成する材料と同じ不純物添加条件の多結晶珪素または非晶質珪素を全面に厚く堆積し、制御ゲート電極５と直交する方向に長いライン状にパターンニングし、メモリゲート電極７（ワード線ＷＬ）を形成する。このときのエッチング終了時点では、図１（Ｂ）におけるメモリゲート電極７の線幅方向両側に、下地の電荷保持膜６が表出されることとなる。必要に応じて、意図的にオーバーエッチングを行い、この部分の電荷保持膜６の電荷保持能力を低減してもよい。なお、本実施形態のメモリセル構造では、余りオーバーエッチングしなくとも、制御ゲート電極５による段差裾部での多結晶珪素または非晶質珪素の残渣は発生しにくい。なぜなら、制御ゲート電極５のパターンニングではライン状に残されたレジストパターンをマスクとしたエッチングによるが、異方性を強くしても、通常は制御ゲート電極５の形成後のパターンが、レジスト断面形状を反映して多少なりとも順テーパとなるのが普通だからである。
【００５５】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクト形成、上層配線層の形成等をへて当該不揮発性半導体メモリ装置を完成させる。
この製造方法では、制御ゲート電極５がない従来型セルの製法に比べて、ゲート誘電体膜４および制御ゲート電極５となる膜の成膜とパターンニングの工程が追加される。また、チャネルに抵抗差を設ける場合は、カウンタードープのイオン注入が必要となる。これらの工程は、不揮発性半導体メモリ装置の全製造工程に比べて僅かであり、大幅なコスト増の要因とならない。
しかも、構造が極めて簡単であり、作りやすいという利点がある。
【００５６】
つぎに、メモリセルの動作を説明する。
書き込みは、ＣＨＥ注入を用いる第１の方法と、ブレークダウンによる高エネルギー電荷を注入する第２の方法がある。第１の方法の書き込み原理を図６（Ａ），図６（Ｂ）に示し、第２の方法の書き込み原理を図７に示す。
【００５７】
第１の方法では、ソースとなる不純物領域２に基準電圧Ｖｓ，ドレインとなる不純物領域２にドレイン電圧Ｖｄを印加し、制御ゲート電極５（制御線ＣＬ）に所定の正電圧Ｖｃｇ、メモリゲート電極７（ワード線ＷＬ）に所定の正電圧Ｖｗｇを印加する。
この条件下、チャネル形成領域に反転層（チャネル）が形成され、ソースから供給された電子がチャネル内を加速され、その一部がドレイン側で、電荷保持膜６のボトム誘電体膜６-1を構成する二酸化珪素膜のエネルギー障壁ΦSiO2を越える高エネルギー電子（ホットエレクトロン）となる。ホットエレクトロンの一部は、ある確率で電荷保持膜６のドレイン側部分（記憶部６ｂ）に注入される。
このチャネル内のホットエレクトロンの注入効率を上げるために、制御ゲート電極５の下の第１導電型半導体領域にチャネル方向に沿って高電界が生じるように、制御ゲート電極５とメモリゲート電極７に印加する電圧値を制御する。このことによって、注入領域の近傍にフラッシュメモリの分野で知られているソースサイド注入と同様の電界分布を作ることができ、注入効率を、たとえば３桁ほど改善できる。
【００５８】
このチャネル内の電子は、不純物散乱および半導体格子との衝突により電界から受けたエネルギーの一部を損失しながら、全体では加速されてゆく。図６（Ｂ）における破線は、ポテンシャルエネルギーが全て運動エネルギーに変換された場合のエネルギーであり、電子が真空中を電界加速されると仮定したときに得られるエネルギーである。実際の電子の運動エネルギーは、実線で示すように、加速されるほどエネルギーロスも大きくなりながらドレイン端付近でピークを迎え、電子が充満しているｎ型不純物領域２ｂに入ると急激に運動エネルギーが減少する。この運動エネルギーのピーク点を出来るだけ大きくすることができれば、ホットエレクトロンの注入効率が向上する。
【００５９】
本実施形態では、チャネルに抵抗差を持たせることで内側チャネル領域Ｃｈ２の抵抗を相対的に高くし、この領域での電界を上げ、ここでの加速効率を上げる。したがって、電子が注入直前で最も効率よくエネルギー的に励起され、その結果、チャネルに抵抗差を持たせない従来の場合より、ホットエレクトロンの注入効率が向上する。とくに、内側チャネル長を短くすると、高エネルギー電界中を電子が準バリスティックに走行し、さらに注入効率が向上する。また、チャネルに抵抗差をもたせなくとも制御ゲート電極５を用いたチャネル制御によりソースサイド注入が可能であり、そのため従来より注入効率が向上する。
【００６０】
一方、もう一方の記憶部６ａに書き込みたい場合は、２つの不純物領域２の電圧関係を入れ替えることにより、同様な原理でホットエレクトロンが記憶部６ａに注入される。電子が注入されるとメモリトランジスタのしきい値電圧が上昇し書き込み状態となる。
このように、１メモリセルに２ビットの記憶情報が独立に書き込みできる。
【００６１】
第２の書き込み方法では、図７に示すように、メモリゲート電極７（ワード線ＷＬ）に負電圧Ｖｗｇを印加し、書き込み側の不純物領域２に正電圧Ｖｄを印加する。
この条件下、ｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。そして反転層が形成され、ついにはアバランシェブレークダウンが生じる。このブレークダウンに至る過程で高エネルギーを有する電子、ホール対が生じ、高エネルギー電子は正電圧Ｖｄに引き寄せられてｎ型不純物領域２内に吸収される。一方、高エネルギーホール（ホットホール）は、多くが基板１に流れるが、その一部がチャネル形成領域側にドリフトして、そこでメモリゲート電極７による電界に引き寄せられて二酸化膜障壁ΦSiO2を越えて、電荷保持膜６内に注入される。
この第２の方法では、反対側の記憶部６ａへのホットホール注入も同様にできる。この方法は、チャネルを形成しないため、２つの記憶部６ａ，６ｂに同時に書き込みが可能である。
【００６２】
読み出しは、いわゆるリバースリードを用いる。すなわち、読み出し対象の記憶データが保持された記憶部側をソースとし、他の記憶部側がドレインとなるように、２つのＳ／Ｄ不純物領域２間に、たとえば１．５〜３Ｖ程度のドレイン電圧を印加し、両ゲート電極５，７それぞれに所定の正電圧を印加する。その結果、読み出し対象の記憶部内の電荷の有無または電荷量の違いに応じて、チャネルのオン／オフあるいは電流量の違いが生じ、その結果、ドレイン側の不純物領域の電位変化が現出する。この電位変化を図示しないセンスアンプにより読み出すことで、記憶データの論理判別が可能となる。
他の記憶部の読み出しは、ソースとドレインを入れ替えて同様に行う。これにより、２ビット記憶データが独立に読み出せる。
【００６３】
消去では、保持電荷を引き抜くか、逆極性の電荷を注入する。後者の場合、上記した第１の方法で書き込みしたときは、第２の方法を消去に用いる。逆に、第２の方法で書き込みしたときは、第１の方法を消去に用いる。消去に関してはバンド間トンネル効果に起因した高エネルギー電荷を注入する第３の方法を用いることもできる。この方法では、メモリゲート電極７と不純物領域２との間に、この不純物領域２の表面が反転する電圧を印加し、かつ、この不純物領域２と基板１との間のｐｎ接合を逆バイアスさせる電圧を基板１に印加する。この逆バイアス電圧によってバンドの曲がりが急峻となり、バンド間トンネル電流に起因した電子−正孔対が発生する。このうち保持電荷と逆極性の電荷（たとえば正孔）は、メモリゲート電極７と不純物領域２との間の印加電界に加速され高エネルギーを得て、記憶部６ａまたは６ｂに注入される。
なお、前者の保持電荷の引き抜きでは、トンネリング現象による電荷が引き抜かれる大きさと方向の所定電界を、メモリゲート電極７と不純物領域２（および基板１）間に発生させる。これにより、保持電荷が基板側に引き抜かれ、メモリトランジスタのしきい値電圧が低い消去状態となる。
【００６４】
第１実施形態に係る不揮発性メモリによれば、電荷保持能力を有する２つの記憶部６ａ，６ｂを有し、その２つの記憶部６ａ，６ｂの間が電荷保持能力を有しない単層の誘電体膜４によって離されている。したがって、２ビット記憶データ保持時に、２ビットの記憶情報が確実に峻別される。なぜなら、各記憶部６ａ，６ｂに過剰に電荷が注入されても、その間にデータ保持特性能力を有しない単層の誘電体膜４が存在することにより、ある領域以上は電荷注入が進まないため、電荷の分布領域同士が混じらないからである。また、高温保持時に保持電荷がドリフトしても電荷の分布領域同士が混じらないため、この点でも２ビット情報の記憶がぼけない。
また、チャネル形成領域Ｃｈに抵抗差を設けることは、書き込みまたは消去時に、電荷の注入効率が高く、高速動作が実現された。
【００６５】
第２実施形態
第２実施形態は、第１の誘電体分離構造に関する。
図８は、第２実施形態に係るメモリセルアレイを示す平面図である。図９（Ａ）は図８のＡ−Ａ線に沿った断面図、図９（Ｂ）は図８のＢ−Ｂ線に沿った断面図、図９（Ｃ）は図８のＣ−Ｃ線に沿った断面図である。
【００６６】
メモリセル内のチャネル方向に沿った断面構造は、第１実施形態に係る図１（Ａ）とほぼ同じである。ただし、第２実施形態では、制御ゲート電極５（制御線ＣＬ）上にエッチングストッパ層５ａが形成されている。エッチングストッパ層５ａは、メモリゲート電極７を構成する多結晶珪素または非晶質珪素に対しエッチング選択比が高く、そのエッチング条件では殆どエッチングが進まない材料、たとえば窒化珪素からなる。
このエッチングストッパ層５ａを設けた理由は、制御ゲート電極５上方のメモリゲート電極７の厚さと、その周辺上のメモリゲート電極７の厚さが大きく異なることが原因で制御ゲート電極５が過剰なエッチングに曝されることを防止するためである。すなわち、メモリゲート電極７のエッチング時には、最初に制御ゲート電極５上の電荷保持膜６が露出するが、この膜は１０ｎｍ程度と薄いためエッチングストッパとして十分に機能できずにエッチオフされて制御ゲート電極５が露出し、その後のエッチングにより制御ゲート電極５が薄くなってしまう。エッチングストッパ層５ａは、この制御ゲート電極５の意図しないエッチングを防止するために設けている。
【００６７】
この制御ゲート電極５は、図８に示すように、制御線ＣＬとして列方向に長く平行ストライプ状に配置されている。基板１内のｎ型不純物領域から構成されたビット線ＢＬが、制御線ＣＬ間で各制御線と平行に配置されている。メモリゲート電極７からなるワード線ＷＬが、このビット線ＢＬおよび制御線ＣＬと直交する行方向に長く平行ストライプ状に配置されている。
【００６８】
第２実施形態では、このワード線ＷＬと幅方向両端部を一定幅で重なる誘電体分離層ＩＳＯが、ワード線ＷＬ間のスペースに沿って行方向に長いライン状に配置されている。
図９（Ｂ）の制御ゲート電極５の配線部分で見ると、誘電体分離層ＩＳＯ間の距離によりチャネル幅が規定される。誘電体分離層ＩＳＯ間の内側チャネル形成領域Ｃｈ２上に単層の誘電体膜（ゲート誘電体膜）４が薄く形成され、この部分でチャネルを制御するための電界が発生する。また、その両側では誘電体分離層ＩＳＯの存在により制御ゲート電極５の基板電位に対する影響が十分に弱められている。
【００６９】
一方、図９（Ｃ）の記憶部の部分で見ると、誘電体分離層ＩＳＯ上と、その間の外側チャネル領域Ｃｈ１上に電荷保持膜６が形成されている。誘電体分離層ＩＳＯのスペース幅とほぼ同一な幅のワード線ＷＬの主体部分が、電荷保持膜６を挟んで外側チャネル領域Ｃｈ１と対向している。外側チャネル領域Ｃｈ１上に接する電荷保持膜６の部分が記憶部であり、書き込み時または消去時に、この記憶部に対しワード線ＷＬにより電荷の入出力を制御する。第２実施形態では、書き換えを繰り返している間に電荷が記憶部から滲み出すことがあっても、誘電体分離層ＩＳＯを記憶部のチャネル幅方向両側に隣接して設けていることから、正規のチャネルの周囲でワード線による電界の支配を受けない領域にリークパスが形成されることが有効に防止される。
また、ワード線ＷＬの側面に導電性サイドウォール７ｂが形成されている。この導電性サイドウォール７ｂは、ワード線ＷＬのラインとスペースの幅をリソグラフィの最小限界Ｆで形成した場合でも、エリアペナルティを被ることなくワード線幅だけを拡大する目的で設けられている。また、導電性サイドウォール７ｂを設けた他の目的は、ワード線形成時のアライメントずれが誘電体分離層ＩＳＯの形成パターンに対し生じた場合でも、誘電体分離層ＩＳＯ間のスペースの半導体領域内でワード線による電界の支配を受けない領域が生じるのを防止することにある。
【００７０】
つぎに、第２実施形態に係るメモリセルアレイの製造方法を、図１０（Ａ）〜図１０（Ｄ）に沿って、また他の図面も参照しながら説明する。この図１０（Ａ）〜図１０（Ｄ）は、図８のＤ−Ｄ線に沿った断面を表しており、工程としては図５（Ａ）〜図５（Ｄ）の各工程に対応している。
【００７１】
図１０（Ａ）では、まず、基板１の表面上に、図８に示す平面パターンにて誘電体分離層ＩＳＯを形成する。誘電体分離層ＩＳＯは、ＬＯＣＯＳ(Local Oxidation of Silicon)法，ＳＴＩ(Shallow Trench Isolation)法またはフィールドアイソレーション法の何れかにより形成される。誘電体分離層ＩＳＯの厚さは、その下面に接する半導体領域にチャネルが形成されない厚さ、たとえば１０数ｎｍ〜数１０ｎｍ程度である。したがって、段差としては余り大きくならないため、形成手順が最も簡単なフィールドアイソレーション法の採用が可能である。フィールドアイソレーション法では、基板表面を熱酸化するか、二酸化珪素をＣＶＤ等により形成し、パターンニングする。
図９（Ｂ），図９（Ｃ）に示される誘電体分離層ＩＳＯにより開口した基板面にゲート誘電体膜４を熱酸化法により形成し、このゲート誘電体膜４をスルー膜として内側チャネル形成領域Ｃｈ２のしきい値電圧を決めるチャネルドープを行う。
不純物が添加された多結晶珪素または非晶質珪素と、エッチングストッパ層となる窒化珪素膜５ａをこの順で誘電体分離層ＩＳＯ上およびチャネル形成領域Ｃｈ上に形成する。これらをの膜を列方向に長いストライプ状にパターンニングし、制御ゲート電極５とエッチングストッパ層５ａとの積層パターンを形成する。
【００７２】
図１０（Ｂ）では、必要に応じて、制御ゲート電極５より外側のチャネル形成領域Ｃｈにチャネルドープとは逆導電型の不純物イオンをドープ（カウンタードープ）する。これにより、しきい値電圧が低い外側チャネル領域Ｃｈ１が形成される。
【００７３】
図１０（Ｃ）では、制御ゲート電極５をマスクとしてゲート誘電体膜４を同じパターンに加工した後、電荷保持膜６を全面に形成する。電荷保持膜６としては、ボトム誘電体膜６-1，主電荷蓄積膜６-2およびトップ誘電体膜６-3からなる３層膜を用いることができる。その形成方法は、第１実施形態と同様である。
第１実施形態と同様にして、制御ゲート電極５の側面に近接し、導電材料からなるサイドウォール７ａを形成する。また、必要に応じて、しきい値電圧の調整あるいはパンチスルー耐性の向上を目的として、斜めイオン注入法によりｎ型あるいはｐ型の不純物１ｂを基板深部にまで導入する。
【００７４】
図１０（Ｄ）では、まず、ほぼ垂直なイオン注入により、ｎ型不純物を高ドースでイオン注入する。これにより、Ｓ／Ｄ不純物領域２（ビット線ＢＬ）が形成されるが、そのＳ／Ｄ不純物領域２は誘電体分離層ＩＳＯのラインと交差する箇所で誘電体分離層ＩＳＯの下に埋め込まれて形成される。
つぎに、サイドウォール７ａと同じ導電材料を全面に厚く堆積し、パターンニングしてメモリゲート電極７を平行ストライプ状に加工する。また、同じ導電材料を全面に厚く堆積してエッチバックする。これにより、図１０（Ｄ）に現れていない箇所に、両側面にサイドウォール７ｂを有したワード線ＷＬが形成される。
【００７５】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクト形成、上層配線層の形成等を経て当該不揮発性半導体メモリ装置を完成させる。
このように、フィルドアイソレーション法を用いた場合、第１実施形態の製造方法の最初に誘電体膜の堆積とパターンニングの工程を追加するだけで誘電体分離層ＩＳＯが形成され、あとは第１実施形態と同様な工程が履行可能である。
これらの工程は、不揮発性半導体メモリ装置の全製造工程に比べて僅かであり、大幅なコスト増の要因とならない。
【００７６】
第３実施形態
第３実施形態は、第２の誘電体分離構造に関する。
図１１は、第３実施形態に係るメモリセルアレイを示す平面図である。
この第３実施形態においては、メモリセル内のチャネル方向に沿った断面構造は第１および第２実施形態と基本的に同じである（図１（Ａ））。また、図９（Ａ），図９（Ｂ）および図９（Ｃ）と同じ断面でみた構造は第２実施形態と同じである。
【００７７】
すなわち、図９（Ｂ）および図９（Ｃ）に示す部分では、第２実施形態と同様に誘電体分離層ＩＳＯが形成されている。そのため、制御ゲート電極５やワード線ＷＬの基板電位に対する影響が十分に弱められ、また電荷が記憶部から滲み出した電荷の基板電位への影響が十分軽減されており、これによってリーク電流の発生を防止している。
また、制御ゲート電極５上にエッチングストッパ層５ａが形成されていることと、その効果、ワード線ＷＬの側面に導電性サイドウォール７ｂが形成されていることと、その効果も、第２実施形態で述べた通りである。
【００７８】
第３実施形態では、図１１に示すように、ワード線ＷＬと幅方向両端部を一定幅で重なる誘電体分離層ＩＳＯが、ワード線ＷＬ間のスペースに沿って配置され、かつビット線ＢＬをなすＳ／Ｄ不純物領域２上で分離されている。図１２（Ｄ）は、図８のＤ−Ｄ線に沿った断面図である。
図１２（Ｄ）において、ビット線ＢＬをなすＳ／Ｄ不純物領域２間の半導体領域上にのみ孤立パターンの誘電体分離層ＩＳＯが配置されている。誘電体分離層ＩＳＯ上に制御ゲート電極５とエッチングストッパ層５ａの積層パターンが配置され、これらとＳ／Ｄ不純物領域２上を覆って電荷蓄積膜６が形成されている。
【００７９】
つぎに、第３実施形態に係るメモリセルアレイの製造方法を、図１２（Ａ）〜図１２（Ｄ）に沿って、また他の図面も参照しながら説明する。この図１２（Ａ），図１２（Ｂ）および図１２（Ｄ）それぞれは、工程としては図５（Ａ），図５（Ｂ）および図（Ｄ）の各工程に対応している。また、図１２（Ｃ−１）と図１２（Ｃ−２）の工程が図５（Ｃ）の工程に対応している。
【００８０】
図１２（Ａ）では、第２実施形態と同様な方法で同様なパターンにて、すなわち行方向に長い平行ストライプ状にて誘電体分離層ＩＳＯを基板１の表面上に形成する。誘電体分離層ＩＳＯの厚さは、その下面に接する半導体領域にチャネルが形成されない厚さ、たとえば１０数ｎｍ〜数１０ｎｍ程度である。
また、第２実施形態と同様に、誘電体分離層ＩＳＯにより開口した基板面にゲート誘電体膜４を熱酸化法により形成し、このゲート誘電体膜４をスルー膜として内側チャネル形成領域Ｃｈ２のしきい値電圧を決めるチャネルドープを行う。
不純物が添加された多結晶珪素または非晶質珪素の膜と、エッチングストッパ層となる窒化珪素膜５ａをこの順で誘電体分離層ＩＳＯ上およびチャネル形成領域Ｃｈ上に形成する。これらの膜を列方向に長いストライプ状にパターンニングし、制御ゲート電極５とエッチングストッパ層５ａとの積層パターンを形成する。
【００８１】
図１２（Ｂ）では、第２実施形態と同様に、必要に応じて、制御ゲート電極５より外側のチャネル形成領域Ｃｈにチャネルドープとは逆導電型の不純物イオンをドープ（カウンタードープ）する。これにより、しきい値電圧が低い外側チャネル領域Ｃｈ１が形成される。
【００８２】
図１２（Ｃ−１）では、まず、制御ゲート電極５とエッチングストッパ層５ａとの積層パターンの幅方向両側に沿って、誘電体分離層ＩＳＯの材料に対してエッチング速度が遅い材料からなるサイドウォール８を形成する。その材料としては、誘電体分離層ＩＳＯが二酸化珪素の場合に、たとえば窒化珪素が選択される。このサイドウォール８およびエッチングストッパ層５ａをマスクとしたエッチングを行う。これにより、行方向に長いライン状の誘電体分離層ＩＳＯが、Ｓ／Ｄ不純物領域２の形成領域上で分離され、セルごとに孤立したパターンとなる。
必要に応じて、同じくサイドウォール８およびエッチングストッパ層５ａをマスクとして、しきい値電圧の調整あるいはパンチスルー耐性の向上を目的として、斜めイオン注入法によりｎ型あるいはｐ型の不純物１ｂを基板深部にまで導入する。また、続いて、ｎ型不純物を高ドーズでイオン注入する。これにより、図１１に示すように、制御ゲート電極５の両側にそれぞれサイドウォール８の幅だけ離間し、行方向に長く平行ストライプ状のパターンにてビット線ＢＬをなすＳ／Ｄ不純物領域２が形成される。
【００８３】
サイドウォール８を選択的に除去した後、図１２（Ｃ−２）に示すように、電荷保持膜６を全面に形成する。電荷保持膜６としては、ボトム誘電体膜６-1，主電荷蓄積膜６-2およびトップ誘電体膜６-3からなる３層膜を用いることができる。その形成方法は、第１実施形態と同様である。
【００８４】
導電材料を全面に厚く堆積し、パターンニングしてメモリゲート電極７を平行ストライプ状に加工する。また、同じ導電材料を全面に厚く堆積してエッチバックする。これにより、図１２（Ｄ）には現れていない箇所に、両側面にサイドウォール７ｂを有したワード線ＷＬが形成される。
【００８５】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクト形成、上層配線層の形成等を経て当該不揮発性半導体メモリ装置を完成させる。
この製造方法では、誘電体分離層ＩＳＯの分離およびＳ／Ｄ不純物領域２の形成を制御ゲート５に対し自己整合的に行える。したがって、第１，第２実施形態と同様、記憶部６ａ，６ｂのチャネル方向の寸法がばらつくことがない。また、この第３実施形態においては、誘電体分離層ＩＳＯのパターン形成用のフォトマスクが第２実施形態と兼用できる。誘電体分離層ＩＳＯの形成に、フィルドアイソレーション法を用いた場合、第１実施形態の製造方法の最初に誘電体膜の堆積とパターンニングの工程を追加するだけで誘電体分離層ＩＳＯが形成され、あとは第１実施形態と同様な工程が履行可能である。
これらの工程は、不揮発性半導体メモリ装置の全製造工程に比べて僅かであり、大幅なコスト増の要因とならない。
【００８６】
第４実施形態
第４実施形態は、本発明に係る構造のメモリセルを用いたＶＧセルアレイ（図４）のシリアル動作に関する。
本発明で制御ゲート電極を設けた理由の一つは、ＶＧセルアレイにおけるシリアル動作を実現するためである。以下、このアレイ制御方法を用いた書き込み動作を説明する。
【００８７】
図１３は、第２行の６メモリセルに、１２ビットデータ（１，０，１，０，０，０，０，１，０，１，１，１）を２回のＣＨＥ注入書き込み動作で並列書き込みする場合を例示する。図１３には、制御線ＣＬ１〜ＣＬ６の制御データを示す。ここで、“ＯＮ”はメモリセルにチャネルができうるＯＮ状態（にする電圧値）、“ＯＦＦ”はメモリセルにチャネルが形成できないＯＦＦ状態（にする電圧値）を示す。
【００８８】
図１４に１回目の書き込み動作を示す。
このとき、ビット線の奇数番目に共通電圧Ｖｃ（たとえば接地電圧）を印加し、ビット線の偶数番目に所定の正電圧（ドレイン電圧Ｖｄ）を印加する。ＣＨＥ書き込みはドレイン側の記憶部になされることから、ドレイン電圧Ｖｄが印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両側の記憶部が選択され、これにより、それぞれ書き込み可能となる。実際の書き込みは、制御線が“ＯＮ”のメモリセルでのみ可能であり、したがって、制御線ＣＬ２の左側の記憶部、制御線ＣＬ５の右側の記憶部、および、制御線ＣＬ６の左側の記憶部の３箇所で書き込みがされ、それぞれの記憶データが“１”となる。選択箇所の他の記憶部は消去状態の“０”を維持する。
【００８９】
図１５に２回目の書き込み動作を示す。
このとき、上記した１回目の書き込み時と、共通電圧Ｖｃとドレイン電圧Ｖｄの印加対象を入れ替える。したがって、記憶部の選択箇所は、１回目で選択されなかった残りの箇所全てが選択されることになる。この場合も、制御データに応じて実際の書き込み箇所が決められ、図１５の例では、制御線ＣＬ１の左側の記憶部、制御線ＣＬ４の右側の記憶部、および、制御線ＣＬ６の右側の記憶部の３箇所で書き込みがされ、それぞれの記憶データが“１”となる。選択箇所の他の記憶部は消去状態の“０”を維持する。
【００９０】
この２回の並列書き込み動作により、図４に示す１２ビットの書き込みデータが１つのワード線ＷＬ２に接続する６メモリセル内に書き込まれたこととなる。
このように、本実施形態に係るメモリセルでは、チャネルの形成を制御する制御ゲート電極５を有することにより、ＶＧ型セルアレイに対し少ない回数でシリアルアクセス、シリアル動作が可能となる。また、半導体の不純物領域からなり時定数が大きく高速切り替えができないビット線の上げ下げを１回のみとしているため、読み出し動作に要する時間の低減に有利である。また消費エネルギーの低減にも有利である。
【００９１】
メモリセルアレイ全体に対する書き込みでは、ビット線電位を一旦設定したら、その電位を固定したまま全ての行に対し順次書き込みを済ませ、ビット線電位を反転して、その電位を固定したまま全ての行に対し順次書き込みを行うことが望ましい。全ての行に対する最初の書き込みにおいて、２つの記憶部の一方側に書き込みがなされ、全ての行に対する２回目の書き込みにおいて、２つの記憶部の他方側に書き込みがなされる。
このＶＧ型メモリセルアレイ全体に対する書き込み動作において、少ない回数でシリアルアクセス、シリアル動作が可能であり、また、半導体の不純物領域からなり時定数が大きく高速切り替えができないビット線の上げ下げを１回のみとしているため、書き込み動作に要する時間の低減および消費エネルギーの低減に有利である。
【００９２】
つぎに、読み出し動作を説明する。
読み出しでは、ソース側の記憶部の記憶状態を読み出すことから、書き込み時とは反対に共通電圧Ｖｃ両側の記憶部が読み出し可能に選択されるが、ドレイン電圧Ｖｄの両側のメモリセルが導通した場合に誤動作が生じるため、１つおきのメモリセルの片側づつを読み出ししなけらばならない。したがって、１行を読み出す動作サイクルは４回となる。
【００９３】
図１６に１回目の読み出し動作を示す。
初期状態では、全てのビット線が共通電圧Ｖｃ，全ての制御線がＯＦＦ電圧で保持されている。
最初に、奇数番目のビット線に共通電圧Ｖｃ（たとえば接地電圧）を印加し、偶数番目のビット線に所定の正電圧（ドレイン電圧Ｖｄ）を印加する。読み出しはソース側の記憶部に対してなされることから、共通電圧Ｖｃが印加されたビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側の記憶部が選択され、これにより、それぞれ読み出し可能となる。
奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“ＯＦＦ”から“ＯＮ”とし、所定のワード線ＷＬ２にワードゲート電圧Ｖｗｇを印加して活性化する。実際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ読み出しが可能であり、したがって、図１６の○印で示す記憶部の１ビット情報が読み出せる。すなわち、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み出し電流が流れる。これに応じて、奇数番目のビット線電位が正方向に振れるか否か、偶数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。記憶データの判別後は、ワード線ＷＬ２の電位を初期値に戻して不活性とする。
【００９４】
図１７に２回目の読み出し動作を示す。
制御線の電圧関係を上記１回目の読み出し動作と逆に切り替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から“ＯＮ”とする。また、所定のワード線ＷＬ２にワードゲート電圧Ｖｗｇを印加して活性化する。このとき制御線が“ＯＮ”のメモリセルのみで読み出しが可能であり、したがって、図１７の○印で示す記憶部の１ビット情報が読み出せる。すなわち、制御線ＣＬ２の右側の記憶部、制御線ＣＬ４の右側の記憶部、および、制御線ＣＬ６の右側の記憶部の３箇所で、記憶データに応じてメモリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流れる。これに応じて、奇数番目のビット線電位が正方向に振れるか否か、偶数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ２の電位を初期値に戻して不活性とするとともに、全てのビット線と全ての制御線を一旦初期状態に戻しておく。
【００９５】
図１８に３回目の読み出し動作を示す。
最初に、ビット線の電圧関係を上記した１回目および２回目の読み出しとは逆にする。すなわち、奇数番目のビット線にドレイン電圧Ｖｄを印加し、偶数番目のビット線に共通電圧Ｖｃを印加する。これにより、共通電圧Ｖｃが印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両側の記憶部が選択され、これにより、それぞれ読み出し可能となる。
奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“ＯＦＦ”から“ＯＮ”とし、所定のワード線ＷＬ２にワードゲート電圧Ｖｗｇを印加して活性化する。このとき制御線が“ＯＮ”のメモリセルでのみ読み出しが可能であり、したがって、図１８の○印で示す記憶部の１ビット情報が読み出せる。すなわち、制御線ＣＬ１の右側の記憶部、制御線ＣＬ３の右側の記憶部、および、制御線ＣＬ５の右側の記憶部の３箇所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み出し電流が流れる。これに応じて、偶数番目のビット線電位が正方向に振れるか否か、奇数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ２の電位を初期値に戻して不活性とする。
【００９６】
図１９に４回目の読み出し動作を示す。
制御線の電圧関係を上記３回目の読み出し動作と逆に切り替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から“ＯＮ”とする。また、所定のワード線ＷＬ２にワードゲート電圧Ｖｗｇを印加して活性化する。このとき制御線が“ＯＮ”のメモリセルのみで読み出しが可能であり、したがって、図１９の○印で示す記憶部の１ビット情報が読み出せる。すなわち、制御線ＣＬ２の左側の記憶部、制御線ＣＬ４の左側の記憶部、および、制御線ＣＬ６の左側の記憶部の３箇所で、記憶データに応じてメモリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流れる。これに応じて、偶数番目のビット線電位が正方向に振れるか否か、奇数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ２の電位を初期値に戻して不活性とするとともに、全てのビット線と全ての制御線を初期状態に戻す。
【００９７】
以上の４回の動作で、１つのワード線ＷＬに接続された全てのメモリセルのビット情報が読み出された。
メモリセルアレイ全体、あるいはその一部であるメモリセルブロック内のメモリセルを読み出す際には、上述した４回の各読み出し動作において、活性化すべきワード線を順次切り替えながら、同様な動作をワード線の数だけ繰り返す。
たとえば、図１６に示す３個×６個のメモリセルからなるブロック全体の読み出し動作を、上記した１回目，２回目，３回目および４回目の手順で順次行う場合、１回目から４回目までの各読み出し動作内での読み出しサイクル数はワード線数とおなじ３となり、合計で１２サイクルの読み出しが必要となる。
【００９８】
まず、１回目の読み出し動作を説明する。
この場合も、初期状態では、全てのビット線が共通電圧Ｖｃ，全ての制御線がＯＦＦ電圧で保持されている。
最初に、奇数番目のビット線に共通電圧Ｖｃ（たとえば接地電圧）を印加し、偶数番目のビット線に所定の正電圧（ドレイン電圧Ｖｄ）を印加する。読み出しはソース側の記憶部に対しなされることから、共通電圧Ｖｃが印加されたビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側の記憶部が選択され、これにより、それぞれ読み出し可能となる。
奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“ＯＦＦ”から“ＯＮ”とし、最初のワード線ＷＬ１にワードゲート電圧Ｖｗｇを印加して活性化する。実際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ読み出しが可能であり、したがって、図１６の破線の丸印で示す記憶部の１ビット情報が読み出せる。すなわち、ワード線ＷＬ１に連なるメモリセル行において、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み出し電流が流れる。これに応じて、奇数番目のビット線電位が正方向に振れるか否か、偶数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ１の電位を初期値に戻して不活性とする。
【００９９】
２サイクル目では、２番目のワード線ＷＬ２にワードゲート電圧Ｖｗｇを印加して活性化する。
実際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ読み出しが可能であり、したがって、図１６の○印で示す記憶部の１ビット情報が読み出せる。すなわち、ワード線ＷＬ２に連なるメモリセル行において、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み出し電流が流れる。これに応じて、奇数番目のビット線電位が正方向に振れるか否か、偶数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ２の電位を初期値に戻して不活性とする。
【０１００】
３サイクル目では、３番目のワード線ＷＬ３にワードゲート電圧Ｖｗｇを印加して活性化する。実際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ読み出しが可能であり、したがって、図１６の破線の四角印で示す記憶部の１ビット情報が読み出せる。すなわち、ワード線ＷＬ３に連なるメモリセル行において、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み出し電流が流れる。これに応じて、奇数番目のビット線電位が正方向に振れるか否か、偶数番目のビット線電位が負方向に振れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で電位差をとった結果によって、記憶データの論理を判別する。
記憶データの判別後は、ワード線ＷＬ３の電位を初期値に戻して不活性とする。
【０１０１】
以下同様に、２回目から４回目までの読み出し動作を、それぞれ３サイクル繰り返すと、たとえば図１６に示す全てメモリセルのビット情報が読み出される。
このメモリセルアレイに対する読み出し動作では、時定数が大きなビット線の電位の上げ下げを２回のみとし、そのことが、読み出しに関する動作全体の速度向上と消費電力の低減に寄与する。
【０１０２】
なお、消去では、通常、メモリセルアレイ一括で消去されるが、行単位の消去も可能である。チャネルホットホール（ｐチャネル型ではＣＨＥ）注入消去では、ＣＨＥ注入書き込みと同様２回の動作サイクルで１行ごとに消去でき、ブレークダウンによるホットホール（ｐチャネル型ではホットエレクトロン）注入消去では、１回の動作サイクルで１行ごとに消去できる。
【０１０３】
このようなシリアル動作は、本発明におけるメモリセルアレイを複数に分割して動作させることの一態様である。すなわち、本発明では、制御線によりＯＦＦとするメモリセルを、所定数、たとえば２，３，４，…、このましくは２，４，６，８，１６，…おきに設け、メモリセルをｎ個のグループに分割する。そして、その不活性状態のメモリセル間で１つづつ、全体でｎ個のメモリセルをシリアルアクセスし、一括して動作（書き込み、読み出しまたは消去）させる。
つぎのサイクルでは、不活性状態のメモリセルを一方向にずらして新たなグループ分けをし、同様にｎ個のメモリセルを一括して動作させる。この動作を、グループ内のメモリセル数だけ繰り返すことで１本のワード線ＷＬに連なる全てのメモリセルの動作が完了する。
【０１０４】
第５実施形態
第５実施形態は、読み出し動作において読み出し対象セルと同じ列からビット線に流れるリーク電流を低減するための非選択行のゲートバイアス方法に関する。ここでは、図３に示す列方向のソース線が隣接メモリセル間で分けられたＮＯＲ型（分離ソース線ＮＯＲ型）メモリセルアレイと、図４に示す上記共通線が隣接メモリセル間で共有されたＶＧ型メモリセルアレイとを例として説明する。
【０１０５】
図２０に、分離ソース線ＮＯＲ型メモリセルアレイにおいて読み出し時の具体的なバイアス条件を示す。
分離ソース線ＮＯＲ型メモリセルアレイにおいては、１回の読み出しサイクルで同一行の各メモリセルから１ビットずつの並列読み出しが可能である。この図２０のバイアス条件は、選択されたワード線ＷＬ２に接続された全てのメモリセルＭ１２，Ｍ２２，…Ｍ６２を選択するページ読み出しのうちで、とくに、各メモリセル内で制御線の左側の記憶のビット情報を同時に読み出す場合に対応している。
全てのビット線ＢＬ１〜ＢＬ６に読み出しドレイン電圧Ｖｄ、たとえば１．２Ｖを印加し、全てのソース線ＳＬ１〜ＳＬ６に基準電圧Ｖｓ、たとえば０Ｖを印加し、選択されたワード線ＷＬ２に読み出しゲート電圧Ｖｗｇ、たとえば電源電圧ＶCC３．３Ｖを印加する。また、ページ読み出しでは全ての制御線ＣＬ１〜ＣＬ６に、チャネルをオンするための制御ゲート電圧Ｖｃｇ、たとえば３Ｖを印加する。
【０１０６】
このとき本実施形態では、非選択のワード線ＷＬ１，ＷＬ３に、チャネル形成領域に対し順バイアスとなる方向の電圧を印加する。ここで“チャネル形成領域に対し順バイアスとなる方向の電圧”とは、チャネル形成領域の電位を基準とした電圧印加方向が、ｐｎ接合を想定して順方向となるような電圧をいう。具体的に、たとえば図１において、チャネル形成領域Ｃｈ１ａ，Ｃｈ１ｂがｐ型で接地電位に保持されているときは当該電圧は負電圧であり、逆に、チャネル形成領域Ｃｈ１ａ，Ｃｈ１ｂがｎ型で接地電位に保持されているときは当該電圧は正電圧である。このチャネル形成領域に対し順バイアスとなる方向の電圧は、絶対値で１Ｖ以下が望ましい。当該非選択メモリトランジスタの読み出し時にディスターブを低減して誤書き込み、誤消去を防止するためである。
ここでは、順バイアス方向の電圧Ｖｕｗとして、たとえば−０．５Ｖを印加する。
【０１０７】
メモリセルは記憶データの論理に応じてしきい値電圧が変化しているので、選択されたメモリセルに対する同一のバイアス条件下では、記憶データの論理に応じてメモリトランジスタのチャネル導電率が有効に変化し、ビット線に流れる電流量の変化またはビット線電位の変化が現出する。一般には、選択メモリトランジスタがオンしたときのみ、選択されたビット線ＢＬに有効な読み出し電流が流れる。この読み出し電流の有無または大小を、不図示のセンスアンプで増幅して記憶データの論理を判別する。
【０１０８】
この読み出し動作によりワード線ＷＬ２に接続されたメモリセル行の半分の記憶データが読み出された訳であるが、残りの半分、すなわち各制御線の右側の記憶内のデータ読み出しは、ビット線とソース線の電圧関係を図２０とは逆にし、他の条件は図２０に示す条件とすることで実行できる。
つまり、全てのソース線ＳＬ１〜ＳＬ６に読み出しドレイン電圧Ｖｄ、たとえば１．２Ｖを印加し、全てのビット線ＢＬ１〜ＢＬ６に基準電圧Ｖｓ、たとえば０Ｖを印加し、選択されたワード線ＷＬ２に読み出しゲート電圧Ｖｗｇ、たとえば電源電圧ＶCC３．３Ｖを印加する。また、ページ読み出しでは全ての制御線ＣＬ１〜ＣＬ６に、チャネルをオンするための制御ゲート電圧Ｖｃｇ、たとえば３Ｖを印加する。
これにより、上記とは逆方向にチャネル電流が流れ、低電界側の記憶部、すなわち制御線より右側の記憶部の蓄積電荷量を反映してチャネルの導電率が有効に変化し、これにより低電界側の記憶部の蓄積電荷量が読み出し電流量またはドレイン電圧Ｖｄを印加したソース線の電圧変化量に換算されて、記憶データとして読み出される。
【０１０９】
図２１に、ＶＧ型メモリセルアレイにおいて読み出し時の具体的なバイアス条件を示す。
ＶＧ型メモリセルアレイの読み出し動作の基本的な手順については、第４実施形態で既に詳しく述べた。その内容を一言で言うと、奇数番目のビット線ＢＬ(2n-1)（ｎ：自然数）および偶数番目のビット線ＢＬ(2n)に印加するドレイン電圧Ｖｄと基準電圧Ｖｃ（あるいは共通電圧Ｖｃ）の組合せと、奇数番目の制御線ＣＬ(2n-1)および偶数番目の制御線ＣＬ(2n)に印加するＯＮ電圧とＯＦＦ電圧とのの組合せを変えて行う４回の読み出し動作により、１つのメモリセル行の全てのビットを読み出すものであった。非選択メモリセルのゲートに印加する順バイアス方向の電圧は４回の読み出し動作で変わらないことから、図２１には、代表して第４実施形態における１回目の読み出し動作における具体的なバイアス条件を例示した。
【０１１０】
ここで、読み出し対象となるビットは、制御線ＣＬ１の左側のビット、制御線ＣＬ３の右側のビット、および、制御線ＣＬ５の右側のビットの３ビットである。これを可能とするには、奇数番目のビット線に基準電圧Ｖｓ＝０Ｖを印加し、偶数番目のビット線にドレイン電圧Ｖｄ＝１．２Ｖを印加し、奇数番目の制御線にＯＮ電圧、すなわちＶｃｇ＝３Ｖを印加し、偶数番目の制御線にＯＦＦ電圧、すなわちＶｓ＝０Ｖを印加する。また、所定のワード線ＷＬ２に読み出しゲート電圧Ｖｗｇ、すなわち電源電圧ＶCC＝３Ｖを印加し、他の非選択のワード線ＷＬ１，ＷＬ３に順バイアス方向の電圧Ｖｕｗ＝−０．５Ｖを印加する。
。
これにより、低電界側の記憶部、すなわちＯＮした制御線の左側の記憶部の蓄積電荷量を反映してチャネルの導電率が有効に変化し、これにより低電界側の記憶部の蓄積電荷量が読み出し電流量またはドレイン電圧を印加したビット線の電圧変化量に換算されて、記憶データとして読み出される。
【０１１１】
ところで、本実施形態のメモリセル構造では、チャネル中央部分に対向する制御ゲート電極５を有し、列方向の制御ゲート電圧は制御線ＣＬとして共通接続されている。したがって、読み出し対象のメモリセルと制御線を共有する非選択のメモリセルのチャネル中央部にチャネルをオンしようとする方向の電界が印加される。通常、この局部的な電界ではチャネルは有効にオンしないが、オフリーク電流が多少なりとも増大する。とくに、読み出し対象の記憶部側が消去状態で、かつ過剰消去された状態にあるメモリセルなどでは、しきい値電圧が通常の消去レベルより低下しているため、この制御線による電界印加の影響が無視できなくなる。
【０１１２】
一般に、メモリトランジスタが微細化されたＮＯＲ型メモリセルアレイにおいて、読み出し時に非選択セルからのビット線に流れるオフリーク電流は、トランジスタのソースとドレイン間のパンチスルーに主として起因している。たとえばメモリトランジスタのゲート長が０．１３μｍ以下に微細化されると、ドレイン読み出し電圧を１．０Ｖ〜１．５Ｖ程度にスケーリングしても、この電圧印加によりドレイン側から空乏層がソース側に延び、かつ、このドレイン印加電圧がソースと基板またはウエルとの間のポテンシャル障壁を実効的に低下させる。これはＤＩＢＬ(Drain-Induced Barrier Lowering)効果と称され、この効果によりパンチスルー電流は増大する。
【０１１３】
第５実施形態に係る読み出し方法では、上述したようにゲートに順バイアス方向の電圧を印加することにより、このパンチスルー電流を抑制する。ｎチャネル型トランジスタの場合にゲートに負電圧を印加することが、ＤＩＢＬ効果によって低下したソース側のポテンシャル障壁を元に戻す方向に作用するからである。
【０１１４】
本発明者らの検討によれば、メモリトランジスタ部分のサブスレッショルド係数が１００ｍＶ／ｄｅｃａｄｅの場合、図２０のメモリセルアレイにおいて順バイアス方向の電圧−０．５Ｖを印加すると、リーク電流が５桁改善される。また、サブスレッショルド係数が２００ｍＶ／ｄｅｃａｄｅの場合、順バイアス方向の電圧−０．５Ｖの印加によってリーク電流が２桁〜３桁改善される。
このような大きなリーク電流の改善は、非選択セルにおいて、読み出し対象セルと共有した制御線が活性化されて“ＯＮ”した場合であっても、その影響によるリーク電流の増大を順バイアス方向の電圧の印加によって抑制するだけでなく、逆に低減することができ、その結果、読み出し信号のＳ／Ｎ比が向上する。
【０１１５】
とくに、消去状態のしきい値電圧が０．１Ｖ程度と小さい場合でも、非選択のワード線印加電圧（順バイアス方向の電圧）Ｖｕｗを−０．５Ｖとすることで、読み出しドレイン電圧を１．２Ｖとしたときのリーク電流を１０ｎＡ／μｍ以下に抑えることができる。このとき読み出し電流が５０μＡ／μｍ以上であるため、ビット方向のセル数が多くてもセンスアンプによる検出は十分可能である。
また、種々の検討の結果、消去状態のしきい値電圧が小さいほど、順バイアス方向の電圧は絶対値で大きくする必要があることが分かった。とくに、消去状態がディプレッション領域にある場合でも、順バイアス方向の電圧の絶対値をある程度大きくすることでリーク電流を十分に低減し、精度よく読み出しが可能なことが分かった。
この順バイアス方向の電圧の値はオフリーク電流を低減する程度、具体的には、絶対値で１Ｖ未満で十分であることを実験により確かめることができた。
【０１１６】
このソース電圧（基準電圧Ｖｓ）が０Ｖのときゲートに負電圧（順バイアス方向の電圧Ｖｕｗ）を印加する読み出し方法は、ソースとゲートの相対的な電位関係では、ソースを正電圧でバイアスしゲートを０Ｖとする従来のソースバイアス読み出し方法と同等である。したがって、本実施形態の読み出し方法を、ソースバイアス読み出し方法と併用することも可能である。
【０１１７】
順バイアス方向の電圧Ｗｕｗの大きさは、非選択セルの書き込み状態でのディスターブとの関係で、印加可能な電圧値が規定される。
そこで、ゲートバイアス電圧−０．５Ｖでのリードディスターブ特性を検討した。しきい値電圧の測定値を外挿して求めた、１０年後のしきい値電圧のウインドウは０．５Ｖ以上あった。これにより、ゲートバイアス電圧−０．５Ｖの場合、１０年後の読み出しは可能であることが確認できた。
逆に、リードディスターブの限界から求めた印加可能なゲートバイアス電圧（順バイアス方向の電圧）の最大値は、ＯＮＯ膜の仕様にもよるが、トンネル膜（ボトム誘電体膜）６-1が２．６〜３．０ｎｍの場合におおよそ−１．０Ｖ程度であった。
また、本実施形態でホットキャリア注入書き込み方式を採用するＭＯＮＯＳの場合、ボトム誘電体膜６-1を４ｎｍ程度と比較的厚くすることが可能になる。その場合、非選択ワード線に−１Ｖまでの順バイアス方向の電圧Ｖｕｗを印加することによって、データ保持特性に優れ、かつリードディスターブ特性が劣化しない動作が可能となる。
【０１１８】
以上より、読み出し時に非選択ワード線に対し順バイアス方向の電圧（たとえば、負電圧）を印加することにより、選択セルからの読み出し電流を一定量確保しながらオフリーク電流を有効に低減することが可能となった。その結果、読み出し信号のＳ／Ｎ比を高め、不揮発性半導体メモリの動作信頼性を向上させることができた。
【０１１９】
ところで、不揮発性半導体メモリでは、通常、消去ベリファイによりメモリトランジスタの消去状態のしきい値電圧を揃えるシーケンスがある。このため、各メモリトランジスタの消去状態のしきい値電圧を揃えることは可能であるが、しきい値電圧を揃えるには余りに時間がかかり、高速な書き込みサイクルを実現するためにはベリファイ工程は出来るだけ簡略化することが望ましい。ここで、ある程度まで消去状態のしきい値電圧を収束させたら、それ以上のしきい値電圧の収束化は行わないで、あとは読み出し時のバイアス電圧の変更によりリーク電流を低減できれば、書き込みの高速化の観点からは好ましい。
本発明の読み出し方法における順バイアス方向の電圧の印加は、書き込み時の消去ベリファイの簡略化との組合せにおいて書き込みサイクルの高速化に寄与する。
【０１２０】
また、本発明の読み出し方法における順バイアス方向の電圧の印加は、ディプレッション化した非選択メモリトランジスタからのリーク電流低減だけを意図したものではなく、ゲート無バイアス時でもオフ状態にある非選択メモリトランジスタのオフリーク電流を、さらに低いレベルまで低下させるために行う。
ゲート長が０．１３μｍ以下に微細化され、印加できる電圧値が制限され、またメモリセルアレイ内の記憶容量が増大する状況下では、読み出し電流値の低下に加え、ＤＩＢＬ効果に起因したオフリーク電流が非選択セル数だけ積算されてビット線に重畳されるため、読み出し信号のＳ／Ｎ比低下が、今後、益々深刻な問題となる可能性が高い。
本発明の読み出し方法の適用により、このような状況下でもメモリセル信号を精度よく読み出すことが可能となる。
【０１２１】
変形例
上記した第１から第５までの実施形態は、本発明の技術的思想の範囲内において種々の改変が可能である。
たとえば、メモリトランジスタの電荷保持膜の構成は、上記実施形態で例示した、いわゆるＭＯＮＯＳ型に用いられる３層の誘電体膜に限定されない。電荷保持膜の要件は、積層された複数の誘電体膜を含むことと、電荷保持能力を有することの２点であり、これらの要件を満たす種々の構成を含んでいる。
たとえば、いわゆるＭＮＯＳ型などのように、二酸化珪素などからなるボトム誘電体膜と、その上に積層された窒化珪素などからなる電荷保持能力を有した膜との２層構造であってもよい。
金属酸化物などからなる誘電体膜も多くの電荷トラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型において、電荷保持能力を有した膜として採用可能である。
【０１２２】
また、電荷保持を担う手段は電荷トラップに限定されず、導電体であってもよい。最も良く知られた、いわゆるＦＧ型では２つの誘電体膜間に多結晶珪素などからなる導電膜を挟んだ構造を有している。そのほか、ボトム誘電体膜上に、微細な導電体を分散させて電荷保持媒体として用いた、その導電体同士を誘電体分離する膜で埋め込んだ構造がある。
【０１２３】
この後者のメモリトランジスタ構造としては、代表的なものとして、いわゆるシリコンナノ結晶型がある。
シリコンナノ結晶型では、酸化珪素または酸化窒化珪素などからなるボトム誘電体膜上に、直径が１０ｎｍ以下、たとえば４．０ｎｍ程度の微細なシリコン結晶粒を分散して形成する。ボトム誘電体膜厚は２．６ｎｍ〜５．０ｎｍ程度である。シリコン結晶粒同士の間隔は、たとえば４ｎｍ程度確保されている。このように空間的に分離された多数のシリコン結晶粒を覆って、二酸化珪素などの誘電体膜を、たとえば低圧ＣＶＤ法にて数ｎｍ堆積する。この誘電体膜厚は、シリコン結晶粒径が４ｎｍの場合、たとえば７ｎｍ程度である。
このように形成した積層膜は、電荷保持能力を有した電荷保持膜として用いることができる。この場合でも、本発明の読み出し方法における順バイアス方向の電圧の印加によって、非選択セルからのオフリーク電流を有効に低減し、読み出し信号のＳ／Ｎ比を高め、その結果として、シリコンナノ結晶型不揮発性半導体メモリ装置の動作信頼性を向上させることができる。
【０１２４】
【発明の効果】
本発明に係る不揮発性半導体記憶装置、その動作方法によれば、２ビット記憶情報が確実に峻別されるため、いわゆる高温保持時の記憶ボケが起こらず、過剰書き込みがあってもしきい値電圧分布の急峻性を損ねず、また過剰消去されにくいため、動作信頼性が高い不揮発性半導体記憶装置が実現できる。また、過剰書き込みがあっても保持電荷量が一定値以上は増えにくいため、消去時間も必要最小限ですむ。
また、基本的にスプリットゲート構造のセルであるため、書き込み時にソースサイド注入オペレーションが可能となり、通常のＣＨＥ注入方式と比較して、注入効率が大幅に改善される。
さらに、書き込みまたは消去時にチャネル内でキャリアを加速させる際に、制御ゲート電極下方の高抵抗領域で電位勾配を上げることにより、キャリアが格子に衝突する際のエネルギー損を低減しながら加速電圧を有効にキャリアの励起に用いることができる。そのため、電荷保持膜（ゲート誘電体膜の記憶部）への電荷の注入効率が向上し、書き込み時間が短く、低電圧化に有利な不揮発性半導体記憶装置を実現できる。
【０１２５】
書き換え動作を何度も繰り返すうちに、メモリゲート電極による電界の支配を受けない領域に電荷が溜まっても、この意図しない蓄積電荷による基板側への影響が誘電体分離層の存在により十分弱められ、その結果、リーク電流が低減される。
また、メモリセルアレイ内で選択セルと制御ゲート電極を共有する列方向の非選択セルからのオフリーク電流は、非選択のワード線に順バイアス方向の電圧を印加するという本発明の読み出し方法によるオペレーションによって低減される。
以上より、不揮発性半導体記憶装置の動作信頼性が向上する。
【０１２６】
さらに、いわゆるＶＧ型メモリセルアレイを採用しても、動作時のシリアルアクセスが可能となる。とくに書き込みにおいては、最低で２回の書き込みサイクルで１ワード線に連なる全てのメモリセル書き込みが終了するため、上記した書き込み時間の短縮と併せて書き込み性能が非常に高い不揮発性半導体記憶装置を実現できる。
また、読み出しでは４回の読み出しサイクルで１ワード線に連なる全てのメモリセルを読み出せる。
【０１２７】
本発明に係る不揮発性半導体記憶装置の製造方法では、上記した種々の利点を有した制御ゲート電極を設けるための工程が、２回の成膜と１回のフォトリソグラフィの追加で済む。また、誘電体分離層の形成工程は、さらに１回の成膜と１回のフォトリソグラフィの追加で済む。これらの工程追加は全体の製造工程では僅かであり、大幅なコスト増の要因とならない。したがって、上記した２ビット記憶化とＶＧ型セルアレイの採用によりビットコストは大幅に低減する。
【図面の簡単な説明】
【図１】（Ａ）は、第１実施形態に係るメモリセルの構造を示す断面図である。（Ｂ）は、（Ａ）のメモリセルの平面図である。
【図２】第１〜第５実施形態係るメモリセルの等価回路図である。
【図３】第１〜第５実施形態に係るメモリセルアレイのうち、いわゆる分離ソース線ＮＯＲ型メモリセルアレイを示す回路図である。
【図４】第１〜第５実施形態に係るメモリセルアレイのうち、いわゆるＶＧ型メモリセルアレイの回路図である。
【図５】第１実施形態に係るメモリセルの製造における断面図であり、（Ａ）は制御ゲート電極形成後、（Ｂ）はカウンタードープ時、（Ｃ）はサイドウォール形成後、（Ｄ）はメモリゲート電極形成後を示す各断面図である。
【図６】第１〜第５実施形態に係る書き込み方式として、ＣＨＥ注入を用いる第１の方法を示す図である。
【図７】第１〜第５実施形態に係る書き込み方式として、ブレークダウンによる高エネルギー電荷を注入する第２の方法を示す図である。
【図８】第２実施形態に係るメモリセルアレイの平面図である。
【図９】第２実施形態に係るメモリセルの断面図であり、（Ａ）は図８のＡ−Ａ線に沿った断面図、（Ｂ）は図８のＢ−Ｂ線に沿った断面図、（Ｃ）は図８のＣ−Ｃ線に沿った断面図である。
【図１０】第２実施形態に係るメモリセルの製造における断面図であり、（Ａ）は制御ゲート電極のパターン形成後、（Ｂ）はカウンタードープ時、（Ｃ）はサイドウォール形成後、（Ｄ）はメモリゲート電極形成後を示す各断面図である。
【図１１】第３実施形態に係るメモリセルアレイの平面図である。
【図１２】第３実施形態に係るメモリセルの製造における断面図であり、（Ａ）は制御ゲート電極のパターン形成後、（Ｂ）はカウンタードープ時、（Ｃ−１）はＳ／Ｄ不純物領域形成後、（Ｃ−２）は電荷保持膜形成後、（Ｄ）はメモリゲート電極形成後を示す各断面図である。
【図１３】第４実施形態に係るＶＧ型セルアレイのシリアル動作例として、第２行の６メモリセルに、１２ビットデータ（１，０，１，０，０，０，０，１，０，１，１，１）を２回のＣＨＥ注入書き込み動作で並列書き込みする場合の説明図である。
【図１４】第４実施形態に係るＶＧ型セルアレイのシリアル書き込み動作の１回目を説明した回路図である。
【図１５】第４実施形態に係るＶＧ型セルアレイのシリアル書き込み動作の２回目を説明した回路図である。
【図１６】第４実施形態に係るＶＧ型セルアレイのシリアル読み出し動作の１回目を説明した回路図である。
【図１７】第４実施形態に係るＶＧ型セルアレイのシリアル読み出し動作の２回目を説明した回路図である。
【図１８】第４実施形態に係るＶＧ型セルアレイのシリアル読み出し動作の３回目を説明した回路図である。
【図１９】第４実施形態に係るＶＧ型セルアレイのシリアル読み出し動作の４回目を説明した回路図である。
【図２０】第５実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイのシリアル読み出し動作の１回目における電圧印加条件を示す回路図である。
【図２１】第５実施形態に係るＶＧ型セルアレイのシリアル読み出し動作の１回目における電圧印加条件を示す回路図である。
【符号の説明】
１…基板（第１導電型半導体）、１ａ…高閾値チャネル領域（内側チャネル領域）、１ｂ…ｐ型の不純物、２…ソース・ドレイン（Ｓ／Ｄ）不純物領域（第２導電型の不純物領域）、４…ゲート誘電体膜（単層の誘電体膜）、５…制御ゲート電極、６…電荷保持膜、６-1…ボトム誘電体膜、６-2…主電荷蓄積膜、６-3…トップ誘電体膜、６ａ，６ｂ…記憶部、７…メモリゲート電極、７ａ，７ｂ…導電性サイドウォール、８…サイドウォール、Ｍ，Ｍ１１等…メモリセル、ＢＬ，ＢＬ１等…ビット線、ＣＬ，ＣＬ１等…制御線、ＷＬ，ＷＬ１等…ワード線、Ｃｈ１ａ，Ｃｈ１ｂ…外側チャネル領域、Ｃｈ２…内側チャネル領域、Ｖｃ…共通電圧、Ｖｓ…ソース電圧（または基準電圧）、Ｖｄ…ドレイン電圧、Ｖｗｇ…メモリゲート電圧、Ｖｃｇ…制御ゲート電圧、Ｖｕｗ…順バイアス電圧（読み出し時の非選択ワード線に印加する電圧）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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