(57)【特許請求の範囲】
【請求項１】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリの駆動方法であって、
前記複数のメモリセルのうちの選択された行のメモリセルのそれぞれにおいて、前記メモリ素子のしきい値電圧を増加させる第１の動作と、前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号として出力する第２の動作と、を同時に行い、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より大きくなると反転し、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号のすべてが反転すると、前記第１の動作を終了することを特徴とする不揮発性メモリの駆動方法。
【請求項２】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリの駆動方法であって、
前記複数のメモリセルのうちの選択された行のメモリセルのそれぞれにおいて、前記メモリ素子のしきい値電圧を減少させる第１の動作と、前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号として出力する第２の動作と、を同時に行い、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より小さくなると反転し、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号のすべてが反転すると、前記第１の動作を終了することを特徴とする不揮発性メモリの駆動方法。
【請求項３】
請求項１又は２において、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号のすべてが反転すると、前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号の論理演算を行い、論理演算した結果を第２の信号として出力し、
前記第２の信号が反転すると、前記第１の動作を終了することを特徴とする不揮発性メモリの駆動方法。
【請求項５】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリの駆動方法であって、
前記複数のメモリセルのうちの選択された行のメモリセルのそれぞれにおいて、前記メモリ素子のしきい値電圧を増加させる第１の動作と、前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号として出力する第２の動作と、を同時に行い、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より大きくなると反転し、
前記選択された行のメモリセルのそれぞれにおいて、前記第１の信号が反転すると、前記第１の動作を終了し、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号のすべてが反転すると、前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項６】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリの駆動方法であって、
前記複数のメモリセルのうちの選択された行のメモリセルのそれぞれにおいて、前記メモリ素子のしきい値電圧を減少させる第１の動作と、前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号として出力する第２の動作と、を同時に行い、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より小さくなると反転し、
前記選択された行のメモリセルのそれぞれにおいて、前記第１の信号が反転すると、前記第１の動作を終了し、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号のすべてが反転すると、前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項７】
請求項５又は６において、
前記選択された行のメモリセルのそれぞれに対応した前記第１の信号の論理演算を行い、論理演算した結果を第２の信号として出力し、
前記第２の信号が反転すると、前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項８】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリであって、
前記複数のメモリセルのうちの対応する列のメモリセルと電気的にそれぞれ接続された複数の第１の回路を有し、
前記複数のメモリセルが１行ずつ選択され、
前記複数の第１の回路のそれぞれは、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧を増加させる第１の動作と、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号と出力する第２の動作と、を同時に行う機能を有し、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より大きくなると反転し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれから出力される前記第１の信号のすべてが反転すると、前記複数の第１の回路は前記第１の動作を終了することを特徴とする不揮発性メモリ。
【請求項９】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリであって、
前記複数のメモリセルのうちの対応する列のメモリセルと電気的にそれぞれ接続された複数の第１の回路を有し、
前記複数のメモリセルが１行ずつ選択され、
前記複数の第１の回路のそれぞれは、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧を減少させる第１の動作と、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号と出力する第２の動作と、を同時に行う機能を有し、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より小さくなると反転し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれから出力される前記第１の信号のすべてが反転すると、前記複数の第１の回路は前記第１の動作を終了することを特徴とする不揮発性メモリ。
【請求項１０】
請求項８又は９において、
前記複数の第１の回路のそれぞれから出力される前記第１の信号の論理演算を行い、論理演算した結果を第２の信号として出力する機能を有する第３の回路を有し、
前記第２の信号が反転すると、前記複数の第１の回路は前記第１の動作を終了することを特徴とする不揮発性メモリ。
【請求項１１】
請求項８乃至１０のいずれか一項において、
前記選択された行のメモリセルにおける前記メモリ素子のゲートに電位を供給する機能を有する第２の回路を有し、
前記複数の第１の回路のすべてにおいて前記第１の信号が反転すると、前記第２の回路は前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項１２】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリであって、
前記複数のメモリセルのうちの対応する列のメモリセルと電気的にそれぞれ接続された複数の第１の回路と、第２の回路と、を有し、
前記複数のメモリセルが１行ずつ選択され、
前記複数の第１の回路のそれぞれは、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧を増加させる第１の動作と、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号と出力する第２の動作と、を同時に行う機能を有し、
前記第２の回路は、前記選択された行のメモリセルにおける前記メモリ素子のゲートに電位を供給する機能を有し、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より大きくなると反転し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれは、前記第１の信号が反転すると、前記第１の動作を終了し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれから出力される前記第１の信号のすべてが反転すると、前記第２の回路は前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項１３】
メモリ素子をそれぞれ含む複数のメモリセルがマトリクス状に配列された不揮発性メモリであって、
前記複数のメモリセルのうちの対応する列のメモリセルと電気的にそれぞれ接続された複数の第１の回路と、第２の回路と、を有し、
前記複数のメモリセルが１行ずつ選択され、
前記複数の第１の回路のそれぞれは、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧を減少させる第１の動作と、前記選択された行のメモリセルにおける前記メモリ素子のしきい値電圧と設定した電圧との大小関係を判定し、判定した結果を第１の信号と出力する第２の動作と、を同時に行う機能を有し、
前記第２の回路は、前記選択された行のメモリセルにおける前記メモリ素子のゲートに電位を供給する機能を有し、
前記第１の信号は、前記メモリ素子のしきい値電圧が前記設定した電圧より小さくなると反転し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれは、前記第１の信号が反転すると、前記第１の動作を終了し、
前記複数のメモリセルが１行ずつ選択される各期間において、前記複数の第１の回路のそれぞれから出力される前記第１の信号のすべてが反転すると、前記第２の回路は前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項１４】
請求項１２又は１３において、
前記複数の第１の回路のそれぞれから出力される前記第１の信号の論理演算を行い、論理演算した結果を第２の信号として出力する機能を有する第３の回路を有し、
前記第２の信号が反転すると、前記第２の回路は前記選択された行のメモリセルにおける前記メモリ素子のゲートに前記メモリ素子を非動作状態とするための電位を供給することを特徴とする不揮発性メモリの駆動方法。
【請求項１５】
請求項１１乃至１４のいずれか一項において、
前記第２の回路は、前記メモリ素子を非動作状態とするための電位、前記メモリ素子のしきい値電圧を増加させるための電位、前記メモリ素子のしきい値電圧を減少させるための電位、及び前記メモリ素子のしきい値電圧を読み出すための電位のいずれかを前記メモリ素子のゲートに供給する機能を有することを特徴とする不揮発性メモリ。
【請求項１６】
請求項８乃至１５のいずれか一項において、
前記複数の第１の回路のそれぞれは、前記メモリ素子を非動作状態とするための電位、前記メモリ素子のしきい値電圧を増加させるための電位、前記メモリ素子のしきい値電圧を減少させるための電位、及び前記メモリ素子のしきい値電圧を読み出すための電位のいずれかを前記メモリ素子のドレインに供給する機能を有することを特徴とする不揮発性メモリ。
【請求項１７】
請求項８乃至１６のいずれか一項において、
前記メモリ素子はｎチャネル型メモリ素子であることを特徴とする不揮発性メモリ。
【請求項１８】
請求項８乃至１７のいずれか一項において、
前記メモリ素子はｐチャネル型メモリ素子であることを特徴とする不揮発性メモリ。
【請求項１９】
請求項８乃至１８のいずれか一項において、
前記不揮発性メモリはＮＯＲ型の不揮発性メモリであることを特徴とする不揮発性メモリ。
【請求項２０】
請求項８乃至１９のいずれか一項において、
前記不揮発性メモリはＮＡＮＤ型の不揮発性メモリであることを特徴とする不揮発性メモリ。
【請求項２１】
請求項８乃至２０のいずれか一項に記載の不揮発性メモリを記録媒体として利用することを特徴とする半導体装置。
【請求項２２】
請求項２１において、
前記半導体装置とは、マイクロプロセッサであることを特徴とする半導体装置。
【請求項２３】
請求項２１において、
前記半導体装置とは、ディスプレイ、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、又はカーオーディオであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically Erasable and Programmable Read Only Memoryともいう）に関する。また、本発明は半導体不揮発性メモリを有する半導体装置に関する。
【０００２】
本明細書において、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、文字通り、電気的な書き込みおよび電気的な消去が可能な半導体不揮発性メモリの全体を指し、例えば１ビット毎消去可能なＥＥＰＲＯＭ、或はフラッシュメモリをその範疇に含む。また、特に断りのない場合、不揮発性メモリおよび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。また、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、マイクロプロセッサ、液晶表示装置および発光装置に代表される電気光学装置、ならびにマイクロプロセッサあるいは電気光学装置を搭載した電子機器をその範疇に含む。
【０００３】
【従来の技術】
近年、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）、特にフラッシュメモリが磁気ディスクあるいはＤＲＡＭに置き代わる有力なメモリの候補として注目を浴びている。なかでも、個々のメモリ素子が３値以上データを記憶する、いわゆる多値の不揮発性メモリが大容量メモリとして注目されている。
【０００４】
ＥＥＰＲＯＭでは、書き込み後または消去後の状態が所定の範囲内にあることを確かめる動作を含んだベリファイ書き込みまたはベリファイ消去を行うのが通常である。特に、多値の不揮発性メモリでは、書き込み後または消去後の状態を高精度に制御する必要が有るために、このようなベリファイ動作は不可欠となっている。
【０００５】
従来のベリファイ書き込み／消去では、一定期間の書き込み／消去を行う動作期間と、書き込み／消去後の状態が所定の範囲内にあることを確かめる読み出し期間とが交互に行われる。
【０００６】
この様子を、図２および図３を用いて説明する。図２は簡単なブロック図であり、選択されたメモリセル２０３には読み出し回路２０２と書き込み／消去回路２０１とが接続されている。読み出し回路２０２からはベリファイ信号Ｓｖが出力され、書き込み／消去回路２０１に入力される。書き込み／消去回路２０１は、ベリファイ信号Ｓｖを参照して書き込み／消去を行う。ベリファイ書き込み／消去の手順を図３に示す。図３において、まず読み出し回路が動作し（ａｃｔｉｖｅと表示）、読み出しが行われる。この時、書き込み／消去回路は動作しない（ｎｏｔ ａｃｔｉｖｅと表示）。読み出し回路から出力されるベリファイ信号Ｓｖは、読み出されたメモリセルの状態が目的とする状態と異なる場合にはＬｏｗとなり、読み出されたメモリセルの状態が目的とする状態である場合にはＨｉｇｈとなる。ベリファイ信号ＳｖがＬｏｗの場合には、読み出し動作が終了後に書き込み／消去回路が動作し（ａｃｔｉｖｅ）、一定期間の書き込み／消去が行われる。その後再び読み出しが行われ、メモリセルの状態と目的とする状態との比較が行われる。そして、同様にベリファイ信号ＳｖがＬｏｗであれば、再び一定期間の書き込み／消去が行われる。これらをくりかえし、ベリファイ信号ＳｖがＨｉｇｈとなった時点で、ベリファイ書き込み／消去が終了する。このようにして、従来のベリファイ動作が行なわれる。
【０００７】
【発明が解決しようとする課題】
上述したベリファイ動作は、メモリ素子のしきい値電圧を精度良く制御する方法として、非常に有効な手段である。特に、多値の不揮発性メモリのように狭い分布幅が必要とされる場合や、微細化によってばらつきの増加が避けられない場合には、ベリファイ動作は不可欠である。しかしながら、従来のベリファイ動作は、書き込み／消去と読み出しとを繰り返し行う必要があり、読み出しを行わない一回の動作と比較すると本質的に時間がかかるという問題点があった。さらに、書き込み／消去は、読み出しと比較して動作電圧が高いことや、読み出し方式によってはプリチャージやプリディスチャージを必要とするため、ベリファイ動作速度はさらに遅くなっていた。
【０００８】
つまり、一回の動作ではしきい値電圧のばらつきに、ベリファイ動作では動作速度に、それぞれ問題があり、高速かつしきい値電圧の分布幅の狭い動作を行うことが、不揮発性メモリの性能を向上する上で重要な課題となっている。
【０００９】
本発明は、上記問題点を鑑みてなされたものである。本発明では、高速かつしきい値電圧の分布幅の狭い書き込み／消去を可能とする不揮発性メモリを提供することを課題とする。具体的には、ベリファイ動作時間の短縮によって高速動作を実現するベリファイ方法、及びそのベリファイ方法を用いた不揮発性メモリを提供することを課題とする。またそのような不揮発性メモリを具備する半導体装置を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本発明の基本的な思想は、高速なベリファイ動作を実現するために、従来のベリファイ動作において時間を要する原因となっていた書き込み／消去と読み出しとの繰り返し動作をなくすことである。本発明は、これを実現するために、書き込み／消去と読み出しとを同時に行うことを最大の特徴とする。
【００１１】
本発明のベリファイ動作の基本的な考え方は、図２および図４に示す簡単なブロック図とタイミングチャートによって説明される。図２に示すブロック図は、従来のベリファイ動作の説明に用いたブロック図と同じであり、選択されたメモリセル２０３には読み出し回路２０２と書き込み／消去回路２０１とが接続され、読み出し回路２０２から出力されたベリファイ信号Ｓｖは書き込み／消去回路２０１に入力される。従来のベリファイ動作との違いは、図４に示すタイミングチャート図に顕著に現われる。つまり、本発明では、書き込み／消去と読み出しが同時に行われる。読み出し回路から出力されるベリファイ信号Ｓｖは常にメモリセルの状態を反映し、メモリセルの状態が目的とする状態と異なる場合にはＬｏｗ、メモリセルの状態が目的とする状態である場合にはＨｉｇｈとなる。また、書き込み／消去回路は常にＳｖを参照しており、ベリファイ信号ＳｖがＨｉｇｈになるとただちに書き込み／消去を終了する。
【００１２】
その結果、書き込み／消去と読み出しとを交互に行う従来のベリファイ方式と比較して、大幅に書き込み／消去時間を短縮することが可能となる。この場合、読み出し時間が短縮されるだけでなく、書き込み／消去と読み出し間の電位の変化による時間の遅れや、プリチャージ等の準備時間も短縮される。
【００１３】
本明細書では、上述したベリファイ方式が常に読み出しを行うことから、この方式を常時ベリファイ方式と呼ぶことにする。
【００１４】
常時ベリファイ方式では、書き込み／消去と読み出しとを同時に行うために、従来の読み出し方法をそのまま適用することができず、以下のような読み出し方法が必要となる。従来の読み出し方法は、メモリ素子がオンの状態であるかオフの状態であるかを判定基準とし、また低電圧で動作する。しかし常時ベリファイ方式における読み出し方法では、メモリ素子がオンの状態であるかオフの状態であるかに関らず読み出すことが必要となる。また、書き込み／消去時の高電圧での動作が必要となる。
【００１５】
詳細については、実施の形態を参照することができるが、これらの方法は、メモリ素子がオンの状態であるかオフの状態であるかを判定基準とする場合よりも、読み出し精度が劣る場合が多い。従って、本発明では、読み出し時に含まれるしきい値電圧の誤差を小さくすることが重要となってくる。具体的には、しきい値電圧に対する読み出し量のばらつきが小さいことや、読み出しが高速であることが好ましい。
【００１６】
一方、読み出し動作が高電圧で行われることは、読み出し速度が向上する点で好ましい。勿論、消費電流は従来の読み出しよりも増加するが、同時に書き込み／消去を行うことを考えれば、常時ベリファイ動作の消費電流は、従来のベリファイ動作と比較してむしろ低減される。
【００１７】
ここで、ベリファイ動作後のばらつきについて述べる。従来のベリファイ動作では、正確な読み出しが可能であるが、一定期間の書き込みを行うために、目的とするしきい値電圧を多少越えてしまう素子が存在し、分布幅はこれによって決まっていた。本発明では、これに起因する分布のばらつきはないが、従来の読み出し方法ほど精度は高くなく、読み出し誤差がベリファイ後の分布幅を決定する。このため、従来方式と常時ベリファイ方式とを比較した場合には、単純にどちらが狭い分布幅を実現するとは結論できず、採用する方式（従来の書き込み期間の長さや、常時ベリファイの読み出し方法等）に依存する。しかし、ベリファイ後の分布幅が同程度である場合、あるいは実用上問題ならない程度である場合には、本発明のベリファイ方式が、従来方式と比較して大幅な動作速度の向上を実現する点で、優れている。
【００１８】
本発明の常時ベリファイ方式は、上述したような考え方に基づくベリファイ方式であれば、どのようなものであっても良い。従って、本発明の常時ベリファイ方式は、さまざまな実施形態を有する。ここでは、実施形態の例を簡単に述べ、また典型的な回路図とタイミングチャートを用いて常時ベリファイ方式の説明を行う。詳細な実施の形態に関しては、実施の形態や実施例を参照することができる。
【００１９】
実施形態として、例えば、１）メモリ素子の種類、２）電荷注入／放出方式、３）読み出し方式、４）メモリセル回路、等においてそれぞれ複数の形態を考えることができる。
【００２０】
まず、１）のメモリ素子の種類に関しては、動作マージンに乏しい場合もあり得るが、原理的にはどのようなメモリ素子に対しても適用可能である。例えば、ｐチャネル型／ｎチャネル型、フローティングゲート構造／ＭＮＯＳ構造／シリコンクラスター（シリコンドットともいう）構造、あるいは、Ｓｉ基板上のメモリトランジスタであってもよいし、ＳＯＩ基板上のメモリトランジスタであっても、絶縁表面を有する基板上のメモリＴＦＴ（Thin Film Transistor）であっても構わない。
【００２１】
２）の電荷注入／放出方式には、トンネル電流を用いた注入／放出方式（ＦＮ注入／放出方式）とホットエレクトロンを用いた注入方式（ＨＥ注入方式）とが挙げられる。本発明の常時ベリファイ方式は、同時に読み出し動作を行うことが可能であれば、いずれの注入／放出方式に対しても適用することができる。
【００２２】
ＨＥ注入方式を用いる場合には、ドレイン電流（あるいはドレイン電圧）の大きさによってメモリ素子の状態を知ることができる。また、ＦＮ注入／放出方式を用いる場合には、ソース・ドレイン間に適度な電位差を印加することによって、ドレイン電流（あるいはドレイン電圧）を通じてメモリ素子の状態を知ることができる。また、トンネル電流を判定することで読み出しを行う方法も原理的には可能である。
【００２３】
また、３）の読み出し方式としては、ドレイン電流やドレイン電圧を読み出す方式が可能である。勿論、他の読みだし方式でも構わない。また、４）のメモリセル回路としては、ＮＯＲ型／ＮＡＮＤ型、メモリセルあたりに１つの素子あるいは２つの素子、といった形態が考えられる。この他、読み出し方式やメモリセル回路と関連して、１ビット毎動作およびベリファイ、複数セル（代表的には、一行）同時動作およびビット毎ベリファイ、といったベリファイ方式の分類も可能である。これらの形態に関する詳細は、実施の形態および実施例を参照することができる。
【００２４】
次に、本発明の常時ベリファイ方式についてもう少し詳しく説明を行う。図１に本発明におけるベリファイ動作を説明する回路図の一例を、また、図５にそのタイミングチャートの一例を示す。以下では、ソース電圧、ドレイン電圧、コントロールゲート電圧をそれぞれＶｓ、Ｖｄ、Ｖｃｇとし、（Ｖｄ、Ｖｃｇ)＝（Ｖｄ１、Ｖｃｇ１)において、書き込み／消去と読み出しが同時に行われ、（Ｖｄ、Ｖｃｇ)＝（Ｖｄ０、Ｖｃｇ０)において、書き込み／消去は行われないものとする。（Ｖｄ、Ｖｃｇ)＝（Ｖｄ１、Ｖｃｇ１)の状態および期間を動作状態および動作期間と呼び、（Ｖｄ、Ｖｃｇ)＝（Ｖｄ０、Ｖｃｇ０)の状態および期間を非動作状態および非動作期間と呼ぶ。なお、Ｖｓは動作期間、非動作期間を通じて一定とするが、これを一定としない一般的な場合であっても、適した回路を用いることによって、常時ベリファイ方式を適用することができる。
【００２５】
図１に示した回路は、選択されたメモリ素子１０１、センスアンプ１０２、抵抗１０３、スイッチ１０４〜１０８によって構成される。メモリ素子１０１のソース領域にはソース電圧Ｖｓが与えられている。また、コントロールゲート電圧はスイッチ１０４を介してワード線電位ＶＷＬ０またはＶＬＷ１と接続される。メモリ素子１０１のドレイン領域（電位をＶｄとする）は抵抗素子１０３と接続され、抵抗素子の残る端子はスイッチ１０５を介してビット線電位ＶＢＬ０またはＶＢＬ１と接続される。メモリ素子１０１のドレイン領域はまたセンスアンプ１０２の入力の一方（ノードＡ）に接続される。センスアンプ１０２のもう一方の入力（ノードＢ）にはスイッチ１０６を介して参照電圧Ｖｒｅｆ０またはＶｒｅｆ１が接続され、センスアンプ１０２の出力は、スイッチ１０８及び１０７を介してノードＣに接続される。また、ノードＣの電位はベリファイ信号Ｓｖとして外部に出力される。ノードＣは、スイッチ１０４、１０５及び１０６に接続され、これらの切り替えを行う。スイッチ１０８は信号Ｓ１によって、センスアンプ１０２の出力と、Ｈｉｇｈの信号との切り替えを行い、スイッチ１０７は信号Ｓ０によって、スイッチ１０８の一端子とＬｏｗの信号との切り替えを行う。
【００２６】
図１に示した回路を構成するスイッチとセンスアンプの動作を説明する。各スイッチ１０４〜１０８は、ベリファイ信号ＳｖがＨｉｇｈの場合に、それぞれＶＷＬ１、ＶＢＬ１、Ｖｒｅｆ１、Ｌｏｗの信号、Ｈｉｇｈの信号に接続される。また、ベリファイ信号ＳｖがＬｏｗの場合に、それぞれＶＷＬ０、ＶＢＬ０、Ｖｒｅｆ０、スイッチ１０８の一端子、センスアンプ１０２の出力に接続される。また、センスアンプ１０２の出力は、ノードＡの電位がノードＢの電位よりも高い場合にＨｉｇｈ、低い場合にＬｏｗとなる。
【００２７】
その結果、図１に示した回路は、ベリファイ信号ＳｖがＨｉｇｈの場合には動作状態となり、ベリファイ信号ＳｖがＬｏｗの場合には非動作状態となる。ベリファイ信号Ｓｖの電位は、信号Ｓ０とＳ１によって選択される。Ｓ０がＨｉｇｈである場合には、ベリファイ信号ＳｖはＬｏｗとなり、Ｓ０がＬｏｗでＳ１がＨｉｇｈである場合には、ベリファイ信号ＳｖはＨｉｇｈとなる。また、Ｓ０とＳ１がいずれもＬｏｗである場合には、センスアンプ１０２の出力がベリファイ信号Ｓｖとなる。
【００２８】
センスアンプ１０２はメモリ素子のドレイン電圧と参照電圧とを比較し、その大小関係に従った電位を出力するので、Ｓ０とＳ１がいずれもＬｏｗである場合には、センスアンプ１０２の出力に従って動作状態と非動作状態が選択される。このように、図１に示した回路は、ベリファイ信号Ｓｖをフィードバック信号とするフィードバック回路を構成していることがわかる。
【００２９】
図１に示した回路を、フィードバック回路（Ｓ０とＳ１がいずれもＬｏｗ）として見た場合に、動作状態と非動作状態は、それぞれ安定な状態と不安定な状態を取り得る。動作状態では、メモリ素子のドレイン電圧Ｖｄが参照電圧Ｖｒｅｆ１よりも高い場合に安定であり、低い場合に不安定である。また、非動作状態では、メモリ素子のドレイン電圧Ｖｄが参照電圧Ｖｒｅｆ０よりも低い場合に安定であり、高い場合に不安定である。安定な状態ではその動作状態を続行し、不安定な状態では他の動作状態へ移行する。
【００３０】
なお、抵抗１０３は、抵抗素子に限られるわけではなく、実効的に抵抗と見なされる回路であればよい。また、図１に示した回路では、ドレイン電圧を読み出す方式を採用したが本発明はこれに限定されるわけではない。ドレイン電流を読み出してもよいし、他の公知の読み出し方法を適用してもよい。
【００３１】
上述した回路を用いれば、常時ベリファイ方式を行うことができる。ここでは、図５に示すタイミングチャートに従って説明する。本発明における常時ベリファイ動作は、基本的に、１）リセット期間、２）第１の動作期間（強制動作期間）、３）第２の動作期間（常時ベリファイ期間）の３つの期間によって構成される。
【００３２】
１）のリセット期間では、ベリファイ動作を始める前の準備を行う。図５では、Ｓ０をＨｉｇｈ、Ｓ１をＬｏｗとすることで非動作状態としている。その他、動作方式によって適当なプリチャージやディスチャージを行ってもよいし、リセット期間がなくてもよい。
【００３３】
２）の第１の動作期間（強制動作期間）は、図１に示したフィードバック回路の初期状態として、動作状態にする期間である。図５では、Ｓ０をＬｏｗ、Ｓ１をＨｉｇｈとすることで強制的に動作状態としている。強制動作期間は、非動作状態がメモリ素子のしきい値電圧に依らずに安定である場合において必要である。非動作状態が、メモリ素子が目的とする状態でない場合に、不安定であるように設計した回路であれば、強制動作期間はなくてもよい。
【００３４】
３）の第２の動作期間（常時ベリファイ期間）は、フィードバック回路に従ってベリファイ動作を行う期間であり、書き込み／消去動作のほとんどはこの期間内に行われる。図５では、Ｓ０、Ｓ１共にＬｏｗとすることでフィードバック回路を構成している。常時ベリファイ期間は、動作状態において、メモリ素子が目的とする状態であれば不安定であるように設されており、メモリ素子が目的とする状態になるとただちに非動作状態へ移行する。なお、目的とする状態に達したメモリ素子は、非動作状態において安定であることが必要である。
【００３５】
図５には、入力する動作電圧やしきい値電圧およびドレイン電圧の経時変化の例も示されている。ここでは、メモリ素子のしきい値電圧Ｖｔｈを、動作状態においてＶｒｅｆ１＝Ｖｄとなるしきい値電圧Ｖｔｈｒｅｆ以上にするベリファイ動作を考える。また、ＶＢＬ１＞Ｖｒｅｆ１＞ＶＢＬ０＝Ｖｓ＞Ｖｒｅｆ０であり、動作状態においてドレイン電圧が増加する場合を考える。図５に示した経時変化は一例であって、ＶＢＬ１＜Ｖｒｅｆ１＜ＶＢＬ０であったり、ＶＢＬ０≠Ｖｓであったり、Ｖｒｅｆ０＝Ｖｒｅｆ１であるようなベリファイ動作を行うことも可能である。また、動作状態においてメモリ素子のしきい値電圧が減少しても良いし、ドレイン電圧が減少してもよい。いずれにおいても、常時ベリファイ方式の考え方は同じであり、これらの違いは本質的ではない。
【００３６】
図５において、メモリ素子の初期状態がＶｔｈ＜Ｖｔｈｒｅｆである場合には、強制動作時にＶｄ＜Ｖｒｅｆ１となるため、動作状態が安定となる。そのまま常時ベリファイ期間に入り、メモリ素子のしきい値電圧ＶｔｈがＶｔｈｒｅｆ以下になるまで動作状態が継続する。そして、Ｖｄ≧Ｖｒｅｆ１になるとベリファイ信号Ｓｖが反転し、非動作状態になる。つまり、ベリファイ動作が終了する。非動作状態では、Ｖｄ＝ＶＢＬ０＜Ｖｒｅｆ０であり安定である。なお、上述したベリファイ方式では、リセット後の初期状態は、Ｖｄ＝ＶＢＬ０＜Ｖｒｅｆ０であり、非動作状態が安定であるため、強制動作期間が必要である。
【００３７】
なお、メモリ素子の初期状態がＶｔｈ＞Ｖｔｈｒｅｆである場合（Ｓｖ’、Ｖｔｈ’およびＶｄ’として図示）には、強制動作時にＶｄ’＞Ｖｒｅｆ１となるため、強制動作期間が終了すると直ちにベリファイ信号Ｓｖ’が反転し、非動作状態になる。つまり、ベリファイ動作が終了する。非動作状態では、Ｖｄ’＝ＶＢＬ０＜Ｖｒｅｆ０であり安定である。
【００３８】
この場合、メモリ素子のしきい値電圧は強制動作期間によって不必要に増加してしまう。従って、強制動作期間は可能な限り短いことが好ましい。強制動作期間は１μｓｅｃ以下であることが好ましい。強制動作期間は、メモリ素子の状態をベリファイ信号として読み出すことが目的であるから、それが可能である範囲で最短期間とすればよい。読み出し動作は、書き込み／消去期間と比較して非常に短時間で行うことが可能であるため、実質的に、強制動作期間におけるしきい値電圧の変化分は無視できる程度に設定することができる。従って、強制動作期間による不必要なしきい値電圧の増加は問題にはならない。
【００３９】
以上のようにして本発明の常時ベリファイ動作が行われる。以上は典型的なベリファイ動作を説明するための例であり、図１、図５に示した回路図やタイミングチャート図に限定されるわけではない。一般に、しきい値電圧が目的とする状態に達すれば、動作状態から非動作状態に移行する機構を用いることが基本的な考え方であって、そのような回路であればどのような回路であってもよい。つまり、動作状態において、メモリ素子のしきい値電圧が目的とする状態でなければ安定、目的とする状態であれば不安定であるように設計すればよい。また、非動作状態においては、メモリ素子が目的とする状態でなければ不安定、目的とする状態であれば安定としてもよいし、メモリ素子のしきい値電圧によらず安定としてもよい。
【００４０】
このように、本発明によって、高速かつしきい値電圧の分布幅の狭い書き込み／消去が可能なベリファイ方法が実現され、また、そのようなベリファイ方法を用いることによって高速かつしきい値電圧の分布幅の狭い書き込み／消去が可能な不揮発性メモリが実現される。なお、高速かつしきい値電圧の分布幅の狭い動作特性は、特に多値の不揮発性メモリにおいて好ましい。
【００４１】
【発明の実施の形態】
（実施の形態１）
これまでは、一つのメモリ素子に着目し、動作時／非動作時のワード線電圧とビット線電圧をそれぞれ（ＶＷＬ１、ＶＢＬ１）／（ＶＷＬ０、ＶＢＬ０）とした場合の典型的な回路構成と動作方法について説明を行った。上述した考え方に基づく本発明の常時ベリファイ方式は、様々な形態に適用することができる。実施の形態１では、本発明の不揮発性メモリをより具体的に実施するために、具体的な電荷注入／放出方式に適用する形態について、また、実施の形態２では、メモリセルアレイ回路、動作回路及びベリファイ方式の形態について説明する。
【００４２】
本実施の形態１では、常時ベリファイ方式を具体的な書き込み／消去方式に適用する場合ついて説明する。特に、それぞれの方式においてＶＷＬ０＝ＶＷＬ１である場合に着目して述べる。その場合には、ワード線を共有する一行のメモリセルに対する並列動作及びビット毎ベリファイが可能となり、並列化によってさらに高速な動作が可能となる（実施の形態２）。
【００４３】
動作方式としては、ホットエレクトロン注入方式（ＨＥ注入方式）とトンネル電流（ファウラノルトハイム電流、ＦＮ電流）による注入方式および放出方式（ＦＮ注入方式およびＦＮ放出方式）の３つの方式が挙げられる。以下、動作状態／非動作状態における参照電圧をＶｒｅｆ１／Ｖｒｅｆ０とし、ソース電位は動作状態／非動作状態ともにＶｓとする。
【００４４】
ＨＥ注入方式は、ドレイン領域付近の高電界によって発生したホットエレクトロンをコントロールゲート電位によって、電荷蓄積層に注入する方式であり、ドレイン領域とコントロールゲート電極に高電圧を印加することによって行われる。従来のＨＥ注入方式では、例えば、Ｖｓ＝ＧＮＤ、Ｖｄ＝５Ｖ、Ｖｃｇ＝１０Ｖなどとする。
【００４５】
上述したＨＥ注入方式では、メモリ素子にオン電流が流れるため、ドレイン電流を用いてメモリ素子の状態を知ることができる。この場合、図１に示した回路をそのまま用いることによって本発明の常時ベリファイ方式を実施することができる。
【００４６】
例えば、動作時の電圧として、ＶＢＬ１＝７Ｖ、ＶＷＬ１＝１０Ｖ、Ｖｒｅｆ１＝５Ｖ、また非動作時の電圧として、ＶＢＬ０＝０Ｖ、ＶＷＬ０＝０Ｖ、Ｖｒｅｆ０＝−１Ｖなどすればよい。この場合、メモリ素子のしきい値電圧が、ドレイン電圧がＶｄ＝Ｖｒｅｆ１（＝５Ｖ）となるしきい値電圧Ｖｔｈｒｅｆ（例えば２．５Ｖ）に達するまでＨＥ注入が行われる。
【００４７】
このようすを図６及び図８（ａ）、（ｂ）に示す。図６にはＨＥ注入によるメモリ素子のコントロールゲート電圧−ドレイン電流特性（ＶｃｇＩｇ特性と呼ぶ）の変化が示されている。ＨＥ注入によって、メモリ素子のしきい値電圧は増加し、ＶｃｇＩｇ特性は右側に並行移動するため、メモリ素子の実行的な抵抗は増加する。図８（ａ）、（ｂ）にはしきい値電圧Ｖｔｈとドレイン電圧Ｖｄの典型的な経時変化がそれぞれ示されている。初期状態がＶｔｈ＜Ｖｔｈｒｅｆである場合は、強制動作期間においてＶｄ＜Ｖｒｅｆ１となり、そのまま動作状態が継続する。常時ベリファイ期間では、ＨＥ注入と共にメモリ素子の実行的な抵抗が増加しＶｄは増加する。やがて、Ｖｄ≧Ｖｒｅｆ１となると、ベリファイ判定信号Ｓｖが反転し、ワード線電位、ビット線電位および参照電位が切り替わって、常時ベリファイ動作が終了する。
【００４８】
特に、動作状態／非動作状態の電圧としてＶＷＬ０＝ＶＷＬ１とすることも可能である。例えば、動作状態の電圧として、ＶＢＬ１＝７Ｖ、ＶＷＬ１＝１０Ｖ、Ｖｒｅｆ１＝５Ｖ、また非動作時の電圧として、ＶＢＬ０＝０Ｖ、ＶＷＬ０＝１０Ｖ、Ｖｒｅｆ０＝−１Ｖなどすればよい。この場合も、メモリ素子のしきい値電圧が、ドレイン電圧がＶｄ＝Ｖｒｅｆ１（＝５Ｖ）となるしきい値電圧Ｖｔｈｒｅｆ（例えば２．５Ｖ）に達するまでＨＥ注入が行われる。なお、ＶＷＬ０＝ＶＷＬ１の場合には、非動作時においてもＶＷＬ０によるストレスが生じるが、このストレスによって電荷注入が殆ど生じないことが必要である。一般にＶＷＬ０＝ＶＷＬ１とすることによって動作マージンは減少するので、誤動作が生じないように動作電圧を適切に設定することが必要となる。
【００４９】
ＦＮ注入方式は、コントロールゲート電極に正の高電圧を印加することでトンネル酸化膜にトンネル電流を流し、チャネル全面から電荷蓄積層に電子を注入する方式である。従来のＦＮ注入方式では、例えば、Ｖｓ＝Ｖｄ＝ＧＮＤ、基板電位Ｖｓｕｂ＝ＧＮＤ、Ｖｃｇ＝１２Ｖなどとする。なお、他のメモリセルへのストレス緩和や消費電流低減等の目的でＶｓやＶｄを浮遊状態とする場合もある。
【００５０】
従来のＦＮ注入方式では、ソース・ドレイン間が同電位であるために、このままではメモリ素子の状態を知ることができない。常時ベリファイ方式を適用する方法として、本実施の形態では、ソース・ドレイン間に微小な電位差を与え、ドレイン電流によってメモリ素子の状態を判定することにする。この場合もやはり、図１に示した回路をそのまま用いることができる。なお、消費電流を抑える目的から、ソース・ドレイン間の電位差は必要な精度で読み出しが行える範囲で小さくすることが好ましい。
【００５１】
例えば、動作時の電圧として、ＶＢＬ１＝１Ｖ、ＶＷＬ１＝１２Ｖ、Ｖｒｅｆ１＝０．５Ｖ、また非動作時の電圧として、ＶＢＬ０＝０Ｖ、ＶＷＬ０＝０Ｖ、Ｖｒｅｆ０＝−０．５Ｖなどとすればよい。この場合、トンネル電流はソース側を流れ、メモリ素子のしきい値電圧が、ドレイン電圧がＶｄ＝Ｖｒｅｆ１（＝０．５Ｖ）となるしきい値電圧Ｖｔｈｒｅｆ（例えば２．５Ｖ）となるまでＦＮ注入が行われる。
【００５２】
ＦＮ注入方式によるＶｃｇＩｇ特性の変化や、しきい値電圧Ｖｔｈとドレイン電圧Ｖｄの典型的な経時変化は、ＨＥ注入方式と基本的に同じであり、それぞれ図６及び図８（ａ）、図８（ｂ）によって表される。
【００５３】
また、動作状態／非動作状態の電圧としてＶＷＬ０＝ＶＷＬ１とすることも可能である。この場合、動作状態／非動作状態のドレイン電圧をＶｄ１／Ｖｄ０として、ＶＷＬ１−Ｖｄ１の電位差によってＦＮ注入が起こるが、ＶＷＬ１−Ｖｄ０の電位差ではＦＮ注入が起こらないように設定することが必要である。ドレイン電極側からのＦＮ注入となる。例えば、ＶＷＬ０＝ＶＷＬ１＝１０Ｖ、ＶＢＬ１／ＶＢＬ０＝−２／０Ｖ、Ｖｒｅｆ１／Ｖｒｅｆ０＝−１／１とし、かつ、図１の回路において、センスアンプの出力を反転した回路を用いるとよい。
【００５４】
ＦＮ放出方式は、ＦＮ注入方式と逆方向のトンネル電流を利用する。基板へ電子を引き抜く場合には基板電位Ｖｓｕｂを高くし、ソース領域またはドレイン領域に引き抜く場合には、ソース電圧Ｖｓまたはドレイン電圧Ｖｓをそれぞれ高くする。従来のＦＮ放出方式では、例えば、基板へ引き抜く場合には、Ｖｓ＝Ｖｄ＝（浮遊状態）、Ｖｓｕｂ＝１２Ｖ、Ｖｃｇ＝０Ｖなどとし、ドレイン側へ引き抜く場合には、Ｖｓ＝（浮遊状態）、Ｖｓｕｂ＝０Ｖ、Ｖｃｇ＝−９Ｖ、Ｖｄ＝３Ｖなどとする。後者では、基板−ドレイン間の電流を抑えるため、ドレイン電圧をなるべく抑えるのが良い。
【００５５】
従来のＦＮ放出方式では、ソース・ドレイン間が同電位であるために、このままではメモリ素子の状態を知ることができない。常時ベリファイ方式を適用する方法として、本実施の形態では、ソース・ドレイン間に適度な電位差を与えてドレイン電流によってメモリ素子の状態を判定することにする。この場合もやはり、図１に示した回路を用いることができる。なお、ｎチャネル型メモリ素子は、ＦＮ放出時はオフの状態であるから、オフ電流を読み取ることになる。従って、消費電流は小さい。ソース・ドレイン間の電位差は、正確な読み出しを行う目的から、ホットキャリアが発生しない程度に大きくすることが好ましい。
【００５６】
例えば、Ｖｓ＝０Ｖとし、動作時の電圧として、ＶＢＬ１＝５Ｖ、ＶＷＬ１＝−９Ｖ、Ｖｒｅｆ１＝４Ｖ、また非動作時の電圧として、ＶＢＬ０＝０Ｖ、ＶＷＬ０＝０Ｖ、Ｖｒｅｆ０＝−１Ｖなどとする。この場合、トンネル電流はドレイン側を流れ、メモリ素子のしきい値電圧が、ドレイン電圧がＶｄ＝Ｖｒｅｆ１（＝４Ｖ）となる電圧Ｖｔｈｒｅｆ（例えば１．５Ｖ）となるまでＦＮ放出が行われる。
【００５７】
ＦＮ放出方式におけるメモリ素子のＶｃｇＩｇ特性の変化を図７に示す。ＦＮ放出方式によってメモリ素子のしきい値電圧は減少する（左に並行移動する）ため、メモリ素子のオフ電流は減少し、実行的な抵抗値は増加することがわかる。その結果、しきい値電圧Ｖｔｈとドレイン電圧Ｖｄの典型的な経時変化は、図８（ａ）、図８（ｃ）によって表される。
【００５８】
また、動作時／非動作時の電圧としてＶＷＬ０＝ＶＷＬ１とすることも可能である。この場合、動作時／非動作時のドレイン電圧をＶｄ１／Ｖｄ０として、ＶＷＬ１−Ｖｄ１の電位差によってＦＮ放出が起こるが、ＶＷＬ１−Ｖｄ０の電位差ではＦＮ放出が起こらないように設定することが必要で、ドレイン側からのＦＮ放出となる。例えば、ＶＷＬ０＝ＶＷＬ１＝−９Ｖ、ＶＢＬ１＝５Ｖ、ＶＢＬ０＝０Ｖ、Ｖｒｅｆ１＝４Ｖ、Ｖｒｅｆ０＝−１Ｖとする。
【００５９】
以上、３つの動作方式に本発明の常時ベリファイ方式を適用する形態を述べた。特に、ＶＷＬ０＝ＶＷＬ１とした場合には、実施の形態２で述べるように、一行同時動作及びビット毎ベリファイ動作を行うことが可能となる。その場合、高速動作と分布幅の狭いしきい値電圧分布が実現され、好ましい。ただし、並列動作を行う場合には、消費電流が電流の駆動能力の範囲内であることが必要である。
【００６０】
なお、本実施の形態１では、二つの参照電圧Ｖｒｅｆ０、Ｖｒｅｆ１を用意したが、読み出し回路を工夫することによって、Ｖｒｅｆ０とＶｒｅｆ１を同じ電位とすることも可能である（実施例１及び２を参照）。
【００６１】
また、ＦＮ注入／放出方式では、原理的にはトンネル電流を判定することでメモリ素子の状態を知ることもできる。実際には、トンネル電流は微小で、これを判定することは難しいが、読み出す回路を工夫することによって正確なメモリ素子の状態を読み出すことができれば、その方法を採用することもできる。その場合には、ソース・ドレイン間に電位差を設ける必要はない。
【００６２】
（実施の形態２）
実施の形態１では、具体的な電荷注入／放出方式について説明した。本実施の形態２では、それぞれの電荷注入／放出方式を採用した場合の、メモリセルアレイ回路、及び動作回路の構成とベリファイ方式について説明する。
【００６３】
メモリセルアレイを分類すると、メモリ素子が並列に接続されているＮＯＲ型と、直列に接続されているＮＡＮＤ型に大別することができる。また、消去を一括で行うＮＯＲ型フラッシュメモリは、１つのメモリセルは１つの素子から構成され（１素子／メモリセル方式）、１ビット毎消去が可能なＮＯＲ型ＥＥＰＲＯＭでは、１つのメモリセルはメモリ素子と選択トランジスタの２つの素子から構成される（２素子／メモリセル方式）。後者のメモリセルは、各メモリセルに選択トランジスタを設けることで高機能を実現している。本発明は、原理的にはＮＯＲ型、ＮＡＮＤ型のいずれの回路構成に対しても適用することができる。以下ではＮＯＲ型に限定して説明を行う。ＮＡＮＤ型に関しては実施例３を参照することができる。また、１ビット毎消去が可能な２素子／メモリセル方式へ応用することも可能である。
【００６４】
一方、ベリファイ方式を分類すると、代表的には、１）１ビット動作及びベリファイ、２）１行動作及びベリファイ、３）１行動作及びビット毎ベリファイを考えることができる。動作回路の構成は、基本的には図１で説明した回路構成を用いることができるが、適用するベリファイ方式によって形態が多少異なる。以下では、それぞれのベリファイ方式について説明し、対応するＮＯＲ型メモリセルアレイを用いた不揮発性メモリの構成についても説明する。なお、本実施の形態２では図１に示した回路構成を用いるが、本発明の常時ベリファイ動作を実施できる回路であれば、他の回路構成であっても構わない。
【００６５】
１）のベリファイ方式は、選択した一つのメモリセルの書き込み／消去とベリファイを行う方式であり、１ビット毎にベリファイを行うので、しきち値電圧の狭い分布幅を実現できる。例えば、図９に示すような不揮発性メモリのブロック図を考えることができる。
【００６６】
図９に示したＮＯＲ型不揮発性メモリのブロック図は、一つのメモリ素子によって構成されるメモリセルをｍ行ｎ列のマトリクス状に配列したメモリセルアレイ９０１（ｍ、ｎは１以上の整数）と、Ｙセレクタ９０４、Ｘセレクタ９０５、Ｙアドレスデコーダ９０２、Ｘアドレスデコーダ９０３、動作回路９０６、９０７によって構成されている。図９には、ｍ×ｎ個のメモリセルのうちの４隅のメモリセル（１，１）、（１，ｎ）、（ｍ，１）、（ｍ，ｎ）が図示されている。メモリセルアレイ９０１において、第ｉ列（ｉは１以上ｎ以下の整数）のｍ個のメモリセルを構成するメモリ素子のドレイン領域はｉ番目のビット線ＢＬ（ｉ）と接続されている。また、第ｊ行（ｊは１以上ｍ以下の整数）のｎ個のメモリセルを構成するメモリ素子のコントロールゲート電極にはｊ番目のワード線ＷＬ（ｊ）が接続されている。また、全てのメモリ素子のソース領域には共通ソース電位Ｖｓが与えられている。Ｙアドレスデコーダ９０２は、Ｙアドレス信号を入力してｎ本のビット線のうちの１本を選択する。Ｙセレクタ９０４は、選択されたビット線に動作回路９０６から出力されるビット線電位を与える。同様に、Ｘアドレスデコーダ９０３は、Ｘアドレス信号を入力してｍ本のワード線のうちの１本を選択する。Ｘセレクタ９０５は、選択されたワード線に、動作回路９０７から出力されるワード線電位を与える。動作回路９０６及び９０７は、図１に示した動作回路１０９及び１１０と同じ回路を用いることができる。動作回路９０６はＶＢＬ０、ＶＢＬ１、Ｖｒｅｆ０、Ｖｒｅｆ１、Ｓ０、Ｓ１等を入力し、ビット線電位とベリファイ信号Ｓｖを出力する。動作回路９０７は、ＶＷＬ０、ＶＷＬ１、ベリファイ信号Ｓｖ等を入力し、ワード線電位を出力する。
【００６７】
図９に示したブロック図を用いる場合には、１）の方式を用いた常時ベリファイ動作を行うことが可能である。特に、動作状態と非動作状態のワード線電位ＶＷＬ１及びＶＷＬ０は自由に決めるてよい。例えば、メモリセル（ｊ，ｉ）への常時ベリファイ動作を行う場合には、Ｙアドレスデコーダ９０２とＹセレクタ９０４によってビット線ＢＬ（ｉ）にビット線電位を、Ｘアドレスデコーダ９０３とＸセレクタ９０５によってワード線ＷＬ（ｊ）にワード線電位を与える。メモリセル（ｊ，ｉ）を選択した状態で、メモリセル（ｊ，ｉ）と路動作回路９０６、９０７とが構成する回路は、図１に示した回路構成と同じであり、既に説明した常時ベリファイ方式を行うことができる。勿論、第ｉ列の非選択メモリセルにおけるドレインディスターブや、第ｊ列の非選択メモリセルにおけるゲートディスターブが問題ないことが必要である。
【００６８】
３）のベリファイ方式は、選択した１行のメモリセルについて、それぞれ独立に常時ベリファイを行う方式である。ビット毎ベリファイであるから、分布幅の狭いしきい値電圧が実現される。また、並列動作による高速動作が実現される。例えば、図１０に示すような不揮発性メモリのブロック図を考えることができる。
【００６９】
図１０に示したＮＯＲ型不揮発性メモリのブロック図は、一つのメモリ素子によって構成されるメモリセルをｍ行ｎ列のマトリクス状に配列したメモリセルアレイ１００１（ｍ、ｎは１以上の整数）と、Ｘセレクタ１００２、Ｘアドレスデコーダ１００３、動作回路（１）〜（ｎ）を含むビット線駆動回路１００４と動作回路１００５によって構成されている。図１０には、ｍ×ｎ個のメモリセルのうちの４隅のメモリセル（１，１）、（１，ｎ）、（ｍ，１）、（ｍ，ｎ）が図示されている。メモリセルアレイ１００１において、第ｉ列（ｉは１以上ｎ以下の整数）のｍ個のメモリセルを構成するメモリ素子のドレイン領域はｉ番目のビット線ＢＬ（ｉ）と接続されている。また、第ｊ行（ｊは１以上ｍ以下の整数）のｎ個のメモリセルを構成するメモリ素子のコントロールゲート電極にはｊ番目のワード線ＷＬ（ｊ）が接続されている。また、全てのメモリ素子のソース領域には共通ソース電位Ｖｓが与えられている。Ｘアドレスデコーダ１００３は、Ｘアドレス信号を入力してｍ本のワード線のうちの１本を選択する。Ｘセレクタ１００２は、選択されたワード線に、動作回路１００５から出力されるワード線電位を与える。ビット線駆動回路１００４を構成するｎ個の動作回路（１）〜（ｎ）は全て図１に示した動作回路１０９と同じ回路を用いることができる。ｎ個の動作回路（１）〜（ｎ）は共通の信号ＶＢＬ０、ＶＢＬ１、Ｖｒｅｆ０、Ｖｒｅｆ１、Ｓ０、Ｓ１等を入力し、それぞれビット線電位とベリファイ信号Ｓｖ（１）〜（ｎ）とを出力する。また、動作回路１００５は、図１に示した動作回路１１０と同じ回路を用いることができ、ＶＷＬ０、ＶＷＬ１、Ｓｖａ等を入力し、ワード線電位を出力する。なお、ベリファイ信号Ｓｖａは、ベリファイ信号Ｓｖ（１）〜（ｎ）の論理積をとった信号である。
【００７０】
図１０に示したブロック図を用いる場合には、３）のベリファイ方式を行うことが可能である。例えば、第ｊ行への常時ベリファイ動作を行う場合には、Ｘアドレスデコーダ１００３とＸセレクタ１００２によってワード線ＷＬ（ｊ）にワード線電位ＶＷＬ１を与える。各列のメモリセルはそれぞれ個別に動作回路を有するため、それぞれ独立に常時ベリファイ動作を行うことが可能となる。ただし、ワード線電位ＶＷＬ１はｎ個のメモリセルで共通であるため、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式を行う必要がある。そして、常時ベリファイ動作が終了した順に、対応するベリファイ信号Ｓｖ（ｉ）がＨｉｇｈとなる。一行全てのベリファイ動作が終了するとベリファイ信号ＳｖａはＨｉｇｈとなる。
【００７１】
ベリファイ信号Ｓｖａを参照してワード線電位をストレスの小さい電位ＶＷＬ０に変えることも有効である。勿論、第ｊ行以外のメモリセルにおけるドレインディスターブは問題にならないことが必要である。また、一行動作の消費電流が駆動可能な電流を越えないことが必要である。３）のベリファイ方式は、高速動作と分布幅の狭いしきい値電圧分布とを実現できるため、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式が可能である場合には、このベリファイ方式を採用することが好ましい。
【００７２】
２）のベリファイ方式は、選択した１行全てのメモリセルの書き込み／消去を、１行全てのベリファイが終了するまで行う方式であり、並列動作によって高速動作を実現することができる。ブロック図としては、例えば、３）のベリファイ方式で説明した、図１０に示す不揮発性メモリのブロック図を参考にすることができる。２）のベリファイ方式では、図１０に示す不揮発性メモリのブロック図において、ベリファイ信号ＳｖａがＨｉｇｈになった時点で、ｎ本のビット線の電位を一斉にＶＢＬ１からＶＢＬ０に切り替えればよいのであるから、各動作回路（ｉ）はベリファイ信号Ｓｖ（ｉ）を参照する代わりに、ベリファイ信号Ｓｖａを参照すればよい。あるいは、３）のベリファイ方式で説明した常時ベリファイ動作をそのまま行って、（ＶＷＬ１，ＶＢＬ０）による書き込み／消去が（ＶＷＬ１，ＶＢＬ１）による書き込み／消去よりも弱くなるようにＶＢＬ０を設定することで、ベリファイ後のしきい値電圧の分布幅を小さくすることも好ましい。勿論、第ｊ行以外のメモリセルにおけるドレインディスターブは問題にならないこと、及び、一行動作に必要な消費電流が駆動可能な電流を越えないことが必要である。
【００７３】
この他、ワード線とビット線を並行に設けた２素子／メモリセル方式のメモリセルアレイを採用することによって、３）の方式であって、かつ、ＶＷＬ１とＶＷＬ０とを自由に設定することが可能な常時ベリファイ動作を行うことが可能である。そのようなメモリセルアレイ回路と書き込み／消去回路図の一例を図１１に示す。
【００７４】
図１１に示したＮＯＲ型不揮発性メモリのブロック図は、１つのメモリ素子と１つの選択トランジスタによって構成されるメモリセルをｍ行ｎ列のマトリクス状に配列したメモリセルアレイ１１０１（ｍ、ｎは１以上の整数）と、Ｘセレクタ１１０２、Ｘアドレスデコーダ１１０３、動作回路（１ａ）〜（ｎａ）および動作回路（１ｂ）〜（ｎｂ）を含むビット線駆動回路１１０４によって構成されている。図１１には、ｍ×ｎ個のメモリセルのうちの４隅のメモリセル（１，１）、（１，ｎ）、（ｍ，１）、（ｍ，ｎ）が図示されている。メモリセルアレイ１１０１において、第ｉ列（ｉは１以上ｎ以下の整数）のｍ個のメモリセルを構成する選択トランジスタのドレイン領域はｉ番目のビット線ＢＬ（ｉ）と接続されている。また、第ｉ列（ｉは１以上ｎ以下の整数）のｍ個のメモリセルを構成するメモリ素子のコントロールゲート電極にはｉ番目のワード線ＷＬ（ｉ）が接続されている。また、第ｊ行（ｊは１以上ｍ以下の整数）のｎ個のメモリセルを構成する選択トランジスタのゲート電極にはｊ番目の選択線ＳＬ（ｊ）が接続されている。全てのメモリ素子のソース領域には共通ソース電位Ｖｓが与えられている。各メモリセルを構成する選択トランジスタのソース領域とメモリ素子のドレイン領域は接続されている。Ｘアドレスデコーダ１１０３は、Ｘアドレス信号を入力してｍ本の選択線のうちの１本を選択する。Ｘセレクタ１００２は、選択された選択線に選択線電位ＶＳＬを与え、選択トランジスタをオンの状態にする。ビット線駆動回路１１０４を構成するｎ個の動作回路（１ａ）〜（ｎａ）は全て図１に示した動作回路１０９と同じ回路を用いることができる。また、ビット線駆動回路１１０４を構成するｎ個の動作回路（１ｂ）〜（ｎｂ）は全て図１に示した動作回路１１０と同じ回路を用いることができる。ｎ個の動作回路（１ａ）〜（ｎａ）は共通の信号ＶＢＬ０、ＶＢＬ１、Ｖｒｅｆ０、Ｖｒｅｆ１、Ｓ０、Ｓ１を入力し、それぞれビット線電位とベリファイ信号Ｓｖ（１）〜（ｎ）とを出力する。また、ｎ個の動作回路（１ｂ）〜（ｎｂ）は、共通のＶＷＬ０、ＶＷＬ１、及び個別のベリファイ信号Ｓｖ（１）〜（ｎ）を入力し、ワード線電位を出力する。なお、ベリファイ信号Ｓｖａは、ベリファイ信号Ｓｖ（１）〜（ｎ）の論理積をとった信号である。
【００７５】
図１１に示したブロック図を用いる場合には、３）のベリファイ方式を行うことが可能である。かつ、ＶＷＬ１とＶＷＬ０とを自由に設定することが可能な常時ベリファイ動作を行うことが可能である。例えば、第ｊ行への常時ベリファイ動作を行う場合には、Ｘアドレスデコーダ１１０３とＸセレクタ１１０２によって選択線ＳＬ（ｊ）に選択線電位ＶＳＬ（ｊ）を与える。その結果、選択された行の選択トランジスタはオンの状態となり、選択されない行の選択トランジスタはオフの状態となる。選択された行とビット線駆動回路１１０４によって構成される回路は、図１に示した回路構成をｎ個並べて、入力する信号を共通としたものであるから、列毎に独立に常時ベリファイ動作を行うことが可能となる。各動作回路（１ａ）〜（ｎａ）が出力するベリファイ信号Ｓｖ（１）〜Ｓｖ（ｎ）の論理積であるＳｖａを参照することでベリファイ動作の終了を知ることが可能である。勿論、第ｊ行以外のメモリセルにおけるゲートディスターブは問題にならないことが必要である。また、一行動作に必要な消費電流が駆動可能な電流を越えないことが必要である。
【００７６】
実施の形態１では、本発明における常時ベリファイ方式が、ＨＥ注入方式、ＦＮ注入方式及びＦＮ放出方式のいずれに対しても適用可能であり、しかも、ＶＷＬ１＝ＶＷＬ０を満たす方式も適用可能であることを述べた。ただし、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式は、ＶＷＬ１とＶＷＬ０を自由に設定できる場合と比較して、動作マージンが劣るため、メモリ素子のサイズや性能に従って動作電圧を最適化することが望ましい。また、本実施の形態２では、３つのタイプのベリファイ方式に応用する場合について述べた。これらの方式を組み合わせることで、本発明の常時ベリファイ方式を用いた不揮発性メモリとして、さまざまな形態を実施することができる。
【００７７】
例えば、本発明の不揮発性メモリの形態として、電荷注入方式と放出方式の両方において、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式を採用し、かつ３）のベリファイ動作を行う形態を実施することが可能である。この場合、並列動作による高速動作と、ビット毎ベリファイによる狭いしきい値電圧の分布幅が実現される。回路図としては、図１０に示す回路図を採用することができる。このようなベリファイ方式を用いる例については、実施例１及び２を参照することができる。
【００７８】
また、例えば、本発明の不揮発性メモリの別の形態として、電荷注入方式と放出方式のいずれか一方において、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式を採用し、かつ３）のベリファイ動作を行う形態を実施することが可能である。これを書き込み動作とし、消去動作では、例えば従来の一括消去動作を採用する。その場合、一括消去後に弱いベリファイ書き込みを行うことで消去状態のしきい値電圧の分布幅を狭くすることも可能である。回路図としては、図１０に示す回路図を採用することができる。このようなベリファイ方式は、上述した形態において一括消去を採用することで実施可能である。また、３）のベリファイ方式が、電荷注入または電荷放出の一方にしか採用できない場合においても実施することが可能である。
【００７９】
なお、ＶＷＬ１＝ＶＷＬ０を満たす常時ベリファイ方式の動作マージンを広げるために、ビット線を選択トランジスタによって接続される主ビット線と副ビット線とに分ける方法や、ソース線を選択トランジスタによって接続される主ソース線と副ソース線とに分ける方法を採用することも有効である。このような回路構成の例として、実施例２を参照することができる。
【００８０】
また、本発明の常時ベリファイ方式として、１）または２）の方式を選択することも有効である。この場合には、ＶＷＬ１とＶＷＬ０とを自由に設定できるため、いずれの注入／放出方式に対しても、広い動作マージンを確保することができる。回路図としては、図９や図１０を採用することができる。
【００８１】
なお、これらの例は本発明の実施形態の一例である。本発明の常時ベリファイ方式は、これらの例に限られず、前述した様々な形態の組み合わせに対して幅広く適用することができる。そして、本発明の常時ベリファイ方式を用いることによって、高速かつしきい値電圧の分布幅の狭い書き込み／消去が可能な不揮発性メモリが実現される。
【００８２】
【実施例】
以下に、本発明の実施例を説明する。
【００８３】
（実施例１）
本発明の常時ベリファイ方式を、ｎチャネル型メモリ素子によって構成される２値のＮＯＲ型不揮発性メモリに応用した例を説明する。本実施例では、ＨＥ注入による一行同時書き込み及びビット毎ベリファイ方式と、ＦＮ放出による一行同時消去及びビット毎ベリファイ方式と、を採用した場合について述べる。
【００８４】
本実施例の不揮発性メモリのブロック回路図の一例として、実施の形態で説明を行った図１０のブロック回路図を用いることができる。従って、メモリセルアレイ１００１、Ｘセレクタ１００２、Ｘアドレスデコーダ１００３の回路構成については説明を省略する。動作回路（１）〜（ｎ）を有するビット線駆動回路１００４及び動作回路１００５については、動作電圧について述べた後に説明する。
【００８５】
まず、書き込み、消去、読み出し時の動作電圧の一例を表１にまとめる。
【００８６】
【表１】
0004907011.tif 000002
【００８７】
ベリファイ書き込み時には、ワード線電位を１０Ｖ、ビット線電位を５Ｖ、ソース線電位を０Ｖとして、ホットエレクトロン注入を行う。ワード線を共有するが書き込みを行わないメモリセルに対しては、ビット線電位を０Ｖとする。ベリファイ消去時には、ワード線電位を−１０Ｖ、ビット線電位を２Ｖ、ソース線電位を０Ｖとして、ドレイン側への電荷放出を行う。ワード線を共有するが消去を行わないメモリセルに対しては、ビット線電位を０Ｖとする。
【００８８】
なお、書き込み時にはメモリ素子にオン電流が流れるので、同時に書き込みのできるメモリ素子の数は電流駆動能力から限られてくる。本実施例では、電流駆動能力の範囲内で一行同時書き込みを行うことが可能であることを仮定して説明を行うが、一行同時書き込みが困難である場合には、例えば、一行を分割して、電流駆動能力に見合った素子数に対して同時書き込みを行えばよい。
【００８９】
一方、消去時にはメモリ素子はオフの状態であり、一行同時消去においても消費電流は小さい。ただし、この場合には、ビット線に並列に接続された他のメモリ素子のオフ電流にも注意が必要である。選択した行のワード線電位（−１０Ｖ）は非選択行のワード線電位（０Ｖ）と比較して負の大きな値をとるので、オフ電流は選択した行のメモリ素子からの寄与が最も大きいが、並列素子数が多くなってくると他のメモリセルのオフ電流によって読み出し精度が低下してしまう。そのような場合には、一列を分割して、読み出しに影響のない素子数のブロックを形成し、そのブロック内だけにオフ電流が流れるように回路を構成すると良い。例えば、主ソース線と副ソース線とを設けて、間を選択トランジスタで接続する回路構成や、主ビット線と副ビット線とを設けて、間を選択トランジスタで接続する回路構成などとすれば良い。そのような例としては実施例２を参照することができる。
【００９０】
上述した書き込みおよび消去動作によって、メモリ素子のしきい値電圧は、図１２のような分布をとるものとする。つまり、書き込まれたメモリ素子のしきい値電圧は２．０〜２．４Ｖの間に、消去されたメモリ素子のしきい値電圧は０．６〜１．０Ｖの間にあるものとする。もちろん、これらのしきい値電圧は一例であって、この値に限られるわけではない。
【００９１】
通常の読み出し方法としては、例えば、ビット線を１Ｖにプリチャージした後、ワード線を１．５Ｖとしてビット線電位を読み出すとよい。この場合、書き込まれたメモリ素子はオフの状態となり、対応するビット線は１Ｖのままである。また、消去されたメモリ素子はオンの状態となり、対応するビット線は０Ｖにディスチャージされる。
【００９２】
次に、ビット線駆動回路１００４及び動作回路１００５について説明する。ビット線駆動回路１００４には、ＨＥ注入時のビット線電圧ＶＢＬｐ、ＦＮ放出時のビット線電圧ＶＢＬｅ、読み出し時に必要なビット線電圧ＶＢＬｒ、非動作時のビット線電圧ＶＢＬ０、ＨＥ注入時の参照電圧Ｖｒｅｆｐ、ＦＮ放出時の参照電圧Ｖｒｅｆｅ、読み出し時の参照電圧Ｖｒｅｆｒ、及び信号Ｓ０、Ｓ１が入力される。また、各動作回路（１）〜（ｎ）からはベリファイ動作が終了したかどうかを示すベリファイ信号Ｓｖ（１）〜（ｎ）、およびビット線電位が出力される。また、ｎ本のベリファイ信号Ｓｖ（１）〜（ｎ）の論理積をとった信号Ｓｖａが動作回路１００４から出力される。動作回路１００５には、ＨＥ注入時のワード線電圧ＶＷＬｐ、ＦＮ放出時のワード線電圧ＶＷＬｅ、読み出し時のワード線電圧ＶＷＬｒ、非動作時のワード線電圧ＶＷＬ０、及びベリファイ信号Ｓｖａが入力され、ワード線電位が出力される。
【００９３】
動作回路１００４及び１００５の基本的な構造は、図１に示した回路図と同様とすればよく、例えば図１３（ａ）及び（ｂ）に示した回路図をそれぞれ用いることができる。図１３（ａ）に示した回路は、センスアンプ１３０１、スイッチトランジスタ１３０２〜１３１３、インバータ１３１４〜１３１６、抵抗１３１７、１３１８によって構成される。スイッチトランジスタ１３０４、１３０５、１３０６のゲート電極には、信号線Ｓｐ、Ｓｅ、Ｓｒがそれぞれ接続され、ビット線電位ＶＢＬｐ、ＶＢＬｅ、ＶＢＬｒのいずれか一つが選択され、ノードＤに接続される。なお、スイッチトランジスタ１３０４、１３０５とノードＤの間にはそれぞれ抵抗１３１７、１３１８が設けられている。スイッチトランジスタ１３０２、１３０３およびインバータ１３１４は、ベリファイ信号Ｓｖによって切り替わるスイッチを構成している。ビット線は、ベリファイ信号ＳｖがＨｉｇｈの場合にはノードＤと接続され、Ｌｏｗの場合にはＶＢＬ０と接続される。同様に、スイッチトランジスタ１３０７、１３０８、１３０９のゲート電極には、信号線Ｓｐ、Ｓｅ、Ｓｒがそれぞれ接続され、参照電位ＶＢＬｐ、ＶＢＬｅ、ＶＢＬｒのいずれか一つが選択され、ノードＢに接続される。センスアンプ１３０１はノードＡとノードＢを入力とする。また、ノードＡはノードＤと接続されている。ベリファイ信号Ｓｖは、センスアンプ１３０１の出力、Ｌｏｗの固定電位、Ｈｉｇｈの固定電位のいずれかから選択される。スイッチトランジスタ１３１０、１３１１およびインバータ１３１５は、信号Ｓ１によって切り替わるスイッチを構成し、センスアンプ１３０１の出力またはＬｏｗの固定電位のいずれか一方を選択する。スイッチトランジスタ１３１２、１３１３およびインバータ１３１６は、信号Ｓ０によって切り替わるスイッチを構成し、信号Ｓ１によって選択された信号またはＨｉｇｈの固定電位のいずれか一方を選択する。なお、センスアンプ１０２の出力は、ノードＡの電位がノードＢの電位よりも高い場合にＨｉｇｈ、低い場合にＬｏｗとなる。
【００９４】
図１３（ａ）に示した回路は、動作状態のビット線電位と参照電位がそれぞれ複数設けられて、書き込み、消去、読み出しによって選択される点を除けば、図１に示した回路と基本的に一致し、回路の動作は、図１の説明によって理解される。つまり、信号Ｓ０がＨｉｇｈ、Ｓ１がＬｏｗの場合には非動作状態となり、信号Ｓ０がＬｏｗ、Ｓ１がＨｉｇｈの場合には動作状態となり、信号Ｓ０がＬｏｗ、Ｓ１がＬｏｗの場合には、ベリファイ信号Ｓｖをフィードバック信号とするフィードバック回路を構成する。
【００９５】
図１に示した回路とのもう一つの違いとしては、センスアンプ１３０１の入力電位（ノードＡ）とビット線との間にスイッチトランジスタ１３０３が設けられている点である。このような構成とすることによって、ノードＡは、非動作状態においてＶＢＬ０ではなく、ＶＢＬｐ、ＶＢＬｅ、ＶＢＬｒのいずれかの電位となり、動作状態の参照電圧と非動作状態の参照電圧とを共通にすることが可能となる。
【００９６】
なお、抵抗１３１７及び１３１８は、抵抗素子に限られるわけではなく、実効的に抵抗と見なされる回路であればよい。また、図１に示した回路では、ドレイン電圧を読み出す方式を採用したが本発明はこれに限定されるわけではない。ドレイン電流を読み出してもよいし、他の公知の読み出し方法を適用してもよい。
【００９７】
図１３（ｂ）に示した回路は、スイッチトランジスタ１３１９〜１３２３およびインバータ１３２４によって構成される。スイッチトランジスタ１３２１、１３２２、１３２３のゲート電極には、信号線Ｓｐ、Ｓｅ、Ｓｒがそれぞれ接続され、ワード線電位ＶＷＬｐ、ＶＷＬｅ、ＶＷＬｒのいずれか一つが選択され、ノードＥに接続される。スイッチトランジスタ１３１９、１３２０およびインバータ１３２４は、ベリファイ信号Ｓｖによって切り替わるスイッチを構成する。ワード線は、ベリファイ信号ＳｖがＨｉｇｈの場合にはノードＥと接続され、Ｌｏｗの場合にはＶＷＬ０と接続される。
【００９８】
次に、ベリファイ書き込みとベリファイ消去について述べる。基本的な動作は、実施の形態で説明した通りであり、図１４（ａ）及び（ｂ）に、ベリファイ書き込み及びベリファイ消去のタイミングチャートを示す。
【００９９】
まず、図１４（ａ）を参照する。ベリファイ書き込み時には、信号ＳｐはＨｉｇｈ、信号ＳｅとＳｒはＬｏｗとなっており、ビット線の電位は、ＶＢＬ０またはＶＢＬｐのいずれかが選択される。また、センスアンプの入力（ノードＢ）には、Ｖｒｅｆｐが接続されている。実施の形態と同様、リセット期間（Ｓ０がＨｉｇｈ、Ｓ１がＬｏｗ、ビット線電位はＶＢＬ０）、強制動作期間（Ｓ０がＬｏｗ、Ｓ１がＨｉｇｈ、ビット線電位はＶＢＬｐ）、および常時ベリファイ期間（Ｓ０がＬｏｗ、Ｓ１がＬｏｗ）によって構成される。
【０１００】
図１４（ａ）には、また、書き込みの不足しているメモリ素子を例にとって、しきい値電圧の変化とドレイン電圧の変化を示してある。表１に示した動作電圧と図１３に示した回路図を参考にすると、各信号の電位として例えば、ＶＢＬ０＝０Ｖ、ＶＢＬｐ＝７Ｖとすればよい。参照しきい値電圧Ｖｔｈｒｅｆｐは、書き込み後の分布が図１２に示すような分布となるようにする。読み出し誤差が例えば０．２Ｖ程度である場合には、書き込み後のしきい値電圧を２．０Ｖ以上にするためには、Ｖｔｈｒｅｆｐ＝２．２Ｖとするとよい。参照電圧Ｖｒｅｆｐは、動作状態において、ＶＤ＝Ｖｒｅｆｐの場合に、メモリ素子のしきい値電圧がＶｔｈｒｅｆｐとなる電圧（例えばＶｒｅｆｐ＝６Ｖ）とすればよい。ノードＤの電位ＶＤは、動作状態では、メモリ素子のしきい値電圧が増加しメモリ素子のオン抵抗が増加するために増加する。また、非動作状態では、スイッチトランジスタ１３０３がオフとなるので、ＶＢＬｐ（７Ｖ）となる。動作状態ではＶＤ＜Ｖｒｅｆｐで安定、非動作状態ではＶＤ＞Ｖｒｅｆｐで安定であるから、参照電圧Ｖｒｅｆｐは動作状態と非動作状態とで共通の値とすることができる。
【０１０１】
なお、メモリ素子の初期状態がＶｔｈ＞Ｖｔｈｒｅｆである場合には、強制動作時にＶＤ＞Ｖｒｅｆｐとなるため、強制動作期間が終了すると直ちにベリファイ信号Ｓｖが反転し、非動作状態になる。
【０１０２】
一行全てのベリファイ動作が終わると、ベリファイ信号ＳｖａがＬｏｗからＨｉｇｈに変わる。図１３（ｂ）に示した動作回路では、この信号を参照して、ワード線電位がＶＷＬｐからＶＷＬ０に切り替わるように設計されている。
【０１０３】
次に、図１４（ｂ）を参照する。ベリファイ消去時には、信号ＳｅはＨｉｇｈ、信号ＳｐとＳｒはＬｏｗとなっており、ビット線の電位は、ＶＢＬ０またはＶＢＬｅのいずれかが選択される。また、センスアンプの入力（ノードＢ）には、Ｖｒｅｆｅが接続されている。実施の形態と同様、リセット期間（Ｓ０がＨｉｇｈ、Ｓ１がＬｏｗ、ビット線電位はＶＢＬ０）、強制動作期間（Ｓ０がＬｏｗ、Ｓ１がＨｉｇｈ、ビット線電位はＶＢＬｅ）、および常時ベリファイ期間（Ｓ０がＬｏｗ、Ｓ１がＬｏｗ）によって構成される。
【０１０４】
図１４（ｂ）には、消去の不足しているメモリ素子を例にとってしきい値電圧の変化やドレイン電圧の変化も示してある。表１に示した動作電圧と図１３に示した回路図を参考にすると、各信号の電位として例えば、ＶＢＬ０＝０Ｖ、ＶＢＬｅ＝２Ｖとすればよい。参照しきい値電圧Ｖｔｈｒｅｆｅは、消去後の分布が図１２に示すような分布となるようにする。読み出し誤差が例えば０．２Ｖ程度である場合には、消去後のしきい値電圧を１．０Ｖ以下にするためには、Ｖｔｈｒｅｆｅ＝０．８Ｖとするとよい。参照電圧Ｖｒｅｆｅは、動作状態において、ＶＤ＝Ｖｒｅｆｅの場合に、メモリ素子のしきい値電圧がＶｔｈｒｅｆｅとなる電圧（例えばＶｒｅｆｅ＝１．５Ｖ）とすればよい。ノードＤの電位ＶＤは、動作状態では、メモリ素子のしきい値電圧が減少しメモリ素子の抵抗は増加するために増加する。また、非動作状態では、スイッチトランジスタ１３０３がオフとなるので、ＶＢＬｅ（２Ｖ）となる。動作状態ではＶＤ＜Ｖｒｅｆｅで安定、非動作状態ではＶＤ＞Ｖｒｅｆｅで安定であるから、参照電圧Ｖｒｅｆｅは動作状態と非動作状態とで共通の値とすることができる。
【０１０５】
なお、メモリ素子の初期状態がＶｔｈ＞Ｖｔｈｒｅｆｅである場合には、強制動作時にＶＤ＞Ｖｒｅｆｅとなるため、強制動作期間が終了すると直ちにベリファイ信号Ｓｖが反転し、非動作状態になる。
【０１０６】
一行全てのベリファイ動作が終わると、ベリファイ信号ＳｖａがＬｏｗからＨｉｇｈに変わる。図１３（ｂ）に示した動作回路では、この信号を参照して、ワード線電位がＶＷＬｅからＶＷＬ０に切り替わるように設計されている。
【０１０７】
なお、メモリ素子の初期状態がＶｔｈ＞ＶｔｈｒｅｆｅまたはＶｔｈ＜Ｖｔｈｒｅｆｐである場合には、メモリ素子のしきい値電圧は強制動作期間によって不必要に増加または減少してしまう。しかし、読み出し動作は、書き込み／消去期間と比較して非常に短時間で行うことが可能であるため、実質的に、強制動作期間におけるしきい値電圧の変化分は無視できる程度に設定することができる。そのためには、強制動作期間を１μｓｅｃ以下にすることが好ましい。
【０１０８】
本実施例では、ＨＥ注入による一行同時書き込み及びビット毎ベリファイ方式と、ＦＮ放出による一行同時消去及びビット毎ベリファイ方式と、を採用した場合について述べたが、ＨＥ注入まはたＦＮ放出のいずれか一方において一括動作方式を採用することもできる。例えば、ＨＥ注入による一行同時書き込み及びビット毎ベリファイ方式とＦＮ放出による一括消去方式、あるいは、ＨＥ注入による一括消去方式とＦＮ放出による一行同時書き込み及びビット毎ベリファイ方式、といった方法を用いてもよい。この場合、一括動作は従来と同様な方法で行なえばよい。
【０１０９】
（実施例２）
本発明の常時ベリファイ方式を、ｐチャネル型メモリ素子によって構成される２値のＮＯＲ型不揮発性メモリに応用した例を説明する。本実施例では、ＦＮ注入による一行同時書き込み及びビット毎ベリファイ方式と、ＦＮ放出による一行同時消去及びビット毎ベリファイ方式と、を採用した場合について述べる。
【０１１０】
本実施例の不揮発性メモリのブロック回路図の一例を図１５に示す。図１５に示したメモリセルアレイは、一列に並列接続されるメモリ素子を複数のブロックに分割した回路構成をとっており、ＡＮＤ型不揮発性メモリとも呼ばれる。
【０１１１】
図１５に示したブロック回路図は、メモリセルをｍ行ｎ列（ｍ、ｎは１以上の整数）のマトリクス状に配列したメモリセルアレイ１５０１、ワード線駆動回路１５０２、動作回路（１）〜（ｎ）を有するビット線駆動回路１５０３によって構成される。図１５には、ｍ×ｎ個のメモリセルのうちの４隅のメモリセル（１，１）、（１，ｎ）、（ｍ，１）、（ｍ，ｎ）が図示されている。各メモリセルはｋ個（ｋは１以上の整数）の並列に接続されたメモリ素子と、メモリ素子のドレイン領域とビット線を接続するドレイン側選択トランジスタと、メモリ素子のソース領域と共通ソース線を接続するソース側選択トランジスタと、によって構成される。メモリセル（ｉ，ｊ）（ｉは１以上ｍ以下、ｊは１以上ｎ以下）を構成するｋ個のメモリ素子のコントロールゲート電極はそれぞれワード線ＷＬ１（ｉ）〜ＷＬｋ（ｉ）に、ドレイン側選択トランジスタのゲート電極は選択線ＳＬｕ（ｉ）に、また、ソース側選択トランジスタのゲート電極は選択線ＳＬｂ（ｉ）に接続されている。また、ドレイン側選択トランジスタのソース・ドレイン領域の一方はビット線ＢＬ（ｊ）に、ソース側選択トランジスタのソース・ドレイン領域の一方は共通ソース線（電位Ｖｓ）に接続されている。ワード線駆動回路１５０２はワード線および選択線に後述する動作電圧を与える回路であり、Ｘアドレス信号、ベリファイ信号Ｓｖａ、及び他の制御信号が入力される。ビット線駆動回路１５０３は、ビット線に後述する動作電圧を与える回路であり、各制御信号および動作電圧が入力される。ビット線駆動回路１５０３に関しては、動作電圧について述べた後に説明する。
【０１１２】
まず、書き込み、消去、読み出し時の動作電圧の一例を表２にまとめる。
【０１１３】
【表２】
0004907011.tif 000003
【０１１４】
ベリファイ書き込み時には、選択線ＳＬｕ及びＳＬｂを−５Ｖとして選択トランジスタをオンの状態とし、ワード線電位を７Ｖ、ビット線電位を−５Ｖ、ソース線電位を０Ｖとして、トンネル電流による電荷注入（ＦＮ注入）を行う。ワード線を共有するが書き込みを行わないメモリセルに対しては、ビット線電位を０Ｖとする。なお、非選択の行については、選択線を０Ｖとして全ての選択トランジスタをオフの状態とし、またワード線を０Ｖとする。
【０１１５】
メモリ素子はｐチャネル型であるから、書き込み時にはメモリ素子はオフの状態となり、一行同時書き込みにおいても消費電流は小さい。この場合には、ビット線に並列に接続された他のメモリ素子のオフ電流にも注意が必要となるが、図１５に示した回路では、一列を分割して、読み出しに影響のない素子数（ｋ個、ｋは１以上の整数で、代表的には４、８、１６等の値をとる）のメモリセルを形成し、そのブロック内だけにオフ電流が流れるように構成しているため、読み出し精度の低下は問題にならない。
【０１１６】
ベリファイ消去時には、選択線ＳＬｕ及びＳＬｂを−５Ｖとして選択トランジスタをオンの状態とし、ワード線電位を−１０Ｖ、ビット線電位を２Ｖ、ソース線電位を０Ｖとして、ドレイン側への電荷放出を行う。ワード線を共有するが消去を行わないメモリセルに対しては、ビット線電位を０Ｖとする。なお、非選択の行については、選択線を０Ｖとして全ての選択トランジスタをオフの状態とし、またワード線を０Ｖとする。
【０１１７】
メモリ素子はｐチャネル型であるから、消去時にはメモリ素子はオンの状態となり、消費電流は書き込み時よりも大きい。本実施例では、電流駆動能力の範囲内で一行同時書き込みを行うことが可能であることを仮定して説明を行うが、一行同時書き込みが困難である場合には、例えば、一行を分割して、電流駆動能力に見合ったブロック毎の同時書き込みを行えばよい。
【０１１８】
上述した書き込みおよび消去動作によって、メモリ素子のしきい値電圧は、図１２のような分布をとるものとする。つまり、書き込まれたメモリ素子のしきい値電圧は２．０〜２．４Ｖの間に、消去されたメモリ素子のしきい値電圧は０．６〜１．０Ｖの間にあるものとする。もちろん、これらのしきい値電圧は、一例であって、この値に限られるわけではない。
【０１１９】
通常の読み出し方法としては、例えば、選択線ＳＬｕ及びＳＬｂを−５Ｖとして選択トランジスタをオンの状態とし、ビット線を１Ｖにプリチャージした後、ワード線を１．５Ｖとしてビット線電位を読み出すとよい。この場合、書き込まれたメモリ素子はオフの状態となり、対応するビット線は１Ｖのままである。また、消去されたメモリ素子はオンの状態となり、対応するビット線は０Ｖにディスチャージされる。なお、非選択の行については、選択線を０Ｖとして全ての選択トランジスタをオフの状態とし、またワード線を０Ｖとする。
【０１２０】
次に、ビット線駆動回路１５０３と常時ベリファイ動作について説明する。ビット線駆動回路１５０３を構成するｎ個の動作回路（１）〜（ｎ）には、例えば図１６に示す回路を用いることができる。図１６に示した回路図は、図１３（ａ）に示した回路図と殆ど同じであり、対応する場所には同じ符号が割り当てられている。図１６に示した回路図が、図１３（ａ）と異なるのは、センスアンプ１３０１の出力であり、新たにスイッチトランジスタ１６０１、１６０２及びインバータ１６０３が設けられている。図１６に示した回路図は、ベリファイ消去時には、図１３（ａ）と等価な回路となるが、ベリファイ書き込み時には、センスアンプの出力が反転した回路となる。図１３（ａ）と同様、信号Ｓ０がＨｉｇｈ、Ｓ１がＬｏｗの場合には非動作状態となり、信号Ｓ０がＬｏｗ、Ｓ１がＨｉｇｈの場合には動作状態となり、信号Ｓ０がＬｏｗ、Ｓ１がＬｏｗの場合には、ベリファイ信号Ｓｖをフィードバック信号とするフィードバック回路を構成する。
【０１２１】
ベリファイ書き込みは、ＦＮ注入方式であり、図１７にタイミングチャートの一例を示す。一方、ベリファイ消去は、実施例１で説明した通りであり、図１４（ｂ）のタイミングチャートによって表される。いずれの場合も、リセット期間（Ｓ０がＨｉｇｈ、Ｓ１がＬｏｗ、ビット線電位はＶＢＬ０）、強制動作期間（Ｓ０がＬｏｗ、Ｓ１がＨｉｇｈ、ビット線電位はＶＢＬｐ／ＶＢＬｅ）、および常時ベリファイ期間（Ｓ０がＬｏｗ、Ｓ１がＬｏｗ）によって構成される。
【０１２２】
ベリファイ書き込み動作では、表２に示した動作電圧と図１６に示した回路図を参考にすると、例えば、ＶＢＬ０＝０Ｖ、ＶＢＬｐ＝−７Ｖとすることができる。参照しきい値電圧Ｖｔｈｒｅｆｐは、書き込み後の分布が図１２に示すような分布となるようにする。読み出し誤差が例えば０．２Ｖ程度である場合には、書き込み後のしきい値電圧を２．０Ｖ以上にするためには、Ｖｔｈｒｅｆｐ＝２．２Ｖとするとよい。参照電圧Ｖｒｅｆｐは、動作状態において、ＶＤ＝Ｖｒｅｆｐの場合に、メモリ素子のしきい値電圧がＶｔｈｒｅｆｐとなる電圧（例えばＶｒｅｆｐ＝−５Ｖ）とすればよい。ノードＤの電位ＶＤは、動作状態では、メモリ素子のしきい値電圧が増加し、メモリ素子の実効的な抵抗値が増加するために減少する。また、非動作状態では、スイッチトランジスタ１３０３がオフとなるので、ＶＢＬｐ（−７Ｖ）となる。動作状態ではＶＤ＞Ｖｒｅｆｐで安定、非動作状態ではＶＤ＜Ｖｒｅｆｐで安定であるから、参照電圧は動作状態と非動作状態とで共通の値を用いることができる。
【０１２３】
なお、メモリ素子の初期状態がＶｔｈ＞Ｖｔｈｒｅｆである場合には、強制動作時にＶＤ＜Ｖｒｅｆｐとなるため、強制動作期間が終了すると直ちにベリファイ信号Ｓｖが反転し、非動作状態になる。
【０１２４】
ベリファイ消去動作では、表２に示した動作電圧と図１６に示した回路図を参考にすると、各信号の電位として例えば、ＶＢＬ０＝０Ｖ、ＶＢＬｅ＝２Ｖとすればよい。参照しきい値電圧は、消去後の分布が図１２に示すような分布となるようにする。読み出し誤差が例えば０．２Ｖ程度である場合には、消去後のしきい値電圧を１．０Ｖ以下にするためには、Ｖｔｈｒｅｆｅ＝０．８Ｖとするとよい。参照電圧Ｖｒｅｆｅは、動作状態において、ＶＤ＝Ｖｒｅｆｅの場合に、メモリ素子のしきい値電圧がＶｔｈｒｅｆｅとなる電圧（例えばＶｒｅｆｅ＝１．５Ｖ）とすればよい。ノードＤの電位ＶＤは、動作状態では、メモリ素子のしきい値電圧が減少しメモリ素子の実効的な抵抗値は増加するために増加する。また、非動作状態では、スイッチトランジスタ１３０３がオフとなるので、ＶＢＬｅ（２Ｖ）となる。動作状態ではＶＤ＜Ｖｒｅｆｅで安定、非動作状態ではＶＤ＞Ｖｒｅｆｅで安定であるから、参照電圧は動作状態と非動作状態とで共通の値を用いることができる。
【０１２５】
なお、メモリ素子の初期状態がＶｔｈ＞Ｖｔｈｒｅｆｅである場合には、強制動作時にＶＤ＞Ｖｒｅｆｅとなるため、強制動作期間が終了すると直ちにベリファイ信号Ｓｖが反転し、非動作状態になる。
【０１２６】
なお、メモリ素子の初期状態がＶｔｈ＞ＶｔｈｒｅｆｅまたはＶｔｈ＜Ｖｔｈｒｅｆｐである場合には、メモリ素子のしきい値電圧は強制動作期間によって不必要に増加または減少してしまう。しかし、読み出し動作は、書き込み／消去期間と比較して非常に短時間で行うことが可能であるため、実質的に、強制動作期間におけるしきい値電圧の変化分は無視できる程度に設定することができる。そのためには、強制動作期間を１μｓｅｃ以下にすることが好ましい。
【０１２７】
本実施例では、ＦＮ注入による一行同時書き込み及びビット毎ベリファイ方式と、ＦＮ放出による一行同時消去及びビット毎ベリファイ方式と、を採用した場合について述べたが、ＦＮ注入まはたＦＮ放出のいずれか一方において一括動作方式を採用することもできる。例えば、ＦＮ注入による一行同時書き込み及びビット毎ベリファイ方式とＦＮ放出による一括消去方式、あるいは、ＦＮ注入による一括消去方式とＦＮ放出による一行同時書き込み及びビット毎ベリファイ方式、といった方法を用いてもよい。この場合、一括動作は従来と同様な方法で行なえばよい。
【０１２８】
（実施例３）
本実施例では、本発明の常時ベリファイ方式をＮＡＮＤ型不揮発性メモリに応用する場合について述べる。ＮＡＮＤ型の不揮発性メモリは、メモリ素子が直列に接続されていることを特徴とする。具体的には、図１５に示したブロック図において、並列に接続されているｋ個のメモリ素子を直列に接続しなおしたものによって表すことができる。
【０１２９】
ＮＡＮＤ型不揮発性メモリでは、動作を行うメモリ素子と直列に接続されたメモリ素子を全てオンの状態として、それらを選択トランジスタと見なせば、ＮＯＲ型と同じと考え方によって本発明の常時ベリファイ方式を応用することが可能である。
【０１３０】
ＮＡＮＤ型不揮発性メモリはメモリ素子が直列に接続されているため、常時ベリファイ方式を適用する場合に、選択した素子の状態を正確に知ることが難しいという問題がある。以下、ｎチャネル型メモリ素子を仮定して、ＦＮ注入による一行同時動作及びビット毎ベリファイ方式と、ＦＮ放出による一行同時動作及びビット毎ベリファイ方式とを適用する場合について述べる。
【０１３１】
ＦＮ注入による一行同時動作及びビット毎ベリファイ方式を行う場合には、選択されたメモリセルにおいて、ソース側選択トランジスタとドレイン側選択トランジスタをオンの状態とし、動作を行う行のワード線を１０Ｖ、それ以外のワード線を５Ｖとする。そして、ソース線をＧＮＤとし、ビット線を−５ＶとするとＦＮ注入が行なわれる。動作を行わない列に関しては、ビット線を０Ｖとする。動作時には、原理的には実施の形態や実施例１及び２と同様な動作回路を用いて、ドレイン電流やドレイン電圧を判定することで、メモリ素子のしきい値電圧を読み出すことができる。しかしこの場合には、書き込みを行うメモリセルの実効的な抵抗値が、直列に接続された他のメモリ素子と比較して小さいため、正確な読み出しを行うことは難しい。また、動作を行うメモリ素子はオンの状態であるために消費電流が大きい。
【０１３２】
ＦＮ放出による一行同時動作及びビット毎ベリファイ方式行う場合には、選択されたメモリセルにおいて、ソース側選択トランジスタとドレイン側選択トランジスタをオンの状態とし、動作を行う行のワード線を−１０Ｖ、それ以外のワード線を５Ｖとする。そして、ソース線をＧＮＤとし、ビット線を５ＶとするとＦＮ放出が行なわれる。動作を行わない列に関しては、ビット線を０Ｖとする。動作時には、実施の形態や実施例１及び２と同様な動作回路を用いて、ドレイン電流やドレイン電圧を判定することで、メモリ素子のしきい値電圧を読み出すことができる。この場合には、動作を行うメモリ素子はオフの状態であり、実効的な抵抗値が直列に接続された他のメモリ素子と比較して大きいため、読み出し精度の問題はない。また、消費電流も小さい。
【０１３３】
このように、ＮＡＮＤ型不揮発性メモリでは、ＦＮ放出による一行同時動作及びビット毎ベリファイ方式を書き込み動作として採用することが好ましい。消去は、ＦＮ注入による一括消去を採用すれば良い。
【０１３４】
（実施例４）
本発明の常時ベリファイ方式は、分布幅の非常に狭いしきい値電圧の分布及び高速動作を実現することができる。このような特徴は、しきい値電圧の分布のマージンが少ない多値の不揮発性メモリにおいて特に有効である。
【０１３５】
多値の不揮発性メモリは、３つ以上の状態を記憶するメモリ素子によって構成される。本実施例では、メモリ素子のしきい値電圧を４つの状態に分けることによって、メモリ素子を″０″、″１″、″２″、″３″の４つの状態に区別する４値の不揮発性メモリを考える。図１８には、４つの状態を表すしきい値電圧の分布が示されている。
【０１３６】
本実施例では、常時ベリファイ書き込みと一括消去を行う４値の不揮発性メモリについて説明する。一括消去や読み出し方法については公知の回路構成と動作方法を用いればよく、説明は省略する。勿論、消去方法に常時ベリファイ方式を採用しても良い。また、一般にｋ値（ｋは２以上の整数）の不揮発性メモリについても同様な考え方によって、常時ベリファイ方式を適用することができる。
【０１３７】
図１９に示した回路図は、４値の常時ベリファイ書き込み回路の一例である。４値の書き込みを行う場合には、一般には、書き込み後のそれぞれの状態″０″、″１″、″２″、″３″に対応した書き込み動作電圧と参照電圧を用意すれば良い。以下では、非動作状態および″０″の状態への書き込み動作時には、ビット線電位とワード線電位を（ＶＢＬ０，ＶＷＬ０）とし、″１″の状態への書き込み動作時には（ＶＢＬ１，ＶＷＬ１）とし、″２″の状態への書き込み動作時には（ＶＢＬ２，ＶＷＬ２）とし、″３″の状態への書き込み動作時には（ＶＢＬ３，ＶＷＬ３）とする。また、″０″、″１″、″２″、″３″の状態への書き込み動作時における参照電圧をそれぞれＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３とする。
【０１３８】
なお、しきい値電圧の高い状態への書き込み動作電圧は高めに設定することが好ましい。また、参照電圧は、対応する参照しきい値電圧が、図１８で示す分布内に納まるように、読み出し誤差考慮して設定すれば良い。
【０１３９】
図１９に示した回路図は、点線で囲んだ領域１９０４を除いて、図１に示した回路図と一致するため、点線で囲んだ領域１９０４についてのみ説明を行う。なお、対応する場所には図１と同じ番号を割り当ててある。点線で囲んだ領域１９０４は、書き込み先を指定する信号Ｓ２を基にして、動作状態の電圧と参照電圧を選択する回路であり、４つの信号から１つを選択するスイッチ１９０１、１９０２、１９０３によって構成されている。スイッチ１９０１は、信号Ｓ２に従ってＶＷＬ０、ＶＷＬ１、ＶＷＬ２及びＶＷＬ３から一つを選択し、スイッチ１９０２は、信号Ｓ２に従ってＶＢＬ０、ＶＢＬ１、ＶＢＬ２及びＶＢＬ３から一つを選択し、スイッチ１９０３は、信号Ｓ２に従ってＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３から一つを選択する。信号Ｓ２によって１つの信号が選択された状態の回路構成は、図１に示した回路図と一致し、ベリファイ書き込みのタイミングチャートは、図５に示したタイミングチャートによって表される。
【０１４０】
なお、ワード線電位を、″０″、″１″、″２″、″３″の状態への書き込み動作状態および非動作状態において共通とすることによって、つまり、ＶＷＬ０＝ＶＷＬ１＝ＶＷＬ２＝ＶＷＬ３とすることによって、一行同時書き込み及びビット毎ベリファイを行うことが可能となる。また、回路を簡単にするために、ビット線電位を、″０″、″１″、″２″、″３″の状態への書き込み動作状態および非動作状態において共通とする、つまりＶＢＬ０＝ＶＢＬ１＝ＶＢＬ２＝ＶＢＬ３とすることも可能である。
【０１４１】
なお、本実施例は、実施例１〜３と組み合わせて実施することができる。
【０１４２】
（実施例５）
本実施例では、本発明の常時ベリファイ方式で用いられるセンスアンプ回路の例を示す。
【０１４３】
図２０（ａ）はセンスアンプの回路記号であり、ノードＡに入力される電位がノードＢに入力される電位よりも高い場合には、ノードＣの出力電位はＨｉｇｈとなり、低い場合には、Ｌｏｗとなる。センスアンプの回路図の一例を図２０（ｂ）に示す。
【０１４４】
図２０（ｂ）において、センスアンプは、２つのｐチャネル型トランジスタ２００２、２００３と２つのｎチャネル型トランジスタ２００４、２００５、および定電流源２００１によって構成される。定電流源２００１としては、例えば図２０（ｃ）に示すような回路を用いることができる。図２０（ｃ）には、負荷抵抗２００６と２つのｎチャネル型トランジスタ２００７、２００８からなるカレントミラー型の定電流源が示されている。勿論、センスアンプと定電流源として、他の公知の回路を用いてもよい。
【０１４５】
なお、本実施例は、実施例１〜４と組み合わせて実施することができる。
【０１４６】
（実施例６）
本発明の常時ベリファイ方式における読み出し方法としては、ビット線を流れる電流を比較することも可能である。
【０１４７】
図２１（ａ）には、常時ベリファイ動作において読み出しを行う部分の回路構成の一例が示されている。図２１（ａ）は、メモリ素子２１０１、２つのｐチャネル型トランジスタ２１０２、２１０３からなるカレントミラー回路、電流比較型センスアンプ２１０５、参照電流Ｉｒｅｆを供給する定電流源２１０４、によって構成されている。図２１（ａ）では、カレントミラー回路によってビット線電流ＩＢＬがコピーされ、複製ビット線電流ＩＢＬ’がノードＡに流れ込む。一方、ノードＢには参照電流Ｉｒｅｆが流れ込み、複製ビット線電流ＩＢＬ’と参照電流Ｉｒｅｆが電流比較型センスアンプ２１０５によって比較される。ビット線電流ＩＢＬはメモリ素子の実効的な抵抗値によって変化するために、メモリ素子の状態を読み出すことができる。
【０１４８】
図２１（ｂ）には、電流比較型センスアンプの回路図の一例を示す。図２１（ｂ）において、電流比較型センスアンプは、３つの定電流源２１０６、２１０７、２１０８と、２つのカレントミラー回路によって構成されている。２つのカレントミラー回路はそれぞれ、２つのｎチャネル型トランジスタ２１０９、２１１０、および２つのｎチャネル型トランジスタ２１１１、２１１２によって構成されている。また、定電流源２１０７が供給する電流２×Ｉｏは、定電流源２１０６と２１０８が供給する電流Ｉｏの和となるように設計する。電流比較型センスアンプは、ノードＡに流れ込む電流がノードＢに流れ込む電流よりも大きい場合にノードＣの電位はＨｉｇｈに、小さい場合にノードＣの電位はＬｏｗになる。
【０１４９】
図２１（ｃ）には、電流比較型センスアンプに用いられる定電流源の回路図の一例を示す。図２１（ｃ）には、負荷抵抗２１１５と２つのｐチャネル型トランジスタ２１１３、２１１４からなるカレントミラー型の定電流源が示されている。勿論、定電流型センスアンプと定電流源として、他の公知の回路を用いてもよい。
【０１５０】
なお、本実施例は、実施例１〜４と組み合わせて実施することができる。
【０１５１】
（実施例７）
本実施例では本発明の不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１５２】
図２２に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２２０１、フラッシュメモリ２２０４（ＲＡＭでも良い）、クロックコントローラ２２０３、キャッシュメモリ２２０２、キャッシュコントローラ２２０５、シリアルインターフェース２２０６、Ｉ／Ｏポート２２０７等から構成される。勿論、図２２に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１５３】
図２２に示すマイクロプロセッサでは、フラッシュメモリ２２０４には本発明の不揮発性メモリが用いられている。また、キャッシュメモリ２２０２に本発明の不揮発性メモリを利用することも可能である。なお、フラッシュメモリ２２０４またはキャッシュメモリ２２０２としては、実施の形態及び実施例１〜６のいずれの構成とも組み合わせることが可能である。
【０１５４】
（実施例８）
本発明の不揮発性メモリは、絶縁表面を有する基板上に形成することも可能である。その場合には、ＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本発明の不揮発性メモリ、画素部、画素部の駆動回路、γ（ガンマ）補正回路を備えた電気光学装置（代表的には、液晶表示装置および発光装置）を示す。
【０１５５】
γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又は発光層の透過光強度との間に線形関係を作るための補正である。
【０１５６】
図２３は、上記電気光学装置のブロック図であり、本発明の不揮発性メモリ２３０２と、画素部２３０５と、画素部を駆動する回路であるゲート信号側駆動回路２３０３およびソース信号側駆動回路２３０４と、γ（ガンマ）補正回路２３０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）２３０６を経由して送られてくる。画素部２３０５、画素部を駆動する回路２３０３、２３０４、およびγ（ガンマ）補正回路２３０１については、公知の回路構造を用いれば良い。
【０１５７】
本実施例の電気光学装置において、不揮発性メモリ２３０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納されている。γ補正回路２３０１は、その補正データを参照して画像信号に対するγ補正を行う。
【０１５８】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１５９】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施することができる。
【０１６０】
（実施例９）
本発明の不揮発性メモリを具備する半導体装置であって、実施例８に示した半導体装置とは異なる例を、図２４を用いて説明する。
【０１６１】
図２４に、本実施例の電気光学装置（代表的には、液晶表示装置および発光装置）のブロック図を示す。本実施例の電気光学装置には、本発明の不揮発性メモリ２４０３と、ＳＲＡＭ２４０２と、画素部２４０６と、画素部を駆動する回路であるゲート信号側駆動回路２４０４およびソース信号側駆動回路２４０５と、メモリコントローラ回路２４０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）２４０７を経由して送られてくる。
【０１６２】
本実施例におけるメモリコントローラ回路２４０１とは、ＳＲＡＭ２４０２および不揮発性メモリ２４０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１６３】
ＳＲＡＭ２４０２は高速なデータの書き込みを行うために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。ＳＲＡＭ２４０２、画素部２４０６、画素部を駆動する回路２４０４、２４０５、およびメモリコントローラ回路２４０１については、公知の回路構造を用いれば良い。
【０１６４】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ２４０２に格納（記憶）され、その画像信号はメモリコントローラ回路２４０１によって順次画素部２４０６に入力され表示される。ＳＲＡＭ２４０２には少なくとも画素部２４０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路２４０１により、必要に応じて、ＳＲＡＭ２４０２に格納された画像信号を不揮発性メモリ２４０３へ格納したり、不揮発性メモリ２４０３に格納された画像信号を画素部２４０６へ入力し表示したりすることができる。
【０１６５】
本実施例の構成では、画素部２４０６に表示された画像を常にＳＲＡＭ２４０２に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ２４０２に記憶された画像信号を不揮発性メモリ２４０３へ格納したり、不揮発性メモリ２４０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行うことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行うことが可能となる。
【０１６６】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施することができる。
【０１６７】
（実施例１０）
本発明の不揮発性メモリはデータの記憶・読み出しを行う記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１６８】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ゴーグル型ディスプレイ、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２５、２６に示す。
【０１６９】
図２５（Ａ）はディスプレイであり、筐体２５０１、支持台２５０２、表示部２５０３等を含む。本発明は表示部２５０３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１７０】
図２５（Ｂ）はビデオカメラであり、本体２５１１、表示部２５１２、音声入力部２５１３、操作スイッチ２５１４、バッテリー２５１５、受像部２５１６で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１７１】
図２５（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２５２１、信号ケーブル２５２２、頭部固定バンド２５２３、表示部２５２４、光学系２５２５、表示装置２５２６等を含む。本発明は表示装置２５２６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１７２】
図２５（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２５３１、記録媒体２５３２、操作スイッチ２５３３、表示部（ａ）２５３４、表示部（ｂ）２５３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１７３】
図２５（Ｅ）はゴーグル型ディスプレイであり、本体２５４１、表示部２５４２、アーム部２５４３を含む。本発明は表示部２５４２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１７４】
図２５（Ｆ）はパーソナルコンピュータであり、本体２５５１、筐体２５５２、表示部２５５３、キーボード２５５４等で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１７５】
図２６（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１７６】
図２６（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２６１１、表示部２６１２、操作スイッチ２６１３、２６１４を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１７７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。本発明を適用することによって、不揮発性メモリへの書き込み／消去動作速度が向上し、高速動作を実現する高性能な電子機器が実現される。なお、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１７８】
【発明の効果】
本発明によると、書き込み／消去と読み出しを同時に行うベリファイ動作を行うことによって、従来のベリファイ動作と比較して、ベリファイ動作時間を大幅に短縮することが可能となる。その結果、分布幅の狭いしきい値電圧分布と高速動作を実現する不揮発性メモリを提供することができる。
【０１７９】
また、本発明を多値の不揮発性メモリに応用することによって、分布幅の狭いしきい値電圧分布と高速動作を実現する多値の不揮発性メモリを提供することができる。
【０１８０】
さらに、本発明のしきい値電圧制御性の優れた高速な不揮発性メモリを搭載することによって、高速動作が可能で、高機能あるいは多機能を有する不揮発性メモリを具備する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】    本発明の不揮発性メモリのベリファイ動作を説明する回路図。
【図２】    従来の不揮発性メモリのベリファイ動作を説明するブロック図。
【図３】    従来の不揮発性メモリのベリファイ動作を説明する概念図。
【図４】    本発明の不揮発性メモリのベリファイ動作を説明する概念図。
【図５】    本発明の不揮発性メモリのベリファイ動作を説明するタイミングチャート。
【図６】    電荷注入によるＶｃｇＩｄ特性の変化を示す図。
【図７】    電荷放出によるＶｃｇＩｄ特性の変化を示す図。
【図８】    本発明の不揮発性メモリのベリファイ動作を説明するタイミングチャート。
【図９】    本発明の不揮発性メモリのブロック図。
【図１０】  本発明の不揮発性メモリのブロック図。
【図１１】  本発明の不揮発性メモリのブロック図。
【図１２】  本発明の不揮発性メモリのしきい値電圧分布を表す図。
【図１３】  本発明の不揮発性メモリのベリファイ動作を説明する回路図。
【図１４】  本発明の不揮発性メモリのベリファイ動作を説明するタイミングチャート。
【図１５】  本発明の不揮発性メモリのブロック図。
【図１６】  本発明の不揮発性メモリのベリファイ動作を説明する回路図。
【図１７】  本発明の不揮発性メモリのベリファイ動作を説明するタイミングチャート。
【図１８】  本発明の不揮発性メモリのしきい値電圧分布を表す図。
【図１９】  本発明の不揮発性メモリのベリファイ動作を説明する回路図。
【図２０】  本発明の不揮発性メモリに用いられるセンスアンプの回路図。
【図２１】  本発明の不揮発性メモリの読み出し回路図およびセンスアンプ回路図。
【図２２】  本発明の不揮発性メモリを用いた半導体回路を示す図。
【図２３】  本発明の不揮発性メモリを用いた電気光学装置を示す図。
【図２４】  本発明の不揮発性メモリを用いた電気光学装置を示す図。
【図２５】  本発明の不揮発性メモリを用いた電子機器を示す図。
【図２６】  本発明の不揮発性メモリを用いた電子機器を示す図。
【符号の説明】
１０１  メモリ素子
１０２  センスアンプ
１０３  抵抗
１０４〜１０８  スイッチ
【図１】
0004907011.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004907011.tif 000011
【図９】
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【図１０】
0004907011.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0004907011.tif 000018
【図１６】
0004907011.tif 000019
【図１７】
0004907011.tif 000020
【図１８】
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【図１９】
0004907011.tif 000022
【図２０】
0004907011.tif 000023
【図２１】
0004907011.tif 000024
【図２２】
0004907011.tif 000025
【図２３】
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【図２４】
0004907011.tif 000027
【図２５】
0004907011.tif 000028
【図２６】
0004907011.tif 000029