(57)【特許請求の範囲】
【請求項１】
クロック信号を伝達するために階層型のツリー構造で設けられたクロックバス群と、
複数のブロックに分割される、各々が活性化時に前記クロック信号を受けて動作する複数の内部回路とを備え、
各前記内部回路の活性化は、各前記ブロックごとに制御され、
前記複数のブロックにそれぞれ対応して設けられ、対応するブロックに属する前記内部回路に対して、前記クロック信号を伝達するための複数のクロック配線網と、
前記複数のブロックのそれぞれに対応して設けられ、各々が、前記クロックバス群から対応するクロック配線網へ前記クロック信号を供給するための複数のクロック駆動制御部とをさらに備え、
前記複数のクロック駆動制御部のうちの少なくとも１つは、対応するブロックに属する内部回路が非活性化される場合に、前記クロック信号の供給を停止し、
前記複数のクロック駆動制御部のうちの他の１つのクロック駆動制御部は、前記対応するクロック配線網への前記クロック信号の供給を常に停止し、
前記他の１つのクロック駆動制御部に対応するクロック配線網と、別のクロック配線網との間に設けられる接続スイッチをさらに備え、
前記接続スイッチは、少なくとも、前記他の１つのクロック駆動制御部に対応する内部回路および前記別のクロック配線網に対応する内部回路の両方が活性化された場合に、前記対応するクロック配線網および前記別のクロック配線網の間を接続する、半導体集積回路装置。
【請求項２】
前記他の１つのクロック駆動制御部の配置は省略される、請求項１に記載の半導体集積回路装置。
【請求項３】
クロック信号を伝達するために階層型のツリー構造で設けられたクロックバス群と、
複数のブロックに分割される、各々が活性化時に前記クロック信号を受けて動作する複数の内部回路とを備え、
各前記内部回路の活性化は、各前記ブロックごとに制御され、
前記複数のブロックにそれぞれ対応して設けられ、対応するブロックに属する前記内部回路に対して、前記クロック信号を伝達するための複数のクロック配線網と、
前記複数のブロックのそれぞれに対応して設けられ、各々が、前記クロックバス群から対応するクロック配線網へ前記クロック信号を供給するための複数のクロック駆動制御部とをさらに備え、
前記複数のクロック駆動制御部のうちの少なくとも１つは、対応するブロックに属する内部回路が非活性化される場合に、前記クロック信号の供給を停止し、
前記複数のクロック配線網のうちの１つと他の１つとの間に設けられる接続スイッチをさらに備え、
前記接続スイッチは、少なくとも、前記１つのクロック配線網に対応する内部回路および前記他の１つのクロック配線網に対応する内部回路の両方が活性化された場合に、前記１つおよび前記他の１つのクロック配線網の間を接続する、半導体集積回路装置。
【請求項４】
前記接続スイッチは、前記１つおよび前記他の１つのクロック配線網の間に電気的に結合されたＣＭＯＳトランスミッションゲートを有する、請求項３に記載の半導体集積回路装置。
【請求項５】
前記接続スイッチは、前記１つおよび前記他の１つのクロック配線網の間に電気的に結合されたＮＭＯＳトランジスタゲートを有する、請求項３に記載の半導体集積回路装置。
【請求項６】
前記接続スイッチは、前記１つのクロック配線網に対応する内部回路の活性化および非活性化を制御するための第１のイネーブル信号と、前記他の１つのクロック配線網に対応する内部回路の活性化および非活性化を制御するための第２のイネーブル信号との間の論理積演算結果に応じて、オンまたはオフする、請求項３に記載の半導体集積回路装置。
【請求項７】
各前記クロック配線網は、半導体基板上に積層される複数の金属配線層にそれぞれ形成される、各々がビアホールを介して互いに電気的に結合された複数の金属配線を用いて構成され、
前記接続スイッチは、前記１つおよび前記他の１つのクロック配線網の各々を構成する前記複数の金属配線のうちの最下層の金属配線層に形成された１つずつ間に電気的に結合されるトランジスタを有する、請求項３に記載の半導体集積回路装置。
【請求項８】
クロック信号を伝達するために階層型のツリー構造で設けられたクロックバス群と、
複数のブロックに分割される、各々が活性化時に前記クロック信号を受けて動作する複数の内部回路とを備え、
各前記内部回路の活性化は、各前記ブロックごとに制御され、
前記複数のブロックにそれぞれ対応して設けられ、対応するブロックに属する前記内部回路に対して、前記クロック信号を伝達するための複数のクロック配線網と、
前記複数のブロックのそれぞれに対応して設けられ、各々が、前記クロックバス群から対応するクロック配線網へ前記クロック信号を供給するための複数のクロック駆動制御部とをさらに備え、
前記複数のクロック駆動制御部のうちの少なくとも１つは、対応するブロックに属する内部回路が非活性化される場合に、前記クロック信号の供給を停止し、
各前記クロック配線網は、第１の方向に沿って配置される第１のクロック配線および第２の方向に沿って配置される第２のクロック配線を用いて格子形状に配置される、半導体集積回路装置。
【請求項９】
前記複数のクロック配線網のうちの１つのクロック配線網と、前記１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備え、
各前記接続スイッチは、前記１つのクロック配線網に対応する内部回路および前記他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、
前記複数の接続スイッチは、前記格子形状の頂点部にそれぞれ対応して配置される、請求項８に記載の半導体集積回路装置。
【請求項１０】
前記複数のクロック配線網のうちの１つのクロック配線網と、前記１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備え、
各前記接続スイッチは、前記１つのクロック配線網に対応する内部回路および前記他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、
前記複数の接続スイッチは、前記第１のクロック配線同士の間および前記第２のクロック配線同士の間のいずれかに選択的に配置される、請求項８に記載の半導体集積回路装置。
【請求項１１】
前記複数の接続スイッチは、前記第１および第２のクロック配線のうちの下層側に形成される一方同士の間に配置されるトランジスタを有する、請求項１０に記載の半導体集積回路装置。
【請求項１２】
クロック信号を伝達するために階層型のツリー構造で設けられたクロックバス群と、
複数のブロックに分割される、各々が活性化時に前記クロック信号を受けて動作する複数の内部回路とを備え、
各前記内部回路の活性化は、各前記ブロックごとに制御され、
前記複数のブロックにそれぞれ対応して設けられ、対応するブロックに属する前記内部回路に対して、前記クロック信号を伝達するための複数のクロック配線網と、
前記複数のブロックのそれぞれに対応して設けられ、各々が、前記クロックバス群から対応するクロック配線網へ前記クロック信号を供給するための複数のクロック駆動制御部とをさらに備え、
前記複数のクロック駆動制御部のうちの少なくとも１つは、対応するブロックに属する内部回路が非活性化される場合に、前記クロック信号の供給を停止し、
各前記クロック配線網は、第１の方向に沿って配置されるメインクロック配線および第２の方向に沿って配置されるサブクロック配線を用いてフィッシュボーン形状に配置される、半導体集積回路装置。
【請求項１３】
前記複数のクロック配線網のうちの１つのクロック配線網と、前記１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備え、
各前記接続スイッチは、前記１つのクロック配線網に対応する内部回路および前記他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、
前記複数の接続スイッチは、前記メインクロック配線同士の間および前記サブクロック配線同士の間のいずれかに選択的に配置される、請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記複数の接続スイッチは、前記メインクロック配線および前記サブクロック配線のうちの下層側に形成される一方同士の間に配置されるトランジスタを有する、請求項１３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、より特定的には、クロック信号に基づいて同期動作を行なう複数の内部回路を備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）に代表される半導体集積回路装置においては、内部回路の動作タイミングを、基準となるクロック信号に基づいて制御することによって、これらの内部回路を同期して動作させる技術が広く用いられている。
【０００３】
半導体集積回路装置においてクロック信号を多数の内部回路に分配する構成においては、たとえばクロック信号の伝搬経路の相違に起因して生じる、クロックスキューとも呼ばれる相対的な位相ずれが問題となる。クロックスキューを低減するためには、いわゆるクロックメッシュ方式およびクロックツリー方式のいずれかによってクロック信号が分配される構成が一般的であった。
【０００４】
図１９は、クロックメッシュ方式に従う従来のクロック信号の分配を説明する概念図である。
【０００５】
図１９を参照して、クロックメッシュ方式においては、半導体集積回路装置全域にわたって、格子形状に形成されたメッシュ配線網５００が設けられる。クロック信号ＣＬＫは、クロックドライバ５２０によって、メッシュ配線網５００に対して伝達される。
【０００６】
内部回路５３０は、たとえばクロック信号ＣＬＫに応答してデータ入出力を実行するフリップフロップもしくはデータラッチで構成される。各内部回路５３０は、メッシュ配線網５００上の最近傍のノードから配線を引出して、クロック信号ＣＬＫの供給を受ける。クロックメッシュ方式においては、すべての内部回路５３０が、メッシュ配線網５００を介して最短距離で互いに接続されるので、各内部回路５３０におけるクロックスキューが小さくなるという利点がある。
【０００７】
しかし、一方で、配線網をメッシュ状に設けることにより、クロック信号を伝搬するための配線の延べ長さが長くなる。このため、メッシュ配線網５００の充放電電流が大きくなり消費電力が増大するという問題点がある。
【０００８】
図２０は、クロックツリー方式に従う従来のクロック信号の分配を説明する概念図である。
【０００９】
図２０を参照して、クロックツリー方式においては、すべての内部回路５３０は、分配ノード５６０を介して、対称な２進ツリー状に階層的に設けられるツリー配線網５５０によって接続される。このような構成とすれば、クロック信号ＣＬＫの入力ノードＮｃと内部回路５３０の各々との間で生じる伝搬遅延は理論状的には等しくなるので、各内部回路５３０におけるクロックスキューの理論値は０となる。また、必要に応じて分配ノード５６０にクロックドライバを配置すれば、クロック信号ＣＬＫに対して波形成形を施すことができる。
【００１０】
特に、当該クロックドライバに、ＡＮＤ論理機能を併有させることによって、非活性化された内部回路に対するクロック信号ＣＬＫの供給を停止することができる。これにより、半導体集積回路装置の低消費電力化を図ることができる。このような構成は、ゲーティッドクロック構成とも呼ばれ、低消費電力向けプロセッサ等で広く用いられている。
【００１１】
【発明が解決しようとする課題】
しかしながら、クロックツリー方式においては、実際には、ツリー配線網５５０を理論どおりに対称な２進ツリー状に配置することが困難であるため、実効的なクロックスキューは、クロックメッシュ方式の場合よりも大きくなるケースも多い。
【００１２】
一方、クロックメッシュ方式においては、クロック信号を伝達するためのメッシュ配線網５００を構成する配線群が低インピーダンスで接続されていることが前提となる。したがって、クロックツリー方式のようにゲーティッドクロック構成を採用することが困難である。すなわち、クロックメッシュ方式においては、低消費電力化が困難である点が問題となる。
【００１３】
このように、従来クロック信号の分配に用いられていたクロックメッシュ方式およびクロックツリー方式は、低消費電力化およびクロックスキューの面でそれぞれ問題点を有していた。
【００１４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力で、かつクロックスキューを抑制してクロック信号を分配することが可能な半導体集積回路装置の構成を提供することである。
【００１５】
【課題を解決するための手段】
本発明に従う半導体集積回路装置は、クロック信号を伝達するために階層型のツリー構造で設けられたクロックバス群と、複数のブロックに分割される、各々が活性化時にクロック信号を受けて動作する複数の内部回路とを備える。各内部回路の活性化は、各ブロックごとに制御される。半導体集積回路装置は、さらに、複数のブロックにそれぞれ対応して設けられ、対応するブロックに属する内部回路に対して、クロック信号を伝達するための複数のクロック配線網と、複数のブロックのそれぞれに対応して設けられ、各々がクロックバス群から対応するクロック配線網へクロック信号を供給するための複数のクロック駆動制御部とを備える。複数のクロック駆動制御部のうちの少なくとも１つは、対応するブロックに属する内部回路が非活性化される場合に、クロック信号の供給を停止する。
【００１６】
好ましくは、複数のクロック駆動制御部の各々は、対応するブロックに属する内部回路の活性化および非活性化を制御するためのイネーブル信号に応じて、クロック信号の供給の実行および停止を選択する。
【００１７】
また好ましくは、複数のクロック駆動制御部のうちの他の１つのクロック駆動制御部は、対応するクロック配線網へのクロック信号の供給を常に停止する。半導体集積回路装置は、他の１つのクロック駆動制御部に対応するクロック配線網と、別のクロック配線網との間に設けられる接続スイッチをさらに備える。接続スイッチは、少なくとも、他の１つのクロック駆動制御部に対応する内部回路および別のクロック配線網に対応する内部回路の両方が活性化された場合に、対応するクロック配線網および別のクロック配線網の間を接続する。
【００１８】
特にこのような構成においては、他の１つのクロック駆動制御部の配置は省略される。
【００１９】
また、好ましくは、半導体集積回路装置は、複数のクロック配線網のうちの１つと他の１つとの間に設けられる接続スイッチをさらに備える。接続スイッチは、少なくとも、１つのクロック配線網に対応する内部回路および他の１つのクロック配線網に対応する内部回路の両方が活性化された場合に、１つおよび他の１つのクロック配線網の間を接続する。
【００２０】
このような構成においては、接続スイッチは、１つおよび他の１つのクロック配線網の間に電気的に結合されたＣＭＯＳトランスミッションゲートを有する。
【００２１】
あるいは、このような構成においては、接続スイッチは、１つおよび他の１つのクロック配線網の間に電気的に結合されたＮＭＯＳトランジスタゲートを有する。
【００２２】
また、このような構成においては、接続スイッチは、１つのクロック配線網に対応する内部回路の活性化および非活性化を制御するための第１のイネーブル信号と、他の１つのクロック配線網に対応する内部回路の活性化および非活性化を制御するための第２のイネーブル信号との間の論理積演算結果に応じて、オンまたはオフする。
【００２３】
あるいは、このような構成においては、各クロック配線網は、半導体基板上に積層される複数の金属配線層にそれぞれ形成される、各々がビアホールを介して互いに電気的に結合された複数の金属配線を用いて構成される。接続スイッチは、１つおよび他の１つのクロック配線網の各々を構成する複数の金属配線のうちの最下層の金属配線層に形成された１つずつ間に電気的に結合されるトランジスタを有する。
【００２４】
また好ましくは、各クロック配線網は、第１の方向に沿って配置される第１のクロック配線および第２の方向に沿って配置される第２のクロック配線を用いて格子形状に配置される。
【００２５】
このような構成においては、半導体集積回路装置は、複数のクロック配線網のうちの１つのクロック配線網と、１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備える。各接続スイッチは、１つのクロック配線網に対応する内部回路および他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、複数の接続スイッチは、格子形状の頂点部にそれぞれ対応して配置される。
【００２６】
あるいはこのような構成においては、半導体集積回路装置は、複数のクロック配線網のうちの１つのクロック配線網と、１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備える。各接続スイッチは、１つのクロック配線網に対応する内部回路および他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、複数の接続スイッチは、第１のクロック配線同士の間および第２のクロック配線同士の間のいずれかに選択的に配置される。
【００２７】
さらに好ましくは、複数の接続スイッチは、第１および第２のクロック配線のうちの下層側に形成される一方同士の間に配置されるトランジスタを有する。
【００２８】
あるいは好ましくは、各クロック配線網は、第１の方向に沿って配置されるメインクロック配線および第２の方向に沿って配置されるサブクロック配線を用いてフィッシュボーン形状に配置される。
【００２９】
さらに好ましくは、半導体集積回路装置は、複数のクロック配線網のうちの１つのクロック配線網と、１つのクロック配線網と同一領域に対応して配置される他の１つのクロック配線網との間に設けられる複数の接続スイッチをさらに備える。各接続スイッチは、１つのクロック配線網に対応する内部回路および他の１つのクロック配線網に対応する内部回路の両方が活性化された場合にオンし、複数の接続スイッチは、メインクロック配線同士の間およびサブクロック配線同士の間のいずれかに選択的に配置される。
【００３０】
特にこのような構成においては、複数の接続スイッチは、メインクロック配線およびサブクロック配線のうちの下層側に形成される一方同士の間に配置されるトランジスタを有する。
【００３１】
この発明の他の構成に従う半導体集積回路装置は、複数の第１のブロックに分割される、各々が活性化時に第１のクロック信号を受けて動作する複数の第１の内部回路と、複数の第２のブロックに分割される、各々が活性化時に、第１のクロック信号のＮ倍（Ｎ：２以上の整数）の周波数を有するとともに第１のクロック信号と位相が同期した第２のクロック信号を受けて動作する複数の第２の内部回路とを備える。各第１および第２の内部回路の活性化は、各第１および第２のブロックごとに制御される。半導体集積回路装置は、さらに、複数の第１のブロックにそれぞれ対応して設けられ、対応する第１のブロックに属する第１の内部回路に対して、第１のクロック信号を伝達するための複数の第１クロック配線網と、複数の第２のブロックにそれぞれ対応して設けられ、対応する第２のブロックに属する第２の内部回路に対して、第２のクロック信号を伝達するための複数の第２クロック配線網と、複数の第１クロック配線網のうちの１つの第１クロック配線網および、複数の第２クロック配線網のうちの１つの第２クロック配線網の間に設けられる接続スイッチとを備える。接続スイッチは、第１および第２のクロック信号の信号レベルが一致する期間において、少なくとも、１つの第１クロック配線網に対応する第１の内部回路および１つの第２クロック配線網に対応する第２の内部回路の両方が活性化された場合に、１つの第１クロック配線網および１つの第２クロック配線網の間を接続する。
【００３２】
好ましくは、半導体集積回路装置は、さらに、第１のクロック信号を伝達するために階層型のツリー構造で設けられた第１のクロックバス群と、第２のクロック信号を伝達するために階層型のツリー構造で設けられた第２のクロックバス群と、複数の第１のブロックのそれぞれに対応して設けられ、各々が、第１のクロックバス群から対応する第１クロック配線網へ第１のクロック信号を供給するための複数の第１クロック駆動制御部と、複数の第２のブロックのそれぞれに対応して設けられ、各々が、第２のクロックバス群から対応する第２クロック配線網へ第２のクロック信号を供給するための複数の第２クロック駆動制御部とをさらに備える。第１および第２のクロック駆動制御部のうちの少なくとも１つは、対応する第１または第２のブロックに属する第１または第２の内部回路が非活性化される場合に、第１または第２のクロック信号の供給を停止する。
【００３３】
また好ましくは、半導体集積回路装置は、制御スイッチのオンおよびオフを制御するためのスイッチ制御信号を生成するスイッチ制御回路をさらに備える。スイッチ制御回路は、第１および第２のクロック信号を入力とする一致比較ゲートと、１つの第１クロック配線網に対応する第１の内部回路の活性化および非活性化を制御するための第１のイネーブル信号および、１つの第２クロック配線網に対応する第２の内部回路の活性化および非活性化を制御するための第２のイネーブル信号を入力とする論理積演算ゲートと、一致比較ゲートおよび論理積演算ゲートの出力に応じて、スイッチ制御信号を生成する論理ゲートとを含む。
【００３４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００３５】
［実施の形態１］
図１は、実施の形態１に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【００３６】
図１を参照して、実施の形態１に従う半導体集積回路装置１には、図示しない複数の内部回路が配置される。各内部回路は、活性化時において、クロック信号ＣＬＫを受けて動作する。各内部回路は、図１９および２０に示した内部回路５３０に相当し、たとえばクロック信号ＣＬＫに応答してデータ入出力を実行するフリップフロップもしくはデータラッチで構成される。
【００３７】
内部回路は、ブロック♯１〜ブロック♯４に分割して配置される。内部回路の活性化および非活性化は、各ブロックごとに制御される。ブロック♯１〜ブロック♯４にそれぞれ含まれる内部回路群は、イネーブル信号ＥＮ１〜ＥＮ４にそれぞれ応答して活性化される。具体的には、イネーブル信号ＥＮ１〜ＥＮ４の各々は、対応するブロックに属する内部回路群が活性化される場合、すなわちクロック信号ＣＬＫの供給が必要である場合において、ハイレベル（以下、「Ｈレベル」と称する）に活性化される。一方、対応するブロックに属する内部回路群が非活性化される場合、すなわちクロック信号ＣＬＫの供給が不要である場合において、イネーブル信号ＥＮ１〜ＥＮ４の各々は、ローレベル（以下、「Ｌレベル」と称する）に非活性化される。
【００３８】
ブロック♯１〜ブロック♯４にそれぞれ対応して、クロック配線網１１〜１４がそれぞれ設けられる。クロック配線網をブロックごとに分割配置することによって、各クロック配線網の配線の延べ長さは抑制される。したがって、クロック信号ＣＬＫを伝達する際の、各クロック配線網ごとの消費電力は、比較的小さくなる。
【００３９】
クロック配線網１１〜１４の各々は、対応するブロックに属する内部回路群に対してクロック信号ＣＬＫを伝達する。クロック配線網１１は、ブロック♯１全域にわたって設けられ、ブロック♯１に属する内部回路群に対して均一にクロック信号ＣＬＫを伝達する。クロック配線網１２および１３も、クロック配線網１１と同様に対応するブロックの全域にわたって設けられ、ブロック♯２および＃３に属する内部回路群に対してクロック信号ＣＬＫをそれぞれ伝達する。一方、クロック配線網１４は、図２０に示したクロックツリー方式に従って、階層型のツリー構造（ツリー状）で設けられ、ブロック♯４に属する内部回路群に対してクロック信号ＣＬＫを伝達する。
【００４０】
半導体集積回路装置１は、さらに、クロック配線網１１〜１４にそれぞれ対応して設けられるクロック駆動制御ゲート２１〜２４と、クロックバス群３０とを備える。
【００４１】
クロックバス群３０は、階層型のツリー構造で設けられた、クロックバス３１，３２ａ，３２ｂ，３３ａ，３３ｂ，３４ａ，３４ｂを含む。クロックバス群３０は、クロック駆動制御ゲート２１〜２４に対してクロック信号ＣＬＫを伝達する。
【００４２】
クロックバス３１に入力されたクロック信号ＣＬＫは、２進ツリー状に構成されるクロックバス３２ａ，３２ｂによって伝達される。クロックバス３２ａによって伝達されるクロック信号ＣＬＫは、さらに２進ツリー状に設けられたクロックバス３３ａおよび３３ｂによって、クロック駆動制御ゲート２１および２２にそれぞれ伝達される。同様に、クロックバス３２ｂによって伝達されるクロック信号ＣＬＫは、さらに２進ツリー状に設けられたクロックバス３４ａおよび３４ｂによって、クロック駆動制御ゲート２３および２４にそれぞれ伝達される。
【００４３】
ツリー構造で設けられるクロックバス群３０は、ブロックの分割数に対応して階層型で設けられるため、従来のクロックツリー方式と比較して、階層の深さが大幅に低減される。したがって、クロックバス群３０とクロック駆動制御ゲート２１〜２４の各々との間で生じるクロックスキューを抑制することができる。
【００４４】
クロック駆動制御ゲート２１〜２４は、イネーブル信号ＥＮ１〜ＥＮ４にそれぞれ応答して、対応するクロック配線網に対するクロック信号ＣＬＫの供給を制御する。具体的には、クロック駆動制御ゲート２１〜２４の各々は、対応するイネーブル信号がＨレベルに活性化されたときに、対応するクロック配線網に対してクロック信号ＣＬＫを伝達する。一方、クロック駆動制御ゲート２１〜２４は、対応するイネーブル信号がＬレベルに非活性化されたとき、すなわち対応するブロックの内部回路が非活性化されるときには、対応するクロック配線網に対するクロック信号ＣＬＫの伝達を停止する。
【００４５】
このような構成とすることにより、各ブロックの内部においては、必要に応じて図１９に示したクロックメッシュ方式に従ったクロック配線網を設けて、同一ブロック内におけるクロックスキューを抑制できる。さらに、クロック駆動制御ゲート２１〜２４によって、ブロックごとにクロック信号ＣＬＫの供給を制御するので、非活性化された内部回路に対するクロック信号ＣＬＫの供給を停止して半導体集積回路装置１の低消費電力化を図ることができる。
【００４６】
半導体集積回路装置１は、さらに、メッシュ形状で設けられるクロック配線網１１，１２，１３同士の間に設けられる接続スイッチをさらに有する。図１に従う構成においては、クロック配線網１１およびクロック配線網１２の間に設けられる接続スイッチ４１と、クロック配線網１２およびクロック配線網１３の間に設けられる接続スイッチ４２とが代表的に示される。
【００４７】
接続スイッチ４１および４２は、スイッチ制御回路４５および４６がそれぞれ出力する制御信号ＣＮＴ１２およびＣＮＴ２３に応答してオンまたはオフする。スイッチ制御回路４５は、イネーブル信号ＥＮ１およびＥＮ２の一致比較結果（排他的ＮＯＲ）を制御信号ＣＮＴ１２として出力する。スイッチ制御回路４６は、イネーブル信号ＥＮ２およびＥＮ３の一致比較結果（排他的ＮＯＲ）を制御信号ＣＮＴ２３として出力する。
【００４８】
したがって、ブロック♯１およびブロック♯２において、内部回路の活性化制御状態が同一である場合に、すなわち少なくともブロック♯１およびブロック♯２の両方で内部回路が活性化される場合に、クロック配線網１１および１２の間は、接続スイッチ４１によって低インピーダンスで互いに接続される。
【００４９】
同様に、ブロック♯２およびブロック♯３において、内部回路の活性化制御状態が同一である場合に、すなわち少なくともブロック♯２およびブロック♯３の両方で内部回路が活性化される場合に、クロック配線網１２および１３の間は、接続スイッチ４２によって低インピーダンスで互いに接続される。
【００５０】
このような構成とすることにより、同じタイミングで同一のクロック信号ＣＬＫを伝達するクロック配線網同士を、低インピーダンスで接続できる。これにより、ブロックごとにクロック信号ＣＬＫの供給を制御して低消費電力化を図るとともに、異なるブロックに属する内部回路の間においても、クロックスキューを抑制することができる。
【００５１】
図２は、図１に示されるクロック配線網および接続スイッチの配置例を示す概念図である。図２においては、代表的にクロック配線網１１および１２と、対応する接続スイッチ４１とが示される。
【００５２】
図２を参照して、ブロック♯１においては、ブロック♯１に対応する領域をカバーするようにクロック配線網１１として設けられたメッシュ配線５１によってクロック信号ＣＬＫが伝達される。ブロック♯１に配置された内部回路１０ａの各々は、メッシュ配線５１の最近傍のノードから引出された配線によってクロック信号ＣＬＫを伝達される。
【００５３】
同様に、ブロック♯２においては、ブロック♯２に対応する領域をカバーするようにクロック配線網１２として設けられたメッシュ配線５２によってクロック信号ＣＬＫが伝達される。ブロック♯２に配置された内部回路１０ｂの各々は、メッシュ配線５２の最近傍のノードから引出された配線によってクロック信号ＣＬＫを伝達される。
【００５４】
接続スイッチ４１は、メッシュ配線５１および５２の間に設けられた複数のＣＭＯＳトランスミッションゲート５５を有する。ＣＭＯＳトランスミッションゲート５５の各々は、ＮチャネルＭＯＳトランジスタＱＴＮと、ＰチャネルＭＯＳトランジスタＱＴＰとを有する。ＮチャネルＭＯＳトランジスタＱＴＮのゲートには、スイッチ制御回路４５からの制御信号ＣＮＴ１２が入力され、ＰチャネルＭＯＳトランジスタＱＴＰのゲートには、制御信号ＣＮＴ１２の反転信号／ＣＴＮ１２が入力される。
【００５５】
このような構成とすることにより、接続スイッチ４１は、対応するブロック♯１およびブロック♯２において内部回路の活性化制御状態が同一である場合に、対応するクロック配線網１１および１２を低インピーダンスで接続できる。
【００５６】
図３は、図２に示したＣＭＯＳトランスミッションゲートの配置例を説明するレイアウト図である。
【００５７】
図３を参照して、メッシュ配線５１は、第１の方向に沿って設けられる金属配線ＭＬ１ａと、金属配線ＭＬ１ａと交差する第２の方向に沿って配置される金属配線ＭＬ１ｂと、金属配線ＭＬ１ａおよびＭＬ１ｂの間を電気的に結合するためのスルーホール６０とを含む。同様に、メッシュ配線５２は、第１の方向に沿って設けられる金属配線ＭＬ２ａと、金属配線ＭＬ２ａと交差する第２の方向に沿って配置される金属配線ＭＬ２ｂと、金属配線ＭＬ２ａおよびＭＬ２ｂの間を電気的に結合するためのスルーホール６０とを含む。金属配線ＭＬ１ａおよびＭＬ１ｂは、同一方向に沿って同一の金属配線層に形成される。同様に、金属配線ＭＬ２ａおよびＭＬ２ｂは、同一方向に沿って同一の金属配線層に形成される。
【００５８】
ＣＭＯＳトランスミッションゲート５５を構成するＮチャネルＭＯＳトランジスタＱＴＮおよびＰチャネルＭＯＳトランジスタＱＴＰは、同一方向に沿って形成される金属配線同士の間に設けられる。たとえば、トランジスタＱＴＮおよびＱＴＰは、金属配線ＭＬ１ａのうちの１本と、金属配線ＭＬ２ａのうちの１本との間に設けられる。すなわち、トランジスタＱＴＮおよびＱＴＰの各々において、ソース・ドレイン領域は、コンタクト６１によって、１本ずつの金属配線ＭＬ１ａおよびＭＬ２ａとそれぞれ結合される。
【００５９】
さらに、ＮチャネルＭＯＳトランジスタＱＴＮのゲートは、制御信号ＣＮＴ１２を伝達する信号線ＳＬ１とコンタクト６１によって結合される。同様に、ＰチャネルＭＯＳトランジスタＱＴＰのゲートは、制御信号／ＣＮＴ１２を伝達する信号線ＳＬ２とコンタクト６１によって結合される。
【００６０】
特に、ＣＭＯＳトランスミッションゲートによって接続される一方の金属配線を他方の金属配線よりも下層側に配置することによって、好ましくは最下層に配置することによって、ＣＭＯＳトランスミッションゲートを構成するＭＯＳトランジスタ群を効率的に配置することが可能となる。すなわち、図３の構成例においては、金属配線ＭＬ１ａおよびＭＬ２ａが形成される金属配線層は、金属配線ＭＬ１ｂおよびＭＬ２ｂ形成される金属配線層よりも下層側であることが好ましい。
【００６１】
このように、実施の形態１に従う構成によれば、ブロックごとに分割配置された配線延べ長さの短いクロック配線網に対して、階層的なツリー構造でクロック信号を供給できるので、クロックツリー方式およびクロックメッシュ方式の利点の両方を享受して、低消費電力かつ小さいクロックスキューで、クロック信号の分配を行なうことができる。
【００６２】
［実施の形態２］
実施の形態１においては、それぞれが異なる領域に対応して配置されたブロックに対して独立にクロック供給を制御する構成について説明した。しかしながら、実際のレイアウト設計においては、同一領域をカバーするブロック内において、活性化制御を独立に実行すべき複数の内部回路群が配置される場合が多い。
【００６３】
実施の形態２においては、同一の領域内において、互いに独立に活性化が制御される複数の内部回路群に対してクロック信号を伝達することが可能な構成について説明する。
【００６４】
図４は、実施の形態２に従うクロック配線網および接続スイッチの第１の配置例を説明する概念図である。図４においては、代表的に、メッシュ配線５１および５２が同一の領域に対応して設けられた場合の構成が示される。
【００６５】
図４を参照して、金属配線ＭＬ１ａおよびＭＬ１ｂで構成されるメッシュ配線５１および金属配線ＭＬ２ａおよびＭＬ２ｂで構成されるメッシュ配線５２は、同一領域をカバーするように配置される。さらに、メッシュ配線５１および５２の間に設けられるＣＭＯＳトランスミッションゲート５５の各々は、同一の金属配線層に形成される金属配線同士、すなわち金属配線ＭＬ１ａおよびＭＬ１ｂのうちの１本ずつの間、あるいは金属配線ＭＬ２ａおよびＭＬ２ｂのうちの１本ずつの間に設けられる。
【００６６】
ＣＭＯＳトランスミッションゲート５５は、メッシュ配線５１および５２の全域にわたって設けられ、両者の間を低インピーダンスで接続する。このような構成とすることにより、活性化が互いに独立に制御され、かつ同一の領域に配置される複数の内部回路群に対して、低消費電力でクロックスキューが抑制されたクロック信号の供給を行なうことができる。
【００６７】
なお、ＣＭＯＳトランスミッションゲート５５のオン・オフ制御および各メッシュ配線に対するクロック信号ＣＬＫの供給制御については、実施の形態１と同様であるので詳細な説明は繰返さない。
【００６８】
図５は、実施の形態２に従うクロック配線網および接続スイッチの第２の配置例を示す概念図である。図５においても、メッシュ配線５１および５２が同一の領域に対応して設けられた場合の構成が代表的に示される。
【００６９】
図５を参照して、実施の形態２に従う第２の構成例においては、ＣＭＯＳトランスミッションゲート５５は、格子形状のメッシュ配線５１および５２の頂点部に対応するように配置される。このような構成とすることにより、図４の構成と比較して、ＣＭＯＳトランスミッションゲート５５の配置個数を削減しても、クロックスキューを比較的小さくすることができる。
【００７０】
図６は、実施の形態２に従うクロック配線網および接続スイッチの第３の配置例を示す概念図である。図６においても、メッシュ配線５１および５２が同一の領域に対応して設けられた場合の構成が代表的に示される。
【００７１】
図６を参照して、実施の形態２に従う第３の構成例においては、ＣＭＯＳトランスミッションゲート５５の各々は、同一の配線層に形成される金属配線の間に選択的に設けられる。たとえば、図６の構成においては、縦方向に配置される金属配線ＭＬ１ａおよびＭＬ２ａの間のみにＣＭＯＳトランスミッションゲート５５が配置される。あるいは、横方向に配置される金属配線ＭＬ１ｂおよびＭＬ２ｂの間のみにＣＭＯＳトランスミッションゲート５５を配置してもよい。
【００７２】
このような構成とすることにより、図４に示した構成と比較して、ＣＭＯＳトランスミッションゲート５５の配置個数を削減しても、クロックスキューを比較的小さくすることができる。特に、ＣＭＯＳトランスミッションゲート５５によって接続される金属配線を最下層に配置することによって、ＣＭＯＳトランスミッションゲートを構成するＭＯＳトランジスタ群を効率的に配置することが可能となる。
【００７３】
［実施の形態３］
図７は、実施の形態３に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【００７４】
図７を参照して、実施の形態に従う半導体集積回路装置２においては、図１に示した実施の形態１に従う半導体集積回路装置１と比較して、一部のクロック配線網が、クロック駆動制御ゲートによって直接駆動されない点が異なる。
【００７５】
図７に従う構成においては、ブロック♯１に対応するクロック配線網１１は、クロック駆動制御ゲート２１によって直接駆動されてクロック信号ＣＬＫの供給を受けるのではなく、ブロック♯２に対応するクロック配線網１２との間に設けられる接続スイッチ４１を介して、クロック駆動制御ゲート２２によって従属的に駆動されて、クロック信号ＣＬＫの供給を受ける。
【００７６】
従属的に駆動されるクロック配線網１１に対しては、接続スイッチ４１と相補的ににオン・オフする接続スイッチ７０が設けられる。接続スイッチ７０は、接続スイッチ４１がオフされる期間において、クロック配線網１１を接地電圧ＧＮＤと接続する。
【００７７】
また、クロック駆動制御ゲート２１に入力されるイネーブル信号ＥＮ１は、非活性状態（Ｌレベル：接地電圧ＧＮＤ）に固定される。したがって、クロック駆動制御ゲート２１からクロック配線網１１へのクロック信号ＣＬＫの供給は、常に停止される。なお、このようなクロック駆動制御ゲート２１については、その配置を省略してもよい。その他の部分の構成および動作は、実施の形態１に従う構成と同様であるので、詳細な説明は繰り返さない。
【００７８】
このような構成とすることにより、クロック配線網１１に対応する内部回路群が、クロック配線網１２に対応する内部回路群と同時に活性化されるという特別な条件下においては、クロック駆動制御ゲート２１を動作させることなくクロック配線網１１に対応する内部回路群を動作させることができる。これにより、半導体集積回路装置の消費電力をさらに抑制できる。
【００７９】
実施の形態３に従う構成は、上述したような条件下で、さらにブロック♯１に対応する内部回路群がクロック信号ＣＬＫのタイミングスキューに対してそれほど厳しい制約を受けておらず、タイミングスキューがある程度生じても正常に動作可能な場合に特に効果的である。
【００８０】
なお、実施の形態３と実施の形態２とを組合せた構成とすることによって、同一の領域に対応して複数のクロック配線網が配置される構成についても対応することができる。
【００８１】
［実施の形態４］
実施の形態４においては、クロック配線網の他の例として、魚骨形状（フィッシュボーン形状）に配置されたクロック配線網について説明する。
【００８２】
図８は、実施の形態４に従うクロック配線網および接続スイッチの配置例を示す概念図である。
【００８３】
図８を参照して、実施の形態４に従う構成においては、図２に従う実施の形態１に従う構成と比較して、メッシュ配線５１および５２に代えて、フィッシュボーン配線８１および８２がそれぞれ設けられる点が異なる。フィッシュボーン配線８１は、第１の方向に沿って形成される、背骨に相当する幹状の金属配線と、第２の方向に沿って形成される枝状の金属配線とを含む。同様に、フィッシュボーン配線８２は、幹状の金属配線と、枝状の金属配線とを含む。
【００８４】
幹状の金属配線は、第１の方向に沿って、同一の金属配線層に形成される。同様に、枝状の金属配線は、幹状の金属配線と交差する第２の方向に沿って、同一の金属配線層に形成される。
【００８５】
ブロック♯１に対応する内部回路群に対しては、フィッシュボーン配線８１によってクロック信号ＣＬＫが伝達される。ブロック♯１に配置された内部回路１０ａの各々は、フィッシュボーン配線８１の最近傍のノードから引出された配線によってクロック信号ＣＬＫを伝達される。
【００８６】
同様に、ブロック♯２においては、ブロック♯２に対応する領域をカバーするように設けられたフィッシュボーン配線８２によってクロック信号ＣＬＫが伝達される。ブロック♯２に配置された内部回路１０ｂの各々は、フィッシュボーン配線８２の最近傍のノードから引出された配線によってクロック信号ＣＬＫを伝達される。
【００８７】
ＣＭＯＳトランスミッションゲート５５の各々は、フィッシュボーン配線８１および８２の間に電気的に結合される。ＣＭＯＳトランスミッションゲート５５の各々の構成およびオン・オフ制御については、実施の形態１と同様であるので詳細な説明は繰返さない。
【００８８】
図８においては、一例としてブロック♯１およびブロック♯２において、クロック配線網としてフィッシュボーン配線が配置される構成を示したが、このようなフィッシュボーン配線は、任意のブロックに対応して設けることができる。クロック配線網をフィッシュボーン形状とした場合においても、実施の形態１から３と同様の効果を享受することができる。
【００８９】
あるいは、図９に示されるように、フィッシュボーン配線を構成する幹状の金属配線および枝状の金属配線の配置方向を縦方向および横方向で入替えても同様の効果を得ることができる。なお、図８および図９のいずれの構成においても、ＣＭＯＳトランスミッションゲート５５によって接続される金属配線を、最下層の金属配線層に形成される金属配線に選択することによって、ＣＭＯＳトランスミッションゲート５５を構成するＭＯＳトランジスタ群を効率的かつ小面積で配置することが可能となる。
【００９０】
［実施の形態４の変形例］
実施の形態４の変形例においては、フィッシュボーン形状のクロック配線網を用いて、同一領域に設けられた活性化制御を独立に実行すべき複数の内部回路群に対するクロック信号の供給を制御する構成について説明する。
【００９１】
図１０は、実施の形態４の変形例に従うクロック配線網および接続スイッチの第１の配置例を示す概念図である。
【００９２】
図１０に示される構成は、図４に示される構成において、メッシュ配線５１および５２に代えて、フィッシュボーン配線８１および８２が設けられる構成を示している。フィッシュボーン配線８１の幹状の配線として設けられる金属配線ＭＬ３ａおよびフィッシュボーン配線８２の幹状の配線として設けられる金属配線ＭＬ４ａとは、同一金属配線層に設けられる。同様に、フィッシュボーン配線８１の枝状の配線として設けられる金属配線ＭＬ３ｂおよびフィッシュボーン配線８２の枝状の配線として設けられる金属配線ＭＬ４ｂとは、同一金属配線層に設けられる。
【００９３】
金属配線ＭＬ３ａおよびＭＬ３ｂの間は、複数のスルーホール６０によって電気的に結合される。同様に、金属配線ＭＬ４ａおよびＭＬ４ｂの間も、複数のスルーホール６０によって電気的に結合される。
【００９４】
図１０に従う構成においては、接続スイッチ４１を構成するＣＭＯＳトランスミッションゲート５５の各々は、フィッシュボーン配線８１および８２の全域にわたって、同一の金属配線層に形成される、金属配線ＭＬ３ａおよびＭＬ４ａの間、または金属配線ＭＬ３ｂおよびＭＬ４ｂの間を電気的に結合するように設けられる。ＣＭＯＳトランスミッションゲート５５の各々のオン・オフ制御については、実施の形態１と同様なので詳細な説明は繰返さない。
【００９５】
このような構成とすることにより、図４に示した構成と同様に、活性化制御が互いに異なり、かつ同一の領域に配置される複数の内部回路群に対して、低消費電力でクロックスキューが抑制されたクロック信号の供給を行なうことができる。
【００９６】
図１１は、実施の形態４の変形例に従うクロック配線網および接続スイッチの第２の配置例を示す概念図である。
【００９７】
図１１を参照して、実施の形態４の変形例に従う第２の配置例においては、接続スイッチ４１を構成するＣＭＯＳトランスミッションゲート５５の各々は、フィッシュボーン配線８１および８２のそれぞれにおいて幹状の配線として設けられる金属配線ＭＬ３ａおよびＭＬ４ａの間を電気的に結合するように配置される。ＣＭＯＳトランスミッションゲート５５の各々のオン・オフ制御については、実施の形態１と同様なので詳細な説明は繰返さない。
【００９８】
このような構成とすることにより、図１０に示した構成と比較して、ＣＭＯＳトランスミッションゲート５５の配置個数を削減しても、クロックスキューを比較的小さくすることができる。
【００９９】
図１２は、実施の形態４の変形例に従うクロック配線網および接続スイッチの第３の配置例を示す概念図である。
【０１００】
図１２を参照して、実施の形態４の変形例に従う第３の配置例においては、接続スイッチ４１を構成するＣＭＯＳトランスミッションゲート５５の各々は、フィッシュボーン配線８１および８２のそれぞれにおいて枝状の配線として設けられる金属配線ＭＬ３ｂおよびＭＬ４ｂの間を電気的に結合するように配置される。ＣＭＯＳトランスミッションゲート５５の各々のオン・オフ制御については、実施の形態１と同様なので詳細な説明は繰返さない。
【０１０１】
このような構成としても、図１０に示した構成と比較して、ＣＭＯＳトランスミッションゲート５５の配置個数を削減しても、クロックスキューを比較的小さくすることができる。
【０１０２】
特に、図１１および図１２に示された構成において、ＣＭＯＳトランスミッションゲート５５によって接続される金属配線を最下層の金属配線層に形成されたものに選択することによって、ＣＭＯＳトランスミッションゲートを構成するＭＯＳトランジスタ群を効率的に配置することが可能となる。
【０１０３】
なお、クロック配線網として上述したフィッシュボーン配線を設ける構成は、実施の形態１および３の各々と組合せて用いることも可能である。
【０１０４】
［実施の形態５］
実施の形態５においては、クロック配線網の間に配置される接続スイッチのより簡易な構成について説明する。
【０１０５】
図１３は、実施の形態５に従うクロック配線網および接続スイッチの配置例を示す概念図である。
【０１０６】
図１３を参照して、実施の形態５に従う構成においては、接続スイッチ４１は、ＣＭＯＳトランスミッションゲート５５に代えて、ＮＭＯＳトランジスタゲート５６を有する。ＮＭＯＳトランジスタゲート５６を構成するＮチャネルＭＯＳトランジスタＱＴＮは、図２に示されるＮチャネルＭＯＳトランジスタＱＴＮと同様に制御される。このような構成とすることにより、クロック配線網の間に設けられる接続スイッチを小面積で実現することができる。
【０１０７】
ＮＭＯＳトランジスタゲート５６によって電気的に結合されるクロック配線網１１および１２の双方がクロック駆動制御ゲートによって駆動されていれば、通常のＮＭＯＳトランスジスタゲートで問題となる、しきい値電圧による電圧降下が悪影響を及ぼすことはない。すなわち、接続スイッチ４１をＮＭＯＳトランジスタゲートで構成しても、クロック配線網同士を低インピーダンスで接続することが可能である。
【０１０８】
図１４は、図１３に示されるＮＭＯＳトランジスタゲートの配置例を説明するレイアウト図である。
【０１０９】
図１４を参照して、ＮＭＯＳトランジスタゲートを構成するＮチャネルＭＯＳトランジスタＱＴＮのソース／ドレイン領域は、コンタクト６１を介して、メッシュ配線５１を構成する金属配線ＭＬ１ａと、メッシュ配線５２を構成するＭＬ２ａとの間に電気的に結合される。ＮチャネルＭＯＳトランジスタＱＴＮのゲートは、信号線ＳＬ１とコンタクト６１を介して結合される。特に、ＮＭＯＳトランジスタゲートによって電気的に結合される金属配線ＭＬ１ａおよびＭＬ１ｂを最下層の金属配線層に形成することにより、実施の形態１と同様に、ＮＭＯＳトランジスタゲートを構成するＭＯＳトランジスタ群を効率的に配置することができる。
【０１１０】
なお、実施の形態５に従う、ＮＭＯＳトランジスタゲートで構成された接続スイッチは、実施の形態１から４の各々において、ＣＭＯＳトランスミッションゲートで構成された接続スイッチに代えて適用することが可能である。
【０１１１】
［実施の形態６］
図１５は、実施の形態６に従う半導体集積回路装置３のクロック信号の分配に関する構成を示す概略ブロック図である。
【０１１２】
図１５を参照して、実施の形態６に従う半導体集積回路装置３は、図１に示された実施の形態１に従う半導体集積回路装置１と比較して、スイッチ制御回路４５および４６に代えて、スイッチ制御回路９１および９２を備える点で異なる。
【０１１３】
スイッチ制御回路９１は、イネーブル信号ＥＮ１およびＥＮ２のＡＮＤ論理演算結果を、制御信号ＣＮＴ１２として出力する。同様に、スイッチ制御回路９２は、イネーブル信号ＥＮ２およびＥＮ３のＡＮＤ論理演算結果を制御信号ＣＮＴ２３として出力する。
【０１１４】
実施の形態６に従う構成においては、接続スイッチの両端に配置されるクロック配線網の両方において、内部回路群が非活性化される場合には、これらのクロック配線網同士は結合されない。しかし、この場合においては、いずれのクロック配線網に対しても、クロック信号ＣＬＫの伝達は停止されているので、これらのクロック配線網の間に生じるクロックスキューは、内部回路の動作に影響を与えない。
【０１１５】
一方、接続スイッチの両端に配置されるクロック配線網の両方において、内部回路群が活性化される場合には、接続スイッチがターンオンして、同一のクロック信号ＣＬＫを同一位相で伝達すべきクロック配線網同士が低インピーダンスで接続される。したがって、実質的には、実施の形態１と同様に、同じタイミングで同一のクロック信号ＣＬＫを伝達する複数のクロック配線網の間に生じるクロックスキューを抑制することができる。さらに、ＡＮＤゲートは、一致比較ゲート（排他的ＮＯＲゲート）よりも簡易に構成できるので、スイッチ制御回路をより小面積で構成することができる。
【０１１６】
図１６は、図１５に示されるクロック配線網および接続スイッチの配置例を示す概念図である。
【０１１７】
図１６を参照して、実施の形態６に従う構成においては、図２に示される実施の形態１に従う構成と比較して、スイッチ制御回路４５に代えて設けられるスイッチ制御回路９１は、ＮＡＮＤゲートおよびインバータで構成される。したがって、スイッチ制御回路の構成が簡素化され、その回路規模を縮小できる。その他の部分の構成および動作については、実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。
【０１１８】
なお、実施の形態６に従うスイッチ制御回路は、実施の形態１〜５の各々と組合せて用いることが可能である。
【０１１９】
［実施の形態７］
実施の形態１から６においては、半導体集積回路装置内において単一のクロック信号を分配する構成について説明した。実施の形態７においては、位相が同期した周波数が異なる複数のクロック信号を分配するための構成について説明する。
【０１２０】
図１７は、実施の形態７に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【０１２１】
図１７を参照して、実施の形態７に従う半導体集積回路装置４においては、クロック配線網１１（ブロック♯１）に供給されるクロック信号ＣＬＫ１と、クロック配線網１２（ブロック♯２）に供給されるクロック信号ＣＬＫ２とは、それぞれ異なるクロック信号である。クロック信号ＣＬＫ１およびＣＬＫ２の位相は同一であり、クロック信号ＣＬＫ１の周波数は、クロック信号ＣＬＫ２の周波数のＮ倍（Ｎ：２以上の整数）である。クロック配線網１３，１４（ブロック♯３，＃４）に対しては、別のクロック信号ＣＬＫ３が供給される。
【０１２２】
図１８は、図１７に示されるクロック信号ＣＬＫ１およびＣＬＫ２を詳細に示す波形図である。
【０１２３】
図１８を参照して、実施の形態７においては、一例として、クロック信号ＣＬＫ１の周波数が、クロック信号ＣＬＫ２の周波数の２倍である場合、すなわちＮ＝２である場合について説明する。
【０１２４】
クロック信号ＣＬＫ２の周期Ｔ２は、クロック信号ＣＬＫ１の周期Ｔ１の２倍（Ｎ倍）である。クロック信号ＣＬＫ１およびＣＬＫ２の位相は同期しているので、図１８中に、太線で示した区間において、クロック信号ＣＬＫ１およびＣＬＫ２の信号レベルは一致する。したがって、これらの期間においては、クロック信号ＣＬＫ１を伝達するクロック配線網と、クロック信号ＣＬＫ２を伝達するクロック配線網との電圧レベルは同一となる。
【０１２５】
再び図１７を参照して、実施の形態７に従う半導体集積回路装置４においては、クロック信号ＣＬＫ１の供給を受けるクロック配線網１１とクロック信号ＣＬＫ２の供給を受けるクロック配線網１２との間に配置される接続スイッチ４１に対応して、スイッチ制御回路４５に代えて、スイッチ制御回路１００が配置される。
【０１２６】
スイッチ制御回路１００は、クロック信号ＣＬＫ１およびＣＬＫ２の一致比較結果（排他的ＮＯＲ）を出力する論理ゲート１０１と、イネーブル信号ＥＮ１およびＥＮ２の一致比較結果（排他的ＮＯＲ）を出力する論理ゲート１０２と、論理ゲート１０１および１０２の出力のＡＮＤ論理演算結果を制御信号ＣＮＴ１２として出力する論理ゲート１０３とを含む。
【０１２７】
したがって、制御信号ＣＮＴ１２は、クロック信号ＣＬＫ１およびＣＬＫ２の信号レベルが同一である期間（すなわち図１８において太線で示した期間）において、ブロック♯１およびブロック♯２において内部回路の活性化制御状態が同一である場合に、すなわち少なくともブロック♯１およびブロック♯２の両方で内部回路が活性化される場合に、Ｈレベルに活性化される。なお、実施の形態６と同様に、内部回路の活性化制御に関る論理ゲート１０２については、排他的ＮＯＲゲートに代えてＡＮＤゲートを適用してもよい。
【０１２８】
このような構成とすることにより、位相が同期した異なる周波数のクロック信号ＣＬＫ１およびＣＬＫ２の供給をそれぞれ受ける内部回路群に対しても、クロックスキューを抑制することができる。
【０１２９】
なお、接続スイッチ４１には、実施の形態１で説明したＣＭＯＳトランスミッションゲートおよび実施の形態５で説明したＮＭＯＳトランジスタゲートのいずれを適用してもよい。また、クロック信号ＣＬＫ１およびＣＬＫ２の供給を受けるブロックが複数存在する場合には、クロック駆動制御ゲート２１および２２までの伝達経路を、実施の形態１と同様にツリー構造のクロックバスで構成することができる。さらに、各ブロックにおけるクロック配線網として、メッシュ配線およびフィッシュボーン配線のいずれをも適用することができる。このように、実施の形態７に従う構成については、実施の形態１から６に従う構成の各々と組合せて適用することも可能である。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３１】
【発明の効果】
請求項１に記載の半導体集積回路装置は、活性化が共通に制御される内部回路で構成された各ブロックごとに配置されたクロック配線網に対して、階層的なツリー構造でクロック信号を供給できる。したがって、クロックツリー方式およびクロックメッシュ方式の利点の両方を享受して、低消費電力かつ小さいクロックスキューでクロック信号の分配を行なうことができる。さらに、一部のブロックに対応するクロック配線網を、クロック信号の供給を受ける他のクロック配線網と接続することによって従属的に駆動できるので、対応するクロック駆動制御部の動作を停止させることによって、さらなる低消費電力化を図ることができる。
【０１３３】
請求項２に記載の半導体集積回路装置は、請求項１に記載の半導体集積回路装置が奏する効果に加えて、小面積化をさらに図ることができる。
【０１３４】
請求項３および４に記載の半導体集積回路装置は、同じタイミングで同一のクロック信号を伝達するクロック配線網同士を、低インピーダンスで接続できる。これにより、ブロックごとにクロック信号の供給を制御して低消費電力化を図るとともに、異なるブロックに属する内部回路の間においても、クロックスキューを抑制することができる。
【０１３５】
請求項５に記載の半導体集積回路装置は、請求項３に記載の半導体集積回路装置が奏する効果に加えて、クロック配線網間に設けられる接続スイッチを小面積で実現することができる。
【０１３６】
請求項６に記載の半導体集積回路装置は、請求項３に記載の半導体集積回路装置が奏する効果に加えて、接続スイッチのオン・オフを制御する回路を小面積で構成することができる。
【０１３７】
請求項７に記載の半導体集積回路装置は、請求項３に記載の半導体集積回路装置が奏する効果に加えて、接続スイッチを構成するトランジスタを効率的に配置することができる。
【０１３８】
請求項８に記載の半導体集積回路装置は、格子形状（メッシュ形状）に設けられたクロック配線網を用いて、請求項１に記載の半導体集積回路装置が奏する効果を享受することができる。
【０１３９】
請求項９および１０に記載の半導体集積回路装置は、請求項８に記載の半導体集積回路装置が奏する効果に加えて、活性化制御がそれぞれ異なり、かつ同一の領域に配置される複数の内部回路群に対して、クロックスキューが抑制されたクロック信号の供給を行なうことができる。特に、接続スイッチの配置個数を削減しても、クロックスキューを比較的小さくすることができる。
【０１４０】
請求項１１に記載の半導体集積回路装置は、請求項１０に記載の半導体集積回路装置が奏する効果に加えて、接続スイッチを構成するトランジスタを効率的に配置することができる。
【０１４１】
請求項１２に記載の半導体集積回路装置は、フィッシュボーン形状に設けられたクロック配線網を用いて、活性化が共通に制御される内部回路で構成された各ブロックごとに配置されたクロック配線網に対して、階層的なツリー構造でクロック信号を供給できる。したがって、クロックツリー方式およびクロックメッシュ方式の利点の両方を享受して、低消費電力かつ小さいクロックスキューでクロック信号の分配を行なうことができる。
【０１４２】
請求項１３に記載の半導体集積回路装置は、請求項１２記載の半導体集積回路装置が奏する効果に加えて、活性化制御がそれぞれ異なり、かつ同一の領域に配置される複数の内部回路群に対してクロックスキューが抑制されたクロック信号の供給を行なうことができる。特に、接続スイッチの配置個数を削減しても、クロックスキューを比較的小さくすることができる。
【０１４３】
請求項１４に記載の半導体集積回路装置は、請求項１３に記載の半導体集積回路装置が奏する効果に加えて、接続スイッチを構成するトランジスタを効率的に配置することができる。
【図面の簡単な説明】
【図１】  実施の形態１に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【図２】  図１に示されるクロック配線網および接続スイッチの配置例を示す概念図である。
【図３】  図２に示したＣＭＯＳトランスミッションゲートの配置例を説明するレイアウト図である。
【図４】  実施の形態２に従うクロック配線網および接続スイッチの第１の配置例を説明する概念図である。
【図５】  実施の形態２に従うクロック配線網および接続スイッチの第２の配置例を示す概念図である。
【図６】  実施の形態２に従うクロック配線網および接続スイッチの第３の配置例を示す概念図である。
【図７】  実施の形態３に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【図８】  実施の形態４に従うクロック配線網および接続スイッチの配置例を示す概念図である。
【図９】  実施の形態４に従うクロック配線網および接続スイッチの他の配置例を示す概念図である。
【図１０】  実施の形態４の変形例に従うクロック配線網および接続スイッチの第１の配置例を示す概念図である。
【図１１】  実施の形態４の変形例に従うクロック配線網および接続スイッチの第２の配置例を示す概念図である。
【図１２】  実施の形態４の変形例に従うクロック配線網および接続スイッチの第３の配置例を示す概念図である。
【図１３】  実施の形態５に従うクロック配線網および接続スイッチの配置例を示す概念図である。
【図１４】  図１３に示されるＮＭＯＳトランジスタランジスタゲートの配置例を説明するレイアウト図である。
【図１５】  実施の形態６に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【図１６】  図１５に示されるクロック配線網および接続スイッチの配置例を示す概念図である。
【図１７】  実施の形態７に従う半導体集積回路装置のクロック信号の分配に関する構成を示すブロック図である。
【図１８】  図１７に示されるクロック信号ＣＬＫ１およびＣＬＫ２の詳細を示す波形図である。
【図１９】  クロックメッシュ方式に従う従来のクロック信号の分配を説明する概念図である。
【図２０】  クロックツリー方式に従う従来のクロック信号の分配を説明する概念図である。
【符号の説明】
１,２，３，４  半導体集積回路装置、１０ａ，１０ｂ  内部回路、１１，１１，１２，１３，１４  クロック配線網、２１，２２，２３，２４  クロック駆動制御ゲート、３０  クロックバス群、４１，４２、７０  接続スイッチ、４５，４６，９１，９２，１００  スイッチ制御回路、５１，５２  メッシュ配線、５５  ＣＭＯＳトランスミッションゲート、５６  ＮＭＯＳトランジスタゲート、６０  コンタクトホール、６１  コンタクト、８１，８２  フィッシュボーン配線、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３  クロック信号、ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４  イネーブル信号、ＭＬ１ａ，ＭＬ１ｂ，ＭＬ２ａ，ＭＬ２ｂ，ＭＬ３ａ，ＭＬ３ｂ，ＭＬ４ａ，ＭＬ４ｂ  金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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