(57)【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴにおいて、
前記強誘電体層がＳＴＮ（Ｓｒ2（Ｔａ1-xＮｂx）2Ｏy）ｘ：０＜ｘ＜１、１＜ｙ＜７で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜からなることを特徴とする強誘電体メモリ。
【請求項２】
前記無機絶縁膜は、基板表面に形成され、前記基板表面に平行となるように一方向に配向せしめられた円柱状の空孔を含む周期的ポーラス構造ドメインが複数含まれており、隣接する各ポーラス構造ドメインは互いに異なる方向に配向していることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、ＳＴＮ（Ｓｒ2（Ｔａ1-xＮｂx）2Ｏy）ｘ：０＜ｘ＜１、１＜ｙ＜７で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜を形成することを特徴とする強誘電体メモリの製造方法。
【請求項４】
前記接触工程は、基板を前駆体溶液に浸せきする工程であることを特徴とする請求項３に記載の強誘電体メモリの製造方法。
【請求項５】
前記接触工程は、基板を前駆体溶液に浸せきし、所望の速度で引き上げる工程であることを特徴とする請求項３に記載の強誘電体メモリの製造方法。
【請求項６】
前記接触工程は、前駆体溶液を基板上に塗布する工程であることを特徴とする請求項３に記載の強誘電体メモリの製造方法。
【請求項７】
前記接触工程は、前駆体溶液を基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項８】
半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴにおいて、
前記強誘電体層がＰＺＴで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜からなることを特徴とする強誘電体メモリ。
【請求項９】
半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、
前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、ＰＺＴで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜を形成することを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリおよびその製造方法に係り、特に低誘電率の無機誘電体膜からなる強誘電体膜を備えた強誘電体メモリに関する。
【０００２】
【従来の技術】
現在研究されている強誘電体メモリは大きく２つに分けられる。1つは、強誘電体キャパシタの反転電荷量を検出する方式で、強誘電体キャパシタと選択トランジスタとで構成される。
【０００３】
もう１つは、強誘電体の自発分極による半導体の抵抗変化を検出する方式のメモリである。この方式の代表的なものが、ＭＦＳＦＥＴである。これはゲート絶縁膜に強誘電体を用いたＭＩＳ構造である。この構造では半導体表面に直接強誘電体を形成する必要があり、強誘電体／半導体の界面制御が困難なことから、良質のメモリ素子を製造するのは極めて困難であるとされている。そこで現在は強誘電体／半導体界面にバッファ層を設けたメモリ構造が主流になっているが、われわれは、図４に示すように、強誘電体／半導体界面にバッファ層として金属層（Ｍ）と絶縁体層（Ｉ）とを介在させたＭＦＭＩＳ構造のＦＥＴを提案している。このＭＦＭＩＳ構造のＦＥＴは、半導体基板１のソース・ドレイン領域２，３間に形成されるチャネル領域４上に、ゲート酸化膜５、フローティングゲート６、強誘電体膜７、コントロールゲート８を順次積層してなるものである。
【０００４】
この構造では通常半導体基板1を設置し、コントロールゲート８に正の電圧を与えると、強誘電体膜７は分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜７の残留分極により、チャネル形成領域ＣＨには負の電荷が発生する。これを「１」の状態とする。
【０００５】
逆に、コントロールゲート８に負の電圧を与えると、強誘電体膜８は逆方向に分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜８の残留分極によりチャネル形成領域ＣＨには正の電荷が発生する。これを「０」の状態とする。このようにしてＦＥＴに情報「１」または「０」の書き込みを行うことができるようになっている。
【０００６】
書き込まれた情報の読み出しは、コントロールゲートに読み出し電圧Ｖrを与えることによって実行される。読み出し電圧Ｖrは、「１」の状態における閾値電圧Ｖth1と「０」の状態における閾値電圧Ｖth0との間の値に設定されている。そして、コントロールゲート８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が流れたか否かを検出することにより、書き込まれた情報が「１」であったか、「０」であったかを判別することができるようになっている。
【０００７】
このように、ＭＦＭＩＳ構造のＦＥＴによれば、一つの素子で一つのメモリセルを構成することができ、非破壊読み出しを良好に行うことが可能となる。
【０００８】
しかしながら、このようなＭＦＭＩＳ構造のＦＥＴは、つぎのような問題がある。書き込み時には、ＦＥＴは強誘電体膜７によるコンデンサＣf（容量Ｃf）、ゲート酸化膜５によるコンデンサＣox（容量Ｃox）とが直列接続されたかたちになる（図５参照）。ここでＣDはドレイン容量であるが、ここでは無視するものとする。従って、基板１とコントロールゲート８との間に、電圧Ｖを与えた場合、電圧はＶfとＶoxとにわかれ次式（１）のようになる。
Ｖ＝Ｖf＋Ｖox
ＣfＶf＝ＣoxＶox＝ｑ      ｑ：キャパシタの発生電荷量    （１）
【０００９】
従って、強誘電体膜７によるコンデンサＣfには、次式に示す分圧Ｖf
Ｖf＝Ｃox／（Ｃf＋Ｃox）・Ｖ          （２）
がかかる。
【００１０】
一方、書き込み時に強誘電体膜７を分極反転させるためには、Ｖfをある程度大きくする必要がある。
従って、ゲート絶縁膜の容量に対する強誘電体膜の容量を小さくする必要がある。しかしながら例えばＰＺＴの比誘電率は２００−１０００程度であり、ゲート絶縁膜を構成する酸化シリコン膜の比誘電率３．９に比べてかなり高いという問題がある。
【００１１】
このため、上式（１）における分圧Ｖfを大きくすることが困難である。従って、書き込み時に強誘電体膜７を分極反転させることが困難であるという問題があった。
【００１２】
【発明が解決しようとする課題】
この問題を解決するため、強誘電体膜の比誘電率をできるだけ小さく、膜厚を薄くする必要がある。このように、膜厚を薄くすることによって、分圧Ｖｆを大きくすることは可能であるが、反面、膜厚が薄くなるに従って、フローティングゲートとコントロールゲートとの間でのリーク電流が顕在化し、これがメモリ特性の劣化の原因となっている。
【００１３】
このように、強誘電体メモリの高速化・低消費電力化には、強誘電体膜の比誘電率の低減による低誘電率化が重要な課題である。
【００１４】
ところで絶縁膜としては、低誘電率化を目的として種々の工夫がなされているが、従来、一般に絶縁膜の低誘電率化に際しては、
（１）無機絶縁膜であるシリカ膜にフッ素を添加する。
（２）母体材料として低誘電率である有機絶縁材料を形成する。
（３）意図的にポーラスな膜を形成する。
などの方法が提案されている。
【００１５】
しかしながら、（１）の方法の場合、絶縁膜の耐熱性が劣化するために、元素比でせいぜい数％しか添加できないため、比誘電率は従来の絶縁膜よりも１０％から１５％しか低減することが出来ないという問題がある。
【００１６】
また（２）の方法の場合、有機材料であるために耐熱性が従来のシリカ系絶縁膜よりも格段に劣化し、半導体素子の信頼性を低下させることにつながるという問題があり、強誘電体膜には到底適用不可能である。
【００１７】
さらにまた（３）の場合、ポーラスな構造がランダムであるために絶縁膜の機械的強度が著しく低下し、パッケージングに際し、破損しやすく、半導体素子の信頼性低下の原因となっていた。
【００１８】
また、ポーラスな構造が閉じていない場合が多く、閉じていないと絶縁膜の耐湿性が著しく低下し、半導体素子の信頼性低下の原因となっていた。
【００１９】
このように強誘電体膜のみならず従来の絶縁膜では、十分に誘電率を下げることができず、また、機械的強度も充分でないという問題があった。
【００２０】
本発明は前記実情に鑑みてなされたもので、強誘電体メモリの高速化および低消費電力化を企図し、リーク電流を低減し、強誘電体メモリのデータ保持特性の向上を図ることを目的とする。
すなわち、本発明は、誘電率が低くかつ機械的強度の強い強誘電体膜膜を提供することを目的とする。
【００２１】
【課題を解決するための手段】
そこで本発明では、ＭＦＭＩＳ構造のＦＥＴにおいて、強誘電体層を空孔度５０％以上の無機膜で構成したことを特徴とする。
【００２２】
すなわち、本発明の第１の強誘電体メモリは、半導体基板表面に形成されたソース・ドレイン間領域の表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴにおいて、強誘電体層をＳＴＮ（Ｓｒ2（Ｔａ1-xＮｂx）2Ｏy）ｘ：０＜ｘ＜１、１＜ｙ＜７で構成し、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機膜としたことを特徴とする。
また、本発明の強誘電体メモリは、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴにおいて、前記強誘電体層がＰＺＴで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜からなることを特徴とする。
【００２３】
かかる構成によれば、空気の誘電率は低いためフッ素を添加したりするよりもさらに誘電率を低下せしめることができ、絶縁膜の極限的な低誘電率化をはかることが可能となる。従って分極反転電圧の低下をはかることができ、駆動電圧の低減をはかることが可能となる。また機械的強度も高く信頼性の高い膜であるため、前記フローティングゲートとコントロールゲートとの間のリーク電流も低減される。またこの強誘電体層は、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになる。また、耐湿性に優れ信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【００２４】
また、前記強誘電体膜はＳＴＮ（Ｓｒ2（Ｔａ1-xＮｂx）2Ｏ7）ｘ：０＜ｘ＜１、１＜ｙ＜７で構成されている。ＳＴＮは通常の素材そのものの比誘電率が４０−５０程度であるが、空孔度５０％以上とすることにより、比誘電率が２０−２５程度以下に抑制され、強誘電体膜にかかる電圧を大幅に低下させることなく、リーク電流の低減を図ることが可能となる。
【００２５】
望ましくは、前記無機絶縁膜の空孔が配向性を具備していることを特徴とする。
かかる構成によれば、空孔が配向性をもち、周期的なポーラス構造をもつため、機械的強度を高めることができ、信頼性の高い強誘電体膜を得ることが可能となる。
【００２６】
また、無機絶縁膜は、基板表面に形成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備している。かかる構成によれば、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになる。また、耐湿性に優れ信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【００２７】
望ましくは、基板表面に形成され、前記基板表面に平行となるように一方向に配向せしめられた円柱状の空孔を含む周期的ポーラス構造ドメインが複数含まれており、隣接する各ポーラス構造ドメインは互いに異なる方向に配向していることを特徴とする。
【００２８】
かかる構成によれば、ドメイン毎に異なる方向にポーラス構造が配向しているため、空孔の開口部を互いに閉じることが可能になり、緻密な膜の耐湿性と同程度の優れた耐湿性を有し、かつ周期構造により機械的強度にも優れた究極的に低い誘電率をもつ低誘電率薄膜を得ることが可能となる。さらにまた、層間の空間を隣接する層が支えることで、通常不安定と考えられる層状の周期的ポーラス形状を安定かつ優れた機械的強度で構築することが可能となる。
【００２９】
本発明の方法では、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記予備架橋工程で架橋反応の開始された前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、ＳＴＮ（Ｓｒ2（Ｔａ1-xＮｂx）2Ｏy）ｘ：０＜ｘ＜１、１＜ｙ＜７で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜を形成することを特徴とする。
また、本発明の方法では、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との２層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、ＰＺＴで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度５０％以上の無機絶縁膜を形成することを特徴とすることを特徴とする。
【００３０】
かかる構成によれば、極めて制御性よく機械的強度に優れ究極的に低い誘電率をもつ絶縁膜を提供することが可能となる。
また、前駆体液の濃度を調整することにより空孔度は適宜変更可能であり、極めて作業性よく所望の誘電率の絶縁体薄膜を形成することが可能となる。
【００３１】
望ましくは、前記接触工程は、基板を前駆体溶液に浸せきする工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【００３２】
また望ましくは、前記接触工程は、基板を前駆体溶液に浸せきし、所望の速度で引き上げる工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【００３３】
望ましくは、前記接触工程は、前駆体溶液に基板上に塗布する工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【００３４】
望ましくは、前記接触工程は、前駆体溶液に基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする。
かかる構成によれば、膜厚や空孔度を容易に調整可能であり、生産性よく低誘電率絶縁膜を形成することが可能となる。
【００３５】
【発明の実施の形態】
本発明に係る強誘電体メモリおよびその製造方法の一実施形態を図面を参照しつつ詳細に説明する。
実施形態１
本発明の第１の実施形態として、ＳＴＮを誘電体膜として用いた強誘電体メモリについて説明する。この強誘電体メモリは、図1に示すように、ｎ型のシリコン基板１表面に形成されたｐ型不純物領域からなるソース・ドレイン領域２，３の間のチャネル領域４の表面に、膜厚１０ｎｍの酸化シリコン膜からなるゲート絶縁膜５を介して、膜厚１００ｎｍのイリジウム層からなるフローティングゲート６と、空孔度５０％の膜厚１５０ｎｍのＳＴＮからなる強誘電体層７と、膜厚２００ｎｍのＰｔからなるコントロールゲート８とを順次積層してなるＭＦＭＩＳ構造のＦＥＴを構成したことを特徴とする。
【００３６】
ここで強誘電体膜を構成するＳＴＮは図２に拡大説明図を示すように、円柱状の空孔が基板表面に平行となるように配向してなるポーラス構造を有するものである。
かかる構造によれば比誘電率が２０−２５程度以下と低減されているため、リーク電流が少なく、電圧降下が１０％程度低減され、強誘電体膜にかかる電圧を十分に大きく維持することができる。
【００３７】
このようにして、より信頼性の高い不揮発性メモリを得ることが可能となる。
【００３８】
尚、前記実施例では、強誘電体膜として、ＳＴＮを用いたが、これに限定されることなく、適宜変更可能である。
【００３９】
次に、このＭＩＦＭＩＳ構造の強誘電体メモリの製造工程について説明する。図３（ａ）乃至（ｄ）は製造工程図である。
【００４０】
まず、図３（ａ）に示すようにｎ型シリコン基板１の表面を熱酸化し、膜厚６００ｎｍ程度の酸化シリコン層５を形成した後、この酸化シリコン層２上にイリジウムをターゲットとして用いてスパッタリング法により、フローティングゲートとなるイリジウム層を形成する。次に、Ｏ2の雰囲気中で８００度（摂氏、以下同じ）１分の熱処理を行い、イリジウム層６ａの表面に酸化イリジウム層６ｂを形成する。
【００４１】
次に、この酸化イリジウム層６ｂの上に、ゾルゲル法によって、強誘電体膜７としてポーラス構造をもつＰＺＴ膜を形成する。出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体の溶液に、図６（ａ）に示すように、まず界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド（ＣＴＡＢ：Ｃ16Ｈ33Ｎ+（ＣＨ3）3）と、酸触媒としての塩酸（HCl）とを、H2O/アルコール混合溶媒に溶解し、混合容器内で、前駆体（プレカーサー）溶液を調整する。この前駆体溶液の仕込みのモル比は、溶媒を１００として、界面活性剤０．０５、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体０．１、酸触媒２として混合し、この混合溶液内に前記フローティングゲート６の形成された基板を浸せきし図６（ｂ）に示すように、混合容器を密閉したのち、３０から１５０℃で１時間乃至１２０時間保持することによりPb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体を加水分解重縮合反応で重合させて（予備架橋工程）、界面活性剤の周期的な自己凝集体を鋳型とする、メゾポーラス薄膜を形成する。
【００４２】
この自己凝集体は図７（ａ）に示すように複数の分子が凝集してなる球状のミセル構造体（図７（ｂ））を形成し、高濃度化により、界面活性剤が配向してなる円筒体（図７（ｃ））が形成されるものである）。
そして基板を引き上げ、水洗後、１５０度で乾燥させ、ドライエアー雰囲気において４００度で３０分の仮焼成を行った。これを５回繰り返した後、Ｏ2の雰囲気中で、７００度以上の熱処理を施した。このようにして、図７（ｅ）に示すように、鋳型の界面活性剤を完全に熱分解除去して純粋なメゾポーラス薄膜からなる２５０nmの強誘電体膜７を形成した。なお、ここでは、PbZrxTi1-xO3において、ｘを０．５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成している。
【００４３】
さらに、強誘電体膜７の上に、スパッタリングによりイリジウム層８ａを形成する。次に、Ｏ2の雰囲気中で８００度、１分の熱処理を行い、イリジウム層８ａの表面に酸化イリジウム層８ｂを形成する（図３（ｂ）。このイリジウム層８ａおよび酸化イリジウム層８ｂを、コントロールゲート８とする。ここでは、イリジウム層８ａと酸化イリジウム層８ｂとをあわせて２００nmの厚さとなるように形成した。このようにして、強誘電体キャパシタを得ることができる。
【００４４】
この後図３（ｃ）に示すように、これをフォトリソグラフィによりパターニングしてレジストパターンＲを形成し、このレジストパターンＲをマスクとしてソースドレインとなる領域の表面を露呈せしめる。
【００４５】
こののち、このゲート電極パターンをマスクとして、ホウ素（Ｂ）イオンを注入することにより、図３（ｄ）に示すように、ｐ型拡散層からなるソース・ドレイン領域２、３を形成する。
【００４６】
さらに、層間絶縁膜、配線パターンを形成し、強誘電体メモリが完成する。
【００４７】
かかる構成によれば、強誘電体膜が空孔度５０％のポーラス構造体で形成されているため、通常の膜厚で誘電率を大幅に低減することができることが可能となるため、強誘電体膜にかかる電圧を十分に大きくとることが可能となる。また、通常の膜厚で誘電率を大幅に低減することができることが可能となるため、リーク電流もない。さらに、機械的強度が高いため、信頼性の高い強誘電体メモリを提供することが可能となる。
【００４８】
さらにまた、強誘電体そのものの材質を変更することなく、塗布に先立ち前駆体溶液を調整するのみで空孔度や空孔の構造も所望の構造となるように調整することができる。
さらに、空孔度が膜厚方向で変化するような構造も容易に実現可能であり、コントロールゲートおよびフローティングゲートとの界面近傍では、従来の緻密構造にし、密着性を維持するとともに、内部では空孔度を上げるようにすることも容易である。
かかる構成によれば、密着性の向上によって、リーク電流の低減のみならず、強誘電特性も改善することが可能である。
【００４９】
前記実施例では、強誘電体膜としてＳＴＮ、およびＰＺＴを用いたが、ＳＢＴなどの強誘電体あるいはＢＳＴなどの高誘電率誘電体膜などにも適用可能である。
【００５０】
なお、上記実施例では、電極としてイリジウムと酸化イリジウムの2層構造のものを用いたが、これに限定されることなく、他の材料を用いることも可能である。また基板とフローティングゲートとの間あるいは電極と強誘電体層との間に、密着層あるいは絶縁バリア層などを挿入することも可能である。絶縁バリア層として、チタニウム、タンタル、ジルコニウム、タングステンあるいはこれらの窒化物さらには、ＴａＡｌＮ、ＴａＳｉＮなど高融点金属の窒化物にアルミニウムあるいはシリコンなどを含有させたものの酸化物も適用可能である。
また、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになり、特に上層のフローティングゲートおよび配線、下地基板に対して開口部を持たない閉じた構造をとることができ、耐湿性に優れ信頼性の高い有効な低誘電率薄膜となる。従ってリーク電流もなく、長寿命の層間絶縁膜となる。
【００５１】
なお、前駆体溶液の組成については、前記実施形態の組成に限定されることなく、溶媒を１００として、界面活性剤０．０１から０．１、誘導体０．０１から０．５、酸触媒０から５とするのが望ましい。かかる構成の前駆体溶液を用いることにより、筒状の空孔を有する低誘電率絶縁膜を形成することが可能となる。
【００５２】
また、前記実施形態では、界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド（ＣＴＡＢ：Ｃ16Ｈ33Ｎ+（ＣＨ3）3Ｂｒ-）を用いたが、これに限定されることなく、他の界面活性剤を用いてもよいことは言うまでもない。
【００５３】
ただし、触媒としてＮａイオンなどのアルカリイオンを用いると半導体材料としては、劣化の原因となるため、陽イオン型の界面活性剤を用い、触媒としては酸触媒を用いるのが望ましい。酸触媒としては、ＨＣｌの他、硝酸（ＨＮＯ3）、硫酸（Ｈ2ＳＯ4）、燐酸（Ｈ3ＰＯ4）、Ｈ4ＳＯ4等を用いてもよい。
【００５４】
また溶媒としては水H2O/アルコール混合溶媒を用いたが、水のみでもよい。
さらにまた、焼成雰囲気としては酸素雰囲気を用いたが、大気中でも、減圧下でもよく、また窒素雰囲気中でもよい。望ましくは窒素と水素の混合ガスからなるフォーミングガスを用いた焼成を追加することにより、耐湿性が向上し、リーク電流の低減を図ることが可能となる。
また、界面活性剤、誘導体、酸触媒、溶媒の混合比については適宜変更可能である。
【００５５】
さらに、予備重合工程は、３０から１５０℃で１時間乃至１２０時間保持するようにしたが、望ましくは、６０から１２０℃、更に望ましくは９０℃とする。
また、焼成工程は、４００℃１時間としたが、３００℃から５００℃で１乃至５時間程度としてもよい。望ましくは３５０℃から４５０℃とする。
【００５６】
実施形態２
なお、前記第１の実施形態では、空孔が円柱状をなすように形成したが、さらに、界面活性剤を高濃度にすることにより図７（ｄ）に示すように層状に配向させることができ、これを焼成することにより図７（ｆ）に示すように、空孔が層状に配向してなる構造を得ることが可能となる。
【００５７】
実施形態３
なお、前記第１の実施形態では、空孔ｈが円柱状をなすように形成し、前記第２の実施形態では、空孔ｈが層状をなすように形成したが、図8に示すようにこれらの積層構造でもよく、さらに骨格表面を疎水性層Ｓで被覆し、さらに耐湿性を向上させるようにすることも可能である。
この疎水性層の形成は、焼成後、シリル化処理を行うことにより、容易に形成可能である。
【００５８】
実施形態４
なお、前記第１の実施形態では、空孔が円柱状をなすように形成し、前記第２の実施形態では、空孔が層状をなすように形成したが、図９に示すようにこれらの組み合わせでもよく、複数の異なるポーラス構造ドメインが混在する構造をとることにより、さらに耐湿性を向上させるようにすることも可能である。
【００５９】
実施形態５
なお、前記第１の実施形態では、メゾポーラス薄膜の形成は、前駆体溶液に浸せきすることによって行ったが、浸せきに限定されることなく、図１０に示すように、ディップコート法を用いてもよい。
【００６０】
すなわち、調整された前駆体溶液の液面に対して基板を垂直に１ｍｍ／ｓ乃至１０ｍ／ｓの速度で下降させて溶液中に沈め、１秒間乃至１時間静置する。
【００６１】
そして所望の時間経過後再び、基板を垂直に１ｍｍ／ｓ乃至１０ｍ／ｓの速度で上昇させて溶液から取り出す。
そして最後に、前記第１の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なメゾポーラス薄膜を形成する。
【００６２】
実施形態６
なお、前記第１の実施形態では、メゾポーラス薄膜の形成は、前駆体溶液に浸せきすることによって行ったが、浸せきに限定されることなく、図１１に示すように、スピンコート法によってもよい。
【００６３】
前記実施形態と同様にして形成された前駆体溶液をスピナー上に載置された被処理基板表面に滴下し、５００乃至５０００ｒｐｍで回転し、メゾポーラス薄膜を得る。
そして最後に、前記第１の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なメゾポーラス薄膜を形成する。
【００６４】
加えて、前記実施形態では、ＭＦＭＩＳ型の強誘電体メモリについて説明したが、他の構造の強誘電体メモリにも適用可能である。
【００６５】
【発明の効果】
以上説明してきたように、本発明によれば、強誘電体膜として空孔度５０％以上の強誘電体薄膜を用いているため、誘電率の低減をはかることができる。このため、分極反転電圧の低下をはかることができ、駆動速度の増大および駆動電圧の低減をはかることが可能となる。
【００６６】
また機械的強度も高く信頼性の高い膜であるため、前記フローティングゲートとコントロールゲートとの間のリーク電流も低減される。容易に制御性よく、機械的強度が高く極めて低誘電率の絶縁膜を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態のＭＦＭＩＳ構造の強誘電体メモリを示す図
【図２】図１の強誘電体メモリの強誘電体薄膜の構造を示す説明図
【図３】本発明の第1の実施形態の強誘電体メモリの形成工程を示す説明図
【図４】強誘電体メモリの動作説明図
【図５】強誘電体メモリの容量の等価回路図
【図６】本発明の第１の実施形態の強誘電体メモリの強誘電体膜の形成工程を示す説明図
【図７】本発明の第１の実施形態の強誘電体メモリの強誘電体膜の形成工程を示す説明図
【図８】本発明の第３の実施形態の強誘電体メモリの強誘電体膜の構造説明図
【図９】本発明の第４の実施形態の強誘電体メモリの強誘電体膜の構造説明図
【図１０】本発明の第５の実施形態における絶縁膜の形成方法を示す説明図
【図１１】本発明の第６の実施形態における絶縁膜の形成方法を示す説明図
【符号の説明】
１  シリコン基板
２  ソース領域
３  ドレイン領域
４  チャネル領域
５  ゲート絶縁膜
６  フローティングゲート
７  強誘電体膜
８  コントロールゲート
Ｓ  疎水性層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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