(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルと、複数のワード線及び複数のビット線を有する半導体記憶装置であって、前記複数のメモリセルの各々は、前記半導体基板においてチャネル領域に隣接するよう形成されたソース領域と、前記半導体基板において前記チャネル領域を挟んで前記ソース領域と対向するよう形成されると共に、いずれか一つの前記ビット線に接続されたドレイン領域と、前記半導体基板の上であって、かつ前記チャネル領域の上に形成され、キャリアがトンネル現象により通過できる厚さを有するトンネル絶縁膜と、前記ソース領域及び前記ドレイン領域のいずれにも重複しないよう前記トンネル絶縁膜の上に形成される浮遊ゲートと、前記浮遊ゲートを覆うよう前記浮遊ゲートの上に形成されたゲート絶縁膜と、前記ソース領域及び前記ドレイン領域の双方と接するか、または前記双方に対して部分的に重なるよう前記ゲート絶縁膜の上に形成されると共に、いずれか一つの前記ワード線に接続された制御ゲートとを備え、
前記半導体記憶装置は、さらに
前記複数のメモリセルの各々の前記ソース領域に互いに共通に接続されるソース線を備え、選択メモリセルの前記浮遊ゲートの蓄積電荷量を変更する動作時において、前記ソース線には共通電圧が供給されるとともに前記複数のビット線は選択メモリセルが自身に接続されるかに応じて前記複数のビット線の電圧が個々に設定されることを特徴とする半導体記憶装置。
【請求項２】
前記選択されたメモリセルが接続される前記ビット線に、他の前記ビット線へ供給される電圧及び前記共通電圧よりも低い第一の電圧を供給する第一電圧供給手段と、
前記選択されたメモリセルが接続される前記ワード線に、他の前記ワード線へ供給される電圧及び前記共通電圧より高い第二の電圧を供給する第二電圧供給手段とをさらに備えた請求項１に記載の半導体記憶装置。
【請求項３】
前記第一の電圧は、前記半導体基板に供給される基板電圧より低い電圧とされる請求項２に記載の半導体記憶装置。
【請求項４】
前記選択されたメモリセルが接続される前記ビット線に、他の前記ビット線へ供給される電圧及び前記共通電圧よりも高い第一の電圧を供給する第一電圧供給手段と、
前記選択されたメモリセルが接続される前記ワード線に、他の前記ワード線へ供給される電圧及び前記共通電圧より低い第二の電圧を供給する第二電圧供給手段とをさらに備えた請求項１に記載の半導体記憶装置。
【請求項５】
半導体基板上に形成された複数のメモリセルと、複数のワード線及び複数のビット線を有し、前記複数のメモリセルの各々は、前記半導体基板においてチャネル領域に隣接するよう形成されたソース領域と、前記半導体基板において前記チャネル領域を挟んで前記ソース領域と対向するよう形成されると共に、いずれか一つの前記ビット線に接続されたドレイン領域と、前記半導体基板の上であって、かつ前記チャネル領域の上に形成され、キャリアがトンネル現象により通過できる厚さを有するトンネル絶縁膜と、前記ソース領域及び前記ドレイン領域のいずれにも重複しないよう前記トンネル絶縁膜の上に形成される浮遊ゲートと、前記浮遊ゲートを覆うよう前記浮遊ゲートの上に形成されたゲート絶縁膜と、前記ソース領域及び前記ドレイン領域の双方と接するか、または前記双方に対して部分的に重なるよう前記ゲート絶縁膜の上に形成されると共に、いずれか一つの前記ワード線に接続された制御ゲートとを含む半導体記憶装置を制御する方法であって、
選択されたメモリセルの前記浮遊ゲートの蓄積電荷量を変更する動作時において前記複数のメモリセルの各前記ソース領域に共通電圧を供給するとともに前記複数のビット線の電圧を、自身に前記選択されたメモリが接続されるかに応じて個々に設定するステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項６】
前記選択されたメモリセルが接続される前記ビット線に、他の前記ビット線へ供給される電圧及び前記共通電圧よりも低い第一の電圧を供給する第一のステップと、
前記選択されたメモリセルが接続される前記ワード線に、他の前記ワード線へ供給される電圧及び前記共通電圧より高い第二の電圧を供給する第二のステップとをさらに備えた請求項５に記載の半導体記憶装置の制御方法。
【請求項７】
前記第一の電圧は、前記半導体基板に供給される基板電圧より低い電圧とされる請求項６に記載の半導体記憶装置の制御方法。
【請求項８】
前記第二のステップでは、非選択の前記メモリセルはオフされる請求項６に記載の半導体記憶装置の制御方法。
【請求項９】
前記選択されたメモリセルが接続される前記ビット線に、他の前記ビット線へ供給される電圧及び前記共通電圧よりも高い第一の電圧を供給するステップと、
前記選択されたメモリセルが接続される前記ワード線に、他の前記ワード線へ供給される電圧及び前記共通電圧より低い第二の電圧を供給するステップとをさらに備えた請求項５に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその制御方法に関するものである。
【０００２】
【従来の技術】
近年においては、ロジック回路とメモリとを同じ基板上に混載させたシステムＬＳＩのニーズが高まっている。そして、該システムＬＳＩに用いられるメモリとしては、フラッシュメモリやダイナミックランダムアクセスメモリ（ＤＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）などがある。
【０００３】
このうちフラッシュメモリは不揮発性メモリであり、ＭＯＳ電界効果トランジスタとはプロセス上における整合性がよいので、ロジック回路との混載に適してはいるが、高速なデータの書き込みや消去を行うことができない。そこで、データの高速な書き込みや消去を行う必要がある場合には、ＤＲＡＭやＦＲＡＭを混載することが必要となるが、該ＤＲＡＭやＦＲＡＭでは高誘電体材料や強誘電体材料、あるいは特殊な電極材料などが用いられるため、ロジック回路に対しプロセス上の整合性が悪いという問題がある。
【０００４】
ここで、特開２０００−１５０６８０号公報には、以上のような問題を解決するため、ロジック回路との間でプロセス上の整合性がよく、かつ高速なデータの書き込みや消去が可能なデバイスとして、ダイレクトトンネルメモリ（ＤＴＭ）が開示されている。図１は、このダイレクトトンネルメモリの構造を示す断面図である。図１に示されるように、ＤＴＭの各メモリセルは、半導体基板に形成されたチャネル領域５と、半導体基板においてチャネル領域５に隣接するよう形成されたソース１と、半導体基板においてチャネル領域５を挟んでソース１と対向するよう形成されると共に、ビット線に接続されるドレイン３と、チャネル領域５の上に形成され、キャリアがトンネル現象により通過できる厚さを有するトンネル酸化膜７と、ソース１及びドレイン３のいずれにも重複しないようトンネル酸化膜７の上に形成される浮遊ゲート９と、浮遊ゲート９を覆うよう浮遊ゲートの上に形成されたゲート絶縁膜１０と、ソース１及びドレイン３の双方と接するか、または双方に対して部分的に重なるようゲート絶縁膜１０の上に形成されると共に、ワード線に接続される制御ゲート１１とを備える。
【０００５】
上記のように、ＤＴＭは、フラッシュメモリと同様な浮遊ゲート９を用いたメモリであり、チャネル領域５と浮遊ゲート９との間におけるトンネル酸化膜７を２ｎｍ程度まで薄くしたものである。なお、通常のフラッシュメモリにおけるトンネル酸化膜の厚さは１０ｎｍ程度である。
【０００６】
そして、このようなトンネル酸化膜７の薄膜化により、ＤＴＭにおいては低電圧で高速にデータを書き込み、あるいは消去することが可能になる。一方、トンネル酸化膜７が薄くなると、データ保持特性が低下するという問題を生じるが、ＤＴＭではソース１あるいはドレイン３と浮遊ゲート９とのオーバラップがないような構造とされることにより、データの保持時間が確保される。
【０００７】
図２は、従来におけるＮＯＲ型ＤＴＭセルアレイの構成及び書き込み動作を説明する図である。図２に示されるように、ＮＯＲ型ＤＴＭセルアレイを構成する各メモリセル１３ａ〜１３ｄは、そのゲートがいずれか一つのワード線１５，１７に接続され、ソース及びドレインは対をなすビット線１９，２１，２３，２５にそれぞれ接続される。
【０００８】
そして、例えばメモリセル１３ａがデータの書き込み対象として選択される場合には、ワード線１５の電圧ＶＷ０は大きさが４Ｖの電圧ＶＰとされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線１９の電圧ＶＢＳ０及びビット線２１の電圧ＶＢＤ０は０Ｖとされ、ビット線２３の電圧ＶＢＳ１及びビット線２５の電圧ＶＢＤ１は４Ｖの電圧ＶＰとされる。
【０００９】
これにより、メモリセル１３ａの制御ゲート１１がソース１及びドレイン３に比して高電位とされるため、浮遊ゲート９に電子が蓄積されることによって“１”のデータがメモリセル１３ａに書込まれる。ここで、図２に示されるように、ＮＯＲ型ＤＴＭセルアレイにおいては、選択カラムに含まれたメモリセル１３ａ、１３ｃに供給されるソース電圧と、非選択カラムに含まれたメモリセル１３ｂ，１３ｄに供給されるソース電圧とが相違するため、該ソース電圧を供給するためのソース線を共通化することはできず、セルサイズが大きくなってしまうという問題がある。
【００１０】
次に、上記ＮＯＲ型ＤＴＭセルアレイにおいて、例えばメモリセル１３ａからデータを読み出す場合には、図３に示されるようにワード線１５の電圧ＶＷ０は大きさが２Ｖの電圧ＶＲとされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線１９の電圧ＶＢＳ０は０Ｖとされ、ビット線２１の電圧ＶＢＤ０は１Ｖの電圧ＶＤとされる。さらに、ビット線２３の電圧ＶＢＳ１及びビット線２５の電圧ＶＢＤ１は０Ｖとされる。
【００１１】
これにより、メモリセル１３ａのしきい値電圧の変化が検出され、該データが読み出される。
【００１２】
次に、上記ＮＯＲ型ＤＴＭセルアレイにおいて、例えばセル領域２７に含まれたメモリセルのデータを一括消去する場合には、図４に示されるようにワード線１５の電圧ＶＷ０は大きさが−４Ｖの電圧ＶＥとされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線１９の電圧ＶＢＳ０及びビット線２１の電圧ＶＢＤ０は０Ｖとされる。さらに、ビット線２３の電圧ＶＢＳ１及びビット線２５の電圧ＶＢＤ１も０Ｖとされる。
【００１３】
これにより、セル領域２７に含まれたメモリセルの浮遊ゲート９からチャネル領域５へ電子が引き抜かれ、データが一括消去される。ここで、上記のような消去方法においては、選択されたワード線１５に接続されたメモリセルのデータが一括消去されることになるため、ランダムアクセスが可能なメモリとして使用できないという問題がある。
【００１４】
なお、上記ＮＯＲ型ＤＴＭセルアレイにおいて、メモリセルのデータを保持する場合には、図５に示されるようにワード線１５の電圧ＶＷ０及びワード線１７の電圧ＶＷ１が共に０Ｖとされる。また、ビット線１９の電圧ＶＢＳ０及びビット線２１の電圧ＶＢＤ０は０Ｖとされ、ビット線２３の電圧ＶＢＳ１及びビット線２５の電圧ＶＢＤ１も０Ｖとされる。
【００１５】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、高速動作が可能でセルサイズが小さくランダムアクセス可能な半導体記憶装置とその制御方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的は、半導体基板上に形成された複数のメモリセルと、複数のワード線及びビット線を有する半導体記憶装置であって、各々のメモリセルは、半導体基板においてチャネル領域に隣接するよう形成されたソース領域と、半導体基板においてチャネル領域を挟んでソース領域と対向するよう形成されると共に、いずれか一つのビット線に接続されたドレイン領域と、半導体基板の上であって、かつチャネル領域の上に形成され、キャリアがトンネル現象により通過できる厚さを有するトンネル絶縁膜と、ソース領域及びドレイン領域のいずれにも重複しないようトンネル絶縁膜の上に形成される浮遊ゲートと、浮遊ゲートを覆うよう浮遊ゲートの上に形成されたゲート絶縁膜と、ソース領域及びドレイン領域の双方と接するか、または双方に対して部分的に重なるようゲート絶縁膜の上に形成されると共に、いずれか一つのワード線に接続された制御ゲートとを備え、前記複数のメモリセルの各々の前記ソース領域に互いに共通に接続されるソース線を備え、選択メモリセルの前記浮遊ゲートの蓄積電荷量を変更する動作時において前記ソース線には共通電圧が供給されるとともに前記複数のビット線の電圧が、自身に前記選択メモリセルが接続されるかに応じて個々に設定することを特徴とする半導体記憶装置を提供することにより達成される。
【００１７】
このような手段により、ソース電極を共通化することができるため、メモリセルのサイズを低減することができる。
【００１８】
また、上記において、選択されたメモリセルが接続されるビット線に、他のビット線へ供給される電圧及び共通電圧よりも低い第一の電圧を供給し、選択されたメモリセルが接続されるワード線に、他のワード線へ供給される電圧及び共通電圧より高い第二の電圧を供給すれば、浮遊ゲートに電子を注入することができる。
【００１９】
一方、選択されたメモリセルが接続されるビット線に、他のビット線へ供給される電圧及び共通電圧よりも高い第一の電圧を供給し、選択されたメモリセルが接続されるワード線に、他のワード線へ供給される電圧及び共通電圧より低い第二の電圧を供給すれば、個々のメモリセルを単位として浮遊ゲートから電子を引き抜くことができる。
【００２０】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
【００２１】
図６は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。図６に示されるように、本実施の形態に係る半導体記憶装置は、制御回路３０と、書込電圧発生回路３１と、消去電圧発生回路３３と、アドレスラッチ回路３５と、Ｙデコーダ３７と、Ｘデコーダ３９と、入出力バッファ４１と、データラッチ回路４３と、Ｙゲート４５と、ダイレクトトンネルメモリ（ＤＴＭ）セルアレイ４７とを備える。
【００２２】
ここで、制御回路３０には制御信号が供給され、書込電圧発生回路３１と消去電圧発生回路３３、データラッチ回路４３、及びアドレスラッチ回路３５が制御回路３０に接続される。また、アドレスラッチ回路３５にはアドレス信号が供給され、Ｙデコーダ３７及びＸデコーダ３９は共にアドレスラッチ回路３５と書込電圧発生回路３１及び消去電圧発生回路３３に接続される。また、入出力バッファ４１はデータラッチ回路４３に接続され、外部に対してデータ信号を入出力する。また、Ｙゲート４５はＹデコーダ３７に接続されると共に、ＤＴＭセルアレイ４７へ書き込むデータをデータラッチ回路４３から供給され、ＤＴＭセルアレイ４７から読み出されたデータをデータラッチ回路４３へ供給する。そして、ＤＴＭセルアレイ４７はＸデコーダ３９及びＹゲート４５に接続される。
【００２３】
また、上記Ｘデコーダ３９は、供給されたアドレス信号をデコードすることによって、ＤＴＭセルアレイ４７に含まれたワード線を選択する。そして、ＹゲートはＹデコーダ３７から供給されたデコード信号に応じて選択的にゲートを開き、データの読み書き対象とするメモリセルが接続されたビット線を活性化させる。
【００２４】
以下において、上記のＤＴＭセルアレイ４７におけるデータの読み書き、及びデータ保持動作について説明する。図７は、図６に示されたＤＴＭセルアレイ４７における“１”データ書き込み動作の第一の例を説明する図である。図７に示されるように、ＤＴＭセルアレイ４７は、ゲートがワード線に接続されドレインがビット線に接続されると共に、ソースが接地されるメモリセルにより構成される。ここで例えば、メモリセル５１は、ゲートがワード線１５に接続されドレインがビット線２１に接続されると共に、ソースが接地される。
【００２５】
そして、このメモリセル５１へ上記のように“１”データを書き込む場合には、図７に示されるようにワード線１５の電圧ＶＷ０は大きさが２．５Ｖの電圧ＶＧ１とされ、ワード線１７の電圧ＶＷ１は大きさが−０．７Ｖの電圧ＶＤ１とされる。また、ビット線２１の電圧ＶＢ０は大きさが−０．７Ｖの電圧ＶＤ１とされ、ビット線２５の電圧ＶＢ１は０Ｖとされる。なお、上記において２．５Ｖの電圧ＶＧ１は、図６に示された書込電圧発生回路３１により生成され、−０．７Ｖの電圧ＶＤ１は消去電圧発生回路３３により生成される。
【００２６】
これより、メモリセル５１へ“１”データを書き込む場合には、非選択のビット線２５及びソース電極の電圧は０Ｖとされた状態で、選択されたビット線２１には−０．７Ｖの電圧が供給され、ビット線２１が実質的なソースの役割を果たすようになる。また、選択されたワード線１５には２．５Ｖの電圧が印加される。このようにして、選択されたメモリセル５１が接続されるビット線２１とワード線１５間にのみ大きな電圧が印加されるため、該メモリセル５１の浮遊ゲート９にはそのチャネル領域５から電子が注入され、“１”データが書き込まれる。
【００２７】
このとき、選択されたビット線２１に接続される非選択のメモリセルがオンしないように、非選択のワード線１７には−０．７Ｖの電圧が供給され、“１”データ書き込み時における消費電力の増大が回避される。
【００２８】
なおこの場合に、選択されたビット線２１へ−１Ｖよりさらに低い電圧を印加すると、該ビット線とチャネル領域５間のｐｎ接合部に大きな順方向電流が流れてしまうため、選択されたビット線２１へは例えば上記のように、−１Ｖより少し大きな負の電圧である−０．７Ｖが供給される。
【００２９】
図８は、図６に示されたＤＴＭセルアレイ４７における“１”データ書き込み動作の第二の例を説明する図である。図８に示されるように、ＤＴＭセルアレイ４７は、ゲートがワード線に接続されドレインがビット線に接続されると共に、ソースが接地されるメモリセルにより構成される。ここで例えば、メモリセル５１は、ゲートがワード線１５に接続されドレインがビット線２１に接続されると共に、ソースが接地される。
【００３０】
そして、このメモリセル５１へ上記のように“１”データを書き込む場合には、図８に示されるようにワード線１５の電圧ＶＷ０は大きさが２．５Ｖの電圧ＶＧ１とされ、ワード線１７の電圧ＶＷ１は大きさが−２．０Ｖの電圧ＶＤ１とされる。また、ビット線２１の電圧ＶＢ０は大きさが−２．０Ｖの電圧ＶＤ１とされ、ビット線２５の電圧ＶＢ１は０Ｖとされる。さらに、各メモリセルには大きさが−１．５Ｖの基板電圧ＶＳＵＢが供給される。なお、上記において２．５Ｖの電圧ＶＧ１は、図６に示された書込電圧発生回路３１により生成され、−２．０Ｖの電圧ＶＤ１は消去電圧発生回路３３により生成され、−１．５Ｖの基板電圧ＶＳＵＢは基板電圧発生回路（図示していない）により生成される。
【００３１】
これより、メモリセル５１へ“１”データを書き込む場合には、非選択のビット線２５及びソース電極の電圧は０Ｖとされた状態で、選択されたビット線２１には−２．０Ｖの電圧が供給され、選択されたワード線１５には２．５Ｖの電圧が印加される。そしてさらには、浮遊ゲート９のバックバイアスとして、大きさが−１．５Ｖの基板電圧ＶＳＵＢが供給される。このようにして、メモリセル５１の浮遊ゲート９にはそのチャネル領域５から電子が注入され、“１”データが書き込まれる。
【００３２】
このとき、選択されたビット線２１に接続される非選択のメモリセルがオンしないように、非選択のワード線１７には−２．０Ｖの電圧が供給され、消費電力の増大が回避される。
【００３３】
図９は、図６に示されたＤＴＭセルアレイ４７における“１”データ書き込み動作の第三の例を説明する図である。図９に示されるように、ＤＴＭセルアレイ４７は、ゲートがワード線に接続されドレインがビット線に接続されると共に、ソースが共通のソース線５５に接続されたメモリセルにより構成される。ここで例えば、メモリセル５３は、ゲートがワード線１５に接続されドレインがビット線２１に接続されると共に、ソースがソース線５５に接続される。
【００３４】
そして、このメモリセル５３へ上記のように“１”データを書き込む場合には、図９に示されるようにワード線１５の電圧ＶＷ０は大きさが４Ｖの電圧ＶＧ１とされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線２１の電圧ＶＢ０は大きさが０Ｖの電圧ＶＤ１とされ、ビット線２５の電圧ＶＢ１は２Ｖとされる。さらに、ソース線５５の電圧ＶＳが２Ｖとされる。なお、上記４Ｖの電圧ＶＧ１と２Ｖの電圧ＶＢ１及び電圧ＶＳは、図６に示された書込電圧発生回路３１により生成される。
【００３５】
これより、メモリセル５３へ“１”データを書き込む場合には、非選択のビット線２５及びソース線５５の電圧は２Ｖとされた状態で、選択されたビット線２１には０Ｖの電圧が供給され、選択されたワード線１５には４Ｖの電圧が印加される。このようにして、メモリセル５１の浮遊ゲート９にはそのチャネル領域５から電子が注入され、“１”データが書き込まれる。
【００３６】
このとき、選択されたビット線２１に接続される非選択のメモリセルがオンしないように、非選択のワード線１７には０Ｖの電圧が供給される。
【００３７】
次に、図６に示されたＤＴＭセルアレイ４７における“０”データ書き込み動作を図１０を参照しつつ説明する。なおここでは、“０”データの書き込みとデータの消去とは同義であるものとする。
【００３８】
図１０に示されるように、メモリセル５１へ“０”データを書き込む場合には、ワード線１５の電圧ＶＷ０は大きさが−２．５Ｖの電圧ＶＧ０とされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線２１の電圧ＶＢ０は大きさが３Ｖの電圧ＶＤ０とされ、ビット線２５の電圧ＶＢ１は０Ｖとされる。なお、上記−２．５Ｖの電圧ＶＧ０は、図６に示された消去電圧発生回路３３により生成され、３Ｖの電圧ＶＤ０は書込電圧発生回路３１により生成される。
【００３９】
これより、メモリセル５１へ“０”データを書き込む場合には、非選択のビット線２５及び非選択のワード線１７と、ソース電極の電圧が０Ｖとされた状態で、選択されたビット線２１には３Ｖの正の電圧が供給され、選択されたワード線１５には−２．５Ｖの電圧が印加される。このようにして、メモリセル５１の浮遊ゲート９に蓄積された電子がドレイン３へ引き抜かれ、“０”データが書き込まれる。
【００４０】
なお、浮遊ゲート９からソース１あるいはドレイン３までの距離や、制御ゲート１１の側壁部の厚さ、チャネル領域５の不純物濃度などは、選択されたメモリセルの浮遊ゲート９からのみ対応するドレイン３に電子が引き抜かれるよう設計されている。また、選択されたビット線２１に接続される非選択のメモリセルにおいては、浮遊ゲート９の電子が引き抜かれないように、非選択のワード線１７には０Ｖの電圧が供給される。
【００４１】
以上より、本実施の形態に係る半導体記憶装置においては、個々のメモリセル５１へ選択的に“０”データを書き込むことができるため、メモリセルを単位としたデータ消去を実現し、ＤＴＭセルアレイ４７をランダムアクセスメモリとして使用することができる。
【００４２】
次に、図６に示されたＤＴＭセルアレイ４７におけるデータ読み出し動作を図１１を参照しつつ説明する。図１１に示されるように、メモリセル５１からデータを読み出す場合には、ワード線１５の電圧ＶＷ０は大きさが１．５Ｖの電圧ＶＧＲとされ、ワード線１７の電圧ＶＷ１は０Ｖとされる。また、ビット線２１の電圧ＶＢ０は大きさが１Ｖの電圧ＶＤＲとされ、ビット線２５の電圧ＶＢ１は０Ｖとされる。
【００４３】
これより、メモリセル５１からデータを読み出す場合には、非選択のビット線２５及び非選択のワード線１７と、ソース電極の電圧が０Ｖとされた状態で、選択されたビット線２１には１Ｖの電圧が供給され、選択されたワード線１５には１．５Ｖの電圧が印加される。このようにして、メモリセル５１のしきい値電圧の変化が検出され、メモリセル５１からデータが読み出される。なお、選択されたビット線２１に接続される非選択のメモリセルがオンしないように、非選択のワード線１７には０Ｖの電圧が供給される。
【００４４】
次に、図６に示されたＤＴＭセルアレイ４７におけるデータ保持動作を図１２を参照しつつ説明する。図１２に示されるように、メモリセル５１のデータを保持する場合には、ワード線１５及びワード線１７の電圧は０Ｖとされる。また、ビット線２１及びビット線２５の電圧も０Ｖとされる。
【００４５】
なお、上記における各動作においては、ソース電極を必ずしも接地する必要は無く、他の大きさを有する電圧を供給するようにしてもよい。ただし、この場合には、選択されたビット線やワード線へ該ソース電極に供給する電圧に応じた電圧を供給することにより、“１”データや“０”データの書き込みなどの動作を、上記と同様に実現することができる。
【００４６】
次に、図６に示されたＤＴＭセルアレイ４７におけるメモリセルのレイアウトについて、図１３及び図１４を参照しつつ説明する。ここで、図１３は従来におけるダイレクトトンネルメモリセルのレイアウトを示す平面図であり、図１４は図６に示されたＤＴＭセルアレイ４７を構成するダイレクトトンネルメモリセルのレイアウトを示す平面図である。
【００４７】
図１３に示されるように、従来のＤＴＭセルアレイにおいては、メモリセル１３ａを例にとると、そのソースＳＣ及びドレインＤＮがそれぞれコンタクトホールＣＨを介してビット線１９，２１に接続され、ゲートＧＴがワード線１５に接続される。
【００４８】
一方、図１４に示されるように、本発明の実施の形態に係るメモリセル５１は、ドレインＤＮがコンタクトホールＣＨを介してビット線２１に接続されると共に、ソースＳＣとして各メモリセルに共通な拡散層が形成される。なお、ゲートＧＴはワード線１５に接続される。
【００４９】
従って、本実施の形態に係るＤＴＭセルアレイ４７を構成する各メモリセルは、上記のようにソースが共通化されることにより、必要とされるビット線は一本となるため、従来のメモリセル１３ａに対するセル面積の比は０．５４となり、セルサイズがおよそ半分に縮小される。
【００５０】
【発明の効果】
上述の如く、本発明に係る半導体記憶装置とその制御方法によれば、ソース電極を共通化することによりメモリセルのサイズを低減することができるため、半導体記憶装置を小型化することができる。
【００５１】
また、選択されたメモリセルが接続されるビット線に、他のビット線へ供給される電圧及び共通電圧よりも低い電圧を供給し、選択されたメモリセルが接続されるワード線に、他のワード線へ供給される電圧及び共通電圧より高い電圧を供給すれば、浮遊ゲートに電子を注入することができる一方、選択されたメモリセルが接続されるビット線に、他のビット線へ供給される電圧及び共通電圧よりも高い電圧を供給し、選択されたメモリセルが接続されるワード線に、他のワード線へ供給される電圧及び共通電圧より低い電圧を供給すれば、個々のメモリセルを単位として浮遊ゲートから電子を引き抜くことができるため、ランダムアクセス及び高速なデータの書き込みや消去が可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】ダイレクトトンネルメモリの構造を示す断面図である。
【図２】従来におけるダイレクトトンネルメモリセルアレイの構成及び書き込み動作を説明する図である。
【図３】従来におけるダイレクトトンネルメモリセルアレイの読み出し動作を説明する図である。
【図４】従来におけるダイレクトトンネルメモリセルアレイの一括消去動作を説明する図である。
【図５】従来におけるダイレクトトンネルメモリセルアレイのデータ保持動作を説明する図である。
【図６】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図７】図６に示されたダイレクトトンネルメモリセルアレイにおける“１”データ書き込み動作の第一の例を説明する図である。
【図８】図６に示されたダイレクトトンネルメモリセルアレイにおける“１”データ書き込み動作の第二の例を説明する図である。
【図９】図６に示されたダイレクトトンネルメモリセルアレイにおける“１”データ書き込み動作の第三の例を説明する図である。
【図１０】図６に示されたダイレクトトンネルメモリセルアレイの“０”データ書き込み動作を説明する図である。
【図１１】図６に示されたダイレクトトンネルメモリセルアレイの読み出し動作を説明する図である。
【図１２】図６に示されたダイレクトトンネルメモリセルアレイのデータ保持動作を説明する図である。
【図１３】従来におけるダイレクトトンネルメモリセルのレイアウトを示す平面図である。
【図１４】図６に示されたＤＴＭセルアレイを構成するダイレクトトンネルメモリセルのレイアウトを示す平面図である。
【符号の説明】
１  ソース
３  ドレイン
５  チャネル領域
７  トンネル酸化膜
９  浮遊ゲート
１０  ゲート絶縁膜
１１  制御ゲート
１３ａ〜１３ｄ，５１，５３  メモリセル
１５，１７  ワード線
１９，２１，２３，２５  ビット線
２７  セル領域
３０  制御回路
３１  書込電圧発生回路
３３  消去電圧発生回路
３５  アドレスラッチ回路
３７  Ｙデコーダ
３９  Ｘデコーダ
４１  入出力バッファ
４３  データラッチ回路
４５  Ｙゲート
４７  ダイレクトトンネルメモリ（ＤＴＭ）セルアレイ
５５  ソース線
ＧＴ  ゲート
ＳＣ  ソース
ＤＮ  ドレイン
ＣＨ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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