(57)【特許請求の範囲】
【請求項１】
入射する外部刺激に応じて電気的指示を生成する変換器素子のアレイであって、前記変換器素子がｓ×ｔのマトリックスに配置されており、ｓが行数であり、ｔが列数である、変換器素子のアレイと、
前記変換器素子の各列にそれぞれ接続されているｔ個の第１段階増幅器と、
ｕ本のデータバスラインであって、各データバスラインが前記第１段階増幅器の１つに接続しており、各データバスラインは電気的指示を整定するための実質的に等しい時間ｄを有しており、ｔ≧（ｎ×ｕ）であり、ｎが正の整数であり、ｕの最小値がｕ＝ｄ／Ｔにより定まり、Ｔがクロック周期である、ｕ本のデータバスラインと、
前記外部刺激を示す出力を生成し、前記データバスラインの１つに接続されているｕ個の第２段階増幅器と
を備えており、前記ｔ個の第１段階増幅器は、各データバスラインが少なくとも１度駆動され、２つの連続的なデータバスライン駆動間の間隔が少なくとも前記電気的指示を整定するための時間ｄとなるように前記データバスラインを周期的に駆動させるものであり、
前記第１及び第２段階増幅器はソースフォロワ又は差動増幅器のうちのいずれかであり、前記第１段階増幅器は、前記外部刺激の前記電気的指示に比例する電荷量をサンプリングし、これをバッファするコンデンサを有し、
各第１段階増幅器は、前記コンデンサにバッファされる電荷の漏れを防ぐために各列の変換器の電源を制御するスイッチを含む、電気センサ装置。
【請求項２】
m番目の第１段階増幅器のサブサンプリングのために、uは式u=p*m+1≧最小のuによって決定され、式中pはあらゆる正の整数である、請求項１に記載の装置。
【請求項３】
前記第１及び第２段階増幅器はソースフォロワ又は差動増幅器のうちのいずれかであり、前記第１段階増幅器は、前記外部刺激の前記電気的指示に比例する電荷量をサンプリングし、これをバッファするコンデンサを有し、規則的な間隔で分配されたそれぞれの第1段階増幅器はそれぞれのデータバスラインを連続的に駆動し、各データバスラインの、２つの連続する転送間の周期は少なくとも前記所定の継続時間である、請求項２に記載の装置。
【請求項４】
前記第１段階増幅器の動作モードに応答して２つ以上の電流レベルを前記第１段階増幅器に供給する可変電源を更に含む、請求項１に記載の装置。
【請求項５】
前記第１段階増幅器の動作モードに応答して２つ以上の電流レベルを前記第１段階増幅器に供給する可変電源を更に含む、請求項３に記載の装置。
【請求項６】
各第１段階増幅器は、前記コンデンサにバッファされる電荷の漏れを防ぐために各列の変換器の電源を制御するスイッチを含む、請求項３に記載の装置。
【請求項７】
前記可変電源は、２つの分岐と、列をサンプリングし或いはデータバスラインを駆動させる際はより大きな電力を提供し、もう一方の動作モードの際はより小さな電力を提供するように前記分岐間を切り替えるスイッチと、を含む、請求項４に記載の装置。
【請求項８】
前記第１段階増幅器及び第２段階増幅器のいずれか又は双方が、基準電圧として黒レベル信号を含む、請求項７に記載の装置。
【請求項９】
前記第２段階増幅器に接続されており、前記第２段階増幅器が前記外部刺激を示す出力を提供するADC及びPGAのいずれか又は双方を更に含む、請求項８に記載の装置。
【請求項１０】
前記可変電源は、２つの分岐と、列をサンプリングし或いはデータバスラインを駆動させる際はより大きな電力を提供し、もう一方の動作モードの際はより小さな電力を提供するように前記分岐間を切り替えるスイッチと、を含む、請求項５に記載の装置。
【請求項１１】
前記第１段階増幅器及び第２段階増幅器のいずれか又は双方が、基準電圧として黒レベル信号を含む、請求項１０に記載の装置。
【請求項１２】
前記第２段階増幅器に接続されており、前記第２段階増幅器が前記外部刺激を示す出力を提供するADC及びPGAのいずれか又は双方を更に含む、請求項１１に記載の装置。
【請求項１３】
前記スイッチは前記電源に接続されており、前記第１段階増幅器によるサンプリングと所定時間遅延する関係で作動可能である、請求項１に記載の装置。
【請求項１４】
前記コンデンサにバッファされる電荷量が各変換器の二重サンプリング又は相関二重サンプリングを表すように、各第１段階増幅器は、DCオフセット電圧に比例する電荷を蓄積するDCオフセットコンデンサと、変換器のリセットに応答して作動可能なスイッチ回路とを更に含む、請求項１３に記載の装置。
【請求項１５】
前記第１段階増幅器及び第２段階増幅器のいずれか又は双方が、基準電圧として黒レベル信号を含む、請求項１４に記載の装置。
【請求項１６】
前記第２段階増幅器に接続されており、前記第２段階増幅器が前記外部刺激を示す出力を提供するADC及びPGAのいずれか又は双方を更に含む、請求項１５に記載の装置。
【請求項１７】
前記スイッチは前記電源に接続されており、前記第１段階増幅器のサンプリングと所定時間遅延する関係で作動可能である、請求項６に記載の装置。
【請求項１８】
前記コンデンサにバッファされる電荷量が各変換器の二重サンプリング又は相関二重サンプリングを表すように、各第１段階増幅器は、DCオフセット電圧に比例する電荷を蓄積するDCオフセットコンデンサと、変換器のリセットに応答して作動可能なスイッチ回路とを更に含む、請求項１７に記載の装置。
【請求項１９】
前記第１段階増幅器及び第２段階増幅器のいずれか又は双方が、基準電圧として黒レベル信号を含む、請求項１８に記載の装置。
【請求項２０】
前記第２段階増幅器に接続されており、前記第２段階増幅器が前記外部刺激を示す出力を提供するADC及びPGAのいずれか又は双方を更に含む、請求項１９に記載の装置。
【請求項２１】
前記変換器素子は、CMOS光学素子、容量センサ、機械的変換器、音響変換器、及び電磁波変換器からなる群から選択されたものであり、前記外部刺激は、赤外線、熱線、電波、X線、及び音波を含む可視光又は不可視光、並びに圧力、機械的歪み、及び転位のいずれかからなる機械的刺激のうちの一つである、請求項９に記載の装置。
【請求項２２】
前記変換器素子は、CMOS光学素子、容量センサ、機械的変換器、音響変換器、及び電磁波変換器からなる群から選択されたものであり、前記外部刺激は、赤外線、熱線、電波、X線、及び音波を含む可視光又は不可視光、並びに圧力、機械的歪み、及び転位のいずれかからなる機械的刺激のうちの一つである、請求項１２に記載の装置。
【請求項２３】
前記変換器素子は、CMOS光学素子、容量センサ、機械的変換器、音響変換器、及び電磁波変換器からなる群から選択されたものであり、前記外部刺激は、赤外線、熱線、電波、X線、及び音波を含む可視光又は不可視光、並びに圧力、機械的歪み、及び転位のいずれかからなる機械的刺激のうちの一つである、請求項１６に記載の装置。
【請求項２４】
前記変換器素子は、CMOS光学素子、容量センサ、機械的変換器、音響変換器、及び電磁波変換器からなる群から選択されたものであり、前記外部刺激は、赤外線、熱線、電波、X線、及び音波を含む可視光又は不可視光、並びに圧力、機械的歪み、及び転位のいずれかからなる機械的刺激のうちの一つである、請求項２０に記載の装置。
【請求項２５】
前記外部刺激を示す出力を生成する前記複数の第２段階増幅器に接続された少なくとも１つの追加の増幅器段階を更に含み、前記少なくとも１つの追加の増幅器段階が少なくとも１つの増幅器を含む、請求項１に記載の装置。
【請求項２６】
変換器のアレイから電気信号を生成する方法であって、
前記変換器の第１のグループからサンプリングされた第１の変換器データを、前記変換器の第１のグループに接続された第１段階増幅器がバッファするステップと、
第１のクロック周期において、第１のデータバスラインにある前記第１の変換器データを駆動させるステップと、
前記第１のデータバスラインに接続された第２段階増幅器が前記第１の変換器データを読み取るステップと、
前記変換器の次のグループからの次の変換器データを、前記変換器の次のグループに接続された次の第１段階増幅器がバッファするステップと、
次のクロック周期において、次のデータバスラインにある前記次の変換器データを駆動させるステップと、
前記次のデータバスラインに接続された第２段階増幅器が前記次の変換器データを読み取るステップと
を含み、各データバスラインが電気的指示を整定するための実質的に等しい時間ｄを有しており、ｔ≧（ｎ×ｕ）であり、ｔが変換器のアレイにおける変換器のグループの数であり、ｕがデータバスラインの数であり、ｎが正の整数であり、前記第１段階増幅器がｕ個ごとに、対応するデータバスラインと接続しており、ｕの最小値がｕ≧ｄ／Ｔにより定まり、Ｔがクロック周期であり、
前記サンプリングのステップが、単一のサンプリング、二重サンプリング、及び相関二重サンプリング技術に従って行われ、
前記第１段階増幅器の各々が、関連するコンデンサ、DCオフセットコンデンサ、及びスイッチング回路を含み、前記サンプリングのステップは、
前記第１段階増幅器のうちの１つからの前記電気的指示に比例する電荷を、前記関連するコンデンサにバッファするステップと、
DCオフセット信号を前記DCオフセットコンデンサに保存するステップと、
前記関連するコンデンサからの漏れを防ぎ、前記関連するコンデンサ内の電荷が前記列における変換器の二重サンプリング又は相関二重サンプリングを表すことを確実にするために、前記スイッチング回路を変換器のリセットに応答して作動させるステップと、
を更に含む、方法。
【請求項２７】
前記変換器素子は行及び列のアレイに配列され、前記第１段階増幅器の各々は１つの列に配置される変換器から電気的指示を読み取り、データがn番目毎の（nは正の整数である）第１段階増幅器から転送されるように前記複数のデータバスラインを駆動させて前記第１段階増幅器からのデータを前記第２の所定のシーケンスで転送するステップを更に含む、請求項２６に記載の方法。
【請求項２８】
前記サンプリングのステップが、単一のサンプリング、二重サンプリング、及び相関二重サンプリング技術に従って行われる、請求項２７に記載の方法。
【請求項２９】
前記第１段階増幅器の各々が、関連するコンデンサ、DCオフセットコンデンサ、及びスイッチング回路を含み、前記サンプリングのステップは、
前記変換器の列からの前記電気的指示に比例する電荷を、前記関連するコンデンサにバッファするステップと、
DCオフセット信号を前記DC オフセットコンデンサに保存するステップと、
前記関連するコンデンサからの漏れを防ぎ、前記関連するコンデンサ内の電荷が前記列における変換器の二重サンプリング又は相関二重サンプリングを表すことを確実にするために、前記スイッチング回路を変換器のリセットに応答して作動させるステップと、
を更に含む、請求項２８に記載の方法。
【請求項３０】
前記第２の所定のシーケンスは、前記データが個々の第１段階増幅器から次々に連続して転送されるようなものである、請求項２７に記載の方法。
【請求項３１】
前記サンプリングのステップが、単一のサンプリング、二重サンプリング、及び相関二重サンプリング技術に従って行われる、請求項３０に記載の方法。
【請求項３２】
前記第１段階増幅器の各々が、関連するコンデンサ、DCオフセットコンデンサ、及びスイッチング回路を含み、前記サンプリングのステップは、
前記変換器の列からの前記電気的指示に比例する電荷を、前記関連するコンデンサにバッファするステップと、
DCオフセット信号を前記DC オフセットコンデンサに保存するステップと、
前記関連するコンデンサからの漏れを防ぎ、前記関連するコンデンサ内の電荷が前記列における変換器の二重サンプリング又は相関二重サンプリングを表すことを確実にするために、前記スイッチング回路を変換器のリセットに応答して作動させるステップと、
を更に含む、請求項３１に記載の方法。
【請求項３３】
前記第１段階増幅器の動作モードによっては、電流を異なるレベルで前記第１段階増幅器に供給するステップを更に含む、請求項２９に記載の方法。
【請求項３４】
前記第１段階増幅器の動作モードによっては、電流を異なるレベルで前記第１段階増幅器に供給するステップを更に含む、請求項３２に記載の方法。
【請求項３５】
前記第１段階増幅器の動作モードによっては、電流を異なるレベルで前記第１段階増幅器に供給するステップを更に含む、請求項２６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は概して、変換器素子のアレイを用いた電気的感知装置及び方法に関する。より詳細には、本発明はこのような装置及び方法のアナログ出力経路における改良に関する。
【０００２】
【従来の技術】
センサアレイを含む最も一般的なデバイスの１つは画像センサであり、これは、光学信号を電気アナログ信号に変換するピクセルのアレイを有する。これらのアナログ信号は、デジタル信号への変換後にしばしばチップから転送されなくてはならない。このプロセスに関連する問題は多数あり、これらは主に、データをチップから送ることができる速度を増加させながら電力消費量、ノイズ、及びダイ領域を制限することを含んでいる。
【０００３】
光学信号及び電気信号間の変換を含む画像センサの他に、１つのタイプから別のタイプへの信号の変換を必要とする、多数の異なる感知素子がある。これらのうちのいくつかの例は、音波、電波を含む電磁波、赤外線、Ｘ線、機械特性、及び化学特性に関する素子である。これらの特性の変換は、一般に変換器、検出器、及びセンサを用いることによって行われる。光電検出器、Ｘ線検出器、熱検出器、赤外線検出器、放射線検出器、容量センサなどは、これらに突き当たる電磁波に応答して電気アナログ信号を生成する。音響検出器は音波を検出し、電気アナログ信号を生成する。一方、機械変換器は、歪み、転位、平坦さなどの機械特性を測定し、しばしば電気信号を生成する。
【０００４】
本明細書では、本発明を光学画像センサに関連させて詳細に説明するが、本発明の概念は他の分野（そのうちのいくつかは前述されている）にも同様に適用可能であることに注意すべきである。
【０００５】
いくつかの画像センサ構造は、大量の電力を消費する。CMOS画像センサ技術によって実現されるアナログ−デジタル変換器(ADC)などの機能の追加は、電力消費量を増加させるにすぎない。ノイズも主要な問題である。センサアレイ及び局所的な信号経路の非均一性（ダイ全体にわたるトランジスタ特性の不完全な整合）により生じる固定パターンノイズ(FPN)、コンデンサノイズ、及びスイッチングノイズを全て考慮に入れなくてはならない。今日の画像形成装置の高解像度及び高速の走査速度によっても、出力経路の速度が顕著な問題になってしまう。多数の要因が組み合わされて、チップからのデータの転送可能速度が減少してしまう。大きなサイズのアレイは、大きな寄生キャパシタンスを用いて長いバスを駆動させる必要性を示唆している。同様に、ピクセルのサイズが小さいと、列増幅器が狭いピッチに閉じ込められ、従って電流駆動能力が小さくなる。
【０００６】
これらの問題の解決法は存在するが、通常は、ダイ領域が大きくなるといった不利な点が生じてしまう。提案される解決法によって占められるダイ領域が大きすぎると、設計の生産性を弱めてしまう。
【０００７】
コズロウスキ(Kozlowski)らの米国特許第5,892,540号（1999年4月6日発行）では、受動ピクセルCMOS画像形成装置用の低ノイズ増幅器が説明されている。この特許は、ゲイン設定フィードバックコンデンサ及び選択可能負荷コンデンサを有する容量性トランスインピーダンス増幅器を用いている。
【０００８】
電荷結合素子(CCD)及び初期のCMOS画像センサは、チップ上にADCを組み込んでいなかった。これらのデバイスはアナログ出力電圧を生成し、従って、デジタル信号への変換を行うには追加のICが必要である。余分なICは高価であり、カメラシステムの小型化を阻んでしまう。
【０００９】
ADCの集積化（組込み）は、CMOS画像センサ技術の主に有利な点の１つである。集積化されたADCを実施するための現行の技術が多数存在する。一チップ当たりの一個のADCは、システムに対してノイズを殆ど生じず、他の技術よりも電力の消費量が少ない点で、多数の有利な点を有する。この技術の主に有利な点は、集積化されたADCの他の構造と比較して、この技術の提供するダイ領域が大幅に減少している、ということである。しかしながら、単一のADCは、出力経路について大きな障害があり、高速のピクセル速度を維持するにはこの障害に対処する必要がある。この障害の問題は、アレイのサイズが大きくなり続けると一層顕著になる。
【００１０】
並列の列ADCは、この障害に対する１つの解決法である。１列当たり１つのADCを導入することにより、大量のデータを迅速にデジタル化することができる。しかしながら、並列の列ADCは、極めて大きなダイ領域といった不利な点を生じる。実際に、このように配列されたADCは、センサアレイそのものとほぼ同一のダイ領域を占める場合がある。また、並列の列ADCは、深刻な量のノイズをシステムに取り込む。異なるADC間の処理のばらつきにより、スイッチングノイズの量が増加するだけでなく、列間のノイズが生じる。
【００１１】
更に他の解決法は、ADCが各ピクセルセルの一部として実施されるピクセルレベルのADCを使用することである。この解決法は、高速で、S/N比が高いという有利な点を有する。あいにく、この技術により、センサの実施可能な解像度を制限する大きなピクセルサイズと低い充填率が生じる。ADCを含む各ピクセルがADCを含まないピクセルよりも論理的により多くの電力を消費するため、ピクセルレベルのADC技術を用いたアレイは、その電力消費量によってサイズが制限される。
【００１２】
下記は、CMOS画像形成装置に関する従来の技術のいくつかと、これらに関連する問題である。ゴウダ(Gowda)らの米国特許第5,920,274号（1999年7月6日発行）は、非均一のA/D変換を用いた並列の列ADC構造を説明している。一方、メリル(Merrill)らの米国特許第5,917,547号（1999年6月29日発行）は、アレイの出力における固定パターンノイズを減少させる、能動ピクセルセンサのセルアレイ用の２段階増幅器を説明している。
【００１３】
【発明が解決しようとする課題及び課題を解決するための手段】
本発明は、従来技術の前述の難点に対処する。本発明は、低電力、低ノイズ、そして一定のデータ速度を維持しながら最小のダイ領域を占めるアナログ出力経路を特徴とする、新規の電気的感知装置及び方法を提供する。製品の設計がADCを必要とする場合、本発明は出力経路において最小数のADCを確保し、これにより、デバイスの電力消費量及びスイッチングノイズが大幅に減少し、また、ダイ領域の面で顕著な利点が得られる。本発明の２段階のパイプライン構造は、この最小のADC構造を用いて高速のピクセル速度を維持する。
【００１４】
チップからのアナログ出力が望ましいデバイスにおいては、ADCを用いない２段階のパイプライン構造を実施することもできる。この実施における第１段階の増幅器からのパイプライン信号は、前述のものと同様の利点を実現する。
【００１５】
簡潔に述べると、１つの態様に従って、本発明は電気センサ装置に関する。この装置は、各々が、入射する外部刺激に応答して電気的指示を生成する変換器素子のアレイと、変換器素子のアレイに接続され、複数のデータバスラインによって複数の第２段階増幅器に電気的指示を転送する複数の第１段階増幅器と、外部刺激を示す出力を生成する複数の第２段階増幅器と、を含む。この装置において、各データバスラインは各転送の際に整定 (settle) するための所定の継続時間を必要とし、複数の第１段階増幅器は周期的にバスラインを駆動させる。これによって各データバスラインは少なくとも１度駆動され、２つの連続するバス駆動間の間隔は少なくとも所定の継続時間である。
【００１６】
本発明の他の態様によると、本発明は、入射する外部刺激に応答して各々が電気的指示を生成する変換器素子のアレイから電気信号を生成する方法に関する。この方法は、電気的指示を読み取って複数の第１段階増幅器に送るために変換器素子のアレイを第１の所定のシーケンスでサンプリングし、この電気的指示に対応するデータを第１段階増幅器から複数の第２段階増幅器に転送するために複数のデータバスラインを第２の所定のシーケンスで駆動させるステップを含み、各データバスラインは各転送毎に整定するための所定の継続時間を必要とする。この方法は外部刺激を示す電気信号を生成するステップを更に含み、各データバスラインはデータの転送のために少なくとも１度駆動され、連続する転送間の間隔は少なくとも所定の継続時間である。
【００１７】
【発明の実施の形態】
１つの実施の形態において、第１段階増幅器はセンサアレイの各列に１つ存在する。これらの第１段階増幅器は、好ましくは特殊なノイズ及び電力減少特性を有しながら、データをアレイからサンプリングする。データは第１段階増幅器によってバッファされ、遂にはパイプラインの態様でデータバスに入れられ（クロックインされ）、ここでデータは第２段階増幅器によってサンプリングされる。バスの各データラインは、個々の第２段階増幅器に結合されている。この第２の増幅器の段階はピッチによって制約されず、従って大きな駆動能力を有することができる。第２段階増幅器は、その他の第２段階増幅器がサンプリングをしている間にピクセルデータをADCに対して連続的に駆動させる。このパイプライン構造を用いると、初めのピクセルデータがADCに達するのにわずかな遅延が生じるが、それ以降は、新しいピクセルはクロック周期毎にADCに到達する。
【００１８】
図１を参照すると、本発明の実施の形態に従ったセンサアレイ及びアナログ出力経路のブロック図が示されている。センサアレイ10は、受動ピクセルセンサ(APS)の(s×t)マトリックス12（ここでsは行数であり、tは列数である）と、暗電流較正を提供するように必要に応じて保護されるセンサの他の任意の２つのマトリックス14及び16から構成される。アナログ出力経路20は、２段階パイプラインとして構成される２セットの増幅器22及び24と、最小数のアナログ−デジタル変換器(ADC)26とを含む。データバス28は、第１段階増幅器と第２段階増幅器とを接続している。データバス28は、長さの等しい複数のデータラインからなる。プログラマブルゲイン増幅器(PGA)30を、第２段階増幅器と各ADCとの間に必要に応じて含むことができる。ADCの好ましい数は１であるが、アレイを最小数のセクション（区画）に分割することにより、当該技術分野で公知であるいくつかの出力経路又はタップを他の実施の形態に従って本発明にそれぞれ用いることができる。デバイスから出力される前に、複数のタップを互いに多重送信して単一の出力を生成することができる。１つ以上のタップを用いるシステムに本発明を使用することは、当業者には明白であるはずであり、ここではその概要を詳しく述べない。
【００１９】
単一のADCは、各列に独自のADCが設けられた並列の列ADCのような他のスキームよりもはるかに小さなダイ領域を占める。更に、単一のADCは、このような回路の一行分よりもはるかに小さなスイッチングノイズを生じ、電力消費ははるかに小さい。単一のADCの使用の他の利点は、この回路によって取り込まれるあらゆるノイズが、センサから転送される全てのデータに対して生じることである。このことにより、このノイズを補正してチップから取り除くのが非常に簡単になる。
【００２０】
前述のように、単一のADCは通常の出力データ経路では障害を生じる。この問題を克服して所望のピクセル速度を維持するためには、データを迅速な速度でADCに提供することのできる高速構造が必要である。既知の技術を用いた場合、１個のピクセルは、次のピクセルがアクセスする前に、センサアレイからADCまで出力経路に沿って通過しなくてはならない。これは、非常に遅いプロセスである。本発明の実施の形態によると、出力経路を多数の段階に分割するパイプライン構造がADCの前に用いられる。従って、ピクセルのアクセス時間は時間的に多重化され、また、これらの段階の間で分割される。
【００２１】
アレイの各列は、列増幅器として既知である独自の第１段階増幅器を有する。列増幅器は、パイプラインの態様でデータバスに入れられる前に、後述する態様でピクセルデータをサンプリングし、これをバッファする。各増幅器が経る寄生キャパシタンスが等しくなるように、バスを含む個々のラインは長さが等しく、アレイの全体的な面に沿って延びている。各ラインは、個別の第２段階増幅器に結合されている。ピクセルデータが列増幅器においてバッファされると、ピクセルデータをパイプラインによってデータバスに送ることができる。第１のクロック周期では、第１の列からのピクセルデータが第１のデータバスラインに対して駆動される。第２のクロック周期では、第２の列からのピクセルデータが第２のデータバスラインに対して駆動され、同様のことが続き、遂にはデータは最終のデータバスラインに対して駆動される。データは、各データバスライン内に整定する（まとめる）のに一定の時間がかかり、この時点で、データを第２段階増幅器によってサンプリングする（読み取る）ことができる。第１のピクセルがデータバスラインからサンプリングされると、新しいピクセルをそのラインに配置することができる。これは、バスにおけるデータバスラインの数が整定時間及びクロック周期に依存することを意味する。例えば、駆動されたデータバスラインが特定のレベルで整定するのに420nsかかり、クロック周期が20nsである場合、21本のバスラインが必要である。この例で考えると、21番目の列からのピクセルデータが21番目のデータバスラインに対して駆動されると、次のクロック周期により、22番目の列からのピクセルデータが第１のデータバスラインに対して駆動される。これにより、22番目のクロック周期によって420nsを越える時間が経過し、第１のピクセルデータはデータバスラインにおいて整定され、第２段階増幅器によってサンプリングされる時間があるため、データに悪影響が及ぶことが防止される。
【００２２】
デバイスに含まれる余分の機能により、バスを構成するデータバスラインの数に更なる制約が加えられる場合があることに注意すべきである。例えば、サブサンプリングによって、単にデータ量が半分又は他の分数分だけ減少されるという事実のために、画像に対応するピクセルデータがチップから非常に迅速に送られることが可能になる。これにより画質が低下するが、このトレードオフは、画像をファインダーに提供するなど、いくつかの用途に対しては許容可能である。サブサンプリングを、本明細書において後述される広範囲のサンプリング技術、例えば感知素子の単一サンプリング、二重サンプリング又は相関二重サンプリングと混同してはならない。サブサンプリングはピクセルの一部分のサンプリングを指し、従ってチップから送られるデータの量は減少される。いくつかの例を詳しく後述する。
【００２３】
１つおきの列のみがサンプリングされ、関連するデータバスラインを駆動させることができる列のサブサンプリングをこのパイプラインスキームがサポートするには、データバスラインの数は奇数でなければならない。これは、新しいピクセルデータがラインに対して駆動される前に、各データバスラインが整定し、第２段階増幅器によってサンプリングされる時間を有することを確実にするためである。このプロセスは、先に説明したものと非常に類似している。第１のクロック周期では、第１の列が第１のデータバスラインに対して駆動される。第２のクロック周期では、第３の列が第３のデータバスラインに対して駆動され、同様のことが続く。例えば20など、偶数のデータバスラインが存在する場合、駆動されるデータバスラインのパターンは、1、3、5、7、…17、19、1、3、…であり、これは、初めのデータが整定する機会を与えられるかなり前に第１のデータバスラインが２回目として駆動されることを意味する。しかしながら、奇数のラインを用いた場合、駆動されるデータバスラインのパターンは、1、3、5、7、…17、19、21、2、4、6、…18、20、1、3、…であり、これは、第１のデータバスラインが22番目のクロック周期まで２回目として駆動されないことを意味する。これにより、整定と、第２段階増幅器によるサンプリングのための十分な時間が各ラインに与えられる。
【００２４】
１つおきの列をサンプリングする代わりに、n番目毎の列をサンプリングすることができ、nは他の実施の形態では３以上である。いくつかの用途では、この減少された解像度は許容可能であり、その速度はこのような不利な点よりも勝る場合がある。適切な用語がないため、本明細書ではこれらのサブサンプリング技術を「ファインダーモード」と呼ぶ。データバスラインの合計数は、下記の２つの要因によって指示される。
(1)データバスラインの最小数は、単一のデータバスラインの整定時間をクロック周期で割ることによって設定される。
(2)データバスラインの正確な数は、必要とされるサブサンプリングのタイプに依存する。データバスラインの数＝p*m+1≧整定時間／クロック周期である。式中、pは正の整数であり、m番目毎の列がサンプリングされる。
例えば、１つのデータバスラインの整定時間が420nsであり、クロック周期が20nsである場合、６番目毎の列は、データバスラインの数＝6m+1≧420ns/20nsに従ってサンプリングされ、従ってp=4であり、25本のデータバスラインが必要である。
【００２５】
第２段階増幅器からのデータは、連続的にクロックアウト（退出）される。最後の第２段階増幅器がクロックアウトされる頃には、新しいデータが最初の第２段階増幅器によって送られる準備ができている。第２段階増幅器とADC又は任意のPDAとの間のデータラインは非常に短く、従って寄生キャパシタンスが小さい。更に、第２段階増幅器はピッチによって制約されないため、大きな電流駆動能力を有する。これは、１つの第２段階増幅器からADC又はPGAに対してデータを駆動させるのに１つのクロック周期のみが必要であることを意味している。従って、新しいピクセルデータが、各クロック周期毎にADC又はPDAに提供される。
【００２６】
本明細書の説明が、主にADCを含む実施の形態に関連していることに注意すべきである。いくつかの場合ではアナログ出力信号が望まれており、ADCを使用しないセンサを設計することができることは、当業者には明らかなはずである。更に別の例では、センサはADCを含むことができるが、アナログ及び／又はデジタル出力を選択的に提供することができる。
【００２７】
全てのデータが第２段階に達するまで全ての列増幅器が実行可能状態のままであれば、パイプライン処理は大量の電力を消費しうる。しかしながら、本発明の他の実施の形態によると、列増幅器の電流消費量は、データがサンプリングされてバッファされると減少される。列からのデータをデータバスに対して駆動させる時に、電流消費量は駆動能力を高めるように増加される。図２は、列増幅器の電流駆動能力を減少させる１つの可能な構成を示している。この実施の形態によると、増幅器の電源は、２つの並列分岐で構成される３つのトランジスタからなる。第１の分岐はトランジスタT8からなり、第２の分岐は直列のトランジスタT9及びT10からなる。T8及びT9は電源としてバイアスされており、T9はT8よりもかなり幅広である（即ち、T8よりも大きな駆動力を有する）。T10はスイッチのように作用し、オフの際は増幅器はバイアスされたままであるが駆動能力が小さくなる。
【００２８】
第１段階増幅器は、ピクセルデータをサンプリングし、これをバッファする機能を果たす。利用可能な増幅器構成のタイプは沢山ある。この特定の用途に最も一般的に用いられているもののうちの２つは、ソースフォロワと差動増幅器である。ソースフォロワは、速度の点で有利であるが、列間に一貫したゲインがない。また、ソースフォロワは、差動増幅器の有する電力消費量の有利な点を提供しない。これらのタイプの増幅器のいずれかを用いた、単一サンプリング、二重サンプリング、及び相関二重サンプリングを含む多数のサンプリング技術が一般的に使用されている。単一サンプリングは、積分時間の終わりにピクセルを読み出すことに関連する。二重サンプリングは、積分の終わりにおける信号と次のリセットレベルでの信号との間の差を生じる。この技術は、局所的な単一経路におけるあらゆる非均一性を抑えることができる。相関二重サンプリングは、積分の終わりにおける信号と、積分前のそのリセットレベルにおける信号との差をとる。これらの技術及び増幅器回路はいずれも、本発明のパイプライン出力経路と共に使用することができる。
【００２９】
高解像度は、大きなセンサアレイ及び／又は小さなピクセルを必要とする。小さなピクセルサイズにより、列増幅器がピッチによって制約される。これによって駆動能力が実質的に制限され、処理のばらつきの生じる可能性が高くなる。処理のばらつきにより、列増幅器において（差動増幅器構造に対する）非均一なDCオフセット及びゲインが生じる。これらの非均一性により、固定パターンノイズとして知られる、時間変化のないオフセットパターンが画像に形成されうる。高品質の画像を形成するために、このパターンは、基準画像を減じることによって取り除かれるべきである。この減算処理は、二重サンプリングなどの読み出し技術、又は画像と同様のサイズのメモリを必要とする信号処理技術を用いることによって実行することができる。本発明の他の好適な実施の形態は、これらの問題を補償するために一定の第１段階増幅器を用いる。
【００３０】
本発明のこの好適な実施の形態は、図３に詳細が示される差動列増幅器を用いた二重サンプリングを使用している。図３では、トランジスタT2、T3、及びT4が列のラインBLと接地との間に直列で接続されており、セルのソースフォロワ用の電源として機能する。T3及びT4のゲートは基準電圧V1及びV2にそれぞれ結合されており、T2のゲートは後述する遅延列アドレス信号(Cadd)に結合されている。列アクセストランジスタT1及びコンデンサC1は、列のラインBlと、演算増幅器（オペアンプ）30の反転入力部との間に直列で接続されている。T1のゲートは列アドレス信号CAに結合されている。演算増幅器30は、コンデンサC2並びにトランジスタT5、T6、及びT7からなる負のフィードバックループに接続されている。
【００３１】
積分時間に対する各ピクセルの光ダイオードの電圧曲線が図４に示されている。第１のサンプルは曲線上のA点で取られ、これは、光学刺激に対する応答のために光ダイオードによって放電された電圧を表している。セルがリセットされてから、第２のサンプルがB点で取られている。重要なのは、セルの光応答ではなく、リセットされたクロックのフィードスルーによって生じる電圧降下である。
【００３２】
第１のサンプルの際、T5は高レベルのCRSTによってオンにされ、T6はDSの小さい値によってオフにされ、T7はCOLFPNの大きな値によってオンにされる。従って、列アクセストランジスタT1がオンにされると、ピクセルデータに比例する電荷がC1に蓄積され、演算増幅器のDCオフセット電圧に比例する電荷がC2に蓄積される。この時点で、T5及びT7はCRST及びCOLFPNが小さくなることによってオフにされ、セルの行がリセットされる。いったんこの状態になると、T6はDSが大きくなることによりオンにされる。これにより、AとBとの間の差に相当する電圧が、C1の両側にかかる。この時点で、CAが小さくなり、列アクセストランジスタT1がオフにされる。T2、T3、及びT4からなる電源がオンのままである場合、列のラインに生じる低電圧により、T1でサブスレッショルドリーク（しきい値電圧未満でのリーク）が生じうる。これを補償するために、T2はCaddによってオフにされる。しかしながら、T1の前にT2をオフにすることによっても、列のラインがセルによって止められるため、C1の両側にかかる電圧に影響を及ぼしうる。従って、CaddはCAの遅延したものでなくてはならない。
【００３３】
AとBとの間の差に比例する電圧は、増幅器によってバッファされる。この差をとることで、非均一のセンサアレイ又はセルにおけるクロックフィードスルーによって生じるあらゆるノイズが取り除かれる。C2に蓄積された電荷は、演算増幅器のDCオフセット電圧の影響を取り除く。そして、増幅器の出力電圧は、第１段階増幅器及び第２段階増幅器に接続するデータバスに連続的に入れられる。列増幅器はデータラインを駆動する一方で、比較的大きな電流駆動能力を必要とする。しかしながら、データがクロックアウトされる前に、増幅器の電流駆動能力を減少させることができる。これにより、大量の電力が節約される。そして、データラインを駆動させるために増幅器が選択される際に、電流駆動能力を再び増加させることができる。
【００３４】
本発明の他の可能な実施の形態は、第２段階増幅器周辺に関連する。ここでもまた、ソースフォロワ、差動増幅器、又は多数の増幅回路を用いて、パイプライン出力経路の動作に影響を及ぼすことなくこれらの実施の形態を実施することができる。好適な実施の形態は、図５に示されるような差動増幅器であり、これは、ピクセルデータを、内部で生成されるか又は外部から提供される黒レベル信号などの基準電圧と比較する。これにより、第２段階増幅器は、センサアレイの暗電流の影響を必要に応じて補償することができる。暗電流は、ピクセルによる光電子の変換によって生じる電子との区別が不可能な、不純物、材料の境界、及びプロトン照射から生じる電子が、センサアレイにおいて余剰に生成された結果、生じるものである。あいにく、暗電流はアレイにわたって均一に分配されておらず、これにより、画像においてオフセットの原因となるものが更に生じてしまう。二重サンプリングでは暗電流を補正することはできない。唯一の有効な技術は、ピクセルデータから基準黒信号レベルを減じることである。従って、暗電流補正を組み込んだこの実施の形態は、高品質の画像を形成するのに非常に有益である。
【００３５】
暗電流補正は第２段階増幅器に関連して詳しく説明されているが、前述のものと同様のいくつかの補償構造を、第１の増幅器段階を含むいずれの段階にも用いることができることに注意すべきである。実際に、図３に示される第１段階増幅器は、Vrefが印加される差動増幅器を含んでいる。黒レベル信号を、Vrefとして使用されるあらゆる他の補償信号に組み込むことができる。
【００３６】
変換器素子のアレイからの電気信号の転送を必要とする他の実施可能なアプリケーションが沢山ある。これらは、ミクロ加工されたばねのアレイを含む圧力センサ、又は生物学的プロセスを電気信号に変換するバイオセンサを含みうる。
【図面の簡単な説明】
【図１】センサアレイ及びアナログ出力経路のブロック図である。
【図２】第１段階増幅器の回路図であり、低電力消費量モードと電流駆動モードとの間を切り替える第１段階増幅器の機能を示す図である。
【図３】第１段階増幅器の回路図である。
【図４】積分動作の際のセンサセルの電圧応答のグラフである。
【図５】第２段階増幅器の回路図であり、これはまた、第２段階増幅器とPGAとの間の多重送信を示す図である。
【符号の説明】
１０    センサアレイ
１２、１４、１６    マトリックス
２０    アナログ出力経路
２２    第１段階増幅器
２４    第２段階増幅器
２６    アナログ−デジタル変換器(ADC)
２８    データバス
３０    プログラマブルゲイン増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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