(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＯＮＯ膜と、
該ＯＮＯ膜上に形成された第１のゲートと、
該第１のゲートの対向する側部の前記半導体基板表面に形成されたソースおよびドレインと、
前記半導体基板上に形成される第２のゲートとを有し、
前記第１のゲートは、印加されるゲート電圧に応じて前記半導体基板の直下の領域に選択的に反転層を形成し、
該第２のゲートは前記１ゲートの前記対向する側部以外の側部に形成され、印加されるコントロール電圧に応じて自身の直下の半導体基板領域に蓄積状態領域を形成するとともに前記蓄積状態領域と前記反転層との間に空乏層を形成するためのサイドゲートであり、前記空乏層の広がりにより前記反転層幅が調整され、前記反転層と前記ＯＮＯ膜との間での電荷移動により前記ＯＮＯ膜の蓄積電荷量を調整する、半導体装置。
【請求項２】
前記第１のゲートの下であって、前記ソースと前記ドレインの間にチャネルを具備し、
前記サイドゲートが前記チャネルの横部に形成される、請求項１記載の半導体装置。
【請求項３】
前記サイドゲートと前記半導体基板の間に、絶縁膜を備える、請求項１または２記載の半導体装置。
【請求項４】
前記サイドゲートに印加する電圧に応じて、前記ＯＮＯ膜、前記第１のゲート、前記ソース及び前記ドレインを含むトランジスタの電気的特性を不揮発的に変更することができる、請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記トランジスタの電気的特性の不揮発的な変更は、前記ＯＮＯ膜の窒化膜であるＮ膜中に電荷蓄積領域を形成することにより行う、請求項４記載の半導体装置。
【請求項６】
前記トランジスタの電気的特性は、トランジスタの閾値電圧とドレイン電流の少なくも一方である、請求項４または５記載の半導体装置。
【請求項７】
前記ＯＮＯ膜に電荷が蓄積されている、請求項１から４のいずれか一項記載の半導体装置。
【請求項８】
半導体基板上にソース、ドレイン、電荷蓄積層を有する絶縁膜、前記絶縁膜上のゲート、および前記ゲートのチャネル幅方向の側部に配置されるサイドゲートを有するトランジスタを形成する工程と、
前記ゲートおよびサイドゲートに電圧を印加することにより、前記半導体基板表面の前記ゲート下に反転層を形成し、前記再度ゲート下に蓄積状態領域を形成するとともに前記蓄積状態領域と前記反転層との間に空乏層を形成して前記反転層の幅を調整し、前記反転層と前記絶縁膜との間の電荷の移動により前記絶縁膜の電荷蓄積層の電荷蓄積量を制御して前記トランジスタの電気的特性を電気的かつ不揮発的に変更し調整する工程と、を備えた半導体装置の製造方法。
【請求項９】
前記トランジスタの電気的特性を電気的かつ不揮発的に変更し調整する工程が、
前記トランジスタの電気的特性を確認する工程と、
前記トランジスタの電気的特性が所望の特性か判断する工程と、
前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタの電気的特性の電気的かつ不揮発的な変更を行う工程と、を備えた請求項８記載の半導体装置の製造方法。
【請求項１０】
前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一方である、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記トランジスタの電気的特性を電気的かつ不揮発的に変更する工程は、前記トランジスタに含まれる前記絶縁膜の電荷蓄積層内の電荷蓄積領域をプログラム又は消去する工程とを含む、請求項８記載の半導体装置の製造方法。
【請求項１２】
トランジスタの電気的特性を確認するステップと、
前記トランジスタの電気的特性が所望の特性か判断するステップと、
前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタのチャネルの近傍に設けられたサイドゲートおよび前記チャネル上に形成されるゲートに電圧を印加することにより、前記サイドゲート下に蓄積状態領域を形成するとともに前記ゲート下に反転層を形成しかつ前記蓄積状態領域と前記反転層との間の空乏層を形成して前記反転層の幅を調整し、前記幅が調整された反転層と前記ゲート下に形成される絶縁膜の電荷蓄積層の電荷蓄積量を調整して、前記トランジスタの電気的特性を電気的かつ不揮発的に変更するステップと、
を備えた半導体装置の制御方法。
【請求項１３】
前記絶縁膜はＯＮＯ膜であり、前記電荷蓄積層は前記ＯＮＯ膜の窒化シリコン膜であるN膜であり、前記トランジスタの電気的特性の電気的かつ不揮発的な変更は、前記窒化膜に電荷蓄積領域を形成することにより行う、請求項１２記載の半導体装置の制御方法。
【請求項１４】
前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一方である、請求項１２または１３記載の半導体装置の制御方法。
【請求項１５】
前記トランジスタの電気的特性を電気的かつ不揮発的に変更するステップは、前記ＯＮＯ膜内の電荷蓄積領域をプログラム又は消去するステップを含む、請求項１２記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にトランジスタの電気的特性を所望の特性に不揮発的に変更できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、アナログ回路やデジタル回路を組み込んだ半導体装置（ＩＣ）は家電製品、通信製品等、あらゆるエレクトロニクス製品に使用され、エレクトロニクス産業の飛躍の中核を担っている。エレクトロニクス産業の日進月歩の中、日々、新しい回路を組み込んだＩＣが開発され製造されている。新しいＩＣの開発は、まず、回路シュミレーション等を行い所望の特性を得るべく回路設計を行う。次に、レチクル等のマスクを作製し、プロセス工場でＩＣの試作を行う。試作されたＩＣの電気的特性が所望の値に達すれば、製造を開始するといったステップで進められる。【０００３】
一方、不揮発性メモリとしてフラッシュメモリが広く用いられている。ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。ＯＮＯ膜を有するフラッシュメモリとしては、例えば特許文献1に開示されている。ＯＮＯ膜を有するフラッシュメモリは、窒化シリコン膜に電荷を蓄積させることによりデータを書き込む。蓄積された電荷によりトランジスタの閾値電圧が不揮発的に変更される。データの読み取りは、閾値電圧を読み取ることにより行われる。また、データの消去は、蓄積された電荷を抜き取ることにより行う。
【０００４】
【特許文献１】米国特許第６０１１７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＩＣの開発においては、試作したＩＣの電気的特性が所望の値に達しないことがあると、再度レチクルパターンを設計し、レチクル等を作製し、ＩＣを試作する必要がある。このようなフィードバックが必要であると、ＩＣの開発製造に費やされる時間や金銭と言った経営資源への負担は非常に大きいものである。特に、製造する生涯所要が小さな顧客向けのカスタムＩＣにおいては、開発に費やされる経営資源は無視できない。さらに、アナログ回路においては、デジタル回路ほど回路シュミレータの精度が高くない。このため、製造工程におけるゲート長といった寸法やイオン注入条件等の揺らぎを考慮して開発するために、数回の試作を行うことがある。【０００６】
例えば、ウェーハやチップ上に製品を作成した後、配線等を切断することにより、回路特性を所望の値にすることは可能である。しかし、配線の切断はレーザー等を使用するため切断には時間がかかる。また、破壊的な手段であり、例えば回路特性を変更しすぎた場合、元の回路特性に戻すことはできない。【０００７】
本発明は、非破壊的な手段で不揮発的に、所望の回路特性を得ることができ、ＩＣ開発のための試作回数を減らすことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板上に形成されたＯＮＯ膜と、該ＯＮＯ膜上に形成された第１のゲートと、該第１のゲートの対向する側部に形成されたソースおよびドレインと、第２のゲートとを有し、該第２のゲートは前記１ゲートの前記対向する側部以外の側部に形成されたサイドゲートである半導体装置である。本発明によれば、トランジスタの閾値電圧やドレイン電流といった電気的特性を、不揮発的に変更することができる。これにより、前記トランジスタを有する回路を、所望の回路特性とすることができる。これにより、ＩＣ開発のための試作回数を減らすことが可能な半導体装置を提供することが可能となる。【０００９】
上記半導体装置において、前記第１ゲートの下であって、前記ソースと前記ドレインの間にチャネルを具備し、前記サイドゲートが前記チャネルの横部に形成された構成とすることができる。本発明によれば、サイドゲートに印加される電圧によって、チャネル幅が変更され、トランジスタの閾値電圧やドレイン電流といった電気的特性を、不揮発的に変更することができる。【００１０】
また、前記サイドゲートと前記半導体基板の間に、絶縁膜を備える構成とすることができる。本発明によれば、サイドゲート電圧を印加することにより、半導体基板内に電荷蓄積領域を形成することができる。【００１１】
前記サイドゲートに印加する電圧に応じて、前記ＯＮＯ膜、前記第１のゲート、前記ソース及び前記ドレインを含むトランジスタの電気的特性を電気的かつ不揮発的に変更することができる構成とすることができる。本発明によれば、前記トランジスタを有する回路を、所望の回路特性とすることができる。【００１２】
前記トランジスタの電気的特性の不揮発的な変更は、前記ＯＮＯ膜中に電荷蓄積領域を形成することにより行う構成とすることができる。本発明によれば、ＯＮＯ膜に電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的に変更することができる。【００１３】
前記トランジスタの電気的特性は例えば、トランジスタの閾値電圧とドレイン電流の少なくも一方である。本発明によれば、所定のトランジスタの閾値電圧とドレイン電流の少なくも一方を不揮発的に変更することで、前記トランジスタを有する回路を、所望の回路特性とすることができる。【００１４】
上記半導体装置は、前記ＯＮＯ膜に電荷が蓄積されている構成とすることができる。本発明によれば、ＯＮＯ膜に電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的に変更することができる。【００１５】
本発明は、半導体基板上にトランジスタを形成する工程と、前記トランジスタの電気的特性を不揮発的に変更し調整する工程と、を備えた半導体装置の製造方法である。本発明によれば、トランジスタを形成後、トランジスタを有する回路が所望の回路特性でなかった場合も、所定のトランジスタの電気的特性を不揮発的に変更することにより、所望の回路特性とすることができる。【００１６】
本発明は、前記トランジスタの電気的特性を不揮発的に変更し調整する工程が、前記トランジスタの電気的特性を確認する工程と、前記トランジスタの電気的特性が所望の特性か判断する工程と、前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタの電気的特性の変更を行う工程と、を備えた半導体装置の製造方法である。本発明によれば、所定のトランジスタの電気的特性をより確実に所望の値とすることができる。【００１７】
本発明は、前記トランジスタの電気的特性の不揮発的な変更は、前記ＯＮＯ膜中に電荷蓄積領域を形成することにより行う半導体装置の製造方法である。本発明によれば、ＯＮＯ膜に電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的に変更することができる。【００１８】
本発明は、前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一方である半導体装置の製造方法である。本発明によれば、所定のトランジスタの閾値電圧とドレイン電流の少なくも一方を不揮発的に変更することで、前記トランジスタを有する回路を、所望の回路特性とすることができる。【００１９】
前記トランジスタの電気的特性を電気的かつ不揮発的に変更する工程は、前記トランジスタのチャネルの幅を電気的に制御する工程と、前記トランジスタに含まれるＯＮＯ膜内の電荷蓄積領域をプログラム又は消去する工程とを含む構成とすることができる。この場合、前記トランジスタのチャネルの幅を電気的に制御する工程は、前記チャネルの近傍に設けられたサイドゲートに電圧を印加する工程を含む構成とすることができる。【００２０】
本発明は、トランジスタの電気的特性を確認するステップと、前記トランジスタの電気的特性が所望の特性か判断するステップと、前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタの電気的特性を不揮発的に変更するステップと、を備えた半導体装置の制御方法である。本発明によれば、トランジスタを形成後、トランジスタを有する回路が所望の回路特性でなかった場合も、所定のトランジスタの電気的特性を不揮発的に変更することにより、所望の回路特性とすることができる。【００２１】
前記トランジスタの電気的特性の不揮発的な変更は、ＯＮＯ膜中に電荷蓄積領域を形成することにより行う構成とすることができる。本発明によれば、ＯＮＯ膜に電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的に変更することができる。【００２２】
前記トランジスタの電気的特性は例えば、閾値電圧とドレイン電流の少なくとも一方である。本発明によれば、所定のトランジスタの閾値電圧とドレイン電流の少なくも一方を不揮発的に変更することで、前記トランジスタを有する回路を、所望の回路特性とすることができる。【００２３】
上記制御方法において、  前記トランジスタの電気的特性を電気的かつ不揮発的に変更するステップは、前記トランジスタのチャネルの幅を電気的に制御するステップと、前記トランジスタに含まれるＯＮＯ膜内の電荷蓄積領域をプログラム又は消去するステップとを含む構成とすることができる。この場合、前記トランジスタのチャネルの幅を電気的に制御するステップは、前記チャネルの近傍に設けられたサイドゲートに電圧を印加するステップを含む構成とすることができる。
【発明の効果】
【００２４】
本発明によれば、トランジスタの閾値電圧やドレイン電流等の電気的特性を、非破壊的な手段で不揮発的に変更することができる。これにより、前記トランジスタを有する回路を所望の回路特性とすることができる。これにより、ＩＣ開発のための試作回数を減らすことが可能な半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】図1は実施例１のケース１のプログラム前後におけるトランジスタ特性を示した図である。
【図２】図２は本発明に係るトランジスタを使用した回路構成を示す図である。
【図３】図３は実施例１の構成を示した図である。
【図４】図４は実施例１の製造工程を示した断面図（その１）である。
【図５】図５は実施例１の製造工程を示した断面図（その２）である。
【図６】図６は実施例１のサイドゲートからゲート下方向に至る座標Ｘを示した図である。
【図７】図７は実施例１のサイドゲートからゲート下方向に至る座標Ｘのシリコン表面ポテンシャルを示した図である
【図８】図８は実施例１のケース１のプログラム動作を説明するための図（その１）である。
【図９】図９は実施例１のケース１のプログラム動作を説明するための図（その２）である。
【図１０】図１０は実施例１のケース１のプログラム動作を説明するための図（その３）である。
【図１１】図１１は実施例１のケース１の通常動作を説明するための図である。
【図１２】図１２は実施例１のケース２のプログラム動作を説明するための図（その１）である。
【図１３】図１３は実施例１のケース２のプログラム動作を説明するための図（その２）である。
【図１４】図１４実施例１のケース２のプログラム動作を説明するための図（その３）である。
【図１５】図１５実施例１のケース２の通常動作を説明するための図である。
【図１６】図１６実施例１のケース２のプログラム前後におけるトランジスタ特性を示した図である。
【図１７】図１７は実施例２の回路構成を示した図である。
【図１８】図１８は実施例２の調整工程のフローチャートである。
【図１９】図１９は実施例２の調整工程のタイミングチャートである。
【発明を実施するための最良の形態】
【００２６】
本発明に係るトランジスタは、トランジスタの閾値電圧やドレイン電流といった特性を不揮発的に変更することができる。本明細書では、トランジスタの電気的特性を不揮発的に変更することを「プログラム」、元のトランジスタの電気的特性に戻すことを「消去」と記載する。【００２７】
図１は本発明に係るトランジスタのドレイン電流を不揮発的に変更（プログラム）した例である。横軸がゲート電圧Ｖｇ、縦軸がドレイン電流Ｉｄｓである。プログラム後は、同じ閾値電圧でありながらドレイン電流が小さくなる。ゲートに同じ振幅のゲート電圧が入力された場合、プログラム後はプログラム前にくらべ、ドレイン電流出力の振幅が小さくなる。【００２８】
例えば、図２に示す回路は、前述のトランジスタのソースに抵抗Ｒａが接続され接地されている。ゲートに入力電圧Ｖｉｎ、ドレインにＶｄを印加すると、出力電圧ＶｏｕｔとしてＩｄｓ×Ｒａが出力する回路である。図２の回路において、トランジスタに図１のようにドレイン電流を変更するプログラムを行うことにより、同じ入力電圧Ｖｉｎであっても、出力電圧Ｖｏｕｔを変更することができる。このように、本発明に係るトランジスタを用いれば、トランジスタの電気的特性を不揮発的に変更でき、その結果、回路特性を不揮発的に変更することができる。
【実施例１】
【００２９】
実施例１は特性を不揮発的に変更できるトランジスタの例である。図３は実施例１に係るトランジスタの構造を示す。図３（ａ）は上視図（保護膜、配線、層間絶縁膜、側壁、ＯＮＯ膜は図示していない）、図３（ｂ）はＡ−Ａ´断面図（保護膜、配線、層間絶縁膜は図示していない）、図３（ｃ）はＢ−Ｂ´断面図（保護膜、配線、層間絶縁膜は図示していない）である。Ｐ型シリコン半導体基板１５（または、半導体基板に形成されたＰ型領域）上に、ＯＮＯ膜１７として、トンネル酸化膜１８、トラップ層２０、トップ酸化層２２が形成されている。ＯＮＯ膜１７上にゲート１４（第１のゲート）が形成されている。ゲート１４（第１のゲート）の対向する側部（両側）にはソース１０とドレイン１２が形成されている。ゲート１４（第１のゲート）の下であって、ソース１０とドレイン１２の間にはチャネル(図示せず)が形成される。サイドゲート１６（第２のゲート）は、ゲート１４（第１のゲート）の対向する側部以外の側部に形成されている。つまり、サイドゲート１６は、チャネルの横部に形成されている。また、サイドゲート１６のゲート１４（第１のゲート）および半導体基板１５の間には絶縁膜２４ａが形成されている。さらに、サイドゲート１６に相対する側に側壁２４が形成されている。ソース１０、ドレイン１２、ゲート１４はそれぞれコンタクトホール３０、３２、３４により上部配線に接続されている。【００３０】
図４および図５を用い、実施例１の製造方法について説明する。図４は図３におけるＡ−Ａ´の断面に相当し、図５はＢ−Ｂ´の断面に相当する。図４（ａ）において、Ｐ型シリコン半導体基板１５上に、ＯＮＯ膜１７として、７ｎｍ厚の酸化シリコン膜であるトンネル酸化膜１８をＣＶＤ法または熱酸化を用い、１０ｎｍ厚の窒化シリコン膜であるトラップ層２０をＣＶＤ法を用い、１０ｎｍ厚の酸化シリコン膜であるトップ酸化膜層２２をＣＶＤ法または熱酸化により積層する。半導体基板１５中の所定領域に、例えば砒素をイオン注入し熱処理することにより、ソース１０、ドレイン１２を形成する。【００３１】
図４（ｂ）において、例えば膜厚１２０ｎｍで燐をドープした多結晶シリコンを形成する。その後、所定の領域をエッチングして、ゲート１４を形成する。【００３２】
図５（ａ）において、ゲート１４をマスクにＯＮＯ膜１７をエッチングする。全面に例えば２０ｎｍ厚の窒化シリコン膜、９０ｎｍ厚の酸化シリコン膜をＣＶＤ法により形成し、全面をエッチングする。これにより、ゲート１４とＯＮＯ膜１７の側部に窒化シリコンである絶縁膜２４ａおよび酸化シリコン膜２４ｂからなる側壁２４を形成する。【００３３】
図５（ｂ）において、層間絶縁膜２６として、例えば１５００ｎｍ厚のＢＰＳＧ（Boro Phospho Silicated Glass）等の酸化シリコン膜を形成する。所定領域の層間絶縁膜２６をエッチングし、サイドゲート用の孔を形成する。このときのエッチングは、酸化シリコン膜と窒化シリコン膜で選択比を持たせることにより、窒化シリコン膜である絶縁膜２４ａ上で停止させることができる。さらに、ソース１０、ドレイン１２、ゲート１４と配線を接続するコンタクトホール３０、３２、３４を同時に形成することができる。コンタクトホール３０、３２、３４下には窒化シリコン膜が存在しないため、ソース１０、ドレイン１２、ゲート１４表面に達するコンタクトホールを形成することができる。【００３４】
図５（ｃ）において、バリア金属として、例えば１５ｎｍ厚のＴｉＮ膜、４０ｎｍ厚のＴｉ膜をスパッタ法にて形成する。バリア金属上に、例えば４００ｎｍ厚のタングステンをＣＶＤ法により形成する。ＣＭＰ法により平坦化し、サイドゲート１６を形成する。このときコンタクトホール３０、３２、３４も同時に形成される。サイドゲート１６は窒化シリコン膜である絶縁膜２４ａを挟み、半導体基板１５上に形成される。【００３５】
図５（ｄ）において、例えばアルミニウムを用い、配線２８を形成する。保護膜（図示せず）を形成し、実施例１に係るトランジスタが完成する。【００３６】
次に、サイドゲートに所定電圧を印加したときに半導体基板１５内に生じる蓄積層４６、空乏層４４、チャネル（反転層）４２について説明する。図６は図３（ｃ）と同じ構成の断面図（左右は逆になっている）に蓄積層４６、空乏層４４、チャネル４２を模式的に描いた図である。ゲート１４に閾値電圧より大きい電圧Ｖｇを印加し、サイドゲート１６に所定の電圧を印加すると、サイドゲート１６直下の半導体基板１５内には蓄積層４６が形成され、ゲート１４直下にはチャネル（反転層）４２が形成される。蓄積層４６とチャネル（反転層）４２と間には空乏層４４が形成される。【００３７】
図７は横軸が図６のサイドゲート１６の中心を０とし、ゲート方向の座標Ｘを示している。横軸で、サイドゲートと記載した範囲がサイドゲート１６下の座標であることを示し、ゲートと記載した範囲がゲート１４下の座標であることを示す。縦軸は、座標Ｘのシリコン表面ポテンシャルを表している。ここで、シリコン表面ポテンシャルが０より小さいと座標Ｘには蓄積層４６が形成される。シリコン表面ポテンシャルがシリコンのバンドギャップの中心値φｂ以上であると、座標Ｘには反転層が形成される。反転層に電子が誘起されるとチャネル４２となる。シリコン表面ポテンシャルが０からφｂの間であると、座標Ｘは空乏層４２となる。【００３８】
ゲート１４に例えば３．３Ｖを印加し、サイドゲート１６に所定の電圧が印加された場合のシリコン表面のポテンシャルが図７中のポテンシャル曲線である。この場合、サイドゲート１６直下はほとんど蓄積層４６となっており、ゲート直下の約半分は空乏層４４、残り半分がチャネル（反転層）４２となっている。サイドゲート電圧をさらに印加した場合のポテンシャル曲線がサイドゲート電圧：高の破線である。ゲート直下の空乏層４４領域が延び、チャネル（反転層）４２が減少する。反対に、サイドゲート電圧を低くすると、ゲート１４直下の空乏層４４は小さくなり、チャネル（反転層）４２の領域が大きくなる。このように、サイドゲート電圧を変化させることにより、ゲート１４直下の空乏層４４の拡がりを制御し、チャネル４２の幅を制御することができる。【００３９】
実施例１に係るトランジスタの動作につき説明する。表１はプログラム、通常動作、消去時の各端子の例を示す。プログラムはサイドゲートにＶｓｇとして、所定の電圧を印加し、ゲート、ソースにそれぞれ３．３Ｖ、１．５Ｖを印加する。通常動作時は、ゲート、ドレインにそれぞれ１．５Ｖ、０．７Ｖが印加される。消去時はゲートに−５Ｖが印加される。以下、各動作につき説明する。なお、オフとは接地されていることを示す。まず、トランジスタのドレイン電流を不揮発的に変更する場合（ケース１）のプログラムについて説明する。【００４０】
【表１】
0004903687.tif 000002
【００４１】
図８から図１０は図３と同じ構成図に蓄積層４６a、空乏層４４ａ、チャネル４２ａ，４２ｂおよび電荷蓄積領域４０ａを模式的に描いた図である。ソース１０、ドレイン１２およびゲート１４をオフし、サイドゲート１６をオンし所定の電圧を印加する。これにより、前述したように、サイドゲート１６周辺の半導体基板１５中に蓄積層４６ａが形成される。【００４２】
次に、図９において、サイドゲート１６に所定の電圧を印加した状態で、ソース１０とゲート１４をオンにし、例えば１．５Ｖと３．３Ｖをそれぞれ印加する。これにより、ゲート１４直下の半導体基板１５中には、サイドゲート１６側に空乏層４４ａ、サイドゲート１６と反対側にチャネル４２ａが形成される。チャネル４２ａ内で生じたホットエレクトロンが、ゲート１４直下のソース１０側のトラップ層２０に蓄積され、電荷蓄積領域４０ａが形成される。【００４３】
次に、図１０において、ソース１０、ドレイン１２、ゲート１４、サイドゲート１６がオフされ、半導体基板１５中に形成されていた蓄積層４６ａ、空乏層４４ａ、チャネル４２ａは消滅する。トラップ層２０内に形成された電荷蓄積領域４０ａは、周囲を酸化シリコン膜であるトンネル酸化膜１８、トップ酸化膜２２で囲まれており、不揮発的に電荷を維持する。これによりケース１のプログラムが終了する。【００４４】
ケース１のプログラム後のトランジスタの通常動作につき説明する。図１１０は通常動作時のトランジスタを示す図である。図１１（ａ）は上視図、図１１（ｂ）はＡ−Ａ´断面図、図１１（ｃ）はＢ−Ｂ´断面図、図１１（ｄ）はＣ−Ｃ´断面図を示し、チャネル４２ｂおよび電荷蓄積領域４０ａが模式的に描かれている。ソース１０とサイドゲート１６はオフされ、ドレイン１２およびゲート１４はオンし、例えば、０．７Ｖおよび１．５Ｖがそれぞれ印加される。このとき、図１１（ｄ）のように、ゲート１４直下のサイドゲート１６側にはソース１０とドレイン１２間にチャネル４２ｂが形成される。しかし、ゲート１４直下のサイドゲート１６と反対側は、図１１（ｂ）のようにチャネルが形成されない。これは、ソース側に電荷蓄積領域４０ａが形成されているためである。【００４５】
したがって、チャネルの幅Ｗは電荷蓄積領域４０ａの分、狭くなる。ドレイン電流Ｉｄｓは（Ｗ／Ｌ）×（Ｖｇ-Ｖｔ）Ｖｄに比例する。ここで、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇはゲート電圧、Ｖｄはドレイン電流、Ｖｔは閾値電圧である。ケース１のプログラム前後で、Ｗが小さくなるため、ドレイン電流Ｉｄｓは、図１のように、閾値電圧は変わらず、ゲート電圧に対する傾きが小さくなる。【００４６】
以上のように、ケース１のプログラム時にサイドゲートに印加する電圧を制御することにより、電荷蓄積領域４０を所望の幅とすることができる。電荷蓄積領域４０は不揮発的に維持される。その後、トランジスタを動作させたときは、電荷蓄積領域４０の真下にはチャネル４２は形成されない。このため、チャネル幅Ｗがプログラム前より狭くなり、ドレイン電流Ｉｄｓは小さくなる。このように、ドレイン電流Ｉｄｓを不揮発的に変更することができる。【００４７】
次に、トランジスタの閾値電圧を不揮発的に変更する場合（ケース２）のプログラムについて図１２から図１４を用い説明する。【００４８】
図１２は図８と同様の図である。ソース１０、ドレイン１２、ゲート１４およびサイドゲート１６をオフしている。サイドゲート１６をオフしているため、図８で説明したような蓄積層４６は形成されない。【００４９】
次に、図１３において、ソース１０とゲート１４をオンにし、例えば１．５Ｖと３．３Ｖをそれぞれ印加する。これにより、ゲート１４直下全面にチャネル４２ｃが形成される。チャネル４２ｃ内で生じたホットエレクトロンが、ゲート１４直下のソース１０側のトラップ層２０に蓄積され、電荷蓄積領域４０ｃが形成される。蓄積される電荷量は、時間によって制御できる。【００５０】
次に、図１４において、ソース１０、ドレイン１２、ゲート１４およびサイドゲート１６がオフされ、半導体基板１５中に形成されていたチャネル４２ｃは消滅する。トラップ層２０内に形成された電荷蓄積領域４０ｃは、不揮発的に電荷を維持する。これによりケース２のプログラムが終了する。【００５１】
ケース２のプログラム後の通常動作につき説明する。図１５は通常動作時のトランジスタを示す図である。図１５（ａ）は上視図、図１５（ｂ）はＡ−Ａ´断面図、図１５（ｃ）はＢ−Ｂ´断面図、図１５（ｄ）はＣ−Ｃ´断面図を示す。ソース１０とサイドゲート１６はオフされ、ドレイン１２およびゲート１４はオンし、例えば、０．７Ｖおよび１．５Ｖがそれぞれ印加される。このとき、ゲート１４直下のソース１０とドレイン１２間にチャネル４２ｄが形成される。しかし、ソース１０側に形成された電荷蓄積領域４０ｃにより、プログラム前のトランジスタに比べ、ゲート電圧を大きく印加しないとチャネル４２ｄは形成されない。すなわち、閾値電圧Ｖｔｈが大きくなる。一方、チャネル４２ｄのチャネル幅は、ケース２のプログラムによっても変わらない。よって、ドレイン電流のゲート電圧に対する傾きは変わらない。図１６はケース２プログラム前後におけるドレイン電流Ｉｄｓとゲート電圧Ｖｇ特性を示している。閾値電圧はＶｔｈからＶｔｈ´と大きくなる。一方、ドレイン電流のゲート電圧に対する傾きは変わらない。【００５２】
以上のように、ケース２プログラム時に、電荷蓄積領域４０ｃをチャネル幅全体に形成することにより、トランジスタの閾値電圧を不揮発的に変更することができる。また、電荷蓄積層４０ｃに蓄積させる電荷量を調整することにより、所望の閾値電圧を得ることができる。【００５３】
次に、ケース1またはケース２の消去について説明する。例えば、ソース１０、ドレイン１２およびサイドゲート１６をオフし、ゲート１４をオンにし、−５Ｖを印加する。これにより、トンネル酸化膜１８にＦ−Ｎ（Fowler-Nordheim）トンネル電流が流れ、電荷蓄積領域４０の電荷が消滅する。これにより、トランジスタはプログラム前の状態に戻る。消去は、例えばホットホール方式を用いても行うことができる。【００５４】
ケース１およびケース２のプログラムにおいては、ドレイン電流と閾値電圧を独立に不揮発的に変更したが、ケース１とケース２のプログラムを組み合わせることにより、ドレイン電流と閾値電圧の両方を不揮発的に変更することもできる。【００５５】
以上説明したように、実施例１に係るトランジスタは、プログラムにより、閾値電圧とドレイン電流の少なくとも一方を非破壊で不揮発的に変更することができる。さらに、消去を行うことにより、元の電気的特性に戻すことができる。これらプログラム、消去は何度でも繰り返すことができる。実施例１に係るトランジスタをＩＣ内の回路の電気的特性を律する重要なトランジスタに用いることにより、回路の電気的特性を、所定の値に不揮発的に変更することができる。
【実施例２】
【００５６】
実施例２は実施例１に係るトランジスタを有するアナログ回路を備えた半導体装置の例である。図１７は実施例２の構成図である。実施例２は、アナログ回路部５０と、プログラム、消去を行う所定のトランジスタを特定する行デコーダ５２および列デコーダ５４と、行デコーダ５２および列デコーダ５４に所定のトランジスタのアドレスを供給するアドレスレジスタ５６を有する。さらに、トランジスタの電気的特性を読み出すセンスアンプ５８と、トランジスタの電気的特性を外部回路に出力するＩ／Ｏ（入出力回路）部６０を有する。外部接続回路６６は実施例２の外部に接続された回路であり、差動アンプ６２とサイドゲート電圧印加／コントロール部６４を有している。【００５７】
アナログ回路部５０内の所定のトランジスタの電気的特性を所望の値に電気的かつ不揮発的に変更し調整する工程（調整工程）について、ドレイン電流をプログラムする場合を例に説明する。図１８は、調整工程のフローチャートであり、図１９は所定のトランジスの各端子電圧のタイミングチャートを示す。【００５８】
まず、図１８のステップＳ７０において、所定のトランジスタのアドレスを設定する。具体的には、トランジスタのアドレスをアドレスレジスタ５６から行デコーダ５２、列デコーダ５４に供給し、行デコーダ５２、列デコーダ５４がトランジスタを特定する。このとき、図１９においては、全ての電圧はオフされている。【００５９】
次に、図１８のステップＳ７２にて、トランジスタの電気的特性の確認（測定）を行う。トランジスタの各端子は図１９の領域Ａのように、ゲート電圧、ドレイン電圧が印加される。センスアンプ５８がトランジスタの電気的特性を読み取り、Ｉ／Ｏ部６０より外部接続回路６６に出力する。【００６０】
次に、図１８のステップＳ７４にて、トランジスタの電気的特性が所望の特性か判断する。差動アンプ６２が参照電圧ＶｒｅｆｆとＩ／Ｏ部６０の差をサイドゲート電圧印加／コントロール部６４に出力し、サイドゲート電圧印加／コントロール部６４が所望の特性か判断する。トランジスタの全端子は図１９の領域Ｂのようにオフされる。【００６１】
所望の特性の場合は、ステップＳ７６に進み、調整工程は終了する。トランジスタの電気的特性が所望の特性でない場合は、ステップＳ７８に進む。ステップＳ７８では、サイドゲート電圧印加／コントロール部６４が所定のトランジスタに電圧を印加し、所定のトランジスタの電気的特性の電気的かつ不揮発的な変更（プログラム）を行う。図１９において、所定のサイドゲート電圧が印加される。次に、領域Ｃにおいてゲート電圧およびソース電圧が印加される。すなわち、チャネルの近傍に設けられたサイドゲートに電圧を印加することにより、トランジスタのチャネル幅を電気的に制御する。これにより、トランジスタに含まれるＯＮＯ膜内の電荷蓄積領域をプログラムする。ゲート電圧およびソース電圧がオフされ、サイドゲート電圧がオフされる。その後、ステップＳ７２に戻る。【００６２】
ステップＳ７２において、再びゲート電圧およびソース電圧が印加され（図１９の領域Ｄ）、ドレイン電流を確認する。ステップＳ７４にて、ドレイン電流が所望の値か判断される。全ての端子の電圧がオフされる（図１９の領域Ｅ）。所望の値であれば、ステップＳ７６に進み、調整工程が終了する。【００６３】
このようにして、所定のトランジスタのドレイン電流を所望の値に調整することができる。同様に、トランジスタの閾値電圧についても所望の値に電気的かつ不揮発的に変更し調整することができる。また、ステップＳ７８はトランジスタに含まれるＯＮＯ膜内の電荷蓄積領域を消去する工程であってもよい。調整工程は、例えばウェーハ状態での試験やパッケジング後の出荷試験において行うこともできる。この場合、図１７の外部接続回路６６はＬＳＩテスタ等の試験装置で行うことができる。これにより、非常に高速に調整工程を行うことができる。【００６４】
実施例２においては、半導体基板上にトランジスタを形成した後、トランジスタの電気的特性を不揮発的に変更し調整する工程（調整工程）を行う。これにより、半導体基板上に形成されたトランジスタを有する回路の回路特性が所望の特性でなかった場合も、所定のトランジスタの閾値電圧やドレイン電流といった特性を不揮発的に変更することにより、回路特性を所望の特性とすることができる。これにより、例えば、ゲート長やイオン注入の条件が揺らいだとしても、個々の半導体装置の回路特性を所望の特性にすることができる。また、アナログ回路ＩＣの開発において、所望の回路特性が得られるまで再設計を行い試作を繰り返す必要がなく、早期に新しいアナログ回路の開発を行うことができる。【００６５】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、実施例ではアナログ回路の例であったが、デジタル回路においても、本発明が適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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