(57)【特許請求の範囲】
【請求項１】
１層以上からなる第１絶縁膜と、該第１絶縁膜上に、該第１絶縁膜の表面に対して上方に突起するように設けられた半導体領域と、該半導体領域の上部から該半導体領域及び第１絶縁膜を跨ぐように設けられたゲート電極と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、
該第１絶縁膜は、所定条件でのエッチングに対して、少なくとも該第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。
【請求項２】
突起状の半導体領域と、該半導体領域の上部から該半導体領域の下端の位置より下方まで延在するように設けられたゲート電極と、該半導体領域の下方にゲート電極で挟まれるように設けられた１層以上からなる第１絶縁膜と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、
該第１絶縁膜は、所定条件でのエッチングに対して、少なくとも該第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。
【請求項３】
前記第１絶縁膜、前記エッチストッパ層または前記エッチストッパ層の下部にＳｉＯ2よりも誘電率が高い材料からなる層を有することを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記第１絶縁膜が、少なくとも前記エッチストッパ層側にＳｉＯ2よりも誘電率が高い材料からなる層を有することを特徴とする請求項１〜３の何れか１項に記載の電界効果型トランジスタ。
【請求項５】
前記エッチストッパ層が、少なくとも前記第１絶縁膜側にＳｉＯ2層を有することを特徴とする請求項４に記載の電界効果型トランジスタ。
【請求項６】
前記エッチストッパ層の下部に、上から順にＳｉＯ2よりも誘電率が高い材料からなる層、ＳｉＯ2層を有することを特徴とする請求項４又は５に記載の電界効果型トランジスタ。
【請求項７】
前記第１絶縁膜が、前記エッチストッパ層側にＳｉＯ2層を有することを特徴とする請求項３に記載の電界効果型トランジスタ。
【請求項８】
前記エッチストッパ層が、少なくとも前記第１絶縁膜側にＳｉＯ2よりも誘電率が高い材料からなる層を有することを特徴とする請求項７に記載の電界効果型トランジスタ。
【請求項９】
前記エッチストッパ層の下部にＳｉＯ2層を有することを特徴とする請求項７又は８に記載の電界効果型トランジスタ。
【請求項１０】
前記ＳｉＯ2よりも誘電率が高い材料が、Ｓｉ3Ｎ4であることを特徴とする請求項３〜９の何れか１項に記載の電界効果型トランジスタ。
【請求項１１】
前記半導体領域の上面と前記ゲート電極との間に、少なくとも１層のキャップ絶縁膜を有することを特徴とする請求項１〜１０の何れか１項に記載の電界効果型トランジスタ。
【請求項１２】
前記キャップ絶縁膜が、前記エッチストッパ層と同じ材料からなる層を有することを特徴とする請求項１１に記載の電界効果型トランジスタ。
【請求項１３】
前記キャップ絶縁膜の最上層が、前記エッチストッパ層と同じ材料からなる層であることを特徴とする請求項１２に記載の電界効果型トランジスタ。
【請求項１４】
前記第１絶縁膜の厚さが４０ｎｍ以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１５】
前記第１絶縁膜の厚さが１５ｎｍ以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１６】
前記第１絶縁膜の厚さが７．５ｎｍ以上４０ｎｍ以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１７】
前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１．３倍以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１８】
前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１／２倍以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１９】
前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１／４倍以上１．３倍以下であることを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項２０】
Ｓｉ3Ｎ4層上に、Ｓｉ3Ｎ4よりもエッチングレートが高くなる条件でエッチングにより形成されたＳｉＯ2領域と、
該ＳｉＯ2領域上に設けられた半導体領域と、
該半導体領域の上部から該半導体領域及びＳｉＯ2領域を跨ぐように設けられたゲート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、
該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域と、
を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型トランジスタ。
【請求項２１】
前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜を有することを特徴とする請求項２０に記載の電界効果型トランジスタ。
【請求項２２】
前記キャップ絶縁膜としてＳｉ3Ｎ4層を有することを特徴とする請求項２１に記載の電界効果型トランジスタ。
【請求項２３】
ＳｉＯ2層上に、ＳｉＯ2よりもエッチングレートが高くなる条件でエッチングにより形成されたＳｉ3Ｎ4領域と、
該Ｓｉ3Ｎ4領域上に設けられた半導体領域と、
該半導体領域の上部から該半導体領域及びＳｉ3Ｎ4領域を跨ぐように設けられたゲート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、
該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域と、
を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型トランジスタ。
【請求項２４】
前記ＳｉＯ2層の下部に、上から順にＳｉ3Ｎ4層、ＳｉＯ2層を有することを特徴とする請求項２３に記載の電界効果型トランジスタ。
【請求項２５】
前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜としてＳｉＯ2層を有することを特徴とする請求項２３又は２４に記載の電界効果型トランジスタ。
【請求項２６】
前記キャップ絶縁膜として、更に前記ＳｉＯ2層の下部にＳｉ3Ｎ4層を有することを特徴とする請求項２５に記載の電界効果型トランジスタ。
【請求項２７】
前記エッチングが、反応性イオンエッチングであることを特徴とする請求項１〜２６の何れか１項に記載の電界効果型トランジスタ。
【請求項２８】
前記第１絶縁膜のチャネル電流と直交する方向の幅が、前記半導体領域のチャネル電流と直交する方向の幅よりも狭いことを特徴とする請求項１〜１９の何れか１項に記載の電界効果型トランジスタ。
【請求項２９】
前記電界効果型トランジスタは、基体表面から上方に突起した複数の半導体領域が、各半導体領域内を流れるチャネル電流の方向が互いに平行となるように配列されていることを特徴とする請求項１〜２８の何れか１項に記載の電界効果型トランジスタ。
【請求項３０】
少なくとも１つの第１絶縁膜と、該第１絶縁膜上に設けられた半導体領域が、基体平面に対して上方に突起するように設けられ、該半導体領域の上部から第１絶縁膜及び半導体領域を跨ぐように設けられたゲート電極を有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタの製造方法であって、
（ａ）上から順に少なくとも半導体層、１層以上からなる第１絶縁膜層、エッチストッパ層を有する基板にエッチングを行い、該第１絶縁膜層上に突起した半導体領域を形成する工程と、
（ｂ）該第１絶縁膜層の半導体領域が設けられた以外の部分を、該第１絶縁膜層の少なくとも最下層のエッチングレートが前記エッチストッパ層のエッチングレートよりも高くなる条件で、エッチストッパ層に達するまでエッチングを行い、該半導体領域の下部に該エッチストッパ層から上方に突起した第１絶縁膜を設ける工程とを有することを特徴とする電界効果型トランジスタの製造方法。
【請求項３１】
前記半導体領域の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、該ゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
該ゲート電極を挟んだ前記半導体領域の両側に不純物を導入してソース／ドレイン領域を形成する工程と、
を更に有することを特徴とする請求項３０に記載の電界効果型トランジスタの製造方法。
【請求項３２】
前記ゲート電極を形成する工程が、ゲートサイドウォールを設ける工程を有することを特徴とする請求項３１に記載の電界効果型トランジスタの製造方法。
【請求項３３】
前記（ｂ）第１絶縁膜を設ける工程において、
前記第１絶縁膜層の最下層のエッチングレートが、前記エッチストッパ層のエッチングレートの２倍以上となる条件でエッチングを行うことを特徴とする請求項３０〜３２の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３４】
前記（ｂ）第１絶縁膜を設ける工程において、
前記第１絶縁膜層の最下層のエッチングレートが、前記エッチストッパ層のエッチングレートの５倍以上となる条件でエッチングを行うことを特徴とする請求項３０〜３２の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３５】
前記ゲートサイドウォールを設ける工程が、全面にゲートサイドウォール材料を堆積させた後、該ゲートサイドウォール材料のエッチングレートが前記エッチストッパ層のエッチングレートよりも高くなるような条件でエッチバックを行う工程であることを特徴とする請求項３２に記載の電界効果型トランジスタの製造方法。
【請求項３６】
前記（ｂ）第１絶縁膜を設ける工程において、
前記エッチングが、反応性イオンエッチングであることを特徴とする請求項３０〜３５の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３７】
前記（ａ）半導体領域を形成する工程において、
複数の半導体領域を、各半導体領域を流れるチャネル電流の方向が互いに平行となるように配列することを特徴とする請求項３０〜３６の何れか１項に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフ電流や寄生容量のばらつきが少ないπゲートタイプの電界効果型トランジスタに関する。
【背景技術】
【０００２】
従来の電界効果型トランジスタ（以下、ＦｉｎＦＥＴと記載）について、平面図を図２６、平面図２６のＡ−Ａ’断面を図２７（ａ）、平面図２６のＢ−Ｂ’断面を図２７（ｂ）に示す。【０００３】
例えば、特開昭６４−８６７０号公報及び特開２００２−１１８２５５号公報に開示されているようにシリコン基板１上に埋め込み絶縁層２が形成され、その上部に半導体層３が突起するように設けられ、半導体層３の側面にはゲート絶縁膜４が設けられ、ゲート絶縁膜に接して、半導体層３をまたぐように、ゲート電極５が設けられる。半導体層３のゲート電極に覆われない部分の半導体層３には第一導電型の不純物が高濃度に導入されたソース／ドレイン領域６が形成される。ゲート電極に電圧を印加することにより、ゲート電極に対向した位置で半導体層にキャリアが誘起され、第一導電型のチャネルが形成され、第一導電型の電界効果型トランジスタとして動作する。【０００４】
半導体層３上にゲート絶縁膜より厚いキャップ絶縁膜２２が設けられ、半導体層の側面にチャネルが形成される場合をダブルゲート構造のＦｉｎＦＥＴ（以下、ダブルゲートＦｉｎＦＥＴと記載）、半導体層３上にキャップ絶縁膜２２が設けられず、半導体層３上にゲート絶縁膜４が設けられ、半導体層の側面及び上面にチャネルが形成される場合をトライゲート構造のＦｉｎＦＥＴ（以下、トライゲートＦｉｎＦＥＴと記載）という。【０００５】
ジョン−タエ、パーク、外２名、「ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ」、２００１年８月、第２２巻、第８号、ｐ．４０５−４０６に開示されているようにＦｉｎＦＥＴのひとつの形態として、半導体層３の下端よりも下側に向かって、ゲート電極の下端が深さＴｄｉｇだけ延長された形態を、ゲート電極がギリシャ文字のパイに似ることから、πゲート構造のＦｉｎＦＥＴ（以下、πゲートＦｉｎＦＥＴと記載）と呼ぶ。これを図２７（ａ）に示す。この構造では、ゲート電極のうち半導体層の下端から下に延長された部分が、半導体層下部の電位に対するゲート電極の制御性を高める効果を持つため、ＯＮ−ＯＦＦ遷移の急峻性（サブスレッショルド特性）が向上し、オフ電流が抑制されるという特徴がある。【０００６】
なお本明細書では、半導体層３の高さをＦｉｎ高さＨｆｉｎ、半導体層３のソース／ドレイン領域を結ぶ方向に垂直で、基板面（トランジスタが形成されているウエハの面）に平行な方向の半導体層３の幅（図２７（ａ）では紙面内で、横方向の幅）を、Ｆｉｎ幅Ｗｆｉｎと呼ぶ。
【発明の開示】
【０００７】
（１）πゲートＦｉｎＦＥＴは、ゲート電極の突起深さＴｄｉｇ（図２７（ａ））が変化すると、Ｔｄｉｇに依存して、オフ電流が変化するという性質がある。Ｔｄｉｇはゲート電極５の形成に先立って、ゲート電極５が形成される位置の埋め込み絶縁層２をエッチングによってどれだけ掘り込んでおくかによって決まるが、一般にエッチング量のばらつきは、ローディング効果の影響や、エッチングチャンバ内の状態の影響を受け、精密に制御することは難しく、したがってＴｄｉｇがばらつき、その結果、オフ電流もばらついてしまう。
【０００８】
図２８は、図２７（ａ）及び（ｂ）のπゲートＦｉｎＦＥＴにおいて、オフ電流へのＴｄｉｇの影響をシミュレーションした結果を表したものである。図２８より、オフ電流がＴｄｉｇに依存して変化することが分かる。なお、図２７（ａ）のシミュレーションは、フィン高さＨｆｉｎが２０ｎｍ、フィン幅Ｗｆｉｎが３０ｎｍ、ゲート長が４０ｎｍ、ゲート酸化膜厚が２ｎｍ、キャップ絶縁膜は無く半導体層上に厚さ２ｎｍのゲート絶縁膜があるｎチャネルのトライゲートＦｉｎＦＥＴについて、計算したものである。チャネルドーピングはなし、ゲート電極の仕事関数はミッドギャップ（ｎ＋シリコンの伝導帯より、価電子帯側に０．６ｅＶの位置）とした。ドレイン電圧１．０Ｖ、ゲート電圧０Ｖにおけるドレイン電流をオフ電流とした。埋め込み絶縁層全体の厚さは１３０ｎｍとした。
【０００９】
（２）また、Ｔｄｉｇがばらつくと、ゲート電極下端と基板間の距離が変わるので、ゲート電極下端と基板間の寄生容量（図２７（ａ）のＣ１）もばらつく。また、ゲート電極のうち半導体層下端よりも下に突起した部分と、ソース／ドレイン領域間の寄生容量も、Ｔｄｉｇに依存してばらつく。
【００１０】
これらの寄生容量がばらつくと、トランジスタの動作速度がばらつく。したがって、オフ電流や寄生容量のばらつきが少ないπゲートＦｉｎＦＥＴの構造、製造方法が望まれる。
【００１１】
また、ばらつきの問題とは別に、πゲートＦｉｎＦＥＴの特徴であるオフ電流抑制能力をより強く発揮させることができるよう、素子の構造を改良することが望まれる。例えば、図２８ではＴｄｉｇが１５ｎｍ以上で、オフ電流の減り方が１×１０−１１Ａ程度で飽和しているが、オフ電流をより抑制できる素子構造が望まれる。
【００１２】
本発明によれば、下記の電界効果型トランジスタ及びその製造方法を提供することができる。
【００１３】
（１）１層以上からなる第１絶縁膜と、該第１絶縁膜上に設けられた半導体領域が、基体平面に対して上方に突起するように設けられ、
該半導体領域の上部から該半導体領域及び第１絶縁膜を跨ぐように設けられたゲート電極と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、
該第１絶縁膜は、所定条件でのエッチングに対して、少なくとも該第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。
【００１４】
（２）突起状の半導体領域と、該半導体領域の上部から該半導体領域の下端の位置より下方まで延在するように設けられたゲート電極と、該半導体領域の下方にゲート電極で挟まれるように設けられた第１絶縁膜と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、
該第１絶縁膜は、所定条件でのエッチングに対して、少なくとも該第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。
【００１５】
（３）前記半導体領域より下方に、ＳｉＯ２よりも誘電率が高い材料からなる層を有することを特徴とする発明１又は２の電界効果型トランジスタ。
【００１６】
（４）前記第１絶縁膜が、少なくとも前記エッチストッパ層側にＳｉＯ２よりも誘電率が高い材料からなる層を有することを特徴とする発明１〜３の何れかの電界効果型トランジスタ。
【００１７】
（５）前記エッチストッパ層が、少なくとも前記第１絶縁膜側にＳｉＯ２層を有することを特徴とする発明４の電界効果型トランジスタ。
【００１８】
（６）前記エッチストッパ層の下部に、上から順にＳｉＯ２よりも誘電率が高い材料からなる層、ＳｉＯ２層を有することを特徴とする発明４又は５の電界効果型トランジスタ。
【００１９】
（７）前記第１絶縁膜が、前記エッチストッパ層側にＳｉＯ２層を有することを特徴とする発明３の電界効果型トランジスタ。
【００２０】
（８）前記エッチストッパ層が、少なくとも前記第１絶縁膜側にＳｉＯ２よりも誘電率が高い材料からなる層を有することを特徴とする発明７の電界効果型トランジスタ。
【００２１】
（９）前記エッチストッパ層の下部にＳｉＯ２層を有することを特徴とする発明７又は８の電界効果型トランジスタ。
【００２２】
（１０）前記ＳｉＯ２よりも誘電率が高い材料が、Ｓｉ３Ｎ４であることを特徴とする発明３〜９の電界効果型トランジスタ。
【００２３】
（１１）前記半導体領域の上面と前記ゲート電極との間に、少なくとも１層のキャップ絶縁膜を有することを特徴とする発明１〜１０の電界効果型トランジスタ。
【００２４】
（１２）前記キャップ絶縁膜が、前記エッチストッパ層と同じ材料からなる層を有することを特徴とする発明１１の電界効果型トランジスタ。
【００２５】
（１３）前記キャップ絶縁膜の最上層が、前記エッチストッパ層と同じ材料からなる層であることを特徴とする発明１２の電界効果型トランジスタ。
【００２６】
（１４）前記第１絶縁膜の厚さが４０ｎｍ以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００２７】
（１５）前記第１絶縁膜の厚さが１５ｎｍ以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００２８】
（１６）前記第１絶縁膜の厚さが７．５ｎｍ以上４０ｎｍ以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００２９】
（１７）前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１．３倍以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００３０】
（１８）前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１／２倍以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００３１】
（１９）前記第１絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向の幅の１／４倍以上１．３倍以下であることを特徴とする発明１〜１３の電界効果型トランジスタ。
【００３２】
（２０）Ｓｉ３Ｎ４層上に、Ｓｉ３Ｎ４よりもエッチングレートが高くなる条件でエッチングにより形成されたＳｉＯ２領域と、
該ＳｉＯ２領域上に設けられた半導体領域と、
該半導体領域の上部から該半導体領域及びＳｉＯ２領域を跨ぐように設けられたゲート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、
該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域と、
を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型トランジスタ。
【００３３】
（２１）前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜を有することを特徴とする発明２０の電界効果型トランジスタ。
【００３４】
（２２）前記キャップ絶縁膜としてＳｉ３Ｎ４層を有することを特徴とする発明２１の電界効果型トランジスタ。
【００３５】
（２３）ＳｉＯ２層上に、ＳｉＯ２よりもエッチングレートが高くなる条件でエッチングにより形成されたＳｉ３Ｎ４領域と、
該Ｓｉ３Ｎ４領域上に設けられた半導体領域と、
該半導体領域の上部から該半導体領域及びＳｉ３Ｎ４領域を跨ぐように設けられたゲート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、
該ゲート電極を挟むように半導体領域内に設けられたソース／ドレイン領域と、
を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型トランジスタ。
【００３６】
（２４）前記ＳｉＯ２層の下部に、上から順にＳｉ３Ｎ４層、ＳｉＯ２層を有することを特徴とする発明２３の電界効果型トランジスタ。
【００３７】
（２５）前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜としてＳｉＯ２層を有することを特徴とする発明２３又は２４の電界効果型トランジスタ。
【００３８】
（２６）前記キャップ絶縁膜として、更に前記ＳｉＯ２層の下部にＳｉ３Ｎ４層を有することを特徴とする発明２５の電界効果型トランジスタ。
【００３９】
（２７）前記エッチングが、反応性イオンエッチングであることを特徴とする発明１〜２６の電界効果型トランジスタ。
【００４０】
（２８）前記第１絶縁膜のチャネル電流と直交する方向の幅が、前記半導体領域のチャネル電流と直交する方向の幅よりも狭いことを特徴とする発明１〜１９の電界効果型トランジスタ。
【００４１】
（２９）前記電界効果型トランジスタは、基体表面から上方に突起した複数の半導体領域が、各半導体領域内を流れるチャネル電流の方向が互いに平行となるように配列されていることを特徴とする発明１〜２８の電界効果型トランジスタ。
【００４２】
（３０）半導体層と、該半導体層の下部にＳｉＯ２層とＳｉ３Ｎ４層とが交互に積層された層を有することを特徴とする電界効果型トランジスタ用の基板。
【００４３】
（３１）上から順に半導体層、Ｓｉ３Ｎ４層、ＳｉＯ２層を有することを特徴とする電界効果型トランジスタ用の基板。
【００４４】
（３２）上から順に半導体層、ＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層を有することを特徴とする電界効果型トランジスタ用の基板。
【００４５】
（３３）上から順に半導体層、Ｓｉ３Ｎ４層、ＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層を有することを特徴とする電界効果型トランジスタ用の基板。
【００４６】
（３４）上から順に半導体層、第１絶縁膜層、所定条件でのエッチングに対して該第１絶縁膜層よりもエッチングレートが低い材料からなるエッチストッパ層を有することを特徴とする電界効果型トランジスタ用の基板。
【００４７】
（３５）前記エッチングが、反応性イオンエッチングであることを特徴とする発明３４の電界効果型トランジスタ用の基板。
【００４８】
（３６）前記第１絶縁膜層の厚さが３０ｎｍ以下であることを特徴とする発明３４又は３５の電界効果型トランジスタ用の基板。
【００４９】
（３７）前記第１絶縁膜層の厚さが１５ｎｍ以下であることを特徴とする発明３４又は３５の電界効果型トランジスタ用の基板。
【００５０】
（３８）前記第１絶縁膜層の厚さが７．５ｎｍ以上３０ｎｍ以下であることを特徴とする発明３４又は３５の電界効果型トランジスタ用の基板。
【００５１】
（３９）前記第１絶縁膜層がＳｉＯ２層であることを特徴とする発明３８の電界効果型トランジスタ用の基板。
【００５２】
（４０）前記半導体層がシリコン層であることを特徴とする、発明３０〜３９の何れかの電界効果型トランジスタ用の基板。
【００５３】
（４１）前記半導体層が単結晶のシリコン層であることを特徴とする、発明３０〜３９の何れかの電界効果型トランジスタ用の基板。
【００５４】
（４２）少なくとも１つの第１絶縁膜と、該第１絶縁膜上に設けられた半導体領域が、基体平面に対して上方に突起するように設けられ、該半導体領域の上部から第１絶縁膜及び半導体領域を跨ぐように設けられたゲート電極を有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタの製造方法であって、
（ａ）上から順に少なくとも半導体層、１層以上からなる第１絶縁膜層、エッチストッパ層を有する基板にエッチングを行い、該第１絶縁膜層上に突起した半導体領域を形成する工程と、（ｂ）該第１絶縁膜層の半導体領域が設けられた以外の部分を、該第１絶縁膜層の少なくとも最下層のエッチングレートが前記エッチストッパ層のエッチングレートよりも高くなる条件で、エッチストッパ層に達するまでエッチングを行い、該半導体領域の下部に該エッチストッパ層から上方に突起した第１絶縁膜を設ける工程とを有することを特徴とする電界効果型トランジスタの製造方法。
【００５５】
（４３）前記半導体領域の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、該ゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
該ゲート電極を挟んだ前記半導体領域の両側に不純物を導入してソース／ドレイン領域を形成する工程と、
を更に有することを特徴とする発明４２に記載の電界効果型トランジスタの製造方法。
【００５６】
（４４）前記ゲート電極を形成する工程が、ゲートサイドウォールを設ける工程を有することを特徴とする発明４３の電界効果型トランジスタの製造方法。
【００５７】
（４５）前記（ｂ）第１絶縁膜を設ける工程において、前記第１絶縁膜層の最下層のエッチングレートが、前記エッチストッパ層のエッチングレートの２倍以上となる条件でエッチングを行うことを特徴とする発明４２〜４４の電界効果型トランジスタの製造方法。
【００５８】
（４６）前記（ｂ）第１絶縁膜を設ける工程において、前記第１絶縁膜層の最下層のエッチングレートが、前記エッチストッパ層のエッチングレートの５倍以上となる条件でエッチングを行うことを特徴とする発明４２又は４３の電界効果型トランジスタの製造方法。
【００５９】
（４７）前記ゲートサイドウォールを設ける工程が、全面にゲートサイドウォール材料を堆積させた後、該ゲートサイドウォール材料のエッチングレートが前記エッチストッパ層のエッチングレートよりも高くなるような条件でエッチバックを行う工程であることを特徴とする発明４４の電界効果型トランジスタの製造方法。
【００６０】
（４８）前記（ｂ）第１絶縁膜を設ける工程において、前記エッチングが、反応性イオンエッチングであることを特徴とする発明４２〜４７の何れかの電界効果型トランジスタの製造方法。
【００６１】
（４９）前記（ａ）半導体領域を形成する工程において、複数の半導体領域を、各半導体領域を流れるチャネル電流の方向が互いに平行となるように配列することを特徴とする発明４２〜４８の何れかの電界効果型トランジスタの製造方法。
【００６２】
また、本発明によれば更に、下記の電界効果型トランジスタ及びその製造方法を提供することができる。
【００６３】
（５０）前記第１絶縁膜が、更に前記半導体領域側にＳｉＯ２層又は、ケイ素、窒素、酸素を含有する層を有することを特徴とする発明４又は５の電界効果型トランジスタ。
【００６４】
（５１）前記エッチストッパ層の下部に、上から順にＳｉＯ２層、ＳｉＯ２よりも誘電率が高い材料からなる層を有することを特徴とする発明７又は８の電界効果型トランジスタ。
【００６５】
（５２）前記Ｓｉ３Ｎ４層の下部に、ＳｉＯ２層を有することを特徴とする発明２０の電界効果型トランジスタ。
【００６６】
（５３）前記Ｓｉ３Ｎ４層の下部に、上から順にＳｉＯ２層、Ｓｉ３Ｎ４層を有することを特徴とする発明２０の電界効果型トランジスタ。
【００６７】
（５４）前記キャップ絶縁膜として、更に前記Ｓｉ３Ｎ４層の下部にＳｉＯ２層を有することを特徴とする発明２２の電界効果型トランジスタ。
【００６８】
（５５）前記複数の半導体領域は、各半導体領域にそれぞれ独立のソース／ドレイン領域及びゲート電極が設けられていることを特徴とする発明２９の電界効果型トランジスタ。
【００６９】
（５６）前記電界効果型トランジスタは、更に前記エッチストッパ層から上方に突起し、前記チャネル電流の方向と直交する方向に延在して、前記複数の半導体領域を挟んで連結する連結領域を有し、
各半導体領域内に設けられたソース／ドレイン領域は、該連結領域に含まれる半導体領域を介して電気的に共通接続され、且つ
前記ゲート電極は、該連結領域で連結された複数の半導体領域を跨ぐように形成されていることを特徴とする発明２９の電界効果型トランジスタ。
【００７０】
Ｔｄｉｇを上層埋め込み絶縁膜３１の厚さで規定できるので、Ｔｄｉｇのばらつきが減る。元のＴｄｉｇのばらつき量をＴｄｉｇ１とすると、このプロセスでのばらつき量Ｔｄｉｇ２は（Ｔｄｉｇ１×エッチストッパ層３２のエッチングレート／上層埋め込み絶縁膜３１のエッチングレート）に縮小する。したがってオフ電流のばらつき、寄生容量のばらつきが低減される。
【００７１】
本発明の構造では従来技術に比べてオフ電流が抑制されるので、本発明では従来技術よりもＴｄｉｇを小さく設定できる。また、従来技術でオフ電流値のＴｄｉｇ依存性が小さくなるＴｄｉｇの値よりも、本発明ではＴｄｉｇ依存性が安定するＴｄｉｇが小さいので、Ｔｄｉｇの設定値をオフ電流のＴｄｉｇ依存性が小さい領域に設定しようとする場合（本発明ではもともとＴｄｉｇのばらつき量は小さいが、さらに特性を安定させるため）にも、Ｔｄｉｇの設定値を従来技術より小さくできる。
【００７２】
Ｔｄｉｇが小さいとプロセスへの負担が減る上、突き出したゲートと基板間、突き出したゲートとソース／ドレイン間の寄生容量も小さくなるという長所がある。
【００７３】
また、埋め込み絶縁膜（上層埋め込み絶縁膜、エッチストッパ層、下層埋め込み絶縁膜など）の少なくとも一部の層の誘電率を大きくすることにより、半導体層よりも下部に突起したゲート電極の側面または下面と、半導体層下部（半導体層のうち下部の領域）との静電容量が大きくなるので、半導体層下部の電位に対するゲート電極の制御性が向上し、オフ電流が縮小する。
【図面の簡単な説明】
【００７４】
【図１】第一実施形態を説明する断面図
【図２】第一実施形態を説明する断面図
【図３】第一実施形態を説明する断面図
【図４】第一実施形態を説明する断面図
【図５】第一実施形態を説明する断面図
【図６】第一実施形態を説明する平面図
【図７】発明の効果を説明する図面
【図８】第二実施形態を説明する断面図
【図９】第二実施形態を説明する断面図
【図１０】第二実施形態を説明する断面図
【図１１】第二実施形態を説明する断面図
【図１２】第二実施形態を説明する断面図
【図１３】第二実施形態を説明する平面図
【図１４】発明の効果を説明する図面
【図１５】第三実施形態を説明する断面図
【図１６】第三実施形態を説明する断面図
【図１７】第三実施形態を説明する断面図
【図１８】第三実施形態を説明する断面図
【図１９】第三実施形態を説明する断面図
【図２０】本発明の好ましい実施形態を説明する平面図
【図２１】本発明の好ましい実施形態を説明する断面図
【図２２】本発明の好ましい実施形態を説明する断面図
【図２３】本発明の好ましい実施形態を説明する断面図
【図２４】本発明の好ましい実施形態を説明する断面図
【図２５】本発明の好ましい実施形態を説明する断面図
【図２６】従来の技術を説明する平面図
【図２７】従来の技術を説明する断面図
【図２８】従来の技術における課題の説明図
【図２９】エッチングレートとＯ２流量との関係を説明ずる図
【発明を実施するための最良の形態】
【００７５】
本発明のＦｉｎＦＥＴは、（１）πゲート構造を有する点、（２）第１絶縁膜の少なくとも最下層に用いられる材料は、第１絶縁膜に対する所定条件でのエッチングに対してエッチストッパ層の構成材料よりもエッチングレートが高い点に特徴がある。【００７６】
（第一の実施形態）
図１（ａ）、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）はそれぞれ図１（ｃ）、図２（ｃ）、図３（ｃ）、図４（ｃ）、図６のＡ−Ａ’断面における断面を工程の順を追って記載した図面、図１（ｂ）、図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）はそれぞれ図１（ｃ）、図２（ｃ）、図３（ｃ）、図４（ｃ）、図６のＢ−Ｂ’断面における断面を工程の順を追って記載した図面である。【００７７】
まず、支持基板１上に、埋め込み絶縁層２を介して半導体層３が積層されたＳＯＩ基板を用意する。但し、埋め込み絶縁層２は、支持基板側から、下層埋め込み絶縁膜３３、エッチストッパ層３２、上層埋め込み絶縁膜（第１絶縁膜）３１、の３層がこの順に積層した構造を持つ（図１（ａ））。【００７８】
このＳＯＩ基板の半導体層３の上部（上面）に、キャップ絶縁膜を設ける。図１（ｂ）にはキャップ絶縁膜が第一のキャップ絶縁膜８と第二のキャップ絶縁膜９からなる場合を示した。支持基板１の材質は一般的にはシリコン基板であるが、これ以外の材料でも良い。また支持基板は半導体でも絶縁体でも良い。【００７９】
上層埋め込み絶縁膜３１の材料と、エッチストッパ層３２の材料は、エッチストッパ層３２に対して、上層埋め込み絶縁膜３１を選択的にエッチングできるように選ぶ（すなわち、エッチストッパ層の材料は、上層埋め込み絶縁膜３１のエッチングに用いられる所定条件でのエッチングに対して第１絶縁膜よりもエッチングレートが低い材料を選択する）。典型的にはエッチストッパ層３２のエッチングレートが上層埋め込み絶縁膜３１のエッチングレートの１／２倍以下、より好ましくは１／５倍以下であることが好ましい。典型的な材料の組み合わせの例として、上層埋め込み絶縁膜３１をＳｉＯ２、エッチストッパ層３２をＳｉ３Ｎ４とする例が挙げられる。この場合、上層埋め込み絶縁膜３１、エッチストッパ層３２とも、エッチングレートの上記条件が保たれる範囲内で、それぞれＳｉＯ２、Ｓｉ３Ｎ４から、ある程度原子構成比が変化していても良い。また、上層埋め込み絶縁膜３１、エッチストッパ層３２とも、エッチングレートの上記条件が保たれる範囲内で、それぞれＳｉＯ２、Ｓｉ３Ｎ４に、ある程度の割合で他の原子が混入するものであっても良い。また、エッチストッパ層３２にハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの高誘電率材料を用いても良い。【００８０】
キャップ絶縁膜の材質に特に制限はないが、特に多層のキャップ絶縁膜を用いる場合は、その最上層にエッチストッパ層３２と同じ材質の層を用いるか、少なくともその内部にエッチストッパ層３２と同じ材質の層を挿入し、単層のキャップ絶縁膜を用いる場合は、キャップ絶縁膜の材質をエッチストッパ層３２と同じにすると、後述の上層埋め込み絶縁膜３１をエッチングしてゲート電極が半導体層（半導体領域）の下部に延長される領域（埋め込み絶縁膜掘り込み部４１）を形成する工程において、エッチストッパ層３２と同じ材質の層がエッチングに耐性を持つので、キャップ絶縁膜がエッチングされにくいという点で好ましい。（なお、本明細書においてエッチングに対する耐性とは、該当するエッチング工程において目的のエッチングの対象となる主たる被エッチング材料に比べてエッチングレートが低いことを言う。エッチング耐性を持つ材料のエッチングレートは、目的のエッチングの対象となる主たる被エッチング材料に比べて、典型的には１／２倍以下である。）。エッチストッパ層３２と同じ材質の層を入れない場合は、キャップ絶縁膜がエッチングにより失われない程度に厚くしておけば良い。また、エッチストッパ層３２と同じ材質をキャップ絶縁膜を構成する上記各領域に用いるかわりに、埋め込み絶縁膜掘り込み部４１を形成するエッチングに対してエッチングレートが低く、かつエッチストッパ層３２とは異なる材料をキャップ絶縁膜を構成する上記各領域に用いても良い。【００８１】
上層埋め込み絶縁膜３１をＳｉＯ２、エッチストッパ層３２をＳｉ３Ｎ４とする場合、典型的には第一キャップ絶縁膜８はＳｉＯ２、第二キャップ絶縁膜９はＳｉ３Ｎ４で構成すれば良い。第一キャップ絶縁膜８、第二キャップ絶縁膜９はともにＣＶＤ法などの製膜技術により堆積してもよい。また第一キャップ絶縁膜８は熱酸化膜であっても良い。【００８２】
埋め込み絶縁層２全体の厚さに特に制限はないが、通常は５０ｎｍから１μｍ程度である。【００８３】
下層埋め込み絶縁膜３３は支持基板１と埋め込み絶縁層との接着性を得ることと、ソース／ドレイン領域−基板間の容量を縮小することを目的に、典型的には誘電率が高いＳｉ３Ｎ４が使われるエッチストッパ層３２の、下部に挿入する層であり、典型的にはＳｉＯ２である。通常その厚さは５０ｎｍから１μｍ程度である。但し、下層埋め込み絶縁膜３３がなくともエッチストッパ層３２と支持基板１と埋め込み絶縁層との間に必要な接着性が得られる場合、あるいはエッチストッパ層３２が厚い場合などで下層埋め込み絶縁膜３３がなくともソース／ドレイン領域−基板間の容量が必要な程度に抑制される場合は、下層埋め込み絶縁膜３３を設けなくても良い。【００８４】
以下、第一の実施形態の電界効果型トランジスタの製造方法の一例を説明する。【００８５】
通常のリソグラフィ工程及びエッチング工程により、半導体層３、キャップ絶縁膜（８及び９）をパターニングし、素子領域を形成する（図２）。【００８６】
エッチストッパ層３２をストッパとして、半導体層の両側の領域で、上層埋め込み絶縁膜３１をＲＩＥなどのエッチング工程によりエッチングし、埋め込み絶縁層掘り込み部４１を形成する。上層埋め込み絶縁膜３１をエッチングする際のエッチング条件は、上層埋め込み絶縁膜３１のエッチングレートが、エッチストッパ層３２に対するエッチングレートよりも大きくなるように選択する（図３）。【００８７】
この工程により半導体層の両側の領域では、上層埋め込み絶縁膜３１は除去され、エッチストッパ層が露出する。【００８８】
なお、ここでは図２の加工で用いたレジストパターンを除去したのち、第二キャップ絶縁膜９をマスクに、上層埋め込み絶縁膜３１をエッチングしたが、図２の加工の後レジストパターンを除去せずに残し、レジストをマスクに上層埋め込み絶縁膜３１をエッチングしても良い。【００８９】
後の工程で埋め込み絶縁層掘り込み部４１にゲート電極材料が埋め込まれるので、埋め込み絶縁層掘り込み部４１の深さが、ゲート電極延長部の深さＴｄｉｇになる。エッチストッパ層３２はエッチングされないか、エッチングされてもわずかであるので、したがって、本発明でＴｄｉｇを上層埋め込み絶縁膜の厚さで規定でき、エッチングのばらつきが原因でＴｄｉｇがばらつくことを抑制できる。【００９０】
詳しく説明すると、本発明を使わない場合にエッチングのばらつきによって生じるＴｄｉｇのばらつきの最大値をＴｄｉｇ１とすると、このプロセスでのＴｄｉｇのばらつきの最大値Ｔｄｉｇ２は（Ｔｄｉｇ１×エッチストッパ層３２のエッチングレート／上層埋め込み絶縁膜３１のエッチングレート）に縮小する。エッチストッパ層３２がＳｉ３Ｎ４、上層埋め込み絶縁膜３１がＳｉＯ２の場合、ＳｉＯ２のＲＩＥプロセスにおけるエッチングレートは通常Ｓｉ３Ｎ４の２倍以上にすることが可能なので、Ｔｄｉｇ２は通常Ｔｄｉｇ１の１／２倍以下にすることが可能である。【００９１】
半導体層３の側面に、通常のＭＯＳＦＥＴ形成プロセスと同様にゲート絶縁膜４を形成し、ゲート電極材料を堆積、パターニングすることによりゲート電極５を形成、ゲート電極をマスクに高濃度の不純物（ｎチャネルトランジスタの場合はｎ型ドーパント、ｐチャネルトランジスタの場合はｐ型ドーパント。通常は不純物濃度が１×１０１９ｃｍ−３上になるように導入）をイオン注入などにより導入し、ソース／ドレイン領域６を形成して、トランジスタが完成する（図４）。【００９２】
この時、ゲート絶縁膜の形成に先立って、エッチングにより露出したシリコン層（半導体領域）の側面を一旦熱酸化して犠牲酸化膜を形成し、希フッ酸により犠牲酸化膜を除去する工程を実施し、半導体層３の側面のエッチングダメージ層を除去しても良い。また、犠牲酸化膜を形成したのち、チャネルイオン注入を行っても良い。【００９３】
通常のＭＯＳＦＥＴ作成プロセスと同様に、絶縁膜よりなるゲート側壁１４、コバルトシリサイド、ニッケルシリサイドなどからなるシリサイド領域１５、ＳｉＯ２などからなる層間絶縁膜１６、金属よりなるコンタクト１７、配線１８を形成する（図５及び６）。【００９４】
以上の製造方法により形成される本発明のＦｉｎＦＥＴは、図５及び６に示されるように典型的には半導体層の下部に更に上層埋め込み絶縁膜３１が形成され、上層埋め込み絶縁膜３１の下部に更にエッチストッパ層３２が設けられる。ゲート電極に覆われた領域のチャネル方向に垂直な断面（図５（ａ）に相当する断面）では、上層埋め込み絶縁膜３１の両側側面にゲート電極５が設けられる。ゲート電極が半導体層の下端よりも下に延在する上層埋め込み絶縁膜３１の側方に存在するゲート電極の下部には上層埋め込み絶縁膜３１が存在しない。また、上層埋め込み絶縁膜３１の両側側方においてゲート電極の下端はエッチストッパ層３２に接する（但し、ゲート酸化時にＳｉ３Ｎ４よりなるエッチストッパ層３２上に薄い酸化膜が形成されるなどの工程上の理由により、ゲート電極の下端とエッチストッパ層３２の間にごく薄い層、この場合はごく薄いＳｉＯ２層、が挿入されてもかまわない。このようなごく薄い層は本発明の作用において本質的なものではないので、このような場合も本明細書においては、ゲート電極の下端はエッチストッパ層３２に接する、と記載する。）。なお、半導体層３と上層埋め込み絶縁膜３１の幅はほぼ同じである（但し、ゲート酸化、犠牲酸化、ウエットエッチング、洗浄などの工程上の理由により、若干の相違があってもかまわない。）。【００９５】
上層埋め込み絶縁膜３１がＳｉＯ２、エッチストッパ層３２がＳｉ３Ｎ４よりなる典型例では、ゲート電極に覆われた領域のチャネル方向に垂直な断面（図５（ａ）に相当する断面）において、半導体層３の下部にゲート電極に両側面を挟まれるように、ＳｉＯ２よりなる上層埋め込み絶縁膜３１が設けられ、上層埋め込み絶縁膜３１の両側側方において半導体層の下端よりも下にゲート電極が延在する領域ではゲート電極の下部にはＳｉＯ２よりなる上層埋め込み絶縁膜３１がなく、上層埋め込み絶縁膜３１の両側側方においてゲート電極の下端がＳｉ３Ｎ４よりなるエッチストッパ層３２に接する。【００９６】
このため本発明ではＴｄｉｇはほぼ上層埋め込み絶縁膜３１の厚さと等しくなる（工程上の理由により、エッチストッパ層３２の上面が半導体層が設けられる位置の両側で、半導体層が設けられる位置に比べて若干下がっていてもかまわない）。【００９７】
本発明では、Ｔｄｉｇを上層埋め込み絶縁膜３１の厚さで規定できるので、Ｔｄｉｇのばらつきが減る。元のＴｄｉｇのばらつき量をＴｄｉｇ１とすると、このプロセスでのばらつき量Ｔｄｉｇ２は（Ｔｄｉｇ１×エッチストッパ層３２のエッチングレート／上層埋め込み絶縁膜３１のエッチングレート）に縮小する。したがってオフ電流のばらつき、寄生容量のばらつきが低減される。【００９８】
上層埋め込み絶縁膜がＳｉＯ２、エッチストッパ層がＳｉ３Ｎ４である典型例について、図２７（ａ）と同様にオフ電流を計算した結果を図７に示す。シミュレーションにおいて、埋め込み絶縁膜全体の厚さは１３０ｎｍとし、下層埋め込み絶縁膜は省略した。図中に従来技術として示したオフ電流は、図２８の結果である。【００９９】
本発明はＴｄｉｇのばらつきを抑制できるという上述の第一の効果に加えて、以下の第二の効果を持つことが図７からわかる。本発明の構造では従来技術に比べて特にＴｄｉｇが２０ｎｍ以下の領域で、オフ電流が抑制されるので、本発明では従来技術よりもＴｄｉｇを小さく設定できる。また、従来技術ではオフ電流値のＴｄｉｇ依存性が小さくなるのはＴｄｉｇ＞２０ｎｍであるが、本発明ではＴｄｉｇ＝７．５ｎｍ以上で安定するので、Ｔｄｉｇの設定値をオフ電流のＴｄｉｇ依存性が小さい領域に設定しようとする場合（本発明ではもともとＴｄｉｇのばらつき量は小さいが、さらに特性を安定させるため）にも、Ｔｄｉｇの設定値を従来技術より小さくできる。【０１００】
Ｔｄｉｇが小さいとプロセスへの負担が減る上、突き出したゲート電極と基板間、突き出したゲート電極とソース／ドレイン間の寄生容量も小さくなるという長所がある。【０１０１】
なお、前記典型例における第二の効果は、エッチストッパ層の材料として、エッチストッパ層に上層埋め込み絶縁膜（ＳｉＯ２）よりも誘電率が高い材料（Ｓｉ３Ｎ４）を用いたことにより、エッチストッパ層を通したゲート電極と半導体層との間の静電気的カップリングが増し、半導体層下部の電位分布に対するゲート電極の制御性が増したことによりもたらされたものである。この効果は、エッチストッパ層にＳｉ３Ｎ４以外の材料を用いた場合においても、エッチストッパ層の誘電率が上層埋め込み絶縁膜の誘電率（典型的にはＳｉＯ２の誘電率）よりも高ければ得られる。【０１０２】
なお、下層埋め込み絶縁膜３３を挿入する第一の目的は、ゲート電極と基板間の寄生容量およびソース／ドレイン領域と基板間の寄生容量を低減することである。この目的から、Ｓｉ３Ｎ４により構成されるエッチストッパ層３２よりも誘電率が低い材料、典型的にはＳｉＯ２により、下層埋め込み絶縁膜３３を構成することが好ましい。第二の目的は、張り合わせプロセスによりＳＯＩ基板を形成する際、接着性の良いＳｉＯ２により構成された下層埋め込み絶縁膜３３を接着面とする目的である。なお、接着面は下層埋め込み絶縁膜３３の上部界面、下部界面、下層埋め込み絶縁膜３３の内部のいずれにあっても良い。【０１０３】
また、上層埋め込み絶縁膜及びエッチストッパ層のそれぞれの材料として、上層埋め込み絶縁膜がＳｉＯ２でエッチストッパ層がＳｉ３Ｎ４という組み合わせが、典型的な組み合わせとして挙げることができ、この典型例のトランジスタについてその特性を計算した結果を第一の実施形態において示したが、上層埋め込み絶縁膜のエッチングに対してエッチストッパ層が耐性を持つような他の材料の組み合わせを用いても良い。【０１０４】
（第二の実施形態）
第二実施形態は、第一実施形態の一例であり、埋め込み絶縁層２が、上層埋め込み絶縁膜（第１絶縁膜）３１（Ｓｉ３Ｎ４）とエッチストッパ層３２（ＳｉＯ２）の２層構造である形態である。【０１０５】
なお、第一実施形態の末尾において、上層埋め込み絶縁膜３１としてＳｉＯ２層、エッチストッパ層３２としてＳｉ３Ｎ４層を用いた例を典型例として挙げたが、第二実施形態では前記典型例とは、上層埋め込み絶縁膜３１とエッチストッパ層３２に用いる材料が逆になっており、また上層埋め込み絶縁膜３１をエッチングして加工する工程においても、前記の典型例とは、Ｓｉ３Ｎ４とＳｉＯ２のエッチングレートの大小関係が逆になる条件を用いる。例えば、ＣＨＦ３、Ｏ２、Ａｒの混合ガスを用いたＲＩＥによるエッチングにおいて、混合ガス中のＯ２流量比が０に近いとき、ＳｉＯ２のエッチングレートの方が、Ｓｉ３Ｎ４のエッチングレートよりも大きい。そこで、Ｏ２流量比を０に近い値から徐々に大きくしていくと、Ｓｉ３Ｎ４のエッチングレートが増大し、ＳｉＯ２のエッチングレートが減少する（図２９）。そして、図中のＡ点でＳｉＯ２とＳｉ３Ｎ４のエッチングレートが同一となり、Ａ点よりもＯ２流量比を増加させると、ＳｉＯ２とＳｉ３Ｎ４のエッチングレートの大小関係は逆転する。【０１０６】
例えば、第一実施形態の前記典型例のＦｉｎＦＥＴを製造する場合には、点Ａよりも小さい酸素流量比でＲＩＥによるエッチングを行えば良い。この場合、典型的にはＳｉＯ２のエッチングレートがＳｉ３Ｎ４のエッチングレートの２倍以上となるＯ２流量比を用いる。また、第二実施形態のＦｉｎＦＥＴを製造する場合には、点Ａよりも大きいＯ２流量比でＲＩＥによるエッチングを行えば良い。この場合、典型的にはＳｉ３Ｎ４のエッチングレートがＳｉＯ２のエッチングレートの２倍以上となるＯ２流量比を用いる。【０１０７】
ＲＩＥのエッチング条件としてはその他、エッチングガスの種類、エッチング室内の温度、圧力、ＲＦ電力等を変えることによって、第１絶縁膜に対するエッチングレートがエッチストッパ層に対するエッチングレートよりも大きくなるように、両者に対するエッチングレートの大小関係を調節することができる。【０１０８】
このように同じ二つの材料であっても、両者に対するエッチングレートの大小関係は材料によって一義的に決まるわけではなく、材料の種類とエッチング方法・条件によって決まるので、本実施形態及び本発明の各実施形態では、上層埋め込み絶縁膜３１をエッチングする工程においてエッチストッパ層がエッチング耐性を持つという発明の条件を満たすように、エッチング方法・条件を選択する。【０１０９】
なお、第二実施形態では、Ｓｉ３Ｎ４のエッチングレートはＳｉＯ２のエッチングレートよりも大きく設定される。Ｓｉ３Ｎ４のエッチングレートはＳｉＯ２のエッチングレートの２倍以上であることが特に好ましい。【０１１０】
第二の実施形態ではエッチストッパ層３２が誘電率が低く、また張り合わせ工程によるＳＯＩ基板の作成において接着性に優れるＳｉＯ２であるので、エッチストッパ層３２の下部に下層埋め込み絶縁膜を設ける必要がない。【０１１１】
また、キャップ絶縁膜２２の上部は、エッチストッパ層３２と同じ材質（キャップ絶縁膜２２はＳｉＯ２）とし、多層のキャップ絶縁膜を用いる場合は、その最上層にエッチストッパ層３２と同じ材質の層を用いるか、少なくともその内部にエッチストッパ層３２と同じ材質の層を挿入することが好ましい。図８以降の図では、キャップ絶縁膜２２として、単層のＳｉＯ２膜を適用した場合を示す。【０１１２】
この場合、上層埋め込み絶縁膜３１、エッチストッパ層３２とも、エッチングレートの上記条件が保たれる範囲内で、それぞれＳｉ３Ｎ４、ＳｉＯ２から、ある程度原子構成比が変化していても良く、また他の元素がある程度混入しても良い。
なお、図８、図９、図１０、図１１、図１２、図１３は、それぞれ第一実施形態の図１、図２、図３、図４、図５、図６に対応する図面である。【０１１３】
本実施形態では、エッチストッパ層３２（ＳｉＯ２）をストッパとして、上層埋め込み絶縁膜３１（Ｓｉ３Ｎ４）をエッチングし、埋め込み絶縁層掘り込み部４１を形成する際、上層埋め込み絶縁膜３１（Ｓｉ３Ｎ４）のエッチングレートは、エッチストッパ層３２に対するエッチングレートよりも大きくなるように条件を選択するので、エッチストッパ層３２はエッチングされないか、エッチングされてもわずかである。Ｔｄｉｇは埋め込み絶縁層のエッチング量によって決まるが、この場合Ｔｄｉｇを上層埋め込み絶縁膜の厚さで規定できるので、Ｔｄｉｇのばらつきが減る。上層埋め込み絶縁膜３１（Ｓｉ３Ｎ４）のエッチングレートは、エッチストッパ層３２に対するエッチングレートよりも大きくなるようにするには、例えばＲＩＥにおいて酸素流量を多くすることにより実現される。【０１１４】
図１２及び１３に示されるように上層埋め込み絶縁膜３１がＳｉ３Ｎ４、エッチストッパ層３２がＳｉＯ２よりなる本実施形態では、ゲート電極に覆われた領域のチャネル方向に垂直な断面（図５（ａ）に相当する断面）において、半導体層３の下部に更にゲート電極に両側面を挟まれるように、Ｓｉ３Ｎ４よりなる上層埋め込み絶縁膜３１が設けられ、上層埋め込み絶縁膜３１の両側側方において半導体層の下端よりも下にゲート電極が延在する領域の下部にはＳｉ３Ｎ４よりなる上層埋め込み絶縁膜３１がなく、上層埋め込み絶縁膜３１の両側側方においてゲート電極の下端がＳｉＯ２よりなるエッチストッパ層３２に接する。【０１１５】
なお、ゲート酸化時にＳｉ３Ｎ４よりなる上層埋め込み絶縁膜３１の両側に薄い酸化膜が形成されるなどの工程上の理由により、ゲート電極の側面と上層埋め込み絶縁膜３１の間にごく薄い層、この場合はごく薄いＳｉＯ２層、が挿入されてもかまわない。このようなごく薄い層は本発明の作用において本質的なものではないので、このような場合においても、本明細書においては、ゲート電極は上層埋め込み絶縁膜３１の側面に接する、とする。【０１１６】
第一実施形態に記載した通り、第二実施形態においても、従来技術におけるエッチングのばらつきによるＴｄｉｇのばらつきの最大値をＴｄｉｇ１とすると、このプロセスでのばらつきのＴｄｉｇの最大値Ｔｄｉｇ２は（Ｔｄｉｇ１×エッチストッパ層３２のエッチングレート／上層埋め込み絶縁膜３１のエッチングレート）に縮小する。【０１１７】
他の工程のプロセス条件は、埋め込み絶縁層２及びキャップ絶縁膜２２の構成が異なることを除いて、第一実施形態において記載したものと同じである。【０１１８】
第一実施形態に記載した通り、第二実施形態においても、Ｔｄｉｇを上層埋め込み絶縁膜の厚さで規定できるので、Ｔｄｉｇのばらつきが減る。元のＴｄｉｇのばらつき量をＴｄｉｇ１とすると、このプロセスでのばらつき量Ｔｄｉｇ２は（Ｔｄｉｇ１×エッチストッパ層３２のエッチングレート／上層埋め込み絶縁膜３１のエッチングレート）に縮小する。したがってオフ電流のばらつき、寄生容量のばらつきが低減される。【０１１９】
上層埋め込み絶縁膜３１をＳｉ３Ｎ４、エッチストッパ層３２をＳｉＯ２とし、Ｔｄｉｇを変化させた場合のオフ電流のシミュレーション結果を図１４に示す。埋め込み絶縁層構造以外の素子構造、計算条件は図７の場合と同じである。図中に従来技術として示したオフ電流は、図２８の結果である。【０１２０】
Ｔｄｉｇが同一である場合、通常のπゲートＦｉｎＦＥＴに比べて、オフ電流が小さいことが第二実施形態の第二の効果として挙げられる。【０１２１】
効果が飽和する領域（Ｔｄｉｇ＞３０ｎｍ）におけるオフ電流は、通常のπゲートＦｉｎＦＥＴの１／３倍程度まで縮小する。これは、本実施形態では上層埋め込み絶縁膜がＳｉ３Ｎ４であるためこの層の誘電率が大きく、下部に突起したゲート電極と、半導体層下部との静電容量が大きくなるので、半導体層下部の電位に対するゲート電極の制御性が向上することによる。【０１２２】
また第二の効果は、上層埋め込み絶縁層にＳｉ３Ｎ４以外のＳｉＯ２よりも誘電率が高い材料を用いた場合にも得られる。【０１２３】
第二の効果は、半導体層の下端よりも下に突起したゲート電極によって挟まれた上層埋め込み絶縁膜の誘電率が、従来のＦｉｎＦＥＴにおいて埋め込み絶縁膜を構成するＳｉＯ２よりも高いことによって得られる効果である。【０１２４】
（第三の実施形態）
図１９に示されるように第三の実施形態は、第一の実施形態において、上層埋め込み絶縁膜３１を構成する材料、またはエッチストッパ層３２を構成する材料よりも誘電率が高い材料よりなる埋め込み高誘電率膜３５層を下層埋め込み絶縁膜３３の中に設けるものである。埋め込み高誘電率膜３５はゲート電極下部と半導体層下部との間の静電気的容量を増すことにより、ゲート電極による半導体層下部領域の電位の制御性を増し、オフ電流を抑制する効果がある。ＳｉＯ２が上層埋め込み絶縁膜３１を構成する材料、またはエッチストッパ層３２を構成する材料として用いられる場合、高誘電率膜３５は典型的にはＳｉ３Ｎ４により構成する。【０１２５】
第三の実施形態の典型例として、第二実施形態の構成に対して、エッチストッパ層３２の下部に下層埋め込み絶縁膜３３を追加し、下層埋め込み絶縁膜３３が、上部の埋め込み高誘電率膜３５（典型的にはＳｉ３Ｎ４、典型的膜厚は１０ｎｍから５０ｎｍ）と、下部のＳｉＯ２よりなる下部の埋め込み絶縁膜３６の二層により構成される場合が挙げられる。埋め込み高誘電率膜３５はゲート電極下部と半導体層下部との間の静電気的容量を増し、ゲート電極による半導体層下部領域の電位の制御性を増し、第二の実施形態に比べて、さらにオフ電流を抑制する効果がある。【０１２６】
図１５、図１６、図１７、図１８、図１９は、それぞれ第一実施形態の図８、図９、図１０、図１１、図１２に対応する図面である。【０１２７】
また、上層埋め込み絶縁膜３１がＳｉＯ２、エッチストッパ層３２がＳｉ３Ｎ４である場合においても、エッチストッパ層３２が薄く（典型的には１５ｎｍ以下）、エッチストッパ層を通したゲート電極下部と半導体層下部との間の静電気的容量が小さい場合には、下層埋め込み絶縁膜３３の一部に、埋め込み高誘電率膜３５を持つ形態を形成しても良い。例えば、埋め込み絶縁膜３３が、上から薄いＳｉＯ２（典型的には厚さ１０ｎｍ以下）、埋め込み高誘電率膜３５、ＳｉＯ２よりなる下部の埋め込み絶縁膜３６の三層構造であっても良い。【０１２８】
（発明の他の実施形態）
本発明の各実施形態では素子領域が単一の矩形である場合を示したが、複数のフィン（半導体領域）が組み合わされたマルチフィン構造の素子領域に、本発明の各実施形態を適用しても良い。この場合、図２０のＡ−Ａ’断面が本発明の各形態のＡ−Ａ断面に対応する形状をもつ。図２０の各フィンは、各フィン内を流れるチャネル電流の方向が互いに平行となるように配列されている。また、図２０（ａ）の電界効果型トランジスタでは、各フィンごとに独立したゲート電極及びソース／ドレイン領域が設けられている。図２０（ｂ）の電界効果型トランジスタでは、各フィン以外に更に、チャネル電流の方向と直交する方向に延在して各フィンを挟んで連結する連結領域７がソース／ドレイン領域の一部として、設けられている。連結領域７は、チャネル電流の方向と直交する方向に延在する半導体領域よりなる。また、連結領域７で連結されたフィンを跨ぐように一つのゲート電極が形成されている。【０１２９】
本発明の各実施形態は、キャップ絶縁膜がない、トライゲート構造にも使用しても良い。この場合に形成される形態を、図２１（ａ）、図２１（ｂ）、図２１（ｃ）に示す。図２１（ａ）、図２１（ｂ）、図２１（ｃ）は、それぞれ図４（ａ）、図１１（ａ）、図１８（ａ）の断面に対応する断面である。【０１３０】
下部の埋め込み絶縁膜３６を省略した場合の例を図２２（ａ）、図２２（ｂ）に示す。図２２（ａ）、図２２（ｂ）は図４（ａ）、図１８（ａ）の断面に対応する断面である。【０１３１】
エッチストッパ層をゲートサイドウォール形成の際のストッパとして使用しても良い。これを図２３、図２４に示す。上面図２３（ａ）のＣ−Ｃ’断面を図２３（ｂ）に、図２３（ｂ）断面においてサイドウォール形成工程を順を追って描いたものを図２４（ａ）、図２４（ｂ）、図２４（ｃ）に示す。図２４（ａ）は図４（ｃ）に対応している。ここに述べる実施形態は第一実施形態の変形例であり、上層埋め込み絶縁膜３１はＳｉＯ２、エッチストッパ層３２はＳｉ３Ｎ４、下層埋め込み絶縁膜３３はＳｉＯ２、第一キャップ絶縁膜８はＳｉＯ２、第二キャップ絶縁膜９はＳｉ３Ｎ４である。【０１３２】
図３から図４に至る工程において、ゲート電極材料を堆積したのち、ゲートキャップ膜４２の材料（典型的にはＳｉ３Ｎ４、典型的膜厚は２０から５０ｎｍ）を堆積し、ゲート電極材料とゲートキャップ膜材料をゲート電極のパターンにパターニングすることにより、図２４（ａ）のように、ゲート電極５の上にゲートキャップ膜４２が積層した形状を形成する。続いて全体にサイドウォール絶縁膜４４を厚く（典型的にはＳｉＯ２、典型的膜厚は５００ｎｍ）堆積し、ゲートキャップ膜４２をストッパとするＣＭＰにより、サイドウォール絶縁膜４４を平坦化する（図２４（ａ））。【０１３３】
次にサイドウォール絶縁膜４４の上部を選択的にエッチングし（エッチング量は典型的には２０から５０ｎｍ）、全体に薄くサイドウォール用マスク（典型的にはＳｉ３Ｎ４、典型的膜厚は１０から５０ｎｍ）を堆積し、これをエッチバックすることにより、露出したゲートキャップ膜４２の側面、または露出したゲートキャップ膜４２とゲート電極５の側面に、サイドウォール用マスク４３を側壁状に形成する（図２４（ｂ））。【０１３４】
次に、ゲートキャップ膜４２とサイドウォール用マスク４３をマスクに、サイドウォール絶縁膜４４をエッチングすることにより、サイドウォール絶縁膜４４をゲート電極５の側面だけに残るように加工し、ゲート電極５の側面にゲートサイドウォール１４を形成する。このとき、ゲート電極から離れた部分ではエッチストッパ層３２が、サイドウォール絶縁膜４４をエッチングする際のストッパとなり、サイドウォール絶縁膜４４をエッチングする工程において、下層埋め込み絶縁膜等がエッチングされてしまうことを防ぐことができる。【０１３５】
この方法でゲートサイドウォールを形成すると、ゲート電極から離れた位置の半導体層３の側面にはゲートサイドウォールを形成せずに、ゲート電極の側面だけにゲートサイドウォールを形成することができるので、ゲートサイドウォールの形成後に半導体層の側面にソース／ドレイン領域となるエピタキシャル層を成長させたり、あるいはゲートサイドウォールの形成後に半導体層の側面をシリサイド化することなどが可能になる。【０１３６】
本発明の各実施形態は、ゲート電極の一部が、半導体層（半導体領域）下部に一部回り込む形態に適用しても良い。図４（ａ）に対応する形態を図２５に示す。すなわち、このＦｉｎＦＥＴでは、上層埋め込み絶縁層のチャネル電流方向と直交する方向の幅が、半導体層のチャネル電流方向と直交する方向の幅よりも狭くなっており、半導体領域下部のコーナー部が絶縁膜を介してゲート電極で覆われていることに特徴がある。このため、通常のπゲートＦｉｎＦＥＴに比べて、ＤＩＢＬ（ドレインインデュースドバリアーローウィング）をさらに抑制できるので、ゲート電極の制御性をさらに向上させることができ、本発明におけるオフ電流抑制効果をより強めることができる。【０１３７】
本発明では、第一実施形態に記載した通り、エッチストッパ層の材料は、上層埋め込み絶縁膜３１のエッチングに用いられる所定条件でのエッチングに対して第１絶縁膜よりもエッチングレートが低い材料を選択する。所定条件のエッチングとは、上層埋め込み絶縁膜３１に対するエッチングレートがエッチストッパ層３２に対するエッチングレートより大きい（典型的には２倍以上）エッチング条件である。【０１３８】
通常、ＳｉＯ２をＲＩＥによりエッチングする際に使用する条件は、ＳｉＯ２に対するエッチングレートがＳｉ３Ｎ４に対するエッチングレートより大きいので、エッチストッパ層３２がＳｉＯ２よりなる場合あるいはＳｉＯ２から若干の原子構成の変化がある材料よりなる場合であり、エッチストッパ層がＳｉ３Ｎ４である場合には、前記所定条件に当てはまる。【０１３９】
また、通常ＳｉＯ２をＲＩＥによりエッチングする際の条件は、ＳｉＯ２に対するエッチングレートがハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの高誘電率材料に対するエッチングレートより大きいので、エッチストッパ層３２がＳｉＯ２よりなる場合あるいはＳｉＯ２から若干の原子構成の変化がある材料よりなる場合には、前記所定条件に当てはまる。【０１４０】
典型的には、上層埋め込み絶縁膜３１（あるいは上層埋め込み絶縁膜３１の最下層（エッチストッパ層に接する層））がＳｉＯ２あるいはＳｉＯ２から若干の原子構成の変化がある材料である場合には、前記所定条件として、ＳｉＯ２に対するエッチングレートがＳｉ３Ｎ４に対するエッチングレートより大きい条件を選択すればよく、エッチストッパ層についてはこの所定条件下でＳｉＯ２に対するエッチングレートよりもエッチングレートが低くなる材料として、典型的には、Ｓｉ３Ｎ４（あるいはＳｉ３Ｎ４から若干原子構成が変化した材料）を選べば良い。【０１４１】
また、ＳｉＯ２に対するエッチングレートがＳｉ３Ｎ４に対するエッチングレートより大きい条件であれば、ハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの高誘電率材料に対するエッチングレートが通常ＳｉＯ２に対するエッチングレートより小さいので、所定条件として、ＳｉＯ２に対するエッチングレートがＳｉ３Ｎ４に対するエッチングレートより大きい条件を選択し、エッチストッパ層の材料としてハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの高誘電率材料を用いても良い。【０１４２】
また、上層埋め込み絶縁膜３３（または上層埋め込み絶縁膜３３の最下層）が窒素を多く含む材料（典型的にはＳｉ３Ｎ４、あるいはＳｉ３Ｎ４から若干の原子構成の変化がある材料）である場合には、前記所定条件として、典型的にはＳｉ３Ｎ４に対するエッチングレートがＳｉＯ２に対するエッチングレートより大きい条件を選択すればよく、エッチストッパ層についてはこの所定条件下でＳｉ３Ｎ４に対するエッチングレートよりもエッチングレートが低くなる材料として、窒素の含有量が少ない材料、典型的には、ＳｉＯ２（あるいはＳｉＯ２から若干原子構成が変化した材料）を選べば良い。【０１４３】
本発明の各実施形態において、埋め込み絶縁層掘り込み部４１を形成する工程において、エッチストッパ層３２は全くエッチングされなくてもよく、また一部がエッチングされても良い。【０１４４】
本発明の各実施形態において、上層埋め込み絶縁膜３１は多層構造を持っても良い。例えばＳｉ３Ｎ４である上層埋め込み絶縁膜３１に代えて、上層埋め込み絶縁膜３１の上部の半導体層３に接する部分をＳｉＯ２やＳｉＯＮ（典型的には１．５ｎｍから２０ｎｍ）で形成し、ＳｉＯ２やＳｉＯＮで形成された部分の下部をＳｉ３Ｎ４で形成しても良い（ＳｉＯ２の領域、Ｓｉ３Ｎ４の領域は原子の構成比、構成する原子の種類がある程度化学量論的な組成からずれても良い。）。上層埋め込み絶縁膜３１のうち、上部の半導体層３に接する部分をＳｉＯ２やＳｉＯＮで構成すると、半導体層３がＳｉ３Ｎ４膜上にある場合と比べて、半導体層３と上層埋め込み絶縁膜３１との間の界面準位密度を減らすことができる。
但し、上層埋め込み絶縁膜３１が多層構造を持つ場合においても、エッチストッパ層３２に接する部分を成す材料は、エッチストッパ層３２に対して選択的にエッチングできる（エッチストッパ層３２よりも大きなエッチングレート、好ましくは２倍以上、より好ましくは５倍以上）材料により構成される。【０１４５】
また、各実施形態において、下層埋め込み絶縁膜は複数の層からなっていても良い。支持基板は絶縁膜であっても半導体層であっても良い。各実施形態において、第１絶縁膜よりも下方に複数の絶縁膜のみが積層されている場合、第１絶縁膜直下の層をエッチストッパ層、最下層を支持基板、エッチストッパ層と支持基板の間の層を下層埋め込み絶縁膜とする。【０１４６】
また、エッチストッパ層も多層であっても良い。この場合、少なくともエッチストッパ層の最上層（第１絶縁膜に接する層）と最下層は埋め込み絶縁層掘り込み部４１を形成するためのエッチングに対して耐性を持つ（埋め込み絶縁層掘り込み部４１を形成するためのエッチングに対して、エッチングの対象となる材料よりエッチングレートが小さい。典型的には１／２倍以下。）。【０１４７】
但し、典型的にはエッチストッパ層は単層であり、またエッチストッパ層は多層である場合は典型的にはエッチストッパ層を形成するすべての層が埋め込み絶縁層掘り込み部４１を形成するためのエッチングに対して耐性を持つ。【０１４８】
また、エッチストッパ層は、埋め込み絶縁層掘り込み部４１を形成するためのエッチングにより露出する層及びこの層より上の層により構成され、あるいはプロセスのばらつきにより埋め込み絶縁層掘り込み部４１を形成するためのエッチングによって露出する可能性のある層及びこの層より上の層により構成される。【０１４９】
本発明においては、半導体層の下方に設けられる絶縁膜の一部、すなわち、上層埋め込み絶縁膜３１、エッチストッパ層３２、下層埋め込み絶縁膜３３のいずれか、あるいは上層埋め込み絶縁膜３１のうち半導体層３の下部に位置する一部、エッチストッパ層３２のうち半導体層３の下部に位置する一部、下層埋め込み絶縁膜３３のうち半導体層３の下部に位置する一部のいずれかに、ＳｉＯ２よりも誘電率が高い材料が設けられると、ゲート電極のうち半導体層の下端よりも下に突起した領域の下面または側面と、半導体層の下端近傍との静電気的な結合が増し、ゲート電極による半導体層の下端近傍の電位制御性が強くなるので、トランジスタの性能が改善する。具体的には、サブスレショルドスウィングが縮小し、オフ電流が低減する。これら、ＳｉＯ２よりも誘電率が高い材料は典型的にはＳｉ３Ｎ４であり、あるいは、ハフニュウムシリケート、ハフニュウムオキサイド、アルミナ等の高誘電率材料である。但し、ここに挙げた材料における原子の構成比、構成する原子は、化学量論的組成からある程度外れていても良い。【０１５０】
本発明の第一実施形態で上層埋め込み絶縁膜よりも誘電率が高い材料をエッチストッパ層に用いた場合（図７にオフ電流を示した具体例においては、上層埋め込み絶縁膜がＳｉＯ２、エッチストッパ層がＳｉ３Ｎ４）は、図７のように特にＴｄｉｇが小さい領域でオフ電流低減効果が大きい。この場合、Ｔｄｉｇが７．５ｎｍ以上、すなわちＷｆｉｎの１／４倍以上において、オフ電流が最小値に達して安定するので、Ｔｄｉｇは７．５ｎｍ以上、すなわちＷｆｉｎの１／４倍以上が好ましいと言える。また、図７においてはＴｄｉｇが７．５ｎｍ以上の領域において、オフ電流は変化しなくなるので、Ｔｄｉｇが７．５ｎｍ以上であると、Ｔｄｉｇがばらついてもオフ電流のばらつきが極めて小さい点において好ましいが、Ｔｄｉｇが大きすぎてもプロセス上の負担が増し、またゲート電極と支持基板間の寄生容量や、ゲート電極とソース／ドレイン領域間の寄生容量が増すので、プロセス上のマージンを考えると、Ｔｄｉｇが１５ｎｍ以下、すなわちＷｆｉｎの１／２倍以下であることが好ましい。【０１５１】
また、第二の実施形態においては、エッチストッパ層よりも誘電率が高い材料を上層埋め込み絶縁膜に用いた場合（図１４にオフ電流を示した具体例においては、上層埋め込み絶縁膜がＳｉ３Ｎ４、エッチストッパ層がＳｉＯ２）は、Ｔｄｉｇが２５ｎｍ（Ｗｆｉｎの５／７倍）以上で最小値に達して安定している。図７の場合と同様にＴｄｉｇが大きすぎてもプロセス上の負担が増し、またゲート電極と支持基板間の寄生容量や、ゲート電極とソース／ドレイン領域間の寄生容量が増すので、プロセス上のマージンを考えると、Ｔｄｉｇが４０ｎｍ以下、すなわちＷｆｉｎの１．３倍以下であることが好ましい。【０１５２】
また、図７、図１４の結果を考え合わせると、本発明においては、一般に、Ｔｄｉｇが４０ｎｍ以下、すなわちＷｆｉｎの１．３倍以下であることが好ましいと言える。【０１５３】
また、本発明で用いられる多層の埋め込み絶縁膜を持つＳＯＩ基板は、上層埋め込み絶縁膜に相当する部分は、本明細書に記載したＴｄｉｇの範囲に相当する厚さであることが望ましい。すなわち、上層埋め込み絶縁膜の厚さが、４０ｎｍ以下、または１５ｎｍ以下であり、また典型的には上層埋め込み絶縁膜の厚さが７．５ｎｍ以上である。【０１５４】
また、本発明で用いられる多層の埋め込み絶縁膜を持つＳＯＩ基板の最上層の埋め込み絶縁膜は、上層埋め込み絶縁膜に相当するか、あるいは上層埋め込み絶縁膜の一部であるから、本発明で用いられる多層の埋め込み絶縁膜を持つＳＯＩ基板の最上層の埋め込み絶縁膜の厚さは、４０ｎｍ以下、または１５ｎｍ以下である。【０１５５】
本発明で用いるＳＯＩ基板は例えば以下のように製造する。まず第一のシリコン基板上に上層埋め込み絶縁膜、エッチストッパ層、下層埋め込み絶縁膜をこの順にＣＶＤ法、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：原子層成長）法などの製膜技術により堆積する。そして第二のシリコン基板と下層埋め込み絶縁膜とを加熱圧着して接着する。そして第一のシリコン基板を薄膜化し半導体層を形成する。第二のシリコン基板は支持基板となる。第一のシリコン基板を薄膜化して半導体層を形成する際にはスマートカット（登録商標）、ＥＬＴＲＡＮ（登録商標）などの技術を用いても良い。また、下層埋め込み絶縁膜、あるいは下層埋め込み絶縁膜とエッチストッパ層と、あるいは下層埋め込み絶縁膜とエッチストッパ層と上層埋め込み絶縁膜を、第二のシリコン基板に形成し、第二のシリコン基板に形成されない層だけを第一のシリコン基板に形成しても良い。なお、上層埋め込み絶縁膜、エッチストッパ層、下層埋め込み絶縁膜の材料は本発明に記載したトランジスタに用いられる構成に従う。【０１５６】
ここで、上層埋め込み絶縁膜がＳｉＯ２の場合、上層埋め込み絶縁膜は第一のシリコン基板を熱酸化して形成しても良い。上層埋め込み絶縁膜が多層膜でその最上層がＳｉＯ２層の場合、そのＳｉＯ２層は第一のシリコン基板を熱酸化して形成しても良い。下層埋め込み絶縁膜がＳｉＯ２層の場合、下層埋め込み絶縁膜は第二のシリコン基板を熱酸化して形成しても良い。下層埋め込み絶縁膜が多層膜でその最下層がＳｉＯ２層の場合、そのＳｉＯ２層は第二のシリコン基板を熱酸化して形成しても良い。【０１５７】
このように半導体層下部に複数の絶縁膜（１層以上の第１絶縁膜、エッチストッパ層、１層以上の下層埋め込み絶縁膜）が積層された基板としては、例えば、最上層が半導体層であり、その下部にＳｉＯ２層とＳｉ３Ｎ４層とが交互に積層された基板を用いることができる。【０１５８】
また、典型的には半導体層下部に第１絶縁膜に相当するＳｉＯ２層、エッチストッパ層に対応するＳｉ３Ｎ４層、その下部に下層埋め込み絶縁膜に対応するＳｉＯ２層が設けられる。あるいは、半導体層下部に第１絶縁膜に相当するＳｉ３Ｎ４層、エッチストッパ層に対応するＳｉＯ２層が設けられる。また、本明細書に掲載した各種実施形態に対応した複数の絶縁膜が半導体層下部に設けられる。【０１５９】
また、半導体層下部に設けられた複数の絶縁膜の下部は半導体（典型的にはシリコン）または絶縁体（サファイア、石英など）よりなる支持基板により保持される。【０１６０】
また半導体層は典型的にはシリコン層であるが、ＳｉＧｅなどシリコン以外の半導体であっても良い。また半導体層は異種の半導体層が積層されたものであっても良い。【０１６１】
また、埋め込み絶縁膜は典型的にはウエハ全体に広がり、少なくとも複数のトランジスタが設けられる一定の範囲の全体にわたってひろがるように設けられる。【０１６２】
第一のシリコン基板と第二のシリコン基板の双方に同一機能の層（上層埋め込み絶縁膜、エッチストッパ層、下層埋め込み絶縁膜のいずれか）を形成し、同一機能の層同士を接着しても良い。例えば、第一のシリコン基板上に上層埋め込み絶縁膜、エッチストッパ層、下層埋め込み絶縁膜をこの順に形成し、第二のシリコン基板上の下層埋め込み絶縁膜を形成し、第一のシリコン基板上の下層埋め込み絶縁膜と、第二のシリコン基板上に下層埋め込み絶縁膜を互いに接着しても良い。【０１６３】
本発明は通常ゲート長１８０ｎｍ以下の微細トランジスタに適用される。典型的なゲート長は２５ｎｍから９０ｎｍである。【０１６４】
フィン幅Ｗｆｉｎ（図５（ａ）の紙面内横方向の半導体層３の幅）は通常５ｎｍから５０ｎｍであり、典型には１０ｎｍから３５ｎｍである。但し、ゲート長が５０ｎｍを切るような微細なトランジスタにおいてはフィン幅Ｗｆｉｎが５ｎｍ以下であっても良い。半導体層の高さＨｆｉｎは典型的には１５ｎｍから７０ｎｍである。【０１６５】
ゲート電極はポリシリコン、あるいは金属、金属シリサイドなどの導電性材料により構成される。【０１６６】
Ｆｉｎ領域を形成する半導体層の、チャネル形成領域（ゲート電極に覆われた部分）には、不純物をドーピングしてもよく、ドーピングしなくても良い。ゲート電極がポリシリコンの場合には、通常ｎチャネルトランジスタではｐ型の、ｐチャネルトランジスタではｎ型の不純物が導入される。また、ソース／ドレイン領域にはｎチャネルトランジスタではｎ型の、ｐチャネルトランジスタではｐ型の不純物が高濃度（通常１０１９ｃｍ−３以上、典型的には１０１９ｃｍ−３以上）に導入される。ｎ型不純物は典型的にはＡｓ、Ｐ、Ｓｂ等のドナー不純物、ｐ型不純物は典型的にはＩｎ、Ｂ、Ａｌ等のアクセプタ不純物である。【０１６７】
また、チャネル形成領域（半導体層のうちソース／ドレイン領域に挟まれた部分で、ゲート電極に覆われた部分。）には低濃度のチャネルイオン注入が行われてもよく、チャネルイオン注入が行われなくてもよい。また、第一導電型のソース／ドレイン領域に隣接したチャネル形成領域に、ある一定の幅にわたって第二導電型の不純物が導入されるハロー領域を持っても良い。【０１６８】
また、本明細書の図面においては、典型的な例として半導体層、各種絶縁膜、第二キャップ絶縁膜の断面が長方形である場合を図示したが、実際にはエッチング工程、熱酸化工程などの製造工程の影響により、断面が長方形からずれた形態を持っても良い。例えば、犠牲酸化、ゲート酸化などの熱酸化工程によって半導体層のコーナー部が丸みを持っても良い。また、例えばＲＩＥなどのエッチング工程の影響により、半導体層、上層埋め込み絶縁膜などの各構成部分の側面がテーパーを持ったり、ゆるやかな曲面を持っても良い。【０１６９】
なお、各実施形態において電界効果型トランジスタの構成要素として用いられる、複数の元素からなる材料、例えばＳｉＯ２、Ｓｉ３Ｎ４などの材料、における原子の構成比は、発明の効果が得られる範囲で、化学量論的組成からある程度ずれたものであってもかまわない。また、化学量論的組成において含まれない元素が、発明の効果が得られる範囲で、ある程度混入されても良い。【０１７０】
エッチストッパ層の厚さに特に制限はないが、通常５ｎｍから１５０ｎｍ程度である。但し、以下の式により与えられるエッチストッパとして効果が得られる最低限度の厚さを超えることが好ましい。
（上層埋め込み絶縁膜の厚さ）×（１＋ｘ）／（１−ｘ）×（エッチストッパ層のエッチングレート）／（上層埋め込み絶縁膜のエッチングレート）
但し、ｘは絶縁膜の厚さのエッチングレートのバラツキ量の規定値に対する比である。すなわち、２０％ばらつく場合は０．２である。（１＋ｘ）／（１−ｘ）という積は、最もエッチングレートが低い部分において、上層埋め込み絶縁膜の全体をエッチングしようとした場合、最もエッチングレートが大きい部分におけるエッチング量を示す。ｘの典型的な値は０．２である。
なお、本発明において「基体」とは基板に平行（水平）な任意の平面を意味する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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