(57)【特許請求の範囲】
【請求項１】
半導体基板上に熱酸化による素子分離絶縁膜を形成する工程と、
熱酸化によるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に５００Å〜２５００Åの第１の多結晶シリコン膜を堆積する工程と、
前記第１の多結晶シリコン膜に不純物濃度が１×１０18atoms/cm3以上となるように不純物のドーピングを行い前記第１の多結晶シリコン膜の導電型をＰ型にする工程と、
前記第１のＰ型多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、
前記高融点金属シリサイド上に５００Å〜３０００Åからなる絶縁膜を堆積する工程と、
前記第１のＰ型多結晶シリコンと前記高融点金属シリサイドと前記絶縁膜をエッチングし積層構造を有するポリサイドゲート電極を形成する工程と、
第１の導電型のＭＯＳトランジスタの低濃度拡散領域に第１の導電型の不純物を１×１０16〜１×１０18atoms/cm3ドーピングする工程と、
第２の導電型のＭＯＳトランジスタの低濃度拡散領域に第２の導電型の不純物を１×１０16〜１×１０18atoms/cm3ドーピングする工程と、
前記ポリサイドゲート電極上にサイドスペーサー形成用の絶縁膜を堆積する工程と、
異方性ドライエッチで前記サイドスペーサー形成用の絶縁膜をエッチングし前記ポリサイドゲート電極側壁にサイドスペーサーを形成する工程と、
前記ポリサイドゲート電極の形成後に、前記素子分離絶縁膜上に５００Å〜２５００Åからなる第２の多結晶シリコン膜を堆積する工程と、
前記第２の多結晶シリコン膜の全域ないしは前記第２の多結晶シリコン膜の第１の領域に第２の導電型の不純物を１×１０14〜９×１０18atoms/cm3ドーピングする工程と、
前記第２の多結晶シリコン膜の第２の領域に第１の導電型の不純物を１×１０14〜９×１０18atoms/cm3ドーピングする工程と、
前記第２の多結晶シリコン膜をエッチングし第２の多結晶シリコン膜からなる第１導電型の抵抗体および第２導電型の抵抗体を形成する工程と、
前記第１導電型の抵抗体の一部ないし全域に１×１０19atoms/cm3以上の第１の導電型の不純物をドーピングする工程と、
前記第２導電型の抵抗体の一部ないし全域に１×１０19atoms/cm3以上の第２の導電型の不純物をドーピングする工程と、
前記半導体基板上に中間絶縁膜を形成する工程と、
前記半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を設ける工程と、からなる半導体装置の製造方法。
【請求項２】
前記第１の多結晶シリコン膜への不純物導入法がボロンのイオン注入であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の多結晶シリコン膜への不純物導入法がＢＦ2のイオン注入であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の多結晶シリコン膜への不純物導入法が、前記第１の多結晶シリコン膜の堆積時に不純物を同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が窒化膜であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記高融点金属シリサイド上に堆積した前記絶縁膜が窒化膜で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記高融点金属シリサイド上に堆積した前記絶縁膜が窒化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が酸化膜であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜及び窒化膜及び前記酸化膜とは別層の酸化膜の積層構造で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記高融点金属シリサイド上に堆積した前記絶縁膜が積層構造で最上層が酸化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が窒化膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２の多結晶シリコン膜の第１の領域の一部及び全域への１×１０19atoms/cm3以上の第１の導電型の不純物ドーピングが第１の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であり、前記第２の多結晶シリコン膜の第２の領域の一部及び全域への１×１０19atoms/cm3以上の第２の導電型の不純物ドーピングが第２の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は抵抗回路を有する相補型ＭＯＳ半導体装置において低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage Detector、以後VDと表記)や定電圧レギュレータ(Voltage Regulator、以後VRと表記)やスイッチングレギュレータ(Switching Regulator、以後SWRと表記など)などのパワーマネージメント半導体装置やオペアンプ、コンパレータなどのアナログ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来多結晶シリコンなどの抵抗体を使用した抵抗回路を有する相補型ＭＯＳ半導体装置は数多く使用されている。図１４は従来の抵抗回路を備えた半導体装置の構造の一実施例を示したものである。Ｐ型半導体基板に形成されたゲート電極がＮ＋型の多結晶シリコンからなるＮチャネル型ＭＯＳトランジスタ（以後ＮＭＯＳと表記）と、Ｎウェル領域に形成されたゲート電極がやはりＮ＋型の多結晶シリコンからなるＰチャネル型ＭＯＳトランジスタ（以後ＰＭＯＳと表記）とからなる相補型ＭＯＳ構造（Complementary ＭＯＳ、以後ＣＭＯＳ表記）と、フィールド絶縁膜上に形成されている電圧を分圧するための分圧回路もしくは時定数を設定するCR回路などに用いられる抵抗体とから構成されている。
【０００３】
【発明が解決しようとする課題】
この抵抗回路を有する相補型ＭＯＳ（ＣＭＯＳ）半導体装置において、ゲート電極の極性はその製造の容易さ、安定性より、Ｎ＋型多結晶シリコンがよく用いられている。この場合ゲート電極と半導体基板（ウェル）の仕事関数の関係よりＮＭＯＳトランジスタは表面チャネル型となるが、ＰＭＯＳトランジスタの場合、やはりゲート電極と半導体基板の仕事関数の関係によりしきい値電圧は約-１Ｖとなる。そのためしきい値電圧を低下させるために不純物注入を行うと、表面より少し基板内部にチャネル形成する埋め込みチャネルとなってしまう。埋め込みチャネルは基板内部をキャリアが通過するため移動度が大きいという利点があるが、しきい値電圧を下げるとサブスレッショルド特性は極めて劣化し、リーク電流が増加する。そのためＮＭＯＳトランジスタに比べＰＭＯＳトランジスタは低電圧化、短チャネル化が困難である。
【０００４】
またＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに低電圧化が可能となる構造として、ゲート電極の極性をトランジスタの極性と等しくする同極ゲート構造というものがある。この構造はＮＭＯＳトランジスタのゲート電極にはＮ＋型多結晶シリコン、ＰＭＯＳトランジスタにはＰ＋型多結晶シリコンを用いるためどちらも表面チャネル型となりリーク電流を抑えることができ低電圧化が可能となる。しかしながらゲート電極の極性を別々にすることによる製造工程数が増加し製造コストや製造工期の増大を招き、さらに最も基本的な回路要素であるインバータ回路においては通常は、面積効率の向上のためにＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極はメタルを介しての結線を避け平面的にＮＭＯＳトランジスタからＰＭＯＳトランジスタまで連続な1個の多結晶シリコンないしは多結晶シリコンと高融点金属シリサイドとの積層からなるポリサイド構造によりレイアウトされるが、図４に示すような多結晶シリコン単層から形成される場合にはその多結晶シリコン中のＰＮ接合のインピーダンスが高く実用的でないこと、図５に示すようなポリサイド構造の場合にはＮ型とＰ型の不純物は工程における熱処理中に高融点金属シリサイド中を高速でお互いに逆導電型のゲート電極へ拡散し、その結果として仕事関数が変化してしきい値電圧が安定しないなどの、コスト面や特性面において問題を有している。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００６】
（１）半導体基板上に熱酸化による素子分離絶縁膜を形成する工程と、熱酸化によるゲート絶縁膜を形成する工程と、ゲート絶縁膜上に５００Å〜２５００Åの第１の多結晶シリコン膜を堆積する工程と、第１の多結晶シリコン膜に不純物濃度が１×１０18atoms/cm3以上となるように不純物をドーピングを行い第１の多結晶シリコン膜の導電型をＰ型する工程と、第１のＰ型多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、高融点金属シリサイド上に５００Å〜３０００Åからなる絶縁膜を堆積する工程と、第１のＰ型多結晶シリコンと高融点金属シリサイドと絶縁膜をエッチングし積層のポリサイドゲート電極を形成する工程と、第１の導電型のＭＯＳトランジスタの低濃度拡散領域に第１の導電型の不純物を１×１０16〜１×１０18atoms/cm3ドーピングする工程と、第２の導電型のＭＯＳトランジスタの低濃度拡散領域に第２の導電型の不純物を１×１０16〜１×１０18atoms/cm3ドーピングする工程と、ポリサイドゲート電極上にポリサイドゲート電極と同程度の膜厚の絶縁膜を堆積する工程と、異方性ドライエッチで絶縁膜をエッチングしポリサイドゲート電極側壁にサイドスペーサーを形成する工程と、素子分離絶縁膜上に５００Å〜２５００Åからなる第２の多結晶シリコン膜を堆積する工程と、第２の多結晶シリコン膜の全域ないしは第２の多結晶シリコン膜の第１の領域に第２の導電型の不純物を１×１０14〜９×１０18atoms/cm3ドーピングする工程と、第２の多結晶シリコン膜の第２の領域に第１の導電型の不純物を１×１０14〜９×１０18atoms/cm3ドーピングする工程と、第２の多結晶シリコン膜をエッチングし第２の多結晶シリコン膜の抵抗体を形成する工程と、第２の多結晶シリコン膜の第１の領域の一部ないし全域に１×１０19atoms/cm3以上の第１の導電型の不純物をドーピングする工程と、第２の多結晶シリコン膜の第２の領域の一部ないし全域に１×１０19atoms/cm3以上の第２の導電型の不純物をドーピングする工程と、半導体基板上に中間絶縁膜を形成する工程と、半導体基板上の中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を設けることからなる半導体装置の製造方法とした。
【０００７】
（２）第１の多結晶シリコン膜への不純物導入法がボロンのイオン注入であることを特徴とする半導体装置の製造方法とした。
【０００８】
（３）第１の多結晶シリコン膜への不純物導入法が、ＢＦ2のイオン注入であることを特徴とする半導体装置の製造方法とした。
【０００９】
（４）第１の多結晶シリコン膜への不純物導入法が、第１の多結晶シリコン膜の堆積時に不純物を同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法であることを特徴とする半導体装置の製造方法とした。
【００１０】
（５）高融点金属シリサイド上に堆積した絶縁膜が酸化膜で構成されていることを特徴とする半導体装置の製造方法とした。
【００１１】
（６）高融点金属シリサイド上に堆積した絶縁膜が酸化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が窒化膜であることを特徴とする半導体装置の製造方法とした。
【００１２】
（７）高融点金属シリサイド上に堆積した絶縁膜が窒化膜で構成されていることを特徴とする半導体装置の製造方法とした。
【００１３】
（８）高融点金属シリサイド上に堆積した絶縁膜が窒化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が酸化膜であることを特徴とする半導体装置の製造方法とした。
【００１４】
（９）高融点金属シリサイド上に堆積した絶縁膜が酸化膜及び窒化膜及び別層の酸化膜の積層構造で構成されていることを特徴とする半導体装置の製造方法とした。
【００１５】
（１０）高融点金属シリサイド上に堆積した絶縁膜が積層構造で最上層が酸化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が窒化膜であることを特徴とする半導体装置の製造方法とした。
【００１６】
（１１）第２の多結晶シリコン膜の第１の領域の一部及び全域への１×１０19atoms/cm3以上の第１の導電型の不純物ドーピングが第１の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であり、第２の多結晶シリコン膜の第２の領域の一部及び全域への１×１０19atoms/cm3以上の第２の導電型の不純物ドーピングが第２の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であることを特徴とする半導体装置の製造方法とした。
【００１７】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
図１は本発明の抵抗回路を有するＣＭＯＳ半導体装置の一実施例を示す断面図である。
【００１８】
本実施例では、Ｐ型シリコン半導体基板１０１中に基板とは逆導電型のＮ型ウェル拡散層領域１０２が形成されている。さらにシリコン半導体基板１０１中には基板とは逆導電型の不純物拡散層によるＮ型ＭＯＳトランジスタ１１４、Ｎ型ウェル拡散層領域１０２にはウェルと逆導電型の不純物拡散層によるＰ型ＭＯＳトランジスタ１１５が形成されている。そしてゲート絶縁膜１０５、ゲート電極となるＰ＋型多結晶シリコン１０７と高融点金属シリサイド１１２の積層ポリサイド構造で、おのおののトランジスタが構成されている。そしてゲート電極のマスク材として酸化膜絶縁膜１１３をゲート電極の上に堆積させている。ここでゲート電極のマスク材として窒化膜を用いても構わない。また、ここではＰ型シリコン半導体基板を用いたが、Ｎ型シリコン基板上にＰ型ウェル拡散層を形成し、そこにＣＭＯＳ半導体装置を構成しても構わない。
【００１９】
また本実施例において、フィールド絶縁膜１０６上に第１導電型であるＮ型の第２の多結晶シリコン抵抗体１１６と、第２導電型であるＰ型の第２の多結晶シリコン抵抗体１１７が形成されているが、ＣＭＯＳのゲート電極の一部である多結晶シリコン１０７と多結晶シリコン抵抗体１１６、１１７は別工程で形成され、膜厚も異なっており、多結晶シリコン抵抗体の方がゲート電極より薄く形成されている。たとえばゲート電極膜厚は２０００Åから６０００Å程度の膜厚であるのに対し、抵抗体の膜厚は５００Åから２５００Åで形成される。これは多結晶シリコン抵抗体においては膜厚は薄い方がシート抵抗値を高く設定でき,また温度特性も良くなるため、より精度を向上させることができる。
【００２０】
Ｎ型多結晶シリコン抵抗体１１６には高抵抗領域１１０と抵抗体両端に配線材と十分なコンタクトを取ることの出来る高濃度不純物領域１０８を有している。そして高抵抗領域１１０の不純物濃度をイオン注入で制御し、所望の抵抗値を有する抵抗体を形成する。同様にＰ型多結晶シリコン抵抗体１１７にも高抵抗領域１１１と高濃度不純物領域１０９を有し、高抵抗領域の不純物濃度により抵抗値を設定する。
【００２１】
例えば、シート抵抗値はその抵抗の用途にもよるが通常の分圧回路においては数ｋΩ／□から数十ｋΩ／□の範囲で使われる。この時の不純物はＰ−抵抗体１１７においてはボロンないしBF2を用い１×１０14〜９×１０18atoms／cm3程度の濃度であり、Ｎ−抵抗体１１６においてはリンないし砒素を用い１×１０1 4〜９×１０18atoms／cm3程度の濃度である。
【００２２】
また図１にはＮ−抵抗体１１６およびＰ−抵抗体１１７の両方を示しているが、それらの抵抗体の特徴と製品に要求される特性とを考慮し工程数やコスト削減の目的でＮ−抵抗体１１６もしくはＰ−抵抗体１１７のどちらかしか搭載しない場合もある。
【００２３】
このようにゲート電極をＰ＋型とすることでＰＭＯＳトランジスタは表面チャネルとなり、しきい値電圧を低く設定しても埋め込みチャネル時に比べリーク電流を抑えることが可能となる。一方ＮＭＯＳトランジスタの場合は、ゲート電極をＰ＋型にすると埋め込みチャネルとなるが
しきい値電圧の低下のための不純物注入にはボロンより拡散係数の小さい砒素を使うことになる。そのためＮ＋型ゲート電極のＰＭＯＳトランジスタに比べ表面チャネルに近い状態になり、また砒素はシリコンと酸化膜の界面付近に凝縮する性質があるので、さらに表面チャネルに近づく。よってＮ型ＭＯＳトランジスタもしきい値電圧を下げてもリーク電流を抑えることができ、低電圧動作が可能となる。また同極ゲート構造に対し、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタともにゲートをＰ＋型にすることで製造工程が簡単となり、コストを下げることが可能となる。
【００２４】
さらに図１においてはアナログ回路において重要であるチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的として、ソースとドレインに低濃度不純物拡散層Ｎ−１２０、Ｐ−１２１と、ゲート電極からサイドスペーサー１２３の距離だけ離れて設けた高濃度不純物拡散層Ｎ＋１０３、Ｐ＋１０４を有するいわゆるLightly Doped Drain（ＬＤＤ）構造からなるＭＯＳトランジスタ構造としている。この構造は高濃度不純物拡散層が自己整合的に形成されるため微細化に有利な構造である反面、耐圧の向上に制限があるというデメリットも有している。
【００２５】
図１に示すＬＤＤ構造は例えば低濃度不純物拡散層をイオン注入法と熱処理により形成した後、ＣＶＤ法（化学気相成長法）により絶縁膜被着し異方性ドライエッチングを行うことでサイドスペーサを形成し、自己整合的に高濃度不純物拡散層をイオン注入法により設けることで形成される。低濃度不純物拡散層は、ＮＭＯＳ１１４のＮ−１２０の場合には不純物としてリンないしは砒素を用い濃度が１×１０16〜１×１０18atoms／cm3程度であり、ＰＭＯＳ１１５のＰ−１２１の場合には不純物としてボロンないしはBF2を用い濃度が１×１０16〜１×１０18atoms／cm3程度である。高濃度不純物拡散層は、ＮＭＯＳ１１４のＮ＋１０３場合には不純物としてリンないしは砒素を用い濃度が１×１０19atoms／cm3以上であり、ＰＭＯＳ１１５のＰ＋１０４の場合には不純物としてボロンないしはBF2を用い濃度が１×１０19atoms／cm3以上である。またサイドスペーサ１２３の幅は通常は０．２μｍから０．５μｍ程度である。
【００２６】
以上の説明により本発明によるＰ＋多結晶シリコン単極をゲート電極としたＣＭＯＳは、従来のＮ＋多結晶シリコン単極をゲート電極としたＣＭＯＳに比べ、低電圧動作および低消費電力に対し有効な技術であり、さらにゲート電極と異なる多結晶シリコンの抵抗体とＬＤＤ構造トランジスタを有する半導体装置とすることでアナログ回路に必要となる高機能、高精度がより可能となる。
【００２７】
次に図１に示す半導体装置の製造工程の一実施例を図２をもとに説明する。
【００２８】
Ｐ型シリコン半導体基板１０１に例えばリンをイオン注入し、１０００〜１１７５℃で３〜２０時間アニールを行いリンを拡散させ、不純物濃度が１×１０16atoms/cm3程度となるようなＮ型ウェル拡散層１０２を形成する。その後ＬＯＣＯＳ法によりフィールド絶縁膜１０６を形成、熱酸化によるゲート絶縁膜１０５を膜厚が１００〜３００Åほど形成し、所望のしきい値電圧を得るためイオン注入したのち、減圧ＣＶＤ法で第１の多結晶シリコン膜を膜厚５００Åから２５００Åほど堆積させる。そしてこの第1の多結晶シリコン中の不純物濃度が１×１０18atoms/cm3以上となるようにボロンもしくはBF2をイオン注入し、Ｐ＋型多結晶シリコン膜１０７を形成する（図２）。ここではイオン注入によりＰ＋型多結晶シリコン膜を形成したが、多結晶シリコンを堆積する際にたとえばボロンなどの不純物を同時に混入ししながら堆積させるDoped−CVD法でＰ＋型多結晶シリコン膜を形成してもかまわない。その後スパッタ法等で高融点金属シリサイドであるタングステンシリサイド１１２をＰ＋型多結晶シリコン膜上に堆積させる。尚、ここでは高融点金属シリサイドにタングステンシリサイドを用いたが、モリブデンシリサイドやチタンシリサイド、またはプラチナシリサイドを用いることも可能である。そしてＰ＋型ゲート電極にＮ型不純物導入を回避のためのマスク材として例えば減圧ＣＶＤ法により酸化膜絶縁膜１１３を５００Åから３０００Å堆積させ（図３）、フォトレジストでパターニングを施しＰ＋型ゲート電極を形成する。ここでマスク材としては窒化膜を使用しても構わない。そして熱酸化もしくは減圧ＣＶＤ法等を用いてゲート電極部および半導体基板表面に酸化膜を１００Å〜５００Å形成する（図４）。また、ここで、Ｐ＋型ゲート電極上の絶縁膜１１３は高品質なキャパシター形成を目的として、例えば３００Åの酸化膜、５００Åの膜厚のＣＶＤ法による窒化膜、１０Å程度の膜厚の熱酸化膜からなる積層構造である絶縁膜を用いても構わない。
【００２９】
次に図５に示すように、フォトレジスト１１９をパターニングしＮ型不純物である砒素またはリンをイオン注入法により不純物濃度が１×１０16〜１×１０18atoms/cm3程度となるようにドーピングし、ＮＭＯＳトランジスタのソースおよびドレインのＮ型低濃度不純物領域１２０を形成する。そしてフォトレジスト除去後、図６に示す様に、新たにフォトレジスト１１９をパターニングしＰ型不純物であるボロンないしＢＦ2をイオン注入法により不純物濃度が１×１０16〜１×１０18atoms/cm3程度となるようにドーピングし、ＰＭＯＳトランジスタのドレインのＰ型低濃度不純物領域１２１を形成する。
【００３０】
次に図７に示す様に、ゲート電極側壁にサイドスペーサーを形成するためＣＶＤ法（化学気相成長法）により絶縁膜１２２を被着する。このとき、ゲート電極のマスク材として絶縁膜に酸化膜を用いた場合はスペーサー材として窒化膜を、マスク材として窒化膜を用いた場合はスペーサー材として酸化膜を堆積する。これはスペーサーエッチの際、ゲートのマスク材とスペーサー材のエッチングの選択比をとるためである。その後ＲＩＥ異方性ドライエッチングを行うことで図８のようにサイドスペーサー１２３を形成する。
【００３１】
その後、図９に示すように、ＣＶＤ法もしくはスパッタ法により例えば１０００Åの膜厚の第２の多結晶シリコン１１８を堆積させる。そして低濃度のＰ型抵抗体を形成するために、第２の多結晶シリコン１１８全面にＰ型不純物であるＢＦ2をドーズ量を例えば１×１０14atoms/cm2でイオン注入する。尚、ＢＦ2の代わりにボロンを用いても構わない。その後図１０に示すように低濃度のＮ型抵抗体領域をフォトレジスト１１９でパターニングし選択的にリンを、例えばドーズ量３×１０14atoms/cm2イオン注入する。このときＮ型抵抗体を安定して形成するためにリンのドーズ量はＢＦ2ドーズ量に対して２倍以上にする必要がある。尚、リンの代わりに砒素を用いても構わない。このように後にＮ型となる多結晶シリコン抵抗体領域に予めＰ型抵抗体のシート抵抗値を設定するボロンを導入し、後にＮ型不純物であるリンもしくは砒素でＮ型抵抗体領域を打ち返すことで、効率よくシート抵抗値を上げることが可能となる。尚、Ｐ型抵抗体領域およびＮ型抵抗体領域にフォトレジストなどのマスクをそれぞれ用いてイオン注入を打ち分ける方法をとっても構わない。
【００３２】
その後フォトレジスト１１９を除去後、フォトレジストでパターニングしＲＩＥ異方性ドライエッチングをすることで、図１１のように第１導電型のＮ型多結晶シリコン抵抗体１１６と、第２導電型のＰ型多結晶シリコン抵抗体１１７を形成する。
【００３３】
次に図１２に示す様に、フォトレジスト１１９をパターニングしＮ型不純物である砒素をイオン注入法によりドーズ量５×１０15atoms/cm2でドープすることで、第１導電型であるＮ型の第２多結晶シリコン抵抗体１１６にアルミニウム配線と十分なコンタクトをとるための高濃度不純物領域１０８と、ＮＭＯＳトランジスタのソースおよびドレインとなるＮ型高濃度不純物領域１０３を同時に形成する。また図１０における第２多結晶シリコン抵抗体のＮ型不純物導入を省略して、代わりに図１２においてのＮ型高濃度不純物をＮ型抵抗体全域へドーピングし、比較的低抵抗のＮ型抵抗体を形成することも可能である。
【００３４】
その後フォトレジスト除去した後、図１３に示す様に、フォトレジスト１１９をパターニングしＰ型不純物であるＢＦ2をイオン注入法によりドーズ量５×１０15atoms/cm2でドープすることで、第２導電型であるＰ型の第２多結晶シリコン抵抗体１１７にアルミニウム配線と十分なコンタクトをとるための高濃度不純物領域１０９と、ＰＭＯＳトランジスタのソースおよびドレインとなるＰ型高濃度不純物領域１０４を同時に形成する。また図１３において、Ｐ型高濃度不純物をＰ型抵抗体全域へドーピングし、比較的低抵抗のＰ型抵抗体を形成することも可能である。
【００３５】
その後は図示しないが従来の半導体プロセスと同様に、中間絶縁膜の形成、コンタクトホール形成、アルミニウム配線パターンの形成、保護膜の形成とそのパターニングを経て相補型ＭＯＳ半導体装置が形成される。
【００３６】
以上本発明の実施の形態をP型半導体基板を用いた実施例により説明してきたが、基板の極性を逆にしてN型の半導体基板を用いたＮ基板Ｐウェル型のＰ＋単極ゲートＣＭＯＳによっても以上に説明してきた内容と原理に同じく低電圧動作、低消費電力、低コストである半導体装置の提供は可能である。
【００３７】
【発明の効果】
上述したように、本発明はＣＭＯＳと抵抗体とを含むパワーマネージメント半導体装置やアナログ半導体装置において、ＣＭＯＳのゲート電極の導電型をＮＭＯＳ、ＰＭＯＳともにＰ型多結晶シリコンと高融点金属シリサイドの積層構造であるＰ型ポリサイド構造の製造方法であり、さらに分圧回路やCR回路に用いられる抵抗体をゲート電極とは異なる別層の多結晶シリコンで形成することでより高精度の抵抗体を有することができる半導体装置の製造方法であるため、従来のＮ＋多結晶シリコンゲート単極のＣＭＯＳやチャネルとゲート電極の極性が同じ同極ゲートＣＭＯＳに比べ、コスト、工期、素子の性能の面で有利であり、またより高機能、高精度なパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のCMOS半導体装置の一実施例を示す模式的断面図。
【図２】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図３】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図４】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図５】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図６】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図７】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図８】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図９】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図１０】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図１１】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図１２】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図１３】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図１４】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【図１５】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【図１６】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【符号の説明】
１０１、２０１  Ｐ型半導体基板
１０２、２０２  Ｎウェル
１０３、２０３  Ｎ＋
１０４、２０４  Ｐ＋
１０５、２０５  ゲート絶縁膜
１０６、２０６  フィールド絶縁膜
１０７、２０７  Ｐ＋多結晶シリコン
１０８、２０８  Ｎ＋多結晶シリコン
１０９  ２０９  Ｐ＋多結晶シリコン
１１０、２１０  Ｎ−多結晶シリコン
１１１、２１１  Ｐ−多結晶シリコン
１１２、２１２  高融点金属シリサイド
１１３          絶縁膜
１１４、２１４  ＮＭＯＳ
１１５、２１５  ＰＭＯＳ
１１６、２１６  Ｎ−抵抗体
１１７、２１７  Ｐ−抵抗体
１１８          多結晶シリコン
１１９          フォトレジスト
１２０          Ｎ−
１２１          Ｐ−
１２２          絶縁膜
１２３          サイドスペーサー
２２１          Ｎ＋多結晶シリコン
２２２          Ｐ＋多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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