(57)【特許請求の範囲】
【請求項１】
水晶発振子と、前記水晶発振子によって生成された発振信号をバイアス電流値に応じた増幅率によって増幅して増幅発振信号を得る増幅発振信号生成手段と、前記増幅発振信号に基づいてクロック信号を生成するクロック信号生成手段と、を含むクロック信号生成装置であって、
前記クロック信号のクロックパルスを計数してクロックパルス総数を得るクロックパルス計数手段と、
前記クロックパルス総数が電流値低減パルス数を超過したと判別した場合に前記バイアス電流値を低減する定電流値低減手段と、を含み、
前記クロック信号生成手段は、前記増幅発振信号の振幅が閾値振幅を超過したと判別した場合に前記クロック信号を生成することを特徴とするクロック信号生成装置。
【請求項２】
前記クロック信号生成手段は、前記増幅発振信号を入力としヒステリシス幅を前記閾値振幅とするシュミット回路の出力を前記クロック信号とすることを特徴とする請求項１に記載のクロック信号生成装置。
【請求項３】
前記クロック信号生成手段は、前記増幅発振信号を入力とし入力電圧に対する閾値電圧と当該増幅発振信号の中心電圧との差を前記閾値振幅とするＮＡＮＤ回路の出力を前記クロック信号とすることを特徴とする請求項１に記載のクロック信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水晶発振子からの発振信号に基づいてクロック信号を生成するクロック信号生成装置に関する。
【背景技術】
【０００２】
通常、水晶発振子からの発振信号に基づいてクロック信号を生成する場合、該クロック信号が安定して出力されるまでには一定の時間を要する。一般にクロック信号はコンピュータを動作させるときにタイミングをとるための信号として用いられるため、できる限り早く安定出力させたいという要望がある。例えば、特許文献１には、水晶発振子の発振に基づいてクロック信号を生成する水晶発振回路と、別のクロック信号を生成する自励発振回路と、を含み、水晶発振回路からのクロック信号が安定出力するまでの間、自励発振回路からのクロック信号をＣＰＵに供給すると共に、該クロック信号を該水晶発振子に供給する発振制御回路が開示されている。該発振制御回路によれば、上記した動作により水晶発振子の発振が加速され、水晶発振回路における発振動作が安定するまでの期間を短縮することが可能になるとしている。また、該発振制御回路は、自励発振回路からのクロック信号のパルスをカウントする手段を有し、当該カウントによって得られたカウント値が所定の最大カウント値に達した場合に、ＣＰＵに対するクロック信号の供給源を自励発振回路から水晶発振回路へ切り替えている。これにより、ＣＰＵの暴走によりプログラム誤動作が発生する確率を減少することができるとしている。
【特許文献１】特開平９−９３０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
クロック信号をできる限り早く安定出力させたいという要望がある一方、クロック信号生成装置における消費電流の低減も望まれている。一般にクロック信号を生成するための消費電流を低減した場合、クロック信号の振幅が減少するため、クロック信号の停止や、ハイレベルとローレベルとが繰り返されてなるクロックパルス列の一部が出力されない、いわゆる”クロック抜け”を発生させてしまう。特許文献１の発振制御回路は、クロック信号の全てのパルスを正常にカウントできることを前提としたものであり、クロック信号の停止やクロック抜けが発生した場合には、ＣＰＵに対するクロック信号の供給源を自励発振回路から水晶発振回路へ切り替える動作を正常に行うことができず、装置の誤動作を生じてしまうという問題点があった。
【０００４】
本発明は上記した如き問題点に鑑みてなされたものであって、消費電流を低減すると共にクロック信号を早期に安定出力することができるクロック信号生成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明によるクロック信号生成装置は、水晶発振子からの発振信号をバイアス電流値に応じて増幅して増幅発振信号を得る増幅発振信号生成手段と、前記増幅発振信号に基づいてクロック信号を生成するクロック信号生成手段と、を含むクロック信号生成装置であって、前記クロック信号のクロックパルスを計数してクロックパルス総数を得るクロックパルス計数手段と、前記クロックパルス総数が電流値低減パルス数を超過したと判別した場合に前記バイアス電流値を低減するバイアス電流値低減手段と、を含み、前記クロック信号生成手段は、前記増幅発振信号の振幅が閾値振幅を超過したと判別した場合に前記クロック信号を生成することを特徴とする。
【発明を実施するための最良の形態】
【０００６】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は本発明によるクロック信号生成装置１を表すブロック図である。クロック信号生成装置１は、水晶発振子１０の発振信号ＸＴに基づいてクロック信号ＣＬＫを生成、出力する装置であり、水晶発振子１０と、定電流水晶発振回路２０と、シュミット回路３０と、ＮＯＴ回路４０及び４１と、セレクタ５０と、カウンタ６０と、を含む。
【０００７】
水晶発振子１０は、自身のインダクタンス成分と図示せぬコンデンサとの共振により得られた共振周波数を発振信号ＸＴとして定電流水晶発振回路２０に与える。
【０００８】
定電流水晶発振回路２０は、水晶発振子１０からの発振信号ＸＴに基づいて増幅発振信号ＸＴＢ及びオシレータクロック信号ＯＵＴを生成して出力する。図２は定電流水晶発振回路２０を表すブロック図である。定電流水晶発振回路２０は、バイアス回路２１と、発振回路増幅部２２と、発振回路次段部２３と、コンデンサ２４及び２５と、を含む。
【０００９】
バイアス回路２１は、外部からのスタート信号ＳＴに応じてバイアス出力信号ｂｈ及びｂｌを発振回路増幅部２２及び発振回路次段部２３に与える。バイアス出力信号ｂｈは発振回路増幅部２２において生成されるバイアス電流値のハイレベルの値を制御する信号であり、バイアス出力信号ｂｌはローレベルの値を制御する信号である。ここでのバイアス回路２１は、スタート信号ＳＴの信号レベルがローレベルからハイレベルに遷移したときに、バイアス出力信号ｂｈ及びｂｌを発振回路増幅部２２及び発振回路次段部２３に与える。
【００１０】
また、バイアス回路２１は、カウンタ６０からの電流値低減信号ＡＣに応じて発振回路増幅部２２において生成されるバイアス電流の値を低減するバイアス出力信号ｂｈ及びｂｌを発振回路増幅部２２に与える。ここでのバイアス回路２１は、電流値低減信号ＡＣの信号レベルがローレベルからハイレベルに遷移したときに、該バイアス電流の値を低減するバイアス出力信号ｂｈ及びｂｌを発振回路増幅部２２に与える。
【００１１】
図３は、バイアス回路２１の回路図の一例を表す図である。ＰＭＯＳ回路Ｐ２のドレインとＮＭＯＳ回路Ｎ２のドレインとが接続点ａ２で接続されている。ＰＭＯＳ回路Ｐ３のドレインとＮＭＯＳ回路Ｎ３のドレインとが接続点ａ３で接続されている。ＰＭＯＳ回路Ｐ２とＰ３のゲート同士、ＮＭＯＳ回路Ｎ２とＮ３のゲート同士がそれぞれ接続されている。また、ＰＭＯＳ回路Ｐ２のゲートとドレイン、ＮＭＯＳ回路Ｎ３のゲートとドレインがそれぞれ接続されている。バイアス信号ｂｈは接続点ａ２から出力され、バイアス信号ｂｌが接続点ａ３から出力される。
【００１２】
スタート信号ＳＴは、ＰＭＯＳ回路Ｐ１のゲートに入力される。スタート信号ＳＴの電圧レベルがローレベルからハイレベルへ変化した時点においてバイアス回路２１が起動する、すなわち、バイアス信号ｂｈ及びｂｌが出力される。バイアス信号ｂｈ及びｂｌの電流値は、ＮＭＯＳ回路Ｎ２のゲート−ソース間電圧とＮＭＯＳ回路Ｎ３のゲート−ソース間電圧との差、及び、ＮＭＯＳ回路Ｎ２のソースに直列に接続されている抵抗Ｒ１及びＲ２の抵抗値により決定される。
【００１３】
図１に示されるＮＯＴ回路４１により信号レベルが反転された電流値低減信号ＡＣ（以下、反転電流値低減信号ＡＣＢと称する）が、ＮＭＯＳ回路Ｎ１のゲートに入力される。ハイレベルの反転電流値低減信号ＡＣＢがＮＭＯＳ回路Ｎ１のゲートに入力さている場合、ＮＭＯＳ回路Ｎ１がオン状態（ソース−ドレイン間に電流が流れる状態）となり、抵抗Ｒ２がバイパスされることから、バイアス電流ｂｈ及びｂｌは抵抗Ｒ１の抵抗値により決定される。一方、ローレベルの反転電流値低減信号ＡＣＢがＮＭＯＳ回路Ｎ１のゲートに入力さている場合、ＮＭＯＳ回路Ｎ１がオフ状態（ソース−ドレイン間に電流が流れない状態）となり、バイアス電流ｂｈ及びｂｌは抵抗Ｒ１及びＲ２の直列抵抗値により決定される。この場合、反転電流値低減信号ＡＣＢがハイレベルであるときの抵抗Ｒ１の抵抗値に比較して抵抗値が大きくなることから（Ｒ１及びＲ２の直列抵抗値となることから）バイアス信号ｂｈ及びｂｌの電流値が小さくなる。すなわち、バイアス回路２１は、カウンタ６０からのハイレベルの電流値低減信号ＡＣ（ローレベルの反転電流値低減信号ＡＣＢ）に応じて、バイアス信号ｂｈ及びｂｌの電流値を低減する。
【００１４】
発振回路増幅部２２は、バイアス回路２１からのバイアス出力信号ｂｈ及びｂｌに基づく大きさのバイアス電流を内部に生成する。発振回路増幅部２２は、水晶発振子１０からの発振信号ＸＴを該バイアス電流の値に応じた増幅率にて増幅して増幅発振信号ＸＴＢを生成し、出力する。
【００１５】
図４は、発振回路増幅部２２の回路図の一例を表す図である。容量Ｃ１及びＣ２は、図示せぬ水晶発振子（図1の水晶発振子１０）のインダクタンス成分と共に共振回路を形成するための負荷容量である。負荷容量は外付けされる場合もあるが、ここでは発振回路増幅部２２に内蔵されている。共振により得られた共振周波数は発振信号ＸＴとして発振回路増幅部２２に入力される。帰還抵抗Ｒ３の抵抗値は数十メガオームである。
【００１６】
ＰＭＯＳ回路Ｐ４とＮＭＯＳ回路Ｎ４のドレイン同士が接続点ａ４で接続されており、接続点ａ４から増幅発振信号ＸＴＢが後段の発振回路次段部２３へ出力されている。バイアス信号ｂｈがＰＭＯＳ回路Ｐ４のゲートへ入力されている。ＰＭＯＳ回路Ｐ４のディメンジョンは、バイアス回路２１に含まれているＰＭＯＳ回路Ｐ２のディメンジョンの数倍から数十倍に設定されており、バイアス信号ｂｈの電流の数倍から数十倍の電流がＮＭＯＳ回路Ｎ４に流れることから、増幅発振信号ＸＴＢが増幅される。
【００１７】
発振回路次段部２３は、容量２４及び２５を介して発振回路増幅部２２と接続されており、発振回路増幅部２２からの増幅発振信号ＸＴＢの振幅が所定の発振振幅ＷＣを超えた場合に、増幅発振信号ＸＴＢを増幅し、これに基づいて方形波のオシレータクロック信号ＯＵＴを生成して出力する。ここでの発振振幅には特に制限は無く、所望の振幅値に設定できる。
【００１８】
図５は、発振回路次段部２３の回路図の一例を容量Ｃ３及びＣ４と共に表す図である。なお、容量Ｃ３、Ｃ４はそれぞれ、図２における容量２４、２５に相当する。小振幅の増幅発振信号ＸＴＢを方形波のオシレータクロック信号ＯＵＴとして出力し且つ低消費電力での動作を可能とするために、増幅発振信号ＸＴＢを容量Ｃ３及びＣ４に入力している。
【００１９】
ＰＭＯＳ回路Ｐ５とＮＭＯＳ回路Ｎ５のドレイン同士が接続点ａ５で接続されており、接続点ａ５はＰＭＯＳ回路Ｐ７のゲートに接続されている。ＰＭＯＳ回路Ｐ５のゲートには容量Ｃ３を介して増幅発振信号ＸＴＢが入力され、ＮＭＯＳ回路Ｎ５ゲートにはバイアス信号ｂｌが入力されており、接続点ａ５における信号レベルはこれら両信号により決定される。また、ＰＭＯＳ回路Ｐ６とＮＭＯＳ回路Ｎ６のドレイン同士が接続点ａ６で接続されており、接続点ａ６はＮＭＯＳ回路Ｎ７のゲートに接続されている。ＰＭＯＳ回路Ｐ６のゲートにはバイアス信号ｂｈが入力され、ＮＭＯＳ回路Ｎ６ゲートには容量Ｃ４を介して増幅発振信号ＸＴＢが入力されており、接続点ａ６における信号レベルはこれら両信号により決定される。
【００２０】
ＰＭＯＳ回路Ｐ７とＮＭＯＳ回路Ｎ７のドレイン同士が接続点ａ７で接続されており、接続点ａ７からオシレータクロック信号ＯＵＴが出力される。ＰＭＯＳ回路Ｐ７を、ＰＭＯＳ回路Ｐ５及びＮＭＯＳ回路Ｎ５により生成される接続点ａ５の信号レベルで、また、ＮＭＯＳ回路Ｎ７を、ＰＭＯＳ回路Ｐ６及びＮＭＯＳ回路Ｎ６により生成される接続点ａ６の信号レベルで、それぞれ動作させることにより、高ゲインを得ることができる。そのため、増幅発振信号ＸＴＢが小振幅であっても、方形波のオシレータクロック信号ＯＵＴを得ることができる。
【００２１】
再び、図１を参照して説明する。シュミット回路３０の一方の入力には定電流水晶発振回路２０からの増幅発振信号ＸＴＢが入力され、他方の入力にはカウンタ６０からのクロック選択信号ＣＳが入力される。シュミット回路３０は、入力電圧に対して上限値及び下限値の二つの閾値電圧を有し、入力される増幅発振信号ＸＴＢの振幅が、該上限値と該下限値との差であるヒステリシス幅を超えた場合に、増幅発振信号ＸＴＢに基づいて発振加速時クロック信号ＯＣＬを生成し、これを出力する。ヒステリシス幅には特に制限は無く、時間の経過に伴う増幅発振信号ＸＴＢの振幅の増幅量を考慮して適当な値に設定すれば良い。発振加速時クロック信号ＯＣＬの信号レベルは、増幅発振信号ＸＴＢのハイレベル及びローレベルを反転させたレベルとなっている。ここでのシュミット回路３０は、発振加速時クロック信号ＯＣＬを、クロック選択信号ＣＳの信号レベルがローレベルの場合に出力せず、ハイレベルの場合に出力するものとする。
【００２２】
ＮＯＴ回路４０の入力には、カウンタ６０からのクロック選択信号ＣＳが入力され、クロック選択信号ＣＳの信号レベルを反転させて得られたクロック選択反転信号ＲＣＳをセレクタ５０に与える。
【００２３】
セレクタ５０の入力には、発振加速時クロック信号ＯＣＬ、クロック選択信号ＣＳ、オシレータクロック信号ＯＵＴ及びクロック選択反転信号ＲＣＳが入力される。セレクタ５０は、クロック選択信号ＣＳの信号レベルがハイレベルの場合、発振加速時クロック信号ＯＣＬをクロック信号ＣＬＫとして出力し、クロック選択信号ＣＳの信号レベルがローレベルの場合、オシレータクロック信号ＯＵＴをクロック信号ＣＬＫとして出力する。
【００２４】
セレクタ５０は、ＡＮＤ回路５１及び５２と、ＮＯＲ回路５３とからなる。ＡＮＤ回路５１の一方の入力には発振加速時クロック信号ＯＣＬが入力され、他方の入力にはクロック選択信号ＣＳが入力される。ＡＮＤ回路５２の一方の入力にはオシレータクロック信号ＯＵＴが入力され、他方の入力にはクロック選択反転信号ＲＣＳが入力される。
【００２５】
クロック選択信号ＣＳの信号レベルがハイレベルの場合には、ＡＮＤ回路５１から発振加速時クロック信号ＯＣＬが出力される一方、クロック選択反転信号ＲＣＳの信号レベルがローレベルとなることから、ＡＮＤ回路５２からはオシレータクロック信号ＯＵＴが出力されない。反対に、クロック選択信号ＣＳの信号レベルがローレベルの場合には、ＡＮＤ回路５１からは発振加速時クロック信号ＯＣＬが出力されない一方、クロック選択反転信号ＲＣＳの信号レベルがハイレベルとなることから、ＡＮＤ回路５２からはオシレータクロック信号ＯＵＴが出力される。
【００２６】
ＮＯＲ回路５３の一方の入力にはＡＮＤ回路５１の出力が接続され、他方の入力にはＡＮＤ回路５２の出力が接続されている。ＮＯＲ回路５３は、クロック選択信号ＣＳの信号レベルがハイレベルの場合、ＡＮＤ回路５１からの発振加速時クロック信号ＯＣＬをクロック信号ＣＬＫとして出力し、クロック選択信号ＣＳの信号レベルがローレベルの場合、ＡＮＤ回路５２からのオシレータクロック信号ＯＵＴをクロック信号ＣＬＫとして出力する。クロック信号ＣＬＫの信号レベルは、発振加速時クロック信号ＯＣＬ若しくはオシレータクロック信号ＯＵＴのハイレベル及びローレベルを反転させたレベルとなっている。
【００２７】
セレクタ５０は、クロック信号ＣＬＫをクロック信号生成装置１の外部に出力すると共に、クロック信号ＣＬＫをカウンタ６０に与える。
【００２８】
カウンタ６０は、セレクタ５０からのクロック信号ＣＬＫを形成するクロックパルスの内、所定のパルス振幅を超えたクロックパルスについて、その総数を計数してクロックパルス総数を得るクロックパルス計数手段を有する。
【００２９】
カウンタ６０は、初期設定でハイレベルのクロック選択信号ＣＳをシュミット回路３０、ＮＯＴ回路４０及びセレクタ５０内のＡＮＤ回路５１に与えている。カウンタ６０には、予め、信号切り替えパルス数が設定されており、クロックパルス総数が該信号切り替えパルス数を超えた場合に、ローレベルのクロック選択信号ＣＳをシュミット回路３０、ＮＯＴ回路４０及びＡＮＤ回路５１に与える。信号切り替えパルス数は、クロック信号ＣＬＫとして出力すべき信号を、発振加速時クロック信号ＯＣＬからオシレータクロック信号ＯＵＴへ切り替えるべきタイミングに合致するように設定する。例えば、信号切り替えパルス数は、後述する電流値低減パルス数の半分のパルス数に設定する。
【００３０】
また、カウンタ６０は、初期設定でローレベルの電流値低減信号ＡＣを定電流水晶発振回路２０に与えている。カウンタ６０には、予め、電流値低減パルス数が設定されており、クロックパルス総数が該電流値低減パルス数を超えた場合に、ハイレベルの電流値低減信号ＡＣを定電流水晶発振回路２０に与える。電流値低減パルス数は、定電流水晶発振回路２０における増幅発振信号ＸＴＢを生成するための電流値を低減すべきタイミングに合致するように設定する。すなわち、バイアス電流値の低減により増幅発振信号ＸＴＢの振幅が低減された場合にもクロック抜けが生じない程度に増幅発振信号ＸＴＢの振幅が大きくなってからバイアス電流値が低減されるように電流値低減パルス数を設定する。
【００３１】
図６はクロック信号や増幅発振信号などを表すタイムチャートである。図７は、図６に示される複数の信号のうちクロック信号及び増幅発振信号を拡大して表したタイムチャートである。以下、図６及び図７を参照しつつ、クロック信号生成装置１の動作について説明する。なお、カウンタ６０は、初期設定でハイレベルのクロック選択信号ＣＳ及びローレベルの電流値低減信号ＡＣを出力している。
【００３２】
定電流水晶発振回路２０は、外部から入力されたスタート信号ＳＴが時刻ｔ０にローレベルからハイレベルに変化したのに応じて、バイアス出力信号ｂｈ及びｂｌを発振回路増幅部２２に与える。
【００３３】
発振回路増幅部２２は、定電流水晶発振回路２０からのバイアス出力信号ｂｈ及びｂｌに基づく大きさのバイアス電流を内部に生成し、当該バイアス電流に応じた増幅率にて、水晶発振子１０からの発振信号ＸＴを増幅して増幅発振信号ＸＴＢの生成を開始する。発振回路増幅部２２は、増幅発振信号ＸＴＢを時刻ｔ１から出力し始める。図８は、時刻ｔ１近傍の増幅発振信号ＸＴＢを拡大して表した図である。増幅発振信号ＸＴＢは正弦波であり、その振幅は時刻ｔ１から徐々に増幅されていく。
【００３４】
シュミット回路３０は、発振回路増幅部２２からの増幅発振信号ＸＴＢの振幅がヒステリシス幅ＨＹを超えた場合に、増幅発振信号ＸＴＢに基づいて発振加速時クロック信号ＯＣＬを生成し、これを出力し始める。ここでは、時刻ｔ２に増幅発振信号ＸＴＢの振幅がヒステリシス幅ＨＹを超えたものとする。図７に示される如く、増幅発振信号ＸＴＢの振幅がヒステリシス幅ＨＹを超えた時刻ｔ２以降も、増幅発振信号ＸＴＢの振幅は増加し続けている。
【００３５】
一方、発振回路増幅部２２は、増幅発振信号ＸＴＢの振幅が所定のクロック発振振幅ＷＣを超えた場合に、増幅発振信号ＸＴＢに基づいてオシレータクロック信号ＯＵＴを出力し始める。なお、図６でのオシレータクロック信号ＯＵＴは、時刻ｔ１からｔ２の間に出力されているが、クロック選択信号ＣＳがハイレベルからローレベルに切り替わる時刻ｔ３以前に出力されていれば良い。これは、クロック発振振幅ＷＣを調整することによって可能である。
【００３６】
初期設定でハイレベルのクロック選択信号ＣＳがカウンタ６０から出力されていることから、セレクタ５０は発振加速時クロック信号ＯＣＬを選択し、これをクロック信号ＣＬＫとして時刻ｔ２から出力する。図９は時刻ｔ２近傍のクロック信号ＣＬＫを拡大して表した図である。同図に示されるようにクロック信号ＣＬＫは方形のクロックパルスの列からなる。なお、図６及び図７に示される如く、クロック信号ＣＬＫが出力され始めた時刻ｔ２以降も増幅発振信号ＸＴＢの振幅は増加し続けている。
【００３７】
カウンタ６０は、時刻ｔ２以降、セレクタ５０からのクロック信号ＣＬＫのクロックパルスを計数してクロックパルス総数を得る。カウンタ６０は、該クロックパルス総数が、予め設定されている信号切り替えパルス数を超えた場合に、ローレベルのクロック選択信号ＣＳを出力する。ここでは、時刻ｔ３にクロックパルス総数が信号切り替えパルス数を超えたものとする。
【００３８】
クロック選択信号ＣＳがハイレベルからローレベルに変化したのに応じて、セレクタ５０はオシレータクロック信号ＯＵＴを選択し、これをクロック信号ＣＬＫとして時刻ｔ３から出力する。
【００３９】
カウンタ６０は、継続してセレクタ５０からのクロック信号ＣＬＫのクロックパルスを計数しており、クロックパルス総数が、予め設定されている電流値低減パルス数を超えた場合に、ハイレベルの電流値低減信号ＡＣを定電流水晶発振回路２０に与える。ここでは、時刻ｔ４にクロックパルス総数（時刻ｔ２から時刻ｔ４までのクロック信号ＣＬＫのパルス数）が電流値低減パルス数を超えたものとする。
【００４０】
定電流水晶発振回路２０は、時刻ｔ４に電流値低減信号ＡＣがローレベルからハイレベルに変化したのに応じて、増幅発振信号ＸＴＢを生成するためのバイアス電流の値を低減する。これにより、増幅発振信号ＸＴＢの振幅は、時刻ｔ４の時点でハイレベル側及びローレベル側の両方で電圧幅ＲＤの分だけ低減され、通常発振振幅ＷＸとなる。定電流水晶発振回路２０内の発振回路次段部２３は、増幅発振信号ＸＴＢの振幅がクロック発振振幅ＷＣを超えた場合にオシレータクロック信号ＯＵＴを出力する。時刻ｔ４の増幅発振信号ＸＴＢの振幅である通常発振振幅ＷＸはクロック発振振幅ＷＣよりも大きいため、発振回路次段部２３は、クロック抜けすることなく、オシレータクロック信号ＯＵＴを出力する。
【００４１】
セレクタ５０は、通常発振期間ＴＮにおけるクロック選択信号ＣＳがローレベルであることから、継続して発振加速時クロック信号ＯＣＬを選択し、これをクロック信号ＣＬＫとして出力する。
【００４２】
上記したように定電流水晶発振回路２０は、時刻ｔ０から時刻ｔ４までの間、クロック信号ＣＬＫの発振開始時間を早め、且つ、低電流低減時に通常発振振幅ＷＸがクロック発振振幅ＷＣよりも大きくなるように増幅発振信号ＸＴＢの振幅を増加させ続ける。以下、この時刻ｔ０から時刻ｔ４までの期間を加速発振期間ＴＡと称する。また、定電流水晶発振回路２０は、時刻ｔ４において、消費電流の低減のために、増幅発振信号ＸＴＢを生成するためのバイアス電流の値を低減して、増幅発振信号ＸＴＢを通常発振する。以下、時刻ｔ４以降を通常発振期間ＴＮと称する。
【００４３】
仮にシュミット回路３０を含まず増幅発振信号ＸＴＢに基づいてクロック信号ＣＬＫを生成する、本実施例とは異なる従来のクロック生成装置の場合、ヒステリシス幅ＨＹによるクロック出力の制限が無いことから、時刻ｔ２よりも早い時点でクロック信号ＣＬＫが出力され、時刻ｔ４よりも早い時点でクロックパルス総数が電流値低減パルス数を超えることにより、増幅発振信号ＸＴＢの振幅が充分に大きくならないうちにバイアス電流値が低減されることから、通常発振振幅ＷＸがクロック発振振幅ＷＣよりも小さくなり、クロック抜けが発生してしまう。
【００４４】
一方、本実施例によるクロック生成装置１の場合、クロック信号ＣＬＫを出力しつつ、そのクロックパルス数を計数し、該クロックパルス数が所定の電流値低減パルス数を超過したと判別した場合に増幅発振信号ＸＴＢを生成するためのバイアス電流値を低消費電流化のために低減する。バイアス電流を低減して得られた通常発振振幅ＷＸが、発振回路次段部２３に予め設定されているクロック発振振幅ＷＣよりも大きくなるように、クロック信号ＣＬＫの出力が開始されてからバイアス電流を低減するまでの間（時刻ｔ２から時刻ｔ４）に増幅発振信号ＸＴＢの振幅が充分に大きくなっている必要がある。クロック生成装置１は、加速発振期間ＴＡにおいては増幅発振信号ＸＴＢの振幅を継続的に増加させて早期にクロック信号ＣＬＫを出力できるようにしつつ、増幅発振信号ＸＴＢの振幅が時刻ｔ２にヒステリシス幅ＨＹを超えたと判別してからクロック信号ＣＬＫを出力することにより、時刻ｔ２時点における増幅発振信号ＸＴＢの振幅を大きくして、バイアス電流を低減する時刻ｔ４までの間に増幅発振信号ＸＴＢの振幅が充分大きくなるようにしている。通常発振期間ＴＮにおいては、通常発振振幅ＷＸがクロック発振振幅ＷＣを超えていることから、クロック信号生成装置１は低消費電流で且つ安定的にクロック信号ＣＬＫを出力することができる。
【００４５】
上記したように、本実施例によるクロック信号生成装置１は、消費電流を低減すると共にクロック信号ＣＬＫを早期に安定出力することができる。
＜第２の実施例＞
図１０は、ＮＡＮＤ回路７０を含むクロック信号生成装置１を表すブロック図である。シュミット回路３０に代えてＮＡＮＤ回路７０を含む点のみが、第１の実施例におけるクロック信号生成装置１の構成と異なる。
【００４６】
ＮＡＮＤ回路７０には、入力電圧に対して上限若しくは下限のいずれか一方の閾値電圧が設定されている。以下、ＮＡＮＤ回路７０の一方の入力に入力される増幅発振信号ＸＴＢの振幅の中心から閾値電圧までの振幅を閾値振幅ＳＲと称する。ＮＡＮＤ回路７０に入力される増幅発振信号ＸＴＢの振幅が、閾値振幅ＳＲを上回った場合に発振加速時クロック信号ＯＣＬがＮＡＮＤ回路７０の出力から出力される。このときの発振加速時クロック信号ＯＣＬの振幅は、閾値振幅ＳＲの２倍のとなる。ＮＡＮＤ回路７０からの発振加速時クロック信号ＯＣＬに応じてセレクタ５０からクロック信号ＣＬＫが出力される。反対に、増幅発振信号ＸＴＢの振幅が、閾値振幅ＳＲを下回っている場合（上限若しくは下限の閾値に達していない場合）には、発振加速時クロック信号ＯＣＬは出力されず、クロック信号ＣＬＫも出力されない。
【００４７】
図１１は、クロック信号ＣＬＫ及び増幅発振信号ＸＴＢを拡大して表したタイムチャートである。ＮＡＮＤ回路７０は、上限の閾値が設定されている場合、時刻ｔ２に増幅発振信号ＸＴＢの振幅が閾値振幅ＳＲを超えてから、閾値振幅ＳＲの２倍の振幅の発振加速時クロック信号ＯＣＬを出力する。下限の閾値が設定されている場合も同様である。なお、他の動作は第１の実施例と同様である。
【００４８】
第１の実施例におけるクロック信号生成装置１に含まれるシュミット回路３０は特殊な回路であり、クロック信号生成装置１には他のシュミット回路が含まれていない可能性がある。この場合、シュミット回路３０を用いることにより、素子の種類が増加することになる。一方、本実施例におけるクロック信号生成装置１に含まれるＮＡＮＤ回路７０は、通常、用いられる回路であり、クロック信号生成装置１には他のＮＡＮＤ回路も含まれている。そのため、ＮＡＮＤ回路を用いることにより、素子の種類を増加させること無く、同様の効果を奏することができる。また、素子の種類を少なくすることができるため、レイアウト面積も縮小させることができる。
【図面の簡単な説明】
【００４９】
【図１】クロック信号生成装置を表すブロック図である。
【図２】定電流水晶発振回路を表すブロック図である。
【図３】バイアス回路の回路図の一例を表す図である。
【図４】発振回路増幅部の回路図の一例を表す図である。
【図５】発振回路次段部の回路図の一例を表す図である。
【図６】クロック信号や増幅発振信号などを表すタイムチャートである。
【図７】クロック信号及び増幅発振信号を拡大して表したタイムチャートである。
【図８】増幅発振信号の一部を表す拡大図である。
【図９】クロック信号の一部を表す拡大図である。
【図１０】ＮＡＮＤ回路を含むクロック信号生成装置を表すブロック図である。
【図１１】クロック信号及び増幅発振信号を拡大して表したタイムチャートである。
【符号の説明】
【００５０】
１  クロック信号生成装置
１０  水晶発振子
２０  定電流水晶発振回路
２１  バイアス回路
２２  発振回路増幅部
２３  発振回路次段部
２４、２５  容量
３０  シュミット回路
４０、４１  ＮＯＴ回路
５０  セレクタ
５１、５２  ＡＮＤ回路
５３  ＮＯＲ回路
６０  カウンタ
７０  ＮＡＮＤ回路
ｂｈ、ｂｌ  バイアス出力信号
ＡＣ  電流値低減信号
ＡＣＢ  反転電流値低減信号
Ｃ１〜Ｃ４  容量
ＣＬＫ  クロック信号
ＣＳ  クロック選択信号
Ｎ１〜Ｎ７  ＮＭＯＳ回路
ＯＣＬ  発振加速時クロック信号
ＯＵＴ  オシレータクロック信号
Ｐ１〜Ｐ７  ＰＭＯＳ回路
Ｒ１、Ｒ２  抵抗
Ｒ３  帰還抵抗
ＲＣＳ  クロック選択反転信号
ＳＲ  閾値振幅幅
ＳＴ  スタート信号
ＴＡ  加速発振期間
ＴＮ  通常発振期間
ＸＴ  発振信号
ＸＴＢ  増幅発振信号
ＷＣ  クロック発振振幅
ＷＸ  通常発振振幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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