(57)【特許請求の範囲】
【請求項１】
Nチャネル型MOSトランジスターとPチャネル型MOSトランジスターを有する相補型MOS半導体装置において、前記Nチャネル型MOSトランジスターのゲート電極の導電型がP型であり、前記Pチャネル型MOSトランジスターのゲート電極の導電型がP型であり、前記Nチャネル型MOSトランジスターのゲート電極上にはN型のソースおよびドレインを形成するときに用いられる不純物が前記ゲート電極へ導入されることを防止する絶縁膜を有し、前記N型のソースおよびドレインはシングルドレイン構造であって、前記絶縁膜に対して自己整合的に設けられており、前記Pチャネル型MOSトランジスターのゲート電極上には不純物が導入されることを防止する絶縁膜を有していないことを特徴とする半導体装置。
【請求項２】
前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極は、多結晶シリコンからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記多結晶シリコンからなる前記P型ゲート電極の膜厚は２０００Åから６０００Åの範囲であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記Nチャネル型MOSトランジスターのゲート電極上の絶縁膜は、酸化膜もしくは酸窒化膜もしくは窒化膜であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記Nチャネル型MOSトランジスターのゲート電極上の絶縁膜の膜厚は１００〜１００００Åであることを特徴とする請求項１または４記載の半導体装置。
【請求項６】
前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極を構成する前記多結晶シリコンは不純物濃度が１×１０18atoms／cm3以上のボロンまたはBF2を含むことを特徴とする請求項１または２または３記載の半導体装置。
【請求項７】
前記Pチャネル型MOSトランジスターは、ソースとドレインが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層からなるシングルドレイン構造である第一の構造のMOSトランジスターを含むことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなる第二の構造のMOSトランジスターを含むことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなり、さらに前記高不純物濃度の拡散層と前記P型ゲート電極の間の絶縁膜がゲート絶縁膜よりも膜厚が厚い第三の構造のMOSトランジスターを含むことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記Pチャネル型MOSトランジスターは、ソースとドレインが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層と、ドレイン側のみもしくはソースとドレインの両方が前記高濃度拡散層よりさらにチャネル側に拡散して前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層とからなる第四の構造のMOSトランジスターを含むことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage  Detector、以後VDと表記)や定電圧レギュレータ(Voltage  Regulator、以後VRと表記)やスイッチングレギュレータ(Switching  Regulator、以後SWRと表記など)などのパワーマネージメント半導体装置やオペアンプ、コンパレータなどのアナログ半導体装置に関する。
【０００２】
【従来の技術】
図７に従来の半導体装置の模式的断面図を示す。P型半導体基板２０１に形成されたゲート電極がP＋型の多結晶シリコンからなるNチャネル型MOSトランジスター（以後NMOSと表記）と、Nウェル領域に形成されたゲート電極がやはりP＋型の多結晶シリコンからなるPチャネル型MOSトランジスター（以後PMOSと表記）とからなる相補型MOS構造（Complementary  MOS、以後CMOSと表記）とから構成されている。前記NMOSは、ドレイン側だけがP＋多結晶シリコン２３２と平面的にオーバーラップしているかもしくはソースとドレインの両方がP+多結晶シリコン２３２と平面的にオーバーラップしている低不純物濃度の拡散層２１９と、ドレイン側だけがP+多結晶シリコン２３２と平面的にオーバーラップしないかもしくはソースとドレインの両方がP＋多結晶シリコン２３２と平面的にオーバーラップしない高不純物濃度の拡散層２０３と、ゲート電極となるP＋多結晶シリコン２３２とから構成されており、前記PMOSはP型半導体基板２０１内のNウェル２０２と、ソース及びドレインがP＋多結晶シリコン２３２と平面的にオーバーラップしている高不純物濃度の拡散層２０４と、ゲート電極となるP+多結晶シリコン２３２とから構成されたシングルドレイン構造となっている。
【０００３】
【発明が解決しようとする課題】
上記の従来の構造による半導体装置において、NMOSはゲート電極の導電型がP＋型の多結晶シリコンであるため、NMOSのソース及びドレイン形成のための高濃度イオン注入時に前記ゲート電極にもイオン注入されると前記ゲート電極のシート抵抗が増大してしまうため、前記ゲート電極上にフォトレジストを形成し前記ゲート電極を保護する必要があるが、前記NMOSのソース及びドレイン形成のためのイオン注入時にゲート電極上にフォトレジストを形成する工程を行うと、ソース及びドレインのイオン注入が自己整合的に行えないため、ソースおよびドレインよりも低濃度イオン注入を行って自己整合的なソース及びドレインを形成した後、ゲート電極上にフォトレジストを形成し高濃度イオン注入を行ってソース及びドレインを形成する必要があるため工程が増大するという問題を有しているだけでなく、ホットキャリアの影響が少ない電圧帯での使用であってもソース及びドレインの寄生抵抗の大きいオフセット構造としなければならないという問題があった。
【０００４】
さらに、上記のように形成したNMOSはソース及びドレインに低濃度層を有しているため、前記NMOSのソース及びドレインの寄生抵抗が増大とともに寄生抵抗バラツキも増大するという問題があった。
【０００５】
本発明は以上のような点に着目してなされたもので、本発明は低コストかつ短TATであり、低寄生抵抗及び高精度となる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００７】
（１）Nチャネル型MOSトランジスターとPチャネル型MOSトランジスターを有する相補型MOS半導体装置において、前記Nチャネル型MOSトランジスターのゲート電極の導電型がP型であり、前記Pチャネル型MOSトランジスターのゲート電極の導電型がP型であり、少なくとも前記Nチャネル型MOSトランジスターのゲート電極上に絶縁膜を有する半導体装置とした。
【０００８】
（２）前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極は、多結晶シリコンからなる半導体装置とした。
【０００９】
（３）前記多結晶シリコンからなる前記P型ゲート電極の膜厚は２０００Åから６０００Åの範囲である半導体装置とした。
【００１０】
（４）前記Nチャネル型MOSトランジスターのゲート電極上の絶縁膜は、酸化膜もしくは酸窒化膜もしくは窒化膜である半導体装置とした。
【００１１】
（５）前記Nチャネル型MOSトランジスターのゲート電極上の絶縁膜の膜厚は１００〜１００００Åである半導体装置とした。
【００１２】
（６）前記Nチャネル型MOSトランジスターのP型ゲート電極および前記Pチャネル型MOSトランジスターのP型ゲート電極を構成する前記多結晶シリコンは不純物濃度が１×１０18atoms／cm3以上のボロンまたはBF2を含む半導体装置とした。
【００１３】
（７）前記Nチャネル型MOSトランジスターおよび前記Pチャネル型MOSトランジスターは、ソースとドレインが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層からなるシングルドレイン構造である第一の構造のMOSトランジスターを含む半導体装置とした。
【００１４】
（８）前記Nチャネル型MOSトランジスターはシングルドレイン構造であり、前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなる第二の構造のMOSトランジスターを含む半導体装置とした。
【００１５】
（９）前記Nチャネル型MOSトランジスターはシングルドレイン構造であり、前記Pチャネル型MOSトランジスターは、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけが前記P型ゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方が前記P型ゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなり、さらに前記高不純物濃度の拡散層と前記P型ゲート電極の間の絶縁膜がゲート絶縁膜よりも膜厚が厚い第三の構造のMOSトランジスターを含む半導体装置とした。
【００１６】
（１０）前記Nチャネル型MOSトランジスターはシングルドレイン構造であり、前記Pチャネル型MOSトランジスターは、ソースとドレインが前記P型ゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層と、ドレイン側のみもしくはソースとドレインの両方が前記高濃度拡散層よりさらにチャネル側に拡散して前記P型ゲート電極と平面的にオーバラップしている低不純物濃度の拡散層とからなる第四の構造のMOSトランジスターを含む半導体装置とした。
【００１７】
（１１）前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記低不純物濃度拡散層の不純物濃度が１×１０16〜１×１０18atoms／cm3であり、前記第一の構造のMOSトランジスターおよび前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記高不純物濃度拡散層の不純物濃度が１×１０19atoms／cm3以上である半導体装置とした。
【００１８】
（１２）前記Nチャネル型MOSトランジスターの前記第一の構造のMOSトランジスターおよび前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記高不純物濃度拡散層の不純物が砒素またはリンである半導体装置とした。
【００１９】
（１３）前記Pチャネル型MOSトランジスターの前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記低不純物濃度拡散層の不純物がボロンまたはBF2であり、前記Pチャネル型MOSトランジスターの前記第一の構造のMOSトランジスターおよび前記第二の構造のMOSトランジスターおよび前記第三の構造のMOSトランジスターおよび前記第四の構造のMOSトランジスターにおける前記高不純物濃度拡散層の不純物がボロンまたはBF2である半導体装置とした。
【００２０】
（１４）前記Nチャネル型MOSトランジスターは、しきい値電圧が埋込みチャネル型のエンハンスメント型である第一のNチャネル型MOSトランジスターを含む半導体装置とした。
【００２１】
（１５）前記Nチャネル型MOSトランジスターは、しきい値電圧が埋込みチャネル型のディプリーション型である第二のNチャネル型MOSトランジスターを含む半導体装置とした。
【００２２】
（１６）前記Pチャネル型MOSトランジスターは、しきい値電圧が表面チャネル型のエンハンスメント型である第一のPチャネル型MOSトランジスターを含む半導体装置とした。
【００２３】
（１７）前記Pチャネル型MOSトランジスターは、しきい値電圧が埋込みチャネル型のディプリーション型である第二のPチャネル型MOSトランジスターを含む半導体装置とした。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
図１は本発明の半導体装置の第一の実施例を示す模式的断面図である。P型半導体基板１０１に形成されたゲート電極がP＋型の多結晶シリコン１０７でありP＋多結晶シリコン１０７上に絶縁膜１２２が形成されておりソースとドレインがいわゆるシングルドレイン構造であるNMOS１１３と、Nウェル領域１０２に形成されたゲート電極がやはりP＋型の多結晶シリコン１０７であるシングルドレイン構造のPMOS１１２とからなるCMOSと、フィールド絶縁膜１０６とから構成されている。ゲート電極であるP＋多結晶シリコン１０７は濃度は、ゲート電極シート抵抗を低くするため１×１０18atoms／cm3以上が好ましく、P+多結晶シリコン１０７はボロンまたはBF2などのアクセプター不純物を含む。
【００２６】
PMOS１１２において、ゲート電極は多結晶シリコンであり、PMOS１１２のソース及びドレインであるP+１０４を形成するためのイオン注入を自己整合的に行うことができ、同時にPMOS１１２のゲート電極である前記多結晶シリコンにイオン注入することにより、P+多結晶シリコン１０７を形成することが可能となる。ゲート電極をP＋多結晶シリコン１０７とすることで、Nウェル１０２とゲート電極の仕事関数の関係からE型PMOSのチャネルは表面チャネルとなるが、表面チャネル型PMOSにおいてはしきい値電圧を例えば−０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００２７】
NMOS１１３において、ゲート電極はもまた多結晶シリコンであり、PMOS１１２のソース及びドレイン形成のためのイオン注入時と同時に前記多結晶シリコンにイオン注入することにより工程を増やすことなくP+多結晶シリコン１０７を形成することが可能となる。次に、P+多結晶シリコン１０７上に絶縁膜１２２、例えばP+多結晶シリコン１０７の熱酸化膜を形成することにより、NMOS１１３のソース及びドレインを形成するためのイオン注入時にP+多結晶シリコン１０７にN型の導電型の不純物が導入されることを防止するとともにNMOS１１３のソース及びドレイン形成を自己整合的に行うことが可能となる。P＋多結晶シリコン１０７のゲート電極とP型半導体基板１０１の仕事関数の関係からE型NMOSのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従って、しきい値電圧を例えば０．５Ｖ以下の小さな値に設定してもサブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。
【００２８】
以上の説明から、本発明によるP＋多結晶シリコン単極をゲート電極としたNMOSは、従来のP＋多結晶シリコン単極をゲート電極としたオフセット構造のNMOSに比べ、自己整合的に高不純物濃度のソース及びドレインを形成できるので、寄生抵抗が小さくするとともに前記ソース及びドレインの寄生抵抗バラツキも抑制することが可能となる。
【００２９】
また、本発明によるP+多結晶シリコン単極をゲート電極としたCMOSは、低電圧動作および低消費電力に対し有効な技術であることが理解されよう。
【００３０】
本発明の第一の実施例においては、P+多結晶シリコン１０７上の絶縁膜１２２として熱酸化膜を用いた場合について説明したが、本発明はNMOS１１３のソース及びドレイン形成時のイオン注入工程において、P+多結晶シリコン１０７に不純物が導入されなければ良いので、絶縁膜１２２は酸窒化膜でも良いし窒化膜でも良く、絶縁膜１２２の膜厚は前記イオン注入工程においてP+多結晶シリコン１０７に不純物が導入されない膜厚以上にすれば良く、製造TATを考慮すると１００から１００００Åが好ましい。
【００３１】
PMOS１１２のゲート電極であるP＋多結晶シリコン１０７上の絶縁膜１２２有無が本発明の本質に何ら影響を与えることが無いということは言うまでも無い。
次に、本発明を実製品に適用した場合の具体的な効果を図２を用いて説明する。図２は半導体装置による正型VRの構成概要を示す。VRは基準電圧回路１２３とエラーアンプ１２４とPMOS出力素子１２５と抵抗１２９からなる分圧回路１３０とからなり、入力端子１２６に任意の電圧が入力されても常に一定の電圧を必要とされる電流値とともに出力端子１２８に出力する機能を有する半導体装置である。
【００３２】
近年、特に携帯機器向けのVRには入力電圧の低電圧化、低消費電力化、小入出力電位差でも高電流を出力できること、出力電圧の高精度化、低コスト化、小型化などが市場から要求されている。特に低コスト化と小型化は優先度の高い要求である。以上の要求に対し、本発明の構造、すなわち低コストで低しきい値電圧化及び高精度化が可能なCMOSによりエラーアンプやPMOS出力素子や基準電圧回路を構成することにより低電圧動作、低消費電力、出力電圧の高精度化への対応が可能となる。
【００３３】
さらに、最も優先度の高い要求である低コスト化、即ちチップサイズの縮小や小型化や高精度化に対して本発明の構造は極めて多大な効果をもたらすことを具体的に説明する。
【００３４】
VRは数十ｍＡから数百ｍＡの電流を出力するが、それはPMOS出力素子の駆動能力に１００％依存し、製品によってはチップ面積のほぼ半分をPMOS出力素子が占める場合がある。従ってこのPMOS出力素子のサイズを如何に縮小できるかが低コスト化および小型化のキーとなる。
【００３５】
一方、入力電圧の低電圧化の要求と小入出力電位差下で高電流出力の市場要求も強いことは述べたが、これはPMOS出力素子においてゲートに印加される電圧が小さくかつソースとドレイン間電圧が小さい非飽和動作モードにおいて高電流であることを指す。
【００３６】
非飽和動作におけるMOSトランジスターのドレイン電流は
Id＝(μ・Cox・W／L)×{(Vgs−Vth)−１／２・Vds}×Vds    −（１）式
Id：ドレイン電流
μ：移動度
Cox：ゲート絶縁膜容量
W：チャネル幅
L：チャネル長
Vgs：ゲート・ソース間電圧
Vth：しきい値電圧
Vds：ドレイン・ソース間電圧
で表される。
【００３７】
面積を増やさず、VgsやVdsが小さくても十分大きいドレインとするには、（１）式よりチャネル長の縮小並びにVthの低下、さらに移動度の向上を行う必要がある。
【００３８】
本発明によるP＋多結晶シリコン単極をゲートとし、少なくともNMOSのゲート電極上に絶縁膜を有するCMOS構造は、オフ時のリーク電流を抑制したまましきい値電圧の低電圧化並びにチャネル長の縮小が行なえ、さらに寄生抵抗の低下により移動度向上するだけでなく、前記NMOSのソース及びドレインの寄生抵抗バラツキ抑制を行えるため、上記のVRの低コスト化および小型化、高精度化に対して非常に有効な手段であることが理解されよう。
【００３９】
また、VRにおける本発明のP＋多結晶シリコン単極ゲートCMOS構造による利点として、基準電圧回路をE型NMOSとディプリーション型のNMOS（以後D型NMOSと表記）のいわゆるE／D型で構成する場合、E型NMOS、D型NMOS両方ともに埋込みチャネル型となるため各々のMOSのしきい値電圧や相互コンダクタンスの温度変化に対する変化具合を同程度とすることができる。
【００４０】
さらに、本発明のP＋多結晶シリコン単極ゲートCMOS構造により、PMOSのE／D型基準電圧回路も実用可能となる。従ってE／D型による基準電圧回路においてNMOSもしくはPMOSのどちらもが選択が可能であり、回路設計における自由度が増えるという利点も本発明は有している。
【００４１】
以上、VRにおける本発明の効果を説明したが、やはり高出力素子を搭載するSWRや低電圧動作、低消費電力、低コスト、小型化、高精度化などの要求が強いVDにおいても、本発明の適用によりVRと同様に多大な効果が得られることも言及しておく。
【００４２】
図３は本発明の半導体装置の第二の実施例を示す模式的断面図である。ゲート電極はP+多結晶シリコン１０７単極のCMOSであり、図１に示した実施例と同様な低電圧動作、低消費電力、低コスト、高精度の効果を有するが、さらにPMOS１１２はアナログ回路におけるチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的としてソースとドレインもしくはドレインだけを不純物濃度の薄い拡散層P−１２０とし、ソースとドレインもしくはドレインだけをゲート電極から距離をおいて設けた不純物濃度の濃い拡散層P＋１０４としたMOSトランジスター構造としている。これは入力電圧の高いVDやVRおよび出力電圧の高い昇圧型のSWRなどに対応するためである。
【００４３】
図３に示すPMOS構造は、例えば低不純物濃度の拡散層を選択的に形成した後、レジストマスクとイオン注入技術により選択的に高不純物濃度の拡散層を半導体中に設けることで形成される。低不純物濃度の拡散層は、PMOS１１２のP−１２０の場合には不純物としてボロンないしはBF2を用い濃度はホットキャリア及び耐圧の観点から１×１０16〜１×１０18atoms／cm3程度が好ましい。高不純物濃度の拡散層は、PMOS１１２のP＋１０４の場合には不純物としてボロンないしはBF2を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましく、NMOS１１３のN+１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましい。
【００４４】
ゲート電極から離れて形成されているゲート電極から高不純物濃度拡散までの距離、いわゆるオフセット長は半導体装置に入力される電圧にもよるが通常は０．５μｍから数μｍである。図４においてはPMOS１１２の片側だけがオフセット構造となっているが、素子の回路での使用方法によりその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をオフセット構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけをオフセット構造とする。
【００４５】
図４は本発明の半導体装置の第三の実施例を示す模式的断面図である。ゲート電極はP+多結晶シリコン１０７単極のCMOSであり、図１に示した実施例と同様な低電圧動作、低消費電力、低コスト、高精度の効果を有するが、さらにPMOS１１２はソースとドレインの両方にゲート電極とオーバーラップして不純物濃度の濃い拡散層P＋１０４を配し、ソースとドレインもしくはドレインだけにゲート電極とオーバーラップして不純物濃度の薄い拡散層P−１２０を配したいわゆるDouble  Diffused  Drain（DDD）構造からなるMOSトランジスター構造としている。図３に示した構造と同等な効果を目的とするが、図３に示した実施例のPMOSとの違いは、高不純物濃度の拡散層がゲート電極とオーバラップしており、その分PMOSの動作時の寄生抵抗を小さくできるというメリットがある。しかしゲートとドレインのオーバラップ、すなわちミラー容量が大きいため高周波動作には不向きという欠点ももつ。
【００４６】
図４に示すPMOS構造は例えば低不純物濃度の拡散層をイオン注入法と熱処理により選択的に形成した後、高不純物濃度の拡散層を設けることで形成される。低不純物濃度の拡散層は、PMOS１１２のP−１２０の場合には不純物としてボロンないしはBF2を用い濃度はホットキャリア及び耐圧の観点から１×１０16〜１×１０18atoms／cm3程度が好ましい。高不純物濃度の拡散層は、PMOS１１２のP＋１０４の場合には不純物としてボロンないしはBF2を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましく、NMOS１１３のN＋１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましい。
【００４７】
薄い拡散層P−１２０と濃い拡散層N＋１０３、P＋１０４のチャネル側への横方向拡散量の差は通常は０．２μｍから１μｍ程度である。図４においてはPMOS１１２の片側だけがDDD構造となっているが、素子の回路での使用方法によりその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をDDD構造とし、電流方向が単方向でソースとドレインが固定しているような場合には実効チャネル長の縮小のため片側すなわちドレイン側だけをDDD構造とする。
【００４８】
図５は本発明の半導体装置の第四の実施例を示す模式的断面図である。ゲート電極はP+多結晶シリコン１０７単極のCMOSであり、図１に示した実施例と同様な低電圧動作、低消費電力、低コスト、高精度の効果を有するが、さらにPMOS１１２はソースとドレインを不純物濃度の薄い拡散層P−１２０とゲート電極からサイドスペーサの距離だけゲート電極から離れて設けた不純物濃度の濃い拡散層P＋１０４のいわゆるLightly  Doped  Drain（LDD）構造からなるMOSトランジスター構造としている。図３、図４に示した構造と同等な効果を目的とするが、図３や図４に示した実施例のPMOSとの違いは、高不純物濃度拡散層が自己整合的に形成されるため微細化に有利な構造である反面、耐圧の向上に制限があるというデメリットも有している。
【００４９】
図５に示す構造は例えば低不純物濃度の拡散層をイオン注入法と熱処理により形成した後、CVD法（化学気相成長法）により絶縁膜被着し異方性ドライエッチングを行うことでサイドスペーサを形成し、自己整合的に高不純物濃度の拡散層をイオン注入法により設けることで形成される。低不純物濃度の拡散層は、PMOS１１２のP−１２０の場合には不純物としてボロンないしはBF2を用い濃度はホットキャリア及び耐圧の観点から、１×１０16〜１×１０18atoms／cm3程度が好ましい。高不純物濃度の拡散層は、PMOS１１２のP＋１０４の場合には不純物としてボロンないしはBF2を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましく、NMOS１１３のN＋１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましい。
【００５０】
サイドスペーサ１２１の幅は通常は０．２μｍから０．５μｍ程度である。
【００５１】
図６は本発明の半導体装置の第五の実施例を示す模式的断面図である。ゲート電極はP+多結晶シリコン１０７単極のCMOSであり、図１に示した実施例と同様な低電圧動作、低消費電力、低コスト、高精度の効果を有するが、さらにP MOS１１２はソースとドレインもしくはドレインだけを不純物濃度の薄い拡散層P−１２０とし、ソースとドレインもしくはドレインだけをゲート電極から距離をおいてかつその間に厚い絶縁膜１１４を設けて形成された不純物濃度の濃い拡散層P＋１０４としたMOSトランジスター構造としている。図３に示した構造と同等な効果を目的とするが、図３に示した実施例のPMOSとの違いは、高不純物濃度拡散層とゲート電極の間に厚い絶縁膜が設けられていることから電界緩和の効果は大きく高耐圧動作、例えば数十Ｖから数百Ｖの動作に対応できるというメリットがある。しかし素子サイズを小さくできないという欠点ももつ。
【００５２】
図６に示す構造は例えば低不純物濃度の拡散層を選択的に形成した後、素子分離のためのいわゆるLOCOS形成と同時にゲート電極とソースとドレインもしくはゲート電極とドレインの間となる部分に厚い絶縁膜を形成し、ゲート電極を形成後、高不純物濃度の拡散層を設けることで形成される。低不純物濃度の拡散層は、PMOS１１２のP−１２０の場合には不純物としてボロンないしはBF2を用い濃度は耐圧の観点から、１×１０16〜１×１０18atoms／cm3程度が好ましい。高不純物濃度の拡散層は、PMOS１１２のP＋１０４の場合には不純物としてボロンないしはBF2を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましく、NMOS１１３のN＋１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０19atoms／cm3以上が好ましい。
【００５３】
ゲート電極とドレインの間に形成されている絶縁膜の厚さは通常は素子分離用のフィールド酸化膜と同じ数千Åから１μｍ前後の厚みであり、ゲート電極から高不純物濃度拡散までの距離は半導体装置に入力される電圧にもよるが通常は１μｍ前後から数μｍである。図７においてはPMOS１１２の片側だけが高耐圧構造となっているが、素子の回路での使用方法によりその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方を高耐圧構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけを高耐圧構造とする。
【００５４】
図１および図３から図６の実施例において様々な構造のMOSトランジスターを示したが、半導体装置に要求される仕様と各素子構造の特徴を考慮して適切な組み合わせによりパフォーマンスの高い半導体装置を形成することも可能である。例えば電源系統が２系統以上あるような半導体装置においては、必要に応じゲート酸化膜厚も含め電圧帯に応じて以上に示してきた素子構造のなかから適切な構造の選択と組み合わせ行うといった取り組みである。
【００５５】
以上、本発明の実施の形態をP型半導体基板を用いた実施例により説明してきたが、基板の極性を逆にしてN型の半導体基板を用いたN基板Ｐウェル型のP＋単極ゲートCMOSによっても以上に説明してきた内容と原理に同じく低電圧動作、低消費電力、低コスト、高精度である半導体装置の提供は可能である。
【００５６】
【発明の効果】
上述したように、本発明はCMOSを含むパワーマネージメント半導体装置やアナログ半導体装置において、CMOSのゲート電極の導電型をNMOS、PMOSともにP型単極の多結晶シリコンとし、PMOSは表面チャネル型であるため短チャネル化や低しきい値電圧化が可能であり、また埋込みチャネル型であるNMOSもしきい値制御用の不純物として拡散係数の小さい砒素を使えるため極めて浅い埋込みチャネルとなり短チャネル化や低しきい値電圧化が容易となり、さらに少なくとも前記NMOSのゲート電極上に絶縁膜を有することで、従来のP＋多結晶シリコンゲート単極でありオフセット構造NMOSに比べ、コスト、工期、素子の性能の面で有利であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明の半導体装置の第一の実施例を示す模式的断面図。
【図２】半導体装置による正型VR構成概要。
【図３】本発明の半導体装置の第二の実施例を示す模式的断面図。
【図４】本発明の半導体装置の第三の実施例を示す模式的断面図。
【図５】本発明の半導体装置の第四の実施例を示す模式的断面図。
【図６】本発明の半導体装置の第五の実施例を示す模式的断面図。
【図７】従来のCMOS半導体装置の模式的断面図。
【符号の説明】
１０１、２０１  Ｐ型半導体基板
１０２、２０２  Nウェル
１０３、２０３  N＋
１０４、２０４  P＋
１０５、２０５  ゲート絶縁膜
１０６、２０６  フィールド絶縁膜
１０７  P＋多結晶シリコン
１１２、２１２  PMOS
１１３、２１３  NMOS
１１４  絶縁膜
１２０  P−
１２１  サイドスペーサー
１２２  絶縁膜
１２３  基準電圧回路
１２４  エラーアンプ
１２５  PMOS出力素子
１２６  入力端子
１２７  グラウンド端子
１２８  出力端子
１２９  抵抗
１３０  分圧回路
２１９  N−
２３１  N＋多結晶シリコン
２３２  P＋多結晶シリコン
【図１】
0004898013.tif 000002
【図２】
0004898013.tif 000003
【図３】
0004898013.tif 000004
【図４】
0004898013.tif 000005
【図５】
0004898013.tif 000006
【図６】
0004898013.tif 000007
【図７】
0004898013.tif 000008