(57)【特許請求の範囲】
【請求項１】
１組のドレイン領域の間においてインターディジタルとされたソース領域であって、前記ソース領域及び前記１組のドレイン領域は、第１の方向の長さが前記第１の方向とは直交する第２の方向よりも長い細長い形状を有し、前記ソース領域は、１組のチャネル領域によって前記１組のドレイン領域から分離され、かつ、第１端及び第２端を有し、ここで第１のドレイン領域、第１のチャネル領域、ソース領域、第２のチャネル領域、そして第２のドレイン領域が、前記第２の方向に沿ってこの順番で連続的に配置されており、
前記１組のチャネル領域の上に付与され、前記第１の方向の長さが前記第２の方向の寸法よりも長い細長い形状を有するゲートであって、前記第１のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第１部分と、前記第２のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第２部分とを有し、前記第１部分と第２部分とが互いに接続しているゲートと、
前記１組のドレイン領域の上に付与されると共に前記１組のドレイン領域にそれぞれ接続される１組のドレイン電極と、
前記ゲートの前記第１部分の上に付与されると共に、前記ゲートの前記第１部分の両端に配置される第１及び第２のコンタクトを介して、前記ゲートに接続され、これにより印加されたゲート信号が前記ゲートの第１部分及び第２部分のそれぞれの長さ方向に沿って分配されるようにしたゲート電極と、
第１及び第２セグメントを含むソース電極と、を備え、
前記ソース電極の前記第１セグメントが前記第１のドレイン領域に接続されるドレイン電極と前記ゲート電極との間に挿入されることによってドレイン−ゲート間の静電容量が低減され、
前記ソース電極の前記第２セグメントは前記ソース領域の上に付与されると共に前記ソース領域に接続され、前記第１セグメントよりも前記第２の方向の幅が広く第１セグメントよりも多くの電流を流し、かつ前記ゲートの前記第２部分と中間層誘電体を介して重なるように設けられており、
前記第１のドレイン領域に接続されるドレイン電極、前記ソース電極の前記第１のセグメント、前記ゲート電極、前記ソース電極の前記第２セグメント、及び前記第２のドレイン領域に接続されるドレイン電極の順に第２の方向において互いに間隔を開けて整列していることを特徴とする横方向電界効果トランジスタ。
【請求項２】
前記ソース電極の前記第２のセグメント及び前記１組のドレイン電極のそれぞれは、フィールドプレート部分を含む請求項１に記載の横方向電界効果トランジスタ。
【請求項３】
前記ゲート電極が、前記ソース電極の前記第１セグメントと前記第２セグメントによって囲まれている請求項１に記載の横方向電界効果トランジスタ。
【請求項４】
前記ソース電極の前記第１セグメントは、前記ゲート電極と前記第１のドレイン領域に接続するドレイン電極とから等距離だけ隔てられる請求項１に記載の横方向電界効果トランジスタ。
【請求項５】
前記ゲートは、前記第１端領域と前記第２端領域との間の中間領域を有し、
前記ゲート電極は、前記中間領域に配置される第３コンタクトを介して前記ゲートにさらに接続される請求項１に記載の横方向電界効果トランジスタ。
【請求項６】
１組のドレイン領域の間においてインターディジタルとされたソース領域であって、前記ソース領域及び前記１組のドレイン領域は、第１の方向の長さが前記第１の方向とは直交する第２の方向よりも長い細長い形状を有し、前記ソース領域は、１組のチャネル領域によって前記１組のドレイン領域から分離され、かつ、第１端及び第２端を有し、ここで第１のドレイン領域、第１のチャネル領域、ソース領域、第２のチャネル領域、そして第２のドレイン領域が、前記第２の方向に沿ってこの順番で連続的に配置されており、
前記１組のチャネル領域の上に付与され、前記第１の方向の長さが前記第２の方向の寸法よりも長い細長い形状を有するゲートであって、前記第１のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第１部分と、前記第２のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第２部分とを有し、前記第１部分と第２部分とが互いに接続しているゲートと、
前記１組のドレイン領域の上に付与されると共に前記１組のドレイン領域にそれぞれ接続される１組のドレイン電極と、
前記ゲートの前記第１部分の上に付与されると共に、前記ゲートの前記第１部分の両端に配置される第１及び第２のコンタクトを介して、前記ゲートに接続され、これにより印加されたゲート信号が前記ゲートの第１部分及び第２部分のそれぞれの長さ方向に沿って分配されるようにしたゲート電極と、
第１及び第２セグメントを含むソース電極と、を備え、
前記ソース電極の前記第１セグメントが前記第１のドレイン領域に接続されるドレイン電極と前記ゲート電極との間に挿入されることによってドレイン−ゲート間の静電容量が低減され、
前記ソース電極の前記第２セグメントは前記ソース領域の上に付与されると共に前記ソース領域に接続され、前記第１セグメントよりも前記第２の方向の幅が広く第１セグメントよりも多くの電流を流し、かつ前記ゲートの前記第２部分と中間層誘電体を介して重なるように設けられており、
前記第１のドレイン領域に接続されるドレイン電極、前記ソース電極の前記第１のセグメント、前記ゲート電極、前記ソース電極の前記第２セグメント、及び前記第２のドレイン領域に接続されるドレイン電極の順に第２の方向において互いに間隔を開けて整列していることを特徴とする横方向パワーＭＯＳＦＥＴ。
【請求項７】
前記ソース電極の前記第２のセグメント及び前記１組のドレイン電極のそれぞれは、フィールドプレート部分を含む請求項６に記載の横方向パワーＭＯＳＦＥＴ。
【請求項８】
前記ゲート電極が、前記ソース電極の前記第１セグメントと前記第２セグメントによって囲まれている請求項６に記載の横方向パワーＭＯＳＦＥＴ。
【請求項９】
前記ソース電極の前記第１セグメントは、前記ゲート電極と前記第１のドレイン領域に接続するドレイン電極とから等距離だけ隔てられる請求項６に記載の横方向パワーＭＯＳＦＥＴ。
【請求項１０】
前記ゲートは、前記第１端領域と前記第２端領域との間の中間領域を有し、
前記ゲート電極は、前記中間領域に配置される第３コンタクトを介して前記ゲートにさらに接続される請求項６に記載の横方向パワーＭＯＳＦＥＴ。
【請求項１１】
１組のドレイン領域の間においてインターディジタルとされたソース領域であって、前記ソース領域及び前記１組のドレイン領域は、第１の方向の長さが前記第１の方向とは直交する第２の方向よりも長い細長い形状を有し、前記ソース領域は、１組のチャネル領域によって前記１組のドレイン領域から分離され、かつ、第１端及び第２端を有し、ここで第１のドレイン領域、第１のチャネル領域、ソース領域、第２のチャネル領域、そして第２のドレイン領域が、前記第２の方向に沿ってこの順番で連続的に配置されており、
前記１組のチャネル領域の上に配置され、前記第１の方向の長さが前記第２の方向の寸法よりも長い細長い形状を有するゲートであって、前記第１のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第１のメンバと、前記第２のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第２のメンバとを有し、前記第１のメンバが前記第１の方向に沿った長さの中央部分とソース領域の端部を包む合併部分とで前記第２のメンバに接続されているゲートと、
前記１組のドレイン領域の上に配置されると共に前記１組のドレイン領域にそれぞれ接続される１組のドレイン電極と、
前記ゲートの前記第１部分の上に配置されると共に、前記ゲートの第１及び第２のコンタクト領域のそれぞれに配置される第１及び第２のコンタクトを介して、前記ゲートに接続されたゲート電極と、を備え、
前記第１及び第２のコンタクト領域は、コンタクトのない領域によって前記第１の方向において分離されており、
さらに、第１及び第２セグメントを含むソース電極と、を備え、
前記ソース電極の前記第１セグメントが前記第１のドレイン領域に接続されるドレイン電極と前記ゲート電極との間に挿入されることによってドレイン−ゲート間の静電容量が低減され、
前記ソース電極の前記第２セグメントは前記ソース領域の上に付与されると共に前記ソース領域に接続され、前記第１セグメントよりも前記第２の方向の幅が長く第１セグメントよりも多くの電流を流し、かつ前記ゲートの前記第２のメンバと中間層誘電体を介して重なるように設けられており、
前記第１のドレイン領域に接続されるドレイン電極、前記ソース電極の前記第１のセグメント、前記ゲート電極、前記ソース電極の前記第２セグメント、及び前記第２のドレイン領域に接続されるドレイン電極の順に第２の方向において互いに間隔を開けて整列していることを特徴とする電界効果トランジスタ。
【請求項１２】
１組のドレイン領域の間においてインターディジタルとされたソース領域であって、前記ソース領域及び前記１組のドレイン領域は、第１の方向の長さが前記第１の方向とは直交する第２の方向よりも長い細長い形状を有し、前記ソース領域は、１組のチャネル領域によって前記１組のドレイン領域から分離され、かつ、第１端及び第２端を有し、ここで第１のドレイン領域、第１のチャネル領域、ソース領域、第２のチャネル領域、そして第２のドレイン領域が、前記第２の方向に沿ってこの順番で連続的に配置されており、
前記１組のチャネル領域の上に配置され、前記第１の方向の長さが前記第２の方向の寸法よりも長い細長い形状を有するゲートであって、前記第１のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第１のメンバと、前記第２のチャネル領域の上であって前記ソース領域の前記第１端近傍から前記ソース領域の前記第２端近傍に延びる第２のメンバとを有し、前記第１のメンバが前記第１の方向に沿った長さの中央部分とソース領域の端部を包む合併部分とで前記第２のメンバに接続され、第１端と該第１端に対向する第２端を有する絶縁ゲートと、
前記１組のドレイン領域の上に配置されると共に前記１組のドレイン領域にそれぞれ接続される１組のドレイン電極と、
前記ゲートの前記第１のメンバの上に配置されると共に、前記第１のメンバの前記第１端と第２端に配置される第１及び第２コンタクトを介して前記ゲートに接続されるゲート電極であって、前記第１及び第２のコンタクトが前記第１のメンバの上部にある位置から第２の方向にずらして設けられているゲート電極と、
第１及び第２セグメントを含むソース電極と、を備え、
前記ソース電極の前記第１セグメントが前記第１のドレイン領域に接続されるドレイン電極と前記ゲート電極との間に挿入されることによってドレイン−ゲート間の静電容量が低減され、
前記ソース電極の前記第２セグメントは前記ソース領域の上に付与されると共に前記ソース領域に接続され、前記第１セグメントよりも前記第２の方向の幅が長く第１セグメントよりも多くの電流を流し、かつ前記絶縁ゲートの前記第２のメンバと中間層誘電体を介して重なるように設けられており、
前記第１のドレイン領域に接続されるドレイン電極、前記ソース電極の前記第１のセグメント、前記ゲート電極、前記ソース電極の前記第２セグメント、及び前記第２のドレイン領域に接続されるドレイン電極の順に第２の方向において互いに間隔を開けて整列していることを特徴とする横方向電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基層において製作される半導体デバイスに関する。本発明は、特に、改善されたゲートデザインを有する高電圧の電界効果トランジスタ（field effect transistor）に関する。
【０００２】
【従来の技術】
一般的なタイプの集積回路デバイスは、酸化金属半導体電界効果トランジスター（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは、ソース領域と、ドレイン領域と、これらソース領域とドレイン領域との間に延びるチャネル領域と、このチャネル領域の上に設けられるゲート領域と、を含む電界効果デバイスである。ゲート領域は、薄い酸化物層（oxide layer）の上に付与されかつこの酸化物層によってチャネル領域から分離される伝導性のゲート構造を含む。
【０００３】
横方向（lateral）電界効果トランジスタが、例えば２００ボルトより大きな高電圧回路アプリケーションにおいて幅広く用いられる。パワーアプリケーションとしての従来の横方向ＭＯＳＦＥＴは、例えば、米国特許第５,８６９,８７５号、第５,８２１,１４４号、第５,７６０,４４０号及び第４,７４８,９３６号を含む。これらデバイスのそれぞれは、中間領域によって分離されたソース領域及びドレイン領域を有する。ゲート構造は、デバイスの酸化金属半導体（ＭＯＳ）チャネル上の薄い酸化物層の上に付与される。オン状態（on state）では、伝導チャネルをソース領域とドレイン領域との間に形成させるようにするためにゲート領域に電圧が印加され、これにより、デバイス間に電流を流すことができる。オフ状態（off state）では、ゲート領域に対する電圧は、基層に伝導チャネルが形成されない程度に十分に低いので、電流は生じない。この状態では、高電圧がドレイン領域とソース領域との間で維持される。
【０００４】
横方向パワートランジスタは、一般的には、引き延ばした（elongated）、すなわちそれ自体の幅よりずっと長く、かつ、インターディジタルなソース領域およびドレイン領域を用いてデザインされる。このようなデバイス構造は、本出願の譲受人に譲渡された米国特許第６,０８４,２７７号に開示されている。この'２７７号特許は、大きな安全動作領域（ＳＯＡ）性能レベルと、スイッチングノイズを抑圧するための適度なゲートスピード（gate speed）を有する高電流性能とを提供する、改善されたゲートデザインを有する横方向パワーＭＯＳＦＥＴ又はトランジスタを教示している。これは、パワーＭＯＳＦＥＴのフィンガ（finger）の長さに沿った多結晶シリコンゲート構造と平行に金属ゲート電極を付与することにより達成される。ゲート電極の金属とゲート構造の多結晶シリコンとは、ゲート構造に沿って間隔をおいた複数の金属コンタクトを用いて接続される。一実施の形態では、'２７７号特許は、パワーＭＯＳＦＥＴのフィンガに沿ったゲート電極とゲート構造との間の多数の場所にコンタクトを配置して、高スイッチングスピードのために、フィンガの長さに沿ったゲート信号の伝達を改善している。
【０００５】
【発明が解決しようとする課題】
'２７７号特許によって教示される横方向パワートランジスタ構造に関連する１つの欠点は、ゲート電極とドレイン電極との位置が近いことに起因して、ゲート−ドレイン容量が高いことである。ドレイン電極は、ドレインのフィールドプレートの役割を担い、ゲート電極及び／又はソース電極は、これらのデバイスの降伏電圧を改善するためのソースのフィールドプレートの役割を担う。したがって、これらの電極の大きさ及び間隔は、降伏電圧の必要条件によって大きく決定付けられる。例えば、'２７７号特許は、オフ状態におけるソースとドレインとの間に７００ボルトを維持しうるデバイスの一例を教示している。したがって、このデバイスは、ドレインの金属ラインと、ゲート又はソースの金属ラインとの間に、比較的に大きな間隔を含んでいる。
【０００６】
しかしながら、デバイスが著しく低い電圧のためにデザインされているような場合には、ドレイン電極とゲート電極との間にこれらをより近づけるような間隔を設けると、ゲート−ドレイン容量が高くなってしまう結果となる。降伏電圧として例えば２００ボルトを有するようにデザインされたＭＯＳＦＥＴは、ドレイン電極とゲート電極との間に５μｍ未満の間隔を有するであろう。これらの電極が一般に非常に長い（例えば３００−４００ｎｍ）ので、ドレイン電極と、ゲート又はソース電極との間の容量は、非常に大きくなりうる。この大きな容量によって、トランジスタの高スピードなスイッチング性能が低下する。ゲート−ドレインの容量が高いことは、この容量がトランジスタのゲインによって増幅されることから、特に問題となる。
【０００７】
したがって、ゲート信号を良好に伝達しつつ、高い電流伝導レベルで高速なスイッチングを達成する高電圧パワートランジスタ構造が必要とされている。このようなデバイスは、全体のデバイスサイズ又はセルのピッチ［cell pitch］（すなわちシリコンの「フットプリント（footprint）」）を増加させることなく、ドレイン−ゲート容量を最小化すべきである。
【０００８】
【課題を解決するための手段】
本発明の電界効果トランジスタは、パワーＭＯＳＦＥＴにおける引き伸ばした（elongated）ソース領域とドレイン領域とを分離するチャネル領域の上に付与した絶縁したゲートに接続された金属のゲート電極を含む。一実施の形態では、ゲートは多結晶シリコンを含み、ゲート電極は多結晶シリコンを含み、ゲート電極は、引き伸ばされたソース領域の一側と隣り合う絶縁したゲートの部分における両端に配置された金属コンタクト（バイアともいわれる）を用いて多結晶シリコンに接続される。ソース電極は、２つのセグメント、すなわち、デバイスがオン状態（on state）である際に流れる電流の大部分を伝達する幅の広いセグメントと、ドレイン電極とゲート電極との間に挿入されてデバイスのドレイン−ゲート容量を著しく低減する幅の狭いセグメントと、を含む。
【０００９】
【発明の実施の形態】
本発明を、限定ではなく例として添付図面における各図に示す。
【００１０】
高スイッチングスピードのためにゲート−ドレイン容量を低減させた、高電圧横方向パワーＭＯＳＦＥＴについて、説明する。以下の説明において、本発明の完全な理解に資するために、材料のタイプ、寸法、構造的特徴等のような特定の具体例を示す。半導体分野における当業者は、本発明はこれら多くの具体例がなくとも実施されうる、ということを理解しうる。本発明が不明瞭となることを防止するために、周知の要素、技術および処理工程については、詳細には説明しない。
【００１１】
図１Ａ−図１Ｃは、本発明の一実施の形態に係るインターディジタルな（interdigitated）横方向パワーＭＯＳＦＥＴの位相幾何学的な図面である。図１Ａは、本デバイスの上方部分を示す図面であり、図１Ｂは、本デバイスの中央部分を示す図面であり、図１Ｃは、同一のトランジスタデバイスの下方部分を示す。これら図面のそれぞれは、ドレイン、ゲート及びソース電極、多結晶ゲート構造の位置、並びに、選択された数のコンタクトすなわちバイア（vias）の配置、についての計算機援用設計（ＣＡＤ）レイアウトを示している。ドレイン及びソースコンタクトは示されておらず、また、下に位置する基層拡散領域（substrate diffusion regions）は、明確化のために図１Ａ−図１Ｃからは省略されている、ということを理解されたい（以下の説明中、図１Ａ−図１Ｃを図２とともに参照すべきである。ここで、図２は、より包括的な理解のための、線Ａ−Ａ'からみた上記トランジスタの側面図である）。
【００１２】
図１Ａは、本発明の一実施の形態のインターディジタルな横方向パワーデバイスの上方部分のレイアウトを示す。図１Ａの電界効果トランジスタは、半導体基層に付与されかつソース電極２１にコンタクトによって接続されたＮ型ソース領域４４（図１には示されていない）を含む。ソース電極２１は、ソース電極セグメント２１Ａ及び２１Ｂを含む。ソース領域４４は、２つのドレイン領域４２の間の半導体基層に挿入されており、これらドレイン領域４２のそれぞれは、コンタクトによってドレイン電極２２に接続されている（図２参照）。
【００１３】
ソース電極セグメント（segment）２１Ａ及び２１Ｂの両方は、ドレイン電極セグメント２２Ａと２２Ｂとの間に配置されている。図１Ｃは、トランジスタの底部（bottom）において１つの金属に合併しているセグメント２２Ａ及び２２Ｂを示す。図１Ａ−図１Ｃのデバイスレイアウト構造は、本実施の形態における完全なトランジスタの一部分のみしか示していない、ということを理解されたい。完全なデバイスは、上記各図に示したインターディジタルなソース／ドレイン／ゲート構造を繰り返したパターンを含む。ドレイン及びソース構造は、それら自体の幅より著しく長いので、ドレイン及びソース「フィンガ（finger）」といわれることが多い、ということを理解されたい。
【００１４】
トランジスタのゲートを構成する多結晶材料２８が、図１Ａ−図１Ｃにおいて点線により描かれている。ゲート自体は、ソースのフィンガの長さを延ばしているチャネル領域４９の上に付与された２つの平行なメンバ（member）２８Ａ及び２８Ｂを含む。図１Ｃは、メンバ２８Ａがメンバ２８Ｂと合併しているソース領域におけるファーエンド（far end）すなわちフィンガチップ（fingertip）の周りを包む多結晶シリコンのゲート２８を示す。多くのメンバ２８Ａ及び２８Ｂは、図１Ｂに示すように、トランジスタの中央部分において接続されている。
【００１５】
トランジスタの上方端において、ゲートの多結晶シリコン材料が、ソース電極２１の下に延びており、複数のコンタクト３０によって金属のライン２９に接続している。金属のライン２９は、トランジスタを駆動するために用いられる制御又はスイッチング回路に接続している。
【００１６】
図２に示すように、２つの多結晶シリコンのゲートメンバ２８Ａ及び２８Ｂは、ゲートの誘電体層４８によって、下に位置する半導体材料から絶縁されている。誘電体層は二酸化ケイ素を含みうるが、窒化ケイ素のようなその他の絶縁材料をも用いることができる。メンバ２８Ａ及び２８Ｂのそれぞれの一部が、フィールドプレート目的のためのより厚いフィールド酸化物層４１の上に延びている。多結晶シリコンのゲートメンバ２８Ａ及び２８Ｂのそれぞれは、図２の断面図からわかるように、ゲートを上に位置する金属のゲート及びソース電極から絶縁する中間層誘電体４０によって覆われている。
【００１７】
ゲート電極２５は、図１Ａに示すように、ソースフィンガのベースと隣り合う多結晶シリコンのゲートの一端をコンタクト３１に接触させている。ここで図示した実施の形態では、ゲート電極は、ゲートメンバ２８Ａの一端から、ソースの領域におけるフィンガチップと隣り合う他端にまで、縦方向に延びている。図１Ｃは、ゲートメンバ２８Ａの他端に１組のコンタクト３４を介して接続されているゲート電極２５を示す。ゲート電極２５は、ソースのフィンガチップと隣り合って終わっており、ゲートメンバ２８Ｂの上には延びていない、ということに注意されたい。このゲートメンバ２８Ｂは、ソース領域４４の対向する面に並んで延びている。
【００１８】
絶縁したゲートメンバ２８Ａと平行にゲート電極２５を接続することによって、高スイッチングスピード性能を改善すべく、印加したゲート信号が各フィンガの長さに沿って効果的に分配される。ソース、ドレイン及びゲートのフィンガの長さに依存して、１つ以上のさらなるコンタクトを、フィンガの両端の間の絶縁したゲートにおける中間点又は中間領域に配置することができる。例えば、図１Ｂは、ゲートメンバ２８Ａの２つの端の間のほぼ中間にある中間点においてゲート電極２５をゲートメンバ２８Ａに接続する選択的に設けられるさらなるコンタクト３３を示す。ゲートメンバ２８Ｂをコンタクト３３に近接させてゲートメンバ２８Ａに接続することにより、メンバ２８Ｂに沿ってゲート信号を分配する際に同一の効果を得ることもできる。
【００１９】
コンタクト３３の配置の便宜を図るために、ゲート電極２５の幅は、十分にコンタクト３３を囲むようにコンタクト３３よりわずかに広くされている。ソース電極とゲート電極との間のデザインルール（design rule）の分離を維持するために、ソース電極セグメント２１Ｂは、対応する寸法だけわずかに狭くされる。ここで、さらなるコンタクト３３の配置の便宜を図るためには、ソース電極セグメント２１Ａ（又はドレイン電極２２Ａ及び２２Ｂ）の幅を変更する必要はない、ということに注意されたい。
【００２０】
ゲート電極２５は、ソース電極２１により完全に囲まれている。ソース電極における幅が広い方の電流伝達（current-carrying）部分は、図１Ａ−図１Ｃにおいてソース電極セグメント２１Ｂとして示されている。セグメント２１Ｂは、大多数のソース電流を、ソースのフィンガにおける上方端に配置されたソースボンドパッド（図示せず）に伝達する。ソース電極セグメント２１Ｂはまた、ゲートメンバ２８Ｂに重なる横方向に延びた部分を含む。この横方向に延びた部分は、ゲート電極２５に対向するフィンガの側に配置され、フィールドプレートとして機能する。主なソース電極セグメント２１Ｂは、実質的に基層のソース領域４４の上に付与され、かつ、このソース領域４４に接触している。
【００２１】
ソース電極における幅が狭い方の部分は、図１Ａ−図１Ｃにおいてソース電極セグメント２１Ａとして示されている。ソース電極セグメント２１Ａは、ゲート電極２５とドレイン電極２２Ａとの間に挿入されている。図１Ａ−図１Ｃの実施の形態では、ソース電極セグメント２１Ａは、下に位置するソースの拡散のためのコンタクトを有しておらず、ソース電流をほとんど伝達しない。このセグメント２１Ａは、ソースのフィールドプレートとして機能し、また、トランジスタのドレイン−ゲート容量を低減する。別の実施の形態において、ソース電極セグメント２１Ａは、ソースの拡散領域に対するコンタクトを含むことができ、及び／又は、著しい量のソース電流を伝達することができる、ということを理解されたい。
【００２２】
なお、ソース、ドレイン及びゲート電極のそれぞれは金属の単一層を含むものとして図１及び図２に示されているが、別の実施の形態では、上記電極のそれぞれ又はすべてについて、多数のレベルの伝導体材料を用いることができる。
【００２３】
図１Ｃは、トランジスタにおけるソースのフィンガチップ領域の周りを包み、かつ、ソース電極セグメント２１Ｂに接続された、ソース電極セグメント２１Ａを示す。ソースのフィンガのこの端におけるセグメント２１Ａと２１Ｂとの間の接続は選択的なものであることを理解されたい。すなわち、これら２つのセグメントはこの点で接続する必要はない。しかしながら、ソース電極セグメント２１Ａは、デバイスが動作している間においてセグメント２１Ａ及び２１Ｂの両方が実質的に同電位であるように、レイアウトにおけるいくつかの点においてセグメント２１Ｂに接続されるべきである。これは、ソースセグメント２１Ａが、ゲート電極２５とドレイン電極２２との間に挿入されたソースのフィールドプレートとしての役割を担うという目的に一致する。
【００２４】
図２は、線Ａ−Ａ'からみた図１Ａ−図１Ｃの横方向パワートランジスタの断面図を示す。この図面は、ドレイン電極２２Ａが中間層誘電体４０を通過して下方に延びてＮ＋ドレイン領域４２に接触する様子を示す。ドレイン電極２２Ａはまた、ソース電極セグメント２１Ａの方向に向かって中間層誘電体４０の上を横方向に延びるフィールドプレート部分を含む。ここで図示した実施の形態では、ドレイン電極２２Ａとソース電極セグメント２１Ａとの間の距離は、ゲート電極２５とソース電極セグメント２１Ａとの間の距離（例えば３μｍ）と同一である。この同一の距離が、ゲート電極２５をソース電極セグメント２１Ｂから分離している。このセグメント２１Ｂは、基層の表面へと下方に延びて、Ｎ型のソース領域４４及びＰ＋拡散領域４５に接触する。この間隔は、例示した２００Ｖの降伏電圧を有する横方向パワートランジスタのための最小デザインルールに一致する。
【００２５】
ドレイン拡散領域４２がＮ井戸領域５１に付与される。このＮ井戸領域５１自体は、Ｐ基層６０に形成された深い拡散（deep diffusion）である。ソース拡散領域４４は、基層６０のＮ井戸５１に隣接して形成されたＰ井戸５０に付与される。チャネル領域４９がＮ井戸領域５１の境界とソース領域４４の境界との間で定められる。多結晶シリコンのゲートメンバ２８Ａ及び２８Ｂは、チャネル領域４９の上の薄いゲート酸化物（oxide）の上に形成される。ここで、ゲートメンバ２８Ａ及び２８Ｂのそれぞれはこれらより厚いフィールド酸化物層４１の上に伸びるフィールドプレートを含む、ということに注意されたい。Ｎ＋ドレイン領域４２とチャネル４９との間の領域は、一般にデバイスの延長されたドレイン領域といわれる。
【００２６】
基層の上部表面の下の半導体材料に形成された様々な領域についての上述した詳細は、示した実施の形態に特有のものであり、本発明に不可欠とされるものではない、ということを理解されたい。別言すれば、金属の電極及びゲートメンバのレイアウト構造を、本デバイスの様々にドープされた半導体領域を有するトランジスタにおいても利用することができる。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明の一実施の形態に係るインターディジタルな横方向パワーＭＯＳＦＥＴの位相幾何学的な図面である。
【図１Ｂ】図１Ｂは、本発明の一実施の形態に係るインターディジタルな横方向パワーＭＯＳＦＥＴの位相幾何学的な図面である。
【図１Ｃ】図１Ｃは、本発明の一実施の形態に係るインターディジタルな横方向パワーＭＯＳＦＥＴの位相幾何学的な図面である。
【図２】図２は、図１Ａの実施の形態における線Ａ−Ａ'からみた断側面図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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