(57)【特許請求の範囲】
【請求項１】
制御トランジスタと内部基準電圧回路と差動増幅回路を備え、一定の基準電圧を発生する基準電圧回路であって、
前記制御トランジスタは、ゲートが前記差動増幅回路の出力端子に接続されて、電源端子と前記内部基準電圧回路の間に設けられ、
前記内部基準電圧回路は、前記制御トランジスタと接地端子の間に設けられ、出力端子から前記基準電圧を出力し、
前記差動増幅回路は、第一の入力端子に前記制御トランジスタと前記内部基準電圧回路の接続ノードが接続され、入力オフセット電圧を有する第二の入力端子に前記内部基準電圧回路の前記出力端子が接続されて、前記内部基準電圧回路に印加される電圧が、前記基準電圧と前記入力オフセット電圧を加算した電圧になるよう前記制御トランジスタを制御する、
ことを特徴とする基準電圧回路。
【請求項２】
前記内部基準電圧回路は、
直列に接続されたデプレッション型トランジスタ及びエンハンスメント型トランジスタを有し、前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続ノードは、互いのゲートと接続され、前記基準電圧を出力する出力端子である、
ことを特徴とする請求項１記載の基準電圧回路。
【請求項３】
前記内部基準電圧回路は、
直列に接続された接合型トランジスタ及び抵抗を有し、前記接合型トランジスタと前記抵抗の接続ノードは、前記接合型トランジスタのゲートと接続され、前記基準電圧を出力する出力端子である、
ことを特徴とする請求項１記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定の基準電圧を発生する基準電圧回路に関する。
【背景技術】
【０００２】
従来の一定の基準電圧を発生する基準電圧回路について説明する。図１２は、従来の基準電圧回路を示す図である。
【０００３】
基準電圧回路は、電源端子８１、接地端子８２、基準電圧出力端子８３及び内部基準電圧回路８６を備えている。内部基準電圧回路８６は、デプレッションＮＭＯＳ８４及びＮＭＯＳ８５を有している。デプレッションＮＭＯＳ８４のゲート及びソースは基準電圧出力端子８３に接続され、ドレインは電源端子８１に接続されている。ＮＭＯＳ８５のゲート及びドレインは基準電圧出力端子８３に接続され、ソースは接地端子８２に接続されている（例えば、特許文献１参照）。
【０００４】
この基準電圧回路では、電源端子８１の電源電圧が変動しても、各ＭＯＳが飽和動作していれば、内部基準電圧回路８６の基準電圧は変動しにくい。
【０００５】
ここで、ＮＭＯＳ８５の相互コンダクタンスをｇｍ８５とし、デプレッションＮＭＯＳ８４の出力抵抗をｒｏ８４とすると、低周波における基準電圧出力端子８３における電源電圧変動除去比（電源電圧の変動と電源電圧の変動に対する基準電圧の変動との比）ＰＳＲＲLFは、
ＰＳＲＲLF＝ｇｍ８５×ｒｏ８４・・・（２）
によって算出される。
【０００６】
しかし、デプレッションＮＭＯＳ８４のチャネル長変調効果等により、電源端子８１の電源電圧が変動すると、内部基準電圧回路８６の基準電圧も変動してしまう。よって、電源電圧変動除去比ＰＳＲＲLFが大きくならない。
【０００７】
この対策とし、カスコード回路を電源端子８１に付加することがある。図１３は、従来の基準電圧回路を示す図である。
【０００８】
基準電圧回路は、電源端子８７、バイアス電圧供給手段８９、ＮＭＯＳ８８、電源端子８１、接地端子８２、基準電圧出力端子８３及び内部基準電圧回路８６を備えている。ＮＭＯＳ８８のゲートはバイアス電圧供給手段８９に接続され、ソースは内部基準電圧回路８６に接続され、ドレインは電源端子８７に接続されている。
【０００９】
この基準電圧回路では、電源端子８７の電源電圧が変動しても、電源端子８１の電源電圧が一定になるようＮＭＯＳ８８が動作するので、内部基準電圧回路８６の基準電圧は変動しにくい。
【００１０】
ここで、ＮＭＯＳ８８の相互コンダクタンスをｇｍ８８とし、ＮＭＯＳ８８の基板バイアス相互コンダクタンスをｇｍｂ８８とし、ＮＭＯＳ８８の出力抵抗をｒｏ８８とすると、低周波における基準電圧出力端子８３における電源電圧変動除去比ＰＳＲＲLFは、
ＰＳＲＲLF＝｛（ｇｍ８８＋ｇｍｂ８８）×ｒｏ８８｝×（ｇｍ８５×ｒｏ８４）・・・（３）
によって算出される。つまり、電源電圧変動除去比ＰＳＲＲLFは、（ｇｍ８８＋ｇｍｂ８８）×ｒｏ８８倍される。
【００１１】
上記の基準電圧回路の具体例について説明する。図１４は、従来の基準電圧回路を示す図である。
【００１２】
基準電圧回路は、電源端子８７、デプレッションＮＭＯＳ９１〜９３、ＮＭＯＳ９４、電源端子８１、接地端子８２、基準電圧出力端子８３及び内部基準電圧回路８６を備えている。デプレッションＮＭＯＳ９１のゲートはデプレッションＮＭＯＳ９２のソースに接続され、ソースは内部基準電圧回路８６に接続され、ドレインは電源端子８７に接続されている。デプレッションＮＭＯＳ９２のゲートはデプレッションＮＭＯＳ９１のソースに接続され、ソースはデプレッションＮＭＯＳ９３のドレインに接続され、ドレインは電源端子８７に接続されている。デプレッションＮＭＯＳ９３のゲートはソースに接続されている。ＮＭＯＳ９４のゲートはドレイン及びデプレッションＮＭＯＳ９３のソースに接続され、ソースは接地端子８２に接続されている（例えば、特許文献２参照）。
【００１３】
この基準電圧回路では、電源端子８７の電源電圧が変動しても、電源端子８１の電源電圧が一定になるようデプレッションＮＭＯＳ９１が動作するので、内部基準電圧回路８６の基準電圧は変動しにくい。
【００１４】
ここで、デプレッションＮＭＯＳ９１のゲート電圧とソース電圧とが等しくなるようデプレッションＮＭＯＳ９２が動作すれば、デプレッションＮＭＯＳ９１の相互コンダクタンスは電源電圧変動除去比に寄与しないので、デプレッションＮＭＯＳ９１の基板バイアス相互コンダクタンスをｇｍｂ９１とし、デプレッションＮＭＯＳ９１の出力抵抗をｒｏ９１とすると、低周波における基準電圧出力端子８３における電源電圧変動除去比ＰＳＲＲLFは、
ＰＳＲＲLF＝（ｇｍｂ９１×ｒｏ９１）×（ｇｍ８５×ｒｏ８４）・・・（４）
によって算出される。つまり、電源電圧変動除去比ＰＳＲＲLFは、ｇｍｂ９１×ｒｏ９１倍される。
【特許文献１】特公平０４−０６５５４６号公報（図２）
【特許文献２】特開２００３−２９５９５７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、電源端子８７の電源電圧が低くなっていき、デプレッションＮＭＯＳ９１が非飽和動作するようになると、デプレッションＮＭＯＳ９１の出力抵抗ｒｏ９１が低くなっていき、電源電圧変動除去比ＰＳＲＲLFは小さくなってしまう。
【００１６】
本発明は、上記課題に鑑みてなされ、電源電圧が低くても電源電圧変動除去比が大きい基準電圧回路を提供する。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決するため、一定の基準電圧を発生する基準電圧回路において、電源端子と、前記電源端子の電源電圧に基づき、一定の内部基準電圧回路の電源電圧を内部電源端子に出力する制御トランジスタと、前記内部電源端子と、デプレッション型トランジスタ及びエンハンスメント型トランジスタを有し、前記内部基準電圧回路の電源電圧に基づき、前記デプレッション型トランジスタによって一定の電流を前記エンハンスメント型トランジスタに流し、前記エンハンスメント型トランジスタによって前記基準電圧を基準電圧出力端子に発生する前記内部基準電圧回路と、前記基準電圧出力端子と、所定の増幅度を有し、前記デプレッション型トランジスタが飽和動作するような入力オフセット電圧を有し、前記基準電圧及び前記内部基準電圧回路の電源電圧に基づいて動作し、前記内部基準電圧回路の電源電圧が一定になるよう前記制御トランジスタを制御する差動増幅回路と、を備えていることを特徴とする基準電圧回路を提供する。
【００１８】
また、本発明は、上記課題を解決するため、一定の基準電圧を発生する基準電圧回路において、電源端子と、前記電源端子の電源電圧に基づき、一定の内部基準電圧回路の電源電圧を内部電源端子に出力する制御トランジスタと、前記内部電源端子と、接合型トランジスタ及び抵抗を有し、前記内部基準電圧回路の電源電圧に基づき、前記接合型トランジスタによって一定の電流を前記抵抗に流し、前記抵抗によって前記基準電圧を基準電圧出力端子に発生する前記内部基準電圧回路と、前記基準電圧出力端子と、所定の増幅度を有し、前記接合型トランジスタが飽和動作するような入力オフセット電圧を有し、前記基準電圧及び前記内部基準電圧回路の電源電圧に基づいて動作し、前記内部基準電圧回路の電源電圧が一定になるよう前記制御トランジスタを制御する差動増幅回路と、を備えていることを特徴とする基準電圧回路を提供する。
【発明の効果】
【００１９】
本発明では、電源端子の電源電圧が低くなり、制御トランジスタが非飽和動作しても、差動増幅回路の増幅度が大きければ、電源電圧変動除去比も大きくなる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の概念及び実施形態を、図面を参照して説明する。
【００２１】
［概念］
まず、一定の基準電圧を発生する基準電圧回路の概念の構成について説明する。図１は、基準電圧回路の概念を示す図である。
【００２２】
基準電圧回路は、電源端子１０、接地端子２０、基準電圧出力端子３０及び内部電源端子４０を備えている。また、基準電圧回路は、内部基準電圧回路５０、差動増幅回路６０及び制御トランジスタ７０を備えている。
【００２３】
内部基準電圧回路５０の入力端子は内部電源端子４０に接続され、出力端子は基準電圧出力端子３０に接続されている。差動増幅回路６０の非反転入力端子は基準電圧出力端子３０に接続され、反転入力端子は内部電源端子４０に接続され、出力端子は制御トランジスタ７０の入力端子に接続されている。制御トランジスタ７０の出力端子は内部電源端子４０に接続されている。
【００２４】
ここで、差動増幅回路６０は、所定の増幅度を有し、入力オフセット電圧を有している。差動増幅回路６０及び制御トランジスタ７０は、内部電源端子４０において、負帰還回路を形成している。
【００２５】
次に、基準電圧回路の概念の動作について説明する。
【００２６】
内部基準電圧回路５０が、内部電源端子４０の電源電圧に基づき、基準電圧を基準電圧出力端子３０に出力する。差動増幅回路６０が、内部電源端子４０の電源電圧及び内部基準電圧回路５０の基準電圧に基づき、制御信号を制御トランジスタ７０に出力する。制御トランジスタ７０は、制御信号に基づいて動作し、内部電源端子４０の電源電圧を一定にする。
［第一実施形態］
次に、第一実施形態の基準電圧回路の構成について説明する。図２は、第一実施形態の基準電圧回路を示す図である。第一実施形態において、図示しないが、Ｐ型基板が用いられ、ＮＭＯＳはＰ型基板に形成され、ＰＭＯＳはＰ型基板に設けられたＮＷＥＬＬに形成されている。
【００２７】
内部基準電圧回路５０はデプレッションＮＭＯＳ５１及びＮＭＯＳ５２を有している。制御トランジスタ７０はＮＭＯＳ７１を有している。
【００２８】
デプレッションＮＭＯＳ５１のゲート及びソースは基準電圧出力端子３０に接続され、ドレインは内部電源端子４０に接続され、バックゲートは接地端子２０に接続されている。ＮＭＯＳ５２のゲート及びドレインは基準電圧出力端子３０に接続され、ソースは接地端子２０に接続され、バックゲートは接地端子２０に接続されている。ＮＭＯＳ７１のゲートは差動増幅回路６０の出力端子に接続され、ソースは内部電源端子４０に接続され、ドレインは電源端子１０に接続され、バックゲートは接地端子２０に接続されている。
【００２９】
ここで、差動増幅回路６０の非反転入力端子及び反転入力端子は、イマジナリーショートしている。差動増幅回路６０は、所定の増幅度を有し、デプレッションＮＭＯＳ５１が飽和動作するような入力オフセット電圧を有している。この入力オフセット電圧により、デプレッションＮＭＯＳ５１のソース−ドレイン間電圧は、デプレッションＮＭＯＳ５１が飽和動作できる飽和電圧以上になるので、デプレッションＮＭＯＳ５１は、飽和動作している。つまり、入力オフセット電圧は、飽和電圧以上に回路設計されている。差動増幅回路６０及びＮＭＯＳ７１は、内部電源端子４０において、負帰還回路を形成し、この負帰還回路により、ＮＭＯＳ７１の出力抵抗は、見かけ上差動増幅回路６０の増幅度が乗じられた値になって増加している。
【００３０】
すると、ＮＭＯＳ７１の相互コンダクタンスをｇｍ７１とし、ＮＭＯＳ７１の基板バイアス相互コンダクタンスをｇｍｂ７１とし、差動増幅回路６０の増幅度をＡｏとし、ＮＭＯＳ７１の出力抵抗をｒｏ７１とし、ＮＭＯＳ５２の相互コンダクタンスをｇｍ５２とし、ＮＭＯＳ５１の出力抵抗をｒｏ５１とすると、低周波における基準電圧出力端子３０における電源電圧変動除去比ＰＳＲＲLFは、
ＰＳＲＲLF＝[（ｇｍ７１＋ｇｍｂ７１）×Ａｏ×ｒｏ７１]×（ｇｍ５２×ｒｏ５１）
・・・（１）
によって算出され、従来よりも大きくなる。
【００３１】
次に、第一実施形態の基準電圧回路の動作について説明する。
【００３２】
電源端子１０に基準電圧回路の電源電圧が印加され、内部電源端子４０に内部基準電圧回路５０の電源電圧が発生し、基準電圧出力端子３０に基準電圧が発生する。これらの内部基準電圧回路５０の電源電圧と内部基準電圧回路５０の基準電圧とは、差動増幅回路６０に入力し、差動増幅回路６０によって比較される。差動増幅回路６０は、内部基準電圧回路５０の電源電圧が内部基準電圧回路５０の基準電圧に入力オフセット電圧を加算した電圧と等しくなるよう動作し、内部基準電圧回路５０の電源電圧が一定になるようＮＭＯＳ７１のゲート電圧を制御する。このゲート電圧及び電源端子１０の電源電圧に基づき、ＮＭＯＳ７１は内部電源端子４０に一定の内部基準電圧回路５０の電源電圧を出力する。具体的には、内部基準電圧回路５０の電源電圧が内部基準電圧回路５０の基準電圧に入力オフセット電圧を加算した電圧よりも高いと、差動増幅回路６０の出力端子（ＮＭＯＳ７１のゲート）の電圧は低くなり、ＮＭＯＳ７１はオフしていき、内部基準電圧回路５０の電源電圧は低くなっていく。また、内部基準電圧回路５０の電源電圧が内部基準電圧回路５０の基準電圧に入力オフセット電圧を加算した電圧よりも低いと、内部基準電圧回路５０の電源電圧は高くなっていく。つまり、内部基準電圧回路５０の電源電圧は、一定に制御される。この内部基準電圧回路５０の電源電圧に基づき、デプレッションＮＭＯＳ５１は一定の電流をＮＭＯＳ５２に流し、ＮＭＯＳ５２は一定の電圧である基準電圧を基準電圧出力端子３０に発生させる。
【００３３】
次に、差動増幅回路６０について説明する。図７は、差動増幅回路を示す図である。
【００３４】
ＰＭＯＳ６１及びＰＭＯＳ６２で構成されるカレントミラー回路の入力端子はデプレッションＮＭＯＳ６３のドレインに接続され、出力端子はＮＭＯＳ６５のドレインに接続されている。デプレッションＮＭＯＳ６３のゲートは非反転入力端子及びＮＭＯＳ６６のゲートに接続され、ソースはＮＭＯＳ６４のドレインに接続され、バックゲートは接地端子２０に接続されている。ＮＭＯＳ６４のゲートはドレインに接続され、ソースはＮＭＯＳ６６のドレインに接続され、バックゲートは接地端子２０に接続されている。ＮＭＯＳ６５のゲートは反転入力端子に接続され、ソースはＮＭＯＳ６６のドレインに接続され、バックゲートは接地端子２０に接続されている。ＮＭＯＳ６６のソース及びバックゲートは接地端子２０に接続されている。デプレッションＮＭＯＳ６３のゲートは差動増幅回路６０の非反転入力端子になり、ＮＭＯＳ６５のゲートは差動増幅回路６０の反転入力端子になり、カレントミラー回路の出力端子は差動増幅回路６０の出力端子になっている。
【００３５】
ＮＭＯＳ６６は、デプレッションＮＭＯＳ６３とＮＭＯＳ６５とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、デプレッションＮＭＯＳ６３の閾値電圧とＮＭＯＳ６４の閾値電圧との和の電圧になり、反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６５の閾値電圧になる。このようにすると、ＮＭＯＳ６４とＮＭＯＳ６５とのドライブ能力が同一である場合、デプレッションＮＭＯＳ６３の閾値電圧は負であるので、差動増幅回路６０は非反転入力端子にデプレッションＮＭＯＳ６３の閾値電圧の絶対値に基づいた正の入力オフセット電圧を持つ。ここで、ＮＭＯＳ６４とＮＭＯＳ６５とのドライブ能力が異なると、その分、正の入力オフセット電圧が調整される。また、基準電圧出力端子３０がＮＭＯＳ６６のゲートに接続されているので、内部基準電圧回路５０に流れる電流に基づいた電流がＮＭＯＳ６６に流れる。
【００３６】
このようにすると、式（１）のように、ＮＭＯＳ７１の相互コンダクタンスｇｍ７１、ＮＭＯＳ７１の基板バイアス相互コンダクタンスｇｍｂ７１、差動増幅回路６０の増幅度Ａｏ及びＮＭＯＳ７１の出力抵抗ｒｏ７１が電源電圧変動除去比ＰＳＲＲLFに寄与するので、その分、電源電圧変動除去比ＰＳＲＲLFが大きくなる。
【００３７】
また、電源端子１０の電源電圧が低くなり、ＮＭＯＳ７１が非飽和動作し、ＮＭＯＳ７１の出力抵抗ｒｏ７１が低くなっても、差動増幅回路６０の増幅度Ａｏが大きければ、電源電圧変動除去比ＰＳＲＲLFも大きくなる。よって、基準電圧回路の最低動作電圧が低くても、電源電圧変動除去比ＰＳＲＲLFは大きくなることができる。つまり、差動増幅回路６０の増幅度Ａｏが電源電圧変動除去比ＰＳＲＲLFに寄与するので、差動増幅回路６０の増幅度Ａｏが大きければ、その分、電源電圧変動除去比ＰＳＲＲLFも大きくなる。
【００３８】
また、外部から印加された電圧及びＭＯＳの閾値電圧だけによって内部基準電圧回路５０の基準電圧が決まらず、負帰還回路が用いられ、内部基準電圧回路５０の電源電圧及び基準電圧によって内部基準電圧回路５０の電源電圧が決まり、その電源電圧によって内部基準電圧回路５０の基準電圧が決まる。よって、内部基準電圧回路５０の基準電圧は、調整されて決まるので、内部基準電圧回路５０のデプレッションＮＭＯＳ５１及びＮＭＯＳ５２の閾値電圧のばらつきによる影響を受けにくい。
【００３９】
なお、図示しないが、ＮＭＯＳ７１を使用しているが、ソース接地回路のＰＭＯＳを使用してもよい。この時、差動増幅回路６０における非反転入力端子の接続先と反転入力端子の接続先とを交換し、内部電源端子４０に対して負帰還がかかるようにする。
【００４０】
また、図示しないが、内部基準電圧回路５０の回路構成は、一例であり、特公平０４−０６５５４６で開示された回路構成でもよい。この時、内部基準電圧回路５０の電源電圧及び基準電圧は、差動増幅回路６０に入力する。差動増幅回路６０は、内部基準電圧回路５０の電源電圧が内部基準電圧回路５０の基準電圧に入力オフセット電圧を加算した電圧と等しくなるよう動作する。
【００４１】
また、図中、ＭＯＳのゲート部分に点線があると、そのＭＯＳはデプレッションＭＯＳであり、ＭＯＳのゲート部分に点線がないと、そのＭＯＳはエンハンスメントＭＯＳである。
【００４２】
また、図示しないが、ＮＭＯＳ６６のゲートを接地端子２０に接続し、ＮＭＯＳ６６をデプレッションＮＭＯＳに変更してもよい。
【００４３】
また、差動増幅回路６０内部の回路構成が変更されてもよい。図８は、差動増幅回路を示す図である。
【００４４】
図８の差動増幅回路６０は、図７の差動増幅回路６０と比較し、ＮＭＯＳ６４が削除されている。
【００４５】
ＮＭＯＳ６６は、デプレッションＮＭＯＳ６３とＮＭＯＳ６５とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、デプレッションＮＭＯＳ６３の閾値電圧になり、反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６５の閾値電圧になる。このようにすると、デプレッションＮＭＯＳ６３の閾値電圧は負であるので、差動増幅回路６０は非反転入力端子にデプレッションＮＭＯＳ６３の閾値電圧とＮＭＯＳ６５の閾値電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
【００４６】
また、差動増幅回路６０内部の回路構成が変更されてもよい。図９は、差動増幅回路を示す図である。
【００４７】
図９の差動増幅回路６０は、図８の差動増幅回路６０と比較し、ＮＭＯＳ６４ｃが追加されている。
【００４８】
ＮＭＯＳ６６は、デプレッションＮＭＯＳ６３とＮＭＯＳ６５とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、デプレッションＮＭＯＳ６３の閾値電圧になり、反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６５の閾値電圧とＮＭＯＳ６４ｃの閾値電圧との和の電圧になる。このようにすると、デプレッションＮＭＯＳ６３の閾値電圧は負であるので、差動増幅回路６０は非反転入力端子にデプレッションＮＭＯＳ６３の閾値電圧と上記の和の電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
【００４９】
また、差動増幅回路６０内部の回路構成が変更されてもよい。図１０は、差動増幅回路を示す図である。
【００５０】
図１０の差動増幅回路６０は、図９の差動増幅回路６０と比較し、デプレッションＮＭＯＳ６３がＮＭＯＳ６３ｄに変更されている。
【００５１】
ＮＭＯＳ６６は、ＮＭＯＳ６３ｄとＮＭＯＳ６５とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６３ｄの閾値電圧になり、反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６５の閾値電圧とＮＭＯＳ６４ｃの閾値電圧との和の電圧になる。このようにすると、差動増幅回路６０は非反転入力端子にＮＭＯＳ６３ｄの閾値電圧と上記の和の電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
【００５２】
また、差動増幅回路６０内部の回路構成が変更されてもよい。図１１は、差動増幅回路を示す図である。
【００５３】
図１１の差動増幅回路６０は、図１０の差動増幅回路６０と比較し、ＮＭＯＳ６３ｄがＮＭＯＳ６３ｅに変更され、ＮＭＯＳ６５がＮＭＯＳ６５ｅに変更され、ＮＭＯＳ６４ｃが削除されている。ここで、ＮＭＯＳ６５ｅの閾値電圧は、実際にまたは見かけ上、ＮＭＯＳ６３ｅの閾値電圧よりも高くなっている。例えば、図示しないが、ＮＭＯＳ６３ｅのバックゲートをソースに接続し、ＮＭＯＳ６５ｅのバックゲートを接地端子２０に接続し、ＮＭＯＳ６５ｅのバックゲート電圧をＮＭＯＳ６３ｅのバックゲート電圧よりも低くすることにより、ＮＭＯＳ６５ｅの閾値電圧をＮＭＯＳ６３ｅの閾値電圧よりも高くできる。また、図示しないが、ＮＭＯＳ６３ｅとＮＭＯＳ６５ｅとのチャネルドープ量を変えることにより、ＮＭＯＳ６５ｅの閾値電圧をＮＭＯＳ６３ｅの閾値電圧よりも高くできる。また、図示しないが、ＮＭＯＳ６３ｅの相互コンダクタンス係数をＮＭＯＳ６５ｅの相互コンダクタンス係数よりも大きくし、及び／または、ＮＭＯＳ６１の相互コンダクタンス係数をＮＭＯＳ６２の相互コンダクタンス係数よりも大きくし、ＮＭＯＳ６５ｅよりもＮＭＯＳ６３ｅの駆動電流を多くすることにより、ＮＭＯＳ６５ｅの閾値電圧をＮＭＯＳ６３ｅの閾値電圧よりも見かけ上高くできる。
【００５４】
ＮＭＯＳ６６は、ＮＭＯＳ６３ｅとＮＭＯＳ６５ｅとに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６３ｅの閾値電圧になり、反転入力端子からＮＭＯＳ６６のドレインへの閾値電圧は、ＮＭＯＳ６５ｅの閾値電圧になる。このようにすると、差動増幅回路６０は非反転入力端子にＮＭＯＳ６３ｅの閾値電圧とＮＭＯＳ６５ｅの閾値電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
［第二実施形態］
次に、第二実施形態の基準電圧回路の構成について説明する。図３は、第二実施形態の基準電圧回路を示す図である。第二実施形態において、図示しないが、Ｐ型基板が用いられ、ＮＭＯＳはＰ型基板に形成され、ＰＭＯＳはＰ型基板に設けられたＮＷＥＬＬに形成されている。
【００５５】
内部基準電圧回路５０は第一実施形態の回路と同様になっている。制御トランジスタ７０はデプレッションＮＭＯＳ７１ｂを有している。
【００５６】
デプレッションＮＭＯＳ７１ｂのゲートは差動増幅回路６０の出力端子に接続され、ソースは内部電源端子４０に接続され、ドレインは電源端子１０に接続され、バックゲートは接地端子２０に接続されている。
［第三実施形態］
次に、第三実施形態の基準電圧回路の構成について説明する。図４は、第三実施形態の基準電圧回路を示す図である。第三実施形態において、図示しないが、Ｎ型基板が用いられ、ＰＭＯＳはＮ型基板に形成され、ＮＭＯＳはＮ型基板に設けられたＰＷＥＬＬに形成されている。
【００５７】
内部基準電圧回路５０はデプレッションＮＭＯＳ５１ｃ及びＮＭＯＳ５２を有している。制御トランジスタ７０はＮＭＯＳ７１ｃを有している。
【００５８】
デプレッションＮＭＯＳ５１ｃのゲート、ソース及びバックゲートは基準電圧出力端子３０に接続され、ドレインは内部電源端子４０に接続されている。ＮＭＯＳ７１ｃのゲートは差動増幅回路６０の出力端子に接続され、ソース及びバックゲートは内部電源端子４０に接続され、ドレインは電源端子１０に接続されている。
［第四実施形態］
次に、第四実施形態の基準電圧回路の構成について説明する。図５は、第四実施形態の基準電圧回路を示す図である。第四実施形態において、図示しないが、Ｎ型基板が用いられ、ＰＭＯＳはＮ型基板に形成され、ＮＭＯＳはＮ型基板に設けられたＰＷＥＬＬに形成されている。
【００５９】
内部基準電圧回路５０は第三実施形態の回路と同様になっている。制御トランジスタ７０はデプレッションＮＭＯＳ７１ｄを有している。
【００６０】
デプレッションＮＭＯＳ７１ｄのゲートは差動増幅回路６０の出力端子に接続され、ソース及びバックゲートは内部電源端子４０に接続され、ドレインは電源端子１０に接続されている。
［第五実施形態］
次に、第五実施形態の基準電圧回路の構成について説明する。図６は、第五実施形態の基準電圧回路を示す図である。
【００６１】
内部基準電圧回路５０は接合型ＮＭＯＳ５１ｅ及び抵抗５２ｅを有している。制御トランジスタ７０はＮＰＮ７１ｅを有している。
【００６２】
接合型ＮＭＯＳ５１ｅのゲート及びソースは基準電圧出力端子３０に接続され、ドレインは内部電源端子４０に接続されている。抵抗５２ｅの一端は基準電圧出力端子３０に接続され、他端は接地端子２０に接続されている。ＮＰＮ７１ｅのベースは差動増幅回路６０の出力端子に接続され、エミッタは内部電源端子４０に接続され、コレクタは電源端子１０に接続されている。
【００６３】
なお、図示しないが、ＮＰＮ７１ｅを使用しているが、ＰＮＰを使用してもよい。この時、差動増幅回路６０における非反転入力端子の接続先と反転入力端子の接続先とを交換し、内部電源端子４０に対して負帰還がかかるようにする。
【図面の簡単な説明】
【００６４】
【図１】基準電圧回路の概念を示す図である。
【図２】第一実施形態の基準電圧回路を示す図である。
【図３】第二実施形態の基準電圧回路を示す図である。
【図４】第三実施形態の基準電圧回路を示す図である。
【図５】第四実施形態の基準電圧回路を示す図である。
【図６】第五実施形態の基準電圧回路を示す図である。
【図７】差動増幅回路を示す図である。
【図８】差動増幅回路を示す図である。
【図９】差動増幅回路を示す図である。
【図１０】差動増幅回路を示す図である。
【図１１】差動増幅回路を示す図である。
【図１２】従来の基準電圧回路を示す図である。
【図１３】従来の基準電圧回路を示す図である。
【図１４】従来の基準電圧回路を示す図である。
【符号の説明】
【００６５】
１０  電源端子                      ２０  接地端子
３０  基準電圧出力端子              ４０  内部電源端子
５０  内部基準電圧回路              ６０  差動増幅回路
７０  制御トランジスタ
【図１】
0005078502.tif 000002
【図２】
0005078502.tif 000003
【図３】
0005078502.tif 000004
【図４】
0005078502.tif 000005
【図５】
0005078502.tif 000006
【図６】
0005078502.tif 000007
【図７】
0005078502.tif 000008
【図８】
0005078502.tif 000009
【図９】
0005078502.tif 000010
【図１０】
0005078502.tif 000011
【図１１】
0005078502.tif 000012
【図１２】
0005078502.tif 000013
【図１３】
0005078502.tif 000014
【図１４】
0005078502.tif 000015