(57)【特許請求の範囲】
【請求項１】
基板上に形成された表示領域と駆動回路領域とを有し、液晶表示装置において液晶を駆動する薄膜トランジスタパネルであって、
前記薄膜トランジスタパネル上のトランジスタは、前記基板上の多結晶体シリコン膜に形成され、前記多結晶体シリコン膜は、前記基板上に成膜された非晶質シリコン膜に、細長い矩形断面のレーザビームショットを幅方向にずらしながら照射することにより形成されたものであり、
前記薄膜トランジスタパネルは、交差して配線された複数の第１信号線および複数の第２信号線と、ならびにその交差部位に位置する複数の画素トランジスタを含む前記表示領域と、前記表示領域の辺縁に沿って、前記第１信号線の延びる方向に交差するように位置する第１信号線回路領域と、前記第２信号線の延びる方向に交差するように位置する第２信号線回路領域とからなる前記駆動回路領域を備え、
前記第１信号線回路領域において、所定本数の第１信号線ごとに第１および第２のトランジスタが配置され、前記第１のトランジスタと前記第２のトランジスタとが、チャネル幅方向を１本の直線に平行にして、前記１本の直線に沿って１列に並ぶように配列しており、
前記第２信号線回路領域において、前記１本の直線に平行な第２の直線が定められ、前記第２信号線回路領域に配置された少なくとも２つの第３のトランジスタが、チャネル幅方向を前記第２の直線に平行にして前記第２の直線に沿って１列に並んでおり、
前記幅方向は前記１本の直線に略直交する方向である、薄膜トランジスタパネル。
【請求項２】
前記１本の直線が、前記第１信号線に略平行である、請求項１に記載の薄膜トランジスタパネル。
【請求項３】
前記第１および第２のトランジスタと、前記表示領域の画素に配置された前記画素トランジスタとが、チャネル幅方向を平行にして前記１本の直線に沿って１列に並んでいる、請求項１または２に記載の薄膜トランジスタパネル。
【請求項４】
前記１本の直線に沿って１列に並ぶ前記第１および第２のトランジスタは、論理回路に含まれる、その構成要素のトランジスタである、請求項１〜３のいずれかに記載の薄膜トランジスタパネル。
【請求項５】
前記１列に並ぶ前記第１および第２のトランジスタは、前記所定本数の第１信号線ごとに対応する前記第１信号線回路領域の等ピッチの領域ごとに位置している、請求項１〜４のいずれかに記載の薄膜トランジスタパネル。
【請求項６】
前記第２の直線に沿って１列に並ぶ前記第３のトランジスタは、論理回路に含まれる、その構成要素のトランジスタである、請求項１〜５のいずれかに記載の薄膜トランジスタパネル。
【請求項７】
前記第１信号線が信号線であり、前記第１信号線回路領域が信号線回路領域であり、前記第２信号線が走査線であり、前記第２信号線回路領域が走査線回路領域である、請求項１〜６のいずれかに記載の薄膜トランジスタパネル。
【請求項８】
前記第１信号線が走査線であり、前記第１信号線回路領域が走査線回路領域であり、前記第２信号線が信号線であり、前記第２信号線回路領域が信号線回路領域である、請求項１〜６のいずれかに記載の薄膜トランジスタパネル。
【請求項９】
液晶と、前記液晶を駆動するために配置された請求項１〜８のいずれかに記載の薄膜トランジスタとを備えた、液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT:Thin Film Transistor)を備えたアクティブマトリクス方式のＴＦＴパネルおよび液晶表示装置に関する。
【０００２】
【従来の技術】
（１）液晶表示装置の駆動回路
まず、アクティブマトリックス方式の液晶表示装置の駆動回路について説明する。図７は、液晶表示装置の配線系統の概要を示す図である。表示領域１１０には、信号線１０５と走査線１０６とがマトリクス状に交差して配置されている。信号線と走査線との交差部には、画素部スイッチング素子と、画素電極と、液晶とを含む液晶表示素子１０９が設けられている。この表示領域１１０は、信号線とともに、たとえば４個のブロックに分けられている。駆動回路は、Ｘ軸に沿うようにＸ側駆動回路領域に配置された信号線駆動回路１１９と、Ｙ軸に沿うようにＹ側駆動回路領域に配置された走査線駆動回路１０２とを有する。信号線駆動回路は、各ブロックに対応するように、ブロックの数だけ信号線駆動回路１１９が備えられる。各ブロックの映像信号１３１，１３２，１３３，１３４はＩ/Ｏインタフェイス１２９を経て、各信号線駆動回路１１９に供給される。また、各ブロックの駆動制御信号１４１，１４２，１４３，１４４は、やはりＩ/Ｏインタフェイス１２９を経て各信号ブロック駆動回路１１９に供給される。Ｙ側駆動回路の駆動を制御する走査線駆動制御信号１３０は、シフトレジスタ１５１、レベルシフタ１５２、バッファ１５３を経由して各走査線１０６に供給される。
【０００３】
１個の信号線駆動回路は、７６８本の信号線の駆動を担当する。この信号線の本数は、画質の等級に応じて変えることができる。Ｉ/Ｏインタフェイス１２９には、映像信号並び換え回路１２４を含む信号処理回路１２２から、映像信号が、その信号駆動回路に供給される。さらに、Ｉ/Ｏインタフェイス１２９には、駆動方向切換タイミング出力回路１２３を含むタイミング回路１２１から駆動同期信号が、走査線駆動回路と信号線駆動回路とに供給される。
【０００４】
図８は、信号線ブロック駆動回路の内容をブロック１およびブロック２について示す概略構成図である。駆動のスタート信号は、その入力線１６１を経て入力され、また、駆動方向の切り換えの切換信号は、その駆動方向切換信号線１１８を経て駆動方向切換回路１１２に入力される。スタート信号および切換信号は、ともにタイミング回路１２１から出力される。これら両信号は駆動方向切換回路１１２を経てシフトレジスタ１１３に入力され、さらにバッファ回路１１４を経由してｎ型トランジスタとｐ型トランジスタとからなるアナログスイッチ１１６に供給される。これらの信号は、信号線を所定の方向に駆動する。映像信号は、映像信号入力線１１７から映像信号並び換え回路を経由して、アナログスイッチ１１６に入力され、アナログスイッチ１１６から表示領域の画素電極に映像信号電圧を印加する。各アナログスイッチ１１６は、２４本の信号線に映像信号電圧を供給する。各ブロックには、３２個のアナログスイッチ１１６が配置されるので、合計７６８本の信号線１０５が１つのブロックに含まれる。上記したように、この本数は、目標とする画質のグレードに応じて増減することができる。映像信号は、信号処理回路１２２に含まれる映像信号並び換え回路１２４において、タイミング回路１２１からもたらされる信号に基づいて、駆動方向の逆転にともなって必要となる映像信号の並び換えが既になされている。このため、駆動方向を逆転させても映像信号がそれにともなって並び換えられるので、正常な画面が表示される。
【０００５】
タイミング回路には、上記の駆動方向を切り換えるタイミングを決める駆動方向切換タイミング回路１２３が備えられており、たとえば１フレームごとに駆動方向を逆転させる。
【０００６】
図９は、シフトレジスタ１１３からアナログスイッチ１１６にいたる部分の概略構成図である。シフトレジスタ１１３から出力されるアナログスイッチ制御信号はアナログスイッチ制御信号線１７３を経てバッファ回路１１４に入力される。バッファ回路では、駆動方向の切り換えに応じて、ｐ型トランジスタおよびｎ型トランジスタ１７１，１７２を作動させて、正電圧または負電圧を信号線に印加する。このような電圧の極性の反転は、液晶に一方の電圧が印加され続けると液晶の動作が異常になるので、これを避けるために、通常行なわれている。
【０００７】
上記の信号線駆動回路および走査線駆動回路には、基本的な論理回路、たとえばインバータ回路、フリップフロップ回路、その他の論理回路が、信号線（走査線）ごと、または所定本数の信号線（走査線）ごとに周期的に配置されている。
（２）液晶表示装置の製造方法
表示領域と駆動回路領域とが一体化されたＴＦＴパネルでは、画素トランジスタはともかく、少なくとも駆動トランジスタには多結晶体シリコンが用いられる。ＴＦＴパネルの表示領域と駆動回路領域とにわたって一体的に多結晶体シリコン膜を形成する場合、次の方法がとられる。
（Ａ）減圧ＣＶＤ法などにより基板上に非晶質シリコン膜を成膜する。その後、図１０に示すように、（Ｂ）エキシマレーザ装置を用い、パルスレーザ１７０を幅方向１２６にずらしながら基板１０１上の非晶質シリコン膜１３１に照射して、多結晶体シリコン１３２に結晶化してゆく。通常、レーザショットの断面のエネルギ分布は、図１１に示すような分布を有している。ビーム断面のピーク幅１７５は、一例として、一般的に３００〜４００μｍの範囲、長さ１７４は１５０〜４００ｍｍ程度である。レーザショットを幅方向にずらしながらレーザ照射してゆく場合、図１２に示すように、一定の幅ピッチＰで、レーザショット断面のエネルギピークの部分を重複させながら、幅方向にスキャンさせてゆく。すなわち、ビーム断面のの長手方向を表示パネルのＹ方向に平行に、また、幅方向１２６をＸ方向に合わせ、１ショット（パルス）毎に５〜５０μｍずつＸ方向にずらしながら、約２００〜３００Ｈｚの周期でパルス露光してゆく。
【０００８】
薄膜半導体を多結晶体シリコン膜とする理由は、トランジスタにおける電荷担体の高い移動度を確保するためである。非晶質シリコンにおける電荷担体の移動度は、多結晶体シリコンにおける移動度と比べると格段に低いので、非晶質シリコンを駆動トランジスタに用いることはできない。従来、表示領域と駆動回路領域とを一体的に形成していなかった場合には、表示領域の画素トランジスタにはアモルファスシリコンを用い、別工程で作製する駆動トランジスタには単結晶シリコンを用いていた。多結晶体シリコンにおける電荷担体の移動度は、単結晶シリコンにおける移動度より小さいが、結晶粒径を粗大化させることにより、必要な移動度を確保することができる。このため、上記のレーザビームのエネルギ密度は、非晶質シリコンを多結晶体化したうえで、さらに結晶粒径を適切に粗大化させるエネルギ密度でなければならない。これらの条件を満たすレーザビームのエネルギ密度は、高低に限界を有する狭い範囲に限定されるが、実施に大きな困難を生じるほどではない。
【０００９】
しかしながら、上記のレーザビームのエネルギ密度は、すべてのショットにおいて適切な範囲に入るわけではない。すなわち、数万ショットに１回程度のオーダーで異常ショットが発生し、上記した適切なエネルギ密度範囲から高い側または低い側に外れる。今のところ、非常に低い頻度で発生するこの異常ショットを防止する手立ては見出されていない。
【００１０】
上記の異常ショットの悪影響が残る箇所は、概ね、連続するショット間のずらし距離であるスキャン１ピッチ分の幅の領域が、十分粗大化した結晶粒径とならない。たとえば、１ピッチ１５μｍの場合には、ほぼ１５μｍの幅、１５０〜４００ｍｍの長さにわたって十分粗大化した結晶粒とならない。この結晶粒径の粗大化が不十分となる現象は、程度の差はあるがビームのエネルギ密度が小さすぎても、また大きすぎても発生する。
【００１１】
このため、ＴＦＴのチャネル幅方向とビーム断面の長手方向とが平行になる配置で、ビームをチャネル長さ方向にスキャンした場合、次の問題を生じる。すなわち、異常ショットがＴＦＴチャネル領域で発生すると、結晶粒粗大化が不十分な領域が、チャネル領域を遮断して形成されることになる。この結果、この部分のトランジスタにおいてチャネルを通過する電荷担体は、ソースとドレインとの間を通過する際、この結晶粒粗大化が不十分な領域を必ず横切ることになる。この結果、このＴＦＴは通常の動作ができず、不良品となる。結晶粒の粗大化が不十分な領域が、チャネル領域にかかっていても、チャネル領域を遮断して形成されなければ、電荷担体は結晶粒が十分成長した領域のみを通過してチャネル領域を横切ることができる。
【００１２】
駆動回路は、上記のように形成された多結晶体シリコン膜の上に集積回路として製造される。トランジスタの接続がアナログスイッチなどのように並列の場合には、一部のトランジスタが不良になっても、大きな支障なくＴＦＴを作動させることが可能である。このため、レーザビーム断面の長手方向に対して、トランジスタを斜め方向に配列したり、または、斜め方向の重ね合わせであるジグザグ方向に配列して、一度の１列のトランジスタすべてが不良になることを回避することができる（特開平11-87720号公報、特願平11-349010など）。
【００１３】
【発明が解決しようとする課題】
しかしながら、駆動回路の多くを占めるトランジスタは連続する論理回路を構成している。このような論理回路ではその中の１つのトランジスタでも不良になれば、論理回路全体に支障をきたす。
【００１４】
通常、駆動回路において、インバータやアナログスイッチは、何段にも組み合わされて回路を構成するので、意識してトランジスタの方向を揃えない配置をとっている。たとえば、図１３に示すように、とくにトランジスタ１５０のソース，ドレイン１５２，１５３に挟まれるチャネル１５１を揃えることなく配置がなされる。図１３の場合に、レーザの異常ショット１４７には幅があるので、３つのトランジスタのうちのいずれかのチャネルをわずかでも遮断する、レーザピッチ方向長さＤは、３個のチャネル部の長さ３Ｌより大きくなる。図１３の配置は３個のトランジスタのチャネル１５１が端どうし連続して配置される極端な場合であるが、上記のようにチャネル部を揃えない場合には、レーザの異常ショットによってチャネル部が遮断される確率は大きなものとなる。
【００１５】
また、上記駆動回路には、当然のことながらインバータ回路のような２個のトランジスタが直列に接続された論値回路が膨大な数形成される。従来、信号線駆動回路領域１１９に設けられるインバータ回路では、トランジスタのチャネルの幅方向は、Ｙ軸に平行、すなわちレーザショットの長さ方向に平行であり、２個のトランジスタが別々の線に沿っていた。すなわち、図１４のＢ部およびＣ部を拡大した図１５に示すように、インバータ回路を構成する２つの直列接続のトランジスタは、それぞれの別の直線にチャネル幅方向を沿わせて配列されていた。
【００１６】
図１６に示すように、信号線駆動回路領域に配置されるインバータ回路を構成する、ｎ型トランジスタのチャネルと、ｐ型トランジスタのチャネルとは、揃わないように配置されていた。上記インバータ回路の信号線駆動回路における周期をＳとするとき、このような配置の場合、上記の異常ショットがチャネルを遮断する確率は、トランジスタ配置因子（２Ｌ）/Ｓに比例する。異常ショットに起因する不具合は、実際には、上記エキシマレーザが異常ショットする確率に依存するが、不具合が生じると、そのＴＦＴパネルは使用できなくなるので、できるだけ不具合の確率を小さくすることが要望されている。
【００１７】
そこで、本発明は、直列接続を含む駆動回路において、レーザの異常ショットに起因する不良発生の確率を極力小さくするＴＦＴパネルおよび液晶表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＴＦＴパネルは、基板上に形成された表示領域と駆動回路領域とを有し、液晶表示装置において液晶を駆動するＴＦＴパネルである。このＴＦＴパネルで、ＴＦＴパネル上のトランジスタは、基板上の多結晶体シリコン膜に形成され、その多結晶体シリコン膜は、基板上に成膜された非晶質シリコン膜に、細長い矩形断面のレーザビームショットを幅方向にずらしながら照射することにより形成されたものである。薄膜トランジスタパネルは、交差して配線された複数の第１信号線および複数の第２信号線と、ならびにその交差部位に位置する複数の画素トランジスタを含む表示領域と、表示領域の辺縁に沿って、第１信号線の延びる方向に交差するように位置する第１信号線回路領域と、第２信号線の延びる方向に交差するように位置する第２信号線回路領域とからなる駆動回路領域を備え、第１信号線回路領域において、所定本数の第１信号線ごとに第１および第２のトランジスタが配置され、第１のトランジスタと第２のトランジスタとが、そのチャネル幅方向を１本の直線に平行にして、その１本の直線に沿って１列に並ぶように配列している。第２信号線回路領域において、１本の直線に平行な第２の直線が定められ、第２信号線回路領域に配置された少なくとも２つの第３のトランジスタが、チャネル幅方向を第２の直線に平行にして第２の直線に沿って１列に並んでいる。上記幅方向は１本の直線に略直交する方向である（請求項１）。
【００１９】
この構成により、駆動回路領域の２以上のトランジスタが、チャネル幅方向を共通の仮想の１本の直線に平行にして、その直線に沿って１列に配列される。このため、２以上のトランジスタが異なる直線に沿って配置される場合よりも、これらトランジスタのうちのいずれか１つでも、異常ショットによってチャネルが遮断される確率を減少させることができる。
【００２０】
この構成により、第１信号線回路領域において、所定本数の対応するピッチで配置される２以上のトランジスタが、チャネル幅方向を共通の仮想の１本の直線に沿わせ１列に並ぶように配置される。このため、２以上のトランジスタが異なる直線に沿って配列される場合よりも、これらトランジスタのうちのいずれか１つでも、異常ショットによってチャネルが遮断される確率を減少させることができる。
【００２１】
なお、上記の１本の直線は所定本数の第１信号線ごとに、たとえばＸ方向の長さ周期Ｓごとに１本ずつ互いに平行な直線が定まり、その１本の直線に２以上のトランジスタがそのチャネル幅方向を平行にして１列に配列される。
【００２２】
この構成により、第２信号線回路領域でも、トランジスタを全体の統制をとらずに配置していた場合よりも、異常ショットに起因する不具合発生の確率を低くすることができる。なお、上記の第２の直線は、第２信号線回路領域にわたって１本定められる。
【００２３】
本発明者らは、並列に接続された複数のトランジスタにおいて、１回の異常ショットのために大量のトランジスタのチャネル部を異常ショットが遮断することを防止する発明を完成した（特願平11-349010）。しかしながら、駆動回路においては、トランジスタは並列接続のトランジスタばかりではない。とくに、直列に接続された２個のトランジスタによって形成されるインバータ回路などの場合、並列接続されたトランジスタに対する構成とは異なる構成をとることが望ましい場合が生じる。
【００２４】
たとえば、直列接続されているＴＦＴのうちの一つでも、そのチャネルが結晶粒径の成長不十分領域によって遮断されると、論理回路が直列接続された信号線に接続される画素トランジスタの列が正常に作動しない。このような場合、直列接続された論理回路の所定部分を構成するすべてのＴＦＴが同時に不良となる場合と、このうちの一つのＴＦＴが不良になる場合とで、結果に差は生じない。したがって、このような所定部分のなかの一つのＴＦＴが不良になる確率を小さくすることができれば、所定部分を構成するすべてのＴＦＴが同時に不良になる確率と、一つのＴＦＴが不良になる確率とが同じになってもよい。一つのＴＦＴが不良になっても、すべてのＴＦＴが不良になっても、その論理回路が不良になるという点で、同じだからである。
【００２５】
上記の本発明は、上記の考え方を根底にして、複数のトランジスタのチャネル幅方向を１本の直線に平行にして、その１本の直線に沿って１列に並ぶ構成をとる。なお、上記の１本の直線は、仮想的な直線である。第２の直線も同様である。
【００２６】
上記本発明のＴＦＴパネルでは、上記幅方向は１本の直線に略直交する方向であることが望ましい（請求項２）。
【００２７】
上記本発明のＴＦＴパネルでは、１本の直線が、第１信号線に略平行であることが望ましい（請求項３）。
【００２８】
レーザアニールの際の基板配置やレーザビームのスキャン、および信号線や走査線の配線などを、単純明快に行なうことができる。また、レーザビーム断面の長手方向を信号線または走査線に沿わせることにより、異常ショットの被害を小さい範囲に限定することができる。
【００２９】
上記本発明のＴＦＴパネルでは、第１および第２のトランジスタと、表示領域の画素に配置された画素トランジスタとが、チャネル幅方向を平行にして１本の直線に沿って１列に並ぶことができる（請求項４）。
【００３０】
この構成により、駆動回路領域のトランジスタだけでなく、駆動回路領域のトランジスタと画素トランジスタとを含めて、異常ショットによる不具合発生の確率を小さくすることができる。
【００３１】
上記本発明のＴＦＴパネルでは、１本の直線に沿って１列に並ぶ第１および第２のトランジスタは、論理回路に含まれる、その構成要素のトランジスタとすることができる（請求項５）。
【００３２】
この結果、論理回路の構成要素の２つのトランジスタのいずれか１つでも、異常ショットによって論理回路における不良発生確率を小さくすることができる。論理回路はインバータ回路でも、ＮＯＴ回路、ＮＡＮＤ回路、フリップフロップ回路など何でもよい。
【００３３】
上記本発明のＴＦＴパネルでは、１列に並ぶ第１および第２のトランジスタは、所定本数の第１信号線ごとに対応する第１信号線回路領域の等ピッチの領域ごとに位置することができる（請求項６）。
【００３４】
この構成により、周期的に１本の直線にそのチャネル幅方向を重ね１列にしてトランジスタをまとめて配置させることができる。このため、第１信号線回路領域の全体にわたって、上記の不良発生確率を低下させることができる。また、同じ配置の繰返しという意味で、ＴＦＴパネルの設計の労力を軽減することができる。上記の等ピッチは、第１信号線のピッチでもよいし、複数本の第１信号線ごとのピッチでもよい。
【００３７】
上記本発明のＴＦＴパネルでは、第２の直線に沿って１列に並ぶ第３のトランジスタは、論理回路に含まれる、その構成要素のトランジスタとすることができる（請求項７）。
【００３８】
この構成により、上記論理回路が異常ショットで不具合を発生する確率を減少させることができる。論理回路はインバータ回路でも、ＮＯＴ回路、ＮＡＮＤ回路、フリップフロップ回路など何でもよい。
【００４１】
上記本発明のＴＦＴパネルでは、第１信号線が信号線であり、第１信号線回路領域が信号線回路領域であり、第２信号線が走査線であり、第２信号線回路領域が走査線回路領域であるようにできる（請求項８）。また、第１信号線が走査線であり、第１信号線回路領域が走査線回路領域であり、第２信号線が信号線であり、第２信号線回路領域が信号線回路領域であるようにできる（請求項９）。
【００４２】
いずれの場合でも、レーザアニールの異常ショットに起因する不良トランジスタの発生を最小限に抑え、配線等の製造工程を簡単明瞭なものにすることができる。
【００４３】
本発明の液晶表示装置は、液晶と、液晶を駆動するために配置された上記ののいずれかのＴＦＴとを備えた液晶表示装置である（請求項１０）。
【００４４】
この構成により、歩留りが高く、したがって安価なＴＦＴパネルを得られるので、安価な液晶表示装置を提供することが可能になる。
【００４５】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００４６】
（実施の形態１）
図１は、本発明の実施の形態１におけるＴＦＴの信号線駆動回路領域のトランジスタの配列を示す図である。信号線回路領域１９において、レーザビームの断面１７の長手方向に平行な１本の直線に重なるように、トランジスタ３０が配列されている。当然のことながら、チャネル３１およびソース，ドレイン部３２，３３も、上記長手方向に平行な直線に重なるように位置している。
【００４７】
トランジスタがこのような配列をとる場合、異常ショットがチャネルを遮断するとき、図１の３個のトランジスタのすべてのチャネルを遮断する。したがって、異常ショットによってトランジスタが不良になるときは、３個がともに不良になる。しかしながら、図１に示す配列の場合、１個のトランジスタでも不良になる確率は、図１３に示す配列の場合よりも小さくなる。その程度は、大雑把に３分の１程度である。信号線回路において、論理回路を構成するトランジスタは、通常、１個でも不良になるとその論理回路は誤動作するので、液晶表示装置用のＴＦＴとして使えない。このため、１個のトランジスタの不良と、すべてのトランジスタの不良とは、同じことになる。したがって、上記の配列をとることによって、いずれか１個のトランジスタが不良になる確率を低くできることは、大きな歩留り向上をもたらす。
【００４８】
この結果、設計段階でレーザビーム断面の長手方向に平行な１本の直線にチャネルを揃えて配列するという簡単な手法を用いることにより、レーザの異常ショットに起因するＴＦＴの不良品の発生を防止することが可能となる。
【００４９】
（実施の形態２）
図２は、本発明の実施の形態における液晶表示装置を示す模式図である。表示領域１０の下側の辺縁部１９に信号線回路領域が形成され、表示領域１０の両側の側辺部２ａ，２ｂに走査線回路領域が設けられている。図２においては、駆動回路領域を実際よりも大きく表示している。信号線回路領域１９には、直列接続されたｎ型トランジスタ３ｎとｐ型トランジスタ３ｐとからなるインバータ回路１５が配置され、これら２個のトランジスタのチャネル幅Ｗの方向がＹ方向に揃い互いに重なっている。すなわち、ゲートＧの長手方向が重なっている。チャネル幅方向平行にして１列に沿わせる直線は、図２の場合、ゲートＧの中央を通るゲートに沿った直線（仮想的な１本の直線）と考えることができる。
【００５０】
Ｖssは接地電圧であり、Ｖddはトランジスタを駆動するための外部駆動電圧である。このインバータ回路は、ＩＮで入力された高低電圧と逆の電圧をＯＵＴに出力し、次に接続される論理回路に発信する回路である。
【００５１】
このようなインバータ回路は、信号線回路領域に所定本数の信号線ごとに多数組み込まれている。図２に示すインバータ回路を構成する２つのトランジスタは、そのチャネル幅Ｗを同じ方向にして１列に並んでいる。すなわち、２つのトランジスタ３ｎ，３ｐのゲートＧが重なっている。図３において、インバータ回路が配置されるＸ方向の長さ周期Ｓは、対応する信号線の所定本数によって決められる。すなわち、周期Ｓは、信号線１本当りの信号線駆動領域のＸ方向の長さ、またはその整数倍と考えることができる。上記の配置により、異常ショットに起因する不具合を生じるトランジスタ配置因子は、Ｌ/Ｓとなり、従来のトランジスタ配置因子の半分に減少する。この結果、異常ショットに起因する不具合発生を半分に減らすことができ、歩留り向上に資することが可能となる。
【００５２】
図２において、走査線回路領域２ａのインバータ回路は、いずれのトランジスタ２３ｎ，２３ｐ，２４ｎ，２４ｐも、信号線回路領域のインバータ回路と同様に、チャネル幅Ｗの方向を１本の直線（仮想的な第２の直線）に沿わせてその直線に沿って１列に並んで配置されている。この１本の直線は、ゲートＧに沿ってゲートの中央部を通る直線と考えることができる。走査線駆動領域２ａのインバータ回路を上記の配置に設定することにより、各トランジスタをＸ方向にランダムにずらして配置する構成よりも、異常ショットによって不具合が発生する確率を減少させることができる。
【００５３】
（実施の形態３）
図４は、本発明の実施の形態３における液晶表示装置の模式図である。本実施の形態では、信号線駆動領域１９では、インバータ回路は実施の形態１と同じように、２つのトランジスタ３ｎ，３ｐは、Ｙ方向に延びる１本のゲートＧにそのチャネル幅方向を沿わせて１列に並んで配置されている。しかし、走査線駆動領域２ａでは、インバータ回路を構成する２つのトランジスタ２３ｎ，２４ｎは、Ｘ方向に平行な、２つの異なるゲートＧにそのチャネル幅Ｗの方向を沿わせて配置されている。
【００５４】
信号線駆動領域では、実施の形態１と同様に、異常ショットに起因する不具合の発生確率を半減させることができる。また、走査線駆動領域２ａでは、レーザショットはチャネル長さＬ方向に平行になるので、たとえそのレーザショットが異常ショットであっても、その異常ショットがチャネル長さを遮断することがない。このため、電荷担体は、異常ショットの影響を受けない部分を通ってチャネル長を通過することができる。このため、たとえ、異常ショットがチャネル領域に掛かることがあっても、その異常ショットがチャネル長を遮断することがないので、不具合となることが防止される。
【００５５】
（実施の形態４）
図５および図６は、本発明の実施の形態４における液晶表示装置を示す図である。図５および図６において、インバータ回路は複数本の信号線５について１つずつ配置されている。その複数本の信号線のうちの１本に接続される画素トランジスタ１３のゲートＧが、インバータ回路１５の２つのトランジスタの共通のゲートの方向Ｇと一致する。画素トランジスタ１３は、信号線５と走査線６とが交差する画素領域９に配置されている。カラー表示画面の画素領域９には、普通、複数の画素トランジスタが配置されているが、上記画素トランジスタ１３はそのうちの１つのトランジスタである。
【００５６】
上記の構成により、信号線駆動領域のインバータ回路を構成するトランジスタだけでなく、画素トランジスタのチャネル部が異常ショットで不具合を発生する確率を低減することが可能となる。
【００５７】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。たとえば、本発明の範囲はつぎの事項を含むものである。
（ａ)レーザビーム断面の長手方向は、信号線に平行の場合も、走査線に平行な場合も含まれる。
（ｂ）チャネル幅方向を同じ直線に沿わせ１列に並ぶトランジスタの組は、インバータ回路に限定されない。フリップフロップ回路などすべての論理回路を構成するトランジスタが上記配置をとる場合も含まれる。論理回路を構成しないトランジスタが上記配置をとるトランジスタの中に含まれていてもよい。
（ｃ）第１信号線回路領域において、１本の直線とは、複数の直線にトランジスタがそのチャネル幅方向を重ねて１列にまとめられることを表わしている。１本を超える数の直線にトランジスタがまとめられてもよいことは、いうまでもない。すなわち、１本を超える数の直線のいずれを、当該１本の直線ととってもよい。第２信号線回路領域の第２の直線についても同様である。
（ｄ）直線にそのチャネル幅方向を平行にして１列に並ぶ複数のトランジスタは、互いに直列に接続されている必要はない。直列または並列が定義されない複数のトランジスタが上記直線に１列にまとめられていてもよい。
【００５８】
本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００５９】
【発明の効果】
本発明の液晶表示装置およびＴＦＴパネルを用いることにより、非晶質シリコン膜を多結晶体シリコン膜にレーザアニールする際に異常ショットが発生しても、それが直ちに不具合にならない構造の液晶表示装置およびＴＦＴパネルを得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における液晶表示装置を説明する図である。
【図２】  本発明の実施の形態２における液晶表示装置を説明する図である。
【図３】  図２の信号線駆動領域におけるインバータの拡大図である。
【図４】  本発明の実施の形態３における液晶表示装置を説明する図である。
【図５】  本発明の実施の形態４における液晶表示装置を説明する図である。
【図６】  図５における画素トランジスタと信号線駆動領域のインバータ回路との位置関係を示す図である。
【図７】  一般的な液晶表示装置の駆動回路の概要を説明する図である。
【図８】  図７の液晶表示装置の信号線駆動回路の概略構成図である。
【図９】  図８のアナログスイッチの概略構成図である。
【図１０】  アクティブマトリックス方式の液晶表示装置の作製において、レーザショットのスキャン方法を示す図である。
【図１１】  レーザショットの断面におけるエネルギ分布を示す図である。
【図１２】  レーザショットのずらしピッチを説明する図である。
【図１３】  従来の液晶表示装置の駆動回路領域におけるトランジスタの配置を例示する図である。
【図１４】  従来の液晶表示装置における表示領域および駆動領域を示す図である。
【図１５】  従来の液晶表示装置において、信号線駆動領域および走査線駆動領域にインバータ回路を配置したことを示す図である。
【図１６】  図１４のＢ部の拡大図である。
【符号の説明】
２ａ，２ｂ  走査線駆動領域、３ｎ  インバータ回路のｎ型トランジスタ、３ｐ  インバータ回路のｐ型トランジスタ、５  信号線、６走査線、９  画素領域、１０  表示領域、１５  インバータ回路、１７  レーザショット照射部、１９信号線駆動領域、２３ｎ，２３ｐ，２４ｎ，２４ｐ  走査線駆動領域のインバータ回路のトランジスタ、３０  トランジスタ（ＭＯＳ）、３１  チャネル、３２  ソース、３３  ドレイン、Ｌ  チャネル長さ、Ｇ  ゲート、Ｓ  インバータ回路のＸ方向周期長さ、Ｗ  チャネル幅、Ｖss  接地電圧、Ｖdd  外部駆動電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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