(57)【特許請求の範囲】
【請求項１】
半導体領域に形成された複数個のセル領域と縁部領域とを含むゲートとエミッタとの間の静電気を防止するための静電気防止ダイオードを含むＭＯＳ型半導体素子において、
前記縁部領域で相互離隔されて前記半導体領域の表面に形成され、第１の厚さを有する複数個のフィールド絶縁膜と、
前記縁部領域でその両端がそれぞれ前記セル領域のソース及びゲートと電気的に連結されるように形成され、前記複数個のフィールド絶縁膜のうち隣接する二つのフィールド絶縁膜と該二つのフィールド絶縁膜の間の、前記第１の厚さよりも薄い第２の厚さを有する第１絶縁膜上に形成され、各々２個以上の第１導電型ポリシリコン膜と第２導電型ポリシリコン膜とが交互に形成された構造からなる静電気防止ダイオードと、
前記縁部領域で前記複数個のフィールド絶縁膜の間の前記半導体領域の表面に形成された、第１導電型の複数個のガードリングとを具備し、
前記複数個のガードリングは、前記隣接する二つのフィールド絶縁膜の一部と前記第１絶縁膜とを介して前記静電気防止ダイオードの中央下部に配置される第１ガードリングを含み、
前記静電気防止ダイオードの両端部下部には前記フィールド絶縁膜を形成し、前記第１ガードリングは形成されないことを特徴とするゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項２】
前記半導体領域は、
第１導電型の高濃度半導体基板と、
前記高濃度半導体基板上に形成された第２導電型のドリフト領域とを含むことを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項３】
前記半導体領域は、
第１導電型の高濃度半導体基板と、
前記高濃度半導体基板上に形成された第２導電型の高濃度バッファ層と、
前記高濃度バッファ層上に形成された第２導電型の低濃度ドリフト領域とを含むことを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項４】
前記セル領域はトレンチゲート構造を有することを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項５】
前記トレンチゲート構造は、
前記ドリフト領域の表面に形成された第１導電型の低濃度ウェル領域と、
前記低濃度ウェル領域を貫通しながら前記ドリフト領域の一部に露出されるよう形成されたトレンチ上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記トレンチを充填するように形成されたゲート導電膜と、
前記ウェル領域で前記トレンチの上部側壁と前記ウェル領域の表面に同時に接する第２導電型の高濃度半導体領域と、
最外郭トレンチと前記縁部領域との間に形成された第１導電型の高濃度ウェル領域とを含むことを特徴とする請求項４に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項６】
前記静電気防止ダイオードの両端部には第１導電型のポリシリコン膜が配置され、この両端部に配置された第１導電型のポリシリコン膜は各々前記セル領域のエミッタとゲートとに連結されることを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項７】
前記静電気防止ダイオードは、前記第２導電型のポリシリコン膜の下部に形成された真性の半導体領域をさらに具備することを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項８】
前記複数個のガードリングは、
前記第１ガードリングと一定の間隔に離隔され、前記エミッタと連結されるように形成された第２ガードリングと、
前記第２ガードリングと一定の間隔に離隔されるように形成された第３ガードリングとをさらに含むことを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項９】
前記第１及び第２ガードリング間の間隔は前記第２及び第３ガードリング間の間隔と同一であることを特徴とする請求項８に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項１０】
前記第１ガードリングと前記セル領域の最外郭ウェル領域との間の距離は前記第２及び第３ガードリング間の間隔と同一であることを特徴とする請求項８に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項１１】
前記ガードリングにおける不純物の濃度は高濃度であることを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【請求項１２】
前記フィールド絶縁膜の厚さは少なくとも１００００Å以上であることを特徴とする請求項１に記載のゲートとエミッタとの間の静電気防止のための静電気防止ダイオードを含むＭＯＳ型半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型半導体素子に係り、特にゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子に関する。
【０００２】
【従来の技術】
ＭＯＳ型(MOS type)半導体素子のうち、特にＭＯＳ電界効果トランジスタ(MOSFET;MOS Field Effect Transistor)または電力用絶縁ゲートバイポーラトランジスタ(IGBT;Insulated Gate Bipolar Transistor)においては、ソース(またはエミッタ)とゲートとの間の過電圧及び静電気による素子破壊を防止するための保護回路を集積させるための研究及び開発が行われつつある。
【０００３】
図１は従来のゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子を示す断面図であって、図面の左側はＭＯＳ電界効果トランジスタよりなるアクティブセルＩであり、右側は縁部セルＩＩである。
【０００４】
図１を参照すれば、従来のＭＯＳ電界効果トランジスタにおいては、高濃度のn型(以下n+)の半導体基板１００上に低濃度のn型(以下n-)のエピタキシャル層１１０が形成される。前記半導体基板１００はドレイン領域として使われ、前記エピタキシャル層１１０はドリフト領域として使われる。前記エピタキシャル層１１０の表面の一部にはp型ベース領域１２０が形成され、このp型ベース領域１２０の表面の一部にはn+ソース領域１３０が形成される。ゲート導電膜１６０はp型ベース領域１２０内のチャンネル形成領域上でゲート絶縁膜１５０を介在して形成される。層間絶縁膜１７０によりゲート導電膜１６０から分離される第１金属膜１８０がソース電極Sとして設けられる。そして、ゲート導電膜１６０とコンタクト(図示せず)を通じて連結される第２金属膜２２０がゲート電極Gとして設けられる。
【０００５】
前記エピタキシャル層１１０の表面の一部にはフィールド絶縁膜１９０が形成され、このフィールド絶縁膜１９０上にはn+型ポリシリコン２０１とp型ポリシリコン２０２が直列に連結されて構成される静電気ダイオード２００がゲートとソースとの間に配置されて設けられる。静電気ダイオード２００の両端部に形成されたn+型ポリシリコン２０１は各々第１金属膜１８０及び第２金属膜２２０と直接接触される。一方、p+型領域２１０はガードリング(guard ring)であって漏れ電流量の抑制のためのものであり、部材番号１４０はソース電極とのオーミックコンタクトのためのp+型領域を、２３０はドレイン電極としての第３金属膜を各々示す。
【０００６】
このような従来のＭＯＳ電界効果トランジスタにおいて、ゲートGとソースSとの間に形成される保護素子としての静電気ダイオード２００はゲート絶縁膜１５０のブレークダウン電圧より低い電圧でブレークダウンを先に発生させてゲート絶縁膜１５０を保護するためのものである。
【０００７】
【発明が解決しようとする課題】
ところが、前記従来のＭＯＳ電界効果トランジスタにおいて、静電気ダイオード２００のp型ポリシリコン２０２はp型ベース領域１２０と共に形成されるのでその不純物濃度が比較的に低い。従って、ゲートGに順方向電圧を印加してソースSを接地させると、ガードリングとしてのp+型領域２１０が前記ソースSと連結されている構造なのでp+型領域２１０の表面上にホールが集中し、これによってp型ポリシリコン２０２の下部表面の近くには電子が集中して反転層(inversion layer)が形成される。そして、p型ポリシリコン２０２内に反転層が形成されると、この反転層を通じて漏れ電流が流れて素子の電気的な特性を劣化させる。
【０００８】
図２は従来のゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子、例えばＭＯＳ電界効果トランジスタの他の例を示す断面図である。図２において図１と同一の番号は同一層または同一領域を示すのでその説明は省略する。
【０００９】
図２を参照すれば、静電気ダイオード２５０は、n+型ポリシリコン２５１とp型ポリシリコン２５２がゲートとソースとの間で直列に連結されるように形成され、p型ポリシリコン２５２の中間位置にはp+型ポリシリコン２５２'が形成された構造よりなる。
【００１０】
このような構造のＭＯＳ電界効果トランジスタはp型ポリシリコン２５２の中間に挿入されたp+型ポリシリコン２５２'の不純物が高濃度であるため、ゲートGに順方向電圧を印加しソースSを接地させる場合にp型ポリシリコン２５２内の反転層形成によるチャンネルの形成を防止するのでゲートGとソースSとの間の漏れ電流を防止しうる。
【００１１】
しかし、このような構造を形成するには、p+型ポリシリコン２５２'の形成のためにマスクがさらに必要となるなど製造工程上煩わしいという問題がある。
【００１２】
本発明は上記の点に鑑みなされたもので、その目的は、マスクを追加せずに簡単な工程で形成できて、エミッタ(またはソース)とゲートとの間の漏れ電流の発生が抑制されたゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子は、半導体領域に形成された複数個のセル領域と縁部領域とを含むゲートとエミッタとの間の静電気を防止するためのダイオードを含むＭＯＳ型半導体素子において、前記縁部領域で相互離隔されて前記半導体領域の表面に形成され、第１の厚さを有する複数個のフィールド絶縁膜と、前記縁部領域で前記セル領域のソース及びゲートと電気的に連結されるように形成され、前記複数個のフィールド絶縁膜のうち隣接する二つのフィールド絶縁膜と該二つのフィールド絶縁膜との間の半導体領域の表面上に形成された静電気ダイオードと、前記縁部領域で前記複数個のフィールド絶縁膜の間の前記半導体領域の表面に形成され、前記静電気ダイオードと絶縁されるように形成された複数個のガードリングとを具備することを特徴とする。
【００１４】
前記半導体領域は、第１導電型の高濃度半導体基板と、この半導体基板上に形成された第１導電型のドリフト領域とを含むことができる。また、前記半導体領域は、第１導電型の高濃度半導体基板と、この半導体基板上に形成された第２導電型の高濃度バッファ層と、このバッファ層上に形成された第２導電型の低濃度ドリフト領域とを含むこともできる。
【００１５】
前記セル領域はトレンチゲート構造を有することが望ましく、トレンチゲート構造は、前記ドリフト領域の表面に形成された第１導電型の低濃度ウェル領域と、このウェル領域を貫通しながら前記ドリフト領域の一部に露出されるよう形成されたトレンチ上に配置されたゲート絶縁膜と、このゲート絶縁膜上に形成され、前記トレンチを充填するように形成されたゲート導電膜と、前記ウェル領域で前記トレンチの上部側壁と前記ウェル領域の表面に同時に接する第２導電型の高濃度半導体領域と、最外郭トレンチと前記縁部領域との間に形成された第１導電型の高濃度ウェル領域とを含むことが望ましい。
【００１６】
前記静電気ダイオードは第１導電型のポリシリコン膜と第２導電型のポリシリコン膜とが交互に形成された構造であることが望ましく、特に静電気ダイオードの両端部には第１導電型のポリシリコン膜が配置され、この両端部に配置された第１導電型のポリシリコン膜は各々前記セル領域のエミッタとゲートとに連結されることが望ましい。また、前記第２導電型のポリシリコン膜の下部に形成された真性の半導体領域をさらに具備しうる。
【００１７】
前記複数個のガードリングは、前記静電気ダイオードと重畳され、前記エミッタとは連結されていないフローティング状態の第１ガードリングトと、この第１ガードリングと一定の間隔に離隔され、前記エミッタと連結されるように形成された第２ガードリングと、この第２ガードリングと一定の間隔に離隔されるように形成された第３ガードリングとを含むことが望ましい。この際、前記第１及び第２ガードリング間の間隔は前記第２及び第３ガードリング間の間隔と同一のことが望ましく、前記第１ガードリングと前記セル領域の最外郭ウェル領域との間の距離は前記第２及び第３ガードリング間の間隔と同一であることが望ましい。ガードリングにおける不純物は高濃度であることが望ましい。
【００１８】
前記フィールド絶縁膜の厚さは少なくとも１００００Å以上であることが望ましい。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態を詳しく説明する。しかし、本発明の実施の形態は様々な他の形態に変形でき、本発明の範囲が後述する実施形態に限定されると解釈してはいけない。本発明の実施形態は当業者に本発明を完全に説明するために開示される。
【００２０】
図３及び図４は本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子、例えばトレンチ形態の絶縁ゲートバイポーラトランジスタ素子の一実施形態を示すレイアウト図である。図３は前記絶縁ゲートバイポーラトランジスタ素子の縁部領域における半導体領域と静電気ダイオードを示すレイアウト図であり、図４は前記絶縁ゲートバイポーラトランジスタ素子の静電気ダイオードをさらに具体的に示すレイアウト図である。一方、図５は図３及び図４のＶ-Ｖ'線の断面図である。
【００２１】
図３乃至図５を参照すれば、本発明の一実施形態に係るトレンチ形態の絶縁ゲートバイポーラトランジスタ素子はセル領域Ｉ及び縁部領域ＩＩを含む。図面ではセル領域Ｉの最外郭に存在する一つの単位セルのみが示されたが、前記セル領域Ｉには図示された単位セルと同一構造の単位セルが複数個存在する。前記セル領域Ｉと縁部領域ＩＩは半導体領域３００に形成される。この半導体領域３００はコレクタ領域として用いられるp+型半導体基板３０２と、この半導体基板３０２上に形成されたn+型バッファ層３０４と、このバッファ層３０４上に形成されたn-型ドリフト領域３０６で構成される。しかし、本発明はＭＯＳ電界効果トランジスタに適用することもあるが、この場合前記半導体領域はドレイン領域として用いられるn+型半導体基板と、この半導体基板上に形成されたn-型ドリフト領域とで構成される。
【００２２】
このような絶縁ゲートバイポーラトランジスタのセル領域Ｉの構造は次の通りである。
まず、セル領域Ｉ内に形成される複数個の単位セルのうち各単位セルは同一のトレンチゲート構造を有する。即ち、各単位セルは前記ドリフト領域３０６上にp-型ウェル領域３１０が形成される。そして、トレンチＴはウェル領域３１０を貫通してドリフト領域３０６の一定の深さまで形成される。トレンチＴの表面上にはゲート絶縁膜３２０が形成され、ゲート導電膜３３０がトレンチＴを完全に充填しながらゲート絶縁膜３２０上に形成される。最外郭トレンチＴの最外郭側壁にはp+型ウェル領域３４０が形成される。n+型エミッタ領域３５０は前記ウェル領域３１０で該ウェル領域３１０の表面と前記トレンチＴの上部側壁に同時に接するように形成され、このエミッタ領域３５０はエミッタ電極Eとしての第１金属膜３６０に電気的に連結される。前記第１金属膜３６０とゲート導電膜３３０は絶縁膜３７０により電気的に絶縁される。前記ゲート導電膜３３０は所定のコンタクト(図示せず)を通じてゲート電極Gとしての第２金属膜３８０と電気的に連結される。一方、半導体基板３０２はコレクタ電極Cとしての第３金属膜３９０と電気的に連結されるように形成される。
【００２３】
次いで、絶縁ゲートバイポーラトランジスタ素子の縁部領域ＩＩの構造を説明する。
ドリフト領域３０６の上部表面上には相互離隔された複数個のフィールド絶縁膜４００が形成される。このフィールド絶縁膜４００は略１００００Å以上の厚さを有するように形成されて漏れ電流量を大きく減少させる。このフィールド絶縁膜４００の間の前記ドリフト領域３０６の上面には相互離隔された第１、第２及び第３p+型ガードリング４１１、４１２、４１３が形成される。即ち、第１、第２及び第３p+型ガードリング４１１、４１２、４１３の一部表面はフィールド絶縁膜４００の間で露出される。第１p+型ガードリング４１１はエミッタ電極としての第１金属膜３６０と連結されていないフローティング状態にあり、第２p+型ガードリング４１２は第１金属膜３６０と連結された状態にある。第１p+型ガードリング４１１と最外郭トレンチＴと隣接したp+型ウェル領域３４０との間隔Ｘ１は第１p+型ガードリング４１１と第２p+型ガードリング４１２との間隔Ｘ２及び第２p+型ガードリング４１２と第３p+型ガードリング４１３との間隔Ｘ３と同一にしてフィールド酸化膜４００上に静電気ダイオード４２０を位置させることによって、発生する定格内部電圧の変化を最小化させうる。
【００２４】
静電気ダイオード４２０は第１p+型ガードリング４１１と重畳されるフィールド絶縁膜４００の一部表面上と第１p+型ガードリング４１１の露出表面上に形成される。もちろん、静電気ダイオード４２０と第１p+型ガードリング４１１は絶縁膜４３０により相互絶縁される。静電気ダイオード４２０は、図４に示されたように、n型ポリシリコン膜４２１とp型ポリシリコン膜４２２が交互に配置された構造を有する。そして、両端部にはn型ポリシリコン膜４２１が位置するように形成される。この両端部のn型ポリシリコン膜４２１のうち１つはエミッタコンタクト３６０'を通じてエミッタ電極としての第１金属膜３６０と連結され、残り１つはゲートコンタクト３８０'を通じてゲート電極としての第２金属膜３８０と各々接触される。一方、部材番号４４０及び４５０は各々フローティング導電膜及びフローティング電極を示す。
【００２５】
このような構造の絶縁ゲートバイポーラトランジスタにおいて、前記静電気ダイオード４２０はターミネーション(termination)用途で形成される縁部領域ＩＩにおけるフィールド絶縁膜４００上に形成される。そして、静電気ダイオード４２０の下部に位置した第１p+型ガードリング４１１はエミッタ電極としての第１金属膜３６０からフローティング状態に存在し、かつ前記第１金属膜３６０と重畳しにくく配置される。従って、ゲートGに順方向電圧を印加してエミッタEを接地させても、第１p+型ガードリング４１１の表面上にホールが集中せず、これによって静電気ダイオード４２０を構成するp型ポリシリコン膜の下部表面近くにおける反転層の形成が抑制される。そして、このように静電気ダイオード４２０を構成するp型ポリシリコン膜内に反転層の形成が抑制されることによって静電気ダイオード４２０の下部界面に沿って流れる漏れ電流が発生されない。
【００２６】
図６は本発明の他の実施形態に係る絶縁ゲートバイポーラトランジスタ素子を示す断面図であって、図３及び図４のＶ-Ｖ'線の断面図である。図６において図５と同一の部材番号は同一の領域または同一の層を示すので、その説明は省略する。
【００２７】
図６を参照すれば、静電気ダイオード５２０は図５に示された静電気ダイオード４２０と同一の位置に配置される。また、本実施形態に係る絶縁ゲートバイポーラトランジスタ素子の静電気ダイオード５２０もn型ポリシリコン膜とp型ポリシリコン膜とが交互に配置されるように形成される。しかし、前記p型ポリシリコン膜の下部領域には真性の半導体領域５３０が配置される。このp型ポリシリコン膜の下部に位置した真性の半導体領域５３０では注入された不純物がほとんど存在しないので、この部分における反転層の形成を防止するのにはさらに大きな効果を発揮する。
【００２８】
以下、このような本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子を製造する方法の一実施形態を図５に基づいて説明する。
【００２９】
まず、p+型半導体基板３０２上にn+型バッファ層３０４を形成し、その上にn-型ドリフト領域３０６をエピタキシャル成長法を用いて形成する。次いで、通常のフィールド絶縁膜工程を行ってセル領域Ｉと縁部領域ＩＩを限定する。次いで、イオン注入バッファ層として薄い酸化膜(図示せず)を形成した後、セル領域Ｉの全面にp-型不純物イオン注入を行う。このp-型不純物イオン注入はセル領域Ｉ内のp-型ウェル領域３１０の形成のためのものである。次いで、セル領域Ｉ及び縁部領域ＩＩに所定のイオン注入マスク膜パターンを使用してp+型不純物イオンを注入する。このp+型不純物イオン注入はセル領域Ｉ内のp+型ウェル領域３４０の形成及び縁部領域ＩＩ内の第１、第２及び第３p+型ガードリング４１１、４１２、４１３の形成のためのものである。
【００３０】
前記不純物イオンを注入した後、拡散工程を行ってｐ−型ウェル領域３１０、p+型ウェル領域３４０及びp+型ガードリング４１１、４１２、４１３を形成する。次いで、通常のトレンチ形成工程を用いてセル領域ＩにトレンチＴを形成し、形成されたトレンチＴの内面にゲート絶縁膜３２０を形成する。このゲート絶縁膜３２０の形成前に犠牲酸化工程を行ってトレンチ形成により発生した損傷を除去しうる。前記ゲート絶縁膜３２０の形成後にはゲート導電膜３３０の形成のために全面にドーピングされたポリシリコン膜を形成する。そして、前記ポリシリコン膜の一部を食刻してトレンチＴ内部のゲート導電膜３３０を形成する。
【００３１】
次いで、絶縁膜３７０を形成し、静電気ダイオード４２０の形成のために全面にドーピングされていないポリシリコン膜を形成する。引き続き、通常の写真食刻工程を行って前記ポリシリコン膜を隣接した２つのフィールド絶縁膜４００上及びその間に形成させる。そして、n+型不純物イオン及びp+型不純物イオンを注入した後、ドライブイン拡散工程を行ってエミッタ領域３５０及び静電気ダイオード４２０のn型ポリシリコン膜及びp型ポリシリコン膜を形成する。次いで、電極形成のための金属層を形成した後、通常の写真食刻工程でゲート電極、エミッタ電極及びコレクタ電極を形成する。
【００３２】
一方、図６の静電気ダイオード５２０の真性の半導体領域５３０を形成するにはn型不純物イオンの拡散速度がp型不純物イオンの拡散速度より速い特徴を用いて適切なドーズ量、エネルギ及び温度を設定して不純物イオンを注入すべきである。
【００３３】
【発明の効果】
以上のように、本発明に係るゲートとエミッタ間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子は、静電気ダイオードが厚いフィールド絶縁膜上に形成され、かつ静電気ダイオードの下部のガードリングがエミッタ電極から連結されていないフローティング状態なので静電気ダイオードを通じて流れる漏れ電流の発生を抑制しうる。また、マスクを追加せずに簡単な工程で形成できる。
【図面の簡単な説明】
【図１】従来のゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子を示す断面図である。
【図２】従来のゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子の他の例を示す断面図である。
【図３】本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子の半導体領域を示すレイアウト図である。
【図４】本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子の静電気ダイオードを示すレイアウト図である。
【図５】本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子の一例を示す図３及び図４のＶ-Ｖ'線の断面図である。
【図６】本発明に係るゲートとエミッタとの間の静電気防止のためのダイオードを含むＭＯＳ型半導体素子の他の例を示す図３及び図４のＶ-Ｖ'線の断面図である。
【符号の説明】
３００  半導体領域
Ｉ  セル領域
ＩＩ  縁部領域
３６０  第１金属膜（エミッタ電極）
３８０  第２金属膜（ゲート電極）
４００  フィールド絶縁膜
４１１，４１２，４１３  第１、第２及び第３p+型ガードリング
４２０  静電気ダイオード
【図１】
0005021862.tif 000002
【図２】
0005021862.tif 000003
【図３】
0005021862.tif 000004
【図４】
0005021862.tif 000005
【図５】
0005021862.tif 000006
【図６】
0005021862.tif 000007