(57)【特許請求の範囲】
【請求項１】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセス手段と、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセス手段と、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御手段と、
を備え、
前記メモリセルは、前記第１及び第２のインバータ回路の少なくとも一方の低電源電位を切換えることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記第１のインバータ回路の低電源電位を切換える手段を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、前記第１のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により前記第１のインバータ回路の低電源電位を切換えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記低電位切換え部は、前記低電源電位を前記メモリセルの書き込み時にフローティング状態とすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記低電位切換え部は、前記低電源電位を前記メモリセルの書き込み時に接地電位より高い低電位にし、前記メモリセルの読み出し時及びデータ保持時には前記低電源電位を接地電位とすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記低電位切換え部は、前記第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極に反転書き込み信号を入力されるトランジスタであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記低電位切換え部は、前記第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を高電源電位に接続された第１のトランジスタと、前記第１のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極に反転書き込み信号を入力される第２のトランジスタと、から構成されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項８】
前記低電位切換え部は、前記第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を高電源電位に接続された第１のトランジスタと、前記第１のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極に書き込み信号を入力される第２のトランジスタと、から構成されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項９】
前記メモリセルは、前記第１及び第２のインバータ回路の低電源電位を切換える手段を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記メモリセルは、前記第１及び第２のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により前記第１及び第２のインバータ回路の低電源電位を切換えることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記低電位切換え部は、前記低電源電位を前記メモリセルの読み出し・書き込み時には接地電位にし、データ保持時には前記低電源電位を接地電位より高い低電位とすることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記低電位切換え部は、前記低電源電位を前記メモリセルの読み出し時には接地電位にし、前記メモリセルの書き込み・データ保持時には前記低電源電位を接地電位より高い低電位とすることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
前記低電位切換え部は、前記第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を前記低電源電位に接続された第２のトランジスタと、から構成されることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１４】
前記低電位切換え部は、前記第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を読み出しイネーブル信号に接続された第１のトランジスタと、ゲート電極を前記低電源電位に接続された第２のトランジスタと、から構成されることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１５】
前記低電位切換え部は、前記第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を前記低電源電位に接続された第２のトランジスタと、前記第１及び第２のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極を書き込みイネーブル信号に接続された第３のトランジスタと、から構成されることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１６】
前記低電位切換え部は、前記第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を前記低電源電位に接続された第２のトランジスタと、前記第１及び第２のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極を反転書き込みイネーブル信号に接続された第３のトランジスタと、から構成されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１７】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセス手段と、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセス手段と、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御手段と、
を備え、
前記メモリセルは、前記第１及び第２のインバータ回路の高電源電位を切換える手段を有することを特徴とする半導体記憶装置。
【請求項１８】
前記高電源電位を切換える手段が、前記高電源電位と電源との間に備えられた高電位切換え部であることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記高電位切換え部は、前記第１及び第２のインバータ回路の高電源電位を前記メモリセルの書き込み時にはフローティング状態とすることを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
前記メモリセルは、さらに前記第１及び第２のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により前記第１及び第２のインバータ回路の低電源電位を切換えることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項２１】
前記高電位切換え部は、前記第１及び第２のインバータ回路の高電源電位と電源との間に接続され、ゲート電極を書き込みイネーブル信号に接続された第１のトランジスタにより構成されることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項２２】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセス手段と、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセス手段と、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御手段と、
レプリカメモリセルと、
を備え、
該レプリカメモリセルの読み出し所要時間をパルス幅とする制御信号により、前記メモリセルは制御されることを特徴とする半導体記憶装置。
【請求項２３】
前記制御信号により、前記メモリセルの読み出し時には前記保時制御手段は前記第２のインバータ回路のドライブトランジスタを非導通とすることを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２４】
前記制御信号により、読み出しワード線信号を発生させ、該読み出しワード線信号の活性化パルス幅は前記制御信号のパルス幅と同じであることを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２５】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセストランジスタと、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセストランジスタと、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタと、
を備え、
前記メモリセルの読出し時には、前記保持制御トランジスタのリーク電流又は第２のアクセストランジスタのリーク電流を大きくすることを特徴とする半導体記憶装置。
【請求項２６】
前記メモリセルの読み出し時には、前記保持制御トランジスタ又は前記第２のアクセストランジスタに入力される低電位を接地電位よりも高い電位とすることでリーク電流を大きくすることを特徴とする請求項２５に記載の半導体記憶装置。
【請求項２７】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセス手段と、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセス手段と、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御手段と、
レプリカメモリセルと、
を備えることを特徴とする半導体記憶装置。
【請求項２８】
前記レプリカメモリセルを複数用いて多重化することを特徴とする請求項２７に記載の半導体記憶装置。
【請求項２９】
メモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセストランジスタと、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセストランジスタと、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタと、
を含み、
前記第２のアクセストランジスタのオフリーク電流と前記保持制御トランジスタのオフリーク電流の和と、前記第２のインバータ回路の負荷トランジスタのオフリーク電流と、の大小関係に応じて、前記保持制御トランジスタのオフ時間を制御することを特徴とする半導体記憶装置の駆動方法。
【請求項３０】
メモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセストランジスタと、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセストランジスタと、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタと、
を含み、
前記第２のアクセストランジスタのオフリーク電流または前記第２のインバータ回路のドライブトランジスタのオフリーク電流を制御することを特徴とする半導体記憶装置の駆動方法。
【請求項３１】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセストランジスタと、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセストランジスタと、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタと、
を備え、
更に前記第１のインバータ回路の低電源電位と接地電位の間に、ゲート電極に反転書き込み信号を入力される第２のトランジスタを備えることを特徴とする半導体記憶装置。
【請求項３２】
第２のデータ記憶ノードを入力として第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセストランジスタと、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセストランジスタと、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタと、
を備えたメモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、該メモリセルの書き込み時に前記第１及び第２のインバータ回路の少なくとも一方の低電源電位を切換えることを特徴とする半導体記憶装置の駆動方法。
【請求項３３】
前記メモリセルは、該メモリセルの書き込み時に前記第１のインバータ回路の低電源電位をフローティング状態とすることを特徴とする請求項３２に記載の半導体記憶装置の駆動方法。
【請求項３４】
メモリセルを含む半導体記憶装置において、
前記メモリセルは、第１及び第２のデータ記憶ノードを備えた半導体記憶装置であって、
前記第２のデータ記憶ノードを入力として前記第１のデータ記憶ノードを出力とする第１のインバータ回路と、
前記第１のデータ記憶ノードを入力として前記第２のデータ記憶ノードを出力とする第２のインバータ回路と、
前記第１のデータ記憶ノードに接続され、データの読み出し及び書き込みを行う第１のアクセス手段と、
前記第２のデータ記憶ノードに接続され、データの書き込みを行う第２のアクセス手段と、
前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御手段と、
を備え、
前記メモリセルは、前記第１及び第２のインバータ回路の低電源電位を、前記メモリセルの読み出し・書き込み時には接地電位にし、データ保持時には接地電位より高い低電位とすることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、７個のトランジスタで構成されたメモリセルを備え、超高速、超低電圧で動作する半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
最近の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。これらの半導体装置は大規模化、高速化のためにトランジスタを微細化して、電源電圧を低下させつつ、動作速度を向上させている。またシステム化のためＣＰＵをはじめとした各種機能ブロックや、各種の記憶装置が混載されている。これらのシステムＬＳＩに混載されている記憶装置も同様に低電源電圧での高速動作が求められている。例えばキャッシュメモリ等の用途で混載されるスタティックランダムアクセスメモリ（以後、ＳＲＡＭと略称する）においても、同様に低電源電圧での高速動作が求められる。
従来のＳＲＡＭについて、図１〜図４を参照して説明する。図１には６個のトランジスタで構成される従来のＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。ワード線ＷＬが低電位の場合、二つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータがループを形成することで安定にデータを保持することができる。すなわち、一方のＣＭＯＳインバータは、記憶ノードＶ１を入力として、記憶ノードＶ１に記憶されたデータの反転データを記憶ノードＶ２に出力する。他方のＣＭＯＳインバータは、記憶ノードＶ２を入力として、記憶ノードＶ２に記憶されたデータの反転データを記憶ノードＶ１に出力する。
ワード線ＷＬがアクセスされて高電位の場合、アクセストランジスタＮ３及びＮ４が導通することで、記憶ノードＶ１及びＶ２に記憶されたデータをビット線ＢＬＴ及びＢＬＮに読み出すことでメモリの読み出し動作となる。逆に、ビット線ＢＬＴ及びＢＬＮからのデータを記憶ノードＶ１及びＶ２に書き込むことでメモリの書き込み動作となる。
しかしながら、従来のＳＲＡＭセルは低電源電圧において読み出し動作を行うと記憶データが破壊されるという問題が発生する。読み出し動作時の記憶データ破壊について説明する。
ワード線ＷＬがハイレベルとなり、アクセストランジスタＮ３及びＮ４が導通し、記憶ノードＶ１及びＶ２はビット線ＢＬＴ及びＢＬＮにそれぞれ接続され、ビット線レベルに変化しようとする。例えば記憶ノードＶ１がローレベルに記憶されていた場合にはビット線ＢＬＴにより記憶ノードＶ１がわずかに上昇するがドライブトランジスタＮ１がオン状態であり、その電位を引き下げる。しかし、この上昇した電位が反対側のドライブトランジスタＮ２の閾値レベルを超えた場合には、ドライブトランジスタＮ２がオンし、記憶ノードＶ２のレベルを引き下げ、ドライブトランジスタＮ１のオン電流を減少させることで、記憶ノードＶ１がさらに上昇し、記憶データの破壊が発生する。
一般に、ＳＲＡＭセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（以後、ＳＮＭと略称する）が用いられる。
図２に示されるように、ＳＲＡＭセルを２個のインバータに分離して、各々のインバータのＤＣ（直流）特性を求め、一方のインバータのＤＣ特性出力がもう一方のインバータのＤＣ特性入力となるように、二つのＤＣ特性を重ね合わせた際に、バタフライカーブが描かれる。ＳＮＭは、このバタフライカーブに内接する最大の正方形の一辺として定義される。ＳＮＭが０ｍＶを超えている場合には、正常読み出し動作が行われる。ＳＮＭが０ｍＶ以下の場合には、読み出し動作時に反転データが上書きされ、記憶データが破壊されてしまう。
このＳＮＭについては、Ａ．Ｊ．Ｂｈａｖｎａｇａｒｗａｌａによる、「Ｔｈｅ  ｉｍｐａｃｔ  ｏｆ  ｉｎｔｒｉｎｓｉｃ  ｄｅｖｉｃｅ  ｆｌｕｃｔｕａｔｉｏｎｓ  ｏｎ  ＣＭＯＳ  ＳＲＡＭ  ｃｅｌｌ  ｓｔａｂｉｌｉｔｙ」ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ，Ｖｏｌ．３６，Ｎｏ．４，Ａｐｒ．２００１（図５、図１０）（非特許文献１）において将来予測が行われている。すなわち、図３に示されるように使用されるトランジスタのチャンネル長が微細化され、そのトランジスタのチャンネル長が２５０ｎｍから５０ｎｍに移行した場合、ＳＮＭは平均値が減少するだけでなく、ＳＮＭの偏差も増大する。従って、ＳＮＭの最悪値は著しく劣化する。図示される５０ｎｍにおいてはＳＮＭの最悪値が０ｍＶ以下になってしまうので、読み出し操作に伴ってワード線ＷＬが高電位になった際には、記憶データが破壊されてしまう。
一方、Ｈ．Ｓａｋａｋｉｂａｒａによる、「Ａ  ７５０ＭＨｚ  １４４Ｍｂ  ｃａｃｈｅ  ＤＲＡＭ  ＬＳＩ  ｗｉｔｈ  ｓｐｅｅｄ  ｓｃａｌａｂｌｅ  ｄｅｓｉｇｎ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ａｔ  ｓｐｅｅｄ  ｆｕｎｃｔｉｏｎ−ａｒｒａｙ  ＢＩＳＴ」ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，２００３（図１）（非特許文献２）には、図４に示されるように６個のトランジスタからなるＳＲＡＭセルに読み出し専用ポートを追加した８個のトランジスタで構成されたＳＲＡＭセルが示されている。この構成においては読み出し時の記憶データの破壊は起きないが、トランジスタ数が８個になること、信号線が多くなることからセル面積が増大するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したように、従来の６個のトランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、そのＳＮＭが小さくなり、安定動作しなくなる問題がある。また非特許文献２に開示されたＳＲＡセルにおいては、読み出し時の記憶データの破壊は起きないが、トランジスタ数が８個になること、信号線が多くなることからセル面積が増大するという問題がある。
本発明は、上述した問題点を改善するためになされたものであって、読み出し操作の際の記憶データ破壊を防止可能なメモリセルを最小のトランジスタ数で実現し、さらに、読み出し時のデータ破壊に対する安定動作を向上させ、リーク電流削減、書き込み時の動作マージンを拡大させることを企図している。
本発明の目的は、超高速動作または超低電圧動作が可能で、読み出し操作の際の記憶データを破壊されず、安定動作可能でリーク電流の少ないメモリセル、及びこれを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様による半導体記憶装置はメモリセルを含む。メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された保持制御部とを備える。メモリセルは、第１及び第２のインバータ回路の少なくとも一方の低電源電位を切換える。このために、メモリセルは、第１のインバータ回路の低電源電位を切換える手段を有する。
第１の態様による半導体記憶装置においては、メモリセルは、第１のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により第１のインバータ回路の低電源電位を切換える。
第１の態様による半導体記憶装置においては、低電位切換え部は、低電源電位をメモリセルの書き込み時にフローティング状態とする。
第１の態様による半導体記憶装置においては、低電位切換え部は、低電源電位をメモリセルの書き込み時に接地電位より高い低電位にし、メモリセルの読み出し時及びデータ保持時には低電源電位を接地電位とする。
第１の態様による半導体記憶装置においては、低電位切換え部は、第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極に反転書き込み信号を入力されるトランジスタで実現される。
第１の態様による半導体記憶装置においては、低電位切換え部は、第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を高電源電位に接続された第１のトランジスタと、第１のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極に反転書き込み信号を入力される第２のトランジスタとから構成されても良い。
第１の態様による半導体記憶装置においては、低電位切換え部は、第１のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を高電源電位に接続された第１のトランジスタと、第１のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極に書き込み信号を入力される第２のトランジスタとから構成されても良い。
第１の態様による半導体記憶装置の変形例として、メモリセルは、第１及び第２のインバータ回路の低電源電位を切換える手段を有していても良い。
上記変形例による半導体記憶装置においては、メモリセルは、第１及び第２のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により第１及び第２のインバータ回路の低電源電位を切換える。
上記変形例による半導体記憶装置においては、低電位切換え部は、低電源電位をメモリセルの読み出し・書き込み時には接地電位にし、データ保持時には低電源電位を接地電位より高い低電位とする。
上記変形例による半導体記憶装置においては、低電位切換え部は、低電源電位をメモリセルの読み出し時には接地電位にし、メモリセルの書き込み・データ保持時には低電源電位を接地電位より高い低電位としても良い。
上記変形例による半導体記憶装置においては、低電位切換え部は、第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を低電源電位に接続された第２のトランジスタとから構成される。
上記変形例による半導体記憶装置においては、低電位切換え部は、第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極を読み出しイネーブル信号に接続された第１のトランジスタと、ゲート電極を低電源電位に接続された第２のトランジスタとから構成されても良い。
上記変形例による半導体記憶装置においては、低電位切換え部は、第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を低電源電位に接続された第２のトランジスタと、第１及び第２のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極を書き込みイネーブル信号に接続された第３のトランジスタとから構成されても良い。
上記変形例による半導体記憶装置においては、低電位切換え部は、第１及び第２のインバータ回路の低電源電位と接地電位の間に接続され、ゲート電極をプリチャージ信号に接続された第１のトランジスタと、ゲート電極を低電源電位に接続された第２のトランジスタと、第１及び第２のインバータ回路の低電源電位と高電源電位の間に接続され、ゲート電極を反転書き込みイネーブル信号に接続された第３のトランジスタとから構成されても良い。
本発明の第２の態様による半導体記憶装置においても、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、前記第２のインバータ回路のドライブトランジスタに直列に接続された保持制御部とを備える。メモリセルは、第１及び第２のインバータ回路の高電位を切換える手段を有する。
第２の態様による半導体記憶装置においては、高電位を切換える手段が、高電源電位と電源との間に備えられた高電位切換え部である。
第２の態様による半導体記憶装置においては、高電位切換え部は、第１及び第２のインバータ回路の高電源電位をメモリセルの書き込み時にはフローティング状態とする。
第２の態様による半導体記憶装置においては、メモリセルは、さらに第１及び第２のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により第１及び第２のインバータ回路の低電源電位を切換える。
第２の態様による半導体記憶装置においては、高電位切換え部は、第１及び第２のインバータ回路の高電源電位と電源との間に接続され、ゲート電極を書き込みイネーブル信号に接続された第１のトランジスタにより構成される。
本発明の第３の態様による半導体記憶装置においては、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された保持制御部と、レプリカメモリセルとを備える。メモリセルは、レプリカメモリセルの読み出し所要時間をパルス幅とする制御信号により制御される。
第３の態様による半導体記憶装置においては、メモリセルの読み出し時には保時制御部は、制御信号により、第２のインバータ回路のドライブトランジスタを非導通とする。
第３の態様による半導体記憶装置においては、制御信号により、読み出しワード線信号を発生させ、読み出しワード線信号の活性化パルス幅は制御信号のパルス幅と同じである。
本発明の第４の態様による半導体記憶装置においては、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された保持制御トランジスタとを備える。メモリセルの読み出し時には、保持制御トランジスタのリーク電流叉は第２のアクセス部のリーク電流を大きくする。
第４の態様による半導体記憶装置においては、メモリセルの読み出し時には、保持制御トランジスタ又は第２のアクセス部に入力される低電位を接地電位よりも高い電位とすることでリーク電流を大きくする。
本発明の第５の態様による半導体記憶装置は、７個のトランジスタで構成され、Ｌ字形領域内にレイアウトされたメモリセルを複数個、ミラー反転形式にてレイアウトして成るメモリセルアレイを含む。半導体記憶装置は、メモリセルアレイの中央部のスペースに低電位切換え部又は高電位切換え部を構成する素子をレイアウトしたことを特徴とする。
本発明の第６の態様による半導体記憶装置においては、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された第１のトランジスタと、レプリカメモリセルとを備える。レプリカメモリセルを複数用いて多重化しても良い。
本発明の第７の態様によれば、メモリセルを含む半導体記憶装置の駆動方法が提供される。メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセストランジスタと、第２のインバータ回路のドライブトランジスタに直列に接続された第１のトランジスタとを含む。第２のアクセストランジスタのオフリーク電流と第２のインバータ回路のドライブトランジスタのオフリーク電流の和と、第２のインバータ回路の負荷トランジスタのオフリーク電流と、の大小関係に応じて、第１のトランジスタのオフ時間が制御される。
本発明の第８の態様による半導体記憶装置の駆動方法においても、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセストランジスタと、第２のインバータ回路のドライブトランジスタに直列に接続された第１のトランジスタとを含む。特に、第２のアクセストランジスタのリーク電流または第２のインバータ回路のドライブトランジスタのリーク電流が制御される。
本発明の第９の態様による半導体記憶装置においても、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセストランジスタと、第２のインバータ回路のドライブトランジスタに直列に接続された第１のトランジスタとを備える。メモリセルは、更に第１のインバータ回路の低電源電位と接地電位の間に、ゲート電極に反転書き込み信号を入力される第２のトランジスタを備える。
本発明の第１０の態様によれば、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された第１のトランジスタとを備えたメモリセルを含む半導体記憶装置の駆動方法が提供される。メモリセルは、該メモリセルの書き込み時に第１及び第２のインバータ回路の少なくとも一方の低電源電位を切換える。
第１０の態様による半導体記憶装置の駆動方法においては、メモリセルは、該メモリセルの書き込み時に第１のインバータ回路の低電源電位をフローティング状態とする。
本発明の第１１の態様による半導体記憶装置の駆動方法においても、メモリセルは、ループ接続されて第１及び第２のデータ記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２のデータ記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された保持制御部とを備える。メモリセルは、第１及び第２のインバータ回路の低電源電位を、メモリセルの読み出し・書き込み時には接地電位にし、データ保持時には接地電位より高い低電位とする。
【発明の効果】
【０００５】
本発明による半導体記憶装置におけるメモリセルは、ループ接続されて第１及び第２の記憶ノードを形成する第１及び第２のインバータ回路と、第１及び第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス部と、第２のインバータ回路のドライブトランジスタに直列に接続された保持制御部とを備える。メモリセルは、第１のインバータ回路、又は第１及び第２のインバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部により、低電源電位を切換える構成とすることで、リーク電流の削減及び書き込みマージンが拡大される効果が得られる。
また、上記メモリセルにおいて、レプリカメモリセルの読み出し時間をパルス幅として出力される信号を用いて、保持制御部のオフ期間、読み出し活性化期間を制御することで、読み出しマージンが拡大できる効果が得られる。さらに読み出し時に書き込みワード線信号、又は反転ワード線信号の低電位を接地電位より少しだけ高い電圧とすることで読み出し時の記憶データ破壊を防止し、読み出しマージンが拡大できる効果が得られる。
本発明による半導体記憶装置において、７個のトランジスタで構成されたメモリセルの素子をＬ字形領域内にレイアウトし、メモリセルをミラー反転したメモリセルアレイの中央部のスペースに、低電位切換え部又は高電位切換え部を構成する素子をレイアウトしたことで高集積の半導体記憶装置が得られる。上記した本発明の手法、構成とすることで、低電圧で高速動作する半導体記憶装置が得られる。
【図面の簡単な説明】
【０００６】
図１は、６個のトランジスタから成る従来のＳＲＡＭセルの回路図である。
図２は、６個のトランジスタから成る従来のＳＲＡＭセルにおけるバタフライカーブを示す図である。
図３は、６個のトランジスタから成る従来のＳＲＡＭセルにおけるＳＮＭのチャンネル依存性を示す図である。
図４は、８個のトランジスタから成る従来のＳＲＡＭセルのブロック図である。
図５は、本発明による、７個のトランジスタから成るＳＲＡＭセルの回路図である。
図６Ａ〜図６Ｄは、図５に示されたＳＲＡＭセルにおける読み出し、書き込み動作波形を示した図である。
図７Ａ、図７Ｂは、図５に示されたＳＲＡＭセルにおける読み出し時の状態を説明するための図で、図７Ａは記憶データ“０”を表わし、図７Ｂは記憶データ“１”を表わす。
図８Ａ、図８Ｂは、図５に示されたＳＲＡＭセルにおけるリーク電流の大小によるバタフライカーブを表わす図である。
図９は、本発明の第１の実施例における信号のブロック間の流れを説明する図である。
図１０は、第１の実施例におけるレプリカブロックの回路構成を示した図である。
図１１は、本発明におけるＳＲＡＭセルとレプリカブロックの動作波形を示した図である。
図１２は、本発明によるＳＲＡＭセルのレプリカブロックを使用した読み出し時の動作波形を示した図である。
図１３は、本発明におけるレプリカ回路を多重化したレプリカブロック図である。
図１４Ａ、図１４Ｂは、本発明の第２の実施例における信号のブロック間の流れを説明する図である。
図１５Ａ〜図１５Ｃは、第２の実施例のメーンワードドライバ出力回路を説明する図で、図１５Ａは出力段の回路を示し、図１５Ｂは動作波形を示し、図１５Ｃは低電位発生回路を示す。
図１６Ａ、図１６Ｂは、本発明の第３の実施例におけるメモリブロックの構成（図１６Ａ）と、サブワードドライバの回路（図１６Ｂ）を示した図である。
図１７Ａ、図１７Ｂは、本発明の第３の実施例における書き込みワード線信号の発生回路（図１７Ａ）、読み出し／書き込み時の動作波形（図１７Ｂ）を示した図である。
図１８Ａ〜図１８Ｃは、本発明の第４の実施例におけるＷＰＢ発生回路（図１８Ａ）、原理図（図１８Ｂ）、動作波形図（図１８Ｃ）である。
図１９Ａ、図１９Ｂは、本発明の第５の実施例におけるＳＲＡＭセルと低電位切換え部の回路図（図１９Ａ）、動作波形図（図１９Ｂ）である。
図２０Ａ、図２０Ｂは、本発明の第６の実施例におけるＳＲＡＭセルと低電位切換え部（第１の例）の回路図（図２０Ａ）、動作波形図（図２０Ｂ）である。
図２１Ａ、図２１Ｂは、本発明の第６の実施例におけるＳＲＡＭセルと低電位切換え部（第２の例）の回路図（図２１Ａ）、動作波形図（図２１Ｂ）である。
図２２Ａ、図２２Ｂは、本発明の第６の実施例におけるＳＲＡＭセルと低電位切換え部（第３の例）の回路図（図２２Ａ）、動作波形図（図２２Ｂ）である。
図２３Ａ、図２３Ｂは、本発明の第７の実施例におけるＳＲＡＭセルと低電位切換え部の回路図（図２３Ａ）、動作波形図（図２３Ｂ）である。
図２４Ａ、図２４Ｂは、本発明の第８の実施例におけるＳＲＡＭセルと低電位切換え部（第１の例）の回路図（図２４Ａ）、動作波形図（図２４Ｂ）である。
図２５Ａ、図２５Ｂは、本発明の第８の実施例におけるＳＲＡＭセルと低電位切換え部（第２の例）の回路図（図２５Ａ）、動作波形図（図２５Ｂ）である。
図２６Ａ、図２６Ｂは、本発明の第９の実施例におけるＳＲＡＭセルと高電位切換え部の回路図（図２６Ａ）、動作波形図（図２６Ｂ）である。
図２７Ａ、図２７Ｂは、本発明の第１０の実施例におけるＳＲＡＭセルと高電位切換え部と低電位切換え部の回路図（図２７Ａ）、動作波形図（図２７Ｂ）である。
図２８Ａ、図２８Ｂは、本発明の第１１の実施例における低電位切換え部のレイアウトを表わす図（図２８Ａ）、メモリセルアレイのレイアウトを表わす図（図２８Ｂ）である。
図２９Ａ、図２９Ｂは、本発明の第１１の実施例における高電位切換え部のレイアウトを表わす図（図２９Ａ）メモリセルアレイのレイアウトを表わす図（図２９）である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明によるＳＲＡＭセルについて図を用いて説明する。図５は７個のトランジスタから成る本発明によるＳＲＡＭセルの回路構成を示す図である。図６Ａ〜図６Ｄは本発明によるＳＲＡＭセルの読み出し、書き込み時の動作波形を示す図である。図７Ａ、図７Ｂは本発明によるＳＲＡＭセルの読み出し時の状態図を示す。図８Ａ、図８Ｂは本発明によるＳＲＡＭセルのリーク電流の差によるＳＮＭを示す。
図５に示すＳＲＡＭセルは、従来の６個のトランジスタから成るＳＲＡＭセルに、保持制御部としてのＮＭＯＳトランジスタＮ５が追加された７個のトランジスタで構成されている。信号線は、読み出しワード線ＲＷＬと、書き込みワード線ＷＷＬと、読み出し／書き込みの両用の読み出しビット線ＲＢＬと、書き込み専用となる書き込みビット線ＷＢＬとから構成される。なお、図５では、保持制御トランジスタＮ５は、記憶ノードＶ２とドライブＮＭＯＳトランジスタＮ２との間に追加されているが、ドライブＮＭＯＳトランジスタＮ２と接地電位ＧＮＤとの間に挿入されていてもよい。
記憶ノードＶ２を入力とし記憶ノードＶ１を出力する第１のＣＭＯＳインバータ回路は、負荷ＰＭＯＳトランジスタＰ１とドライブＮＭＯＳトランジスタＮ１とで構成される。記憶ノードＶ１を入力とし記憶ノードＶ２を出力する第２のＣＭＯＳインバータ回路は、負荷ＰＭＯＳトランジスタＰ２とドライブＮＭＯＳトランジスタＮ２と保持制御トランジスタＮ５とで構成される。第１及び第２のＣＭＯＳインバータ回路はループ接続されて第１及び第２の記憶ノードを形成している。読み出しビット線ＲＷＬと記憶ノードＶ１間に接続されたアクセスＮＭＯＳトランジスタＮ３は読み出しワード線信号ＲＷＬにより記憶ノードＶ１にアクセスする。書き込みビット線ＷＢＬと記憶ノードＶ２間に接続されたアクセスＮＭＯＳトランジスタＮ４は書き込みワード線信号ＷＷＬにより記憶ノードＶ２にアクセスする。以下の説明においては、ＮＭＯＳトランジスタはトランジスタＮ、ＰＭＯＳトランジスタはトランジスタＰと略記する。
保持制御トランジスタＮ５は第２のＣＭＯＳインバータの記憶ノードＶ２とドライブトランジスタＮ２の間に挿入され、そのドレイン、ソース、ゲートはそれぞれ記憶ノードＶ２、ドライブトランジスタＮ２のドレイン、反転ワード線信号ＷＬＢに接続される。反転ワード線信号ＷＬＢにより保持制御トランジスタＮ５はオン／オフし、第１と第２のＣＭＯＳインバータ回路のループ接続を導通／非導通とする。保持制御トランジスタＮ５により、第１と第２のＣＭＯＳインバータ回路のループ接続を切換えることで、ＳＲＡＭセルの保持状態を静的保持と動的保持に切換える。
ＳＲＡＭセルがアクセスされない保持状態においては、反転ワード線信号ＷＬＢの高電位“１”により保持制御トランジスタＮ５はオン状態であり、負荷トランジスタＰ２とドライブトランジスタＮ２は保持制御トランジスタＮ５を介して接続され第２のＣＭＯＳインバータ回路を形成する。このことで、第１のＣＭＯＳインバータ回路と、第２のＣＭＯＳインバータ回路とはループを形成して接続されることで、安定的に情報を保持できる。このようにループ接続されて保持することを静的保持と称する。
ＳＲＡＭセルがアクセスされた状態においては、反転ワード線信号ＷＬＢの低電位“０”により保持制御トランジスタＮ５はオフ状態であり、負荷トランジスタＰ２とドライブトランジスタＮ２とは切り離される。第１及び第２のＣＭＯＳインバータ回路はループ接続が切られ保持回路を構成しなくなるが、メモリセルがアクセスされる期間である短期間では切断前の状態を保持することができる。この保持状態を動的保持と称する。保持制御トランジスタＮ５はＳＲＡＭセルの保持状態を静的保持と動的保持に切換える。
次に図６Ａ〜図６Ｄを用いて読み出し、書き込み時の動作を説明する。図６Ａに“０”読み出し、図６Ｂに“１”読み出しを示す。図６Ｃに“０”書き込み、図６Ｄに“１”書き込みを示す。ここでメモリセルのデータ“０”及び“１”は記憶ノードＶ１に対するデータの状態である。読み出し動作の際には、読み出しワード線信号ＲＷＬは高電位“１”に、またその反転ワード線信号ＷＬＢは低電位“０”にそれぞれが設定される。書き込み用ワード線ＷＷＬは低電位“０”に設定されている。書き込み動作の際には、読み出しワード線信号ＲＷＬと書き込み用ワード線ＷＷＬとを高電位“１”に、反転ワード線信号ＷＬＢを低電位“０”にそれぞれが設定される。
図６Ａに示される記憶ノードＶ１が低電位“０”（記憶ノードＶ２は高電位“１”）の読み出しの場合は、読み出しワード線信号ＲＷＬが高電位“１”でアクセストランジスタＮ３がオンし、読み出しビット線ＲＢＬと記憶ノードＶ１は導通される。反転ワード線信号ＷＬＢが低電位“０”に制御されるので保持制御トランジスタＮ５はオフするが、記憶ノードＶ２は高電位“１”を動的に保持する。従ってドライブトランジスタＮ１がオン状態のままである。読み出しビット線ＲＢＬの高電位“１”が放電され低電位“０”になり、記憶ノードＶ１における低電位“０”を読み出しビット線ＲＢＬに読み出す。このとき、記憶ノードＶ１が一時的に低電位“０”から上昇したとしても第２のＣＭＯＳインバータの記憶ノードＶ２は高電位“１”を保持し続けることで読み出しビット線ＢＬの電位は低電位“０”に放電される。従って、記憶データが破壊されることなく読み出し動作が可能である。
一方、図６Ｂに示される記憶ノードＶ１が高電位“１”（記憶ノードＶ２は低電位“０”）の読み出しの場合は、読み出しワード線信号ＲＷＬが高電位“１”でアクセストランジスタＮ３がオンし、読み出しビット線ＲＢＬと記憶ノードＶ１は導通される。保持制御トランジスタＮ５がオフするが記憶ノードＶ２は低電位“０”を動的に保持する。ドライブトランジスタＮ１がオフであり、記憶ノードＶ１と読み出しビット線ＲＢＬはともに高電位“１”であり、読み出しビット線ＲＢＬにおいて放電動作が行われることなしにそのまま、記憶ノードＶ１における高電位“１”を読み出しビット線ＲＢＬに読み出すことになる。従って、読み出しビット線ＲＢＬの電位、記憶ノードＶ１及び記憶ノードＶ２の両者での電位はそれぞれに変化しない。
図６Ｃに示される“０”書き込み時には、読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位“１”となり、アクセストランジスタＮ３及びＮ４が活性化される。反転ワード線信号ＷＬＢは低電位“０”となり保持制御トランジスタＮ５はオフする。読み出しビット線ＲＢＬには書き込みデータである低電位“０”、書き込みビット線ＷＢＬには反転データである高電位“１”が印加される。記憶ノードＶ１には書き込みビット線ＷＢＬの低電位“０”が書き込まれ、さらに記憶ノードＶ２には読み込みビット線ＲＢＬの高電位“１”が書き込まれ、ドライブトランジスタＮ１がオン、負荷トランジスタＰ１がオフすることで、メモリセルに“０”書き込みが行われる。
図６Ｄに示される“１”書き込み時には、読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位“１”となり、アクセストランジスタＮ３及びＮ４が活性化される。反転ワード線信号ＷＬＢは低電位“０”となり保持制御トランジスタＮ５はオフし、読み出しビット線ＲＢＬには書き込みデータである高電位“１”、そして書き込みビット線ＷＢＬには反転データである低電位“０”が印加される。記憶ノードＶ２には書き込みビット線ＷＢＬの低電位“０”が書き込まれ、さらに記憶ノードＶ１には読み込みビット線ＲＢＬの高電位“１”が書き込まれ、トランジスタＮ１がオフ、トランジスタＰ１がオンすることで、メモリセルに“１”書き込みが行われる。
次に、７個のトランジスタで構成されたＳＲＡＭセルの動的保持について考察する。図７Ａの“０”読み出し動作においては、読み出し操作に伴い、記憶ノードＶ１が一時的に低電位“０”から上昇するが、高電位“１”まで達しないため、負荷トランジスタＰ２を通してオン電流Ｉｏｎ＿Ｐ２が記憶ノードＶ２に供給される。アクセストランジスタＮ４及び保持制御トランジスタＮ５はオフされており、記憶ノードＶ２を高電位“１”に安定保持することが可能である。
一方、図７Ｂの“１”読み出し動作においては、保持制御トランジスタＮ５がオフされることで、記憶ノードＶ２を低電位“０”に引き下げていた電流パスが遮断される。記憶ノードＶ２に接続されるトランジスタＰ２、Ｎ５，Ｎ４は全てオフ状態、記憶ノードＶ２はフローティング状態となり、低電位“０”を確実に保持することが困難になる。但し、これは、トランジスタＰ２，Ｎ５，Ｎ４のオフリーク電流の大小によって状況が異なる。図８Ａ、図８Ｂにこれらのリーク電流によるＳＮＭを示す。ここで、トランジスタＰ２、Ｎ５，Ｎ４のオフリーク電流を、それぞれ、Ｉｏｆｆ＿Ｐ２、Ｉｏｆｆ＿Ｎ５、Ｉｏｆｆ＿Ｎ４とする。
図８Ａに示すＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２の条件を満足する場合、反転ワード線信号ＷＬＢが低電位“０”となり、保持制御トランジスタＮ５がオフすることで第２のインバータ回路の入出力特性は大きく右側にシフトされる。これにより、“０”読み出しマージンは大きく拡大し、“１”読み出しマージンは小さくなるが、記憶ノードＶ２が低電位を保持することができるため、“１”読み出しマージンは確保される。
図８Ｂに示すＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＜Ｉｏｆｆ＿Ｐ２の条件を満足する場合、反転ワード線信号ＷＬＢが低電位“０”となり、保持制御トランジスタＮ５がオフすることで第２のインバータ回路の入出力特性は大きく右側にシフトされるだけでなく、第２のインバータ回路の出力である記憶ノードＶ２が“０”に達しない。これは、記憶ノードＶ２の電位“０”が負荷トランジスタＰ２のリーク電流により充電され、最終的に電位“１”まで上昇し、記憶データが破壊されることを意味している。
図８Ｂに示すＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＜Ｉｏｆｆ＿Ｐ２の条件を満足する場合、静的にデータを保持することができないが、本ＳＲＡＭセルを時間制御することで、動的にデータを保持することが可能である。ここで、記憶ノードＶ２の低電位“０”がドライブトランジスタＮ１の閾値電圧まで上昇する時間をリテンション時間、保持制御トランジスタＮ５がオフしてから読み出し動作が終了して保持制御トランジスタＮ５がオンするまでの時間を、保持制御トランジスタＮ５のオフ時間とする。リテンション時間＞保持制御トランジスタＮ５のオフ時間の場合には、記憶ノードＶ２の低電位“０”がドライブトランジスタＮ１の閾値電圧まで上昇する前に、読み出し動作が終わり、保持制御トランジスタＮ５がオンすることで、正常読み出し動作が行われる。一方、リテンション時間＜保持制御トランジスタＮ５のオフ時間の場合には、記憶ノードＶ２の“０”電位がドライブトランジスタＮ１の閾値電圧まで上昇し、オンすることで記憶ノードＶ２のデータが破壊され、正常な読み出し動作が行われない。しかし、保持制御トランジスタＮ５のオフ時間を短くすることでデータ破壊を伴わずに読み出しが行われる。
本発明では保持制御トランジスタＮ５のオフ時間を読み出し完了時間で決定することにより、記憶ノードＶ１の高電位“１”を、一定時間、安定に保持する半導体装置を提供するものである。
また、読み出し時に保持制御トランジスタＮ５のリーク電流又はアクセストランジスタＮ４のリーク電流を制御して、Ｉｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とすることで記憶データを安定に保持する半導体記憶装置を提供するものである。
本発明の７個のトランジスタから成るＳＲＡＭセルは、微細化されたチャンネル長１００ｎｍ以下のトランジスタが使用されるが、第１のインバータ回路と第２のインバータ回路の低電源電位を切換えることによりリーク電流の削減を実現する半導体記憶装置を提供する。これは以下の理由による。ＳＲＡＭセルの低電源電位及び記憶ノードの一方が接地電位から上昇することで、アクセストランジスタにおいてソース電位が接地電位より高くなり、バックバイアス効果とバックゲート効果によってアクセストランジスタのリーク電流は減少する。すると、ドライブトランジスタのソース電位が接地電位より高くなり、バックバイアス効果によってドライブトランジスタのリーク電流が減少する。更に、負荷トランジスタではドレイン・ソース間の電位が低減してリーク電流が減少する。
また、本発明では、書き込み時に７個のトランジスタから成るＳＲＡＭセルの高電源電位を電源電位よりも低くする、もしくは低電源電位を接地電位よりも高くすることにより書き込みマージンの拡大を実現する半導体記憶装置を提供する。これは、オンして記憶ノードにおいてデータを保持するドライブトランジスタ及び負荷トランジスタにおいて、ゲート・ソース間電圧が低減することで記憶ノードを保持する電流が弱まることにより、アクセストランジスタからの書き込みが容易になるためである。
本発明の半導体記憶装置の構造と制御方法、および周辺回路について図面を参照して詳細に説明する。
［第１の実施例］
図９〜図１３を参照して第１の実施例について説明する。第１の実施例の半導体装置は、図５に示す７個のトランジスタで構成されたＳＲＡＭセルを用い、読み出し時のＳＲＡＭセルのデータ保持をより確実にするために保持制御トランジスタのオフ状態を最小のパルス幅とすることで、ＳＲＡＭセルの保持データの破壊を防止する実施例である。
図９は信号の流れを説明するためのブロック構成を示し、図１０はレプリカブロックを示す。図１１はレプリカブロックの動作波形を示し、図１２はＳＲＡＭブロック及びＳＲＡＭセルの動作波形を示す。図１３は多重化されたレプリカブロックを示す。
図９に示す半導体記憶装置１は、ｍワード、ｎビットのＳＲＡＭセルを備えたブロック２がＭ×Ｎの行列状に配置されている。各ブロックはサブワードドライバとセンスアンプ（いずれも図示せず）とを有する。サブワードドライバはメーンワードドライバ３からの信号とブロック選択信号により選択されたワード線を活性化することでＳＲＡＭセルをアクセスし、センスアンプ、Ｙデコーダ及びデータ回路４を経由してデータのやり取りを行う。以下の説明では、本発明に関係する部分のみを説明し、その他の回路構成及び動作については従来例と同様であるので説明は省略する。
クロック信号、コマンドが入力されるコントロールブロック５からのプリワード信号ＷＬＰにより、レプリカブロック６で第２のプリワード信号ＷＬＰ２を生成する。第２のプリワード信号ＷＬＰ２のパルス幅はレプリカブロック６のレプリカＳＲＡＭセルの読み出し所要時間に設定される。メーンワードドライバ３は入力された第２のプリワード信号ＷＬＰ２及びアドレス信号（図示せず）から、選択された反転ワード線信号ＷＬＢを生成し、ブロック２のサブワードドライバに出力する。サブワードドライバは、反転ワード線信号ＷＬＢとブロック選択アドレス信号とを入力され、選択されたワード線を活性化する。
図１０にレプリカブロック６の構成を示す。レプリカブロック６はブロック２内のＳＲＡＭセルの読み出し完了時間を検出するように構成されている。レプリカブロック６は、７個のトランジスタから成るレプリカＳＲＡＭセルと、プリチャージトランジスタ１１及びインバータ１２を含むセンスアンプとからなるレプリカ回路１０と、論理回路とから構成される。レプリカＳＲＡＭセルの各トランジスタサイズはメモリセルアレイの正規のＳＲＡＭセルと同一であり、記憶データは“０”となるように接続される。記憶データとして“０”に設定するのは“０”の読み出し時間が“１”の読み出し時間より長いことによる。ここで、記憶ノードＶ１に蓄えられたデータをＳＲＡＭセルのデータと称する。
レプリカＳＲＡＭセルは第２のＣＭＯＳインバータ回路の入力がＧＮＤに接続され記憶データを“０”に固定されている。読み出しワード線にはプリワード信号ＷＬＰが供給され、書き込みワード線、書き込みビット線、保持制御トランジスタのゲートはＧＮＤに固定されている。ここでブロック内における正規のＳＲＡＭセルの読み出し時間と同じくするためには、ブロック２内と同数のＳＲＡＭセルで構成してもよく、または、読み出しワード線にはｎビット相当分の容量、読み出しビット線にはｍワード相当分の容量となるように容量をそれぞれ付加し、等価的に構成してもよい。
読み出しビット線ＲＢＬはセンスアンプに接続され、センスアンプのインバータ回路１２で反転され反転読み出しビット線信号ＢＬＢとして、論理回路に入力される。論理回路は、インバータ１３、ＮＡＮＤ回路１４、インバータ１５から構成される。インバータ１３は入力された反転読み出しビット線信号ＢＬＢをさらに反転させて出力する。ＮＡＮＤ回路１４はインバータ１３からの出力と、プリワード線信号ＷＬＰとが入力され、プリワード線信号ＷＬＰのパルス幅を読み出しビット線からの信号により狭める。さらにＮＡＮＤ回路１４からの信号を反転させ、第２のプリワード線信号ＷＬＰ２としてインバータ１５より出力する。第２のプリワード線信号ＷＬＰ２はＮＡＮＤ回路１４と、インバータ１５とにより遅延させられる。しかし、従来構成においてもメーンワードドライバやコントロールブロックにおいて、プリワード線信号ＷＬＰのバッファリングを行うための遅延がある。このため、遅延時間のオーバーヘッドはインバータがＮＡＮＤ回路に変更された点のみである。
これらのレプリカブロック６における信号の流れを図１１の動作波形を参照して説明する。図１１には、ティピカルセル、ワーストセルの読み出し、及びレプリカブロックの読み出しを対比させて示している。正規のＳＲＡＭセルは、読み出しワード線信号ＲＷＬが高電位“１”となってアクセストランジスタＮ３が導通すると、高電位“１”にプリチャージされた読み出しビット線ＲＢＬの電位は徐々に低下する。そして、読み出しビット線ＲＢＬの電位がインバータ１２の論理閾値より低くなるとインバータ１２は反転しその反転読み出しビット線信号ＢＬＢを高電位“１”として出力する。ワード線信号ＲＷＬが高電位“１”となってから、反転読み出しビット線信号ＢＬＢを高電位“１”として出力するまでの時間を読み出し時間とする。このとき、ワーストセルの読み出し時間はティピカルセルの読み出し時間よりも大きい。
プリワード線信号ＷＬＰが高電位“１”となり、レプリカブロック６の反転読み出しビット線信号ＢＬＢを高電位“１”として出力するまでの時間をレプリカブロック６の読み出し時間とする。このとき、レプリカブロック６の読み出し時間は、もっとも遅いワーストセルの読み出し時間よりも大きい必要があり、レプリカブロック６におけるセンスアンプのインバータ１２の論理閾値を低く設定することで、レプリカブロック６の読み出し時間を、ワーストセルの読み出し時間よりも大きくする。
図１０に示すレプリカブロック６の動作は以下の通りである。プリワード線信号ＷＬＰの高電位“１”がレプリカＳＲＡＭセルの読み出しワード線と、論理回路のＮＡＮＤ回路１４に入力される。ＮＡＮＤ回路１４の出力はインバータ１５を経由して第２のプリワード線信号ＷＬＰ２は高電位“１”になる。レプリカＳＲＡＭセルではアクセストランジスタＮ３が導通し、高電位“１”にプリチャージされた読み出しビット線ＲＢＬの電位は徐々に低下する。読み出しビット線ＲＢＬの電位がインバータ１２の論理閾値より低くなるとインバータ１２は反転し、その出力ＢＬＢを高電位“１”とする。しかし、インバータ１２の論理閾値は低く設定されていることから、その反転時間はワーストセルにおける反転時間よりも遅い。インバータ１２からのデータＢＬＢは論理回路に入力され、インバータ１３、ＮＡＮＤ回路１４、インバータ１５を介して第２のプリワード線信号ＷＬＰ２は低電位“０”となる。したがって第２のプリワード線信号ＷＬＰ２は読み出しワード線立ち上がり時期から、読み出し完了時間までの読み出し所要時間をパルス幅としている。
図１２に、読み出しワード線のパルス幅をレプリカブロックの読み出し時間とした読み出し時の動作波形を示す。図９と図１２とをあわせてその動作を説明する。
コントロールブロック５はクロック信号を入力され、プリワード線信号ＷＬＰを出力する。レプリカブロック６は入力されたプリワード線信号ＷＬＰからレプリカＳＲＡＭセルの読み出し所要時間をパルス幅とする第２のプリワード線信号ＷＬＰ２を生成する。メーンワードドライバ３はアドレス信号により選択されたドライバから入力された第２のプリワード線信号ＷＬＰ２を反転し反転ワード線信号ＷＬＢとして、ブロック２のサブワードドライバに出力する。サブワードドライバではさらにワード線を選択し、１本の読み出しワード線ＲＷＬを活性化する。活性化されたメモリセルに接続された読み出しビット線ＲＢＬは、記憶ノードＶ１の“０”を読み出し、センスアンプのインバータ１２で反転させ、反転ビット線信号ＢＬＢとする。センスアンプからの出力は読み出しデータ線信号ＲＤＬとして、Ｙデコーダ及びデータ回路４に送られる。
通常、ＳＲＡＭセルの読み出しワード線信号ＲＷＬと反転ワード線信号ＢＬＢはプリワード線信号ＷＬＰと同じパルス幅の活性化幅を有している。そのため読み出し時間及び保持制御トランジスタＮ５がカットオフされる時間はプリワード線信号ＷＬＰのパルス幅と同等である。しかし、本実施例においてはレプリカ回路によりメモリセルの読み出し完了時間を検出し、反転ワード線信号ＷＬＢ及び読み出しワード線信号ＲＷＬのパルス幅を必要最低限の読み出し所要時間としている。したがって、保持制御トランジスタＮ５のオフ時間が短く設定され、記憶ノードＶ２のリテンション時間が保持制御トランジスタＮ５のオフ時間より大きくなり、記憶ノードＶ２の“０”電位がドライブトランジスタＮ１の閾値電圧まで上昇する前に、読み出し動作が終わり、保持制御トランジスタＮ５がオンすることで、正常読み出し動作が行われる。
図１３にはレプリカ回路を２個多重化したレプリカブロックを示す。本実施例においては、ワーストセルの読み出し時間よりもレプリカ回路の読み出し時間が大きくなるように設計している。しかしながら、バラツキの影響によって、レプリカ回路の読み出し時間が小さくなった場合、ワーストセルにおいて誤動作する可能性がある。これに対し、レプリカ回路を多重化して、最も遅く動作するレプリカセルを選択することで、バラツキによってワーストセルが誤動作してしまう確率を削減できる。
図１３のレプリカブロックはレプリカ回路１０−１、１０−２を備える。それぞれのレプリカ回路１０−１，１０−２からの反転読み出しビット線信号ＢＬＢ１，ＢＬＢ２がＮＡＮＤ回路１６に入力される。続いて、ＮＡＮＤ回路１６の出力とプリワード線信号ＷＬＰとがＮＡＮＤ回路１４に入力され、ＮＡＮＤ回路１４の出力が入力されたインバータ１５は第２のプリワード線信号ＷＬＰ２を出力する。
図１０のレプリカブロックと比較すると、本実施例のレプリカブロックはレプリカ回路１０−１、１０−２と２重化され、図１０のインバータ１３が２入力ＮＡＮＤ回路１６に変更されている。レプリカ回路１０−１、１０−２は前記したレプリカ回路１０と同一であり、反転読み出しビット線信号ＢＬＢ１，ＢＬＢ２をそれぞれ出力する。ＮＡＮＤ回路１６は２つのレプリカ回路１０−１，１０−２がともに読み出し完了した時点で出力“０”となる。したがって、レプリカ回路を２重化させることでより遅いレプリカ回路の読み出し時間によってパルス幅を決定することができる。
上記したように、読み出しワード線信号ＲＷＬと反転ワード線信号ＷＬＢとのパルス幅をレプリカブロックによるＳＲＡＭセルの読み出し所要時間とする。このような構成とすることで、ＳＲＡＭセルの保持制御トランジスタＮ５はＳＲＡＭセルの読み出し完了時点でオン状態に復帰し、ＳＲＡＭセルの２つのインバータ回路はループ接続され安定的な保持状態となる。保持制御トランジスタＮ５のカットオフ時間を短くすることで、記憶ノードＶ２の“０”電位がドライブトランジスタＮ１の閾値電圧まで上昇する前に、保持制御トランジスタＮ５がオン状態となり読み出し動作が正常に行われることになる。すなわち、保持制御トランジスタＮ５のカットオフ時間を、記憶ノードＶ２のリテンション時間よりも短くすることで、読み出し動作が正常に行われることになる。
本実施例においては、レプリカ回路により読み出し完了時間を検出し、読み出し所要時間を反転ワード線信号ＷＬＢのパルス幅とし、このパルス幅の期間を読み出しワード線信号ＲＷＬの活性化期間とし、また保持制御トランジスタをオフさせる期間とする。保持制御トランジスタのオフ期間を最小とすることで、記憶ノードの反転を防止し、正常な読み出し動作を行うことができる。このような構成とすることで高速動作可能なＳＲＡＭセル、及び半導体記憶装置が得られる。
［第２の実施例］
第２の実施例を図１４Ａ、図１４Ｂ、図１５Ａ〜図１５Ｃを参照して説明する。第２の実施例は、読み出し時に記憶ノードＶ２のリーク電流を制御することで記憶ノードＶ２のデータ保持を行う。ＳＲＡＭセルの保持制御トランジスタＮ５の制御信号である反転ワード線信号ＷＬＢの低電位“０”レベルを接地電位ＧＮＤより０．１〜０．２Ｖ高くし、トランジスタＮ５のリーク電流Ｉｏｆｆ＿Ｎ５を大きくする。これにより、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とし、記憶データを保持させる。
図１４Ａ，図１４Ｂを用いて、信号のブロック間の流れを説明する。図１４Ａは信号の流れを説明するブロック構成を示し、図１４Ｂは動作波形を示す。半導体記憶装置１は、セルアレイとして、ｍワード、ｎビットのＳＲＡＭセルを備えたブロック２がＭ×Ｎの行列状に配置されている。各ブロックはサブワードドライバとセンスアンプ（いずれも図示せず）を有し、メーンワードドライバ３と、Ｙデコーダ及びデータ回路４と、クロック信号及びその他の制御信号が入力されるコントロールブロック５から構成される。
クロック信号及びその他の制御信号が入力されるコントロールブロック５からのプリワード線信号ＷＬＰはメーンワードドライバ３に入力される。メーンワードドライバ３は、入力されたプリワード線信号ＷＬＰとアドレス信号により選択された反転ワード線信号ＷＬＢをメモリブロック２のサブワードドライバに入力する。サブワードドライバはメーンワードドライバ３からの反転ワード線信号ＷＬＢとブロック選択信号により選択された読み出しワード線信号ＲＷＬを活性化する。アクセスされたＳＲＡＭセルのデータは読み出しビット線ＲＢＬを経由し、センスアンプで反転され反転ビット線信号ＢＬＢとなり、さらに反転され読み出しデータ線信号として、Ｙデコーダ及びデータ回路４に入力される。メーンワードドライバ３からの反転ワード線信号ＷＬＢはサブワードドライバに入力されるとともにＳＲＡＭセルの保持制御トランジスタＮ５のゲートに入力され、保持制御トランジスタＮ５の動作を制御する。この反転ワード線信号ＷＬＢの低電位“０”は接地電位よりも高い低電位ＶＳ１に設定されている。接地電位よりも高い低電位ＶＳ１とすることで、読み出し時におけるアクセストランジスタＮ４のリーク電流を大きくする。
図１５Ａ〜図１５Ｃはメーンワードドライバの出力段を説明する図である。図１５Ａはメーンワードドライバの出力段の回路図であり、図１５Ｂはメーンワードドライバの動作波形を示し、図１５Ｃはメーンワードドライバ出力段の低電位ＶＳ１の生成回路を示す。メーンワードドライバの出力段は高電源ＶＤＤと低電源ＶＳ１との間に、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１で構成されたインバータ回路である。入力信号１Ｎはコントロールブロック５からのプリワード線号ＷＬＰと入力されるアドレス信号とが論理演算された結果の信号であり、選択されたメーンワード線のみに反転ワード線信号ＷＬＢが出力される。反転ワード線信号ＷＬＢの信号電位は図１５Ｂに示すように高電位“１”としてはＶＤＤ、低電位“０”としてはＶＳ１として出力される。
低電位ＶＳ１の発生回路としての図１５Ｃの低電位発生回路を説明する。低電位発生回路はＰＭＯＳトランジスタＰ４２，ＮＭＯＳトランジスタＮ４２から構成される。トランジスタＰ４２のドレイン、ソース、ゲートは、それぞれ出力ＶＳ１、電源ＶＤＤ、接地電位ＧＮＤに接続されている。トランジスタＮ４２のドレイン、ソース、ゲートは、それぞれ出力ＶＳ１、接地電位ＧＮＤ、出力ＶＳ１に接続されている。トランジスタＮ４２はダイオード接続されており、出力ＶＳ１はトランジスタＮ４２の閾値電圧となる。このときトランジスタＰ４２の電流供給能力を微小に設定することで、出力ＶＳ１をわずかに接地電位よりも高く設定できる。反転ワード線信号ＷＬＢの低電位“０”が接地電位ＧＮＤよりもわずかに高く設定されることで、ＳＲＡＭセルの保持制御トランジスタＮ５のリーク電流Ｉｏｆｆ＿Ｎ５を大きくできる。記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とし、記憶ノードＶ２の記憶データを保持させる。
第２の実施例においては、反転ワード線信号ＷＬＢの低電位“０”を接地電位ＧＮＤよりもわずかに高い低電位ＶＳ１と設定する。このことでＳＲＡＭセルの保持制御トランジスタＮ５のオフ状態のリーク電流Ｉｏｆｆ＿Ｎ５を大きくし、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とすることができる。このような構成とすることで、ＳＲＡＭセルの記憶データを安定的に保持させ、正常な読み出し動作が行うことができる高速動作可能なＳＲＡＭセル、及び半導体記憶装置が得られる。
［第３の実施例］
第３の実施例を図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂを参照して説明する。第３の実施例は、ＳＲＡＭセルの書き込みビット線ＷＢＬに接続されたアクセストランジスタＮ４のオフ状態のリーク電流を制御することで記憶ノードＶ２のデータ保持を行う。ＳＲＡＭセルの読み出し時には、書き込みワード線信号ＷＷＬは低電位“０”であり、アクセストランジスタＮ４はオフである。第３の実施例では書き込みワード線信号ＷＷＬの低電位“０”レベルを接地電位ＧＮＤより０．１〜０．２Ｖ高くし、アクセストランジスタＮ４のリーク電流Ｉｏｆｆ＿Ｎ４を大きくする。これにより、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とし、記憶データを保持させる。
図１６Ａはブロック２の構成を示し、図１６Ｂはサブワードドライバの回路を示す。図１７Ａは書き込みワード線信号ＷＷＬの発生回路を示し、図１７Ｂは発生回路の動作波形を示す。
図１６Ａに示すブロック２は、ＳＲＡＭセルがマトリクス状にｍ行、ｎ列に配置されて成る。ブロック２はさらに、ＳＲＡＭセルのそれぞれのワード線に接続されたｍ個のサブワードドライバ７と、ＳＲＡＭセルのそれぞれのビット線に接続されたｎ個のセンスアンプ８とを備えている。図１６Ｂに示すサブワードドライバ７は、ＮＯＲ回路ＮＲ１とＮＲ２から構成される。ＮＯＲ回路ＮＲ１はメーンワードドライバから入力される反転ワード線信号ＷＬＢと、反転読み出しブロック選択信号ＲＰＢとを入力とし、読み出しワード線信号ＲＷＬを出力する。ＮＯＲ回路ＮＲ２はメーンワードドライバから入力される反転ワード線信号ＷＬＢと、反転書き込みブロック選択信号ＷＰＢとを入力とし、書き込みワード線信号ＷＷＬを出力する。
図１７Ａは、書き込みワード線信号ＷＷＬを発生するＮＯＲ回路ＮＲ２を示し、図１７Ｂはその動作波形を示す。ＮＯＲ回路ＮＲ２は、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１，Ｎ２２とから構成される。トランジスタＰ２１のドレイン、ソース、ゲートはそれぞれ、書き込みワード線信号ＷＷＬ、電源ＶＤＤ、反転ワード線信号ＷＬＢに接続される。トランジスタＮ２１のドレイン、ソース、ゲートはそれぞれ、書き込みワード線信号ＷＷＬ、接地電位ＧＮＤ、反転ワード線信号ＷＬＢに接続される。トランジスタＮ２２のドレイン、ソース、ゲートはそれぞれ、書き込みワード線信号ＷＷＬ、接地電位ＧＮＤ、反転書き込みブロック選択信号ＷＰＢに接続される。
ＮＯＲ回路ＮＲ２の読み出し時の動作を図１７Ｂの左側に示し、書き込み時の動作を図１７Ｂの右側に示す。読み出し動作においては、反転ワード線信号ＷＬＢは低電位“０”に、反転書き込みブロック選択信号ＷＰＢは高電位“１”となる。トランジスタＰ２１、Ｎ２２はオン状態、トランジスタＮ２１はオフとなる。書き込みワード線信号ＷＷＬはトランジスタＰ２１とＮ２２との抵抗分割によって、出力の低電位“０”が決定される。この低電位“０”を接地電位ＧＮＤではなく、０．１〜０．２Ｖの電位となるようトランジスタＰ２１とＮ２２の駆動能力比を設定する。この低電位“０”を０．１〜０．２Ｖの電位とすることで、読み出し時にはアクセストランジスタＮ４のリーク電流Ｉｏｆｆ＿Ｎ４を大きくできる。このことで記憶ノードＶ２におけるリーク電流は、Ｉｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２となる。
書き込み動作においては、反転ワード線信号ＷＬＢは低電位“０”に、反転書き込みブロック選択信号ＷＰＢも低電位“０”となる。トランジスタＰ２１はオン状態、トランジスタＮ２１、Ｎ２２はオフとなる。書き込みワード線信号ＷＷＬは、トランジスタＰ２１により高電位“１”となる。またＳＲＡＭセルがアクセスされない場合には、反転ワード線信号ＷＬＢと、反転書き込みブロック選択信号ＷＰＢはともに高電位“１”であり、トランジスタＰ２１はオフ状態、トランジスタＮ２１、Ｎ２２はオンとなる。このため、書き込みワード線信号ＷＷＬは、低電位“０”となる。
第３の実施例においては、読み出し時の書き込みワード線信号ＷＷＬの低電位“０”を接地電位ＧＮＤよりもわずかに高く設定することで、ＳＲＡＭセルのアクセストランジスタＮ４のオフリーク電流Ｉｏｆｆ＿Ｎ４を大きくし、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とすることができる。このような構成とすることで、ＳＲＡＭセルの記憶データを安定的に保持させ、正常な読み出し動作を行うことができる高速動作可能なＳＲＡＭセル、及び半導体記憶装置が得られる。
［第４の実施例］
第４の実施例を、図１８Ａ〜図１８Ｃを参照して説明する。第４の実施例は、第３の実施例と同じくアクセストランジスタＮ４のリーク電流を大きくするもので、その実現手段が異なる。第４の実施例においては、反転書き込みブロック選択信号ＷＰＢの低電位“０”を中間電位としてサブワードドライバに入力することで、書き込みワード線信号ＷＷＬの低電位“０”を０．１〜０．２Ｖとする。書き込みワード線信号ＷＷＬの低電位“０”を接地電位ＧＮＤより０．１〜０．２Ｖ高くし、アクセストランジスタＮ４のリーク電流Ｉｏｆｆ＿Ｎ４を大きくすることで、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とし、記憶データを保持させる。
図１８Ａは反転書き込み選択ブロック信号ＷＰＢの発生回路を示し、図１８ＢはＷＰＢ発生回路とサブワードドライバとを合体させた原理図、図１８Ｃはその動作波形を示す。
図１８Ａに示す反転書き込み選択ブロック信号ＷＰＢの発生回路はＰＭＯＳトランジスタＰ３１、ＮＭＯＳトランジスタＮ３１，Ｎ３２，Ｎ３３から構成される。トランジスタＰ３１のドレイン、ソース、ゲートのそれぞれは、反転書き込み選択ブロック信号ＷＰＢ、電源ＶＤＤ、書き込みイネーブル信号ＷＥに接続される。トランジスタＮ３１のドレイン、ソース、ゲートのそれぞれは、反転書き込み選択ブロック信号ＷＰＢ、接地電位ＧＮＤ、書き込みイネーブル信号ＷＥに接続される。トランジスタＮ３２のドレイン、ソース、ゲートのそれぞれは、反転書き込み選択ブロック信号ＷＰＢ、トランジスタＮ３３のドレイン、反転書き込み選択ブロック信号ＷＰＢに接続される。トランジスタＮ３３のドレイン、ソース、ゲートのそれぞれは、トランジスタＮ３２のソース、接地電位ＧＮＤ、プリチャージ信号ＰＣに接続される。
上記発生回路の動作を、図１８Ｃを参照して説明する。図１８Ｃの左側は読み出し時の波形を示し、右側は書き込み時の波形を示す。読み出し時には反転ワード線信号が低電位“０”、プリチャージ信号ＰＣは高電位“１”、書き込みイネーブル信号ＷＥは低電位“０”のままである。プリチャージ信号ＰＣの高電位“１”により、トランジスタＮ３３がオンとなり、反転書き込みブロック選択信号ＷＰＢは、トランジスタＮ３２，Ｎ３３により低電位“０”に引き下げられる。このときの反転書き込みブロック選択信号ＷＰＢの低電位はトランジスタＮ３２のゲートとドレインが接続されていることからトランジスタＮ３２の閾値電圧Ｖｔｈ（０．３Ｖ）となる。反転書き込みブロック選択信号ＷＰＢの低電位がサブワードドライバのＮＯＲ回路ＮＲ２（図１７Ａ）に入力され、書き込みワード線信号ＷＷＬの低電位“０”は０．１〜０．２Ｖとなる。
書き込み時には反転ワード線信号が低電位“０”、プリチャージ信号ＰＣは高電位“１”、書き込みイネーブル信号ＷＥは高電位“１”となる。トランジスタＰ３１はオフ、トランジスタＮ３１とトランジスタＮ３３とがオンとなり、反転書き込みブロック選択信号ＷＰＢは、低電位“０”として接地電位ＧＮＤに引き下げられる。書き込みワード線信号ＷＷＬは高電位“１”となり書き込み動作が行われる。
読み出し時の書き込みワード線信号ＷＷＬの発生について説明する。反転書き込み選択ブロック信号ＷＰＢの発生回路とサブワードドライバのＮＯＲ回路ＮＲ２とを接続し、オフ状態のトランジスタを削除した場合の概略回路構成を図１８Ｂに示す。この回路はカレントミラーを構成することで、トランジスタの閾値電圧の変動に影響されないで、安定的な書き込みワード線信号ＷＷＬの低電位“０”として接地電位よりも少し高い電位を出力することができる。これらの回路を構成するトランジスタのより好ましいサイズは以下の通りである。トランジスタＰ３１はｍ個配列されたサブワードドライバのｍ個のトランジスタＮ２２を駆動可能なサイズＷｐ３１，トランジスタＰ２１はｎ個配列されたＳＲＡＭセルのｎ個のアクセストランジスタＮ４を駆動可能なサイズＷｐ２１とすることが好ましい。トランジスタＮ３２はトランジスタＰ３１の１／４〜１／２倍、トランジスタＮ３２はトランジスタＰ３１の１〜２倍とすることが好ましい。さらにチャンネル長は通常のトランジスタのチャンネル長より大きくすることがより好ましい。
第４の実施例においても、読み出し時の書き込みワード線信号ＷＷＬの低電位“０”を接地電位ＧＮＤよりもわずかに高く設定することで、ＳＲＡＭセルのアクセストランジスタＮ４のオフ状態のリーク電流Ｉｏｆｆ＿Ｎ４を大きくし、記憶ノードＶ２におけるリーク電流をＩｏｆｆ＿Ｎ４＋Ｉｏｆｆ＿Ｎ５＞＞Ｉｏｆｆ＿Ｐ２とすることができる。このような構成とすることで、ＳＲＡＭセルの記憶データを安定的に保持させ、正常な読み出し動作が行うことができる高速動作可能なＳＲＡＭセル、及び半導体記憶装置が得られる。
［第５の実施例］
第５の実施例として、７個のトランジスタで構成されたＳＲＡＭセルのリーク電流の削減について説明する。第５の実施例においてはＳＲＡＭセルを構成する２つのインバータ回路のソース電位である低電源電位を動作時／データ保持時に切換え、データ保持時は低電源電位を接地電位よりも高くすることによって、ＳＲＡＭセルのリーク電流を削減する。
従来の６個のトランジスタで構成されるＳＲＡＭセルに対して低電源電位を高くしリーク電流を削減することは、Ｍ．Ｙａｍａｏｋａによる、「Ａ  ３００ＭＨｚ  ２５μＡ／Ｍｂ  Ｌｅａｋａｇｅ  Ｏｎ−Ｃｈｉｐ  ＳＲＡＭＭｏｄｕｌｅ  Ｆｅａｔｕｒｉｎｇ  Ｐｒｏｃｅｓｓ−Ｖａｒｉａｔｉｏｎ  Ｉｍｍｕｎｉｔｙ  ａｎｄ  Ｌｏｗ−Ｌｅａｋａｇｅ−Ａｃｔｉｖｅ  Ｍｏｄｅ  ｆｏｒ  Ｍｏｂｉｌｅ−ＰｈｏｎｅＡｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ」ＩＳＳＣＣ２００４  Ｄｉｇｅｓｔ，２００４／２／１８，ｐｐ．４９４−４９５（非特許文献３）に記載されている。しかし、この非特許文献３には７個のトランジスタのＳＲＡＭセル及び制御信号の生成方法に関しては記載されていない。
以下に、ＳＲＡＭセルの高電源電位ＶＤＤ、低電源電位ＧＮＤの制御方法について図１９Ａ、図１９Ｂを参照して説明する。
図１９Ａは回路図を示し、図５と同じ部分には同じ参照番号を付して詳細な説明は省略する。図１９Ｂの左側には読み出しにおける信号の動作波形を、右側には書き込みにおける信号の動作波形を示す。図１９Ａに示す回路構成においては、７個のトランジスタから成るＳＲＡＭの低電源電位側はＮＭＯＳトランジスタＮ１，Ｎ２のソースが節点ＳＬ１に共通に接続され、節点ＳＬ１と接地電位ＧＮＤ間に低電位切換え部としてのＮＭＯＳトランジスタＮ１５，Ｎ１６が挿入、接続されている。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ１、接地電位ＧＮＤ、プリチャージ信号ＰＣに接続されている。トランジスタＮ１６はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ１、接地電位ＧＮＤ、節点ＳＬ１に接続され、ダイオード接続されている。
図１９Ｂの動作波形について説明する。読み出し時（図の左側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは低電位“０”のまま、プリチャージ信号ＰＣは高電位“１”に設定される。プリチャージ信号ＰＣによりトランジスタＮ１５がオンすることで、節点ＳＬ１は接地電位ＧＮＤとなる。したがって読み出し動作時には、通常の高電源電位ＶＤＤと接地電位ＧＮＤがＳＲＡＭセルに印加され、通常読み出しが行われる。
書き込み時（右側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは高電位“１”、プリチャージ信号ＰＣは高電位“１”に設定される。プリチャージ信号ＰＣによりトランジスタＮ１５がオンすることで、節点ＳＬ１は接地電位ＧＮＤとなる。したがって書き込み動作時にも、通常の高電源電位ＶＤＤと接地電位ＧＮＤがＳＲＡＭセルに印加され、通常書き込みが行われる。
読み出し／書き込みが行われないデータ保持状態では、反転ワード線信号ＷＬＢは高電位“１”、読み出しワード線信号ＲＷＬは低電位“０”、書き込みワード線信号ＷＷＬは低電位“０”、プリチャージ信号ＰＣは低電位“０”に設定される。プリチャージ信号ＰＣによりトランジスタＮ１５がオフすることで、節点ＳＬ１の電位は接地電位よりも高い低電位Ｖｓｓｍとなる。ここでトランジスタＮ１６はダイオード接続され、そのドレインとゲートがともに節点ＳＬ１に接続されていることから、低電位ＶｓｓｍはトランジスタＮ１６の閾値電圧となる。ここで例えば、高電源電位ＶＤＤを１Ｖ、トランジスタＮ１６の閾値電圧が０．３Ｖとすれば、低電位Ｖｓｓｍは０．３Ｖとなり、電源電位差は０．７Ｖに減少する。
ＳＲＡＭセルの節点ＳＬ１が接地電位から上昇し、アクセストランジスタのゲート・ソース間の電位が低減することでトランジスタのリーク電流は減少する。ドライブトランジスタの基板電位は接地電位ＧＮＤに接続されているが、節点ＳＬ１の電位が接地電位より高くなることでトランジスタのソース電位が上昇することになる。トランジスタのソース電位が上昇することでバックバイアス効果によりトランジスタの閾値電圧が大きくなり、リーク電流が減少する。また、負荷トランジスタでは、節点ＳＬ１の電位が接地電位より高くなることで、ドレイン・ソース間の電位が低減し、若干リーク電流が減少する。このようにＳＲＡＭセルの節点ＳＬ１の電位が接地電位より高くなることで、ＳＲＡＭセルのリーク電流が減少する効果が得られる。
第５の実施例においては、ＳＲＡＭセルの節点ＳＬ１と接地電位との間に、プリチャージ信号をゲート入力とするトランジスタＮ１５とダイオード接続されたトランジスタＮ１６とから構成された低電位切換え部を設けている。節点ＳＬ１の電位を低電位切換え部により、読み出し時と書き込み時には接地電位とし、データ保持状態においては低電位Ｖｓｓｍとすることで、データ保持状態におけるリーク電流を削減できる。
［第６の実施例］
第６の実施例として、第５の実施例をさらに改良したＳＲＡＭセルのリーク電流の削減について説明する。第６の実施例においては、低電位切換え部によりＳＲＡＭセルの低電源電位を読み出し時／書き込み時・データ保持時に切換え、データ保持時においては低電源電位を接地電位よりも高くすることで、ＳＲＡＭセルのリーク電流を削減する。さらに、書き込み動作時に低電源電位を接地電位よりも高くすることによって、書き込み時の動作マージンを拡大させる。図２０Ａに回路図を示し、図２０Ｂに読み出し、書き込みにおける信号の動作波形を示す。
図２０Ａに示す回路構成においては、７個のトランジスタから成るＳＲＡＭセルの低電源電位側は、トランジスタＮ１，Ｎ２のソースが節点ＳＬ２に共通に接続され、節点ＳＬ２と接地電位ＧＮＤ間に低電位切換え部であるトランジスタＮ１５，Ｎ１６が挿入、接続されている。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ２、接地電位ＧＮＤ、読み出しイネーブル信号ＲＥに接続されている。トランジスタＮ１６はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ２、接地電位ＧＮＤ、節点ＳＬ２に接続されている。
図２０Ｂの動作波形について説明する。読み出し時（図の左側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは低電位“０”のまま、読み出しイネーブル信号ＲＥは高電位“１”に設定される。読み出しイネーブル信号ＲＥによりトランジスタＮ１５がオンすることで、節点ＳＬ２は接地電位ＧＮＤとなる。したがって読み出し動作時には、通常の高電源電位ＶＤＤと接地電位ＧＮＤがＳＲＡＭセルに印加され、通常読み出しが行われる。
書き込み時（図の右側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは高電位“１”、読み出しイネーブル信号ＲＥは低電位“０”に設定される。読み出しイネーブル信号ＲＥは低電位“０”のままであり、トランジスタＮ１５はオフで、節点ＳＬ２の電位はトランジスタＮ１６で決まる低電位Ｖｓｓｍとなる。
ここで、節点ＳＬ２の電位が低電位Ｖｓｓｍの場合の書き込み動作を説明する。記憶ノードＶ１に“０”が記憶された状態において、“１”を書き込む場合を説明する。記憶ノードＶ１に“０”が記憶された状態では、負荷トランジスタＰ２とドライブトランジスタＮ１がオンである。しかし、負荷トランジスタＰ２のゲート電位は低電位Ｖｓｓｍ、またドライブトランジスタＮ１のソース電位が低電位Ｖｓｓｍであり、負荷トランジスタＰ２とドライブトランジスタＮ１のゲート／ソース間の電圧がともに小さく、駆動能力も小さくなっている。したがって、記憶ノードＶ１を“０”→“１”、記憶ノードＶ２を“１”→“０”に反転させ易くなる。書き込み動作は低電位を低電位Ｖｓｓｍとすることでその書き込み動作はし易くなり、動作マージンは拡大される。
読み出し／書き込みが行われないデータ保持状態では、反転ワード線信号ＷＬＢは高電位“１”、読み出しワード線信号ＲＷＬは低電位“０”、書き込みワード線信号ＷＷＬは低電位“０”、読み出しイネーブル信号ＲＥは低電位“０”に設定される。読み出しイネーブル信号ＲＥによりトランジスタＮ１５がオフすることで、節点ＳＬ２の電位は接地電位よりも高い低電位Ｖｓｓｍとなる。この状態は第５の実施例と同様であり、ＳＲＡＭセルの節点ＳＬ２の電位が接地電位より高くなることで、ＳＲＡＭセルのリーク電流が減少する効果が得られる。
本回路構成においては、ＳＲＡＭセルの節点ＳＬ２の電位をデータ保持状態、書き込み動作時には低電位Ｖｓｓｍとし、読み出し動作時には接地電位としている。このようなＳＲＡＭセルの節点ＳＬ２の低電位切換え部としての他の回路構成例を図２１Ａ、図２１Ｂ、図２２Ａ、図２２Ｂに示す。図２１Ａに示すように、節点ＳＬ２の低電位切換え部として、節点ＳＬ２と接地電位ＧＮＤの間にプリチャージ信号ＰＣをゲート入力とするトランジスタＮ１５とダイオード接続されたトランジスタＮ１６とを挿入、接続している。更に、節点ＳＬ２と高電源電位ＶＤＤの間に書き込みイネーブル信号ＷＥをゲート入力とするトランジスタＮ１７を挿入、接続している。本低電位切換え部は、第５の実施例（図１９Ａ）における低電位切換え部にトランジスタＮ１７が付加されて成る。付加されたトランジスタＮ１７は書き込み時にはオンされ、節点ＳＬ２の電位を低電位Ｖｓｓｍまで引き上げる。
一方、図２２Ａの低電位切換え部は、節点ＳＬ２と接地電位ＧＮＤの間にプリチャージ信号ＰＣをゲート入力とするトランジスタＮ１５とダイオード接続されたトランジスタＮ１６とを挿入、接続している。更に、節点ＳＬ２と高電源電位ＶＤＤの間に反転書き込みイネーブル信号ＷＥＢをゲート入力とするトランジスタＰ１７を挿入、接続している。本低電位切換え部は第５の実施例（図１９Ａ）における低電位切換え部にトランジスタＰ１７が付加されて成る。付加されたトランジスタＮ１７は書き込み時にはオンされ、節点ＳＬ２の電位を低電位Ｖｓｓｍまで引き上げる。
節点ＳＬ２の電位は図２１Ａに示す構成では、トランジスタＮ１５とトランジスタＮ１７の抵抗分割比となるため、トランジスタＮ１５とトランジスタＮ１７とを調整することにより目的に応じて適切な低電位Ｖｓｓｍの値を設定することも可能である。図２２Ａに示す構成ではトランジスタＮ１５とトランジスタＰ１７の抵抗分割比となる。図２１Ａ、図２２Ａに示す構成では、トランジスタＮ１７またはトランジスタＰ１７を追加することにより節点ＳＬ２の電位を強制的に引き上げることができる。このため、複数のメモリセルに対して当該低電位切換え部を共通に用いる場合には特に制御性が安定するという効果が得られる。
図２１Ａ、図２２Ａに示すような構成とすることで、ＳＲＡＭセルの節点ＳＬ２の電位をデータ保持状態、書き込み動作時には低電位Ｖｓｓｍとし、読み出し動作時には接地電位としている。またそれぞれに示す動作波形に従って動作することは簡単に理解できるために、その説明は省略する。
本実施例においては、ＳＲＡＭセルの節点ＳＬ２と接地電位との間に、低電位切換え部を設けている。低電位切換え部により、節点ＳＬ２の電位を読み出し時には接地電位とし、書き込み・保持状態においては低電位Ｖｓｓｍとすることで、データ保持状態におけるリーク電流の削減と、書き込み時の動作マージンの拡大が可能となる。
［第７の実施例］
第７の実施例として、図２３Ａ、図２３Ｂを参照して説明する。第７の実施例においては、低電位切換え部によりＳＲＡＭセルの節点ＳＬ３を読み出し動作時・データ保持時には接地電位ＧＮＤに、書き込み動作時には節点ＳＬ３と低電源電位との接続を切り離しフローティングとすることで書き込み時の動作マージンを拡大する。図２３Ａに回路を示し、図２３Ｂに読み出し（図の左側）、書き込み（図の右側）における信号の動作波形図を示す。
図２３Ａに示す回路構成は７個のトランジスタから成るＳＲＡＭの低電源電位側はトランジスタＮ１のソースが節点ＳＬ３に接続され、節点ＳＬ３と接地電位ＧＮＤ間に低電位切換え部であるトランジスタＮ１５が挿入、接続されている。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ３、接地電位ＧＮＤ、反転書き込みイネーブル信号ＷＥＢに接続されている。
図２３Ｂの動作波形について説明する。読み出し時（図の左側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは低電位“０”のまま、反転書き込みイネーブル信号ＷＥＢは高電位“１”に設定される。反転書き込みイネーブル信号ＷＥＢは高電位“１”のままであり、トランジスタＮ１５はオンであり、節点ＳＬ３は接地電位ＧＮＤとなる。
書き込み時（図の右側）には、反転ワード線信号ＷＬＢは低電位“０”、読み出しワード線信号ＲＷＬは高電位“１”、書き込みワード線信号ＷＷＬは高電位“１”、反転書き込みイネーブル信号ＷＥＢは低電位“０”に設定される。反転書き込みイネーブル信号ＷＥＢは低電位“０”となるため、トランジスタＮ１５はオフとなり、節点ＳＬ３は低電位“０”のままフローティングとなる。このフローティング状態において、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”の状態から反対の記憶ノードＶ１に“１”、記憶ノードＶ２に“０”を書き込む場合を説明する。
記憶ノードＶ１はアクセストランジスタＮ３を介して低電位“０”から、読み出しビット線ＲＢＬの高電位“１”へ、その電位を引き上げられようとするが、オンしているドライブトランジスタＮ１によって、記憶ノードＶ１は一定電位以上に上昇しない。しかしながら、トランジスタＮ１５はオフとなり、節点ＳＬ３は低電位“０”のままフローティングとなっており、節点ＳＬ３の電位は、読み出しビット線ＲＢＬから流れ込む電流によって、次第に接地電位ＧＮＤから上昇する。記憶ノードＶ１も同様に上昇することで、負荷トランジスタＰ２とドライブトランジスタＮ１のゲート／ソース間の電圧がともに小さく、駆動能力も小さくなっている。したがって、記憶ノードＶ１を“０”→“１”、記憶ノードＶ２を“１”→“０”に反転させ易くなり、動作マージンは拡大される。書き込み終了時にはドライブトランジスタＮ１のゲートは“０”レベルであり、完全なオフとなり、その後節点ＳＬ３はトランジスタＮ１５により、接地電位に戻る。
また、逆に記憶ノードＶ１に“０”、記憶ノードＶ２に“１”を書き込む場合には、ドライブトランジスタＮ１のゲート電圧は“０”から“１”に上昇し、ドレイン電圧は１”から“０”に低下する。このとき、節点ＳＬ３の電位は接地電位ＧＮＤからほとんど変動しないで、書き込み動作が行われる。
読み出し／書き込みが行われないデータ保持状態では、反転書き込みイネーブル信号ＷＥＢは高電位“１”に設定されることでトランジスタＮ１５がオンし、節点ＳＬ３の電位は接地電位ＧＮＤとなる。
第７の実施例においては、ＳＲＡＭセルの節点ＳＬ３と接地電位との間に、低電位切換え部を設けている。節点ＳＬ３の電位を、読み出し動作時・データ保持時には接地電位とし、書き込み動作時には節点ＳＬ３を接地電位より切り離しフローティングとする。このように書き込み動作時に節点ＳＬ３を切り離すことによって、書き込み時の動作マージンを拡大できる。
［第８の実施例］
第８の実施例について、図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂを参照して説明する。第８の実施例においては、７個のトランジスタから成るＳＲＡＭセルにおけるドライブトランジスタＮ１のソース節点ＳＬ４と接地電位の間に低電位切換え部を設ける。低電位切換え部によりＳＲＡＭセルの低電源電位を切換え、読み出し時・データ保持時には接地電位とし、書き込み時には低電源電位を接地電位よりも高い低電位Ｖｓｓｍとする。書き込み時に低電源電位を接地電位よりも高くすることによって、書き込み時の動作マージン（ＷＳＮＭ）を拡大させる。図２４Ａ、図２５Ａにそれぞれ回路を示し、図２４Ｂ、図２５Ｂにそれぞれ読み出し、書き込みにおける信号の動作波形を示す。
図２４Ａの低電位切換え部は、トランジスタＮ１５、Ｐ１７から構成される。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ４、接地電位ＧＮＤ、電源ＶＤＤに接続され、トランジスタＰ１７はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ４、電源ＶＤＤ、反転書き込みイネーブル信号ＷＥＢに接続される。
図２４Ｂには読み出し時（図の左側）、書き込み時（図の右側）のそれぞれの信号の動作波形を示す。低電位切換え部のトランジスタＮ１５は常にオン状態であり、節点ＳＬ４を接地電位にしようとする。反転書き込みイネーブル信号ＷＥＢが高電位“１”であるデータ保持・読み出し時にはトランジスタＰ１７はオフ状態であり、節点ＳＬ４の電位は接地電位ＧＮＤとなる。一方、反転書き込みイネーブル信号ＷＥＢが低電位“０”である書き込み時にはトランジスタＰ１７はオン状態となり、節点ＳＬ４の電位はトランジスタＰ１７とトランジスタＮ１５の抵抗分割比で決まる低電位Ｖｓｓｍとなる。
図２５Ａの低電位切換え部は、トランジスタＮ１５、Ｎ１７から構成される。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ４、接地電位ＧＮＤ、電源ＶＤＤに接続され、トランジスタＮ１７はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ４、電源ＶＤＤ、書き込みイネーブル信号ＷＥに接続される。図２５Ｂには読み出し時（図の左側）、書き込み時（図の右側）の信号の動作波形を示す。低電位切換え部のトランジスタＮ１５は常にオン状態であり、節点ＳＬ４を接地電位にしようとする。書き込みイネーブル信号ＷＥが低電位“０”であるデータ保持・読み出し時にはトランジスタＮ１７はオフ状態であり、節点ＳＬ４の電位は接地電位ＧＮＤとなる。一方、書き込みイネーブル信号ＷＥが高電位“１”である書き込み時にはトランジスタＮ１７はオン状態となり、節点ＳＬ３の電位はトランジスタＮ１７とトランジスタＮ１５の抵抗分割比で決まる低電位Ｖｓｓｍとなる。
図２３Ａに示す第７の実施例では、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”の状態から反対の記憶ノードＶ１に“１”、記憶ノードＶ２に“０”を書き込む場合のみ節点ＳＬ３の電位が上昇し、それ以外のケースでは、節点ＳＬ３の電位は接地電位ＧＮＤを保つ。従って、図１６Ａのメモリセルアレイの中で、複数の節点ＳＬ３を１つに纏めた場合、節点ＳＬ３が接地電位ＧＮＤから上昇しない状況もありうる。図２４Ａ、図２５Ａに示す構成では、節点ＳＬ４の電位を書き込みデータに関わらず強制的に引き上げることができる。このため、複数のメモリセルに対して当該低電位切換え部を共通に用いる場合には特に制御性が安定するという効果が得られる。
第８の実施例においては、ＳＲＡＭセルの節点ＳＬ４と接地電位との間に、低電位切換え部を設けている。節点ＳＬ４の電位を低電位切換え部によりＳＲＡＭセルの低電源電位を読み出し動作時・データ保持時には接地電位とし、書き込み動作時には低電源電位を接地電位よりも高い低電位Ｖｓｓｍとする。書き込み動作時には低電源電位を接地電位よりも高くすることによって、書き込み時の動作マージン（ＷＳＮＭ）を拡大できる。
なお、第５〜第８の実施例においては、トランジスタＮ１５をトランジスタＮ１、トランジスタＮ３の少なくとも４倍程度大きい設計とすることで節点の低電位が過度に上昇するという可能性を低減することができ、より一層上記動作の安定性を高めることが可能である。
［第９の実施例］
図２６Ａ、図２６Ｂを参照して第９の実施例を説明する。第９の実施例においては、７個のトランジスタから成るＳＲＡＭセルの高電源電位を動作状態に応じて切換えるため負荷トランジスタＰ１，Ｐ２のソース節点ＶＤＤ２と電源ＶＤＤの間に高電位切換え部を設ける。高電位切換え部によるＳＲＡＭセルの節点ＶＤＤ２の電位切換えは、読み出し動作時・データ保持時には節点ＶＤＤ２を電源ＶＤＤに接続し、書き込み動作時には節点ＶＤＤ２を電源ＶＤＤから切り離してフローティングとすることで実現される。書き込み動作時に高電源側をフローティングとすることで、書き込み動作時の動作マージン（ＷＳＮＭ）を拡大させる。図２６Ａは回路図を示し、図２６Ｂは読み出し動作、書き込み動作における信号の動作波形を示す。
図２６Ａの高電位切換え部は、ＰＭＯＳトランジスタＰ１５から構成される。トランジスタＰ１５はドレイン、ソース、ゲートをそれぞれ、節点ＶＤＤ２、電源ＶＤＤ、書き込みイネーブル信号ＷＥに接続される。図２６Ｂは読み出し動作時（図の左側）、書き込み動作時（図の右側）のそれぞれの信号の動作波形を示す。高電位切換え部のトランジスタＰ１５は、書き込みイネーブル信号ＷＥによって制御される。書き込みイネーブル信号ＷＥが低電位“０”であるデータ保持・読み出し動作時にはトランジスタＰ１５はオン状態であり、節点ＶＤＤ２の電位は電源ＶＤＤとなる。これにより、通常の７個のトランジスタから成るＳＲＡＭセルによるデータ保持・読み出しが行われる。一方、書き込みイネーブル信号ＷＥが高電位“１”である書き込み動作時にはトランジスタＰ１５はオフ状態となり、節点ＶＤＤ２は電源ＶＤＤから切り離された状態になる。
節点ＶＤＤ２は電源ＶＤＤから切り離された状態における書き込み動作を、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”の状態から反対の記憶ノードＶ１に“１”、記憶ノードＶ２に“０”を書き込む場合を例として説明する。
記憶ノードＶ２はアクセストランジスタＮ４を介して高電位“１”から、書き込みビット線ＷＢＬの低電位“０”へ、その電位が引き下げられようとするが、オンしている負荷トランジスタＰ２を介して、節点ＶＤＤ２より記憶ノードＶ２へ電流が供給されるため、記憶ノードＶ２は一定電位以下には低下しない。しかしながら、トランジスタＰ１５はオフとなり、節点ＶＤＤ２は高電位“１”のままフローティングとなっており、節点ＶＤＤ２の電位は、書き込みビット線ＷＢＬに放電されることで、次第に電源電位ＶＤＤから低下する。記憶ノードＶ２も同様に低下することで、負荷トランジスタＰ２とドライブトランジスタＮ１のゲート／ソース間の電圧がともに小さく、駆動能力も小さくなっている。したがって、記憶ノードＶ１を“０”→“１”、記憶ノードＶ２を“１”→“０”に反転させ易くなり、動作マージンは拡大される。書き込み動作終了時には負荷トランジスタＰ２のゲートは“１”レベルであり、完全なオフとなり、その後節点ＶＤＤ２はトランジスタＰ１５により、電源電位に復帰する。
また、逆に記憶ノードＶ１に“０”、記憶ノードＶ２に“１”を書き込む場合には、保持制御トランジスタＮ５がオフ、ドライブトランジスタＮ２による記憶ノードＶ２の電流パスがないことから、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”を書き込むことができる。
第９の実施例においては、ＳＲＡＭセルの節点ＶＤＤ２と電源ＶＤＤとの間に、高電位切換え部を設けている。節点ＶＤＤ２の電位切換えを行うために、高電位切換え部は読み出し動作時・データ保持時には節点ＶＤＤ２を電源ＶＤＤに接続し、書き込み動作時には節点ＶＤＤ２を電源ＶＤＤから切り離す。節点ＶＤＤ２を電源ＶＤＤから切り離すことで、書き込み動作時の動作マージン（ＷＳＮＭ）を拡大させることができる。
［第１０の実施例］
図２７Ａ、図２７Ｂを参照して第１０の実施例を説明する。第１０の実施例においては、７個のトランジスタから成るＳＲＡＭセルの負荷トランジスタＰ１，Ｐ２のソース節点ＶＤＤ２と電源ＶＤＤの間に高電位切換え部を設けるとともに、ドライブトランジスタＮ１，Ｎ２のソース節点ＳＬ１と接地電位ＧＮＤとの間に低電位切換え部を設けている。ＳＲＡＭセルの節点ＶＤＤ２の電位を切換えるために、高電位切換え部は読み出し動作時・データ保持時には節点ＶＤＤ２を電源ＶＤＤに接続し、書き込み動作時には節点ＶＤＤ２を電源ＶＤＤから切り離してフローティングとする。ＳＲＡＭセルの節点ＳＬ１の電位を切換えるために、低電位切換え部は、データ保持時には節点ＳＬ１を低電位Ｖｓｓｍとし、読み出し動作時・書き込み動作時には節点ＳＬ１を接地電位ＧＮＤとする。
高電位切換え部と低電位切換え部との２つを備えることで、書き込み動作時の動作マージン（ＷＳＮＭ）を拡大でき、データ保持時のリーク電流を削減することができる。図２７Ａは回路図を示し、図２７Ｂは読み出し動作、書き込み動作における信号の動作波形を示す。
図２７Ａの高電位切換え部は第９の実施例（図２６Ａ）と同一であり、トランジスタＰ１５から構成される。トランジスタＰ１５はドレイン、ソース、ゲートをそれぞれ、節点ＶＤＤ２、電源ＶＤＤ、書き込みイネーブル信号ＷＥに接続される。低電位切換え部は第５の実施例（図１９Ａ）と同一であり、トランジスタＮ１５，Ｎ１６から構成される。トランジスタＮ１５はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ１、接地電位ＧＮＤ、プリチャージ信号ＰＣに接続されている。トランジスタＮ１６はドレイン、ソース、ゲートがそれぞれ、節点ＳＬ１、接地電位ＧＮＤ、節点ＳＬ１に接続され、ダイオード接続されている。
図２７Ｂは読み出し動作時（図の左側）、書き込み動作時（図の右側）のそれぞれの信号の動作波形を示す。高電位切換え部及び低電位切換え部の動作は第９、第５のそれぞれの実施例に記載したとおりである。読み出し動作時には、書き込みイネーブル信号ＷＥは低電位“０”であり、節点ＶＤＤ２は電源ＶＤＤに接続される。一方、プリチャージ信号ＰＣは高電位“１”であり、節点ＳＬ１は接地電位ＧＮＤに接続される。したがって、電源ＶＤＤと接地電位ＧＮＤとに接続された７個のトランジスタから成るＳＲＡＭセルの読み出し動作が行われる。
書き込み動作時には、書き込みイネーブル信号ＷＥの高電位“１”により節点ＶＤＤ２は電源ＶＤＤから切り離され、プリチャージ信号ＰＣの高電位“１”により節点ＳＬ１は接地電位ＧＮＤとなる。したがって、節点ＶＤＤ２は電源ＶＤＤから切り離され、低電源電位は接地電位ＧＮＤに接続された７個のトランジスタとして第９の実施例に記載した読み出し動作が行われる。したがって、書き込み動作時の動作マージン（ＷＳＮＭ）は大きくなる。
データ保持状態においては、書き込みイネーブル信号ＷＥの低電位“０”により節点ＶＤＤ２は電源ＶＤＤとなり、プリチャージ信号ＰＣの高電位“１”により、節点ＳＬ１は接地電位ＧＮＤよりも高い低電位Ｖｓｓｍに接続される。したがって、節点ＳＬ１が低電位Ｖｓｓｍとなることから、第５の実施例（図１９Ａ）と同様にリーク電流が削減できる。
第１０の実施例においては、高電位切換え部と低電位切換え部とを備え、ＳＲＡＭセルの高電源電位及び低電源電位を切換える。読み出し動作時にはＳＲＡＭセルの高電源電位を電源ＶＤＤとし、低電源電位を接地電位ＧＮＤとする。書き込み動作時にはＳＲＡＭセルの高電源電位を電源ＶＤＤから切り離し、低電源電位を接地電位ＧＮＤとする。データ保持時にはＳＲＡＭセルの高電源電位を電源ＶＤＤとし、低電源電位を低電位Ｖｓｓｍとする。このような構成とすることで書き込み動作時には動作マージンを拡大し、データ保持時にはリーク電流を削減できる。
［第１１の実施例］
図２８Ａ、図２８Ｂ、図２９Ａ、図２９Ｂを参照して第１１の実施例を説明する。第１１の実施例においては、半導体記憶装置におけるレイアウトとして、ＳＲＡＭセルと電位切換え部を含む複数セルアレイのレイアウトを考慮している。図２８Ａに７個のトランジスタから成るＳＲＡＭセルのレイアウトを示し、図２８Ｂには４つのＳＲＡＭセルと低電位切換え部としてのトランジスタＮ１５とのレイアウトを示す。図２９Ａは、７個のトランジスタから成るＳＲＡＭセルのレイアウトを示し、図２９Ｂには４つのＳＲＡＭセルと高電位切換え部としてのトランジスタＰ１５とのレイアウトを示す。
図２８Ａは、本発明に使用される７個のトランジスタから成るＳＲＡＭセルのレイアウトを示す。７個のトランジスタのＳＲＡＭセルはＣＭＯＳで構成され、ＰＭＯＳトランジスタ２個と、ＮＭＯＳトランジスタ５個で構成される。ＳＲＡＭセル中央部のＮｗｅｌｌ領域に、ＰＭＯＳである負荷トランジスタＰ１，Ｐ２を配置する。右側のＰｗｅｌｌ領域に読み出しビット線側のＮＭＯＳトランジスタＮ１，Ｎ３を配置する。左側のＰｗｅｌｌ領域に書き込みビット線側のＮＭＯＳトランジスタＮ２、Ｎ４，Ｎ５を配置する。書き込みビット線側のトランジスタ数が多いため、図に示すようにＬ字形のレイアウトとなる。ＳＲＡＭセルの境界においては隣接するＳＲＡＭセルと共有接続できるように電源ＶＤＤ、接地電位ＧＮＤ，読み出しビット線ＲＢＬ，書き込みビット線ＷＢＬとなる拡散層で形成する。
図２８Ｂのレイアウトにおいては、Ｌ字形のＳＲＡＭセルをミラー反転させた４つのＳＲＡＭセルと、その中央部に本発明の低電位切換え部のトランジスタＮ１５が配置されている。ＳＲＡＭセルをミラー反転させた場合には中央部のスペースには電源ＶＤＤ、接地電位ＧＮＤに拡散層が形成できる構造となる。低電位切換え部のトランジスタのうち、駆動能力が要求されるトランジスタをこれらの中央部のスペースに配置する。トランジスタＮ１５は駆動能力が要求されることから２個配置する。４個のＳＲＡＭセルの中央部の電源用の拡散層を節点ＳＬ１（またはＳＬ２，ＳＬ３、ＳＬ４）とし、トランジスタＮ１５を形成し、さらに共通の接地電位ＧＮＤを形成する。
図２９ＡはＳＲＡＭセルを示す。図２９Ｂのレイアウトにおいては、Ｌ字形のＳＲＡＭセルをミラー反転させた４つのＳＲＡＭセルと、高電位切換え部のＰＭＯＳトランジスタＰ１５を４個配置している。４個のＳＲＡＭセルの中央部の電源用の拡散層を節点ＶＤＤ２とし、トランジスタＰ１５を形成し、さらに共通の電源ＶＤＤを形成する。また、第１０の実施例のように低電位切換え部と高電位切換え部をともに採用する場合には、高電位切換え部のトランジスタと低電位切換え部のトランジスタをともに配置してもよい。
本実施例においては、７個のトランジスタで構成されたＳＲＡＭセルをＬ字形セル構成とし、さらにこれらをミラー反転したセルアレイの中央部のスペースに電位切換え部のトランジスタを配置することで、スペース効率のよいレイアウトができ、安価な半導体記憶装置が得られる。
以上、本発明を複数の実施例に基づき具体的に説明したが、複数の実施例におけるどの実施例を組み合わせることも可能である。例えば、第１の実施例と第５の実施例を組み合わせた場合には読み出し動作時の安定性が向上すると共にリーク電流の削減が可能となる。また、本発明者の先願（特願２００３−３６５４３６、ＰＣＴ／ＪＰ２００４−０１４０３５）に記載のどの構成と組み合わせることも可能である。例えば、上記先願に記載されたセンスアンプやメモリセルのレイアウト等を本発明の構成に用いることが可能である。
本発明は前記の実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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