(57)【特許請求の範囲】
【請求項１】
半導体基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート長が所定長以下のゲート電極と、ゲート電極及びゲート絶縁膜下の半導体基板に形成した第一導電型のチャネル領域と、チャネル領域に接続したソース電極及びドレイン電極と、チャネル領域及びソース電極及びドレイン電極の底部と接触する基板領域と、を有し、
前記ソース電極及びドレイン電極のうち、少なくともソース電極は、金属または金属と半導体との化合物からなり、前記チャネル領域に存在する多数キャリアにとって障壁となるショットキー接触を形成し、
チャネル領域のうち少なくともソース電極近傍のソース近傍領域において、正味の不純物濃度ＮＣＨが、同領域の半導体のエネルギーギャップＥＧと、同領域の真性キャリア密度ｎｉと、前記ショットキー接触におけるショットキー障壁高さφＢ０と、素電荷量ｑと、ボルツマン定数ｋと、絶対温度Ｔとに対して、
【数１】
0005108408.tif 000007
の関係を満たす、第一の濃度となることを特徴とする半導体装置。
【請求項２】
前記ゲート長が３００ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース近傍領域の不純物濃度は第一の濃度であり、ソース近傍領域以外のチャネル領域の不純物濃度は第一の濃度とは異なる第二の濃度であることを特徴とする、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第二の濃度は、第一の濃度以上、５×１０１９ｃｍ−３以下であることを特徴とする、請求項３に記載の半導体装置
【請求項５】
前記基板領域は、前記第一導電型の半導体であり、正味の不純物濃度が１×１０１０ｃｍ−３以上、５×１０１９ｃｍ−３以下であることを特徴とする、請求項１又は請求項２に記載の半導体装置。
【請求項６】
前記基板領域は、シリコン酸化膜であることを特徴とする、請求項１又は請求項２に記載の半導体装置。
【請求項７】
半導体基板に前記ソース電極近傍領域が前記第一の濃度となる第一導電型のチャネル領域を形成する第一の工程と、
半導体基板上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上にゲート電極を形成する工程と、
ゲート電極の両端の半導体基板に、チャネル領域に対しショットキー接触を為す、ソース及びドレイン電極を形成する第二の工程と、
を含む、請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第一の工程は、
正味の不純物濃度が第一の濃度となる第一導電型の半導体基板を製造する工程、
または、不純物濃度が第一の濃度より高い第一導電型の半導体基板に対して、第二導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程、
または、第二導電型の半導体基板に第一導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程、
または、エピタキシャル技術を用いて、半導体基板上に第一の濃度となる第一導電型のチャネル領域を形成する工程の、
何れかの工程である、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第一の工程は、
請求項８に記載の何れかの工程の後に、チャネル領域において、ソース電極からドレイン電極方向に向けて、不純物濃度が第一の濃度から第一の濃度より高い濃度となる不純物分布を形成する第三の工程を施す、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第二の工程は、
半導体基板表面を清浄化及び露出する工程と、
物理気相成長（ＰＶＤ）法を用いて、Ｅｒ、Ｙｂ、Ｐｔ、Ｉｒ、Ｐｂ、Ｎｉ、Ｃｏ、Ｔｉ、Ｗの群から選択される一の、または複数の金属を堆積する工程と、
１５０℃以上６００℃以下で熱処理する工程と、
を順次為す、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第三の工程は、
ゲート電極を形成する領域に矩形型構造物を形成し、
イオン注入技術を用い、イオンビームの入射角を半導体基板に垂直な方向から、ゲート電極のゲート長方向のドレイン電極側へ傾けた条件で、不純物を注入することで為される、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記矩形型構造物の基端部におけるソース電極側近傍へ入射する前記イオンビームを前記矩形型構造物により遮蔽する、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、半導体基板中のチャネル領域に対して、ソース及びドレイン電極がショットキー接触を為すＭＩＳＦＥＴに関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor  Field Effect Transistor）の短チャネル効果抑制と、ソース及びドレイン電極の寄生抵抗低減による駆動能力の向上を目的に、ソース及びドレイン領域の全体に高融点金属や貴金属などの金属と半導体との化合物からなる金属電極を適用し、半導体基板に対しショットキー接合を形成したＳＳＤ−ＭＩＳＦＥＴ（Ｓｃｈｏｔｔｋｙ−Ｓｏｕｒｃｅ／Ｄｒａｉｎ−ＭＩＳＦＥＴ）構造が提案されている。
【０００３】
ＳＳＤ−ＭＩＳＦＥＴにおいて、ＯＮ状態におけるドレイン電流の向上と、ＯＦＦ状態における金属電極からのリーク電流を低減するため、ショットキー接合におけるポテンシャル障壁（ショットキー障壁）を、ＯＮ状態ではＭＩＳＦＥＴのドレイン電流となるチャネル少数キャリアに対し低く、ＯＦＦ状態では半導体基板の多数キャリアに対して高くなるような、材料を選択する必要がある。これは、金属電極のフェルミ準位をＮ型ＭＩＳＦＥＴには伝導帯近傍、Ｐ型ＭＩＳＦＥＴには価電子帯に近い材料を用いることで可能となる。
【０００４】
上記の特徴を持つ例が、特許文献１に記載されている。具体的には、半導体基板として、Ｓｉ結晶を用い、金属電極にはＮ型ＭＩＳＦＥＴではＥｒシリサイドやＹｂシリサイド、Ｐ型ＭＩＳＦＥＴではＰｔシリサイドやＩｒシリサイドが形成されている。さらに、チャネル部の不純物プロファイルをレトログレード型とすることで、寄生バイポーラ効果を軽減させた内容が記載されている。
【０００５】
特許文献２には、特許文献１と同様の金属材料が用いられているが、金属材料を直接チャネル領域と接触させず、それらの間にチャネル領域とは異なる導電型の半導体からなるエクステンション領域を設けることで、少数キャリアの注入効率を上げ、ドレイン電流を向上させる内容が記載されている。
【特許文献１】特表２００３−５１７２１０号公報
【特許文献２】特表２００６−２７８８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、背景技術は、微細なＳＳＤ−ＭＩＳＦＥＴの形成において、ドレイン電流低下と、サブスレショルド特性の劣化の問題に対処することが難しい。
【０００７】
発明者らの調査によると、特許文献２に記載の背景技術は、エクステンション層の抵抗と金属電極とエクステンション層の界面抵抗の影響で、ＳＤＤ−ＭＩＳＦＥＴの長所といえる寄生抵抗の低減に対して、効果が弱いことを確認した。特に、微細なＭＩＳＦＥＴでは、エクステンション層の薄膜化による抵抗増加だけでなく、金属電極とエクステンション層の接触面積が狭まることによる寄生抵抗の増大が問題となる。
【０００８】
特許文献２に記載の背景技術は、特に短チャネル効果抑制のためにチャネル不純物濃度を高めたとき、サブスレショルド特性の急峻性が劣化する問題に対処することが難しい。
【０００９】
発明者は、このサブスレショルド特性の問題が、チャネル端のバンド構造が金属電極によりピン（固定）される物理現象が原因で発生することを明らかとした。以下、この現象を第一の物理現象と呼び、図１及び図２を元に、ＳＳＤ−ＭＩＳＦＥＴにおいて第一の物理現象が顕在化した状態を説明する。
【００１０】
図１に背景技術に基づくＳＳＤ−ＭＩＳＦＥＴの断面図を示す。図２は図１のＡ−Ａ’で示した位置、つまり、ゲート絶縁膜直下のソース電極（金属電極）からチャネル領域までのバンド構造を示している。以下ではＮ型トランジスタを例として示すが、Ｐ型であっても極性を反転させれば同様である。ゲート電圧は図２（ａ）ではフラットバンド電圧（ＶＦＢ）、図２（ｂ）ではフラットバンド電圧以上且つしきい値電圧以下で、シリサイド近傍のＳｉ基板のバンドがフラットになるクリティカル電圧(ＶＣ)、図２（ｃ）ではチャネル内部が反転するしきい値電圧に近い電圧が印加された場合のバンド構造である。
【００１１】
図２（ａ）や図２（ｂ）の様に、ゲート電圧がフラットバンド電圧からクリティカル電圧までの場合、表面ポテンシャルψＳはゲート電圧の高まりと共に増加する。しかし、クリティカル電圧以上になると、図２（ｃ）の様にチャネル内部の表面ポテンシャルは反転状態の表面ポテンシャルψＳＴＨに到達するものの、チャネル端では表面ポテンシャルが増加せず、ψＳＣで固定されている。原因は、金属電極がチャネル端のバンド構造をピンする現象に起因している。これがＳＳＤ−ＭＩＳＦＥＴにおいて、第一の物理現象が顕在化した状態である。
【００１２】
なお、ψＳＣは金属／半導体のショットキー接触において、金属と半導体のフェルミ準位の違いから半導体側に延びる無バイアス状態の拡散電位と等価である。よって、ψＳＣは主に金属と半導体とのフェルミ準位差と半導体中の不純物濃度によって決定される（後述）。
【００１３】
以下、第一の物理現象が顕在化した場合、サブスレショルド特性の急峻性が失われる理由を述べる。
【００１４】
ゲート電圧がしきい値電圧以下の領域で流れるサブスレショルド領域のドレイン電流は、均一なチャネル不純物分布を仮定した場合、以下の理論式で記述できる。
【００１５】
【数１】
0005108408.tif 000002
ただし、ｑは素電荷量、Ａは電流の断面積、Ｄｎは電子の拡散係数、Ｌはチャネル長、ｎ（０）とｎ（Ｌ）はそれぞれソース側、及びドレイン側のチャネル端の電子（少数キャリア）濃度である。
【００１６】
ソース側、及びドレイン側のチャネル端電子濃度ｎ（０）は理論的にチャネル端の表面ポテンシャルψＳに対し、それぞれ以下の式で記述される。
【数２】
0005108408.tif 000003
【００１７】
【数３】
0005108408.tif 000004
ただし、ｎｐ０は熱定常状態における半導体基板（ここではＮ型ＭＩＳＦＥＴを想定しているため、Ｐ型半導体基板）の少数キャリア（電子）濃度、ＶＤはドレイン電圧、ｋはボルツマン係数、Ｔは絶対温度である。
【００１８】
第一の物理現象が顕在化した場合、ゲート電圧を印加してもチャネル端の表面ポテンシャルがψＳＣで固定される。そのため、式２及び式３より、ゲート電圧を印加してもチャネル端の電子濃度の増加が抑制される。その結果、式１で記述されるサブスレショルド領域の電流増加が抑制されることにより急峻性が失われる。
【００１９】
以上のように、背景技術には以下の半導体装置の性能に係る課題が残されている。
（１）寄生抵抗の増大
（２）サブスレショルド特性の劣化
本発明の目的は、上記のような性能劣化を低減した、半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、請求項１に記載の発明は、半導体基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート長が所定長以下のゲート電極と、ゲート電極及びゲート絶縁膜下の半導体基板に形成した第一導電型のチャネル領域と、チャネル領域に接続したソース電極及びドレイン電極と、チャネル領域及びソース電極及びドレイン電極の底部と接触する基板領域と、を有し、前記ソース電極及びドレイン電極のうち、少なくともソース電極は、金属または金属と半導体との化合物からなり、前記チャネル領域に存在する多数キャリアにとって障壁となるショットキー接触を形成し、チャネル領域のうち少なくともソース電極近傍のソース近傍領域において、正味の不純物濃度ＮＣＨが、同領域の半導体のエネルギーギャップＥＧと、同領域の真性キャリア密度ｎｉと、前記ショットキー接触におけるショットキー障壁高さφＢ０と、素電荷量ｑと、ボルツマン定数ｋと、絶対温度Ｔとに対して、
【数４】
0005108408.tif 000005
の関係を満たす、第一の濃度となることを特徴とする。
【００２１】
また、請求項２に記載の発明は、前記ゲート長が３００ｎｍ以下であることを特徴とする。
【００２２】
また、請求項３に記載の発明は、前記ソース近傍領域の不純物濃度は第一の濃度であり、ソース近傍領域以外のチャネル領域の不純物濃度は第一の濃度とは異なる第二の濃度であることを特徴とする。
【００２３】
また、請求項４に記載の発明は、前記第二の濃度は、第一の濃度以上、５×１０１９ｃｍ−３以下であることを特徴とする。
【００２４】
また、請求項５に記載の発明は、前記基板領域は、前記第一導電型の半導体であり、正味の不純物濃度が１×１０１０ｃｍ−３以上、５×１０１９ｃｍ−３以下であることを特徴とする。
【００２５】
また、請求項６に記載の発明は、前記基板領域は、シリコン酸化膜であることを特徴とする。
【００２６】
また、請求項７に記載の発明は、半導体基板に前記ソース電極近傍領域が前記第一の濃度となる第一導電型のチャネル領域を形成する第一の工程と、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両端の半導体基板に、チャネル領域に対しショットキー接触を為す、ソース及びドレイン電極を形成する第二の工程と、を含む。
【００２７】
また、請求項８に記載の発明は、前記第一の工程は、正味の不純物濃度が第一の濃度となる第一導電型の半導体基板を製造する工程、または、不純物濃度が第一の濃度より高い第一導電型の半導体基板に対して、第二導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程、または、第二導電型の半導体基板に第一導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程、または、エピタキシャル技術を用いて、半導体基板上に第一の濃度となる第一導電型のチャネル領域を形成する工程の、何れかの工程である。
【００２８】
また、請求項９に記載の発明は、前記第一の工程は、請求項７に記載の何れかの工程の後に、チャネル領域において、ソース電極からドレイン電極方向に向けて、不純物濃度が第一の濃度から第一の濃度より高い濃度となる不純物分布を形成する第三の工程を施す。
【００２９】
また、請求項１０に記載の発明は、前記第二の工程は、半導体基板表面を清浄化及び露出する工程と、物理気相成長（ＰＶＤ）法を用いて、Ｅｒ、Ｙｂ、Ｐｔ、Ｉｒ、Ｐｂ、Ｎｉ、Ｃｏ、Ｔｉ、Ｗの群から選択される一の、または複数の金属を堆積する工程と、１５０℃以上６００℃以下で熱処理する工程と、
を順次為す。
【００３０】
また、請求項１１に記載の発明は、前記第三の工程は、ゲート電極を形成する領域に矩形型構造物を形成し、イオン注入技術を用い、イオンビームの入射角を半導体基板に垂直な方向から、ゲート電極のゲート長方向のドレイン電極側へ傾けた条件で、不純物を注入することで為される。
【００３１】
また、請求項１２に記載の発明は、前記矩形型構造物の基端部におけるソース電極側近傍へ入射する前記イオンビームを前記矩形型構造物により遮蔽する。
【発明の効果】
【００３２】
本発明によれば、急峻なサブスレショルド特性を維持し、ＯＮ状態においてドレイン電流の劣化を軽減した、高速動作のＭＩＳＦＥＴ半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明の最良の実施形態について詳細に説明する。
【００３４】
図３は本発明に係る実施の最良の形態であるＳＳＤ−ＭＩＳＦＥＴ（半導体装置）を示す断面図である。このＳＳＤ−ＭＩＳＦＥＴは、図３に示すように、Ｓｉ基板（半導体基板）１と、このＳｉ基板１に形成されたトレンチ型の素子分離領域２と、Ｓｉ基板１の上方における素子分離領域２間に形成されたゲート絶縁膜３と、このゲート絶縁膜３の直上に形成されたゲート電極４と、このゲート電極４及びゲート絶縁膜３の外周に形成された側壁膜５と、ゲート絶縁膜３の下部における両側に形成されたソース電極８ａまたはドレイン電極８ｂである金属電極８と、ゲート電極４と側壁膜５とを覆うように形成された層間絶縁膜９と、金属電極８に接続された配線／コンタクト１０と、ゲート絶縁膜３の下方かつ金属電極８間に形成された第一導電型のチャネル領域１１と、このチャネル領域１１及びソース電極８ａ及びドレイン電極８ｂの底部と接触するように半導体基板１に形成された基板領域１２と、を備える。後述するように、このチャネル領域１１における不純物の濃度または濃度分布が従来と異なる。
【００３５】
この濃度に関して、本発明に係る半導体装置は、チャネル領域１１のうち少なくともソース電極８ａ近傍のソース近傍領域において、正味の不純物濃度ＮＣＨが、同領域の半導体のエネルギーギャップＥＧと、同領域の真性キャリア密度ｎｉと、前記ショットキー接触におけるショットキー障壁高さφＢ０と、素電荷量ｑと、ボルツマン定数ｋと、絶対温度Ｔとに対して、
【００３６】
【数５】
0005108408.tif 000006
の関係を満たす第一の濃度となるように構成されている。以下、式４の関係を満たす不純物濃度を、有効不純物濃度と呼ぶ。
【００３７】
（ＭＩＳＦＥＴの導電型）
本発明の実施の最良の形態による半導体装置は、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの両方の導電型の半導体装置の製造が可能である。Ｎ型、またはＰ型の違いは、背景技術と同様である。例えば、Ｓｉ基板の例では、半導体基板１もしくはウェル領域及びチャネル領域１１の不純物として、Ｎ型ＭＩＳＦＥＴの場合は、Ｂ，Ａｌ，Ｉｎ，Ｇａ等のアクセプター型、Ｐ型ＭＩＳＦＥＴの場合は、Ｐ，Ａｓ，Ｓｂ等のドナー型を導入し、活性化させればよい。また、ゲート電極８は仕事関数をそれぞれの導電型で最適となるように製造すればよい。
【００３８】
（ゲート長）
ゲート電極４は、ゲート絶縁膜３上のゲート長が所定長以下であり、特に、ゲート長が３００ｎｍ以下において寄生抵抗の影響が問題となる微細なＭＩＳＦＥＴに本発明は適している。しかし、本発明は、ゲート長が短い領域にだけに限られず、任意の寸法に適用可能である。
【００３９】
（ソース／ドレイン金属電極）
ソース電極８ａ及びドレイン電極８ｂのうち、少なくともソース電極８ａは、金属または金属と半導体との化合物からなっている。
【００４０】
そして、金属電極８の材料に関しては、Ｎ型ＭＩＳＦＥＴには、金属電極８のフェルミ準位は半導体基板１の真性フェルミ準位以上の範囲で、好ましくは伝導帯に近いかそれ以上とする。同様に、Ｐ型ＭＩＳＦＥＴには、真性フェルミ準位以下の範囲で、好ましくは価電子帯に近いか、それ以下にする。このようにすることにより、チャネル領域１１に存在する多数キャリアにとって障壁となるショットキー接触、すなわち、高いショットキー障壁が形成される。この結果、整流効果が強まりリーク電流が抑制できると、同時に、ＯＮ状態において少数キャリアが感じるポテンシャル障壁を低くすることができるため、寄生抵抗が減少する。
【００４１】
なお、金属電極８の具体的な材料は、半導体基板１にＳｉを用いた例では、Ｎ型ＭＩＳＦＥＴには、ＥｒシリサイドやＹｂシリサイドが好ましい。Ｐ型ＭＩＳＦＥＴには、ＰｔシリサイドやＩｒシリサイドが好ましい。さらに、製造の容易性を考えると、Ｎ型ＭＩＳＦＥＴには、Ｅｒシリサイド、Ｐ型ＭＩＳＦＥＴには、Ｐｔシリサイドが好ましい。このとき、Ｅｒシリサイドの多数キャリア（正孔）に対するショットキー障壁高さは０．８４ｅＶである。一方、Ｐｔシリサイドの多数キャリア（電子）に対するショットキー障壁高さは、０．８８ｅＶである。
【００４２】
さらにまた、Ｐｂ、Ｎｉ、Ｃｏ、Ｔｉ、Ｗでも、Ｅｒ、Ｙｂ、Ｐｔ、Ｉｒ、Ｐｂ、Ｎｉ、Ｃｏ、Ｔｉ、Ｗの群から選択される複数の金属でもよい。
【００４３】
（ソース電極側のチャネル端不純物濃度）
ソース電極８ａ近傍のチャネル領域の不純物濃度は、式４に示した有効不純物濃度の範囲に設定する。有効不純物濃度には濃度の下限は無く、真性半導体であっても発明の効果は維持される。
【００４４】
具体的な有効不純物濃度は、半導体基板１としてエネルギーギャップＥＧが１．１２ｅＶのＳｉ結晶を用いた例では、デバイス動作温度を３００Ｋとし、ショットキー障壁高さは上述の値を用いると、Ｎ型ＭＩＳＦＥＴのＥｒシリサイドでは、６．７×１０１４ｃｍ−３以下のアクセプター不純物となる。Ｐ型ＭＩＳＦＥＴのＰｔシリサイドでは３．１６×１０１５ｃｍ−３以下のドナー不純物となる。
【００４５】
（チャネル不純物分布）
本発明の実施の最良の形態に係る半導体装置において、チャネル領域の不純物分布は、ソース電極８ａ側からドレイン電極８ｂ側に至るチャネル領域１１全体の不純物濃度を、有効不純物濃度に設定してもよい。もしくは、ソース電極８ａ側のチャネル不純物濃度だけを有効不純物濃度とし、その他のチャネル領域１１の不純物濃度は有効不純物濃度より高い値としてもよい。短チャネル効果を抑制する観点では、後者を選択し、さらに、チャネル領域１１以外の基板領域の不純物濃度も高めることが好ましい。
【００４６】
（半導体基板）
本発明の実施の最良の形態に係る半導体装置においては、あらゆる半導体基板に対して効果が得られる。また、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板やＳＧＯＩ（ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板など、積層構造を有する基板や、半導体基板をエッチング加工したＦＩＮ型構造基板に対しても、有効性は失われない。
【００４７】
次に、式４の導出について説明する。
【００４８】
上述した課題の原因は、ソース電極８ａ側のチャネル端の表面ポテンシャルが金属電極８の影響で固定され、ψＳＣ以上増加せず、反転層状態の表面ポテンシャルのψＳＴＨに到達しないことにある。
【００４９】
ところが、発明者らの実験により、上記の問題は、金属電極８によって固定された表面ポテンシャルψＳＣに対し、反転状態となる表面ポテンシャルψＳＴＨが小さい状態、つまり、
ψＳＣ≧ψＳＴＨ
となる条件で回避できることが明らかとなった。
【００５０】
さらに、しきい値電圧条件における表面ポテンシャルψＳＴＨは、フェルミ準位ＥＦと真性フェルミレベルＥｉとの電位差ψBに対し、
ψＳＴＨ=２ψB
となる関係と、ψＢは、ソース電極８ａを為す金属電極８と接するチャネル領域１１の不純物濃度ＮＣＨと真性キャリア密度ｎｉと素電荷量ｑに対し、
ψＢ＝ｋＴ／ｑ×ｌｎ（ＮＣＨ／ｎｉ）
となる関係と、金属電極８によって固定された表面ポテンシャルψＳＣは、金属電極８側から見たショットキー障壁φＢ０と、半導体のエネルギーギャップＥＧとψＢとｑに対し、
ψＳＣ＝φＢ０−（ＥＧ／（２ｑ）−ψＢ）
となる関係とにより、上述の問題を回避することが可能な、ＳＳＤ−ＭＩＳＦＥＴの設計指針となる、式４に示した関係式を導出した。
【００５１】
なお、チャネル領域１１のソース電極１１ａとなる金属電極８と近接するチャネル領域１１だけに有効不純物濃度を適用し、その他の領域のチャネル不純物濃度はそれよりも高く設定しても本発明による効果は得られることも発見した。このような構造では、金属電極８によるソース端バンド構造のピンの影響が無効化されたため、サブスレショルド特性及びＯＮ状態のデバイス特性は、不純物濃度が高い領域の影響を支配的に受けていた。この特徴を利用すると、ＳＳＤ−ＭＩＳＦＥＴのしきい値電圧の設計範囲を広げることが可能となり、微細ＭＩＳＦＥＴにおいても短チャネル効果の抑制が容易となる。
【００５２】
また、本発明に係る半導体装置は、抵抗値が低い金属と半導体の化合物をチャネル領域と直接接触させた構造を有している。そのため、寄生抵抗を低減することが可能となる。      
【００５３】
（第一の実施例）
次に、第一の実施例について説明する。
【００５４】
本発明の第一の実施例では、チャネル領域の不純物分布が、ソース端（ソース近傍領域）では有効不純物濃度（第一の濃度）であるが、ドレイン端（ソース近傍領域以外のチャネル領域）では有効チャネル不純物濃度以上の不純物濃度（第二の濃度）となっていることが特徴である。また、上記の不純物分布形成は、側壁膜５を形成した後に為されたため、側壁膜５やそれ以前のゲート絶縁膜３やゲート電極４の形成などの一般に高温の熱処理が用いられる工程での不純物の拡散の影響を回避できる。
【００５５】
製造方法について図４（ａ）から図４（ｃ）を用いて説明する。
【００５６】
図４（ａ）のように、少なくとも、Ｓｉ基板の表面部分（例えば、表面から深さ方向に１０００ｎｍまでの領域）において、第一導電型の不純物が有効不純物濃度より低いＳｉ基板１を準備し、リソグラフィー技術を用いて素子分離領域をレジスト膜にパターンニングし、垂直性の高いエッチング技術を用いて溝を掘り、溝にシリコン酸化膜を埋め込み、トレンチ型の素子分離領域２を形成する。
【００５７】
次に、図４（ｂ）では、熱酸化法またはラジカル酸化法またはプラズマ酸化法を用いてシリコン酸化膜からなるゲート絶縁膜３を成膜する。シリコン酸化膜以外にも、シリコン酸窒化膜やＨｉｇｈ−ｋ膜を適用してもよい。シリコン酸窒化膜の場合は、上記の酸化プロセスに加えて、プラズマ窒化処理を行い形成する。また、Ｈｉｇｈ−ｋ膜の場合は、上記のシリコン酸化膜もしくはシリコン窒化膜を成膜後、高誘電率物質（例えば、Ｈｆ）を堆積し、熱処理を施すことで形成できる。
【００５８】
続いて、ゲート絶縁膜３上に減圧化学気相成長（ＬＰＣＶＤ）法を用いて、シランガスを原料ガスとして、６５０度以下の条件で、厚さ６０ｎｍ以上（例えば１５０ｎｍ）の多結晶シリコンを成膜する。
【００５９】
次に、多結晶シリコン膜に対し、第２導電型の不純物をイオン注入法で導入する。このとき、ドーズ量は１×１０１４ｃｍ−２以上、２×１０１６ｃｍ−２以下の範囲とする。また、注入エネルギーは、不純物が多結晶シリコン膜を突き抜けてシリコン基板へ到達しない程度のエネルギーとする。
【００６０】
次に、リソグラフィー技術を用いてゲート電極をレジスト膜にパターンニングし、垂直性の高いドライエッチング法を用いて多結晶シリコンをエッチングし、ゲート電極４を形成する（ゲート長は例えば１００ｎｍ）。レジスト膜をＳＰＭ洗浄等で除去した後、多結晶シリコン膜に注入した不純物をＲＴＡ処理により活性化する。その後、ＬＰＣＶＤ法を用いて、Ｓｉ（ＯＣ２Ｈ５）４を原料ガスとして、６５０度の条件で、シリコン酸化膜を２０ｎｍ堆積し、垂直性の高いドライエッチング技術を用いてエッチングすることで、ゲート電極４の側面に側壁膜５を形成する。このようにして、ゲート電極４を形成する領域にゲート絶縁膜３、ゲート電極４及び側壁膜５からなる矩形型構造物を形成する。
【００６１】
続いて、イオン注入のイオンビームの入射角を、半導体基板１に垂直な方向から、ゲート電極４のゲート長方向で、ドレイン電極側に１５度以上で７０度以下傾けた条件で、第一導電型の不純物をイオン注入する。このとき矩形型構造物の基端部におけるソース電極８ａ側近傍へ入射するイオンビームが、矩形型構造物により遮蔽される。注入エネルギーは、注入深さが、ゲート長に対し半分以下となる条件が好ましい（ゲート長１００ｎｍに対して、５０ｎｍ）。
【００６２】
このようにチルト角と注入エネルギーを設定することで、ソース側のチャネル不純物濃度は、ゲート電極がマスクとなるため有効不純物濃度のままであり、一方のドレイン電極側のチャネル不純物濃度は増加するため、図４（ｂ）に示す位置に高濃度領域７と有効不純物領域６が形成される。ドーズ量は１×１０１１ｃｍ−２以上とする。続いて、ＲＴＰ装置またはレーザーアニール装置またはフラッシュランプアニール装置を用いて、不純物が拡散しないような、非常に短時間の活性化アニール処理を施す。
【００６３】
次に、図４（ｃ）では、ソース及びドレインに金属電極８を形成するため、ＡＰＭ洗浄やＤＨＦ洗浄などの前処理を施し、ソース及びドレイン領域において、Ｓｉ基板表面を清浄化し、露出させる。このとき、側壁膜５がエッチングされ完全に除去しないように、側壁膜５の厚さと前処理の時間を調整する。前処理後の側壁膜５の厚さは５ｎｍとなる。
【００６４】
次に、金属膜（例えば、Ｎ型ＭＩＳＦＥＴではＥｒ、Ｐ型ＭＩＳＦＥＴではＰｔ）を物理気相成長（ＰＶＤ）法で、厚さ１０ｎｍ堆積する。必要に応じて、高真空度に保ったまま連続で、ＴｉＮ膜を１０ｎｍ程度スパッタしてもよい。
【００６５】
次に、シリサイド化反応を起こす熱処理（例えば、窒素雰囲気、５００度、５分）を行い、シリサイド膜を形成する。シリサイドはシリコン基板中にほぼ等方的に成長するが、シリサイドの厚さは、上述の注入深さ（例では、５０ｎｍ）より可能な限り薄くすることで高濃度領域７を厚く残すことができ、短チャネル効果抑制の観点で好ましい。また、側壁膜５の厚さ（例では５ｎｍ）より厚いことで、ゲート電極とオフセットすることが無くなり寄生抵抗低減の観点で好ましい。
【００６６】
その後、未反応の余剰金属物を酸洗浄（Ｐｔに対して王水、エルビウムに対してＮＨＯ３）で除去することで、金属電極８が形成される。このとき、同時にゲート電極の上部もシリサイド化されてもよい。
【００６７】
最後に、プラズマＣＶＤ法または常圧ＣＶＤ法を用いて４５０℃以下の低温でシリコン酸化膜を成膜し、層間絶縁膜９を形成する。次に、リソグラフィー技術を用いてコンタクトのレジスト膜にパターンニングを形成し、ドライエッチング技術を用いて層間絶縁膜９をエッチングし、コンタクトホールを形成する。
【００６８】
その後、レジスト膜を剥離し、例えば、ＴｉＮ／Ａｌ膜を順次ＰＶＤ法で堆積し、リソグラフィー技術とドライエッチング技術を用いて配線をレジスト膜にパターンニングし、ＴｉＮ／Ａｌ膜をドライエッチングすることで、配線／コンタクト１０を形成する。
【００６９】
第一の実施例では、ドレイン側のチャネル領域のみに高い不純物濃度を導入することで、短チャネル効果の影響を軽減している。そして、ソース電極側のチャネル領域は、有効不純物濃度に設定されている。これによって、ソース金属電極がチャネル端のバンド構造をピンすることで生じる、デバイス特性の劣化を回避でき、微細でサブスレショルド特性や駆動特性の劣化が軽減された高性能なＳＳＤ−ＭＩＳＦＥＴの製造が実現される。
【００７０】
また第一の実施例では、ゲート長１００ｎｍという３００ｎｍ以下で、短チャネル効果の影響を軽減するなどという顕著な効果が得られたが、３００ｎｍ以下に限定されるものではない。
【００７１】
（第二の実施例）
次に第二の実施例について説明する。
【００７２】
まず、本発明の第二の実施例では、以下の特徴がある。
【００７３】
チャネル領域の不純物分布がＳｉ基板表面において薄く、深い領域で濃い、所謂、レトログレード型としている。レトログレード型の不純物分布を形成後、プロセスの熱処理温度を５００度以下とした。これによって、不純物の拡散が抑制され、レトログレード型の分布を維持できる。さらに、ゲート電極には不純物偏析のシリサイド材料からなるゲート電極を適用する。この利点は、デバイス性能の面では仕事関数制御とゲート抵抗の低減、製造上ではプロセスの低温化である。
【００７４】
本発明の第二の実施例を図５（ａ）から図５（ｄ）を用いて説明する。図５（ａ）のように、半導体基板の表面にイオン注入法を用いて第一導電型の不純物濃度を注入し、ＲＴＰ処理により不純物の活性化することで、高濃度領域７を形成する。このとき、注入エネルギーを調整し、注入の深さを３００ｎｍ程度、濃度はピークの位置で、例えば正味の不純物濃度が１×１０１６ｃｍ−３以上、５×１０１９ｃｍ−３以下とする。
【００７５】
次に、図５（ｂ）では、ＡＰＭ洗浄とＨＦ洗浄を行い清浄なＳｉ表面を露出した後、エピタキシャル技術を用いて、３０ｎｍの真性（ノンドープ）Ｓｉ結晶を成長させ、有効不純物領域６を形成する。このとき、高濃度領域からの不純物の拡散を抑制するため、低超高真空ＣＶＤ法を用いて５５０度以下の低温で成長する。もしくは、プラズマアシストＣＶＤ法を用いて４００度以下で成長させる。
【００７６】
以降の工程は、同じ理由でプロセスを低温化する必要がある。続いて、リソグラフィー技術を用いてレジスト膜に素子分離領域をパターンニングし、垂直性の高いエッチング技術を用いて溝を掘り、溝に酸化膜を埋め込み、トレンチ型の素子分離領域２を形成する。
【００７７】
次に、図５（ｃ）では、ゲート絶縁膜を低温のプラズマ酸化法を用いて、酸素と不活性ガスの混合ガスをプラズマ化し４００度以下で０．５ｎｍ以上、４．０ｎｍ以下のシリコン酸化膜を成膜することでゲート絶縁膜３を成膜する。
【００７８】
その後、光ＣＶＤ法を用いて、シランガスを原料ガスとして、４００度以下の温度で、アモルファスシリコンを１００ｎｍ以下（例えば、２０ｎｍ）堆積する。
【００７９】
その後、アモルファスシリコンに第二導電型の不純物をイオン注入法で導入する。このとき、ドーズ量は１×１０１３ｃｍ−２以上、２×１０１６ｃｍ−２以上の範囲とする。また、注入エネルギーは、不純物がアモルファスシリコンを突き抜けてＳｉ基板３へ到達しない程度のエネルギーとする。
【００８０】
続いて、リソグラフィー技術を用いてレジスト膜にゲート電極をパターンニングし、垂直性の高いエッチング技術を用いてアモルファスシリコンをエッチングすることで、ゲート電極４を形成する。
【００８１】
次に、レジスト膜をＳＰＭ洗浄で用いて剥離後、プラズマＣＶＤ法を用いて、シランガスとＮ２Ｏガスを原料ガスとして、５００度以下で２０ｎｍのシリコン酸化膜を堆積し、垂直性の高いドライエッチング法を用いて、シリコン酸化膜をエッチングし、側壁膜５を形成する。
【００８２】
次に、図５（ｄ）では、ソース／ドレイン及びゲート電極にシリサイドを形成するため、ＡＰＭ洗浄やＤＨＦ洗浄などの前処理を施し、Ｓｉ表面を清浄化し、露出させる。このとき、側壁膜５がエッチングされ完全に除去しないように、側壁膜５の厚さと前処理の時間を調整する。前処理後の側壁膜５の厚さは５ｎｍとなる。
【００８３】
次に、金属膜（例えば、Ｎ型ＭＩＳＦＥＴではＥｒ、Ｐ型ＭＩＳＦＥＴではＰｔ）を物理気相成長（ＰＶＤ）法で厚さ１５ｎｍ堆積する。必要に応じて、高真空度に保ったまま連続で、酸化防止膜となるＴｉＮ膜を１０ｎｍ程度スパッタしてもよい。次に、シリサイド化反応を起こす熱処理（例えば、窒素雰囲気中、５００度、５分）を行い、このとき、ゲート電極の全体がシリサイドとなる。ゲート電極に注入していた不純物は、シリサイドがゲート電極の上部から下部まで順次反応する過程で、雪かき効果により、ゲート絶縁膜界面との界面に偏析する。また、ソース／ドレイン電極のシリサイドはチャネル領域まで潜り込み、ゲート電極とオーバーラップする領域が存在している。
【００８４】
その後、未反応の余剰金属物を酸洗浄（Ｐｔに対して王水、エルビウムに対してＮＨＯ３）で除去することで、ソース／ドレイン領域に金属電極８とシリサイドからなるゲート電極４が形成される。次に、プラズマＣＶＤ法や常圧ＣＶＤ法を用いて４５０℃以下の低温でシリコン酸化膜を成膜し、層間絶縁膜９を形成する。
【００８５】
次に、リソグラフィー技術を用いてコンタクトのレジストパターンを形成し、ドライエッチング技術を用いて層間絶縁膜９をエッチングし、コンタクトホールを形成する。その後、レジスト膜を剥離し、ＴｉＮ／Ａｌを順次ＰＶＤ法で堆積し、リソグラフィー技術とドライエッチング技術を用いて配線をレジスト膜にパターンニングし、ＴｉＮ／Ａｌをドライエッチングすることで、配線／コンタクト１０を形成する。
【００８６】
以上のように第二の実施例では、プロセス温度の低温化によって、レトログレード型の不純物分布が実現される。これによって、ソース電極近傍の不純物濃度が有効不純物濃度の条件を満たすことが可能となる。そして、ソース金属電極がチャネル端のバンド構造をピンすることで生じる、デバイス特性の劣化を回避でき、微細でサブスレショルド特性や駆動特性の劣化が軽減された高性能なＳＳＤ−ＭＩＳＦＥＴの製造が実現される。なお、第二の実施例でも、ゲート長１００ｎｍという３００ｎｍ以下で、短チャネル効果の影響を軽減するなどという顕著な効果が得られたが、３００ｎｍ以下に限定されるものではない。
【００８７】
なお、半導体基板１にソース電極８ａ近傍領域が第一の濃度（有効不純物濃度）となる第一導電型のチャネル領域１１を形成する第一の工程が、不純物濃度が第一の濃度より高い第一導電型の半導体基板に対して、第二導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程でもよい。
【００８８】
さらに、第一の工程が、第二導電型の半導体基板に第一導電型の不純物をイオン注入技術で導入し、正味の不純物濃度が第一の濃度となる第一導電型のチャネル領域を形成する工程でもよい。
【図面の簡単な説明】
【００８９】
【図１】従来例の半導体装置の構造を示す断面図を示すものである。
【図２】従来例の半導体装置の、ゲート絶縁膜直下における、ソース電極からチャネル端のバンド構造図を示すものである。
【図３】本発明に係る実施の最良の形態である半導体装置の断面図ある。
【図４】本発明の半導体装置の製造方法として、第１の実施例を示す工程断面図である。
【図５】本発明の半導体装置の製造方法として、第２の実施例を示す工程断面図である。
【符号の説明】
【００９０】
１  Ｓｉ基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  側壁膜６  有効不純物濃度領域
７  高濃度領域
８  金属電極（左側：ソース／右側：ドレイン）
９  層間絶縁膜
１０  配線／コンタクト
１１  チャネル領域
１２  基板領域
ＥＣ  伝導帯
Ｅｉ  真性フェルミ準位
ＥＦ  フェルミ準位
ＥＶ  価電子帯
φＢ０  ショットキー障壁高さ（ポテンシャル）
ψＳ  表面ポテンシャル
ψＳＴＨ  反転状態の表面ポテンシャル
ψＳＣ  クリティカル状態の表面ポテンシャル
【図１】
0005108408.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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