(57)【特許請求の範囲】
【請求項１】
多層集積回路に埋設される読出専用メモリ（ＲＯＭ）であって、
上部に複数のスイッチング・トランジスタ（１２，１３，１４，１５，１６，１７，１８）が第１の方向に形成された半導体基板（１１）と、前記複数のスイッチング・トランジスタの各スイッチング・トランジスタはメモリ・セルとして動作すると共に、前記第１の方向における前記複数のスイッチング・トランジスタはメモリ・セルの行を画成することと、
前記複数のスイッチング・トランジスタに結合された複数の第１の信号ライン（３６，３７，３８，３９）と、該複数の第１の信号ラインの内の各第１の信号ラインは前記複数のスイッチング・トランジスタの内の対応するスイッチング・トランジスタの関連する第１の端子に結合されると共に、該複数の第１の信号ラインの各第１の信号ラインは前記メモリ・セルの行内にある少なくとも一個のメモリ・セルに対する一つの接触端子として作用することと、
前記複数のスイッチング・トランジスタの内の関連する各スイッチング・トランジスタの第２の端子に対して結合されると共に、充填バイア（６０）により相互に結合された複数の導電層と、該複数の導電層は複数の導電パッド（４５，４６，４７，４８）を画成する導電層を含み、各導電パッドは前記複数のスイッチング・トランジスタの内の対応するスイッチング・トランジスタの関連する第２の端子に接続されることと、
前記メモリ・セルの行に対する出力端子として作用する複数の第２の信号ライン（５２，５３）と、
前記導電パッドの内の選択された導電パッドを前記複数の第２の信号ラインの内の選択された第２の信号ラインに対して結合する付加的な充填バイアと、前記複数の第２の信号ラインは前記メモリ・セルの行の出力ラインとして作用することとを有する多層集積回路に埋設される読出専用メモリ。
【請求項２】
前記メモリ・セルの行内にある各トランジスタは、コモン端子（３１，２８）を該メモリ・セルの行内にある隣り合ったトランジスタと共有することにより、前記メモリ・セルの行内にある隣り合ったトランジスタの対はソース端子（３１）およびドレーン端子（２８）のうちの一方を共有し、且つ、
前記複数の第１の信号ラインは各ドレーン端子に夫々接続される、請求項１記載の読出専用メモリ。
【請求項３】
スイッチング・トランジスタの複数の行内にある各スイッチング・トランジスタはスイッチング・トランジスタの複数の列を形成するように整列されている、請求項１記載の読出専用メモリ。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は概略的に読出専用メモリ（ＲＯＭ）に関し、より詳細には、ＲＯＭが製造プロセスのかなり後の時点においてプログラムされ得るというＲＯＭおよび斯かるＲＯＭを製造する方法に関する。
【０００２】
発明の背景
内蔵式のマイクロコントローラ部品は、全てでは無くともその殆どはその内部に読出専用メモリ（ＲＯＭ）モジュールを搭載している。設計開発の間においてシステム設計者は典型的に自身のマイクロコントローラ・コードをデバッグする上では、内蔵式の不揮発性メモリ（ＮＶＭ）を用いる。しかし、当該システムが消費者により用いられるべく発売されて大量生産が開始された場合には、ＮＶＭをＲＯＭに代えることが多い。これにより、直接的にはダイサイズ（ｄｉｅ  ｓｉｚｅ）が減少される（プログラムＲＯＭはダイサイズの相当の割合となり得る）と共に、接的には精査および試験のコストが削減されることで、費用が削減される。
【０００３】
而して消費者は次第に、マイクロコントローラ・システムに付加される価値の相当の部分は、マイクロコントローラが実行するコード内に組み込まれた知的財産（たとえばソフトウェア、アルゴリズムなど）であることを理解しつつある。故に部品製造業者は、他の全ての態様（ＣＰＵ、デジタル・モジュール、アナログ・モジュール、Ｉ／Ｏなど）においては同一であり乍らもＲＯＭ内には異なるコードが記憶されたダイを形成する必要がある。また製造業者は自身の製造ラインの融通性を最大とするために、製造プロセスにおいてＲＯＭにコードを格納するのを出来るだけ後に遅らせようとする。すなわちＲＯＭのコーディングの時点を過ぎたウェハの一般的な製品在庫は、全ての消費者に対して有用なものではない。
【０００４】
ＲＯＭへのコードの格納を遅らせる別の理由は、消費者は時折、自身のコードおよびアルゴリズムのアップグレードを所望するためである。またこれらのコード変更および修正が為される場合、消費者は最小限のサイクル時間を期待する。すなわち、ＲＯＭに対してコードが早期に格納されるほど、コードのアップグレードに対するサイクル時間は長くなる。
【０００５】
全体としてこれらの圧力により、製造業者は作製プロセスにおいて可及的に後の段階でＲＯＭをプログラミングする手段を工夫せざるを得ない。この点、活性領域（ａｃｔｉｖｅ  ａｒｅａ）形成の時点でプログラムされるＲＯＭが依然として用いられる（たとえば米国特許第４，０２１，７８１号、第４，１５１，０２０号および第４，２０８，７２６号）が、より後でのプログラミングによるＲＯＭが次第に普及している。後でＲＯＭプログラミングを行う手段は、ＩＬＤ０（第１の層間誘電層）を堆積させる前にイオン注入することにより達成される。このプロセスの例は、米国特許第４，２３０，５０５号、第４，３４２，１００号、第４，３９０，９７１号および第５，５８５，２９７号に開示されている。一定のプロセスにおいてＲＯＭ内へのデータのプログラミングは、エッチングされた背面ＩＬＤ０領域を介して注入を行う（米国特許第５，５１４，６０９号）こと、マスクとして金属を用いる（米国特許第４，３８４，３９９号）こと、高エネルギ注入を用い又は電子ビームを用いる（米国特許第４，２７２，３０３号および第４，５９１，８９１号）ことによって、該プロセスにおいて僅かに後まで遅延される。プログラミングはまた、接点形成まで遅延されている（米国特許第４，３２６，３２９号、第４，２１９，８３６号、第５，４９４，８４２号および第５，４７１，４１６号）。この最新の試みにおいてＲＯＭは、アレイ内の各トランジスタのゲートに対する接点を用いてプログラムされる。而して、プログラミングを最終工程（ｂａｃｋ−ｅｎｄ）の後にまで遅らせるいくつかのＲＯＭ設計態様は、大きなビット・セル寸法をもたらす。
【０００６】
高性能用途に対する最近の多くのプロセスは、５層もの金属を有している。また、化学機械的研磨（ＣＭＰ）などの平坦化技術に関しては、更に多数の相互接続層が用いられることが多い。最終過程のサイクル時間が長くなるということは、ＩＬＤ０堆積に近い段階でのＲＯＭプログラミングは当該プロセスにおいて既に「後」ではないことを意味する。故に、消費者のＲＯＭコードの変更に対するサイクル時間を短く維持するには、ＲＯＭプログラミングは当該プロセスにおいて更に後に移動されねばならない。更に、ビット・セル寸法は小寸に維持されると共に、可能であれば更に縮小されねばならない。
【０００７】
故に、これらの問題を克服すると共に、安価であり且つ実施、設置および使用が容易な方法および構造を提供することが非常に望ましい。更に、一部に特定用途において上記構造は、相当に縮小されたチップ面積を有する。
【０００８】
図面の詳細な説明
以下に詳述される如く本開示内容は、プロセッサなどの完成ＲＯＭまたはＲＯＭ部分などの集積回路の一部として好適に具現された読出専用メモリ（ＲＯＭ）アレイに関する。概略的にこのＲＯＭは複数のスイッチング・トランジスタを有する半導体基板を備える。各スイッチング・トランジスタは第１の次元および第２の次元を有するアレイ（配列）において論理的にかつ同様な幾何形状で配列され、各スイッチング・トランジスタは１個のメモリ・セルとして作用する。
【０００９】
各メモリ・セルは更に、ゲートまたはベース端子などの制御端子と、ドレーンおよびソースまたはエミッタおよびコレクタなどの第１のおよび第２の被制御端子とを有する。好適実施例において、制御端子と、被制御端子の一方とは、所定メモリ・セルを選択的に有効化する手段を提供すべく、メモリ・セルに対するアドレス・ラインまたは信号ラインとして作用する。
【００１０】
第２の被制御端子すなわちドレーンまたはコレクタは各充填バイアにより、好適には第１のおよび第２の評価ラインである、一本以上の評価ラインまたは読取ラインまたはビット・ラインに選択的に結合され、それにより、各メモリ・セルは評価ラインに対応する複数の状態をコード化する。これらの状態は、種々の性能上の理由によって一般的には、当該被制御端子に対して評価ラインが全く結合されない一状態、および、当該被制御端子に対して各評価ラインが結合される一状態である。更に上記ＲＯＭは好適には２つ以上の導電的相互接続層を含み、第１のまたは早期のまたは下側の層は各アドレス・ラインの一方および可能的には両方を含んでいる。これらのアドレス・ラインは好適には上記アレイの第１の論理次元すなわち列次元に沿って配向され、該列における各セルは同一のアドレス・ラインを共有する。
【００１１】
第２の後導電層（ｌａｔｅｒ  ｃｏｎｄｕｃｔｉｖｅ  ｌａｙｅｒ）は、第１の評価ラインおよび第２の評価ラインの一方および可能的には両方を含んでいる。好適には各評価ラインは上記アレイの第２の論理次元すなわち行次元に沿って配向され、その行にある各メモリ・セルは同一の評価ラインを共有する。これにより、ＲＯＭ製造プロセスの非常に後の段階において選択バイアを配備、充填することで、該プロセスの最も後時段階においてＲＯＭプログラミングを決定することが可能となる。上記ＲＯＭは更に、上記第２の被制御端子に各々が選択的に結合された第３、第４などの評価ラインを備え得る。これらの付加的な評価ラインは早期のまたは後ろから２番目の導電層内に選択的に形成され得る。尚、第１、第２および第３の評価ラインによれば、１個のメモリ・セルは、特にセル当たり２ビットをコード化するのに適した４個の状態などの様な、該メモリ・セルに対応した複数のビットをコード化し得ることに留意されたい。これらの概念の各々および更なる概念は、本発明に係る種々の実施例に対する図示内容を参照して詳細に説明される。
【００１２】
たとえば図１は、本発明の一実施例に係る読出専用メモリ（ＲＯＭ）１０の平面図である。ＲＯＭ１０は好適には、標準的な製造技術に従い多層集積回路の一体的な部分として該回路に埋設される。図１の２−２断面線に沿った図２を付加的に参照すると、ＲＯＭ１０は、複数の（この図においては７個の）スイッチング・トランジスタ１２，１３，１４，１５，１６，１７，１８を有する半導体基板１１を備える。尚、スイッチング・トランジスタ１２，１３，１４，１５，１６，１７，１８は各トランジスタのアレイにおける単一行の一部に過ぎず、図１の上部平面図においては４本の行の一部が示されている。同様に、トランジスタ１２，７０，７１，７２は上記トランジスタアレイにおける単一列の一部または一区画であり、図１には７本の列の一部が示される。以下で更に詳細に説明される如く各トランジスタは１個のメモリ・セルとして作動し、トランジスタ１２，１３，１４，１５，１６，１７，１８は１行（または部分的行）のメモリ・セルを画成し且つトランジスタ１２，７０，７１，７２は１列（または部分的列）のメモリ・セルを画成する。この特定実施例においてはＮＭＯＳトランジスタが利用されるが、当業者であれば他の導電性および他のタイプのトランジスタが利用され得ることを理解し得よう。更に、２−２断面線に沿うＲＯＭ１０の部分はメモリ・セルの行の断面として記述され、且つ３−３断面線に沿うＲＯＭ１０の部分はメモリ・セルの列の断面として記述されるが、これは任意の定義であることを理解すべきである。換言すると、２−２断面線に沿うＲＯＭ１０の部分はメモリ・セルの列の断面として記述され得ると共に、３−３断面線に沿うＲＯＭ１０の部分はメモリ・セルの行の断面として記述され得る。
【００１３】
トランジスタ１２，１３，１４，１５，１６，１７，１８，７０，７１，７２は、任意の従来の技術を用いて製造され得る。たとえばこの実施例において、ゲート酸化物の層は基板１１の表面上に形成されると共に、一般的なパターン形成技術を用いて、ゲート２０，２１，２２，２３，２４，２５，２６が形成される。制御端子すなわちゲート２０，２１，２２，２３，２４，２５，２６はたとえば、導電性を改善すべくドープ処理され得るポリシリコンである。更に、ゲート２０，２１，２２，２３，２４，２５，２６の各々はトランジスタアレイまたはサブアレイの長さにわたって紙面に直交して延在する導電材料の長寸細片として形成されることから、上記アレイまたはサブアレイにおけるトランジスタは各列においても整列される。ドレーン２７，２８，２９，３０およびソース３１，３２，３３，３４は、標準的な自己整合注入技術を用いて形成される。
【００１４】
此処で、その行におけるトランジスタ（たとえばトランジスタ１２，１３，１４，１５，１６，１７，１８）がその行において隣り合ったトランジスタと共通の端子を共有するように、被制御端子すなわちドレーン２７，２８，２９，３０と他の被制御端子すなわちソース３１，３２，３３，３４とが図２において行に沿って交互配置されていることに留意されたい。たとえば上記行における第１の隣り合った対のトランジスタ１２，１３はソース端子３１を共有する一方、この行における交互的な第２の隣り合ったトランジスタ１３，１４の対はドレーン端子２８を共有する。故に、各行における第１の隣り合った対のトランジスタ（すなわち、１２／１３、１４／１５、１６／１７）はソース端子を共有し且つ該行における別の隣り合ったトランジスタの対（すなわち１３／１４、１５／１６、１７／１８）はドレーン端子を共有する。
【００１５】
上記のコモン端子の概念は任意選択的であり、該実施例においてはメモリ面積を更に縮小するために含まれる。但し、もし基板面積が問題でなければ、各トランジスタがコモン端子を共有するのでは無く、個別のトランジスタが作製され得る。更に、ＭＯＳメモリ・セルまたはトランジスタが用いられる好適実施例においてソースまたはドレーンと称される夫々の端子は任意であることを理解すべきである、と言うのも、トランジスタは実施において本来的に対称的だからである。このために、当業界においてこれらの端子は多くの場合にソース／ドレーンと称されると共に、本明細書中においては被制御端子と称される。ＮＭＯＳトランジスタの動作において、ソースは通常的に２個の端子の内で低電位に結合された端子またはセルまたはトランジスタが有効化またはオンされたときに電流が流れる端子を意味し、且つ、ドレーンは正電位に結合される。
【００１６】
各ドレーン端子２７，２８，２９，３０は、該実施例においては「プリチャージ」ラインと称される第１の信号ラインに接続される。尚、上記第１の信号ラインは一定の動作モードにおいては「プリチャージ」ラインとして使用され得るが他のモードではそうでないことに留意されたい。概略的には動作の間に上記「プリチャージ」ラインはアースなどの一定のコモン電位に接続されることで、トランジスタまたはメモリ・セルの各々を通る回路を完成する。図１、図２および図３に示された実施例において、「プリチャージ」ライン３６，３７，３８，３９は第１の金属層内に形成されると共に、前記アレイにおけるトランジスタの各列と平行に延在するように（図１参照）、図２においては紙面に直交して延在する。各トランジスタに対するドレーンは、「プリチャージ」ライン３６，３７，３８，３９の内の隣り合った「プリチャージ」ラインに対して、接点４０により接続される。而してトランジスタ１２，７０，７１，７２により形成されるトランジスタの列の一部または区画は、各トランジスタに対するゲート２０を形成するポリシリコンまたは金属などの導電材料の共通細片を共有すると共に、共通の「プリチャージ」または第１の信号ライン３６を共有する。此処で、各トランジスタのアレイが形成されると、該アレイ全体は（たとえば酸化ケイ素などの）絶縁材料の層により覆われ、この層は次に（選択的に平坦化されると共に）パターン形成されることで接点４０（および、以下で説明される他の接点）のための開口を形成することを理解すべきである。前記開口は、接点４０（および好適には斯かる他の接点）を形成するために導電材料で充填された、第１の金属層の一部である。上記バイアを充填するのに適切な材料としては、金属、ポリシリコンなどが挙げられる。次に上記第１の金属層は、（もし金属なら）接点４０，４１およびプリチャージライン３６，３７，３８，３９ならびに該第１の金属層に含まれる他の任意の接点または接続ラインを形成すべく堆積される。
【００１７】
「プリチャージ」ライン３６，３７，３８，３９をドレーン２７，２８，２９，３０に夫々接続する各接点４０に加え、各接点４１はソース３１，３２，３３，３４を上記第１の金属層内のライン４２に電気的に接続する。ＲＯＭ１０が内蔵される特定の集積回路（およびそのＩＣにおける金属層の個数「ｎ」）に依って、複数である「ｎ−１」個の層は共有ソース端子３１，３２，３３，３４に対して接続されると共に、これらの層は導電材料により充填された導電バイアにより相互に接続されることから、各バイアは充填バイアと称される。尚、上記導電層は最も一般的には金属で形成されると共に本明細書においては金属層と称されるが、いくつかの特定用途においては（ドープ処理された半導体材料などの）他の導電材料が使用され得ることが理解される。
【００１８】
３−３断面線に沿った図３の断面図も付加的に参照すると、トランジスタ１２，７０，７１，７２の共有ソース端子３１などの夫々に対する複数の導電パッド４５，４６，４７，４８は、複数の金属層の内の最終金属層（金属層ｎ−１）内に形成されることが理解され得る。導電パッド４５，４６，４７，４８は、チップ面積を縮小すべく、図３の紙面の平面内に長手方向軸線を有し、かつ図３の紙面と直交して略矩形に形成される。
【００１９】
複数の読取ラインまたは評価ラインまたは第２の信号ライン５０，５１，５２，５３，５４，５５，５６は金属層ｎから形成されると共に、これらのラインは導電パッド４５，４６，４７，４８の内から選択された導電パッドに対し、選択的に導電材料で充填されたバイア６０により接続されることから、充填されたこれらのバイアは充填バイアと称される。図１において最良に理解され得る如く、評価ライン５０，５１，５２，５３，５４，５５，５６はトランジスタの行にほぼ平行に延在し、２つの評価ラインはトランジスタアレイにおけるトランジスタの各行に関連する。たとえば特に図１および図３を参照すると、評価ライン５０，５１は図１または図３では不図示のトランジスタ１２，１３，１４，１５などを含むトランジスタの行に関連付けられ、評価ライン５２，５３はトランジスタ７０を含む次のトランジスタの行と関連付けられ、評価ライン５４，５５はトランジスタ７１などを含む次のトランジスタの行に関連付けられていることなどが分かる。充填バイア６０は、各導電パッドの内で選択された導電パッドを複数の評価ラインの内の選択された評価ラインに結合することで、メモリ・セルの行の第１の論理出力を定義する。図１を考察すると、第１の行のトランジスタにおいて各充填バイア６０は、各導電パッド４５などの内の選択された導電パッドを評価ライン５０，５１の内の選択されたものに接続する。たとえば評価ライン５０のみが導電パッド４５に接続されると共に、両評価ライン５２，５３は導電パッド４６に接続される。同様に、評価ライン５０，５１は両者ともに第１のトランジスタ行の第２の導電パッドに接続され、且つ、評価ライン５２のみが第２のトランジスタ行の第２の導電パッドに接続される。
【００２０】
よって（複数の金属層１乃至ｎ−１に含まれ得る任意のアドレッシングまたは他の特定接続を無視すると共に）ＲＯＭ１０に記憶された情報を読出すために、上記アレイにおける個々のメモリ・セルは該セルを構成するトランジスタを活性化されることでアドレス指定され得る。特定例としてトランジスタ１２を選ぶと、上記アドレッシングは、アースなどのコモン電位に対して「プリチャージ」ライン３６を接続すると共に、ゲート２０に対して適切な電位を提供することで達成される。評価ライン５０に対して適切な電位を印加すると共にその電流を測定することで、導電パッド４５と評価ライン５０との間における充填バイア６０の有無が決定され得る。充填バイア６０が存在するため、すなわち、ソース３１に対して評価ライン５０を接続するバイアは導電材料により充填されているために、この例においては電流が流れる。同様にトランジスタ７０は、第１の信号ラインすなわちプリチャージライン３６およびゲート２０を適切にバイアスすると共に第２の信号ラインすなわち評価ライン５２，５３を用いることでアドレス指定され得る。この場合には、その評価ラインを導電パッド４６に結合する充填バイア６０が存在するために、各評価ラインに対して電流が流れる。
【００２１】
トランジスタ１３は、「プリチャージ」ライン３７をアースなどのコモン電位に接続し、ゲート２１に対して適切な電位を提供することによってアドレス指定される。また、評価ライン５１に対して適切な電位を印加すると共にその電流を測定することで、導電パッド４５と評価ライン５１との間における充填バイア６０の有無が決定され得る。この例においては、充填バイア６０が存在しない（図１および図３参照）、すなわち、ソース３１に対して評価ライン５１を接続するバイアは導電材料により充填されていないため電流は流れない。
【００２２】
トランジスタ１４は、「プリチャージ」ライン３７をアースなどのコモン電位に接続することによってアドレス指定され、ゲート２２に対して適切な電位を提供し、且つ、本明細書中で上述された如く評価ライン５０，５１に接続することで読取られる。トランジスタ１５は、「プリチャージ」ライン３８および上記の如き適切な電位をゲート２３に接続することによってアドレス指定され、本明細書中で上述された如く評価ライン５０，５１を接続することで読取られる。トランジスタ１４，１５は両者ともに自身に関連する充填バイア６０を有することから、読取動作を実施する際に電流は両方の評価ラインに対して流れる。同様のまたは類似の様式において、上記アレイにおける各セルが読取られる。この実施例において、電流は、または充填バイア６０の存在は論理「１」として指定される一方、充填バイア６０の不在または電流の欠如は論理「０」と指定される。当業者により理解される如く、上記の各特定論理出力は後続の機器に依存して反転され得る。
【００２３】
図４は、本発明の別実施例に係る読出専用メモリ（ＲＯＭ）１１０を示している。この実施例において図１乃至図３の構成要素に類似した構成要素は同様の番号で表記されると共に、異なる実施例を示すべく参照番号に１が付加される。概略的に基板１１１内には、たとえばドレーン端子１２７，１２８，１２９，１３０の延長部として（たとえば個別のドレーン端子のみの代わりにライン全体をドープ処理することで、または、ポリシリコンまたは他の半導体材料を基板１１１上に直接的に含めることで）複数のプリチャージライン１３６，１３７，１３８，１３９が形成される以外は、ＲＯＭ１０と同様である。いずれの場合にも、５−５断面線に沿う図５の断面図において「プリチャージ」ライン１３６，１３７，１３８，１３９は紙面に直交して延在する。該実施例において上記各「プリチャージ」ラインは、上記アレイまたはブロックの縁部においてのみ接触され得る。図４において理解され得る如く各ゲート・ラインは、故に各トランジスタは相互に接近して移動配置され得ることから、ＲＯＭ１１０の面積の縮小をもたらす。但し、半導電の「プリチャージ」ラインにより生成される大きな抵抗のためにＲＯＭ１１０の性能はＲＯＭ１０に対して劣り得るが、ストラッピングなどにより増強され得る。
【００２４】
故にＲＯＭ１０またはＲＯＭ１１０のいずれにおいても、金属層ｎ−１を貫通する相互接続層の全てはプログラミングの前に完成され得る。金属層ｎ−１が完成した後の一定の好都合な時期において、金属層ｎ−１の全体に亙り絶縁材料の層が堆積されて平坦化される。平坦化段階は選択的であることに留意されたい。導電パッドと連通する充填バイア６０または充填バイア１６０を形成すべく、所望のプログラミング情報（すなわち充填バイア６０または充填バイア１６０の有無）を含むマスクが使用される。此処で、用いられる特定の作製技術に依って充填バイア６０，１６０は金属層ｎ−１、ｎの一部として、または、記載した処理手順を殆ど変更することなく（第１の７頁の如くプラグと称される）別の材料により形成され得ることが理解される。充填バイア６０または充填バイア１６０の形成の後、最終金属層ｎが堆積かつエッチングされると共に、不導態化層が堆積かつエッチングされることでＲＯＭが完成される。
【００２５】
上記の記述から理解される如く、ＲＯＭ１０またはＲＯＭ１１０は実質的にＲＯＭ全体が作製された後で特定情報によりプログラムされる。よって、プログラミングの段階は相互接続層が完成された後で実施されるため、将来的に相互接続層の個数が増加してもプログラムの後時性には影響が殆どまたは全く無い。更に上記ＲＯＭはプログラミング段階までは全ての態様において同一であるため、一切の特定コードに対する最終過程のサイクル時間は相当に短縮され得る。同様に、ビット・セル寸法は小寸に維持されると共に一定用途においては減少さえされる。故に、消費者のコードは、サイクル時間をそれほど変えずに、実質的に最後に変更され得る。
【００２６】
ＲＯＭ１０またはＲＯＭ１１０を読取るひとつの方法は、以下の通りである。
Ａ．全ての「プリチャージ」ラインをＶD,Readまでチャージし、
Ｂ．読取られるべきバイト／ブロックのアドレスを復号化し、
Ｃ．選択された１個のまたは複数個のゲート電極をＶG,Readまでチャージし、かつ、
Ｄ．決定された任意の手段により適切な評価ラインを検知する。
【００２７】
この方法において、充填バイア（６０または１６０）の無いセルの評価ラインはそれらのセルの「プリチャージ」ラインに接続されず、且つＶD,Readとはならない。これらのセルは、完全な充填バイアを備えたセルの評価ラインから区別され得る。故に上記方法に依れば、２つのビット状態が区別され得る。
【００２８】
ＲＯＭ１０またはＲＯＭ１１０を読取る付加的な方法は、以下の通りである。
Ａ．読取られるべきデータに対する各評価ラインをＶD,Readまでチャージし、
Ｂ．各「プリチャージ」ラインをＶG,Readまでチャージし、
Ｃ．その行における上記データのアドレスを復号化し、
Ｄ．選択された各ゲートをＶG,Readまでチャージし、且つ、
Ｅ．決定された任意の手段により適切な評価ラインを検知する。
【００２９】
このシーケンスによれば、充填バイアの無いセルの「プリチャージ」ラインはそれらのセルの評価ラインに接続されないので、電流は対応する評価ラインに流れる。
【００３０】
図７を参照すると、本発明の別実施例に係る読出専用メモリ（ＲＯＭ）２１０の平面図が示される。この実施例においては図１乃至図３および図４乃至図６の構成要素に類似した構成要素が示されると共に、ＲＯＭ２１０全体は類似の様式で作動するか又は作動し得る。故に以下の説明は主として、図７乃至図１２を説明するに必要な相違および最小限の検討に焦点を当てる。概略的に、以下で更に詳細に説明される如く付加的な評価ラインが金属層ｎ−２（および／または、所望であれば図１２の如く他の金属層）に含まれること以外、ＲＯＭ２１０はＲＯＭ１０と同様に構築される。上記の付加的な評価ラインは次に、充填バイアにより該評価ラインを結合、取付けまたは接続する（または、そうしない）ことで、プログラムされる。当業者であれば理解される如く上記充填バイアは用いられる特定プロセスに依存し、金属層ｎ−２および金属層ｎ−１を形成する間における別体のプラグとして形成され、または、金属層ｎ−１の形成の間に形成され得る。
【００３１】
図７に示された実施例においては便宜のためにトランジスタ対２１３，２１４，２１５，２１６のみが示されると共に明確化のために一定の層は省略されている（たとえば、図７の左側部分では高位の各金属層は省略されている）が、図８乃至図１２を参照すれば理解される如く、（他の導電性または形式のトランジスタが使用され得るが、この実施例ではＮＭＯＳトランジスタである）トランジスタの完全なアレイが提供される。たとえばトランジスタ対２１５を参照すると共に８−８断面線に沿った図８の断面図を付加的に参照すると、この実施例においてはドープされたｐ型である半導体基板２１１が配備される。上記半導体基板上には複数のスイッチング・トランジスタ対２１３，２１４，２１５，２１６が行および列で作製されることで、アレイを形成する。図７は、紙面上で行を垂直に且つ列を水平に配向して考慮するならば図１と同様とされ得る。各スイッチング・トランジスタ対は実質的に同様であることから、ひとつの対２１５のみを詳述する。
【００３２】
図７および図８を参照すると、トランジスタ対２１５は当該コモンソース端子２２０からその各側に離間されたドレーン端子２２１，２２２を備えたコモンソース端子２２０を備えることが理解され得る。これらの間隔は、重なった配置でゲート端子２２６を備えた第１のチャネル領域２２５と、重なった配置でゲート端子２２９を備えた第２のチャネル領域２２８とを形成する。図７において最良に理解され得る如く、近傍のスイッチング・トランジスタ対２１３，２１４，２１５，２１６におけるコモンソース端子２２０および他のコモンソース端子は、好適にはコモンソース領域２２０の延長部であるアドレス・ライン２３０により相互に接続される。各スイッチング・トランジスタ対に対してはコモンソース端子が開示されるが、上記各端子は所望であればドレーン端子がコモン端子である如く接続され得ることは理解される。同様に、トランジスタの列における各トランジスタに対するゲート端子は、たとえばゲート端子２２６に接続されたライン２３１およびゲート端子２２９に接続されたライン２３２などのアドレス・ラインにより相互に接続される。これらのアドレス・ライン２３１，２３２は好適には、図９において紙面に直交するゲート端子２２６，２２９の延長部である。この実施例においてライン２３１，２３２はポリシリコンで形成されるが、所望であれば第１の金属層内に形成され且つ／又は第１の金属層内で接続され得る。更に、隣り合ったドレーン端子の間およびそれらの周囲にはフィールド酸化膜２３５またはたとえばトレンチ分離などの他の絶縁手段が配置されることで、トランジスタの各対が分離されると共に、平行で余分な電流経路の形成が防止される。此処で、コモン端子を共有するトランジスタ対が好適実施例として説明されるが、一定の特定用途に対して所望であれば各トランジスタは共有端子なしで且つ／又はコモンアドレス・ライン２３１，２３２なしで別個に作製され得ることに留意されたい。
【００３３】
（この実施例においては導電層１乃至ｎ−２である）複数の導電層は、順次に形成かつ接続される。概略的にこれらの導電層は、関連する集積回路の作製の間において通常的に形成される導電層と一致すると共に、関連する集積回路により所望されまたは要求される実質的に任意の個数を含み得る。上記複数の導電層は、各スイッチング・トランジスタ対２１３，２１４，２１５，２１６の各ドレーン（たとえば２２１および２２２）に対して接続され、且つ、これらの導電層は導電材料などで充填されたバイアにより相互に接続される。図８および図１１においてこの複数の導電層は、各ドレーン端子上に位置されて該ドレーン端子に電気的に接続された金属の列２３９として示される。図１０および図１１から最良に理解され得る如くこの実施例にては更に、金属層ｎ−２においては複数のビット・ライン２４０は相互から、且つ列２３９から離間された関係で形成される。選択的に、（図８では不図示の）ゲート・ストラップ２３７が備えられ、かつアドレス・ライン２３１，２３２に、よってゲート端子２２９，２２６に周期的に接続され得る。
【００３４】
複数の導電層の内の最終導電層（この実施例においてはｎ−１）は、ドレーン端子の各々に対する導電パッド２４１を画成すべく、関連する列２３９を通る関連ドレーン端子と接触して、堆積かつ形成される。図１１に示された如く、各導電パッド２４１は関連する各ビット・ライン２４０に重畳すべく僅かに長寸の形状（図７参照）を有する。ビット・ライン２４０と選択された導電パッド２４１との間には、充填バイア２４２すなわち導電材料で充填されたバイアが選択的に形成される。本明細書中で上記に説明された如く各充填バイア２４２は用いられる特定プロセスに依存して、金属層ｎ−２の形成と金属層ｎ−１の形成との間において又は金属層ｎ−１を形成する間に、別体のプラグとして形成され得る。概略的にこの特定例において、充填バイアを備えることは「０」により表され、充填バイア２４２を省略することは「１」により表される。
【００３５】
同様の様式にて、各導電パッド２４１とビット・ライン２４６，２４７の対との間には、一対の充填バイア２４３，２４４、すなわち導電材料により充填されたバイアが選択的に形成されるか又は形成されない。ビット・ライン２４６，２４７は金属層ｎに形成されると共に、用いられるプロセスに依存して充填バイア２４３，２４４は金属層ｎの形成と金属層ｎ−１の形成との間において別体プラグとして又は金属層ｎまたは金属層ｎ−１の一部として形成され得る。この特定実施例においては再び、充填バイア２４３または充填バイア２４４を備えることはビット・ライン２４６またはビット・ライン２４７に関する「０」出力として示される。充填バイア２４３または充填バイア２４４を省略することはビット・ライン２４６またはビット・ライン２４７に関する「１」出力として示される。この実施例においてＲＯＭ２１０のプログラミングの一部は、複数の金属層（すなわち金属層ｎ−１を通る接触層）の形成すなわち各充填バイア２４２の形成の間に達成される。但し、もし充填バイア２４３，２４４のみが含まれるなら、プログラミングの全ては上記複数の金属層が形成された後で生ずる。すなわち、その場合に全てのプログラミングは、充填バイア２４３，２４４ならびにビット・ライン２４６，２４７の形成により生ずる。
【００３６】
概略的に、評価ラインまたは信号ラインとも称されるビット・ライン２４０，２４６，２４７は、ＲＯＭ２１０のブロックの縁部まで、又は、ＲＯＭ２１０の縁部まで、又は、外部の接点または端子が配備されるスイッチング・トランジスタのアレイまで延在する。故にＲＯＭ２１０のセルの各行においては各セル（スイッチング・トランジスタ）に対して充填バイア２４２、充填バイア２４３または充填バイア２４４により３本の評価ラインまたは信号ラインまたはビット・ラインが選択的に接続され得るように、これらのラインは配置される。同様にトランジスタ対２１３，２１４，２１５，２１６などのゲート（特に２２８、２２９）は、たとえばポリシリコンなどで形成され得るワード・ラインまたはアドレス・ライン２３１，２３２により列内で接続される。上記トランジスタアレイにおける各トランジスタは、３本のビット・ラインと該トランジスタに関連する３個の可能的充填バイアとを有することから、４個の別個の状態によりコード化される２ビットを提供する。動作に関する以下の説明の都合のために、ビット・ライン２４６はＢＬ０と表記され、ビット・ライン２４７はＢＬ１と表記され、且つ、ビット・ライン２４０はＢＬ２と表記される。
【００３７】
ＲＯＭ２１０の好適な動作方法において、各トランジスタ対に対するコモンソースまたは信号ライン（たとえばトランジスタ対２１５に対するソース２２０）は、アドレス・ライン２３０により接地される。上記トランジスタアレイにおける任意の個別のトランジスタは、アドレス指定されるべきトランジスタのゲートに接続されたアドレス・ライン２３１またはアドレス・ライン２３２に対し活性化電位を供給すると共に、読取られるべきビット・ラインＢＬ０、ＢＬ１およびＢＬ２に対して順次に「読取り」電圧を供給することで、アドレス指定され得る。ビット・ラインすなわち信号ラインＢＬ０が活性化されまたは読取られるとき、充填バイア２４３が存在するなら、この例においては「０」で表される如く、選択されたトランジスタを介して電流が流れる。もし充填バイア２４３が存在しなければ、この例においては「１」により表される如く、選択されたトランジスタを介して電流は流れない。同様に、各ビット・ラインまたは信号ラインＢＬ１およびＢＬ２が活性化されたとき、もし充填バイア２４４，２４２が存在する又は存在しない場合には、「０」又は「１」が夫々読取られる。
【００３８】
好適な動作方法においては、ビット・ラインＢＬ０、ＢＬ１およびＢＬ２を同時に検知すべく電圧または電流検知が用いられる。このコード化動作においては、３本の評価ラインまたはビット・ライン上に４つの状態が生成される。この特定例に対する４つの状態は、以下の表１に示される。
【表１】
0004873819.tif 000002
【００３９】
上記の４つの状態は、２ビットのデータを表す。このコード化方法は、全体的にはより大型のセルであるが、当該コード化方法のためにビット当たりではより小型であるセルの作製を可能にする。評価ラインまたはビット・ラインが多くなれば、更に多くの状態がコード化され得る。プログラムされた評価ラインまたはビット・ラインが無い（充填バイアが無い）のはひとつの状態であり、各充填バイアは別の状態を表す。集積回路において（またはＲＯＭにおいて）更に多くの金属層が使用されたとき、達成される密度は同一であるが更に多くのビットがコード化される。但し付加的なビットによれば、プログラミングは作製プロセスにおいてより早期とされる。
【００４０】
付加的な各ビット・ライン２４０および最適に充填された各バイア２４２を備えることにより、ＲＯＭ２１０における各トランジスタに対し（すなわち図１および図４に夫々示されたＲＯＭ１０および１１０の全体に亙り）付加的なメモリ・ビットが提供される。図７の実施例（すなわちＲＯＭ２１０）は、ＲＯＭ１０または１１０の約半分のビット当たりチップ面積またはＩＣ面積のみを要するという利点を有する。但し、該実施例は、作製の間において２つのプログラミング段階を要するという不都合を有する。同様に、第１のプログラミング段階は早期の金属層の堆積の間に、すなわち作製プロセスの早期に実施される。しかし多くの用途においては、ビット当たりチップ面積が相当に減少すれば早期のプログラミングを補って余りある。一定の特定用途においては、早期の各金属層に更に多くの評価ラインを含めることで、各セルに記憶され得るメモリ・ビットの個数を更に増加するのが好都合なこともある。
【００４１】
各図および記述された各実施例から理解されるように、新たなＲＯＭにおける面積節約の主たる要因は、多層集積回路における３層以上の金属層の利用可能なことである。従来のＲＯＭにおける目的は、当該ビット・セルの活性領域およびプログラミング・メカニズムによりサイズが制御されるという可及的に小型のビット・セルを製造することである。また従来のセルが供給または吸引する電流を検出すべく、ストラッピングおよび複雑な感度増幅器を伴う。
【００４２】
本明細書中に記述される新規なＲＯＭにおいては、標準的なトランジスタが使用され得るために、特別のセルは製造されない。新たな各セルは２ビットのデータを供給し得ることから、当該デバイスに対しては実効的に２倍の面積が利用可能である。すなわちビット当たり面積が本質的に半分とされることから、各セルに対する面積は倍加されるがモジュールは依然として先行技術のＲＯＭと同一のサイズであり得る。故にこの新たなＲＯＭにおいては、現在において公知であるよりも小型のセルまたは革新的なプログラミング手法を開発する上での負担が軽減される。更に、新規で新たなＲＯＭのセル構造の故に、セル寸法は金属により制限されるが活性領域によっては決定されない。同様に、上記の新たなＲＯＭにおけるセルの活性領域のサイズが増減されることで、アレイ効率に影響することなく当該デバイスの電流の吸込み／供給および速度機能が増減され得る。これにより、非常に低電力または非常に高速なＲＯＭのいずれかを達成する更に簡素な検知メカニズムが製造され得るので、回路設計は更に容易になり且つリスクは小さくなる。更に上記の新たなＲＯＭは、好適実施例において本来的なＮＭＯＳまたはＰＭＯＳ低電圧デバイスを又は他のプロセスにおける任意の本来的なデバイスを用いるので、プロセスのリスクまたは付加的なプロセス・コストを有さない。これに加えて、活性領域が個別の大きさに形成され得るので、上記セルはアレイ効率を変更することなく、種々の用途に対して容易に目的変更され得る。
【００４３】
このように、多層集積回路に埋設される読出専用メモリおよび作製方法の幾つかの実施例が開示された。幾つかの実施例においては、プログラミングは最終金属層の堆積により実施されてからＲＯＭは不動態化される。これにより、実質的に最終処理段階までは標準的であるＲＯＭが提供されることから、最後におけるコードの変更は消費者のサイクル時間に関して殆ど影響しない。また一部の実施例において、作製は僅かに複雑であるがプログラミングは２層以上の金属層、最適には最後の各金属層の堆積により実施され、ビット当たりチップ面積は相当に減少される。
【００４４】
本発明の特定実施例が図示かつ記述されたが、当業者であれば更なる改変および改善を想起し得よう。故に、本発明は図示された特定形態に限定されず、且つ、添付の請求項においては本発明の精神および有効範囲から逸脱しない全ての改変を包含することが企図されることは理解されよう。たとえば、プログラミング・バイアの幾つかを図１２に示された他の層へと移動することで、図１１に示された実施例において記述されたよりも早期の作製プロセス段階にてＲＯＭプログラミングが開始され得る。他の例としては、更に多くの金属ラインまたは層を用い又は更に多くのビット・ラインを用いることで、１個のトランジスタ当たりで更に多くのビットをコード化することが挙げられる。
【図面の簡単な説明】
【図１】  本発明の一実施例に係るＲＯＭアレイの部分破断平面図。
【図２】  図１の２−２線に沿った部分破断断面図。
【図３】  図１の３−３線に沿った部分破断断面図。
【図４】  本発明の別実施例に係るＲＯＭアレイの部分破断平面図。
【図５】  図４の５−５線に沿った部分破断断面図。
【図６】  図４の６−６線に沿った部分破断断面図。
【図７】  本発明の更に別の実施例に係るＲＯＭアレイの部分破断平面図。
【図８】  図７の８−８線に沿った部分破断断面図。
【図９】  図７の９−９線に沿った部分破断断面図。
【図１０】  図７の１０−１０線に沿った部分破断断面図。
【図１１】  図７の１１−１１線に沿った部分破断断面図。
【図１２】  本発明の更に別の実施例の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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