(57)【特許請求の範囲】
【請求項１】
メモリセルであって、
（ａ）それぞれ電源ラインと制御ラインとの間に直列に結合された異なる極性の第１のトランジスタおよび第２のトランジスタを含むインバータであって、ロジックハイ状態またはロジックロー状態のいずれかを有し、前記第１のトランジスタおよび前記第２のトランジスタの双方に対して共通の信号をゲートするソフトノードと、前記第１のトランジスタおよび前記第２のトランジスタを結合するハードノードとを有するインバータと、
（ｂ）前記第１のトランジスタと同一の極性を有し、前記電源ラインに結合され、且つ前記第１のトランジスタに交差結合される第３のトランジスタと、
（ｃ）前記第３のトランジスタとは反対の極性の第４のトランジスタであって、前記ソフトノードをビットラインに結合し、ワードラインの信号に応答する、第４のトランジスタとを含み、
当該メモリセルと整合ラインとの間に結合され、探索ラインの信号に応答する比較回路をさらに備え、
前記比較回路は、前記整合ラインと前記ワードラインとの間に直列に接続される第５のトランジスタ及び第６のトランジスタを備え、前記第５のトランジスタのゲートは、前記探索ラインに結合され、前記第６のトランジスタのゲートは、前記インバータにおける前記ソフトノードか、又は前記ハードノードのいずれか一方に結合されているメモリセル。
【請求項２】
前記制御ラインは前記ワードラインである、請求項１に記載のメモリセル。
【請求項３】
前記第３のトランジスタはＰＭＯＳ素子であり、前記第４のトランジスタはＮＭＯＳ素子である、請求項１に記載のメモリセル。
【請求項４】
前記第４のトランジスタは、オフ状態において前記第４のトランジスタを通って流れるリーク電流が前記ソフトノードを流れるリーク電流よりも大きくなるように構成して、前記第３のトランジスタが前記ソフトノードをロジックハイ状態に活性にプルしていない場合の前記ソフトノードにおけるロジックロー状態を維持するようにした、請求項１に記載のメモリセル。
【請求項５】
非活性状態の前記ワードラインの電圧レベルが制御されて、前記第４のトランジスタにより前記ソフトノードに対する十分な電荷の供給を確実にし、前記ソフトノードが前記電源ラインに活性にプルされていない場合のロジックロー状態を維持するようにした、請求項１に記載のメモリセル。
【請求項６】
前記第４のトランジスタは、前記第３のトランジスタのものよりも低いしきい値電圧を有するよう構成される、請求項１に記載のメモリセル。
【請求項７】
前記第４のトランジスタは、オフ状態において前記第４のトランジスタを通って流れるリーク電流が、前記第３のトランジスタのオフ状態における前記第３のトランジスタを通って流れるリーク電流よりも大きくなるように構成されている、請求項１に記載のメモリセル。
【請求項８】
前記第５のトランジスタ及び前記第６のトランジスタは、前記整合ラインと前記電源ラインとの間に直列に接続され、前記第５のトランジスタのゲートは、前記探索ラインに結合され、前記第６のトランジスタのゲートは、前記インバータにおける前記ソフトノードか、又は前記ハードノードのいずれか一方に結合されている、請求項１に記載のメモリセル。
【請求項９】
前記第５のトランジスタ及び前記第６のトランジスタは、前記整合ラインと前記電源ラインとの間に直列に接続され、
第２の前記メモリセル、及び当該第２のメモリセルと前記整合ラインとの間に結合され、第２の探索ラインの信号に応答する第２の比較回路をさらに備え、前記第２の比較回路は、前記整合ラインと前記電源ラインとの間に直列に接続される第７のトランジスタ及び第８のトランジスタとを備え、
前記第５のトランジスタのゲートは、第１の探索ラインに結合され、前記第６のトランジスタのゲートは、前記インバータにおける前記ソフトノードに結合され、
前記第７のトランジスタのゲートは、前記第２の探索ラインに結合され、前記第８のトランジスタのゲートは、前記第２のメモリセルの前記インバータにおける前記ハードノードに結合されている、請求項１に記載のメモリセル。
【請求項１０】
第２の前記メモリセル、及び当該第２のメモリセルと前記整合ラインとの間に結合され、第２の探索ラインの信号に応答する第２の比較回路をさらに備え、前記メモリセル及び前記第２のメモリセルはそれぞれ、前記探索ライン及び前記第２の探索ラインに結合され、前記メモリセル及び前記第２のメモリセルは共通ワードラインを共有しており、３値ＣＡＭセルを形成するように、前記比較回路は前記メモリセルに結合され、前記第２の比較回路は前記第２のメモリセルに結合されている、請求項１に記載のメモリセル。
【発明の詳細な説明】
【０００１】
この発明はメモリ装置に関し、より特定的には、組込メモリ用途のためのメモリセルに関する。ここに記載する１つの特定的な用途は、組込メモリシステムにおいて用いるための内容参照可能メモリ（ＣＡＭ）の構築である。
【０００２】
発明の背景
半導体メモリは、トランジスタの最小限のフィーチャサイズの縮小および半導体装置製造能力における柔軟性の増大におけるいくつもの技術的進歩の結果、高密度化が進んでいる。スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）の両方が、商品（commodity）および組込実装における進歩から利益を受けている。組込メモリ用途は典型的には、メモリと他のロジック機能とを単一の半導体装置に組合せ、その結果メモリ部分と他の回路との間に超高帯域幅動作を生じさせることにかかわる。組込メモリシステムに対する共通の用途は、マイクロプロセッサキャッシュメモリ、マイクロコントローラメモリ、およびさまざまなシステムオンチップ用途を含む。
【０００３】
ネットワーキング業界において、メモリは一般的なネットワーキングシステム、特定的にはたとえばレイヤ３高速イーサネット（Ｒ）およびギガビットスイッチの分野において、性能を向上させる重要な役割を果たす。そのようなスイッチにおいてメモリが果たす１つの特定的な役割は、高速アドレスルックアップである。典型的には、この種類の動作は、入ってくるデータパケットのアドレス情報と、入ってくるパケットがどこに転送され得るかを示す、可能なアドレスからなる既存のデータベースとを比較することにかかわる。この種類の動作は、特にネットワークプロトコルが変化し、かつそのような情報をストアするために用いられるデータベースが成長し続ける場合に、内容参照可能メモリ（ＣＡＭ）を用いた実現化に最適である。
【０００４】
従来的にはＣＡＭは、ＣＡＭの実現化に要求されるより大きなセルサイズのために、ＤＲＡＭまたはＳＲＡＭほど広く用いられていなかった。しかしながら、特定用途向け回路（ＡＳＩＣ）においては、ＣＡＭはテーブルルックアップおよび連想計算としてそのような用途のための特定用途向け回路を実現するためにしばしば用いられてきた。
【０００５】
ネットワーキングアプリケーションに対しては、ＣＡＭは高性能広範文字列探索（high performance wide word search）アルゴリズムの実現を必要とするアプリケーションに最適である。そのような場合においては、ＣＡＭに基づく探索は、たとえばソフトウェアに実現される２分木に基づく探索のような他の探索アルゴリズム実現に勝る利点を有する。これは、非常に長いワードを用いて並行に多数の位置を探索できるＣＡＭの能力によるものである。典型的にはＣＡＭ内のデータは、物理位置よりもそのセルの内容に基づいてアクセスされる。ＣＡＭは、探索データと称する探索されるべき情報と、ＣＡＭの内容とを比較することにより動作する。整合が見つかれば、整合したアドレスは出力として返される。
【０００６】
さまざまな種類のＣＡＭセルおよびそれらの動作についての一般的な背景は、ケネス・シュルツ（Kenneth Schultz）による「内容参照可能メモリコアセル−調査」（“Content-addressable memory core cells-A survey”, INTEGRATION. the VLSI journal 23 (1997) pg. 171-188.）に記載される。この記事に記載されるように、ＣＡＭセルはＳＲＡＭおよびＤＲＡＭの両方の種類のメモリセルで実現され得る。ＣＡＭの構築に両方の種類のメモリを用いることに対する明らかな利点および不利点がある。一般的にＤＲＡＭに基づくＣＡＭは、ＳＲＡＭに基づくＣＡＭと比較すると、セルを構築するために要求される要素の数が少ないのでより高密度な能力を有するが、ストアされたデータを維持するために周期的リフレッシュを必要とする付加的な複雑さを被る。さまざまなＤＲＡＭに基づくＣＡＭセルが、マンディ（Mundy）による米国特許第３，７０１，９８０号、およびウェイドおよびソディニ（Wade and Sodini）による米国特許第４，８３１，５８５号および米国特許第４，７９９，１９２号、ならびにより最近ではモサイド・テクノロジーズに譲渡されたラインズ（Lines）他による米国特許出願第０９／５３３，１２８号などにおいて提案されている。
【０００７】
たとえば、図１に概略的に示すように、ＣＯＭＳ６トランジスタ（６Ｔ）ＳＲＡＭセルが長年広く用いられてきた。これは簡単で頑強な構成であって、かつアクセストランジスタＴａ、インバータ装置Ｔｎ、およびそれらの相補的負荷Ｔｐの割合に依存して、非破壊的または破壊的のいずれでも読出可能である。後者の場合、ストアされたデータは感知されてセルに再び書込まれなければならない。破壊的読出でさえも、従来の１ＴセルＤＲＡＭの対応の動作よりもはるかに簡単な動作である。このセルの欠点は、６個のトランジスタと、現在のプロセスにおいて重要度が増しているそれらのコンタクトと、内部の交差結合された配線とのために、比較的大きな領域が必要となることである。相補的なｂｉｔおよび／ｂｉｔ（ただし／は上付きバーを示す。以下同様）ラインの両方が必要であることは、各セルに電圧ＶｄｄおよびＶｓｓを供給しなければならないことと併せて、さらなる記録密度への制約となる。
【０００８】
また長年にわたり公知であるのは、図２に概略的に示す非対称５Ｔセルである。これは図１の６Ｔセルに比べて小さく改良されているが、信頼できる書込を確実にすることが困難であることと、単一の不均衡ビットラインに対するセンシングが遅いこととのために、あまり用いられていない。
【０００９】
最後に、いくつかのバージョンの４Ｔセルが存在する。共通する構成においては、図３に概略的に示すように交差結合されたＰＭＯＳ負荷の代わりに非常に値の高い抵抗器が用いられる。これらはセル記憶ノードのリークを克服する必要がある。ロジックハイレベルもまた、セルがアクセスされるたびにビットラインから再記憶され、こうしてセルはダイナミックモードで動作し得る。
【００１０】
アクセストランジスタに抵抗負荷と同様の機能をさせて、ビットラインから電荷を供給させて「１」レベルを保たせるための、いくつもの試みがなされてきた。１９７０年代半ばにおいては、インテルは４個のトランジスタを備え、ワードラインが周期的にパルス発振してすべてのセルを同時にリフレッシュするセルを用いた「平面リフレッシュ（Planar Refresh）」１Ｋ  ＤＲＡＭを発表した。より最近には、ＮＥＣによって「１６Ｍｂ４００ＭＨｚロードレスＣＭＯＳ４トランジスタＳＲＡＭマクロ」（“A 16Mｂ 400MHz Loadless CMOS Four-Transistor SRAM Macro.”ISSCC. February. 2001）において４トランジスタ（４Ｔ）アプローチが発表されたが、これはｎチャネル交差結合装置よりも高いリークのあるｐチャネルアクセストランジスタを用いたものである。
【００１１】
多くのメモリ用途において、メモリとロジック機能とを単一の半導体チップに混載する必要がある単一チップ解決策またはいわゆるシステムオンチップ解決策に対する要求の高まりにおいて、上述の回路はいくらかの不利点を有する。ＤＲＡＭセルに対しては、ＤＲＡＭ製作は典型的にはスタックまたはトレンチセルキャパシタのようなセルキャパシタ構造を構築するために特別の処理ステップを必要とする。対称的に、ＳＲＡＭセルは標準のロジックプロセスまたはいわゆる「非ＤＲＡＭプロセス」を用いて容易に実現可能である。しかしながらＳＲＡＭメモリの不利な点は、ＳＲＡＭセルは典型的には６Ｔまたは４Ｔプラス２個のレジスタを必要とし、典型的なＤＲＡＭセルに見出される単一のトランジスタおよびキャパシタよりも実質的により多くのシリコン領域を占めることである。３値ＣＡＭ（３ロジック状態）メモリセルを構築するために用いられる場合、ＤＲＡＭおよびＳＲＡＭセルのこれらの特徴は、典型的な３値ＣＡＭセルに必要となる排他的ＮＯＲ関数を実現するために要求される付加的な複雑性のために増幅され、その結果比較的大きなＣＡＭメモリセルとなる。さらにＤＲＡＭに基づくＣＡＭは、密度の点でＳＲＡＭに基づくＣＡＭに勝る利点を有するが、ＤＲＡＭに基づく技術のために典型的に必要となる特別な製作処理ステップは、組込メモリ用途におけるＤＲＡＭに基づくＣＡＭの現在の可能性を制限する。
【００１２】
通常のロジック能力と組合されたＤＲＡＭプロセスステップを提供するプロセスはより利用可能になってきているが、複雑性とコストとがそれらを限られた数の用途に制限することに対する懸念が強まっている。より重要なことには、所与のジオメトリにおけるより簡単な全ロジックプロセスに対する、業界におけるそのようなプロセスの可用性の間の時間遅れは、ＤＲＡＭを組込む場合にさらに経済的な打撃を与える。こうして、ダイ上の所与のメモリ対ロジック比に対して、ダイは混載ＤＲＡＭ／ロジック０．２５ミクロンプロセスを用いてメモリ部分を実現化する場合の方が、全ロジックのＳＲＡＭ０．１８ミクロンプロセスを用いてメモリ部分を実現する場合よりも、実際に大きくなる。これは、スタンドアローン形式でさえも高いロジックオーバーヘッドを備えるＣＡＭのような用途においては特に問題であり、組入れられた場合にさらに大きな領域が犠牲になる。
【００１３】
さらなる要件としては、混載プロセスに対しては異なったファウンダリプロセス間の可搬性が乏しく、この時点ではＣＡＤツールが不十分であることである。
【００１４】
したがって、排他的ではないが主に組込メモリ用途においては、ＤＲＡＭに基づく高密度特徴の利益を有するが、純粋なロジックプロセスで実現可能であり、容量構造を構築するためにさらなる製作プロセスステップを必要としないメモリセルを提供することが望ましい。好ましくは、この新しいセルは典型的なＳＲＡＭメモリセルよりも少ないトランジスタを含み、電荷をストアするためのセルキャパシタを必要としない。この種類の高密度メモリセルを用いてＣＡＭに対する組込セルを構築することがさらに望ましい。
【００１５】
発明の要約
この発明は、従来のＳＲＡＭセルよりも小さなセルサイズを有し、かつセルのデータのリフレッシュを必要としないスタティックデータ記憶が可能である高密度セル用途のためのメモリセルを提供することを目的とする。
【００１６】
この発明の利点は、通常のおよび組込ＳＲＡＭおよびＤＲＡＭセルの両方を置換することである。特定的には、メモリセルは複雑な容量構造に関連する付加的なプロセスステップを必要とする通常のロジックプロセスを用いて構築することができる。さらに、メモリセルは独立した読出ならびに書込経路、および内容参照可能メモリ（ＣＡＭ）を必要とする複雑な機能に対し特に好適である。
【００１７】
この発明に従って、メモリセルが提供され、該メモリセルは、（ａ）入力ノードおよび出力ノードを有するＣＭＯＳ反転ステージと、（ｂ）ビットラインと該反転ステージの入力ノードとの間に結合されて、制御ラインに沿って受けた制御信号に応答して該ビットラインと該反転ステージ入力ノードとを選択的に結合する、アクセストランジスタと、（ｃ）該反転ステージ出力ノードと電源ラインとの間に結合されて、該反転ステージの入力ノードで信号に応答して、該反転ステージを第１のロジック状態にラッチする、フィードバック要素とを含む。
【００１８】
この発明の好ましい実施例のこれらおよび他の特徴は、以下に添付の図面を参照する詳細な説明においてより明らかとなるであろう。
【００１９】
好ましい実施例の説明
図４を参照すると、先行技術に従ったロードレスＣＭＯＳ４Ｔ  ＳＲＡＭセル１００が示される。ＳＲＡＭセル１００は、ドライブレジスタのための１対の交差結合された（cross-coupled）ＮＭＯＳ装置１０２および１０４と、アクセストランジスタのための、それぞれノードＣとＤとに結合された１対のＰＭＯＳ装置１０６および１０８とを含む。この構成は、１９７０年代に用いられたロードレスＣＭＯＳ４トランジスタ（４Ｔ）ＤＲＡＭセルに類似するが、この先行技術実施例においては、交差結合された装置はＮＭＯＳであってアクセス装置はＰＭＯＳである。アクセストランジスタ１０６および１０８は、それぞれビットライン（ＢＬ，／ＢＬ）に接続され、それらのゲートはワードライン（ＷＬ）に接続される。回路構成１００は、ビットライン（ＢＬ，／ＢＬ）がロジックハイ（ＶＤＤ）にプリチャージされ、製造プロセスおよび／またはｐチャネルゲート電圧がＰＭＯＳ装置がＮＭＯＳ装置よりも高いリーク電流を有することが確実になるよう操作されると、セル１００は標準の抵抗装荷ＳＲＡＭセルと同様に動作するという特徴を、トランジスタが有するよう構築される。言い換えると、リフレッシュサイクルなしにデータを保持するためには、ＰＭＯＳ装置のオフ状態電流ＩOFF-PはＮＭＯＳ装置のオフ状態電流ＩOFF-Nよりも高くなければならない。
【００２０】
セル１００は、ＰＭＯＳアクセストランジスタ１０６および１０８を負荷装置として用いて、リフレッシュ動作なしにセルのデータを維持する。より特定的には、スタンバイの場合、ビットライン（ＢＬ，／ＢＬ）はＶＤＤ電源（ハイ）にプリチャージされ、ワードラインＷＬもまたＶＤＤにプリチャージされる。
【００２１】
セル内のデータが、ノードＣにおいてロジックハイ（「Ｈ」）またはＶＤＤレベルでストアされ、かつノードＤにおいてロジックロー（「Ｌ」）またはＶＳＳレベルでストアされていると仮定すると（もちろん反対の状態、すなわちノードＤにおいて「Ｈ」およびノードＣにおいて「Ｌ」でもストア可能である）、セルはこのストアされたデータ、すなわちノードＣにおける「Ｈ」を、ＰＭＯＳアクセストランジスタ１０８を通るリークまたはオフ状態電流がＮＭＯＳトランジスタ１０４を通るオフ状態電流よりも大きくなる、すなわちＩOFF-P＞ＩOFF-Nになることを確実にすることにより、維持する。これは、ＮＭＯＳ装置のしきい値電圧を、ＰＭＯＳ装置のしきい値電圧と比較して増大させて、ＮＭＯＳ装置１０４よりもより多くのリーク電流をＰＭＯＳ装置１０８に流すことにより達成される。その結果、ＶＤＳ＝１．８Ｖ（すなわち、そのドレイン−ソースでの電圧）でのＮＭＯＳトランジスタ１０４のオフ状態電流が、ＶＤＳ＝０．０５ＶでのＰＭＯＳトランジスタ１０８のオフ状態電流よりも、約２のオーダの大きさで低くなる。
【００２２】
図４の回路において、「リーク電流競合」をバイアスさせるためのいくつもの方法がある。その１つは、選択的ゲートイオン注入により単にトランジスタしきい値電圧ＶTを制御することである。Ｎ型ポリシリコンゲートで構築されるＰチャネル装置は、埋込チャネルを生成する不都合な仕事関数影響のためにリークを起こしやすい。もし問題が主にサブしきい値リークの１つであれば、幅および／または長さを調節することによりしきい値電圧に所望の相対的な差を得ることができる。別の解決策は、トランジスタのタブまたは基板（装置の極性に依存する）にバイアス電圧を印加して、しきい値電圧を調節することである。たとえば、ＰＭＯＳ交差結合およびＮＭＯＳアクセス装置を有し、かつＰＭＯＳリーク電流よりも大きなＮＭＯＳリーク電流を有することを目標にする回路については、ｎ型タブ（すなわちＰＭＯＳ装置が存在するタブ）にＶＤＤよりも高くなるまで電圧を印加する（またはポンピングする）と、ＰＭＯＳ装置のしきい値電圧ＶTPが上昇し、それによりＰサブしきい値電流が減じられる。この方策は、ＰＭＯＳトランジスタのソースまたはドレインからのｎ型タブへのリークが過剰に上昇せず、よってＶTPの利得をなくす場合にのみ有効である。
【００２３】
図５を参照すると、参照符号２００によって総じて、この発明の実施例に従った改良されたメモリセルを示す。セル２００は、１対の交差結合ＰＭＯＳトランジスタ２０２および２０４を含み、その各々がソースをＶＤＤ電源に結合され、トランジスタ２０４はそのドレインをノードＡでＮＭＯＳプルダウントランジスタ２０８に結合され、これにより反転ステージを形成し、トランジスタ２０２はノードＢでソースをＮＭＯＳアクセストランジスタ２０６に結合され、これはノードＢをビットラインＢＬに結合する一方、そのゲートはワードラインＷＬに結合される。ＮＭＯＳトランジスタ２０８はソースをワードラインＷＬに結合される一方、そのゲートは交差結合対のノードＡに結合される。
【００２４】
図５のセル２００は、１つのビットラインと接地ラインＶＳＳが減じられている点で、図４に概略的に示されるセル１００をに対する改良であることがわかるであろう。さらに、セル２００は、少なくとも１つの「ハードな」ノードＡを有し（すなわち、ＷＬがイネーブルされている限り顕著な劣化なしに電圧レベルを維持するノード）、それによりＣＡＭ動作において可能な探索方法に対する基礎を提供する。通常の４Ｔ  ＳＲＡＭセルがダイナミックまたはスタティックに動作できるのと同様に、もし「保持（keeper）」電流が負荷荷重または他の同様の手段によって供給されていれば、セル２００はダイナミックまたはスタティックモードのいずれによっても動作可能である。概略的に、セル２００は図４のセル１００と比べると、交差結合装置およびアクセス装置のトランジスタタイプが反転している点で「さかさまに」示される。しかしながら、どのようにＰとＮとの間のリークが制御されるかに依存して、セル２００は、ビットラインが通常のとおりハイに維持される一方で、Ｎチャネル装置が交差結合トランジスタ２０２および２０４として、かつＰチャネルトランジスタがアクセス装置２０６および２０８としても同様に良好に実現可能である。この代替的な実施例は、図９および図１０を参照して以下に詳述する。
【００２５】
再び図５を参照すると、セル構成２００は、ワードライン（ＷＬ）を通常のようにロジックローに保持されるかまたは接地電圧に保持され、アクセス装置２０６をオンするためにのみ短くハイにパルス付けされ、その後接地電圧レベルに戻る。したがって、ワードライン（ＷＬ）は、回路の反転ステージに対する接地として機能する。これはワードラインのキャパシタンスを増大させるという不利点を有するが、ＣＡＭセルを通る金属ラインをなくし、セルへの書込を簡略化するという利点を有する。
【００２６】
セルの動作は以下のように説明できる：書込動作においては、ビットラインＢＬは、書込まれるべきデータのロジックに依存してハイまたはローにセットされる。ワードラインＷＬは次いで、予め定められた期間パルス付けされる。ＷＬがハイである期間の間、データはアクセス装置２０６を介して「ソフトな」ノードＢ（すなわち、ノードへのリフレッシュが提供されない限り信号劣化を受けるノード）に送られる。ＷＬがロジックローに戻ると、データは「ソフトな」ノードＢおよび反転または「ハードな」ノードＡにストアされる。
【００２７】
セル２００の状態の変化が可能である２つの書込動作の場合がある。第１は、現在ロジックハイをストアするセルにロジックローを書込むことであり、第２のものは現在ロジックローをストアするセルにロジックハイを書込むことである。他の２つの可能性は、既にロジックローをストアするセルにロジックローを書込むこと、および既にロジックハイをストアするセルにロジックハイを書込むことである。後者の２つの可能性もサポートされるが、セル内に状態の変化が起こらないのでここでは詳述しない。
【００２８】
第１に、ロジックハイをストアするセルへのロジックローの書込の場合を考察する。書込動作開始の前に、「ソフトノード」Ｂはロジックハイであり、反転または「ハードノード」Ａはロジックローである。上述のように、書込ラインＷＬは「スタンバイ」の間にロジックローに保たれる。次いで、ロジックローがビットラインＢＬにローディングされ、ＷＬは上昇してアクセス装置２０６をオンにし、それによりノードＢをロジックローにして、これが反転ステージにおけるプルアップＰＭＯＳトランジスタ２０４を介してノードＡをロジックハイにセットする。「ソフト」ノードＢに接続されるＰＭＯＳトランジスタ２０２はしたがってオフにされる。ＷＬがオフにされると、アクセス装置２０６はオフになり、よってアクセス装置２０６およびプルアップＰＭＯＳトランジスタ２０２の両方がオフになる。ノードＢのロジックローデータはリーク電流を通してのみこの状態に保たれる。特定的には、ＮＭＯＳアクセス装置２０６を通って流れるリークまたはオフ状態電流は、ノードＢに接続されるＰＭＯＳプルアップトランジスタ２０２を通って流れるオフ状態電流よりも大きい。これは、たとえばＮＭＯＳトランジスタ２０６のしきい値電圧をＰＭＯＳトランジスタ２０２のものよりも低くセットすることにより達成される。これにより、ＰＭＯＳ装置２０２よりもＮＭＯＳ装置２０６の導電性が高くなる。これに代えて、ＮＭＯＳおよびＰＭＯＳ装置のしきい値電圧は、ＰＭＯＳ装置が存在するＮ型タブにＶＤＤ電圧よりも高い電圧を印加することにより変更され得る。
【００２９】
第２に、ローをストアするセルにロジックハイを書込む場合を考察する。すなわち、上述と同様のプロセスが実行される。ロジックハイがビットラインＢＬに付与される。ワードラインＷＬはロジックハイにされ、アクセスＮＭＯＳ装置２０６をオンにする。これはノードＢにＶＤＤ−ＶTNレベルをパスする（しきい値電圧降下ＶTNはＮＭＯＳアクセス装置２０６を渡って生じる）。ＮＭＯＳ制御装置２０８はここでオンになる準備ができている。アクセストランジスタ２０６でのＶＤＤレベルは、ビットラインＢＬがロジックハイである場合に生じる。ＷＬが再びローにされると、ＮＭＯＳ装置２０８は完全にオンになり、ノードＡをロジックローレベルにプルする。これは、ＰＭＯＳ装置２０２を完全にオンにし、よってノードＢをハイにラッチする。この状態で、ノードＡのロジックローはノードＢがハイであることを確実にするので、ノードＢおよびＡにストアされるデータを保持するためのリーク電流は必要ではない。
【００３０】
以下に読出動作を説明する。ノードＢにストアされるロジックハイ（およびノードＡにストアされるロジックロー）を読出す場合、ビットラインＢＬはローにプリチャージされ始め、ワードラインＷＬレベルは上昇する。ノードＢにストアされたハイがビットラインに読出されて電流のパルスがビットラインに流れ始め、しきい値電圧がアクセストランジスタ２０６を渡って降下すると、最終的にビットラインの電圧はＶＤＤ−ＶTNに到達する。このビットライン上の電圧差は、周知のＤＲＡＭタイプセンシングを用いて、通常のセルの半分のサイズを有するダミーセルを装着された別のハーフビットラインと比較することにより、検出可能である。セルが正しいデータを維持するために、ビットラインＢＬ上で感知されたデータはノードＢ（「ソフトノード」）に再記憶されなければならないので、データが感知されてビットラインに増幅されると、このロジックハイ値はノードＢに再び書込まれる一方、ワードラインはハイを保つ。ワードラインが降下すると、再書込は完了している。
【００３１】
ノードＢにストアされているロジックロー（およびノードＡにストアされているロジックハイ）の読出の場合は、ビットラインはプリチャージを開始し、ワードラインは上昇する。ローにプリチャージされているビットラインとノードＢにストアされている値との間に圧力差がないので、電流は流れず、ノードＢ上の値は変わらない。ワードラインが下降すると、ＮＭＯＳアクセス装置２０６を通って流れるリーク電流がＰＭＯＳフィードバックトランジスタ２０２を通って流れるリーク電流よりも大きい、すなわちＩＯＦＦ−Ｎ＞ＩＯＦＦ−Ｐを確実にすることにより、ノードＢ上の値は上述のように維持される。これは上述のように、ＶＳＳよりも低い電圧をＮＭＯＳ装置２０６のｐウェルに印加することにより達成される（たとえば、オンチップ生成負電圧源ＶＢＢ）。これにより、ＰＭＯＳ装置２０２のしきい値電圧に対してＮＭＯＳ装置２０６のしきい値電圧が効果的に低くなり、かつＮＭＯＳ装置２０６を通って流れるリーク電流がＰＭＯＳ装置２０２を通るものよりも大きくなることが確実になり、それによりノードＢ上のロジックロー値を維持する。
【００３２】
ＣＡＭにおいて読出動作の間にこの感知−再記憶機能が必要となるのは、以下の場合のみであることに留意されたい（ａ）セルがダイナミックＣＡＭ（ＤＣＡＭ）セルとして、または（ｂ）スタティックモード動作に対するダイナミックバックアップモードとして動作している場合、または（ｃ）セル内容を読出す必要がある場合（テスト、または内容読出動作モードなど）。しかしながら一般的に、ＣＡＭによって一般的に行なわれる通常の探索および比較動作に対しては、読出動作は必要ではない。
【００３３】
この発明のセル２００の構築において、ＰおよびＮ装置の両方が用いられるので、Ｐ＋とＮ＋との狭い間隔配置でのトレンチ分離プロセスが好ましい。
【００３４】
この発明のさらなる実施例においては、この発明のセル構成は３値ＣＡＭセルを実現するために用い得る。どのような３値ＣＡＭセルも、「ドントケア」状態のストアおよび、マスクビットでの探索の両方が可能であるべきである。したがって、ＣＡＭセルは各々３つの状態を有するべきであり、実務上は二重２値セルが必要となる、すなわちセルはロジック「０」、ロジック「１」およびロジック「ドントケア」をストアすることが可能であって、またこれらの３つの値をマスクすることができなければならない。
【００３５】
図６を参照すると、この発明の実施例に従って構築される１０Ｔ３値ＣＡＭセル３００が示され、これは図５を参照して説明した１対のセルメモリセル２００と、探索および比較動作に対して必要となる排他的ＯＲ（ＸＯＲ）関数３０４を実現するためのさらなる装置３０６および３０８とを含む。ＸＯＲ関数が備わったＮＭＯＳおよび／またはＰＭＯＳ装置を実現するためのさまざまな方法があり、各実現化は回路およびレイアウト上の利点および不利点を有する。図６においては、Ｐチャネル装置３０６、３０８のソース−ゲート間のＡＮＤゲートが示される。特定的には、ＰＭＯＳトランジスタ３０６および３０８はそれぞれのソース−ドレイン回路を、それぞれ「ハード」ノードＡ、Ａ′と、整合ライン／ＭＡＴＣＨとの間に接続される。それらのそれぞれのゲートは、それぞれトランジスタ３０６および３０８のゲートに与えられる相補的探索ラインＳＥＡＲＣＨおよび／ＳＥＡＲＣＨに接続される。ＡＮＤゲートは、ＳＥＡＲＣＨと／ＳＥＡＲＣＨとがストアされたデータを比較するよう動作する。／ＭＡＴＣＨラインは、「ハード」ノードＡとＳＥＡＲＣＨとが両方ともローである（および「ハード」ノードＡおよび／ＳＥＡＲＣＨがハイである）場合か、またはＡおよびＡ′が両方ともローであるか、またはＳＥＡＲＣＨおよび／ＳＥＡＲＣＨが両方ともハイである場合（および、もちろん、ＡおよびＡ′がローであり、ＳＥＡＲＣＨおよび／ＳＥＡＲＣＨがハイである場合）にのみローに留まる。ＶＤＤ−ＶTPである限り、他のすべての組合せは／ＭＡＴＣＨがプルアップされる結果となるが、ここでソースフォロウイング（source-following）であるのでソース−タブバイアスによってＶTPが上昇する。これは、ＶＳＳとＶＳＳ＋ＶTPとの間のレベルに流れる電流、または流れない電流の差を検出する整合センシング回路を必要とする。
【００３６】
探索／整合トランジスタ３０６、３０８は、「ソフト」ノードＢおよびＢ′を妨げるリスクを冒すことなく、Ｎチャネル装置として実現され得る。しかしながら、探索ラインはローであるワードラインに電流を流し、よって整合検出回路は、整合ラインのＶＤＤとＶＤＤ−ＶTNとの間である電圧から流れる電流に応答しなければならず、ここでＶTNはソースフォロウイングが高まっている。この実現における困難は、基本的なセルがＶTNよりも大きな電圧ＶTPを有さねばならないことである。
【００３７】
これに代えて、より従来的な４トランジスタＸＯＲ回路が実現されてもよい。しかしながらこの回路は、回路３００と比較すると２つの付加的なトランジスタを必要とするが、一般的に、これらのトランジスタが必要とする付加的な領域は非常に小さい。図７を参照すると、Ｎチャネル４トランジスタ回路構成４００が示される。２つの付加的な装置は共通ゲート、共通ソースとして「ハード」ノードプルダウントランジスタ４０４に接続され、かつ共有ソース−ドレインとして探索装置４０６、４０８に接続される。この構成はそれでも、いくらかのリーク電流がローワードラインに流れさせるが、整合ラインにセンシング制約を課すことはない。この極性においては、すべての４つのトランジスタをｐチャネルに置換することが、最良の解決策となるであろう。ソフトノードＢへのカップリングを避けるために、これらのトランジスタは、ゲートがそれぞれノードＡ、Ａ′およびＢ、Ｂ′に接続されるトランジスタと共通ゲートおよび共通ソースである。これらは書込および探索動作をほぼ独立させる。
【００３８】
２値ＣＡＭは、１つの４Ｔセルに両方のノードによって駆動されるｐチャネルＸＯＲカッドをストアするだけでよいことに留意されたい。そのようなセルはこうして、８個のトランジスタと６本のラインとを有し、それでもストアしていない「ドントケア」であってもマスク探索を行なうことが可能である。
【００３９】
明らかに、回路簡略性、領域および安定した（rugged）動作の間の最良の妥協点の選択において考察するべきいくつもの要素がある。
【００４０】
図８を参照すると、この発明の好ましい実施例に従った３値ＣＡＭ実現例５００の完全なバージョンが示される。回路５００は、ｐチャネルアクセストランジスタＴ１およびＴ１′に基づき、よってＰチャネルリークはＮよりも大きいか、またはセルはダイナミックに動作することが仮定される。ワードラインＷＬは通常はロジックハイであり、整合ラインは不整合が生じるすべてのセルによってプルダウンされる。「ハード」ノードＡおよびＡ′上にストアされるロジックローは、ＳＥＡＲＣＨおよび／ＳＥＡＲＣＨラインにストアされるロジックローレベルが行なうのと同様に、プルダウンを防ぐ。実際には４つの状態が存在するので、他の機能もまた可能である。「ハード」ノードＡおよびＡ′の両方の上のロジックハイは、探索ワードがＳＥＡＲＣＨおよび／ＳＥＡＲＣＨラインの両方上のロジックローによってマスクされていない限り、探索ワードに関係なくどのような整合が検出されることも防ぐ。
【００４１】
このレイアウトは、上の反転セルの対応の装置を含むタブ内にＴ１、Ｔ１′およびＴ２、Ｔ２′をクラスタ化し得る。Ｔ１およびＴ１′はゲートコンタクトを共有し得る。Ｔ３、Ｔ４およびＴ５は見てわかるように、ＶＳＳよりもおそらくは下で整合ラインとクラスタ化する。ＶＳＳは、下の反転セル行への共通接続である。
【００４２】
図８の実施例のさらなる改良として、読出動作にもかかわらずデータが維持されることを確実にする方法は、上述のインテル１Ｋ  ＤＲＡＭにおいて用いられる平面リフレッシュ動作に類似した、簡単な形式のリフレッシュを用いることにかかわる。もし選択されたセルのワードライン（このＰＭＯＳアクセス実現例において通常はＶＤＤに維持される）が周期的にＶＤＤ−ＶTPに降下する一方、その関連のビットラインはロジックハイであれば、電流ミラーおよびサブしきい値動作によって、これは「ソフト」ノードＢにロジックハイをストアしているセルにおけるロジックハイレベルを「補充（top up）」する。この「補充」電流は、オンしたＮＭＯＳプルダウントランジスタによって簡単に克服される。これは、図４に示される４Ｔ  ＳＲＡＭセルの対称的なバージョンまたは、図８に示されるようにハーフフロップ（Ｔ２またはＴ２′）のＰチャネルが、ＷＬを降下させると「ソフト」ノードにロジック「０」を維持するＮチャネルへのドライブが減じられるので、そのソースをＷＬではなくＶＤＤに接続される非対称バージョンと最も好適に動作する。このリフレッシュは、図４を参照して説明されたスタティック動作と同様にトランスペアレントであり、この態様では多数のワードラインにグリッチが生じるおそれがある。
【００４３】
図５の基本的なセル構成２００は、マイクロプロセッサ／マイクロコントローラにおけるキャッシュメモリのような組込ＳＲＡＭ用途に用いることができる。
【００４４】
ＣＡＭに関連しては、もしスタティックであると、セルは探索ロジックが接続された「書込専用」セルになり得る。これに代えて、これは破壊的に読出され、その状態が感知されて再記憶されて戻される、ダイナミックに動作するものであってもよい。
【００４５】
図９に、この発明のさらなる実施例である基本的非対称４Ｔセル９００を示す。これは単一のｐチャネルアクセストランジスタを備えた１対のトランジスタ９０６および９０５によって形成される通常のＣＭＯＳインバータと、「ソフト」ノードへのｎプルダウン９０４とを組合せる。通常の４Ｔセルと同様に、この「ソフト」ノードは、ロジック「１」レベルを維持するために通常の４Ｔセルについて記載された手段のうちの１つを必要とする。これは、ワードラインをローにパルス付けすることによる通常のリフレッシュ、またはＰチャネルリークを、ロジック１をストアしている間にそのノードをプルダウンするものよりも大きくするための手段を意味する。ワードラインロジックハイレベルは、Ｖｄｄよりも低いレベルに調節されるか、または低しきい値ＰＭＯＳ装置をたとえばアクセストランジスタとして用い得る。
【００４６】
いくつかの用途においては、図９の回路のさらなる簡略化が可能である。これを図１０に参照符号１０００で示す。図１０の実施例は、インバータ電源ノードを、通常アクセストランジスタ１００２をイネーブルするための小さなパルスを除いてはロジックハイに維持されるワードラインに接続することにより、Ｖｄｄ電源に対する必要性をなくす。ｎチャネルへのドライブが自動的に除去されるので、ｎチャネル１００４のロジック０をストアする一方で「ソフト」ノードを保持する役割を、ｐチャネルアクセストランジスタ１００２が克服する必要がなくなるので、この方策はメモリセルを通る金属ラインをなくすことと同様にデータの書込を容易にする。これと引換えに、読出はより困難になる。ここでセルは、ｎチャネルがオフになる前に、限られた量の電荷しか抽出しない。セルはこうして、１ＴセルＤＲＡＭと同様に動作し、ビットラインはロジックハイにプリチャージされ、有効キャパシタンスはＩＦの数十倍となる。よって、これは感知され再記憶される必要がある。しかしながら、ＣＡＭにおける用途などにおいては、実際にはビットラインを介してセルを読出す必要はない。代わりに、セルは排他的ＯＲゲートへの入力を制御して、セル内容と探索データとを比較する。同様に、別々のＢＬおよび読出ＷＬ制御アクセスは、セルに対する別々の読出および書込ポートを提供する。減じられた信号ラインカウントは、そのようなマルチポート用途において特に有用である。
【００４７】
図１１を参照すると、メモリセルのノードＢおよびＡの両方が入力として排他的ＮＯＲゲートに接続される２値ＣＡＭセル１１００が示される。ゲートの出力はワイヤードＯＲとして／ｍａｔｃｈラインへ向かうが、これはストアされたデータと、ｓｅａｒｃｈおよび／ｓｅａｒｃｈライン上のものとの間に不整合があれば、接地への経路を有する。二重のロジック０はセル内に無視されるデータをもたらすが、メモリセル内に「ドントケア」状態をストアする方法はない。これらの３つの状態をストアするためには、図１２の回路１２００に示される２ビットの記憶装置が必要となる。
【００４８】
図１３の回路１３００に示すように、排他的ＮＯＲゲートの２つのトランジスタをなくすことにより、このセルのさらなる簡略化が可能である。セル内容と、ＳＥＡＲＣＨおよび／ＳＥＡＲＣＨラインとの間のゲート機能は、ここでは探索トランジスタのゲートとソースとの間で行なわれる。この構成の欠点は、整合感知回路に対する要件である。整合ラインのハイレベルは、セルが整合を示した場合、探索トランジスタが反対方向に導電する前にＶｄｄ−Ｖｔに降下することしかできない。こうして、Ｖｄｄ−ＶTの間のレベルを区別するための何らかの形式の電流センシングまたは他の手段が必要となる。
【００４９】
図１４を参照すると、図１２に示した３値ＣＡＭセルに対する回路のための典型的な０．１８ミクロンロジックプロセスにおけるレイアウトが総じて参照符号１４００によって示される。
【００５０】
図１４を参照すると、図１２に示される回路である３値ＣＡＭセルの一般的なレイアウトが示される。このレイアウトは、図１２に示される回路の半分を示すことに留意されたい。便宜上、図１４におけるレイアウトには図の中に表示を付けている。レイアウトにおいては、点線は金属層を表わす領域を囲み、ハッチング線は活性領域に対応する領域を表わし、連続的な線はポリシリコン領域を囲む。特に、ソフトノードは部分的にまたは実質的にハードノードを囲み、よって高密度レイアウト構成を確実にする。さらに、ハードおよびソフトノードは、各々が少なくとも１つの金属層で構成される多数のコンタクトによって構成される。
【００５１】
この発明を特定の実施例に関連して説明してきたが、当業者においては、前掲の特許請求の範囲に概説したこの発明の精神および範囲から逸脱することなく、さまざまな変形例が明らかとなるであろう。
【図面の簡単な説明】
【図１】  先行技術に従った、６Ｔ  ＳＲＡＭセルの概略図である。
【図２】  先行技術に従った、５Ｔ  ＳＲＡＭセルの概略図である。
【図３】  先行技術に従った、抵抗負荷を備えた４Ｔ  ＳＲＡＭセルの概略図である。
【図４】  先行技術に従った、「ロードレス」４Ｔ  ＳＲＡＭセルの概略図である。
【図５】  この発明の実施例に従ったメモリセルの図である。
【図６】  この発明のさらなる実施例に従った３値ＣＡＭセルの図である。
【図７】  この発明の実施例に従ったｎチャネルカッド構成の概略図である。
【図８】  この発明の別の実施例に従った、３値ＣＡＭセルの概略図である。
【図９】  さらなる実施例に従った、非対称４Ｔメモリセルの概略図である。
【図１０】  別の実施例に従った、メモリセルの概略図である。
【図１１】  図１０のセルを用いた２値ＣＡＭセルの概略図である。
【図１２】  図１０のセルを用いた完全な３値ＣＡＭセルの概略図である。
【図１３】  図１２の簡略化された３値セルの概略図である。
【図１４】  図１２の１／２  ３値ＣＡＭセルレイアウトの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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