(57)【特許請求の範囲】
【請求項１】
第１の電圧を入力する第１の入力端子とゲート端子を第１のスイッチを介して接続し、前記第１の電圧入力を第１の電流出力に変換する第１のトランジスタと、
第２の電圧を入力する第２の入力端子をゲート端子に接続し、前記第２の電圧入力を第２の電流出力に変換する第２のトランジスタと、
カレントミラー回路を構成して前記第１、第２のトランジスタに接続し、前記第１の電流出力に対応する第３の電流出力と前記第２の電流出力との間で演算を行い、前記第１の電圧入力と前記第２の電圧入力の差に応じた第５の電流出力を前記第２のトランジスタと当該カレントミラー回路の接続点に配置した出力端子から得る第３、第４のトランジスタと、
前記第１のスイッチがオフのときにオンして、前記第２の入力端子と前記第１のトランジスタのゲート端子を接続し、前記第１のトランジスタのゲート端子と前記第２のトランジスタのゲート端子を等電位とする第２のスイッチと、
前記第３、第４のトランジスタのゲート端子間に接続されたキャパシタと、
前記第２のスイッチがオンのときにオンして、前記第４のトランジスタと前記キャパシタとを接続する第３のスイッチと、
を有することを特徴とする差動増幅回路。
【請求項２】
前記第３のスイッチと前記キャパシタとの間にソース端子とドレイン端子を接続した第５のトランジスタを備えることを特徴とする請求項１記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路に関し、詳しくは基板上に低温ポリシリコン（ｐ−ｓｉ）薄膜トランジスタで形成される差動増幅回路と、この差動増幅回路において電流制御トランジスタとして機能する定電流回路と、これら回路を含む表示装置に関する。
【０００２】
【従来の技術】
従来より、差動増幅回路のしきい値電圧の偏差を補償する方法として、入力電圧を補償する方法が知られている。例えば図６に示すように、差動増幅回路１０１を初段回路とする演算回路１０２を設け、この演算回路１０２で入力電圧を補償するものである。図６に示す回路の動作を簡単に説明すると、オフセットキャンセル動作時（Ａ）においては、スイッチ１０３とスイッチ１０５をオン、スイッチ１０４をオフすることで、差動増幅回路１０１のしきい値電圧の偏差に相当する電位差（以下、オフセット電圧）をオフセットキャンセル用容量１０６に記憶する。そして、電圧出力時（Ｂ）において、スイッチ１０４をオン、スイッチ１０３とスイッチ１０５をオフすると、差動増幅回路１０１には入力Ｖｉｎ１と、オフセットキャンセル用容量１０６に記憶されたオフセット電圧分が加わった入力電圧Ｖｉｎ２が入力されるため、差動増幅回路１０１の内部でのしきい値電圧の偏差が補償された出力電圧Ｖｏｕｔが出力されることになる。ちなみに、図６の回路では、演算回路１０２そのものは正常に動作することを前提としている。同様に、ＵＳＰ４，６９１，１２５においても、差動増幅回路（オペアンプ）外部にキャンセル回路を設けることで、回路内で発生したオフセット電圧に対して出力電圧を補償する技術が提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、ガラス基板上で５００℃前後の低温、或いは石英基板上で９００℃程度の高温ポリシリコンプロセスで製造されるｐ−ｓｉにおいては、トランジスタのしきい値電圧に偏差が生じやすく、この傾向は製造プロセス温度が低くなるにつれて顕著になる。このような差動増幅回路の内部でのしきい値電圧の偏差が大きい場合、上述した従来例のような外部回路による補償では、例え入力電圧の補償を行ったとしてもしきい値電圧の偏差を十分に補償することができず、出力ばらつきが残るため、最悪の場合は差動増幅回路そのものが動作しない事態が起こりうる。
【０００４】
また、液晶表示装置等の表示装置に映像信号を供給する回路の一部を差動増幅回路で構成した場合には、先に説明したようなトランジスタのしきい値電圧の偏差の影響が映像信号のばらつきとなり、表示ムラが発生するという問題点があった。
【０００５】
この発明の目的は、しきい値電圧の偏差が大きいトランジスタについても、そのオフセット電圧を十分に補償することができる差動増幅回路及び定電流回路を提供することにある。
【０００６】
また、この発明の他の目的は、トランジスタのしきい値電圧の偏差による映像信号のばらつきをなくして、表示ムラのない良好な表示品位を得ることができる表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、第１の電圧を入力する第１の入力端子とゲート端子を第１のスイッチを介して接続し、前記第１の電圧入力を第１の電流出力に変換する第１のトランジスタと、第２の電圧を入力する第２の入力端子をゲート端子に接続し、前記第２の電圧入力を第２の電流出力に変換する第２のトランジスタと、カレントミラー回路を構成して前記第１、第２のトランジスタに接続し、前記第１の電流出力に対応する第３の電流出力と前記第２の電流出力との間で演算を行い、前記第１の電圧入力と前記第２の電圧入力の差に応じた第５の電流出力を前記第２のトランジスタと当該カレントミラー回路の接続点に配置した出力端子から得る第３、第４のトランジスタと、前記第１のスイッチがオフのときにオンして、前記第２の入力端子と前記第１のトランジスタのゲート端子を接続し、前記第１のトランジスタのゲート端子と前記第２のトランジスタのゲート端子を等電位とする第２のスイッチと、前記第３、第４のトランジスタのゲート端子間に接続されたキャパシタと、前記第２のスイッチがオンのときにオンして、前記第４のトランジスタと前記キャパシタとを接続する第３のスイッチと、を有することを特徴とする。
【０００８】
請求項２の発明は、請求項１において、前記第３のスイッチと前記キャパシタとの間にソース端子とドレイン端子を接続した第５のトランジスタを備えることを特徴とする。
【００３２】
【発明の実施の形態】
以下、この発明に係わる差動増幅回路、定電流回路及びこれら回路を含む表示装置の実施形態について説明する。ここでは特に回路構成に関して説明するが、これを実現するプロセスについては、従来技術で述べた低温ポリシリコンプロセスのほか、高温ポリシリコンプロセス等のプロセスが考えられ、これらプロセスで製造されるトランジスタのしきい値電圧の偏差のみならず、広くはトランジスタのオン電流特性の偏差をキャンセルするために適用可能である。
【００３３】
［実施形態１］
図１は、実施形態１に係わる差動増幅回路１０の回路構成図である。各部は以下のように構成されている。
【００３４】
入力変換部１１は、第１のトランジスタＰ１と、第２のトランジスタＰ２からなり、第１の電圧入力Ｖｉｎと第２の電圧入力Ｖｒｅｆをゲート電圧として、第１の電流出力Ｉ１及び第２の電流出力Ｉ２を出力する。
【００３５】
定電流回路１２は、図示しない制御回路からのバイアス電圧（Ｃｏｎｔｒｏｌ）により電流値が制御されるトランジスタＰ５からなり、電源電圧Ｖｄｄに基づいて定電流を出力する。
【００３６】
出力演算部１３は、第１の電流出力Ｉ１を検知する第１の検知手段としてのトランジスタＰ３と、電位保持手段としての容量Ｃ１と、第２の電流出力Ｉ２を検知する第２の検知手段としてのトランジスタＰ４とから構成されている。トランジスタＰ３は、ソース〜ドレイン間の端子電圧を検知して、第３の電流出力Ｉ３を出力する。またトランジスタＰ４は、ソース〜ドレイン間の端子電圧を検知して、第４の電流出力Ｉ４を出力する。出力演算部１３では、第１の電流出力Ｉ１に対応して出力される第３の電流出力Ｉ３と第２の電流出力Ｉ２との間で演算を行い、第５の電流出力Ｉｏｕｔを得ている。
【００３７】
一方、トランジスタＰ７は、トランジスタＰ１をトランジスタＰ２と共にオン／オフする第１のスイッチ手段として機能し、トランジスタＰ６は、トランジスタＰ４と容量Ｃ１との間に接続された第２のスイッチ手段として機能する。また、トランジスタＰ８、Ｐ９は、トランジスタＰ６、Ｐ７のオン／オフと連動して、トランジスタＰ１のゲート電圧をＶｉｎとするかＶｒｅｆとするかの選択を行う第３のスイッチ手段として機能する。これらトランジスタＰ７、Ｐ８、Ｐ９は、第１の電圧入力Ｖｉｎと第２の電圧入力Ｖｒｅｆとを等電位とする等電位手段を形成している。トランジスタＰ６は第３の電流出力Ｉ３を検出する手段を形成している。また、トランジスタＰ７、Ｐ８、Ｐ９には、図示しない制御回路から制御信号Φ、／Φ（反転Φ）が与えられてオン／オフが制御される。この際、トランジスタＰ６及びＰ７は、トランジスタＰ８及びＰ９と同時にオン（及び同時にオフ）しないように構成されている。
【００３８】
次に、上記のように構成された差動増幅回路１０の動作について説明する。参考のために、制御信号Φ、／Φの駆動波形を図２に示す。
【００３９】
オフセットキャンセル動作時は、制御信号Φ：オン（５Ｖ）、／Φ：オフ（ＧＮＤ）とすることで、トランジスタＰ６、Ｐ７はオン状態、Ｐ８、Ｐ９はオフ状態となる。ここで、各トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４に流れる電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は以下の通りとなる。
【００４０】
Ｉ１＝０．５×β（ｐ１）×［（Ｖｒｅｆ−Ｖｓ１）−Ｖｔｈｐ１］２  
Ｉ２＝０．５×β（ｐ２）×［（Ｖｒｅｆ−Ｖｓ１）−Ｖｔｈｐ２］２  
Ｉ３＝０．５×β（ｎ３）×［（Ｖｇ３−Ｖｔｈｎ３）］２  
Ｉ４＝０．５×β（ｎ４）×［（Ｖｇ４−Ｖｔｈｎ４）］２  
上述の４つの電流式と、定常回路動作となった時の電流値はＩ１＝Ｉ３、Ｉ２＝Ｉ４となることから、容量Ｃ１両端部の電圧Ｖｇ３、Ｖｇ４は、
Ｖｇ３＝Ｖｔｈｎ３＋｜Ｖｇｓ１−Ｖｔｈｐ１｜√｛β（ｐ１）／β（ｎ３）｝
Ｖｇ４＝Ｖｔｈｎ４＋｜Ｖｇｓ１−Ｖｔｈｐ２｜√｛β（ｐ２）／β（ｎ４）｝
となる。ここで、Ｖｒｅｆ−Ｖｓ１＝Ｖｇｓ１とすると、この時に容量Ｃ１に蓄積されるオフセット電圧となる電荷量Ｑは、Ｑ＝Ｃ×（Ｖｇ３−Ｖｇ４）となる。
【００４１】
次に、出力動作時は、制御信号Φ：オフ（ＧＮＤ）、／Φ：オン（５Ｖ）とすることで、トランジスタＰ６、Ｐ７はオフ状態、Ｐ８、Ｐ９はオン状態となる。この時、各トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４に流れる電流を各々Ｉ１′、Ｉ２′、Ｉ３′、Ｉ４′とすると、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４に流れる電流は以下の通りとなる。
【００４２】
Ｉ１′＝０．５×β（ｐ１）×［（Ｖｒｅｆ−Ｖｓ１）−Ｖｔｈｐ１］２  
Ｉ２′＝０．５×β（ｐ２）×［（Ｖｒｅｆ−Ｖｓ１）−Ｖｔｈｐ２］２  
Ｉ３′＝０．５×β（ｎ３）×［（Ｖｇ３−Ｖｔｈｎ３）］２  
Ｉ４′＝０．５×β（ｎ４）×［（Ｖｇ４−Ｖｔｈｎ４）］２  
ここで、第１入力電圧Ｖｉｎについても、第２入力電圧Ｖｒｅｆが入力されると仮定する。
【００４３】
Ｖｇ３′＝Ｖｔｈｎ３＋√｛２×Ｉ３′／β（ｎ３）｝
Ｖｇ４′＝Ｖｔｈｎ４＋√｛２×Ｉ４′／β（ｎ４）｝
ここでＩ１′＝Ｉ３′であるから、Ｖｇ３′は、
Ｖｇ３′
＝Ｖｔｈｎ３＋√｛β（ｐ１）／β（ｎ３）×（Ｖｇｓ１−Ｖｔｈｐ１）２  ｝
＝Ｖｔｈｎ３＋｜Ｖｇｓ１−Ｖｔｈｐ１｜×√｛β（ｐ１）／β（ｎ３）｝
以上の各関係式より、
Ｖｇ４′＝Ｖｇ３′−Ｑ／Ｃ
＝Ｖｇ３′−（Ｖｇ３−Ｖｇ４）
＝Ｖｇ４
となる。この関係により、
Ｉ４′＝０．５×β（ｎ４）×（Ｖｇ４′−Ｖｔｈｎ４）２  
＝０．５×β（ｎ４）×（Ｖｇ４−Ｖｔｈｎ４）２  
＝０．５×β（ｎ４）×（Ｖｔｈｎ４＋√｛２×Ｉ４／β（ｎ４）｝−Ｖｔｈｎ４）２  
＝０．５×β（ｎ４）×β（ｎ２）／β（ｎ４）×（Ｖｇｓ１−Ｖｔｈｐ２）２  
＝０．５×β（ｎ２）×（Ｖｇｓ１−Ｖｔｈｐ２）２  
＝Ｉ２′
となるため、入力電圧ＶｉｎがＶｒｅｆであった場合には、Ｉｏｕｔ＝Ｉ２′−Ｉ４′＝０となり、トランジスタＰ３とＰ４のしきい値電圧の偏差の大きさに係わらずオフセット電圧は生じないことが分かる。すなわち、トランジスタＰ３とＰ４のしきい値電圧の偏差により生じたオフセット電圧は容量Ｃ１の電位差として初期化されるため、差動増幅回路としての出力時には、トランジスタＰ３とＰ４のしきい値電圧の偏差の大きさに係わらず、出力ばらつきの少ない出力電圧を得ることができる。ここで、回路の出力電流量は、電流制御回路として機能するトランジスタＰ１及びＰ２により制御されており、この回路の電流制御性が高められることで、複数形成される差動増幅回路の出力特性の均一化が図られる。
【００４４】
また図７は、上記差動増幅回路１０に誤差補正手段を付加した場合の実施例を示す回路構成図であり、図１と同等部分を同一符号で示している。トランジスタＰ６と容量Ｃ１の接続点に、ソース端とドレイン端が接続されたトランジスタＰ１０を誤差補正手段として設けている。トランジスタＰ６とＰ１０の極性（ｎ形かｐ形）を同一とし、さらにトランジスタＰ１０の大きさをＰ６に比して半分程度とする。こうすることで、トランジスタＰ６がオフした際、そのチャネル電荷が容量Ｃ１に流入して電位誤差となることを、トランジスタＰ１０をオンすることで防止することができる。
【００４５】
［実施形態２］
次に、実施形態２として、上述した差動増幅回路１０に用いられる定電流回路１２の回路構成について説明する。
【００４６】
図１に示す差動増幅回路１０では、定電流回路１２を構成するトランジスタＰ５のしきい値電圧の偏差は補償されていないため、この偏差によっては差動増幅回路自体の動作がばらつくことになる。この実施形態２では、電流源のトランジスタＰ５のしきい値電圧の偏差を補償する回路を備えた定電流回路について説明する。
【００４７】
図３は、実施形態２に係わる定電流回路２０の回路構成図である。なお、図３において、図１のトランジスタＰ５に相当するのはトランジスタＰ１１であるが、この実施形態２では説明の都合上、実施形態１とは別の符号を付している。その他の部分についても、実施形態１と同一名称を付した部分は必ずしも同等部分を示していない。
【００４８】
入力変換部２１は、後述する電位付加部２３から容量Ｃｖｔｈを介して供給される電圧入力により電流値が制御される第１のトランジスタＰ１１からなり、前記電圧入力をゲート電圧として、電流出力Ｉｄｄを出力する。
【００４９】
出力演算部２２は、電流出力Ｉｄｄを検知する第１の検知手段としてのトランジスタＰ１４により構成されている。トランジスタＰ１４をオンすることで、入力変換部２１を構成するトランジスタＰ１１をダイオード接続とし、電流出力Ｉｄｄを検知してトランジスタＰ１１のゲート電圧を規定する。
【００５０】
電位付加部２３は、第１の電位保持手段としての容量Ｃｖｔｈに保持された電位に所定のバイアス電位を付加する。この実施形態では、電流出力部（以下、ノードＡ）の初期化動作時にはＶｂｉａｓ１を与え、出力電圧設定時にはＶｂｉａｓ２のバイアス電位をそれぞれ与えるものとする。入力変換部２１から出力される電流出力Ｉｄｄの電流値は、電位入力Ｖ１３から与えられるバイアス電位Ｖｂｉａｓ２により制御される。
【００５１】
ノードＡには、第２の電位保持手段としての容量Ｃａが接続されている。この容量Ｃａは、ノードＡの電位を規定するために接続されたものである。第２の電位保持手段としては、図３に示すように積極的に容量を形成してもよいし、ノードＡと基板、電極配線等の間に存在する寄生容量を利用してもよい。
【００５２】
初期化部２４は、ＰｃｈのトランジスタＰ１２とＮｃｈのトランジスタＰ１３を接続してなるＣＭＯＳインバータ回路で構成されている。ＣＭＯＳインバータ回路は電圧入力Ｖ１１によりインバータ動作し、この時に生じる貫通電流によりノードＡの電圧が下がることで、ノードＡは初期化される。なお、ＣＭＯＳインバータ回路のスイッチングを制御する信号波形は、好ましくはランプ波であり、その波形の傾きは配線抵抗、容量Ｃａ、容量Ｃｖｔｈ及びトランジスタＰ１４により決定される。
【００５３】
次に、上記のように構成された定電流回路２０の動作について説明する。参考のために、電圧入力１１、同１２、同１３及びスイッチＳＷ１を介して出力される電流出力Ｉｄｄの駆動波形を図４に示す。
【００５４】
ここで、回路各部の初期電位は、Ｖ１１＝５［Ｖ］、Ｖ１２＝０［Ｖ］、Ｖ１３＝Ｖｂｉａｓ１、ノードＡの電位＝Ｖｄｄとする。
【００５５】
まず初期電位から、電圧入力Ｖ１１の電位を５［Ｖ］から０［Ｖ］に変化させると、トランジスタＰ１２及びＰ１３がインバータ動作し、ダイオード接続となるトランジスタＰ１１と同Ｐ１４には貫通電流が一瞬だけ流れ、ノードＡの電圧が下がり、ノードＡは初期化される。すると、ノードＡに接続された容量Ｃａには、トランジスタＰ１１と同Ｐ１４で構成されるダイオード接続で流れる電流により電荷が充電され、ノードＡの電位が上昇する。この時、容量ＣｖｔｈにもトランジスタＰ１４を通じて電荷が充電される。ノードＡの電位は、ダイオード接続されたトランジスタＰ１１から電流が流れなくなるまで上昇し、最終的なノードＡの電位は、およそトランジスタＰ１１のしきい値電圧Ｖｔｈ（Ｐ１１）分低い電圧となる。この時、容量Ｃｖｔｈに充電される電荷はＣｖｔｈ（Ｖｔｈ（Ｐ１１）−Ｖｂｉａｓ１）となる。
【００５６】
ここで、電圧入力Ｖ１２の電圧を０［Ｖ］から５［Ｖ］に変化させて、トランジスタＰ１４をオフする。そして、トランジスタＰ１４がオフした後に、電圧入力Ｖ１３の電位をＶｂｉａｓ１からＶｂｉａｓ２に変化させることで、定電流回路として流す電流量Ｉｄｄの制御を行う。この時の電流量は、
Ｉｄｄ＝０．５×β［（Ｖｔｈ（Ｐ１１）−Ｖｂｉａｓ１）＋Ｖｂｉａｓ２−Ｖｔｈ（Ｐ１１）］２  
であるから、トランジスタＰ１１のしきい値電圧がキャンセルされ、
Ｉｄｄ＝０．５×β（Ｖｂｉａｓ２−Ｖｂｉａｓ１）２  
の電流が流れることになる。
【００５７】
すなわち、図３に示すような回路構成とすることにより、電流源のトランジスタＰ１１のしきい値電圧の偏差を補償することができるため、出力バラツキの少ない安定した電流出力を得ることができる。したがって、この実施形態２の定電流回路２０と実施形態１の差動増幅回路１０を組み合わせた場合は、図１に示した差動増幅回路自体の動作のばらつきをさらに少なくすることができ、回路をより正常に動作させることが可能となる。また、この実施形態２の定電流回路２０を従来例の差動増幅回路に適用することも可能であり、その場合も、動作のばらつきを従来例に比べて少なくすることができる。
【００５８】
図８は、上記定電流回路２０に誤差補正手段を付加した場合の実施例を示す回路構成図である。誤差補正手段として新たに付加したトランジスタＰ１５の動作は、図７で述べたトランジスタＰ１０と同じであり、トランジスタＰ１４のチャネル電荷による誤差を相殺し、Ｃｖｔｈの保持電位を高精度化する働きを有する。
【００５９】
なお、この実施形態の定電流回路２０で得られる電流量は、素子性能値の指標βで決まる。この実施形態における主たる目的は、しきい値電圧の偏差をキャンセルする機能を回路に付加することにあり、上記Ｉｄｄの式から明らかなように、しきい値電圧をキャンセルする目的は達成されている。そして、指標βについても、回路性能向上を図る上で検討が必要となる。
【００６０】
指標βは、具体的にはトランジスタ素子のゲート絶縁膜厚、ゲート絶縁膜誘電率、活性層の電気特性、ゲート絶縁膜との界面特性等の物理的な特性が影響している。特に、ｐ−ｓｉトランジスタでは、活性層に多結晶シリコン薄膜を使用しているために、その膜の製法により指標βは大きく異なることになる。多くの場合、このβ値は実効移動度として示され、そのばらつきの多くは前述した活性層を形成する多結晶シリコン膜の不均一性が原因で発生していると考えられている。特にＮｃｈトランジスタについては、高い電界効果移動度が得られるが、その反面ばらつきが大きい。一方、Ｐｃｈトランジスタについては、キャリアであるホールの粒子散乱のために、移動度はＮｃｈトランジスタほどは高くならないが、その反面、ばらつきはＮｃｈトランジスタの２／３〜１／４程度と優れている。以上の事実から、図３において電流源となるトランジスタＰ１１は、Ｐｃｈトランジスタで構成することが望ましいことになる。
【００６１】
［実施形態３］
次に、前述の実施形態１で説明した差動増幅回路、並びに実施形態２で説明した定電流回路を備えた差動増幅回路を用いて、表示装置の駆動回路の一部を構成した場合の実施形態について説明する。
【００６２】
図５（Ａ）は、実施形態３に係わる液晶表示装置の構成を示した回路図である。アレイ基板１０１上には、表示画素部１０２と、この表示画素部１０２を駆動する走査線駆動回路（Ｙドライバ）１０３及び信号線駆動回路（Ｘドライバ）１０４が形成されている。
【００６３】
表示画素部１０２には、電極配線としての信号線Ｘ１，Ｘ２，…と、同じく電極配線としての走査線Ｙ１，Ｙ２，…が互いに直交するように配置されており、これら両線の各交点には表示画素１０５が構成されている。各表示画素１０５は、画素電極１０６、対向電極１０７及びこれら電極間に保持される光変調層としての液晶層１０８から構成されている。そして、各画素電極１０６への映像信号の書き込みは、スイッチ素子としてのＴＦＴ（薄膜トランジスタ）１０９により制御されている。各ＴＦＴ１０９のゲートは行毎に共通に走査線Ｙ１，Ｙ２，…に接続され、ドレインは列毎に信号線Ｘ１，Ｘ２，…に接続されている。ソースは画素電極１０６に接続されている。画素電極１０６と相対配置される対向電極１０７は、図示しない対向基板側に形成される電極であり、ここでは説明の都合上、図５（Ａ）に示している。なお、図５（Ａ）では、補助容量及び補助容量線等の図示を省略している。
【００６４】
走査線駆動回路１０３は、図示しないシフトレジスタ、レベルシフタ及びバッファを含む回路で構成され、図示しないコントロールＩＣから供給されるＹドライバ制御信号に基づいて、走査線Ｙ１，Ｙ２，…に行選択信号を出力する。
【００６５】
信号線駆動回路１０４は、シフトレジスタ１１０、図示しないデータバス、及びデータラッチ・Ｄ／Ａ変換回路１１１等により構成され、図示しないコントロールＩＣからデジタルの映像信号と共に供給されるＸドライバ制御信号に基づいて、前記映像信号を信号線Ｘ１，Ｘ２，…に出力する。
【００６６】
図５（Ｂ）は、データラッチ・Ｄ／Ａ変換回路１１１の構成を示す回路図である。信号線駆動回路１０４に含まれるシフトレジスタ１１０には、前記Ｘドライバ制御信号に含まれるＣＬＫ制御データが供給され、このクロックのタイミングでシフトされたパルスが映像信号の転送パルスとしてデータラッチ・Ｄ／Ａ変換回路１１１に出力される。データラッチ回路・Ｄ／Ａ変換回路１１１は、デジタルデータラッチ回路１１２、Ｄ／Ａ変換回路１１３及び増幅回路１１４で構成されている。シフトレジスタ１１０から出力され、デジタルデータラッチ回路１１２に一時的に保持されたデジタルの映像信号は、Ｄ／Ａ変換回路１１３によりアナログの映像信号に変換され、さらに増幅回路１１４で増幅された後に、信号線Ｘ１，Ｘ２，…に出力される。
【００６７】
上記のように構成された液晶表示装置の増幅回路１１４に、前述の実施形態１で説明した差動増幅回路、又は実施形態２で説明した定電流回路を備えた差動増幅回路を適用した場合は、トランジスタのしきい値電圧の偏差の影響を受けることがなく、映像信号のばらつきをなくすことができるため、表示ムラのない良好な表示品位が得られることになる。
【００６８】
上記実施形態３において、増幅回路１１４を除く他の回路は、必ずしもアレイ基板１０１上に形成する必要はなく、図示しない外部駆動回路上に形成されていてもよい。
【００６９】
前述の各実施形態で説明した差動増幅回路を適用した表示装置においては、オフセット電圧のキャンセル動作を所定周期毎に実行することが望ましい。具体的には、一垂直走査期間毎、一水平走査期間毎、又はｎ（ｎ≧２）回の水平走査期間毎にキャンセル動作を実行する。
【００７０】
また、実施形態３では光変調層として液晶層を用いた液晶表示装置の例を示したが、この他にも、ＥＬ等を用いた表示装置に適用可能であり、更には、アナログの映像信号を使用する表示装置一般に適用可能である。
【００７１】
【発明の効果】
以上説明したように、本発明の差動増幅回路によれば、トランジスタのしきい値電圧の偏差の大きさに係わらずオフセット電圧を十分に補償することができるため、特に低温ポリシリコンプロセスで製造されるトランジスタにおいて、そのしきい値電圧の偏差が大きい場合でも、出力ばらつきを少なくして、回路を正常に動作させることができる。したがって、しきい値電圧の偏差が大きなトランジスタにより差動増幅回路或いは差動増幅回路を初段回路とする演算増幅器を構成した場合でも、従来例の外部回路よりも少ない構成部品でオフセット電圧の補償を行うことができる。
【００７２】
また、本発明の定電流回路によれば、電流源のトランジスタのしきい値電圧の偏差を補償することができるため、出力ばらつきの少ない安定した電流出力を得ることができる。したがって、この定電流回路と上記差動増幅回路とを組み合わせた場合には、差動増幅回路自体の出力ばらつきをさらに少なくして、回路をより正常に動作させることが可能となる。
【００７３】
また、上記差動増幅回路を表示装置にアナログの映像信号を供給する回路の一部に適用した場合には、トランジスタのしきい値電圧の偏差による映像信号のばらつきをなくすことができるため、表示ムラのない良好な表示品位を得ることができる。
【図面の簡単な説明】
【図１】実施形態１に係わる差動増幅回路の回路構成図。
【図２】図１に示す制御信号Φ、／Φの駆動波形図。
【図３】実施形態２に係わる定電流回路の回路構成図。
【図４】図３に示す電流出力Ｉｄｄの電圧値Ｖ（Ａ）の駆動波形図
【図５】実施形態３に係わる液晶表示装置の構成を示した回路図。
【図６】従来の差動増幅回路の回路構成図。
【図７】図１の差動増幅回路に誤差補正手段を付加した場合の実施例を示す回路構成図。
【図８】図３の定電流回路に誤差補正手段を付加した場合の実施例を示す回路構成図。
【符号の説明】
１１，２１…入力変換部、１２…定電流回路、１３，２２…出力演算部、  ２３…電位付加部、２４…初期化部、１０１…アレイ基板、１０３…走査線駆動回路、１０４…信号線駆動回路、１０５…表示画素、１１１…データラッチ・Ｄ／Ａ変換回路、１１２…デジタルデータラッチ回路、１１３…Ｄ／Ａ変換回路、１１４…増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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