(57)【特許請求の範囲】
【請求項１】
減少されたゲート抵抗を有する半導体装置の製造方法において、側壁にスペーサを有するダミーゲートパターンを半導体基板上に形成する段階と、前記ダミーゲートパターンと同一な高さを有し、上部が平坦な第１絶縁膜を前記半導体基板上に形成する段階と、前記ダミーゲートパターンを前記側壁スペーサ及び前記第１絶縁膜に対して選択的に除去して前記半導体基板を露出させるグルーブを形成する段階と、前記露出された半導体基板上にゲート絶縁膜を形成する段階と、低抵抗導電物質で前記グルーブの一部を充填してゲート電極を形成する段階と、前記グルーブの残り部分を充填する前記第１絶縁膜に対してエッチング選択比を有するゲートキャッピング膜を形成する段階とを含み、
低抵抗導電物質で前記グルーブの一部を充填してゲート電極を形成する段階は、前記グルーブ内部及び前記第１絶縁膜上に前記グルーブの一部を充填するコンフォーマルな低抵抗導電物質を形成する段階と、前記コンフォーマルな低抵抗導電物質上にグルーブを実質的に完全に充填するようにエッチング阻止膜を形成する段階と、前記第１絶縁膜上のエッチング阻止膜及び前記コンフォーマルな低抵抗導電物質をエッチングする段階と、前記グルーブ内の残存するエッチング阻止膜を除去する段階とを含み、
前記第１絶縁膜及び前記ゲートキャッピング膜上に前記スペーサ及びゲートキャッピング膜に対してエッチング選択比を有する第２絶縁膜を形成する段階と、前記第２絶縁膜及び第１絶縁膜の所定部分を前記ゲートキャッピング膜及び前記側壁スペーサに対して選択的にエッチングしてオープニングを形成する段階と、前記オープニング下部の犠牲絶縁膜を除去して前記半導体基板を露出させる段階と、前記オープニングを充填するように前記第２絶縁膜上に導電膜を形成する段階と、前記ゲートキャッピング膜の上部が現れる時まで前記導電膜及び前記第２絶縁膜をエッチングする段階とを含む
ことを特徴とする半導体装置の製造方法。
【請求項２】
低抵抗導電物質で前記グルーブの一部を充填してゲート電極を形成する段階は、前記グルーブ内部及び前記第１絶縁膜上に前記低抵抗導電物質を形成する段階と、前記低抵抗導電物質が前記第１絶縁膜表面から前記グルーブ内へ一定深さリセスされるように前記低抵抗導電物質をエッチングする段階を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記低抵抗導電物質は、ＴｉＮ／Ｗ、ポリシリコン、又はポリシリコン／シリサイドで形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
側壁にスペーサを有するダミーゲートパターンを半導体基板上に形成する段階は、
前記半導体基板上に犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜上にダミーゲート物質膜を形成する段階と、前記ダミーゲート物質膜をパターニングして前記犠牲絶縁膜上に前記ダミーゲートパターンを形成する段階と、
前記犠牲絶縁膜及び前記ダミーゲートパターン上に前記第１絶縁膜に対してエッチング選択比を有するスペーサ膜を形成する段階と、
前記スペーサ膜を非等方性エッチングする段階とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ダミーゲートパターンの形成の後、前記ダミーゲートパターンをマスクとして使用して第１イオン注入及び熱処理を実施して、前記ダミーゲートパターン両側の前記半導体基板にＬＤＤ領域を形成する段階を含み、前記ダミーゲートパターンを前記側壁スペーサ及び前記第１絶縁膜に対して選択的に除去して前記半導体基板を露出させるグルーブを形成する段階は、前記ダミーゲートパターンを前記側壁スペーサ、第１絶縁膜、そして、犠牲絶縁膜に対して選択的に除去する段階と、前記露出された犠牲絶縁膜を通じて第２イオン注入及び熱処理を実施して、前記ダミーゲートパターン下部の半導体基板に自己整合チャンネル領域を形成する段階と、前記露出された犠牲絶縁膜を除去して前記半導体基板を露出させる段階とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記導電膜は前記低抵抗導電物質と同一な物質で形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜、又はタンタル酸化膜（Ｔａ２Ｏ５）で形成され、前記側壁スペーサ及び前記ゲートキャッピング膜はシリコン窒化膜で形成され、前記第１絶縁膜はシリコン酸化膜で形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
減少されたゲート抵抗及び自己整合コンタクトを有する半導体装置の製造方法において、半導体基板上に側壁スペーサを有する第１ダミーゲートパターン及び第２ダミーゲートパターンを形成し、前記第２ダミーゲートパターンが前記第１ダミーゲートパターンに比べて大幅を有するように形成する段階と、前記半導体基板に前記各ダミーゲートパターンと実質的に同一な高さを有し、前記スペーサに対してエッチング選択比を有する第１絶縁膜を形成する段階と、前記第１及び第２ダミーゲートパターンを除去して前記半導体基板を露出させる第１及び第２グルーブを各々形成する段階と、前記各グルーブによって露出された半導体基板上に各々第１及び第２ゲート絶縁膜を形成する段階と、前記各グルーブを含み、前記第１絶縁膜上に低抵抗導電物質を形成し、前記第１グルーブは完全に充填し、前記第２グルーブは一部だけを充填してリセス領域を形成する段階と、前記第２グルーブのリセス領域を実質的に完全に充填するように前記低抵抗導電物質上にエッチング阻止膜を形成する段階と、前記低抵抗導電物質の上部が現れる時まで、前記エッチング阻止膜をエッチングし、前記第２グルーブのリセス領域上には前記エッチング阻止膜の一部が残存する段階と、前記エッチング阻止膜残留物をマスクとして使用して前記第１絶縁膜上部表面から前記第１グルーブ内部へリセスされるように前記低抵抗導電物質をエッチングする段階と、前記第１及び第２グルーブの残り部分を絶縁物質で充填して、各々第１及び第２ゲートキャッピング膜を形成する段階とを含み、
前記ゲートキャッピング膜及び側壁スペーサはシリコン窒化膜で形成され、前記第１及び第２絶縁膜はシリコン酸化膜で形成され、
前記第１絶縁膜及び前記ゲートキャッピング膜上に第２絶縁膜を形成する段階と、前記第２絶縁膜及び第１絶縁膜の所定部分を前記側壁スペーサ及び前記ゲートキャッピング膜に対して選択的にエッチングして前記第１ゲート電極両側の半導体基板を露出させる自己整合コンタクトオープニングを形成する段階と、前記自己整合コンタクトオープニング及び前記第２絶縁膜上に前記低抵抗導電物質と同一な物質を形成する段階と、前記ゲートキャッピング膜が露出される時まで平坦化エッチングを実施して自己整合コンタクトパッドを形成する段階とを含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記エッチング阻止膜はフォトレジスタ膜又はスピン−オン−グラス膜で形成される
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチング阻止膜残留物を除去する段階を含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記グルーブを形成した後、前記側壁スペーサを除去して前記グルーブ幅を広め、広まれたグルーブの側壁は垂直プロファイルを有する段階と、前記広まれたグルーブ側壁にグルーブ内部に向かうリバース側壁スペーサを形成する段階を含む
ことを特徴とする請求項１または請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記側壁スペーサは第１絶縁膜と同一な物質で形成され、前記リバース側壁スペーサは前記第１絶縁膜に対してエッチング選択比を有する物質で形成される
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
低抵抗導電物質で前記グルーブの一部を充填してゲート電極を形成する段階は、前記グルーブを完全に充填するように前記第１絶縁膜上に前記低抵抗導電物質を形成する段階と、前記第１絶縁膜上部が現れる時まで前記低抵抗導電物質を平坦化エッチングする段階と、前記低抵抗導電物質が前記第１絶縁膜表面から前記グルーブ内へ一定深さリセスされるように前記低抵抗導電物質をエッチバックする段階とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低抵抗ゲートを形成すると共に、自己整合コンタクト工程ができる半導体装置の製造方法に関し、さらにはダマシンゲート工程で自己整合コンタクト形成ができるDRAM装置製造方法に関する。
【０００２】
【従来の技術】
半導体産業において、半導体製品の費用を維持又は減少させると共に素子の動作特性を向上させるために努力している。このような目的はより小さい半導体素子を作る技術によって達成され、その結果、与えられた基板でより多い半導体チップを生産でき、チップ製造費用が減少することになる。ミクロン以下の大きさを有する半導体装置製造能力は小さいチップを作るのに大きな貢献をした。
【０００３】
半導体産業のチップ小型化によって、DRAM又は論理素子のトランジスタを構成するゲート電極の大きさも急激に減少し、約０．１ミクロンまで減少することに期待をかけている。しかし、このような縮小化は、伝統的なゲート電極形成工程で様々な問題を発生させている。特に、トランジスタの特性に大きな役割をするゲート絶縁膜の薄膜化及び信頼性を期待しにくい。伝統的なゲート電極形成方法は、まず、素子分離領域を形成し、チャンネル領域形成のために不純物を注入する。ゲート酸化膜及びゲート電極膜（例えば、ポリシリコン/タングステンシリサイド）を形成し、これを所定のマスクとして利用して、エッチングしてゲート電極を形成する。ゲート電極をマスクにして、低濃度ドレイン、即ち、LDD(lightly doped drain)形成のためのイオン注入を実施する。ゲート電極形成のためのエッチング工程で、プラズマ損傷、チャンネルイオン注入によるゲート酸化膜の信頼性の悪化等の問題が発生する。又、LDDイオン注入がチャンネルイオン注入に続くので、LDDイオン注入による点欠陥（point defect）等の損傷を除去するための熱処理工程で、チャンネル領域の不純物イオンが再分布される問題が発生する。又、普通に使用されるゲート電極のポリシリコン/タングステンシリサイドはミクロン以下の小さいゲートによる抵抗増加問題を解決できない。これはトランジスタの動作速度減少につながる。
【０００４】
前述の伝統的なゲートパターン形成で発生される問題を解決するためにダミーゲートパターンを利用するゲート形成方法が（いわゆる、ダマシンゲート工程）が提示された。従来のダミーゲートパターンを利用したゲート形成方法及びこれによる問題点を説明するための半導体基板の一部断面図が図１及び図２に示されている。図１を参照して従来のダミーゲートパターン形成方法を説明する。図１Aを参照すると、半導体基板１０の所定領域に素子分離膜１２が形成される。次に、ダミーゲートパターン（図示しない）が形成される。ダミーゲートパターンをマスクとして使用して、LDDイオン注入を実施し、熱処理をしてLDD領域１６を形成する。次に、ダミーゲートパターンの側壁に絶縁膜スペーサ１８を形成する。
【０００５】
ダミーゲートパターン及び側壁絶縁膜スペーサ１８が形成された半導体基板１０の全面に第１絶縁膜を形成し、ダミーゲートパターンの上部が現れる時まで平坦化エッチングして、平坦な上部を有する第１絶縁膜２０を形成する。以降、ダミーゲートパターンを選択的に除去してグルーブを形成する。グルーブを通じてイオン注入を実施して、チャンネル領域（図示しない）を形成する。
【０００６】
グルーブ内部及び第１絶縁膜２０上にゲート電極物質を形成し、第１絶縁膜２０の上部が現れる時までエッチングして、ゲート電極２４を形成する。次に、ゲート電極２４の両側のLDD領域１６に電気的に連結されるビットライン及びストレージ電極コンタクト工程が実施される。周知のように、デザインルール（design rule）減少による工程マージンを確保するためにビットライン及びストレージ電極コンタクトを形成することにおいて、自己整合コンタクト（self-aligned contact）工程を実施する。これは酸化膜とゲート電極を完全に覆う窒化膜（窒化膜スペーサ及びキャッピング窒化膜）の間の高いエッチング選択比を利用して、酸化膜を窒化膜に対して選択的にエッチングしてコンタクトオープニングを形成する工程として、不整合（misalignment）が発生しても、窒化膜がゲート電極を保護するので、ゲート電極がオープニングによって露出される恐れはない。
【０００７】
しかし、従来のダミーゲート工程で、自己整合コンタクト工程を適用する場合、深刻な問題が発生する。自己整合コンタクト工程を進行するために、まず、ゲート電極２４及び第１絶縁膜２０上に第２絶縁膜２６を形成する。以降、フォト-エッチング工程を実施して、第２絶縁膜２６及び第１絶縁膜２０をスペーサ窒化膜１８に対して選択的にエッチングして、半導体基板の所定部分を露出させるコンタクトオープニング２８a、２８ｂを形成する。しかし、デザインルールの減少に従う工程マージン減少によってフォト-エッチング工程で不整合が発生すると、図１A及び図１Bに示されたように、ゲート電極２４の上部端又はゲート電極上部面が露出される。又、エッチング条件が完璧ではない場合、露出されたゲート電極が一部エッチングされることもできる。従って、後続工程として、導電物質を蒸着し、パターニングして、コンタクトパッドを形成する場合、ゲート電極及びコンタクトパッドが電気的に連結される問題点が発生する。
【０００８】
これはゲート電極上部がキャッピング膜によって保護されていないためである。従って、自己整合コンタクト工程を実施するためには、ゲート電極２４上にゲートキャッピング膜が形成されなければならない。しかし、ゲート電極２４上だけに選択的に自己整合された窒化膜パターンを形成しにくいし、図２に示されたように、ゲート電極２４だけでなく第１絶縁膜２０上にもキャッピング膜２５が形成される。このような場合、コンタクト工程で、酸化膜だけでなく窒化膜もエッチングされなければならないので、自己整合コンタクト工程が不可能になる。
【０００９】
従って、前述した従来のダミーゲートパターンの長所を維持しながら、自己整合コンタクト工程を適用できる新たな半導体製造方法が要求されている。
【００１０】
【発明が解決しようとする課題】
本発明は、ダミーゲート工程に信頼性がある自己整合コンタクト工程を適用できる半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の特徴は、ダミーゲートパターンを除去してグルーブを形成した後、グルーブの一定部分だけを充填するように、低抵抗ゲート電極を形成し、残り部分を窒化膜で充填してゲートキャッピング膜を形成して、低抵抗ゲート電極の上部を保護することである。これによって、ダミーゲート工程で信頼性がある自己整合コンタクト工程を実施できる。
【００１２】
前述の本発明の目的を達成するための半導体装置の製造方法は、側壁にスペーサを有するダミーゲートパターンを半導体基板上に形成する段階と、ダミーゲートパタンと同一な高さの、上部が平坦な第１絶縁膜を結果物上に形成する段階と、ダミーゲートパターンを側壁スペーサ及び第１絶縁膜に対して選択的に除去して半導体基板の一部を露出させるグルーブを形成する段階と、露出された半導体基板上にゲート絶縁膜を形成する段階と、低抵抗導電物質でグルーブの一部を充填してゲート電極を形成する段階と、グルーブの残り部分を充填し、第１絶縁膜に対してエッチング選択比を有するゲートキャッピング膜を形成する段階とを含む。
【００１３】
前記の方法において、低抵抗導電物質でグルーブの一部を充填してゲート電極を形成する段階は、グルーブ内部及び第１絶縁膜上に低抵抗導電物質を形成する段階と、低抵抗導電物質が第１絶縁膜上部表面からグルーブ内へ一定深さリセスされるように、低抵抗導電物質をエッチングする段階を含む。望ましくは、低抵抗導電物質はチタン窒化膜/タングステンの二重膜、ポリシリコン/タングステンシリサイドの二重膜又はポリシリコンで形成される。より望ましくは、チタン窒化膜/タングステンの二重膜で形成される。又、高温で安定的な金属物質も使用され得る。
【００１４】
他の方法として、低抵抗導電物質でグルーブの一部を充填してゲート電極を形成する段階は、グルーブ内部及び第１絶縁膜上にグルーブの一部を充填するコンフォーマルな低抵抗導電物質を形成する段階と、コンフォーマルな低抵抗導電物質上にグルーブを完全に充填するようにエッチング阻止膜を形成する段階と、第１絶縁膜の上部が現れる時までエッチング阻止膜及び低抵抗導電物質をエッチングする段階と、グルーブ内の残存するエッチング阻止膜を除去する段階とを含む。
【００１５】
他の方法として、低抵抗導電物質でグルーブの一部を充填してゲート電極を形成する段階は、グルーブ内部及び第１絶縁膜上にグルーブを完全に充填するように低抵抗導電物質を形成する段階と、第１絶縁膜の上部が現れる時まで低抵抗導電物質を平坦化エッチングする段階と、低抵抗導電物質をエッチバックして第１絶縁膜からグルーブ内へ一定深さリセスされるようにする段階とを含む。
【００１６】
又、側壁にスペーサを有するダミーゲートパターンを半導体基板上に形成する段階は、半導体基板上に犠牲絶縁膜を形成する段階と、犠牲絶縁膜上にダミーゲートパターンを形成する段階と、ダミーゲート物質膜をパターニングして犠牲絶縁膜上にダミーゲートパターンを形成する段階と、犠牲絶縁膜及びダミーゲートパターン上にスペーサを形成する段階と、スペーサ膜を非等方性エッチングする段階とを含む。
【００１７】
本発明の一実施形態において、ダミーゲートパターンは側壁スペーサ及び第１絶縁膜に対してエッチング選択比がある物質で形成される。例えば、ポリシリコン、非晶質シリコンで等で形成され得る。良好なダミーゲートプロファイルを実現できるように、容易にエッチングされる物質のポリシリコンで形成されるのが望ましい。又、ダミーゲートパターンは上部幅が下部幅に比べて、より大きくなるように斜めにパターニングできる。その結果、グルーブの上部開口部が下部底に比べて相対的に広くなるので低抵抗導電物質の段差塗布性を向上させる。なお、ダミーゲートパターンが斜めにパターニングされなくても、後続工程としてグルーブの内部側壁にスペーサを形成することによって、グルーブの上部開口は下部底に比べて相対的に広くなる。このような場合、グルーブの内部側壁に形成されるスペーサはダミーゲートパターンのスペーサと同一な物質で形成されるのが望ましい。
【００１８】
望ましくは、ゲートキャッピング膜の形成の後、第１絶縁膜及びゲートキャッピング膜上に側壁スペーサ及びゲートキャッピング膜に対してエッチング選択比を有する第２絶縁膜を形成する段階と、第２絶縁膜と第１絶縁膜の所定部分をゲートキャッピング膜及び側壁スペーサに対して選択的にエッチングしてオープニングを形成する段階と、オープニング下部の犠牲絶縁膜を除去して半導体基板を露出させる段階と、オープニングを充填するように第２絶縁膜上に導電膜を形成する段階と、ゲートキャッピング膜の上部が現れる時まで導電膜及び第２絶縁膜をエッチングする段階とを含む。望ましくは、導電膜は低抵抗導電物質と同一な物質で形成される。
【００１９】
側壁スペーサ及びゲートキャッピング膜は第１及び第２絶縁膜に対して各々エッチング選択比を有する膜質で形成され、望ましくは、第１及び第２絶縁膜はシリコン酸化膜で、側壁スペーサ及びゲートキャッピング膜はシリコン窒化膜で形成される。
【００２０】
望ましくは、ダミーゲートパターンの形成の後、ダミーゲートパターンをマスクとして使用して第１イオン注入及び熱処理を実施して、ダミーゲートパターンの両側の半導体基板にLDD領域を形成する段階を含む。
【００２１】
又、ダミーゲートパターンを側壁スペーサ及び第１絶縁膜に対して選択的に除去して半導体基板を露出させるグルーブを形成する段階は、ダミーゲートパターンを側壁スペーサ、第１絶縁膜及び犠牲絶縁膜に対して選択的に除去する段階と、露出された犠牲絶縁膜を通じて第２イオン注入及び熱処理を実施して、ダミーゲートパターン下部の半導体基板に自己整合チャンネル領域を形成する段階と、露出された犠牲絶縁膜を除去して半導体基板を露出させる段階とを含む。
【００２２】
前述の方法において、グルーブを形成した後、側壁スペーサを除去してグルーブの幅を広め、広まれたグルーブの側壁は垂直プロファイルを有する段階と広まれたグルーブの側壁にグルーブの内部に向かうリバース側壁スペーサを形成する段階を含む。この時、望ましくは、側壁スペーサは第１絶縁膜と同一な物質で形成され、リバース側壁スペーサは第１絶縁膜に対してエッチング選択比を有する物質で形成される。このような場合、スペーサが垂直な側壁からグルーブ内部へ形成されるので、ゲート電極は外部の枠がボックス型の保護膜（側壁スペーサ及びゲートキャッピング膜）を有するようになる。
【００２３】
前述の方法によると、低抵抗ゲート電極を形成すると共に、信頼性がある自己整合コンタクトエッチングを実施できる。
【００２４】
本発明の他の特徴によると、前述の目的を達成するための望ましい工程構成による半導体装置の製造方法は、半導体基板上に側壁スペーサを有する第１ダミーゲートパターン及び第２ダミーゲートパターンを形成し、第２ダミーゲートパターンが第１ダミーゲートパターンに比べて大幅を有するように形成する段階と、半導体基板上に各ダミーゲートパターンを実質的に同一な高さの第１絶縁膜を形成する段階と、第１及び第２ダミーゲートパターンを除去して半導体基板を露出させる第１及び第２グルーブを各々形成する段階と、各グルーブによって露出された半導体基板上に各々第１及び第２ゲート絶縁膜を形成する段階と、各グルーブを含んで第１絶縁膜上に低抵抗導電物質を形成し、第１グルーブは完全に充填され、第２グルーブは一部だけが充填されて、リセス領域が形成される段階と、第２グルーブのリセス領域を完全に充填するように低抵抗導電物質膜上にエッチング阻止膜を形成する段階と、低抵抗導電物質の上部が現れる時までエッチング阻止膜をエッチングし、第２グルーブのリセス領域上にエッチング阻止膜の一部が残存する段階と、エッチング阻止膜残留物質をマスクとして使用して第１絶縁膜上部表面から第１グルーブ内へリセスされるように低抵抗導電物質をエッチングする段階と、第２グルーブに残存するエッチング阻止膜を除去して第１絶縁膜からリセスされた第１及び第２ゲート電極を形成する段階と、第１及び第２グルーブの残り部分を絶縁物質で充填して各々第１及び第２ゲートキャッピング膜を形成する段階とを含む。
【００２５】
一実施形態において、エッチング阻止膜はフォトレジスタ膜又はスピン-オン-グラス膜で形成される。又、ゲートキャッピング膜及び側壁スペーサはシリコン窒化膜で形成され、第１及び第２絶縁膜はシリコン酸化膜で形成される。
【００２６】
望ましい実施形態において、ゲートキャッピング膜を形成した後、第１絶縁膜及びゲートキャッピング膜上に第２絶縁膜を形成する段階と、第２絶縁膜及び第１絶縁膜の所定部分を側壁スペーサ及びゲートキャッピング膜に対して選択的にエッチングして、第１ゲート電極両側の半導体基板を露出させる自己整合コンタクトオープニングを形成する段階と、自己整合コンタクトオープニング及び第２絶縁膜上に低抵抗物質と同一な物質を形成する段階と、ゲートキャッピング膜が露出される時まで平坦化エッチングを実施して自己整合コンタクトパッドを形成する段階とを含む。
【００２７】
望ましい実施形態において、各ダミーゲートパターンは犠牲絶縁膜及びダミーゲート物質膜が順次に積層されて形成され、各ダミーゲートパターンの形成の後、第１イオン注入及び熱処理を実施して、各ダミーゲートパターン両側の半導体基板にLDD領域を形成する段階を含む。又、第１及び第２ダミーゲートパターンを除去して半導体基板を露出させる第１及び第２グルーブを形成する段階は、ダミーゲートパターンを除去して犠牲絶縁膜を露出させる段階と、露出させた犠牲絶縁膜を通じて第２不純物イオン注入及び熱処理を実施して、各グルーブ下部の半導体基板に自己整合チャンネル領域を形成する段階と、犠牲絶縁膜を除去する段階とを含む。
【００２８】
前述の方法において、第１及び第２グルーブを形成した後、側壁スペーサを除去して各グルーブの幅を広め、広まれたグルーブの側壁は垂直プロファイルを有する段階と、広まれたグルーブの側壁にグルーブ内部に向かうリバース側壁スペーサを各々形成する段階を含む。この時、望ましくは、側壁スペーサは第１絶縁膜と同一な物質で形成され、リバース側壁スペーサは第１絶縁膜に対してエッチング選択比を有する物質で形成される。
【００２９】
【発明の実施の形態】
以下、前述の望ましい工程構成による本発明の実施形態を添付した図面を参照して詳細に説明する。
【００３０】
ただし、半導体工程で普通に使用される写真工程（photolithography）及びエッチング(etching)工程、化学機械的研磨(chemical mechanical polishing)工程、エッチバック(etchback)工程等に関する詳細な説明は省略する。又、添付した図面で蒸着される膜質の厚さ及び形成される領域が、説明の明確化及び図の簡略化のために多少誇張に表示され得る。又、半導体基板と低濃度ドレイン及びソース/ドレイン形成のための不純物イオンは、互いに反対型の導電型である。例えば、半導体基板がP型の場合、注入される不純物はN型で、半導体基板がN型の場合、注入される不純物はP型である。本実施形態においてはP型の半導体基板が使用された。
【００３１】
図３乃至図１２は、本発明による低抵抗ゲート及び自己整合コンタクト工程が適用された半導体装置の製造方法を説明する工程手順による半導体基板の断面図である。半導体製造工程で同時に多数のゲートパターンが形成されるが、添付した図３乃至図１２は、本発明の明確な理解をためにただ１つの電極だけを示した。
【００３２】
図３Aは、本発明の一実施形態によって既に多数の工程が実施された半導体基板の断面を示す。詳細に説明すると、まず、半導体基板１００が用意される。素子分離工程を実施して、半導体基板１００の所定領域に素子分離領域１２０を形成し、活性領域を限定する。素子分離領域１２０は浅いトレンチ隔離工程（shallow trench isolation）、局部的シリコン酸化工程(local oxidation of silicon)又はこの分野で使用される他の方法によって形成され得る。次に、犠牲絶縁膜１３０が素子分離工程が実施された半導体基板１００上に形成される。犠牲絶縁膜１３０はシリコン酸化膜として、減圧ＣＶＤ法（low pressure chemical vapor deposition:LPCVD）、プラズマＣＶＤ法(PECVD:plasma enhaced CVD)等で形成され得り、望ましくは、熱酸化を実施して約１００Å乃至３００Åの厚さを有するように形成される。
【００３３】
次に、ダミーゲートパターン物質膜が犠牲絶縁膜１３０上に形成され、パターニングされて、ダミーゲートパターン１４０が形成される。ダミーゲートパターン１４０の形成の後、低濃度ドレイン（lightly doped drain:LDD）を形成するための不純物イオン注入工程をダミーゲートパターン１４０をイオン注入マスクとして使用して実施する。望ましくは、リン（phosphorous）が使用され、約２０乃至３０keVのエネルギー範囲で、約１×１０13atom/ cm2の注入量を有するように実施される。以降、注入された不純物を活性化させ、半導体基板の点欠陥を除去するために熱処理が実施されてLDD領域１６０が形成される。次に、ダミーゲートパターン１４０の側壁に絶縁膜スペーサ１８０が形成される。
【００３４】
より詳細には、ダミーゲート物質膜は絶縁膜側壁スペーサ１８０及び後続工程によって形成される第１絶縁膜及び第２絶縁膜（図４の参照番号２００及び図９の参照番号２６０）に対して優れたエッチング選択比を有する物質で形成される。又、要求されるエッチングプロファイルを得る物質が望ましい。例えば、側壁スペーサ１８０がシリコン窒化膜で形成され、第１絶縁膜及び第２絶縁膜がシリコン酸化膜で形成される場合、ダミーゲート物質膜はポリシリコン膜、非晶質シリコン等で形成され得る。望ましくは、ダミーゲート物質膜はポリシリコンで形成され、約４０００Å乃至５０００Åの厚さを有するように減圧ＣＶＤ法を使用して形成される。ダミーゲート物質膜のエッチングは下部の犠牲絶縁膜１３０に対して高エッチング選択比を有する条件で実施される。この時、エッチング条件を調節してダミーゲートパターン１４０の上部大きさが下部大きさに比べて大きく形成されるように斜めなプロファイルを有するようにできる。これによって、後続工程によって形成されるグルーブ（図５の参照番号２２０）の上部開口部が下部開口部より相対的に大きくなるので、低抵抗導電物質の形成の時、優れた段差塗布性を実現できる。又、ダミーゲート物質膜をエッチングした後、露出された犠牲絶縁膜１３０を図３Ｂに示されたようにエッチングすることもできる。
【００３５】
絶縁膜側壁スペーサ１８０は、望ましくは、シリコン窒化膜で形成される。まず、シリコン窒化膜がダミーゲートパターン１４０及び犠牲絶縁膜１３０上にコンフォーマルに形成される。望ましくは、シリコン窒化膜はプラズマＣＶＤ法又は減圧ＣＶＤ法等を利用して約５００Å乃至６００Åの厚さを有するように形成される。形成されたシリコン窒化膜に対して非等方性エッチング（異方性エッチング）して、ダミーゲートパターン１４０の側壁だけを残し、全部除去して絶縁膜側壁スペーサ１８０を形成する。
【００３６】
図４を参照すると、絶縁膜側壁スペーサ１８０を有するダミーゲートパターン１４０及び犠牲絶縁膜１３０上に第１絶縁膜が形成される。第１絶縁膜は不純物でドーピングされたり、ドーピングされないシリコン酸化膜で形成されたりする。望ましくは、常圧ＣＶＤ法（atmospheric pressure CVD）、プラズマＣＶＤ法等を使用して約４０００Å乃至５０００Åの厚さを有するように形成される。以降、平坦化工程が実施され、ダミーゲートパターン１４０上部で中断されて、実質的にダミーゲートパターン１４０と同一な高さの平坦な上部表面を有する第１絶縁膜２００が形成される。例えば、化学的機械的研磨工程又はエッチバック工程によって実施され得る。
【００３７】
図５を参照すると、ダミーゲートパターン１４０が除去され、グルーブ２２０が形成される。ダミーゲートパターン１４０の除去は、第１絶縁膜２００及び側壁スペーサ１８０に対して高エッチング選択比を有する条件で実施される。乾式エッチング及び湿式エッチング全部を使用できる。乾式エッチングの場合、等方性エッチング特性を有するように低電力高圧の条件で実施し、ソースガスとしてSF6、O2等のガスを使用する。湿式エッチンによって除去する場合、HNO3、HF、CH3COOH及びH2Oの混合溶液を使用する。又、乾式エッチング及び湿式エッチングを混用（望ましくは、乾式エッチングの後湿式エッチング）することのできる。
【００３８】
グルーブ２２０は、後続工程で低抵抗導電物質で充填され、この時、充填される導電物質の段差塗布性を向上させるために、グルーブ２２０の内部側壁に絶縁膜スペーサ（図示しない）が形成されることもできる。その結果、グルーブの上部開口部が下部底より相対的に大きくなるので、低抵抗導電物質の段差塗布性が向上される。
【００３９】
グルーブ２２０によって露出された犠牲絶縁膜１３０を通じてイオン注入及び熱処理を実施して、チャンネル領域２２５を形成する。この時、チャンネル領域２２５はダミーゲートパターン下部の半導体基板、即ち、既に形成されたLDD領域１６０の間に自己整合的に形成される。従って、従来の半導体基板全面に実施されるチャンネル形成イオン注入と比較する時、接合キャパシタンス及び漏洩電流を減少させ得る。望ましくは、ホウ素（Boron:B）又はBF2を使用して、約２０乃至３０keVのエネルギー範囲で、約１×１０13atom/cm2の注入量を有するように実施する。次に、犠牲絶縁膜１３０をフッ酸バッファ溶液(buffered hydrofluoric acid)を使用して除去して、チャンネル領域２２５が形成された半導体基板を露出させる。
【００４０】
図６Aを参照すると、グルーブ２２０によって露出された半導体基板１００上にゲート酸化膜１３０aが形成される。ゲート酸化膜１３０aは、前述のように、ダミーゲートパターン形成及びイオン注入及び熱処理の後、形成されるので信頼性があるゲート酸化膜を得る。ゲート酸化膜１３０aはシリコン酸化膜だけでなく誘電率が相対的に大きいシリコン酸化窒化膜（silicon oxynitride）又はタンタル酸化膜（Ta2O5）等で形成できる。このような場合、シリコン酸化膜に比べて厚く形成できて、工程の制御が容易である。シリコン酸化膜で形成する場合、熱酸化工程を実施して、約４０Å乃至５０Åの厚さで形成する。タンタル酸化膜の場合は約１００Å乃至１５０Åの厚さで、シリコン酸化窒化膜の場合は約６０Å乃至７０Åの厚さで形成する。
【００４１】
ゲート酸化膜１３０aの形成の後、低抵抗導電物質２３０をグルーブを完全に充填するように第１絶縁膜２００上に形成する。低抵抗導電物質２３０は、望ましくは、金属物質で形成される。このような金属物質は、蒸着の時、ゲート酸化膜１３０aの損傷が少ないし、接着が良好であり、ボイドなしにグルーブを充填する高段差塗布性等の特性を有する物質が望ましい。例えば、チタン窒化膜/タングステン膜で形成される。詳細には、チタン窒化膜は原子膜質蒸着（atomic layer deposition:ALD）又は化学気相成長(CVD: Chemical Vapor Deposition)を使用して約２００Åくらいの厚さを有するように形成される。タングステン膜は化学気相成長（ＣＶＤ法）を使用して約２０００Åの厚さを有するように形成される。なお、シリサイド膜又は高温で安定的な金属物質が使用されることもできる。
【００４２】
又は、低抵抗導電物質２３０はポリシリコン、ポリシリコン/タングステンシリサイド等で形成され得る。
【００４３】
図７に示されたように、エッチバック工程等を実施して第１絶縁膜２００上の低抵抗導電物質２３０を完全に除去し、グルーブ２２０内へ一定深さリセス（参照番号２４５）されるようにして、低抵抗ゲート電極２４０を形成する。グルーブ内へリセスされる深さは、ゲートの面抵抗、後続自己整合コンタクトエッチングのためのゲートキャッピング膜の厚さ等を考慮して決定される。望ましくは、約２０００Åくらいである。
【００４４】
他の方法として、グルーブ２２０を低抵抗導電物質２３０で完全に充填した後、図６Ｂに示されたように、第１絶縁膜２００上部が現れる時まで低抵抗導電物質２３０を平坦化エッチングする。続けて、エッチバック工程を実施してリセスされた低抵抗ゲート電極を形成することもできる。
【００４５】
リセス部分２４５を充填するゲートキャッピング膜２５０は、図８に示されたように形成される。ゲートキャッピング膜２５０は低抵抗ゲート電極２４０の上部を保護するために、第１絶縁膜２００及び後続工程によって形成される第２絶縁膜（図９の参照番号２６０）に対してエッチング選択比がある物質で形成される。望ましくは、側壁スペーサ１８０と同一な物質のシリコン窒化膜で形成される。その結果、低抵抗ゲート電極２４０の側壁及び上部が各々窒化膜によって保護され、後続自己整合コンタクト工程が可能になる。
【００４６】
図９乃至図１２は、自己整合コンタクト形成工程である。まず、図９を参照すると、第１絶縁膜２００及びゲートキャッピング膜２５０上に第２絶縁膜２６０が形成される。第２絶縁膜２６０は側壁スペーサ１８０及びゲートキャッピング膜２５０に対してエッチング選択比がある物質で形成される。望ましくは、第２絶縁膜２６０はプラズマＣＶＤ法によるシリコン酸化膜で形成され、約１５００Å乃至２０００Åの厚さを有する。次に、写真工程及びエッチング工程によって第２絶縁膜２６０、第１絶縁膜２００、そして、犠牲酸化膜１３０を、側壁スペーサ１８０及びゲートキャッピング膜２５０に対して高エッチング選択比を有する条件でエッチングして、図１０に示されたように、自己整合コンタクトオープニング２８０を形成する。コンタクトオープニング２８０はLDD領域１６０を露出させる。
【００４７】
コンタクトオープニング２８０を完全に充填するように、第２絶縁膜２６０上に導電膜２９０を図１１に示されたように形成する。望ましくは、導電膜２９０は低抵抗ゲート電極２４０と同一な物質で形成される。例えば、チタン窒化膜/タングステン膜で形成される。
【００４８】
次に、ゲートキャッピング膜２５０の上部が現れる時まで平坦化工程、例えば、化学機械的研磨工程又はエッチバック工程を実施して、図１２に示されたように、電気的に分離されたコンタクトパッド３００を形成する。
【００４９】
後続工程として、普通のDRAM工程のビットライン工程、キャパシタ工程、配線工程、パッシベーション工程等が実施される。
【００５０】
前述の方法において、ダミーゲートパターンが大幅の場合、図７のリセスされた低抵抗ゲート電極２４０は次の方法によって形成され得る。即ち、図５で、グルーブ２２０を形成した後、低抵抗導電物質２３０を第１絶縁膜２００上に形成すると、図１３に示されたように、グルーブの幅が広いので、第１絶縁膜２００及びグルーブの枠にそってコンフォーマルに一部だけを充填するようになる。従って、この時、前述の方法のように、すぐエッチバックを実施すると、グルーブ内部の低抵抗物質が全部除去され得る。これを防止するために、コンフォーマルな低抵抗導電物質上にエッチング阻止膜２３５として、リフロー可能な膜質、例えば、フォトレジスタ膜又はスピン-オン-グラス膜を形成する。このような膜質は低温で流動性があって、平坦化に有利である。この時、エッチング阻止膜２３５は第１絶縁膜２００上のコンフォーマルな低抵抗導電物質上には相対的に薄く形成され、グルーブ内に形成された低抵抗導電物質上には相対的に厚く形成される。
【００５１】
以降、エッチバック工程を実施して、第１絶縁膜２００上部が現れる時までエッチング阻止膜２３５及び低抵抗導電物質２３０をエッチングする。この時、第１絶縁膜２００上の低抵抗導電物質及びエッチング阻止膜は完全に除去されるが、グルーブ内にはエッチング阻止膜が厚く形成されているので、一部が残存して（参照番号２３５a）、下部の低抵抗導電物質を保護するようになる。グルーブ内部に形成された低抵抗導電物質上に残存するエッチング阻止膜２３５aが選択的に除去され、リセスされたゲート電極が形成される。
【００５２】
図２４乃至図２８は、他の方法による本発明の低抵抗ゲート及び自己整合コンタクト工程が適用された半導体装置の製造方法を説明する工程手順に従う半導体基板の断面図である。半導体製造工程では、同時に多数のゲートパターンが形成されるが、図３乃至図１２のように、本発明の明確な理解をために、ただ１つのゲート電極だけを示す。
【００５３】
本方法を前述の方法と比較すると、側壁スペーサが除去され、グルーブ内部へ側壁スペーサ（リバース側壁スペーサ）が形成されることが相違する。前述の方法で説明した部分については説明を省略する。又、図２４乃至図２８において、図３乃至図１２に示された構成要素と同一な機能をする構成要素は同一な参照番号で示す。
図５に示されたように、ダミーゲートパターンを選択的に除去してグルーブ２２０を形成する。しかし、本方法において、側壁スペーサ１８０aは、図５の側壁スペーサ１８０とは異なる物質で形成される。即ち、第１絶縁膜２００に対してエッチング選択比を有しない物質、望ましくは、第１絶縁膜２００と同一な物質のシリコン酸化膜で形成される。図５においては、シリコン酸化膜で形成された。
【００５４】
次に、側壁スペーサ１８０aが除去される。この時、同一な酸化膜系列の第１絶縁膜２００の一部も共に除去され、グルーブ２２０の幅が広め２２０a、側壁プロファイルは、図２５に示されたように、ほぼ垂直である。
【００５５】
次に、図２６に示されたように、広まれたグルーブ２２０aの側壁にグルーブ内へ側壁スペーサ１８０ｂが形成される。これは、図５の側壁スペーサ１８０を１８０゜回転した形状であり、以降及び本明細書全体にかけて、リバース側壁スペーサ１８０ｂと呼ぶ。リバース側壁スペーサ１８０ｂは第１絶縁膜２００に対してエッチング選択比を有する物質、例えば、シリコン窒化膜で形成される。続けて、犠牲絶縁膜１３０を通じて第２イオン注入工程が実施されて、チャンネル領域２２５が形成される。以降、露出された犠牲絶縁膜１３０が除去され、ゲート酸化膜１３０aが形成される。
【００５６】
次に、グルーブ２２０を完全に充填するように、低抵抗導電物質を第１絶縁膜２００上に形成する。第１絶縁膜２００上部が現れる時まで低抵抗導電物質に対して平坦化工程を実施する。続けて、エッチバック工程を実施して、第１絶縁膜２００から一定深さリセスされた低抵抗ゲート電極２４０を、図２７に示されたように形成する。他の方法として、図３乃至図１２で説明した方法のように、低抵抗導電物質を形成した後、平坦化工程なしにエッチバック工程によってリセスされた低抵抗ゲート電極を形成することもできる。
【００５７】
次に、図２８を参照すると、リセス部分２４５を充填するゲートキャッピング膜２５０が形成される。後続工程は、自己整合コンタクト工程として、図９乃至図１２を参照して、前述の方法と同一に実施する。
【００５８】
本方法の場合、リバース側壁スペーサ１８０ｂはプロファイルが垂直である側壁からグルーブ２２０内部へ形成されているので、ゲートキャッピング膜２５０と共にボックスの形状をなし、これによって、低抵抗ゲート電極２４０を完全に囲んで保護する。その結果、低抵抗ゲート電極２４０の上部端部分が強化されて、後続自己整合コンタクト工程の不整合に対する安全マージンが増加する。
【００５９】
これまでは、本発明の明確な理解のためにただ１つのゲート電極について説明した。普通のDRAMの場合、セル領域とコア/周辺領域に形成されるゲートは相違した大きさを有する。以下、セル領域とコア/周辺領域を同時に考慮して低抵抗ゲート及び自己整合コンタクトが適用されたDRAM製造方法について図１５乃至図２３を参照して説明する。
【００６０】
図３乃至図１４に示された構造要素と同一な機能をする構造要素に対しては同一な参照番号で示し、これについての説明は省略する。
【００６１】
図１５を参照すると、まず、半導体基板１００の所定領域に素子隔離領域１２０を形成し、活性領域を各々セル領域及びコア/周辺領域に限定する。前述の方法によって、犠牲酸化膜１３０、ダミーゲートパターン１４０a、１４０b、LDD領域１６０、側壁スペーサ１８０が形成される。コア/周辺領域のダミーゲートパターン１４０bはセル領域のダミーゲートパターン１４０aに比べて大きく形成される。側壁スペーサ１８０の形成の後、コア/周辺領域にソース/ドレイン形成のためのイオン注入を実施する。ダミーゲートパターン１４０及び側壁スペーサ１８０をイオン注入マスクとして使用する。例えば、NMOSトランジスタの場合、リンが使用され、約２０乃至３０keVのエネルギー範囲で、約１×１０14乃至５×１０14atom/cm2の注入量を有するように実施されて、ソース/ドレイン領域１６０aが形成される。
【００６２】
図１６を参照すると、平坦な上部表面を有する第１絶縁膜２００が形成される。次に、図１７に示されたようにダミーゲートパターンが選択的に除去されてグルーブ２２０a、２２０bが形成される。チャンネル形成イオン注入及び熱処理が実施されて、チャンネル領域２２５が自己整合的に形成される。以降、グルーブ２２０a、２２０bによって露出された犠牲絶縁膜１３０が除去され、ゲート酸化膜１３０aが形成される。第１絶縁膜２００上に低抵抗導電物質２３０が、図１８に示されたように形成される。この時、セル領域のグルーブ２２０aはコア/周辺領域のグルーブ２２０ｂより相対的に小さいので、低抵抗導電物質で完全に充填される。しかし、コア/周辺領域のグルーブ２２０ｂは一部だけが充填され、これによって、凹んだ部分２３１が生じる。これは形成される低抵抗導電物質の厚さ及びゲート幅等によって決定される。
【００６３】
図１９に示されたように、エッチング阻止膜２３５が低抵抗導電物質２３０上に形成される。エッチング阻止膜２３５はフォトレジスタ膜又はスピン-オン-グラス膜等のリフロー可能な膜質で形成する。この時、エッチング阻止膜２３５はセル領域上部には薄く形成され、コア/周辺領域のグルーブ上には凹んだ部分２３１を充填し、厚く形成される。
【００６４】
次に、セル領域にリセスゲートパターンを形成するためのエッチング工程が実施される。まず、低抵抗導電物質２３０が現れる時までエッチング阻止膜をエッチングする（図２０参照）。この時、コア/周辺領域の凹んだ部分上にはエッチング阻止膜の一部が残るようになる２３５a。続けて、セル領域に露出された低抵抗導電物質をエッチングして、リセスされた低抵抗ゲート電極２４０を形成する。この時、図２１に示されたように、コア/周辺領域の低抵抗導電物質上にはエッチング阻止膜残留物２３５aがあって、下部の低抵抗導電物質２４０を保護する。以降、選択工程によってコア/周辺領域からエッチング阻止膜残留物２３５aが除去される。エッチング阻止膜残留物２３５aは除去されるのが望ましい。
【００６５】
図２２を参照すると、リセスされた低抵抗ゲート電極２４０上にはゲートキャッピング膜２５０が形成される。続けて、第２絶縁膜２６０がゲートキャッピング膜２５０及び第１絶縁膜２００上に形成される。自己整合コンタクト工程が実施されて、セル領域に自己整合コンタクトオープニング２８０が、図２３に示されたように形成される。後続工程によって、導電物質を形成し、平坦化工程を実施して、図１２のように、電気的に分離されたコンタクトパッドをセル領域に形成する。
【００６６】
本発明による低抵抗ゲート及び自己整合コンタクトが適用されたもう一つのDRAM製造方法について図２９乃至図３３を参照して説明する。図３乃至図２８に示された構成要素と同一な機能をする構成要素に対しては同一な参照番号で示し、説明は省略する。図２４乃至図２６で説明した方法と同一な方法によって、グルーブ２２０a、２２０b及びグルーブ２２０a、２２０bの側壁にリバース側壁スペーサ１８０bが、図２９に示されたように形成される。第２イオン注入工程を実施してチャンネル領域２２５を形成し、犠牲酸化膜が除去された後、ゲート酸化膜１３０aが、図３０に示されたように形成される。図１５乃至図２３を参照して説明した実施形態とは違って、本実施形態においては、グルーブ２２０a、２２０bを完全に充填するように低抵抗導電物質２３０が結果物上に形成される。
【００６７】
続けて、図３１に示されたように、第１絶縁膜２００上部が現れる時まで低抵抗導電物質２３０が平坦化エッチングされる。エッチバック工程が平坦化された低抵抗導電物質２３０aに対して実施されて、図３２に示されたように、第１絶縁膜２２０から一定深さリセスされた低抵抗ゲート電極２４０が形成される。
【００６８】
次に、図３３に示されたように、リセス部分を充填するキャッピング絶縁膜２５０が形成される。この時、低抵抗ゲート電極２４０はゲートキャッピング膜２５０及びスペーサ１８０ｂによって完全に囲まれ、外部枠はボックス型である。これによって、低抵抗ゲート電極２４０の上部端部分は強化され、後続自己整合コンタクト工程の不整合に対する安全マージンが増加するようになる。後続工程によってセル領域に自己整合コンタクト工程が実施されてコンタクトパッドが形成される。
【００６９】
望ましい実施形態に基づいて説明されたが、本発明の範囲はこれだけに限られない。むしろ、様々な変形及び類似した配列も含む。従って、本発明の請求範囲の範囲及び思想は、様々な変形及び類似した配列を含むように幅広く解釈しなければならない。
【００７０】
【発明の効果】
前述の本発明によると、ダミーゲート工程に自己整合コンタクト工程を適用できる。従って、ダミーゲート工程の長所及び自己整合コンタクト工程の長所を同時に満足させ得る。
【００７１】
即ち、ダミーゲート工程によって、ゲート電極発生の時に発生するプラズマ損傷を無くし、金属ゲート電極を形成できて、高速（high speed）を実現できる効果がある。
【００７２】
LDD形成の後、ゲート電極が形成されるのでゲート腐食を最小化でき、LDD形成の後、自己整合的にチャンネル領域が形成されるので接合キャパシタンス及び接合漏洩電流を減少させ得り、チャンネル領域のドーパント（dopant）がLDD形成熱処理によって再分布されるのを防止できる効果がある。
【００７３】
前記のような効果を満足させながら、自己整合コンタクト工程を実施でき、工程マージンを増加させ得る。
【図面の簡単な説明】
【図１】  従来のダミーゲート形成方法による問題点を説明するための半導体基板の断面図である。
【図２】  従来のダミーゲート形成方法による問題点を説明するための半導体基板の断面図である。
【図３】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図４】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図５】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図６】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図７】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図８】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図９】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１０】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１１】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１２】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１３】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１４】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図１５】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図１６】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図１７】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図１８】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図１９】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図２０】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図２１】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図２２】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図２３】  本発明の一実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図２４】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図２５】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図２６】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図２７】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図２８】  本発明による低抵抗ゲート形成方法を説明するための半導体基板の断面図である。
【図２９】  本発明の他の実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図３０】  本発明の他の実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図３１】  本発明の他の実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図３２】  本発明の他の実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【図３３】  本発明の他の実施形態による半導体装置の製造方法を説明するための工程手順による半導体基板の断面図である。
【符号の説明】
１００  半導体基板
１２０  素子分離領域
１３０  犠牲酸化膜
１３０a  ゲート酸化膜
１４０  ダミーゲート
１６０,１６０a  LDD領域、ソース/ドレイン領域
１８０,１８０a,１８０ｂ  側壁スペーサ
２００  第１及び第２絶縁膜
２２０  グルーブ
２２５  チャンネル領域
２４０  低抵抗ゲート電極
２５０  キャッピング絶縁膜
２６０  第１及び第２絶縁膜
２８０  自己整合コンタクトオープニング
３００  自己整合コンタクトパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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