(57)【特許請求の範囲】
【請求項１】
筐体と、該筐体に収容される基板であって不正アクセスから保護したい情報を格納してなる記憶手段と制御手段とを形成されてなる基板を備える電子機器であって、
前記筐体が開けられたことを検出して開状態検出信号をアサートする筐体開状態検出手段を更に備えており、
前記制御手段は、アサートされた前記開状態検出信号に応じて前記記憶手段に格納された前記保護したい情報に対する保護処理を実行するように構成されており、
主電源オフ時であっても、一定期間、前記筐体開状態検出手段にバッテリ電源を供給するためのバッテリ回路と、該バッテリ回路が放電した後に主電源がオンされた場合に該バッテリが放電していたことを検出し放電状態検出信号をアサートするためのバッテリ放電検出手段とを更に備えており、
前記制御手段は、アサートされた前記放電状態検出信号に応じて不正アクセス対応処理を実行するように構成されている
電子機器。
【請求項２】
前記筐体は導体からなり、
前記筐体を閉じた状態において当該筐体を電気的パスの一部とするようなパターンが前記基板上に形成されており、
前記筐体開状態検出手段は該電気的パスが切れたことをもって前記開状態検出信号をアサートする
請求項１記載の電子機器。
【請求項３】
前記保護処理は、前記記憶手段に格納された前記保護したい情報の削除である
請求項１又は請求項２記載の電子機器。
【請求項４】
前記不正アクセス対応処理は、当該電子機器の動作凍結処理である
請求項１乃至請求項３のいずれかに記載の電子機器。
【請求項５】
リセット信号を生成するリセット信号生成手段を更に備えており、
前記バッテリ放電検出手段は、前記リセット信号を受けて、前記放電状態検出信号をネゲートし、前記動作凍結処理を解除する
請求項４記載の電子機器。
【請求項６】
前記リセット信号は、前記筐体開状態検出手段にも入力され、それにより、前記筐体開状態検出手段は、前記開状態検出信号をネゲートする
請求項５記載の電子機器。
【請求項７】
前記リセット信号生成手段は、外部からリセット指示を入力するための入力指示手段を備えており、少なくとも所定時間に亘って前記リセット指示が入力され続けた場合にのみ、前記リセット信号を生成する
請求項５又は請求項６記載の電子機器。
【請求項８】
前記開状態検出信号がアサートされた状態と前記放電状態検出信号がアサートされた状態とが競合する場合には、前記制御手段は、前記保護処理を行わず、前記不正アクセス対応処理を行う
請求項１乃至請求項７のいずれかに記載の電子機器。
【請求項９】
請求項１乃至請求項８のいずれかに記載の電子機器を備えるＩＣカードリーダライタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣカードリーダライタのような電子機器に関し、特に、当該電子機器に対する不正アクセスの防止技術に関する。
【背景技術】
【０００２】
ＩＣカードリーダライタのような電子機器に格納された情報への不正アクセスに対抗する手段としては、例えば、特許文献１に開示されているものが挙げられる。
【０００３】
【特許文献１】特開２００３−１４１４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の技術では、バッテリからの電源供給を遮断することにより記憶部に記憶されたデータの消去を行うとしていることから明らかなように、揮発性の記憶手段にしか適用ができない。しかしながら、実際には、不正利用を防ぎたい情報が不揮発性の記憶手段に格納されていることも多く、そのような場合には特許文献１記載の技術では対処し得ない。
【０００５】
また、特許文献１記載の技術によれば、バッテリが放電しきってしまうと、不正アクセスを試みた場合と同様に記憶部への電源供給が遮断されてしまい、不正アクセスが行われたのではない場合にも不正アクセスが試みられた場合と同様の処理が行われることとなる。かかる誤動作を避け、不正アクセスが試みられた場合にのみ、記憶部への電源供給が遮断され保護したい情報が消去されるという状態を作り出すためには、バッテリの容量をかなり大きなものとしなければならない。
【０００６】
そこで、本発明は、バッテリの容量を大きくせずとも適切に機能する新たな不正アクセスへの対抗手段を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
即ち、本発明によれば、第１の電子機器として、筐体と、該筐体に収容される基板であって不正アクセスから保護したい情報を格納してなる記憶手段と制御手段とを形成されてなる基板を備える電子機器であって、前記筐体が開けられたことを検出して開状態検出信号をアサートする筐体開状態検出手段を更に備えており、前記制御手段は、アサートされた前記開状態検出信号に応じて前記記憶手段に格納された前記保護したい情報に対する保護処理を実行するように構成されている電子機器が得られる。
【０００８】
更に、本発明によれば、第２の電子機器として、第１の電子機器において、前記筐体は導体からなり、前記筐体を閉じた状態において当該筐体を電気的パスの一部とするようなパターンが前記基板上に形成されており、前記筐体開状態検出手段は該電気的パスが切れたことをもって前記検出信号をアサートする電子機器が得られる。
【０００９】
更に、本発明によれば、第３の電子機器として、第１又は第２の電子機器において、前記保護処理は、前記記憶手段に格納された前記保護したい情報の削除である電子機器が得られる。
【００１０】
更に、本発明によれば、第４の電子機器として、第１乃至第３のいずれかの電子機器において、主電源オフ時であっても、一定期間、前記筐体開状態検出手段にバッテリ電源を供給するためのバッテリ回路と、該バッテリ回路が放電した後に主電源がオンされた場合に該バッテリが放電していたことを検出し放電状態検出信号をアサートするためのバッテリ放電検出手段とを更に備えており、前記制御手段は、アサートされた前記放電状態検出信号に応じて不正アクセス対応処理を実行するように構成されている電子機器が得られる。
【００１１】
更に、本発明によれば、第５の電子機器として、第４の電子機器において、前記不正アクセス対応処理は、当該電子機器の動作凍結処理である電子機器が得られる。
【００１２】
更に、本発明によれば、第６の電子機器として、第５の電子機器において、リセット信号を生成するリセット信号生成手段を更に備えており、前記バッテリ放電検出手段は、前記リセット信号を受けて、前記放電状態検出信号をネゲートし、前記動作凍結処理を解除する、電子機器が得られる。
【００１３】
また、本発明によれば、第７の電子機器として、第６の電子機器において、前記リセット信号は、前記筐体開状態検出手段にも入力され、それにより、前記筐体開状態検出手段は、前記開状態検出信号をネゲートする、電子機器が得られる。
【００１４】
また、本発明によれば、第８の電子機器として、第６又は第７の電子機器において、前記リセット信号生成手段は、外部からリセット指示を入力するための入力指示手段を備えており、少なくとも所定時間に亘って前記リセット指示が入力され続けた場合にのみ、前記リセット信号を生成する、電子機器が得られる。
【００１５】
更に、本発明によれば、第９の電子機器として、第４乃至第８のいずれかの電子機器において、前記開状態検出信号がアサートされた状態と前記放電状態検出信号がアサートされた状態とが競合する場合には、前記制御手段は、前記保護処理を行わず、前記不正アクセス対応処理を行う電子機器が得られる。
【００１６】
更に、本発明によれば、第１乃至第９のいずれかの電子機器を備えるＩＣカードリーダライタが得られる。
【発明の効果】
【００１７】
本発明によれば、不正アクセス目的等で筐体が開けられると、その状態が筐体開状態検出手段により検出され、その検出に応じて、制御手段によるデータ消去等の情報保護処理が行われることとなっているため、不正アクセスにより重要なデータ等が悪用されるのを防ぐこができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態による電子機器としてＩＣカードリーダライタを例にとり詳細に説明する。
【００１９】
図１に示されるように、本実施の形態におけるＩＣカードリーダライタは、上位装置とのコマンド送受信を行う上位インタフェース１と、ＩＣカードリーダライタ全体を制御するＣＰＵ２と、ＣＰＵ２の動作プログラム及びＩＣカードリーダライタ−ＩＣカード間で送受信されるデータの暗号化処理に使われる鍵データ等を保存しているメモリ３と、ＩＣカードへ送信するデータの変調処理を行う変調回路４と、変調したデータを増幅する送信アンプ５と、ＩＣカードとの通信を行うアンテナ６と、アンテナとのインピーダンス整合を行う整合回路７と、ＩＣカードからの受信信号を検波する検波回路８と、ＩＣカードからの受信信号を増幅する受信アンプ９と、ＩＣカードからの受信信号を復調する復調回路１０を備えている。これらの回路等は制御基板上に形成され、制御基板は筐体に収容されている。
【００２０】
このような構成を有するＩＣカードリーダライタに対してスキミング装置を取り付けるといった不正改造を行おうとした場合、復調回路１０とＣＰＵ２の間の信号ラインや、ＣＰＵ２と上位インタフェース１の間の信号ラインが考えられる。即ち、いずれの場合にも、筐体を開けなければならない。このことを利用し、本実施の形態においては、筐体を開けたことを検出した場合に悪用されたくない情報を破棄してしまうなどといった情報保護処理を行うことにより、不正アクセスへ対処することとしている。即ち、本実施の形態においては、筐体が開けられた場合に電気的パスが途切れるように制御基板上に形成された筐体開状態検出接点１１と、筐体開状態検出接点１１に接続され、筐体が開けられた場合に、それをＣＰＵ２に通知するための筐体開状態検出回路１２をリーダライタに設けることとしている。
【００２１】
なお、本実施の形態における筐体開状態検出回路１２には、バッテリ回路１３が接続されているため、主電源がオフになった場合であっても、所定の時間、バッテリ回路１３から筐体開状態検出回路１２に対するバッテリ電源の供給が行われることから、バッテリ回路１３からのバッテリ電源の供給が行われる所定の時間に筐体が開けられたりしても筐体開状態検出回路１２は、筐体が開けられたことを検出してＣＰＵ２に通知することができる。このようにして、筐体開状態検出回路１２から筐体が開けられたことを通知されたＣＰＵ２は、メモリ３に格納された情報等の保護すべき情報をアクセス不能にしたりＩＣカードリーダライタとしての機能を果たせないようにしたりするといった保護処理を行う。
【００２２】
但し、筐体開状態検出回路１２が機能するのは、主電源がオフとなった後においては、バッテリ回路１３からバッテリ電源が供給されている間だけである。即ち、バッテリ電源の供給さえも途絶えてしまった場合には、筐体開状態検出回路１２を機能させるための電源がなくなってしまうことから、筐体を開けたとしても、それを検出することはできなくなってしまうし、少なくとも、ＣＰＵ２に上述した保護処理を行わせることはできない。
【００２３】
かかる場合をも想定し、本実施の形態においては、更に、主電源投入後に、バッテリが一旦放電してしまっていたことを検出してＣＰＵ２にバッテリが放電していたことを通知するバッテリ放電検出回路１４を備えている。バッテリ放電検出回路１４からバッテリが放電していたとの通知を受けたＣＰＵ２は、バッテリ放電状態において不正改造等が行われていなかったことを確認できるまでＩＣカードリーダライタの機能を停止する動作凍結処理のような不正アクセス対応処理を行う。特に、本実施の形態においては、バッテリ放電検出回路１４に接続されたリセット回路１５を更に備えており、バッテリ放電検出回路１４にてバッテリ放電状態を検出した場合、リセット回路１５にて正規オペレータ等によるリセットが行われるまで、上述した動作凍結処理が行われ続けることとなっている。従って、バッテリが放電するまで待った後、筐体を開けて不正改造等を行おうとしても、結局、ＩＣカードリーダライタの不正使用をすることはできないように構成されている。
【００２４】
以下、図２乃至図８をも参照して、本実施の形態による不正アクセスへの対処手段について、より詳細に説明する。
【００２５】
図２に示される制御基板２０には、前述したＣＰＵ２やメモリ３、変調回路４等の種々の回路が設けられている。加えて、本実施の形態における制御基板２０には、導体からなる筐体開状態検出接点１１（２１，２２）が設けられている。本実施の形態においては、ＩＣ−ドリーダライタの筐体に制御基板２０を取り付けるための固定用孔２３のパターンランドを筐体開状態検出接点１１（２１，２２）として利用している。
【００２６】
図３に示されるように、制御基板２０は、導体からなる筐体上部３０及び筐体下部３１に挟まれるようにして筐体３２内に組み込まれる。筐体３２が閉じている状態では、筐体開状態検出接点２１，２２は導体である筐体上部３０又は筐体下部３１を通して電気的に接続されている。即ち、本実施の形態においては、筐体は、筐体開状態検出接点２１と筐体開状態検出接点２２とを接続する電気的パスの一部を構成する。このため、筐体が開けられた場合には、筐体開状態検出接点２１と筐体開状態検出接点２２とを接続する電気的パスが遮断されることとなる。本実施の形態においては、この電気的パスの遮断をもって筐体が開けられたか否かを検出する。かかる仕組みはメカ式スイッチやセンサを用いないことから、不正改造を行おうとする者が筐体開状態検出機能の具備を容易に察することは出来ないため、筐体開状態検出機能が無効化されてしまうといった確率を下げることができる。加えて、本実施の形態による筐体開状態検出接点１１（２１，２２）は、極めて安価に構成することができる。なお、本実施の形態においては、筐体を導体からなるものとして説明したが、本発明はそれに制限されるものではなく、例えば、導体線路をプラスチック等で構成された筐体内表面上に設け、筐体が閉じられた状態においては、その導体線路をもって、筐体開状態検出接点１１（２１，２２）間を接続することとしてもよい。
【００２７】
本実施の形態におけるバッテリ回路１３は、図４に示されるような構成を備えている。図４において、充電電流制限抵抗４０は、主電源Ｖｃｃからバッテリ４５に供給されるバッテリ充電電流の制限を行うものであり、充電電圧設定ダイオード４１は、主電源Ｖｃｃからバッテリ４５へ印加される充電電圧を一定に保つよう制限するものである。充電電流整流ダイオード４３は、主電源Ｖｃｃが印加されていない場合に、主電源Ｖｃｃへバッテリ４５からの電流の逆流を防止するためのものである。整流ダイオード４２は、主電源Ｖｃｃをバッテリ回路出力Ｖｂａｔへバイパスするためのものである。この整流ダイオード４２により、主電源Ｖｃｃが印加されている状態においては、主電源Ｖｃｃがバッテリ回路出力Ｖｂａｔとして供給されることとなる。バッテリ電流整流ダイオード４４は、整流ダイオード４２を通った電流がバッテリ４５へ逆流することを防止すると共に主電源Ｖｃｃにバッテリ電圧が単純に加算されてしまうといった状態を防ぐ（即ち、電圧制限の無い電源給電を防止する）ためのものである。かかる構成により、主電源Ｖｃｃ印加時には主電源Ｖｃｃがバッテリ回路出力Ｖｂａｔとして供給される共にバッテリ４５への充電が行われる。一方、主電源Ｖｃｃが印加されなくなると、状態が自動的に切り替わり、バッテリ４５からバッテリ回路出力Ｖｂａｔへの供給が行われることとなる。従って、主電源Ｖｃｃからの電源供給が停止した場合でも、バッテリ４５が放電しきらない限りバッテリ回路出力Ｖｂａｔからの電源供給は行われ続けることとなる。
【００２８】
図５に示されるように、本実施の形態における筐体開状態の検出及びバッテリの放電状態検出は、夫々、Ｄフリップフロップ回路（以下「Ｄ−ＦＦ」と表記する）５０及び６０を備える筐体開状態検出回路１２及び放電状態検出回路１４により行われる。
【００２９】
筐体開状態検出回路１２はバッテリ回路出力Ｖｂａｔからの電源供給により動作する。筐体開状態検出回路１２を構成するＤ−ＦＦ５０のＤ１端子は、バッテリ回路出力Ｖｂａｔに接続されている。即ち、バッテリ回路１３を介して電源が供給されている限り、Ｄ１端子には、Ｈレベルが与えられることとなっている。Ｄ−ＦＦ５０のＣＫ１端子は端子（筐体開放検出接点）２１に接続されると共にプルアップ抵抗５１を介してバッテリ回路出力Ｖｂａｔに接続されている。従って、ＣＫ１端子は、筐体が閉じた状態では、端子２１、筐体上部３０又は筐体下部３１、及び端子（筐体開放検出接点）２２を介して、ＧＮＤに接続されることとなる一方、端子２１と端子２２とが接続されていない状態、即ち、筐体が開けられた状態においては、ＣＫ１端子はプルアップ抵抗５１によりバッテリ回路出力Ｖｂａｔの電圧にプルアップされる。Ｄ−ＦＦ５０の／ＣＬＲ１端子は、後述するリセット回路１５に接続されている。Ｄ−ＦＦ５０の／ＰＲ１端子は、バッテリ回路出力Ｖｂａｔに接続されている。Ｄ−ＦＦ５０のＱ１端子は端子５２を介してＣＰＵ２に接続され、筐体開状態検出信号を出力している。この筐体開状態検出信号は、原則として、ＣＫ１端子に入力される信号の立ち上がり時にＤ１端子に入力される信号をラッチした値となるが、／ＰＲ１端子にＬ->Ｈレベルが与えられるか、／ＣＬＲ１端子にＨ->Ｌレベルが与えられたときには、Ｑ１端子からの出力、即ち、筐体開状態検出信号はクリアされてＬレベルとなる。
【００３０】
ここで、筐体開状態検出回路１２の動作を図６のタイミングチャートを参照しながら説明する。Ｑ１端子からの出力は、初期状態においては、プリセットされているため、Ｌレベルとなっている。また、前述の通り、筐体開状態検出回路１２の動作中、即ち、バッテリ回路１３から電源が供給されている間、Ｄ１端子にはＨレベルが供給されている。筐体が閉じている状態においては、端子２１と端子２２の間が接続されていることとなるので、ＣＫ１端子はＧＮＤに接続される。即ち、ＣＫ１端子にはＬレベルが与えられる。
【００３１】
タイミングｔ１において、筐体３２が開けられ、端子２１と端子２２との接続が切断されたとする。すると、ＣＫ１端子のレベルはＬレベルからＨレベルへと変化することとなる。このＣＫ１端子のレベル変化により、Ｄ１端子のレベルがラッチされ、Ｑ１端子の出力レベルに反映される。即ち、初期状態でＬレベルであったＱ１端子のレベルは、Ｈレベルへと変化する。このレベル変化が端子５２を介してＣＰＵ２に伝達され、それをもって、ＣＰＵ２は筐体開状態検出信号がアサートされたと認識することができる。ＣＰＵ２は、筐体開状態検出信号がアサートされたことを認識すると、メモリ３に記録してあるプログラムおよびデータの消去をする処理（保護処理）を実行する。即ち、本実施の形態によれば、筐体開状態検出回路１２が筐体の開けられた状態を検出し、その検出結果に基づいてＣＰＵ２が保護処理を実行すると、不正改造後に筐体を閉じたとしても、もはやＩＣカードリーダライタとしての機能を発揮できなくなっているため、不正改造されたＩＣカードリーダライタを悪用される恐れはなくなる。
【００３２】
次いで、タイミングｔ２において、筐体３２を閉じたとする。この場合、端子２１と端子２２とは再び接続されることとなり、Ｄ−ＦＦ５０のＣＫ１端子には再びＧＮＤが与えられることとなる。即ち、ＣＫ１端子のレベルは、ＨレベルからＬレベルへと変化する。しかし、Ｑ１端子のレベル変化に影響を及ぼすのは、ＣＫ１端子がＬレベルからＨレベルへと変化するときのみであるので、タイミングｔ２においてはＱ１端子のレベルには変化は現れず、Ｑ１端子のレベルはＨレベルに保持されている。即ち、本実施の形態においては、一旦筐体を開いてしまうと、筐体を閉じたとしても、後述するリセット処理を行わない限り、筐体開状態検出信号をネゲートすることはできないように構成されている。
【００３３】
再び、図５を参照して、バッテリ放電検出回路１４もまた、バッテリ回路出力Ｖｂａｔから電源供給され動作する。バッテリ放電検出回路１４を構成するＤ−ＦＦ６０のＤ２端子は、バッテリ回路出力Ｖｂａｔに接続されている。即ち、バッテリ回路１３を介して電源が供給されている限り、Ｄ２端子には、Ｈレベルが与えられることとなっている。Ｄ−ＦＦ６０のＣＫ２端子はコンデンサ６１を介してＧＮＤに接続されると共にＣＫ２プルアップ抵抗６２を介してバッテリ回路出力Ｖｂａｔ３へ接続されている。即ち、ＣＫ２端子は、コンデンサ６１が充電されるまでは、コンデンサ６１に蓄えられた電荷に応じたレベルが与えられ、コンデンサ６１が満充電となった場合には、プルアップ抵抗６２を介してバッテリ回路出力Ｖｂａｔと同じレベルになる。Ｄ−ＦＦ６０の／ＣＬＲ２端子は、筐体開状態検出回路１２の／ＣＬＲ１と同様、リセット回路１５に接続されている。Ｄ−ＦＦ６０のＱ２端子は端子６３を介してＣＰＵ２に接続され、放電状態検出信号を出力している。この放電状態検出信号は、原則として、ＣＫ２端子に入力される信号の立ち上がり時にＤ２端子に入力される信号をラッチした値となるが、／ＰＲ２端子にＬ->Ｈレベルが与えられるか、／ＣＬＲ２端子にＨ->Ｌレベルが与えられたときには、Ｑ２端子からの出力、即ち、放電状態検出信号はクリアされてＬレベルとなる。
【００３４】
次に、バッテリ放電検出回路６０の動作を図７のタイミングチャートを参照しながら説明する。
【００３５】
主電源も落とされ、バッテリ回路１３のバッテリ４５も放電しきってしまった状態で、タイミングｔ３において、主電源が投入されたとする。この場合、／ＰＲ２端子の働きにより、Ｑ２端子のレベルはＬレベルとなっており、Ｄ２端子のレベルはＨレベルとなる。一方、ＣＫ２端子のレベルは、コンデンサ６１に蓄えられた電荷に応じたレベルとなる。即ち、ＣＫ２端子のレベルは、徐々に上昇していく。そして、給電開始（タイミングｔ３）から一定時間経過したタイミングｔ４において、ＣＫ２端子のレベルは閾値（ＬレベルからＨレベルへと遷移したと見做せるレベル）に達すると、それにより、Ｄ２端子のレベルがラッチされ、Ｑ２端子のレベルへと反映される。このようにして、端子６３からＨレベルが出力される（即ち、バッテリ放電検出信号がアサートされる）とＣＰＵ２は、バッテリが放電していたことを認識し、正規オペレータによる検出信号のリセットが行われるまで、不正アクセス対応処理（本実施の形態においては、ＩＣカードリーダライタの動作を凍結する処理）を行う。
【００３６】
再び図５に戻り、リセット回路１５は、／ＣＬＲ１端子及び／ＣＬＲ２端子とＧＮＤとの間に接続されたコンデンサ７１と、／ＣＬＲ１端子及び／ＣＬＲ２端子とバッテリ回路出力Ｖｂａｔとの間に接続されたプルアップ抵抗７２と、リセット指示を入力するためのリセット端子７４に対して／ＣＬＲ１端子及び／ＣＬＲ２端子を接続する抵抗７３を備えている。本実施の形態におけるリセット回路１５では、リセット端子７４に対してＬレベルを一定時間以上供給することにより、／ＣＬＲ１端子及び／ＣＬＲ２端子へのリセット信号の入力が行われる。リセット端子７４へのＬレベルの供給には例えばＧＮＤとリセット端子７４との間を接続するスイッチの役割を果たすリセットボタン（図示せず）を設け、そのリセットボタンを長押しすることとすればよい。
【００３７】
続いて、このリセット回路１５によるリセット動作を図８のタイミングチャートを用いて説明する。リセット端子７４へのリセット指示（Ｌレベル）の入力があるまでは、コンデンサ７１は満充電となっているため、／ＣＬＲ１端子や／ＣＬＲ２端子はプルアップ抵抗７２を介してバッテリ回路出力Ｖｂａｔの電位までプルアップされている。即ち、／ＣＬＲ１端子や／ＣＬＲ２端子のレベルはＨレベルとなっている。次いで、タイミングｔ５において、リセットボタン（図示せず）の長押しなどによりリセット端子７４にリセット指示（Ｌレベル）が一定期間入力されると、コンデンサ７１が放電し始めることとなり、それによって、／ＣＬＲ１端子及び／ＣＬＲ２端子の電位は徐々に下がっていくこととなる。そして、タイミングｔ６において、デジタル的には／ＣＬＲ１端子及び／ＣＬＲ２端子の状態がＨからＬへと遷移したと見做される状態となる。本実施の形態においては、この／ＣＬＲ１端子及び／ＣＬＲ２端子のＨ->Ｌ遷移がＤ−ＦＦ５０及びＤ−ＦＦ６０へのリセット信号となる。即ち、この／ＣＬＲ１端子及び／ＣＬＲ２端子のＨ->Ｌ遷移によって、Ｄ−ＦＦ５０及びＤ−ＦＦ６０はクリアされる。このように、その直前に、いかなる値が出力されていようとも、Ｑ１端子からの出力（筐体開状態検出信号）及びＱ２端子からの出力（放電状態検出信号）はＬレベルとなる。なお、リセットボタンの押下時間などについては、コンデンサ７１並びにプルアップ抵抗７２及び抵抗７３の定数で自由に設定が可能である。
【００３８】
なお、修理時や保守時においては、Ｑ１端子もＨレベルとなり、Ｑ２端子もＨレベルとなる場合、即ち、筐体開状態検出信号及びバッテリ放電検出信号が共にアサートされた状態が生じることもありうるが、本実施の形態においては、そのような場合、バッテリ放電検出信号がアサートされたことによる処理を優先して行うこととする。即ち、筐体開状態検出信号及びバッテリ放電検出信号が共にアサートされた状態においては、ＣＰＵ２は、メモリ３に格納されたデータ等の消去を行わず、ＩＣカードリーダライタの動作凍結処理を行うこととする。また、筐体開状態検出信号及びバッテリ放電検出信号が共にアサートされるような場合、コンデンサ６１の充電にかかる時間により、アサートされるタイミングにズレが生じ、筐体開状態検出信号が若干先にアサートされる場合もあるが、そのような場合、ＣＰＵ２が動作可能となる時点には筐体開状態検出信号及びバッテリ放電検出信号が共にアサートされている状態となるように、コンデンサ６１やプルアップ抵抗６２などで決まる時定数を調整することとする。これにより、ＩＣカードリーダライタの動作凍結処理を行った際には、既に、メモリ３に格納されたデータ等が消去されていたという事態を回避することができる。
【００３９】
上述した実施の形態は種々変形可能である。例えば、筐体開状態検出回路及びバッテリ放電検出回路が動作したときになされる処理として、データの消去処理及び動作停止処理以外にも、上位インタフェースを通して筐体が開けられたことやバッテリ放電があったことを上位に通知したり、ブザーおよびＬＥＤにて異常を表示したりする等、様々な処理方法が考えられる。
【００４０】
更に、本発明は、ＩＣカードリーダライタに限らず、その他情報処理端末等の電子機器において有効である。また、本発明は、スキミング等に関する不正改造のみならず、非接触ＩＣカードのリーダライタにおけるＲＦ出力を電波法違反となるような出力に改造するといった不正改造の場合にも有効である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態による電子機器を構成する回路群のブロック図である。
【図２】本実施の形態による制御基板を示す斜視図である。
【図３】本実施の形態による制御基板が筐体に組み込まれた状態の断面図である。
【図４】本実施の形態におけるバッテリ回路を示す図である。
【図５】筐体開状態検出回路、バッテリ放電検出回路及びリセット回路を示す図である。
【図６】筐体開状態検出回路の動作を示したタイミングチャートである。
【図７】バッテリ放電検出回路の動作を示したタイミングチャートである。
【図８】リセット回路によるリセット動作を示すタイミングチャートである。
【符号の説明】
【００４２】
１        上位インタフェース
２        ＣＰＵ
３        メモリ
４        変調回路
５        送信アンプ
６        アンテナ
７        整合回路
８        検波回路
９        受信アンプ
１０        復調回路
１１        筐体開状態検出接点
１２        筐体開状態検出回路
１３        バッテリ回路
１４        バッテリ放電検出回路
１５        リセット回路
２０        制御基板
２１，２２        端子（筐体開状態検出接点）
３０        筐体上部
３１        筐体下部
４０        充電電流制限抵抗
４１        充電電圧設定ダイオード
４２        整流ダイオード
４３        充電電流整流ダイオード
４４        バッテリ電流整流ダイオード
４５        バッテリ
５０        Ｄフリップフロップ回路（Ｄ−ＦＦ）
５１        プルアップ抵抗
５２        端子
６０        Ｄフリップフロップ回路（Ｄ−ＦＦ）
６１        コンデンサ
６２        プルアップ抵抗
６３        端子
７１        コンデンサ
７２        プルアップ抵抗
７３        抵抗
７４        リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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