(57)【特許請求の範囲】
【請求項１】
半導体基板において、第１のメモリ領域と第２のメモリ領域との間に配置されたセンスアンプ形成領域と、
前記半導体基板上に形成され、互いに平行に離間配置された複数のビット線を含む第１の配線層と、
前記複数のビット線のうち、前記第１のメモリ領域の一つの列に配置する複数のメモリセルに接続された第１のビット線と、前記第２のメモリ領域の一つの列に配置する複数のメモリセルに接続された第２のビット線とにより構成された第１のビット線対と、
前記センスアンプ形成領域に配置され、前記第１のビット線対の電位差を増幅して出力する第１のセンスアンプ回路を備えたセンスアンプ回路領域と、
前記センスアンプ形成領域において、前記センスアンプ回路領域と前記第１のメモリ領域との間に配置され、前記第１のビット線対の電位を制御する第１の制御回路を備えた第１の回路領域と、
前記センスアンプ形成領域において、前記センスアンプ回路領域と前記第２のメモリ領域との間に配置され、前記第１のビット線対とは異なるビット線対の電位を制御する第２の制御回路を備えた第２の回路領域と、を備え、
前記第１の配線層中において、前記第１のビット線は前記第１のメモリ領域上から前記第１の回路領域上を経て前記センスアンプ回路領域上まで延在され、
前記第１のビット線の延長上の前記第２の回路領域上の前記第１の配線層中には、前記第１のビット線には接続されず、前記第２の制御回路に接続された配線が配置されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の制御回路は第１のプリチャージ回路および第１の列選択回路からなり、前記第２の制御回路は第２のプリチャージ回路および第２の列選択回路からなり、
前記第２の制御回路に接続された配線は、前記第２のプリチャージ回路、前記第２の列選択回路、または、それら双方に接続される配線であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の回路領域において、前記第１のプリチャージ回路は前記第１の列選択回路と比較して前記第１のメモリ領域のより近くに配置され、
前記第２の回路領域において、前記第２のプリチャージ回路は前記第２の列選択回路と比較して前記第２のメモリ領域のより近くに配置されていることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記複数のビット線のうち、前記第１のメモリ領域の他の列に配置する複数のメモリセルに接続された第３のビット線と、前記第２のメモリ領域の他の列に配置する複数のメモリセルに接続された第４のビット線とにより構成された第２のビット線対を更に備え、
前記センスアンプ回路領域は、前記第２のビット線対の電位差を増幅して出力する第２のセンスアンプ回路を更に備え、
前記第２の制御回路は前記第２のビット線対の電位を制御し、
前記第１の配線層中において、前記第４のビット線は前記第２のメモリ領域上から前記第２の回路領域上を経て前記センスアンプ回路領域上まで延在され、
前記第４のビット線の延長上の前記第１の回路領域上の前記第１の配線層中には、前記第４のビット線には接続されず、前記第１の制御回路に接続された配線が配置されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記センスアンプ回路領域は、前記第１のセンスアンプ回路を構成するｎチャネル型ＭＩＳＦＥＴを形成するための第１領域と、前記第２のセンスアンプ回路を構成するｎチャネル型ＭＩＳＦＥＴを形成するための第２領域と、前記第１のセンスアンプ回路を構成するｐチャネル型ＭＩＳＦＥＴを形成するための第３領域と、前記第２のセンスアンプ回路を構成するｐチャネル型ＭＩＳＦＥＴを形成するための第４領域と、を含み、
前記第２および第４領域は、前記第１および第３領域に対して、平面視で前記ビット線と直交する方向にずれて配置されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記センスアンプ形成領域上の前記第１の配線層には、前記第１のビット線対と前記第２のビット線対との間に配置された配線であって、前記第１または第２の制御回路に接続された配線が形成されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項７】
前記複数のメモリセルは転送用ＭＩＳＦＥＴおよびコンデンサから成り、前記転送用ＭＩＳＦＥＴのゲート電極からなるワード線と前記複数のビット線との全ての交点にメモリセルが形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項８】
前記第１および第２のメモリ領域上には複数のビット線対が形成され、すべてのビット線対は前記第１のビット線対または前記第２のビット線対で構成されていることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプ部に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルが複数形成されたメモリセル形成領域と、これらメモリセルへの情報の書き込みや、メモリセルからの情報の読み出しに必要な回路、例えば、センスアンプ等が形成される周辺回路領域を有する。このメモリセルは、コンデンサＣとその一端がコンデンサＣに直列接続された転送用ＭＩＳＦＥＴＱｓとからなる。
【０００３】
【発明が解決しようとする課題】
前記メモリセルは、例えば、前記転送用ＭＩＳＦＥＴＱｓのゲート電極からなるワード線ＷＬと、前記転送用ＭＩＳＦＥＴＱｓの他端が接続されるビット線ＢＬの交点に、図１７に示すように、２交点に１つの割合で形成される。
【０００４】
一方、センスアンプＳＡは、ビット線間の電位差を増幅するための回路であり、センスアンプ形成領域に形成され、図１８に示すように、ビット線間（例えば、ＢＬ３ＢとＢＬ３Ｔとの間）に接続される。また、センスアンプ形成領域には、センスアンプの他、ビット線間に接続されるプリチャージ回路ＰＣおよびビット線と入出力線との間に接続されるＹスイッチ回路ＹＳ等も形成される。
【０００５】
しかしながら、メモリセルの微細化に伴い、ビット線の間隔が狭くなると、前記センスアンプ回路ＳＡ、プリチャージ回路ＰＣおよびＹスイッチ回路等も、それに伴い微細化する必要がある。
【０００６】
しかしながら、情報の書き込み、読み出しの高速化のためには、ある程度のゲート寸法や拡散層定数を確保する必要があり、センスアンプ等を構成するＭＩＳＦＥＴをメモリセルを構成する転送用ＭＩＳＦＥＴＱｓと同様に微細化することはできない。
【０００７】
従って、メモリセルの微細化を図っても、センスアンプ等の周辺回路の微細化が困難であるためＤＲＡＭのチップ占有面積を縮小化することは困難であった。
【０００８】
特に、ワード線とビット線のすべての交点にメモリセルを形成する場合（図１参照）には、図１７に示す場合（８Ｆ2）よりメモリセルの面積を半分（４Ｆ2）まで低減することができる。が、ビット線間の間隔がより狭くなり、センスアンプ等の周辺回路の占有面積が問題となる。
【０００９】
また、センスアンプ形成領域には、さらに、プリチャージ回路にプリチャージ電位を供給するための配線や、前記入出力線とのコンタクトのための配線等の領域を狭いビット線間に確保する必要がある。が、特に、ワード線とビット線のすべての交点にメモリセルを形成する場合には、図１７および図１８に示す、シュア−ドＭＩＳＦＥＴ（ＳＭ）を介さずに、センスアンプ形成領域まで、ビット線が延在するので、後述するように、配線の配置上の制限が生じる。
【００１０】
本発明の目的は、センスアンプ形成領域の占有面積の縮小化を図ることである。また、本発明の他の目的は、微細化されたメモリセルのビット線に対応することができるセンスアンプ形成領域のレイアウトを提供することである。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置は、センスアンプ形成領域の両端に、第１および第２の列選択回路領域および第１および第２のプリチャージ回路領域をそれぞれ形成したので、センスアンプ形成領域の両側に配置された第１および第２のメモリセル形成領域のうち第１のメモリセル形成領域から延在する第１のビット線（ＢＬ２Ｔ）は、前記第１のプリチャージ回路領域および第１の列選択回路領域上を経て前記センスアンプ回路領域上まで延在すればよく、前記第１のビット線の延長上に、ビット線以外の配線領域を確保することができる。
【００１４】
また、前記センスアンプ回路領域を、第１のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形成するための第１領域と、第２のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形成するための第２領域と、第２のセンスアンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するための第３領域と、第２のセンスアンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するための第４領域とで構成し、前記第２および第４の領域は、前記第１および第３の領域に対して、ビット線と直交する方向にずらして配置したので、前記センスアンプに接続されるビット線の間隔を狭くすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１は、本発明の実施の形態であるＤＲＡＭ（Dynamic Random Access Memory）の構成の概略を示す図である。図１に示すように、メモリセル形成領域１とメモリセル形成領域２との間には、センスアンプ形成領域３が配置されている。メモリセル形成領域には、ビット線ＢＬ０Ｂ〜ＢＬ３Ｂ、ＢＬ０Ｔ〜ＢＬ３Ｔとワード線ＷＬの交点にメモリセルＭＣ（図１中の○部）がマトリックス状に配置されている。
【００１７】
このメモリセルＭＣは、図２に示すように、ビット線ＢＬ（ＢＬ０Ｂ〜ＢＬ３Ｂ、ＢＬ０Ｔ〜ＢＬ３Ｔ等）と接地電位との間に直列に接続された転送用ＭＩＳＦＥＴＱｓとコンデンサＣを有している。また、この転送用ＭＩＳＦＥＴＱｓのゲート電極は、ワード線ＷＬに接続されている。
【００１８】
図３は、メモリセルＭＣ形成領域の断面図の一例である。図４は、メモリセル形成領域の平面図の一例であり、図３は、ａ−ａ断面図に対応する。
【００１９】
図３および図４に示すように、メモリセルＭＣは、半導体基板１の主表面に形成された転送用ＭＩＳＦＥＴＱｓとこれに直列に接続されたコンデンサＣとで構成される。
【００２０】
この転送用ＭＩＳＦＥＴＱｓは、素子分離２で囲まれた半導体基板１のｐ型ウエル３上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側のｐ型ウエル３中に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、その上部および側部が窒化シリコン膜８および１１で覆われている。なお、メモリセル形成領域に形成されたゲート電極７は、ワード線ＷＬとして機能する。
【００２１】
また、コンデンサＣは、多結晶シリコン膜で構成される下部電極４８、酸化タンタル膜等で構成される容量絶縁膜４９およびＴｉＮ膜で構成される上部電極５０から成り、酸化シリコン膜４６および窒化シリコン膜４５中に形成された溝４７上に形成されている。
【００２２】
また、転送用ＭＩＳＦＥＴＱｓとコンデンサＣとは、ソース、ドレイン領域９上に形成されたプラグ１８およびこのプラグ１８上に形成されたプラグ４４を介して接続される。また、ソース、ドレイン領域９上に形成されたプラグ１９上には、プラグ２３を介してビット線ＢＬが形成されている。なお、プラグ１８は、酸化シリコン膜１５および窒化シリコン膜１１中に形成されたコンタクトホール１７内に形成され、プラグ１９は、酸化シリコン膜１５および窒化シリコン膜１１中に形成されたコンタクトホール１６内に形成される。また、プラグ２２は、酸化シリコン膜２０中に形成されたコンタクトホール２１内に形成され、プラグ４４は、酸化シリコン膜４０および２０中に形成されたコンタクトホール４３内に形成されている。
【００２３】
さらに、コンデンサＣ上には、酸化シリコン膜５１が形成され、図示はしないが、酸化シリコン膜５１上には第２層配線Ｍ２が形成される。さらに、第２層配線Ｍ２上には、層間絶縁膜を介して第３層配線が形成される。
【００２４】
次に、センスアンプ形成領域３について説明する。図１のセンスアンプ形成領域３には、図５に示すように、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２、Ｙスイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４、およびセンスアンプ回路ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２２、ＳＡＰ１１、ＳＡＰ１２、ＳＡＰ２１、ＳＡＰ２２が形成されている。なお、例えば、ＳＡＮ１１とＳＡＰ１１とで一つのセンスアンプ回路ＳＡ１１が構成される。
【００２５】
プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２は、メモリセルの動作前にビット線をあらかじめ定められた電位に設定する回路であり、ビット線間に直列に接続された２つのＭＩＳＦＥＴＰＴ１、ＰＴ３と、同じビット線間に接続されたＭＩＳＦＥＴＰＴ２とから成る。これらのＭＩＳＦＥＴＰＴ１、ＰＴ２、ＰＴ３のゲート電極は共通接続され、また、２つのＭＩＳＦＥＴＰＴ１およびＰＴ３の接続ノードは、ＶＢＬＲ線に接続されている。
【００２６】
プリチャージ回路ＰＣ１１の場合を例に説明すると、プリチャージ回路ＰＣ１１を構成する２つのＭＩＳＦＥＴＰＴ１、ＰＴ３は、ビット線ＢＬ２ＴおよびＢＬ２Ｂ間（ノードＰｎ２ＴおよびＰｎ２Ｂ間）に直列に接続されている。また、プリチャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ２は、ビット線ＢＬ２ＴおよびＢＬ２Ｂ間（ノードＰｎ２ＴおよびＰｎ２Ｂ間）に直列に接続されている。これらのＭＩＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３のゲート電極は共通接続されている。また、また、２つのＭＩＳＦＥＴＰＴ１、ＰＴ３の接続ノードＰｎＭ１ｂは、ＶＢＬＲ線に接続されている。
【００２７】
プリチャージ回路ＰＣ１２を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３は、同様に、ビット線ＢＬ０ＴおよびＢＬ０Ｂ間に接続される。プリチャージ回路ＰＣ２１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３は、同様に、ビット線ＢＬ３ＴおよびＢＬ３Ｂ間に接続される。プリチャージ回路ＰＣ２２を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３は、同様に、ビット線ＢＬ１ＴおよびＢＬ１Ｂ間に接続される。
【００２８】
Ｙスイッチ回路（列選択回路）ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４は、ビット線と入出力線ＬＩＯとの間に接続されたＭＩＳＦＥＴＹＴから成り、ビット線を介してメモリセルへの情報の書き込みもしくはメモリセルからの情報の読み出しを制御する。このＭＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳに接続されている。
【００２９】
Ｙスイッチ回路ＹＳ１１の場合を例に説明すると、Ｙスイッチ回路ＹＳ１１を構成するＭＩＳＦＥＴＹＴは、ビット線ＢＬ２Ｔ（ノードＹｎ２Ｔ）とＬＩＯ線（ノードＹｎＭ１ｂ）との間に接続されている。このＭＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳ（ノードＹｎＭ１ｄ３）に接続されている。
【００３０】
また、同様に、他のＹスイッチ回路ＹＳ１２〜ＹＳ１４を構成するＭＩＳＦＥＴＹＴは、それぞれ、ビット線ＢＬ２Ｂ、ＢＬ０Ｔ、ＢＬ０ＢとＬＩＯ線とＬＩＯ線との間に接続されている。また、同様に、他のＹスイッチ回路ＹＳ２１〜ＹＳ２４を構成するＭＩＳＦＥＴＹＴは、それぞれ、ビット線ＢＬ３Ｔ、ＢＬ３Ｂ、ＢＬ１Ｔ、ＢＬ１ＢとＬＩＯ線との間に接続されている。
【００３１】
センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２１、ＳＡ２２は、ビット線間の電位差を増幅するための回路であり、センスアンプ回路ＳＡ１１は、２つのｎチャネル型ＭＩＳＦＥＴからなるＳＡＮ１１と２つのｐチャネル型ＭＩＳＦＥＴからなるＳＡＰ１１とで構成される。センスアンプ回路ＳＡ１２は、同様に、ＳＡＮ１２とＳＡＰ１２とで構成される。また、センスアンプ回路ＳＡ２１は、同様に、ＳＡＮ２１とＳＡＰ２１とで構成される。また、センスアンプ回路ＳＡ２２は、同様に、ＳＡＮ２２とＳＡＰ２２とで構成される。
【００３２】
センスアンプ回路を構成する２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線間に直列に接続され、センスアンプ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４も、同一ビット線間に直列に接続される。また、ｎチャネル型ＭＩＳＦＥＴＳＴ１の一端とｐチャネル型ＭＩＳＦＥＴＳＴ３の一端は、一のビット線に接続され、これらゲート電極は、他のビット線を介して接続されている。また、ｎチャネル型ＭＩＳＦＥＴＳＴ２の一端とｐチャネル型ＭＩＳＦＥＴＳＴ４の一端は、他のビット線に接続され、これらゲート電極は、一のビット線を介して接続されている。即ち、ｎチャネル型ＭＩＳＦＥＴＳＴ１およびｐチャネル型ＳＴ３のゲート電極と、ｎチャネル型ＭＩＳＦＥＴＳＴ２およびｐチャネル型ＳＴ４のゲート電極とは、交差接続されている。
【００３３】
センスアンプ回路ＳＡ１１の場合を例に説明すると、センスアンプ回路ＳＡ１１を構成する２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線ＢＬ２ＴおよびＢＬ２Ｂ間（ノードＳＮｎ２Ｔ１およびＳＮｎ２Ｂ２間）に直列に接続されている。また、センスアンプ回路ＳＡ１１を構成する２つのｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ２ＴおよびＢＬ２Ｂ間（ノードＳＰｎ２Ｔ１およびＳＰｎ２Ｂ２間）に直列に接続されている。
【００３４】
また、ｎチャネル型ＭＩＳＦＥＴＳＴ１の一端（ノードＳＮｎ２Ｔ１）とｐチャネル型ＭＩＳＦＥＴＳＴ３の一端（ＳＰｎ２Ｔ１）は、ビット線ＢＬ２Ｔに接続され、これらのゲート電極（ノードＳＮｎ２Ｂ１およびＳＰｎ２Ｂ１）は、ビット線ＢＬ２Ｂを介して接続されている。
【００３５】
また、ｎチャネル型ＭＩＳＦＥＴＳＴ２の一端（ノードＳＮｎ２Ｂ２）とｐチャネル型ＭＩＳＦＥＴＳＴ４の一端（ＳＰｎ２Ｂ２）は、ビット線ＢＬ２Ｂに接続され、これらのゲート電極（ノードＳＮｎ２Ｔ２およびＳＰｎ２Ｔ２）は、ビット線ＢＬ２Ｔを介して接続されている。
【００３６】
また、ｎチャネル型ＭＩＳＦＥＴＳＴ１とＳＴ２の接続ノード（ＳＮｎＭ１ｄ１）は、ＣＳＮ線に接続されている。このＣＳＮ線は、センスアンプＳＡをロウレベルに駆動するための共通配線（コモンソース線）である。
【００３７】
また、ｐチャネル型ＭＩＳＦＥＴＳＴ３とＳＴ４の接続ノード（ＳＰｎＭ１ｄ１）は、ＣＳＰ線に接続されている。このＣＳＰ線とは、センスアンプＳＡをハイレベルに駆動するための共通配線（コモンソース線）である。
【００３８】
センスアンプ回路ＳＡ１２を構成する２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線ＢＬ０ＴおよびＢＬ０Ｂ間（ノードＳＮｎ０Ｔ２およびＳＮｎ０Ｂ２間）に、同様に接続されている。また、センスアンプ回路ＳＡ１２を構成する２つのｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ０ＴおよびＢＬ０Ｂ間（ノードＳＰｎ０Ｔ２およびＳＰｎ０Ｂ２間）に直列に接続されている。
【００３９】
また、センスアンプ回路ＳＡ２１を構成する２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線ＢＬ３ＴおよびＢＬ３Ｂ間（ノードＳＮｎ３Ｔ２およびＳＮｎ３Ｂ１間）に、同様に接続されている。また、センスアンプ回路ＳＡ２１を構成する２つのｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ３ＴおよびＢＬ３Ｂ間（ノードＳＰｎ３Ｔ２およびＳＰｎ３Ｂ１間）に、同様に接続されている。
【００４０】
また、センスアンプ回路ＳＡ２２を構成する２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線ＢＬ１ＴおよびＢＬ１Ｂ間（ノードＳＮｎ１Ｔ１およびＳＮｎ１Ｂ１間）に、同様に接続されている。また、センスアンプ回路ＳＡ２２を構成する２つのｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ１ＴおよびＢＬ１Ｂ間（ノードＳＰｎ１Ｔ２およびＳＰｎ１Ｂ１間）に直列に接続されている。
【００４１】
また、ＣＳＮ線とＶＳＳＡ供給線との間（ノードＤｎ２およびＤｎ１間）には、ＭＩＳＦＥＴＤＴ１が接続され、また、ＣＳＰ線とＶＤＤＡ供給線との間には、ＭＩＳＦＥＴＤＴ２が接続されている。このＶＳＳＡ供給線は、ビット線をロウレベルにするための電位を供給するための電源配線である。ＶＤＤＡ供給線は、ビット線をハイレベルにするための電位を供給するための電源配線である。
【００４２】
図６〜図８は、センスアンプ形成領域の回路配置を示す図である。図９、図１０および図１１は、それぞれ図８のＡ−Ａ、Ｂ―ＢおよびＣ−Ｃに対応する半導体基板の要部断面図である。図６に示すように、センスアンプ形成領域には、ｐ型ウエル領域Ａｐ１〜Ａｐ６、ｎ型ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル領域Ａｐ７〜Ａｐ９が、ビット線延在方向（紙面横方向）に順次配置されている。また、これらｐ型ウエル領域Ａｐ１〜Ａｐ６、ｎ型ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル領域Ａｐ７〜Ａｐ９は、素子分離２で囲まれている（図７、図８および図９参照）。
【００４３】
図７に示すように、素子分離２で囲まれたｐ型ウエル領域Ａｐ１の主表面には、プリチャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＴＰ３およびプリチャージ回路ＰＣ１２を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＴＰ３が形成されている。なお、図７中、網掛け部は、ゲート電極７を示し、この網掛け部上の黒四角部は、ゲート電極７とビット線ＢＬとの接続部を示す。また、図７中、他の黒四角部は、ｐ型ウエル領域Ａｐ５等（半導体基板１）とビット線ＢＬもしくは第1層配線Ｍ１との接続部を示す。図８は、図７の黒四角部に符号を付した図である。
【００４４】
図９に示すように、例えば、プリチャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＴＰ３は、ｐ型ウエル領域Ａｐ１（半導体基板１）上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、ゲート電極７の上部および側部が窒化シリコン膜８、１１で覆われている。
【００４５】
また、図９および図８に示すように、プリチャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１のソース、ドレイン領域９上には、プラグＰｎＭ１ｂが形成されている。このプラグＰｎＭ１ｂ上には、第1層配線Ｍ１ｂが形成される（図８、図１２）。また、ＭＩＳＦＥＴＰＴ１とＰＴ２の共通のソース、ドレイン領域９上には、プラグＰｎ２Ｔが形成されている。このプラグＰｎ２Ｔ上には、ビット線ＢＬ２Ｔが形成される（図８、図１２）。また、ＭＩＳＦＥＴＰＴ２とＰＴ３の共通のソース、ドレイン領域９上には、プラグＰｎ２Ｂが形成されているる。このプラグＰｎ２Ｂ上には、ビット線ＢＬ２Ｂが形成される（図８、図１２）。なお、前述した通り５１および４６は、酸化シリコン膜、４５は、窒化シリコン膜、４０、２０および１５は、酸化シリコン膜である。また、後述するように、酸化シリコン膜５１上に第２層配線が形成され、第２層配線上には、層間絶縁膜を介して第３層配線が形成される。
【００４６】
プリチャージ回路ＰＣ１２、ＰＣ２１、ＰＣ２２も同様の構造である。プリチャージ回路ＰＣ２１およびＰＣ２２を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＴＰ３は、ｐ型ウエル領域Ａｐ９の主表面に形成される。
【００４７】
また、図７に示すように、素子分離２で囲まれたｐ型ウエル領域Ａｐ２およびＡｐ３の主表面には、Ｙスイッチ回路ＹＳ１１〜ＹＳ１４を構成するＭＩＳＦＥＴＹＴが形成されている。図１０に示すように、例えば、Ｙスイッチ回路ＹＳ１１を構成するＭＩＳＦＥＴＹＴは、ｐ型ウエル領域Ａｐ３（半導体基板１）上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、その上部および側部が窒化シリコン膜８、１１で覆われている。
【００４８】
また、Ｙスイッチ回路ＹＳ１１を構成するＭＩＳＦＥＴＹＴのソース、ドレイン領域９上には、プラグＹｎ２Ｔが形成されている（図８、図１０）。このプラグＹｎ２Ｔ上には、ビット線ＢＬ２Ｔが形成されている（図１０、図１２）。Ｙスイッチ回路ＹＳ１２〜ＹＳ１４も同様の構造である。Ｙスイッチ回路ＹＳ１２、１４は、ｐ型ウエル領域Ａｐ２の主表面に形成される。
【００４９】
また、Ｙスイッチ回路ＹＳ２１〜ＹＳ２４も同様の構造である。Ｙスイッチ回路ＹＳ２２、２４は、ｐ型ウエル領域Ａｐ７の主表面に形成され、Ｙスイッチ回路ＹＳ２１、２３は、ｐ型ウエル領域Ａｐ８の主表面に形成される。
【００５０】
また、図７に示すように、素子分離２で囲まれたｐ型ウエル領域Ａｐ４およびＡｐ５の主表面には、センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２１、ＳＡ２２を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２２）が形成されている。また、図７に示すように、素子分離２で囲まれたｎ型ウエル領域Ａｎ１およびＡｎ２には、センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２１、ＳＡ２２を構成するｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４（ＳＡＰ１１、ＳＡＰ１２、ＳＡＰ２１、ＳＡＰ２２）が形成されている。
【００５１】
図１１に示すように、例えば、センスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＮ２１）は、ｐ型ウエル領域Ａｐ５（半導体基板１）上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、その上部および側部が窒化シリコン膜８、１１で覆われている。また、センスアンプ回路ＳＡ２１を構成するｐチャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４（ＳＡＰ２１）は、ｐ型ウエル領域Ａｎ２（半導体基板１）上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７も、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、その上部および側部が窒化シリコン膜８、１１で覆われている。
【００５２】
また、センスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩＳＦＥＴＳＴ２のソース、ドレイン領域９上には、プラグＳＮｎ３Ｂ１が形成されている（図８、図１１）このプラグＳＮｎ３Ｂ１上には、ビット線ＢＬ３Ｂが形成される（図１１、図１２）。また、センスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１およびＳＴ２の共通のソース、ドレイン領域９上には、プラグＳＮｎＭ１ｄ２が形成されている（図８、図１１）。このＳＮｎＭ１ｄ２上には、第1層配線Ｍ１ｂが形成される（図１１、図１２）。また、センスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１のソース、ドレイン領域９上には、プラグＳＮｎ３Ｔ２が形成されている（図８、図１１）。このプラグＳＮｎ３Ｔ２上には、ビット線ＢＬ３Ｔが形成される（図１１、図１２）。
【００５３】
また、センスアンプ回路ＳＡ２１を構成するｐチャネル型ＭＩＳＦＥＴＳＴ３のソース、ドレイン領域９上には、プラグＳＰｎ３Ｂ１が形成されている（図８、図１１）。このプラグＳＰｎ３Ｂ１上には、ビット線ＢＬ３Ｂが形成される（図１１、図１２）。また、センスアンプ回路ＳＡ２１を構成するｐチャネル型ＭＩＳＦＥＴＳＴ３およびＳＴ４の共通のソース、ドレイン領域９上には、プラグＳＰｎＭ１ｄ２が形成され、ＳＰｎＭ１ｄ２上には、第1層配線Ｍ１ｄが形成されている。また、センスアンプ回路ＳＡ２１を構成するｐチャネル型ＭＩＳＦＥＴＳＴ４のソース、ドレイン領域９上には、プラグＳＰｎ３Ｔ２が形成されている（図８、図１１）。このプラグＳＰｎ３Ｔ２上には、ビット線ＢＬ３Ｔが形成される（図１１、図１２）。
【００５４】
センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２２も同様の構造である。センスアンプ回路ＳＡ１１、１２を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＮ１１、ＳＡＮ１２）は、ｐ型ウエル領域Ａｐ４（半導体基板１）上に形成され、センスアンプ回路ＳＡ１１、１２を構成するｐチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＰ１１、ＳＡＰ１２）は、ｎ型ウエル領域Ａｎ１（半導体基板１）上に形成される。
【００５５】
また、ｐ型ウエル領域Ａｐ５とｎ型ウエル領域Ａｎ１との間に位置するｐ型ウエル領域Ａｐ６には、ＭＩＳＦＥＴＤＴ１が形成されている。このＭＩＳＦＥＴＤＴ１も、ｐ型ウエル領域Ａｐ６（半導体基板１）上にゲート酸化膜６を介して形成されたゲート電極７と、このゲート電極７の両側に形成されたＬＤＤ構造のソース、ドレイン領域９を有する。このゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層膜から成り、その上部および側部が窒化シリコン膜８、１１で覆われている。
【００５６】
図８に示す黒四角部上に、ビット線ＢＬもしくは第1層配線Ｍ１が配置される(図１２)。
【００５７】
図８に黒四角部で示したノードＳＮｎ３Ｔ１、ＳＮｎ３Ｔ２、ＳＰｎ３Ｔ１、ＳＰｎ３Ｔ２、Ｙｎ３ＴおよびＰｎ３Ｔ上には、ビット線ＢＬ３Ｔが形成され、ノードＳＮｎ３Ｂ１、ＳＮｎ３Ｂ２、ＳＰｎ３Ｂ１、ＳＰｎ３Ｂ２、Ｙｎ３ＢおよびＰｎ３Ｂ上には、ビット線ＢＬ３Ｂが形成される(図１０)。また、ノードＰｎ２Ｔ、Ｙｎ２Ｔ、ＳＮｎ２Ｔ１、ＳＮｎ２Ｔ２、ＳＰｎ２Ｔ１およびＳＰｎ２Ｔ２上には、ビット線ＢＬ２Ｔが形成され、ノードＰｎ２Ｂ、Ｙｎ２Ｂ、ＳＮｎ２Ｂ１、ＳＮｎ２Ｂ２、ＳＰｎ２Ｂ１およびＳＰｎ２Ｂ２上には、ビット線ＢＬ２Ｂが形成される(図１０)。また、ノードＳＮｎ１Ｔ２、ＳＮｎ１Ｔ１、ＳＰｎ１Ｔ１、ＳＰｎ１Ｔ２、Ｙｎ１ＴおよびＰｎ１Ｔ上には、ビット線ＢＬ１Ｔが形成され、ノードＳＮｎ１Ｂ１、ＳＮｎ１Ｂ２、ＳＰｎ１Ｂ１、ＳＰｎ１Ｂ２、Ｙｎ１ＢおよびＰｎ１Ｂ上には、ビット線ＢＬ１Ｂが形成される(図１０)。また、ノードＰｎ０Ｔ、Ｙｎ０Ｔ、ＳＮｎ０Ｔ２、ＳＮｎ０Ｔ１、ＳＰｎ０Ｔ２およびＳＰｎ０Ｔ１上には、ビット線ＢＬ０Ｔが形成され、ノードＰｎ０Ｂ、Ｙｎ０Ｂ、ＳＮｎ０Ｂ１、ＳＮｎ０Ｂ２、ＳＰｎ０Ｂ１およびＳＰｎ０Ｂ２上には、ビット線ＢＬ０Ｂが形成される(図１０)。
【００５８】
また、ＹｎＭ１ｄ３、ＳＮｎＭ１ｄ１、ＳＮｎＭ１ｄ２、Ｄｎ１、Ｄｎ２、ＳＰｎＭ１ｄ１、ＳＰｎＭ１ｄ２、ＹｎＭ１ｄ２、ＹｎＭ１ｄ１上には、第１層配線Ｍ１ｄが形成される(図１０)。また、ＰｎＭ１ａ、ＹｎＭ１ａ３、ＹｎＭ１ａ２、ＳＮｎＭ１ａ１、ＳＮｎＭ１ａ２、Ｄｎ３、ＳＰｎＭ１ａ１、ＳＰｎＭ１ａ２、ＹｎＭ１ａ１上には、第１層配線Ｍ１ａが形成される(図１０)。
【００５９】
ここで、本実施の形態においては、プリチャージ回路ＰＣ１、ＰＣ２およびＹスイッチ回路ＹＳ１、ＹＳ２をセンスアンプ形成領域の両端（Ａｐ１〜Ａｐ３、Ａｐ７〜Ａｐ８）に分割して配置した。従って、例えば、ビット線ＢＬ１Ｔは、紙面右側に配置されるメモリセル（請求項記載の第２のメモリセル形成領域）と接続されているため、ビット線ＢＬ１Ｔをセンスアンプ形成領域の一端（Ａｐ１〜Ａｐ３）まで延在させる必要がない。その結果、図１２に示す領域ｂをビット線以外の配線領域とすることができる。領域ｂ内には、ノードＰｎＭ１ｂ、ＹｎＭ１ｂが存在する。このノードＰｎＭ１ｂ、ＹｎＭ１ｂ上には、第１層配線Ｍ１ｂが形成される(図１２)。
【００６０】
一方、ビット線ＢＬ２Ｔは、紙面左側に配置されるメモリセル（請求項記載の第１のメモリセル形成領域）と接続されているため、ビット線ＢＬ２Ｔをセンスアンプ形成領域の他端（Ａｐ７〜Ａｐ９）まで延在させる必要がない。その結果、図１０に示す領域ｃをビット線以外の配線領域とすることができる。領域ｃ内には、ノードＹｎＭ１ｃ、ＰｎＭ１ｃ１、ＰｎＭ１ｃ２が存在する。このノードＹｎＭ１ｃ、ＰｎＭ１ｃ１、ＰｎＭ１ｃ２上には、第１層配線Ｍ１ｃが形成される(図１２)。尚、図１２中のビット線ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂおよび第１層配線Ｍ１ａ〜Ｍ１ｄ上のハッチングは、これらの線が交互に異なるシフタで覆われたレベルソン型マスクで形成されていることを示す。
【００６１】
このように、本実施の形態によれば、オープンビットライン方式のセンスアンプを採用し、センスアンプを構成するｎチャネル型ＭＩＳＦＥＴ（ＳＴ１、ＳＴ２）の形成領域を複数設け（Ａｐ４、Ａｐ５）、これらをずらして配置したので、ビット線間を狭くすることができる。また、センスアンプを構成するｐチャネル型ＭＩＳＦＥＴ（ＳＴ３、ＳＴ４）の形成領域を複数設け（Ａｎ１、Ａｎ２）、これらをずらして配置したので、ビット線間を狭くすることができる。
【００６２】
また、本実施の形態においては、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２をセンスアンプ形成領域の両端に分割して配置し、また、Ｙスイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４もセンスアンプ形成領域の両端に分割して配置したので、ビット線対は、センスアンプ両端に存在するプリチャージ回路ＰＣ１およびＹスイッチ回路ＹＳ１もしくはプリチャージ回路ＰＣ２およびＹスイッチ回路ＹＳ２のいずれか一方に接続されるため、ビット線対のうちいずれか一方は、センスアンプ形成領域の途中まで延在すればよい。その結果、ビット線が接続しないプリチャージ回路およびＹスイッチ回路形成領域上（例えば図１０に示す、領域ｂ、ｃ）をビット線以外の配線領域とすることができる。
【００６３】
これに対し、図１８に示すように、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２およびＹスイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４をセンスアンプ形成領域一端に配置した場合は、ビット線対は、センスアンプ形成領域のほぼ全域に渡って延在することとなり、図１８に示す領域ｂ、ｃのようなビット線以外の配線領域を確保することができない。なお、図１８は、本発明者が検討したプリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２およびＹスイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４をセンスアンプ形成領域一端に配置した場合の回路配置図である。
【００６４】
また、図１８に示すレイアウトでは、図１２に示す領域ｂ、ｃのようなビット線以外の配線領域を確保することができないため、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成するＭＩＦＥＴＴＰ１、ＴＰ２およびＴＰ３のうち、ＭＩＦＥＴＴＰ１、ＴＰ３のゲート電極を、ＭＩＦＥＴＴＰ２のゲート電極に対して垂直に配置する（櫛型に配置）することができない。よって、図１８に示すように、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成するＭＩＦＥＴＴＰ１、ＴＰ２、ＴＰ３のゲート電極を、平行に形成しており、プリチャージ回路の占有面積が大きくなっている。
【００６５】
さらに、図１８に示すレイアウトでは、図１２に示す領域ｂ、ｃのようなビット線以外の配線領域を確保することができないため、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成するＭＩＦＥＴＴＰ１、ＴＰ３のソース、ドレイン領域と第1層配線Ｍ１とを接続するためのプラグを形成するｐ型ウエル領域（Ａｐａ〜Ａｐｃ）が設けられており、プリチャージ回路の占有面積が大きくなっている。
【００６６】
しかしながら、本実施の形態においては、前述した通り、ビット線が接続しないプリチャージ回路およびＹスイッチ回路形成領域上（例えば図１２に示す、領域ｂ、ｃ）をビット線以外の配線領域とすることができ、プリチャージ回路を構成するＭＩＳＦＥＴのレイアウトの最適化を図ることができる。従って、センスアンプ形成領域の占有面積の縮小化を図ることができる。
【００６７】
また、図４に示したメモリセル形成領域のビット線ＢＬを、ラインアンドスペースのレベルソンマスクを用いて形成する場合には、ビット線は、交互に異なる位相で形成される。このメモリセル形成領域のビット線ＢＬに接続されるセンスアンプ形成領域のビット線（ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ）は、同じ位相でなければならない。従って、図１２に示すビット線を平行に形成される第１層配線Ｍ１ａ、Ｍ１ｄの形成に際しては、隣り合うビット線と異なる位相となるよう、また、配線間のピッチを考慮しながら形成しなければならないた。従って、かかる配線Ｍ１ａ、Ｍ１ｄをセンスアンプ形成領域内に多数形成することは困難である。
【００６８】
そこで、本実施の形態においては、図１０に示す領域ｂ、ｃのようなビット線の延長上に、ビット線以外の配線領域を確保することができるため、配線の位相や配線間のピッチを考慮することなく、容易に配線を形成することができる。
【００６９】
図１３は、図１２に示すビット線（ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ）および第１層配線Ｍ１ａ〜Ｍ１ｄ上に第２層配線Ｍ２ａ〜Ｍ２ｒを形成した場合の回路配置図である。図１１に示すように、第１層配線（Ｍ１ａ等）と直行する方向に第２層配線Ｍ２ａ〜Ｍ２ｒが延在している。図中の四角部は、第１層配線（Ｍ１ａ〜Ｍ１ｄ）と第２層配線Ｍ２ａ〜Ｍ２ｒとの接続部を示す。
【００７０】
第２層配線Ｍ２ａ（ＶＢＬＲ線）は、ｐ型ウエル領域Ａｐ１上の第１層配線Ｍ１ｂおよびＭ１ａと接続される。また、第２層配線Ｍ２ｂ（ＬＩＯ線）は、ｐ型ウエル領域Ａｐ２上の第１層配線Ｍ１ａと接続される。第２層配線Ｍ２ｃ１（ＹＳ線）は、ｐ型ウエル領域Ａｐ２とＡｐ３との間上の第１層配線Ｍ１ｄと接続される。第２層配線Ｍ２ｃ２（ＹＳ線）は、ｐ型ウエル領域Ａｐ２とＡｐ３との間上の第１層配線Ｍ１ａと接続される。第２層配線Ｍ２ｄ（ＬＩＯ線）は、ｐ型ウエル領域Ａｐ３上の第１層配線Ｍ１ｂと接続される。第２層配線Ｍ２ｅ（ＣＳＮ線）は、ｐ型ウエル領域Ａｐ４上の第１層配線Ｍ１ａおよびＭ１ｄと接続される。第２層配線Ｍ２ｆ（ＣＳＮ線）は、ｐ型ウエル領域Ａｐ５上の第１層配線Ｍ１ａおよびＭ１ｄと接続される。
【００７１】
第２層配線Ｍ２ｌ（ＣＳＰ線）は、ｎ型ウエル領域Ａｎ２上の第１層配線Ｍ１ａおよびＭ１ｄと接続される。第２層配線Ｍ２ｏ（ＬＩＯ線）は、ｎ型ウエル領域Ａｎ７上の第１層配線Ｍ１ｄと接続される。第２層配線Ｍ２ｐ１（ＹＳ線）は、ｎ型ウエル領域Ａｎ７とＡｐ８との間上の第１層配線Ｍ１ｄと接続される。第２層配線Ｍ２ｐ２（ＹＳ線）は、ｎ型ウエル領域Ａｎ７とＡｐ８との間上の第１層配線Ｍ１ａと接続される。第２層配線Ｍ２ｑ（ＬＩＯ線）は、ｎ型ウエル領域Ａｎ８上の第１層配線Ｍ１ｃと接続される。第２層配線Ｍ２ｒ（ＶＢＬＲ線）は、ｎ型ウエル領域Ａｎ９上の第１層配線Ｍ１ｃと接続される。
【００７２】
他の第２層配線（Ｍ２ｇ〜Ｍ２ｋ、Ｍ２ｍ、Ｍ２ｎ）は、例えばＭＩＳＦＥＴＤＴ１、ＤＴ２のゲート電極に接続される配線や、ｎ型ウエル領域Ａｎ１、Ａｎ２の給電用の配線もしくはｐ型ウエルＡｐ１〜Ａｐ９の給電用の配線等である。
【００７３】
図１４は、図１３に示す第２層配線Ｍ２ａ〜Ｍ２ｒ上に第３層配線Ｍ３ａ〜Ｍ３ｃを形成した場合の回路配置図である。図１４に示すように、第２層配線（Ｍ２ａ等）と直行する方向に第３層配線Ｍ３ａ〜Ｍ３ｃが延在している。図中の四角部は、第２層配線（Ｍ２ｃ１、Ｍ２ｃ２）と第３層配線Ｍ３ａ〜Ｍ３ｃとの接続部を示す。第３層配線Ｍ３ａは、第２層配線Ｍ２ｃ１と接続される。第３層配線Ｍ３ｃは、第２層配線Ｍ２ｃ２と接続される。第３層配線Ｍ３ｂは、電源配線である。
【００７４】
なお、図１５は、図１２に示す回路配置図上に第２層配線Ｍ２ａ〜Ｍ２ｒおよび第３層配線Ｍ３ａ〜Ｍ３ｃを形成した場合の回路配置図である。
【００７５】
図１６は、図１５のＸ−Ｘ断面を模式的に示した図である。図１６に示すように、ｐ型ウエル領域Ａｐ１上には、プリチャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ３のゲート電極が形成され、また、ＭＩＳＦＥＴＰＴ３のソース、ドレイン領域(図示せず)９と第１層配線Ｍ１ｂとを接続するためのプラグＰｎＭ１ｂが形成されている。また、第１層配線Ｍ１ｂは、プラグＰ１を介して第２層配線Ｍ２ａと接続されている。
【００７６】
また、ｐ型ウエル領域Ａｐ２上には、Ｙスイッチ回路ＹＳ１２を構成するＭＩＳＦＥＴＹＴのゲート電極が形成されている。
【００７７】
また、ｐ型ウエル領域Ａｐ３上には、Ｙスイッチ回路ＹＳ１１およびＹＳ１３を構成するＭＩＳＦＥＴＹＴのソース、ドレイン領域(図示せず)９と第１層配線Ｍ１ｂとを接続するためのプラグＹｎＭ１ｂが形成されている。また、第１層配線Ｍ１ｂは、プラグＰ２を介して第２層配線Ｍ２ｄと接続されている。
【００７８】
また、第２層配線Ｍ２ａ、Ｍ２ｂおよびＭ２ｄ上には、第３層配線Ｍ３ｂが形成されている。
【００７９】
このように、本実施の形態によれば、ビット線以外の配線領域（図１３の場合Ｍ１ｂ）を確保することができる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８２】
本発明によれば、センスアンプ形成領域の両端に、第１および第２の列選択回路領域および第１および第２のプリチャージ回路領域をそれぞれ形成したので、センスアンプ形成領域の両側に配置された第１および第２のメモリセル形成領域のうち第１のメモリセル形成領域から延在する第１のビット線は、前記第１のプリチャージ回路領域および第１の列選択回路領域上を経て前記センスアンプ回路領域上まで延在すればよく、前記第１のビット線の延長上に、ビット線以外の配線領域を確保することができる。その結果、センスアンプ形成領域の占有面積を減少させることができる。
【００８３】
また、前記センスアンプ回路領域を、第１のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形成するための第１領域と、第２のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形成するための第２領域と、第２のセンスアンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するための第３領域と、第２のセンスアンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するための第４領域とで構成し、前記第２および第４の領域を前記第１および第３の領域に対して、ビット線と直交する方向にずらして配置したので、前記センスアンプに接続されるビット線の間隔を狭くすることができる。
【００８４】
その結果、センスアンプ形成領域の占有面積を減少させることができ、また、微細化されたメモリセルのビット線に対応することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置の回路配置を示す図である。
【図２】本発明の実施の形態である半導体集積回路装置のメモリセル形成領域の回路構成を示す図である。
【図３】本発明の実施の形態である半導体集積回路装置のメモリセル形成領域を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置のメモリセル形成領域を示す基板の要部平面図である。
【図５】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路構成を示す図である。
【図６】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図７】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図８】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図９】図８のＡ−Ａ断面図である。
【図１０】図８のＢ−Ｂ断面図である。
【図１１】図８のＣ−Ｃ断面図である。
【図１２】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図１３】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図１４】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図１５】本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
【図１６】図１５のＸ−Ｘ断面図である。
【図１７】本発明の課題を説明するための図である。
【図１８】本発明の課題を説明するための図である。
【図１９】本発明の他のセンスアンプ形成領域の回路配置を示す図である。
【符号の説明】
１  半導体基板
２  素子分離
３  ｐ型ウエル
５  酸化シリコン膜
６  ゲート酸化膜
７ａ  多結晶シリコン膜
７ｂ  Ｗ膜
７  ゲート電極
８  窒化シリコン膜
９  ＬＤＤ型ソース・ドレイン領域
１１  窒化シリコン膜
１５  酸化シリコン膜
１６、１７  コンタクトホール
１８、１９  プラグ
２０  酸化シリコン膜
２１  コンタクトホール
２２  プラグ
４０  酸化シリコン膜
４３  コンタクトホール
４４  プラグ
４５  窒化シリコン膜
４６  酸化シリコン膜
４７  溝
４８  下部電極
４９  容量絶縁膜
５０  上部電極
５１  酸化シリコン膜
Ａ、Ａｐ１〜Ａｐ９  ｐ型ウエル領域
Ａｎ１、Ａｎ２  ｎ型ウエル領域
ＢＬ、ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ  ビット線
Ｍ１ａ〜Ｍ１ｄ  第１層配線
Ｍ２ａ〜Ｍ２ｒ  第２層配線
Ｍ３ａ〜Ｍ３ｃ  第３層配線
Ｐ１、Ｐ２  プラグ
ｂ、ｃ  領域
ＭＣ  メモリセル
Ｃ  コンデンサ
Ｑｓ  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
ＢＬ  ビット線
ＰＣ、ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２  プリチャージ回路
ＹＳ、ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４  Ｙスイッチ回路
ＳＡ、ＳＡ１１、ＳＡ１２、ＳＡ２１、ＳＡ２２  センスアンプ回路
ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２２  センスアンプ回路を構成するｎチャネル型ＭＩＳＦＥＴ
ＳＡＰ１１、ＳＡＰ１２、ＳＡＰ２１、ＳＡＰ２２  センスアンプ回路を構成するｐチャネル型ＭＩＳＦＥＴ
ＰＴ１〜ＰＴ３  プリチャージ回路を構成するＭＩＳＦＥＴ
ＹＴ  Ｙスイッチ回路を構成するＭＩＳＦＥＴ
ＳＴ１、ＳＴ２  センスアンプ回路を構成するｎチャネル型ＭＩＳＦＥＴ
ＳＴ３、ＳＴ４  センスアンプ回路を構成するｐチャネル型ＭＩＳＦＥＴ
ＤＴ１  ＭＩＳＦＥＴ
ＳＮｎ３Ｔ１、ＳＮｎ３Ｔ２、ＳＰｎ３Ｔ１、ＳＰｎ３Ｔ２  ノード（プラグ）
ＳＮｎ２Ｔ１、ＳＮｎ２Ｔ２、ＳＰｎ２Ｔ１、ＳＰｎ２Ｔ２  ノード（プラグ）
ＳＮｎ１Ｔ１、ＳＮｎ１Ｔ２、ＳＰｎ１Ｔ１、ＳＰｎ１Ｔ２  ノード（プラグ）
ＳＮｎ０Ｔ１、ＳＮｎ０Ｔ２、ＳＰｎ０Ｔ１、ＳＰｎ０Ｔ２  ノード（プラグ）
Ｙｎ０Ｔ〜Ｙｎ３Ｔ、Ｙｎ０Ｂ〜Ｙｎ３Ｂ  ノード（プラグ）
Ｐｎ０Ｔ〜Ｐｎ３Ｔ、Ｐｎ０Ｂ〜Ｐｎ３Ｂ  ノード（プラグ）
ＹｎＭ１ａ１〜３、ＹｎＭ１ｂ、ＹｎＭ１ｃ、ＹｎＭ１ｄ１〜３  ノード（プラグ）
ＰｎＭ１ａ、ＰｎＭ１ｂ、ＰｎＭ１ｃ１〜２  ノード（プラグ）
ＳＮｎＭ１ａ１〜２、ＳＮｎＭ１ｄ１〜２  ノード（プラグ）
ＳＰｎＭ１ａ１〜２、ＳＰｎＭ１ｄ１〜２  ノード（プラグ）
Ｄｎ１〜Ｄｎ３  ノード（プラグ）
ＭＳ  シェアードＭＩＳＦＥＴ
Ａｐａ〜Ａｐｃ  ｐ型ウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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