(57)【特許請求の範囲】
【請求項１】
体積抵抗率がシリコンよりも小さい金属材料からなる基板上にダイヤモンド・ライク・カーボン（ＤＬＣ）を１００ｈＰａ以上常圧以下で成膜するＤＬＣ成膜装置であって、
前記基板を支持する支持電極と、
前記支持電極から離間し且つ該支持電極と対向する対向電極と、
前記支持電極と前記対向電極とを包含する閉空間と、
前記閉空間の外側にて前記支持電極と前記対向電極との間にコンデンサ素子とコイル素子とが直列接続され、前記支持電極と前記対向電極との間に直流パルス電圧を印加するパルス供給源を有する電気回路と、
を備え、
前記電気回路は、前記支持電極と前記対向電極との間に連続して供給されるパルス群のうちの１つ目のパルスの電圧又は１つずつ断続的に供給されるパルスの電圧につき０Ｖを超えてから再び０Ｖに戻るまでの時間（第１パルス幅）が１μｓｅｃ未満となるように前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスとが設定されている、
ＤＬＣ成膜装置。
【請求項２】
前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスは、前記支持電極と前記対向電極とをコンデンサとみなしたときのキャパシタンスと前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスとに基づいて算出される共振周波数の逆数の１／２の値である半周期が１μｓｅｃ未満となるように設定されている、
請求項１に記載のＤＬＣ成膜装置。
【請求項３】
前記基板は、鉄系材質からなる、
請求項１又は２に記載のＤＬＣ成膜装置。
【請求項４】
前記基板は、ＳＵＳ材、ＳＫＤ材又はＳＫＨ材からなる、
請求項３に記載のＤＬＣ成膜装置。
【請求項５】
前記パルス発生源は、直流電源の両端にインダクタ、第１半導体スイッチ及び第２半導体スイッチが直列接続され、前記インダクタは、一端が前記第１半導体スイッチのアノード端子に接続されると共に他端がダイオードを介して前記第１半導体スイッチのゲート端子に接続され、前記ダイオードは、アノード端子が前記第１半導体スイッチのゲート端子に接続されており、前記第２半導体スイッチがターンオンされると前記第１半導体スイッチの導通に伴って前記インダクタに誘導エネルギが蓄積され、前記第２半導体スイッチがターンオフされると前記第１半導体スイッチのターンオフに伴って前記インダクタでパルス電圧が発生し該インダクタと磁気的に結合された前記コイル素子に前記パルス電圧を昇圧して供給する、
請求項１〜４のいずれか１項に記載のＤＬＣ成膜装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＣ成膜装置に関し、詳しくは体積抵抗率がシリコンよりも小さい金属材料からなる基板上にＤＬＣを１００ｈＰａ以上常圧以下で成膜するＤＬＣ成膜装置に関する。
【背景技術】
【０００２】
従来、この種のＤＬＣ成膜装置としては、基板上にＤＬＣ（ダイヤモンド・ライク・カーボン）を常圧で成膜するものが知られている。例えば、特許文献１に記載のＤＬＣ成膜装置では、ステンレス製のチャンバ内で、シリコン基板を下部電極に支持し、下部電極の上方にシリコン基板から離間するように上部電極を配置し、両電極間に静電誘導サイリスタ素子を用いた電源を使って４００ｈＰａで周波数１ｋＨｚのパルス電圧を印加することにより、シリコン基板上にＤＬＣ膜が生成できると記載されている。
【特許文献１】特開２００４−２７００２２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１と同様の条件下でシリコンよりも体積抵抗率の小さい鉄系材質の基板を用いたときには、アーク放電が発生し、基板上に生成したＤＬＣ膜にアーク放電による細かい穴が形成されるという問題があった。アーク放電が発生する原因は、基板の体積抵抗率が小さいことに加えて、圧力が４００ｈＰａであり通常の成膜条件と比べると高圧であることが挙げられる。
【０００４】
本発明は、このような課題に鑑みなされたものであり、体積抵抗率がシリコンよりも小さい金属材料からなる基板上にＤＬＣを１００ｈＰａ以上常圧以下で均一に成膜可能なＤＬＣ成膜装置を提供することを主目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上述の主目的を達成するために以下の手段を採った。
【０００６】
本発明のＤＬＣ成膜装置は、
体積抵抗率がシリコンよりも小さい金属材料からなる基板上にＤＬＣを１００ｈＰａ以上常圧以下で成膜するＤＬＣ成膜装置であって、
前記基板を支持する支持電極と、
前記支持電極から離間し且つ該支持電極と対向する対向電極と、
前記支持電極と前記対向電極とを包含する閉空間と、
前記閉空間の外側にて前記支持電極と前記対向電極との間にコンデンサ素子とコイル素子とが直列接続され、前記支持電極と前記対向電極との間に直流パルス電圧を印加するパルス供給源を有する電気回路と、
を備えたものである。
【０００７】
このＤＬＣ成膜装置では、体積抵抗率がシリコンよりも小さい金属材料からなる基板を支持電極に支持した状態で、パルス供給源により支持電極と対向電極との間に直流パルス電圧を印加する。このとき、支持電極と対向電極とを接続する電気回路には、コンデンサ素子とコイル素子とが直列接続されている。このため、支持電極に支持された基板上にＤＬＣを１００ｈＰａ以上常圧以下で成膜する際、支持電極と対向電極との間に直流パルス電圧を印加したとしても、支持電極と対向電極との間に連続して供給されるパルス群のうちの１つ目のパルスの電圧又は１つずつ断続的に供給されるパルスの電圧につき０Ｖを超えてから再び０Ｖに戻るまでの時間（第１パルス幅）がアーク放電が発生するほど長くなりすぎることはない。したがって、ＤＬＣ膜にアーク放電による細かい穴が形成されることはなく、均一なＤＬＣ膜が得られる。なお、ＤＬＣ膜とは、硬質炭素膜やアモルファスカーボン膜とも呼ばれる膜である。
【０００８】
本発明のＤＬＣ成膜装置において、前記電気回路は、前記第１パルス幅が１μｓｅｃ未満となるように前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスとが設定されていることが好ましい。このように第１パルス幅を１μｓｅｃ未満にすることにより、体積抵抗率がシリコンよりも小さい金属材料からなる基板上にＤＬＣを成膜する際にアーク放電が発生するのを確実に防ぐことができる。このとき、前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスは、前記支持電極と前記対向電極とをコンデンサとみなしたときのキャパシタンスと前記コンデンサ素子のキャパシタンスと前記コイル素子のインダクタンスとに基づいて算出される共振周波数ｆの逆数（周期Ｔ）の１／２の値である半周期Ｔ／２が１μｓｅｃ未満となるように設定されていることが好ましい。後述する実施例から明らかなように、第１パルス幅が１μｓｅｃ未満であればアーク放電を防止でき、第１パルス幅は計算値である半周期Ｔ／２とみなすことができることが実証されている。このため、この半周期Ｔ／２が１μｓｅｃ未満となるように設定すれば、第１パルス幅が１μｓｅｃ未満となりアーク放電を防止することが可能となる。
【０００９】
本発明のＤＬＣ成膜装置において、前記基板は、鉄系材質からなるものとしてもよい。例えば、シリコンの体積抵抗率は例えば１０-2〜１０6Ωｃｍであるのに対して、鉄系材質の体積抵抗率は例えば１０-4〜１０-6Ωｃｍであるため、鉄系材質からなる基板を使用した場合の方がシリコンからなる基板を使用した場合に比べてアーク放電が発生しやすく、本発明を適用する意義が高い。鉄系材質としては、ＳＵＳ材、ＳＫＤ材（ダイス鋼）又はＳＫＨ材（ハイスピード鋼）が好ましい。ＳＵＳ材としては、例えば鉄−クロム−ニッケル系のＳＵＳ３０４やＳＵＳ３１６、鉄−クロム系のＳＵＳ４１０やＳＵＳ４３０、ＳＵＳ４４０などが挙げられる。ＳＫＤ材としては、例えばＳＫＤ１１やＳＫＤ６１などが挙げられる。ＳＫＨ材としては、例えばＳＫＨ２，ＳＫＨ１０，ＳＫＨ５１，ＳＫＨ５５などが挙げられる。また、アルミニウムを主成分とする材料からなる基板や銅を主成分とする材料からなる基板にも応用できることは当然である。
【００１０】
本発明のＤＬＣ成膜装置において、前記パルス発生源は、直流電源の両端にインダクタ、第１半導体スイッチ及び第２半導体スイッチが直列接続され、前記インダクタは、一端が前記第１半導体スイッチのアノード端子に接続されると共に他端がダイオードを介して前記第１半導体スイッチのゲート端子に接続され、前記ダイオードは、アノード端子が前記第１半導体スイッチのゲート端子に接続されており、前記第２半導体スイッチがターンオンされると前記第１半導体スイッチの導通に伴って前記インダクタに誘導エネルギが蓄積され、前記第２半導体スイッチがターンオフされると前記第１半導体スイッチのターンオフに伴って前記インダクタでパルス電圧が発生し該インダクタと磁気的に結合された前記コイル素子に前記パルス電圧を昇圧して供給するようにしてもよい。こうすれば、急峻に立ち上がる直流パルス電圧を支持電極−対向電極間に供給することが可能となる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態であるＤＬＣ成膜装置１０の概略構成を示す説明図である。
【００１２】
ＤＬＣ成膜装置１０は、体積抵抗率がシリコンよりも小さい鉄系材質（例えばＳＵＳ材やＳＫＤ材、ＳＫＨ材など）からなる基板１２上にＤＬＣを１００ｈＰａ以上常圧以下で成膜する装置である。このＤＬＣ成膜装置１０は、基板１２を支持する支持電極１４と、この支持電極１４から離間し且つ該支持電極１４と対向する対向電極１６と、支持電極１４と対向電極１６とを包含する閉空間１８を形成するステンレス製のチャンバ２０と、支持電極１４と対向電極１６との間に直流パルス電圧を印加するパルス供給源を有する電気回路２２とを備えている。
【００１３】
支持電極１４は、材質がＳＵＳ３０４で直径が１００ｍｍ、厚さが１０ｍｍの円盤の下面に、直径が５０ｍｍの円柱状の軸が一体化されたものである。この支持電極１４は、内部に冷却液が通過可能な冷却液通路１５が形成されている。この冷却液通路１５に流す冷却液の温度及び流量を制御することにより、支持電極１４は所望の温度に維持することができる。
【００１４】
対向電極１６は、材質がＳＵＳ３０４で直径が５ｍｍ、内径が３ｍｍ、高さが５０ｍｍの円筒部材である。この対向電極１６は、支持電極１４に載置される基板１２の表面から５ｍｍ離間している。
【００１５】
チャンバ２０は、材質がステンレスの板材によって支持電極１４及び対向電極１６とを取り囲むように形成されている。このチャンバ２０は、図示しない真空ポンプに接続され該真空ポンプの駆動により閉空間１８の圧力を負圧に調整するための排気口２０ａと、閉空間１８内にヘリウムガスやメタンガスを供給可能なガス供給口２０ｂとを有している。ガス供給口２０ｂは、配管を通して対向電極１６に接続され、対向電極１６から支持電極１４に向かってガスが吹き出るようになっている。
【００１６】
電気回路２２は、直流電源２４と高周波インピーダンスを低くするコンデンサ２６とを有する直流電源部２８の両端にインダクタ３０、第１半導体スイッチ３２及び第２半導体スイッチ３４が直列接続された一次巻線側回路４４と、チャンバ２０の外側で支持電極１４と対向電極１６との間にコンデンサ素子４６及びコイル素子４８が直列接続された二次巻線側回路５０とで構成されている。一次巻線側回路４４では、インダクタ３０は、一端が第１半導体スイッチ３２のアノード端子３２Ａに接続され、他端がダイオード４２を介して第１半導体スイッチ３２の制御端子であるゲート端子３２Ｇに接続されている。ダイオード４２は、アノード側が第１半導体スイッチ３２のゲート端子３２Ｇに接続されている。第１半導体スイッチ３２は、電流制御形デバイスや自己消弧形デバイス、転流消弧形デバイスを用いることができるが、ここではターンオフ時の電圧上昇率（ｄｖ／ｄｔ）に対する耐量が極めて大きく且つ電圧定格の高いＳＩサイリスタを用いている。第２半導体スイッチ３４は、自己消弧形デバイスや転流消弧形デバイスを用いることができるが、ここでは、アバランシェ形ダイオード３６が逆並列で内蔵されたパワーＭＯＳＦＥＴ３８を使用し、このパワーＭＯＳＦＥＴ３８と、パワーＭＯＳＦＥＴ３８のゲート端子３８Ｇとソース端子３８Ｓに接続されパワーＭＯＳＦＥＴ３８のオンオフを制御するゲート駆動回路４０とから構成されている。ここで、一次巻線側回路４４のインダクタ３０は一次巻線を構成し、二次巻線側回路５０のコイル素子４８は二次巻線を構成し、両者がトランスとして機能する。なお、パワーＭＯＳＦＥＴ３８のドレイン端子３８Ｄは第１半導体スイッチ３２のカソード端子３２Ｋに接続されている。
【００１７】
次に、ＤＬＣ成膜装置１０の一次巻線側回路４４でパルス電圧が発生するメカニズムを説明する。ゲート駆動回路４０からパワーＭＯＳＦＥＴ３８のゲート−ソース間に制御信号Ｖｃが供給されると、パワーＭＯＳＦＥＴ３８がオフからオンになる。このとき、ダイオード４２の逆極性の極めて大きなインピーダンスにより、第１半導体スイッチ３２は、ゲート端子３２Ｇ及びカソード端子３２Ｋ間に正に印加される電界効果によりターンオンしてアノード端子３２Ａ−カソード端子３２Ｋ間が通流する（Ａ−Ｋ間電流）。このようにして、第１及び第２半導体スイッチ３２，３４が導通すると、インダクタ３０に直流電源２４の電圧Ｅと略同等の電圧が印加され、所望のエネルギが蓄積される。そして、所望のエネルギが得られた後、ゲート駆動回路４０からの制御信号の供給を停止し、パワーＭＯＳＦＥＴ３８をターンオフさせる。すると、パワーＭＯＳＦＥＴ３８がターンオフするのに伴ってインダクタ３０でパルス電圧が発生する。具体的には、第２半導体スイッチ３４がターンオフすると、インダクタ３０の電流ＩＬは、第１半導体スイッチ３２のアノード端子３２Ａ→ゲート端子３２Ｇ→ダイオード４２のアノード→ダイオード４２のカソードの経路に転流するため、アノード端子３２Ａ−ゲート端子３２Ｇ間が通流する（Ａ−Ｇ間電流）。そして、インダクタ３０に蓄積したエネルギによる電流が引き続きアノード端子３２Ａからゲート端子３２Ｇに流れ、第１半導体スイッチ３２がオフ状態に移行するので、第１半導体スイッチ３２のアノード−ゲート間電圧ＶAGとインダクタ端子間電圧ＶＬが急上昇する。そして、電流ＩＬがゼロになると、電圧ＶAGが最大となる。その後、第１半導体スイッチ３２が非通流となり、ダイオード４２がオフ状態に移行すると、電圧ＶAGは急下降するが、インダクタ端子間電圧ＶＬは、インダクタ４８に移行した電流が二次巻線側回路５０のコンデンサ素子４６を充電するので更に上昇を続ける。このときの様子を図２に示す。図２において、電流ＩＬはインダクタ３０を流れる電流であり、電圧ＶAGは第１半導体スイッチ３２のアノード−ゲート間電圧であり、電圧ＶＬはインダクタ３０の端子間電圧である。なお、パルス電圧の詳しいメカニズムについては例えば特許第３８１１６８１号に記載されている。
【００１８】
次に、こうしたＤＬＣ成膜装置１０を用いて体積抵抗率がシリコンよりも小さい鉄系材質（例えばＳＵＳ材、ＳＫＤ材、ＳＫＨ材など）からなる基板１２上にＤＬＣ膜を生成する場合について説明する。まず、基板１２を支持電極１４に支持した状態で、図示しない真空ポンプを用いて閉空間１８の圧力が１３３Ｐａ（１Ｔｏｒｒ）以下になるまで排気口２０ａから排気する。次いで、ヘリウムガスをガス供給口２０ｂから対向電極１６を介して閉空間１８の圧力が１００ｈＰａ以上常圧以下の範囲で定められた所定圧力となるまで供給する。次いで、ガス供給口２０ｂからメタンガスとヘリウムガスとの混合気体を対向電極１６を介して閉空間１８に供給しながら、支持電極１４と対向電極１６との間に直流パルス電圧を印加する。すなわち、電気回路２２の一次巻線側回路４４により二次巻線側回路５０のコイル素子４８に直流パルス電圧を発生させる。すると、発生したパルス電圧が支持電極１４と対向電極１６との間に印加され、両電極１４，１６の間にプラズマが発生し、基板１２上にＤＬＣ膜が生成する。このとき、支持電極１４と対向電極１６とを接続する二次巻線側回路５０には、コンデンサ素子４６とコイル素子４８とが直列接続されている。このため、支持電極１４と対向電極１６との間に直流パルス電圧を印加したとしても、支持電極１４と対向電極１６との間に連続して供給されるパルス群のうちの１つ目のパルスの電圧又は１つずつ断続的に供給されるパルスの電圧につき０Ｖを超えてから再び０Ｖに戻るまでの時間（第１パルス幅）がアーク放電が発生するほど長くなりすぎることはない。
【００１９】
以上詳述した本実施形態のＤＬＣ成膜装置１０によれば、基板１２上に生成したＤＬＣ膜にアーク放電による細かい穴が形成されることはなく、均一なＤＬＣ膜が得られる。また、第１パルス幅を１μｓｅｃ未満となるようにコンデンサ素子４６のキャパシタンスとコイル素子４８のインダクタンスを設定することにより、支持電極１４と対向電極１６との間にアーク放電が発生するのをより確実に防止することができる。このとき、コンデンサ素子４６のキャパシタンスをＣ1、コイル素子４８のインダクタンスをＬ0、支持電極１４と対向電極１６とをコンデンサとみなしたときのキャパシタンスをＣ2とすると、合成キャパシタンスＣ0は式（１）で表され、共振周波数ｆは式（２）で表され、半周期（Ｔ／２）は式（３）で表される。この半周期（Ｔ／２）が１μｓｅｃ未満となるように、両キャパシタンスＣ1，Ｃ2及びインダクタンスＬ0を設定することが好ましい。
[数１]
Ｃ0＝Ｃ1・Ｃ2／（Ｃ1＋Ｃ2）  …（１）
ｆ＝１／（２π√Ｌ0Ｃ0）     …（２）
Ｔ／２＝π√Ｌ0Ｃ0           …（３）
【００２０】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００２１】
例えば、上述した実施形態では、電気回路２２を一次巻線側回路４４と二次巻線側回路５０とで構成したが、インダクタ３０の代わりにコイル素子４８を電気的に接続してもよい。この場合、コイル素子４８は、一端が支持電極１４に接続されると共に他端がコンデンサ素子４６を介して対向電極１６に接続される。このため、コイル素子４８に発生したパルス電圧がそのまま支持電極１４と対向電極１６との間に印加されることになる。
【００２２】
上述した実施形態では、一次巻線側回路４４として第１及び第２半導体スイッチ３２，３４を開いたときにパルス電圧が発生するオープニング方式の回路を採用したが、スイッチを閉じたときにパルス電圧が発生するクロージング方式の回路を採用してもよい。
【実施例】
【００２３】
［実施例１］
ＳＵＳ４４０からなる直径３０ｍｍ、厚さ５ｍｍの基板１２を支持電極１４に支持した状態で、図示しない真空ポンプを用いて閉空間１８の圧力が１３Ｐａ（０．１Ｔｏｒｒ）になるまで排気口２０ａから排気した。次いで、ヘリウムガスをガス供給口２０ｂから対向電極１６を介して閉空間１８の圧力が４００ｈＰａ（３００Ｔｏｒｒ）となるまで供給した。次いで、ガス供給口２０ｂから対向電極１６を介してメタンガス５０ｓｃｃｍとヘリウムガス２０００ｓｃｃｍとの混合気体を閉空間１８に供給しながら、支持電極１４と対向電極１６との間に直流パルス電圧を印加した。パルス電圧の波高値は＋１．６ｋＶ、周波数は１０ｋＨｚ、立ち上がり時間及び立ち下がり時間はいずれも１５０ｎｓｅｃ、第１パルス幅は３００ｎｓｅｃであった。このパルス電圧を印加して５分間放電を行い、基板１２上に直径１０ｍｍのＤＬＣ膜を生成した。なお、支持電極１４の温度は２００℃となるようにした。
【００２４】
この実施例では、チャンバ容量（支持電極１４と対向電極１６とをコンデンサとみなしたときのキャパシタンス）を４７０ｐＦ、コンデンサ素子４６のキャパシタンスを２２０ｐＦ、コイル素子４８のインダクタンスを９８μＨとした。このため、合成キャパシタンスは１５０ｐＦ、共振周波数は１３１４ｋＨｚとなり、半周期の計算値は３８０ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は３００ｎｓｅｃであった。このときの支持電極１４−対向電極１６間のパルス電圧の波形を図３に示す。
【００２５】
得られたＤＬＣ膜について、ラマン分光装置（日本分光社製のＮＲＳ−１０００）を使用して、ラマン分光分析を行った。その結果を図４に示す。図４から、波数１２００〜１５００ｃｍ-1にショルダーピークが確認でき、１５８０ｃｍ-1周辺にメインピークが確認できた。このことから、良好なＤＬＣ膜であることが判明した。また、得られたＤＬＣ膜の硬度と弾性率とを、薄膜の機械的特性評価装置（ＭＴＳシステムズ社製のナノインデンターＸＰ）を用いて測定した。その結果、硬度は２０．９ＧＰａと高く、弾性率は１８８ＧＰａであった。また、表面粗さＲａは０．１ｎｍであり、膜厚は１．１μｍであった。
【００２６】
［実施例２］
コンデンサ素子４６のキャパシタンスを４４０ｐＦとした以外は実施例１と同様にして装置を構成した。このとき、合成キャパシタンスは２２７ｐＦ、共振周波数は１０６７ｋＨｚとなり、半周期の計算値は４６９ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は３８０ｎｓｅｃであった。
【００２７】
［実施例３］
コンデンサ素子４６のキャパシタンスを６６０ｐＦとした以外は実施例１と同様にして装置を構成した。このとき、合成キャパシタンスは２７５ｐＦ、共振周波数は９７１ｋＨｚとなり、半周期の計算値は５１５ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は４８０ｎｓｅｃであった。
【００２８】
［実施例４］
コンデンサ素子４６のキャパシタンスを８８０ｐＦとした以外は実施例１と同様にして装置を構成した。このとき、合成キャパシタンスは３０６ｐＦ、共振周波数は９１９ｋＨｚとなり、半周期の計算値は５４４ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は５２０ｎｓｅｃであった。
【００２９】
［実施例５］
コンデンサ素子４６のキャパシタンスを１１００ｐＦとした以外は実施例１と同様にして装置を構成した。このとき、合成キャパシタンスは３２９ｐＦ、共振周波数は８８６ｋＨｚとなり、半周期の計算値は５６４ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は５７０ｎｓｅｃであった。実施例１〜５の半周期の計算値と実測値（第１パルス幅）との関係を図５及び表１に示す。図５及び表１から明らかなように、半周期の計算値と実測値とは比較的よく一致している。
【表１】
0004975577.tif 000002
【００３０】
［実施例６］
コンデンサ素子４６のキャパシタンスを８０００ｐＦとした以外は実施例１と同様にして装置を構成した。このとき、合成キャパシタンスは４４４ｐＦ、共振周波数は７６３ｋＨｚとなり、半周期の計算値は６５５ｎｓｅｃとなった。一方、半周期の実測値に相当する第１パルス幅は９７０ｎｓｅｃであったが、このときのパルス電圧の波形は図６に示すようになった。すなわち、このパルスは、実施例１〜５のように時間の経過に伴い０Ｖを数回振動するパルスではなく、単一のパルスとなった。
【００３１】
［比較例１］
基板１２をシリコンウェハ（体積抵抗率０．０１Ωｃｍ）とし、二次巻線側回路５０にコンデンサ素子４６を挿入しなかった以外は、実施例１と同様にして装置を構成した。第１パルス幅は図７の実線で示すように０．８５μｓｅｃ（８５０ｎｓｅｃ）であった。また、シリコンウェハ上に生成したＤＬＣ膜はアーク放電による穴がみられず均一な膜であった。このことから、第１パルス幅が１μｓｅｃ未満のときには、大気圧近傍でＤＬＣ成膜を行ったとしてもアーク放電が発生せず、安定に成膜が可能であることがわかる。
【００３２】
［比較例２］
基板１２をＳＵＳ製基板（体積抵抗率７２×１０-6Ωｃｍ）とした以外は、比較例１と同様にして装置を構成した。第１パルス幅は図７の点線で示すように２μｓｅｃであった。また、ＳＵＳ製基板上に生成したＤＬＣ膜にはアーク放電による穴がみられた。このことから、第１パルス幅が２μｓｅｃのときには、大気圧近傍でＤＬＣ成膜を行うとアーク放電が発生して均一な成膜が得られないことがわかった。
【図面の簡単な説明】
【００３３】
【図１】ＤＬＣ成膜装置１０の概略構成を示す説明図である。
【図２】各部の電流及び電圧の動作波形の説明図である。
【図３】実施例１の支持電極１４−対向電極１６間電圧の波形を示す説明図である。
【図４】実施例１のＤＬＣ膜のラマン分光分析のグラフである。
【図５】実施例１〜５の半周期の計算値と実測値（第１パルス幅）との関係を表すグラフである。
【図６】実施例６の支持電極１４−対向電極１６間電圧の波形を示す説明図である。
【図７】比較例１，２の支持電極１４−対向電極１６間電圧の波形を示す説明図である。
【符号の説明】
【００３４】
１０  ＤＬＣ成膜装置、１２  基板、１４  支持電極、１５  冷却液通路、１６  対向電極、１８  閉空間、２０  チャンバ、２０ａ  排気口、２０ｂ  ガス供給口、２２  電気回路、２４  直流電源、２６  コンデンサ、２８  直流電源部、３０  インダクタ、３２  第１半導体スイッチ、３２Ａ  アノード端子、３２Ｇ  ゲート端子、３２Ｋ  カソード端子、３４  第２半導体スイッチ、３６  アバランシェ形ダイオード、３８  パワーＭＯＳＦＥＴ、３８Ｇ  ゲート端子、３８Ｓ  ソース端子、３８Ｄ  ドレイン端子、４０  ゲート駆動回路、４２  ダイオード、４４  一次巻線側回路、４６  コンデンサ素子、４８  コイル素子、５０  二次巻線側回路。
【図１】
0004975577.tif 000003
【図２】
0004975577.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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