(57)【特許請求の範囲】
【請求項１】
ワード線間にポリシリコンであるプラグ領域を設けて半導体基板と電気的に接続し、該ワード線及び該プラグ領域上に、シリコン酸化膜である第１の絶縁膜と、第２の絶縁膜と、前記第２の絶縁膜上にビット線となる導電層と、前記導電層上に第３の絶縁膜と、を形成する第１の工程と、
前記第２の絶縁膜、前記導電層及び前記第３の絶縁膜をパターン化して前記プラグ領域間上にビット線を形成する第２の工程と、
パターン化された前記導電層の側壁部に、第４の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜上に、シリコン酸化膜である第５の絶縁膜を形成した後、キャパシタを形成する領域のうち、前記第３の絶縁膜の一部および前記第４の絶縁膜を露出させるとともに、当該第３の絶縁膜および当該第４の絶縁膜をマスクとして、前記プラグ領域の表面が露出するまで異方性エッチングにより前記第５の絶縁膜および前記第１の絶縁膜を除去する第４の工程と、
露出した前記プラグ領域の表面に形成された自然酸化膜をウェットエッチングにより除去する第５の工程と、
前記第５の工程後に、前記ビット線間に、前記第４の絶縁膜を介して容量下部電極を設けて、前記プラグ領域と接続する第６の工程と、
を備え、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜は、前記第５の工程のうち前記ウェットエッチングの条件において、前記第１の絶縁膜に対して小さいエッチングレートを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記第２、第３及び第４の絶縁膜は同一材料からなる半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の半導体記憶装置の製造方法において、
前記第２、第３及び第４の絶縁膜は窒化シリコンからなる半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に係わり、特にＤＲＡＭセルを有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置に含まれるＤＲＡＭセルの形成は、セルサイズの縮小による、フォトリソグラフィー工程のミスアライメントマージンの減少により、歩留まりの悪化が懸念される。これを防止する方法としてはＳＡＣ（Self Aligned Contact）プロセス等を使用し、ミスアライメントマージンを確保している。しかしながらＳＡＣプロセスは、一連の工程数が増大する問題が生ずる。そこで、従来のＤＲＡＭ形成工程から、ビット線にＳＡＣプロセスを用いて容量コンタクトの形成を省いたＤＲＡＭセルの形成方法が考えられている。
【０００３】
図１９〜図３５にＤＲＡＭの形成工程の一例を示す。図１９〜図２６はゲート電極断面方向の断面図、図２７〜図３５はビット線断面方向の断面図を示す。まず、図１９及び図２７に示すように、半導体基板２０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳＴＩ（Shallow Trench Isolation）を用いて素子分離膜２０２を形成する。次に半導体基板２０１上に不図示のゲート酸化膜を介してゲート電極２０３及びシリコン窒化膜２０４を形成する。まず、ゲート酸化膜３ｎｍ〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングステンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積させる。次にフォトリソグラフィー工程により、フォトレジストをパターニングし、フォトレジストをマスクにドライエッチングする。フォトレジスト除去後、さらに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、基板全面をエッチバックすることによってゲート電極２０３及びシリコン窒化膜２０４を形成する。
【０００４】
ゲート電極形成後、図２０及び図２８に示すように層間絶縁膜２０５およびポリシリコンプラグ２０６を形成する。層間絶縁膜２０５は、シリコン酸化膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化することによって形成する。ポリシリコンプラグ２０６は、フォトリソグラフィー工程により、フォトレジストをパターニングし、所望の領域にコンタクトを開口させた後、ドープドポリシリコンなどを堆積させエッチバックすることによって形成する。ポリシリコンプラグ２０６を形成後、図２１及び図２９に示すように、シリコン酸化膜２０７を０．１〜０．２μｍ堆積させる。次に図２２及び図３０に示すように、ビットコンタクト２０８を開口し、ポリシリコン２０９を５０〜１５０ｎｍ、タングステンシリサイド２１０を０．１〜０．１５μｍ、シリコン窒化膜２１１を０．１５〜０．２μｍ順次堆積させる。図２３及び図３１に示すように、ゲート電極２０３と同様に、フォトリソグラフィー工程およびドライエッチングによってビット線２１２を形成する。
【０００５】
ビット線２１２上にシリンダキャパシタを形成するために、まず、図２４及び図３２のようにシリコン酸化膜２１３を０．８〜１．２μｍ堆積させる。次にフォトリソグラフィー工程および、ドライエッチングにより、図２５及び図３３に示すように、キャパシタを形成する領域２１４のシリコン酸化膜を、ポリシリコンプラグ２０６の表面が露出するまで選択的にエッチングする。
【０００６】
パッドコンタクト２０６と容量下部電極２１５を電気的に接続するために、パッドコンタクト２０６の表面上に形成された自然酸化膜をウェットエッチングによって除去し、図２６及び図３５に示すように、容量下部電極２１５、容量絶縁膜（図示せず）、容量上部電極２１６を順次形成して、ＤＲＡＭセルを形成する。
【０００７】
なお、本発明に関連する技術としては、例えば、特開平４−８３３７５号公報、特開平８−１２５１４１号公報に開示がある。特に特開平８−１２５１４１号公報にはビット線を窒化膜で覆うことが開示されている。
【０００８】
【発明が解決しようとする課題】
しかし上記の形成方法では、パッドコンタクトの表面上に形成された自然酸化膜を除去するときに、シリコン酸化膜２０７、２１３も等方的にエッチングされてしまうため、図３４のＡ’に示すように、ビット線２１２の下の領域のシリコン酸化膜２０７にサイドエッチを生じる。このため、ビット線２１２が露出した状態で容量部電極２１５を形成してしまうと、ビット線と容量下部電極がショートしてしまうことになる。
【０００９】
【課題を解決するための手段】
本発明によれば、
ワード線間にポリシリコンであるプラグ領域を設けて半導体基板と電気的に接続し、該ワード線及び該プラグ領域上に、シリコン酸化膜である第１の絶縁膜と、第２の絶縁膜と、前記第２の絶縁膜上にビット線となる導電層と、前記導電層上に第３の絶縁膜と、を形成する第１の工程と、
前記第２の絶縁膜、前記導電層及び前記第３の絶縁膜をパターン化して前記プラグ領域間上にビット線を形成する第２の工程と、
パターン化された前記導電層の側壁部に、第４の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜上に、シリコン酸化膜である第５の絶縁膜を形成した後、キャパシタを形成する領域のうち、前記第３の絶縁膜の一部および前記第４の絶縁膜を露出させるとともに、当該第３の絶縁膜および当該第４の絶縁膜をマスクとして、前記プラグ領域の表面が露出するまで異方性エッチングにより前記第５の絶縁膜および前記第１の絶縁膜を除去する第４の工程と、
露出した前記プラグ領域の表面に形成された自然酸化膜をウェットエッチングにより除去する第５の工程と、
前記第５の工程後に、前記ビット線間に、前記第４の絶縁膜を介して容量下部電極を設けて、前記プラグ領域と接続する第６の工程と、
を備え、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜は、前記第５の工程のうち前記ウェットエッチングの条件において、前記第１の絶縁膜に対して小さいエッチングレートを有することを特徴とする半導体記憶装置の製造方法が提供される。
【００１１】
以下、本発明について図１〜図１７を用いて説明する。
【００１２】
図１及び図９に示すように、半導体基板１０１の主面上に、素子分離、拡散層領域および不図示のゲート絶縁膜を介してゲート電極１０３を形成し、トランジスタを形成する。図２及び図１０に示すように層間絶縁膜１０５、パッドコンタクト（ポリシリコンプラグ）１０６を形成し、さらに図３及び図１１に示すように、第１の絶縁膜となる層間絶縁膜１０７、層間絶縁膜層１０７に対してエッチングレートの小さい第２の絶縁膜（窒化膜等）１０８を堆積させる。図４及び図１２に示すように、ビットコンタクト１０９形成後、導電層１１０，１１１と第３の絶縁膜１１２を形成し、図５及び図１３に示すようにビット線を前記層間絶縁膜１０７に比べてエッチングレートの小さい絶縁膜（窒化膜等）で、ＳＡＣ（Self Aligned Contact）にて形成し、ビット線を完全に覆う。次にシリンダキャパシタを形成するために、図６及び図１４に示すように層間絶縁膜１１４を堆積させ、図７及び図１５に示すように容量下部電極を形成すべき部分をエッチングし、ポリシリコンを埋め込む。さらに図８及び図１７に示すように容量膜（窒化膜）および容量上部電極を順次堆積して容量キャパシタを形成する。
【００１３】
この構造によれば、層間絶縁膜１０７に対して小さいエッチングレートを有する絶縁膜（窒化膜等）でビット線１１３を囲むように覆ってビット線が形成されているので、容量下部電極のポリシリコンを成長する前に行う自然酸化膜除去やフォトレジストの剥離工程等の等方性エッチングとなるウェット処理による絶縁膜のエッチングを防ぎ、容量下部電極とビット線のショートを防ぐことができる。
【００１４】
【実施例】
以下、本発明の一実施例について、図１から図１８を参照して説明する。図１〜図８は本発明による製造方法の製造工程を示すゲート電極断面方向の断面図、図９〜図１７は本発明による製造方法の製造工程を示すビット線断面方向の断面図を示す。図１８は、本発明によるＤＲＡＭの平面図であり、図１８のＡ−Ａ′線断面は図８、図１８のＢ−Ｂ′線断面は図１７に対応している。
【００１５】
まず、図１及び図９に示すように、半導体基板１０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳＴＩ（Shallow Trench Isolation）を用いて素子分離膜１０２を形成する。次に半導体基板１０１上に不図示のゲート酸化膜を介してゲート電極１０３及びシリコン窒化膜１０４を形成する。まず、ゲート酸化膜３ｎｍ〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングステンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積させる。次にフォトリソグラフィー工程により、フォトレジストをパターニングし、フォトレジストをマスクにドライエッチングする。フォトレジスト除去後、さらに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、基板全面をエッチバックすることによってゲート電極１０３及びシリコン窒化膜１０４を形成する。こうしてゲート電極１０３の上部及び側壁部がシリコン窒化膜で覆われる。
【００１６】
ゲート電極形成後、図２及び図１０に示すように層間絶縁膜１０５およびポリシリコンプラグ１０６を形成する。層間絶縁膜１０５は、シリコン酸化膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化することによって形成する。ポリシリコンプラグ１０６は、フォトリソグラフィー工程により、フォトレジストをパターニングし、所望の領域にコンタクトを開口させた後、ドープドポリシリコンなどを堆積させエッチバックすることによって形成する。ポリシリコンプラグ１０６を形成後、図３及び図１１に示すように、シリコン酸化膜１０７を０．１〜０．２μｍ、シリコン窒化膜１０８を４０〜１００ｎｍ順次堆積させる。
【００１７】
次に図４及び図１２に示すように、ビットコンタクト１０９を開口し、ポリシリコン１１０を５０〜１５０ｎｍ、タングステンシリサイド１１１を０．１〜０．１５μｍ、シリコン窒化膜１１２を０．１５〜０．２μｍ順次堆積させる。図５及び図１３に示すように、ゲート電極１０３と同様に、フォトリソグラフィー工程およびドライエッチングによってビット線１１３を形成する。このときビット線１１３の上部、下部及び側壁部がシリコン窒化膜で覆われる。
【００１８】
ビット線１１３上にシリンダキャパシタを形成するために、まず、図６及び図１４のようにシリコン酸化膜１１４を０．８〜１．２μｍ堆積させる。次にフォトリソグラフィー工程および、ドライエッチングにより、図７及び図１５に示すように、キャパシタを形成する領域１１５のシリコン酸化膜を、ポリシリコンプラグ１０６の表面が露出するまで、プラズマエッチング等のドライエッチングによる異方性エッチングにより選択的にエッチングする。
【００１９】
パッドコンタクト１０６と容量下部電極１１６を電気的に接続するためには、パッドコンタクト１０６の表面上に形成された自然酸化膜をウェットエッチングによって除去する。このとき、シリコン酸化膜１０７、１１４も等方的にエッチングされてしまうため、図１６のＡに示すように、ビット線の下の領域のシリコン酸化膜にサイドエッチを生じる。しかし、ビット線１１３は、シリコン酸化膜とエッチングレートの異なるシリコン窒化膜に覆われ、特にビット線の下部はシリコン酸化膜とシリコン窒化膜の２層構成となっているためにシリコン酸化膜がサイドエッチングされても、シリコン窒化膜で覆われているのでウェットエッチングによってほとんどエッチングされない。
【００２０】
自然酸化膜を除去後、図８及び図１７に示すように、容量下部電極１１６、容量絶縁膜（図示せず）、容量上部電極１１７を順次形成して、ＤＲＡＭセルを形成する。
【００２１】
以上説明したように、本実施例によれば、ポリプラグと容量下部電極を電気的に接続するために、ポリプラグ表面に形成された自然酸化膜を除去する工程における層間絶縁膜を減退による、ビット線の下の領域のシリコン酸化膜のサイドエッチによるビット線１１３と容量下部電極１１６のショートを防止できる。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、ビット線と容量下部電極とのショートを防止することができる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図２】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図３】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図４】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図５】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図６】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図７】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図８】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図９】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１０】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１１】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１２】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１３】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１４】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１５】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１６】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１７】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１８】本発明によるＤＲＡＭの平面図である。
【図１９】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２０】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２１】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２２】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２３】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２４】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２５】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２６】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２７】従来のＤＲＡＭのビット線断面方向の断面図である。
【図２８】従来のＤＲＡＭのビット線断面方向の断面図である。
【図２９】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３０】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３１】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３２】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３３】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３４】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３５】従来のＤＲＡＭのビット線断面方向の断面図である。
【符号の説明】
１０１  半導体基板
１０２  素子分離膜
１０３  ゲート電極
１０４  シリコン窒化膜
１０５  層間絶縁膜
１０６  ポリシリコンプラグ
１０７  シリコン酸化膜
１０８  シリコン窒化膜
１０９  ビットコンタクト
１１０  ポリシリコン
１１１  タングステンシリサイド
１１２  シリコン窒化膜
１１３  ビット線
１１４  シリコン酸化膜
１１５  キャパシタ形成領域
１１６  容量下部電極
１１７  容量上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004949547.tif 000008
【図８】
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【図９】
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【図１０】
0004949547.tif 000011
【図１１】
0004949547.tif 000012
【図１２】
0004949547.tif 000013
【図１３】
0004949547.tif 000014
【図１４】
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【図１５】
0004949547.tif 000016
【図１６】
0004949547.tif 000017
【図１７】
0004949547.tif 000018
【図１８】
0004949547.tif 000019
【図１９】
0004949547.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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