(57)【特許請求の範囲】
【請求項１】
外部パッケージのリードフレームにおける複数の機能端子と導線を介して接続される半導体素子上の複数のパッドを備えた半導体装置であって、
前記複数のパッドは前記半導体素子の周辺に沿って第１の方向に千鳥状に２列に配置され、
前記複数のパッドのうち第１のパッドは、第１の列に配置され、かつ、前記複数の機能端子のうち第１の機能端子と第１の導線を介して接続され、
前記複数のパッドのうち第２のパッドは、第２の列に配置され、かつ、前記複数の機能端子のうち第２の機能端子と第２の導線を介して接続され、
前記第１の方向における前記第１のパッドと前記第２のパッドの並び順は、前記第１の方向における前記第１の機能端子と前記第２の機能端子の並び順と異なり、
前記第１の導線と前記第２の導線は、前記半導体素子の平面視において互いに交差しないように配線され、
前記第１のパッドにおける前記第１の導線との接続点および前記第２の機能端子における前記第２の導線との接続点を結ぶ直線と、前記第２のパッドにおける前記第２の導線との接続点および前記第１の機能端子における前記第１の導線との接続点を結ぶ直線が、前記半導体素子の平面視において交差する、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の機能端子は、さらに
第３の導線を介して前記複数のパッドのうち第３のパッドに接続される、
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の機能端子は、電源、またはＧＮＤを供給する機能端子である、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のパッドおよび前記第３のパッドは、ともに電源パッド、またはＧＮＤパッドであり、
該２つの電源パッド、またはＧＮＤパッド間に、信号入力用あるいは出力用として動作するＩＯ用回路部が配置されている、
ことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
第１の機能端子と第１のパッドを接続する第１の導線と、第２の機能端子と第２のパッドを接続する第２の導線が半導体素子の平面視において交差するかどうかを確認する第１のステップと、
前記第１のステップによって導線の交差を確認した場合、前記第１のパッドと前記第２のパッドを入れ替える第２のステップと、
前記第２のステップの後、前記第１の導線と前記第２の導線が前記半導体素子の平面視において交差しないことを確認する第３のステップとを用いて製造された、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、半導体設計技術、半導体装置の構造、および半導体素子に関するものである。
【背景技術】
【０００２】
半導体装置の製造において、ＬＳＩに設けられたパッドと、パッケージに付随するリードフレームとを、微細な導線を用いて接続するワイヤボンディング手法が存在している。この手法は、従来から技術確立が進んでおり、現在では接続が比較的容易で、信頼性が高いため広く普及している。近年、半導体素子の集積化がますます進み、半導体素子の機能増加に伴い、ピン数も増加してきている。そのため、例えば素子周辺に沿って配置された数十〜数百個のパッドと、リード端とを導線で各々接続する必要があり、さらにその際に導線同士の接触による電気的短絡や、これら等による動作不良を防止する必要性がある。
【０００３】
従来、このような課題に対する技術として、特開平４−２６９８５６号公報が開示されている。
【０００４】
この従来の技術では、図２３に示すように、半導体素子１３−１は、周辺に沿って内側のパッド１３−２と、外側のパッド１３−３を、千鳥状に二列に配置することにより、素子周辺に沿って多数のパッドを配置する構成となっている。この半導体素子１３−１を、半導体装置に適用する場合、内側パッド１３−２、外側パッド１３−３と、リードとを、金線等の導線１３−４、導線１３−５により、内側、外側、内側、外側…のパッドの順に、交互に接続していた。またこの際、導線１３−４を接続しているパッドは、導線１３−５を接続しているパッドより内側に配置していた。
【０００５】
このようにして、従来の半導体装置においては、内側パッドへの接続のための導線１３−４と、外側パッドへの接続のための導線１３−５との電気的接触を防ぐようにしていた。
【特許文献１】特開平４−２６９８５６号公報  （図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような半導体装置においては、千鳥パッド配置を用いた半導体装置において、パッドと半導体素子間の接続導線同士の接触を回避することは困難であり、このため、接続導線同士の接触による電気的短絡や、これら等による動作不良を生じ、動作品質の劣化を招くとともに、上記接続導線同士の接触による電気的短絡を防止するために、パッド間、あるいはリード間の間隔を大きく取ると、チップサイズの増大を招く、という問題があった。
【０００７】
本発明は、上記のような従来の状況に鑑みてなされたもので、千鳥パッド配置を用いた半導体装置において、半導体素子のパッドとリードフレームにおける機能端子間の接続導線同士の接触を回避することができ、かつ、品質の向上、およびチップサイズの削減をも図ることのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の請求項１にかかる半導体装置（１）は、外部パッケージのリードフレームにおける複数の機能端子と導線を介して接続される半導体素子上の複数のパッドを備えた半導体装置であって、前記複数のパッドは前記半導体素子の周辺に沿って第１の方向に千鳥状に２列に配置され、前記複数のパッドのうち第１のパッドは、第１の列に配置され、かつ、前記複数の機能端子のうち第１の機能端子と第１の導線を介して接続され、前記複数のパッドのうち第２のパッドは、第２の列に配置され、かつ、前記複数の機能端子のうち第２の機能端子と第２の導線を介して接続され、前記第１の方向における前記第１のパッドと前記第２のパッドの並び順は、前記第１の方向における前記第１の機能端子と前記第２の機能端子の並び順と異なり、前記第１の導線と前記第２の導線は、前記半導体素子の平面視において互いに交差しないように配線され、前記第１のパッドにおける前記第１の導線との接続点および前記第２の機能端子における前記第２の導線との接続点を結ぶ直線と、前記第２のパッドにおける前記第２の導線との接続点および前記第１の機能端子における前記第１の導線との接続点を結ぶ直線が、前記半導体素子の平面視において交差する、ことを特徴とするものである。
【０００９】
本発明の請求項２にかかる半導体装置（１−１）は、請求項１に記載の半導体装置において、前記第１の機能端子は、さらに第３の導線を介して前記複数のパッドのうち第３のパッドに接続される、ことを特徴とする。
【００１０】
本発明にかかる半導体装置（１−２）は、請求項２に記載の半導体装置において、前記第１の機能端子は、電源、またはＧＮＤを供給する機能端子である、ことを特徴とする。
【００１１】
本発明の請求項４にかかる半導体装置（１−３）は、前記第１のパッドおよび前記第３のパッドは、ともに電源パッド、またはＧＮＤパッドであり、該２つの電源パッド、またはＧＮＤパッド間に、信号入力用あるいは出力用として動作するＩＯ用回路部が配置されている、ことを特徴とする。
本発明の請求項５にかかる半導体装置（１）は、請求項１に記載の半導体装置において、第１の機能端子と第１のパッドを接続する第１の導線と、第２の機能端子と第２のパッドを接続する第２の導線が半導体素子の平面視において交差するかどうかを確認する第１のステップと、前記第１のステップによって導線の交差を確認した場合、前記第１のパッドと前記第２のパッドを入れ替える第２のステップと、前記第２のステップの後、前記第１の導線と前記第２の導線が前記半導体素子の平面視において交差しないことを確認する第３のステップとを用いて製造された、ことを特徴とする。
【００１２】
要約するに、本発明の請求項１にかかる半導体装置（１）は、半導体素子の周辺に沿って外部パッケージと接続されるパッドが２列に配置されている半導体装置であって、該半導体素子上のパッド配置の並び順が、前記外部パッケージにおける機能端子の並び順と異なる、ことを特徴とする。
【００１３】
また、本発明の請求項２にかかる半導体装置（１−１）は、前記半導体装置（１）において、前記パッド配置の並び順が前記外部パッケージにおける機能端子の並び順と一致しない箇所において、前記外部パッケージ側における一つのリード端から二本の導線の各々が前記パッド配置における二つのパッドの各パッドに接続されている、ことを特徴とする。
【００１４】
さらに、本発明の請求項３にかかる半導体装置（１−２）は、前記半導体装置（１−１）において、前記離れた二箇所のパッドは、それぞれＩＯ用回路部としての電源またはＧＮＤ機能回路に接続されている、ことを特徴とする。
【００１５】
さらに、本発明の請求項４にかかる半導体装置（１−３）は、前記半導体装置（１−２）において、前記離れた二箇所の、電源またはＧＮＤ端子間に挟まれる位置に配置された、信号入力用あるいは出力用として動作するＩＯ用回路を有する、ことを特徴とする。
また、本発明の請求項５にかかる半導体装置（１）は、半導体素子の周辺に沿って外部パッケージと接続されるパッドが２列に配置されている半導体装置であって、半導体素子上のパッドと外部パッケージにおける機能端子とを接続する配線同士の交差が平面視により確認された場合、半導体素子上のパッドの並び順と外部パッケージにおける機能端子の並び順とを異ならしめる、ことを特徴とする。
【発明の効果】
【００１６】
本発明にかかる半導体装置（１）によれば、半導体素子上のパッドの配置順と、半導体装置上のパッケージにおけるリードの配置順とを一部一致させないものとしたので、リードのパッドへの接続において導線同士が接触して動作不良を発生する原因となることを回避でき、かつさらに接触回避のためにパッド間隔を広くすることをなくすことができるため、半導体素子のチップサイズ増加を防止でき、チップサイズの削減を行うことを可能とできる。
【００１７】
また、前記半導体装置（１−１）によれば、一つの端子から二つのＩＯ用回路部へ同じ信号を伝播でき、外部から直接異なる場所に同じ信号を入出力可能となり、半導体素子内部での配線リソースの減少を抑制できる。
【００１８】
また、前記半導体装置（１−２）によれば、隣接しないＩＯ用回路部の各々に、電源またはＧＮＤを接続することで、半導体素子内部への電源供給個所を分散でき、電源の安定化に効果がある。
【００１９】
また、前記半導体装置（１−３）によれば、電源またはＧＮＤ供給用のＩＯ用回路間に、入出力動作が頻繁に発生するＩＯ用回路を配置し、その両側から電源またはＧＮＤを供給することで、前記入出力動作が頻繁に発生するＩＯ用制御回路の動作による電源またはＧＮＤノイズを抑制でき、かつ周囲への影響を軽減できる。
また、前記半導体装置（１）によれば、半導体素子の周辺に沿って外部パッケージと接続されるパッドが２列に配置されている半導体装置であって、半導体素子上のパッドと外部パッケージにおける機能端子とを接続する配線同士の交差が平面視により確認された場合、半導体素子上のパッドの並び順と外部パッケージにおける機能端子の並び順とを異ならしめるようにすることで、リードのパッドへの接続において導線同士が接触して動作不良を発生する原因となることを回避でき、かつさらに接触回避のためにパッド間隔を広くすることをなくすことができるため、半導体素子のチップサイズ増加を防止でき、チップサイズの削減を行うことを可能とできる。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
以下、本発明の実施の形態１による半導体装置３００（半導体装置１）を、図面を参照して説明する。
図３は、請求項１に対応する本発明の実施の形態１による半導体装置３００を示す一部拡大平面図である。
【００２１】
ここで、図１は、従来の半導体装置１の一部拡大平面図であり、図１の従来の半導体装置１においては、リード端１−１−ｌ１から導線１−１−ｗ１を介してパッド１−１−ｐ１に接続し、ＩＯ用回路部１−１−ｉ１を通って、半導体素子内部へと接続されていき、同様に、リード端１−１−ｌ２からリード導線１−１−ｗ２を介してパッド１−１−ｐ２に接続し、ＩＯ用回路部１−１−ｉ２を通って、半導体素子内部へと接続されていき、リード端１−１−ｌ3以下も同様に、図１のように、接続されていく。
【００２２】
また、図２は、図１に比し、半導体素子のサイズを縮小し各辺の長さを短くした場合に、パッド、及び接続されるＩＯ用回路部を、可能な限り間隔を詰めて配置した半導体装置１−１を示す図である。
【００２３】
この図２においては、パッド配置間隔が狭くなり、リード端間からパッドへの接続角度が変わるため、図２を例に取ると、導線１−２−ｗ１と導線１−２−ｗ２とが、導線１−２−ｗ３と導線１−２−ｗ４とが、各々接触してしまう。この状態では、導線の接触により信号が正しく伝達できなくなり、回路の動作に不具合をきたしてしまう。
【００２４】
そこで、本発明の実施の形態１は、図３に示される半導体装置３００を提供するものである。
この図３に示される本実施の形態１の半導体装置３００の特徴は、通常のパッド接続を実施する時に、前記のように導線接触が発生した場合の接触を回避する構造として、図２に示される、導線接触が発生している導線１−２−ｗ１と導線１−２−ｗ２に関して、半導体素子上のパッド１−２−ｐ１とパッド１−２−ｐ２を入れ替え、またそれに伴い、これらに接続されるＩＯ用回路部１−２−ｉ１とＩＯ用回路部１−２−ｉ２を入れ替え、同様に、導線１−２−ｗ３と導線１−２−ｗ４に関して、パッド１−２−ｐ３とパッド１−２−ｐ４を入れ替え、かつこれに伴いＩＯ用回路部１−２−ｉ３とＩＯ用回路部１−２−ｉ４を入れ替えることにより、図３に示されるように、導線の接触を回避し、不具合無く組み立てができる構造としたものである。
【００２５】
このように、本実施の形態1による半導体装置３００（半導体装置１）は、半導体素子の周辺に沿って外部パッケージと接続されるパッドが２列に配置されている半導体装置において、通常のパッド接続を実施する時に、上述しているように導線接触が発生した場合の接触を回避する構造として、導線接触が発生し得る導線と導線とに関して、半導体素子上のパッドとパッドとを入れ替え、またそれに伴い該パッドに接続されるＩＯ用回路部とＩＯ用回路部とを入れ替え、かつこれを同様に繰り返し行うようにしたものであり、これにより、外部パッケージのリードと、半導体素子のパッドとを接続する導線間の接触を回避し、不具合無く組み立てが行うことができ、しかも、従来手法以上の半導体素子の面積の削減を、実現できるものである。
【００２６】
（実施の形態２）
次に、本発明の実施の形態２による半導体装置４００（半導体装置１−１）について説明する。
図４は、請求項２に対応する本発明の実施の形態２による半導体装置４００を示す平面図である。
【００２７】
本実施の形態２による半導体装置４００は、図３に示される実施の形態１の半導体装置３００におけるリード端１−３−１２から、二本の導線を、二つのパッドに対し接続するようにしたものである。
【００２８】
従来からも、一つのリード端から、二つの導線を、二つのパッドに接続する手法が存在していた。しかし従来手法では、二つの導線の接続先のパッド、及びＩＯ用回路部は、導線接触しないように、隣接して配置する必要があった。
【００２９】
図４に示す本実施の形態２の半導体装置４００においては、導線接触の回避の方法として、パッド、及びＩＯ用回路部の配置順を、変更したものである。
すなわち、図４に示すように、リード端１−４−１２が、前記二つの導線１−４−ｗ２、１−４−ｗ３を引き出すリード端であり、図４に示されるように、それぞれの導線１−４−ｗ２、１−４−ｗ３が、パッド１−４−ｐ２、１−４−ｐ３にそれぞれ接続されるものとし、かつ、複数のＩＯ用回路部を、そのうちの、前記パッド１−４−ｐ２、１−４−ｐ３にそれぞれ接続されるべきＩＯ用回路部１−４−ｉ２と、１−４−ｉ３を、相互に隣接せずに、該両者間に、数個の別機能のＩＯ用回路部１−４−ｉ１、１−４−ｉ４が配置される配置構造としたものである。即ち、各ＩＯ用回路部を、図示左方より、１−４−ｉ２、１−４−ｉ１、１−４−ｉ４、１−４−ｉ３の順に、配置することにより、丁度、各ＩＯ用回路部を、該回路部間での導線接触を生じないように、配置することができるものである。
【００３０】
このように、本実施の形態２による半導体装置４００（半導体装置１−１）は、上記実施の形態１の構成と同様の構成とするとともに、一つのリード端１−４−１２から、半導体素子上の離れた２つのＩＯ用回路部１−４−ｉ２、１−４−ｉ３の各々に各リード線により接続する構成としたものであり、これにより、一つのリード端から半導体素子上の離れた２つのＩＯ用回路部の各々に各リード線により接続することが可能となり、半導体素子内部で配線を引き回すことなく、半導体素子上の２箇所にて同じ信号を受信あるいは送信できる半導体装置を得られる効果がある。
【００３１】
（実施の形態３）
次に、請求項３に対応する本発明の実施の形態３による半導体装置５００（半導体装置１−２）について説明する。
本実施の形態３による半導体装置５００は、前記実施の形態２による半導体装置４００と同様に、その平面図は、図４で示されるものであり、リード端１−４−ｌ２の端子機能として、電源またはＧＮＤ機能を割り当て、該リード端１−４−ｌ２を、導線１−４−ｗ２、１−４−ｗ３を介して、それぞれ、パッド１−４−ｐ２、１−４−ｐ３に接続し、該パッド１−４−ｐ２、１−４−ｐ３に接続されるＩＯ用回路部として、電源またはＧＮＤ用のＩＯ用回路であるＩＯ用回路部１−４−ｉ２、１−４−ｉ３を、配置したものである。
【００３２】
これにより、離れた二箇所のＩＯ用回路部１−４−ｉ２、１−４−ｉ３から、電源、またはＧＮＤを供給することが可能となる。
【００３３】
このように、本実施の形態３による半導体装置５００（半導体装置１−２）は、前記実施の形態２の構成において、２本のワイヤーを接続する端子は、電源またはＧＮＤ供給する端子機能をもつものとしたものであり、これにより、電源供給個所が増加するため、半導体素子内部の電源の安定化に効果を有するものである。
【００３４】
（実施の形態４）
次に、請求項４に対応する本発明の実施の形態４による半導体装置６００について説明する。
本実施の形態４による半導体装置６００は、前記実施の形態２、３による半導体装置３００、４００と同様に、その平面図は、図４で示されるものである。
【００３５】
図４において、実施の形態３におけると同様に、リード端１−４−ｌ２の端子機能として、電源、またはＧＮＤ機能を割り当て、該リード端１−４−ｌ２を、導線１−４−ｗ２、１−４−ｗ３を介して、パッド１−４−ｐ２、パッド１−４−ｐ３に接続し、該パッド１−４−ｐ２、パッド１−４−ｐ３に接続されるＩＯ用回路部として、電源、またはＧＮＤ用ＩＯ用回路であるＩＯ用回路部１−４−ｉ２、ＩＯ用回路部１−４−ｉ３を、配置し、該電源、またはＧＮＤ用ＩＯ用回路として配置したＩＯ用回路部１−４−ｉ２、及びＩＯ用回路部１−４−ｉ３により挟まれるＩＯ用回路部１−４−ｉ１、及びＩＯ用回路部１−４−ｉ４として、半導体素子内部、または半導体素子外部に、機能端子として動作するＩＯ用回路部を配置し、このように、機能端子を構成するＩＯ用回路部に、電源またはＧＮＤで囲まれたＩＯ用回路部から、電源またはＧＮＤを供給するようにしたものである。
【００３６】
このように、本実施の形態４による半導体装置６００（半導体装置１−３）は、上記のような構成としたことにより、前記電源、またはＧＮＤ用ＩＯ用回路部で囲まれた機能端子の動作により生じるノイズを、軽減することが可能となるものである。
【００３７】
（実施の形態５）
図５は、前記実施の形態１，２，３，４の半導体装置３００、４００，５００，６００における、パッド接続を変更する前のパッド配置を有する発明の実施の形態５による半導体装置７００（半導体装置２）を示す図である。
図５において、信号配線５−１−１を、信号配線５−１−２と交差することなく、信号配線５−１−２の右側に配線する場合、ＩＯ用回路部５−１−１１に、ＩＯ用回路部５１−９と同電位の信号を入力し、信号配線５−１−３としてＬＳＩ内部に配線しなければならない。この場合、
１）リード端５−１−１９から、２本の導線にて、パッド５−１−４と、パッド５−１−６に接続する方法、
２）リード端５−１−２１から、リード端５−１−１９と同じ信号を、導線にてパッド５−１−６に接続する方法、
などがある。
【００３８】
上記の１）の場合、リード端５−１−１９から、パッド５−１−６に導線で接続した場合、導線５−１−１５と交差することになり、組立て時の歩留まりの低下を生ずる。
２）の場合は、新たに端子を設けなければならず、ＩＯ端子増加に繋がってしまう。
前記問題を解決した、本実施の形態５による半導体装置７００におけるパッド接続を変更した後のパッド配置の平面図を図６（ａ）に、その斜視図を図６（ｂ）に、示す。
【００３９】
隣接しないＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１の、隣接するパッド５−２−４と、パッド５−２−６とを、パッドを形成する素材５−２−２３で結合することにより、導線５−２−１４の１本の導線で、ＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１を同電位にし、ＩＯ用回路部５−２−１０の配線５−１−２と交差することなく、配線５−１−１と同電位の配線５−１−３を、別方向に取出せる構成としている。
【００４０】
また、上記のように、隣接するパッドを、パッドを形成する素材で結合するのは、ＬＳＩ外部側のパッドではなく、ＬＳＩ内部側の隣接するパッドを結合することにより行ってもよく、上記と同様の効果を得ることができる。
このように、本実施の形態５による半導体装置７００（半導体装置２）は、隣接しないＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１の、隣接するパッド５−２−４と、パッド５−２−６とを、パッドを形成する素材５−２−２３で結合するようにしたものであり、これにより、導線５−２−１４の１本の導線で、ＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１とを同電位にし、ＩＯ用回路部５−２−１０の配線５−１−２と交差することなく、配線５−１−１と同電位の配線５−１−３を、別方向に取出すようにすることができ、組立て時の歩留まりの低下を生じることなく、また、ＩＯ端子の増加を生じることなく、所要の回路を構成することができる。
【００４１】
（実施の形態６）
次に、本発明の実施の形態６による半導体装置８００（半導体装置２−１）について、説明する。
本発明の実施の形態６による半導体装置８００は、図６に示す本発明の実施の形態５の半導体装置７００における、パッド接続を変更した後のパッド配置において、ＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１を、その一方を、電源またはＧＮＤ端子の一方、他方を、電源またはＧＮＤ端子の他方とするようにしたものである。
【００４２】
そして、これにより、信号配線５−１−２に対するノイズの影響を低減することができるものである。
このように、本実施の形態６による半導体装置８００（半導体装置２−１）は、図６の半導体装置７００において、ＩＯ用回路部５−２−９と、ＩＯ用回路部５−２−１１の一方を、電源またはＧＮＤ端子の一方、他方を、電源またはＧＮＤ端子の他方、としたものであり、これにより、信号配線５−１−２に対するノイズの影響を低減できる半導体装置を得られる効果がある。
【００４３】
（実施の形態７）
図７は、本実施の形態７の半導体装置９００（半導体装置３）における、配置変更前のＩＯ用回路部の配置構成を示す図である。
ここで、本実施の形態７による半導体装置９００（半導体装置３）は、半導体チップの四隅のリード端−パッド間の導線接続の接触回避を目的とするものであるが、図７では、一つの隅でのＩＯ用回路部の配置構成のみを示している。
【００４４】
図７において、７−１〜７−４はリード端、７−５〜７−８は導線、７−９〜７−１２はパッド、７−１３は半導体チップ、７−１４はリードフレーム、７−１５〜７−１８はＩＯ用回路部である。
【００４５】
リード端７−１〜７−４は、リードフレーム７−１４上に配置され、パッケージピンに接続されている。また、リード端７−１〜７−４は、各々半導体チップ７−１３上のパッド７−９〜７−１２に、導線７−５〜７−８を用いて、接続されている。また、パッド７−９〜７−１２は、各々、ＩＯ用回路部７−１５〜７−１８上に配置され、各々、該ＩＯ用回路部７−１５〜７−１８と接続されている。
【００４６】
図７に示した本実施の形態７による半導体装置９００における、配置変更前のＩＯ用回路部７−１５〜７−１８の配置構成では、隣接するパッド７−９〜７−１２が、半導体チップの内側と外側に交互に配置される千鳥状配置構成となっており、外側に配置されているパッド７−９と、これに接続されるリード端７−２とを結ぶ導線７−６の配置される角度と、内側に配置されているパッド７−１０と、これに接続されるリード端７−１とを結ぶ導線７−５の配置される角度との差が大きいため、該両導線７−５と、７−６は、相接触する危険のある構成となっている。
【００４７】
同様に、外側に配置されているパッド７−１１と、これに接続されるリード端７−４とを結ぶ導線７−８と、内側に配置されているパッド７−１２と、これに接続されるリード端７−３とを結ぶ導線７−７とについても、相互に接触する危険のある構成となっている。
【００４８】
図８は、図７に示した本実施の形態７における、配置変更前のＩＯ用回路部の配置構成に対して、図９に示す配置変更フローを用いて前記ＩＯ用回路部の配置変更を行った結果、該変更されたＩＯ用回路部の配置構成を有する半導体装置８００を示す。
【００４９】
図８において、７−１０１〜７−１０４はリード端、７−１０５〜７−１０８は導線、７−１０９〜７−１１２はパッド、７−１１３は半導体チップ、７−１１４はリードフレーム、７−１１５〜７−１１８はＩＯ用回路部である。リード端７−１０１〜７−１０４は、リードフレーム７−１１４上に配置され、パッケージピンに接続されている。また、リード端７−１０１〜７−１０４は、各々、半導体チップ７−１１３上のパッド７−１０９〜７−１１２に、導線７−１０５〜７−１０８を用いて接続されている。また、パッド７−１０９〜７−１１２は、各々、ＩＯ用回路部７−１１５〜７−１１８上に配置され、該ＩＯ用回路部に接続されている。
【００５０】
次に、本実施の形態７において、ＩＯ用回路部の配置構成の変更を行って、その配置構成の変更後のＩＯ用回路部７−１１５〜７−１１８を有する、図８に示す半導体装置８００を得るための手順を、図９に示すＩＯ用回路部配置構成変更フローを用いて説明する。
【００５１】
図９に示すＩＯ用回路部配置構成変更フローにおいて、７−２０１は、パッド−リード端間の導線長を計測するパッド−リード端間導線長計測ステップ、７−２０２は、内側ＰＡＤの配置を変更する内側ＰＡＤ配置変更ステップ、７−２０３は、隣接ワイヤ間の距離を計測判定する隣接ワイヤ間距離計測判定ステップ、７−２０４は、最終的にＰＡＤ位置を固定するＰＡＤ位置固定ステップである。
【００５２】
本実施の形態７では、図７で構成される、配置構成変更前の半導体装置６００におけるＩＯ用回路部５−２−９、５−２−１１（図６参照）の配置において、まず、導線７−５、７−６、７−７、７−８の配線長、およびリード端７−１〜７−４の配置座標、および、パッド７−９〜７−１２の配置座標を、計測する。
【００５３】
本実施の形態７におけるＩＯ用回路部の配置構成の変更前の、図７に示す配置構成では、導線７−５、７−６、および導線７−７，７−８は、各々接触しうる構成となっており、図９に示すパッド・リード端間導線長計測ステップ７−２０１において、この接触状態を抽出し、ボンディングパッド７−１０、７−１２の必要な移動距離を抽出する。
【００５４】
次に、この移動距離を元に、図９に示す内側パッド配置変更ステップ７−２０２において、図７に示す内側のＩＯ用回路部７−１６上に配置されているパッド７−１０、および、もうひとつのＩＯ用回路部７−１８の上に配置されているパッド７−１２を、半導体チップのより内側に配置移動する。
【００５５】
ここで、本実施の形態７では、図１０、図１１に示すように、ＩＯ用回路部の接続部７−３０１と、パッド７−３０２とは、相互に移動できるような構成としている。
ＩＯ用回路部の接続部７−３０１と、パッド７−３０２とが移動した際には、図１２，図１３に示すように、ＩＯ用回路部の接続部７−４０１に、これをパッド側に長く伸ばした延長部７−４０３を設けることで、パッド７−４０２と接続部７−４０１とを保持できる構成としている。
【００５６】
このように、図９に示す、内側ＰＡＤ配置変更ステップ７−２０２により、パッド配置を変更した後のＩＯ用回路部配置を示したのが、上記の既に説明した図８である。各々、図７における図面符号に１００を加えた符号が、該配置変更後の各素子を示している。
【００５７】
次に、上記隣接導線間距離計測ステップ７−２０３では、パッド変更後の導線７−１０５，７−１０６間の距離、および導線７−１０７，７−１０８間の距離の計測を行い、各導線間で、配線接触が発生するかどうかを判定する。
配線接触が再度、発生する場合には、再度、内側パッド配置変更ステップ７−２０２において、パッドの配置変更を行う。
【００５８】
図８の本実施の形態７の半導体装置９００の配置構成では、配線接触を回避できた状態を示しており、この状態が得られた時点で、図７に示すパッド配置固定ステップ７−２０４において、内側パッドの配置位置を固定する作業と、導線７−１０５〜７−１０８の導線配線を固定する作業とを、実施する。
【００５９】
以上のように、本実施の形態７による半導体装置９００（半導体装置３）は、図７で示すように千鳥配置のＩＯ用回路部の配置を行っている半導体装置において、図８に示すように、内側パッドを移動させることにより、半導体装置の４隅で発生しやすいリード端とパッド配線との接触を回避できる半導体装置を提供することが可能となる。
【００６０】
なお、本実施の形態７では、パッドとＩＯ用回路部とが分離され、その各々を個別に移動できるものとして説明を行ったが、ＩＯ用回路部とパッドとの相対位置が変わらない半導体装置においても、千鳥配置の内側ＩＯ用回路部を、パッドと同時に移動させることにより、上記と同様の効果が得られるものを実現可能である。
【００６１】
（実施の形態８）
図１４は、本実施の形態８による半導体装置１０００（半導体装置４）における、配置変更前のＩＯ用回路部の配置構成の一例を示している。なお、本実施の形態８は、チップの四隅のリードフレームとパッド間の導線接続の接触回避を目的としており、一つの隅でのＩＯセルの配置構成のみを開示している。
【００６２】
図１４において、８−１〜８−４はリード端、８−５〜８−８は導線、８−９〜８−１２はパッド、８−１３は半導体チップ、８−１４はリードフレーム、８−１５〜８−１８はＩＯ用回路部、８−１９は信号生成回路、８−２０、８−２１は、信号生成回路・ＩＯ用回路部間配線である。
【００６３】
図１４において、リード端８−１〜８−４は、リードフレーム８−１４上に配置され、パッケージピンに接続されている。また、リード端８−１〜８−４は、各々半導体チップ８−１３上のパッド８−９〜８−１２に導線８−５〜８−９を用いて接続されている。また、パッド８−９〜８−１２は各々ＩＯ用回路部８−１５〜８−１８上に配置され、各々各ＩＯ用回路部と接続されている。また、信号生成回路８−１９の２つの出力信号は、各々配線８−２０、８−２１により、パッド８−１０に接続されるＩＯ用回路部８−１６、パッド８−１１に接続されるＩＯ用回路部８−１７に接続されている。
【００６４】
図１４に示した本実施の形態８の配線変更前のＩＯ用回路部の配置構成は、隣接するパッドが、半導体チップの内側と外側に交互に配置される千鳥配置構成となっており、信号生成回路８−１９からの二つの出力ピンが、内側のパッド８−１０用のＩＯ用回路部８−１６、外側のパッド８−１１用のＩＯ用回路部８−１７に、それぞれ、配線８−２０、８−２１を介して接続されている。
【００６５】
図１７は、この信号生成回路８−１９からの二つの出力信号の、リード端８−１、８−４からの出力信号のタイミングチャートを示している。
図において、８−３０１、８−３０２が、二つの信号の信号波形を示しており、この信号間の遅延差８−３０３は、内側パッド、外側パッド間の経路差が起因して発生しているものである。
【００６６】
信号生成回路８−１９からの二つの信号の遅延差を、できるだけ抑える必要のあるような回路、例えば、差動信号回路などでは、この遅延差がチップ性能を左右する重要な要素となる場合がある。
【００６７】
そこで、本実施の形態８では、図１６に、信号生成回路とＩＯ用回路部間の配線を修正する配線修正処理のフローチャートを示す。以下、この図１６を用いて、本実施の形態８の動作を説明する。
【００６８】
まず、パッド・信号生成回路間配線長計測ステップ８−２０１では、信号生成回路８−１９からの２つの出力信号が出力される配線８−２０、８−２１の配線長を計測する。
パッド・信号生成回路接続変更ステップ８−２０２においては、上記計測した配線長の情報を用いて、前記配線８−２０、８−２１間の配線長の差が少なくなるように、前記信号生成回路８−１９と、ＩＯ用回路部８−１５〜８−１８間の接続の修正を行う。
【００６９】
例えば、配線８−２０、配線８−２１の各々の接続先のＩＯ用回路部が、内側配置のＩＯ用回路部８−１６と、外側配置のＩＯ用回路部８−１７とであった場合に、上記配線８−２０、８−２１間の配線長の差が大きかった場合には、上記配線８−２１の接続先のＩＯ用回路部を、外側配置のＩＯ用回路部８−１７から、内側配置のＩＯ用回路部８−１８に変更する。
【００７０】
そして、ステップ８−２０３では、接続変更後の、信号生成回路とリード間の配線長を計測し、該信号生成回路とリード間の配線長の差分が小さくなる配線に変更した結果、該配線長の差分が小さくなったときは、パッド・信号生成回路間配線固定ステップ８−２０４において、信号生成回路・パッド間の配線を固定する。
【００７１】
上記のような方法により、配線変更を行った本発明の実施の形態８による半導体装置８００を示すのが、図１５である。
図１５では、信号生成回路８−１１９からの二つの信号線のパスを変更し、その差分が小さくなる内側パッド８−１１０用のＩＯ用回路部８−１１６への接続と、内側パッド８−１１２用のＩＯ用回路部８−１１８への接続とに変更している。
【００７２】
このように、図１５で示す配線変更を行った回路でのリード端での２つの出力波形のタイミングチャートを、図１８に示す。
リードフレーム８−１１４までの配線長の差分を小さくすることで、二つの出力信号波形８−４０１、８−４０２の遅延差８−４０３を、図１７に示される本実施の形態８による配線変更前の状態での値より小さくすることが可能となる。
【００７３】
以上、本実施の形態８により、出力信号の遅延差を小さくすることが可能な半導体装置（３−１）を提供することができる。
なお、本実施の形態では、２つの出力信号で説明を行ったが、信号線の数は、２つ以上であってもかまわない。また、出力信号での説明を行ったが、入力信号であっても、問題なく、適用可能である。
【００７４】
（実施の形態９）
図１９は、本発明の実施の形態９による半導体装置１１００（半導体装置５−１）の配置構成を示している。
図１９において、９−１はリード端、９−１１は導線、９−４、９−５はパッド、９−１６はリードフレーム、９−１５は半導体チップ、９−８はＩＯ回路部を示している。
図１９において、リード端９−１は、パッケージピンに接続されている。また、リード端９−１は、半導体チップ９−１５上のパッド９−４、９−５に、導線９−１１、９−１２を用いて接続されている。また、パッド９−４、９−５は、各々、ＩＯ回路部９−８上に配置され、各々、該ＩＯ回路部と接続されている。なお、９−２０は、ＩＯ回路部９−８に接続された引き出し部である。
【００７５】
図１９に示した本実施の形態９の半導体装置１１００の配置構成では、隣接するパッドが、チップの内側と外側に交互に配置される千鳥状配置構成となっており、かつ、該当するＩＯ回路部９−８では、内側パッド９−５と、外側パッド９−４が、配置されており、両パッドが、導線９−１１、９−１２により、リード端９−１に接続されている。
【００７６】
以上のように、本実施の形態９による半導体装置１１００（半導体装置５−１）は、上記のような配置構成としたことにより、ＩＯ回路部の面積を縮小することができ、またワイヤーによる許容電流の増加を行うことができ、また、ＩＯ律速時においても、チップサイズの削減をも行うことができる。
【００７７】
（実施の形態１０）
図２０は、本発明の実施の形態１０による半導体装置１２００（５−２）の配置構成を示している。
図２０において、１０−１〜１０−３はリード端、１０−１１〜１０−１４は導線、１０−４〜１０−７はパッド、１０−１６はリードフレーム、１０−１５は半導体チップ、１０−８〜１０−１０はＩＯ回路部、１０−２０は内部引き出し線、である。
図２０において、リード端１０−１〜１０−３は、パッケージピンに接続されている。また、リード１０−１〜１０−３は、半導体チップ１０−１５上のパッド１０−４〜１０−７に、導線１０−１１〜１０−１４を用いて、接続されている。また、パッド１０−４〜１０−７は、各々ＩＯ回路部１０−８〜１０−１０上に配置され、各々、ＩＯ回路部と接続されている。
【００７８】
図２０に示した本実施の形態１０による半導体装置１２００の配置構成では、隣接するパッドが、チップの内側と、外側に交互に配置される千鳥配置構成となっており、かつ、所要のＩＯ回路部１０−８では、その上に、内側パッド１０−５と、外側パッド１０−４とが配置されており、両パッドが、導線１０−１１、１０−１２により、リード端１０−１に接続されている。また、外側パッド１０−４と、内側パッド１０−５は、同じＩＯ回路部１０−８上に配置されているが、外側パッド１０−４は、隣接するＩＯ回路部（図示せず）への電源供給に用い、内部回路へのメタル層での接続は行わず、内側パッド１０−５は、引き出し線１０−２０により内部回路への電源供給用に用いることができる。なお、ＩＯ回路部１０−９の内側にも、引き出し線１０−２１が設けられており、また、ＩＯ回路部１０−１０の内側にも、引き出し線１０−２２が設けられている。
以上のように、本実施の形態１０による半導体装置１２００（半導体装置５−２）は、上記のような構成としたことにより、パッド部、ＩＯ回路部での共通インピーダンスを減らしながら、各パッド部の各々へ、電源供給を行うことが出来る。
【００７９】
（実施の形態１１）
図２１は、本実施の形態１１による半導体装置１３００（半導体装置５−３）の配置構成を示している。
図２１において、１１−１〜１１−３、１１−１７はリード端、１１−１１〜１１−１４は導線、１１−４〜１１−７はパッド、１１−１６はリードフレーム、１１−１５は半導体チップ、１１−８〜１１−１０はＩＯ回路部、１１−２０、１１−２１、１０−２２は、引き出し線である。
【００８０】
本実施の形態１１の構成において、リード端１１−１〜１１−３は、パッケージピンに接続されている。また、リード端１１−１〜１１−３は、それぞれ、半導体チップ１２−１５上のパッド１１−５、１１−４、１１−６に、導線１１−１１〜１１−１３を用いて接続されており、リード端１１−１７は、同じく、半導体チップ１２−１５上のパッド１１−７に、導線１１−１４を用いて接続されている。
【００８１】
また、パッド１１−４および１１−５、パッド１１−６、パッド１１−７は、それぞれ、ＩＯ回路部１１−８、１１−９、１１−１０上に配置され、各々、該各ＩＯ回路部と接続されている。外側パッド１１−４、内側パッド１１−５は、引き出し線１１−２０で、内部回路へ電位を導く。また、内側パッド１１−６は、引き出し線１１−２１で、内部回路へ電位を導き、外側パッド１１−７は、ＩＯ回路部１１−１０および引き出し線１１−２２で、内部回路へ電位を導く。
【００８２】
図２１に示される本実施の形態１１の半導体装置１３００は、隣接するパッドが、チップの内側と、外側に、交互に配置される千鳥状配置構成となっている。また、本実施の形態２１では、該当するＩＯ回路部１１−８上には、内側パッド１１−５と、外側パッド１１−４が配置されており、両パッドが、それぞれ、導線１１−１１、１１−１２により、異なるリード端１１−１、１２−２に接続されている。また、外側パッド１１−４と、内側パッド１１−５は、同じＩＯ回路部１１−８上に配置されており、該ＩＯ回路部内でメタル層を用いて同電位に接続され、引き出し線１１−２０で内部回路へ接続されている。また、内側パッド１１−６は、引き出し線１１−２１で、内部回路へ電位が導かれ、外側パッド１１−７は、ＩＯ回路部１１−１０および引き出し線１１−２２で、内部回路へ電位が導かれる。
【００８３】
以上のように、本実施の形態１１による半導体装置１３００（半導体装置５−３）は、上記のような構成としたことにより、１つのＩＯセルの幅で、同電位の信号線の受渡しを、２本の導線で行うことが出来るようになり、ＩＯセルの数を増やすことなく、許容電流量を増加させることが可能となり、チップサイズの削減を行うことができる。
【００８４】
（実施の形態１２）
図２２は、本実施の形態１２による半導体装置１４００（半導体装置５−４）の配置構成を示している。
図２２において、１２−１〜１２−３、１２−１７はリード端、１２−１１〜１２−１４は導線、１２−４〜１２−７はパッド、１２−１６はリードフレーム、１２−１５は半導体チップ、１２−８〜１２−１０はＩＯ回路部、１２−２０、１２−２１、１２−２２、１２−２３は、内部への引き出し線、である。
【００８５】
図２２に示される本実施の形態１２は、図２１に示される実施の形態１１に比較し、ＩＯ回路部１２−８上に配置された外側パッド１２−４、内側パッド１２−５のそれぞれに対して、内部への引き出し線が、１２−２０、１２−２１の２つ、おのおのに対応して設けられたものであり、その他の点は、前記実施の形態１１におけると同じである。
【００８６】
この図２２に示した本実施の形態１２の半導体装置１４００の配置構成では、隣接するパッドがチップの内側と外側に交互に配置される千鳥配置構成となっており、かつ、該当するＩＯ回路部１２−８では、内側パッド１２−５と、外側パッド１２−４とが配置されており、両パッドが、それぞれ、導線１２−１１、１２−１２により、リード端１２−１、１２−２に接続されている。また、外側パッド１２−４と、内側パッド１２−５は、同じＩＯ回路部１２−８上に配置されるが、外側パッド１２−４は、引き出し線１２−２１で、内側パッド１２−５は、引き出し線１２−２０で、それぞれＩＯ回路部により独立した電位で、内部回路へ接続される。
【００８７】
以上のように、本実施の形態１２の半導体装置１４００（半導体装置５−４）は、上記のような構成としたことにより、一つのＩＯセルの幅で、異電位の信号線の受渡しが出来る様になり、チップサイズの削減をすることができる。
【産業上の利用可能性】
【００８８】
本発明に関わる半導体装置は、組み立て時の導線同士の接触を防止し、チップサイズ削減によるコスト削減、及び品質向上の面で、特にパッドが２列に配置されている半導体素子構造において有効である。また本発明は、主にＬＱＦＰといった薄型の半導体装置に適用して好適である。
【図面の簡単な説明】
【００８９】
【図１】図１は、従来の半導体装置の一部拡大平面図である。
【図２】図２は、図１から半導体素子のサイズを縮小し各辺の長さを短くした場合に、パッド及び接続されるＩＯ用回路部を、可能な限り間隔を詰めて配置した、従来の半導体装置１−１を示す図である。
【図３】図３は、請求項１に対応する本発明の実施の形態１による半導体装置３００の平面図の一部拡大図である。
【図４】図４は、請求項２、３、４にそれぞれ対応する、本発明の実施の形態２、３、４による半導体装置４００，５００，６００の平面図一部拡大図である。
【図５】図５は、本発明の実施の形態５による半導体装置７００における、パッド接続を変更する前のパッド接続を示す図である。
【図６（ａ）】図６（ａ）は、本発明の実施の形態５による半導体装置７００における、パッド接続を変更した後のパッド配置、および本発明の実施の形態６による半導体装置８００におけるパッド配置の平面図を示す図である。
【図６（ｂ）】図６（ｂ）は、本発明の実施の形態５による半導体装置７００における、パッド接続を変更した後のパッド配置、および本発明の実施の形態６による半導体装置８００におけるパッド配置の斜視図を示す図である。
【図７】図７は、本発明の実施の形態７による半導体装置９００における、配置変更前のＩＯ用回路部の配置構成を示す図である。
【図８】図８は、本発明の実施の形態７による半導体装置９００におけるＩＯ用回路部の配置構成図である。
【図９】図９は、本発明の実施の形態７による半導体装置９００におけるＩＯ用回路部の配置構成変更フロー図である。
【図１０】図１０は、本発明の実施の形態７による半導体装置９００における変更前のＩＯ用回路部パッド構成平面図である。
【図１１】図１１は、本発明の実施の形態７による半導体装置９００における変更前のＩＯ用回路部パッド構成側面図である。
【図１２】図１２は、本発明の実施の形態７による半導体装置９００におけるＩＯ用回路部パッド構成平面図である。
【図１３】図１３は、本発明の実施の形態７による半導体装置９００におけるＩＯ用回路部パッド構成側面図である。
【図１４】図１４は、本発明の実施の形態８による半導体装置１０００における変更前のＩＯ用回路部の配置構成図である。
【図１５】図１５は、本実施の形態８による半導体装置１０００におけるＩＯ用回路部の配置構成図である。
【図１６】図１６は、本実施の形態８による半導体装置１０００におけるＩＯ用回路部の配置構成変更フロー図である。
【図１７】図１７は、本実施の形態８による半導体装置１０００における変更前のＩＯ用回路部のリード端での出力波形図である。
【図１８】図１８は、本発明の実施の形態８による半導体装置１０００におけるＩＯ用回路部のリード端での出力波形図である。
【図１９】図１９は、本発明の実施の形態９による半導体装置１１００におけるＩＯ用回路部の配置構成図である。
【図２０】図２０は、本発明の実施の形態１０による半導体装置１２００におけるＩＯ用回路部の配置構成図である。
【図２１】図２１は、本発明の実施の形態１１による半導体装置１３００におけるＩＯ用回路部の配置構成図である。
【図２２】図２２は、本発明の実施の形態１２による半導体装置１４００（半導体装置５−４）におけるＩＯ用回路部の配置構成図である。
【図２３】図２３は、従来の半導体装置における千鳥パッド配置構成を示す図である。
【符号の説明】
【００９０】
１−３−ｄ１  半導体素子
１−３−ｌ１  半導体装置におけるリード端
１−３−ｌ２  半導体装置におけるリード端
１−３−ｌ３  半導体装置におけるリード端
１−３−ｌ４  半導体装置におけるリード端
１−３−ｗ１  半導体装置における導線
１−３−ｗ２  半導体装置における導線
１−３−ｗ３  半導体装置における導線
１−３−ｗ４  半導体装置における導線
１−３−ｐ１  半導体装置におけるパッド
１−３−ｐ２  半導体装置におけるパッド
１−３−ｐ３  半導体装置におけるパッド
１−３−ｐ４  半導体装置におけるパッド
１−３−ｉ１  半導体装置におけるＩＯ用回路部
１−３−ｉ２  半導体装置におけるＩＯ用回路部
１−３−ｉ３  半導体装置におけるＩＯ用回路部
１−３−ｉ４  半導体装置におけるＩＯ用回路部
３００  半導体装置
１−１−ｌ１  １−１−ｌ２  １−１−ｌ３  リード端
１−１−ｗ１  １−１−ｗ２  １−１−ｗ３  １−２−ｗ４  導線
１−１−ｐ１  １−１−ｐ２  １−１−ｐ３  １−２−ｐ４  パッド
１−１−ｉ１  １−１−ｉ２  １−１−ｉ３  １−１−ｉ４  ＩＯ用回路部
４００  半導体装置
１−４−１２  リード端
１−４−ｗ２  １−４−ｗ３  導線
１−４−ｐ２  １−４−ｐ３  パッド
１−４−ｉ１  １−４−ｉ２  １−４−ｉ３  １−４−ｉ４  ＩＯ用回路部
５００  半導体装置
１−４−ｌ１  １−４−ｌ２  １−４−ｌ３  リード端
１−４−ｗ１  １−４−ｗ２  １−４−ｗ３  １−４−ｗ４  導線
１−４−ｐ１  １−４−ｐ２  １−４−ｐ３  １−４−ｐ４  パッド
１−４−ｉ１  １−４−ｉ２  １−４−ｉ３  １−４−ｉ４  ＩＯ用回路部
６００  半導体装置
１−４−ｌ１  １−４−ｌ２  １−４−ｌ３  リード端
１−４−ｗ１  １−４−ｗ２  １−４−ｗ３  １−４−ｗ４  導線
１−４−ｐ１  １−４−ｐ２  １−４−ｐ３  １−４−ｐ４  パッド
１−４−ｉ１  １−４−ｉ２  １−４−ｉ３  １−４−ｉ４  ＩＯ用回路部
７００  半導体装置
５−１−１  ５−１−２  信号配線
５−１−９  ５−１−１０  ５−１−１１  ５−１−１２  ５−１−１３  ＩＯ用回路部
５−１−１９  ５−１−２０  ５−１−２１  ５−１−２２  ５−１−２３  リード端
５−１−４  ５−１−５  ５−１−６  ５−１−７  ５−１−８  パッド
５−１−１４  ５−１−１５  ５−１−１６  ５−１−１７  ５−１−１８  導線
５−２−２３  パッドを形成する素材
５−１−２  配線
８００  半導体装置
５−２−９  ５−２−１１  ＩＯ用回路部
５−１−２  信号配線
９００  半導体装置
７−１〜７−４  リード端
７−５〜７−８  導線
７−９〜７−１２  パッド
７−１３  半導体チップ
７−１４  リードフレーム
７−１５〜７−１８  ＩＯ用回路部
７−１０１〜７−１０４  リード端
７−１０５〜７−１０８  導線
７−１０９〜７−１１２  パッド
７−１１３  半導体チップ
７−１１４  リードフレーム
７−１１５〜７−１１８  ＩＯ用回路部
７−２０１  パッド−リード端間導線長計測ステップ
７−２０２  内側ＰＡＤ配置変更ステップ
７−２０３  隣接ワイヤ間距離計測判定ステップ
７−２０４  ＰＡＤ位置固定ステップ
５−２−９  ５−２−１１  ＩＯ用回路部
７−５  ７−６  ７−７  ７−８  導線
７−１〜７−４  リード端
７−９〜７−１２  ボンディングパッド
７−１５  ７−１６  ７−１７  ７−１８  ＩＯ用回路部
７−３０１  ＩＯ用回路部の接続部
７−３０２  パッド
７−４０１  ＩＯ用回路部の接続部
７−４０３  延長部
７−４０２  パッド
１０００  半導体装置
８−１〜８−４  リード端
８−５〜８−８  導線
８−９〜８−１２  パッド
８−１３  半導体チップ
８−１４  リードフレーム
８−１５〜８−１８  ＩＯ用回路部
８−１９  信号生成回路
８−２０  ８−２１  信号生成回路・ＩＯ用回路部間配線
８−２０１  パッド・信号生成回路間配線長計測ステップ
８−２０２  パッド・信号生成回路接続変更ステップ
８−２０３  パッド・リード間ワイヤ長計測判定ステップ
８−２０４  パッド・信号生成回路間配線固定ステップ
１１００  半導体装置
９−１  リード端
９−１１  導線
９−４  ９−５  パッド
９−１１  ９−１２  導線
９−１６  リードフレーム
９−１５  半導体チップ
９−８  ＩＯ回路部
９−２０  引き出し部
１２００  半導体装置
１０−１〜１０−３  リード端
１０−１１〜１０−１４  導線
１０−４〜１０−７  パッド
１０−１６  リードフレーム
１０−１５  半導体チップ
１０−８〜１０−１０  ＩＯ回路部
１０−２０  １１−２１  １０−２２  内部引き出し線
１３００  半導体装置
１１−１〜１１−３  １１−１７  リード端
１１−１１〜１１−１４  導線
１１−４〜１１−７  パッド
１１−１６  リードフレーム
１１−１５  半導体チップ
１１−８〜１１−１０  ＩＯ回路部
１１−２０  １１−２１  １０−２２  引き出し線
１４００  半導体装置
１２−１〜１２−３  １２−１７  リード端
１２−１１〜１２−１４  導線
１２−４〜１２−７  パッド
１２−１６  リードフレーム
１２−１５  半導体チップ
１２−８〜１２−１０  ＩＯ回路部
１２−２０  １２−２１  １２−２２  １２−２３  内部への引き出し線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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