(57)【特許請求の範囲】
【請求項１】
トレンチＤＭＯＳ構造部と、該トレンチＤＭＯＳ構造部に対する過電圧保護としてのツェナーダイオードとを有する二重拡散金属酸化膜半導体トランジスタにおいて、
第１の伝導型の基板と、
上記基板上に形成された第２の伝導型のボディ領域と、
上記ボディ領域及び上記基板に亘って延びる複数のトレンチと、
上記トレンチの内壁及び上記ボディ領域上に形成された酸化物層と、
上記トレンチ内の酸化物層上に形成され、該トレンチ内の酸化物層上に堆積されたドーピングされていないポリシリコン層と、該ドーピングされていないポリシリコン層上に堆積されたドーピングされたポリシリコン層とを有する導電性電極と、
上記トレンチに隣接するボディ領域に形成された第１の伝導型のソース領域と、
上記ボディ領域の表面を直接覆う酸化物層上の、上記トレンチＤＭＯＳ構造部に重ならない所定の位置に形成され、上記ツェナーダイオードが完全に形成されたドーピングされていないポリシリコン層とを備え、
上記ツェナーダイオードは、第１の伝導型の複数のカソード領域と、該複数のカソード領域のうちの隣接するカソード領域に接する少なくとも１つのアノード領域とを有し、
上記トレンチＤＭＯＳ構造部は、少なくとも、上記導電性電極と、該導電性電極が形成されたトレンチに隣接するボディ領域と、上記ソース領域とを有することを特徴とする二重拡散金属酸化膜半導体トランジスタ。
【請求項２】
上記基板の背面に配置されたドレイン電極を更に備える請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項３】
上記ソース領域に接続されたソース電極を更に備える請求項２記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項４】
上記酸化物層の厚さは、５００〜８００Åであることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項５】
上記ツェナーダイオードが完全に形成されたドーピングされていないポリシリコン層の厚さは、５０００〜１００００Åであることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項６】
上記ツェナーダイオードが完全に形成されたドーピングされていないポリシリコン層は、上記少なくとも１つのトレンチがボディ領域及び基板に亘って延びる方向に対して垂直な方向に位置し、上記ボディ領域の表面を直接覆う酸化物層上の、上記トレンチＤＭＯＳ構造部に重ならない所定の位置に形成されていることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項７】
上記複数のカソード領域には、ホウ素が注入されていることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項８】
トレンチＤＭＯＳ構造部と、該トレンチＤＭＯＳ構造部に対する過電圧保護としてのツェナーダイオードとを有する二重拡散金属酸化膜半導体トランジスタの製造方法において、
第１の伝導型の基板を準備するステップと、
上記基板上に、第２の伝導型のボディ領域を堆積するステップと、
上記ボディ領域及び上記基板に亘って延びる複数のトレンチを形成するステップと、
上記トレンチの内壁及び上記ボディ領域上に酸化物層を堆積するステップと、
上記トレンチ内の酸化物層上にドーピングされていないポリシリコン層を堆積し、該ドーピングされていないポリシリコン層上にドーピングされたポリシリコン層を堆積することにより、該トレンチ内の酸化物層上に導電性電極を形成するステップと、
上記ボディ領域の表面を直接覆う酸化物層上の、上記トレンチＤＭＯＳ構造部に重ならない所定の位置にドーピングされていないポリシリコン層を堆積するステップと、
上記トレンチに隣接するボディ領域と、該ボディ領域の表面を直接覆う酸化物層上の上記ドーピングされていないポリシリコン層内の上記ツェナーダイオードの複数のカソード領域を完全に形成する位置とに第１の伝導型のドーパントを注入して、該トレンチに隣接するボディ領域内にソース領域を形成するとともに、該ボディ領域の表面を直接覆う酸化物層上の上記ドーピングされていないポリシリコン層内に該ツェナーダイオードの少なくとも１つのアノード領域によって分離される複数のカソード領域を完全に形成するステップとを有する二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項９】
上記ボディ領域及び上記ドーピングされていないポリシリコン層上にフォトリソグラフマスクを画定するステップを更に有する請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１０】
上記導電性電極を形成するステップでは、上記導電性電極をエッチングして、上記ボディ領域上の酸化物層の一部を露出させることを特徴とする請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１１】
上記ボディ領域の表面を直接覆う酸化物層上にドーピングされていないポリシリコン層を堆積するステップでは、上記ボディ領域の表面を覆う酸化物層上の上記トレンチＤＭＯＳ構造部に重なる位置にあるドーピングされていないポリシリコン層をエッチング除去することを特徴とする請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１２】
上記基板の背面に、ドレイン電極を形成するステップを更に有する請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１３】
上記ソース領域に接続されたソース電極を形成するステップを更に有する請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１４】
上記酸化物層の厚さは、５００〜８００Åであることを特徴とする請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１５】
所定のダイオード降伏電圧が実現されるように、上記複数のカソード領域及び上記アノード領域にホウ素を注入するステップを更に有する請求項８記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【背景技術】
【０００２】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、トランジスタ領域を形成するために拡散を用いる一種の金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）である。ＤＭＯＳトランジスタは、通常、電源集積回路用途（power integrated circuit applications）における高電圧回路を実現するためのパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるとき、単位面積当たりの電流値をより大きくする必要がある。
【０００３】
典型的なディスクリートＤＭＯＳ回路は、同時に製造された２つ以上の個々のＤＭＯＳトランジスタセルを備える。個々のＤＭＯＳトランジスタセルは、共通のドレインコンタクト（基板）を共有し、一方、それらのソースは全て、互いに金属により短絡され、それらのゲートは、互いにポリシリコンにより短絡されている。したがって、ディスクリートＤＭＯＳ回路が複数の小さなトランジスタのマトリクスから構成されているとしても、それは、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路の場合、トランジスタマトリクスがゲートによってオンしたとき、単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
１つの特別な種類のＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄い酸化物層で覆われ、ポリシリコンで埋められており、電流が妨害されずに流れることができ、これによって、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００５】
静電気放電（Electrostatic Discharge：以下、ＥＳＤという。）は、半導体素子、特にＤＭＯＳ構造体に対して問題である。静電気放電からの高電圧過渡信号（high voltage transient signal）は、物体に一万Ｖ以上の電圧を印加する可能性がある。ＤＭＯＳ素子に固有の問題として、ＭＯＳ素子の通常の動作において、用いられている比較的薄いゲート誘電体に強い電界が生じる可能性がある。ゲート誘電体は、多くの場合酸化物であり、高電界条件下では、ゲート上に蓄積された電荷が、通常は絶縁体として機能するゲート酸化膜（gate oxide）を貫通したとき、破壊（rupture）する可能性がある。この破壊によって生じる永久的な損傷の影響は、直ちには現れない。したがって、ゲート酸化膜の破壊の可能性は、現実的な信頼度に関わる問題となる。ＥＳＤが発生する条件は、多くの作業環境において生じるものであり、多くの市販されているＤＭＯＳは、内蔵のＥＳＤ保護回路（ESD protection systems）を備えている。これらのＥＳＤ保護回路は、主機能回路（main functional circuitry）から独立している場合もあり、主機能回路に組み込まれている場合もある。
【０００６】
酸化膜破壊値以上の電圧から素子のゲートを保護する１つの方法は、ＤＭＯＳ素子のゲートとソース間にツェナーダイオードを接続することである。このような方法及び素子は、例えば、米国特許第５，６０２，０４６号に開示されている。この手法は、ＭＯＳＦＥＴゲートのＥＳＤ定格（ESD rating）を向上させ、過電圧損傷を回避することに貢献する。
【０００７】
この特許文献に開示されている素子の問題は、その製造に、新たなマスクステップを必要とし、その製造が複雑になり、したがって、素子の製造コストが高くなるという点である。
【０００８】
したがって、ＥＳＤからの過電圧保護を有するとともに、比較的簡単で、安価に製造できるトレンチＤＭＯＳトランジスタを提供することが望まれている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、トレンチＤＭＯＳ構造部と、トレンチＤＭＯＳ構造部に対する過電圧保護ととしてのツェナーダイオードとを有する二重拡散金属酸化膜半導体トランジスタを提供する。二重拡散金属酸化膜半導体トランジスタは、第１の伝導型の基板と、基板上に形成された第２の伝導型のボディ領域とを備える。複数のトレンチは、ボディ領域及び基板に亘って延びている。酸化物層は、トレンチの内壁及びボディ領域上に形成される。導電性電極は、トレンチ内の酸化物層上に形成され、このトレンチ内の酸化物層上に堆積されたドーピングされていないポリシリコン層と、ドーピングされていないポリシリコン層上に堆積されたドーピングされたポリシリコン層とを有する。第１の伝導型のソース領域は、トレンチに隣接するボディ領域に形成される。ドーピングされていないポリシリコン層は、ボディ領域の表面を直接覆う酸化物層上の、トレンチＤＭＯＳ構造部に重ならない所定の位置に形成されており、このポリシリコン層には、ツェナーダイオードが形成されている。ツェナーダイオードは、第１の伝導型の複数のカソード領域と、複数のカソード領域のうちの隣接するカソード領域に接する少なくとも１つのアノード領域を有する。トレンチＤＭＯＳ構造部は、少なくとも、導電性電極と、導電性電極が形成されたトレンチに隣接するボディ領域と、ソース領域とを有する。
【００１０】
本発明の実施形態においては、ドーピングされていないポリシリコン層は、ボディ領域の表面を直接覆う酸化物層上の、トレンチＤＭＯＳ構造部に重ならない所定の位置に設けられる。
【００１１】
本発明の実施形態においては、複数のカソード領域及びアノード領域は、トレンチがボディ領域及び基板に亘って延びる方向に対して垂直な方向に位置し、ボディ領域の表面を直接覆う酸化物層の、トレンチＤＭＯＳ構造部に重ならない所定の位置に設けられる。
【００１２】
本発明の実施形態においては、複数のカソード領域には、ホウ素が注入されている。
【００１３】
本発明の実施形態においては、ソース領域と、複数のカソード領域とは、同じ注入及び拡散ステップで同時に形成される。
【発明を実施するための最良の形態】
【００１４】
図１は、ＤＭＯＳ素子のソースとゲート間にツェナーダイオードが設けられた典型的なＮチャネルＤＭＯＳ素子の等価回路である。ツェナーダイオードは、ゲート−ソース間の電圧が規定の電圧値を超えたとき、降伏する。
【００１５】
図２は、従来のトレンチＤＭＯＳ構造体の具体例を示している。この構造体は、ｎ＋基板１００を備え、ｎ＋基板１００上には、ｎドープエピタキシャル層１０４が成長されている。ｎドープエピタキシャル層１０４内には、逆の伝導型のボディ領域１１６が形成されている。ボディ領域１１６の大部分に重なるｎドープエピタキシャル層１０４は、ソースとして機能する。エピタキシャル層１０４内には、長方形状のトレンチ１２４が形成されており、トレンチ１２４は、構造体の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化物層１３０が設けられている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０及びボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１６】
本発明では、新たなマスキングステップを追加することを必要とせずに、図２に示すようなトレンチＤＭＯＳ構造体にツェナーダイオードを組み込む。図１１は、本発明に基づいて製造された素子の断面を示している。図１１に示す実施形態では、ツェナーダイオードは、カソード領域１４５と、アノード領域１４８とを備える。後述するように、図１１に示す構造は、ＤＭＯＳトランジスタのソース領域１４０とツェナーダイオードのｎ＋カソード領域１４５を同じマスク及び注入ステップで形成することができるという利点がある。
【００１７】
図３〜図１２は、本発明に基づくＤＭＯＳ素子を製造する一連の具体的なステップを説明する図である。図３に示すように、まず、従来と同様のｎ＋ドープ基板１００上にｎドープエピタキシャル層１０４を成長させる。エピタキシャル層１０４の厚さは、通常、３０Ｖ素子の場合、５．５ミクロンである。次に、注入及び拡散ステップによって、ｐボディ領域１１６を形成する。ｐボディ領域１１６を形成するための注入は、基板全体に亘って均一であるので、マスクは不要である。ｐボディ領域１１６には、４０〜６０ＫｅＶで、ドーズ量を約５．５×１０１３／ｃｍ３として、ホウ素を注入する。
【００１８】
次に、図４に示すように、エピタキシャル層１０４の表面を酸化物層で覆うことによって、マスク層を形成し、そして、このマスク層を従来と同様の手法で露光してパターン化し、マスク部１２０のみを残す。マスク部１２０は、トレンチの位置を画定するために用いられる。また、パターン化されたマスク部１２０は、トレンチ１２４の側壁を画定する。トレンチ１２４を、マスク部１２０の開口を介し、反応性イオンエッチングによって、通常１．５〜２．５ミクロンの深さにドライエッチングする。
【００１９】
トレンチ１２４をエッチングした後、トレンチ１２４の側壁を平坦化する。最初に、ケミカルドライエッチング（dry chemical etch）により、トレンチ１２４の側壁から酸化物の薄膜層（通常約５００〜１，０００Å）を取り除き、反応性イオンエッチングプロセスによって生じた損傷（damage）を除去する。次に、犠牲二酸化シリコン層（sacrificial silicon dioxide layer）（図示せず）をトレンチ１２４及びマスク部１２０上に成長させる。得られるトレンチ１２４の側壁ができる限り平坦になるように、緩衝酸化物エッチング（buffer oxide etch）又はＨＦエッチング（HF etch）によって、犠牲二酸化シリコン層及びマスク部１２０を除去する。
【００２０】
次に、図５に示すように、構造体全体にゲート酸化物層１３０を、トレンチ１２４の側壁及びｐボディ領域１１６の表面を覆うように堆積する。ゲート酸化物層１３０は、通常５００〜８００Åの厚さを有する。次に、トレンチ１２４内にポリシリコン１５２、すなわち多結晶シリコンを埋め込む。この堆積の前に、ポリシリコン１５２は、通常、塩化リン（phosphorous chloride）でドーピングされるか、又はヒ素又はリンを注入して、ポリシリコン１５２の抵抗率を、通常、２０Ω／ｍの範囲内に低減する。幾つかの実施形態においては、ポリシリコンを２段階のプロセスによって堆積してもよい。すなわち、第１のステップにおいて、ドーピングされていないポリシリコンをトレンチの側壁に堆積し、続く第２のステップにおいて、ドープされたポリシリコンを堆積する。通常、ドーピングされたポリシリコン層の厚さは、ドーピングされていないポリシリコン層の厚さよりも厚い。例えば、合計の厚さを約８０００Åとして、ドーピングされたポリシリコン層の厚さとドーピングされていないポリシリコン層の厚さの比を７：１としてもよい。ドーピングされていないポリシリコン層は、緩衝層として設けられ、ドーパント材料がゲート酸化物層を通り抜けて、ｐボディ領域に侵入することを防止し、したがって、パンチスルーを更に低減する効果を有している。
【００２１】
次に、図７に示すように、ポリシリコン層１５２をエッチングして、この厚さを最適化し、ｐボディ領域１１６の表面に広がるゲート酸化物層１３０の部分を露出させる。次に、図８に示すように、ゲート酸化物層１３０及びドーピングされたポリシリコン層１５２の露出された表面の上に、ドーピングされていないポリシリコン層１６０を堆積する。ドーピングされていないポリシリコン層１６０は、ツェナーダイオードが形成される領域を画定し、通常、５０００〜１００００Åの厚さを有する。
【００２２】
次に、図９に示すように、ドーピングされていないポリシリコン層１６０を、ＤＭＯＳトランジスタが画定される領域から完全に除去するようにエッチバックする。すなわち、ドーピングされていないポリシリコン層１６０は、ＤＭＯＳトランジスタのトレンチ及びボディ領域に重ならないように取り除かれる。したがって、ドーピングされていないポリシリコン層１６０は、ツェナーダイオードが形成される領域のみに残る。
【００２３】
次に、図１０に示すように、フォトレジストマスキングプロセスを用いて、パターンを有するマスク層１７０を形成する。パターンを有するマスク層１７０は、ＤＭＯＳトランジスタのソース領域１４０と、ツェナーダイオードのｎ＋カソード領域１４５とを画定する。次に、注入及び拡散プロセスによって、ソース領域１４０及びカソード領域１４５を形成する。例えば、このソース領域１４０には、８０ＫｅＶで、ドーズ量を通常８×１０１５／ｃｍ３〜１．２×１０１６／ｃｍ３として、ヒ素を注入する。注入が行われた後、ヒ素が約０．５ミクロンの深さまで拡散する。次に、図１１に示すように、従来と同様の方法で、マスク層１７０を取り除き、ツェナーダイオードにおける所望の降伏電圧が達成されるように、カソード領域１４５とアノード領域１４８に中性ホウ素（neutral boron）を注入する。
【００２４】
そして、図１２に示すように、トレンチＤＭＯＳトランジスタは、この構造上に、通常の方法によって、ＢＰＳＧ層を形成してパターン化し、ソース及びゲート電極に関連したＢＰＳＧ領域を画定することにより、完成する。また、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを画定する。
【００２５】
以上、様々な実施形態を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。例えば、本発明の製造方法に基づいて、ここで述べた実施形態とはそれぞれの半導体領域の伝導性が逆のトレンチＤＭＯＳトランジスタ及びツェナーダイオードを製造することもできる。
【図面の簡単な説明】
【００２６】
【図１】ＤＭＯＳのソースとゲートの間に配設されたツェナーダイオードを備える典型的なＮチャネルＤＭＯＳの等価回路を示す回路図である。
【図２】従来のトレンチＤＭＯＳトランジスタ構造体の断面図である。
【図３】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図４】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図５】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図６】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図７】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図８】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図９】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図１０】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図１１】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図１２】本発明に基づいて構成された、過電圧保護を有するＤＭＯＳトランジスタを形成する一連のプロセスステップを説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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