(57)【特許請求の範囲】
【請求項１】
被検査対象の検査に用いる検査信号を生成する検査信号生成装置において、
前記検査信号を生成するためのパターンデータを記憶する記憶部と、
前記検査信号の各周期の値を規定する制御信号に基づいて、前記記憶部の前記パターンデータが記憶された領域を指定する第１アドレスを、前記記憶部で先に指定されたアドレスを用いて生成するアドレス演算部と、
前記記憶部の所望の領域を指定するアドレスを記憶する複数のレジスタと、外部から入力される選択信号に基づいて前記複数のレジスタのうちの１つに記憶されたアドレスを第２アドレスとして選択するセレクタとを有するアドレス記憶部と、
前記アドレス記憶部で選択された第２アドレスと前記記憶部で先に指定されたアドレスとを用いて所定の演算を行って第３アドレスを求める演算部と、
前記アドレス記憶部で選択された第２アドレスの出力制御を行う出力制御部と、
前記第１，第２，第３アドレスの何れか１つのアドレスによって前記記憶部から読み出された前記パターンデータに基づいて前記検査信号を生成する検査信号生成部と
を備えており、
前記アドレス演算部、前記出力制御部、及び前記演算部は、外部から入力されるアドレス選択信号に基づいて、前記第１，第２，第３アドレスを排他的に出力する
ことを特徴とする検査信号生成装置。
【請求項２】
前記演算部が行う所定の演算は、前記アドレス記憶部で選択された第２アドレスと前記記憶部で先に指定されたアドレスとの加算及び減算の少なくとも一方であることを特徴とする請求項１記載の検査信号生成装置。
【請求項３】
被検査対象の検査を行う半導体検査装置において、
請求項１又は請求項２記載の検査信号生成装置を備えており、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被検査対象に与える検査信号を生成する検査信号生成装置、及び当該検査信号生成装置で生成された信号を用いて被検査対象を検査する半導体検査装置に関する。
【背景技術】
【０００２】
半導体検査装置は、ＩＣ，ＬＳＩ等の被検査対象（以下、ＤＵＴ（Device Under Test）という）に与える検査信号を生成する検査信号生成装置を備えており、検査信号生成装置で生成された検査信号をＤＵＴに印加して得られる信号が予め定められた期待値と一致するか否かを判定してＤＵＴの良否の判定を行う。以下、従来の半導体検査装置が備える検査信号生成装置について簡単に説明する。
【０００３】
図８は、従来の検査信号生成装置の構成を示すブロック図である。図８に示す通り、従来の検査信号生成装置１００は、パターンアドレス演算部１０１、パターンアドレスレジスタ１０２、パターンメモリ１０３、及び検査信号生成部１０４を備えており、外部から入力されるクロック信号ＣＬＫ及び１ビットのパターンアドレス制御信号Ｃ１００に従って検査信号Ｓ１００を生成する。尚、パターンアドレス制御信号Ｃ１００は、クロック信号ＣＬＫに同期して入力される。
【０００４】
パターンアドレス演算部１０１は、入力されるパターンアドレス制御信号Ｃ１００に従って、パターンアドレスレジスタ１０２に保持されているアドレスＡ１０２を用いてパターンメモリ１０３からパターンデータＤ１００を読み出すためのアドレスＡ１０１を演算により求める。具体的には、以下の演算規則に従ってアドレスＡ１０１を求める。
・アドレス制御信号Ｃ１００の値が「０」の場合には、その時点において入力されているアドレスＡ１０２を次のアドレスＡ１０１として出力する。
・アドレス制御信号Ｃ１００の値が「１」の場合には、その時点において入力されているアドレスＡ１０２の値をインクリメントした値を次のアドレスＡ１０１として出力する。
【０００５】
パターンアドレスレジスタ１０２は、パターンアドレス演算部１０１で演算されたアドレスＡ１０１を一時的に記憶する。このパターンアドレスレジスタ１０２は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス演算部１０１からのアドレスＡ１０１を取り込み、クロック信号ＣＬＫの次の立ち上がりエッジまで保持する。尚、パターンアドレスレジスタ１０２が保持しているアドレスは、アドレスＡ１０２としてパターンメモリ１０３に出力される。
【０００６】
パターンメモリ１０３は、パターンデータＤ１００を生成するための複数のパターンを、異なるアドレスが割り当てられた複数の記憶領域に記憶するシングルポートメモリである。このパターンメモリ１０３は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレスレジスタ１０２から出力されるアドレスＡ１０２で指定される記憶領域に格納されているパターンをパターンデータＤ１００として出力する。検査信号生成部１０４はパターンメモリ１０３から出力されるパターンデータＤ１００を用いて検査信号Ｓ１００を生成する。
【０００７】
上記構成において、値が「０」であるアドレス制御信号Ｃ１００が入力されると、パターンアドレス演算部１０１からはその時点で入力されているアドレスＡ１０２がアドレスＡ１０１として出力される。すると、パターンメモリ１０３に入力されるアドレスＡ１０２が変化しないため、パターンメモリ１０３からは同じパターンデータＤ１００が出力され、その結果として検査信号生成部１０４からは同じ検査信号Ｓ１００が出力される。
【０００８】
これに対し、値が「１」であるアドレス制御信号Ｃ１００が入力されると、パターンアドレス演算部１０１からはその時点で入力されているアドレスＡ１０２をインクリメントした値がアドレスＡ１０１として出力される。すると、パターンメモリ１０３に入力されるアドレスＡ１０２も前のアドレスをインクリメントしたものになるため、パターンメモリ１０３からはインクリメントされたアドレスＡ１０２で指定される記憶領域に記憶されている新たなパターンデータがパターンデータＤ１００として出力され、検査信号生成部１０４からはそのパターンデータＤ１００を用いた検査信号Ｓ１００が生成される。
【０００９】
尚、従来の検査信号生成装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００７−９３５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、図８に示す従来の検査信号生成装置１００においては、上述した通り、パターンメモリ１０３に対するアドレス制御が、１ビットのパターンアドレス制御信号Ｃ１００によるインクリメントするかしないかのみの制御である。このため、従来の検査信号生成装置１００では柔軟なアドレス制御が行われているとは言い難く、検査に要する時間が長くなってしまう場合があるという問題があった。具体的には、以下の通りである。
【００１１】
図９は、パターンメモリ１０３のメモリ空間の一例を示す図である。いま、図９に示す通り、パターンメモリ１０３のメモリ空間がアドレス「００」〜「０２」のデータエリアＲ１、アドレス「０３」〜「０８」のデータエリアＲ２、及びアドレス「０９」から始まるデータエリアＲ３の３つの領域に区分されており、データエリアＲ１，Ｒ３にはＤＵＴの検査に必要なデータが格納されている一方で、データエリアＲ２にはＤＵＴの検査には不要なデータが格納されている場合を考える。
【００１２】
かかる場合において、データエリアＲ１，Ｒ３に格納されているデータを用いてＤＵＴの検査を行うときには、図８に示す従来の検査信号生成装置１００では、パターンアドレスレジスタ１０２の初期値を「００」に設定し、パターンアドレス制御信号Ｃ１００を「１」に設定して検査を開始することになる。アドレスＡ１０２がインクリメントされてデータエリアＲ２の先頭アドレス「０３」になると、そのデータエリアＲ２に格納されたデータはＤＵＴの検査には不要なデータであるため、ＤＵＴの検査は行わずにデータエリアＲ２が終了するまで（データエリアＲ３の先頭アドレス「０９」になるまで）アドレスＡ１０２をインクリメントするという無駄な制御を行う必要がある。
【００１３】
或いは、アドレスＡ１０２がインクリメントされてデータエリアＲ２の先頭アドレス「０３」になったときにＤＵＴの検査を中断し、パターンアドレスレジスタ１０２の初期値をデータエリアＲ３の先頭アドレス「０９」に再設定した上で検査を再開する必要がある。このように、従来は、１ビットのパターンアドレス制御信号Ｃ１００によるインクリメントするかしないかのみの制御であったため、アドレスＡ１０２をインクリメントするだけの無駄な時間が発生し、或いはパターンアドレスレジスタ１０２の初期値を再設定するための無駄な時間が発生するため、検査に要する時間が長くなってしまう場合があるという問題があった。
【００１４】
本発明は上記事情に鑑みてなされたものであり、アドレス制御の自由度を高めることにより、検査に要する時間を短縮することができる検査信号生成装置、及び当該検査信号生成装置を備える半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の検査信号生成装置は、被検査対象の検査に用いる検査信号（Ｓ１０）を生成する検査信号生成装置（１、４）において、前記検査信号を生成するためのパターンデータを記憶する記憶部（１９）と、前記検査信号の各周期の値を規定する制御信号（Ｃ１０）に基づいて、前記記憶部の前記パターンデータが記憶された領域を指定する第１アドレス（Ａ１１）を、前記記憶部で先に指定されたアドレス（Ａ２２）を用いて生成するアドレス演算部（１１）と、前記記憶部の所望の領域を指定するアドレスを記憶する複数のレジスタ（１２ａ〜１２ｎ）と、外部から入力される選択信号（ＳＬ２）に基づいて前記複数のレジスタのうちの１つに記憶されたアドレスを第２アドレス（Ａ３０）として選択するセレクタ（１３）とを有するアドレス記憶部（１２ａ〜１２ｎ、１３）と、前記アドレス記憶部で選択された第２アドレスと前記記憶部で先に指定されたアドレスとを用いて所定の演算を行って第３アドレス（Ａ１３、Ａ１４、Ａ１５）を求める演算部（１５、１６、４０）と、前記アドレス記憶部で選択された第２アドレスの出力制御を行う出力制御部（１４）と、前記第１，第２，第３アドレスの何れか１つのアドレスによって前記記憶部から読み出された前記パターンデータに基づいて前記検査信号を生成する検査信号生成部（２０）とを備えており、前記アドレス演算部、前記出力制御部、及び前記演算部は、外部から入力されるアドレス選択信号（ＳＬ１）に基づいて、前記第１，第２，第３アドレスを排他的に出力することを特徴としている。
この発明によると、制御信号に基づいてアドレス演算部で生成された第１アドレス、アドレス記憶部で選択された第２アドレス、及び演算部で求められた第３アドレスの何れか１つのアドレスにより記憶部がアクセスされてパターンデータが読み出され、検査信号生成部において記憶部から読み出されたパターンデータに基づいて検査信号が生成される。
また、本発明の検査信号生成装置は、前記演算部が行う所定の演算が、前記アドレス記憶部で選択された第２アドレスと前記記憶部で先に指定されたアドレスとの加算及び減算の少なくとも一方であることを特徴としている。
本発明の半導体検査装置は、被検査対象の検査を行う半導体検査装置において、上記の何れかの検査信号生成装置を備えており、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴としている。
【発明の効果】
【００１６】
本発明によれば、制御信号に基づいて記憶部で先に指定されたアドレスを用いてアドレス演算部で生成された第１アドレス、アドレス記憶部で選択された第２アドレス、及び演算部で求められた第３アドレスの何れか１つのアドレスによって記憶部をアクセスしてパターンデータを読み出し、検査信号生成部において記憶部から読み出されたパターンデータを用いて検査信号を生成しているため、記憶部に対するアドレス制御の自由度を従来よりも高めることができる。これにより、従来のように、アドレスをインクリメントするだけの無駄な時間や初期値を再設定するための無駄な時間が生じず、検査に要する時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態による検査信号生成装置及び半導体検査装置について詳細に説明する。
【００１８】
〔第１実施形態〕
図１は、本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。図１に示す通り、本発明の第１実施形態による検査信号生成装置１は、パターンアドレス演算部１１、アドレスレジスタ１２ａ〜１２ｎ（アドレス記憶部）、セレクタ１３（アドレス記憶部）、出力制御部１４、加算部１５（演算部）、減算部１６（演算部）、ＯＲ（論理和）ゲート１７、パターンアドレスレジスタ１８、パターンメモリ１９（記憶部）、及び検査信号生成部２０を備えており、外部から入力されるクロック信号ＣＬＫ、パターンアドレス制御信号Ｃ１０（制御信号）、パターンアドレス選択信号ＳＬ１（アドレス選択信号）、及びセレクト信号ＳＬ２（選択信号）に従って検査信号Ｓ１０を生成する。
【００１９】
尚、パターンアドレス制御信号Ｃ１０は、クロック信号ＣＬＫに同期してクロック信号ＣＬＫの立ち上がりエッジで入力される１ビットの信号である。また、パターンアドレス選択信号ＳＬ１は、パターンアドレス演算部１１、出力制御部１４、加算部１５、及び減算部１６のうちの何れか１つのみからアドレスＡ１１〜Ａ１４の何れか１つのみを排他的に出力させるための２ビットの信号である。セレクト信号ＳＬ２は、アドレスレジスタ１２ａ〜１２ｎに記憶されたアドレスの何れか１つをセレクタ１３に選択させる信号であって、アドレスレジスタ１２ａ〜１２ｎの数に応じたビット数の信号である。
【００２０】
ここで、パターンアドレス選択信号ＳＬ１による選択規則について説明する。図２は、パターンアドレス選択信号ＳＬ１の選択規則を示す図表である。尚、図２においては、セレクタ１３から出力されるアドレスＡ３０の値を「ｍ」とし、パターンアドレスレジスタ１８から出力されるアドレスＡ２２の値を「ｎ」としている。また、パターンアドレス選択信号ＳＬ１は２ビットの信号であるため、「００」，「０１」，「１０」，「１１」の値を取り得る。
【００２１】
図２に示す通り、パターンアドレス選択信号ＳＬ１の値が「００」である場合には、パターンアドレス演算部１１からアドレスＡ１１が出力され、出力制御部１４、加算部１５、及び減算部１６からのアドレスＡ１２〜Ａ１４は出力されない（値「０」が出力される）。尚、アドレスＡ１１の値は「ｎ＋１」又は「ｎ」である。また、パターンアドレス選択信号ＳＬ１の値が「０１」である場合には、加算部１５からアドレスＡ１３が出力され、パターンアドレス演算部１１、出力制御部１４、及び減算部１６からのアドレスＡ１１，Ａ１２，Ａ１４は出力されない。尚、アドレスＡ１３の値は「ｎ＋ｍ」である。
【００２２】
また、パターンアドレス選択信号ＳＬ１の値が「１０」である場合には、減算部１６からアドレスＡ１４が出力され、パターンアドレス演算部１１、出力制御部１４、及び加算部１５からのアドレスＡ１１〜１３は出力されない。尚、アドレスＡ１４の値は「ｎ−ｍ」である。更に、パターンアドレス選択信号ＳＬ１の値が「１１」である場合には、出力制御部１４からアドレスＡ１２が出力され、パターンアドレス演算部１１、加算部１５、及び減算部１６からのアドレスＡ１１，Ａ１３，Ａ１４は出力されない。尚、アドレスＡ１２の値は「ｍ」である。
【００２３】
図１に戻り、パターンアドレス演算部１１は、外部から入力されるパターンアドレス制御信号Ｃ１０に従って、パターンアドレスレジスタ１８に保持されているアドレスＡ２２を用いてパターンメモリ１９からパターンデータＤ１０を読み出すためのアドレスＡ１１を演算により求める。具体的には、以下の演算規則に従ってアドレスＡ１１を求める。
・アドレス制御信号Ｃ１０の値が「０」の場合には、その時点において入力されているアドレスＡ２２を次のアドレスＡ１１として出力する。
・アドレス制御信号Ｃ１０の値が「１」の場合には、その時点において入力されているアドレスＡ２２の値をインクリメントした値を次のアドレスＡ１１として出力する。
尚、図２を用いて説明した通り、パターンアドレス演算部１１は、パターンアドレス選択信号ＳＬ１の値が「００」である場合にのみアドレスＡ１１を出力する。
【００２４】
アドレスレジスタ１２ａ〜１２ｎは、パターンメモリ１９からパターンデータＤ１０を読み出すための任意のアドレスを記憶する。アドレスレジスタ１２ａ〜１２ｎに記憶させるアドレスはユーザの所望のアドレスであり、検査信号の生成を開始する前にユーザによって設定される。尚、アドレスレジスタ１２ａ〜１２ｎの全てにアドレスを記憶させる必要は必ずしもなく、アドレスレジスタ１２ａ〜１２ｎの少なくとも１つに記憶されていれば良い。セレクタ１３は、外部から入力されるセレクト信号ＳＬ２に基づいて、アドレスレジスタ１２ａ〜１２ｎのうちの１つを選択し、選択したアドレスレジスタに記憶されているアドレスをアドレスＡ３０として出力する。
【００２５】
出力制御部１４は、パターンアドレス選択信号ＳＬ１に従って、セレクタ１３から出力されるアドレスＡ３０の出力制御を行う。具体的には、図２を用いて説明した通り、出力制御部１４は、パターンアドレス選択信号ＳＬ１の値が「１１」である場合にのみセレクタ１３から出力されるアドレスＡ３０を、アドレスＡ１２として出力する。加算部１５はパターンアドレスレジスタ１８から出力されるアドレスＡ２２とセレクタ１３から出力されるアドレスＡ３０とを加算したアドレスをアドレスＡ１３として出力し、減算部１６はアドレスＡ２２からアドレスＡ３０を減算したアドレスをアドレスＡ１４として出力する。但し、図２を用いて説明した通り、加算部１５はパターンアドレス選択信号ＳＬ１の値が「０１」である場合にのみアドレスＡ１３を出力し、減算部１６はパターンアドレス選択信号ＳＬ１の値が「１０」である場合にのみアドレスＡ１４を出力する。
【００２６】
ＯＲゲート１７は、パターンアドレス演算部１１、出力制御部１４、加算部１５、及び減算部１６から出力されるアドレスＡ１１〜Ａ１４の論理和を演算してアドレスＡ２１として出力する。尚、前述した通り、パターンアドレス選択信号ＳＬ１によってアドレスＡ１１〜Ａ１４は何れか１つのみが排他的に出力されるため、実際にはＯＲゲート１７に入力したアドレスＡ１１〜Ａ１４のうちの何れか１つがアドレスＡ２１として出力されることになる。
【００２７】
パターンアドレスレジスタ１８は、ＯＲゲート１７から出力されるアドレスＡ２１を一時的に記憶する。このパターンアドレスレジスタ１８は、クロック信号ＣＬＫの立ち上がりエッジに同期してＯＲゲート１７からのアドレスＡ２１を取り込み、クロック信号ＣＬＫの次の立ち上がりエッジまで保持する。尚、パターンアドレスレジスタ１８が保持しているアドレスは、アドレスＡ２２としてパターンメモリ１９に出力される。
【００２８】
パターンメモリ１９は、パターンデータＤ１０を生成するための複数のパターンを、異なるアドレスが割り当てられた複数の記憶領域に記憶するシングルポートメモリである。このパターンメモリ１９は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレスレジスタ１８から出力されるアドレスＡ２２で指定される記憶領域に格納されているパターンをパターンデータＤ１０として出力する。検査信号生成部２０はパターンメモリ１９から出力されるパターンデータＤ１０を用いて検査信号Ｓ１０を生成する。
【００２９】
次に、本発明の第１実施形態による検査信号生成装置１の動作について説明する。図３は、本発明の一実施形態による検査信号生成装置１の動作を説明するタイミングチャートである。尚、初期状態においては、パターンアドレス制御信号Ｃ１０の値は「Ｃ０」であり、セレクト信号ＳＬ２の値は「ＳＬ２０」であり、パターンアドレス選択信号ＳＬ１の値は「ＳＬ１０」であり、アドレスＡ２１，Ａ２２の値は「Ｘ０」であり、パターンデータＤ１０の値は「ＰＡＴ（ＸＯ）」であるとする。
【００３０】
時刻ｔ１１においてクロック信号ＣＬＫが立ち上がると、このクロック信号ＣＬＫに同期してパターンアドレス制御信号Ｃ１０がパターンアドレス演算部１１に入力されるとともにセレクト信号ＳＬ２がセレクタ１３に入力され、更にパターンアドレス選択信号ＳＬ１がパターンアドレス演算部１１、出力制御部１４、加算部１５、及び減算部１６にそれぞれ入力される。尚、ここで入力されるパターンアドレス制御信号Ｃ１０の値は「Ｃ１」であり、セレクト信号ＳＬ２の値は「ＳＬ２１」であり、パターンアドレス選択信号ＳＬ１の値は「ＳＬ１１」であるとする。
【００３１】
セレクト信号ＳＬ２が入力されると、セレクタ１３はアドレスレジスタ１２ａ〜１２ｎの内からセレクト信号ＳＬ２の値「ＳＬ２１」で示されるアドレスレジスタを選択し、選択したアドレスレジスタに記憶されているアドレスをアドレスＡ３０として出力制御部１４に出力する。尚、図３に示す例では、値「ＰＳ０」がアドレスＡ３０として出力されている。
【００３２】
パターンアドレス制御信号Ｃ１０及びパターンアドレス選択信号ＳＬ１が入力されると、パターンアドレス演算部１１は上述した演算規則に従って演算を行う。即ち、パターンアドレス選択信号ＳＬ１の値「Ｃ１」が「０」である場合には、その時点において入力されているアドレスＡ２２（値「Ｘ０」）を次のアドレスとし、アドレス選択信号ＳＬ１の値「Ｃ１」が「１」である場合には、アドレスＡ２２（値「Ｘ０」）をインクリメントした値を次のアドレスとする。また、パターンアドレス選択信号ＳＬ１が入力されると、加算部１５はパターンアドレスレジスタ１８からのアドレスＡ２２（値「Ｘ０」）とセレクタ１３からのアドレスＡ３０（値「ＰＳ０」）とを加算したアドレスを求め、減算部１６はアドレスＡ２２（値「Ｘ０」）からアドレスＡ３０（値「ＰＳ０」）を減算したアドレスを求める。
【００３３】
そして、入力されるパターンアドレス選択信号ＳＬ１の値に応じて、パターンアドレス演算部１１、出力制御部１４、加算部１５、及び減算部１６の何れか１つのみからアドレスＡ１１〜Ａ１４の何れか１つが出力される。例えば、パターンアドレス選択信号ＳＬ１の値「ＳＬ１１」が「００」である場合には、パターンアドレス演算部１１のみからアドレスＡ１１（値「ＰＤ１」）が出力される。よって、図３中のアドレスＡ１２の値「ＰＡ１」、アドレスＡ１３の値「ＰＢ１」、及びアドレスＡ１４の値「ＰＣ１」の値は何れも「０」になる。ＯＲゲート１７に入力されたアドレスはアドレスＡ２１として出力される。図３に示す例では、アドレスＡ２１の値は「Ｘ１」である。
【００３４】
ＯＲゲート１７から出力されるアドレスＡ２１（値「Ｘ１」）は、クロック信号ＣＬＫの次の立ち上がり（時刻ｔ１２）でパターンアドレスレジスタ１８に保持される。これにより、時刻ｔ１２以降（時刻ｔ１２〜ｔ１３の間）においては、パターンアドレスレジスタ１８から出力されるアドレスＡ２２の値が「Ｘ１」になる。また、クロック信号ＣＬＫのその次の立ち上がり（時刻ｔ１３）において、値が「Ｘ１」であるアドレスＡ２２はパターンメモリ１９に取り込まれ、これにより値「Ｘ１」のアドレスＡ２２によって指示される記憶領域に格納されているパターンがパターンデータＤ１０として出力される。図３に示す例では、値が「ＰＡＴ（Ｘ１）」のパターンデータＤ１０が出力される。このパターンデータＤ１０は、検査信号生成部２０に入力され、検査信号生成部２０からはそのパターンデータＤ１０（値が「ＰＡＴ（Ｘ１）」）を用いた検査信号Ｓ１０が生成される。
【００３５】
このように、パターンアドレス選択信号ＳＬ１の値が「００」である場合には、パターンアドレス演算部１１、出力制御部１２、加算部１５、及び減算部１６のうちのパターンアドレス演算部１１のみからアドレスＡ１１が出力され、このアドレスＡ１１がＯＲゲート１７を介してアドレスＡ２１としてパターンアドレスレジスタ１８に入力される。このため、図８を用いて説明した従来の半導体検査装置１００と同様に、パターンメモリ１９に対するアドレス制御を、１ビットのパターンアドレス制御信号Ｃ１０を用いて行うことができる。
【００３６】
これに対し、例えばパターンアドレス選択信号ＳＬ１の値が「１１」である場合には、パターンアドレス演算部１１、出力制御部１２、加算部１５、及び減算部１６のうちの出力制御部１４のみからアドレスＡ１２が出力され、このアドレスＡ１２をアドレスＡ２１としてパターンアドレスレジスタ１８に入力することができる。これにより、パターンメモリ１９の記憶領域をセレクタ１３からのアドレスＡ３０で指定することができ、その記憶領域に格納されているパターンをパターンデータＤ１０として直接的に読み出すことができる。また、パターンアドレス選択信号ＳＬ１の値「０１」である場合には加算部１５のみからアドレスＡ１３が出力され、パターンアドレス選択信号ＳＬ１の値「１０」である場合には減算部１６のみからアドレスＡ１４が出力される。このため、パターンメモリ１９の記憶領域をこれらの演算結果で得られたアドレスで直接指定することができる。
【００３７】
以上の通り、本実施形態の検査信号生成装置１によれば、パターンアドレス選択信号ＳＬ１の値を変更するだけで、アドレスをインクリメントするアドレス制御及びアドレスをジャンプするアドレス制御等を切り替えることができ、アドレス制御の自由度を高めることができ、検査に要する時間を短縮することができる。例えば、図９に示す例において、離間したデータエリアＲ１，Ｒ３に格納されているデータを用いてＤＵＴの検査を行うときにも無駄な時間を生ずることなく短時間で検査することができる。
【００３８】
具体的には、データエリアＲ１に格納されているデータを用いてＤＵＴの検査を行うときには、パターンアドレス選択信号ＳＬ１の値を「００」に設定して１ビットのパターンアドレス制御信号Ｃ１０を用いてパターンメモリ１９に対するアドレス制御を行う。次に、データエリアＲ１が終了した時点で、ＤＵＴの検査を中断することなくパターンアドレス選択信号ＳＬ１の値を「１１」に設定してアドレスレジスタ１２ａ〜１２ｎの何れかに記憶されたアドレスを用いてデータエリアＲ２の先頭アドレス「０９」を指定してアドレスをジャンプさせるアドレス制御を行う。そして、データエリアＲ３に格納されているデータを用いてＤＵＴの検査を行うときには、ＤＵＴの検査を中断することなく再度パターンアドレス選択信号ＳＬ１の値を「００」に設定して１ビットのパターンアドレス制御信号Ｃ１０を用いてパターンメモリ１９に対するアドレス制御を行う。かかる制御を行うことにより、ＤＵＴの検査に無関係な無駄な時間が生ずることが無く、短時間で検査することができる。
【００３９】
〔第２実施形態〕
図４は、本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。図４に示す通り、本発明の第２実施形態による検査信号生成装置２は、図１に示す本発明の第１実施形態による検査信号生成装置１が備えるアドレスレジスタ１２ａ〜１２ｎ及びセレクタ１３に代えてアドレス格納メモリ３０を備えた構成である。アドレス格納メモリ３０は、パターンメモリ１９からパターンデータＤ１０を読み出すための任意のアドレスを記憶するものであり、外部から入力されるアドレス制御信号ＡＤによって読み出し制御が行われ、読み出したアドレスをアドレスＡ３０として出力する。このように、図１に示すアドレスレジスタ１２ａ〜１２ｎ及びセレクタ１３に代えてアドレス格納メモリ３０を備えることで、パターンメモリ１９からパターンデータＤ１０を読み出すための任意のアドレスをより多く記憶することができる。
【００４０】
〔第３実施形態〕
図５は、本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。図５に示す通り、本発明の第３実施形態による検査信号生成装置３は、図１に示す本発明の第１実施形態による検査信号生成装置１が備えるパターンアドレス演算部１１、加算部１５、及び減算部１６に代えてパターンアドレス演算部３１、加算部３２、及び減算部３３を設けるとともに出力制御部１４を省略し、更にＯＲゲート１７に代えてセレクタ３４（選択部）を備えた構成である。
【００４１】
図５に示す検査信号生成装置３が備えるパターンアドレス演算部３１、加算部３２、及び減算部３３は、基本的には図１に示すパターンアドレス演算部１１、加算部１５、及び減算部１６と同様の機能である。但し、パターンアドレス選択信号ＳＬ１が入力されておらず、パターンアドレス選択信号ＳＬ１の値に基づいた出力制御を行わない点が相違する。このため、パターンアドレス演算部３１、加算部３２、及び減算部３３の各々において演算により求められたアドレスはそのままアドレスＡ４１〜Ａ４３としてそれぞれ出力されることになる。
【００４２】
セレクタ３４は、外部から入力されるセレクト信号ＳＬ１に基づいて、パターンアドレス演算部３１、加算部３２、及び減算部３３の各々から出力されるアドレスＡ４１〜Ａ４３並びにセレクタ１３から出力されるアドレスＡ３０のうちから何れか１つのアドレスを選択し、選択したアドレスをアドレスＡ２１として出力する。尚、セレクタ３４による選択規則は、図２を用いて説明したパターンアドレス選択信号ＳＬ１による選択規則と同様である。つまり、パターンアドレス選択信号ＳＬ１の値が「００」の場合にはアドレスＡ４１が選択され、「０１」の場合にはアドレスＡ４２が選択され、「１０」の場合にはアドレスＡ４３が選択され、「１１」の場合にはアドレスＡ３０が選択される。
【００４３】
以上の構成にすることで、図１に示す出力制御部１４を省略することができるとともに、図１のパターンアドレス演算部１１、加算部１５、及び減算部１６で行われていた出力制御を省略することができる。これにより、検査信号生成装置３の構成を簡略化することができる。尚、本実施形態においても、図４に示す検査信号生成装置２と同様に、アドレスレジスタ１２ａ〜１２ｎ及びセレクタ１３に代えてアドレス格納メモリ３０を備えた構成にすることができる。
【００４４】
〔第４実施形態〕
図６は、本発明の第４実施形態による検査信号生成装置の構成を示すブロック図である。図６に示す通り、本発明の第４実施形態による検査信号生成装置４は、図１に示す本発明の第１実施形態による検査信号生成装置１が備える加算部１５及び減算部１６に代えて加減算部４０を設けた構成である。加減算部４０は、パターンアドレス選択信号ＳＬ１の値に応じて、パターンアドレスレジスタ１８から出力されるアドレスＡ２２とセレクタ１３から出力されるアドレスＡ３０とを加算又は減算する。
【００４５】
図７は、パターンアドレス選択信号ＳＬ１の値に応じた加減算部４０の演算規則の一例を示す図表である。尚、図７においては、図２と同様に、セレクタ１３から出力されるアドレスＡ３０の値を「ｍ」とし、パターンアドレスレジスタ１８から出力されるアドレスＡ２２の値を「ｎ」としている。図７に示す通り、パターンアドレス選択信号ＳＬ１の値が「０１」の場合には加減算部４０は、パターンアドレスレジスタ１８から出力されるアドレスＡ２２（値「ｎ」）とセレクタ１３から出力されるアドレスＡ３０（値「ｍ」）とを加算してアドレスＡ１５として出力する。
【００４６】
これに対し、パターンアドレス選択信号ＳＬ１の値が「１０」の場合には加減算部４０は、アドレスＡ２２（値「ｎ」）からアドレスＡ３０（値「ｍ」）を減算してアドレスＡ１５として出力する。尚、パターンアドレス選択信号ＳＬ１の値が「００」又は「１１」の場合には、加減算部４０からはアドレスＡ１５は出力されない。以上の構成にすることで、図１に示す加算部１５と減算部１６とを１つにまとめることができ、検査信号生成装置４の構成を簡略化することができる。
【００４７】
尚、本実施形態においても、図４に示す検査信号生成装置２と同様に、アドレスレジスタ１２ａ〜１２ｎ及びセレクタ１３に代えて図４に示すアドレス格納メモリ３０を備えた構成にすることができ、また、図５に示す検査信号生成装置３と同様に、パターンアドレス演算部１１、加算部１５、及び減算部１６に代えてパターンアドレス演算部３１、加算部３２、及び減算部３３を設けるとともに出力制御部１４を省略し、更にＯＲゲート１７に代えてセレクタ３４を備えた構成にすることができる。
【００４８】
以上、本発明の実施形態による検査信号生成装置について説明したが、本実施形態の半導体検査装置は、以上の検査信号生成装置を備えている。そして、検査信号生成装置で生成された検査信号をＤＵＴに印加するとともに、その検査信号をＤＵＴに印加したときにＤＵＴから出力される信号の期待値を求め、この期待値と実際にＤＵＴから出力される信号とを比較し、ＤＵＴの良否を判定する。ここで、半導体検査装置は、ＤＵＴが搭載されるヘッド部と本体部とに大別されるが、以上説明した検査信号生成装置はヘッド部に設けられた構成であっても良く、本体部に設けられた構成の何れでも良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。
【図２】パターンアドレス選択信号ＳＬ１の選択規則を示す図表である。
【図３】本発明の一実施形態による検査信号生成装置１の動作を説明するタイミングチャートである。
【図４】本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。
【図５】本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。
【図６】本発明の第４実施形態による検査信号生成装置の構成を示すブロック図である。
【図７】パターンアドレス選択信号ＳＬ１の値に応じた加減算部４０の演算規則の一例を示す図表である。
【図８】従来の検査信号生成装置の構成を示すブロック図である。
【図９】パターンメモリ１０３のメモリ空間の一例を示す図である。
【符号の説明】
【００５０】
１〜４            検査信号生成装置
１１              パターンアドレス演算部
１２ａ〜１２ｎ    アドレスレジスタ
１３              セレクタ
１４              出力制御部
１５              加算部
１６              減算部
１９              パターンメモリ
２０              検査信号生成部
３０              アドレス格納メモリ
３１              パターンアドレス演算部
３２              加算部
３３              減算部
３４              セレクタ
４０              加減算部
Ａ１１，Ａ１２    アドレス
Ａ２２，Ａ４１    アドレス
Ｃ１０            パターンアドレス制御信号
Ｓ１０            検査信号
ＳＬ１            アドレス選択信号
ＳＬ２            セレクト信号
【図１】
0004888308.tif 000002
【図２】
0004888308.tif 000003
【図３】
0004888308.tif 000004
【図４】
0004888308.tif 000005
【図５】
0004888308.tif 000006
【図６】
0004888308.tif 000007
【図７】
0004888308.tif 000008
【図８】
0004888308.tif 000009
【図９】
0004888308.tif 000010