(57)【特許請求の範囲】
【請求項１】
外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、
前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、
送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ  とに基づいて、前記送信の対象となる送信波の周波数ＦＴを合成する周波数合成手段とを備え、
前記選択手段は、
前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ  とし、
前記他方の周波数は、
前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差である
ことを特徴とする周波数シンセサイザ回路。
【請求項２】
外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、
前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、
送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ  との和に、前記送信の対象となる送信波の周波数ＦＴを設定する周波数変換手段とを備え、
前記選択手段は、
前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ  とし、
前記他方の周波数は、
前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差である
ことを特徴とする周波数シンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＤＭＡ等の無線機に用いる周波数シンセサイザ回路に関するものである。
【背景技術】
【０００２】
ＴＤＭＡ等の無線機に用いられる周波数シンセサイザの従来例を図２で説明する。図２は従来の周波数シンセサイザのブロック図である。図２に示すＰＬＬ回路２１、ＰＬＬ回路２２、ＰＬＬ回路２３、ＰＬＬ回路２４は図４に示すような電圧制御発振器やフィルタやＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）部、バッファアンプ等で構成されているのが一般的である。
【０００３】
図２に示すように、送信周波数を高速で切り換える必要があるＴＤＭＡ等の無線機では、送信周波数発振部２８にＰＬＬ回路２１とＰＬＬ回路２２を設けて、スイッチ２５で切り換えることで実現している。このために、送信周波数ＦＴ送出前にＰＬＬ回路２１またはＰＬＬ回路２２がロックを開始して待機していることになる。
【０００４】
次にＴＤＭＡ等の無線機の場合について、周波数の例を用いて説明する。当該ＴＤＭＡ無線機の場合の周波数帯を３８０ＭＨｚ〜４３０ＭＨｚと設定する。
送信周波数は、図２に示すように、送信周波数ＦＴを送信周波数発振部２８のＰＬＬ回路２１およびＰＬＬ回路２２で発生させている。
【０００５】
受信回路２７の第一中間周波数が７３．９ＭＨｚの場合は、受信用第一局部発振部２９のＰＬＬ回路２３は受信周波数ＦＲ−７３．９ＭＨｚを発生させる。また、受信回路２７の第二中間周波数が４５０ｋＨｚの場合は、受信用第二局部発振部のＰＬＬ回路２４は７３．４５ＭＨｚを発生させることになる。
【０００６】
【特許文献１】特開２００２−２１７７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この構成の場合、前記したように、送信周波数送出前に送信用ＰＬＬ回路がロックを開始する必要がある。このため、図３に示すように、送信スロット用のＰＬＬ回路が、受信スロットの時、ロック開始する。従って、受信スロットと送信スロットの周波数が同じ場合、送信用ＰＬＬ回路が受信スロットの受信を妨害してしまう問題が発生する。
【０００８】
この妨害を回避するためには送信ＰＬＬ回路と受信回路間のアイソレーションを得る必要があり、アイソレーションを得るためにバッファアンプ、アイソレータ、アッテネータ、シールドなどの回路部品が必要となり、低価格化、小型化、軽量化の実現が困難であった。
【課題を解決するための手段】
【０００９】
請求項１に係る周波数シンセサイザ回路は、外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ  とに基づいて、前記送信の対象となる送信波の周波数ＦＴを合成する周波数合成手段とを備え、前記選択手段は、前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ  とし、前記他方の周波数は、前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差であることを特徴とする。
【００１０】
請求項２に係る周波数シンセサイザ回路は、外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ  との和に、前記送信の対象となる送信波の周波数ＦＴを設定する周波数変換手段とを備え、前記選択手段は、前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ  とし、前記他方の周波数は、前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、送信周波数を２つのＰＬＬ回路からの合成により作るため、送信周波数合成用のＰＬＬ回路の周波数がロックして待機しても受信周波数と相違するため、受信を妨害することはなくなる。  
また、今まで、妨害を回避するために送信ＰＬＬ回路と受信回路間のアイソレーションを得る必要があったが、本発明により、アイソレーションを得る必要がなくなりバッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
【実施例】
【００１２】
本発明の実施例の周波数シンセサイザを図１で説明する。図1に示すＰＬＬ回路１、ＰＬＬ回路２、ＰＬＬ回路３は図４に示すように、電圧制御発振器、フィルタ、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）部、バッファアンプ等で構成されているのが一般的である。
【００１３】
送信用局部発振部および受信用第一局部発振部８のＰＬＬ回路１とＰＬＬ回路２では送信時には送信用局部発振周波数、受信時には受信用局部発振周波数が発生する。これらのＰＬＬ回路の出力はスイッチ４により切り替わるようになっている。ＰＬＬ回路を２つ設けるのは周波数を高速で切り換えるためＰＬＬ回路が切り替えの前にロック開始するためである。
また、受信用第二局部発振部のＰＬＬ回路３では受信用第二局部発振周波数を発生する。ＰＬＬ回路１とＰＬＬ回路２の出力はスイッチ４により選択される。このスイッチ４からの出力とＰＬＬ回路３からの出力をミキサ５で合成して送信周波数ＦＴとなる。
【００１４】
また、前記、スイッチ４により選択された出力は受信回路７の第一局部発振周波数として使用する。また、ＰＬＬ回路３からの出力を受信回路７の第二局部発振周波数として使用する。
【００１５】
例えば、受信回路７の第一中間周波数が７９．３ＭＨｚ、第二中間周波数が４５０ｋＨｚの場合、ＰＬＬ回路１またはＰＬＬ回路２での送信用局部発振周波数はＦＴ−７３．４５ＭＨｚ、受信用第一局部発振周波数はＦＲ−７３．９ＭＨｚとなり、ＰＬＬ回路３の発振周波数は７３．４５ＭＨｚとなる。
送信時にはＰＬＬ回路１またはＰＬＬ回路２での発振周波数は送信周波数ＦＴ−７３．４５ＭＨｚとなり、この周波数をスイッチ４で切り替えて、ミキサ５に入れ、ＰＬＬ回路３の発振周波数７３．４５ＭＨｚをミキサ５に入れて、合成することにより送信周波数ＦＴを発生させる。
【００１６】
受信時にはＰＬＬ回路１またはＰＬＬ回路２での発振周波数は受信周波数ＦＲ−７３．９ＭＨｚとなり、この周波数をスイッチ４で切り替えて、受信回路７の受信用第一局部発振周波数として使用する。また、ＰＬＬ回路３の発振周波数を受信用第二局部発振周波数として使用する。
【００１７】
以上の構成にすれば、図３に示すように、受信スロット時、ＰＬＬ回路がロック開始しても、ＰＬＬ回路の発振周波数は、原理的に受信周波数を発振しないので、ＰＬＬ回路が受信を妨害することはなくなる。
【００１８】
以上説明したように、本発明によれば、送信周波数を合成により作るため、受信時に送信周波数合成用のＰＬＬ回路のロックを開始しても受信を妨害することはなくなる回路として利用可能である。
また、今まで、妨害を回避するアイソレーションを得るために必要であった、バッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例の周波数シンセサイザブロック図
【図２】従来の周波数シンセサイザのブロック図
【図３】従来の周波数シンセサイザの受信妨害発生の説明図
【図４】ＰＬＬ回路の一般的なブロック図
【符号の説明】
【００２０】
１，２，３，２１，２２，２３、２４    ＰＬＬ回路
４、２５  スイッチ
６，２６  送信回路
７，２７  受信回路
５        ミキサ
ＦＴ      送信周波数
ＦＲ      受信周波数
８        送信用局部発振部および受信用第一局部発振部
９、３０  受信用第二局部発振部
２８      送信周波数発振部
２９      受信用第一局部発振部
【図１】
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【図２】
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【図３】
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【図４】
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