(57)【特許請求の範囲】
【請求項１】
ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３および第５、前記第４および第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタとを備え、前記第７、第９、第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第７、第８のトランジスタのサイズが、対応する前記ドライバ回路のトランジスタのサイズの１／ｎ倍（ｎは１以上の正数）であり、前記第９、第１０のトランジスタのサイズが、対応する前記ドライバ回路のトランジスタのサイズの２／ｎ倍であり、前記第９、第１０のトランジスタには、前記前段の回路からの差動信号の出力コモンモードの電位が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９、第１０のトランジスタの間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。
【請求項２】
１つの前記レプリカ回路と１つの前記オペアンプを、複数の前記ドライバ回路で共用することを特徴とする請求項１に記載の出力ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を出力する出力ドライバ回路に関するものである。
【背景技術】
【０００２】
例えば、ＲＳＤＳ（Reduced Swing Differential Signaling）バッファや、ｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）バッファ、ＰＰＤＳ（Point to Point Differential Signaling）バッファなど、液晶表示装置の表示タイミングコントローラのインタフェイス規格で、出力ドライバ回路として、差動信号を出力するドライバ回路が定義されている。
【０００３】
上記インタフェイス規格では、その用途に応じて、出力の差動信号の出力振幅の電圧Ｖodと出力コモンモードの電位Ｖocの規格が定められる。ここで、図３に示すように、出力振幅の電圧Ｖodは、出力の差動信号のハイレベルの電位ＶOHとローレベルの電位ＶOLとの差電圧（｜Ｖod｜＝｜ＶOH｜−｜ＶOL｜）であり、出力コモンモードの電位Ｖocは、出力の差動信号のハイレベルの電位ＶOHとローレベルの電位ＶOLの中央の電位（Ｖoc＝（ＶOH＋ＶOL）／２）である。
【０００４】
従って、出力振幅の電圧Ｖodと出力コモンモードの電位Ｖocを上記規格で定められた一定の値に保ちたいという要望がある。これに対して、例えば、複数のドライバ回路で共用するレプリカ回路を用いる方式が提案されている。
【０００５】
図４は、従来の出力ドライバ回路の構成を表す一例の回路図である。同図に示す出力ドライバ回路４０は、特許文献１において提案されたものであり、出力最終段のドライバ回路１２と、レプリカ回路１４と、オペアンプ１６とによって構成されている。
【０００６】
ドライバ回路１２は、その出力コモンモードの電位Ｖocを制御するＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１８と、ドライバ回路１２に流れる動作電流ＩDを制御するＮＭＯＳ２０と、前段の回路（例えば、プリドライバ回路）から供給される入力の差動信号Ｉｎ１，Ｉｎ２に応じてスイッチングし、外付けの終端抵抗２９の両端に出力の差動信号を供給する４つのＮＭＯＳ２２，２４，２６，２８とによって構成されている。
【０００７】
ドライバ回路１２では、例えば、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合、ＮＭＯＳ２２，２８がオフ状態、ＮＭＯＳ２４，２６がオン状態となり、図４中に矢印で示すように、電源ＶDDからＮＭＯＳ１８，２６、終端抵抗２９、ＮＭＯＳ２４，２０を介してグランドＶSSに電流ＩDが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合には上記の逆の状態となる。
【０００８】
レプリカ回路１４は、ドライバ回路１２のＮＭＯＳ１８に相当するＮＭＯＳ３０と、オン状態のＮＭＯＳ２２もしくはＮＭＯＳ２６に相当するＮＭＯＳ３２と、終端抵抗２９に相当する、直列に接続された２つの抵抗素子３７ａ、３７ｂと、オン状態のＮＭＯＳ２４もしくはＮＭＯＳ２８に相当するＮＭＯＳ３４と、ＮＭＯＳ２０に相当するＮＭＯＳ３６とによって構成されている。
【０００９】
ここで、レプリカ回路１４を構成する各々のＮＭＯＳのサイズは、対応するドライバ回路１２を構成する各々のＮＭＯＳの１／ｎ倍（ｎは正数）のサイズであり、２つの抵抗素子３７ａ、３７ｂの各々は、終端抵抗２９の抵抗値ＲTのｎ／２倍の抵抗値ｎＲT／２を持つ。
【００１０】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには、外部から供給されるリファレンス電圧ＶREF２が共通に入力されており、カレントミラー回路を構成する。このように、ＮＭＯＳ３６とＮＭＯＳ２０はカレントミラー回路を構成するため、図４中に矢印で示すように、レプリカ回路１４には、電源ＶDDからＮＭＯＳ３０，３２、抵抗素子３７ａ、３７ｂ、ＮＭＯＳ３４，３６を介してグランドＶSSに、ドライバ回路１２に流れる動作電流ＩDの１／ｎ倍の動作電流ＩD／ｎが流れる。
【００１１】
オペアンプ１６の＋入力端子には外部から供給されるリファレンス電圧ＶREF１が入力され、その−入力端子には、レプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位がフィードバックされている。これにより、オペアンプ１６によって、リファレンス電圧ＶREF１とレプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位が等しくなるように制御される。
【００１２】
また、オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に供給されている。従って、レプリカ回路１４の２つの抵抗素子３７ａ、３７ｂの中間点のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力コモンモードの電位Ｖocは連動し、その電位Ｖocが、リファレンス電圧ＶREF１と等しい電位に決定される。
【００１３】
また、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力振幅の電圧Ｖodは、終端抵抗２９の抵抗値ＲTと、リファレンス電圧ＶREF２に応じてドライバ回路１２に流れる動作電流ＩDとの積（Ｖod＝ＲT×ＩD）によって決定される。
【００１４】
【特許文献１】特許第３９６７３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ここで、レプリカ回路１４の抵抗素子３７ａ、３７ｂは、外付けの終端抵抗２９の抵抗値に応じた抵抗値を持つものがＬＳＩ中に内蔵される。そのため、例えば、終端抵抗をダブルターミネーションした場合のように、終端抵抗の抵抗値が想定値から変わると、オペアンプ１６の出力信号が適切な値ではなくなり、出力ドライバ回路４０から出力される差動信号の出力コモンモードの電位Ｖocが所望の電位からずれるという問題があった。
【００１６】
本発明の目的は、前記従来技術に基づく問題点を解消し、終端抵抗の抵抗値が想定値とは異なる場合であっても、出力の差動信号の出力コモンモードの電位を一定値に保持することができる出力ドライバ回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第１の電源に接続された第１のトランジスタと、第２の電源に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間にそれぞれ直列に接続された第３、第４のトランジスタおよび第５、第６のトランジスタとを備え、前記第３、第６のトランジスタ、および、前記第４、第５のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第３、第４のトランジスタの間のノードおよび前記第５、第６のトランジスタの間のノードから差動信号が出力され、
前記レプリカ回路は、前記第１、第２のトランジスタにそれぞれ相当する第７、第８のトランジスタと、前記第３および第５、前記第４および第６のトランジスタにそれぞれ相当する第９、第１０のトランジスタとを備え、前記第７、第９、第１０、第８のトランジスタは、この順序で前記第１、第２の電源の間に接続され、前記第７、第８のトランジスタのサイズが、対応する前記ドライバ回路のトランジスタのサイズの１／ｎ倍（ｎは１以上の正数）であり、前記第９、第１０のトランジスタのサイズが、対応する前記ドライバ回路のトランジスタのサイズの２／ｎ倍であり、前記第９、第１０のトランジスタには、前記前段の回路からの差動信号の出力コモンモードの電位が入力され、
前記オペアンプには、外部から供給される第１のリファレンス電圧と、前記第９、第１０のトランジスタの間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第１、第７のトランジスタに入力され、
外部から供給される第２のリファレンス電圧が、前記第２、第８のトランジスタに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供するものである。
【００１８】
ここで、１つの前記レプリカ回路と１つの前記オペアンプを、複数の前記ドライバ回路で共用することが好ましい。
【発明の効果】
【００１９】
レプリカ回路の第８のトランジスタとドライバ回路の第２のトランジスタには、第２のリファレンス電圧が共通に入力されてカレントミラー回路を構成する。つまり、第２のリファレンス電圧によってドライバ回路の動作電流を制御できる。
【００２０】
また、オペアンプによってフィードバック制御が行われている。そのため、レプリカ回路の第９、第１０のトランジスタの間のノードの電位は、第１のリファレンス電圧と等しくなるように制御される。
【００２１】
オペアンプの出力信号は、レプリカ回路の第７のトランジスタとドライバ回路の第１のトランジスタに共通に入力されている。従って、レプリカ回路の第９、第１０のトランジスタの間のノードの電位と、ドライバ回路の出力の差動信号の出力コモンモードの電位は連動し、ともに終端抵抗の抵抗値に依らず決定されて両者は一致する。つまり、第１のリファレンス電圧によって、出力の差動信号の出力コモンモードの電位を制御できる。
【００２２】
そのため、本発明の出力ドライバ回路によれば、終端抵抗の抵抗値が想定値から変更された場合であっても、その影響を受けず、出力の差動信号の出力コモンモードの電位を一定値に保持することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力ドライバ回路を詳細に説明する。
【００２４】
図１は、本発明の出力ドライバ回路の構成を表す一実施形態の回路図である。同図に示す出力ドライバ回路１０は、出力最終段のドライバ回路１２と、レプリカ回路１４と、オペアンプ１６とによって構成されている。ここで、リファレンス電圧ＶREF１，ＶREF２は、外部から供給される一定のバイアス電圧である。また、信号Ｉｎ１，Ｉｎ２は、前段の回路（例えば、プリドライバ回路）から供給される入力の差動信号である。
【００２５】
本実施形態の出力ドライバ回路１０と従来の出力ドライバ回路４０との違いは、レプリカ回路１４の抵抗素子３７ａ、３７ｂが取り除かれている点と、ＮＭＯＳ３２，３４のサイズが、ドライバ回路１２を構成するＮＭＯＳの２／ｎ倍のサイズである点と、ＮＭＯＳ３２，３４のゲートに、それぞれ、前段の回路の差動信号の出力コモンモードの電位ＶcmＨ、ＶcmＬが入力されている点である。
【００２６】
ドライバ回路１２の構成は、図４に示す従来のものと同じである。すなわち、ドライバ回路１２は、その出力コモンモードの電位Ｖocを制御するＮＭＯＳ１８と、このドライバ回路１２に流れる動作電流ＩDを制御するＮＭＯＳ２０と、前段の回路から供給される入力の差動信号Ｉｎ１，Ｉｎ２に応じてスイッチングし、外部に接続される終端抵抗２９の両端に出力の差動信号を供給する４つのＮＭＯＳ２２，２４，２６，２８とによって構成されている。
【００２７】
ＮＭＯＳ１８は電源ＶDDに接続され、そのゲートには、オペアンプ１６の出力信号が入力されている。ＮＭＯＳ２０はグランドＶSSに接続され、そのゲートには、リファレンス電圧ＶREF２が入力されている。ＮＭＯＳ２２，２４、および、ＮＭＯＳ２６，２８は、それぞれ、ＮＭＯＳ１８とＮＭＯＳ２０との間に直列に接続されている。ＮＭＯＳ２２，２８のゲートには信号Ｉｎ１が入力され、ＮＭＯＳ２４，２６のゲートには信号Ｉｎ２が入力されている。
【００２８】
この出力ドライバ回路１０を使用する場合、例えば、ＮＭＯＳ２２，２４の間のノードと、ＮＭＯＳ２６，２８の間のノードとの間に所定の抵抗値ＲTを持つ外付けの終端抵抗２９が接続される。ドライバ回路１２から供給される出力の差動信号は、終端抵抗２９の両端、すなわち、ＮＭＯＳ２２，２４間のノードとＮＭＯＳ２６，２８間のノードから供給される。
【００２９】
ドライバ回路１２では、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれローレベル、ハイレベルの場合、ＮＭＯＳ２２，２８がオフ状態、ＮＭＯＳ２４，２６がオン状態となり、図１に矢印で示すように、電源ＶDDからＮＭＯＳ１８，２６、終端抵抗２９、ＮＭＯＳ２４，２０を介してグランドＶSSに電流ＩDが流れる。一方、入力の差動信号Ｉｎ１，Ｉｎ２がそれぞれハイレベル、ローレベルの場合、ＮＭＯＳ２２，２８がオン状態、ＮＭＯＳ２４，２６がオフ状態となり、電源ＶDDからＮＭＯＳ１８，２２、終端抵抗２９、ＮＭＯＳ２８，２０を介してグランドＶSSに電流ＩDが流れる。
【００３０】
続いて、レプリカ回路１４は、ドライバ回路１２のＮＭＯＳ１８に相当するＮＭＯＳ３０と、出力コモンモードの電位Ｖocの状態のＮＭＯＳ２２，２６に相当するＮＭＯＳ３２と、出力コモンモードの電位Ｖocの状態のＮＭＯＳ２８，２４に相当するＮＭＯＳ３４と、ＮＭＯＳ２０に相当するＮＭＯＳ３６とによって構成されている。
【００３１】
ここで、レプリカ回路１４を構成するＮＭＯＳ３０，３６のサイズは、ドライバ回路１２を構成するＮＭＯＳ１８，２０の１／ｎ倍（ｎは正数）のサイズであり、レプリカ回路１４のＮＭＯＳ３２，３４のサイズは、ドライバ回路１２のＮＭＯＳ２２，２６，２４，２８の２／ｎ倍のサイズである。
【００３２】
レプリカ回路１４のＮＭＯＳ３０，３２，３４，３６は、この順序で電源ＶDDとグランドＶSSとの間に直列に接続されている。ＮＭＯＳ３０のゲートにはオペアンプ１６の出力信号が入力され、ＮＭＯＳ３６のゲートには、リファレンス電圧ＶREF２が入力されている。また、ＮＭＯＳ３２，３４のゲートには、前段の回路から供給される差動信号の出力コモンモードの電位ＶcmＨ、ＶcmＬがそれぞれ入力されている。
【００３３】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには、外部から供給されるリファレンス電圧ＶREF２が共通に入力されており、カレントミラー回路を構成する。ＮＭＯＳ３６とＮＭＯＳ２０はカレントミラー回路を構成するため、図１中に矢印で示すように、レプリカ回路１４には、電源ＶDDからＮＭＯＳ３０，３２，３４，３６を介してグランドＶSSに、ドライバ回路１２に流れる動作電流ＩDの１／ｎ倍の動作電流ＩD／ｎが流れる。
【００３４】
また、オペアンプ１６の＋入力端子には、外部から供給されるリファレンス電圧ＶREF１が入力され、その−入力端子には、レプリカ回路１４のＮＭＯＳ３２，３４の間のノードの電位がフィードバックされている。これにより、オペアンプ１６の出力信号が変化して、リファレンス電圧ＶREF１とレプリカ回路１４のＮＭＯＳ３２，３４の間のノードの電位が等しくなるように制御される。
【００３５】
また、オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に供給されている。これにより、レプリカ回路１４のＮＭＯＳ３２，３４の間のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力コモンモードの電位Ｖocは連動し、その電位Ｖocが、リファレンス電圧ＶREF１と等しい電位に決定される。
【００３６】
また、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力振幅の電圧Ｖodは、終端抵抗２９の抵抗値ＲTと、リファレンス電圧ＶREF２に応じてドライバ回路１２に流れる動作電流ＩDとの積（Ｖod＝ＲT×ＩD）によって決定される。
【００３７】
ここで、ドライバ回路１２から出力される差動信号の電位が、ともに出力コモンモードの電位Ｖocとなる時は、前段の回路から供給される差動信号Ｉｎ１，Ｉｎ２がともに同じ電位の場合、つまり、ドライバ回路１２のＮＭＯＳ２２，２４，２６，２８のゲートに前段の回路から供給される差動信号の出力コモンモードの電位ＶcmＨ、ＶcmＬが入力されて、ＮＭＯＳ２２，２４，２６，２８の全てがオン状態となる場合である。
【００３８】
この時、ドライバ回路１２では、図２に矢印で示すように、動作電流ＩDは、ＩD／２の電流が、電源ＶDDからＮＭＯＳ１８，２２，２４，２０を介してグランドＶSSに流れるとともに、同じく、ＩD／２の電流が、電源ＶDDからＮＭＯＳ１８，２６，２８，２０を介してグランドＶSSに流れる。すなわち、この時には、外付けの終端抵抗２９に動作電流ＩDは流れていない状態となる。
【００３９】
出力ドライバ回路１０において、終端抵抗２９の抵抗値ＲTが想定値から変更された場合であっても、出力の差動信号の出力コモンモードの電位Ｖocを一定値に保持することができる理由は以下の通りである。
【００４０】
レプリカ回路１４のＮＭＯＳ３６とドライバ回路１２のＮＭＯＳ２０のゲートには外部から供給されるリファレンス電圧ＶREF２が共通に入力されてカレントミラー回路を構成する。そのため、ドライバ回路１２に流れる動作電流ＩDに対して、レプリカ回路１４には、ＩD／ｎの動作電流が流れる。つまり、外部から供給されるリファレンス電圧ＶREF２によってドライバ回路１２の動作電流ＩDを制御できる。
【００４１】
また、オペアンプ１６によってフィードバック制御が行われている。そのため、レプリカ回路１４のＮＭＯＳ３２，３４の間のノードの電位は、リファレンス電圧ＶREF１と等しくなるように制御される。
【００４２】
オペアンプ１６の出力信号は、レプリカ回路１４のＮＭＯＳ３０とドライバ回路１２のＮＭＯＳ１８のゲートに共通に入力されている。また、レプリカ回路のＮＭＯＳ３２，３４のサイズは、対応するドライバ回路１２のトランジスタのサイズの２／ｎ倍である。つまり、ＮＭＯＳ３２，３４のサイズは、それぞれ、ＮＭＯＳ２２，２４，２６，２８が全てオン状態となった時の、ＮＭＯＳ２２，２６およびＮＭＯＳ２４，２８の１／ｎ倍に相当する。
【００４３】
従って、レプリカ回路１４のＮＭＯＳ３２，３４の間のノードの電位と、ドライバ回路１２から終端抵抗２９の両端に供給される出力の差動信号の出力コモンモードの電位Ｖocは連動し、ともに外付けの終端抵抗２９の抵抗値ＲTに依らず決定されて両者は一致する。つまり、外部から供給されるリファレンス電圧ＶREF１によって、出力の差動信号の出力コモンモードの電位Ｖocを制御できる。
【００４４】
そのため、出力ドライバ回路１０では、出力ドライバ回路１０の外部に接続される終端抵抗の影響を受けず、出力の差動信号の出力コモンモードの電位Ｖocを一定値に保持することができる。
【００４５】
上記実施形態では、説明を簡単に行う目的で１つのドライバ回路のみを示したが、１つのレプリカ回路１４と１つのオペアンプ１６を、複数のドライバ回路で共用することができる。
【００４６】
ドライバ回路は、実施形態の構成のものに限定されず、同様の機能を果たす構成のものを使用することができる。また、レプリカ回路の構成は、ドライバ回路の構成に応じて適宜変更されるべきものである。
【００４７】
また、実施形態では、出力ドライバ回路を構成する全てのトランジスタをＮＭＯＳで構成しているが、これに限定はされず、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）で出力ドライバ回路を構成することもできる。この場合、電源とグランドの接続状態を入れ換える必要がある。また、必要に応じて、ＮＭＯＳとＰＭＯＳとを混在させて出力ドライバ回路を構成してもよい。
【００４８】
本発明は、例えば、液晶表示装置の表示タイミングコントローラで用いられる出力ドライバ回路に好適なものであるが、これに限らず、差動信号を出力する出力バッファ回路を用いる各種の用途に利用可能である。
【００４９】
本発明は、基本的に以上のようなものである。
以上、本発明のレプリカ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５０】
【図１】本発明の出力ドライバ回路の構成を表す一実施形態の回路図である。
【図２】図１に示す出力ドライバ回路の動作を説明する概念図である。
【図３】出力の差動信号のハイレベルの電位ＶOH、ローレベルの電位ＶOL、出力振幅の電圧Ｖod、出力コモンモードの電位Ｖocの関係を表す概念図である。
【図４】従来の出力ドライバ回路の構成を表す一例の回路図である。
【符号の説明】
【００５１】
１０、４０  出力ドライバ回路
１２  ドライバ回路
１４  レプリカ回路
１６  オペアンプ
１８、２０、２２，２４，２６，２８、３０、３２、３４、３６  ＮＭＯＳ
２９  終端抵抗
３７ａ、３７ｂ  抵抗素子
【図１】
0005021501.tif 000002
【図２】
0005021501.tif 000003
【図３】
0005021501.tif 000004
【図４】
0005021501.tif 000005