(57)【特許請求の範囲】
【請求項１】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列から信号を読み出す読み出し部と、
外部から第１の電源電圧を受ける第１の端子と、
外部から第２の電源電圧を受ける第２の端子と、
を備え、
前記読み出し部は、
前記画素配列の各列の画素から読み出した信号を増幅する列増幅部と、
前記列増幅部により増幅された信号を保持する保持部と、
前記第１の端子に供給された前記第１の電源電圧を前記列増幅部へ伝達する第１の電源ラインと、
前記第２の端子に供給された前記第２の電源電圧を前記保持部へ伝達する第２の電源ラインと、
を含み、
前記列増幅部は、前記画素配列の各列の画素から読み出した信号が入力されるゲート電極と、バックゲート電極とを有するトランジスタを含み、
前記保持部は、前記列増幅部により増幅された信号が入力される第１電極と前記第１電極に対向する第２電極とを有する容量を含み、
前記第１の電源ラインは、前記トランジスタの前記バックゲート電極へ前記第１の電源電圧を伝達し、
前記第２の電源ラインは、前記容量の前記第２電極へ前記第２の電源電圧を伝達する
ことを特徴とする撮像装置。
【請求項２】
前記列増幅部は、
参照信号が入力されるゲート電極と、バックゲート電極とを有する他のトランジスタと、
前記トランジスタのドレインに接続される負荷素子と、
前記他のトランジスタのドレインに接続される負荷素子と、
前記トランジスタ及び前記他のトランジスタのソースに共通に接続される定電流源と、
前記画素配列の各列の画素から読み出した信号と前記参照信号との差に応じた信号を出力する出力端子と、
をさらに含む
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の電源ラインは、前記トランジスタの前記バックゲート電極、前記他のトランジスタの前記バックゲート電極、及び前記定電流源へ、前記第１の電源電圧を伝達する
ことを特徴とする請求項２に記載の撮像装置。
【請求項４】
請求項１から３のいずれか１項に記載の撮像装置と、
前記第１の電源電圧及び前記第２の電源電圧を生成する電源回路と、
前記電源回路から前記撮像装置の前記第１の端子へ前記第１の電源電圧を伝達する第３の電源ラインと、
前記電源回路から前記撮像装置の前記第２の端子へ前記第２の電源電圧を伝達する第４の電源ラインと、
を備えたことを特徴とする撮像システム。
【請求項５】
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする請求項４に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、その画素配列から信号を読み出す読み出し部とを備える。
【０００３】
特許文献１に示す技術では、読み出し部において、画素配列の各列の画素から読み出した信号を増幅するための列アンプ（演算増幅器）と、列アンプにより増幅された信号を保持するための蓄積容量とが画素配列の列ごとに設けられている。この技術では、列アンプと蓄積容量とが共通のグランド供給線に接続された構成において、列アンプの出力抵抗を向上させている。これにより、特許文献１によれば、列アンプの動作電流が変動してもグランド供給線の電圧が低下しにくくなるとされている。
【特許文献１】特開２００５−２１７１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に示す技術では、列アンプと蓄積容量とが共通のグランド供給線に接続されているので、高輝度の被写体を撮像した際に画素出力に擬信号が混入する可能性がある。
【０００５】
すなわち、列アンプは、例えば、複数のＭＯＳトランジスタを用いて構成される演算増幅器である。列アンプは、信号が入力されるゲート電極とバックゲート電極とを有する入力トランジスタを含む。蓄積容量は、信号を保持するための第１電極と、その第１電極に対向する第２電極とを有する。特許文献１に示す技術では、入力トランジスタのバックゲート電極と蓄積容量の第２電極とが共通のグランド供給線に接続されていると考えられる。
【０００６】
この場合、高輝度の被写体を撮影した際に、撮像装置の画素配列の所定の画素から大きな信号が読み出されて、その信号が蓄積容量の第１電極に保持される。このように第１電極の電位が変動することに応じて、その第１電極と容量結合した第２電極の電位も変動するので、グランド供給線の電位が過渡的に変動する。このグランド供給線の過渡的な応答は、図８に示すように、列アンプに影響を及ぼす。すなわち、列アンプの入力ＭＯＳトランジスタのバックゲート電極の電圧が変動するため、列アンプは、入力された信号に偽信号を混入させてしまう可能性がある。このようなグランド供給線を介した影響により、例えば画面全体で暗い被写体の一部が明るい画像を撮影した場合、明るい部分と同じ行の画素出力に擬信号が重畳される。
【０００７】
本発明の目的は、高輝度の被写体を撮像した際における画素出力への擬信号の混入を抑制することにある。
【課題を解決するための手段】
【０００８】
本発明の第１側面に係る撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、前記画素配列から信号を読み出す読み出し部と、外部から第１の電源電圧を受ける第１の端子と、外部から第２の電源電圧を受ける第２の端子とを備え、前記読み出し部は、前記画素配列の各列の画素から読み出した信号を増幅する列増幅部と、前記列増幅部により増幅された信号を保持する保持部と、前記第１の端子から供給された前記第１の電源電圧を前記列増幅部へ伝達する第１の電源ラインと、前記第２の端子から供給された前記第２の電源電圧を前記保持部へ伝達する第２の電源ラインとを含み、前記列増幅部は、前記画素配列の各列の画素から読み出した信号が入力されるゲート電極とバックゲート電極とを有するトランジスタを含み、前記保持部は、前記列増幅部により増幅された信号が入力される第１電極と前記第１電極に対向する第２電極とを有する容量を含み、前記第１の電源ラインは、前記トランジスタの前記バックゲート電極へ前記第１の電源電圧を伝達し、前記第２の電源ラインは、前記容量の前記第２電極へ前記第２の電源電圧を伝達することを特徴とする。
【０００９】
本発明の第２側面に係る撮像システムは、上記の撮像装置と、前記第１の電源電圧及び前記第２の電源電圧を生成する電源回路と、前記電源回路から前記撮像装置の前記第１の端子へ前記第１の電源電圧を伝達する第３の電源ラインと、前記電源回路から前記撮像装置の前記第２の端子へ前記第２の電源電圧を伝達する第４の電源ラインとを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高輝度の被写体を撮像した際における画素出力への擬信号の混入を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の課題を、図９を用いて詳細に説明する。
【００１２】
本発明者らの研究によると、ＣＭＯＳセンサなどの撮像装置を用いて高輝度の被写体を撮像した際に画素出力に混入する擬信号の主成分は、列アンプの入力トランジスタのバックゲート電極の電圧の変動に基づくものであることがわかっている。図９に列アンプの一部を構成する演算増幅器の一例を示す。
【００１３】
列アンプ（演算増幅器）ＡＭは、入力トランジスタ２０１、２０２、定電流源２０３、カレントミラー回路ＣＭ１、及び出力端子２０７を含む。
【００１４】
入力トランジスタ２０１及び入力トランジスタ２０２は、いずれも、ＮチャネルＭＯＳトランジスタである。入力トランジスタ２０１は、そのゲート電極が非反転入力端子として機能する。入力トランジスタ２０２は、そのゲート電極が反転入力端子として機能する。入力トランジスタ２０１及び入力トランジスタ２０２のバックゲート電極には、いずれも、上記のグランド供給線が接続されている。
【００１５】
定電流源２０３は、定電流を発生させる。定電流源２０３の一端は、上記のグランド供給線に接続されている。
【００１６】
カレントミラー回路ＣＭ１は、トランジスタ（負荷素子）２０４とトランジスタ（負荷素子）２０５とを含む。トランジスタ２０４は、入力トランジスタ２０１のドレインに接続されている。トランジスタ２０５は、入力トランジスタ２０２のドレインに接続されている。トランジスタ２０４とトランジスタ２０５とは、いずれも、ＰチャネルＭＯＳトランジスタである。カレントミラー回路ＣＭ１は、トランジスタ２０４のソース・ドレイン間に流れた電流と同じ電流が、トランジスタ２０５のソース・ドレイン間にも流れるようにする。
【００１７】
出力端子２０７は、入力トランジスタ２０１に入力された信号と、入力トランジスタ２０２に入力された信号との差に応じた信号（電圧）を出力する。
【００１８】
列アンプＡＭを含む撮像装置により高輝度の被写体が撮像された場合、上述のように、グランド供給線の電位が過渡的に変動する。このグランド供給線の過渡的な応答は、図９に示すように、列アンプの入力トランジスタ２０１，２０２のバックゲート電極の電圧を変動させることとなる。バックゲート電極の電圧の変動によるトランジスタの閾値変動に従い、入力トランジスタ２０１，２０２の動作点（閾値電位）が変化する。このとき、実際の演算増幅器において同相利得がゼロではないために、出力端子２０７から出力される信号（電圧）が変動する。つまり差動対となる２つの入力トランジスタ２０１，２０２に同じ電圧が入力されていながら、その絶対レベルが変動することと等価な現象が発生する。これにより、入力電圧が変動していないにもかかわらず出力電圧が変動する。これが擬信号の主成分である。
【００１９】
上記のようなグランド供給線に関連する課題は、低抵抗である配線を介したクロストークが主要因であるために、蓄積容量とバックゲート電極とを異なるウェル内に構成する、すなわち半導体基板内で分離することでは回避できない。
【００２０】
次に、本発明の第１実施形態に係る撮像装置１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像装置１００の構成図である。
【００２１】
撮像装置１００は、画素配列ＰＡ、垂直走査回路１１０、第１の端子ＴＭ１（又はＴＭ３）、第２の端子ＴＭ２（又はＴＭ４）、読み出し部２０、及び出力部３０を備える。
【００２２】
画素配列ＰＡでは、複数の画素１０１が行方向及び列方向に配列されている。図１では、画素配列ＰＡに２行２列の合計４画素が含まれる場合について、例示的に示されている。
【００２３】
各画素１０１は、光電変換素子１０２、転送ゲート１０３、浮遊拡散部１０４、増幅用トランジスタ１０５、及びリセット用トランジスタ１０６を含む。光電変換素子１０２は、光に応じた信号（電荷）を蓄積する。転送ゲート１０３は、光電変換素子１０２より蓄積された信号を浮遊拡散部１０４へ転送する。浮遊拡散部１０４は、転送された信号を増幅用トランジスタ１０５へ入力する。増幅用トランジスタ１０５は、定電流源１０９とともにソースフォロワ動作を行うことにより、浮遊拡散部１０４により入力された信号を増幅して画素出力線１０７へ出力する。リセット用トランジスタ１０６は、浮遊拡散部１０４を所定電位にリセットする。
【００２４】
画素出力線１０７は列毎に上下に振り分けて読み出し部（読み出し回路）２０に接続される。図１では上側の読み出し部は省略している。図１において、リセット用トランジスタ１０６は、そのソースが浮遊拡散部１０４および増幅用トランジスタ１０５のゲートに接続され、そのドレインが増幅用トランジスタ１０５のドレインと共通にドレイン線１０８に接続されている。
【００２５】
垂直走査回路１１０は、画素配列ＰＡにおいて信号を読み出すべき行を順次に選択する。垂直走査回路１１０は、増幅用トランジスタ１０５のゲート電位を上昇させることによって、画素配列ＰＡにおいて信号を読み出すべき行を選択する。すなわち、垂直走査回路１１０は、非選択行の画素の増幅用トランジスタ１０５のゲート電位を低く、選択行の画素の増幅用トランジスタ１０５のゲート電位を高くするように、画素配列ＰＡを駆動する。これにより、選択行の画素の増幅用トランジスタ１０５のみがオンして、画素出力線１０７の電位は、選択行の浮遊拡散部１０４の電位に従った電位となる。一方、非選択行の増幅用トランジスタ１０５は非活性化される。
【００２６】
第１の端子ＴＭ１（又はＴＭ３）は、外部から第１の電源電圧Ｖ１を受ける。
【００２７】
第２の端子ＴＭ２（又はＴＭ４）は、外部から第２の電源電圧Ｖ２を受ける。
【００２８】
読み出し部２０は、画素配列ＰＡから信号を読み出す。読み出し部２０は、列アンプ（列増幅部）１１１、保持部１１６、第１の電源ライン１２１、及び第２の電源ライン１２２を含む。列アンプ１１１は、画素配列ＰＡの各列の画素から読み出したノイズ信号と光信号との差分を演算することにより、各列の差分信号を生成する。列アンプ１１１は、生成した差分信号を増幅して保持部１１６へ出力する。保持部１１６は、列アンプ１１１により増幅された信号を受け取り、その信号を所定期間だけ保持する。第１の電源ライン１２１には、第１の端子ＴＭ１（又はＴＭ３）から第１の電源電圧Ｖ１が供給される。第１の電源ライン１２１は、第１の端子ＴＭ１（又はＴＭ３）から供給された第１の電源電圧Ｖ１を列アンプ１１１へ伝達する。第２の電源ライン１２２には、第２の端子ＴＭ２（又はＴＭ４）から第２の電源電圧Ｖ２が供給される。第２の電源ライン１２２は、第２の端子ＴＭ２（又はＴＭ４）から供給された第２の電源電圧Ｖ２を保持部１１６へ伝達する。
【００２９】
列アンプ１１１は、演算増幅器１１２、入力容量１１３、帰還容量１１４、及びクランプ制御スイッチ１１５を含む。列アンプ１１１は、入力容量１１３と帰還容量１１４の比に応じた反転ゲインで、信号を増幅する。演算増幅器１１２には、“＋”の端子（図９の非反転入力端子）に参照信号（ＶＲＥＦ）が入力され、“−”の端子（図９の反転入力端子）に画素１０１から読み出した信号が入力される。演算増幅器１１２の出力ノード（図９の出力端子２０７）は、画素１０１から読み出した信号と参照信号との差に応じた信号を出力する。演算増幅器１１２の構成の詳細な説明は、図９と同様であるので、省略する。
【００３０】
保持部１１６は、転送スイッチ１１７ｓ，１１７ｎ，１１９ｓ，１１９ｎ、及び蓄積容量１１８ｓ，１１８ｎを含む。転送スイッチ１１７ｎは、列アンプ１１１から出力された第１の信号を蓄積容量１１８ｎへ転送する。第１の信号は、列アンプ１１１のオフセットの信号である。転送スイッチ１１７ｓは、列アンプ１１１から出力された第２の信号を蓄積容量１１８ｓへ転送する。第２の信号は、差分信号に列アンプ１１１のオフセットが重畳した信号である。蓄積容量１１８ｓ，１１８ｎは、それぞれ、第２の信号、第１の信号を所定期間だけ保持する。蓄積容量１１８ｓ，１１８ｎは、それぞれ、列アンプ１１１により増幅された信号が入力される第１電極１１８ｓ１，１１８ｎ１と、第１電極１１８ｓ１，１１８ｎ１に対向する第２電極１１８ｓ２，１１８ｎ２とを有する。転送スイッチ１１９ｓ，１１９ｎは、蓄積容量１１８ｓ，１１８ｎに保持された第２の信号、第１の信号を、それぞれ、出力部３０へ転送（出力）する。
【００３１】
出力部３０は、読み出し部２０から出力された第１の信号と第２の信号とに基づいて画像信号（画素出力）を生成し、その画像信号を撮像装置１００の外部へ出力する。
【００３２】
出力部３０は、水平走査回路１１９及び差動アンプ１２０を含む。水平走査回路１１９は、各列の転送スイッチ１１９ｓ，１１９ｎを順次にオンさせることにより、各列の第２の信号、第１の信号を、それぞれ、蓄積容量１１８ｓ，１１８ｎから差動アンプ１２０へ出力させる。差動アンプ１２０は、第２の信号と第１の信号との差分を演算することにより、画像信号（画素出力）を生成する。差動アンプ１２０は、その画像信号を撮像装置１００の外部へ出力する。
【００３３】
次に、撮像装置１００の動作を、図２を用いて説明する。図２は、撮像装置１００の動作を示すタイミングチャートである。
【００３４】
画素読み出し期間ＲＴでは、次のような動作が行われる。
【００３５】
タイミングＴ１〜Ｔ２の期間において、垂直走査回路１１０は、全行の画素へ供給するリセット信号ＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋１）をハイにする。これにより、全画素において、リセット用トランジスタ１０６は、ドレイン線１０８を介して供給されるローレベルのリセット電圧ＶＤに応じて、浮遊拡散部１０４をローレベルにリセットする。すなわち、垂直走査回路１１０は、画素配列ＰＡの全行の画素を一括して非選択状態に制御する。
【００３６】
タイミングＴ３〜Ｔ４の期間において、垂直走査回路１１０は、選択行（ｎ行目）の画素へ供給するリセット信号ＰＲＥＳ（ｎ）をハイに維持しながら、非選択行（ｎ行目以外の行）の画素へ供給するリセット信号ＰＲＥＳ（ｎ＋１）をローレベルにする。ドレイン線１０８の電位レベルＶＤがハイレベルとなり、選択行の浮遊拡散部１０４はハイレベルにリセットされる。これにより、選択行の画素が選択状態になる。このとき、選択された画素の浮遊拡散部１０４のリセット電位（ハイレベル）に対応するノイズ信号が画素出力線１０７に読み出される。
【００３７】
タイミングＴ５〜Ｔ６の期間において、垂直走査回路１１０は、読み出し部２０の列アンプ１１１のクランプ制御スイッチ１１５へ供給する制御信号ＰＣＯＲをハイにする。これにより、列アンプ１１１の反転入力端子と出力端子とが短絡され、出力端子がＶＲＥＦ電位（参照信号）にクランプされる。
【００３８】
タイミングＴ７〜Ｔ８の期間では、垂直走査回路１１０は、転送スイッチ１１７ｎへ供給する制御信号ＰＴＮをハイとする。これにより、第１の信号（列アンプ１１１のオフセット）が列アンプ１１１から蓄積容量１１８ｎへ転送される。
【００３９】
タイミングＴ９〜Ｔ１０の期間では、垂直走査回路１１０は、選択行（ｎ行目）の画素へ供給する転送信号ＰＴＸ（ｎ）をハイとする。これにより、選択された画素では、光電変換素子１０２より蓄積された信号が転送ゲート１０３により浮遊拡散部１０４へ転送される。選択された画素の浮遊拡散部１０４の電位に対応する光信号（画像信号＋ノイズ信号）が画素出力線１０７に読み出される。
【００４０】
タイミングＴ１１〜Ｔ１２の期間では、垂直走査回路１１０は、転送スイッチ１１７ｓへ供給する制御信号ＰＴＳをハイとする。これにより、第２の信号（画像信号＋オフセット）が列アンプ１１１から蓄積容量１１８ｓへ転送される。
【００４１】
水平走査期間ＨＴでは、次のような動作が行われる。
【００４２】
水平走査回路１１９は、各列の転送スイッチ１１９ｓ，１１９ｎを順次にオンさせることにより、各列の第２の信号、第１の信号を、それぞれ、蓄積容量１１８ｓ，１１８ｎから差動アンプ１２０へ出力させる。差動アンプ１２０は、第２の信号と第１の信号との差分を演算することにより、画像信号（画素出力）を生成する。差動アンプ１２０は、その画像信号を撮像装置１００の外部へ出力する。
【００４３】
このように、垂直走査回路１１０は、選択行の画素について、画素読み出し期間ＲＴ及び水平走査期間ＨＴにおける動作を行わせる。垂直走査回路１１０は、画素配列ＰＡにおいて、信号を読み出すべき行（選択行）を順次に選択していき、同様な動作を行わせる。これにより、画面内全画素の光出力を取得する。
【００４４】
なお、上記において、ＶＤのローレベルは０.３Ｖ〜１.０Ｖ、ＶＤのハイレベルは３.３Ｖに設定をすることが可能である。
【００４５】
次に、本実施形態に特徴に関して、図３を用いて詳細に説明する。図３は、撮像装置１００の構成図である。
【００４６】
撮像装置１００において、第１の端子ＴＭ１（又はＴＭ３）は、外部から第１の電源電圧Ｖ１を受ける。第１の電源電圧Ｖ１は、グランド電圧であり、例えば、０Ｖである。
【００４７】
第２の端子ＴＭ２（又はＴＭ４）は、外部から第２の電源電圧Ｖ２を受ける。第２の電源電圧Ｖ２は、メイン電源電圧ＶＤＤ（例えば、３．３Ｖ）及びグランド電圧（例えば、０Ｖ）と異なる電圧ＶＢであり、例えば、１．５Ｖである。第２の端子ＴＭ２（又はＴＭ４）は、電圧ＶＢを外部から供給するための専用の端子である。
【００４８】
第１の電源ライン１２１には、第１の端子ＴＭ１（又はＴＭ３）から第１の電源電圧Ｖ１が供給される。第１の電源ライン１２１は、第１の端子ＴＭ１（又はＴＭ３）から供給された第１の電源電圧Ｖ１を、画素配列ＰＡの各列に対する列アンプ１１１へ伝達する。すなわち、第１の電源ライン１２１は、第１の電源電圧Ｖ１を、各列の列アンプ１１１の演算増幅器１１２の入力トランジスタ２０１，２０２（図９参照）のバックゲート電極へ供給する。
【００４９】
一方、第２の電源ライン１２２には、第２の端子ＴＭ２（又はＴＭ４）から第２の電源電圧Ｖ２が供給される。第２の電源ライン１２２は、第２の端子ＴＭ２（又はＴＭ４）から供給された第２の電源電圧Ｖ２を、画素配列ＰＡの各列に対する保持部１１６へ伝達する。第２の電源ライン１２２は、第２の電源電圧Ｖ２を、各列の保持部１１６の蓄積容量１１８ｓ、１１８ｎの第２電極１１８ｓ２、１１８ｎ２（図１参照）へ供給する。
【００５０】
ここで、撮像装置１００内において、第１の電源ライン１２１と第２の電源ライン１２２とは、十分な距離を離して形成されており交差することがない。これにより、大きな信号が各列の保持部１１６の蓄積容量１１８ｓ、１１８ｎの第１電極１１８ｓ１、１１８ｎ１（図１参照）へ蓄積されることにより第２の電源ライン１２２の電位が過渡的に変動しても第１の電源ライン１２１はその影響を受けない。この結果、画素配列ＰＡに高輝度の被写体を撮像した場合でも、第１の電源ライン１２１は、第１の電源電圧Ｖ１を、入力トランジスタ２０１，２０２（図９参照）のバックゲート電極へ安定して供給することができる。したがって、高輝度の被写体を撮像した際における画素出力への擬信号の混入を抑制することができる。
【００５１】
なお、第２の電源ライン１２２は２箇所でチップ外部と接続されているが、１箇所でチップ外部と接続されていてもよい。２箇所でチップ外部と接続される場合、１箇所でチップ外部と接続される場合と比較してインピーダンスを低減する効果がある反面、チップサイズあるいはパッド数が増大するというデメリットをもつ。これらは画素数、チップサイズ、パッド数の制約に従う設計事項である。
【００５２】
また、演算増幅器１１２は図９で示されるものに限られず、例えば、フォールデッドカスコード型、テレスコピック型などの差動増幅回路でも適用可能である。
【００５３】
次に、本発明の撮像装置を適用した撮像システムの一例を図４に示す。
【００５４】
撮像システム９０は、図４に示すように、主として、光学系、撮像装置１００及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００５５】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００５６】
撮影レンズ９２は、入射した光を屈折させて、撮像装置１００の画素配列（撮像面）に被写体の像を形成する。
【００５７】
絞り９３は、光路上において撮影レンズ９２と撮像装置１００との間に設けられ、撮影レンズ９２を通過後に撮像装置１００へ導かれる光の量を調節する。
【００５８】
撮像装置１００は、画素配列に形成された被写体の像を画像信号に変換する。撮像装置１００は、その画像信号を画素配列から読み出して出力する。
【００５９】
撮像信号処理回路９５は、撮像装置１００に接続されており、撮像装置１００から出力された画像信号を処理する。
【００６０】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００６１】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００６２】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００６３】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００６４】
タイミング発生部９８は、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００６５】
電源回路８４は、第１の電源電圧Ｖ１及び第２の電源電圧Ｖ２を生成する。電源回路８４は、第３の電源ライン８５を介して撮像装置１００の第１の端子ＴＭ１（又はＴＭ３）に接続され、第４の電源ライン８６を介して撮像装置１００の第２の端子ＴＭ２（又はＴＭ４）に接続されている。第３の電源ライン８５は、電源回路８４から撮像装置１００の第１の端子ＴＭ１（又はＴＭ３）へ第１の電源電圧Ｖ１を伝達する。第４の電源ライン８６は、電源回路８４から撮像装置１００の第２の端子ＴＭ２（又はＴＭ４）へ第２の電源電圧Ｖ２を伝達する。
【００６６】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７、記録媒体制御Ｉ／Ｆ部９４及び電源回路８４に接続されており、タイミング発生部９８、画像信号処理部９７、記録媒体制御Ｉ／Ｆ部９４及び電源回路８４を全体的に制御する。
【００６７】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００６８】
以上の構成により、撮像装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００６９】
次に、第２実施形態に係る撮像装置１００ａについて、図５を用いて説明する。図５は、第２実施形態に係る撮像装置１００ａの構成図である。
【００７０】
撮像装置１００ａは、第２の端子ＴＭ２ａ，ＴＭ４ａを備える。
【００７１】
第２の端子ＴＭ２ａ（又はＴＭ４ａ）は、外部から第２の電源電圧Ｖ２を受ける。第２の電源電圧Ｖ２は、メイン電源電圧ＶＤＤであり、例えば、３．３Ｖである。
【００７２】
ここで、撮像装置１００ａ内において、第２の端子ＴＭ２ａ（又はＴＭ４ａ）は、
他の回路（例えば、垂直走査回路１１０、水平走査回路１１９、図１参照）に供給するためのメイン電源電圧ＶＤＤも受ける。これにより、撮像装置１００ａにおいて、信号を受けるための端子の数を減らせることに加えて、ボンディングワイヤーの本数、パッドの数なども減らすことができ、メイン電源電圧ＶＤＤを伝達するためのラインを他の回路と共通化できる。この結果、撮像装置１００ａの製造コストを低減できる。
【００７３】
次に、第３実施形態に係る撮像装置１００ｂについて、図６を用いて説明する。図６は、第３実施形態に係る撮像装置１００ｂの構成図である。
【００７４】
撮像装置１００ｂは、読み出し部２０ｂ、第１の端子ＴＭ１ｂ，ＴＭ３ｂ及び第２の端子ＴＭ２ｂ，ＴＭ４ｂを備える。
【００７５】
読み出し部２０ｂは、列アンプ１１１ｂを含む。列アンプ１１１ｂは、図７に示すような演算増幅器１１２ｂを含む。演算増幅器１１２ｂは、入力トランジスタ８０１、８０２、定電流源８０３、カレントミラー回路ＣＭ２、及び出力端子８０７を含む。
【００７６】
入力トランジスタ８０１及び入力トランジスタ８０２は、いずれも、ＰチャネルＭＯＳトランジスタである。入力トランジスタ８０１は、そのゲート電極が非反転入力端子として機能する。入力トランジスタ８０２は、そのゲート電極が反転入力端子として機能する。入力トランジスタ８０１及び入力トランジスタ８０２のバックゲート電極には、いずれも、第１の電源ライン１２１が接続されている。
【００７７】
定電流源８０３は、定電流を発生させる。定電流源８０３の一端は、第１の電源ライン１２１に接続されている。
【００７８】
カレントミラー回路ＣＭ２は、トランジスタ（負荷素子）８０４とトランジスタ（負荷素子）８０５とを含む。トランジスタ８０４は、入力トランジスタ８０１のドレインに接続されている。トランジスタ８０５は、入力トランジスタ８０２のドレインに接続されている。トランジスタ８０４とトランジスタ８０５とは、いずれも、ＮチャネルＭＯＳトランジスタである。カレントミラー回路ＣＭ２は、トランジスタ８０４のソース・ドレイン間に流れた電流と同じ電流が、トランジスタ８０５のソース・ドレイン間にも流れるようにする。  出力端子８０７は、入力トランジスタ８０１に入力された信号と、入力トランジスタ８０２に入力された信号との差に応じた信号（電圧）を出力する。
【００７９】
第１の端子ＴＭ１ｂ，ＴＭ３ｂは、外部から第１の電源電圧Ｖ１を受ける。第１の電源電圧Ｖ１は、メイン電源電圧ＶＤＤであり、例えば、３．３Ｖである。
【００８０】
第２の端子ＴＭ２ａ（又はＴＭ４ａ）は、外部から第２の電源電圧Ｖ２を受ける。第２の電源電圧Ｖ２は、グランド電圧であり、例えば、０Ｖである。
【００８１】
このように、蓄積容量の第２電極に与えられる電源がグランド電圧であり安定している。そのため、第１実施形態及び第２実施形態と比較して蓄積容量に信号が読み出される際の過渡的な電位の変動が蓄積容量そのものを介して列アンプ出力に及ぼす影響を軽減することが可能となる。このような影響は蓄積容量毎にばらついているため、列毎の固定パターンとなる要因の一つとなり得る。
【００８２】
図７においては、入力トランジスタ８０１、８０２のバックゲート電極と、定電流源８０３の一方の端子は第１の電源電圧Ｖ１であるＶＤＤに共通に接続されている。また、図９においては、入力トランジスタ２０１、２０２のバックゲート電極と、定電流源２０３の一方の端子は第１の電源電圧Ｖ１であるＧＮＤに共通に接続されている。仮に入力トランジスタのバックゲート電極と定電流源の一方の端子とを異なる電源ラインに接続すると、例えば半導体基板上のウェルを分離する必要があり、レイアウトが複雑化するという問題が生じる。画素配列における列数が増加して密度が高まると列増幅部を配置することができる面積が限られるので、レイアウトを簡略化することは画素配列の高密度化を実現する上では重要である。
【００８３】
また、例示した増幅器の構成においては入力トランジスタのバックゲート電極と定電流源の一方の端子とを共通の電源ラインに接続している。この他にも同電位のノードを有するような増幅器においては、上述の理由から入力トランジスタのバックゲート電極と同電位のノードを全て共通の電源ラインに接続することが好ましい。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態に係る撮像装置１００の構成図。
【図２】撮像装置１００の動作を示すタイミングチャート。
【図３】撮像装置１００の構成図。
【図４】第１実施形態に係る撮像装置を適用した撮像システムの構成図。
【図５】本発明の第２実施形態に係る撮像装置１００ａの構成図。
【図６】本発明の第３実施形態に係る撮像装置１００ｂの構成図。
【図７】演算増幅器１１２ｂの構成図。
【図８】本発明の課題を説明するための図。
【図９】本発明の課題を説明するための図。
【符号の説明】
【００８５】
９０  撮像システム
１００，１００ａ，１００ｂ  撮像装置
【図１】
0005014114.tif 000002
【図２】
0005014114.tif 000003
【図３】
0005014114.tif 000004
【図４】
0005014114.tif 000005
【図５】
0005014114.tif 000006
【図６】
0005014114.tif 000007
【図７】
0005014114.tif 000008
【図８】
0005014114.tif 000009
【図９】
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