(57)【特許請求の範囲】
【請求項１】
画素電極、ゲートライン、及びデータラインを備え、前記ゲートラインとデータラインとが交差することによって画素ユニットが限定され、且つ、前記ゲートラインとデータラインとの交差積層した部位に浮遊容量が形成されている薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造において、
前記ゲートラインに分岐部が設けられており、前記分岐部と前記データラインとで保護容量が形成され、前記保護容量が前記浮遊容量と並列して配置され、且つ、前記保護容量のブレーキダウン電圧が前記浮遊容量のブレーキダウン電圧より小さく、
前記分岐部が、前記ゲートラインと同じ配線層に位置し、前記ゲートラインと一体的に接続される共に、前記データラインと交差積層して前記保護容量を形成し、
前記保護容量の２つの電極を形成する前記分岐部と前記データラインとの距離が、前記浮遊容量の２つの電極を形成する前記ゲートラインと前記データラインとの距離より小さいことを特徴とする薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造。
【請求項２】
前記保護容量の２つの電極が、ゲート絶縁層を介して間隔され、前記浮遊容量の２つの電極が、前記ゲート絶縁層及び活性層を介して間隔されることを特徴とする請求項１に記載の画素構造。
【請求項３】
前記ゲートラインに複数の前記分岐部が設けられており、且つ、複数の前記分岐部がそれぞれに前記データラインと交差積層して、複数の前記保護容量を形成することを特徴とする請求項１に記載の画素構造。
【請求項４】
前記分岐部が延出部と導線部を含み、前記延出部の一端が前記ゲートラインと一体的に接続され、他の一端は前記導線部と電気的に接続され、前記導線部が前記データラインと交差積層して、前記保護容量を形成することを特徴とする請求項１に記載の画素構造。
【請求項５】
前記保護容量の２つの電極を形成する前記分岐部と前記データラインとの距離が、前記浮遊容量の２つの電極を形成する前記ゲートラインと前記データラインとの距離より小さいことを特徴とする請求項４に記載の画素構造。
【請求項６】
前記保護容量の２つの電極が、パッシベーション層を介して間隔され、前記浮遊容量の２つの電極が、前記ゲート絶縁層と前記活性層を介して間隔されることを特徴とする請求項５に記載の画素構造。
【請求項７】
前記導線部の材料が前記画素電極の材料と同じであることを特徴とする請求項４に記載の画素構造。
【請求項８】
前記導線部がビアホールを介して前記ゲートラインと電気的に接続されることを特徴とする請求項７に記載の画素構造。
【請求項９】
前記導線部が前記画素電極と同層内に位置することを特徴とする請求項８に記載の画素構造。
【請求項１０】
前記ゲートラインに複数の前記分岐部が設けられており、複数の前記分岐部がそれぞれ前記データラインと共に、複数の前記保護容量を形成することを特徴とする請求項４に記載の画素構造。
【請求項１１】
前記保護容量が複数であり、且つ、いずれも前記浮遊容量と並列して配置されることを特徴とする請求項１に記載の画素構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素構造に関する。特に、薄膜トランジスタ液晶ディスプレイ（以下はＴＦＴ‐ＬＣＤと称する）のアレイ基板の画素構造に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタ液晶ディスプレイ（ＴＦＴ‐ＬＣＤ）において、ゲートラインとデータラインとが交差積層する部位にて、スタティックブレーキダウンがよく発生するため、データライン・ゲートラインのショート（ＤＧＳ線不良と略称する）が生じる。
【０００３】
図１Ａは従来の５回マスク工程により製作されるＴＦＴ‐ＬＣＤの画素構造の概略図である。図１Ｂは図１ＡのＡ‐Ａ方向から見た断面図である。図面から分かるように、当該画素構造は画素電極１１を備え、データライン１２とゲートライン１３とが交差積層することにより画素ユニットを定義する。図１Ｂに示すように、基板００と第２の保護層１５と間の層構造において、交差した部位に位置する活性層１２３によって、データライン１２とゲートライン１３が交差することで浮遊容量が形成される。当該浮遊容量にてスタティックブレーキダウンが発生する際、ＤＧＳ線不良が生じる。
【０００４】
図２Ａは従来の、４回マスク工程を利用して製作されるＴＦＴ‐ＬＣＤの画素構造の概略図である。図２Ｂは図２ＡのＢ‐Ｂ方向から見た断面図である。図面から分かるように、当該画素構造は画素電極２１を備え、データライン２２がゲートライン２３とお互いに交差積層して画素ユニットを定義する。図２Ｂに示すように、基板００と第２の保護層２５との層構造において、交差した部位に位置する活性層２２３によって、データライン２２がゲートライン２３と互いに交差して浮遊容量が形成される。当該浮遊容量にてスタティックブレーキダウンが発生する際、ＤＧＳ線不良が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の工程によって製作されたＴＦＴ‐ＬＣＤの画素構造には、上記の如きスタティックブレーキダウンが発生し易い浮遊容量部に対して、何の保護対策もなかったので、一旦ブレーキダウンしたら、修繕し難くなり、このために、品質及び歩留まりに影響を与える、という問題がある。
【０００６】
本発明は、従来の画素電極の浮遊容量でスタティックブレーキダウンが発生したら、修繕し難くなるという課題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を解決するために、一実施例によって、画素電極、ゲートライン、及びデータラインを備え、ゲートラインとデータラインとがお互いに交差して画素ユニットを限定し、且つ、交差積層した部位に浮遊容量を形成する薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造を提供する。更に、ゲートラインに分岐部が設けられており、分岐部とデータラインとで保護容量が形成され、保護容量は浮遊容量と並列して配置され、且つ、保護容量のブレーキダウン電圧が浮遊容量のブレーキダウン電圧より小さい。
【発明の効果】
【０００８】
本発明によれば、画素構造のために保護容量が配置されたので、静電放電（ＥＳＤと略称する）による線不良率を有効的に低下させたり、歩留まりを向上させたり、生産コストを低下させたりすることができる。特に、液晶テレビに対してもっとも大きな機能を発揮することができる。また、このような構造の設計が簡単で、表示するための占領領域が小さくなり、従来の工程条件で実現することができる。且つ、新製品の開発において、コストを増加しない。
【発明を実施するための最良の形態】
【０００９】
以下、図面と実施例によって、更に本発明の技術案に関して詳細的な説明を行う。
【実施例１】
【００１０】
本実施例はＴＦＴ‐ＬＣＤアレイ基板の画素ユニットを提供する。当該画素構造は５回マスク工程によって製作される。５回マスク工程は従来画素構造の製作に用いられている常用方法である。この方法が本実施例の画素ユニットの製作に用いられる主要工程は以下の如くである。
１．  基板の上にゲート金属層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該ゲート金属層をパターニングして、ゲートライン、ゲートライン分岐部、及びゲートを形成する。
２．  ゲート絶縁層と活性層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該活性層をパターニングして、活性層パターンを形成する。
３．  ソース・ドレイン電極金属層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該ソース・ドレイン電極金属層をパターニングして、データライン、ソース電極、及びドレイン電極を形成する。
４．パッシベーション層を堆積して、レジスト膜の形成、露光、及びエッチングによって、当該パッシベーション層をパターニングして、ソース電極を露出するビアホールを形成する。
５．画素電極層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該画素電極層をパターニングして、画素電極を形成し、当該画素電極は露出した当該ソース電極のビアホールを介してソース電極と接続する。
【００１１】
本実施例に記載の画素構造は、図３Ａに示すように、画素電極１１、データライン１２、及びゲートライン１３を備える。データライン１２とゲートライン１３がお互いに交差して画素ユニットを限定し、ゲートライン１３とデータライン１２との交差積層した部位に浮遊容量が形成されている。図３Ｂは図３ＡのＣ‐Ｃ方向から見た断面図である。浮遊容量の上電極はデータライン１２からなり、下電極はゲートライン１３からなる。浮遊容量の２つの電極の間の距離は、図面の矢印が示したＤ１である。
【００１２】
ゲートライン１３の上に、更に分岐部１３３が設けられており、当該分岐部１３３はデータラインと交差している。当該分岐部１３３とデータライン１２との間に保護容量が形成されている。分岐部１３３とゲートライン１３とは同じ配線層に位置する。分岐部１３３はゲートライン１３と一体的に接続されると共に、データライン１２と交差積層して保護容量を形成する。即ち、本実施例において、分岐部１３３はゲートライン１３と同じ配線層に位置すると共に一体的に接続されている。従って、同じマスク工程によって、ゲートライン１３が形成されると同時に、分岐部１３３も形成されることができる。
【００１３】
図３Ｂに示すように、保護容量の上電極はデータライン１２からなり、下電極は分岐部１３３からなる。保護容量の２つの電極の間の距離は図面の矢印が示したＤ２である。図面から見たように、浮遊容量の２つの電極の間の距離Ｄ１は、第１の保護層（ゲート絶縁層）１４及び活性層１２３を渡った厚さを有し、保護容量の２つの電極との距離Ｄ２は、第１の保護層１４のみ渡った厚さを有する。保護容量の２つの電極の間に活性層１２３が含められていないため、保護容量の２つの電極の間の距離Ｄ２は、浮遊容量の２つの電極の間の距離Ｄ１より小さい。
【００１４】
図３Ｃは、保護容量と浮遊容量の等価回路図である。図面に示すように、保護容量は浮遊容量と並列して配置される。２つの容量の両端の電圧Ｖは一致している。電界強度Ｅ＝電圧／２つの電極の間の距離Ｄの公式によると、容量中の誘電材料が同じである場合、２つの電極の間の距離Ｄが小さいほど、電解強度Ｅが大きくなり、容量がもっとブレーキダウンされ易くなる。従って、本実施例において、ゲートライン１３とデータライン１２に静電が存在する場合、保護容量の電気容量は浮遊容量の電気容量より更に小さい。且つ、もっとブレーキダウンされ易くなる。スタティックブレーキダウンが発生する場合、保護容量が先にブレーキダウンされて、放電して、浮遊容量の正常的な作動が保護される。また、ブレーキダウンされた保護容量は、レーザ切断などの方法によって修繕でき、分岐部１３３をゲートライン１３から着脱させて、画素構造のすべての正常的な働きを確保できる。
【００１５】
保護容量は一つだけ設置しても良く、複数を設置しても良いことには留意されたい。図３Ｄに示すように、２つの分岐部１３３，１３４がそれぞれにデータライン１２と交差積層して２つの保護容量を形成する。いずれの保護容量は浮遊容量と並列して配置される。他の保護容量の配置方式は、前記２つの保護容量の配置方式と類似するため、ここで省略する。
【００１６】
また、フィルムの厚さ、面積、及び誘電率などのパラメータを制御することにより、保護容量が小さすぎて、頻繁にブレーキダウンし過ぎることを防止するように、保護容量値が適合な範囲内に制御される。従って、修繕に不要なコストが増える。異なる保護容量を異なる電気容量に設置することで、画素電極のために多段の保護がさらに提供できる。
【００１７】
本実施例に記載の構造によって、５回マスク工程による画素構造に対して保護容量が設置されて、ＥＳＤによる線不良率が有効的に低下されたり、歩留まりが向上されたり、生産コストが低下されたりすることができる。特に、液晶テレビの製品に対して、更に機能が発揮できる。また、このような設計が簡単であり、表示用の占領領域が小さくなり、従来の工程で実現できる。また、新製品の開発においてコストを増加しない。
【実施例２】
【００１８】
本実施例は、他のＴＦＴ‐ＬＣＤアレイ基板の画素ユニットを提供する。当該画素構造は４回マスク工程によって製作される。当該４回マスク工程も従来画素構造の製作に用いられる常用方法である。この方法を本実施例の画素ユニットの製作に利用すると、主要工程は以下の如くである。
１．  基板の上にゲート金属層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該ゲート金属層をパターニングして、ゲートライン、ゲートライン延出部、及びゲート電極を形成する。
２．  ゲート絶縁層、活性層、及びソース・ドレイン電極金属層を堆積して、レジスト膜の形成、ハーフトーンの使用又はグレートーンマスクの露光、及び２回のエッチング工程によって、活性層パターン、データライン、ソース電極、及びドレイン電極を形成し、活性層はデータラインの下に保留する。
３．  パッシベーション層を堆積してレジスト膜の形成、露光、及びエッチング工程によって、当該パッシベーション層に対してパターニングして、ソース電極を露出するビアホール、及びゲートライン延出部を露出するビアホールを形成する。
４．  画素電極層を堆積して、レジスト膜の形成、露光、及びエッチング工程によって、当該画素電極層に対してパターニングすることで、画素電極と導線部を形成する。当該画素電極は露出した当該ソース電極のビアホールを介してソース電極と接続し、導線部はビアホールを介してゲートラインの延出部に接続される。
【００１９】
本実施例に記載の画素構造は、図４Ａに示すように、画素電極２１、データライン２２、及びゲートライン２３を備える。データライン２２とゲートライン２３とはお互いに交差して画素ユニットを限定する。ゲートライン２３とデータライン２２の交差積層した部位に浮遊容量が形成されている。図４Ｂは図４ＡのＤ‐Ｄ方向から見た断面図である。浮遊容量の上電極はデータライン２２からなり、下電極はゲートライン２３からなる。浮遊容量の２つの電極との距離は、図面の矢印が示したＤ１である。
【００２０】
本実施例において、画素構造は４回マスク工程によって製作される。図４Ｂから見たように、このような工程によると、活性層２２３はゲートライン２３が対応する範囲に限定することなく、且つ、データライン２２に沿って外側へ延して広がるため、やはり実施例１に記載のゲートライン１３と一体的に形成された分岐部１３３を利用すると、保護容量の２つの電極の間の距離が浮遊容量の２つの電極の間の距離より小さくなることで、保護容量のブレーキダウン電圧が浮遊容量のブレーキダウン電圧より小さいことを確保できない。即ち、保護容量を保護する目的に達することできない。
【００２１】
この問題を解決するために、本実施例に採用された分岐部が少々改良されて、延出部２３３と導線部２３５を含める。その中で、延出部２３３の一端はゲートライン２３と一体的に接続され、他の一端は導線部２３５と電気的に接続される。また、間接的に導線部２３５がデータライン２２と交差積層して保護容量を形成する。具体的には、図４Ｃに示すように、導線部２３５の材料は画素電極２１の材料と同じ可能であり、ビアホール２３４を介して、延出部２３３と電気的に接続される。このとき、導線部２３５はゲートライン２３と同じ配線層に位置することなく、画素電極２１と同層内に位置し、画素電極２１と同時に成膜、露光、及びエッチング工程によって形成されることができる。
【００２２】
図４Ｂから見たように、浮遊容量の２つの電極の間の距離は、第１の保護層（ゲート絶縁層）２４及び活性層２２３の厚さを有する。保護容量の２つの電極との距離は、第２の保護層（パッシベーション層）２５のみ有する。膜厚を制御することで、保護容量の２つの電極との距離Ｄ３が浮遊容量の２つの電極との距離Ｄ１より小さいことが容易に実現できる。且つ、パッシベーション層とゲート絶縁層の材料が同じであり、或いは誘電率が近接する。このような場合、保護容量の電気容量が浮遊容量の電気容量より小さい。
【００２３】
同様に、本実施例に記載の保護容量も浮遊容量と並列して配置される。２つの電極の間の距離Ｄが小さいほど、電解強度Ｅが大きくなり、容量が容易にブレーキダウンされる。従って、スタティックブレーキダウンが発生する場合、容量が小さい保護容量も同様に、電気容量が大きい浮遊容量を保護することができる。
【００２４】
本実施例において保護容量を複数設置しても良いことには留意されたい。図４Ｄに示すように、ゲートライン２３の延出部は２つの導線部２３５，２３６を介して、それぞれにデータライン２２と交差積層して２つの保護容量を形成し、且つ、いずれも浮遊容量と並列して配置される。延出部は一つでも良い。また、フィルムの厚さ、面積、及び誘電係数などのパラメータを制御して、保護容量値を適合な範囲内に制御させることで、保護容量が小さすぎて、頻繁にブレーキダウンされることを防止し、従って、修繕に不要なコストがふえる。異なる保護容量を異なる電気容量に設置することで、画素電極のために多段の保護がさらに提供できる。
【００２５】
本実施例に記載の構造によって、４回マスク工程による画素構造に対して保護容量を配置して、ＥＳＤによる線不良率が有効的に低下されたり、歩留まりが向上されたり、生産コストが低下されたりすることができる。特に、液晶テレビの製品に対して、更にその機能が発揮できる。また、このような構造の設計が簡単であり、表示用の占領領域も小さくなり、従来の工程で実現できる。且つ、新製品の開発においてコストを増加しない。
【００２６】
最後に以下の点に留意されたい。上記の実施例は本発明の技術案に関して例示しただけであり、これらに限ったものではない。上記の実施例を参考しながら本発明に関して詳しく説明したが、当業者は、上記の各実施例に記載の技術案に対して変形することができる。或いは、その中の部分的な技術特徴に対して対等な取替ができ、このような変形と取替は、対応している技術案の実質を本発明の各実施例の技術案の主旨と範囲から逸脱しないい、ということは理解されたい。
【図面の簡単な説明】
【００２７】
【図１Ａ】従来技術の５回マスク工程による画素構造の概略図である。
【図１Ｂ】図１ＡのＡ−Ａ方向から見た断面図である。
【図２Ａ】従来技術の４回マスク工程による画素構造の概略図である。
【図２Ｂ】図２ＡのＢ−Ｂ方向から見た断面図である。
【図３Ａ】本発明の実施例１に記載の画素構造の概略図である。
【図３Ｂ】図３ＡのＣ−Ｃ方向から見た断面図である。
【図３Ｃ】本発明の実施例１に記載の保護容量と浮遊容量の等価回路図である。
【図３Ｄ】本発明の実施例１に記載の２つの保護容量を有する画素構造の概略図である。
【図４Ａ】本発明の実施例２に記載の画素構造の概略図である。
【図４Ｂ】図４ＡのＤ−Ｄ方向から見た断面図である。
【図４Ｃ】図４ＡのＥ−Ｅ方向から見た断面図である。
【図４Ｄ】本発明の実施例２に記載の２つの保護容量を有する画素構造の概略図である。
【符号の説明】
【００２８】
１１  画素電極
１２  データライン
１３  ゲートライン
１４  ゲート絶縁層
１２３  活性層
１３３  分岐部
【図１Ａ】
0004879955.tif 000002
【図１Ｂ】
0004879955.tif 000003
【図２Ａ】
0004879955.tif 000004
【図２Ｂ】
0004879955.tif 000005
【図３Ａ】
0004879955.tif 000006
【図３Ｂ】
0004879955.tif 000007
【図３Ｃ】
0004879955.tif 000008
【図３Ｄ】
0004879955.tif 000009
【図４Ａ】
0004879955.tif 000010
【図４Ｂ】
0004879955.tif 000011
【図４Ｃ】
0004879955.tif 000012
【図４Ｄ】
0004879955.tif 000013