(57)【特許請求の範囲】
【請求項１】
画像読取装置であって、
露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力するイメージセンサと、
前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成部と、
複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングして、サンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力するサンプルホールド回路と、
前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する変換部と、
前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する調整部と、
前記デジタル画像データに対して画像処理を行う画像処理部と、
前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる遅延部と、
前記遅延部により前記サンプルホールドタイミングを前記遅延ステップずつ変化させながら、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の平均値を算出する算出部と、を備え、
前記調整部は、前記遅延ステップごとに前記平均値が所定の範囲内となるか否かを判断し、前記平均値が所定の範囲内となる遅延ステップと前記平均値とを組にしてメモリにし、前記平均値と前記遅延ステップの組の中で、中心の遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整し、
前記サンプルホールド回路は、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力すること、
を特徴とする画像読取装置。
【請求項２】
画像読取装置であって、
露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力するイメージセンサと、
前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成部と、
複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングして、サンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力するサンプルホールド回路と、
前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する変換部と、
前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する調整部と、
前記デジタル画像データに対して画像処理を行う画像処理部と、
前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる遅延部と、
前記遅延部により前記サンプルホールドタイミングを前記遅延ステップずつ変化させながら、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の平均値を算出し、隣接する前記サンプルホールドタイミングにおける前記平均値との差分を算出し、算出した差分と前記遅延ステップとを組にしてメモリに保存する算出部と、を備え、
前記調整部は、前記差分と前記遅延ステップとの組の中から、前記差分が最小となる前記遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整し、
前記サンプルホールド回路は、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力すること、
を特徴とする画像読取装置。
【請求項３】
画像読取装置であって、
露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力するイメージセンサと、
前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成部と、
複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングして、サンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力するサンプルホールド回路と、
前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する変換部と、
前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する調整部と、
前記デジタル画像データに対して画像処理を行う画像処理部と、
前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる遅延部と、
前記遅延部により前記サンプルホールドタイミングを前記遅延ステップずつ変化させながら、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の標準偏差を算出し、算出した標準偏差と前記遅延ステップとを組にしてメモリに保存する算出部を更に備え、
前記調整部は、前記標準偏差と前記遅延ステップとを組の中から、前記標準偏差が所定値以下となる前記遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整し、
前記サンプルホールド回路は、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力すること、
を特徴とする画像読取装置。
【請求項４】
前記調整部は、前記駆動用タイミング信号に基づいて最初に生成された前記サンプルホールドタイミングを初期タイミングとして、その後の前記サンプルホールドタイミングの前記初期タイミングに対する位相を調整することを特徴とする請求項１〜３のいずれか一つに記載の画像読取装置。
【請求項５】
前記サンプルホールドタイミングの位相の調整時に、前記イメージセンサと前記サンプルホールド回路と前記変換部の動作周波数を、前記位相の調整時以外の画像読み取り時の動作周波数より遅く制御する制御部
をさらに備えたことを特徴とする請求項１〜３のいずれか一つに記載の画像読取装置。
【請求項６】
前記調整部は、暗時のアナログ画像信号から変換された前記デジタル画像信号に基づいて前記サンプルホールドタイミングの位相を調整することを特徴とする請求項１〜３のいずれか一つに記載の画像読取装置。
【請求項７】
画像読取方法であって、
イメージセンサが、露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力する工程と、
生成部が、前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成工程と、
サンプルホールド回路が、複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングしてサンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力する工程と、
変換部が、前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する工程と、
調整部が、前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する工程と、
画像処理部が、前記デジタル画像データに対して画像処理を行う工程と、
遅延部が、前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる工程と、
算出部が、前記遅延部により前記サンプルホールドタイミングを前記遅延ステップずつ変化させながら、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の平均値を算出する工程と、
前記調整部が、前記遅延ステップごとに前記平均値が所定の範囲内となるか否かを判断し、前記平均値が所定の範囲内となる遅延ステップと前記平均値とを組にしてメモリにし、前記平均値と前記遅延ステップの組の中で、中心の遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整する工程と、
前記サンプルホールド回路が、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力する工程と、
を含むことを特徴とする画像読取方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿を読み取ることにより生成されるアナログ画像データ信号を、所定のサンプルホールドタイミングで、サンプリングして、サンプリングした前記アナログ画像データ信号を一定時間保持して出力し、前記サンプルホールド回路からの出力を量子化した画像データに変換し、前記画像データに対して画像処理を行う画像読取装置および方法に関する。
【背景技術】
【０００２】
一般に、原稿画像を読み取る画像読取装置では、原稿台に載置された原稿を露光装置によって露光し、その原稿の反射光をラインイメージセンサに入射させて原稿を読み取り、該ラインイメージセンサから出力されるアナログ画像信号をサンプリングし、デジタル信号に変換して読取画像データを形成している。
【０００３】
図１５は、画像読取装置の光学系の構成例を示している。図１５において、画像読取装置の筐体１の上面には、コンタクトガラス２（原稿台）が配設されており、このコンタクトガラス２には、読取原稿３が載置される。通常、読取原稿３の背面には、読取原稿３の読取面をコンタクトガラス２へ密着させるための圧板が設けられているが、図１５では、省略している。また、コンタクトガラス２の左端（読取開始位置）には、シェーディング補正用の白基準画像を構成するため白基準板４が設けられている。
【０００４】
ランプ５は、読取原稿３の原稿面を照明するものであり、原稿面からの反射光は、第１ミラー６、第２ミラー７、および、第３ミラー８を順次反射して、レンズ１１に入射し、レンズ１１により集束されて、読取制御基板１２に設けられたＣＣＤラインイメージセンサ１３に照射される。
【０００５】
また、ランプ５と第１ミラー６は、第１キャリッジ９に搭載されて副走査方向ＳＳへ往復移動されるとともに、第２ミラー７および第３ミラー８は、第２キャリッジ１０に搭載されて副走査方向ＳＳへ往復移動する。また、コンタクトガラス２からＣＣＤラインイメージセンサ１３までの光路長を維持するために、第２キャリッジ１０は、第１キャリッジ９の１／２の速度で移動される。
【０００６】
また、スキャナモータ１４は、第１キャリッジ９および第２キャリッジ１０を駆動するためのモータである。
【０００７】
図１６は、ＣＣＤラインイメージセンサ１３の出力からデジタル画像信号を得るまでの従来の信号処理部のブロック図である。
【０００８】
まず、ＣＣＤラインイメージセンサ１３から駆動パルスに同期して画像信号が出力される。この画像信号は、バッファ回路２２（通常はエミッタフォロワ回路で構成される）を介してコンデンサ２３によって交流結合され、信号処理集積回路装置（ＡＦＥ：Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）２８に入力される。
【０００９】
信号処理集積回路装置２８は、クランプ回路２４、サンプルホールド回路（Ｓ／Ｈ：Ｓａｍｐｌｅ−Ｈｏｌｄ）２５、増幅回路（ＰＧＡ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）２６、アナログ／デジタル変換回路（ＡＤＣ：Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）２７を集積化して搭載した回路である。信号処理集積回路装置２８に入力された画像信号は、まずクランプ回路２４に入力され、クランプ回路２４によりクランプ信号ＣＬＰの入力タイミングで、画像信号の黒オフセットレベルが所定の電位にクランプされる。
【００１０】
サンプルホールド回路（Ｓ／Ｈ）２５は、サンプルホールドパルスＳＨＤの入力タイミングで、クランプ回路２４から出力される画像信号をサンプリングし、サンプリングした画像信号を一定時間保持することによって画像信号を連続したアナログ画像信号として出力する。その後、増幅回路（ＰＧＡ）２６はアナログ画像信号の出力を一定レベルに増幅し、次いで、アナログ／デジタル変換回路（ＡＤＣ）２７が、増幅されたアナログ画像信号を、変換タイミング信号ＡＤＣＬＫの入力タイミングで、例えば１０ビットのデジタル画像信号（画像データ）に変換する。
【００１１】
このようにして得られたデジタル画像信号は、後段の画像処理部（図示せず）に伝送され、画像処理部内のシェーディング補正回路（図示せず）においてランプ５で照射された白基準板の反射光をＣＣＤラインイメージセンサ１３で読み取ることにより、所定の濃度のレベルが得られ、ＣＣＤラインイメージセンサ１３の感度バラツキや照射系の配光ムラを補正され、さらにはγ補正などのデジタル処理がなされる。
【００１２】
また、ＣＣＤラインイメージセンサ１３および信号処理集積回路装置２８の駆動に必要な信号は、発振器（ＯＳＣ）２９の出力信号をもとにタイミング信号発生回路１６３０で生成され、ＣＣＤイメージセンサ１３や信号処理集積回路装置２８の各回路に入力される。
【００１３】
タイミング信号発生回路１６３０は、ＰＬＬ回路３０ａと、デバイダ／位相調整回路１６３０ｂ，１６３０ｃ，１６３０ｄ，１６３０ｅ，１６３０ｆと、バッファ３０ｐとを備えている。
【００１４】
発振器（ＯＳＣ）２９の出力信号は、ＰＬＬ回路３０ａにより逓倍された後、ＣＣＤラインイメージセンサ１３の画像光のサンプリングなどに用いられるクロックφ１，φ２、および、タイミング信号ＴＧを形成するデバイダ／位相調整回路１６３０ｂ、ＣＣＤラインイメージセンサ１３の信号出力に用いられるクロックφ２Ｌ，ＣＰおよびリセット信号ＲＳを形成するデバイダ／位相調整回路１６３０ｃ、クランプ回路２４に出力するクランプ信号ＣＬＰを形成するデバイダ／位相調整回路１６３０ｄ、サンプルホールド回路（Ａ／Ｈ）２５に出力するサンプルホールドパルスＳＨＤを形成するデバイダ／位相調整回路１６３０ｅ、アナログ／デジタル変換回路２７に出力する変換タイミング信号ＡＤＣＬＫを形成するデバイダ／位相調整回路１６３０ｆに出力され、それぞれのデバイダ／位相調整回路１６３０ｂ，１６３０ｃ，１６３０ｄ，１６３０ｅ，１６３０ｆにより、適宜に分周されて、必要なタイミング信号が形成される。
ここで、クロックφ１、φ２は、ＣＣＤラインイメージセンサ１３内のフォトダイオードアレイから得られた信号電荷をアナログシフトレジスタに転送した後、アナログシフトレジスタ上で電荷転送を行うための転送クロックである。ＴＧ信号は、露光時間と露光時間の間にフォトダイオードに蓄積された電荷をアナログシフトレジスタに転送するためのタイミング信号である。リセット信号ＲＳは、ＣＣＤラインイメージセンサ１３内に設けられ、画像信号をＣＣＤラインイメージセンサ１３外に出力するためのソースフォロワ回路に設けられたフローティングキャパシタの電圧を、画像信号の１画素毎に初期状態に戻すタイミングクロックである。ＣＰ信号は、ＣＣＤラインイメージセンサ１３の出力波形のオフセット電圧を決定するための内部のクランプタイミングを決定するためのタイミングクロックである。
【００１５】
また、タイミング信号発生回路１６３０は、ＣＰＵ（中央処理装置）１６３９によりそのＣＣＤ駆動タイミングおよび位相制御がなされる。
【００１６】
また、サンプルホールド回路２５は、図１７に示す回路構成となっており、タイミング信号発生回路１６３０より入力されるサンプルホールドパルスＳＨＤがサンプル値を保持するコンデンサへの信号をオンオフするスイッチ素子に入力され、図１８に示すように、サンプルホールドパルスＳＨＤの立下りエッジでサンプル開始（サンプルタイミング）となり、立上りエッジでサンプル終了（ホールドタイミング）となる。
【００１７】
この処理はＣＣＤアナログ出力の画像信号出力期間で行われる必要がある。つまり図１８中のホールドタイミングは確実に画像信号期間内にある必要があり、図１７の回路が動作するのに必要な必要サンプル期間も画像信号期間内にある必要がある。
【００１８】
通常は、「（サンプル期間）＞（必要サンプル期間）」の関係にあり、必要サンプル期間が確保できていれば、サンプルタイミングは画像信号期間外であっても構わない。
【００１９】
このようなサンプルホールド回路２５の構成により、サンプルホールドパルスＳＨＤがタイミング信号発生回路１６３０から出力され信号処理集積回路装置２８に入力される間にバッファ３０ｐの出力遅延のバラツキ、伝送線路の時定数のバラツキによってホールドタイミングはずれてしまう。また、ＣＣＤラインイメージセンサ１３を駆動するタイミング信号のバッファ３０ｐの出力遅延のバラツキ、伝送線路の時定数のバラツキ、さらにはＣＣＤラインイメージセンサ１３そのものの信号出力遅延時間のバラツキなどによってもホールドタイミングはずれてしまう。
【００２０】
【特許文献１】特開２０００−３０７８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上のような信号遅延バラツキを積み上げると、バラツキを含めて適正ホールドタイミングを確保し、かつ必要サンプル期間を保証することが困難になってしまう。装置が高速駆動化するとなおさら、画素周波数があがるので画像信号期間が狭くなってしまいタイミング保証が困難になってくる。
【００２２】
もしホールドタイミングが図１９に示すようにＣＣＤアナログ出力の画像信号出力期間からずれると、サンプルホールド回路２５で追従すべきレベルが本来のレベルとずれてしまい、それが装置の出力のズレとなってしまい、画像処理部により出力される画像が劣化してしまう。また、図１９のような信号レベルの変化の早い信号部分に対してタイミングでサンプルホールドを行うと装置の画像信号出力のＳ／Ｎも劣化し、この結果、画像処理部により出力される画像が劣化してしまう。
【００２３】
本発明は、上記に鑑みてなされたものであって、信号遅延等のばらつきによってサンプルホールド回路の動作タイミングが不正なタイミングになることを防止し、高画質な画像を出力することができる画像読取装置および方法を提供すること目的とする。
【課題を解決するための手段】
【００２４】
上述した課題を解決し、目的を達成するために、本発明にかかる画像読取装置は、画像読取装置であって、露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力するイメージセンサと、前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成部と、複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングして、サンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力するサンプルホールド回路と、前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する変換部と、前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する調整部と、前記デジタル画像データに対して画像処理を行う画像処理部と、前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる遅延部と、前記遅延部により前記サンプルホールドタイミングを前記遅延ステップずつ変化させながら、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の平均値を算出する算出部と、を備え、前記調整部は、前記遅延ステップごとに前記平均値が所定の範囲内となるか否かを判断し、前記平均値が所定の範囲内となる遅延ステップと前記平均値とを組にしてメモリにし、前記平均値と前記遅延ステップの組の中で、中心の遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整し、前記サンプルホールド回路は、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力すること、を特徴とする。
【００２５】
また、本発明にかかる画像読取方法は、画像読取方法であって、イメージセンサが、露光された原稿からの反射光を入射して、所定の駆動用タイミング信号の入力により、前記反射光に基づく画像信号を出力する工程と、生成部が、前記駆動用タイミング信号に基づいて所定のサンプルホールドタイミングを生成する生成工程と、サンプルホールド回路が、複数の前記サンプルホールドタイミングごとに、前記画像信号をサンプリングしてサンプリングした前記画像信号を一定時間保持することによりアナログ画像信号を生成し、生成したアナログ画像信号を出力する工程と、変換部が、前記サンプルホールド回路から出力される前記アナログ画像信号を量子化したデジタル画像を出力する工程と、調整部が、前記サンプルホールドタイミングごとに前記変換部から出力される前記複数のデジタル画像信号に基づいて、前記サンプルホールドタイミングの位相を調整する工程と、画像処理部が、前記デジタル画像データに対して画像処理を行う工程と、遅延部が、前記サンプルホールドタイミングを、前記イメージセンサの有効画素の範囲内で、所定の遅延ステップずつ変化させる工程と、算出部が、前記サンプルホールドタイミングの前記遅延ステップごとに、前記複数のデジタル画像信号の平均値を算出する工程と、前記調整部は、前記遅延ステップごとに前記平均値が所定の範囲内となるか否かを判断し、前記平均値が所定の範囲内となる一または複数の遅延ステップの中で、中心の遅延ステップの前記サンプルホールドタイミングを、最適なサンプルホールドタイミングと設定することにより、前記サンプルホールドタイミングの位相を調整する工程と、前記サンプルホールド回路は、位相を調整された前記サンプルホールドタイミングで、前記アナログ画像信号を生成して出力する工程と、を含むことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、信号遅延等のばらつきによってサンプルホールド回路の動作タイミングが不正なタイミングになることを防止し、高画質な画像を出力することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照して、この発明にかかる画像読取装置および方法の最良な実施の形態を詳細に説明する。
【００２８】
（実施の形態１）
図１は、実施の形態１にかかる画像読取装置の信号処理部を中心とした構成の一例を示す回路図である。なお、本実施の形態では、基本的な読取光学系の構成は、図１５に示した従来の構成と同様である。また、図１において、図１６と同一部分および相当する部分には、同一符号を付している。
【００２９】
実施の形態１にかかる画像読取装置の信号処理部４２は、図１に示すように、ＣＣＤイメージセンサ１３と、バッファ回路２２と、コンデンサ２３と、信号集積回路装置３７と、発振器（ＯＳＣ）３２と、タイミング信号発生回路３８と、メモリ４０とを備えている。図１では、この信号処理部４２の他、ＣＰＵ３９も示している。
【００３０】
図１において、ＣＣＤラインイメージセンサ１３から駆動パルスに同期して画像信号が出力される。この画像信号は、バッファ回路２２（エミッタフォロワ回路）を介してコンデンサ２３によって交流結合され、信号処理集積回路装置（ＡＦＥ）３７に入力される。
【００３１】
信号処理集積回路装置３７は、図１６と同様に、クランプ回路３３、サンプルホールド回路（Ｓ／Ｈ）３４、増幅回路（ＰＧＡ）３５、アナログ／デジタル変換回路（ＡＤＣ）３６を集積化して搭載した回路である。信号処理集積回路装置３７に入力された画像信号は、まずクランプ回路３３に入力され、クランプ回路３３によりクランプ信号ＣＬＰの入力タイミングで、画像信号の黒オフセットレベルが所定の電位にクランプされる。
【００３２】
サンプルホールド回路（Ｓ／Ｈ）３４は、サンプルホールドパルスＳＨＤの入力タイミングで、クランプ回路３３から出力される画像信号をサンプリングし、サンプリングした画像信号を一定時間保持することによって画像信号を連続したアナログ画像信号として出力する。その後、増幅回路（ＰＧＡ）３５はアナログ画像信号の出力を一定レベルに増幅し、次いで、アナログ／デジタル変換回路（ＡＤＣ）３６が、増幅されたアナログ画像信号を、変換タイミング信号ＡＤＣＬＫの入力タイミングで、例えば１０ビットのデジタル画像信号（画像データ）に変換する。ここで、サンプルホールド回路３４は、図１７に示す回路構成と同様の構成となっている。
【００３３】
このようにして得られたデジタル画像信号は、後段の画像処理部（図示せず）に伝送され、画像処理部内のシェーディング補正回路（図示せず）においてランプ５で照射された白基準板の反射光をＣＣＤラインイメージセンサ１３で読み取ることにより、所定の濃度のレベルが得られ、ＣＣＤラインイメージセンサ１３の感度バラツキや照射系の配光ムラを補正され、さらにはγ補正などのデジタル処理がなされる。それとともに、デジタル画信号は、メモリ４０に一定の画素数分（例えば、１ライン分）が蓄積される。
【００３４】
また、ＣＣＤラインイメージセンサ１３および信号処理集積回路装置３７の駆動に必要な信号は、発振器（ＯＳＣ）３２の出力信号をもとにタイミング信号発生回路３８で生成され、ＣＣＤイメージセンサ１３や信号処理集積回路装置３７の各回路に入力される。また、ＣＰＵ（中央処理装置）３９は、タイミング信号発生回路３８のサンプルホールドパルスＳＨＤの位相切替（位相調整）処理を行うとともに、メモリ４０に蓄積されたデジタル画信号を参照する。
【００３５】
タイミング信号発生回路３８は、ＰＬＬ回路３８ａと、デバイダ／位相調整回路３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｇ，バッファ３８ｆ，３８ｐとを備えている。
【００３６】
タイミング信号発生回路３８では、発振器３２の出力信号は、ＰＬＬ回路３８ａにより逓倍された後、デバイダ／位相調整回路３８ｂ，３８ｃ，３８ｄ，３８ｅに出力される。そして、それぞれのデバイダ／位相調整回路３８ｂ，３８ｃ，３８ｄ，３８ｅにより、適宜に分周されて、必要なタイミング信号が形成される。
【００３７】
デバイダ／位相調整回路３８ｂは、ＣＣＤラインイメージセンサ１３の画像光のサンプリングなどに用いられるクロックφ１，φ２、および、タイミング信号ＴＧを形成する。デバイダ／位相調整回路３８ｃは、ＣＣＤラインイメージセンサ１３の信号出力に用いられるクロックφ２Ｌ，ＣＰおよびリセット信号ＲＳを形成する。デバイダ／位相調整回路３８ｄは、クランプ回路２４に出力するクランプ信号ＣＬＰを形成する。デバイダ／位相調整回路３８ｅは、アナログ／デジタル変換回路２７に出力する変換タイミング信号ＡＤＣＬＫを形成する。
【００３８】
また、サンプルホールド回路３４に出力するサンプルホールドパルスＳＨＤは、ＣＣＤラインイメージセンサ１３に出力する駆動用タイミング信号であるリセット信号ＲＳに基づいて形成される。すなわち、図１に示すように、デバイダ／位相調整回路３８ｃで形成されたリセット信号ＲＳは、ＣＣＤイメージセンサに入力されるとともに、タイミング信号発生回路３８へ戻され、バッファ３８ｆを介してデバイダ／位相調整回路３８ｇに入力される。そして、デバイダ／位相調整回路３８ｇでは、図２に示すように、リセット信号ＲＳの立上りエッジの位相から、固定遅延を持たせてサンプルホールドパルスＳＨＤを生成する。サンプルホールドパルスＳＨＤを生成するデバイダ／位相調整回路３８ｇは、例えば、ＰＬＬ回路３８ａにおいて外部クロック（リセット信号ＲＳ）と、この外部クロックのエッジを基準に生成した内部クロックとの位相比較を行い、遅延の値を可変させ、外部クロックと内部クロック位相を一致（ロック）させる回路により、外部クロックを基準とし、それから所望の遅延量を持たせたクロックを生成することができる（図示略）。この方式によりノイズなどにより位相比較がミスしても遅延の値がわずかに移動するのみで安定している。
【００３９】
さて、図２に示すように、ＣＣＤアナログ画像信号は画像信号期間の後にリセットノイズが発生する。リセットノイズはＣＣＤラインイメージセンサ１３に入力されるリセット信号ＲＳのタイミング位相からやや遅れて発生するので、サンプルホールドパルスＳＨＤのホールドタイミングが必ずリセット信号ＲＳの立上りエッジの手前にくるように位相調整を行えば、必ずホールドタイミングはＣＣＤラインイメージセンサ１３の画像信号期間にくることになる。これにより最適とはいかなくてもサンプルホールドタイミング調整を行う初期タイミングとして使えるタイミング（図２中の「０」のタイミング）となる。ここで、サンプルタイミングとホールドタイミングとにより形成されるサンプルホールドパルスＳＨＤのタイミングをサンプルホールドタイミングと称する。
【００４０】
そして、調整時には、ＣＰＵ３９は、この初期タイミングからデバイダ／位相調整回路３８ｇの遅延ステップを変化させる。この時、遅延ステップは主走査ライン周期毎に変えるのではなく、図３，図４−１〜図４−６に示すように、１主走査ライン中のＣＣＤ有効画素の範囲内で複数段階に変化させる（有効画素期間以外は初期タイミングのまま）。この状態で各遅延ステップにおいて、アナログ／デジタル変換回路（ＡＤＣ）３６から出力される複数個のデジタル画像信号（以下、「画像信号データ」という。）、例えば、６４個の画像信号データをメモリ４０に格納する。メモリ４０に格納された画像信号データに対して、ＣＰＵ３９より各遅延ステップ毎に複数個の画像信号データの平均値を算出する。なお、平均値を求める際の画像信号データの数は、複数個であればよく、６４個に限定されるものではない。
【００４１】
この各ステップでの平均値をプロットすると、例えば、図５のようなグラフを得る。図５は、各遅延ステップと各遅延ステップにおける複数の画像信号データの平均値との関係を示すグラフである。ここで、平均値の期待値を１０ビットで４０ＬＳＢ±２ＬＳＢ（ここで、ＬＳＢは、１デジタル単位に相当するアナログ量である量子化単位）とすると、遅延ステップが「０」より大きくなると、ホールドタイミングがリセットノイズにかかりレベルが期待値から外れる。反対に遅延ステップが「０」より小さくなるとあるところからホールドタイミングは画像信号期間にあるが、必要サンプル幅を確保できなくなりレベルが期待値から外れる。このため、ＣＰＵ３９は、期待値の範囲内にある平均値をその時の遅延ステップと組にしてメモリ４０に保存しておく。
【００４２】
この例では遅延ステップ「−２，−１，０」に対する平均値が期待値を満足する。このため、ＣＰＵ３９は、期待値を満足する平均値と組となってメモリ４０に保存されている遅延ステップ「−２，−１，０」を取得する。そして、ＣＰＵ３９は、最終的な適正サンプルホールドタイミングとしては、タイミングの余裕を考えて、中心の遅延ステップ「−１」を採用する。
【００４３】
もし仮に初期タイミング：遅延ステップ「０」が信号遅延の影響で期待値が得られない場合は、初期タイミングを「＋１」もしくは「−１」にしてずらして、初期タイミングを探す。
【００４４】
次に、以上のように構成された本実施の形態の画像読取装置において、遅延ステップの調整時にＣＰＵ３９が実行するサンプルホールドタイミングの設定処理について説明する。図６は、実施の形態１のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【００４５】
まず、ＣＰＵ３９は、初期化タイミングを遅延ステップ＝０として設定する（ステップＳ１１）。そして、１回のホールドサンプルタイミングでアナログ／デジタル変換回路（ＡＤＣ）３６から出力される複数個（この例では、６４個とする）の画像信号データをメモリ４０に格納する（ステップＳ１２）。ＣＰＵ３９は、メモリ４０に格納された６４個の画像信号データを読み出して、読み出した６４個の画像信号データの平均値を算出し（ステップＳ１３）、算出された平均値が上述の期待値の範囲内（４０ＬＳＢ±２ＬＳＢ）であるかを調べる（ステップＳ１４）。
【００４６】
そして、ＣＰＵ３９は、平均値が期待値の範囲内にある場合には（ステップＳ１４：Ｙｅｓ）、その平均値を現在の遅延ステップと組にしてメモリ４０に保存し（ステップＳ１５）、平均値が期待値の範囲外にある場合には（ステップＳ１４：Ｎｏ）、メモリ４０への保存は行わない。
【００４７】
そして、ＣＰＵ３９は、全ての遅延ステップにつき、ステップＳ１２からＳ１５までの処理が終了したか否かを調べ（ステップＳ１６）、処理が終了していない場合には（ステップＳ１６：Ｎｏ）、遅延ステップを１加算、あるいは１減算して（ステップＳ１７）、ステップＳ１２からＳ１５までの処理を繰り返し実行する。
【００４８】
一方、ステップＳ１６において、全ての遅延ステップにつき、ステップＳ１２からＳ１５までの処理が終了した場合には（ステップＳ１６：Ｙｅｓ）、メモリ４０に保存された遅延ステップのうち中心の遅延ステップのタイミングを、サンプルホールドタイミングとして設定する（ステップＳ１８）。これにより設定された適正なサンプルホールドタイミングにより、サンプルホールド回路（Ｓ／Ｈ）３４から画像信号がアナログ画像信号として出力され、これにより画像処理部によって画像データの画像処理が行われることになる。
【００４９】
このように実施の形態１の画像読取装置では、ＣＣＤラインイメージセンサ１３，信号処理集積回路装置３７を駆動する信号の信号遅延の個体バラツキによってサンプルホールドが不正なタイミングになることを防ぐ為に、装置の電源立上げ時、もしくは工場出荷時にサンプルホールドタイミングが最適になるように調整することができる。このため、信号遅延等のばらつきによってサンプルホールド回路３４の動作タイミングが不正なタイミングになることを防止し、高画質な画像を出力することができる
【００５０】
また、実施の形態１では、サンプルホールドタイミングを調節して、各タイミングでの画像信号データの平均値を求め、その値が所望の期待値の範囲内に収まっているか否かを判断して、期待値の範囲内に有る遅延ステップのタイミングをサンプルホールドタイミングとして設定するので、より適正なサンプルホールドタイミングを得ることができ、高画質な画像を出力することができる。
【００５１】
また、各補正を正しく行うには補正前の初期タイミング（サンプルホールドタイミング）が、最適とはならなくともある程度ＣＣＤアナログ出力期間をとっている必要がある。このため、実施の形態１では、ラインイメージセンサ１３へ入力される駆動信号（リセット信号ＲＳ）をタイミング信号発生回路にフィードバックして、その信号を基準にサンプルホールドタイミングを生成しているので、ラインイメージセンサ１３側の信号遅延バラツキを吸収でき、それを初期タイミングとして使用して、より適正なサンプルホールドタイミングを得ることができる。
【００５２】
また、実施の形態１では、サンプルホールドタイミングの調節を１ライン周期内に複数回、サンプルホールドタイミングを切り換えるので、前述の波形データ（平均値等）の検出を短い時間で終了することができる。
【００５３】
（実施の形態２）
次に、実施の形態２について説明する。実施の形態２の信号処理部４２の構成は、実施の形態１と同様である。
【００５４】
実施の形態２のＣＰＵ３９は、各遅延ステップにおいて実施の形態１と同様に、複数個の画像信号データの平均値を求める。そして、ＣＰＵ３９は、各隣接する遅延ステップとの平均値の差分が最小となる遅延ステップのタイミングを適正なサンプルホールドタイミングとして設定している。ここで、処理対象としている遅延ステップの隣接する遅延ステップは、時間的に先の遅延ステップと時間的に後ろの遅延ステップの２つ存在するため、、ＣＰＵ３９は、２つの差分の和が最小となる処理対象の遅延ステップを適正なサンプルホールドタイミングとして設定する。これにより、安定したサンプルホールドタイミングを得ることができる。
【００５５】
図８−１は、各遅延ステップと、各遅延ステップにおける複数の画像信号データの平均値と隣接する遅延ステップにおける平均値との差分の和と、の関係を示すグラフである。図８−１に示すようなグラフを得た場合、ＣＰＵ３９は、遅延ステップ「−１」のタイミングを適正なサンプルホールドタイミングとして設定することになる。
【００５６】
次に、以上のように構成された本実施の形態の画像読取装置において、遅延ステップの調整時にＣＰＵ３９が実行するサンプルホールドタイミングの設定処理について説明する。図７は、実施の形態２のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【００５７】
まず、実施の形態１と同様に、ＣＰＵ３９は、初期化タイミングを遅延ステップ＝０として設定し（ステップＳ２１）、１回のホールドサンプルタイミングでアナログ／デジタル変換回路（ＡＤＣ）３６から出力される複数個（この例では、６４個とする）の画像信号データをメモリ４０に格納し（ステップＳ２２）、メモリ４０に格納された６４個の画像信号データの平均値を算出する（ステップＳ２３）。そして、ＣＰＵ３９は、平均値を現在の遅延ステップと組にしてメモリ４０に保存する（ステップＳ２４）。
【００５８】
そして、ＣＰＵ３９は、全ての遅延ステップにつき、ステップＳ２２からＳ２４までの処理が終了したか否かを調べ（ステップＳ２５）、処理が終了していない場合には（ステップＳ２５：Ｎｏ）、遅延ステップを１加算、あるいは１減算して（ステップＳ２６）、ステップＳ２２からＳ２４までの処理を繰り返し実行する。
【００５９】
一方、ステップＳ２５において、全ての遅延ステップにつき、ステップＳ２２からＳ２４までの処理が終了した場合には（ステップＳ２５：Ｙｅｓ）、ＣＰＵ３９は、メモリ４０を参照して、全ての遅延ステップの平均値に対し、両隣（時間的に先および後）の遅延ステップにおける平均値との差分をそれぞれ算出し、かつ各遅延ステップにおける２つの差分を加算する（ステップＳ２７）。
【００６０】
そして、ＣＰＵ３９は、加算値が最小となる遅延ステップのタイミングを、サンプルホールドタイミングとして設定する（ステップＳ２８）。これにより設定された適正なサンプルホールドタイミングにより、サンプルホールド回路（Ｓ／Ｈ）３４から画像信号がアナログ画像信号として出力され、これにより画像処理部によって画像データの画像処理が行われることになる。
【００６１】
このように実施の形態２の画像読取装置では、サンプルホールドタイミングを調節して、各タイミングでの画像信号データの平均値を求め、その値のタイミング毎の変化量である差分の和を算出する。そして、変化量としての差分の和が大きいポイントがＣＣＤアナログ画像信号期間から外れる箇所と判断し、当該差分の和が最小となる遅延ステップのタイミングをサンプルホールドタイミングとして設定するので、実施の形態１の効果に加え、より適正なサンプルホールドタイミングを得ることができ、高画質な画像を出力することができる。
【００６２】
（実施の形態３）
次に、実施の形態３について説明する。実施の形態３の信号処理部４２の構成は、実施の形態１と同様である。
【００６３】
実施の形態３のＣＰＵ３９は、各遅延ステップにおいて、複数個の画像信号データのばらつきを調べるため、複数個の画像信号データの標準偏差を求める。そして、ＣＰＵ３９は、この標準偏差が所定の閾値以下となる遅延ステップのタイミングを適正なサンプルホールドタイミングとして設定している。これは、画像信号データのばらつきが少なく安定している遅延ステップをサンプルホールドタイミングとするためである。本実施の形態では、ＣＰＵ３９は、所定の閾値以下となる標準偏差として標準偏差が最小となる遅延ステップのタイミング、すなわち画像信号データのばらつきが最小となる遅延ステップのタイミングを適正なサンプルホールドタイミングとして設定している。なお、これに限定されるものではなく、標準偏差が所定の閾値以下となる遅延ステップであれば、いずれも適正なサンプルホールドタイミングとして設定することができる。
【００６４】
図８−２は、各遅延ステップと各遅延ステップにおける複数の画像信号データの標準偏差と関係を示すグラフである。図８−２に示すようなグラフを得た場合、ＣＰＵ３９は、遅延ステップ「−１」のタイミングを適正なサンプルホールドタイミングとして設定することになる。
【００６５】
次に、以上のように構成された本実施の形態の画像読取装置において、遅延ステップの調整時にＣＰＵ３９が実行するサンプルホールドタイミングの設定処理について説明する。図９は、実施の形態３のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【００６６】
まず、実施の形態１と同様に、ＣＰＵ３９は、初期化タイミングを遅延ステップ＝０として設定し（ステップＳ３１）、１回のホールドサンプルタイミングでアナログ／デジタル変換回路（ＡＤＣ）３６から出力される複数個（この例では、６４個とする）の画像信号データをメモリ４０に格納する（ステップＳ３２）。
【００６７】
次に、ＣＰＵ３９は、メモリ４０に格納された６４個の画像信号データの標準偏差を算出する（ステップＳ３３）。そして、ＣＰＵ３９は、算出した標準偏差を現在の遅延ステップと組にしてメモリ４０に保存する（ステップＳ３４）。
【００６８】
そして、ＣＰＵ３９は、全ての遅延ステップにつき、ステップＳ３２からＳ３４までの処理が終了したか否かを調べ（ステップＳ３５）、処理が終了していない場合には（ステップＳ３５：Ｎｏ）、遅延ステップを１加算、あるいは１減算して（ステップＳ３６）、ステップＳ３２からＳ３４までの処理を繰り返し実行する。
【００６９】
一方、ステップＳ３５において、全ての遅延ステップにつき、ステップＳ３２からＳ３４までの処理が終了した場合には（ステップＳ３５：Ｙｅｓ）、ＣＰＵ３９は、メモリ４０を参照して、標準偏差が最小となる遅延ステップのタイミングを、サンプルホールドタイミングとして設定する（ステップＳ３７）。これにより設定された適正なサンプルホールドタイミングにより、サンプルホールド回路（Ｓ／Ｈ）３４から画像信号がアナログ画像信号として出力され、これにより画像処理部によって画像データの画像処理が行われることになる。
【００７０】
このように実施の形態３の画像読取装置では、サンプルホールドタイミングを調節して、各タイミングでの画像信号データのバラツキ量（標準偏差）を求める。ＣＣＤアナログ画像信号期間から外れる箇所では波形の変化が急峻になるので、その値が所望の値の範囲内に収まっているか否かを判断し、標準偏差が最小となる遅延ステップのタイミングをサンプルホールドタイミングとして設定するので、実施の形態１の効果に加え、より適正なサンプルホールドタイミングを得ることができ、高画質な画像を出力することができる。
【００７１】
（実施の形態４）
次に、実施の形態４について説明する。図１０は、実施の形態１にかかる画像読取装置の信号処理部を中心とした構成の一例を示す回路図である。なお、本実施の形態では、基本的な読取光学系の構成は、図１５に示した従来の構成と同様である。また、図１０において、実施の形態１と同一部分および相当する部分には、同一符号を付している。
【００７２】
実施の形態４では、サンプルホールド回路３４に加えるサンプルホールドパルスＳＨＤを、ＰＬＬ回路３８ａの出力に基づいて、デバイダ／位相調整回路３８ｇで分周するとともに位相調整することで形成している。
【００７３】
すなわち、実施の形態４では、サンプルホールドパルスＳＨＤは、他のタイミングクロックと同様に、発振器３２の出力をＰＬＬ回路３８ａにて逓倍して、デバイダ／位相調整３８ｈで所望の周波数になるように分周して得られる。ここで、デバイダ／位相調整回路３８ｇの位相調整機構より、サンプルホールドパルスＳＨＤの位相はある一定間隔でずらすことができる。ただし、上述した実施の形態１〜３のような細かいステップでの位相調整はできない。
【００７４】
さて、本実施の形態４では、サンプルホールドタイミングのズレを生むバラツキ要因としては、次のようなものが上げられる。
【００７５】
すなわち、タイミング信号発生回路３８からＣＣＤラインイメージセンサ１３間のバッファの遅延バラツキ、伝送路の時定数バラツキおよびＣＣＤラインイメージセンサ１３の出力遅延時間のバラツキによってＣＣＤアナログ出力の画像信号期間の位置がばらつく。また、タイミング信号発生回路３８から信号処理集積回路装置３７の間のバッファの遅延バラツキ、伝送路の時定数バラツキによってサンプルホールドパルスＳＨＤの位相がばらつく。
【００７６】
これらのバラツキを積み上げると、初期タイミングとしてとりうる範囲は、例えば、図１１の網かけ部分になり、初期タイミングとして、バラツキを含めた性能の保証ができていない状態である。
【００７７】
そこで、電源投入時もしくは工程出荷時にサンプルホールドタイミングを調整するのであるが、まず、ラインイメージセンサ１３および信号処理集積回路装置３７を駆動する周波数（動作周波数）である。この場合、ＣＰＵ３９は、ＰＬＬ回路３８ａに対して、画素周波数を１／ｎとして遅く、例えば、１／２に変更する。前記タイミングバラツキ要因は周波数によらず一定のため、この状態であれば、図１２に示すように、初期状態でタイミングが保証されている。
【００７８】
この状態で、ＣＰＵ３９は、上述した実施の形態２と同様の手法で最も平均値の安定しているサンプルホールドタイミングを設定する。その後周波数をｎ倍して実際の画像読取状態に戻すことによって、最適なサンプルホールドタイミングとすることができる。
【００７９】
次に、以上のように構成された本実施の形態の画像読取装置における画像読み取り処理について説明する。図１３は、実施の形態４の画像読み取り処理の手順を示すフローチャートである。
【００８０】
まず、ＣＰＵ３９は、ＰＬＬ回路３８ａに対して、画素周波数を画像読み取時の画像周波数の１／ｎとする指示を送出し、この指示を受けたＰＬＬ回路３８ａは、画像周波数を画像読み取時の画像周波数の１／ｎに分周する（ステップＳ４１）。そして、例えば、実施の形態１で説明したサンプルホールドタイミング設定処理を実行する（ステップＳ４２）。そして、ＣＰＵ３９は、ＰＬＬ回路３８ａに対して、画素周波数を画像読み取時の画像周波数に戻す指示を送出し、この指示を受けたＰＬＬ回路３８ａは、画像周波数を画像読み取時の画像周波数に戻し（ステップＳ４３）、その後、読み取られたアナログ画像信号から変換された画像信号データに対して画像処理部により画像処理を行う（ステップＳ４４）。
【００８１】
サンプルホールドタイミングの調整を正確に行うには補正前の初期タイミング（サンプルホールドタイミング）が、最適とはならなくともある程度ＣＣＤアナログ出力期間をとっている必要がある。ＣＣＤ出力およびサンプルホールドタイミングの信号遅延バラツキは装置の駆動周波数に依存しない固定の遅延である。このため、実施の形態４の画像読取装置では、そこで、ホールドタイミングの調整を行う時は一度、画像読取装置の画像周波数（動作周波数）を遅くする。これによって初期タイミングで適正なサンプルホールド動作可能な範囲を広げることができる。また、本実施の形態では、実施の形態１の効果も奏する。
【００８２】
（実施の形態５）
次に、実施の形態５について説明する。図１４は、実施の形態５の信号処理部を中心とした構成の一例を示す回路図である。本実施の形態では、実施の形態１〜４の信号処理集積回路装置の構成と、タイミング信号発生回路３８と、メモリ４０とを集積化して１パッケージとした集積回路装置ＬＬを備えている。
【００８３】
この場合、ＣＰＵ３９からはサンプルホールドタイミング調整を始動するＯＮ信号を受け取り、集積回路装置ＬＬ内部のロジック制御部３８ｋにおいて、上述した実施の形態２のようなサンプルホールドタイミング設定処理をハードウェアで実行する。すなわち、サンプルホールドタイミング設定処理はＣＰＵ３９によるソフトウェアの実行で行われるのではない。
【００８４】
このように実施の形態５の画像読取装置では、実施の形態１〜４の信号処理集積回路装置の構成と、タイミング信号発生回路３８と、メモリ４０とを集積化して１パッケージとした集積回路装置ＬＬを備えているので、サンプルホールドタイミングの生成、タイミングの調整、波形データの検出、最適サンプルホールドタイミングの検出を全て集積回路装置ＬＬ内部で行うことができる。このため、本実施の形態によれば、実施の形態１の効果に加え、ＣＰＵ３９による複雑なソフトウェアの処理による制御なしに、簡素な構成でサンプルホールドタイミングの調整を行うことができる。
【００８５】
なお、本発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施の形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００８６】
【図１】実施の形態１にかかる画像読取装置の信号処理部を中心とした構成の一例を示す回路図である。
【図２】サンプルホールドパルスＳＨＤの生成について説明するための波形図である。
【図３】ラインクランプ信号とサンプルホールドパルスＳＨＤとＣＣＤ出力とのタイムチャートを示す説明図である。
【図４−１】遅延ステップを変化させる際の変化態様（遅延ステップ＝−３）を説明するための波形図である。
【図４−２】遅延ステップを変化させる際の変化態様（遅延ステップ＝−２）を説明するための波形図である。
【図４−３】遅延ステップを変化させる際の変化態様（遅延ステップ＝−１）を説明するための波形図である。
【図４−４】遅延ステップを変化させる際の変化態様（遅延ステップ＝０）を説明するための波形図である。
【図４−５】遅延ステップを変化させる際の変化態様（遅延ステップ＝＋１）を説明するための波形図である。
【図４−６】遅延ステップを変化させる際の変化態様（遅延ステップ＝＋２）を説明するための波形図である。
【図５】各遅延ステップと各遅延ステップにおける複数の画像信号データの平均値との関係を示すグラフである。
【図６】実施の形態１のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【図７】実施の形態２のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【図８−１】各遅延ステップと、各遅延ステップにおける複数の画像信号データの平均値と隣接する遅延ステップにおける平均値との差分の和と、の関係を示すグラフである。
【図８−２】各遅延ステップと各遅延ステップにおける複数の画像信号データの標準偏差と関係を示すグラフである。
【図９】実施の形態３のサンプルホールドタイミングの設定処理の手順を示すフローチャートである。
【図１０】実施の形態１にかかる画像読取装置の信号処理部を中心とした構成の一例を示す回路図である。
【図１１】初期タイミングを説明するための波形図である。
【図１２】画素周波数を１／２に遅くした場合のタイミングを説明するための波形図である。
【図１３】実施の形態４の画像読み取り処理の手順を示すフローチャートである。
【図１４】実施の形態５の信号処理部を中心とした構成の一例を示す回路図である。
【図１５】画像読取装置の光学系の構成例を示した概略構成図である。
【図１６】従来の信号処理部の従来例を示したブロック図である。
【図１７】サンプルホールド回路の一例を示したブロック図である。
【図１８】サンプルタイミング−ホールドタイミングの一例を示した波形図である。
【図１９】サンプルタイミング−ホールドタイミングの不具合を説明するための波形図である。
【符号の説明】
【００８７】
２  コンタクトガラス
３  読取原稿
４  白基準板
６  第１ミラー
９  第１キャリッジ
１０  第２キャリッジ
１１  レンズ
２２  コンデンサ
２２  バッファ回路
２４  クランプ回路
２５  サンプルホールド回路
２７  アナログ／デジタル変換回路
２８，３７  信号処理集積回路装置
３８  タイミング信号発生回路
３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆ，３８ｇ，１６３０ｂ，１６３０ｃ，１６３０ｄ，１６３０ｅ，１６３０ｆ  デバイダ／位相調整回路
３０ｐ，３８ｐ  バッファ回路
３９  ＣＰＵ
４０  メモリ
【図１】
0005021551.tif 000002
【図２】
0005021551.tif 000003
【図３】
0005021551.tif 000004
【図４−１】
0005021551.tif 000005
【図４−２】
0005021551.tif 000006
【図４−３】
0005021551.tif 000007
【図４−４】
0005021551.tif 000008
【図４−５】
0005021551.tif 000009
【図４−６】
0005021551.tif 000010
【図５】
0005021551.tif 000011
【図６】
0005021551.tif 000012
【図７】
0005021551.tif 000013
【図８−１】
0005021551.tif 000014
【図８−２】
0005021551.tif 000015
【図９】
0005021551.tif 000016
【図１０】
0005021551.tif 000017
【図１１】
0005021551.tif 000018
【図１２】
0005021551.tif 000019
【図１３】
0005021551.tif 000020
【図１４】
0005021551.tif 000021
【図１５】
0005021551.tif 000022
【図１６】
0005021551.tif 000023
【図１７】
0005021551.tif 000024
【図１８】
0005021551.tif 000025
【図１９】
0005021551.tif 000026