(57)【特許請求の範囲】
【請求項１】
周波数合成器であって、
周波数基準入力と、
可変クロックを生成するためのデジタル制御される電圧制御発振器（ｄＶＣＯ）であって、同調入力を受信するよう動作可能な、前記ｄＶＣＯと、
前記周波数基準入力及び前記可変クロックに結合され、前記ｄＶＣＯの同調入力に結合される時間デジタル変換器（ＴＤＣ）と、
を含む、周波数合成器。
【請求項２】
デジタル位相領域位相同期ループ（ＰＬＬ）周波数合成器であって、
入力及び出力を有するデジタル制御される電圧制御発振器（ｄＶＣＯ）と、
前記ｄＶＣＯの入力に結合される出力と、前記ｄＶＣＯの出力からの信号を受信するように結合される入力と、基準クロック信号を受信するように結合される他の入力とを有する時間デジタル変換器と、
を含む、デジタル位相領域ＰＬＬ周波数合成器。
【請求項３】
デジタル位相領域位相同期ループ（ＰＬＬ）周波数合成器であって、
デジタル制御される電圧制御発振器（ｄＶＣＯ）と、
前記デジタル制御される電圧制御発振器（ｄＶＣＯ）に結合され、第１の入力に関連する複数の遅延要素と、第２の入力と複数の出力とに関連する複数のラッチ／レジスタ要素とを有する時間デジタル変換器（ＴＤＣ）と、
を含み、
前記第１の入力は第１のクロック信号を受信するように構成され、かつ、前記第２の入力は基準クロック信号を受信して、前記複数のラッチ／レジスタ要素が前記基準クロック信号に関連する有意なエッジの遷移に応答して、前記第１のクロック信号データの遅延されたレプリカベクトルの瞬時値を格納することができるように構成される、
デジタル位相領域ＰＬＬ周波数合成器。
【請求項４】
デジタル位相領域位相同期ループ（ＰＬＬ）周波数合成器であって、
第１のクロック信号を提供するデジタル制御される電圧制御発振器（ｄＶＣＯ）と、
時間デジタル変換器（ＴＤＣ）と、
を含み、
前記時間デジタル変換器（ＴＤＣ）が、前記ｄＶＣＯから前記第１のクロック信号を受信するように構成される第１の入力と、第２のクロック信号を受信するように構成される第２の入力と、出力とを含み、
前記デジタル位相領域位相同期ループ（ＰＬＬ）が、前記第１及び第２のクロック信号に応答して、前記出力に前記第１及び第２のクロック信号から分数位相補償された信号を生成することができるように構成される、
デジタル位相領域ＰＬＬ周波数合成器。
【請求項５】
デジタル位相領域位相同期ループ（ＰＬＬ）周波数合成器であって、
デジタル制御される電圧制御発振器（ｄＶＣＯ）のクロック信号を受信するための手段と、
周波数基準クロック信号を受信し、前記周波数基準クロック信号に関連する有意なエッジの遷移に応答して、前記ｄＶＣＯのクロック信号データの遅延されたレプリカの瞬時値を格納するための手段と、
を含む、デジタル位相領域ＰＬＬ周波数合成器。
【請求項６】
デジタル分数位相検出器であって、
発振器クロック信号を受信するための第１の入力と、
周波数基準クロック信号を受信するための第２の入力と、
前記第１の入力と前記第２の入力とに結合される時間デジタル変換器（ＴＤＣ）であって、前記発振器クロック信号と前記周波数基準クロック信号との間のタイミング差を示す信号を生成する、前記ＴＤＣと、
前記ＴＤＣに結合され、出力を生成する正規化装置であって、前記出力は前記発振器クロック信号の周期に正規化される、前記正規化装置と、
を含む、デジタル分数位相検出器。
【請求項７】
請求項６に記載のデジタル分数位相検出器であって、前記ＴＤＣが遅延要素及びフリップフロップを含む、デジタル分数位相検出器。
【請求項８】
請求項６に記載のデジタル分数位相検出器であって、前記デジタル分数位相検出器が整数位相同期ループ（ＰＬＬ）の量子化誤差εを訂正するように、前記整数ＰＬＬの解像度を増加させることが可能な、デジタル分数位相検出器。
【請求項９】
請求項６に記載のデジタル分数位相検出器であって、前記発振器クロック信号が、デジタル制御される電圧制御発振器（ｄＶＣＯ）により生成される、デジタル分数位相検出器。
【請求項１０】
請求項６に記載のデジタル分数位相検出器であって、前記ＴＤＣにより生成された信号が前記発振器クロック信号と前記周波数基準クロック信号の立ち上がりエッジ間のタイミング差を示す、デジタル分数位相検出器。
【請求項１１】
請求項６乃至１０の何れかに記載のデジタル分数位相検出器であって、前記ＴＤＣが、前記発振器クロック信号と前記周波数基準クロック信号の立ち下がりエッジ間のタイミング差を示す第２の出力を生成する、デジタル分数位相検出器。
【請求項１２】
請求項６に記載のデジタル分数位相検出器であって、前記周波数基準クロック信号の有意なエッジが立ち上がりエッジである、デジタル分数位相検出器。
【請求項１３】
請求項６乃至１０及び１２の何れかに記載のデジタル分数位相検出器であって、前記発振器クロック信号と前記周波数基準クロック信号との間のタイミング差を示す前記信号が補償される、デジタル分数位相検出器。
【請求項１４】
請求項６乃至１０の何れかに記載のデジタル分数位相検出器であって、位相同期ループを形成するための発振器を更に含む、デジタル分数位相検出器。
【請求項１５】
請求項６乃至１０の何れかに記載のデジタル分数位相検出器であって、前記デジタル分数位相検出器に結合される位相同期ループ（ＰＬＬ）を更に含む、デジタル分数位相検出器。
【請求項１６】
請求項６乃至１０の何れかに記載のデジタル分数位相検出器であって、前記デジタル分数位相検出器が、前記発振器クロック信号を生成する発振器を含む周波数合成器の一部である、デジタル分数位相検出器。
【請求項１７】
分数位相誤差信号を生成するための方法であって、
発振器クロック信号と周波数基準クロック信号との間のタイミング差を得る工程と、
前記タイミング差を前記発振器クロック信号の周期に正規化させる工程と、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、前記タイミング差を得る工程が、第１の出力と第２の出力とを生成し、
前記第１の出力が、前記発振器クロック信号と前記周波数基準クロック信号の立ち上がりエッジ間の時間差を示し、
前記第２の出力が、前記発振器クロック信号と前記周波数基準クロック信号の立ち下がりエッジ間の時間差を示す、
方法。
【請求項１９】
請求項１７に記載の方法であって、前記正規化させる工程が前記タイミング差に基づいて計算を実行する工程を含む、方法。
【請求項２０】
請求項１７又は１８に記載の方法であって、前記タイミング差を得る工程の第１の出力と第２の出力が前記正規化させる工程で用いられる、方法。
【請求項２１】
デジタル分数位相検出器であって、
デジタル制御される電圧制御発振器（ｄＶＣＯ）のクロック信号を受信するための手段と、
周波数基準クロック信号を受信し、前記周波数基準クロック信号に関連する有意なエッジの遷移に応答して、前記ｄＶＣＯのクロック信号データの遅延されたレプリカの瞬時値を格納するための手段と、
前記周波数基準クロック信号に応答して、前記ｄＶＣＯのクロック信号データの遅延されたレプリカを検索して、前記検索したレプリカから第１の時間デジタル信号と第２の時間デジタル信号とを生成するための手段と、
前記第１の時間デジタル信号と前記第２の時間デジタル信号とを受信して、それらから周期正規化された分数位相信号を生成するための手段と、
を含む、デジタル分数位相検出器。
【請求項２２】
請求項２１に記載のデジタル分数位相検出器であって、前記周期正規化された分数位相信号を累積された周波数制御語分数位相信号と組み合わせて、前記組み合わせた信号から分数位相補償された信号を生成する工程を更に含む、デジタル分数位相検出器。
【請求項２３】
請求項２２に記載のデジタル分数位相検出器であって、前記デジタル分数位相検出器が、整数位相同期ループ（ＰＬＬ）の量子化誤差εを訂正するように、前記整数ＰＬＬの解像度を増加させるように構成される、デジタル分数位相検出器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に周波数合成器に関し、より詳細には、整数位相同期ループ（integer phase-locked loop）の総合解像度を上げて、整数位相同期ループの量子化誤差を訂正する小位相検出器（fractional phase detector）に関する。
【０００２】
【発明が解決しようとする課題】
アナログ回路の手法を使用する周波数合成器は、先行技術では公知である。従来のRF周波数合成器のアーキテクチャーはアナログ主体（analog-intensive）であって、一般に良く知られている基準周波数のスパー（spur）または比較周波数のスパーを減少するため、一般にループの帯域幅が狭いことを必要とする。ループ帯域幅が狭いことは、デジタル特性（digital capabilities）が悪いRF-BiCMOSおよびRF-SiGeプロセスに許容されている。
【０００３】
しかし、最近のマクロエッチングを用いたサブミクロンCMOSプロセス（deep sub-micron CMOS processes）と、それから派生するRF-CMOS製品は、アナログ回路の手法を使用する周波数合成器の設計とあまり互換性がない。従来のPLLを使用した周波数合成器は、一般に電圧上限値の制約が大きい（voltage-headroom-constrained aggressive）CMOS環境ではうまく働かないアナログ主体の回路で構成されている。このような周波数合成器は、最近開発された高密度のデジタルゲート技術を利用できない。
【０００４】
新しい周波数合成器のアーキテクチャーは、シグマ・デルタ変調された周波数分割器の手法を使用し、雑音の下限（noise floor）を上げてスプリアス成分（content）をランダムにすることにより、上で考察した周波数のスパーをランダムにする。これらの技術は、不要なアナログ成分をあまり減らしていない。他の周波数合成器アーキテクチャーは、アナログ的解決方法（analog solution）が必要な周波数変換機構を使用せずに、RF周波数で動作しない直接デジタル合成（direct digital synthesis：DDS）の手法を使用している。また以前の全デジタルPLLアーキテクチャーは、過サンプリング・クロック（over-sampling clock）に依存している。このようなアーキテクチャーは、RF周波数で使用できない。
【０００５】
前述したことを考慮すると、最近のCMOS技術と両立できるとともに、位相の量子化解像度が+/-πより良く、無線の用途に対応するデジタル主体（digitally-intensive）の周波数合成器のアーキテクチャーを実現する手法を有することは非常に望ましい。
【０００６】
【課題を解決する手段】
本発明は、マルチエッチングを用いたサブミクロンCMOSプロセスと両立できる全デジタル位相領域PLL周波数合成器（all-digital phase domain PLL frequency synthesizer）用のデジタル小位相検出器に向けられている。全デジタル位相領域PLL周波数合成器は直接周波数／位相変調送信に対応し、通常、デジタル無線送信器に関連して追加される送信変調器を不要にする。これは、ループが「タイプ１」の広帯域幅でもよいように、デジタル処理の内容が最大である位相領域だけでPLLを作動することによって達成される。ここで使用される、「タイプ１」のループは、フィードバック・ループの中に積分用電極（integrating pole）が１つだけあるループのことである。１つだけの積分用電極は、VCOの周波数から位相への変換のために存在する。したがって、位相検出器と発振器の同調入力の間の低域濾波器を除くことが可能であり、結果として、PLLループの帯域幅が広くなり応答時間が速くなる。
【０００７】
一実施例によれば、全デジタル位相領域PLL周波数合成器は、主要なアナログ構成部品、つまりデジタル制御された2.4GHz電圧制御発振器（VCOつまりdVCO）を１つだけ含んでいる。PLLループは、全デジタル位相領域アーキテクチャーであって、その目的は、「BLUETOOTH」規格用の2.4GHz高周波数foscを発生することである。このシステムの基本的周波数安定度は、移動通信用グローバルシステム（GSM）の13MHzのTCXOのような基準水晶発振器から派生する。VCO出力の位相は、有意な（立ち上がりまたは立ち下がり）エッジのクロック遷移の数を累積することによって得られる。基準発振器の位相は、VCO出力を介してクロックが取り直された（re-clocked）基準発振器の出力の有意な（立ち上がりまたは立ち下がり）エッジごとに周波数制御語（frequency control word）を累積することによって得られる。ここで使用される「有意なエッジ」とは、「立ち上がり」エッジまたは「立ち下がり」エッジのことである。天井要素（ceiling element）は、VCO出力により基準発振器のクロックを取り直すこと（re-clocking）によって生じた周期の小さな遅れを、次の整数に丸め（代替方法として、必要な小数ビットを切り捨て）て補償することにより、累積された周波数制御語に関連する基準位相の値を絶えず調整する。ついで、クロックに再同期した基準発振器の出力の有意なエッジごとに、調整された基準位相からVCO位相を単純に算術減算することによって位相誤差信号が容易に得られる。この位相誤差信号は、PLLループの動作に関連する利得要素を介して、デジタル制御VCOへの同調用入力として直接使用できる。
【０００８】
（全デジタル位相領域アーキテクチャーの）PLLはVCOエッジを計数する特性を備えているため、位相の量子化解像度は、周波数合成器のVCOクロックの+/-πラジアンより良くなりえない。本量子化方式に対応して、周波数合成器のVCOクロックの有意なエッジと、外部の基準発振器のクロックの遅れの小さな差を測定することができる。一実施例によれば、デジタル小位相検出器は、解像度が所定のCMOSプロセスに関連するインバータの遅れによって決定される時間デジタル変換器（time-to-digital converter）を備えている。小さなデジタル位相は、インバータのチェインを介して周波数合成器のVCOクロックを送り、各インバータの出力が、直前のインバータのクロックパルスから少し遅れたクロックパルスを発生することによって決定される。得られた少しずつずれている（staggered）クロック位相は、同じ基準クロックによってサンプリングされる。
【０００９】
本発明の１つの態様においては、自動化されたCADツールを使用して設計のターンアラウンドを速くすることができるデジタル小位相検出器システムが提供されている。
【００１０】
本発明の別の態様においては、通常のアナログ回路に関連するパラメータの変化よりも、不所望のパラメータの変化が格段に小さい全デジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１１】
本発明のさらに別の態様においては、テスト可能性の機能が強化された全デジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１２】
本発明のさらに別の態様においては、望ましくは物理的にシリコン領域を小さくすることが要求される全デジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１３】
本発明のさらに別の態様においては、従来の周波数合成器よりも低電力でよいデジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１４】
本発明のさらに別の態様においては、システムの送信器の条件を最小にする直接周波数／位相変調送信機能を備えた全デジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１５】
本発明のさらに別の態様においては、「BLUETOOTH」通信プロトコルに対応する全デジタル位相領域PLL周波数合成器を実現するデジタル小位相検出器システムが提供されている。
【００１６】
本発明のさらに別の態様においては、整数位相同期ループの総合解像度を上げて、整数位相同期ループの量子化誤差を訂正するデジタル小位相検出器システムが提供されている。
【００１７】
【発明の実施の形態】
本発明の他の態様と特徴並びに本発明に付随する多数の他の利点は、添付の図面とともに、以下の詳細な説明を参照することにより容易に理解されるであろう。類似の参照番号は全図を通して類似の部分を指定している。
【００１８】
添付の図面は、代替可能な実施例を説明しているが、考察の中で注意したように、本発明の他の実施例も考慮されている。すべてのケースにおいて、この開示は、本発明を説明するが限定しないように実施例を提供している。当業者によれば多数の変形や実施例を工夫することができるが、これらの変形や実施例はこの発明の原理の範囲と趣旨の中に入るものである。
【００１９】
図１は、全デジタル形PLL合成器100を示す。合成器100は、同期している位相領域で動作することにより、送信器の変調機能と広帯域の全デジタルPLL変調方法を自然に組み合わせて、最大限デジタル主体にする。PLLループは、「BLUETOOTH」規格の帯域用の2.4GHzの高周波数foscを発生することができる全デジタル位相領域アーキテクチャーを利用する。したがって、図１に示す全デジタル位相領域PLL合成器100は、主要なアナログ／RF構成部品、つまり、利得要素105（gain element）を含む数値制御発振器（NCO）105の一部である、2,4GHzのデジタル制御・電圧制御発振器（dVCO）を１つだけ含む。合成器100の基本的周波数安定度は、GSMシステムの13MHz TCXOのような、周波数基準水晶発振器から派生する。
【００２０】
iを整数として、瞬間（time instances）
0005021871.tif 000002
で周期が
0005021871.tif 000003
であるdVCO104のクロック信号、CKV114の位相
0005021871.tif 000004
は、正弦波デジタル変換器（sinusoidal-to-digital converter）106を介して発生する、立ち上がりまたは立ち下がりエッジのクロック遷移の数を累積することによって得られる。
【数１】
0005021871.tif 000005
【００２１】
（以下に説明する）周波数基準のタイミングを取り直さずに、基準水晶発振器（FREF）110によって与えられ、kを他の整数として、瞬間
0005021871.tif 000006
で周期が
0005021871.tif 000007
である周波数基準クロックFREFの位相
0005021871.tif 000008
は、周波数基準クロックFREFの立ち上がり（または立ち下がり）エッジごとに周波数制御語（FCW116）を累積することによって得られる。
【数２】
0005021871.tif 000009
【００２２】
定常状態におけるPLLの動作は、dVCO104の位相
0005021871.tif 000010
と基準発振器110の位相
0005021871.tif 000011
の位相差の平均をゼロにする。下に示す式（３）は、平均的なクロック周期の関係を示す。
【数３】
0005021871.tif 000012
しかし、本発明はそのように限定されておらず、FCW116を１つだけの整数か、整数（Ni）といくつかの小数部（fractional parts）（Nf）で構成しても良いことは容易に理解されるはずである。
【００２３】
前述のとおり、位相領域でPLLループを作動する場合、位相検出器内部に周波数検出機能が存在する必要はない。重要なことは、この特徴によって、位相検出器と発振器（dVCO104）の間の低域濾波器を除くことが可能である場合にPLLのタイプ１動作が可能になり、PLLループの帯域が広くなるとともに応答時間が速くなることである
【００２４】
dVCO104と基準水晶発振器110のクロック領域は完全に同期しているので、異なる瞬間
0005021871.tif 000013
で２つのデジタル位相の値
0005021871.tif 000014
を物理的に比較することは困難である。数学的には、
0005021871.tif 000015
は、サンプリング時間が両立しない離散時間信号であるため、ある種の補間をしないと直接比較することができない。そこで本発明者は、デジタル語の比較が同一クロック領域で実行されることが非常に重要であると認識した。この機能は、高速のdVCO104の出力CKV114によりFREF基準発振器110を過サンプリングするとともに、得られた周波数基準クロックCKR112を使用して、ラッチ／レジスタ120を介して、高速のdVCO104の位相
0005021871.tif 000016
を同期してサンプリングするとともに、累積器１０２を介して基準位相
0005021871.tif 000017
を累積することによって達成される。上述の位相比較は、CKR112の立ち上がりエッジで同期して実行されるので、式（１）および式（２）を次のように書き直すことができる。
【数４】
0005021871.tif 000018
【数５】
0005021871.tif 000019
ここでインデックスkは、タイミングが取り直された基準クロックCKR112のk番目の遷移であるとともに、整数個のCKV 114のクロック遷移を含み、ε(k)は、以下、図２〜図６を参照して詳細に考察する小位相検出器200のような、他の手段により更に訂正されうるε∈(0,1)の領域における整数ループ（integer-loop）の量子化誤差である。
【００２５】
上記したことを考慮すると、デジタル位相が同期している環境における整数位相検出器は、組み合わせ要素122を介して、CKRクロック112の立ち上がりエッジごとに実行される基準位相からdVCO104の位相を減算する単純な算術減算として実現されることになる。
【数６】
0005021871.tif 000020
【００２６】
基準タイミングを取り直す動作は、整数領域におけるCKV 114クロック遷移の立ち上がりエッジは、次の整数であるdVCO104のCKV 114のクロック遷移の量子化と考えてもよく、この場合、合成器100は時間を基準に動作（time-causal）しなければならない以上、最も近い遷移（最も近い整数に丸めること）ではなく、次のCKV 114のクロック遷移の立ち上がりエッジに対する量子化だけを現実的に実行してもよい。この制限は、基準位相に関連する天井要素（ceiling element）108により位相領域において補償される。何故ならば、基準位相
0005021871.tif 000021
は、上記の式（３）に説明されているように、要求される周波数解像度を達成するため、一般に小数部（fractional parts）が十分に大きい固定小数点算術信号だからである。前述のとおり、天井要素108は、次の整数に丸める（これに替わる方法として、小数ビットを切り捨てる）ことにより累積された周波数制御語に関連する基準位相の値を絶えず調整して、VCO出力CKV 114により基準発振器110のクロックの同期を取り直すことによって発生する遅れを補償する。（式（７）で表される）天井動作（ceiling operation）は、小数ビットを廃棄するとともに整数ビットを増分することによって容易に実施されうる。しかしこの手法は、小数ビットがゼロのケースを適切に処理しないが、実質的な結果も生じない。当業者は、この切り捨て処理でタイミングを訂正できることを理解できるであろう。何故ならば、位相は時間の進行を説明するために使用できる特性だからである。しかし、位相解像度は、式（５）で示されている基準位相のタイミングを取り直すことにもとずく前述の整数ループの量子化誤差εが、基準位相の次の整数に丸める動作（天井動作）によって補償されるとしても、dVCO104クロックの+/-πラジアンより良くなりえない。
【数７】
0005021871.tif 000022
【００２７】
図７に飛ぶと、整数ループの量子化誤差εが、N = 21/4の周波数分割比として示されている。「次の」VCOエッジに丸めることを表すε(k)と異なり、φ(k)は小さな位相誤差であって、「最も近い」VCOエッジに丸めることを表す。
【００２８】
次に図２に移ると、本発明の一実施例によるデジタル小位相検出器システム200の簡単なブロック図が示されている。システム200は、量子化方式に対応して周波数合成器のVCOクロック104のクロックCKV 114の有意なエッジと、FREF発振器110の基準クロック112の小さな遅れ
0005021871.tif 000023
の差を測定することができる。システム200は、解像度が
0005021871.tif 000024
の時間デジタル変換器（TDC）201を使用し、時間差をデジタル語として表す。PLLはdVCO104のエッジを計数する特性を備えているため、上述のとおり、位相の量子化解像度は、+/-πラジアンより良くなりえないことを理解できるであろう。しかし、「BLUETOOTH」のような無線の用途にはもっと細かい位相解像度が要求される。必要なデジタル信号処理能力をよく検討して、このような精細な解像度を達成しなければならない。
【００２９】
図８は、図１に示す全デジタル形PLL合成器100用の小位相検出器（PDF）804によって、整数ループの量子化誤差ε(k)を訂正する方法を示す単純な模式図である。PLLループ800の整数部の位相出力PHD802は、所望の小さな分割比FCW116が一般に小数-Nである場合、累積されたFCW語116の小数部
0005021871.tif 000025
を含む。以下、図２から図６を参照するとともに図１に模式的に示されている、整数の基準位相
0005021871.tif 000026
と小数の訂正ε(k)から
0005021871.tif 000027
を減算することができる好適な代替方法を考察する。
【００３０】
図２に示す解決方法は、VCO104のクロックCKV 114の有意なエッジと、FREF発振器110のクロック112の一方だけの小さな遅れ
0005021871.tif 000028
の差を測定して、時間差をデジタル語ε202として表す。一実施例によれば、デジタル小位相検出器200の容易に得られるタイミングの最大解像度は、所定のCMOSプロセスに関連するインバータの遅れで決定され、テキサス州、ダラスのテキサスインスツルメンツ社によって開発されたC035.1 CMOSプロセスに対しては約40 psecである。小さなデジタル位相は、（図５に示すような）インバータのチェインを介してVCO104のクロックCKV 114を送り、各インバータ出力が直前のインバータのクロックパルスから若干遅れたクロックパルスを発生することによって決定する。得られた少しずつずれているクロック位相は、同じ基準クロックでサンプリングされる。
【００３１】
図３および図４に示すとおり、検出された「１」から「０」への遷移の位置は、FREF110のサンプリングするエッジとdVCOのクロックCKV 114の立ち上がりエッジ302の量子化された遅れ時間ΔTrを、Δtresの倍数で示し、検出された「０」から「１」への遷移の位置は、FREF110のサンプリングするエッジとdVCOクロックCKV 114の立ち下がりエッジ400の量子化された遅れ時間ΔTrを示す。前述のデジタル小位相検出器の処理は時間を基準に動作するという特性のため、遅れ時間の値ΔTrとΔTfはともに負ではないと解釈されなければならない。ΔTrがΔTfより小さければ問題はない。何故ならば、この状態は、VCOエッジが基準エッジよりも前にある古典的なPLLループの負の位相誤差に対応しているので、位相の符号が無視されるからである。しかし、ΔTrがΔTfより大きい場合の状態は問題になる。何故ならば、現在この状態は、古典的なPLLループの正の位相誤差に対応しているからである。基準エッジFREF110とその後のCKV 114の立ち上がりエッジの遅れは、以下、式（８）で示すように、差として表すことができるクロックの半周期と同様、CKV 114の前の立ち上がりエッジと、基準エッジFREF110の遅れに関する入手可能な情報を基準に準拠しなければならない。
【数８】
0005021871.tif 000029
【００３２】
前述した解析は以下の式（９）で要約されている。ここでΔtfracは、デジタル小位相検出器の誤差である。
【数９】
0005021871.tif 000030
【００３３】
周期が正規化された小さな位相は、式（１０）によって説明される。
【数１０】
0005021871.tif 000031
【００３４】
整数位相検出器の出力
0005021871.tif 000032
が使用されるこの実施例においては、小さな位相は不要である。その代わり、正でありε∈(0,1)である式（５）のε(k)の訂正を計算するために、Δtrが使用される。整数位相検出器の出力
0005021871.tif 000033
とΔtrを適切に組み合わせるためには、クロック周期で除算することによってΔtrを正規化しなければならない。
【数１１】
0005021871.tif 000034
【００３５】
dVCO104のクロック周期
0005021871.tif 000035
が周波数基準クロックの周期Trを整数で除算したものである場合は、ε(k)のサンプルは定数に見える。ε(k)のサンプルは、この比が小さいモジュロ（0,1）の領域内でリニアに増加する。前述したことを考慮すると、簡単なパターンは、小数-NのPLL周波数合成器のよく知られている小さなアナログ位相の補償に数学的に正確に対応するデジタル形式で容易に予測できる。図７は、ε(k)の予測される挙動の一例を示す。
【数１２】
0005021871.tif 000036
【００３６】
複合位相の誤差
0005021871.tif 000037
は、式（１３）に示すように、小さな分割比が訂正された（fractional-division-ratio-corrected）ε(k)により整数の値になった
0005021871.tif 000038
を訂正することによって得られる。
【数１３】
0005021871.tif 000039
【００３７】
小位相検出器の出力ε(k)、つまり
0005021871.tif 000040
の系列は、１ビットずつ比較する方法で容易に比較されることができ、期待される出力のパターンが事前に分かり、次にデジタル形式になるので、ビタビの系列検出（Viterbi sequence detection）の良い代替方法、つまり整合濾波器を使用してもよい。このようなシナリオの場合、観察されたパターンと期待されるパターンのスペースの差を、小さな位相誤差として出力することができる。この解決方法は、基準のフィードスルー（reference feedthrough）がなく、総合的な誤差が小さいシステムを提供する。
【００３８】
本PLLループの動作は、全デジタルPLLループの予測機能を利用することによって更に向上する。例えば、dVCO104は、通常のPLLループが応答するFCW116変調コマンドに必ずしも従う必要はない。dVCO104の制御と得られる位相誤差の測定値が数値フォーマットになっている一実施例では、NCOの訂正に対する過去の位相誤差の応答を観察するだけで、dVCO104の最新の利得Kvcoを予測することが容易である。利得Kvcoの推定値が良好な場合、新しいFCW116コマンドの「オープンループ」によって瞬間的に高くなる周波数の推定値を用いて、通常のNCOの制御を強化することができる。得られた位相誤差は非常に小さいので、通常は閉じているPLLループが訂正する過渡期間に支配されるはずであることを理解することができる。
【００３９】
この「タイプ１」PLLの時間応答は非常に速い（1μsec以下）ので、許される時間が非常に長い場合、チャネルホッピングに対する予測機能はあまり重要ではない。しかし、「BLUETOOTH」つまりGSMのガウス型周波数シフトキーイング（GFSK）変調方法の場合、周波数合成器を直接変調するために前述の予測機能が不可欠である。
【００４０】
図５は、本発明の一実施例による時間デジタル変換器を示すとともに、図２に示す遅れ時間の量子化方式を時間デジタル変換器が実施するのに適していることを示す模式図である。時間デジタル変換器500は、複数のインバータ遅延要素502とラッチ／レジスタ504を含む。dVCOのクロックCKV 114が実行を続けていると、CKV 114の遅れたベクトルが記憶装置（ラッチ／レジスタ504）にラッチされる。インバータアレイの遅れの総計がCKV 114のクロック周期を十分カバーする限り、ある種の物理的制約内で所望の任意の数のインバータ遅延要素502とラッチ／レジスタ504で変換器を構成できることは明らかである。遅れたベクトルの特性は、時間デジタル変換器500を構成するために使用されるインバータ遅延要素502の総数、個々のインバータ遅延要素502の遅れの値、さらに関連ラッチ／レジスタ504によって決まる。（図６の602で示す）基準クロックFREF110の正への遷移中、dVCO104のクロック信号CKV 114の位相と、基準クロックFREF110の信号の位相の量子化された小さな位相差の瞬時値（snapshot）を得るために、各ラッチ／レジスタ504が照会される。単一インバータ遅延要素に依存するためには、小さな位相差の瞬時値、つまり位相差の表示（indication）の精度を見てもよい。
【００４１】
図６は、図５に示す時間デジタル変換器500に関連するタイムチャートである。基準発振器FREF110の正への遷移602中、複数のラッチ／レジスタ504がアクセスされ、基準発振器FREF110の立ち上がりエッジを基準とするdVCOのクロックCKV 114の遅れを示す複数の値（delayed replicas）の瞬時値604を得る。時間差をデジタル語として表すためには、瞬時値604を見てもよい。図３と図４の参照を続けると、タイミングパルス304、404は、FREFクロック110のそれぞれ有意な遷移中にラッチ／レジスタ504に捕獲されるdVCO出力のクロックCKV 114の周期を表す。次に前述のデジタル語が周波数合成器100によって使用され、図２から図４と式８から式１３を参照して上で考察したように、dVCOのクロックCKV 114と基準発振器FREF110の位相差を補償する。
【００４２】
上記したことを考慮すると、本発明は、RF合成器回路技術と関連する方法に有意な進歩を提供する。この発明は、この斬新な原理を利用して、必要な特殊な構成部品を構成して使用するために必要な情報を、RF合成器の当業者に提供している。前述の説明を考慮すると、本発明は、先行技術の構成と動作から大きく離れていることを表していることは明らかであろう。しかし、本発明の特定の実施例を詳細に説明してきたが、特許請求の範囲に定義されているとおり、本発明の趣旨と範囲から逸脱することなく、各種の変更、修正および代替をつくり出すことができることを理解すべきである。例えば、本明細書で説明したある種の実施例は各種のハードウエアの実現を示しているが、本発明は、特許請求の範囲に記載されているとおり、ソフトウエアを実現して使用する並列構造や方法に対しても理解されるべきである。
【００４３】
以上の説明に関して更に以下の項を開示する。
（１）デジタル小位相検出器であって、
第１の入力に関連する複数の遅延要素と、第２の入力と複数の出力に関連する複数のラッチ／レジスタ要素とを有する時間デジタル変換器（TDC）において、前記第１の入力は、第１のクロック信号を受信するように構成され、前記第２の入力は、基準クロック信号を受信して前記複数のラッチ／レジスタ要素が前記第２のクロックに関連する有意なエッジの遷移に応答して、前記第１のクロック信号データの遅れを表すベクトルの瞬時値を格納することができるように構成されているデジタル小位相検出器。
【００４４】
（２）第１項記載のデジタル小位相検出器であって、前記複数の出力と交信する複数の入力を有し、第１と第２の出力を更に有するデジタルエッジ検出器を更に含むデジタル小位相検出器において、前記エッジ検出器は、前記第１の出力が前記第１のクロックの正の遷移のタイミングに関連するTDCの立ち上がり時間信号を発生できるように、第１のクロックデータの遅れを表すベクトルに応答し、さらに前記第２の出力が前記第１のクロックの負の遷移のタイミングに関連するTDCの立ち下がり時間信号を発生できるように、第１のクロック状態データの前記ストリームに応答するデジタル小位相検出器。
【００４５】
（３）第２項記載のデジタル小位相検出器であって、前記TDCの立ち上がり時間信号を受信するように構成された第１の入力を有し、TDCの立ち下がり時間信号を受信するように構成された第２の入力をさらに有する正規化装置要素を更に含むデジタル小位相検出器において、前記正規化装置要素は、前記TDCの立ち上がり時間信号と前記TDCの立ち下がり時間信号に応答して、前記第１のクロック信号に関連するクロック周期によって正規化される周期が、正規化された小さな位相信号を発生するデジタル小位相検出器。
【００４６】
（４）第３項記載のデジタル小位相検出器であって、前記周期が正規化された小さな位相信号と累積された周波数制御語の小さな位相信号を組み合わせて、前記組み合わせた信号から、小さな位相が補償された信号を発生するように構成された組み合わせ要素を更に含むデジタル小位相検出器。
【００４７】
（５）第１項記載のデジタル小位相検出器において、前記複数の遅延要素は、インバータを含むデジタル小位相検出器。
【００４８】
（６）第５項記載のデジタル小位相検出器において、前記第１のクロック信号は、数値制御された電圧制御発振器に関連するデジタル小位相検出器。
【００４９】
（７）第１項記載のデジタル小位相検出器において、前記複数の遅延要素は、バッファ、タップ付き遅延線およびインバータで構成されたグループから選択されるデジタル小位相検出器。
【００５０】
（８）第１項記載のデジタル小位相検出器において、該デジタル小位相検出器は、整数PLLの量子化誤差εを訂正するように、前記整数位相同期ループ（PLL）の総合解像度を上げるように構成されているデジタル小位相検出器。
【００５１】
（９）第１項記載のデジタル小位相検出器であって、前記複数のラッチ／レジスタ要素と交信し、前記第１のクロックの第１の遷移のタイミングに関連する第１の時間からデジタルに変換された信号（time-to-digital signal）を発生するように構成され、さらに前記第１のクロックの第２の遷移のタイミングに関連する第２の時間からデジタルに変換された信号を発生することができるデジタルエッジ検出器を更に含むデジタル小位相検出器。
【００５２】
（１０）デジタル小位相検出器であって、
第１のクロック信号を受信するように構成された第１の入力と、
第２のクロック信号を受信するように構成された第２の入力と、
出力であって、前記デジタル小位相検出器が、前記第１と前記第２のクロック信号に応答して、前記第１と前記第２のクロック信号から、前記出力に小さな位相が補償された信号を発生することができる出力と、
を含むデジタル小位相検出器。
【００５３】
（１１）第１０項記載のデジタル小位相検出器であって、前記第１の入力と交信する複数の遅延要素を更に含むデジタル小位相検出器。
【００５４】
（１２）第１１項記載のデジタル小位相検出器において、前記複数の遅延要素は、インバータを含むデジタル小位相検出器。
【００５５】
（１３）第１１項記載のデジタル小位相検出器において、前記複数の遅延要素は、バッファ、タップ付き遅延線およびインバータで構成されたグループから選択されるデジタル小位相検出器。
【００５６】
（１４）第１１項記載のデジタル小位相検出器であって、複数の遅延要素および第２の入力と交信する複数のラッチ／レジスタを更に含んでいるため、前記複数のラッチ／レジスタ要素は、前記第２のクロックに関連する有意なエッジの遷移に応答して、前記第１のクロック信号データの遅れを表す値（replica）を格納することができるデジタル小位相検出器。
【００５７】
（１５）第１４項記載のデジタル小位相検出器であって、前記複数のラッチ／レジスタと交信し、前記第１のクロックの正への遷移のタイミングに関連する時間からデジタルへの立ち上がり時間信号を発生するように構成され、さらに前記第１のクロックの負への遷移のタイミングに関連する時間からデジタルへの立ち下がり時間信号を発生することができるデジタルエッジ検出器を更に含むデジタル小位相検出器。
【００５８】
（１６）第１５項記載のデジタル小位相検出器であって、前記立ち上がり時間信号と前記立ち下がり時間信号に応答して、前記第１のクロック信号に関連するクロック周期によって正規化されている周期が正規化された小さな位相信号を発生する正規化装置要素を更に含むデジタル小位相検出器。
【００５９】
（１７）第１６項記載のデジタル小位相検出器であって、前記周期が正規化された小さな位相信号と、累積された周波数制御語に小さな位相信号を組み合わせて、前記組み合わせた信号から、小さな位相が補償された信号を発生するように構成された組み合わせ要素を更に含むデジタル小位相検出器。
【００６０】
（１８）第１７項記載のデジタル小位相検出器において、前記第１のクロック信号は、数値制御された電圧制御発振器に関連するデジタル小位相検出器。
【００６１】
（１９）第１７項記載のデジタル小位相検出器において、前記第２のクロック信号は、周波数基準発振器に関連するデジタル小位相検出器。
【００６２】
（２０）第１４項記載のデジタル小位相検出器であって、
前記複数のラッチ／レジスタ要素と交信し、前記第１のクロックの第１の遷移のタイミングに関連する第１の時間からデジタルに変換された信号を発生するように構成され、さらに前記第１のクロックの第２の遷移のタイミングに関連する第２の時間からデジタルに変換された信号を発生することができるデジタルエッジ検出器を更に含むデジタル小位相検出器。
【００６３】
（２１）第１０項記載のデジタル小位相検出器において、前記第１のクロック信号は、数値制御された電圧制御発振器に関連するデジタル小位相検出器。
【００６４】
（２２）第２１項記載のデジタル小位相検出器において、前記第２のクロック信号は、周波数基準発振器に関連するデジタル小位相検出器。
【００６５】
（２３）第１０項記載のデジタル小位相検出器において、該デジタル小位相検出器は、整数PLLの量子化誤差εを訂正するように、前記整数位相同期ループ（PLL）の総合解像度を上げるように構成されているデジタル小位相検出器。
【００６６】
（２４）デジタル小位相検出器であって、
デジタル制御された電圧制御発振器（dVCO）のクロック信号を受信する手段と、
周波数基準クロック信号を受信するとともに、前記周波数基準クロック信号に関連する有意なエッジの遷移に応答して、dVCOのクロック信号データの遅れを表す瞬時値を格納する手段と、
を含むデジタル小位相検出器。
【００６７】
（２５）第２４項記載のデジタル小位相検出器であって、前記周波数基準クロック信号に応答して、dVCOのクロック信号データの遅れを表す値を検索して、前記値から、立ち上がり時間信号と立ち下がり時間信号を発生する手段を更に含むデジタル小位相検出器。
【００６８】
（２６）第２５項記載のデジタル小位相検出器であって、前記立ち上がり時間信号と前記立ち下がり時間信号を受信して、前記両時間信号から、周期が正規化された小さな位相信号を発生する手段を更に含むデジタル小位相検出器。
【００６９】
（２７）第２６項記載のデジタル小位相検出器であって、前記周期が正規化された小さな位相信号と累積された周波数制御語の小さな位相信号を組み合わせて、前記組み合わせた信号から、小さな位相が補償された信号を発生する手段を更に含むデジタル小位相検出器。
【００７０】
（２８）第２４項記載のデジタル小位相検出器であって、前記周波数基準クロック信号に応答して、dVCOのクロック信号データの前記遅れを表す値を検索して、前記値から、第１の時間からデジタルに変換された信号と第２の時間からデジタルに変換された信号を発生する手段を更に含むデジタル小位相検出器。
【００７１】
（２９）第２８項記載のデジタル小位相検出器であって、前記第１の時間からデジタルに変換された信号と前記第２の時間からデジタルに変換された信号を受信して、前記両時間からデジタルに変換された信号から、周期が正規化された小さな位相信号を発生する手段を更に含むデジタル小位相検出器。
【００７２】
（３０）第２９項記載のデジタル小位相検出器であって、前記周期が正規化された小さな位相信号と累積された周波数制御語の小さな位相信号を組み合わせて、前記組み合わせた信号から、小さな位相が補償された信号を発生する手段を更に含むデジタル小位相検出器。
【００７３】
（３１）第３０項記載のデジタル小位相検出器において、該デジタル小位相検出器は、整数PLLの量子化誤差εを訂正することができるように、前記整数位相同期ループ（PLL）の総合解像度が上げることができるデジタル小位相検出器。
【００７４】
（３２）デジタル小位相検出器であって、
第１のクロック信号を受信する第１の手段と、
第２のクロック信号を受信する第２の手段と、
累積された周波数制御語の小さな位相信号を受信する第３の手段と、
前記第１と前記第２のクロック信号および前記累積された周波数制御語の小さな位相信号を処理して、前記処理した信号から、小さな位相が補償された信号を発生する手段と、
を含むデジタル小位相検出器。
【００７５】
（３３）第３２項記載のデジタル小位相検出器において、前記第１の受信する手段は、複数の遅延要素を含むデジタル小位相検出器。
【００７６】
（３４）第３３項記載のデジタル小位相検出器において、前記複数の遅延要素は、インバータ、タップ付き遅延線およびバッファで構成された前記グループから選択されるデジタル小位相検出器。
【００７７】
（３５）第３４項記載のデジタル小位相検出器において、前記第２の受信する手段は、複数のラッチ／レジスタを含むデジタル小位相検出器。
【００７８】
（３６）第３５項記載のデジタル小位相検出器において、前記第３の受信する手段は、組み合わせ要素を含むデジタル小位相検出器。
【００７９】
（３７）第３６項記載のデジタル小位相検出器において、前記処理する手段は、前記第１のクロックの正の遷移に関連する立ち上がり時間信号を発生するとともに、前記第１のクロックの負の遷移に関連する立ち下がり時間信号を発生するデジタルエッジを検出する手段を含むデジタル小位相検出器。
【００８０】
（３８）第３７項記載のデジタル小位相検出器において、前記処理する手段は、前記第１のクロック信号に関連するクロック周期によって正規化されている、周期が正規化された小さな位相信号を発生する手段を更に含むデジタル小位相検出器。
【００８１】
（３９）第３８項記載のデジタル小位相検出器において、前記処理する手段は、前記周期が正規化された小さな位相信号と前記累積された周波数制御語の小さな位相信号を組み合わせる手段を更に含むデジタル小位相検出器。
【００８２】
（４０）第３６項記載のデジタル小位相検出器において、前記処理する手段は、前記第１のクロックの第１の遷移に関連する第１の時間からデジタルに変換された信号を発生するとともに、前記第１のクロックの第２の遷移に関連する第２の時間からデジタルに変換された信号をさらに発生するデジタルエッジを検出する手段を更に含むデジタル小位相検出器。
【００８３】
（４１）第４０項記載のデジタル小位相検出器において、前記処理する手段は、前記第１のクロック信号に関連するクロック周期によって正規化されている、周期が正規化された小さな位相信号を発生する手段を更に含むデジタル小位相検出器。
【００８４】
（４２）第４１項記載のデジタル小位相検出器において、前記処理する手段は、前記周期が正規化された小さな位相信号と前記累積された周波数制御語の小さな位相信号を組み合わせる手段を更に含むデジタル小位相検出器。
【００８５】
（４３）第３２項記載のデジタル小位相検出器において、前記第１のクロック信号は、デジタル制御された電圧制御発振器（dVCO）に関連するデジタル小位相検出器。
【００８６】
（４４）第４３項記載のデジタル小位相検出器において、前記第２のクロック信号は、周波数基準発振器に関連するデジタル小位相検出器。
【００８７】
（４５）デジタル小位相検出器であって、
それぞれが入力と出力を有し、さらに第１の遅延要素の入力がVCOクロックの入力である複数のタンデム接続された遅延要素と、
それぞれが、異なる遅延要素の出力に接続された第１の入力を有し、共通の周波数基準クロック信号を受信するように構成され、さらに出力を有する複数のラッチ／レジスタと
それぞれの入力が異なるラッチ／レジスタの出力に接続され、さらに１対の出力を更に有する複数の入力を有するデジタルエッジ検出器と、
前記エッジ検出器の１対の出力に接続された１対の入力を有し、さらに出力を有する正規化装置要素と、
前記正規化装置要素の前記出力に接続された１つの入力を有するとともに、１つの出力を有する組み合わせ要素と、
を含むデジタル小位相検出器。
【００８８】
（４６）第４５項記載のデジタル小位相検出器において、前記複数の遅延要素は、インバータ、タップ付き遅延線およびバッファで構成された前記グループから選択されるデジタル小位相検出器。
【００８９】
（４７）第４６項記載のデジタル小位相検出器において、該デジタル小位相検出器は、整数PLLの量子化誤差εを訂正するように、前記整数位相同期ループ（PLL）の総合解像度を上げるように構成されているデジタル小位相検出器。
【００９０】
（４８）同期している位相領域で動作することにより、送信器の変調機能と広帯域の全デジタルPLL変調方法を自然に組み合わせて、最大限デジタル主体の周波数合成器アーキテクチャー（100）を実現するデジタル小位相検出器（200）が提供されている。同期論理は、デジタル制御されるVCO（104）の両端で与えられ、チャネル情報と送信変調情報の両者を周波数制御語が含むことを可能にする基準の計算と共同してタイミング調整を実施することにより、VCOの出力クロックに同期している。デジタル小位相検出器（200）は、周波数合成器によって使用されるための時間差をデジタル語として表す時間デジタル変換器（201）を使用することにより、VCOの出力クロック（110）の有意なエッジと基準クロックの遅れの小さな差を測定する量子化方式に対応することができる。
【図面の簡単な説明】
【図１】全デジタル形PLL合成器を示す図。
【図２】図１に示す周波数合成器に関連する小さな位相検出用の量子化方式を示す簡単なブロック図。
【図３】周波数基準クロック信号と、負の小さな位相に対するVCOクロック信号のタイムチャートを示す図。
【図４】周波数基準クロック信号と、正の小さな位相に対するVCOクロック信号のタイムチャートを示す図。
【図５】本発明の一実施例による時間デジタル変換器と図２に示す量子化方式を実現するために適した時間デジタル変換器の模式図を示す図。
【図６】図５に示す時間デジタル変換器に関連するタイムチャートを示す図。
【図７】  N = 21/4の小数-Nに対する周波数分割比の簡単なケースに対する整数ループの量子化誤差の一例を示す図。
【図８】図１に示す全デジタル形PLL合成器の小位相検出器（PDF）により、整数ループの量子化誤差ε(k)を訂正する方法の簡単な模式図。
【符号の説明】
１００  全デジタル形PLL合成器
１０２  累積器
１０３  数値制御発振器（NCO）
１０４  デジタル制御された電圧制御発振器
１０５  利得要素
１０６  正弦波デジタル変換器
１０８  天井要素（ceiling element）
１１０  基準水晶発振器（FREF）
１１２  周波数基準クロックCKR
１１４  dVCO104のクロック信号CKV
１１６  周波数制御語（FCW）
１２０、５０４  ラッチ／レジスタ
２００、８０４  小位相検出器（PDF）／小位相検出器システム
２０１、５００  時間デジタル変換器（TDC）
２０２  時間差デジタル語
３０４、４０４  タイミングパルス
４００  CKV 114の立ち下がりエッジ
５０２  インバータ遅延要素
６０２  基準クロックの正への遷移
６０４  瞬時値（snapshot）
８００  PLLループ
８０２  位相出力PHD
【図１】
0005021871.tif 000041
【図２】
0005021871.tif 000042
【図３】
0005021871.tif 000043
【図４】
0005021871.tif 000044
【図５】
0005021871.tif 000045
【図６】
0005021871.tif 000046
【図７】
0005021871.tif 000047
【図８】
0005021871.tif 000048