(57)【特許請求の範囲】
【請求項１】
シリコン基板上にｎＭＯＳ型電界効果トランジスタとｐＭＯＳ型電界効果トランジスタとを形成する半導体装置の製造方法において、
前記シリコン基板上にＳｉＧｅ層、Ｓｉ層を形成し、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクにしてソース／ドレイン領域をエッチングする工程と、
前記ｐＭＯＳ型電界効果トランジスタで、前記ゲート電極下のＳｉＧｅ層を除去する工程と、
前記ｎＭＯＳ型電界効果トランジスタとｐＭＯＳ型電界効果トランジスタにおける前記エッチングされたソース／ドレイン領域をＳｉで埋め、ｐＭＯＳ型電界効果トランジスタの前記Ｓｉ層下を空洞化する工程と、を有し、
前記ｎＭＯＳ型電界効果トランジスタにおける前記ゲート電極下のＳｉＧｅ層が水平方向、垂直方向ともに、前記シリコン基板、前記Ｓｉ層、前記埋め込まれたＳｉに格子整合することにより、前記Ｓｉ層が歪みＳｉ層となっており、
前記ｐＭＯＳ型電界効果トランジスタは、前記ＳｉＧｅ層が除去されて形成された空洞により、前記Ｓｉ層に印加される歪みが緩和されている
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成した後に、前記ゲート電極の側壁にサイドウォールを形成し、
前記ソース／ドレイン領域をエッチングする工程で、前記ゲート電極及び前記サイドウォールをマスクにしてエッチングを行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース／ドレイン領域をエッチングした後、前記ＳｉＧｅ層の一部を選択的にエッチングする工程をさらに含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＧｅ層の層厚は、前記シリコン基板に格子整合する膜厚の範囲内であり、かつ、前記ＳｉＧｅ層は、貫通転位を含んでいない
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
シリコン基板上にｎＭＯＳ型電界効果トランジスタとｐＭＯＳ型電界効果トランジスタとを有する半導体装置において、
前記ｎＭＯＳ型電界効果トランジスタのゲート電極直下で、ゲート絶縁膜下のＳｉ層を介して、前記Ｓｉ層にストレスを印加するＳｉＧｅ層を有し、
前記ｐＭＯＳ型電界効果トランジスタのゲート電極直下で、ゲート絶縁膜下のＳｉ層を介して、前記Ｓｉ層の下のＳｉＧｅ層を除去することにより形成された空洞を有しており、
前記ｎＭＯＳ型電界効果トランジスタとｐＭＯＳ型電界効果トランジスタとにおけるソース／ドレイン領域は、ソース／ドレイン領域をエッチングし、前記エッチングされたソース／ドレイン領域をＳｉで埋め込むことにより形成されており、
前記ｎＭＯＳ型電界効果トランジスタにおける前記ゲート電極下のＳｉＧｅ層が水平方向、垂直方向ともに、前記シリコン基板、前記Ｓｉ層、前記埋め込まれたＳｉに格子整合することにより、前記Ｓｉ層が歪みＳｉ層となっており、
前記ｐＭＯＳ型電界効果トランジスタは、前記空洞により前記Ｓｉ層に印加される歪みが緩和されている
ことを特徴とする半導体装置。
【請求項６】
前記ゲート電極の側壁に形成されたサイドウォールを更に有し、
前記ｎＭＯＳ型電界効果トランジスタのゲート電極直下における前記ＳｉＧｅ層は、前記サイドウォールより内側に設けられている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＳｉＧｅ層の層厚は、シリコン基板に格子整合する膜厚の範囲内であり、かつ、前記ＳｉＧｅ層は、貫通転位を含んでいない
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、格子定数の異なる２種類の半導体層が積層してなるヘテロ接合構造の一方の半導体層に歪みが印加されるＣＭＯＳ型電界効果トランジスタである半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型電界効果トランジスタは、構造の微細化を進めることにより性能の向上が図られてきた。ところが、近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したＣＭＯＳ型電界効果トランジスタが求められるようになってきた。これに対し、従来からのスケーリング則に従ったＣＭＯＳ型電界効果トランジスタの微細化は、限界に近づきつつあった。
【０００３】
そこで、高速化の方法の一つとして、歪みをチャネルに導入することで、チャネル材料の物性を変えて移動度を向上させる方法が知られている。
例えば、特許文献１、２では、緩和シリコンゲウマニウム（ＳｉＧｅ）層上にシリコン（Ｓｉ）を積層し、大きな歪みを加えることで、電子移動度を大きく向上させｎＭＯＳ型電界効果トランジスタの特性を大きく向上させている。
また、特許文献３では、ゲート電極に応力を発生させシリコン基板のチャネル領域にその応力を加えることで、歪みシリコン基板を使用せずにＭＯＳ型電界効果トランジスタの
チャネルの性能を向上させている。
しかしながら、従来のいずれの方法でも、製造コストと、高速化及び低消費電力化という特性向上との両立が困難であるという問題点がある。【０００４】
【特許文献１】特開平９−３２１３０７号公報
【特許文献２】特開２００１−３３２７４５号公報
【特許文献３】特開２００２−９３９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記問題点に鑑み、本発明は、格子定数の大きいＳｉＧｅをチャネル直下に埋め込んだ構造を用いて、効率的にチャネルＳｉ層に歪みを導入することで、電子または正孔の移動度を大幅に向上させることができ、高速化及び低消費電力化を実現するＣＭＯＳ型電界効果トランジスタである半導体装置の製造方法を提供することを課題とする。
また、この半導体装置の製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＣＭＯＳ型電界効果トランジスタである半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は以下のことを特徴とする。
本発明の半導体装置の製造方法では、シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンとは異なる格子定数を有する化合物からなるストレッサを形成し、このストレッサの上部に、シリコンからなるシリコンチャネル層を形成することを特徴とする。
【０００７】
また、本発明の半導体装置では、シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンとは異なる格子定数を有する化合物からなるストレッサを有し、このストレッサの上部に、シリコンからなるシリコンチャネル層を有することを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法により、格子定数の大きいＳｉＧｅをチャネル直下に埋め込んだ構造を用いて、効率的にチャネルＳｉ層に歪みを導入することで、電子または正孔の移動度を大幅に向上させることができ、高速化及び低消費電力化を実現するＣＭＯＳ型電界効果トランジスタである半導体装置の製造方法を提供することができる。
また、この半導体装置の製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＣＭＯＳ型電界効果トランジスタである半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。【００１０】
本発明の実施形態に係るＣＭＯＳ型電界効果トランジスタの原理を図１から図５を用いて説明する。
図１は、Ｓｉ基板上にＳｉＧｅをチャネル直下に埋め込んだ構造を示す図である。
ストレッサとして格子定数の大きいＳｉＧｅをゲート電極の範囲内でチャネル直下に埋め込むことにより、ＳｉＧｅは水平方向、垂直方向ともに周辺のＳｉに格子整合する。このときのＳｉＧｅストレッサ２の膜厚は商用ＣＶＤ装置を用いて成長可能な数ｎｍ程度とする。このため、ＳｉＧｅストレッサ上２のＳｉチャネル層１に、効率的に垂直方向の圧縮歪み、水平方向の引っ張り歪みを与えることができる。特に、ｎＭＯＳの電子移動度を向上させることに寄与する。図２は、図１の構成にサイドウォール及び寄生抵抗領域を設けた構造を示す図である。ゲート電極にサイドウォール１６を形成し、サイドウォール１６の範囲内にストレッサであるＳｉＧｅ２を形成する。また、サイドウォール１６下に寄生抵抗領域４を設けることで、寄生抵抗領域４まで歪みが印加され、寄生抵抗４が低減される。
【００１１】
図３は、図１、２の構造に、コンタクトエッチングストップ膜を組み合わせた構造を示す図である。コンタクトエッチングストップ膜１０には、例えば、応力を持つＳｉＮ膜（「ｔｅｎｓｉｌｅ  ＳｉＮ」又は「テンサイル  ストレス膜」とも記す）があり、これを組み合わせた構造である。このコンタクトエッチングストップ膜１０より内側にＳｉＧｅストレッサ２を設けることにより、ＳｉＧｅストレッサとｔｅｎｓｉｌｅ  ＳｉＮ１０とにより相補的にチャネルＳｉ層に垂直方向に圧縮応力を印加し、水平方向に引っ張り歪みを生じさせ、ｎＭＯＳ型の電子の移動度を容易に向上させている。また、このコンタクトエッチングストップ膜１０より内側にＳｉＧｅストレッサ２を設けることにより、既存の製造プロセス工程を大幅に変更することなく、電子の移動度を大きく向上することができ、低コストで大きな歪みをチャネルに導入することができる。【００１２】
図４は、本発明に係るＣＭＯＳ型電界効果トランジスタの構造を示す図である。図１から図３まで示した構造を有するｐＭＯＳ型電界効果トランジスタでは、ＳｉＧｅストレッサ２上の歪みＳｉ層１の厚さを、Ｓｉ／ＳｉＧｅのバンドが不連続であることから、ゲートに負のバイアスを印加した際に、歪みＳｉ層よりＳｉＧｅストレッサ２の方に多くの正孔が存在し、ＳｉＧｅ層２にチャネルが形成される程度の厚さにする。例えば、歪みＳｉ層１が４ｎｍ、ＳｉＧｅストレッサ２が４ｎｍ程度に設計する。図４に示すＣＭＯＳ型電界効果トランジスタは、上記ｐＭＯＳ型電界効果トランジスタと、歪みＳｉ層１に電子が存在する上記ｎＭＯＳ型電界効果トランジスタとを集積化することにより作製される。【００１３】
図５は、本発明に係るＣＭＯＳ型電界効果トランジスタの構造を示す図である。図１から図３まで示した構造を有するｐＭＯＳ型電界効果トランジスタは、ＳｉＧｅストレッサ２がエッチングにより除去されており、横方向の引っ張り歪みが緩和され、正孔移動度の劣化が抑制されている。図５に示すＣＭＯＳ型電界効果トランジスタは、上記ｐＭＯＳ型電界効果トランジスタと、歪みＳｉ層に電子が存在する上記ｎＭＯＳ型電界効果トランジスタとを集積化することにより作製される。
【実施例】
【００１４】
以下実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。【００１５】
（実施例１）
図６、図７は、本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図６（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図６（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図６（ｃ）は、ＣＶＤにてＳｉを埋め戻した状態を示す図である。図７（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図７（ｅ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図７（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。【００１６】
半導体装置の製造プロセスにおける素子分離工程終了後、図６に示すように、Ｓｉ／ＳｉＧｅ積層構造を活性領域に選択的に形成し、ゲート絶縁膜（ＳｉＯＮ）７、ポリシリコンゲート電極３を形成する。次に、ゲート電極３をマスクしてソース／ドレイン領域をエッチングし、その後、ＣＶＤでＳｉを埋め戻す。以上により、Ｓｉ基板上の、ゲート電極３下のみにＳｉＧｅ層２をもつ構造を形成できる。次に、図７に示すように、一度サイドウォール１６を除去し、パンチスルーストップ、エクステンション注入を行った後、サイドウォール１６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。さらに、その上にコンタクトエッチングストップ膜１０として、例えば引っ張り応力を持つＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極を形成する。
以上により埋め込みＳｉＧｅストレッサ２と、コンタクトエッチングストップ膜１０により、相乗的にＳｉチャネル１に面内引っ張り応力を印加することができ、高移動度のｎＭＯＳ型電界効果トランジスタを作製することができる。
【００１７】
（実施例２）
図８、図９は、本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図８（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図８（ｂ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図８（ｃ）は、ＣＶＤにてＳｉを埋め戻した状態を示す図である。図９（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図９（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図９（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。【００１８】
半導体装置の製造プロセスにおける素子分離工程終了後、図８に示すように、Ｓｉ／ＳｉＧｅ積層構造を活性領域に選択的に形成し、ゲート絶縁膜（ＳｉＯＮ）７、ポリシリコンゲート電極１及びサイドウォール１６を形成する。次に、ゲート電極１、サイドウォール１６をマスクにソース／ドレイン領域にエッチングを施し、その後、ＣＶＤを用いてＳｉで埋め戻す。
以上により、ゲート電極下及びサイドウォール下のシリコン層中にＳｉＧｅストレッサ２をもつ構造を形成できる。また、実施例１で作成したｎＭＯＳ型電界効果トランジスタでは、ゲート絶縁膜１が薄い場合には、ゲート電極１とソース／ドレイン部のＣＶＤで埋め戻されたシリコン層とが接触し、歩留まりが低下する問題があるが、本実施例のように、この間にサイドウォール１６を挿入することにより、歩留まりを大幅に向上できるという利点がある。
【００１９】
次に、図９に示すように、一度サイドウォール１６を除去し、パンチスルーストップ、エクステンション注入を行った後、サイドウォール１６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その上にコンタクトエッチングストップ膜１０として、例えば引っ張り応力をもつＳｉＮ膜を形成し、さらに、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成する。
以上により、埋め込みＳｉＧｅストレッサ２と、コンタクトエッチングストップ膜１０とにより、相乗的にＳｉチャネル１に面内引っ張り応力を印加することができ、高移動度のｎＭＯＳ型電界効果トランジスタを作製することができる。
【００２０】
（実施例３）
本実施例では、実施例１、２において作製したｎＭＯＳ及びｐＭＯＳの特性のバランスをとるために、ＳｉＧｅ層のアスペクトレシオを調整する方法を提供する。
図１０は、ＳｉＧｅストレッサのアスペクトレシオの調整方法を示す図である。図１０（ａ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図１０（ｂ）は、ＳｉＧｅ層の一部を選択的にエッチングした状態を示す図である。図１０（ｃ）は、エッチングした部分をＳｉで埋め戻した状態を示す図である。
ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施し、シリコン中のＳｉＧｅストレッサ２のアスペクトレシオを調整する方法として、図１０に示すように、サイドウォール１６をマスクにソース／ドレイン領域をエッチングした後、例えば、塩素系ガスでＳｉＧｅストレッサ２の一部を選択的にエッチングし、その後、ＣＶＤを用いてＳｉで埋め戻す。以上により、容易にＳｉＧｅストレッサ２のアスペクトレシオを調整することが可能である。【００２１】
（実施例４）
本実施例では、図４に示す構造を有するＣＭＯＳ型電界効果トランジスタを作製する。半導体装置の製造プロセスにおける素子分離工程終了後、Ｓｉ／ＳｉＧｅ積層構造を活性領域に選択的に形成する。その際、ゲート電極に負の電圧を印加した状態でＳｉＧｅストレッサ２がｐ型のチャネルに、ゲート電極に正の電圧を印加した状態で、Ｓｉ層１がチャネルになるようにする。このときに、Ｓｉ層１、ＳｉＧｅ層２の厚さが、例えば、それぞれ４ｎｍ程度になるように積層する。Ｓｉ／ＳｉＧｅ層のヘテロ接合でエネルギーギャップが伝導帯で小さく、価電子帯で大きいことにより可能となる。次に、図８に示すように、ゲート絶縁膜（ＳｉＯＮ）７、ポリシリコンゲート電極３、サイドウォール１６を形成する。次に、ポリシリコンゲート電極３、サイドウォール１６をマスクにソース／ドレイン領域をエッチングし、その後、ＣＶＤを用いてＳｉで埋め戻す。以上により、ゲート電極３下及びサイドウォール１６下のシリコン層中にＳｉＧｅ層２をもつ構造を形成できる。ここで、一度サイドウォール１６を除去し、ｎＭＯＳ、ｐＭＯＳ形成領域それぞれにパンチスルーストップ、エクステンション注入を行った後、図９に示すように、再びサイドウォール１６を形成し、それぞれのソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その上にコンタクトエッチングストップ膜１０として、例えば、引っ張り応力をもつＳｉＮ膜を形成する。次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成する。
以上により、ｎＭＯＳでは、埋め込みＳｉＧｅ層２と、コンタクトエッチングストップ膜１０により、相乗的にＳｉチャネルに面内引っ張り応力を印加することができ、また、ｐＭＯＳでは、高正孔移動度のＳｉＧｅ層２をチャネルとすることができ、高速なＣＭＯＳ型電界効果トランジスタを作製できる。【００２２】
（実施例５）
本実施例では、図５に示す構造を有するＣＭＯＳ型電界効果トランジスタを作製する。
図１１は、ｐＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図１１（ｂ）は、ソース／ドレイン領域をエッチングした状態を示す図である。図１１（ｂ’）は、ＳｉＧｅ層を選択エッチングで除去した状態を示す図である。図１１（ｃ）は、Ｓｉで埋め戻した状態を示す図である。【００２３】
半導体装置の製造プロセスにおける素子分離工程終了後、図８（ａ）、に示すように、Ｓｉ／ＳｉＧｅ積層構造を活性領域に選択的に形成し、ゲート絶縁膜（ＳｉＯＮ）７、ポリシリコンゲート電極３、サイドウォール１６を形成する。次に、図１１（ｂ）に示すように、ゲート電極３及びサイドウォール１６をマスクにソース／ドレイン領域をエッチングする。その後、ｎＭＯＳ領域をレジストで覆い、図１１（ｂ’）に示すように、ｐＭＯＳ領域のＳｉＧｅ層２を選択エッチングで除去した後、レジストを除去し、図１１（ｃ）に示すように、ｎＭＯＳ、ｐＭＯＳ領域をＣＶＤを用いてＳｉで埋め戻す。以上により、ｎＭＯＳ領域の、ゲート電極３下及びサイドウォール１６下にＳｉＧｅ層２をもつ構造を形成できる。ここで、一度サイドウォール１６を除去し、ｎＭＯＳ、ｐＭＯＳ形成領域それぞれにパンチスルーストップ、エクステンション注入を行った後、図９（ｄ）に示すように、再びサイドウォール１６を形成し、それぞれのソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として例えばＮｉＳｉを形成する。その上にコンタクトエッチングストップ膜１０として、図９（ｅ）に示すように、例えば、引っ張り応力をもつＳｉＮ膜１０を形成する。次に、図９（ｆ）に示すように、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極１３を形成する。
以上により、図５に示すように、ｎＭＯＳのみに、埋め込みＳｉＧｅ層２と、コンタクトエッチングストップ膜１０により、相乗的にＳｉチャネルに面内引っ張り応力を印加することができ、ｐＭＯＳでは、ＳｉＧｅ層２を除去することで、ＳｉＧｅ層２とコンタクトエッチングストップ膜１０とによる歪みを緩和することができ、正孔の移動度を向上させる高速なＣＭＯＳ型電界効果トランジスタを作製できる。
【図面の簡単な説明】
【００２４】
【図１】Ｓｉ基板上にＳｉＧｅをチャネル直下に埋め込んだ構造を示す図である。
【図２】図１の構成にサイドウォール及び寄生抵抗領域を設けた構造を示す図である。
【図３】図１、２の構造に、コンタクトエッチングストップ膜を組み合わせた構造を示す図である。
【図４】本発明に係るＣＭＯＳ型電界効果トランジスタの構造を示す図である。
【図５】本発明に係るＣＭＯＳ型電界効果トランジスタの構造を示す図である。
【図６】本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＣＶＤでＳｉを埋め戻した状態を示す図である。
【図７】本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。（ｅ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【図８】本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＣＶＤにてＳｉを埋め戻した状態を示す図である。
【図９】本実施例に係るｎＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【図１０】ＳｉＧｅ層のアスペクトレシオの調整方法を示す図である。（ａ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｂ）は、ＳｉＧｅ層の一部を選択的にエッチングした状態を示す図である。（ｃ）は、エッチングした部分をＳｉで埋め戻した状態を示す図である。
【図１１】ｐＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｂ）は、ソース／ドレイン領域をエッチングした状態を示す図である。（ｂ’）は、ＳｉＧｅ層を選択エッチングで除去した状態を示す図である。（ｃ）は、Ｓｉで埋め戻した状態を示す図である。
【図１】
0004888118.tif 000002
【図２】
0004888118.tif 000003
【図３】
0004888118.tif 000004
【図４】
0004888118.tif 000005
【図５】
0004888118.tif 000006
【図６】
0004888118.tif 000007
【図７】
0004888118.tif 000008
【図８】
0004888118.tif 000009
【図９】
0004888118.tif 000010
【図１０】
0004888118.tif 000011
【図１１】
0004888118.tif 000012