(57)【特許請求の範囲】
【請求項１】
メモリセルに対するデータアクセス経路と、
該データアクセス系路上の信号線を駆動する信号駆動回路と、
該データアクセス経路を模擬するダミー経路と、
該駆動回路を模擬するダミー駆動回路と、
該ダミー経路を伝播した信号に応じてタイミング制御信号を生成するコントロール回路と、
該タイミング制御信号に応じたタイミングで信号増幅を行なう入出力回路と、
を含み、
該データアクセス経路及び該信号駆動回路は、
該コントロール回路により駆動されるデコーダ回路と、
該デコーダ回路によって駆動されるワード線、該メモリセル、及びビット線を含むメモリセルアレイ
を含み、該ダミー経路及び該ダミー駆動回路は、
該デコーダ回路を模擬するダミーワードデコーダと、
該ワード線を模擬するダミーワード線回路と、
該メモリセルを模擬するダミーメモリセルと、
該ビット線を模擬するダミービット線回路
を含み、該メモリセルアレイの該デコーダ回路側及び該入出力回路側のコーナー付近に、該ダミーワードデコーダ、該ダミーワード線回路、該ダミーメモリセル、及び該ダミービット線回路が設けられ、
該ダミーワード線回路のダミーワード線は該データアクセス経路の該ワード線より負荷が小さく、該ダミーワード線を駆動する該ダミー駆動回路は該データアクセス経路の該ワード線を駆動する該信号駆動回路より駆動能力が小さいことを特徴とする半導体記憶装置。
【請求項２】
該ダミーワードデコーダは該デコーダ回路のデコード線の１／ｎ（ｎは２以上の整数）の負荷を有するダミーデコード線を含み、該コントロール回路は、
該デコーダ回路の該デコード線を駆動する第１のバッファと、
該第１のバッファの駆動能力の１／ｎの駆動能力を有し該ダミーデコード線を駆動する第２のバッファ
を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該ダミーワード線回路は該ワード線の１／ｎ（ｎは２以上の整数）の負荷を有するダミーワード線を含み、該デコーダ回路は該ワード線を駆動するバッファを含み、該ダミーワードデコーダは該バッファの駆動能力の１／ｎの駆動能力を有し該ダミーワード線を駆動するバッファを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該ダミービット線回路は、該メモリセルアレイの該ビット線の負荷より小さな負荷を有するダミービット線を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該ダミーワード線回路は該ワード線と同一方向に延展し折り返されるダミーワード線を含み、該ダミービット線回路は該ビット線と同一方向に延展し折り返されるダミービット線を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
該ダミー経路は該データアクセス経路の１／ｎ（ｎは２以上の整数）の負荷を有し、該ダミー駆動回路は該信号駆動回路の略１／ｎの駆動能力を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
該ダミー経路の信号遅延時間は該データアクセス経路の信号遅延時間に略等しいことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは信号遅延を模擬するタイミング制御回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置を高速化するためには、半導体記憶装置の動作に関して緻密なタイミング制御技術が必要になる。一方、半導体記憶装置を高集積化する際に、より精細な構造をプロセスで製造しようとすると、より製造ばらつきが大きくなる傾向にある。このように製造ばらつきが存在する条件で、緻密なタイミング制御を行なうことは容易ではない。
【０００３】
例えば、外部信号を元に遅延回路等を用いて、内部回路の動作タイミングを規定するタイミング制御信号を生成することが、従来から行なわれている。しかしこの手法では、配線に寄生する負荷容量や寄生抵抗が製造ばらつきによって異なると、タイミング制御信号のタイミングにずれが生じてしまう。従ってこのずれを見込んで余裕をもったタイミング設定をする必要があり、半導体記憶装置の高速化を妨げる要因となっている。
【０００４】
これを解決するために、ある種の半導体記憶装置においては、半導体記憶装置内での信号遅延を模擬することによって、正確なタイミング制御信号を生成することが行われる。このようなタイミング制御回路は、セルフタイミング回路と呼ばれる。例えば、メモリアクセスに関して最もタイミングが遅くなる経路を考え、この経路による信号遅延を模擬する回路を設け、これによって内部回路の動作タイミングを規定するタイミング制御信号を生成する。この手法では、タイミング制御信号は実際のメモリアクセスを模擬するタイミングとなるために、製造ばらつきをある程度抑えることが可能になる。
【０００５】
この手法において、タイミング制御信号を生成するための最もタイミングが遅い経路としては、入出力回路から最も遠く、またワードデコーダから最も遠いメモリセルをアクセスする経路を用いている。
【０００６】
図１は、タイミング補償用に入出力回路及びワードデコーダから最も遠い経路を用いた場合のタイミングを説明するための図である。
【０００７】
図１に示される半導体記憶装置は、コントロール回路１１、デコーダ回路１２、メモリセルアレイ１３、リードライトアンプ１４、ダミーワードデコーダ１５、ダミーワード線１６、ダミーメモリセル１７、及びダミービット線１８を含む。実際のデータ読み出し動作に関しては、外部からコントロール回路１１に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、デコーダ回路１２によってメモリセルアレイ１３のワード線を選択的に活性化することで、メモリセル１９に対して読み出し信号を供給する。この場合の読み出し信号の伝達経路が、▲１▼、▲２▼、及び▲３▼の経路で示される。なおメモリセルアレイ１３において読み出しの対象であるメモリセル１９は、コントロール回路１１から最も遠いセルとして示されている。セル１９から読み出されたデータは、メモリセルアレイ１３のビット線である経路▲４▼を介して、リードライトアンプ１４に供給される。ここに示されるデータ読み出し経路▲１▼、▲２▼、▲３▼、及び▲４▼が、データ読み出しに最も長い時間がかかる経路であり、タイミング的に最も厳しいクリティカルパスである。
【０００８】
また一方、外部からコントロール回路１１に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、ダミーワードデコーダ１５によってダミーワード線１６を活性化することで、ダミーメモリセル１７に読み出し信号を供給する。この場合の読み出し信号の伝達経路が、▲１▼、▲６▼、及び▲７▼の経路で示される。ダミーメモリセル１７から読み出されるダミーメモリセルの信号は、ダミービット線１８を介してコントロール回路１１に供給される。コントロール回路１１は、このダミーメモリセルの信号に基づいて、リードライトアンプ１４にセンスアンプ活性化信号を供給し、実際の読み出しデータを増幅する。このダミーメモリセル信号及びセンスアンプ活性化信号の伝達経路が、▲８▼、▲９▼、及び▲５▼の経路として示される。
【０００９】
これによって、データ読み出し経路▲１▼、▲２▼、▲３▼、及び▲４▼を介して読み出された実際のデータが、リードライトアンプ１４によって増幅されて、装置外部に経路(10)を介して出力される。ここで、ダミーメモリセル信号を読み出す経路は、最もタイミングの遅いクリティカルパスよりも更にタイミングの遅い経路に設定されており、これによって、クリティカルパスに対するデータ読み出しを確実に実行することが可能となる。このようにセルフタイミング回路においては、実際のメモリアクセスを模擬するタイミングでタイミング制御信号（センスアンプ活性化信号）を生成することによって、製造ばらつきによるタイミング誤差を相殺することが可能になる。
【００１０】
【発明が解決しようとする課題】
上記手法において、ダミーメモリセル１７は、コントロール回路１１から最も遠いメモリセル１９より、更に遠い位置に設けられている。従って、ダミーワードデコーダ１５、ダミーワード線１６、ダミービット線１８等を駆動するための負荷は、メモリセルアレイ１３に対するデータ読み出しの最大負荷より更に大きくなり、セルフタイミング回路における消費電力が大きくなるという問題がある。このセルフタイミング回路における消費電力は、消費電力の削減を重視するメモリにおいては、無視できない大きさである。
【００１１】
以上を鑑み、本発明は、信号遅延を模擬するセルフタイミング回路を有し製造ばらつきに対する安定性に優れると共に、セルフタイミング回路による電力消費が比較的小さい半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による半導体記憶装置は、メモリセルに対するデータアクセス経路と、該データアクセス系路上の信号線を駆動する信号駆動回路と、該データアクセス経路を模擬するダミー経路と、該駆動回路を模擬するダミー駆動回路と、該ダミー経路を伝播した信号に応じてタイミング制御信号を生成するコントロール回路と、該タイミング制御信号に応じたタイミングで信号増幅を行なう入出力回路とを含み、該データアクセス経路及び該信号駆動回路は、該コントロール回路により駆動されるデコーダ回路と、該デコーダ回路によって駆動されるワード線、該メモリセル、及びビット線を含むメモリセルアレイを含み、該ダミー経路及び該ダミー駆動回路は、該デコーダ回路を模擬するダミーワードデコーダと、
該ワード線を模擬するダミーワード線回路と、該メモリセルを模擬するダミーメモリセルと、該ビット線を模擬するダミービット線回路を含み、該メモリセルアレイの該デコーダ回路側及び該入出力回路側のコーナー付近に、該ダミーワードデコーダ、該ダミーワード線回路、該ダミーメモリセル、及び該ダミービット線回路が設けられ、該ダミーワード線回路のダミーワード線は該データアクセス経路の該ワード線より負荷が小さく、該ダミーワード線を駆動する該ダミー駆動回路は該データアクセス経路の該ワード線を駆動する該信号駆動回路より駆動能力が小さいことを特徴とする。
【００１３】
上記半導体記憶装置においては、実際のデータアクセス経路より負荷が小さいダミー経路を、実際の信号駆動回路より駆動能力が小さいダミー駆動回路によって駆動することで、製造ばらつきによるタイミングの誤差を相殺するタイミング制御を可能としながらも、従来のセルフタイミング回路と比較して消費電力が削減された回路構成を実現することが出来る。
【００１４】
また本発明のある側面によれば、上記半導体記憶装置においては、メモリセルアレイのデコーダ回路側及び入出力回路側のコーナー付近に、ダミーワードデコーダ、ダミーワード線回路、ダミーメモリセル、及びダミービット線回路が設けられる。また更に、ダミーワード線回路はメモリセルアレイのワード線と同一方向に延展し折り返されるダミーワード線を含み、ダミービット線回路はメモリセルアレイのビット線と同一方向に延展し折り返されるダミービット線を含むことを特徴とする。
【００１５】
上記構成によれば、データアクセス経路を模擬するダミー経路を短い長さで容易に実現することが出来る。
【００１６】
また本発明による半導体記憶装置は、メモリセルに対するデータアクセスを模擬してタイミング制御信号を生成する際に模擬対象の回路よりも相対的に小さい負荷を有するダミー経路を相対的に小さい駆動能力で駆動するセルフタイミング回路を含むことを特徴とする。
【００１７】
上記半導体記憶装置においては、模擬対象の回路よりも相対的に小さい負荷を有するダミー経路を相対的に小さい駆動能力で駆動するセルフタイミング回路を用いることで、製造ばらつきによるタイミングの誤差を相殺するタイミング制御を可能としながらも、従来のセルフタイミング回路と比較して消費電力が削減された回路構成を実現することが出来る。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図２は、本発明によるセルフタイミング回路を有する半導体記憶装置の構成を示す図である。
【００２０】
図１に示される半導体記憶装置は、コントロール回路１１、デコーダ回路１２、メモリセルアレイ１３、リードライトアンプ１４、ダミーワードデコーダ２５、ダミーワード線回路２６、ダミーメモリセル２７、及びダミービット線回路２８を含む。
【００２１】
ダミーワードデコーダ２５、ダミーワード線回路２６、ダミーメモリセル２７、及びダミービット線回路２８が、本発明のセルフタイミング回路を構成する。このセルフタイミング回路のダミーワードデコーダ２５は、デコーダ回路１２よりコントロール回路１１に近い位置に設けられている。またダミーワード線回路２６、ダミーメモリセル２７、及びダミービット線回路２８は、メモリセルアレイ１３よりもコントロール回路１１に近い位置に設けられている。
【００２２】
実際のデータ読み出し動作に関しては、外部からコントロール回路１１に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、デコーダ回路１２によってメモリセルアレイ１３のワード線を選択的に活性化することで、メモリセル１９に対して読み出し信号を供給する。この場合の読み出し信号の伝達経路が、▲１▼、▲２▼、及び▲３▼の経路で示される。なおメモリセルアレイ１３において読み出しの対象であるメモリセル１９は、コントロール回路１１から最も遠いセルとして示されている。セル１９から読み出されたデータは、メモリセルアレイ１３のビット線である経路▲４▼を介して、リードライトアンプ１４に供給される。ここに示されるデータ読み出し経路▲１▼、▲２▼、▲３▼、及び▲４▼が、データ読み出しに最も長い時間がかかる経路であり、タイミング的に最も厳しいクリティカルパスである。
【００２３】
また一方、外部から入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、コントロール回路１１は、デコーダ回路１２よりもコントロール回路１１に近い側に設けられるダミーワードデコーダ２５を制御する。ダミーワードデコーダ２５は、メモリセルアレイ１３のワード線と同一方向に延展し折り返されるダミーワード線回路２６のダミーワード線を活性化することで、ダミーメモリセル２７に読み出し信号を供給する。この場合の読み出し信号の伝達経路が、▲１▼、▲６▼、及び▲７▼の経路で示される。
【００２４】
ダミーメモリセル２７から読み出されるダミーメモリセルの信号は、メモリセルアレイ１３のビット線と同一方向に延展し折り返されるダミービット線回路２８のダミービット線を介して、コントロール回路１１に供給される。コントロール回路１１は、このダミーメモリセルの信号に基づいて、リードライトアンプ１４にセンスアンプ活性化信号を供給し、実際の読み出しデータを増幅する。このダミーメモリセル信号及びセンスアンプ活性化信号の伝達経路が、▲８▼、▲９▼、及び▲５▼の経路として示される。
【００２５】
これによって、データ読み出し経路▲１▼、▲２▼、▲３▼、及び▲４▼を介して読み出された実際のデータが、リードライトアンプ１４によって増幅されて、装置外部に経路(10)を介して出力される。
【００２６】
図３は、ダミーワードデコーダ２５、ダミーワード線回路２６、ダミーメモリセル２７、及びダミービット線回路２８の信号伝達経路を拡大して示す図である。
【００２７】
図３に示されるように、コントロール回路１１にはバッファ３０が設けられており、このバッファ３０から信号を供給することによって、ダミーワードデコーダ２５内のダミーデコード線３１が駆動される。ダミーデコード線３１は、折り返されてバッファ３２に接続される。これによって、バッファ３０からの信号がバッファ３２に供給される。バッファ３２は、入力される信号に応答して、ダミーワード線回路２６のダミーワード線３３を駆動する。ダミーワード線３３は、図示されるように折り返されてダミーメモリセル２７に接続される。ダミーワード線３３を活性化することでダミーメモリセル２７から読み出したセル信号は、ダミービット線回路２８のダミービット線３４を伝播して次段のバッファ３５に供給される。ダミービット線３４は、図示されるように折り返された配置となっている。
【００２８】
上記のように、本発明の構成では図２及び図３に示されるような回路配置とし、ダミーデコード線３１、ダミーワード線３３、及びダミービット線３４を折り返すことで、メモリセルアレイ１３のコントロール回路１１に近い側のコーナー付近にセルフタイミング回路を設けている。
【００２９】
また本発明においては、以下に説明するように、ダミーワードデコーダ２５、ダミーワード線回路２６、及びダミービット線回路２８について、各ダミー回路の負荷と各ダミー回路を駆動するバッファの駆動能力とを適宜設定することで、適切な遅延時間を実現するようにしている。
【００３０】
図４は、デコーダ回路１２及びダミーワードデコーダ２５に関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【００３１】
図４に示されるように、通常のデータ読み出し及びデータ書き込みのためのデコーダ回路１２は、例えばＮＡＮＤ回路４１乃至４４及びインバータ４５乃至４８を含む。４本のデコード信号線Ｓ１乃至Ｓ４が夫々ＮＡＮＤ回路４１乃至４４に接続され、何れがＨＩＧＨになるかによって、メモリセルアレイ１３内に延展するワード線ＷＬ１乃至ＷＬ４の何れかを選択する。またコントロール回路１１のバッファ３０Ａがデコード線４９を駆動して、ＮＡＮＤ回路を駆動することで、上記選択されたワード線を適切なタイミングで活性化する。
【００３２】
またダミーワードデコーダ２５は、ＮＡＮＤ回路５１及びインバータ３２（図３のバッファ３２）を含む。ＮＡＮＤ回路５１は、ＮＡＮＤ回路４１乃至４４と同一の回路構成であり、インバータ３２は、インバータ４５乃至４８と同一の回路構成である。コントロール回路１１のバッファ３０Ａがデコード線４９を駆動するのと同一のタイミングで、コントロール回路１１のバッファ３０がダミーデコード線３１を駆動する。これによって、ＮＡＮＤ回路５１が適当なタイミングで駆動され、ダミーワード線３３が適切なタイミングで活性化される。
【００３３】
ここで例えば、バッファ３０の駆動能力は、バッファ３０Ａの駆動能力の１／４に設定される。またダミーデコード線３１の配線負荷は、デコード線４９の配線負荷の１／４に設定され、更にダミーデコード線３１には１ワード分の負荷が接続され、デコード線には４ワード分の負荷が接続されている。これによってダミーワードデコーダ２５のダミー負荷は、デコーダ回路１２の負荷の１／４となる。従って、ノードＸからバッファ３０Ａ及びデコード線４９を介したノードＹまでの遅延時間と、ノードＸからバッファ３０及びダミーデコード線３１を介したノードＹＹまでの遅延時間とを、同一に設定することが可能となる。なおノードＹは、データ読み出し経路のうちで最大の遅延時間を有するクリティカルパスに対応する。
【００３４】
図５は、メモリセルアレイ１３のワード線及びダミーワード線回路２６のダミーワード線３３に関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【００３５】
図５に示されるように、メモリセルアレイ１３は、ワード線ＷＬ１と複数のメモリセル６１−１乃至６１−ｎを含む。メモリセル６１−１乃至６１−ｎはワード線ＷＬ１に接続され、ワード線ＷＬ１が選択活性化することによって、メモリセル６１−１乃至６１−ｎに対するビット線を介してのアクセスが可能になる。ここでメモリセル６１−１乃至６１−ｎの個数ｎは、例えば２５６個である。ワード線ＷＬ１は、クリティカルパスに対応し、デコーダ回路１２のインバータ４５によって駆動される（図４参照）。
【００３６】
ダミーワード線回路２６は、ダミーワード線３３と複数のダミーメモリセル６２−１乃至６２−ｍ−１を含む。ダミーワード線３３は更に、ダミーメモリセル２７に接続される。従って、ダミーワード線３３には、合計でｍ個のダミーメモリセルが接続されることになる。ダミーメモリセルの個数ｍは、例えば１６個である。ダミーワード線３３は、ダミーワードデコーダ２５のインバータ３２によって駆動される。
【００３７】
ここで例えば、インバータ３２の駆動能力は、インバータ４５の駆動能力の１／１６に設定される。またダミーワード線３３の配線負荷は、ワード線ＷＬ１の配線負荷の１／１６に設定され、更にダミーワード線３３には１６個のダミーメモリセルが負荷として接続され、ワード線ＷＬ１には２５６個のダミーメモリセルが接続されている。これによって、ダミーワード線回路２６のダミー負荷は、ワード線の負荷の１／１６となる。従って、ノードＹからインバータ４５及びワード線ＷＬ１を介したノードＺまでの遅延時間と、ノードＹＹからインバータ３２及びダミーワード線３３を介したノードＺＺまでの遅延時間とを、同一に設定することが可能となる。なおノードＺは、データ読み出し経路のうちで最大の遅延時間を有するクリティカルパスに対応する。
【００３８】
図６は、メモリセルアレイ１３のビット線及びダミービット線回路２８のダミービット線３４に関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【００３９】
図６に示されるように、メモリセルアレイ１３は、ビット線ＢＬ及び／ＢＬと複数のメモリセル７１−１乃至７１−ｋを含む。ここでメモリセル７１−１は、図５においてワード線ＷＬ１により選択されるメモリセルのうちでクリティカルパスに対応するメモリセル６１−ｎに相当する。メモリセル７１−１乃至７１−ｎはビット線ＢＬ及び／ＢＬに接続され、選択メモリセル７１−１のデータが、ビット線ＢＬ及び／ＢＬを介してリードライトアンプ１４に伝送される。ここでメモリセル７１−１乃至７１−ｋの個数ｋは、例えば２５６個である。
【００４０】
ダミービット線回路２８は、一対のダミービット線３４と複数のダミーメモリセル７２−１乃至７２−ｌ−１を含む。ダミービット線３４は更に、ダミーメモリセル２７に接続される。従って、ダミービット線３４には、合計でｌ個のダミーメモリセルが接続されることになる。ダミーメモリセルの個数ｌは、例えば１６個である。ダミービット線３４は、ダミーメモリセル２７のダミーデータ（ダミーメモリセル信号）を伝播し、図３に示されるバッファ３５に供給する。バッファ３５は例えばインバータであり、ダミーセンスアンプとして機能し、受け取った信号を増幅してコントロール回路１１に供給する。
【００４１】
ここで例えば、ダミービット線３４の配線負荷は、ビット線ＢＬ及び／ＢＬの配線負荷の１／１６に設定され、更にダミービット線３４には１６個のダミーメモリセルが負荷として接続され、ビット線ＢＬ及び／ＢＬには２５６個のダミーメモリセルが負荷として接続される。メモリセル７１−１とダミーメモリセル２７が同一の回路構成であるとすると、ダミーメモリセル２７から読み出されたデータがダミービット線３４上に現れる振幅は、メモリセル７１−１から読み出されたデータがビット線ＢＬ及び／ＢＬ上に現れる振幅の１６倍となる。
【００４２】
ダミービット線３４の信号は、ダミーセンスアンプとして機能するバッファ３５により増幅され、コントロール回路１１に供給される。コントロール回路１１は、この信号に応答してリードライトアンプ１４のセンスアンプを活性化するためのセンスアンプ活性化信号を生成する。このセンスアンプ活性化信号が、実際のメモリアクセスを模擬してタイミングを規定するタイミング制御信号として機能することで、製造ばらつきによるタイミング誤差を安定的に相殺することが可能になる。
【００４３】
上記のように本発明においては、メモリセルアレイのワードデコーダ側及びリードライトアンプ側であるコーナー部分にセルフタイミング回路を設け、セルフタイミング回路の規模を小さくしてダミー負荷を小さくすると共に、各ダミー回路を駆動する駆動バッファの容量をダミー負荷に合わせて小さくすることで、製造ばらつきによるタイミングの誤差を相殺するタイミング制御が可能でありながらも、従来のセルフタイミング回路と比較して消費電力が削減された回路構成を実現することが出来る。
【００４４】
なお例えば図４において、バッファ３０及びバッファ３０Ａの負荷無し遅延も実際には考慮する必要があるが、負荷無し遅延は、同一テクノロジーのトランジスタを使用する場合には、トランジスタのゲート幅には依存せずにゲート長にのみ依存する。従って、同一ゲート長のトランジスタを使用すれば、各バッファの負荷無し遅延を同一に設定することが出来る。
【００４５】
また負荷としては容量負荷だけでなく配線抵抗も考慮する必要があるが、例えばワード線負荷の場合、基本となる容量負荷の単位はメモリセル１個の配線容量＋ゲート容量であり、全容量負荷に占める配線容量負荷の比率はメモリセルの数に関わらず一定である。同様に、配線抵抗成分による遅延への影響の比率もメモリセルの数に関わらず一定であるので、負荷容量のみを考慮すればよい。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４７】
【発明の効果】
上述の半導体記憶装置においては、実際のデータアクセス経路より負荷が小さいダミー経路を、実際の信号駆動回路より駆動能力が小さいダミー駆動回路によって駆動することで、製造ばらつきによるタイミングの誤差を相殺するタイミング制御を可能としながらも、従来のセルフタイミング回路と比較して消費電力が削減された回路構成を実現することが出来る。
【図面の簡単な説明】
【図１】タイミング補償用に入出力回路及びワードデコーダから最も遠い経路を用いた場合のセルフタイミング回路を説明するための図である。
【図２】本発明によるセルフタイミング回路を有する半導体記憶装置の構成を示す図である。
【図３】ダミーワードデコーダ、ダミーワード線回路、ダミーメモリセル、及びダミービット線回路の信号伝達経路を拡大して示す図である。
【図４】デコーダ回路及びダミーワードデコーダに関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【図５】メモリセルアレイのワード線及びダミーワード線回路のダミーワード線に関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【図６】メモリセルアレイのビット線及びダミービット線回路のダミービット線に関するダミー負荷及びバッファ駆動能力の設定を説明するための図である。
【符号の説明】
１１  コントロール回路
１２  デコーダ回路
１３  メモリセルアレイ
１４  リードライトアンプ
２５  ダミーワードデコーダ
２６  ダミーワード線回路
２７  ダミーメモリセル
２８  ダミービット線回路
【図１】
0004894095.tif 000002
【図２】
0004894095.tif 000003
【図３】
0004894095.tif 000004
【図４】
0004894095.tif 000005
【図５】
0004894095.tif 000006
【図６】
0004894095.tif 000007