(57)【特許請求の範囲】
【請求項１】
検出すべき電圧を基準電圧と比較し、前記比較結果の信号を出力回路を介して出力する電圧検出回路であって、
前記出力回路は、第１の電源端子と第２の電源端子の間に直列に接続されたインバータと能動素子を含み、
前記能動素子はそのゲートが前記第２の電源端子に接続されたＰＭＯＳトランジスタであって、
前記第１の電源の電圧が所定の値より低下した場合に前記能動素子をオフすることによって前記出力回路からの出力電圧のレベルを一定にする
ことを特徴とする電圧検出回路。
【請求項２】
検出すべき電圧を基準電圧と比較し、前記比較結果の信号を出力回路を介して出力する電圧検出回路であって、
前記出力回路は、第１の電源端子と第２の電源端子の間に直列に接続されたインバータと能動素子を含み、
前記能動素子は、前記第１の電源端子と前記第２の電源端子の間の電圧を分圧することによって生成された前記検出すべき電圧がそのゲートに入力されるＮＭＯＳトランジスタであって、
前記第１の電源の電圧が所定の値より低下した場合に前記能動素子をオフすることによって前記出力回路からの出力電圧のレベルを一定にする
ことを特徴とする電圧検出回路。
【請求項３】
検出すべき電圧を基準電圧と比較し、前記比較結果の信号を出力回路を介して出力する電圧検出回路であって、
前記出力回路は、第１の電源端子と第２の電源端子の間に直列に接続されたインバータと能動素子を含み、
前記能動素子はそのゲートが前記第１の電源端子に接続されたＮＭＯＳトランジスタであって、
前記第１の電源の電圧が所定の値より低下した場合に前記能動素子をオフすることによって前記出力回路からの出力電圧のレベルを一定にする
ことを特徴とする電圧検出回路。
【請求項４】
前記第２の電源端子が接地端子であることを特徴とする請求項１乃至３のいずれか一項に記載した電圧検出回路。
【請求項５】
差動増幅回路および反転増幅回路を含んだ電圧検出回路であって、
前記差動増幅回路は、ソース端子が電源端子に接続された第１および第２のエンハンスメント型ＭＯＳトランジスタと、ソース端子が接地端子に接続されたデプレション型ＭＯＳトランジスタおよび第３のエンハンスメント型ＭＯＳトランジスタを含み、
前記第１および第２のエンハンスメント型ＭＯＳトランジスタのゲート端子は共通接続されるとともに前記第２のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記デプレション型ＭＯＳトランジスタのゲート端子とソース端子は共通接続されるとともにドレイン端子は前記第１のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記第３のエンハンスメント型ＭＯＳトランジスタのドレイン端子は前記第２のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記反転増幅回路は、ソース端子が電源端子に接続された第４のエンハンスメント型ＭＯＳトランジスタとソース端子が電流源を介して接地端子に接続された第５のエンハンスメント型ＭＯＳトランジスタを含み、
前記第４および第５のエンハンスメント型ＭＯＳトランジスタのドレイン端子同士が接続され、
前記第１のエンハンスメント型ＭＯＳトランジスタのドレイン端子が前記第４のエンハンスメント型ＭＯＳトランジスタのゲート端子に接続され、
前記検出すべき電圧を前記第３および第５のエンハンスメント型ＭＯＳトランジスタのゲート端子に入力するとともに、前記第４および第５のエンハンスメント型ＭＯＳトランジスタの接続点を出力とした
ことを特徴とする電圧検出回路。
【請求項６】
差動増幅回路および反転増幅回路を含んだ電圧検出回路であって、
前記差動増幅回路は、ソース端子が第１の電源端子に接続された第１および第２のエンハンスメント型ＭＯＳトランジスタと、ソース端子が第２の電源端子に接続されたデプレション型ＭＯＳトランジスタおよび第３のエンハンスメント型ＭＯＳトランジスタを含み、
前記第１および第２のエンハンスメント型ＭＯＳトランジスタのゲート端子は共通接続されるとともに前記第２のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記デプレション型ＭＯＳトランジスタのゲート端子とソース端子は共通接続されるとともにドレイン端子は前記第１のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記第３のエンハンスメント型ＭＯＳトランジスタのドレイン端子は前記第２のエンハンスメント型ＭＯＳトランジスタのドレイン端子に接続され、
前記反転増幅回路は、ソース端子が第１の電源端子に接続された第４のエンハンスメント型ＭＯＳトランジスタとソース端子が電流源を介して第２の電源端子に接続された第５のエンハンスメント型ＭＯＳトランジスタを含み、
前記第４および第５のエンハンスメント型ＭＯＳトランジスタのドレイン端子同士が接続され、
前記第１のエンハンスメント型ＭＯＳトランジスタのドレイン端子が前記第４のエンハンスメント型ＭＯＳトランジスタのゲート端子に接続され、
前記検出すべき電圧を前記第３および第５のエンハンスメント型ＭＯＳトランジスタのゲート端子に入力するとともに、前記第４および第５のエンハンスメント型ＭＯＳトランジスタの接続点を出力とした
ことを特徴とする電圧検出回路。
【請求項７】
さらに１または複数のインバータを含み、前記電圧検出回路の出力を前記１または複数のインバータを介して出力する
ことを特徴とする請求項１乃至６のいずれか一項に記載した電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路に関し、特に電源電圧が低下した場合にも正確に電圧検出が行なえる電圧検出回路に関する。
【背景技術】
【０００２】
携帯電話やモバイルＰＣ等の携帯型情報機器、あるいはカーナビゲーションシステム等のシステムにおいては、蓄電池によって機器への電力供給が行なわれている。このような電源装置は、充電して用いられるとともに、機器の使用あるいは時間の経過に伴い徐々に放電し、電源電圧が低下する。電源電圧が低下した場合、所定の電圧値よりも低くなると、機器の正常動作を保証することができなくなる。そこで、電源電圧が所定値よりも低くなった場合に、それを検出して使用者に知らせ、充電を促すための警告などを行なっていた。そのような機能を行なうために、電源電圧を検出する電圧検出回路が用いられている。電圧検出回路を用いることによって、随時電源電圧の検出を行ない、それに基づいた種々の処理を行なうことができる。
【０００３】
図１０に一般的な電圧検出回路を示す。図１０に示す回路において、１０１は電源であって、かつ、検出すべき電圧を供給する。すなわち、この電圧検出回路では、端子１０２と端子１０３の間の電圧を検出する。端子１０２と１０３の間には電圧分割抵抗１０４、１０５が接続され、端子１０２と１０３の間の電圧が分割されてコンパレータ１０６の非反転入力端子に入力される。一方、コンパレータ１０６の反転入力端子には電源１０７によって基準電圧が供給されている。コンパレータ１０６の出力はインバータ１０８に接続され、さらにインバータ１０８の出力は、ＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０の互いに共通接続されたゲート端子に供給される。このＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０は出力回路１１１を構成し、ＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０の互いに共通接続されたドレイン端子から出力を取り出し、出力端子１１２としている。この回路において、電源電圧の検出は電圧分割抵抗１０４および１０５の接続点の電圧と、電源１０７による基準電圧とをコンパレータ１０６によって比較し、コンパレータ１０６の出力が反転したことを検出することによって、電源電圧１０１、すなわち入力電圧が所定値を下回ったことを検出するようにしている。
【０００４】
ところで、このような電圧検出回路においては、出力回路１１１はその動作電圧以下の電圧では出力が不定となる。出力回路１１１を構成するＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０のゲート、ソース間には、各々のトランジスタのしきい値電圧以上の電圧をかけなければ、各トランジスタをオンすることができない。ところが、電源電圧１０１が低下するとコンパレータ１０６を構成する差動増幅回路の動作が不安定となるため、ＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０の動作が不安定となり、本来得たい正しい出力を得られなくなってしまう。
【０００５】
そこで、電源電圧が低くなっても正しく動作する電圧検出回路として、特許文献１に記載されたものがある。図１１は特許文献１に記載された電圧検出回路であって、前述した図１０の出力回路１１１の後段に、デプレション型ＮＭＯＳトランジスタ１１３とデプレション型ＰＭＯＳトランジスタ１１４からなる第２の出力回路１１５を設けたものである。検出すべき電源の正極（端子１０２）をゲート端子に接続したデプレション型ＰＭＯＳトランジスタ１１４と、検出すべき電源の負極（端子１０３）をゲート端子に接続したデプレション型ＮＭＯＳトランジスタ１１３とを直列に接続して、前述した出力端子１１２と端子１０３との間に接続することにより、電源電圧が低下した場合にも出力端子１１２の電圧レベルをローまたはハイに保持して、出力が不定になるのを防止するものである。
【０００６】
【特許文献１】特開２００４−１６３３１５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１１に記載された電圧検出回路においては、Ｐ型のデプレションＭＯＳトランジスタ１１４とＮ型のデプレショントランジスタ１１３を用いているので、製造上、各々のトランジスタのしきい値調整が難しいという問題がある。
【０００８】
本発明は、上述した問題を解決するためになされたものであり、電源電圧が低下した場合にも正確に電圧検出が行なえ、また製造も容易な電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的を達成するため、本発明の電圧検出回路は、
検出すべき電圧を基準電圧と比較し、前記比較結果の信号を出力回路を介して出力する電圧検出回路であって、
前記出力回路は、第１の電源端子と第２の電源端子の間に直列に接続されたインバータと能動素子を含み、
前記能動素子はそのゲートが前記第２の電源端子に接続されたＰＭＯＳトランジスタであって、
前記第１の電源の電圧が所定の値より低下した場合に前記能動素子をオフすることによって前記出力回路からの出力電圧のレベルを一定にする
ことを特徴とする。
【発明の効果】
【００２４】
本発明の電圧検出回路は、電源電圧が低下した場合にも正確に電圧検出が行なえ、また製造も容易である。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、本発明を実施するための最良の形態を説明する。
【００２６】
図１は、本発明の第１の実施形態を示す電圧検出回路である。この電圧検出回路は、ＮＭＯＳディプレッショントランジスタＭ１、ＮＭＯＳエンハンスメントトランジスタＭ２、Ｍ５、Ｍ６、ＰＭＯＳエンハンスメントトランジスタＭ３、Ｍ４、Ｍ７、電流源Ｉ１、Ｉ２、インバータＩＮＶ１〜ＩＮＶ３、および抵抗Ｒ１とＲ２を備え、さらに、ＰＭＯＳエンハンスメントトランジスタＭ７のドレインと電流源Ｉ２の間にＮＭＯＳエンハンスメントトランジスタＭ８を備えている。また、電源端子Ｖｄｄ、接地端子Ｖｓｓ、電圧入力端子Ｖｉｎ、出力端子Ｖｏｕｔを備えている。
【００２７】
ここで、入力端子Ｖｉｎは、この電圧検出回路が監視したい電圧が入力される端子であって、電源端子Ｖｄｄはこの回路が動作する電源電圧が入力される端子である。本発明は電源電圧Ｖｄｄが低下した場合であっても電圧Ｖｉｎを正確に検出できるようにした電圧検出回路であるが、従来技術である図１０あるいは図１１に示されるような、電源電圧１０１と入力端子１０２を短絡させたような構成にすることもできる。すなわち、図１において電源端子Ｖｄｄと入力端子Ｖｉｎとを短絡させるようにもできる。そのように構成した場合には、入力電圧Ｖｉｎ（すなわち電源電圧Ｖｄｄそのもの）の低下を監視することになり、一方両者を短絡していない図１の構成の場合には、電源電圧Ｖｄｄとは異なる所望の電圧Ｖｉｎを監視できることになる。
【００２８】
図１において、ＮＭＯＳデプレショントランジスタＭ１とＮＭＯＳエンハンスメントトランジスタＭ２によって基準電圧発生回路１が構成され、基準電圧Ｖｒｅｆを生成している。
【００２９】
ＮＭＯＳデプレショントランジスタＭ１のドレインは電源端子Ｖｄｄに接続され、ソースとゲートは共通接続されて、ＮＭＯＳエンハンスメントトランジスタＭ２のドレインに接続されている。ＮＭＯＳエンハンスメントトランジスタＭ２のゲートは自身のドレインに接続され、ソースは接地されている。
【００３０】
ＮＭＯＳデプレショントランジスタＭ１はゲートとソースが接続されているので、ゲート電圧は０バイアスとなり、ドレイン電流は所定の定電流値となる。この定電流がＮＭＯＳエンハンスメントトランジスタＭ２のドレイン電流となるので、ＮＭＯＳエンハンスメントトランジスタＭ２のゲート電圧は、ドレイン電流で決定される定電圧となる。ＮＭＯＳエンハンスメントトランジスタＭ２のゲートは自身のドレインに接続されているので、ＮＭＯＳエンハンスメントトランジスタＭ２のドレイン電圧はゲート電圧と等しくなり定電圧となる。そして、この定電圧を基準電圧Ｖｒｅｆとして取り出している。
【００３１】
ＮＭＯＳエンハンスメントトランジスタＭ５、Ｍ６と、ＰＭＯＳエンハンスメントトランジスタＭ３、Ｍ４、および電流源Ｉ１は差動増幅回路２を構成している。
【００３２】
ＮＭＯＳエンハンスメントトランジスタＭ５、Ｍ６が差動入力トランジスタである。ＮＭＯＳエンハンスメントトランジスタＭ５とＭ６のソースは共通接続されて、電流源Ｉ１を介して接地されている。ＮＭＯＳエンハンスメントトランジスタＭ５のゲートには基準電圧Ｖｒｅｆが入力されている。また、ＮＭＯＳエンハンスメントトランジスタＭ６のゲートには、電圧入力端子Ｖｉｎに入力された電圧を抵抗Ｒ１とＲ２で分圧した検出すべき電圧Ｖｓｅｎが入力されている。ここで、抵抗Ｒ１とＲ２を含み電圧入力端子Ｖｉｎに入力された電圧を分圧する回路３を電圧分圧回路と呼ぶこととする。電圧入力端子Ｖｉｎに入力された電圧と電圧Ｖｓｅｎは比例関係にあるので、電圧Ｖｓｅｎを基準電圧Ｖｒｅｆと比較することによって、電圧入力端子Ｖｉｎに入力された電圧が所定値以下になったことを検出することができる。
【００３３】
ＰＭＯＳエンハンスメントトランジスタＭ３とＭ４のソースはいずれも電源端子Ｖｄｄに接続されている。また、Ｍ３とＭ４のゲートは共通接続され、ＰＭＯＳエンハンスメントトランジスタＭ４のドレインに接続されている。ＰＭＯＳエンハンスメントトランジスタＭ３のドレインはＮＭＯＳエンハンスメントトランジスタＭ５のドレインに接続され、ＰＭＯＳエンハンスメントトランジスタＭ４のドレインはＮＭＯＳエンハンスメントトランジスタＭ６のドレインに接続されている。
【００３４】
差動増幅回路２の出力はＮＭＯＳエンハンスメントトランジスタＭ５のドレインから取り出され、ＰＭＯＳエンハンスメントトランジスタＭ７のゲートに接続されている。
【００３５】
ＰＭＯＳエンハンスメントトランジスタＭ７、ＮＭＯＳエンハンスメントトランジスタＭ８と、電流源Ｉ２は反転増幅回路４を構成している。ＰＭＯＳエンハンスメントトランジスタＭ７のソースは電源端子Ｖｄｄに接続され、ＰＭＯＳエンハンスメントトランジスタＭ７のドレインにはＮＭＯＳエンハンスメントトランジスタＭ８のドレインが接続されている。また、ＮＭＯＳエンハンスメントトランジスタＭ８のゲートには、電圧入力端子Ｖｉｎに入力された電圧を抵抗Ｒ１とＲ２で分圧した検出電圧Ｖｓｅｎが入力されている。ＮＭＯＳエンハンスメントトランジスタＭ８のソースと接地間には電流源Ｉ２が接続されている。反転増幅回路４の出力はＰＭＯＳエンハンスメントトランジスタＭ７のドレインから取り出され、インバータＩＮＶ１に入力されている。
【００３６】
インバータＩＮＶ１〜ＩＮＶ３はカスケード接続され、インバータＩＮＶ３の出力が電圧検出回路の出力Ｖｏｕｔとなっている。ここで、高速応答を実現するためにＩＮＶ１〜ＩＮＶ３を用いているが、必ずしも複数のインバータを用いる必要はなく、例えばＩＮＶ１のみを用いてその出力を電圧検出回路の出力としても、本発明による効果にはなんら影響はない。
【００３７】
次に上述した電圧検出回路の動作を説明する。
【００３８】
電圧入力端子Ｖｉｎに入力された電圧は抵抗Ｒ１とＲ２で分圧され検出電圧Ｖｓｅｎとなり、ＮＭＯＳエンハンスメントトランジスタＭ６のゲートに入力される。ＮＭＯＳエンハンスメントトランジスタＭ５のゲートには基準電圧Ｖｒｅｆが入力されているので、電圧Ｖｓｅｎと電圧Ｖｒｅｆとの比較により、差動増幅回路２の出力が決定されることになる。
【００３９】
検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さい場合には、差動増幅回路２の出力電圧、すなわちトランジスタＭ５のドレイン電圧は低下し、差動増幅回路２の出力は反転増幅回路４のＰＭＯＳエンハンスメントトランジスタＭ７のゲートに入力されているので、反転増幅回路４の出力であるＰＭＯＳエンハンスメントトランジスタＭ７のドレイン電圧は上昇する。ＰＭＯＳエンハンスメントトランジスタＭ７のドレイン電圧が、インバータＩＮＶ１のしきい値電圧以上になるとインバータＩＮＶ１の出力はＬレベルとなり、ＩＮＶ２、ＩＮＶ３を介した電圧検出回路の出力ＶｏｕｔもＬレベルとなる。ところで、先に説明したように、電源電圧が低下すると反転増幅回路４の動作が不安定となり、インバータＩＮＶ１の入力電圧が不安定となる。そこで、本実施形態においては、ＰＭＯＳエンハンスメントトランジスタＭ７のドレインと電流源Ｉ２の間にＮＭＯＳエンハンスメントトランジスタＭ８を設けている。ＮＭＯＳエンハンスメントトランジスタＭ８はＮＭＯＳトランジスタＭ２と同一特性のトランジスタを用いており、ＮＭＯＳエンハンスメントトランジスタＭ８のゲートのしきい値電圧は基準電圧Ｖｒｅｆ以下の電圧としている。ＮＭＯＳエンハンスメントトランジスタＭ８とＭ２が同一特性のトランジスタでなくても、Ｍ８のしきい値電圧がＭ２のしきい値電圧と同じかそれ以下であればよい。このように、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さい場合、ＮＭＯＳエンハンスメントトランジスタＭ８のインピーダンスは大きくなるので、電圧検出回路の電源電圧Ｖｄｄが低下してＰＭＯＳエンハンスメントトランジスタＭ７のインピーダンスが大きくなった場合でも、Ｍ７のドレイン電圧は低下せず、インバータＩＮＶ１の入力電圧をＨレベルに保つことができ、電圧検出回路の出力レベルを安定させることができる。
【００４０】
一方で、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより大きい場合は、差動増幅回路２の出力電圧、すなわちトランジスタＭ５のドレイン電圧は上昇する。差動増幅回路２の出力電圧は反転増幅回路４の入力としてＰＭＯＳエンハンスメントトランジスタＭ７のゲートに入力されているので、ＰＭＯＳエンハンスメントトランジスタＭ７のインピーダンスは大きくなり、反転増幅回路４の出力であるＰＭＯＳエンハンスメントトランジスタＭ７のドレイン電圧を低下させる。Ｍ７のドレイン電圧が低下し、インバータＩＮＶ１のしきい値電圧以下になると、インバータＩＮＶ１の出力はＨレベルとなる。この信号がインバータＩＮＶ２、ＩＮＶ３でそれぞれ反転されるので、電圧検出回路の出力はＨレベルとなる。このとき、ＮＭＯＳエンハンスメントトランジスタＭ８はオンしているので、Ｍ８を設けていない場合と同様の動作となる。
【００４１】
本実施形態においては、出力回路としての反転増幅回路４を、いずれもエンハンスメント型であるＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８によって構成しているので、製造する際のしきい値調整が容易となる。また、ＮＭＯＳエンハンスメントトランジスタＭ８のしきい値電圧を基準電圧以下に設定しているので、検出電圧が基準電圧以下のときにだけ反転増幅回路の負荷インピーダンスを制御するようにできる。また、基準電圧として、ディプレッショントランジスタの０バイアスにおけるドレイン電流を、ドレイン電流とするＭＯＳトランジスタのゲート電圧を使用したので、基準電圧を発生させるために用いたＭＯＳトランジスタと同特性のＭＯＳトランジスタが利用可能となる。
【００４２】
図２は、本発明における出力回路の他の実施形態であり、図２（ａ）は出力回路２１を、図２（ｂ）は出力回路３１を示している。
【００４３】
図２（ａ）の出力回路２１は、ＰＭＯＳエンハンスメントトランジスタＭ２１とＮＭＯＳエンハンスメントトランジスタＭ２２からなるインバータ２２と、電源端子ＶｄｄとＰＭＯＳトランジスタＭ２１のソースの間に接続されたＰＭＯＳエンハンスメントトランジスタＭ２３を備え、ＮＭＯＳトランジスタＭ２２のソースとＰＭＯＳトランジスタＭ２３のゲートを接地端子Ｖｓｓに、また、ＰＭＯＳトランジスタＭ２３のソースを電源端子Ｖｄｄに接続したものである。図２（ｂ）の出力回路３１は、ＰＭＯＳエンハンスメントトランジスタＭ３１とＮＭＯＳエンハンスメントトランジスタＭ３２からなるインバータ３２と、ＰＭＯＳトランジスタＭ３１のドレインとＮＭＯＳトランジスタＭ３２のドレインの間に接続されたＰＭＯＳエンハンスメントトランジスタＭ３３を備え、ＮＭＯＳトランジスタＭ３２のソースとＰＭＯＳトランジスタＭ３３のゲートを接地端子Ｖｓｓに、また、ＰＭＯＳトランジスタＭ３１のソースを電源端子Ｖｄｄに接続したものである。図２（ａ）および（ｂ）において、ＩＮはこの出力回路の入力端子であり、ＯＵＴはこの出力回路の出力端子である。
【００４４】
図２（ａ）または（ｂ）のような回路を電圧検出回路の出力回路として用いることによって、電圧検出回路の動作の安定化が図られる。すなわち、図２（ａ）および（ｂ）の回路にあっては、電源電圧Ｖｄｄが低下したことによって回路の動作が不安定となる電圧領域では、ＰＭＯＳトランジスタＭ２３あるいはＭ３３がオフすることによって、電源電圧Ｖｄｄから出力端子ＯＵＴへの経路が遮断される。これによって、出力端子ＯＵＴからの出力電圧の安定化が図られる。すなわち、図２（ａ）または（ｂ）の出力回路を差動増幅回路の後段に接続することによって、電源電圧Ｖｄｄが低下しても電圧検出回路の出力電圧Ｖｏｕｔを所定のレベルに維持することができる。なお、どの程度電源電圧が低下したときに電源電圧端子Ｖｄｄから出力端子ＯＵＴへの経路を遮断するようにするかは、必要に応じて適宜設定することができる。後に説明する第４乃至第７の実施形態では、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いて、電源電圧Ｖｄｄが低下したときに接地端子Ｖｓｓから出力端子Ｖｏｕｔへの経路を遮断するようにしているが、その場合も同様である。
【００４５】
図２（ａ）および（ｂ）においては、図１のＮＭＯＳトランジスタＭ８に相当するものがＰＭＯＳトランジスタＭ２３またはＭ３３である。Ｍ８のゲートには検出電圧Ｖｓｅｎを入力するようにしたが、Ｍ２３あるいはＭ３３ではそのゲートを接地することによってＭ８と同等の機能を実現するようにしている。
【００４６】
図３は、本発明の第２の実施形態である電圧検出回路である。比較例として、図１２には従来の電圧検出回路を示している。図３においては、図１２のものに対して、出力回路１１６を出力回路２１に置き換えている。すなわち、図３においては、出力回路として図２（ａ）に示した出力回路２１を用いている。
【００４７】
なお図３および図１２では、簡単化のために、図１の基準電圧発生回路１で生成される基準電圧Ｖｒｅｆが電源Ｖから供給されるものとして、また図１の差動増幅回路２で構成される比較回路をＣＯＭＰで表しているが、電圧分圧回路３の機能も含め、これらは図１で説明したものと同等のものであり、詳細な説明は省略する。以下、図４乃至図８を用いて説明する第３乃至第７の実施形態においても同様である。
【００４８】
このような構成において、比較回路ＣＯＭＰの反転入力端子には入力電圧Ｖｉｎを抵抗Ｒ１とＲ２で分圧した検出電圧Ｖｓｅｎが入力され、一方、比較回路ＣＯＭＰの非反転入力端子には電源Ｖから供給された基準電圧Ｖｒｅｆが入力される。そして、比較回路ＣＯＭＰの出力はインバータＩＮＶ４、ＩＮＶ５を介して出力回路２１のインバータ２２に入力される。出力電圧Ｖｏｕｔとしては、出力回路２１の出力を取り出すようにしている。
【００４９】
次に図３に示した電圧検出回路の動作を説明する。
【００５０】
検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さい場合に、比較回路ＣＯＭＰの出力レベルはＨレベルとなるので、インバータＩＮＶ４、ＩＮＶ５を介したインバータ２２の入力電圧ＡもＨレベルとなり、したがって、出力電圧ＶｏｕｔはＬレベルとなる。このとき電源電圧Ｖｄｄが低下してくると、比較回路ＣＯＭＰからインバータＩＮＶ４、５にかけての動作が不安定となるため、インバータ２２の入力ＡはＨレベルを維持できなくなる。本実施形態においては、このときゲートを接地電位Ｖｓｓに接続したＰＭＯＳトランジスタＭ２３がオフし、電源端子Ｖｄｄから出力端子Ｖｏｕｔへの経路が遮断されるので、電源電圧Ｖｄｄが低下した場合であっても出力電圧ＶｏｕｔはＬレベルを維持することができる。この第２の実施形態では、第１の実施形態と比べ、回路構成が簡単であって、かつ、Ｖｄｄがほぼ０ＶになるまでＶｏｕｔをＬレベルに維持することができ、より効果的である。また複数段あるインバータのうちもっとも出力端子Ｖｏｕｔよりの段に出力経路を遮断するトランジスタＭ２３を設けているので、確実に必要な出力電圧レベルに固定することができる。
【００５１】
なお本発明は検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さく、かつ電源電圧Ｖｄｄが所定の動作電圧より低下した場合の不具合を解消することを意図したものであり、ＶｓｅｎがＶｒｅｆより大きい場合には、たとえＶｄｄが低下したとしても出力Ｖｏｕｔは直前の出力レベルを維持することになり、不具合は発生しない。このことは、以下の第３乃至第７の実施形態においても同様である。
【００５２】
次に図４を用いて、本発明の第３の実施形態である電圧検出回路を説明する。
【００５３】
図４においては、図１２のものに対して、出力回路１１６を出力回路３１に置き換えている。すなわち、図４においては、出力回路として図２（ｂ）に示した出力回路３１を用いている。
【００５４】
このような構成において、比較回路ＣＯＭＰの反転入力端子には入力電圧Ｖｉｎを分圧した検出電圧Ｖｓｅｎが入力され、一方、比較回路ＣＯＭＰの非反転入力端子には電源Ｖから供給された基準電圧Ｖｒｅｆが入力される。そして、比較回路ＣＯＭＰの出力はインバータＩＮＶ４、ＩＮＶ５を介して出力回路３１のＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２で構成されたインバータ３２に入力される。また、ＰＭＯＳトランジスタＭ３３のドレイン電圧を出力電圧Ｖｏｕｔとして取り出すようにしている。
【００５５】
図４に示した電圧検出回路の動作も、図３を参照して説明した第２の実施形態と同様に、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さくかつ電源電圧Ｖｄｄが低下したときには、ゲートを接地電位Ｖｓｓに接続したＰＭＯＳトランジスタＭ３３がオフするので、電源端子Ｖｄｄから出力端子Ｖｏｕｔへの経路が遮断され、出力電圧ＶｏｕｔはＬレベルを維持することができる。この実施形態でも第２の実施形態と同様に、第１の実施形態より回路構成が簡単であって、かつ、Ｖｄｄがほぼ０ＶになるまでＶｏｕｔをＬレベルに維持することができ、さらに、複数段あるインバータのうちもっとも出力端子Ｖｏｕｔよりの段に出力経路を遮断するトランジスタＭ３３を設けているので、確実に必要な出力電圧レベルに固定することができる。
【００５６】
図５および図６は、本発明の第４および第５の実施形態である電圧検出回路を示している。
【００５７】
第４の実施形態は、図３を用いて説明した第２の実施形態におけるＰＭＯＳトランジスタＭ２３をＮＭＯＳトランジスタＭ４３で置き換えたものである。同様に、第５の実施形態は、図４を用いて説明した第３の実施形態におけるＰＭＯＳトランジスタＭ３３をＮＭＯＳトランジスタＭ５３で置き換えたものである。
【００５８】
図５において、出力経路を遮断するためのＮＭＯＳトランジスタＭ４３のゲートは入力電圧Ｖｉｎを抵抗Ｒ１、Ｒ２で分圧した検出電圧Ｖｓｅｎに接続され、出力回路４１はインバータＩＮＶ６とＩＮＶ７の間に挿入されている。そしてこれらの実施形態では、入力電圧Ｖｉｎが電源電圧Ｖｄｄと短絡されている（すなわち、Ｖｉｎ＝Ｖｄｄである）ものとする。
【００５９】
この構成において、比較回路ＣＯＭＰの反転入力端子には入力電圧Ｖｉｎを分圧した検出電圧Ｖｓｅｎが入力され、一方、比較回路ＣＯＭＰの非反転入力端子には電源Ｖから供給された基準電圧Ｖｒｅｆが入力される。そして、比較回路ＣＯＭＰの出力は、インバータＩＮＶ６を介して、出力回路４１のＰＭＯＳトランジスタＭ４１とＮＭＯＳトランジスタＭ４２で構成されたインバータ４２に入力される。また、ＰＭＯＳトランジスタＭ４１のドレイン電圧を、インバータＩＮＶ７を介して出力電圧Ｖｏｕｔとして取り出すようにしている。
【００６０】
このような構成において、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さくなると、比較回路ＣＯＭＰの出力レベルはＨレベルとなり、インバータＩＮＶ６、出力回路４１、インバータＩＮＶ７を介した出力電圧ＶｏｕｔはＬレベルとなる。このとき電源電圧Ｖｄｄが低下してくると、Ｖｓｅｎも低下するので、Ｖｓｅｎがゲートに入力されているＮＭＯＳトランジスタＭ４３はオフし、接地端子ＶｓｓからインバータＩＮＶ７への入力の経路が遮断され、インバータＩＮＶ７の入力はＨレベルを維持することになる。したがって、インバータＩＮＶ７を介した出力電圧Ｖｏｕｔは、Ｌレベルを維持することができる。
【００６１】
図６の第５の実施形態では、ＮＭＯＳトランジスタＭ５３を、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の間に挿入しているが、この場合にも第４の実施形態と同様に、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さくかつ電源電圧Ｖｄｄが低下した場合に、ＮＭＯＳトランジスタＭ５３はオフし、接地端子ＶｓｓからインバータＩＮＶ７への入力の経路が遮断され、インバータＩＮＶ７の入力はＨレベルを維持でき、したがってインバータＩＮＶ７を介した出力電圧ＶｏｕｔはＬレベルを維持することができる。
【００６２】
図７および図８は、本発明の第６および第７の実施形態である電圧検出回路を示している。
【００６３】
第６の実施形態は、ＮＭＯＳトランジスタＭ６３のゲート（すなわち、図５を用いて説明した第４の実施形態におけるＮＭＯＳトランジスタＭ４３のゲート）を、検出電圧Ｖｓｅｎではなく、電源電圧端子Ｖｄｄに接続したものである。同様に、第７の実施形態は、ＮＭＯＳトランジスタＭ７３のゲート（すなわち、図６を用いて説明した第５の実施形態におけるＮＭＯＳトランジスタＭ５３のゲート）を、検出電圧Ｖｓｅｎではなく、電源電圧端子Ｖｄｄに接続したものである。これらの実施形態では、第４または第５の実施形態とは異なり、入力電圧端子Ｖｉｎを電源電圧端子Ｖｄｄと短絡せずに、Ｖｄｄとは独立した入力電圧を検出できるものにしている。
【００６４】
第６または第７の実施形態においても、第４または第５の実施形態と同様に動作する。すなわち、検出電圧Ｖｓｅｎが基準電圧Ｖｒｅｆより小さくなると、比較回路ＣＯＭＰの出力レベルはＨレベルとなり、インバータＩＮＶ６、出力回路６１または７１、インバータＩＮＶ７を介した出力電圧ＶｏｕｔはＬレベルとなる。電源電圧Ｖｄｄが低下してくると、電源電圧Ｖｄｄがゲートに入力されているＮＭＯＳトランジスタＭ６３またはＭ７３はオフし、接地端子ＶｓｓからインバータＩＮＶ７への入力の経路が遮断され、インバータＩＮＶ７の入力はＨレベルを維持する。したがって、インバータＩＮＶ７を介した出力電圧Ｖｏｕｔは、Ｌレベルを維持することができる。
【００６５】
ところで上述した第２乃至第７の実施形態において、第２および第３の実施形態ではインバータＩＮＶ４、ＩＮＶ５の後段に出力回路２１あるいは３１を配置し、一方で第４乃至第７の実施形態ではＩＮＶ６とＩＮＶ７の間に出力回路４１〜７１を配置している。これは、本発明において出力電圧Ｖｏｕｔのレベルを安定化するためのトランジスタＭ２３、Ｍ３３、Ｍ４３、Ｍ５３、Ｍ６３、Ｍ７３が、ＰＭＯＳトランジスタであるかＮＭＯＳトランジスタであるかによっている。回路の特性として、ＰＭＯＳトランジスタＭ２３、Ｍ３３を用いている第２、第３の実施形態では、出力回路２１または３１の出力をＬレベルに固定させている一方、ＮＭＯＳトランジスタＭ４３、Ｍ５３、Ｍ６３、Ｍ７３を用いている第４〜第７の実施形態では、出力回路４１〜７１の出力をＨレベルに固定させるためである。また、インバータＩＮＶ４〜７は応答特性を向上するために用いているものであり、インバータ一段によって出力レベルはＬからＨ、またはＨからＬに反転するので、二段のインバータを一組として複数組を追加していっても回路の性質に影響はない。したがって、これらの実施形態において、出力電圧を安定化するためのトランジスタがＰＭＯＳである場合には比較回路ＣＯＭＰから見て偶数段目のインバータのあとに、また出力を安定化するためのトランジスタがＮＭＯＳである場合には比較回路ＣＯＭＰから見て奇数段目のインバータのあとに出力回路を配置すれば、これらの回路は同等の特性となる。ただし、要求される回路特性次第で、出力電圧を安定化するためのトランジスタがＰＭＯＳである場合に奇数段目のインバータのあとに、また出力を安定化するためのトランジスタがＮＭＯＳである場合に偶数段目のインバータのあとに、出力回路を配置するようなことも可能である。
【００６６】
図９は、本発明の第８の実施形態を示す電圧検出回路である。この電圧検出回路では、図１における基準電圧発生回路１と差動増幅回路２を、ＮＭＯＳデプレショントランジスタＭ１１、ＮＭＯＳエンハンスメントトランジスタＭ１２、ＰＭＯＳエンハンスメントトランジスタＭ１３、Ｍ１４で構成した差動増幅回路５に置き換えている。
【００６７】
ＮＭＯＳデプレショントランジスタＭ１１のソースとゲートは接地され、ドレインはＰＭＯＳエンハンスメントトランジスタＭ１３のドレインに接続されている。
【００６８】
ＰＭＯＳエンハンスメントトランジスタＭ１３のソースは電源端子Ｖｄｄに接続され、ゲートはＰＭＯＳエンハンスメントトランジスタＭ１４のゲートとドレインに接続されている。ＰＭＯＳエンハンスメントトランジスタＭ１４のソースは電源端子Ｖｄｄに接続されているので、ＰＭＯＳエンハンスメントトランジスタＭ１４とＰＭＯＳエンハンスメントトランジスタＭ１３はカレントミラー回路を構成することになる。さらにＰＭＯＳエンハンスメントトランジスタＭ１４のドレインはＮＭＯＳエンハンスメントトランジスタＭ１２のドレインに接続されている。ＮＭＯＳエンハンスメントトランジスタＭ１２のソースは接地され、ゲートには電圧入力端子Ｖｉｎに入力された電圧を抵抗Ｒ１とＲ２で分圧した検出電圧Ｖｓｅｎが入力されている。本実施形態においても、上述した第１の実施形態と同様に、電圧入力端子Ｖｉｎに入力された電圧を、電圧分圧回路３で分圧した電圧Ｖｓｅｎを検出電圧としている。次段の反転増幅回路４への出力はＮＭＯＳディプレッショントランジスタＭ１１のドレインから取り出され、反転増幅回路４を構成するＰＭＯＳエンハンスメントトランジスタＭ７のゲートに入力されている。なお、図９において抵抗Ｒ１、Ｒ２の直列回路から右側の回路は図１と同様なので説明を省略する。
【００６９】
ＮＭＯＳデプレショントランジスタＭ１１のソースとゲートは共に接地されているので、ゲート電圧は０バイアスとなり、ＮＭＯＳデプレショントランジスタＭ１１のドレイン電流は所定の定電流値となる。この定電流がＰＭＯＳトランジスタＭ１３のドレイン電流となる。このＮＭＯＳデプレショントランジスタＭ１１のドレイン電流とＮＭＯＳエンハンスメントトランジスタＭ１２のドレイン電流とによって、Ｍ１１〜Ｍ１４で構成した差動増幅回路５の出力電圧（ＮＭＯＳデプレショントランジスタＭ１１のドレイン電圧）が決定される。差動増幅回路５の出力電圧が反転するときのＮＭＯＳエンハンスメントトランジスタＭ１２のゲート電圧は、ＮＭＯＳデプレショントランジスタＭ１１のドレイン電流で決定される電圧となり、このときのゲート電圧を基準電圧Ｖｒｅｆとみなしている。以降の説明では、これを、みなし基準電圧Ｖｒｅｆと呼ぶことにする。
【００７０】
この回路では、ＮＭＯＳエンハンスメントトランジスタＭ８のしきい値電圧がＮＭＯＳエンハンスメントトランジスタＭ１２のしきい値電圧と同じかそれ以下になるように、ＮＭＯＳトランジスタＭ８およびＭ１２には同一のトランジスタを用いている。Ｍ８とＭ１２が同一のトランジスタでなくても、Ｍ８のしきい値電圧がＭ１２のしきい値電圧と同じかそれ以下であればよい。
【００７１】
電圧Ｖｓｅｎが上述したみなし基準電圧Ｖｒｅｆより高い場合は、ＮＭＯＳデプレショントランジスタＭ１１のドレイン電圧が上昇する。すると、ＰＭＯＳエンハンスメントトランジスタＭ７のインピーダンスは大きくなり、インバータＩＮＶ１の入力電圧をしきい値電圧以下まで低下させる。この結果、電圧検出回路の出力ＶｏｕｔはＨレベルとなる。なお、ＮＭＯＳエンハンスメントトランジスタＭ８はオンしているので、ＰＭＯＳエンハンスメントトランジスタＭ７の負荷に定電流源Ｉ２を接続する働きをするだけで、電圧検出回路の動作には影響しない。
【００７２】
検出電圧Ｖｓｅｎが上述したみなし基準電圧Ｖｒｅｆより低い場合は、ＮＭＯＳエンハンスメントトランジスタＭ１２はオフとなり、ＮＭＯＳデプレショントランジスタＭ１１のドレイン電圧が低下する。すると、ＰＭＯＳエンハンスメントトランジスタＭ７のインピーダンスは小さくなり、インバータＩＮＶ１の入力電圧をしきい値電圧以上に上昇させる。さらに、ＮＭＯＳエンハンスメントトランジスタＭ８のインピーダンスは大きくなるので、インバータＩＮＶ１の入力電圧をさらに押し上げる。この結果、電圧検出回路の出力ＶｏｕｔはＬレベルとなる。
【００７３】
検出電圧Ｖｓｅｎがみなし基準電圧Ｖｒｅｆより低い場合に、電圧検出回路の電源電圧Ｖｄｄが低下すると、ＰＭＯＳエンハンスメントトランジスタＭ７のゲート−ソース間電圧が低くなり、ＰＭＯＳエンハンスメントトランジスタＭ７のインピーダンスが大きくなるが、ＮＭＯＳエンハンスメントトランジスタＭ８のインピーダンスが大きい状態になっているので、ＰＭＯＳエンハンスメントトランジスタＭ７のドレイン電圧をＨレベルに保持することができ、電圧検出回路の動作を安定化することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態を示す電圧検出回路図である。
【図２】本発明における出力回路の他の実施形態である。
【図３】本発明の第２の実施形態を示す電圧検出回路図である。
【図４】本発明の第３の実施形態を示す電圧検出回路図である。
【図５】本発明の第４の実施形態を示す電圧検出回路図である。
【図６】本発明の第５の実施形態を示す電圧検出回路図である。
【図７】本発明の第６の実施形態を示す電圧検出回路図である。
【図８】本発明の第７の実施形態を示す電圧検出回路図である。
【図９】本発明の第８の実施形態を示す電圧検出回路図である。
【図１０】従来の一般的な電圧検出回路である。
【図１１】従来の電圧検出回路である。
【図１２】従来の電圧検出回路である。
【符号の説明】
【００７５】
１                                  基準電圧発生回路
２、５                              差動増幅回路
３                                  電圧分圧回路
４                                  反転増幅回路
Ｍ１、Ｍ１１                        ＮＭＯＳディプレッショントランジスタ
Ｍ２、Ｍ５、Ｍ６、Ｍ８、Ｍ１２      ＮＭＯＳエンハンスメントトランジスタ
Ｍ３、Ｍ４、Ｍ７、Ｍ１３、Ｍ１４    ＰＭＯＳエンハンスメントトランジスタ
Ｉ１、Ｉ２                          電流源
Ｖｒｅｆ                            基準電圧
Ｖｓｅｎ                            検出電圧
２１、３１、４１、５１、６１、７１  出力回路
２２、３２、４２、５２、６２、７２  インバータ
Ｍ２１、Ｍ３１、Ｍ４１、Ｍ５１、Ｍ６１、Ｍ７１  ＰＭＯＳエンハンスメントトランジスタ
Ｍ２２、Ｍ３２、Ｍ４２、Ｍ５２、Ｍ６２、Ｍ７２  ＮＭＯＳエンハンスメントトランジスタ
Ｍ２３、Ｍ３３                      ＰＭＯＳエンハンスメントトランジスタ
Ｍ４３、Ｍ５３、Ｍ６３、Ｍ７３      ＮＭＯＳエンハンスメントトランジスタ
【図１】
0005010514.tif 000002
【図２】
0005010514.tif 000003
【図３】
0005010514.tif 000004
【図４】
0005010514.tif 000005
【図５】
0005010514.tif 000006
【図６】
0005010514.tif 000007
【図７】
0005010514.tif 000008
【図８】
0005010514.tif 000009
【図９】
0005010514.tif 000010
【図１０】
0005010514.tif 000011
【図１１】
0005010514.tif 000012
【図１２】
0005010514.tif 000013