(57)【特許請求の範囲】
【請求項１】
ａ）被試験メモリ・デバイスに対する複数のソケットを有するアレイ（２１２）と、
ｂ）複数のデータ線（ＤＡＴＡ線）と、複数のアドレス線（ＡＤＤ／ＣＬＫ信号線）と、ストローブ線（ＳＴＲＯＢＥ信号線）と、出力イネーブル線(ＯＥ信号線)とを有するファンアウト回路（２１４）と、
を備える半導体デバイスのための自動試験装置において、
ｃ）前記ファンアウト回路（２１４）は、
ｉ）被試験メモリ・デバイスに対する前記複数のソケットの一部に接続されたデータ入力とラッチ入力とをそれぞれが有し、該ラッチ入力はラッチ入力がアサートされるときにデータをその入力において該ラッチに記憶させる、複数のラッチ（３３８）を備えることを特徴とし、前記ファンアウト回路は、更に、
ｉｉ）前記アドレス線及びデータ線を被試験メモリ・デバイスに対する前記複数のソケットのそれぞれに接続する少なくとも１つのバッファ増幅器（３１８，３１６）と、
ｉｉｉ）前記出力イネーブル線に接続された入力と、各出力が被試験メモリ・デバイスに対する前記複数のソケットの一部に接続された複数の出力と、前記出力イネーブル線に接続された前記入力を前記出力の１つに選択的に結合する制御入力とを有するルーティング回路（３３６）と、
を備えることを特徴とし、更に、
ｄ）前記ストローブ線（ＳＴＲＯＢＥ信号線）上のストローブ信号を前記複数のラッチ（３３８）のラッチ入力に結合するプログラマブル遅延回路（３２０）であって、遅延継続時間を制御する制御入力を有するプログラマブル遅延回路を備え、前記プログラマブル遅延回路の制御入力は前記ルーティング回路の制御入力に結合され、それによって、前記ソケットの物理的位置に応じて前記ストローブ信号を遅延させて、前記被試験メモリ・デバイスからラッチ（３３８）へのデータ入力に付随する伝搬遅延を補償する、ことを特徴とする自動試験装置。
【請求項２】
前記アレイはソケットの矩形状アレイを備えている、請求項１記載の自動試験装置。
【請求項３】
前記アレイは第１のプリント回路ボード上に配置されている、請求項１記載の自動試験装置。
【請求項４】
前記アレイは少なくとも２４個のソケットを備えている、請求項３記載の自動試験装置。
【請求項５】
第２のプリント回路ボードを更に備えている、請求項４記載の自動試験装置。
【請求項６】
少なくとも、第１のプリント回路ボードと、第２のプリント回路ボードと、前記第１のプリント回路ボードと前記第２のプリント回路ボードとを電気的に相互接続する手段と、を備えており、前記ファンアウト回路（２１４）は前記第１のプリント回路ボード上に配置され、前記アレイは前記第２のプリント回路ボード上に配置されている、請求項１記載の自動試験装置。
【請求項７】
少なくとも２つの側面を有するバックプレーン（４１２）を更に備えており、前記アレイ（２１２）は前記バックプレーンの一方の側面上に設置され、前記ファンアウト回路（２１４）は前記バックプレーンの第２の側面上に設置されている、請求項１記載の自動試験装置。
【請求項８】
前記プログラマブル遅延回路（３２０）が前記ファンアウト回路（２１４）の一部を形成する、請求項１記載の自動試験装置。
【請求項９】
前記データ線及びアドレス線は終端されたマイクロストリップ伝送線として実装されている、請求項８記載の自動試験装置。
【請求項１０】
前記アレイ（２１２）のソケットは、行及び列に配置され、アドレス線及びデータ線はソケットの行と平行に配置され、前記ルーティング回路の複数の出力はソケットの列と平行に配置されている、請求項２記載の自動試験装置。
【請求項１１】
前記ソケットは行及び列に配置され、前記プログラマブル遅延回路は、被試験メモリ・デバイスが読み出されている列に比例して、前記ストローブ信号を遅延させる、請求項２記載の自動試験装置。
【請求項１２】
前記アレイはプリント回路ボード上に配置され、前記プリント回路ボード上のトレースは、信号が読み出し制御線を伝搬して前記アレイの異なる行に至る時間差を補償するように配置される、請求項１１記載の自動試験装置。
【請求項１３】
ａ）複数の半導体メモリ・デバイスを試験サイトのアレイに装着するステップと、
ｂ）アドレス及びデータ信号を前記複数の半導体メモリ・デバイスのそれぞれに提供し、データを各半導体メモリ・デバイスに同時に記憶するステップと、
ｃ）出力イネーブル信号を前記複数の半導体メモリ・デバイスの一部に選択的に提供するステップと、
ｄ）出力イネーブル信号を受け取った前記複数のメモリ・デバイスの一部の物理的位置に比例して遅延されたストローブ信号を用いて、前記メモリから読み出されたデータをラッチするステップと、
ｅ）前記ラッチされたデータを処理して前記半導体メモリ・デバイスにおける欠陥を検出するステップと、
含む半導体デバイスのための自動試験装置を動作させる方法において、
前記遅延された信号はストローブ信号であり、
前記出力イネーブル信号の選択的提供を制御するためにも用いられる信号により、遅延時間を制御する、
ことを特徴とする方法。
【請求項１４】
前記複数のメモリ・デバイスをアレイに装着するステップは前記メモリ・デバイスを矩形状アレイに装着するステップを含む、請求項１３記載の方法。
【請求項１５】
前記複数のメモリ・デバイスをアレイに装着するステップは、前記複数のメモリ・デバイスを別個のプリント回路ボード上の複数のアレイに装着するステップと、前記半導体メモリ・デバイスを前記複数のプリント回路ボードのそれぞれで同時に処理するステップとを含む、請求項１３記載の方法。
【請求項１６】
アドレス及びデータ信号を提供するステップの前に、前記半導体メモリ・デバイスをテスタのバーンに装着するステップを更に含む、請求項１５記載の方法。
【請求項１７】
アドレス及びデータ信号を提供するステップの後に、保持期間の間待機するステップを更に含む、請求項１３記載の方法。
【請求項１８】
アドレス及びデータ信号を提供するステップは、少なくとも６０ＭＨｚの速度でアドレス及びデータ信号を提供するステップを含む、請求項１７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは半導体のための自動試験装置に関し、更に詳しくは多数のメモリ・チップをパラレル（並列）に試験する自動試験装置に関する。
【０００２】
【従来の技術】
半導体デバイスは、半導体ウエハを処理し半導体内に電子回路を形成することによって作られる。ウエハは、直径が２０センチのオーダーであり、１枚のウエハ上に複数のメモリ・チップが形成できる程度の大きさを有している。ウエハ上のチップは、欠陥のあるセルを見つけるために試験がなされる。次に、典型的には、ウエハはレーザ修理ステーションまで運ばれ、そこで、レーザを用いて電子回路が変更される。多くの場合には、メモリ・チップ内の欠陥を修理できる程度に電子回路を変更することが可能である。
【０００３】
次に、ウエハは個別のチップに切断される。チップにはリードが付着され、保護パッケージの中に封止される。使用する際には、メモリ・チップにはリードを介してアクセスする。いったんパッケージングがなされると、メモリ・チップは品質管理プロセスを経由することにより成功裏に製造がなされたことが確認される。
【０００４】
品質管理の１つのステップは「バーン・イン」（burn-in）と称される。バーン・インの間、多くのメモリ・チップがプリント回路ボード上のソケット又は「サイト」に挿入される。そして、ボードはオーブンに入れられ、その中でチップが加熱される。ボードへの接続がなされ、メモリが動作される。限界的な動作をする（marginally operational）、従って初期不良を生じる可能性があるチップは、多くの場合、バーン・インの間に故障を生じるように誘導される。
【０００５】
バーン・インの間にはバーン・イン・テスタを用いてある限定された量のテストが行われる。バーン・イン・テスタは、バーン・インの間チップを保持するのに用いられるプリント回路ボードに接続される。このテスタは、メモリに記憶されるデータを発生し測定することができる。このようにして、メモリの機能を試験することができる。しかし、バーン・イン・テスタの動作は比較的低速である。現在のバーン・イン・テスタの最高動作速度は約１０ＭＨｚである。更に、試験が可能な対象の種類も非常に限定されている。例えば、デバイス・タイミング関係やパラメータに関する（パラメトリクス：parametrics）の試験はできない。
【０００６】
試験信号はドライバ回路によって発生され、メモリから読み出された結果はコンパレータを用いて測定される。各サイトは同じ種類のメモリ・デバイスを受け取り各デバイスは同じように試験されるのであるから、１つのドライバを用いて複数のサイトに対して同時に試験データを発生させることが可能である。また、１つのコンパレータを用いて複数サイトからのデータをシーケンシャルに読み出すことも可能であろう。
【０００７】
バーン・インに続いて、メモリ・チップはバーン・イン・ボードから取り外され、より完全な試験が実行される試験段階に送られる。伝統的には、パッケージングの済んだ半導体デバイスは、チューブの中で試験フロアを移動されていた。より最近は、半導体デバイスの輸送にはトレイが用いられている。トレイを用いることの利点の１つとして、複数の半導体デバイスを試験システムに同時に提供することができることがある。デバイスをトレイに向けて及びトレイから移動させるのには、ピック・アンド・プレース（pick and place）機構が用いられている。
【０００８】
現在の半導体試験システムは複数のメモリを一度に試験することができる。試験装置には複数のサイトが含まれている。各サイトは、試験信号を１つのメモリ・チップに対して発生し測定する複数の信号線を含んでいる。各サイトへの信号は独立に発生され、伝統的なメモリ・テスタは１信号線当たり１つのドライバ／コンパレータ回路を有している。
【０００９】
メモリ・チップを試験するには、データ値のパターンがメモリに書き込まれ、読み出される。試験によっては、チップへの書き込みとメモリからの読み出しとの間に遅延が存在することを要求するものもある。タイミング関係及びパラメトリクスを確認することが可能であるが、その理由は、各ドライバ／コンパレータ回路がデバイス上での試験を特定することの一部としてプログラムが可能な時刻において信号を駆動し測定するように動作するからである。テスタには、較正及びデスキュ（deskew）調整を行う回路が一般に組み込まれており、試験信号がプログラムされた時刻において実際に発生されることを保証している。
【００１０】
最新のメモリ・テスタは試験ヘッド当たり最大で６４のサイトを含み、各サイトがメモリを試験する能力を有している。しかし、現在のほとんどのメモリ・テスタは、それよりもはるかに少ないサイトしか有していない。各サイトは同じ種類のチップを試験しているのであるから、各サイトに与えられる試験信号は同じである。しかし、複数のメモリを試験するためには、各メモリから読み出される値は別々に処理されなければならない。
【００１１】
図１には従来技術によるテスタが示されている。同様のテスタがＷＩＰＯ  ＷＯ９６／２９６４９及びＵ．Ｓ．５，３９０，１２９に記載されている。このメモリ・テスタはワークステーション１１０によって制御されるが、ワークステーション１１０は例えばＳＵＮのＳＰＡＲＣ（登録商標）ワークステーションを使用することができる。このワークステーションはテスタ本体１１２に接続され、テスタ本体１１２は試験信号を実際に発生し測定する。テスタ本体１１２は、被試験メモリ・デバイス（memory device under test = DUT）１１６に接触する試験ヘッド１１４に接続される。各ＤＵＴ１１６はサイト１１５においてテスタに接続される。
【００１２】
テスタ本体１１２は試験信号を発生する回路を含む。パターン発生器１１８が各ＤＵＴ１１６を試験する試験信号のパターンを発生する。テスト信号は、１つのＤＵＴ１１６に対して信号のコピーを作るファンアウト回路１２０に送られる。ファンアウト回路１２０は、これらの信号のコピーをサイト１１５と同数作成する。各サイトには、各信号線に対するドライバ／コンパレータが含まれる。また、サイト１１５の各ドライバ／コンパレータに対しては、タイミング較正回路が含まれている。
【００１３】
各サイト１１５はまた、エラー・プロセッサ１２４への応答を提供することができる。サイト１１５における各コンパレータの出力は予測された値が生じたかどうかを示す。エラー・プロセッサ１２４はこれらの結果を記憶し、また、それらをワークステーション１１０に送ることができる。
【００１４】
メモリの試験の間、パターン発生器１１８とエラー・プロセッサ１２４とは制御ロジック１２２の制御下にある。制御ロジック１２２もまたワークステーション１１０とのインターフェースを有する。ワークステーション１１０は、メモリ試験のためのユーザ・インターフェース及び全体のコントローラとして機能している。例えば、ワークステーション１１０は、ＤＵＴ１１６を試験ヘッド１１４に提供するハンドラ（handler）の制御も行っている。
【００１５】
試験のコストを低下させるには、多くの試験サイトがあるのが望ましい。そうであれば、すべてのパーツに試験信号が同時に与えられるので全体的な試験時間が短縮される。試験時間の短縮はコスト削減に匹敵することになる。
【００１６】
しかし、試験サイトの数を単に増加させるのには実際的な困難が存在する。第１の困難はコストに関するものである。各サイトは関連するタイミング回路を伴うドライバ／コンパレータの組を有している。この回路は比較的高価であることが多いので、多くの試験サイトに対して複製が作られる場合には、試験システムは非常に高価なものになる。
【００１７】
サイトの数を単純に増加させる場合に関連する困難として、ドライバ／コンパレータと関連の回路とによって占有される容積がある。精度に関する理由により、この回路は試験ヘッドに配置され、試験がなされているパーツに物理的に近接することができるようになっている。サイト数を単純に増加させると、試験ヘッドは不合理な程度まで大きくなる可能性がある。
【００１８】
試験が正確であるためには、被試験デバイスから読み出されるデータは、データ読み出しコマンドが入力されてから予測可能な時間経過後に試験システムに到達することが必要である。そうでなければ、試験システムは予測されるデータが受け取られていないという不正確な表示を与える虞がある。正確なデータが読み出されることを保証するには、伝統的な設計アプローチでは、様々なデータ及び制御信号の伝搬遅延を等化（補正）している。例えば、コンパレータを動作させるストローブ信号は、読み出されているデバイスからのデータが既にコンパレータに到達している時点でコンパレータに到達しなければならない。伝搬遅延を等化する現在の方法の１つとして、「デスキュ」と称されるプロセスを用いるものがある。伝搬遅延の差異を測定し、各信号経路における遅延成分を、すべての経路を介する遅延が同一になるまで調整する。
【００１９】
低速のテスタでは、伝搬遅延が異なることは通常問題ではない。低速のテスタでは、各読み出し動作が実行されるサイクルが比較的長い。サイクルが長いということは、被試験メモリからのデータが長い時間周期にわたってコンパレータにおいて入手可能であることを意味している。よって、ストローブ信号は、データがコンパレータに与えられる比較的長い時間周期の間の任意の時点でコンパレータに到達しうる。従って、信号がデスキュされなければならない精度は高くない。十分に低速で動作するテスタに対しては、デスキュ回路は要求されない。
【００２０】
より高速で動作するテスタの場合には、よりよいデスキュ精度が要求されるが、これは、被試験メモリから読み出されているデータがはるかに短い時間でコンパレータに与えられるからである。公知であるように、タイミング精度のよい回路の製造はそれだけ高価である。従って、バーン・イン・テスタなどの低速なテスタが多くのパーツを同時に試験できるように作られてきているが、２０ＭＨｚを超える速度で多くのメモリを試験することができる経済的なテスタ設計に対する必要性が存在している。
【００２１】
この必要性は、高いデータ速度で動作するメモリの試験の場合に特に切実である。パーツを完全に試験するには、意図した動作速度でテストをしなければならない。１００ＭＨｚ以上のオーダーのメモリ速度が一般的なものとなるように計画はなされている。しかし、動作速度が高くなると、テスタもより高価なものとなる。
【００２２】
他方で、完全なメモリ試験は、保持試験も含んでいなければならない。それには、記憶された情報を適切に保持することを確認するためにメモリが放置される遅延を含むことも必要である。この遅延のために、保持試験は比較的低速な試験である。比較的高価な高速メモリ・テスタに低速の保持試験を行わせることは望ましくない。この問題に対処するために、ＲａｍＢｕｓメモリなどの高速メモリを「スプリット・フロー」（split flow）を用いて試験することが提案されている。低速のテスタと高速のテスタとが別々に用いられる。
【００２３】
しかし、スプリット・フロー試験は、高速テスタを用いて低速試験を行うよりも経済的ではあるが、依然として望ましくない。より多くのテスタが必要となり、これは製造プラントにおいてフロア空間を占有し、従って資本コストを上昇させるからである。更に、試験装置を保守したり試験プログラムを書いたりという付帯的なコストが上昇する可能性がある。
【００２４】
従って、保持試験とそれ以外の低速試験とを経済的に実行できることが強く望まれている。また、より高速な試験を同じテスタ又は同じタイプのテスタを用いて行うことも望まれる。
【００２５】
【発明が解決しようとする課題】
以上の背景を念頭におくと、本発明の目的は、複数の半導体チップを経済的に試験することができるメモリ・テスタを提供することである。
【００２６】
【課題を解決するための手段】
以上の及びそれ以外の目的は、特許請求の範囲の独立請求項１、８及び１１の主題よって達成される。従属項は特定の実施の形態に向けられている。
【００２７】
好適実施例では、サイトは、テスタとのインターフェースを有するプリント回路ボード上の矩形状のアレイに配置される。各行（ロー）は共通のドライバによって駆動され、１つの行における各列（コラム）に対する伝搬遅延が増加する。出力イネーブル信号は１回の動作において各列に与えられるようにルーティングされる。メモリから読み出された値がいつラッチされるかを制御するストローブ信号は、サイトのどの列がアクセスされているかに基づいて選択的に遅延が与えられる。
【００２８】
【発明の実施の形態】
図２は、多くのパーツをパラレル（並列）に試験することができるように修正された従来技術によるテスタ１００を示す。好ましくは、メモリ・テスタが用いられ、ＤＵＴ１１６は半導体メモリ・チップである。５つのサイトが図解されている図１と比較すると、図２には５つの行（ロー）のサイトが示されており、それぞれの行は５つのサイトを有しているので、全体で２５のサイトがあることになる。しかし、サイトの数はあくまで例示であって発明を限定するものではないことを理解すべきである。好ましくは１００個のサイトがあってもよいし、更に好ましくは５００を超えるサイトがあってもかまわない。最も好ましくは１０００を超えるサイトを有することも可能である。ある実施例では、各行が１６のサイトを有する６４の行があり、全体では１０２４のサイトが存在している。
【００２９】
ＤＵＴ１１６に対するサイトはメモリ・アレイ・ボード２１０に付属している。メモリ・アレイ・ボード２１０は、好ましくは、その中でメモリ・チップが用いられ得るコンピュータ・システム又はそれ以外の電子デバイスを作るのに用いられるタイプのプリント回路ボードである。各サイトは、ソケットすなわち接触器をプリント回路ボードに取り付けることによって形成されうる。信号は、プリント回路ボード上の導電性トレースによってソケットに接続される。好ましくは、トレースはプリント回路ボード上に配置（被着）され、プリント回路ボード製造の分野では公知であるマイクロストリップ伝送線を形成する。トレースのレイアウトは図３Ａとの関係で後でより詳細に説明される。
【００３０】
メモリ・アレイ・ボード２１０は更にファンアウト回路２１４を含む。ファンアウト回路２１４は、図３Ａとの関係で後により詳細に説明される。一般的には、ファンアウト回路１２０は、メモリ・アレイ２１２の各行に１つの信号を提供する。ファンアウト回路２１４はこれらの信号をバッファし、各信号が１つの行の中のすべてのサイトに接続された伝送線を駆動するのに十分な電力を有していることを保証する。
【００３１】
更に、ファンアウト回路２１４は、被試験デバイス１１６からエラー・プロセッサ１２４へのデータの提供を制御する回路を含む。ファンアウト回路２１４の一部として、同期回路２１６が含まれる。同期回路２１６は、エラー・プロセッサ１２４に提供されたデータが被試験デバイス１１６の中の適切なものから来たものであることを保証する。ファンアウト回路２１４の動作は、図３Ａとの関係で後により詳細に説明される。
【００３２】
メモリ・アレイ・ボード２１０は、１つのプリント回路ボードにすることができる。あるいは、回路コネクタ又は介挿器（interposer）を用いて結合された複数のプリント回路ボードでもありうる。介挿器とは、回路コネクタのように、複数の信号線の間における接続を行うのに用いられるデバイスである。介挿器を用いるには、各プリント回路ボード上の信号線を１行のパッドの位置まで移動させる。介挿器は、スプリングのアレイによって分離された２つのパッドを有する。パッドは、信号トレースのアレイに接触する外形を有する。介挿器は、例えば、ＩＢＭ又はフォームファクタ（FormFactor）社から入手可能である。別の実施例が図４に示されている。
【００３３】
次に図３Ａを参照すると、メモリ・アレイ・ボード２１０がより詳細に示されている。被試験メモリ・デバイス１１６のアレイが示されている。この図では、アレイ２１２は矩形のアレイであり、被試験デバイス１１６の選択されたものだけが示されている。メモリ・アレイ２１２は、Ｎ行Ｍ列を有するように示されている。
【００３４】
メモリ・アレイ２１２の各行は、３１０（１）のようなアドレス線の組と３１２（１）のようなデータ線の組とを有している。図解の目的のために、アドレス線の各組は３０の線を有している。データ線の各組は２０の線を有している。しかし、各アドレスの組における線の数は試験される最大のメモリによって決定される。データ線の数は被試験メモリにおける１ワードの中の最大ビット数によって決定される。図解のために、アレイの中の１行を詳細に説明するが、各行は同じように構成されている。
【００３５】
アドレス線とデータ線とはすべて終端３１４として概略的に示されているように終端を含む。終端３１４によってアドレス又はデータ線が端部からの反射のない伝送線として機能することが可能になる。アドレス線３１０（１）とデータ線３１２（１）の組は、周知の回路ボード設計技術に従って、プリント回路ボード上のトレースとして実現される。
【００３６】
３１０（１）などの各行に対するアドレス線の組は、それぞれが、ドライバ３２８（１）として集合的に示されているドライバ増幅器によって駆動される。データ線３１２（１）の組の中の各データ線は、ドライバ３３０（１）及びコンパレータ３３２（１）から構成されたドライバ／コンパレータ対に接続されている。上述した場合と同様に、データ線３１２（１）の組における各線に対して１つのドライバが存在し、ドライバ３３０（１）はデータ線３１２（１）の組における２０のデータ線のそれぞれに接続された個々のドライバの概略的な表現である。駆動された信号のデータ線３１２（１）の組への反射を防止するために、各端部は図３Ａに示されるように終端３１４を有している。
【００３７】
各コンパレータ３３２は「デュアル・コンパレータ」である。これは、結果がハイ（ＨＩ）であるかロー（ＬＯ）であるかを指示することができることを意味する。デュアル・コンパレータは、測定された値がＨＩ、ＬＯ又は何らかの中間的な状態であるかを示す複数の出力線を有することが可能である。しかし、コンパレータ３３２からの線の数とは関係なく、アーキテクチャが図３Ａに一般的に示されている。
【００３８】
アドレス信号はテスタ１００からメモリ・アレイ・ボード２１０に提供される。各試験サイト１１５における個々の線の中のいくつかがアドレス信号を表す。図３Ａでは、これらの信号はＡＤＤ／ＣＬＫと示されている。半導体メモリにおいて一般的であるように、これらの信号はメモリ内のアドレスを記述するだけではなく、メモリの動作のタイミングを行うクロック信号も含むことができる。
【００３９】
アドレス及びクロック信号を１つのグループとして扱うことの利点は、これらの信号がメモリ・アレイ２１２における任意の被試験メモリに到達する経路長が同一である点である。従って、これらの信号の相対的なタイミングが維持される。ＡＤＤＲ信号が特定の被試験デバイスに到達するのにどれだけの時間を要するかとは関係なく、そのデバイスは、適切な時刻においてそのアドレスに応答するようにクロックされる。
【００４０】
ＡＤＤ／ＣＬＫ信号は、１グループの線としてバッファ増幅器３１６に提供される。１つのグループの中に複数のアドレス線が存在している。ここで与えられている数値例では、３０の別々の線が存在する。従って、バッファ増幅器３１６は、各線上の３０の個々の増幅器を表している。好ましくは、これらは、信号を搬送する物理的な線に整合された低インピーダンスのバッファ増幅器である。
【００４１】
バッファ増幅器３１６は、アドレス線３２２の組を駆動する。アドレス線３２２の組は、プリント回路ボード上のトレースとして実現されており、伝送線を提供するようにレイアウトされている。また、アドレス線３２２の組は反射を防止するために終端されている。バッファ増幅器３２８（１）、…、３２８（Ｎ）は、アドレス線３２２の組からタップ・オフ（分岐）している。このようにして、被試験メモリ１１６（１，１）、…、１１６（Ｎ，Ｍ）のすべてに同じアドレスが提供される。
【００４２】
サイト１１５からのデータは、線ＤＡＴＡ上で駆動される。線ＤＡＴＡはバッファ増幅器３１８に提供され、バッファ増幅器３１８はデータ線３２４の組を駆動する。駆動データ線３２４の組は、ここで図解されている数値の場合には、２０の個別の線である。従って、バッファ増幅器３１８は２０の個別のドライバを表し、組の中の各線に対して１つである。同じように、駆動データ線３２４の組も２０の個別の線を表す。これらの線は、伝送線を形成するメモリ・アレイ・ボード２１０上のトレースとして実現されている。図３Ａに示されるように、伝送線は終端３１４を用いて終端されている。バッファ増幅器３３０（１）、…、３３０（Ｎ）はデータ線３２４を駆動するように接続され、メモリ・アレイ２１２内の各行が同じ駆動データを受け取るようになっている。
【００４３】
図３Ａは、ＤＡＴＡ線がＡＤＤ／ＣＬＫ線と並列にそして比較的近接してレイアウトされている様子を示している。このレイアウトによって、書き込み動作の間は、ＤＡＴＡ、ＡＤＤ及びＣＬＫ信号の間の時間的関係は保存され、各被試験メモリ・デバイスが正確な時刻にデータを記憶することが保証される。
【００４４】
データ線３１２（１）の組など各行に対するデータ線の組は、更に、アレイ２１２内の被試験メモリ・デバイスの行の中のメモリ・チップの１つからのデータを搬送する。データ線３１２（１）の組は、その端部にコンパレータ３３２（１）を有している。コンパレータの入力はデータ線３１２（１）の組に接続されている。コンパレータ３３２（１）は、実際には、データ線３１２（１）の組における各データ線に対する１つのコンパレータを表す。
【００４５】
コンパレータ３３２（１）の出力はデータ・ラッチ３３８（１）に接続されている。データ・ラッチ３３８（１）は、データ線３１２（１）の組の中にある線の数と同じビットを記憶する。データが、この行のメモリ・チップ１１６（１，１）、…、１１６（１，Ｍ）のアレイにおける特定のメモリ・チップから読み出される。ラッチ３３８（１）へのクロック入力は、以下で更に詳細に説明されるように同期回路から導かれる。
【００４６】
半導体メモリは、データがメモリからいつ読み出されるべきかを命令する出力イネーブル（Output Enable = OE）信号を有する。いくつかのメモリ・デバイスでは、２以上の制御線が同時に特定の値をとるときに出力がイネーブルされる。しかし、複数の信号は１つのＯＥ信号として扱われることはできない。従って、ＯＥ信号は、テスタ１００によって、このテスタがメモリに予め記憶されていた試験値を読み出してメモリの正確な動作を検証しようとする試験対象のパーツに到達するときに、サイト１１５を介して提供される。
【００４７】
試験のための有効なデータを保証するためには、１つの行の中のただ１つのメモリが、ある時刻にデータを出力しなければならない。ＯＥ信号は、ある時刻においてアレイ２１２内のただ１つの列に配分されるように、スイッチングされることが可能である。特に、サイト１１５からのＯＥ信号はマルチプレクサ３３６に提供される。マルチプレクサ３３６は、アレイ２１２における列の数と同数の出力を有する。マルチプレクサ３３６の各出力は、バッファ増幅器３３４（１）、…、３３４（Ｍ）を介して読み出し制御線３４０（１）、…、３４０（Ｍ）に接続される。各読み出し制御線３４０（１）、…、３４０（Ｍ）は、伝送線を形成するプリント回路板上のトレースとして実現されている。従って、伝送線の遠方側の端部は終端３１４を用いて終端されている。
【００４８】
図解されている実施例では、メモリ当たりにただ１つの読み出し制御しか存在しない。従って、読み出し制御線３４０（１）、…、３４０（Ｍ）は単一の線である。しかし、メモリからの読み出しに複数の制御信号が必要となる場合には、図解されている実施例の単一の読み出し制御線の代わりに読み出し制御線の組を用いることができる。
【００４９】
マルチプレクサ３３６の制御入力は、ＳＥＬとして示されている。テスタ１１２などのテスタは、伝統的にはアドレス信号の複数の線を発生する。ＳＥＬ信号は、メモリ１１６のアドレシングに必要ではないアドレス線から導かれる。このようにして、データを再度読み出すための制御信号が、ある時刻においてアレイ２１２における被試験メモリの１つの列から提供される。
【００５０】
列におけるデータの読み出し動作に一部として、被試験メモリから読み出されたデータはラッチ３３８（１）、…、３３８（Ｎ）にラッチされる。ラッチ３３８（１）、…、３３８（Ｎ）へのクロック信号は、データをラッチするさせるのであるが、試験サイト１１５において発生されるＳＴＲＯＢＥ信号から導かれる。しかし、ラッチ３３８（１）、…、３３８（Ｎ）が正しいデータをラッチするためには、ＳＴＲＯＢＥ信号が、メモリ・チップからのデータと同時にラッチ３３８（１）、…、３３８（Ｎ）のそれぞれに到達することが必要である。
【００５１】
メモリ・アレイ・ボード２１０を設計する際には、様々な信号の伝搬遅延を考慮することが必要である。遅延３２０が伝搬遅延を訂正する。しかし、後でより詳細に説明されるように、各被試験デバイスからのデータに関連する伝搬遅延は、メモリ・アレイ２１２の中の各被試験デバイスの物理的な位置に左右される。特に、メモリ・アレイ２１２の第１列における被試験メモリ・デバイスは、第２行以降における被試験メモリ・デバイスの場合よりも、ラッチ３３８（１）、…、３３８（Ｎ）により近接している。同様の実施例では、各列の間の物理的な距離が、約０．５ナノ秒の信号伝搬遅延の差異として表される。
【００５２】
更に、ＯＥ信号は、アレイ２１２の第２列以降における被試験メモリに到達するには、第１列におけるメモリに到達する場合よりも余分に時間がかかる。被試験メモリはＯＥ信号が到達するまではデータの出力を開始しないので、ＯＥ信号がアレイ２１２内の様々なメモリに到達する異なる伝搬遅延が考慮されなければならない。ＯＥ信号の遅延は、データ信号における遅延と同じオーダーである。ここで与えられている例示的な数値の場合には、メモリ・アレイ２１２におけるメモリから読み出しする際には、ＯＥ信号はメモリ・アレイ２１２における各列に対して約１ナノ秒のオーダーで増加する量だけ遅延されなければならない。
【００５３】
従って、遅延３２０は、読み出されている列に比例してＳＴＲＯＢＥ信号を遅延させる。図３に示されているように、ＳＥＬ信号は、ＯＥ信号を列の中の１つに方向付ける。よって、ＳＥＬ信号を用いて、ＳＴＲＯＢＥ信号に追加される必要がある遅延量を指示することができる。
【００５４】
ＯＥ信号が被試験メモリ・デバイスに到達するのに要する時間の長さは、メモリの列の位置にではなく行の位置に依存することに注意すべきである。たとえば、信号は、制御信号線３４０（Ｍ）上を被試験メモリ・デバイス１１６（Ｎ，Ｍ）まで移動する場合よりも被試験メモリ・デバイス１１６（１，Ｍ）まで移動する方が長く時間がかかる。しかし、プリント回路ボード上のトレースは、この差異を計算に入れてレイアウトがなされている。特に、ＳＴＲＯＢＥ信号は、制御線３４０（Ｍ）における遅延と同じ量だけ、線３２６上において遅延される。同じ理由により、被試験デバイスは、データ及び制御線がアレイの行及び列と平行に配置されている矩形上のアレイが好ましい。
【００５５】
図３Ｂには、遅延３２０のための単純な実現例が示されている。ＳＴＲＯＢＥ信号がマルチプレクサ３５０の入力に与えられる。マルチプレクサ３５０は、メモリ・アレイ２１２の各列に１つが対応する複数の出力を有している。各出力は、それに付属する固定された遅延要素３５２（１）、…、３５２（Ｍ）に接続されている。各遅延によって導入される遅延の量は、ＯＥ信号がその列におけるメモリ・チップに到達するのに要する時間とそのメモリ・チップからのデータがそのチップに関連するラッチ３３８（１）、…、３３８（Ｎ）に到達する時間との和と、ＳＴＲＯＢＥ信号が全く遅延のない場合に同じラッチに到達するのに要する時間との差に対応する。たとえば、遅延３５２（１）は４ナノ秒の遅延を有するが、これは、メモリ１１６（１，１）、…、１１６（Ｎ，Ｍ）から読み出されたデータと全く遅延がない場合のＳＴＲＯＢＥ信号とのラッチ３３８（１）、…、３３８（Ｎ）への到着時間の差を表す。遅延３５２（２）は５ナノ秒の遅延を有するが、これは、アレイ２１２の第１列におけるメモリ・デバイスに関連する遅延の差異と、アレイ２１２の第１列及び第２列の間の信号伝送に対して追加された遅延を反映する約１ナノ秒の差異との和である。遅延３５２（３）は６ナノ秒の遅延を有するが、これは、第２列及び第３列の間の信号伝搬時間に関連する更なる約１ナノ秒の遅延を表す。
【００５６】
好適実施例では、アレイ２１２における列の間の間隔は一様である。従って、残りの遅延３５２（４）、…、３５２（Ｎ）は線形的に増加する、すなわち、被試験メモリからのデータをＳＴＲＯＢＥ信号と同期させる遅延を有することになる。しかし、ここの文脈では、「同期をとる」というのは信号が同時に到達することは必ずしも意味していないことに注意すべきである。むしろ、これらの信号が、サイト１１５においてこれらの信号が有している時間的関係と理想的には一致する所望の時間的関係を有していることを意味する。
【００５７】
アレイ２１２における被試験メモリの列からのデータがラッチ３３８（１）、…、３３８（Ｎ）にいったんラッチされると、これらの値はテスタ１００に読み出される。これらの値はエラー・プロセッサ１２４に記憶される。エラー・プロセッサ１２４の内部では、これらの値は、パターン発生器によって発生された予測されるデータと比較され、ワークステーション１１０に出力される。しかし、このようなエラー処理は、大部分が従来技術の場合と同様である。
【００５８】
次に図４Ａを参照すると、テスタ１００の内部でメモリ・アレイ・ボードを実現する１つの実施例が示されている。メモリ・アレイ・ボード２１０は、単一のプリント回路ボード４１０として実現されるように示されている。メモリ・アレイ２１２は、プリント回路ボード４１０の一方の端部に配置されている。ファンアウト回路が、プリント回路ボード４１０の他方の端部に配置されている。回路ボード４１０のこの端部には、多数の供給源から市販されているタイプのバックプレーン・コネクタ４１６が設置されている。
【００５９】
バックプレーン・コネクタ４１６は、試験ヘッド１１４のバックプレーンに取り付けられた係合（mating）コネクタ４１４にプラグインされている。バックプレーンは、一般に、多くのレベルの回路トレースを備えていることにより多くの信号を搬送することができる多層のプリント回路ボードである。電気的コネクタがプリント回路ボードに設置され、それ以外のプリント回路ボードがこれらのコネクタにプラグインされる。バックプレーンは、プリント回路ボードの間で信号をルーティング（ルート設定）する経路を提供する。ほとんどの複雑な電子システムは何らかの形式のバックプレーンを有している。図１に示されているような伝統的な試験システムでは、テスタ本体１１２からの信号は試験ヘッド１１４のバックプレーンを介して試験ヘッドにおける回路ボードに配分される。試験ヘッドにおける回路ボードは、たとえば、サイト１１５のそれぞれにおいて信号を発生し測定するドライバ及びコンパレータを有している。
【００６０】
メモリの試験動作の間は、被試験メモリ・チップは上昇した温度における試験のために加熱されることが多い。ボード４１０を用いてメモリ・チップのアレイを試験する度にファンアウト回路２１４を加熱することは望ましくない。従って、試験ヘッドは、好適実施例では、回路ボード４１０のメモリ・アレイ２１２を含む部分とファンアウト回路２１４を含む部分との間に熱バッフル（thermal baffle）が設けられている。熱バッフルは、絶縁性の壁又はこの分野で公知であるそれ以外の熱絶縁構造として実現することができる。
【００６１】
図４Ｂは、メモリ・アレイ・ボード２１０の別のレイアウトを示している。２つの物理的に別個のプリント回路ボードが用いられている。プリント回路ボード４３２はメモリ・アレイ２１２を含む。ファンアウト回路２１４は別のプリント回路ボード４３０上に含まれている。
【００６２】
プリント回路ボード４３０は、このプリント回路ボードに取り付けられたコネクタとバックプレーン４１２に取り付けられた係合コネクタとを介してバックプレーン４１２に接続されている。この接続は図４Ａにおいてなされている通りである。プリント回路ボード４３０及び４３２の間の接続は、プリント回路ボード４３０に取り付けられたコネクタ４３３とプリント回路ボード４３２に取り付けられたコネクタ４３６とを用いてなされている。ファンアウト回路２１４とメモリ・アレイ２１２との間の信号接続の数は、テスタ本体１１２とファンアウト回路２１４との間よりも多い。従って、プリント回路ボード４３０及び４３２の間の接続のためには、介挿器タイプのコネクタが好適である。図４Ｂには、プリント回路ボード４３２上のメモリ・デバイスが上昇した温度において試験される度にファンアウト回路が上昇した温度に露出されることを防止する方法として、熱バッフル４１８が示されている。
【００６３】
図４Ｂの実施例の長所は、メモリ・アレイ２１２を含むプリント回路ボードは異なるタイプの被試験メモリに対しては異なるレイアウトを必要とする可能性が高いという事実から生じる。しかし、ファンアウト回路２１４はほとんどすべてのタイプの被試験メモリ・チップと共に用いるのに適していると思われる一般的な回路である。よって、図４Ｂの実施例では、メモリ・アレイ・ボード２１０が異なるタイプのデバイスに対して作られるときには、各タイプのデバイスに対するコストはより少なくなる。
【００６４】
更に別の実施例が図４Ｃに示されている。図４Ｃでは、メモリ・アレイ・ボード２１０は、２つのプリント回路ボード４５０及び４５２として物理的に実現される。プリント回路ボード４５０はメモリ・アレイ２１２を含み、プリント回路ボード４５２はファンアウト回路２１４を含む。
【００６５】
バックプレーン４１２は、２つの側面上にコネクタを有している。コネクタ４５６はプリント回路ボード４５２上に取り付けられたコネクタ４５４と係合している。コネクタ４５８はプリント回路ボード４５０上に取り付けられたコネクタ４６０と係合している。図４Ｃの構成では、ファンアウト回路２１４はバックプレーン４１２によってメモリ・アレイ２１２から物理的に分離されている。従って、メモリ・アレイ２１２が加熱されるときにファンアウト回路２１４が加熱されることを防止するために別個の熱バッフルが必要となることはない。しかし、バックプレーン・コネクタ４５８及び４６０は、はるかに高密度のコネクタ４１４及び４１６であるので、故障する傾向はより高くなる可能性がある。
【００６６】
上述の実施例では、プリント回路ボード４１０、４３０、４３２、４５２又は４５０はメモリ・デバイスのアレイの試験だけに用いられる。しかし、製造上の操作によっては、メモリ・デバイスがバーン・イン・ボードの中に挿入され、試験に先だって上昇した温度で動作されることがある。同じボードがバーン・インと試験用のメモリ・デバイスの保持とに用られることは可能である。その場合には、メモリ・デバイスは、同じプリント回路ボード上でバーン・イン段階から試験段階に直接に送られることになる。このような構成は、半導体の製造過程において必要となる転送ステップの回数を減少させるという利点があり、それによって、スループットを向上させコストを削減することができる。
動作
動作の際には、被試験メモリ・デバイス１１６はメモリ・アレイ・ボード２１０上のソケットに挿入される。このステップは、好ましくは、自動化されたピック・アンド・プレイス処理装置によって実行される。次に、ボードは図４Ａないし４Ｃに示された方法の１つ又はそれ以外の均等な接触器技術に従って試験ヘッドに接続される。複数のボードを一度に接続することができる。好ましくは、４ないし６４の別々のボードが、各ボード上のサイト数に応じて、同時に接続され得る。
【００６７】
好適実施例では、自動化されたハンドラがピック・アンド・プレイス機構から試験ヘッドまでボードを移動させる。自動化されたハンドラは、ワークステーション１１０上で動作するソフトウェアの制御下で操作される。あるいは、人間のオペレータが、手動で試験ヘッド上の接触点にボードを挿入し、ワークステーション１１０にコマンドを入力して試験を開始することもできる。
【００６８】
試験がいったん開始されると、制御回路がパターン発生器１１８からのデータ及びアドレス信号の発生を開始する。最初は、線ＯＥはアサートされていない状態に設定され、それによって、被試験メモリ・デバイス１１６（１，１）、…、１１６（Ｎ，Ｍ）のどれもデータを出力しないようにする。ファンアウト回路１２０がパターンを各試験サイト１１５に配分する。各試験サイトは同様に動作する。
【００６９】
データ及びアドレス信号は、各ボード上のファンアウト回路２１４を介して被試験メモリ・デバイスまでルーティングされる。すべてのボード上のすべての被試験メモリ・デバイスが同じ書き込み動作の間にデータを書き込まれる。書き込み動作は読み出し動作が要求されるまですべての被試験デバイスに対して継続する。
【００７０】
読み出し動作のためには、チップの１列から値が一度に１つ読み出される。読み出し動作のためには、ＯＥ線はアサートされる。ＳＥＬ線は、マルチプレクサ３３６をメモリ・アレイ２１２の第１列にアクセスさせる値に設定される。第１列からの値は、次に、ラッチ３３８（１）、…、３３８（Ｎ）の中にラッチされ、そこからエラー・プロセッサ１２４に転送することができる。
【００７１】
メモリ・アレイ２１２の第１列におけるすべてのデバイスから値がいったん読み出されると、ＳＥＬ線上の値はインクリメントされ、マルチプレクサ３３６に被試験メモリ・デバイス１１６（１，２）、…、１１６（Ｎ，２）への制御信号をラッチ３３８（１）、…、３３８（Ｎ）の中にラッチさせる。ＳＥＬ線上の値は、ユーザによってワークステーション１１０の中にインストールされたプログラムに従って、テスタ１００によって発生される。ＳＥＬ線上の値を変更すると、遅延３２０がアレイの第２列におけるデバイスまでの異なる伝搬時間を自動的に調整する。
【００７２】
このプロセスは、アレイ内のすべてのメモリが読みだされるまでこのようにして反復される。次に、テスタ１００が、アレイ２１２内のすべてのデバイスから読み出されたデータを処理する。一般的には、データは、予測された値と実際の値とを比較することによって処理される。テスタの内部では、この比較は、被試験デバイスからデータが読み出されるのと同じくらい速く実行されうる。従って、テスタ１００は、すべての被試験デバイスからのデータを容易に処理することができる。
【００７３】
この方法を用いると著しい時間短縮が可能である。書き込み時間は、メモリ・アレイ２１２内の被試験メモリ・デバイスの数に比例して、標準的なテスタに対して短縮される。
【００７４】
保持試験のためのプログラムを数千のメモリについて一度で行っていることによって、著しい節約が得られている。テスタは、各試験の一部としてある遅延の間待機しなければならない。テスタ上に６４のサイトがある場合には、テスタは、すべての６４のパーツが試験される遅延間隔の間待機しなければならない。しかし、テスタ当たりで１０００のサイトが存在する場合には、テスタは１０００のパーツがすべて試験されるのを１回だけ遅延間隔を待機しなければならない。
【００７５】
本発明は、ＲＡＭＢＵＳのパーツを試験するのに特に適している。これらのパーツは、保持試験の場合のように非常に低速で試験されなければならない。しかし、ＲＡＭＢＵＳのパーツは、非常な高速で動作することも意図されている。本発明のテスタは、高速での試験を行うことができる。たとえば、１００ＭＨｚ以上での動作が可能である。しかし、この動作は、保持試験などの低速試験も、経済的に行うことができる。
【００７６】
以上で１つの実施例について説明したが、多くの別の実施例や変更が可能である。たとえば、テスタ当たりのサイト数とメモリ・アレイ内のメモリ数とは、例示のために与えられているだけである。同様に、遅延の数値とアドレス又はデータ線の数とは、共に例示目的のものであり、本発明の限定を意図していない。
【００７７】
別の例としては、ＳＴＲＯＢＥ信号は、アレイ２１２の中のどの列が読み出されているかに基づいて選択的に遅延されるように示されている。この遅延は、メモリ・アレイ・ボード上に導かれるように示されている。多くの自動試験システムにおいて、試験信号の発生時刻をプログラムすることが可能である。従って、ＳＴＲＯＢＥ信号において、テスタによって発生されるのと同じ遅延を導入することが可能である。テスタ内部で信号を発生することによって、メモリ・アレイ・ボード上に別個の遅延回路を設ける必要がなくなる。これは、状況によっては効果的である。そのような場合には、遅延３２０は、メモリ・アレイ・ボード２１０上の別個の遅延要素ではなく、テスタ内部のプログラマブル（プログラム可能）遅延を表しうる。
【００７８】
遅延３２０によって導入される必要な遅延量は、用いられる特定のプリント回路ボード又は試験される特定のタイプのメモリ・チップに依存する。遅延３２０がテスタ内のプログラマブル遅延を表す場合には、試験プログラムを異なるボード又は異なるデバイスの場合には変更しなければならない可能性がある。これと対照的に、各メモリ・アレイ・ボード上で別個の遅延を用いるならば、各列に導入される遅延量はボード上において恒久的な調整を行うことによって較正することが可能である。
【００７９】
また、メモリ・アレイ２１２の各列に対して単一の固定された遅延３５２（１）、…、３５２（Ｎ）が提供されることは必要ない。遅延３２０の別の実施例もまた可能である。たとえば、試験システムの内部でプログラマブルな遅延を用いることは多い。２進重み付けされた遅延線を用いることもできる。あるいは、既知の速度で増加する信号を発生しその信号をプログラマブルなスレショルド値と比較することによって、遅延を実現することができる。信号値がスレショルド値と交差するときに出力が生じる。スレショルド値を変更することによって、その出力信号が発生されるまでの遅延を調整することができる。
【００８０】
遅延３２０が広範囲な値にわたってプログラマブルである場合には、メモリ・ルックアップ・テーブルを用いて、ＳＥＬ信号の各値を特定の遅延設定と関係付けることができる。メモリ・ルックアップ・テーブル内の値は、較正ルーチンを用いて測定しなければならない。しかし、各ＳＥＬ値に対して要求される遅延は安定しているので、要求される複数の較正の間に長い時間が経過する可能性があり、較正を試験フロアにおいてではなく、工場又は較正実験室において実行することができる。その場合には、各メモリ・ルックアップ・テーブルは、不揮発性メモリを用いて実現することができる。
【００８１】
可能性のある変更の別の例として、被試験メモリ・デバイスはテスタ１００とは別個のプリント回路ボード上に挿入される必要はない。たとえば、プリント回路ボードを試験ヘッド１１４に取付け複数の接触器を用いて構成することが可能である。そして、デバイスのトレイを接触器の場所まで移動させメモリ・デバイスを接触器に押し入れることができる。このようなアプローチは、パーツの試験トレイに対して用いられることがある。
【００８２】
また、試験システムの較正についての明示的な説明はなされていない。テスタ１００はサイト１１５によって図解される時点まで従来の態様で較正が可能である。この較正により、ＯＥ、ＳＴＲＯＢＥ及びＳＥＬなどのアドレス、データ及び制御信号は、その時点において所望の時間的関係を有することが保証される。メモリ・アレイ・ボード２１０を別個に構成することも可能である。遅延３５２（１）、…、３５２（Ｍ）に対する要求値は、メモリ・アレイ・ボード２１０上の列の間の伝搬遅延に基づいて測定されうる。あるいは、メモリ・アレイ・ボードは、このボードの別個の較正を不要にする程度までの精度を要求して作ることもできる。
【００８３】
更に、各メモリは出力イネーブル信号を受け取ると説明された。この信号は、単一の線として示されている。伝統的なメモリは、単一の線である出力イネーブル信号を用いて設計されてきた。しかし、出力イネーブル信号が単一の線であるべきだという要請は存在しない。必要なのは、アレイ内のどのシップ（ship）が特定の時刻においてデータを出力すべきかを識別する何らかの機構が存在することだけである。たとえば、何らかのメモリが、チップの電源オン（パワー・アップ）の際にプログラムされる内部アドレス・レジスタを有することが可能である。このようにして、アレイにおける各メモリを、パワー・アップ時にあるアドレスを用いてプログラムし、動作中に、いずれかのアドレス線を用いてどのチップがその出力をイネーブルしたかを選択することができる。このようなメモリを用いると、同じＯＥ線３３４（１）、…、３３４（Ｍ）に接続されて示されているすべてのメモリには、同じアドレスを与えるであろう。この結果として、アレイ２１４の同じ列にあるすべてのメモリが同時に値を出力し、それにより、動作が図３Ａとの関係で既に説明されたものと同じになる。この種のメモリを用いると、マルチプレクサ３３６は出力イネーブル信号を被試験メモリまでルーティングする回路の別個の物理的要素としては必要でなくなる。その代わりに、ルーティング回路は被試験メモリに提供されるアドレス信号を選択するテスタ本体１１２の一部となりうる。
【００８４】
本発明はテスタの特定の動作速度との関係で説明されたことに注意すべきである。伝統的なテスタでは、動作速度は、当該テスタが動作不能となる或る周波数までプログラムすることができる。しかし、本発明によるテスタの効果を最大化するには、テスタ１１２の最大動作速度が２０ＭＨｚを超えているべきである。好ましくは、テスタは少なくとも５０ＭＨｚの速度で動作する。より好ましくは、速度は６０ＭＨｚを、更には１００ＭＨｚを超えるべきである。本発明においては、そのような速度で大型の並列テスタを動作させることが経済的に可能となる。
【図面の簡単な説明】
本発明は以上の詳細な説明と次の添付図面とを参照することによってよりよく理解されうる。
【図１】  複数のサイトを有する従来技術によるメモリ・テスタのブロック図による図解である。
【図２】  サイトの数が拡大されている本発明によるメモリ・テスタを図解するブロック図である。
【図３】  図３Ａ及び３Ｂから構成されている。図３Ａは、図２のメモリ・サイトのアレイをより詳細に示す。図３Ｂは、図３Ａの遅延回路の１つの実施例を示す。
【図４】  図４Ａ、４Ｂ及び４Ｃから構成され、本発明によるメモリ・アレイ・ボードの別の実施例を示している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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