(57)【特許請求の範囲】
【請求項１】
回路セルの配置配線終了後のレイアウトデータに対して、瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定するキャパシタ挿入位置決定手段と、
前記キャパシタに必要とされる容量値を算出する容量値算出手段と、
前記キャパシタ挿入位置手段により決定されたキャパシタ挿入位置周辺の空き領域を検出する空き領域検出手段と、
前記空き領域検出手段により検出された空き領域に前記容量値算出手段により算出された容量値を満たす分の容量セルを配置する容量セル配置手段と、
前記容量セル配置手段により配置された容量セルのキャパシタ端子と前記キャパシタ挿入位置の電源配線とを配線で接続する配線手段と
を有することを特徴とする半導体設計装置。
【請求項２】
前記容量セルが、
前記回路セルと共通の位置に電源配線パターンを有し、
前記キャパシタ端子が前記電源配線パターンと未接続である
ことを特徴とする請求項１に記載の半導体設計装置。
【請求項３】
瞬時電流発生による電源電圧の低下を防止するのに必要な容量値を有するキャパシタを備える容量セルが、前記キャパシタの接続を必要とする回路セルの配置位置とは異なる位置に配置され、
前記キャパシタの端子と、前記回路セルの前記キャパシタを挿入すべき位置の電源配線とが、前記電源配線とは異なる配線により接続されている
ことを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計装置および半導体回路に関する。
【背景技術】
【０００２】
近年、半導体回路の高集積化、高速化の進展に伴い、同期的に動作する回路セルが高密度に配置された領域には、信号変化時に大電流の瞬時電流が電源配線に流れ、その領域の電源電圧が一時的に低下することがある。このような電源電圧の低下が起きると、いわゆる、瞬時電流ノイズが発生し、半導体回路の性能悪化をもたらす。
【０００３】
このよう大電流の瞬時電流の発生により電源電圧が低下することへの対策としては、その領域にデカップリングキャパシタを挿入し、電源配線の容量を増加させることが効果的である。
【０００４】
そこで、従来、半導体回路のレイアウト設計において、自動配置配線終了後、セル配置領域内の冗長領域を検出し、容量成分のみを有する容量セルを挿入することが行われている。そして、既配置セルの周辺に容量セルを挿入できる領域がなければ、既配置セルを移動させて容量セルを挿入する自動配置配線装置が提案されている（例えば、特許文献１参照。）。
【０００５】
しかし、一般に、セルが密集配置されている領域には、信号伝達タイミングがクリティカルなセルが配置されている可能性が高く、このような領域で既配置セルを移動させると配線長が増加し、信号伝達のタイミング違反を引き起こす原因となる、という問題があった。
【特許文献１】特開２００４−７０７２１号公報  （第１３ページ、図１９）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、既配置セルを移動させることなく、電源配線に容量成分を付加し瞬時電流ノイズの発生を抑制することのできる半導体設計装置および半導体回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、回路セルの配置配線終了後のレイアウトデータに対して、瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定するキャパシタ挿入位置決定手段と、前記キャパシタに必要とされる容量値を算出する容量値算出手段と、前記キャパシタ挿入位置手段により決定されたキャパシタ挿入位置周辺の空き領域を検出する空き領域検出手段と、前記空き領域検出手段により検出された空き領域に前記容量値算出手段により算出された容量値を満たす分の容量セルを配置する容量セル配置手段と、前記容量セル配置手段により配置された容量セルのキャパシタ端子と前記キャパシタ挿入位置の電源配線とを配線で接続する配線手段とを有することを特徴とする半導体設計装置が提供される。
【０００８】
また、本発明の別の一態様によれば、回路セルの配置配線終了後に配線密度均等化のためのダミーメタルが配置されたレイアウトデータに対して、瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定するキャパシタ挿入位置決定手段と、前記キャパシタに必要とされる容量値を算出する容量値算出手段と、前記キャパシタ挿入位置手段により決定されたキャパシタ挿入位置周辺のダミーメタルを検出するダミーメタル検出手段と、前記ダミーメタル検出手段により検出されたダミーメタルの容量値を算出し、前記容量値算出手段により算出された容量値を満たす分のダミーメタルを選択するダミーメタル選択手段と、前記ダミーメタル選択手段により選択されたダミーメタルと前記キャパシタ挿入位置の電源配線とを配線で接続する配線手段とを有することを特徴とする半導体設計装置が提供される。
【０００９】
また、本発明の一態様によれば、瞬時電流発生による電源電圧の低下を防止するのに必要な容量値を有するキャパシタを備える容量セルが、前記キャパシタの接続を必要とする回路セルの配置位置とは異なる位置に配置され、前記キャパシタの端子と、前記回路セルの前記キャパシタを挿入すべき位置の電源配線とが、前記電源配線とは異なる配線により接続されていることを特徴とする半導体回路が提供される。
【００１０】
また、本発明の別の一態様によれば、瞬時電流発生による電源電圧の低下を防止するキャパシタに必要な容量値に相当する容量値を有するダミーメタルと、前記キャパシタを挿入すべき位置の電源配線とが、配線により接続されていることを特徴とする半導体回路が提供される。
【発明の効果】
【００１１】
本発明によれば、瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、既配置セルを移動させることなく、電源配線に容量成分を付加し瞬時電流ノイズの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係る半導体設計装置の構成の例を示すブロック図である。
【００１４】
本実施例の半導体設計装置１は、回路設計用の論理ゲートセルや動作安定用の電源セルなどの回路セルの配置および配線が終了した後のレイアウトデータ１００に対して、瞬時電流の電流経路の解析にもとづいて瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定するキャパシタ挿入位置決定部１１と、そのキャパシタに必要とされる容量値を算出する容量値算出部１２と、そのキャパシタの挿入位置周辺の空き領域を検出する空き領域検出部１３と、その空き領域に容量値算出部１２により算出された容量値を満たす分の容量セルを配置する容量セル配置部１４と、配置された容量セルのキャパシタ端子とキャパシタ挿入位置の電源配線とを配線で接続する配線部１５と、を有する。
【００１５】
配線部１５による処理が終了すると、半導体設計装置１からは、瞬時電流発生による電源電圧の低下を防止するためのデカップリング用のキャパシタが挿入されたキャパシタ挿入済みレイアウトデータ１１０が出力される。
【００１６】
次に、本実施例の半導体設計装置１を用いてデカップリング用のキャパシタを挿入する処理について、図２〜図７を用いて説明する。
【００１７】
図２は、半導体設計装置１において、デカップリング用のキャパシタを挿入するときの処理手順の例を示すフロー図である。
【００１８】
半導体設計装置１は、処理を開始すると、まず、キャパシタ挿入位置決定部１１が、レイアウトデータ１００にもとづいて、動作時間経過に対する電源配線経路ごとの電流の変化を算出し、回路のノードごとに、瞬時電流の大きさを解析して（ステップＳ０１）、予め定めた閾値を超える電源電圧低下が発生するかどうかを判定し（ステップＳ０２）、閾値を超える電源電圧低下が発生したノードがあるときは（Ｙ）、そのノードをデカップリング用のキャパシタの挿入位置と決定する（ステップＳ０３）。なお、閾値を超える電源電圧低下が発生しないときは（Ｎ）、そのまま終了する。
【００１９】
その結果、例えば、図３に示す半導体回路１０００の回路セル配置に対して、黒丸で示す位置がデカップリング用のキャパシタの挿入位置と決定されたものとする。
【００２０】
続いて、挿入するキャパシタに関し、容量値算出部１２が、瞬時電流の大きさにもとづいて、電源電圧の変動を閾値より小さくするために必要な容量値を算出し（ステップＳ０４）、容量セル１個当たりの容量値をもとに、配置すべき容量セルの個数を算出する（ステップＳ０５）。
【００２１】
次に、空き領域検出部１３が、その容量セルを配置するために、キャパシタの挿入位置周辺の空き領域を検出する（ステップＳ０６）。
【００２２】
その結果、例えば、図４に示す2か所の空き領域が検出されたものとする。
【００２３】
続いて、容量セル配置部１４が、この空き領域に、容量値算出部１２により算出された容量セルを配置する（ステップＳ０７）。
【００２４】
このとき、容量セル配置部１４は、複数の空き領域に対して、キャパシタの挿入位置に近い順に使用する空き領域を決定し、容量セルを配置してゆく。例えば、３個の容量セルの配置が必要な場合、図５に示すように、キャパシタの挿入位置に近い空き領域に１個の容量セルを配置し、キャパシタの挿入位置から離れた空き領域に２個の容量セルを配置する。
【００２５】
ここで、本実施例で使用する容量セルの構成について説明する。
【００２６】
図６（ａ）に本実施例で使用する容量セルの構成の例を模式図で示す。また、図６（ｂ）に、従来の容量セルの構成の例を参考図として示す。
【００２７】
従来の一般的な容量セルでは、図６（ｂ）に示すように、セル内部で、キャパシタ端子の一方がＶＤＤ電源配線パターンに、キャパシタ端子の他方がＶＳＳ電源配線パターンに、予め接続されている。これにより、容量セルを配置しただけで、ＶＤＤ、ＶＳＳ電源間にキャパシタが接続される。
【００２８】
一方、本実施例で使用する容量セルでは、キャパシタ端子をＶＤＤ電源配線パターンおよびＶＳＳ電源配線パターンと予め接続することを行わないようにしている。
【００２９】
すなわち、図６（ａ）に示すように、本実施例で使用する容量セルでは、キャパシタ端子が、ＶＤＤ電源配線パターンおよびＶＳＳ電源配線パターンに接続されておらず、独立した端子パターンとして配置されている。
【００３０】
これにより、本実施例で使用する容量セルを配置しただけでは、容量セルのキャパシタ端子と電源配線との接続が行われない。
【００３１】
そこで、図２のフローに戻って、配線部１５が、容量セルのキャパシタ端子と、キャパシタの挿入位置の電源配線とを接続する配線を行う。
【００３２】
図７に、配線部１５による配線を行った結果を示す。
【００３３】
図７に示すような配線を行うことにより、瞬時電流発生による電源電圧の低下が懸念される位置の電源配線に、電源電圧の低下を防止するために必要な容量値を有するキャパシタを、接続することができる。
【００３４】
このような本実施例によれば、瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、周辺の空き領域に容量セルを配置し、そのキャパシタ端子と電源電圧の低下が懸念される位置の電源配線とを配線で接続するため、既配置セルを移動させることなく、デカップリング用キャパシタを配置することができる。これにより、瞬時電流ノイズの発生を抑制することができる。
【００３５】
また、既配置セルを移動させることがないので、信号伝達のタイミングがクリティカルなセルが密集配置されていても、タイミング違反を起こすことなく信号伝達を行うことができる。
【００３６】
なお、容量セルとして、図６（ｂ）に示した従来の容量セルを用いることも可能である。その場合も、キャパシタ端子をキャパシタ挿入位置の電源配線と接続することにより、電源電圧低下の防止を図ることができる。
【実施例２】
【００３７】
図８は、本発明の実施例２に係る半導体設計装置の構成の例を示すブロック図である。
【００３８】
本実施例の半導体設計装置２は、回路セルの配置配線終了後のレイアウトデータに、さらに配線密度均等化のためのダミーメタルが配置されたダミーメタル配置済みレイアウトデータ２００に対して、瞬時電流の電流経路の解析にもとづいて瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定するキャパシタ挿入位置決定部２１と、そのキャパシタに必要とされる容量値を算出する容量値算出部２２と、そのキャパシタ挿入位置周辺のダミーメタルを検出するダミーメタル検出部２３と、その検出されたダミーメタルの容量値を算出し、容量値算出部２２により算出された容量値を満たす分のダミーメタルを選択するダミーメタル選択部２３と、その選択されたダミーメタルと前記キャパシタ挿入位置の電源配線とを配線で接続する配線部２５と、を有する。
【００３９】
配線部２５による処理が終了すると、半導体設計装置２からは、瞬時電流発生による電源電圧の低下を防止するためのデカップリング用のキャパシタが挿入されたキャパシタ挿入済みレイアウトデータ２１０が出力される。
【００４０】
次に、本実施例の半導体設計装置２を用いてデカップリング用のキャパシタを挿入する処理について、図９〜図１２を用いて説明する。
【００４１】
図９は、半導体設計装置２において、デカップリング用のキャパシタを挿入するときの処理手順の例を示すフロー図である。
【００４２】
半導体設計装置２は、処理を開始すると、まず、キャパシタ挿入位置決定部２１が、レイアウトデータ２００にもとづいて、動作時間経過に対する電源配線経路ごとの電流の変化を算出し、回路のノードごとに、瞬時電流の大きさを解析して（ステップＳ１１）、予め定めた閾値を超える電源電圧低下が発生するかどうかを判定し（ステップＳ１２）、閾値を超える電源電圧低下が発生したノードがあるときは（Ｙ）、そのノードをデカップリング用のキャパシタの挿入位置と決定する（ステップＳ１３）。なお、閾値を超える電源電圧降下が発生しないときは（Ｎ）、そのまま終了する。
【００４３】
その結果、例えば、図１０に示す半導体回路２０００の回路セル配置に対して、黒丸で示す位置がデカップリング用のキャパシタの挿入位置と決定されたものとする。
【００４４】
続いて、挿入するキャパシタに関し、容量値算出部１２が、瞬時電流の大きさにもとづいて、電源電圧の変動を閾値より小さくするために必要な容量値を算出する（ステップＳ１４）。
【００４５】
次に、ダミーメタル検出部２３が、そのキャパシタ挿入位置周辺のダミーメタルを検出する（ステップＳ１５）。
【００４６】
その結果、図１０に示すダミーメタルＤＭ１〜ＤＭ４が検出されたものとする。
【００４７】
そこで、ダミーメタル選択部２３が、このダミーメタルＤＭ１〜ＤＭ４それぞれの容量値を算出する（ステップＳ１６）。
【００４８】
ここで、ダミーメタルにより形成されるキャパシタについて説明する。
【００４９】
図１１は、下層配線層に電源ＶＤＤおよびＶＳＳが配線され、そのＶＤＤおよびＶＳＳ配線に重なって、上層配線層にダミーメタルＡ、Ｂが配線された状態を示す半導体回路の模式的断面図である。各配線間は絶縁膜により絶縁されている。
【００５０】
したがって、この場合、ダミーメタルＡと電源ＶＤＤとの間にキャパシタＣ１が形成され、ダミーメタルＢと電源ＶＳＳとの間にキャパシタＣ２が形成される。また、ダミーメタルＡとダミーメタルＢとの間にもキャパシタＣ３が形成される。
【００５１】
ダミーメタル選択部２３は、このようなダミーメタルの配置状況に応じて、それぞれのダミーメタルの容量値を算出する。
【００５２】
図９のフローに戻って、ダミーメタル選択部２３は、ダミーメタルＤＭ１〜ＤＭ４それぞれの容量値を算出した後、容量値算出部２２により算出された容量値を満たす個数のダミーメタルを選択する（ステップＳ１７）。
【００５３】
その結果、この場合、ダミーメタルＤＭ１〜ＤＭ３の３個を選択すればよいことが判明したものとする。
【００５４】
そこで、配線部２５が、ダミーメタル選択部２３により選択されたダミーメタルＤＭ１〜ＤＭ３と、キャパシタ挿入位置の電源配線とを配線で接続する（ステップＳ１８）。
【００５５】
図１２に、配線部２５による配線を行った結果を示す。
【００５６】
この場合、ＶＤＤ電源配線上に配置されたダミーメタルＤＭ１を、キャパシタ挿入位置のＶＳＳ電源配線と接続し、ＶＳＳ電源配線上に配置されたダミーメタルＤＭ２、ＤＭ３を、キャパシタ挿入位置のＶＤＤ電源配線と接続する。これにより、キャパシタ挿入位置のＶＤＤ電源配線とＶＳＳ電源配線との間にキャパシタが形成される。
【００５７】
このように、瞬時電流発生による電源電圧の低下が懸念される位置の電源配線にダミーメタルを接続することにより、ダミーメタルを、電源電圧の低下を防止するために必要な容量値を有するキャパシタとして活用することができる。
【００５８】
このような本実施例によれば、瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、ダミーメタルを活用することにより、既配置セルを移動させることなく、デカップリング用キャパシタを形成することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係る半導体設計装置の構成の例を示すブロック図。
【図２】実施例１の半導体設計装置における処理手順の例を示すフロー図。
【図３】実施例１の半導体設計装置における処理を説明するための図。
【図４】実施例１の半導体設計装置における処理を説明するための図。
【図５】実施例１の半導体設計装置における処理を説明するための図。
【図６】容量セルの構成の例を示す模式図。
【図７】実施例１の半導体設計装置における処理を説明するための図。
【図８】本発明の実施例２に係る半導体設計装置の構成の例を示すブロック図。
【図９】実施例２の半導体設計装置における処理手順の例を示すフロー図。
【図１０】実施例２の半導体設計装置における処理を説明するための図。
【図１１】ダミーメタルにより形成されるキャパシタの例を示す模式断面図。
【図１２】実施例２の半導体設計装置における処理を説明するための図。
【符号の説明】
【００６０】
１、２  半導体設計装置
１１、２１  キャパシタ挿入位置決定部
１２、２２  容量値算出部
１３  空き領域検出部
１４  容量セル配置部
１５、２５  配線部
２３  ダミーメタル検出部
２４  ダミーメタル選択部
【図１】
0005084380.tif 000002
【図２】
0005084380.tif 000003
【図３】
0005084380.tif 000004
【図４】
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【図５】
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【図６】
0005084380.tif 000007
【図７】
0005084380.tif 000008
【図８】
0005084380.tif 000009
【図９】
0005084380.tif 000010
【図１０】
0005084380.tif 000011
【図１１】
0005084380.tif 000012
【図１２】
0005084380.tif 000013