(57)【特許請求の範囲】
【請求項１】
第１電源電圧が供給される第１回路と、
第２電源電圧が供給され、前記第１回路からの信号に応じて出力端子から出力信号を出力する第２回路と、
前記第１電源電圧が供給され、前記第２電源電圧が入力端子に入力されるインバータと、
前記第２回路の出力端子と基準端子との間に接続され、ゲート端子が前記インバータの出力端子に接続されるＮチャネルＭＯＳトランジスタとを備えることを特徴とする出力回路。
【請求項２】
前記第２電源電圧は、前記第１電源電圧よりも高電圧であることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第２回路は、前記第１電源電圧の電圧レベルの前記第１回路からの信号を前記第２電源電圧の電圧レベルの信号に変換するレベルシフト回路を有することを特徴とする請求項２に記載の出力回路。
【請求項４】
第１電源電圧が供給される第１回路と、
第２電源電圧が供給され、前記第１回路からの信号に応じて出力端子から出力信号を出力する第２回路と、
前記第１電源電圧が供給され、前記第２電源電圧が入力端子に入力されるインバータと、
前記第２回路の出力端子と基準端子との間に接続され、ゲート端子が前記インバータの出力端子に接続されるＮチャネルＭＯＳトランジスタとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源系をもつ半導体装置に関する。特に、異なる電源で動作する回路間を接続する出力回路について電源投入、切断時の出力安定化のための技術に関する。
【背景技術】
【０００２】
近年の大規模集積回路（以下、ＬＳＩと表記する。）においては、低消費電力化などを図るために、ＬＳＩ内部の電源電圧の低電圧化が進んでいる。一方、他のＬＳＩとのインタフェース電圧は各種インタフェース規格により定められていることが多い。また、ＬＳＩを使ってオンオフ制御する負荷によっては、ＬＳＩ内部の電源電圧とは異なる電圧を求められる。そのため、出力回路は２電源の構成になることが多い。
【０００３】
２電源仕様の出力回路では、通常、ＬＳＩ内部の電源電圧から外部とのインタフェース電圧への変換にレベルシフト回路が用いられる。２電源の投入、切断順序について、ＬＳＩ内部の電源電圧が後から投入されたり、もしくは先に切断されたりすると、ＬＳＩ内部の論理が不定となり外部とのインタフェース電圧への変換が一義的に定まらない。その結果、出力段のトランジスタに不要な貫通電流が生じたり、外部に接続されたディスプレイが異常発光したりするなどの問題があった。
【０００４】
特許文献１乃至３には、このような問題に対処する技術が記載されている。
【０００５】
【特許文献１】特開２００４−２１５０１９号公報
【特許文献２】特開平４−１０４５０９号公報
【特許文献３】特開平６−１９４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記の特許文献１乃至３に開示された背景技術では、適切な順序で電源の投入、切断が行われた場合にも発生する出力段のトランジスタの漏れ電流によるハザード信号については考慮されていない。
【０００７】
図３を参照して、ハザード信号の発生について説明する。図３は出力回路の一例を示す。ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１とが相補に接続され、ＰチャネルＭＯＳトランジスタＰ１２とＮチャネルＭＯＳトランジスタＮ１２とが相補に接続される。これらのトランジスタは出力バッファ回路である。その出力はＰチャネルＭＯＳトランジスタＰ１５のゲートに接続される。
【０００８】
ＰチャネルＭＯＳトランジスタＰ１３とＮチャネルＭＯＳトランジスタＮ１３とが相補に接続され、ＰチャネルＭＯＳトランジスタＰ１４とＮチャネルＭＯＳトランジスタＮ１４とが相補に接続される。これらのトランジスタは出力バッファ回路である。その出力はＮチャネルＭＯＳトランジスタＮ１５のゲートに接続される。
【０００９】
ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１５のソースは、外部とのインタフェース電圧である第２電源２に接続される。前段のレベルシフト回路（図示せず）によりＬＳＩ内部の電源電圧である第１電源１（図示せず）の電圧レベルから外部とのインタフェース電圧である第２電源２の電圧レベルへとレベル変換された信号を受けて、出力端子９から出力信号が出力される。
【００１０】
ＬＳＩ内部の電源電圧である第１電源１が安定した状態で、外部とのインタフェース電圧である第２電源２が投入、切断されれば、前述された貫通電流などの問題は発生しない。しかし、その場合でも出力段のトランジスタの漏れ電流によるハザード信号は発生する。例えば、前段にあるＬＳＩ内部の電源電圧である第１電源１が安定した状態で、外部とのインタフェース電圧である第２電源２が投入されたときを考える。出力端子９をＬレベルとしたい場合、ＭＯＳトランジスタＰ１２、Ｎ１２のゲートはＬレベルとされる。外部とのインタフェース電圧である第２電源２が完全に立ち上がっていれば、ＰチャネルＭＯＳトランジスタＰ１２は完全なオン状態となる。したがって、ＰチャネルＭＯＳトランジスタＰ１５のゲートはＨレベル（外部とのインタフェース電圧である第２電源２の電圧レベル）となり、Ｐ１５のゲート‐ソース間電圧Ｖｇｓ＝０Ｖ、すなわち、Ｐ１５は完全なオフ状態となる。
【００１１】
しかし、外部とのインタフェース電圧である第２電源２が投入され、立ち上がりの途中であれば、ＰチャネルＭＯＳトランジスタＰ１２は完全なオン状態とはならない。Ｐ１２のゲートはＬレベルであっても、外部とのインタフェース電圧である第２電源２が不十分であると、Ｐ１２のゲート‐ソース間電圧Ｖｇｓはトランジスタが完全に動作する電圧（しきい値）に満たず、Ｐ１２は完全なオン状態とはならないからである。その結果、ＰチャネルＭＯＳトランジスタＰ１５のゲートはＨレベル（外部とのインタフェース電圧である第２電源２の電圧レベル）に満たない。Ｐ１５のゲート‐ソース間電圧Ｖｇｓは０Ｖとはならず、Ｐ１５は完全なオフ状態とはならない。したがって、Ｐ１５のソース‐ドレイン間に漏れ電流が発生し、出力端子９にハザード信号となって現れる。出力端子９をＬレベルとしたい場合、ハザード信号の発生によって、接続される他のデバイスが誤作動を起こすおそれがあり、特に問題である。
【００１２】
本発明は上記の課題に鑑み提案されたものである。上記のハザード信号の対策としては、ＬＳＩ内部、もしくは外付けでプルダウン抵抗を付加することが考えられる。しかし、これらの対策はいずれも、通常動作時には消費電力の増大につながるなどの問題がある。本発明はこの課題をも解決するものである。本発明は、電源投入、切断時の回路の出力安定化を図り、通常動作時の消費電力の増大を抑制することが可能な出力回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本願の発明に係る出力回路は、電源投入または／および電源切断時の回路の出力端子に現れるハザードを防止するものである。本発明のハザード対策回路は、第１電源と、第１電源に対して遅れて立ち上がりまたは／および第１電源に対して先行して立ち下がる第２電源とを供給される。本発明のハザード対策回路は、第１電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるＮチャネルＭＯＳトランジスタとを備える。ＮチャネルＭＯＳトランジスタは、ハザードを防止したい回路の出力端子と基準端子との間を接続する。
【００１４】
また、本願の発明に係る出力回路および半導体装置は、第１電源電圧が供給される第１回路と、第２電源電圧が供給され、第１回路からの信号に応じて出力端子から出力信号を出力する第２回路と、第１電源電圧が供給され、第２電源電圧が入力端子に入力されるインバータと、第２回路の出力端子と基準端子との間に接続され、ゲート端子がインバータの出力端子に接続されるＮチャネルＭＯＳトランジスタとを備えている。
【００１５】
【００１６】
これにより、電源投入または／および電源切断時の回路の出力端子に現れるハザードを防止することができる。また、通常動作時に回路の消費電力の増大を招くことはない。
【発明の効果】
【００１７】
本発明の出力回路、並びに半導体装置によれば、異なる電源で動作する回路間を接続する出力回路について電源投入、切断時の出力の安定化を図り、通常動作時の消費電力の増大を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の第１実施形態の回路構成を示す回路図である。出力回路３は第１電源１と、第２電源２との２電源を備える。制御回路４（ＬＳＩ内部の半導体集積回路）の出力はＮチャネルＭＯＳトランジスタＮ１のゲートに、また、インバータ７を介してＮチャネルＭＯＳトランジスタＮ２のゲートにそれぞれ接続される。ＰチャネルＭＯＳトランジスタＰ１およびＰ２並びにＮチャネルＭＯＳトランジスタＮ１およびＮ２は、フリップフロップ形式に接続されレベルシフト回路５を構成する。ＰチャネルＭＯＳトランジスタＰ３およびＮチャネルＭＯＳトランジスタＮ３並びにＰチャネルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳトランジスタＮ４は、それぞれ相補に接続され出力バッファ回路６を構成する。制御回路４からのデータは、レベルシフト回路５に入力され、出力バッファ回路６を介して出力端子９から出力される。この出力回路３では、制御回路４およびインバータ７は第１電源１を電源電圧とする。レベルシフト回路５および出力バッファ回路６は第２電源２を電源電圧とする。
【００１９】
ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５は相補に接続され、インバータ８を構成する。インバータ８は第１電源１を電源電圧とする。インバータ８の入力、すなわち、ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５のゲートは第２電源２に接続される。インバータ８の出力は、ＮチャネルＭＯＳトランジスタＮ６のゲートに接続される。ＮチャネルＭＯＳトランジスタＮ６は、出力端子９と接地との間に接続される。
【００２０】
このように構成された第１実施形態の作用を説明する。第１電源１と第２電源２との投入について、前述したように貫通電流の発生などを防ぐため、通常、ＬＳＩ内部の電源電圧である第１電源１が投入されＬＳＩ内部の論理が確定した状態で、外部とのインタフェース電圧である第２電源２が投入される。第１電源１がＨレベルの状態で、第２電源２がＬレベルからＨレベルへと立ち上がる。よって以下では、もっとも一般的と考えられるケース、すなわち、第２電源２は第１電源１より高い電圧レベルであり、第１電源１が投入され一定となった状態で第２電源２が投入されるケースを前提に説明する。
【００２１】
第２電源２が投入前（Ｌレベル）で、第１電源１のみが投入されている（Ｈレベルである）とき、インバータ８を構成するＰチャネルＭＯＳトランジスタＰ５はオン状態、ＮチャネルＭＯＳトランジスタＮ５はオフ状態である。したがって、インバータ８の出力はＨレベルである。ＮチャネルＭＯＳトランジスタＮ６のゲートには、Ｈレベル（第１電源１）が入力される。よって、ＮチャネルＭＯＳトランジスタＮ６はオン状態である。
【００２２】
第２電源２が投入されると、第２電源２がＬレベルからＨレベルへと立ち上がる。インバータ８を構成するＰチャネルＭＯＳトランジスタＰ５はオン状態からオフ状態へ、ＮチャネルＭＯＳトランジスタＮ５はオフ状態からオン状態へ遷移する。したがって、インバータ８の出力はＨレベルからＬレベルへ遷移する。ＮチャネルＭＯＳトランジスタＮ６のゲートへの入力は、Ｈレベル（第１電源１）から徐々にＬレベル（接地）とされる。よって、ＮチャネルＭＯＳトランジスタＮ６はオン状態からオフ状態になる。
【００２３】
これにより、第２電源２が第１電源１を超えるまでは、出力端子９はＮチャネルＭＯＳトランジスタＮ６を介して接地される。第２電源２の投入時には前述の通り、ＰチャネルＭＯＳトランジスタＰ４のソース‐ドレイン間に漏れ電流が発生する。しかし、第１実施形態では、発生した漏れ電流がＮチャネルＭＯＳトランジスタＮ６を介して接地へと逃げる。したがって、出力端子９においてハザード信号の発生を防ぐことができる。
【００２４】
第２電源２が第１電源１以上となると、ＮチャネルＭＯＳトランジスタＮ６は完全なオフ状態とされる。したがって、第２電源２が完全に立ち上がり出力回路３が通常動作に入ると、消費電力の増大を招くことはない。
【００２５】
図２は本発明の第２実施形態の回路構成を示す回路図である。出力回路３の構成については、図１の第１実施形態と同様なため、説明を省略する。
【００２６】
ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５は相補に接続され、インバータ８を構成する。インバータ８は第１電源１を電源電圧とする。インバータ８の入力、すなわち、ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５のゲートは第２電源２に接続される。インバータ８の出力は、マルチプレクサ１２の第２入力端子Ｂおよびセレクト端子Ｓに入力される。マルチプレクサ１２の第１入力端子Ａには、入力端子１０からのデータがインバータ１１を介して入力される。マルチプレクサ１２の出力端子Ｘは、ＮチャネルＭＯＳトランジスタＮ６のゲートに接続される。ＮチャネルＭＯＳトランジスタＮ６は、出力端子９と接地との間に接続される。
【００２７】
このように構成された第２実施形態の作用を説明する。マルチプレクサ１２の出力端子Ｘは、セレクト端子ＳがＬレベルのときは第１入力端子Ａからの入力を出力する。セレクト端子ＳがＨレベルのときは第２入力端子Ｂからの入力を出力する。
【００２８】
第２電源２が投入前（Ｌレベル）で、第１電源１のみが投入されている（Ｈレベルである）とき、インバータ８を構成するＰチャネルＭＯＳトランジスタＰ５はオン状態、ＮチャネルＭＯＳトランジスタＮ５はオフ状態である。したがって、インバータ８の出力はＨレベルである。マルチプレクサ１２の出力は、第２入力端子Ｂからの入力、すなわち、インバータ８の出力となる。
【００２９】
第２電源２が投入されると、第２電源２がＬレベルからＨレベルへと立ち上がる。インバータ８を構成するＰチャネルＭＯＳトランジスタＰ５はオン状態からオフ状態へ、ＮチャネルＭＯＳトランジスタＮ５はオフ状態からオン状態へ遷移する。したがって、インバータ８の出力はＨレベルからＬレベルへ遷移する。マルチプレクサ１２の出力は、第１入力端子Ａからの入力、すなわち、インバータ１１を介した入力端子１０からのデータとなる。
【００３０】
これにより、第２電源２が第１電源１を超えるまでは、マルチプレクサ１２はインバータ８の出力をＮチャネルＭＯＳトランジスタＮ６のゲートに接続する。したがって、出力端子９はＮチャネルＭＯＳトランジスタＮ６を介して接地される。第１実施形態と同様に、発生した漏れ電流がＮチャネルＭＯＳトランジスタＮ６を介して接地へと逃げる。よって、出力端子９においてハザード信号の発生を防ぐことができる。
【００３１】
第２電源２が第１電源１以上となると、マルチプレクサ１２はインバータ１１を介した入力端子１０からのデータをＮチャネルＭＯＳトランジスタＮ６のゲートに出力する。したがって、第２電源２が完全に立ち上がり出力回路３が通常動作に入ると、入力端子１０への入力データによりＮチャネルＭＯＳトランジスタＮ６のオンオフ制御が可能となる。通常動作時には、ＮチャネルＭＯＳトランジスタＮ６をプルダウン抵抗として使用するか否かを、ユーザーが選択できるのである。
【００３２】
ここで、特許請求の範囲との対応は以下の通りである。
インバータ８は、第１電源を電源電圧とするインバータの一例である。
ＮチャネルＭＯＳトランジスタＮ６は、出力端子と基準端子との間を接続するＮチャネルＭＯＳトランジスタの一例である。
出力端子９は、出力端子の一例である。
接地は、基準端子の一例である。
【００３３】
以上、詳細に説明したように、本発明の第１実施形態によれば、第２電源２が第１電源１を超えるまでは、出力端子９はＮチャネルＭＯＳトランジスタＮ６を介して接地される。したがって、発生した漏れ電流がＮチャネルＭＯＳトランジスタＮ６を介して接地へと逃げる。これにより、出力端子９においてハザード信号の発生を防ぐことができる。第２電源２が第１電源１以上となると、ＮチャネルＭＯＳトランジスタＮ６は完全なオフ状態とされる。したがって、第２電源２が完全に立ち上がり出力回路３が通常動作に入ると、消費電力の増大を招くことはない。
【００３４】
また、本発明の第２実施形態によれば、マルチプレクサ１２がインバータ８の出力に接続される。第２電源２が第１電源１を超えるまでは、マルチプレクサ１２はインバータ８の出力をＮチャネルＭＯＳトランジスタＮ６のゲートに接続する。したがって、第１実施形態と同様に、出力端子９においてハザード信号の発生を防ぐことができる。第２電源２が第１電源１以上となると、マルチプレクサ１２はインバータ１１を介した入力端子１０からのデータをＮチャネルＭＯＳトランジスタＮ６のゲートに出力する。したがって、通常動作時にはＮチャネルＭＯＳトランジスタＮ６をプルダウン抵抗として使用するか否かを、ユーザーが選択することができる。
【００３５】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第２電源２は第１電源１より高い電圧レベルであるとして説明されたが、これに限られるものではない。各種の特性ばらつきを考慮に入れ、しきい値等が適当なトランジスタを選ぶなどすれば、電圧の高低は不問である。また、出力回路３は２電源の場合だけに限られるものでもないことは言うまでもない。
【００３６】
第１実施形態、第２実施形態ともに、第１電源１が投入され一定となった状態で第２電源２が投入されるケースについて説明した。第１電源１が投入され一定となった状態で第２電源２が切断されるケースでも同様の効果が得られることは言うまでもない。また、第２電源２が第１電源１より先に投入された場合にも不具合は生じない。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態の回路構成を示す回路図である。
【図２】本発明の第２実施形態の回路構成を示す回路図である。
【図３】本発明に関連してハザード信号の発生についての理解を容易にするために参照される一般的な出力回路の一例を示す回路図である。
【符号の説明】
【００３８】
１    第１電源
２    第２電源
３    出力回路
４    制御回路
５    レベルシフト回路
６    出力バッファ回路
７    インバータ
８    インバータ
９    出力端子
１０    入力端子
１１    インバータ
１２    マルチプレクサ
Ｎ１〜Ｎ６、Ｎ１１〜Ｎ１５    ＮチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１５    ＰチャネルＭＯＳトランジスタ
【図１】
0005071077.tif 000002
【図２】
0005071077.tif 000003
【図３】
0005071077.tif 000004