(57)【特許請求の範囲】
【請求項１】
半導体基板の一面に、複数の機能素子を離間部を設けて形成する第一工程、前記機能素子を囲むように、前記離間部にスペーサーを突設して形成する第二工程、並びに、キャップ基板を前記半導体基板に対向して配置し、前記スペーサーを介して前記キャップ基板と前記半導体基板とを接着して、前記機能素子と前記キャップ基板の間に位置する複数の第一空間と各々の前記第一空間から離れる方向に延設される第二空間を形成する第三工程、とを少なくとも備える半導体パッケージの製造方法であって、
前記半導体基板、前記スペーサー、および、前記キャップ基板からなる構造体を、前記スペーサーがある領域で、かつ、前記第二空間を横断しない位置で前記半導体基板と前記キャップ基板の重なり方向に分断する第四工程、前記分断面に各々の第二空間の端部が外部と連通するように開口部を形成する第五工程、とを順に備えることを特徴とする半導体パッケージの製造方法。
【請求項２】
前記第二空間は、ドライプロセスによって貫通させることを特徴とする請求項１記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージの製造方法に係り、より詳しくは、半導体パッケージに水やパーティクルが侵入し難く、かつ、結露が生じ難い半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
昨今の携帯電話や携帯情報端末、デジタルカメラなどのモバイル電子機器は、その携帯性や軽量化が大きな市場ニーズとなっている。そのため、搭載される光学系半導体デバイスなどの各チップは更なる小型・薄型化が必須であり、安定した製造工程が求められる。
これらモバイル電子機器に搭載されているＣＣＤ、ＣＭＯＳなどに代表されるような光学系半導体デバイスをパッケージする際には、イメージエリア上にあるマイクロレンズを工程環境や使用環境から保護するために、光学系デバイス上に一定の空間をなすように、接着層を介して、保護部材としてのカバーガラスが設けられることがある。
しかしながら、このようなパッケージ構造にすると、接着層が樹脂の場合は、接着層の内側の領域と外側の領域とが完全にシールされているわけではないので、外側の僅かな水分等が樹脂からなる接着層を通して内側の空間内に入り込んでくる。そのため、この水分等が結露の原因となり、結果として画像不良となることがある。また、接着層の内側の領域を完全に不活性ガス雰囲気に置換することは困難であり、工程中に発生した僅かなガス成分が内側の領域にとどまり、結露等不良の原因となることもある。
【０００３】
そこで、パッケージ内に結露が生じることを解消するようにした以下の手段が開示されている。
特許文献１に開示されている半導体パッケージにおいては、半導体パッケージに通気路を設け半導体パッケージ外部との通気を確保するようにしている。更にこの通気孔の構造を複雑にすることで、液体やパーティクルが半導体パッケージ内に侵入することを防いでいる。
【０００４】
しかしながら、通気孔経路が複雑なため、形成工程においてパターン形成不良が生じる虞があり、また使用する樹脂が限定されてしまう。特に、ウエハ状態からチップをダイシングして個別化する際に、水などの液体だけでなく、パーティクル等が浸入し、通気孔を塞いでしまう虞があった。更に通気孔の経路を確保するために相応の接着樹脂層が必要とされ、半導体チップのサイズが大きくなってしまう虞もあった。
【特許文献１】特許第３８３０４９５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情に鑑みてなされたもので、半導体パッケージの製造工程中において水やパーティクルが侵入し難く、かつ結露が生じ難い半導体パッケージを簡単に形成する製造方法を提供することを第一の目的とする。
【課題を解決するための手段】
【０００７】
本発明の、請求項１に係る半導体パッケージの製造方法は、半導体基板の一面に、複数の機能素子を離間部を設けて形成する第一工程、前記機能素子を囲むように、前記離間部にスペーサーを突設して形成する第二工程、並びに、キャップ基板を前記半導体基板に対向して配置し、前記スペーサーを介して前記キャップ基板と前記半導体基板とを接着して、前記機能素子と前記キャップ基板の間に位置する複数の第一空間と各々の前記第一空間から離れる方向に延設される第二空間を形成する第三工程、とを少なくとも備える半導体パッケージの製造方法であって、前記半導体基板、前記スペーサー、および、前記キャップ基板からなる構造体を、前記スペーサーがある領域で、かつ、前記第二空間を横断しない位置で前記半導体基板と前記キャップ基板の重なり方向に分断する第四工程、前記分断面に各々の第二空間の端部が外部と連通するように開口部を形成する第五工程、とを順に備えることを特徴とする。
【０００８】
本発明の、請求項２に係る半導体パッケージの製造方法は、請求項１において、前記第二空間は、ドライプロセスによって連通させることを特徴とする
【発明の効果】
【００１０】
本発明における半導体パッケージの製造方法によれば、機能素子を配した半導体基板とキャップ基板とを接着する接着層に、半導体パッケージ内外を後の工程で連通するような非貫通の第二空間を設ける。次に、半導体パッケージを半導体基板とキャップ基板との重なり方向に分断した後にこの第二空間を連通させる。
ゆえに、本発明によれば、半導体パッケージの分断時に水やパーティクルが半導体パッケージ内部に侵入することを抑制することができ、また、この第二空間が通気路となるので、半導体パッケージ内部に生じる結露を抑制することができる半導体パッケージの製造方法が得られる。
【００１１】
本発明における半導体パッケージは、半導体基板の一面に機能素子が配され、この機能素子を囲むようにスペーサーが突設されている。また、半導体基板に対向してキャップ基板が配置し、スペーサーを介して半導体基板と接着している。更に、機能素子とキャップ基板の間に第一空間が位置し、この第一空間と半導体パッケージの外部とを連通するように第二空間がスペーサーに設けられている。このような構成において、前記第一空間に面した前記第二空間の一方の開口径よりも、前記第二空間の他方の開口径の方を小さくした構造を備えている。
ゆえに、本発明によれば、水やパーティクル等が侵入し難い半導体パッケージが得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を、図面を参照して説明する。
本発明は、これら実施例によって限定されるものではない。
【００１３】
（第一実施形態）
本発明の第一実施形態に係る半導体パッケージについて、図１〜図３に基づき説明する。
【００１４】
図１は、本発明に係る第一実施形態の半導体パッケージ１０の製造工程を示す縦断面図である。
まず、図１（ａ）において、半導体基板１１の一面に、離間部を設けて機能素子１２を形成する。機能素子１２を形成する方法としては、一般的な半導体プロセスが用いられる。
【００１５】
半導体基板１１に関しては、例えば、ガリウム砒素、ゲルマニウム、シリコン等から成るものが好ましく、このうち、シリコンがより好ましい。
【００１６】
機能素子１２に関しては、特に制限はないが、ＣＣＤやＣＭＯＳ等のイメージセンサ、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）デバイスなどが用いることができる。ＭＥＭＳの一例としては、マイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー等が挙げられる。
【００１７】
次に、図１（ｂ）に示すように、スペーサー１３を半導体基板１１に設置し、第二空間１４を、スペーサー１３が半導体基板１１と接着する反対側の面にパターン形成する。
スペーサー１３は機能素子１２を囲うように、半導体基板１１に設置するのが好ましい。具体的には、スペーサー１３をスピンコートにより形成した後、フォトリソグラフィにより第二空間１４をパターン形成する。また他の方法としては、スタンピング、ディスペンス法等の手法を用いて第二空間１４の形状を有するスペーサー１３をパターン形成することも可能であり、必要性に応じて適宜選択して用いればよい。
【００１８】
図２は、図１（ｂ）の構造物を示す図である。図２は、（ａ）〜（ｄ）の４つの図面からなり、図２（ａ）は、図１（ｂ）と同一の縦断面図、図２（ｂ）は、半導体基板１１とスペーサー１３の重なり方向で、紙面上において上方から見た平面図、図２（ｃ）は、図２（ａ）におけるＬ１−Ｌ１断面図、図２（ｄ）は斜視図である。図２に示す通り、スペーサー１３は、機能素子１２を配した半導体基板１１上にあって、機能素子１２と重ならない領域に形成されている。これにより、スペーサー１３で囲まれてなる第一空間１５が、機能素子１２上に設けられている。また、スペーサー１３において、半導体基板１１と接する一面とは反対側の他面には、第一空間１５から離れる方向に延設された第二空間１４が１つ又は複数、形成されている。更に、第二空間１４は近傍に位置する第一空間１５同士を連通しないように形成されている。
【００１９】
スペーサー１３を構成するのに適した材料としては、エポキシ樹脂、アクリル樹脂、エポキシ・アクリル樹脂などの樹脂が好ましく、エポキシアクリレート等の感光性樹脂や、感光性ガラスペーストなどの感光性樹脂を用いるのがより好ましい。
【００２０】
第二空間１４は、結露を生じさせる原因となるガス等が、半導体パッケージ内（スペーサーによって囲まれた内側領域である第一空間１５）に滞留することが無いように、ガス等の出入りに自由度を持たせる流路である。図示例では形成が容易でガス等の流れが生じ易いストレート状に構成されているが、使用状況等に応じ、適宜形状を変更するのが好ましい。また、この第二空間１４は、半導体パッケージ内に万遍なく効率良く流れが生じるように、たとえばパッケージ内に対向させて備えるように構成するのが好ましい。更に、この第二空間１４は同一平面上に配置するだけでなく、立体的に配置することも可能である。この場合、第二空間１４にクランクあるいは傾斜等をキャップ基板１６と半導体基板１１の積層方向に設けることで、更に水やパーティクル等の侵入を防ぐことが可能である。また、第二空間１４の形状は、図では四角形で示してあるが、特に限定されるわけではない。
【００２１】
次に、図１（ｃ）に示すように、キャップ基板１６を半導体基板１１に対向させて、スペーサー１３を介して半導体基板１１と接着させる。第二空間１４が形成されたスペーサー１３の面を介してキャップ基板１１と接着するので、スペーサー１３のキャップ基板１６と接着する側に第二空間１４を有する構造とすることができる。
【００２２】
キャップ基板１６に関しては、機能素子１２の上方に間隔を介して平行に配置され、第一空間１５をなすように配されている。このキャップ基板１６は、機能素子１２を保護する等の役割を有する。キャップ基板１６の材料としては、樹脂やガラス、金属等からなる板材を用いることができ、ＣＣＤやＣＭＯＳ等の光学系半導体デバイスに適用する場合には、光透過性を有するガラス等の材料を用いるのが好ましい。逆に、光を遮断する必要がある機能素子１２であれば、光を透過させない材質を用いることが望ましい。
【００２３】
また、キャップ基板１６を接着した後に、スペーサー１３に第二空間１４を形成することも可能である。この方法としては、小片化されてダイシングシートに並べられた状態にて、チップの樹脂層にレーザーをあて昇華させる。
【００２４】
次に、図１（ｃ）で示す破線M１に沿って、図１（ｄ）に示すようにキャップ基板１６、スペーサー１３および半導体基板１１を積層方向に、かつ第二空間１４を横断しないように分断する。分断には、ダイシングソーを用いて行うのが好ましい。
【００２５】
次に、図１（ｅ）で示すように、第二空間１４を連通するようにスペーサー１３を削ることで、第一空間１５が半導体パッケージ１０外部と連通し、本実施形態の半導体パッケージ１０が得られる。スペーサー１３を削った分だけ半導体基板１１よりも内側にスペーサー１３が入り込んでいる。
【００２６】
本発明の半導体パッケージ１０の製造方法によれば、半導体パッケージ１０を分断した後に第一空間１５を連通させるので、ダイシング時に水やパーティクルが半導体パッケージ１０内に侵入することを防げる。また、ダイシングによる第二空間１４の開口部のチッピングに囚われないので、従来の製造方法ではチッピングによって塞がってしまうような小さな開口部をもった第二空間１４を形成することが可能である。また、第二空間１４を連通させるために削るスペーサー１３の部位は、他の部位と比較し薄くなっているため、削るパターンを変えることで、第二空間１４を容易に任意のパターンで作製することができる。従来では、複数の第二空間をスペーサーに備えた場合、キャップ基板と半導体基板との接着性が低下し、ダイシングする際に半導体パッケージに不具合が生じる可能性があった。しかしながら、本発明においては、ダイシングする部位に第二空間１４がないので、安定してダイシングすることが可能であり、かつ複数の第二空間１４を設けることも可能となる。また、スペーサー１３と半導体基板１１との重なり方向において、第二空間１４の高さは特に限定されるものではなく、スペーサー１３が半導体基板１１と接着する面まで第二空間１４が拡張されてもよい。
【００２７】
この第二空間１４の連通方法としては、O２アッシングなどのドライプロセスを行い、半導体パッケージ１０外周部のスペーサー１３をエッチングしていくことで、第二空間１４を連通させるのが好ましい。また、スペーサー１３に用いられる樹脂によりCF４、C２F６およびC４F８等のCFガスやSF６ガスなどを用いたプラズマ処理や、これらのガスとの混合ガスでのプラズマ処理によって第二空間１４を連通させるなど、必要性に応じて適宜選択して行えばよい。更に、アルゴンやヘリウムなどの希ガスを混合して行うことも可能である。
また、このエッチング工程はダイシングシート上で行うため、全チップ一括処理が可能である。
本発明においては、ドライプロセスによりスペーサー１３をエッチングし、第二空間１４を連通させるので、作業工程中に水等が半導体パッケージ１０内部に浸入する虞が無くなる。更に、スペーサー１３に形成する第二空間１４と、スペーサー１３を削る量とを適宜調節することで多様な第二空間１４を簡単に形成することが可能となる。例えば、半導体パッケージ外周部から第一空間１５に向かって複数回分岐するような第二空間１４をスペーサー１３にパターニングし、このスペーサー１３を削る量を調節することで、半導体パッケージ１０外部に開口する第二空間の開口部の数を簡単に調節することが出来る。
【００２８】
図３は、本発明の半導体パッケージの製造方法により得られる半導体パッケージ１０の模式図である。図３（ａ）は、半導体パッケージ１０の縦断面図、図３（ｂ）は、図３（ａ）におけるＬ２−Ｌ２断面図、図３（ｃ）は側面図、図３（ｄ）は斜視分解図をそれぞれ示している。この半導体パッケージ１０は、機能素子１２を一面に配した半導体基板１１とキャップ基板１６とがスペーサー１３を介して対向して接着されている。スペーサー１３は機能素子１２を配した半導体基板１１上にあって、機能素子１２と重ならない領域に配している。また、半導体基板１１、キャップ基板１６、及びスペーサー１３で囲まれてなる第一空間１５を有している。スペーサー１３のキャップ基板１６側には、第一空間１５と半導体パッケージ１０の外部とを連通する第二空間１４が設けられている。
第二空間１４によって第一空間１５内にガス等が滞留すること無く、例えば、イメージセンサ（ＣＣＤやＣＭＯＳ等）のマイクロレンズに結露が発生し、撮影が出来なくなってしまう不具合を解消することができると共に、デバイスが結露によって劣化してしまう虞も解消することが出来る。特に、第二空間１４はキャップ基板１６側に配していることから、キャップ基板１６の結露等をより積極的に抑制することができる。
【００２９】
（第二実施形態）
本発明の第二実施形態に係る半導体パッケージについて、図４〜図６に基づいて説明する。
【００３０】
図４は、本発明に係る第二実施形態の半導体パッケージ２０の製造工程を示す縦断面図である。
まず、図４（ａ）に示すように、キャップ基板２６を用意する。
【００３１】
次いで、図４（ｂ）に示すように、スペーサー２３をキャップ基板２６に設置し、第二空間２４を、スペーサー２３がキャップ基板２６と接着する反対側の面にパターン形成する。スペーサー２３、及び第二空間２４の形成方法は、第一実施形態と同様である。
また、キャップ基板２６を接着した後に、スペーサー２３にレーザーをあて昇華させることで、スペーサー２３がキャップ基板２６と接着している側に第二空間２４を形成することも可能である。こうすることで、スペーサー２３の半導体基板２１と接着する側の面と、スペーサー２３のキャップ基板２６と接着する側の面の両方に、第二空間２４を設けることが可能となる。
【００３２】
図５は、図４（ｂ）の構造物を示す図である。図４は、（ａ）〜（ｄ）の４つの図面からなり、図５（ａ）は、図４（ｂ）と同一の縦断面図、図５（ｂ）は、キャップ基板２６とスペーサー２３の重なり方向で、紙面上において下方から見た平面図、図５（ｃ）は、図５（ａ）において第二空間２４が配する部位の横断面図、図５（ｄ）は斜視図である。図５に示す通り、スペーサー２３は、キャップ基板２６上にあって、キャップ基板２６と半導体基板２１とをスペーサー２３を介して接着した際、機能素子２２と重ならない領域に形成されている。これにより、スペーサー２３で囲まれてなる第一空間２５が、機能素子２２上に設けられる。また、スペーサー２３において、キャップ基板２６と接する一面とは反対側の他面には、第一空間２５から離れる方向に延設された第二空間２４が１つ又は複数、形成されている。更に、第二空間２４は近傍に位置する第一空間２５同士を連通しないように形成されている。
【００３３】
図４（ｃ）に示すように、次に、機能素子２２を一面に配した半導体基板２１をキャップ基板２６に対向させて配置し、スペーサー２３を介して半導体基板２１と接着させる。
【００３４】
次に、図４（ｃ）で示す破線M２に沿って、図４（ｄ）に示すようにキャップ基板２４、スペーサー２３および半導体基板２１を積層方向に、かつ第二空間２４を横断しないように分断する。分断方法に関しては、第一実施形態と同様である。
【００３５】
次に、図４（ｅ）で示すように、第二空間２４を連通するようにスペーサー２３を削ることで、第一空間２５が半導体パッケージ２０外部と連通し、本実施形態の半導体パッケージ２０が得られる。スペーサー２３を削った分だけ半導体基板２１よりも内側にスペーサー２３が入り込んでいる。
スペーサー２３を削る方法に関しては、例えばO２アッシングなどのドライプロセスで行うのが好ましい。スペーサー２３を削った分だけ半導体基板２１よりも内側にスペーサー２５が入り込んでいる。
【００３６】
本発明の半導体パッケージ２０の製造方法によれば、半導体パッケージ２０を分断した後に第一空間２５を連通させるので、ダイシング時に水やパーティクルが半導体パッケージ２０内に侵入することを防げる。また、ダイシングによる第二空間２４の開口部のチッピングに囚われないので、従来の製造方法ではチッピングによって塞がってしまうような小さな開口部をもった第二空間２４を形成することが可能である。また、第二空間２４を連通させるために削るスペーサー２３の部位は、他の部位と比較し薄くなっているため、削るパターンを変えることで、第二空間２４を容易に任意のパターンで作製することができる。従来では、複数の第二空間をスペーサーに備えた場合、キャップ基板と半導体基板との接着性が低下し、ダイシングする際に半導体パッケージに不具合が生じる可能性があった。しかしながら、本発明においては、ダイシングする部位に第二空間２４がないので、安定してダイシングすることが可能であり、かつ複数の第二空間２４を設けることも可能となる。また、第二空間２４の形成されたスペーサー２３の面にて半導体基板２１と接着するので、スペーサー２３の半導体基板２１と接着する側に第二空間２４を有する構造とすることができる。また、スペーサー２３とキャップ基板２６との重なり方向において、第二空間２４の高さは特に限定されるものではなく、スペーサー２３がキャップ基板２６と接着する面まで第二空間２４が拡張されてもよい。
【００３７】
図６は、本発明の半導体パッケージの製造方法により得られる第二実施形態の半導体パッケージ２０の模式図である。図６（ａ）は、半導体パッケージ２０の縦断面図、図６（ｂ）は、図６（ａ）におけるＬ４−Ｌ４断面図、図６（ｃ）は側面図、図６（ｄ）は斜視分解図をそれぞれ示している。この半導体パッケージ２０は、機能素子２２を一面に配した半導体基板２１とキャップ基板２６とがスペーサー２３を介して対向して接着されている。スペーサー２３は、半導体基板２１上にあって、機能素子２２と重ならないように配しており、半導体基板２１、キャップ基板２６、及びスペーサー２３で囲まれてなる第一空間２５を有している。このスペーサーの半導体基板２１側には、第一空間２５と半導体パッケージ２０の外部とを連通する第二空間２４が設けられている。
この第二空間２４によって第一空間２５内にガス等が滞留すること無く、例えば、イメージセンサ（ＣＣＤやＣＭＯＳ等）のマイクロレンズに結露が発生し、撮影が出来なくなってしまう不具合を解消することができると共に、デバイスが結露によって劣化してしまう虞も解消することが出来る。特に、図６（ａ）、（ｃ）、及び（ｄ）に示すように、第二空間２４は半導体基板２１側に配していることから、より積極的にイメージセンサのマイクロレンズの結露や、この結露によるデバイスの劣化を抑制することができ、また、機能素子２２の冷却等も行うことが可能となる。
【００３８】
（第三実施形態）
本発明の第三実施形態に係る半導体パッケージについて、図７〜図１１に基づいて説明する。
【００３９】
図７〜図９は、本発明に係る第三実施形態の半導体パッケージ３０の製造工程を示す縦断面図である。
まず、図７（ａ）に示すように、キャップ基板３６を用意するのと並行して、図８（ａ）に示すように、半導体基板３１の一面に機能素子３２を形成する。機能素子３２の形成方法は、第一実施形態と同様である。
【００４０】
次に、図７（ｂ）に示すように、スペーサー３３ａをキャップ基板３６に設置し、スペーサー３３ａがキャップ基板３６と接着する反対側の面に、第二空間３４をパターン形成するのと並行して、図８（ｂ）に示すように、スペーサー３３ｂを半導体基板３１に設置し、スペーサー３３ｂが半導体基板３１と接着する反対側の面に、第二空間３４をパターン形成する。スペーサー３３（３３ａ、３３ｂ）、及び第二空間３４の形成方法に関しては、第一実施形態と同様である。また、キャップ基板３６にスペーサー３３ａを形成した後に、第二実施形態と同様な方法により、スペーサー３３ａがキャップ基板側３６と接着する側の面に第二空間３４を形成することも可能である。
【００４１】
この、図７（ｂ）及び図８（ｂ）の工程で得られた構成物を、それぞれ図１０及び図１１に示す。
図１０は、図７（ｂ）の構造物を示す図である。図１０は、（ａ）〜（ｄ）の４つの図面からなり、図１０（ａ）は、図７（ｂ）と同一の縦断面図、図１０（ｂ）は、キャップ基板３６とスペーサー３３ａの重なり方向で、紙面上において下方から見た平面図、図１０（ｃ）は、図１０（ａ）において第二空間３４が配する部位の横断面図、図１０（ｄ）は斜視分解図である。図１０に示す通り、スペーサー３３ａは、キャップ基板３６上にあって、キャップ基板３６と半導体基板３１とをスペーサー３３を介して接着した際、機能素子３２と重ならない領域に形成されている。これにより、スペーサー３３で囲まれてなる第一空間３５が、機能素子３２上に設けられる。また、スペーサー３３において、キャップ基板３６と接する一面とは反対側の他面には、第一空間３５から離れる方向に延設された第二空間３４が１つ又は複数、形成されている。更に、第二空間３４は近傍に位置する第一空間３５同士を連通しないように形成されている。
【００４２】
図１１は、図８（ｂ）の構造物を示す図である。図１１は、（ａ）〜（ｄ）の４つの図面からなり、図１１（ａ）は、図８（ｂ）と同一の縦断面図、図１１（ｂ）は、半導体基板３１とスペーサー３３ｂの重なり方向で、紙面上において上方から見た平面図、図１１（ｃ）は、図１１（ａ）において第二空間３４が配する部位の横断面図、図１１（ｄ）は斜視図である。図１１に示す通り、スペーサー３３ｂは、機能素子３２を配した半導体基板３１上にあって、機能素子３２と重ならない領域に形成されている。これにより、スペーサー３３ｂで囲まれてなる第一空間３５が、機能素子３２上に設けられている。また、スペーサー３３ｂにおいて、半導体基板３１と接着する一面とは反対側の他面には、第一空間３５から離れる方向に延設された第二空間３４が１つ又は複数、形成されている。更に、第二空間３４は近傍に位置する第一空間３５同士を連通しないように形成されている。
【００４３】
図９（ａ）に示すように、次に、図７（ｂ）で得られた、第二空間３４を有するスペーサー３３ａを一面に配したキャップ基板３６と、図８（ｂ）で得られた、第二空間３４を有するスペーサー３３ｂを一面に配した半導体基板３１とを対向させて配置し、図９（ｂ）に示すように、スペーサー３３（３３ａ、３３ｂ）を介して接着させる。
【００４４】
次に、図９（ｂ）で示す破線M１に沿って、図９（ｃ）に示すようにキャップ基板３４、スペーサー３３および半導体基板３１を、積層方向に、かつ第二空間３４を横断しないように分断する。分断方法に関しては、第一実施形態と同様である。
【００４５】
次に、図９（ｄ）で示すように、第二空間３４が連通するように、スペーサー３３を削ることで、第一空間３５が半導体パッケージ３０外部と連通し、本第三実施形態の半導体パッケージ３０が得られる。スペーサー３３を削る方法に関しては、例えばO２アッシングなどのドライプロセスで行うのが好ましい。スペーサー３３を削った分だけ半導体基板３１よりも内側にスペーサー３５が入り込んでいる。
【００４６】
本発明の半導体パッケージ３０の製造方法によれば、半導体パッケージ３０を分断した後に第一空間３５を連通させるので、ダイシング時に水やパーティクルが半導体パッケージ３０内に侵入することを防げる。また、ダイシングによる第二空間３４の開口部のチッピングに囚われないので、従来の製造方法ではチッピングによって塞がってしまうような小さな開口部をもった第二空間３４を形成することが可能である。また、第二空間３４を連通させるために削るスペーサー３３の部位は、他の部位と比較し薄くなっているため、削るパターンを変えることで、第二空間３４を容易に任意のパターンで作製することができる。従来では、複数の第二空間をスペーサーに備えた場合、キャップ基板と半導体基板との接着性が低下し、ダイシングする際に半導体パッケージに不具合が生じる可能性があった。しかしながら、本発明においては、ダイシングする部位に第二空間３４がないので、安定してダイシングすることが可能であり、かつ複数の第二空間３４を設けることも可能となる。また、第二空間３４を設けたスペーサー３３（３３ａ、３３ｂ）同士を接着するので、第二空間３４は、スペーサー３３の半導体基板３１とキャップ基板３６との間に形成することができる。更に、スペーサー３３ａ、及びスペーサー３３ｂに形成する第二空間３４のパターニングを変えることで、より複雑な形状を持った第二空間３４を作製することができる。スペーサー３３ａとキャップ基板３６との重なり方向において、又はスペーサー３３ｂと半導体基板３１との重なり方向において、第二空間３４の高さは特に限定されるものではなく、スペーサー３３がキャップ基板３６あるいは半導体基板３１と接着する面まで第二空間３４が拡張されてもよい。
【００４７】
図１２は、本発明の半導体パッケージの製造方法により得られる第三実施形態の半導体パッケージ３０の模式図である。図１２（ａ）は、半導体パッケージ３０の縦断面図、図１２（ｂ）は、Ｌ５−Ｌ５断面図、図１２（ｃ）は側面図、図１２（ｄ）は斜視分解図をそれぞれ示している。この半導体パッケージ３０は、機能素子３２を一面に配した半導体基板３１とキャップ基板３６とがスペーサー３３を介して向き合って接着されている。スペーサー３３は機能素子３２を配した半導体基板３１上にあって、機能素子３２と重ならない領域に配しており、半導体基板３１、キャップ基板３６、及びスペーサー３３で囲まれてなる第一空間３５を有している。このスペーサーのキャップ基板３６と半導体基板３１との間には、第一空間３５と半導体パッケージ３０の外部とを連通する第二空間３４が設けられている。
この第二空間３４によって第一空間３５内にガス等が滞留すること無く、例えば、イメージセンサ（ＣＣＤやＣＭＯＳ等）のマイクロレンズに結露が発生し、撮影が出来なくなってしまう不具合を解消することができると共に、デバイスが結露によって劣化してしまう虞も解消することが出来る。特に、図９（ａ）、（ｃ）、及び（ｄ）に示すように、第二空間３４はキャップ基板３６と半導体基板３１との間に配していることから、イメージセンサのマイクロレンズの結露や、この結露によるデバイスの劣化を抑制すると共に、キャップ基板３６の結露等を効率よく抑制できる。
【００４８】
（第四実施形態）
図１３は、本発明の第四実施形態を示す断面図である図１３（ａ）は縦断面図、図１３（ｂ）は図１３（ａ）におけるＬ６−Ｌ６断面図である。従来では図１３で示す半導体パッケージ６０のように第二空間６４を半導体パッケージ６０の四隅に設けると、チッピングにより第二空間６４および半導体パッケージ６０に損失が生じる虞があった。
しかしながら、本発明における半導体パッケージの製造方法によれば、ダイシング後に第二空間６４を連通させるので、図１３に示す半導体パッケージ６０が損失無く得ることが可能である。このように四隅に第二空間６４を設けた場合、この第二空間６４は第一空間６５に対して、非常に空気循環のよい通気路として作用する。そのため、結露の生じ難い半導体パッケージ６０の作製が可能である。
【００４９】
（第五実施形態）
また、本発明によれば、図１４（ａ）、及び(ｂ)に示すような第五実施形態に係る半導体パッケージ７０（７０ａ、７０ｂ）が得られる。これらの半導体パッケージ７０においては、第二空間７４ａ、及び７４ｂの開口径は、半導体パッケージ７０の外部に面している方が小さくなっている。従来の製造方法によれば、このように第二空間７４ａ、及び７４ｂの開口部を小さくした場合、ダイシングの際のチッピングにより塞がってしまう虞があった。このように半導体パッケージ外部の開口径を小さくしたことにより、半導体パッケージ７０外部から、パーティクルや水等が浸入し難いパッケージを得ることができる。
【００５０】
以上、説明してきたように、本発明の半導体パッケージの製造方法を用いれば、第二空間を自由度高くスペーサーに形成することができる。そのため、スペーサーに形成する第二空間を、適用する半導体パッケージを考慮して、適宜調節して作製することができる。
【産業上の利用可能性】
【００５１】
本発明の半導体パッケージの製造方法は、機能素子を保護するためにキャップ基板を備える半導体パッケージに適用でき、特に、製造工程中における半導体パッケージ内への水やパーティクルの侵入を効果的に抑制できることで、安定した半導体パッケージの製造方法を提供することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第一実施形態に係る半導体パッケージの断面工程図である。
【図２】本発明の第一実施形態に係る半導体パッケージの構成物の模式図である。
【図３】本発明の第一実施形態に係る半導体パッケージの模式図である。
【図４】本発明の第二実施形態に係る半導体パッケージの断面工程図である。
【図５】本発明の第二実施形態に係る半導体パッケージの構成物の模式図である。
【図６】本発明の第二実施形態に係る半導体パッケージの模式図である。
【図７】本発明の第三実施形態に係る半導体パッケージの第一断面工程図である。
【図８】本発明の第三実施形態に係る半導体パッケージの第一断面工程図である。
【図９】本発明の第三実施形態に係る半導体パッケージの第二断面工程図である。
【図１０】本発明の第三実施形態に係る半導体パッケージの構成物の第一模式図である。
【図１１】本発明の第三実施形態に係る半導体パッケージの構成物の第二模式図である。
【図１２】本発明の第三実施形態に係る半導体パッケージの模式図である。
【図１３】本発明の第四実施形態に係る半導体パッケージの模式図である。
【図１４】本発明の第五実施形態に係る半導体パッケージの模式図である。
【符号の説明】
【００５３】
１１，２１，３１，６１  半導体基板、１２，２２，３２，６２  機能素子、１３，２３，３３（３３ａ，３３ｂ），６３，７３ａ，７３ｂ  スペーサー、１４，２４，３４，６４，７４ａ，７４ｂ  第二空間、１５，２５，３５，６５，７５ａ，７５ｂ  第一空間、１６，２６，３６，６６  キャップ基板、１０，２０，３０，６０，７０ａ，７０ｂ  半導体パッケージ、M  ダイシング部位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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