(57)【特許請求の範囲】
【請求項１】
第１の絶縁材料からなる絶縁性基板にマトリックス状に形成された薄膜トランジスタを有するマトリックス・アレイが形成されたアレイ基板の製造方法において、
前記薄膜トランジスタの電極材料である第１の導電材料からなる中間導電部を前記絶縁性基板上に形成する中間導電部形成ステップと、
前記中間導電部と接続された第２の導電材料からなるシード層を形成するシード層形成ステップと、
パターニングされた第２の絶縁材料からなる逆テーパ状に成形されたマスク層を前記シード層上に形成するマスク層形成ステップと、
第３の導電材料からなり、少なくとも、前記中間導電部へ前記シード層を介して電気的に接続された上位導電部を電解めっき法により形成するめっきステップとを含み、
前記シード層形成ステップにおいて、前記シード層は前記薄膜トランジスタの電極材料に接続されるように形成され、
前記めっき法は、前記シード層および前記薄膜トランジスタの電極材料を第１のめっき用電極とし、前記シード層から所定の間隔をおいて対向する対向電極を第２のめっき用電極とする電解めっき法であることを特徴とするアレイ基板の製造方法。
【請求項２】
前記めっきステップにおいて、電力を供給するめっき用電源を、少なくとも複数の前記マトリックス・アレイのうち一のマトリックス・アレイと他のマトリックス・アレイとの間に存在する前記第１のめっき用電極に接続してめっきを行うことを特徴とする請求項１に記載のアレイ基板の製造方法。
【請求項３】
前記めっきステップにおいて、前記対向電極は複数の副対向電極を有し、それぞれの複数の前記副対向電極が等しい電流を前記シード層へ給電することによってめっきを行うことを特徴とする請求項１または請求項２に記載のアレイ基板の製造方法。
【請求項４】
前記めっきステップにおいて、それぞれの前記マトリックス・アレイの面積より小さい面積を有するそれぞれの前記副対向電極へ並列に給電することによってめっきを行うことを特徴とする請求項３に記載のアレイ基板の製造方法。
【請求項５】
前記めっきステップにおいて、複数の前記副対向電極には、前記シード層へ電圧を印加するために該シード層上に存在する給電部からの距離に基づいて異なる電圧が印加されることを特徴とする請求項３に記載のアレイ基板の製造方法。
【請求項６】
前記めっきステップにおいて、前記副対向電極には、前記シード層へ電圧を印加するために該シード層上に存在する給電部からの距離が大きいほど高い電圧が印加されることを特徴とする請求項５に記載のアレイ基板の製造方法。
【請求項７】
前記めっきステップにおいて、前記対向電極は複数の副対向電極を有し、複数の前記副対向電極のうち、前記シード層へ電圧を印加するために該シード層上に存在する給電部からより遠い副対向電極ほど長い時間等しい電圧が印加されることによってめっきを行うことを特徴とする請求項１または請求項２に記載のアレイ基板の製造方法。
【請求項８】
前記めっきステップにおいて、前記第１のめっき用電極と前記第２のめっき用電極との間の所定の間隔は、前記第１のめっき用電極へ電圧を印加するために該第１のめっき用電極上に存在する給電部から遠いほど、狭くなっていることを特徴とする請求項１または請求項３に記載のアレイ基板の製造方法。
【請求項９】
前記めっきステップにおいて、前記第２のめっき用電極の表面は、前記第１のめっき用電極へ電圧を印加するために該第１のめっき用電極上に存在する給電部から遠いほどより広く露出されるように第３の絶縁材料によって被覆されていることを特徴とする請求項１または請求項３に記載のアレイ基板の製造方法。
【請求項１０】
前記マスク層は、ネガ型フォト・レジストであることを特徴とする請求項１に記載のアレイ基板の製造方法。
【請求項１１】
前記上位導電部は、Ａｌよりも抵抗値の低い金属であることを特徴とする請求項１から請求項１０のいずれかに記載のアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アレイ基板の製造方法、アレイ基板および液晶表示素子に関する。
【０００２】
【従来の技術】
従来から、液晶表示素子は、表示電極を有するアレイ基板と表示電極に対向する共通電極を有するフィルタ基板との間に液晶を封止した構成を有する。アレイ基板としては、薄膜トランジスタ（以下、TFT（Thin Film Transistor）ともいう）がマトリックス状に形成されているTFTアレイ基板が頻繁に使用される。TFTアレイ基板には、TFTのソースと接続されている複数の信号線とTFTのゲートと接続されている複数の走査線とが格子状に形成される。TETの活性層としては、非晶質シリコン（アモルファス・シリコン）または多結晶シリコン（ポリ・シリコン）が使用される。
【０００３】
図１３および図１４は、従来の多結晶シリコンを活性層として使用したTFTアレイ基板の製造方法を示すTFTアレイ基板の拡大断面のフロー図である。ガラス基板６１０の上に非晶質シリコンが堆積される。非晶質シリコンは多結晶シリコンへ再結晶化される。この多結晶シリコンがパターニングされて薄膜トランジスタの活性層６２０になる（図１３（Ａ））。
【０００４】
次に、ゲート絶縁膜６３０が活性層６２０を被覆するようにガラス基板６１０の上に堆積される（図１３（Ｂ））。
【０００５】
次に、ゲート電極６４０が形成される（図１３（Ｃ））。
【０００６】
次に、ゲート電極６４０をマスクとしてｐ型もしくはｎ型の不純物が注入され、ソース領域およびドレイン領域が自己整合的に形成される。層間絶縁膜６５０が堆積された後、ソース領域およびドレイン領域へ通ずるコンタクトホール６６０が設けられる（図１３（Ｄ））。
【０００７】
次に、導電性材料からなるバリア層６７０および電極層６８０が堆積される（図１４（Ａ））。
【０００８】
次に、電極層６８０の上にフォトレジスト６９０が形成され、フォト・リソグラフィによりパターニングされる（図１４（B））。
【０００９】
次に、ウエットエッチングまたはドライエッチングによって、バリア層６７０および電極層６８０がエッチングされ、信号線７００が形成される（図１４（C））。
【００１０】
最後に、信号線７００を被覆するようにガラス基板６１０の上に保護層７１０が形成され、アレイ基板が完成する（図１４（D））。
【００１１】
液晶表示素子にアレイ基板を適用するには、さらに保護層７１０にコンタクトホールが形成され、表示電極となる透明電極または反射電極が形成される。
【００１２】
【発明が解決しようとする課題】
近年、液晶表示素子において、活性層にポリ・シリコンを使用したTFTが高性能になるに伴い、画素駆動回路に加え、DAコンバータ、コントローラ回路等もガラス基板に作り込まれている。DAコンバータ、コントローラ回路等においては、画素駆動回路より高速の動作が要求される。従って、TFTの高速化だけでなく、配線の抵抗をより低下させることが要求される。
【００１３】
一方、画素駆動回路に加え、DAコンバータ、コントローラ回路等もガラス基板に作り込まれるので、ガラス基板上に形成される駆動回路のトランジスタ数が増す。よって、アレイ基板の加工寸法を縮小し、アレイ基板に形成されるパターンを微細化することが求められる。それに伴い、アレイ基板に形成される配線が細くなり、配線の抵抗が高くなってしまう。
【００１４】
即ち、アレイ基板に形成されるパターンを微細化することと配線の抵抗を低下させることとはトレードオフの関係にある。
【００１５】
信号線の配線には、従来からAlを主成分とする合金が使用されることが多い。よって、Al に代えてAlより抵抗が低いCu、Ag、Auまたはこれらを主成分とする合金を信号線の配線材料として使用することが考えられる。
【００１６】
しかし、Cu、Ag、Auまたはこれらを主成分とする合金は、ドライエッチングによる加工が非常に困難である。
【００１７】
ドライエッチングに代えて、CMP（Chemical Mechanical Polishing）を使用するプロセスも考えられる。図１５は、CMPを使用して信号線の配線を形成する方法を示すTFTアレイ基板の拡大断面のフロー図である。図１５（A）は、図１３（D）に該当し、図１３（A）から図１３（D）までと同様のプロセスで製造される。
【００１８】
次に、バリア層６７０が堆積される（図１５（A））。このバリア層６７０を電極の1つとして、Cu、Ag、Auまたはこれらを主成分とする合金からなる電極層６８０がめっきにより形成される（図１５（B））。バリア層６７０および電極層６８０を研磨して信号線７００が形成される（図１５（C））。最後に、信号線７００を被覆するようにガラス基板６１０の上に保護層７１０が形成され、アレイ基板が完成する（図１５（D））。
【００１９】
CMPを使用してアレイ基板を形成するためには、基板面を均一に研磨する必要がある。しかし、LSIに一般的に使用されるシリコン基板は直径約30cmの円形基板であるのに対し、液晶表示素子に一般的に使用されるガラス基板は、比較的大きく、一辺が約50cmから約1mの方形の基板である。さらに、絶縁性基板には一般にガラス基板が使用され、シリコン基板表面の平坦性もよりも劣る。従って、CMPを使用してアレイ基板を形成することは、平坦性の点で問題があった。基板面を平坦に研磨することができないことによって、信号線７００が短絡または切断されてしまうという問題が発生し得る。
【００２０】
よって、アレイ基板にCu、Ag、Auまたはこれらを主成分とする合金からなる信号線７００を形成するために、CMPによって基板面を均一に研磨することは困難であった。
【００２１】
よって、本発明の目的は、基板に形成されるパターンを微細化することと配線の抵抗を低下させることとを同時に実現するアレイ基板の製造方法、アレイ基板および液晶表示素子を提供することである。
【００２２】
【課題を解決するための手段】
本発明に従った実施の形態によるアレイ基板の製造方法は、第１の絶縁材料からなる絶縁性基板に、薄膜トランジスタをマトリックス状に形成する薄膜トランジスタ形成ステップと、第１の導電材料からなるシード層が、該シード層と前記絶縁性基板との間に存在する中間導電部に接続するように前記薄膜トランジスタ上に被覆されるシード層形成ステップと、パターニングされた第２の絶縁材料からなるマスク層を前記シード層上に形成するマスク層形成ステップと、第２の導電材料からなり、少なくとも、前記中間導電部へ前記シード層を介して電気的に接続された上位導電部をめっき法により形成するめっきステップとを含む。
前記シード層形成ステップにおいて、前記シード層は前記薄膜トランジスタのゲート電極を形成するためのゲート電極材料に接続されるように形成され、前記めっき法は、前記シード層および前記ゲート電極材料を第１のめっき用電極とし、前記シード層から所定の間隔をおいて対向する対向電極を第２のめっき用電極とする電解めっき法であることが好ましい。
【００２３】
前記薄膜トランジスタ形成ステップにおいて、マトリックス状に形成された薄膜トランジスタを有するマトリックス・アレイが複数形成され、前記めっきステップにおいて、電力を供給するめっき用電源を、少なくとも複数の前記マトリックス・アレイのうち一のマトリックス・アレイと他のマトリックス・アレイとの間に存在する前記第１のめっき用電極に接続してめっきを行うことが好ましい。
【００２４】
めっきステップにおいて、前記対向電極は複数の副対向電極を有し、それぞれの複数の前記副対向電極がほぼ等しい電流を前記シード層へ給電することによってめっきを行うことが好ましい。
【００２５】
前記薄膜トランジスタ形成ステップにおいて、マトリックス状に形成された薄膜トランジスタを有するマトリックス・アレイが複数形成され、前記めっきステップにおいて、それぞれの前記マトリックス・アレイの面積より小さい面積を有するそれぞれの前記副対向電極へ並列に給電することによってめっきを行ってもよい。
【００２６】
前記めっきステップにおいて、複数の前記副対向電極には、前記シード層へ電圧を印加するために該シード層上に存在する給電部からの距離に基づいて異なる電圧が印加されてもよい。
【００２７】
前記めっきステップにおいて、前記副対向電極には、前記シード層へ電圧を印加するために該シード層上に存在する給電部からの距離が大きいほど高い電圧が印加されてもよい。
【００２８】
前記めっきステップにおいて、前記対向電極は複数の副対向電極を有し、複数の前記副対向電極のうち、前記シード層へ電圧を印加するために該シード層上に存在する給電部からより遠い副対向電極ほど長い時間ほぼ等しい電圧が印加されることによってめっきを行ってもよい。
【００２９】
前記めっきステップにおいて、前記第１のめっき用電極と前記第２のめっき用電極との間の所定の間隔は、前記第１のめっき用電極へ電圧を印加するために該第１のめっき用電極上に存在する給電部から遠いほど、狭くなっていてもよい。
【００３０】
前記めっきステップにおいて、前記第２のめっき用電極の表面は、前記第１のめっき用電極へ電圧を印加するために該第１のめっき用電極上に存在する給電部から遠いほどより広く露出されるように第３の絶縁材料によって被覆されていてもよい。
【００３１】
前記マスク層は、ネガ型フォト・レジストであることが好ましい。
【００３２】
前記上位導電部は、Alよりも抵抗値の低い金属であり、Au、Ag若しくはCuまたはAu、Ag若しくはCuを含む合金であることが好ましい。
【００３３】
本発明に従った実施の形態によるアレイ基板は、第１の絶縁材料からなる絶縁性基板と、マトリックス状に形成され、ソース領域およびドレイン領域を有する薄膜トランジスタと、第１の導電材料からなり、少なくとも前記ソース領域に接続されたシード層と、前記ソース領域に前記シード層を介して電気的に接続され、それぞれ、Au、Ag若しくはCuまたはAu、Ag若しくはCuを含む合金により形成され、前記絶縁性基板から離れるに従って幅が狭くなるように成形された順テーパ部を有する前記ソース電極および該ソース電極に接続される配線とを備える。
【００３４】
前記ソース電極および前記配線の上に、Mo、Ta、W、Ti、Ni若しくはCrまたはMo、Ta、W、Ti、Ni若しくはCrを含む化合物からなる、あるいは、Mo、Ta、W、Ti、Ni若しくはCrまたはMo、Ta、W、Ti、Ni若しくはCrを含む化合物の層を含む複数の層からなるバリア層をさらに備えることが好ましい。
【００３５】
前記シード層は、Mo、Ta、W若しくはTiまたは Mo、Ta、W若しくはTiを含む化合物からなる、あるいは、前記シード層は、Mo、Ta、W若しくはTiまたは Mo、Ta、W若しくはTiを含む化合物の層を含む複数の層からなることが好ましい。
【００３６】
本発明に従った実施の形態による液晶表示素子は、第１の絶縁材料からなる絶縁性基板と、マトリックス状に形成され、ソース領域およびドレイン領域を有する薄膜トランジスタと、第１の導電材料からなり、少なくとも前記ソース領域に接続されたシード層と、前記ソース領域に前記シード層を介して電気的に接続され、それぞれ、Au、AgまたはCu若しくはAu、AgまたはCuを含む合金により形成され、前記絶縁性基板から離れるに従って幅が狭くなるように成形された順テーパ部を有する前記ソース電極および該ソース電極に接続される配線とを有するアレイ基板を備える。
【００３７】
前記ソース電極および前記配線の上に、Mo、Ta、W、Ti、Ni若しくはCrまたは Mo、Ta、W、Ti、Ni若しくはCrを含む化合物からなる、あるいは、Mo、Ta、W、Ti、Ni若しくはCrまたは Mo、Ta、W、Ti、Ni若しくはCrを含む化合物の層を含む複数の層からなるバリア層をさらに備えることが好ましい。
【００３８】
前記シード層は、Mo、Ta、W若しくはTiまたは Mo、Ta、W若しくはTiを含む化合物からなる、あるいは、前記シード層は、Mo、Ta、W若しくはTiまたはMo、Ta、W若しくはTiを含む化合物の層を含む複数の層からなることが好ましい。
【００３９】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。
【００４０】
図１から図７は、本発明に従った第１の実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図である。図１（Ａ）から図７（Ａ）のそれぞれの図面はガラス基板の拡大断面図を示し、図１（Ｂ）から図７（Ｂ）のそれぞれの図面はガラス基板の拡大斜視図を示す。
【００４１】
図１は、図１３（Ａ）から図１３（Ｄ）に示した工程と同様の工程を経た後のガラス基板を示す。ガラス基板１０の上に非晶質シリコンが堆積される。本実施の形態において、非晶質シリコンは膜厚50nmの非晶質シリコン薄膜をCVD法により形成される。非晶質シリコンは多結晶シリコンへ再結晶化される。この多結晶シリコンがパターニングされて薄膜トランジスタの活性層２０になる。次に、ゲート絶縁膜３０が活性層２０を被覆するようにガラス基板１０の上に堆積される。本実施の形態において、ゲート絶縁膜３０はプラズマCVD法でSiO2膜により形成される。次に、ゲート電極４０が形成される。本実施の形態において、ゲート電極４０はMoとWの合金をスパッタ法により堆積した後、CF4ガスを用いたドライエッチングにより成形される。次に、ゲート電極４０をマスクとしてｐ型もしくはｎ型の不純物が注入され、ソース領域４２およびドレイン領域４４が自己整合的に形成される。層間絶縁膜５０が堆積された後、ソース領域４２およびドレイン領域４４へ通ずるコンタクトホール６０が設けられる。
【００４２】
このようにして、ソース領域４２およびドレイン領域４４を有する薄膜トランジスタ１００が形成される。複数の薄膜トランジスタ１００は、ガラス基板１０上にマトリックス状に配置され、複数のマトリックス・アレイ２００を形成する。図１（Ｂ）においては、４つのマトリックス・アレイ２００が示されている。
【００４３】
但し、コンタクトホール６０を設けるエッチング工程においては、図１３（Ｄ）に示した工程と異なり、ガラス基板１０の上に形成された複数のマトリックス・アレイ２００（図１（Ｂ）参照）のそれぞれの周辺に残存しているゲート電極材料４５（図１（Ａ）参照）も露出される。ゲート電極材料４５は、一のマトリックス・アレイ２００と他のマトリックス・アレイ２００との間にも存在し、ゲート電極４０と接続している。
【００４４】
図２において、導電性材料からなるシード層７０が、スパッタ法、CVD法または蒸着法により、薄膜トランジスタ１００を被覆するように形成される。本実施の形態において、シード層７０は300nm のTiをスパッタ法により堆積することによって形成される。シード層７０は、シード層７０と絶縁性基板との間にある中間導電部であるソース領域４２、ドレイン領域４４およびゲート電極材料４５に接続するように薄膜トランジスタ１００上に形成される。シード層７０は、Mo、Ta、W若しくはTi またはMo、Ta、W若しくはTiを含む化合物であってもよい。あるいは、シード層７０は、Mo、Ta、W若しくはTiまたは Mo、Ta、W若しくはTiを含む化合物の層を含む複数の層であってもよい。
【００４５】
尚、中間導電部はソース領域４２、ドレイン領域４４またはゲート電極材料４５のいずれかのみであってもよい。また、中間導電部は多層配線構造における下層配線であってもよい。
【００４６】
シード層７０の膜厚はスパッタやエッチングの工程の生産性を向上させる観点からより薄いほうが望ましい。それによって、シード層７０は、短時間で形成され、短時間で除去され得る。一方で、電解めっきをする工程において、シード層７０は電極となる。しかし、電解めっきの電極面において、電位勾配があると均一にめっき材料を形成することができない。従って、電極のシート抵抗を低下させるために、シード層７０の膜厚はより厚いほうがよい。
【００４７】
図３において、シード層７０の表面のうち、ソース領域４２およびドレイン領域４４上に存在する部分と、ソース領域４２にシード層７０を介して電気的に接続される信号線８０（図４（Ｂ）参照）を形成する予定の部分とを露出するように、マスク層９０をパターニングする。本実施の形態において、マスク層９０は絶縁性であり、有機材料からなるネガ型のフォト・レジストである。
【００４８】
次に、ガラス基板１０はめっき浴１１０内に浸される。シード層７０のうち、ガラス基板１０の周囲にありゲート電極材料４５上にあるシード領域７０ａおよび一のマトリックス・アレイ２００と他のマトリックス・アレイ２００との間にあるゲート電極材料４５上にあるシード領域７０ｂに一方のめっき用電極が並列に接続される。
【００４９】
シード領域７０ａだけでなく、シード領域７０ｂにも給電することによって、シード層７０の面内における各位置と給電部であるシード領域７０ａ、７０ｂとの間の距離がより短くなり、シード層７０の面内における電位勾配を少なくすることができる。また、給電部は電位勾配を少なくするために、広い面積で接続されていることが好ましい。しかし、一般に面状の電極同士が安定して電気的接触を維持することは困難であり、点形状の接触の方がより安定している。従って、給電部は、より多くの点形状による接続であることが好ましい。尚、本明細書における点形状とは、１次元の点を意味せず、２次元の点状の面を意味する。
【００５０】
さらに、ゲート電極材料４５にも給電することによって、ゲート電極材料４５に接続するゲート電極４０も給電される。それによって、給電部の数が比較的少なくても、電位勾配はより小さくなる。よって、めっき処理の際にシード層７０の電位が、シード層７０の面内において部分的に偏らない。従って、シード層７０をより薄く形成することができる。尚、さらに電位勾配を小さくするために、若しくは、さらにシード層７０を薄く形成するために、シード領域７０ｂは一のマトリックス・アレイと他のマトリックス・アレイとの間の全体に設けてもよい。
【００５１】
また、シード層７０から所定の間隔をおいて対向する導電性の材料を対向電極１２０として他方の電極が接続されている。これらのシード層７０および対向電極１２０は互いに反対の極性を有するめっき用電極として電圧Ｖが印加され、電力が給電される（図３（Ｂ）参照）。それによって、絶縁性のマスク層９０によって被覆されていない露出部分にのみめっき液が接し、所定のめっき材料が形成される。従って、本実施の形態によれば、このような電解めっき法により、めっき材料をエッチングすることなく、所望のパターンが成形される。また、シード層７０に与えられる電位がシード層７０の面内において部分的な偏りが小さいので、ガラス基板に対して平坦にめっき材料が形成される。それによって、マスク層９０を越えてめっき材料が短絡してしまうことがない。
【００５２】
例えば、Au、Ag若しくはCuまたはこれらを主原料とする合金等のように低抵抗材料ではあるがエッチング速度が遅く所望のパターンに成形し難い材料が、電解めっき法により簡単かつ平坦に成形される。
【００５３】
本実施の形態において、めっき浴は硫酸銅を主成分とし、Cuがめっき材料として形成される。
【００５４】
図４を参照し、電解めっき法により、ソース領域４２へシード層７０を介して電気的に接続されたソース電極１３０および信号線８０、ドレイン領域４４へシード層７０を介して電気的に接続されたドレイン電極１３５等の配線が上位導電部として形成されている。本実施の形態において、めっき浴は硫酸銅を主成分とし、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線はCuによって形成される。
【００５５】
尚、本実施の形態において、上位導電部は、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線であり、中間導電部はソース領域４２、ドレイン領域４４またはゲート電極材料４５である。しかし、上位導電部および中間導電部は、これらに限定されず、シード層を介して電気的に接続される導電材料からなる要素であればよい。
【００５６】
本実施の形態においては、さらに、パターニングされためっき材料、即ち、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線の上を選択的に被覆するバリア層１４０がめっき法により形成される。本実施の形態において、バリア層１４０は、Mo、Ta、W、Ti、Ni若しくはCrまたはMo、Ta、W、Ti、Ni若しくはCrを含む化合物でよい。あるいは、バリア層１４０は、Mo、Ta、W、Ti、Ni若しくはCrまたはMo、Ta、W、Ti、Ni若しくはCrを含む化合物の層を含む複数の層でもよい。
【００５７】
Au、Ag若しくはCuまたはこれらを主原料とする合金等は、しばしば表面酸化によりコンタクト抵抗が高くなってしまう場合がある。このような表面の酸化から保護するため、バリア層１４０を設ける必要がある。従って、バリア層１４０を形成するときには、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線を形成するためのめっき液とは異なるめっき液が使用される。
【００５８】
バリア層１４０を形成するためのめっき法は、電解めっき法でもよく、無電解めっき法によって導電体にバリア層１４０を選択的に成長させてもよい。
【００５９】
図４に示すようにマスク層９０を利用して、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線に続いて無電解めっき法によってバリア層１４０を形成してもよい。また、シード層７０がエッチングされた後（図５および図６参照）、無電解めっき法によってバリア層１４０を形成してもよい。一般に、無電解めっきによれば、めっき材料は絶縁材料よりも金属材料に成長しやすい。よって、シード層７０を除去して露出した酸化膜に対して、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線に選択的にめっき材料を形成することができる。
【００６０】
尚、バリア層１４０の膜厚はシード層７０の膜厚より厚く形成する。若しくは、バリア層１４０には、シード層７０よりエッチング速度の遅い材料が使用される。それにより、シード層７０のエッチングの際（図５参照）にバリア層１４０が総てエッチングされてしまうことによってソース電極１３０、信号線８０およびドレイン電極１３５等の配線が露出するようなことがない。よって、シード層７０のエッチングの後も、バリア層１４０がソース電極１３０、信号線８０およびドレイン電極１３５等の配線を保護することができる。本実施の形態において、バリア層１４０は100nmのMoによって電解めっきを使用して形成される。
【００６１】
また、マスク層９０は、ネガ型のフォト・レジストである。一般に、ネガ型のフォトレジストは、現像したときに露光された部分が残存する性質を有する。また、光は、光源から離れるに従って拡がる。従って、マスク層９０にネガ型のフォトレジストを使用することによって、マスク層９０の側壁は、光源から離れるに従い、即ち、ガラス基板１０へ近づくに従って幅が狭くなるように逆テーパ状に成形される。それによって、めっきにより形成されるソース電極１３０、信号線８０およびドレイン電極１３５等の配線は、ガラス基板１０から離れるに従って幅が狭くなるように順テーパ状に成形される。ソース電極１３０、信号線８０およびドレイン電極１３５等の配線が順テーパに成形されることによって、これらの配線を被覆する保護層等の膜のカバレージが良好になる。
【００６２】
図５において、マスク層９０が除去される。ソース電極１３０、信号線８０およびドレイン電極１３５等の配線の断面は順テーパに成形されている。
【００６３】
図６において、ソース電極１３０、信号線８０およびドレイン電極１３５等の配線をマスクとして、シード層７０がエッチングされる。それによって、ソース電極１３０および信号線８０とドレイン電極１３５とが電気的に絶縁される。さらに、保護層１５０がソース電極１３０、信号線８０およびドレイン電極１３５等の配線を被覆するようにガラス基板１０上に形成される。本実施の形態において、シード層７０は塩素ガスを用いたケミカルドライエッチングによって除去される。シード層７０のエッチングにより、Moからなるバリア層１４０もエッチングされるが、Moのエッチング速度はTiのエッチング速度の約1/2であるため、バリア層１４０を容易に残存させることができる。また、保護層１５０は、シリコン窒化膜（SiN）からなり、CVD法によって形成される。さらに、保護層１５０にはCF4によるドライエッチングによって、コンタクトホール（図示せず）が形成される。アレイ基板を液晶表示素子にする場合には、さらに透明電極もしくは反射電極（図１５参照）が形成される。
【００６４】
図７において、それぞれのマトリックス・アレイ２００の間にあるガラス基板１０が切断され、それぞれのマトリックス・アレイ２００が分割される。このようにして、アレイ基板３００が完成する。
【００６５】
図８から図１１は、第１の実施の形態によるアレイ基板の製造方法において使用されている電解めっき法とは異なる電解めっき法を用いたアレイ基板の製造方法の実施の形態を示すガラス基板の拡大断面図である。尚、以下に示す実施の形態において、めっき法を使用する工程以外の工程は、第１の実施の形態と同様であるため省略する。
【００６６】
図８に示す第２の実施の形態においては、対向電極１２０は、分割され、複数の副対向電極１２２からなる。副対向電極１２２はマトリックス・アレイと同数だけ存在し、それぞれの副対向電極１２２に電圧Vが並列に接続されている。それによって、それぞれの複数の副対向電極１２２がほぼ等しい電流をシード層７０へ給電しつつめっきを行うことができる。さらに、それぞれの副対向電極１２２のメッキ液に接する面積はそれぞれのマトリックス・アレイの面積以下である。それによって、めっきの必要なマトリックス・アレイの領域にのみに適切に電流を流すことができ、無駄な電流を省くことができる。従って、シード層７０の電位勾配によって生じる副対向電極１２２とシード層７０との間の電流勾配が補正される。よって、めっきによって形成される膜の膜厚がより均一になる。
【００６７】
図９に示す第３の実施の形態においては、対向電極１２０に含まれる副対向電極１２４は、シード層７０へ対向しかつシード層７０への給電部７５からの距離に基づいて傾斜している対抗面１２４ａを有する。本実施の形態においては、対向面１２４ａは、シード層７０と対向電極１２０との間の間隔がシード層７０における給電部７５の位置から遠いほど狭くなる。
【００６８】
対向面１２４ａによって、マトリックス・アレイのうち、給電部７５から比較的近い領域と比較的遠い領域とに印加される電界がほぼ等しくなる。それによって、それぞれの複数の副対向電極１２４はほぼ等しい電流をシード層７０へ給電しつつめっきを行うことができる。従って、めっきによって形成される膜の膜厚が均一になる。
【００６９】
図１０に示す第４の実施の形態においては、対向電極１２０は、複数の副対向電極１２６ａおよび１２６ｂを有する。副対向電極１２６ａは給電部７５に比較的近く、副対向電極１２６ｂは給電部７５に比較的遠くに位置付けられている。即ち、対向電極１２０は、給電部７５からの距離に基づいて分割されている。
【００７０】
副対向電極１２６ａには電圧Ｖ1が印加され、副対向電極１２６ｂには電圧Ｖ2が印加される。電圧Ｖ2は電圧Ｖ1よりも高く設定されている。それによって、給電部７５から比較的近い領域と比較的遠い領域とに印加される電界がほぼ等しくなる。それによって、それぞれの複数の副対向電極１２６ａと副対向電極１２６ｂはほぼ等しい電流をシード層７０へ給電しつつめっきを行うことができる。従って、めっきによって形成される膜の膜厚が均一になる。
【００７１】
また、図１０を参照して本発明に従った第５の実施の形態を説明する。第５の実施の形態によれば、給電部７５から比較的遠い副対向電極１２６ｂへ副対向電極１２６ａよりも長い時間電圧が印加されることによってめっきを行う。副対向電極１２６ｂおよび副対向電極１２６ａへ印加される電圧はほぼ等しくてよい。それによって、各々の副対向電極１２６ａおよび１２６ｂにかける電圧の比を時間的に変化させることによって、膜厚を補正することができる。
【００７２】
図１１に示す第６の実施の形態においては、対向電極１２０に含まれるそれぞれの副対向電極１２８においてシード層７０と対向する対向面上には、絶縁材料１６０が形成されている。絶縁材料１６０は、副対向電極１２８のうちめっき浴１１０へ露出している領域の面積が給電部７５から遠いほどより広く露出されるように副対向電極１２８上を被覆する。
【００７３】
尚、第２から第６の実施の形態において、副対向電極の数は限定しない。従って、対向電極１２０をより多く細分して、給電部７５の距離にほぼ比例した電圧が対向電極１２０へ印加されるようにしてもよい。それによって、めっきにより形成される膜の膜厚がより均一になる。
【００７４】
図１２は、本発明による実施の形態によって製造されたTFTアレイ基板５００とTFTアレイ基板５００を使用した液晶表示素子１０００との拡大断面図である。TFTアレイ基板５００は、絶縁性のガラス基板５１０と、マトリックス状に形成され、ソース領域５４２およびドレイン領域５４４を有するTFT５２０と、ソース領域５４２およびドレイン領域５４４に接続されたシード層５７０と、ソース領域５４２にシード層５７０を介して電気的に接続され、それぞれ、Au、AgまたはCu若しくはAu、AgまたはCuを主成分とする合金により形成され、ガラス基板５１０から離れるに従って幅が狭くなるように成形された順テーパ部５３０を有する信号線およびソース電極５８０と、ドレイン領域５４４にシード層５７０を介して電気的に接続され、それぞれ、Au、AgまたはCu若しくはAu、AgまたはCuを主成分とする合金により形成され、ガラス基板５１０から離れるに従って幅が狭くなるように成形された順テーパ部５３０を有するドレイン電極５３５とを有する。
【００７５】
さらに、TFTアレイ基板５００は、TFT５２０を被覆する保護層５９０と、ドレイン電極５３５に接続されている表示電極５５０と、ガラス基板５１０のうちTFT５２０が形成されている面と反対の背向面に形成された偏光板５６０とを有する。
【００７６】
液晶表示素子１０００は、TFTアレイ基板５００と対向するフィルタ基板６００を有する。フィルタ基板６００は、TFTアレイ基板５００と対向する対向面上にカラーフィルタ６１０と、カラーフィルタ６１０を保護する保護膜６２０と、保護膜６１０の上に形成された共通電極６３０と、フィルタ基板６００において対向面と反対側の面に形成された偏光板６４０とを有する。
【００７７】
さらに、液晶表示素子１０００には、TFTアレイ基板５００とフィルタ基板６００との間に液晶７００が封止されている。
【００７８】
信号線およびソース電極５８０並びにドレイン電極５３５がAu、AgまたはCu若しくはAu、AgまたはCuを主成分とする合金により形成されていることによって、信号線およびソース電極５８０の抵抗が従来よりも小さくなり、液晶表示素子１０００が消費する電力が低下する。また、信号線およびソース電極５８０並びにドレイン電極５３５が順テーパ部５３０を有することによって、保護層５９０のカバレージが良好になる。
【００７９】
尚、Au、AgまたはCu若しくはAu、AgまたはCuを主成分とする合金は、本発明によるアレイ基板の製造方法によって、アレイ基板に形成される駆動回路またはドライバLSIの配線等にも使用できる。
【００８０】
また、TFT５２０は、ゲート電極がチャネルよりも上側に形成される正スタガ型またはゲート電極がチャネルよりも下側に形成される逆スタガ型、コプラナ型のいずれでもよい。
【００８１】
さらに、本実施の形態において、アレイ基板５００は液晶表示素子１０００に使用されているが、アレイ基板５００はELディスプレイに使用してもよい。
【００８２】
【発明の効果】
本発明に従ったアレイ基板の製造方法、アレイ基板および液晶表示素子によれば、基板に形成されるパターンを微細化することと配線の抵抗を低下させることとを同時に実現することができる。
【図面の簡単な説明】
【図１】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図２】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図３】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図４】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図５】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図６】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図７】本発明に従った実施の形態によるアレイ基板の製造方法を製造工程の順に示したガラス基板の拡大断面図およびガラス基板の拡大斜視図。
【図８】アレイ基板の製造方法の第１の実施の形態による電解めっき法とは異なる電解めっき法を用いた第２の実施の形態を示すガラス基板の拡大断面図。
【図９】アレイ基板の製造方法の第１の実施の形態による電解めっき法とは異なる電解めっき法を用いた第３の実施の形態を示すガラス基板の拡大断面図。
【図１０】アレイ基板の製造方法の第１の実施の形態による電解めっき法とは異なる電解めっき法を用いた第４および第５の実施の形態を示すガラス基板の拡大断面図。
【図１１】アレイ基板の製造方法の第１の実施の形態による電解めっき法とは異なる電解めっき法を用いた第６の実施の形態を示すガラス基板の拡大断面図。
【図１２】本発明による実施の形態によって製造されたTFTアレイ基板とTFTアレイ基板を使用した液晶表示素子との拡大断面図。
【図１３】従来の多結晶シリコンを活性層として使用したTFTアレイ基板の製造方法を示すTFTアレイ基板の拡大断面のフロー図。
【図１４】従来の多結晶シリコンを活性層として使用したTFTアレイ基板の製造方法を示すTFTアレイ基板の拡大断面のフロー図。
【図１５】  CMPを使用して信号線の配線を形成する方法を示すTFTアレイ基板の拡大断面のフロー図。
【符号の説明】
１０、５１０  ガラス基板
２０  活性層
３０  ゲート絶縁膜
４０  ゲート電極
４２、５４２  ソース領域
４４、５４４  ドレイン領域
５０  層間絶縁膜
６０  コンタクトホール
７０、５７０  シード層
８０  信号線
９０  マスク層
１００  トランジスタ
１１０  めっき浴
１２０  対向電極
１３０  ソース電極
１３５、５３５  ドレイン電極
１４０  バリア層
１５０、５９０  保護層
３００  アレイ基板
２００、５００  マトリックス・アレイ
５２０  TFT
５３０  順テーパ部
５５０  表示電極
５６０、６４０  偏光板
５８０  信号線およびソース電極
６００  フィルタ基板
６１０  カラーフィルタ
６３０  共通電極
７００  液晶
１０００  液晶表示素子
【図１】
0004936611.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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