(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層の上に前記ドリフト層よりも不純物濃度が高い第１導電型の第１のバッファー層がエピタキシャル成長され、さらに前記第１のバッファー層の上に前記第１のバッファー層よりも不純物濃度が低い第１導電型の第２のバッファー層がエピタキシャル成長されてなるエピタキシャルウェハの、前記ドリフト層の露出面に第２導電型のベース領域、第１導電型のエミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、
所定のウェハ厚さになるまで前記第２のバッファー層の露出面を研磨する工程と、
前記第２のバッファー層の研磨面に第２導電型のコレクタ層およびコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記コレクタ層をイオン注入および熱的エネルギー処理によって形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャルウェハの初期厚さは２００μｍ以上であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）を構成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図７は、従来のプレナー構造のパンチスルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）を示す縦断面図である。図７に示すように、ＰＴ−ＩＧＢＴは、ｎ-ドリフト層１１、ｎ+バッファー層１２およびｐ+コレクタ層１３からなるエピタキシャルウェハ１０の、ｎ-ドリフト層１１の表面にｐ+ベース領域１４、ｎ+エミッタ領域１５、ゲート絶縁膜１６、ゲート電極１７およびエミッタ電極１８が形成され、ｐ+コレクタ層１３の表面にコレクタ電極１９が形成された構成となっている。ＰＴ−ＩＧＢＴでは、オフ時にｎ-ドリフト層１１内が完全に空乏化し、空乏層がｎ+バッファー層１２まで到達する。
【０００３】
縦型ＩＧＢＴでは、オン電圧を低くするため、ｐ+コレクタ層１３の濃度を濃くしてできるだけ電気抵抗を小さくする必要がある。その結果、ｐ+コレクタ層１３からｎ-ドリフト層１１内に注入されるキャリアが非常に多くなり、スイッチング損失およびスイッチング速度の著しい悪化を招く。そこで、ライフタイムキラーの導入により、デバイス特性を調整する必要がある。
【０００４】
図８は、従来のプレナー構造のノンパンチスルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）を示す縦断面図である。図８に示すように、ＮＰＴ−ＩＧＢＴは、ｎ-ドリフト層２１を構成するＦＺウェハの表面にｐ+ベース領域２４、ｎ+エミッタ領域２５、ゲート絶縁膜２６、ゲート電極２７およびエミッタ電極２８が形成され、ＦＺウェハの裏面にｐ+コレクタ層２３が低温拡散技術プロセスにより形成され、さらにコレクタ電極２９が形成された構成となっている。ＮＰＴ−ＩＧＢＴでは、オフ時にｎ-ドリフト層２１内が完全に空乏化せず、空乏層はｐ+コレクタ層２３に到達しない。ＮＰＴ−ＩＧＢＴでは、ライフタイムキラーを導入せずに、ｐ+コレクタ層２３の濃度および厚さによりデバイス特性が調整される。
【０００５】
近時、さらなる低損失化を図るため、ＰＴ−ＩＧＢＴとＮＰＴ−ＩＧＢＴのそれぞれの長所を兼ね備えるフィールドストップ型ＩＧＢＴ（以下、ＦＳ−ＩＧＢＴとする）がＬａｓｋａらにより提案されている（ＩＳＰＳＤ’００，Ｐ．３５５−３５８，（２０００））。ＦＳ−ＩＧＢＴは、ｎ-ドリフト層、ｎ+フィールドストップ層およびｐ+コレクタ層からなる。ｎ+フィールドストップ層を設けることにより、必要な耐圧を得るためのｎ-ドリフト層を薄くすることができるので、オン電圧を低減させることができる。
【０００６】
また、ｎ+フィールドストップ層およびｐ+コレクタ層が非常に薄いので、ＩＥＥＥ’９７，Ｐ．２１３−２１６（１９９７）の中でＰｏｒｓｔらが言及しているＴｒａｎｓｐａｒｅｎｃｙ  Ｅｍｉｔｔｅｒ効果により各層に蓄積しているキャリアが少ないので、スイッチング損失が抑えられる。また、ＦＳ−ＩＧＢＴでは、ＮＰＴ−ＩＧＢＴと同様に、ｐ+コレクタ層の濃度でデバイス特性が調整されるため、ライフタイムキラーは導入されない。
【０００７】
上述したＦＳ−ＩＧＢＴまたはそれに類似したデバイスを作製する方法として、つぎの２つが知られている。第１の方法は、ＦＺウェハを研磨して１００〜１２０μｍ程度の厚さにした後に、イオン注入および熱拡散をおこなってｎ+フィールドストップ層およびｐ+コレクタ層を形成する方法である。第２の方法は、従来のｎ-ドリフト層、ｎ+バッファー層およびｐ+コレクタ層を構成するエピタキシャルウェハを用い、ｐ+コレクタ層を０．５μｍ程度の厚さとなるように研磨する方法である。この第２の方法では、ｎ+バッファー層はＰＴ−ＩＧＢＴと同じである（Ｍａｔｓｕｄａｉら、ＩＳＰＳＤ’０１，Ｐ．４４１−４４４，（２００１））。
【０００８】
【発明が解決しようとする課題】
しかしながら、高温状態での漏れ電流の増加を抑制するためにはｎ+フィールドストップ層は厚いのが好ましいが、上述した第１の方法では、ｎ+フィールドストップ層およびｐ+コレクタ層を厚く形成することができず、濃度が低くなってしまうので、良好な電気的特性が得られないという問題点がある。また、Ｔｒａｎｓｐａｒｅｎｃｙ  Ｅｍｉｔｔｅｒ効果を得るためにはｐ+コレクタ層の厚さは１μｍ以下であるのが好ましいが、上述した第２の方法では、ｐ+コレクタ層を研磨する際に実際には±３μｍ程度のばらつきが生じるので、削り代を考慮するとｐ+コレクタ層の厚さは３μｍ以上でなければならないという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、電気的特性に優れたＩＧＢＴを構成する半導体装置を提供することを目的とする。また、本発明は、電気的特性に優れたＩＧＢＴを構成する半導体装置を安定して作製することが可能な半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１導電型のドリフト層の上にドリフト層よりも不純物濃度が高い第１導電型の第１のバッファー層がエピタキシャル成長され、さらに第１のバッファー層の上に第１のバッファー層よりも不純物濃度が低い第１導電型の第２のバッファー層がエピタキシャル成長されてなるエピタキシャルウェハを用いる。このエピタキシャルウェハの、ドリフト層側の面にベース部およびエミッタ部を形成する。また、エピタキシャルウェハの、第２のバッファー層側の面を所定のウェハ厚さになるまで研磨した後に、その研磨面にコレクタ部を形成する。
【００１１】
この発明によれば、第２のバッファー層が研磨時のばらつきを吸収するバッファー層となり、ドリフト層の上面にベース部およびエミッタ部を有し、第１および第２のバッファー層を介して第２のバッファー層の下面にコレクタ部を有する半導体装置が得られる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置を構成するプレナー型ＩＧＢＴの構造の一例を示す縦断面図である。このＩＧＢＴは、ｎ-ドリフト層３１、第１のバッファー層であるｎ+バッファー層３２、および第２のバッファー層であるｎ-バックグラインドバッファー層４０からなるエピタキシャルウェハ３０を用いて作製されている。このエピタキシャルウェハ３０の、ｎ-ドリフト層３１の表面には、ｐ+ベース領域３４、ｎ+エミッタ領域３５、ゲート絶縁膜３６、ゲート電極３７およびエミッタ電極３８が形成されている。エピタキシャルウェハ３０の、ｎ-バックグラインドバッファー層４０の表面には、ｐ+コレクタ層３３およびコレクタ電極３９が形成されている。
【００１３】
以下に耐圧値に対するｎ-ドリフト層厚の関係を示す。
Ｗ＝２Ｋsε0・Ｖce／ｑＮd
ただし、Ｗ＝ｎ-ドリフト層厚、Ｖｃｅ＝素子耐圧値、Ｋs＝１１．７、ε0＝８．８５７×１０14、ｑ＝１．６０２×１０19である。
【００１４】
したがって、ｎ-ドリフト層３１の厚さは０．１１３４×Ｖｃｅ［μｍ］以下であり、たとえば、１２００Ｖ耐圧クラス素子（実際には１４００Ｖの耐圧値が必要）に必要なｎ-ドリフト層３１の厚は、Ｗ＝０．１１３４・Ｖce＝０．１１３４×１４００＝１５９［μｍ］となり、最低でも１５９［μｍ］以上は必要となる。
【００１５】
また、ｎ+バッファー層３２の不純物濃度は１×１０14ｃｍ-3以上で、かつ１×１０16ｃｍ-3以下である。これは、ｎ+バッファー層３２の不純物濃度が１×１０14ｃｍ-3以下であれば、ｎ+バッファー層３２で空乏層をストップできなくなり、耐圧低下を招いてしまうからである。一方、ｎ+バッファー層３２の不純物濃度が１×１０16ｃｍ-3以上であれば、コレクタ層からの正孔の注入を妨げることになってしまい、これによってオン電圧の低下を招き、ＩＧＢＴ動作をしなくなってしまうからである。
【００１６】
また、ｎ+バッファー層３２の厚さは１０μｍ以下である。これは、ｎ+バッファー層３２があまり厚いと、スイッチング動作時（特にターンオフ時）にスイッチング損失の増加を招き、特性が悪くなるからである。したがって、スイッチング損失低減のためには、ｎ+バッファー層３２の厚みは１０μｍ以下と薄い方が望ましい。
【００１７】
また、ｎ-バックグラインドバッファー層４０の不純物濃度はｎ+バッファー層３２の不純物濃度よりも低い。また、ｎ-バックグラインドバッファー層４０の厚さは１０μｍ以下である。すなわち、このｎ-バックグラインドバッファー層４０においても上記ｎ+バッファー層３２と同様に、スイッチング損失を低減するためには薄い方が望ましい。そして、バックグラインドの制御性から、この層の厚みは１０μｍ以下が望ましい。
【００１８】
また、ｐ+コレクタ層３３の不純物濃度はｎ+バッファー層３２の平均不純物濃度の１０倍以上である。すなわちＩＧＢＴのオン電圧を小さくするためには、コレクタ層の不純物濃度はｎ+バッファー層の不純物濃度の１０倍以上が望ましい。また、ｐ+コレクタ層３３の厚さは１μｍ以下である。すなわち、上記Ｔｒａｎｓｐａｒｅｎｃｙ  Ｅｍｉｔｔｅｒ効果によるスイッチング損失低減のためにはコレクタ層の厚みは１μｍ以下が望ましい。また、エピタキシャルウェハ３０の初期厚さは２００μｍ以上である。
【００１９】
図１に示す構成のＩＧＢＴの製造プロセスについて図２〜図５を参照しながら説明する。まず、図２に示すように、ｎ-ドリフト層３１の上にｎ+バッファー層３２をエピタキシャル成長し、さらにその上にｎ-バックグラインドバッファー層４０をエピタキシャル成長してなるエピタキシャルウェハ３０を用意する。そして、図３に示すように、このエピタキシャルウェハ３０の、ｎ-ドリフト層３１の表面に、ｐ+ベース領域３４、ｎ+エミッタ領域３５、ゲート絶縁膜３６、ゲート電極３７およびエミッタ電極３８を、フォトリソグラフィ技術、エッチングおよびイオン注入などの周知の方法により形成する。
【００２０】
つづいて、図４に示すように、エピタキシャルウェハ３０が設定厚さとなるようにｎ-バックグラインドバッファー層４０を研磨（バックグラインド）する。そして、図５に示すように、その研磨面にイオン注入および熱処理によりｐ+コレクタ層３３を形成し、そのｐ+コレクタ層３３の表面にオーミック接触するコレクタ電極３９を形成する。最後に、チップサイズにダイシングすることによって、図１に示す構成のＩＧＢＴが完成する。
【００２１】
（実施例１）
本発明者らが実施例１として実際に作製した図１に示す構成のＩＧＢＴの仕様は以下のとおりである。なお、本発明は以下の数値に制限されるものではない。１２００Ｖ耐圧クラスの場合には、用意したエピタキシャルウェハ３０に関して、ｎ-ドリフト層３１の比抵抗は６３Ωｃｍであり、その厚さは１２５μｍであった。また、ｎ+バッファー層３２の比抵抗は５Ωｃｍであり、その厚さは５μｍであった。また、ｎ-バックグラインドバッファー層４０の比抵抗は１３Ωｃｍであり、その厚さは３７０μｍであった。つまり、エピタキシャルウェハ３０の初期厚さは５００μｍであった。このエピタキシャルウェハ３０にベース部およびエミッタ部を形成し、エピタキシャルウェハ３０の設定厚さを１３０μｍとしてバックグラインドをおこなった後のｎ-ドリフト層３１の厚さは１２５μｍであり、ｎ+バッファー層３２の厚さは５μｍであり、ｎ-バックグラインドバッファー層４０の厚さは２μｍであった。また、ｐ+コレクタ層３３のピーク濃度は５×１０17ｃｍ-3程度であり、その深さは０．５μｍであった。
【００２２】
（実施例２）
また、本発明者らは、実施例２として、図５に示すように表面構造がトレンチ構造のＩＧＢＴも作製した。図５に示す構成のＩＧＢＴでは、エピタキシャルウェハ３０の、ｎ-ドリフト層３１の表面に、ｐ+ベース領域４４およびｎ+エミッタ領域４５を形成し、トレンチエッチングによりトレンチを形成した後に、そのトレンチ内面にゲート絶縁膜４６を形成した。そして、ゲート絶縁膜４６の内側をポリシリコンで埋めてゲート電極４７とし、さらにエミッタ電極４８を形成した。その後、エピタキシャルウェハ３０の設定厚さを１３０μｍとしてバックグラインドをおこなった結果、ｎ-ドリフト層３１の厚さは１２５μｍであり、ｎ+バッファー層３２の厚さは５μｍであり、ｎ-バックグラインドバッファー層４０の厚さは１μｍであった。
【００２３】
そして、ｎ-バックグラインドバッファー層４０の研磨面にイオン注入および熱処理により、ピーク濃度が５×１０17ｃｍ-3程度で深さが０．５μｍのｐ+コレクタ層３３を形成した。さらに、コレクタ電極３９を形成し、その後、チップサイズにダイシングした。このようにして得られた図５に示す構成のＩＧＢＴは、図１に示す構成のＩＧＢＴと表面構造が異なるだけで、その他の構成は同じである。また、使用したエピタキシャルウェハ３０の層構成、各層の比抵抗および厚さ、並びにウェハ全体の初期厚さも図１に示す構成のＩＧＢＴの場合と同じである。したがって、図１に示す構成と同様の構成については同じ符号を付して説明を省略する。
【００２４】
上述した実施例１のＦＳ−ＩＧＢＴ（プレナー型）、実施例２のＦＳ−ＩＧＢＴ（トレンチ型）、従来のＮＰＴ−ＩＧＢＴ（プレナー型、図８参照）および従来のＰＴ−ＩＧＢＴ（プレナー型、図７参照）について、オン電圧とターンオフ損失とのトレードオフ関係を調べた結果を図６に示す。図６より、実施例１および実施例２とも、従来のＩＧＢＴよりも非常に良い特性を示すことがわかった。
【００２５】
上述した実施の形態によれば、ｎ-ドリフト層３１、ｎ+バッファー層３２およびｎ-バックグラインドバッファー層４０からなるエピタキシャルウェハ３０を用い、ｎ-ドリフト層３１の表面にベース部およびエミッタ部を形成した後、ｎ-バックグラインドバッファー層４０をバックグラインド時のばらつきを吸収するバッファー層としてバックグラインドをおこない、その研磨面にコレクタ部を形成するため、オン電圧およびスイッチング損失がともに良好なＩＧＢＴを構成する半導体装置を安定して得ることができる。
【００２６】
以上において本発明は種々変更可能である。たとえば、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、その逆でもよい。また、ＩＧＢＴを構成する各層の比抵抗、厚さおよび不純物濃度、並びにエピタキシャルウェハ３０の初期厚さなどの各数値は一例であり、本発明はこれに制限されるものではない。
【００２７】
【発明の効果】
本発明によれば、第２のバッファー層が研磨時のばらつきを吸収するバッファー層となり、ドリフト層の上面にベース部およびエミッタ部を有し、第１および第２のバッファー層を介して第２のバッファー層の下面にコレクタ部を有する半導体装置が得られるので、オン電圧およびスイッチング損失がともに良好なＩＧＢＴを構成する半導体装置を安定して得ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置（プレナー構造）の構造の一例を示す縦断面図である。
【図２】図１に示す半導体装置の製造途中の構造を示す縦断面図である。
【図３】図１に示す半導体装置の製造途中の構造を示す縦断面図である。
【図４】図１に示す半導体装置の製造途中の構造を示す縦断面図である。
【図５】本発明にかかる半導体装置（トレンチ構造）の構造の一例を示す縦断面図である。
【図６】本発明にかかる半導体装置と従来のＩＧＢＴについてオン電圧とターンオフ損失とのトレードオフ関係を示す特性図である。
【図７】従来のプレナー構造のＰＴ−ＩＧＢＴを示す縦断面図である。
【図８】従来のプレナー構造のＮＰＴ−ＩＧＢＴを示す縦断面図である。
【符号の説明】
３０    エピタキシャルウェハ
３１    ドリフト層
３２    バッファー層（第１のバッファー層）
３３    コレクタ層
３４，４４    ベース領域
３５，４５    エミッタ領域
３６，４６    ゲート絶縁膜
３７，４７    ゲート電極
３８，４８    エミッタ電極
３９    コレクタ電極
４０    バックグラインドバッファー層（第２のバッファー層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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