(57)【特許請求の範囲】
【請求項１】
直列に接続したｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構成されるＣＭＯＳインバータ回路を２つ相補的に接続したフリップフロップ回路と、前記フリップフロップ回路の一方の入出力端子と第１のビット線との間で信号を伝達する第１のトランスファートランジスタと、前記フリップフロップ回路の他方の入出力端子と第２のビット線との間で信号を伝達する第２のトランスファートランジスタとを有するメモリセルと、
前記フリップフロップ回路の前記各ｎＭＯＳトランジスタのソース電極に接続されたメモリセルＧＮＤ線に対して、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力するための電圧入力手段と、
前記メモリセルＧＮＤ線とＧＮＤ線とを接続する第１のスイッチと、
前記メモリセルＧＮＤ線と前記電圧入力手段とを接続する第２のスイッチと、
を備え、
データの書き込み時に、
前記第１および第２のビット線のうち、いずれか一方の電位をＶＤＤとし、他方の電位をＧＮＤ電位とするとともに、
前記第１のスイッチをオフとし、かつ前記第２のスイッチをオンとして、前記各ｎＭＯＳトランジスタのソース電極の電位を前記電圧入力手段によりＧＮＤ電位からＶＤＤまで上昇させた後、前記第２のスイッチをオフとして、前記メモリセルＧＮＤ線をハイインピーダンス状態とし、
その後、前記第１および第２のトランスファートランジスタをオンとして、前記メモリセルＧＮＤ線から、前記各ｎＭＯＳトランジスタのうちオン状態のｎＭＯＳトランジスタと、前記第１および第２のトランスファートランジスタのうち、前記オン状態のｎＭＯＳトランジスタと、前記第１および第２のビット線のうちＧＮＤ電位のビット線とを接続しているトランスファートランジスタとを介して、前記ＧＮＤ電位のビット線に電流を流すことにより、前記メモリセルＧＮＤ線をＧＮＤ電位まで下降させる
ことを特徴とする断熱充電メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路において、微細化を進めた場合の電流密度の増大に伴ったエレクトロマイグレーション（Electromigration）の発生による断線を防ぐ技術に関する。
【背景技術】
【０００２】
従来より知られているＳＲＡＭの回路構成について図７を参照して説明する。従来のＳＲＡＭは、ＣＭＯＳインバータ２個を用いて互いの出力を他方の入力に接続するフリップフロップをメモリ素子としている。そして、信号出力をｎＭＯＳトランジスタを介してｂｉｔ線に接続しており、１メモリセルにおいて６個のトランジスタを用いる回路構成である。
【０００３】
さて、近年、素子の微細化が進み、配線の断面積が小さくなり、配線電流密度が増大し、エレクトロマイグレーションなどによる配線断線の問題が重要な解決すべき問題として位置づけられている（非特許文献１）。
【０００４】
これを解決するための一つの方法として、断熱充電ＳＲＡＭが提案された（特許文献１）。この提案において開示されている回路例を図８と図９に示す。
【非特許文献１】菅野卓雄  監修、飯塚哲哉  編、ＣＭＯＳ  超ＬＳＩの設計、倍風館（１９８９年）、p.144
【特許文献１】特開２００７−２２６９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１にみられるような従来の回路構成では、ｐＭＯＳトランジスタと電源電圧線との間にスイッチングトランジスタを配置する構成であるので、回路の設計自由度に制約があった。
【０００６】
本発明の目的は、上記に鑑みてなされたものであり、ＳＲＡＭにおいて断熱充電を用いて緩やかに充電することにより回路の設計自由度を増し、最大電流を低減させ、ナノスケールの回路構成による断熱充電メモリ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の本発明は、直列に接続したｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構成されるＣＭＯＳインバータ回路を２つ相補的に接続したフリップフロップ回路と、前記フリップフロップ回路の一方の入出力端子と第１のビット線との間で信号を伝達する第１のトランスファートランジスタと、前記フリップフロップ回路の他方の入出力端子と第２のビット線との間で信号を伝達する第２のトランスファートランジスタとを有するメモリセルと、前記フリップフロップ回路の前記各ｎＭＯＳトランジスタのソース電極に接続されたメモリセルＧＮＤ線に対して、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力するための電圧入力手段と、前記メモリセルＧＮＤ線とＧＮＤ線とを接続する第１のスイッチと、前記メモリセルＧＮＤ線と前記電圧入力手段とを接続する第２のスイッチと、を備え、データの書き込み時に、前記第１および第２のビット線のうち、いずれか一方の電位をＶＤＤとし、他方の電位をＧＮＤ電位とするとともに、前記第１のスイッチをオフとし、かつ前記第２のスイッチをオンとして、前記各ｎＭＯＳトランジスタのソース電極の電位を前記電圧入力手段によりＧＮＤ電位からＶＤＤまで上昇させた後、前記第２のスイッチをオフとして、前記メモリセルＧＮＤ線をハイインピーダンス状態とし、その後、前記第１および第２のトランスファートランジスタをオンとして、前記メモリセルＧＮＤ線から、前記各ｎＭＯＳトランジスタのうちオン状態のｎＭＯＳトランジスタと、前記第１および第２のトランスファートランジスタのうち、前記オン状態のｎＭＯＳトランジスタと、前記第１および第２のビット線のうちＧＮＤ電位のビット線とを接続しているトランスファートランジスタとを介して、前記ＧＮＤ電位のビット線に電流を流すことにより、前記メモリセルＧＮＤ線をＧＮＤ電位まで下降させる。
【発明の効果】
【０００８】
本発明によれば、ＳＲＡＭにおいて断熱充電を用いて緩やかに充電することにより回路の設計自由度を増し、最大電流を低減させ、ナノスケールの回路構成による断熱充電メモリ回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態における断熱充電メモリ回路の回路図を示している。本実施の形態における接地部分は、ＧＮＤ線とメモリセルＧＮＤ線（Memory Cell Ground Line:MCGL）とを接続するスイッチＳ１、および断熱充電信号Ａ１とＭＣＧＬとを接続するスイッチＳ２を備えた構成である。スイッチＳ１は、たとえばｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続したアナログスイッチにより実現してもよい。また、ｎＭＯＳトランジスタのみか、あるいはｐＭＯＳトランジスタのみで構成してもよい。
【００１０】
また、本実施形態における断熱充電メモリ回路の構成は、Ｐ１とＮ１のトランジスタおよびＰ２とＮ２のトランジスタにより構成された２つのＣＭＯＳインバータ回路が交差接続されたフリップフロップ回路をメモリセル（図中のＣｅｌｌ部分）とするＳＲＡＭ構成である。
【００１１】
最初に、本発明におけるフリップフロップ回路の構成について説明する。ＣＭＯＳインバータ回路は、電源ＶＤＤとＭＣＧＬとの間に直列に接続されたｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１により構成されている。同様に、もう一方のＣＭＯＳインバータ回路は、電源ＶＤＤとＭＣＧＬとの間に直列に接続されたｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２により構成されている。
【００１２】
また、ＣＭＯＳインバータ回路の出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、もう一方のＣＭＯＳインバータ回路の入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、同様に、ＣＭＯＳインバータ回路の出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、ＣＭＯＳインバータ回路の入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。
【００１３】
更に、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極とメモリセルアレイＣｅｌｌのビット線ＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３のゲート電極が、メモリセルアレイのワード線ＷＬに接続されている。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極とメモリセルアレイのビット線ＮＢＬとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４のゲート電極も、メモリセルアレイのワード線ＷＬに接続されている。
【００１４】
次に、本実施の形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図２を用いて説明する。図２は本発明の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャートである。
【００１５】
ここでは、図１を参照して、Ｓ１信号がＨｉｇｈの時にスイッチＳ１がＯＮとなる回路構成を用いることとしている。
【００１６】
最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとし、断熱充電信号Ａ１により、ＭＣＧＬの電位（ｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ２とのソース電極の電位）をＧＮＤからＶＤＤに緩やかに上昇させる（ｔ１→ｔ２）。
【００１７】
また、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する（ｔ１→ｔ２）。
【００１８】
次に、ＭＣＧＬの電位をＶＤＤまで上昇させた後、スイッチＳ２をＯＦＦとし、ＭＣＧＬをハイインピーダンス状態とする（ｔ２）。
【００１９】
続いて、ワード線ＷＬにＨｉｇｈ信号を緩やかに入力する（ｔ３）。
【００２０】
そして、ＷＬ信号がしきい値電圧ＶＴよりも大きくなったときにｎＭＯＳトランジスタ（Ｎ３およびＮ４）がＯＮとなる（ｔ４）。このとき、ビット線ＢＬはＶＤＤ、ビット線ＮＢＬはＧＮＤなので、ノード１およびノード２は緩やかにＶＤＤ、ＧＮＤにそれぞれ変化する。このとき、トランジスタＮ１はＯＮ、トランジスタＮ２はＯＦＦである。また、トランジスタＰ１はＯＦＦ、トランジスタＰ２はＯＮである。このとき、ＶＤＤの電位であるＭＣＧＬから、ＯＮしているトランジスタＮ１さらにＯＮしているトランジスタＮ４を通ってＮＢＬに電流が流れ、ＭＣＧＬがＶＤＤから緩やかにＧＮＤとなる。これにより、フリップフロップの電源電位がＶＤＤ、接地電位がＧＮＤとなり、通常の状態に一致させることができる。
【００２１】
以上により、ノード１をＨｉｇｈ、ノード２をＬｏｗの状態に書き込むことができる。その後、スイッチＳ１をＯＮにする（ｔ７）。これによりＭＣＧＬの電位をＧＮＤに固定することができ、書き込まれたデータを保持することができる。
【００２２】
＜第２の実施の形態＞
図３は、本発明の第２の実施の形態における断熱充電メモリ回路の回路図を示している。本実施の形態における接地部分は、電位ＧＮＤを有する定電圧電源線Ｖ１とＭＣＧＬとを接続するスイッチＳ１と、およびＶＤＤの電位を有する定電圧電源線Ｖ２とＭＣＧＬとを接続するスイッチＳ２を備えた構成である。スイッチＳ１およびスイッチＳ２は、フリップフロップ回路のＭＣＧＬに入力される電位を、フリップフロップ回路の時定数よりも長い時間で変化させる抵抗値の大きいトランジスタを有することを特徴とする。スイッチＳ１は、たとえば、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続したアナログスイッチを用いる。また、ｎＭＯＳトランジスタのみ、あるいは、ｐＭＯＳトランジスタのみでもよいことはいうまでもない。
【００２３】
また、その他の構成については第１の実施の形態と同様の構成を備えている。
【００２４】
次に、本実施の形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図４を用いて説明する。この図４は本実施の形態の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。ここでは先と同様にＳ１信号がＨｉｇｈのときにスイッチＳ１がＯＮとなる回路構成を用いることとしている。
【００２５】
最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＧＬの電位（ｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ２とのソース電極の電位）をＧＮＤからＶＤＤに緩やかに上昇させる（ｔ１→ｔ２）。
【００２６】
また、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する（ｔ１→ｔ２）。
【００２７】
次に、ＭＣＧＬの電位をＶＤＤまで上昇させた後、スイッチＳ２をＯＮからＯＦＦとし、ＭＣＧＬをハイインピーダンス状態とする（ｔ２）。
【００２８】
続いて、ワード線ＷＬにＨｉｇｈ信号を緩やかに入力する（ｔ３）。
【００２９】
ＷＬ信号が、しきい値電圧ＶＴよりも大きくなったときにｎＭＯＳトランジスタ（Ｎ３およびＮ４）がＯＮとなる（ｔ４）。このとき、ビット線ＢＬはＶＤＤ、ビット線ＮＢＬはＧＮＤなので、ノード１およびノード２は緩やかにＶＤＤ、ＧＮＤにそれぞれ変化する。このとき、トランジスタＮ１はＯＮ、トランジスタＮ２はＯＦＦである。また、トランジスタＰ１はＯＦＦ、トランジスタＰ２はＯＮである。このとき、ＶＤＤの電位であるＭＣＧＬから、ＯＮしているトランジスタＮ１さらにＯＮしているトランジスタＮ４を通ってＮＢＬに電流が流れ、ＭＣＧＬがＶＤＤから緩やかにＧＮＤとなる。これによりフリップフロップの電源電位がＶＤＤ、接地電位がＧＮＤとなり、通常の状態に一致させることができる。
【００３０】
以上により、ノード１をＨｉｇｈ、ノード２をＬｏｗの状態に書き込むことができる。
【００３１】
その後、スイッチＳ１をＯＮにする（ｔ７）。これによりＭＣＧＬの電位をＧＮＤに固定することができ、書き込まれたデータを保持することができる。
【００３２】
本実施の形態によれば、定電圧電源線Ｖ１および定電圧電源線Ｖ２を用いて、スイッチＳ１およびスイッチＳ２の操作によりＭＣＧＬの電位をＧＮＤからＶＤＤに緩やかに上昇させた後、緩やかに書き込みを行うことができるので、エレクトロマイグレーションによるメモリセル内部の配線断線を防ぐことができる。
【００３３】
図５に、Ｓ１をｎＭＯＳトランジスタ、Ｓ２をｐＭＯＳトランジスタとした回路構成の例を示す。
【００３４】
図６に、図５に示した回路構成におけるタイミングチャートを示す。ここではＳ２をｐＭＯＳトランジスタとしたので、入力信号Ｓ２がＬｏｗのときに、スイッチＳ２（ｐＭＯＳトランジスタ）がＯＮとなる。
【００３５】
以上説明した本発明の実施の形態においては、従来技術にみられるような、メモリセルのフリップフロップのインバータのｐＭＯＳトランジスタと電源電圧線との間にスイッチングトランジスタを配置する回路構成を用いていない。本実施の形態においては、メモリセルのフリップフロップのインバータのｎＭＯＳトランジスタとＧＮＤ電圧線との間にスイッチングトランジスタを配置する回路構成を適用しており、回路的自由度が大きくなっている。
【００３６】
また、本発明の実施の形態においては、メモリセルＧＮＤ線の電圧は一定ではなく緩やかに上昇し下降する。これにより、ナノスケール回路において、エレクトロマイグレーションの発生を防止することができる。たとえば、１ｎｓ程度以上の時間をかけて電圧を上昇させ、あるいは下降させることを可能にしている。このため、配線内の電流値を１／１００から１／１０００程度以下に設定することが可能となる。これによりエレクトロマイグレーションの発生を防止できる。
【００３７】
そして本発明の実施の形態によれば、ＳＲＡＭにおいて断熱充電を用いて緩やかに充電することにより回路の設計自由度を増し、最大電流を低減させ、ナノスケールの回路構成による断熱充電メモリ回路を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態に係る断熱充電メモリ回路の回路図を示す。
【図２】断熱充電メモリ回路にデータを書き込む場合の動作を示したタイミングチャートを示す。
【図３】本発明の第２の実施の形態に係る断熱充電メモリ回路の回路図を示す。
【図４】断熱充電メモリ回路にデータを書き込む場合の動作を示したタイミングチャートを示す。
【図５】Ｓ１をｎＭＯＳトランジスタ、Ｓ２をｐＭＯＳトランジスタとした回路構成の例を示す。
【図６】図５に示した回路構成におけるタイミングチャートを示す。
【図７】従来技術を説明するための回路図を示す。
【図８】従来技術を説明するための回路図を示す。
【図９】従来技術を説明するための回路図を示す。
【符号の説明】
【００３９】
Ｓ１、Ｓ２…スイッチ
Ｐ１、Ｐ２、Ｎ１、Ｎ２…トランジスタ
ＶＤＤ…電源
ＭＣＧＬ…メモリセルＧＮＤ線（Memory Cell Ground Line:MCGL）
ＷＬ…ワード線
【図１】
0004926010.tif 000002
【図２】
0004926010.tif 000003
【図３】
0004926010.tif 000004
【図４】
0004926010.tif 000005
【図５】
0004926010.tif 000006
【図６】
0004926010.tif 000007
【図７】
0004926010.tif 000008
【図８】
0004926010.tif 000009
【図９】
0004926010.tif 000010