(57)【特許請求の範囲】
【請求項１】
第１ビット線と、
前記第１ビット線が延伸する方向に配置される第１トランジスタ及び第２トランジスタと、
電気抵抗の変化により情報を保持する抵抗変化型の第１メモリ素子とを有し、
前記第１トランジスタの第１ノードと前記第２トランジスタの第１ノードと前記第１メモリ素子の一端とが共通に接続され、
前記第１トランジスタの第２ノードと前記第２トランジスタの第２ノードは、別々のコンタクトを介して前記第１ビット線に接続されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１トランジスタのゲートに接続される第１ワード線と、
前記第２トランジスタのゲートに接続される第２ワード線とをさらに有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ビット線と前記第１トランジスタの前記第２ノードとを接続するための第１ビット線コンタクトと、
前記第１ビット線と前記第２トランジスタの前記第２ノードとを接続するための第２ビット線コンタクトと、
前記第１メモリ素子と前記第１トランジスタ及び前記第２トランジスタの前記第１ノードとを接続するための第１ソースノードコンタクトとをさらに有し、
前記第１ビット線の幅は、前記第１ビット線の延伸する第１方向における前記第１ソースノードコンタクトのある位置に対応する部分が、前記第１ビット線コンタクトと接続される部分及び前記第２ビット線コンタクトと接続される部分よりも細いことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１ビット線と前記第１トランジスタの前記第２ノードとを接続するための第１ビット線コンタクトと、
前記第１ビット線と前記第２トランジスタの前記第２ノードとを接続するための第２ビット線コンタクトと、
前記第１メモリ素子と前記第１トランジスタ及び前記第２トランジスタの前記第１ノードとを接続するための第１ソースノードコンタクトとをさらに有し、
前記第１ソースノードコンタクトの中心位置は、前記第１及び前記第２ビット線コンタクトの中心線に対して、前記第１ビット線の延伸する第１方向と直交する第２方向にずれていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１ビット線と前記第１トランジスタの前記第２ノードとを接続するための第１ビット線コンタクトと、
前記第１ビット線と前記第２トランジスタの前記第２ノードとを接続するための第２ビット線コンタクトと、
前記第１メモリ素子と前記第１トランジスタ及び前記第２トランジスタの前記第１ノードとを接続するための第１ソースノードコンタクトと、
前記第１メモリ素子とソースノード配線層とを接続するための第２ソースノードコンタクトとをさらに有し、
前記第１及び前記第２ソースノードコンタクトを合わせた高さは、前記第１及び前記第２ビット線コンタクトの高さよりも低く、
前記第１ビット線コンタクト、前記第２ビット線コンタクト及び前記第１ソースノードコンタクトは、前記第１ビット線の延伸する方向に一列に配置されていることを特徴とする半導体装置。
【請求項６】
第１ビット線と、
ソースノードと、
前記第１ビット線が延伸する方向に配置される第１トランジスタ及び第２トランジスタと、
電気抵抗の変化により情報を保持する抵抗変化型の第１メモリ素子とを有し、
前記第１トランジスタの第１ノードと前記第２トランジスタの第１ノードと前記第１メモリ素子の一端とが共通に接続され、
前記第１メモリ素子の他端と前記第１ビット線とが接続され、
前記第１トランジスタの第２ノードと前記第２トランジスタの第２ノードは、別々のコンタクトを介して前記ソースノードに接続されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１トランジスタのゲートに接続される第１ワード線と、
前記第２トランジスタのゲートに接続される第２ワード線とをさらに有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタの前記第１ノードと前記第１メモリ素子とを接続するための第１ビット線コンタクトと、
前記第１メモリ素子と前記第１ビット線とを接続するための第２ビット線コンタクトと、
前記第１トランジスタの第２ノードに接続される第１ソースノードコンタクトと、
前記第２トランジスタの第２ノードに接続される第２ソースノードコンタクトとをさらに有し、
前記第１ビット線の幅は、前記第１ビット線の延伸する第１方向における前記第１ソースノードコンタクトのある位置に対応する部分及び前記第１方向における前記第２ソースノードコンタクトのある位置に対応する部分が、前記第２ビット線コンタクトと接続される部分よりも細いことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタの前記第１ノードと前記第１メモリ素子とを接続するための第１ビット線コンタクトと、
前記第１メモリ素子と前記第１ビット線とを接続するための第２ビット線コンタクトと、
前記第１トランジスタの第２ノードに接続される第１ソースノードコンタクトと、
前記第２トランジスタの第２ノードに接続される第２ソースノードコンタクトとをさらに有し、
前記第１ビット線コンタクトの中心位置は、前記第１及び前記第２ソースノードコンタクトの中心線と、前記第１ビット線の延伸する第１方向と直交する第２方向に第１距離だけずれていることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタの前記第１ノードと前記第１メモリ素子とを接続するための第１ビット線コンタクトと、
前記第１メモリ素子と前記第１ビット線とを接続するための第２ビット線コンタクトと、
前記第１トランジスタの第２ノードに接続される第１ソースノードコンタクトと、
前記第２トランジスタの第２ノードに接続される第２ソースノードコンタクトとをさらに有し、
前記第１及び前記第２ソースノードコンタクトの高さは、前記第１ビット線コンタクトと前記第２ビット線コンタクトを合わせた高さよりも低く、
前記第１ビット線コンタクト、前記第１ソースノードコンタクト及び前記第２ソースノードコンタクトは、前記第１ビット線の延伸する方向に一列に配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第１ビット線と直交する方向に交互に配置される複数の素子活性領域と複数の素子分離領域とをさらに有し、
前記第１トランジスタ及び前記第２トランジスタは、前記複数の素子活性領域のうち同一のものの上に配置されていることを特徴とする半導体装置。
【請求項１２】
半導体基板内の第１方向に並んで形成される素子分離領域及び第１導電型の素子活性領域と、
前記素子活性領域内に、前記素子活性領域が延伸する第２方向に順に形成され、第２導電型である第１、第２、第３及び第４拡散層領域と、
前記第１拡散層領域に接続される第１コンタクトと、
前記第２拡散層領域に接続される第２コンタクトと、
前記第３拡散層領域に接続される第３コンタクトと、
前記第４拡散層領域に接続される第４コンタクトと、
前記第１拡散層領域と前記第２拡散層領域の間の領域の上に配置される第１ワード線と、
前記第２拡散層領域と前記第３拡散層領域の間の領域の上に配置される第２ワード線と、
前記第３拡散層領域と前記第４拡散層領域の間の領域の上に配置される第３ワード線と、
前記第１コンタクトに接続され、電気抵抗の変化により情報を保持する抵抗変化型の第１メモリ素子と、
前記第３コンタクトに接続され、電気抵抗の変化により情報を保持する抵抗変化型の第２メモリ素子と、
前記第２及び前記第４コンタクトと接続される第１ビット線とを有することを特徴とする半導体装置。
【請求項１３】
半導体基板内の第１方向に並んで形成される素子分離領域及び第１導電型の素子活性領域と、
前記素子活性領域内に、前記素子活性領域が延伸する第２方向に順に形成され、第２導電型である第１、第２、第３及び第４拡散層領域と、
前記第１拡散層領域に接続される第１コンタクトと、
前記第２拡散層領域に接続される第２コンタクトと、
前記第３拡散層領域に接続される第３コンタクトと、
前記第４拡散層領域に接続される第４コンタクトと、
前記第１拡散層領域と前記第２拡散層領域の間の領域の上に配置される第１ワード線と、
前記第２拡散層領域と前記第３拡散層領域の間の領域の上に配置される第２ワード線と、
前記第３拡散層領域と前記第４拡散層領域の間の領域の上に配置される第３ワード線と、
前記第１コンタクトに接続され、電気抵抗の変化により情報を保持する抵抗変化型の第１メモリ素子と、
前記第３コンタクトに接続され、電気抵抗の変化により情報を保持する抵抗変化型の第２メモリ素子と、
前記第１及び前記第２メモリ素子と接続される第１ビット線とを有し、
前記第１メモリ素子から情報を読み出す際に、前記第１ビット線と前記第２コンタクトとの間に、前記第１メモリ素子及び前記第１コンタクトを経由して電流が流れ、
前記第２メモリ素子から情報を読み出す際に、前記第１ビット線と前記第４コンタクトとの間に、前記第２メモリ素子及び前記第３コンタクトを経由して電流が流れることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第２メモリ素子から情報を読み出す場合に、前記第１ビット線と前記第２コンタクトとの間に、前記第２メモリ素子及び前記第３コンタクトを経由して電流が流れることを特徴とする半導体装置。
【請求項１５】
請求項１２又は１３記載の半導体装置において、
前記第１コンタクトと前記第１メモリ素子との接触面積は、前記第１コンタクトと前記第１拡散層領域との接触面積よりも小さく、
前記第３コンタクトと前記第２メモリ素子との接触面積は、前記第３コンタクトと前記第３拡散層領域との接触面積よりも小さいことを特徴とする半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
前記第２コンタクトは、第５コンタクトを介して前記第１ビット線と接続され、
前記第４コンタクトは、第６コンタクトを介して前記第１ビット線と接続され、
前記第２コンタクトと前記第５コンタクトの接触面において、前記第５コンタクトの断面積は前記第２コンタクトの断面積よりも小さく、
前記第４コンタクトと前記第６コンタクトの接触面において、前記第６コンタクトの断面積は前記第４コンタクトの断面積よりも小さいことを特徴とする半導体装置。
【請求項１７】
請求項１２記載の半導体装置において、
前記第１及び前記第２メモリ素子に接続される第１ソースノード配線をさらに有し、
前記第１メモリ素子は、前記第１メモリ素子に接触する第７コンタクト並びに前記第７コンタクト及び前記第１ソースノード配線に接触する第８コンタクトを介して前記第１ソースノード配線に接続され、
前記第２メモリ素子は、前記第２メモリ素子に接触する第９コンタクト並びに前記第９コンタクト及び前記第１ソースノード配線に接触する第１０コンタクトを介して前記第１ソースノード配線に接続され、
前記第７コンタクトと前記第８コンタクトの接触面において、前記第８コンタクトの断面積は前記第７コンタクトの断面積よりも小さく、
前記第９コンタクトと前記第１０コンタクトの接触面において、前記第１０コンタクトの断面積は前記第９コンタクトの断面積よりも小さいことを特徴とする半導体装置。
【請求項１８】
請求項１３記載の半導体装置において、
前記第２コンタクトと第５コンタクトを介して接続され、前記第４コンタクトと第６コンタクトを介して接続される第１ソースノード配線をさらに有し、
前記第２コンタクトと前記第５コンタクトの接触面において、前記第５コンタクトの断面積は前記第２コンタクトの断面積よりも小さく、
前記第４コンタクトと前記第６コンタクトの接触面において、前記第６コンタクトの断面積は前記第４コンタクトの断面積よりも小さいことを特徴とする半導体装置。
【請求項１９】
請求項１３記載の半導体装置において、
前記第１メモリ素子は、前記第１メモリ素子に接触する第７コンタクト並びに前記第７コンタクト及び前記第１ビット線に接触する第８コンタクトを介して前記第１ビット線に接続され、
前記第２メモリ素子は、前記第２メモリ素子に接触する第９コンタクト並びに前記第９コンタクト及び前記第１ビット線に接触する第１０コンタクトを介して前記第１ビット線に接続され、
前記第７コンタクトと前記第８コンタクトの接触面において、前記第８コンタクトの断面積は前記第７コンタクトの断面積よりも小さく、
前記第９コンタクトと前記第１０コンタクトの接触面において、前記第１０コンタクトの断面積は前記第９コンタクトの断面積よりも小さいことを特徴とする半導体装置。
【請求項２０】
請求項１〜１９のいずれか１項に記載の半導体装置において、
前記第１メモリ素子は、カルコゲナイドからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、もしくはアナログ回路を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、高速で高集積な不揮発性メモリを目指して、相変化材料からなる抵抗素子を用いたメモリ（相変化メモリ）の開発が進められており、例えば、非特許文献１で述べられている。相変化メモリは、図５８にあるように、相変化材料の非晶質状態（リセット）と結晶状態（セット）の抵抗値の違いを情報として記憶する不揮発性メモリである。そして、この非晶質状態（リセット）または結晶状態（セット）を記憶する際には、電気パルスを用い、図５７のように、時間に対する温度変化を起こさせることで非晶質状態（リセット）と結晶状態（セット）間を相転移させる。【０００３】
なお、相変化材料の非晶質状態の高抵抗値および結晶状態の低抵抗値は、それぞれ、完全な非晶質状態および完全な結晶状態である必要はなく、記憶素子としては、高抵抗状態と低抵抗状態に十分な抵抗差があることが重要である。したがって、完全な非晶質状態である高抵抗状態と完全な結晶状態である低抵抗状態の中間の任意の値をとることも可能である。【０００４】
相変化素子は、前述のように、電気パルスによってその相状態を変える。図５７に示すように、リセットするためには、短い期間大電流を流し、急速に冷却することが必要である。逆に、セットするためには、リセット時よりも少ない電流を比較的長時間流し、冷却することが必要である。【０００５】
また、読み出しを行う際には、読み出し電圧を用いてビット線の電圧降下の速度をセンスすることにより、セットおよびリセットにそれぞれ対応した相変化メモリの‘０’状態および‘１’状態を読み出す。
【非特許文献１】「２００２年アイトリプルイー  国際固体素子回路会議  技術資料ダイジェスト（2002 IEEE International Solid-State Circuits Conference Digest of Technical Papers）」、ｐ．２０２−２０３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。【０００７】
相変化素子を結晶状態から非晶質状態に相変化するためには、所定の熱量を発生させることが必要である。この相変化を電気的に起こすには、図５７にあるように、所定の時間、所定の電流を流し発生するジュール熱を利用する。安定したメモリ動作を考えると、相変化素子に対して直列に選択スイッチを配置することが必要である。また、大容量化を実現するためには、メモリセルサイズを小さくすることが重要である。【０００８】
しかしながら、メモリセルサイズを小さくすることによって、選択スイッチの駆動力が低下し、十分な熱量を得るための電流が得られない恐れがある。そこで、メモリセルサイズを大きくすると、図５９に示すような従来技術のメモリセル構造では次のような問題が生じてくる。【０００９】
図５９は、本発明の前提として検討した従来技術の半導体装置において、相変化メモリのメモリセル構造の一例を示す断面図である。図５９では、ｐ型のウエルＰＷＥＬ上で素子分離領域ＳＴＩに挟まれた部分に、２つのメモリセルトランジスタ（選択スイッチ）が形成されている。そして、この２つのメモリセルトランジスタにおける一方の拡散層Ｌは、共有して用いられ、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。また、２つのメモリセルトランジスタにおける他方の拡散層Ｌは、それぞれソースノードコンタクトＳＣを介して個別の相変化素子ＰＣＲの一端に接続され、この相変化素子ＰＣＲの他端は、ソースノード配線層ＳＬに接続されている。そして、このようなレイアウトにおいて、１つのメモリセルは、１つのメモリセルトランジスタと１つの相変化素子ＰＣＲから構成される。【００１０】
ところが、このような従来技術のメモリセル構造では、十分な熱量を得るためにメモリセルトランジスタのゲートＧの幅（図５９の紙面奥行き方向）を広げると、ゲートＧ（ワード線）と平行して配置される素子分離領域ＳＴＩも、このゲートＧの幅方向に大きくなるため、メモリセルの面積が急激に大きくなってしまう。【００１１】
また、一般的に、相変化メモリでは、読み出し／書き込み動作時の安定性が懸念される。すなわち、高抵抗のリセット状態（非晶質状態）から低抵抗のセット状態（結晶状態）に電気パルスで書き換える際に、書き換え初期は高抵抗により小電流となるが、相変化後、低抵抗状態となり、電流が急激に増加する。これによって、増加した電流による発熱に起因して、相変化素子が再度、高抵抗化する恐れがある。また、相変化メモリにおいて高集積化を進めると、メモリセル間の距離が短くなり、リセット／セット動作を行ったメモリセルでの発熱によって、隣接するメモリセルがデータ破壊を起こす可能性なども考えられる。【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１４】
本発明による半導体装置は、ビット線と、ビット線が延伸する方向に配置される第１のトランジスタ及び第２のトランジスタと、電気抵抗により情報を保持するメモリ素子とを有し、第１のトランジスタの第１ノードと第２のトランジスタの第１ノードとメモリ素子の一端が共通に接続され、第１のトランジスタの第２ノードと第２のトランジスタの第２ノードがそれぞれ独立に同一のビット線に対して接続されるものである。すなわち、この構成は、メモリ素子とビット線との間に、２つのメモリセルトランジスタが並列に接続されたものとなっている。なお、メモリ素子としては、例えば、カルコゲナイド材料などを含むものが挙げられる。【００１５】
また、本発明による半導体装置は、ビット線と、ビット線が延伸する方向に配置される第１のトランジスタ及び第２のトランジスタと、電気抵抗により情報を保持するメモリ素子と、ソース電極とを有し、第１のトランジスタの第２ノードと第２のトランジスタの第２ノードとメモリ素子の一端が共通に接続され、このメモリ素子の他端は、ビット線に接続され、第１のトランジスタの第１ノードと第２のトランジスタの第１ノードは、それぞれ独立にソース電極に接続されるものである。すなわち、この構成は、ビット線に接続されたメモリ素子とソース電極との間に、２つのメモリセルトランジスタが並列に接続されたものとなっている。【００１６】
これらの構成のように、２つのメモリセルトランジスタを用いることで、メモリセルトランジスタの駆動能力を大きくすることが可能になる。【００１７】
また、このような２つのメモリセルトランジスタを用いることで、メモリ素子に対する書き込み動作及び読み出し動作時の駆動電流を必要に応じて変更することが可能になる。すなわち、例えば、２つのメモリセルトランジスタを用いて読み出し動作および書き込み動作を行ったり、いずれか１つのメモリセルトランジスタを用いて読み出し動作あるいは書き込み動作を行ったりすることなどで、駆動電流を調整することができる。【００１８】
このような動作の一例として、例えば、相変化メモリにおいて、読み出し動作およびセット書き込み動作時に１つのメモリセルトランジスタを駆動させ、リセット書き込み動作時に２つのメモリセルトランジスタを駆動させた場合では、セット書き込み動作の安定化と読み出し動作時のデータ破壊の防止などを実現することが可能になる。【００１９】
また、本発明による半導体装置は、ビット線と、抵抗値によって情報を保持する複数のメモリ素子と、ビット線と平行する方向に配置され、それぞれ、第１拡散層と第２拡散層を備えた複数のトランジスタと、第１拡散層と複数のメモリ素子のそれぞれを接続する第１コンタクトと、第２拡散層とビット線を接続する第２コンタクトと、複数のトランジスタのそれぞれのゲートに接続される複数のワード線と、ビット線と複数のワード線との所定の交点に配置される複数のメモリセルとを有し、第１コンタクトと第２コンタクトは、ビット線と平行する方向に交互に配置され、複数のメモリセルのそれぞれは、１つのメモリ素子と、２つのトランジスタを有するものとなっている。【００２０】
すなわち、一つのメモリセルは、２つのトランジスタに接続される２本のワード線と、この２本のワード線の間に位置し、メモリ素子が接続される第１拡散層および第１コンタクトと、この２本のワード線の両脇に位置し、ビット線が接続される第２拡散層および第２コンタクトとを有している。そして、さらに、この第２拡散層および第２コンタクトは、ビット線方向に隣接するメモリセルとの間で共有されている。【００２１】
このような構成によると、ビット線方向に隣接するトランジスタ間およびメモリセル間に素子分離領域を用いないため、前述したようなメモリセルトランジスタの駆動能力の向上に加えて、回路面積を低減することが可能となる。【００２２】
ところで、前記第１コンタクトは、第1拡散層に接触する第３コンタクトと、第３コンタクトに接続され、メモリ素子に接触する第４コンタクトとに分けることができる。この場合、第４コンタクトとメモリ素子の接触面積を、第３コンタクトと第１拡散層の接触面積に比べて小さくするとよい。これによって、書き込み電流を低減することなどが可能となる。【００２３】
また、本発明による半導体装置は、第１ビット線を含む第１メモリセルアレーと、第２ビット線と第３ビット線を含む第２メモリセルアレーと、第１メモリセルアレーと第２メモリセルアレーの間に配置されるセンスアンプブロックと、センスアンプブロックに含まれる読み出しビット線および参照ビット線とを有し、読み出し動作の際に、第１ビット線と読み出しビット線が接続され、第２ビット線と第３ビット線が共通に参照ビット線に接続されるものである。これによって、読み出し時の電位レベルを設定する回路を簡略化することができ、回路面積を低減できる。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体装置の高速動作または高集積化が実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１による半導体装置において、相変化メモリにおけるメモリセルアレーの構成の一例を示すレイアウト図である。
【図２】図１の変形例を示すレイアウト図である。
【図３】本発明の実施の形態１の半導体装置において、相変化メモリにおけるメモリセルアレー構成の一例を示す回路図である。
【図４】本発明の実施の形態１の半導体装置において、相変化メモリにおける図３とは異なるメモリセルアレー構成の一例を示す回路図である。
【図５】図１の別の変形例を示すレイアウト図である。
【図６】図１の別の変形例を示すレイアウト図である。
【図７】図１の別の変形例を示すレイアウト図である。
【図８】図１の別の変形例を示すレイアウト図である。
【図９】本発明の実施の形態２による半導体装置において、相変化メモリにおけるメモリセルアレーの構成の一例を示すレイアウト図である。
【図１０】図９の変形例を示すレイアウト図である。
【図１１】本発明の実施の形態２の半導体装置において、相変化メモリにおけるメモリセルアレー構成の一例を示す回路図である。
【図１２】本発明の実施の形態２の半導体装置において、相変化メモリにおける図１１とは異なるメモリセルアレー構成の一例を示す回路図である。
【図１３】図９の別の変形例を示すレイアウト図である。
【図１４】図９の別の変形例を示すレイアウト図である。
【図１５】図９の別の変形例を示すレイアウト図である。
【図１６】本発明の実施の形態３による半導体装置において、実施の形態１，２のメモリセルアレーを備えた相変化メモリの全体ブロック構成の中で、その一部のブロックの構成例を示す図である。
【図１７】図１６の相変化メモリにおいて、メモリセルアレーとサブワードドライバブロックの接続方法の一例を示す概略図であり、（ａ）〜（ｃ）は、それぞれ異なる接続方法を示すものである。
【図１８】図１６の相変化メモリにおいて、メモリセルアレーとセンスアンプブロックの接続方法の一例を示す概略図であり、（ａ）〜（ｃ）は、それぞれ異なる接続方法を示すものである。
【図１９】図１６の相変化メモリにおいて、センスアンプブロックの構成の一例を示す回路ブロック図である。
【図２０】図１９のセンスアンプブロックにおいて、その各回路ブロックの詳細な構成の一例を示す回路図であり、（ａ）はビット線選択回路を構成例、（ｂ）はプリチャージ回路の構成例、（ｃ）は入出力回路の構成例、（ｄ）はクロスカップル型アンプの構成例を示すものである。
【図２１】図１９のセンスアンプブロックにおいて、ライトドライバの詳細な構成の一例を示す回路図であり、（ａ）〜（ｄ）は、それぞれ異なる構成例を示すものである。
【図２２】図１９〜図２１のセンスアンプブロックを用いて、待機状態から読み出しを行った場合の動作の一例を示す波形図である。
【図２３】図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の一例を示す波形図である。
【図２４】図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の別の一例を示す波形図である。
【図２５】図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。
【図２６】図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。
【図２７】図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。
【図２８】本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための平面図である。
【図２９】本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための、図２８に続く平面図である。
【図３０】本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための、図２９に続く平面図である。
【図３１】本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための、図３０に続く平面図である。
【図３２】本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための、図３１に続く平面図である。
【図３３】図２のＡ−Ａ’間の断面構成の一例を示す要部断面図である。
【図３４】図２のＢ−Ｂ’間の断面構成の一例を示す要部断面図である。
【図３５】図２のＣ−Ｃ’間の断面構成の一例を示す要部断面図である。
【図３６】図１０のＤ−Ｄ’間の断面構成の一例を示す要部断面図である。
【図３７】図２のＡ−Ａ’間の断面構成の他の一例を示す要部断面図である。
【図３８】図２のＢ−Ｂ’間の断面構成の他の一例を示す要部断面図である。
【図３９】図２のＣ−Ｃ’間の断面構成の他の一例を示す要部断面図である。
【図４０】図１０のＤ−Ｄ’間の断面構成の他の一例を示す要部断面図である。
【図４１】図２のＡ−Ａ’間の断面構成の更に他の一例を示す要部断面図である。
【図４２】図２のＢ−Ｂ’間の断面構成の更に他の一例を示す要部断面図である。
【図４３】図２のＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。
【図４４】図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。
【図４５】図２のＡ−Ａ’間の断面構成の更に他の一例を示す要部断面図である。
【図４６】図２のＢ−Ｂ’間の断面構成の更に他の一例を示す要部断面図である。
【図４７】図２のＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。
【図４８】図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。
【図４９】図２のＡ−Ａ’間の断面構成の更に他の一例を示す要部断面図である。
【図５０】図２のＢ−Ｂ’間の断面構成の更に他の一例を示す要部断面図である。
【図５１】図２のＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。
【図５２】図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。
【図５３】図２のＡ−Ａ’間の断面構成の更に他の一例を示す要部断面図である。
【図５４】図２のＢ−Ｂ’間の断面構成の更に他の一例を示す要部断面図である。
【図５５】図２のＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。
【図５６】図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。
【図５７】相変化素子の書き換え動作パルスの説明図である。
【図５８】相変化素子の電流電圧特性を示す図である。
【図５９】本発明の前提として検討した従来技術の半導体装置において、相変化メモリのメモリセル構造の一例を示す断面図である。
【図６０】図１と同じレイアウトで、メモリセルの見方を変えた一例を示すレイアウト図である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００２７】
また、実施の形態の各ブロックを構成する回路素子は、公知のＣＭＯＳトランジスタ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号は矢印をつけないものはｎ形のＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）を表し、矢印をつけたものはｐ形のＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）と区別される。以下、本願明細書ではＭＯＳＦＥＴを用いて説明するが、ＭＯＳＦＥＴのゲート酸化膜は、絶縁膜であればよく、特に高誘電率絶縁膜を用いたＦＥＴを用いることも可能である。これらは総称して、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。以下、ＭＯＳＦＥＴをＭＯＳトランジスタと呼ぶことにする。【００２８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、相変化メモリにおけるメモリセルアレーの構成の一例を示すレイアウト図である。図１に示すメモリセルアレーＭＣＡのレイアウトは、１つのメモリセルＭＣが、２つのメモリセルトランジスタＱ１，Ｑ２と１つの相変化素子ＰＣＲ（図示せず）とから構成されているのが特徴である。【００２９】
図１のメモリセルＭＣにおけるメモリセルトランジスタＱ１，Ｑ２は、ワード線ＷＬに接続されるゲートＧを有し、ソースノードコンタクトＳＣを有する一方の拡散層Ｌ（第１ノード）が互いに共有され、他方の拡散層Ｌ（第２ノード）がそれぞれ異なるビット線コンタクトＢＣを介してビット線ＢＬに接続されている。ソースノードコンタクトＳＣは、相変化素子ＰＣＲ（図示せず）の一端に接続され、この相変化素子ＰＣＲの他端は、図示しないソースノード配線層（ソース電極）ＳＬに接続される。また、ビット線ＢＬに接続される拡散層Ｌは、同一ビット線ＢＬ上で隣接するメモリセルＭＣとの間で共有されている。【００３０】
なお、このような拡散層Ｌを含み、それぞれのビット線ＢＬに対応して設けられ、ビット線ＢＬと平行する方向に延伸するメモリセルトランジスタの領域を素子活性領域ＡＡと呼ぶ。そして、ワード線ＷＬが延伸する方向に隣接する素子活性領域ＡＡの間は、絶縁膜である素子分離領域ＳＴＩとなっている。【００３１】
また、図６０は、図１と同じレイアウトで、メモリセルＭＣの見方を変えた一例を示すレイアウト図である。図６０に示すメモリセルＭＣは、図１と異なり、ビット線コンタクトＢＣ側に相変化素子ＰＣＲを接続した場合の見方を示している。【００３２】
図６０のメモリセルＭＣにおけるメモリセルトランジスタＱ１，Ｑ２は、ワード線ＷＬに接続されるゲートＧを有し、ビット線コンタクトＢＣを有する一方の拡散層Ｌ（第２ノード）を互いに共有し、他方の拡散層Ｌ（第１ノード）がそれぞれ異なるソースノードコンタクトＳＣを介してソースノード配線層（ソース電極）ＳＬ（図示せず）に接続されている。ビット線コンタクトＢＣ上には、相変化素子ＰＣＲ（図示せず）の一端が接続され、さらに、この相変化素子ＰＣＲの他端にビット線ＢＬが接続される。また、このソース電極ＳＬに接続される拡散層Ｌは、同一ビット線ＢＬ上で隣接するメモリセルＭＣとの間で共有されている。【００３３】
このように、同一のレイアウトによって、２通りの見方ができ、図１に示すメモリセルＭＣの見方は、後述する図３の回路図に対応し、図６０に示すメモリセルＭＣの見方は、後述する図４の回路図に対応する。但し、レイアウト図は同じであるため、以下、図１に示すレイアウト図が、この両方の見方に対応するものとして説明する。【００３４】
図１においては、素子活性領域ＡＡ（拡散層Ｌ）の幅（＝ゲート幅）を２．５Ｆ、素子分離領域ＳＴＩの幅をＦ、ゲートＧの配線ピッチを２Ｆ、素子活性領域ＡＡおよびビット線ＢＬの配置ピッチを３．５Ｆとしている。ここで、最小加工寸法Ｆは、ゲートＧの配線ピッチとビット線ＢＬの配線ピッチのうち小さい方の１／２とする。本構成では、ゲートＧの配線ピッチの１／２に当たる。【００３５】
したがって、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は、２つのメモリセルトランジスタＱ１，Ｑ２を有することで５Ｆ（２．５Ｆ＋２．５Ｆ）となり、メモリセルＭＣの面積は、１４Ｆ2となる。このように２つのメモリセルトランジスタを用いてゲート幅を大きくすることで、１つの相変化素子ＰＣＲに対するメモリセルトランジスタの駆動能力を向上させることができる。【００３６】
メモリセルトランジスタのゲートＧは、それぞれ、ビット線と交差するように設けられたワード線ＷＬに接続されている。ここで、メモリセルトランジスタは、ＮＭＯＳトランジスタを前提として述べるが、ＰＭＯＳトランジスタとしてもかまわない。ただし、ＮＭＯＳトランジスタを用いた方が、電流駆動力の点で優位であり、同じ電流駆動力を実現するために必要なメモリセル面積を小さくすることができる利点がある。素子活性領域ＡＡ上、つまり、直列に配置される複数のメモリセルトランジスタのソース及びドレイン領域には、拡散層Ｌ毎に交互にビット線コンタクトＢＣ（第２コンタクト）とソースノードコンタクトＳＣ（第１コンタクト）が配置される。また、ゲートＧの延伸する方向に隣接する素子活性領域ＡＡも、同様なコンタクト配置となっている。【００３７】
この場合、メモリセルアレーＭＣＡ内で隣接する２本のゲートＧ間に配置されるコンタクトは、すべてビット線コンタクトＢＣであるか、または、すべてソースノードコンタクトＳＣである。また、１本のワード線ＷＬ（ゲートＧ）についてみると、その片側（第１側）にビット線コンタクトＢＣが並び、反対側（第２側）には、ソースノードコンタクト（メモリセルコンタクト）ＳＣが並ぶ。同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心が１．５Ｆずれて配置されている。ビット線コンタクトＢＣ上には、素子活性領域ＡＡと平行してビット線ＢＬが配置される。【００３８】
本レイアウトでは、ソースノードコンタクトＳＣ上に配置されるソースノード配線層ＳＬがビット線ＢＬよりも上層、下層のいずれに配置した場合にも適用できる。本レイアウトでソースノード配線層ＳＬをビット線ＢＬより上層に配置する場合、ソースノードコンタクトＳＣとビット線ＢＬの間に余裕ができるため、ビット線ＢＬとソースノードコンタクトＳＣの間の短絡を抑制できる。【００３９】
図２は、図１の変形例を示すレイアウト図である。本レイアウトにおいては、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は４Ｆであり、メモリセル面積は、１２Ｆ2である。図２に対応する回路図は、図１と同様に、後で示す図３及び図４であらわされる。【００４０】
本構成は、図１の構成と比べて、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが３Ｆであり、素子活性領域ＡＡの幅は２Ｆ、素子分離領域ＳＴＩの幅はＦとなっている。このため、同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心がＦだけずれて配置されている。本レイアウトでは、ビット線ＢＬにおける長手方向の２辺の形状の内、ソースノードコンタクトＳＣが位置する側の辺の形状を矩形にすることによって、ソースノードコンタクトＳＣとビット線ＢＬの間に常に０．５Ｆ以上のスペースが確保されている。【００４１】
本レイアウトは、ソースノード配線層ＳＬがビット線ＢＬよりも上層に配置する場合に好適である。この場合には、ビット線ＢＬとソースノードコンタクトＳＣ間の容量が低減できるため、高速動作、低消費電力化を実現できる。また、ソースノードコンタクトＳＣとビット線ＢＬの間に０．５Ｆ以上のスペースがあるため、短絡を抑制できる利点がある。また、ソースノード配線層ＳＬをビット線ＢＬよりも下層に配置した構成に適用することも可能である。そのほかの構成は図１と同様である。【００４２】
図３３、図３４および図３５は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の一例を示す要部断面図である。図３３では、Ａ−Ａ’間の断面図に加えて、メモリセルアレーＭＣＡに隣接する周辺回路領域のセンスアンプブロックＳＡＢの一部（ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）の断面図も示している。また、図３３では、説明の便宜上、拡散層Ｌ上のコンタクトの断面が見えるように図２のＡ−Ａ’間を矩形で結ぶ線での断面を示している。なお、簡素化のために、いずれの図面においても層間絶縁膜は示していない。【００４３】
図３３において、メモリセルアレーＭＣＡは、周辺回路のＮＭＯＳトランジスタ共通のｐ型ウエルＰＷＥＬ中に配置される。また、周辺回路のＰＭＯＳトランジスタは、ｎ型ウエルＮＷＥＬ中に配置される。本構成は、ソースノードコンタクトＳＣとソースノード配線層ＳＬの間に相変化素子ＰＣＲが配置され、相変化素子ＰＣＲは、メモリ素子毎に分離されている構造例である。【００４４】
さらに、本構成は、メモリセルトランジスタの拡散層Ｌへのコンタクトであるビット線コンタクトＢＣおよびソースノードコンタクトＳＣは、ゲートＧに対して自己整合型に形成されている例である。これらのコンタクトは、通常のＣＭＯＳプロセスによるコンタクト形成でもかまわない。ＣＭＯＳプロセスによるコンタクト形成の場合には、特別なプロセスを追加する必要がなく、プロセスコストを低減できる利点がある。一方、自己整合プロセスによって形成すれば、ゲートＧとコンタクトＢＣ及びＳＣ間の距離を縮めても、コンタクトＢＣ及びＳＣとゲートＧとの間の短絡を防止でき、微細なメモリセルを実現できる利点がある。【００４５】
また、図３３、図３４にあるように、ビット線コンタクトＢＣ上には、第２ビット線コンタクトＢＣ２が配置され、その上層に、ビット線ＢＬが配置される。ビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２は同時に形成してもよい。その場合には、プロセスコストを低減できる利点がある。ビット線コンタクトＢＣと拡散層Ｌとの接触部分の形状は、ゲートＧと垂直な方向（図３３での幅方向）が細く、ゲートＧと平行な方向（図３４での幅方向）が長い。これによって、コンタクト面積を大きくすることができ低抵抗化が実現できる。そして、ビット線コンタクトＢＣは、図３４に示すように、拡散層Ｌ上で図２のＢ’側に配置される。【００４６】
一方、図３３、図３５にあるように、ソースノードコンタクトＳＣもビット線コンタクトＢＣと同様に、拡散層Ｌとの接触部分の形状は、ゲートＧと垂直な方向が細く、ゲートＧと平行な方向が長い。そして、ソースノードコンタクトＳＣは、図３５に示すように、拡散層Ｌ上で図２のＣ側に配置される。【００４７】
また、ソースノードコンタクトＳＣ上には、タングステン（Ｗ）もしくは、Ｗ／窒化チタン（ＴｉＮ）の積層構造、もしくは、ポリシリコンなどからなる相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。この下部電極ＰＬＵＧ（第４コンタクト）は、相変化素子ＰＣＲへの接触面積を低減する必要性からソースノードコンタクトＳＣ（第３コンタクト）に比べて断面積が小さく加工されるのが望ましい。【００４８】
下部電極ＰＬＵＧ上には、相変化素子ＰＣＲ及び上部電極ＰＬが配置される。相変化素子ＰＣＲおよび上部電極ＰＬは、隣接するメモリセルＭＣと層間絶縁膜によって分離されている。さらに、上部電極ＰＬ上には、第２ソースノードコンタクトＳＣ２が配置され、それにソースノード配線層ＳＬが接続される。ソースノード配線層ＳＬは、メモリセルアレーＭＣＡ上で共通に接続されている。本構成のほかに、ソースノード配線層ＳＬをビット線ＢＬ方向あるいは、ゲートＧ（ワード線ＷＬ）方向に並んだメモリセルＭＣで共通に接続する構成も可能である。【００４９】
そして、図３３に示すメモリセルアレーＭＣＡでは、ビット線コンタクトＢＣおよびそれが接続される拡散層Ｌが、いずれも隣接するメモリセルトランジスタ間および隣接するメモリセルＭＣ間で共有する構成となっている。このため、従来技術として図５９で述べた構成に比べ、メモリセルアレーＭＣＡ内の各所に素子分離領域ＳＴＩを用いる必要がなく、回路面積を低減することができる。【００５０】
以上、図３３〜図３５に示した構成によると、これまでに述べたような２つのメモリセルトランジスタによる駆動能力の確保に加え、回路面積を低減することが可能となる。また、層間絶縁膜によってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルへのディスターブが小さくできる利点がある。また、ビット線ＢＬ側にメモリセルトランジスタを接続し、ソース電極ＳＬ側に相変化素子ＰＣＲを接続することで、ビット線ＢＬを駆動した際に非選択メモリセルにディスターブ電圧が印加されるのを抑制できる利点がある。【００５１】
図３７、図３８および図３９は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の他の一例を示す要部断面図である。本構造では、相変化素子ＰＣＲ及び上部電極ＰＬを、ビット線ＢＬより上層に配置し、なおかつ、前述の図３３〜図３５の構造と比べて、メモリセルアレーＭＣＡ上で共通に接続して、上部電極ＰＬをソースノード配線層（ソース電極）ＳＬとして利用しているのが特徴である。【００５２】
相変化素子ＰＣＲをメモリセルアレーＭＣＡ上で共通に接続した場合でも、実使用上は、相変化素子ＰＣＲの領域内で各メモリセルＭＣにそれぞれ対応した局所的な部分にのみ書き込みが行われる。このため、その他の部分は常に非晶質状態の高抵抗となり、実質的に、相変化素子ＰＣＲはメモリセルＭＣ毎に分離されているとみなすことができる。【００５３】
このように、相変化素子ＰＣＲをメモリセルアレーＭＣＡ上で共通に接続することにより、メモリセルアレーＭＣＡ上で相変化素子ＰＣＲと上部電極ＰＬのメモリセルＭＣ単位での微細な加工が不要となりプロセスが容易になる利点がある。なお、本構成は、ソース電極ＳＬを上部電極ＰＬと共用しているため、上部電極ＰＬは、メモリアレーＭＣＡ上で共通にする構成が好適である。そのほかの構成は、前述の図３３〜図３５と同様である。【００５４】
図４１、図４２および図４３は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。本構成は、前述の図３３〜図３５の構成と比べて、相変化素子ＰＣＲ及び上部電極ＰＬ、ソースノード配線層ＳＬがビット線ＢＬよりも下層に配置した場合を示している。【００５５】
本構成では、図３３〜図３５の構成と同様に、層間絶縁膜によってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノード配線層ＳＬよりも上層で配線することで、図３５のビット線ＢＬのように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。【００５６】
なお、図４１〜図４３では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上でゲートＧ（ワード線ＷＬ）方向に並んだメモリセルで共通に接続する方式を示しているが、ソースノード配線層ＳＬをビット線ＢＬ方向に並んだメモリセルで共通に接続する方式や、メモリセルアレーＭＣＡ上で共通に接続する方式のいずれにも適用できる。また、ビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２を同時に形成しても良い。この場合、プロセス工程の簡素化が可能となる。そのほかの構成は、前述の図３３〜図３５と同様である。【００５７】
図４５、図４６および図４７は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。本構成は、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲが接続され、さらに、ビット線ＢＬよりも下層にソースノード配線層ＳＬが配置されているのが特徴である。【００５８】
これらの図が示すように、ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。下部電極ＰＬＵＧ（第４コンタクト）は、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣ（第３コンタクト）に比べて断面積が小さく加工されるのが望ましい。さらに下部電極ＰＬＵＧ上には、メモリセルＭＣ毎に分離された相変化素子ＰＣＲと上部電極ＰＬが配置される。そして、上部電極ＰＬ上には、第２ビット線コンタクトＢＣ２が配置され、この第２ビット線コンタクトＢＣ２上にビット線ＢＬが接続されている。一方、ソースノードコンタクトＳＣ上には、第２ソースノードコンタクトＳＣ２が配置され、この第２ソースノードコンタクトＳＣ２上にソースノード配線層ＳＬが接続されている。【００５９】
本構成では、層間絶縁膜によってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノード配線層ＳＬよりも上層で配線することで、図３５のビット線のように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。【００６０】
なお、図４５〜図４７では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ソースノード配線層ＳＬをワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルで共通に接続する方式のいずれにも適用できる。そのほかの構成は、前述の図３３〜図３５と同様である。【００６１】
図４９、図５０および図５１は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。本構成は、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲが接続され、この相変化素子ＰＣＲがビット線ＢＬの下層に連続して配置され、ビット線ＢＬよりも下層にソースノード配線層ＳＬが配置されているのが特徴である。【００６２】
これらの図が示すように、ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。この下部電極ＰＬＵＧは、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣに比べて断面積が小さく加工されるのが望ましい。さらに、下部電極ＰＬＵＧ上には、相変化素子ＰＣＲと上部電極ＰＬとビット線ＢＬが積層され、これらの積層膜がビット線ＢＬと同様な形状に加工されている。一方、ソースノードコンタクトＳＣ上には、第２ソースノードコンタクトＳＣ２が配置され、第２ソースノードコンタクトＳＣ２上には、ソースノード配線層ＳＬが配置される。【００６３】
本構成では、相変化素子ＰＣＲの配置パターンがビット線ＢＬと同じになるため、プロセス工程が簡素化できる。また、隣接するビット線ＢＬ間では、相変化素子ＰＣＲが層間絶縁膜によって電気的・熱的に分離されているため、同一ワード線ＷＬ上の隣接メモリセルＭＣへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノードＳＬよりも上層で配線することで、図３５のビット線ＢＬのように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。【００６４】
なお、図４９〜図５１では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ソースノード配線層ＳＬを、ワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルＭＣで共通に接続する方式のいずれにも適用できる。また、これらの図では、拡散層Ｌとソースノード配線層ＳＬの間にソースノードコンタクトＳＣと第２ソースノードコンタクトＳＣ２を構成しているが、ソースノード配線層ＳＬから拡散層Ｌまでを１回の工程で形成してもかまわない。その場合、プロセス工程を簡素化できる利点がある。そのほかの構成は、前述の図３３〜図３５と同様である。【００６５】
図５３、図５４および図５５は、それぞれ図２のＡ−Ａ’間、Ｂ−Ｂ’間およびＣ−Ｃ’間の断面構成の更に他の一例を示す要部断面図である。本構成は、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲが接続され、ビット線ＢＬよりも上層にソースノード配線層ＳＬが配置されているのが特徴である。【００６６】
これらの図が示すように、ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。この下部電極ＰＬＵＧは、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣに比べて断面積が小さく加工されるのが望ましい。さらに下部電極ＰＬＵＧ上には、相変化素子ＰＣＲと上部電極ＰＬが配置される。この上部電極ＰＬは、第２ビット線コンタクトＢＣ２を介してビット線ＢＬに接続される。一方、ソースノードコンタクトＳＣには、第２ソースノードコンタクトＳＣ２の一端が接続される。そして、この第２ソースノードコンタクトＳＣ２の他端は、ビット線ＢＬよりも上層に位置し、この他端にメモリセルアレーＭＣＡ上で共通に配線されたソースノード配線層ＳＬが接続される。【００６７】
本構成では、層間絶縁膜と、第２ソースノードコンタクトＳＣ２などによってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルＭＣへのディスターブが小さくできる利点がある。【００６８】
なお、これらの図では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルで共通に接続する方式にも適用できる。特に、ソースノード配線層ＳＬを同一のワード線ＷＬあるいは、同一のビット線ＢＬ上のメモリセルで共通に接続した場合、ソースノード配線層ＳＬの容量が低減できるため、ソースノード配線層ＳＬを駆動する動作方式への適用が容易となる。そのほかの構成は、前述の図３３〜図３５と同様である。【００６９】
つぎに、これまでに述べたメモリセルアレーＭＣＡの製造方法の一例について説明する。ここでは、図２のレイアウト構造で、その断面構造が前述した図３３〜図３５となる場合を例として、図２８〜図３２を用いて説明を行う。図２８〜図３２のそれぞれは、本発明の実施の形態１による半導体装置において、その製造方法の一例を段階的に説明するための平面図である。【００７０】
まず、半導体基板に対して、図２８に示すような浅溝素子分離領域ＳＴＩを形成する。そして、素子分離領域ＳＴＩに挟まれた領域が素子活性領域ＡＡとなる。続いて、ウエルを形成する為に、素子活性領域ＡＡ内に不純物イオンを打ち込む。次いで、ゲート酸化膜を形成した後に、ゲート電極としてポリシリコン（ｐｏｌｙ−Ｓｉ）を公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積する。ゲート電極のポリシリコンに所望の極性の不純物を打ち込み、ワード線抵抗を低減する為にＴｉＮとＷをスパッタする。ＴｉＮは、ポリシリコンとＷの間のシリサイド化反応を抑える為であり、窒化タングステン（ＷＮ）を代わりに用いることもできる。【００７１】
次いで、自己整合コンタクト用として、ＣＶＤ法を用いて窒化シリコン（ＳｉＮ）をゲート電極上に堆積する。つづいて、公知のドライエッチ法を用いて、ＳｉＮ／Ｗ／ＴｉＮ／ｐｏｌｙ−Ｓｉの積層膜を加工することで、ゲートＧを形成する。これによって、平面図は図２９のようになる。なお、ここでは、ゲートＧの配線ピッチを２Ｆとしている。【００７２】
次に、メモリセルトランジスタの拡散層Ｌの形成の為に、レジストマスクを用いて、素子活性領域ＡＡ上にｎ型の不純物を打ち込む。次いで、絶縁膜をＣＶＤ法により堆積し平坦化を行う。そして、レジストをマスクに、ビット線コンタクトＢＣ及びソースノードコンタクトＳＣ用の直径が最小加工寸法程度のプラグ穴を開口し、半導体基板に形成された拡散層Ｌの表面を露出させる。続いて、ビット線コンタクトＢＣ及びソースノードコンタクトＳＣのプラグを形成する。プラグは、ｐｏｌｙ−ＳｉでもＷ、ＴｉＮなどでもかまわない。プラグ材料を堆積し、ＣＭＰにより平坦化した後、平面図は図３０のようになる。【００７３】
次いで、ＣＶＤ法によりシリコン酸化膜を堆積した後に、ビット線コンタクトＢＣ上に第２ビット線コンタクトＢＣ２の開口部を形成する。続いて、第２ビット線コンタクトＢＣ２を電極材料で埋め込み、プラグの形成を行う。プラグ材料としては、ＴｉＮプラグの他、Ｗ／ＴｉＮ積層膜を用いても構わない。次に、ビット線ＢＬに用いるＷをスパッタし、リソグラフィー、ドライエッチングによりビット線ＢＬを形成する。この時、後にソースノードコンタクトＳＣ上に形成する下部電極ＰＬＵＧのコンタクトを開口する際に、ビット線ＢＬとの短絡を防ぐ為に、ビット線ＢＬを最小加工寸法以下に細線化しても良い。これにより、平面図は図３１のようになる。なお、図３１においては、説明のため、ビット線ＢＬの下層となるビット線コンタクトＢＣを破線で示している。【００７４】
次に、相変化素子ＰＣＲの下部電極ＰＬＵＧを形成する。まず、層間絶縁膜として酸化膜を堆積し、ＣＭＰ工程により平坦化し、通常のリソグラフィーにより下部電極ＰＬＵＧ用のプラグ穴を形成する。その後、開口部にＷあるいは、Ｗ／ＴｉＮ積層膜などを堆積して下部電極ＰＬＵＧを形成する。図３２には、ソースノードコンタクトＳＣ上に下部電極ＰＬＵＧを構成した例を示している。この下部電極ＰＬＵＧ（第４コンタクト）は、書換え電流の低減を目的として、後に形成する相変化素子ＰＣＲへのコンタクト面積を低減するために、ソースノードコンタクトＳＣ（第３コンタクト）に比べてコンタクトの径を小さくしている。【００７５】
その後、相変化素子ＰＣＲの材料として、カルコゲナイド材料を堆積する。ここで、カルコゲナイド材料としては、ゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅ）などＴｅを含む材料が用いられる。さらに、上部電極ＰＬを形成し、メモリセルＭＣ毎に素子分離をおこなう。さらに、上部電極ＰＬに対して、第２ソースノードコンタクトＳＣ２を開口し、プラグを形成する。さらに、その上層に、ソースノード配線層ＳＬをメモリセルアレーＭＣＡの上部にプレート上に配置して所望の構造を得る。【００７６】
なお、前述のようにビット線コンタクトＢＣとソースノードコンタクトＳＣに自己整合コンタクトを用いずに、通常のＣＭＯＳプロセスによるコンタクト形成でもかまわない。さらに、ゲートＧに対して、低抵抗化に効果のあるシリサイド化を行ってもよく、さらには、拡散層Ｌの低抵抗化及び、コンタクトの低抵抗化のために拡散層Ｌに対してシリサイド化を行ってもよい。【００７７】
つぎに、前述した図１および図２のレイアウトに対応した回路図の一例を、図３，図４に示す。図３は、本発明の実施の形態１の半導体装置において、相変化メモリにおけるメモリセルアレーの回路の一例を示す回路図である。図４は、本発明の実施の形態１の半導体装置において、相変化メモリにおける図３とは異なるメモリセルアレーの回路の一例を示す回路図である。【００７８】
図３に示すように、メモリセルＭＣは、直列に接続されたメモリセルトランジスタＱ１とＱ２と、このメモリセルトランジスタＱ１とＱ２の中間ノードに一端が接続された相変化素子ＰＣＲを有している。メモリセルトランジスタＱ１，Ｑ２は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれでもかまわない。本構成は、前述したように図１および図２において、ソースノードコンタクトＳＣ上に相変化素子ＰＣＲが配置された構成である。断面構造は、前述したように図３３〜３５または図３７〜３９あるいは図４１〜４３などであらわされる。【００７９】
メモリセルトランジスタＱ１、Ｑ２のゲートは、それぞれ隣り合うワード線ＷＬ３、ＷＬ４に接続されている。メモリセルトランジスタＱ１の相変化素子ＰＣＲが接続されていないソースあるいはドレインは、ビット線コンタクトＢＣを介してビット線ＢＬ１に接続される。このビット線コンタクトＢＣは、図１，図２および図３から判るように隣接するメモリセルトランジスタとの間で共有されている。【００８０】
同様にメモリセルトランジスタＱ２の相変化素子ＰＣＲが接続されていないソースあるいはドレインは、メモリセルトランジスタＱ１とは別のビット線コンタクトＢＣでビット線ＢＬ１に接続され、このビット線コンタクトＢＣは、隣接するメモリセルトランジスタとの間で共有されている。相変化素子ＰＣＲにおけるメモリセルトランジスタＱ１，Ｑ２が接続されていない側は、ソース電極ＳＬに接続される。【００８１】
このソース電極ＳＬの配線構成は、前述した断面図３３〜図３５および図３７〜図３９などに示すように、メモリセルアレーＭＣＡ上に配置されるプレートで構成しても、ビット線ＢＬ方向あるいは、図４１〜図４３のようにワード線ＷＬ方向にならんだメモリセルＭＣが接続される共有線として構成してもかまわない。ソース電極ＳＬをメモリセルアレーＭＣＡ上で共通のプレートで構成した場合、メモリセルアレーＭＣＡ上で微細な加工をする必要がないためプロセスが容易になる。また、寄生容量が大きいため、ソース電極の電源変動を抑制でき、動作時に問題となる電源ノイズを低減できる利点がある。【００８２】
一方、ソース電極ＳＬをビット線ＢＬ方向あるいはワード線ＷＬ方向に並んだメモリセルＭＣが共通に接続される配線で構成すると、プレート構成に比べてそれぞれのソース電極ＳＬの配線容量が小さくなるため、ソース電極ＳＬを駆動する場合、高速に駆動することが容易になり、高速動作、低消費電力化が実現できる。また、特にビット線ＢＬ毎にソース電極ＳＬを共通に接続した場合には、読み出し、書き込み動作で、特定のメモリセルＭＣだけを選択することができ、余分なメモリセルＭＣでの動作電流を低減できる利点がある。また、ワード線ＷＬと平行にソース電極ＳＬを共通に接続した場合には、同時に多数のメモリセルＭＣを書き換える動作に好適である。【００８３】
図４では、前述したように、図１及び図２のビット線コンタクトＢＣ上に相変化素子ＰＣＲが配置され、ソースノードコンタクトＳＣ上にソース電極ＳＬが配置される構成を示している。断面構造は、前述したように図４５〜図４７、図４９〜図５１、図５３〜図５５などであらわされる。【００８４】
本構成においても、メモリセルＭＣは、２つのメモリセルトランジスタＱ１，Ｑ２と相変化素子ＰＣＲからなる。図３の場合と同様に、トランジスタＱ１，Ｑ２は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれでもかまわない。図４では、直列に接続されたメモリセルトランジスタＱ１，Ｑ２の間に相変化素子ＰＣＲの一端が接続され、その相変化素子ＰＣＲの他の一端がビット線ＢＬ１に接続されている。メモリセルトランジスタＱ１，Ｑ２における相変化素子ＰＣＲが接続されていない側のソースあるいはドレインは、それぞれ別のコンタクトによって、ソース電極ＳＬに接続される。ソース電極ＳＬの構成は、前述の図３と同様である。【００８５】
つぎに、前述した図１および図２に示したレイアウトを、更に変形した一例について説明する。図５、図６、図７および図８のそれぞれは、図１の別の変形例を示すレイアウト図である。【００８６】
図５に示すレイアウトでは、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は４Ｆであり、メモリセル面積は、１２Ｆ2となっている。回路図は、図１と同様に、図３または図４であらわされる。本構成は、図４と同様に、素子活性領域ＡＡの配置ピッチが３Ｆであり、素子活性領域ＡＡの幅が２Ｆ、素子分離領域ＳＴＩの幅がＦとなっている。このため、同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心がＦずれて配置されている。【００８７】
本レイアウトでは、図２と比べて、ビット線ＢＬを直線で配線しており、リソグラフィーによる解像、パターニングが容易になる利点がある。また、本レイアウトにおいて、ソースノード配線層ＳＬをビット線ＢＬよりも上層に配置する場合には、ビット線ＢＬに対して自己整合型となるコンタクト形成方式を用いることで、ソースノードコンタクトＳＣからソースノード配線層ＳＬに接続するコンタクトを形成することが望ましい。また、ソースノード配線層ＳＬをビット線ＢＬよりも下層に配置した構成に適用することも可能である。そのほかの構成は図１と同様である。【００８８】
図６に示すレイアウトでは、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は３Ｆであり、メモリセル面積は、１０Ｆ2となっている。回路図は、図１と同様に、図３または図４であらわされる。本構成は、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが２．５Ｆであり、素子活性領域ＡＡの幅が１．５Ｆ、素子分離領域ＳＴＩの幅がＦとなっている。このため、同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心が０．５Ｆだけずれて配置される。また、ビット線ＢＬの片側の形状を矩形にすることで、ビット線コンタクトＢＣと接続しながら、ソースノードコンタクトＳＣをよけることが可能となっている。【００８９】
本レイアウトにおいて、図５と同様に、ソースノード配線層ＳＬをビット線ＢＬよりも上層に配置する場合には、ビット線ＢＬに対して自己整合型となるコンタクト形成方式を用いることで、ソースノードコンタクトＳＣからソースノード配線層ＳＬに接続するコンタクトを形成することが望ましい。また、ソースノード配線層ＳＬをビット線ＢＬよりも下層に配置した構成に適用することも可能である。そのほかの構成は図１と同様である。【００９０】
図７に示すレイアウトでは、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は２Ｆであり、メモリセル面積は、８Ｆ2となっている。回路図は、図１と同様に、図３または図４であらわされる。本構成は、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが２Ｆであり、素子活性領域ＡＡの幅がＦ、素子分離領域ＳＴＩの幅がＦとなっている。素子活性領域ＡＡは、ワード線ＷＬとの交差領域で、０．５Ｆ上下にずれており、周期が４Ｆの波型になっている。これによって、同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線方向に中心が０．５Ｆだけずれて配置される。【００９１】
さらに、ビット線ＢＬも素子活性領域ＡＡと同様に、ワード線ＷＬとの交差領域で０．５Ｆ上下にずらして配線され、周期が４Ｆの波型になっている。ここで、ビット線ＢＬを素子活性領域ＡＡと逆位相で配置することによって、ビット線コンタクトＢＣと接続しながら、ソースノードコンタクトＳＣをよけることが可能となっている。【００９２】
本レイアウトは、図５および図６と同様に、ソースノード配線層ＳＬをビット線ＢＬよりも上層に配置する場合には、ビット線ＢＬに対して自己整合型となるコンタクト形成方式を用いることで、ソースノードコンタクトＳＣからソースノード配線層ＳＬに接続するコンタクトを形成することが望ましい。また、ソースノード配線層ＳＬをビット線ＢＬよりも下層に配置した構成に適用することも可能である。そのほかの構成は図１と同様である。【００９３】
図８に示すレイアウトでは、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は２Ｆであり、メモリセル面積は、８Ｆ2となっている。回路図は、図１と同様に、図３または図４であらわされる。本構成は、図７と同様に、素子活性領域ＡＡの配置ピッチが２Ｆであり、素子活性領域ＡＡの幅がＦ、素子分離領域ＳＴＩの幅がＦとなっている。図７と比べて、素子活性領域ＡＡ及びビット線ＢＬともに、直線で配置され、さらに、ビット線ＢＬは素子活性領域ＡＡ上に配線される。同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心が一致して配置される。本レイアウトは、ソースノード配線層ＳＬがビット線ＢＬよりも下層に配置する場合に適している。そのほかの構成は図１と同様である。【００９４】
（実施の形態２）
図９は、本発明の実施の形態２による半導体装置において、相変化メモリにおけるメモリセルアレーの構成の一例を示すレイアウト図である。図９に示すメモリセルアレーＭＣＡのレイアウトも、図１などと同様に、１つのメモリセルＭＣが、２つのメモリセルトランジスタと１つの相変化素子ＰＣＲ（図示せず）から構成されている。また、図１と同様に、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は５Ｆであり、メモリセル面積は、１４Ｆ2となっている。【００９５】
ただし、本構成では、図１と異なり、ワード線ＷＬ方向に隣接する素子活性領域ＡＡ間で、ビット線コンタクトＢＣとソースノードコンタクトＳＣの並び方が、ビット線ＢＬ方向に拡散層Ｌの１つ分だけシフトしている。そのため、本レイアウトでは、図１に比べてワード線ＷＬ方向に最寄りのメモリセルＭＣとの距離が長くなるため、選択したメモリセルＭＣが発する熱によって隣接するメモリセルＭＣがディスターブされるのを低減できる利点がある。なお、本レイアウトに対応する回路図は、図１などと同様に相変化素子ＰＣＲがソースノードコンタクトＳＣ側にある場合とビット線コンタクトＢＣ側にある場合で、それぞれ後述する図１１と図１２であらわされる。【００９６】
図９においては、素子活性領域ＡＡ（拡散層Ｌ）の幅（＝ゲート幅）を２．５Ｆ、素子分離領域ＳＴＩの幅をＦ、ゲートＧの配線ピッチを２Ｆ、ビット線ＢＬの配線ピッチを３．５Ｆとしている。メモリセルＭＣは、隣接する２本のゲートＧと、その２本のゲートＧの間に位置する拡散層Ｌと、その２本のゲートＧの両脇に位置する２つの拡散層Ｌによって構成される２つのメモリセルトランジスタを含むものとなっている。【００９７】
そして、この２本のゲートＧの間に位置する拡散層Ｌには、ソースノードコンタクトＳＣまたはビット線コンタクトＢＣが設けられ、このいずれかのコンタクトを介して相変化素子ＰＣＲが接続される。一方、この２本のゲートＧの両脇に位置する２つの拡散層Ｌには、前記ゲートＧの間に位置する拡散層Ｌがソースノードコンタクトの場合にはビット線コンタクトＢＣが設けられ、ビット線コンタクトＢＣの場合にはソースノードコンタクトＳＣが設けられる。また、この２本のゲートＧは、それぞれワード線に接続されている。【００９８】
なお、図９に示したメモリセルＭＣの配置は、相変化素子ＰＣＲをソースノードコンタクトＳＣ上に接続する場合を示しているが、ビット線コンタクトＢＣ上に接続する場合は、前述した図６０と同様なメモリセルＭＣの配置となる。また、２つのメモリセルトランジスタは、ＮＭＯＳトランジスタを前提として述べるが、ＰＭＯＳトランジスタとしてもかまわない。ただし、ＮＭＯＳトランジスタを用いた方が、電流駆動力の点で優位であり、より小さいメモリセル面積を実現できる利点がある。【００９９】
素子活性領域ＡＡにおいて、ゲートＧで区切られた拡散層Ｌ上には、ビット線ＢＬ方向に対して交互にビット線コンタクトＢＣとソースノードコンタクト（メモリセルコンタクト）ＳＣが配置される。また、ワード線ＷＬ方向に対して、２本のゲートＧの間に配置されるコンタクトも、ビット線コンタクトＢＣとソースノードコンタクト（メモリセルコンタクト）ＳＣが交互に配置されている。同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とソースノードコンタクトＳＣの中心線は、ワード線ＷＬ方向に中心が１．５Ｆずれて配置されている。また、ビット線コンタクトＢＣ上には、素子活性領域ＡＡと平行してビット線ＢＬが配置される。【０１００】
本レイアウトでは、ソースノード配線層ＳＬがビット線ＢＬよりも上層、下層のいずれに配置した場合にも適用できる。本レイアウトでソースノード配線層ＳＬをビット線ＢＬより上層に配置する場合、ソースノードコンタクトＳＣとビット線ＢＬの間に余裕ができるためビット線ＢＬとソースノードの間の短絡を抑制できる。本レイアウトにおいて、相変化素子ＰＣＲは、ビット線コンタクトＢＣ上でビット線ＢＬとの間の層または、ソースノードコンタクトＳＣ上でソースノード配線層ＳＬとの間の層に配置される。【０１０１】
図１０は、図９の変形例を示すレイアウト図である。本構成では、図２と同様にビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが３Ｆであり、素子活性領域ＡＡの幅が２Ｆ、素子分離領域ＳＴＩの幅がＦとなっている。また、図２と同様に、ビット線ＢＬの片側の形状が、ソースノードコンタクトＳＣに対してスペース０．５Ｆを確保できるように矩形になっているのが特徴である。【０１０２】
本レイアウトは、ソースノード配線層ＳＬがビット線ＢＬよりも上層、下層のいずれに配置した場合にも適用できる。ソースノードの配線層ＳＬをビット線ＢＬより上層に配置する場合、ソースノードコンタクトＳＣとビット線ＢＬの間に余裕ができるためビット線ＢＬとソースノードの間の短絡を抑制できる。なお、本レイアウトにおいて、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は４Ｆであり、メモリセル面積は、１２Ｆ2である。その他の構成は、図９と同様であり、回路図は、後述する図１１あるいは図１２であらわされる。【０１０３】
つぎに、図１０のレイアウトを例に、その断面構成の一例を説明する。【０１０４】
図３６は、図１０のＤ−Ｄ’間の断面構成の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図３３のようになる。図３６においては、Ａ−Ａ’間と交差する方向の断面Ｄ−Ｄ’間において、ビット線コンタクトＢＣとソースノードコンタクトＳＣが交互に一列に並んでいる。また、本構成は、ソースノードコンタクトＳＣとソースノード配線層ＳＬの間に相変化素子ＰＣＲが配置され、相変化素子ＰＣＲは、メモリ素子毎に分離されている構造例である。【０１０５】
さらに、本構成は、メモリセルトランジスタのソース／ドレイン領域（拡散層Ｌ）へのコンタクトであるビット線コンタクトＢＣ，ソースノードコンタクトＳＣは、ゲートＧに対して自己整合型に形成されている例である。これらのコンタクトは、通常のＣＭＯＳプロセスによるコンタクト形成でも、ゲートＧに対する自己整合プロセスを利用したコンタクト形成でもかまわない。特に、自己整合プロセスによって形成すれば、ゲートＧ間の距離を縮めても、コンタクトとゲートＧとの間の短絡を防止できる。なお、簡素化のために、いずれの図面においても層間絶縁膜は示していない。【０１０６】
図３６にあるように、ビット線コンタクトＢＣ上には、第２ビット線コンタクトＢＣ２が配置され、その上層に、ビット線ＢＬが配置される。ビット線コンタクトＢＣと拡散層Ｌとの接触部分の形状は、ゲートＧと垂直な方向が細く、ゲートＧと平行な方向に長い。これによって、コンタクト面積を大きくすることができ低抵抗化が実現できる。また、ビット線コンタクトＢＣは、図３６に示すように、拡散層Ｌ上でＤ’側に配置される。【０１０７】
一方、ソースノードコンタクトＳＣ上には、タングステン（Ｗ）もしくは、Ｗ／窒化チタン（ＴｉＮ）の積層構造、ポリシリコンなどからなる相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。下部電極ＰＬＵＧ上には、相変化素子ＰＣＲ及び上部電極ＰＬが配置される。相変化素子ＰＣＲ，上部電極ＰＬは、隣接するメモリセルＭＣと層間絶縁膜によって分離され、上部電極ＰＬは、それぞれ第２ソースノードコンタクトＳＣ２を介してソースノード配線層ＳＬに接続される。【０１０８】
これによって、メモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルＭＣへのディスターブが小さくできる利点がある。また、ビット線ＢＬ側にメモリセルトランジスタを接続し、ソース電極ＳＬ側に相変化素子ＰＣＲを接続することで、ビット線ＢＬを駆動した際に非選択メモリセルＭＣにディスターブ電圧が印加されるのが抑制できる利点がある。【０１０９】
図４０は、図１０のＤ−Ｄ’間の断面構成の他の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図３７のようになる。本構成では、相変化素子ＰＣＲ及び上部電極ＰＬをビット線ＢＬより上層に配置し、さらにメモリセルアレーＭＣＡ上で共通に接続して、さらに上部電極ＰＬをソース電極ＳＬとして利用しているのが特徴である。【０１１０】
これにより、メモリセルアレーＭＣＡ上で相変化素子ＰＣＲと上部電極ＰＬのメモリセル単位での微細な加工が不要となりプロセスが容易になる利点がある。また、本構成は、ソース電極ＳＬを上部電極ＰＬと共用しているためメモリアレーＭＣＡ上で共通にする構成が好適である。そのほかの構成は、前述の図３６および図３７などと同様である。【０１１１】
図４４は、図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図４１のようになる。本構成では、前述の図３６，図４０の構成と比べて、相変化素子ＰＣＲ及び上部電極ＰＬと第２ソースノードコンタクトＳＣ２及びソースノード配線層ＳＬがビット線ＢＬよりも下層に配置した場合を示している。【０１１２】
本構成では、図３６の構成と同様に、層間絶縁膜によってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルＭＣへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノード配線層ＳＬよりも上層で配線することで、図３６のビット線ＢＬのように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。【０１１３】
なお、図３６では、ソースノード配線層ＳＬを、メモリセルアレーＭＣＡ上でゲートＧ（ワード線ＷＬ）方向に並んだメモリセルＭＣで共通に接続する方式を示しているが、ソースノード配線層ＳＬをビット線ＢＬ方向に並んだメモリセルＭＣで共通に接続する方式や、メモリセルアレーＭＣＡ上で共通に接続する方式のいずれにも適用できる。また、ビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２を同時に形成しても良い。この場合、プロセス工程の簡素化が可能となる。そのほかの構成は、前述の図３６および図４１などと同様である。【０１１４】
図４８は、図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図４５のようになる。本構成は、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲ接続され、さらに、ビット線ＢＬよりも下層にソースノード配線層ＳＬが配置されているのが特徴である。【０１１５】
ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。下部電極ＰＬＵＧは、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣに比べて断面積が小さく加工されるのが望ましい。さらに、下部電極ＰＬＵＧ上に相変化素子ＰＣＲと上部電極ＰＬが配置される。上部電極ＰＬ上には、第２ビット線コンタクトＢＣ２が配置され、第２ビット線コンタクトＢＣ２にビット線ＢＬが接続されている。一方、ソースノードコンタクトＳＣ上には、第２ソースノードコンタクトＳＣ２が配置され、この第２ソースノードコンタクトＳＣ２にソースノード配線層ＳＬが接続されている。【０１１６】
本構成では、層間絶縁膜によってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルＭＣへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノード配線層ＳＬよりも上層で配線することで、図３６のビット線のように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。図４８では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ソースノード配線層ＳＬをワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルＭＣで共通に接続する方式のいずれにも適用できる。そのほかの構成は、前述の図３６と同様である。【０１１７】
図５２は、図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図４９のようになる。本構成においては、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲが接続され、この相変化素子ＰＣＲが、ビット線ＢＬ方向に連続して配置されている。さらに、ビット線ＢＬの配線層よりも下層にソースノード配線層ＳＬが配置されているのが特徴である。【０１１８】
ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。この下部電極ＰＬＵＧは、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣに比べて断面積が小さく加工されるのが望ましい。さらに下部電極ＰＬＵＧ上には、相変化素子ＰＣＲと上部電極ＰＬとビット線ＢＬが配置される。一方、ソースノードコンタクトＳＣ上には、第２ソースノードコンタクトＳＣ２が配置される。第２ソースノードコンタクトＳＣ２上には、ソースノード配線層ＳＬが配置される。【０１１９】
本構成では、相変化素子ＰＣＲおよび上部電極ＰＬの配置パターンがビット線ＢＬと同じになるため、プロセス工程が簡素化できる。また、隣接するビット線ＢＬ間では、相変化素子ＰＣＲが層間絶縁膜によって電気的・熱的に分離されているため、同一ワード線上の隣接メモリセルＭＣへのディスターブが小さくできる利点がある。また、ビット線ＢＬをソースノード配線層ＳＬよりも上層で配線することで、図３６のビット線のように隣接するコンタクトがないため、ビット線ＢＬ容量を低減でき、高速動作、低電力化が実現できる利点がある。【０１２０】
なお図５２では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ソースノード配線層ＳＬをワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルＭＣで共通に接続する方式のいずれにも適用できる。また、図５２では、拡散層Ｌとソースノード配線層ＳＬの接続に、ソースノードコンタクトＳＣと第２ソースノードコンタクトＳＣ２を用いているが、ソースノード配線層ＳＬから拡散層Ｌまでを１回の工程で形成してもかまわない。その場合、プロセス工程の簡素化ができる利点がある。そのほかの構成は、前述の図３６および図４９などと同様である。【０１２１】
図５６は、図１０のＤ−Ｄ’間の断面構成の更に他の一例を示す要部断面図である。この場合、図１０のＡ−Ａ’間の断面構成は、実施の形態１において説明した図５３のようになる。本構成は、ビット線コンタクトＢＣとビット線ＢＬの間に相変化素子ＰＣＲが接続され、ビット線ＢＬよりも上層にソースノード配線層ＳＬが配置されているのが特徴である。【０１２２】
ビット線コンタクトＢＣ上には、相変化素子ＰＣＲへの下部電極ＰＬＵＧが配置される。この下部電極ＰＬＵＧは、相変化素子ＰＣＲへの接触面積を低減する必要性からビット線コンタクトＢＣに比べて断面積が小さく加工されるのが望ましい。さらに下部電極ＰＬＵＧ上に相変化素子ＰＣＲと上部電極ＰＬが配置される。ビット線ＢＬと上部電極ＰＬは、第２ビット線コンタクトＢＣ２により接続される。本構成では、層間絶縁膜と、第２ソースノードコンタクトＳＣ２などによってメモリセルＭＣの相変化素子ＰＣＲが電気的・熱的に分離されているため、隣接メモリセルＭＣへのディスターブが小さくできる利点がある。【０１２３】
なお、図５６では、ソースノード配線層ＳＬをメモリセルアレーＭＣＡ上で共通に接続する方式を示しているが、ワード線ＷＬ方向あるいは、ビット線ＢＬ方向に並んだメモリセルＭＣで共通に接続する方式にも適用できる。特に、ソースノード配線層ＳＬを同一のワード線ＷＬあるいは、同一のビット線ＢＬ上のメモリセルＭＣで共通に接続した場合、ソースノード配線層ＳＬの容量が低減できるため、ソースノード配線層ＳＬを駆動する動作方式への適用が容易となる。そのほかの構成は、前述の図３６と同様である。【０１２４】
つぎに、前述した図９および図１０のレイアウトに対応した回路図の一例を、図１１，図１２に示す。図１１は、本発明の実施の形態２の半導体装置において、相変化メモリにおけるメモリセルアレーの回路の一例を示す回路図である。図１２は、本発明の実施の形態２の半導体装置において、相変化メモリにおける図１１とは異なるメモリセルアレーの回路の一例を示す回路図である。【０１２５】
まず、図１１において、ひとつのメモリセルＭＣの構成は、前述した図３と同様な構成となっている。すなわち、メモリセルアレーＭＣＡ内のそれぞれのメモリセルＭＣは、隣接する２本のワード線をそれぞれのゲートとし、ソース／ドレインの一端が共通に接続され、ソース／ドレインの他端がそれぞれ個別に同一のビット線ＢＬに接続された２つのメモリセルトランジスタＱ１，Ｑ２と、この共通に接続される一端とソース電極ＳＬとの間に設けられた相変化素子ＰＣＲとを有している。また、ビット線ＢＬに接続される他端は、さらに、同一ビット線上で隣接するメモリセルＭＣにおけるメモリセルトランジスタの他端と共有する構成となっている。【０１２６】
ただし、図１１に示す回路は、図３の回路と比べて、隣接するビット線ＢＬ間におけるメモリセルＭＣの配置がワード線ＷＬを１本分シフトした状態となっている。つまり、ビット線ＢＬ１においては、ワード線ＷＬ２とＷＬ３がひとつのメモリセルＭＣに接続されるが、ビット線ＢＬ２では、ワード線ＷＬ３とＷＬ４が同一のメモリセルＭＣに接続される。【０１２７】
なお、本構成は、図９，図１０において、ソースノードコンタクトＳＣ上に相変化素子ＰＣＲが配置された構成である。また、図３と同様に、ソース電極ＳＬの配線構成を示していないが、メモリセルアレーＭＣＡ上に配置されるプレートで構成しても、ビット線ＢＬ方向あるいは、ワード線ＷＬ方向にならんだメモリセルＭＣが接続される共有線として構成してもかまわない。それぞれの利点は、前述の図３の場合と同じである。【０１２８】
次に、図１２において、ひとつのメモリセルＭＣの構成は、前述した図４と同様な構成となっている。すなわち、メモリセルアレーＭＣＡ内のそれぞれのメモリセルＭＣは、隣接する２本のワード線をそれぞれのゲートとし、ソース／ドレインの一端が共通に接続され、ソース／ドレインの他端がそれぞれ個別にソース電極ＳＬに接続された２つのメモリセルトランジスタＱ１，Ｑ２と、この共通に接続される一端とビット線ＢＬとの間に設けられた相変化素子ＰＣＲとを有している。また、ソース電極ＳＬに接続される他端は、さらに、同一ビット線上で隣接するメモリセルＭＣにおけるメモリトランジスタの他端と共有する構成となっている。【０１２９】
本構成においても、図１１と同様に、隣接するビット線ＢＬ間におけるメモリセルＭＣの配置が、ワード線ＷＬを１本分シフトした状態となっている。また、また、ソース電極ＳＬの構成も、前述の図１１と同様である。【０１３０】
なお、本構成は、図９、図１０において、ビット線コンタクトＢＣ上に相変化素子ＰＣＲが配置された構成である。また、図１１，図１２において、メモリセルトランジスタＱ１，Ｑ２は、ＮＭＯＳトランジスタで構成したが、ＰＭＯＳトランジスタで構成することも可能である。【０１３１】
つぎに、前述した図９および図１０に示したレイアウトを、更に変形した一例について説明する。図１３、図１４および図１５のそれぞれは、図９の別の変形例を示すレイアウト図である。【０１３２】
図１３に示すレイアウトは、前述の図１０と同様に、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが３Ｆであり、素子活性領域ＡＡの幅が２Ｆ、素子分離領域ＳＴＩの幅がＦとなっている。但し、図１０と異なり、ビット線ＢＬの辺の形状が直線となっているのが特徴である。【０１３３】
本レイアウトは、ソースノード配線層ＳＬがビット線ＢＬよりも上層、下層のいずれに配置した場合にも適用できる。上層に配置した場合には、ビット線ＢＬに対して自己整合型となるコンタクト形成方式を用いることで、ソースノードコンタクトＳＣからソースノード配線層ＳＬに接続するコンタクトを形成することが望ましい。ソースノード配線層ＳＬをビット線ＢＬより下層に配置する場合にはこの限りではない。本構成においても、前述の図１０と同様に１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は４Ｆであり、メモリセル面積は、１２Ｆ2である。その他の構成は、図９と同様であり、回路図は、図１１あるいは図１２であらわされる。【０１３４】
図１４に示すレイアウトは、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが２．５Ｆであり、素子活性領域ＡＡの幅が１．５Ｆ、素子分離領域ＳＴＩの幅がＦとなっている。ビット線ＢＬは、ソースノードコンタクトＳＣを回避するように、片側の辺の形状が矩形になっているのが特徴である。【０１３５】
本レイアウトは、ソースノード配線層ＳＬがビット線ＢＬよりも上層、下層のいずれに配置した場合にも適用できる。上層に配置した場合には、ビット線ＢＬに対して自己整合型となるコンタクト形成方式を用いることで、ソースノードコンタクトＳＣからソースノード配線層ＳＬに接続するコンタクトを形成することが望ましい。ソースノード配線層ＳＬをビット線ＢＬより下層に配する場合にはこの限りではない。本構成では、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は３Ｆであり、メモリセル面積は、１０Ｆ2である。その他の構成は、図９と同様であり、回路図は、図１１あるいは図１２であらわされる。【０１３６】
図１５に示すレイアウトは、ビット線ＢＬおよび素子活性領域ＡＡの配置ピッチが２Ｆであり、素子活性領域ＡＡの幅がＦ、素子分離領域ＳＴＩの幅がＦとなっている。本レイアウトでは、素子活性領域ＡＡおよびビット線ＢＬともに、直線で配置されているので、リソグラフィーなどのプロセスが容易になる利点がある。また、ゲートＧと素子分離領域ＳＴＩで囲われた面積Ｆ2となる全ての拡散層Ｌに、ソースノードコンタクトＳＣとビット線コンタクトＢＣのいずれかが配置されるため、メモリセルＭＣ部分では、コンタクトを形成する際のマスクパターンと拡散層Ｌを形成する際のマスクパターンを共有することができる。【０１３７】
本構成は、ソースノード配線層ＳＬがビット線ＢＬより下層で構成される場合に適用できる。また、本構成では、１つの相変化素子ＰＣＲに対するメモリセルトランジスタのゲート幅は２Ｆであり、メモリセル面積は、８Ｆ2である。その他の構成は、図９と同様であり、回路図は、図１１あるいは図１２であらわされる。【０１３８】
（実施の形態３）
本実施の形態３においては、実施の形態１，２で示したメモリセルアレーを備えた半導体装置の全体構成および動作などについて説明する。なお、ここでは、相変化メモリを例に説明を行う。【０１３９】
図１６は、本発明の実施の形態３による半導体装置において、実施の形態１，２のメモリセルアレーを備えた相変化メモリの全体ブロック構成の中でその一部のブロックの構成例を示す図である。図１６に示す半導体装置は、例えば、メモリ部ＭＡと、メインワードドライバブロックＭＷＤＢと、ロウデコーダＸ−ＤＥＣと、カラムデコーダＹ−ＤＥＣなどから構成される。【０１４０】
メモリ部ＭＡは、主にセンスアンプブロックＳＡＢとサブワードドライバブロックＳＷＤＢにより複数のメモリセルアレーＭＣＡに分割される。そして、このメモリセルアレーＭＣＡが、実施の形態１，２で述べたような構成を備えている。【０１４１】
センスアンプブロックＳＡＢは、メモリセルアレーＭＣＡ内のメモリセルＭＣからビット線ＢＬに読み出されたデータを感知、増幅し、さらに外部に出力し、外部から入力されたデータに従って、メモリセルＭＣに所望の書き込み動作を行うセンスアンプ回路を複数含む回路ブロックである。サブワードドライバブロックＳＷＤＢは、メモリセルＭＣが含むメモリセルトランジスタのそれぞれのゲートＧに接続されるワード線ＷＬを選択し、駆動する回路ブロックである。サブワードドライバブロックＳＷＤＢとセンスアンプブロックＳＡＢの交差領域ＸＡは、サブワードドライバブロックＳＷＤＢ及び、センスアンプブロックＳＡＢの制御回路、データ入出力回路などが配置される。【０１４２】
このようなメモリ部ＭＡに隣接する辺には、メインワードドライバブロックＭＷＤＢおよびロウデコーダＸ−ＤＥＣが配置され、他の辺には、カラムデコーダＹ−ＤＥＣが配置される。メインワードドライバブロックＭＷＤＢは、入力されたアドレスに従って、いわゆる階層ワード線構成におけるメインワード線を駆動するためのメインワードドライバＭＷＤが配置される。また、非階層型ワード線構成において、メインワードドライバブロックＭＷＤＢをワードドライバとし、サブワードドライバブロックＳＷＤＢをワード線ＷＬ裏打ち配線とのコンタクト領域と見ることもできる。【０１４３】
カラムデコーダＹ−ＤＥＣは、入力されたアドレスに従って、センスアンプブロックＳＡＢへの入出力を行うための選択信号ＹＳや、書き込み時に、書き込みイネーブル信号ＷＲ／ＷＳを出力するドライバなどが配置されている。【０１４４】
このような構成において、メモリセルアレーＭＣＡとサブワードドライバブロックＳＷＤＢの接続方法の一例を図１７（ａ）〜（ｃ）に示す。図１７は、図１６の相変化メモリにおいて、メモリセルアレーとサブワードドライバブロックの接続方法の一例を示す概略図であり、（ａ）〜（ｃ）にはそれぞれ異なる接続方法を示している。【０１４５】
図１７（ａ）は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・が１本おきに上下のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄに接続される構成である。この図では、偶数番のワード線ＷＬ０，ＷＬ２，ＷＬ４，・・・が下側のサブワードドライバブロックＳＷＤＢ−Ｄに接続され、奇数番のワード線ＷＬ１，ＷＬ３，ＷＬ５，・・・が上側のサブワードドライバブロックＳＷＤＢ−Ｕに接続される。【０１４６】
この場合、実施の形態１、２のいずれのメモリセルアレーＭＣＡを用いても、一つのメモリセルＭＣが含む２つのメモリセルトランジスタのゲートＧに接続される２本のワード線ＷＬは、それぞれ、上下のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄから駆動される。このため、読み出し動作において、サブワードドライバブロックからの遠近端差を小さくすることができる利点がある。【０１４７】
また、後に動作方式の説明において述べるが、読み出しおよび書き込み動作でワード線を使い分ける動作方式の場合、上側のサブワードドライバブロックＳＷＤＢ−Ｕを読み出し・書き込み時のワードドライバ、下側のサブワードドライバブロックＳＷＤＢ−Ｄを書き込み時のワードドライバに割り当てることが可能となり、制御線の配線が容易になる利点がある。【０１４８】
図１７（ｂ）は、ワード線ＷＬ０，ＷＬ１，ＷＬ２・・・が２本おきに上下のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄに接続される構成である。この図では、ワード線ＷＬ０，ＷＬ１，ＷＬ４、ＷＬ５・・・が下側のサブワードドライバブロックＳＷＤＢ−Ｄに接続され、ワード線ＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７・・・が上側のサブワードドライバブロックＳＷＤＢ−Ｕに接続される。【０１４９】
本構成のように、メモリセルアレーＭＣＡからワードドライバに２本ごとに引き出すと、配線パターンを形成する際に位相シフト法を用いることが容易となる。この場合、引き出されるワード線ＷＬをパターニングするマスク上の光学的位相が逆位相となるため、微細な配線ピッチにおいても引き出し部分での断線、短絡が防止できる利点がある。【０１５０】
また、実施の形態１に示したようなメモリセルアレーＭＣＡを用いた場合、ひとつのメモリセルＭＣにおける２つのメモリセルトランジスタのゲートＧを、同じ側のサブワードドライバブロックＳＷＤＢにより駆動することが可能となる。後に動作方式の説明において述べるが、読み出し・書き込み動作で常に２つのトランジスタを用いる動作方式の場合には、前述の図１７（ａ）に比べて、サブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄの回路構成が簡単になるため、サブワードドライバブロックの面積を低減できる利点がある。【０１５１】
また、図１７（ｂ）において、ワード線の接続方法を１つシフトさせ、例えばサブワードドライバブロックＳＷＤＢ−Ｕがワード線ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６，・・・、サブワードドライバブロックＳＷＤＢ−Ｄがワード線ＷＬ０，ＷＬ３，ＷＬ４，ＷＬ７，ＷＬ８，・・・となるような構成にすると、図１７（ａ）のように、１つのメモリセルＭＣにおける２つのメモリセルトランジスタのゲートＧを、上下のサブワードドライバＳＷＤＢ−Ｕ、ＳＷＤＢ−Ｄから駆動することも実現できる。この場合の利点は、前述の図１７（ａ）と同様である。【０１５２】
また、図１７（ｂ）の構成に、実施の形態２で示したようなメモリセルアレーＭＣＡを用いた場合、メモリセルＭＣに接続されるワード線ＷＬの組み合わせが隣接ビット線ＢＬで異なり、１本挟んだ隣のビット線ＢＬと同じになる。そのため、２本を同時に用いた読み出しでは、メモリセルアレーＭＣＡ内で動作するビット線数が半分になり、動作セル数が低減して、ディスターブとなる熱が集中しにくくなる利点がある。【０１５３】
図１７（ｃ）は、すべてのワード線ＷＬが、メモリセルアレーＭＣＡの一端に配置されたサブワードドライバブロックＳＷＤＢから駆動される構成である。本構成では、サブワードドライバブロックＳＷＤＢ内の各ワードドライバのレイアウトピッチが小さくなるが、いずれのワード線ＷＬを選択した際でも動作タイミングが同じになるため、タイミングマージンを小さくすることができ、高速動作に向いている。【０１５４】
つぎに、メモリセルアレーＭＣＡとセンスアンプブロックＳＡＢの接続方法の一例を図１８（ａ）〜（ｃ）に示す。図１８は、図１６の相変化メモリにおいて、メモリセルアレーとセンスアンプブロックの接続方法の一例を示す概略図であり、（ａ）〜（ｃ）にはそれぞれ異なる接続方法を示している。【０１５５】
図１８（ａ）は、メモリセルアレーＭＣＡのビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・が、１本毎に左右のセンスアンプブロックＳＡＢに引き出される構成である。本構成では、ビット線ＢＬの最下位アドレスとセンスアンプブロックＳＡＢが一致するため、論理アドレスと物理アドレスの相関が簡単になる利点がある。【０１５６】
また、実施の形態１で示したようなメモリセルアレーＭＣＡを用いた場合には、両側のセンスアンプブロックＳＡＢにデータが読み出され、多数ビットを出力するのに向いている。一方、実施の形態２で示したようなメモリセルアレーＭＣＡを用いた場合には、片側のセンスアンプブロックＳＡＢだけにデータが読み出されるため、少数データしか出力できないが、動作する回路数が低減でき低消費電力化が実現できる。【０１５７】
図１８（ｂ）は、メモリセルアレーＭＣＡのビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・が、２本毎に左右のセンスアンプブロックＳＡＢに引き出される構成である。本構成では、実施の形態１、２で示したいずれのメモリセルアレーＭＣＡを用いてもよい。また、メモリセルアレーＭＣＡからセンスアンプブロックＳＡＢに２本ごとに引き出すことにより、配線パターンを形成する際に位相シフト法を用いることが容易となる。この場合、引き出されるビット線ＢＬをパターニングするマスク上の光学的位相が逆位相となるため、微細な配線ピッチにおいても引き出し部分での断線、短絡が防止できる利点がある。【０１５８】
図１８（ｃ）は、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・が、メモリセルアレーＭＣＡの一端に配置されるセンスアンプブロックに接続される構成である。本構成では、各ビット線毎にセンスアンプＳＡを配置する場合、センスアンプＳＡのレイアウトピッチがビット線のピッチと等しくなるため、比較的ビット線の配線ピッチが広いメモリセルアレーＭＣＡのレイアウトに適用するのが望ましい。また、本構成は、センスアンプブロックＳＡＢにおいて、一つのセンスアンプＳＡに対して選択手段を介して複数本のビット線ＢＬを対応させ、これによってセンスアンプＳＡの数を減らすことでセンスアンプＳＡのレイアウトピッチを緩和する方式に適用するのが望ましい。【０１５９】
つぎに、センスアンプブロックＳＡＢの構成例について説明する。図１９は、図１６の相変化メモリにおいて、センスアンプブロックの構成の一例を示す回路ブロック図である。図１９に示すセンスアンプブロックＳＡＢは、図１６のようにメモリセルアレーＭＣＡによって挟まれ、両側のメモリセルアレーＭＣＡによって共有されている場合の構成である。このような構成により、センスアンプブロックＳＡＢの数を約半分にすることができ、チップ面積の低減が実現できる。【０１６０】
また、本構成は、センスアンプブロックＳＡＢの片側に配置されたメモリセルアレーＭＣＡから引き出されたビット線ＢＬに対して、２本毎にセンスアンプＳＡを配置する構成となっている。この場合、メモリセルアレーＭＣＡから片側のセンスアンプブロックＳＡＢに引き出されたビット線ＢＬのうち半分のビット線ＢＬを同時に読み出すことが可能である。【０１６１】
このようなセンスアンプブロックＳＡＢは、複数のセンスアンプＳＡから構成されている。各センスアンプＳＡは、ビット線選択回路ＢＬＳＥＬと、プリチャージ回路ＰＣと、ライトドライバＷＤと、クロスカップル型アンプＣＣと，入出力回路ＩＯＧなどを有している。ビット線選択回路ＢＬＳＥＬは、センスアンプＳＡを左右のメモリセルアレーＭＣＡで共有するために、一つのセンスアンプＳＡ内の左右にそれぞれ配置される。そして、この２つのビット線選択回路ＢＬＳＥＬの間に、ライトドライバＷＤ、クロスカップル型アンプＣＣ、入出力回路ＩＯＧ、プリチャージ回路ＰＣなどが配置される。この各回路ブロックの構成は、例えば図２０、図２１のようになっている。【０１６２】
図２０は、図１９のセンスアンプブロックにおいて、その各回路ブロックの詳細な構成の一例を示す回路図であり、（ａ）はビット線選択回路を構成例、（ｂ）はプリチャージ回路の構成例、（ｃ）は入出力回路の構成例、（ｄ）はクロスカップル型アンプの構成例を示すものである。図２１は、図１９のセンスアンプブロックにおいて、ライトドライバの詳細な構成の一例を示す回路図であり、（ａ）〜（ｄ）は、それぞれ異なる構成例を示すものである。【０１６３】
図２０（ａ）に示すビット線選択回路ＢＬＳＥＬは、２本のビット線ＢＬから１本を選択して、ライトドライバＷＤ、クロスカップル型アンプＣＣ、入出力回路ＩＯＧに接続するための回路ブロックである。【０１６４】
図２０（ａ）において、プリチャージ信号ＰＣＮは、メモリセルアレーＭＣＡのビット線ＢＬ０，ＢＬ１を待機時に所定の電圧に設定するための制御信号である。本構成では、メモリセルＭＣのソース電極ＳＬと等電位であるグラウンド電位ＶＳＳに設定している。こうすることで、待機時にメモリセルトランジスタ及び、相変化素子ＰＣＲに電圧が印加されないため、ディスターブ電流が流れるのを防止できる利点がある。【０１６５】
ビット線選択信号ＢＬＳｅ、ＢＬＳｏ（ＢＬＳｅ／ｏ）は、メモリセルアレーＭＣＡから引き出されたビット線ＢＬ０，ＢＬ１から、センスアンプＳＡ内の読み出しビット線ＢＬＳＡに接続するビット線を選択するための制御線である。本構成では、ビット線選択信号ＢＬＳｅ／ｏをセンスアンプブロックＳＡＢ内の各センスアンプＳＡで共有している。すなわち、メモリセルアレーＭＣＡからセンスアンプブロックＳＡＢに引き出されたビット線ＢＬのうち、偶数あるいは奇数番のビット線ＢＬを選択できるような構成になっている。【０１６６】
また、本構成は、読み出し時のプリチャージレベルを、センスアンプＳＡ内の読み出しビット線ＢＬＳＡと読み出し側（選択側）のメモリセルアレーＭＣＡ（第１メモリセルアレー）のビット線ＢＬ０あるいはＢＬ１（第１ビット線）とのチャージシェアによって出力する方式に適用できる。こうすることで、読み出しレベルに設定するためのスイッチが不要となり、チップ面積を低減できる利点がある。なお、この詳細に関しては、後述する図２２等で説明する。【０１６７】
リファレンス選択信号ＲＥＦＳは、センスアンプブロックＳＡＢを共有するメモリセルアレーＭＣＡに対してアクセスを行う際に、センスアンプＳＡの参照電位信号となるリファレンスビット線ＢＬＲＥＦに対して、所望のリファレンスレベルを入力し、設定するための選択信号である。本構成では、リファレンスレベルに設定するのに、非選択側のメモリセルアレーＭＣＡ（第２メモリセルアレー）のビット線ＢＬを利用する構成となっている。つまり、センスアンプＳＡ内のリファレンスビット線ＢＬＲＥＦと非選択側のメモリセルアレーＭＣＡ内における２本のビット線ＢＬ（第２ビット線および第３ビット線）の間でチャージシェアを行うことで、リファレンスレベルを設定している。こうすることにより、リファレンス用に中間レベルの電源を必要とせずに読み出し時のビット線プリチャージレベルの約１／２のレベルにリファレンスレベルを設定できる利点がある。なお、この詳細に関しては、後述する図２２等で説明する。【０１６８】
トランスファーゲート制御信号ＴＧｅ、ＴＧｏ（ＴＧｅ／ｏ）は、センスアンプＳＡ内のライトビット線ＷＢＬとメモリセルＭＣ側のビット線ＢＬ０，あるいはＢＬ１を接続するための制御線である。トランスファーゲート制御信号ＴＧｅ、ＴＧｏは、それぞれ、ビット線選択信号ＢＬＳｅ、ＢＬＳｏに対応して動作する。つまり、読み出しに利用したビット線ＢＬ０，あるいはＢＬ１（第１ビット線）にライトビット線ＷＢＬ（第４ビット線）が接続されるように動作する。【０１６９】
本構成では、トランスファーゲート制御信号ＴＧｅ／ｏが接続されるトランジスタ（第１スイッチ）をＮＭＯＳトランジスタだけで構成している。したがって、書き込み動作において十分な電流を確保するためには、トランスファーゲート信号ＴＧｅ／ｏに対して、ライトビット線ＷＢＬの振幅電圧より十分に大きな電圧振幅を用いることが望ましい。そうすることで、ライトビット線ＷＢＬとメモリセルアレーＭＣＡ内のビット線ＢＬを接続する際に、トランスファーゲートのトランジスタのしきい値電圧の影響を取り除くことができる利点がある。また、制御信号をそれぞれ相補の信号で構成し、トランスファーゲートをＣＭＯＳトランジスタスイッチで構成すると、制御信号の電圧振幅としてライトビット線ＷＢＬの電圧振幅と同じ電圧を利用できる利点がある。また、ＰＭＯＳトランジスタで構成すると、ライトビット線ＷＢＬからメモリセルアレーＭＣＡのビット線ＢＬ０，ＢＬ１に対して高電位に伝達するのに向いており、書き込み時に大電流をとることができる。【０１７０】
図２０（ｂ）に示すプリチャージ回路ＰＣは、センスアンプＳＡ内の読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦを待機時に所望の電圧にプリチャージするための回路である。本構成では、ビット線プリチャージ信号ＰＣＰによって制御される２つのＰＭＯＳトランジスタによって、読み出しビット線ＢＬＳＡおよびリファレンスビット線ＢＬＲＥＦを待機時にビット線振幅電圧ＶＢＬにプリチャージする。また、読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦ間をショートするＭＯＳトランジスタを追加してもかまわない。ただし、本構成のようにすると、ショートＭＯＳトランジスタの分面積を低減できる利点がある。【０１７１】
図２０（ｃ）に示す入出力回路ＩＯＧは、読み出しの際には、センスアンプＳＡ内の各ビット線ＢＬＳＡとＢＬＲＥＦに保持されたデータを入出力線ＩＯｔ／ｂに出力し、書き込みの際には、入出力線ＩＯｔ／ｂを介して伝送されてきた書き込みデータをセンスアンプＳＡ内の各ビット線ＢＬＳＡとＢＬＲＥＦに書き込む回路である。本構成は、ビット線ＢＬと入出力線ＩＯｔ／ｂの間に配置され、ゲートがカラム選択信号ＹＳで制御される２つのＮＭＯＳトランジスタを有している。カラム選択信号ＹＳは、読み出し、書き込み動作の両方で活性化し、読み出しビット線ＢＬＳＡおよびリファレンスビット線ＢＬＲＥＦと入出力線ＩＯｔ／ｂを接続し、データの入出力を制御する。【０１７２】
図２０（ｄ）に示すクロスカップル型アンプＣＣは、一般的なクロスカップル型のセンスアンプ回路であり、読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦの間の微小信号を、正帰還によりビット線振幅電圧ＶＢＬまで増幅する回路である。センスアンプ活性化信号ＳＡＮとＳＡＰによってクロスカップルアンプは活性化される。【０１７３】
図２１（ａ）に示すライトドライバＷＤは、読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦに保持されたデータに従って、ライトイネーブル信号ＷＲあるいはＷＳで決まるタイミングでライトビット線ＷＢＬを駆動して、メモリセルアレーＭＣＡ内のビット線ＢＬを介して相変化素子ＰＣＲに電流を供給するための回路である。【０１７４】
その構成は、例えば、リセット用の書き込み電圧を発生する電源端子ＶＷＲとライトビット線ＷＢＬ（第４ビット線）との間に設けられたリセット用の駆動回路（第２ライトドライバ）と、セット用の書き込み電圧を発生する電源端子ＶＷＳとライトビット線ＷＢＬとの間に設けられたセット用の駆動回路（第１ライトドライバ）と、ライトビット線ＷＢＬと基準電位端子（グラウンド電位）ＶＳＳとの間に設けられたスイッチ回路などを有している。【０１７５】
リセット用の駆動回路は、電源端子ＶＷＲより直列に接続された２つのＰＭＯＳトランジスタを含み、この内の電源端子ＶＷＲ側のＰＭＯＳトランジスタのゲートには、センスアンプＳＡ内のリファレンスビット線ＢＬＲＥＦが接続され、他方のＰＭＯＳトランジスタのゲートには、リセット用のライトイネーブル信号ＷＲが接続される。同様に、セット用の駆動回路も、例えば、直列に接続された２つのＰＭＯＳトランジスタを含み、電源端子ＶＷＳ側のＰＭＯＳトランジスタのゲートには、センスアンプＳＡ内の読み出しビット線ＢＬＳＡが接続され、他方のＰＭＯＳトランジスタのゲートには、セット用のライトイネーブル信号ＷＳが接続される。スイッチ回路は、例えば、ＮＭＯＳトランジスタによって構成され、そのゲートにはセット用のライトイネーブル信号ＷＳが接続される。【０１７６】
ライトイネーブル信号ＷＲは、相変化素子ＰＣＲのリセット動作での書き込み時間を決める。同様に、ライトイネーブル信号ＷＳは相変化素子ＰＣＲのセット動作での書き込み時間を決める。さらに、ライトイネーブル信号ＷＳは、書き込み後、スイッチ回路を駆動して、ライトビット線ＷＢＬを待機時の電圧状態（図２１では、グラウンド電位ＶＳＳ）に設定する。【０１７７】
セット動作では、書き込み電圧ＶＷＳを、ライトビット線ＷＢＬおよびメモリセルアレーＭＣＡのビット線ＢＬを介してメモリセルＭＣに印加し、所望の電流を流す。相変化素子ＰＣＲの相状態を変えるには、書き込み電流を制御すればよい。そのため、セット用の駆動回路内のライトイネーブル信号ＷＳが入力されるトランジスタの駆動力を制限することで、メモリセルＭＣへの書き込み電流を制御できるため、ライトドライバＷＤ中の電圧ＶＷＳとＶＷＲは同一の電源を用いても良い。【０１７８】
図２１（ｂ）に示すライトドライバＷＤは、カレントミラー方式を用いたライトドライバとなっている。本構成は、前述した図２１（ａ）の構成において、リセット用の電源端子ＶＷＲとセット用の電源端子ＶＷＳを共通の電源端子ＶＢＬとし、リセット用の駆動回路、セット用の駆動回路に、それぞれ、電流制限用のＰＭＯＳトランジスタＭＰＲ、ＭＰＳを加えた構成となっている。電流制限用のＰＭＯＳトランジスタＭＰＲは、前述したリセット用の駆動回路における２つのＰＭＯＳトランジスタに対して直列に接続される。同様に、電流制限用のＰＭＯＳトランジスタＭＰＳは、前述したセット用の駆動回路における２つのＰＭＯＳトランジスタに対して直列に接続される。【０１７９】
電流制限用のＰＭＯＳトランジスタＭＰＲ，ＭＰＳは、それぞれ、ライト電流生成回路ＷＣＧ内のＰＭＯＳトランジスタＭＰとの間でカレントミラー回路を構成する。ライト電流生成回路ＷＣＧ内のＰＭＯＳトランジスタＭＰには、書き込み電流のリファレンス電流Ｉｗｒｅｆが供給される。ＰＭＯＳトランジスタＭＰは、このように貫通電流が流れる構成のため、小さいゲートサイズにするのが望ましい。なお、ライト電流生成回路ＷＣＧは、ライトドライバＷＤ毎あるいは、センスアンプブロックＳＡＢ毎に１つ配置される。【０１８０】
ＰＭＯＳトランジスタＭＰＲは、リセットに必要な書き込み電流を供給するために、ライト電流生成回路ＷＣＧ内のＰＭＯＳトランジスタＭＰの定数倍、例えば５〜４０倍程度のゲートサイズとなっている。同様に、ＰＭＯＳトランジスタＭＰＳは、セットに必要な書き込み電流を供給するために、ライト電流生成回路ＷＣＧ内のＰＭＯＳトランジスタＭＰの定数倍、例えば、前述のＰＭＯＳトランジスタＭＰＲよりも小さい２〜２０倍程度のゲートサイズになっている。ライトイネーブル信号ＷＳ及びＷＲとビット線ＢＬＳＡ、ＢＬＲＥＦ及び、ライトビット線ＷＢＬの関係は、前述の図２１（ｂ）と同様である。【０１８１】
図２１（ｃ）に示すライトドライバＷＤは、図２１（ａ）を変形した構成例であり、リセット，セットに対応したライトイネーブル信号ＷＲ，ＷＳのほかに、ライトイネーブル信号ＷＥが付加されている構成である。このライトイネーブル信号ＷＥは、前述したスイッチ回路内のＮＭＯＳトランジスタのゲートに対して、図２１（ａ）でのセット用のライトイネーブル信号ＷＳの変わりに接続される。【０１８２】
このライトイネーブル信号ＷＥは、カラム選択信号ＹＳと平行して配線されても良いし、ワード線ＷＬと平行して配線されても良い。特に、ワード線ＷＬと平行して配線される場合には、同時に多数のセルに書き込むことができ、多ビット書込み動作に向いている。一方、カラム選択信号ＹＳと平行して配線される場合には、特定のビットの書換え動作に向いているため、ランダムアクセスメモリに適用するのが望ましい。そのほかの構成は、前述の図２１（ａ）と同様である。【０１８３】
図２１（ｄ）に示すライトドライバＷＤは、図２１（ｂ）を変形した構成例であり、前述の図２１（ｃ）と同様に、書き込み動作を行うために、リセット，セットに対応したライトイネーブル信号ＷＲ，ＷＳのほかに、ライトイネーブル信号ＷＥを用いているのが特徴である。ライトネーブル信号ＷＥについては、前述の図２１（ｃ）と同様である。そのほかの構成は、図２１（ｂ）と同様である。【０１８４】
以上、図１９における各回路ブロックについて説明したが、勿論、これらの回路方式は図２０および図２１に限られたものではなく同様の機能を持つものであればよい。【０１８５】
つぎに、図１９〜図２１のセンスアンプブロックＳＡＢを用いた場合の読み出し動作について説明する。図２２は、図１９〜図２１のセンスアンプブロックを用いて、待機状態から読み出しを行った場合の動作の一例を示す波形図である。【０１８６】
図２２において、まず、プリチャージ動作を行っていたプリチャージ信号ＰＣＮが高電位ＶＤＤ状態からグラウンド電位ＶＳＳに遷移し、プリチャージ信号ＰＣＰがグラウンド電位ＶＳＳから高電位ＶＤＤに遷移してそれぞれ非活性化状態となる。これによって、センスアンプＳＡ内の読み出しビット線ＢＬＳＡ０１，ＢＬＳＡ２３，・・・と、リファレンスビット線ＢＬＲＥＦ０１，ＢＬＲＥＦ２３，・・・と、メモリアレーＭＣＡ内のビット線ＢＬ０（Ｌ），ＢＬ０／１（Ｒ），ＢＬ２（Ｌ），ＢＬ２／３（Ｒ），・・・がフローティング状態となる。【０１８７】
ここで、図１９に示すように、ビット線ＢＬ０（Ｌ），ＢＬ２（Ｌ）はセンスアンプブロックＳＡＢに対して左側に配置されたメモリセルアレーＭＣＡから引き出されたビット線をあらわし、ビット線ＢＬ０／１（Ｒ），ＢＬ２／３（Ｒ）は、センスアンプブロックＳＡＢに対して右側に配置されたメモリセルアレーＭＣＡから引き出されたビット線をあらわす。【０１８８】
センスアンプＳＡ内の読み出しビット線ＢＬＳＡ０１，ＢＬＳＡ２３，・・・と、リファレンスビット線ＢＬＲＥＦ０１，ＢＬＲＥＦ２３，・・・は、ビット線振幅電圧ＶＢＬなど高電位にプリチャージされている。逆に、メモリアレー内のビット線ＢＬ０（Ｌ），ＢＬ２（Ｌ），ＢＬ０／１（Ｒ），ＢＬ２／３（Ｒ）は、ソース電極ＳＬと同じグラウンド電位ＶＳＳに設定されている。【０１８９】
その後、センスアンプブロックＳＡＢ内の選択メモリセルアレー（読み出しを行うメモリアレー）ＭＣＡ側のビット線選択回路ＢＬＳＥＬにおいて、ビット線選択信号ＢＬＳ（Ｌ）ｅがグラウンド電位ＶＳＳから高電位ＶＤＤあるいはトランスファーゲート用電位ＶＴＧに遷移し、活性化状態となる。これによって、選択メモリセルアレーＭＣＡからセンスアンプブロックＳＡＢに引き出されるビット線ＢＬのうち、偶数番のもの、例えば、ビット線ＢＬ０（Ｌ）がセンスアンプＳＡ内の読み出しビット線ＢＬＳＡ０１に接続される。そして、ビット線ＢＬ０（Ｌ）および読み出しビット線ＢＬＳＡ０１は、チャージシェアによって電圧ＶＰＲとなる。【０１９０】
それと同時に、非選択メモリセルアレーＭＣＡ内の２本のビット線、例えば、ＢＬ０（Ｒ），ＢＬ１（Ｒ）は、センスアンプブロックＳＡＢ内の非選択メモリセルアレー側のビット線選択回路ＢＬＳＥＬにおいて、ＲＥＦＳ（Ｒ）信号の活性化により、ともに、リファレンスビット線、例えばＢＬＲＥＦ０１に接続される。メモリセルアレーＭＣＡ内のビット線容量は、センスアンプＳＡ内のビット線容量に比べて大きいため、上記のような動作によって、リファレンスビット線ＢＬＲＥＦ０１，ＢＬＲＥＦ２３，・・・の電圧は、センスアンプＳＡ内のビット線ＢＬＳＡ０１，ＢＬＳＡ２３，・・・の電圧ＶＰＲの約半分程度に設定することができる。【０１９１】
選択メモリセルアレーＭＣＡのビット線ＢＬが読み出し時のビット線レベルＶＰＲになった後、入力アドレスに従って、ワード線ＷＬが待機時電圧ＶＷＬから活性化時電圧ＶＷＨに遷移し活性化される。図２２では、２本のワード線ＷＬ３／４が同時に駆動されているが、１つのメモリセルトランジスタで読み出し動作に必要な電流が流せる場合には、１本のワード線だけを活性化しても良い。【０１９２】
そして、ワード線ＷＬの活性化によって、ビット線ＢＬと相変化素子ＰＣＲが接続される。図２２においては、メモリセルＭＣ内の相変化素子ＰＣＲがアモルファス、つまり高抵抗状態の場合の動作波形図をビット線ＢＬ０（Ｌ），ＢＬＳＡ０１に示し、ビット線ＢＬ２（Ｌ），ＢＬＳＡ２３には、結晶状態、つまり低抵抗状態の動作波形図を示す。この図のように、高抵抗状態のメモリセルＭＣを読み出したビット線は、プリチャージ電圧ＶＰＲからほとんど変化しない、一方、低抵抗状態のメモリセルＭＣを読み出したビット線では、ビット線の電荷がメモリセルトランジスタを介してソース電極ＳＬに放電され、ビット線の電位がソース電極ＳＬのレベルであるグラウンド電位ＶＳＳになる。【０１９３】
ワード線ＷＬが活性化されてから、一定時間経過後、センスアンプＳＡ内の読み出しビット線ＢＬＳＡ０１，ＢＬＳＡ２３に信号が伝達された後、ビット線選択信号ＢＬＳｅがグラウンド電位ＶＳＳに遷移して非選択状態となる。その後、センスアンプ活性化信号ＳＡＮ、ＳＡＰがそれぞれグラウンド電位ＶＳＳ、高電位ＶＤＤから高電位ＶＤＤ、グラウンド電位ＶＳＳに遷移して活性化され、センスアンプＳＡ内の読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦの間の微小信号をビット線振幅電圧ＶＢＬまで増幅するようにセンスアンプＳＡが動作する。【０１９４】
センスアンプＳＡが動作するのと同時か、その後に、トランスファーゲート信号ＴＧ（Ｌ）ｅがグラウンド電位ＶＳＳからトランスファーゲート用電圧ＶＴＧに遷移して活性化されて、センスアンプＳＡ内のライトビット線ＷＢＬと選択メモリセルアレーＭＣＡのビット線ＢＬ０（Ｌ），ＢＬ１（Ｌ），・・・が接続される。これによって、高抵抗を読み出していたビット線もソース電極ＳＬと同じ電位ＶＳＳに設定され、メモリセルＭＣ内の相変化素子ＰＣＲに電圧が印加されないようになり、ディスターブが抑制される。【０１９５】
以上により、カラムアクセスの準備が完了する。この後に、カラム選択信号ＹＳによってセンスアンプＳＡ内に保持されているデータを入出力線ＩＯｔ／ｂを介して外部に出力する。【０１９６】
つぎに、このような読み出し動作を含めたメモリアレーＭＡの駆動方法について説明する。図２３は、図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の一例を示す波形図である。【０１９７】
図２３に示す動作は、読み出し動作及び、書き込み動作（セット・リセット動作）のいずれの場合でも、メモリセルＭＣ内の２つのメモリセルトランジスタを利用するように２本のワード線ＷＬを活性化するのが特徴である。さらに、汎用のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなページモード動作とメモリセルＭＣへの書き込み動作を実現している。また、カラムサイクルを高速化するために、セットとリセットを同時に行っている。【０１９８】
本動作方式を適用する場合、センスアンプブロックＳＡＢにおけるライトドライバＷＤの回路構成としては、図２１（ａ），（ｂ）が望ましい。但し、図２１の（ｃ），（ｄ）のような回路構成も適用できる。この場合には、カラム書込み用のライトイネーブル信号ＷＥを追加する必要がある。カラム書込み用のライトイネーブル信号ＷＥは、図２１の（ｃ），（ｄ）においてはセット・リセット動作の間‘Ｌ’状態を維持する信号となる。【０１９９】
図２３において、メモリセルＭＣのデータを読み出してセンスアンプＳＡに保持するまでの動作は、前述の図２２と同様で、この読み出し動作において、メモリセルＭＣ内の２つのメモリセルトランジスタを利用するように２本のワード線ＷＬが活性化状態となる。図２３において、ビット線ＢＬ０（Ｌ）については、高抵抗状態（‘１’）を読み出し、そのデータを外部に出力した後、ページアクセスにより同一ワード線ＷＬ上のカラムアクセス動作を行い、外部からの書き込みデータによって低抵抗状態（‘０’）に書換える動作を想定している。また、ビット線ＢＬ２（Ｌ）については、ビット線ＢＬ０（Ｌ）と反対に、読み出しデータが‘０’で、その後の反転書込みによって‘１’に書き換える動作を想定している。【０２００】
まず、センスアンプＳＡまでデータを読み出した後、トランスファーゲート信号ＴＧが活性化される。その後、例えば、読み出し動作が行われる場合には、外部へとデータを出力するためにカラム選択信号ＹＳが活性化され、データが出力される。【０２０１】
次に、カラムアクセス動作において、書き込み動作が行われる場合について説明する。【０２０２】
書き込み動作では、カラム選択信号ＹＳが活性化されると同時に、書き込みデータが入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂを介してカラム選択信号ＹＳによって選択されたセンスアンプＳＡに書き込まれ、クロスカップル型アンプＣＣに保持される。カラム選択信号ＹＳが非選択状態になると、カラム選択信号ＹＳと平行に配線されるセット書き込み用のライトイネーブル信号ＷＳが高電位状態ＶＤＤからグラウンド電位ＶＳＳに遷移して活性化される。これによって、セット動作が開始される。【０２０３】
この図では、ビット線ＢＬ０（Ｌ）上のメモリセルＭＣがセット動作を行っている。センスアンプＳＡ内のライトドライバＷＤでは、図２１（ａ）などに示すように、センスアンプ内のビット線ＢＬＳＡ０１が‘Ｌ’状態のときセット用のライトイネーブル信号ＷＳが活性化状態（‘Ｌ’）になることで、ライトビット線ＷＢＬ０１を介してビット線ＢＬ０（Ｌ）に所望の電圧ＶＷＳが印加され、メモリセルＭＣの相変化素子ＰＣＲにセット動作に必要な電流が供給される。書き込み電流は、セットに必要な期間、例えば、高速動作を実現する場合には、１５ｎｓから確実な書き込み動作を行う場合には、１ｕｓ程度流される。【０２０４】
セット動作に引き続き、カラム選択信号ＹＳと平行に配線されるリセット書込み用のライトイネーブル信号ＷＲが高電位状態ＶＤＤからグラウンド電位ＶＳＳに遷移して活性化される。これによって、リセット動作が開始される。【０２０５】
図２３では、ビット線ＢＬ２上のメモリセルＭＣに対してリセット動作を行っている。センスアンプＳＡ内のライトドライバＷＤでは、センスアンプＳＡ内のリファレンスビット線ＢＬＲＥＦ２３が‘Ｌ’状態で、リセット用のライトイネーブル信号ＷＲが選択状態（‘Ｌ’）になることで、ライトビット線ＷＢＬ２３を介してビット線ＢＬ２（Ｌ）に所望の電圧ＶＷＲが印加され、メモリセルＭＣの相変化素子ＰＣＲにリセット動作に必要な電流が供給される。書き込み電流は、リセットに必要な期間、例えば、５ｎｓ〜５０ｎｓ程度流される。【０２０６】
この結果、相変化素子ＰＣＲは、発熱し、融解する。その後、それぞれのライトイネーブル信号がそれぞれ高電位状態ＶＤＤに遷移して非選択状態となり、書き込み動作が終了し、書き込み電流が遮断され、相変化素子ＰＣＲは、冷却され、相状態が変化する。【０２０７】
次にプリチャージ動作について説明する。【０２０８】
プリチャージコマンドが入力されるか、読み出し、書き込みコマンドが入力されてから一定時間経過後、まず、ワード線ＷＬが選択状態の電圧ＶＷＨから非選択状態の電圧ＶＷＬに遷移して非選択状態となる。その後、トランスファーゲート信号ＴＧが活性化電圧ＶＴＧからグラウンド電位ＶＳＳに遷移して非選択状態となり、メモリセルアレーＭＣＡのビット線ＢＬとセンスアンプＳＡ内のライトビット線ＷＢＬが分離される。【０２０９】
その後、センスアンプ活性化信号ＳＡＮ，ＳＡＰによってセンスアンプＳＡが非選択状態となる。それに引き続き、メモリセルアレーＭＣＡのビット線ＢＬ０（Ｌ／Ｒ），ＢＬ１（Ｌ／Ｒ），・・・と、センスアンプ内の読み出しビット線ＢＬＳＡ０１，ＢＬＳＡ２３，・・・およびリファレンスビット線ＢＬＲＥＦ０１，ＢＬＲＥＦ２３，・・・が、プリチャージ信号ＰＣＮ／ＰＣＰによって、それぞれ所望のプリチャージレベルであるグラウンド電位ＶＳＳとビット線振幅電圧ＶＢＬにプリチャージされる。【０２１０】
以上のように、図２３に示す動作では、読み出し動作、書き込み動作のいずれでも２本のワード線を用いることで、大きな読み出し・書き込み電流駆動力を実現できる利点がある。書き込み時に２本のワード線を利用する方式は、連続したカラム動作において連続した書き込み動作を実現できるため、ページモードに向いているが、非ページモード動作にも適用できる。【０２１１】
なお、以上の動作説明で示した各動作電圧は、例えば次のような値が望ましい。すなわち、ワード線選択電圧ＶＷＨは１．８Ｖ、ビット線振幅電圧ＶＢＬ＝１．２Ｖ、ワード線非選択電圧ＶＷＬは０Ｖ、グラウンド電位ＶＳＳは０Ｖ、トランスファーゲート電圧ＶＴＧ＝１．５〜１．８Ｖ、セット書込み電圧ＶＷＳは１．０Ｖ、リセット書込み電圧は１．２Ｖ程度とするのが望ましい。【０２１２】
図２４は、図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の別の一例を示す波形図である。図２４に示す動作は、読み出しおよびリセット（第１情報）書き込み時には、メモリセルＭＣ内の２つのメモリセルトランジスタを用いるが、セット（第２情報）書き込み時には、メモリセルＭＣ内の１つのメモリセルトランジスタだけを利用するのが特徴である。本動作方式を適用する場合、図２３と異なりセットとリセットを個別に行うため、センスアンプブロックＳＡＢにおけるライトドライバＷＤの回路構成としては、図２１（ｃ），（ｄ）が望ましい。【０２１３】
図２４において、コマンド入力から２本のワード線ＷＬ３，ＷＬ４を用いて読み出し動作を行い、読み出したデータをセンスアンプＳＡで増幅するまでは、前述の説明と同様である。また、図２４には示していないが、その後に、カラム選択信号ＹＳによって外部へデータを出力する場合は、前述の図２３のとおりである。以下、書き込み動作について説明する。【０２１４】
外部より入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／Ｂを介して送られてきたデータが、カラム選択信号ＹＳを活性化することで、書き込み選択されたセンスアンプＳＡのクロスカップル型アンプＣＣに書き込まれる。カラム選択信号ＹＳが非選択状態になるとともに、リセット書込み用のライトイネーブル信号ＷＲとライトイネーブル信号ＷＥが活性化（‘Ｌ’状態）される。これによって、ライトビット線ＷＢＬ２３、ビット線ＢＬ２（Ｌ）を介してメモリセルＭＣにリセットに必要な電流が供給される。所定の期間活性化された後、このライトイネーブル信号ＷＲ，ＷＥは非選択状態となる。【０２１５】
これに続いて、２本のワード線ＷＬ３，ＷＬ４のうちの１本（ここでは、ワード線ＷＬ３）が非選択状態になる。その後、セット書込み用のライトイネーブル信号ＷＳとライトイネーブル信号ＷＥが活性化状態となり、ライトビット線ＷＢＬ０１、ビット線ＢＬ０（Ｌ）を介して書き込み選択メモリセルＭＣにセットに必要な電流が供給される。所定の期間、活性化された後、ライトイネーブル信号ＷＳ，ＷＥは非選択状態となる。書き込み動作が終了すると、前述の図２３のようにプリチャージ動作が行われる。【０２１６】
本方式では、読み出し、リセット書き込み動作では、２つのメモリセルトラジスタを用いることで、電流駆動力を確保するとともに、セット書き込みにおいて、メモリセルトランジスタを１つに限定することで、書き込み電流が制限され、セット後の異常発熱による再リセット化の発生を抑制でき、安定したセット動作を実現できる利点がある。【０２１７】
図２５は、図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。図２５に示す動作は、読み出し時には、メモリセルＭＣ内の１つのメモリセルトランジスタだけを用いるが、書き込み時（セット・リセット時）には、メモリセルＭＣ内の２つのメモリセルトランジスタを利用するのが特徴である。すなわち、本動作方式は、前述の図２３の方式に比べて、読み出し時の活性化ワード線の本数を１本に限定しているのが特徴である。【０２１８】
また、セット・リセットを同時に行うため、図２３と同様に、センスアンプブロックＳＡＢにおけるライトドライバＷＤの回路構成としては、図２１（ａ），（ｂ）が望ましい。但し、図２１の（ｃ）、（ｄ）のような回路構成も適用できる。この場合には、ライトイネーブル信号ＷＥを追加する必要がある。そして、このライトイネーブル信号ＷＥは、セット・リセット動作の間‘Ｌ’状態を維持する信号とする。【０２１９】
図２５において、コマンド入力からワード線を活性化する前までの動作方式は、前述の各方式と同様である。続いて、アドレスに対応したワード線を活性化する際に、前述の方式と異なり、メモリセルＭＣの接続されている２本のワード線（ここではワード線ＷＬ３，ＷＬ４）のうち１本だけを活性化する。図では、ワード線ＷＬ３だけを活性化している。その後、センスアンプＳＡがデータを増幅するところで、ワード線ＷＬ３と対を成すワード線ＷＬ４が活性化され、カラム動作を行う。そのほかの動作は図２３と同様である。【０２２０】
本方式では、読み出し時のワード線本数を１本にすることで、読み出し時の電流駆動力を制限して、読み出し動作によるメモリセルデータの破壊を抑制できる利点がある。また、本方式も図２３と同様に、書き込み時には２本のワード線を利用しているため、連続したカラム動作において連続した書き込み動作を実現でき、ページモードに向いているが、非ページモード動作にも適用できる。【０２２１】
図２６は、図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。図２６に示す動作は、読み出しおよびセット時には、メモリセルＭＣ内の１つのメモリセルトランジスタだけを用いるが、リセット時には、メモリセルＭＣ内の２つのメモリセルトランジスタを利用して書き込むのが特徴である。【０２２２】
本動作方式は、前述の図２４の方式と同様、セット・リセット動作で活性化するワード線の本数が異なるため、非ページモードに適用するのが望ましい。また、センスアンプブロックＳＡＢにおけるライトドライバＷＤの回路構成としては、図２１（ｃ），（ｄ）が望ましい。【０２２３】
図２６において、コマンド入力からワード線ＷＬ３を活性化して、読み出したデータをセンスアンプＳＡで増幅するところまでは、前述の図２５と同様である。その後、図２６には示していないが、前述の図２３等のように、カラム選択信号ＹＳによって外部へデータを出力することもできる。以下、書き込み動作について説明する。【０２２４】
外部より入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂを介して送られてきたデータが、カラム選択信号ＹＳを活性化することで、書き込み選択されたセンスアンプＳＡのクロスカップル型アンプＣＣに書き込まれる。カラム選択信号ＹＳが非選択状態になるとともに、セット書込み用のライトイネーブル信号ＷＳとライトイネーブル信号ＷＥが活性化（‘Ｌ’状態）される。これによって、ライトビット線ＷＢＬ０１、ビット線ＢＬ０（Ｌ）を介してメモリセルＭＣにセットに必要な電流が供給される。所定の期間活性化された後、このライトイネーブル信号ＷＳ，ＷＥは非選択状態となる。【０２２５】
これに続いて、ワード線ＷＬ３と対をなすワード線ＷＬ４が選択状態になる。その後、リセット書込み用のライトイネーブル信号ＷＲとライトイネーブル信号ＷＥが活性化状態となり、ライトビット線ＷＢＬ２３、ビット線ＢＬ２（Ｌ）を介して書き込み選択メモリセルＭＣにリセットに必要な電流が供給される。所定の期間、活性化された後、このライトイネーブル信号ＷＲ，ＷＥは非選択状態となる。【０２２６】
書き込み動作が終了すると、前述の図２３のようにプリチャージ動作が行われる。本方式では、読み出し、セット書込み動作では、１つのメモリセルトラジスタを用いることで、電流駆動力を制限して、読み出し時の破壊、及びセット時の異常過熱による再リセット化を防止するとともに、リセット書込みにおいて、メモリセルトランジスタを２つ利用することで電流駆動力を確保して安定したリセット動作を実現できる利点がある。【０２２７】
図２７は、図１６の相変化メモリにおいて、メモリアレーの読み出しおよび書き込み動作の更に別の一例を示す波形図である。図２７に示す動作は、図２６と同様に、読み出しおよびセット時には、メモリセルＭＣ内の１つのメモリセルトランジスタだけを用い、リセット時には、メモリセル内の２つのトランジスタを利用して書き込む。【０２２８】
ただし、図２６では、読み出しとセット時で同じワード線を活性化して同じメモリセルトランジスタを利用していたのに対して、本動作では、読み出し動作用のメモリセルトランジスタとセット用のメモリセルトランジスタを別にしているのが特徴である。なお、図２６と同様に、センスアンプブロックＳＡＢにおけるライトドライバＷＤの回路構成としては、図２１（ｃ），（ｄ）が望ましい。【０２２９】
図２７において、コマンド入力から１本のワード線を活性化し、センスアンプＳＡでデータを保持するまでは、前述の図２６と同様である。ここで、読み出し動作として、図２３等に示すように、カラム選択信号ＹＳを用いて外部へデータを出力することもできる。以下、書き込み動作について説明する。【０２３０】
書き込み動作の場合には、外部より入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂを介して送られてきたデータが、カラム選択信号ＹＳを活性化することで、書き込み選択されたセンスアンプＳＡのクロスカップル型アンプＣＣに書き込まれる。これとほぼ同時に、活性化されているワード線ＷＬ３と対を成すワード線ＷＬ４が活性化される。これ以降の動作は図２４における書き込み動作と同様である。【０２３１】
本方式では、前述の図２６の利点に加えて、読み出しとセット動作で、用いるメモリセルトランジスタを切り替えることで、それぞれの動作に最適なメモリセルトランジスタを用いることが可能となり、読み出し動作の安定化と安定した書き込み動作を実現できる利点がある。【０２３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。【０２３３】
例えば、本発明は、相変化素子の書換え電流が低減できる１３０ｎｍ以下の加工技術を用いた半導体装置に適用するのが望ましい。また、より大きなプロセス世代においても、相変化素子へのコンタクト面積を低減することで、同様の効果が得られる。また、より微細化の進んだ世代に適用できることは言うまでもない。さらに、本発明は、単品のメモリチップに適用しても良いし、さらには、論理混載メモリに適用しても良い。【０２３４】
また、本発明では結晶状態の低抵抗値を‘０’状態として、また非晶質状態の高抵抗値を‘１’状態としたが、非晶質状態の高抵抗値を‘０’状態とし、結晶状態の低抵抗値を‘１’状態としてもよい。【０２３５】
以上のように、本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【０２３６】
２つのメモリセルトランジスタのそれぞれの一端と１つのメモリ素子の一端が共通に接続されたメモリセルを用いることによって、１つのメモリ素子に対するメモリセルトランジスタの駆動能力を大きくすることが可能になる。【０２３７】
また、２つのメモリセルトランジスタのそれぞれの他端を隣接するメモリセルと共有することによって、メモリセルトランジスタの駆動能力の向上に加えて、小面積を実現することが可能になる。【０２３８】
また、メモリ素子に対して読み出し動作および書き込み動作を行う際に、その動作内容に応じて２つのメモリセルトランジスタまたはいずれか１つのメモリセルトランジスタを駆動させることで、安定した読み出し動作および書き込み動作が可能となる。
【産業上の利用可能性】
【０２３９】
本発明の半導体装置は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体装置に適用して有益な技術である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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