(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＯＮＯ膜と、
該ＯＮＯ膜上に形成されたワードラインと、
前記半導体基板内に形成されたビットラインと、
前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコン層または金属層を含む導電層とを備え、
前記導電層が前記ＯＮＯ膜に埋め込まれ、前記ＯＮＯ膜の表面が平坦化された、半導体装置。
【請求項２】
前記ワードラインと前記導電層が、前記ＯＮＯ膜中のトップ酸化膜の少なくとも一部で絶縁された請求項１記載の半導体装置。
【請求項３】
前記導電層が電流の流れる方向に連続して延在する、請求項１または２記載の半導体装置。
【請求項４】
前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配線層と、
前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したワードライン領域間に設けられたビットラインコンタクト領域とを備え、
前記ビットラインコンタクト領域において、前記配線層は１本おきに、前記導電層と接続し、
前記ビットラインコンタクト領域において、前記配線層と接続する前記導電層は、前記ビットラインコンタクト領域内に前記ワードライン領域内の前記ビットラインの幅より幅の広いコンタクトパッドを有する請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
半導体基板上にトンネル酸化膜およびトラップ層を形成する工程と、
前記トラップ層上に保護膜を形成する工程と、
前記半導体基板内にビットラインを形成する工程と、
前記トンネル酸化膜、前記トラップ層および前記保護膜に前記ビットラインに接する開口部を形成する工程と、
前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコンまたは金属層を含む導電層を形成する工程とを備え、
前記導電層を形成する工程は、
前記保護膜の上面、前記開口部の内部および上に、多結晶シリコン層または金属層を形成する工程と、前記多結晶シリコン層または金属層および前記保護膜を、該保護膜の途中まで研磨し、前記導電層および前記保護膜の上面が同一面となるように平坦化する工程と、
露出した前記保護膜および前記導電層の上面に、トップ酸化膜の一部を形成する工程とを備える、半導体装置の製造方法。
【請求項６】
前記開口部を形成する工程は、前記トップ酸化膜上に形成されたマスク層および前記マスク層の側面に形成された側壁をマスクに、前記保護膜、前記トラップ層および前記トンネル酸化膜をエッチングする工程である、請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体基板内に形成されたビットラインを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化を目的とした技術開発が進められている。例えば、不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積させるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。【０００３】
さらに、その中に、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有するフラッシュメモリが開発されている。例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない構造を有している。さらに、ビットラインがソース領域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これにより、メモリセルの微細化を図っている。【０００４】
上記従来技術の製造方法について図１を用い説明する。図１（ａ）において、Ｐ型の半導体基板１０上にＯＮＯ膜１８として、トンネル酸化膜１２（酸化シリコン膜）、トラップ層１４（窒化シリコン膜）およびトップ酸化膜１６(酸化シリコン膜)を形成する。図１（ｂ）において、フォトレジスト５０を塗布し、通常の露光技術を用い開口部を形成する。【０００５】
図１（ｃ）において、フォトレジスト５０をマスクに例えば砒素をイオン注入し、ビットライン２０を形成する。同じフォトレジスト５０をマスクにポケット注入を行い、ポケット注入領域２２を形成する。ポケット注入とは、半導体基板１０の垂直方向に対し斜めより例えばボロンを注入することにより、ビットライン２２の両側横にＰ型半導体基板１０よりさらに高濃度のＰ型領域を形成する方法である。これにより、ビットライン２０近傍のジャンクションプロファイルを急峻とすることができ、書き込み特性を向上させることができる。【０００６】
図１（ｄ）において、フォトレジスト５０を除去する。図１（ｅ）において、ＯＮＯ膜１８上にワードライン２４を形成する。その後、層間絶縁膜の形成、配線層の形成、保護膜の形成により、フラッシュメモリが完成する。【０００７】
従来技術は、ビットライン２０（ソース領域とドレイン領域）間の半導体基板１０がチャネルとして機能し、チャネルとワードライン２４（ゲート電極）の間のＯＮＯ膜１８のトラップ層１４に電荷を蓄積し、不揮発性メモリとして機能する。電荷蓄積領域はワードライン２４下のビットライン２０間に２箇所形成できる。【０００８】
ＯＮＯ膜１８への電荷の蓄積は、ソース領域とドレイン領域間（すなわちビットライン２０間）に高電界を印加し、高エネルギとなった電子をＯＮＯ膜１８中のトラップ層１４に注入することにより行う。また、データの消去は、高エネルギとなったホールをトラップ層１４に注入することにより行う。そのため、書き込み・消去特性を向上させるためには、ビットライン２０の領域を浅くし、急峻なジャンクションを形成することが求められる。【０００９】
また、ビットライン２０を拡散領域で形成しているため金属に比べると高抵抗である。そのため、書き込み消去特性が悪くなる。そこで、ビットライン２０は、ワードライン２４を複数本越える毎に、層間絶縁膜に形成されたコンタクトホールにより配線層と接続している。
【特許文献１】特表２０００−５１４９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来技術において、ビットライン２０を低抵抗化することにより、メモリセルの微細化が可能となる。ビットライン２０の抵抗が低くなれば、ビットライン幅が小さくできる、また、ビットライン２０と配線層を接続するコンタクトホールが少なくてすむためである。【００１１】
ビットライン２０の低抵抗化は、ビットライン２０を形成する際のイオン注入エネルギやドーズ量を大きくすることにより可能となる。しかし、ビットライン２０と半導体基板１０の間にジャンクションリーク電流が増加してしまう。このように、ビットラインの低抵抗化すなわちメモリセルの微細化を行うと、ジャンックションリーク電流が増加しトランジスタ特性が劣化してしまう。【００１２】
また、書き込み消去特性を向上させるためには、ソース領域およびドレイン領域（すなわち、ビットライン２０）を浅くし、急峻なジャンクションを形成することが求められる。しかしながら、ソース領域およびドレイン領域（ビットライン２０）を浅く形成すると、ビットライン２０の抵抗が高くなってしまう。これは、前述のようにメモリセルの微細化に反する。【００１３】
本発明は、上記課題に鑑み、トランジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすることが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、半導体基板上に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に形成されたワードラインと、前記半導体基板内に形成されたビットラインと、前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコン層または金属層を含む導電層と、を具備する半導体装置である。本発明によれば、低抵抗である導電層により、ビットラインと導電層の２層の抵抗（本明細書ではビットライン抵抗と記載）を低くできるため、ビットラインの注入エネルギおよびドーズ量を低くすることができる。これにより、書き込み消去特性の向上やジャンクションリーク電流を抑制することができる。よって、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすることが可能な半導体装置を提供することができる。【００１５】
本発明は、前記導電層の膜厚は、前記ＯＮＯ膜の膜厚より厚い半導体装置とすることができる。本発明によれば、導電層の抵抗をより低くすることができ、よりビットライン抵抗を低くすることが可能となる。【００１６】
本発明は、前記ワードラインと前記導電層が、ＯＮＯ膜中のトップ酸化膜の少なくとも一部で絶縁された半導体装置とすることができる。本発明によれば、膜質の良好なトップ酸化膜によりワードラインと導電層が絶縁される。よって、これら間のリーク電流を抑制することができる。【００１７】
本発明は、前記導電層上に珪化金属層を具備する半導体装置とすることができる。本発明によれば、よりビットライン抵抗を低くすることが可能な半導体装置を提供することができる。【００１８】
前記導電層が前記ＯＮＯ膜に埋め込まれ、前記ＯＮＯ膜表面が平坦化された半導体装置とすることができる。本発明によれば、ワードライン２４は平坦な面に形成することができる。このため、メモリセルの微細化が可能となる。【００１９】
本発明は、前記導電層が電流の流れる方向に連続して延在する半導体装置とすることができる。本発明によれば、ビットライン抵抗を低くすることができる。【００２０】
本発明は、前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配線層と、前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したワードライン領域間に設けられたビットラインコンタクト領域と、を具備し、前記ビットラインコンタクト領域において、前記配線層は１本おきに、前記導電層と接続し、前記ビットラインコンタクト領域において、前記配線層と接続する前記導電層は、前記ビットラインコンタクト領域内に前記ワードライン領域内の前記導電層の幅より幅の広いコンタクトパッドを有する半導体装置とすることができる。本発明によれば、コンタクトホールと導電層の重ね合わせがずれたとしても、コンタクトホールが導電層（コンタクトパッド）から外れることを防止している。これにより、ビットライン間隔を小さいくすることができる。よって、メモリセルの微細化が可能となる。【００２１】
本発明は、半導体基板上にトンネル酸化膜およびトラップ層を形成する工程と、前記半導体基板内にビットラインを形成する工程と、前記トンネル酸化膜およびトラップ層に前記ビットラインに接する開口部を形成する工程と、前記ビットラインに接し、前記ビットラインの長手方向に延在し、多結晶シリコンまたは金属層を含む導電層を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、低抵抗である導電層により、ビットライン抵抗を低くできるため、ビットラインの注入エネルギおよびドーズ量を低くすることができる。これにより、書き込み消去特性の向上やジャンクションリーク電流を抑制することができる。よって、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすることが可能な半導体装置の製造方法を提供することができる。【００２２】
本発明は、前記トラップ層上に保護膜を形成する工程を具備し、前記開口部を形成する工程は、前記保護膜に前記開口部を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、その後の製造工程において、トラップ層に損傷が加わることを防止することができる。【００２３】
本発明は、前記導電層を形成する工程は、前記トラップ層と前記開口部上に多結晶シリコン層または金属層を形成する工程と、前記開口部以外の前記多結晶シリコン層または金属層をエッチングする工程と、を含む半導体装置の製造方法とすることができる。本発明によれば、導電層の膜厚をＯＮＯ膜の膜厚より厚くすることができる。【００２４】
本発明は、前記導電層の幅は、前記開口部の幅より広い半導体装置の製造方法とすることができる。本発明によれば、コンタクトホールが導電層から外れること、ビットラインに損傷を与えることを防止することができる。【００２５】
本発明は、前記多結晶シリコン層または金属層上に珪化金属層を形成する工程を具備する半導体装置の製造方法とすることができる。本発明によれば、よりビットライン抵抗を低くすることが可能な半導体装置の製造方法を提供することができる.【００２６】
前記導電層を形成する工程は、前記保護膜と前記開口部上に多結晶シリコン層または金属層を形成する工程と、前記多結晶シリコン層または金属層並びに前記保護膜を研磨する工程と、を含む半導体装置の製造方法とすることができる。本発明によれば、ワードラインを平坦な面に形成することができる。このため、メモリセルの微細化が可能となる。【００２７】
本発明は、前記導電層上に珪化金属層を形成する工程を具備する半導体装置の製造方法とすることができる。本発明によれば、よりビットライン抵抗を低くすることが可能な半導体装置の製造方法を提供することができる.【００２８】
本発明は、前記珪化金属を形成する工程は、前記導電層および窒化シリコン膜上に珪化すべき金属層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、酸化シリコン膜表面が珪化することを防止することができる。【００２９】
本発明は、前記保護膜を除去する工程と、前記トラップ層および前記導電層上にトップ酸化膜を形成する工程と、を具備する半導体装置の製造方法とすることができる。本発明によれば、ワードラインと導電層がトップ酸化膜により絶縁される。よって、ワードラインと導電層間のリーク電流を抑制することができる。【００３０】
本発明は、前記保護膜の膜厚は、前記トップ層の膜厚より厚い半導体装置の製造方法とすることができる。本発明によれば、導電層の膜厚をＯＮＯ膜より厚くすることができる。【００３１】
本発明は、前記保護膜および前記導電層上にトップ酸化膜の一部を形成する工程を具備し、前記トップ酸化膜は前記保護膜と前記トップ酸化膜の一部から構成される半導体装置の製造方法とすることができる。本発明によれば、ワードラインと導電層がトップ酸化膜の一部により絶縁される。さらに、保護膜を除去しないため製造工程を削減することができる。【００３２】
本発明は、前記トップ酸化膜上にワードラインを形成する工程を具備する半導体装置の製造方法とすることができる。本発明によれば、ワードラインと導電層がトップ酸化膜により絶縁される。よって、ワードラインと導電層間のリーク電流を抑制することができる。【００３３】
本発明は、前記開口部を形成する工程は、前記トラップ層上に形成されたマスク層および前記マスク層の側面に形成された側壁をマスクに、前記トラップ層および前記トンネル酸化膜をエッチングする工程である半導体装置の製造方法とすることができる。本発明によれば、露光寸法より細い幅の開口部を形成することができる。これにより、よりメモリセルの微細化が可能となる。
【発明の効果】
【００３４】
本発明によれば、トランジスタ特性の劣化を抑制し、さらにビットライン抵を低くすることが可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】図1は従来技術に係るフラッシュメモリのメモリセルの製造方法を示す断面図である。
【図２】図２は実施例１に係るフラッシュメモリのメモリセルの上視図である。
【図３】図３は実施例１に係るフラッシュメモリのメモリセルの断面図であり、図２のＡ−Ａ断面を示す図である。
【図４】図４は実施例１に係るフラッシュメモリのメモリセルの製造方法を示す断面図（その１）である。
【図５】図５は実施例１に係るフラッシュメモリのメモリセルの製造方法を示す断面図（その２）である。
【図６】図６は実施例１の変形に係るフラッシュメモリの導電層付近の断面図である。
【図７】図７は実施例２に係るフラッシュメモリのメモリセルの製造方法を示す断面図である。
【図８】図８は実施例３に係るフラッシュメモリのメモリセルの製造方法を示す断面図である。
【図９】図９は実施例４に係るフラッシュメモリのメモリセルの製造方法を示す断面図（その１）である。
【図１０】図１０は実施例４に係るフラッシュメモリのメモリセルの製造方法を示す断面図（その２）である。
【図１１】図１１は実施例５に係るフラッシュメモリのメモリセルの製造方法を示す断面図である。
【図１２】図１２は実施例６に係るフラッシュメモリのメモリセルの製造方法を示す断面図である。
【図１３】図１３は実施例７に係るフラッシュメモリのメモリセルの上視図である。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照に、実施例を説明する。
【実施例１】
【００３７】
図２は実施例１に係るフラッシュメモリのメモリセルの上視図（保護層４４、配線層４２、層間絶縁膜４０およびＯＮＯ膜１８は図示せず）である。図３は図２のＡ−Ａ断面図である。【００３８】
図２および図３を参照すると、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）内に、ソース領域とドレイン領域を兼ねるビットライン２０が形成され、ビットライン２０の両側にポケット注入領域２２が形成されている。ビットライン２０は図２の上下方向に延在しており、ビットライン２０上に、ビットライン２０に接し、ビットライン２０の長手方向に連続して延在する導電層３２が形成されている。【００３９】
半導体基板１０上には、トンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６からなるＯＮＯ膜１８が形成されている。ＯＮＯ膜１８上にワードライン２４が形成されている。ワードライン２４と導電層３２はＯＮＯ膜１８中のトップ酸化膜１６で絶縁されている。ワードライン２４上に層間絶縁膜４０が形成され、層間絶縁膜４０上に、ビットライン２０および導電層３２とコンタクトホール４６で接続される配線層４２が形成されている。層間絶縁膜４０、配線層４２上に保護層４４が形成されている。【００４０】
ビットライン２０および導電層３２は、ワードライン２４を複数本（図２では２本で描いたが、例えば１６本）置きに配線層４２とコンタクトホール４６を介し接続している。コンタクトホール４６が配置された領域がビットラインコンタクト領域２８であり、ワードラインが配置された領域がワードライン領域２９である。【００４１】
図４および図５を用い、実施例１に係るフラッシュメモリの製造方法について説明する。図４および図５は図２のＡ−Ａ断面に相当する図である。【００４２】
図４（ａ）において、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）上に、トンネル酸化膜１２（酸化シリコン膜）を熱酸化法を用い形成する。さらに、トラップ層１４（窒化シリコン膜）および保護膜２６(酸化シリコン膜)をＣＶＤ法を用い形成する。トンネル酸化膜１２、トラップ層１４および保護膜２６の膜厚は、例えばそれぞれ７．５ｎｍ、１２ｎｍおよび１０ｎｍである。【００４３】
従来技術の図１（ｂ）から図１（ｄ）と同様に、半導体基板１０内に砒素をイオン注入し、半導体基板１０内にビットライン２０を形成する。さらに、ポケット注入領域２２を形成する。その後熱処理する。ビットライン２０の形成は、例えば注入エネルギを４０ｋｅＶ、ドーズ量１．５×１０１５ｃｍ−２で行う。【００４４】
図４（ｂ）において、通常の露光技術を用い、所定の開口部を有するフォトレジスト５２を形成する。図４（ｃ）において、フォトレジスト５２をマスクに保護膜２６、トラップ層１４およびトンネル酸化膜１２をエッチングする。これにより、保護膜２６、トラップ層１４およびトンネル酸化膜１２にビットライン２０に接する開口部５４を形成する。図４（ｄ）において、開口部５４および保護膜２６上にＰ型にドープした多結晶シリコン層３０を形成する。【００４５】
図５（ａ）において、通常の露光技術を用い、所定の開口部を有するフォトレジスト５６を形成する。図５（ｂ）において、フォトレジスト５６をマスクに多結晶シリコン層３０をエッチングし、ビットライン２０に接し、ビットライン２０の長手方向に延在する導電層３２を形成する。導電層３２は多結晶シリコン層３０を含んでいる。また、導電層３２の膜厚は、例えば５０ｎｍである。その後、保護膜２６を除去する。【００４６】
図５（ｃ）において、トラップ層１４および導電層３２を覆うようにトップ酸化膜１６をＣＶＤ法により形成する。トップ酸化膜１６の膜厚は、例えば
１０ｎｍとする。これにより、ＯＮＯ膜１８の膜厚は、例えば約３０ｎｍとなる。図５（ｄ）において、トップ酸化膜１６上に、通常の露光技術およびエッチング法により多結晶シリコンのワードライン２４を形成する。【００４７】
その後、層間絶縁膜４０としてＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜を形成する。層間絶縁膜４０にコンタクトホール４６を形成し、コンタクトホール４６に内にＴｉ／ＷＮまたはＴｉ／ＴｉＮ並びにＷ等の金属を埋め込こむ。配線層４２としてアルミニウムを形成し、保護層４４を形成する。以上により、図３のフラッシュメモリが完成する。【００４８】
実施例１に係るフラッシュメモリは、ビットライン２０上に導電層３２が接し形成されている。導電層３２はＰ型にドープした多結晶シリコン層で形成され、拡散層で形成されたビットライン２０に比べ低抵抗とすることができる。【００４９】
低抵抗である導電層３２により、ビットライン２０と導電層３２の２層の抵抗（本明細書ではビットライン抵抗と記載）を低くできるため、ビットライン２０の注入エネルギおよびドーズ量を小さくすることができる。これにより、書き込み消去特性の向上やジャンクションリーク電流を抑制することができる。また、ビットライン２０および導電層３２は配線層４２と接続するためのワードライン２４を越える本数を多くできる。つまり、ワードライン領域２９を拡げ、ビットラインコンタクト領域２８がメモリセルに占める面積を小さくできる。また、ビットライン２０および導電層３２の幅を小さくできる。これらより、メモリセル微細化が可能となる。【００５０】
以上のように、実施例１によれば、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗を低くすることが可能となる。【００５１】
例示したように、導電層３２の膜厚を、ＯＮＯ膜１８の膜厚より厚くすることで、導電層３２の抵抗をより低くすることができる。よって、ビットライン抵抗を低くすることが可能となる。【００５２】
ワードライン２４と導電層３２が、ＯＮＯ膜１８中のトップ酸化膜１４の全部で絶縁されている。これにより、様々なプロセスを経ていない膜質の良好なトップ酸化膜１６によりワードライン２４と導電層３２が絶縁される。よって、これら間のリーク電流を抑制することができる。【００５３】
導電層３２は電流の流れる方向に連続して延在している。これにより、ビットライン抵抗を低くすることができる。【００５４】
図４（ａ）において、トラップ層１４上に保護膜２６を形成し、図４（ｃ）において、トンネル酸化膜１２とトラップ層１４に開口部５４を形成する際、保護膜２６に開口部５４を形成している。これにより、その後の製造工程において、トラップ層１４に損傷が加わることを防止することができる。【００５５】
図５（ｂ）において、保護膜２６を除去し、トラップ層１４および導電層３２上にこれらを覆うようにトップ酸化膜を形成する。さらに、図５（ｄ）において、トップ酸化膜１６上にワードラインを形成する。これにより、ワードライン２４と導電層３２が、ＯＮＯ膜１８中のトップ酸化膜１４で絶縁される。よって、ワードライン２４と導電層３２間のリーク電流を抑制することができる。【００５６】
図４（ｄ）から図５（ｂ）において、導電層３２を形成する工程として、トラップ層１４と開口部５４上に多結晶シリコン層３０を形成し、開口部５４以外の多結晶シリコン層３０をエッチングしている。導電層３２をこのように作製することにより、導電層３２の膜厚をＯＮＯ膜１８の膜厚より厚くすることができる。【００５７】
図５（ｂ）において、保護膜２６を除去せず、図５（ｃ）において、トップ酸化膜１６および導電層３２上に、これらを覆うようにトップ酸化膜１６の一部（酸化シリコン膜）を形成し、トップ酸化膜１６を保護膜２６とトップ酸化膜の一部から構成することもできる。この場合、保護膜２６を除去する工程を削減することができる。また、ワードライン２４と導電層３２が、ＯＮＯ膜１８中のトップ酸化膜１４の一部で絶縁される。これにより、様々なプロセスを経ていない膜質の良好なトップ酸化膜１６の一部によりワードライン２４と導電層３２が絶縁されるため、これら間のリーク電流を抑制することができる。【００５８】
実施例１の変形例について図６を用い説明する。図５（ａ）、（ｂ）において、多結晶シリコン層３０をエッチングし導電層３２を形成する際に、導電層３２ａの幅を開口部５４より広くすることができる。図６（ａ）、はこの際の導電層３２ａ付近の断面図である。導電層３２ａ以外は図５（ｂ）と同じである。【００５９】
実施例１においては、図５（ａ）のフォトレジスト５６と開口部５４の重ね合わせがずれた場合、図５（ｂ）の導電層３２に相当する断面は、図６（ｂ）のように変形してしまう。本変形例はこれを防止し、コンタクトホール４６が導電層３２から外れること防止できる。また、多結晶シリコン層３０をエッチングする際、多結晶シリコン層３０の一部がビットライン２０までエッチングされ、ビットライン２０に損傷を与えることを防止することができる。
【実施例２】
【００６０】
図７は実施例２に係るフラッシュメモリの製造方法を示す断面図である。実施例１と同じ構成部材は同じ符号であり、説明を省略する。実施例１と同様に、図４（ｄ）までの製造工程を行う。図７（ａ）において、多結晶シリコン層３０上に、例えばコバルトまたはチタンをスパッタ法を用い形成し、熱処理する。これにより、多結晶シリコン層３０の表面を珪化し、多結晶シリコン層３０上に珪化金属層３４を形成する。【００６１】
図７（ｂ）において、珪化金属層３４および多結晶シリコン層３０の所定領域をエッチングする。これにより、導電層３２上に珪化金属層３４が形成される。図７（ｃ）において、実施例１と同様に、保護膜２６の除去、トップ酸化膜１６の形成、ワードライン２４の形成を行う。その後、層間絶縁膜４０、配線層４２、保護層４４を形成し、実施例２に係るフラッシュメモリが完成する。【００６２】
実施例２によれば、導電層３２上に導電層３２よりさらに抵抗の低い珪化金属を形成することにより、実施例１に比べ、ビットライン抵抗を低くすることができる。これにより、実施例１の効果に加え、より書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、よりビットライン抵抗を低くすることが可能となる。
【実施例３】
【００６３】
図８は実施例３に係るフラッシュメモリの製造方法を示す断面図である。実施例１と同じ構成部材は同じ符号であり、説明を省略する。実施例１と同様に、図４（ｃ）までの製造工程を行う。図８（ａ）において、保護膜２６と開口部５４上に多結晶シリコン層３０を形成する。図８（ｂ）において、ＣＭＰ法を用い多結晶シリコン層３０並びに保護膜２６を保護膜２６の途中まで研磨する。これにより導電層３２ｂが形成される。【００６４】
図８（ｃ）において、保護膜２６および導電層３２ｂ上に、トップ酸化膜１６の一部（酸化シリコン膜）を形成し、トップ酸化膜１６を保護膜２６とトップ酸化膜の一部から構成する。図８（ｄ）において、実施例１と同様に、トップ酸化膜１６上にワードライン２４を形成する。その後、層間絶縁膜４０、配線層４２、保護層４４を形成し、実施例３に係るフラッシュメモリが完成する。【００６５】
実施例３によれば、ＣＭＰ法を用い多結晶シリコン層３０並びに保護膜２６を保護膜２６の途中まで研磨することにより、導電層３２ｂがＯＮＯ膜１８に埋め込まれ、ＯＮＯ膜１８が平坦に形成され、ワードライン２４は平坦な面に形成することができる。このため、メモリセルの微細化が可能となる。実施例１によれば、導電層３２の膜厚を厚くでき、その抵抗を低くできるが、ＯＮＯ膜１８は平坦化できない。一方、実施例３によれば、ＯＮＯ膜１８を平坦化できるが、導電層３２ｂの膜厚を厚くできず、その抵抗は高くなる。導電層３２の抵抗をより低くする場合は実施例１を適用し、ＯＮＯ膜１８をより平坦化する場合は実施例３を適用することができる。【００６６】
また、保護膜２６および導電層３２ｂ上に、トップ酸化膜１６の一部を形成し、トップ酸化膜１６を保護膜２６とトップ酸化膜の一部から構成している。そして、トップ酸化膜１６上にワードライン２４を形成している。これにより、ワードライン２４と導電層３２ｂが、ＯＮＯ膜１８中のトップ酸化膜１４の一部で絶縁される。これにより、様々なプロセスを経ていない膜質の良好なトップ酸化膜１６の一部によりワードライン２４と導電層３２が絶縁されるため、これら間のリーク電流を抑制することができる。さらに、保護膜２６を除去しないため製造工程を削減することができる。
【実施例４】
【００６７】
図９および図１０は実施例４に係るフラッシュメモリの製造方法を示す断面図である。実施例１と同じ構成部材は同じ符号であり、説明を省略する。図９（ａ）は、保護膜２６ａを実施例１の保護膜２６より厚く形成したこと以外は、実施例１の図（ａ）と同様の図である。保護膜２６ａの膜厚は例えば５０ｎｍとする。【００６８】
図９（ｂ）において、保護膜２６ａおよび開口部５４上に多結晶シリコン層３０を形成する。図９（ｃ）において、ＣＭＰ法を用い多結晶シリコン層３０並びに保護膜２６ａを保護膜２６ａの途中まで研磨する。これにより導電層３２ｃが形成される。導電層３２ｃの膜厚は、例えば５０ｎｍである。【００６９】
図９（ｃ）において、例えば弗酸化系の水溶液により保護膜２６ａを除去する。図１０（ａ）において、トラップ層１４および導電層３２ｃ上に、膜厚が
１０ｎｍのトップ酸化膜１６（酸化シリコン膜）を形成する。これにより、ＯＮＯ膜１８の膜厚は例えば約３０ｎｍとなる。図１０（ｂ）において、実施例１と同様に、トップ酸化膜１６上にワードライン２４を形成する。その後、層間絶縁膜４０、配線層４２、保護層４４を形成し、実施例４に係るフラッシュメモリが完成する。【００７０】
実施例４によれば、保護膜２６の膜厚をトップ酸化膜１６の膜厚より厚くし、多結晶シリコン層３０並びに保護膜２６を保護膜２６の途中まで研磨し、保護膜を除去し、トラップ層１４上にトップ酸化膜１６を形成している。これにより、導電層３２ｃの膜厚をＯＮＯ膜１８より厚くすることができる。よって、実施例１と同様に、導電層３２ｃの抵抗を低くすることができる。導電層３２ｃの膜厚を厚くするとＯＮＯ膜１８の平坦性は悪くなり、メモリセルの微細化が難しくなる。そこで、導電層３２ｃの抵抗とＯＮＯ膜１８の平坦性を考慮し、導電層３２ｃの膜厚を決めることが好ましい。
【実施例５】
【００７１】
図１１は実施例５に係るフラッシュメモリの製造方法を示す断面図である。実施例４と同じ構成部材は同じ符号であり、説明を省略する。図１１（ａ）において、実施例４の図９（ｄ）の後、トラップ層１４（窒化シリコン膜）および導電層３２ｃ上にコバルトまたはチタン等の珪化すべき金属を例えばスパッタ法を用い形成する。次に熱処理する。これにより、導電層３２ｃの表面を珪化する。これにより、導電層３２ｃ上に珪化金属層３４が形成される。【００７２】
図１１（ｂ）において、実施例４と同様に、トップ酸化膜１６、ワードライン２４を形成する。その後、層間絶縁膜４０、配線層４２、保護層４４を形成し、実施例５に係るフラッシュメモリが完成する。【００７３】
実施例５によれば、導電層３２ｃ上に導電層３２ｃよりさらに抵抗の低い珪化金属を形成することにより、実施例４に比べ、ビットライン抵抗を低くすることができる。これにより、実施例４の効果に加え、より書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、よりビットライン抵抗を低くすることが可能となる。【００７４】
珪化金属層３４の形成は、トラップ層１４（窒化シリコン膜）および導電層３２ｃ上に珪化すべき金属を形成し、熱処理することのより導電層３２ｃ上を珪化している。酸化シリコン膜上に珪化すべき金属を形成し、熱処理する場合、酸化シリコン膜表面が珪化することがある。そこで、これを防止するため、窒化シリコン膜上に珪化すべき金属を形成し、熱処理することが好ましい。【００７５】
実施例５以外にも、例えば、珪化金属層３４の形成前に、保護膜２６を除去せず。保護膜２６（酸化シリコン膜）上に窒化シリコン膜を形成した後、珪化金属層３４を形成する。珪化金属層３４の形成後、窒化シリコン膜を除去し、トップ酸化膜１６の一部を形成する方法であってもよい。
【実施例６】
【００７６】
図１２は実施例６に係るフラッシュメモリの製造方法を示す断面図である。実施例３と同じ構成部材は同じ符号であり、説明を省略する。図１２（ａ）は、実施例１の図１（ａ）と同様の図である。図１２（ｂ）において、保護膜２６上（トラップ層１４上）に、マスク層５８として例えば窒化シリコン膜をＣＶＤ法で形成する。マスク層５８に通常の露光法およびエッチング法を用い、所定領域に開口部を形成する。側壁６０用膜として例えば窒化シリコン膜をＣＶＤ法で形成する。【００７７】
図１２（ｃ）において、エッチバック法によりマスク層５８の側面に側壁６０を形成する。図１２（ｄ）において、マスク層５８およびマスク層５８の側面に形成された側壁６０をマスクに、保護膜２６、トラップ層１４およびトンネル酸化膜１２をエッチングする。マスク層５８、側壁６０を除去する。【００７８】
マスク層５８および側壁６０を窒化シリコン膜とすることで、酸化シリコン膜である保護膜２６に対し、選択的に除去することができる。これにより、保護膜２６、トラップ層１４およびトンネル酸化膜１２に開口部５４ａを形成する。【００７９】
図１２（ｅ）において、実施例３の図８（ａ）ないし（ｄ）と同様に、導電層３２ｂ、トップ酸化膜１６およびワードライン２４を形成する。その後、層間絶縁膜４０、配線層４２、保護層４４を形成し、実施例５に係るフラッシュメモリが完成する。【００８０】
実施例６によれば、マスク層５８および側壁６０により開口部５４ａを形成することにより、露光寸法より細い幅の開口部５４ａを形成することができる。これにより、よりメモリセルの微細化が可能となる。例えば、露光寸法を１１５ｎｍ、側壁の幅を１０ｎｍとすることにより、開口部５４ａの幅は９５ｎｍとすることができる。なお、実施例６は実施例３に適用した例であるが、他の実施例に適用することによりメモリセルの微細化が可能となる。
【実施例７】
【００８１】
図１３は実施例７に係るフラッシュメモリのメモリセルの上視図である。保護層４４、配線層４２、層間絶縁膜４０およびＯＮＯ膜１８は図示していない。製造工程は実施例１から実施例６のいずれであってもよい。【００８２】
ビットラインコンタクト領域２８において、配線層４２は１本おきにコンタクトホール４６が形成され導電層３２ｄに接続している。そして、コンタクトホール４６を介し配線層４２に接続された導電層３２ｄは、ビットラインコンタクト領域２８内にワードライン領域内２９の導電層３２ｄの幅より幅の広いコンタクトパッド３３を有している。さらに、隣接するコンタクトパッド３３は半導体基板１０により電気的に分離されている。【００８３】
導電層３２ｄはコンタクトパッド３３を有することができるのは以下の理由による。ビットラインコンタクト領域２８において、配線層４２は１本おきにコンタクトホール４６が形成される。このため、コンタクトホール４６が形成されていない配線層４２下で、配線層４２に接続された導電層３２ｄを拡げることができる。よって、ビットラインコンタクト領域２８において、コンタクトホール４６を介し配線層４２と接続された導電層３２ｄは、幅の広いコンタクトパッド３３を有することができる。【００８４】
このように、ビットラインコンタクト領域２８に、コンタクトパッド３３を設けることができたのは、さらに、以下のような理由による。ビットラインコンタクト領域内２８ａで導電層３２ｄと分離している配線層４２は、ワードライン領域２９を挟んで隣のビットラインコンタクト領域２８ｂ内で、導電層３２ｄと接続している。さらに、導電層３２ｄは、１つのビットラインコンタクト領域２８でのみ１つの配線層４２と接続しており、ビットラインコンタクト領域２８の両側のワードライン領域２６に延在している。【００８５】
これらより、導電層３２ｄは配線層４２と接続していないビットラインコンタクト領域２８まで延在する必要がない。すなわち、導電層３２ｄ長手方向に隣接する導電層３２ｄは、ビットラインコンタクト領域２８において、電気的に分離されている。これにより導電層３２ｄは長さを短くできる。以上より、ビットラインコンタクト領域２８において、配線層４２と接続する導電層３２ｄは、その領域２８内で、配線層４２の下まで、コンタクトパッド３３を拡げることができた。【００８６】
別の観点では、トランジスタ４８を流れる電流は、図１３の矢印のように、ビットラインコンタクト領域２８ａから供給され、ビットラインコンタクト領域２８ｂに至る。すなわち、ワードライン領域２６内に設けられたトランジスタ４８に接続された２つの導電層３２ｄは、それぞれ、前記ワードライン領域２６の相対する両側に形成されたビットラインコンタクト領域２８において配線層４２に接続されている。【００８７】
これにより、導電層３２ｄは配線層４２と接続していないビットラインコンタクト領域２８まで延在する必要がない。そこで、ビットラインコンタクト領域２８において、配線層４２と接続する導電層３２ｄは、その領域２８内で、配線層４２の下まで、コンタクトパッド３３を拡げることができた。【００８８】
実施例７によれば、ビットライン２０に接する導電層３２を有することによりビットライン抵抗を低くすることができる。これより、ワードライン領域２９内のワードライン本数を多くできる（図１３では２本で記載している）ため、ビットラインコンタクト領域２８を少なくできる。このように、メモリセルの微細化が可能となる。【００８９】
さらに、コンタクトパッド３３により、コンタクトホール４６と導電層３２ｄの重ね合わせがずれたとしても、コンタクトホール４６が導電層３２ｄ（コンタクトパッド３３）から外れることを防止している。これにより、導電層３２ｄ間隔を実施例１ないし実施例６より小さいくすることができる。例えば、導電層３２ｄの間隔のみ考えると、実施例１ないし実施例６に比べ、約１／２のビットライン２０ｄ間隔とすることができる。よって、よりメモリセルの微細化が可能となる。【００９０】
実施例１ないし実施例７において、導電層３２として多結晶シリコン層を用いたが、例えばＴｉＮ／Ｗ等の金属層とすることができる。これによっても、実施例１ないし実施例７と同様の効果を奏することができる。【００９１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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