(57)【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリにおいて、
メモリセルが複数個の行及び列に配列されており、各々が別個のワード線へ接続されている複数個のワード線と各々が別個のビット線に接続されている複数個のビット線とを包含しているアレイ、
各々が一対のビット線へ結合されている複数個のセンスアンプ、
ダイナミックランダムアクセスメモリ装置のアドレス入力の値に基づいてワード線を選択するために前記ダイナミックランダムアクセスメモリ装置のアドレス入力へ結合されている複数個の入力と前記ワード線へ結合されている複数個の出力とを具備しているアドレスデコード回路、
メモリアクセス動作の少なくとも一部期間中に前記アドレスデコード回路によって選択されたワード線上の電圧を選択的にブーストするブースト回路、
前記センスアンプが活性化される場合に、ビット線対の第一ビット線の電圧レベルが前記センスアンプにより駆動される基準電圧より低い所定の電圧レベルを超えることに基づいて前記ブースト回路を活性化させるべくトリガされ、メモリ動作期間中に前記ビット線対を前記センスアンプが駆動することに続いて前記ブースト回路を活性化させる検知回路、
を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２】
請求項１において、前記検知回路の1つの入力が前記第一ビット線へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
【請求項３】
請求項２において、前記第一ビット線が前記メモリセルアレイにおける不使用のメモリセルからなる1つの列へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
【請求項４】
請求項２において、更に、
前記メモリアクセス動作期間中に前記ビット線を所定の中間電圧レベルへ平衡化させる平衡化回路、
を有しており、前記検知回路が、前記所定の中間電圧レベルよりも高い高レベルトリップ点と前記所定の中間電圧レベルよりも低い低レベルトリップ点とを具備しているシュミットトリガ回路を有しており、前記シュミットトリガ回路の出力が前記ブースト回路の1つの入力へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
【請求項５】
請求項４において、更に、
前記シュミットトリガ回路と前記第一ビット線との間に接続されている伝達ゲート、
を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項６】
請求項５において、前記平衡化回路が前記ビット線対のビット線を平衡化させるために前記メモリアクセス動作期間中に平衡化信号を活性化させ、且つ前記伝達ゲートの制御端子が前記平衡化信号が活性化された場合にディスエーブルされるべく前記平衡化信号へ接続されることを特徴とするダイナミックランダムアクセスメモリ。
【請求項７】
請求項６において、更に、
前記シュミットトリガ回路の前記入力へ結合されており且つ活性化された場合に前記平衡化信号によってイネーブルされるプルダウン装置、
を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項８】
請求項４において、前記検知回路が、更に、前記シュミットトリガ回路が結合されている前記ビット線対のうちの1つのビット線へ接続されており、前記ビット線対の間の電圧差を供給するための装置、
を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項９】
請求項８において、前記平衡化回路が前記ビット線を平衡化させるために前記メモリアクセス動作期間中に平衡化信号を活性化させ、且つ前記装置が、前記シュミットトリガ回路が結合されている前記ビット線対のうちの1つのビット線へ接続されているソース／ドレイン端子と、前記平衡化信号が活性化される場合にターンオフされるべく前記平衡化信号へ結合されている制御端子とを具備しているトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項１０】
複数個のメモリセルが複数個の行及び列に配列されており、1つの行における各メモリセルが同一のワード線へ結合されており且つ1つの列における各メモリセルが同一のビット線へ結合されており、各々が別個の対のビット線へ結合されている複数個のセンスアンプが設けられているダイナミックランダムアクセスメモリ装置用のメモリアクセス動作を実施する方法において、
前記ビット線を所定の中間電圧レベルへ平衡化させ、
対応する行のメモリセルを前記ビット線へ接続させるために選択したワード線を基準電圧レベルへ駆動し、
前記センスアンプをイネーブルさせて活性化させ且つ各センスアンプを夫々の対のビット線へ接続させ、
前記イネーブルさせるステップに続いて、前記中間電圧レベルとは別の前記センスアンプにより駆動される基準電圧よりも低い所定の電圧レベルを超える特定のビット線対のうちの１つのビット線上の電圧を検知し、
前記特定のビット線対のうちの前記ビット線上に表われる電圧が前記所定の電圧レベルを超えたことの検知が確認されると前記選択したワード線を前記基準電圧レベルより高い電圧レベルへブーストさせる、
上記各ステップを有していることを特徴とする方法。
【請求項１１】
請求項１０において、前記特定のビット線対が前記ダイナミックランダムアクセスメモリ装置における未使用のメモリセルからなる少なくとも1つの列へ接続されていることを特徴とする方法。
【請求項１２】
請求項１０において、更に、
前記イネーブルさせるステップの前に前記特定のビット線対のビット線間に電圧差を形成する、
上記ステップを有していることを特徴とする方法。
【請求項１３】
請求項１２において、前記特定のビット線対のビット線間の電圧差が、対応するセンスアンプをして前記検知ステップ期間中に電圧が検知される前記ビット線を前記所定の電圧レベルへ駆動させる所定の極性を有していることを特徴とする方法。
【請求項１４】
請求項１０において、更に、
前記検知ステップ前に、複数個のビット線対から前記特定のビット線対を選択する、
上記ステップを有していることを特徴とする方法。
【請求項１５】
請求項１０において、前記ダイナミックランダムアクセスメモリ装置が前記選択したワード線上の電圧レベルを電源電圧レベルより高くブーストさせる回路を有しており、前記ブーストさせるステップが前記ブーストさせる回路をイネーブルさせることを包含しており、本方法が、更に、前記平衡化ステップ期間中に前記ブーストさせる回路をディスエーブルさせるステップを有している、
ことを特徴とする方法。
【請求項１６】
ダイナミックランダムアクセスメモリにおいて、
メモリセルが複数個の行及び列に配列されており、各々が別個のワード線へ接続されている複数個のワード線と各々が別個のビット線へ接続されている複数個のビット線とを包含しているメモリセルアレイ、
1つの行のメモリセルを前記ビット線へ接続させるために基準電圧レベルへ駆動されるべきワード線を選択するアドレスデコード回路、
各々が別個の対のビット線へ結合されており選択的に電力が供給される複数個のセンスアンプ、
メモリ動作の一部の期間中に前記選択したワード線を前記基準電圧レベルより高いブーストした電圧レベルへ選択的に駆動するブーストストラップ回路、
前記センスアンプがメモリ動作期間中に初期的に電力が供給されることに続いて所定の時間期間の後前記選択したワード線を前記ブーストした電圧レベルへ駆動するために一つのビット線上の電圧が前記基準電圧レベルより低い所定の電圧レベルを超えることを検知した場合に前記ブーストストラップ回路をトリガする検知回路、
を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項１７】
請求項１６において、前記検知回路が1つのビット線対のうちの1つのビット線へ結合されており且つ前記センスアンプが前記メモリ動作期間中に初期的に電力が供給されることに続いて前記ビット線対のうちの前記ビット線上に表われる電圧が所定の電圧レベルを超えると前記ブーストストラップ回路をトリガすることを特徴とするダイナミックランダムアクセスメモリ。
【請求項１８】
請求項１７において、前記検知回路が結合されている前記ビット線対は、又、前記メモリセルアレイにおける不使用のメモリセルからなる少なくとも1つの列へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
【請求項１９】
請求項１７において、前記検知回路が前記ビット線対のうちの前記ビット線へ選択的に結合されるシュミットトリガ回路を有しており、前記シュミットトリガ回路のトリップ点が前記所定の電圧レベルにあることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２０】
請求項１９において、前記検知回路が結合されている前記ビット線対が前記メモリセルアレイにおける不使用のメモリセルからなる少なくとも１つの列へ結合されており、前記検知回路が、更に、前記検知回路が結合されている前記ビット線対の一方のビット線へ接続されており、前記ビット線対に、対応するセンスアンプに電力が供給される前に、前記ビット線対のビット線間の電圧差を形成する回路、を有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２１】
請求項２０において、前記電圧差を形成する回路が、前記関連するセンスアンプに電力が供給される前に前記メモリ動作期間中に初期的に活性化され且つ前記検知回路が結合されている前記ビット線対のうちの１つのビット線へ接続されているソース／ドレイン端子を具備しているトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２２】
請求項１９において、前記検知回路が、更に、前記シュミットトリガ回路の入力とそれに結合されている前記ビット線との間に接続されている伝達ゲートトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２３】
請求項２２において、前記伝達ゲートトランジスタは、ほぼ前記関連するセンスアンプに電力が供給される時にイネーブルされることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２４】
請求項２２において、前記検知回路が、更に、前記シュミットトリガ回路の入力へ接続されているソース／ドレイン端子を具備しており且つ前記関連するセンスアンプに電力が供給される前に前記シュミットトリガ回路を所定の状態に維持するために前記伝達ゲートトランジスタの活性化の前に活性化されるトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置における制御回路をトリガする回路及び方法に関するものであって、更に詳細には、センスアンプの活性化に基づいてメモリ装置のブースト回路をイネーブルさせる検知回路及び検知方法に関するものである。
【０００２】
【従来の技術】
今日のダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置は、典型的に、容量格納（記憶）メモリセルからなる行及び列に編成された少なくとも1個のメモリセルアレイを有しており、各行のメモリセルは別個のワード線へ接続されており且つ各列のメモリセルは別個のビット線ヘ接続されている。ＤＲＡＭ装置へ供給されるアドレスの値に基づいて1本のワード線を選択するためにアドレスデコード回路が設けられている。別個のセンスアンプが各対のビット線へ接続されており且つ1つの行のメモリセルへアクセスすることからその上に与えられる差電圧を増幅する。
【０００３】
読取、書込又はリフレッシュ動作等のメモリアクセス動作を実行する場合に、1本のワード線が選択され且つ電源電圧値Ｖｄｄへ駆動され、従って選択された行のメモリセル内のメモリセルの内容がＤＲＡＭ装置のビット線上に与えられる。センスアンプがパワーアップ即ち電力が供給され且つビット線へ接続されると、ブースト回路がイネーブルされて、選択されたワード線を電源電圧値を超えるブーストされた電圧へ容量的にブーストする。選択されたワード線上の電圧がブーストされた電圧にあるので、電源電圧に対応する電荷は、メモリセルの内容をリフレッシュさせるために、選択した行内の1個のメモリセル内に容量的に格納即ち記憶させることが可能である。ブースト回路がない場合に発生するようなより低い電圧値に対応する電荷と対比して、電源電圧に対応する電荷を格納即ち記憶することは、容量性メモリセルがリフレッシュされることを必要とするまでの時間の量を効果的に長くさせる。
【０００４】
メモリアクセス動作期間中に、選択したワード線へ容量的に結合させることが可能な任意の線はその上に表われる電圧及び／又は電荷を概念的に変化させることが可能である。このことは、選択されたワード線が後に容量的にブーストされるべきブーストされた電圧の値を不所望に変更する場合がある。
【０００５】
センスアンプは、典型的に、メモリアクセス動作期間中で、且つ、特に、選択した行のメモリセルがビット線へ接続される直後に、パワーアップされ及び／又は高基準電圧レベルＶｄｄ及び低基準電圧レベルＶｓｓへ接続される。同時的にパワーアップ及び／又はターンオンされるセンスアンプの数は１０００個を超える場合があるので、電圧スパイク又はパルスの形態における認知可能な大きさのノイズがセンスアンプをパワーアップ即ち電力を供給することによって発生される。センスアンプに電力を供給することから発生するノイズの範囲は、選択されたワード線上に表われる電圧を所望の電圧レベルへブーストさせるためのブースト回路の能力に実質的に影響を与えることが判明している。
【０００６】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、ＤＲＡＭ装置の動作、及び、特に、そのブースト回路の動作に関するノイズの影響を減少させる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、従来のＤＲＡＭ装置における欠点を解消しており、且つメモリアクセス動作期間中にＤＲＡＭ装置のブースト用ワード線におけるノイズの量を実質的に減少させるＤＲＡＭ装置を提供している。本ＤＲＡＭ装置は、メモリセルを複数個の行及び列に配列したメモリセルからなるアレイを有しており、各行のメモリセルは別個のワード線へ結合されており且つ各列のメモリセルは別個のビット線へ結合されている。センスアンプがビット線対を横断して表われ（選択した行内のメモリセルからの内容をビット線上に供給することに起因して）及び該ビット線を基準レベルＶｓｓ及びＶｄｄへ向かって駆動する電圧差を検知するために各ビット線対へ結合されている。平衡化回路が各ビット線対のビット線を横断しての電圧を中間電圧レベルへプレチャージし且つ平衡化させる。
【０００８】
本ＤＲＡＭ装置は、更に、選択されたワード線上に表われる電圧を電源範囲外側のブーストされた電圧へブーストさせるブースト回路を有している。本ＤＲＡＭ装置は、更に、例えばメモリセルアレイの境界に沿って表われるメモリセル等の不使用のメモリセルからなる1つの列と関連している1つのビット線へ接続されている検知回路を有している。該検知回路は、センスアンプが各ビット線対を横断しての電圧差を検知することを終了した後に、選択されたワード線をブーストした電圧へ駆動するために該ブースト回路をトリガ即ちイネーブルさせる。自己同期型検知回路が、関連するビット線上に表われる電圧が所定の電圧レベルを交差すると、該ブースト回路をイネーブルさせる。
【０００９】
メモリ読取、書込又はリフレッシュ動作等のメモリアクセス動作期間中に、ビット線は平衡化回路によって初期的に中間電圧レベルへプレチャージ及び平衡化される。次いで、アドレスされた即ち選択されたワード線は、選択した行のメモリセルをビット線へ接続させる電圧レベルへ駆動される。この点において、選択された行のメモリセルの内容がビット線上へ与えられ、各ビット線対のビット線間に電圧差を発生する。次いで、センスアンプに電力が供給され、即ちイネーブルされ、各ビット線対のビット線を横断して表われる電圧差を検知し、従って、該ビット線を基準電圧レベルＶｓｓ及びＶｄｄへ向かって駆動する。検知回路が接続されているビット線上に表れる電圧が例えば中間電圧レベルと高基準電圧Ｖｄｄとの間の電圧レベルである所定の電圧レベルを交差すると、該検知回路はブースト回路をイネーブルさせる信号をアサート即ち活性化させる。該所定の電圧レベルは、センスアンプに初期的に電力が供給された時間からある時間期間が経過したことを確保する電圧レベルであり、従ってその際に発生されるノイズは最早存在することはない。イネーブルされたブースト回路が選択されたワード線の電圧レベルを基準電圧レベルを超えて、例えばＶｄｄより大きな電圧レベルへブーストし、従って選択された行内の1個のメモリセルはいずれかの基準電圧Ｖｓｓ又はＶｄｄと関連する電荷をその中に格納即ち記憶することが可能である。選択されたワード線をブーストするためにセンスアンプに初期的に電力が供給された後のある時間期間待機することによって、選択されたワード線は所望のブーストされた電圧レベルへブーストされる。
【００１０】
【発明の実施の形態】
図１及び２を参照すると、本発明の好適実施例に基づくダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置１が示されている。ＤＲＡＭ装置１は、複数個のメモリセルからなる１個又はそれ以上のアレイ２を有しており、各アレイ２はメモリセルからなる複数個の行及び列として配列されている。各行のメモリセルは別個のワード線３へ接続されており且つ各列のメモリセルは別個のビット線４へ接続されている。アドレスデコード論理５がＤＲＡＭ装置１へ供給されるアドレス入力値に従ってワード線３を選択する。本発明の例示的な好適実施例においては、アドレスデコード論理５は選択されたワード線３を高基準電圧レベル（Ｖｄｄ）ヘ駆動し、関連された行のメモリセルをビット線４へ接続させる。
【００１１】
センスアンプ６が伝達ゲート７を介してビット線４へ結合されている。各センスアンプは別個の対のビット線へ結合されている。ビット線対へ接続されると、各センスアンプはそれに接続されているビット線対を横断して表われる電圧差を検知し且つ該ビット線を高基準電圧レベル（Ｖｄｄ）及び低基準電圧レベル（Ｖｓｓ）ヘ駆動する。特に、センスアンプはそれに接続されているビット線対の第一ビット線を、該ビット線を横断して表われる電圧差の極性に依存して、Ｖｄｄへ駆動し且つ第二ビット線をＶｓｓへ駆動する。センスアンプ６は選択的に高基準電圧レベルＶｄｄ及び低基準電圧レベルＶｓｓ（不図示）ヘ接続され、従ってセンスアンプ６はメモリアクセス動作の進行期間中にパワーアップ即ち電力が供給される。
【００１２】
ＤＲＡＭ装置１は、更に、平衡化回路８を有しており、それは、センスアンプ６を選択された行のメモリセルへ接続させる前に、各ビット線対のビット線４同志を短絡させ且つ該ビット線を中間電圧レベルＶｉｎｔへ接続させる。平衡化は、一対のビット線を横断して表われる上述した電圧差が該ビット線対へ接続されているメモリセルにおけるデータに正確に対応することを可能とさせる。平衡化回路８は、平衡化信号ＥＱ（図１に示してある）を発生する制御回路と、平衡化信号ＥＱの活性化によって各ビット線対のビット線４同志を短絡させる回路（図２に示してある）とを有している。
【００１３】
ＤＲＡＭ装置１は、更に、ブースト回路９を有しており、それは、メモリアクセス動作の実行期間中に、選択されたワード線３をブーストされた電圧レベル（大略、少なくともＶｄｄより大きなトランジスタスレッシュホールド電圧）ヘ駆動する。その結果、選択された行のメモリセルにおける１個のメモリセルが高基準電圧レベル（Ｖｄｄ）又は低基準電圧レベル（Ｖｓｓ）のいずれかに対応する電荷を格納することが可能であり、それにより後にメモリセルをリフレッシュさせる必要性を減少させる。ブースト回路９は、選択されたワード線を所望のブーストされた電圧レベルへ容量的にブーストさせるブーストストラップ回路とすることが可能である。
【００１４】
選択されたワード線３上に表われる電圧がメモリアクセス動作期間中にセンスアンプ６の電力供給によって発生されるノイズに起因して変化される蓋然性を減少させるために、ＤＲＡＭ装置１は検知回路１０を有しており、それはセンスアンプ６が初期的にパワーアップ即ち電力が供給された時間に続くある期間の時間の後にブースト回路９をイネーブル即ち動作可能状態とさせる。ブースト回路９が選択されたワード線３をブーストされた電圧へブーストさせる時間を遅延させることによって、選択されたワード線３上に表われる電圧はセンスアンプ６に電力が供給されることによって実質的に影響されることはない。
【００１５】
特に、検知回路１０はあるイベントの発生に続いてブースト回路９をイネーブル及び／又はトリガするために自己同期される。本発明の好適実施例によれば、検知回路１０はセンスアンプ６に電力が供給され且つビット線４を駆動することに続いて選択ビット線４Ａが所定の電圧レベルＶｐを交差すると、ブースト回路９をイネーブルさせる。検知回路１０は、選択ビット線４Ａ上に表れる電圧が所定の電圧レベルＶｐを交差することを検知し且つブースト回路９のイネーブル入力信号を駆動するイネーブル信号をアサート即ち活性化させる。ビット線４は中間電圧レベルＶｉｎｔへプレチャージされ且つ選択された行のメモリセルがビット線４へ接続されることに続いてそれから僅かに修正されるに過ぎないので、所定の電圧レベルＶｐは、中間電圧レベルＶｉｎｔと高基準電圧レベルＶｄｄ又は低基準電圧レベルＶｓｓのいずれかとの間の電圧レベルである。説明の便宜上、所定の電圧レベルＶｐは中間電圧レベルＶｉｎｔと高基準電圧レベルＶｄｄとの間にあるように選択される。
【００１６】
従って、検知回路１０はシュミットトリガ回路１１（図２）を有しており、その高トリップ点Ｖｔｐｈは所定の電圧レベルＶｐに設定されており且つその低トリップ点Ｖｔｐｌは中間電圧Ｖｉｎｔより低いが低基準電圧レベルＶｓｓより高い所定の電圧に設定されている。このように、シュミットトリガ回路１１の出力は、ビット線４Ａ上に表われる電圧が高トリップ点Ｖｔｐｈを超える場合に低論理レベルへ駆動され、その後に、低トリップ点Ｖｔｐｌより高い状態に止まり、且つ選択ビット線４Ａ上の電圧が低トリップ点Ｖｔｐｌを交差する場合に高論理レベルへ駆動され且つその後に高トリップ点Ｖｔｐｈより低い状態に止まる。論理インバータ１２はシュミットトリガ回路１１の出力の論理反転を実施し且つブースト回路９のイネーブル入力を駆動する。
【００１７】
上述した如く、検知回路１０は選択ビット線４Ａ上に表われる電圧レベルを検知し且つ検知された電圧レベルに基づいてブースト回路９をイネーブルさせる。選択ビット線４Ａは選択ビット線４Ｂと結合して選択ビット線対を形成している。本発明の好適実施例によれば、選択ビット線４Ａ及び４Ｂは不使用のメモリセルからなる１つの行へ結合されている。換言すると、選択ビット線４Ａ及び４Ｂが結合されているメモリセルはデータを格納するためにＤＲＡＭ装置１によって使用されることはない。このように、以下に説明するように、それらの相対的な電圧が各メモリアクセス動作期間中に検知回路１０をしてブースト回路９をイネーブルさせるように、選択ビット線４Ａ及び４Ｂを動作させることが可能である。
【００１８】
既存のＤＲＡＭ装置は、典型的に、データを格納即ち記憶するために使用されるメモリセルに対する境界として作用する各メモリセルアレイ２内の不使用のメモリセルからなるリング１４を有している。本発明の好適実施例によれば、選択ビット線４Ａ及び４Ｂは不使用のメモリセルからなるリング１４内の不使用のメモリセルからなる１つの列に沿って延在しており且つそれに結合されている。このように、選択ビット線４Ａおよび４Ｂ及びそれと関連するメモリセルからなる列は、付加的なシリコン面積を殆ど占有することはない。
【００１９】
検知回路１０は、更に、メモリアクセス動作の開始においてブースト回路９をディスエーブルさせるためにシュミットトリガ回路１１をリセットさせるためのリセット回路１５を有している。図２に示したように、リセット回路１５はＮチャンネルプルダウンＭＯＳトランジスタ１６を有しており、そのドレイン端子はシュミットトリガ回路１１の入力へ接続されており且つそのソース端子は低基準電圧レベルＶｓｓへ接続している。トランジスタ１６の制御端子は平衡化信号ＥＱへ接続され、該信号は、ビット線４が初期的に平衡化され且つプレチャージされる場合に平衡化回路８によってアサート即ち活性化され、トランジスタ１６を活性化させる。その結果、シュミットトリガ回路１１の入力は平衡化期間中に低基準電圧レベルＶｓｓへ接続され、従って検知回路１０の出力１３は初期的に低基準電圧レベルＶｓｓへ駆動される。
【００２０】
トランジスタ１６は高基準電圧レベルＶｄｄへ接続されているドレイン端子とシュミットトリガ回路１１の入力へ接続されているソース端子とを具備しているプルアップトランジスタとすることが可能である。この場合には、検知回路１３の出力１３のアクティブ高極性を維持するために偶数個の論理インバータ１２をシュミットトリガ回路１１の出力へ直列接続させることが可能である。
【００２１】
平衡化期間中に、選択ビット線４Ａ及び４Ｂは中間電圧レベルＶｉｎｔへプレチャージされ、一方トランジスタ１６はシュミットトリガ回路１１の入力を低基準電圧レベルＶｓｓへ移行させるので、リセット回路１５はシュミットトリガ回路１１の入力と選択ビット線４Ａとの間に接続されている伝達ゲート１７を有しており且つ平衡化期間中にターンオフされるべく適合されている。図２に示したように、伝達ゲート１７の制御端子は平衡化制御信号ＥＱと接続される。
【００２２】
上述したように、選択ビット線４Ａ及び４Ｂ上に表われる電圧信号はデータ格納即ち記憶のために使用されるメモリセルの列へ結合されているビット線４上に表われる信号を実質的にエミュレート即ち模倣すべく適合されている。選択ビット線４Ａ及び４Ｂはそれに接続された場合に選択ビット線４Ａ及び４Ｂの間に何等電圧差を与えることのない不使用のメモリセルへ接続されているので、検知回路１０は選択ビット線４Ａ及び４Ｂの間の電圧差を形成するためのＮチャンネルＭＯＳトランジスタ１８を有している。トランジスタ１８は、選択ビット線４Ｂへ接続されているドレイン端子と平衡化制御信号ＥＱの論理反転へ接続される制御端子とを具備しているプルダウントランジスタとして構成することが可能である。トランジスタ１８は、好適には、ビット線対の平衡化に続いて選択ビット線４Ｂを低基準電圧レベルＶｓｓへ弱く移行させる寸法とされている。このように、トランジスタ１８は所望の極性を有する選択ビット線４Ａ及び４Ｂの間の電圧差を形成し、従ってセンスアンプ６Ａが平衡化に続いて選択ビット線４Ａ及び４Ｂへ接続されると、センスアンプ６Ａは該電圧差を検知し且つ選択ビット線４Ａを高基準電圧レベルＶｄｄへ向かって駆動する。
【００２３】
変形例においては、トランジスタ１８は選択ビット線４Ａ（不図示）へ接続されているプルアップトランジスタとして構成することが可能である。
【００２４】
センスアンプ６が２個のメモリセルアレイ２′及び２″（図３）ヘ結合されており且つ伝達ゲート７′及び７″が適宜のメモリアレイ２′又は２″のみをメモリアクセス動作期間中にセンスアンプ６へ接続させる場合には、メモリセルアレイ２′及び２″は、夫々、不使用のメモリセルへ接続されている一対の選択ビット線４Ａ′−４Ｂ′及び４Ａ″−４Ｂ″を包含している。このメモリ構成においては、伝達ゲート１７′及び１７″は、夫々、選択ビット線４Ａ′及び４Ａ″へ接続される。更に、伝達ゲート１７′及び１７″の出力端子を共通に接続させることによって、単一のトランジスタ１６、シュミットトリガ回路１１及び論理インバータ１２が必要とされるに過ぎない。伝達ゲート１７′及び１７″の制御端子は、夫々、制御信号ＣＴＲＬ１及びＣＴＲＬ２へ接続され、その各々は平衡化制御信号ＥＱから派生される。このように、伝達ゲート１７′及び１７″はマルチプレクサ回路を形成しており、それは、シュミットトリガ回路１１への入力として選択ビット線４Ａ′又は４Ａ″を選択し、それに従ってメモリセルアレイがアクセスされる。
【００２５】
ＤＲＡＭ装置１は、メモリアクセス動作を実施する場合に使用される例えば読取／書込回路及び種々の制御回路等の付加的な回路を有することが可能である。然しながら、このような付加的な回路は説明の便宜上図示していない。
【００２６】
本発明に基づくＤＲＡＭ装置１の動作について図４を参照して以下に説明する。メモリアクセス動作に対する要求に応答して、ビット線４が平衡化され且つ制御信号ＥＱが時間ｔ０においてアサート即ち活性化される。選択ビット線４Ａ及び４Ｂが時間ｔ０のすぐ後に中間電圧レベルＶｉｎｔへプレチャージされる。更に、ノードＡ（シュミットトリガ回路１１への入力）が、トランジスタ１６がターンオンされることに起因して、低基準電圧レベルＶｓｓへプルダウンされる。ノードＡが低トリップ点Ｖｔｐｌより低いので、シュミットトリガ回路１１の出力は高基準電圧レベルＶｄｄへ駆動され、そのことはセンス回路１０の出力１３をして低基準電圧レベルＶｓｓへ駆動させる。伝達ゲート１７及びトランジスタ１８はこの時にターンオフされる。
【００２７】
平衡化は、平衡化制御信号ＥＱが時間ｔ１において不活性化されると終了する。この時間において、選択ビット線４Ａ及び４Ｂは最早短絡されておらず且つ中間電圧レベルＶｉｎｔへ結合されていない。トランジスタ１８はターンオンされ、選択ビット線４Ｂを低基準電圧レベルＶｓｓへ向かって弱くプルする。電圧ゲート１７がターンオンされ、ノードＡを選択ビット線４Ａへ短絡させ且つトランジスタ１６はターンオフされる。その結果、選択ビット線４Ａ上に表れる電圧が僅かに降下する。選択ビット線４Ｂを低基準電圧レベルＶｓｓへ向かってプル即ち牽引しているトランジスタ１８が選択ビット線４Ｂと選択ビット線４Ａとの間に僅かな電荷の差を発生する。シュミットトリガ回路１１はこの時に状態を変化させることはない。その結果、検知回路１０の出力１３は低基準電圧レベルＶｓｓに止まる。
【００２８】
選択されたワード線ＷＬは時間ｔ２において高基準電圧レベルＶｄｄへ駆動される。選択された行のメモリセルにおける各メモリセルの内容はこの時間において関連するビット線対のビット線４の間に電圧差を形成する。次いで、高基準電圧レベルＶｄｄ及び低基準電圧レベルＶｓｓを接続させることによって時間ｔ３においてセンスアンプ６へ電力を供給する。図４はセンスアンプ６へ電力を供給するために時間ｔ３において制御信号ＳＡ ＥＮがアサート即ち活性化されることを示している。理解すべきことであるが、別法として、センスアンプ６をパワーアップ即ち電力供給するために２つの制御信号を使用することが可能であり、且つ説明の便宜上単一の制御信号ＳＡ ＥＮが使用されている。
【００２９】
各センスアンプ６が電力供給され且つそれと関連するビット線対を横断して表われる電圧差を検知するので、ビット線４は対応する電圧差の極性に基づいて適宜の基準電圧レベル（Ｖｓｓ又はＶｄｄ）ヘ駆動される。特に、センスアンプ６は選択ビット線４Ａ及び４Ｂを横断しての電圧差を検知し、選択ビット線４Ａの電圧は選択ビット線４Ｂの電圧よりも大きいので、選択ビット線４Ａを高基準電圧レベルＶｄｄへ向かって駆動する。選択ビット線４Ａ上に表われる電圧がシュミットトリガ回路１１の高トリップ点電圧Ｖｔｐｈを交差すると、シュミットトリガ回路１１は状態を変化させ且つその出力において低基準電圧信号を駆動する。シュミットトリガ回路１１の状態における変化は、検知回路１０の出力１３をアサート即ち活性化させ、そのことは、ブースト回路９をイネーブルさせ、従って選択されたワード線ＷＬ上に表われる電圧はブースト電圧Ｖｂｏｏｓｔへブーストされる。この点において、高基準電圧レベルＶｄｄは選択された行のメモリセルのうちの１個のメモリセル内に成功裡に配置させることが可能であり、ブースト電圧Ｖｂｏｏｓｔは少なくともスレッシュホールド電圧だけＶｄｄよりも大きいものであると仮定される。選択されたワード線ＷＬが低基準電圧レベルＶｓｓへ駆動され、メモリアクセス動作を完了する。
【００３０】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の好適実施例に基づくダイナミックランダムアクセスメモリ装置を示した概略ブロック図。
【図２】  図１のダイナミックランダムアクセスメモリ用の検知回路を示した概略回路図。
【図３】  本発明の第二好適実施例に基づくダイナミックランダムアクセスメモリ装置を示した概略ブロック図。
【図４】  図１及び３のダイナミックランダムアクセスメモリ装置の動作を例示した波形線図。
【符号の説明】
１  ＤＲＡＭ装置
２  アレイ
３  ワード線
４  ビット線
５  アドレスデコード論理
６  センスアンプ
７  伝達ゲート
８  平衡化回路
９  ブースト回路
１０  検知回路
１１  シュミットトリガ回路
１２  論理インバータ
【図１】
0004926328.tif 000002
【図２】
0004926328.tif 000003
【図３】
0004926328.tif 000004
【図４】
0004926328.tif 000005