(57)【特許請求の範囲】
【請求項１】
第１の方向に延伸する複数のワード線と、
前記第１の方向と交差する第２の方向に延伸する複数のビット線と、
前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルからなる複数のセルブロックを含むメモリセルアレイと、
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出し、あるいは、前記メモリセルへデータを書き込むセンスアンプとを備え、
前記センスアンプは、前記メモリセルアレイ内の第１のセルブロックに格納された既存データを、該第１のセルブロックとは異なる第２および第３のセルブロックに含まれ前記ワード線の延伸方向に１つ置きに配置されかつ前記ビット線の延伸方向に１つ置きに配置された複数のメモリセルにコピーし、
前記センスアンプは、該センスアンプの外部へデータを出力する際には、前記第２のセルブロックまたは前記第３のセルブロックからデータを読み出すことを特徴とする半導体記憶装置。
【請求項２】
前記第１のセルブロック、前記第２のセルブロックおよび前記第３のセルブロックは、前記センスアンプを共有していることを特徴とする請求項１に記載半導体記憶装置。
【請求項３】
前記第１のセルブロック内の前記メモリセルは、それぞれ複数ビットデータを格納し、
前記第２および前記第３のセルブロック内の前記メモリセルは、それぞれ１ビットデータを格納することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルからなるからなる複数のセルブロックを含むメモリセルアレイと、前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出し、あるいは、前記メモリセルへデータを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記メモリセルアレイ内の第１のセルブロックに格納された既存データを読み出し、
前記第１のセルブロックとは異なる第２および第３のセルブロックに含まれ前記ワード線の延伸方向に１つ置きに配置されかつ前記ビット線の延伸方向に１つ置きに配置された複数のメモリセルに、前記既存データを書き込み、
前記センスアンプの外部へデータを出力する際には、前記第２のセルブロックまたは前記第３のセルブロックからデータを読み出すことを具備する半導体記憶装置の駆動方法。
【請求項５】
前記第１のセルブロックに格納されたデータを読み出すとき、前記第１のセルブロックの各カラムに対応する前記センスアンプが駆動され、
前記第２または前記第３のセルブロックに格納されたデータを読み出すとき、前記第２または前記第３のセルブロックの各カラムに対応する前記センスアンプうち１つ置きに配置されたセンスアンプのみが駆動されることを特徴とする請求項４に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリがますます微細化されている。装置の微細化に伴い、隣接するメモリセル間の間隔が狭くなると、メモリセル間の近接効果が顕著となる。近接効果は、隣接する複数のメモリセル間の容量結合等によって、メモリセルが隣接するメモリセルから受ける干渉である。例えば、メモリセルに格納されたデータがそのメモリセルに隣接するメモリセルに蓄積された電荷によって影響を受ける。隣接するメモリセル間の間隔が狭くなるほど、隣接メモリセルの電荷による影響は大きくなる。
【０００３】
このような近接効果の影響が顕著になると、データ読出し時にセル電流に含まれるノイズ成分や、セルに書込まれたデータによってセル電流が変わるように見えるバックパターンノイズ等が大きくなる。さらに、メモリセルアレイの加工寸法が微細化されると、セル電流が小さくなる場合には、ノイズ成分が相対的に大きくなる。セル電流内のノイズが大きい場合、センスアンプがデータをセンスするために必要な時間が増大してしまう。あるいは、セル電流内のノイズが大きい場合、センスアンプがデータを誤って検出してしまう場合もある。
【特許文献１】特開２００６−２２８３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリセルアレイが微細化されても、データ読出し動作が速く、かつ、データを正確に読み出すことができる半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルからなる複数のセルブロックを含むメモリセルアレイと、前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出し、あるいは、前記メモリセルへデータを書き込むセンスアンプとを備え、
前記センスアンプは、前記メモリセルアレイ内の第１のセルブロックに格納された既存データを、該第１のセルブロックとは異なる第２および第３のセルブロックに含まれ前記ワード線の延伸方向に１つ置きに配置されかつ前記ビット線の延伸方向に１つ置きに配置された複数のメモリセルにコピーし、
前記センスアンプは、該センスアンプの外部へデータを出力する際には、前記第２のセルブロックまたは前記第３のセルブロックからデータを読み出すことを特徴とする。
【０００６】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルからなるからなる複数のセルブロックを含むメモリセルアレイと、前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出し、あるいは、前記メモリセルへデータを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記メモリセルアレイ内の第１のセルブロックに格納された既存データを読み出し、
前記第１のセルブロックとは異なる第２および第３のセルブロックに含まれ前記ワード線の延伸方向に１つ置きに配置されかつ前記ビット線の延伸方向に１つ置きに配置された複数のメモリセルに、前記既存データを書き込み、
前記センスアンプの外部へデータを出力する際には、前記第２のセルブロックまたは前記第３のセルブロックからデータを読み出すことを具備する。
【発明の効果】
【０００７】
本発明による半導体記憶装置およびその駆動方法は、メモリセルアレイが微細化されても、データ読出し動作が速く、かつ、データを正確に読み出すことができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
上述のように、微細化が進むと、例えば、隣接する複数のメモリセル間の容量結合による近接効果などが顕著になる。
【００１０】
これらの近接効果は、ビット線またはワード線の延伸方向（カラム方向またはロウ方向）に隣接するメモリセル同士よりも、カラム方向またはロウ方向に対して傾斜する方向（対角方向）に隣接するメモリセル同士において小さい。そこで、本実施形態では、データ書込みまたはデータ読出し時に、センスアンプは、メモリセルアレイのカラム方向およびロウ方向に隣接するメモリセルのデータを固定した状態で、ワード線とビット線とで構成される格子形状の対角方向に隣接するメモリセルにアクセスする。これにより、近接効果を抑制することができるので、高速読出しおよび高速書込みが可能となる。
【００１１】
また、本実施形態においてセンスアンプは、或るワード線が選択されているときに１つ置きに設けられたビット線にアクセスする。これにより、非アクセスビット線によるシールド効果がデータの誤検出を抑制する。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１０（以下、単にメモリ１０という）の構成の一例を示すブロック図である。メモリ１０は、メモリセルアレイ１００、ロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０（ ここにはビット線駆動回路も含む） 、入出力バッファ５０、アドレスバッファ６０、電圧生成回路７０、パワーオンリセット回路８０、制御回路９０、ラッチ回路２００、外部Ｉ／Ｏパッド２１０、ＮＡＮＤコントローラ２２０を備えている。さらに、ステートマシン、コマンドインタフェース等を備えているが、図１では省略されている。
【００１３】
ＮＡＮＤコントローラ２２０がデータおよび制御信号（コマンド）を出力する。尚、ＮＡＮＤコントローラ２２０は、メモリ１０とともにカード内に組み込まれている場合がある。データおよび制御信号は、外部Ｉ／Ｏパッドを介して入出力バッファ５０に入力される。入出力バッファ５０は、データおよび制御信号をコマンドインタフェースおよびカラムデコーダ３０へ送る。ステートマシンは、データおよび制御信号に基づいて、カラムデコーダ３０およびロウデコーダ２０を制御する。ロウデコーダ２０は、制御信号をデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダ３０は、センスアンプ群４０とデータバスとの間に設けられている。カラムデコーダ３０は、センスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取ったデータを選択センスアンプへ転送する。
【００１４】
データ書込み時には、センスアンプは、データを一旦ラッチし、このデータを当該カラムのビット線を介して選択ワード線に接続されたメモリセルへ書き込む。データ読出し時には、センスアンプは、選択ワード線に接続されたメモリセル内のデータを検出する。センスアンプは、読み出されたデータを入出力バッファ５０、外部Ｉ／Ｏパッド２１０を介してメモリ１０の外部へ出力する。センスアンプは、例えば、８ビットデータまたは１６ビットデータからなるページ単位でデータを書き込み、あるいは、読み出す。
【００１５】
アドレスバッファ６０は、外部から受け取ったアドレス情報をエンコードしてロウデコーダ２０およびカラムデコーダ３０へ送る。
【００１６】
電圧生成回路７０は、制御回路９０からのモード信号、電圧生成タイミング制御信号および電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣを用いて参照用の基準電圧Ｖｒｅｆ、あるいは、プログラム電圧Ｖｐｇｍ等の内部電圧を生成する。電圧生成回路７０は、内部電圧をロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０等へ供給する。
【００１７】
パワーオンリセット回路８０は、電源が投入されたことを検知して、制御回路９０のレジスタをリセットして初期化動作を行うための信号を出力する。パワーオンリセット回路８０は、電源投入後、電源電圧が所定の電圧レベルに達するまでの間ロウ（low）レベルであり、電源電圧が所定の電圧レベルに達するとハイレベルとなるパワーオンリセット信号を出力する。
【００１８】
制御回路９０は、外部から受け取ったコマンドに従って、データ読出し動作、データ書込み動作、データ消去動作等を示すモード信号を生成する。制御回路９０は、また、各モードで必要な電圧を生成するタイミングを示すタイミング制御信号、レジスタに格納されている設定電圧を示す電圧設定信号、アドレス制御信号、メモリセルへのアクセス制御信号を出力する。初期化制御回路９１は、パワーオンリセット信号を受けて、アドレスバッファ６０、ロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０、ラッチ回路２００および電圧生成回路７０を初期化する制御信号を出力する。また、ＲＯＭリード制御回路９２は、パワーオンリセット信号を受けて、ＲＯＭリード動作を開始するための制御信号を出力する。
【００１９】
ＲＯＭ１２０は、タイマ調整、各種電圧調整のためのトリミングデータ、電源投入後に読み出す必要のある各種データ（ヒューズデータ）、メモリセルアレイ１００に存在する不良セルを他の冗長セルに置換するための置換アドレスデータ（リダンダンシデータ）などを格納する。ＲＯＭ１２０に格納されているヒューズデータおよびリダンダンシデータは、センスアンプ群４０およびカラムデコーダ３０を介してラッチ回路２００に送られ、保持される。これは、ＲＯＭリード動作と呼ばれている。
【００２０】
センスアンプ群４０は、各ビット線ＢＬに対応して設けられた複数のセンスアンプを含む。各センスアンプは、ビット線ＢＬを介してメモリセルＭＣに格納されたデータを読み出し、あるいは、メモリセルＭＣへデータを書き込む。各センスアンプは、ラッチ機能を有し、読み出したデータまたは書き込むべきデータを一時的に保持することができるように構成されている。
【００２１】
図２は、メモリセルアレイ１００の構成の一例を示す図である。メモリセルアレイ１００は、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。その他、任意のメモリセル数でブロックを構成する事ができる。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成される。ページは、データ読出し／データ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成される。
【００２２】
図３は、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図である。或るブロックＢＬＯＣＫｉ（ｉ＝０〜ｍ）は、各カラムのビット線ＢＬに対応して設けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＴとで形成されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。例えば、ＮＡＮＤストリングＮＳｉ（ｉ＝０〜５）は、それぞれビット線ＢＬｉ（ｉ＝０〜５）に接続されている。図示していないが、１本のビット線ＢＬには、カラム方向に複数のＮＡＮＤストリングＮＳが選択トランジスタＳＴを介して接続されている。
【００２３】
メモリセルＭＣのコントロールゲートは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。例えば、ページｉ（ｉ＝０〜５）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｉ（ｉ＝０〜５）に接続されている。選択トランジスタＳＴのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。選択ゲート線ＳＧＬ１およびＳＧＬ２を選択することによって、対応するＮＡＮＤストリングＮＳのみがビット線ＢＬに選択的に接続される。
【００２４】
複数のワード線ＷＬは、第１の方向としてのロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するように交差する第２の方向としてのカラム方向に延伸している。ロウ方向およびカラム方向は便宜的に呼称されるものであるので、第１の方向をカラム方向としかつ第２の方向をロウ方向としても差し支えない。
【００２５】
図３に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ５とビット線ＢＬ０〜ＢＬ５とによって構成される格子形状の交点は、６×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように６×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、６×６（３６個）のメモリセルＭＣから成るが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。即ち、ワード線の本数およびビット線の本数は、それぞれ６本に限定されない。
【００２６】
メモリセルＭＣは、フローティングゲートおよびコントロールゲートを有するｎ型ＦＥT（Field-Effect Transistor）で構成されている。ワード線によってコントロールゲートに電位を与え、フローティングゲートに電荷（電子）を蓄積し、あるいは、フローティングゲートから電荷（電子）を放出する。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。フローティングゲートに蓄積された電荷（電子）の数により、メモリセルＭＣは、バイナリデータまたは多値データを電気的に記憶することができる。
【００２７】
図４は、第１の実施形態によるメモリ１０の駆動方式を示す概念図である。図４では、メモリセルＭＣは簡略化されて円で表示されている。また、図４は、メモリセルアレイ１００の一部として４×１０のマトリクス状のメモリセルＭＣを１つのセルブロックとして表示している。尚、メモリセルＭＣのマトリクスは、４×１０以外のマトリクスであってもよい。
【００２８】
第１のセルブロックＣＢ１は、或るメモリセルアレイ内に含まれており、全部のメモリセルＭＣにデータを書き込むことが許可されている。従って、本実施形態においてセンスアンプＳ／Ａは、データ書込みまたはデータ読出し時に、第１のセルブロックＣＢ１に含まれる全メモリセルＭＣにアクセス可能である。
【００２９】
第２のセルブロックＣＢ２および第３のセルブロックＣＢ３では、メモリセルＭＣおよびＭＣ＊が互い違いにチェッカーフラッグ状に配置されている。換言すると、メモリセルＭＣは、ワード線ＷＬの延伸方向に１つ置きに配置され、尚且つ、ビット線ＢＬの延伸方向に１つ置きに配置される。メモリセルＭＣ＊もまた、ワード線ＷＬの延伸方向に１つ置きに配置され、尚且つ、ビット線ＢＬの延伸方向に１つ置きに配置されるが、メモリセルＭＣの間を埋めるように配置される。センスアンプＳ／Ａは、メモリセルＭＣにはアクセス可能であるが、メモリセルＭＣ＊にはアクセスが禁止されている。この例では、メモリセルＭＣおよびＭＣ＊のそれぞれの構造は同一である。
【００３０】
第１から第３のセルブロックＣＢ１〜ＣＢ３は、同一のメモリセルアレイに含まれるセルブロックであってもよい。これにより、第１から第３のセルブロックＣＢ１〜ＣＢ３がセンスアンプＳ／Ａを共用することができるからである。センスアンプＳ／Ａが共用されれば、下記の展開動作において、データをセンスアンプの外部へ読み出す必要が無いので、展開動作が短時間で済む。
【００３１】
しかし、第２および第３のセルブロックＣＢ２、ＣＢ３は、第１のセルブロックＣＢ１と異なるメモリセルアレイに属していてもよい。この場合、第２および第３のセルブロックは、第１のセルブロックが属するメモリチップに含まれていることが好ましい。第１から第３のセルブロックＣＢ１〜ＣＢ３が同一のメモリチップに含まれる場合、データの展開を短時間で実行することができるからである。
【００３２】
以下、第１のセルブロックＣＢ１のように全メモリセルＭＣにアクセス可能なセルブロックを、全アクセスブロックと呼ぶ。第２および第３のセルブロックＣＢ２、ＣＢ３のように上記格子形状の対角方向に配列されたメモリセルＭＣにのみアクセス可能なセルブロックを、“対角アクセスブロック”と呼ぶ。センスアンプＳ／Ａが上記格子形状の各クロスポイントに配置された全メモリセルにアクセスする動作を“全アクセス”と呼ぶ。これに対し、センスアンプＳ／Ａが上記格子形状の対角方向に配列されたメモリセルＭＣのみにアクセスする動作を“対角アクセス”と呼ぶ。
【００３３】
（展開動作）
次に、データの展開動作について説明する。図５が展開動作および読出し動作のフロー図である。本実施形態では、センスアンプＳ／Ａが、全アクセスブロックである第１のセルブロックＣＢ１に既に格納された既存データを、全アクセスを用いて一旦読み出す（Ｓ１０）。センスアンプＳ／Ａは、さらに、この既存データを、対角アクセスブロックである第２および第３のセルブロックＣＢ２およびＣＢ３へ対角アクセスを用いて書き込む（Ｓ２０）。
【００３４】
第１のセルブロックＣＢ１は、全アクセスブロックであるので、２つの対角アクセスブロックに格納されるデータを格納することができる。一方、第１のセルブロックＣＢ１の全メモリセルＭＣの既存データを対角アクセスブロックへコピーする場合には、２つの対角アクセスブロック（ＣＢ２、ＣＢ３）が必要になる。このように、１つの全アクセスブロックのデータを２つの対角アクセスブロックへコピーする動作を“データの展開動作”と呼ぶ。
【００３５】
データの展開動作をより詳細に説明する。全アクセスブロックである第１のセルブロックＣＢ１へのデータ書込み動作および第１のセルブロックからセンスアンプＳ／Ａへのデータ読出し動作は、従来のそれらと同様であるので、ここではそれらの説明を省略する。
【００３６】
対角アクセスブロックＣＢ２、ＣＢ３への書込み動作の一例を説明する。例えば、図４に示す第２のセルブロックＣＢ２に対応するワード線ＷＬｎを選択した場合、ビット線ＢＬｎ−３、ＢＬｎ−１、ＢＬｎ＋１、ＢＬｎ＋３、ＢＬｎ＋５（以下、奇数（ｏｄｄ）ビット線ともいう）に接続されたメモリセルＭＣにデータが書き込まれる。第３のセルブロックＣＢ３に対応するワード線ＷＬｐを選択した場合、奇数（ｏｄｄ）ビット線に接続されたメモリセルＭＣにデータが書き込まれる。
【００３７】
電子をフローティングゲートに注入する場合（“０”書きの場合）、センスアンプＳ／Ａは、奇数ビット線に０Ｖを印加する。電子をフローティングゲートに注入しない場合（“１”書きの場合）、センスアンプＳ／Ａは、奇数ビット線にハイレベル電位（ 例えば、ＶＤＤ（電源電位）） を印加する。
【００３８】
書込み対象のＮＡＮＤストリングＮＳに対応する選択ゲート線ＳＧＬ１はハイレベル電位ＶＤＤであり、対応する選択ゲート線ＳＧＬ２はロウレベル電位ＶＳＳである。即ち、このとき、ビット線側の選択トランジスタＳＴはオン状態になり、ソース線側の選択トランジスタＳＴはオフ状態になる。
【００３９】
第２のセルブロックＣＢ２のワード線ＷＬｎが選択される場合、選択ワード線ＷＬｎに書込み電圧Ｖｐｇｍとして約２０Ｖが印加される。その他の非選択ワード線ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２に中間電圧Ｖｐａｓｓとして約１０Ｖが印加される。このとき、０Ｖが印加された奇数ビット線では、ビット線側の選択トランジスタＳＴがオン状態を維持する。これにより、０Ｖが、選択ワード線ＷＬｎに接続されたメモリセルＭＣのチャネルに印加され、このメモリセルＭＣのコントロールゲート−チャネル間に約２０Ｖの電位差が生じる。その結果、電子がＮＦトンネリングによってフローティングゲートに蓄積され、データ“０”の書込みが完了する。
【００４０】
一方、ＶＤＤが印加された奇数ビット線では、ＶＤＤからビット線側の選択トランジスタの閾値電圧分（Ｖｔｈ＿ＳＴ）だけ低下した電圧（ＶＤＤ−Ｖｔｈ＿ＳＴ）がメモリセルＭＣのチャネルに印加される。選択ワード線ＷＬｎの電圧によりチャネル電位がＶＤＤ−Ｖｔｈ＿ＳＴよりも高くなると、ビット線側の選択トランジスタＳＴがオフ状態なる。これにより、メモリセルＭＣのチャネルの電位は、選択ワード線ＷＬｎとチャネルとの容量比によって決定される電位まで昇圧される。その結果、電子は、フローティングゲートに蓄積されず、データ“１”を維持する。このように、或るワード線ＷＬに接続されたメモリセルＭＣのうち１つ置きに配置されてメモリセルＭＣにデータが書き込まれる。
【００４１】
ワード線ＷＬｎが選択されている場合、ビット線ＢＬｎ−４、ＢＬｎ−２、ＢＬｎ、ＢＬｎ＋２、ＢＬｎ＋４（以下、偶数（ｅｖｅｎ）ビット線ともいう）はＶＤＤに固定されている。このため、偶数ビット線に対応するメモリセルでは書き込み動作が行われず、全て書き込み非選択状態を維持している。
【００４２】
次に、ワード線ＷＬｎ＋１が選択された場合、奇数ビット線に接続されたメモリセルＭＣ＊にはアクセスせず、偶数ビット線に接続されたメモリセルＭＣのみにデータを書き込む。このときの書込み動作は、上述の書込み動作から容易に類推可能であるので、その説明を省略する。尚、このとき、ワード線ＷＬｎ＋１が選択されている場合、書き込み動作時に、奇数ビット線の電位はＶＤＤに固定されている。このように、本実施形態によるメモリ１０は、ワード線ＷＬを指定された順番、例えばアドレス順に選択しつつ、対角アクセスを用いてメモリセルＭＣへデータを書き込む。
【００４３】
第３のセルブロックＣＢ３への書込み動作も第２のセルブロックＣＢ２への書込み動作と同様である。これにより、第１のセルブロックＣＢ１に格納されたデータを第２および第３のセルブロックＣＢ２およびＣＢ３へ展開することができる。
【００４４】
展開動作の実行後、第１のセルブロックＣＢ１のデータは、消去してもよいし、そのまま保持しておいてもよい。第１のセルブロックＣＢ１のデータを消去した場合、第１のセルブロックＣＢ１へ新しいデータを書き込むことができる。第１のセルブロックＣＢ１のデータをそのまま保持しておいた場合、第２および第３のセルブロックＣＢ２およびＣＢ３のデータを利用した後、第２および第３のセルブロックＣＢ２およびＣＢ３のデータを消去することができる。第２および第３のセルブロックＣＢ２およびＣＢ３のデータを消去した後、第１のセルブロックＣＢ１とは異なる全アクセスブロックのデータを第２および第３のセルブロックＣＢ２およびＣＢ３へ展開することができる。アクセスの頻繁なデータは、第２および第３のセルブロックＣＢ２およびＣＢ３へ展開しておくことが好ましい。
【００４５】
例えば、アクセス回数の多いデータを優先的に対角アクセスブロックへ展開してよい。あるいは、最近アクセスされたデータを対角アクセスブロックに展開しておいてもよい。逆に、アクセス回数の少ないデータおよび最近のアクセスから最も時間の経過した古いデータは、アクセス確率の小さいデータとして全アクセスブロックのみに格納しておき、対角アクセスブロックへ展開しない。あるいは、対角アクセスブロックに既に展開されたデータを消去する。これにより、対角アクセスブロックおよび全アクセスブロックを効率的に使用することができる。
【００４６】
古いデータを格納するか否かは、対角アクセスブロックごと（もしくはワード線毎）に設けられたフラグを用いる。読出しアクセスがあった場合に、該ブロックのフラグを立てる。所定時間経過後にフラグの立っていない対角アクセスブロックが最近アクセスのなかった対角アクセスブロックと判断される。最近アクセスのなかった対角アクセスブロックのデータを優先的に消去する。このように、最近のアクセスから最も時間の経過した対角アクセスブロックを指定する方式をＬＲＵ（Least Recent Used）方式という。ＬＲＵ方式で用いるフラグを以下、ＬＲＵフラグという。このＬＲＵフラグのチェックを周期的に繰り返すことによって、対角アクセスブロックを有効に活用する。ＬＲＵ方式は、尚、展開動作でコピーされるデータは、ＮＡＮＤコントローラ２２０等で実行されるＥＣＣ（Error Correcting Code）機能を用いて補正した後にコピーされることが好ましい。
【００４７】
（読出し動作）
本実施形態によるメモリ１０のデータ読出し動作の一例を説明する。読出し動作では、全アクセスブロックである第１のセルブロックＣＢ１からデータを読み出さず、対角アクセスブロックである第２および第３のセルブロックＣＢ２およびＣＢ３からデータを読み出す（Ｓ３０）。センスアンプＳ／Ａは、読み出されたデータをメモリ１０の外部へ出力する（Ｓ４０）。
【００４８】
例えば、第２のセルブロックＣＢ２のワード線ＷＬｎに接続されたメモリセルＭＣのデータを読み出す。この場合、選択ワード線ＷＬｎに０Ｖを印加し、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２に約４．５Ｖを印加する。これにより、非選択ワード線に接続されたメモリセルＭＣのデータを破壊することなく、選択ワード線ＷＬｎに接続されたメモリセルＭＣのデータを読み出すことができる。尚、このとき、ビット線側の選択トランジスタＳＴおよびソース線側の選択トランジスタＳＴはともにオン状態である。
【００４９】
データ読出し動作では、センスアンプＳ／Ａを全て活性化させ、選択ワード線に対応する全ビット線のデータを読み出してもよい。この場合、対角アクセスに対応した（偶数ビット線または奇数ビット線に対応した）センスアンプデータのみ活用する。その他のデータは次段に伝達せずに破棄する。
【００５０】
他のデータ読出し動作として、センスアンプＳ／Ａは、メモリセルＭＣ＊にアクセスしなくてもよい。この場合、ワード線ＷＬｎが選択された時、奇数ビット線に接続されたメモリセルＭＣのデータのみが読み出され、偶数ビット線に接続されたメモリセルＭＣ＊のデータは読み出されない。このとき、偶数ビット線に接続されたセンスアンプは、消費電力を低下させるために不活性状態であってよい。ワード線ＷＬｎ＋１が選択された場合、偶数ビット線に接続されたメモリセルＭＣのデータのみが読み出され、奇数ビット線に接続されたメモリセルＭＣ＊のデータは読み出されない。このとき、奇数ビット線に接続されたセンスアンプは、消費電力を低下させるために不活性状態であってよい。このように読出し動作で半分のビット線はデータを読み出さないため固定電位とすることができる。それらの固定電位のビット線はデータを読み出すビット線へのシールドとして機能するため、データを読み出すビット線を安定した状態で動作させることができる。
【００５１】
対角アクセスブロックと全アクセスブロックとは、各ブロックに識別フラグ（１ビットデータ）を設けることによって区別することができる。尚、対角アクセス−全アクセスの識別フラグは、上述のＬＲＵフラグとは別のフラグである。対角アクセス−全アクセスの識別フラグは、図１に示すＲＯＭ１２０に格納すればよい。ワード線ごとに設けられた既存のフラグを利用してもよい。この場合、全アクセス方式と対角アクセス方式とをワード線単位で区別することができる。
【００５２】
活性化されるセンスアンプはこのフラグの情報によって決定される。例えば、対角アクセスブロックの選択ワード線のアドレスに応じて、奇数ビット線に接続されたセンスアンプまたは偶数ビット線に接続されたセンスアンプのいずれかにデータを読み出す。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。
【００５３】
全アクセスブロックおよび対角アクセスブロックは、ＮＡＮＤコントローラ２２０または外部ホストからのアドレスによって指定／変更されてよい。あるいは、全アクセスブロックおよび対角アクセスブロックはアドレス順に指定／変更されてよい。さらに、対角アクセスブロックはランダムにアドレス指定／変更されてもよい。アドレス順あるいはランダムに指定／変更することによって、メモリセルの劣化状態を各ブロックにおいて平均化することができる。
【００５４】
本実施形態による対角アクセスブロックでは、データがワード線およびビット線の各延伸方向において１つ置きに配置されたメモリセルＭＣのみに格納されている。このため、データの読出し動作が高速に実行することができる。より詳細には、対角アクセスブロックにおいてデータを格納する有効メモリセルＭＣの数は、全アクセスブロックのそれのほぼ半分である。即ち、ＮＡＮＤストリングＮＳ内の半分のメモリセルＭＣ＊が消去状態に維持されているので、非選択メモリセルのデータによるバックパターンノイズが半分以下に抑制される。メモリセルＭＣ＊の閾値電圧は低く維持されているので、ＮＡＮＤストリングＮＳを流れるセル電流が増大する。セル電流が増大すると、センスアンプＳ／Ａにおいてデータ検出に必要な信号差が短時間で得られるため、データ読出し速度が速くなる。また、読出しデータのマージン（データによる信号差）を増大させることができる。さらに、Ｓ−ｆａｃｔｏｒ（サブスレッショルド特性）が改善するため、安定した高速読出し動作が可能である。
【００５５】
従来のように近接効果が大きい場合、近接効果を補正する読出し方式を用いる場合があった。例えば、不揮発性メモリで通常用いられる全アクセスアレイ方式を用いて選択ワード線ＷＬｍに接続されたメモリセルＭＣからデータを読み出す場合、隣接するワード線ＷＬｍ＋１のデータに基づいて、近接効果をキャンセルする必要があった。近接効果をキャンセルするために、選択ワード線ＷＬｍのデータに補正を施す読み出し方式もある。
【００５６】
しかし、本実施形態による読出し動作では、近接効果が小さいので、このようなデータの補正が不要となる。その結果、データの読出し速度がさらに速くなる。
【００５７】
更に、図５の変形例として、図５の破線で示すように、ステップＳ１０からＳ４０へ直接移行する動作を、ステップＳ２０およびＳ３０の動作と並行して実行してもよい。この場合、全アクセスブロックに書込まれている既存データを全アクセスによる読出しで読み出し、このデータをＳ４０にてメモリ外部へ直接出力する。これと同時に、ステップＳ２０で対角アクセスブロックへ対角アクセスを用いて書込む動作、即ち、展開動作が並行して行われる。実際には、ステップＳ１０でセンスアンプにデータを読み込んだ後に、ステップＳ４０で外部へ出力し、そのセンスアンプデータを用いて、ステップＳ２０で対角アクセスブロックへ書き込む。このように読出し動作と展開動作とを同時並行して実行することにより、読出し時間および展開時間を節約することができる。また、２回目以降の読出し動作は、対角アクセスブロックから行われるので、２回目以降の読出し速度が速くなる。
【００５８】
データ消去動作は、従来と同様にブロックごとに実行される。よって、その詳細な説明を省略する。
【００５９】
本実施形態によるメモリセルＭＣは、上述のようにバイナリデータを記憶してもよいが、バイナリデータに代えて多値データを記憶してもよい。以下、メモリセルＭＣに４値データ（２ビットデータ）を書き込む動作の一例（ＬＭ（Lower Middle）方式）を説明する。
【００６０】
図６は、４値データを格納するメモリセルＭＣの閾値電圧を示すグラフである。メモリセルＭＣは、４値データ（１１、１０、０１、００）のいずれかを記憶する。４値データのうち下位ビットは、Ｌｏｗｅｒ  Ｐａｇｅデータとして、上位ビットは、Ｕｐｐｅｒ  Ｐａｇｅデータとして各メモリセルＭＣに格納される。図６では、Ｌｏｗｅｒ  Ｐａｇｅデータは丸で示され、Ｕｐｐｅｒ  Ｐａｇｅデータは四角で示されている。尚、縦軸は、メモリセルＭＣの個数を示す。よって、図６に示す各状態のグラフの幅Ｗは、閾値電圧のばらつきを示す。従って、各状態のグラフの幅Ｗは小さい方が好ましい。
【００６１】
Ｅ状態（１１）は、Ｅｒａｓｅ状態（消去状態）であり、Ｌｏｗｅｒ  ＰａｇｅデータおよびＵｐｐｅｒ  Ｐａｇｅデータとしてデータ“０”が書き込まれていない状態である。データの書込み前には、全メモリセルＭＣはＥ状態にある。Ｅ状態では、メモリセルＭＣの閾値電圧は負である。他のＡ状態〜Ｃ状態は、メモリセルＭＣの書き込み状態における閾値電圧であり、０〜５Ｖの間の正電圧に割り当てられる。
【００６２】
４値データの書込みは、Ｌｏｗｅｒ  Ｐａｇｅ書込みおよびＵｐｐｅｒ  Ｐａｇｅ書込みの２回の動作で実行される。Ｌｏｗｅｒ  Ｐａｇｅ書込みは、Ｌｏｗｅｒ  Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態は、Ｅ状態およびＢ状態、あるいは、Ａ状態およびＣ状態のいずれかに振り分けられる。Ｕｐｐｅｒ  Ｐａｇｅ書込みは、Ｕｐｐｅｒ  Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態は、Ｅ状態、Ｂ状態、Ａ状態およびＣ状態のいずれかに振り分けられる。
【００６３】
Ｌｏｗｅｒ  Ｐａｇｅ書込みにおいて、Ｌｏｗｅｒ  Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、メモリセルＭＣは、Ｅ状態（消去状態）を維持する。一方、Ｌｏｗｅｒ  Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。これにより、Ｌｏｗｅｒ  Ｐａｇｅデータに０が書き込まれ、Ａ状態となる。
【００６４】
Ｕｐｐｅｒ  Ｐａｇｅ書込みにおいて、Ｕｐｐｅｒ  Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、Ｅ状態のメモリセルＭＣは、Ｅ状態（消去状態）を維持し、Ａ状態のメモリセルＭＣは、Ａ状態を維持する。一方、Ｕｐｐｅｒ  Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。Ｅ状態のメモリセルＭＣのＵｐｐｅｒ  Ｐａｇｅに０を書き込むと、Ｂ状態のメモリセルＭＣになる。Ａ状態のメモリセルＭＣのＵｐｐｅｒ  Ｐａｇｅに０を書き込むと、Ｃ状態のメモリセルＭＣになる。このとき、選択ワード線の電圧を、Ｌｏｗｅｒ  Ｐａｇｅ書込みにおける選択ワード線の電圧よりも高くする。あるいは、ビット線の電位を、Ｌｏｗｅｒ  Ｐａｇｅ書込みにおけるビット線の電圧よりも低くする。これにより、Ｕｐｐｅｒ  Ｐａｇｅの０書込みにおいてフローティングゲートに蓄積される電子量は、Ｌｏｗｅｒ  Ｐａｇｅの０書込におけるそれよりも多くなる。よって、Ｂ状態のメモリセルＭＣの閾値電圧は、Ａ状態のメモリセルＭＣの閾値電圧よりも高くなり、Ａ状態（１０）とＢ状態（０１）とを区別することができる。このように、メモリセルＭＣは、閾値電圧によって状態Ｅ、Ａ、Ｂ、Ｃの４つの状態になり得る。
【００６５】
Ｖｃｇｒ１０は、読出し時にデータ（１０）と（１１）を区別する際にコントロールゲートに印加される電圧である。Ｖｃｇｒ０１は、読出し時にデータ（０１）と（１０）を区別する際にコントロールゲートに印加される電圧である。Ｖｃｇｒ００は、読出し時にデータ（００）と（０１）を区別する際にコントロールゲートに印加される電圧である。例えば、閾値電圧がＶｃｇｒ１０（０Ｖ）よりも小さい場合に、メモリセルＭＣはＥ状態（１１）である。E状態と判断されたセルを除いたセルのうち、閾値電圧がＶｃｇｒ０１（１Ｖ）よりも小さい場合に、メモリセルＭＣはA状態（１０）であり、閾値電圧がＶｃｇｒ００（２Ｖ）よりも小さい場合に、メモリセルＭＣはB状態（１０）である。それ以外のセルはC状態と判断される。
【００６６】
また、図６に示すＶｃｇｖ１０は、データ（１０）のベリファイリード時にコントロールゲートに印加される電圧であり、Ｖｃｇｒに対して一定のマージン（例えば、０．４Ｖ）を考慮して設定される。Ｖｃｇｖ１０は、例えば、０．４Ｖである。Ｖｃｇｖ０１は、データ（０１）のベリファイリードに用いられるリード電圧であり、例えば、１．４Ｖである。Ｖｃｇｖ００は、データ（００）のベリファイリードに用いられるリード電圧であり、例えば、２．４Ｖである。Ｖｒｅａｄは、データ読出し時に非選択メモリセルのコントロールゲートに印加される電圧である。
【００６７】
４値データの読出しは、３回の読出しステップにより実現できる。例えば、第１のステップにおいてＶｃｇｒ１０（０Ｖ）をコントロールゲートに印加する。これにより、Ｅ状態のメモリセルＭＣを検出することができる。第２のステップにおいてＶｃｇｒ００（２Ｖ）をコントロールゲートに印加する。これにより、Ｃ状態のメモリセルＭＣを検出することができる。さらに、第３のステップにおいてＶｃｇｒ０１（１Ｖ）をコントロールゲートに印加する。これにより、Ａ状態およびＢ状態のメモリセルＭＣを検出することができる。
【００６８】
本実施形態では、全アクセスブロックは多値データを格納し、対角アクセスブロックはバイナリデータを格納してよい。全アクセスブロックが多値データを格納することによって、メモリ１０は、大容量データを格納することができる。尚且つ、対角アクセスブロックがバイナリデータを格納することによって、メモリ１０は、高速読出し動作を実行することができる。例えば、第１のセルブロックＣＢ１が４値データを格納している場合、その既存の４値データは、４つの対角アクセスブロックへバイナリデータとして展開され得る。
【００６９】
代替的に、全アクセスブロックおよび対角アクセスブロックはともに多値データを格納してよい。全アクセスブロックが多値データを格納することによって、メモリ１０は、大容量データを格納することができる。対角アクセスブロックが多値データを格納した場合、バイナリデータを格納する場合よりも読出し動作が遅くなる。しかし、対角アクセスブロックにおける近接効果の影響は、全アクセスブロックのそれよりも小さいため、対角アクセスブロックからのデータ読出し動作は、全アクセスブロックからの読出し動作よりも高速である。従って、対角アクセスブロックが多値データを格納する場合であっても、上述の展開動作自体の効果は失われない。さらに、全アクセスブロックおよび対角アクセスブロックにおいて、各メモリセルが格納するビット数が同一である場合、コントローラを容易に設計可能である。
【００７０】
本実施形態によるメモリ１０は、全アクセスブロックに格納された既存データを対角アクセスブロックへ展開し、対角アクセスブロックのデータを読み出す。このように、読出し動作において、全アクセスブロックへ直接アクセスするのではなく、展開されたデータを保持する対角アクセスブロックにアクセスする。これにより、対角アクセスを用いて近接効果の影響を受けることなくデータを読み出すことができるので、読出し動作が速くなる。全アクセスブロックは、全メモリセルにデータを格納することができるので、メモリ１０の記憶容量は大きい状態で維持される。
【００７１】
対角アクセスブロックでは、データによる信号差を短時間で増大させることができるので、センスアンプＳ／Ａは、データを正確にかつ短時間で検出することができる。さらに、対角アクセスブロックでは、Ｓ−ｆａｃｔｏｒが改善するため、安定した高速読出し動作が可能である。対角アクセスブロックでは、非アクセスビット線によるシールド効果によって、データの誤検出が抑制される。
【００７２】
本実施形態によるセンスアンプＳ／Ａは、従来のセンスアンプをそのまま使用することができる。即ち、従来のＮＡＮＤチップ自体を変更することなく、ＮＡＮＤコントローラ２２０のみを変更することで、本実施形態によるＮＡＮＤチップの機能は実現され得る。
【００７３】
ここまでは、主にフラッシュメモリに関して述べた。しかし、本発明は、記憶素子が格子状に配列されたメモリ素子全般（例えば、抵抗変化型メモリ）に渡り有効な発明である。一般に、メモリデバイスは、大容量化への要求に応えるため、メモリ素子の微細化とメモリ素子間隔を狭めていく微細化を進めていく。その際に隣接間メモリセルの近接効果による悪影響は必ず問題になる。その場合に、対角方向の距離は十字方向の距離より大きいことを用いて、近接効果の悪影響を排除する方策は、非常に有効である。即ち、本発明は、上記に述べたフラッシュメモリに限らず、図４に示されるように格子状に配列されるメモリデバイス全般に適用することができる。勿論、不揮発性メモリに限らず、ＤＲＡＭ等の揮発性メモリにも適用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１０の構成の一例を示すブロック図。
【図２】メモリセルアレイ１００の構成の一例を示す図。
【図３】ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図。
【図４】第１の実施形態によるメモリ１０の駆動方式を示す概念図。
【図５】展開動作および読出し動作のフロー図。
【図６】４値データを格納するメモリセルＭＣの閾値電圧を示すグラフ。
【符号の説明】
【００７５】
１０…ＮＡＮＤ型フラッシュメモリ
１００…メモリセルアレイ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＭＣ…メモリセル
Ｓ／Ａ…センスアンプ
ＣＢ１〜ＣＢ３…第１〜第３のセルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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