(57)【特許請求の範囲】
【請求項１】
サステイン・フェーズ中に電極対のサステインを行うよう印加されたコプラナー電圧の立ち上がり直後のタイミングと、又は前記コプラナー電圧の立ち上がり部分と同期してディスプレイ・パネルの列電極に印加される対象の短持続時間T及び高振幅Aのパルスを有する、周期Pの周期電圧信号を生成する方法であって、前記ディスプレイ・パネルは行及び列の交点に位置する複数のセルを有し、前記セルは書き込み状態又は消去状態にあり得、前記周期電圧信号は、
V1の振幅を有する第１DC電圧を生成するよう企図された第１DC電圧生成器（G1）の正端子に第２終端（B2）によって接続され、ドライバ回路（D）を介して前記列電極に第１終端（B1）によって接続されたソレノイド（L）であって、前記第１DC電圧生成器（G1）の負端子がアースに接続されたソレノイド（L）と、
アースと前記ソレノイド（L）の前記第１終端（B1）との間に接続されたスイッチング素子（S）と、V２の振幅を有する第２DC電圧を生成するよう企図された第２DC電圧生成器であって、前記第２DC電圧生成器の負端子が前記ソレノイド（L）の前記第２終端(B2)に接続され、前記第２DC電圧生成器の正端子が第１のダイオード（D2)を介して前記ソレノイド（L）の前記第１終端（B1）に接続される第２DC電圧生成器（G2）とを備えるデバイスにおいて生成され、前記方法は、
閉じられた状態に前記スイッチング素子（S）が置かれる、持続時間T1の第１フェーズ中に、前記第１DC電圧生成器（G1）、前記ソレノイド（L）、及び前記スイッチング素子（S）で形成される第１のループにおいて前記第２終端（B2）から前記第１終端（B1）へ第１の方向に電流が流れて、磁気エネルギを貯蔵するように、前記第１DC電圧（V1）を前記ソレノイド（L）の終端間に印加する工程；
開かれた状態に前記スイッチング素子（S）が置かれる、持続時間T2の第２フェーズ中に、該ソレノイド（L）に貯蔵された該エネルギの一部分を前記ディスプレイ・パネルの前記列のコンデンサに、前記ディスプレイの複数の列又は行の該コンデンサの該終端間の電圧が該振幅Aに達するまで放電する工程；
前記開かれた状態に前記スイッチング素子（S）が置かれる、持続時間T3の第３フェーズ中に、書き込み状態にあるディスプレイ・セルの前記列及び行間に、前記ソレノイド（L）によって供給されるマトリックス放電電流を生成することにより、前記ソレノイド（L）に貯蔵されたエネルギがゼロに降下するまで、前記ディスプレイの複数の列の前記終端間で前記振幅Aの電圧を保持する工程であって、前記ソレノイドに残っているエネルギは、前記第２DC電圧生成器（G2）によって吸収される工程；
前記開かれた状態に前記スイッチング素子（S）が置かれる、持続時間T4の第４フェーズ中に、該コンデンサの前記終端間の前記電圧がゼロに降下するまで、前記第１の方向と逆の第２の方向に電流が流れて、前記ディスプレイの前記複数の列の前記コンデンサにおいて貯蔵されたエネルギで該ソレノイドを帯電させる工程；及び
前記スイッチング素子（S）が、前記スイッチング素子（S）と並列に実装された第２のダイオード（D1）に関連して前記開かれた状態又は前記閉じられた状態に置かれる、持続時間T5の第５フェーズ中に、前記第２の方向に前記ソレノイド（L）を介して電流を流すことにより、該ソレノイドにおいて貯蔵された該エネルギをゼロに至らせる工程；
を有することを特徴とする方法。
【請求項２】
請求項１記載の方法であって、更に：
遊休フェーズに相当する持続時間T6の、前記第５フェーズに続く更なるフェーズ；
を有し、該更なるフェーズ中には、前記ディスプレイ・パネルの前記複数の列に電流が供給されることはなく、該複数の列又は行の前記終端間の電圧はゼロに保持されることを特徴とする方法。
【請求項３】
請求項１又は２に記載の方法であって、前記第５フェーズ中に、前記ソレノイドに残っている電流が、該ソレノイドに貯蔵された該エネルギをゼロに至らせるよう、前記第１DC電圧生成器（G1）によって吸収されることを特徴とする方法。
【請求項４】
短持続時間Ｔ及び高振幅Ａのパルスを備えた、周期Ｐの周期電圧信号を生成するデバイスであって、前記周期電圧信号は、サステイン・フェーズ中に、サステイン専用電極に印加される周期電圧信号と同期してディスプレイ・パネルの複数の列電極に印加され、
該デバイスは：
第１終端（B1）が該複数の列に接続されたソレノイド（L）；
正端子が該ソレノイド（L）の第２終端（B2）に接続され、負端子がアースに接続され、第１DC電圧V1を生成するよう企図された、第１DC電圧生成器（G1）；
該ソレノイドの該第１終端（B1）とアースとを接続する第１スイッチング素子（S）；
負端子が該第１電圧生成器（G1）の前記正端子に接続され、正端子が、第１ダイオード（D2）を介して、前記ソレノイドの前記第１終端（B1）に接続され、該第１ダイオードの陰極及び陽極が各々、該正端子及び該ソレノイドの該第１終端（B1）に接続され、該第１DC電圧生成器（G1）とともに、振幅Aの電圧を生成するよう企図された、第２DC電圧生成器（G2）；
を有し、
閉じられた状態に前記第１スイッチング素子（S）が置かれる、持続時間T1の第１フェーズ中に、第１DC電圧（V1）が前記ソレノイド（L）の終端間に印加され、よって、前記第１DC電圧生成器（G1）、前記ソレノイド（L）、及び前記スイッチング素子（S）で形成される第１のループにおいて前記第２終端（B2）から前記第１終端（B1）へ第１の方向に電流が流れて、前記ソレノイド（L）が磁気エネルギを貯蔵し；
開かれた状態に前記第１スイッチング素子（S）が置かれる、持続時間T2の第２フェーズ中に、該ソレノイド（L）に貯蔵された該エネルギの一部分が、前記ディスプレイ・パネルの前記列のコンデンサに、前記ディスプレイの該複数の列又は行の該コンデンサの該終端間の該電圧が該振幅Aに達するまで放電させられ；
前記開かれた状態に前記第１スイッチング素子（S）が置かれる、持続時間T3の第３フェーズ中に、書き込み状態にあるディスプレイ・セルの前記列及び行間に、前記ソレノイド（L）によって供給されるマトリックス放電電流を生成することにより、前記ソレノイド（L）に貯蔵されたエネルギがゼロに降下するまで、前記複数のディスプレイ列の前記終端間で前記振幅Aの電圧が保持され、前記ソレノイドに残っているエネルギは、前記第２DC電圧生成器（G2）によって吸収され；
前記開かれた状態に前記第１スイッチング素子（S）が置かれる、持続時間T4の第４フェーズ中に、該コンデンサの前記終端間の前記電圧がゼロに降下するまで、前記第１の方向と逆の第２の方向に電流が流れて、前記ディスプレイの前記複数の列の前記コンデンサにおいて貯蔵されたエネルギで該ソレノイド（L）が帯電させられ；
前記第１スイッチング素子（S）が、前記スイッチング素子（S）と並列に実装された第２のダイオード（D1）に関連して前記開かれた状態又は前記閉じられた状態に置かれる、持続時間T5の第５フェーズ中に、前記第２の方向に前記ソレノイド（L）を介して電流を流すことにより、該ソレノイド（L）において貯蔵された該エネルギがゼロに至らせられることを特徴とするデバイス。
【請求項５】
請求項４記載のデバイスであって、前記ソレノイド（L）の前記第２終端（B2）に一方の終端が直列に接続され、前記第１DC電圧生成器（G1）の前記正端子及び前記第２DC電圧発生器（G2）の前記負端子に他方の終端が接続された第２スイッチング素子（S’）を更に備え、前記第２スイッチング素子（S’）は、前記第１フェーズ乃至前記第５フェーズにおいて閉じられ、
前記ディスプレイの前記複数の列に電流は供給されず、前記列の終端間の前記電圧はゼロに保持され、前記第５フェ―ズに連続する、持続時間T6の第６フェーズ中の更なるフェーズが、開かれた状態に前記第２スイッチング素子（S’）が置かれる前記又は前記閉じられた状態に前記第１スイッチング素子（S）が遊休フェーズに相当するデバイス。
【請求項６】
請求項４及び５の何れか一項に記載のデバイスであって、前記第１及び第２スイッチング素子（S、S’）がMOSトランジスタであり、前記第２のダイオード（D1）が前記MOSトランジスタに内蔵されたダイオードに対応することを特徴とするデバイス。
【請求項７】
プラズマ・ディスプレイ・パネルであって、行及び列の交点に位置する複数のセル、行ドライバ回路及び列ドライバ回路を有し、更に請求項４乃至６何れか記載のデバイスを有することを特徴とするプラズマ・ディスプレイ・パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ・ディスプレイの複数の列又は行に高振幅及び短持続時間を有するパルスを生成する方法に関する。これらのパルスは特に、ディスプレイのセルのサステイン期間中にディスプレイの列又は行に形成されるよう企図される。この方法はAC（交流）プラズマ・ディスプレイ・パネルにおいて用いられることが企図される。
【背景技術】
【０００２】
（以降PDPと呼ぶ）ACプラズマ・ディスプレイ・パネルには種々のタイプがある、すなわち、セルを規定するのに２つの交差電極だけを用いるもの（特許文献１参照。）、及び、いわゆる「サステイン」電極の対が、特にセルをアドレスするのに用いられる1つ以上の別のいわゆる「列」電極と、交差する、「コプラナー・サステイン」タイプのもの（特許文献２参照。）、がある。本発明は特に、コプラナー・サステインのタイプのAC  PDPにおいて用いられることが企図される。
【０００３】
コプラナー・サステインのAC  PDPの動作及び構造は以降、図１を参照して説明する。ディスプレイ１はサステイン電極の対P1乃至P4に直交する列電極X1乃至X4を有する。列電極X1乃至X4のサステイン電極P1乃至P4の対との交差各々は画像の構成要素となる点に相当するセルC1乃至C16を規定する。本明細書において限定するものでない例においては、L1乃至L4の4行のセルを形成する、４つの列電極X1乃至X4のみ及び4対のサステイン電極P1乃至P4のみが表される。しかしながら、ディスプレイは、当然、更に多くの行のセルを有し得る。
【０００４】
列電極X1乃至X4は一般に、アドレス動作のみ用いられる。該電極は各々、従来の方法で列ドライバ２に接続される。
【０００５】
電極対P1乃至P4各々はいわゆるアドレス・サステイン電極Y1乃至Y4及びいわゆるサステイン専用電極E1乃至E4を有する。アドレス・サステイン電極Y1乃至Y4は、列電極X1乃至X4とともにアドレスの役目を務め、サステイン専用電極E1乃至E4とともにサイステインの役目を務める。サステイン専用電極E1乃至E4はお互いに接続され、更に、該電極全てが同時に、サステイン・サイクルを実行する周期電圧パルス列を受信する、電極パルス生成器３に接続される。
【０００６】
アドレス・サステイン電極Y1乃至Y4は、無関係で、更に、行ドライバ４に接続され、該行ドライバから該電極は特に、サステイン・フェーズ中に、サステイン専用電極E1乃至E4に形成された周期電圧パルス列に、同期されているが、該周期電圧パルス列に対して位相シフトされている、周期電圧パルス列を受信し、アドレス・フェーズ中に、列電極X1乃至X4に形成された当該信号に同期された基本パルス波形を受信する。
【０００７】
種々の電極に形成された種々の信号間の同期はドライバ2並びに４及び生成器３に接続された同期コントローラ５によって設けられる。
【０００８】
サステイン・フェーズ中にサステイン電極対P1乃至P4に形成された電圧パルスを図２に表す。アドレス・サステイン電極Y1乃至Y4に形成された信号の各立ち上がり部分はサステイン専用電極E1乃至E4に形成された信号の各立ち下がり部分に相当する。サステイン放電はこれらの部分に後続するセルC1乃至C16において行われる。このフェーズ中に列電極X1乃至X4に形成された信号に関しては、該信号は低電位に保たれる。
【０００９】
当該図に見られるように、PDPのセルにおけるサステイン放電はコプラナー電圧の反転によって、すなわち、サステイン・アドレス電極Y1乃至Y4とサステイン専用電極E1乃至E4との間の電圧を反転することによって、生成される。
【００１０】
更に、セル・サステイン・フェーズ中に、サステイン電極対P1乃至P4に形成されたサステイン信号に同期したパルスは、セル放電を引起すことを助長することによって該電極の視感効率を増加し、コプラナー電圧の反転に後続する放電の瞬間を更に正確に制御するよう、列電極X1乃至X4に形成し得る、ことが公知である（特許文献３参照。）。この方法を図３に示す。
【００１１】
コプラナー電極間の放電を助長するよう列電極X1乃至X4に形成されたパルス信号を図３に表す。コプラナー電圧に形成された信号の立ち上がり部分又は立ち下がり部分各々において、又はそのわずか後に、１００ボルト程度の、高振幅、及び、１００ナノ秒程度の、短持続時間の、パルスがPDPの列電極に形成される。
【特許文献１】仏国特許発明第２４１７８４８号明細書
【特許文献２】欧州特許第０１３５３８２号明細書
【特許文献３】国際公開第０2/０９９７７９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この方法を実施するよう、PDPの制御回路はディスプレイの列電極X1乃至X4の負荷に相当する高静電容量を持つ静電容量負荷にそのようなパルスを生成することができる1つ以上のパルス生成器を備えていなければならない。上記特許文献３はこれらのパルスを生成する手段を何ら企図するものでない。
【課題を解決するための手段】
【００１３】
本発明は高振幅及び短持続時間のパルスを有する周期信号を、高静電容量の負荷に、生成する方法及びデバイスを企図するものである。
【００１４】
本発明は更に、周期Pの、周期電圧信号を生成する方法に関するものであり、該信号はディスプレイ・パネルの複数の列又は行に形成される短持続時間T及び高振幅Aのパルスを有し、該ディスプレイ・パネルは該行及び列の交点に位置する複数のセルを有し、該セルは書き込み状態又は消去状態にあり得る。この方法は以下の；
持続時間T1の第１フェーズ中に、ソレノイドの両端に第１DC電圧を、該ソレノイドが磁気エネルギの形態で電流を貯蔵するよう、印加する工程；
持続時間T2の第2フェーズ中に、振幅Aの電圧をディスプレイの上記複数の列又は行のコンデンサの両端に印加し、該コンデンサに、該ディスプレイの該複数の列又は行のコンデンサの両端の電圧が振幅Aに達するまでソレノイドにおいて貯蔵された電流の一部を放電する工程；
持続時間T3の第３フェーズ中に、振幅Aの上記電圧をディスプレイの上記複数の列又は行の両端で保持して書き込み状態におけるディスプレイ・セルの列と行との間にマトリックス放電電流を生成し、上記ソレノイドに貯蔵された電流をゼロに至らせる工程；
持続時間T4の第4フェーズ中に、ディスプレイ列の両端の電圧がゼロまで降下するまで、ディスプレイの上記複数の列又は行のコンデンサにおいて静電エネルギの形態で貯蔵された電流によってソレノイドを帯電させる工程；及び
持続時間Ｔ５の第５フェーズ中に、ソレノイドに貯蔵された電流をゼロに至らせる工程；
を有する。
【００１５】
生成された信号はパルスが正の振幅を有する場合、ＰＤＰの複数の列に形成され、パルスが負の振幅を有する場合、ＰＤＰの複数の行に形成される。これらのパルスはサステイン電極対に形成されたサステイン信号の立ち上がり部分と立ち下がり部分とに同期する。
【００１６】
変形実施例によれば、該方法は更に、別のフェーズを、第５フェーズに引き続いて、有し、該別のフェーズは遊休フェーズに相当する持続時間Ｔ６のもので、該遊休フェーズ中には、ディスプレイの上記複数の列又は行には電流が供給されることはなく、該複数の列又は行の両端の電圧はゼロに保持される。
【００１７】
本発明は更に、上記の基本方法又はその変形を実施するデバイスに関するものである。第１実施例によれば、該デバイスはＰＤＰの複数の列に形成されるパルス信号を生成する。該デバイスは：
第１終端が該複数の列に接続されたソレノイド；
正端子が該ソレノイドの第2終端に接続され、負端子がアースに接続された、第１ＤＣ電圧Ｖ１を発生することが企図された、第１ＤＣ電圧生成器；
ソレノイドの第１終端とアースとを接続する、第１及び第５フェーズ中には閉じられた位置にあり、第２、第３及び第４フェーズ中には開かれた位置にある、第１スイッチング素子；
負端子が第１電圧生成器の正端子に接続され、正端子が、第1ダイオードを介して、ソレノイドの第１終端に接続され、該第１ダイオードの陰極及び陽極が各々、第２ＤＣ電圧生成器の正端子とソレノイドの第１終端とに接続され、第１ＤＣ電圧生成器（Ｇ１）とともに、振幅Ａの電圧を生成するよう企図された、第２ＤＣ電圧生成器；
を有する。
【００１８】
該変形方法を実施する第２実施例によれば、該デバイスはＰＤＰの複数の列にも形成されたパルス信号を生成し、更に：
第１終端が上記複数の列に接続されたソレノイド；
ソレノイドの第１終端とアースとを接続された、第１、第５、及び第６フェーズ中に閉じられた位置にあり、第２、第３、及び第４フェーズ中に開かれた位置にある、第１スイッチング素子；
正端子が、第２スイッチング素子を介して、該ソレノイドの第2終端に接続され、負端子がアースに接続され、第１ＤＣ電圧Ｖ１を生成するよう企図され、第２スイッチング素子が最初の５つのフェーズ中に閉じられた位置にあり、第6フェーズ中に開かれた位置にある、第１ＤＣ電圧生成器；及び
負端子が第１電圧生成器の正端子に接続され、正端子が、第１ダイオードを介して、ソレノイドの第１終端に接続され、該第1ダイオードの陰極及び陽極が各々、第２ＤＣ電圧生成器の正端子及びソレノイドの第１終端に接続され、第１ＤＣ電圧生成器（Ｇ１）とともに、振幅Ａの電圧を生成するよう企図された、第２ＤＣ電圧生成器；
を有する。
【００１９】
該方法を実施する第３実施例によれば、該デバイスはＰＤＰの複数の行に形成されたパルス信号を生成する。該デバイスは：
第１終端が上記複数の行に接続されたソレノイド；
負端子が該ソレノイドの第２終端に接続され、正端子が、スイッチング素子を介して、第１終端に接続され、第１ＤＣ電圧Ｖ１を生成するよう企図され、該スイッチング素子は第１及び第５フェーズ中は閉じられた位置にあり、第２、第３及び第４フェーズ中には開かれた位置にある、第１ＤＣ電圧生成器；
正端子が第１電圧生成器の負端子に接続され、負端子がアースに接続され、第１ＤＣ電圧生成器（Ｇ１）とともに、振幅Ａの電圧を生成するよう企図された、第２ＤＣ電圧生成器；
陰極及び陽極各々が、ソレノイドの第１終端とアースとに接続された、ダイオード；
を有する。
【００２０】
該方法を実施する第４実施例によれば、該デバイスはＰＤＰの複数の行にも形成されるパルス信号を生成する。該デバイスは：
第１終端が上記複数の行に接続されたソレノイド；
正端子が、第１スイッチング素子を介して、ソレノイドの第１終端に接続され、負端子が、第２スイッチング素子を介して、該ソレノイドの第２終端に接続され、第１ＤＣ電圧Ｖ１を生成するよう企図され、第１スイッチング素子が第１、第５、及び第６フェーズ中に閉じられた位置にあり、第２、第３及び第４フェーズ中に開かれた位置にあり、第２スイッチング素子が最初の第５フェーズ中に閉じられた位置にあり、第６のフェーズ中に開かれた位置にある、第１ＤＣ電圧生成器；
正端子が第１電圧生成器の負端子に接続され、負端子がアースに接続され、第１ＤＣ電圧生成器（G1）とともに、振幅Ａの電圧を生成するよう企図された、第２ＤＣ電圧生成器；
陰極及び陽極が各々、ソレノイドの第１終端とアースとに接続された、ダイオード；
を有する。
【００２１】
最後に、本発明は更に、行と列との交点に位置する複数のセル、行ドライバ回路並びに列ドライバ回路及び上記のようなデバイスを有するプラズマ・ディスプレイ・パネルに関するものである。
【発明を実施するための最良の形態】
【００２２】
添付図面を参照する、以下の記載を読むことによって、本発明はよく理解され、他の特徴及び効果が明らかになるものである。
【実施例】
【００２３】
本発明によって、ＰＤＰの列電極Ｘ１乃至Ｘ４又はサステイン電極対に短パルスを生成する方法及びデバイスを企図する。このデバイスは図１のドライバ回路２又は４に組み入れられても組み入れられなくてもよい。
【００２４】
図４及び７に示す、２つの実施例は、ＰＤＰの列電極にパルスを生成するよう企図する。
【００２５】
これらの２つの図では、本発明によるデバイスは列ＰＤＰドライバ回路を介してＰＤＰの列の群に接続される。ＰＤＰ列はこれらの図ではコンデンサによって表す。
【００２６】
図４を参照すれば、該デバイス（参照番号１０）は磁気エネルギを貯蔵し、ＰＤＰ列のコンデンサに該エネルギを放電するソレノイドＬを有する。
【００２７】
ソレノイドＬは、第１終端Ｂ１によって、ドライバ回路（参照符号Ｄ）のＰＤＰの列電極の群に接続される。ソレノイドの第２終端Ｂ２はＤＣ電圧Ｖ１を供給することができる電源Ｇ１の正端子に接続される。電源Ｇ１の負端子はアースに接続される。オン・オフ・スイッチとして動作するスイッチング素子ＳはソレノイドLの終端B1とアースとを接続する。このスイッチング素子は図４にはない制御回路によって動作する。該素子は、ソレノイドLの終端B1がアースに接続された状態である閉じられた状態か、ソレノイドLの終端B1がアースから切断された状態である開かれた状態かの何れかになるよう制御される。ダイオードD1はスイッチSと並列に、その陰極をソレノイドLの終端B1に、実装し得る。このダイオードは一般に、スイッチSとして用いられるMOS（金属酸化膜半導体）トランジスタのダイオードに相当する。
【００２８】
電圧V2を供給することができる、第２電源G2はソレノイドLの両端を、第２ダイオードD2を介して、接続する。電源G2の負端子はソレノイドLの終端B2に接続され、ダイオードD2の陰極は電源G2の正端子に接続される。
【００２９】
電圧V1及びV2とスイッチSの制御信号のデューティ・サイクルとの値は以下に表す例において規定する。
【００３０】
このデバイスの動作は図５及び図６A乃至６Eに示したものからわかるものである。図５はドライバ回路の入力に印加された電圧の波形及び当該生成器のソレノイドLを流れる電流の波形を表す。PDPの列電極に供給された電圧信号のパルスは振幅A、持続時間T及び周期Pを有する。
【００３１】
本発明によれば、PDPの列電極に供給された電圧信号を生成する方法は5つのフェーズ：
図６Aによって示された、持続時間T1の、ソレノイドLが電流を磁気エネルギの形態で貯蔵する、第1フェーズ；
図６Bによって示された、持続時間T２の、ソレノイドLに貯蔵された電流の一部分がPDPの列に列ドライバ回路を介してディスプレイ列の両端の電圧が振幅Aに達するまで放電される、第２フェーズ；
図６Cによって示された、振幅Aの電圧がPDP列の両端で保持されて書き込み状態にあるPDPセルの列と行との間のマトリックス放電電流を生成し、上記ソレノイドに貯蔵された電流をゼロに至らせる、第３フェーズ；
図６Dによって示された、ソレノイドLがPDPの列のコンデンサに貯蔵された電流によって、PDP列の両端の電圧がゼロに降下するまで、帯電される、第４フェーズ；
図６Eによって示された、ソレノイドLを流れる電流をゼロに至らせる、第５フェーズ；
を有する。
【００３２】
図６Aを参照すれば、スイッチング素子Sは閉じられた状態に持続時間T1の期間中に設定される。電流ILが電源G1、ソレノイドL及びスイッチング素子Sによって形成される回路を流れる。電流ILの強度はソレノイドLに貯蔵されるとともに増加する。このプロセスを表すのに選択された規則によれば、電流ILはこの期間中は負である。ドライバ回路Dの入力はスイッチング素子Sによってアースに短絡されているので、PDP列の両端の電圧はゼロである。
【００３３】
図６Bを参照すれば、スイッチング素子Sは持続時間T2の期間中は開かれている。ソレノイドLに貯蔵されたエネルギの一部分はその場合、PDP列に該列の両端の電圧が所望の値Aに達するまで放電される。
【００３４】
図６Cを参照すれば、このPDP列の両端の電圧は期間T3に及んでソレノイドを流れる電流ILがゼロに降下するまで保持される。このフェーズ中には、スイッチング素子Sは開かれた状態のままである。ソレノイドLに残っている電流Lは、一部分は、書き込み状態にあるセルを有する列に進み、他の部分は、ダイオードD2を介して電源G2によって吸収される。書き込み状態にあるセルを有するPDP列に進む電流は書き込み状態にあるPDPのセルの数によって変わってくる。この数が大きいほど、電源G2によって吸収される電流は低くなる。書き込み状態にあるセルに伝わる電流はセルの行と列との間のマトリックス放電電流に相当する着火電流である。このマトリックス放電電流はセル内部のサステイン放電の増長の一因となる。このフェーズの最初にソレノイドLに残っている電流の値はPDPのセル全てが書き込み状態にある場合の所要マトリックス放電電流の値に等しくなるよう選択されることが効果的である。
【００３５】
図６Dを参照すれば、ソレノイドが完全に自ら放電された場合、PDPの列のコンデンサに貯蔵された静電エネルギはソレノイドLに戻される。その場合、電流ILは向きが変わる。持続時間T4のこの期間の終わりに達する電流ILの振幅は持続時間T1の期間の終わりに達したものよりも、エネルギが電源G2によって持続時間T3の期間中に吸収されるので、低くなる。PDP列の両端の電圧はゼロに降下する。この期間中には、スイッチング素子は開かれた状態に保持される。
【００３６】
最後に、図６Eを参照すれば、ソレノイドLに貯蔵されたエネルギは電流ILがゼロになるまで電源G1に放電される。この期間中には、スイッチング素子の状態は、該スイッチング素子が開かれた状態にある場合には、電流ILがダイオードD1を流れるので、開かれていても閉じられていても無関係である。
【００３７】
電圧値V1及びV２、持続時間T1、T2、T3、T4並びにT5、及びソレノイドのインダクタンス値Lは、Cがドライバ回路Dによって制御される列の群の静電容量負荷である場合、以下の規則：
−V1/V2≒（T2+T3+T4）/（T1+T5）；
-V1＋V2＝A；
-T2＋T3＋T4≒π√（LC）；
によって設定される。
【００３８】
更に、期間P＝T1＋T2＋T3＋T4＋T5はPDPのサステイン電極対に形成されたサステイン信号の半周期P’/2に等しい。サステイン電極対に形成されたサステイン信号の周波数が２００ｋHzに等しい場合、P＝T1＋T2＋T3＋T4＋T5＝2.5μｓとなる。
【００３９】
したがって、A＝１００V、T＝T１＋T2＋T3（パルス持続時間）＝１００nsで、C=６ｎF（例えば、PDPの列の1/27に相当する、ドライバ回路Dによって制御される列の静電容量）とみなせば：
L=１７０ｎH、V1＝４V及びV2＝９６V；
となる。
【００４０】
この第１実施例は該方法を実施するのに単一のスイッチング素子Sのみを用いる。
【００４１】
図７、８、及び９A乃至９Fは6つの動作のフェーズを有する方法を実施する本発明の当該デバイスの第２実施例である。この実施例は図７に概略の形式で表す。該デバイス（参照番号１１）は図４のものとは、別のスイッチング素子S’及び別のダイオードD3を有していることで、異なる。スイッチング素子S’は、例えば、MOSトランジスタで、ダイオードD3はこのトランジスタのイントリンジック型ダイオードである。
【００４２】
スイッチング素子S’はソレノイドLの終端B2と、電源G1の正端子と電源G2の負端子とに相当する点B3との間に挿入される。ダイオードD3はスイッチング素子S’と並列に、陰極をB3の終端に、実装する。このデバイスによってパルス信号の生成は別のフェーズ、すなわち、図8に示す、サイクルの終わりの遊休フェーズ、を有する。この新しいフェーズを信号生成サイクルに組み入れるよう、信号の最終フェーズの持続時間T5が短縮され、持続時間T6の第６フェーズが信号の周期Pの残余時間に相当する。
【００４３】
信号生成の６つのフェーズは個々に図９A乃至９Fによって示す。最初の5つのフェーズは、各々図９A乃至９Eによって示され、図６A乃至６Eにあるものと同一のものである。
【００４４】
持続時間T1のフェーズ中（図９A）には、スイッチング素子S及びS’は閉じられた状態にある。電流ILは電源G1、ソレノイドL及び２つのスイッチング素子S及びS’によって形成された回路を流れる。電流ILはこの期間中、負である。ドライバ回路Dの入力はスイッチング素子Sによってアースに短絡されるので、PDP列の終端の電圧はゼロになる。
【００４５】
持続時間T2のフェーズ（図９B）においては、スイッチング素子Sは開かれており、スイッチング素子S’は閉じられた状態に保持される。ソレノイドLに貯蔵されたエネルギの一部はPDP列に列の両端の電圧が所望の値Aに達するまで放電される。
【００４６】
図９Cを参照すれば、PDP列の両端のこの電圧は次の持続時間T3のフェーズにソレノイドを流れる電流ILがゼロに降下する点まで保持される。このフェーズ中には、スイッチング素子S及びS’の状態は変わることがない。ソレノイドLに残っている電流は、一部分は書き込み状態にあるセルを有する列に進み、他の部分はダイオードD2を介して電源G2によって吸収される。
【００４７】
ソレノイドが完全に自ら放電した場合、PDP列のコンデンサに貯蔵された静電エネルギは、図９Dに表すように、ソレノイドLに戻される。電流ILはその場合、向きが変わる。PDP列の両端の電圧はゼロに降下する。このフェーズ中には、スイッチング素子S及びS’の状態は先行フェーズに対して変わらないままである。
【００４８】
ソレノイドLに貯蔵されたエネルギは電流ILがゼロになるまで電源G1に放電される。この持続時間T5の期間中には、図９Eに示すように、スイッチング素子の状態は、開かれていても閉じられていても、該スイッチング素子が開かれている状態にある場合、電流ILがダイオードD1及びD３を流れることになるので、無関係である。
【００４９】
電流ILがゼロの場合、スイッチング素子S及びS’は各々、閉じられた状態及び開かれた状態に設定される。遊休フェーズ（図９F）はその場合、PDP列の両端の電圧がゼロのままである間に開始する。この別の持続時間T6のフェーズによって該デバイスの効率が、下記のように、向上する。
【００５０】
このデバイスについては、電圧値V1及びV2は第１デバイスと同様に、すなわち、Cがドライバ回路Dによって制御される列の群の静電容量負荷である場合：
V1/V2≒（T2+T3+T4）/（T1+T5）；
V1＋V2＝A；
T2＋T3＋T4≒π√（LC）；
によって、設定される。
【００５１】
更に、これらの２つの実施例については（図４及び図７）、該比率V1/V2は回路内部の、２つのタイプ：（該デバイス及び回路の列におけるオーム加熱による）伝導損失；及びスイッチング損失；のエネルギ損失を最小化するよう判定される。
【００５２】
伝導損失は主に、フェーズT1及びT5中に発生する。該損失はしたがって、持続時間T1＋T5に比例する。
【００５３】
スイッチング損失はスイッチング素子S及び列ドライバ回路におけるスイッチによってもたらされる。スイッチのスイッチング時間が持続時間T1及びT5に対して小さい場合は無視し得る。
【００５４】
これらの損失は更に、回路に使用する部品技術によって変わってくる。
【００５５】
実際には、最良の効率は（T1+T5）≒（T2+T3+T4）に対して得られるが、これは第１実施例においては、２．５μｓ（＝T1+T2＋T3＋T4＋T5）程度の周期Pに対して１００ns（＝T2＋T3＋T4）のパルス長が所望されるので、可能でない。
【００５６】
第２実施例における持続時間T6の遊休フェーズの付加は、この遊休フェーズが持続時間T1+T5をT2+T3+T4に近づくよう調整することを可能にするので、デバイス効率を５０％未満の値から８０％超の値まで増加することを可能にする。
【００５７】
本明細書の冒頭部で示したように、セルのサステイン・フェーズ中にPDP列に正の振幅のパルスを形成する代わりに、負のパルスを、図10に示すように、PDPの行に形成し得る。これらのパルスは行に既に形成されたサステイン・パルスに付加される。この場合、PDPの列電極上の電圧はディスプレイのセル・サステイン・フェーズ中にはゼロのままにされる。
【００５８】
この方法を実施する、参照番号20及び２１の、デバイスは図１１及び１２各々に示す。
【００５９】
図１１に示すデバイスの回路図を図４のものと比較するものとする。図４のデバイスの構成要素は図１１では異なって構成されている。生成パルス信号は行ドライバD’を介してPDPの行に供給される。
【００６０】
デバイス２０のソレノイドLはその終端B1によってドライバ回路D’を介してPDPの列電極の群に接続される。ソレノイドの終端B2は電源G2の正端子に接続される。電源G2の負端子はアースに接続される。ダイオードD2は終端B1とアースとを、陰極を終端B1に、接続する。
【００６１】
電源G１の負端子は終端B2に接続され、その正端子は、スイッチング素子Sを介して、終端B1に接続される。スイッチSと並列に実装された、ダイオードD1はその陰極が電源G1の正端子に接続され、その陽極が終端B1に接続される。
【００６２】
別のデバイス回路図を図１２に示す。図７のものと比較するものとする。この図では、スイッチング素子S’はソレノイドLの終端B2と電源G2の正端子に相当する点B3との間に配置される。ダイオードD3は、陰極を終端B2に、スイッチング素子S’と並列に、実装する。
【００６３】
これらの２つのデバイスの動作は図４及び図７のものから容易に推定し得る。
【００６４】
これらのパルスをサステイン・フェーズ中にPDPの行又は列に形成することによって、お互いに位相シフトしたいくつかのパルス生成器を使用することによって、PDPセル内部の放電の視感効率を有意に向上させることを可能にし、該放電を、行の一群から別の行の一群に、又は、列の一群から別の列の一群に、位相シフトさせることを可能にする。
【図面の簡単な説明】
【００６５】
【図１】本発明を形成し得るPDPの概略図である。
【図２】サステイン・フェーズ中にPDPのサステイン電極対に従来の方法で形成された信号を表す図である。
【図３】特許文献３における、サステイン・フェーズ中にPDPのサステイン電極対に形成された信号を表す図である。
【図４】PDPの列電極に、PDPのサステイン電極対に形成された信号の立ち上がり部分及び立ち下がり部分に同期して、高振幅及び短持続時間の周期パルスを生成することができる本発明による第１デバイスを表す図である。
【図５】図４のデバイスによって生成された電圧信号及び図４のデバイスのソレノイドを流れる電流の信号を表す図である。
【図６Ａ】図４のデバイスの動作の種々のフェーズを示す図である。
【図６Ｂ】図４のデバイスの動作の種々のフェーズを示す図である。
【図６Ｃ】図４のデバイスの動作の種々のフェーズを示す図である。
【図６Ｄ】図４のデバイスの動作の種々のフェーズを示す図である。
【図６Ｅ】図４のデバイスの動作の種々のフェーズを示す図である。
【図７】本発明による第２デバイスを表す図である。
【図８】図７のデバイスによって生成された電圧信号及び図７のソレノイドを流れる電流の信号を表す図である。
【図９Ａ】図７のデバイスの動作の６つのフェーズを示す図である。
【図９Ｂ】図７のデバイスの動作の６つのフェーズを示す図である。
【図９Ｃ】図７のデバイスの動作の６つのフェーズを示す図である。
【図９Ｄ】図７のデバイスの動作の６つのフェーズを示す図である。
【図９Ｅ】図７のデバイスの動作の６つのフェーズを示す図である。
【図９Ｆ】図７のデバイスの動作の６つのフェーズを示す図である。
【図１０】サステイン・フェーズ中にPDPのサステイン電極対に形成し得る他の信号を表す、図３と対比される、図である。
【図１１】PDPの行に高振幅及び短持続時間の周期パルスを、サステイン信号の立ち上がり部分と立ち下がり部分とに同期して、生成することができる第３デバイスを表す図である。
【図１２】PDPの行に高振幅及び短持続時間の周期パルスを、サステイン信号の立ち上がり部分と立ち下がり部分とに同期して、生成することができる第４デバイスを表す図である。
【符号の説明】
【００６６】
１  ディスプレイ
２  列ドライバ
３  パルス生成器
４  行ドライバ
５  同期コントローラ
１０  デバイス
１１  デバイス
２０  デバイス
２１  デバイス
L1乃至L4  行
Y1乃至Y4  アドレス・サステイン電極
X1乃至X4  列電極
C1乃至C16  セル
E1乃至E4  サステイン専用電極
P1乃至P4  サステイン電極
V  電圧
A  振幅
I  電流
G1乃至G2  DC電圧生成器
B1及びB２  終端
B3  点
D1乃至D３  ダイオード
D  ドライバ回路
D’  ドライバ回路
T1乃至T６  持続期間
P  周期
S  スイッチング素子
S’  スイッチング素子
T  期間
L  ソレノイド
V１、V2  電圧
【図１】
0004866540.tif 000002
【図２】
0004866540.tif 000003
【図３】
0004866540.tif 000004
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
0004866540.tif 000008
【図６Ｃ】
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【図６Ｄ】
0004866540.tif 000010
【図６Ｅ】
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【図７】
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【図８】
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【図９Ａ】
0004866540.tif 000014
【図９Ｂ】
0004866540.tif 000015
【図９Ｃ】
0004866540.tif 000016
【図９Ｄ】
0004866540.tif 000017
【図９Ｅ】
0004866540.tif 000018
【図９Ｆ】
0004866540.tif 000019
【図１０】
0004866540.tif 000020
【図１１】
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【図１２】
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