(57)【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記半導体基板は第１半導体材料内に延びるトレンチの行を備え、前記行は前記第１半導体材料を含む第１領域によって互いに離間され、前記トレンチは内部に第１誘電体材料を有し、前記トレンチ内の前記第１誘電体材料は誘電体材料の行を形成する、ステップと、
前記半導体基板上に第２半導体材料を形成するステップであって、前記第２半導体材料は、前記第１誘電体材料の行の上を延び、かつ、前記第１誘電体材料の行間の前記第１領域にわたっても延びる、ステップと、
前記第２半導体材料を貫通し、前記第１誘電体材料まで延びる開口を形成するステップと、
前記開口を第２誘電体材料で充填して、誘電体材料の行の高さを前記第２半導体材料の上面まで延ばすステップと、
前記第１及び第２半導体材料をパターニングして、複数のピラーと、該ピラー間の半導体区域とを形成するステップであって、個々の前記ピラー及び前記半導体区域は、前記第１半導体材料の分割部分上に前記第２半導体材料の分割部分を備え、前記複数のピラーは行に沿って配置される、ステップと、
前記ピラーの行に沿って、かつ、前記ピラーと前記半導体区域との間に、ゲート誘電体材料及びゲート線材料を形成するステップと、
前記ピラーの各々の上方領域に第１ソース／ドレイン領域を形成するステップと、
前記半導体区域の各々の上方領域に、前記第１ソース／ドレイン領域と関連付けられた第２ソース／ドレイン領域を形成するステップであって、前記第１ソース／ドレイン領域が、前記ゲート誘電体材料に隣接するチャネル領域を介して、前記第２ソース／ドレイン領域に接続され、その結果、各々が前記チャネル領域と、前記第１ソース／ドレイン領域と、前記第２ソース／ドレイン領域とを含む複数のトランジスタデバイスが形成される、ステップと、
を含む方法。
【請求項２】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記半導体基板は第１半導体材料内に延びる複数のトレンチを備え、前記第１半導体材料は最上面を備え、前記トレンチは、前記第１半導体材料を含む第１領域によって互いに離間される、ステップと、
前記トレンチを第１誘電体材料で充填するステップと、
前記トレンチ内の前記第１誘電体材料の高さを下げて、前記トレンチ内に誘電体材料の第１線状構造物を形成するステップであって、前記第１線状構造物は前記第１半導体材料の前記最上面よりも低い最上面を有する、ステップと、
前記第１誘電体材料の高さを下げた後に、前記半導体基板上に第２半導体材料を形成するステップであって、前記第２半導体材料は、前記第１線状構造物の上に延び、かつ、前記第１領域にわたっても延びる、ステップと、
前記第２半導体材料を貫通し且つ前記第１誘電体材料まで延びる開口を形成するステップと、
前記開口を第２誘電体材料で充填するステップと、
前記第１及び第２半導体材料をパターニングして、前記第１領域内に複数のピラーを形成するステップであって、個々の前記ピラーは、前記第１半導体材料の分割部分上に前記第２半導体材料の分割部分を備え、前記ピラーは前記第１半導体材料の前記最上面よりも高い最上面を有する、ステップと、
前記第１及び第２半導体材料をパターニングして前記ピラーを形成するのと同時に、前記第２誘電体材料及び前記第２半導体材料をパターニングして、前記第２誘電体材料及び前記第２半導体材料を含む第２線状構造物を形成するステップであって、該第２線状構造物は前記ピラーの間に延び、該第２線状構造物は、前記第２誘電体材料の領域によって互いに分離された前記第２半導体材料の区域を備える、ステップと、
前記ピラーと前記第２線状構造物との間にゲート線材料を形成するステップと、
前記ピラーの各々の中に第１ソース／ドレイン領域を形成するステップと、
前記第２線状構造物内における前記第２半導体材料の前記区域の各々の中に、前記第１ソース／ドレイン領域に関連付けられた第２ソース／ドレイン領域を形成するステップであって、前記第１ソース／ドレイン領域は前記ゲート線材料を介して前記第２ソース／ドレイン領域にゲート制御可能に接続され、その結果、各々が前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域を含む複数のトランジスタデバイスが形成される、ステップと、
を含む方法。
【請求項３】
半導体構造であって、
単結晶半導体材料を含む半導体基板と、
前記単結晶半導体材料内にあり、前記半導体基板の表面に平行な第１の方向に沿って延びる複数の分離領域であって、前記第１の方向に延びる前記単結晶半導体材料の細長い領域によって互いに離間された複数の分離領域と、
前記半導体基板の表面に平行で且つ前記第１の方向に対して直角な第２の方向に沿って延びる複数の線状構造物であって、前記分離領域上の誘電体領域と、該誘電体領域間の半導体区域とを有する複数の線状構造物と、
前記単結晶半導体材料から上に延びるピラーのアレイであって、該アレイは、前記第１の方向に沿った列と、前記第２の方向に沿った行とを備え、前記アレイの前記列は、前記分離領域の間で、かつ、前記単結晶半導体材料の前記細長い領域に沿って存在し、前記ピラーは、前記細長い領域から上に延びる前記単結晶半導体材料のメサ状領域を備える、アレイと、
前記ピラーの上側領域における第１ソース／ドレイン領域と、
前記線状構造物の前記半導体区域内の第２ソース／ドレイン領域と、
前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間のチャネル領域と、
前記第２の方向に沿って延びる複数のゲート線の行であって、前記ピラーのアレイの行に沿って延びる複数のゲート線の行と、
を備え、
前記ゲート線の行、前記チャネル領域、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、複数のトランジスタデバイスを形成し、個々のトランジスタデバイスが、前記第１ソース／ドレイン領域のうちの１つと、それに関連付けられた前記第２ソース／ドレイン領域のうちの１つと、前記第１ソース／ドレイン領域のうちの前記１つから前記第２ソース／ドレイン領域のうちの前記１つまで延びる前記チャネル領域のうちの１つと、前記ゲート線の行内で且つ前記チャネル領域のうちの前記１つに近接するゲートとを備える、半導体構造。
【請求項４】
前記ピラーは、前記単結晶半導体材料の前記メサ状領域からなる、請求項３に記載の半導体構造。
【請求項５】
前記単結晶半導体材料は第１半導体材料であり、前記個々のピラーの少なくとも一部は、前記単結晶半導体材料の前記メサ状領域の上に第２半導体材料の分割部分を備える、請求項３に記載の半導体構造。
【請求項６】
トランジスタデバイスの前記第２ソース／ドレイン領域に電気的に接続されたコンデンサと、
前記トランジスタデバイスの前記第１ソース／ドレイン領域に電気的に接続されたビット線と、
をさらに備える、請求項３に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造及び半導体構造を形成する方法に関する。特定の態様では、本発明は、垂直に延びるチャネル領域を有するトランジスタデバイスを形成する方法、及びそのようなデバイスを備える構造に関する。
【０００２】
発明の背景
トランジスタデバイスは多くの半導体アセンブリで利用される。トランジスタデバイスは、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）構造及びスタティックランダムアクセスメモリ（ＳＲＡＭ）構造などの、メモリ回路に利用されることができる。半導体デバイス処理の継続する目標は、集積の規模を増し、処理を簡単にし、コストを低減することである。そのような継続する目標のうちの１つ又は複数に向かって前進する、トランジスタ構造を形成する新しい方法を生み出すことが望まれる。
【０００３】
本明細書に述べられる発明の態様は、トランジスタデバイスを形成するのに特に役立ち得る。しかし、理解されるように、本発明は、そのような用途に対して主に述べられるが、当業者によって認識されるように、本発明は、他の半導体作製用途で利用されることもできる。
【０００４】
発明の概要
一態様において、本発明は半導体構造を形成する方法に関する。半導体基板が設けられる。基板は、単結晶半導体材料内に延びる複数のトレンチ分離領域を含む。分離領域は、単結晶半導体材料を含む第１領域によって互いに離間される。単結晶半導体材料は、第１領域内でパターニングされて複数のピラーにされる。後続の処理において、ピラーは、トランジスタデバイス内に組み込まれることができる。そのような用途では、ピラーは、トランジスタデバイスの垂直に延びるチャネル領域を備えることができる。
【０００５】
一態様において、本発明は半導体構造を形成する別の方法を含む。半導体基板が設けられる。基板は、第１半導体材料内で延びるトレンチの行を備える。行は、第１半導体材料を含む第１領域によって互いに離間される。トレンチは誘電体材料で部分的に充填されるだけであり、トレンチ内の誘電体材料は離間された行を形成する。第２半導体材料が半導体基板上に形成される。第２半導体材料はトレンチの行の間で第１領域にわたって延びる。第１及び第２半導体材料はパターニングされて複数のピラーにされる。個々のピラーは、第１半導体材料のセグメント上に第２半導体材料のセグメント（分割部分）を備える。複数のピラーは行に沿って配置され、ピラーの行の少なくとも一部は、誘電体材料の行の１つ又は複数を備える第２領域によって互いに離間される。
【０００６】
一態様において、本発明は半導体構造を形成する別の方法を包含する。半導体基板が設けられる。基板は、第１半導体材料内に延びる複数のトレンチを含む。第１半導体材料は、その最上面が第１高さにある。トレンチは、第１半導体材料を含む第１領域によって互いに離間される。トレンチは第１誘電体材料で充填される。第１誘電体材料の高さは、トレンチ内に誘電体材料線（誘電体材料の線状構造物）を形成するために下げられる。誘電体材料線は、第１高さより低い第２高さに最上面を有する。第１誘電体材料の高さを下げた後に、第２半導体材料が半導体基板上に形成される。第２半導体材料は誘電体材料線の上に延び、第１領域にわたっても延びる。開口が第２半導体材料を貫通して誘電体材料線まで形成され、第２誘電体材料で充填される。第１及び第２半導体材料は、その後、第１領域内でパターニングされて複数のピラーにされる。個々のピラーは、第１半導体材料のセグメント上に第２半導体材料のセグメントを備える。ピラーは、その最上面が、第１高さを超す第３高さにある。
【０００７】
本発明の好ましい実施の形態を、以下の添付図面を参照して以下に述べる。
好ましい実施の形態の詳細な説明
本発明は、垂直に延びるピラーを含む半導体構造、及び、そのような構造を形成する方法に関する。特定の態様では、ピラーは、縦型のサラウンディングゲート電界効果トランジスタに組み込まれることができる。そのようなトランジスタは、たとえば、高密度ＤＲＡＭアレイ及び／又はＳＲＡＭアレイなどの高密度メモリアレイに組み込まれることができる。本発明の例示的な態様は、図１〜図２１を参照して述べられる。
【０００８】
最初に図１〜図３を参照すると、予備処理段階にある半導体構造１０が示される。構造１０は半導体基板を備え、半導体基板は、単結晶半導体材料１８内に延びる複数のトレンチ分離領域１２、１４、及び１６を含む。請求項の解釈を補助するために、用語「半導電性基板」及び「半導体基板」は、限定はしないが、（単独の、又は、他の材料を含むアセンブリの）半導電性ウェハなどのバルク半導電性材料、及び、（単独の、又は、他の材料を含むアセンブリの）半導電性材料層を含む、半導電性材料を含む任意の構造を意味するように定義される。用語「基板」は、上述した半導電性基板を含む任意の支持構造を指すが、これに限定されない。
【０００９】
分離領域１２、１４、及び１６は、半導体材料１８の領域２０及び２２によって互いから離間される。本発明の特定の態様においては、領域２０及び２２を「第１領域」と呼ぶことができる。
【００１０】
分離領域１２、１４、及び１６は、半導体材料１８内に形成されたトレンチを備え、トレンチ内に誘電体材料２４を含む。誘電体材料２４は、任意の適した組成物又は組成物の組合せであることができる。特定の態様では、材料２４は、窒化シリコンライナ上に配設された二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなる。単結晶材料１８内に形成されたトレンチは、任意の適した深さに形成されることができ、ある態様では分離領域はいわゆるシャロートレンチ分離領域に相当する。
【００１１】
半導体材料１８は、任意の適した半導体材料又は材料の組合せを含むことができる。特定の態様では、材料１８は、単独の、又は、図１〜図３の処理段階で背景ドーパントを微量ドープされた単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなる。構造１０は、ある態様では、図１〜図３の図示する処理段階において単結晶シリコンウェハのフラグメントに相当することができる。
【００１２】
構造１０は、図１〜図３の処理段階において上側表面２６を有する。そのような上側表面は、誘電体材料２４にわたって、また、半導体材料１８にわたって実質的に同一平面上にあるように示され、材料１８及び２４は、図１〜図３の図示する態様では、共通の高さに最上面を有すると考えられることができる。誘電体材料２４の高さは、第１高さと呼ばれることができ、半導体材料１８の高さは、第２高さと呼ばれることができる。理解されるように、本発明は、表面２６が、誘電体材料２４及び半導体材料１８にわたって同一平面上にない（すなわち、第１高さと第２高さとが互いに同じでない）他の態様（図示せず）を包含する。そのような他の態様では、誘電体層２４は、材料１８の最上面よりも上方へ延びることができ、又は、最上面よりも下方に延びることができる。
【００１３】
次に、図４〜図６を参照すると、誘電体材料２４がトレンチ１２、１４、及び１６内で凹まされた後の構造１０が示される。誘電体材料２４が、二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなる態様では、材料２４を凹ますのに利用されるエッチングは、ウェットエッチングであることができる。たとえば、エッチングは、緩衝剤処理された酸化物エッチングであることができ、及び／又は、フッ化水素酸を利用することができる（特定の態様では、エッチングは希釈されたフッ化水素酸を利用する）。半導体材料１８が本質的に単結晶シリコンからなり、誘電体材料２４が本質的に二酸化シリコンからなる場合、材料２４を凹ますのに利用されるエッチングは、好ましくは、シリコンに比べて二酸化シリコンに選択性があるエッチングである（すなわち、シリコンより速いレートで二酸化シリコンを除去する、限定はしないが、シリコンに比べて二酸化シリコンに１００％の選択性があるエッチングを含むことができるエッチングである）。次に続く説明で明らかになるように、本発明のある態様では、誘電体材料２４が凹まされる量は半導体材料ピラーの高さを決める。そのような態様では、エッチングは、誘電体材料を約５００Å〜約１５００Åだけ凹ますために行われることができ、たとえば、誘電体材料を約１０００Å〜約１５００Åだけ凹ますために行われることができる。
【００１４】
先に説明したように、トレンチ１２、１４、及び１６は、シャロートレンチ分離領域に利用された従来のトレンチに相当することができる。しかし、留意されるように、トレンチは、分離トレンチ内の絶縁体材料２４の凹みを補償するために、シャロートレンチ分離領域に従来から利用されたトレンチより深くなるように形成されることもできる。ある態様では、トレンチは約２０００Åより深く延びることができる。
【００１５】
絶縁体材料２４の凹みは、半導体材料１８の高さ（いわゆる、第２高さと呼ばれる）に対して誘電体材料の高さ（いわゆる、第１高さと呼ばれる）を下げる。そのため、半導体材料１８の最上面の高さは、図４〜図６の処理段階において、誘電体材料２４の最上面の高さを超える。換言すれば、トレンチ１２、１４、及び１６は、図４〜図６の処理段階において、誘電体材料２４で部分的に充填されるだけである。トレンチ内の誘電体材料は、図４の平面図に見ることができるように、互いに離間した行を形成する。図４における上下方向は、縦方向として定義されることができ、図４における横方向は、水平方向として定義されることができる。それに従って、誘電体材料の行は、所定の縦方向に延びる。特定の態様では、行は、縦に延びる誘電体線と呼ばれることができる。そのような線は、半導体材料１８の縦に延びるストリップ（細長い領域）（たとえば、図４及び図５のストリップ２０及び２２）によって互いに分離される。
【００１６】
次に図７〜図９を参照すると、半導体材料３０が材料１８上に形成され、誘電体材料２３が半導体材料内で且つトレンチ１２、１４及び１６の真上に形成される。誘電体材料２３はパターニングされて線２５、２７及び２９にされる。
【００１７】
図示する構造は、基板１８上で、かつ、トレンチ１２、１４、及び１６上に半導体材料３０を最初に設けることによって形成されることができる。その後、トレンチ１２、１４及び１６内で、材料３０を貫通して材料２４まで、開口が形成されることができ、開口は誘電体材料２３で充填されることができる。ある態様では、誘電体材料２３は材料３０内の開口をオーバフィルするように形成されることになり、その後、過剰の材料は平坦化によって除去されて、材料３０ならびに線２５、２７及び２９にわたって延びる、図示する平坦化された上側表面が形成されることになる。トレンチ内の誘電体材料２４は行にあり、誘電体材料２３は誘電体材料の行の高さを材料３０の高さまで高める。
【００１８】
誘電体材料２３は、その材料を先に述べた第１誘電体材料２４と区別するために、第２誘電体材料と呼ばれることができる。材料２３は、任意の適した誘電体組成物又は組成物の組合せを含むことができる。ある態様では、材料２３は組成的には材料２４と同じであることができ、他の態様では、材料２３は材料２４と異なることができる。誘電体材料２３は、たとえば、ドープされた、又は、未ドープの二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなることができる。
【００１９】
材料３０は任意の適した半導体材料を含むことができる。特定の態様では、材料３０は、シリコンを含むか、本質的にシリコンからなるか、又は、シリコンからなる。シリコンは、アモルファス、多結晶又は単結晶の形態のうちの１つ又は複数の状態であることができる。たとえば、材料３０は、単結晶材料１８の露出表面からエピタキシャル成長した単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなることができる。あるいは、材料３０は、たとえば、化学気相堆積及び／又は原子層堆積によって材料１８上に堆積された多結晶シリコン及び／又はアモルファスシリコンを含むか、本質的に該多結晶シリコン及び／又はアモルファスシリコンからなるか、又は、該多結晶シリコン及び／又はアモルファスシリコンからなることができる。材料３０は、その材料を第１半導体材料１８と区別するために、第２半導体材料と呼ばれることができる。
【００２０】
材料３０は任意の適した厚さに形成されることができる。特定の態様では、材料３０は約１０００Å〜約３０００Åの厚さに形成されることができ、ある態様では、１５００Å以上の厚さに形成されることができる。
【００２１】
半導体材料３０は、図７〜図９の処理段階において、未ドープ状態であることができる。あるいは、半導体材料３０は、その場でドープされるように形成されることができる。たとえば、特定の用途（以下で一層詳細に説明する）では、材料３０は、最終的にパターニングされてトランジスタデバイスのソース／ドレイン領域及び／又はチャネル領域を備える、垂直に延びるペデスタル（すなわち、ピラー）にされる。そのような態様では、ピラーが更なるインプラント無しで内部に所望のドーピングを有するよう、材料３０は適切にドープされるように形成されることができる。あるいは、材料３０は、材料がパターニングされて垂直に延びるピラーにされた後に、さらなるインプラントが材料３０内に設けられるように形成されることができる。
【００２２】
材料３０は、本発明の種々の態様において、多くの機能について利用されることができる。たとえば、材料３０の目的は、トレンチ１２、１４及び１６の間に最終的に形成されるピラーの垂直高さを増すことであり得る。そのようなことは、たとえば、ピラーを垂直に延びるチャネル領域として備えるトランジスタにおいて、チャネル形成の増加が望まれる場合に有利である。
【００２３】
次に図１０〜図１２を参照すると、パターニングされた材料４０は、半導体材料３０及び誘電体線２５、２７及び２９の上に形成される。材料４０は、いわゆるハードマスク（すなわち、フォトレジスト以外の材料で形成されたマスク）に相当することができ、特定の態様では、窒化シリコンを含むか、本質的に窒化シリコンからなるか、又は、窒化シリコンからなる。
【００２４】
材料４０は任意の適した方法を利用して所望のマスクパターンに形成されることができる。特定の実施態様では、材料４０は窒化シリコンであり、以下の複数ステップ方法を利用して所望のパターンに形成される。最初に、二酸化シリコンが材料３０上に形成され、窒化物マスク材料４０が最終的に所望される場所に、二酸化シリコンを貫通するように開口が形成される。その後、窒化シリコン層が二酸化シリコン上及び開口内に形成される。窒化シリコンはブランケットエッチングされるが、ブランケットエッチングは、二酸化シリコン上から窒化シリコンを除去しながら、二酸化シリコンを貫通して形成された開口内に窒化シリコンを残す。そのようなブランケットエッチングは、たとえば、化学機械研磨を含むことができる。その後、窒化シリコンに比べて二酸化シリコンに選択性があるウェットエッチングによって、二酸化シリコンが除去される。残っている窒化シリコンは、所望のパターニングされたハードマスクの形態である。
【００２５】
窒化シリコンを所望のパターニングされたハードマスクに形成する代替の方法は、窒化シリコン層を材料３０上に堆積し、次に、フォトリソグラフィで処理されたフォトレジストを使用して窒化シリコンをパターニングすることである（すなわち、フォトリソグラフィでパターニングされたフォトレジストマスクを窒化シリコン上に形成し、窒化シリコンの適切なエッチングによってフォトレジストマスクから窒化シリコンへパターンを転写し、次に、フォトレジストマスクを除去する）。
【００２６】
図示のパターニングされたマスクは、線６５及び６７、ならびに、離間したアイランド４２、４４、４６、４８、５０、５２、５４、５６、５８、６０、６２及び６４を備える。図１０の平面図に見ることができるように、線６５及び６７は、誘電体線２５、２７及び２９の方向に対して実質的に直角に延びる。誘電体線２５、２７及び２９が線６５及び６７と交差する場所は、場所６９として図示される。
【００２７】
アイランド４２、４４、４６、４８、５０、５２、５４、５６、５８、６０、６２及び６４は、縦に延びる列（アイランド４２、５０及び５８によって構成される列など）及び水平に延びる行（アイランド５０、５２、５４及び５６によって構成される行など）を備えるアレイを形成する。アイランドの縦に延びる線（アイランド４２、５０及び５８の縦に延びる線など）は「列」として記述され、アイランドの水平に延びる「行」と対比されるが、理解されるように、用語「行」は、任意の向きにある任意の線を指すために、アレイの概念以外で利用されることができる。そのため、縦に延びる線はまた、本発明のある態様では「行」と考えることができる。たとえば、図１０〜図１２の態様は、半導体材料３０内で、アイランドの縦に延びる行（アイランド４２、５０及び５８による縦に延びる行など）及び誘電体材料の縦に延びる行２５、２７及び２９を備えると考えることができる。
【００２８】
本発明の図示する態様では、水平に隣接するピラー（ピラー５０及び５２など）は、縦方向では互いに対して千鳥状ではない。対照的に、図２２は、図１０の処理段階であるが、マスキング材料の水平に隣接するアイランド４０が、互いに対して縦方向に千鳥状に配置される態様による構造１０を示す。図２２の態様は、図１０の態様に関して達成されることができるよりも、パターニング材料４０を利用して形成される構造の実装を密にすることを可能にする点で、図２２の態様は、図１０の態様に比べて好ましい。たとえば、以下で説明されるように、マスキング材料４０は、材料３０及び１８の一方又は両方からピラーを形成するのに利用されることができる。図２２の態様は、ピラーが、図１０の態様に比べてより密に実装されることを可能にする。図面を簡単にするために、誘電体線２５、２７、２９は、図２２には示されていず、線６５及び６７も示されないが、理解されるように、線２５、２７、２９、６５及び６７に類似の構造は、通常、本発明の図２２の態様に含まれる。
【００２９】
図１３〜図１５を参照すると、マスキング材料４０からのパターンは半導体材料１８及び３０に転写されて、トレンチ分離領域間の領域（たとえば、領域２０及び２２）内にピラー７０、７２、７４、７６、７８、８０、８２、８４、８６、８８、９０及び９２が形成される。
【００３０】
下にある材料へのマスク４０のパターンの転写は、線６５及び６７の下にある材料から線を形成する。そのため、マスキング材料４０によって保護されない誘電体線２５、２７及び２９の領域（図１０〜図１２）は除去され、線２５、２７及び２９の唯一残っている部分は、線２５、２７及び２９が線６５及び６７と交差する場所６９にある。場所６９における線２５、２７及び２９からの誘電体材料の部分は、線６５及び６７の下の材料を、材料３０のセクション（区域）９１、９３、９５、９７、９９、１０１、１０３及び１０５に分割するが、これらのセクションは、線２５、２７及び２９から残っている誘電体材料の部分６９によって互いに離間される。
【００３１】
たとえば、反応性イオンエッチングを含む、任意の適したエッチングは、マスキング材料４０からのパターンを下の材料に転写させるのに利用されることができる。エッチングは、好ましくは、図示のように半導体材料３０及び線２５、２７及び２９を貫通し、半導体材料１８に延びる。さらに、エッチングは、好ましくは、ピラー間の半導体材料１８の高さが、領域１２、１４及び１６内の誘電体材料２４の最上面とほぼ同じ高さになるときに終了する。そのようなことは、たとえば、時間制御エッチング及び／又は材料２４からの１つ又は複数のコンポーネントの端点の決定を利用して達成されることができる。
【００３２】
ピラー７０、７２、７４、７６、７８、８０、８２、８４、８６、８８、９０及び９２は、図１０及び２２のハードマスキング材料４０のアイランドについて先に説明したものと同じアレイパターンを有する。それに応じて、ピラーは、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されないように、又は、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されるように、形成されることができる。
【００３３】
留意されるように、図示の実施の形態では、ピラーの縦に延びる行のそれぞれは、誘電体材料の１つの行によって、ピラーの水平に隣接する行から離間されている（たとえば、ピラーの縦に延びる行７０、７８及び８６は、誘電体材料の１つの行１２を含むギャップによって、ピラーの隣接する縦に延びる行７２、８０及び８８から離間されている）。しかし、理解されるように、本発明は、ピラーの隣接する行が２つ以上の誘電体材料の行によって互いに離間される他の態様（図示せず）を包括する。
【００３４】
図示するピラーのそれぞれは、第１半導体材料１８のセグメント上に第２半導体材料３０のセグメントを備える。ピラーは、分離領域１２、１４及び１６の間に縦に延びる材料１８のストリップ（細長い領域）から上に延びる単結晶材料１８のメサ（メサ状の領域）を備えると考えることができる。メサはピラーのベースを規定する。本発明の図示する態様では、ピラーのベースの最も下の部分は、分離領域１２、１４及び１６内の誘電体材料２４の最も上の部分とほぼ同じ高さにある。対照的に、ピラーのそれぞれは、材料３０の最も上の部分によって規定された半導体材料の最も上の部分を有し、そのような最も上の部分は、図５の処理段階において、材料１８の最も上の高さを超える（すなわち、図５の構造の、いわゆる第２高さを超える）。そのため、ピラーの最も上の半導体材料３０は、ピラーの最も上の高さを規定し、その高さは、図５を参照して説明した誘電体材料２４及び半導体材料１８の高さを超える第３高さと呼ぶことができる。
【００３５】
ピラーを形成するのに利用される図示するパターニングは、第２半導体材料３０を貫通して第１半導体材料１８内に延びるが、理解されるように、本発明は、ピラーが第２半導体材料３０内に延びるだけであって第１半導体材料１８まで延びない他の態様（図示せず）を包含する。
【００３６】
次に図１６〜図１８を参照すると、ゲート誘電体１４０は、ピラー７０、７２、７４、７６、７８、８０、８２、８４、８６、８８、９０及び９２の側壁に沿って、材料３０のセクション９１、９３、９５、９７、９９、１０１、１０３及び１０５の側壁に沿って、また、ピラー間の半導体材料１８の露出領域に沿って形成される。ゲート誘電体材料は、たとえば、二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、又は、二酸化シリコンからなることができる。ゲート誘電体材料は、半導体材料１８及び３０の露出表面を酸化させることによって、及び／又は、所望の誘電体材料を堆積させることによって形成されることができる。ゲート誘電体材料は、構造１０の種々の誘電体材料に沿って形成されるように図示されていないが、理解されるように、本発明は、ゲート誘電体の誘電体材料が、構造１０の種々の誘電体材料に沿うと共に、材料１８及び３０に沿って形成される他の実施の形態を包含する。
【００３７】
ゲート線材料１４２がピラーの周りに形成されるように図示されている。ゲート線材料１４２は、線６５及び６７によって互いに分離された、水平に延びるストリップ（細長い領域）１４４、１４６及び１４８内にある。ゲート線材料のストリップ１４４、１４６及び１４８はピラーの行に沿って延び、且つ、誘電体材料１４０によってピラーから分離されたワード線を形成する。ゲート線材料は、図示するように、ピラーを完全に囲むことができ、又は、他の態様（図示せず）では、ピラーの少なくとも一部を部分的に囲むだけでよい。
【００３８】
パターニングされたゲートストリップ１４４、１４６及び１４８は任意の適した方法を利用して形成されることができる。特定の態様では、ストリップは、ゲート線材料を構造１０の全体にわたって堆積させ、その後、平坦化を利用して（たとえば、化学的機械的研磨）、マスキング材料４０の上からゲート線材料を除去することによって形成される。
【００３９】
ゲート線材料１４２は任意の適した組成物又は組成物の組合せを含むことができる。特定の態様では、材料１４２は、導電性を持つようにドープされたシリコンを含むか、本質的に該シリコンからなるか、又は、該シリコンからなる。ある態様では、材料１４２は、単独で、又は、導電性を持つようにドープされたシリコンと組み合わされて、金属及び／又は金属化合物を含むことができる。
【００４０】
ゲート線材料１４２は任意の適した厚さに形成されることができるが、好ましくは、半導体材料３０の高さ方向の厚さに部分的に重なるだけの厚さに形成される。例示的な用途では、ゲート線材料１４２は少なくとも約５００Åの厚さを有し、ある用途では１０００Åより大きな厚さを有することができる。
【００４１】
図１７及び図１８の断面は、ソース／ドレイン領域１５０、１５１及び１５３が材料３０内に形成されていることを示している。ピラー内のソース／ドレイン領域は１５０と表示され、第１ソース／ドレイン領域と呼ばれることができる。セクション９７及び９５（図１８）のソース／ドレイン領域は１５１及び１５３と表示され、その領域をピラー内のソース／ドレイン領域と区別するために、第２ソース／ドレイン領域と呼ばれることができる。ソース／ドレイン領域は、導電性増強ドーパントの任意の適したインプラントによって形成されることができ、ゲート線材料１４２に高さ方向において重なるように形成される。
【００４２】
ピラーの上部にあるソース／ドレイン領域１５０は、チャネル領域を介してセクション９１、９３、９５、９７、９９、１０１、１０３及び１０５内のソース／ドレイン領域（図１８のソース／ドレイン領域１５１及び１５３など）とゲート制御可能に接続される。そのようなチャネル領域は、ピラー及びセクション内で拡がり、ピラーとセクションを相互接続する基板１８の所定の部分内にも延びる。チャネル領域は、任意の適した処理段階でドーピングされることができ、たとえば、半導体材料１８及び３０の一方又は両方の形成中にその場でドーピングされることができる。ゲート線１４２、ソース／ドレイン領域１５０、及び、セクション９１、９３、９５、９７、９９、１０１、１０３及び１０５内のソース／ドレイン領域（たとえば、ソース／ドレイン領域１５１及び１５３）は、共に（すなわち一緒になって）、複数の電界効果トランジスタ構造を形成する。
【００４３】
次に図１９〜図２１を参照すると、マスキング材料４０（図１６〜１８）が除去され、その後、絶縁材料１５４が構造の上側表面上に形成される。絶縁材料１５４は任意の適した組成物又は組成物の組合せを含むことができ、ある態様では、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス（ＢＰＳＧ）のうちの１つ又は複数を含むか、本質的に窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス（ＢＰＳＧ）のうちの１つ又は複数からなるか、又は、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス（ＢＰＳＧ）のうちの１つ又は複数からなる。
【００４４】
材料１５４は、ソース／ドレイン領域１５０を露出させるために、材料１５４を貫通して延びる開口１５６を有し、ピラー間のセクション内のソース／ドレイン領域（たとえば、ソース／ドレイン領域１５１及び１５３）まで延びる他の開口（図示せず）を有することができる。ソース／ドレイン領域１５０は、開口１５６内で延びるインターコネクト（図示せず）を介しててコンデンサ構造１６０（図２０及び２１において、ボックスによって図式に示される）に電気接続されることができる。同様に、ピラー間のセクション内のソース／ドレイン領域（たとえば、ソース／ドレイン領域１５１及び１５３）は、適切なインターコネクトを介してビット線１６２に接続されることができる。そのため、ピラー内にチャネルを備えるトランジスタデバイスは、ＤＲＡＭ構造に組み込まれることができる。構造は多くの集積化レベルで形成されることができ、ある態様では、たとえば、４Ｆ２、６Ｆ２又は８Ｆ２ＤＲＡＭセルアレイに組み込まれることができる。本発明の他の態様（図示せず）においては、図１９〜図２１のトランジスタ構造は、ＤＲＡＭデバイスに組み込まれること以外に、又は、それに加えて、他のタイプのメモリデバイスに組み込まれることができる。たとえば、このトランジスタ構造をＳＲＡＭデバイスに組み込むことができる。
【００４５】
本発明の別の態様を図２３〜図２５を参照して述べる。そのような態様を参照するときに、適切である場合、図１〜図２１を述べるときに使用されたのと同じ番号付けが使用される。
【００４６】
最初に図２３を参照すると、図３の処理段階にある構造１０が示される。そのため、構造１０は先に述べた半導体結晶材料１８を備え、さらに、半導体材料１８内に延びる分離領域１２、１４及び１６を備える。構造はまた、分離領域間に延びる領域２０及び２２を備え、分離領域を横切り、かつ、半導体材料１８の最上面をも横切って延びる平坦化された上側表面２６を備えるように図示されている。留意されるように、上側表面２６は、本発明の他の態様（図示せず）では、非平坦であることができ、特に、領域１２、１４及び１６の表面は、他の態様では、材料１８の表面を越えることができる。
【００４７】
次に図２４を参照すると、半導体材料２００が、単結晶材料１８の最上面の上に直接にエピタキシャル成長される。ある態様では、エピタキシャル成長した材料２００は、単結晶シリコンを含むか、本質的に単結晶シリコンからなるか、又は、単結晶シリコンからなることができる。結晶材料２００は、誘電体材料２４の表面から出てくる欠陥領域２０２を備える。欠陥領域は、たとえば、単結晶材料１８の表面から起こるエピタキシャル成長によってもたらされ得るが、誘電体材料２４の表面からはもたらされない。
【００４８】
材料２００の厚さ及び該材料を成長させるのに利用される条件は、欠陥領域２０２が、誘電体領域１２、１４及び１６の間の領域（たとえば、先に述べた領域２０及び２２）にわたってほんの一部分にのみ延びるように調整されることができる。それに応じて、誘電体領域１２、１４及び１６の間に半導体材料２００の欠陥の無い領域が存在することになる。ある態様では、欠陥の無い領域が所望しないほどに狭くなる厚さまで、材料２００が成長された場合、材料２００を平坦化することで、欠陥領域の横方向厚さを減らし、したがって、欠陥の無い領域の横方向厚さを増やすことができる。例示的な態様では、材料２００は約１００ナノメートル〜約３００ナノメートルの厚さに成長し、領域１２、１４及び１６は約１００ナノメートルだけ互いに離間される。
【００４９】
パターニングされたマスキング材料４０は欠陥の無い領域上に形成され、その後、パターンが材料４０から下の半導体材料２００に転写され、材料２００の欠陥の無い領域を備えるピラー２０４、２０６、２０８及び２１０（図２５に示される）が形成される。そのようなピラーは、次に、図１３〜図２１を参照して先に説明した処理において利用され、垂直に延びるチャネル領域を有するトランジスタデバイスを形成することができる。
【００５０】
図２３〜図２５の処理と図４〜図９の処理との顕著な差は、第２半導体材料（図７〜図９の３０）が、誘電体材料２４の最も上の高さが半導体材料１８の最も上の高さより低い状態で図４〜図９の処理において形成されるが、第２半導体材料（図２４の２００）は誘電体材料２４の最も上の高さが材料１８の最も上の高さと同一平面上にある状態で図２４の処理において形成されることである。
【００５１】
本発明の別の態様を図２６及び図２７を参照して述べる。図２６及び図２７を参照すると、適切である場合、図１〜図２１を述べるときに使用されたのと同じ番号付けが使用される。
【００５２】
最初に図２６を参照すると、構造２２０は、図２の処理段階に続く処理段階にあるように図示されている。構造２２０は先に述べた構造１０と同じであるが、図２６の構造の分離領域１２、１４及び１６は図２の構造の分離領域よりずっと深い。
【００５３】
半導体材料１８及び誘電体材料２４は、同一平面上の最上面２６を共有しているように図示されている。しかし、理解されるように、材料２４は、本発明のある態様（図示せず）では、図２６の処理段階において、半導体材料１８の上面を越える上面を有する。パターニングされたマスキング材料４０は、領域１２、１４及び１６の間の半導体材料１８の領域上に形成される。
【００５４】
図２７を参照すると、ピラーは、パターニングされたマスク４０からのパターンを材料１８に転写することによって半導体材料１８内にエッチングされる。そのようなことは、たとえば、適したドライエッチングによって達成されることができる。個々のピラーは、２２２、２２４、２２６及び２２８で表わされる。図２６及び図２７の実施の形態は、ピラーが、ピラーと誘電体材料２４との間で延びる図示する側桁２３０を有することができる点で、本開示において先に述べた他の実施の形態と比べて好ましくない（側桁は、プログレーデドエッチング又はレトログレーデドエッチングから生じ得る）。ある態様では、そのような側桁は適切なエッチングによって除去されることができる。ピラー２２２、２２４、２２６及び２２８は、次に、図１３〜図２１を参照して先に述べた処理を受け、垂直に延びるチャネル領域を備えるトランジスタデバイスにピラーが組み込まれることができる。ある態様では、誘電体領域１２、１４及び１６は、誘電体領域が、ピラーの最も上の表面とほぼ同一の広がりを持った最上面を有するように残されることができる。他の態様では、誘電体領域は、適した処理を受けて、誘電体領域の最上面の高さをピラーの高さより低くなるまで減らすことができる。
【００５５】
図２７のピラーは、第１単結晶シリコン材料１８のメサ（メサ状の領域）を備えると考えることができる。図２７の態様では、ピラーの半導体材料はほぼ完全にメサの単結晶半導体材料１８である。換言すれば、ピラーの半導体材料は、本質的に単結晶半導体材料のメサからなるか、又は、単結晶半導体材料のメサからなる。これは、ピラーが半導体材料の２つのセグメントを備え、最も下のセグメントが第１半導体材料のメサであり、最も上のセグメントが第２半導体材料である、図１〜図２１の態様と対照的である。
【００５６】
上述した本発明の態様は、いくつかの利点を有することができる。たとえば、本発明の例示的な方法は、さらに新しい工具を用いることなく従来のプロセスに組み込まれることができる。同様に、本発明の例示的な方法は、エピタキシャル半導体成長を用いて行うことができ、又は、用いずに行うことができる。本発明の例示的な態様は、コストが低く、半導体作製に組み込むのに簡単であり、従来のプロセスと比べてマスキングステップの数を減らすことができ、少なくとも増やすことはない。一般に、本発明の例示的な態様は所定の用途から、より高い集積化レベルを有する将来の用途のために縮小可能である。
【００５７】
図２８は、一般に、本発明の態様によるコンピュータシステム４００の実施の形態を例として示すが、これに限られるものではない。コンピュータシステム４００は、モニタ４０１又は他の通信出力デバイスと、キーボード４０２又は他の通信入力デバイスと、マザーボード４０４とを含む。マザーボード４０４は、マイクロプロセッサ４０６又は他のデータ処理ユニットと少なくとも１つのメモリデバイス４０８とを搭載することができる。メモリデバイス４０８は上述した本発明の種々の態様を備えることができる。メモリデバイス４０８はメモリセルのアレイを備えることができ、そのようなアレイは、アレイ内の個々のメモリセルにアクセスするためのアドレス指定用回路に結合することができる。さらに、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路に結合されることができる。アドレス指定及び読み出し回路は、メモリデバイス４０８とプロセッサ４０６との間で情報を伝達するのに使用されることができる。そのようなことは、図２９に示すマザーボード４０４のブロック図で示される。そのようなブロック図において、アドレス指定用回路は４１０として示され、読み出し回路は４１２として示される。プロセッサ４０６を含む、コンピュータシステム４００の種々のコンポーネントは、本開示で先に述べたメモリ構造の１つ又は複数を備えることができる。
【００５８】
プロセッサデバイス４０６はプロセッサモジュールに対応することができ、モジュールと共に利用される関連するメモリは本発明の教示を含むことができる。
メモリデバイス４０８はメモリモジュールに対応することができる。たとえば、シングルインラインメモリモジュール（ＳＩＭＭ）及びデュアルインラインメモリモジュール（ＤＩＭＭ）は、本発明の教示を利用する実施態様において使用され得る。メモリデバイスは、デバイスのメモリセルから読み出し、メモリセルに書き込む異なる方法を提供する種々のデザインのうちの任意のデザインに組み込まれることができる。１つのそのような方法はページモード動作である。ＤＲＭにおけるページモード動作は、メモリセルアレイのある行をアクセスし、アレイの異なる列をランダムにアクセスする方法によって定義される。行と列の交差部に格納されたデータは、その列がアクセスされている間に読み出され、出力される。
【００５９】
代替のタイプのデバイスは、メモリアレイアドレスに格納されたデータが、アドレス指定された列が閉じた後に出力として利用可能になる拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データが、メモリバス上で利用可能な時間を減少させることなく、より短いアクセス信号を可能にすることによって、一部の通信速度を上げることができる。他の代替のタイプのデバイスは、ＳＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭ、ならびに、ＳＲＡＭ又はフラッシュメモリなどの他のメモリを含む。メモリデバイス４０８は、本発明の１つ又は複数の態様によって形成されたメモリを備えることができる。
【００６０】
図３０は、本発明の例示的な電子システム７００の種々の実施の形態の高レベル編成の簡易ブロック図を示す。システム７００は、たとえば、コンピュータシステム、プロセスコントロールシステム、又は、プロセッサと関連するメモリを使用する任意の他のシステムに対応することができる。電子システム７００は、プロセッサ又は算術／論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリデバイスユニット７０６、及び入力／出力（Ｉ／Ｏ）デバイス７０８を含む機能要素を有する。一般に、電子システム７００は、プロセッサ７０２によってデータに関して実施される動作、ならびに、プロセッサ７０２、メモリデバイスユニット７０６、及びＩ／Ｏデバイス７０８の間での他の相互作用を指定する固有の命令セットを有する。制御ユニット７０４は、命令が、メモリデバイス７０６からフェッチされ、実行されるようにさせる命令セットを通して連続して循環することによって、プロセッサ７０２、メモリデバイス７０６、及びＩ／Ｏデバイス７０８の全ての動作を協調させる。種々の実施の形態において、メモリデバイス７０６は、ランダムアクセスメモリ（ＲＡＭ）デバイス、読み出し専用メモリ（ＲＯＭ）デバイス、フロッピーディスクドライブ及びコンパクトディスクＣＤ−ＲＯＭドライブなどの周辺デバイスを含むが、それに限定されない。当業者は理解するように、本開示を読み理解することによって、図示する電気コンポーネントが本開示で先に説明されたメモリ構造を含むように作製されることができる。
【００６１】
図３１は、例示的な電子システム８００の種々の実施の形態の高レベル編成の簡易ブロック図である。システム８００は、メモリセルのアレイ８０４、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読み出し／書き込み制御回路８１２、及び入力／出力回路８１４を有するメモリデバイス８０２を含む。メモリデバイス８０２は、さらに、電力回路８１６、及び、メモリセルが、低閾値伝導状態にあるか、又は、高閾値非伝導状態にあるかを判定するための電流センサなどのセンサ８２０を含む。図示する電力回路８１６は、電源回路８８０、基準電圧を提供するための回路８８２、第１ワード線にパルスを提供するための回路８８４、第２ワード線にパルスを提供するための回路８８６、及びビット線にパルスを提供するための回路８８８を含む。システム８００はまた、プロセッサ８２２又はメモリアクセス用のメモリコントローラを含む。
【００６２】
メモリデバイス８０２は、配線すなわち金属線を通じてプロセッサ８２２から制御信号８２４を受け取る。メモリデバイス８０２は、Ｉ／Ｏ線を介してアクセスされるデータを格納するのに使用される。当業者によって理解されるように、さらなる回路及び制御信号を提供することができ、メモリデバイス８０２は、本発明に的を絞るのを助けるために簡略化されている。プロセッサ８２２又はメモリデバイス８０２の少なくとも一方は、本開示で先に述べたタイプのメモリ構造を含むことができる。
【００６３】
本開示の示される種々のシステムは、本発明の回路及び構造について、種々の用途を全体に理解させることを可能にすることを意図され、本発明の態様によるメモリセルを使用した電子システムの全ての要素及び特徴についての完全な説明の役を果たすことを意図しない。当業者は理解するように、プロセッサとメモリデバイスとの間の通信時間を低減するために、種々の電子システムが、単一パッケージ処理ユニット内で、又は、さらに単一半導体チップ上で作製されることができる。
【００６４】
メモリセルの用途は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュールで使用するための電子システムを含むことができ、多層モジュール、マルチチップモジュールを含んでもよい。そのような回路は、さらに、クロック、テレビジョン、セルフォン、パーソナルコンピュータ、自動車、工業用制御システム、航空機などのような種々の電子システムのサブコンポーネントであることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の例示的な態様の予備処理状態にある半導体構造の部分平面図である。
【図２】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図１の線２−２に沿い、また、図３の線２−２に沿った側断面図である。
【図３】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図１の線３−３に沿い、また、図２の線３−３に沿った側断面図である。
【図４】図１〜図３の処理段階に続く処理段階において示される図１の部分図である。
【図５】図１〜図３の処理段階に続く処理段階において示される図２の断面図であり、図４の線５−５に沿い、また、図６の線５−５に沿った断面図である。
【図６】図１〜図３の処理段階に続く処理段階において示される図３の断面図であり、図４の線６−６に沿い、また、図５の線６−６に沿った断面図である。
【図７】図４〜図６の処理段階に続く処理段階において示される図１の部分図である。
【図８】図４〜図６の処理段階に続く処理段階において示される図２の断面図であり、図７の線８−８に沿い、また、図９の線８−８に沿った断面図である。
【図９】図４〜図６の処理段階に続く処理段階において示される図３の断面図であり、図７の線９−９に沿い、また、図８の線９−９に沿った断面図である。
【図１０】図７〜図９の処理段階に続く処理段階において示される図１の部分図である。
【図１１】図７〜図９の処理段階に続く処理段階において示される図２の断面図であり、図１０の線１１−１１に沿い、また、図１２の線１１−１１に沿った断面図である。
【図１２】図７〜図９の処理段階に続く処理段階において示される図３の断面図であり、図１０の線１２−１２に沿い、また、図１１の線１２−１２に沿った断面図である。
【図１３】図１０〜図１２の処理段階に続く処理段階において示される図１の部分図である。
【図１４】図１０〜図１２の処理段階に続く処理段階において示される図２の断面図であり、図１３の線１４−１４に沿い、また、図１５の線１４−１４に沿った断面図である。
【図１５】図１０〜図１２の処理段階に続く処理段階において示される図３の断面図であり、図１０の線１５−１５に沿い、また、図１４の線１５−１５に沿った断面図である。
【図１６】図１３〜図１５の処理段階に続く処理段階において示される図１の部分図である。
【図１７】図１３〜図１５の処理段階に続く処理段階において示される図２の断面図であり、図１６の線１７−１７に沿い、また、図１８の線１７−１７に沿った断面図である。
【図１８】図１３〜図１５の処理段階に続く処理段階において示される図３の断面図であり、図１６の線１８−１８に沿い、また、図１７の線１８−１８に沿った断面図である。
【図１９】図１６〜図１８の処理段階に続く処理段階において示される図１の部分図である。
【図２０】図１６〜図１８の処理段階に続く処理段階において示される図２の断面図であり、図１９の線２０−２０に沿い、また、図２１の線２０−２０に沿った断面図である。
【図２１】図１６〜図１８の処理段階に続く処理段階において示される図３の断面図であり、図１９の線２１−２１沿い、また、図２０の線２１−２１に沿った断面図である。
【図２２】図１０を参照して先に述べた実施の形態に対する代替の実施の形態における、図１０の処理段階において示される図１の部分図である。
【図２３】本発明の別の例示的な態様の予備処理段階として示される図２の部分図である。
【図２４】図２３の処理段階に続く処理段階において示される図２３のウェハの部分図である。
【図２５】図２４の処理段階に続く処理段階において示される図２３のウェハの部分図である。
【図２６】本発明の更に別の態様による、図２の処理段階に続く処理段階において示される図２のウェハの部分図である。
【図２７】図２６の処理段階に続く処理段階において示される図２６のウェハの部分図である。
【図２８】本発明の例示的な用途を示すコンピュータの線図である。
【図２９】図２８のコンピュータのマザーボードの特定の特徴を示すブロック図である。
【図３０】本発明の例示的な態様による電子システムの高レベルブロック図である。
【図３１】本発明の態様による例示的なメモリデバイスの簡易ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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