(57)【特許請求の範囲】
【請求項１】
複数個のメモリチップと、
前記メモリチップの正常動作如何に対する情報を格納し、アドレス信号に合うように正常に動作するチップを選択する制御チップと、を含み、
前記制御チップは、
前記チップの正常動作如何に対する情報を格納し、格納されたチップ情報によりそれぞれのチップに対するヒューズ信号を出力するためのヒューズ回路と、
前記ヒューズ回路が出力するヒューズ信号を組み合わせてそれぞれの組み合わせの結果によるケース信号を出力するケースロジック回路と、
前記ケース信号により、正常に動作するチップを選択するチップ選択信号を出力するチップ選択ロジック回路と、
を含むことを特徴とするマルチチップパッケージ装置。
【請求項２】
前記制御チップは、
前記ヒューズ回路を制御して正常に動作しないチップに対するヒューズ信号を制御する制御部をさらに含むことを特徴とする請求項１に記載のマルチチップパッケージ装置。
【請求項３】
前記制御チップは、
入力アドレス信号により順に複数個のイネーブル信号を生成して出力するアドレス回路をさらに含むことを特徴とする請求項１または請求項２に記載のマルチチップパッケージ装置。
【請求項４】
前記ヒューズ回路は、
前記それぞれのチップに対するヒューズ信号出力部を含み、それぞれのヒューズ信号出力部は、
テストモードにおいて高電圧を生成して出力する高電圧ポンプと、
第１のノードの電圧レベルにより第２の電圧レベルのヒューズ信号を出力する第１のスイッチング素子と、
テストモードにおいて制御信号により前記高電圧ポンプが生成する高電圧を前記第１のスイッチング素子に印加するレベルシフターと、
を含み、
前記第１のスイッチング素子は、高電圧が印加されればブレイクダウンされて前記ヒューズ信号を第２の電圧レベルに出力することを特徴とする請求項３に記載のマルチチップパッケージ装置。
【請求項５】
前記第１のスイッチング素子は、低電圧トランジスタであることを特徴とする請求項４に記載のマルチチップパッケージ装置。
【請求項６】
前記ヒューズ信号出力部は、それぞれ、正常動作モードにおいて前記第１のノードを接地電圧と連結させる第２のスイッチング素子を含むことを特徴とする請求項４に記載のマルチチップパッケージ装置。
【請求項７】
前記ケースロジック回路は、
前記ヒューズ回路が出力するヒューズ信号の組み合わせにより決定されるケースにより互いに異なるケース信号をそれぞれ出力するようにするケース信号出力部を含むことを特徴とする請求項３に記載のマルチチップパッケージ装置。
【請求項８】
前記チップ選択ロジック回路は、
前記ケース信号によりそれぞれ動作する複数のチップ選択部を含むことを特徴とする請求項３に記載のマルチチップパッケージ装置。
【請求項９】
前記複数のチップ選択部は、それぞれ、それぞれ入力される設定されたケース信号と、前記イネーブル信号の組み合わせにより正常に動作するチップのみを選択するチップ選択信号を出力することを特徴とする請求項８に記載のマルチチップパッケージ装置。
【請求項１０】
複数個のメモリチップに対してそれぞれ正常な動作を行うかどうかを示すヒューズ信号を出力するためのヒューズ回路と、
前記ヒューズ回路が出力する前記ヒューズ信号を組み合わせてそれぞれの組み合わせの結果によるケース信号を出力するケースロジック回路と、
前記ケース信号により、正常に動作する前記チップを順に選択するチップ選択信号を出力するチップ選択ロジック回路と、
前記ヒューズ回路を制御して正常に動作しないチップに対するヒューズ信号を制御する制御部を含む制御チップと、
を含むことを特徴とするマルチチップパッケージ装置。
【請求項１１】
前記制御チップは、
入力アドレス信号により順に複数個のイネーブル信号を生成して出力するアドレス回路をさらに含むことを特徴とする請求項１０に記載のマルチチップパッケージ装置。
【請求項１２】
前記ヒューズ回路は、
前記それぞれのチップに対するヒューズ信号出力部を含み、それぞれのヒューズ信号出力部は、
テストモードにおいて高電圧を生成して出力する高電圧ポンプと、
第１のノードの電圧レベルにより第２の電圧レベルのヒューズ信号を出力する第１のスイッチング素子と、
テストモードにおいて制御信号により前記高電圧ポンプが生成する高電圧を前記第１のスイッチング素子に印加するレベルシフターと、
を含み、
前記第１のスイッチング素子は、高電圧が印加されればブレイクダウンされて前記ヒューズ信号を第２の電圧レベルに出力することを特徴とする請求項１１に記載のマルチチップパッケージ装置。
【請求項１３】
前記第１のスイッチング素子は、低電圧トランジスタであることを特徴とする請求項１２に記載のマルチチップパッケージ装置。
【請求項１４】
前記ヒューズ信号出力部は、それぞれ、正常動作モードにおいて前記第１のノードを接地電圧と連結させる第２のスイッチング素子を含むことを特徴とする請求項１２に記載のマルチチップパッケージ装置。
【請求項１５】
前記ケースロジック回路は、
前記ヒューズ回路が出力するヒューズ信号の組み合わせにより決定されるケースにより互いに異なるケース信号をそれぞれ出力するようにするケース信号出力部を含むことを特徴とする請求項１１に記載のマルチチップパッケージ装置。
【請求項１６】
前記チップ選択ロジック回路は、
前記ケース信号によりそれぞれ動作する複数のチップ選択部を含むことを特徴とする請求項１１に記載のマルチチップパッケージ装置。
【請求項１７】
前記複数のチップ選択部は、それぞれ、それぞれ入力される設定されたケース信号と、前記イネーブル信号の組み合わせにより正常に動作するチップのみを選択するチップ選択信号を出力することを特徴とする請求項１６に記載のマルチチップパッケージ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つ以上のチップを含むマルチチップパッケージ装置{Multi chip package device}に関するものであり、特に、マルチチップのうち、不良チップがある場合、正常チップだけを選択して用いるようにするマルチチップパッケージ装置に関するものである。
【背景技術】
【０００２】
最近の半導体産業の発展、そして使用者の要求により電子機器は、ますます小型化及び軽量化が要求されている。このような要求を満たすために適用される技術の一つがマルチチップパッケージング(Multi Chip Packaging)技術である。マルチチップパッケージング技術は、複数個の半導体チップを一つのパッケージで構成する技術であり、この技術が適用されたマルチチップパッケージを用いるのが一つの半導体チップを含むパッケージ複数個を用いるより小型化と軽量化及び実装面積に有利である。
【０００３】
上記のように、複数のチップが実装されたパッケージは、動作時にいずれか一つのチップを選択するための選択信号により動作する。そして、一つのチップが動作する間、他のチップは動作をしないようにすることが一般的である。
【０００４】
一般に、マルチチップパッケージ装置においてそれぞれのチップを選択することは、外部から入力されるアドレスを用いる。もし、４個のチップが含まれたパッケージ装置であれば、第一のチップを‘00’、第二のチップを‘01’、第三のチップを‘10’そして第四のチップは‘11’と設定し、入力アドレスによりそれぞれのチップを選択するようにする。
【０００５】
ところで、外部アドレスは‘00’から‘11’の順に入力されるが、一つのチップでも動作不能に故障したら、アドレスの順が不規則に変更され、パッケージ装置を使うことができない問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明がなそうとする技術的課題は、複数のチップを含むパッケージ装置において複数のチップから不良が発生したチップがある場合、残りのチップだけで動作し得るようにするマルチチップパッケージ装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の特徴によるマルチチップパッケージ装置は、複数個のメモリチップと、前記メモリチップの正常動作如何に対する情報を格納し、アドレス信号に合うように正常に動作するチップを選択する制御チップと、を含み、前記制御チップは、前記チップの正常動作如何に対する情報を格納し、格納されたチップ情報によりそれぞれのチップに対するヒューズ信号を出力するためのヒューズ回路と、前記ヒューズ回路が出力するヒューズ信号を組み合わせてそれぞれの組み合わせの結果によるケース信号を出力するケースロジック回路と、前記ケース信号により、正常に動作するチップを選択するチップ選択信号を出力するチップ選択ロジック回路と、を含むことを特徴とする。
【０００８】
前記制御チップは、前記ヒューズ回路を制御して正常に動作しないチップに対するヒューズ信号を制御する制御部とを含む。
【０００９】
前記制御チップは、入力アドレス信号により順に複数個のイネーブル信号を生成して出力するアドレス回路をさらに含むことを特徴とする。
【００１０】
前記ヒューズ回路は、前記それぞれのチップに対するヒューズ信号出力部を含み、それぞれのヒューズ信号出力部は、テストモードにおいて高電圧を生成して出力する高電圧ポンプと、第１のノードの電圧レベルにより第２の電圧レベルのヒューズ信号を出力する第１のスイッチング素子と、テストモードにおいて制御信号により前記高電圧ポンプが生成する高電圧を前記第１のスイッチング素子に印加するレベルシフターとを含み、前記第１のスイッチング素子は、高電圧が印加されれば、ブレイクダウンされ、前記ヒューズ信号を第２の電圧レベルに出力することを特徴とする。
【００１１】
前記第１のスイッチング素子は、低電圧トランジスタであることを特徴とする。
【００１２】
前記ヒューズ信号出力部は、それぞれ、正常動作モードにおいて前記第１のノードを接地電圧と連結させる第２のスイッチング素子を含むことを特徴とする。
【００１３】
前記ケースロジック回路は、前記ヒューズ回路が出力するヒューズ信号の組み合わせにより決定されるケースにより互いに異なるケース信号をそれぞれ出力するようにするケース信号出力部を含むことを特徴とする。
【００１４】
前記チップ選択ロジック回路は、前記ケース信号によりそれぞれ動作する複数（多数）のチップ選択部を含むことを特徴とする。
【００１５】
前記複数（多数）のチップ選択部は、それぞれ入力される設定されたケース信号と、前記イネーブル信号の組み合わせにより正常に動作するチップのみを選択するチップ選択信号を出力することを特徴とする。
【００１６】
本発明の他の特徴によるマルチチップパッケージ装置は、複数個のメモリチップに対してそれぞれ正常な動作を行うかどうかを示すヒューズ信号を出力するためのヒューズ回路と、前記ヒューズ回路が出力する前記ヒューズ信号を組み合わせて、それぞれの組み合わせの結果によるケース信号を出力するケースロジック回路と、前記ケース信号により、正常に動作する前記チップを順に選択するチップ選択信号を出力するチップ選択ロジック回路と、前記ヒューズ回路を制御し、正常に動作しないチップに対するヒューズ信号を制御する制御部を含む制御チップを含むことを特徴とする。
【００１７】
前記制御チップは、入力アドレス信号により順に複数個のイネーブル信号を生成して出力するアドレス回路をさらに含むことを特徴とする。
【００１８】
前記ヒューズ回路は、前記それぞれのチップに対するヒューズ信号出力部を含み、それぞれのヒューズ信号出力部は、テストモードにおいて高電圧を生成して出力する高電圧ポンプと、第１のノードの電圧レベルにより第２の電圧レベルのヒューズ信号を出力する第１のスイッチング素子と、テストモードにおいて制御信号により前記高電圧ポンプが生成する高電圧を前記第１のスイッチング素子に印加するレベルシフターとを含み、前記第１のスイッチング素子は、高電圧が印加されれば、ブレイクダウンされ、前記ヒューズ信号を第２の電圧レベルに出力することを特徴とする。
【００１９】
前記第１のスイッチング素子は、低電圧トランジスタであることを特徴とする。
【００２０】
前記ヒューズ信号出力部は、それぞれ、正常動作モードにおいて前記第１のノードを接地電圧と連結させる第２のスイッチング素子を含むことを特徴とする。
【００２１】
前記ケースロジック回路は、前記ヒューズ回路が出力するヒューズ信号の組み合わせにより決定されるケースにより互いに異なるケース信号をそれぞれ出力するようにするケース信号出力部を含むことを特徴とする。
【００２２】
前記チップ選択ロジック回路は、前記ケース信号によりそれぞれ動作する複数（多数）のチップ選択部を含むことを特徴とする。
【００２３】
前記複数（多数）のチップ選択部は、それぞれ入力される設定されたケース信号と、前記イネーブル信号の組み合わせにより正常に動作するチップのみを選択するチップ選択信号を出力することを特徴とする。
【発明の効果】
【００２４】
以上で説明したように、本発明によるマルチチップパッケージ装置は、パッケージされた数個のチップのうち、一つでも故障が発生された場合、正常な残りのチップを選択し得るようにする。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２６】
図１（ａ）は、マルチチップパッケージ装置の構造を示したブロック図である。
【００２７】
図１（ａ）を参照すれば、マルチチップパッケージ装置100は、複数個のメモリチップである第１〜第４のチップ110〜140と、制御チップ200を含む。制御チップ200は各メモリチップの正常動作如何に対する情報を格納し、アドレス信号に合うように正常に動作するチップを選択する。
【００２８】
第１〜第４のチップ110〜140は、制御チップ200により選択されて動作をする。そして、第１〜第４のチップ110〜140はメモリ素子であり、制御チップ200は外部から入力されるアドレスにより第１〜第４のチップ110〜140を選択する。
【００２９】
上記制御チップ200は、次の通りである。
【００３０】
図１（ｂ）は、図１（ａ）の制御チップの構造を示したブロック図である。
【００３１】
図１（ｂ）を参照すれば、制御チップ200は、アドレス回路210と、ヒューズ回路220と、ケースロジック回路230と、チップ選択ロジック回路240及び制御部250を含む。
【００３２】
アドレス回路210は、外部から入力される入力アドレス信号となるアドレス情報A<0:1>を用いて第１〜第４のチップ110〜140の第１〜第４のイネーブル信号EN<1:4>を出力する。そして、ヒューズ回路220は、電気ヒューズ回路(Electric Fuse Circuit)で構成され制御信号により正常に動作しないチップに対する情報を 、第１〜第４のヒューズ信号FN<1:4>を出力する。
【００３３】
ケースロジック回路230は、ヒューズ回路220の第１〜第４のヒューズ信号FN<1:4>を用いてパッケージ動作ケース(CASE)を選択し、第１〜第５のケース信号CASE<1:5>を出力する。チップ選択ロジック回路240は、アドレス回路210の第１〜第４のイネーブル信号EN<1:4>とケースロジック回路230の第１〜第５のケース信号CASE<1:5>を用いて第１〜第４のチップ選択信号CS<1:4>を出力する。上記第１〜第４のチップ選択信号CS<1:4>により上記第１〜第４のチップ110〜140が順に選択される。
【００３４】
制御部250は、外部から入力されるアドレスを用いたアドレス情報A<0:1>をアドレス回路210に提供し、動作しないチップ情報を用いてヒューズ回路220のヒューズをカットする制御信号を出力する。
【００３５】
上記のアドレス回路210と、ヒューズ回路220と、ケースロジック回路230及びチップ選択ロジック回路240をそれぞれ詳しく説明すれば、次の通りである。
【００３６】
図２は、図１（ｂ）のアドレス回路210の回路図である。
【００３７】
図２を参照すれば、本発明の実施例によるアドレス回路210は、第１〜第４のイネーブル信号EN<1:4>をそれぞれ出力するために、第１〜第４のインバータIN1〜IN4と第１〜第４のアンドゲートAND1〜AND4を含む。
【００３８】
第１のインバータIN1はアドレス情報A<0>を反転して出力し、第２のインバータIN2はアドレス情報A<1>を反転して出力する。そして、第１のインバータIN1と第２のインバータIN2の出力は第１のアンドゲートAND1に入力される。第１のアンドゲートAND1は、第１のインバータIN1と第２のインバータIN2の出力をアンドで組み合わせて第１のイネーブル信号EN<1>として出力する。
【００３９】
第３のインバータIN3はアドレス情報A<0>を反転して出力し、第３のインバータIN3の出力とアドレス情報A<1>は第２のアンドゲートAND2に入力される。第２のアンドゲートAND2は、第３のインバータIN3の出力とアドレス情報A<1>を組み合わせて第２のイネーブル信号EN<2>として出力する。
【００４０】
第４のインバータIN4はアドレス情報A<1>を反転して出力し、第４のインバータIN4の出力とアドレス情報A<0>は第３のアンドゲートAND3に入力される。第３のアンドゲートAND3は、第４のインバータIN4の出力とアドレス情報A<0>を組み合わせて第３のイネーブル信号EN<3>として出力する。
【００４１】
第４のアンドゲートAND4はアドレス情報A<0:1>の入力を受け、これを組み合わせて第４のイネーブル信号EN<4>として出力する。アドレス情報A<0:1>は、順に増加されるため、[00]、[01]、[10]、[11]の順にカウントされる。もし、一つのチップが故障する場合は、チップの順に関係なく、アドレス信号は[00]、[01]、[10]の順に増加する。
【００４２】
上記第１〜第４のイネーブル信号EN<1:4>は、アドレス情報A<0:1>により、次の通り出力される。
【００４３】
【表１】
0005096217.tif 000002
【００４４】
上記表１に示されたように、アドレス回路210は、アドレス情報A<0:1>により第１〜第４のイネーブル信号EN<1:4>をハイレベルに出力する。上記第１〜第４のイネーブル信号EN<1:4>は、チップ選択ロジック回路240に入力され、第１〜第５のケース信号CASE<1:5>と組み合わせて第１〜第４のチップ110〜140を選択する第１〜第４のチップ選択信号CS<1:4>を出力するようにする。
【００４５】
第１〜第４のチップ110〜140の動作状態による第１〜第４のヒューズ信号FN<1:4>を出力するヒューズ信号出力部となるヒューズ回路220は、次の通りである。
【００４６】
図３は、図１（ｂ）のヒューズ回路220の回路図である。
【００４７】
図３を参照すれば、ヒューズ回路220は、高電圧ポンプ221と、第１〜第４のヒューズ信号生成部222〜225とを含む。
【００４８】
第１〜第４のヒューズ信号生成部222〜225は、第１〜第４のレベルシフター226〜229と、第１〜第12のNMOSトランジスタN1〜N12と第１〜第４のPMOSトランジスタP1〜P4を含む。
【００４９】
高電圧ポンプ221は、制御部250の制御信号EN_3により動作し、制御信号EN_3がハイレベルに入力されれば、高電圧をノードK1に出力する。そして、第１〜第４のヒューズ信号生成部222〜225は、第１〜第４のヒューズ信号FN<1:4>をそれぞれ出力する。
【００５０】
第１のレベルシフター226は制御信号EN_2_1により動作をし、高電圧ポンプ221が出力する高電圧をノードK1を通じて入力を受けて一定時間が経過した後に出力する。第１のNMOSトランジスタN1はノードK1とノードK2の間に連結され、第１のNMOSトランジスタN1のゲートは第１のレベルシフター226の出力が入力される。
【００５１】
第２のNMOSトランジスタN2はノードK2と接地ノードの間に連結され、第２のNMOSトランジスタN2のゲートには制御信号EN_1が入力される。第１のPMOSトランジスタP1は電源電圧とノードK6の間に連結され、第１のPMOSトランジスタP1のゲートはノードK2に連結される。
【００５２】
第３のNMOSトランジスタN3はノードK6と接地ノードの間に連結され、第３のNMOSトランジスタN3のゲートも接地ノードに連結される。第３のNMOSトランジスタN3はダイオードで回路に連結される。上記ノードK6から第１のヒューズ信号FN<1>が出力される。
【００５３】
第２のレベルシフター227は、制御信号EN_2_2により動作をし、高電圧ポンプ221が出力する高電圧をノードK1を通じて入力を受けて一定時間が経過した後に出力する。第４のNMOSトランジスタN4はノードK1とノードK3の間に連結され、第４のNMOSトランジスタN4のゲートは第２のレベルシフター227の出力が入力される。
【００５４】
第５のNMOSトランジスタN5はノードK3と接地ノードの間に連結され、第５のNMOSトランジスタN5のゲートには制御信号EN_1が入力される。第２のPMOSトランジスタP2は電源電圧とノードK7の間に連結され、第２のPMOSトランジスタP2のゲートはノードK3に連結される。
【００５５】
そして、第６のNMOSトランジスタN6はノードK7と接地ノードの間に連結され、第６のNMOSトランジスタN6のゲートも接地ノードに連結される。そして、ノードK7を通じて第２のヒューズ信号FN<2>が出力される。
【００５６】
第３のレベルシフター228は制御信号EN_2_3により動作をし、高電圧ポンプ221が出力する高電圧をノードK1を通じて入力を受けて一定時間が経過した後に出力する。第７のNMOSトランジスタN7はノードK1とノードK4の間に連結され、第７のNMOSトランジスタN7のゲートは第３のレベルシフター228の出力が入力される。
【００５７】
第８のNMOSトランジスタN8はノードK4と接地ノードの間に連結され、第８のNMOSトランジスタN8のゲートには制御信号EN_1が入力される。第３のPMOSトランジスタP3は電源電圧とノードK8の間に連結され、第３のPMOSトランジスタP3のゲートはノードK4に連結される。
【００５８】
第９のNMOSトランジスタN9はノードK8と接地ノードの間に連結され、第９のNMOSトランジスタN9のゲートも接地ノードに連結される。そして、ノードK8を通じて第３のヒューズ信号FN<3>が出力される。
【００５９】
第４のレベルシフター229は制御信号EN_2_4により動作をし、高電圧ポンプ221が出力する高電圧をノードK1を通じて入力を受けて一定時間が経過した後に出力する。第10のNMOSトランジスタN10はノードK1とノードK5の間に連結され、第10のNMOSトランジスタN10のゲートには第４のレベルシフター229の出力が入力される。
【００６０】
第11のNMOSトランジスタN11はノードK5と接地ノードの間に連結され、第11のNMOSトランジスタN11のゲートには制御信号EN_1が入力される。第４のPMOSトランジスタP4は電源電圧とノードK9の間に連結され、第４のPMOSトランジスタP4のゲートにはノードK5が連結される。
【００６１】
第12のNMOSトランジスタN12はノードK9と接地ノードの間に連結され、第12のNMOSトランジスタN12のゲートは接地ノードに連結される。
【００６２】
上記において第１〜第12のNMOSトランジスタN1〜N12は高電圧に対して動作することができるトランジスタであり、第１〜第４のPMOSトランジスタP1〜P4は高電圧による電流が流れる場合に破壊(Break Down)されるトランジスタである。
【００６３】
したがって、第１〜第４のPMOSトランジスタP1〜P4を高電圧を用いて破壊することにより、第１〜第４のヒューズ信号FN<1:4>を制御し、故障したチップに対する情報を格納する。例えば、故障したチップが第１のチップ110であれば、第１のPMOSトランジスタP1を破壊して第１のヒューズ信号FN<1>がロウレベルに出力されるようにする。詳しい動作の説明は、後述する。
【００６４】
即ち、低電圧トランジスタにより構成される第１のスイッチング素子となる第１〜第４のPMOSトランジスタP1〜P4は、第１のノードとなる各ノードK2, K3, K4, K5の電圧レベルにより第２の電圧レベルのヒューズ信号を出力し、第１〜第４のレベルシフター226〜229はテストモードにおいて制御信号により高電圧ポンプ221が生成する高電圧を該第１のスイッチング素子となる第１〜第４のPMOSトランジスタP1〜P4に印加する。第１のスイッチング素子となる第１〜第４のPMOSトランジスタP1〜P4は、高電圧が印加されればブレイクダウン（破壊）されて前記ヒューズ信号を第２の電圧レベルに出力する。
【００６５】
一方、上記第１〜第４のヒューズ信号FN<1:4>を用いて第１〜第５のケース信号CASE<1:5>を出力するケースロジック回路230は、次の通りである。
【００６６】
図４は、図１（ｂ）のケースロジック回路230の回路図である。
【００６７】
図４を参照すれば、ケースロジック回路230は、第１〜第４のヒューズ信号FN<1:4>を組み合わせて決定されるケースにより互いに異なる第１〜第５のケース信号CASE <1:5>を出力するために、ケース信号出力部となる第５〜第９のアンドゲートAND5〜AND9と第５〜第８のインバータIN5〜IN8を含む。
【００６８】
第５のアンドゲートAND5は、第１〜第４のヒューズ信号FN<1:4>の入力を受けてアンドで組み合わせて第１のケース信号CASE1を出力する。そして、第６のアンドゲートAND6は、第５のインバータIN5により反転された第１のヒューズ信号FN<1>と第２〜第４のヒューズ信号FN<2:4>の入力を受けてアンドで組み合わせ、その結果を第２のケース信号CASE<2>に出力する。
【００６９】
第７のアンドゲートAND7は、第１のヒューズ信号FN<1>と第６のインバータIN6により反転された第２のヒューズ信号FN<2>と、第３及び第４のヒューズ信号FN<3:4>の入力を受けてアンドで組み合わせ、その結果を第３のケース信号CASE<3>に出力する。
【００７０】
そして、第８のアンドゲートAND8は、第１及び第２のヒューズ信号FN<1:2>と第７のインバータIN7により反転された第３のヒューズ信号FN<3>と、第４のヒューズ信号FN<4>の入力を受けてアンドで組み合わせ、その結果を第４のケース信号CASE<4>に出力する。
【００７１】
最後に、第９のアンドゲートAND9は、第１〜第３のヒューズ信号FN<1:3>と第８のインバータIN8により反転された第４のヒューズ信号FN<4>の入力を受けてアンドで組み合わせ、その結果を第５のケース信号CASE<5>に出力する。
【００７２】
上記第１〜第５のケース信号CASE<1:5>は、それぞれが第１〜第４のチップ110〜140の動作如何により出力される信号である。
【００７３】
次の表２は、第１〜第４のヒューズ信号FN<1:4>により区別されるケース信号を示す。
【００７４】
【表２】
0005096217.tif 000003
【００７５】
上記の第１〜第５のケース信号CASE<1:5>によりチップ選択ロジック回路240は、それぞれの場合により第１〜第４のチップ選択信号CS<1:4>を出力する。
【００７６】
図５は、図１（ｂ）のチップ選択ロジック回路240の回路図である。
【００７７】
図５を参照すれば、チップ選択ロジック回路240は第１〜第５のケース信号CASE<1:5>によりそれぞれのチップ選択信号CS<1:4>を出力するための第１〜第５のチップ選択部241〜245を含む。
【００７８】
第１〜第５のチップ選択部241〜245は、それぞれのケース信号により動作をし、各ケースである時のチップ選択信号CS<1:4>を出力する。
【００７９】
第１のチップ選択部241は第10〜第13のアンドゲートAND10〜AND13を含み、第２のチップ選択部242は第14〜第16のアンドゲートAND14〜AND16を含み、第３のチップ選択部243は第17〜第19のアンドゲートAND17〜AND19を含む。そして、第４のチップ選択部244は第20〜第22のアンドゲートAND20〜AND22を含み、第５のチップ選択部245は第23〜第25のアンドゲートAND23〜AND25を含む。
【００８０】
第10のアンドゲートAND10は、第１のイネーブル信号EN<1>と第１のケース信号CASE<1>の入力を受けてアンドで組み合わせ、その結果を第１のチップ選択信号CS<1>に出力する。第11のアンドゲートAND11は、第２のイネーブル信号EN<2>と第１のケース信号CASE<1>の入力を受けてアンドで組み合わせ、その結果を第２のチップ選択信号CS<2>に出力する。
【００８１】
そして、第12のアンドゲートAND12は、第３のイネーブル信号EN<3>と第１のケース信号CASE<1>の入力を受けてアンドで組み合わせ、その結果を第３のチップ選択信号CS<3>に出力する。第13のアンドゲートAND13は、第４のイネーブル信号EN<4>と第１のケース信号CASE<1>の入力を受けてアンドで組み合わせ、その結果を第４のチップ選択信号CS<4>に出力する。
【００８２】
第14のアンドゲートAND14は、第１のイネーブル信号EN<1>と第２のケース信号CASE<2>の入力を受けてアンドで組み合わせ、その結果を第２のチップ選択信号CS<2>に出力する。第15のアンドゲートAND15は、第２のイネーブル信号EN<2>と第２のケース信号CASE<2>の入力を受けてアンドで組み合わせ、その結果を第３のチップ選択信号CS<3>に出力する。そして、第16のアンドゲートAND16は、第３のイネーブル信号EN<3>と第２のケース信号CASE<2>の入力を受けてアンドで組み合わせ、その結果を第４のチップ選択信号CS<4>に出力する。
【００８３】
第17のアンドゲートAND17は、第１のイネーブル信号EN<1>と第３のケース信号CASE<3>の入力を受けてアンドで組み合わせ、その結果を第１のチップ選択信号CS<1>に出力する。第18のアンドゲートAND18は、第２のイネーブル信号EN<2>と第３のケース信号CASE<3>の入力を受けてアンドで組み合わせ、その結果を第３のチップ選択信号CS<3>に出力する。そして、第19のアンドゲートAND19は、第３のイネーブル信号EN<3>と第３のケース信号CASE<3>の入力を受けてアンドで組み合わせ、その結果を第４のチップ選択信号CS<4>に出力する。
【００８４】
第20のアンドゲートAND20は、第１のイネーブル信号EN<1>と第４のケース信号CASE<4>の入力を受けてアンドで組み合わせ、その結果を第１のチップ選択信号CS<1>に出力する。第21のアンドゲートAND21は、第２のイネーブル信号EN<2>と第４のケース信号CASE<4>の入力を受けてアンドで組み合わせ、その結果を第２のチップ選択信号CS<2>に出力する。第22のアンドゲートAND22は、第３のイネーブル信号EN<3>と第４のケース信号CASE<4>の入力を受けてアンドで組み合わせ、その結果を第４のチップ選択信号CS<4>に出力する。
【００８５】
第23のアンドゲートAND23は、第１のイネーブル信号EN<1>と第５のケース信号CASE<5>の入力を受けてアンドで組み合わせ、その結果を第１のチップ選択信号CS<1>に出力する。第24のアンドゲートAND24は、第２のイネーブル信号EN<2>と第５のケース信号CASE<5>の入力を受けてアンドで組み合わせ、その結果を第２のチップ選択信号CS<2>に出力する。第25のアンドゲートAND25は、第３のイネーブル信号EN<3>と第５のケース信号CASE<5>の入力を受けてアンドで組み合わせ、その結果を第３のチップ選択信号CS<3>に出力する。
【００８６】
上記第１〜第５のチップ選択部241〜245は、それぞれ第１〜第４のチップ110〜140が全て動作する第１のケースと、第１のチップ110が故障した第２のケース、第２のチップ120が故障した第３のケース、第３のチップ130が故障した第４のケース、そして、第４のチップ140が故障した第５のケースに動作をする。
【００８７】
以上で説明したように構成される本発明の実施例による図１〜図５の制御チップ200の動作を次の図６と共に参照して説明する。
【００８８】
図６（ａ）〜図６（ｃ）は、ヒューズ回路220の動作タイミング図である。
【００８９】
この時、図６（ａ）は全てのチップが正常に動作する場合のヒューズ回路の動作タイミングであり、図６（ｂ）は故障したチップに対するヒューズカット時のヒューズ回路の動作タイミング図であり、図６（ｃ）はヒューズカット後の正常動作時のヒューズ回路の動作タイミング図である。
【００９０】
図６（ａ）を参照すれば、上記図１（ａ）のような第１〜第４のチップ110〜140を含むマルチパッケージ装置100に第１〜第４のチップ110〜140が正常に動作する時、制御部250はヒューズ回路220に電源と共に制御信号EN_1をハイレベルに印加する。この時、他の制御信号EN_2_1〜EN_2_4, EN_3はロウレベルに印加する。
【００９１】
上記制御信号EN_1がハイレベルに印加されれば、ヒューズ回路220の第２、第５、第８及び第11のNMOSトランジスタN2, N5, N8, N11はターンオンされ、ノードK2, K3, K4, K5は全て接地ノードと連結されてロウレベルになる。
【００９２】
即ち、ヒューズ信号出力部となるヒューズ回路220は、それぞれ、正常動作モードにおいて第２のスイッチング素子となる第２、第５、第８及び第11のNMOSトランジスタN2, N5, N8, N11により第１のノードとなる各ノードK2, K3, K4, K5を接地電圧と連結させる。
【００９３】
したがって、第１〜第４のPMOSトランジスタP1〜P4は全てターンオンされ、ノードK6, K7, K8, K9からハイレベルの第１〜第４のヒューズ信号FN<1:4>が出力される。上記第１〜第４のヒューズ信号FN<1:4>によりケースロジック回路230は、第１のケース信号CASE<1>を出力する。
【００９４】
一方、アドレス回路210は制御部250からアドレス情報A<0:1>の入力を受けて順に第１〜第４のイネーブル信号EN<1:4>を生成してチップ選択ロジック回路240に入力する。
【００９５】
チップ選択ロジック回路240は、第１〜第４のイネーブル信号EN<1:4>と第１のケース信号CASE<1>により図５に示す第１のチップ選択部241が動作し、第１〜第４のチップ110〜140を選択する第１〜第４のチップ選択信号CS<1:4>が順に出力されてチップを選択する。
【００９６】
しかし、第１のチップ110が故障した場合は、次のように動作が変更される。
【００９７】
図６（ｂ）を参照すれば、制御部250は第１のチップ110が故障したことを確認し、ヒューズ回路220にテストモード信号Fuse_Testmodeをハイレベルに印加する。また制御部250は、テストモード信号Fuse_Testmodeがハイレベルに印加される間に制御信号EN_3もハイレベルに印加する。
【００９８】
そして、制御部250は、第１のチップ110が故障したことを確認したため、第１のヒューズ信号FN<1>を制御するために、制御信号EN_2_1をハイレベルに印加する。この時、残りの制御信号EN_2_2, EN_2_3, EN_2_4はロウレベルに維持される。また、定常状態でハイレベルに印加された制御信号EN_1は、テストモードにおいてロウレベルに変更される。
【００９９】
上記制御信号EN_3が印加されることにより、ヒューズ回路220の高電圧ポンプ221が動作を開始してノードK1に高電圧を出力する。
【０１００】
そして、制御信号EN_2_1により第１のレベルシフター226が動作をし、ノードK1の高電圧を第１のNMOSトランジスタN1のゲートに伝達する。これにより、第１のNMOSトランジスタN1がターンオンされる。先に言及したように、第１のNMOSトランジスタN1は高電圧用であるため、正常にターンオンされる。
【０１０１】
上記第１のNMOSトランジスタN1がターンオンされれば、ノードK1とノードK2が連結され、ノードK2に高電圧が印加される。ノードK2に高電圧が印加されても第２のNMOSトランジスタN2は正常に動作することができる。しかし、第１のPMOSトランジスタP1は、高電圧で破壊されるトランジスタであるため、ノードK2に高電圧が印加されれば破壊される。
【０１０２】
第２〜第４のPMOSトランジスタP2〜P3は、定常状態が維持される。第１のPMOSトランジスタP1が高電圧により破壊される程度の時間後に、制御部250はテストモード信号Fuse_Testmodeをロウレベルに変更してテストモードを終了させる。
【０１０３】
上記テストモードが進行された後に正常なモードで動作を再びするようになれば、制御チップ200は次のように動作する。
【０１０４】
図６（ｃ）を参照すれば、制御チップ200の制御部250はテストモード後に正常な動作が開始すれば、制御信号EN_1をハイレベルに印加する。これにより、第２、第５、第８及び第11のNMOSトランジスタN2, N5, N8, N11がターンオンされ、ノードK2, K3, K4, K5は接地ノードに連結される。
【０１０５】
この時、第２〜第４のPMOSトランジスタP2〜P4は全て正常に動作をするため、ターンオンされ、ノードK7, K8, K9に電源電圧を連結させる。したがって、第２〜第４のヒューズ信号FN<2:4>はハイレベルに出力される。
【０１０６】
しかし、第１のPMOSトランジスタP1は破壊されたため、ノードK2とノードK6が連結される。したがって、第１のヒューズ信号FN<1>はロウレベルに出力される。
【０１０７】
上記ヒューズ回路220が出力する第１〜第４のヒューズ信号FN<1:4>によりケースロジック回路230は第２のケース信号CASE<2>を出力する。すなわち、第６のアンドゲートAND6がハイレベル信号を出力する。
【０１０８】
一方、アドレス回路210は、制御部250が入力するアドレス情報A<0:1>により第１〜第４のイネーブル信号EN<1:4>を順に出力する。
【０１０９】
これにより、チップ選択ロジック回路240は、第１〜第４のイネーブル信号EN<1:4>と第２のケース信号CASE<2>の入力を受ける。チップ選択ロジック回路240は、第２のケース信号CASE<2>により第２のチップ選択部242が動作をする。
【０１１０】
第２のチップ選択部242は、第１のチップ110を除外した第２〜第４のチップ120〜140を順に選択するチップ選択信号CS<2:4>が出力される。したがって、マルチチップパッケージ装置100は、第１のチップ110が故障した状態で第１のチップ110を除外した残りのチップ120〜140のみを正常に動作するように選択することができる。
【０１１１】
先の説明は、一つのチップが故障した場合を示したものであり、もし、一つ以上のチップが故障した場合についてはそれぞれの場合に対するケースを判断し、それによるケースロジック回路230とチップ選択ロジック回路240のチップ選択部を追加で構成することにより、いくらでも適用可能にすることができる。
【０１１２】
簡単には、例えば、４個のチップのうち、二つのチップまで故障した場合に使用可能にするためには、次の表３のようなケースを考えてケースロジック回路230とチップ選択ロジック回路240をそれぞれのケースに対して構成すれば良い。
【０１１３】
【表３】
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【０１１４】
上記で説明した本発明の技術的思想は、好ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものてあり、その制限のためではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【０１１５】
本発明の活用例として、一つ以上のチップを含むマルチチップパッケージ装置に適用出来、特に、マルチチップのうち、不良チップがある場合、正常チップだけを選択して用いるようにするマルチチップパッケージ装置に適用出来る。
【図面の簡単な説明】
【０１１６】
【図１】（ａ）はマルチチップパッケージ装置の構造を示したブロック図、（ｂ）は（ａ）の制御チップの構造を示したブロック図である。
【図２】図１（ｂ）のアドレス回路の回路図である。
【図３】図１（ｂ）のヒューズ回路の回路図である。
【図４】図１（ｂ）のケースロジック回路の回路図である。
【図５】図１（ｂ）のチップ選択ロジック回路の回路図である。
【図６】ヒューズ回路の動作タイミング図である。
【符号の説明】
【０１１７】
100…マルチパッケージ装置
110〜140…第１〜第４のチップ
200…制御チップ
210…アドレス回路
220…ヒューズ回路
230…ケースロジック回路
240…チップ選択ロジック回路
250…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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