(57)【特許請求の範囲】
【請求項１】
半導体基板に対して、第１の障壁層、電荷蓄積層、第２の障壁層、およびゲート電極が順次積層された構造を有し、前記第１および第２の障壁層はＡ１２Ｏ３からなり、前記電荷蓄積層はＡｌ原子を過剰に含有するＡ１２Ｏ３からなり、前記電荷蓄積層が該Ａｌ原子を過剰に含有することで前記電荷蓄積層に局在準位を生成し該局在準位に電子を蓄積させるようにした半導体メモリであって、
前記電荷蓄積層は、Ｐ原子、Ｓｉ原子又はＧｅ原子がドーピングされていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal-Insulator-Semiconductor)型半導体装置において、ゲート絶縁膜中に電子を蓄積させることによりメモリ機能を持たせた電荷蓄積型の半導体メモリに関するものである。
【背景技術】
【０００２】
従来から知られている電荷蓄積型の半導体メモリについて説明する。電荷蓄積型の半導体メモリとしては、図６に示すＥＥＰＲＯＭが良く知られている（非特許文献１）。図６において、１１はｐ型シリコンからなる基板、１２は厚さ８ｎｍのＳｉＯ２（酸化シリコン）からなるトンネル障壁層、１３はＳｉＯ２からなる絶縁層、１４は厚さ１５ｎｍのＳｉＯ２からなるブロック障壁層、１５は厚さ１００ｎｍのｎ型ポリシリコンからなる浮遊ゲート層、１６はゲート電極である。この浮遊ゲート型の半導体メモリは、浮遊ゲート層１５に蓄えた電子がトンネル障壁層１２を介して抜け出さないようにするために、トンネル障壁層１２の厚さを８ｎｍ程度よりも薄くすることができず、そのため書き込み／消去の低電圧化や微細化に限界があった。
【０００３】
そこで、浮遊ゲート型の半導体メモリの欠点の改善を図った次世代のメモリとして、Ｓｉ３Ｎ４（窒化シリコン）を電荷蓄積層として用いる図７に示すＳＯＮＯＳ（Semiconductor-Oxide-Nitride-0xide-Semiconductor)メモリが注目を集めている（非特許文献２）。図７において、２１はｐ型シリコンからなる基板、２２は厚さ４．５ｎｍのＳｉＯ２からなる第１障壁層、２３は厚さ４．５ｎｍのＳｉ３Ｎ４からなる電荷蓄積層、２４は厚さ１０ｎｍのＳｉＯ２からなる第２障壁層である。このＳＯＮＯＳは、電荷蓄積の方法として、電荷蓄積層２３内に空間的に局在したトラップ準位を用いるために、トラップメモリとも呼ばれている。
【０００４】
以上の図６および図７に示した電荷蓄積型の半導体メモリは、浮遊ゲート層１５や電荷蓄積層２３に電子を注入することにより、トランジスタのしきい値電圧を変化させ、これにより、電流が流れるか流れないかでメモリの”１”、”０”を判定するものである。図８と図９はこの電荷蓄積型の半導体メモリの動作説明図であり、３１はｎ型の基板、３２はｐ型のウエル、３３はｎ型のソース、３４はｎ型のドレイン、３５は第１障壁層、３６は電荷蓄積層、３７は第２障壁層、３８はゲート電極である。
【０００５】
図８は、電荷蓄積層３６からウエル３２へ電子を引き出すことにより、しきい値電圧を負に設定するときの電子の運動の様子を示している。この動作をメモリの消去と呼んでいる。図９は、ウエル３２から電荷蓄積層３６へ電子を注入することにより、しきい値電圧を正に設定するときの電子の運動の様子を示している。この動作をメモリの書き込みと呼んでいる。
【０００６】
図１０は、電子を注入することにより設定した電荷蓄積型の半導体メモリのメモリセルのしきい値電圧の分布を示している。ワード線（ゲート電極３８）の電圧が０Ｖの時に、しきい値電圧が“１”の状態であればメモリセルに電流が流れ、しきい値電圧が“０”の状態であれば電流が流れない。このように、電流が流れるか流れないかにより、“１”と“０”の状態を区別している。したがって、１個のメモリセルは１ビットのデータを記憶している。
【０００７】
さて、図７で説明したトラップメモリでは、電荷蓄積層２３の局在準位に電子を蓄積させている。通常のＳＯＮＯＳの場合に、最近接の局在準位の距離は５ｎｍ程度であることが知られている。このとき、１０年程度のデータ保持特性が得られている。トラップメモリの電荷蓄積層としては、図７に示したＳｉ３Ｎ４からなる電荷蓄積層２３の他にＡｌ２Ｏ３を用いる構造も、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告もある（非特許文献３）。
【０００８】
ここで、本発明者達がＥＣＲスパッタを用いて作製したＡｌ２Ｏ３を用いたメモリについて詳しく説明する。ＥＣＲスパッタによりＡｌ２Ｏ３を堆積する場合、堆積時の酸素流量を４〜５．５ｓｃｃｍにすると高品質の結果が得られるが、２ｓｃｃｍ程度ではＡｌを過剰（Ａｌ−ｒｉｃｈ)に含有するＡｌ２Ｏ３が得られる。そこで、このようなＡｌ過剰のＡｌ２Ｏ３を電荷蓄積層とした利用したメモリを提案した（特許文献１，２）。
【０００９】
図１１は、ＥＣＲスパッタで作製した半導体メモリの全体の構造を示す図である。ｐ型シリコンの基板４１の上に、第１の障壁層４２として、６．５ｓｃｃｍの酸素流量により、Ａｌ２Ｏ３を４．５ｎｍ成長し、次に酸素流量を減らし２．５ｓｃｃｍの酸素流量により、Ａｌ過剰のＡｌ２Ｏ３の電荷蓄積層４３を４．５ｎｍ成長し、次に第２の障壁層４４として、５．５ｓｃｃｍの酸素流量により、Ａｌ２Ｏ３を１５ｎｍ成長させた。ゲート電極４５は、Ａｌを蒸着することにより形成している。
【００１０】
図１２に、図１１の構造のダイオードのＣ−Ｖ特性を示す。横軸はゲート電圧、縦軸はキャパシタンスである。この例の場合、電荷蓄積層４３には、Ａｌを過剰に含有することで局在準位が数多く生成されて、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスが生じている。ゲート電圧を±７Ｖとした最大バイアス電圧時のＣ−Ｖ曲線のヒステリシス幅は、約３Ｖである。
【００１１】
次に、電荷蓄積層４３を形成する際の酸素流量を、それぞれ２．５ｓｃｃｍ、４ｓｓｃｍ、５．５ｓｃｃｍとした場合について、印加電圧とヒステリシスのウィンドウ幅との関係の測定結果を図１３に示す。明らかに、酸素流量が小さい２．５ｓｃｃｍのメモリ（□、○印）の方が小さい印加電圧で、大きなヒステリシスのウィンドウ幅が得られることが分かる。
【００１２】
次に、データ保持特性について示す。前記した図１２において、ゲート電圧を０Ｖとしたときに、キャパシタンスの大きい状態をＡ、小さい状態をＢとする。図１４は、状態ＡとＢの時間変化を示したものであり、横軸は時間、縦軸は容量値である。状態Ａは、２時間経過後も殆ど値が変化しない。状態をＢとして容量値の変化を調べると、同様に２時間経過後も殆ど値が変化しない。この結果から、１０年（３×１０8秒）後にも十分大きなマージンがとれることが予想される。
【００１３】
このように、第１および第２の障壁層４２，４４に欠陥の少ない高品質Ａ１２Ｏ３膜を用いたため、良好な電荷保持特性が得られた。また、電荷蓄積層４３として、酸素流量を減らし、Ａｌを過剰に含有させたＡ１２Ｏ３膜を用いることにより、その電荷蓄積層４３の局在準位の数が増え、メモリとして極めて良好な動作をすることが明らかとなった。
【００１４】
以上は、ＥＣＲスパック法を用いた作製方法について詳しく述べたが、上記した特性が得られる構造は、ＥＣＲスパック法で堆積した膜に限らず、第１および第２の障壁層４２，４４の要求条件を満たす高品質のＡ１２Ｏ３膜と、電荷蓄積層４３を形成するためのＡｌを過剰に含有させたＡ１２Ｏ３膜であれば、実現可能である。
【００１５】
ところで、Ａｌを過剰に含有させたＡ１２Ｏ３において、高温で熱処理を行った場合に、Ａｌ原子が凝集しＡｌの金属ドットが形成されるという事態が起こりうる。また、Ａｌを十分過剰に含有させたＡ１２Ｏ３において、Ａｌ原子が凝集し、Ａｌの金属ドットが自然に形成されるという事態が起こりうる。実際に、ＳｉＯ２を主成分とする光ファイバーにおいては、絶縁物（ＳｉＯ２）中にＥｒ（エルビウム）やＮｄ（ナイトライド）等の金属原子をドーピングしたときに、それら金属原子が互いに近寄って、クラスターやナノドットを構成することが、知られている（非特許文献４、５）。
【００１６】
【非特許文献１】「フラッシュ・メモリ  価格暴落のうれしい誤算」、日経エレクトロニクス、２００５年１月１７日号、９８頁。
【非特許文献２】「フラッシュ・メモリ  価格暴落のうれしい誤算」、日経エレクトロニクス、２００５年１月１７日号、１００頁。
【非特許文献３】Tsugizaki et al.,"Novel Multi-bit S0NOS Type Flash Memory Using a High-k Charge Trapping Layer"2003 Symposium on VISI Thechnology Digest of Technical Papers,Page 27-28．
【非特許文献４】須藤昭一  編、「エルビウム添加光ファイバ増幅器」、オプトロニクス社、２０００年、７１頁。
【非特許文献５】須藤昭一  編、「エルビウム添加光ファイバ増幅器」、オプトロニクス社、２０００年、１５０頁。
【特許文献１】特開２００５−１８３６６２号公報
【特許文献２】特開２００５−２２８７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記のように電荷蓄積層にクラスターやナノドットが構成されると、その電荷蓄積層の一様性が無くなり、メモリデバイスの特性にバラツキが発生する問題点が予想される。
【００１８】
本発明の目的は、上記問題を解決して、一様性の高い電荷蓄積層を備えた半導体メモリを提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、請求項１にかかる発明は、半導体基板に対して、第１の障壁層、電荷蓄積層、第２の障壁層、およびゲート電極が順次積層された構造を有し、前記第１および第２の障壁層はＡ１２Ｏ３からなり、前記電荷蓄積層はＡｌ原子を過剰に含有するＡ１２Ｏ３からなり、前記電荷蓄積層が該Ａｌ原子を過剰に含有することで前記電荷蓄積層に局在準位を生成し該局在準位に電子を蓄積させるようにした半導体メモリであって、前記電荷蓄積層は、Ｐ原子、Ｓｉ原子又はＧｅ原子がドーピングされていることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、Ａｌ原子を過剰に含有するＡ１２Ｏ３の電荷蓄積層に、Ｐ原子、Ｓｉ原子又はＧｅ原子をドープさせたことにより、電荷蓄積層に過剰に含有させたＡｌ原子が大きなクラスターとなってメモリデバイスの特性バラツキを大きくする、という問題点を小さくすることができ、電荷蓄積層において一様性が高いメモリを作製することができる。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明の実施例の半導体メモリの構造を示す図である。１はｐ型シリコンの基板、２はｎ型のソース、３はｎ型のドレイン、４は厚さ７ｎｍでＡｌ２Ｏ３からなる第１の障壁層、５は厚さ０．３ｎｍでＳｉをドープしたＡｌ過剰のＡｌ２Ｏ３からなる電荷蓄積層、６は厚さ１０ｎｍでＡｌ２Ｏ３からなる第２の障壁層、７はｎ型ポリシリコンからなるゲート電極である。このように、本実施例では、電荷蓄積層５が、アルミニウムリッチの酸化アルミニウムにシリコン原子をドーピングしたものであり、局在準位を持ち、その厚さは１原子層程度（０．３ｎｍ)である。その電荷蓄積層５の上下面に、高品質の酸化アルミニウムの第１および第２の障壁層４，６を配置している。
【００２２】
図２に、図１に示した半導体メモリのバンド構造を示す。なお、ここで電荷蓄積層５の厚みは、１原子層である必要は無く、１〜２０原子層程度であってもよい。
【００２３】
ＥｒやＮｄといった金属原子を過剰に供給すると、金属原子が互いに集まり、クラスターとなることが知られている。これを防ぐ為に、前記したように、ＳｉＯ２を主成分とする光ファイバーにおいては、Ａｌ原子の共ドープ、Ｓｉ原子の共ドープ、又はＰ原子の共ドープといった方法が用いられている（前記非特許文献４，５）。
【００２４】
図３（ａ）は、Ａｌ原子の周りをＳｉ原子が囲んでいる様子を示した本実施例の電荷蓄積層５を示している。一方、図３（ｂ）は本発明を用いない場合（Ｓｉをドープしない場合）の電荷蓄積層を示しており、Ａｌ原子のクラスターが形成されている。
【００２５】
図４は、ＳｉをドープしないＡｌ過剰のＡｌ２Ｏ３からなる電荷蓄積層５Ａを含有する高温熱処理後の半導体メモリを示す図である。図１で説明した半導体メモリのＳｉをドープしたＡｌ過剰のＡｌ２Ｏ３からなる電荷蓄積層５は、高温処理後であっても一様性を保っているが、図４の半導体メモリは、高温熱処理後の電荷蓄積層５Ａに、Ａｌ原子のクラスター（メタルナノドット）が形成され、一様性が崩れている。参考までに、図４を斜め上からみた場合のメモリセルの模式図を図５に示す。
【００２６】
このように実施例によれば、Ａｌ過剰のＡｌ２Ｏ３からなる電荷蓄積層５にＳｉをドープすることにより、高温熱処理を加えても、その電荷蓄積層５にＡｌ原子のクラスターが発生することを抑えることができ、メモリセルの、特に電荷蓄積層の一様性を保つことができ、メモリデバイスの特性のバラツキを小さくできるという利点がある。
【００２７】
なお、以上では第１，第２障壁層や電荷蓄積層の材料として、Ａｌ２Ｏ３を用いた場合について、Ｓｉ原子をドーピングする例で説明したが、他の半導体原子であるＧｅをドープしてもよく、またＰ原子等の金属原子をドーピングしても良い。
【００２８】
また、第１，第２障壁層や電荷蓄積層の材料としてＨｆＯ２（酸化ハフニウム）やＳｉＯＮ（窒化酸化シリコン）を用いても良いことは言うまでも無い。ＨｆＯ２を使用するときは、電荷蓄積層としては、ハフニウムリッチ（Ｈｆ−ｒｉｃｈ)のＨｆＯ２に、例えばＡｌ原子やＰ原子等の金属原子あるいはＳｉ原子やＧｅ原子等の半導体原子をドーピングすればよい。また、ＳｉＯＮを使用するときは、電荷蓄積層としては、Ｓｉ−ｒｉｃｈのＳｉＯＮ、又はＳｉ−ｒｉｃｈのＳｉＮに、例えばＡｌ原子やＰ原子等の金属原子あるいはＧｅ原子等の半導体原子をドーピングすればよい。
【００２９】
また、第１の障壁層、電荷蓄積層、第２の障壁層を同じ材料として、実施例では説明したが、その組み合わせは色々変化させることができることは言うまでもない。例えば、第１の障壁層としてＳｉＯＮ、電荷蓄積層としてＡｌが過剰に含まれているＡｌ２Ｏ３にＡｌとは異なる金属原子又は半導体原子をドープした電荷蓄積層、第２の障壁層としてＳｉＯ２としたものでもよい。また、第１の障壁層としてＳｉＯＮ、電荷蓄積層としてＡｌが過剰に含まれているＡｌ２Ｏ３にＡｌとは異なる金属原子又は半導体原子をドープした電荷蓄積層、第２の障壁層としてＡｌ２Ｏ３としたものでもよい。また、第１の障壁層としてＳｉＯ２、電荷蓄積層としてＨｆが過剰に含まれているＨｆＯ２にＨｆとは異なる金属原子又は半導体原子をドープした電荷蓄積層、第２の障壁層としてＡｌ２Ｏ３としたものでもよい。つまり、第１の障壁層および第２の障壁層は、Ａ１２Ｏ３、ＨｆＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯ２の内から選択した同一又は異なる材料から構成すればよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の本実施例の半導体メモリの構造図である。
【図２】図１の半導体メモリのバンド構造図である。
【図３】(a)はＳｉをドープしたＡｌ過剰のＡｌ２Ｏ３の電荷蓄積層の様子を示す図、(b)はＳｉをドープしないＡｌ過剰のＡｌ２Ｏ３の電荷蓄積層の様子を示す図である。
【図４】ＳｉをドープしないＡｌ過剰のＡｌ２Ｏ３の電荷蓄積層を熱処理した半導体メモリの構造図である。
【図５】図４の半導体メモリの模式図である。
【図６】従来の半導体メモリ（ＥＥＰＲＯＭ）の構造図である。
【図７】従来の別の例の半導体メモリ（ＳＯＮＯＳ）の構造図である。
【図８】半導体メモリの消去動作の説明図である。
【図９】半導体メモリの書き込み動作の説明図である。
【図１０】２値のメモリセルのしきい値の電圧分布説明図である。
【図１１】ＥＣＲスパッタ装置により製造したトラップメモリの構造図である。
【図１２】半導体メモリのダイオードのＣ−Ｖ特性図である。
【図１３】半導体メモリのダイオードのＣ−Ｖ特性のヒステリシスのウインドウ幅の特性図である。
【図１４】半導体メモリのデータ保持特性図である。
【符号の説明】
【００３１】
１：基板、２：ソース、３：ドレイン、４：第１の障壁層、５、５Ａ：電荷蓄積層、６：第２の障壁層、７：ゲート電極
１１：基板、１２：トンネル障壁層、１３：絶縁層、１４：ブロック障壁層、１５：浮遊ゲート層、１６：ゲート電極
２１：基板、２２：第１の障壁層、２３：電荷蓄積層、２４：第２の障壁層、２５：ゲート電極
３１：基板、３２：ウエル、３３：ソース、３４：ドレイン、３５：第１の障壁層、３６：電荷蓄積層、３７：第２の障壁層、３８：ゲート電極
４１：基板、４２：第１の障壁層、４３：電荷蓄積層、４４：第２の障壁層、４５：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005071981.tif 000011
【図１１】
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【図１２】
0005071981.tif 000013
【図１３】
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【図１４】
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