(57)【特許請求の範囲】
【請求項１】
２つのトランジスタがプッシュプル接続されて、増幅信号を出力するよう構成されてなるプッシュプル出力段を有すると共に、前記プッシュプル出力段のアイドリング電流を設定するアイドリング電流設定部を有してなる出力回路であって、
前記アイドリング電流設定部は、ｎｐｎ型のアイドリング用第１のトランジスタとｐｎｐ型のアイドリング用第２のトランジスタが、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第１の定電流源が、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第２の定電流源が、それぞれ設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタの相互の接続点と、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第１のトランジスタのベースは第１の抵抗器の一端に、前記アイドリング用第２のトランジスタのベースは前記第１の抵抗器の他端に、それぞれ接続され、
前記第１の抵抗器の一端とグランドとの間及び前記第１の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなることを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に係り、特に、ＩＣ内に設けられ、主に低周波領域の信号をフルスイング出力する機能を有するものにあって、構成の簡素化等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の出力回路としては、例えば、図２に示された構成のものなどが知られている（特許文献１等参照）。
以下、図２に示された従来回路について、同図を参照しつつ説明する。
この出力回路は、コンダクタンスアンプｇｍ  ＡＭＰと、このコンダクタンスアンプｇｍ  ＡＭＰの出力信号を電流変換する第１のトランジスタＱ１と、プッシュプル出力段を構成する第８及び第９のトランジスタＱ８、Ｑ９とを具備して構成されたものとなっている。さらに、この出力回路は、第８及び第９のトランジスタＱ８、Ｑ９に流れる直流アイドリング電流を設定するための回路が構成されており、その主たる構成要素として、第１及び第２のトランジスタＱ１、Ｑ２、定電流源Ｉ３、Ｉ４、Ｉ６、Ｉ１１、Ｉ１２などを有するものとなっている。
なお、図２において、「Ｉ３」、「Ｉ４」、「Ｉ６」、「Ｉ１１」及び「Ｉ１２」は、便宜上、定電流源を表すと共に、出力される定電流値を表すものとする。
【０００３】
かかる出力回路において、信号入力端子３１Ａに印加された信号は、コンダクタンスアンプｇｍ  ＡＭＰを介して第３のトランジスタＱ３のベースへ入力され、電流変換されて、第３のトランジスタＱ３のエミッタに出力され、第８のトランジスタＱ８が動作し、そのコレクタから信号出力端子３２Ａに出力信号が出力されるか、又は、第１及び第２のトランジスタＱ１、Ｑ２を介して第９のトランジスタＱ９が動作し、そのコレクタから信号出力端子３２Ａに出力信号が出力されるものとなっている。
【０００４】
そして、この従来回路において、第８及び第９のトランジスタＱ８、Ｑ９に流れる直流アイドリング電流Ｉ８、Ｉ９は、次述するように定まるものとなっている。
まず、電流Ｉ６が流れることにより、第６及び第７のトランジスタＱ６、Ｑ７のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ６Ｖｂｅ、Ｑ７Ｖｂｅとする。同様に、電流Ｉ４が流れることにより、第４及び第５のトランジスタＱ４、Ｑ５のベース・エミッタ間に生ずるベース・エミッタ間電圧を、Ｑ４Ｖｂｅ、Ｑ５Ｖｂｅとする。また、電流Ｉ１が流れることにより、第１のトランジスタＱ１のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ１Ｖｂｅ、電流Ｉ２が流れることにより、第２のトランジスタＱ２のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ２Ｖｂｅと、それぞれ定義する。
【０００５】
そして、第８及び第９のトランジスタＱ８、Ｑ９の、それぞれのベース・エミッタ間電圧Ｑ８Ｖｂｅ、Ｑ９Ｖｂｅは、下記する式のように表すことができる。
【０００６】
Ｑ８Ｖｂｅ＝Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ−Ｑ２Ｖｂｅ
【０００７】
Ｑ９Ｖｂｅ＝Ｑ３Ｖｂｅ＋Ｑ６Ｖｂｅ−Ｑ１Ｖｂｅ
【０００８】
かかる式より、Ｑ８Ｖｂｅを決定するには、トランジスタＱ２、Ｑ４及びＱ５の各ベース・エミッタ間電圧Ｖｂｅが定まれば良いことが理解できる。すなわち、電流Ｉ２とＩ４により、トランジスタＱ２、Ｑ４及びＱ５の各ベース・エミッタ間電圧Ｖｂｅが決定されることになる。
同様に、Ｑ９ｂｅを決定するには、トランジスタＱ１、Ｑ６及びＱ７の各ベース・エミッタ間電圧Ｖｂｅが定まれば良く、電流Ｉ１と電流Ｉ６により、トランジスタＱ１、Ｑ６及びＱ７の各ベース・エミッタ間電圧Ｖｂｅが決定されるものとなっている。
また、電流Ｉ１１と電流Ｉ１２は、等しく設定されると共に、電流Ｉ１と電流Ｉ２も等しく設定されるものとなっている。
【０００９】
なお、定電流源Ｉ６は、例えば、図３に示されたような構成を有してなるものが用いられる。
すなわち、この例では、ｐｎｐ型トランジスタＱ１０のエミッタには、抵抗器Ｒを介して電源電圧ＶＣＣが印加され、ベースには、定電圧Ｖ２が印加されて、エミッタに定電流が得られる構成となっている。
、また、電流源Ｉ４は、例えば、図４に示されたような構成を有してなるものが用いられる。
この例では、ｎｐｎ型トランジスタＱ１１のエミッタは抵抗器Ｒを介してグランドに接続され、ベースには、定電圧Ｖ３が印加されて、コレクタに定電流が得られる構成となっている。
【特許文献１】特開２００６−２９５３６５号公報（第１０−１６頁、図４−図７）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の従来回路にあっては多くの定電流源を要するが、かかる定電流源は、上述したように複数の回路素子から構成されるため、使用される定電流源の数が多い程、回路全体としての部品点数をより増加させる結果となるため、特に、集積回路化にあたっては、チップ面積の増大や、コストの上昇を招くという問題がある。
【００１１】
本発明は、上記実状に鑑みてなされたもので、定電流源を必要最小限として、回路の簡素化を図ったフルスイング出力を可能とする出力回路を提供するものである。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本発明に係る出力回路は、
２つのトランジスタがプッシュプル接続されて、増幅信号を出力するよう構成されてなるプッシュプル出力段を有すると共に、前記プッシュプル出力段のアイドリング電流を設定するアイドリング電流設定部を有してなる出力回路であって、
前記アイドリング電流設定部は、ｎｐｎ型のアイドリング用第１のトランジスタとｐｎｐ型のアイドリング用第２のトランジスタが、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第１の定電流源が、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第２の定電流源が、それぞれ設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタの相互の接続点と、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第１のトランジスタのベースは第１の抵抗器の一端に、前記アイドリング用第２のトランジスタのベースは前記第１の抵抗器の他端に、それぞれ接続され、
前記第１の抵抗器の一端とグランドとの間及び前記第１の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなるものである。
【発明の効果】
【００１３】
本発明によれば、電源とグランドとの間に、複数のダイオードを直列接続して設け、その抵抗器の抵抗値によって所望の電流が得られるようにしたので、従来に比して、定電流源を削減することで、回路全体の部品点数の削減ができ、より安価なフルスイング出力を可能とする出力回路を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における出力回路の構成例について、図１を参照しつつ説明する。
この出力回路は、前段増幅部１０１と、プリドライバ部１０２と、プッシュプル出力段１０３と、アイドリング電流設定部１０４とに大別されてなるものである。
【００１５】
前段増幅部１０１は、コンダクタンスアンプ（図１においては「ｇｍ  ＡＭＰ」と表記）１４を用いてなり、その入力段は、信号入力端子３１に接続される一方、その出力端子は、プリドライバ部１０２を構成するｐｎｐ型の第３のトランジスタ（図１においては「Ｑ３」と表記）３のベースに接続されている。
【００１６】
プリドライバ部１０２は、コンダクタンスアンプ１４の出力信号を電流変換するためのもので、ｐｎｐ型の第３のトランジスタ３と第３の定電流源１３を有して構成されたものとなっている。
すなわち、第３のトランジスタ３のエミッタには、第３の定電流源１３が接続されており、この第３の定電流源１３は、電源電圧Ｖｃｃが印加されて、定電流Ｉ３を出力するものとなっている一方、コレクタは、グランドに接続されたものとなっている。
また、第３のトランジスタ３のコレクタは、後述するプッシュプル出力段１０３を構成する第８のトランジスタ８のベースに接続されている。
【００１７】
プッシュプル出力段１０３は、プッシュプル接続されたｐｎｐ型の第８のトランジスタ８とｎｐｎ型の第９のトランジスタ９とから構成されたものとなっている。
すなわち、第８のトランジスタ８のエミッタには、電源電圧Ｖｃｃが印加されるようになっている一方、コレクタは、第９のトランジスタ９のコレクタと相互に接続されると共に、信号出力端子３２に接続されている。そして、第９のトランジスタ９のエミッタは、グランドに接続される一方、ベースは、次述するアイドリング電流設定部１０４に接続されたものとなっている。
【００１８】
アイドリング電流設定部１０４は、プッシュプル出力段１０３の制御電流を生成し、それをプッシュプル出力段１０３へ供給するためのもので、ｎｐｎ型の第１，第６及び第７のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ６」、「Ｑ７」と表記）１、６、７と、ｐｎｐ型の第２、第４及び第５のトランジスタ（図１においては、それぞれ「Ｑ２」、「Ｑ４」、「Ｑ５」と表記）２、４、５と、第１及び第２の定電流源１１、１２とを有して構成されたものとなっている。
【００１９】
具体的には、まず、第１のトランジスタ１（アイドリング用第１のトランジスタ）のコレクタと、第２のトランジスタ２（アイドリング用第２のトランジスタ）のエミッタは、共に第３のトランジスタ３のエミッタと第８のトランジスタ８のベースに接続されると共に、その相互の接続点と図示されない電源との間に、第１の定電流源１１が設けられたものとなっている。
そして、第１のトランジスタ１のエミッタと第２のトランジスタ２のコレクタが相互に接続され、その接続点は、第９のトランジスタ９のベースに接続されると共に、当該接続点とグランドとの間に第２の定電流源１２が設けられたものとなっている。
【００２０】
一方、第６のトランジスタ６のエミッタは、第７のトランジスタ７のコレクタとベースに接続され、第７のトランジスタ７のエミッタは、グランドに接続されている。また、第６のトランジスタ６は、ベースとコレクタとが相互に接続されて、第１のトランジスタ１のベースに接続されると共に、第１の抵抗器（図１においては「Ｒ１」と表記）１０の一端に接続されている。すなわち、第６及び第７のトランジスタ６、７は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。
また、第４のトランジスタ４のエミッタには、電源電圧Ｖｃｃが印加されるようになっている一方、ベースとコレクタとが相互に接続されて第５のトランジスタ５のエミッタに接続されている。
そして、第５のトランジスタ５は、ベースとコレクタとが相互に接続されると共に、第１の抵抗器１０の他端に接続され、この第１の抵抗器１０の他端には、第２のトランジスタ２のベースが接続されたものとなっている。すなわち、第４及び第５のトランジスタ４、５は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。
【００２１】
なお、第１乃至第３の定電流源１１〜１３は、より具体的には、従来から用いられている回路構成を有してなるものなどを用いるのが好適である。
例えば、第１及び第３の定電流源１１、１３としては、従来回路として説明した図３に示された構成のものなどを用いるのが好適であり、また、第２の定電流源１２としては、同じく従来回路として説明した図４に示された構成のものなどが好適である。
【００２２】
次に、上記構成における動作について説明する。
信号入力端子３１に印加された信号は、コンダクタンスアンプ１４を介して第３のトランジスタ３のベースへ入力され、電流変換されて、第３のトランジスタ３のエミッタに出力され、第８のトランジスタ８が動作し、そのコレクタに出力信号が出力されるか、又は、第１及び第２のトランジスタ１、２を介して第９のトランジスタ９が動作し、そのコレクタに出力信号が出力されるものとなっている。かかる増幅動作自体は、従来回路と基本的に同一である。
【００２３】
ここで、第８及び第９のトランジスタ８、９に流れる直流アイドリング電流Ｉ８、Ｉ９は、次述するように定まる。
まず、第１の抵抗器１０に電流Ｉ１０が流れることにより、第６及び第７のトランジスタ６、７のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ６Ｖｂｅ、Ｑ７Ｖｂｅとする。同様に、電流Ｉ１０が流れることにより、第４及び第５のトランジスタ４、５のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ４Ｖｂｅ、Ｑ５Ｖｂｅとする。また、第１のトランジスタ１に電流Ｉ１が流れることにより、第１のトランジスタ１のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ１Ｖｂｅ、第２のトランジスタ２に電流Ｉ２が流れることにより、第２のトランジスタ２のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ２Ｖｂｅと、それぞれ定義する。
そして、第８及び第９のトランジスタ８、９の、それぞれのベース・エミッタ間電圧Ｑ８Ｖｂｅ、Ｑ９Ｖｂｅは、下記する式のように表すことができる。
【００２４】
Ｑ８Ｖｂｅ＝Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ−Ｑ２Ｖｂｅ
【００２５】
Ｑ９Ｖｂｅ＝Ｑ７Ｖｂｅ＋Ｑ６Ｖｂｅ−Ｑ１Ｖｂｅ
【００２６】
かかる式より、Ｑ８Ｖｂｅを決定するには、第２、第４及び第５のトランジスタ２、４、５の各ベース・エミッタ間電圧Ｖｂｅが定まれば良いことが理解できる。すなわち、電流Ｉ２とＩ１０により、第２、第４及び第５のトランジスタ２、４、５の各ベース・エミッタ間電圧Ｖｂｅが決定されることになる。
また、同様に、Ｑ９Ｖｂｅを決定するには、第１、第６及び第７のトランジスタ１、６、７の各ベース・エミッタ間電圧Ｖｂｅが定まれば良く、電流Ｉ１とＩ１０により、第１、第６及び第７のトランジスタ１、６、７の各ベース・エミッタ間電圧Ｖｂｅが決定されるものとなっている。
そして、Ｑ８ＶｂｅとＱ９Ｖｂｅが決定されてＩ８、Ｉ９が定まることが理解できる。
【００２７】
ここで、上述のように、プッシュプル出力段１０３及びアイドリング電流設定部１０４の各トランジスタのベース・エミッタ間電圧Ｖｂｅを決定する要素となる電流Ｉ１０は、下記する式で決定されるものである。
【００２８】
Ｉ１０＝｛Ｖｃｃ−（Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ＋Ｑ６Ｖｂｅ＋Ｑ７Ｖｂｅ）｝／Ｒ１
【００２９】
ここで、Ｒ１は、第１の抵抗器１０の抵抗値とする。
このように、電流Ｉ１０は、僅か１つの素子、すなわち、第１の抵抗器１０の抵抗値だけで決定することができるものとなっている。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態における出力回路の構成例を示す回路図である。
【図２】従来回路の構成例を示す回路図である。
【図３】従来回路に用いられる定電流源の構成例を示す回路図である。
【図４】従来回路に用いられる定電流源の他の構成例を示す回路図である。
【符号の説明】
【００３１】
８…第８のトランジスタ
９…第９のトランジスタ
１４…コンダクタンスアンプ
１０１…前段増幅部
１０２…プリドライバ部
１０３…プッシュプル出力段
１０４…アイドリング電流設定部
【図１】
0005014910.tif 000002
【図２】
0005014910.tif 000003
【図３】
0005014910.tif 000004
【図４】
0005014910.tif 000005