(57)【特許請求の範囲】
【請求項１】
相補的なＮＭＯＳトランジスタおよびＰＭＯＳトランジスタで形成されるメモリセルであって、
第１の出力ノード、第１のＮＭＯＳトランジスタ、および第１のＰＭＯＳトランジスタを有する第１のインバータを備え、前記第１の出力ノードは、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタとの間に配置され、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタはそれぞれ第１のゲートを有し、前記第１のゲートは前記第１のインバータの第１の入力ノードをそれぞれ提供し、
前記メモリセルは、さらに、
第２の出力ノード、第２のＮＭＯＳトランジスタ、および第２のＰＭＯＳトランジスタを有する第２のインバータを備え、前記第２の出力ノードは、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間に配置され、前記第２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタはそれぞれ第２のゲートを有し、前記第２のゲートは前記第２のインバータの第２の入力ノードをそれぞれ提供し、
前記メモリセルは、さらに、
第３のＮＭＯＳトランジスタおよび第３のＰＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタおよび第４のＰＭＯＳトランジスタとを備え、
前記第３のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタは、第１のゲートバイアス電圧を受けるように共通に結合され、
前記第３のＰＭＯＳトランジスタおよび前記第４のＰＭＯＳトランジスタは、第２のゲートバイアス電圧を受けるように共通に結合され、
前記第３のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタのゲートと前記第２の出力ノードとの間に結合されたソースおよびドレインを有し、
前記第４のＮＭＯＳトランジスタは、前記第２のＮＭＯＳトランジスタのゲートと前記第１の出力ノードとの間に結合されたソースおよびドレインを有し、
前記第３のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタのゲートと前記第２の出力ノードとの間に結合されたソースおよびドレインを有し、
前記第４のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタのゲートと前記第１の出力ノードとの間に結合されたソースおよびドレインを有する、メモリセル。
【請求項２】
前記第１のゲートバイアス電圧および前記第２のゲートバイアス電圧は、互いに相補である、請求項１に記載のメモリセル。
【請求項３】
前記メモリセルは、プログラマブルロジックデバイスの構成メモリセルを備える、請求項１に記載のメモリセル。
【請求項４】
前記第１のゲートバイアス電圧は、前記第３および第４のＮＭＯＳトランジスタのためのサブスレッショルド電圧を構成し、前記第２のゲートバイアス電圧は、前記第３および第４のＰＭＯＳトランジスタのためのサブスレッショルド電圧を構成する、請求項１に記載のメモリセル。
【請求項５】
前記第３のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタの各々は、接地に結合されたボディバイアス電圧を有する、請求項１に記載のメモリセル。
【請求項６】
前記第３のＰＭＯＳトランジスタおよび前記第４のＰＭＯＳトランジスタの各々は、Ｖｄｄに結合されたボディバイアス電圧を有する、請求項１に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は、一般に、シングルイベントアップセット（ＳＥＵ）への耐性を求めて改良された回路に関する。
【背景技術】
【０００２】
発明の背景
プログラマブルロジックデバイス（ＰＬＤ）は、特定のロジック機能を実行するようにユーザによってプログラムされ得る周知の種類の集積回路（ＩＣ）として存在する。さまざまな種類のプログラマブルロジックデバイス、たとえばプログラマブルロジックアレイ（ＰＬＡ）およびコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）が存在する。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と呼ばれるプログラマブルロジックデバイスの一種は、生産性、柔軟性、製品化に要する時間、およびコストの組合せが優れていることから、広く普及している。ＦＰＧＡは一般に、プログラマブルな入力／出力ブロック（ＩＯＢ）のリングによって取囲まれたコンフィギュラブルロジックブロック（ＣＬＢ）のアレイを含む。ＣＬＢおよびＩＯＢは、プログラマブルな配線構造によって相互接続される。ＣＬＢ、ＩＯＢ、および配線構造は一般に、ＣＬＢ、ＩＯＢ、および配線構造をどのように構成すべきかを規定する内部構成メモリセルに、構成データのストリーム（ビットストリーム）をロードすることによってプログラムされる。この構成ビットストリームは、外部メモリ、従来では外部集積回路メモリのＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ等から読出し可能であるが、他の種類のメモリを用いてもよい。そうして、個々のメモリセルの集合状態が、ＦＰＧＡの機能を決定する。
【０００３】
回路において、研究の進んだ一事象が「シングルイベントアップセット」と呼ばれるものである。シングルイベントアップセット、またはＳＥＵは、回路、従来ではビット記憶回路、たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、ラッチ、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル等の状態変化であり、これは、外部のエネルギ源、たとえばアルファ粒子、宇宙線、高エネルギ中性子等によって生じる。トランジスタのチャネル長、酸化膜厚さ、および幅が縮小し続けるのに伴い、ＳＥＵの重大性が増大しつつある。形状寸法が０．２５ミクロン未満に移行したため、ＳＥＵ事象の重大性を克服または低減するための努力がなされるほど、この問題は重大なものとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＤＲＡＭまたはＳＲＡＭでは、誤り訂正によってＳＥＵに対処することができ、実際に、誤り訂正メモリが広く市販されている。しかしながら、これは、ＦＰＧＡの構成用に使用されるメモリにとって効率のよい選択肢ではない。なぜなら、構成メモリセルを使用して、ＣＬＢ、ＩＯＢ、および配線構造をどのように構成すべきかを規定するためである。個々のメモリセルは、一般にデコーディングを行なわずに制御用に使用されるため、ＳＥＵによってメモリセルが状態を変化させた場合に、このようなメモリセルの制御下にあるロジック機能が変化するおそれがある。
【０００５】
ＦＰＧＡにおいてＳＥＵ状態に対処するための手法が三重モジュール冗長（ＴＭＲ）であり、これはすなわち、メモリセルと構成可能なロジックとを１セットの代わりに３セット使用することであり、これらの３セットのうち少なくとも２つの結果がＦＰＧＡの動作を制御する。しかしながら、これによってかなりのコストが加算される。
【０００６】
メモリセルの、ＳＥＵに対する障害許容力を増大する試みもなされてきた。図１を参照すると、先行技術のＳＥＵ耐性メモリセル１０の概略図が示される。メモリセル１０は、クロス結合されたインバータ１２および１４を有するラッチである。インバータ１２および１４のそれぞれの出力に抵抗器１３および１５が結合される。ＳＥＵに対する障害許容力を提供するために、抵抗器１３および１５の各々は、約１メガオームの抵抗を有する。入力電圧Ｖｉｎ１１は、インバータ１２によって反転または補完されて出力電圧Ｖｏｕｔ１２を提供し、この電圧降下が、抵抗器１３の両端の電圧降下によってＳＥＵ耐性となり、Ｖｏｕｔ１２がインバータ１４によって反転されてＶｉｎを提供し、この電圧降下が、抵抗器１５の両端の電圧降下によってＳＥＵ耐性となる。残念ながら、ＳＥＵ耐性をラッチに与えるのに十分な抵抗を有する抵抗器を形成すると、相対的に大きな面積を消費し、性能が低下し、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスとの統合が複雑になる。インバータ１２または１４の入力に容量性装荷が使用されることもあったが、容量性装荷もまた、ラッチ１０の性能を低下させる。
【０００７】
したがって、ＣＭＯＳプロセスとの統合に適した耐ＳＥＵ性メモリ回路を提供することが、望ましく有用であろう。さらに、他の耐ＳＥＵ性メモリ回路ほど半導体ウェハの面積を消費せず、かつ、高速の書込と、読出時における高い耐ＳＥＵ性とを可能にする耐ＳＥＵ性メモリ回路を提供することが、望ましく有用であろう。
【課題を解決するための手段】
【０００８】
発明の概要
この発明の一実施例に従い、抵抗が約１〜数メガオームである高抵抗モードと、抵抗が数百オームである低抵抗モードとを有するトランジスタから、クロス結合されたインバータの間に抵抗器が形成される。この回路を作動させる方法において、回路は、大部分の時間である書込非実行時に高抵抗モードに保持され、書込のためにだけ低抵抗モードに置かれる。したがって、この回路は大部分の時間に亘って耐ＳＥＵ性の利益を受け、しかも書込動作中に高性能を有する。さらに、抵抗トランジスタの面積の要求基準が受動抵抗器の面積の要求基準よりも小さくなるために、この構造の面積の要求基準は、図１の先行技術の構造よりも小さくなる。
【０００９】
別の実施例において、２つのクロス結合されたインバータには、それらの間にインダクタが挿入され、これらの２つのインバータへの書込みにより、インダクタを通って電流が流れないように位置付けられる。したがって、インバータの一方に対する一時的な不調（upset）が、他方のインバータにすぐに伝達されない（メモリセルにフリップを生じる）
。なぜなら、不調がインダクタによって遅らされるものの、インバータに直接適用される書込信号により、所望の通りメモリにフリップを生じるためである。
【００１０】
別の実施例では、上で論じたように２つのクロス結合されたインバータの間にトランジスタが挿入されるが、トランジスタは制御不可能なゲートを有し、高抵抗モードに保持される。この実施例は、より小さくかつより使用しやすく、やはり、抵抗トランジスタの面積がより小さいことによる利益を受ける。
【００１１】
さらに別の実施例では、動作中に、ＣＭＯＳトランジスタのゲートが定電圧に保持されるが、チャネル領域を形成する基板は制御可能である。したがって、これらのトランジスタはバイポーラトランジスタと極めて似た態様で作動し、可変抵抗（耐ＳＥＵ性および高速度）および小面積の両方の利益を受ける。
【００１２】
別の実施例では、ゲート電圧およびチャネル電圧の両方に制御が行なわれる。
さらに別の実施例では、一方のインバータの出力と、他方のインバータのＰＭＯＳおよびＮＭＯＳトランジスタのゲートとの間に別個のトランジスタが配置され、これらのトラ
ンジスタは別個に制御可能である。好ましくは、インバータのＮＭＯＳトランジスタのゲートまでの経路にＮＭＯＳトランジスタが配置され、ＰＭＯＳインバータトランジスタのゲートまでの経路にＰＭＯＳトランジスタが配置される。ＮＭＯＳトランジスタは高電圧を通しやすいため、書込中にＮＭＯＳインバータトランジスタを完全にオンに維持する。同様に、ＰＭＯＳトランジスタは低電圧を通しやすく、書込中にＰＭＯＳトランジスタを完全にオンに維持することができる。ＳＥＵ保護に対してより重要な点は、ＮＭＯＳトランジスタが低電圧を相対的に通しにくく、ＰＭＯＳトランジスタが高電圧を相対的に通しにくいことであり、このことは、駆動ノードがＳＥＵによって瞬間的に影響を受ける際に助けとなる。なぜなら、オフになっていたＰＭＯＳトランジスタを攻撃するＳＥＵ事象によってこのトランジスタがハイに引き上げられ、極めて高い電圧を他のインバータに瞬間的に通すためである。したがって、これらの回路を有する装置が置かれている環境が、特定の種類のＳＥＵを生じる場合、インバータ内のＰＭＯＳおよびＮＭＯＳトランジスタのゲートに抵抗を与える抵抗器を別個に調節することができる。
【００１３】
この発明の上述の特徴、利点および目的が達成される態様が詳細に理解され得るようにするため、添付の図面に例示したこの発明の実施例を参照することにより、上で簡潔に概要を述べたこの発明の、より具体的な説明を得ることができる。
【００１４】
しかしながら、添付の図面はこの発明の典型的な実施例を例示しているに過ぎないため、この発明の範囲を限定すると考えるべきではないことに注意されたい。なぜなら、この発明には、同様に効果的な他の実施例の余地があり得るためである。
【図面の簡単な説明】
【００１５】
【図１】先行技術の、ＳＥＵ耐性メモリセルの概略図である。
【図２】この発明の１つ以上の局面に従ったラッチの例示的な一実施例の概略図である。
【図３】この発明の１つ以上の局面に従ったラッチの、例示的かつ代替的な一実施例の概略図である。
【図４】この発明の１つ以上の局面に従ったメモリセルの例示的な一実施例の概略図である。
【図４Ａ】この発明の１つ以上の局面に従ったメモリセルの例示的な一実施例の概略図である。
【図５】この発明の１つ以上の局面に従ったメモリセルの、例示的かつ代替的な一実施例の概略図である。
【図６】この発明の１つ以上の局面に従ったメモリセルの、例示的かつ代替的な一実施例の概略図である。
【図６Ａ】この発明の１つ以上の局面に従ったメモリセルの、例示的かつ代替的な一実施例の概略図である。
【図７】この発明の１つ以上の局面に従ったラッチの、例示的かつ代替的な一実施例の概略図である。
【図８】この発明の１つ以上の局面に従ったＦＰＧＡの一実施例のブロック図である。
【発明を実施するための形態】
【００１６】
図面の詳細な説明
以下の説明では、この発明のより完全な理解をもたらすために、多数の特定の詳細が明示されている。しかしながら、この発明は、これらの特定の詳細の１つ以上がなくても実施可能であることが当業者には明らかであろう。この発明を不明瞭にすることを避けるために、周知の特徴が説明されていない場合がある。
【００１７】
図２を参照すると、この発明の１つ以上の局面に従ったラッチ１００の例示的な一実施例の概略図が示される。ラッチ１００は、クロス結合されたインバータ１０１および１０２を含む。インバータ１０１と１０２との間にＰＭＯＳトランジスタ１０３および１０４が存在する。より具体的に、ＰＭＯＳトランジスタ１０３は、１つのソース／ドレインコンタクトにおいてインバータ１０１の出力ノード１０５に接続され、別のソース/ドレイ
ンコンタクトにおいてインバータ１０２の入力ノード１０６に接続される。ＰＭＯＳトランジスタ１０４は、１つのソース/ドレインコンタクトにおいてインバータ１０２の出力
ノード１０７に接続され、別のソース/ドレインコンタクトにおいてインバータ１０１の
入力ノード１０８に接続される。すなわち、ＰＭＯＳトランジスタ１０３はインバータ１０１と直列接続され、ＰＭＯＳトランジスタ１０４はインバータ１０２と直列接続される。
【００１８】
トランジスタ１０３および１０４のボディはフローティング状態にあり、ＰＭＯＳトランジスタ１０３および１０４のゲートには、ゲートバイアス電圧１０９を印加することができる。ゲートバイアス電圧１０９は、ほぼ、接地電位よりも高い電位から、ＰＭＯＳトランジスタ１０３および１０４を微かにターンオンするだけの電位、従来ではＶｄｄよりも０．３ボルト低い電位までであり得る。さらに、ＰＭＯＳトランジスタ１０３および１０４は、オフ状態にあるときに導通するように形成される。すなわち、ＰＭＯＳトランジスタ１０３および１０４は、抵抗負荷となるように、オフ状態であっても十分にリークを生じやすい。従来では、０．２０ミクロンの微小なリソグラフィを用いて形成されたトランジスタが、このような所望のリークを生じた。
【００１９】
図３を参照すると、この発明の１つ以上の局面に従ったラッチ１１０の例示的な一実施例の概略図が示される。図３のラッチ１１０は、図２のラッチ１００と同様であるが、異なる点は、ゲートバイアス電圧１０９が接地にあり、ＰＭＯＳトランジスタ１０３および１０４のボディにボディバイアス電圧１１１が印加されていることである。有利にも、フローティング状態のボディバイアスは自己調整を行ない、高インピーダンスをもたらすための電圧を確保する。
【００２０】
理論に拘束されるつもりはないが、宇宙線、アルファ粒子、高エネルギ中性子等の外部エネルギ源が半導体装置にぶつかり、このような半導体装置の基板内に貫入すると考えられている。このような貫入経路に沿って、電子および正孔が形成される。電子および正孔がこのように形成されることにより、ソースからドレインへ、およびボディバイアス電圧への導通が容易になる。このような導通に対し、ＳＥＵの影響を受けやすいトランジスタはアクティブ状態または部分的アクティブ状態に入り、すなわち、完全にまたは部分的に「ターンオン」する。したがって、ボディバイアス電圧からこのようなトランジスタに渡って導通経路が存在し得る。従来、ＮＭＯＳトランジスタに対するボディバイアス電圧は接地電位であり、ＰＭＯＳトランジスタに対するボディバイアス電圧はＶｄｄである。したがって、ＳＥＵに応答して、ＮＭＯＳトランジスタは第１の論理レベル電圧または「ロー」状態を伝達し、ＰＭＯＳトランジスタは第２の論理レベル電圧または「ハイ」状態を伝達する。しかしながら、インバータの出力に抵抗負荷を与えてＳＥＵを緩和するためには、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方が好ましい。なぜなら、ＰＭＯＳトランジスタの方がＮＭＯＳトランジスタよりも負電荷の伝達の影響を受けにくく、負電荷の累積物の注入が、ＳＥＵの外部エネルギの注入という望ましくない結果になるためである。
【００２１】
図２を参照すると、ＰＭＯＳトランジスタ１０３および１０４にリークおよびフローティングを許すことにより、これらのトランジスタは負電荷キャリアに対する抵抗負荷となる。さらに、この抵抗率は、このようなＰＭＯＳトランジスタ１０３および１０４のリークしやすさに対する半導体プロセス制御か、ゲートバイアス電圧１０９の印加か、または
これらの組合せによってチューニングされ得る。したがって、ＰＭＯＳトランジスタ１０３および１０４は、少なくとも１メガオームの効果的な抵抗を有するように構成される。注目すべき点は、ＰＭＯＳトランジスタ１０３および１０４がこのような抵抗をもたらすようにサイズ決定され得るにもかかわらず、ＰＭＯＳトランジスタ１０３および１０４が、インバータ１０１および１０２のＰＭＯＳトランジスタの形成で用いたものと同じか、または実質的に同じプロセスで形成され得ることである。したがって、インバータ１０１および１０２のＰＭＯＳトランジスタの形成とのプロセスの互換性が促進されるだけでなく、同じ抵抗を有する抵抗器と比べ、消費する半導体ウェハの面積が小さくなる。
【００２２】
図３に関し、ボディバイアス電圧１１１によってリークを生じやすいＰＭＯＳトランジスタ１０３および１０４を有することにより、このようなＰＭＯＳトランジスタは負電荷キャリアに対する抵抗負荷となる。この抵抗率は、このようなＰＭＯＳトランジスタ１０３および１０４を形成する際に用いられる、リークしやすさに対する半導体プロセス制御か、ボディバイアス電圧１１１の印加か、またはこれらの組合せによってチューニングされ得る。したがって、ＰＭＯＳトランジスタ１０３および１０４は、少なくとも１メガオームの効果的な抵抗を有するように構成される。注目すべき点は、ＰＭＯＳトランジスタ１０３および１０４がこのような抵抗をもたらすようにサイズ決定され得るにもかかわらず、ＰＭＯＳトランジスタ１０３および１０４が、インバータ１０１および１０２のＰＭＯＳトランジスタの形成で用いたものと同じか、または実質的に同じプロセスで形成され得ることである。ボディバイアス電圧１１１用に別個のコンタクトが使用されて、半導体ウェハの面積を消費しながらも、インバータ１０１および１０２のＰＭＯＳトランジスタの形成とのプロセスの互換性が促進されるだけでなく、同じ抵抗を有する抵抗器よりも、消費する半導体ウェハの面積が小さくなる。
【００２３】
図４を参照すると、この発明の１つ以上の局面に従ったメモリセル１４０の例示的な一実施例の概略図が示される。メモリセル１４０は、クロス結合されたインバータ１４１および１４２を含み、ＰＭＯＳトランジスタ１４３および１４４がこのようなインバータの間に接続されている。ＰＭＯＳトランジスタ１４３および１４４は、ボディバイアス電圧１４５を供給するためのボディバイアスコンタクトに結合される。ＰＭＯＳトランジスタ１４３および１４４のゲートは接地され、したがってＰＭＯＳトランジスタ１４３および１４４はオン状態にある。しかしながら、ボディバイアス電圧１４５は、ＰＭＯＳトランジスタ１４３および１４４に対して所望の抵抗率をもたらすように調整される。すなわち、ボディバイアス電圧１４５を用いてＰＭＯＳトランジスタ１４３および１４４を部分的に非導通状態にし、極めて大きな抵抗を有する抵抗器となるようにする。上述のとおり、このような抵抗は、ＰＭＯＳトランジスタ１４３および１４４のリークしやすさに応じてボディバイアス電圧１４５を印加することにより、調整またはチューニングされ得る。
【００２４】
メモリセル１４０は、データ信号およびその補信号をそれぞれ受信するためのデータ信号入力１９５および１９６を含む。アドレス信号または選択信号の入力１９７が選択回路１９４のトランジスタのゲートに与えられ、データ信号入力１９５および１９６からのデータが、クロス結合されたインバータ１４１および１４２に渡され得るようにする。渡されたデータは、それぞれインバータ１４２および１４１の出力ノード１９２および１９３に与えられる。データ信号出力１９８および１９９は、格納されたデータおよびその相補データを出力するためのものである。
【００２５】
図４Ａを参照すると、この発明の１つ以上の局面に従ったメモリセル１４０Ａの例示的な一実施例の概略図が示される。メモリセル１４０Ａは図４のメモリセル１４０と同じであり、ノード１４５とソース電圧１４７、たとえばＶｄｄと直列に結合されたトランジスタ１４９が加わる。ＮＭＯＳトランジスタが示されているが、ＰＭＯＳトランジスタを用いてよいことが明らかである。ゲート電圧１４８がトランジスタ１４９のゲートに印加さ
れてこれらのトランジスタが導通すると、ソース電圧１４７がノード１４５に与えられる。したがって、トランジスタ１４３および１４４にＶｄｄのボディバイアスを加えることにより、耐ＳＥＵ性の状態であるにもかかわらず、メモリセル１４０Ａは書込または読出状態となる。ゲート電圧１４８がトランジスタ１４９のゲートに印加されてこれらのトランジスタが非導通になると、ノード１４５はフローティング状態になる。したがって、トランジスタ１４３および１４４のボディがフローティングし、それによってメモリセル１４０Ａを耐ＳＥＵ性の状態にする。
【００２６】
図５を参照すると、この発明の１つ以上の局面に従ったメモリセル１５０の例示的な一実施例の概略図が示される。ＰＭＯＳトランジスタ１４３および１４４がフローティングボディとバイアスが加えられたゲートとを有する点で、メモリセル１５０は図４のメモリセル１４０と異なる。バイアス電圧１４６がＰＭＯＳトランジスタ１４３および１４４のゲートに印加されて、これらのトランジスタを部分的にオフ状態にする。すなわち、ＰＭＯＳトランジスタ１４３および１４４は部分的に導通して、極めて大きな抵抗を有する抵抗器となる。上で述べたように、このような抵抗は、ＰＭＯＳトランジスタ１４３および１４４のリークしやすさに応じて、ゲートバイアス電圧１４６により調整またはチューニングされ得る。
【００２７】
図６Ａは、この発明の一実施例の単純化されたバージョンを示し、このバージョンは、クロス結合されたラッチの一方のインバータの出力と、クロス結合されたラッチの他方のインバータのＰＭＯＳおよびＮＭＯＳトランジスタとの間に、別個に制御される抵抗経路を設ける。この実施例により、ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに対する、別個に選択された抵抗が可能になる。ＰＭＯＳトランジスタ１６３は、インバータ１６１および１６２のＰＭＯＳトランジスタまでの経路内の抵抗を制御する。これらのトランジスタ１６３は、イネーブル信号１６６によって制御される。インバータ１６１および１６２内のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ１６４によって制御され、これらのトランジスタ１６４は、イネーブル信号１６５によって制御される。これらの２つのイネーブル信号１６５および１６６の電圧は一般に、それらのトランジスタのそれぞれを通る抵抗を、必ずしも同程度でなくてもよいが、上げるか、または下げるように制御される。この回路は一般に、図６に示すようにさらに別の要素を含む。
【００２８】
図６を参照すると、この発明の１つ以上の局面に従ったメモリセル１６０の例示的な一実施例の概略図が示される。図４および図５のメモリセル１４０および１５０の例示的な実施例とは対照的に、メモリセル１６０は、ＣＭＯＳプロセスによって形成された１対のＰＭＯＳトランジスタ１６３を有し、したがって１対のＮＭＯＳトランジスタ１６４もまた存在する。イネーブル信号１６５がＮＭＯＳトランジスタ１６４のゲートに与えられ、イネーブル信号１６５の補信号であり得るイネーブル信号１６６が、ＰＭＯＳトランジスタ１６３のゲートに与えられる。イネーブル信号１６５は、動作速度でメモリセル１６０に書込または読出を行なうようにハイにされ、その後、動作速度よりも遅いＳＥＵ保護モードに戻るようにローにされる。
【００２９】
ＰＭＯＳトランジスタ１６３は、ソース／ドレインのそれぞれにおいてインバータ１６１および１６２の入力に接続され、より具体的には、インバータ１６１および１６２のＰＭＯＳトランジスタのそれぞれのゲートに接続される。トランジスタ１６３の他のソース／ドレインは、インバータ１６１および１６２の出力ノード１９１および１９２にそれぞれ接続される。この構成において、ＰＭＯＳトランジスタ１６３は、それぞれ、インバータ１６１および１６２のＰＭＯＳ入力に、およびインバータ１６１および１６２の出力ノード１９１および１９２に結合される。
【００３０】
ＮＭＯＳトランジスタ１６４は、ソース／ドレインのそれぞれにおいてインバータ１６
１および１６２の入力に接続され、より具体的には、インバータ１６１および１６２のＮＭＯＳトランジスタのそれぞれのゲートに接続される。トランジスタ１６４の他のソース／ドレインは、インバータ１６１および１６２の出力ノード１９１および１９２にそれぞれ接続される。この構成において、ＮＭＯＳトランジスタ１６４は、インバータ１６１および１６２のＮＭＯＳ入力に、およびインバータ１６１および１６２の出力ノード１９１および１９２に結合される。
【００３１】
ＰＭＯＳトランジスタ１６３はＶｄｄのボディバイアス電圧を有し、ＮＭＯＳトランジスタ１６４は接地のボディバイアス電圧を有し、このことは、インバータ１６１および１６２のトランジスタと整合する。したがって、メモリセル１６０が単一のプロセスによって都合よく製造されることを認識されるべきである。しかしながら、トランジスタ１６３および１６４は、インバータ１６１および１６２の１つ以上のトランジスタと同じサイズまたは異なるサイズで形成することができる。
【００３２】
この明細書の他の場所で述べたように、この発明の１つ以上の局面に従って抵抗負荷をもたらすために、トランジスタ１６３および１６４にゲートバイアス電圧を印加するか、またはボディバイアス電圧を印加するか、または両方の印加が可能であることを認識されるべきである。さらに、抵抗負荷をもたらすために、この明細書の他の場所で述べたＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いてよい。ボディバイアスがフローティングしている場合、ＰＭＯＳまたはＮＭＯＳトランジスタのゲートは、書込が生じているかどうかに依存して、それぞれローまたはハイにされる。ボディバイアスがフローティングしていない場合、高抵抗保護モードにあるゲートバイアス電圧は、サブスレッショルド電圧となる。この電圧は、トランジスタの製造に依存するが、約０．１ボルト〜０．３ボルトであり得る。注目すべき点は、ボディバイアスがフローティングしていない場合、ゲートバイアス電圧がトランジスタの製造に依存することであり、ほぼＶｄｄ−０．１ボルト〜Ｖｄｄ−０．３ボルトであり得る。したがって、トランジスタのボディバイアスをフローティングさせるか、ゲート電圧を印加するか、またはその両方を組合せることにより、トランジスタに高インピーダンスを得ることができる。
【００３３】
互いに相補的なイネーブル信号１６５および１６６により、トランジスタ１６３および１６４は、読出または書込状態用にターンオンされ得る。さらに、上で述べたように、イネーブル信号１６５および１６６を用いて、耐ＳＥＵ性の状態を得るために、トランジスタ１６３および１６４を部分的にターンオンすることができる。
【００３４】
ＳＥＵ耐性の状態では、トランジスタ１６３および１６４がリークを生じやすく、したがって、部分的なオフ状態時に抵抗負荷となることを認識されるべきである。ＰＭＯＳトランジスタ１６３がこの目的に好ましいが、ＳＥＵ耐性を得るために、ＮＭＯＳトランジスタ１６４もまた、実際には抵抗負荷をもたらす。回路１７５は出力ノード１９２に結合され、メモリセル負荷のモデルを体現するか、またはモデルとなる。注目すべき点は、メモリセルに装荷することにより、耐ＳＥＵ性を支援することである。
【００３５】
図７を参照すると、この発明の１つ以上の局面に従ったラッチ１７０の例示的な一実施例の概略図が示される。ラッチ１７０は図２のラッチ１００と同じであるが、異なる点は、抵抗負荷トランジスタ１０３および１０４がインダクタ１７３および１７４に置き換わっている点である。任意に、インダクタ１７３および１７４をインバータ１０１および１０２の入力ノードにそれぞれ接続することができる。ノードＮ１およびＮ２の入力側にインダクタを配置する（ノードに与えられる信号が、インバータに到達するためにインダクタを横切らなければならない）ことにより、（ノードＮ１またはＮ２を駆動する書込トランジスタに対する不調からの）より良好なＳＥＵ保護をもたらすが、回路の速度を下げる。反対に、出力側にインダクタを配置することにより、より速いスイッチングが可能にな
り、インバータトランジスタに対しては、同程度良好にＳＥＵから保護するが、書込トランジスタに対しては、それほど良好にＳＥＵから保護しない（図７には図示せず）。別の選択肢として、インダクタをインバータ１０１および１０２の入力側と出力側とで分割することができる。したがって有利にも、インダクタ１７３および１７４は、インバータ１０１および１０２の入力ノードおよび出力ノードの一方または両方において接続され得る。宇宙粒子によって生じる電流を制限または阻止することにより、インダクタ１７３および１７４がＳＥＵを緩和する高インピーダンスを体現すると考えられている。たとえば、宇宙粒子の過渡現象が約１０ピコ秒（ｐｓ）であり、かつ、このような宇宙粒子に対するｄＩ／ｄｔが１０ｐｓにおいて約１ミリアンペア（ｍｓ）であると考えられたい。１ナノヘンリのインダクタが使用される場合、結果的に約０．１ボルトの電圧（Ｖ＝−Ｌ  ｄＩ／ｄｔ）が得られる。したがって、十分に大きな値のインダクタンスＬにより、電圧変化を十分に制限してメモリの不調を回避することができる。
【００３６】
図８を参照すると、この発明の１つ以上の局面に従ったＦＰＧＡ８００の一実施例のブロック図が示される。ＦＰＧＡ８００はメモリ８０１を含む。メモリ８０１はＦＰＧＡ８００の内部に示されているが、代替的に、メモリ８０１はＦＰＧＡ８００の外部にあってよく、データ、アドレス、および制御情報を通信するように結合される。メモリ８０１は、上で述べたように、ラッチおよびメモリセル１００、１１０、１４０、１５０、１６０、および１７０の少なくとも１つを含む。
【００３７】
上述の内容はこの発明の好ましい実施例に向けられているが、この発明の基本的な範囲から逸脱せずにこの発明の他の実施例およびさらに別の実施例を考案することができ、この発明の範囲は前掲の請求項によって決定される。さらに、この発明のいくつかの実施例において、ＳＥＵ耐性装置を提供するために、２つのトランジスタしか追加されていないことを認識されるべきである。加えて、ＳＥＵ耐性装置を提供するために、別の実施例では４つのトランジスタしか追加されていない。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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