(57)【特許請求の範囲】
【請求項１】
半導体基体を有する半導体装置であって、
前記半導体基体の表面に隣接する第一導電型の領域を有し、
前記半導体基体には、前記半導体基体内に設けられている反対の第二導電型のソースおよびドレインを有する不揮発性メモリセルが表面に設けられていて、
前記半導体基体の前記表面には、ソースおよびドレインの間に、フローティングゲートおよび選択ゲートが設けられていて、
前記フローティングゲートおよび前記選択ゲートが、共に、前記半導体基体の前記表面に平行に延在している平坦な表面部分を有し、かつ前記半導体基体の前記表面に直角に延在する側壁部分を有し、
前記フローティングゲートの上に、前記選択ゲートに重なっている制御ゲートが配置されている、半導体装置において、
前記制御ゲートが、前記フローティングゲートの前記平坦な表面部分と、前記ソースおよび前記ドレインに対向している前記フローティングゲートの少なくとも前記側壁部分とに容量的に結合されていて、かつ前記選択ゲートの前記平坦な表面部分の上にその終端があり、
金属シリサイドが、前記制御ゲートによって覆われない前記選択ゲートの前記平坦な表面部分の一部に設けられている、
ことを特徴とする半導体装置。
【請求項２】
前記選択ゲートの前記平坦な表面部分の一部が、そのまま残されていることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記金属シリサイドが、チタンシリサイドを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第二導電型のドープ領域が、前記フローティングゲートおよび前記選択ゲートとの間の前記半導体基体の表面に設けられていることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記選択ゲートが、前記フローティングゲートの横に前記ソースに隣接して設けられていることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
さらなる選択ゲートが、前記ソースと前記ドレインとの間の前記半導体基体の前記表面に設けられていて、そのさらなるゲートが、前記前の選択ゲートが設けられている側とは反対側に存在する前記フローティングゲートの側に設けられていることを特徴とする請求項１乃至５の何れかに記載の半導体装置。
【請求項７】
前記不揮発性メモリセルが、CMOSまたはBICMOS集積回路に埋め込まれている、メモリセルのマトリックスの一部であることを特徴とする請求項１乃至６の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体基体を有する半導体装置であって、
前記半導体基体の表面に隣接する第一導電型の領域を有し、
前記半導体基体には、前記半導体基体内に設けられている反対、第二導電型のソースおよびドレインを有する不揮発性メモリセルが表面に設けられていて、
前記半導体基体の前記表面には、ソースおよびドレインの間に、フローティングゲートおよび選択ゲートが設けられていて、
前記フローティングゲートおよび前記選択ゲートが、共に、前記半導体基体の前記表面に実質的に平行に延在している実質的に平坦な表面部分を有し、かつ前記半導体基体の前記表面に実質的に直角に延在する側壁部分を有し、
前記フローティングゲートの上に、前記選択ゲートに重なっている前記制御ゲートが配置されている、半導体装置に関する。
【０００２】
【従来の技術】
しばしば、EEPROM（電気的に消去可能なプログラマブルリードオンリメモリ）セルと呼ばれるこのような不揮発性メモリセルは、少なくとも一つの選択トランジスタと、フローティングゲートトランジスタとも呼ばれるフローティングゲートを有する電界効果トランジスタとを有する。
【０００３】
第一パラグラフに記載される種類の半導体装置は、EP-A-763 856から公知である。この公知の半導体装置の場合、制御ゲートは、実質上、選択ゲート上でフローティングゲートとは逆に向いている選択ゲートの側壁部分の上まで延在する。
【０００４】
この公知の半導体装置の問題点は、制御ゲートが、実質上、フローティングゲートとは逆に向いている選択ゲートの側壁部分の上まで延在している事実により、メモリーセルのサイズが大きくなることである。この結果、所定サイズの不揮発性メモリにおけるメモリーセルの密度は、小さくなる。加えて、制御ゲートと選択ゲートとが近接しているために、メモリーセルの動作の間、寄生容量が、制御ゲートと選択ゲートとの間に誘起される。この寄生容量により、選択ゲートのRC時間は増大してしまう。さらに、そのシートおよびコンタクト抵抗を減少させるために、メモリーセルの選択ゲートに、サリサイド(salicide)プロセスとも呼ばれる自己位置合わせされたシリサイドプロセスを用いることは、不可能である。それゆえ、選択ゲートの抵抗は大きくなり、これも、また、選択ゲートのRC時間に悪影響を与えることになる。
【０００５】
【課題を解決するための手段】
本発明の目的は、とりわけ、上述の問題点を解決し、制御ゲートとメモリーセルのフローティングゲートとの間に大きい静電結合を設けた、第一パラグラフに記載される種類の半導体装置を提供することである。
【０００６】
本発明によれば、この目的は、前記制御ゲートが、前記フローティングゲートの前記実質的に平坦な表面部分と、前記ソースおよび前記ドレインに対向している前記フローティングゲートの少なくとも前記側壁部分とに容量的に結合されていて、かつ前記選択ゲートの前記実質的に平坦な表面部分の上にその終端があることにより達成される。これらの手段は、制御ゲートとメモリーセルのフローティングゲートとの間に大きい静電結合を有しかつ上述の問題点を解決する半導体装置を提供する。制御ゲートの終端が選択ゲートの実質上平坦な表面部分上にあるので、メモリーセルのサイズはより小さくなる。この結果、所定サイズの不揮発性メモリにおけるメモリーセルの密度は、より大きくなる。さらに、制御ゲートと選択ゲートとの間の寄生容量はより小さくなるので、選択ゲートのRC時間は減少する。選択ゲートが制御ゲートにより完全に覆われていないので、その抵抗、それゆえ、そのRC時間を減少させるために、前述した自己位置合わせされたシリサイドプロセスを、選択ゲートに、部分的に行うことが出来る。
【０００７】
本発明の半導体装置の好適な一実施例が特徴とする点は、前記選択ゲートの前記実質上平坦な表面部分の実質部分が、自由に残されている点である。この結果、制御ゲートと選択ゲートとの間の寄生容量は減少し、そして選択ゲートのより大きい領域に、上述の自己位置合わせされたシリサイドプロセスを行うことができる。これにより選択ゲートの抵抗が減少する。両方の効果は、さらに、選択ゲートのRC時間を減少させる。
【０００８】
メモリーセルが一つの選択ゲートを有する（このメモリーセルは、2-トランジスタ（2T）セルとも呼ばれる）場合には、この選択ゲートは、ソースに隣接したフローティングゲートの側に設けるのが有利である。選択トランジスタは、ドレインの側に設けられるよりソースの側に設けられる場合の方が、切り換えに必要なプログラミング電圧がより低くなるので、より薄いゲート酸化物（例えば、隣接するフローティングゲートトランジスタに対して与えられるものと同じゲート酸化物）により処理させることができる。これは、より小さいチャネル長を使用してパンチスルーを避けることを可能にする。
【０００９】
本発明は、スタンドアロン不揮発性メモリに適用できるが、CMOSまたはBICMOSのプロセスを複雑にすることなくより小さいメモリーセルを製造することを可能にするので、CMOSまたはBICMOS集積回路に埋め込まれる不揮発性メモリに対して、特に有利である。
【００１０】
本発明の半導体装置のさらなる有利な実施例は、他の従属請求項に記載されている。
【００１１】
【発明を実施するための形態】
これらのそしてまた他の本発明の態様は、以下に記載されそして図面に示される実施例を参照して明らかになるであろう。
【００１２】
図1は、m行およびn列に配置されているメモリーセルのマトリックスを有する本発明の不揮発性メモリの電気回路ダイアグラムを示す。本具体例の場合、行の数と列の数は4であるが、行の数と列の数は、一般に、はるかに大きいことは明白であろう。行方向のメモリーセルは、Mi1, Mi2, ..., Minにより示されている（iは行の数を表す）。列方向のメモリーセルは、M1j, M2j, ........, Mmjにより示されている（jは列の数を表す）。これらのメモリーセルは、これらの行と列において全ての他のメモリーセルと電気的接続を共有している。メモリーセルの各々は、フローティングゲートトランジスタとも呼ばれる、フローティングゲートと制御ゲートを有する電界効果トランジスタT1を有する。メモリーセルの各々は、更に、フローティングゲートトランジスタT1と直列に配置されている、選択ゲートを有する選択トランジスタT2を有する。ワード線WLiは、各々、共通行iに配置されているフローティングゲートトランジスタT1の制御ゲートに接続されている。選択線SLiは、各々、共通行iに配置されている選択トランジスタT2の選択ゲートに接続されている。は、選択された語線WLiと選択線SLiに所望の電圧を与える手段（図示せず）に接続されている。ビット線BLjは、共通列jに配置されているフローティングゲートトランジスタT1のドレインに、各々、接続されていて、かつ選択されたビット線BLjに所望の電圧を与えるための手段（図示せず）に接続されている。（本具体例の場合、接地されている）ソース行ScL1とScL2は、2つの隣接する共通行に配置されている選択トランジスタT2のソースに、各々、接続されている。
【００１３】
メモリーセルの他に、不揮発性メモリは、図示されていない周辺回路も有することは、明らかであろう。さらに、CMOSまたはBICMOS集積回路に埋め込む場合、不揮発性メモリを、図示されていない論理素子により囲むこともできる。
【００１４】
図2は、図1に示される不揮発性メモリの共通列jに配置されている隣接するメモリーセルの線図的な横断面図である。半導体基体1（本具体例の場合、単結晶シリコン基体）は、表面3に隣接する、第一導電型（本具体例の場合、p型）の領域2を有する。半導体基体1には、表面3でメモリーセルが設けられている。メモリーセルのそれぞれは、反対導電型の、第二導電型（本具体例の場合、n型）のソース4およびドレイン5を有する。半導体基体1の表面3には、メモリーセルのそれぞれのソース4およびドレイン5の間に、フローティングゲートトランジスタT1および選択トランジスタT2が設けられている。フローティングゲートトランジスタT1は、例えば、n型多結晶シリコンで構成されるフローティングゲート6を有する。フローティングゲート6の上には、例えば、これもn型多結晶シリコンからなる制御ゲート7が、配置されている。フローティングゲート6は、フローティングゲート誘電体8により半導体基体1から、およびインターゲート誘電体9により制御ゲート7から絶縁されている。フローティングゲート誘電体8およびインターゲート誘電体9は、例えば、シリコン酸化物とすることができる。選択トランジスタT2は、ゲート誘電体11により半導体基体1から絶縁されている選択ゲート10を有する。本具体例の場合、第二導電型（本具体例の場合、n型）にドープされた領域12が、半導体基体1の領域内に、フローティングゲート6と選択ゲート10との間に設けられている。しかしながら、このようなドープされた付加領域12の形成は、必ずしも必要ではない。フローティングゲート6および選択ゲート10は、共に、半導体基体1の表面3に実質上平行に延在している実質上平坦な表面部分13と、半導体基体1の表面3に実質上直角に延在している側壁部分14とを有する。制御ゲート7とフローティングゲート6との間に大きい静電結合を設けるために、制御ゲート7は、フローティングゲート6の実質上平坦な表面部分13と、少なくとも、ソース4およびドレイン5に対向しているフローティングゲート6の側壁部分14とに容量的に結合されている。選択トランジスタT2の選択ゲート10と重なっている制御ゲート7の終端は、選択ゲート10の実質上平坦な表面部分13上にある。選択ゲート10の実質的に平坦な表面部分13の実質部分15は、自由に、すなわち、制御ゲート7により覆わないままにしておくことが、有利である。制御ゲート7には、例えば、窒化珪素またはシリコン酸化物で構成される側壁スペーサ16が設けられている。選択ゲート10には、ソース4の側に、これも、例えば、シリコン酸化物またはシリコン窒素化合物により構成することができる側壁スペーサ17も設けられている。メモリーセルのシートおよびコンタクト抵抗を減少させるために、露出されたシリコン領域には、金属シリサイド18が設けられている。しかしながら、これは必須要件ではない。このように、制御ゲート7により覆われていない選択ゲート10の実質的に平坦な表面部分13の実質部分15には、金属シリサイド18が設けられている。例えば、けい化コバルトのような他の金属シリサイドを使用することもできるが、金属シリサイド18は、チタンシリサイド（より厳密には、チタンシリサイドの低抵抗率（C54）相）を有することが好ましい。メモリーセルは、例えば、TEOS（テトラ-エチルオルソ-シリケート��の上にBPSG（ボロ-ホスホシリケートガラス）で構成される誘電層19により覆われている。この誘電層19には、ビット線BLjの一つのドレイン5へのコンタクトが可能となるようにコンタクトホール20が設けられている。
【００１５】
上記の不揮発性メモリに対する書込み、消去および読取り操作の具体例は、EP-A-763 856に見出すことが出来る。
【００１６】
上述した不揮発性メモリの場合、メモリーセルのそれぞれの選択トランジスタT2は、ソースに隣接してフローティングゲートの側に設けられている。明らかに、選択トランジスタは、ドレインに隣接させてフローティングゲートの側に設けることもできる。これに代えて、選択トランジスタをフローティングゲートの何れかの側に設けて、メモリーセルのそれぞれが、1つの代わりに2つの選択トランジスタを有することもできる。この場合、フローティングゲートトランジスタの制御ゲートの終端は、両方の選択ゲートの実質的に平坦な表面部分上に位置させることができる。2つの選択トランジスタが設けられているメモリーセルは、しばしば、3-トランジスタ（3T）セルと呼ばれる。
【００１７】
不揮発性メモリは、標準シリコン技術プロセスを使用して当業者が、容易に製造することができる。したがって、適切な製造工程の説明は、省略されている。
【００１８】
本発明は、上述した実施例に限定されず、そして多くの修正が本発明の範囲内で当業者に可能であることは、明らかであろう。例えば、インターゲート誘電体を、シリコン酸化物の代わりにシリコン窒化物（SiON）またはシリコン酸化物および窒化珪素（ONO）のサンドイッチにより構成することもできる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの電気回路ダイアグラムである。
【図２】図1に示される不揮発性メモリの共通列における配置される隣接するメモリーセルの線図的な横断面図である。
【符号の説明】
1  半導体基体
3  表面
4  ソース
5  ドレイン
6  フローティングゲート
7  制御ゲート
8  フローティングゲート誘電体
9  インターゲート誘電体
10  選択ゲート
11  ゲート誘電体
12  ドープされた付加領域
13  実質的に平坦な表面部分
14  側壁部分
15  実質部分
16  側壁スペーサ
18  金属シリサイド
19  誘電層
20  コンタクトホール
T1  フローティングゲートトランジスタ
T2  選択トランジスタ
WLi  語線
SLi  選択線
BLj  ビット線
【図１】
0005014543.tif 000002
【図２】
0005014543.tif 000003