(57)【特許請求の範囲】
【請求項１】
故障領域を有する集積回路半導体素子の電源端子と接地端子、および制御端子を集積回路テスタの第１の電源に接続して電気的測定を行い、前記集積回路半導体素子が不良となる電気的特性を特定する工程と、
前記集積回路半導体素子と前記第１の電源との電源ラインを遮断し、前記集積回路半導体素子の電源端子と接地端子を第２の電源に接続して前記電気的特性が得られる状態を再現する工程と、
赤外線レーザビームを前記集積回路半導体素子の被測定領域上で走査しながら、前記赤外線レーザビームの照射による前記電源端子および前記接地端子間の前記集積回路半導体素子内を流れる電源電流の変化を輝度変化で表示した電流像として取得する工程と、
前記電流像の特異領域を前記故障領域として特定する工程と、を具備することを特徴とする半導体素子解析方法。
【請求項２】
前記集積回路半導体素子と前記第１の電源との電源ラインを遮断後、前記集積回路テスタを第１の電源により駆動して前記電気的特性が得られるテストパターンの信号を前記制御端子に印加すること特徴とする請求項１に記載の半導体素子解析方法。
【請求項３】
ＯＢＩＲＣＨ法による解析を行う検出部の電源端子と接地端子を前記第２の電源に接続し、前記電流像を取得することを特徴とする請求項１に記載の半導体素子解析方法。
【請求項４】
前記特異領域を良品の電流像と比較して前記故障領域を特定する請求項１に記載の半導体素子解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子解析方法に係り、特に非破壊で且つ電気的過負荷を加えずに素子の不良箇所の特定または解析を行う半導体素子解析方法に関する。
【背景技術】
【０００２】
半導体素子の不良箇所を特定する方法として、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：以下ＳＥＭと称する）などで破壊痕跡などを特定し、解析する方法が一般的に採用されている（例えば特許文献１参照。）。
【０００３】
一方、素子を非破壊で検査・解析する方法としては、チップ上に塗布した液晶の液晶層から液体層への温度による相転移を利用して異常発熱箇所を検出する液晶法（液晶塗布法）が知られている（例えば特許文献２参照。）。あるいは、サーモグラフィにより発熱位置を検出する発熱解析法や、フォト・エミッション顕微鏡により発光位置を検出するホット・エレクトロン発光解析法、赤外線レーザを照射して電流変化位置を検出するＩＲ−ＯＢＩＲＣＨ（Infra-Red  Optical  Beam  Induced  Resistance  CHange）法も知られている。
【特許文献１】特開２００４−２２３１８号公報
【特許文献２】特開平５−２１５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の如く、半導体素子の不良解析方法にはさまざまなものがあるが、例えば、ＳＥＭで破壊痕跡を特定する解析方法は、例えば素子表面のパッシベーション膜、メタル層を除去して解析するなど素子を破壊しなければならない。
【０００５】
液晶法は、上記の如く不良箇所からの発熱により液晶が相転移することを利用し、相転移した箇所を偏光顕微鏡で観察することにより、不良箇所を特定・解析する方法である。この方法では液晶が相転移するにはある程度の発熱量が必要であり、発熱量が少なく液晶が相転移しにくい素子を解析することができない。また相転移が起こるほどの発熱量では相転移する領域が大きく、相転移領域も移動するため、例えば数μｍの範囲に不良箇所を絞り込むのは困難である。更に、この方法では素子上に滴下する液晶層を透過して素子を観察することになるため、屈折率の違いにより不良箇所を特定しにくいなどの問題があった。
【０００６】
また、エミッション顕微鏡によりホット・エレクトロン発光を解析するエミッション顕微鏡法は、ごく微小な発光を顕微鏡的視野で観測できるので特にＬＳＩの解析には一般的に使用されている。
【０００７】
しかし、この方法は素子の配線が多層の場合には適用が困難となる。チップ上が数μｍ以上の厚いメタル（例えばアルミニウム）配線（電極）に覆われている場合には、ホット・エレクトロン発光があったとしてもフォトン（光子）が厚いメタル配線を貫通できないためである。
【０００８】
また、近年普及しているチップ裏面からホット・エレクトロン発光を解析する裏面フォト・エミッション法も、一般的に裏面電極を有するディスクリート素子には解析の為には裏面電極を除去しなければならないので適用できない。また裏面電極を設けない構造の場合でも、サンプル作成に機械加工が必要であり、作業工程数が増加するだけでなく、加工時に素子を破壊するリスクを伴う。また特に、バイポーラトランジスタや、パワーＭＯＳＦＥＴのように不純物濃度が高いエピタキシャル構造を有するデバイスでは、フォトンがエピタキシャル層を貫通しにくいため、裏面フォト・エミッション法を採用できない。
【０００９】
更に、ＩＲ−ＯＢＩＲＣＨ法は、主に配線不良解析に用いられ、電流経路の高精度解析が可能であることから、発熱の少ない微小リーク不良のディスクリート素子の不良箇所の特定には有効である。しかし、半導体素子内を流れる電流を装置に取り込む必要があるため、集積回路半導体素子の場合には任意の電気的状態を与えることが困難であり、集積回路半導体素子が不良になる電気的条件を設定することができない問題がある。
【００１０】
また、ＩＲ−ＯＢＩＲＣＨ法による解析装置の電源電圧が２５Ｖであるため、それ以上の高電圧電源の素子の不良解析はできない問題がある。
【００１１】
更に、特に絶縁ゲート型半導体素子（例えばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））で、弱反転領域でのリーク電流不良を解析する場合、ノーマリ・オンのディプレッッション型ＭＯＳＦＥＴには適用が困難である。またエンハンスメント型の場合であっても、ゲートとドレインに異なる電圧を印加する条件で弱反転状態を設定する必要がある時には、解析装置の２端子（電源端子と接地端子）をＭＯＳＦＥＴの３端子に接続する従来の解析方法では、解析が困難であった。
【課題を解決するための手段】
【００１２】
本発明は上述した諸々の事情に鑑み成されたものであり、故障領域を有する集積回路半導体素子の電源端子と接地端子、および制御端子を集積回路テスタの第１の電源に接続して電気的測定を行い、前記集積回路半導体素子が不良となる電気的特性を特定する工程と、前記集積回路半導体素子と前記第１の電源との電源ラインを遮断し、前記集積回路半導体素子の電源端子と接地端子を第２の電源に接続して前記電気的特性が得られる状態を再現する工程と、赤外線レーザビームを前記集積回路半導体素子の被測定領域上で走査しながら、前記赤外線レーザビームの照射による前記電源端子および前記接地端子間の前記集積回路半導体素子内を流れる電源電流の変化を輝度変化で表示した電流像として取得する工程と、前記電流像の特異領域を前記故障領域として特定する工程と、を具備することを特徴と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本発明に依れば以下の効果が得られる。
【００１４】
第１に、ディスクリートの半導体素子や集積回路半導体素子の不良に対して、非破壊で、且つ電気的過負荷を加えずに、不良箇所を高精度で特定することができる。
【００１５】
第２に、３層程度の多層配線プロセスの集積回路半導体素子をＩＲ−ＯＢＩＲＣＨ法によって表面解析して故障領域を特定することができる。従って、裏面加工が不要となり、不純物濃度が高いエピタキシャルウエハを用いるバイポーラ集積回路半導体素子（ＩＣ）や、ＢｉＣＭＯＳのＩＣの不良箇所を可視化することができる。
【００１６】
また、裏面加工が不要となるので、加工中のサンプル破壊も防止できる。
【００１７】
第３に、外付けの高電圧電源（第２の電源）にＩＲ−ＯＢＩＲＣＨ法による解析装置の電源端子と接地端子を接続するため、２５Ｖ以上の高電圧電源の素子であってもＩＲ−ＯＢＩＲＣＨ法による解析（ＯＢＩＲＣＨ解析）が可能となる。
【００１８】
第４に、素子が不良となる電気的特性を維持した状態でのＯＢＩＲＣＨ解析が可能となる。すなわち、第１の電源により半導体パラメータアナライザ等の集積回路テスタ（以降では簡易テスタと称する）を駆動して、集積回路半導体素子が不良となる電気的特性が得られる信号を印加した状態で、解析装置を第２の電源に接続して電流変動を解析できるので、不良動作状態を近似的に再現して高精度の解析が可能となる。
【００１９】
また、ＬＳＩテスタのような複雑なシステムが不要であるため、低価格の簡易設備で集積回路半導体素子の不良解析ができる。
【００２０】
第５に、ディスクリートのＭＯＳＦＥＴに適用し、弱反転領域のリーク電流について解析することができる。ディプレッション型ＭＯＳＦＥＴの場合ノーマリ・オンであるため、従来のＯＢＩＲＣＨ解析では弱反転領域でのリーク電流の不良を解析することは困難であった。また、エンハンスメント型ＭＯＳＦＥＴであっても、従来の解析装置では電源端子と接地端子の２端子しか持たないため、ゲートとドレインに異なる電圧を印加する条件が必要な弱反転状態での解析は困難であった。しかし、本実施形態によれば、第１の電源または第２の電源によりゲート電圧を制御できるので、ＭＯＳＦＥＴの弱反転領域での解析が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の実施の形態について図１から図７を参照して詳細に説明する。
【００２２】
図１および図２は、本発明の半導体素子解析装置の一例を示す概要図である。本実施形態の半導体素子解析装置は、レーザビームで加熱した際の配線の温度上昇に伴う抵抗変化を利用して電流変化位置を検出する、いわゆるＯＢＩＲＣＨ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｒｅｓｉｓｔａｎｃｅ  ＣＨａｎｇｅ）法を用いた半導体素子解析装置である。
【００２３】
半導体素子解析装置（以下解析装置）１０は、第１の電源１１と、第２の電源１２と、第１電源ライン１３と、第２電源ライン１４と、スイッチ１５と、検出部１６と、から構成される。
【００２４】
図１を参照して、本発明の第１の実施形態の解析装置１０について説明する。第１の実施形態は、ディスクリートのディプレッション型の絶縁ゲート型半導体素子を解析する解析装置であり、ここでは、ｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））を例に説明する
第１の電源１１は、故障領域を有するＭＯＳＦＥＴ２１ｎの電源端子（例えばドレイン端子）ＶＤおよび接地端子（例えばソース端子）ＶＳ間に接続する。すなわちドレイン端子ＶＤが第１の電源１１の正極側に接続し、ソース端子ＶＳが第１の電源１１の負極側に接続する。
【００２５】
また第１の電源１１の負極側は接地される。ＭＯＳＦＥＴ２１ｎのゲート端子ＶＧにゲート電圧を印加する第３の電源１８の正極側は接地される。
【００２６】
第２の電源１２は、ＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤとソース端子ＶＳ間に接続する、ＯＢＩＲＣＨ装置の持つ電源の最大電圧より高く、ＯＢＩＲＣＨ装置の最大定格電圧以下の例えば２５Ｖより高く２５０Ｖ以下の外部直流電源である。第２の電源１２の正極側がドレイン端子ＶＤに接続し、負極側がソース端子ＶＳに接続する。これにより、高電圧電源の半導体素子の不良を解析することができる。また第２の電源１２の負極側は接地される。第３の電源の正極側は接地される。
【００２７】
スイッチ１５は、第１の電源１１とＭＯＳＦＥＴ２１ｎを接続する第１の電源ライン１３と、第２の電源１２とＭＯＳＦＥＴ２１ｎとを接続する第２の電源ライン１４との切り替えを行う。すなわち、スイッチ１５により第１の電源ライン１３を導通させるとＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤおよびソース端子ＶＳ間には第１の電源１１の電圧が印加され、ゲート端子ＶＧにゲート電圧が印加される。また第２の電源ライン１４を導通させると、ＭＯＳＦＥＴの両端子間に第２の電源１２の電圧が印加され、ゲート端子ＶＧにゲート電圧が印加される。
【００２８】
検出部１６は電源端子１６１と接地端子１６２を有し、これらがそれぞれ第２の電源１２に接続される。すなわち、電源端子１６１が第２の電源１２の正極側に接続し、接地端子１６２が第２の電源１２の負極側に接続する。そして、検出部１６は、ＭＯＳＦＥＴ２１ｎの被測定領域上にレーザビームを走査して照射し、レーザビームの照射により加熱された被測定領域の温度上昇に伴う抵抗変化を利用して、半導体素子内を流れる電源電流変化を取得する。検出部１６は表示部１６３を備え、電流の大きさを輝度に変換した電流像５０を表示部１６３に表示する。つまり電流像５０のコントラストによって電流変化を解析する。
【００２９】
ＯＢＩＲＣＨ法の原理については以下の通りである。
【００３０】
電流Ｉが流れている金属配線にレーザビームを照射すると、そのエネルギーの一部が熱に変換される。この熱の発生により局所的に温度が上昇（１ｍＷの照射で１℃程度上昇）し、電気抵抗Ｒが増大する。
【００３１】
この現象を、定電圧Ｖを印加しレーザビームを走査した際の電流変化を輝度変化で表示するようにして電流像５０として観察する。輝度は電流変化が正の場合は明るく、負の場合は暗く表示する。
【００３２】
この場合のＩは以下の式で表わされる。
【００３３】
Ｉ＝ｆ（Ｖ，Ｒ）
ここで、ｆはＶとＲを変数とする関数を示す。そして微少な電流変化を求めるために上式の全微分を行い、以下のごとくｄＩを求める。
【００３４】
ｄＩ＝（∂Ｉ／∂Ｖ）ｄＶ＋（∂Ｉ／∂Ｒ）ｄＲ
＝（１／Ｒ）ｄＶ＋［（−Ｖ）／（Ｒ＊Ｒ）］ｄＲ
＝（Ｉ／Ｖ）ｄＶ＋（−Ｉ＊Ｉ／Ｖ）ｄＲ    （∵Ｉ＝Ｖ／Ｒ）
＝Ｉ（ｄＶ／Ｖ）−Ｉ＊Ｉ（ｄＲ／Ｖ）
ここで、微分演算子ｄを差分演算子Δで置き換えると、
ΔＩ＝Ｉ（ΔＶ／Ｖ）−Ｉ＊Ｉ（ΔＲ／Ｖ）
となる。定電圧印加条件より、
ΔＩ≒−Ｉ＊Ｉ（ΔＲ／Ｖ）    （∵Ｖ≒ｃｏｎｓｔ．）
ここで、ΔＩ：ビーム照射時の微少電流変化、ΔＲ：ビーム照射時の微少抵抗変化、ΔＶ：ビーム照射時の微少電圧変化である。
【００３５】
つまり、ＯＢＩＲＣＨ法によれば、電流の微少変化ΔＩを、電気抵抗の微少変化ΔＲと電流Ｉの関数として示すことができる。
【００３６】
このようにＯＢＩＲＣＨ法は、一般的には電流Ｉによりチップ外からチップ内の電流観測が可能であるため金属配線の不良箇所の検出に応用できる。
【００３７】
レーザビームは特に赤外線レーザビーム（波長λ＝１．３μｍ）を用いる。これによりチップ裏面側から金属配線の異常を観測することも可能である。また、赤外線レーザビームを用いることにより、シリコン（Ｓｉ）中で発生するＯＢＩＣ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）電流の発生を防ぐことができる。１．２μｍ以下の波長のレーザを用いると、通常のデバイスではＯＢＩＣ信号がノイズとなり、ＯＢＩＲＣＨ信号の測定ができない。
【００３８】
そこで本実施形態では図１のごとく、赤外線レーザビームによるＯＢＩＲＣＨ法（Ｉｎｆｒａｒｅｄ  ＯＢＩＲＣＨ法：以下ＩＲ−ＯＢＩＲＣＨ法と称する）を用いて、半導体素子内を流れる電源電流の変化を解析する。
【００３９】
本実施形態では、図１の如くＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤとソース端子ＶＳに接続する第２の電源１２の両端子に、検出部１６の電源端子１６１および接地端子１６２を接続し、ドレイン端子ＶＤ−ソース端子ＶＳ間の電流（ドレイン電流）の変化をΔＩｄｓとして検出し、その電流像５０を取得する。
【００４０】
ここで、ＭＯＳＦＥＴは３端子の素子であり、検出部１６は２端子である。従って、ＭＯＳＦＥＴに直接検出部１６を接続して解析するには、ゲート端子ＶＧを例えばドレイン端子ＶＤとショートするなどしてＭＯＳＦＥＴの動作状態で解析する必要がある。
【００４１】
しかし、通常のディプレッション型ＭＯＳＦＥＴは、ノーマリ・オンすなわち常時電流が流れている状態であり、ドレイン端子ＶＤおよびソース端子ＶＳ間に検出部１６の２端子を直接接続しても、当初からドレイン電流が飽和状態となっている。つまり故障箇所により電流変化が発生していてもその変化が検出されにくい問題がある。
【００４２】
そこで、本実施形態では、第３の電源によってディプレッション型ＭＯＳＦＥＴが動作しないようにゲート電圧を制御し、ドレイン電流が殆ど流れない動作開始前の状態において、半導体素子内を流れる電源電流の変化を測定することとした。
【００４３】
ディプレッション型ＭＯＳＦＥＴでは、ゲートに電圧を印加しなくてもチャネル（電流の通路）ができている為、弱反転領域は存在しない。しかし、ゲート電圧を蓄積側（ｎチャネル型ＭＯＳＦＥＴでは負電圧）に印加すれば、最初から形成されているチャネルを消失させて、弱反転特性に相当する特性を得ることができる。
【００４４】
ここでは、ディプレッション型ＭＯＳＦＥＴにおいて「弱反転領域」あるいは「弱反転特性」との用語を用いず、「動作開始前の領域」あるいは「動作開始前の特性」という表現を用いる。
【００４５】
第３の電源１８は、ＭＯＳＦＥＴ２１ｎの不良が発生する電気的特性を得るためにゲート電圧を制御する電源であり、第２の電源１２は、ＩＲ−ＯＢＩＲＣＨ法による解析（ＯＢＩＲＣＨ解析）を行うに際し、不良が発生する電気的特性を再現するためにドレイン電圧を制御し、ＭＯＳＦＥＴのドレイン端子ＶＤ−ソース端子ＶＳ間に電圧を印加する電源である。
【００４６】
つまり、本実施形態の解析装置１０は、スイッチ１５により第１の電源ライン１３を接続して不良が発生する所定の電気的特性を取得した後、スイッチ１５により第２の電源ライン１４の接続に切り替えて、ＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤとソース端子ＶＳ間に第２の電源１２を接続すると共にゲート電圧を負電位にシフトして当該電気的特性を再現する。そして、赤外線レーザビームを走査しながらドレイン端子ＶＤ−ソース端子ＶＳ間の電流変化（ΔＩｄｓ）を電流像５０として検出部１６に表示する。
【００４７】
ＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤ−ソース端子ＶＳ間の電流変化とはすなわち実際に動作している素子領域（半導体結晶の領域）における電流変化である。上記の如く、ＯＢＩＲＣＨ法は一般的に電気信号が伝達する金属配線系の欠陥検出に有効な方法であるが、本実施形態では金属配線のみならず、ＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤおよびソース端子ＶＳ間を電流経路とする素子領域（半導体結晶の領域）内部の電流変化を電流像５０として取得する。ＭＯＳＦＥＴ２１ｎは素子領域である半導体結晶と金属電極を直接接触させた（半導体結晶を電流の流れる配線の一部と見なす事ができる）単純な構造であるので、金属配線系の欠陥検出（解析）方法を用いて、半導体結晶中の欠陥を検出することができる。
【００４８】
ＭＯＳＦＥＴ２１ｎに故障領域（欠陥部）が有ると、電流像５０では正常部より明（又は暗）コントラストとして表示される。このように部分的に異なるコントラストで表示された特異領域５１を故障被疑領域として特定し、これに基づきＭＯＳＦＥＴ２１ｎを解析する。
【００４９】
すなわち、従来金属配線を解析していたＩＲ−ＯＢＩＲＣＨ法を用い、ＭＯＳＦＥＴ２１ｎを配線とみなしてその内部（ドレイン−ソース間）に流れる電流の変化を、可視化する。これにより、非破壊では視認できない素子の内部における故障領域を特定することができる。
【００５０】
図２は、第１の本実施形態の解析方法を説明するフロー図である。
【００５１】
第１の実施形態における半導体素子解析方法は、故障領域を有するディスクリートの半導体素子の電源端子と接地端子を第１の電源に接続し、制御された制御電圧を前記制御端子に印加して該半導体素子を動作開始前の状態とし、不良となる電気的特性を特定する工程と、前記半導体素子と前記第１の電源との電源ラインを遮断し、前記電源端子および前記接地端子を第２の電源に接続すると共に前記制御電圧を前記動作開始電圧以下に制御して前記電気的特性が得られる状態を再現する工程と、赤外線レーザビームを前記半導体素子の被測定領域上で走査し、前記赤外線レーザビームの照射による前記電源端子および前記接地端子間の前記半導体素子内を流れる電源電流の変化を輝度変化で表示した電流像として取得する工程と、前記電流像の特異領域を前記故障領域として特定する工程と、から構成される。
【００５２】
第１工程（ステップＳ１）：故障領域を有するディスクリートの絶縁ゲート型半導体素子のドレイン端子を第１の電源に接続し、ソース端子を接地し、第３の電源により負電圧のゲート電圧をゲート端子に印加して絶縁ゲート型半導体素子を動作開始前の状態にさせ、不良となる電気的特性を特定する工程。
【００５３】
まず制御電圧（ゲート電圧）を制御して、ゲート端子ＶＧの電位を下降させる。ゲート電圧は、制御端子（ゲート端子）に接続する第３の電源１８によって動作開始電圧以下に制御される。ゲート電圧を負電圧にすることで、ＭＯＳＦＥＴ２１ｎが動作しない状態を設定する。
【００５４】
次にスイッチ１５により第１の電源ライン１３を導通させる。これにより故障領域を有するＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤを第１の電源１１の正極側に接続し、ソース端子ＶＳを接地する。この状態で第１の電源１１を０Ｖから徐々に上昇させる。
【００５５】
更に第１の電源１１を上昇させて、不良が発生する電気的特性を、簡易テスタあるいは半導体パラメータアナライザなどにより取得する。ここでは一例として、ＭＯＳＦＥＴ２１ｎの閾値電圧Ｖｔｈ＝−１．０Ｖであり、ゲート電圧Ｖｇｓ＝−１．５Ｖ、ドレイン電圧Ｖｄｓが５Ｖの動作開始前の領域でリーク不良の特性が得られたとする。
【００５６】
第２工程（ステップＳ２）：  絶縁ゲート型半導体素子と第１の電源との電源ラインを遮断し、ドレイン端子を第２の電源に接続すると共に第３の電源によりゲート電圧を制御して電気的特性が得られる状態を再現する工程。
【００５７】
スイッチ１５を切り替えて第１の電源ライン１３を遮断し、第２の電源ライン１４を導通させる。これにより、ＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤが第２の電源１２の正極側に接続し、ソース端子ＶＳが接地される。また同時に検出部１６の電源端子１６１および接地端子１６２も第２の電源１２の両極にそれぞれ接続する。更に第２の電源１２の負極側は接地される。第３の電源１８の負極側はゲート端子ＶＧに接続され、正極側は接地される。
【００５８】
そして、第１工程で取得したリーク不良の状態を再現する。すなわち、第１工程で取得した電気的特性が得られるように、ゲート電圧を第３の電源１８によって動作開始電圧以下に制御する。つまり、ゲート電圧Ｖｇｓを−１．５Ｖとして、動作開始前の状態にする。赤外線レーザビームを絶縁ゲート型半導体素子の被測定領域上で走査しながら、この状態で、第２の電源１２からドレイン端子ＶＤに印加されるドレイン電圧Ｖｄｓを０Ｖから徐々に上昇させる。ドレイン電圧Ｖｄｓが５Ｖに達する直前に、リーク不良の状態が再現される。
【００５９】
第３工程（ステップＳ３）：  赤外線レーザビームを絶縁ゲート型半導体素子の被測定領域上で走査しながら、赤外線レーザビームの照射によるドレイン端子およびソース端子間の電源の電流の変化を輝度変化で表示した電流像として取得する工程。
【００６０】
リーク不良となる電気的条件が与えられたＭＯＳＦＥＴ２１ｎの被測定領域（例えばソース電極表面）に、赤外線レーザビームを走査し、赤外線レーザビームの照射によるドレイン端子およびソース端子間の電流経路における抵抗変化を、検出部１６にて電流変化として検出する。
【００６１】
本実施形態では検出部１６の電源端子１６１および接地端子１６２はそれぞれＭＯＳＦＥＴ２１ｎのドレイン端子ＶＤと、ソース端子ＶＳに接続している。つまり、ＭＯＳＦＥＴ２１ｎの動作開始前の状態でのリーク不良を再現した状態で、ドレイン端子ＶＤ−ソース端子ＶＳ間の電流変化（ΔＩｄｓ）を検出できる。
【００６２】
更に検出部１６は、電流変化を輝度変化として表示した電流像５０を、表示部１６３に表示する。電流像５０は電流の大きさに応じた明暗のコントラストで表示されるので、これにより電流変化を可視化することができる。
【００６３】
第４工程（ステップＳ４）：電流像の特異領域を故障領域として特定する工程。
【００６４】
上記の如く電流像５０によれば、電流が変化した領域を可視化できる。例えば、ＭＯＳＦＥＴ２１ｎのソース電極に採用されるアルミニウム（Ａｌ）の抵抗温度係数（ＴＣＲ）は正の値である。つまりＡｌ配線にレーザが照射され加熱された際、正常箇所であれば電流は減少する。従って電流像５０として暗いコントラストで観測できる。
【００６５】
また、電流経路にボイドや欠陥があると、その箇所の熱伝導率が正常箇所より小さくなるため、赤外線レーザビームの照射による温度上昇が大きくなる。従ってＯＢＩＲＣＨ信号が変化し、電流像５０はその部分だけが周囲より更に暗く表示される。
【００６６】
一方、負の抵抗温度係数（ＴＣＲ）を持つ領域（材料）では、赤外線レーザビームの照射で発生した熱により抵抗が減少して電流が増加し、電流像５０は周囲より明るく表示される。例えばＡｌ配線とコンタクトする拡散領域（ソース領域又はボディ領域）との間にショート、リーク等の何らかの低抵抗層ができたような異常箇所は、明コントラストとして観測される。
【００６７】
但し、コントラストが変化する特異領域は電流変化の量が他の領域より大きいことを示すのみであり、正常箇所である場合もある。
【００６８】
そこで、電流像５０の特異領域５１を良品の電流像と比較して、良品の電流像とは異なる明コントラスト表示あるいは暗コントラスト表示された箇所を、故障領域として特定する。
【００６９】
その後、故障領域をＳＥＭ等による表面からの観察あるいは、ＳＥＭ等および集束イオンビーム法（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ法：以下ＦＩＢ法）による断面観察、表面層をエッチング、研磨等により剥離しながらＳＥＭ等による観察等を行い、故障箇所を解析する。
【００７０】
図３を参照して、本発明の第２の実施形態を説明する。
【００７１】
第１の実施形態とは、測定対象の半導体素子が、エンハンスメント型ＭＯＳＦＥＴ２２ｎであり、ゲート端子ＶＧにゲート電圧を印加する第３の電源１８’が逆の極性である点が異なり、それ以外は同様である。第１の実施形態と同一構成要素は同一符号で示し、その説明を省略する。
【００７２】
ＭＯＳＦＥＴ２２ｎは、ここではｎチャネル型である。第１の電源１１の負極側および第２の電源１２の負極側、第３の電源１８’の負極側は接地される。第１の電源１１で閾値電圧以下のゲート電圧を印加して不良となる電気的特性を取得し、第２の電源１２により不良の状態を再現して、ＭＯＳＦＥＴ２２ｎ（ドレイン端子ＶＤ−ソース端子ＶＳ間）の電流変化（ΔＩｄｓ）を電流像５０として取得する。この電流像を正常な電流像と比較して、電流像５０の特異領域５１を、故障箇所として特定する。
【００７３】
第２の実施形態の具体的な半導体素子解析方法は、以下の通りである。
【００７４】
第１工程（ステップＳ１）：第１の電源１１を上昇させて、不良が発生する電気的特性を取得する。ここでは一例として、ＭＯＳＦＥＴ２２ｎの閾値電圧Ｖｔｈ＝１．５Ｖであり、ゲート電圧Ｖｇｓが０．５Ｖ、ドレイン電圧Ｖｄｓが５Ｖの弱反転領域でリーク不良の特性が得られたとする。
【００７５】
第２工程（ステップＳ２）：  スイッチ１５を切り替えて第１の電源ライン１３を遮断し、第２の電源ライン１４を導通させる。これにより、ＭＯＳＦＥＴ２２ｎのドレイン端子ＶＤが第２の電源１２の正極側に接続し、ソース端子ＶＳが接地される。また同時に検出部１６の電源端子１６１および接地端子１６２も第２の電源１２の両極にそれぞれ接続する。更に第２の電源１２の負極側は接地される。
【００７６】
そして、第１工程で取得したリーク不良の状態を再現する。すなわち、第１工程で取得した電気的特性が得られるように第３の電源１８によりゲート電圧を制御して、ゲート電圧Ｖｇｓを閾値電圧以下の０．５Ｖとする。赤外線レーザビームを絶縁ゲート型半導体素子の被測定領域上で走査しながら、この状態で、第２の電源１２からドレイン端子ＶＤに印加されるドレイン電圧Ｖｄｓを０Ｖから徐々に上昇させる。ドレイン電圧Ｖｄｓが５Ｖに達する直前に、リーク不良の状態が再現される。
【００７７】
これ以外の解析方法は、第１の実施形態と同様であるので説明は省略する。
【００７８】
尚、エンハンスメント型の場合には、ドレイン端子とゲート端子に同時に正電圧を印加することで電源が１つであっても弱反転領域での不良解析が可能である。しかし、本実施形態の如く、２つの電源（第１の電源１１と第３の電源１８’、又は第２の電源１２と第３の電源１８’を用いる方が、弱反転領域での不良解析を正確に解析を行うことができる。
【００７９】
図４は、第３の実施形態を示す図であり、ＭＯＳＦＥＴがｐチャネル型のディプレッション型ＭＯＳＦＥＴ２１ｐの場合の回路図である。
【００８０】
この場合は、第２の実施形態のｎチャネル型のエンハンスメント型ＭＯＳＦＥＴ２２ｎと同じ配線で、ソース端子ＶＳとドレイン端子ＶＤを入れ替えた回路となり、これ以外は第２の実施形態と同様であるので説明は省略する。
【００８１】
第３の実施形態のｐチャネル型ＭＯＳＦＥＴ２１ｐの動作は、ゲート電圧Ｖｇｓを正電圧に制御し、ＭＯＳＦＥＴ２１ｐのソース−ドレイン間の電流変化（ΔＩｄｓ）を解析する。
【００８２】
すなわち、第１工程（ステップＳ１）において第１の電源１１を上昇させて、不良が発生する電気的特性を取得する。ここでは一例として、ＭＯＳＦＥＴ２１ｐの閾値電圧Ｖｔｈ＝１．０Ｖであり、ゲート電圧Ｖｇｓが１．５Ｖ、ドレイン電圧Ｖｄｓが、−５Ｖの動作開始前の領域でリーク不良の特性が得られたとする。
【００８３】
次に、第２工程（ステップＳ２）において、スイッチ１５を切り替えて第１の電源ライン１３を遮断し、第２の電源ライン１４を導通させる。これにより、ＭＯＳＦＥＴ２１ｐのソース端子ＶＳが第２の電源１２の正極側に接続し、ドレイン端子ＶＤが接地される。また同時に検出部１６の電源端子１６１および接地端子１６２も第２の電源１２の両極にそれぞれ接続する。更に第２の電源１２の負極側は接地される。
【００８４】
そして、第１工程で取得したリーク不良の状態を再現する。すなわち、第１工程で取得した電気的特性が得られるように第３の電源１８によりゲート電圧を制御して、ゲート電圧Ｖｇｓを閾値電圧以上の１．５Ｖとする。赤外線レーザビームを絶縁ゲート型半導体素子の被測定領域上で走査しながら、この状態で、第２の電源１２からソース端子ＶＳに印加されるソース電圧Ｖｓｄを０Ｖから徐々に上昇させる。ソース電圧Ｖｓｄが５Ｖに達する直前に、リーク不良の状態が再現される。
【００８５】
また図５は、第４の実施形態を示す図であり、ＭＯＳＦＥＴがｐチャネル型のエンハンスメント型ＭＯＳＦＥＴ２２ｐの場合の回路図である。
【００８６】
この場合は、第１の実施形態のｎチャネル型のディプレッション型ＭＯＳＦＥＴ２１ｎと同じ配線で、ソース端子ＶＳとドレイン端子ＶＤを入れ替えた回路となる。
【００８７】
この場合は、ｐチャネル型ＭＯＳＦＥＴ２２ｐのゲート電圧Ｖｇｓを負電圧に制御し、ＭＯＳＦＥＴ２２ｐのソース−ドレイン間の電流変化（ΔＩｄｓ）を解析する。動作は第１の実施形態と同様であるので、説明は省略する。
【００８８】
図６を参照して、本発明の第５の実施形態の解析装置１０について説明する。第５の実施形態は、集積回路半導体素子を解析する解析装置を示す回路概要図である。尚、第１の実施形態と同一構成要素は同一符号で示した。
【００８９】
第１の電源１１は、故障領域を有する集積回路半導体素子２３の電源端子ＶＣＣ（またはＶＤＤ）および接地端子ＧＮＤ（またはＶＳＳ）間に接続する。すなわち電源端子ＶＣＣを第１の電源１１の正極側に接続し、接地端子ＧＮＤを接地する。
【００９０】
集積回路半導体素子２３は、高電圧で駆動するパワーＩＣ（例えばＢｉｐ−ＩＣやＢｉＣＭＯＳなど）の高電圧電源の素子であり、以下ＩＣ２３と称する。
【００９１】
第１の電源１１は、集積回路半導体素子２３の制御端子（入出力端子）ＩＯにテストパターンの信号を印加する集積回路テスタ（半導体パラメータアナライザなどの簡易テスタ；以下簡易テスタ）１９の駆動電源である。すなわち、第１の電源１１は、簡易テスタ１９の本体部１９ａを介して、ＩＣ２３の入出力端子ＩＯと接続し、テストパターンの信号を印加する。
【００９２】
第２の電源１２は、ＯＢＩＲＣＨ装置の持つ電源の最大電圧より高く、ＯＢＩＲＣＨ装置の最大定格電圧以下の例えば２５Ｖより高く２５０Ｖ以下の外部直流電源であり、第２の電源１２の正極側がＩＣ２３の電源端子ＶＣＣに接続し、負極側が接地端子ＧＮＤに接続する。これにより、高電圧電源の半導体素子の不良を解析することができる。
【００９３】
スイッチ１５は、第１の電源１１とＩＣ２３を接続する第１の電源ライン１３と、第２の電源１２とＩＣ２３とを接続する第２の電源ライン１４との切り替えを行う。すなわち、スイッチ１５により第１の電源ライン１３を導通させるとＩＣ２３の電源端子ＶＣＣおよび接地端子ＧＮＤ間には第１の電源１１の電圧が印加される。同時に簡易テスタ１９（の本体部１９ａ）が駆動され、ＩＣ２３にテストパターンの信号を印加する。
【００９４】
一方、第２の電源ライン１４を導通させると、ＩＣ２３の両端子間には第２の電源１２の電圧が印加される。このとき、簡易テスタ１９の本体部１９ａには、第１の電源１１が電源ライン１７ａおよび接地ライン１７ｂを介して接続し、電源が供給される。
【００９５】
検出部１６は、電源端子１６１と接地端子１６２とが第２の電源１２の両極にそれぞれ接続される。すなわち、電源端子１６１が第２の電源１２の正極側に接続し、接地端子１６２が第２の電源１２の負極側に接続する。そして、第１の実施形態と同様のＩＲ−ＯＢＩＲＣＨ法によりＩＣ２３内の電流変化の解析を行う。
【００９６】
具体的には、ＩＣ２３の電源端子ＶＣＣと接地端子ＧＮＤに接続する第２の電源１２の両端子に、検出部１６の電源端子１６１および接地端子１６２を接続し、ＩＣ２３を所定のテストパターンで動作させながら被測定領域上にレーザビームを走査して照射する。検出部１６は、ＩＣ２３内の電流変化を電源電流の変化として検出し、電流変動の大きさを輝度に変換した電流像５０を表示部１６３に表示する。
【００９７】
そこで本実施形態では、回路内で生じた電流変化を検出するために第２の電源１２を接続し、簡易テスタ１９から不良が発生するテストパターンの信号を印加し、ＩＣ２３を動作させながら、回路内で生じた電流変化をＯＢＩＲＣＨ解析する。
【００９８】
つまり、第１の電源１１は、不良が発生する電気的特性が得られるテストパターンの信号を特定し、またそのテストパターンをＩＣ２３に与える電源であり、第２の電源１２は、ＯＢＩＲＣＨ解析を行うに際し、不良が発生する電気的特性を再現するようＩＣ２３を動作させる電源である。
【００９９】
そして、本実施形態の解析装置１０は、スイッチ１５により第１の電源ライン１３を接続して不良が発生する所定の電気的特性が得られるテストパターンを取得した後、スイッチ１５により第２の電源ライン１４の接続に切り替えて、ＩＣ２３の電源端子ＶＣＣと接地端子ＧＮＤ間に第２の電源１２を接続する。同時に電源ライン１７ａ、接地ライン１７ｂを介して第１の電源１１で簡易テスタ１９を駆動させ、取得したテストパターンの信号をＩＣ２３に印加して、不良が発生する電気的特性を再現する。そして、赤外線レーザビームを走査しながらＩＣ２３の電源端子ＶＣＣ−接地端子ＧＮＤ間の電流変化ΔＩｃｃ（ΔＩｄｄ）を電流像５０として検出部１６に表示する。
【０１００】
ＩＣ２３には複数の回路が集積化され、不良が発生している回路又は配線を特定するのが困難である。一方で、ＩＣ２３を構成する任意の回路内で生じた電流変化は、どの箇所であっても最終的には電源電流Ｉｃｃ（またはＩｄｄ）の変動として伝達されるためである。
【０１０１】
これにより不良箇所を可視化でき、複数の回路が集積化されている場合であっても、不良が発生している箇所を特定することができる。
【０１０２】
図７は、第５の本実施形態の解析方法を説明するフロー図である。
【０１０３】
第５の実施形態における半導体素子解析方法は、故障領域を有する集積回路半導体素子の電源端子と接地端子、および制御端子を集積回路テスタの第１の電源に接続して電気的測定を行い、前記集積回路半導体素子が不良となる電気的特性を特定する工程と、前記集積回路半導体素子と前記第１の電源との電源ラインを遮断し、前記集積回路半導体素子の電源端子と接地端子を第２の電源に接続して前記電気的特性が得られる状態を再現する工程と、赤外線レーザビームを前記集積回路半導体素子の被測定領域上で走査しながら、前記赤外線レーザビームの照射による前記電源端子および前記接地端子間の前記集積回路半導体素子内を流れる電源電流の変化を輝度変化で表示した電流像として取得する工程と、前記電流像の特異領域を前記故障領域として特定する工程と、から構成される。
【０１０４】
第１工程（ステップＳ１）：故障領域を有する集積回路半導体素子の電源端子と接地端子、および制御端子（入出力端子）を集積回路テスタ（半導体パラメータアナライザなどの簡易テスタ）の第１の電源に接続して電気的測定を行い、集積回路半導体素子が不良となる電気的特性を特定する工程。
【０１０５】
スイッチ１５により第１の電源ライン１３を接続する。これにより故障領域を有するＩＣ２３の電源端子ＶＣＣが第１の電源１１の正極側に接続し、接地端子ＧＮＤが第１の電源１１の負極側に接続する。これにより、ＩＣ２３と簡易テスタ１９を接続し、通常の電気的測定（例えば、スタンバイ時のリーク電流測定など）を行い、ＩＣ２３が不良動作となる電気的条件（テストパターン）を特定する。当該テストパターンは、例えば簡易テスタの本体部１９ａ内のメモリや外部メモリに記憶させる。
【０１０６】
第２工程（ステップＳ２）：集積回路半導体素子と第１の電源との電源ラインを遮断し、集積回路半導体素子の電源端子と接地端子を第２の電源に接続して電気的特性が得られる状態を再現する工程。
【０１０７】
スイッチ１５を切り替えて第１の電源ライン１３を遮断し、第２の電源ライン１４を接続する。これにより、ＩＣ２３の電源端子ＶＣＣが第２の電源１２の正極側に接続し、接地端子ＧＮＤが第２の電源１２の負極側に接続する。
【０１０８】
第１の電源ライン１３は遮断されているが、第１の電源１１は電源ライン１７ａ、接地ライン１７ｂにより簡易テスタ１９の本体部１９ａに電源を供給する。簡易テスタ１９は第１工程で記憶した不良が発生するテストパターンを読み出し、ＩＣ２３の入出力端子ＩＯにその信号を印加する。
【０１０９】
ＩＣ２３には第２の電源１２から電圧が印加され、この電圧を徐々に上昇させると、簡易テスタ１９で不良の状態が得られた電圧と等しい電圧になったときに、不良の電気的特性が得られる状態が再現される。
【０１１０】
第３工程（ステップＳ３）：赤外線レーザビームを集積回路半導体素子の被測定領域上で走査し、赤外線レーザビームの照射による電源端子および接地端子間の電流の変化を輝度変化で表示した電流像として取得する工程。
【０１１１】
不良となる電気的条件が与えられた状態を維持したまま、ＩＣ２３の被測定領域に、赤外線レーザビーム（波長λ＝１．３μｍ）を走査し、赤外線レーザビームの照射によるＩＣ２３内のトランジスタ等の電流変化ΔＩｃｃを検出部１６にて検出する。検出部１６では電流像５０として、電流が変化した領域が検出される。
【０１１２】
既述の如く、ＩＣ２３内の任意の回路で生じた電流変化は、最終的に電源電流Ｉｃｃの変化として伝達される。従って、複数の回路が集積化され、不良端子が特定できない場合であっても、ＩＣ２３の電流変化ΔＩｃｃをＯＢＩＲＣＨ解析することで、故障箇所（不良箇所）を特定することができる。
【０１１３】
第４工程（ステップＳ４）：電流像の特異領域を故障領域として特定する工程。
【０１１４】
上記の如く電流像５０は電流が変化した領域を可視化できる。つまり、電流像５０のコントラストが変化する特異領域５１は、電流が変化した領域となる。
【０１１５】
但し、特異領域５１は電流変化の量が他の領域より大きいことを示すだけであり、正常箇所である場合もある。
【０１１６】
そこで、特異領域を良品の電流像と比較して、良品の電流像に比較してコントラストが明るく表示あるいは暗く表示された箇所を、故障領域として特定する。
【０１１７】
その後、故障領域をＳＥＭ等による表面からの観察あるいは、ＳＥＭ等および集束イオンビーム法（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ法：以下ＦＩＢ法）による断面観察、表面層をエッチング、研磨等により剥離しながらＳＥＭ等による観察等を行い、故障箇所を解析する。
【０１１８】
以上、第１から第４の実施形態についてはＭＯＳＦＥＴの場合を例に説明したが、これに限らず、ディスクリートのＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）や、バイポーラトランジスタであっても適用可能である。
【０１１９】
回路図は、第１から第４実施形態を示す図１、図３、図４、図５において、ＭＯＳＦＥＴ２１ｎ、２１ｐ、２２ｎ、２２ｐがＩＧＢＴやバイポーラトランジスタに入れ替わるのみであり、それ以外は同様の構成である。
【０１２０】
例えばＩＧＢＴの場合は、ＭＯＳＦＥＴのソース端子がエミッタ端子となり、ドレイン端子がコレクタ端子となる。そして、ＭＯＳＦＥＴの場合にＯＢＩＲＣＨ解析で使用するＩ−Ｖ特性がＶｇｓ−Ｉｄｓ特性であるのに対し、ＩＧＢＴの場合は、Ｖｇｅ−Ｉｃｅ特性となる。
【０１２１】
またバイポーラトランジスタの場合には、ＭＯＳＦＥＴのソース端子がエミッタ端子となり、ドレイン端子がコレクタ端子、ゲート端子がベース端子となる。ｎチャネル型ＭＯＳＦＥＴ２１ｎ、２２ｎは、ｎｐｎ型バイポーラトランジスタに相当し、ｐチャネル型ＭＯＳＦＥＴ２１ｐ、２２ｐはｐｎｐ型バイポーラトランジスタに相当する。
【０１２２】
更にバイポーラトランジスタは、ベース電流で制御するデバイスであるが、スイッチング特性はＶｂｅ−Ｉｃｅ（エミッタ接地）のベース電圧で評価できるので、ＯＢＩＲＣＨ解析をバイポーラトランジスタの立ち上がり特性評価に応用することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施形態の半導体素子解析装置を説明する回路概要図である。
【図２】本発明の第１の実施形態の半導体素子解析方法を説明するフロー図である。
【図３】本発明の第２の実施形態の半導体素子解析装置を説明する回路概要図である。
【図４】本発明の第３の実施形態の半導体素子解析装置を説明する回路概要図である。
【図５】本発明の第４の実施形態の半導体素子解析方法を説明する回路概要図である。
【図６】本発明の第５の実施形態の半導体素子解析方法を説明する回路概要図である。
【図７】本発明の第５の実施形態の半導体素子解析方法を説明するフロー図である。
【符号の説明】
【０１２４】
１０    半導体素子解析装置
１１    第１の電源
１２    第２の電源
１３    第１の電源ライン
１４    第２の電源ライン
１５    スイッチ
１６    検出部
１７ａ    電源ライン
１７ｂ    接地ライン
１８      第３の電源
１９    集積回路テスタ（簡易テスタ）
１９ａ  本体部
５０    電流像
５１    特異領域
１６１    電源端子
１６２    接地端子
１６３    表示部
ＶＤ      ドレイン端子
ＶＳ      ソース端子
ＶＧ    ゲート端子（制御端子）
ＶＣＣ    電源端子
ＧＮＤ        接地端子
ＩＯ                入出力端子（制御端子）
【図１】
0005014953.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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