(57)【特許請求の範囲】
【請求項１】
差動増幅段と出力段とを有しフィードバック電圧に応じた入力電圧と所定の波形信号とを比較して入力電圧に応じたパルス幅を有するパルス信号を出力する比較回路を備えた制御回路であって、
前記比較回路の後段にラッチ回路を設け、前記出力段には前記差動増幅段からの信号を受けるトランジスタとは別に前記ラッチ回路からのフィードバック信号を受けるトランジスタを設けて、前記比較回路の出力の少なくとも立下がりもしくは立上がりが正帰還によって速くなるように構成したことを特徴とする制御回路。
【請求項２】
出力側からのフィードバック電圧と参照電圧との電位差に応じた電圧を出力する誤差アンプと、差動増幅段と出力段とを有し前記誤差アンプの出力を一方の入力端子に受け他方の入力端子に所定の周波数の波形信号を受けて入力電圧に応じたパルス幅を有する信号を出力するＰＷＭコンパレータと、該ＰＷＭコンパレータの出力に応じて電圧変換用のインダクタに流す電流を制御する駆動用スイッチング素子の制御信号を生成する駆動回路とを備えた電源制御用半導体集積回路であって、
前記ＰＷＭコンパレータの後段にラッチ回路を設け、前記出力段には前記差動増幅段からの信号を受けるトランジスタとは別に前記ラッチ回路からのフィードバック信号を受けるトランジスタを設け、前記ＰＷＭコンパレータの出力の少なくとも立下がりもしくは立上がりが正帰還によって速くなるように構成したことを特徴とする電源制御用半導体集積回路。
【請求項３】
前記出力段は、前記差動増幅段からの信号と前記ラッチ回路からのフィードバック信号との論理積をとった信号を出力する論理積回路として構成されていることを特徴とする請求項２に記載の電源制御用半導体集積回路。
【請求項４】
前記ラッチ回路は、前記ＰＷＭコンパレータの出力信号によってセットもしくはリセットされ、前記波形信号と同期したパルス信号によってリセットもしくはセットされるように構成されていることを特徴とする請求項２または３に記載の電源制御用半導体集積回路。
【請求項５】
前記波形信号を生成する波形生成回路をさらに備え、前記波形生成回路は前記波形信号および前記ラッチ回路に供給される前記パルス信号を生成するように構成されていることを特徴とする請求項４に記載の電源制御用半導体集積回路。
【請求項６】
請求項２〜５のいずれかに記載の電源制御用半導体集積回路と、インダクタンス素子と、前記インダクタンス素子に電流を流す駆動用スイッチング素子と、前記インダクタンス素子の電流を整流する整流素子とを備え、前記駆動用スイッチング素子が前記電源制御用半導体集積回路からの信号によってオン、オフ制御されるように構成されていることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィードバック制御用の制御回路に関し、例えばＰＷＭ（パルス幅変調）方式で出力電圧をフィードバック制御する電源制御用半導体集積回路およびそれを用いたＤＣ−ＤＣコンバータに適用して有効な技術に関する。
【背景技術】
【０００２】
入力直流電圧を変換して異なる電位の直流電圧を出力する回路として、図４に示すようなＰＷＭ方式で出力電圧をフィードバック制御するＤＣ−ＤＣコンバータがある。図４のＤＣ−ＤＣコンバータは、出力側からのフィードバック電圧ＶFBと参照電圧Ｖrefとを比較して電位差に応じた電圧を出力する誤差アンプ２１と、該誤差アンプ２１の出力が非反転入力端子に入力されるＰＷＭコンパレータ２２と、該ＰＷＭコンパレータ２２から出力されるＰＷＭパルスに基いてインダクタＬに電流を流し込むスイッチトランジスタＳＷ１を駆動する信号を生成するドライバ回路２４などを備えてなる。
【０００３】
ＰＷＭコンパレータ２２の反転入力端子には、三角波（鋸波）ＴＷが入力され、フィードバック電圧が高くなると出力するＰＷＭパルスのパルス幅を短くし、フィードバック電圧が低くなると出力するＰＷＭパルスのパルス幅を長くするように動作して、出力電圧Ｖoutを一定にするような制御がなされる。このようなＰＷＭ方式で出力電圧をフィードバック制御するＤＣ−ＤＣコンバータに関する発明としては、例えば特許文献１に記載されている発明がある。
【特許文献１】特開２００１−８６７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＷＭ方式で出力電圧をフィードバック制御するＤＣ−ＤＣコンバータに使用されるＰＷＭコンパレータには、図５に示すように、出力段にＣＭＯＳインバータを用いているものがある。一方、ＤＣ−ＤＣコンバータにおいては、負荷の変動が少なく出力電流が安定している場合、ＰＷＭパルスのデューティはほぼ一定で出力電圧Ｖoutは急激に変動せず、誤差アンプから変動の小さな電圧が出力される期間が長くなる。
【０００５】
誤差アンプのこのような出力が、出力段にＣＭＯＳインバータを用いている比較的ゲインの小さなＰＷＭコンパレータに入力されると、出力段のＣＭＯＳインバータにそのロジックスレッショールド近傍で変化する電圧が入力され、図６（Ｂ）に示すように、出力の立下がりが緩やかとなり、出力段に貫通電流が流れトータルの消費電流が増大して電力効率が低下するという課題があることが分かった。
【０００６】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、ＰＷＭ方式で出力電圧をフィードバック制御する電源制御用半導体集積回路およびそれを用いたＤＣ−ＤＣコンバータにおいて、ＰＷＭコンパレータの出力段に流れる貫通電流を減らし電力効率を向上させることができるようにすることにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、差動増幅段と出力段とを有しフィードバック電圧に応じた入力電圧と所定の波形信号とを比較して入力電圧に応じたパルス幅を有するパルス信号を出力する比較回路を備えた制御回路であって、前記比較回路の後段にラッチ回路を設け、前記出力段には前記差動増幅段からの信号を受けるトランジスタとは別に前記ラッチ回路からのフィードバック信号を受けるトランジスタを設けて、前記比較回路の出力の少なくとも立下がりもしくは立上がりが正帰還によって速くなるように構成したものである。このような構成によれば、比較回路の出力段に流れる貫通電流を減らすことができるようになる。
【０００８】
また、出力側からのフィードバック電圧と参照電圧との電位差に応じた電圧を出力する誤差アンプと、差動増幅段と出力段とを有し前記誤差アンプの出力を一方の入力端子に受け他方の入力端子に所定の周波数の波形信号を受けて入力電圧に応じたパルス幅を有する信号を出力するＰＷＭコンパレータと、該ＰＷＭコンパレータの出力に応じて電圧変換用のインダクタに流す電流を制御する駆動用スイッチング素子の制御信号を生成する駆動回路とを備えた電源制御用半導体集積回路において、前記ＰＷＭコンパレータの後段にラッチ回路を設け、前記出力段には前記差動増幅段からの信号を受けるトランジスタとは別に前記ラッチ回路からのフィードバック信号を受けるトランジスタを設け、前記ＰＷＭコンパレータの出力の少なくとも立下がりもしくは立上がりが正帰還によって速くなるように構成する。これにより、ＰＷＭ方式の電源制御用半導体集積回路において、ＰＷＭコンパレータの出力段に流れる貫通電流を減らすことができるようになる。
【０００９】
ここで、望ましくは、前記出力段は、前記差動増幅段からの信号と前記ラッチ回路からのフィードバック信号との論理積をとった信号を出力する論理積回路として構成する。論理積回路は論理ＩＣを構成する際によく使用される回路であり、このような回路を利用することにより、回路設計が容易となる。
【００１０】
また、前記ラッチ回路は、前記ＰＷＭコンパレータの出力信号によってセットもしくはリセットされ、前記波形信号と同期したパルス信号によってリセットもしくはセットされるように構成する。これにより、ＰＷＭコンパレータの出力信号の変化よりも早く出力を変化させることができ、コンパレータにおける遅延を回避した制御が可能になる。
【００１１】
さらに、望ましくは、前記波形信号を生成する波形生成回路を設け、前記波形生成回路は前記波形信号および前記ラッチ回路に供給される前記パルス信号を生成するように構成する。これにより、精度の高いパルス信号を比較的容易に生成することができる。
【発明の効果】
【００１２】
以上説明したように、本発明に従うと、ＰＷＭ方式で出力電圧をフィードバック制御する電源制御用半導体集積回路およびそれを用いたＤＣ−ＤＣコンバータにおいて、ＰＷＭコンパレータの出力段に流れる貫通電流を減らし電力効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１４】
図１は本発明を適用した電源制御用半導体集積回路およびそれを用いたＤＣ−ＤＣコンバータの一実施形態を示す。
【００１５】
本実施形態のＤＣ−ＤＣコンバータは、インダクタとしてのコイルＬ１、直流入力電圧Ｖｉｎが印加される電圧入力端子ＩＮと上記コイルＬ１の一方の端子との間に接続されコイルＬ１に向かって駆動電流を流し込むＰチャネルＭＯＳＦＥＴからなる駆動用スイッチトランジスタＳＷ１、コイル端子と接地点との間に逆方向接続された整流用ダイオードＤ１、上記駆動用スイッチトランジスタＳＷ１をオン、オフ制御するスイッチング制御回路２０、上記コイルＬ１の他方の端子と接地点との間に接続された平滑用コンデンサＣ１を備える。
【００１６】
特に限定されるものではないが、スイッチング制御回路２０は半導体チップ上に半導体集積回路として形成され、スイッチトランジスタＳＷ１、ダイオードＤ１、コイルＬ１およびコンデンサＣ１はこのＩＣに設けられている外部端子に外付け素子として接続されるようになっている。
【００１７】
図１のＤＣ−ＤＣコンバータにおいては、定常状態では、スイッチング制御回路２０により駆動用スイッチトランジスタＳＷ１がオンされるとコイルＬ１に直流入力電圧Ｖｉｎが印加されて出力端子へ向かう電流が流されて平滑用コンデンサＣ１が充電され、駆動用スイッチトランジスタＳＷ１がオフされると整流用ダイオードＤ１を通してコイルＬ１に電流が流される。そして、ＳＷ１の制御端子（ゲート端子）に入力される駆動パルスのパルス幅が出力のフィードバック電圧ＶFBに応じて制御されることで、直流入力電圧Ｖｉｎを降圧した直流出力電圧Ｖoutが発生される。
【００１８】
スイッチング制御回路２０は、電圧フィードバック端子ＦＢと接地点との間に直列に接続され抵抗比で出力電圧Ｖoutを分圧するブリーダ抵抗Ｒ１，Ｒ２と、このブリーダ抵抗で分圧された電圧と参照電圧Ｖrefとを比較して電位差に応じた電圧を出力する誤差アンプ２１と、該誤差アンプ２１の出力が非反転入力端子に入力されるＰＷＭ（パルス幅変調）コンパレータ２２と、該ＰＷＭコンパレータ２２から出力されるＰＷＭパルスに基いてラッチ動作するＲＳフリップフロップなどからなるラッチ回路２３と、該ラッチ回路２３の出力に基いて上記スイッチトランジスタＳＷ１のゲートを駆動する信号を生成するドライバ回路２４と、を備えている。
【００１９】
また、スイッチング制御回路２０には、発振器（ＯＳＣ）を備え上記ＰＷＭコンパレータ２２の反転入力端子に印加される三角波（鋸波を含む）のような波形信号ＴＷを生成する波形生成回路２５が設けられている。そして、波形生成回路２５は、上記三角波の他に、発振器の信号を利用して該三角波の立上がり開始と同時にハイレベルに変化して上記ラッチ回路２３をリセットさせるパルスφｒを生成するように構成されている。これにより、例えば三角波の波形がなまったりしてドライバ回路２４の出力信号の立下がりタイミングがずれてしまうのを防止することができる。
【００２０】
さらに、この実施形態においては、上記ＰＷＭコンパレータ２２の出力段がＮＡＮＤゲート回路で構成され、ラッチ回路２３の出力をインバータＩＮＶで反転した信号がこのＮＡＮＤゲートにフィードバックされるように構成されている。
【００２１】
この実施形態のＤＣ−ＤＣコンバータにおいては、出力のフィードバック電圧ＶFBを抵抗分割した電圧と参照電圧Ｖrefとの電位差に応じた電圧が誤差アンプ２１からＰＷＭコンパレータ２２へ出力され、ＰＷＭコンパレータ２２によって、出力電圧が下がるとＰＷＭパルスの幅を長くしてスイッチトランジスタＳＷ１のオン時間を長くし、出力電圧が上がるとＰＷＭパルスの幅を短くしてスイッチトランジスタＳＷ１のオン時間を短くするようなフィードバック制御が行なわれる。
【００２２】
図２には、上記ＰＷＭコンパレータ２２の具体的な回路の一例が示されている。
【００２３】
この実施形態のＰＷＭコンパレータ２２は、誤差アンプ２１の出力と波形生成回路２５からの三角波ＴＷとを入力とする差動増幅段２２ａと、電源電圧ＶＤＤと接地点ＧＮＤとの間に直列形態に接続されたＮチャネルＭＯＳＦＥＴ  Ｑ１，Ｑ２およびＰチャネルＭＯＳＦＥＴ  Ｑ３と、該ＦＥＴ  Ｑ３と並列に設けられたＰチャネルＭＯＳＦＥＴ  Ｑ４とからなるＮＡＮＤゲート型出力段２２ｂとによって構成されている。
【００２４】
そして、差動増幅段２２ａの出力が、出力段２２ｂのＭＯＳＦＥＴ  Ｑ２，Ｑ３のゲート端子に印加され、ラッチ回路２４の出力を反転するインバータＩＮＶの出力がＭＯＳＦＥＴ  Ｑ１とＱ４のゲート端子に印加されるように構成されている。なお、出力段２２ｂは、上記のようなＮＡＮＤゲートの代わりに、ＶＤＤ側に並列形態の２個のＰチャネルＭＯＳＦＥＴを、またＧＮＤ側に直列形態の２個のＮチャネルＭＯＳＦＥＴを設けたＮＡＮＤゲートであってもよい。
【００２５】
ここで、上記ＰＷＭコンパレータ２２の動作を、図３のタイミングチャートを参照しながら説明する。
【００２６】
先ず、三角波ＴＷが立ち下がるタイミングｔ１に同期して発振回路２５から出力されるパルスφｒによってラッチ回路２３がリセットされ、その出力Ｖ１がロウレベルに変化されるとともに、その出力をインバータＩＮＶで反転した信号Ｖ２がハイレベルに変化する（図３(Ｄ)，(Ｅ)）。すると、ＰＷＭコンパレータ２２の出力段２２ｂのＭＯＳＦＥＴ  Ｑ１がオン、Ｑ４がオフされ、Ｑ２は差動増幅段２２ａの出力に応じてオン、Ｑ３はオフされることで、出力Ｖ０が立ち上がる（図３(Ｂ)）。
【００２７】
ついで、三角波ＴＷが徐々に上昇して誤差アンプ２１の出力電位Ｖｅに近づくと、Ｑ３がオンされ始めることでＱ１−Ｑ２−Ｑ３に貫通電流が流れ始めて、図３(Ｂ)のＴ１の期間のように、出力Ｖ０が徐々に下がり始める。そして、Ｖ０が後段のラッチ回路２３のロジックスレッショールドＬＴに達すると、ラッチ回路２３がセットされて出力Ｖ１がハイレベルに変化されるとともに、その出力をインバータＩＮＶで反転した信号Ｖ２がロウレベルに変化する（タイミングｔ２）。
【００２８】
この際、インバータの出力Ｖ２がＱ４をオンさせる方向つまりＶ０をロウレベルに変化させる方向に働くため、出力段２２ｂからラッチ回路２３を経て正帰還がかかり、この帰還がない図４のような回路では図３(Ｂ)に破線で示すように徐々に降下する電圧Ｖ０が、実線のように急速に立ち下がるようになる。これによって、この実施形態のＤＣ−ＤＣコンバータにおいては、ＰＷＭコンパレータ２２の出力段２２ｂに貫通電流が流れる時間が短縮され、消費電流が少なくなって電力効率が改善される。
【００２９】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態においては、ＤＣ−ＤＣコンバータを構成するスイッチトランジスタＳＷ１をＩＣの外付け素子として接続するようにしたものを示したが、このトランジスタはオンチップの素子として形成するようにしても良い。
【００３０】
また、図１には、ダイオードＤ１により整流を行なうダイオード整流型のＤＣ−ＤＣコンバータを示したが、ダイオードＤ１の代わりにＮチャネルＭＯＳＦＥＴなどからなるスイッチング素子を設けて、ダイオードＤ１に順方向電圧が流れるタイミングで上記スイッチング素子をオンさせて、ダイオードのオン抵抗による損失を低減した同期整流型のＤＣ−ＤＣコンバータにも適用することが可能である。
【００３１】
さらに、前記実施形態においては、出力フィードバック電圧ＶFBを分圧する抵抗Ｒ１，Ｒ２をチップ内部に設けているが、外付け抵抗を設けてチップ外部で分圧された電圧を外部端子から誤差アンプ２１へ入力させるように構成することも可能である。また、ＰＷＭコンパレータ２２の後段のラッチ回路２３をリセットさせるパルス信号は波形生成回路２５で生成するとしたが、波形生成回路２５で生成された三角波に基いてリセットパルスを形成する回路を別途設けるようにしても良い。
【産業上の利用可能性】
【００３２】
以上の説明では、本発明を降圧型のＤＣ−ＤＣコンバータに適用した例を説明したが、本発明にそれに限定されるものではなく、ＰＷＭコンパレータを備えＰＷＭ方式で出力電圧のフィードバック制御を行なうものであれば、昇圧型のＤＣ−ＤＣコンバータや負電圧を発生する反転型のＤＣ−ＤＣコンバータなどの直流電源装置に広く利用することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は本発明を適用したＤＣ−ＤＣコンバータの一実施形態を示すブロック構成図である。
【図２】図２はＰＷＭコンパレータの具体的な回路の一例を示す回路構成図である。
【図３】図３は実施形態のＤＣ−ＤＣコンバータにおける各部の信号や電位の変化の様子を示すタイミングチャートである。
【図４】図４は従来のＤＣ−ＤＣコンバータの一例を示すブロック構成図である。
【図５】図５は従来のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの回路例を示す回路構成図である。
【図６】図６は従来のＤＣ−ＤＣコンバータにおける各部の信号や電位の変化の様子を示すタイミングチャートである。
【符号の説明】
【００３４】
２０  スイッチング制御回路
２１  誤差アンプ
２２  ＰＷＭコンパレータ
２３  ラッチ回路
２４  ドライバ回路
２５  波形生成回路
Ｌ１  コイル（インダクタンス素子）
Ｃ１  平滑容量
Ｄ１  整流用ダイオード
ＳＷ１  コイル駆動用スイッチングトランジスタ
【図１】
0005071145.tif 000002
【図２】
0005071145.tif 000003
【図３】
0005071145.tif 000004
【図４】
0005071145.tif 000005
【図５】
0005071145.tif 000006
【図６】
0005071145.tif 000007