(57)【特許請求の範囲】
【請求項１】
第１メモリ・セル（１００）を含む半導体デバイスを動作させる方法であって、前記第１メモリ・セル（１００）は、
複数の不連続な蓄積素子（１０８）と、
基板（１１２）と、
前記基板（１１２）内の第１電流伝達電極（１０４）と、
前記基板（１１２）内で、かつ前記第１電流伝達電極（１０４）から離間した第２電流伝達電極（１０２）と、
第１面と、前記第１面に対置する第２面とを有する第１誘電層（１１０）であって、前記基板（１１２）は前記第１誘電層（１１０）の前記第１面にあり、前記不連続な蓄積素子（１０８）は前記第１誘電層（１１０）の前記第２面にある、前記第１誘電層（１１０）と、
第１面と、前記第１面に対置する第２面とを有する第２誘電層（１１１）であって、前記第１誘電層（１１０）および前記不連続な蓄積素子（１０８）は前記第２誘電層（１１１）の前記第１面にある、前記第２誘電層（１１１）と、
前記第２誘電層（１１１）の前記第２面にある制御電極（１０６）と
を備え、前記方法は、
前記複数の不連続な蓄積素子（１０８）を選択的に充電して、前記第１メモリ・セル（１００）を、少なくとも３つの異なる状態のうちの一つである第１状態にプログラミングすること
を含み、前記第１誘電層（１１０）の第２面における前記複数の不連続な蓄積素子の密度は、前記第１誘電層（１１０）の欠陥の密度よりも大きく、前記少なくとも３つの異なる状態の各々は、前記第１誘電層（１１０）の第２面における、充電された不連続な蓄積素子の異なる空間分布に対応している、方法。
【請求項２】
第１メモリ・セル（１００）を含む半導体デバイスを動作させる方法であって、前記第１メモリ・セルは、
複数の不連続な蓄積素子（１０８）と、
基板（１１２）と、
前記基板（１１２）内の第１電流伝達電極（１０４）と、
前記基板（１１２）内で、かつ前記第１電流伝達電極（１０４）から離間した第２電流伝達電極（１０２）と、
第１面と、前記第１面に対置する第２面とを有する第１誘電層（１１０）であって、前記基板（１１２）は前記第１誘電層（１１０）の前記第１面にあり、前記不連続な蓄積素子（１０８）は前記第１誘電層（１１０）の前記第２面にある、前記第１誘電層（１１０）と、
第１面と、前記第１面に対置する第２面とを有する第２誘電層（１１１）であって、前記第１誘電層（１１０）および前記不連続な蓄積素子（１０８）は前記第２誘電層（１１１）の前記第１面にある、前記第２誘電層（１１１）と、
前記第２誘電層（１１１）の前記第２面にある制御電極（１０６）と
を備え、前記方法は、
前記複数の不連続な蓄積素子（１０８）を選択的に充電して、前記第１メモリ・セル（１００）を、少なくとも３つの異なる状態のうちの一つである第１状態にプログラミングすることであって、
プログラミングは、第１電位および第２電位を用いて実施され、前記第１電位と第２電位との間の差は約５ボルト以下であり、
プログラミングはさらに、
前記第１電流伝達電極（１０４）および前記制御電極（１０６）を前記第１電位にバイアスすること、
前記第２電流伝達電極（１０２）および前記基板（１１２）を前記第２電位にバイアスすること
を含む、前記プログラミングすること
を含み、前記第１誘電層（１１０）の第２面における前記複数の不連続な蓄積素子の密度は、前記第１誘電層（１１０）の欠陥の密度よりも大きく、前記少なくとも３つの異なる状態の各々は、前記第１誘電層（１１０）の第２面における、充電された不連続な蓄積素子の異なる空間分布に対応している、方法。
【請求項３】
第１メモリ・セル（１００）を含む半導体デバイスを動作させる方法であって、前記第１メモリ・セル（１００）は、
複数の不連続な蓄積素子（１０８）と、
基板（１１２）と、
前記基板（１１２）内の第１電流伝達電極（１０４）と、
前記基板（１１２）内で、かつ前記第１電流伝達電極（１０４）から離間した第２電流伝達電極（１０２）と、
第１面と、前記第１面に対置する第２面とを有する第１誘電層（１１０）であって、前記基板（１１２）は前記第１誘電層（１１０）の前記第１面にあり、前記不連続な蓄積素子（１０８）は前記第１誘電層（１１０）の前記第２面にある、前記第１誘電層（１１０）と、
第１面と、前記第１面に対置する第２面とを有する第２誘電層（１１１）であって、前記第１誘電層（１１０）および前記不連続な蓄積素子（１０８）は前記第２誘電層（１１１）の前記第１面にある、前記第２誘電層（１１１）と、
前記第２誘電層（１１１）の前記第２面にある制御電極（１０６）と
を備え、前記方法は、
前記複数の不連続な蓄積素子（１０８）を選択的に充電して、前記第１メモリ・セル（１００）を、少なくとも３つの異なる状態のうちの一つである第１状態にプログラミングすることであって、
プログラミングは、第１電位，第２電位および第３電位を用いて実施され、前記第１電位と第３電位との間の差は約５ボルト以下であり、前記第２電位は前記第１電位と第３電位との間にあり、
プログラミングはさらに、
前記第１電流伝達電極（１０４），前記第２電流伝達電極（１０２）および前記基板（１１２）を前記第２電位にバイアスすること、
前記制御電極（１０６）を前記第１電位にバイアスすること
を含む、前記プログラミングすること
を含み、前記第１誘電層（１１０）の第２面における前記複数の不連続な蓄積素子の密度は、前記第１誘電層（１１０）の欠陥の密度よりも大きく、前記少なくとも３つの異なる状態の各々は、前記第１誘電層（１１０）の第２面における、充電された不連続な蓄積素子の異なる空間分布に対応している、方法。
【請求項４】
半導体デバイスを動作させる方法であって、
前記半導体デバイスは、
第１メモリ・セル（１００）と、
第２メモリ・セル（１００Ｂ）と、
第３メモリ・セル（１００Ｃ）と、
第４メモリ・セル（１００Ｄ）と
を備え、前記第１メモリ・セル（１００）、前記第２メモリ・セル（１００Ｂ）、前記第３メモリ・セル（１００Ｃ）、および前記第４メモリ・セル（１００Ｄ）のそれぞれは、
複数の不連続な蓄積素子（１０８）と、
第１電流伝達電極（１０４）と、
前記第１電流伝達電極（１０４）から離間した第２電流伝達電極（１０２）と、
第１誘電層（１１０）であって、前記複数の不連続な蓄積素子（１０８）が前記第１誘電層（１１０）の上面上にある、前記第１誘電層（１１０）と、
前記第１誘電層（１１０）および前記複数の不連続な蓄積素子（１０８）の上にある第２誘電層（１１１）と、
前記第２誘電層（１１１）の上にある制御電極（１０６）と
を含み、
前記第１および第３メモリ・セルの前記第１電流伝達電極（１０４Ａ，１０４Ｃ）は、互いに電気接続され、
前記第１および第３メモリ・セルの前記第２電流伝達電極（１０２Ａ，１０２Ｃ）は、互いに電気接続され、
前記第１および第２メモリ・セル（１００Ａ，１００Ｃ）は、第１ウェル領域（６２）内に少なくとも部分的にあり、
前記第１および第２メモリ・セルの前記制御電極（１０６Ａ，１０６Ｂ）は、互いに電気接続され、
前記第２および第４メモリ・セルの前記第１電流伝達電極（１０４Ｂ，１０４Ｄ）は、互いに電気接続され、
前記第２および第４メモリ・セルの前記第２電流伝達電極（１０２Ｂ，１０２Ｄ）は、互いに電気接続され、
前記第２および第４メモリ・セル（１００Ｂ，１００Ｄ）は、第２ウェル領域（６４）内に少なくとも部分的にあり、
前記第３および第４メモリ・セルの前記制御電極（１０６Ｃ，１０６Ｄ）は、互いに電気接続され、
前記方法は、
前記第１メモリ・セル（１００）の複数の不連続な蓄積素子（１０８）を選択的に充電して、前記第１メモリ・セル（１００）を、少なくとも３つの異なる状態のうちの一つである第１状態にプログラミングすることであって、
プログラミングは、
前記第１および第３メモリ・セルの前記第１電流伝達電極（１０４Ａ，１０４Ｃ）を第１電位にバイアスすること、
前記第１および第３メモリ・セルの前記第２電流伝達電極（１０２Ａ，１０２Ｃ）を第２電位にバイアスすること、
前記第１および第２メモリ・セルの前記制御電極（１０６Ａ，１０６Ｂ）を第１電位にバイアスすること、
前記第１ウェル領域（６２）を第２電位にバイアスすること、
前記第２および第４メモリ・セルの前記第１電流伝達電極（１０４Ｂ，１０４Ｄ）を第１電位にバイアスすること、
前記第２および第４メモリ・セルの前記第２電流伝達電極（１０２Ｂ，１０２Ｄ）を第１電位にバイアスすること、
前記第３および第４メモリ・セルの前記制御電極（１０６Ｃ，１０６Ｄ）を第２電位にバイアスすること、
前記第２ウェル領域（６４）を第１電位にバイアスすること
を含む、前記プログラミングすること
を含み、前記第１誘電層（１１０）の上面における前記複数の不連続な蓄積素子の密度は、前記第１誘電層（１１０）の欠陥の密度よりも大きく、前記少なくとも３つの異なる状態の各々は、前記第１メモリ・セル（１００）の第１誘電層（１１０）の上面における、充電された不連続な蓄積素子の異なる空間分布に対応している、方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、半導体メモリの分野に関し、さらに詳しくは、マルチステート・メモリ・セルを実現するために不揮発性メモリをプログラミングすることに関する。
【０００２】
【従来の技術】
フラッシュ・メモリを含む不揮発性メモリは、半導体メモリ・デバイスの分野では周知である。従来のフラッシュ・メモリ・デバイスでは、単一の連続フローティング・ゲート構造が各フラッシュ・メモリ・セルで用いられる。この単一の連続フローティング・ゲート構造は、この分野で周知のプログラミングおよび消去電圧ならびにタイミングを利用してプログラミングされ、消去される。一般に、従来のフローティング・メモリ・ゲート・セルは、論理０または論理１のいずれかを表す２つの状態のうちの一つで存在する。メモリのサイズを大幅に増加することなくメモリ・デバイスの容量を増加するためには、３つ以上の状態を表すことができるメモリ・セルを実装することが望ましい。本開示を通じてマルチステート・メモリ・セル(multi-state memory cell)という、この種の不揮発性メモリ・セルは、フローティング・ゲートに注入される電荷の量を制御することによって、これまで実装されてきた。
【０００３】
マルチステート・メモリ・セルの信頼性は、フローティング・ゲートと基板との間の誘電構造における欠陥の影響を受けやすい。さらに具体的には、従来のメモリ・デバイスにおける高濃度にドーピングされた連続フローティング・ゲートは導電性なので、フローティング・ゲート付近にある電荷トラップ(charge trap)の形態の一つの欠陥はフローティング・ゲートに蓄積された全ての電荷を排除(drain)することがあり、それより対応するメモリ・セルを消去し、望ましくない。さらに、注入電荷の量を制御することは製造環境において制御することが困難なプロセスであり、そのため一貫して確実なプログラミング電圧およびプログラミング時間でメモリ・デバイスを製造することを困難にしている。
【０００４】
さらに、従来のフラッシュ・メモリ技術はトンネル酸化物(tunnel oxide)の厚さによって制限される。最小トンネル酸化物厚さは、著しい漏れを生じずに、５〜７ナノメートル以下に実質的に低減することができないので、フローティング・ゲート構造を十分に充電するために必要なプログラミング電圧は、約１０〜１５ボルトの範囲に維持しなければならない。この大きさのプログラミング電圧を生成するためには、従来のフラッシュ・メモリ・デバイスの設計にマルチステージ・チャージ・ポンプおよび他の高電圧回路を組み込む必要がある。この高電圧回路の相対的なサイズは、メモリ・セルのサイズを単純に縮小(scaling)することによって達成できるダイ・サイズの縮小を実質的に制限する。
【０００５】
【発明が解決しようとする課題】
従って、確実な製造プロセスにて、動作電圧を大幅に越えるプログラミング電圧を必要とせずに、マルチステート・メモリ・セルを有する不揮発性メモリ・デバイスを実装することは極めて望ましい。
【０００６】
【実施例】
添付の図面において、本発明は一例として示され、制限するものではない。ただし、図面において、同様な参照番号は同様な要素を表すものとする。
【０００７】
なお、当業者であれば、図面の要素は簡単明瞭にするために図示されており、必ずしも縮尺通りではないことが理解されよう。例えば、図面中の一部の要素の寸法は、本発明の実施例の理解を助けるために、他の要素に対して誇張されることもある。
【０００８】
従来のフラッシュ・メモリ・デバイスのフローティング・ゲート構造の代わりに、不連続な蓄積素子(discontinuous storage elements)すなわち「ドット(dots)」を内蔵する半導体デバイスを動作する方法について説明する。ドットの選択的な充電により、半導体デバイスの第１メモリ・セルは少なくとも３つの異なる状態のうちの一つにプログラミングできる。一つの蓄積セルが３つ以上の状態を格納できるようにするプログラミング方法およびセル構造を提供することにより、半導体デバイスのメモリ容量は、デバイスの物理的なサイズを増加せずに、実質的に増加できる。さらに、不連続な蓄積素子を利用することは、ドットとデバイス基板との間の誘電体における欠陥に関連する問題を低減し、それにより従来の連続的なフローティング・ゲート・メモリに比べて改善した性能が得られる。
【０００９】
図１は、本発明の一実施例によるメモリ・セル１００の部分的な断面図である。メモリ・セル１００は、制御電極（制御ゲート電極）１０６のいずれかの側に配置される第１導電電極（ドレイン領域）１０４および第２導電電極（ソース領域）１０２を含む。ソース１０２およびドレイン１０４は、典型的な実施例では単結晶シリコンまたは他の適切な半導体材料からなる基板１１２内で作製される。一実施例では、ソース領域１０２およびドレイン領域１０４のそれぞれは、燐，砒素などを含むｎ型不純物でドーピングされ、基板１１２は、硼素などのｐ型不純物でドーピングされる。別の実施例では、ソース領域１０２およびドレイン領域１０４はｐ型であり、基板１１２はｎ型である。
【００１０】
メモリ・セル１００は、ゲート１０６と基板１１２との間で縦に配置され、かつソース領域１０２とドレイン領域１０４との間で横に配置された不連続な蓄積素子（ドット）１０８をさらに含む。ドット１０８の組成は、メモリ・セル１００の閾値電圧シフトを行うべく帯電粒子をトラップするのに適している。このように、ナノクリスタル(nanocrystals)ともいうドットは、従来の不揮発性メモリにおける一つの連続したフローティング・ゲートに類似し、これを置換する。
【００１１】
一実施例において、ドット１０８はシリコン，ゲルマニウムまたは他の適切な材料からなる。ドット１０８の密度は、酸化物１１０における欠陥の密度よりも実質的に大きい。約５Ｅ１１ｃｍ-2のドット密度は、従来の作製プロセスで利用するのに適している。０．１ミクロン×０．１ミクロンの面積の上にドットがある場合、一般にこの面積は約５０個のドットによって覆われる。寸法が小さくなっても、メモリ構造には一般に少なくとも約５個のドットがある。一実施例におけるドット１０８のサイズは、直径が約３〜１０ナノメートルの付近である。一実施例において、ドット１０８は約５ナノメートル未満の距離だけ、基板１２の上面より上にある。図示の実施例では、ドット１０８は、一実施例において熱形成酸化物からなる第１誘電層１１０上にある。第２誘電層１１１は、ドット１０８および第１誘電層１１０の上にある。第１酸化物層１１０の厚さは、通常５ナノメートル未満であり、より一般的には３〜３．５ナノメートルの範囲である。約３ナノメートルだけ基板１２の上面より上にあるドット１０８を移動させることにより、メモリ・セル１００をプログラミングするのに要するプログラミング電圧は、少なくとも５ナノメートルのトンネル酸化物厚さを有する従来のフラッシュ・メモリ・デバイスをプログラミングするのに要するプログラミング電圧よりも大幅に小さくなる。さらに、連続したフローティング・ゲート構造の代わりにドット１０８を設けることにより、酸化物１１０における一つの欠陥が電荷を排除する能力は、この欠陥自体に密に近接したドット上に蓄積される電荷に制限される。ドット１０８の数は第１誘電体１１０における欠陥の数を大幅に上回るので、従来のフローティング・ゲート・デバイスに比べて、電荷漏れは低く、電荷保持は高い
図１ないし図４は、セル１００の端子に対して印加されるプログラミング電圧に応じてメモリ・セル１００がプログラミングできるところの４つの状態を示す。メモリ・セル１００に印加されるプログラミング電圧の４つのセットのそれぞれは、充電されるドット１０８の対応する空間分布(spatial distribution)を生じさせる。充電されたドット１０８のそれぞれの空間分布により、対応する閾値電圧シフトが生じ、これは同一バイアス状態について検出可能なドレイン電流差を生成する。図１において、実質的に全ての不連続な蓄積素子１０８は充電されていない。メモリ・デバイス１００に対するプログラミング電圧の印加を制御することにより、ドット１０８は選択的に充電できる。図２において、ドレイン領域１０４に近い領域１１４におけるドット１０８は充電され、一方、ソース領域１０２に近い領域１１６におけるドットは充電されない。図３において、ソース領域１０２に近い領域１１６におけるドット１０８は充電され、ドレイン領域１０４に近い領域１１４におけるドット１０８は充電されない。図４は、実質的に全てのドット１０８が充電されている状態を示す。
【００１２】
充電されたドット１０８のこれら４つの分布のそれぞれは、セルのドレイン電流を測定することによって検出可能な対応する閾値電圧に関連する。図５を参照して、図１ないし図４に示す４つのドット分布に対応するドレイン電流の４つの値は、特定のバイアス状態について示されている。トレース５００は、図１のように実質的に全てのドット１０８が非充電である場合に、メモリ・セル１００において生成されるドレイン電流を示す境界線を表す。トレース５１１は、実質的に全てのドット１０８が充電されている図４に示す状態に対応する境界線を表す。トレース５０１は、ドレインからソースの方向に向かって充電されるドット１０８の割合の関数として、ドレイン電流を表す。一例として、ドット１０８の約５０％が充電されているところのトレース５０１の点Ａでは、ドレイン領域１０４に近い領域１１４における実質的に全てのドットは充電され、一方、ソース領域１０２に近い領域１１６における実質的に全てのドット１０８は充電されない。トレース５１０は、ソース領域からドレイン領域に向かって充電される不連続な蓄積素子１０８の割合の関数として、ドレイン電流を表し、例えば、ドット１０８の５０％が充電されている点Ｂでは、ソース領域１０２に近い領域１１６における実質的に全てのドット１０８は充電され、一方、ドレイン領域１０４に近い領域１１４における実質的に全てのドットは充電されない。
【００１３】
図５は、図１ないし図４の充電ドット分布にそれぞれ対応する４つの状態、すなわち、状態００，状態０１，状態１０および状態１１をさらに示す。これら４つの状態は、状態１０および状態０１の充電ドットの割合がそれぞれソース領域１０２およびドレイン領域１０４付近で約３０〜３５％の範囲である場合に、ドレイン電流の差が検出可能であることを示す。従って、（状態１０および状態０１について）ドットの約３０〜５０％を選択的に充電することにより、メモリ・セル１００によって生成される出力電流は、「隣接」状態から一桁またはそれ以上変化する。適切に構築された回路はこの４つの状態のそれぞれを検出して、２ビットの情報を伝達できる。このように、単一のメモリ・セル１００の容量は、セル・サイズを増加せずに２倍になる。
【００１４】
図６は、第１メモリ・セル１００Ａ、第２メモリ・セル１００Ｂ，第３メモリ・セル１００Ｃおよび第４メモリ・セル１００Ｄを含むメモリ・アレイの一部の図を含む。第１および第２メモリ・セル１００Ａ，１００Ｂは、ワード・ラインＷ１にある。ワード・ラインＷ１の一部は、それぞれメモリ・セル１００Ａ，１００Ｂの制御ゲート電極１０６Ａ，１０６Ｂを含む。同様に、ワード・ラインＷ２は、それぞれ第３メモリ・セルおよび第４メモリ・セル１００Ｃ，１００Ｄの制御ゲート電極１０６Ｃ，１０６Ｄを含む。第１および第３メモリ・セル１００Ａ，１００Ｃは、ソース端子１００Ａ，１０２Ｃに電気接続される共通のソース・ラインＳ１を共用する。同様に、第１および第３メモリ・セル１００Ａ，１００Ｃは、それぞれドレイン端子１０４Ａ，１０４Ｃに電気接続される共通のドレイン・ラインＤ１を共用する。第２ソース・ラインＳ２は、第２および第４メモリ・セル１００Ｂ，１００Ｄのソース信号１０２Ｂ，１０２Ｄを電気接続し、一方、第２ドレイン・ラインＤ２はそれぞれドレイン端子１０４Ｂ，１０４Ｄに電気接続される。第１および第３メモリ・セル１００Ａ，１００Ｃは、ウェル領域６２内にある活性領域（ソース領域，ドレイン領域およびチャネル領域）を有し、一方、第２および第４メモリ・セル１００Ｂ，１００Ｄは、ウェル領域６４内にある活性領域（ソース領域，ドレイン領域およびチャネル領域）を有する。ウェル領域６２，６４は、図１ないし図４に示すように、メモリ・セル１００の基板１１２に相当する。
【００１５】
メモリ・セル１００Ｂ，１００Ｃおよび１００Ｄ内のデータを著しく乱すことのない、メモリ・セル１００Ａの動作について、図７および図８の電圧表を参照して説明する。図７の電圧プログラミング表は、２つの電位、すなわち、第１電位（ＶPP）および第２電位（約０ボルトであるＶSS）がプログラミングのために利用可能であるところの、本発明の実施例において用いるのに適している。一実施例において、第１電位ＶPPと第２電位ＶSSとの間の差は、約５ボルト以下である。
【００１６】
一実施例において、図１ないし図４に示す４つの状態のいずれも、残りのメモリ・セル１００Ｂ，１００Ｃ，１００Ｄの内容を著しく乱さずに、図７の４つの列に示される電圧を印加することによって、メモリ・セル１００Ａにおいて実現できる。さらに具体的には、第１メモリ・セル１００Ａは、必要なプログラミング期間で指示されたプログラミング電圧を印加することにより、「００」状態から０１，１０または１１状態に遷移できる。プログラミング時間は、一般に約１マイクロ秒から１０ｍｓｅｃの範囲である。さらに、第１メモリ・セル１００Ａは、必要な消去期間で列００に示される電圧を印加することにより、消去できる、すなわち状態０１，１０，１１から状態００に遷移できる。
【００１７】
図７に示すように、「００」状態（すなわち、消去状態）は、第１電位ＶPPを（それぞれラインＳ１およびＤ１を介して）ソースおよびドレイン１０２Ａ，１０４Ａに印加し、ウェル領域６２を第１電位ＶPPで維持し、そしてＷ１を第２電位ＶSSで維持することによって達成される。このように電圧を印加すると、第１メモリ・セル１００Ａのドット１０８Ａ上の電荷は除去あるいは消去され、実質的に全てのドットは非充電状態になる。００状態では、４つの状態のうち最低の（絶対値）閾値電圧および最高の電流が生じる。ラインＳ２，Ｄ２およびウェル領域６４は第１電位ＶPPで維持され、ワード・ラインＷ２は第２電位ＶSSで維持される。これらのバイアス状態では、全てのメモリ・セル１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、このブロック消去動作中に消去される。
【００１８】
別の実施例では、同一ワード・ライン上のメモリ・セルのみが消去され、行消去または列消去を行う。特に図６を参照して、メモリ・セル１００Ａ，１００Ｂは、メモリ・セル１００Ｃ，１００Ｄでデータを著しく乱さずに消去できる。この実施例では、図７における状態「００」のバイアス状態は、ワード・ラインＷ２が第１電位ＶPPで維持されることを除いて、用いられる。
【００１９】
ドレイン端子１０４Ａに近い領域１１４における不連続な蓄積素子１０８が充電されるところの図２に示される第１メモリ・セル１００Ａの状態は、第１電位ＶPPをワード・ラインＷ１およびソース・ラインＳ１に印加し、ウェル領域６２およびドレイン・ラインＤ１を第２電位ＶSSで維持することによって、図７の列０１に示されるように生成される。第１メモリ・セル１００Ａの制御ゲート１０６とドレイン１０４Ａとの間の電圧差の印加は、電界を生成し、これはドレイン内の電子（またはドレイン付近の電子）を、ドレイン１０４Ａ付近のドット１０８に移動させる。第１メモリ・セル１００Ａのソース１０２Ａを制御ゲート１０６Ａと実質的に同じ電位に維持することは、ソース１０２Ａ付近のドット１０８の有意な充電を防ぎ、それにより図２に示すような充電ドットの分布が得られる。この充電ドット１０８の分布により、図５のトレース５０１によって表されるドレイン電流が生じる。
【００２０】
ソース１０２Ａに近い領域１１６におけるドットが実質的に全て充電され、ドレイン１０４に近い領域１１４におけるドットが実質的に非充電である（図３）ところの図７の列１０において表される状態は、制御ゲート１０６Ａとソース１０２Ａとの間に電位を印加し、ドレイン１０４Ａを制御ゲート１０６Ａと実質的に同じ電位に維持することによって達成される。ソース１０２Ａと制御ゲート１０６Ａとの間の電位は、電子をソース１０２Ａからソース１０２Ａ付近のドット１０８に移動し、一方、ドレイン１０４Ａを制御ゲート１０６の電位で維持することは、ドレイン１０４からドット１０８への電子の移動を防ぎ、それによりソース１０２付近のドット１０８の選択的な充電が得られる。この充電ドットの選択的な分布により、図５のトレース５１０によって示せる電流が得られ、ここでドレイン電流は、充電されるドット１０８の同じ割合について、トレース５０１のドレイン電流よりも実質的に小さい。従って、図５は、メモリ・セル１００内のドレイン電流の、ドット１０８内の充電素子の空間分布（位置）への依存性を強調している。
【００２１】
図４に示す充電分布は、図７の列１１に示されるプログラミング電圧を印加することによって実現され、ここで、第１電位ＶPPを（ワード・ラインＷ１を介して）制御ゲート１０６Ａに印加し、第２電位ＶSSを（Ｓ１を介して）ソース１０２Ａに印加し、また（Ｄ１を介して）ドレイン１０４Ａに印加し、ウェル領域６２を第２電位ＶSSで維持することによって、電位は制御ゲート１０６Ａとドレイン１０４Ａとの間、さらに制御ゲート１０６Ａとソース１０２との間に印加される。この構成では、電場は制御端子１０６Ａとソース１０２Ａ、ドレイン１０４Ａおよびウェル領域６２のそれぞれとの間で存在し、ソース１０２Ａおよびドレイン１０４Ａからソース１０２Ａおよびドレイン１０４Ａ付近のドット１０８への電子の移動が生じる。図５を再度参照して、図４に示す充電分布を表すトレース５１１は、トレース５０１，５１０のドレイン電流に比べて極めて低いドレイン電流を示す。
【００２２】
状態０１，１０，１１にプログラミングする場合、Ｓ２，Ｄ２，Ｗ２およびウェル領域６４の電圧を表す図７の残りの行は、第２，第３および第４メモリ・セル１００Ｂ，１００Ｃ，１００Ｄは、第１メモリ・セル１００Ａのプログラミングによって実質的に影響を受けないことを強調するために入れられている。さらに具体的には、図７の各プログラミング列（すなわち、列０１，１０，１１）では、第２および第４メモリ・セル１００Ｂ，１００Ｄのソースおよびドレインにぞれぞれ印加されるソース・ラインＳ２およびドレイン・ラインＤ２は、ワード・ラインＷ１の電位で維持される。第２メモリ・セル１００Ｂの場合、この構成では、制御ゲート１０６Ｂとソース１０２Ｂとの間では有意なバイアスは印加されず、また制御ゲート１０６とドレイン１０４Ｂとの間にも有意なバイアスは印加されず、それにより充電される第２メモリ・セル１００Ｂのドット１０８の割合の有意な変化を防ぐ。第４メモリ・セル１００Ｄについて、ソースおよびドレイン１０２Ｄ，１０４Ｄを第１電位ＶPPで維持しつつ、ワード・ラインＷ２へ第２電位ＶSSを印加することにより、ドット１０８から電荷を消去あるいは除去するのに適したバイアスが得られる。しかし、プログラミング時間は、ドット１０８から電荷を消去あるいは除去するのに要する時間よりも数桁短いので、第４メモリ・セル１００Ｄは第１メモリ・セル１００Ａのプログラミング中は実質的に非充電のままである。同様に、第３メモリ・セル１００Ｃのプログラミングは、メモリ・セル１００Ａのプログラミング中に第２ワード・ラインＷ２を第２電位ＶSSで維持することによって阻止され、そのためソース・ラインＳ１またはドレイン・ラインＤ１のいずれかに印加される任意の電位により、一般に取るに足らないとみなされる第３メモリ・セル１００Ｃのわずかな消去のみが生じる。
【００２３】
メモリ・セル１００Ａの読出しは、ソース・ラインＳ１を第１電位ＶSSにし、ドレイン・ラインＤ１を約１ボルトにし、そしてワード・ラインＷ１を通常約２ボルト未満である約ＶDDにすることによって実行できる。メモリ・セル１００Ｂ，１００Ｃ，１００Ｄ内のデータを乱す可能性を低減するために、ソース・ラインＳ２およびドレイン・ラインＤ２はほぼ同じ電位（例えば、ゼロ・ボルト）であり、ワード・ラインＷ２は通常約０ボルトである。ウェル領域６２，６４は、通常それぞれソース・ラインＳ１，Ｓ２とほぼ同じ電位である。
【００２４】
図７に示すプログラミング電圧は、２つの電位信号、すなわち、ＶPP信号およびＶSS信号のみを必要とする。発明の本実施例は、一つのプログラミング電源しか必要としないという利点を享受する。しかし、別の実施例では、２つ以上の電源電位を利用できる。図８に示すプログラミング電圧は、第１，第２および第３電位、すなわち、＋ＶPP／２信号，ＶSS信号および−ＶPP／２信号を利用する。この実施例は追加のプログラミング電圧レベルを必要とするが、プログラミングされないメモリ・セルに印加されるプログラミング電圧の大きさが小さくなることで、これらのメモリ・セルの内容を乱す可能性が低くなる。
【００２５】
３つの電位を利用してメモリ・セル１００Ａをプログラミングすることは、図８に示すようにして達成される。３つの電位は、第１電位＋ＶPP／２，第３電位−ＶPP／２，それに第１電位と第３電位との間の中間の第２電位ＶSSを含む。一実施例において、第１電位と第３電位との間の差は約５ボルト未満である。メモリ・セル１００Ａを００状態（すなわち、消去状態）にプログラミングするためには、第１電位＋ＶPP／２をソース・ラインＳ１，ドレイン・ラインＤ１およびウェル領域６２に印加し、第３電位−ＶPP／２をワード・ラインＷ１に印加する。ラインＳ２，Ｄ２およびウェル領域６４は、第１電位＋ＶPP／２で維持され、ワード・ラインＷ２は第３電位−ＶPP／２で維持される。これらのバイアス状態では、全てのメモリ・セル１００Ａ，１００Ｂ，１００Ｃ，１００Ｄはこのブロック消去動作中に消去される。
【００２６】
別の実施例では、同じワード・ライン上のメモリ・セルのみが消去され、行消去または列消去を行う。特に図６を参照して、メモリ・セル１００Ａ，１００Ｂは、メモリ・セル１００Ｃ，１００Ｄでデータを著しく乱さずに消去できる。この実施例では、図８の状態「００」についてのバイアス状態は、ワード・ラインＷ２が第１電位＋ＶPP／２で維持されることを除いて、用いられる。
【００２７】
メモリ・セルを０１状態にプログラミングするためには、第１電位をＳ１およびＷ１に印加し、第３電位をＤ１およびウェル領域６２に印加する。メモリ・セルを１０状態にプログラミングするためには、第３電位−ＶPP／２をＳ１およびウェル領域６２に印加し、第１電位＋ＶPP／２をＤ１およびＷ１に印加する。１１状態は、第１電位＋ＶPP／２をＷ１に印加し、第３電位をＳ１，Ｄ１およびウェル領域６２に印加することによってプログラミングされる。３つの電位の実施例では、非選択メモリ・セルである第２，第３および第４メモリ・セル１００Ｂ，１００Ｃ，１００Ｄに影響を及ぼすＳ２，Ｄ２，Ｗ２およびウェル領域６４の電位は、第１メモリ・セル１００Ａを１１，１０，０１状態にプログラミングする際に、第２電位ＶSSに維持される。従って、３つの電位の実施例では、第２，第３，第４メモリ・セル１００Ｂ，１００Ｃ，１００Ｄの任意の接合に印加される最悪のバイアスはＶPP／２であり、そのため第１セル１００Ａをプログラミングする際に、近傍のセルを意図せずに乱す可能性を有利に低減する。
【００２８】
上記の明細書では、本発明について特定の実施例を参照して説明した。ただし、当業者であれば、特許請求の範囲に記載される本発明の範囲から逸脱せずに、さまざまな修正および変更が可能なことが理解されよう。従って、明細書および図面は、制限的な意味ではなく、例示的な意味でみなされるものとし、かかる一切の修正は本発明の範囲に含まれるものとする。
【００２９】
効果，他の利点および課題の解決について、特定の実施例を参照して説明した。ただし、効果，利点，課題の解決および任意の効果，利点あるいは課題の解決を生じせしめる、あるいはより明瞭にする任意の要素は、任意のあるいは全ての請求項の重要，必要あるいは不可欠な特長または要素としてみなされるものではない。本明細書で用いられる、「構成される(compriseまたはcomprising)」という用語、それにその変形は、非包括的な含有を表すことを意図するものであり、要素のリストを構成するプロセス，方法，製品(article)または装置は、これらの要素を含むだけでなく、明白に列挙されていない他の要素、あるいはかかるプロセス，方法，製品または装置に固有の他の要素を含むものとする。
【図面の簡単な説明】
【図１】本発明の一実施例による、非充電状態における不揮発性メモリ・セルの簡略断面図である。
【図２】第１導電電極付近の不連続な蓄積素子が選択的に充電されている、図１の蓄積デバイスの断面図である。
【図３】第２導電電極付近の不連続な蓄積素子が選択的に充電されている、図１のメモリ・セルの部分的な断面図である。
【図４】実質的に全ての不連続な蓄積素子が充電されている、図１の蓄積素子の部分的な断面図である。
【図５】充電された不連続な蓄積素子の割合の関数としてドレイン電流を示すグラフである。
【図６】本発明の一実施例で用いるのに適したメモリ・セル・アレイのアーキテクチャを示す図である。
【図７】２つのプログラミング電位を利用する本発明の一実施例による、図６のメモリ・セル・アレイのプログラミング電圧表を示す図である。
【図８】３つのプログラミング電位を利用する本発明の一実施例による、図６のメモリ・セル・アレイのプログラミング電圧表を示す図である。
【符号の説明】
６２，６４  ウェル領域
１００  メモリ・セル
１０２  第２導電電極（ソース電極）
１０４  第１導電電極（ドレイン電極）
１０６  制御電極（制御ゲート電極）
１０８  不連続な蓄積素子（ドット）
１１０  第１誘電層（酸化物層）
１１１  第２誘電層
１１２  基板
Ｗ１，Ｗ２  ワード・ライン
Ｄ１，Ｄ２  ドレイン・ライン
Ｓ１，Ｓ２  ソース・ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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