(57)【特許請求の範囲】
【請求項１】
複数のＩ／Ｏ構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数Ｎ個の入出力端子Ｉ／Ｏ０〜Ｉ／ＯＮを複数ｍ個毎に纏めることにより、各Ｉ／Ｏ群がｍ個の入出力端子を含む複数Ｎ／ｍ個（Ｎ／ｍは整数）のＩ／Ｏ群に分割し、ワードラインは分割されたＩ／Ｏ群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はＩ／Ｏ分のワードラインがすべて選択され、Ｉ／Ｏ分のデータを読み出し、プログラム時は１つ或いは複数であってＮ／ｍ個より少ない個数のＩ／Ｏ群分のワードラインに選択的に高電圧が印加されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体記憶装置に関し、詳しくは複数のページに対して高速にアクセス可能なページモードメモリに関する。
【背景技術】
【０００２】
メモリセル配列に対して高速にデータ読み出し／書き込みを実現するメモリとして、ページモードメモリがある。ページモードメモリでは、複数のページを一度の読み出し動作で同時に読み出してセンスアンプに記憶しておき、外部よりのアドレス指定によりページを選択することで、選択されたページのデータを高速に読み出すことができる。一度に読み出した複数のページ内であれば、ページが指定される度にメモリセル配列にアクセスしてデータを読み出すのではなく、センスアンプからデータを読み出すだけの動作でよい。従ってアドレス指定からデータ読み出しまでの時間が短縮されて、高速なデータ読み出しを実現することができる。
【０００３】
図１は、従来のページモードメモリの構成を示す。
【０００４】
メモリセル配列１０は、４つのページＰａｇｅ０からＰａｇｅ３にページ単位で分割され、更に各ページ内で各入出力端子に対応する部分に分割されている。例えば、入出力端子Ｉ／Ｏ０は、対応する入出力バッファ１１及びセンスアンプ１２を介して、それぞれのページ内部の対応するメモリセル配列部分に接続されている。他の入出力端子に関しても同様であり、それぞれの入出力端子は、４つのページＰａｇｅ０乃至Ｐａｇｅ３の全てに接続されている。
【０００５】
データ読み出し時には、４つのページＰａｇｅ０乃至Ｐａｇｅ３の全てのデータをセンスアンプ１２に呼び出しておき、選択されたページに対応するスイッチ１３をＯＮにすることで、このページのデータをメモリ外部に読み出す。
【０００６】
データ書き込み時には、選択されたアドレスに対応する全ての入出力端子を一単位として書き込みたいデータを指定し書き込み動作を行なう。
【０００７】
図１の構成では、入出力バッファ１１は信号ライン１４を介して、対応するセンスアンプ１２に接続されている。各入出力端子が全てのページに接続されている必要があるため、４つのページＰａｇｅ０乃至Ｐａｇｅ３に対応するメモリセル配列の物理的広がりに対応して、信号ライン１４は長い距離引き回されることになる。
【０００８】
従って、信号ライン１４の配線抵抗及び容量が大きくなり、信号の遅延も大きくなってしまう。これによりデータ読み出し書き込み動作が遅くなり、メモリの高速化を妨げることになる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の技術においては、図１に示すように各ページブロックに各々Ｉ／Ｏが存在しているため、書き込みを行なう際、全てのページに対して書き込み動作を行なわなければならない。また実際の書き込み動作は各Ｉ／Ｏずつ行なわれるので、全てのＩ／Ｏの書き込みが終了するまで各ページのワードラインは選択状態にありかつ高電圧が印加されているため、メモリセルのゲートへのストレスがかかるためデータに悪影響を及ぼす。
【課題を解決するための手段】
【００１０】
複数のＩ／Ｏ構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数Ｎ個の入出力端子Ｉ／Ｏ０〜Ｉ／ＯＮを複数ｍ個毎に纏めることにより、各Ｉ／Ｏ群がｍ個の入出力端子を含む複数Ｎ／ｍ個（Ｎ／ｍは整数）のＩ／Ｏ群に分割し、ワードラインは分割されたＩ／Ｏ群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はＩ／Ｏ分のワードラインがすべて選択され、Ｉ／Ｏ分のデータを読み出し、プログラム時は１つ或いは複数であってＮ／ｍ個より少ない個数のＩ／Ｏ群分のワードラインに選択的に高電圧が印加されることを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、書き込み動作時にワードラインへの高電圧印加によるメモリセルのゲートにかかるストレスを低減させ、データの信頼性を向上させることが出来る。
【図面の簡単な説明】
【００１２】
【図１】従来のページモードメモリの構成を示す図である。
【図２】本発明による半導体記憶装置の構成を示す図である。
【図３】図２の構成をフラッシュメモリに適用した場合にデータ消去をする消去単位を示す図である。
【図４】本発明による半導体記憶装置の実施例を示す図である。
【図５】メモリセル配列及びＹ選択ゲートの部分を詳細に示す構成図である。
【図６】フラッシュメモリにおいて複数のブロック単位にデータを消去する構成を示したブロック図である。
【図７】フラッシュメモリにおいて複数のブロック単位にデータを書き込む構成を示したブロック図である。
【図８】従来技術の書き込み時における各信号のタイミングを示したチャート図である。
【図９】本発明による書き込み時における各信号のタイミングを示したチャート図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図２は、本発明による半導体記憶装置の構成を示す図である。
【００１５】
図２の半導体記憶装置では、メモリセル配列２０は、対応する入出力端子ことにブロックに分割され、更に各ブロック内で複数のページに分割されている。図２の例では、ページ数は４であり、各ブロックはページＰａｇｅ０乃至Ｐａｇｅ３に分割されている。以下、特別な説明のない限り、ブロックと言った場合には、各入出力端子に対応したブロックのことを指すこととする。
【００１６】
例えば、入出力端子Ｉ／Ｏ０は、対応する入出力バッファ２１及びセンスアンプ２２を介して、対応するブロック内部の全てのページ部分に接続されている。他の入出力端子に関しても同様であり、それぞれの入出力端子は、対応するブロック内部の４つのページＰａｇｅ０乃至Ｐａｇｅ３の全てに接続されている。
【００１７】
データ読み出し時には、４つのページＰａｇｅ０乃至Ｐａｇｅ３の全てのデータをセンスアンプ２２に呼び出しておき、選択されたページに対応するスイッチ２３をＯＮにすることで、このページのデータをメモリ外部に読み出す。
【００１８】
図２の構成では、信号ライン２４は、メモリセル配列２０の各入出力端子に対応したブロックにだけ、入出力端子を接続すればよいため、ブロックの物理的な広がりに対応した配線長を有していればこと足りる。即ち、図１の構成の場合と比較して大幅に配線長を短縮することができ、信号ラインの配線抵抗及び容量を小さくすることが出来る。従って、本発明による半導体記憶装置では、装置入出力部分の信号ラインの配線抵抗及び容量を小さくすることで、高速な動作が可能になる。
【００１９】
図３は、図２の構成をフラッシュメモリに適用した場合に、データ消去をする消去単位を示す図である。
【００２０】
図１のような従来技術の構成では、ページ単位に消去を行う。即ちページＰａｇｅ０乃至Ｐａｇｅ３の各ページを、順次１ページずつ消去して、４回の消去動作で全てのページを消去する。これに対して図２の構成では、４つのブロックを一つの消去単位として順次消去を行い、４回の消去動作で全てのブロックを消去する。このような消去動作については、後で詳細に説明する。
【００２１】
図４は、本発明による半導体記憶装置の実施例を示す図である。なお以下に説明する実施例ではフラッシュメモリを例として説明するが、図２に示す信号ラインの配線等に関しては、特にフラッシュメモリに限定されるものではない。また図４において、図２と同一の要素は同一の番号で参照される。
【００２２】
図４において、メモリセル配列２０は、Ｙ選択ゲート３０を介して、センスアンプ２２に接続される。更に、センスアンプ２２は、スイッチとして機能するＮＭＯＳトランジスタ２３を介して、入出力バッファ２１に接続される。
【００２３】
データ読み出し時には、各ページ内の指定されたアドレスのデータがメモリセル配列２０から読み出され、センスアンプ２２に格納される。スイッチ信号ＰＡ０乃至ＰＡ３の何れか１つをＨＩＧＨにすることで、対応するＮＭＯＳトランジスタ２３を導通させる。これによって、４ページに対応して４つで一組をなすセンスアンプ２２のうちの一つを選択して、選択されたセンスアンプ２２のデータを、入出力バッファ２１を介して装置外部に読み出す。
【００２４】
入出力バッファ２１とセンスアンプ２２を接続する信号ライン２４は、４つのページＰａｇｅ０乃至Ｐａｇｅ３に対応して一組をなす４つのセンスアンプ２２にだけ各入出力バッファ２１を接続すればよいため、一組のセンスアンプ２２の物理的な広がりに対応した配線長を有していればこと足りる。即ち、装置入出力部分の信号ラインの配線抵抗及び容量を小さくすることで、高速な動作が可能になる。
【００２５】
図５は、メモリセル配列２０及びＹ選択ゲート３０の部分を詳細に示す構成図である。
【００２６】
図５においてメモリセル配列２０は、メモリセルＭＣ、ワード線ＷＬ０乃至ＷＬ５１２、ソースライン４１、及びビット線４２を含む。ワード線ＷＬ０乃至ＷＬ５１２の一本を選択して活性化すると、メモリセルＭＣがプログラム状態かイレーズ状態かに応じて、記憶されているデータがビット線４２に現れる。即ち、メモリセルＭＣがイレーズ状態のときには、ビット線４２がメモリセルＭＣを介してソースライン４１に接続され、ビット線４２の電位がグランド電圧に落とされる。またメモリセルＭＣがプログラム状態のときには、ビット線４２はソースライン４１に接続されずに、センスアンプ２２によってＨＩＧＨ状態に引き上げられる。
【００２７】
こうしてビット線４２に現れたデータは、Ｙ選択ゲート３０によって一つが選択される。Ｙ選択ゲート３０は、複数のＮＭＯＳトランジスタ３１を含む。ＮＭＯＳトランジスタ３１のゲートには、アドレス信号ＹＤ０−０乃至ＹＤ２−１が供給される。このアドレス信号を設定することで、適当なＮＭＯＳトランジスタ３１を導通させ、複数のビット線４２の一本を選択して、センスアンプ２２に接続する。
【００２８】
データを消去するときには、ソースライン４１を例えば５Ｖの高電位に設定して、ゲート電圧（ワード線の電位）を例えば−９Ｖ程度の低電位に設定する。これによってメモリセルＭＣのデータを消去することが出来る。
【００２９】
図５に示されるのは、１つのセンスアンプ２２に対応する１つのページに対する構成であり、例えば全体が４ページからなるときには、各入出力バッファに対して図５の構成が４つ設けられることになる。
【００３０】
図６は、本発明の実施例であるフラッシュメモリにおいて複数のブロック単位にデータを消去する構成を示したブロック図である。
【００３１】
メモリ消去制御においては、図６に示されるように、メモリセル配列２０は、４ｎ個のローカルイレーズブロックＢ００乃至Ｂｎ３に分けて制御される。ここで１つのローカルイレーズブロックは、図３に示される１つの消去単位に対応する。
【００３２】
アドレスバッファ５３は、消去するローカルイレーズブロックを列方向・行方向に指定するアドレスを保持するバッファである。消去制御回路５２は、アドレスバッファ５３のアドレスが指定するローカルイレーズブロックに対する消去動作を制御する。消去回路５１は、消去制御回路５２の制御のもとで、ローカルイレーズブロックに対する実際の消去動作を実行する。またセンスアンプ制御回路５４は、センスアンプ２２の動作を制御する回路であり、メモリセル配列２０の消去動作に直接に関わってくる回路ではない。
【００３３】
各ローカルイレーズブロックは、Ｉ／Ｏブロック（各Ｉ／Ｏに対応する図２に示されるブロック）を複数個含んでおり、これらの複数に対する消去動作が一単位として実行される。フラッシュメモリにおいては、消去動作に必要な電圧を、ポンプ回路を用いてメモリ装置内部で生成している。消去対象のメモリセル配列２０の領域が大きくなると、消去動作の電流消費量がポンプの容量を越えてしまうので、ポンプの容量に応じた所定の大きさを一単位として消去動作が行なわれる。図６の例では、この消去動作の一単位がローカルイレーズブロックである。
【００３４】
データ消去時には、ローカルイレーズブロックを１つずつ消去して、例えばローカルイレーズブロックＢ００乃至Ｂ０３を、一連の消去動作で消去する。即ち、ローカルイレーズブロックＢ００を最初に消去し、次に列方向のアドレスを１つ増やしてローカルイレーズブロックＢ０１を消去し、更にローカルイレーズブロックＢ０２を消去し、最後にローカルイレーズブロックＢｎ３を消去する。
【００３５】
このようにして、全ての入出力端子（図４のＩ／Ｏ０乃至Ｉ／Ｏ１５）に対応するデータに対して、全てのページＰａｇｅ０乃至Ｐａｇｅ３を消去することが出来る。
【００３６】
データを書き込むときには、ビットラインをおよそ６Ｖの高電圧に設定して、ゲート電圧（ワード線の電位）をおよそ９Ｖの高電位に設定する。
【００３７】
従来の技術においては、図１に示すように各ページブロックに各々Ｉ／Ｏが存在しているため、書き込みを行なう際、全てのページに対して書き込み動作を行なわなければならない。また実際の書き込み動作は各Ｉ／Ｏずつ行なわれるので、全てのＩ／Ｏの書き込みが終了するまで各ページのワードラインは選択状態にありかつ高電圧が印加されているため、メモリセルのゲートへのストレスがかかるためデータに悪影響を及ぼす。この様子をタイミングチャートで表したのが図８である。書き込み動作が実行されている間はＰＧＭＳ信号はＨＩＧＨである。まず、書き込み状態を調べるためベリファイ（ＰＧＭＶ）が実行されその後書き込みが必要な場合実際に書き込み（ＰＧＭ）が実行される。この間は図の通りワードライン（ＷＬ）には高電圧が印加されている。
【００３８】
本特許の実施例である図７においては消去動作と同様、ローカルブロック単位つまり複数のＩ／Ｏ群を一単位として書き込み動作を行なう。また、各ローカルブロックにはワードラインを制御するドライバー（Ｘｄｅｃ）が備わっているので、書き込みが行なわれているローカルブロック、例えばＢ００が選択されているとこのワードライン（ＷＬ０）のみに高電圧を印加して、その他のローカルブロックのワードライン（ＷＬ１、ＷＬ２、ＷＬ３）はグランド電圧ＶＳＳにすることが可能となり、これによりメモリセルのゲートにかかるストレスを低減させることが出来る。この様子をタイミングチャートに示したのが図９である。
【００３９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４０】
なお本発明は、以下に付記する発明を包含するものである。
（付記１）
複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする半導体記憶装置。
（付記２）
入力アドレスに応じて前記複数のスイッチの一つを選択的に導通することで、前記複数のセンスアンプに対応する複数ページから一つのページを選択してデータを読み出すことを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記メモリセル配列はフラッシュメモリセルを含むことを特徴とする付記１記載の半導体記憶装置。
（付記４）
前記ブロックの複数個をまとめて１つの消去単位として前記メモリセル配列のデータ消去を該消去単位ごとに順次実行することを特徴とする付記３記載の半導体記憶装置。
（付記５）
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、１つの入出力端子に対して該複数のページに対応するメモリセル領域が該メモリセル配列内で互いに隣接して配置され、該１つの入出力端子に対して該複数のセンスアンプが互いに隣接して配置され、該１つの入出力端子に対して設けられた該複数のセンスアンプを該１つの入出力端子に接続する配線を含むことを特徴とする半導体記憶装置。
（付記６）前記メモリセル配列はフラッシュメモリセルを含むことを特徴とする付記５記載の半導体記憶装置。
（付記７）
複数の入出力端子に対応する前記メモリセル領域をまとめて１つの消去単位として前記メモリセル配列のデータ消去を該消去単位ごとに順次実行することを特徴とする付記６記載の半導体記憶装置。
（付記８）
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、１つの入出力端子に対して該複数のページに対応するメモリセル領域が該メモリセル配列内で互いに隣接して配置されることを特徴とする半導体記憶装置。
（付記９）
メモリセル配列から複数のページ分のデータを同時に読み出して複数のセンスアンプに記憶し選択されたページのデータを選択されたセンスアンプから読み出す半導体記憶装置であって、１つの入出力端子に対して該複数のセンスアンプが互いに隣接して配置され、該１つの入出力端子に対して設けられた該複数のセンスアンプを該１つの入出力端子に接続する配線を含むことを特徴とする半導体記憶装置。
（付記１０）
複数のＩ／Ｏ構成からなる電気的に書き換え可能な不揮発性メモリにおいて、複数のＩ／Ｏを任意の数ごとに複数のＩ／Ｏ群に分割され、ワードラインは分割されたＩ／Ｏ群と同数に分割され、各々ワードラインドライバーを有し、読み出し時はＩ／Ｏ分のワードラインがすべて選択され、Ｉ／Ｏ分のデータを読み出し、プログラム時は１つ或いは複数のＩ／Ｏ群分のワードラインに選択的に高電圧が印加されることを特徴とする半導体記憶装置。
（付記１１）
プログラム時はＩ／Ｏ分全てにプログラムが行なわれるまでＩ／Ｏ群毎にプログラムを行なうことを特徴とする付記１０記載の半導体記憶装置。
（付記１２）
プログラム用シーケンサを有し、Ｉ／Ｏ分のデータをプログラムする際はシーケンサにより内部で自動的にＩ／Ｏ群毎に連続してプログラムを行なうことを特徴とする付記１１記載の半導体記憶装置。
【００４１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４２】
１０  メモリセル配列
１１  入出力バッファ
１２  センスアンプ
１３  スイッチ
１４  信号線
２０  メモリセル配列
２１  入出力バッファ
２２  センスアンプ
２３  スイッチ
２４  信号線
５１  消去回路
５２  消去制御回路
５３  アドレスバッファ
【図１】
0004998534.tif 000002
【図２】
0004998534.tif 000003
【図３】
0004998534.tif 000004
【図４】
0004998534.tif 000005
【図５】
0004998534.tif 000006
【図６】
0004998534.tif 000007
【図７】
0004998534.tif 000008
【図８】
0004998534.tif 000009
【図９】
0004998534.tif 000010