(57)【特許請求の範囲】
【請求項１】
昇圧動作により所定の電圧を生成する複数の昇圧回路を含む集積回路装置のシミュレーション方法であって、
シミュレーション用ネットリスト生成処理部が、前記複数の昇圧回路の記述を含むアナログブロックネットリストを記憶部から読み込み、前記アナログブロックネットリストからアナログ回路ブロックの接続情報を抽出して回路シミュレーション用のネットリストを作成する回路シミュレーション用ネットリスト作成ステップと、
前記シミュレーション用ネットリスト生成処理部が、デジタルブロックネットリストを記憶部から読み込み、前記デジタルブロックネットリストからデジタル回路ブロックの接続情報を抽出して論理シミュレーション用のネットリストを作成する論理シミュレーション用ネットリスト作成ステップと、
論理シミュレーション実行処理部が、少なくとも２つの前記昇圧回路の各々が昇圧動作を開始してから終了するまでの昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むテスト入力情報を記憶部から読み込み、回路シミュレーション実行処理部と同期をとりながら、前記論理シミュレーション用のネットリストに対して論理シミュレーションを実行する論理シミュレーション実行ステップと、
前記回路シミュレーション実行処理部が、前記テスト入力情報に基づいて、前記論理シミュレーション実行処理部と同期をとりながら、前記回路シミュレーション用のネットリストに対して回路シミュレーションを実行する回路シミュレーション実行ステップと、を含み、
前記回路シミュレーション実行ステップにおいて、
前記回路シミュレーション実行処理部は、前記論理シミュレーション実行処理部が前記論理シミュレーション実行ステップで前記テスト入力情報に基づいて生成したデジタル信号をアナログ信号に変換して前記回路シミュレーションを実行することを特徴とする集積回路装置のシミュレーション方法。
【請求項２】
請求項１において、
前記集積回路装置は、前記複数の昇圧回路の各々に対して昇圧動作の開始を指示する複数の制御信号を生成する昇圧制御回路と、前記昇圧制御回路に前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路と、を含み、
前記デジタルブロックネットリストは、
前記昇圧制御回路と前記パラメータ設定回路の記述を含み、
前記テスト入力情報は、
前記パラメータ設定回路に前記パラメータを設定する記述を含むことを特徴とする集積回路装置のシミュレーション方法。
【請求項３】
請求項１において、
前記論理シミュレーション実行ステップにおいて、
前記論理シミュレーション実行処理部は、前記複数の昇圧回路の各々に対して昇圧動作の開始を指示する複数の制御信号を生成する昇圧制御回路モデルと、前記昇圧制御回路モデルが前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路モデルとをさらに記憶部から読み込み、前記論理シミュレーションを実行し、
前記テスト入力情報は、
前記少なくとも２つの前記昇圧回路の各々が昇圧動作を開始してから終了するまでの昇圧動作期間が重複しないように、前記パラメータ設定回路モデルに前記パラメータを設定する記述を含むことを特徴とする集積回路装置のシミュレーション方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記テスト入力情報は、
すべての前記昇圧回路の前記昇圧動作期間が重複しないように、前記昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むことを特徴とする集積回路装置のシミュレーション方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記回路シミュレーション実行ステップにおいて、
前記回路シミュレーション実行処理部は、少なくとも１つの前記昇圧回路が生成する電圧を理想電源による電圧に置き換えて前記回路シミュレーションを実行することを特徴とする集積回路装置のシミュレーション方法。
【請求項６】
請求項５において、
前記回路シミュレーション用ネットリスト作成ステップにおいて、
前記シミュレーション用ネットリスト生成処理部は、前記少なくとも１つの前記昇圧回路が生成する電圧を前記理想電源による電圧に置き換える記述を含む前記回路シミュレーション用のネットリストを作成することを特徴とする集積回路装置のシミュレーション方法。
【請求項７】
請求項５又は６において、
前記テスト入力情報は、
前記少なくとも１つの前記昇圧回路の昇圧動作を禁止する設定の記述を含むことを特徴とする集積回路装置のシミュレーション方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記集積回路装置は、前記複数の昇圧回路を含む電源回路と、前記複数の昇圧回路のいずれかが昇圧した電源電圧に基づいて表示パネルのソース線を駆動するソース駆動回路と、前記複数の昇圧回路のいずれかが昇圧した電源電圧に基づいて前記表示パネルのゲート線を駆動するゲート駆動回路と、を含む表示ドライバであることを特徴とする集積回路装置のシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置のシミュレーション方法、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
従来、デジタル回路とアナログ回路を混載するＩＣの設計段階における動作検証の手法として、デジタル回路ブロックとアナログ回路ブロックに分けてそれぞれブロックレベルで論理シミュレーション及び回路シミュレーションを実行して詳細に動作検証を行い、全体回路でデジタル回路ブロックとアナログ回路ブロックの接続をチェックする手法がとられてきた。しかし、近年、コンピュータの処理能力が向上し、デジタル回路ブロックとアナログ回路ブロックを含む全体回路において、デジタル−アナログ混在シミュレータによる詳細な動作検証を行うことが可能になっている。
【特許文献１】特開２００４−１５７８７２号公報
【特許文献２】特開平５−６４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタル−アナログ混在シミュレータは、デジタル回路ブロックに対しては論理シミュレーションを実行し、アナログ回路ブロックに対しては回路シミュレーションを実行する。回路シミュレーションにおいて同時に動作する素子が多いほど回路シミュレータの計算負荷が急激に増大し、シミュレーション速度の低下を招く。例えば、ＬＣＤドライバＩＣは、ソースドライバやゲートドライバがＬＣＤパネルを駆動する駆動電圧等の複数の高電圧を内部で生成するために複数の昇圧回路を有する場合がある。そして、起動時間を短縮するために複数の昇圧回路が同時に昇圧動作を行う場合が多い。このように、複数の昇圧回路が同時に昇圧動作を行うと昇圧動作期間において同時に動作する素子が急激に増加するため、シミュレーション速度が大幅に低下し、膨大なシミュレーション時間を要していた。そのため、全体検証の時間が十分に確保できず、十分な検証を行わないまま試作品の製造段階に移行してしまうことになる。その結果、試作品の評価においてはじめて不具合が発見される場合もあり、開発コストが増大する原因となっていた。
【０００４】
本発明は、以上のような問題点に鑑みてなされたものであり、複数の昇圧回路を含む集積回路装置のシミュレーションを高速化するシミュレーション方法等を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明は、
昇圧動作により所定の電圧を生成する複数の昇圧回路を含む集積回路装置のシミュレーション方法であって、
前記複数の昇圧回路の記述を含むシミュレーション用のネットリストを作成するシミュレーション用ネットリスト作成ステップと、
少なくとも２つの前記昇圧回路の各々が昇圧動作を開始してから終了するまでの昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むテスト入力情報を作成するテスト入力情報作成ステップと、
前記テスト入力情報に基づいて、前記シミュレーション用のネットリストに対してシミュレーションを実行するシミュレーション実行ステップと、を含むことを特徴とする。
【０００６】
昇圧回路は、入力電圧の極性を変えて出力電圧を生成する場合も含み、例えば、入力電圧Ｖｉｎに対して出力電圧が−Ｖｉｎや−２Ｖｉｎとなってもよい。昇圧回路は、例えば、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で入力電圧を昇圧する回路であってもよい。
【０００７】
また、昇圧回路の入力電圧は、例えば、集積回路装置の外部から供給される場合であってもよい、集積回路装置の内部で生成した電圧（例えば、他の昇圧回路の出力電圧）が供給される場合であってもよい。
【０００８】
本発明によれば、少なくとも２つの昇圧回路の昇圧動作期間が重複しないようにシミュレーションを実行することができる。従って、シミュレーションにおいて同時に動作する素子の数を削減することができるので、シミュレータの計算負荷が低減し、シミュレーションを高速化（すなわち、シミュレーション時間を短縮）することができる。その結果、十分な検証時間を確保することができるので、信頼性の高い集積回路装置を提供することができる。
【０００９】
（２）本発明の集積回路装置のシミュレーション方法は、
前記集積回路装置は、前記複数の昇圧回路の各々に対して昇圧動作の開始を指示する複数の制御信号を生成する昇圧制御回路と、前記昇圧制御回路に前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路と、を含み、
前記シミュレーション用ネットリスト作成ステップにおいて、
前記昇圧制御回路と前記パラメータ設定回路の記述を含む前記シミュレーション用のネットリストを作成し、
前記テスト入力情報作成ステップにおいて、
前記パラメータ設定回路に前記パラメータを設定する記述を含む前記テスト入力情報を作成することを特徴とする。
【００１０】
パラメータ設定回路は、例えば、パラメータ設定用のレジスタを複数含むレジスタファイルであってもよい。
【００１１】
本発明によれば、昇圧回路の各々が昇圧動作をするタイミングを制御するための昇圧制御回路とパラメータ設定回路が含まれている集積回路装置に対しては、所定のパラメータ設定をするテスト入力情報を作成してシミュレーションを実行することにより昇圧回路の昇圧動作期間を重複させないようにすることができる。従って、シミュレーションにおいて同時に動作する素子の数を削減することができるので、シミュレータの計算負荷が低減し、シミュレーションの高速化を達成することができる。
【００１２】
（３）本発明の集積回路装置のシミュレーション方法は、
前記複数の昇圧回路の各々に対して昇圧動作の開始を指示する複数の制御信号を生成する昇圧制御回路モデルと、前記昇圧制御回路モデルが前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路モデルを作成するシミュレーションモデル作成ステップを含み、
前記テスト入力情報作成ステップにおいて、
前記パラメータ設定回路モデルに前記パラメータを設定する記述を含む前記テスト入力情報を作成し、
前記シミュレーション実行ステップにおいて、
前記昇圧制御回路モデルと前記パラメータ設定回路モデルを用いて前記シミュレーションを実行することを特徴とする。
【００１３】
本発明によれば、昇圧回路の昇圧動作期間が重複しないように昇圧回路の各々が昇圧動作をするタイミングを制御できない集積回路装置に対しても、昇圧制御回路モデル及びパラメータ設定回路モデルを用いることにより擬似的に当該昇圧回路の昇圧動作期間を重複させないでシミュレーションを実行することができる。従って、シミュレーションにおいて同時に動作する素子の数を削減することができるので、シミュレータの計算負荷が低減し、シミュレーションの高速化を達成することができる。
【００１４】
（４）本発明の集積回路装置のシミュレーション方法は、
前記テスト入力情報作成ステップにおいて、
すべての前記昇圧回路の前記昇圧動作期間が重複しないように、前記昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むテスト入力情報を作成することを特徴とする。
【００１５】
本発明によれば、すべての昇圧回路の昇圧動作期間が重複しないようにシミュレーションを実行することができる。従って、シミュレーションにおいて同時に動作する素子の数を大幅に削減することができるので、シミュレータの計算負荷が大幅に低減し、シミュレーションを大幅に高速化することができる。その結果、十分な検証時間を確保することができるので、信頼性の高い集積回路装置を提供することができる。
【００１６】
（５）本発明の集積回路装置のシミュレーション方法は、
前記シミュレーション実行ステップにおいて、
少なくとも１つの前記昇圧回路が生成する電圧を理想電源による電圧に置き換えて前記シミュレーションを実行することを特徴とする。
【００１７】
理想電源による電圧は、例えば、ノイズ等の影響により電圧レベルが変動することのない昇圧後の一定電圧であってもよい。
【００１８】
本発明によれば、例えば、昇圧動作が確認できた昇圧回路が生成する電圧については、以降のシミュレーションにおいて理想電源による電圧に設定することができる。昇圧後の電圧はほぼ一定であるが、ノイズの重畳等により電圧が微妙に変化するため、昇圧回路の出力電圧で動作する回路に含まれる素子もこの電圧変化に応じて動作する。しかし、本発明によれば、昇圧回路の出力電圧を理想電源による電圧に設定することができるので、動作する素子の数を削減することができる。その結果、シミュレータの計算負荷が低減し、シミュレーションを高速化することができる。
【００１９】
（６）本発明の集積回路装置のシミュレーション方法は、
前記シミュレーション用ネットリスト作成ステップにおいて、
前記少なくとも１つの前記昇圧回路が生成する電圧を前記理想電源による電圧に置き換える記述を含む前記シミュレーション用のネットリストを作成することを特徴とする。
【００２０】
電源記述（例えば、.dc記述）を含むシミュレーション用のネットリスト（例えば、spiceネットリスト）を作成するようにしてもよい。
【００２１】
また、例えば、シミュレーションの実行開始直後から理想電源による電圧に置き換えるように記述してもよいし、シミュレーションの実行開始から所定の期間経過後に理想電源による電圧に置き換えるように記述してもよい。
【００２２】
（７）本発明の集積回路装置のシミュレーション方法は、
前記テスト入力情報作成ステップにおいて、
前記少なくとも１つの前記昇圧回路の昇圧動作を禁止する設定の記述を含む前記テスト入力情報を作成することを特徴とする。
【００２３】
本発明によれば、出力電圧が理想電源による電圧に置き換えられる昇圧回路の昇圧動作を禁止することができる。従って、シミュレーションにおいてこの昇圧回路に含まれる素子を動作させないようにすることができる。その結果、動作する素子の数を削減することができるのでシミュレータの計算負荷が低減し、シミュレーションを高速化することができる。
【００２４】
（８）本発明は、
昇圧動作により所定の電圧を生成する複数の昇圧回路を含む集積回路装置のシミュレーション方法であって、
前記複数の昇圧回路の記述を含むシミュレーション用のネットリストを作成するシミュレーション用ネットリスト作成ステップと、
前記シミュレーション用のネットリストに対してシミュレーションを実行するシミュレーション実行ステップと、を含み、
前記シミュレーション実行ステップにおいて、
少なくとも１つの前記昇圧回路が生成する電圧を理想電源による電圧に置き換えて前記シミュレーションを実行することを特徴とする。
【００２５】
（９）本発明の集積回路装置のシミュレーション方法は、
前記シミュレーション用ネットリスト作成ステップにおいて、
前記少なくとも１つの前記昇圧回路が生成する電圧を前記理想電源による電圧に置き換える記述を含む前記シミュレーション用のネットリストを作成することを特徴とする。
【００２６】
（１０）本発明の集積回路装置のシミュレーション方法は、
前記少なくとも１つの前記昇圧回路の昇圧動作を禁止する設定の記述を含むテスト入力情報を作成するテスト入力情報作成ステップを含み、
前記シミュレーション実行ステップにおいて、
前記テスト入力情報に基づいて、前記シミュレーションを実行することを特徴とする。
【００２７】
（１１）本発明の集積回路装置のシミュレーション方法は、
前記集積回路装置は、前記複数の昇圧回路の各々に対して昇圧動作の禁止を指示する複数の制御信号を生成する昇圧制御回路と、前記昇圧制御回路に前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路と、を含み、
前記シミュレーション用ネットリスト作成ステップにおいて、
前記昇圧制御回路と前記パラメータ設定回路の記述を含む前記シミュレーション用のネットリストを作成し、
前記テスト入力情報作成ステップにおいて、
前記パラメータ設定回路に前記パラメータを設定する記述を含む前記テスト入力情報を作成することを特徴とする。
【００２８】
（１２）本発明の集積回路装置のシミュレーション方法は、
前記複数の昇圧回路の各々に対して昇圧動作の禁止を指示する複数の制御信号を生成する昇圧制御回路モデルと、前記昇圧制御回路モデルが前記複数の制御信号を生成するタイミングを指示するパラメータが設定されるパラメータ設定回路モデルを作成するシミュレーションモデル作成ステップを含み、
前記テスト入力情報作成ステップにおいて、
前記パラメータ設定回路モデルに前記パラメータを設定する記述を含む前記テスト入力情報を作成し、
前記シミュレーション実行ステップにおいて、
前記昇圧制御回路モデルと前記パラメータ設定回路モデルを用いて前記シミュレーションを実行することを特徴とする。
【００２９】
（１３）本発明の集積回路装置のシミュレーション方法は、
前記集積回路装置は、デジタル回路ブロックと、前記複数の昇圧回路を含むアナログ回路ブロックと、を含み、
前記シミュレーション用ネットリスト作成ステップにおいて、
前記アナログ回路ブロックと前記デジタル回路ブロックを含む全体回路のシミュレーション用のネットリストを作成し、
前記シミュレーション実行ステップにおいて、
前記全体回路のシミュレーション用のネットリストに基づいて、前記全体回路のデジタルアナログ混在シミュレーションを実行することを特徴とする。
【００３０】
全体回路は、デジタル回路ブロック及びアナログ回路回路ブロックを含む回路であればよく、例えば、集積回路装置のＴＯＰ回路であってもよい。
【００３１】
本発明によれば、シミュレーション時間を要する全体回路のデジタルアナログ混在シミュレーションにおいても、シミュレーションを高速化することができる。従って、全体検証においても、限られた時間で十分な検証を行うことができる。その結果、設計段階において不具合が発見できる確率を向上させることができるので、開発コストの増加を抑制することができる。
【００３２】
（１４）本発明の集積回路装置のシミュレーション方法は、
前記集積回路装置は、前記複数の昇圧回路を含む電源回路と、前記複数の昇圧回路のいずれかが昇圧した電源電圧に基づいて表示パネルのソース線を駆動するソース駆動回路と、前記複数の昇圧回路のいずれかが昇圧した電源電圧に基づいて前記表示パネルのゲート線を駆動するゲート駆動回路と、を含む表示ドライバであることを特徴とする。
【００３３】
（１５）本発明は、
上記のいずれかに記載された集積回路装置のシミュレーション方法を用いてシミュレーションされたことを特徴とする集積回路装置である。
【００３４】
（１６）本発明は、
上記に記載された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３６】
１．集積回路装置のシミュレーション方法、集積回路装置
図１は、本実施の形態の集積回路装置のシミュレーション方法の対象となる集積回路装置の一例について説明するための図である。
【００３７】
集積回路装置１は、デジタル回路ブロック１０、アナログ回路ブロック２０を含んで構成されている。
【００３８】
デジタル回路ブロック１０は、昇圧制御回路１２、パラメータ設定回路１４を含んで構成されている。
【００３９】
昇圧制御回路１２は、Ｎ個（Ｎは２以上の整数）の昇圧回路２２−１〜２２−Ｎの各々に対して昇圧動作の開始を指示するＮ個の制御信号１６−１〜１６−Ｎを生成する。制御信号１６−１〜１６−Ｎは、昇圧回路２２−１〜２２−Ｎに対して昇圧動作の開始タイミングを指示するトリガ信号（パルス信号）であってもよいし、昇圧回路２２−１〜２２−Ｎに対して昇圧動作すべき期間を指示するイネーブル信号（レベル信号）であってもよい。また、昇圧制御回路１２は、昇圧回路２２−１〜２２−Ｎの各々に対して昇圧動作の禁止を指示するＮ個の制御信号１７−１〜１７−Ｎを生成するようにしてもよい。制御信号１７−１〜１７−Ｎは、昇圧回路２２−１〜２２−Ｎに対して昇圧動作を禁止するディスエーブル信号（レベル信号）であってもよい。なお、制御信号１６−１〜１６−Ｎがイネーブル信号（例えば、Ｈレベル）であり、制御信号１７−１〜１７−Ｎがディスエーブル信号（例えば、Ｌレベル）である場合には、制御信号１６−１〜１６−Ｎと制御信号１７−１〜１７−Ｎはそれぞれ共通の信号線を介して昇圧回路２２−１〜２２−Ｎに供給することができる。
【００４０】
パラメータ設定回路１４は、昇圧制御回路１２に制御信号１６−１〜１６−Ｎを生成するタイミングを指示するパラメータ１８−１〜１８−Ｎが設定される。パラメータ１８−１〜１８−Ｎは、昇圧制御回路１２に制御信号１７−１〜１７−Ｎを生成するタイミングを指示するパラメータであってもよい。パラメータ設定回路１４は、例えば、パラメータ１８−１〜１８−Ｎを設定するためのＮ個の設定レジスタを含むレジスタファイルとして構成され、集積回路装置１の外部から供給されるコマンドに従ってＮ個の設定レジスタにパラメータ１８−１〜１８−Ｎを設定するようにしてもよい。
【００４１】
アナログ回路ブロック２０は、昇圧動作により所定の電圧を生成するＮ個の昇圧回路２２−１〜２２−Ｎを含んで構成されている。昇圧回路２２−１〜２２−Ｎは、それぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮを昇圧（Ｇ１〜ＧＮ倍）し、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成する。昇圧回路２２−１〜２２−Ｎが生成する電圧Ｖｏｕｔ１〜ＶｏｕｔＮは、それぞれ異なる大きさの電圧であってもよく、それぞれ内部回路２４−１〜２４−２に供給される。入力電圧Ｖｉｎ１〜ＶｉｎＮは、集積回路装置１の外部から供給されてもよいし、昇圧回路２２−１〜２２−Ｎのいずれかの出力電圧であってもよい。また、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮは、必ずしも内部回路２４−１〜２４−２に供給されなくてもよく、集積回路装置１の外部に出力されるように構成されていてもよい。
【００４２】
図１９は、従来の集積回路装置のシミュレーション方法について説明するための図である。図１９に、図１の集積回路装置１の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の一例である。以下、図１を参照しながら図１９について説明する。
【００４３】
時刻Ｔ０においてシミュレーションが開始し、時刻Ｔ０〜Ｔ１において制御信号１６−１〜１６−Ｎ（それぞれ昇圧回路２２−１〜２２−Ｎのイネーブル信号）がＬレベルなので、昇圧回路２２−１〜２２−Ｎの出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの電圧値は、それぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮに等しい。
【００４４】
時刻Ｔ１〜Ｔ２において、制御信号１６−１がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１〜Ｔ３において昇圧回路２２−１〜昇圧回路２２−Ｎが昇圧動作をする。すなわち、時刻Ｔ１〜Ｔ３が昇圧回路２２−１〜２２−Ｎの昇圧動作期間に相当する。そして、時刻Ｔ３において、昇圧回路２２−１〜２２−Ｎの出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの電圧値がそれぞれＶｉｎ１×Ｇ１〜ＶｉｎＮ×ＧＮに達する。
【００４５】
このように、従来のシミュレーション方法によれば、回路シミュレーションにおいて、複数の昇圧回路が昇圧動作をするタイミングについての配慮がされていないため、複数の昇圧回路が同時に昇圧動作をする可能性がある。しかし、複数の昇圧回路が同時に昇圧動作をすると、同時に動作するトランジスタ等の素子の数が著しく増加することになる。その結果、回路シミュレータの計算負荷が著しく増加し、特に、全体回路のデジタル−アナログ混在シミュレーションにおいては膨大なシミュレーション時間を要していた。
【００４６】
図２は、本実施の形態の集積回路装置のシミュレーション方法の第１の例を示すフローチャートである。以下、図１を参照しながら図２のフローチャートについて説明する。
【００４７】
まず、昇圧回路２２−１〜２２−Ｎ、昇圧制御回路１２、パラメータ設定回路１４の記述を含むシミュレーション用のネットリストを作成する（シミュレーション用ネットリスト作成ステップ（ステップＳ１０））。ステップＳ１０の処理において、シミュレーション用のネットリストは、昇圧回路２２−１〜２２−Ｎ、昇圧制御回路１２、パラメータ設定回路１４を含む全体回路の接続情報を記述した論理ミュレーション用のネットリスト（Verilogネットリスト等）であってもよいし、回路ミュレーション用のネットリスト（spiceネットリスト等）であってもよい。また、昇圧回路２２−１〜２２−Ｎの内部の接続情報を含む回路シミュレーション用のネットリスト（spiceネットリスト等）及び昇圧制御回路１２やパラメータ設定回路１４の内部の接続情報を含む論理ミュレーション用のネットリスト（Verilogネットリスト等）をそれぞれ作成してもよい。
【００４８】
次に、少なくとも２つの昇圧回路２２−１〜２２−Ｎの各々の昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを指示する少なくとも２つのパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４に設定する記述を含むテスト入力情報を作成する（テスト入力情報作成ステップ（ステップＳ１２））。ステップＳ１２の処理において、すべての昇圧回路２２−１〜２２−Ｎの昇圧動作期間が重複しないように、昇圧回路２２−１〜２２−Ｎの各々が昇圧動作をするタイミングを指示するパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４に設定する記述を含むテスト入力情報を作成するようにしてもよい。テスト入力情報は、例えば、レジスタ設定コマンドを羅列したコマンドファイルであってもよい。
【００４９】
最後に、ステップＳ１２で作成したテスト入力情報に基づいて、ステップＳ１０で作成したシミュレーション用のネットリストに対してシミュレーションを実行する（シミュレーション実行ステップ（ステップＳ１４））。ステップＳ１４の処理において、集積回路装置１の全体回路に対してデジタル−アナログ混在シミュレーションを実行するようにしてもよい。その場合、昇圧回路２２−１〜２２−Ｎを含むアナログ回路ブロックに対しては回路シミュレーションを実行し、昇圧制御回路１２及びパラメータ設定回路１４を含むデジタル回路ブロックに対しては論理シミュレーションを実行する。
【００５０】
本実施の形態の集積回路装置のシミュレーション方法の第１の例によれば、少なくとも２つの昇圧回路の昇圧動作期間が重複しないように回路シミュレーションを実行することができる。従って、回路シミュレーションにおいて同時に動作する素子の数を削減することができるので、シミュレータの計算負荷が低減し、シミュレーションを高速化（すなわち、シミュレーション時間を短縮）することができる。
【００５１】
図３は、本実施の形態の集積回路装置のシミュレーション方法の第２の例を示すフローチャートである。第２の例は、図１において昇圧制御回路１２又はパラメータ設定回路１４の少なくとも一方が存在しない集積回路装置、昇圧制御回路１２又はパラメータ設定回路１４の少なくとも一方は存在するが昇圧回路２２−１〜２２−Ｎが昇圧動作をするタイミングを十分に制御できない集積回路装置等にも適用することができる。以下、図１を参照しながら図３のフローチャートについて説明する。
【００５２】
まず、昇圧制御回路モデル、パラメータ設定回路モデルを作成する（シミュレーションモデル作成ステップ（ステップＳ２０））。ステップＳ２０の処理において、昇圧制御回路モデルは、昇圧回路２２−１〜２２−Ｎの各々に対して昇圧動作の開始を指示する制御信号１６−１〜１６−Ｎを生成するシミュレーションモデルである。パラメータ設定回路モデルは、昇圧制御回路モデルに制御信号１６−１〜１６−Ｎを生成するタイミングを指示するパラメータ１８−１〜１８−Ｎが設定されるシミュレーションモデルである。
【００５３】
次に、昇圧回路２２−１〜２２−Ｎの記述を含むシミュレーション用のネットリストを作成する（シミュレーション用ネットリスト作成ステップ（ステップＳ２２））。ステップＳ２２の処理において、シミュレーション用のネットリストは、昇圧制御回路１２やパラメータ設定回路１４の記述を含んでいてもよい。
【００５４】
次に、少なくとも２つの昇圧回路２２−１〜２２−Ｎの各々の昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを指示する少なくとも２つのパラメータ１８−１〜１８−Ｎを、ステップＳ２０で作成したパラメータ設定回路モデルに設定する記述を含むテスト入力情報を作成する（テスト入力情報作成ステップ（ステップＳ２４））。
【００５５】
最後に、ステップＳ２４で作成したテスト入力情報に基づいて、ステップＳ２０で作成した昇圧制御回路モデルとパラメータ設定回路モデルを用いて、ステップＳ２２で作成したシミュレーション用のネットリストに対してシミュレーションを実行する（シミュレーション実行ステップ（ステップＳ２６））。ステップＳ２６の処理において、例えば、昇圧制御回路１２又はパラメータ設定回路１４の少なくとも一方が存在しない集積回路装置に対しては、昇圧制御回路モデル及びパラメータ設定回路モデルをシミュレーション用のネットリストに含まれる昇圧回路２２−１〜２２−Ｎに接続して図１の構成と同様の回路に対してシミュレーションを実行すればよい。また、例えば、昇圧制御回路１２又はパラメータ設定回路１４の少なくとも一方は存在するが昇圧回路２２−１〜２２−Ｎが昇圧動作をするタイミングを十分に制御できない集積回路装置に対しては、シミュレーション用のネットリストに含まれる昇圧制御回路１２及びパラメータ設定回路１４をそれぞれ昇圧制御回路モデル及びパラメータ設定回路モデルに置き換えてシミュレーションを実行すればよい（この場合、昇圧制御回路モデル及びパラメータ設定回路モデルはラッパーと呼ばれる）。
【００５６】
本実施の形態の集積回路装置のシミュレーション方法の第２の例によれば、昇圧回路の昇圧動作期間が重複しないように昇圧回路の各々が昇圧動作をするタイミングを制御できない集積回路装置に対しても、昇圧制御回路モデル及びパラメータ設定回路モデルを用いることにより擬似的に当該昇圧回路の昇圧動作期間を重複させないで回路シミュレーションを実行することができる。従って、回路シミュレーションにおいて同時に動作する素子の数を削減することができるので、シミュレータの計算負荷が低減し、シミュレーションの高速化（すなわち、シミュレーション時間の短縮）を達成することができる。
【００５７】
図４に、本実施の形態の集積回路装置のシミュレーション方法の第１の例又は第２の例による図１の集積回路装置１の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の一例を示す。以下、図１を参照しながら図４について説明する。
【００５８】
時刻Ｔ０においてシミュレーションが開始すると、まず、図２のステップＳ１２又は図３のステップＳ２２において作成したテスト入力情報に基づいて、昇圧回路２２−１〜２２−Ｎが昇圧動作をするタイミングを指示するパラメータ１８−１〜１８−Ｎがパラメータ設定回路１４に設定される。例えば、昇圧回路２２−１、昇圧回路２２−２、昇圧回路２２−Ｎが昇圧動作をするタイミングがそれぞれ時刻Ｔ１、Ｔ４、Ｔ７になるようなパラメータ１８−１、１８−２、１８−Ｎがパラメータ設定回路１４に設定される。なお、パラメータ設定回路１４の動作については、論理シミュレーションが実行される。
【００５９】
時刻Ｔ０〜Ｔ１において、制御信号１６−１〜１６−Ｎ（それぞれ昇圧回路２２−１〜２２−Ｎのイネーブル信号）がＬレベルなので、昇圧回路２２−１〜２２−Ｎの出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの電圧値は、それぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮに等しい。なお、昇圧回路２２−１〜２２−Ｎの動作については回路シミュレーションが実行される。制御信号１６−１〜１６−Ｎが論理シミュレーションと回路シミュレーションの境界部分になるので、回路シミュレーションにおいて制御信号１６−１〜１６−Ｎのデジタル信号からアナログ信号への変換処理が行われる。
【００６０】
時刻Ｔ１〜Ｔ２において、パラメータ１８−１に従い制御信号１６−１がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１〜Ｔ３において昇圧回路２２−１が昇圧動作をする。すなわち、時刻Ｔ１〜Ｔ３が昇圧回路２２−１の昇圧動作期間に相当する。そして、時刻Ｔ３において、昇圧回路２２−１の出力電圧Ｖｏｕｔ１の電圧値がＶｉｎ１×Ｇ１に達する。
【００６１】
時刻Ｔ４〜Ｔ５において、パラメータ１８−２に従い制御信号１６−２がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ４〜Ｔ６において昇圧回路２２−２が昇圧動作をする。すなわち、時刻Ｔ４〜Ｔ６が昇圧回路２２−２の昇圧動作期間に相当する。そして、時刻Ｔ６において、昇圧回路２２−２の出力電圧Ｖｏｕｔ２の電圧値がＶｉｎ２×Ｇ２に達する。
【００６２】
以降は同様に他の昇圧回路の昇圧動作が行われ、時刻Ｔ７〜Ｔ８においてパラメータ１８−Ｎに従い制御信号１６−ＮがＬレベルからＨレベルに遷移し、それに伴い時刻Ｔ７〜Ｔ９において昇圧回路２２−Ｎが昇圧動作し、時刻Ｔ９において昇圧回路２２−Ｎの出力電圧ＶｏｕｔＮの電圧値がＶｉｎＮ×ＧＮに達する。時刻Ｔ７〜Ｔ９が昇圧回路２２−Ｎの昇圧動作期間に相当する。
【００６３】
このように、パラメータ１８−１〜１８−Ｎに応じて制御信号１６−１〜１６−Ｎのタイミングを調整することにより、昇圧回路２２−１〜２２−Ｎの昇圧動作期間がすべて重複しないようにすることができる。昇圧回路２２−１〜２２−Ｎの昇圧動作期間がすべて重複しないので、回路シミュレーションにおいて同時に動作する素子の数を大幅に削減することができる。その結果、シミュレータの計算負荷が大幅に低減し、シミュレーションの大幅な高速化（すなわち、シミュレーション時間の短縮）を達成することができる。
【００６４】
図５は、本実施の形態の集積回路装置のシミュレーション方法の第３の例を示すフローチャートである。以下、図１を参照しながら図５のフローチャートについて説明する。
【００６５】
まず、昇圧回路２２−１〜２２−Ｎ、昇圧制御回路１２、パラメータ設定回路１４の記述及び少なくとも１つの昇圧回路２２−１〜２２−Ｎが生成する電圧を理想電源による電圧に置き換える記述を含むシミュレーション用のネットリストを作成する（シミュレーション用ネットリスト作成ステップ（ステップＳ３０））。ステップＳ３０の処理において、電源記述を含むシミュレーション用のspiceネットリストを作成するようにしてもよい。また、シミュレーションの実行開始直後から理想電源による電圧に置き換えるように記述してもよいし、シミュレーションの実行開始から所定の期間経過後に理想電源による電圧に置き換えるように記述してもよい。例えば、１次昇圧回路の出力電圧を２次昇圧する回路の場合、一度シミュレーションを実行すれば１次昇圧回路の出力電圧が昇圧後の電圧になるタイミングがわかるので、その後のシミュレーション実行時にはそのタイミング以降の期間を理想電源による１次昇圧後の電圧に置き換えるようにしてもよい。
【００６６】
次に、少なくとも２つの昇圧回路２２−１〜２２−Ｎの各々の昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを指示する少なくとも２つのパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４に設定し、少なくとも１つの昇圧回路（出力電圧を理想電源による電圧に置き換えられる昇圧回路）の昇圧動作を禁止するパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４に設定する記述を含むテスト入力情報を作成する（テスト入力情報作成ステップ（ステップＳ３２））。
【００６７】
最後に、ステップＳ３２で作成したテスト入力情報に基づいて、ステップＳ３０で作成したシミュレーション用のネットリストに対してシミュレーションを実行する（シミュレーション実行ステップ（ステップＳ３４））。
【００６８】
本実施の形態の集積回路装置のシミュレーション方法の第３の例によれば、少なくとも２つの昇圧回路の昇圧動作期間が重複しないようにしながら、例えば、昇圧動作が確認できた昇圧回路が生成する電圧については、以降のシミュレーションにおいて理想電源による電圧に設定することができる。従って、回路シミュレーションにおいて動作する素子の数を削減することができる。その結果、シミュレータの計算負荷が低減し、シミュレーションを高速化（すなわち、シミュレーション時間を短縮）することができる。
【００６９】
図６は、本実施の形態の集積回路装置のシミュレーション方法の第４の例を示すフローチャートである。以下、図１を参照しながら図６のフローチャートについて説明する。
【００７０】
まず、昇圧回路２２−１〜２２−Ｎ、昇圧制御回路１２、パラメータ設定回路１４の記述及び少なくとも１つの昇圧回路２２−１〜２２−Ｎが生成する電圧を理想電源による電圧に置き換える記述を含むシミュレーション用のネットリストを作成する（シミュレーション用ネットリスト作成ステップ（ステップＳ４０））。
【００７１】
次に、少なくとも１つの昇圧回路（出力電圧を理想電源による電圧に置き換えられる昇圧回路）の昇圧動作を禁止するパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４に設定する記述を含むテスト入力情報を作成する（テスト入力情報作成ステップ（ステップＳ４２））。
【００７２】
最後に、ステップＳ３２で作成したテスト入力情報に基づいて、ステップＳ３０で作成したシミュレーション用のネットリストに対してシミュレーションを実行する（シミュレーション実行ステップ（ステップＳ４４））。
【００７３】
本実施の形態の集積回路装置のシミュレーション方法の第４の例によれば、昇圧回路の昇圧動作期間が重複する場合であっても、昇圧動作が確認できた昇圧回路が生成する電圧については、以降のシミュレーションにおいて理想電源による電圧に設定することができる。従って、回路シミュレーションにおいて動作する素子の数を削減することができるので、シミュレーションを高速化（すなわち、シミュレーション時間を短縮）することができる。
【００７４】
図７に、本実施の形態の集積回路装置のシミュレーション方法の第３の例又は第４の例による図１の集積回路装置１の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の一例を示す。以下、図１を参照しながら図７について説明する。
【００７５】
時刻Ｔ０においてシミュレーションが開始すると、開始直後から昇圧回路２２−１の出力電圧Ｖｏｕｔ１の電圧値はすでにＶｉｎ１×Ｇ１（昇圧後の電圧値）なっている。これは、図５のステップＳ３０又は図６のステップＳ４０において、昇圧回路２２−１の出力電圧Ｖｏｕｔ１を理想電源による電圧（Ｖｉｎ１×Ｇ１）に置き換える記述を含む回路シミュレーション用のネットリスト（例えば、電源記述を含むspiceネットリスト）を作成することにより実現できる。
【００７６】
その後、図５のステップＳ３２又は図６のステップＳ４２において作成したテスト入力情報に基づいて、昇圧回路２２−２〜２２−Ｎが昇圧動作をするタイミングを指示するパラメータ１８−２〜１８−Ｎがパラメータ設定回路１４に設定される。例えば、昇圧回路２２−２、昇圧回路２２−Ｎが昇圧動作をするタイミングがそれぞれ時刻Ｔ１、Ｔ４になるようなパラメータ１８−２、１８−Ｎがパラメータ設定回路１４に設定される。また、テスト入力情報に基づいて、昇圧回路２２−１の昇圧動作を禁止するパラメータ１８−１がパラメータ設定回路１４に設定される。なお、昇圧回路２２−１の昇圧動作を禁止するパラメータ１８−１がパラメータ設定回路１４に初期値として設定されている場合は、テスト入力情報が、昇圧回路２２−１の昇圧動作を禁止するパラメータ１８−１をパラメータ設定回路１４に設定する記述を含む必要はない。図７では、制御信号１６−１がＬレベルの状態（ディスエーブル状態）を制御信号１７−１に対応させており、初期値がディスエーブル状態なので、昇圧回路２２−１の昇圧動作を禁止するパラメータ１８−１をパラメータ設定回路１４に設定する記述は必要ない。
【００７７】
時刻Ｔ０〜Ｔ１において、制御信号１６−２〜１６−Ｎ（それぞれ昇圧回路２２−２〜２２−Ｎのイネーブル信号）がＬレベルなので、昇圧回路２２−２〜２２−Ｎの出力電圧Ｖｏｕｔ２〜ＶｏｕｔＮの電圧値は、それぞれ入力電圧Ｖｉｎ２〜ＶｉｎＮに等しい。
【００７８】
時刻Ｔ１〜Ｔ２において、パラメータ１８−２に従い制御信号１６−２がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１〜Ｔ３において昇圧回路２２−２が昇圧動作をし、時刻Ｔ３において昇圧回路２２−２の出力電圧Ｖｏｕｔ２の電圧値がＶｉｎ２×Ｇ２に達する。
【００７９】
以降は同様に他の昇圧回路の昇圧動作が行われ、時刻Ｔ４〜Ｔ５においてパラメータ１８−Ｎに従い制御信号１６−ＮがＬレベルからＨレベルに遷移し、それに伴い時刻Ｔ４〜Ｔ６において昇圧回路２２−Ｎが昇圧動作し、時刻Ｔ６において昇圧回路２２−Ｎの出力電圧ＶｏｕｔＮの電圧値がＶｉｎＮ×ＧＮに達する。
【００８０】
このように、シミュレーション開始直後から昇圧回路２２−１の出力電圧Ｖｏｕｔ１の電圧値を昇圧後の理想電源による電圧（Ｖｉｎ１×Ｇ１）に設定することにより、Ｖｏｕｔ１を電源電圧として動作する回路（例えば、昇圧回路２２−２）のシミュレーション速度を高速化することができる。また、パラメータ１８−１に応じて昇圧回路２２−１の昇圧動作を禁止する制御信号１７−１（制御信号１６−１がＬレベルの状態）を生成し昇圧回路２２−１が昇圧動作をしないようにすることにより、さらにシミュレーション速度を高速化することができる。また、昇圧回路２２−１〜２２−Ｎの昇圧動作期間をすべて重複させないようにすることにより、さらにシミュレーション速度を高速化することができる。
【００８１】
２．設計環境
図８は、本実施形態の集積回路装置のシミュレーション方法を適用するための設計環境の一例について説明するための図である。以下、図１を参照しながら図８について説明する。
【００８２】
デジタルブロックネットリスト５０は、集積回路装置１に含まれるデジタル回路ブロック１０の接続情報が記述されたファイルである。デジタルブロックネットリスト５０は、例えばVerilogで記述されたファイルである。
【００８３】
配置配線＆ＲＣ抽出ツール６０は、デジタルブロックネットリスト５０を入力として、各セル（昇圧制御回路１２やパラメータ設定回路１４の内部のセル等）の自動配置及び各ネットの自動配線（パラメータ１８−１〜１８−Ｎの配線等）を行い、デジタル回路ブロック１０のレイアウト情報（デジタルブロックレイアウト情報７０）を出力する。また、配置配線＆ＲＣ抽出ツール６０は、配置配線を実行した結果、タイミング違反が存在する場合には回路接続を修正して配置配線を再度実行し、修正後のレイアウト情報（デジタルブロックレイアウト情報７０）及び修正後のネットリスト（デジタルブロックネットリスト８０）を出力する。デジタルブロックネットリスト８０は、例えばVerilogで記述されたファイルである。さらに、配置配線＆ＲＣ抽出ツール６０は、配置配線後のレイアウト情報（デジタルブロックレイアウト情報７０）に基づいて、各配線の寄生抵抗及び寄生容量を抽出してデジタルブロックＲＣ情報９０を出力する。デジタルブロックＲＣ情報９０は、例えばdspfフォーマットで記述されたファイルである。
【００８４】
ＴＯＰ回路ネットリスト１００は、デジタル回路ブロック１０、アナログ回路ブロック２０及びその他のセルやブロックを含んで構成されるＴＯＰ回路（全体回路）の接続情報が記述されたファイルである。ＴＯＰ回路ネットリスト１００は、例えばVerilogで記述されたファイルである。ＴＯＰ回路ネットリスト１００において、デジタル回路ブロック１０とアナログ回路ブロック２０に制御信号１６−１〜１６−Ｎ等の配線が接続されるように回路記述がされている。
【００８５】
フロアプランツール１１０は、ＴＯＰ回路ネットリスト１００を入力として、デジタル回路ブロック１０、アナログ回路ブロック２０及びその他のセルやブロックの配置を行う。また、フロアプランツール１１０は、デジタル回路ブロック１０、アナログ回路ブロック２０及びその他のセルやブロックを接続する各ネットの配線を行い、ＴＯＰ回路のレイアウト情報（ＴＯＰ回路レイアウト情報１２０）を出力する。
【００８６】
ＲＣ抽出ツール１３０は、ＴＯＰ回路レイアウト情報１２０を入力として、ＴＯＰ回路の各配線の寄生抵抗及び寄生容量を抽出し、ＴＯＰ回路ＲＣ情報１４０を出力する。ＴＯＰ回路ＲＣ情報１４０は、例えばdspfフォーマットで記述されたファイルである。
【００８７】
遅延時間計算ツール１５０は、デジタルブロックＲＣ情報９０、ＴＯＰ回路ＲＣ情報１４０及びデジタルライブラリ情報１６０を入力として、デジタル回路ブロック１０の各セルのセル遅延や各ネットの配線遅延及びＴＯＰ回路の各セルのセル遅延や各ネットの配線遅延を計算し、遅延時間情報１７０を出力する。遅延時間情報１７０は、例えばSDFで記述されたファイルである。
【００８８】
デジタル−アナログ混在シミュレータ２００は、ＴＯＰ回路ネットリスト（Verilogネットリスト）１００、ＴＯＰ回路ネットリスト（spiceネットリスト）１０２、デジタルブロックネットリスト８０、アナログブロックネットリスト１８０、パーティショニング情報１９０、ＴＯＰ回路ＲＣ情報１４０、遅延時間情報１７０、デジタルライブラリ情報１６０、アナログライブラリ情報１６２、シミュレーションモデル情報３００及びテスト入力情報３５０を入力として、デジタル−アナログ混在シミュレーションを実行し、実行結果（シミュレーション結果情報２５０）を出力する。デジタル−アナログ混在シミュレータ２００は、例えば、シミュレーション用ネットリスト生成処理部２１０、論理シミュレーション実行処理部２２０及び回路シミュレーション実行処理部２３０を含んで構成されている。
【００８９】
シミュレーション用ネットリスト生成処理部２１０は、パーティショニング情報１９０に基づいて、論理シミュレーションの対象となるセル及びブロックを選択して論理シミュレーション用ネットリスト２１２を生成し、回路シミュレーションの対象となるセル及びブロックを選択して回路シミュレーション用ネットリスト２１４を生成する。パーティショニング情報１９０は、ＴＯＰ回路に含まれる各セルやブロックが論理シミュレーションの対象となるのか回路シミュレーションの対象となるかを選択する情報が記述されたファイルである。ここで、パーティショニング情報１９０において、デジタル回路ブロック１０は論理シミュレーションの対象となり、アナログ回路ブロック１０は回路シミュレーションの対象となることが記述されている。デジタル回路ブロック１０の接続情報はデジタルブロックネットリスト８０に記述（Verilog記述）されているので、シミュレーション用ネットリスト生成処理部２１０はデジタルブロックネットリスト８０からデジタル回路ブロック１０の接続情報を抽出して論理シミュレーション用ネットリスト２１２（Verilogネットリスト）を生成する。一方、アナログ回路ブロック２０の接続情報はアナログブロックネットリスト１８０に記述（spice記述）されているので、シミュレーション用ネットリスト生成処理部２１０はアナログブロックネットリスト１８０からアナログ回路ブロック２０の接続情報を抽出して回路シミュレーション用ネットリスト２１４（spiceネットリスト）を生成する。また、ＴＯＰ回路ＲＣ情報１４０に記述された寄生容量及び寄生抵抗の情報が回路シミュレーション用ネットリスト２１４（spiceネットリスト）の記述に付加される。
【００９０】
論理シミュレーション実行処理部２２０は、セルの論理情報等が記述されたデジタルライブラリ情報１６０及びテスト入力情報（テストベンチ）３５０（コマンドファイル３５２、データファイル３５４等）に基づいて、論理シミュレーション用ネットリスト２１２と、シミュレーションモデル情報３００（外部ホスト（ＭＰＵ）モデル３１０、メモリモデル３２０、内部モジュールモデル３３０等）を接続して構成したシミュレーション環境に対して論理シミュレーションを実行する。ここで、論理シミュレーション実行処理部２２０は、遅延時間情報１７０（SDFファイル）を読み込み、論理シミュレーション用ネットリスト２１２に記述された各セルのセル遅延び各ネットの配線遅延を考慮して論理シミュレーションを実行する。
【００９１】
回路シミュレーション実行処理部２３０は、トランジスタの特性等が記述されたアナログライブラリ情報１６２を読み込んで回路シミュレーション用ネットリスト２１４に対して回路シミュレーションを実行する。
【００９２】
論理シミュレーション実行処理部２２０と回路シミュレーション実行処理部２３０は、互いに同期をとりながらシミュレーションを実行する。すなわち、論理シミュレーション用ネットリスト２１２と回路シミュレーション用ネットリスト２１４の境界部分のネット（制御信号１６−１〜１６−Ｎ等）について、論理シミュレーション実行処理部２２０は回路シミュレーション実行処理部２３０が生成したアナログ信号をデジタル信号に変換して論理シミュレーションを実行し、回路シミュレーション実行処理部２３０は論理シミュレーション実行処理部２２０が生成したデジタル信号をアナログ信号に変換して回路シミュレーションを実行する。
【００９３】
図９は、デジタル−アナログ混在シミュレータのシミュレーション環境の一例を示す図である。図９において、図８と同じ構成には同じ符号を付している。
【００９４】
外部ホスト（ＭＰＵ）モデル３１０は、図１で説明した集積回路装置１の実チップの外部に接続され、デジタル回路ブロック１０のパラメータ設定回路１４（レジスタファイル）に含まれる内部レジスタにパラメータ１８−１〜１８−Ｎ等を設定するためのデータや制御信号を送受信するＭＰＵ（Micro Processor Unit）のシミュレーションモデルである。外部ホスト（ＭＰＵ）モデル３１０は、レジスタ設定等のコマンドが羅列されたコマンドファイル３５２を読み込んで各コマンドを解析し、論理シミュレーション用ネットリスト２１２（デジタル回路ブロック１０）の入力にレジスタ設定データ等のインターフェース信号を供給する。また、外部ホスト（ＭＰＵ）モデル３１０は、論理シミュレーション用ネットリスト２１２の出力を介してレジスタの設定データを読み出す処理を行う。
【００９５】
メモリモデル３２０は、集積回路装置１の実チップの外部に接続されるＲＡＭやＲＯＭ等の記憶装置のシミュレーションモデルである。メモリモデル３２０は、各メモリセルの初期データが羅列されたデータファイル３５４を読み込み、論理シミュレーション用ネットリスト２１２（デジタル回路ブロック１０）に対してデータのリードライトを行う。シミュレーションの終了時にデータファイル３５４を上書きしてメモリのデータを更新するようにしてもよい。
【００９６】
内部モジュールモデル３３０は、集積回路装置１の内部のモジュールのシミュレーションモデルである。例えば、集積回路装置１のアナログ回路ブロック２０（例えば、昇圧回路２２−１〜２２−Ｎ）の回路シミュレーションを高速化するために、デジタル回路ブロック１０に含まれるアナログ回路ブロック２０のタイミング制御回路（例えば、昇圧制御回路１２及びパラメータ設定回路１４）をシミュレーションモデル（内部モジュールモデル３３０）（例えば、昇圧制御回路モデル及びパラメータ設定回路モデル）に置き換えてもよい。
【００９７】
このように、図８で説明したデジタル−アナログ混在シミュレータ２００は、論理シミュレーション用ネットリスト２１２、回路シミュレーション用ネットリスト２１４、種々のシミュレーションモデル情報３００及びテスト入力情報３５０を組み合わせたシミュレーション環境を用いることにより、実デバイスの環境に極めて近い状況の下にシミュレーションを実行することができる。
【００９８】
図１０は、コマンドファイル３５２の一例を示す図であり、図１１は、外部ホスト（ＭＰＵ）モデル３１０の構成例を説明するための図である。
【００９９】
図１０のＣ０に示すＭＯＤＥは、インターフェースモードを指定するコマンドである。図１１に示す外部ホスト（ＭＰＵ）モデル３１０のコマンド解析部３１２は、コマンドファイル３５２のＭＯＤＥで指定されるインターフェースモードを解析してモードコード３１７を生成する。外部ホスト（ＭＰＵ）モデル３１０の出力信号生成部３１４は、モードコード３１７をデコードしてモード選択信号３６６を生成し、論理シミュレーション用ネットリスト２１２に記述されたホスト（ＭＰＵ）インターフェース回路３７０に供給する。
【０１００】
図１０のＣ１に示すＣｍｄ１は、論理シミュレーション用ネットリスト２１２に記述されたレジスタファイルに含まれる所定のレジスタ（例えば、レジスタ１）に対するデータ設定用のコマンドである。図１１に示すコマンド解析部３１２は、コマンドファイル３５２のＣｍｄ１で指定されるコマンド及びパラメータを解析してコマンドコード３１３及びパラメータ３１５を生成する。出力信号生成部３１４は、コマンドコード３１３で指定されたレジスタ１にパラメータ３１５を設定するためのインターフェース信号を生成する。ここで、出力信号生成部３１４は、例えば、モードコード３１７がパラレルインターフェースモードの指定であればパラレルインターフェース信号３６２を生成し、シリアルインターフェースモードの指定であればシリアルインターフェース信号３６４を生成し、ホスト（ＭＰＵ）インターフェース回路３７０に供給する。
【０１０１】
図１０のＣ２に示すＣｍｄ２は、論理シミュレーション用ネットリスト２１２に記述されたレジスタファイルに含まれる所定のレジスタ（例えば、レジスタ２）に対するデータ設定用のコマンドである。このように、外部ホスト（ＭＰＵ）モデル３１０は、コマンドファイル３５２に羅列されたコマンドを順次解析してインターフェース信号を生成し、ホスト（ＭＰＵ）インターフェース回路３７０に供給する処理を繰り返す。
【０１０２】
本実施の形態の集積回路装置のシミュレーション方法の第１〜第４の例において、例えば、昇圧回路２２−１〜２２−Ｎの昇圧動作の開始タイミングを指定したり昇圧動作を禁止するパラメータ１８−１〜１８−Ｎをパラメータ設定回路１４（又はパラメータ設定回路モデル）に設定するコマンド（ＣｍｄＳｅｔＰｗｒＣｔｌ１）を記述したコマンドファイル（テスト入力情報）を入力してデジタル−アナログ混在シミュレーションを実行することができる。
【０１０３】
３．適用例
図１２に、本実施形態のシミュレーション方法を適用した集積回路装置の一例である表示ドライバの構成例を示す。なお、設計対象の集積回路装置は表示ドライバには限定されず、昇圧回路を含む種々の集積回路装置に対して本実施形態のシミュレーション方法を適用することができる。
【０１０４】
表示ドライバ４００の外部に接続される表示パネル５００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。
【０１０５】
表示ドライバ４００は、デジタル回路ブロック４１０とアナログ回路ブロック４５０を含む。デジタル回路ブロック４１０は、表示メモリ４２０、内部インターフェース回路ブロック４３０及び制御回路ブロック４４０を含んで構成されている。アナログ回路ブロック４５０は、ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０及び電源回路４９０を含んで構成されている。
【０１０６】
表示メモリ４２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【０１０７】
制御回路ブロック４４０は、全体制御回路４４２と表示タイミング制御回路４４４を含んで構成されている。全体制御回路４４２は各種制御信号を生成し、装置全体の制御を行う。表示タイミング制御回路４４４は表示タイミングの制御信号を生成し、表示メモリ４２０から表示パネル５００側への画像データの読み出しを制御する。
【０１０８】
内部インターフェース回路ブロック４３０は、外部デバイス（ホストデバイス等）とのインターフェース処理を行う、ホストインターフェース回路４３２、ＲＧＢインターフェース回路４３４を含んで構成されている。ホスト（ＭＰＵ）インターフェース回路４３２は、ホストからのアクセス毎に内部パルスを発生して表示メモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４３４は、ドットクロックにより動画のＲＧＢデータを表示メモリ４２０に書き込むＲＧＢインターフェースを実現する。
【０１０９】
ソースドライバ４６０は、表示パネル５００のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはソースドライバ４６０は、表示メモリ４２０から画像データである階調データを受け、階調電圧生成回路４８０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５００の各データ線に出力する。
【０１１０】
ゲートドライバ４７０は、表示パネル５００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５００の各走査線に出力する。
【０１１１】
階調電圧生成回路４８０（γ補正回路）は、階調電圧を生成する回路である。具体的には、内蔵する電圧分割回路（選択用電圧生成回路）が分割電圧を生成し、内蔵する階調電圧生成回路が、生成された分割電圧の中から例えば６４個（６４階調）の階調電圧を選択して、ソースドライバ４６０に出力する。
【０１１２】
電源回路４９０は、各種の電源電圧を生成する回路である。具体的には、入力電源電圧（電源入力４０２）や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０に供給する。
【０１１３】
内部インターフェース回路ブロック４３０及び制御回路ブロック４４０は、例えば、ゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。従って、内部インターフェース回路ブロック４３０及び制御回路ブロック４４０は、図８で説明したデジタルブロックネットリスト５０（Verilogファイル）に記述され、配置配線＆寄生容量抽出ツール６０によりデジタルブロックＲＣ情報９０（dspfファイル）が生成された後、遅延時間計算ツール１５０により遅延時間情報１７０（SDFファイル）が生成される。
【０１１４】
表示メモリ４２０（少なくともメモリセルアレイ４２２）は、実際の回路構成はトランジスタレベルで記述されるため、論理シミュレーションの対象とすることができない。そこで、表示メモリ４２０はVerilog記述のシミュレーションモデル（内部モジュールモデル３３０）に置き換えることにより論理シミュレーションの対象とすることができる。このシミュレーションモデルには、各メモリセルに対する書き込みや読み出しについて、メモリセルアレイ４２２をキャラクタライズして得られる正確な遅延情報も記述される。
【０１１５】
デジタル回路ブロック４１０（表示メモリ４２０、内部インターフェース回路４３０及び制御回路４４０）は、集積回路装置１のＴＯＰ回路（全体回路）のデジタル−アナログ混在シミュレーションにおいて論理シミュレーションの対象となるように、図８のパーティショニング情報１９０に記述される。
【０１１６】
アナログ回路ブロック４５０（ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０及び電源回路４９０）は、集積回路装置１のＴＯＰ回路（全体回路）のデジタル−アナログ混在シミュレーションにおいて回路シミュレーションの対象となるように、図８のパーティショニング情報１９０に記述される。
【０１１７】
図１３は、図１２の電源回路４９０の構成の一例を示す図である。
【０１１８】
電源回路４９０は、１次昇圧回路５１０、２次昇圧回路５２０、３次昇圧回路５３０、４次昇圧回路５４０の４つの昇圧回路、ＶＣＯＭ発生回路５５０、５つの分圧回路５６０〜５９０を含んで構成されている。
【０１１９】
１次昇圧回路５１０は、入力電圧４０２（Ｖ０）を昇圧して出力電圧５１２（Ｖ１）を生成する。１次昇圧回路５１０の出力電圧５１２は入力電圧４０２の２倍の電圧値を有する（Ｖ１＝２Ｖ０）。
【０１２０】
２次昇圧回路５２０は、入力電圧４０２（Ｖ０）を昇圧して出力電圧５２２（Ｖ２）を生成する。２次昇圧回路５２０の出力電圧５２２は入力電圧４０２の−１倍の電圧値を有する（Ｖ２＝−Ｖ０）。
【０１２１】
３次昇圧回路５３０は、１次昇圧回路５１０の出力電圧５１２（Ｖ１）を昇圧して出力電圧５３２（Ｖ３）を生成する。３次昇圧回路５３０の出力電圧５３２は１次昇圧回路５１０の出力電圧５１２の−１倍の電圧値を有する（Ｖ３＝−Ｖ１）。３次昇圧回路５３０の出力電圧５３２は、ゲートオン電圧としてゲートドライバ４７０に供給される。
【０１２２】
４次昇圧回路５４０は、３次昇圧回路５３０の出力電圧５３２（Ｖ３）を昇圧して出力電圧５４２（Ｖ４）を生成する。４次昇圧回路５４０の出力電圧５４２は３次昇圧回路５３０の出力電圧５３２の−２倍の電圧値を有する（Ｖ４＝−２Ｖ３）。４次昇圧回路５４０の出力電圧５４２は、ゲートオフ電圧としてゲートドライバ４７０に供給される。
【０１２３】
ＶＣＯＭ発生回路５５０は、１次昇圧回路５１０の出力電圧５１２及び２次昇圧回路５２０の出力電圧５２２からＶＣＯＭ信号生成用のＶＣＯＭＨ信号５５２及びＶＣＯＭＬ信号５５４を生成する。ＶＣＯＭＨ信号５５２及びＶＣＯＭＬ信号５５４から生成されたＶＣＯＭ信号が表示パネル５００に供給される。
【０１２４】
レギュレータ５６０は、入力電圧４０２から最小階調電圧５６２を生成し、階調電圧生成回路４８０に供給する。
【０１２５】
レギュレータ５７０は、入力電圧４０２から電源電圧５７２を生成し、デジタル回路ブロック４１０に供給する。
【０１２６】
レギュレータ５８０は、１次昇圧回路５１０の出力電圧５１２から電源電圧５８２を生成し、ソースドライバ４６０に供給する。
【０１２７】
レギュレータ５９０は、１次昇圧回路５１０の出力電圧５１２から最大階調電圧５９２を生成し、階調電圧生成回路４８０に供給する。
【０１２８】
図１４に、従来手法による表示ドライバ４００の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の一例を示す。
【０１２９】
時刻Ｔ０においてシミュレーションが開始し、時刻Ｔ０〜Ｔ１において１次昇圧回路５１０〜４次昇圧回路５４０のイネーブル信号１〜４がＬレベルなので、１次昇圧回路５１０〜４次昇圧回路５４０の出力電圧Ｖ１〜Ｖ４の電圧値はそれぞれＶ０、Ｖ０、Ｖ１、Ｖ３に等しい。
【０１３０】
時刻Ｔ１〜Ｔ２において、パラメータ設定に従いイネーブル信号１〜４がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１おいて１次昇圧回路５１０〜４次昇圧回路５４０が昇圧動作を開始する。入力電圧Ｖ０が外部から供給されているので、１次昇圧回路５１０及び２次昇圧回路５２０は時刻Ｔ１〜Ｔ３において昇圧動作をする。すなわち、１次昇圧回路５１０及び２次昇圧回路５２０の昇圧動作期間はともに時刻Ｔ１〜Ｔ３である。３次昇圧回路５３０は時刻Ｔ１から昇圧動作をするが、時刻Ｔ３において１次昇圧回路５１０が昇圧動作を終了するので、その後の時刻Ｔ４まで昇圧動作をする。すなわち、３次昇圧回路５３０の昇圧動作期間は時刻Ｔ１〜Ｔ４である。同様に、４次昇圧回路５４０は時刻Ｔ１から昇圧動作をするが、時刻Ｔ４において３次昇圧回路５３０が昇圧動作を終了するので、その後の時刻Ｔ５まで昇圧動作をする。すなわち、４次昇圧回路５４０の昇圧動作期間は時刻Ｔ１〜Ｔ５である。
【０１３１】
時刻Ｔ５以降において、昇圧された電源電圧によりソースドライバ４６０、ゲートドライバ４７０、階調電圧回路４８０が動作する。そして、ソースドライバ４６０は、デジタル回路ブロック４１０が所定の処理を行って出力する階調データに対応する階調電圧を選択し、表示パネル５００に出力する。
【０１３２】
このように、１次昇圧回路５１０〜４次昇圧回路５４０を同じタイミングで昇圧動作を開始させると時刻Ｔ１〜Ｔ３において１次昇圧回路５１０〜４次昇圧回路５４０が同時に昇圧動作をする。また、時刻Ｔ３〜Ｔ４において３次昇圧回路５３０と４次昇圧回路５４０が同時に昇圧動作をする。従って、時刻Ｔ１〜Ｔ５において（特に時刻Ｔ１〜Ｔ３において）同時に動作する素子の数が大幅に増加するため回路シミュレーションの速度が著しく低下する。
【０１３３】
ここで、昇圧回路の昇圧動作の検証は、電源回路の回路シミュレーションで行うことができる。従って、全体回路のシミュレーションによる全体検証では、デジタル回路ブロックが供給する階調データに基づいて、ソースドライバ４６０が適切な信号を出力することを確認するのが主な目的になる。しかし、昇圧回路の昇圧動作が重複することによりシミュレーション速度が著しく劣化すると全体検証の工数が著しく増大し、十分な検証を行わないまま試作品の製造段階に移行してしまうことになる。その結果、試作品の評価においてはじめて不具合が発見される場合もあり、開発コストが増大する原因となっていた。
【０１３４】
図１５に、本実施の形態の集積回路装置のシミュレーション方法による表示ドライバ４００の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の一例を示す。図１５は、４つの昇圧回路（１次昇圧回路５１０〜４次昇圧回路５４０）の昇圧動作期間が重複しないように、各昇圧回路の昇圧動作の開始タイミングが時刻Ｔ１、Ｔ４、Ｔ７、Ｔ１０になるようにパラメータを設定するコマンドが記述されたコマンドファイル３５２（テスト入力情報）を入力した場合の例である。
【０１３５】
時刻Ｔ０においてシミュレーションが開始すると、１次昇圧回路５１０〜４次昇圧回路５４０がそれぞれ時刻Ｔ１、Ｔ４、Ｔ７、Ｔ１０から昇圧動作を開始するように指示するパラメータが設定される。
【０１３６】
時刻Ｔ０〜Ｔ１において、１次昇圧回路５１０〜４次昇圧回路５４０のイネーブル信号１〜４がＬレベルなので、１次昇圧回路５１０〜４次昇圧回路５４０の出力電圧Ｖ１〜Ｖ４の電圧値はそれぞれＶ０、Ｖ０、Ｖ１、Ｖ３に等しい。
【０１３７】
時刻Ｔ１〜Ｔ２において、パラメータ設定に従いイネーブル信号１がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１おいて１次昇圧回路５１０が昇圧動作を開始する。そして、１次昇圧回路５１０は時刻Ｔ１〜Ｔ３において昇圧動作をする。すなわち、１次昇圧回路５１０の昇圧動作期間は時刻Ｔ１〜Ｔ３である。
【０１３８】
時刻Ｔ４〜Ｔ５において、パラメータ設定に従いイネーブル信号２がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ４おいて２次昇圧回路５２０が昇圧動作を開始する。そして、２次昇圧回路５２０は時刻Ｔ４〜Ｔ６において昇圧動作をする。すなわち、２次昇圧回路５２０の昇圧動作期間は時刻Ｔ４〜Ｔ６である。
【０１３９】
時刻Ｔ７〜Ｔ９において、パラメータ設定に従いイネーブル信号３がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ７おいて３次昇圧回路５３０が昇圧動作を開始する。そして、３次昇圧回路５３０は時刻Ｔ７〜Ｔ９において昇圧動作をする。すなわち、３次昇圧回路５３０の昇圧動作期間は時刻Ｔ７〜Ｔ９である。
【０１４０】
時刻Ｔ１０〜Ｔ１２において、パラメータ設定に従いイネーブル信号４がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ４おいて４次昇圧回路５４０が昇圧動作を開始する。そして、４次昇圧回路５４０は時刻Ｔ１０〜Ｔ１２において昇圧動作をする。すなわち、４次昇圧回路５４０の昇圧動作期間は時刻Ｔ１０〜Ｔ１２である。
【０１４１】
このように、本実施の形態の集積回路装置のシミュレーション方法によれば、１次昇圧回路５１０〜４次昇圧回路５４０の昇圧開始タイミングをパラメータ設定することにより、１次昇圧回路５１０〜４次昇圧回路５４０の昇圧動作期間が重複しないようにして回路シミュレーションを実行することができる。従って、１次昇圧回路５１０〜４次昇圧回路５４０の昇圧動作期間において同時に動作する素子の数を少なくすることができるため回路シミュレーションを高速化することができる。
【０１４２】
図１６に、本実施の形態の集積回路装置のシミュレーション方法による表示ドライバ４００の全体回路のデジタル−アナログ混在シミュレーションにおける信号波形の他の一例を示す。図１６は、４次昇圧回路５４０の昇圧動作の開始タイミングが時刻Ｔ１になるようにパラメータを設定し、３つの昇圧回路（１次昇圧回路５１０〜３次昇圧回路５３０）の昇圧動作を禁止するパラメータを設定するコマンドが記述されたコマンドファイル３５２（テスト入力情報）を入力した場合の例である。
【０１４３】
時刻Ｔ０においてシミュレーションが開始すると、開始直後から１次昇圧回路５１０〜３次昇圧回路５３０の出力電圧がそれぞれ昇圧後の電圧値である２Ｖ０、−Ｖ０、−Ｖ１（＝−２Ｖ０）になっている。これは、１次昇圧回路５１０〜３次昇圧回路５３０の出力電圧をそれぞれ２Ｖ０、−Ｖ０、−２Ｖ０に置き換える記述を含む回路シミュレーション用のネットリスト２１４（例えば、電源記述を含むspiceネットリスト）を作成することにより実現できる。
【０１４４】
その後、３次昇圧回路５４０が時刻Ｔ１から昇圧動作を開始するように指示するパラメータと、１次昇圧回路５１０〜３次昇圧回路５４０の昇圧動作を禁止するパラメータが設定される。
【０１４５】
時刻Ｔ１〜Ｔ２において、パラメータ設定に従いイネーブル信号４がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ１おいて４次昇圧回路５４０が昇圧動作を開始する。そして、４次昇圧回路５４０は時刻Ｔ１〜Ｔ３において昇圧動作をする。すなわち、４次昇圧回路５１０の昇圧動作期間は時刻Ｔ１〜Ｔ３である。ここで、３次昇圧回路５３０の出力電圧は理想電源による電圧値（−２Ｖ０）なので、４次昇圧回路５４０の昇圧動作においても動作する素子の数を削減することができる。
【０１４６】
このように、本実施の形態の集積回路装置のシミュレーション方法によれば、例えば、全体回路のシミュレーションにおいて、昇圧動作の確認ができた昇圧回路（例えば、１次昇圧回路５１０〜３次昇圧回路５３０）については、以降のシミュレーションの実行において、その出力電圧を理想電源による電圧に設定することができる。その結果、これらの出力電圧を電源電圧として動作する回路（例えば、４次昇圧回路５４０）のシミュレーション速度を高速化することができる。また、昇圧回路の昇圧動作を禁止するパラメータを設定することにより、さらにシミュレーション速度を高速化することができる。
【０１４７】
４．電子機器
図１７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０、ＬＣＤドライバ（集積回路装置）８７０を含む。
【０１４８】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。ＬＣＤドライバ８７０は、ＬＣＤ８５０を駆動して画像を表示させるためのものであり、例えば、図１２で説明した表示ドライバ４００であってもよい。
【０１４９】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１５０】
ＬＣＤドライバ８７０は、複数の昇圧回路を含んで構成されており、本実施形態の集積回路装置のシミュレーション方法によりシミュレーションされる集積回路装置である。
【０１５１】
図１８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１５２】
図１８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１５３】
図１８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１５４】
本実施の形態の集積回路装置を図１８（Ａ）〜図１８（Ｃ）の電子機器に組み込むことにより、信頼性の高い電子機器を短期間で提供することができる。
【０１５５】
なお、本実施形態を利用できる電子機器としては、図１８（Ａ）〜図１８（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の種々の電子機器を考えることができる
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５６】
例えば、図２のフローチャート（第１の例）の処理の後に図５のフローチャート（第３の例）又は図６のフローチャート（第４の例）の処理を続けるようにしてもよい。こうすることにより、図２のフローチャートに従ってシミュレーションで昇圧動作を確認できた昇圧回路の出力電圧を、図５のフローチャート（第３の例）又は図６のフローチャート（第４の例）に従って、理想電源による電圧に置き換えてシミュレーションを実行することができる。
【０１５７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【０１５８】
【図１】本実施の形態の集積回路装置のシミュレーション方法の対象となる集積回路装置の一例について説明するための図。
【図２】本実施の形態の集積回路装置のシミュレーション方法の第１の例を示すフローチャート。
【図３】本実施の形態の集積回路装置のシミュレーション方法の第２の例を示すフローチャート。
【図４】本実施の形態の集積回路装置のシミュレーション方法による信号波形の一例を示す図。
【図５】本実施の形態の集積回路装置のシミュレーション方法の第３の例を示すフローチャート。
【図６】本実施の形態の集積回路装置のシミュレーション方法の第４の例を示すフローチャート。
【図７】本実施の形態の集積回路装置のシミュレーション方法による信号波形の一例を示す図。
【図８】本実施形態の集積回路装置のシミュレーション方法を適用するための設計環境の一例について説明するための図。
【図９】デジタル−アナログ混在シミュレータのシミュレーション環境の一例を示す図。
【図１０】コマンドファイルの一例を示す図。
【図１１】外部ホスト（ＭＰＵ）モデルの構成例を説明するための図。
【図１２】本実施形態のシミュレーション方法を適用した集積回路装置の一例である表示ドライバの構成例を示す図。
【図１３】電源回路の構成の一例を示す図。
【図１４】従来手法による表示ドライバのシミュレーションの信号波形の一例を示す図。
【図１５】本実施の形態の集積回路装置のシミュレーション方法による表示ドライバのシミュレーションの信号波形の一例を示す図。
【図１６】本実施の形態の集積回路装置のシミュレーション方法による表示ドライバのシミュレーションの信号波形の一例を示す図。
【図１７】集積回路装置を含む電子機器のブロック図の一例。
【図１８】図１８（Ａ）〜図１８（Ｃ）は、種々の電子機器の外観図の例。
【図１９】従来の集積回路装置のシミュレーション方法について説明するための図。
【符号の説明】
【０１５９】
１  集積回路装置、１０  デジタル回路ブロック、１２  昇圧制御回路、１４  パラメータ設定回路、１６−１〜１６−Ｎ  制御信号、１７−１〜１７−Ｎ  制御信号、１８−１〜１８−Ｎ  パラメータ、２０  アナログ回路ブロック、２２−１〜２２−Ｎ  昇圧回路、２４−１〜２４−Ｎ  内部回路、５０  デジタルブロックネットリスト、６０  配置配線＆ＲＣ抽出ツール、７０  デジタルブロックレイアウト情報、８０  デジタルブロックネットリスト、９０  デジタルブロックＲＣ情報、１００  ＴＯＰ回路ネットリスト（Verilog）、１０２  ＴＯＰ回路ネットリスト（spice）、１１０  フロアプランツール、１２０  ＴＯＰ回路レイアウト情報、１３０  ＲＣ抽出ツール、１４０  ＴＯＰ回路ＲＣ情報、１５０  遅延時間計算ツール、１６０  デジタルライブラリ情報、１６２  アナログライブラリ情報、１７０  遅延時間情報、１８０  アナログブロックネットリスト、１９０  パーティショニング情報、２００  デジタル−アナログ混在シミュレータ、２１０  シミュレーション用ネットリスト生成処理部、２１２  論理シミュレーション用ネットリスト、２１４  回路シミュレーション用ネットリスト、２２０  論理シミュレーション実行処理部、２３０  回路シミュレーション実行処理部、２５０  シミュレーション結果情報、３００  シミュレーションモデル情報、３１０  外部ホスト（ＭＰＵ）モデル、３１２  コマンド解析部、３１３  コマンドコード、３１４  出力信号生成部、３１５  パラメータ、３１７  モードコード、３２０  メモリモデル、３３０  内部モジュールモデル、３５０  テスト入力情報（テストベンチ）、３５２  コマンドファイル、３５４  データファイル、３６２  パラレルＩ／Ｆ信号、３６４  シリアルＩ／Ｆ信号、３６６モード選択信号、３７０  ホスト（ＭＰＵ）インターフェース回路、４００  表示ドライバ、４０２  電源入力、４１０  デジタル回路ブロック、４２０  表示メモリ、４２２  メモリセルアレイ、４２４  ローアドレスデコーダ、４２６  カラムアドレスデコーダ、４２８  ライト／リード回路、４３０  内部インターフェース回路ブロック、４３２  ホストインターフェース回路、４３４  ＲＧＢインターフェース回路、４４０  制御回路ブロック、４４２  全体制御回路、４４４  表示タイミング制御回路、４５０  アナログ回路ブロック、４６０  ソースドライバ、４６２−１〜４６２−１７６  ドライバセル、４６４−１〜４６４−１７６  データラッチ回路、４７０  ゲートドライバ、４８０階調電圧生成回路、４９０  電源回路、５００  表示パネル、５１０  １次昇圧回路、５１２  出力電圧、５２０  ２次昇圧回路、５２２  出力電圧、５３０  ３次昇圧回路、５３２  出力電圧、５４０  ４次昇圧回路、５４２  出力電圧、５５０  ＶＣＯＭ発生回路、５５２  出力電圧、５５４  出力電圧、５６０  レギュレータ、５６２  出力電圧、５７０  レギュレータ、５７２  出力電圧、５８０  レギュレータ、５８２  出力電圧、５９０  レギュレータ、５８２  出力電圧、８００  電子機器、８１０  マイクロコンピュータ（集積回路装置）、８２０  入力部、８３０  メモリ、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、８７０  ＬＣＤドライバ（集積回路装置）、９５０  携帯電話、９５��  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカ、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカ、９７０  パーソナルコンピュータ、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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