(57)【特許請求の範囲】
【請求項１】
ダイオード部と、これを包囲するリング状のサイリスタ部とを有し、
前記ダイオード部は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域とを備えて構成され、
前記サイリスタ部は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似六角形状に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成され、
前記ダイオードアノード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち少なくとも１つの角の曲率が、その外側対向に位置する前記ゲート領域の外周縁の角の曲率より小さく形成され、
前記ダイオードカソード領域は、前記ダイオードアノード領域に対して大面積で、同様の擬似六角形状に形成されてなることを特徴とする半導体整流素子。
【請求項２】
前記半導体基板のウエハ板厚は２２０〜２４０（μｍ）の範囲にあり、
前記半導体基板のウエハの抵抗率は３５〜５５（Ω・ｃｍ）の範囲にあり、
前記ダイオードアノード領域の深さは３３〜４８（μｍ）の範囲にあり、当該ダイオードアノード領域の表面濃度は５×１０＾１７〜９×１０＾１７（１／ｃｍ3）の範囲にあり、
前記サイリスタカソード領域の直下に位置するゲート領域の厚さは１７．６〜２８．８（μｍ）の範囲にあり、当該ゲート領域のピーク濃度は１×１０＾１６〜５×１０＾１６（１／ｃｍ3）の範囲にあり、
前記サイリスタカソード領域の深さは２２〜３６（μｍ）の範囲にあり、当該サイリスタカソード領域の表面濃度は５×１０＾１９〜２×１０＾２０（１／ｃｍ3）の範囲にあり、
前記ダイオードアノード領域と前記ダイオードカソード領域とに挟まれた前記半導体基板の厚さは９９〜１５６（μｍ）の範囲にあることを特徴とする請求項１記載の半導体整流素子。
【請求項３】
前記サイリスタカソード領域と前記ダイオードアノード領域の面積比率は４：１であり、
前記サイリスタアノード領域と前記ダイオードカソード領域の面積比率は３：１であることを特徴とする請求項１記載の半導体整流素子。
【請求項４】
前記ゲート領域上に当該ゲート領域の開口部を覆うように当該ゲート領域とほぼ同形状の金属電極が形成され、
前記金属電極の幅は、少なくとも１００μｍ以上の範囲にあり、
前記サイリスタカソード領域の切欠部に隣接して形成されるゲート領域の拡幅部上に形成される金属電極は、５５０〜６５０μｍ角の範囲の領域を有することを特徴とする請求項１記載の半導体整流素子。
【請求項５】
前記ダイオードアノード領域の外周縁は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似六角形状に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成され、
前記サイリスタカソード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち少なくとも１つの角の曲率が、その外側対向に位置する前記ゲート領域の外周縁の角の曲率より小さく形成され、
前記サイリスタカソード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち、前記切欠部の対角位置に位置する第１の角は、前記第１の角の両隣の第２の角の曲率よりさらに小さく形成されることを特徴とする請求項１記載の半導体整流素子。
【請求項６】
ダイオード部と、これを包囲するリング状のサイリスタ部とを有し、
前記ダイオード部は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域とを備えて構成され、
前記サイリスタ部は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似八角形に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成されることを特徴とする半導体整流素子。
【請求項７】
ダイオード部と、これを包囲するリング状のサイリスタ部とを有し、
前記ダイオード部は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域とを備えて構成され、
前記サイリスタ部は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の４つの角部を切り欠く切欠部を設けていてできる十字型を基本とし、この仮想上の基本十字型のすべての角が円弧状に丸められてできる擬似十字型に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似十字型に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成されることを特徴とする半導体整流素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に高い臨界順電流上昇率（ｄｉ／ｄｔ）を有する半導体整流素子に関するものである。
【０００２】
【従来の技術】
従来、車載用のＨＩＤ（High Intensity Discharge）ランプの点灯回路、コンデンサ放電制御、またはバラスト回路においては、短時間に極めて高い臨界順電流上昇率（ｄｉ／ｄｔ）の特性を有し、大きな繰り返しピークオン電流（ＩTRM）、及び折り返しピーク順電流（ＩFRM）の特性を有する半導体素子の開発が切望されている。
【０００３】
例えば、上述のようなＨＩＤランプを点灯させるためには、点灯回路の二次側昇圧トランスに約２万ボルトの高い電圧を発生させる必要がある。このため、一次側のサイリスタにおいては、安定した領域で回路の動作を行うために、臨界順電流上昇率（ｄｉ／ｄｔ）の特性を約７０００Ａ／μＳ以上にする必要があると考えられる。ここで、約７０００Ａ／μＳ以上の臨界順電流上昇率（ｄｉ／ｄｔ）の特性を実現するためには、逆導通サイリスタが有利であることが公知である。
【０００４】
一般に、逆導通サイリスタは、逆阻止型サイリスタとダイオードを逆並列に接合して、１つの半導体基板内に組み込んだものである。その順方向の特性については、一般的に用いられてきた逆阻止型サイリスタの順方向特性と同じ特性を示し、逆方向の特性については、電圧阻止能力がなく、ダイオードの順方向特性を示す。したがって、逆導通サイリスタは、逆阻止型サイリスタよりも大電流化、高耐圧化、または高速スイッチング化が容易であり、さらに、高温時における特性の安定に優れている。
【０００５】
そこで、従来例に基づいて上記逆導通サイリスタの臨界順電流上昇率（ｄｉ／ｄｔ）の特性を向上させる方法を以下に示す。
【０００６】
従来例１としては、より大きな点弧電流（Ｉgt）で逆導通サイリスタをドライブする方法である。例えば、図１７に示すｄｉ／ｄｔ−Ｉg曲線に基づいて、点弧電流（Ｉgt）の２倍の点弧電流（２＊Ｉgt）をゲート電流（Ｉg）として設定する。このようなオーバードライブ運転の回路条件により回路をドライブさせることにより、臨界順電流上昇率（ｄｉ／ｄｔ）の特性は図１７に示すように向上する。
【０００７】
従来例２としては、副サイリスタを備えた増幅ゲート構造を逆導通サイリスタに備える方法である。この方法によれば、まず副サイリスタを点弧させ、その点弧電流（Ｉgt）を以て主サイリスタのより広いカソードの部分の点弧電流（Ｉgt）とするため、実質的により大きな点弧電流（Ｉgt）を得ることができ、結果的に立ち上り時間が早くなり、臨界順電流上昇率（ｄｉ／ｄｔ）の特性を向上させる。
【０００８】
【発明が解決しようとする課題】
しかし、上述の従来技術では以下のような問題があった。
【０００９】
第一に、従来例１の方法においては、ドライブ電流（ゲート電流）を大きくすることにより、臨界順電流上昇率（ｄｉ／ｄｔ）の特性を向上させることができるが、ドライブ電流を大きくすることで、回路の消費電力を増大させ、回路の消費効率を悪化させることである。
【００１０】
しかし、ドライブ電流を小さくして点弧電流まで近づけた場合、図１７に示すように、臨界順電流上昇率（ｄｉ／ｄｔ）の特性は減退し、やがて素子破壊領域に到達する。これは、ドライブ電流を小さくすると、ターンオンした導通領域の周囲に広がる速度が小さくなることに起因する。すなわち、ターンオンした直後の臨界順電流上昇率（ｄｉ／ｄｔ）の方が、ターンオンした導通領域が周囲に広がる速度よりも大きくなるため、カソード領域において全面導通せずに部分点弧した状態になる。この結果、ターンオンしていない局所的なカソード領域において、高い順方向電圧が加わった状態で電流が流れようとするため、局所的な温度上昇（ジュール熱の発生）が起こり、ついには素子破壊に至らしめることによる。
【００１１】
したがって、高い臨界順電流上昇率（ｄｉ／ｄｔ）の特性を実現するためには、ドライブ電流を相対的に点弧電流より十分に大きく設定することが望ましいが、回路の省電力化の観点からより低い点弧電流を有する逆導通サイリスタを得ることにより、それを実現することが望ましい。すなわち、同じドライブ電流により回路をドライブさせる場合、より小さな点弧電流（Ｉgt）を有する逆導通サイリスタの方が、より大きな臨界順電流上昇率（ｄｉ／ｄｔ）の特性の向上を実現する。
【００１２】
第二に、従来例２の方法においては、限られたチップ面積において、副サイリスタを備えるための領域を確実に消費するため、チップの面積利用率の低下に伴い電流容量が減少するという問題がある。これは、比較的小さなサイズのチップに逆導通サイリスタを搭載する場合、より深刻な問題となる。
【００１３】
本発明は、以上の従来技術における問題に鑑みてなされたものであって、高い耐圧特性、及び高感度な点弧特性を有する半導体整流素子を提供することを課題とする。
また、限られたチップ面積を有効に利用して、臨界順電流上昇率（ｄｉ／ｄｔ）の特性を向上させた半導体整流素子を提供することを課題とする。
【００１４】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、例えば、図２に示すように、
ダイオード部２０と、これを包囲するリング状のサイリスタ部１０とを有し、
前記ダイオード部２０は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域（ｐベース層６ｄ）と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域（ｎエミッタ層３）とを備えて構成され、
前記サイリスタ部１０は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域（ｐベース層６ｓ）と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域（ｎエミッタ層７）と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域（ｐエミッタ層４）とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似六角形状に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成され、
前記ダイオードアノード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち少なくとも１つの角の曲率が、その外側対向に位置する前記ゲート領域の外周縁の角の曲率より小さく形成され、
前記ダイオードカソード領域は、前記ダイオードアノード領域に対して大面積で、同様の擬似六角形状に形成されてなることを特徴とする。
【００１５】
請求項１記載の発明によれば、前記サイリスタカソード領域の外周縁は、擬似六角形状に形成され、これを包囲する前記ゲート領域の外周縁は、擬似四角形に形成されるため、前記ゲート領域の１つの円弧状角は拡幅されたランド部６２を備える構成となる。したがって、前記拡幅されたランド部６２上にワイヤをボンディングするためのボンディングパッドを設けることができる。これにより、ゲート電流をサイリスタカソード領域の全対向長に亘って、速やかに伝播させることができる。また、ワイヤをボンディングする工程において、工程負担が軽減され、簡単な工程で低コストに半導体整流素子を作製できる。
また、ゲート領域の円弧状角の曲率は対向する前記サイリスタカソード領域の円弧状角の曲率より大きく形成され、かつ前記ゲート領域の外周縁と前記サイリスタカソード領域の外周縁の離間部分は、直線部６３と比較して、円弧上角部６１における離間部分が大きく形成される。これにより、ゲート電流が最も伝播し難い急峻な角度を有する領域において、短時間にゲート電流を作用させることができ、前記サイリスタカソード領域の円弧状角部における局所的な温度上昇を回避することができる。その結果、臨界順電流上昇率の特性を向上させ、かかる部分での素子破壊を効果的に防止することができる。
さらに、ダイオード部１０と、これを包囲するリング状のサイリスタ部２０とを有し、前記ダイオードカソード領域は、前記ダイオードアノード領域に対して大面積で、同様の擬似六角形状に形成されるので、前記ダイオードカソード領域はダイオードアノード領域の直下の位置に形成される。したがって、ダイオードアノード領域からダイオードカソード領域に流れるダイオードドライブ電流は、垂直方向に流れることができる。その結果、ダイオードの順電圧降下特性を向上させることができる。
【００１６】
請求項２記載の発明は、請求項１記載の半導体整流素子において、
前記半導体基板のウエハ板厚は２２０〜２４０（μｍ）の範囲にあり、
前記半導体基板のウエハの抵抗率は３５〜５５（Ω・ｃｍ）の範囲にあり、
前記ダイオードアノード領域の深さは３３〜４８（μｍ）の範囲にあり、当該ダイオードアノード領域の表面濃度は５×１０＾１７〜９×１０＾１７（１／ｃｍ3）の範囲にあり、
前記サイリスタカソード領域の直下に位置するゲート領域の厚さは１７．６〜２８．８（μｍ）の範囲にあり、当該ゲート領域のピーク濃度は１×１０＾１６〜５×１０＾１６（１／ｃｍ3）の範囲にあり、
前記サイリスタカソード領域の深さは２２〜３６（μｍ）の範囲にあり、当該サイリスタカソード領域の表面濃度は５×１０＾１９〜２×１０＾２０（１／ｃｍ3）の範囲にあり、
前記ダイオードアノード領域と前記ダイオードカソード領域とに挟まれた前記半導体基板の厚さは９９〜１５６（μｍ）の範囲にあることを特徴とする。
【００１７】
請求項２記載の発明によれば、前記サイリスタカソード領域直下のゲート領域の高い層抵抗をもって高感度な点弧特性を実現する一方で、ゲート領域表面のコンタクト開口部でのオーミックコンタクト性を向上させ、ゲート電流が前記サイリスタカソード領域の全対向長に亘って、より速やかに伝播する効果が期待できる。その結果、特別な構造や製造のプロセスを追加することなく、高い臨界順電流上昇率の特性を実現でき、かつ高耐圧なデバイス特性を実現することができる。
【００１８】
請求項３記載の発明は、請求項１記載の半導体整流素子において、
前記サイリスタカソード領域と前記ダイオードアノード領域の面積比率は４：１であり、
前記サイリスタアノード領域と前記ダイオードカソード領域の面積比率は３：１であることを特徴とする。
【００１９】
請求項３記載の発明によれば、特別な製造方法のプロセスを必要とせずにサイリスタ部１０、及びダイオード部２０の順電圧降下特性を向上させることができる。
【００２０】
請求項４記載の発明は、請求項１記載の半導体整流素子において、
前記ゲート領域上に当該ゲート領域の開口部を覆うように当該ゲート領域とほぼ同形状の金属電極が形成され、
前記金属電極の幅は、少なくとも１００μｍ以上の範囲にあり、
前記サイリスタカソード領域の切欠部に隣接して形成されるゲート領域の拡幅部上に形成される金属電極は、５５０〜６５０μｍ角の範囲の領域を有することを特徴とする。
【００２１】
請求項４記載の発明によれば、金属電極をゲート電流がサイリスタカソード領域の全対向長に亘ってより速やかに伝達できる程に十分な太さをもって形成することにより、部分点弧による局所的な領域の温度上昇を防いで、素子破壊を防止することができる。また、前記ゲート領域の拡幅部上に形成される金属電極の領域を十分に確保することにより、信頼性の高い半導体整流素子を簡易な工程で低コストに作製することができる。
【００２２】
請求項５記載の発明は、請求項１記載の半導体整流素子において、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似六角形状に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成され、
前記サイリスタカソード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち少なくとも１つの角の曲率が、その外側対向に位置する前記ゲート領域の外周縁の角の曲率より小さく形成され、
前記サイリスタカソード領域の外周縁の６つの角のうち、前記切欠部を形成する３つの角を除く３つの角のうち、前記切欠部の対角位置に位置する第１の角は、前記第１の角の両隣の第２の角の曲率よりさらに小さく形成されることを特徴とする。
【００２３】
請求項５記載の発明によれば、前記ゲート領域において、ゲート端子が設けられる拡幅した領域から最も遠い位置に形成される角の内周縁の曲率を特に小さくすることができる。これにより、最も素子破壊の起こりやすいサイリスタカソード領域の角部に速やかにゲート電流を伝播させることができ、部分点弧による局所的な温度上昇を防いで、効率的に素子破壊を防止することができる。また、かかる部分でのゲート電極を太く確保できるので、ゲート電流をより確実に伝播することができ、臨界順電流上昇率の特性を向上させることができる。
【００２４】
請求項６記載の発明の半導体整流素子は、
ダイオード部と、これを包囲するリング状のサイリスタ部とを有し、
前記ダイオード部は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域とを備えて構成され、
前記サイリスタ部は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似八角形に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成されることを特徴とする。
【００２５】
請求項６記載の発明によれば、ゲート信号線の伝達線長を短くできるので、点弧特性に優れた半導体整流素子が得られる。その結果、半導体整流素子の順電圧電流上昇率の特性をさらに向上させることができる。
【００２６】
請求項７記載の発明の半導体整流素子は、
ダイオード部と、これを包囲するリング状のサイリスタ部とを有し、
前記ダイオード部は、
半導体基板の第１の表面側に形成される第１導電型のダイオードアノード領域と、
前記半導体基板の第２の表面側に形成される第２導電型のダイオードカソード領域とを備えて構成され、
前記サイリスタ部は、
前記第１の表面側にリング状に形成される第１導電型のゲート領域と、
前記ゲート領域の内周部に重畳してリング状に形成される第２導電型のサイリスタカソード領域と、
前記第２の表面側にリング状に形成される第１導電型のサイリスタアノード領域とを備えて構成される半導体整流素子であって、
前記ダイオードアノード領域の外周縁は、仮想上の四角形の４つの角部を切り欠く切欠部を設けていてできる十字型を基本とし、この仮想上の基本十字型のすべての角が円弧状に丸められてできる擬似十字型に形成され、
これを包囲するサイリスタカソード領域の外周縁は、前記ダイオードアノード領域の外周縁に沿って同様の擬似十字型に形成され、
これを包囲するゲート領域の外周縁は、前記仮想上の四角形を同位置で拡大してできる四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成されることを特徴とする。
【００２７】
請求項７記載の発明によれば、ゲート信号線の伝達線長をより短くできるので、さらに点弧特性に優れた半導体整流素子を得ることができる。その結果、半導体整流素子の臨界順電流上昇率の特性を向上させることができる。また、ゲート端子が設けられる拡幅領域を４箇所備えることにより、個々の拡幅領域の面積を小さく形成することができる。また、ゲート信号線を４本有することができるため、各ゲート信号線のワイヤ径を細くすることができる。
【００２８】
【発明の実施の形態】
以下に本発明の一実施の形態につき図を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００２９】
まず、本発明における実施の形態の逆導通サイリスタにつき図１から図１２を参照して説明する。図１は本発明における実施の形態の逆導通サイリスタ１の上面図を示し、図２はそのＡ−Ａ’線における断面図を示す。また、図３は、金属電極、及び絶縁膜を省略し、内部の構成を描いた平面透視図である。なお、図３は、第１の表面におけるパターンを実線で示し、第２の表面におけるパターンを破線で示す。
【００３０】
図１、図２に示すように、本実施形態の逆導通サイリスタ１は、半導体基板２内に形成されるサイリスタ部１０、及びダイオード部２０からなる。半導体基板２（ｎベース層）の第１の表面には、ｐベース層（ＰB）６が形成され、このｐベース層（ＰB）６の内周部に重畳してｎエミッタ層（Ｎ+E）７が形成されている。また、ｐベース層（ＰB）６の外側にはＰ型半導体により形成されるガードリング８が設けられており、ガードリング８の外側にはｎ+層が形成されている。なお、ｐベース層６ののうちサイリスタ部１０に属する部分をｐベース層６ｓとし、ｐベース層６のうちダイオード部２０に属する部分をｐベース層６ｄとする。
【００３１】
さらに、半導体基板２（ｎベース層）の第２の表面には、ダイオード部２０のｎエミッタ層（Ｎ+）３が形成され、ｎエミッタ層３の外側にはサイリスタ部１０のｐエミッタ層（ＰE）４が形成されている。そして、ｐエミッタ層４の外側にはＮ+層９が形成されている。
【００３２】
すなわち、サイリスタ部１０は、ｎエミッタ層７からなるサイリスタカソード領域と、ｐベース層６ｓからなるゲート領域と、ｐエミッタ層４からなるサイリスタアノード領域とから構成される。一方、ダイオード部２０は、ｐベース層６ｄからなるダイオードアノード領域と、ｎエミッタ層３からなるダイオードカソード領域とから構成される。
【００３３】
ところで、第１の表面上には、シリコン酸化膜からなる絶縁膜１３が設けられ、ｐベース層６ｄ、ｎエミッタ層７、ｐベース層６ｓ、ガードリング８、及びＮ+層９は、それらの上部に形成される金属電極とのコンタクト部分のみ絶縁膜１３から露出している。すなわち、ｎエミッタ層７の内側に露出するｐベース層６ｄ、及びｎエミッタ層７が露出する領域には、これらの領域の全面を覆うように金属電極１０が設けられており、この金属電極１０は、サイリスタカソード電極、及びダイオードアノード電極として作用する。また、ｎエミッタ層７の外側に露出するｐベース層６ｄが露出する領域には、このｐベース層６ｓを覆うように金属電極１１が設けられており、金属電極１１はゲート電極として作用する。
【００３４】
また、第２の表面上には、ｎエミッタ層３、ｐエミッタ層４、Ｎ+層９の全面を覆うように金属電極５が形成され、この金属電極５は、サイリスタアノード電極、及びダイオードカソード電極として作用する。
【００３５】
次に、図３を参照して逆導通サイリスタ１の構造を詳細に説明する。図３に示すように、第１の表面の略中央部に形成されるｐベース層６ｄの平面形状は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。すなわち、ｐベース層６ｄが有する円弧状に丸められた６つの角のうち５つの角は、ｐベース層６ｄの中心から外側にむかって凸となる曲率を有する。そして、ｐベース層６ｄの有する円弧状に丸められた残りの１つの角は、ｐベース層６ｄの中心に向かって内側に凸となる曲率を有する。すなわち、前記円弧状の５つの角の曲率を正とすると、円弧状の残りの１つの角は負の曲率を有する。
【００３６】
ｎエミッタ層７は、ｐベース層６ｄを包囲するように連続して形成され、その結果リング状の形状を有する。ｎエミッタ層７の外周縁は、ｐベース層６ｄの外周縁に沿うように、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。
【００３７】
ｐベース層６ｓの外周縁は、ｎエミッタ層７を包囲するように連続して形成され、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。このようにｐベース層６ｓは、切欠形状を有さないので、ｐベース層６ｓにはｎエミッタ層７の負の曲率を有する１つの角の隣接部（図３上の右上の角）に拡幅されたランド部６２を形成する。このランド部６２上には、ゲート端子（Ｇ）にワイヤをボンディングするためのボンディングパッドが形成される。なお、図３において、ｐベース層６ｓの各領域を仮想線で区切り、それぞれ角部６１、ランド部６２、直線部６３とする。
【００３８】
また、ｐベース層６ｓの最表面において、ランド部６２に隣接する３つの角を除く３つの角部６１（図３上の右下、左上、左下の角）の外周縁の曲率は対向する内周縁の曲率に比較して大きくなるように形成されている。その結果、これらの３つの角部６１におけるｐベース６ｓの最表面の幅はリング状の直線部６３における幅より大きくなっている。
【００３９】
さらに、このｐベース層６ｓの外側には、ｐベース層６ｓと所定の間隔を保持して、ｐベース層６ｓを包囲するようにリング状のガードリング８が形成されている。このガードリング８の内外周は、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。ガードリング８は、逆方向電圧に対する耐圧特性が中心部より低下する現象を防ぐために形成されている。
【００４０】
また、図１に示すように、ｐベース層６ｄ、及びｎエミッタ層７上に金属電極１０が敷設される。その結果、金属電極１０は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。この金属電極１０は、共通のコンタクトホールによりｐベース層６ｄ、及びｎエミッタ層７上に形成されている。
【００４１】
上記のように構成することにより、ｐベース層６ｄ、及びｎエミッタ層７に別々の開口部を設けて金属電極を形成する場合と比較して、チップ面積の損失を押さえて面積効率を向上させることができる。また、作業工程を容易にして、コストを軽減することができる。
【００４２】
次に、図１に示すように、ｐベース層６ｓの表面上には金属電極１１が敷設される。その結果、金属電極１１はリング状に形成され、その内周縁は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。また、金属電極１１の外周縁は、４つの角を円弧状に丸められた略四角形に形成される。すなわち、ｐベース層６ｓの開口部と略同形状に金属電極１１が形成される。
【００４３】
このｐベース層６ｓの上部に設けられる金属電極１１は、ランド部６２を覆う角を除く３つの角部６１において外周縁の曲率がその内周縁の曲率に比較して大きくなるように形成される。すなわち、３つの角部６１上に設けられる金属電極１１の外周縁と内周縁との幅は、リング状の直線部６３上に設けられる金属電極１１の外周縁と内周縁との幅と比較してやや幅広となる構成となっている。
【００４４】
上記のように構成することにより、ｐベース層６ｓ上に形成される金属電極１１の外周縁とｎエミッタ層７の離間部分が大きくなるため、角部６１において金属電極１１を太く形成することができ、ｎエミッタ層７の急峻な角部にゲート電流が到達する時間を早めることができる。その結果、ｎエミッタ層７の角部の最も曲率が大きくなる領域において、部分点弧を防いで局所的な温度上昇を回避することができ、かかる部分でのｄｉ／ｄｔ破壊を効果的に防止することができる。また、金属電極１１は、ｐベース層６ｓの開口部と略同形状によって形成されるため、金属電極１１をｎエミッタ層７に近接させて形成することができる。その結果、ゲート電流を速やかにｎエミッタ層７に伝播させることができ、ｄｉ／ｄｔ特性を向上させることができる。
【００４５】
なお、ｐベース層６ｄのランド部６２を除く残りの３つの角部６１のうち少なくとも１つの角部６１、及びこの角部６１上に設けられる金属電極１１の外周縁の曲率がその内周縁の曲率に比較して大きくなるように形成されていればよく、例えば、最もｄｉ／ｄｔ破壊が起こりやすいゲート端子（Ｇ）の対角位置にある１つの角部６１、及びこの角部６１上に設けられる金属電極１１が上述した構成であればよい。
【００４６】
また、金属電極１１は、ゲート端子Ｇの信号線が引き出しやすいように、その幅を直線部６３において１００μｍ以上とし、厚みを８μｍ程度とする。さらに、ランド部６２の上部の領域は、ゲート端子Ｇを引き出すために比較的広い面積に金属電極１１が形成され、具体的には、５５０〜６５０μｍ角程度の領域により形成されている。
【００４７】
上記のように構成することにより、ゲート電流（Ｉg）が金属電極１１からｐベース層６の全対向長に亘ってより速やかに伝達できるので、局所的な領域の電流密度の上昇をなくしてｄｉ／ｄｔ破壊を防止することができる。
【００４８】
一方、図３に示すように、逆導通サイリスタ１の第２の表面には、中心からｎエミッタ層３、ｐエミッタ層４、及びｎ+層９が互いに隣接して略四角形に形成される半導体基板２の表面に露出している。ここで、第２の表面の略中央部に形成されるｎエミッタ層３は、第１の表面に露出するｐベース層６ｄより大面積で、ほぼ同形状に形成される。すなわち、ｎエミッタ層３は、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状として形成される。また、ｎエミッタ層３は、第１の表面に露出するｐベース層６ｄの直下に形成される。
【００４９】
ｐエミッタ層４は、ｎエミッタ層３を包囲するように連続して形成され、その結果リング形状を有する。ｐエミッタ層４の外周縁は、第１の表面に露出するガードリング８の外周縁と略同形状であって、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成されている。また、ｐエミッタ層４の外周縁はガードリング８の外周縁より若干大きい形状により形成され、第１の表面に露出するｐベース層６、ｎエミッタ層７、及びガードリング８の直下に形成される。
【００５０】
さらに、ｎエミッタ層７（サイリスタカソード領域）の面積と、ｐベース層６ｄ（ダイオードアノード領域）の面積の面積比は４：１として形成される。一方、ｐエミッタ層４（サイリスタアノード領域）の面積と、ｎエミッタ層３（ダイオードカソード領域）の面積の面積比は３：１として形成される。
【００５１】
ここで、第１の表面におけるサイリスタカソード領域、及びダイオードアノード領域の面積比は、図４に示す順電圧降下特性との対応関係から導き出される。図４は、第１の表面におけるサイリスタ部１０、及びダイオード部２０の占有面積比と順電圧降下との対応関係を示したグラフであり、横軸にサイリスタ部１０の面積占有率（％）、縦軸に順電圧降下の値（Ｖ）を示した。図４のグラフにおいて、◆印はサイリスタ部１０の順電圧降下特性を示すグラフであり、■印はダイオード部２０の順電圧降下特性を示すグラフである。また、本実施形態の逆導通サイリスタ１における第１の表面のサイリスタカソード領域（ＳSCR）とダイオードアノード領域（ＳD）との合計面積は、ＳSCR＋ＳD＝７．８３７ｍｍ2である。さらに、サイリスタ部１０の電流密度（ＪSCR）はＪSCR＝３２０Ａ／ｃｍ2であり、ダイオード部２０の電流密度（ＪD）はＪD＝１６０Ａ／ｃｍ2である。
【００５２】
図４に示すように、サイリスタ部１０の順電圧降下特性は、サイリスタ部１０の面積占有率が増大するとともに下降する。一方、ダイオード部２０の順電圧降下特性は、サイリスタ部１０の面積占有率が減少する、すなわち、ダイオード部２０の面積占有率が増大するとともに下降する。したがって、２つの順電圧降下特性曲線が互いに交わる点におけるサイリスタ部１０の面積占有率（７１％）が最適値と考えられる。ここで、本実施形態の逆導通サイリスタ１の電流密度の設計基準は、ＪSCR＝３２０Ａ／ｃｍ2、ＪD＝１６０Ａ／ｃｍ2であるため、サイリスタ部１０の面積占有率は、６０％≦ＳSCR≦８０％が推奨範囲であると考えられる。
【００５３】
したがって、本発明の目的が高いｄｉ／ｄｔ特性を得ることにあることを考慮して、第１の表面におけるサイリスタ部１０の面積占有率は８０％に選択される。すなわち、サイリスタカソード領域とダイオードアノード領域の面積比を４：１とする。また、逆導通サイリスタ１の第２の表面におけるサイリスタアノード領域とダイオードカソード領域の面積比も同様の方法により、サイリスタ部１０の面積占有率は６６％が選択され、サイリスタアノード領域とダイオードカソード領域の面積比を３：１とする。
【００５４】
上記のように構成することにより、ダイオードカソード領域がダイオードアノード領域の直下の位置に形成されることから、ダイオードアノード領域からダイオードカソード領域に流れるダイオードドライブ電流（ＩD）は、垂直方向に流れることができる。すなわち、ダイオードドライブ電流（ＩD）は、ｎベース層２の縦方向抵抗を受けるのみで、横方向抵抗を無視できるので、ダイオードの順電圧降下特性を向上させることができる。さらに、逆導通サイリスタ１の第１の表面、及び第２の表面に露出するサイリスタ部１０、及びダイオード部２０の面積比を上記に示した値に設定することにより、サイリスタ部１０、及びダイオード部２０の順電圧降下特性を向上させることができる。
【００５５】
次に、本発明の課題であるより大きなｄｉ／ｄｔ特性を得ることを目的として、ｐベース層（ＰB）６、及びｎエミッタ層（Ｎ+E）７に注入される不純物濃度の濃度分布プロファイルの検討を行った。ここで、本実施形態におけるｄｉ／ｄｔ特性の目標値を、ｄｉ／ｄｔ特性≧７０００Ａ／μｓと設定し、このｄｉ／ｄｔ特性の目標値を達成するためにゲートトリガ電流（Ｉgt）の目標値をＩgt≦８ｍＡと設定した。なお、本発明における逆導通サイリスタ１は、ＶDRM≧１０００Ｖの耐圧を有することが前提となっている。
【００５６】
ところで、ゲートトリガ電流（Ｉgt）の感度を向上させるためには、第１の表面にあるｎｐｎトランジスタの電流増幅率（αnpn）の改善が不可欠である。この理由を以下に説明する。
まず下記に示す式は、サイリスタの点弧条件を示すものである。
【数１】
αnpn+αpnp≧１      （１）
上述の数式（１）は、第１の表面にあるｎｐｎトランジスタの電流増幅率（αnpn）と、第２の表面にあるｐｎｐトランジスタの電流増幅率（αpnp）との和が１を超えることによりサイリスタが点弧されることを示している。すなわち、サイリスタのアノード−カソード間に正のバイアスを加え、ゲート端子（Ｇ）−カソード端子（Ｋ）間を正のバイアスにした上で、ゲートトリガ電流（Ｉgt）を徐々に上げていくと、上述の数式（１）が満たされて、サイリスタが点弧する。しかしながら、逆導通サイリスタの場合、第２の表面のｐｎｐトランジスタはｐエミッタ層４−ｎベース層２間が短絡ショートとされているためαpnp≒０となり、上述の数式（１）を満たすためには、αnpn≧１となる必要がある。したがって、Ｉgtとαnpnは高い相関関係にあることがわかる。すなわち、αnpnの値を大きくすることが実現すれば、より小さなＩgtを得ることが可能となり、最終的により大きなｄｉ／ｄｔ特性を得ることに至る。
【００５７】
ここで、電流増幅率（αnpn）を大きくするためには、周知のようにｎエミッタ層７/Ｐベース層６間の濃度比を高くする、ｐベース層６の濃度を低くする、あるいはＰベース層６の幅を狭くすることが効果的である。そこで、本発明者は、上述のことを踏まえ、前記構成を備える逆導通サイリスタ１（試料１〜試料４）を生成し、不純物濃度の濃度分布プロファイルの検討を行った。
【００５８】
図５は、試料１から試料４の各種設計値を示す表である。試料１〜試料４は、上述した構造を備え、ウエハの板厚（Ｎ-B層幅）、ウエハの低効率（ρ）、及び濃度分布プロファイルとして、ｐベース層６の拡散層深さ（ＸｊＰB）、ｐベース層６の表面濃度（ＣｓＰB）、ｎエミッタ層７の拡散層深さ（ＸｊＮ+）、ｎエミッタ層７の表面濃度（ＣｓＮ+）、ｐベース層６の実行ベース幅（ＰB層幅）、ｐベース層６のピーク濃度（ＰB層ピーク濃度）、及びｎベース層２の空乏領域（Ｎ-B層幅）の条件をそれぞれの設計値に従って生成した。
【００５９】
具体的には、濃度分布プロファイルは、２つの条件（新条件、旧条件と呼ぶ）に基づいて設計された。すなわち、試料１と試料３は新条件に基づいて生成され、試料２と試料４は旧条件に基づいて生成された。また、試料２のウエハ板厚は、他の３つの試料より２０μｍ薄く設定され、試料４のウエハ抵抗値は、他の３つの試料と比較して１０Ωｃｍ小さく設定されている。
【００６０】
以下、図６〜図７を参照して試料１、及び試料４につき不純物濃度分布を詳細に説明する。
図６は、濃度分布プロファイルを行った構造の位置を示す図である。図７は、試料１、及び試料４のＮ+E/ＰB層構造（図６のＰ−Ｐ’線に沿う構造）における不純物濃度分布を示す図である。図８は、試料１、及び試料４のＰB層構造（図６のＱ−Ｑ’線に沿う構造）における不純物濃度分布を示す図である。図７、図８において、試料１を□印で示し、試料４を◆印で示した。さらに、図９は、試料１、及び試料４の濃度分布プロファイルの数値データを示す表である。
【００６１】
まず、図７、８に示すように、試料１は試料４と比較してｐベース層６（ＰB）の幅が約２μｍ狭まり、ｐベース層６のピーク濃度が２．５×１０＾１６（１/ｃｍ3）から１．７×１０＾（１/ｃｍ3）に下がり、ｐベース層６の全域に渡って濃度が低下していることが示されている。また、ｎエミッタ層７（Ｎ+E）の表面濃度についてはドライブイン時間が短縮された結果、３．９×１０＾１９（１/ｃｍ3）から７．９×１０＾１９（１/ｃｍ3）となり、やや高濃度の表面濃度が達成されていることが示されている。これにより、αnpnが向上していることが示唆される。
【００６２】
さらに、図８、９に示すように、試料１は試料４と比較してｐベース層６の表面濃度は、６．００×１０＾１７（１／ｃｍ3）から９．００×１０＾１７（１／ｃｍ3）となり、表面濃度が上昇していることが示されている。これにより、ｐベース層６の開口部におけるオーミックコンタクト性が向上していることが示唆される。
【００６３】
次に、試料１（新条件）、及び試料４（旧条件）の濃度分布プロファイルにおけるαnpnの計算結果を示す。ここで、αnpnは、下記式（２）により求められる[バイポーラトランジスタの動作理論  倉田衛  １９８０，近代化学社]。
【数２】
α＝ｈFB＝ＩC／ＩE＝γ＊αT      （２）
ここで、上記式（２）において、γはエミッタ効率であり、（ベース中の拡散電流）／（エミッタ全電流）の比により示される。また、αTは輸送効率であり、（コレクタに到達する電子電流）／（ベース中に注入される電子電流）の比により示される。上記式（２）に基づいて、求められる試料１、及び試料４のαnpnの計算値データを図１０に示す。なお、詳細な計算については省略する。
【００６４】
図１０に示すように、試料１は、αnpn＝０．８３９００であり、試料４は、αnpn＝０．７３７６９であり、その比は１．１３７１３４である。したがって、明らかに試料４と比較して試料１のαnpnの値が向上していることが示されている。これにより、ｎエミッタ層６直下のｐベース層６の高い層抵抗をもって高感度な点弧特性を実現する一方で、リングゲート領域表面のコンタクト開口部でのオーミックコンタクト性を向上させ、ゲート電流（Ｉg）がｎエミッタ層７の全対向長に亘って、より速やかに伝播する効果が期待できる。
【００６５】
次いで、試料１〜試料４の電気的特性を検証した結果を図９に示す。図９に示すように、試料１のｄｉ／ｄｔ特性は、約７０００（Ａ／μｓ）となり、Ｉgtは、４．７３〜５．８６（ｍＡ）となった。すなわち、４つの試料の中では試料１が最も良好な電気的特性を持つことが示された。これは、当初の目標値であるｄｉ／ｄｔ特性≧７０００（Ａ/μｓ）、Ｉgt≦８（ｍＡ）を十分に満たすものである。また、試料１のサイリスタ特性、及びダイオード特性は、ＶTM（サイリスタ順電圧降下）＝１．１１９〜１．１２９（Ｖ）、ＶF（ダイオード順電圧降下）＝１．１５〜１．２３（Ｖ）となり、他の３つの試料と比較して遜色なくサイリスタ特性、及びダイオード特性が得られていることが示された。
【００６６】
以上のように、本実施の形態の逆導通サイリスタ１は、副サイリスタ構造を有さずに、チップ面積を有効に利用してＩgt感度の向上を実現している。また、高いｄｉ／ｄｔ特性が求められるデバイスにおいては、デバイスに厳しいドライブ条件が課されることがほとんどないため、エミッタショート構造を有する必要がなく、これによりＩgt感度の向上を実現している。したがって、本実施の形態の逆導通サイリスタ１は、特別な製造プロセスを必要とせず、低価格かつ安定した品質にて提供される。あるいは、逆導通サイリスタ１は面積効率にすぐれるため小さいチップサイズを実現でき、例えば、汎用性の高いＴＯ−２２０型ＰＫＧに搭載可能なデバイスとして利用することができる。
【００６７】
【実施例】
以下に、本発明の一具体例として、逆導通サイリスタ１の製造方法について述べる。
【００６８】
まず、図１２(ａ)に示すようにＮ-層３０の両面に温度１０５０℃、Ｏ2雰囲気下で２７０分熱処理を行い、約１．０μｍの酸化膜（ＳｉＯ2）３１、３２を形成する。次いで、図１２（ｂ）に示すように、酸化膜３１上にフォトレジスト膜（図示略）を形成し、第１の表面のＰB層３３、及びＧＲ（ガードリング）３４形成位置に開口を形成するように露光及び現像する。そして、フォトレジスト膜で覆われていないＰB層３３、及びＧＲ３４形成部分の酸化膜３１をエッチングにより除去し、フォトレジスト膜を洗浄除去し、ＰB層３３、及びＧＲ３４形成位置を後述するボロン拡散口を開口する。
【００６９】
同様に、酸化膜３２上には第２の表面のＰE層３５形成位置に開口を形成するように露光および現像する。そして、フォトレジスト膜で覆われていないＰE層３５形成部分の酸化膜３２をエッチングにより除去し、フォトレジスト膜を洗浄除去し、ＰE層３５形成位置を後述するボロンイオン注入口を開口する。
【００７０】
次いで、図１２（ｃ）に示すように、第１の表面、及び第２の表面の開口部からボロンを拡散して、９８０℃で約５０分間プレデポジションを行う。さらに、１２５０℃で約１６８０分間ドライブインを行い、ＰB層３３、ＧＲ３４、ＰE層３５を形成する。なお、１６８０分間のドライブイン工程は、後述するＮ+E層３５、及びＮ+層３６形成時のリンブロック膜として、前記ＰB層３３、ＧＲ３４、ＰE層３５の表面に酸化膜３１’を形成するための熱処理工程を含んでいる。したがって、図１２（ｃ）に示すように第１の表面、及び第２の表面に沿って新たに酸化膜３１’が形成される。
【００７１】
次いで、図１２（ｄ）に示すように、第１の表面、及び第２の表面のＮ+E層３６、及びＮ+層３７を設ける位置に選択的にパターニング（フォトリソグラフィ工程＋エッチング工程）を行い、開口部を形成する。そして、前記第１の表面、及び第２の表面の開口部からリンを拡散して、１２００℃で約７０分間プレデポジションを行う。さらに、１２００℃で約１３００分間ドライブイン工程を行うことにより、第１の表面にＮ+E層３６を形成し、第２の表面にＮ+層３７を形成する。
【００７２】
次いで、図１２（ｅ）に示すように、第１の表面、及び第２の表面に、ＰＳＧプレデポジションを行い、約１μｍのＰＳＧ膜を堆積させる。次いで、１０００℃で約３０分間熱処理を行いＰＳＧ膜３８、３９を形成する。次いで、図１２（ｆ）に示すように、第１の表面のＰＳＧ膜３８、及び酸化膜３１にコンタクト開口部を形成するため選択的にパターニングを行う。そして、コンタクト開口部及び酸化膜３１上にアルミニウム蒸着を行い、厚さ８μｍのアルミニウム膜４０を形成する。
【００７３】
次いで、図１２（ｇ）に示すように、第１の表面のアルミニウム膜４０を選択的にパターニングして、酸化膜３１、及びアルミニウム膜４０上のアノード電極(Ａ)、及びゲート電極（Ｇ）を設ける領域を残して、保護膜としてＰＳＧ膜４１を形成する。そして、第１の表面に露出するアルミニウム膜４０に、アノード電極(Ａ)、及びゲート電極（Ｇ）を形成する。次いで、第２の表面の酸化膜３１をエッチング工程により除去して、金属蒸着を行い、カソード電極（Ｋ）を形成する。
【００７４】
以上により、本発明特有のｄｉ／ｄｔ特性に優れた逆導通サイリスタ１を得る。したがって、これら一連のデバイス製造工程は従来の技術の工程とほぼ同様のものであり、本発明の逆導通サイリスタ１を製造的に安定で、かつ複雑なプロセスの追加を不要とする方法により得ることができる。あるいは、従来の逆阻止型サイリスタの製造方法と比較して、第１の表面、及び第２の表面をつなぐＰ+層分離拡散工程を伴わないため、工程がより単純化されている。
【００７５】
以上本発明の実施の形態における逆導通サイリスタ１について説明したが、本発明はこれに限られるものではなく、構造における具体的な形状や厚さ、あるいは製造方法の各種条件等はデバイス特性の要求内容により適宜変更可能である。
例えば、逆導通サイリスタ１のｐベース層６ｓ、ｎエミッタ層７、ｐベース層６ｄは、図１３〜図１６に示す構成であってもよい。以下、図１３〜図１６を参照して、他の実施例について説明する。
【００７６】
[他の実施例]
図１３〜図１６は、本発明における他の実施の形態の逆導通サイリスタ２〜５に特徴的な構成を概略的に示す平面図である。なお、上記実施の形態におけるものと同様の構成によってなる部分については、図示及び構成説明を省略し、同一部分には同一符号を付して説明する。
【００７７】
図１３は、逆導通サイリスタ２を構成する一部であるｐベース層６ｄ、ｎエミッタ層７、及びｐベース層６ｓの第１の表面における構成を概略的に示す平面図である。図１３に示すように、略中央部に形成されるｐベース層６ｄは、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。
【００７８】
ｎエミッタ層７は、ｐベース層６ｄを包囲するように連続して形成され、その結果リング状の形状を有する。ｎエミッタ層７の外周縁は、ｐベース層６ｄの外周縁に沿うように、仮想上の四角形の１つの角部を切り欠く切欠部を設けていてできる六角形を基本とし、この仮想上の基本六角形のすべての角が円弧状に丸められてできる擬似六角形状に形成される。
【００７９】
また、前記切欠部を形成するｎエミッタ層７の３つの角を除く３つの角は、外周縁の曲率が内周縁の曲率と比較して大きくなるように形成されている。また、切欠部を有する角の対角位置にある角については、切欠部を形成する３つの角に隣接する２つの角と比較して内周縁の曲率が小さくなるように形成されている。
【００８０】
ｐベース層６ｓは、ｎエミッタ層７を包囲するように連続したリング状形成される。また、ｐベース層６ｓの外周縁は、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。このようにｐベース層６ｓは、切欠形状を有さないので、ｐベース層６ｓにはｎエミッタ層７の負の曲率を有する１つの角の隣接部（図１３上の右上の角）に拡幅されたランド部を形成する。このランド部上には、ゲート端子（Ｇ）にワイヤをボンディングするためのボンディングパッドが形成される。
【００８１】
ここで、最もｄｉ／ｄｔ破壊の起こりやすい領域は、ゲート電流が伝播し難い領域、すなわち、ｎエミッタ層７のゲート端子（Ｇ）から最も遠い位置にあり、かつ大きい曲率を有する領域である。したがって、上記のように構成することにより、ｐベース層６ｓにおいて、ゲート端子（Ｇ）が設けられるランド部から最も遠い位置に形成される角の内周縁の曲率を特に小さくすることができる。これにより、最もｄｉ／ｄｔ破壊のおきやすいゲート端子（Ｇ）の対角位置にあるｎエミッタ層７の角部における部分点弧を防いで、局所的な温度上昇を回避することができ、効率的にｄｉ／ｄｔ破壊を防止することができる。また、かかる部分でのゲート電極を太く確保されるため、点弧電流をより確実に伝播することができ、ｄｉ／ｄｔ特性を向上させることができる。
【００８２】
図１４は、逆導通サイリスタ３を構成する一部であるｐベース層６ｄ、ｎエミッタ層７、及びｐベース層６ｓの第１の表面における平面図を概略的に示す図である。図１４に示すように、略中央部に形成されるｐベース層６ｄは、仮想上の四角形の対角位置にある２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成される。
【００８３】
ｎエミッタ層７は、ｐベース層６ｄを包囲するように連続して形成され、その結果リング状の形状を有する。ｎエミッタ層７の外周縁は、ｐベース層６ｄの外周縁に沿うように、仮想上の四角形の対角位置にある２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成される。
【００８４】
ｐベース層６ｓは、ｎエミッタ層７を包囲するように連続したリング状に形成される。また、ｐベース層６ｓの外周縁は、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。このようにｐベース層６ｓの外周縁は、切欠形状を有さないので、ｐベース層６ｓには、ｎエミッタ層７の負の曲率を有する２つの角の隣接部（図１４上の右上、及び左下の角）に拡幅されたランド部を２箇所形成する。このランド部上には、ゲート端子（Ｇ）にワイヤをボンディングするためのボンディングパッドが形成される。
【００８５】
以上のように構成することにより、ゲート信号線の伝達線長が逆導通サイリスタ１と比較して半分の長さとなるので、点弧特性に優れた逆導通サイリスタ３が得られる。その結果、逆導通サイリスタ２のｄｉ／ｄｔ特性をさらに向上させることができる。
【００８６】
図１５は、逆導通サイリスタ４を構成する一部であるｐベース層６ｄ、ｎエミッタ層７、及びｐベース層６ｓの第１の表面における平面図を概略的に示す図である。図１５に示すように、略中央部に形成されるｐベース層６ｄは、仮想上の四角形の隣接する２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成される。
【００８７】
ｎエミッタ層７は、ｐベース層６ｄを包囲するように連続して形成され、その結果リング状の形状を有する。ｎエミッタ層７の外周縁は、ｐベース層６ｄの外周縁に沿うように、仮想上の四角形の隣接する２つの角部を切り欠く切欠部を設けていてできる八角形を基本とし、この仮想上の基本八角形のすべての角が円弧状に丸められてできる擬似八角形に形成される。
【００８８】
ｐベース層６ｓは、ｎエミッタ層７を包囲するように連続したリング状に形成される。また、ｐベース層６ｓの外周縁は、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。このようにｐベース層６ｓの外周縁は、切欠形状を有さないので、ｐベース層６ｓには、ｎエミッタ層７の負の曲率を有する２つの角の隣接部（図１４上の右上、及び右下の角）に拡幅されたランド部を２箇所形成する。このランド部上には、ゲート端子（Ｇ）にワイヤをボンディングするためのボンディングパッドが形成される。
【００８９】
以上のように構成することにより、ゲート信号線の伝達線長が逆導通サイリスタ１と比較して半分の長さとなるので、より点弧特性に優れた逆導通サイリスタ４を得ることができる。その結果、逆導通サイリスタ３のｄｉ／ｄｔ特性を向上させることができる。また、ゲート端子を四角形の角のうち隣接する位置に２箇所設けることにより、ｎエミッタ層７において、２箇所のゲート端子（Ｇ）から最も離れた部分が直線となるため、ゲート電流を速やかに伝播できるので、部分点弧よる局所的な温度上昇を防いで、ｄｉ／ｄｔ破壊をより効果的に防止することができる
【００９０】
図１６は、逆導通サイリスタ５を構成する一部であるｐベース層６ｓ、ｎエミッタ層７、及びｐベース層６ｄの第１の表面における平面図を概略的に示す図である。図１６に示すように、略中央部に形成されるｐベース層６ｄは、仮想上の四角形の４つの角部を切り欠く切欠部を設けていてできる十字型を基本とし、この仮想上の基本十字型のすべての角が円弧状に丸められてできる擬似十字型に形成される。
【００９１】
ｎエミッタ層７は、ｐベース層６ｄを包囲するように連続して形成され、その結果リング状の形状を有する。ｎエミッタ層７の外周縁は、ｐベース層６ｄの外周縁に沿うように、仮想上の四角形の４つの角部を切り欠く切欠部を設けていてできる十字型を基本とし、この仮想上の基本十字型のすべての角が円弧状に丸められてできる擬似十字型に形成される。
【００９２】
ｐベース層６ｓは、ｎエミッタ層７を包囲するように連続したリング状に形成される。また、ｐベース層６ｓの外周縁は、仮想上の四角形を基本とし、この仮想上の基本四角形のすべての角が円弧状に丸められてできる擬似四角形に形成される。このようにｐベース層６ｓの外周縁は、切欠形状を有さないので、ｐベース層６ｓには、ｎエミッタ層７の負の曲率を有する４つの隣接部（図１４上の右上、右下、左上、及び右下の角）に拡幅されたランド部を４箇所形成する。このランド部上には、ゲート端子（Ｇ）にワイヤをボンディングするためのボンディングパッドが形成される。
【００９３】
上記のように構成することにより、ゲート信号線の伝達線長が逆導通サイリスタ１のそれと比較して１／４の長さとなるので、より点弧特性に優れた逆導通サイリスタ４を得ることができる。その結果、逆導通サイリスタ４のｄｉ／ｄｔ特性を向上させることができる。また、ゲート端子をボンディングするためのボンディングパッド領域を４箇所設けたことにより、かかる領域の面積を逆導通サイリスタ１の領域の面積に比較して小さくすることができる。また、ゲート信号線を４本有するため、各ゲート信号線のワイヤ径を細くすることができる。
【００９４】
【発明の効果】
請求項１記載の発明によれば、ゲート電流が伝播し難い最も急峻な角度を有する領域において、短時間にゲート電流を作用させることができ、サイリスタカソード領域の角部における部分点弧を防いで、局所的な温度上昇を回避することができる。その結果、臨界順電流上昇率の特性を向上させ、かかる部分での素子破壊を効果的に防止することができる。また、ダイオードカソード領域がダイオードアノード領域の直下の位置に形成されることから、ダイオードアノード領域からダイオードカソード領域に流れるダイオードドライブ電流は、垂直方向に流れることができる。その結果、ダイオードの順電圧降下特性を向上させることができる。
【００９５】
請求項２記載の発明によれば、サイリスタカソード領域直下のゲート領域の高い層抵抗をもって高感度な点弧特性を実現する一方で、ゲート領域表面のコンタクト開口部でのオーミックコンタクト性を向上させ、ゲート電流がサイリスタカソード領域の全対向長に亘って、より速やかに伝播する効果が期待できる。その結果、特別な構造や製造のプロセスを追加することなく、高い臨界順電流上昇率の特性を実現でき、かつ高耐圧な特性を実現することができる。
【００９６】
請求項３記載の発明によれば、請求項１記載の半導体整流素子において、特別な製造方法のプロセスを必要とせずにサイリスタ部、及びダイオード部の順電圧降下特性を向上させることができる。
【００９７】
請求項４記載の発明によれば、ゲート電流をサイリスタカソード領域の全対向長に亘ってより速やかに伝達できるので、部分点弧による局所的な領域の温度上昇を防いで、素子破壊を防止することができる。
【００９８】
請求項５記載の発明によれば、ゲート領域において、ゲート端子が設けられる拡幅した領域から最も遠い位置に形成されるの角の内周縁の曲率を特に小さくすることができる。これにより、最も素子破壊の起こりやすいサイリスタカソード領域の角部に速やかにゲート電流を伝播させることができ、部分点弧による局所的な温度上昇を防いで、効率的に素子破壊を防止することができる。また、かかる部分でのゲート電極を太く確保できるため、ゲート電流をより確実に伝播することができ、臨界順電流上昇率の特性を向上させることができる。
【００９９】
請求項６記載の発明によれば、ゲート信号線の伝達線長を短くできるので、点弧特性に優れた半導体整流素子が得ることができる。その結果、半導体整流素子の順電圧電流上昇率の特性をさらに向上させることができる。
【０１００】
請求項７記載の発明によれば、ゲート信号線の伝達線長をより短くできるので、さらに点弧特性に優れた半導体整流素子を得ることができる。その結果、半導体整流素子の臨界順電流上昇率の特性を向上させることができる。また、ゲート端子が設けられる領域を４箇所有することにより、かかる領域の面積を小さくすることができる。さらに、ゲート信号線を４本有することができるため、各ゲート信号線のワイヤ径を細くすることができる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態の逆導通サイリスタ１の構造を示す平面図である。
【図２】図１に示す逆導通サイリスタ１のＡ−Ａ’線における断面図である。
【図３】図１に示す逆導通サイリスタ１の構造を示す平面透視図である。
【図４】逆導通サイリスタ１におけるサイリスタ部１０の順電圧降下特性、及びダイオード部２０の順電圧降下特性を示すグラフである。
【図５】試料１から試料４の濃度分布プロファイルにおける各種設定値を示す表である。
【図６】図７、及び図８における濃度分布プロファイルの断面位置を示す図である。
【図７】試料１、及び試料４のＰ−Ｐ’断面における濃度分布プロファイルを示すグラフである。
【図８】試料１、及び試料４のＱ−Ｑ’断面における濃度分布プロファイルを示すグラフである。
【図９】試料１、及び試料４のＰ−Ｐ’断面、及びＱ−Ｑ’断面における濃度分布プロファイルの数値データを示す表である。
【図１０】試料１、及び試料４のαnpnの数値データを示す表である。
【図１１】試料１から試料４の電気的特性を示した表である。
【図１２】逆導通サイリスタ１の製造方法を示す断面図である。
【図１３】他の実施例における逆導通サイリスタ２の要部構成を示す平面透視図である。
【図１４】他の実施例における逆導通サイリスタ３の要部構成を示す平面透視図である。
【図１５】他の実施例における逆導通サイリスタ４の要部構成を示す平面透視図である。
【図１６】他の実施例における逆導通サイリスタ５の要部構成を示す平面透視図である。
【図１７】従来の逆導通サイリスタにおける臨界順電流上昇率（ｄｉ／ｄｔ）とゲート電流（Ｉg）との関係を示すグラフである。
【符号の説明】
１    逆導通サイリスタ
２    半導体基板
３    ｎエミッタ層（Ｎ+）
４    ｐエミッタ層（ＰE）
６    ｐベース層（ＰB）
７    ｎエミッタ層（Ｎ+E）
８    ガードリング
９    Ｎ+層
１０、１１    金属電極
【図１】
0004961080.tif 000002
【図２】
0004961080.tif 000003
【図３】
0004961080.tif 000004
【図４】
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【図５】
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【図６】
0004961080.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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