(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜上に、互いに離して形成された第１電極と第２電極とを有する半導体装置であって、該第１電極を取り囲むように、該第１電極と前記第２電極の間の前記絶縁膜上に、複数本形成される金属膜からなるループ状導電膜層と、前記第１電極と該ループ状導電膜層の間、該ループ状導電膜層の相互間、該ループ状導電膜層と前記第２電極の間とをそれぞれ互いに電気的に接続する薄膜抵抗層と、を有し、
前記ループ状導電膜層と前記薄膜抵抗層とによりフィールドプレートを構成しており、
前記薄膜抵抗層のシート抵抗値が、１×１０４Ω／□以上５×１０４Ω／□以下であり、
所定の幅を有する前記薄膜抵抗層を、前記ループ状導電膜層の長手方向に対して、垂直でなく、斜めに配置して、前記接続を行うことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１絶縁膜と、該第１絶縁膜上に形成される第２絶縁膜と、該第２絶縁膜上に、互いに離して形成された前記第１電極と前記第２電極と、該第１電極を取り囲むように、該第１電極と前記第２電極の間の前記第２絶縁膜上に、複数本形成される金属膜からなるループ状導電膜層と、前記第１電極と該ループ状導電膜層の間、該ループ状導電膜層の相互間、該ループ状導電膜層と前記第２電極の間とをそれぞれ互いに電気的に接続し、前記第１絶縁膜に接して前記第１絶縁膜上に形成される薄膜抵抗層と、を有し、
前記ループ状導電膜層と前記薄膜抵抗層とによりフィールドプレートを構成しており、
前記薄膜抵抗層のシート抵抗値が、１×１０４Ω／□以上５×１０４Ω／□以下であり、
所定の幅を有する前記薄膜抵抗層を、前記ループ状導電膜層の長手方向に対して、垂直でなく、斜めに配置して、前記接続を行うことを特徴とする半導体装置。
【請求項３】
前記ループ状導電膜層下の前記第２絶縁膜に開口が形成され、前記開口が形成された領域において、前記ループ状導電膜層の底部が、前記薄膜抵抗層と離して、前記第１絶縁膜と接することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記薄膜抵抗層が、ポリシリコンで形成されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板が第１導電型であって、該半導体基板の表面層に第１導電型の第１領域と第２導電型の第２領域が離して形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に、前記第１領域から離し、且つ、前記第２領域に接するように第２導電型のオフセット領域が形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続することを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板が第１導電型であって、該半導体基板の表面層に第２導電型の第１領域と第２領域が互いに離れてそれぞれ形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に前記第１領域と前記第２領域から離して、第２導電型のガードリング領域が、前記第１領域を取り囲むようにループ状に形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続することを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はプレーナ型の横型および縦型の半導体装置に関し、特にその半導体装置の耐圧構造に関する。
【０００２】
【従来の技術】
バイポーラトランジスタ、パワーＭＯＳＦＥＴおよびＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に代表されるパワーデバイスにおいては、数十から数千Ｖの耐圧構造（耐圧をもつ箇所の構造）が必要とされる。また、これらのパワーデバイスを駆動するために、近年、高耐圧ＩＣの開発が盛んに行われ、この高耐圧ＩＣもまたパワーデバイスと同等の耐圧が要求される。
【０００３】
図１５は、Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた構造の要部断面図である。この耐圧構造は、高耐圧ＩＣの代表的な構造である。
図１５において、ｐ基板１０１の表面層にＮｗｅｌｌ領域１０２が設けられている。このＮｗｅｌｌ領域１０２の表面層にｎ型の高電位領域１０３、ｐ型の低電位領域１０４、およびＰｏｆｆｓｅｔ領域１０５がそれぞれ形成されている。高電位領域１０３上と、低電位領域１０４上には、高電位側電極１０６と低電位側電極１０７がそれぞれ形成され、ｐ基板１０１上に形成される絶縁酸化膜１０８上に高比抵抗の抵抗性フィールドプレートである薄膜抵抗層１０９が形成され、この薄膜抵抗層１０９により高電位側電極１０６と低電位側電極１０７とが電気的に接続されている。また、低電位側電極１０７と裏面側電極１１０は、ｐ基板１０１の終端部で電気的に接続している。
【０００４】
図１６は、半導体内部の空乏層の拡がりを示した図である。図１６の空乏層の拡がりを示した半導体装置の要部断面図は、図１５（ａ）の要部断面図と同一である。従って、図中の符号は図１５（ａ）と同じである。
図１６において、低電位側電極１０７と裏面側電極１１０を基準にして、高電位側電極１０６に正電位ＶＳが印加されると、逆バイアスが印加される２つのｐｎ接合から空乏層１１１、１１２が拡張していく。
【０００５】
１つのｐｎ接合は、Ｎｗｅｌｌ領域１０２とＰｏｆｆｓｅｔ領域１０５、低電位領域１０４のｐｎ接合であり、もう一つのｐｎ接合は、Ｎｗｅｌｌ領域１０２とｐ基板１０１のｐｎ接合である。
一般的に、絶縁酸化膜１０８と半導体界面の固定電荷の影響で、半導体表面の空乏層内部には電界の集中が起き易く、これがデバイスの破壊につながる。
【０００６】
抵抗性フィールドプレート構造では、高電位側電極１０６に電位Ｖｓを印加すると、薄膜抵抗層１０９にも電位Ｖｓが印加され、薄膜抵抗層１０９には電位Ｖｓと薄膜抵抗層１０９の抵抗値に応じた電流が流れる。これによって、薄膜抵抗層１０９に、均一な電位分布が生じれば、この電位分布による電界が、絶縁酸化膜１０８を介し、半導体層に影響を及ぼし、半導体層表面の空乏層の中の電界集中を緩和することができる。その結果、高い耐圧を安定して確保することができる。
【０００７】
従来の構造においては、高電位領域１０３と低電位領域１０４との間に大きな漏れ電流が発生しないように、フィールドプレートである薄膜抵抗層１０９には、数ＭΩｃｍの高比抵抗の層、例えば、ノンドープアモルファスシリコンやＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）が使用されてきた。
【０００８】
しかしながら、数ＭΩｃｍの高比抵抗の層を安定して形成することは、この層に入り込む不純物を極めて小さく抑制しなければならず、製造は極めて困難である。また、場所による比抵抗の値にばらつきが発生しやすい。
この薄膜抵抗層１０９の抵抗値が低い場合には、抵抗値のばらつきは小さくなるが、大きな漏れ電流が流れるため、発生損失が大きくなり、デバイスが破壊しやすくなる。また、抵抗値が高すぎる場合は、抵抗値のばらつきが発生して、漏れ電流は不均一に流れ易くなり、高電位領域１０３と低電位領域１０４の間に、均一な電位分布を形成することが困難となり、半導体層の空乏層中に電界集中箇所が生じて、耐圧が低下する可能性がある。
【０００９】
これらの問題点を解決するために、前記の薄膜抵抗層１０９の抵抗値を低くして、ばらつきを抑えた、図１７のような構造が、特許第３１１７０２３号に開示されている。この構造では、前記の薄膜抵抗層を島状のベース電極１１３（高電位側電極）とそれを取り囲む外周電極１１４（低電位側電極）との間に、渦巻き状に形成し、長い薄膜抵抗層（渦巻き状の薄膜抵抗層１１５）でベース電極１１３と外周電極１１４を接続することで、抵抗値を増大させている。
【００１０】
この構造では、渦巻き状の薄膜抵抗層１１５の比抵抗を小さくして、ばらつきを抑制し、渦巻き状の薄膜抵抗層１１５の端から端の間の抵抗値を大きくして漏れ電流を抑制している。また、ベース電極１１３と外周電極１１４とを直線で結ぶ線上の電位分布は、渦巻き状の薄膜抵抗層１１５の渦巻きの回数分だけ、階段状に変化するが、回数を多くすれば、階段の落差は小さくなり、平均的な電位勾配は一定となる。
【００１１】
この構造によれば、ベース電極１１３と外周電極１１４を電気的に接続する渦巻き状の薄膜抵抗層１１５の比抵抗の値を従来構造の抵抗性フィールドプレートに比べ、低い値として実現できるというものである。これによって、抵抗性フィールドプレートよりも抵抗値の制御が容易になる利点を有する。
【００１２】
【発明が解決しようとする課題】
しかし、図１７のような構造に対し、この渦巻き状の薄膜抵抗層１１５を、ＵＳＰ６１２４６２８に開示される高耐圧ＩＣの耐圧構造部に適用すると、この耐圧構造は、図１８に示すように、形状が複雑で、１周分の周囲長が４〜１０ｍｍ程度と長くなる。周囲長さが長くなると、高電位側電極に高電圧を印加したとき、耐圧が不安定に成りやすく、安定した耐圧を得るには、渦巻き状の薄膜抵抗層を複数本巻くなどのレイアウト上の困難さがある。
【００１３】
これは、耐圧構造部の平面的形状が複雑なため、電界が集中しないように渦巻き状の薄膜抵抗層を、ベース電極から外周電極まで、ベース電極と渦巻き状薄膜抵抗層の距離を少しづづ変えながら配置するのが難しいことが原因である。
また、チップサイズが異なると、周囲長が異なるため同じ耐圧を持つデバイスでも耐圧構造部に巻く、渦巻き状の薄膜抵抗層の形状もしくは抵抗値を調整する必要があり、これは、縦型デバイスで同一耐圧系列を持つシリーズで、異なる電流容量を持つデバイスを設計する場合に、耐圧構造をその都度設計しなければならず、不都合である。
【００１４】
この発明の目的は、前記の課題を解決して、電界集中が発生しにくく、複雑な平面パターンにも容易に対応できる耐圧構造を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板上に形成された絶縁膜上に、互いに離して形成された第１電極と第２電極とを有する半導体装置であって、該第１電極を取り囲むように、該第１電極と前記第２電極の間の前記絶縁膜上に、複数本形成される金属膜からなるループ状導電膜層と、前記第１電極と該ループ状導電膜層の間、該ループ状導電膜層の相互間、該ループ状導電膜層と前記第２電極の間とをそれぞれ互いに電気的に接続する薄膜抵抗層と、を有し、
前記ループ状導電膜層と前記薄膜抵抗層とによりフィールドプレートを構成しており、
前記薄膜抵抗層のシート抵抗値が、１×１０４Ω／□以上５×１０４Ω／□以下であり、
所定の幅を有する前記薄膜抵抗層を、前記ループ状導電膜層の長手方向に対して、垂直でなく、斜めに配置して、前記接続を行う構成とする。
【００１６】
また、前記半導体基板上に形成された第１絶縁膜と、該第１絶縁膜上に形成される第２絶縁膜と、該第２絶縁膜上に、互いに離して形成された前記第１電極と前記第２電極と、該第１電極を取り囲むように、該第１電極と前記第２電極の間の前記第２絶縁膜上に、複数本形成される金属膜からなるループ状導電膜層と、前記第１電極と該ループ状導電膜層の間、該ループ状導電膜層の相互間、該ループ状導電膜層と前記第２電極の間とをそれぞれ互いに電気的に接続し、前記第１絶縁膜に接して前記第１絶縁膜上に形成される薄膜抵抗層と、を有し、
前記ループ状導電膜層と前記薄膜抵抗層とによりフィールドプレートを構成しており、
前記薄膜抵抗層のシート抵抗値が、１×１０４Ω／□以上５×１０４Ω／□以下であり、
所定の幅を有する前記薄膜抵抗層を、前記ループ状導電膜層の長手方向に対して、垂直でなく、斜めに配置して、前記接続を行う構成とする。
【００１７】
また、前記ループ状導電膜層下の前記第２絶縁膜に開口が形成され、前記開口が形成された領域において、前記ループ状導電膜層の底部が、前記薄膜抵抗層と離して、前記第１絶縁膜と接するとよい。
また、前記薄膜抵抗層が、ポリシリコンで形成されるとよい。
【００１８】
また、前記半導体基板が第１導電型であって、該半導体基板の表面層に第１導電型の第１領域と第２導電型の第２領域が離して形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に、前記第１領域から離し、且つ、前記第２領域に接するように第２導電型のオフセット領域が形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続する構成とする。
【００１９】
また、前記半導体基板が第１導電型であって、該半導体基板の表面層に第２導電型の第１領域と第２領域が離してそれぞれ形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に前記第１領域と前記第２領域から離して、第２導電型のガードリング領域が、前記第１領域を取り囲むようにループ状に形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続する構成とする。
【００２０】
前記したように、第１電極と第２電極との間に第１電極を取り囲むように、ループ状導電膜層を複数本形成し、第１電極と最内周のループ状導電膜層、ループ状導電膜層同士、最外周の導電膜層と第２電極をそれぞれ薄膜抵抗層で電気的に接続することにより、各ループ状導電膜層には、第１電極の電位と第２電極の電位の中間の電位が段階的に存在することになり、上記各ループ状導電膜層の段階的な電位分布の影響で、その下に絶縁膜を介して存在する半導体基板の電位も均一にすることができる。
【００２１】
これによって、これまで複雑な形状ではレイアウトが困難であった、渦巻き状の薄膜抵抗層のみの構造に比べ、半導体装置の高耐圧化が容易に実現できる。
また、同一耐圧を持つデバイスで、チップサイズが異なる場合でも、ループ状の導電膜層の形状およびシート抵抗値は変更しなくても良いことが多く、設計が容易になる。
【００２２】
【発明の実施の形態】
図１から図５は、この発明の第１実施例の半導体装置であり、図１（ａ）は要部平面図、図１（ｂ）は、図１（ａ）のＡ部の拡大平面図、図２は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、図３は、図１（ｂ）のＹ−Ｙ線で切断した要部断面図、図４は、図１（ｂ）のＺ−Ｚ線で切断した要部断面図、図５は、図１（ｂ）のＭ−Ｍ線で切断した要部断面図である。この半導体装置はＤｏｕｂｌｅ  ＲＥＳＵＲＦ構造の高耐圧ＩＣを例として挙げた。
【００２３】
図１から図５において、高電位側領域７１を囲むように低電位側領域７３が形成されており、その間の耐圧構造部７２にメタル層３、４、５、６がそれぞれループ状に形成されている。７４、７５は高耐圧ＭＯＳＦＥＴのゲート・ソース電極とドレイン電極である。高電位側領域７１とメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６およびメタル層６と低電位側領域は、薄膜抵抗層７、８、９、１０、１１によりそれぞれ電気的に接続されている（図１（ａ））。つぎに、薄膜抵抗層７、８、９、１０、１１の構成について説明する。
【００２４】
ｐ基板２１の表面層にＮｗｅｌｌ領域２２が設けられ、Ｎｗｅｌｌ領域２２の表面層にｎ型の高電位領域７１（ｎ領域２３）、ｐ型の低電位側領域７３（ｐ領域２４）、およびＰｏｆｆｓｅｔ領域２６がそれぞれ形成され、高電位側領域７１上と、低電位側領域７３上には、高電位側電極１と低電位側電極２がそれぞれ形成され、ｐ基板２１上に選択酸化膜２７が形成されている。この選択酸化膜２７上に薄膜抵抗層７、８、９、１０、１１が形成され、この上に層間絶縁膜１３を介してループ状のメタル層３、４、５、６が形成され、高電位側電極１と最内周のメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６、および最外周のメタル層６と低電位側電極２は、薄膜抵抗層７、８、９、１０、１１によってそれぞれ電気的に接続され（図２、図４）、低電位側電極２と裏面側電極３８は、図示しないｐ基板２１の終端部で電気的に接続している。
【００２５】
尚、図中の２３はｎ領域、２４、２５はｐ領域、２８は選択酸化膜、２９はコンタクトをとるためのｎ+ 領域、３１〜３７はコンタクトをとるためのｐ+ 領域、１２はメタル層と薄膜抵抗層とを接続するコンタクトホールである。
図６は、図１の半導体装置の要部断面図と電位分布を示し、同図（ａ）は図２の要部断面図で、同図（ｂ）は同図（ａ）のループ状のメタル層の電位分布を示す図である。
【００２６】
図６（ｂ）は、高電位側電極１、メタル層３、４、５、６、および低電位側電極２の電位分布を、横軸を高電位側電極１からの変位量としてグラフにしたものである。
図のように、メタル層が４本の場合の電位分布では、各メタル層の電位差が大きい。しかし、実際には、この高電位側電極１と低電位側電極２の間隔は、１４００Ｖクラスの高耐圧ＩＣでは、１５０〜２００μｍ程度あり、例えば、メタル層３、４、５、６の幅を８μｍ、メタル層の間隔を４μｍとすれば、１２〜１６本程度のメタル層を形成することができ、このメタル層の数を多くするほど、高電位側電極１から低電位側電極２までの階段状の電位差（ステップ）を小さくすることができ、それによって電界の集中を小さくし、耐圧を高めることができる。このメタル層の数はメタル層の幅と間隔を小さくすることで、増やすことができる。
【００２７】
つぎに薄膜抵抗層７、８、９、１０、１１のシート抵抗値について説明する。前記薄膜抵抗層７、８、９、１０、１１は、たとえば膜厚０．４〜１μｍ程度のポリシリコンで形成できる。薄膜抵抗層７、８、９、１０、１１の幅を２μｍ程度に細くし、ループ状のメタル層３、４、５、６の長手方向に対して、垂直でなく、斜めに配置することで、薄膜抵抗層７、８、９、１０、１１の長さを長くすることができる。薄膜抵抗層７、８、９、１０、１１の長さを長くすることによって、薄膜抵抗層７、８、９、１０、１１のシート抵抗値を制御し易いレベルまで下げることが可能である。
【００２８】
例として、図１の構造において、１４００Ｖを高電位側電極に印加した場合について説明する。薄膜抵抗層７、８、９、１０、１１を通じて１０μＡ程度の漏れ電流にする場合、抵抗値は、１４００Ｖ／１０μＡ＝１．４×１０8 Ω＝１４０ＭΩである。薄膜抵抗層７、８、９、１０、１１は５本直列に接続しているので、薄膜抵抗層１本あたりでは、１４０ＭΩ÷５＝２８ＭΩである。
【００２９】
薄膜抵抗層１本の長さを１．５ｍｍ、幅を２μｍとして、薄膜抵抗層のシート抵抗値は、２８ＭΩ×２÷１５００＝３．７３×１０4 Ω／□＝３７．３ｋΩ／□
また、メタル層の本数が１３本で、薄膜抵抗層の本数が１４とすると、薄膜抵抗層１本あたりの抵抗値は、１４０ＭΩ÷１４＝１０ＭΩである。
【００３０】
薄膜抵抗層１本の長さを１．５ｍｍ、幅を２μｍと仮定すると、薄膜抵抗層のシート抵抗値は、１０ＭΩ×２÷１５００＝１．３３×１０4 Ω／□＝１３．３ｋΩ／□となる。
このように、本発明の耐圧構造では、電圧を保持するポリシリコンのシート抵抗値は、メタル層の本数を増やすことで、実現が容易なレベルに低下させることができる。
【００３１】
しかし、メタル層の本数を増加させると、メタル層と接続する薄膜抵抗層の幅が狭くなり、薄膜抵抗層の加工が困難となり、また、シート抵抗値を大幅に低下させることが必要となる。そのため、実用的な薄膜抵抗層のシート抵抗値としては、１０ｋΩ／□以上で、５０ｋΩ／□以下である。５０ｋΩ／□を超えると、薄膜抵抗層内でのシート抵抗値のばらつきが大きくなり、実用的でない。
【００３２】
このシート抵抗値の範囲は、イオン注入法などで、十分に不純物濃度を確保できる範囲である。
このように、メタル層３、４、５、６と薄膜抵抗層７、８、９、１０、１１を組み合わせた第１実施例の耐圧構造を採用すると、数ＭΩ／□の高いシート抵抗値を必要とせず、また、高耐圧ＩＣのように複雑かつ周囲長の長い半導体装置においても、レイアウトと抵抗値設定を容易にし、半導体装置の高耐圧化を達成できる。
【００３３】
また、耐圧クラスが同一で、電流容量が異なる場合は、薄膜抵抗層のシート抵抗値を変更する必要がないために、耐圧構造の設計が容易になる。
図７から図１２は、第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程図である。この要部製造工程図は、図２の要部断面図に相当した図である。
【００３４】
まず、ｐ基板２１に、ｎ領域２２、２３、ｐ領域２４、２５、Ｐｏｆｆｓｅｔ領域２６、をイオン注入と熱拡散により形成し、次に、選択酸化膜２７、２８を形成する（図７）。
次に、図示しない箇所にゲート酸化膜を形成する。このゲート酸化膜は、ゲート形成箇所以外の箇所にも酸化膜４１が形成される。この酸化膜４１上と選択酸化膜２７上にポリシリコン４２を成膜し、前記薄膜抵抗層７、８、９、１０、１１になるの部分のポリシリコン４２の抵抗値を制御するために、ＢもしくはＢの化合物（ＢＦ2 など）のイオンを注入４３を行う。このドーズ量は、先ほど述べたようにポリシリコン４２のシート抵抗値が約１０から５０ｋΩ／□程度になるように決める（図８）。
【００３５】
次に、ポリシリコン４２を通常の露光、エッチング技術により、パターニングして、薄膜抵抗層７、８、９、１０、１１を形成する（図９）。
次に、フォトレジスト４４を被覆し、露光、エッチング技術による、選択的なＡｓのイオン注入４５を行うことにより、ｎ領域２３の表面層に、後述のメタル層とのコンタクトをとるためのｎ+ 領域２９を形成する（図１０）。
【００３６】
次に、前記のフォトレジスト４４を除去し、新たにフォトレジスト４６を被覆し、露光、エッチング技術による、選択的なＢＦ2 イオンのイオン注入４７を行うことにより、ポリシリコンで形成された薄膜抵抗層７、８、９、１０、１１の表面層に、後述のメタル層とのコンタクトをとるためのｐ+ 領域３１、３２、３３、３４、３５を形成し、ｐ領域２４、２５の表面層に、後述のメタル層とのコンタクトをとるためのｐ+ 領域３６、３７を形成する（図１１）。これらの領域は酸化膜４１をスクリーン酸化膜として利用して形成しているが、これらの領域を形成する前に酸化膜４１を除去し、熱酸化膜を形成し直すこともできる。
【００３７】
次に、ＰＳＧ（リンガラス膜）などの層間絶縁膜１３、１４を、形成したのち、露光、エッチング技術により、高電位側電極１、メタル層３、４、５、６および低電位側電極２とのコンタクトをとるためのコンタクトホールを形成し、Ａｌなどのメタルを全面にスパッタし、露光、エッチング技術により、パターニングを行ない、高電位側電極１、メタル層３、４、５、６および低電位側電極２を形成する（図１２）。
【００３８】
さらに、図示しない、表面のパッシベーション膜を形成、パターニングして完了する。
前記の第１実施例は、横型のプレーナ型半導体装置の耐圧構造について説明したが、つぎの実施例で説明する縦型の半導体装置の場合で、チップの活性領域から横方向に空乏層が拡張していくタイプでは、第１実施例で使用した薄膜抵抗層とループ状のメタル層（導電膜層）で、高電位側電極と低電位側電極を接続する方法は非常に有効である。
【００３９】
図１３は、この発明の第２実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＭ−Ｍ線で切断した要部断面図である。第１実施例との違いは、図５のループ状のメタル層３、４、５、６下の層間絶縁膜１３を開口して、選択酸化膜２７上に達するように、メタル層に凸部４８を設けた点である。こうすることで、ループ状のメタル層３、４、５、６の電位を、層間絶縁膜１３を介すことなく、選択酸化膜２７下の半導体面に有効に伝えることができる。メタル層３、４、５、６の電位が半導体面に有効に反映されることで、第１実施例の半導体装置より、局部的な電界集中が起こり難くくなり、安定して高耐圧を確保することができる。
【００４０】
図１４は、この発明の第３実施例の半導体装置の要部断面図である。この半導体装置の耐圧構造は、プレーナ構造で、縦型デバイスおよび横型デバイスの周辺耐圧構造によく使用されるガードリング構造と組み合わせた例である。この図は耐圧構造部の要部断面図を示す。
ｎ層５１の裏面側にｎ+ 層５２を形成し、表面側に低電位領域５３となるｐウェル領域、この低電位領域５３を取り囲むようにガードリングとなるｐ領域５４、５５、５６、５７をそれぞれ形成し、チップの終端部には、高電位領域５８となるｐ領域を形成する。低電位領域５３となるｐウェル領域には、図示しない活性領域（例えば、ＭＯＳＦＥＴでいうとゲート部やソース部が占めている領域のこと）が形成される。低電位領域５３上に低電位側電極５９、高電位領域５８上に電極膜６０が形成される。高電位電極となる裏面側電極６１と電極膜６０はダイシング面６２で電気的に接続されている。
【００４１】
酸化膜６３上に薄膜抵抗層７、８、９、１０、１１が形成され、この上に層間絶縁膜１３を介してループ状のメタル層３、４、５、６が形成され、電極膜６０と最内周のメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６、および最外周のメタル層６と低電位側電極５９は、薄膜抵抗層７、８、９、１０、１１によってそれぞれ電気的に接続される。
【００４２】
ここで、高電位側電極である裏面側電極６１に電位Ｖｓを印加すると、低電位側電極５９と電極膜６０の間に電位Ｖｓがかかり、薄膜抵抗層７、８、９、１０、１１には、漏れ電流が流れて、ループ状のメタル層３、４、５、６には、均一な電位分布が形成され、この電位分布による電界が、半導体中の空乏層における電界集中を緩和し、耐圧を保持させる。図では、ガードリング上にループ状のメタル層３、４、５、６が配置されているが、必ずしも、ガードリング上に配置する必要はない。
【００４３】
【発明の効果】
この発明によれば、半導体基板上の高電位領域と低電位領域に電気的に接続する第１電極と第２電極を設けて、第１電極の周囲の第１電極と第２電極の間に、複数本のループ状導電膜層を形成し、薄膜抵抗層で第１電極とループ状導電膜層の間、ループ状導電膜層の相互間、ループ状導電膜層と第２電極の間を電気的に接続することによって、
第１電極と第２電極の間に、電圧を印加すると、ループ状導電膜層には、第１電極と第２電極の間の電位分布を、高い電位から低い電位へ、細かい階段状で直線的低下させることができるため、半導体基板内部にも均一な電位分布が形成され、電界集中が起きにくく、耐圧の高い半導体装置とすることができる。
【００４４】
また、薄膜抵抗層の形状を、１本あたりの長さを長く、また細くして抵抗値を高めることによって、薄膜抵抗層自体のシート抵抗値を制御し易い低抵抗レベルにすることが可能である。
また、高耐圧ＩＣのように耐圧構造の形状が複雑で、周囲長の長い半導体装置においても、薄膜抵抗層とループ状導電膜層を組み合わせることで、耐圧構造を容易に設計することができる。
【００４５】
また同一耐圧で周囲長が異なる素子を設計する場合にも、薄膜抵抗層の幅や長さを変更することなしに耐圧構造の設計ができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は、（ａ）のＡ部の拡大平面図
【図２】この発明の第１実施例の半導体装置であり、図１（ｂ）のＸ−Ｘ線で切断した要部断面図
【図３】この発明の第１実施例の半導体装置であり、図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図４】この発明の第１実施例の半導体装置であり、図１（ｂ）のＺ−Ｚ線で切断した要部断面図
【図５】この発明の第１実施例の半導体装置であり、図１（ｂ）のＭ−Ｍ線で切断した要部断面図
【図６】図１の半導体装置の要部断面図と電位分布を示し、（ａ）は図２の要部断面図、（ｂ）は（ａ）のループ状のメタル層の電位分布を示す図
【図７】第１実施例の半導体装置の要部製造工程図
【図８】図７に続く、第１実施例の半導体装置の要部製造工程図
【図９】図８に続く、第１実施例の半導体装置の要部製造工程図
【図１０】図９に続く、第１実施例の半導体装置の要部製造工程図
【図１１】図１０に続く、第１実施例の半導体装置の要部製造工程図
【図１２】図１１に続く、第１実施例の半導体装置の要部製造工程図
【図１３】この発明の第２実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は、（ａ）のＭ−Ｍ線で切断した要部断面図
【図１４】この発明の第３実施例の半導体装置の要部断面図
【図１５】Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた構造の要部断面図
【図１６】半導体内部の空乏層の拡がりを示した図
【図１７】特許第３１１７０２３号に開示されている渦巻き状の薄膜抵抗層を有する半導体装置
【図１８】複雑な平面パターンの耐圧構造を有する高耐圧ＩＣの要部平面図
【符号の説明】
１    高電位側電極
２    低電位側電極
３〜６  メタル層
７〜１１  薄膜抵抗層
１２    コンタクトホール
１３、１４  層間絶縁膜
２１    ｐ基板
２２    Ｎｗｅｌｌ領域
２３    ｎ領域
２４、２５  ｐ領域
２６    Ｐｏｆｆｓｅｔ領域
２７、２８  選択酸化膜
２９    ｎ+ 領域
３１〜３７  ｐ+ 領域
３８    裏面側電極
４１    酸化膜
４２    ポリシリコン
４３、４７  イオン注入（ＢＦ2 ）
４４、４６  フォトレジスト
４５    イオン注入（Ａｓ）
４８    凸部
５１    ｎ領域
５２    ｎ+ 領域
５３    低電位領域
５４〜５７  ガードリング（ｐ領域）
５８    高電位領域
５９    低電位側電極
６０    電極膜
６１    裏面側電極
６２    ダイシング面
６３    酸化膜
７１    高電位側領域
７２    耐圧構造部
７３    低電位側領域
７４    ゲート・ソース電極
７５    ドレイン電極
【図１】
0004894097.tif 000002
【図２】
0004894097.tif 000003
【図３】
0004894097.tif 000004
【図４】
0004894097.tif 000005
【図５】
0004894097.tif 000006
【図６】
0004894097.tif 000007
【図７】
0004894097.tif 000008
【図８】
0004894097.tif 000009
【図９】
0004894097.tif 000010
【図１０】
0004894097.tif 000011
【図１１】
0004894097.tif 000012
【図１２】
0004894097.tif 000013
【図１３】
0004894097.tif 000014
【図１４】
0004894097.tif 000015
【図１５】
0004894097.tif 000016
【図１６】
0004894097.tif 000017
【図１７】
0004894097.tif 000018
【図１８】
0004894097.tif 000019