(57)【特許請求の範囲】
【請求項１】
半導体素子を基板に実装した半導体素子の実装構造であって、半導体素子の外周形状が矩形状であり、半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子のパッドと基板の接続用電極とがバンプを介して接合されてなり、前記３箇所のうち少なくとも１箇所では複数のバンプが密集して配置されてなり、各バンプは、１つのパッドと１つの接続用電極との組ごとに１つずつ設けられてなることを特徴とする半導体素子の実装構造。
【請求項２】
各バンプは、半導体素子の外周部に位置していることを特徴とする請求項１記載の半導体素子の実装構造。
【請求項３】
半導体素子がＭＥＭＳデバイスであり、各パッドは、当該ＭＥＭＳデバイスにおける可動部から離間して配置されてなることを特徴とする請求項１または請求項２記載の半導体素子の実装構造。
【請求項４】
各バンプは、半田バンプからなることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体素子の実装構造。
【請求項５】
各バンプは、シリコーン系樹脂の導電性ペーストにより形成されてなることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体素子の実装構造。
【請求項６】
半導体素子と基板との間で各バンプを封止する樹脂からなる封止部が設けられてなることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体素子の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を基板に実装した半導体素子の実装構造に関するものである。
【背景技術】
【０００２】
電子デバイスの小型高機能化のニーズに伴い、層間絶縁膜として低誘電率（low-k）材料を用いたＩＣチップや、ＭＥＭＳ（Micro  Electro  Mechanical  Systems）デバイスなどの半導体素子の開発が各所で行われているが、この種の半導体素子は、脆弱であり、基板（例えば、プリント配線基板、セラミック基板など）に実装する実装工程で発生する応力が問題視されている。
【０００３】
また、従来から、ワイヤボンディング技術を利用する場合に比べて基板への半導体素子の実装面積を縮小するなどの目的で半導体素子を基板にフリップチップ実装してなる半導体素子の実装構造において、半導体素子と基板との接合強度を向上可能な構造が提案されている（例えば、特許文献１参照）。
【０００４】
ここで、上記特許文献１に記載された半導体素子の実装構造は、図７に示すように、半導体素子１に機能上必要な複数のパッド１９（１９ａ）とは別に接合強度向上用のダミーのパッド１９（１９ｂ）を設けるとともに、基板３に機能上必要な接続用電極３９（３９ａ）とは別にダミーの接続用電極３９（３９ｂ）を設け、各パッド１９と対応する接続用電極３９とをバンプ２を介して接合することで、半導体素子１と基板３との接合強度を向上させている。
【特許文献１】特開平１０−４１６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図８に示すように半導体素子１の外周部においてパッド１９が３辺に沿って配置されている場合、半導体素子１をセラミック基板からなる基板３に実装するにあたって、図９（ａ）に示すように半導体素子１の各パッド１９（図８参照）に半田バンプからなるバンプ２を形成した後、半導体素子１の各パッド１９に形成されたバンプ２と基板３における半導体素子１の実装面３ａ側の接続用電極（図示せず）とを位置合わせして、所定温度に加熱すると図９（ｂ）に示すように基板３が熱変形し、その後、常温になると図９（ｃ）に示すように基板３が熱変形のない状態に戻ろうとするが、半導体素子１は基板３が熱変形した状態で固定されていたので、半導体素子１が変形して応力が発生してしまう。
【０００６】
また、図７に示した半導体素子１の実装構造は、外周形状が矩形状の半導体素子１の外周部においてパッド１９が４辺に沿って配置されているので、図８の半導体素子１の実装構造と同様に、半導体素子１と基板３との線膨張率差に起因して半導体素子１が変形して応力が発生してしまう。
【０００７】
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体素子に生じる応力を低減することが可能な半導体素子の実装構造を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、半導体素子を基板に実装した半導体素子の実装構造であって、半導体素子の外周形状が矩形状であり、半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子のパッドと基板の接続用電極とがバンプを介して接合されてなり、前記３箇所のうち少なくとも１箇所では複数のバンプが密集して配置されてなり、各バンプは、１つのパッドと１つの接続用電極との組ごとに１つずつ設けられてなることを特徴とする。
【０００９】
この発明によれば、半導体素子の外周形状が矩形状であり、半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子のパッドと基板の接続用電極とがバンプを介して接合されているので、基板への実装時などの温度変化に起因した基板側の変形が半導体素子に当該半導体素子の傾きとして伝わるから、半導体素子が変形するのを抑制することができ、半導体素子に生じる応力を低減することが可能となる。
【００１１】
また、この発明によれば、前記３箇所のうち少なくとも１箇所では複数のバンプが密集して配置されてなり、各バンプは、１つのパッドと１つの接続用電極との組ごとに１つずつ設けられてなるので、半導体素子としてパッドの数が４個以上のものに対応でき、しかも、前記３箇所のうち複数のバンプが配置される箇所では当該複数のバンプが密集して配置されているので、半導体素子の局所的な変形を抑制することができる。
【００１２】
請求項２の発明は、請求項１の発明において、各バンプは、半導体素子の外周部に位置していることを特徴とする。
【００１３】
この発明によれば、各バンプが半導体素子の外周部よりも内側に位置している場合に比べて、半導体素子を安定して固定することができる。
【００１４】
請求項３の発明は、請求項１または請求項２の発明において、半導体素子がＭＥＭＳデバイスであり、各パッドは、当該ＭＥＭＳデバイスにおける可動部から離間して配置されてなることを特徴とする。
【００１５】
この発明によれば、基板への実装時などの温度変化に起因した可動部の変形を抑制することができ、特性変動を抑制することができる。
【００１６】
請求項４の発明は、請求項１ないし請求項３の発明において、各バンプは、半田バンプからなることを特徴とする。
【００１７】
この発明によれば、各バンプをＡｕバンプにより構成する場合に比べて、各バンプが柔らかくて応力緩和性が大きいので、基板への実装時などの温度変化に起因して半導体素子に生じる応力をより低減することができるとともに、接合信頼性を向上させることができる。
【００１８】
請求項５の発明は、請求項１ないし請求項３の発明において、各バンプは、シリコーン系樹脂の導電性ペーストにより形成されてなることを特徴とする。
【００１９】
この発明によれば、各バンプを金属により形成する場合に比べて、各バンプの弾性率が小さくて応力緩和性が大きいので、基板への実装時などの温度変化に起因して半導体素子に生じる応力をより低減することができるとともに、接合信頼性を向上させることができる。
【００２０】
請求項６の発明は、請求項１ないし請求項５の発明において、半導体素子と基板との間で各バンプを封止する樹脂からなる封止部が設けられてなることを特徴とする。
【００２１】
この発明によれば、各バンプが樹脂からなる封止部により封止されているので、半導体素子と基板とのバンプによる接合信頼性を向上させることができる。
【発明の効果】
【００２２】
請求項１の発明では、半導体素子に生じる応力を低減することが可能となるという効果がある。
【発明を実施するための最良の形態】
【００２３】
（実施形態１）
本実施形態では図１に示すように、半導体加速度センサチップからなる半導体素子１を基板（例えば、セラミック基板、ガラスエポキシ樹脂基板を用いたプリント配線基板など）３に実装した実装構造について説明する。
【００２４】
半導体素子１は、図１および図２に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図２（ｂ）における上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、半導体素子１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここにおいて、半導体素子１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、フレーム部１１は、ＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、ＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも薄肉となっている。
【００２５】
重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、半導体素子１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、半導体素子１の上記一表面側から見た平面視において、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、半導体素子１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面から半導体素子１の上記他表面側（図２（ｂ）における下面側）へ離間して位置している。なお、半導体素子１の上述のフレーム部１１、重り部１２、各撓み部１３は、マイクロマシニング技術を利用して形成すればよい。
【００２６】
ところで、図２（ａ），（ｂ）それぞれの右下に示したように、半導体素子１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、半導体素子１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、半導体素子１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。
【００２７】
重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図２（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図２（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのゲージ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における左側のブリッジ回路Ｂｘを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。なお、ゲージ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２８】
また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図２（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図２（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのゲージ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのゲージ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における中央のブリッジ回路Ｂｙを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。なお、ゲージ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２９】
また、フレーム部１１近傍に形成された４つのゲージ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図３における右側のブリッジ回路Ｂｚを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したゲージ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したゲージ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。
【００３０】
ここで、半導体素子１の基本的な動作の一例について説明する。
【００３１】
いま、半導体素子１に加速度がかかっていない状態で、半導体素子１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているゲージ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ゲージ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ゲージ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にゲージ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ゲージ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ゲージ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図３に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図３に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図２に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図３に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述の半導体素子１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該半導体素子１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。
【００３２】
ここにおいて、半導体素子１は、上述の３つのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚに共通の２つの入力端子ＶＤＤ，ＧＮＤと、ブリッジ回路Ｂｘの２つの出力端子Ｘ１，Ｘ２と、ブリッジ回路Ｂｙの２つの出力端子Ｙ１，Ｙ２と、ブリッジ回路Ｂｚの２つの出力端子Ｚ１，Ｚ２とを備えており、これらの各入力端子ＶＤＤ，ＧＮＤおよび各出力端子Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２が、上記一表面側にパッド（外部接続用電極）１９として設けられている。すなわち、半導体素子１は、回路を構成するうえで必要なパッド１９を備えているが、本実施形態では、８つのパッド１９以外に回路では必要ない１つのパッド１９をダミー（ダミーのパッド１９は、３つのブリッジ回路Ｂｘ，Ｂｚ，Ｂｙのいずれとも電気的に接続されていない）として備えている。なお、半導体素子１は、上記一表面側において上記シリコン層１０ｃ上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、パッド１９および上記金属配線は絶縁膜１６上に形成されている。
【００３３】
上述の各ゲージ抵抗（ピエゾ抵抗）Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、上記シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成され、上記金属配線は、絶縁膜１６上にスパッタ法や蒸着法などにより成膜した金属膜（例えば、Ａｌ膜、Ａｌ合金膜など）をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されている。なお、上記金属配線は絶縁膜１６に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。
【００３４】
ところで、本実施形態の半導体素子１の実装構造では、半導体素子１の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子１のパッド１９と基板３における半導体素子１の実装面３ａ側の接続用電極３９とが半田バンプからなるバンプ２を介して接合されている。より具体的には、本実施形態の半導体素子１の実装構造では、半導体素子１の外周形状が矩形状であって、上記仮想三角形の３つの頂点に対応する３箇所を半導体素子１の四隅のうちの３箇所に設定してあり、９つのパッド１９が、半導体素子１の四隅のうちの３箇所に分散して各箇所で３つずつ集中して配置されている。要するに、９つのパッド１９は、フレーム部１１の３箇所に３つずつ集中して配置されている。ここで、各パッド１９は、半導体素子１の外周部に位置しており、ＭＥＭＳデバイスの一種である半導体加速度センサチップよりなる半導体素子１の機能部であって各撓み部１３と重り部１２とで構成される可動部から離間して配置されている。しかして、各バンプ２は、半導体素子１の外周部に位置し、半導体素子１の上記可動部から離間して配置されることとなり、半導体素子の上記３箇所のうち複数のバンプ２が配置される箇所（ここでは、３箇所）では当該複数のバンプ２が密集して配置されることとなる。なお、９つのパッド１９は、半導体素子１の外周に沿って配置されている。
【００３５】
ここで、本実施形態では、基板３としてセラミック基板を用いており、接続用電極３９は、Ｎｉ膜とＡｕ膜との積層膜により構成されている。
【００３６】
以下、半導体素子１を基板３に実装する際の半導体素子１および基板３の状態変化について図４に基づいて説明する。
【００３７】
半導体素子１を基板３に実装するにあたっては、図４（ａ）に示すように半導体素子１の各パッド１９（図１および図２参照）に半田バンプからなるバンプ２を形成した後、半導体素子１の各パッド１９に形成されたバンプ２と基板３における半導体素子１の実装面３ａ側の接続用電極３９（図１および図２参照）とを位置合わせして、所定温度に加熱すると図４（ｂ）に示すように基板３が熱変形し、その後、常温になると図４（ｃ）に示すように基板３が熱変形のない状態に戻ろうとする。ここで、半導体素子１は基板３が熱変形した状態で固定されていたが、基板３に対して上述の３箇所のみでしかバンプ２により固着されていないので、常温に戻ったときに温度変化による基板３側の変形が半導体素子１には当該半導体素子１の傾きとして伝わり、半導体素子１の表面を上述の３箇所で決定でき、半導体素子１が変形して応力が発生するのを防止することができる。基板３が常温に戻ったときに半導体素子１は図４（ｃ）に示すように若干傾くが、高低差がナノメータレベルの傾きであり、特に問題ない。なお、本実施形態では、半導体素子１のチップサイズが１．５ｍｍ□〜３．０ｍｍ□となっており、バンプ２の直径を０．１〜０．３ｍｍ程度に設定してあるが、これらの数値は特に限定するものではない。ただし、上述の３箇所それぞれで密集するバンプ２間の間隔は、半田ブリッジが形成されるのを防止するために、０．１ｍｍ以上であることが望ましい。
【００３８】
以上説明した本実施形態の半導体素子１の実装構造では、半導体素子１の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子１のパッド１９と基板３の接続用電極３９とがバンプ２を介して接合されているので、基板３への実装時などの温度変化に起因した基板３側の変形が半導体素子１に当該半導体素子１の傾きとして伝わるから、半導体素子１が変形するのを抑制することができ、半導体素子１に生じる応力を低減することが可能となる。ここで、半導体素子１が上述のような半導体加速度センサチップであれば、フレーム部１１の４つの角部それぞれに１ないし複数のバンプ２を形成して基板３に実装した場合やフレーム部１１の各辺それぞれに沿って複数のバンプ２を形成して基板３に実装した場合に比べて、基板３から半導体素子１への応力が、半導体素子１の機能部であって各撓み部１３と重り部１２とで構成される可動部に作用しにくく安定した精度の高い加速度測定が可能となる。要するに、本実施形態の半導体素子１の実装構造では、半導体素子１がＭＥＭＳデバイスの一種である半導体加速度センサチップであり、各パッド２が、当該ＭＥＭＳデバイスにおける可動部から離間して配置されているので、基板１への実装時などの温度変化に起因した可動部の変形を抑制することができ、特性変動（本実施形態では、センサ特性の変動）を抑制することができる。なお、本実施形態の半導体素子１の実装構造では、バンプ２の高さにより重り部１２の基板３側への許容変位量が決まることになるが、基板３における実装面３ａに、重り部１２の変位可能空間を拡張するための凹所を予め形成しておいてもよい。
【００３９】
また、本実施形態の半導体素子１の実装構造によれば、各バンプ２が半導体素子１の外周部に位置しているので、各バンプ２が半導体素子１の外周部よりも内側に位置している場合に比べて、半導体素子１を安定して固定することができる。
【００４０】
また、本実施形態の半導体素子１の実装構造では、各バンプ２が半田バンプにより構成されているので、各バンプ２をＡｕバンプにより構成する場合に比べて、各バンプ２が柔らかくて応力緩和性が大きく、基板３への実装時などの温度変化に起因して半導体素子１に生じる応力をより低減することができるとともに、接合信頼性を向上させることができる。
【００４１】
また、本実施形態の半導体素子１の実装構造によれば、上述の３箇所のうち複数のバンプ２が配置される箇所（ここでは、３箇所）では当該複数のバンプ２が密集して配置されているので、半導体素子１の局所的な変形を抑制することができる。
【００４２】
（実施形態２）
本実施形態の半導体素子１の実装構造は実施形態１と略同じであって、図５に示すように、半導体素子１と基板３との間で各バンプ２を封止する樹脂（例えば、エポキシ樹脂など）からなる封止部（アンダーフィル部）４が設けられている点が相違する。ここにおいて、本実施形態では、各バンプ２を大径部の直径が０．０５ｍｍ〜０．１５ｍｍのＡｕスタッドバンプからなるＡｕバンプにより構成してあり、密集して配置された３つのバンプ２を封止部４により封止してある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４３】
ところで、Ａｕバンプは半田バンプに比べて硬いので、バンプ２を形成した後の工程の熱履歴での基板３の熱収縮によりバンプ２と接続用電極３９との接合部位において接合不良が発生する恐れがある。
【００４４】
しかしながら、本実施形態の半導体素子１の実装構造では、各バンプ２が樹脂からなる封止部４により封止されているので、半導体素子１と基板３とのバンプ２による接合信頼性を向上させることができる。また、本実施形態では、封止部４が、バンプ２と同様、半導体素子１の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で半導体素子１と基板３とを接合しているので、基板３への実装時などの温度変化に起因した基板３側の変形が半導体素子１に当該半導体素子１の傾きとして伝わるから、半導体素子１が変形するのを抑制することができ、半導体素子１に生じる応力を低減することが可能となる。なお、本実施形態では、各バンプ２をＡｕバンプにより構成してあるが、Ａｕバンプに限らず、半田バンプにより構成してもよい。また、Ａｕバンプはスタッドバンプに限らず、めっきバンプでもよい。
【００４５】
ところで、上述の各実施形態では、平面視における外周形状が正方形状の半導体素子１を３箇所でバンプ２により基板３に固着しているが、バンプ２の位置は各実施形態の位置に限定するものではなく、半導体素子１をバランス良く支持できる位置であればよく、図６の（ａ）〜（ｌ）の位置でもよい。ここで、図６（ａ）は実施形態１，２における各バンプ２の配置と同じであり、半導体素子１の四隅のうちの３箇所それぞれにバンプ２が位置する例、同図（ｂ）は半導体素子１の四隅のうちの隣り合う２箇所と当該２箇所近傍の角を結ぶ辺に平行な辺の中央近傍とにバンプ２が位置する例、同図（ｃ），（ｄ）は半導体素子１の四隅のうちの隣り合う２箇所と当該２箇所近傍の角を結ぶ辺に隣り合う１辺の中間近傍とにバンプ２が位置する例、同図（ｅ）〜（ｊ）は半導体素子１の四隅のうちの１箇所と４辺のうちの２辺の中間近傍とにバンプ２が位置する例、同図（ｋ），（ｌ）は半導体素子１の４辺のうちの３辺の中間近傍にバンプ２が位置する例を示している。ここにおいて、３箇所のバンプ２は、仮想三角形の頂点に対応するように位置しているが、当該仮想三角形の面積が大きく、且つ、当該仮想三角形内に半導体素子１の中心が内包されることが望ましく、３箇所のバンプ２の配置は、同図（ａ），（ｂ）の配置が最良の配置となる。
【００４６】
また、上述の各実施形態では、バンプ２として、半田バンプやＡｕバンプなどを採用しているが、バンプ２は、半田やＡｕなどの金属に限らず、シリコーン系樹脂（例えば、弾性率が１０ＭＰａ以下のシリコーン樹脂などのシリコーン系樹脂）の導電性ペーストにより形成してもよく、この場合には、各バンプ２を金属やエポキシ樹脂系の導電性ペーストなどにより構成する場合に比べて、各バンプ２の弾性率が小さくて応力緩和性が大きいので、基板３への実装時などの温度変化に起因して半導体素子１に生じる応力をより低減することができるとともに、接合信頼性を向上させることができる。
【００４７】
また、上述の各実施形態では、９つのパッド１９を設けた半導体素子１について例示したが、パッド１９の数は特に限定するものではなく３つ以上であればよく、４つ以上の場合には、上述の３箇所のうち少なくとも１箇所で複数のバンプ２を密集して配置することで、複数のバンプ２が配置される箇所での半導体素子１の局所的な変形を抑制することができる。
【００４８】
また、上述の各実施形態では、半導体素子１として、ＭＥＭＳデバイスの一例としてピエゾ抵抗形の半導体加速度センサチップを例示したが、半導体素子１は、半導体加速度センサチップに限らず、例えば、容量形の加速度センサチップやジャイロセンサ、圧力センサ、マイクロアクチュエータ、マイクロリレー、マイクロバルブ、赤外線センサなどのＭＥＭＳデバイスや、ＩＣチップ、半導体スイッチ（例えば、ＭＯＳＦＥＴなど）などにも適用できる。また、半導体素子１の外周形状は正方形状に限らず、矩形状であればよい。
【図面の簡単な説明】
【００４９】
【図１】実施形態１の半導体素子の実装構造を示し、（ａ）は要部概略平面図、（ｂ）は要部概略断面図である。
【図２】同上における半導体素子の概略平面図、（ｂ）は概略断面図である。
【図３】同上の半導体素子である半導体加速度センサチップの回路図である。
【図４】同上における基板への半導体素子の実装工程の説明図である。
【図５】実施形態２の半導体素子の実装構造を示し、（ａ）は要部概略平面図、（ｂ）は要部概略断面図である。
【図６】同上における各バンプの配置例の説明図である。
【図７】従来例における半導体素子の実装構造を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。
【図８】他の従来例における半導体素子の実装構造を示す概略平面図である。
【図９】同上における基板への半導体素子の実装工程の説明図である。
【符号の説明】
【００５０】
１  半導体素子
２  バンプ
３  基板
４  封止部
１１  フレーム部
１２  重り部
１３  撓み部
１９  パッド
３９  接続用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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