(57)【特許請求の範囲】
【請求項１】
半導体基板表面に形成される第１導電型ベース層と、前記第１導電型ベース層の表面に選択的に形成される第２導電型エミッタ領域と、前記第１導電型ベース層に接合する第２導電型ベース層と、前記第２導電型ベース層に接合しコレクタ電極に接続される第１導電型コレクタ層と、前記第１導電型ベース層と前記第２導電型エミッタ領域とに接続されるエミッタ電極と、絶縁膜を介して前記第１導電型ベース層に対向し前記第２導電型エミッタ領域と前記第２導電型ベース層との間で流れる電流を制御するゲート電極とを有し、前記エミッタ電極と前記コレクタ電極との間の電流制御を行う半導体装置において、
前記第１導電型ベース層のうち前記第２導電型エミッタ領域を配置されるセルエリア部分と、前記第１導電型ベース層のうち前記第２導電型エミッタ領域を配置されない非セルエリア部分との間に第１トレンチが形成され、前記セルエリア部分と前記非セルエリア部分とが電気的に分断され、
前記第２導電型エミッタ領域の長手方向の中心線に沿って設けられ、前記第１トレンチから前記非セルエリア部分に突出するように形成される端部を有する第２トレンチを備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１トレンチ内には絶縁膜を介して電極材が埋設され、当該電極材が前記ゲート電極へ配線として用いられることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１トレンチに沿って、前記非セルエリア部分の前記第１導電型ベース層を前記エミッタ電極に接続するコンタクトが配置されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高電圧、大電流のスイッチング制御を行うことができる半導体デバイスに関する。
【０００２】
【従来の技術】
与えられた電源から電気自動車などのモータを駆動するための所望の電流、電圧を生成するためにインバータ装置が用いられる。このインバータは、スイッチング素子とそれに逆並列に接続された還流用ダイオードとを一対とした構成を含んでいる。
【０００３】
このようなインバータに用いられる絶縁ゲートトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）やＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）のような電力用スイッチング素子に関しては電力損失の低減が非常に重要な課題であり、低オン電圧化（すなわち低オン抵抗化）が要求されている。このため、従来の横型ゲート構造に比べセルの高密度化が可能な縦型ゲート構造を採用して、オン電圧を低減させることが図られている。
【０００４】
また、そのスイッチング素子にはインバータの高速動作を実現するために、高速なスイッチング動作が要求されるとともに、スイッチング動作に伴うスイッチング損失が少ないことが要求される。加えて、スイッチング素子の単位面積当たりに流すことが可能な電流、すなわち可制御電流密度の向上を図り、スイッチング素子の小型化及び１ウエハから得られるチップ数の増大に伴うスイッチング素子のコスト低減のための努力がなされている。
【０００５】
このような要求に応えるスイッチング素子としてＩＧＢＴが好適である。ＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタとを１チップに複合した半導体素子であり、ＭＯＳゲートによる高速スイッチング性能とバイポーラトランジスタ動作による高耐圧、高導通特性を兼ね備えているからである。特に、トレンチ構造により縦型ゲート構造を構成するトレンチＩＧＢＴはオン電圧と高速スイッチング性能とに対する要求を良好に両立できる素子として注目を浴びている。
【０００６】
図７はトレンチＩＧＢＴの原理を説明するためのトレンチＩＧＢＴの模式的な断面図である。素子の半導体部分２には大きくは表面から裏面に向けてｐベース層４、ｎ-エピタキシャル層６、ｎ+バッファ層８、ｐ+コレクタ層１０が形成される。さらにｐベース層４の表面側には、ｎ+エミッタ領域１２が形成される。このｎ+エミッタ領域１２は表面にｐベース層４が露出する部分を残すように形成される。トレンチ１４は半導体部分２の表面からｎ+エミッタ領域１２、ｐベース層４を削り、ｎ-エピタキシャル層６に達する深さにまで形成される。そのトレンチ１４内にゲート酸化膜１６を介してゲート電極１８が埋設される。半導体部分２の表面にはｐベース層４とｎ+エミッタ領域１２に接触するエミッタ電極２０が設けられる。なお、トレンチ１４の上には層間絶縁膜２２が配され、その上にエミッタ電極２０が形成され、これによりゲート電極１８とエミッタ電極２０との絶縁が確保される。また、ｐ+コレクタ層１０にはコレクタ電極２３が接続される。
【０００７】
この構成において、ｎ+エミッタ領域１２、ｐベース層４、ｎ-エピタキシャル層６及びゲート電極１８がＭＯＳＦＥＴを構成する。コレクタ電位をエミッタ電位より高くした状態で、ゲート電位をエミッタ電位に対して正電位にする。ゲート電圧が閾値電圧を越えるとｐベース層４のゲート電極１８に接する領域にチャネルが形成され、ｎ+エミッタ領域１２からｎ-エピタキシャル層６へ多数の電子が流入しオン状態となる。
【０００８】
また、ｐベース層４、ｎ-エピタキシャル層６、ｎ+バッファ層８、ｐ+コレクタ層１０がｐｎｐバイポーラトランジスタを構成する。オン状態となると、このｐｎｐバイポーラトランジスタ部分ではｐ+コレクタ層１０からｎ-エピタキシャル層６へ正孔が流入する。これによりｎ-エピタキシャル層６に多数の正孔と電子が蓄積され、ｎ-エピタキシャル層６の抵抗が大きく低下する。この伝導度の変調効果により素子のオン電圧が大きく低下する。
【０００９】
さて、ＩＧＢＴでは、オン状態時にはｎ-エピタキシャル層６に流入した正孔の大部分はそこで電子と再結合するが、余剰分がエミッタ電極２０へ流れる。またスイッチング動作時にはｎ-エピタキシャル層６に蓄積された正孔をｐベース層４を通してエミッタ電極２０に正孔電流として流し除去する必要がある。ここで上記ＩＧＢＴの素子構造はｐ+コレクタ層１０、ｎ-エピタキシャル層６、ｐベース層４、ｎ+エミッタ領域１２からなる寄生サイリスタを伴っている。そのため、このオン状態時及びスイッチング動作時におけるｐベース層４を流れる正孔電流が大きくなると、この寄生サイリスタが導通状態となり、ゲート電極１８によって素子の動作を制御できないラッチアップ現象が生じる。そしてこの寄生サイリスタがラッチアップすることにより素子の破壊が生じ得る。
【００１０】
破壊耐量の向上を目的として寄生サイリスタの動作を抑制する従来技術では、もっぱら素子の基本構成単位であるセルの構造に関心が向けられていた。例えば、特開平１−１９８０７６号公報に示される従来技術は、素子のセル領域の表面構造を工夫するものである。
【００１１】
【発明が解決しようとする課題】
しかし、このようなセル構造の改良を実施しても、そのセルの構造から予測されるよりも低い破壊耐量しか得られないという問題があった。
【００１２】
本発明は上記問題点を解消するためになされたもので、ラッチアップ現象による素子の破壊が抑制された信頼性の高い半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
我々が検討を行った結果、セル構造の改良が期待されるほどには破壊耐量の向上をもたらさないという上記問題は、チップ上に配列されたセルのうち周辺部のセルに正孔電流が集中することが原因で生じていることが判明した。
【００１４】
このセル周辺部での正孔電流の集中を次に説明する。図８は、従来のトレンチＩＧＢＴのセル周辺部の模式的な上面図である。ｐベース層４に設けられた複数のトレンチ１４に沿って、ｎ+エミッタ領域１２が設けられる。ｎ+エミッタ領域１２は図８において右側の部分に設けられ、この部分がセルエリア（活性領域）を構成し、左側の部分が非セルエリア（不活性領域）を構成する。ちなみに非セルエリアは、素子耐圧を維持するためやゲート配線を行うために用いられる。図９は図８に示す直線ＡＡ’に沿った素子断面の模式図である。矢印３０は、ｎ-エピタキシャル層６からｐベース層４への正孔電流を模式的に示すものである。セルエリアの内部領域での正孔電流は、もっぱら当該部分での各セル直下のｎ-エピタキシャル層６部分に蓄積された正孔によって生じるが、セルエリアの周辺部分での正孔電流は、各セル直下の正孔のみならず、当該セルに隣接する非セルエリアのｎ-エピタキシャル層６部分に蓄積された多量の正孔による成分も含む。すなわち、周辺セルには、非セルエリアからの正孔電流が集中する。そのため、周辺セルでの正孔電流はセルエリアの中央部のセルの数倍以上となることが分かった。
【００１５】
従来技術はセルエリアの中央部での破壊耐量を向上させることはできても、上記周辺セルでの正孔電流集中を有効に防止することはできず、そのため素子全体での破壊耐量は従来技術で期待されるものより低い値に留まっていた。
【００１６】
本発明は、上述のような機構によって生じる周辺セルへの電流集中を抑制することにより、半導体装置の破壊を回避するという課題を解決し、上記目的を達成するものである。
【００１７】
本発明に係る半導体装置は、半導体基板表面に形成される第１導電型ベース層と、前記第１導電型ベース層の表面に選択的に形成される第２導電型エミッタ領域と、前記第１導電型ベース層に接合する第２導電型ベース層と、前記第２導電型ベース層に接合しコレクタ電極に接続される第１導電型コレクタ層と、前記第１導電型ベース層と前記第２導電型エミッタ領域とに接続されるエミッタ電極と、絶縁膜を介して前記第１導電型ベース層に対向し前記第２導電型エミッタ領域と前記第２導電型ベース層との間で流れる電流を制御するゲート電極とを有し、前記エミッタ電極と前記コレクタ電極との間の電流制御を行う半導体装置において、前記第１導電型ベース層のうち前記第２導電型エミッタ領域を配置されるセルエリア部分と、前記第１導電型ベース層のうち前記第２導電型エミッタ領域を配置されない非セルエリア部分との間に第１トレンチが形成され、前記セルエリア部分と前記非セルエリア部分とが電気的に分断され、前記第２導電型エミッタ領域の長手方向の中心線に沿って設けられ、前記第１トレンチから前記非セルエリア部分に突出するように形成される端部を有する第２トレンチを備えるものである。
【００１８】
本発明によれば、第２導電型ベース層から非セルエリア部分の第１導電型ベース層に電荷が流入しても、当該電荷による電流がセルエリア部分の第１導電型ベース層へ流れることがトレンチによって阻害される。よって、非セルエリアからセルエリア周辺部に電流が集中しにくく、当該部分での寄生サイリスタのラッチアップ現象が抑制される。
【００１９】
本発明の好適な態様は、前記第１トレンチ内に絶縁膜を介して電極材が埋設され、当該電極材が前記ゲート電極へ配線として用いられる半導体装置である。
【００２０】
また他の本発明に係る半導体装置は、前記第１トレンチに沿って、前記非セルエリア部分の前記第１導電型ベース層を前記エミッタ電極に接続するコンタクトが配置されるものである。
【００２１】
本発明によれば、非セルエリア部分の第１導電型ベース層がセルエリア側の端部にコンタクトが設けられ、ここでエミッタ電極に接続される。これにより、非セルエリア部分下からセルエリア側へ流入しようとする電荷が、セルエリアに到達する手前に位置するコンタクトから吸い出され、非セルエリア側からセルエリアへの電流が効果的に抑制される。
【００２２】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００２３】
図１は本発明に係る絶縁型半導体装置の模式的な上面図である。本装置は、チップの周囲に配されるゲート配線４０によって、その外側の素子耐圧維持領域４２と内側のセルエリアを含む領域とに区分けされる。このゲート配線４０の内側の領域は、その間に配されるゲート配線４４によって区分けされ、ここでは３つのセルエリア４６が形成される。ゲート配線４０，４４はゲートパッド４８に接続される。なお、図１において、各電極にコンタクトを取るためのコンタクトホール等の構造は図を簡明とするため省略している。
【００２４】
図２は、本装置の構造を詳細に説明するために、図１中の領域５２を拡大した上面図である。セルエリア４６に形成されるトレンチＩＧＢＴの基本構造自体は従来の技術にて説明した公知のものと同様であり、その構造、動作については説明を省略し、以下の説明及び図面において、図７と同様の構成要素には同一の符号を付すこととする。
【００２５】
ｐ+コレクタ層１０を構成するシリコンｐ+基板（不純物濃度：１×１０18ｃｍ-3以上）の上には、ｎ+バッファ層８（厚さ：１０〜２０μｍ）及びｎ-エピタキシャル層６（厚さ：５０〜１００μｍ）がそれぞれエピタキシャル成長法により形成される。なお、ｎ+バッファ層８は、不純物濃度１×１０17ｃｍ-3程度の低抵抗層である。一方、ｎ-エピタキシャル層６の不純物濃度は１×１０14ｃｍ-3程度である。
【００２６】
ｐベース層４（厚さ：２〜５μｍ，不純物のピーク濃度：約１×１０17ｃｍ-3）はｎ-エピタキシャル層６の表面には不純物を熱拡散することにより形成される。このｐベース層４の表面にフォトレジスト膜が形成され、このフォトレジスト膜をパターニングして、ｎ+領域を形成するためのマスクが形成される。ｎ+領域（拡散深さ：０．５〜１μｍ程度，不純物のピーク濃度：約１×１０20ｃｍ-3）は、このマスクの上から不純物をイオン注入することにより形成される。
【００２７】
ｎ+領域のパターンは、幅数μｍ、長さ１ｍｍ程度の細長いストライプ形状のｎ+エミッタ領域１２を含んでいる。大電流制御を可能とするために、セルエリア４６内にはＩＧＢＴが多数並列に配置される。これに対応して、ｎ+エミッタ領域１２も複数並列に配置される。なお、ｎ+領域は互いに隣り合うｎ+エミッタ領域１２間を橋渡しするコンタクト領域６０を含んでいる。このコンタクト領域６０は、もっぱらｎ+エミッタ領域１２とエミッタ電極２０（図１におけるエミッタ電極５０）との電気的接触を確保するために設けられている。
【００２８】
ｎ+エミッタ領域１２の長手方向の中心線に沿ってトレンチ１４が形成される。このトレンチ１４は、ｐベース層４より１〜３μｍ程度深い深さを有し、またその幅は１μｍ、長さはｎ+エミッタ領域１２と同じく１ｍｍ程度に形成される。トレンチ１４をｎ+エミッタ領域１２の中心線に沿って形成することにより、各ｎ+エミッタ領域１２はトレンチ１４に隣接する２つの領域に分割される。トレンチ１４の内側にはゲート酸化膜１６を介して、ゲート電極１８が埋設される。なお、ゲート酸化膜１６の膜厚は８０〜１００ｎｍである。またゲート電極１８は例えば４μｍ間隔程度となるように構成される。
【００２９】
セルエリアと非セルエリアを電気的に分断するトレンチ６８は、トレンチ６２内にゲート酸化膜６４を形成した後、配線電極６６を埋設することにより形成される。トレンチ６８は、基本的にゲート電極１８と共通の工程によって形成することができる。またトレンチ６２はセルエリア４６の外側、つまりｎ+エミッタ領域１２が形成されない領域のｐベース層４部分に設けられる。
【００３０】
本半導体装置の構造の特徴の一つはこの点、すなわち、ｐベース層４がｐベース層４より深いトレンチ６２によって、セルエリア４６とその他の領域（すなわち非セルエリア）とに分離される点にある。ここで、その他の領域とは、素子耐圧維持領域４２、ゲートパッド４８、ゲート配線４０，４４等をいう。
【００３１】
その後、トレンチ１４，６２の上には、トレンチ１４，６２を覆うようにストライプ状の層間絶縁膜２２が設けられる。この層間絶縁膜２２は次に当該膜上に設けられるエミッタ電極２０と当該膜下に形成されたゲート電極１８，６６との絶縁を確保するためのものである。
【００３２】
この層間絶縁膜２２の次にエミッタ電極２０が形成される。図３は図２に示す直線ＢＢ’に沿った素子断面の模式図である。上述のように層間絶縁膜２２を設けたことにより、エミッタ電極２０はｐベース層４等、半導体層が露出する部分だけでなく、ゲート電極１８，６６が配置される領域にも積層することができる。つまり基本的にエミッタ電極２０はセルエリア４６全面に形成され、これによりエミッタ電極２０に対する微細なパターニングが不要となる。また本半導体装置においては、エミッタ電極２０はトレンチ６２を越えて非セルエリアまで延びる。エミッタ電極２０はセルエリアにおいては層間絶縁膜２２の隙間に露出するｐベース層４、ｎ+エミッタ領域１２に電気的に接触し、それらを共通電位に保つ。また非セルエリアにおいては、トレンチ６２の近傍に沿ってエミッタ電極２０とｐベース層４とを電気的に接触させるコンタクト７２が設けられる。なお、セルエリアにおけるｎ+エミッタ領域１２は少なくとも部分的に層間絶縁膜２２に覆われ、層間絶縁膜２２の隙間に露出するｎ+エミッタ領域１２の面積は少なくなる。上述したコンタクト領域６０はこれを補うために設けられている。
【００３３】
次に本半導体装置の動作を説明する。コレクタ電位をエミッタ電位より高くした状態で、ゲート電位をエミッタ電位に対して正電位にする。ゲート電圧が閾値電圧を越えて十分な値となるとｐベース層４のゲート電極１８に接する領域にチャネルが形成され、ｎ+エミッタ領域１２からｎ-エピタキシャル層６へ多数の電子が流入しオン状態となる。オン状態となると、ｐベース層４、ｎ-エピタキシャル層６、ｎ+バッファ層８、ｐ+コレクタ層１０で構成されるｐｎｐバイポーラトランジスタ部分ではｐ+コレクタ層１０からｎ-エピタキシャル層６へ正孔が流入する。これによりｎ-エピタキシャル層６に多数の正孔と電子が蓄積され、ｎ-エピタキシャル層６の抵抗が大きく低下する。この伝導度の変調効果により従来の半導体装置同様、オン電圧が大きく低下する。一方、ゲート電圧が閾値電圧よりも低い値となると、ｎ+エミッタ領域１２からｎ-エピタキシャル層６への電子の流入がストップし、オフ状態となる。
【００３４】
さて、オン状態時、スイッチング時においては従来の技術で述べたように、ｎ-エピタキシャル層６に蓄積された正孔を、ｐベース層４を通してエミッタ電極２０に正孔電流として流し除去する必要がある。本半導体装置においては、上述したように、トレンチ６２によってｐベース層４がセルエリア４６と非セルエリアとに分離される。これにより、非セルエリア直下のｎ-エピタキシャル層６に蓄積された正孔はｐベース層４内を伝ってセルエリアに流入することを阻害され、非セルエリアからの周辺セルへの正孔電流の集中が抑制される。図３にはこのセルエリア周辺部における正孔電流の様子が模式的に示されている。同図において矢印７０が、本半導体装置における非セルエリア直下のｎ-エピタキシャル層６からｐベース層４への正孔電流を示している。このように周辺セルのｎ+エミッタ領域１２へ正孔電流７０が流れることが防止されることにより、周辺セルにおける寄生サイリスタのラッチアップが起こりにくくなる。
【００３５】
また、本半導体装置では、上述のようにエミッタ電極２０がコンタクト７２を介して非セルエリアのｐベース層４とトレンチ６２の近傍にて電気的に接触している。これにより、非セルエリア直下のｎ-エピタキシャル層６に蓄積された正孔はセルエリアに達する前にコンタクト７２からエミッタ電極２０に吸い出される。よって、非セルエリアからセルエリア周辺部分への正孔の流入がさらに効果的に抑制され、寄生サイリスタのラッチアップが良好に回避される。なお、コンタクト７２からの正孔の吸引・排出を効果的に行うためには、コンタクト７２をトレンチ６２の非セルエリア側に沿って、連続的に、又は所定間隔以下で配置するのが好ましい。
【００３６】
上述の特徴を有する本半導体装置は、そのような特徴を有さない従来の半導体装置との比較において２倍以上の電流を流しても素子破壊を生じることがなくなった。
【００３７】
なお、上述の実施形態では、トレンチ６２は上面から見て直線状に形成されている。しかし、トレンチ６２の本質的機能は、非セルエリアとセルエリア４６との間でｐベース層４を分断し、非セルエリアから周辺セルへ正孔電流が集中的に流入することを阻害する点にあり、そのパターンは必ずしも直線のものに限定されない。図４は、その一例を示す半導体装置のセル周辺部の模式的な上面図である。この例では、段違いのパターンに形成されたトレンチ電極８０によって、非セルエリアとセルエリアとのｐベース層４が分断されている。この構成によっても、上記実施の形態と同様の効果が得られた。
【００３８】
また、トレンチは１本に限定されない。図５は、その一例を示す半導体装置のセル周辺部の模式的な上面図である。この例では、非セルエリアとセルエリアとの間は、２本のトレンチ電極９０，９２によって分断されている。この構成によっても、上記実施の形態と同様に良好な破壊耐量が実現された。
【００３９】
さらに、ｐベース層４を非セルエリアとセルエリアとの間で分断して正孔電流の流入を阻害するためには、トレンチには必ずしも電極材を埋設しなくてもよい。図６は、その一例を示す半導体装置のセル周辺部の模式的な断面図である。この例ではトレンチ１００は絶縁物で埋めただけの構造である。
【００４０】
ここまで、本発明をトレンチＩＧＢＴに適用した例を述べてきたが、本発明はプレーナ型のＩＧＢＴに適用することもでき、そのセルエリアと非セルエリアとを分離して、破壊耐量の改善を図ることができる。
【００４１】
また、上述のようなｎ型チャネル素子だけでなくｐ型チャネル素子に適用しても同様の効果が得られる。
【００４２】
【発明の効果】
本発明の半導体装置によれば、非セルエリアとセルエリアとの間に設けられたトレンチにより非セルエリアからセルエリアへ正孔電流が流れ込むことが阻害されるので、セルエリアの周辺セルに正孔電流が集中してラッチアップ現象が生じることが回避される。すなわち、高破壊耐量な絶縁ゲート型半導体装置が得られ、インダクタンス負荷等のスイッチング時において発生するサージ電圧等による素子破壊が防止され、より大電流での使用が可能となる効果が得られる。
【図面の簡単な説明】
【図１】  本発明の実施形態である絶縁型半導体装置の模式的な上面図である。
【図２】  本装置のセルエリア周辺部の模式的な上面図である。
【図３】  本装置のセルエリア周辺部の模式的な断面図である。
【図４】  本発明の他の実施形態であるセルエリア周辺部の模式的な上面図である。
【図５】  本発明の他の実施形態であるセルエリア周辺部の模式的な上面図である。
【図６】  本発明の他の実施形態であるセルエリア周辺部の模式的な断面図である。
【図７】  トレンチＩＧＢＴの原理を説明するためのトレンチＩＧＢＴの模式的な断面図である。
【図８】  従来のトレンチＩＧＢＴのセル周辺部の模式的な上面図である。
【図９】  従来のトレンチＩＧＢＴのセル周辺部の模式的な断面図である。
【符号の説明】
４  ｐベース層、６  ｎ-エピタキシャル層、８  ｎ+バッファ層、１０  ｐ+コレクタ層、１２  ｎ+エミッタ領域、１４，６２，１００  トレンチ、１６，６４  ゲート酸化膜、１８  ゲート電極、２０，５０  エミッタ電極、２２  層間絶縁膜、４０，４４  ゲート配線、４２  素子耐圧維持領域、４６  セルエリア、６６  配線電極、７２  コンタクト、８０，９０，９２  トレンチ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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