(57)【特許請求の範囲】
【請求項１】
両端に書き込み用の電圧が印加されることで印加された書き込み用の電圧の極性に依存して決定される抵抗状態に遷移すると共に、前記抵抗状態に応じて異なる情報が関連付けられることで情報の記憶が可能な２端子構造の可変抵抗素子を備えて構成されたメモリセルと、
前記可変抵抗素子と電気的に接続可能に構成されることで、前記可変抵抗素子の一方の端子である第１端子と他方の端子である第２端子との間に書き込み電圧又は読み出し電圧を印加可能な電圧印加手段と、
一方の電極である第１電極が前記第２端子と電気的に接続され、他方の電極である第２電極が所定の電位を示す第１電位線と電気的に接続されたキャパシタと、を備えてなり、
前記可変抵抗素子が、更に前記第１端子及び前記第２端子の双方と前記第１電位線とを電気的に接続可能に構成されており、
前記電圧印加手段が第１極性の書き込み用の電圧を発生することで、前記可変抵抗素子の両端に、前記第２端子を基準としたときの前記第１端子の電位が前記第１極性を示す書き込み用の第１電圧を印加可能であると共に、前記キャパシタに、前記第２電極を基準としたときの前記第１電極の電位が前記第１極性を示すキャパシタ電圧を誘起する第１電荷を蓄積可能であり、
前記キャパシタに前記第１電荷が蓄積された状態の下で前記第１端子と前記第１電位線とを接続することで、前記可変抵抗素子の両端に、前記第２端子を基準としたときの前記第１端子の電位が前記第１極性とは逆の第２極性を示す書き込み用の第２電圧を印加可能であり、
前記電圧印加手段と前記第１端子とがビット線によって電気的に接続可能に構成されており、
前記電圧印加手段と前記ビット線との導通／非導通状態を選択可能な第１スイッチング素子と、
前記第２端子と前記第１電位線との導通／非導通状態を選択可能な第２スイッチング素子と、
前記第１端子と前記第１電位線との導通／非導通状態を選択可能な第３スイッチング素子と、を備え、
少なくとも前記第１スイッチング素子を導通状態、前記第３スイッチング素子を非導通状態として前記電圧印加手段から前記第１極性の書き込み用の電圧を発生させることで前記可変抵抗素子に対して書き込み用の前記第１電圧の印加が可能であり、
前記第１スイッチング素子を導通状態、前記第２及び第３スイッチング素子を非導通状態として前記電圧印加手段から前記第１極性の電圧を発生させて前記キャパシタに前記第１電荷を蓄積させた後、前記第１及び第２スイッチング素子を非導通状態、前記第３スイッチング素子を導通状態とすることで前記キャパシタに誘起された前記キャパシタ電圧によって前記可変抵抗素子に対して書き込み用の前記第２電圧の印加が可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
行方向又は列方向の何れか一の方向に前記キャパシタが複数配列されてなるキャパシタアレイと、
前記メモリセルアレイ内に存在する複数の前記メモリセルの中から書き込み又は読み出し処理の対象となる選択メモリセルを特定するためのメモリセル選択手段と、を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセル選択手段が複数の前記メモリセル毎に、前記第２端子とソース或いはドレインの一方を接続し、前記第１電極並びに前記第２スイッチング素子とソース或いはドレインの他方を接続して配置された選択トランジスタによって構成され、
前記メモリセルアレイが、
行方向又は列方向の何れか一の方向である第１方向に延伸する複数のビット線、前記第１方向又は行方向若しくは列方向の何れか一の方向であって前記第１方向とは異なる第２方向に延伸する複数のワード線、並びに前記複数のキャパシタが配列された方向と直交するソース線方向に延伸する複数のソース線を備えると共に、
前記第１方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第１端子夫々を、共通の前記ビット線に接続し、
前記第２方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第２端子夫々と電気的に接続された前記各選択トランジスタのゲート電極夫々を共通の前記ワード線に接続し、
前記ソース線方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第２端子夫々を、前記選択トランジスタを介して共通の前記ソース線に接続し、
複数の前記ソース線夫々が、前記各ソース線毎に異なる一の前記キャパシタの前記第１電極と接続すると共に、更に前記第１電位線と接続可能に構成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗素子を流れる電流を読み出し可能な読み出し回路を備え、
前記可変抵抗素子が、両端に書き込み用の前記第１電圧が印加されると低抵抗状態に遷移すると共に、両端に書き込み用の前記第２電圧が印加されると前記低抵抗状態より高抵抗の高抵抗状態に遷移する性質を有し、
前記読み出し回路が、
前記電圧印加手段から前記読み出し電圧が印加された状態で前記可変抵抗素子を流れる電流量又は前記可変抵抗素子と直列に接続された所定の負荷抵抗の両端電圧を検出し、
当該検出値が所定の閾値より大きい場合には、前記可変抵抗素子が前記低抵抗状態である場合に対応付けられている所定の第１情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行い、
当該検出値が前記所定の閾値より小さい場合には、前記可変抵抗素子が前記高抵抗状態である場合に対応付けられている前記第１情報とは異なる所定の第２情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行うことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１電圧が正電圧であり、前記第２電圧が負電圧であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
請求項４又は５に記載の不揮発性半導体記憶装置の駆動方法であって、
前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第１極性の電圧を発生させて前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積する第１ステップと、
その後に、前記第１ステップにおいて前記キャパシタに蓄積された前記第１電極を放電する第２ステップと、
その後に、前記初期状態に再び移行させる第３ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第１情報を書き込むことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
請求項４又は５に記載の不揮発性半導体記憶装置の駆動方法であって、
前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段から前記第１極性の電圧を発生させることで前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積して前記キャパシタ電圧を誘起する第４ステップと、
その後に、前記キャパシタ電圧によって前記可変抵抗素子に前記第２電圧を印加する第５ステップと、
その後に、前記キャパシタに残存する前記第１電荷を放電する第６ステップと、
その後に、前記初期状態に再び移行させる第７ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第２情報を書き込むことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項８】
前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第１極性の電圧を発生させて前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積する第１ステップと、
その後に、前記第１ステップにおいて前記キャパシタに蓄積された前記第１電極を放電する第２ステップと、
その後に、前記初期状態に再び移行させる第３ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第１情報を書き込むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の駆動方法。
【請求項９】
前記第１ステップが、前記第１〜第３スイッチング素子が全て非導通状態である前記初期状態から、前記第１スイッチング素子を導通状態として前記電圧印加手段から前記第１極性の書き込み用の電圧を発生させるステップであり、
前記第２ステップが、前記第１ステップ終了後に前記第１スイッチング素子を非導通状態、前記第２スイッチング素子を導通状態とするステップであり、
前記第３ステップが、前記第２ステップ終了後に前記第２スイッチング素子を非導通状態とするステップであることを特徴とする請求項６又は８に記載の不揮発性半導体記憶装置の駆動方法。
【請求項１０】
前記第４ステップが、前記第１〜第３スイッチング素子が全て非導通状態である前記初期状態から、前記第１スイッチング素子を導通状態として前記電圧印加手段から前記第１極性の電圧を発生させるステップであり、
前記第５ステップが、前記第４ステップ終了後に前記第１スイッチング素子を非導通状態、前記第３スイッチング素子を導通状態とするステップであり、
前記第６ステップが、前記第５ステップ終了後に前記第２スイッチング素子を導通状態とするステップであり、
前記第７ステップが、前記第６ステップ終了後に前記第２及び第３スイッチング素子を非導通状態とするステップであることを特徴とする請求項７又は８に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な不揮発メモリ素子からなる不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置の大容量化は著しく、製品レベルでは４Ｇバイト程度の容量の製品が数万円程度の価格で販売されている。特にＵＳＢメモリ等の携帯型或いは可搬型メモリとしてその商品価値は増しており、これまで光磁気ディスク等が占めてきた市場を奪取する勢いである。又、数Ｇバイトの容量は携帯音楽プレイヤー用ストレージとしても十分であり、急速に普及しつつあるハードディスク搭載型携帯音楽プレイヤー用とは別に固体素子である不揮発性半導体記憶装置を搭載した携帯音楽プレイヤーは耐振動性や高信頼性、或いは低消費電力といった固体素子メモリならではの原理的な優位性をユーザーにアピールすることに成功しており、上記の音楽及び画像用の携帯型或いは可搬型商品用ストレージとして主流になると見込まれている。
【０００３】
一方、フラッシュメモリの弱点を克服する、高速動作を特徴とする次世代不揮発性半導体記憶装置の候補として強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）等、夫々独自の原理に基づく不揮発性メモリ素子の研究開発が昨今行われている。これらの次世代不揮発性半導体記憶装置の記憶素子の情報書換え方法としては、両極性の電圧或いは電流を用いて書き換えを行う方法と単一極性の電圧或いは電流を用いて書き換えを行う方法の２方法がある。ＦｅＲＡＭ、ＭＲＡＭの駆動方法は前者であり、ＰＲＡＭは後者である。ＲＲＡＭにおいては、両者での駆動が報告されている。
【０００４】
【特許文献１】特開２００４−８７０６９号公報
【特許文献２】米国特許第６，７９８，６８５号明細書
【特許文献３】特開２０００−８２７９１号公報
【非特許文献１】Ａｎ  Ｃｈｅｎ他、“Ｎｏｎ−Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｓｗｉｔｃｈｉｎｇ  ｆｏｒ  Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．７４６−７４９，２００５年
【非特許文献２】Ｆｕｊｉｏｔｏ，Ｍ．他、“Ｈｉｇｈ−Ｓｐｅｅｄ  Ｒｅｓｉｓｔｉｖｅ  Ｓｗｉｔｃｈｉｎｇ  ｏｆ  ＴｉＯ２／ＴｉＮ  Ｎａｎｏ−Ｃｒｙｓｔａｌｌｉｎｅ  Ｔｈｉｎ  Ｆｉｌｍ”，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、  Ｖｏｌ．４５、ｐｐ．Ｌ３１０−Ｌ３１２，２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の２つの駆動方法のうち、両極性の電圧或いは電流を用いるものの場合、即ち、不揮発性メモリ素子の情報が、書換え時に素子に印加する電圧或いは電流の向きに依存するような素子の場合、両方向の電流を流せるように駆動回路を構成する必要がある。従って、従来は、カレントソースとカレントシンクの両方の機能を持つ駆動回路を不揮発性メモリ素子の２端子の両側に必要とする（特許文献１、２参照）。そのため、駆動回路の占有面積が大きくなり装置規模の拡大につながるという問題、並びに製造コストの増加につながるという問題がある。
【０００６】
本発明は、上記の問題点に鑑み、十分な駆動能力を持ちつつ規模の小さい駆動回路からなる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、両端に書き込み用の電圧が印加されることで印加された書き込み用の電圧の極性に依存して決定される抵抗状態に遷移すると共に、前記抵抗状態に応じて異なる情報が関連付けられることで情報の記憶が可能な２端子構造の可変抵抗素子を備えて構成されたメモリセルと、前記可変抵抗素子と電気的に接続可能に構成されることで、前記可変抵抗素子の一方の端子である第１端子と他方の端子である第２端子との間に書き込み電圧又は読み出し電圧を印加可能な電圧印加手段と、一方の電極である第１電極が前記第２端子と電気的に接続され、他方の電極である第２電極が所定の電位を示す第１電位線と電気的に接続されたキャパシタと、を備えてなり、前記可変抵抗素子が、更に前記第１端子及び前記第２端子の双方と前記第１電位線とを電気的に接続可能に構成されており、前記電圧印加手段が第１極性の書き込み用の電圧を発生することで、前記可変抵抗素子の両端に、前記第２端子を基準としたときの前記第１端子の電位が前記第１極性を示す書き込み用の第１電圧を印加可能であると共に、前記キャパシタに、前記第２電極を基準としたときの前記第１電極の電位が前記第１極性を示すキャパシタ電圧を誘起する第１電荷を蓄積可能であり、前記キャパシタに前記第１電荷が蓄積された状態の下で前記第１端子と前記第１電位線とを接続することで、前記可変抵抗素子の両端に、前記第２端子を基準としたときの前記第１端子の電位が前記第１極性とは逆の第２極性を示す書き込み用の第２電圧を印加可能であることを第１の特徴とする。
【０００８】
本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、可変抵抗素子の両端に書き込み用の第１電圧を印加するに際しては、電圧印加手段から第１極性の電圧を出力させることで行われ、又、書き込み用の第２電圧を印加するに際しては、予め電圧印加手段から第１極性の電圧を発生させることによってキャパシタに電荷を蓄積させてキャパシタ電圧を誘起し、この誘起されたキャパシタ電圧によって可変抵抗素子の両端に電圧を印加することによって行われる。即ち、電圧印加手段は、可変抵抗素子に第１電圧を印加するに際して必要な第１極性の電圧を発生するのみで良く、第２極性の電圧を発生する機能を有する必要がない。
【０００９】
特に、可変抵抗素子に書き込み用の第２電圧を印加するに際しては、キャパシタ電圧由来の電圧を可変抵抗素子の両端に印加すべく、第２端子を第１電位線と接続せずに第１端子を第１電位線と接続することで、両端子間にキャパシタ電圧由来の電圧を印加することで実現できる。従って、電圧印加手段から第１極性の電圧を出力することで第１電圧を可変抵抗素子の両端子間に印加可能に構成しておけば、第１端子を第１電位線と接続するか否かを選択するための駆動回路を備えるのみで可変抵抗素子の両端子間に書き込み用の第２電圧を印加することが可能となる。特に、第１極性が正極性であるとした場合には、書き込み用の第２電圧を印加するために必要な駆動回路は、第１電位線に電荷を放出するためのカレントシンクとしての機能のみを有すれば良く、逆に、第１極性が負極性であるとした場合には、書き込み用の第２電圧を印加するために必要な駆動回路は、第１電位線から電荷を流入するためのカレントソースとしての機能のみを有すれば良いため、駆動回路の構成を簡素化することができ、これによって装置規模を縮小することができる。
【００１０】
尚、前記第１電位線は、グランド線（接地線）としても構わないし、グランド線に所定の直流電圧が加減されることで所定の電位を示す電位線としても構わない。
【００１１】
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記電圧印加手段と前記第１端子とがビット線によって電気的に接続可能に構成されており、前記電圧印加手段と前記ビット線との導通／非導通状態を選択可能な第１スイッチング素子と、前記第２端子と前記第１電位線との導通／非導通状態を選択可能な第２スイッチング素子と、前記第１端子と前記第１電位線との導通／非導通状態を選択可能な第３スイッチング素子と、を備え、少なくとも前記第１スイッチング素子を導通状態、前記第３スイッチング素子を非導通状態として前記電圧印加手段から前記第１極性の書き込み用の電圧を発生させることで前記可変抵抗素子に対して書き込み用の前記第１電圧の印加が可能であり、前記第１スイッチング素子を導通状態、前記第２及び第３スイッチング素子を非導通状態として前記電圧印加手段から前記第１極性の電圧を発生させて前記キャパシタに前記第１電荷を蓄積させた後、前記第１及び第２スイッチング素子を非導通状態、前記第３スイッチング素子を導通状態とすることで前記キャパシタに誘起された前記キャパシタ電圧によって前記可変抵抗素子に対して書き込み用の前記第２電圧の印加が可能であることを第２の特徴とする。
【００１２】
本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、第１〜第３スイッチング素子の導通／非導通制御によって可変抵抗素子に対して印加される電圧の極性を制御することができる。これにより、印加される電圧の極性によって抵抗値が変化する性質を有する可変抵抗素子を備えるメモリセルに対して、スイッチング素子の制御によって異なる２値の情報を書き込むことが可能となる。
【００１３】
又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、行方向又は列方向の何れか一の方向に前記キャパシタが複数配列されてなるキャパシタアレイと、前記メモリセルアレイ内に存在する複数の前記メモリセルの中から書き込み又は読み出し処理の対象となる選択メモリセルを特定するためのメモリセル選択手段と、を備えることを第３の特徴とする。
【００１４】
又、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴構成に加えて、前記メモリセル選択手段が複数の前記メモリセル毎に、前記第２端子とソース或いはドレインの一方を接続し、前記第１電極並びに前記第２スイッチング素子とソース或いはドレインの他方を接続して配置された選択トランジスタによって構成され、前記メモリセルアレイが、行方向又は列方向の何れか一の方向である第１方向に延伸する複数のビット線、前記第１方向又は行方向若しくは列方向の何れか一の方向であって前記第１方向とは異なる第２方向に延伸する複数のワード線、並びに前記複数のキャパシタが配列された方向と直交するソース線方向に延伸する複数のソース線を備えると共に、前記第１方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第１端子夫々を、共通の前記ビット線に接続し、前記第２方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第２端子夫々と電気的に接続された前記各選択トランジスタのゲート電極夫々を共通の前記ワード線に接続し、前記ソース線方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第２端子夫々を、前記選択トランジスタを介して共通の前記ソース線に接続し、複数の前記ソース線夫々が、前記各ソース線毎に異なる一の前記キャパシタの前記第１電極と接続すると共に、更に前記第１電位線と接続可能に構成されていることを第４の特徴とする。
【００１５】
本発明に係る不揮発性半導体記憶装置の上記第４の特徴構成によれば、メモリセルアレイを構成する複数のメモリセルの中から選択した一のメモリセルが備える可変抵抗素子に対して、第１電圧若しくは第２電圧を印加することができる。これによって、特定された一のメモリセルに対して２値の情報を書き込むことが可能となり、大容量の情報記憶が可能な不揮発性半導体記憶装置を実現できる。
【００１６】
又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第４の何れか一の特徴構成に加えて、前記可変抵抗素子を流れる電流を読み出し可能な読み出し回路を備え、前記可変抵抗素子が、両端に書き込み用の前記第１電圧が印加されると低抵抗状態に遷移すると共に、両端に書き込み用の前記第２電圧が印加されると前記低抵抗状態より高抵抗の高抵抗状態に遷移する性質を有し、前記読み出し回路が、前記電圧印加手段から前記読み出し電圧が印加された状態で前記可変抵抗素子を流れる電流量又は前記可変抵抗素子と直列に接続された所定の負荷抵抗の両端電圧を検出し、当該検出値が所定の閾値より大きい場合には、前記可変抵抗素子が前記低抵抗状態である場合に対応付けられている所定の第１情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行い、当該検出値が前記所定の閾値より小さい場合には、前記可変抵抗素子が前記高抵抗状態である場合に対応付けられている前記第１情報とは異なる所定の第２情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行うことを第５の特徴とする。
【００１７】
本発明に係る不揮発性半導体記憶装置の上記第５の特徴構成によれば、メモリセルが備える可変抵抗素子の抵抗値の大小によって関連付けられた２値の情報の読み出しが可能となる。
【００１８】
又、本発明に係る不揮発性半導体記憶装置は、上記第５の特徴構成に加えて、前記第１電圧が正電圧であり、前記第２電圧が負電圧であることを第６の特徴とする。
【００１９】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第５又は第６の特徴構成を有する不揮発性半導体記憶装置の駆動方法であって、前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第１極性の電圧を発生させて前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積する第１ステップと、その後に、前記第１ステップにおいて前記キャパシタに蓄積された前記第１電極を放電する第２ステップと、その後に、前記初期状態に再び移行させる第３ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第１情報を書き込むことを第１の特徴とする。
【００２０】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第５又は第６の特徴構成を有する不揮発性半導体記憶装置の駆動方法であって、前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段から前記第１極性の電圧を発生させることで前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積して前記キャパシタ電圧を誘起する第４ステップと、その後に、前記キャパシタ電圧によって前記可変抵抗素子に前記第２電圧を印加する第５ステップと、その後に、前記キャパシタに残存する前記第１電荷を放電する第６ステップと、その後に、前記初期状態に再び移行させる第７ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第２情報を書き込むことを第２の特徴とする。
【００２１】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第２の特徴に加えて、前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第１極性の電圧を発生させて前記可変抵抗素子に前記第１電圧を印加すると共に、前記キャパシタに前記第１電荷を蓄積する第１ステップと、その後に、前記第１ステップにおいて前記キャパシタに蓄積された前記第１電極を放電する第２ステップと、その後に、前記初期状態に再び移行させる第３ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第１情報を書き込むことを第３の特徴とする。
【００２２】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１又は第３の特徴に加えて、前記電圧印加手段と前記第１端子とがビット線によって電気的に接続可能に構成されると共に、前記電圧印加手段と前記ビット線との導通／非導通状態を選択可能な第１スイッチング素子と、前記第２端子と前記第１電位線との導通／非導通状態を選択可能な第２スイッチング素子と、前記第１端子と前記第１電位線との導通／非導通状態を選択可能な第３スイッチング素子と、を備える不揮発性半導体記憶装置の駆動方法であって、前記第１ステップが、前記第１〜第３スイッチング素子が全て非導通状態である前記初期状態から、前記第１スイッチング素子を導通状態として前記電圧印加手段から前記第１極性の書き込み用の電圧を発生させるステップであり、前記第２ステップが、前記第１ステップ終了後に前記第１スイッチング素子を非導通状態、前記第２スイッチング素子を導通状態とするステップであり、前記第３ステップが、前記第２ステップ終了後に前記第２スイッチング素子を非導通状態とするステップであることを第４の特徴とする。
【００２３】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第２又は第３の特徴に加えて、前記電圧印加手段と前記第１端子とがビット線によって電気的に接続可能に構成されると共に、前記電圧印加手段と前記ビット線との導通／非導通状態を選択可能な第１スイッチング素子と、前記第２端子と前記第１電位線との導通／非導通状態を選択可能な第２スイッチング素子と、前記第１端子と前記第１電位線との導通／非導通状態を選択可能な第３スイッチング素子と、を備える不揮発性半導体記憶装置の駆動方法であって、前記第４ステップが、前記第１〜第３スイッチング素子が全て非導通状態である前記初期状態から、前記第１スイッチング素子を導通状態として前記電圧印加手段から前記第１極性の電圧を発生させるステップであり、前記第５ステップが、前記第４ステップ終了後に前記第１スイッチング素子を非導通状態、前記第３スイッチング素子を導通状態とするステップであり、前記第６ステップが、前記第５ステップ終了後に前記第２スイッチング素子を導通状態とするステップであり、前記第７ステップが、前記第６ステップ終了後に前記第２及び第３スイッチング素子を非導通状態とするステップであることを第５の特徴とする。
【発明の効果】
【００２４】
本発明の構成によれば、電圧発生手段から発生される電圧信号が第１極性を示す信号のみであっても可変抵抗素子の両端に対して両極性の電圧を印加することができるため、電圧印加手段や駆動回路の構成を簡素化することができ、装置規模の小さい不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２５】
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）及びその処理方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図１４の各図面を参照して説明する。
【００２６】
まず、本発明装置の構成並びに処理内容に関する説明を行う前に、本発明装置が利用する原理に関する説明を行った後、当該原理を利用して本発明装置によって所望の作用が得られる点について説明する。
【００２７】
図１は、抵抗素子を含む一回路構成図である。図１に示される回路２０は、抵抗Ｒ、キャパシタＣ、及びスイッチＳＷ１〜ＳＷ３を備えて構成される。
【００２８】
図２は、図１の回路２０の各スイッチＳＷ１〜ＳＷ３のオンオフ状態の組み合わせを異ならせたものを６種類（（０）〜（５））図示したものである。尚、以下では、図２に示される（０）〜（５）の状態を、「ステート」と記載する。例えば、図２（０）に示される回路状態を、「ステート（０）」と記載する。
【００２９】
まず、全てのスイッチＳＷ１〜ＳＷ３がオフ状態であり、キャパシタＣに電荷が蓄積されていない状態、即ちステート（０）を想定する（図２（０）参照）。この状態から、スイッチＳＷ１をオン状態にしてステート（１）に移行すると（図２（１）参照）、抵抗ＲにはキャパシタＣを介して電流が流れ、この電流によってキャパシタＣが充電される。キャパシタＣに対する充電により、キャパシタＣの両端の電圧ＶＣ（以下、「キャパシタ電圧ＶＣ」と記載）が上昇する。そして、このキャパシタ電圧ＶＣが供給電圧Ｖまで上昇すると、電流Ｉが流れなくなり、キャパシタ電圧ＶＣの上昇も停止する。
【００３０】
その後、スイッチＳＷ１をオフにしてＳＷ３をオンにすることでステート（２）に移行すると（図２（２）参照）、キャパシタＣに蓄積された電荷が抵抗Ｒ、スイッチＳＷ３を介して接地電位へと放電される。これにより、図２（１）の時点で抵抗Ｒに流れた電流とは逆向きの電流を抵抗Ｒに流すことができる。このようなキャパシタＣへの充電、及びキャパシタＣに蓄積された電荷の放電を繰り返すことで、抵抗Ｒに対して双方向の電流を流すことができる。以下では、キャパシタＣを充電する際に抵抗Ｒに流れる電流（図２内の電流Ｉの矢印の向きに流れる電流）を「正電流」と称し、キャパシタＣが放電する際に抵抗Ｒに流れる電流（電流Ｉの矢印の向きと反対の向きに流れる電流）を「負電流」と称する。
【００３１】
図３は、回路２０における各スイッチＳＷ１〜ＳＷ３のオン／オフのシーケンスと、そのときに抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャートである。尚、図３内に記載された（０）〜（３）は、図２に示される各ステートの番号を指す。
【００３２】
前述したように、ステート（０）からステート（１）に移行すると正電流が流れると共に、キャパシタ電圧ＶＣが上昇する。この正電流の絶対値は、キャパシタＣへの充電に伴って電流値を低下させ、キャパシタ電圧ＶＣが供給電圧Ｖまで上昇すると電流が流れなくなる（時刻ｔａ１）。これ以後、キャパシタ電圧ＶＣは上昇することなく電圧Ｖが維持される。
【００３３】
そして、ステート（２）に移行すると、キャパシタＣに蓄積された電荷が放電されることで、キャパシタ電圧ＶＣが低下すると共に、抵抗Ｒには負電流が流れる。この電流値の絶対値は、キャパシタＣからの放電が進むに連れて低下し、キャパシタＣに蓄積された電荷が完全に放電された時点（時刻ｔａ２）で、電流Ｉは流れなくなる。尚、時刻ｔａ２では、キャパシタＣに電荷が蓄積されていない状態であるため、キャパシタ電圧ＶＣは０となる。その後、ステート（０）に移行しても、電流Ｉ及びキャパシタ電圧ＶＣは変化しない。
【００３４】
又、ステート（０）からステート（１）に移行し、キャパシタＣに電荷を充電させた後、スイッチＳＷ１をオフ、スイッチＳＷ２をオンにすることでステート（３）に移行すると（図２（３）参照）、キャパシタＣに蓄積された電荷がスイッチＳＷ２を介して接地線へと放電される。この放電時に生じる電流は、キャパシタＣからスイッチＳＷ２に向かって流れ、抵抗Ｒには電流が生じない。尚、電荷蓄積後にステート（２）に移行したときの放電動作と異なり、ステート（３）では放電経路に抵抗Ｒが存在しないことから、放電が瞬時に行われ、ステート（３）に移行した直後にキャパシタ電圧ＶＣが０となる。
【００３５】
図３に示されるタイミングチャートより、ステート（０）→（１）→（２）→（０）のシーケンスによって正電流及び負電流の双方を発生させることができ、又、ステート（０）→（１）→（３）→（０）のシーケンスによって正電流のみを発生させることができることが分かる。従って、抵抗Ｒを、電圧印加後の流れる電流の向きによって変化する抵抗値の影響を受ける不揮発メモリ素子（以下では、「可変抵抗素子」と記載）とした場合には、前記各シーケンスを使い分けることで、異なる抵抗状態に遷移させることが可能となる。
【００３６】
図４は、図３とは異なるタイミングチャートである。ステート（０）からスイッチＳＷ１をオン、スイッチＳＷ２をオフにすることでステート（４）に移行すると（図２（４）参照）、供給電圧Ｖが抵抗Ｒの両端に印加されるため、正電流Ｉが瞬時に立ち上がり、一定値を示す。このとき、キャパシタＣの両端には電圧が印加されないため、キャパシタ電圧ＶＣは０のままである。
【００３７】
その後、スイッチＳＷ２をオフにしてステート（１）に移行すると、図３においてステート（０）から（１）に移行したときと同様、キャパシタ電圧ＶＣの上昇、及び電流Ｉの減少が開始される。又、ステート（４）からステート（０）に移行すると、電流Ｉが０に戻るのみで、キャパシタ電圧ＶＣは変化しない。このように、ステート（０）→（４）のシーケンスによって、所望の時間だけ抵抗Ｒに正電流を流すことができる。
【００３８】
図５は、本発明装置が備える可変抵抗素子の駆動方法を説明するための回路図である。図５に示される回路２１は、図１に示される回路２０に対して抵抗Ｒを可変抵抗素子ＲＶに置き換えたものであり、他の構成は回路２０と同一である。従って、基本的な考え方は図１の場合と同じであるが、抵抗Ｒを可変抵抗素子ＲＶに置き換えることにより、当該可変抵抗素子ＲＶの両端に印加される電圧の大きさ及び向き（又は、可変抵抗素子ＲＶに流れる電流の大きさ及び向き）によって、可変抵抗素子ＲＶの抵抗値が変化する点が異なる。
【００３９】
尚、可変抵抗素子を有してなるメモリセルを構成する不揮発性半導体記憶装置を想定した場合には、可変抵抗素子の抵抗値によって当該メモリセルの記憶状態が表される。従って、可変抵抗素子ＲＶの両端に電圧を印加すべくメモリセルを駆動状態とした場合に、同素子ＲＶの両端に印加される電圧の大きさ及び向き、或いは電圧印加によって可変抵抗素子ＲＶに流れる電流の大きさ及び向きによって、可変抵抗素子の抵抗値が変化することから、メモリセルの記憶状態が変化することとなる。このため、メモリセルを駆動状態とすることで、可変抵抗素子ＲＶの両端に印加される電圧の状態（大きさ及び向き）、或いは同素子ＲＶを流れる電流の状態（大きさ及び向き）を認識することが重要となる。
【００４０】
図６は、図５に示される回路２１の各スイッチＳＷ１〜ＳＷ３のオンオフ状態の組み合わせを異ならせたものを６種類（（０）〜（５））図示したものであり、図２（０）〜（５）において抵抗Ｒを可変抵抗素子ＲＶに置き換えたものを図示している。尚、以下では、抵抗Ｒの代えて可変抵抗素子ＲＶを用いて実現された回路２１に関する説明内における「ステート」なる記載は、図６に示される各回路状態を示すものとする。
【００４１】
可変抵抗素子ＲＶの抵抗状態としては、高抵抗状態（以下、「ＨＲＳ」と記載）と低抵抗状態（以下、「ＬＲＳ」と記載）の２種類が存在する。従って、可変抵抗素子ＲＶの両端に電圧を印加することによる、印加前と印加後の可変抵抗素子ＲＶの抵抗状態の組み合わせとしては、（ａ）ＨＲＳ→ＬＲＳ、（ｂ）ＬＲＳ→ＬＲＳ、（ｃ）ＬＲＳ→ＨＲＳ、（ｄ）ＨＲＳ→ＨＲＳの４種類が想定される。
【００４２】
尚、以下において、可変抵抗素子ＲＶに書き込み用の正電流を流すことを「正書き込み」、書き込み用の負電流を流すことを「負書き込み」と記載する。又、正書き込みによって可変抵抗素子ＲＶがＬＲＳになり、負書き込みによってＨＲＳになるものとして説明する。又、読み出し用の電流は、書き込み用の電流に比べてその電流値が小さく、可変抵抗素子の抵抗状態を変化させるには至らないものとする。
【００４３】
図７は、上記４種類の組み合わせの内、電圧印加後の可変抵抗素子ＲＶがＬＲＳを示す場合、即ち（ａ）及び（ｂ）の場合におけるタイミングチャートである。
【００４４】
まず、（ａ）の場合について説明する（図７（ａ）参照）。（ａ）の場合、駆動前状態（初期状態）における可変抵抗素子ＲＶはＨＲＳを示している。初期状態において全てのスイッチＳＷ１〜ＳＷ３をオフ状態（ステート（０））とし、この状態の下、時刻ｔ１においてスイッチＳＷ１をオンにしてステート（１）に移行する。このとき、可変抵抗素子ＲＶとキャパシタＣからなる直列回路の両端に電圧Ｖが印加されるが、可変抵抗素子ＲＶがＨＲＳであるため、可変抵抗素子ＲＶを流れる正電流は低い電流値となる。そして、正電流が可変抵抗素子ＲＶに流れ続けている状態の下、ある時刻ｔｂ１において、可変抵抗素子ＲＶがＨＲＳからＬＲＳに遷移する。
【００４５】
ここで、同一電圧が印加された状態におけるキャパシタＣへの充電時間は、時定数τに依存し、τが大きいほどキャパシタＣへの充放電時間が長くなる。図５における回路２１の時定数は、可変抵抗素子ＲＶの抵抗値とキャパシタＣの静電容量の積で示されるため、一定の電圧印加の下では、可変抵抗素子ＲＶの抵抗値が大きいほど充放電時間が長くなり、同素子ＲＶの抵抗値が小さいほど充放電時間が短くなる。
【００４６】
従って、時刻ｔ１〜ｔ２の期間においては、最初に可変抵抗素子がＨＲＳであるために時定数τが大きいことから、キャパシタＣはゆっくりと充電される。そして、時刻ｔｂ１において可変抵抗素子ＲＶがＬＲＳに遷移すると、その後は時定数τが小さくなるため充電速度が速くなる。時刻ｔｂ２においてキャパシタＣが完全に充電されると、その後はキャパシタ電圧ＶＣは一定値を示し、可変抵抗素子ＲＶには電流が流れなくなる。
【００４７】
その後、時刻ｔ２においてスイッチＳＷ１をオフ、ＳＷ２をオンにすることでステート（３）に移行すると、上述したようにキャパシタＣに蓄積された電荷がＳＷ２を介して放電される。ステート（３）によって放電動作を行うことにより、可変抵抗素子ＲＶに逆電流が流れるのを防ぎ、放電時における抵抗状態の遷移を防止している。このようにＨＲＳの可変抵抗素子ＲＶに対して、ステート（０）→（１）→（３）→（０）のシーケンスを実行することで、ＬＲＳに遷移させることができる。
【００４８】
次に、（ｂ）の場合について説明する（図７（ｂ）参照）。（ｂ）の場合、駆動前状態（初期状態）における可変抵抗素子ＲＶはＬＲＳを示している。初期状態において全てのスイッチＳＷ１〜ＳＷ３をオフ状態（ステート（０））とし、この状態の下、時刻ｔ４においてスイッチＳＷ１をオンにしてステート（１）に移行する。このとき、可変抵抗素子ＲＶとキャパシタＣからなる直列回路の両端に電圧Ｖが印加されるが、可変抵抗素子ＲＶがＬＲＳであるため、可変抵抗素子ＲＶを流れる正電流は高い電流値となる。又、もともとＬＲＳであるため、この正電流によって可変抵抗素子ＲＶの抵抗状態が遷移することはない。その後、時刻ｔｂ３においてキャパシタＣへの充電が完了し、キャパシタ電圧ＶＣの上昇が停止すると共に、可変抵抗素子ＲＶを流れる電流が０となる。時刻ｔ５において、ステート（３）に移行してキャパシタＣに蓄積された電荷を放電した後、時刻ｔ６において再び初期状態であるステート（０）に移行している。
【００４９】
即ち、上記によれば、初期状態における可変抵抗素子ＲＶがＨＲＳであるかＬＲＳであるかに拘らず、ステート（０）→（１）→（３）→（０）のシーケンス（以下、「シーケンスＡ」と記載）を実行することで、駆動後の可変抵抗素子ＲＶを安定的にＬＲＳとすることができる。言い換えれば、シーケンスＡによって可変抵抗素子ＲＶに対して正書き込みを実行することができる。
【００５０】
図８は、上記４種類の組み合わせの内、電圧印加後の可変抵抗素子ＲＶがＨＲＳを示す場合、即ち（ｃ）及び（ｄ）の場合におけるタイミングチャートである。
【００５１】
まず、（ｃ）の場合について説明する（図８（ｃ）参照）。（ｃ）の場合、、駆動前状態（初期状態）における可変抵抗素子ＲＶはＬＲＳを示している。初期状態において全てのスイッチＳＷ１〜ＳＷ３をオフ状態（ステート（０））とし、この状態の下、時刻ｔ１においてスイッチＳＷ１をオンにしてステート（１）に移行する。このとき、可変抵抗素子ＲＶとキャパシタＣからなる直列回路の両端に電圧Ｖが印加されるが、可変抵抗素子ＲＶがＬＲＳであるため、可変抵抗素子ＲＶを流れる正電流は高い電流値となる。そして、可変抵抗素子ＲＶに正電流が流れ続けている間、キャパシタＣには電荷が蓄積されていく。尚、（ｂ）の場合と同様、可変抵抗素子ＲＶがＬＲＳであるため、この正電流によって可変抵抗素子ＲＶの抵抗状態が遷移することはない。
【００５２】
その後、時刻ｔｃ１においてキャパシタＣに対する充電が完了すると、可変抵抗素子ＲＶを流れる電流は０となり、キャパシタ電圧ＶＣの上昇も停止する。
【００５３】
次に、時刻ｔ２において、スイッチＳＷ１をオフ、スイッチＳＷ３をオンにしてステート（２）に移行する。このとき、時刻ｔ１〜ｔ２間でキャパシタＣに蓄積された電荷が可変抵抗素子ＲＶ、スイッチＳＷ３を介して接地線へ放電される。即ち、当該放電過程において、可変抵抗素子ＲＶには負電流が流れるため、この放電中のある時刻ｔｃ２において、可変抵抗素子ＲＶがＬＲＳからＨＲＳに遷移する。
【００５４】
このとき、キャパシタＣに蓄積された電荷が完全に放電されるまでに要する時間は、上述により、可変抵抗素子ＲＶの抵抗値が大きいほど長くなり、同素子ＲＶの抵抗値が小さいほど短くなる。ステート（２）に移行した直後（時刻ｔ２）から、可変抵抗素子ＲＶがＨＲＳに遷移する時刻ｔｃ２までの間においては、可変抵抗素子ＲＶはＬＲＳであるため、速い速度で放電が行われる。言い換えれば、時刻ｔ２からｔｃ２までの間においては、負電流Ｉの絶対値、並びにキャパシタ電圧Ｖは、何れも速い速度で減少する。
【００５５】
そして、時刻ｔｃ２において可変抵抗素子ＲＶがＨＲＳに遷移すると、その後は時定数τが大きくなるため、放電速度が低下する。言い換えれば、時刻ｔｃ２以後は、同ステート（２）の下で、負電流Ｉの絶対値、並びにキャパシタ電圧Ｖは、何れも時刻ｔ２〜ｔｃ２間と比較して緩やかな速度で減少する。
【００５６】
その後、時刻ｔ３においてスイッチＳＷ２をオン状態にしてステート（５）に移行すると、同時刻においてキャパシタＣに残存していた電荷がスイッチＳＷ２を介して接地線へと放電される放電経路が形成される。同経路は、ＨＲＳ状態の可変抵抗素子ＲＶを介して接地線へと流れる放電経路よりも時定数τが著しく小さいため、時刻ｔ３以後は瞬時に放電動作が進行し、キャパシタＣに蓄積された電荷が完全に放出される。これにより、可変抵抗素子ＲＶを流れる電流、及びキャパシタ電圧ＶＣは何れも０となり、可変抵抗素子ＲＶはＨＲＳのままの状態が保たれる。その後、スイッチＳＷ２及びＳＷ３をオフにすることで、初期状態であるステート（０）に移行する。このように、ＬＲＳの可変抵抗素子ＲＶに対して、ステート（０）→（１）→（２）→（５）→（０）のシーケンスを実行することで、ＨＲＳに遷移させることができる。
【００５７】
次に、（ｄ）の場合について説明する（図８（ｄ）参照）。（ｄ）の場合、駆動前状態（初期状態）における可変抵抗素子ＲＶはＨＲＳを示している。初期状態において全てのスイッチＳＷ１〜ＳＷ３をオフ状態（ステート（０））とし、この状態の下、時刻ｔ５においてスイッチＳＷ１をオンにしてステート（１）に移行する。このとき、可変抵抗素子ＲＶとキャパシタＣからなる直列回路の両端に電圧Ｖが印加されるが、可変抵抗素子ＲＶがＨＲＳであるため、可変抵抗素子ＲＶを流れる正電流は低い電流値を示す。又、（ａ）の場合と同様、可変抵抗素子ＲＶがＨＲＳであるため時定数τが大きいことから、キャパシタＣはゆっくりと充電される。
【００５８】
そして、（ａ）の場合と同様、可変抵抗素子ＲＶに正電流が流れるため、ある時刻ｔｃ３において可変抵抗素子ＲＶがＬＲＳに遷移する。時刻ｔｃ３以後は、可変抵抗素子ＲＶの抵抗値が低下するため時定数τが小さくなり、充電速度が速くなる。時刻ｔｂ４においてキャパシタＣが完全に充電されると、その後はキャパシタ電圧ＶＣは一定値を示し、可変抵抗素子ＲＶには電流が流れなくなる。
【００５９】
その後、時刻ｔ６において、スイッチＳＷ１をオフ、スイッチＳＷ３をオンにしてステート（２）に移行する。このとき、（ｃ）の時刻ｔ２〜ｔ３間における放電過程と同様、時刻ｔ５〜ｔ６間でキャパシタＣに蓄積された電荷が可変抵抗素子ＲＶ、スイッチＳＷ３を介して接地線へ放電される。即ち、当該放電過程において、可変抵抗素子ＲＶには負電流が流れるため、この放電中のある時刻ｔｃ５において、可変抵抗素子ＲＶがＬＲＳからＨＲＳに遷移する。
【００６０】
このとき、キャパシタＣに蓄積された電荷が完全に放電されるまでに要する時間は、上述により、可変抵抗素子ＲＶの抵抗値が大きいほど長くなり、同素子ＲＶの抵抗値が小さいほど短くなる。ステート（２）に移行した直後（時刻ｔ６）から、可変抵抗素子ＲＶがＨＲＳに遷移する時刻ｔｃ５までの間においては、可変抵抗素子ＲＶはＬＲＳであるため、速い速度で放電が行われる。言い換えれば、時刻ｔ６からｔｃ５までの間においては、負電流Ｉの絶対値、並びにキャパシタ電圧Ｖは、何れも速い速度で減少する。そして、時刻ｔｃ５において可変抵抗素子ＲＶがＨＲＳに遷移すると、その後は時定数τが大きくなるため、放電速度が低下する。言い換えれば、時刻ｔｃ５以後は、同ステート（２）の下で、負電流Ｉの絶対値、並びにキャパシタ電圧Ｖは、何れも時刻ｔ６〜ｔｃ５間と比較して緩やかな速度で減少する。
【００６１】
その後、時刻ｔ７においてスイッチＳＷ２をオン状態にしてステート（５）に移行すると、（ｃ）の時刻ｔ３以後の動作と同様、瞬時に放電動作が進行し、キャパシタＣに蓄積された電荷が完全に放出される。これにより、可変抵抗素子ＲＶを流れる電流、及びキャパシタ電圧ＶＣは何れも０となり、可変抵抗素子ＲＶはＨＲＳのままの状態が保たれる。その後、スイッチＳＷ２及びＳＷ３をオフにすることで、初期状態であるステート（０）に移行する。このように、ＨＲＳの可変抵抗素子ＲＶに対して、ステート（０）→（１）→（２）→（５）→（０）のシーケンスを実行した場合にも、途中でＬＲＳに遷移される過程は経るものの、最終的には再びＨＲＳの状態にすることができる。
【００６２】
即ち、上記によれば、初期状態における可変抵抗素子ＲＶがＨＲＳであるかＬＲＳであるかに拘らず、ステート（０）→（１）→（２）→（５）→（０）のシーケンス（以下、「シーケンスＢ」と記載）を実行することで、駆動後の可変抵抗素子ＲＶを安定的にＨＲＳとすることができる。言い換えれば、シーケンスＢによって可変抵抗素子ＲＶに対して負書き込みを実行することができる。
【００６３】
以上により、書き込み前の可変抵抗素子ＲＶの抵抗状態に拘らず、書き込み用のシーケンスをシーケンスＡかＢの何れかを指定して選択することで、可変抵抗素子ＲＶに対して正書き込み或いは負書き込みを実行することができ、これによって可変抵抗素子ＲＶを所望の書き込み状態（ＬＲＳかＨＲＳか）にすることができる。
【００６４】
上述の説明では、各スイッチＳＷ１〜ＳＷ３が理想的なスイッチング素子であるとして説明を行ったが、これらのスイッチＳＷ１〜ＳＷ３をトランジスタで実現することも可能である。図９は、図５における回路２１が備えるスイッチング素子としてＭＯＳトランジスタを利用した場合の回路図である。図９に示される回路２２は、図５の回路２１が備えるＳＷ１をｐＭＯＳトランジスタＭ１とし、ＳＷ２及びＳＷ３をｎＭＯＳトランジスタＭ２及びＭ３でそれぞれ置き換えたものである。
【００６５】
上述したように、可変抵抗素子ＲＶに対して正書き込みを実行するに際しては、シーケンスＡに則したスイッチング動作の下で行われる。このとき、ステート（１）の状態に移行してキャパシタＣに電荷を蓄積すべく、スイッチＳＷ１をオン状態とする。図９に示されるように、スイッチＳＷ１の代わりにｐＭＯＳトランジスタＭ１を採用することにより、ｐＭＯＳトランジスタＭ１を可変抵抗素子ＲＶに対して高電位側に接続することができるため、大きなゲート−ソース間電圧を印加しやすく、これによって電流駆動能力を確保しやすいため、低電圧動作や素子寸法低減の点で有利である。
【００６６】
又、可変抵抗素子ＲＶに対して負書き込みを実行するに際しては、シーケンスＢに則したスイッチング動作の下で行われる。このとき、ステート（２）の状態に移行してキャパシタＣに蓄積された電荷を放電することで可変抵抗素子ＲＶに負電流を印加すべく、スイッチＳＷ３をオン状態とする。図９に示されるように、スイッチＳＷ３の代わりにｎＭＯＳトランジスタＭ３を採用することにより、ｎＭＯＳトランジスタＭ３を可変抵抗素子ＲＶに対して低電位側に接続することができるため、大きなゲート−ソース間電圧を印加しやすく、これによって電流駆動能力を確保しやすいため、低電圧動作や素子寸法低減の点で有利である。
【００６７】
ここで、スイッチＳＷ２は、キャパシタＣに蓄積された電荷を、可変抵抗素子ＲＶの抵抗状態に影響を与えることなく放電させるためにのみ用いられるものであり（シーケンスＡにおけるステート（３）、シーケンスＢにおけるステート（５））、カレントシンク機能として作用すれば良く、カレントソースとしての機能を有する必要がない。従って、スイッチＳＷ２をｎＭＯＳトランジスタＭ２で実現した場合、可変抵抗素子ＲＶを有してなるメモリセルを構成する不揮発性半導体記憶装置を想定すると、このｎＭＯＳトランジスタＭ２側の駆動回路は、ｎＭＯＳトランジスタＭ２をカレントシンクとして機能させるためにのみ必要な駆動回路であれば良いため、その駆動回路の構成を単純にすることができ、回路規模を縮小化することができる。尚、スイッチＳＷ１及びＳＷ３、即ち、図９におけるｐＭＯＳトランジスタＭ１及びｎＭＯＳトランジスタＭ３は、何れもカレントソース及びカレントシンクの両方の作用を有する。
【００６８】
図１０は、シーケンスＡと同様の処理を図９に示す回路２２において実現した場合のタイミングチャートである。尚、図１０内に記載された（０）、（１）、及び（３）は、図６に示されるステートと対応するステートを指す。図６に示されるスイッチＳＷ１〜ＳＷ３を、ＭＯＳトランジスタＭ１〜Ｍ３で置き換えたのみである。
【００６９】
図１０（ａ）及び（ｂ）は、図７（ａ）及び（ｂ）と同様、同一のタイミングチャートであるため、一方の場合についてのみ説明をする。図１０（ａ）を参照すると、まず、初期状態において信号φ１をＨ、信号φ２をＬ、信号φ３をＬとすることで、各ＭＯＳトランジスタＭ１〜Ｍ３はオフ状態となる。このとき、時刻ｔ１において信号φ１がＨからＬに下がると、ｐＭＯＳトランジスタＭ１がオンとなり、ステート（１）に移行する。時刻ｔ２において信号φ１及び信号φ２がＬからＨに上がると、ｐＭＯＳトランジスタＭ１がオフ、ｎＭＯＳトランジスタＭ２がオンとなり、ステート（３）に移行する。時刻ｔ３において、信号φ２がＨからＬに下がると、ｎＭＯＳトランジスタＭ２がオフとなり、ステート（０）に移行する。従って、図７に示されるタイミングチャートによって実現される動作内容と同一の動作内容が実現される。各時刻における電流Ｉ、キャパシタ電圧ＶＣ、及び可変抵抗素子ＲＶの抵抗値の変化についての説明は、図７を参照して既に上述した内容と重複するため割愛する。
【００７０】
図１１は、シーケンスＢと同様の処理を図９に示す回路２２において実現した場合のタイミングチャートである。尚、図１０内に記載された（０）、（１）、（２）及び（５）は、図６に示されるステートと対応するステートを指す。図６に示されるスイッチＳＷ１〜ＳＷ３を、ＭＯＳトランジスタＭ１〜Ｍ３で置き換えたのみである。
【００７１】
図１１（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）と同様、同一のタイミングチャートであるため、一方の場合についてのみ説明をする。初期状態において信号φ１をＨ、信号φ２をＬ、信号φ３をＬとすることで、各ＭＯＳトランジスタＭ１〜Ｍ３はオフ状態となる。このとき、時刻ｔ１において信号φ１がＨからＬに下がると、ｐＭＯＳトランジスタＭ１がオンとなり、ステート（１）に移行する。時刻ｔ２において信号φ１及び信号φ３がＬからＨに上がると、ｐＭＯＳトランジスタＭ１がオフ、ｎＭＯＳトランジスタＭ３がオンとなり、ステート（２）に移行する。時刻ｔ３において、信号φ２がＬからＨに上がると、ｎＭＯＳトランジスタＭ２がオンとなり、ステート（５）に移行する。時刻ｔ４において、信号φ２及びφ３がＬからＨに上がると、ｎＭＯＳトランジスタＭ２がオンとなり、ステート（５）に移行する。時刻ｔ４において、信号φ２及びφ３がＨからＬに下がると、ｎＭＯＳトランジスタＭ２及びＭ３がオフとなり、ステート（０）に移行する。従って、図８に示されるタイミングチャートによって実現される動作内容と同一の動作内容が実現される。各時刻における電流Ｉ、キャパシタ電圧ＶＣ、及び可変抵抗素子ＲＶの抵抗値の変化についての説明は、図８を参照して既に上述した内容と重複するため割愛する。
【００７２】
図１２は、上述した可変抵抗素子ＲＶを有してなるメモリセルが複数配列されたメモリセルアレイを備えた不揮発性半導体記憶装置の全体的な概略構成の一例を示すブロック図である。
【００７３】
図１２に示される不揮発性半導体記憶装置は、メモリセルが選択トランジスタと可変抵抗素子ＲＶからなる１Ｔ／１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ５、ソース線デコーダ６、ワード線デコーダ７、キャパシタアレイ３０、電圧発生回路１４、電圧スイッチ回路１２、読み出し回路１３、及び制御回路１０を備えて構成される。アドレス線８から制御回路１０に入力された、アドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。
【００７４】
又、メモリセルアレイ１は行方向に延伸するビット線ｎ本（ＢＬ１〜ＢＬｎ）と列方向に延伸するワード線ｍ本（ＷＬ１〜ＷＬｍ）の各交点にメモリセルが配置された構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｍ）で、ワード線と直交して配置される構成となっている。又、キャパシタアレイ３０は、ｎ個のキャパシタからなり、接地線と各ソース線との間にキャパシタが1つずつ接続される。正書込み時の電流でこのキャパシタを充電し、負電流供給源として用いる。
【００７５】
ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択し、更に、ソース線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のソース線を選択する。ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７は、アドレス線８から制御回路１０に入力されたアドレス入力に対応したメモリセルアレイ１内の少なくとも１つのメモリセルをメモリセル単位で選択するメモリセル選択回路として機能する。
【００７６】
制御回路１０は、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０は、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ５、ソース線デコーダ６、電圧スイッチ回路１２、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図１２に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００７７】
電圧スイッチ回路１２は、メモリセルアレイ１の読み出し、書き込みに必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。特に、読み出しモードでは、電圧スイッチ回路１２は、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７を介して、選択されたメモリセルに接続するビット線とワード線とソース線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。
【００７８】
又、データの読み出しは、メモリセルアレイ１からビット線デコーダ５、読み出し回路１３を介して実行される。読み出し回路１３は、データの状態を判定し、その結果を制御回路１０に転送し、データ線９へ出力する。
【００７９】
図１２に示される不揮発性半導体記憶装置の具体的な動作について、一のメモリセルに着目して説明する。図１３は、図１２におけるメモリセルアレイ１の一部構成の回路ブロック図であり、３本のワード線、３本のビット線、３本のソース線、及び９個のメモリセルが図示されている。
【００８０】
まず、初期状態として、全てのトランジスタはオフしており、全てのキャパシタＣ１〜Ｃ３には電荷が蓄積されていないものとする（上記ステート（０）に対応）。又、上述の場合と同様、各可変抵抗素子ＲＶ１１〜ＲＶ３３は、正電流が供給される（正書き込み）ことでＬＲＳになるものとする。
【００８１】
以下では、可変抵抗素子ＲＶ２２に対して書き込み或いは読み出し処理を行う場合を例に挙げて説明する。
【００８２】
可変抵抗素子ＲＶ２２に対して正書込みを行う場合、書込み用電圧Ｖｗをビット線デコーダ出力トランジスタＰＭＢ２のソース側に準備する。次にワード線ＷＬ２の電位を上げて、選択トランジスタＴＲ２２（並びに同列に配置された全てのトランジスタ）をオンさせる。次に、ビット線デコーダ出力トランジスタＰＭＢ２をオンさせると（上記ステート（１）に対応。図１０（１）参照）、可変抵抗素子ＲＶ２２には、ビット線ＢＬ２からキャパシタＣ２に向かって正電流が流れ、可変抵抗素子ＲＶ２２がＬＲＳになると共に、キャパシタＣ２に対して電荷が蓄積される。その後、キャパシタＣ２に対する充電が完了すると、可変抵抗素子ＲＶ２２に対して電流が流れなくなる。
【００８３】
次に、ビット線デコーダ出力トランジスタＰＭＢ２、選択トランジスタＴＲ２２をオフし、ソース線接地トランジスタＮＭＳ２をオンさせ（上記ステート（３）に対応。図１０（３）参照）、キャパシタＣ２に蓄積された電荷を放電させる。その後、ソース線接地トランジスタＮＭＳ２をオフにし、初期状態に戻す（上記ステート（０）に対応。図１０（０）参照）。
【００８４】
可変抵抗素子ＲＶ２２に対して負書込みを行う場合、書込み用電圧Ｖｗをビット線デコーダ出力トランジスタＰＭＢ２のソース側に準備する。次にワード線ＷＬ２の電位を上げて、選択トランジスタＴＲ２２をオンさせる。次に、ビット線デコーダ出力トランジスタＰＭＢ２をオンさせると（上記ステート（１）に対応。図１１（１）参照）、可変抵抗素子ＲＶ２２には、ビット線ＢＬ２から、キャパシタＣ２に向かって正電流が流れて、可変抵抗素子ＲＶ２２がＬＲＳになると共に、キャパシタＣ２に対して電荷が蓄積される。その後、キャパシタＣ２に対する充電が完了すると、可変抵抗素子ＲＶ２２に対して電流が流れなくなる。
【００８５】
次に、ビット線デコーダ出力トランジスタＰＭＢ２をオフし、ビット線接地トランジスタＮＭＢ２をオンさせる（上記ステート（２）に対応。図１１（２）参照）。すると、キャパシタＣ２に蓄積された電荷が放電されることで、可変抵抗素子ＲＶ２２に負電流が流れ、可変抵抗素子ＲＶ２２はＨＲＳとなる。
【００８６】
次に、ソース線接地トランジスタＮＭＳ２をオンさせ（上記ステート（５）に対応。図１１（５）参照）、キャパシタＣ２内に残存している電荷を放電させた後に、選択トランジスタＴＲ２２とビット線接地トランジスタＮＭＢ２、ソース線接地トランジスタＮＭＳ２をオフにして初期状態に戻す（上記ステート（０）に対応。図１１（０）参照）。
【００８７】
可変抵抗素子ＲＶ２２に対して読み出しを行う場合、読み出し用電圧Ｖｒをビット線デコーダ出力トランジスタＰＭＢ２のソース側に準備する。次にソース線接地トランジスタＮＭＳ２をオンさせ、選択トランジスタＴＲ２２、ビット線出力トランジスタＰＭＢ２をオンさせる（図６におけるステート（４）に対応）。すると、読み出し電流が、ＰＭＢ２→Ｒ２２→ＴＲ２２→ＮＭＳ２の電流経路で流れ、この電流を、ビット線デコーダを介して接続された読み出し回路によって読み出す。可変抵抗素子ＲＶ２２がＨＲＳであれば電流値が低く、ＬＲＳであれば電流値が高いため、読み出される電流値の大小によって可変抵抗素子ＲＶ２２の抵抗状態を認識することができ、これによって各抵抗状態に割り当てられた記憶情報を認識することができる。抵抗状態を判別した後、即ち、読み出し動作が終了すると、全てのトランジスタをオフにする。
【００８８】
以上により、選択メモリセルに対して正書き込み、負書き込み及び読み出しの各動作を実現することができる。そして、上述したように、キャパシタによって蓄積された電荷を放出する際の電流を用いて逆極性の電流を発生させる構成であるため、ソース線デコーダは、各ソース線接地トランジスタＮＭＳ１、ＮＭＳ２、…に対してカレントシンクとして機能させるためにのみ必要な駆動回路によって実現することができるため、その回路構成を簡略化することができる。
【００８９】
尚、充電用として用いられる各キャパシタの必要静電容量は、書き込み電圧、書込み時ピーク電流Ｉｗ、書込み時間ｔｗから見積もることが可能である。必要な電荷量はＩｗとｔｗの積であるので、書き込み電圧をＶｗとすれば、Ｉｗ・ｔｗ／Ｖｗ以上の静電容量が必要となる。
【００９０】
又、上記特許文献３において、キャパシタを用いて双方向に電流を流す方法が開示されているが、当該文献に記載の方法は、第１強磁性層、第２強磁性層、及び両強磁性層間に介装される絶縁層によって構成される磁気トンネル接合（ＭＴＪ）素子を用いた不揮発性メモリに関するものである。そして、第１強磁性層に隣接された第１導体セグメント、及び第２強磁性層に隣接された第２導体セグメントが相互に直交するように並べられると共に、各導体セグメントに流れる電流の向きを変化させることで、隣接する強磁性層の磁化方向を変化させ、これによってＭＴＪ素子全体の抵抗値を変化させることで情報の書き込みを行うものである。
【００９１】
そして、当該文献に記載されたキャパシタは、前記第１及び第２導体セグメントを流れる電流の向きを変化させるべく設けられたものである。即ち、上述した本発明装置が備えるキャパシタは、メモリセルを構成する可変抵抗素子そのものに流れる電流の向きを変化させるために設けられたものであり、その目的及び効果を異にするものである。
【００９２】
以下に別実施形態につき説明する。
【００９３】
〈１〉  上述の実施形態では、正書込み時に可変抵抗素子ＲＶがＬＲＳに遷移し、負書き込み時にＨＲＳに遷移するものとして説明したが、この逆の場合であっても構わない。しかしながら、正書込み時には、キャパシタを充電する必要があるため、充電時間を短くすることができるという観点からは、正書き込み時に抵抗の小さい状態（ＬＲＳ）に遷移させた方が好ましい。
【００９４】
〈２〉  上述の実施形態では、スイッチとして利用している各トランジスタを導通させるに当たり、単にトランジスタをオンするとだけ記述したが、正／負書き込み並びに読み出し対象となる可変抵抗素子を定電流駆動したい場合や、ＬＲＳへの遷移後に電流制限をかけたい場合等においては各トランジスタを飽和領域で用いることで実現できる。
【００９５】
〈３〉  負書込み時の電圧制御をワード線電位によって行うものとしても良い。上述したように、図１３において、例えば可変抵抗素子ＲＶ２２に対して負書込みを実行したい場合には、まず可変抵抗素子ＲＶ２２に正電流を流してキャパシタＣ２を充電する必要がある。このとき、当該キャパシタＣ２が充電されることで、キャパシタＣ２の電位が上がり、選択トランジスタＴＲ２２のソース電位がワード線ＷＬ２２の電位（選択トランジスタＴＲ２２のゲート電位）よりもトランジスタの閾値電圧だけ低いところまで上昇すると選択トランジスタＴＲ２２がオフするので、キャパシタＣ２の充電電圧を制御することができる。
【００９６】
〈４〉  図１３の構成では、ソース線デコーダを構成するソース線接地トランジスタＮＭＳ１、ＮＭＳ２、…がアドレスに応じて一つだけ選択されることを想定しているが、全てのソース線接地トランジスタのゲートを１本の共通線に接続しても良い。こうすることで、実質デコードが必要なくなるので、ソース線デコーダを小さくすることができる。
【００９７】
〈５〉  本発明装置では、負書き込みの際にキャパシタに電荷を蓄積する必要があるため、負書き込みのために必要な電荷量を少なくすることができれば、電荷蓄積に要する時間を短縮化できる。従って、可変抵抗素子への書き込みが高速・低消費電流の下で実行されることにより、キャパシタに蓄積する電荷量を少なくすることができるので、キャパシタの面積を小さくすることができ、装置規模の縮小化が図られる点で好ましい。上記非特許文献１及び２によれば、可変抵抗素子の材料として金属酸化物を採用することで、高速・低電流による動作が実現される旨の記載がされているため、かかる材料を用いて可変抵抗素子を実現することで、更に装置規模の縮小化が図られる。又、書き込みに必要な電荷が十分小さい場合には、ソース線の寄生容量を用いることができるため、回路を簡略化することができる。
【００９８】
〈６〉  本発明装置が備えるキャパシタは、トレンチキャパシタでもスタックキャパシタを用いても構わないし、ゲート絶縁膜からなるＭＯＳキャパシタを用いても構わない。高速動作可能な可変抵抗素子を用いる場合には、キャパシタに電荷を保持しなければならない時間が短くて済むので、ＤＲＡＭのストレージキャパシタのような低リーク性能は必要なく、又、誘電体を薄膜化しやすくなるため、所望の静電容量を得るために必要なキャパシタの占有面積を小さくすることができ、回路規模の縮小化が図られる。
【００９９】
〈７〉  上述の実施形態（図１３）では、ビット線とソース線の延伸方向を同方向としたが、ソース線の延伸方向をワード線と同方向にしても構わない。図１４は、図１３と同様にメモリセルアレイの一部構成を示す回路ブロック図であり、ビット線とソース線の延伸方向を同方向にした場合の構成図を示したものである。この場合においても、図１３の場合と同様、選択メモリセルに対して正書き込み、負書き込み及び読み出しの各動作を実現することができる。尚、図１４に示される構成の場合には、キャパシタアレイが行方向に形成されることとなるため、行方向に延伸するビット線ｎ本と列方向に延伸するワード線ｍ本の各交点にメモリセルが配置されてメモリセルアレイ１が構成される場合においては、図１２の場合と異なり行方向にｍ個のキャパシタが配置されてキャパシタアレイ３０が構成されることとなる。
【産業上の利用可能性】
【０１００】
本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な可変抵抗素子からなる不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【０１０１】
【図１】抵抗素子を含む一回路構成図
【図２】図１に示される回路の各スイッチのオンオフ状態の組み合わせを異ならせたもの
【図３】各スイッチＳＷ１〜ＳＷ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャート
【図４】各スイッチＳＷ１〜ＳＷ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示す別のタイミングチャート
【図５】本発明装置が備える可変抵抗素子の駆動方法を説明するための回路図
【図６】図５に示される回路の各スイッチのオンオフ状態の組み合わせを異ならせたもの
【図７】本発明装置が備える可変抵抗素子を低抵抗状態にするための各スイッチＳＷ１〜ＳＷ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャート
【図８】本発明装置が備える可変抵抗素子を高抵抗状態にするための各スイッチＳＷ１〜ＳＷ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャート
【図９】本発明装置が備える可変抵抗素子の駆動方法を説明するための別の回路図
【図１０】本発明装置が備える可変抵抗素子を低抵抗状態にするための各スイッチＭ１〜Ｍ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャート
【図１１】本発明装置が備える可変抵抗素子を高抵抗状態にするための各スイッチＭ１〜Ｍ３のオン／オフのシーケンスと、抵抗Ｒに流れる電流並びにキャパシタ電圧ＶＣの変化を示すタイミングチャート
【図１２】可変抵抗素子を有してなるメモリセルが複数配列されたメモリセルアレイを備えた不揮発性半導体記憶装置の全体的な概略構成の一例を示すブロック図
【図１３】メモリセルアレイの一部構成を示す回路ブロック図
【図１４】メモリセルアレイの一部構成を示す別の回路ブロック図
【符号の説明】
【０１０２】
１：    メモリセルアレイ
５：    ビット線デコーダ
６：    ソース線デコーダ
７：    ワード線デコーダ
８：    アドレス線
９：    データ線
１０：    制御回路
１１：    制御信号線
１２：    電圧スイッチ回路
１４：    電圧発生回路
２０、２１、２２：    本発明装置の原理を説明するための基本的回路
３０：    キャパシタアレイ
【図１】
0005096886.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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