(57)【特許請求の範囲】
【請求項１】
入射光を電荷に変換して蓄積する光電変換素子を有する画素が複数行配置された有効画素領域と、
遮光された光電変換素子を有する画素が複数行配置されたオプティカルブラック画素領域と、
前記有効画素領域及び前記オプティカルブラック画素領域の画素が有する光電変換素子に蓄積された電荷をリセットする動作を、アドレスを進めることで行毎に制御するリセット制御手段と、
前記有効画素領域及び前記オプティカルブラック画素領域の画素から信号を読み出す動作を、アドレスを進めることで行毎に制御する読み出し制御手段と、
を有する固体撮像装置において、
前記リセット制御手段による前記光電変換素子に蓄積された電荷をリセットする動作の終了から前記読み出し制御手段による前記画素から前記信号を読み出す動作の開始までの期間を前記画素の電荷蓄積時間として、
前記読み出し制御手段及び前記リセット制御手段は、
前記有効画素領域においては、前記画素から前記信号を読み出さない行にアドレスを進めた後に、該前記画素から前記信号を読み出さない行に隣接する行にアドレスを進める動作を、前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間よりも短い期間で行い、
さらに、前記オプティカルブラック画素領域においては、アドレスを進める動作を、前記有効画素領域における前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から信号を読み出す行に隣接する行にアドレスを進めるまでの期間と等しい期間で行うとともに、
前記有効画素領域における前記信号を読み出さない行の画素及び前記信号を読み出す行の画素と、前記オプティカルブラック画素領域の画素とで前記画素の電荷蓄積時間を等しくする動作モードを備えること
を特徴とする固体撮像装置。
【請求項２】
前記リセット制御手段は、前記オプティカルブラック画素領域の画素の前記光電変換素子をリセットする動作を制御するための駆動パルスを供給する第１リセット制御回路部と、前記有効画素領域の画素の前記光電変換素子をリセットする動作を制御するための駆動パルスを供給する第２リセット制御回路部と、を有し、
前記第１リセット制御回路部が前記オプティカルブラック画素領域の画素に供給する前記駆動パルス及び前記第２リセット制御回路部が前記有効画素領域の画素に供給する前記駆動パルスを互いに異なるリセット制御信号に基づいて生成し、
さらに、前記読み出し制御手段は、前記オプティカルブラック画素領域の画素から前記信号を読み出す動作を制御するための駆動パルスを供給する第１読み出し制御回路部と、前記有効画素領域の画素からの信号を読み出す動作を制御するための駆動パルスを供給する第２読み出し制御回路部と、を有し、
前記第１読み出し制御回路部が前記オプティカルブラック画素領域の画素に供給する前記駆動パルス及び前記第２読み出し制御回路部が前記有効画素領域の画素に供給する前記駆動パルスを互いに異なる読み出し制御信号に基づいて生成すること
を特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記リセット制御手段は、前記オプティカルブラック画素領域の画素の前記光電変換素子をリセットする動作を制御するための駆動パルスを供給する第１リセット制御回路部と、前記有効画素領域の画素の前記光電変換素子をリセットする動作を制御するための駆動パルスを供給する第２リセット制御回路部と、を有し、
前記第１リセット制御回路部が前記オプティカルブラック画素領域の画素に供給する前記駆動パルス及び前記第２リセット制御回路部が前記有効画素領域の画素に供給する前記駆動パルスを共通のリセット制御信号に基づいて生成し、
さらに、前記読み出し制御手段は、前記オプティカルブラック画素領域の画素から前記信号を読み出す動作を制御するための駆動パルスを供給する第１読み出し制御回路部と、前記有効画素領域の画素からの信号を読み出す動作を制御するための駆動パルスを供給する第２読み出し制御回路部と、を有し、
前記第１読み出し制御回路部が前記オプティカルブラック画素領域の画素に供給する前記駆動パルス及び前記第２読み出し制御回路部が前記有効画素領域の画素に供給する前記駆動パルスを共通の読み出し制御信号に基づいて生成すること
を特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記画素はさらに、
前記光電変換素子に蓄積された電荷を制御電極に受けて、信号を主電極から読み出される増幅トランジスタと、
前記光電変換素子と前記増幅トランジスタの制御電極との導通または非導通を切り換える転送トランジスタと、を有し、
複数の前記画素で前記増幅トランジスタを共有すること
を特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記リセット制御手段及び前記読み出し制御手段は、前記オプティカルブラック画素領域の行にアドレスを進めてから隣接する行にアドレスを進めるまでの期間に蓄積調整時間を設けることを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記蓄積調整時間は、は、前記有効画素領域において前記画素から前記信号を読み出す行から隣接する前記信号を読み出さない行にアドレスを進めてから、次に信号を読み出す行にアドレスを進めるまでの時間に等しいことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記電荷蓄積時間は電子シャッターによって行われることを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記有効画素領域はさらに各行に遮光された光電変換素子を有する画素を有し、
前記リセット制御手段及び前記読み出し制御手段は、前記遮光された光電変換素子を有する画素を、前記有効画素領域の他の画素と同じタイミングで制御することを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置の画素部に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理して画像データを生成する信号処理部と、を備えたこと
を特徴とする撮像システム。
【請求項１０】
光電変換素子を有する画素が複数行配置された有効画素領域と、
遮光された光電変換素子を有する画素が複数行配置されたオプティカルブラック画素領域と、を有する固体撮像装置の駆動方法であって、
リセットしてから信号を読み出すまでが前記画素の電荷蓄積時間として、
前記有効画素領域においては、前記画素から前記信号を読み出さない行にアドレスを進めた後に、該前記画素から前記信号を読み出さない行に隣接する行にアドレスを進める動作を、前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間よりも短い期間で行い、
さらに、前記オプティカルブラック画素領域においては、アドレスを進める動作を、前記有効画素領域における前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から信号を読み出す行に隣接する行にアドレスを進めるまでの期間と等しい期間で行うとともに、
前記有効画素領域における前記信号を読み出さない行の画素及び前記信号を読み出す行の画素と、前記オプティカルブラック画素領域の画素とで前記画素の電荷蓄積時間を等しくすること
を特徴とする固体撮像装置の駆動方法。
【請求項１１】
前記オプティカルブラック画素領域の行にアドレスを進めてから隣接する行にアドレスを進めるまでの期間に蓄積調整時間を設けることを特徴とする請求項１０に記載の固体撮像装置の駆動方法。
【請求項１２】
前記蓄積調整時間の長さは、前記有効画素領域において前記画素から前記信号を読み出す行から隣接する前記信号を読み出さない行にアドレスを進めてから、次に信号を読み出す行にアドレスを進めるまでの時間に等しいことを特徴とする請求項１１に記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有効画素の一部をスキップして読み出す動作を行う固体撮像装置、及び当該固体撮像装置を備えた撮像システムに関する。
【背景技術】
【０００２】
近年、高速な信号の読み出しに優れたＣＭＯＳセンサを搭載したビデオカメラやスチルカメラが増えている。また、カメラの多機能化も進展しており、センサには複数の読み出し方法に対応することが求められている。例えば、画面の横方向と縦方向との比率を４：３とした静止画、同じく１６：９としたＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）の動画や、同じく４：３である、例えばＶＧＡの動画などの間で切り換えることや、電子ズームを実現することがセンサに要求されている。得られる画像の解像度、すなわち信号を読み出す画素数を切り換えるための手段の一つとして、間引き動作がある。間引き動作においては、１または複数のライン（行または列）おきに信号を読み出す画素を選択することで、撮像素子が持つ最大の解像度よりも低い解像度の画像を得ることができる。
【０００３】
一般に、画像形成に利用される有効画素領域の周囲には、オフセット除去などの信号補正に用いられるオプティカルブラック画素領域（以下ＯＢ領域）と呼ばれる、光電変換素子であるフォトダイオードが遮光された画素からなる画素領域がある。一般に、ＯＢ領域の複数の画素から信号を読み出し、平均化することでＯＢ領域の画素（以下ＯＢ画素）を用いた信号補正（以下ＯＢクランプ）を行う。しかし、上述の間引き動作により有効画素から信号を読み出す場合にＯＢ画素も間引いて読み出すと、ノイズを十分に低減できなくなるおそれがある。
【０００４】
この問題に対して、特許文献１に提案される技術がある。特許文献１によれば、有効画素領域である受光画素を間引き動作で読み出す間引き読み出しモードにおいても、ＯＢ画素を間引かずに読み出す通常読み出しモードで読み出す。この他、受光画素とＯＢ画素とを異なる周波数で駆動することが記載されている。これにより、ＯＢ画素数を増やすことなく、間引き読み出しモードにおいても精度の高いＯＢクランプ動作を実現できるとしている。
【特許文献１】特開平０９−１６３２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に係る手法では以下に述べる問題が生じる。
【０００６】
一般に、動画撮像に用いられるＣＭＯＳセンサでは、ローリングシャッター動作により画素の電荷蓄積時間を制御している。ローリングシャッター動作では、リセットする行及び信号を読み出す行を順次シフトすることによりリセットから読み出しまでの期間を蓄積時間とするものである。
【０００７】
図１４は、ＯＢ画素が上部４行にあり、それ以降の行が有効画素である撮像素子にローリングシャッター動作を適用したときのタイミングを示す。横軸に時間を、縦軸は画素行の位置を表している。３９はＯＢ画素行読み出し期間、４０は有効画素行読み出し期間、４１は信号を読み出さない、すなわち間引かれる画素を走査する期間である有効画素行飛ばし期間、４２はＯＢ画素行リセット期間、４３は有効画素行リセット期間である。信号を読み出す行である有効２のリセットが終了する時刻ｔ１から読み出しが開始する時刻ｔ２までが画素の電荷蓄積時間となる。ここでは、ＯＢ領域も有効画素領域も同じ駆動パルスで駆動されるので、有効画素読み出し期間４０と有効画素行飛ばし期間４１とは同じ長さであるので、各行での電荷蓄積時間はずれることはない。
【０００８】
時間あたりの撮像画面数を増やすために、全画素の信号を読み出すのに要する総読出し時間を短くしようとする要求がある。そこで、全画素の総読み出し時間を短縮するために、有効画素行飛ばし期間を短くすることが考えられるが、この場合には、ローリングシャッター動作により設定される電荷蓄積時間が各行で異なるという問題が生ずる。これは、信号を読み出すための制御とリセットを行うための制御とを同じ駆動パルスのパターンで行うために各行のリセット期間が異なり、電荷蓄積時間が均一でなくなってしまうことが理由である。
【０００９】
本発明は、上述の問題に鑑みて、ＯＢ画素を間引かず、有効画素を間引いて読み出す際に、全画素の総読み出し時間を短縮しても蓄積時間を均一にすることのできる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明の第１の側面である固体撮像装置は、光電変換素子を有する画素が複数行配置された有効画素領域と、遮光された光電変換素子を有する画素が複数行配置されたオプティカルブラック画素領域と、前記有効画素領域及び前記オプティカルブラック画素領域の画素が有する光電変換素子に蓄積された電荷をリセットする動作を、アドレスを進めることで行毎に制御するリセット制御手段と、前記有効画素領域及び前記オプティカルブラック画素領域の画素から信号を読み出す動作を、アドレスを進めることで行毎に制御する読み出し制御手段と、を有する固体撮像装置において、前記リセット制御手段による前記光電変換素子に蓄積された電荷をリセットする動作の終了から前記読み出し制御手段による前記画素から前記信号を読み出す動作の開始までの期間を前記画素の電荷蓄積時間として、前記読み出し制御手段及び前記リセット制御手段は、前記有効画素領域においては、前記画素から前記信号を読み出さない行にアドレスを進めた後に、該前記画素から前記信号を読み出さない行に隣接する行にアドレスを進める動作を、前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間よりも短い期間で行い、さらに、前記オプティカルブラック画素領域においては、アドレスを進める動作を、前記有効画素領域における前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間と等しい期間で行うとともに、前記有効画素領域における前記信号を読み出さない行の画素及び前記信号を読み出す行の画素と、前記オプティカルブラック画素領域の画素とで前記画素の電荷蓄積時間を等しくする動作モードを備えることを特徴とする。
【００１１】
また、本発明の第２の側面である固体撮像装置の駆動方法は、光電変換素子を有する画素が複数行配置された有効画素領域と、遮光された光電変換素子を有する画素が複数行配置されたオプティカルブラック画素領域と、を有する固体撮像装置の駆動方法であって、リセットしてから信号を読み出すまでが前記画素の電荷蓄積時間として、前記有効画素領域においては、前記画素から前記信号を読み出さない行にアドレスを進めた後に、該前記画素から前記信号を読み出さない行に隣接する行にアドレスを進める動作を、前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間よりも短い期間で行い、さらに、前記オプティカルブラック画素領域においては、アドレスを進める動作を、前記有効画素領域における前記画素から前記信号を読み出す行にアドレスを進めた後に、該前記画素から前記信号を読み出す行に隣接する行にアドレスを進めるまでの期間と等しい期間で行うとともに、前記有効画素領域における前記信号を読み出さない行の画素及び前記信号を読み出す行の画素と、前記オプティカルブラック画素領域の画素とで前記画素の電荷蓄積時間を等しくすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＯＢ画素を間引かず、有効画素を間引いて読み出す際に、全画素の総読み出し時間を短縮しても蓄積時間を均一にすることが可能となる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
図１から３を用いて本発明に係る第１の実施形態を説明する。
【００１４】
図１は、固体撮像装置の構成の一部を模式的に示した概略図である。固体撮像装置１００は、画素領域０１、水平走査回路０６、垂直走査回路０７とを含む。画素領域０１には、網掛けで示したオプティカルブラック画素（以下、ＯＢ画素）が複数行配置されたオプティカルブラック画素領域（以下、ＯＢ画素領域０２）と、白地で示した有効画素が複数行配置された有効画素領域０３とが含まれる。ＯＢ画素は光電変換素子が入射光を変換しないように遮光されている。垂直走査回路０７は、ＯＢ画素を行毎に走査する第１リセット制御回路部及び第１読み出し制御回路部である垂直走査回路１（０４）と、有効画素を行毎に走査する第２リセット制御回路部及び第２読み出し制御回路部である垂直走査回路２（０５）とを含む。垂直走査回路１及び２は、走査する行を互いに異なるタイミングでアドレスを進めることができる構成になっている。
【００１５】
本実施形態では、ＯＢ画素領域０２が４行、有効画素領域０３が１２行で構成されているものを用い、ＯＢ画素０２はすべて読み出しを行い、有効画素０３は２行おきに読み出す例を示す。図１では、読み出す画素を○、スキップする画素すなわち信号を読み出す動作を行わずに次の行にアドレスを進められる画素を×で示している。
【００１６】
また、図１においては有効画素領域０３の各行の左側にもＯＢ画素０２が存在する。これらのＯＢ画素は各行のバラツキを補正するために設けられているが、画素領域０１は行毎に制御されるので、有効画素領域０３の画素と同様に駆動される。以下では、有効画素領域０３の各行の左側に設けられたＯＢ画素については考慮せず、ＯＢ画素のみの行について考える。
【００１７】
図２に、図１に示した読み出し方を行う動作モードの読み出し方法の説明図を示す。横軸は時間ｔで、縦軸は読みだす画素行の位置を示しており、図１に示す行の位置と対応している。φ１はＯＢ画素領域０２の駆動パルスであり、垂直走査回路１（０４）の駆動パルスである。φ２は有効画素領域０３の駆動パルスであり、垂直走査回路２（０５）の駆動パルスである。図２では、駆動パルスの立ち上がりのタイミングのみを線で示しているが、実際には、時間的に幅を持ったパルス信号が入力される。垂直走査回路１および垂直走査回路２は、駆動パルスの立ち上がりに応じて、走査する行が１行送られる、つまりアドレスが進められる仕組みになっている。電荷蓄積時間の制御は、この電子シャッター動作により行われる。３９はＯＢ画素行読み出し期間、４０は有効画素行読み出し期間、４１は有効画素行飛ばし期間、４２はＯＢ画素行リセット期間、そして４３は有効画素行リセット期間である。ＯＢ画素領域の１行目の読み出し開始から、有効画素領域の最後の行の読み出し終了（図２においては有効画素行飛ばし期間の終了）までを１フレーム読み出し時間とし、ここで読み出された信号に基づいて１画面分の画像が形成される。
【００１８】
本実施形態の動作を詳細に説明する。まず、時刻ｔ０において画素のリセット動作を画素領域０１の１行目から開始し、垂直走査回路１の駆動パルスや垂直走査回路２の駆動パルスに応じてリセットされる行がシフトしていく。図２では、リセット走査であるローリングシャッターリセットが、ＯＢ４行目から有効１行目にアドレスを進めるタイミングで、読み出し走査である画素読み出しがＯＢ１行目から開始する。各行の画素のリセット終了から読み出しの開始までの時間、すなわち電荷蓄積時間（蓄積時間）は一定になっていることがわかる。なお、ここでは画素のリセット動作とは、光電変換素子に蓄積された電荷をリセットする動作のことを指すものとする。
【００１９】
比較例として、垂直走査回路１と、垂直走査回路２とを同一の駆動パルスのパターンで駆動し、さらに有効画素行飛ばし期間４１を有効画素行読み出し期間４０よりも短くした場合のタイミング図を図３に示した。図９では、有効画素行飛ばし期間４１は有効画素行読み出し期間４０と同じ長さだが、図３では、垂直走査回路１及び２を同一の駆動パルスのパターンで駆動し、さらに、有効画素行飛ばし期間４１を有効画素行読み出し期間４０よりも短い。これにより、１フレーム読み出し時間は図９におけるそれよりも短くなり、例えば動画であれば撮像フレームレートが向上する。
【００２０】
しかし、一般的にはＯＢ画素からの信号は、複数行分の信号を平均化することでノイズを低減するため、ＯＢ画素はスキップせずに、全画素から読み出すことが求められる。
【００２１】
ＯＢ画素領域０２と有効画素領域０３とを同一の駆動パルスのパターンで駆動する場合を考える。ＯＢ画素行は全行読み出すものとして駆動すると、ＯＢ画素行読み出し期間３９と同じタイミングで行われる有効画素行リセット期間４３は、当該行から信号を読み出すか信号を読み出さずにアドレスを進めるかに無関係にＯＢ画素行読み出し期間３９と同じ長さとなる。その一方で、有効画素行飛ばし期間４１と同じタイミングで行われるＯＢ画素行リセット期間４２または有効画素行リセット期間４２または４３は、有効画素行飛ばし期間４１に合わせて短くなる。このため、図中時刻ｔ１〜ｔ２で示す電荷蓄積時間である蓄積時間と、時刻ｔ３〜ｔ４で示す蓄積時間とが異なってしまう（ここでは（ｔ２−ｔ１）＞（ｔｒ−ｔ３））。電荷蓄積時間の異なる画素から読み出した信号から画像を形成すると、例えば画面内で明るさが異なってしまい、特にライン単位で電荷蓄積時間を制御している場合にはスジ状の輝度ムラが発生すると考えられる。
【００２２】
本実施形態に係る垂直走査回路０７の構成例を図４に示す。
【００２３】
垂直走査回路の各段はＤ型フリップフロップ９〜１５で構成している。フリップフロップ０９〜１２は制御信号である垂直走査信号１（１６）が入力されることに応じて次段にシフトし、フリップフロップ１３〜１５は制御信号である垂直走査信号２（１７）が入力されることに応じて次段にシフトする。このように構成しているために、垂直走査回路１に相当する前半部のＤ型フリップフロップ０９〜１２と、垂直走査回路２に相当する後半部のＤ型フリップフロップ１３〜１５とは互いに異なる駆動パターンで画素を走査することができる。１８は垂直走査開始信号、１９は垂直選択信号である。この走査回路を使用することにより、ＯＢ画素領域０２におけるアドレスを進めるタイミングと、有効画素領域０３におけるアドレスを進めるタイミングとを変えることが可能となり、結果として各行の蓄積時間を一定に揃えることができる。
【００２４】
ここでは、一例としてＤ型フリップフロップでシフトレジスタを構成するものを示したが、クロックドインバータ等によっても構成することができ、同様の効果を得ることができる。また、図４では簡単のために７行分の出力を行う部分のみをしているが、実際には、画素領域の全ての行に対応した出力が存在する。
【００２５】
本実施例においては、第１リセット制御回路部と第１読み出し制御回路部とで、また第２リセット制御回路部と第２読み出し制御回路部とが一つになっているが、独立に構成していても良い。例えば、第１リセット制御回路部と第１読み出し制御回路部とを独立して有している場合には、第１リセット制御回路部はリセット制御信号に、第１読み出し制御回路部は読み出し制御信号に基づいて前述の駆動パルスを生成しても良い。第２リセット制御回路部と第２読み出し制御回路部とについても同様である。また、後述する他の実施例についても同様のことが言える。
【００２６】
以上で述べたように、ＯＢ画素領域０２と有効画素領域０３とで異なる駆動パルスのパターンで走査する行をシフトすることによって次のような効果が得られる。つまり、ＯＢ画素領域０２を間引かずに読み出し、かつ、有効画素領域０３を間引いて読み出した際に画素から信号を読み出さない行にアドレスしている時間を短くしても、１フレームを短くしつつ、各行における電荷蓄積時間を揃えて読み出すことが可能となる。
【００２７】
（第２の実施形態）
本発明に係る第２の実施形態を、図１及び５を用いて説明する。
【００２８】
図５は本発明の本実施形態に係る駆動を示すタイミング図であり、図２と共通する項目には同じ番号を付している。本実施形態ではＯＢ画素領域０２の駆動パルス、すなわち垂直走査回路１の駆動パルスをφ３、有効画素領域０３の駆動パルス、すなわち垂直走査回路２の駆動パルスをφ４としている。
【００２９】
本実施形態では、ＯＢ画素領域０２のリセット及び読み出し期間に対して蓄積調整時間２２を設ける。これにより、垂直走査回路１がＯＢ画素領域の走査行のアドレスを進めるタイミングを、垂直走査回路２が有効画素領域０３の走査行のアドレスを進めるタイミングと合わせるものである。
【００３０】
図５において蓄積調整時間２２の長さは、２行分の有効画素行飛ばし期間４１と一致するように設定している。つまり、蓄積調整時間２２とＯＢ画素行読み出し期間３９又はＯＢ画素行リセット期間４２との時間の和は、有効画素行読み出し期間４０と２行分の有効画素領域飛ばし期間４１との時間の和に相当する。言い換えると、蓄積調整時間の長さは、信号を読み出さずにアドレスを進める画素行を挟んで、信号を読み出す行からアドレスを進めてから次の信号を読み出す行にアドレスを進めるまでの時間と等しくすることが求められる。ただし、現実には全く等しくすることは困難である場合もあり、読み出された信号から画像を形成した際に認識されない程度の範囲で略等しければ問題は生じない。
【００３１】
このように垂直走査回路１が蓄積調整時間を設けてＯＢ画素領域０２の走査行のアドレスを進めることにより、各行の電荷蓄積時間を揃えることができる。よって、スキップ行をリセットする時間を短くしても電荷蓄積時間を行ごとに異ならせることなく、１フレームを読み出す時間を短くして駆動することが可能となる。
【００３２】
本実施形態に係る垂直走査回路０７の構成例を図６に示す。
【００３３】
垂直走査回路の各段はＤ型フリップフロップ２３〜２９で構成している。フリップフロップ２３〜２６は垂直走査信号３０とマスク信号３１とから生成されるＯＢ画素領域０２の駆動パルスが入力されることに応じて次段にシフトし、フリップフロップ２７〜２９は制御信号である垂直走査信号３０に応じて次段にシフトする。このように構成しているため、蓄積調整時間２２を設ける期間には、図に示すようにマスク信号３１がハイレベルとなり、フリップフロップ２３〜２６からはＯＢ部の駆動パルスは発生しない。このように構成しているために、垂直走査回路１に相当する前半部のＤ型フリップフロップ２３〜２６と、垂直走査回路２に相当する後半部のＤ型フリップフロップ２７〜２９とは互いに異なる駆動パターンで画素を走査することができる。この走査回路を使用することにより、ＯＢ画素領域０２の走査行のアドレスを進めるタイミングと、有効画素領域０３の走査行のアドレスを進めるタイミングとを変えることが可能となり、結果として各行の電荷蓄積時間を一定に揃えることができる。また、図６より、１つの制御信号に基づいて、画素に供給する駆動パルスを生成していることが分かる。
【００３４】
ここでは、一例としてＤ型フリップフロップでシフトレジスタを構成するものを示したが、クロックドインバータ等によっても構成することができ、同様の効果を得ることができる。また、図６では簡単のために７行分の出力を行う部分のみをしているが、実際には、画素領域の全ての行に対応した出力が存在する。
【００３５】
以上で述べたように、蓄積調整時間を設けることでＯＢ画素領域０２と有効画素領域０３とで異なる駆動パルスのパターンで走査する行のアドレスを進める。これにより、ＯＢ画素領域０２を間引かずに読み出し、かつ、有効画素領域０３を間引いて読み出した際に画素から信号を読み出さない行にアドレスしている時間を短くしても、各行における蓄積時間を揃えて読み出すことが可能となる。
【００３６】
（第３の実施形態）
本発明に係る第３の実施形態を、図７及び８を用いて説明する。
【００３７】
図７は本実施形態の固体撮像装置の構成の一部を模式的に示した概略図である。図１と同じ構成については同じ番号を付してある。本実施形態では、ＯＢ画素領域０２は垂直方向に隣接した２行、すなわち２画素ずつを読み出して加算し、有効画素領域０３は垂直方向に隣接した２行、すなわち２画素ずつを読み出して加算し、かつ、３行飛ばす場合について説明する。図７では読み出す画素を○、信号を読み出さずにアドレスを進めるだけの画素を×で示している。
【００３８】
また、図７においては有効画素領域０３の各行の左側にもＯＢ画素０２が存在する。これらのＯＢ画素は各行のバラツキを補正するために設けられているが、画素領域０１は行毎に制御されるので、有効画素領域０３の画素と同様に駆動される。以下では、有効画素領域０３の各行の左側に設けられたＯＢ画素については考慮せず、ＯＢ画素のみの行について考える。
【００３９】
図８に、図７に示した読み出し方を行う動作モードの読み出し方法の説明図を示す。横軸は時間ｔで、縦軸は読みだす画素行の位置を示しており、図７に示す行の位置と対応している。φ５はＯＢ画素領域０２の駆動パルスであり、垂直走査回路１の駆動パルスである。φ６は有効画素領域０３の駆動パルスであり、すなわち垂直走査回路２の駆動パルスである。図８では、駆動パルスの立ち上がりのタイミングのみを線で示しているが、実際には、時間的に幅を持ったパルス信号が入力される。垂直走査回路１及び２は、駆動パルスの立ち上がりに応じて、走査する行が１行シフトする仕組みになっている。
【００４０】
本実施形態では、まず、時刻ｔ０において画素のリセット動作を画素領域０１の１行目から開始し、垂直走査回路１の駆動パルスや垂直走査回路２の駆動パルスに応じてリセットされる行のアドレスが進んでいく。図８では、リセット走査であるローリングシャッターリセットが、ＯＢ２行目からリセット３行目にアドレスが進むタイミングで、画素読み出し（読み出し走査）がＯＢ１行目から開始する。各行のリセット終了から読み出し開始までの時間、すなわち電荷蓄積時間が一定になっていることがわかる。
【００４１】
読み出し走査では、２行分の信号を順次出力してセンサ内のいずれかの部位にて加算する。例えば、各行の画素から読み出した信号を保持するラインメモリを少なくとも２行分設け、そこに保持された信号を加算して固体撮像装置の外部へと出力することなどが考えられる。
【００４２】
本実施例では連続する２行分の信号を順次読み出してセンサ内のいずれかの部位にて加算し、続く４行分の信号は読み出さずにアドレスを進めている。このとき、リセット走査と同様に、蓄積調整時間２２を設けることでＯＢ画素行の走査行をシフトするタイミングを、信号を読み出す有効画素行の走査行をシフトするタイミングと合わせている。これにより、各行のリセットから読み出しまでの時間である信号蓄積時間が、図８における蓄積時間Ａ〜Ｃで示したように、揃っていることがわかる。
【００４３】
以上、本実施形態によれば、ＯＢ画素領域は２画素加算や、有効画素領域は２行加算して４行飛ばすような複雑な動作お行う場合にも各行の信号蓄積時間を揃えることができる。
【００４４】
なお、垂直走査回路の構成は、実施形態１で説明したように別個の駆動パルスを入れるタイプであっても、実施形態２で説明したように駆動パルスをマスク信号から生成するタイプのものであっても、本実施形態による上述の効果を得ることが可能である。
【００４５】
以上で述べたように、蓄積調整時間を設けることでＯＢ画素領域０２と有効画素領域０３とで異なる駆動パルスのパターンで走査する行のアドレスを進めることによって、次のような効果が得られる。つまり、ＯＢ画素領域０２を間引かずに読み出し、かつ、有効画素領域０３を間引いて読み出した際にスキップ行を読み出す時間を短くしても、１フレームを短くしつつ、各行における信号蓄積時間を揃えて読み出すことが可能となる。
【００４６】
（第４の実施形態）
次に、本実施形態に係る撮像システムの概略を図９を用いて説明する。
【００４７】
撮像システム２００は、例えば、光学部１１０、固体撮像装置１００、信号処理回路部１３０、記録・通信部１４０、タイミング制御回路部１５０、システムコントロール回路部１６０、及び再生・表示部１７０を含む。
【００４８】
レンズなどの光学系である光学部は１１０、被写体からの光を固体撮像装置１００の、複数の画素が２次元状に配列された画素部に結像させ、被写体の像を形成する。画素部には先述の有効画素領域が含まれる。固体撮像装置１００は、タイミング制御回路部１５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００４９】
固体撮像装置１００から出力された信号は、信号処理部である信号処理回路部１３０に入力され、信号処理回路部１３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。信号処理回路部での処理によって得られた信号は画像データとして記録・通信部１４０に送られる。記録・通信部１４０は、画像を形成するための信号を再生・表示部１７０に送り、再生・表示部１７０に動画や静止画像が再生・表示させる。記録通信部は、また、信号処理回路部１３０からの信号を受けて、システムコントロール回路部１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００５０】
システムコントロール回路部１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１０、タイミング制御回路部１５０、記録・通信部１４０、及び再生・表示部１７０の駆動を制御する。また、システムコントロール回路部１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。
【００５１】
タイミング制御回路部１５０は、制御手段であるシステムコントロール回路部１６０による制御に基づいて固体撮像装置１００及び信号処理回路部１３０の駆動タイミングを制御する。
【００５２】
（その他）
本発明においては、画素の構成は特に問わない。一例を図１０に示す。３２は光電変換素子であるフォトダイオ−ド、３５は制御電極であるゲ−トの電位に応じた信号を主電極であるソースを介して垂直出力線３６に出力する増幅トランジスタである。３３はフォトダイオ−ドで発生した電荷を増幅トランジスタのゲ−トに転送するための転送トランジスタ、３４は増幅トランジスタのゲ−トやフォトダイオード３２をリセットするためのリセットトランジスタである。３８は行を選択する為の選択トランジスタである。図１０に示した画素は選択トランジスタ３８によって選択行の信号を垂直出力線３６に取り出すことができる。
【００５３】
読み出し画素における具体的な動作タイミングを図１１に示す。ＰＳＥＬは選択トランジスタ３８に供給される選択信号であり、ＰＳＥＬがハイレベルの期間には増幅トランジスタ３５と、垂直出力線３６上に設けられた不図示の定電流源とでソースフォロワ回路が形成される。ＰＲＥＳはリセットトランジスタ３４に供給されるリセット信号である。ＰＳＥＬとＰＲＥＳがともにハイレベルの期間には増幅トランジスタ３５のゲートであるフローティングディフュージョン（ＦＤ）部がリセットされて、このときの増幅トランジスタ３５のゲート電位に応じた電位が垂直出力線３６に表れる。リセット信号ＰＲＥＳがローレベルとなった後に、転送トランジスタ３３に供給される転送信号であるＰＴＸがハイレベルとなり、転送トランジスタは非導通状態から導通状態に切り換わる。これによりフォトダイオード３２に蓄積された電荷がＦＤ部に転送され、ＦＤ部の電位に応じた電位が垂直出力線３６に表れる。その後、ＰＴＸがローレベルとなってから選択信号ＰＳＥＬがローレベルとなり、読み出し動作が完了する。なお、ここでは信号を読み出す動作を説明したが、リセット走査を行われる場合には、ＰＲＥＳとＰＴＸが同時にハイレベルとなることでフォトダイオード３２に蓄積された電荷をリセットする。
【００５４】
次に、ＦＤ部を２つのフォトダイオードで共有する、いわゆる２画素共通の構成例を図１２に示す。図１０と同じ構成については同じ番号を付し、説明を省略する。なお、垂直出力線３６上には図８と同様に、増幅トランジスタ３５とソースフォロワを形成する不図示の定電流源が設けられている。図１２の画素において、信号を読み出す行を選択するためには、選択行のＦＤ部を高い電位に設定し、その他の非選択行のＦＤ部を低い電位に設定する。これにより、選択行の増幅トランジスタ３５がオンし、非選択行の増幅トランジスタ３５がオフすることで、選択行の信号を垂直出力線３６に取り出すことができる。このような構成はフォトダイオードが２つ存在することから、２つの画素として考えることができる。増幅トランジスタやリセットトランジスタを共通のものとしていることから、１画素あたりのトランジスタ数が減少するので、画素の開口率を向上するという効果がある。なお、ここでは２つのフォトダイオードでＦＤ部を共通とした、いわゆる２画素共通型の回路を示したが、４つのフォトダイオードでＦＤ部を共通とした４画素共通型や、それ以外の数のフォトダイオードでＦＤ部を共有した構成であってもよい。
【００５５】
読み出し走査を行う際の具体的なタイミングを図１３に示す。上段は信号を読み出す選択画素の動作を、下段は信号を読み出さない非選択が素の動作を表している。図１２において、ＶＲＥＳは、図１２における端子ＶＲＥＳに供給される電圧を表している。ＰＲＥＳ＿ｓｅｌは選択行の画素のリセットトランジスタ３４に供給される信号であり、ＰＲＥＳ＿ｎｏｔｓｅｌは非選択行の画素のリセットトランジスタ３４に供給される信号である。また、ＰＴＸ１は転送トランジスタ３３−１に、ＰＴＸ２は転送トランジスタ３３−２にそれぞれ供給される転送信号である。
【００５６】
まず、時刻ｔ１において、選択行に対してはＰＲＥＳ＿ｓｅｌ、非選択行に対してはＰＲＥＳ＿ｎｏｔｓｅｌがハイレベルになると同時に、ＶＲＥＳから供給される電圧が低いレベル（以下、ＶＲＥＳ＿Ｌ）に切り換わる。これにより、選択行と非選択行の双方のＦＤ部がＶＲＥＳ＿Ｌとなり、増幅トランジスタ３５がオフする。
【００５７】
時刻ｔ２において、ＰＲＥＳ＿ｎｏｔｓｅｌがローレベルとなってＦＤ部が電源端子ＶＲＥＳから切り離されるのと同時に、ＶＲＥＳから供給される電圧が高いレベル（以下、ＶＲＥＳ＿Ｈ）に切り換わる。このとき、ＰＲＥＳ＿ｓｅｌはハイレベルなので、選択行の増幅トランジスタはオンする。これにより、選択行の画素の信号を読み出せる状態になる。
【００５８】
時刻ｔ３においてＰＴＸ１がハイレベルとなると、フォトダイオード３２−１に蓄積されていた電荷がＦＤ部に転送され、電荷量に応じた電位が垂直出力線３６に現われる。
【００５９】
時刻ｔ４〜ｔ６の期間は時刻ｔ１〜ｔ３の期間と同様の動作を繰り返すが、ｔ６においてハイレベルとなるのがＰＴＸ２であるという点において時刻ｔ１〜ｔ３の期間とは異なる。
【００６０】
なお、非選択行においてはＰＴＸ１及びＰＴＸ２はローレベルとなる。
【００６１】
また、フォトダイオードをリセットする場合には、リセットトランジスタ３４と、転送トランジスタ３３−１、２にそれぞれ供給する信号を同時にハイレベルとする動作を行う。
【００６２】
以上の動作により２画素共有型の画素から信号を読み出す動作ができる。ここで示した動作のタイミングは例示的なものであり、これに限定されるものではない。
【００６３】
上述の実施例においては、信号を読み出さない画素行についても光電変換素子をリセットする動作を行っているが、これらの画素行でリセットを行わず、ただアドレスを進めることで更なる高速化を図っても良い。しかし、その場合にはリセットも読み出しも行われないことから、光電変換素子に蓄積された電荷が溢れ出し、周囲の画素に漏れ込むおそれがある。したがって、画質の面からは信号を読み出さない画素もリセットすることが好ましい。
【図面の簡単な説明】
【００６４】
【図１】第１の実施形態に係る固体撮像装置の概略図
【図２】第１の実施形態に係る固体撮像装置の駆動を説明するためのタイミング図
【図３】第１の実施形態に係る固体撮像装置の駆動との比較例としてのタイミング図
【図４】第１の実施形態に係る垂直走査回路の構成例
【図５】第２の実施形態に係る固体撮像装置の駆動を説明するためのタイミング図
【図６】第２の実施形態に係る垂直走査回路の構成例
【図７】第３の実施形態に係る固体撮像装置の概略図
【図８】第３の実施形態に係る固体撮像装置の駆動を説明するためのタイミング図
【図９】第４の実施形態に係る撮像システムの概略図
【図１０】画素の構成例
【図１１】図１０に係る画素の駆動タイミング図
【図１２】画素の別の構成例
【図１３】図１２に係る画素の駆動タイミング図
【図１４】ＯＢ画素領域と有効画素領域とを同一の駆動パターンで駆動し、さらにスキップ行の読み出し時間を読み出し行の読み出し時間と同一とした場合のタイミング図
【符号の説明】
【００６５】
０１  画素領域
０２  ＯＢ画素領域
０３  有効画素領域
０４  垂直走査回路１
０５  垂直走査回路２
０６  水平走査回路
０７  垂直走査回路
２２、２３  蓄積調整時間
３２、３２−１、３２−２  フォトダイオード
３３、３３−１、３３−２  転送トランジスタ
３４  リセットトランジスタ
３５  増幅トランジスタ
３６  垂直出力線
３７  定電流源
３８  選択トランジスタ
３９  ＯＢ画素行読み出し期間
４０  有効画素行読み出し期間
４１  有効画素行飛ばし期間
４２  ＯＢ画素行リセット期間
４３  有効画素行リセット期間
１００  固体撮像装置
２００  撮像システム
φ１、φ３、φ５  垂直走査回路１の駆動パルス
φ２、φ４、φ６  垂直走査回路２の駆動パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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