(57)【特許請求の範囲】
【請求項１】
炭化珪素パワーデバイスと、該炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する半導体装置であって、
当該半導体装置の外周部にＪＴＥ構造を有し、該ＪＴＥ構造の上に形成された低不純物濃度層の上に、前記保護用ダイオードを設けたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記炭化珪素パワーデバイスは、炭化珪素接合型電界効果トランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記保護用ダイオードは、多結晶シリコンダイオードであることを特徴とする半導体装置。
【請求項４】
請求項１又は２記載の半導体装置において、
前記保護用ダイオードは、炭化珪素ダイオードであることを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れか記載の半導体装置において、
当該半導体装置の周縁部に、前記炭化珪素パワーデバイスのドレイン電位とされる等ポテンシャルリングを有し、
前記保護用ダイオードは、一端が前記等ポテンシャルリングと電気的に接続され、他端が前記炭化珪素パワーデバイスのゲート端子と電気的に接続されたこと
を特徴とする半導体装置。
【請求項６】
請求項１〜５の何れか記載の半導体装置において、
前記炭化珪素パワーデバイスは、
第１導電型のドレイン層と、
前記ドレイン層上に形成された第２導電型の第１不純物領域と、
前記第１不純物領域の上に形成された第１導電型のソース層と、
該ソース層側から該ソース層および前記第１の不純物領域を貫通して前記ドレイン層に到達するように形成された溝と、
少なくとも前記溝の内面に形成された第１導電型のチャネルエピ層と、
前記溝の内部にて前記チャネルエピ層上に形成された第２導電型の第２不純物領域と、
からなり、
前記第１不純物領域は、前記炭化珪素パワーデバイスのゲート領域であり、
前記第２不純物領域は、前記ソース層と電気的に接続されると共に、前記第１の不純物領域よりも下方に延びていること
を特徴とする半導体装置。
【請求項７】
炭化珪素パワーデバイスと、該炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する半導体装置の製造方法であって、
前記保護用ダイオードは、多結晶シリコンダイオードであり、
該多結晶シリコンダイオードへのオーミック電極の形成は、前記炭化珪素パワーデバイスへのオーミック電極の形成よりも後に行うことを
特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記多結晶シリコンダイオードへのオーミック電極の形成と同時に、該オーミック電極と炭化珪素パワーデバイスのオーミック電極との電気的接続を行うこと
を特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置を製造する方法であって、
前記第２の不純物領域を前記溝内部に形成した後、その開口周囲のソース層および開口内の前記第２の不純物領域をＣＭＰ法により平坦化して面一とし、該ソース層および前記第２の不純物領域の平坦化された表面にオーミック電極を形成すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、炭化珪素パワーデバイスを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、炭化珪素半導体デバイス（トランジスタ）として、例えば特開２０００−３１２００８号公報に開示されているような炭化珪素静電誘導型トランジスタ（ＪＦＥＴ）が知られている。
【０００３】
【発明が解決しようとする課題】
こうした炭化珪素半導体デバイスを実際にインバータ等のスイッチング素子として利用する場合、製造工程等で発生する人体や機械の静電気、モータロック時の過剰電流による過昇温、そして特に、インバータ駆動時に発生するモータの逆起電力サージエネルギによる破壊から炭化珪素半導体デバイスを保護して、その信頼性を確保する必要がある。炭化珪素半導体デバイスでアバランシェブレークダウンが発生すると、生成電流がゲート端子に流れ込みゲート制御回路部を破壊してしまうという問題も発生する。
【０００４】
本発明は、こうしたことを背景としてなされたものであり、スイッチング素子として用いられる炭化珪素半導体デバイス（以下、「炭化珪素パワーデバイス」という）を、静電気、サージエネルギ、過昇温などから保護できる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた本発明（請求項１記載）の半導体装置は、炭化珪素パワーデバイス（炭化珪素パワートランジスタ）と、該炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する。
【０００６】
例えばドレイン−ソース間に印加される誘導負荷のフライバックエネルギや、ゲート端子に加わる人体や機械からの静電気からの炭化珪素パワーデバイスの保護は、炭化珪素パワーデバイスの端子に加わる電圧をツェナーダイオードでクランプしてそれ以上の電圧が印加されないようにしたり、炭化珪素パワーデバイスをオンさせたりすることによって実現することが可能である。
【０００７】
請求項１の半導体装置によれば、炭化珪素パワーデバイスと同一チップ上に保護用ダイオードを有しているため、そうしたツェナーダイオードとして保護用ダイオードを用いることによって、炭化珪素パワーデバイスをサージエネルギによる破壊から保護することができる。ツェナーダイオードを半導体装置に外付けして保護を図る場合よりも、低コストで、しかもコンパクトに回路を構成できる。
【０００８】
また、炭化珪素パワーデバイスの過昇温による破壊からの保護は、その炭化珪素パワーデバイスの近傍にダイオードを形成し、このダイオードのＩ−Ｖ特性からチップの温度（即ち炭化珪素パワーデバイスの温度）を算出して、それが所定温度以上になった場合に、炭化珪素パワーデバイスをオフするようゲート端子に制御電圧をかけることによって、実現することができる。請求項１の半導体装置によれば、保護用ダイオードをその様な温度検出素子として用いることによって、炭化珪素パワーデバイスの保護を図ることができる。
【０００９】
炭化珪素パワーデバイスとして、例えば請求項２記載の様に、炭化珪素接合型電界効果トランジスタ（ＳｉＣ−ＪＦＥＴ）を有する半導体装置について、本発明（請求項１）を適用すると好ましい。ＪＦＥＴでは、ＭＯＳＦＥＴと異なり、ゲート電極が絶縁膜により保護されておらず、サージエネルギなどからの保護を図る必要性が高いためである。
【００１０】
保護用ダイオードとしては、請求項３記載の様に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ダイオードを用いることができるほか、請求項４記載の様に、炭化珪素（ＳｉＣ）ダイオードを用いることができる。ＳｉＣダイオードを用いれば、より高温に強いため、炭化珪素パワーデバイスの保護の確実性が上がる。
【００１１】
保護用ダイオードを設ける場所としては、請求項１のように、当該半導体装置の外周部にＪＴＥ構造（Junction Termination Edge：接合終端構造）を有している場合には、そのＪＴＥ構造の上部が好ましい。ここで、ＪＴＥ構造は、半導体装置の外周部において、ドレイン層とは逆の導電型であってソース電位となる不純物層がドレイン層上部に設けられ、更にその不純物層がドレイン層の方向に凸状に形成された構造である。
【００１２】
ＪＴＥ構造は、本来、半導体装置の外周部において電界の緩和を図るための構造であるが、その上部にダイオードを設けることによってＪＴＥ構造内の電界をバランス良く均一に引き延ばすことができ、電界の緩和をさらに図ることができる。なおドレイン端子に逆起電力サージエネルギが印加された場合、ＪＴＥ構造を設けてあるため、初期に上記不純物層の凸状部分でブレークダウンを発生させることができ、炭化珪素パワーデバイスのゲート電極およびゲート駆動回路の破壊防止に寄与することができる。
【００１３】
保護用ダイオードをＪＴＥ構造の上部に設ける態様としては、請求項１に記載の様に、ＪＴＥ構造上に形成された低不純物濃度層の上に、保護用ダイオードを設けるという形態が考えられる。この低不純物濃度層とは、基板やソース層よりも不純物濃度が低い炭化珪素半導体であり、これが保護用ダイオードとＪＴＥ構造との間にあるため、保護用ダイオードによって、半導体装置（炭化珪素パワーデバイス）内部の外周部における電界緩和に更に寄与することができる。
【００１５】
さて、誘導負荷に発生するフライバックエネルギから炭化珪素パワーデバイスを保護するには、ドレイン・ゲート間に、ツェナーダイオードとして保護用ダイオードを設けることが考えられる。そして、請求項５記載の様に、当該半導体装置の周縁部に、前記炭化珪素パワーデバイスのドレイン電位とされた等ポテンシャルリングを有している場合、保護用ダイオードをゲート・ドレイン間に設けるには、一端を等ポテンシャルリング（ＥＱＲ：Equivalent Potential Ring）と電気的に接続し、他端を炭化珪素パワーデバイスのゲート端子と電気的に接続するとよい。
【００１６】
そうすれば、いわゆるフィールドプレート効果も発揮することができ、半導体装置の外周部における電界緩和を更に図ることができる。ＥＱＲとは、半導体装置の周縁部の電位を等しくするための構造である。
次に請求項６の様に、炭化珪素パワーデバイスとしては、具体的には、第１導電型のドレイン層と、このドレイン層上に形成された第２導電型（第１導電型と反対の導電型をいう）の第１不純物領域と、この第１不純物領域の上に形成された第１導電型のソース層と、このソース層側から当該ソース層及び上記第１の不純物領域を貫通してドレイン層に到達するように形成された溝と、少なくとも溝の内面に形成された第１導電型のチャネルエピ層と、このチャネルエピ層の上に形成された第２導電型の第２不純物領域とから構成したものが考えられる。
【００１７】
この場合、第１不純物領域を、炭化珪素パワーデバイスのゲート領域とし、第２不純物領域を、ソース層と電気的に接続する（即ちソース電位とする）と共に、この第１不純物領域よりも下方に（即ち、ドレイン層方向に）延びるように構成するとよい。
【００１８】
つまり、ゲート領域である第１不純物領域より下部に、ソース電位となる第２不純物領域を形成しているため、ドレインに電圧を印加すると、第１不純物領域の下に空乏層を伸ばすことができ電界を緩和できる。
また、アバランシェブレークダウンは、溝（トレンチ）内部の第２不純物領域で発生することになり、その降伏電流は、第２不純物領域がソース層よりも下部にあるため寄生トランジスタを介さずに、ソース電極に引き抜かれる。従って、炭化珪素パワーデバイスのサージ耐量を、ｐｎダイオードと同程度まで向上させることができる。
【００２２】
また、請求項７の発明は、炭化珪素パワーデバイスと、この炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する半導体装置の製造方法であって、上記保護用ダイオードが、多結晶シリコンダイオードである場合には、多結晶シリコンダイオードへのオーミック電極の形成は、前記炭化珪素パワーデバイスへのオーミック電極の形成よりも後に行うと好ましい。
炭化珪素へのオーミック電極の形成は、多結晶シリコンダイオードへのオーミック電極の形成の場合と比べて高い温度で行われるため、多結晶シリコンダイオードへのオーミック電極の形成を先に又は同時に行うと、多結晶シリコンダイオードへオーミック材料が拡散するという問題が生じる。そこで、請求項７の様に、炭化珪素パワーデバイスへのオーミック電極の形成の後、多結晶シリコンダイオードへのオーミック電極の形成を行うことによって、そうした問題を防ぐことができる。
【００２３】
なお、請求項８記載の様に、多結晶シリコンダイオードのオーミック電極と炭化珪素パワーデバイスのオーミック電極との電気的接続を行う必要がある場合には、多結晶シリコンダイオードへのオーミック電極の形成と同時に、多結晶シリコンダイオードのオーミック電極と炭化珪素パワーデバイスのオーミック電極との電気的接続を図るようにすれば、製造工程を簡素化できる。
【００２４】
請求項９の発明は、請求項６の半導体装置を製造する方法の一つである。請求項６の半導体装置は、第２不純物領域がソース層と電気的に接続された構造をとるものである。この構造を実現するためには、第２の不純物領域を溝内部に形成した後、開口周囲のソース層および開口内の第２不純物領域が面一となるようＣＭＰ（化学機械研磨）法により平坦化し、このソース層および第２の不純物領域の平坦化された表面にオーミック電極を形成するとよい。
【００２５】
ソース層１６および第２不純物領域２２０を面一に平坦化しない場合には、製造工程上、第２不純物領域の縁部分（マージン）がソース層の上に出てしまうが、請求項９の方法によって、第２不純物領域とソース層とが電気的に接続するようにすれば、マージンがソース層の上に出ないため、炭化珪素パワーデバイスをコンパクトに構成することができる。
【００２６】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図１は、第１実施例としての半導体装置（チップ）の要部を模式的に示す断面図である。この図に示すように、半導体装置は、セル単位で構成される炭化珪素接合型電解効果トランジスタ（ＳｉＣ−ＪＦＥＴ）２と、ＳｉＣ−ＪＦＥＴ２のドレイン・ゲート間に設けられた第１のツェナーダイオード群４と、ＳｉＣ−ＪＦＥＴ２のゲート・ソース間に設けられた第２のツェナーダイオード群６と、温度検出用の感温ダイオード８とを有している。ＳｉＣ−ＪＦＥＴ２は、請求項の「炭化珪素パワーデバイス」であり、第１のツェナーダイオード群４、第２のツェナーダイオード群６、感温ダイオード８は、請求項の「保護用ダイオード」である。
【００２７】
ＳｉＣ−ＪＦＥＴ２は、ｎ型（第１導電型）の高不純物濃度の基板１０の上に形成された低不純物濃度のドレイン層１２（以下、ドリフトエピ層という）１２と、ドリフトエピ層１２の上に形成されたｐ型（第２導電型）の高不純物濃度の第１不純物領域１４と、この第１不純物領域１４の上に形成されたｎ型の高不純物濃度のソース層１６とを備えている。
【００２８】
ソース層１６側から、このソース層１６および第１不純物領域１４を貫通してドリフトエピ層１２に到達するようにトレンチが形成されており、このトレンチの内面およびトレンチの内面から開口外周部にかけて、ｎ型の低不純物濃度のチャネルエピ層１８が形成されている。そして、その上に、チャネルエピ層１８に沿って、層状にｐ型の高不純物濃度の第２不純物領域２０が形成されている。第２不純物領域２０は、第１不純物領域１４よりも下方に（即ち、ドリフトエピ層１２の方向に）延びている。
【００２９】
ソース層１６の上には、低温熱ＣＶＤ酸化膜で、絶縁性の層間膜２２が形成されている。また、半導体装置の外周部においては、第１不純物領域１４およびソース層１６が除去されており、ドリフトエピ層１２の上には、ＪＴＥ構造を構成する低不純物濃度のｐ型領域２３が形成されている。そして、半導体装置の外周部においては、ドリフトエピ層１２およびｐ型領域２３の上に層間膜２２が形成されている。
【００３０】
ＳｉＣ−ＪＦＥＴ２との電気的接触をとるべき個所においては、層間膜２２にコンタクトホールが穿設されており、そこにメタル電極２４が形成されている。
メタル電極２４上には、アルミニウム（Ａｌ）配線２６が設けられている。このＡｌ配線２６により、半導体装置上における必要な電気的接続が図られている。ｐ型領域２３に接触するメタル電極２４は、Ａｌ配線２６によりソース電極に電気的に接続されている。なお、Ａｌ配線のうち、断面図として表せない部分については、太線で示している。
【００３１】
第１のツェナーダイオード群４は、第１半導体装置の外周部において、ドリフトエピ層１２の上に形成された層間膜２２の上に設けられている。第１のツェナーダイオード群４は、多結晶シリコンからなり、直列に交互に配列した複数のｎ型領域４ａおよびｐ型領域４ｂにより、所定の降伏電圧ＶＺ１で降伏するように構成されている。第１のツェナーダイオード群４の一端は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他端は、半導体装置の周縁部のＡｌ配線２６およびメタル電極２４を介して、ドリフトエピ層１２に電気的に接続されている。半導体装置の周縁部のＡｌ配線２６およびメタル電極２４は、ＥＱＲを構成するものである。ドリフトエピ層１２の周縁部には、高不純物濃度のｎ型領域１２ａが形成され、これによりＥＱＲとの電気的接触がとられている。
【００３２】
第２のツェナーダイオード群６は、ソース層１６の上に形成された層間膜２２の上に、ＳｉＣ−ＪＦＥＴ２に隣接して設けられている。第２のツェナーダイオード群６は、多結晶シリコンからなり、直列に交互に配列したｎ型領域６ａおよびｐ型領域６ｂにより、所定の降伏電圧ＶＺ２で降伏するように構成されている。第２のツェナーダイオード群６の一端は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他端は、Ａｌ配線２６を介してソース端子Ｓに接続されている。
【００３３】
感温ダイオード８は、高不純物濃度のｎ型層２８の上に形成された層間膜２２の上において、多結晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを接合して形成されたものであり、複数（本実施例では２つ）設けられている。このｎ型層２８は、ソース層１６と同様に第１不純物領域１４の上に形成されたものであるが、ソース層１６とは電気的、空間的に分離されている。複数の感温ダイオード８は、Ａｌ配線２６を介して、温度測定用端子Ｇ２からソース端子Ｓに向けて順方向に、直列に接続されている。
【００３４】
なお基板１０の、ドリフトエピ層１２と反対側にはドレイン電極１０ａが設けられている。
図２、図３は、第１のツェナーダイオード群４および第２のツェナーダイオード群６を用いて、誘導性負荷（モータ３０）のフライバックエネルギーからＳｉＣーＪＦＥＴ２を保護する仕組みを示す図である。
【００３５】
図２に示す様に、第２のツェナーダイオード群６の降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２がオンとなるしきい値電圧Ｖｔより高い値に設定される。ただし、ＳｉＣ−ＪＦＥＴ２では、小数キャリアの蓄積が発生すると、スイッチング遅れやドライブ回路の負荷が増大する問題がある。そこで、通常動作に影響を与えないように、降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２のゲート−ソース間のビルトイン電圧Ｖｂｉより小さい値であることが望ましい（つまり、Ｖｔ＜ＶＺ２＜Ｖｂｉ）。
【００３６】
また、ＳｉＣ−ＪＦＥＴ２がモータ３０のフライバックエネルギにより破壊される前にツェナーダイオード群４，６が動作するように、第１のツェナーダイオード群４の降伏電圧ＶＺ１と第２のツェナーダイオード群６の降伏電圧ＶＺ２との和が、ＳｉＣ−ＪＦＥＴ２のドレインーソース間の耐圧ＢＶより小さい値となるよう（つまり、ＢＶ＞ＶＺ１＋ＶＺ２）、ツェナーダイオード群６、８の降伏電圧ＶＺ１、ＶＺ２の値が選ばれる。
【００３７】
本実施例では、ＢＶ＝７００V、Ｖｂｉ＝３．１V、Ｖｔ＝１Vであるので、以上のことから、ＶＺ１＝６００V、ＶＺ２＝３Vとしている。
図３は、モータ３０の逆起電力サージエネルギがドレイン端子Ｄに印加されたときの動作を示す。
【００３８】
ドレイン端子Ｄに加わる電圧ＶＤが６０１Vより小さい場合（図３（ａ）参照）、第１および第２のツェナーダイオード群４，６に電圧が分配され、第２のツェナーダイオード群６に加わる電圧は１Vを超えない。従って、ＳｉＣ−ＪＦＥＴ２のゲート端子Ｇとソース端子Ｓとの間に印加される電圧は、しきい値電圧Ｖｔを超えないため、ＳｉＣ−ＪＦＥＴ２はオンしない。
【００３９】
ドレイン端子Ｄに加わる電圧ＶＤが６０１〜６０３Vの場合（図３（ｂ）参照）、第２のツェナーダイオード群６に加わる電圧はしきい値電圧Ｖｔを超えるため、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージエネルギがドレイン端子Ｄからソース端子Ｓ側に引き抜かれる。
【００４０】
ドレイン端子に６０３V以上の電圧が印加された場合（図３（ｃ）参照）、第１および第２のツェナーダイオード群４，６が動作して、ドレイン電圧の上昇を抑制する。この時、第２のツェナーダイオード６群の両端にかかる電圧は３Vにクランプされ、ＳｉＣ−ＪＦＥＴ２のしきい値電圧Ｖｔを超える。従って、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージエネルギがドレイン端子Ｄから引き抜かれる。このとき、降伏電圧ＶＺ２はビルトイン電圧Ｖｂｉより低く抑えられているため、第２のツェナーダイオード６群の両端にかかる電圧は、ビルトイン電圧Ｖｂｉを超えることが無く、ゲートからドリフト層への少数キャリアの注入が抑制される。
【００４１】
図４（ａ）は、ゲート端子Ｇに静電気サージなどの高電圧が印加された場合に、第２のツェナーダイオード群６によってＳｉＣ−ＪＦＥＴ２が保護される様子を示す。この場合、第２のツェナーダイオード群６がオンして、サージエネルギが逃がされる。
【００４２】
図４（ｂ）は、感温ダイオード８を用いて半導体装置の温度を検出し、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保護する仕組みを示すものである。マイクロコンピュータを備える過昇温保護回路３２では、感温ダイオード８に一定電流を流すように構成されると共に、その際に感温ダイオード８に印加されている電圧Ｖｆを検出するよう構成されている。感温ダイオード８の電流−電圧特性（Ｉ−Ｖ特性）は、温度によって変化し、一定電流を流すための電圧Ｖｆは温度が高くなるほど小さくなる。過昇温保護回路３２には、予め測定された電圧Ｖｆと温度との関係が記憶されており、感温ダイオード８の両端に加わる電圧Ｖｆから、感温ダイオード８の温度、つまりＳｉＣ−ＪＦＥＴ２の温度を求める。
【００４３】
そして、求められた温度が、予め定められた一定温度以上である場合、過昇温保護回路３２は、ＳｉＣーＪＦＥＴ２のゲート端子Ｇへの出力電圧を制御して、ＳｉＣーＪＦＥＴ２をオフさせる。これにより、ＳｉＣ−ＪＦＥＴ２の過昇温が防止される。なお、図２、図３、図４（ａ）では、感温ダイオード８の図示を省略しており、また図４（ｂ）では、第１、第２ツェナーダイオード群４，６の図示を省略している。
【００４４】
この様に、本実施例の半導体装置においては、ＳｉＣ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を保護するための保護用ダイオード４，６，８とを同一チップ上に有しており、ＳｉＣ−ＪＦＥＴ２を静電気、サージエネルギ、過昇温などから保護できる。
【００４５】
即ち、ツェナーダイオード群４，６を用いることによって、ＳｉＣ−ＪＦＥＴ２をサージエネルギから保護することができる。そして、第１及び第２のツェナーダイオード群４，６は、ＳｉＣ−ＪＦＥＴ２と同一チップ上に形成されているので、ツェナーダイオードを半導体装置に外付けして保護を図る場合よりも、低コストで、しかもコンパクトに回路を構成できる。
【００４６】
また、感温ダイオード８を用いることによって、ＳｉＣ−ＪＦＥＴ２の温度を求め、所定温度以上になった場合にＳｉＣ−ＪＦＥＴ２をオフさせることによって、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保護することができる。
また、本実施例の半導体装置においては、ＪＴＥ構造を有しているため、ドレイン端子に逆起電力サージエネルギが印加された場合、初期にｐ型領域２３下部の凸状部分でブレークダウンを発生させることができ、ＳｉＣ−ＪＦＥＴ２のゲート電極およびゲート駆動回路の保護に寄与することができる。
【００４７】
また、第１のツェナーダイオード群４は、ＪＴＥ構造の上部に設けられているため、ＪＴＥ構造内の電界をバランス良く均一に引き延ばすことができ、電界の緩和に寄与することができる。
また第１のツェナーダイオード群４，第２のツェナーダイオード群６，および感温ダイオード８は、層間膜２２の上に設けられている。そのため、これらのダイオード４，６，８からＳｉＣ−ＪＦＥＴ２への電荷移動を防ぐことができ、ＳｉＣ−ＪＦＥＴ２の動作安定性を高くすることができる。
【００４８】
また、半導体装置の周縁部には、ドレイン電位とされるＥＱＲを有し、第１のツェナーダイオード群４は、一端がＥＱＲと電気的に接続され、他端がゲート端子Ｇに接続されている。このため、いわゆるフィールドプレート効果が発揮され、半導体装置の外周部における電界緩和が更に図られる。
【００４９】
また外周部に、ツェナーダイオードを形成したため、素子の有効面積（トランジスタ部の面積）を犠牲にすることが無く、チップを小さくすることができる。
また、感温ダイオード８とドリフトエピ層１２との間には第１不純物領域１４が介在しているので、ｐｎ接合分離によって、両者は電気的に分離される。従って、感温ダイオード８による温度検出に、ＳｉＣ−ＪＦＥＴ２の動作が影響するのを防ぐことができる。
【００５０】
次に上記半導体装置の製造工程の主要部分について説明する（図５〜９）。
図５の工程フロー等に示す様に、基板１０を成長させた後、この基板１０の上にエピタキシャル成長によって、基板１０よりも高抵抗のｎ−層（ドリフトエピ層１２）、ｐ＋層１４（第１不純物領域）、ｎ−層１５を順に形成する。そして、ｎ−層１５にｎ型不純物をイオン注入し（図６（ａ））、活性化アニール（約１６００℃）を行うことにより、ｎ＋層（ソース層）１６を形成する（図６（ｂ））。
【００５１】
次に、ｎ＋層１６側から、ｎ＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層１２に至るまで形成すると共に、外周部においては、トレンチと同程度の深さの低部を形成し、更に、エピタキシャル成長（約１６００℃）により、少なくともトレンチの内面にｎ−層１８（チャネルエピ層）を形成する（図６（ｃ））。
【００５２】
そして、ｎ−層１８にｐ型ドーパントのイオン注入を行い（図６（ｄ））、活性化アニール（約１６００℃）を行うことにより、ｎ−層１８の上部の導電型を反転させてｐ＋層２０（第２不純物領域）を形成する（図７（ａ））。なお、ｎ−層１８の上に、デポジションすることによってｐ＋層２０を形成しても良い。
【００５３】
ｐ＋層２０を形成した後、ｎ−層１８およびｐ＋層２０をパターニングする（図７（ｂ））。更にｎ＋層１６の一部を分離して、ｎ型層２８を構成し（図７（ｃ））、層間膜２２を、低温熱ＣＶＤ酸化膜で形成する（図７（ｄ））。
層間膜２２の上の所定位置には、ノンドープの多結晶シリコン３４をデポジションする（図８（ａ））。そして、この多結晶シリコン３４にｐ型ドーパントおよびｎ型ドーパントをイオン注入し、更に活性化アニールを行うことで、第１のツェナーダイオード群４，第２のツェナーダイオード群６および感温ダイオード８を構成する。また、ＳｉＣ−ＪＦＥＴ２との電気的接触をとるべき箇所では、層間膜２２にコンタクトホール３６を形成する（図８（ｂ））。
【００５４】
このコンタクトホール３６を通して、約１０００℃の温度下で、ＳｉＣ−ＪＦＥＴ２にメタル電極２４（オーミック電極）を形成する（図８（ｃ））。そして、Ａｌ配線２６を形成することによりダイオード４，６，８のオーミック電極の形成を行うと共に、ダイオードのオーミック電極（つまりＡｌ配線２６）とメタル電極２４との接続を行う（図８（ｄ））。その後、パッシベーション膜（図示せず）を形成し、ＳｉＣ−ＪＦＥＴ２、ダイオード４，６，８を保護する。
【００５５】
以上の様に、上記製造方法においては、多結晶シリコンダイオード４，６，８の形成は、ＳｉＣ−ＪＦＥＴ２を作成するために高温で行われる工程、即ち活性化アニール工程や、エピタキシャル成長工程などよりも後に行う。従って、多結晶シリコンダイオード４，６，８からのＳｉの昇華や、ドーパントの外方拡散等の問題の発生を回避できる。
【００５６】
また、上記製造方法においては、多結晶シリコンダイオード４，６，８へのオーミック電極の形成は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成よりも後に行う。即ち、多結晶シリコンダイオード４，６，８へのオーミック電極の形成工程は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成工程と同一工程ではなく分離している。従って、多結晶シリコンダイオード４，６，８へオーミック材料が拡散するという問題を回避できる。
【００５７】
また、上記製造方法においては、多結晶シリコンダイオード４，６，８へのオーミック電極（Ａｌ配線２６）の形成と同時に、このオーミック電極とメタル電極２４との電気的接続を図るようにしていることから、製造工程を簡素化できる。
【００５８】
次に第２実施例について説明する。
第２実施例は、図９に示すようにＡｌ配線１２６の配線パターンについて第１実施例と異なり、ＳｉＣ−ＪＦＥＴ１０２の第１不純物領域１４がゲート端子Ｇと接続されていると共に、第２不純物領域２０がソース端子Ｓに接続されている。その他については、第１実施例と同様であるので説明を省略する。
【００５９】
このように接続すると、第１実施例の半導体装置と同様の効果を奏するほか、ソース電位となる第２不純物領域２０が、ゲート領域である第１不純物領域１４より低位置にある（即ちドレイン電極１０ａに近い）ため、次の様な効果を奏する。
【００６０】
まず、ドレイン端子Ｄに電圧を印加した場合に、第１不純物領域１４の下に空乏層を伸ばすことができるため、電界を緩和できる。
また、第１不純物領域１４よりも先に第２不純物領域２０でアバランシェブレークダウンを起こすことができ、第１不純物領域１４でのブレークダウンを防ぐことができる。つまり、アバランシェブレークダウンは、トレンチ内部の第２不純物領域２０で発生することになり、その降伏電流は（第２不純物領域２０がソース層よりも下部にあるため）寄生トランジスタを介さずに、ソース電極に引き抜かれる。このため、サージ耐量をｐｎダイオードと同程度まで向上させることができ、第１不純物領域１４で生ずるブレークダウンによるゲート電極の破壊等を防止できる。
【００６１】
次に第３実施例について説明する。
第３実施例は、図１０〜１２に示す様に、トレンチ付近の構造およびその製造工程に関して、第２実施例と異なる。その他については、第２実施例と同様であるので説明を省略する。
【００６２】
この第３実施例の半導体装置においては、図１０に示す様に、内面にチャネルエピ層２１８が形成されたトレンチの内部は第２不純物領域２２０で埋められている。そしてトレンチの開口面に沿ってソース層１６と第２不純物領域２２０とが同一面をなしており、その同一面上にメタル電極２２４が形成されている。
【００６３】
この構造は以下の様にして得ることができる（図１１、１２）。
まず図６（ｂ）の様にｎ＋層１６（ソース層１６）を形成した後、ｎ＋層１６側から、ｎ＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層１２に達するまで形成し（図１２（ａ））、次に、エピタキシャル成長により、少なくともトレンチの内面にｎ−層２１８を形成する（図１２（ｂ））。そして更に、ｎ−層２１８の上に、ｐ＋層２２０をエピタキシャル成長させる（図１２（ｃ））。
【００６４】
こうして形成したｎ−層２１８及びｐ＋層２２０のうち、ｎ＋層１６よりも上の部分については、ＣＭＰ法による平坦化処理で除去して、ｎ＋層１６を露出させる（図１２（ｄ））と共に、ｎ＋層１６とｐ＋層２２０とを面一とする。
その後、第１実施例と同様に絶縁膜等の形成を行った後、ｎ＋層１６とｐ＋層２０とが成す同一面上にメタル電極２２４を形成する（図１２（ｅ））。
【００６５】
一方、ソース層１６および第２不純物領域２２０を面一に平坦化しない場合（例えば、第１、第２実施例の場合など）には、図１３に示す様に第２不純物領域２２０の縁部分（マージン）がソース層１６の上に残ってしまうため、その分、ＳｉＣ−ＪＦＥＴ２０２を構成するために必要な面積が増えてしまう。
【００６６】
第３実施例によれば、第２実施例と同様の効果を奏するほか、マージンがソース層１６の上に残らないため、ＳｉＣ−ＪＦＥＴ２０２をコンパクトに構成することができる。
次に第４実施例について説明する。
【００６７】
第４実施例は、図１４に示す様に、多結晶シリコンダイオードの代わりに、第１のツェナーダイオード群３０４，第２のツェナーダイオード群３０６、感温ダイオード３０８として、炭化珪素ダイオードを用いている点で第１実施例と異なる。その他については、第１実施例と同様であるので説明を省略する。
【００６８】
炭化珪素ダイオード３０４，３０６，３０８は、チャネルエピ層１８と同じ組成のｎ−層３１８の中に、ｎ型ドーパントイオンおよびｐ型ドーパントイオンをイオン注入して構成される。また、ｎ−層３１８のうち、炭化珪素ダイオード３０４，３０６，３０８の下側に当たる部分は、バナジウムのイオン注入により絶縁膜化されている。
【００６９】
この構造は、図１５の工程フローに示す様に、トレンチの形成、チャネルエピ層１８およびｎ−層３１８の形成、第２不純物領域２０の形成の後、ｎ−層３１８の所定箇所の下部にバナジウムをイオン注入し、その部分を絶縁膜化する。そして、ｎ−層３１８のうち、絶縁膜化された箇所の上部に、ｎ型ドーパントイオンおよびｐ型ドーパントイオンをイオン注入することにより、ｎ型領域３０４ａ，３０６ａ，３０８ａおよびｐ型領域３０４ｂ，３０６ｂ，３０８ｂを形成して炭化珪素ダイオードを構成する。
【００７０】
その後の工程は、第１実施例とほぼ同様であるが、メタル電極形成工程においては、ＳｉＣ−ＪＦＥＴ３０２へのオーミック電極（メタル電極３２４）の形成と、炭化珪素ダイオードへのオーミック電極（図示せず）の形成とが同時に行わる。そして、配線形成工程では、ＳｉＣ−ＪＦＥＴ３０２のオーミック電極と、炭化珪素ダイオードのオーミック電極との、Ａｌ配線２６による接続が行われる。
【００７１】
第４実施例においては、第１実施例と同様の効果が得られるほか、保護用ダイオードを、より高温に強い炭化珪素ダイオードを用いて構成しているので、ＳｉＣ−ＪＦＥＴ３０２を高温動作においても確実に保護できるという効果を奏する。
【００７２】
なお、バナジウムのイオン注入工程は省略しても良い。その場合、例えば第１のツェナーダイオード群３０４は、絶縁膜化されていないｎ−層３１８（低不純物濃度層）を介して、ＪＴＥ構造の上に位置することとなるため、第１のツェナーダイオード群３０４によって、半導体装置の外周部の電界緩和がより図りやすくなるという効果を奏する。
【００７３】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様をとることができる。
【図面の簡単な説明】
【図１】  第１実施例の半導体装置のチップを模式的に示す断面図である。
【図２】  サージエネルギーからＳｉＣーＪＦＥＴを保護するための電気的構成を示す図である。
【図３】  ドレイン端子に加わるサージエネルギーからＳｉＣーＪＦＥＴが保護される様子を示す図である。
【図４】  （ａ）ゲート端子に加わるサージエネルギーからＳｉＣーＪＦＥＴが保護される様子を示す図である。（ｂ）過昇温からＳｉＣーＪＦＥＴを保護するための構成を示す図である。
【図５】  第１実施例の半導体装置の製造工程フロー概略図である。
【図６】  第１実施例の半導体装置の製造工程を模式的に示す図である。
【図７】  第１実施例の半導体装置の製造工程を模式的に示す図である。
【図８】  第１実施例の半導体装置の製造工程を模式的に示す図である。
【図９】  第２実施例の半導体装置のチップを模式的に示す断面図である。
【図１０】  第３実施例の半導体装置のチップを模式的に示す断面図である。
【図１１】  第３実施例の半導体装置の製造工程フロー概略図である。
【図１２】  第３実施例の半導体装置の製造工程の要部を模式的に示す図である。
【図１３】  第３実施例の半導体装置との比較例を示す図である。
【図１４】  第４実施例の半導体装置のチップを模式的に示す断面図である。
【図１５】  第４実施例の半導体装置の製造工程フロー概略図である。
【符号の説明】
２，２０２，３０２…ＳｉＣ−ＪＦＥＴ
４，３０４…第１のツェナーダイオード群
６，３０６…第２のツェナーダイオード群
８，３０８…感温ダイオード
１０…基板
１０ａ…ドレイン電極、
１２…ドリフトエピ層（ドレイン層）
１４…第１不純物領域、
１６…ソース層（ｎ−層）
１８，２１８，３１８…チャネルエピ層（ｎ−層）
２０，２２０…第２不純物領域
２２…層間膜（絶縁膜）
２３…ｐ型領域（ＪＴＥ）
２４，２２４，３２４…メタル電極
２６，１２６…配線（Ａｌ配線）
３２…過昇温保護回路
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ｇ２…温度測定用端子
Ｓ…ソース端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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