(57)【特許請求の範囲】
【請求項１】
光信号を信号電荷に変換する光電変換素子、前記信号電荷を保持する電荷保持部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、及び電源に一端が接続され、他端が前記電荷保持部に接続され、制御端子に印加されるリセット制御信号により前記一端と前記他端との接続が制御されるリセット部を有する画素が２次元に配列され、前記画素からの信号が出力される垂直信号線を有すると共に、一端が前記垂直信号線に接続され、他端が接地されて前記垂直信号線に定電流を供給する定電流源を有する画素部と、
前記制御端子に前記リセット部の一端と他端とを接続する第１の電位を印加した直後に前記画素から前記垂直信号線に出力される第１の信号と、前記画素から出力される、前記信号電荷に対応した第２の信号との差分を演算し、ノイズを抑えた、光信号に対応した画素信号を出力するＣＤＳ回路と、
前記リセット部の一端と他端との接続を遮断する際の前記リセット制御信号の電位を第２の電位としたとき、前記第１の信号が出力されるタイミングと前記第２の信号が出力されるタイミングとの間で、前記制御端子に前記第１の電位と前記第２の電位との中間の電位である第３の電位を印加するリセット部制御手段を有し、
前記リセット部制御手段は、前記画素が前記第２の信号を出力している期間に前記第３の電位を印加することを特徴とする固体撮像素子。
【請求項２】
前記垂直信号線と前記ＣＤＳ回路との間に接続され、前記画素からの信号を増幅するゲイン可変のアンプを更に有し、前記リセット部制御手段は、前記ゲインに応じて前記第３の電位のレベルを可変することを特徴とする請求項１に係る固体撮像素子。
【請求項３】
光信号を信号電荷に変換する光電変換素子、前記信号電荷を保持する電荷保持部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、及び電源に一端が接続され、他端が前記電荷保持部に接続され、制御端子に印加されるリセット制御信号により前記一端と前記他端との接続が制御されるリセット部を有する画素が２次元に配列され、前記画素からの信号が出力される垂直信号線を有すると共に、一端が前記垂直信号線に接続され、他端が接地されて前記垂直信号線に定電流を供給する定電流源を有する画素部と、
前記制御端子に前記リセット部の一端と他端とを接続する第１の電位を印加した直後に前記画素から前記垂直信号線に出力される第１の信号と、前記画素から出力される、前記信号電荷に対応した第２の信号との差分を演算し、ノイズを抑えた、光信号に対応した画素信号を出力するＣＤＳ回路と、
前記リセット部の一端と他端との接続を遮断する際の前記リセット制御信号の電位を第２の電位としたとき、前記第１の信号が出力されるタイミングと前記第２の信号が出力されるタイミングとの間で、前記制御端子に前記第１の電位と前記第２の電位との中間の電位である第３の電位を印加するリセット部制御手段を有し、
前記リセット部制御手段は、前記第３の電位のレベルを可変可能であり、前記画素が前記第１の信号を出力している第１の期間と、前記画素が前記第２の信号を出力している第２の期間とでは、前記第３の電位のレベルを異ならせることを特徴とする固体撮像素子。
【請求項４】
前記垂直信号線と前記ＣＤＳ回路との間に接続され、前記画素からの信号を増幅するゲイン可変のアンプを更に有し、前記リセット部制御手段は、前記第２の期間においては、前記ゲインに応じて前記第３の電位のレベルを可変することを特徴とする請求項３に係る固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタルスチルカメラ、デジタルビデオカメラなどに用いられる固体撮像素子に関する。
【背景技術】
【０００２】
近年、周辺回路をオンチップ化できるＭＯＳ型固体撮像素子の性能向上はめざましく、その普及が進んできている。ＭＯＳ型固体撮像素子では画素毎に増幅トランジスタをもっているが、画素毎の増幅トランジスタの閾値ばらつきや、リセット時のｋＴＣノイズ（熱ノイズ）が画像の固定パターンノイズやランダムノイズの原因となる。これらのノイズを取り除くために、画素のリセット後のリセットレベルと電荷転送後の出力レベルの差分を求めることで、画像信号となる光信号のみを読み出すＣＤＳ（correlated double sampling）動作が行われている。
【０００３】
次に、ＣＤＳ動作を行うＭＯＳ型固体撮像素子を用いて撮影を行う場合の問題点を以下に説明する。撮影領域内に非常に明るい光源が写っている場合、その対応する画素の増幅トランジスタの入力部にも強い光があたることになる。そのため、蓄積電荷の漏れ等により増幅トランジスタの入力部のリセットレベル出力が変動し、ダイナミックレンジを圧迫し、結果として、強い光が入射している画素においては、ＣＤＳ動作によりかえって画像信号の出力が下がるという現象が発生する（以下、黒沈み現象と呼ぶ）。例えば、太陽を撮影した場合には太陽の中心部分が黒い点となり、不自然な画像になる。この問題は、メカニカルシャッターをつけることで静止画では解決できる。しかし、動画撮影時にはメカニカルシャッターを併用することは、露光時間、コマ速を確保する上で大きなデメリットとなるため、解決手段としては実現性が低い。
【０００４】
従来、この黒沈み現象を抑制する方法が、特開２０００−２８７１３１号公報などで提案されている。上記公報開示のものでは、リセットレベル出力時の出力変動を検出し、黒沈み現象発生と判定される場合にリセットレベル出力として所定の値を書き込むことによって、黒沈み現象を抑制する手法が提案されている。
【特許文献１】特開２０００−２８７１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、強い光が入射されている場合、かかる強い光が入射されている画素以外の画像領域にも、その影響が出る場合がある。ここではそれを横すじ現象と呼ぶことにする。以下、横すじ現象の発生の一要因について説明する。図13は従来のＭＯＳ型固体撮像素子の構成を示す概略図である。図13に示すように、このＭＯＳ型固体撮像素子では、画素部300 とＣＤＳ回路部360 の間に増幅回路部350 を設け、ＣＤＳ回路部360 への入力前に画素信号を増幅することにより、ＣＤＳ回路部360 以降の信号出力回路部370 で発生するノイズの影響を受けにくくすることができるので、高Ｓ／Ｎ化が図れるようになっている。
【０００６】
ここで、 301〜303 はそれぞれ画素部300 内の単位画素セルであり、２次元に配列されている。304 は列毎に設けられた定電流源であり、画素セル 301〜303 の中にあるソースフォロワ用のトランジスタと共にソースフォロワアンプを構成する。定電流源304 には共通のゲート電位307 が与えられ、また共通の電源配線306 が接続されている。各画素 301〜303 の信号は、行毎に出力信号線308 に読み出され、増幅回路部350 ，ＣＤＳ回路部360 及び信号出力回路部370 を介して外部に出力されるようになっている。
【０００７】
ここで、画素302 に強い光が入射されると、その強い光が入射された列に設けられた増幅回路部350 内の増幅回路が飽和して、その動作範囲を逸脱する等の影響を受ける。例えば、増幅回路として増幅回路の入力振幅に拠らず回路電流が一定である定電流型増幅回路を用いた場合、回路が飽和しその動作範囲を逸脱すると、回路電流の定電流性がくずれ、増幅回路部350 全体で消費される電流が変動することがある。一般に増幅回路部350 を構成する各列の増幅回路の電源やＧＮＤラインは共通接続されている。それゆえ、ある増幅回路の定電流性がくずれ、増幅回路部350 全体で消費される電流が変動すると、電源やＧＮＤラインの寄生抵抗により電源やＧＮＤの電位が急激に変動する。したがって、強い光が入射され、増幅回路部350 内のある列の増幅回路が飽和すると、電源やＧＮＤラインの電位が急激に変動し、その結果、他の列の飽和していない増幅回路の出力も急激に変動する。
【０００８】
この増幅回路の急激な出力変動が起こった場合の画像への影響の様子を、ウインドウチャート撮像時の模式図を示す図14を用いて説明する。図14において、401 はダークもしくは増幅回路が飽和していない出力領域であり、図13の301 の画素領域に相当する。402 で示す領域には増幅回路が飽和する以上の光が入射されており、図13の302 で示す画素に相当する。403 は領域401 と同様のダークもしくは増幅回路が飽和しない程度の光が入射されている領域であり、図13の303 で示す画素領域に相当する。増幅回路が飽和している領域402 の影響を受け、該領域402 と同一行の領域403 の各列の増幅回路の出力が、電源やＧＮＤラインの電位変動に伴って急激に変動するため、図14に示すような横方向に筋状の画像が形成される。
【０００９】
本発明は、上記問題点を解消するためになされたもので、強い光が入射された時に発生する黒沈み現象と、横すじ現象のいずれか又は両方を抑止できる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、請求項１に係る発明は、光信号を信号電荷に変換する光電変換素子、前記信号電荷を保持する電荷保持部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、及び電源に一端が接続され、他端が前記電荷保持部に接続され、制御端子に印加されるリセット制御信号により前記一端と前記他端との接続が制御されるリセット部を有する画素が２次元に配列され、前記画素からの信号が出力される垂直信号線を有すると共に、一端が前記垂直信号線に接続され、他端が接地されて前記垂直信号線に定電流を供給する定電流源を有する画素部と、前記制御端子に前記リセット部の一端と他端とを接続する第１の電位を印加した直後に前記画素から前記垂直信号線に出力される第１の信号と、前記画素から出力される、前記信号電荷に対応した第２の信号との差分を演算し、ノイズを抑えた、光信号に対応した画素信号を出力するＣＤＳ回路と、前記リセット部の一端と他端との接続を遮断する際の前記リセット制御信号の電位を第２の電位としたとき、前記第１の信号が出力されるタイミングと前記第２の信号が出力されるタイミングとの間で、前記制御端子に前記第１の電位と前記第２の電位との中間の電位である第３の電位を印加するリセット部制御手段を有し、前記リセット部制御手段は、前記画素が前記第２の信号を出力している期間に前記第３の電位を印加するようにして、固体撮像素子を構成するものである。
【００１１】
請求項２に係る発明は、請求項１に係る固体撮像素子において、前記垂直信号線と前記ＣＤＳ回路との間に接続され、前記画素からの信号を増幅するゲイン可変のアンプを更に有し、前記リセット部制御手段は、前記ゲインに応じて前記第３の電位のレベルを可変することを特徴とするものである。
【００１２】
請求項３に係る発明は、光信号を信号電荷に変換する光電変換素子、前記信号電荷を保持する電荷保持部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、及び電源に一端が接続され、他端が前記電荷保持部に接続され、制御端子に印加されるリセット制御信号により前記一端と前記他端との接続が制御されるリセット部を有する画素が２次元に配列され、前記画素からの信号が出力される垂直信号線を有すると共に、一端が前記垂直信号線に接続され、他端が接地されて前記垂直信号線に定電流を供給する定電流源を有する画素部と、前記制御端子に前記リセット部の一端と他端とを接続する第１の電位を印加した直後に前記画素から前記垂直信号線に出力される第１の信号と、前記画素から出力される、前記信号電荷に対応した第２の信号との差分を演算し、ノイズを抑えた、光信号に対応した画素信号を出力するＣＤＳ回路と、前記リセット部の一端と他端との接続を遮断する際の前記リセット制御信号の電位を第２の電位としたとき、前記第１の信号が出力されるタイミングと前記第２の信号が出力されるタイミングとの間で、前記制御端子に前記第１の電位と前記第２の電位との中間の電位である第３の電位を印加するリセット部制御手段を有し、前記リセット部制御手段は、前記第３の電位のレベルを可変可能であり、前記画素が前記第１の信号を出力している第１の期間と、前記画素が前記第２の信号を出力している第２の期間とでは、前記第３の電位のレベルを異ならせるようにして、固体撮像素子を構成するものである。
【００１３】
請求項４に係る発明は、請求項３に係る固体撮像素子において、前記垂直信号線と前記ＣＤＳ回路との間に接続され、前記画素からの信号を増幅するゲイン可変のアンプを更に有し、前記リセット部制御手段は、前記第２の期間においては、前記ゲインに応じて前記第３の電位のレベルを可変することを特徴とするものである。
【発明の効果】
【００１４】
請求項１及び２に係る発明によれば、画素がリセット直後のリセットレベルを出力している期間、リセット部はその制御端子に電荷保持部と電源とを接続する第１の電位と遮断する第２の電位の中間の第３の電位が印加されクリップ動作を行うことになり、リセットレベルを出力している期間は、電荷保持部はあるレベルにクリップされる。したがって、強い光が入射されてもリセットレベルは変動が抑圧されるため黒沈み現象が抑止される。また、画素が信号電荷に対応した信号を出力している期間、リセット部はその制御端子に電荷保持部と電源とを接続する第１の電位と遮断する第２の電位の中間の第３の電位が印加されクリップ動作を行うことになり、信号電荷に対応した信号を出力している期間は電荷保持部はあるレベルにクリップされる。したがって、強い光が入射されても後段の増幅回路は飽和しないので、同一行画素の出力変動による横すじ現象が抑止される。
【００１５】
請求項３及び４に係る発明によれば、画素がリセット直後のリセットレベルを出力している期間及び信号電荷に対応した信号を出力している期間、リセット部はその制御端子に電荷保持部と電源とを接続する第１の電位と遮断する第２の電位の中間の第３の電位が印加されクリップ動作を行うことになり、リセットレベルを出力している期間及び信号電荷に対応した信号を出力している期間は電荷保持部はあるレベルにクリップされる。したがって、強い光が入射されても黒沈み現象及び同一行画素の出力変動による横すじ現象が抑止される。
【発明を実施するための最良の形態】
【００１６】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００１７】
まず、実施例の説明に先立ち、本発明に係る固体撮像素子に関連する参照例について説明する。図１は、この参照例にかかる固体撮像素子に用いられる画素の構成を示す回路構成図である。図１において、100 は単位画素を表し、２次元行列状に複数配列することで画素部を構成し、画像情報を取得するものである。101 は光電変換を行うフォトダイオード、104 はフォトダイオード101 で発生した光生成電荷をＰＮ接合容量やゲート容量などで電圧に変換し、増幅して読み出すための増幅トランジスタであり、該増幅トランジスタのゲート端子が入力部となる。102 はフォトダイオード101 で発生した光生成電荷を増幅トランジスタ104 の入力部に転送するための転送トランジスタ、103 は増幅トランジスタ104 の入力部及びフォトダイオード101 をリセットするためのリセットトランジスタ、105 は画素を選択し、増幅トランジスタ104 の出力を垂直信号線110 に伝達するための選択トランジスタをそれぞれ示している。ここで、フォトダイオード101 以外は遮光されている。
【００１８】
106 は画素電源線であり、全画素共通に電源を供給するもので、増幅トランジスタ104 のドレイン端子及びリセットトランジスタ103 のドレイン端子に電気的に接続されている。107 は１行分の画素をリセットをするための行リセット線であり、１行分の画素のリセットトランジスタ103 のゲート端子にそれぞれ電気的に接続されている。108 は１行分の画素の光生成電荷をそれぞれの画素の増幅トランジスタ104 のゲート端子に転送するための行転送線であり、１行分の転送トランジスタ102 のゲート端子にそれぞれ電気的に接続されている。109 は１行分の画素を選択するための行選択線であり、１行分の選択トランジスタ105 のゲート端子にそれぞれ電気的に接続されている。
【００１９】
そして、このような画素構成により、光電変換機能、リセット機能、メモリ機能、増幅読出し機能、選択機能を実現している。
【００２０】
図２は、この参照例に係る固体撮像素子の基本構成を模式的に示したものである。図２において、200 は画素部を表し、単位画素100 を２次元行列状に配列したもので、ここでは説明を簡単にするために単位画素100 を３行３列分並べて示している。なお単位画素は、ここではＰ11〜Ｐ33で示している。202 は行選択を行うための垂直走査回路で、250 はリセットトランジスタ制御手段であり、行単位で画素を選択し、選択した行の画素信号を、列毎に設けられている垂直信号線110 へ出力させるものである。より具体的には、各画素Ｐ11〜Ｐ33の行選択線109 ，行リセット線107 及び行転送線108 に、行選択パルスφＳＥＬ，行リセットパルスφＲＳ及び行転送パルスφＴＸをそれぞれ伝達するものである。図２では、行選択パルスφＳＥＬ及び行転送パルスφＴＸを各行に伝達するための線を１本で示しているが、実際にはそれぞれが独立して設けられている。なお、リセットトランジスタ制御手段250 は、画素のリセットトランジスタへの行リセットパルスφＲＳのレベルを行単位で制御するものである。
【００２１】
201 は電流源部であり、各列毎に備えられた電流源ＭＬ１，ＭＬ２，ＭＬ３と、図１で説明した垂直信号線110 とがそれぞれ電気的に接続されることで、各画素の増幅トランジスタ104 と電流源ＭＬ１〜ＭＬ３とでソースフォロア回路が列毎に構成される。 ここで電流源ＭＬ１〜ＭＬ３は一定のバイアス電流を流す働きをもつものである。204 はＣＤＳ回路部であり、上述のソースフォロア回路から出力される画素信号を列毎に設けられたＣＤＳ回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３により、それぞれ相関２重サンプリング（ＣＤＳ）を行い、画素の固定パターンノイズなどのオフセットばらつき除去などの信号処理を行った後、信号処理結果をメモリしておくものである。 
【００２２】
205 は列選択を行うための水平走査回路で、水平走査パルスφＨ-j（ｊ＝１，２，３）を順次出力するものである。206 は水平選択スイッチＭＨ１，ＭＨ２，ＭＨ３からなる水平選択スイッチ部を表し、ＣＤＳ回路部204 にメモリされた信号処理結果を水平走査パルスφＨ-jに応じて、水平信号線207 に伝達するものである。 208 は水平信号線207 に伝達されたＣＤＳ回路部204 にメモリされた信号処理結果を増幅し、外部に出力するためのアンプである。  ここで、垂直走査回路202 ，ＣＤＳ回路部204 ，水平走査回路205 ，及びリセットトランジスタ制御手段250 の動作は、制御部210 により制御される。
【００２３】
次に、この参照例に係る固体撮像素子の駆動動作について図３のタイミングチャートを用いて説明する。 垂直走査回路202 から第１行目の垂直走査パルスが出力されると、第１行目の画素が駆動可能になる。 より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ-1として行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ-1として行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、行転送パルスφＴＸは、φＴＸ-1として行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。
【００２４】
まず、期間Ｔv における動作について説明する。行選択パルスφＳＥＬ-1が“Ｈ”レベルになると、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになる。すなわち、信号読み出し及び信号処理を行う期間が開始される。次に、行リセットパルスφＲＳ-1が“Ｈ”レベルになると、増幅トランジスタ104 の入力部が画素電源ＶＤＤのレベルにリセットされる。 続いて行リセットパルスφＲＳ-1を中間レベルにし、このときに増幅トランジスタ104 から出力されるリセットレベル出力をＣＤＳ回路部204 にてサンプリングする。リセットレベル出力のサンプリング期間を図中ｔｒで示す。その後、行リセットパルスφＲＳ-1を“Ｌ”レベルにする。
【００２５】
次に、行転送パルスφＴＸ-1を“Ｈ”レベルにして、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送する。そして行転送パルスφＴＸ-1を“Ｌ”レベルにして、このときに出力される信号レベル出力をＣＤＳ回路部204 にて再度サンプリングする。 信号出力のサンプリング期間を図中ｔｓで示す。
【００２６】
その後、ＣＤＳ回路部204 では、サンプリングされたリセットレベル出力と信号レベル出力との差分処理が行われ、各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２及びＣＤＳ３に差分処理後の信号がそれぞれメモリされる。 そして、行選択信号φＳＥＬ-1を“Ｌ”レベルにして、信号読み出し及び信号処理を行う期間が終了する。 その後、行リセットパルスφＲＳ-1及び行転送パルスφＴＸ-1を“Ｈ”レベルにして、フォトダイオード101 をリセットし、フォトダイオード101 にて光生成電荷の蓄積が開始される。 
【００２７】
次いで、期間Ｔh における動作について説明する。 水平走査パルスφＨ-1，φＨ-2及びφＨ-3が水平走査回路部205 から順次出力されると、ＣＤＳ回路部204 の各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３にメモリされた差分処理後の信号が、水平選択スイッチ部206 の各水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して、順次水平信号線207 に読み出される。水平信号線207 に読み出された信号は出力アンプ部208 で増幅され、外部に出力される。図３では、外部に出力される信号をＶout で示している。このとき、出力アンプ部208 には、信号帯域に応じて適当なバイアス電流が供給されている。
【００２８】
以上の動作で、１行分の画素の信号が読み出される。 この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、受光画素部200 の画素Ｐ11〜Ｐ33の画素信号が、出力アンプ部208 からＶout として順次出力される。以上の期間が１フレーム期間Ｔf であり、この説明ではフォトダイオード101 の光生成電荷の蓄積期間になっている。
【００２９】
図３に示す駆動タイミングで固体撮像素子を動作させたとき、リセットレベル出力のサンプリング期間（図３中でｔｒで示す期間）では、増幅トランジスタ104 の入力部はリセットトランジスタ103 のゲートに印加する中間レベルに応じた値でクリップされる。具体的には、リセットトランジスタ103 のゲートに印加する中間レベルをＶrs(M) ，リセットトランジスタ103 の閾値電圧をＶthr とすると、クリップ電圧はほぼ、Ｖrs(M) −Ｖthr となる。したがって、本実施例に係る固体撮像素子に強い光が入射されたとき、画素内の増幅トランジスタ104 の入力部をリセットし増幅トランジスタ104 から出力されるリセットレベル出力をＣＤＳ回路部204 にてサンプリングしている期間は、増幅トランジスタ104 の入力部は上記クリップ電圧以下には下がらないこととなる。それゆえ、増幅トランジスタ104 の入力部のリセットレベル出力が変動してダイナミックレンジを圧迫し、ＣＤＳ動作後の結果として画像信号の出力が下がるという黒沈み現象は防止される。
【００３０】
図４は、各画素のリセットトランジスタ103 のゲートに３値レベルの制御信号を印加するためのリセットトランジスタ制御手段250 の具体的な回路構成を示す図である。このリセットトランジスタ制御手段250 は、ＰchＭＯＳトランジスタ251 ，252 ，253 とＮchＭＯＳトランジスタ254 ，及びインバータ255 とＮＯＲ回路256 から構成されており、図示のように接続されている。そして、垂直走査回路202 から、行リセットパルスφＲＳ-iが“Ｈ”レベルとなる期間の信号φＲＳ(H)-i と、中間レベルとなる期間の信号φＲＳ(M)-i が入力される。図４中のＶrs(H) は行リセットパルスφＲＳ-iの“Ｈ”レベル、Ｖrs(M) は中間レベル、Ｖrs(L) は“Ｌ”レベルをそれぞれ示している。
【００３１】
図５は、図４に示したリセットトランジスタ制御手段250 の動作を説明するためのタイミングチャートである。中間ノードＮ(1) は、行リセットパルスφＲＳ-iが“Ｈ”レベル及び中間レベルとなる期間で“Ｌ”レベルとなり、中間ノードＮ(2) は行リセットパルスφＲＳ-iの“Ｈ”レベルＶrs(H) 及び中間レベルＶrs(M) となる。これにより、図５に示す回路構成のリセットトランジスタ制御手段250 の出力φＲＳ-iは、Ｖrs(H) ，Ｖrs(M) ，Ｖrs(L) の３値信号となる。
【００３２】
以上説明したように、この参照例の固体撮像素子においては、固体撮像素子に強い光が入射されても黒沈み現象が抑圧可能である。なお、上記参照例における各構成は、その目的を逸脱しない範囲で各種の変形、変更が可能であることはいうまでもない。
【００３３】
（実施例１）
次に、本発明に係る固体撮像素子の実施例１について説明する。この実施例は、請求項１及び２に係る発明の実施例に対応するものである。図６は、実施例１に係る固体撮像素子の基本構成を模式的に示したものである。この実施例は、図２に示した参照例の固体撮像素子において、画素部200 と相関２重サンプリング（ＣＤＳ）を行うＣＤＳ回路部204 の間に、ゲイン可変の増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３からなるＡＭＰ回路部280 を設けたものであり、ＡＭＰ回路部280 も制御部210 により制御される。他の構成は図２に示した参照例と同じであるので、その説明は省略する。
【００３４】
図７は、本実施例に係る固体撮像素子の動作を説明するためのタイミングチャートであり、このタイミングチャートを用いて動作を説明する。 垂直走査回路202 から第１行目の垂直走査パルスが出力されると、第１行目の画素が駆動可能になる。 より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ-1として行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ-1として行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、行転送パルスφＴＸは、φＴＸ-1として行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。
【００３５】
まず、期間Ｔv における動作について説明する。行選択パルスφＳＥＬ-1が“Ｈ”レベルになると、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになる。すなわち、信号読み出し及び信号処理を行う期間が開始される。次に、行リセットパルスφＲＳ-1が“Ｈ”レベルになると、増幅トランジスタ104 の入力部が画素電源ＶＤＤのレベルにリセットされる。 続いて行リセットパルスφＲＳ-1を“Ｌ”レベルにし、このときに増幅トランジスタ104 から出力されるリセットレベル出力を、ＡＭＰ回路部280 を介しＣＤＳ回路部204 にてサンプリングする。リセットレベル出力のサンプリング期間を図７中のｔｒで示す。
【００３６】
次に、行転送パルスφＴＸ-1を“Ｈ”レベルにして、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送すると共に、行リセットパルスφＲＳ-1を中間レベルにする。そして、行転送パルスφＴＸ-1を“Ｌ”レベルにして、このときに出力される信号レベル出力をＡＭＰ回路部280 にて増幅し、ＣＤＳ回路部204 にて再度サンプリングし、サンプリング終了後に行リセットパルスφＲＳ-1を“Ｌ”レベルにする。信号出力のサンプリング期間を図７中のｔｓで示す。
【００３７】
その後、ＣＤＳ回路部204 では、サンプリングされたリセットレベル出力と信号レベル出力との差分処理が行われ、各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２及びＣＤＳ３に差分処理後の信号がそれぞれメモリされる。 そして、行選択信号φＳＥＬ-1を“Ｌ”レベルにして信号読み出し及び信号処理を行う期間が終了する。 その後、行リセットパルスφＲＳ-1及び行転送パルスφＴＸ-1を“Ｈ”  レベルにして、フォトダイオード101 をリセットし、フォトダイオード101 にて光生成電荷の蓄積が開始される。 
【００３８】
次いで、期間Ｔh における動作について説明する。 水平走査パルスφＨ-1，φＨ-2及びφＨ-3が水平走査回路部205 から順次出力されると、ＣＤＳ回路部204 の各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３にメモリされた差分処理後の信号が、水平選択スイッチ部206 の水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して、順次水平信号線207 に読み出される。水平信号線207 に読み出された信号は、出力アンプ部208 で増幅され外部に出力される。図６及び図７では、外部に出力される信号をＶout で示している。このとき、出力アンプ部208 には、信号帯域に応じて適当なバイアス電流が供給されている。
【００３９】
以上の動作で１行分の画素の信号が読み出される。 この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、受光画素部200 の画素Ｐ11〜Ｐ33の画素信号が、出力アンプ部208 からＶout として順次出力される。以上の期間が１フレーム期間Ｔf であり、この説明ではフォトダイオード101 の光生成電荷の蓄積期間になっている。
【００４０】
図７のタイミングチャートに示す駆動タイミングで固体撮像素子を動作させたとき、信号出力のサンプリング期間（図７中のｔｓで示す期間）は、増幅トランジスタ104 の入力部はリセットトランジスタ103 のゲートに印加する中間レベルに応じた値でクリップされる。具体的には、リセットトランジスタ103 のゲートに印加する中間レベルをＶrs(M')，リセットトランジスタ103 の閾値電圧をＶthr とすると、クリップ電圧はほぼ、Ｖrs(M')−Ｖthr となる。したがって、本実施例の固体撮像素子に強い光が入射され、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 の入力部に転送し、その光生成電荷に対応する信号レベルをＡＭＰ回路部280 を介してＣＤＳ回路部204 にてサンプリングしている期間は、増幅トランジスタ104 の入力部は上記クリップ電圧以下には下がらないこととなる。それゆえ、各ＡＭＰ回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３はいずれもその動作範囲を逸脱しないようにしておくことが可能となり、ある列のＡＭＰ回路が飽和し、他の列のＡＭＰ回路が影響を受け、その出力が変動し画像へ影響を与えること、すなわち横すじ現象の発生が防止される。
【００４１】
なお、リセットトランジスタ103 のゲートに印加する中間レベルＶrs(M')は、ＡＭＰ回路部280 のダイナミックレンジに応じて決めればよく、ＡＭＰ回路部280 のゲインに応じて入力ダイナミックレンジが変わるので、それに合わせて中間レベルＶrs(M')を変えればよい。
【００４２】
図８に、リセットトランジスタ103 のゲートに３値レベルの制御信号を印加するためのリセットトランジスタ制御手段250 の具体的な回路構成図を示す。このリセットトランジスタ制御手段250 は、ＰchＭＯＳトランジスタ261 とＮchＭＯＳトランジスタ262 ，263 ，264 及びインバータ265 ，267 とから構成されており、図示のように接続されている。そして、垂直走査回路202 から、行リセットパルスφＲＳ-iが“Ｈ”レベルとなる期間の信号φＲＳ(H)-i と、中間レベルとなる期間の信号φＲＳ(M')-iが入力される。図８中のＶrs(H) は行リセットパルスφＲＳ-iの“Ｈ”レベル、Ｖrs(M')は中間レベル、Ｖrs(L) は“Ｌ”レベルをそれぞれ示している。また図８において、268 は中間レベル制御部であり、ＡＭＰ回路部280 のゲインに応じて中間レベルＶrs(M')を制御するものである。
【００４３】
図９に、図８に示したリセットトランジスタ制御手段250 の動作を説明するためのタイミングチャートを示す。中間ノードＮ(1) は、行リセットパルスφＲＳ-iの“Ｌ”レベルＶrs(L) 及び中間レベルＶrs(M')となる。これにより、図８に示す回路構成のリセットトランジスタ制御手段250 の出力φＲＳ-iは、Ｖrs(H) ，Ｖrs(M')，Ｖrs(L) の３値信号となる。
【００４４】
以上説明したように、本実施例の固体撮像素子においては、固体撮像素子に強い光が入射されても、ある列のＡＭＰ回路が飽和し、他の列のＡＭＰ回路が影響を受け、その出力が変動し画像へ影響を与え、横すじ現象が生じることを防止することが可能となる。なお、上記実施例１における各構成は、その目的を逸脱しない範囲で各種の変形、変更が可能であることはいうまでもない。例えば、中間レベルＶrs(M')の値によっては、リセットトランジスタ制御手段250 の構成を、図４に示した参照例の回路構成とすることも可能であり、リセットトランジスタ103 のゲートに印加する中間レベルをＴr 期間からとしてもよい。
【００４５】
（実施例２）
次に、本発明に係る固体撮像素子の実施例２について説明する。この実施例は、請求項１，３及び４に係る発明の実施例に対応するものである。この実施例に係る固体撮像素子自体の構成は、図６に示した実施例１と同じであるので、その図示説明は省略する。図10は本実施例に係る固体撮像素子の動作を説明するためのタイミングチャートであり、このタイミングチャートを用いて動作を説明する。 垂直走査回路202 から第１行目の垂直走査パルスが出力されると、第１行目の画素が駆動可能になる。 より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ-1として行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ-1として行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、行転送パルスφＴＸは、φＴＸ-1として行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。
【００４６】
まず、期間Ｔv における動作について説明する。行選択パルスφＳＥＬ-1が“Ｈ”レベルになると、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになる。すなわち、信号読み出し及び信号処理を行う期間が開始される。次に、行リセットパルスφＲＳ-1が“Ｈ”レベルになると、増幅トランジスタ104 の入力部が画素電源ＶＤＤのレベルにリセットされる。 続いて行リセットパルスφＲＳ-1を第１の中間レベルＶrs(M1)にし、このときに増幅トランジスタ104 から出力されるリセットレベル出力を、ＡＭＰ回路部280 を介しＣＤＳ回路部204 にてサンプリングする。リセットレベル出力のサンプリング期間を図10中のｔｒで示す。
【００４７】
次に、行転送パルスφＴＸ-1を“Ｈ”レベルにして、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送すると共に、行リセットパルスφＲＳ-1を第２の中間レベルＶrs(M2)にする。そして、行転送パルスφＴＸ-1を“Ｌ”レベルにして、このときに出力される信号レベル出力をＡＭＰ回路部280 にて増幅し、ＣＤＳ回路部204 にて再度サンプリングし、サンプリング終了後に行リセットパルスφＲＳ-1を“Ｌ”レベルにする。信号出力のサンプリング期間を図10中のｔｓで示す。
【００４８】
その後、ＣＤＳ回路部204 では、サンプリングされたリセットレベル出力と信号レベル出力との差分処理が行われ、各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２及びＣＤＳ３に差分処理後の信号がそれぞれメモリされる。 そして、行選択信号φＳＥＬ-1を“Ｌ”レベルにして信号読み出し及び信号処理を行う期間が終了する。 その後、行リセットパルスφＲＳ-1及び行転送パルスφＴＸ-1を“Ｈ”  レベルにして、フォトダイオード101 をリセットし、フォトダイオード101 にて光生成電荷の蓄積が開始される。 
【００４９】
次いで、期間Ｔh における動作について説明する。 水平走査パルスφＨ-1，φＨ-2及びφＨ-3が水平走査回路部205 から順次出力されると、ＣＤＳ回路部204 の各ＣＤＳ回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３にメモリされた差分処理後の信号が、水平選択スイッチ部206 の各水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して、順次水平信号線207 に読み出される。水平信号線207 に読み出された信号は、出力アンプ部208 で増幅され外部に出力される。図10では、外部に出力される信号をＶout で示している。このとき、出力アンプ部208 には、信号帯域に応じて適当なバイアス電流が供給されている。
【００５０】
以上の動作で１行分の画素の信号が読み出される。 この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、受光画素部200 の画素Ｐ11〜Ｐ33の画素信号が、出力アンプ部208 からＶout として順次出力される。以上の期間が１フレーム期間Ｔf であり、この説明ではフォトダイオード101 の光生成電荷の蓄積期間になっている。
【００５１】
図10に示す駆動タイミングで固体撮像素子を動作させたとき、リセットレベル出力のサンプリング期間（図10中のｔｒで示す期間）は、図３に示した参照例と同様に、増幅トランジスタ104 の入力部はリセットトランジスタ103 のゲートに印加する第１の中間レベルＶrs(M1)に応じた値でクリップされる。具体的には、リセットトランジスタ103 の閾値電圧をＶthr とすると、クリップ電圧はほぼ、Ｖrs(M1)−Ｖthr となる。したがって、本実施例の固体撮像素子に強い光が入射されたとき、画素内の増幅トランジスタ104 の入力部をリセットし増幅トランジスタ104 から出力されるリセットレベル出力をＣＤＳ回路部204 にてサンプリングしている期間は、増幅トランジスタ104 の入力部は上記クリップ電圧以下には下がらないこととなる。それゆえ、増幅トランジスタ104 の入力部のリセットレベル出力が変動してダイナミックレンジを圧迫し、ＣＤＳ動作後の結果として画像信号の出力が下がるという黒沈み現象は防止される。
【００５２】
また、信号出力のサンプリング期間（図10中のｔｓで示す期間）は、図７で示した実施例１と同様に、増幅トランジスタ104 の入力部はリセットトランジスタ103 のゲートに印加する第２の中間レベルＶrs(M2)に応じた値でクリップされる。具体的には、クリップ電圧はほぼ、Ｖrs(M2)−Ｖthr となる。したがって、本実施例の固体撮像素子に強い光が入射され、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 の入力部に転送しその光生成電荷に対応する信号レベルをＡＭＰ回路部280 を介してＣＤＳ回路部204 にてサンプリングしている期間は、増幅トランジスタ104 の入力部は上記クリップ電圧以下には下がらないこととなる。それゆえ、各ＡＭＰ回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３はいずれもその動作範囲を逸脱しないようにしておくことが可能となり、ある列のＡＭＰ回路が飽和し、他の列のＡＭＰ回路が影響を受け、その出力が変動し画像へ影響を与えること、すなわち横すじ現象の発生が防止される。
【００５３】
なお、リセットトランジスタ103 のゲートに印加する第２の中間レベルＶrs(M2)は、ＡＭＰ回路部280 のダイナミックレンジに応じて決めればよく、ＡＭＰ回路部280 のゲインに応じて入力ダイナミックレンジが変わるので、それに合わせて第２の中間レベルＶrs(M2)を変えればよいことは実施例１と同様である。
【００５４】
図11に、リセットトランジスタ103 のゲートに４値レベルの制御信号を印加するためのリセットトランジスタ制御手段250 の具体的な回路構成図を示す。このリセットトランジスタ制御手段250 は、ＰchＭＯＳトランジスタ270 ，271 ，272 と、ＮchＭＯＳトランジスタ273 ，274 ，275 と、インバータ276 ，278 及びＮＯＲ回路277 とから構成されており、図示のように接続されている。そして、垂直走査回路202 から、行リセットパルスφＲＳ-iが“Ｈ”レベルとなる期間の信号φＲＳ(H)-i と、第１の中間レベルＶrs(M1)となる期間の信号φＲＳ(M1)-iと、第２の中間レベルＶrs(M2)となる期間の信号φＲＳ(M2)-iが入力されるようになっている。図11中のＶrs(H) は、行リセットパルスφＲＳ-iの“Ｈ”レベル、Ｖrs(M1)及びＶrs(M２) は第１及び第２の中間レベル、Ｖrs(L) は“Ｌ”レベルをそれぞれ示している。また、図11において279 は中間レベル制御部であり、ＡＭＰ回路部280 のゲインに応じて第２の中間レベルＶrs(M2)を制御するものである。
【００５５】
図12に、図11に示したリセットトランジスタ制御手段250 の動作を説明するためのタイミングチャートを示す。中間ノードＮ(1) は、行リセットパルスφＲＳ-iが“Ｈ”レベル及び第１の中間レベルＶrs(M1)となる期間で“Ｌ”レベルとなる。また、中間ノードＮ(2) は行リセットパルスφＲＳ-iの“Ｈ”レベルＶrs(H) 及び第１の中間レベルＶrs(M1)となり、中間ノードＮ(3) は行リセットパルスφＲＳ-iの“Ｌ”レベルＶrs(L) 及び第２の中間レベルＶrs(M2)となるので、図11に示す回路構成のリセットトランジスタ制御手段250 の出力φＲＳ-iは、Ｖrs(H) ，Ｖrs(M1)，Ｖrs(M2)，Ｖrs(L) の４値信号となる。
【００５６】
以上説明したように、本実施例２の固体撮像素子においては、固体撮像素子に強い光が入射されても黒沈み現象が抑圧可能であると共に、ある列のＡＭＰ回路が飽和し、他の列のＡＭＰ回路が影響を受け、その出力が変動し画像へ影響を与えること、すなわち横すじ現象が発生することを防止することが可能となる。なお、上記の実施例２の各構成は、その目的を逸脱しない範囲で各種の変形、変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る固体撮像素子の実施例及び参照例における単位画素の画素構成を示す回路構成図である。
【図２】本発明に係る固体撮像素子に関連する参照例の構成を示すブロック構成図である。
【図３】図２に示した参照例の動作を説明するためのタイミングチャートである。
【図４】図２に示した参照例におけるリセットトランジスタ制御手段の構成を示す回路構成図である。
【図５】図４に示したリセットトランジスタ制御手段の動作を説明するためのタイミングチャートである。
【図６】本発明に係る固体撮像素子の実施例１の構成を示すブロック構成図である。
【図７】図６に示した実施例１の動作を説明するためのタイミングチャートである。
【図８】図６に示した実施例１におけるリセットトランジスタ制御手段の構成を示す回路構成図である。
【図９】図８に示したリセットトランジスタ制御手段の動作を説明するためのタイミングチャートである。
【図１０】実施例２に係る固体撮像素子の動作を説明するためのタイミングチャートである。
【図１１】実施例２におけるリセットトランジスタ制御手段の構成を示す回路構成図である。
【図１２】図11に示したリセットトランジスタ制御手段の動作を説明するためのタイミングチャートである。
【図１３】従来のＭＯＳ型固体撮像素子の構成を示す概略ブロック構成図である。
【図１４】図13に示す従来例において、強い光の入射による増幅回路の急激な出力変動が起こった場合の画像への影響の態様を示す模式図である。
【符号の説明】
【００５８】
100   単位画素
101   フォトダイオード
102   転送トランジスタ
103   リセットトランジスタ
104   増幅トランジスタ
105   選択トランジスタ
106   画素電源線
107   行リセット線
108   行転送線
109   行選択線
110   垂直信号線
200   画素部
201   電流源部
202   垂直走査回路
204   ＣＤＳ回路
205   水平走査回路
206   水平選択スイッチ部
207   水平信号線
208   アンプ
210   制御部
250   リセットトランジスタ制御手段
251,252,253,261,270,271,272   ＰchＭＯＳトランジスタ
254,262,263,264,273,274,275   ＮchＭＯＳトランジスタ
255,265,267,276,278   インバータ
256,277   ＮＯＲ回路
268   中間レベル制御部
280   ＡＭＰ回路部
【図１】
0005053892.tif 000002
【図２】
0005053892.tif 000003
【図３】
0005053892.tif 000004
【図４】
0005053892.tif 000005
【図５】
0005053892.tif 000006
【図６】
0005053892.tif 000007
【図７】
0005053892.tif 000008
【図８】
0005053892.tif 000009
【図９】
0005053892.tif 000010
【図１０】
0005053892.tif 000011
【図１１】
0005053892.tif 000012
【図１２】
0005053892.tif 000013
【図１３】
0005053892.tif 000014
【図１４】
0005053892.tif 000015