(57)【特許請求の範囲】
【請求項１】
入力電圧と所定の参照電圧との大小関係を比較し、比較結果を示すビットを出力するとともに、前記入力電圧と前記参照電圧との差電圧を出力する比較演算回路と、
前記比較演算回路が出力する差電圧を増幅する増幅回路と、
を備え、
前段の比較演算回路から出力された差電圧が前記増幅回路で増幅された後に後段の比較演算回路に入力されるように、前記比較演算回路は、前記増幅回路を介挿した状態で複数段がカスケード接続され、
変換対象となるアナログ信号を第１段目の比較演算回路に与えると、各段の比較演算回路からのビット出力列として、変換後のデジタルデータが得られるＡ／Ｄ変換器において、
前記比較演算回路は、入力電圧と参照電圧との大小関係が変化した時点に与えられていた参照電圧に関する差電圧を出力し、
偶数段目の比較演算回路からのビット出力に対して論理反転を行うビット反転手段を更に備えることを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
電圧を徐々に増加させることにより、複数通りの参照電圧を順番に発生させ、これを比較演算回路に所定タイミングで与える参照電圧発生回路を備え、
比較演算回路が、入力電圧と参照電圧との大小関係が変化したタイミングを認識し、当該変化タイミングに対応づけられた特定のビットを出力することを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２に記載のＡ／Ｄ変換器において、
比較演算回路が、入力電圧と参照電圧との差電圧を求める差分回路と、前記差電圧を一時的に保持する記憶回路と、前記差電圧の符号を判定する符号判定回路と、前記符号判定回路の判定結果が変化したタイミングに基づいて特定のビットを出力する制御回路と、を有し、前記記憶回路が、前記符号判定回路の判定結果が変化したときに保持している差電圧を出力することを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２または３に記載のＡ／Ｄ変換器において、
比較演算回路には、フルレンジの電圧幅０〜Ｖmaxまでの入力電圧が与えられるように構成され、
参照電圧発生回路が、前記フルレンジを２ｎ分割することにより得られる（２ｎ＋１）通りの電圧Ｒ（０），Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）のうち（但し、Ｒ（０）＝０、Ｒ（２ｎ）＝Ｖmax）、２ｎ通りの参照電圧Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）をこの順序で発生させ、
比較演算回路が、入力電圧と第ｉ番目の参照電圧Ｒ（ｉ）との比較時において大小関係が変化したときに（ｉ＝１，２，...,２ｎ）、前記入力電圧と前記第ｉ番目の参照電圧Ｒ（ｉ）との差電圧を出力するとともに、値（ｉ−１）の二進表現に対応するｎビットのビット列を出力し、
増幅回路が、差電圧を２ｎ倍に増幅することを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１〜４のいずれかに記載のＡ／Ｄ変換器において、
Ｋ組（Ｋは２以上の自然数）の比較演算回路と、（Ｋ−１）組の増幅回路と、を備え、第ｋ番目（ｋ＝１〜Ｋ−１）の比較演算回路が出力する差電圧が、第ｋ番目の増幅回路で増幅された後に第（ｋ＋１）番目の比較演算回路に入力されるように、比較演算回路と増幅回路とが交互に接続されており、
ビット反転手段が、偶数段目の比較演算回路からのビット出力線に設けられたインバータ回路によって構成されていることを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項１〜４のいずれかに記載のＡ／Ｄ変換器において、
１組の比較演算回路と、１組の増幅回路と、を備え、前記比較演算回路から出力された差電圧が前記増幅回路で増幅された後に、再び前記比較演算回路に入力されるように巡回させることにより、前記比較演算回路自身による複数段のカスケード接続が実現されており、
ビット反転手段が、前記比較演算回路からの偶数回目のビット出力に対して論理反転を行うことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項６に記載のＡ／Ｄ変換器において、
第１の入力端に与えられた信号と第２の入力端に与えられた信号とを選択的に出力するセレクタを備え、前記セレクタの第１の入力端には、変換対象となるアナログ信号を供給する信号線が接続されており、前記セレクタの出力端は比較演算回路の入力電圧用の入力端に接続され、前記比較演算回路の差電圧用の出力端は増幅回路の入力端に接続され、前記増幅回路の出力端は前記セレクタの第２の入力端に接続されており、前記セレクタは、変換対象となるアナログ信号が与えられた当初は第１の入力端に与えられた信号を選択的に出力し、前記増幅回路から巡回した信号が与えられた後は第２の入力端に与えられた信号を選択的に出力することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に、変換対象となるアナログ信号電圧を、ステップ状に電圧が増加してゆくアナログ参照信号と順次比較してゆき、比較結果に応じたビット列を出力する比較演算回路を多段接続して用いる方式のＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
情報をデジタルデータとして取り扱う技術の普及に伴い、アナログデータをデジタルデータに変換する役割を果たすＡ／Ｄ変換器は、様々な技術分野で利用されるに至っている。たとえば、固体撮像装置では、イメージセンサを構成する個々の画素から、当該画素位置における受光強度を示すアナログ信号が出力されるが、これらのアナログ信号に基づいて撮像データを作成するには、各アナログ信号をデジタル信号に変換する必要があり、このような変換を行うために、一般的な固体撮像装置はＡ／Ｄ変換器を内蔵している。
【０００３】
一般的なＡ／Ｄ変換器は、入力電圧と参照電圧との大小関係を比較する比較演算回路を備えており、この比較演算回路に与える参照電圧をステップ状に増加させてゆきながら、大小関係が変化するタイミングを認識し、当該変化タイミングに応じたビット列を変換後のデジタルデータとして出力する方式を採る。たとえば、下記の特許文献１，２には、このような比較演算回路を利用した基本的なＡ／Ｄ変換器が開示されている。
【０００４】
通常は、このような比較演算回路を多段接続することにより、変換精度の向上が図られる。すなわち、前段の比較演算回路における「入力電圧と参照電圧との差に相当する残差成分（ステップ状の参照電圧のステップ幅に満たない成分）」を増幅回路を介して増幅し、これを後段の比較演算回路に入力電圧として与える方式が採られる。下記の特許文献３，４には、複数の比較演算回路を増幅回路を介してカスケード接続したＡ／Ｄ変換器が開示されている。また、下記の特許文献５には、比較演算回路から出力された残差成分を増幅した後、再び同一の比較演算回路に入力信号として与えるようにし、信号を同一の比較演算回路に巡回させることにより、１台の比較演算回路により実質的に多段の比較演算回路を用いた装置と同等の処理の実行が可能になる巡回型Ａ／Ｄ変換器が開示されている。
【特許文献１】特開平６−７７８３０号公報
【特許文献２】特開平８−２１３９０８号公報
【特許文献３】特開平１１−２１４９９７号公報
【特許文献４】特開２０００−７８０１１号公報
【特許文献５】特開２００７−３６５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
比較演算回路を多段接続して用いる従来の一般的なＡ／Ｄ変換器は、上述したように、参照電圧をステップ状に増加させてゆき、入力信号との大小関係が変化するタイミングを認識し、当該変化タイミングに応じたビット列を出力するとともに、残差成分となる差電圧を後段へと出力する。しかしながら、この後段へと出力される差電圧は、「大小関係が変化したタイミングにおける参照電圧」との差ではなく、「大小関係が変化する直前のタイミングにおける参照電圧」との差であるため、大小関係の判定のために求めた差電圧をそのまま利用することはできない。このため、従来のＡ／Ｄ変換器では、後段へ差電圧を出力するための回路構成が複雑にならざるを得ない。
【０００６】
そこで本発明は、より回路構成を単純化することが可能なＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
(1)   本発明の第１の態様は、
入力電圧と所定の参照電圧との大小関係を比較し、比較結果を示すビットを出力するとともに、入力電圧と参照電圧との差電圧を出力する比較演算回路と、
比較演算回路が出力する差電圧を増幅する増幅回路と、
を備え、
前段の比較演算回路から出力された差電圧が増幅回路で増幅された後に後段の比較演算回路に入力されるように、比較演算回路は、増幅回路を介挿した状態で複数段がカスケード接続され、
変換対象となるアナログ信号を第１段目の比較演算回路に与えると、各段の比較演算回路からのビット出力列として、変換後のデジタルデータが得られるＡ／Ｄ変換器において、
比較演算回路が、入力電圧と参照電圧との大小関係が変化した時点に与えられていた参照電圧に関する差電圧を出力するようにし、
偶数段目の比較演算回路からのビット出力に対して論理反転を行うビット反転手段を更に設けるようにしたものである。
【０００８】
(2)   本発明の第２の態様は、上述の第１の態様に係るＡ／Ｄ変換器において、
電圧を徐々に増加させることにより、複数通りの参照電圧を順番に発生させ、これを比較演算回路に所定タイミングで与える参照電圧発生回路を設け、
比較演算回路が、入力電圧と参照電圧との大小関係が変化したタイミングを認識し、当該変化タイミングに対応づけられた特定のビットを出力するようにしたものである。
【０００９】
(3)   本発明の第３の態様は、上述の第２の態様に係るＡ／Ｄ変換器において、
比較演算回路が、入力電圧と参照電圧との差電圧を求める差分回路と、差電圧を一時的に保持する記憶回路と、差電圧の符号を判定する符号判定回路と、符号判定回路の判定結果が変化したタイミングに基づいて特定のビットを出力する制御回路と、を有し、記憶回路が、符号判定回路の判定結果が変化したときに保持している差電圧を出力するようにしたものである。
【００１０】
(4)   本発明の第４の態様は、上述の第２または第３の態様に係るＡ／Ｄ変換器において、
比較演算回路には、フルレンジの電圧幅０〜Ｖmaxまでの入力電圧が与えられるように構成され、
参照電圧発生回路が、フルレンジを２ｎ分割することにより得られる（２ｎ＋１）通りの電圧Ｒ（０），Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）のうち（但し、Ｒ（０）＝０、Ｒ（２ｎ）＝Ｖmax）、２ｎ通りの参照電圧Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）をこの順序で発生させ、
比較演算回路が、入力電圧と第ｉ番目の参照電圧Ｒ（ｉ）との比較時において大小関係が変化したときに（ｉ＝１，２，...,２ｎ）、入力電圧と第ｉ番目の参照電圧Ｒ（ｉ）との差電圧を出力するとともに、値（ｉ−１）の二進表現に対応するｎビットのビット列を出力し、
増幅回路が、差電圧を２ｎ倍に増幅するようにしたものである。
【００１１】
(5)   本発明の第５の態様は、上述の第１〜第４の態様に係るＡ／Ｄ変換器において、
Ｋ組（Ｋは２以上の自然数）の比較演算回路と、（Ｋ−１）組の増幅回路と、を設け、第ｋ番目（ｋ＝１〜Ｋ−１）の比較演算回路が出力する差電圧が、第ｋ番目の増幅回路で増幅された後に第（ｋ＋１）番目の比較演算回路に入力されるように、比較演算回路と増幅回路とを交互に接続し、
ビット反転手段を、偶数段目の比較演算回路からのビット出力線に設けられたインバータ回路によって構成したものである。
【００１２】
(6)   本発明の第６の態様は、上述の第１〜第４の態様に係るＡ／Ｄ変換器において、
１組の比較演算回路と、１組の増幅回路と、を設け、この１組の比較演算回路から出力された差電圧が増幅回路で増幅された後に、再び同じ比較演算回路に入力されるように巡回させることにより、１組の比較演算回路自身によって複数段のカスケード接続が実現されるようにし、
ビット反転手段が、この比較演算回路からの偶数回目のビット出力に対して論理反転を行うようにしたものである。
【００１３】
(7)   本発明の第７の態様は、上述の第６の態様に係るＡ／Ｄ変換器において、
第１の入力端に与えられた信号と第２の入力端に与えられた信号とを選択的に出力するセレクタを設け、このセレクタの第１の入力端には、変換対象となるアナログ信号を供給する信号線を接続し、セレクタの出力端を比較演算回路の入力電圧用の入力端に接続し、比較演算回路の差電圧用の出力端を増幅回路の入力端に接続し、増幅回路の出力端をセレクタの第２の入力端に接続し、セレクタは、変換対象となるアナログ信号が与えられた当初は第１の入力端に与えられた信号を選択的に出力し、増幅回路から巡回した信号が与えられた後は第２の入力端に与えられた信号を選択的に出力するようにしたものである。
【発明の効果】
【００１４】
本発明に係るＡ／Ｄ変換器は、比較演算回路を多段接続して用いる点においては従来のＡ／Ｄ変換器と同様であるが、後段へと出力される差電圧として、「大小関係が変化したタイミングにおける参照電圧」との差を用いるようにしたため、大小関係の判定のために求めた差電圧をそのまま後段へと出力することができるようになり、回路構成を単純化することが可能になる。また、「大小関係が変化したタイミングにおける参照電圧」との差を後段へと出力することにより生じる問題は、偶数段目の比較演算回路からのビット出力に対して論理反転を行うことにより解決されるので、正しい変換結果が得られる点においては、従来のＡ／Ｄ変換器と全く変わりはない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を図示する実施形態に基づいて説明する。
【００１６】
＜＜＜  §１．従来のＡ／Ｄ変換器の基本構成（その１）  ＞＞＞
ここでは、説明の便宜上、比較演算回路を多段接続して用いる従来の一般的なＡ／Ｄ変換器の基本構成とその動作原理を簡単に説明する。図１は、このような従来のＡ／Ｄ変換器の基本構成を示すブロック図である。
【００１７】
図において、ＣＰ１〜ＣＰ４は、それぞれ同一の構成をもった比較演算回路であり、入力電圧Ｖinと参照電圧Ｒとの大小関係を比較し、比較結果に基づいて１ビットの出力を行うとともに、両電圧の差を出力電圧Ｖoutとして出力する機能を有する。たとえば、比較演算回路ＣＰ１は、入力電圧Ｖin（１）と参照電圧Ｒとの大小関係を比較し、比較結果に基づいて１ビットの出力Ｂ１を行うとともに、差電圧（Ｖin（１）とＲとの差）を出力電圧Ｖout（１）として出力する。
【００１８】
一方、Ａ１〜Ａ３は、いずれも入力電圧を２倍に増幅する増幅回路であり（符号Ｘ２は、増幅倍率が２倍であることを示す）、図示のとおり、比較演算回路ＣＰ１〜ＣＰ４の間に介挿されている。各増幅回路の入力端は、前段に位置する比較演算回路の差電圧用の出力端に接続されており、各増幅回路の出力端は、後段に位置する比較演算回路の入力電圧用の入力端に接続されている。したがって、たとえば、増幅回路Ａ１は、前段に位置する比較演算回路ＣＰ１からの出力電圧Ｖout（１）を２倍に増幅し、増幅した電圧を後段に位置する比較演算回路ＣＰ２に対して、入力電圧Ｖin（２）として供給する機能を果たす。
【００１９】
同様に、増幅回路Ａ２は、前段に位置する比較演算回路ＣＰ２からの出力電圧Ｖout（２）を２倍に増幅し、増幅した電圧を後段に位置する比較演算回路ＣＰ３に対して、入力電圧Ｖin（３）として供給する機能を果たし、増幅回路Ａ３は、前段に位置する比較演算回路ＣＰ３からの出力電圧Ｖout（３）を２倍に増幅し、増幅した電圧を後段に位置する比較演算回路ＣＰ４に対して、入力電圧Ｖin（４）として供給する機能を果たす。
【００２０】
図２は、図１に示す各比較演算回路ＣＰ１〜ＣＰ４の一般的な処理動作を示す図である。ここでは、「第ｋ番目の比較演算回路」という意味で、この比較演算回路にＣＰｋなる符号を付すことにする。上述したとおり、この比較演算回路ＣＰｋの第１の機能は、入力電圧Ｖin（ｋ）と所定の参照電圧Ｒとの大小関係を比較し、比較結果を示すビットＢを出力することであり、第２の機能は、入力電圧Ｖin（ｋ）と参照電圧Ｒとの差電圧を、出力電圧Ｖout（ｋ）として出力することである。なお、図１では、参照電圧を符号Ｒで示しているが、実際には、この参照電圧Ｒは、時間とともに変化し、複数通りの電圧値をとる。ここに示す例の場合、図２に示すとおり、参照電圧は、Ｒ０，Ｒ１の２通りの値をとることになり、入力電圧Ｖin（ｋ）は、この２通りの参照電圧Ｒ０，Ｒ１と比較されることになる。
【００２１】
もっとも、通常は、参照電圧Ｒ０は接地電位に設定され、入力電圧Ｖin（ｋ）は、接地電位以上に設定されるため、参照電圧Ｒ０との大小関係についての比較処理は省略することができる。したがって、実際には、比較演算回路ＣＰｋにおける大小関係の比較は、参照電圧Ｒ１について行えば足りる。図２の右半分には、この比較結果に基いて実行される比較演算回路ＣＰｋの具体的な処理内容が示されている。すなわち、Ｖin（ｋ）＜Ｒ１の場合は、出力ビットＢ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ０なる差電圧が出力される（第２の機能）。一方、Ｖin（ｋ）≧Ｒ１の場合は、出力ビットＢ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ１なる差電圧が出力される（第２の機能）。
【００２２】
図３は、このような比較演算回路ＣＰｋの具体的な処理動作を例示する図である。図のＲ０は接地電位、Ｒ２はフルレンジＶmaxの電圧値、Ｒ１はその中間の電位を示しており、棒グラフは、入力電圧Ｖin（ｋ）の大きさを示す。上述したように、比較演算回路ＣＰｋの処理動作は、入力電圧Ｖin（ｋ）と参照電圧Ｒ１との大小関係に基づいて２通りに分かれる。
【００２３】
図３(a) は、Ｖin（ｋ）＜Ｒ１の場合の処理動作を示している。この場合、出力ビットＢ＝０が出力され（枠内の「０」は、この出力ビットＢの値を示す）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ０なる差電圧が出力される。ここで、Ｒ０は接地電位であり、電圧値としては０であるから、Ｖout（ｋ）＝Ｖin（ｋ）となり、図示のとおり、入力電圧Ｖin（ｋ）がそのまま差電圧Ｖout（ｋ）として出力されることになる。
【００２４】
一方、図３(b) は、Ｖin（ｋ）≧Ｒ１の場合の処理動作を示している。この場合、出力ビットＢ＝１が出力され（枠内の「１」は、この出力ビットＢの値を示す）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ１なる差電圧が出力される。図示のとおり、入力電圧Ｖin（ｋ）から、参照電圧Ｒ１を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００２５】
続いて、図４を参照しながら、図１に示すＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を説明しよう。図４に示すＣＰ１〜ＣＰ４は、図１に示す比較演算回路ＣＰ１〜ＣＰ４に対応しており、それぞれの比較演算回路における具体的な処理動作が示されている。ここでは、便宜上、接地電位Ｒ０＝０，フルレンジＲ２＝１００，参照電圧Ｒ１＝５０という具体的な電圧値（無名数）を想定して以下の説明を行うことにする。
【００２６】
いま、変換対象となるアナログ信号として、電圧値「６６」に相当する電圧をもった信号が、このＡ／Ｄ変換器に与えられたものとする。この場合、第１段目の比較演算回路ＣＰ１に与えられる入力電圧は、Ｖin（１）＝６６ということになる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ１では、図２に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ１＝１が出力され、Ｖout（１）＝Ｖin（１）−Ｒ１なる演算式に基づいて、ｄ＝６６−５０＝１６なる差電圧ｄが、出力電圧Ｖout（１）として出力される。この差電圧ｄは、増幅回路Ａ１で２倍に増幅され、第２段目の比較演算回路ＣＰ２に入力電圧Ｖin（２）として与えられることになる。図示の例の場合、ｄ＝１６であるから、２・ｄ＝３２が第２段目の比較演算回路ＣＰ２へ与えられることになる（図の一点鎖線は、差電圧ｄの２倍が後段に送られることを示している）。
【００２７】
こうして、第２段目の比較演算回路ＣＰ２に与えられる入力電圧は、Ｖin（２）＝３２ということになる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ２では、図２に示す「Ｖin（ｋ）＜Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ２＝０が出力され、Ｖout（２）＝Ｖin（２）−Ｒ０なる演算式に基づいて、Ｖin（２）＝３２なる差電圧ｄが、そのまま出力電圧Ｖout（２）として出力される。この差電圧ｄは、増幅回路Ａ２で２倍に増幅され、第３段目の比較演算回路ＣＰ３に入力電圧Ｖin（３）として与えられることになる。図示の例の場合、ｄ＝３２であるから、２・ｄ＝６４が第３段目の比較演算回路ＣＰ３へ与えられることになる。
【００２８】
続いて、第３段目の比較演算回路ＣＰ３には、Ｖin（３）＝６４なる入力電圧が与えられる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ３では、図２に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ３＝１が出力され、Ｖout（３）＝Ｖin（３）−Ｒ１なる演算式に基づいて、ｄ＝６４−５０＝１４なる差電圧ｄが、出力電圧Ｖout（３）として出力される。この差電圧ｄは、増幅回路Ａ３で２倍に増幅され、第４段目の比較演算回路ＣＰ４に入力電圧Ｖin（４）として与えられることになる。図示の例の場合、ｄ＝１４であるから、２・ｄ＝２８が第４段目の比較演算回路ＣＰ４へ与えられることになる。
【００２９】
こうして、第４段目の比較演算回路ＣＰ４に与えられる入力電圧は、Ｖin（４）＝２８ということになる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ４では、図２に示す「Ｖin（ｋ）＜Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ４＝０が出力され、Ｖout（４）＝Ｖin（４）−Ｒ０なる演算式に基づいて、Ｖin（４）＝２８なる差電圧ｄが、そのまま出力電圧Ｖout（４）として出力される。ここに示す例は、第４段目の比較演算回路ＣＰ４が最終段となるが、更に第５段目の比較演算回路が続く場合には、この差電圧ｄは、増幅回路で２倍に増幅され、第５段目の比較演算回路に与えられることになる。
【００３０】
かくして、このＡ／Ｄ変換器からのデジタル出力としては、出力ビットＢ１，Ｂ２，Ｂ３，Ｂ４をこの順番で羅列したビット列「１０１０」が得られることになる。これは、フルレンジＲ２＝１００としたときのアナログ電圧値「６６」に相当するデジタル値である。
【００３１】
＜＜＜  §２．従来のＡ／Ｄ変換器の基本構成（その２）  ＞＞＞
以上、§１では、図１に示すＡ／Ｄ変換器の基本動作を説明した。この図１に示すＡ／Ｄ変換器は、１つの比較演算回路から１ビット単位の比較結果が出力される構成をとる非常に単純な例であり、通常は、１つの比較演算回路から複数ビット単位の比較結果が出力される構成をとるのが一般的である。図５は、１つの比較演算回路から２ビット単位で比較結果を出力する形式の従来の一般的なＡ／Ｄ変換器の基本構成を示すブロック図である。比較演算回路ＣＰ１〜ＣＰ４は、入力電圧Ｖinと参照電圧Ｒとの大小関係を比較し、比較結果に基づいて２ビットの出力を行うとともに、両電圧の差を出力電圧Ｖoutとして出力する機能を有する。たとえば、比較演算回路ＣＰ１は、入力電圧Ｖin（１）と参照電圧Ｒとの大小関係を比較し、比較結果に基づいて２ビットの出力Ｂ１，Ｂ２を行うとともに、差電圧（Ｖin（１）とＲとの差）を出力電圧Ｖout（１）として出力する。同様に、比較演算回路ＣＰ２からは２ビットの出力Ｂ３，Ｂ４が得られ、比較演算回路ＣＰ３からは２ビットの出力Ｂ５，Ｂ６が得られ、比較演算回路ＣＰ４からは２ビットの出力Ｂ７，Ｂ８が得られる。
【００３２】
一方、Ａ１〜Ａ３は、いずれも入力電圧を４倍に増幅する増幅回路である（符号Ｘ４は、増幅倍率が４倍であることを示す）。各増幅回路Ａ１〜Ａ３が、各比較演算回路ＣＰ１〜ＣＰ４の間に介挿されている点は、前述の例と同様である。たとえば、増幅回路Ａ１は、前段に位置する比較演算回路ＣＰ１からの出力電圧Ｖout（１）を４倍に増幅し、増幅した電圧を後段に位置する比較演算回路ＣＰ２に対して、入力電圧Ｖin（２）として供給する機能を果たす。
【００３３】
図６は、図５に示す各比較演算回路ＣＰ１〜ＣＰ４の一般的な処理動作を示す図である。ここでは、「第ｋ番目の比較演算回路」という意味で、この比較演算回路にＣＰｋなる符号を付すことにする。上述したとおり、この比較演算回路ＣＰｋの第１の機能は、入力電圧Ｖin（ｋ）と所定の参照電圧Ｒとの大小関係を比較し、比較結果を２ビットのデータとして出力することであり、第２の機能は、入力電圧Ｖin（ｋ）と参照電圧Ｒとの差電圧を、出力電圧Ｖout（ｋ）として出力することである。図では、第１の機能によって出力される２ビットのデータを、左出力ビットＢＬおよび右出力ビットＢＲとして示してある。このように、比較結果を２ビットのデータとして出力するためには、４通りの異なる比較結果が得られなければならない。
【００３４】
そこで、ここに示す例では、参照電圧Ｒとして、４通りの電圧Ｒ０，Ｒ１，Ｒ２，Ｒ３を用いている。後述するように、参照電圧Ｒは、時間とともにステップ状に電圧が増加する信号によって与えられることになる。図６の比較演算回路ＣＰｋのブロック内に示されたステップ状の信号は、このような参照信号の波形を示している。したがって、比較演算回路ＣＰｋに与えられた入力電圧Ｖin（ｋ）は、まず、参照電圧Ｒ０と比較され（実際には、Ｒ０は接地電位なので、Ｖin（ｋ）＜Ｒ０の場合は有り得ないため、この比較動作は省略可能である）、続いて参照電圧Ｒ１と比較され、次に参照電圧Ｒ２と比較され、最後に参照電圧Ｒ３と比較されることになる。もっとも、いずれかの参照電圧との比較において、大小関係の変化が生じたら、それ以後の比較動作は不要になる。
【００３５】
図６の下半分に示す（１）〜（４）には、各比較結果に基いて実行される比較演算回路ＣＰｋの具体的な処理内容が示されている。上述したように、接地電位Ｒ０との比較処理を省略すると、第１の比較処理としては、参照電圧Ｒ１との比較が行われる。その結果、図６（１）に示すように、Ｖin（ｋ）＜Ｒ１であった場合は、出力ビットＢＬ＝０，ＢＲ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ０なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ１との比較において、大小関係の変化が生じたことになる。したがって、以後、参照電圧Ｒ２，Ｒ３との比較動作は不要である。
【００３６】
さて、参照電圧Ｒ１との比較によって、大小関係の変化が生じていない場合は（すなわち、Ｒ１≦Ｖin（ｋ）の場合は）、第２の比較処理として、参照電圧Ｒ２との比較が行われる。その結果、図６（２）に示すように、Ｒ１≦Ｖin（ｋ）＜Ｒ２であった場合は、出力ビットＢＬ＝０，ＢＲ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ１なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ２との比較において、大小関係の変化が生じたことになる。したがって、以後、参照電圧Ｒ３との比較動作は不要である。
【００３７】
参照電圧Ｒ２との比較によっても、大小関係の変化が生じていない場合は（すなわち、Ｒ２≦Ｖin（ｋ）の場合は）、第３の比較処理として、参照電圧Ｒ３との比較が行われる。その結果、図６（３）に示すように、Ｒ２≦Ｖin（ｋ）＜Ｒ３であった場合は、出力ビットＢＬ＝１，ＢＲ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ２なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ３との比較において、大小関係の変化が生じたことになる。
【００３８】
最後に、参照電圧Ｒ３との比較によっても、大小関係の変化が生じていない場合、すなわち、Ｒ３≦Ｖin（ｋ）の場合は、入力電圧Ｖin（ｋ）は、電圧Ｒ３以上、フルレンジＶmax以下の範囲内の電圧ということになる。したがって、図６（４）に示すように、出力ビットＢＬ＝１，ＢＲ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ３なる差電圧が出力される（第２の機能）。
【００３９】
図７は、このような比較演算回路ＣＰｋの具体的な処理動作を例示する図である。図のＲ０は接地電位、Ｒ４はフルレンジＶmaxの電圧値、Ｒ１〜Ｒ３は、Ｒ０〜Ｒ４間を４等分した各中間位置の電位を示しており、棒グラフは、入力電圧Ｖin（ｋ）の大きさを示す。上述したように、比較演算回路ＣＰｋの処理動作は、入力電圧Ｖin（ｋ）と参照電圧Ｒ１，Ｒ２，Ｒ３との大小関係に基づいて４通りに分かれる。
【００４０】
図７(a) は、Ｖin（ｋ）＜Ｒ１の場合の処理動作を示している。この場合、出力ビットＢＬ＝０，ＢＲ＝０が出力され、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ０なる差電圧が出力される。ここで、Ｒ０は接地電位であり、電圧値としては０であるから、Ｖout（ｋ）＝Ｖin（ｋ）となり、図示のとおり、入力電圧Ｖin（ｋ）がそのまま差電圧Ｖout（ｋ）として出力されることになる。
【００４１】
一方、図７(b) は、Ｒ１≦Ｖin（ｋ）＜Ｒ２の場合の処理動作を示している。この場合、ＢＬ＝０，ＢＲ＝１が出力され、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ１なる差電圧が出力される。図示のとおり、入力電圧Ｖin（ｋ）から、参照電圧Ｒ１を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００４２】
また、図７(c) は、Ｒ２≦Ｖin（ｋ）＜Ｒ３の場合の処理動作を示している。この場合、ＢＬ＝１，ＢＲ＝０が出力され、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ２なる差電圧が出力される。図示のとおり、入力電圧Ｖin（ｋ）から、参照電圧Ｒ２を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００４３】
最後の図７(d) は、Ｒ３≦Ｖin（ｋ）≦Ｒ４の場合の処理動作を示している。この場合、ＢＬ＝１，ＢＲ＝１が出力され、Ｖout（ｋ）＝Ｖin（ｋ）−Ｒ３なる差電圧が出力される。図示のとおり、入力電圧Ｖin（ｋ）から、参照電圧Ｒ３を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００４４】
続いて、図８を参照しながら、図５に示すＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を説明しよう。図８に示すＣＰ１〜ＣＰ４は、図５に示す比較演算回路ＣＰ１〜ＣＰ４に対応しており、それぞれの比較演算回路における具体的な処理動作が示されている。ここでは、便宜上、接地電位Ｒ０＝０，フルレンジＲ４＝１００，参照電圧Ｒ１＝２５，参照電圧Ｒ２＝５０，参照電圧Ｒ３＝７５という具体的な電圧値（無名数）を想定して以下の説明を行うことにする。
【００４５】
いま、変換対象となるアナログ信号として、電圧値「６６」に相当する電圧をもった信号が、このＡ／Ｄ変換器に与えられたものとする。この場合、第１段目の比較演算回路ＣＰ１に与えられる入力電圧は、Ｖin（１）＝６６ということになる。このため、参照電圧Ｒ１，Ｒ２との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ３との比較によって、「入力電圧＜参照電圧」という大小関係の変化（逆転）が生じることになる。したがって、比較演算回路ＣＰ１では、図７(c) に示す処理動作が実行されることになり、Ｂ１＝１，Ｂ２＝０が出力され、Ｖout（１）＝Ｖin（１）−Ｒ２なる差電圧が出力される。具体的には、ｄ＝６６−５０＝１６なる差電圧ｄが、出力電圧Ｖout（１）として出力される。この差電圧ｄは、増幅回路Ａ１で４倍に増幅され、第２段目の比較演算回路ＣＰ２に入力電圧Ｖin（２）として与えられることになる。図示の例の場合、ｄ＝１６であるから、４・ｄ＝６４が第２段目の比較演算回路ＣＰ２へ与えられることになる（図の一点鎖線は、差電圧ｄの４倍が後段に送られることを示している）。
【００４６】
こうして、第２段目の比較演算回路ＣＰ２に与えられる入力電圧は、Ｖin（２）＝６４ということになる。このため、参照電圧Ｒ１，Ｒ２との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ３との比較によって、「入力電圧＜参照電圧」という大小関係の変化（逆転）が生じることになる。したがって、比較演算回路ＣＰ２では、図７(c) に示す処理動作が実行されることになり、Ｂ３＝１，Ｂ４＝０が出力され、Ｖout（２）＝Ｖin（２）−Ｒ２なる差電圧が出力される。具体的には、ｄ＝６４−５０＝１４なる差電圧ｄが、出力電圧Ｖout（２）として出力される。この差電圧ｄは、増幅回路Ａ２で４倍に増幅され、第３段目の比較演算回路ＣＰ３に入力電圧Ｖin（３）として与えられることになる。図示の例の場合、ｄ＝１４であるから、４・ｄ＝５６が第３段目の比較演算回路ＣＰ３へ与えられることになる。
【００４７】
こうして、第３段目の比較演算回路ＣＰ３には、Ｖin（３）＝５６なる入力電圧が与えられる。このため、参照電圧Ｒ１，Ｒ２との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ３との比較によって、「入力電圧＜参照電圧」という大小関係の変化（逆転）が生じることになる。したがって、比較演算回路ＣＰ３では、図７(c) に示す処理動作が実行されることになり、Ｂ５＝１，Ｂ６＝０が出力され、Ｖout（３）＝Ｖin（３）−Ｒ２なる差電圧が出力される。具体的には、ｄ＝５６−５０＝６なる差電圧ｄが、出力電圧Ｖout（３）として出力される。この差電圧ｄは、増幅回路Ａ３で４倍に増幅され、第４段目の比較演算回路ＣＰ４に入力電圧Ｖin（４）として与えられることになる。図示の例の場合、ｄ＝６であるから、４・ｄ＝２４が第４段目の比較演算回路ＣＰ４へ与えられることになる。
【００４８】
最後の第４段目の比較演算回路ＣＰ４に、Ｖin（４）＝２４なる入力電圧が与えられると、参照電圧Ｒ１との比較において、「入力電圧＜参照電圧」という大小関係の変化が生じることになる。なお、ここに示す例では、参照電圧Ｒ０との比較動作は省略されているが、各段の比較演算回路における初期状態を「入力電圧＞参照電圧」とする設定を行っておけば、参照電圧Ｒ１との比較動作が比較演算回路ＣＰ４における最初の比較動作であっても、「入力電圧＜参照電圧」という結果が得られれば、大小関係の変化が生じたことになる。したがって、比較演算回路ＣＰ４では、図７(a) に示す処理動作が実行されることになり、Ｂ７＝０，Ｂ８＝０が出力され、Ｖout（４）＝Ｖin（４）−Ｒ０なる差電圧が出力される。具体的には、ｄ＝２４−０＝２４なる差電圧ｄが、出力電圧Ｖout（４）として出力される。ここに示す例は、第４段目の比較演算回路ＣＰ４が最終段となるが、更に第５段目の比較演算回路が続く場合には、この差電圧ｄは、増幅回路で４倍に増幅され、第５段目の比較演算回路に与えられることになるので、その場合は、４・ｄ＝９６が第５段目の比較演算回路へ与えられることになる。
【００４９】
かくして、このＡ／Ｄ変換器からのデジタル出力としては、出力ビットＢ１〜Ｂ８をこの順番で羅列したビット列「１０１０１０００」が得られることになる。これは、フルレンジＲ４＝１００としたときのアナログ電圧値「６６」に相当するデジタル値である。
【００５０】
このように、図５に示すＡ／Ｄ変換器は、１つの比較演算回路から２ビット単位の比較結果が出力される構成をとる例であるが、もちろん、３ビット単位以上の比較結果が出力される構成をとるＡ／Ｄ変換器も利用されている。
【００５１】
＜＜＜  §３．従来のＡ／Ｄ変換器の基本構成（その３）  ＞＞＞
ここでは、前掲の特許文献５に開示されているような巡回型Ａ／Ｄ変換器の従来例を簡単に説明しておく。§１および§２で述べた例では、４組の比較演算回路ＣＰ１〜ＣＰ４を多段接続する構成をとっていた。ここで、４組の比較演算回路ＣＰ１〜ＣＰ４は、いずれも物理的に別個独立した構成要素である。ただ、いずれもその処理動作は全く同じであるから、このような多段接続を１台の比較演算回路を使い回すことにより実現しよう、という発想のもとに提案された装置が巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器では、比較演算回路から出力された残差成分を増幅した後、再び同一の比較演算回路に入力信号として与えるようにし、信号を同一の比較演算回路に巡回させることにより、１台の比較演算回路により実質的に多段の比較演算回路を用いた装置と同等の処理の実行が可能になる。
【００５２】
図９は、従来の一般的な２ビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。別言すれば、図５に示すカスケード接続型のＡ／Ｄ変換器を巡回型に変えたものが、図９に示すＡ／Ｄ変換器ということになる。図９において、比較演算回路ＣＰｋは、単一の比較演算回路であるが、図５に示す４組の比較演算回路ＣＰ１〜ＣＰ４を兼用する機能を果たす。比較演算回路ＣＰｋそれ自身の機能は、図５に示す４組の比較演算回路ＣＰ１〜ＣＰ４と全く同じであり、入力電圧Ｖin（ｋ）と参照電圧Ｒ（時間とともにステップ状に、電圧Ｒ０，Ｒ１，Ｒ２，Ｒ３と変化してゆく）との大小関係を比較し、図６（１）〜（４）に示す式に従って、比較結果を示す２ビットのデータＢＬ，ＢＲを出力するとともに、所定の差電圧を出力電圧Ｖout（ｋ）として出力する処理を行う。同様に、図９における増幅回路Ａｋも、図５に示す３組の増幅回路Ａ１〜Ａ３を兼用する機能を果たし、比較演算回路ＣＰｋからの出力電圧Ｖout（ｋ）を４倍に増幅する処理を行う。
【００５３】
この図９に示す巡回型Ａ／Ｄ変換器では、増幅回路Ａｋの出力電圧は、セレクタＳに与えられる。セレクタＳは、２つの入力端を備えており、第１の入力端に与えられた信号と第２の入力端に与えられた信号とを選択的に出力する機能を有する。図示のとおり、セレクタＳの第１の入力端には、変換対象となるアナログ信号（電圧Ｖ）を供給する信号線が接続されており、第２の入力端には、増幅回路Ａｋの出力端から巡回した増幅信号が与えられる。
【００５４】
比較演算回路ＣＰｋの入力電圧Ｖin（ｋ）は、セレクタＳの選択動作により、２通りに切り替えることができる。したがって、変換対象となるアナログ信号が与えられた当初は、セレクタＳが第１の入力端に与えられた信号を選択的に出力するようにすれば、比較演算回路ＣＰｋの入力電圧Ｖin（ｋ）は、変換対象となるアナログ信号の電圧Ｖになり、比較演算回路ＣＰｋは、図５に示す第１段目の比較演算回路ＣＰ１として機能する。一方、増幅回路Ａｋから巡回した信号が供給された後は、セレクタＳが第２の入力端に与えられた信号を選択的に出力するようにすれば、比較演算回路ＣＰｋは、図５に示す第２段目以降の比較演算回路ＣＰ２〜として機能する。
【００５５】
このようにして、比較演算回路ＣＰｋを用いて４回の巡回処理を行えば、実質的に図５に示すＡ／Ｄ変換器と同等の処理を実行することができる。この場合、比較演算回路ＣＰｋからは、毎巡回時に２ビットずつのデータが出力されるので、これを４回分羅列して８ビットのデータを構成すれば、当該データは、変換対象となるアナログ信号の電圧Ｖに対応したデジタルデータになる。
【００５６】
図１０は、図９に示す巡回型Ａ／Ｄ変換器を、３ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に拡張した例を示すブロック図である。比較演算回路ＣＰｋは、毎巡回時に、比較結果を３ビット単位のデータＢ１，Ｂ２，Ｂ３として出力する機能を有する。そのために、参照電圧Ｒとして、８通りの電圧Ｒ０〜Ｒ７を用いている。図１０の比較演算回路ＣＰｋのブロック内に示されたステップ状の信号は、このような参照信号の波形を示している。ここで、Ｒ０は接地電位であり、Ｒ１〜Ｒ７は、フルレンジＶmax（＝Ｒ８）を８等分した各中間電位である（フルレンジＲ８に対する比較は不要であるため、参照電圧はＲ７までとなっている）。また、増幅回路Ａｋは、比較演算回路ＣＰｋからの出力電圧Ｖout（ｋ）を８倍に増幅する処理を実行する。
【００５７】
図１１は、図９，図１０に示す巡回型Ａ／Ｄ変換器を、任意の数ｎを用いて表現されるｎビット単位で比較結果を出力する形式のＡ／Ｄ変換器に拡張した例を示すブロック図である。比較演算回路ＣＰｋは、毎巡回時に、比較結果をｎビット単位のデータＢ１，Ｂ２，...,Ｂｎとして出力する機能を有する。そのために、参照電圧Ｒとして、２ｎ通りの電圧Ｒ（０）〜Ｒ（２ｎ−１）を用いている。ここで、Ｒ（０）は接地電位であり、Ｒ（１）〜Ｒ（２ｎ−１）は、フルレンジＶmax（＝Ｒ（２ｎ））を２ｎ等分した各中間電位である（フルレンジＲ（２ｎ）に対する比較は不要であるため、参照電圧はＲ（２ｎ−１）までとなっている）。また、増幅回路Ａｋは、比較演算回路ＣＰｋからの出力電圧Ｖout（ｋ）を２ｎ倍に増幅する処理を実行する。なお、ここでは符号表記の便宜上、第ｉ番目の参照電圧を括弧付きの符号Ｒ（ｉ）で示すことにするが、Ｒ（０），Ｒ（１），Ｒ（２），...等は、これまで述べてきた参照電圧Ｒ０，Ｒ１，Ｒ２，...等と同じものである。
【００５８】
図１２は、従来の一般的なＡ／Ｄ変換器に含まれる比較演算回路の具体的な構成例を示すブロック図である。これまでの説明では、比較演算回路ＣＰｋを１つのブロックとして示したが、実際には、この比較演算回路ＣＰｋは、たとえば、図１２に示すような構成で実現されている。すなわち、図示の例の場合、比較演算回路ＣＰｋは、差分回路１０、記憶回路１１、符号判定回路１２、制御回路１３によって構成されている。また、図１２に示す参照電圧発生回路２０は、これまでステップ状に増加してゆく電圧として述べてきた参照電圧Ｒを発生させるための回路である。
【００５９】
差分回路１０は、入力電圧Ｖin（ｋ）と参照電圧Ｒとの差電圧を求める回路であり、求められた差電圧は、記憶回路１１および符号判定回路１２に与えられる。記憶回路１１は、この差電圧を一時的に保持する。また、符号判定回路１２は、差電圧の符号を判定する（別言すれば、入力電圧Ｖin（ｋ）と参照電圧Ｒとの大小関係を判定することになる）。制御回路１３は、参照電圧発生回路２０が発生した参照電圧Ｒを差分回路１０へ与えるとともに、符号判定回路１２によって、判定結果が変化したタイミングに基づいて特定のビットＢ１，Ｂ２，Ｂ３，...を出力する。どのタイミングで変化した場合にどのようなビットを出力するかは、既にいくつかの例について述べたとおりである。また、記憶回路１１は、符号判定回路１２による判定結果に応じて、保持していた差電圧を出力電圧Ｖout（ｋ）として出力する。
【００６０】
＜＜＜  §４．従来技術の問題点と本発明の基本的な技術思想  ＞＞＞
ここでは、§１〜§３で述べた従来のＡ／Ｄ変換器の問題点を述べるとともに、当該問題点を解決するために有効な本発明の基本的な技術思想について説明する。既に述べたとおり、比較演算回路ＣＰｋには、ステップ状に増加してゆく参照電圧Ｒが与えられ、入力電圧Ｖin（ｋ）との大小関係が変化したか否かが判定される。ここでは、この大小関係の変化判定のプロセスを、もう少し詳しく見てみよう。
【００６１】
図１３は、このような変化判定プロセスの一例を示すタイムチャートである。図の横軸は時間ｔを示す軸、縦軸は電圧Ｖを示す軸となっており、ステップ状の波形は、参照電圧発生回路２０で発生した参照電圧Ｒを示している。ここでは、参照電圧Ｒは、所定の時間間隔でステップ状に増加してゆくものとし、電圧のステップ（図の縦方向のステップ幅）は一定であるものとする。また、大小関係の比較判定は所定周期で実行されるものとし、時間軸上に示されたｔ（ｉ−３），ｔ（ｉ−２），...などは、この比較判定のタイミングを示すものとする。
【００６２】
図示の例では、時刻ｔ（ｉ−３）において、参照電圧Ｒ（ｉ−３）と入力電圧Ｖin（ｋ）との大小関係の判定が行われる。具体的には、時刻ｔ（ｉ−３）における黒丸と×印との比較が行われる。この場合の判定結果は、Ｖin（ｋ）＞Ｒ（ｉ−３）であるから、大小関係の変化はまだ生じていない。続く時刻ｔ（ｉ−２）では、参照電圧Ｒ（ｉ−２）と入力電圧Ｖin（ｋ）との大小関係の判定が行われるが、Ｖin（ｋ）＞Ｒ（ｉ−２）であるから、大小関係の変化はまだ生じていない。更に、時刻ｔ（ｉ−１）では、参照電圧Ｒ（ｉ−１）と入力電圧Ｖin（ｋ）との大小関係の判定が行われるが、Ｖin（ｋ）＞Ｒ（ｉ−１）であるから、この時点でも大小関係の変化はまだ生じていない。ところが、時刻ｔ（ｉ）では、参照電圧Ｒ（ｉ）と入力電圧Ｖin（ｋ）との大小関係の判定が行われ、このときは、Ｖin（ｋ）＜Ｒ（ｉ）と逆転しているから、この時点で大小関係の変化が生じることになる。
【００６３】
このようなプロセスにおいて、図１２に示す比較判定回路ＣＰｋがどのような動作を行うかを考えてみる。まず、時刻ｔ（ｉー３）の時点の動作を考える。この場合、差分回路１０は、「Ｒ（ｉ−３）−Ｖin（ｋ）」に相当する差電圧を出力するので、差電圧は負の値となる。図示の例では、符号判定回路１２は、与えられる差電圧が正の値となった場合に、大小関係の変化が生じたものと判定するので、この時点では、まだ変化判定はなされない。同様に、時刻ｔ（ｉ−２），時刻ｔ（ｉ−１）の判定タイミングにおいても、差電圧は負の値をとるので、まだ変化判定はなされない。ところが、次の時刻ｔ（ｉ）の判定タイミングでは、差分回路１０は、「Ｒ（ｉ）−Ｖin（ｋ）」に相当する差電圧ｅを出力するので、差電圧ｅは正の値となり、変化判定がなされることになる。
【００６４】
このように、時刻ｔ（ｉ）の判定タイミングで変化判定がなされると、制御回路１３は、このタイミングに応じたビット出力を行うことができる。すなわち、入力電圧Ｖin（ｋ）の大きさに関して、Ｒ（ｉ−１）≦Ｖin（ｋ）＜Ｒ（ｉ）なる判定結果が得られたことになるので、たとえば、図６に示すように、Ｖin（ｋ）の大きさに応じて所定のビット出力を行うように定めておけば、比較判定回路ＣＰｋは、Ｒ（ｉ−１）≦Ｖin（ｋ）＜Ｒ（ｉ）なる判定結果に対応した特定のビット出力を行うことができる（比較判定回路ＣＰｋの第１の機能）。
【００６５】
一方、比較判定回路ＣＰｋは、第２の機能として、後段へ送るための残差電圧を出力する処理を行う必要がある。ここで留意すべき点は、従来のＡ／Ｄ変換器の場合、この後段へ送るための残差電圧は、時刻ｔ（ｉ）の判定タイミングにおける差電圧ｅ（絶対値ｅ＝Ｒ（ｉ）−Ｖin（ｋ））ではなく、１つ前の判定タイミングである時刻ｔ（ｉ−１）における差電圧ｄ（絶対値ｄ＝Ｖin（ｋ）−Ｒ（ｉ−１））にする必要がある点である。別言すれば、比較判定回路ＣＰｋが出力する残差電圧は、「Ｖin（ｋ）以下の参照電圧のうちの最大のもの」と「Ｖin（ｋ）」との差である必要がある。これは、たとえば、図８に示すように、残差電圧を順次後段に送って処理するプロセスを考えれば、容易に理解できよう。
【００６６】
しかしながら、図１２に示す回路構成では、変化判定がなされた時刻ｔ（ｉ）の判定タイミングには、既に、差分回路１０からは「Ｒ（ｉ）−Ｖin（ｋ）」に相当する差電圧ｅが出力されており、記憶回路１１にも、当該差電圧ｅが一時保存された状態となっている。このため、従来のＡ／Ｄ変換器では、記憶回路１１から、１つ前の判定タイミングである時刻ｔ（ｉ−１）における差電圧ｄを出力させるための工夫が必要になる。
【００６７】
たとえば、時刻ｔ（ｉ）の判定タイミングにおいて、符号判定回路１２から制御回路１３に対して変化判定がなされた旨の信号が与えられた場合に、制御回路１３が、参照電圧発生回路２０から与えられている本来の参照電圧の代わりに、１つ前の判定タイミングである時刻ｔ（ｉ−１）の時点で供給した参照電圧Ｒ（ｉ−１）を比較判定回路ＣＰｋに供給すればよい。図１３に示す参照電圧Ｒの波形は、このような制御を行った場合のものである。すなわち、参照電圧発生回路２０から供給される本来の参照電圧Ｒは、時刻ｔ（ｉ＋１）においては、Ｒ（ｉ）よりも更に１ステップ増加させた電圧Ｒ（ｉ＋１）になっているが、制御回路１３は、逆に１ステップ減少させた電圧Ｒ（ｉ−１）を比較判定回路ＣＰｋに供給するのである。そうすれば、時刻（ｉ＋１）のタイミングでは、記憶回路１１には、差電圧ｄに相当する電圧値が保持されることになり、これをＶout（ｋ）として出力することができる。
【００６８】
従来のＡ／Ｄ変換器は、このような工夫を施すことにより、差電圧ｄを残差電圧として後段に送る処理を行っている。しかしながら、このような工夫を施すためには、制御回路１３に、上述したような特別な処理を行うための機能を設ける必要がある。また、符号判定回路１２においても、時刻ｔ（ｉ）で大小関係の逆転判定がなされた後、時刻ｔ（ｉ＋１）において再度逆転の判定がなされる事態が生じるため、支障が生じないような対策を施す必要がある。このため、実際の回路構成は複雑にならざるを得ない。
【００６９】
本発明のそもそもの着眼点は、このような非効率的な処理を省き、回路構成をより単純化することができないだろうか、という発想に基づくものである。本願発明者は、図１３に示す判定プロセスにおいて、大小関係の逆転判定が行われた時刻ｔ（ｉ）のタイミングにおいて、折角、差電圧ｅが得られているのであるから、差電圧ｄの代わりに、差電圧ｅをそのまま残差電圧として後段に送るような処理を行うことはできないだろうか、という着想を得た。
【００７０】
すなわち、従来、比較判定回路ＣＰｋが後段へ送るために出力する残差電圧は、「Ｖin（ｋ）以下の参照電圧のうちの最大のもの」と「Ｖin（ｋ）」との差電圧ｄである必要がある、と考えられていたが、本発明では、「Ｖin（ｋ）を超える参照電圧のうちの最小のもの」と「Ｖin（ｋ）」との差電圧ｅを、後段へ送るために出力する残差電圧として利用するのである。
【００７１】
もっとも、差電圧ｄの代わりに、差電圧ｅを用いることにすると、一部、処理動作に修正を加える必要が生じる。図１３を見れば明らかなように、差電圧ｄは、電圧Ｒ（ｉ−１）を床と考えた場合に、「床から上方に測定した長さ」に相当するものであり、床に相当する電圧Ｒ（ｉ−１）に加算すべき残差というべきものである。これに対して、差電圧ｅは、電圧Ｒ（ｉ）を天井と考えた場合に、「天井から下方に測定した長さ」に相当するものであり、天井に相当する電圧Ｒ（ｉ）から減算すべき負の残差というべきものである。
【００７２】
このような点を考慮すれば、後段の比較判定回路から出力されたデジタルデータは、前段の比較判定回路から出力されたデジタルデータに対して、符号を逆転させた負のデータとして取り扱えばよいことがわかる。好都合なことに、２進数からなるデジタルデータの場合、正負を逆転させるには、単に、各ビットを論理反転させる処理を施すだけでよい。結局、差電圧ｄの代わりに、差電圧ｅを用いるのであれば、偶数段目の比較演算回路からのビット出力に対して論理反転を行うようにすれば、何ら支障は生じないことになる。
【００７３】
結局、本発明の適用対象となるＡ／Ｄ変換器は、入力電圧Ｖin（ｋ）と所定の参照電圧Ｒとの大小関係を比較し、比較結果を示すビットＢを出力するとともに、入力電圧Ｖin（ｋ）と参照電圧Ｒとの差電圧を出力する比較演算回路ＣＰｋと、この比較演算回路ＣＰｋが出力する差電圧を増幅する増幅回路Ａｋと、を備え、前段の比較演算回路ＣＰｋから出力された差電圧が増幅回路Ａｋで増幅された後に後段の比較演算回路ＣＰ（ｋ＋１）に入力されるように、比較演算回路が増幅回路を介挿した状態で複数段がカスケード接続され、変換対象となるアナログ信号を第１段目の比較演算回路ＣＰ１に与えると、各段の比較演算回路からのビット出力列として、変換後のデジタルデータが得られるＡ／Ｄ変換器ということになる。そして、本発明の特徴は、各比較演算回路が、入力電圧Ｖin（ｋ）と参照電圧Ｒとの大小関係が変化した時点に与えられていた参照電圧Ｒに関する差電圧ｅを出力する機能を有しており（別言すれば、「Ｖin（ｋ）を超える参照電圧Ｒのうちの最小のもの」と「Ｖin（ｋ）」との差電圧ｅを出力する機能を有しており）、偶数段目の比較演算回路からのビット出力に対して論理反転を行うビット反転手段を更に設けるようにした点にある。
【００７４】
より具体的には、本発明に係るＡ／Ｄ変換器は、電圧を徐々に増加させることにより、複数通りの参照電圧Ｒを順番に発生させ、これを比較演算回路に所定タイミングで与える参照電圧発生回路２０を備えており、比較演算回路ＣＰｋは、入力電圧Ｖin（ｋ）と参照電圧Ｒとの大小関係が変化したタイミングを認識し、当該変化タイミングに対応づけられた特定のビットを出力する機能を有していることになる。
【００７５】
以下、このような基本的な技術思想に基づいた本発明に係るＡ／Ｄ変換器の具体的な実施例をいくつか説明する。
【００７６】
＜＜＜  §５．本発明に係るＡ／Ｄ変換器の第１の実施例  ＞＞＞
ここで述べる実施例の基本構成は、図１に示す従来のＡ／Ｄ変換器の基本構成とほぼ同じである。すなわち、本発明に係る実施例においても、比較演算回路ＣＰ１〜ＣＰ４は、それぞれ同一の構成をもった比較演算回路であり、入力電圧Ｖinと参照電圧Ｒとの大小関係を比較し、比較結果に基づいて１ビットの出力を行うとともに、両電圧の差を出力電圧Ｖoutとして出力する機能を有する。また、増幅回路Ａ１〜Ａ３は、いずれも入力電圧を２倍に増幅する増幅回路であり、比較演算回路ＣＰ１〜ＣＰ４の間に介挿されている。
【００７７】
ただし、本発明に係る実施例の場合、比較演算回路ＣＰ１〜ＣＰ４の処理動作が若干異なってくる。すなわち、§１で述べた従来のＡ／Ｄ変換器の場合、比較演算回路ＣＰｋの処理動作は、図２に示すようなものであったが、本発明に係る第１の実施例の場合、比較演算回路ＣＰｋの処理動作は、図１４に示すようになる。図１４の右半分には、この比較結果に基いて実行される比較演算回路ＣＰｋの具体的な処理内容が示されている。図示のとおり、この図１４に示す例では、Ｖin（ｋ）＜Ｒ１の場合は、出力ビットＢ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ１−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。一方、Ｖin（ｋ）≧Ｒ１の場合は、出力ビットＢ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ２−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。いずれの場合も、差電圧は、図１３に示す差電圧ｅに相当するものであり、この点が、図２に示す従来例と異なっている。
【００７８】
図１５は、このような比較演算回路ＣＰｋの具体的な処理動作を例示する図である。図のＲ０は接地電位、Ｒ２はフルレンジＶmaxの電圧値、Ｒ１はその中間の電位を示しており、棒グラフは、入力電圧Ｖin（ｋ）の大きさを示す。上述したように、比較演算回路ＣＰｋの処理動作は、入力電圧Ｖin（ｋ）と参照電圧Ｒ１との大小関係に基づいて２通りに分かれる。
【００７９】
図１５(a) は、Ｖin（ｋ）＜Ｒ１の場合の処理動作を示している。この場合、出力ビットＢ＝０が出力され（枠内の「０」は、この出力ビットＢの値を示す）、Ｖout（ｋ）＝Ｒ１−Ｖin（ｋ）なる差電圧が出力される。図示のとおり、入力電圧Ｖout（ｋ）を超える参照電圧Ｒ１から入力電圧Ｖin（ｋ）を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００８０】
一方、図１５(b) は、Ｖin（ｋ）≧Ｒ１の場合の処理動作を示している。この場合、出力ビットＢ＝１が出力され（枠内の「１」は、この出力ビットＢの値を示す）、Ｖout（ｋ）＝Ｒ２−Ｖin（ｋ）なる差電圧が出力される。図示のとおり、入力電圧Ｖout（ｋ）を超える参照電圧Ｒ２から入力電圧Ｖin（ｋ）を差し引いた残差に相当する差電圧が、Ｖout（ｋ）として出力されることになる。
【００８１】
続いて、図１６を参照しながら、本発明の第１の実施例に係るＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を説明しよう。図１６に示すＣＰ１〜ＣＰ４は、図１に示す比較演算回路ＣＰ１〜ＣＰ４に対応しており、それぞれの比較演算回路における具体的な処理動作が示されている。ここでは、§１で述べた従来例と同様に、接地電位Ｒ０＝０，フルレンジＲ２＝１００，参照電圧Ｒ１＝５０という具体的な電圧値（無名数）を想定して以下の説明を行うことにする。
【００８２】
いま、変換対象となるアナログ信号として、電圧値「６６」に相当する電圧をもった信号が、このＡ／Ｄ変換器に与えられたものとする。この場合、第１段目の比較演算回路ＣＰ１に与えられる入力電圧は、Ｖin（１）＝６６ということになる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ１では、図１４に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ１＝１が出力され、Ｖout（１）＝Ｒ２−Ｖin（１）なる演算式に基づいて、ｅ＝１００−６６＝３４なる差電圧ｅが、出力電圧Ｖout（１）として出力される。この差電圧ｅは、増幅回路Ａ１で２倍に増幅され、第２段目の比較演算回路ＣＰ２に入力電圧Ｖin（２）として与えられることになる。図示の例の場合、ｅ＝３４であるから、２・ｅ＝６８が第２段目の比較演算回路ＣＰ２へ与えられることになる（図の一点鎖線は、差電圧ｅの２倍が後段に送られることを示している）。
【００８３】
こうして、第２段目の比較演算回路ＣＰ２に与えられる入力電圧は、Ｖin（２）＝６８ということになる。参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ２では、図１４に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ１＝１が出力され、Ｖout（２）＝Ｒ２−Ｖin（２）なる演算式に基づいて、ｅ＝１００−６８＝３２なる差電圧ｅが、出力電圧Ｖout（２）として出力される。この差電圧ｅは、増幅回路Ａ２で２倍に増幅され、第３段目の比較演算回路ＣＰ３に入力電圧Ｖin（３）として与えられることになる。図示の例の場合、ｅ＝３２であるから、２・ｅ＝６４が第３段目の比較演算回路ＣＰ３へ与えられることになる。
【００８４】
続いて、第３段目の比較演算回路ＣＰ３にＶin（３）＝６４なる入力電圧が与えられると、参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ３では、図１４に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ１＝１が出力され、Ｖout（３）＝Ｒ２−Ｖin（３）なる演算式に基づいて、ｅ＝１００−６４＝３６なる差電圧ｅが、出力電圧Ｖout（３）として出力される。この差電圧ｅは、増幅回路Ａ３で２倍に増幅され、第４段目の比較演算回路ＣＰ４に入力電圧Ｖin（４）として与えられることになる。図示の例の場合、ｅ＝３６であるから、２・ｅ＝７２が第４段目の比較演算回路ＣＰ４へ与えられることになる。
【００８５】
こうして、第４段目の比較演算回路ＣＰ４にＶin（４）＝７２なる入力電圧が与えられると、参照電圧Ｒ１＝５０であるから、比較演算回路ＣＰ４では、図１４に示す「Ｖin（ｋ）≧Ｒ１の場合の処理動作」が実行されることになり、出力ビットＢ１＝１が出力され、Ｖout（４）＝Ｒ２−Ｖin（４）なる演算式に基づいて、ｅ＝１００−７２＝２８なる差電圧ｅが、出力電圧Ｖout（４）として出力される。ここに示す例は、第４段目の比較演算回路ＣＰ４が最終段となるが、更に第５段目の比較演算回路が続く場合には、この差電圧ｅは、増幅回路で２倍に増幅され、第５段目の比較演算回路に与えられることになる。
【００８６】
かくして、このＡ／Ｄ変換器からのデジタル出力としては、出力ビットＢ１，Ｂ２，Ｂ３，Ｂ４をこの順番で羅列したビット列「１１１１」が得られることになるが、ここで、ビット反転手段により、偶数段目の比較演算回路ＣＰ２，ＣＰ４からのビット出力に対して論理反転を行う処理を施せば、最終的にビット列「１０１０」を得ることができる。これは、フルレンジＲ２＝１００としたときのアナログ電圧値「６６」に相当するデジタル値であり、図４に示す従来のＡ／Ｄ変換器によって得られたデジタル値に一致する。
【００８７】
＜＜＜  §６．本発明に係るＡ／Ｄ変換器の第２の実施例  ＞＞＞
§２では、図５を参照しながら、１つの比較演算回路から２ビット単位で比較結果を出力する形式の従来の一般的なＡ／Ｄ変換器の構成と動作を説明した。ここでは、この図５に示す構成をもったＡ／Ｄ変換器に本発明を適用した実施例を第２の実施例として述べる。
【００８８】
ここで述べる第２の実施例の基本構成は、図５に示す従来のＡ／Ｄ変換器の基本構成とほぼ同じである。すなわち、本発明に係る実施例においても、比較演算回路ＣＰ１〜ＣＰ４は、それぞれ同一の構成をもった比較演算回路であり、入力電圧Ｖinと参照電圧Ｒとの大小関係を比較し、比較結果に基づいて２ビットの出力を行うとともに、両電圧の差を出力電圧Ｖoutとして出力する機能を有する。また、増幅回路Ａ１〜Ａ３は、いずれも入力電圧を４倍に増幅する増幅回路であり、比較演算回路ＣＰ１〜ＣＰ４の間に介挿されている。
【００８９】
ただし、本発明に係る実施例の場合、比較演算回路ＣＰ１〜ＣＰ４の処理動作が若干異なってくる。すなわち、§１で述べた従来のＡ／Ｄ変換器の場合、比較演算回路ＣＰｋの処理動作は、図６に示すようなものであったが、本発明に係る第２の実施例の場合、比較演算回路ＣＰｋの処理動作は、図１７に示すようになる。図６に示す従来例の場合、参照電圧Ｒとしては、４通りの電圧Ｒ０，Ｒ１，Ｒ２，Ｒ３が用いられているが、図１７に示す実施例の場合、参照電圧Ｒとしては、４通りの電圧Ｒ１，Ｒ２，Ｒ３，Ｒ４が用いられる。ここで、電圧Ｒ４は、フルレンジＶmaxに相当する電圧である。既に述べたとおり、参照電圧Ｒは、時間とともにステップ状に電圧が増加する信号によって与えられる。図１７の比較演算回路ＣＰｋのブロック内に示されたステップ状の信号は、このような参照信号の波形を示している。したがって、比較演算回路ＣＰｋに与えられた入力電圧Ｖin（ｋ）は、まず、参照電圧Ｒ１と比較され、続いて参照電圧Ｒ２と比較され、次に参照電圧Ｒ３と比較され、最後に参照電圧Ｒ４と比較されることになる。もっとも、いずれかの参照電圧との比較において、大小関係の変化が生じたら、それ以後の比較動作は不要になる。
【００９０】
図１７の下半分に示す（１）〜（４）には、各比較結果に基いて実行される比較演算回路ＣＰｋの具体的な処理内容が示されている。上述したように、まず、第１の比較処理として、参照電圧Ｒ１との比較が行われる。その結果、図１７（１）に示すように、Ｖin（ｋ）＜Ｒ１であった場合は、出力ビットＢＬ＝０，ＢＲ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ１−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ１との比較において、大小関係の変化が生じたことになる（参照電圧Ｒ０との比較は行われないが、当初の大小関係が「入力電圧＞参照電圧」であるものとして、変化の判定が行われる）。この場合、以後、参照電圧Ｒ２，Ｒ３，Ｒ４との比較動作は不要である。
【００９１】
一方、参照電圧Ｒ１との比較によって、大小関係の変化が生じていない場合は（すなわち、Ｒ１≦Ｖin（ｋ）の場合は）、第２の比較処理として、参照電圧Ｒ２との比較が行われる。その結果、図１７（２）に示すように、Ｒ１≦Ｖin（ｋ）＜Ｒ２であった場合は、出力ビットＢＬ＝０，ＢＲ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ２−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ２との比較において、大小関係の変化が生じたことになる。したがって、以後、参照電圧Ｒ３，Ｒ４との比較動作は不要である。
【００９２】
参照電圧Ｒ２との比較によっても、大小関係の変化が生じていない場合は（すなわち、Ｒ２≦Ｖin（ｋ）の場合は）、第３の比較処理として、参照電圧Ｒ３との比較が行われる。その結果、図１７（３）に示すように、Ｒ２≦Ｖin（ｋ）＜Ｒ３であった場合は、出力ビットＢＬ＝１，ＢＲ＝０が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ３−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。この場合、参照電圧Ｒ３との比較において、大小関係の変化が生じたことになるので、参照電圧Ｒ４との比較動作は不要である。
【００９３】
最後に、参照電圧Ｒ３との比較によっても、大小関係の変化が生じていない場合、すなわち、Ｒ３≦Ｖin（ｋ）の場合は、入力電圧Ｖin（ｋ）は、電圧Ｒ３以上、フルレンジＶmax（＝Ｒ４）以下の範囲内の電圧ということになる。そこで、第４の比較処理として、参照電圧Ｒ４との比較が行われる。この第４の比較処理では、必ず大小関係が変化した旨の判定がなされる。これは、参照電圧Ｒ４＝フルレンジＶmaxであるから、必ず入力電圧Ｖin（ｋ）≦Ｒ４となるためである（Ｖin（ｋ）＝Ｒ４の場合、「入力電圧＞参照電圧」から「入力電圧＝参照電圧」に変化したことになる）。したがって、この場合、図１７（４）に示すように、出力ビットＢＬ＝１，ＢＲ＝１が出力され（第１の機能）、Ｖout（ｋ）＝Ｒ４−Ｖin（ｋ）なる差電圧が出力される（第２の機能）。
【００９４】
続いて、図１８を参照しながら、この第２の実施例に係るＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を説明しよう。図１８に示すＣＰ１〜ＣＰ４は、図５に示す比較演算回路ＣＰ１〜ＣＰ４に対応しており、それぞれの比較演算回路における具体的な処理動作が示されている。図のＲ０は接地電位、Ｒ４はフルレンジＶmaxの電圧値、Ｒ１〜Ｒ３は、Ｒ０〜Ｒ４間を４等分した各中間位置の電位を示しており、棒グラフは、入力電圧Ｖin（ｋ）の大きさを示す。ここでも、便宜上、接地電位Ｒ０＝０，フルレンジＲ４＝１００，参照電圧Ｒ１＝２５，参照電圧Ｒ２＝５０，参照電圧Ｒ３＝７５という具体的な電圧値（無名数）を想定して以下の説明を行うことにする。
【００９５】
いま、変換対象となるアナログ信号として、電圧値「６６」に相当する電圧をもった信号が、このＡ／Ｄ変換器に与えられたものとする。この場合、第１段目の比較演算回路ＣＰ１に与えられる入力電圧は、Ｖin（１）＝６６ということになる。このため、参照電圧Ｒ１，Ｒ２との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ３との比較によって、「入力電圧＜参照電圧」という大小関係の変化が生じることになる。したがって、比較演算回路ＣＰ１では、図１７（３）に示す処理動作が実行されることになり、Ｂ１＝１，Ｂ２＝０が出力され、Ｖout（１）＝Ｒ３−Ｖin（１）なる差電圧が出力される。具体的には、ｅ＝７５−６６＝９なる差電圧ｅが、出力電圧Ｖout（１）として出力される。この差電圧ｅは、増幅回路Ａ１で４倍に増幅され、第２段目の比較演算回路ＣＰ２に入力電圧Ｖin（２）として与えられることになる。図示の例の場合、ｅ＝９であるから、４・ｅ＝３６が第２段目の比較演算回路ＣＰ２へ与えられることになる（図の一点鎖線は、差電圧ｅの４倍が後段に送られることを示している）。
【００９６】
こうして、第２段目の比較演算回路ＣＰ２に与えられる入力電圧は、Ｖin（２）＝３６ということになる。このため、参照電圧Ｒ１との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ２との比較によって、「入力電圧＜参照電圧」という大小関係の変化が生じることになる。したがって、比較演算回路ＣＰ２では、図１７（２）に示す処理動作が実行されることになり、Ｂ３＝０，Ｂ４＝１が出力され、Ｖout（２）＝Ｒ２−Ｖin（２）なる差電圧が出力される。具体的には、ｅ＝５０−３６＝１４なる差電圧ｅが、出力電圧Ｖout（２）として出力される。この差電圧ｅは、増幅回路Ａ２で４倍に増幅され、第３段目の比較演算回路ＣＰ３に入力電圧Ｖin（３）として与えられることになる。図示の例の場合、ｅ＝１４であるから、４・ｅ＝５６が第３段目の比較演算回路ＣＰ３へ与えられることになる。
【００９７】
こうして、第３段目の比較演算回路ＣＰ３には、Ｖin（３）＝５６なる入力電圧が与えられる。このため、参照電圧Ｒ１，Ｒ２との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ３との比較によって、「入力電圧＜参照電圧」という大小関係の変化が生じることになる。したがって、比較演算回路ＣＰ３では、図７（３）に示す処理動作が実行されることになり、Ｂ５＝１，Ｂ６＝０が出力され、Ｖout（３）＝Ｒ３−Ｖin（３）なる差電圧が出力される。具体的には、ｅ＝７５−５６＝１９なる差電圧ｅが、出力電圧Ｖout（３）として出力される。この差電圧ｅは、増幅回路Ａ３で４倍に増幅され、第４段目の比較演算回路ＣＰ４に入力電圧Ｖin（４）として与えられることになる。図示の例の場合、ｅ＝１９であるから、４・ｅ＝７６が第４段目の比較演算回路ＣＰ４へ与えられることになる。
【００９８】
最後の第４段目の比較演算回路ＣＰ４に、Ｖin（４）＝７６なる入力電圧が与えられると、参照電圧Ｒ１，Ｒ２，Ｒ３との比較では、「入力電圧＞参照電圧」という大小関係を維持しているが、参照電圧Ｒ４との比較によって、「入力電圧＜参照電圧」という大小関係の変化が生じることになる。したがって、比較演算回路ＣＰ４では、図７（４）に示す処理動作が実行されることになり、Ｂ７＝１，Ｂ８＝１が出力され、Ｖout（４）＝Ｒ４−Ｖin（４）なる差電圧が出力される。具体的には、ｅ＝１００−７６＝２４なる差電圧ｅが、出力電圧Ｖout（４）として出力される。ここに示す例は、第４段目の比較演算回路ＣＰ４が最終段となるが、更に第５段目の比較演算回路が続く場合には、この差電圧ｅは、増幅回路で４倍に増幅され、第５段目の比較演算回路に与えられることになるので、その場合は、４・ｅ＝９６が第５段目の比較演算回路へ与えられることになる。
【００９９】
かくして、各比較演算回路ＣＰ１〜ＣＰ４からのデジタル出力としては、出力ビットＢ１〜Ｂ８をこの順番で羅列したビット列「１００１１０１１」が得られることになるが、ここで、ビット反転手段により、偶数段目の比較演算回路ＣＰ２，ＣＰ４からのビット出力に対して論理反転を行う処理を施せば、最終的にビット列「１０１０１０００」を得ることができる。これは、フルレンジＲ４＝１００としたときのアナログ電圧値「６６」に相当するデジタル値であり、図８に示す従来のＡ／Ｄ変換器によって得られたデジタル値に一致する。
【０１００】
＜＜＜  §７．その他の実施例  ＞＞＞
§５および§６で述べた実施例は、物理的に別個独立した４組の比較演算回路ＣＰ１〜ＣＰ４をカスケード接続した構成をとっているが、本発明は、もちろん、図９に示すような巡回型Ａ／Ｄ変換器にも適用可能である。図１９は、このような巡回型Ａ／Ｄ変換器に本発明を適用した実施例である。図９に示す巡回型Ａ／Ｄ変換器と図１９に示す巡回型Ａ／Ｄ変換器との相違点は、比較演算回路ＣＰｋの処理動作だけである。すなわち、前者は図６に示すアルゴリズムに従って、入力電圧Ｖin（ｋ）と各参照電圧Ｒ０，Ｒ１，Ｒ２，Ｒ３との比較処理の結果に基づき、２ビットのデータＢＬ，ＢＲを出力するとともに、差電圧（図４に示す差電圧ｄに相当）を出力電圧Ｖout（ｋ）として出力するのに対して、後者は図１７に示すアルゴリズムに従って、入力電圧Ｖin（ｋ）と各参照電圧Ｒ１，Ｒ２，Ｒ３，Ｒ４との比較処理の結果に基づき、２ビットのデータＢＬ，ＢＲを出力するとともに、差電圧（図１８に示す差電圧ｅに相当）を出力電圧Ｖout（ｋ）として出力する。
【０１０１】
この図１９に示す巡回型Ａ／Ｄ変換器においても、増幅回路Ａｋは４倍の増幅処理を行い、その出力電圧がセレクタＳに与えられる点は、図９のＡ／Ｄ変換器と全く同じである。また、セレクタＳが、変換対象となるアナログ信号が与えられた当初は、当該アナログ信号を選択して、比較演算回路ＣＰｋに与え、増幅回路Ａｋから巡回した信号が供給された後は、当該巡回信号を選択して、比較演算回路ＣＰｋに与える点も、図９のＡ／Ｄ変換器と全く同じである。ただ、比較演算回路ＣＰｋから出力される２ビットの出力ＢＬ，ＢＲは、奇数回目のビット出力の場合はそのままでよいが、偶数回目のビット出力の場合は論理反転を行う必要があるので、別途、そのような処理を実行するビット反転手段を設ける必要がある。
【０１０２】
図２０は、図１９に示す巡回型Ａ／Ｄ変換器を、３ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に拡張した例を示すブロック図である。比較演算回路ＣＰｋは、毎巡回時に、比較結果を３ビット単位のデータＢ１，Ｂ２，Ｂ３として出力する機能を有する。そのために、参照電圧Ｒとして、８通りの電圧Ｒ１〜Ｒ８を用いている。図２０の比較演算回路ＣＰｋのブロック内に示されたステップ状の信号は、このような参照信号の波形を示している。ここで、Ｒ０を接地電位、Ｒ８をフルレンジＶmaxに相当する電圧とした場合、Ｒ１〜Ｒ７は、Ｒ０〜Ｒ８の電位差を８等分した各中間電位である。また、増幅回路Ａｋは、比較演算回路ＣＰｋからの出力電圧Ｖout（ｋ）を８倍に増幅する処理を実行する。この場合も、比較演算回路ＣＰｋから出力される３ビットの出力Ｂ１，Ｂ２，Ｂ３は、奇数回目のビット出力の場合はそのままでよいが、偶数回目のビット出力の場合は論理反転を行う必要があるので、別途、そのような処理を実行するビット反転手段を設ける必要がある。
【０１０３】
図２１は、図１９，図２０に示す巡回型Ａ／Ｄ変換器を、任意の数ｎを用いて表現されるｎビット単位で比較結果を出力する形式のＡ／Ｄ変換器に拡張した例を示すブロック図である。比較演算回路ＣＰｋは、毎巡回時に、比較結果をｎビット単位のデータＢ１，Ｂ２，...,Ｂｎとして出力する機能を有する。そのために、参照電圧Ｒとして、２ｎ通りの電圧Ｒ（１）〜Ｒ（２ｎ）を用いている。ここで、Ｒ（０）を接地電位、Ｒ（２ｎ）をフルレンジＶmaxに相当する電圧とした場合、Ｒ（１）〜Ｒ（２ｎ−１）は、Ｒ（０）〜Ｒ（２ｎ）を２ｎ等分した各中間電位である（ここでは符号表記の便宜上、第ｉ番目の参照電圧を括弧付きの符号Ｒ（ｉ）で示すことにするが、Ｒ（０），Ｒ（１），Ｒ（２），...等は、これまで述べてきた参照電圧Ｒ０，Ｒ１，Ｒ２，...等と同じものである。）。なお、比較演算回路ＣＰｋは、フルレンジの電圧幅０〜Ｖmaxまでの入力電圧Ｖin（ｋ）が与えられた場合に正常動作するように構成されているので、変換対象となるアナログ信号の電圧値は最大でフルレンジの電圧Ｖmaxにする必要がある。一方、増幅回路Ａｋは、比較演算回路ＣＰｋから差電圧として出力される出力電圧Ｖout（ｋ）を２ｎ倍に増幅する処理を実行する。
【０１０４】
この図２１に示すＡ／Ｄ変換器の場合も、比較演算回路ＣＰｋから出力されるｎビットの出力Ｂ１，Ｂ２，...,Ｂｎは、奇数回目のビット出力の場合はそのままでよいが、偶数回目のビット出力の場合は論理反転を行う必要があるので、別途、そのような処理を実行するビット反転手段を設ける必要がある。もちろん、別途、参照電圧発生回路を設ける必要もある。この参照電圧発生回路は、フルレンジを２ｎ分割することにより得られる（２ｎ＋１）通りの電圧Ｒ（０），Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）のうち（但し、Ｒ（０）＝０、Ｒ（２ｎ）＝Ｖmax）、２ｎ通りの参照電圧Ｒ（１），Ｒ（２），...,Ｒ（２ｎ）をこの順序で所定周期で発生させ、電圧がステップ状に増加してゆく参照信号として比較演算回路ＣＰｋに与える機能を果たす。
【０１０５】
なお、ｎは、比較演算回路ＣＰｋから出力されるビット数を定めるパラメータとなるので、一般的には、１以上の自然数に設定することになるが、最近では、１．５ビット、３．５ビット、４．５ビットといった小数を含むビット数からなる出力ビットを取り扱う技術も提案されている。本発明は、このような技術にも適用可能であり、そのような場合は、ｎは自然数に限定されない。
【０１０６】
このような参照信号を受けた比較演算回路ＣＰｋは、入力電圧Ｖin（ｋ）と第ｉ番目の参照電圧Ｒ（ｉ）とを順次比較する処理を行う（ｉ＝１，２，...,２ｎ）。そして、第ｉ番目の参照電圧Ｒ（ｉ）が与えられているときに、入力電圧と参照電圧との大小関係が変化した場合には、入力電圧Ｖin（ｋ）とその時点の参照電圧Ｒ（ｉ）との差電圧（差の絶対値）を出力電圧Ｖout（ｋ）として出力するとともに、ｎビットのビット列を出力する。ここで、このｎビットのビット列は、値（ｉ−１）の二進表現に対応するものにすればよい。
【０１０７】
たとえば、図１７に示すように、比較演算回路ＣＰｋが２ビットのデータＢＬ，ＢＲを出力するのであれば、第１番目の参照電圧Ｒ１との比較時に大小関係が変化した場合（図１７（１）の場合）には、値「１−１＝０」の二進表現に対応するビット列「００」を出力し、第２番目の参照電圧Ｒ２との比較時に大小関係が変化した場合（図１７（２）の場合）には、値「２−１＝１」の二進表現に対応するビット列「０１」を出力し、第３番目の参照電圧Ｒ３との比較時に大小関係が変化した場合（図１７（３）の場合）には、値「３−１＝２」の二進表現に対応するビット列「１０」を出力し、第４番目の参照電圧Ｒ４との比較時に大小関係が変化した場合（図１７（４）の場合）には、値「４−１＝３」の二進表現に対応するビット列「１１」を出力すればよい。
【０１０８】
＜＜＜  §８．各部の具体的構成例  ＞＞＞
図２２は、本発明に係るＡ／Ｄ変換器に含まれる比較演算回路ＣＰｋの具体的な構成例を、参照電圧発生回路２０およびビット反転手段３０とともに示すブロック図である。図示の例の場合、比較演算回路ＣＰｋは、差分回路１０、記憶回路１１、符号判定回路１２、制御回路１３によって構成されている。また、参照電圧発生回路２０は、これまで述べてきた参照電圧Ｒを発生させるための回路である。
【０１０９】
この図２２に示す比較演算回路ＣＰｋの構成は、図１２に示す従来装置の構成とほぼ同じである。すなわち、差分回路１０は、入力電圧Ｖin（ｋ）と参照電圧Ｒとの差電圧を求める回路であり、求められた差電圧は、記憶回路１１および符号判定回路１２に与えられる。記憶回路１１は、この差電圧を一時的に保持する。また、符号判定回路１２は、差電圧の符号を判定する（別言すれば、入力電圧Ｖin（ｋ）と参照電圧Ｒとの大小関係を判定することになる）。
【０１１０】
ただ、この図２２に示す例では、参照電圧発生回路２０が発生した参照電圧Ｒは、制御回路１３を介すことなしに、直接差分回路１０へ与えられる。これは、図１３で説明したとおり、従来装置の場合、符号判定回路１２において、時刻ｔ（ｉ）のタイミングで符号の変化が判定された場合、次の時刻ｔ（ｉ＋１）のタイミングで、参照電圧をＲ（ｉ−１）に戻す処理を行う必要があったのに対して、本発明に係る装置の場合、そのような処理が不要になるためである。ただ、この例では、参照電圧との同期をとるために、参照電圧発生回路２０が発生した参照電圧Ｒを制御回路１３にも与えている。
【０１１１】
この装置では、符号判定回路１２は、符号判定の結果が変化したときに、その旨を示す信号を記憶回路１１および制御回路１３に与える。記憶回路１１は、この判定結果が変化したことを示す信号を受け取ったときに、その時点で保持している差電圧を出力電圧Ｖout（ｋ）として出力する。具体的には、図１３に示す例の場合、時刻ｔ（ｉ）のタイミングで符号の判定結果に変化が生じるので、記憶回路１１は、このとき保持していた差電圧ｅ＝Ｒ（ｉ）−Ｖin（ｋ）を、出力電圧Ｖout（ｋ）として出力することになる。
【０１１２】
一方、時刻ｔ（ｉ）のタイミングで符号判定の結果が変化した旨の信号を受け取った制御回路１３は、参照電圧発生回路２０から与えられる参照電圧Ｒを参照することにより、ｉの値を認識することができる。そこで、値（ｉ−１）の二進表現に対応するデータを示すビット列Ｂ１，Ｂ２，Ｂ３，...を出力することができる。
【０１１３】
図２２には、１段階の比較演算回路ＣＰｋしか示されていないが、実際には、このような比較演算回路ＣＰｋが増幅回路Ａｋを介して多段階カスケード接続されている。ビット反転手段３０は、このような多段接続された比較演算回路ＣＰｋのうち、偶数段目の比較演算回路ＣＰｋについてのみ設けられる。奇数段目の比較演算回路ＣＰｋから出力されたビット列は、論理反転することなしに、そのまま出力すればよい。
【０１１４】
すなわち、一般論としては、Ｋ組（Ｋは２以上の自然数）の比較演算回路と、（Ｋ−１）組の増幅回路と、を用意し、第ｋ番目（ｋ＝１〜Ｋ−１）の比較演算回路が出力する差電圧が、第ｋ番目の増幅回路で増幅された後に第（ｋ＋１）番目の比較演算回路に入力されるように、比較演算回路と増幅回路とを交互に接続したＡ／Ｄ変換器に本発明を適用する場合には、偶数段目の比較演算回路からの出力ビットを論理反転するためのビット反転手段３０を設けるようにすればよい。
【０１１５】
図２３は、本発明に係る２ビット単位で比較結果を出力する形式のＡ／Ｄ変換器の基本構成を示すブロック図である。図５に示す従来装置の構成との相違は、図２３に示す装置を構成する各比較演算回路ＣＰ１〜ＣＰ４が図２２に示すような構成をなし、参照電圧Ｒとして、Ｒ１，Ｒ２，Ｒ３，Ｒ４が与えられる点と、ビット反転手段３０として、インバータ回路３１，３２，３３，３４が設けられている点である。インバータ回路３１，３２は、第２段目の比較演算回路ＣＰ２からのビット出力線に設けられており、ビットＢ３，Ｂ４を論理反転する機能を果たし、インバータ回路３３，３４は、第４段目の比較演算回路ＣＰ４からのビット出力線に設けられており、ビットＢ７，Ｂ８を論理反転する機能を果たす。このように、ビット反転手段３０としては、偶数段目の比較演算回路からのビット出力線に設けられたインバータ回路を用いればよい。
【０１１６】
これに対して、図２４は、本発明を巡回型Ａ／Ｄ変換器に適用した場合の基本構成を示すブロック図である。図２４に一点鎖線で囲って示す比較演算回路ＣＰｋの部分は、図２２に示す比較演算回路ＣＰｋと全く同じ構成である。ただ、図２２に示す比較演算回路ＣＰｋは、図２３に示す例のように、多段接続して用いることになるのに対して、図２４に示す例は巡回型であるため、図示されている構成要素でＡ／Ｄ変換器としての機能を果たすことができる。
【０１１７】
この図２４に示すＡ／Ｄ変換器は、１組の比較演算回路ＣＰｋと、１組の増幅回路Ａｋと、を備え、比較演算回路ＣＰｋから出力電圧Ｖout（ｋ）として出力された差電圧が増幅回路ＡｋでＭ倍に増幅された後に、再び同一の比較演算回路ＣＰｋに入力されるように巡回させることにより、１台の比較演算回路ＣＰｋ自身による複数段のカスケード接続が実現されている。
【０１１８】
比較演算回路ＣＰｋの前段に設けられたセレクタＳは、第１の入力端に与えられた信号と第２の入力端に与えられた信号とを選択的に出力する機能を有する。このセレクタＳの第１の入力端には、変換対象となるアナログ信号（電圧Ｖ）を供給する信号線が接続されており、第２の入力端には、増幅回路Ａｋから出力された増幅信号が巡回して与えられている。そして、セレクタＳが選択した信号によって、比較演算回路ＣＰｋに入力電圧Ｖin（ｋ）が供給されることになる。セレクタＳは、前述したとおり、変換対象となるアナログ信号が与えられた当初は第１の入力端に与えられた信号（変換対象となるアナログ信号）を選択的に出力し、増幅回路Ａｋから巡回した信号が与えられた後は第２の入力端に与えられた信号（増幅回路Ａｋから巡回した信号）を選択的に出力する。
【０１１９】
また、参照電圧発生回路２０は、これまで述べたとおり、ステップ状に増加してゆく参照電圧を発生し、これを差分回路１０の一方の入力端に与える。そして、ビット反転手段３０は、比較演算回路ＣＰｋからの偶数回目のビット出力に対して論理反転を行う。このようなビット反転手段３０は、たとえば、インバータ回路とラッチ回路とを利用して構成することができる。
【０１２０】
＜＜＜  §９．固体撮像装置への組み込み  ＞＞＞
図２５は、本発明に係るＡ／Ｄ変換器を固体撮像装置に組み込んだ利用例を示すブロック図である。一般的な固体撮像装置は、図示のとおり、イメージセンサ１００と、垂直シフトレジスタ１１０と、列電流源１２０と、ＣＤＳ回路１３０と、各列ごとの出力選択用スイッチ１４０と、水平シフトレジスタ１５０とを備えている。
【０１２１】
本発明に係るＡ／Ｄ変換器をこのような一般的な固体撮像装置に組み込むには、参照電圧発生回路１６０を付加し、ＣＤＳ回路内に、たとえば、図２４に示すような構成要素（参照電圧発生回路２０を除く）を個々の列ごとに組み込むようにすればよい。イメージセンサ１００内の各列ごとに読み出された電圧Ｖは、図２４の回路において、図の左方に示す電圧Ｖとして与えられることになる。また、図２４の参照電圧発生回路２０の役割は、図２５に示す例の場合、参照電圧発生回路１６０が果たすことになる。こうして、図２４の回路におけるビット反転手段３０を介したデジタル出力（偶数回目のビット出力について論理反転したもの）は、図２５に示す出力選択用スイッチ１４０を介して、各画素ごとのデジタル出力として取り出されることになる。
【０１２２】
図２６は、図２５に示すＣＤＳ回路１３０内に組み込まれる巡回型Ａ／Ｄ変換器（図２４に示すセレクタＳ，比較演算回路ＣＰｋ，増幅回路Ａｋ）の具体的な回路構成例を示す回路図である。なお、図の下方に示す参照電圧発生回路１６０は、ここに示す実施例の場合、ＣＤＳ回路１３０の外部に設けられている（もちろん、内部に設けてもかまわない）。
【０１２３】
イメージセンサ１００内の各画素から読み出された電圧Ｖは、ノードＰ０に与えられ、スイッチＳ１を介してノードＰ１へと伝達され、更にバッファ１３１（倍率１倍）を介してノードＰ２へと伝達される。ノードＰ２とノードＰ３とは、容量素子Ｃ１を介して接続されている。ＯＰアンプ１３２の負側の入力端子はノードＰ３に接続されており、正側の入力端子には第１の電源電圧Ｖ１が供給されている。このＯＰアンプ１３２の出力端子はノードＰ４に接続される。ノードＰ３とノードＰ４との間には、ＯＰアンプ１３２と並列して、容量素子Ｃ２とスイッチＳ３が接続されている。
【０１２４】
なお、容量素子Ｃ１の静電容量値をＣ１、容量素子Ｃ２の静電容量値をＣ２とした場合、Ｃ１＝４・Ｃ２に設定されている。これは、ＯＰアンプ１３２の増幅率を４倍に設定するためである。結局、図２６に示す回路は、図１９に示す回路として機能することになる。
【０１２５】
ノードＰ４の右方には、スイッチＳ４および容量素子Ｃ３を介して、ノードＰ５が連なっており、その右方には、バッファ１３３（倍率１倍）を介してノードＰ６が連なっている。また、ノードＰ５には、スイッチＳ５を介して第２の電源電圧Ｖ２が供給される。ノードＰ１とノードＰ６とは、スイッチＳ２を介して接続されている。
【０１２６】
更に、ノードＰ１には、容量素子Ｃ４を介して、参照電圧発生回路１６０で発生させた参照電圧Ｒが与えられる。また、ノードＰ４の下方には、インバータ１３４を介してノードＰ７が連なり、更に、ラッチ回路１３５が連なっている。ラッチ回路１３５は、外部から与えられる２ビットのカウント値を、インバータ１３４を通った電圧（論理ビット）の変化タイミングに合わせて一時的に保持する。ラッチ回路１３５に保持されている２ビットのデータは、スイッチＳ６を介して、Ａ／Ｄ変換データとして外部へ出力される。
【０１２７】
図２７は、図２６に示す回路の動作を説明するためのタイミングチャートである。ここで、左端欄に表示されているｔ１〜ｔ１４は、この順序で実行される所定の動作タイミングを示している。前半のｔ１〜ｔ７は、ＣＤＳの処理（画素から読み出された電圧のサンプリング処理）および最初のＡ／Ｄ変換処理を行うためのタイミングであり、後半のｔ８〜ｔ１４は、２回目以降のＡ／Ｄ変換処理を行うためのタイミングである。一方、上欄に表示されているＳ１〜Ｓ５およびＲは、図２６の回路における各スイッチＳ１〜Ｓ５および参照電圧Ｒに対応する。タイミングチャートの各欄には、個々のスイッチのＯＮ／ＯＦＦの切替状態（視覚的把握が容易なように、「ＯＮ」は太字で記した）および参照電圧値（Ｒ０〜Ｒ４）が示されている。なお、スイッチＳ６は、単に、ラッチ回路１３５に保持されているデジタルデータを外部へ出力するためのスイッチであるため、その切替状態は、図２７のチャートには掲載していない。
【０１２８】
まず、前半の動作では、タイミングｔ１において、スイッチＳ１をＯＮとし、画素からの読み出し電圧Ｖとして、リセット時の電圧ＶresetをノードＰ１に与える。このとき、スイッチＳ３をＯＮにし、ノードＰ３，Ｐ４間を短絡状態にすれば、ＯＰアンプ１３２の負帰還機能により、ノードＰ３の電圧は第１の電源電圧Ｖ１に等しくなる。このとき、スイッチＳ４，Ｓ５はＯＮ、スイッチＳ２はＯＦＦ、参照電圧発生回路１６０は、参照電圧Ｒ０を出力している。
【０１２９】
続くタイミングｔ２では、スイッチＳ１をＯＮに維持したまま、画素からの読み出し電圧Ｖとして、画素信号の電圧ＶsignalをノードＰ１に与える。このとき、スイッチＳ３をＯＦＦにすると、ノードＰ４の電圧は、Ｖ１＋（Ｖreset−Ｖsignal）×４になる（前述のように、Ｃ１＝４・Ｃ２であり、ＯＰアンプ１３２の増幅率は４倍に設定されている）。
【０１３０】
次のタイミングｔ３では、スイッチＳ１がＯＦＦになり、図２６の回路が画素から切り離される。そして、このタイミングｔ３を起点として、参照電圧発生回路１６０は、参照電圧Ｒをステップ状に増加させてゆく。すなわち、参照電圧Ｒは、ｔ３，ｔ４，ｔ５，ｔ６，ｔ７の各タイミングで、Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４と変化してゆく。一方、ラッチ回路１３５に与える２ビットのカウント値は、ｔ４，ｔ５，ｔ６，ｔ７の各タイミングで、それぞれ００，０１，１０，１１と変化させてゆく。
【０１３１】
以降の動作は、読み出された画素信号の電圧Ｖsignalの値によって異なるが、ここでは、一例として、Ｒ２≦Ｖreset−Ｖsignal＜Ｒ３であった場合の動作を示すことにする。いま、ノードＰ４の電圧と電源電圧Ｖ１との大小関係に着目すると、Ｒ２≦Ｖreset−Ｖsignal＜Ｒ３であった場合、タイミングｔ６の時点で大小関係が逆転して、ノードＰ４の電圧＜Ｖ１となる。したがって、インバータ１３４を経たノードＰ７のデジタル値も反転することになるので、この反転を利用して、スイッチＳ４，Ｓ５をＯＦＦに切り替える。図２７のチャートのタイミングｔ６の欄には、このような切り替えが行われた状態が示されている。このとき、同時に、ラッチ回路１３５に、その時点で与えられていた２ビットのカウント値（この例の場合、「１０」）をホールドさせ、所定のタイミングでスイッチＳ６を介して外部へ出力させる。このとき、ノードＰ４の電圧は、Ｖ１＋（（Ｖreset−Ｖsignal）−Ｒ３）×４になっており、ノードＰ５の電圧は第２の電源電圧Ｖ２になっている。
【０１３２】
続くタイミングｔ７では、参照電圧ＲがＲ４に変化するが、各スイッチの状態には変わりはない。上述したように、図２７のチャートは、一例として、Ｒ２≦Ｖreset−Ｖsignal＜Ｒ３であった場合の動作を示しているため、タイミングｔ６においてスイッチＳ４，Ｓ５の切り替えが行われているが、もちろん、このような切り替えが行われるのは、Ｖsignalの大きさに応じて、タイミングｔ４〜ｔ７のいずれかということになる。
【０１３３】
以上、図２７のタイミングチャートの前半の動作（電圧Ｖsignalの読み出しと、第１回目のＡ／Ｄ変換動作）を説明したが、続いて、後半の動作（第２回目以降のＡ／Ｄ変換動作）の説明を行う。
【０１３４】
まず、タイミングｔ８において、スイッチＳ２，Ｓ３，Ｓ４をＯＮにする。ノードＰ３，Ｐ４間が短絡状態になるので、ＯＰアンプ１３２の負帰還機能により、ノードＰ３の電圧は第１の電源電圧Ｖ１に等しくなる。また、ノードＰ６，Ｐ１間が短絡状態になるので、ノードＰ５の電圧＝ノードＰ６の電圧＝ノードＰ１の電圧＝Ｖ２−（（（Ｖreset−Ｖsignal）−Ｒ３）×４）になる。このとき、参照電圧発生回路１６０の出力は、参照電圧Ｒ０に戻っている。
【０１３５】
続くタイミングｔ９では、スイッチＳ３がＯＦＦ、スイッチＳ５がＯＮに切り替えられる。これにより、ノードＰ５の電圧が第２の電源電圧Ｖ２となるので、ノードＰ１の電圧もＶ２になる。したがって、ノードＰ４の電圧は、Ｖ１＋（（Ｒ３−（Ｖreset−Ｖsignal）×４）×４になる。
【０１３６】
以下、タイミングｔ１０〜ｔ１４の動作（第２回目のＡ／Ｄ変換動作）は、前述したタイミングｔ３〜ｔ７の動作（第１回目のＡ／Ｄ変換動作）と同様である。図２７では、一例として、Ｒ２≦（Ｒ３−（Ｖreset−Ｖsignal）×４）＜Ｒ３であった場合の動作が示されており、タイミングｔ１３の時点でスイッチＳ４，Ｓ５がＯＦＦに切り替えられている。これにより、２ビットのカウント値「１０」がラッチ回路１３５にホールドされ、所定のタイミングでスイッチＳ６を介して外部へ出力される。
【０１３７】
こうして、第２回目のＡ／Ｄ変換動作が完了したら、再び、タイミングｔ８〜ｔ１４の動作を行い、第３回目のＡ／Ｄ変換動作を実行する。同様にタイミングｔ８〜ｔ１４の動作を繰り返すことにより、第４回目、第５回目、...とＡ／Ｄ変換動作を実行し、それぞれ２ビットのデジタル値を出力させることができる。もちろん、偶数回目のＡ／Ｄ変換動作で出力された２ビットのデジタル値に対しては、ビット反転手段３０によって、ビット反転処理が行われることになる。
【図面の簡単な説明】
【０１３８】
【図１】従来の一般的な１ビット単位で比較結果を出力する形式のＡ／Ｄ変換器の基本構成を示すブロック図である。
【図２】図１に示すＡ／Ｄ変換器に含まれる比較演算回路の一般的な処理動作を示す図である。
【図３】図２に示す比較演算回路の具体的な処理動作を例示する図である。
【図４】図１に示すＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を例示する図である。
【図５】従来の一般的な２ビット単位で比較結果を出力する形式のＡ／Ｄ変換器の基本構成を示すブロック図である。
【図６】図５に示すＡ／Ｄ変換器に含まれる比較演算回路の一般的な処理動作を示す図である。
【図７】図５に示すＡ／Ｄ変換器に含まれる比較演算回路の具体的な処理動作を例示する図である。
【図８】図５に示すＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を例示する図である。
【図９】従来の一般的な２ビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図１０】従来の一般的な３ビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図１１】従来の一般的なｎビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図１２】従来の一般的なＡ／Ｄ変換器に含まれる比較演算回路の具体的な構成例を示すブロック図である。
【図１３】従来の一般的なＡ／Ｄ変換器の動作原理と本発明に係るＡ／Ｄ変換器の動作原理とを比較するタイムチャートである。
【図１４】本発明に係る１ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に含まれる比較演算回路の一般的な処理動作を示す図である。
【図１５】図１４に示す比較演算回路の具体的な処理動作を例示する図である。
【図１６】本発明に係る１ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を例示する図である。
【図１７】本発明に係る２ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に含まれる比較演算回路の一般的な処理動作を示す図である。
【図１８】本発明に係る２ビット単位で比較結果を出力する形式のＡ／Ｄ変換器に含まれる４組の比較演算回路を連携させた具体的な処理動作を例示する図である。
【図１９】本発明に係る２ビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図２０】本発明に係る３ビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図２１】本発明に係るｎビット単位で比較結果を出力する形式の巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図２２】本発明に係るＡ／Ｄ変換器に含まれる比較演算回路の具体的な構成例を示すブロック図である。
【図２３】本発明に係る２ビット単位で比較結果を出力する形式のＡ／Ｄ変換器の基本構成を示すブロック図である。
【図２４】本発明に係る巡回型Ａ／Ｄ変換器の基本構成を示すブロック図である。
【図２５】本発明に係るＡ／Ｄ変換器を固体撮像装置に組み込んだ利用例を示すブロック図である。
【図２６】本発明に係る巡回型Ａ／Ｄ変換器の具体的な回路構成例を示す回路図である。
【図２７】図２６に示す回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【０１３９】
１０：差分回路
１１：記憶回路
１２：符号判定回路
１３：制御回路
２０：参照電圧発生回路
３０：ビット反転手段
３１〜３４：インバータ回路
１００：イメージセンサ
１１０：垂直シフトレジスタ
１２０：列電流源
１３０：Ａ／Ｄ変換器を含んだＣＤＳ回路
１３１：バッファ
１３２：ＯＰアンプ
１３３：バッファ
１３４：インバータ
１３５：ラッチ回路
１４０：スイッチ
１５０：水平シフトレジスタ
１６０：参照電圧発生回路
Ａ，Ａ１〜Ａ３，Ａｋ：増幅回路
Ｂ，Ｂ１〜Ｂ８：出力ビット
ＢＬ：左出力ビット
ＢＲ：右出力ビット
Ｃ１〜Ｃ４：容量素子
ＣＰ１〜ＣＰ４，ＣＰｋ：比較演算回路
ｄ：差電圧
ｅ：差電圧
Ｐ０〜Ｐ７：ノード
Ｒ，Ｒ０〜Ｒ８，Ｒ（ｉ）：参照電圧
Ｓ：セレクタ
Ｓ１〜Ｓ６：スイッチ
ｔ，ｔ（ｉ）：時間
ｔ１〜ｔ１５：タイミング
Ｖ：変換対象となるアナログ信号の電圧
Ｖ１，Ｖ２：電源電圧
Ｖin，Ｖin（１）〜Ｖin（４）,Ｖin（ｋ）：入力電圧
Ｖout，Ｖout（１）〜Ｖout（４）,Ｖout（ｋ）：出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004998283.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
0004998283.tif 000026
【図２６】
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【図２７】
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