(57)【特許請求の範囲】
【請求項１】
多層配線の回路基板と、
前記回路基板に実装された半導体チップと、
を有し、
前記回路基板は、
前記半導体チップが配置された第１領域と、
前記第１領域の外側にあって、前記半導体チップが配置された面側に該半導体チップとワイヤボンディングされた複数のパッドが設けられた第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して設けられたスルーホールと、
を有し、
前記回路基板は、該回路基板の内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれかと電気的に接続され、
前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、
前記回路基板の、前記半導体チップが配置された面と反対面側であって、前記第３領域外に選択的に、複数のバンプが設けられている、
ことを特徴とする半導体装置。
【請求項２】
多層配線の回路基板と、
前記回路基板に実装された半導体チップと、
を有し、
前記回路基板は、
前記半導体チップが配置された第１領域と、
前記第１領域の外側にあって、前記半導体チップが配置された面側に該半導体チップとワイヤボンディングされた複数のパッドが設けられた第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して設けられたスルーホールと、
を有し、
前記回路基板は、該回路基板の内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれとも電気的に未接続であり、
前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、
前記回路基板の、前記半導体チップが配置された面と反対面側であって、前記第３領域外に選択的に、複数のバンプが設けられている、
ことを特徴とする半導体装置。
【請求項３】
前記半導体チップは、前記回路基板上において、樹脂を用いて封止されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
多層配線の回路基板において、
半導体チップが配置される第１領域と、
前記第１領域の外側にあって、前記半導体チップが配置される面側に該半導体チップとワイヤボンディングされる複数の第１パッドが設けられた第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して設けられたスルーホールと、
を有し、
内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれかと電気的に接続され、
前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、
前記半導体チップが配置される面と反対面側であって、前記第３領域外に選択的に、複数のバンプがそれぞれ接続される複数の第２パッドが設けられている、
ことを特徴とする回路基板。
【請求項５】
多層配線の回路基板において、
半導体チップが配置される第１領域と、
前記第１領域の外側にあって、前記半導体チップが配置される面側に該半導体チップとワイヤボンディングされる複数の第１パッドが設けられた第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して設けられたスルーホールと、
を有し、
内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれとも電気的に未接続であり、
前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、
前記半導体チップが配置される面と反対面側であって、前記第３領域外に選択的に、複数のバンプがそれぞれ接続される複数の第２パッドが設けられている、
ことを特徴とする回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び回路基板に関し、特に、半導体チップを回路基板に実装した半導体装置、及び半導体チップを実装する回路基板に関する。
【背景技術】
【０００２】
近年、ＢＧＡ（Ball Grid Array）等のエリア実装型の半導体装置（半導体パッケージ）が広く実用されている。ＢＧＡタイプの半導体装置の場合、ＬＳＩ等の半導体チップが、所定回路基板の一方の面側にワイヤを用いて実装され、その半導体チップは、モールド樹脂によって封止される。半導体チップを実装した回路基板の他方の面側には、ソルダボール等のバンプが接続され、半導体装置は、そのバンプを介して、マザーボード等の他の基板に実装される。
【０００３】
このようなＢＧＡタイプの半導体装置の回路基板としては、多層配線の回路基板が広く利用されている。多層配線の回路基板には、例えば、配線層として、表裏面に回路パターン及びパッドが形成され、内層にグランドプレーン配線及び電源プレーン配線が形成される。各配線層間には、絶縁層が設けられ、異なる配線層間の電気的接続は、そのような絶縁層を貫通させたスルーホールによって行われる。
【０００４】
なお、従来は、回路基板の内層に半導体チップを埋設するとともに、その一方の面側に別の半導体チップを実装し、他方の面側にソルダボールを接続した半導体装置等も提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１４２４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記のようなＢＧＡタイプの半導体装置に利用される多層配線の回路基板については、次のような問題点があった。
すなわち、ソルダボールの取り付け（マウント）工程や、半導体装置の別の基板への実装工程の際等、半導体装置に対してリフローを行うと、そのリフロー時の熱によって、回路基板の配線層と絶縁層との間、特に内層のプレーン配線とその外側に接する絶縁層との間に、局所的な剥離が起こり、その剥離した部分に対応する回路基板部分に外側に向かって膨れが発生してしまう。
【０００６】
このような回路基板の局所的な膨れは、バンプを設けている面側で、バンプが密集配置されていない領域に発生しやすい。また、配線層間の絶縁層が吸湿している場合には、このような回路基板の局所的な膨れがいっそう発生しやすくなる。
【０００７】
本発明は、このような点に鑑みてなされたものであり、用いる回路基板の局所的な膨れの発生を抑えた半導体装置を提供することを目的とする。また、本発明は、局所的な膨れの発生を抑えた回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、多層配線の回路基板と、前記回路基板に実装された半導体チップと、を有し、前記回路基板は、前記半導体チップが配置された第１領域と、前記第１領域の外側にあって、前記半導体チップが配置された面側に該半導体チップとワイヤボンディングされた複数のパッドが設けられた第２領域と、前記第１領域と前記第２領域との間の第３領域と、前記第３領域に複数層を貫通して設けられたスルーホールと、を有し、前記回路基板は、該回路基板の内層に少なくとも２層のプレーン配線を備え、前記スルーホールは、前記プレーン配線のいずれかと電気的に接続され、又は前記プレーン配線のいずれとも電気的に未接続であり、前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、前記回路基板の、前記半導体チップが配置された面と反対面側であって、前記第３領域外に選択的に、複数のバンプが設けられている半導体装置が提供される。
また、本発明の一観点によれば、多層配線の回路基板において、半導体チップが配置される第１領域と、前記第１領域の外側にあって、前記半導体チップが配置される面側に該半導体チップとワイヤボンディングされる複数の第１パッドが設けられた第２領域と、前記第１領域と前記第２領域との間の第３領域と、前記第３領域に複数層を貫通して設けられたスルーホールと、を有し、内層に少なくとも２層のプレーン配線を備え、前記スルーホールは、前記プレーン配線のいずれかと電気的に接続され、又は前記プレーン配線のいずれとも電気的に未接続であり、前記プレーン配線の少なくともいずれかの前記第３領域における前記スルーホールの未形成領域に、複数の開口部が設けられ、前記半導体チップが配置される面と反対面側であって、前記第３領域外に選択的に、複数のバンプがそれぞれ接続される複数の第２パッドが設けられている回路基板が提供される。
【０００９】
上記の回路基板によれば、半導体チップが配置される第１領域と、半導体チップと回路基板とを電気的に接続するためのパッドが形成されている第２領域との間の、第３領域に設けたスルーホールにより、内層の剥離が抑えられるようになる。
【発明の効果】
【００１０】
開示の半導体装置及び回路基板により、回路基板の局所的な膨れの発生を効果的に抑えることが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は半導体装置の断面模式図である。
【００１２】
図１に示す半導体装置１０は、回路基板２０に、ＬＳＩ等の半導体チップ３０が実装された構成を有している。
半導体チップ３０は、回路基板２０の一主面側中央のダイエリアに、ダイボンドフィルム４０を用いて固定され、複数の金（Ａｕ）ワイヤ５０によって回路基板２０と電気的に接続されている。このようにして回路基板２０に実装された半導体チップ３０は、この実装面側において、モールド樹脂６０によって封止されている。なお、半導体チップ３０は、ダイボンドエリアにペースト状の接着剤（導電性のものを含む。）を用いてダイエリアに固定することもできる。
【００１３】
回路基板２０の半導体チップ３０の実装面側と反対の主面側には、バンプとして複数のソルダボール７０が接続されている。半導体装置１０は、これらのソルダボール７０を介して、マザーボード等の他の基板に接続される。
【００１４】
回路基板２０は、ここでは４層の配線層を備えた構造を有している。
第１層目の配線層（第１配線層）２１は、最も半導体チップ３０の実装面寄りに形成されており、半導体チップ３０のダイエリア２１ａ、回路パターン２１ｂ、及びＡｕワイヤ５０による半導体チップ３０のワイヤボンド用のパッド２１ｃを構成している。
【００１５】
内層の第２層目の配線層（第２配線層）２２、及び第３層目の配線層（第３配線層）２３は、いずれもプレーン配線を構成している。ここでは、第２配線層２２をグランド電位に接続されるプレーン配線（グランドプレーン配線）２２ａとし、第３配線層２３を電源電位に接続されるプレーン配線（電源プレーン配線）２３ａとする。
【００１６】
第４層目の配線層（第４配線層）２４は、最もソルダボール７０の接続面寄りに形成されており、ソルダボール７０の接続用のパッド２４ａを構成している。
回路基板２０の表裏面は、回路パターン２１ｂの一部及びパッド２１ｃ，２４ａの部分を除き、ソルダレジスト２５によって被覆されている。
【００１７】
このような回路基板２０において、第２配線層２２と第３配線層２３との間は、所定のコア層２６で構成されており、第１配線層２１と第２配線層２２との間、及び第３配線層２３と第４配線層２４との間は、それぞれプリプレグ層２７，２８で構成されている。第１配線層２１、第２配線層２２、第３配線層２３及び第４配線層２４のうち、異なる層間の電気的な接続は、コア層２６及びプリプレグ層２７，２８の１層或いは２層以上を貫通して形成したスルーホール２９ａによって行われている。
【００１８】
ソルダボール７０は、半導体チップ３０が配置される領域を含む中央部２０ａ、及びワイヤボンド用のパッド２１ｃが形成されている領域（パッド形成領域）を含む周辺部２０ｃに選択的に、それぞれ密集配置されている。例えば、中央部２０ａのソルダボール７０は、主として半導体チップ３０の放熱用サーマルボール兼グランド接続用端子として用いることができ、周辺部２０ｃのソルダボール７０は、主として半導体チップ３０への信号入出力用の端子として用いることができる。中央部２０ａと周辺部２０ｃとの間の中間部２０ｂを含む領域には、ソルダボール７０は配置されない。
【００１９】
また、回路基板２０には、主に中央部２０ａ及び周辺部２０ｃに形成されるスルーホール２９ａのほかに、ソルダボール７０が密集配置されない領域内の中間部２０ｂに、第１配線層２１から第４配線層２４に達するスルーホール２９ｂが形成されている。このスルーホール２９ｂは、回路基板２０を加熱したときにそれに発生する膨れを抑える役割を果たす。このような回路基板２０に発生する膨れに関する詳細については後述する。
【００２０】
なお、図１では簡略化して図示したが、個々のスルーホール２９ａ，２９ｂはそれぞれ、側周面を金属で構成しその中心部に柱状に樹脂（例えばソルダレジスト２５。）を充填した構成とすることができ、或いは全体を柱状の金属とした構成とすることもできる。
【００２１】
上記のような構成を有する回路基板２０及び半導体装置１０は、例えば、次に示すような流れで形成される。
図２は回路基板の形成フローの概略の一例を示す図である。
【００２２】
まず、コア層２６に、第２配線層２２のグランドプレーン配線２２ａ、及び第３配線層２３の電源プレーン配線２３ａを、例えば銅（Ｃｕ）を用いて形成する（ステップＳ１）。
【００２３】
次いで、グランドプレーン配線２２ａ及び電源プレーン配線２３ａを形成したコア層２６の両面に、プリプレグ層２７，２８を貼り合わせる（ステップＳ２）。その際は、コア層２６に形成したグランドプレーン配線２２ａ及び電源プレーン配線２３ａに対して黒化処理を施した後、そのコア層２６の両面にプリプレグ層２７，２８を配置し、それらをプレスすることによってコア層２６に貼り合わせる。
【００２４】
次いで、スルーホール２９ａ，２９ｂを形成する所定位置に、所定数、穴開け加工を行う（ステップＳ３）。この穴開けは、例えば、ドリル加工により行うことができる。
次いで、穴の側壁及びプリプレグ層２７，２８の表面に、Ｃｕ膜を形成する（ステップＳ４）。例えば、まず無電解Ｃｕメッキ処理を行って穴の側壁を含む基板全面に薄いシードＣｕ膜を形成した後、電解Ｃｕメッキ処理を行ってそのシードＣｕ膜上に所定厚さのＣｕ膜を形成する。穴の内部には、例えば、中心部に空洞を残してＣｕ膜を形成する。これにより、スルーホール２９ａ，２９ｂが形成される。
【００２５】
次いで、プリプレグ層２７，２８上に形成したＣｕ膜のパターニングを行う（ステップＳ５）。これにより、プリプレグ層２７上に第１配線層２１のパターンを形成し、プリプレグ層２８上に第４配線層２４のパターンを形成する。
【００２６】
次いで、スルーホール２９ａ，２９ｂの空洞部内にソルダレジスト２５を充填するとともに、表裏面の所定領域にもソルダレジスト２５のパターンを形成する（ステップＳ６）。これにより、表裏面には、ソルダレジスト２５から露出する、第１配線層２１のパッド２１ｃや第４配線層２４のパッド２４ａ等が形成される。
【００２７】
次いで、ソルダレジスト２５の露出面にＳＲコーティングを施し（ステップＳ７）、Ｃｕ膜の露出面（パッド２１ｃ，２４ａ）にニッケル（Ｎｉ）／Ａｕメッキ処理を施す（ステップＳ８）。
【００２８】
その後は、外形加工（ステップＳ９）、及び良品／不良品を選別するための検査が行われる（ステップＳ１０）。この検査前には、必要に応じて、回路基板２０に対する所定条件の吸湿処理、及び後述のソルダボール７０のリフロー温度に応じた温度での熱処理を行う。回路基板２０を製品として出荷する場合には、この検査後に、良品を所定の形態に梱包し、それを出荷することになる。
【００２９】
回路基板２０は、通常、複数の半導体装置１０に用いられる分が連続して形成されていて、半導体チップ３０の実装後に個々に切断されるようになっている。
なお、上記形成フローにおいて、各スルーホール２９ａ，２９ｂの径（穴開け加工時の穴の径）は、同じサイズとすることができ、また、異なるサイズとすることもできる。
【００３０】
また、ステップＳ４のＣｕ膜形成時には、穴の中心部に空洞を残さずに、穴の内部をＣｕ膜で充填するようにしてもよい。この場合、ソルダレジスト２５は、回路基板２０の表裏面にのみ形成される。
【００３１】
また、ステップＳ８のＮｉ／Ａｕメッキ処理時には、Ｎｉ／Ａｕメッキを所定領域のＣｕ膜に対して選択的に行い、処理後に、その所定領域以外のＣｕ膜をエッチバックし、最終的なパターンをプリプレグ層２７，２８上に形成するようにしてもよい。ここで、このようなエッチバックを行う回路基板２０の形成方法の一例について、その流れを別途図３〜図８を参照して説明する。なお、ここでは、図１及び図２に例示したようなコア層へのグランドプレーン配線並びに電源プレーン配線の形成、そのコア層へのプリプレグ層の貼合わせ、及びそれら各層の穴開け加工までの工程については説明を省略し、それ以後の工程の例について説明する。
【００３２】
図３〜図８はエッチバックを行う回路基板の形成工程の説明図であって、図３は無電解メッキ処理工程の要部断面模式図、図４は電解メッキ処理工程の要部断面模式図、図５はエッチング工程の要部断面模式図、図６はレジスト形成工程の要部断面模式図、図７はＮｉ／Ａｕメッキ工程の要部断面模式図、図８はエッチバック工程の要部断面模式図である。
【００３３】
コア層８０へのグランドプレーン配線８１並びに電源プレーン配線８２の形成、そのコア層８０へのプリプレグ層８３，８４の貼合わせ、及びそれら各層の穴開け加工まで行って穴８５を形成した基板に対し、まず、図３に示すように、無電解メッキ処理を行い、穴８５の側壁及びプリプレグ層８３，８４の表面に、シードＣｕ膜８６を形成する。
【００３４】
次いで、図４に示すように、所定領域にレジスト８７を形成した後、電解メッキ処理を行い、シードＣｕ膜８６上にＣｕ膜８８を形成する。ここでは、穴８５の中心部に空洞を残してＣｕ膜８８を形成している。
【００３５】
次いで、レジスト８７を剥離した後、エッチング（マイクロエッチ）を行い、図５に示すように、不要部分のＣｕ膜８８及びシードＣｕ膜８６を除去し、プリプレグ層８３，８４上にパターンの基本構造を形成する。
【００３６】
次いで、図６に示すように、液状のソルダレジスト８９を印刷等の手法で形成し、基板表裏面にソルダレジスト８９のパターンを形成するとともに、穴８５に残っている空洞部内にソルダレジスト８９を充填する。続いて、図６に示したように、プリプレグ層８３，８４上に形成したパターンのうち、後述のエッチバックによって除去すべき部分を覆うようにレジスト９０を形成する。このレジスト９０は、次に行うＮｉ／Ａｕメッキ処理の際に、エッチバックによって除去してしまう部分にＮｉ／Ａｕメッキが形成されるのを防止するために形成する。
【００３７】
そして、このレジスト９０の形成後、図７に示すように、Ｎｉ／Ａｕメッキ処理を行い、レジスト９０で覆われていない、プリプレグ層８３，８４上の露出しているＣｕ膜８８の上にＮｉ／Ａｕメッキ膜９１を形成する。
【００３８】
最後に、レジスト９０を除去し、図８に示すように、エッチバックを行って、プリプレグ層８３，８４上のＣｕ膜８８のうち、レジスト９０で覆われていた部分のＣｕ膜８８を除去し、プリプレグ層８３，８４上に最終的なパターンを形成する。
【００３９】
エッチバックを行う場合には、この例に示したような流れに従って図１に示したような構成を有する回路基板２０を形成していけばよい。
上記のようにして形成される回路基板２０を用いた半導体装置１０は、例えば、次の図９〜図１７に示すような流れで形成することができる。
【００４０】
図９は半導体装置の形成フローの概略の一例を示す図である。また、図１０〜図１７は半導体装置の形成工程の説明図であって、図１０はダイシング工程の要部断面模式図、図１１はダイボンド工程の要部断面模式図、図１２はワイヤボンド工程の要部断面模式図、図１３は封止工程の要部断面模式図、図１４はボールマウント工程の要部断面模式図、図１５はリフロー工程の要部断面模式図、図１６は基板切断工程の要部断面模式図、図１７は出荷前工程の説明図である。
【００４１】
まず、複数の半導体チップ３０を形成したウェハ９２にダイボンドフィルム４０を貼り付けた後、図１０に示すように、ダイサー９３を用いてダイシングを行い、半導体チップ３０を個片化する（ステップＳ２０）。
【００４２】
次いで、図１１に示すように、個々の半導体チップ３０を、上記のようにして形成した切断前の回路基板２０の各ダイエリアに、ダイボンドフィルム４０を介して接着固定（ダイボンド）する（ステップＳ２１）。
【００４３】
次いで、図１２に示すように、半導体チップ３０と回路基板２０とをＡｕワイヤ５０によって接続（ワイヤボンド）した後（ステップＳ２２）、図１３に示すように、その半導体チップ３０をモールド樹脂６０によって封止する（ステップＳ２３）。
【００４４】
次いで、図１４に示すように、例えばフラックス（図示せず）を塗布した後、半導体チップ３０の実装面と反対面側に露出するパッド上にソルダボール７０を配置（マウント）する（ステップＳ２４）。そして、図１５に示すように、所定温度でリフローを行い、パッドにソルダボール７０を溶着する（ステップＳ２５）。フラックスを塗布した場合には、通常、この溶着後にフラックス除去のための洗浄が行われる。
【００４５】
次いで、図１６に示すように、回路基板２０の切断を行う（ステップＳ２６）。これにより、個々の半導体装置１０が形成されるようになる。
その後、個々の半導体装置１０は、良品／不良品を選別する所定の検査を経て、図１７に示すように、良品については所定の出荷トレイ９４に詰められ（ステップＳ２７）、所定の捺印９５がされて（ステップＳ２８）、梱包・出荷される（ステップＳ２９）。
【００４６】
前述のように、回路基板２０には、その中間部２０ｂにスルーホール２９ｂを形成しているため、ソルダボール７０のマウント後に行うリフローの際等、その加熱を行っても回路基板２０の膨れの発生が抑えられるようになっている。ここで、このように中間部２０ｂにスルーホール２９ｂを形成しなかった場合に発生する膨れについて、より詳細に説明する。
【００４７】
上記のようなスルーホール２９ｂを形成しなかった回路基板を用いて、図１に示したのと同様の構成を有する半導体装置を構成した場合には、ソルダボールのマウント工程或いはその半導体装置の他の基板への実装工程の際に、その半導体装置に対してリフローを行うと、そのリフロー時の熱によってその回路基板に膨れが発生してしまう。
【００４８】
図１８は回路基板の電子顕微鏡写真であって、（Ａ）はソルダボール接続面側の平面、（Ｂ）は（Ａ）のＸ−Ｘ断面内の一部、（Ｃ）は（Ａ）のＹ−Ｙ断面内の一部である。
ここでは、回路基板の膨れの発生を抑えるためのスルーホールを形成していない回路基板１１０を用いて半導体装置１００を構成し、その半導体装置１００の所定温度での加熱を行った。用いた回路基板１１０は、４層の配線層を有しており、第２配線層及び第３配線層は、それぞれグランドプレーン配線及び電源プレーン配線である。第２配線層と第３配線層との間はコア層であり、第１配線層と第２配線層との間、及び第３配線層と第４配線層との間はプリプレグ層である。第１配線層側に半導体チップをダイボンドフィルム及びＡｕワイヤを用いて実装してモールド樹脂で封止し、第４配線層側にソルダボール１２０を接続して、半導体装置１００を構成している。
【００４９】
このような回路基板１１０を用いた半導体装置１００の加熱を行ったところ、図１８（Ａ）に示すように、その回路基板１１０のソルダボール１２０接続面側の、特にソルダボール１２０が形成されていない領域に、膨れ１３０が発生した。膨れ１３０が発生した箇所の断面を見ると、図１８（Ｂ），（Ｃ）に示すように、回路基板１１０の第４配線層１１１、及び第３配線層１１２と第４配線層１１１との間のプリプレグ層１１３がソルダボール１２０の接続面側に膨らんでいることがわかった。
【００５０】
回路基板に発生する膨れについて、半導体チップを実装しない回路基板単体で調査した結果を、次の図１９及び図２０を参照して説明する。
図１９は切断前の回路基板の平面模式図であって、（Ａ）は半導体チップ実装面側を示す図、（Ｂ）はソルダボール接続面側を示す図である。
【００５１】
図１９（Ａ）に示すように、回路基板１４０は、その半導体チップ実装面側に、半導体チップが配置されるダイエリア１４１、及び複数のパッド１４２ａが形成されたパッド形成領域１４２が形成されている。その反対側の面には、図１９（Ｂ）に示すように、ソルダボールが接続される複数のパッド１４３が形成されている。
【００５２】
この回路基板１４０は、上記図１８に示した半導体装置１００に用いた回路基板１１０と同様の構成を有する、４層配線の回路基板である。すなわち、第１配線層に半導体チップ接続用のパッド１４２ａ等が形成され、第４配線層にソルダボール接続用のパッド１４３が形成されている。内層の第２配線層及び第３配線層は、それぞれグランドプレーン配線及び電源プレーン配線である。また、第２配線層と第３配線層との間は、コア層であり、第１配線層と第２配線層の間、及び第３配線層と第４配線層との間は、プリプレグ層である。回路基板１４０の膨れの発生を抑えるためのスルーホールは形成していない。
【００５３】
このような構成の回路基板１４０について、２時間の煮沸を行い、その後、室温から２８０℃まで加熱し、再び室温まで冷却する処理を行った。この吸湿及び加熱・冷却の処理後には、回路基板１４０の半導体チップ実装面側とソルダボール接続面側のいずれにも、膨れの発生が確認された。
【００５４】
図２０は吸湿及び加熱・冷却処理後の回路基板の異なる２箇所で得られた電子顕微鏡写真を模式的に図示したものである。
上記のような吸湿及び加熱・冷却処理を行った回路基板１４０は、断面的には、図２０（Ａ），（Ｂ）に示すように、グランドプレーン配線の第２配線層１４５と電源プレーン配線の第３配線層１４６との間にコア層１４８が設けられ、第１配線層１４４と第２配線層１４５の間、及び第３配線層１４６と第４配線層１４７との間にプリプレグ層１４９，１５０が設けられた構成を有している。第１配線層１４４及び第４配線層１４７の所定の領域は、ソルダレジスト１５３によって被覆されている。
【００５５】
この回路基板１４０の吸湿及び加熱・冷却処理後の断面を見ると、図２０（Ａ），（Ｂ）にそれぞれ示したように、第２配線層１４５のグランドプレーン配線とプリプレグ層１４９とが剥離した剥離部分１５１、及び第３配線層１４６の電源プレーン配線とプリプレグ層１５０とが剥離した剥離部分１５２が確認された。第２配線層１４５及び第３配線層１４６とコア層１４８との間にはいずれにも、このような剥離は確認されなかった。
【００５６】
ところで、回路基板には、加熱・冷却の際、その構成材料間の熱膨張係数差の影響等により、反りが発生する。
図２１は加熱時に発生する回路基板の反りの測定結果の一例である。
【００５７】
膨れを抑えるためのスルーホールを形成していない回路基板について、室温ＲＴから２５０℃まで加熱し、そこから再び室温ＲＴまで冷却すると、その加熱・冷却の間、その回路基板には、図２１に示すように、反りが発生する。
【００５８】
このような反りが発生する際のストレスにより、比較的密着力が弱く、かつ、接触面積の大きいプレーン配線とプリプレグ層との間で剥離が発生し、その剥離した部分に対応する回路基板部分に膨れが発生してしまう。特に、回路基板が、加熱・冷却に先立って吸湿している場合には、そのような剥離や膨れがより発生しやすくなる。
【００５９】
このようなことから、図１９に示した回路基板１４０では、所定の処理後、図２０に示したように、内層の第２配線層１４５とプリプレグ層１４９との間、及び第３配線層１４６とプリプレグ層１５０との間に、それぞれ剥離部分１５１，１５２が発生し、回路基板１４０に膨れが発生するということができる。
【００６０】
ただし、図１８に示したように、同様の構成を有する回路基板１１０を用いて半導体装置１００を構成した場合には、ソルダボール１２０の接続面側に選択的に膨れ１３０が発生する。これは、反対面側すなわち半導体チップ実装面側には、半導体チップ、ダイボンドフィルム及びモールド樹脂が存在するため、第２配線層とプリプレグ層との剥離が抑えられ、半導体チップ実装面側への膨れの発生が抑えられるためである。一方、ソルダボール１２０の接続面側には、特にソルダボール１２０が密集配置されていない領域を中心に膨れ１３０が発生するようになる。
【００６１】
以上のような知見から、図１に示した半導体装置１０では、ソルダボール７０が密集配置されていない領域内の中間部２０ｂに、第１配線層２１から第４配線層２４まで達するスルーホール２９ｂを形成し、回路基板２０の膨れの発生を抑える。中間部２０ｂにスルーホール２９ｂを形成することにより、第２配線層２２及び第３配線層２３を形成したコア層２６とプリプレグ層２７，２８とがスルーホール２９ｂを介してより強固に接続されることになる。それにより、ソルダボール７０が密集配置されていない領域を中心とした回路基板２０の膨れの発生が効果的に抑えられるようになる。
【００６２】
このように回路基板２０の膨れの発生を抑えるために形成するスルーホール２９ｂは、内部の配線と種々の電気的接続形態で形成可能である。例えば、回路基板２０におけるスルーホール２９ｂは、第３配線層２３の電源プレーン配線２３ａと電気的に接続させた状態で形成することができる。
【００６３】
図２２は電源プレーン配線の平面模式図である。
図２２では、中央部２０ａ及び周辺部２０ｃに多数のスルーホール２９ａが形成されている。そして、ソルダボール７０が密集配置されない領域内における、中央部２０ａと周辺部２０ｃとの間の中間部２０ｂに、回路基板２０の膨れの発生を抑えるためのスルーホール２９ｂが複数形成されている。なお、この図２２において、白く示した部分は、第３配線層２３において電源プレーン配線２３ａが形成されていない部分を示している。
【００６４】
スルーホール２９ａは、この図２２に示したように、第３配線層２３の電源プレーン配線２３ａと電気的に接続させて形成することが可能である。この場合、スルーホール２９ｂは、第３配線層２３のほか、必要に応じて第１配線層２１或いは第４配線層２４と電気的に接続させた構成としてもよい。
【００６５】
また、回路基板２０の膨れの発生を抑えるスルーホール２９ｂは、第２配線層２２のグランドプレーン配線２２ａと電気的に接続させた状態で形成することもできる。
図２３はグランドプレーン配線の平面模式図である。
【００６６】
図２３では、第２配線層２２のグランドプレーン配線２２ａの、上記図２２の場合と同様の領域に、回路基板２０の膨れの発生を抑えるためのスルーホール２９ｂが複数形成されている。なお、この図２３において、白く示した部分は、第２配線層２２においてグランドプレーン配線２２ａが形成されていない部分を示している。
【００６７】
スルーホール２９ａは、この図２３に示したように、第２配線層２２のグランドプレーン配線２２ａと電気的に接続させて形成することが可能である。この場合、スルーホール２９ｂは、第２配線層２２のほか、必要に応じて第１配線層２１或いは第４配線層２４と電気的に接続させた構成としてもよい。
【００６８】
また、回路基板２０の膨れの発生を抑えるスルーホール２９ｂは、第２配線層２２のグランドプレーン配線２２ａ、及び第３配線層２３の電源プレーン配線２３ａの、いずれとも電気的に接続させない構成とすることもできる。
【００６９】
図２４は別の電源プレーン配線の平面模式図である。
図２４では、上記図２２の場合と同様の領域に、回路基板２０の膨れの発生を抑えるためのスルーホール２９ｂが、電源プレーン配線２３ａと電気的に未接続の状態で、複数形成されている。なお、この図２４においても、白く示した部分は、第３配線層２３において電源プレーン配線２３ａが形成されていない部分を示している。
【００７０】
そして、このスルーホール２９ｂは、図２４に示したのと同様に、第２配線層２２においてもグランドプレーン配線２２ａと電気的に未接続の状態で形成されている。このようにスルーホール２９ａは、第２配線層２２及び第３配線層２３のいずれとも電気的に未接続の状態で形成することが可能である。この場合、スルーホール２９ｂは、必要に応じて第１配線層２１或いは第４配線層２４と電気的に接続させた構成としてもよい。
【００７１】
また、回路基板２０の膨れの発生を抑えるスルーホール２９ｂとともに、第２配線層のグランドプレーン配線２２ａ、又は第３配線層２３の電源プレーン配線２３ａに、その導体部をメッシュ状に削除した無導体部を形成することもできる。
【００７２】
図２５はメッシュ状無導体部を形成した電源プレーン配線の平面模式図である。
図２５では、第３配線層２３の電源プレーン配線２３ａの、上記図２２の場合と同様の領域にスルーホール２９ｂが複数形成されているとともに、メッシュ状に無導体部２３ｂが複数形成されている。この無導体部２３ｂは、回路基板２０の形成過程におけるプリプレグ層２８のコア層２６への貼り付け時にその樹脂成分が充填されて、プリプレグ層２８とコア層２６とをより強く接続するアンカーとして機能する。さらに、この無導体部２３ｂは、回路基板２０内に含まれる水分を外部へ放出させるためのパスとしての役割も果たす。
【００７３】
図２５に示したように、スルーホール２９ｂとともにこのような無導体部２３ｂを形成することにより、回路基板２０の膨れの発生を効果的に抑えることができる。また、第３配線層２３の電源プレーン配線２３ａに替えて、或いは電源プレーン配線２３ａとともに、第２配線層２２のグランドプレーン配線２２ａにこれと同様のメッシュ状の無導体部を複数形成することもでき、それにより、効果的に回路基板２０の膨れの発生を抑えることが可能になる。
【００７４】
次に、第２の実施の形態について説明する。なお、この第２の実施の形態の説明においては、第１の実施の形態で述べた要素と同一或いは同等の要素については同一の符号を付す。
【００７５】
図２６は第２の実施の形態の半導体装置が有する回路基板の電源プレーン配線の平面模式図である。
第２の実施の形態の半導体装置１０の回路基板２０は、スルーホール２９ｂに替えて、図２６に示すように、中央部２０ａと周辺部２０ｃとの間の中間部２０ｂの電源プレーン配線２３ａが広範囲にわたって削除されて無導体部２３ｃが形成された構成を有している。なお、上記図２２と同様、この図２６においても、白く示した部分は、第３配線層２３において電源プレーン配線２３ａが形成されていない部分を示している。
【００７６】
図２６に示したように無導体部２３ｃを形成することによっても、スルーホール２９ｂを形成した場合と同様の効果を得ることができる。すなわち、この無導体部２３ｃには、回路基板２０の形成過程におけるプリプレグ層２８のコア層２６への貼り付け時にその樹脂成分が充填される。それにより、この無導体部２３ｃは、プリプレグ層２８とコア層２６とを強固に接続するアンカーとして機能する。その結果、プリプレグ層２８と電源プレーン配線２３ａとの剥離が抑えられ、回路基板２０の膨れの発生が抑えられるようになる。
【００７７】
さらに、第３配線層２３の電源プレーン配線２３ａに替えて、或いは電源プレーン配線２３ａとともに、第２配線層２２のグランドプレーン配線２２ａにこれと同様の無導体部を形成すれば、プリプレグ層２７とグランドプレーン配線２２ａとの剥離を抑えることができ、回路基板２０の膨れの発生が効果的に抑えられるようになる。
【００７８】
ただし、このような無導体部２３ｃを形成した回路基板２０を用いて半導体装置１０を構成する場合に、上記の図１８から図２１に示したような知見に基づきソルダボール７０の接続面側への膨れの発生を抑えるためには、少なくともソルダボール７０の接続面側に近い第３配線層２３の電源プレーン配線２３ａに無導体部２３ｃを形成することが望ましい。
【００７９】
電源プレーン配線２３ａやグランドプレーン配線２２ａに形成する無導体部２３ｃ等は、図２６に示したように連続的に形成した一のパターンとするほか、間欠的に形成した複数のパターン（例えば、図２６の無導体部２３ｃを３箇所の各コーナー部分で不連続とした複数の直線状パターン。）とすることもできる。
【００８０】
なお、上記の図２２〜図２６において、電源プレーン配線２３ａ又はグランドプレーン配線２２ａを９つに分割している線は、回路基板２０の中央部２０ａ、中間部２０ｂ又は周辺部２０ｃの境界を示すものではない。
【００８１】
また、以上の説明では、多層配線の回路基板として４層の配線層を有する回路基板を例にして述べたが、４層以上の配線層を有する回路基板、例えばグランドプレーン配線と電源プレーン配線を２層ずつ備える６層配線の回路基板等においては、上記同様の剥離、膨れの問題が発生する。そのような多層配線の回路基板においても、上記同様、中央部と周辺部の間の中間部にスルーホールを形成したり、スルーホールとともにメッシュ状に無導体部を形成したり、或いは中間部のプレーン配線のパターンをより広範囲に削除した無導体部を形成したりすることにより、剥離、膨れの発生を抑えることが可能である。
【００８２】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  多層配線の回路基板と、
前記回路基板に実装された半導体チップと、
を有し、
前記回路基板は、
前記半導体チップが配置される第１領域と、
前記第１領域の外側にあって前記半導体チップとの電気的接続に用いる複数のパッドが形成された第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して形成されたスルーホールと、
を有することを特徴とする半導体装置。
【００８３】
（付記２）  前記半導体チップの配置面側と反対面側であって、前記第３領域に対応する領域外に、選択的に複数のバンプが配置されていることを特徴とする付記１記載の半導体装置。
【００８４】
（付記３）  前記回路基板は、内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれかと電気的に接続されていることを特徴とする付記１又は２に記載の半導体装置。
【００８５】
（付記４）  前記回路基板は、内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれとも電気的に未接続であることを特徴とする付記１又は２に記載の半導体装置。
【００８６】
（付記５）  前記回路基板は、内層に少なくとも２層のプレーン配線を備え、
少なくともいずれかの前記プレーン配線の前記第３領域に対応する領域における前記スルーホールの未形成領域に、複数の開口部が形成されていることを特徴とする付記１又は２に記載の半導体装置。
【００８７】
（付記６）  前記半導体チップは、前記パッドとのワイヤボンドによって前記回路基板に電気的に接続されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
【００８８】
（付記７）  前記半導体チップは、前記回路基板の実装面側において封止されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）  多層配線の回路基板と、
前記回路基板に実装された半導体チップと、
を有し、
前記回路基板は、
前記半導体チップが配置される第１領域と、
前記第１領域の外側にあって前記半導体チップとの電気的接続に用いる複数のパッドが形成された第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
内層に形成された少なくとも２層のプレーン配線と、
前記プレーン配線における前記第３領域に対応する領域に直線状に形成された無導体部と、
を有することを特徴とする半導体装置。
【００８９】
（付記９）  前記半導体チップの配置面側と反対面側であって、前記第３領域に対応する領域外に、選択的に複数のバンプが配置されていることを特徴とする付記８記載の半導体装置。
【００９０】
（付記１０）  前記半導体チップは、前記パッドとのワイヤボンドによって前記回路基板に電気的に接続されていることを特徴とする付記８又は９に記載の半導体装置。
（付記１１）  前記半導体チップは、前記回路基板の実装面側において封止されていることを特徴とする付記８から１０のいずれかに記載の半導体装置。
【００９１】
（付記１２）  多層配線の回路基板において、
半導体チップが配置される第１領域と、
前記第１領域の外側にあって前記半導体チップとの電気的接続に用いる複数のパッドが形成された第２領域と、
前記第１領域と前記第２領域との間の第３領域と、
前記第３領域に複数層を貫通して形成されたスルーホールと、
を有することを特徴とする回路基板。
【００９２】
（付記１３）  前記半導体チップの配置面側と反対面側であって、前記第３領域に対応する領域外に、選択的に複数のバンプが配置されることを特徴とする付記１２記載の回路基板。
【００９３】
（付記１４）  内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれかと電気的に接続されていることを特徴とする付記１２又は１３に記載の回路基板。
【００９４】
（付記１５）  内層に少なくとも２層のプレーン配線を備え、
前記スルーホールは、前記プレーン配線のいずれとも電気的に未接続であることを特徴とする付記１２又は１３に記載の回路基板。
【００９５】
（付記１６）  内層に少なくとも２層のプレーン配線を備え、
少なくともいずれかの前記プレーン配線の前記第３領域に対応する領域における前記スルーホールの未形成領域に、複数の開口部が形成されていることを特徴とする付記１２又は１３に記載の回路基板。
【図面の簡単な説明】
【００９６】
【図１】半導体装置の断面模式図である。
【図２】回路基板の形成フローの概略の一例を示す図である。
【図３】無電解メッキ処理工程の要部断面模式図である。
【図４】電解メッキ処理工程の要部断面模式図である。
【図５】エッチング工程の要部断面模式図である。
【図６】レジスト形成工程の要部断面模式図である。
【図７】Ｎｉ／Ａｕメッキ工程の要部断面模式図である。
【図８】エッチバック工程の要部断面模式図である。
【図９】半導体装置の形成フローの概略の一例を示す図である。
【図１０】ダイシング工程の要部断面模式図である。
【図１１】ダイボンド工程の要部断面模式図である。
【図１２】ワイヤボンド工程の要部断面模式図である。
【図１３】封止工程の要部断面模式図である。
【図１４】ボールマウント工程の要部断面模式図である。
【図１５】リフロー工程の要部断面模式図である。
【図１６】基板切断工程の要部断面模式図である。
【図１７】出荷前工程の説明図である。
【図１８】回路基板の電子顕微鏡写真であって、（Ａ）はソルダボール接続面側の平面、（Ｂ）は（Ａ）のＸ−Ｘ断面内の一部、（Ｃ）は（Ａ）のＹ−Ｙ断面内の一部である。
【図１９】切断前の回路基板の平面模式図であって、（Ａ）は半導体チップ実装面側を示す図、（Ｂ）はソルダボール接続面側を示す図である。
【図２０】吸湿及び加熱・冷却処理後の回路基板の異なる２箇所で得られた電子顕微鏡写真を模式的に図示したものである。
【図２１】加熱時に発生する回路基板の反りの測定結果の一例である。
【図２２】電源プレーン配線の平面模式図である。
【図２３】グランドプレーン配線の平面模式図である。
【図２４】別の電源プレーン配線の平面模式図である。
【図２５】メッシュ状無導体部を形成した電源プレーン配線の平面模式図である。
【図２６】第２の実施の形態の半導体装置が有する回路基板の電源プレーン配線の平面模式図である。
【符号の説明】
【００９７】
１０，１００  半導体装置
２０，１１０，１４０  回路基板
２０ａ  中央部
２０ｂ  中間部
２０ｃ  周辺部
２１，１４４  第１配線層
２１ａ  配置エリア
２１ｂ  回路パターン
２１ｃ，２４ａ，１４２ａ，１４３  パッド
２２，１４５  第２配線層
２２ａ，８１  グランドプレーン配線
２３，１１２，１４６  第３配線層
２３ａ，８２  電源プレーン配線
２３ｂ，２３ｃ  無導体部
２４，１１１，１４７  第４配線層
２５，８９，１５３  ソルダレジスト
２６，８０，１４８  コア層
２７，２８，８３，８４，１１３，１４９，１５０  プリプレグ層
２９ａ，２９ｂ  スルーホール
３０  半導体チップ
４０  ダイボンドフィルム
５０  Ａｕワイヤ
６０  モールド樹脂
７０，１２０  ソルダボール
８５  穴
８６  シードＣｕ膜
８７，９０  レジスト
８８  Ｃｕ膜
９１  Ｎｉ／Ａｕメッキ膜
９２  ウェハ
９３  ダイサー
９４  出荷トレイ
９５  捺印
１３０  膨れ
１４１  ダイエリア
１４２  パッド形成領域
１５１，１５２  剥離部分
【図１】
0004998338.tif 000002
【図２】
0004998338.tif 000003
【図３】
0004998338.tif 000004
【図４】
0004998338.tif 000005
【図５】
0004998338.tif 000006
【図６】
0004998338.tif 000007
【図７】
0004998338.tif 000008
【図８】
0004998338.tif 000009
【図９】
0004998338.tif 000010
【図１０】
0004998338.tif 000011
【図１１】
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【図１２】
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【図１３】
0004998338.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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