(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う、該比例電圧及び該基準電圧が対応する入力端に入力された差動増幅回路を有する誤差増幅回路部と、
前記差動増幅回路における１対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部と、
を備え、
前記差動増幅回路は、前記電圧比較回路部の電圧比較結果に応じて、前記各入力トランジスタに供給するバイアス電流を可変することを特徴とする定電圧回路。
【請求項２】
前記差動増幅回路は、前記電圧比較回路部の電圧比較結果から、前記カレントミラー回路を構成するトランジスタの制御電極の電圧が前記出力トランジスタの制御電極の電圧以上になったことを検出すると、前記各入力トランジスタに供給するバイアス電流を増加させることを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記電圧比較回路部は、前記ヒステリシスが、前記差動増幅回路のバイアス電流が増加した際の前記カレントミラー回路を構成するトランジスタのゲート電圧増加分よりも大きくなるように設定されることを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記出力トランジスタ及び前記カレントミラー回路を構成するトランジスタは、それぞれ同じ導電型のＭＯＳトランジスタであり、前記電圧比較回路部は、前記出力トランジスタのゲート‐ソース間電圧と、該カレントミラー回路を構成するトランジスタのゲート‐ソース間電圧との電圧比較を行うことを特徴とする請求項１、２又は３記載の定電圧回路。
【請求項５】
前記誤差増幅回路部は、前記差動増幅回路からなり、前記出力トランジスタは該差動増幅回路の出力信号によって動作制御されること特徴とする請求項１、２、３又は４記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等に使用される電池を電源とした定電圧回路に関し、特に応答速度を低下させることなく消費電流の低減を図ることができる定電圧回路に関する。
【背景技術】
【０００２】
従来の定電圧回路では、出力電圧の変動に対する応答速度を速くするためには誤差増幅回路のバイアス電流を大きくする必要があった。しかし、このようなバイアス電流を大きくすると定電圧回路の消費電流が増加するという問題があった。
そこで、出力電流に比例して誤差増幅回路のバイアス電流を増加させるようにしたものがあった（例えば、特許文献１参照。）。
しかし、このようにした場合、誤差増幅回路のバイアス電流が連続的に変化するため位相補償が困難になり、更に、出力電流の急激な変動に対する応答速度が遅くなるという問題があった。
【０００３】
図３は、出力電流が所定の電流値になると差動増幅回路で構成された誤差増幅回路のバイアス電流を増加させるようにした定電圧回路の第１の従来例を示した回路図である。
図３では、出力トランジスタＭ１０１のドレイン電流に比例したＰＭＯＳトランジスタＭ１０７のドレイン電流を抵抗Ｒ１０３に供給している。抵抗Ｒ１０３の電圧降下がリファレンス電圧Ｖｓ以上になるとコンパレータＣＭＰはハイレベルの信号を出力してＮＭＯＳトランジスタＭ１０６をオンさせ、差動増幅回路のバイアス電流ｉａに電流源からの定電流ｉｂを加算するようにしていた。
【０００４】
また、第２の従来例として、出力電流の大きさを、誤差増幅回路を構成する差動増幅回路の両入力端の電圧差で検出し、該電圧差が所定の電圧以上になった場合に該差動増幅回路のバイアス電流を増加させるようにしたものもあった（例えば、特許文献２参照。）。
【特許文献１】特開平３−１５８９１２号公報
【特許文献２】特開２００４−２４０６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記第１の従来例である図３の定電圧回路では、出力電流の急激な変動に対する応答速度は改善できるが、この回路をＩＣ化した場合に、抵抗Ｒ１０３の精度をあまりよくすることができないため、バイアス電流を切り換える時点の出力電流を正確に設定することができないという問題があった。該設定を正確に行う必要がある場合は、抵抗Ｒ１０３をトリミングのできる抵抗にしなければならず、チップ面積の増加とトリミング工程が追加になりコストアップになるという問題があった。
【０００６】
また、前記第２の従来例の定電圧回路では、ＭＯＳトランジスタのゲート‐ソース間電圧は製造プロセスの影響や温度変化によって変化するため、出力電流と両入力端間の電圧差の関係を正確に設定することは困難であった。更に、該電圧差を調べるために、更に２つの差動増幅回路を必要とし、該２つの差動増幅回路の入力オフセット電圧を、前記所定の電圧を検出するために使用しているが、このような入力オフセット電圧の値も製造プロセスと温度変化の影響を受けるため、やはりバイアス電流を切り換えるときの出力電流の精度を高くすることができなかった。
【０００７】
本発明は、このような問題を解決するためになされたものであり、出力電流の急激な変動に対する応答速度が速く、しかも、バイアス電流を増加させる時点の出力電流の値を正確に設定することができる定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う、該比例電圧及び該基準電圧が対応する入力端に入力された差動増幅回路を有する誤差増幅回路部と、
前記差動増幅回路における１対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部と、
を備え、
前記差動増幅回路は、前記電圧比較回路部の電圧比較結果に応じて、前記各入力トランジスタに供給するバイアス電流を可変するものである。
【０００９】
具体的には、前記差動増幅回路は、前記電圧比較回路部の電圧比較結果から、前記カレントミラー回路を構成するトランジスタの制御電極の電圧が前記出力トランジスタの制御電極の電圧以上になったことを検出すると、前記各入力トランジスタに供給するバイアス電流を増加させるようにした。
【００１０】
また、前記電圧比較回路部は、前記ヒステリシスが、前記差動増幅回路のバイアス電流が増加した際の前記カレントミラー回路を構成するトランジスタのゲート電圧増加分よりも大きくなるように設定されるようにした。
【００１１】
具体的には、前記出力トランジスタ及び前記カレントミラー回路を構成するトランジスタは、それぞれ同じ導電型のＭＯＳトランジスタであり、前記電圧比較回路部は、前記出力トランジスタのゲート‐ソース間電圧と、該カレントミラー回路を構成するトランジスタのゲート‐ソース間電圧との電圧比較を行うようにした。
【００１２】
また、前記誤差増幅回路部は、前記差動増幅回路からなり、前記出力トランジスタは該差動増幅回路の出力信号によって動作制御されるようにした。
【発明の効果】
【００１３】
本発明の定電圧回路によれば、前記出力トランジスタの動作制御を行う誤差増幅回路部の前記差動増幅回路における１対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部を備え、該電圧比較回路部の電圧比較結果に応じて、前記差動増幅回路の前記各入力トランジスタに供給するバイアス電流を可変するようにした。このことから、前記出力端子から出力される出力電流の急激な変動に対する応答速度が速く、しかも、差動増幅回路のバイアス電流を増加させる時点の該出力電流の値を正確に設定することができる。
【００１４】
また、前記差動増幅回路における１対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部を追加しただけで簡単な回路構成で済み、ジッタの発生もなく、出力電流変動に対する高速応答が可能になった。
【発明を実施するための最良の形態】
【００１５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
【００１６】
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏｕｔの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う誤差増幅回路をなす差動増幅回路３と、ヒステリシスコンパレータ４とを備えている。また、差動増幅回路３は、ＰＭＯＳトランジスタＭ２，Ｍ３、ＮＭＯＳトランジスタＭ４〜Ｍ６、所定の定電流ｉ１の供給を行う定電流源１１、及び所定の定電流ｉ２の供給を行う定電流源１２で構成されている。なお、ヒステリシスコンパレータ４は電圧比較回路部をなす。
【００１７】
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。差動増幅回路３の反転入力端に基準電圧Ｖｒｅｆが入力されると共に非反転入力端に分圧電圧Ｖｆｂが入力され、出力端が出力トランジスタＭ１のゲートに接続されている。
ＮＭＯＳトランジスタＭ４及びＭ５は、差動対をなす入力トランジスタであり、ＮＭＯＳトランジスタＭ４のゲートに基準電圧Ｖｒｅｆが入力され、ＮＭＯＳトランジスタＭ５のゲートに分圧電圧Ｖｆｂが入力されている。
【００１８】
ＰＭＯＳトランジスタＭ２及びＭ３はカレントミラー回路を形成して前記差動対の負荷をなしている。ＰＭＯＳトランジスタＭ２及びＭ３において、各ソースは入力電圧Ｖｉｎにそれぞれ接続されており、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ２のドレインに接続されている。ＰＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ５のドレインが接続されると共に、ＰＭＯＳトランジスタＭ３のドレインとＮＭＯＳトランジスタＭ４のドレインが接続され、該接続部は差動増幅回路３の出力端をなし、出力トランジスタＭ１のゲートに接続されている。
【００１９】
ＮＭＯＳトランジスタＭ４及びＭ５の各ソースは接続され、該接続部と接地電圧Ｖｓｓとの間には、定電流源１１と、ＮＭＯＳトランジスタＭ６及び定電流源１２の直列回路とが並列に接続されている。ＮＭＯＳトランジスタＭ６のゲートはヒステリシスコンパレータ４の出力端に接続され、ヒステリシスコンパレータ４において、非反転入力端はＰＭＯＳトランジスタＭ２のゲートに接続され、反転入力端は出力トランジスタＭ１のゲートに接続されている。
このような構成において、出力トランジスタＭ１のゲート電圧が、ＰＭＯＳトランジスタＭ２のゲート電圧よりも低下すると、ヒステリシスコンパレータ４は、出力信号をハイレベルにしてＮＭＯＳトランジスタＭ６をオンさせ、ＮＭＯＳトランジスタＭ４及びＭ５に供給されているバイアス電流を定電流ｉ１から定電流（ｉ１＋ｉ２）に増加させる。
【００２０】
ここで、出力トランジスタＭ１とＰＭＯＳトランジスタＭ２の各ゲート‐ソース間電圧について説明する。
出力トランジスタＭ１のゲート‐ソース間電圧をＶｇｓ１とし、ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧をＶｇｓ２とすると、ゲート‐ソース間電圧Ｖｇｓ１及びＶｇｓ２は下記（１）式及び（２）式のようになる。
Ｖｇｓ１＝Ｖｔｈ＋（２×ｉｄ１／β１）０.５………………（１）
Ｖｇｓ２＝Ｖｔｈ＋（２×ｉｄ２／β２）０.５………………（２）
但し、前記（１）式及び（２）式において、
Ｖｔｈは、ＰＭＯＳトランジスタのしきい値電圧、
ｉｄ１は、出力トランジスタＭ１のドレイン電流（≒出力電流ｉｏｕｔ）、
ｉｄ２は、ＰＭＯＳトランジスタＭ２のドレイン電流、
である。
【００２１】
また、前記β１及びβ２は、下記（３）式及び（４）式のように表される。
β１＝μ×Ｃｏｘ×Ｗ１／２×Ｌ１………………（３）
β２＝μ×Ｃｏｘ×Ｗ２／２×Ｌ２………………（４）
但し、前記（３）式及び（４）式において、
μは、移動度、
Ｃｏｘは、単位面積あたりのゲート酸化膜容量、
Ｗ１は、出力トランジスタＭ１のゲート幅、
Ｌ１は、出力トランジスタＭ１のゲート長、
Ｗ２は、ＰＭＯＳトランジスタＭ２のゲート幅、
Ｌ２は、ＰＭＯＳトランジスタＭ２のゲート長、
である。
【００２２】
図２は、図１における出力トランジスタＭ１のドレイン電流ｉｄ１、出力トランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲート‐ソース間電圧Ｖｇｓ１及びＶｇｓ２の関係例を示した図である。なお、図２では、入力電圧Ｖｉｎを基準にして各ゲート‐ソース間電圧Ｖｇｓ１及びＶｇｓ２をそれぞれ示している。また、出力トランジスタＭ１のドレイン電流ｉｄ１は、出力電流ｉｏｕｔとほぼ等しいことから、図２のドレイン電流ｉｄ１を出力電流ｉｏｕｔとしてもよい。
図２において、点線は出力トランジスタＭ１のゲート電圧を、実線はＰＭＯＳトランジスタＭ２のゲート電圧をそれぞれ示している。
【００２３】
ドレイン電流ｉｄ１が０アンペアの場合、Ｖｇｓ１＝Ｖｔｈ、Ｖｇｓ２＝Ｖｔｈ＋（２×ｉ１／β２）０.５であるから、Ｖｇｓ１＜Ｖｇｓ２である。出力トランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ソース電圧がそれぞれ入力電圧Ｖｉｎであることから、ドレイン電流ｉｄ１が増加すると、ゲート‐ソース間電圧Ｖｇｓ１が増加し、ゲート‐ソース間電圧Ｖｇｓ２が減少する。
ここで、出力トランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲート電圧が等しくなってＶｇｓ１＝Ｖｇｓ２になったときに、ヒステリシスコンパレータ４の出力信号の信号レベルが反転して、ＮＭＯＳトランジスタＭ６がオンし、差動増幅回路３のバイアス電流が増加するようにする。このときの出力トランジスタＭ１のドレイン電流ｉｄ１の電流値をｉｄ１ａとし、ＰＭＯＳトランジスタＭ２のドレイン電流ｉｄ２の電流値をｉｄ２ａとすると、Ｖｇｓ１＝Ｖｇｓ２であることから、前記（１）式及び（２）式から下記（５）式が得られる。
Ｖｔｈ＋（２×ｉｄ１ａ／β１）０.５＝Ｖｔｈ＋（２×ｉｄ２ａ／β２）０.５………………（５）
【００２４】
前記（５）式の両辺の同じ項を消去すると、下記（６）式のようになる。
（ｉｄ１ａ／β１）０.５＝（ｉｄ２ａ／β２）０.５………………（６）
前記（６）式に前記（３）式及び（４）式のβ１とβ２を代入して、整理すると下記（７）式が得られる。
ｉｄ１ａ／（Ｗ１／Ｌ１）＝ｉｄ２ａ／（Ｗ２／Ｌ２）………………（７）
前記（７）式よりｉｄ１ａを求めると、下記（８）式のようになる。
ｉｄ１ａ＝ｉｄ２ａ×（Ｗ１×Ｌ２）／（Ｗ２×Ｌ１）………………（８）
【００２５】
出力トランジスタＭ１のゲート電圧とＰＭＯＳトランジスタＭ３のドレイン電圧は同じ電圧であり、ＰＭＯＳトランジスタＭ２のドレイン電圧とゲート電圧は同じ電圧であることから、Ｖｇｓ１＝Ｖｇｓ２のときのＰＭＯＳトランジスタＭ２とＭ３の各ドレイン電圧は等しい。ＰＭＯＳトランジスタＭ２とＭ３のゲートは共通接続されていて同電圧であるから、ＰＭＯＳトランジスタＭ２とＭ３の各ドレイン電流は等しくなる。ＰＭＯＳトランジスタＭ２とＭ３の各ドレイン電流の合計は定電流ｉ１であるとき、Ｖｇｓ１＝Ｖｇｓ２のときのＰＭＯＳトランジスタＭ２のドレイン電流値ｉｄ２ａはｉ１／２である。この値を前記（８）式に代入すると、バイアス電流を増加させる時点のドレイン電流値ｉｄ１ａは下記（９）式のように表される。
ｉｄ１ａ＝（ｉ１／２）×（Ｗ１×Ｌ２）／（Ｗ２×Ｌ１）…………（９）
【００２６】
通常、半導体装置内における増幅回路のバイアス電流はきわめて精度良く設定されている。また、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌも高精度に設定することができることから、前記（９）式の右辺は高精度に設定することができる。このため、差動増幅回路３のバイアス電流を増加させる時点のドレイン電流ｉｄ１、すなわち出力電流ｉｏｕｔも高精度に設定することができる。
なお、差動増幅回路３のバイアス電流が増加すると、該増加分に応じてＰＭＯＳトランジスタＭ２のドレイン電流ｉｄ２が増加することから、ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２が、図２に示した電圧ΔＶだけ大きくなり、下向きの矢印で示したように、ヒステリシスコンパレータ４の非反転入力端の電圧を低下させる。このとき、ヒステリシスコンパレータ４の出力信号の信号レベルが元に戻らないように、ヒステリシスコンパレータ４は、図２で示したヒステリシス電圧Ｖｏｓを有している。
【００２７】
ヒステリシス電圧Ｖｏｓは、差動増幅回路３のバイアス電流が増加した時点におけるＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２の増加分である電圧ΔＶよりも少し大きい電圧になるようにすればよい。
ドレイン電流ｉｄ１が減少する場合は、出力トランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ１にヒステリシス電圧Ｖｏｓを加えた電圧（Ｖｇｓ１＋Ｖｏｓ）が、ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２以下になると、ヒステリシスコンパレータ４の出力信号がローレベルになり、ＮＭＯＳトランジスタＭ６をオフさせて差動増幅回路３のバイアス電流を定電流ｉ１のみになるようにする。このことから、ＰＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２は、図２の上向きの矢印に示すようにヒステリシス電圧Ｖｏｓだけ急激に上昇する。
【００２８】
このように、本第１の実施の形態における定電圧回路は、誤差増幅回路をなす差動増幅回路３のバイアス電流を増加させる時点の出力電流ｉｏｕｔの設定を高精度に設定できるパラメータ、すなわちバイアス電流ｉ１、ＭＯＳトランジスタのゲート幅Ｗ及びゲート長Ｌだけで設定することができるようにしたことから、出力電流の急激な変動に対する応答速度が速く、しかも、差動増幅回路のバイアス電流を増加させる時点における出力電流ｉｏｕｔの値を正確に設定することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
【図２】図１におけるドレイン電流ｉｄ１、各ゲート‐ソース間電圧Ｖｇｓ１及びＶｇｓ２の関係例を示した図である。
【図３】従来の定電圧回路の回路例を示した図である。
【符号の説明】
【００３０】
１  定電圧回路
２  基準電圧発生回路
３  差動増幅回路
４  ヒステリシスコンパレータ
Ｍ１  出力トランジスタ
Ｒ１，Ｒ２  抵抗
Ｍ２，Ｍ３  ＰＭＯＳトランジスタ
Ｍ４〜Ｍ６  ＮＭＯＳトランジスタ
１１，１２  定電流源
【図１】
0004937865.tif 000002
【図２】
0004937865.tif 000003
【図３】
0004937865.tif 000004