(57)【特許請求の範囲】
【請求項１】
遅延設定値に基づいて、与えられた入力信号を遅延させて出力する遅延回路であって、
縦続接続された複数の遅延素子を有する遅延部と、
前記入力信号を前記遅延部の第１遅延素子又は当該第１遅延素子の前に縦続接続された少なくとも１つの第２遅延素子のいずれに供給するべきかを選択する第１個別選択部と、
前記入力信号を前記遅延部の前記第２遅延素子又は当該第２遅延素子の前に縦続接続された第３遅延素子のいずれに供給するべきかを選択する第２個別選択部と、
前記第１個別選択部又は前記第２個別選択部によって選択された前記遅延素子に、前記入力信号を供給すべく、前記遅延設定値に基づいて前記第１個別選択部又は前記第２個別選択部のいずれかを選択する統括選択部と
を備えることを特徴とする遅延回路。
【請求項２】
前記第１個別選択部は、前記第１遅延素子又は前記第２遅延素子のいずれを選択するべきかを示すデータを格納する第１メモリを有し、
前記第２個別選択部は、前記第２遅延素子又は前記第３遅延素子のいずれを選択するべきかを示すデータを格納する第２メモリを有することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第１個別選択部は、前記第１メモリが格納したデータに基づいて、前記第１遅延素子又は前記第２遅延素子のいずれかを選択する選択信号を発生する第１デコーダを有し、
前記第２個別選択部は、前記第２メモリが格納したデータに基づいて、前記第２遅延素子又は前記第３遅延素子のいずれかを選択する選択信号を発生する第２デコーダを有し、
前記統括選択部は、前記遅延設定値に基づいて、前記第１個別選択部又は前記第２個別選択部のいずれかを選択する選択信号を発生する統括デコーダを有することを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記入力信号を前記遅延部の前記第３遅延素子又は第４遅延素子のいずれに供給するべきかを選択する第３個別選択部を更に備え、
前記統括選択部は、前記第１個別選択部、前記第２個別選択部、又は前記第３個別選択部によって選択された前記遅延素子に、前記入力信号を供給すべく、前記遅延設定値に基づいて前記第１個別選択部、前記第２個別選択部、又は前記第３個別選択部のいずれかを選択することを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記入力信号を前記遅延部の前記第２遅延素子、前記第３遅延素子、又は第４遅延素子のいずれに供給するべきかを選択する第３個別選択部を更に備え、
前記統括選択部は、前記第１個別選択部、前記第２個別選択部、又は前記第３個別選択部によって選択された前記遅延素子に、前記入力信号を供給すべく、前記遅延設定値に基づいて前記第１個別選択部、前記第２個別選択部、又は前記第３個別選択部のいずれかを選択することを特徴とする請求項３に記載の遅延回路。
【請求項６】
前記第１個別選択部は、前記遅延部の前記複数の遅延素子のうち、前記第１遅延素子及び前記第２遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを選択し、
前記第２個別選択部は、前記遅延部の前記複数の遅延素子のうち、前記第２遅延素子及び前記第３遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを選択し、
前記第１メモリは、前記第１遅延素子及び前記第２遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを示すデータを格納し、
前記第２メモリは、前記第２遅延素子及び前記第３遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを示すデータを格納することを特徴とする請求項４又は５に記載の遅延回路。
【請求項７】
前記遅延部のそれぞれの前記遅延素子に入力信号を入力した場合の、前記遅延部における遅延量を計測する手段と、
計測したそれぞれの前記遅延素子に対応する遅延量に基づいて、前記第１メモリに、前記第１遅延素子及び前記第２遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを示すデータを新たに格納し、前記第２メモリに、前記第２遅延素子及び前記第３遅延素子を含む複数の遅延素子のいずれに前記入力信号を供給するべきかを示すデータを新たに格納する手段と
を更に備えることを特徴とする請求項６に記載の遅延回路。
【請求項８】
前記第１個別選択部又は前記第２個別選択部によって選択された前記遅延素子によって遅延させられた前記入力信号を、前記遅延設定値に基づいて遅延させる可変遅延回路を更に備える、請求項１から７のいずれか１項に記載の遅延回路。
【請求項９】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、
基準クロックを受け取り、前記基準クロックを所望の時間遅延させて出力する遅延回路と、
前記試験パターンを受け取り、前記遅延回路が前記基準クロックを出力するタイミングに基づいて、前記試験パターンを前記電子デバイスに供給するパターン整形部と、
前記試験パターンに基づいて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記遅延回路は、予め遅延設定値が与えられ、
縦続接続された複数の遅延素子を有する遅延部と、
前記入力信号を前記遅延部の第１遅延素子又は当該第１遅延素子の前に縦続接続された少なくとも１つの第２遅延素子のいずれに供給するべきかを選択する第１個別選択部と、
前記入力信号を前記遅延部の前記第２遅延素子又は当該第２遅延素子の前に縦続接続された第３遅延素子のいずれに供給するべきかを選択する第２個別選択部と、
前記第１個別選択部又は前記第２個別選択部によって選択された前記遅延素子に、前記入力信号を供給すべく、前記遅延設定値に基づいて前記第１個別選択部又は前記第２個別選択部のいずれかを選択する統括選択部と
を有することを特徴とする試験装置。
【請求項１０】
前記第１個別選択部又は前記第２個別選択部によって選択された前記遅延素子によって遅延させられた前記入力信号を、前記遅延設定値に基づいて遅延させる可変遅延回路を更に備える、請求項９に記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、与えられた信号を所望の時間遅延させる遅延回路、及び遅延回路を備える試験装置に関する。
【０００２】
【従来の技術】
図５は、従来の遅延回路２００の構成を示す。遅延回路２００は、可変遅延回路２１２、可変遅延回路２１４、可変遅延回路２１６、セレクタ２１８、セレクタ２２０、レジスタ２２２、及びレジスタ２２４を備える。遅延回路２００は、入力信号を受け取り、可変遅延回路２１２、２１４、２１６を通過させ、所定の時間遅延させた入力信号を出力する。可変遅延回路２１４は、例えば約１０００ｐｓの遅延を生じる可変遅延回路２２６と、遅延量が零の経路と、セレクタ２１８とを有する。セレクタ２１８は、遅延設定値を受け取り、遅延設定値に基づいて遅延量が零の経路を通過した入力信号、又は可変遅延回路２２６を通過した入力信号のいずれかを選択し、可変遅延回路２１４に供給する。
【０００３】
可変遅延回路２２６は、複数の遅延素子を有する。レジスタ２２２は、遅延量が１０００ｐｓを越えない最大の遅延量となる複数の遅延素子の組み合わせを格納する。可変遅延回路２２６は、レジスタ２２２が格納した複数の遅延素子の組み合わせを通過させ、遅延した入力信号をセレクタ２１８に出力する。セレクタ２１８は、遅延設定値に基づいて、遅延量が零の経路を通過した入力信号と、可変遅延回路２２６が遅延させた入力信号のいずれかを選択して可変遅延回路２１４に供給する。また、可変遅延回路２２６の遅延素子は、製造上のばらつきや、周囲温度等の環境によって遅延量が変化するため、所定の期間毎に、１０００ｐｓを越えない最大の遅延量となる遅延素子の組み合わせを測定し、レジスタ２２２に格納する。
【０００４】
可変遅延回路２１４は、可変遅延回路２１２と同様の構成を有する。本例において、可変遅延回路２１４は、約５００ｐｓの遅延を生じる可変遅延回路２２８を有する。可変遅延回路２１６は、０ｐｓから５００ｐｓまでの遅延量を、所定の分解能で発生する。可変遅延回路２１６における遅延量は、微小遅延設定値に基づいて制御される。
【０００５】
遅延回路２００において、例えば１３００ｐｓの遅延を生成したい場合、セレクタ２１８は、１０００ｐｓを示す遅延設定値を受け取り、セレクタ２２０は、０ｐｓを示す遅延設定値を受け取る。セレクタ２１８は、可変遅延回路２２６が遅延させた信号を受け取り、可変遅延回路２１４に供給する。セレクタ２２０は、遅延量が零である経路を通過した信号を受け取り、可変遅延回路２１６に供給する。つまり、可変遅延回路２１２及び可変遅延回路２１４における合計の遅延量は約１０００ｐｓである。可変遅延回路２１６は、３００ｐｓを示す微小遅延設定値を受け取り、セレクタ２２０から受け取った信号を３００ｐｓ遅延させて出力する。
【０００６】
【発明が解決しようとする課題】
上述した従来の遅延回路２００において、可変遅延回路２２６において、遅延設定値に対する遅延誤差は、最大で可変遅延回路２２６が有する遅延素子一つ分の遅延誤差αが生じる場合がある。また、可変遅延回路２２８においても同様である。遅延回路２００は、可変遅延回路２１２と可変遅延回路２１４とを縦続接続しているため、可変遅延回路２１２と可変遅延回路２１４とにおける最大の遅延誤差は２αとなる。このため、遅延設定値に対する遅延誤差が大きくなり、信号を精度よく遅延させることが困難であった。
【０００７】
また、それぞれの可変遅延回路は、内部に縦続接続された複数の遅延素子を有している。可変遅延回路において所望の遅延量を得るために、複数の遅延素子に入力信号を分配するため、信号波形の歪みが生じてしまう。従来の遅延回路２００では、可変遅延回路を複数縦続接続していた。このため、それぞれの可変遅延回路において入力信号を分配する必要があり、信号波形の歪みが大きくなり、問題が生じていた。
【０００８】
また、図５に示した構成から明らかなように、可変遅延回路２１２が受け取る入力信号と、可変遅延回路２２６における遅延量の制御とは同期している必要がある。同様に、可変遅延回路２１４が受け取る信号と、可変遅延回路２２８における遅延量の制御、及び可変遅延回路２１６が受け取る信号と、可変遅延回路２１６における遅延量の制御とは、同期している必要がある。このため、それぞれを同期させるために、同期回路を複数備える必要があり、回路規模の増大を招いていた。
【０００９】
そこで本発明は、上記の課題を解決することのできる遅延回路及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、遅延設定値に基づいて、与えられた入力信号を遅延させて出力する遅延回路であって、縦続接続された複数の遅延素子を有する遅延部と、入力信号を遅延部の第１遅延素子又は当該第１遅延素子の前に縦続接続された少なくとも１つの第２遅延素子のいずれに供給するべきかを選択する第１個別選択部と、入力信号を遅延部の第２遅延素子又は当該第２遅延素子の前に縦続接続された第３遅延素子のいずれに供給するべきかを選択する第２個別選択部と、第１個別選択部又は第２個別選択部によって選択された遅延素子に、入力信号を供給すべく、遅延設定値に基づいて第１個別選択部又は第２個別選択部のいずれかを選択する統括選択部とを備えることを特徴とする遅延回路を提供する。
【００１１】
第１個別選択部は、第１遅延素子又は第２遅延素子のいずれを選択するべきかを示すデータを格納する第１メモリを有し、第２個別選択部は、第２遅延素子又は第３遅延素子のいずれを選択するべきかを示すデータを格納する第２メモリを有してよい。
【００１２】
また、第１個別選択部は、第１メモリが格納したデータに基づいて、第１遅延素子又は第２遅延素子のいずれかを選択する選択信号を発生する第１デコーダを有し、第２個別選択部は、第２メモリが格納したデータに基づいて、第２遅延素子又は第３遅延素子のいずれかを選択する選択信号を発生する第２デコーダを有し、統括選択部は、遅延設定値に基づいて、第１個別選択部又は第２個別選択部のいずれかを選択する選択信号を発生する統括デコーダを有してよい。
【００１３】
入力信号を前記遅延部の第３遅延素子又は第４遅延素子のいずれに供給するべきかを選択する第３個別選択部を更に備え、統括選択部は、第１個別選択部、第２個別選択部、又は第３個別選択部によって選択された遅延素子に、入力信号を供給すべく、遅延設定値に基づいて第１個別選択部、第２個別選択部、又は第３個別選択部のいずれかを選択してよい。また、入力信号を遅延部の第２遅延素子、第３遅延素子、又は第４遅延素子のいずれに供給するべきかを選択する第３個別選択部を更に備え、統括選択部は、第１個別選択部、第２個別選択部、又は第３個別選択部によって選択された遅延素子に、入力信号を供給すべく、遅延設定値に基づいて第１個別選択部、第２個別選択部、又は第３個別選択部のいずれかを選択してよい。
【００１４】
また、第１個別選択部は、遅延部の複数の遅延素子のうち、第１遅延素子及び第２遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを選択し、第２個別選択部は、遅延部の複数の遅延素子のうち、第２遅延素子及び第３遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを選択し、第１メモリは、第１遅延素子及び第２遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを示すデータを格納し、第２メモリは、第２遅延素子及び第３遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを示すデータを格納してよい。
【００１５】
また、遅延部のそれぞれの遅延素子に入力信号を入力した場合の、遅延部における遅延量を計測する手段と、計測したそれぞれの遅延素子に対応する遅延量に基づいて、第１メモリに、第１遅延素子及び第２遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを示すデータを新たに格納し、第２メモリに、第２遅延素子及び第３遅延素子を含む複数の遅延素子のいずれに入力信号を供給するべきかを示すデータを新たに格納する手段とを更に備えてよい。また、第１個別選択部又は第２個別選択部によって選択された遅延素子によって遅延させられた入力信号を、遅延設定値に基づいて遅延させる可変遅延回路を更に備えてよい。
【００１６】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを発生するパターン発生部と、基準クロックを受け取り、基準クロックを所望の時間遅延させて出力する遅延回路と、試験パターンを受け取り、遅延回路が基準クロックを出力するタイミングに基づいて、試験パターンを電子デバイスに供給するパターン整形部と、試験パターンに基づいて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、遅延回路は、予め遅延設定値が与えられ、縦続接続された複数の遅延素子を有する遅延部と、入力信号を遅延部の第１遅延素子又は当該第１遅延素子の前に縦続接続された少なくとも１つの第２遅延素子のいずれに供給するべきかを選択する第１個別選択部と、入力信号を遅延部の第２遅延素子又は当該第２遅延素子の前に縦続接続された第３遅延素子のいずれに供給するべきかを選択する第２個別選択部と、第１個別選択部又は第２個別選択部によって選択された遅延素子に、入力信号を供給すべく、遅延設定値に基づいて第１個別選択部又は第２個別選択部のいずれかを選択する統括選択部とを有することを特徴とする試験装置を提供する。また、第１個別選択部又は第２個別選択部によって選択された遅延素子によって遅延させられた入力信号を、遅延設定値に基づいて遅延させる可変遅延回路を更に備えてもよい。
【００１７】
尚、上記の発概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、試験パターンを生成するパターン発生部１０、タイミングを発生する遅延回路５０、遅延回路５０が発生したタイミングに基づいて、試験パターンを整形するパターン整形部２０、及び電子デバイス１０の良否を判定する判定部４０を備える。
【００２０】
パターン発生部１０は、電子デバイス１０を試験するための試験パターンを生成し、パターン整形部２０に供給する。また、パターン発生部１０は、当該試験パターンを電子デバイス３０に入力した場合に、電子デバイス３０が出力すべき期待値信号を生成する。パターン整形部２０は、パターン発生部１０が生成した試験パターンを整形する。例えば、パターン整形部２０は、遅延回路５０が発生するタイミングに基づいて、パターン発生部１０が生成した試験パターンを、所望の時間遅延させて、電子デバイス３０に供給する。遅延回路５０は、例えば基準クロックを受け取り、当該基準クロックを所望の時間遅延させて出力する。この場合、パターン整形部２０は、遅延回路５０が遅延させた当該基準クロックを受け取ったタイミングに基づいて、試験パターンを電子デバイス３０に供給してよい。
【００２１】
判定部４０は、電子デバイス３０が出力した出力信号の値と、パターン発生部１０が生成した期待値信号とを比較し、電子デバイス３０の良否を判定する。判定部４０は、当該出力信号と当該期待値信号が一致する場合に、電子デバイス３０を良品と判定してよい。
【００２２】
図２は、本発明に係る遅延回路５０の構成の一例を示すブロック図である。遅延回路５０は、遅延設定値に基づいて与えられた入力信号を遅延させて出力する。本例において、パターン発生部１０（図１参照）は、試験パターンに基づいて、当該遅延設定値を発生してよい。また、使用者が当該遅延設定値を入力してもよい。また、試験装置１００を制御するホストコンピュータが、当該遅延設定値を、遅延回路５０に供給してもよい。遅延回路５０は、図２に示すように選択部６０、遅延部７０、微小可変遅延回路８０、及び格納部９０を有する。
【００２３】
遅延部７０は、縦続接続された複数の遅延素子を有する。例えば、遅延部７０は、論理和回路と論理積回路の組み合わせを当該遅延素子として有してよく、バッファを当該遅延素子として有してよい。遅延部７０は、当該複数の遅延素子のいずれかに入力信号を受け取り、入力信号を遅延させて出力する。つまり、遅延部７０は、入力信号を受け取った遅延素子及び入力信号を受け取った遅延素子より下流の遅延素子に入力信号を通過させることにより、入力信号を遅延させる。本例において、当該入力信号は基準クロックであってよい。また、遅延部７０は、入力信号を遅延部７０の複数の遅延素子のいずれに供給するべきかを示す供給位置データを格納するメモリを有してよい。当該メモリは、複数の遅延設定値のそれぞれに対応した供給位置データを格納してよい。
【００２４】
選択部６０は、遅延設定値及び供給位置データに基づいて、入力信号を遅延部７０の縦続接続された複数の遅延素子のいずれに供給するかを選択する。つまり、選択部６０は、遅延設定値を受け取り、受け取った遅延設定値に対応する供給位置データに基づいて、入力信号を供給する遅延素子を選択する。
【００２５】
微小可変遅延回路８０は、遅延部７０が出力した信号を受け取り、所望の遅延量だけ遅延させて出力する。本例において、微小可変遅延回路８０は、パターン整形部２０（図１参照）に、遅延させた信号を供給する。微小可変遅延回路８０は、図２に示すように、遅延部７０と直列に接続される。
【００２６】
本例において、遅延部７０は、複数の遅延量を生成する。例えば、遅延回路５０が０ｐｓから２０００ｐｓまでの遅延量を生成する場合、遅延部７０は、０ｐｓ、５００ｐｓ、１０００ｐｓ、１５００ｐｓの４種の遅延量のいずれかを生成する。遅延部７０のメモリは、当該４種の遅延量を設定する遅延設定値にそれぞれ対応した供給位置データを格納する。選択部６０は、予め定められた当該４種の遅延設定値のいずれかを受け取り、受け取った遅延設定値に対応する供給位置データに基づいて、入力信号を供給する遅延素子を選択する。遅延部７０は、遅延設定値に基づく遅延量だけ入力信号を遅延させた信号を微小可変遅延回路８０に供給する。微小可変遅延回路８０は、０ｐｓから５００ｐｓまでの遅延量だけ入力信号を遅延させた信号を出力する。つまり、微小可変遅延回路８０における最大の遅延量は、複数の遅延設定値のうち、零でない最小の遅延設定値とほぼ等しい。
【００２７】
図３は、遅延回路５０の回路構成の一例を示す。図３（ａ）及び図３（ｂ）に示した遅延回路５０は、選択部６０、遅延部７０、及び可変遅延回路８０を有する。選択部６０、遅延部７０、及び可変遅延回路８０は、図２に関連して説明した選択部６０、遅延部７０、及び可変遅延回路８０と同様の機能及び構成を有してよい。まず、図３（ａ）の遅延回路５０について説明する。
【００２８】
遅延部７０は一例として、縦続接続された第１遅延素子７２−１、第２遅延素子７２−２、第３遅延素子７２−３、及び第４遅延素子７２−４を有する。それぞれの遅延素子７２は、図３に示すように論理和回路及び論理積回路により構成されてよい。
【００２９】
選択部６０は、統括選択部９４、第１個別選択部９６−１、第２個別選択部９６−２、及び第３個別選択部９６−３を有する。第１個別選択部９６−１は、入力信号を第１遅延素子７２−１又は第２遅延素子７２−２のいずれに供給するべきかを選択する。第２個別選択部９６−２は、入力信号を第２遅延素子７２−２又は第３遅延素子７２−３のいずれに供給するべきかを選択する。第３個別選択部９６−３は、入力信号を第３遅延素子７２−３又は第４遅延素子７２−４のいずれに供給するべきかを選択する。統括選択部９４は、第１個別選択部９６−１、第２個別選択部９６−２、又は第３個別選択部９６−３によって選択された遅延素子７２に、入力信号を供給すべく、遅延設定値に基づいて第１個別選択部９６−１、第２個別選択部９６−２、又は第３個別選択部９６−３のいずれかを選択する。
【００３０】
つまり、第１個別選択部９６−１、第２個別選択部９６−２、及び第３個別選択部９６−３は、それぞれ遅延部７０の遅延素子７２のいずれかを選択し、統括選択部９４は、遅延設定値に基づいて、いずれかの個別選択部９６を選択する。統括選択部９４に選択された個別選択部９６が選択した遅延素子７２は入力信号を受け取り、当該入力信号を遅延させ、下流の遅延素子７２に入力信号を供給する。ここで、下流の遅延素子７２とは、微小可変遅延回路８０により近い遅延素子７２を指す。
【００３１】
統括選択部９４が、遅延設定値に基づいていずれかの個別選択部９６を選択することにより、入力信号が通過する遅延素子７２の段数が定まる。つまり、統括選択部９４がいずれかの個別選択部９６を選択することにより、入力信号を所望の時間だけ遅延させ、微小可変遅延回路８０に供給することができる。
【００３２】
個別選択部９６は、それぞれ複数の遅延素子７２を選択することができる。個別選択部９６が複数の遅延素子７２を選択可能であるため、遅延素子７２における遅延量の製造ばらつきや、周囲温度等の環境による誤差を吸収することができる。当該誤差を吸収するために、所定の期間毎に、それぞれの遅延素子７２に入力信号を供給した場合の、遅延部７０の遅延量を計測し、それぞれの個別選択部９６がいずれの遅延素子７２を選択するべきかを定めてよい。それぞれの個別選択部９６は、個別選択部９６が選択するべき遅延素子７２を示すデータを格納するメモリを有してよい。
【００３３】
本例において、第１個別選択部９６−１は、第１遅延素子７２−１又は第２遅延素子７２−２のいずれを選択するべきかを示すデータを格納する第１メモリ９２−１を有してよい。また、第２個別選択部９６−２は、第２遅延素子７２−２又は第３遅延素子７２−３のいずれを選択するべきかを示すデータを格納する第２メモリ９２−２を有してよい。また、第３個別選択部９６−３は、第３遅延素子７２−３又は第４遅延素子７２−４のいずれを選択するべきかを示すデータを格納する第３メモリ９２−３を有してよい。
【００３４】
また、それぞれの個別選択部９６は、同一の遅延素子７２を選択することができる。個別選択部９６が選択できる遅延素子７２の範囲を重複させることにより、それぞれの遅延素子７２の遅延量が最大に変化した場合であっても、所望の遅延量を生成することができる。
【００３５】
また、第１個別選択部９６−１は、第１メモリ９２−１が格納した供給位置データに基づいて、第１遅延素子７２−１又は第２遅延素子７２−２のいずれかを選択する選択信号を発生する第１デコーダ６２−１を有してよい。第１デコーダ６２−１は、第１メモリ９２−１が格納した供給位置データに基づいて、選択するべき遅延素子７２に対応した論理積回路６４に、選択信号としてＨ論理を供給する。また、第２個別選択部９６−２及び第３個別選択部９６−３も同様に、メモリ９２が格納した供給位置データに基づいて、遅延素子７２のいずれかを選択する選択信号を発生するデコーダを有してよい。また、統括選択部９４は、遅延設定値に基づいて第１個別選択部９６−１、第２個別選択部９６−２、又は第３個別選択部９６−３のいずれかを選択する選択信号を発生する統括デコーダ６６を有してよい。統括デコーダ６６は、遅延設定値に基づいていずれかの個別選択部９６に、動作を開始させる選択信号を供給してよい。
【００３６】
遅延回路５０又は試験装置１００は、遅延部７０のそれぞれの遅延素子７２に入力信号を入力した場合の、遅延部７０における遅延量を計測する手段と、計測したそれぞれの遅延素子７２に対応する遅延量に基づいて、個別選択部９６のそれぞれのメモリ９２に、対応する個別選択部９６がいずれの遅延素子７２を選択するべきかを示す供給位置データを新たに格納する手段を更に備えてよい。遅延回路５０又は試験装置１００は、前述したように、所定の期間毎に、当該供給位置データを更新してよい。
【００３７】
また、本例においては、遅延部７０は４つの遅延素子７２を有していたが、他の例においては、更に多くの遅延素子７２を有してよいことは明らかである。この場合、第１個別選択部９６−１は、遅延部７０の複数の遅延素子７２のうち、第１遅延素子７２−１及び第２遅延素子７２−２を含む複数の遅延素子７２のいずれに入力信号を供給するべきかを選択してよい。また、第２個別選択部９６−２は、遅延部７０の複数の遅延素子７２のうち、第２遅延素子７２−２及び第３遅延素子７２−３を含む複数の遅延素子７２のいずれに入力信号を供給するべきかを選択してよい。また、第３個別選択部９６−３は、遅延部７０の複数の遅延素子７２のうち、第３遅延素子７２−３及び第４遅延素子７２−４を含む複数の遅延素子７２のいずれに入力信号を供給するべきかを選択してよい。この場合、それぞれの個別選択部９６は、複数の遅延素子７２を重複して選択してよい。
【００３８】
図３（ａ）に示した遅延回路５０において、第３個別選択部９６−３は、第３遅延素子７２−３及び第４遅延素子７２−４を選択可能であったが、他の例においては、図３（ｂ）に示すように第３個別選択部９６−３は、第２遅延素子７２−２、第３遅延素子７２−３、及び第４遅延素子７２−４を選択できてよい。次に、遅延部７０が更に多くの遅延素子７２を有する例について説明する。
【００３９】
図４は、遅延回路５０の回路構成の他の例を示す。遅延回路５０は、選択部６０、遅延部７０、及び可変遅延回路８０を有する。選択部６０、遅延部７０、及び可変遅延回路８０は、図２に関連して説明した選択部６０、遅延部７０、及び可変遅延回路８０と同様の機能及び構成を有してよい。図４の左側に示すｃｏｕｒｃｅ０、３、４、・・・、２１は、図３の右側に示すｃｏｕｒｃｅ０、３、４、・・・、２１とそれぞれ電気的に接続される。
【００４０】
遅延部７０は、図４に示すように論理和回路７４及び論理積回路７６を含む複数の遅延素子７２を有する。複数の遅延素子７２は縦続接続され、遅延設定値に基づいて選択部６０が選択した遅延素子７２が入力信号を受け取る。遅延部７０は、選択部６０が選択した遅延素子、及び前記選択部が選択した遅延素子より下流にある遅延素子７２に入力信号を通過させた信号を、微小可変遅延回路８０に供給する。つまり、選択部６０は、遅延素子７２のいずれかを選択することにより、遅延部７０における遅延量を制御することができる。選択部６０が上流の遅延素子７２を選択した場合、遅延部７０における遅延量は大きく、下流の遅延素子７２を選択した場合、遅延部７０における遅延量は小さくなる。ここで、下流の遅延素子とは、微小可変遅延回路８０に近い遅延素子を指す。
【００４１】
また、遅延部７０は、Ｈ論理を示す電圧Ｖｄｄを受け取る。遅延素子７２のそれぞれの論理和回路７４には、電圧Ｖｄｄの反転信号すなわちＬ論理が入力され、それぞれの論理積回路７６には、Ｈ論理が入力される。図４に示すように、遅延部７０に電圧Ｖｄｄを供給し、入力信号を供給することにより、入力信号を遅延させることができる。また、論理和回路７４に入力信号の反転信号を供給し、論理積回路７６に論理和回路７４を通過した入力信号を供給することにより、入力信号の波形の歪みを低減することができる。つまり、論理和回路７４をネガ入力とし、論理積回路７６をポジ入力とすることにより、共にポジ又はネガ入力である場合に比べ、入力信号の波形の歪みを低減することができる。
【００４２】
選択部６０は、実質的に零を示す遅延設定値以外の、予め定められた複数の遅延設定値のそれぞれに対応した複数の個別選択部９６と、遅延設定値に基づいて、個別選択部９６のいずれかを選択する統括選択部９４を有する。例えば、遅延設定値として０ｐｓ、５００ｐｓ、１０００ｐｓ、１５００ｐｓが設定されている場合、選択部６０は、５００ｐｓの遅延設定値に対応した遅延素子７２を選択する第１個別選択部９６−１、１０００ｐｓの遅延設定値に対応した遅延素子７２を選択する第２個別選択部９６−２、１５００ｐｓの遅延設定値に対応した遅延素子７２を選択する第３個別選択部９６−３を有する。統括選択部９４は、遅延設定値に基づいて、遅延設定値に対応した遅延素子７２に入力信号を供給するべく、個別選択部９６のいずれかを選択する。
【００４３】
図３に関連して説明したように、それぞれの個別選択部９６は、メモリ９２を有してよい。それぞれのメモリ９２は、対応する個別選択部９６が選択するべき遅延素子７２を示すデータ、つまり入力信号を供給するべき遅延素子７２の供給位置データを格納する。本例においては、第１メモリ９２−１は、５００ｐｓの遅延設定値に対応する供給位置データを格納し、第２メモリ９２−２は１０００ｐｓの遅延設定値に対応する供給位置データを格納し、第３メモリ９２−３は、１５００ｐｓの遅延設定値に対応する供給位置データを格納する。それぞれのメモリが格納する供給位置データは、所定の期間毎に更新されてよい。例えば、遅延回路５０は、それぞれの遅延素子７２に入力信号を供給した場合の遅延量を計測する手段を有してよい。また、遅延回路５０は、計測されたそれぞれの遅延量に基づいて、予め定められた遅延設定値に対応する供給位置データを新たに算出する手段を有してよい。メモリ９２は、新たに算出された供給位置データを、遅延設定値にそれぞれ対応して格納してよい。
【００４４】
統括選択部９４は、遅延設定値を示すデータとして、ディジタル信号を受け取ってよい。本例において、遅延設定値は４種であるため、統括選択部９４は、２ビットのディジタル信号を、遅延設定値として受け取ってよい。統括選択部９４は、受け取ったディジタル信号に基づいて、個別選択部９６のいずれかを選択してよい。また、統括選択部９４は、０の遅延設定値を示すディジタル信号を受け取った場合、入力信号を遅延部７０を通過させず、入力信号を微小可変遅延回路８０に供給してよい。統括選択部９４は、統括デコーダ６６を有してよい。統括デコーダ６６は、図３に関連して説明した統括デコーダ６６と同様の機能及び構成を有する。
【００４５】
例えば、統括選択部９４は、統括デコーダ６６において２ビットのディジタル信号を、図４に示すように０〜３のいずれかの場所を指すようにデコードして、デコードした場所に対応する個別選択部９６を選択してよい。本例において、遅延設定値０ｐｓに対応するディジタル信号を「００」、遅延設定値５００ｐｓに対応するディジタル信号を「０１」、遅延設定値１０００ｐｓに対応するディジタル信号を「１０」、遅延設定値１５００ｐｓに対応するディジタル信号を「１１」とする。この場合、統括制御部９４がディジタル信号「０１」を受け取った場合、統括制御部９４は、遅延設定値５００ｐｓに対応する遅延素子７２に入力信号を供給するべく、第１個別選択部９６−１を選択する。選択された第１個別選択部９６−１は、遅延設定値５００ｐｓに対応する遅延素子７２を選択し、選択した遅延素子７２に入力信号を供給する。
【００４６】
それぞれの個別選択部９６は、複数の遅延素子７２のうち、予め定められた一つ又は複数の遅延素子７２から、入力信号を供給する遅延素子を選択してよい。また、複数の遅延素子７２のうち所定の遅延素子７２は、複数の個別選択部９６と電気的に接続され、当該所定の遅延素子７２は、電気的に接続された複数の個別選択部９６から選択され得る。つまり、図４に示すように、個別選択部９６が選択し得る遅延素子７２の一部は、他の個別選択部９６が選択し得る遅延素子７２に含まれていてよい。個別選択部９６が、複数の遅延素子７２の一部の遅延素子７２を選択できることにより、それぞれの個別選択部９６が複数の遅延素子７２の全ての遅延素子７２を選択できる場合に比べ、メモリ９２が格納する供給位置データの規模を小さくすることができる。遅延素子７２の製造上のばらつき、周囲環境の変化等による遅延素子７２の遅延量の変化幅は、シミュレーション等により容易に推測することができる。個別選択部９６が選択し得る遅延素子７２の一部が、他の個別選択部９６が選択し得る遅延素子７２に含まれることにより、遅延素子７２の製造上のばらつき、周囲環境の変化等による遅延量の変化を吸収することができる。本例において、それぞれの個別選択部９６は、複数の遅延素子７２を他の個別選択部９６と重複して選択してよい。前述した、メモリ９２の供給位置データの更新は、個別選択部９６が選択できる遅延素子７２の範囲内において行うことができる。
【００４７】
統括選択部９４に選択された個別選択部９６は、対応するメモリ９２が格納した供給位置データに基づいて、いずれの遅延素子７２に入力信号を供給するかを選択する。例えば、遅延設定値が５００ｐｓだった場合、統括選択部９４は、第１個別選択部９６−１を選択する。第１個別選択部９６−１は、複数の遅延素子７２を選択でき、第１メモリ９２−１が格納した供給位置データに基づいて、選択可能な遅延素子７２のいずれかを選択する。
【００４８】
また、選択部６０は、複数の遅延素子７２のそれぞれ対応した複数の論理積回路６４を有してよい。この場合、それぞれの論理積回路６４は、入力信号と、個別選択部９６からの選択信号を受け取る。統括選択部９４に選択された個別選択部９６は、供給位置データに基づいて、選択するべき遅延素子７２に対応する論理積回路６４にＨ論理を示すディジタル信号を供給する。Ｈ論理を示すディジタル信号を受け取った論理積回路６４は、対応する遅延素子７２に入力信号を供給する。遅延部７０は、入力信号を受け取った遅延素子７２の下流に縦続接続された遅延素子群に入力信号を通過させ、遅延設定値に応じた遅延量だけ遅延させた入力信号を、微小可変遅延回路８０に供給する。微小可変遅延回路８０は、遅延設定値の分解能以下の遅延量を生成することができる。また、本例において、遅延部７０で生成する最小の遅延量である５００ｐｓを生成する場合、遅延素子７２のそれぞれの遅延量が最悪値を取ったとしても、ｃｏｕｒｃｅ１、２で示される遅延素子７２に入力信号を入力することは無いので、ｃｏｕｒｃｅ１、２で示される論理積回路の入力には、常にＬ論理が入力される。他の例においては、それぞれの論理積回路６４は、すくなくともいずれかの個別選択部９６と電気的に接続されていてよい。
【００４９】
以上説明した遅延回路５０によれば、所望の遅延量を容易に生成することができる。また、遅延部７０における遅延誤差は、最大で遅延素子７２一つの遅延量とほぼ等しいため、従来の遅延回路２００に比べ遅延誤差を半減することができる。また、説明した遅延回路５０では、入力信号と選択部６０の動作を同期させればよく、同期回路が一つでよい。そのため、回路規模を小さくすることができる。また、試験装置１００においては、遅延回路５０の遅延誤差が小さいため、精度よく電子デバイス３０の良否を判定することができる。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５１】
【発明の効果】
上記説明から明らかなように、本発明によれば、遅延誤差が小さく、回路規模の小さい遅延回路を提供することができる。また、試験装置においては、遅延誤差が小さい遅延回路を備えるため、精度よく電子デバイスの試験を行うことができる。
【図面の簡単な説明】
【図１】  本発明に係る試験装置１００の構成の一例を示す。
【図２】  本発明に係る遅延回路５０の構成の一例を示すブロック図である。
【図３】  遅延回路５０の回路構成の一例を示す。
【図４】  遅延回路５０の回路構成の他の例を示す。
【図５】  従来の遅延回路２００の構成を示す。
【符号の説明】
１０・・・パターン発生部、２０・・・パターン整形部、３０・・・電子デバイス、４０・・・判定部、５０・・・遅延回路、６０・・・選択部、６２・・・デコーダ、６４・・・論理積回路、６６・・・統括デコーダ、７０・・・遅延部、７２・・・遅延素子、７４・・・論理和回路、７６・・・論理積回路、８０・・・微小可変遅延回路、９２・・・メモリ、９４・・・統括選択部、９６・・・選択部、１００・・・試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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