(57)【特許請求の範囲】
【請求項１】
第１の側から第２の側まで貫通する複数のスルーホールを有する基板と、
前記複数のスルーホールを充填する複数の導電性プラグと、
前記基板の前記第１の側に、前記複数の導電性プラグにそれぞれ対応して形成された複数のコンタクト電極パッドと、
前記基板の前記第２の側に形成され、第１の電極層と高誘電体キャパシタ絶縁膜と第２の電極層とを順次積層した高誘電体キャパシタと、
前記基板の前記第２の側において前記高誘電体キャパシタを覆う絶縁膜と、
前記高誘電体キャパシタおよび前記絶縁膜中を、前記複数のスルーホールにそれぞれ対応して延在し、対応する前記導電性プラグを露出する複数の開口部と、
前記絶縁膜上に、前記複数の開口部にそれぞれ対応して、前記複数の導電性プラグのうちの対応する導電性プラグに電気的に接続されて設けられた複数のコンタクト電極構造とよりなるキャパシタ部品において、
前記複数のスルーホールは第１のスルーホールと第２のスルーホールとを含み、
前記第１のスルーホールにおいて、前記コンタクト電極構造は前記第１の電極層に接続されており、
前記第２のスルーホールにおいて、前記コンタクト電極構造は前記第２の電極層に接続されており、
前記基板の前記第２の側には第１の電極パターンが前記高誘電体キャパシタを覆う絶縁膜上に、前記高誘電体キャパシタを覆う絶縁膜を貫通するように設けられた複数の第１の導体プラグを介して、前記第１の電極層に複数の個所で電気的に接続された状態で形成されており、
前記基板の前記第２の側には第２の電極パターンが前記高誘電体キャパシタを覆う絶縁膜上に、前記高誘電体キャパシタを覆う絶縁膜を貫通するように設けられた複数の第２の導体プラグを介して、前記第２の電極層に複数の個所で電気的に接続された状態で形成されており、
さらに前記複数のスルーホールは、前記基板中を前記第１の側から前記第２の側に延在する第３のスルーホールを含み、前記複数のコンタクト電極構造は前記第３のスルーホールに対応した第３のコンタクト電極構造を含み、前記複数のコンタクト電極パッドは、前記第３のスルーホールに対応した第３のコンタクト電極パッドを含み、前記第３のコンタクト電極構造は、前記高誘電体キャパシタの前記第１および第２のいずれの電極層にもコンタクトしないことを特徴とするキャパシタ部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に電子装置に関し、特に半導体集積回路装置を基板上に実装した電子装置に関する。
【０００２】
ＬＳＩチップなどの半導体集積回路装置は一般に配線基板上に実装されて電子装置を構成するが、かかる電子装置では、ＬＳＩチップへの給電線を介した前記ＬＳＩチップへの電源電圧の変動等の外部ノイズの伝達を遮断するために、また高速ＬＳＩ動作に伴い発生する負荷インピーダンスの急変に起因するＬＳＩチップの内部ノイズ、たとえは高周波リップルの、前記給電線を介した配線基板への伝達を遮断するために、給電線にデカップリングキャパシタを設け、ノイズ成分をバイパスさせることが行われている。
【０００３】
【従来の技術】
図１は、デカップリングキャパシタを有する従来の電子装置１０の構成を示す。
【０００４】
図１を参照するに、前記電子装置１０は配線基板１１上に実装されたＬＳＩチップ１２を有し、前記配線基板１１上には前記ＬＳＩチップ１２を囲むようにデカップリングキャパシタ１３が配設されている。かかる構成の電子装置では、デカップリングキャパシタ１３を設けることにより、先に説明したノイズによるＬＳＩチップ、あるいは前記配線基板１１上に実装される他の素子の誤動作を回避することができる。
【０００５】
一方、図１の構成では前記ＬＳＩ１２と前記デカップリングキャパシタ１３とを接続するために前記配線基板１１上に実質的な長さの配線パターンを形成する必要があるが、かかる配線パターンのインダクタンスにより、所望の電源電圧変動の抑制や高周波リップルの吸収を実現することが困難になる。この問題は、特に高い、例えばＧＨｚ帯域のクロック周波数で高速動作するＬＳＩチップを有する電子装置において顕著になる。
【０００６】
このような図１の従来のデカップリングキャパシタ１３の問題点を回避するため、図２に示すように配線基板１１中に、ＬＳＩチップ１２実装位置に対応してデカップリングキャパシタ１３を形成した構成が提案されている。特開平７−３７７５８号公報を参照。
【０００７】
しかし、図２の従来の構成ではデカップリングキャパシタ１３が配線基板１１中に内蔵されることに起因して、電子装置の設計自由度が減少し、前記配線基板１１上に形成される電子回路の設計が、使用される配線基板１１により制約される問題が生じる。あるいは、個々の電子回路毎に、キャパシタ位置の異なる配線基板を特注する必要が生じる。いずれにせよ、かかる設計自由度の減少は製造される電子装置の費用を増大させる。また、配線基板１１中にデカップリングキャパシタ１３を形成しようとすると、配線基板１１の製造費用が増大してしまう。
【０００８】
これに対し、図３は、配線基板１１とＬＳＩチップ１２との間に、前記デカップリングキャパシタ１３を内蔵したインターポーザ型のキャパシタ部品１４を挿入した構成の、関連技術による電子装置２０を示す。
【０００９】
図３を参照するに、前記キャパシタ部品１４は前記配線基板１１上にフリップチップ実装されており、前記ＬＳＩチップ１２は前記キャパシタ部品１４上にフリップチップ実装されている。かかる構成によれば、前記ＬＳＩチップ１２と配線基板１１との間の距離が最短化され、先に説明した配線インダクタンスによるデカップリングキャパシタ１３の機能劣化の問題が解消すると考えられる。
【００１０】
図４は、図３のキャパシタ部品１４の考えられる一例による構成を示す。
【００１１】
図４を参照するに前記キャパシタ部品１４は、下部電極層１４Ａと、上部電極層１４Ｂと、前記下部電極層１４Ａと前記上部電極層１４Ｂとの間に挟持された高誘電体キャパシタ絶縁膜１４Ｃとを含み、前記下部電極層１４Ａ、上部電極層１４Ｂおよびキャパシタ絶縁膜１４Ｃは、前記キャパシタ部品１４中に内蔵されたデカップリングキャパシタ１３を構成する。
【００１２】
図４に示すように、前記下部電極層１４Ａからは、前記キャパシタ絶縁膜１４Ｃおよび上部電極層１４Ｂ中に形成されたコンタクトホールを介して、コンタクト電極１４ａが上方に延出し、また前記上部電極１４Ｂからも、対応するコンタクト電極１４ｂが上方に延出する。前記コンタクト電極１４ａおよび１４ｂは、前記ＬＳＩチップ１２の電源端子あるいは接地端子を構成する電極パッドにコンタクトするように適合されている。そこで、かかるキャパシタ部品１４上に前記ＬＳＩチップ１２をフリップチップ実装することにより、前記ＬＳＩチップ１２の電源端子と接地端子との間にデカップリングキャパシタ１３が挿入されることになる。前記キャパシタ部品１４中には、前記ＬＳＩチップ１２上の電極パッドを配線基板１１上の対応する配線パターンに接続する導体プラグを保持する多数のビアホールが形成される。
【００１３】
【発明が解決しようとする課題】
ところで、かかるキャパシタ部品１４においては、前記電極層１４Ａ，１４Ｂおよび高誘電体膜１４Ｃを薄膜形成プロセスにより形成することにより、先に説明したインダクタンスの問題は回避することが可能であるが、形成される電極層１４Ａ，１４Ｂが薄いため、図４に示したようにシート抵抗が増大する問題が生じるのが避けられない。このような薄膜形成プロセスにより形成した電極層１４Ａ，１４Ｂは、５０〜３００ｎｍ程度の非常に薄い導電膜よりなる。なお、前記高誘電体膜１４Ｃを通常のセラミックキャパシタの製造で使われるグリーンシートの焼成工程により形成した場合には、前記ビアホールのピッチが最小でも１００〜２００μｍとなり、ＬＳＩチップ上の電極パッドのピッチよりも大きくなってしまう。換言するとかかるキャパシタ部品１４では、前記高誘電体膜１４Ｃおよび電極層１４Ａ，１４Ｂは薄膜形成プロセスにより形成せざるを得ない。
【００１４】
図５（Ａ）は図４のキャパシタ部品１４の等価回路図を、また図５（Ｂ）は図５（Ａ）の回路の周波数特性を示す。
【００１５】
図５（Ａ）を参照するに、前記キャパシタ部品１４はキャパシタＣに等価直列抵抗ＥＳＲおよび等価直列インダクタンスＥＳＬとを直列接続した構成を有し、図５（Ｂ）に示すように共振周波数ｆｃ1においてインピーダンスの大きさ｜Ｚ｜が最小になる周波数特性を有する。ただし図５（Ｂ）中、縦軸は対数スケールで表したインピーダンス絶対値｜Ｚ｜を、また横軸は対数スケールで表した周波数を示す。
【００１６】
図５（Ｂ）の周波数特性では、前記共振周波数ｆｃ1よりも低い周波数帯域においてはインピーダンスＺに対する図５（Ａ）の等価回路中のキャパシタＣの寄与が大きく、一方前記共振周波数ｆｃ1よりも高い周波数帯域では、インピーダンスＺに対する等価直列インダクタンスＥＳＬの寄与が大きい。そこで前記等価直列抵抗ＥＳＲの値が小さければ、前記等価直列インダクタンスＥＳＬの値をＥＳＬ1からＥＳＬ2，ＥＳＬ3と減少させることにより前記共振周波数ｆｃ1をより高い共振周波数ｆｃ2にシフトさせ、前記デカップリングキャパシタの動作を前記ＬＳＩチップ１２の高速動作に追従させることが可能になる。
【００１７】
ところが先に図４で説明したように前記電極層１４Ａ，１４Ｂが大きなシート抵抗を有していると、図５（Ａ）の等価回路における等価直列抵抗ＥＳＲの値が大きくなり、図５（Ｂ）の周波数特性において等価直列インダクタンスＥＳＬの値を減少させても対応してインピーダンス｜Ｚ｜が減少せず、その結果所望の共振周波数が実現できなくなる。
【００１８】
そこで、本発明は上記の課題を解決した新規で有用なキャパシタ部品、およびかかるキャパシタ部品を有する電子装置を提供することを概括的課題とする。
【００１９】
本発明のより具体的な課題は、等価直列抵抗を低減し、ＧＨｚ帯の超高周波帯域においても効率的に作動するデカップリングキャパシタを有するキャパシタ部品、およびかかるキャパシタ部品を有する電子装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の課題を、第１の側から第２の側まで貫通する複数のスルーホールを有する基板と、前記複数のスルーホールを充填する複数の導電性プラグと、前記基板の前記第１の側に、前記複数の導電性プラグにそれぞれ対応して形成された複数のコンタクト電極パッドと、前記基板の前記第２の側に形成され、第１の電極層と高誘電体キャパシタ絶縁膜と第２の電極層とを順次積層した高誘電体キャパシタと、前記基板の前記第２の側において前記高誘電体キャパシタを覆う絶縁膜と、前記高誘電体キャパシタおよび前記絶縁膜中を、前記複数のスルーホールにそれぞれ対応して延在し、対応する前記導電性プラグを露出する複数の開口部と、前記絶縁膜上に、前記複数の開口部にそれぞれ対応して、前記複数の導電性プラグのうちの対応する導電性プラグに電気的に接続されて設けられた複数のコンタクト電極構造とよりなるキャパシタ部品において、前記複数のスルーホールは第１のスルーホールと第２のスルーホールとを含み、前記第１のスルーホールにおいて、前記コンタクト電極構造は前記第１の電極層に接続されており、前記第２のスルーホールにおいて、前記コンタクト電極構造は前記第２の電極層に接続されており、前記基板の前記第２の側には第１の電極パターンが前記高誘電体キャパシタを覆う絶縁膜上に、前記高誘電体キャパシタを覆う絶縁膜を貫通するように設けられた複数の第１の導体プラグを介して、前記第１の電極層に複数の個所で電気的に接続された状態で形成されており、前記基板の前記第２の側には第２の電極パターンが、複数の第２の導体プラグを介して、前記第２の電極層に複数の個所で電気的に接続された状態で形成されており、さらに前記複数のスルーホールは、前記基板中を前記第１の側から前記第２の側に延在する第３のスルーホールを含み、前記複数のコンタクト電極構造は前記第３のスルーホールに対応した第３のコンタクト電極構造を含み、前記複数のコンタクト電極パッドは、前記第３のスルーホールに対応した第３のコンタクト電極パッドを含み、前記第３のコンタクト電極構造は、前記高誘電体キャパシタの前記第１および第２のいずれの電極層にもコンタクトしないことを特徴とするキャパシタ部品により、解決する。
［作用］
図６は本発明の原理を説明する。ただし図６中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２１】
図６を参照するに本発明では、前記コンタクト電極１４ａが前記下部電極１４Ａと複数の個所で導体プラグによりコンタクトされ、また前記コンタクト電極１４ｂが前記上部電極１４Ｂと複数の個所で導体プラグによりコンタクトされる。その際、前記コンタクト電極１４ａから延在する導体プラグのために、前記上部電極１４Ｂおよび高誘電体キャパシタ絶縁膜１４Ｃには、前記下部電極１４Ａを露出するコンタクトホール１３Ｃが、各々のコンタクト電極１４ａに対応して形成される。また、前記キャパシタ１３中には、信号線を通すためのスルーホール１３Ｔが形成されている。
【００２２】
図６の構成によれば、前記キャパシタ下部電極１４Ａの複数の個所が前記コンタクト電極１４ａに共通接続され、また前記キャパシタ上部電極１４Ｂの複数の個所が前記コンタクト電極１４ｂに共通接続されるため、前記上下電極１４Ａ，１４Ｂのシート抵抗が大きくても、図５（Ａ）に示す等価直列抵抗ＥＳＲは小さく、このためキャパシタ部品は等価インダクタンスＥＳＬを減少させることによりＬＳＩのＧＨｚ帯域での動作に追従でき、ノイズ成分を電源ラインあるいは接地ラインから効果的に除去することができる。
【００２３】
図６では、前記コンタクト電極１４ａと１４ｂとが同じレベルに形成されるように図示しているが、前記コンタクト電極１４ａと１４ｂとは異なったレベルに形成することも可能である。
【００２４】
【発明の実施の形態】
［第１実施例］
以下、本発明の第１実施例によるキャパシタ部品３０の構成および構造を、製造工程を示す図７（Ａ）〜図１０（Ｗ）を参照しながら順に説明する。
【００２５】
図７（Ａ）を参照するに、典型的には０．３ｍｍの厚さを有するＳｉ基板３１中に、直径が例えば６０μｍのスルーホール３１ａ〜３１ｃがＣＦ4をエッチングガスとしたドライエッチング工程により、典型的には１５０μｍピッチで形成され、前記各々のスルーホール３１ａ〜３１ｃ中はＰｔ，ＡｕあるいはＷ等の高融点金属のＣＶＤ工程によりにより充填され、導体プラグ３１Ａ〜３１Ｃが形成される。
【００２６】
次に図７（Ｂ）の工程において、前記Ｓｉ基板３１の上下主面にはＳｉＯ2膜３２および３３がそれぞれＣＶＤ法により形成され、さらに図７（Ｃ）の工程において前記ＳｉＯ2膜３２中に、前記導体プラグ３１Ａ〜３１Ｃにそれぞれ対応して開口部３２Ａ〜３２Ｃが前記導体プラグ３１Ａ〜３１Ｃの端面を露出するように、また前記ＳｉＯ2膜３３中には、前記導体プラグ３１Ａ〜３１Ｃにそれぞれ対応して開口部３３Ａ〜３３Ｃが、前記導体プラグ３１Ａ〜３１Ｃの端面を露出するように形成される。
【００２７】
次に図７（Ｄ）の工程において、前記Ｓｉ基板３１の上主面上に、前記ＳｉＯ2膜３３を覆うように、厚さが０．１μｍのＴｉ膜と厚さが０．２μｍのＰｔ膜とを積層した第１の電極層３４が、前記開口部３３Ａ〜３３Ｃにおいてそれぞれ導体プラグ３１Ａ〜３１Ｃを覆うように、スパッタリング法により形成され、図７（Ｅ）の工程でパターニングされることにより、前記電極層３４中に、前記ＳｉＯ2膜３３中の前記開口部３３Ｂを露出する開口部３４Ｂと、前記ＳｉＯ2膜３３中の前記開口部３３Ｃを露出する開口部３４Ｃとが形成される。一方、前記開口部３３Ａでは前記電極層３４はパターニングされておらず、前記ＳｉＯ2膜３３中の前記開口部３３Ａにおいて前記導体プラグ３１Ａの露出端面にコンタクトしている。
【００２８】
次に図７（Ｆ）の工程において、図７（Ｅ）の構造上に典型的には（Ｂａ，Ｓｒ）2ＴｉＯ3（以下ＢＳＴと略記する）等の高誘電体材料よりなる第１の高誘電体膜３５が前記電極層３４を覆うように、また前記開口部３４Ｂ，３４Ｃでは前記ＳｉＯ2膜３３の開口部３３Ｂ，３３Ｃの側壁面を覆い、さらに前記導体プラグ３１Ｂ，３１Ｃの露出端面を覆うように、ゾルゲル法により、一様な約２００ｎｍの厚さに形成される。図７（Ｆ）の工程では、前記高誘電体膜３５は実際には２回にわけて形成され、各回とも２０００ｒｐｍ、３０秒間のスピンコーティングによりアルコキシドよりなる出発溶液を塗布した後、１２０°Ｃで乾燥し、さらに４００°Ｃで仮焼成を行う工程が行われる。
【００２９】
このようにして前記高誘電体膜３５の膜厚が所望の厚さに達したら、図７（Ｆ）の構造は大気中、６００°Ｃの温度で熱処理され、前記ＢＳＴ膜３５が結晶化される。このようにして熱処理することにより、比誘電率が５００で誘電損失が２％以下のＢＳＴ膜を、前記高誘電体膜３５として得ることができる。
【００３０】
次に図７（Ｇ）の工程において前記高誘電体膜３５はレジストマスク（図示せず）を使ったフォトリソグラフィー工程によりパターニングされ、前記開口部３３Ａに対応して前記導体プラグ３１Ａを覆う電極層３４を露出する開口部３５Ａと、前記開口部３３Ｂにおいて前記導体プラグ３１Ｂを露出する開口部３５Ｂと、前記開口部３３Ｃにおいて前記導体プラグ３１Ｃを露出する開口部３５Ｃとが形成される。
【００３１】
次に図８（Ｈ）の工程において、前記図７（Ｇ）の構造上に、Ｔｉ膜とＰｔ膜とを順次スパッタリングすることにより、前記電極層３４と同様な第２の電極層３６が、前記高誘電体膜３５を覆うように、約０．３μｍの厚さで一様に堆積される。前記電極層３６は続く図８（Ｉ）の工程でパターニングされ、その結果前記導体プラグ３１Ａに対応して前記高誘電体膜３５中の前記開口部３５Ａを露出する開口部３６Ａが、また前記導体プラグ３１Ｂに対応して前記高誘電体膜３５中の前記開口部３５Ｂを露出する開口部３６Ｂが形成される。一方、前記電極層３６は前記高誘電体膜３５中の前記開口部３５Ｃにおいては、前記開口部３５Ｃにより露出された前記導体プラグ３１Ｃの端面とコンタクトした状態で残される。前記開口部３５Ｂでは、前記導体プラグ３１Ｂの端面が露出されている。
【００３２】
次に図８（Ｊ）の工程において、図８（Ｉ）の構造上に一様な厚さで第２の高誘電体膜３７が、先の第１の高誘電体膜３４と同様に形成され、図８（Ｋ）の工程において前記高誘電体膜３７中に、前記導体プラグ３１Ａに対応して開口部３７Ａが、前記導体プラグ３１Ａの端面を覆う前記電極層３４を露出するように、また前記導体プラグ３７Ｂに対応して開口部３７Ｂが、前記導体プラグ３１Ｂの端面を露出するように形成される。さらに前記高誘電体膜３７中には、前記導体プラグ３７Ｃに対応して開口部３７Ｃが、前記導体プラグ３１Ｃの端面を覆う電極層３６を露出するように形成される。
【００３３】
次に図８（Ｌ）の工程において、図８（Ｋ）の構造上に先の第１の電極層３６と同様な第３の電極層３８が一様な約０．３μｍの厚さで形成され、さらに図８（Ｍ）の工程において前記電極層３８中に前記高誘電体膜３７中の開口部３７Ｂに対応して前記導体プラグ３１Ｂの端面を露出する開口部３８Ｂが、また前記開口部３７Ｃに対応して、前記導体プラグ３１Ｃの端面を覆う電極層３６を露出する開口部３８Ｃが形成される。
【００３４】
図８（Ｍ）の工程において、前記Ｓｉ基板３１上に前記電極層３４および３８を下部電極とし、前記第１および第２の高誘電体膜３５および３７をキャパシタ絶縁膜とし、前記電極層３６を上部電極とした強誘電体キャパシタＣが形成される。
【００３５】
次に図９（Ｎ）の工程において前記図８（Ｍ）の構造を覆うようにポリイミド層間絶縁膜３９が形成され、図９（Ｏ）の工程において前記ポリイミド層間絶縁膜３９中には、前記導体プラグ３１Ａ〜３１Ｃにそれぞれ対応して、コンタクトホール３９Ａ〜３９Ｃが形成される。ただし前記コンタクトホール３９Ａは前記電極層３８のうち、前記導体プラグ３９Ａの端面を覆う電極層３４上に積層された部分を露出し、一方前記コンタクトホール３９Ｂは前記導体プラグ３９Ｂの短面を露出する。さらに前記コンタクトホール３９Ｃは前記導体プラグ３９Ｃの端面を覆う電極層３６を露出する。
【００３６】
図９（Ｏ）の工程では、さらに前記ポリイミド層間絶縁膜３９中に、前記電極層３８が前記高誘電体膜３７を覆っている複数の個所において前記電極層３８を露出するコンタクトホール３９ａが形成され、図９（Ｐ）の工程においては図９（Ｏ）の構造上に、厚さが約２μｍのＡｕ層４０が、前記開口部３９Ａ〜３９Ｃおよびコンタクトホール３９ａを充填するように形成される。
【００３７】
前記Ａｕ層４０は、図９（Ｑ）の工程において、前記３９ａにおいて前記電極層３８に電気的に接続される第１の接続パターン４０Ｖと、図９（Ｏ）〜図１０（Ｗ）には図示しない、前記層間絶縁膜３９中に前記電極層３８および前記高誘電体膜３７を貫通して前記電極層３６を露出するように形成された複数の別のコンタクトホールを介して前記電極層３６に電気的に接続された第２の接続パターン４０Ｇとにパターニングされる。かかるパターニングの結果、図９（Ｑ）の工程においては前記コンタクトホール３９Ａ〜３９Ｃが再び露出される。
【００３８】
次に図９（Ｒ）の工程において図９（Ｑ）の構造は別のポリイミド膜４１により覆われ、図１０（Ｓ）の工程において前記ポリイミド膜４１中に、前記開口部３９Ａ〜３９Ｃにそれぞれ対応して、前記導体プラグ３１Ａの端面を電極層３４を介して覆う前記電極層３８を露出する開口部４１Ａと、前記導体プラグ３１Ｂの端面を露出する開口部４１Ｂと、さらに前記導体プラグ３１Ｃの端面を覆う電極層３６を露出する開口部４１Ｃとを形成する。
【００３９】
次に図１０（Ｔ）の工程において、図１０（Ｓ）の構造上に厚さが０．０５μｍのＣｒ膜と厚さが２μｍのＮｉ膜と厚さが０．２μｍのＡｕ膜とを順次スパッタリング法により一様に堆積することにより、前記ポリイミド膜４１上に前記開口部４１Ａ〜４１Ｃの側壁面および底面を覆うように導体層４２を形成し、さらに図１０（Ｕ）の工程において前記導体層４２をパターニングし、前記開口部４１Ａ〜４１Ｃの各々に対応して表面電極パッド４２Ａ〜４２Ｃを形成する。さらに電解めっきを行うことにより、前記開口部４１Ａ〜４１ＣをＡｕにより充填する。
【００４０】
次に図１０（Ｖ）の工程において、図１０（Ｃ）の構造の下主面上に前記ＳｉＯ2膜３２を覆うように、前記導体膜４２と同様な導体膜４３を、前記導体膜４３が前記開口部３２Ａ〜３２Ｃにおいて、前記導体プラグ３１Ａ〜３１Ｃにそれぞれコンタクトするように形成し、図１０（Ｗ）の工程においてこれをパターニングして、前記開口部３２Ａ〜３２Ｃにそれぞれ対応してコンタクト電極パッド４３Ａ〜４３Ｃが形成される。
【００４１】
図１１（Ａ）は、このようにして形成されたキャパシタ部品３０の、図１０（Ｗ）の断面図に対応する断面図を、一方図１２（Ｂ）は、同じキャパシタ部品３０の異なった断面における断面図を示す．ただし図示が複雑になるのを避けるため、前記開口部４１Ａ〜４１Ｃを充填するめっき層の図示は省略してある。
【００４２】
図１１（Ａ）を参照するに、前記導体層４０Ｖは複数の個所において、前記ポリイミド層３９中を延在する導体プラグ４０ｖにより、前記強誘電体キャパシタＣの下部電極を構成する電極層３８に接続されているのがわかる。前記電極層３８は前記開口部４１Ａにおいて前記電極層３４と共に、前記表面電極パッド４２Ａに接続されている。一方、前記開口部４１Ｃにおいては、前記電極層３６が、前記表面電極パッド４２Ｃに接続されている。
【００４３】
前記Ｓｉ基板３１上に形成された前記高誘電体キャパシタＣ、接続パターン４０Ｖ，４０Ｇ、絶縁膜３３，３９，４１および表面電極パッド４２Ａ〜４２Ｃを含む構造は、前記Ｓｉ基板３１上においてキャパシタモジュールＣＭを構成する。
【００４４】
後で説明するように、前記導体プラグ３１Ａは配線基板上の電源ラインＶに接続されて電源電圧を、前記キャパシタ部品３０上に実装されたＬＳＩチップに供給し、一方前記導体プラグ３１Ｃは接地ラインＧに接続されて前記ＬＳＩチップに接地電位を供給する。さらに前記導体プラグ３１Ｂは前記ＬＳＩチップと配線基板との間において信号を伝達する。
【００４５】
図１２（Ｂ）は、図１２（Ａ）のキャパシタ部品３０の別の断面に沿った断面図である。
【００４６】
図１２（Ｂ）を参照するに、前記電極層３８および高誘電体膜３７中には、電極層３６を露出する開口部が複数の個所に形成されており、前記各々の開口部において、前記電極層３６は対応する接続パターン４０Ｇに、前記層間絶縁膜３９中を延在する導体プラグ４０ｇを介して接続される。
【００４７】
かかる構成のキャパシタ部品３０では、前記導体プラグ３１Ａが導体プラグ３１Ｃに、前記電極層３４，３６，３８および高誘電体膜３５，３７よりなる高誘電体キャパシタを介して電気的に接続され、前記導体プラグ３１Ａを電源ラインＶに接続し前記導体プラグ３１Ｃを接地ラインＧに接続した場合、前記電源ラインＶ上の高周波ノイズを前記高誘電体キャパシタを介して前記接地ラインＧに逃がすことが可能になる。一方、前記導体プラグ３１Ｂは前記導体プラグ３１Ａおよび３１Ｃのいずれにも接続されておらず、信号ラインＳに接続することにより、ＬＳＩチップと基板との間で信号を伝達する作用をなす。
【００４８】
前記キャパシタ部品３０では、前記電極層３４および３８が前記接続パターン４０Ｖに複数の個所で接続され、また前記電極層３６が前記接続パターン４０Ｇに複数の個所で接続される。その際、前記接続パターン４０Ｖおよび４０Ｇは十分な厚さを有するため低抵抗であり、その結果前記電極層３４および３８、あるいは前記電極層３６が薄膜プロセスにより形成されたシート抵抗の大きな導体層であっても、前記高誘電体キャパシタＣの等価直列抵抗ＥＳＲを効果的に低減することができる。
【００４９】
なお、本実施例において前記強誘電体絶縁膜３５，３７はゾルゲル法以外にも、スパッタリング法あるいはＣＶＤ法により形成することが可能である。前記強誘電体絶縁膜３５，３７としては、前記ＢＳＴ膜の他に、（Ｐｂ，Ｚｒ）ＴｉＯ3膜，ＳｒＢｉ2Ｔａ2Ｏ9膜あるいはＰｂ（Ｍｇ，Ｎｂ）Ｏ3膜を使うことができる。これらの膜はゾルゲル法により、あるいはスパッタリング法により形成することができる。
【００５０】
また前記基板３１としては、Ｓｉ基板以外にサファイア基板を使うことも可能である。この場合には、図７（Ａ）の工程において前記スルーホール３１ａ〜３１ｃはレーザビーム加工により形成すればよい。
［第２実施例］
図１３は、図１１（Ａ），１１（Ｂ）のキャパシタ部品３０を使った本発明の第２実施例による電子装置１００の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５１】
図１３を参照するに、前記電子装置１００は配線パターン１０１Ｖ，１０１Ｇ，１０１Ｓを担持した配線基板１０１を含み、前記配線基板１０１上において前記配線パターン１０１Ｖは電源電圧供給パターンを、前記配線パターン１０１Ｇは接地パターンを、また前記配線パターン１０１Ｓは信号パターンを構成する。前記キャパシタ部品３０は、前記配線基板１０１上に、前記コンタクト電極パッド４３Ａ〜４３Ｃをはんだバンプ１０２により、対応する配線パターン１０１Ｖ，１０１Ｓおよび１０１Ｇにそれぞれ接続することにより実装され、さらに前記キャパシタ部品３０上にＬＳＩチップ１０４が、前記キャパシタ部品３０の表面電極パッド４２Ａ〜４２Ｃを前記ＬＳＩチップ１０４上の対応する電極パッド（図示せず）にはんだバンプ１０３により接続することにより、実装される。
【００５２】
かかる構成の電子装置１００では、前記キャパシタ部品３０が配線基板１０１とＬＳＩチップ１０４との間に挿入された形で実装されるため、先に図５（Ａ）で説明した等価インダクタンスＥＳＬは最小になる。また、前記高誘電体キャパシタＣの電極シート抵抗の増大が、前記接続パターン４０Ｖ，４０Ｇの使用により抑制されるため、等価直列抵抗ＥＳＲも低減される。その結果、図５（Ｂ）中、ＥＳＲ3およびＥＳＬ3をパラメータとする曲線に示されるように、非常に高い動作周波数ｆｃ２においてもキャパシタ部品３０のインピーダンスの大きさは最小であり、前記ＬＳＩチップ１０４がＧＨｚ帯域で動作する場合であっても、電源ノイズあるいは高周波リップルを効果的に除去することが可能になる。
【００５３】
前記配線基板１０１側のはんだバンプ１０２としては、例えばＳｎ９６．５％−Ａｇ３．５％の無鉛はんだ合金を、また前記ＬＳＩチップ１０４側のはんだバンプ１０３として、Ｐｂ９５％−Ｓｎ５％のはんだ合金を使うことができる。この場合、前記はんだバンプ１０２は２２１°Ｃの融点を有し、はんだバンプ１０３は３１５°Ｃの融点を有する。
［第３実施例］
図１４は本発明の第３実施例によるキャパシタ部品３０Ａの構成を示す。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５４】
図１４を参照するに、本実施例では先の図１１（Ａ），１２（Ｂ）の実施例と異なり、一つの導体プラグ３１Ａと隣接する導体プラグ３１Ｂとの間、あるいは一つの導体プラグ３１Ｂと３１Ｃとの間に、単一の接続パターン４０Ｇあるいは４０Ｖを設けている。図示の断面では、このうちの接続パターン４０Ｖが前記層間絶縁膜３９中の導体プラグ４０ｖを介して前記強誘電体キャパシタＣの電極層３８に接続されているが、前記キャパシタ部品３０と同様に、前記導体プラグ４０Ｇは図示していない導体プラグ４０ｇを介して前記キャパシタＣの電極層３６に接続されている。
【００５５】
図１４のキャパシタ部品３０Ａによれば、前記接続パターン４０Ｖ，４０Ｇのパターニングが容易になり、従ってキャパシタ部品３０Ａの製造が容易になる好ましい特徴が得られる。
［第４実施例］
図１５（Ａ），（Ｂ）は、本発明の第４実施例によるキャパシタ部品３０Ｂの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。先の実施例と同様に、図１５（Ａ）と図１５（Ｂ）とは同一のキャパシタ部品３０Ｂの異なった断面に沿った断面図を示す。
【００５６】
図１５（Ａ）を参照するに、本実施例では前記キャパシタモジュールＣＭ中、前記層間絶縁膜３９上には前記接続パターン４０Ｖのみを形成し、前記接続パターン４０Ｇは前記層間絶縁膜３９上において前記接続パターン４０Ｖを覆う絶縁膜４１上に形成されている。さらに前記絶縁膜４１上において前記接続パターン４０Ｇは別の絶縁膜４４により覆われる。
【００５７】
図１５（Ａ）に示すように、前記接続パターン４０Ｖは前記層間絶縁膜３９中を延在する導体プラグ４０ｖにより、前記高誘電体キャパシタの電極層３８に複数箇所で接続される。一方、図１５（Ｂ）に示すように本実施例のキャパシタ部品３０Ｃでは、前記接続パターン４０Ｖおよび高誘電体キャパシタＣの電極層３８および高誘電体絶縁膜３７中に形成された開口部中を形成し、前記導体プラグ４０ｇをかかる開口部中を延在させることにより、前記接続パターン４０Ｇが前記電極層３６と複数の個所において電気的に接続される。
【００５８】
また図１５（Ａ），（Ｂ）の構成では、表面電極パッド４２Ａ〜４２Ｃが前記絶縁膜４４中に前記導体プラグ３１Ａ〜３１Ｃにそれぞれ対応して形成された開口部４４Ａ〜４４Ｃの内部に形成されているが、図１３の実装構造において溶融はんだバンプ１０３は、かかる開口部４４Ａ〜４４Ｃの内部に形成された電極パッド４２Ａ〜４２Ｃに対しても、コンタクトを形成することが可能である。もちろん、前記電極パッド４２Ａ〜４２Ｃを前記絶縁膜４１の表面まで延在させることもできる。
【００５９】
図１５（Ａ），（Ｂ）のキャパシタ部品３０Ｂでは、前記接続パターン４０Ｖおよび４０Ｇのパターニングが容易に実行できる。
［第５実施例］
図１６（Ａ），（Ｂ）は、本発明の第５実施例によるキャパシタ部品３０Ｃの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
図１６（Ａ）を参照するに、本実施例では前記接続パターン４０Ｖおよび４０Ｇは前記基板３１上に直接に形成されており、前記導体プラグ４０ｖは前記ＳｉＯ2膜３３中を延在して、前記接続パターン４０Ｖを前記電極層３４に接続する。
【００６１】
一方図１６（Ｂ）の断面では、前記基板３１上に接続パターン４０Ｇが、前記電極層３４および高誘電体絶縁膜３５中に形成されたコンタクトホール中を延在する導体プラグ４０ｇにより、前記電極層３６に接続される。前記電極層３４中に形成されたコンタクトホールでは、コンタクトホール側壁面が前記高誘電体絶縁膜３５により覆われ、前記導体プラグ４０ｇと電極層３４の短絡が回避される。
［第６実施例］
図１７は、本発明の第６実施例によるキャパシタ部品３０Ｄの構成を示す。
図１７を参照するに、前記キャパシタ部品３０Ｄは、前記Ｓｉ基板３１の両側に前記キャパシタモジュールＣＭを形成した、上下で対称的な構成を有する。かかる構成のキャパシタ部品３０Ｄによっても、図１３の電子装置１００を構成することが可能である。
【００６２】
さらに、図１７のキャパシタ部品３０Ｄにおいて、基板３１の一方の側の高誘電体膜３５，３７をＳｒＢｉ2ＴｉＯ9により形成し、他方の側の高誘電体膜３５，３７をＰｂ（Ｍｇ，Ｎｂ）Ｏ3により形成してもよい。
【００６３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００６４】
（付記１）  高誘電体キャパシタを有するキャパシタ部品であって、
第１のキャパシタ電極層と高誘電体キャパシタ絶縁膜と第２のキャパシタ電極層とを順次積層した構造の高誘電体キャパシタと、
前記高誘電体キャパシタ中を貫通する複数のスルーホールと、
前記高誘電体キャパシタ上に離間して形成され、前記第１のキャパシタ電極層に複数の個所で電気的に接続された第１の電極と、
前記高誘電体キャパシタ上に離間して形成され、前記第２のキャパシタ電極層に複数の個所で電気的に接続された第２の電極とよりなることを特徴とするキャパシタ部品。
【００６５】
（付記２）  前記第１の電極と前記第２の電極とは、実質的に同一の平面上に形成されることを特徴とする付記１記載のキャパシタ部品。
【００６６】
（付記３）  前記第１の電極と前記第２の電極とは、異なった面内に形成されることを特徴とする付記１記載のキャパシタ部品。
【００６７】
（付記４）  前記第１および第２の電極は、前記第１および第２のキャパシタ電極層のいずれよりも実質的に厚い導体パターンよりなることを特徴とする請求項１〜３のうち、いずれか一項記載のキャパシタ部品。
【００６８】
（付記５）  前記第１および第２のキャパシタ電極層は、いずれも５０〜３００ｎｍの範囲の厚さを有することを特徴とする付記１〜４のうち、いずれか一項記載のキャパシタ部品。
【００６９】
（付記６）  前記第１の電極は、前記第１のキャパシタ電極層に、複数の導体プラグにより接続され、前記第２の電極は、前記第２のキャパシタ電極層に、前記第１のキャパシタ電極層および前記キャパシタ絶縁膜中を延在し前記第２のキャパシタ電極層を露出するように形成された複数のコンタクトホールにおいて、前記複数のコンタクトホール中を延在する複数の導体プラグにより接続されることを特徴とする付記１〜５のうち、いずれか一項記載のキャパシタ部品。
【００７０】
（付記７）  第１の側から第２の側まで貫通する複数のスルーホールを有する基板と、
前記複数のスルーホールを充填する複数の導電性プラグと、
前記基板の前記第１の側に、前記複数の導電性プラグの各々に対応して形成された複数のコンタクト電極パッドと、
前記基板の前記第２の側に形成され、第１の電極層と高誘電体キャパシタ絶縁膜と第２の電極層とを順次積層した高誘電体キャパシタと、
前記基板の前記第２の側において前記高誘電体キャパシタを覆う絶縁膜と、
前記高誘電体キャパシタおよび前記絶縁膜中を、前記複数のスルーホールの各々に対応して延在し、対応する前記導電性プラグを露出する複数の開口部と、
前記絶縁膜上に、前記複数の開口部の各々に対応して、前記複数の導電性プラグのうちの対応する導電性プラグに電気的に接続されて設けられた複数のコンタクト電極構造とよりなるキャパシタ部品において、
前記複数のスルーホールは第１のスルーホールと第２のスルーホールとを含み、
前記第１のスルーホールにおいて、前記コンタクト電極構造は前記第１の電極層に接続されており、
前記第２のスルーホールにおいて、前記コンタクト電極構造は前記第２の電極層に接続されており、
前記基板の前記第２の側には第１の電極パターンが、複数の第１の導体プラグを介して、前記第１の電極層に複数の個所で電気的に接続された状態で形成されており、
前記基板の前記第２の側には第２の電極パターンが、複数の第２の導体プラグを介して、前記第２の電極層に複数の個所で電気的に接続された状態で形成されていることを特徴とするキャパシタ部品。
【００７１】
（付記８）  前記第１および第２の電極パターンは前記絶縁膜上に形成されており、前記第１の導体プラグの各々は、前記絶縁膜を貫通し前記第２の電極層および前記高誘電体キャパシタ絶縁膜中に前記第１の電極層を露出するように形成されたコンタクトホール中を延在し、前記第２の導体プラグの各々は前記絶縁膜を貫通することを特徴とする付記７記載のキャパシタ部品。
【００７２】
（付記９）  前記第２の電極パターンは前記絶縁膜上に形成され、前記第２の導体プラグの各々は前記絶縁膜を貫通して形成されており、
前記第１の電極パターンは前記絶縁膜上に前記第２の電極パターンを覆うように形成された別の絶縁膜上に形成され、前記第１の導体プラグの各々は前記絶縁膜および前記別の絶縁膜を貫通し、さらに前記第２の電極層と前記高誘電体キャパシタ層中に前記第１の電極パターンを露出するように形成されたコンタクトホール中を延在することを特徴とする付記７記載のキャパシタ部品。
【００７３】
（付記１０）  前記第１の電極パターンは前記絶縁膜上に形成され、前記第１の導体プラグの各々は前記絶縁膜を貫通し、さらに前記第２の電極層と前記高誘電体キャパシタ層中に前記第１の電極パターンを露出するように形成されたコンタクトホール中を延在し、
前記第２の電極パターンは前記絶縁膜上に前記第１の電極パターンを覆うように形成された別の絶縁膜上に形成され、前記第２の導体プラグの各々は前記絶縁膜および前記別の絶縁膜を貫通することを特徴とする付記７記載のキャパシタ部品。
【００７４】
（付記１１）  前記高誘電体キャパシタは、前記基板の前記第１の側の表面を覆う層間絶縁膜上に形成されており、前記第１および第２の電極パターンは、前記基板の前記第１の側の表面上に、前記層間絶縁膜により覆われた状態で形成されており、前記第１の導体プラグの各々は前記層間絶縁膜を貫通し、前記第２の導体プラグの各々は前記層間絶縁膜を貫通し、さらに前記第１の電極層および前記強誘電体キャパシタ層中に前記第２の電極パターンを露出するように形成されたコンタクトホール中を延在することを特徴とする付記７記載のキャパシタ部品。
【００７５】
（付記１２）  さらに前記複数のスルーホールは、前記基板中を前記第１の側から前記第２の側に延在する第３のスルーホールを含み、前記複数のコンタクト電極構造は前記第３のスルーホールに対応した第３のコンタクト電極構造を含み、前記複数のコンタクト電極パッドは、前記第３のスルーホールに対応した第３のコンタクト電極パッドを含み、前記第３のコンタクト電極構造は、前記高誘電体キャパシタの前記第１および第２のいずれの電極層にもコンタクトしないことを特徴とする付記７〜１１のうち、いずれか一項記載のキャパシタ部品。
【００７６】
（付記１３）  前記第１および第２の電極層は、Ｐｔ，Ａｕ，Ｃｕ，Ｐｄ，Ｎｉ，ＲｕおよびＩｒよりなる群から選ばれた高融点金属よりなることを特徴とする付記７〜１１のうち、いずれか一項記載のキャパシタ部品。
【００７７】
（付記１４）  前記第１および第２の電極層は、Ｒｕ酸化物およびＩｒ酸化物よりなる群から選ばれた導電性金属酸化物よりなることを特徴とする付記７〜１１のうち、いずれか一項記載のキャパシタ部品。
【００７８】
（付記１５）  前記高誘電体キャパシタ絶縁膜はＳｒ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａ，Ｔｉ，Ｍｇ，Ｎｂよりなる群から選ばれた金属元素の複酸化物よりなることを特徴とする付記７〜１１のうち、いずれか一項記載のキャパシタ部品。
【００７９】
（付記１６）  電源パターン、接地パターンおよび信号線パターンを含む配線パターンを担持する配線基板と、前記配線基板上に実装されたキャパシタ部品と、前記キャパシタ部品上にフリップチップ実装された半導体チップとよりなる電子装置において、
前記キャパシタ部品は付記７〜１４のいずれか一項に記載の構成を有し、前記第１の側が前記配線基板に面するように、また前記第１のコンタクト電極パッドが前記配線基板上において前記電源パターンまたは接地パターンの一方にコンタクトするように、また前記第２のコンタクト電極パッドが前記配線基板上において前記電源パターンまたは接地パターンの他方にコンタクトするように、さらに前記第３のコンタクト電極パッドが前記配線基板上において前記信号線パターンにコンタクトするように、前記配線基板上に実装され、
前記半導体チップは、電源パッドが前記第１および第２のコンタクト電極構造のうち、前記配線基板上の電源パターンに接続されている方にコンタクトするように、接地パッドが前記第１および第２のコンタクト電極構造のうち、前記配線基板上の接地パターンに接続されている方にコンタクトするように、さらに信号線パッドが、前記第３のコンタクト電極構造にコンタクトするように、前記キャパシタ部品上に実装されることを特徴とする電子装置。
【００８０】
【発明の効果】
本発明によれば、ＬＳＩチップと配線基板との間に挿入されて電子装置を構成するキャパシタ部品において、薄膜プロセスで形成される高誘電体キャパシタの電極層に低抵抗の接続パターンを複数箇所において接続することにより、かかる電極層のシート抵抗の増大を回避でき、その結果キャパシタ部品の等価直列抵抗を減少させることが可能になる。かかる等価直列抵抗を低減したキャパシタ部品は、ＬＳＩチップがＧＨｚ帯域のクロック周波数で動作する場合であっても、等価直列インダクタンスを減少させることにより、ノイズ除去を効果的に行うことが可能である。
【図面の簡単な説明】
【図１】配線基板上においてＬＳＩチップと配線パターンで接続されるキャパシタを有する従来の電子装置の構成を示す図である。
【図２】配線基板中に埋設されたキャパシタを有する別の従来の電子装置の構成を示す図である。
【図３】インターポーザ型のキャパシタ部品を使った本発明の関連技術による電子装置の構成を示す図である。
【図４】図３のキャパシタ部品の構成を示す図である。
【図５】（Ａ），（Ｂ）は、それぞれ図３のキャパシタ部品の等価回路図および周波数特性を示す図である。
【図６】本発明の原理を説明する図である。
【図７】（Ａ）〜（Ｇ）は、本発明の第１実施例によるキャパシタ部品の製造工程を示す図（その１）である。
【図８】（Ｈ）〜（Ｍ）は、本発明の第１実施例によるキャパシタ部品の製造工程を示す図（その２）である。
【図９】（Ｎ）〜（Ｒ）は、本発明の第１実施例によるキャパシタ部品の製造工程を示す図（その３）である。
【図１０】（Ｓ）〜（Ｗ）は、本発明の第１実施例によるキャパシタ部品の製造工程を示す図（その４）である。
【図１１】（Ａ）は、本発明の第１実施例によるキャパシタ部品の構成を第１の断面に沿って示す断面図である。
【図１２】（Ｂ）は、本発明の第２実施例によるキャパシタ部品の構成を第２の断面に沿って示す断面図である。
【図１３】本発明の第２実施例による電子装置の構成を示す図である。
【図１４】本発明の第３実施例によるキャパシタ部品の構成を示す断面図である。
【図１５】（Ａ），（Ｂ）は、本発明の第４実施例によるキャパシタ部品の構成をそれぞれ第１および第２の断面に沿って示す断面図である。
【図１６】（Ａ），（Ｂ）は、本発明の第５実施例によるキャパシタ部品の構成をそれぞれ第１および第２の断面に沿って示す断面図である。
【図１７】本発明の第６実施例によるキャパシタ部品の構成を示す断面図である。
【符号の説明】
１０，２０，１００  電子装置
１１，１０１  配線基板
１２、１０４  ＬＳＩチップ
１３  キャパシタ
１３Ｃ  コンタクトホール
１３Ｔ  スルーホール
１４，３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ  キャパシタ部品
１４ａ，１４ｂ  電極端子
１４Ａ，１４Ｂ  電極層
１４Ｃ  高誘電体絶縁膜
３１  基板
３１Ａ〜３１Ｃ  導体プラグ
３２，３３  ＳｉＯ2膜
３２Ａ〜３２Ｃ，３３Ａ〜３３Ｃ  開口部
３４，３６，３８  電極層
３５，３７  ＢＳＴ膜
３９，４１，４４  層間絶縁膜
４０，４２  導体膜
４０Ｖ，４０Ｇ  接続パターン
４０ｖ，４０ｇ  導体プラグ
４２Ａ〜４２Ｃ  表面電極パッド
４３Ａ〜４３Ｃ  電極パッド
１０２，１０３  はんだバンプ
Ｃ  高誘電体キャパシタ
ＣＭ  キャパシタモジュール
【図１】
0005014530.tif 000002
【図２】
0005014530.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005014530.tif 000009
【図９】
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【図１０】
0005014530.tif 000011
【図１１】
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【図１２】
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【図１３】
0005014530.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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