(57)【特許請求の範囲】
【請求項１】
電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う第１保護制御演算手段と、
前記第１保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する第１制御回路と、
前記電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う第２保護制御演算手段と、
前記第２保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する第２制御回路と、を備え、
前記第１制御回路は、第１鍵コードを発生させる第１鍵コード発生回路を有し、
前記第１保護制御演算手段は、前記第１鍵コードに基づいて、第１鍵合成コードを生成する第１鍵合成コード生成回路を有し、
前記第２制御回路は、第２鍵コードを発生させる第２鍵コード発生回路を有し、
前記第２保護制御演算手段は、前記第２鍵コードに基づいて、第２鍵合成コードを生成する第２鍵合成コード生成回路を有し、
前記第１制御回路は、第１鍵合成コードと前記第１鍵コードが対応するか否かを判定する第１解読・照合回路を有し、第１鍵合成コードと前記第１鍵コードが対応することを条件に場合に前記電力系統に設けられた遮断器を制御し、
前記第２制御回路は、第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する第２解読・照合回路を有し、第２鍵合成コードと前記第２鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する、
保護継電装置。
【請求項２】
前記第１鍵コード発生回路及び前記第２鍵コード発生回路は、それぞれ所定周期ごとに乱数を発生させて、第１鍵コード及び第２鍵コードを発生させる、
請求項１に記載の保護継電装置。
【請求項３】
前記第１鍵コード及び前記第２鍵コードは、複数ビットのビット列を備え、
前記第１鍵合成コード生成回路及び前記第２鍵合成コード生成回路は、前記第１鍵コード及び前記第２鍵コードのビット列における各ビットに対して既知の論理演算を行った結果を前記第１鍵合成コード及び前記第２鍵合成コードとしてそれぞれ生成し、
前記第１解読・照合回路は、前記論理演算に基づく検証を行って第１鍵合成コードと前記第１鍵コードが対応するか否かを判定し、
前記第２解読・照合回路は、前記論理演算に基づく検証を行って第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する、
請求項１に記載の保護継電装置。
【請求項４】
前記第１保護制御演算手段は、前記アナログ情報を前記デジタル情報に変換する第１ＡＤ変換回路を更に備え、
前記第１鍵合成コード生成回路の一部が前記第１ＡＤ変換回路に設けられている、
請求項１に記載の保護継電装置。
【請求項５】
外部により入力されるアナログ情報をフィルタリングするアナログフィルタ回路と、
前記第１鍵合成コードに基づいて、検証アナログ情報を生成し、前記アナログフィルタ回路を通過した前記検証アナログ情報に基づいて、前記アナログフィルタ回路の動作を検証する検証部と、を更に備える、
請求項１に記載の保護継電装置。
【請求項６】
前記第１保護制御演算手段及び前記第２保護制御演算手段は、基板に実装された第１チップ部品に設けられている、
請求項１に記載の保護継電装置。
【請求項７】
前記第１制御回路及び前記第２制御回路は、前記基板に実装された、前記第１チップ部品と異なる第２チップ部品に設けられている、
請求項６に記載の保護継電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、保護継電装置に関する。
【背景技術】
【０００２】
発電所から供給される電力を需要家に分配するための電力系統には、電力系統の諸設備の保護のための遮断器が設けられる。遮断器は、電力系統上の事故を検出する保護継電装置によって制御され、または監視制御装置により開閉制御される。保護継電装置には高い信頼性が求められるが、信頼性を高めるために構造が複雑化する課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５６−１３９０２５号公報
【特許文献２】特開昭５７−１０６３３０号公報
【特許文献３】特開平５−２０７６３７号公報
【特許文献４】特許第２８３９０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性を損なうことなく構造を簡素化することができる保護継電装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の保護継電装置は、第１保護制御演算手段と、第１制御回路と、第２保護制御演算手段と、第２制御回路と、を持つ。第１保護制御演算手段は、電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う。第１制御回路は、前記第１保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する。第２保護制御演算手段は、前記電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う。第２制御回路は、前記第２保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する。前記第１制御回路は、第１鍵コードを発生させる第１鍵コード発生回路を有する。前記第１保護制御演算手段は、前記第１鍵コードに基づいて、第１鍵合成コードを生成する第１鍵合成コード生成回路を有する。前記第２制御回路は、第２鍵コードを発生させる第２鍵コード発生回路を有する。前記第２保護制御演算手段は、前記第２鍵コードに基づいて、第２鍵合成コードを生成する第２鍵合成コード生成回路を有する。前記第１制御回路は、第１鍵合成コードと前記第１鍵コードが対応するか否かを判定する第１解読・照合回路を有し、第１鍵合成コードと前記第１鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する。前記第２制御回路は、第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する第２解読・照合回路を有し、第２鍵合成コードと前記第２鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の保護継電装置１０の機能ブロック構成図。
【図２】第２実施形態の保護継電装置１０の機能ブロック構成図。
【図３】第３実施形態の保護継電装置１０の機能ブロック構成図。
【図４】第４実施形態の保護継電装置１０の機能ブロック構成図。
【図５】保護継電装置１０のハードウェアの第１の構成例を示す図。
【図６】保護継電装置１０のハードウェアの第２の構成例を示す図。
【図７】保護継電装置１０のハードウェアの第３の構成例を示す図。
【発明を実施するための形態】
【０００７】
以下、実施形態の保護継電装置を、図面を参照して説明する。
【０００８】
≪第１実施形態≫
図１は、第１実施形態の保護継電装置１０の機能ブロック構成図である。保護継電装置１０は、例えば、発電所から供給される電力を需要家に分配するための電力系統に設けられる遮断器を制御する。保護継電装置１０は、遮断器を遮断状態と通電状態とに制御することにより、電力系統における電力の供給先や供給量を制御する。保護継電装置１０は、事故時の事故除去のためのものに限らず、常時の系統切換えなどを行う監視制御装置としても適用可能である。
【０００９】
保護継電装置１０は、メイン処理部１００と、フェールセーフ処理部２００と、を備える。保護継電装置１０には、例えば、電力系統における変成器によりアナログ情報が入力される。アナログ情報は、メイン処理部１００と、フェールセーフ処理部２００とにそれぞれ入力される。アナログ情報には、電力系統において計測された電流値、電圧値等の状態情報が含まれる。保護継電装置１０は、遮断器を制御する制御情報を遮断器２０に出力する。
【００１０】
遮断器２０は、例えば送電線に設けられる。遮断器２０は、保護継電装置１０からの制御情報に基づき、送電線における遮断器２０が設置されている箇所を遮断状態、または通電状態とする。遮断器２０は、第１スイッチ２２と、第２スイッチ２４とを備える。
【００１１】
遮断器２０が遮断状態となった場合、送電線における遮断器２０が設置されている箇所から下流側の設備は、電力が供給されない状態となる。例えば、遮断器２０の下流側の設備が故障等した場合に、遮断器２０を遮断状態として故障が発生した設備を健全な電力系統から一時的に切り離す。その後、例えば遮断器２０を遮断状態としたままとして設備の故障等によりアークの消弧などを待ってから、遮断器２０通電状態に復帰させる。断路器３０は、送電線ＳＬに電流が流れない状態で開閉するスイッチである。断路器３０は、例えば、接続の変更や機器の点検・修理の時に機器を電源（発電装置２）から切り離す役割を果たす。一方で、遮断器２０が通電状態となった場合、送電線における遮断器２０が設置されている箇所から下流側の設備に電力が供給される。
【００１２】
保護継電装置１０は、メイン処理部１００とフェールセーフ処理部２００とを備えることにより、冗長化構成とされる。保護継電装置１０は、冗長化構成とされることにより、保護継電装置１０のシステム構成要素の一過性の不良による誤制御を防止する。
【００１３】
メイン処理部１００は、例えば、メイン保護・制御演算手段（第１保護制御演算手段の一例）１１０と、メイン制御回路（第１制御回路の一例）１２０と、を備える。フェールセーフ処理部２００は、フェールセーフ保護・制御演算手段（第２保護制御演算手段の一例）２１０と、フェールセーフ制御回路（第２制御回路の一例）２２０と、を備える。
【００１４】
メイン処理部１００におけるメイン保護・制御演算手段１１０は、例えば、ＡＤ（Analog- digital）変換回路１１２と、メイン制御演算部１１４と、メイン保護演算部１１６と、メイン鍵合成コード生成回路（第１鍵合成コード生成回路の一例）１１８と、を備える。メイン制御回路１２０は、通電制御回路１２２と、メイン鍵コード発生回路（第１鍵コード発生回路の一例）１２４と、メイン鍵合成コード解読・照合回路（第１解読・照合回路の一例）１２６と、を備える。
【００１５】
ＡＤ変換回路１１２は、電力系統により入力されるアナログ情報を一定の時間間隔で保持し、保持したアナログ情報をデジタル情報に変換する。その状態情報は、電圧・電流値センサ等の状態センサにより検出され、アナログ情報から変換された情報、及び保護対象によっては温度センサにより出力された温度情報を含む。ＡＤ変換回路１１２は、状態情報をメイン保護演算部１１６に出力する。
【００１６】
また、接点入力によりＡＤ変換回路１１２へ入力された情報はデジタル情報に変換され、遮断器２０を遮断または通電させるための指示情報が含まれる。指示情報は、例えば、入力装置等を用いてオペレータ等により入力された情報であり、遮断器２０を遮断状態とするか通電状態とするかを指示する情報である。デジタル情報のうち、指示情報をメイン制御演算部１１４に出力する。
【００１７】
メイン制御演算部１１４は、ＡＤ変換回路１１２により出力された指示情報に基づいて、遮断器２０を遮断させるか通電させるかを判定する。メイン制御演算部１１４は、遮断器２０を遮断させるか通電させるかの判定結果に基づく遮断／通電制御情報を生成する。遮断／通電制御情報は、遮断器２０を遮断させるための遮断制御情報及び遮断器２０を通電させるための通電制御情報を含む。メイン制御演算部１１４は、生成した遮断／通電制御情報をメイン制御回路１２０に出力する。
【００１８】
メイン保護演算部１１６は、ＡＤ変換回路１１２により出力された状態情報に基づいて、遮断器２０を強制遮断させるか否かを判定する。メイン保護演算部１１６は、遮断器２０を強制させるとの判定結果に基づく強制遮断制御情報を生成する。
【００１９】
メイン保護演算部１１６は、例えば、各状態情報の計測値と、状態情報ごとに予め設定された閾値と、を比較する。メイン保護演算部１１６は、状態情報が示す値が閾値を超える場合に、強制遮断制御情報を生成する。メイン保護演算部１１６は、生成した強制遮断制御情報をメイン制御回路１２０に出力する。
【００２０】
メイン鍵合成コード生成回路１１８には、合成関数コードを利用して演算処理を行う。メイン鍵合成コード生成回路１１８が演算処理に利用する合成関数コードは、例えば、既知の論理演算を行うための合成関数コードである。合成関数コードに用いられる論理演算は、どのようなものでもよく、例えば、ＡＮＤ演算や反転演算を含む演算でもよい。
【００２１】
メイン鍵合成コード生成回路１１８は、メイン制御回路１２０により出力されるメイン鍵コード（第１鍵コードの一例）に対して、合成関数コードを用いた論理演算を行い、メイン鍵合成コード（第１鍵合成コードの一例）を生成する。メイン鍵合成コード生成回路１１８は、生成したメイン鍵合成コードをメイン制御回路１２０のメイン鍵合成コード解読・照合回路１２６に出力する。
【００２２】
メイン鍵合成コード生成回路１１８は、どのようなタイミングでメイン鍵合成コードを出力してもよい。メイン鍵合成コード生成回路１１８は、例えば、メイン鍵コードが入力されるごとにメイン鍵合成コードを生成し、メイン制御回路１２０に出力してもよい。メイン鍵合成コード生成回路１１８は、強制遮断制御情報をメイン制御回路１２０に出力する際に、メイン鍵合成コードを生成し、強制遮断制御情報に付加してメイン制御回路１２０に出力してもよい。
【００２３】
メイン制御回路１２０における通電制御回路１２２は、メイン制御演算部１１４により出力される遮断／通電制御情報により、メイン制御回路１２０における判定結果に基づいて遮断器２０を制御する。通電制御回路１２２は、メイン保護演算部１１６により出力される強制遮断制御情報により、メイン制御回路１２０における判定結果に基づいて遮断器２０を制御する。
【００２４】
通電制御回路１２２は、メイン制御演算部１１４により遮断制御情報が出力された場合に、第１スイッチ２２に遮断情報を出力し、遮断器２０が遮断状態となるように制御する。通電制御回路１２２は、メイン制御演算部１１４により通電制御情報が出力された場合に、遮断器２０の第１スイッチ２２に通電情報を出力し、遮断器２０が通電状態となるように制御する。通電制御回路１２２は、メイン保護演算部１１６により強制遮断制御情報が出力された場合に、後述するメイン鍵コードとメイン鍵合成コードが対応することを条件として、第１スイッチ２２に強制遮断情報を出力し、遮断器２０が強制的に遮断状態となるように制御する。
【００２５】
メイン鍵コード発生回路１２４は、所定周期ごと、例えば３０秒ごとに乱数を発生させて、メイン鍵コードを発生させる。乱数を発生させる所定周期は、３０秒以外の時間であってもよい。メイン鍵コードの形態や組成は限定されず、メイン鍵コードは、所定周期ごとに乱数を発生させて発生させるもの以外でもよい。鍵コードが複雑になるほどセキュリティ強度が高くなる。メイン鍵合成コード生成回路１１８における合成関数コードは、メイン鍵コード発生回路１２４が発生させるメイン鍵コードに合わせたものでよく、合成関数コード以外のものでもよい。
【００２６】
メイン鍵コード発生回路１２４は、発生させたメイン鍵コードをメイン鍵合成コード生成回路１１８及びメイン鍵合成コード解読・照合回路１２６に出力する。メイン鍵コードは、メイン鍵合成コード生成回路１１８において、メイン鍵合成コードとされる。
【００２７】
メイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コード生成回路１１８により出力されるメイン鍵合成コードを解読し、メイン鍵コード発生回路１２４で発生させたメイン鍵コードと照合する。メイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コード生成回路１１８が備える合成関数コードと同一の合成関数コードを備える。
【００２８】
メイン鍵合成コード解読・照合回路１２６は、メイン鍵コード発生回路１２４により出力されたメイン鍵コードに合成関数コードを用いた論理演算を行い、照合コードを生成する。メイン鍵合成コード解読・照合回路１２６は、メイン保護・制御演算手段１１０により出力されるメイン鍵合成コードを解読し、算出した照合コードと照合する。メイン鍵合成コード解読・照合回路１２６は、メイン鍵コード発生回路１２４が発生するメイン鍵コードを、メイン鍵合成コード生成回路１１８が備える合成関数コードを用いた論理演算を行って得られる結果を照合コードとして予め記憶しておいてもよい。
【００２９】
メイン制御回路１２０は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コードが対応するか否かを判定する。メイン鍵コードとメイン鍵合成コードが対応するとは、メイン鍵合成コードと照合コードが合致することである。
【００３０】
メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６において、メイン鍵コードとメイン鍵合成コードが対応すると判定したとする。この場合、メイン制御回路１２０は、通電制御回路１２２において、遮断器２０を強制的に遮断状態に制御する。遮断器２０を強制的に遮断状態に制御するにあたり、メイン制御回路１２０は、強制遮断制御情報を遮断器２０に出力する。
【００３１】
メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６において、メイン鍵コードとメイン鍵合成コードが対応していないと判定したとする。この場合、メイン制御回路１２０は、通電制御回路１２２において、遮断器２０を強制的に遮断状態にする制御を行わない。このため、メイン制御回路１２０は、遮断器２０を強制的に遮断状態に制御するための強制遮断制御情報を遮断器２０に出力しない。
【００３２】
フェールセーフ処理部２００におけるフェールセーフ保護・制御演算手段２１０は、例えば、ＡＤ変換回路２１２と、フェールセーフ制御演算部２１４と、フェールセーフ保護演算部２１６と、フェールセーフ鍵合成コード生成回路（第２鍵合成コード生成回路の一例）２１８と、を備える。
【００３３】
フェールセーフ制御回路２２０は、通電制御回路２２２と、フェールセーフ鍵コード発生回路（第２鍵コード発生回路の一例）２２４と、フェールセーフ鍵合成コード解読・照合回路（第２解読・照合回路の一例）２２６と、を備える。フェールセーフ処理部２００におけるＡＤ変換回路２１２、フェールセーフ制御演算部２１４、フェールセーフ保護演算部２１６、及び通電制御回路２２２は、メイン処理部１００におけるＡＤ変換回路１１２、メイン制御演算部１１４、メイン保護演算部１１６、及び通電制御回路１２２と同様の機能を有する。
【００３４】
フェールセーフ保護・制御演算手段２１０のフェールセーフ鍵合成コード生成回路２１８は、フェールセーフ制御回路２２０により出力されるフェールセーフ鍵コード（第２鍵コードの一例）に対して、合成関数コードを用いた論理演算を行い、フェールセーフ鍵合成コード（第２鍵合成コードの一例）を生成する。フェールセーフ鍵合成コード生成回路２１８は、生成したフェールセーフ鍵合成コードをフェールセーフ制御回路２２０のフェールセーフ鍵合成コード解読・照合回路２２６に出力する。
【００３５】
フェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ鍵コード発生回路２２４により出力されたフェールセーフ鍵コードに合成関数コードを用いた論理演算を行い、照合コードを生成する。フェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ保護・制御演算手段２１０により出力されるメイン鍵合成コードを解読し、算出した照合コードと照合する。
【００３６】
フェールセーフ鍵コード発生回路２２４が発生するフェールセーフ鍵コードは、メイン鍵コード発生回路１２４が発生するメイン鍵コードと異なる鍵コードである。フェールセーフ鍵コードは、メイン鍵コードと同一の鍵コードでもよい。フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードは、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。メイン鍵合成コード生成回路１１８が備える合成関数コードと同一の合成関数コードでもよい。
【００３７】
フェールセーフ鍵合成コード解読・照合回路２２６で用いられる照合コードは、フェールセーフ鍵コード発生回路２２４により出力されたフェールセーフ鍵コードに合成関数コードを用いた論理演算を行ったものでもよい。フェールセーフ鍵合成コード解読・照合回路２２６で用いられる照合コードは、フェールセーフ鍵コード発生回路２２４が発生するフェールセーフ鍵コードを、フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードを用いた論理演算を行って得られる結果として予め記憶しておいたものでもよい。
【００３８】
フェールセーフ制御回路２２０における通電制御回路２２２は、フェールセーフ制御演算部２１４により出力される遮断／通電制御情報に基づいて、遮断器２０を制御する。通電制御回路２２２は、フェールセーフ制御演算部２１４により遮断制御情報が出力された場合に、遮断器２０の第２スイッチ２４に遮断情報を出力し、遮断器２０が遮断状態となるように制御する。通電制御回路２２２は、フェールセーフ制御演算部２１４により通電制御情報が出力された場合に、遮断器２０の第２スイッチ２４に通電情報を出力し、遮断器２０が通電状態となるように制御する。通電制御回路２２２は、フェールセーフ保護演算部２１６により強制遮断制御情報が出力された場合に、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応することを条件として、遮断器２０の第２スイッチ２４に強制遮断情報を出力し、遮断器２０が強制的に遮断状態となるように制御する。
【００３９】
遮断器２０は、メイン処理部１００及びフェールセーフ処理部２００により出力される遮断情報、通電情報、及び強制遮断情報に基づいて、通電状態または遮断状態に制御される。第１スイッチ２２と第２スイッチ２４は直接に接続されている。第１スイッチ２２は、電圧発生源と第２スイッチ２４との間を接続状態または開放状態とする。第１スイッチ２２の制御端子には、メイン処理部１００により出力される情報が入力される。第１スイッチ２２は、メイン制御回路１２０により、遮断情報が出力された場合に開放状態となり、通電情報が出力された場合に接続状態とされる。第１スイッチ２２は、メイン制御回路１２０により強制遮断情報が出力された場合に、強制的に接続状態とされる。
【００４０】
第２スイッチ２４は、第１スイッチ２２と電力系統との間を接続状態または開放状態とする。第２スイッチ２４の制御端子には、フェールセーフ制御回路２２０により出力される遮断情報、通電情報、及び強制遮断情報が入力される。第２スイッチ２４は、フェールセーフ制御回路２２０により遮断情報が出力された場合に開放状態となり、通電情報が出力された場合に接続状態とされる。第２スイッチ２４は、フェールセーフ制御回路２２０により強制遮断制御情報が出力された場合に、強制的に接続状態とされる。
【００４１】
したがって、メイン処理部１００及びフェールセーフ処理部２００によりそれぞれ強制遮断情報が出力される場合に、第１スイッチ２２と第２スイッチ２４とが共に接続状態となる。遮断器２０は、第１スイッチ２２と第２スイッチ２４とが共に接続状態となることにより、強制的に遮断状態となる。
【００４２】
第１実施形態の保護継電装置１０では、遮断器２０を強制遮断ための判定を行うにあたり、メイン制御回路１２０とメイン保護・制御演算手段１１０との間で鍵コード及び鍵合成コードを入出力する。同様に、保護継電装置１０では、フェールセーフ制御回路２２０とフェールセーフ保護・制御演算手段２１０との間で鍵コード及び鍵合成コードを入出力する。メイン制御回路１２０は、鍵コードにより生成される照合コードと、メイン保護・制御演算手段１１０により出力される鍵合成コードが一致して鍵コードと鍵合成コードとが対応することを条件に、遮断器２０を強制遮断するための制御を行う。同様に、フェールセーフ制御回路２２０は、鍵コードにより生成される照合コードと、フェールセーフ保護・制御演算手段２１０により出力される鍵合成コードが一致して鍵コードと鍵合成コードが対応することを条件に、遮断器２０を強制遮断するための制御を行う。
【００４３】
このため、例えば保護継電装置１０におけるシステムの構成要素に一過性の不良による誤作動があったとしても、鍵コードと鍵合成コードと対応を見ることにより、システムの構成要素における誤作動による遮断器２０の誤作動（誤遮断）を抑制できる。したがって、遮断器２０を制御する際、特に遮断器２０を強制遮断するための制御が意図した制御指令情報である信憑性を高めることができる。よって、保護継電装置１０における信頼性を高めることができるので、例えば、１枚の基板で各電子部品を搭載したものとしても、十分に信頼性を維持することができる。その結果、信頼性を損なうことなく、構造を簡素化することができる。
【００４４】
第１実施形態の保護継電装置１０は、メイン鍵コード発生回路１２４において、所定周期ごとに乱数を発生させて、メイン鍵コードを発生させる。このため、鍵コードが所定周期ごとに変更されるので、保護継電装置１０の外部における鍵コードの不正な複製を抑制できる。したがって、保護継電装置１０における信頼性をさらに高めることができる。
【００４５】
第１実施形態の保護継電装置１０は、鍵コードと鍵合成コードとの対応を判定することにより、セキュリティインシデント対策としても活用できる。例えば、保護継電装置１０における演算素子、例えばＣＰＵがセキュリティ上の脅威によって攻撃を受けて影響を受けたとしても、鍵コードと鍵合成コードとの対応を判定することにより、その影響を受けた場合の遮断器２０の制御を中止できる。したがって、保護継電装置１０の健全性の確証を得ることができ、冗長化と相俟って、保護継電装置１０の信頼性を向上させることができる。第１実施形態の保護継電装置１０は、デジタルリレーの一般的なメリットであるハードウェアの標準化が可能である。第１実施形態の保護継電装置１０は、自動点検・自動監視機能の付加が容易である。
【００４６】
≪第２実施形態≫
次に、第２実施形態について説明する。図２は、第２実施形態の保護継電装置１０の機能ブロック構成図である。第２実施形態の保護継電装置１０は、第１実施形態の保護継電装置１０と同様の構成を有する。第２実施形態の保護継電装置１０において、メイン鍵コード発生回路１２４は、メイン鍵コードとして、複数ビット、例えば１６ビットのビット列を備えるメイン鍵コードを発生させる。メイン鍵コードには、予備ビットが設けられる。以下に説明する各コードにおいても、同様の予備ビットが設けられる。
【００４７】
メイン鍵合成コード生成回路１１８は、メイン鍵コードが備えるビット列の数の合成関数コードを備える。メイン鍵合成コード生成回路１１８は、メイン鍵コード発生回路１２４が出力したメイン鍵コードに基づいて、合成関数コードを用いて、そのビット列の数と同数、ここでは１６ビットのビット列を備えるメイン鍵合成コードを生成する。
【００４８】
第２実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第２実施形態の保護継電装置１０は、複数ビット、例えば１６ビットのメイン鍵コードを用いている。このため、保護継電装置１０は、遮断器２０を制御する際のセキュリティ強度を高めることができる。
【００４９】
≪第３実施形態≫
次に、第３実施形態について説明する。図３は、第３実施形態の保護継電装置１０の機能ブロック構成図である。第３実施形態の保護継電装置１０は、第１実施形態の保護継電装置１０と同様の構成を有する。第３実施形態の保護継電装置１０のＡＤ変換回路１１２は、合成関数コードを備える。ＡＤ変換回路１１２が備える合成関数コードは、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。
【００５０】
メイン制御回路１２０におけるメイン鍵コード発生回路１２４は、第２実施形態と同様に、複数ビットのビット列を備えるメイン鍵コードを生成してメイン保護・制御演算手段１１０に出力する。メイン鍵合成コード生成回路１１８が備える合成関数コードは、メイン鍵の全ビットについての論理演算を行うための合成関数コードである。ＡＤ変換回路１１２が備える合成関数コードは、メイン鍵の一部のビットについての論理演算を行うための合成関数コードである。
【００５１】
ＡＤ変換回路１１２は、合成関数コードを用いた論理演算により得られるメイン鍵合成コード（以下、ＡＤメイン鍵合成コード）を生成する。ＡＤメイン鍵合成コードは、例えば、メイン鍵コードにおける特定の一部に合成関数コードを用いた論理演算を行うことにより生成される。メイン保護・制御演算手段１１０は、ＡＤ変換回路１１２により生成されたＡＤメイン鍵合成コードをメイン制御回路１２０に出力する。
【００５２】
メイン制御回路１２０におけるメイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コードを照合するための照合コードのほか、メイン鍵コードのうち、ＡＤメイン鍵合成コードを生成する一部（以下、ＡＤメイン鍵コード）を用いてＡＤメイン鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＤメイン鍵合成コードを生成する際に用いるメイン鍵コードの一部を、ＡＤ変換回路１１２が備える合成関数コードを用いて論理演算を行うことで得られる。
【００５３】
メイン制御回路１２０は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コードが対応するか否かを判定する。このとき、メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６における照合により、ＡＤメイン鍵コードとＡＤメイン鍵合成コードが対応するか否かを判定する。
【００５４】
メイン制御回路１２０は、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵合成コードがいずれも対応すると判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応すると判定した場合と同様の処理を行う。メイン制御回路１２０は、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵合成コードがいずれかまたは両方が対応しないと判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応しないと判定した場合と同様の処理を行う。
【００５５】
フェールセーフ処理部２００は、メイン処理部１００と同様に、ＡＤ変換回路２１２において、合成関数コードを用いた論理演算を行いた論理演算により得られるフェールセーフ鍵合成コード（以下、ＡＤフェールセーフ鍵合成コード）を生成する。フェールセーフ処理部２００は、フェールセーフ鍵合成コード生成回路２１８において、フェールセーフ鍵コードの一部（以下、ＡＤフェールセーフ鍵コード）を用いて、フェールセーフ鍵合成コードを生成する。
【００５６】
フェールセーフ処理部２００は、強制遮断制御情報が出力された場合に、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応するか否かを判定する。このとき、フェールセーフ処理部２００は、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードが対応するか否かを判定する。
【００５７】
フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、及びＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードがいずれも対応すると判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応すると判定した場合と同様の処理を行う。フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、及びＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードがいずれかまたは両方が対応しないと判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応しないと判定した場合と同様の処理を行う。
【００５８】
第３実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第３実施形態の保護継電装置１０は、メイン処理部１００のＡＤ変換回路１１２及びフェールセーフ処理部２００のＡＤ変換回路２１２において、ＡＤメイン鍵合成コード及びＡＤフェールセーフ鍵合成コードをそれぞれ生成する。メイン鍵合成コード解読・照合回路１２６及びフェールセーフ鍵合成コード解読・照合回路２２６において、ＡＤメイン鍵合成コード及びＡＤフェールセーフ鍵合成コードが、それぞれＡＤメイン鍵コード及びＡＤフェールセーフ鍵コードと対応するか否かを判定して、遮断器２０を制御する。このため、メイン処理部１００及びフェールセーフ処理部２００におけるＡＤ変換回路１１２，２１２の故障等に基づく遮断器２０の誤作動（誤遮断）を抑制することができる。
【００５９】
≪第４実施形態≫
次に、第４実施形態について説明する。図４は、第４実施形態の保護継電装置１０の機能ブロック構成図である。第４実施形態の保護継電装置１０は、第３実施形態の保護継電装置１０と比較して、メイン保護・制御演算手段１１０にアナログフィルタ回路（Analog filter回路、以下、ＡＦ回路）１１９を備える点が異なる。さらに、及びフェールセーフ保護・制御演算手段２１０のＡＦ回路２１９を備える点が異なる。その他の点は、第３実施形態の保護継電装置１０と同様の構成を有する。なお、上記第１実施形態〜第３実施形態においても、ＡＦ回路１１９，２１９が設けられた構成としてもよい。この場合、ＡＦ回路１１９，２１９は、後述する合成関数コードを備えていなくてもよい。
【００６０】
ＡＦ回路１１９は、保護継電装置１０の外部である電力系統により入力されるアナログ情報をフィルタリングし、アナログ情報に含まれる所定成分、例えば高周波成分を除去する。ＡＦ回路１１９は、メイン制御回路１２０により出力されるメイン鍵コードを低周波成分としてアナログ情報に重畳させた検証アナログ情報を生成する。ＡＦ回路１１９は、検証アナログ情報を通過させてＡＤ変換回路１１２に出力する。フェールセーフ処理部２００におけるＡＦ回路２１９は、メイン処理部１００におけるＡＦ回路１１９と同様の処理を行う。
【００６１】
ＡＦ回路１１９は、合成関数コードを備える。ＡＦ回路１１９が備える合成関数コードは、ＡＤ変換回路１１２、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。ＡＦ回路２１９は、合成関数コードを備える。ＡＦ回路２１９が備える合成関数コードは、ＡＤ変換回路２１２、フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードと異なる合成関数コードである。
【００６２】
ＡＤ変換回路１１２は、第３実施形態と同様にしてＡＤメイン鍵合成コードを生成する。ＡＤ変換回路１１２は、検証アナログ情報に重畳されたメイン鍵コードを変換して得られたデジタル情報を、ＡＤメイン鍵合成コードにおける予備ビットに書き込む。ＡＤ変換回路１１２は、検証アナログ情報に重畳されたメイン鍵コードを変換して得られたデジタル情報としてのコード（以下、ＡＦメイン鍵合成コード）、そのままメイン鍵合成コード生成回路１１８に出力してもよい。この場合、メイン鍵合成コード生成回路１１８は、ＡＦメイン鍵合成コードを、メイン鍵合成コードにおける予備ビットに書き込む。メイン保護・制御演算手段１１０は、ＡＤ変換回路１１２により生成されたＡＤメイン鍵合成コードをメイン制御回路１２０に出力する。
【００６３】
メイン制御回路１２０におけるメイン鍵合成コード解読・照合回路（検証部の一例）１２６は、メイン鍵合成コード及びＡＤメイン鍵合成コードを照合するための照合コードのほか、ＡＦメイン鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＦメイン鍵合成コードを生成する際に用いるメイン鍵コードの一部を、ＡＤ変換回路１１２が備える合成関数コードを用いて論理演算を行うことで得られる。
【００６４】
メイン処理部１００は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵コードがそれぞれ対応するか否かを判定する。このとき、メイン処理部１００は、メイン鍵合成コード解読・照合回路１２６における照合により、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応するか否かを判定する。メイン鍵合成コード解読・照合回路１２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応するか否かを判定により、ＡＦ回路１１９の動作を検証する。メイン鍵合成コード解読・照合回路１２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応する場合に、ＡＦ回路１１９の動作は正常と判定し、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応しない場合に、ＡＦ回路１１９の動作は異常と判定する。
【００６５】
メイン処理部１００は、メイン鍵コードとメイン鍵合成コード、ＡＤメイン鍵コードとＡＤメイン鍵合成コードが、ＡＦメイン鍵コードとＡＦメイン鍵合成コードいずれも対応すると判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応すると判定した場合と同様の処理を行う。メイン処理部１００は、メイン鍵コードとメイン鍵合成コード、ＡＤメイン鍵コードとＡＤメイン鍵合成コード、及びＡＦメイン鍵コードとＡＦメイン鍵合成コードの少なくとも１組が対応しないと判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応しないと判定した場合と同様の処理を行う。
【００６６】
フェールセーフ処理部２００は、メイン処理部１００と同様に、ＡＤ変換回路２１２において、第３実施形態と同様にしてＡＤメイン鍵合成コードを生成する。ＡＤ変換回路２１２は、アナログ情報に重畳されたフェールセーフ鍵コードを変換して得られたデジタル情報を、ＡＤメイン鍵合成コードにおける予備ビットに書き込む。ＡＤ変換回路２１２は、アナログ情報に重畳されたフェールセーフ鍵コードを変換して得られたデジタル情報としてのコード（以下、ＡＦフェールセーフ鍵合成コード）、そのままフェールセーフ鍵合成コード生成回路２１８に出力してもよい。この場合、フェールセーフ鍵合成コード生成回路２１８は、ＡＦフェールセーフ鍵合成コードを、フェールセーフ鍵合成コードにおける予備ビットに書き込む。フェールセーフ保護・制御演算手段２１０は、ＡＤ変換回路２１２により生成されたＡＤフェールセーフ鍵合成コードをフェールセーフ制御回路２２０に出力する。
【００６７】
フェールセーフ制御回路２２０におけるフェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ鍵合成コード及びＡＤフェールセーフ鍵合成コードを照合するための照合コードのほか、ＡＦフェールセーフ鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＦフェールセーフ鍵合成コードを生成する際に用いるフェールセーフ鍵コードの一部を、ＡＤ変換回路２１２が備える合成関数コードを用いて論理演算を行うことで得られる。
【００６８】
フェールセーフ処理部２００は、強制遮断制御情報が出力された場合に、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応するか否かを判定する。このとき、フェールセーフ処理部２００は、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、ＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードが対応するか否かを判定する。フェールセーフ鍵合成コード解読・照合回路２２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応する場合に、ＡＦ回路２１９の動作は正常と判定し、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応しない場合に、ＡＦ回路２１９の動作は異常と判定する。
【００６９】
フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードが、ＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードいずれも対応すると判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応すると判定した場合と同様の処理を行う。フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コード、及びＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードの少なくとも１組が対応しないと判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応しないと判定した場合と同様の処理を行う。
【００７０】
第４実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第４実施形態の保護継電装置１０は、メイン処理部１００のＡＦ回路１１９及びフェールセーフ処理部２００のＡＦ回路２１９において、ＡＦメイン鍵合成コード及びＡＦフェールセーフ鍵合成コードをそれぞれ生成する。メイン鍵合成コード解読・照合回路１２６及びフェールセーフ鍵合成コード解読・照合回路２２６において、ＡＦメイン鍵合成コード及びＡＦフェールセーフ鍵合成コードが、それぞれＡＦメイン鍵コード及びＡＦフェールセーフ鍵コードと対応するか否かを判定して、遮断器２０を制御する。このため、メイン処理部１００及びフェールセーフ処理部２００におけるＡＦ回路１１９，２１９の故障等に基づく遮断器２０の誤作動（誤遮断）を抑制することができる。
【００７１】
上記各実施形態において、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにＡＤ変換回路１１２，２１２を設けているが、他の態様でもよい。例えば、メイン処理部１００及びフェールセーフ処理部２００の外部に、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにデジタル情報を出力する１つのＡＤ変換回路を設けてもよい。第４実施形態において、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにＡＦ回路１１９，２１９を設けているが、他の態様でもよい。例えば、メイン処理部１００及びフェールセーフ処理部２００の外部に、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにアナログ情報を出力する１つのＡＦ回路を設けてもよい。メイン処理部１００及びフェールセーフ処理部２００の外部に１つのＡＤ変換回路が設けられる場合に、そのＡＤ変換回路にアナログ情報を出力するＡＦ回路を設けてもよい。
【００７２】
≪ハードウェアの構成≫
次に、各実施形態における保護継電装置１０のハードウェアの構成について説明する。なお、以下の説明において、基板上に実装される各チップ部品は、相対的な位置関係を特定するものではなく、各チップ部品は、基板上の任意の位置に配置可能である。
【００７３】
≪第１の構成例≫
図５は、保護継電装置１０のハードウェアの第１の構成例を示す図である。図５に示すように、第１の構成例において、保護継電装置１０は、基板５００を備える。基板５００には第１ＡＦ回路５１０、第１ＡＤ変換回路５２０、第１ＣＰＵ（Central Processing Unit）５３０、第１ＦＰＧＡ（field-programmable gate array）５４０、第２ＡＦ回路５５０、第２ＡＤ変換回路５６０、第２ＣＰＵ５７０、及び第２ＦＰＧＡ５８０が実装されている。
【００７４】
第１ＡＦ回路５１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路５２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。第１ＣＰＵ５３０は、メイン保護・制御演算手段１１０として機能する。第１ＦＰＧＡ５４０は、メイン制御回路１２０として機能する。
【００７５】
第２ＡＦ回路５５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路５６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。第２ＣＰＵ５７０は、フェールセーフ保護・制御演算手段２１０として機能する。第２ＦＰＧＡ５８０は、フェールセーフ制御回路２２０として機能する。
【００７６】
このように、第１の構成例では、２つのＣＰＵ及びＦＰＧＡを用いて、それぞれメイン保護・制御演算手段１１０、メイン制御回路１２０、フェールセーフ保護・制御演算手段２１０、フェールセーフ制御回路２２０として機能させている。なお、それぞれの機能を果たすチップ部品等の部品として、他の部品を用いてもよい。例えば、メイン保護・制御演算手段１１０やフェールセーフ保護・制御演算手段２１０に利用するチップ部品として、ＣＰＵ以外の部品、例えばＦＰＧＡを用いてもよい。例えば、メイン制御回路１２０やフェールセーフ制御回路２２０に利用するチップ部品として、ＦＰＧＡ以外の部品、例えばＣＰＵを用いてもよい。以下の他の構成例において、ＣＰＵに代えてＦＰＧＡを利用したり、ＦＰＧＡに代えてＣＰＵを利用したりするなど、好適となるチップ部品を適宜利用してもよい。
【００７７】
≪第２の構成例≫
図６は、保護継電装置１０のハードウェアの第２の構成例を示す図である。図６に示すように、第２の構成例において、保護継電装置１０は、基板６００を備える。基板６００には第１ＡＦ回路６１０、第１ＡＤ変換回路６２０、共通ＣＰＵ（第１チップ部品の一例）６３０、第１ＦＰＧＡ６４０、第２ＡＦ回路６５０、第２ＡＤ変換回路６６０、及び第２ＦＰＧＡ６７０が実装されている。
【００７８】
第１ＡＦ回路６１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路６２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。共通ＣＰＵ６３０は、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能する。第１ＦＰＧＡ６４０は、メイン制御回路１２０として機能する。
【００７９】
第２ＡＦ回路６５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路６６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。第２ＦＰＧＡ６８０は、フェールセーフ制御回路２２０として機能する。
【００８０】
共通ＣＰＵ６３０と、第１ＦＰＧＡ６４０及び第２ＦＰＧＡと、の間の情報の入出力に関して、共通ＣＰＵ６３０と第１ＦＰＧＡ６４０間には２本の信号線が設けられている。共通ＣＰＵ６３０と第２ＦＰＧＡ６８０間には２本の信号線が設けられている。
【００８１】
第２の構成例では、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能するチップ部品として共通ＣＰＵ６３０を用いている。このため、ＣＰＵ等のチップ部品が実装された単独の基板（演算基板）でも、メイン処理部１００及びフェールセーフ処理部２００としての機能演算の健全性を確保した上で、システム的な冗長化を図ることができる。したがって、基板の数の削減やチップ部品の少量化による構造の簡素化寄与することができる。
【００８２】
共通ＣＰＵ６３０と第１ＦＰＧＡ６４０間及び共通ＣＰＵ６３０と第２ＦＰＧＡ６８０の間には、それぞれ２本の信号線が設けられている。このため、第１ＦＰＧＡ６４０からメイン鍵コード、共通ＣＰＵ６３０からメイン鍵合成コード、第２ＦＰＧＡ６８からフェールセーフ鍵コード、共通ＣＰＵ６３０からフェールセーフ鍵合成コードを同時に出力することができる。したがって、情報を入出力する際のタイムロスを抑制できる。
【００８３】
≪第３の構成例≫
図７は、保護継電装置１０のハードウェアの第３の構成例を示す図である。図６に示すように、第３の構成例において、保護継電装置１０は、基板７００を備える。基板７００には第１ＡＦ回路７１０、第１ＡＤ変換回路７２０、共通ＣＰＵ７３０、共通ＦＰＧＡ（第２チップ部品の一例）７４０、第２ＡＦ回路７５０、及び第２ＡＤ変換回路７６０が実装されている。
【００８４】
第１ＡＦ回路７１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路７２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。共通ＣＰＵ７３０は、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能する。共通ＦＰＧＡ７４０は、メイン制御回路１２０及びフェールセーフ制御回路２２０として機能する。
【００８５】
第２ＡＦ回路７５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路７６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。共通ＣＰＵ７３０と、共通ＦＰＧＡ７４０との間の情報の入出力に関して、共通ＣＰＵ６３０と共通ＦＰＧＡ７４０間には４本の信号線が設けられている。
【００８６】
第３の構成例では、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能するチップ部品として共通ＣＰＵ７３０を用いている。さらに、メイン制御回路１２０及びフェールセーフ制御回路２２０として機能するチップ部品として共通ＦＰＧＡを用いている。このため、ＣＰＵ、ＦＰＧＡ等のチップ部品が実装された単独の基板（演算基板）でも、メイン処理部１００及びフェールセーフ処理部２００としての機能演算の健全性を確保した上で、システム的な冗長化を図ることができる。したがって、基板の数の削減やチップ部品の少量化による構造の簡素化に寄与することができる。
【００８７】
共通ＣＰＵ７３０と共通ＦＰＧＡ７４０間には、４本の信号線が設けられている。このため、共通ＦＰＧＡ７４０からメイン鍵コード及びフェールセーフ鍵コード、共通ＣＰＵ７３０からメイン鍵合成コード及びフェールセーフ鍵合成コードを同時に出力することができる。したがって、情報を入出力する際のタイムロスを抑制できる。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８９】
１０…保護継電装置、２０…遮断器、１００…メイン処理部、１１０…メイン保護・制御演算手段、１１２…ＡＤ変換回路、１１４…メイン制御演算部、１１６…メイン保護演算部、１１８…メイン鍵合成コード生成回路、１１９…ＡＦ回路、１２０…メイン制御回路、１２２…通電制御回路、１２４…メイン鍵コード発生回路、１２６…メイン鍵合成コード解読・照合回路、２００…フェールセーフ処理部、２１０…フェールセーフ保護・制御演算手段、２１２…ＡＤ変換回路、２１４…フェールセーフ制御演算部、２１６…フェールセーフ保護演算部、２１８…フェールセーフ鍵合成コード生成回路、２１９…ＡＦ回路、２２０…フェールセーフ制御回路、２２２…通電制御回路、２２４…フェールセーフ鍵コード発生回路、２２６…フェールセーフ鍵合成コード解読・照合回路、５００，６００，７００…基板、５１０，６１０，７１０…第１ＡＦ回路、５２０，６２０，７２０…第１ＡＤ変換回路、５３０…第１ＣＰＵ、５４０，６４０…第１ＦＰＧＡ、５５０，６５０…第２ＡＦ回路、５６０，６６０…第２ＡＤ変換回路、５７０…第２ＣＰＵ，５８０，６８０…第２ＦＰＧＡ，６３０，７３０…共通ＣＰＵ、７４０…共通ＦＰＧＡ
【要約】
第１保護制御演算手段と、第１制御回路と、第２保護制御演算手段と、第２制御回路と、を持つ。両制御回路は、両保護制御演算手段の判定結果に基づいて、電力系統に設けられた遮断器を制御する。両制御回路は、鍵コードを発生させる。両保護制御手段は、鍵コードに基づいて、鍵合成コードを生成する。両制御回路は、鍵コードと鍵合成コードが対応することを条件に電力系統に設けられた遮断器を制御する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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