(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた、ボトムゲート型の第１の薄膜トランジスタと、
トップゲート型の第２の薄膜トランジスタと、を少なくとも備え、
前記第１の薄膜トランジスタは、
前記基板上に設けられた第１のゲート電極と、
前記第１のゲート電極上に設けられた第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１の半導体層と、
前記第１の半導体層上に設けられた第１の保護絶縁層と、
前記第１の保護絶縁層を貫通する第１の開口部および第２の開口部を通して前記第１の半導体層にそれぞれ接する、第１のソース電極および第１のドレイン電極と、を有し、
前記第２の薄膜トランジスタは、
前記基板上に設けられた第２のソース電極および第２のドレイン電極と、
前記第２のソース電極および前記第２のドレイン電極上に設けられた第２の保護絶縁層と、
前記第２の保護絶縁層上に設けられ、それぞれ前記第２の保護絶縁層を貫通する第３の開口部および第４の開口部を通して、前記第２のソース電極および前記第２のドレイン電極に接する第２の半導体層と、
前記第２の半導体層上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有し、
少なくとも前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、
前記画素は、
エレクトロルミネッセンス素子と、
互いに直交するソース配線およびゲート配線と、
前記ソース配線と平行し、前記エレクトロルミネッセンス素子に前記第１の薄膜トランジスタを介して駆動電流を供給する駆動電流配線と、
前記第１のソース電極、前記第１のドレイン電極および前記第２のゲート電極上に設けられた第３の保護絶縁層と、
前記第３の保護絶縁層上に設けられ、前記第３の保護絶縁層を貫通する第５の開口部を通して、前記第１のドレイン電極と接するアノード電極と、を備え、
前記エレクトロルミネッセンス素子は、前記アノード電極上に設けられ、
前記第１のゲート電極、前記第２のソース電極、前記第２のドレイン電極、前記ソース配線および前記駆動電流配線は、同層で同じ第１の導電膜で形成され、
前記第２のソース電極は前記ソース配線の一部として形成され、
前記第１のゲート電極と前記第２のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、
前記第１のゲート絶縁層および前記第２の保護絶縁層は、同層で同じ第１の絶縁膜で形成され、
前記第１の半導体層および前記第２の半導体層は、同層で同じ半導体膜で形成され、
前記第１の保護絶縁層および前記第２のゲート絶縁層は、同層で同じ第２の絶縁膜で形成され、
前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極および前記ゲート配線は、同層で同じ第２の導電膜で形成され、
前記第２のゲート電極は前記ゲート配線から延在して形成され、
前記第１のソース電極と前記駆動電流配線は電気的に接続される、薄膜トランジスタ基板。
【請求項２】
基板と、
前記基板上に設けられた、ボトムゲート型の第１の薄膜トランジスタと、
トップゲート型の第２の薄膜トランジスタと、を少なくとも備え、
前記第１の薄膜トランジスタは、
前記基板上に設けられた第１のゲート電極と、
前記第１のゲート電極上に設けられた第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１の半導体層と、
前記第１の半導体層上に設けられた第１の保護絶縁層と、
前記第１の保護絶縁層を貫通する第１の開口部および第２の開口部を通して前記第１の半導体層にそれぞれ接する、第１のソース電極および第１のドレイン電極と、を有し、
前記第２の薄膜トランジスタは、
前記基板上に設けられた第２のソース電極および第２のドレイン電極と、
前記第２のソース電極および前記第２のドレイン電極上に設けられた第２の保護絶縁層と、
前記第２の保護絶縁層上に設けられ、それぞれ前記第２の保護絶縁層を貫通する第３の開口部および第４の開口部を通して、前記第２のソース電極および前記第２のドレイン電極に接する第２の半導体層と、
前記第２の半導体層上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有し、
少なくとも前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、
前記画素は、
発光ダイオード素子と、
互いに直交するソース配線およびゲート配線と、
前記ソース配線と平行し、前記発光ダイオード素子に前記第１の薄膜トランジスタを介して電気的に接続される第１の配線と、
前記ゲート配線と平行し、前記発光ダイオード素子に電気的に接続される第２の配線と、
前記第１のソース電極、前記第１のドレイン電極および前記第２のゲート電極上に設けられた第３の保護絶縁層と、
前記第３の保護絶縁層上に設けられ、それぞれ前記第３の保護絶縁層を貫通する第５の開口部および第６の開口部を通して、前記第１のドレイン電極および前記第２の配線と接する第１の電極および第２の電極と、を備え、
前記発光ダイオード素子は、前記第１および第２の電極上に設けられ、
前記第１のゲート電極、前記第２のソース電極、前記第２のドレイン電極、前記ソース配線および前記第１の配線は、同層で同じ第１の導電膜で形成され、
前記第２のソース電極は前記ソース配線の一部として形成され、
前記第１のゲート電極と前記第２のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、
前記第１のゲート絶縁層および前記第２の保護絶縁層は、同層で同じ第１の絶縁膜で形成され、
前記第１の半導体層および前記第２の半導体層は、同層で同じ半導体膜で形成され、
前記第１の保護絶縁層および前記第２のゲート絶縁層は、同層で同じ第２の絶縁膜で形成され、
前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記ゲート配線および前記第２の配線は、同層で同じ第２の導電膜で形成され、
前記第２のゲート電極は前記ゲート配線から延在して形成され、
前記第１のソース電極と前記第１の配線は電気的に接続される、薄膜トランジスタ基板。
【請求項３】
前記第２のゲート電極は、
平面視で、前記第２のソース電極および前記第２のドレイン電極と重ならないように設けられる、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項４】
前記半導体膜は、金属酸化物を含む酸化物半導体膜で構成される、請求項１から請求項３の何れか１項に記載の薄膜トランジスタ基板。
【請求項５】
前記第１のドレイン電極は、前記容量電極の上方に前記第２の絶縁膜を介して設けられ、
前記保持容量は、
前記容量電極と前記第１のドレイン電極との間に形成される、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項６】
前記第１のソース電極は、前記容量電極の上方に前記第２の絶縁膜を介して設けられ、
前記保持容量は、
前記容量電極と前記第１のソース電極との間に形成される、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項７】
前記第１のドレイン電極は、前記容量電極の上方に前記第２のゲート絶縁層を介して設けられ、
前記第１のソース電極は、前記容量電極の上方に前記第２のゲート絶縁層を介して設けられ、
前記保持容量は、
前記容量電極と前記第１のドレイン電極との間に形成される第１の保持容量と、
前記容量電極と前記第１のソース電極との間に形成される第２の保持容量と、を含む、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項８】
前記第１の保護絶縁層は、
前記第１の薄膜トランジスタの前記第１の開口部と前記第２の開口部との間において、前記第１の半導体層の第１のチャネル領域を保護する第１のチャネル保護層として機能し、
前記第２の保護絶縁層は、
前記第２の薄膜トランジスタの前記第３の開口部と前記第４の開口部との間において、前記第２の半導体層の第２のチャネル領域を保護する第２のチャネル保護層として機能する、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項９】
請求項１または請求項２記載の薄膜トランジスタ基板を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を有する薄膜トランジスタ基板およびそれを備えた表示装置に関する。
【背景技術】
【０００２】
近年、表示素子として有機ＥＬ（Electro Luminescence；ＥＬ）素子およびＬＥＤ（Light Emitting Diode；ＬＥＤ）素子のような発光体を用いたディスプレイが、自発光型表示装置の表示パネルのひとつとして一般に用いられるようになってきた。【０００３】
ＴＦＴをスイッチング素子として用いたアクティブマトリックス基板（以下、ＴＦＴ基板と呼称）が、このような電気光学表示装置に利用されるものとして知られている。ＴＦＴ基板を用いた電気光学表示装置では、表示性能の向上に必要なＴＦＴ特性の高性能化および高信頼性化が要求されるだけでなく、製造工程を簡略化して製造を効率的に行うことによる低コスト化も要求されている。【０００４】
有機ＥＬ素子とは、アノード電極とカソード電極の間に有機ＥＬ素子を含む電界発光層を挟んだ構造を基本構成とするものであり、アノード電極とカソード電極の間に電圧を加えることで、アノード側から正孔（ホール）が、カソード側から電子が注入される電流制御によって有機ＥＬ素子が発光する。【０００５】
有機ＥＬ素子を平面状にアレイ状に複数形成して構成される有機ＥＬディスプレイの場合、有機ＥＬ素子を駆動するための基本的な画素駆動回路は、２つのＴＦＴと１つの保持容量で構成されている。【０００６】
２つのＴＦＴのうち、１つは表示画素を選択するためのスイッチング（選択）ＴＦＴであり、もう１つは有機ＥＬ素子を発光させるための電流を供給する画素駆動ＴＦＴである。保持容量は、例えば画素駆動ＴＦＴのゲート電極を一方の電極とし、画素駆動ＴＦＴのソース電極またはドレイン電極をもう一方の電極として、絶縁層を挟んで互いに対向させた態様で構成される。選択ＴＦＴのゲート電極に接続された走査線（ゲート線）が選択されると選択ＴＦＴがオンとなり、選択ＴＦＴに接続された信号線（ソース線）から信号電圧が保持容量に蓄積される。保持容量に蓄積された信号電圧によって画素駆動ＴＦＴがオンとなり、設定された電流が画素駆動ＴＦＴのドレイン電極から出力され、さらに画素駆動ＴＦＴのドレイン電極に接続されたアノード電極（画素電極）から有機ＥＬ素子に供給されて発光状態となる。この発光状態は次の書き込みが行われるまで保持される。このような画素駆動回路の具体的な基本構成は、例えば特許文献１に開示されている。【０００７】
従来の電気光学表示装置用ＴＦＴ基板のＴＦＴの半導体チャネル層には、一般的にアモルファス（非晶質）シリコン（ａ−Ｓｉ）が用いられてきた。その主な理由として、アモルファスであるために大面積の基板上でも特性の均一性がよい膜が形成できること、また、比較的低温で形成できるので耐熱性に劣る安価なガラス基板上でも製造でき、表示装置用ディスプレイの製造コストを抑えることができること、さらには耐熱性に劣る樹脂製基板上でも製造できるので、折り曲げが可能な表示装置用ディスプレイを製造できること、などが挙げられる。【０００８】
一方、近年になって、例えば、特許文献２および３、非特許文献１に開示されるように、酸化物半導体をチャネル層に用いたＴＦＴ（酸化物半導体ＴＦＴ）が開発され、実用化が進められている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系などが挙げられる。【０００９】
酸化物半導体は、組成を適正化することによって、比較的低温でも均一性がよいアモルファス状態の膜が安定的に得られるだけでなく、従来のａ−Ｓｉよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。【００１０】
しかし、酸化物半導体は、一般的に薬液耐性に乏しく、シュウ酸（Oxalic Acid）系のような弱酸系の薬液でも容易に溶けてしまうという性質がある。従って、ａ−Ｓｉで主流となっているＢＣＥ（バックチャネルエッチング）型ＴＦＴに酸化物半導体を用いる場合、酸薬液を用いたウエットエッチングを行うことによって、チャネル層の直上のソース電極およびドレイン電極を形成すると、チャネル層の酸化物半導体もエッチングされ、信頼性の高いチャネル領域を形成することができないという問題があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第９７０４８８７号明細書
【特許文献２】特開２００４−１０３９５７号公報
【特許文献３】特開２００５−７７８２２号公報
【特許文献４】米国特許第９７２１９７３号明細書
【非特許文献】
【００１２】
【非特許文献１】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年，第432巻，第488頁〜第492頁
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１の例えばＦｉｇ．２、Ｆｉｇ．３およびＦｉｇ．５には、基板上に選択ＴＦＴと、選択ＴＦＴ上に画素駆動ＴＦＴが配設された有機ＥＬディスプレイ用のＴＦＴ基板が開示されている。ＴＦＴ基板には、一部ＢＣＥ型のＴＦＴが含まれている。従って、これらのＴＦＴ基板のチャネル層に、高移動度を有する酸化物半導体を用いる場合は、薬液耐性および環境耐性を確保して高信頼性を得るために、すべてのＴＦＴをＥＳ型ＴＦＴで構成する必要がある。このために、有機ＥＬ素子形成前までのＴＦＴ基板を完成させるためには、少なくとも以下に示される(1)〜(10)の１０回の写真製版工程が必要であると考えられる。【００１４】
(1) 選択ＴＦＴのゲート電極の形成工程
(2) 選択ＴＦＴのチャネル層の形成工程
(3) 選択ＴＦＴのチャネル層上のエッチングストッパ（ＥＳ）層の形成工程
(4) 選択ＴＦＴのソース電極、ドレイン電極、駆動用ＴＦＴのゲート電極の形成工程
(5) 画素駆動ＴＦＴのチャネル層の形成工程
(6) 画素駆動ＴＦＴのチャネル層上のＥＳ層の形成工程
(7) 画素駆動ＴＦＴのソース電極（駆動電流供給電極）、ドレイン電極の形成工程
(8) 保護絶縁層のコンタクトホールの形成工程
(9) 画素電極の形成工程
(10) 画素分離層（バンク層）の画素開口部の形成工程【００１５】
また、特許文献４の例えばＦｉｇ．７に開示される有機ＥＬディスプレイ用のＴＦＴ基板の構成では、選択ＴＦＴおよび画素駆動ＴＦＴともにＥＳ型ＴＦＴで構成され、有機ＥＬ層形成前までのＴＦＴ基板を８回の写真製版工程で形成することができ、特許文献１の方法に比べて製造を効率よく行うことができるが、これ以上に写真製版工程を減らすことは難しい。【００１６】
本開示は上記のような問題を解決するためになされたものであり、ＴＦＴを有するＴＦＴ基板を、製造工程を簡略化して生産性よく低コストで得る技術を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本開示に係る薄膜トランジスタ基板は、基板と、前記基板上に設けられた、ボトムゲート型の第１の薄膜トランジスタと、トップゲート型の第２の薄膜トランジスタと、を少なくとも備え、前記第１の薄膜トランジスタは、前記基板上に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第１の保護絶縁層と、前記第１の保護絶縁層を貫通する第１の開口部および第２の開口部を通して前記第１の半導体層にそれぞれ接する、第１のソース電極および第１のドレイン電極と、を有し、前記第２の薄膜トランジスタは、前記基板上に設けられた第２のソース電極および第２のドレイン電極と、前記第２のソース電極および前記第２のドレイン電極上に設けられた第２の保護絶縁層と、前記第２の保護絶縁層上に設けられ、それぞれ前記第２の保護絶縁層を貫通する第３の開口部および第４の開口部を通して、前記第２のソース電極および前記第２のドレイン電極に接する第２の半導体層と、前記第２の半導体層上に設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有し、少なくとも前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、前記画素は、エレクトロルミネッセンス素子と、互いに直交するソース配線およびゲート配線と、前記ソース配線と平行し、前記エレクトロルミネッセンス素子に前記第１の薄膜トランジスタを介して駆動電流を供給する駆動電流配線と、前記第１のソース電極、前記第１のドレイン電極および前記第２のゲート電極上に設けられた第３の保護絶縁層と、前記第３の保護絶縁層上に設けられ、前記第３の保護絶縁層を貫通する第５の開口部を通して、前記第１のドレイン電極と接するアノード電極と、を備え、前記エレクトロルミネッセンス素子は、前記アノード電極上に設けられ、前記第１のゲート電極、前記第２のソース電極、前記第２のドレイン電極、前記ソース配線および前記駆動電流配線は、同層で同じ第１の導電膜で形成され、前記第２のソース電極は前記ソース配線の一部として形成され、前記第１のゲート電極と前記第２のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、前記第１のゲート絶縁層および前記第２の保護絶縁層は、同層で同じ第１の絶縁膜で形成され、前記第１の半導体層および前記第２の半導体層は、同層で同じ半導体膜で形成され、前記第１の保護絶縁層および前記第２のゲート絶縁層は、同層で同じ第２の絶縁膜で形成され、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極および前記ゲート配線は、同層で同じ第２の導電膜で形成され、前記第２のゲート電極は前記ゲート配線から延在して形成され、前記第１のソース電極と前記駆動電流配線は電気的に接続される。
【発明の効果】
【００１８】
本開示によれば、ボトムゲート型の第１の薄膜トランジスタおよびトップゲート型の第２の薄膜トランジスタの各層の構成が共通化されるので、製造工程を簡略化して生産性よく製造できるので、製造コストを低減できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係るＴＦＴ基板の構成を概略的に示す断面図である。
【図２】実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３】実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。
【図４】実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。
【図５】実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。
【図６】実施の形態２に係るＴＦＴ基板の全体構成を模式的に示す平面図である。
【図７】実施の形態２に係るＴＦＴ基板の平面構成を概略的に示す平面図である。
【図８】実施の形態２に係るＴＦＴ基板の構成を概略的に示す断面図である。
【図９】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図１０】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図１１】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図１２】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図１３】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図１４】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図１５】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図１６】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図１７】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図１８】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図１９】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図２０】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図２１】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図２２】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図２３】実施の形態２に係るＴＦＴ基板の製造方法を説明する平面図である。
【図２４】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図２５】実施の形態２に係るＴＦＴ基板を備えた表示装置を模式的に示す斜視図である。
【図２６】実施の形態３に係るＴＦＴ基板の画素部駆動回路の構成を模式的に示す図である。
【図２７】実施の形態３に係るＴＦＴ基板の平面構成を概略的に示す平面図である。
【図２８】実施の形態３に係るＴＦＴ基板の構成を概略的に示す断面図である。
【図２９】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図３０】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３１】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図３２】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３３】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図３４】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３５】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図３６】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３７】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図３８】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図３９】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図４０】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図４１】実施の形態３に係るＴＦＴ基板の製造方法を説明する平面図である。
【図４２】実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。
【図４３】実施の形態３に係るＴＦＴ基板にＬＥＤ素子を実装した構成を示す断面図である。
【図４４】実施の形態３に係るＴＦＴ基板を備えた表示装置を模式的に示す斜視図である。
【図４５】実施の形態３の変形例１に係るＴＦＴ基板の画素部駆動回路の構成を模式的に示す図である。
【図４６】実施の形態３の変形例１に係るＴＦＴ基板の構成を概略的に示す平面図である。
【図４７】実施の形態３の変形例２に係るＴＦＴ基板の画素部駆動回路の構成を模式的に示す図である。
【図４８】実施の形態３の変形例２に係るＴＦＴ基板の構成を概略的に示す平面図である。
【図４９】信号発生回路の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下に説明する実施の形態におけるＴＦＴ基板は、表示素子として有機ＥＬ素子またはＬＥＤ素子のような発光体を用いた自発光型表示装置用のアクティブマトリックス基板として用いることができるが、その他にも液晶表示装置（Liquid Crystal display；ＬＣＤ）も含めた信号駆動回路を有するＴＦＴ基板にも適用することができる。
【００２１】
＜実施の形態１＞
＜ＴＦＴ基板の構成＞
図１は、実施の形態１に係るＴＦＴ基板１００の構成を概略的に示す断面図である。ＴＦＴ基板１００は、ＴＦＴ１０１（第１の薄膜トランジスタ）およびＴＦＴ１０２（第２の薄膜トランジスタ）を備えている。図においては、ＴＦＴ１０１が形成される第１のＴＦＴ部を図の右側に、ＴＦＴ１０２が形成される第１のＴＦＴ部を図の左側に示している。ＴＦＴ１０１およびＴＦＴ１０２は、透明絶縁性を有する同一の基板１、例えばガラス基板上に配設されている。
【００２２】
＜第１のＴＦＴの構成＞
ＴＦＴ１０１は、ボトムゲート逆スタガ構造でチャネルを保護する構成を採り、基板１上に、第１の導電膜で構成されるゲート電極２（第１のゲート電極）が設けられ、ゲート電極２を覆うように、第１の絶縁膜で構成されるゲート絶縁層５（第１のゲート絶縁層）が設けられている。そして、ゲート絶縁層５上のゲート電極２と重なる領域に、半導体膜で構成される半導体層９（第１の半導体層）が設けられている。さらに、ゲート絶縁層５上および半導体層９上に、第２の絶縁膜で構成される保護絶縁層１１（第１の保護絶縁層）が設けられている。
【００２３】
半導体層９と重なる領域の保護絶縁層１１には、下層の半導体層９の表面が露出するように、それぞれ開口部１３（第１の開口部）および開口部１４（第２の開口部）が設けられている。
【００２４】
開口部１３は、半導体層９のソース領域となる表面を露出させるソース領域コンタクトホールであり、開口部１４は、半導体層９のドレイン領域となる表面を露出させるドレイン領域コンタクトホールである。そして、保護絶縁層１１上には、開口部１３を通して半導体層９と接するように、第２の導電膜で構成されるソース電極１５（第１のソース電極）が設けられ、開口部１４を通して半導体層９と接するように、第２の導電膜で構成されるドレイン電極１６（第１のドレイン電極）が設けられている。
【００２５】
ソース電極１５とドレイン電極１６は、半導体層９と重なる領域内で互いに分離して設けられており、半導体層９においてソース電極１５とドレイン電極１６とで挟まれる離間領域が、ＴＦＴ１０１のチャネル領域ＣＬ１（第１のチャネル領域）として規定される。
【００２６】
チャネル領域ＣＬ１上の保護絶縁層１１は、半導体層９のチャネル領域ＣＬ１をプロセスダメージ等から保護するチャネル保護層（第１のチャネル保護層）として機能する。従って、ＴＦＴ１０１は、特性および信頼性に優れたＴＦＴとなる。
【００２７】
＜第２のＴＦＴの構成＞
ＴＦＴ１０２は、トップゲート順スタガ構造でチャネルを保護する構成を採り、ガラス基板１上に、第１の導電膜で構成されるソース電極３（第２のソース電極）とドレイン電極４（第２のドレイン電極）が互いに分離して設けられ、その上に第１の絶縁膜で構成される保護絶縁層６（第２の保護絶縁層）が設けられている。保護絶縁層６には、ソース電極３の表面の一部を露出させる開口部７（第３の開口部）と、ドレイン電極４の表面の一部を露出させる開口部８（第４の開口部）が設けられている。
【００２８】
保護絶縁層６上には、開口部７を通して下層のソース電極３と接するとともに、開口部８を通して下層のドレイン電極４と接するように、半導体膜で構成される半導体層１０（第２の半導体層）が設けられている。下層のソース電極３およびドレイン電極４は、半導体層１０と重なる領域内で互いに分離して設けられており、半導体層１０においてソース電極３とドレイン電極４とで挟まれる離間領域が、ＴＦＴ１０２のチャネル領域ＣＬ２（第２のチャネル領域）として規定される。
【００２９】
そして、保護絶縁層６上および半導体層１０上に、第２の絶縁膜で構成されるゲート絶縁層１２（第２のゲート絶縁層）が設けられ、さらに半導体層１０のチャネル領域ＣＬ２と重なる領域のゲート絶縁層１２上に、第２の導電膜で構成されるゲート電極１７（第２のゲート電極）が設けられている。
【００３０】
チャネル領域ＣＬ２の保護絶縁層６は、半導体層１０のチャネル領域ＣＬ２をプロセスダメージ等から保護するチャネル保護層（第２のチャネル保護層）として機能する。従って、ＴＦＴ１０２は、特性および信頼性に優れたＴＦＴとなる。
【００３１】
さらに、ゲート電極１７を、下層のソース電極３およびドレイン電極４と重ならないように配設することで、ゲート電極とソース電極、ドレイン電極との間で形成される寄生容量をなくすことができ、応答性に優れた特性を得ることができる。
【００３２】
以上説明したように、実施の形態１のＴＦＴ基板１００によれば、ボトムゲート逆スタガ構造のチャネル保護型のＴＦＴ１０１と、トップゲート順スタガ構造のチャネル保護型のＴＦＴ１０２の異なる構造および特性を有するＴＦＴを、同じ基板上に配設することができる。
【００３３】
＜ＴＦＴ基板の製造方法＞  
以下、実施の形態１に係るＴＦＴ基板１００の製造方法について、図２〜図５を用いて説明する。なお、製造の最終工程図は、図１に対応している。
【００３４】
＜１回目の写真製版工程：図２＞
まず、ガラス等の透明絶縁性を有する基板１を洗浄液または純水を用いて洗浄する。本実施の形態１では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に第１の導電膜を形成する。
【００３５】
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
【００３６】
本実施の形態１では、第１の導電膜としてＭｏを使用し、Ａｒ（アルゴン）ガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、リン酸（Phosphoric Acid）、酢酸（Acetic Acid）および硝酸（Nitric Acid）を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２に示すように、基板１上に、ＴＦＴ１０１のゲート電極２およびＴＦＴ１０２のソース電極３およびドレイン電極４が同時に形成される。
【００３７】
＜２回目の写真製版工程：図３＞
次に、基板１の主面上の全体に第１の絶縁膜を形成する。本実施の形態１では、化学的気相成膜（Chemical Vapor Deposition；ＣＶＤ）法を用いて、第１の絶縁膜として酸化シリコン膜（ＳｉＯ膜）を形成した。ここでは、厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で形成した。なお、第１の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えば窒化シリコン膜（ＳｉＮ膜）を用いることができる。ＳｉＮ膜もＳｉＯ膜と同様にＣＶＤ法で成膜することができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【００３８】
次に、２回目の写真製版工程で第１の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、フッ素（Ｆ）を含むガス、例えば六フッ化硫黄（ＳＦ６）ガスまたは四フッ化炭素（ＣＦ４）ガスを用いたドライエッチング法を用いることができる。
【００３９】
その後、フォトレジストパターンを除去することで、図３に示すように、ＴＦＴ１０２において、ソース電極３の表面の一部を露出させる開口部７、およびドレイン電極４の表面の一部を露出させる開口部８がそれぞれ形成される。なお、第１のＴＦＴ部の第１の絶縁膜はゲート絶縁層５として機能し、第２のＴＦＴ部の第１の絶縁膜は、後の工程で形成される第２半導体層形成時に、第２半導体層をソース電極３およびドレイン電極４から受けるダメージから保護する保護絶縁層６（第２のチャネル保護層）として機能する。
【００４０】
＜３回目の写真製版工程：図４＞
次に、第１の絶縁膜上に半導体膜を形成する。本実施の形態１では、半導体膜として酸化物半導体膜を形成する。具体的には、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）と酸素（Ｏ）を含む酸化物（ＩｎＧａＺｎＯ）を用いる。ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスを用いたスパッタリング法で酸化物半導体膜（ＩｎＧａＺｎＯ膜）を形成した。
【００４１】
この場合、通常は、Ｏの原子組成比が化学量論組成よりも少なく、Ｏイオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化物膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施の形態１では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで形成した。ＩｎＧａＺｎＯ膜は、アモルファス構造で形成される。アモルファス構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造や多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。
【００４２】
次に、３回目の写真製版工程でＩｎＧａＺｎＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。このエッチング工程では、シュウ酸（Oxalic Acid）薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図４に示すように、第１のＴＦＴ部においては、ゲート絶縁層５上のゲート電極２と重なる領域に半導体層９が形成される。
【００４３】
また、第２のＴＦＴ部においては、保護絶縁層６上に半導体層１０が形成される。半導体層１０は、保護絶縁層６の開口部７を通して下層のソース電極３と接するとともに、保護絶縁層６の開口部８を通して下層のドレイン電極４と接するように形成される。ソース電極３およびドレイン電極４は、半導体層１０と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層１０において、この離間領域がＴＦＴ１０２のチャネル領域（第２のチャネル領域）ＣＬ２として規定される。
【００４４】
半導体層１０の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極３およびドレイン電極４のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元（Ｏイオン欠乏）状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態１のＴＦＴ１０２の場合は、開口部７および開口部８を除く基板１全体が保護絶縁層６で覆われているので、この影響を防止することができる。すなわち、チャネル領域ＣＬ２の保護絶縁層６は、半導体層１０のチャネル保護層６（第２のチャネル保護層）として機能する。
【００４５】
その後、ガラス基板１を大気雰囲気下で４００℃の温度で熱処理する。この熱処理によって半導体層９および半導体層１０の非晶質のＩｎＧａＺｎＯ膜が構造緩和を起こし、半導体特性をさらに安定させることができる。なお、構造緩和とは、膜形成およびウエットエッチング等のプロセスダメージに起因する構成原子の格子欠陥を減らし、非晶質構造がより安定化する現象である。
【００４６】
非晶質のＩｎＧａＺｎＯ膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも３００℃以上であることが好ましい。一方、５００℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまう。従って、ここでは少なくともガラス基板１を３００℃以上５００℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
【００４７】
＜４回目の写真製版工程：図５＞
次に、基板１の主面上の全体に第２の絶縁膜を形成する。本実施の形態１では、第２の絶縁膜として、ＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を約２００℃の基板加熱条件下で形成した。なお、第２の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【００４８】
次に、４回目の写真製版工程で第２の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。
【００４９】
その後、フォトレジストパターンを除去することで、図５に示すように、第１のＴＦＴ部の第２の絶縁膜に、半導体層９の表面の一部を露出させる開口部１３および開口部１４が形成される。第１のＴＦＴ部の第２の絶縁膜は、後の工程で形成されるソース電極１５およびドレイン電極１６からの加工プロセスダメージを防止する保護絶縁層１１（第１のチャネル保護層）として機能する。また、第２のＴＦＴ部の第２の絶縁膜は、ゲート絶縁層１２として機能する。
【００５０】
＜５回目の写真製版工程：図１＞
次に、第２の絶縁膜上に第２の導電膜を形成する。第２の導電膜としては、第１の導電膜と同じように、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
【００５１】
本実施の形態１では、第２の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１に示すように、基板１上に、ＴＦＴ１０１のソース電極１５およびドレイン電極１６が形成され、同時にＴＦＴ１０２のゲート電極１７が形成される。
【００５２】
ＴＦＴ１０１のソース電極１５は、開口部１３を通して半導体層９と接するように形成される。また、ドレイン電極１６は、開口部１４を通して半導体層９と接するように形成される。ソース電極１５とドレイン電極１６は、半導体層９と重なる領域内で互いに分離して設けられており、半導体層９においてソース電極１５とドレイン電極１６とで挟まれる離間領域が、ＴＦＴ１０１のチャネル領域ＣＬ１として規定されている。
【００５３】
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層９の材料であるＩｎＧａＺｎＯ膜は、第２の導電膜のウエットエッチングに用いられるＰＡＮ薬液にも容易に溶けてしまう。しかしながら、ＴＦＴ１０１では、開口部１３および開口部１４を除くガラス基板１の全面が絶縁膜で構成される保護絶縁層１１で覆われており、特に半導体層９のチャネル領域ＣＬ１上では保護絶縁層１１はチャネル保護層（エッチングストッパ；ＥＳ）として機能する。従って、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
【００５４】
ＴＦＴ１０２のゲート電極１７は、下層の第２半導体層のチャネル領域ＣＬ２と重なるように形成される。また下層のソース電極３およびドレイン電極４と重ならないように形成することで、ゲート電極１７とソース電極３およびドレイン電極４との間で形成される寄生容量をなくすことができ、応答性に優れた高速応答のＴＦＴを得ることができる。さらに、半導体層１０のチャネル領域ＣＬ２は、保護絶縁層６で保護されているので、ＴＦＴ１０１と同様に、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
【００５５】
以上のように、本実施の形態１に係るＴＦＴ基板１００は、第１のＴＦＴと第２のＴＦＴとが、互いにゲート電極とソース電極およびドレイン電極との位置（上下層）関係は異なるものの、両者の半導体層が同一の半導体層で構成され、かつそれぞれの電極を含めた各層の構造が共通化できるように構成されている。従って、動作安定性および信頼性に優れるボトムゲート逆スタガ構造でチャネル保護型の第１のＴＦＴと、信頼性に優れるとともに電極間の寄生容量が小さく応答性に優れたトップゲート順スタガ構造でチャネル保護型の第２のＴＦＴとの、異なる構造および特性を有するＴＦＴを、５回の写真製版工程を用いて生産性よく低コストで製造することができる。
【００５６】
また、各層の構造を共通化しているので、例えば、ＴＦＴ１０１のゲート電極２とＴＦＴ１０２のソース電極３もしくはドレイン電極４のいずれかと、を接続するようにＴＦＴ１０１とＴＦＴ１０２とを組み合わせたＴＦＴ回路を形成する場合には、ゲート電極２とソース電極３もしくはドレイン電極４を連続した一体パターンとすることで、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、ＴＦＴ１０２からＴＦＴ１０１への信号の伝達不良による欠陥の発生率を低く抑えることができる。さらに、ゲート電極２とドレイン電極４に限らず、ゲート電極１７とソース電極１５もしくはドレイン電極１６のいずれかを接続する場合でも、これらを連続した一体パターンとすることで同じ効果を得ることができる。
【００５７】
＜実施の形態２＞
＜装置構成＞
図６は、実施の形態２に係るＴＦＴ基板１１０の全体構成を模式的に示す平面図である。図６に示すように、ＴＦＴ基板１１０は、基板１上に少なくともＴＦＴ１０１、ＴＦＴ１０２および画素領域ＰＸを含む画素がマトリックス状に配列された表示領域１５０と、表示領域１５０に隣接する額縁領域１６０とに大きく分けられる。画素領域ＰＸには例えば有機系の材料で構成されるＥＬ素子４４（エレクトロルミネッセンス素子）が配設されており、有機ＥＬディスプレイを備えた自発光型表示装置用のＴＦＴ基板として好適に用いることができる。なお、図６において、ＴＦＴ基板１１０の輪郭形状は四角形で示されているが、これに限ることはなく例えば円形または楕円形のような曲線を含む形状であってもよい。また、ＴＦＴ基板１１０は、平坦に限ることはなく湾曲していてもよい。
【００５８】
図６に示すように、表示領域１５０には、複数のゲート配線３２と複数のソース配線３４とが互いに直交するように交差して配設され、ゲート配線３２とソース配線３４で規定される領域に画素が設けられ、画素内には画素の駆動のための画素部駆動回路ＥＬＣ１が設けられている。また、表示領域１５０には、複数の駆動電流配線３６（第１の配線）が、複数のソース配線３４と隣接して平行に配設されている。
【００５９】
画素部駆動回路ＥＬＣ１は、ゲート配線３２とソース配線３４との交差部に設けられたＴＦＴ１０２と、ゲート配線３２と駆動電流配線３６との交差部に設けたれたＴＦＴ１０１とを有している。ＴＦＴ１０２のゲート電極１７はゲート配線３２と電気的に接続され、ＴＦＴ１０２のソース電極３はソース配線３４と電気的に接続されている。ＴＦＴ１０２は、ゲート配線とソース配線の信号に対応して表示画素を選択するための選択ＴＦＴとして機能する。
【００６０】
ＴＦＴ１０１のゲート電極２は、ＴＦＴ１０２のドレイン電極４と電気的に接続される。また、ＴＦＴ１０１のソース電極１５は駆動電流配線３６と電気的に接続され、ドレイン電極１６はＥＬ素子４４を駆動させるためのアノード電極４１と電気的に接続されている。ＥＬ素子４４のカソード電極４５は接地電位に接続されている。
【００６１】
また、ＴＦＴ１０１には、ゲート電極２とドレイン電極１６との間に接続された保持容量ＣｓＡが設けられている。ＴＦＴ１０２のドレイン電極４から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流が、駆動電流としてＴＦＴ１０１からアノード電極４１を通してＥＬ素子４４に供給され、ＥＬ素子４４が発光する。
【００６２】
額縁領域１６０には、ゲート配線３２に信号電圧を与える走査信号駆動回路１７０が、ゲート配線３２の端部に設けられたゲート端子３３に接続され、また、ソース配線３４および駆動電流配線３６に駆動信号を与える表示信号駆動回路１８０が、ソース配線３４の端部および駆動電流配線３６の端部にそれぞれ設けられたソース端子３５（第２のソース端子）およびソース端子３７（第１のソース端子）に接続されて配設されている。また、基板１の四隅には、位置合わせのためのアライメントマークＡＭが設けられている。
【００６３】
なお、本実施の形態２では、ＴＦＴ基板１１０上の額縁領域１６０に走査信号駆動回路１７０および表示信号駆動回路１８０を配設するようにしたが、これらをＴＦＴ基板１１０上に配設せずに、外部の駆動ＩＣ（Integrated Circuit）を、ＴＡＢ（Tape Automated Bonding）方式またはＣＯＧ（Chip On Glass）方式等でＴＦＴ基板１１０上のゲート端子３３上、ソース端子３５上およびソース端子３７上に実装するようにしてもよい。
【００６４】
次に、図７および図８を参照して、本実施の形態２に係るＴＦＴ基板１１０のより詳細な構成について説明する。図７は、ＴＦＴ基板１１０の表示領域１５０（図６）に設けられたＴＦＴ１０１、ＴＦＴ１０２、保持容量ＣｓＡおよび画素領域ＰＸを含む画素の平面構成を示す部分平面図であり、図８は、画素の断面構成を示す部分断面図である。
【００６５】
図７におけるＸ１−Ｘ２線は、ＴＦＴ１０１、ＴＦＴ１０２および保持容量ＣｓＡに渡り、Ｙ１−Ｙ２線は、ＴＦＴ１０１のドレイン電極１６から画素領域ＰＸに渡るように設けられており、Ｘ１−Ｘ２線での矢示方向断面図およびＹ１−Ｙ２線での矢示方向断面図を、それぞれ図８の左側および右側に示す。
【００６６】
なお、本実施の形態２のＴＦＴ１０１およびＴＦＴ１０２は、実施の形態１のＴＦＴ１０１およびＴＦＴ１０２と基本的に同じ構成であるため、これらと同じ構成要素には同一符号を付し、重複する説明は省略する。
【００６７】
ＴＦＴ基板１１０は透明絶縁性の基板１の一方の主面上に各種の要素が配設されている。基板１は、例えばガラス、プラスチックまたは樹脂等の透明かつ絶縁性の材料で構成される。なお、基板１の平面形状は、図６に例示した四角形に限定されるものではない。
【００６８】
図８のＸ１−Ｘ２線に沿った断面図に示すように、基板１上の第１のＴＦＴ部には、第１の導電膜で構成されるゲート電極２（第１のゲート電極）および駆動電流配線３６（第１の配線）が設けられ、これらを覆うように第１の絶縁膜で構成されるゲート絶縁層５（第１のゲート絶縁層）が設けられている。
【００６９】
また、第２のＴＦＴ部には、ソース電極３（第２のソース電極）およびドレイン電極４（第２のドレイン電極）が設けられ、これらを覆うように第１の絶縁膜で構成される保護絶縁層６（第２の保護絶縁層）が設けられている。保護絶縁層６には、ソース電極３の表面の一部を露出させる開口部７（第３の開口部）と、ドレイン電極４の表面の一部を露出させる開口部８（第４の開口部）が設けられている。
【００７０】
また、図７に示されるように、平面視で、ＴＦＴ１０１のゲート電極２とＴＦＴ１０２のドレイン電極４は、連続した一体パターンで設けられている。駆動電流配線３６は縦方向（Ｙ方向）に延在するように配設され、ソース配線３４が駆動電流配線３６と隣接するように縦方向に平行して延在するように配設されている。ＴＦＴ１０２のソース電極３は、ソース配線３４の一部分である。すなわち、ソース配線３４は、第１の導電膜で構成され、ソース配線３４におけるＴＦＴ１０２側に延在する部分がソース電極３となっている。ソース電極３が設けられた部分は、ソース配線３４の他の部分よりも幅が広くなっている。
【００７１】
図８のＸ１−Ｘ２線に沿った断面図に示すように、第１のＴＦＴ部のゲート絶縁層５上に、半導体膜で構成される半導体層９（第１の半導体層）が設けられている。また、第２のＴＦＴ部の保護絶縁層６上に、半導体膜で構成される半導体層１０（第２の半導体層）が設けられている。半導体層１０は、開口部７を通して下層のソース電極３に接するとともに、開口部８を通して下層のドレイン電極４に接している。
【００７２】
また、図７に示されるように、平面視で、ＴＦＴ１０１の半導体層９は、ゲート電極２と重なる領域に島状のパターンで配設されている。また、ＴＦＴ１０２のソース電極３とドレイン電極４とは、互いに対向して分離されて配設されており、半導体層１０は、互いに分離されたソース電極３とドレイン電極４とに跨るように島状のパターンで配設されている。
【００７３】
上述した第１の絶縁膜および半導体膜を覆うように、第２の絶縁膜が設けられ、図８のＸ１−Ｘ２線に沿った断面図に示すように、第１のＴＦＴ部の第２の絶縁膜には、下層の半導体層９の表面の一部が露出するように、それぞれ開口部１３（第１の開口部）および開口部１４（第２の開口部）が設けられている。開口部１３は、半導体層９のソース領域（第１のソース領域）となる表面を露出させるコンタクトホールであり、開口部１４は、半導体層９のドレイン領域（第１のドレイン領域）となる表面を露出させるコンタクトホールである。半導体層９と重なる領域において、第２の絶縁膜の開口部１３と開口部１４との間の領域は、半導体層９をプロセスダメージから保護するための保護絶縁層１１として機能する。また、第２のＴＦＴ部の半導体層１０上の第２の絶縁膜は、ＴＦＴ１０２のゲート絶縁層１２として機能する。
【００７４】
また、第１のＴＦＴ部の保護絶縁層１１を含む第２の絶縁膜上には、開口部１３を通して半導体層９と接するように、第２の導電膜で構成されるソース電極１５（第１のソース電極）が設けられ、さらに開口部１４を通して半導体層９と接するように、第２の導電膜で構成されるドレイン電極１６（第１のドレイン電極）が設けられている。
【００７５】
ソース電極１５は、駆動電流配線３６に重なる領域まで延在しており、駆動電流配線３６の表面の一部を露出させるように第１の絶縁膜と第２の絶縁膜を貫通して設けられた開口部３０を通して駆動電流配線３６に接続されている。また、ドレイン電極１６は、ＴＦＴ１０２のドレイン電極４と連続した一体パターンで設けられたＴＦＴ１０１のゲート電極２と重なる領域まで延在するよう配設されている。そして、ＴＦＴ１０２の半導体層１０と重なる領域のゲート絶縁層１２上には、第２の導電膜で構成されるゲート電極１７（第２のゲート電極）が設けられている。
【００７６】
また、図７に示されるように、平面視で、ＴＦＴ１０１のドレイン電極１６は、半導体層１０と重ならない領域で、ゲート電極２およびＴＦＴ１０２のドレイン電極４のパターンと重なって、これらよりもＹ方向の幅が広くなるように配設されている。そしてドレイン電極１６とゲート電極２が重なる領域によって保持容量ＣｓＡが形成される。
【００７７】
また、図７に示されるように、平面視で、ＴＦＴ１０２のゲート電極１７は、ソース電極３とドレイン電極４とが互いに対向するように分離された領域において、半導体層１０と重なるように配設されている。また、ゲート電極１７は、ソース電極３およびドレイン電極４とは重ならないように配設されており、これらの重なりによる寄生容量が形成されないように構成されている。そして、ゲート電極１７から延在するゲート配線３２が、ソース配線３４および駆動電流配線３６と直交するように横方向（Ｘ方向）に延在して設けられている。
【００７８】
図８のＸ１−Ｘ２線に沿った断面図またはＹ１−Ｙ２線に沿った断面図に示すように、第１のＴＦＴ部のソース電極１５とドレイン電極１６、および第２のＴＦＴ部のゲート電極１７とゲート配線３２を覆うように、基板１全面に第３の絶縁膜で構成される保護絶縁層１８（第３の保護絶縁層）が設けられている。保護絶縁層１８には、第１のＴＦＴ部のドレイン電極１６の表面の一部を露出させるように開口部４０（第５の開口部）が設けられている。そして、保護絶縁層１８上に、開口部４０を通してドレイン電極１６に接続されるとともに画素領域ＰＸまで延在するように、第４の導電膜で構成されるアノード電極４１が設けられている。
【００７９】
さらに、アノード電極４１上および保護絶縁層１８上には、第４の絶縁膜で構成されるバンク層４２が設けられている。画素領域ＰＸではアノード電極４１の表面が露出するようにバンク層４２にはバンク開口部４３が設けられ、バンク開口部４３のアノード電極４１上には画素発光体として機能するＥＬ素子４４が設けられている。
【００８０】
また、図７に示されるように、画素領域ＰＸは、平面視で、ゲート配線３２、ソース配線３４および駆動電流配線３６によって囲まれた領域で規定されている。アノード電極４１は、ドレイン電極１６と重なる領域に設けられた開口部４０と重なる領域から、画素領域ＰＸまで延在するように設けられている。図７では、アノード電極４１はソース配線３４または駆動電流配線３６と重ならないように配設されているが、一部が重なるように配設されていてもよい。また、バンク層４２に設けられるバンク開口部４３は、アノード電極４１と重なる領域でアノード電極４１からはみ出さないように配設されるとともに、隣り合うバンク開口部４３がバンク層４２によって隔離（分離）され、互いに独立した態様で配設されている。そしてＥＬ素子４４が、バンク開口部４３の領域全面にアノード電極４１からはみ出さないように配設されている。
【００８１】
実施の形態２において、ＥＬ素子４４は、例えば有機系材料で構成される有機ＥＬ素子が用いられる。有機ＥＬ素子の構成としては、アノード電極４１の直上にホール輸送層、有機ＥＬ層および電子輸送層が順に積層された３層構造とすることができる。さらにその直上に、アノード電極４１の対極となる図示されないカソード電極が設けられる。アノード電極４１とカソード電極との間の電位差によりＥＬ素子４４に電流が供給され、ＥＬ素子４４が発光する。発光した光は、例えばガラスで構成される基板１を通して下方に放射されて画像が表示される。
【００８２】
本実施の形態２に係るＴＦＴ基板１１０は以上のように構成されるが、ＥＬ素子４４を含むＴＦＴ基板１１０には、さらにＥＬ素子４４を水分および不純物から遮断するための封止層が設けられ、さらにＴＦＴ基板１１０と対向するように対向基板が設けられ、有機ＥＬ素子を用いた自発光型表示装置用のＴＦＴ基板として好適に用いることができる。
【００８３】
＜製造方法＞
次に、本実施の形態２に係るＴＦＴ基板１１０の製造方法について、図９〜図２４を用いて説明する。なお、図９〜図２４では、図７を最終工程図とする平面図と、図８を最終工程図とする断面図とを交互に示しており、断面図においては、図８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図を、それぞれ図の左側および右側に示す。
【００８４】
＜１回目の写真製版工程：図９、図１０＞
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態２では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に、第１の導電膜を成膜する。
【００８５】
第１の導電膜としては、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図９および図１０に示すように、基板１上に、ＴＦＴ１０１のゲート電極２、ＴＦＴ１０２のソース電極３、ドレイン電極４、ソース配線３４および駆動電流配線３６が同時に形成される。
【００８６】
また、図９に示されるように、平面視で、ゲート電極２とドレイン電極４は、連続した一体パターンで形成されている。また、ソース配線３４と駆動電流配線３６は隣接するように縦方向（Ｙ方向）に平行して延在するように形成されている。なお、ソース電極３は、ソース配線３４の一部分であり、ソース配線３４の他の部分よりも幅が広くなっている部分がソース電極３として形成されている。
【００８７】
＜２回目の写真製版工程：図１１、図１２＞
次に、基板１の主面上の全体に第１の絶縁膜を形成する。本実施の形態２では、第１の絶縁膜として、ＣＶＤ法を用いて厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で形成した。なお、第１の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。ＳｉＮ膜もＳｉＯ膜と同様にＣＶＤ法で成膜することができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【００８８】
次に、２回目の写真製版工程で第１の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。
【００８９】
その後、フォトレジストパターンを除去することで、図１１および図１２に示すように、第２のＴＦＴ部において、ソース電極３の表面の一部を露出させる開口部７、およびドレイン電極４の表面の一部を露出させる開口部８が、それぞれ形成される。図１２に示すように、第１のＴＦＴ部の第１の絶縁膜はゲート絶縁層５として機能し、第２のＴＦＴ部の第１の絶縁膜は、後の工程で形成される第２の半導体層形成時に、第２の半導体層をソース電極３およびドレイン電極４から受けるダメージから保護する保護絶縁層６として機能する。
【００９０】
＜３回目の写真製版工程：図１３、図１４＞
次に、第１の絶縁膜上に半導体膜を形成する。本実施の形態２では、半導体膜として酸化物半導体膜を形成する。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスに分圧比１０％のＯ２ガスを添加した混合ガスを用いたスパッタリング法で酸化物半導体膜であるＩｎＧａＺｎＯ膜を５０ｎｍの厚さで形成した。
【００９１】
このとき、ＩｎＧａＺｎＯ膜は、アモルファス構造で形成される。アモルファス構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造および多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。すなわち、大型の表示装置に用いるＴＦＴ基板を大型の表示装置に用いた場合であっても、ＴＦＴ特性の面内バラツキを小さくすることができるので、表示ムラを防止することができる。
【００９２】
次に、３回目の写真製版工程でＩｎＧａＺｎＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図１３および図１４に示すように、第１のＴＦＴ部においてゲート絶縁層５上のゲート電極２と重なる領域に半導体層９が島状のパターンで形成される。
【００９３】
また、第２のＴＦＴ部において、保護絶縁層６上に半導体層１０が形成される。半導体層１０は、保護絶縁層６の開口部７を通して下層のソース電極３と接するとともに、保護絶縁層６の開口部８を通して下層のドレイン電極４と接するように形成される。図１３に示されるように、平面視で、ソース電極３およびドレイン電極４は、半導体層１０と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層１０において、この離間領域がＴＦＴ１０２のチャネル領域ＣＬ２（図１４）として規定される。
【００９４】
半導体層１０の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極３およびドレイン電極４のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元（Ｏイオン欠乏）状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態２のＴＦＴ１０２では、開口部７および開口部８を除くＴＦＴ１０２の全体が保護絶縁層６で覆われているので、この影響を防止することができる。すなわち、チャネル領域ＣＬ２の保護絶縁層６は、半導体層１０のチャネル保護層６として機能する。
【００９５】
その後、基板１を大気雰囲気下で４００℃の温度で熱処理する。この熱処理によって半導体層９および半導体層１０の非晶質のＩｎＧａＺｎＯ膜が構造緩和を起こし、半導体特性をさらに安定させることができる。非晶質ＩｎＧａＺｎＯ膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも３００℃以上であることが好ましい。一方、５００℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまう。従って、ここでは少なくとも基板１を３００℃以上５００℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
【００９６】
＜４回目の写真製版工程：図１５、図１６＞
次に、基板１の主面上の全体に第２の絶縁膜を形成する。本実施の形態２では、第２の絶縁膜として、ＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を約２００℃の基板加熱条件下で形成した。なお、第２の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【００９７】
次に、４回目の写真製版工程で第２の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。
【００９８】
その後、フォトレジストパターンを除去することで、図１５および図１６に示すように、第１のＴＦＴ部の第２の絶縁膜に、半導体層９の表面の一部を露出させる開口部１３および開口部１４が形成される。第１のＴＦＴ部の第２の絶縁膜は、後の工程で形成されるソース電極１５およびドレイン電極１６からの加工プロセスダメージを防止する保護絶縁層１１として機能する。
【００９９】
また、第２のＴＦＴ部の第２の絶縁膜は、ＴＦＴ１０２のゲート絶縁層１２として機能する。さらに、駆動電流配線３６の表面の一部を露出させるように、第１の絶縁膜および第２の絶縁膜を貫通する開口部３０が形成される。
【０１００】
＜５回目の写真製版工程：図１７、図１８＞
次に、第２の絶縁膜上に第２の導電膜を形成する。本実施の形態２では、第２の導電膜としてＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図１７および図１８に示すように、ＴＦＴ１０１のソース電極１５およびドレイン電極１６が形成され、同時にＴＦＴ１０２のゲート電極１７が形成される。
【０１０１】
ＴＦＴ１０１のソース電極１５は、開口部１３を通して半導体層９と接するように形成される。またドレイン電極１６は、開口部１４を通して半導体層９と接するように形成される。ソース電極１５とドレイン電極１６は、半導体層９と重なる領域内で互いに分離して形成されており、半導体層９におけるソース電極１５とドレイン電極１６とで挟まれる離間領域が、ＴＦＴ１０１のチャネル領域ＣＬ１として規定される。
【０１０２】
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層９の材料であるＩｎＧａＺｎＯ膜は、第２の導電膜のウエットエッチングに用いられるＰＡＮ薬液にも容易に溶けてしまう。しかしながら、ＴＦＴ１０１では、開口部１３および開口部１４を除く基板１の全面が第２の絶縁膜で構成される保護絶縁層１１で覆われているので、特に半導体層９のチャネル領域ＣＬ１上ではチャネル保護層（エッチングストッパ；ＥＳ層）として機能する。従って、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
【０１０３】
ソース電極１５は、駆動電流配線３６に重なる領域まで延在しており、開口部３０を通して駆動電流配線３６に接続されている。また、ドレイン電極１６は、ＴＦＴ１０２のドレイン電極４と連続した一体パターンで設けられたＴＦＴ１０１のゲート電極２と重なる領域まで延在するように形成されている。
【０１０４】
図１７に示されるように、平面視で、ＴＦＴ１０１のドレイン電極１６は、半導体層１０と重ならない領域で、ゲート電極２およびＴＦＴ１０２のドレイン電極４のパターンと重なって、これらよりもＹ方向の幅が広くなるように形成されている。ドレイン電極１６とゲート電極２が重なる領域によって保持容量ＣｓＡが形成される。
【０１０５】
そして、ゲート電極１７から延在するゲート配線３２が、ソース配線３４および駆動電流配線３６と直交するように横方向（Ｘ方向）に延在されて形成されている。
【０１０６】
また、図１８に示されるように、第２のＴＦＴ部のゲート電極１７は、ソース電極３とドレイン電極４とが互いに対向して分離された領域において、下層の半導体層１０のチャネル領域ＣＬ２と重なるように形成されている。また、ゲート電極１７は、ソース電極３およびドレイン電極とは重ならないように形成されており、これらの重なりによる寄生容量が形成されないように構成されている。これにより、応答性に優れたＴＦＴを得ることができる。さらに、半導体層１０のチャネル領域ＣＬ２は、保護絶縁層６で保護されているので、ＴＦＴ１０１と同様に、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
【０１０７】
＜６回目の写真製版工程：図１９、図２０＞
次に、基板１の主面上の全体に第３の絶縁膜を形成する。本実施の形態２では、第３の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて塗布形成した。このような透明アクリル樹脂膜を形成することにより、下層の電極パターンの段差および絶縁膜の開口部パターンの段差等に起因する基板表面の凹凸形状をほぼ平坦にすることができる。
【０１０８】
本実施の形態２では、透明アクリル樹脂膜の膜厚が最も薄くなる部分で厚さが１．５μｍになるように塗布形成した。また、第３の絶縁膜として透明アクリル樹脂膜を塗布形成する前に、例えばＣＶＤ法でＳｉＯ膜またはＳｉＮ膜を形成するようにしてもよい。なお、樹脂系の塗布膜は、アクリル系以外にも、ＳＯＧ（Spin-On Glass）系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。
【０１０９】
その後、６回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図１９および図２０に示すように、保持容量ＣｓＡが形成された領域の保護絶縁層１８に、第１のＴＦＴ部のドレイン電極１６の表面の一部が露出されるように開口部４０が形成される。下層にＳｉＯ膜またはＳｉＮ膜が形成されている場合には、開口部４０が形成された保護絶縁層１８（透明アクリル系樹脂）をマスクにして、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いてＳｉＯ膜またはＳｉＮ膜をエッチングすることにより、ドレイン電極１６の表面の一部を露出させて開口部４０を形成する。
【０１１０】
＜７回目の写真製版工程：図２１、図２２＞
次に、開口部４０を含む保護絶縁層１８上に、第４の導電膜を形成する。本実施の形態２では、第４の導電膜として、透明性を有するＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２とを含む酸化物導電膜）を用いる。具体的には、Ｉｎ２Ｏ３とＳｎＯ２との混合比が９０：１０（重量％）のＩＴＯ膜をスパッタリング法で形成する。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではＡｒガスに水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いてスパッタリングを行い、厚さ１００ｎｍのＩＴＯ膜をアモルファス状態（アモルファスＩＴＯ膜）で形成した。
【０１１１】
その後、７回目の写真製版工程でアモルファスＩＴＯ膜上にフォトレジストパターンを形成し、これをマスクとしてアモルファスＩＴＯ膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図２１および図２２に示すように、透明性を有するＩＴＯ膜で構成されるアノード電極４１が形成される。アノード電極４１は、保持容量ＣｓＡにおいて、保護絶縁層１８の開口部４０を通して下層のドレイン電極１６に接続されるとともに、画素領域ＰＸまで延在するように形成されている。
【０１１２】
図２１に示されるように、平面視で、画素領域ＰＸは、ゲート配線３２、ソース配線３４および駆動電流配線３６によって囲まれた領域で規定されている。アノード電極４１は、ドレイン電極１６と重なる領域に設けられた開口部４０と重なる領域から、画素領域ＰＸまで延在するように形成される。本実施の形態２では、アノード電極４１はソース配線３４または駆動電流配線３６と重ならないように形成したが、一部が重なるような態様で形成してもよい。本実施の形態２において第４の導電膜として形成したアモルファスＩＴＯ膜は、結晶粒界がないために膜表面の平坦性を極めて高くすることができる。これにより、アノード電極４１から面内均一性の高い電流信号をＥＬ素子４４（図７）に供給することができるので、ＥＬ素子４４の面内全体からムラの少ない均一な発光をさせることができる。
【０１１３】
＜８回目の写真製版工程：図２３、図２４＞
次に、基板１の主面上の全体に、バンク層４２となる第４の絶縁膜を形成する。本実施の形態２では、第４の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて厚さが１．５μｍとなるように塗布形成した。なお、アクリル系以外にも、ＳＯＧ系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。特にポリイミド系樹脂膜は吸着水分が少ないため、この後の工程で形成されるＥＬ素子の特性および信頼性に影響を及ぼすことがないために好ましい。
【０１１４】
その後、８回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図２３および図２４に示すように、画素領域ＰＸにアノード電極４１の表面が露出されるバンク開口部４３を有するバンク層４２が形成される。バンク開口部４３は、アノード電極４１上の画素表示領域、すなわち、この後の工程でＥＬ素子４４が形成される領域のみに形成され、互いに隣り合うバンク開口部４３どうしは、バンク層４２によって互いに隔離された態様となる。
【０１１５】
次に、最終工程で、バンク開口部４３の領域内に、アノード電極４１と接するようにＥＬ素子４４を形成することで、図７および図８に示す構成を得る。本実施の形態２では、ＥＬ素子４４のＥＬ層として有機系の有機ＥＬ材料を用いる。具体的にはインクジェットによる印刷法を用いてホール輸送層、有機ＥＬ層、電子輸送層をこの順に積層してＥＬ層を形成した。インクジェットによる印刷法によれば、バンク開口部４３の凹領域内のみにＥＬ層を選択的に形成することができるので、写真製版工程を用いることなくＥＬ素子４４を形成することができる。
【０１１６】
ホール輸送層としては公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができ、例えばＮ，Ｎ’−ジフェニル−Ｎ，Ｎ−ビス（３−メチルフェニル）−１，１‘−ジフェニル−４，４’−ジアミン等のトリフェニルアミン系（ＴＰＤ）等を用いて１ｎｍ〜２００ｎｍの任意の厚さで形成する。
【０１１７】
有機ＥＬ層としては公知のジシアノメチレンピラン誘導体（Ｒ色発光）、クマリン系（Ｇ色発光）、キナクリドン系（Ｇ色発光）、テトラフェニルブタジエン系（Ｂ色発光）、ジスチリルベンゼン系（Ｂ色発光）等の材料が１ｎｍ〜２００ｎｍの任意の厚さで形成される。電子輸送層としては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を用いて０．１ｎｍ〜２００ｎｍの任意の厚さで形成する。
【０１１８】
ＥＬ層は、印刷法の他にも蒸着法を用いて形成することができる。蒸着法の場合は、基板１の表面に、例えばバンク開口部４３と同じ開口パターンを有する金属マスクを付けたマスク蒸着法を用いることによって、写真製版工程を用いることなくＥＬ素子４４を形成することができる。
【０１１９】
以上説明した工程を経て本実施の形態２に係るＴＦＴ基板１１０が完成される。図２５に示すように、完成されたＴＦＴ基板１１０上には、アノード電極４１の対向電極となるカソード電極４５が形成される。さらに必要に応じてさらにＥＬ素子４４を含むＴＦＴ基板１１０を水分および不純物から遮断するための封止層４６が形成され、さらにＴＦＴ基板１１０と対向するように対向基板４７が貼り合わされ、有機ＥＬ素子を用いた有機ＥＬディスプレイを備えた自発光型表示装置３００が完成する。
【０１２０】
自発光型表示装置３００は、表示欠陥が少なく、高開口率で明るい表示品質の表示装置を低コストで実現することができる。
【０１２１】
なお、本実施の形態２に係るＴＦＴ基板１１０を備える自発光型表示装置３００は、ＥＬ素子の発光光ＥＬＬをＴＦＴ基板１１０を通して下方（対向基板４７とは反対側）に発光させて表示を行うボトムエミッション型の自発光型表示装置となる。ただし、ボトムエミッション型に限らず、ＥＬ素子の発光光ＥＬＬをＴＦＴ基板１１０の上方（対向基板４７側）に発光させて表示を行うトップエミッション型の自発光型表示装置とすることも可能である。この場合は、上述した７回目の写真製版工程において、アノード電極４１の材料となる第４の導電膜を、透明性を有するＩＴＯ膜の代わりに、高い反射率を有する銀（Ａｇ）系またはＡｌ系の金属膜で形成する。なお、金属膜上にＩＴＯ膜を形成するようにしてもよい。これにより、有機ＥＬ素子からの発光光ＥＬＬをアノード電極４１で反射させて上方に発光させることができるので、トップエミッション型の自発光型表示装置を得ることができる。
【０１２２】
本実施の形態２に係るＴＦＴ基板１１０において、ＴＦＴ１０２は、ゲート配線３２およびソース配線３４と電気的に接続されており、ゲート配線３２とソース配線３４の信号に応じて表示画素を選択するための選択ＴＦＴとして機能する。
【０１２３】
ＴＦＴ１０２のゲート電極１７と、ソース電極３およびドレイン電極４とは、互いに寄生容量が形成されないように構成されているので、応答性に優れたＴＦＴを得ることができる。
【０１２４】
さらに半導体層１０のチャネル領域ＣＬ２は、保護絶縁層６で保護されているので、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。従って、選択ＴＦＴとして高い性能を発揮させることができる。
【０１２５】
一方、ＴＦＴ１０１は、ＴＦＴ１０２のドレイン電極４、駆動電流配線３６およびＥＬ素子４４と電気的に接続されており、ＥＬ素子４４の画素駆動ＴＦＴとして機能する。ＴＦＴ１０２のドレイン電極４から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流が、駆動電流としてＥＬ素子４４に供給され、ＥＬ素子４４が発光する。
【０１２６】
ＴＦＴ１０１のチャネル領域ＣＬ１は、保護絶縁層１１で保護されているので、信頼性が高く、ＥＬ素子４４に安定的に信号電流を供給することができるので、ＥＬ素子４４を安定的に発光させ、高品質の画像表示をすることができる。
【０１２７】
また、本実施の形態２に係るＴＦＴ基板１１０によれば、ＴＦＴ１０２のドレイン電極４とＴＦＴ１０１のゲート電極２とを同じ第１の導電膜の連続パターンで形成して一体としているので、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、ＴＦＴ１０２からＴＦＴ１０１への信号の伝達不良による表示欠陥の発生率を低く抑えることができる。
【０１２８】
さらに連続して一体化されたゲート電極２およびドレイン電極４を保持容量ＣｓＡの容量電極として用いることができるため、米国特許第９７２１９７３号公報のＦｉｇ．７のような電荷蓄積部にコンタクトホールが形成されている構成と比べると、はるかに面積効率よく保持容量ＣｓＡを形成することができるので、ＴＦＴ回路の形成領域を小さくすることができ、画素領域ＰＸの開口率を向上させることができる。これにより、基板１を通してＥＬ素子４４を下方に発光させて表示を行うボトムエミッション型の自発光型表示装置の場合でも、明るく高品質の画像表示をすることができる。
【０１２９】
＜実施の形態３＞
以上説明した実施の形態２では、ＴＦＴ基板上に配設されるアノード電極上に、直接に有機ＥＬ層を作り込む自発光型表示装置用のＴＦＴ基板の構成例を示したが、実施の形態３では、ＴＦＴ基板上にＬＥＤ素子（ＬＥＤチップ）を実装して、画像表示を行う方式の自発光型表示装置（ＬＥＤディスプレイ）用のＴＦＴ基板の構成例を示す。
【０１３０】
以下、図２６〜図２８を用いて、本実施の形態３に係るＴＦＴ基板１２０の構成について説明する。なお、実施の形態１および実施の形態２と同じ構成要素には同一符号を付け、重複する説明は省略する。
【０１３１】
図２６は、本実施の形態３に係るＴＦＴ基板１２０の画素の画素部駆動回路ＬＥＤＣ１の構成を示す図である。図２７は、ＴＦＴ基板１２０に設けられたＴＦＴ１０１、ＴＦＴ１０２、保持容量ＣｓＡおよび画素領域ＰＸを含む画素の平面構成を示す部分平面図であり、図２８は、画素の断面構成を示す部分断面図である。
【０１３２】
図２７におけるＸ１−Ｘ２線は、ＴＦＴ１０１、ＴＦＴ１０２、保持容量ＣｓＡおよびＬＥＤ素子実装部を含む画素領域ＰＸに渡り、Ｙ１−Ｙ２線は、ＴＦＴ１０１のソース電極１５から駆動電流配線部に渡るように設けられており、Ｘ１−Ｘ２線での矢示方向断面図およびＹ１−Ｙ２線での矢示方向断面図を、それぞれ図２８の左側および右側に示す。
【０１３３】
本実施の形態３では、ＴＦＴ基板１２０の個々の画素にＬＥＤ素子を実装して自発光型表示装置を構成する。従って、図６に示した実施の形態２の画素部駆動回路ＥＬＣ１とは異なり、図２６に示すように、ＴＦＴ基板１２０上にはアノード電極６１（第１の電極）とカソード電極６３（第２の電極）とが設けられ、ＬＥＤ素子２００（発光ダイオード素子）が、アノード電極６１およびカソード電極６３に接続されて配設されている。
【０１３４】
また、図２６および図２７に示されるように、ＴＦＴ基板１２０は、基板上に複数のゲート配線３２と、複数のソース配線３４とが互いに直交するように交差して配設され、ゲート配線３２とソース配線３４との交差部にはＴＦＴ１０２が設けられている。ＴＦＴ１０２のゲート電極１７はゲート配線３２と電気的に接続され、ＴＦＴ１０２のソース電極３はソース配線３４と電気的に接続されている。ＴＦＴ１０２は、ゲート配線３２とソース配線３４の信号に対応して表示画素を選択するための選択ＴＦＴとして機能する。
【０１３５】
さらに、複数の駆動電流配線３６が、複数のソース配線３４と隣接して平行に配設され、ゲート配線３２と駆動電流配線３６との交差部にはＴＦＴ１０１が設けられている。ＴＦＴ１０１のゲート電極２はＴＦＴ１０２のドレイン電極４と電気的に接続されている。ＴＦＴ１０１のソース電極１５は、駆動電流配線３６と電気的に接続され、ドレイン電極１６はＬＥＤ素子２００を駆動させるためのアノード電極６１と電気的に接続される。また、複数のカソード電極配線６２（第２の配線）が、複数のゲート配線３２と隣接して平行に配設され、カソード電極配線６２と電気的に接続されたカソード電極６３がＬＥＤ素子２００に接続されている。
【０１３６】
さらにＴＦＴ１０１には、ゲート電極２とドレイン電極１６との間に接続された保持容量ＣｓＡが設けられている。ＴＦＴ１０２のドレイン電極４から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流が、アノード電極６１とカソード電極６３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
【０１３７】
図２８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図に示すように、基板１上のＴＦＴ１０１には、第１の導電膜で構成されるゲート電極２および駆動電流配線３６が設けられ、これらを覆うように第１の絶縁膜で構成されるゲート絶縁層５が設けられている。またＴＦＴ１０２には、ソース電極３およびドレイン電極４が設けられ、これらを覆うように第１の絶縁膜で構成される保護絶縁層６が設けられている。保護絶縁層６には、ソース電極３の表面の一部を露出させる開口部７と、ドレイン電極４の表面の一部を露出させる開口部８が設けられている。
【０１３８】
図２７に示されるように、平面視で、ＴＦＴ１０１のゲート電極２とＴＦＴ１０２のドレイン電極４は、連続した一体パターンとして設けられている。駆動電流配線３６は縦方向（Ｙ方向）に延在するように配設され、ソース配線３４が駆動電流配線３６と隣接するように縦方向（Ｙ方向）に平行して延在するように配設されている。ＴＦＴ１０２のソース電極３は、ソース配線３４の一部分である。すなわち、ソース配線３４は、第１の導電膜で構成され、ソース配線３４におけるＴＦＴ１０２側に延在する部分がソース電極３となっている。ソース電極３が設けられた部分は、ソース配線３４の他の部分よりも幅が広くなっている。
【０１３９】
また、図２８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図に示すように、ＴＦＴ１０１のゲート絶縁層５上に、半導体膜で構成される半導体層９が設けられている。またＴＦＴ１０２の保護絶縁層６上に、半導体膜で構成される半導体層１０が設けられている。半導体層１０は、開口部７を通して下層のソース電極３と接するとともに、開口部８を通して下層のドレイン電極４と接している。
【０１４０】
図２７に示されるように、平面視で、ＴＦＴ１０１の半導体層９は、ゲート電極２と重なる領域に島状のパターンで配設されている。また、のＴＦＴ１０２のソース電極３とドレイン電極４とは、互いに対向して分離されて配設されており、半導体層１０は、互いに分離されたソース電極３とドレイン電極４とに跨るように島状のパターンで配設されている。
【０１４１】
上述した第１の絶縁膜および半導体膜を覆うように、第２の絶縁膜が設けられ、図２８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図に示すように、ＴＦＴ１０１の第２の絶縁膜には、下層の半導体層９の表面の一部が露出するように、それぞれ開口部１３および開口部１４が設けられている。
【０１４２】
半導体層９と重なる領域において、第２の絶縁膜の開口部１３と開口部１４との間の領域は、半導体層９をプロセスダメージから保護するための保護絶縁層１１として機能する。また、ＴＦＴ１０２の半導体層１０上の第２の絶縁膜は、ＴＦＴ１０２のゲート絶縁層１２として機能する。
【０１４３】
また、ＴＦＴ１０１の保護絶縁層１１を含む第２の絶縁膜上には、開口部１３を通して半導体層９と接するように、第２の導電膜で構成されるソース電極１５が設けられ、さらに開口部１４を通して半導体層９と接するように、第２の導電膜で構成されるドレイン電極１６が設けられている。また、画素領域ＰＸの第２の絶縁膜上には、第２の導電膜で構成されるカソード電極配線６２が設けられている。
【０１４４】
ソース電極１５は、駆動電流配線３６に重なる領域まで延在しており、駆動電流配線３６の表面の一部を露出させるように第１の絶縁膜と第２の絶縁膜を貫通するように設けられた開口部３０を通して駆動電流配線３６に接続されている。また、ドレイン電極１６は、ＴＦＴ１０２部のドレイン電極４と連続した一体パターンで設けられたＴＦＴ１０１のゲート電極２と重なる領域まで延在するように配設されている。そして、ＴＦＴ１０２の半導体層１０と重なる領域のゲート絶縁層１２上には、第２の導電膜で構成されるゲート電極１７が設けられている。
【０１４５】
図２７に示されるように、平面視で、ＴＦＴ１０１のドレイン電極１６は、半導体層９と重なる領域からはみ出した領域で、ゲート電極２およびＴＦＴ１０２のドレイン電極４のパターンと広く重なるような形状で配設されている。そしてドレイン電極１６とゲート電極２が重なる領域によって保持容量ＣｓＡが形成される。
【０１４６】
また、図２７に示されるように、平面視で、ＴＦＴ１０２のゲート電極１７は、ソース電極３とドレイン電極４とが互いに対向して分離された領域において、半導体層１０と重なるように配設されている。また、ゲート電極１７は、ソース電極３およびドレイン電極４とは重ならないように配設されており、これらの重なりによる寄生容量が形成されないように構成されている。そして、ゲート電極１７から延在するゲート配線３２が、ソース配線３４および駆動電流配線３６と直交するように横方向（Ｘ方向）に延在するように設けられている。また、カソード電極配線６２は、ＴＦＴ１０１およびＴＦＴ１０２とは反対側の画素領域ＰＸに、ゲート配線３２と隣接するように横方向に平行して延在するように配設されている。
【０１４７】
また、図２８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図に示すように、ＴＦＴ１０１のソース電極１５とドレイン電極１６、およびＴＦＴ１０２のゲート電極１７とゲート配線３２を覆うように、基板１全面に第３の絶縁膜で構成される保護絶縁層１８が設けられている。保護絶縁層１８には、ＦＴ１０１部のドレイン電極１６の表面の一部を露出させるように開口部４８（第５の開口部）が設けられ、カソード電極配線６２の表面の一部を露出させるように開口部４９（第６の開口部）が設けられている。
【０１４８】
そして、画素領域ＰＸの保護絶縁層１８上に、開口部４８を通してドレイン電極１６と接続されるように、第５の導電膜で構成されるアノード電極６１（第１の電極）が配設される。また、開口部４９を通してカソード電極配線６２と接続されるように、第５の導電膜で構成されるカソード電極６３（第２の電極）が配設されている。
【０１４９】
さらに、アノード電極６１上およびカソード電極６３上を含む保護絶縁層１８上に、第５の絶縁膜で構成される保護絶縁層５０が設けられている。画素領域ＰＸの保護絶縁層５０には、下層のアノード電極６１の表面が露出されるようにアノード電極開口部５１、および下層のカソード電極６３の表面が露出されるようにカソード電極開口部５２が設けられている。なお、保護絶縁層５０は設けなくてもよい。
【０１５０】
図２７に示されるように、平面視で、画素領域ＰＸはゲート配線３２、ソース配線３４および駆動電流配線３６によって囲まれた領域で規定されている。アノード電極６１は、ドレイン電極１６と重なる領域に設けられた開口部４８と重なる領域から、画素領域ＰＸの下方の領域まで延在するように設けられている。また、カソード電極６３は、カソード電極配線６２と重なる領域に設けられた開口部４９と重なる領域から、画素領域ＰＸの上方の領域まで延在するように設けられている。アノード電極６１とカソード電極６３は、画素領域ＰＸにおいて、互いに分離して平面視で対向した態様で配設される。アノード電極開口部５１およびカソード電極開口部５２は、それぞれ下層のアノード電極６１およびカソード電極６３が露出されるように、平面視で互いに対向した態様で配設されている。
【０１５１】
本実施の形態３に係るＴＦＴ基板１２０は、以上のように構成され、ＴＦＴ基板１２０上には、マトリックス状に配置された各画素領域ＰＸのアノード電極６１およびカソード電極６３に対応するように、ＬＥＤ素子のアノード電極端子およびカソード電極端子がそれぞれ接続されるように複数個実装され（図示せず）、各ＬＥＤ素子を発光させて画像表示を行う方式の自発光型表示装置（ＬＥＤディスプレイ）用のＴＦＴ基板として好適に用いることができる。
【０１５２】
＜製造方法＞
次に、本実施の形態３に係るＴＦＴ基板１２０の製造方法について、図２９〜図４３を用いて説明する。なお、図２９〜図４３では、図２７を最終工程図とする平面図と、図２８を最終工程図とする断面図とを交互に示しており、断面図においては、図２８のＸ１−Ｘ２線に沿った断面図およびＹ１−Ｙ２線に沿った断面図を、それぞれ図の左側および右側に示す。
【０１５３】
＜１回目の写真製版工程：図２９、図３０＞
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態３では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に、第１の導電膜を形成する。
【０１５４】
本実施の形態３では、第１の導電膜としてＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図２９および図３０に示すように、基板１上に、ＴＦＴ１０１のゲート電極２、およびＴＦＴ１０２のソース電極３およびドレイン電極４、さらにソース配線３４および駆動電流配線３６が同時に形成される。
【０１５５】
図２９に示されるように、平面視で、ゲート電極２とドレイン電極４は、連続した一体パターンで形成されている。また、ソース配線３４と駆動電流配線３６は隣接するように縦方向（Ｙ方向）に平行して延在するように形成されている。なお、ソース電極３は、ソース配線３４の一部分である。すなわち、ソース配線３４は、第１の導電膜で構成され、ソース配線３４におけるＴＦＴ１０２側に延在する部分がソース電極３となっている。ソース電極３が設けられた部分は、ソース配線３４の他の部分よりも幅が広くなっている。
【０１５６】
＜２回目の写真製版工程：図３１、図３２＞
次に、基板１の主面上の全体に第１の絶縁膜を形成する。本実施の形態３では、第１の絶縁膜として、ＣＶＤ法を用いて厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で形成した。なお、第１の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。ＳｉＮ膜もＳｉＯ膜と同様にＣＶＤ法で形成することができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【０１５７】
次に、２回目の写真製版工程で第１の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。
【０１５８】
その後、フォトレジストパターンを除去することで、図３１および図３２に示すように、第２のＴＦＴ部において、ソース電極３の表面の一部を露出させる開口部７、およびドレイン電極４の表面の一部を露出させる開口部８がそれぞれ形成される。図３２に示すように、第１のＴＦＴ部の第１の絶縁膜はゲート絶縁層５として機能し、第２のＴＦＴ部の第１の絶縁膜は、後の工程で形成される第２半導体層形成時に、第２半導体層をソース電極３およびドレイン電極４から受けるダメージから守る保護絶縁層６（第２のチャネル保護層）として機能する。
【０１５９】
＜３回目の写真製版工程：図３３、図３４＞
次に、第１の絶縁膜上に半導体膜を形成する。本実施の形態３では、半導体膜として酸化物半導体膜を形成する。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスに分圧比１０％のＯ２ガスを添加した混合ガスを用いたスパッタリング法で酸化物半導体膜であるＩｎＧａＺｎＯ膜を５０ｎｍの厚さで形成した。
【０１６０】
このとき、ＩｎＧａＺｎＯ膜は、アモルファス構造で形成される。アモルファス構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造や多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。すなわち、大型の表示装置に用いるＴＦＴ基板を大型の表示装置に用いた場合であっても、ＴＦＴ特性の面内バラツキを小さくすることができるので、表示ムラを防止することができる。
【０１６１】
３回目の写真製版工程でＩｎＧａＺｎＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図３３および図３４に示すように、第１のＴＦＴ部においてゲート絶縁層５上のゲート電極２と重なる領域に半導体層９が島状のパターンで形成される。
【０１６２】
また、第２のＴＦＴ部において、保護絶縁層６上に半導体層１０が形成される。半導体層１０は、保護絶縁層６の開口部７を通して下層のソース電極３と接するとともに、保護絶縁層６の開口部８を通して下層のドレイン電極４と接するように形成される。平面視で、ソース電極３およびドレイン電極４は、半導体層１０と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層１０において、この離間領域がＴＦＴ１０２のチャネル領域ＣＬ２として規定される。
【０１６３】
半導体層１０の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極３およびドレイン電極４のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元（Ｏイオン欠乏）状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態３のＴＦＴ１０２では、開口部７および開口部８を除くＴＦＴ１０２の全体が保護絶縁層６で覆われているので、この影響を防止することができる。すなわち、チャネル領域ＣＬ２の保護絶縁層６は、半導体層１０のチャネル保護層６として機能する。
【０１６４】
その後、基板１を大気雰囲気下で４００℃の温度で熱処理する。この熱処理によって半導体層９および半導体層１０の非晶質のＩｎＧａＺｎＯ膜が構造緩和を起こし、半導体特性をさらに安定させることができる。非晶質ＩｎＧａＺｎＯ膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも３００℃以上であることが好ましい。一方、５００℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大による導体化してしまう。従って、ここでは少なくとも基板１を３００℃以上５００℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
【０１６５】
＜４回目の写真製版工程：図３５、図３６＞
次に、基板１の主面上の全体に第２の絶縁膜を形成する。本実施の形態３では、第２の絶縁膜として、ＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を約２００℃の基板加熱条件下で形成した。なお、第２の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
【０１６６】
次に、４回目の写真製版工程で第２の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。
【０１６７】
その後、フォトレジストパターンを除去することで、図３５および図３６に示すように、第１のＴＦＴ部の第２の絶縁膜に、半導体層９の表面の一部を露出させる開口部１３および開口部１４が形成される。第１のＴＦＴ部の第２の絶縁膜は、後の工程で形成されるソース電極１５およびドレイン電極１６からの加工プロセスダメージを防止する保護絶縁層１１として機能する。また、第２のＴＦＴ部の第２の絶縁膜は、ＴＦＴ１０２のゲート絶縁層１２として機能する。さらに、駆動電流配線３６の表面の一部を露出させるように、第１の絶縁膜および第２の絶縁膜に開口部３０が形成される。
【０１６８】
＜５回目の写真製版工程：図３７、図３８＞
次に、第２の絶縁膜上に第２の導電膜を形成する。本実施の形態３では、第２の導電膜としてＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することで、図３７および図３８に示すように、ＴＦＴ１０１のソース電極１５およびドレイン電極１６が形成され、同時にＴＦＴ１０２のゲート電極１７が形成される。また画素領域ＰＸの絶縁膜上には、導電膜で構成されるカソード電極配線６２が形成される。
【０１６９】
ＴＦＴ１０１のソース電極１５は、開口部１３を通して半導体層９と接するように形成されている。また、ドレイン電極１６は、開口部１４を通して半導体層９と接するように形成されている。ソース電極１５とドレイン電極１６は、半導体層９と重なる領域内で互いに分離して形成されており、半導体層９においてソース電極１５とドレイン電極１６とで挟まれる離間領域が、ＴＦＴ１０１のチャネル領域ＣＬ１として規定されている。
【０１７０】
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層９の材料であるＩｎＧａＺｎＯ膜は、第２の導電膜のウエットエッチングに用いられるＰＡＮ薬液にも容易に溶けてしまう。しかしながら、ＴＦＴ１０１では、開口部１３および開口部１４を除く基板１の全面が第２の絶縁膜で構成される保護絶縁層１１で覆われているので、特に半導体層９のチャネル領域ＣＬ１上ではチャネル保護層（エッチングストッパ；ＥＳ層）として機能する。従って、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
【０１７１】
ソース電極１５は、駆動電流配線３６に重なる領域まで延在しており、開口部３０を通して駆動電流配線３６に接続されている。また、ドレイン電極１６は、ＴＦＴ１０２のドレイン電極４と連続した一体パターンで設けられたＴＦＴ１０１のゲート電極２と重なる領域まで延在して形成されている。平面視で、ＴＦＴ１０１のドレイン電極１６は、半導体層１０と重なる領域からはみ出した領域で、ゲート電極２およびＴＦＴ１０２のドレイン電極４のパターンと広く重なるような形状で配設されている。そしてドレイン電極１６とゲート電極２が重なる領域によって保持容量ＣｓＡが形成される。また、平面視で、カソード電極配線６２は、ＴＦＴ１０１およびＴＦＴ１０２とは反対側の画素領域ＰＸに、ゲート配線３２と隣接するように横方向（Ｘ方向）に平行して延在するように形成されている。
【０１７２】
ＴＦＴ１０２のゲート電極１７は、ソース電極３とドレイン電極４とが互いに対向するように分離された領域において、下層の半導体層１０のチャネル領域ＣＬ２と重なるように形成されている。また平面視で、ゲート電極１７は、ソース電極３およびドレイン電極とは重ならないように形成されており、これらの重なりによる寄生容量が形成されないように構成されている。これにより、高速応答性に優れたＴＦＴを得ることができる。さらに、半導体層１０のチャネル領域ＣＬ２は、保護絶縁層６で保護されているので、ＴＦＴ１０１と同様に、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。そして、ゲート電極１７から延在するゲート配線３２が、ソース配線３４および駆動電流配線３６と直交するように横方向（Ｘ方向）に延在するように形成されている。
【０１７３】
＜６回目の写真製版工程：図３９、図４０＞
次に、基板１の主面上の全体に、保護絶縁層１８となる第３の絶縁膜を形成する。本実施の形態３では、第３の絶縁膜として、感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて塗布形成した。このような透明アクリル樹脂膜を形成することにより、下層の電極パターンの段差および絶縁膜の開口部パターンの段差等に起因する基板表面の凹凸形状をほぼ平坦にすることができる。
【０１７４】
本実施の形態３では、透明アクリル樹脂膜の膜厚が最も薄くなる部分で厚さが１．５μｍになるように塗布形成した。また、保護絶縁層１８として、透明アクリル樹脂膜を塗布形成する前に、例えばＣＶＤ法でＳｉＯ膜またはＳｉＮ膜を形成するようにしてもよい。なお、樹脂系の塗布膜は、アクリル系以外にも、ＳＯＧ系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。
【０１７５】
その後、６回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図３９および図４０に示すように、保持容量ＣｓＡが形成された領域の保護絶縁層１８に、ＴＦＴ１０１のドレイン電極１６の表面の一部が露出されるように開口部４８が形成される。また、カソード電極配線６２と重なる領域の保護絶縁層１８に、カソード電極配線６２の表面の一部が露出されるように開口部４９が形成される。なお、有機アクリル樹脂膜の下層にＳｉＯ膜またはＳｉＮ膜が形成されている場合には、開口部４８および開口部４９が形成された透明アクリル系樹脂をマスクにして、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いてＳｉＯ膜またはＳｉＮ膜をエッチングすることで、ドレイン電極１６およびカソード電極配線６２の表面の一部を露出させて、開口部４８および開口部４９を形成する。
【０１７６】
＜７回目の写真製版工程：図４１、図４２＞
次に、開口部４８および開口部４９を含む第３保護絶縁層上に、第５の導電膜を形成する。本実施の形態３では、第５の導電膜として、透明性を有するＩＴＯ膜を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではＡｒガスに水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いてスパッタリングを行い、厚さ１００ｎｍのＩＴＯ膜をアモルファス状態（アモルファスＩＴＯ膜）で形成した。
【０１７７】
その後、７回目の写真製版工程でアモルファスＩＴＯ膜上にフォトレジストパターンを形成し、これをマスクとしてアモルファスＩＴＯ膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図４１および図４２に示すように、透明性を有するＩＴＯ膜で構成されるアノード電極６１およびカソード電極６３が形成される。平面視で、アノード電極６１は、ドレイン電極１６と重なる領域に設けられた開口部４８と重なる領域から、画素領域ＰＸの下方の領域まで延在するように設けられている。また、カソード電極６３は、カソード電極配線６２と重なる領域に設けられた開口部４９と重なる領域から、画素領域ＰＸの上方の領域まで延在するように設けられている。アノード電極６１とカソード電極６３は、画素領域ＰＸにおいて、互いに分離して平面視で対向した態様で配設される。
【０１７８】
＜８回目の写真製版工程：図２７、図２８＞
次に、基板１の主面上の全体に、保護絶縁層５０となる第５の絶縁膜を形成する。本実施の形態３では、第５の絶縁膜として、感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて厚さが１．５μｍとなるように塗布形成した。なお、アクリル系以外にも、ＳＯＧ系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。
【０１７９】
その後、８回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図２７および図２８に示すように、画素領域ＰＸにアノード電極６１の表面が露出されるようにアノード電極開口部５１が形成され、カソード電極６３の表面が露出されるようにカソード電極開口部５２が形成される。平面視で、アノード電極開口部５１およびカソード電極開口部５２は、互いに対向するように形成されている。以上により、８回の写真製版工程で本実施の形態３に係るＴＦＴ基板１２０が完成する。なお、第５の絶縁膜の形成を省略することも可能である。この場合は、７回の写真製版工程で本実施の形態３に係るＴＦＴ基板１２０を完成させることができる。
【０１８０】
さらに、図４３に示すように、完成されたＴＦＴ基板１２０上には、画素領域ＰＸのアノード電極６１およびカソード電極６３に対応して、ＬＥＤ素子２００のアノード電極端子２０１および下部電極端子２０２がそれぞれ接続されるように実装される。
【０１８１】
図４４に示すように、ＬＥＤ素子２００が実装されたＴＦＴ基板１２０上には、必要に応じて対向基板４７が貼り合わせられ、ＬＥＤ素子を用いたＬＥＤディスプレイを備えた自発光型表示装置３１０が完成する。
【０１８２】
自発光型表示装置３１０は、表示欠陥が少なく、高開口率で明るい表示品質の表示装置を低コストで実現することができる。
【０１８３】
ＬＥＤディスプレイを備えた自発光型表示装置３１０は、有機ＥＬディスプレイを備えた実施の形態２の自発光型表示装置に比べると、より低消費電力で、視野角が広く、さらにコントラスト比が高い高品質な画像表示を実現することができる。
【０１８４】
本実施の形態３に係るＴＦＴ基板１２０によると、ＴＦＴ１０２は、ゲート配線３２およびソース配線３４と電気的に接続されており、ゲート配線３２とソース配線３４の信号に応じて表示画素を選択するための選択ＴＦＴとして機能する。
【０１８５】
ＴＦＴ１０２のゲート電極１７と、ソース電極３およびドレイン電極４とは、互いに寄生容量が形成されないように構成されているので、応答性に優れたＴＦＴを得ることができる。
【０１８６】
さらに半導体層１０のチャネル領域ＣＬ２は、保護絶縁層６で保護されているので、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。従って、選択ＴＦＴとして高い性能を発揮させることができる。
【０１８７】
また、ＴＦＴ１０１は、ＴＦＴ１０２のドレイン電極４、駆動電流配線３６およびＬＥＤ素子２００と電気的に接続されており、ＬＥＤ素子２００の画素駆動ＴＦＴとして機能する。ＴＦＴ１０２の第２ドレイン電極４から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流がＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
【０１８８】
ＴＦＴ１０１のチャネル領域ＣＬ１は、保護絶縁層１１で保護されているので、信頼性が高く、ＬＥＤ素子２００に安定的に信号電流を供給することができ、ＬＥＤ素子２００を安定的に発光させ、高品質の画像表示をすることができる。
【０１８９】
本実施の形態３に係るＴＦＴ基板１２０によれば、ＴＦＴ１０２のドレイン電極４とＴＦＴ１０１のゲート電極２とを同じ第１の導電膜の連続パターンで形成して一体としているので、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、ＴＦＴ１０２からＴＦＴ１０１への信号の伝達不良による表示欠陥の発生率を低く抑えることができる。
【０１９０】
さらに連続して一体化されたゲート電極２およびドレイン電極４を保持容量ＣｓＡの容量電極として用いることができるため、米国特許第９７２１９７３号公報のＦｉｇ．７のような電荷蓄積部にコンタクトホールが形成されている構成と比べると、はるかに面積効率よく保持容量ＣｓＡを形成することができるので、ＴＦＴ回路の形成領域を小さくすることができ、画素領域ＰＸの開口率を向上させることができる。
【０１９１】
ＬＥＤ素子をＴＦＴ基板に実装して動作させる場合は、ＴＦＴ基板の各画素領域にアノード電極とカソード電極とを配設する必要がある。本実施の形態３に係るＴＦＴ基板１２０によれば、カソード電極６３を、第５の導電膜を用いてアノード電極６１と同時に形成することができる。さらに、カソード電極６３に信号電流を供給するカソード電極配線６２を、第２の導電膜を用いて、ＴＦＴ１０１のドレイン電極１６等と同時に形成することができる。従って、ＬＥＤ素子を備えた自発光型表示装置（ＬＥＤディスプレイ）用のＴＦＴ基板を、工程を増やすことなく、低コストで製造できる。
【０１９２】
＜変形例１＞
次に、実施の形態３の変形例１について説明する。実施の形態３の変形例１は、実施の形態３の保持容量ＣｓＡの構成を変えたものである。以下、図４５および図４６を用いて、実施の形態３の変形例１に係るＴＦＴ基板１３０の構成について説明する。なお、実施の形態３のＴＦＴ基板１２０と同じ構成要素には同一符号を付け、重複する説明は省略する。
【０１９３】
図４５は、実施の形態３の変形例１に係るＴＦＴ基板１３０の画素の画素部駆動回路ＬＥＤＣ２の構成を示す図である。図４６は、ＴＦＴ基板１３０に設けられたＴＦＴ１０１、ＴＦＴ１０２、保持容量ＣｓＡおよび画素領域ＰＸを含む画素の平面構成を示す部分平面図である。
【０１９４】
図２６に示したように、実施の形態３のＴＦＴ基板１２０では、保持容量ＣｓＡがＴＦＴ１０１のゲート電極２とドレイン電極１６との間に接続された構成であった。これに対して、図４５に示すように、実施の形態３の変形例１のＴＦＴ基板１３０では、保持容量ＣｓＢがＴＦＴ１０１のゲート電極２とソース電極１５との間に接続された構成となっている。この場合も、ＴＦＴ１０２のドレイン電極４から出力された選択信号が保持容量ＣｓＢに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流が、アノード電極６１とカソード電極６３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
【０１９５】
保持容量ＣｓＢは、第１の導電膜で構成され、ＴＦＴ１０２のドレイン電極４と連続した一体パターンで配設されるＴＦＴ１０１のゲート電極２とで構成される容量電極のパターン形状と、第２の導電膜で構成されるＴＦＴ１０１のソース電極１５およびドレイン電極１６のパターン形状を変えることで構成することができる。
【０１９６】
すなわち、図４６に示されるように、平面視で、ソース電極１５が半導体層９と重なる領域からはみ出した領域で、ゲート電極２とドレイン電極４との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極１５とゲート電極２が重なる領域によって保持容量ＣｓＢが形成される。なお、容量電極とソース電極１５との間には、ゲート絶縁層５を構成する第１の絶縁膜と保護絶縁層１１を構成する第２の絶縁膜とが積層されて設けられている。また、実施の形態２の保持容量ＣｓＡの構成についても、上述した保持容量ＣｓＢに変えても良いことは言うまでもない。
【０１９７】
＜変形例２＞
次に、実施の形態３の変形例２について説明する。実施の形態３の変形例２は、実施の形態３の保持容量ＣｓＡの構成を変えたものである。以下、図４７および図４８を用いて、実施の形態３の変形例２に係るＴＦＴ基板１４０の構成についてに説明する。なお、実施の形態３のＴＦＴ基板１２０と同じ構成要素には同一符号を付け、重複する説明は省略する。
【０１９８】
図４７は、実施の形態３の変形例２に係るＴＦＴ基板１４０の画素の画素部駆動回路ＬＥＤＣ３の構成を示す図である。図４８は、ＴＦＴ基板１４０に設けられたＴＦＴ１０１、ＴＦＴ１０２、保持容量ＣｓＡＢおよび画素領域ＰＸを含む画素の平面構成を示す部分平面図である。
【０１９９】
図２６に示したように、実施の形態３のＴＦＴ基板１２０では、保持容量ＣｓＡがＴＦＴ１０１のゲート電極２とドレイン電極１６との間に接続された構成であった。これに対して、図４７に示すように、実施の形態３の変形例２のＴＦＴ基板１４０では、保持容量ＣｓＡＢがＴＦＴ１０１のゲート電極２とソース電極１５との間、およびＴＦＴ１０１のゲート電極２とドレイン電極１６との間に並列で接続された構成となっている。この場合も、ＴＦＴ１０２のドレイン電極４から出力された選択信号が保持容量ＣｓＡＢに書き込まれると、書き込まれた電圧によってＴＦＴ１０１が動作して、駆動電流配線３６からの信号電流が、アノード電極６１とカソード電極６３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
【０２００】
保持容量ＣｓＡＢは、第１の導電膜で構成されたＴＦＴ１０２のドレイン電極４と連続した一体パターンで配設されるＴＦＴ１０１のゲート電極２とで構成される容量電極のパターン形状と、第２の導電膜で構成されるＴＦＴ１０１のソース電極１５およびドレイン電極１６のパターン形状を変えることで構成することができる。
【０２０１】
すなわち、図４８に示されるように、平面視で、ドレイン電極１６が半導体層９と重なる領域からはみ出した領域で、ゲート電極２とドレイン電極４との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ドレイン電極１６と容量電極が重なる領域によって保持容量ＣｓＡ（第１の保持容量）が形成される。なお、容量電極とドレイン電極１６との間には、ゲート絶縁層５を構成する第１の絶縁膜と保護絶縁層１１を構成する第２の絶縁膜とが積層されて設けられている。
【０２０２】
さらに、平面視で、ソース電極１５が半導体層９と重なる領域からはみ出した領域で、ゲート電極２とドレイン電極４との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極１５と容量電極が重なる領域によって保持容量ＣｓＢ（第２の保持容量）が形成される。なお、容量電極とソース電極１５との間にも、ゲート絶縁層５を構成する第１の絶縁膜と保護絶縁層１１を構成する第２の絶縁膜とが積層されて設けられている。
【０２０３】
並列に接続された保持容量ＣｓＡと保持容量ＣｓＢによって、保持容量ＣｓＡＢが構成される。また、実施の形態２の保持容量ＣｓＡの構成についても、上述した保持容量ＣｓＡＢに変えても良いことは言うまでもない。
【０２０４】
以上説明した実施の形態３の変形例１のＴＦＴ基板１３０、および変形例２のＴＦＴ基板１４０においても、実施の形態３のＴＦＴ基板１２０と同様の効果を得ることができる。
【０２０５】
また、上記の変形例１および変形例２は、ＬＥＤ素子２００を用いた実施の形態３に限らず、ＥＬ素子４４を用いた実施の形態２のＴＦＴ基板１１０にも適用することが可能であり、同様の効果を得ることができる。
【０２０６】
＜他の適用例＞
以上説明した実施の形態２および実施の形態３では、ＴＦＴ１０１およびＴＦＴ１０２の構成を、自発光型表示装置用のＴＦＴ基板の画素駆動回路に適用した例を示したが、本開示の適用例は、これらに限られるものではない。
【０２０７】
例えば、図６に示した実施の形態２に係るＴＦＴ基板１１０の額縁領域１６０に設けられる走査信号駆動回路１７０には、図示されない複数の信号発生回路が含まれているが、この信号発生回路にＴＦＴ１０１およびＴＦＴ１０２の構成を適用することができる。
【０２０８】
図４９には、ＴＦＴ１０１およびＴＦＴ１０２を適用した信号発生回路ＧＳＣの構成を示す。図４９に示されるように信号発生回路ＧＳＣは、クロック信号ＣＬＫが駆動トランジスタ１０３のソース電極に供給される。駆動トランジスタ１０３のドレイン電極は、駆動トランジスタ１０４のソース電極に接続され、駆動トランジスタ１０４のドレイン電極には接地電位ＶＳＳが与えられる。駆動トランジスタ１０３および１０４間の接続ノードＮ１は、保持容量Ｃ１を介して駆動トランジスタ１０３のゲート電極および駆動トランジスタ１０５のドレイン電極に接続されている。駆動トランジスタ１０５のソース電極には電源電位ＶＤＤが供給される。駆動トランジスタ１０３および１０４間の接続ノードＮ１は、信号発生回路ＧＳＣの出力ノードであり、ここから対応するゲート配線３２に走査信号が供給される。
【０２０９】
駆動トランジスタ１０５のゲート電極に供給される駆動信号によって、駆動トランジスタ１０５がオンすると、駆動トランジスタ１０３がオンされてクロック信号ＣＬＫが接続ノードＮ１から出力される。他方、駆動トランジスタ１０４のゲート電極に供給される駆動信号によって駆動トランジスタ１０４がオンすると、接続ノードＮ１の電位は接地電位ＶＳＳに固定される。
【０２１０】
ここで、信号発生回路ＧＳＣの構成要素である駆動トランジスタ１０３および１０５の構成は、実施の形態２および実施の形態３およびその変形例のＴＦＴ１０１およびＴＦＴ１０２と同じ構成とすることができるため、これらの構成を適宜変形することによって、実施の形態２および実施の形態３およびその変形例と同様の効果を得ることができる。これらの信号発生回路ＧＳＣの構成は、自発光型表示装置用だけではなく、液晶（Liquid Crystal）を利用した液晶表示装置用のＴＦＴ基板にも好適に用いることが可能である。
【０２１１】
さらに、本開示は、表示装置用のＴＦＴ基板に限らず、他にも例えば同様のトランジスタの構成を有するシフトレジスタ回路を備えた半導体装置にも適用することが可能であり、これらの開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形することも可能である。
【０２１２】
以上説明した実施の形態１〜３およびその変形例においては、半導体層９および半導体層１０を構成する半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎＧａＺｎＯ系の酸化物半導体を適用した構成を説明した。一般的に半導体層に金属膜または合金膜で構成されるソース電極およびドレイン電極を接続する場合、例えばａ−Ｓｉ半導体膜では接続界面にオーミックコンタクト層、例えばリン（Ｐ）をドープした低抵抗Ｓｉ膜を設ける必要があった。
【０２１３】
一方、酸化物半導体膜は、金属膜および合金膜との直接的な電気接続が可能である。このため、本開示のように、ソース電極１５およびドレイン電極１６が半導体層９の上面（表面）に設けられるＴＦＴ１０１と、ソース電極３およびドレイン電極４が半導体層１０の下面（裏面）に設けられるＴＦＴ１０２とが同時に配設されるような構成の場合は、半導体層として酸化物半導体膜を用いるのが好ましい。
【０２１４】
酸化物半導体材料としては、ＩｎＧａＺｎＯ酸化物半導体に限ることはなく、例えば、Ｉｎ、Ｇａ、Ｚｎを適宜組み合わせた酸化物半導体であるＩｎ−Ｏ、Ｇａ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−ＯおよびＧａ−Ｚｎ−Ｏなどの金属酸化物を用いることができる。また、これらの金属酸化物以外にも、例えばハフニウム（Ｈｆ）、すず（Ｓｎ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）等の酸化物を適宜組み合わせた酸化物半導体を適用することも可能である。
【０２１５】
また、酸化物半導体に限らず、１３族のＡｌ、Ｇａ、Ｉｎから選ばれる元素と１５族の窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）から選ばれる元素とを組み合わせた、いわゆるＩＩＩ−Ｖ族の化合物半導体、例えば、Ｇａ−Ａｓ、Ｇａ−Ｐ、Ｉｎ−Ｐ、Ｉｎ−Ｓｂ、Ｉｎ−Ａｓ、Ａｌ−Ｎ、Ｇａ−Ｎ、Ａｌ−Ｇａ−Ｎあるいはこれらに他の元素を添加した半導体材料を用いてもよい。
【０２１６】
さらに、１４族の半導体元素である炭素（Ｃ）を用いたカーボンナノチューブおよびグラフェン、およびこれらにＳｉおよびＧｅ元素を組み合わせた半導体材料を用いることも可能である。
【０２１７】
以上のような半導体材料を半導体層９および半導体層１０に用いた場合でも、実施の形態１〜３およびその変形例で説明した本開示の効果を得ることが可能である。特に酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料の場合には大きな効果を得ることができる。
【０２１８】
上記した説明は、すべての局面において、例示であって、この開示がそれに限定されるものではない。例示されていない無数の変形例が、この開示の範囲から外れることなく想定され得るものと解される。
【０２１９】
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【要約】
薄膜トランジスタ基板に関し、基板上にボトムゲート型の第１の薄膜トランジスタと、トップゲート型の第２の薄膜トランジスタとを備え、それぞれの半導体層が同一の半導体層で構成され、かつそれぞれの電極を含めた各層の構造が共通化できるように構成されている。第１の薄膜トランジスタのゲート電極と第２の薄膜トランジスタのドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、容量電極と第１の薄膜トランジスタの第１のドレイン電極との間で保持容量が形成される。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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