(57)【特許請求の範囲】
【請求項１】
複数のデータ線および複数の走査線の交点に対応して、複数の画素をマトリクス状に配置する表示装置において、
各画素が、
第１電極が第１電源に接続され、流れる電流に応じて発光する発光素子と、
ソース電極が第２電源線を介して第２電源に接続され、前記発光素子の第２電極にドレイン電流を供給する駆動トランジスタと、
第１電極が駆動トランジスタのゲート電極に接続されたデータ保持容量と、
画素選択期間にオンしてデータ線のデータを前記データ保持容量に書込む第１スイッチと、
前記第２電源と前記データ保持容量の第２電極との接続を制御する第２スイッチと、
前記データ保持容量の第２電極と前記第２電源とは異なる基準電源との間に設けられた抵抗と
を含み、
前記データ保持容量と前記基準電源との間の前記抵抗をＲLR、前記第２スイッチのオン抵抗をＲｏｎ、表示装置の水平方向または垂直方向の画素数のうち少ない方の画素数をＭとするときに、Ｒｏｎ＜ＲLR＊Ｍ／４０を満たし、
前記データ保持容量の第２電極の電位を、画素選択期間の中の少なくとも一部の期間と画素非選択期間の中の少なくとも一部の期間とで変化させることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
さらに、
前記抵抗と、前記基準電源との接続を制御する第３スイッチ
を有することを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記第２スイッチのオン抵抗とオフ抵抗の比であるオン抵抗／オフ抵抗をＲ２、前記第３スイッチのオン抵抗とオフ抵抗の比であるオン抵抗／オフ抵抗をＲ３とするとき、Ｒ２＊Ｒ３＜０．０１を満たすことを特徴とする表示装置。
【請求項４】
請求項２に記載の表示装置において、
前記第２スイッチおよび前記第３スイッチが、画素領域内に設けられた薄膜トランジスタであることを特徴とする表示装置。
【請求項５】
請求項２に記載の表示装置において、
前記第２スイッチが画素領域内に設けられた薄膜トランジスタであり、前記第３スイッチが、画素領域の外に設けられたトランジスタであることを特徴とする表示装置。
【請求項６】
請求項１に記載の表示装置において、
前記データ保持容量の第２電極と前記基準電源を接続する基準電位線が、前記第２電源線と直交することを特徴とする表示装置。
【請求項７】
請求項１記載の表示装置において、
前記データ保持容量の第２電極と前記基準電源を接続する基準電位線が、前記走査線の走査方向と直交することを特徴とする表示装置。
【請求項８】
請求項１記載の表示装置において、
前記データ保持容量が、前記駆動トランジスタのゲートノードに生じる、前記データ保持容量を除いた容量である寄生容量よりも大きいことを特徴とする表示装置。
【請求項９】
請求項１に記載の表示装置において、
前記データ保持容量の第２電極の電位を、画素選択期間の中の少なくとも一部の期間と画素非選択期間の中の少なくとも一部の期間とで変化させることで、電源電圧の変動による書込み電圧への影響が補償されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素をマトリクス状に配置した表示装置およびその画素回路に関する。
【背景技術】
【０００２】
ＯＬＥＤ等の電流駆動型発光素子を用いた表示装置では、通常、画素領域内に電源線を配し、電源線間に駆動素子とＯＬＥＤ等の被駆動素子を接続し、駆動素子のコンダクタンスを制御することで目的の表示画像を得る。駆動素子としてトランジスタ（駆動トランジスタ）を用いる場合、その駆動トランジスタのソース端子を一方の電源に接続し、駆動トランジスタのゲート端子に表示データに対応した電圧を印加することで、駆動トランジスタのゲート・ソース間電圧に応じた電流を被駆動素子であるＯＬＥＤに供給し、所望の表示画像を得る。
【０００３】
図１には、従来の表示装置の全体構成を示す。画素領域１には、単位画素（画素）２がマトリクス状に配置されている。画素２の各行に対応して走査線３が配置され、単位画素の各列に対応して、信号線４および電源線５が設けられている。走査線３は、走査線駆動回路６により駆動され、信号線４は、信号線駆動回路７により駆動され、電源線５は、電源電圧回路８により駆動される。
【０００４】
そして、制御回路９からの信号に応じて、走査線駆動回路６が１本の走査線を選択し、信号線駆動回路７は選択されている画素の信号を信号線４に供給する。これを繰り返すことによって、各画素に対応する信号が書き込まれる。なお、電源線５には、常時電源電圧が供給される。
【０００５】
図２Ａには、Ｐ型トランジスタを駆動トランジスタとした場合の典型的な画素回路を示す。信号線４には、トランジスタで形成されるスイッチＳＷ１の一端が接続され、このスイッチＳＷ１の他端は、駆動トランジスタＴDRのゲート端子が接続される。駆動トランジスタＴDRのソースは電源電圧Ｖｄｄを供給する電源線５に接続されている。ここで、抵抗ＲLは、電源線５における配線抵抗である。また、駆動トランジスタＴDRのソースゲート間にはデータ保持容量Ｃｓが接続されており、駆動トランジスタＴDRのドレインはＯＬＥＤのアノードに接続されている。そして、ＯＬＥＤのカソードは、低電圧の電源であるグランドなどに接続されている。
【０００６】
従って、スイッチＳＷ１がオンすることによって、Ｖｄｄ−Ｖｄａｔａに応じた電圧がデータ保持容量Ｃｓに書き込まれ、Ｖｄａｔａに応じた電流が駆動トランジスタＴDRに流れ、その電流でＯＬＥＤが発光する。
【０００７】
電源線５に流れる電流が大きいと、電源線５の抵抗によって電源電圧Ｖｄｄに変動を生じる。このときデータ保持容量Ｃｓに蓄えられる電圧は低下するため、画素の発光輝度は目的輝度よりも低下してしまう。このような問題に対処するため、従来は、電源線の電圧変動自体を低減する方法が取られている。電源電圧変動を低減するために、電源線の抵抗自体を下げたり（例えば特許文献１）、駆動トランジスタに流す電流を画素選択期間中オフにしたり（例えば特許文献２）することが提案されている。
【０００８】
【特許文献１】特開２００７−２４１３０２号公報
【特許文献２】特開２００６−３００９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１の方法では、電源線の抵抗値の低減にはおのずから限界があり、根本的な解決とはならない。また、特許文献２の方法では、画素選択期間中に駆動トランジスタのソース電極がフローティングとなるため、駆動トランジスタのゲート・ソース間に信号電圧を正確に書き込むのは困難である。
【００１０】
本発明は、電源電圧の電位変動による画素電流の変動を抑え、表示特性の良好な表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、複数のデータ線および複数の走査線の交点に対応して、複数の画素をマトリクス状に配置する表示装置において、各画素が、第１電極が第１電源に接続され、流れる電流に応じて発光する発光素子と、ソース電極が第２電源線を介して第２電源に接続され、前記発光素子の第２電極にドレイン電流を供給する駆動トランジスタと、第１電極が駆動トランジスタのゲート電極に接続されたデータ保持容量と、画素選択期間にオンしてデータ線のデータを前記データ保持容量に書込む第１スイッチと、前記第２電源と前記データ保持容量の第２電極との接続を制御する第２スイッチと、前記データ保持容量の第２電極と前記第２電源とは異なる基準電源との間に設けられた抵抗とを含み、前記データ保持容量と前記基準電源との間の前記抵抗をＲLR、前記第２スイッチのオン抵抗をＲｏｎ、表示装置の水平方向または垂直方向の画素数のうち少ない方の画素数をＭとするときに、Ｒｏｎ＜ＲLR＊Ｍ／４０を満たし、前記データ保持容量の第２電極の電位を、画素選択期間の中の少なくとも一部の期間と画素非選択期間の中の少なくとも一部の期間とで変化させることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、電源線の配線抵抗に応じて、データ保持容量の第２電極の電位が変化しても、データ保持容量には、正しいデータを書き込むことができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態に係る画素回路、表示装置について、図面に基づいて説明する。本実施形態に係る画素回路を図２Ａに示す。図２ＡではＰ型の駆動トランジスタを用いているが、Ｎ型の駆動トランジスタの場合も極性を反転させるだけで、全く同様に本発明を適用することができる。
【００２５】
本発明による画素回路は、駆動トランジスタＴDRのソース電極が、一方の電源線（電圧Ｖｄｄ）に接続され、駆動トランジスタＴDRのゲート電極に、走査線３によりオン・オフを制御されるデータ電圧書込み用のスイッチＳＷ１が接続され、かつ駆動トランジスタＴDRのゲート電極にはデータ保持容量Ｃｓの一方の電極が接続された構造を持っている。そして、データ保持容量Ｃｓのもう一方の電極（基準電極）電位を、走査線選択期間と走査線非選択期間とで電源電圧の電圧降下分変化させることにより、電源線の電圧降下による駆動トランジスタのゲート・ソース間電圧を補正し、画素電流の低下を防ぐ。
【００２６】
具体的には、スイッチＳＷ２を設け、このスイッチＳＷ２によって、データ保持容量Ｃｓの基準電極電位を、走査線選択期間中はある一定電位（この例では基準電位線の基準電位Ｖｒｅｆ）に接続し、走査線非選択期間に電圧降下した電源線５（配線抵抗ＲLによる電圧降下した当該画素部分の電源線５）に接続するよう切り換えることにより、駆動トランジスタＴDRのゲート電極電位を電源線５の配線抵抗ＲLによる電圧降下分変化させて、駆動トランジスタＴDRのゲート・ソース間電位を目的電圧に保つことができる。
【００２７】
すなわち、図２Ｂに示すように、スイッチＳＷ１がオンしているときに、Ｖｄａｔａとして当該画素のデータが供給される。そのとき、スイッチＳＷ２は、基準電位Ｖｒｅｆを選択する。そして、スイッチＳＷ１がオフした後、スイッチＳＷ２は、電源線５、すなわちＶｄｄ−ΔＶを選択する。
【００２８】
なお、画素回路は、基板上の各画素に形成され、駆動トランジスタＴDR、スイッチＳＷ１，ＳＷ２は、薄膜トランジスタによって構成される。
【００２９】
次に、図３Ａ，３Ｂを用いて、図２の回路の動作を詳しく説明する。なお、この実施形態も、Ｐ型の駆動トランジスタＴDRを想定しているが、Ｎ型の駆動トランジスタの場合も極性を反転させるだけで、動作は全く同様となる。
【００３０】
すなわち、Ｎ型の駆動トランジスタをＯＬＥＤのカソード側に配置し、駆動トランジスタのソース電極とグランドとの間に生じる配線抵抗による電圧降下を補償することが可能となる。
【００３１】
走査線３により画素が選択されると、図３Ａに示すように、スイッチＳＷ１がオンとなり、駆動トランジスタＴDRのゲート（ノードａ）にデータ電圧Ｖｄａｔａが書き込まれる。そのとき、スイッチＳＷ２は基準電位Ｖｒｅｆに接続され、駆動トランジスタＴDRのソース（ノードｂ）の電位ＶｂはＶｒｅｆとなり、データ保持容量Ｃｓには電圧（Ｖｄａｔａ−Ｖｒｅｆ）が蓄えられる。
【００３２】
走査線３が非選択となりスイッチＳＷ１がオフになった後、スイッチＳＷ２を電源線５側に切り替えると、図３Ｂに示すように、電位Ｖｂは電源電圧Ｖｄｄから電圧降下分ΔＶを差し引いたＶｄｄ−ΔＶとなる。ノードａの周りに接続される全容量をＣａｌｌとすると、ノードａの電位Ｖａは、Ｖａ＝Ｖｄａｔａ＋Ｃｓ／Ｃａｌｌ＊（Ｖｄｄ−ΔＶ−Ｖｒｅｆ）となり、駆動トランジスタＴDRのゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｄａｔａ−Ｃｓ／Ｃａｌｌ＊Ｖｒｅｆ−（１−Ｃｓ／Ｃａｌｌ）＊（Ｖｄｄ−ΔＶ）となる。
【００３３】
データ保持容量Ｃｓをノードａの周りの寄生容量に比べて十分大きく取ると、Ｃｓ＝Ｃａｌｌとおくことができ、図２Ｂに示すように、Ｖｇｓ＝Ｖｄａｔａ−Ｖｒｅｆとなり、Ｖｇｓは電源線５の電圧降下分ΔＶに依らない値となる。駆動トランジスタＴDRのドレイン電圧は飽和領域では主にＶｇｓにより定まるので、電圧降下ΔＶに依らず目的電圧に応じた画素電流をＯＬＥＤに供給することができる。
【００３４】
ノードＡの周りの寄生容量がＣｓに対して無視できず、例えばＣｓが寄生容量と同じ程度でも、Ｃｓ＝０．５＊Ｃａｌｌとおくと、Ｖｇｓ＝Ｖｄａｔａ−０．５＊（Ｖｒｅｆ＋Ｖｄｄ−ΔＶ）となり、電源線の電圧降下の影響を半分に抑えることができ、効果が期待できる。
【００３５】
実際には、スイッチＳＷ２は必ずしも理想的なスイッチである必要は無く、下記の具体例に示すように様々な構成が考えられる。
【００３６】
（具体例１）
図４に具体例１の画素回路、およびそれに接続される制御線、電源線の構成を示す。
【００３７】
具体例１では、各画素に基準電位Ｖｒｅｆを供給する基準電位線１０を配設するとともに、走査線１１と、スイッチＳＷ３を、スイッチＳＷ２に加えて設ける。そして、走査線１１は、走査線３の非選択時（Ｌレベル期間）において、選択レベル（Ｈレベル）とし、走査線３をスイッチＳＷ３のゲートに接続し、走査線１１をスイッチＳＷ２のゲートに接続する。これによって、データ保持容量Ｃｓの基準電極電位をデータ書込み時には基準電位Ｖｒｅｆに、走査線非選択時は電源線５の電源電位Ｖｄｄに制御する。なお、スイッチＳＷ３，ＳＷ２には薄膜トランジスタを用いるのが好適である。
【００３８】
図４ではスイッチＳＷ３，ＳＷ２にＮ型ＴＦＴを用いているが、Ｐ型やＮ型とＰ型の組合せて行うこともできる。また、データ保持容量Ｃｓの基準電極電位の切り替えは、データ保持容量Ｃｓへのデータ電圧Ｖｄａｔａの書込みが完了した後に行うのが好適である。
【００３９】
駆動トランジスタＴDRのゲート・ソース間電圧Ｖｇｓは、Ｖｄａｔａ−Ｃｓ／（Ｃｓ＋Ｃｐ）Ｖｒｅｆ−Ｃｐ／（Ｃｓ＋Ｃｐ）＊（Ｖｄｄ−ΔＶ）となり、電源線Ｖｄｄの電圧降下ΔＶの影響はＣｐ／（Ｃｓ＋Ｃｐ）倍に低減される。なお、Ｃｐはノードａ周りの寄生容量であり、Ｃａｌｌ＝Ｃｓ＋Ｃｐである。従って、データ保持容量Ｃｓの容量値は、駆動トランジスタのゲートノードの周りに接続される寄生容量Ｃｐに比べて十分大きく取ることが好適である。
【００４０】
（具体例２）
図５に具体例２の表示装置の全体構成図を示す。図６には、具体例２の画素部分及び関連する周辺部分を抜き出した回路図を示す。
【００４１】
表示装置の全体構成は図３と同様である。電源線Ｖｄｄを信号線方向に、基準電位線１０を走査線方向に配し、データ保持容量Ｃｓの基準電極は基準電位線１０に直接接続される。基準電位線１０は画素領域１の外で基準電位ＶｒｅｆにスイッチＳＷ３を介して接続される。電源線Ｖｄｄと基準電位線１０は各画素内でスイッチＳＷ２を介して接続される。
【００４２】
データ書込み時に、走査線３が選択され、同時にスイッチＳＷ３がオンとなる。このときスイッチＳＷ２はオフであり、基準電位線１０には電流はほとんど流れない。このため、データ保持容量Ｃｓの基準電極電位Ｖｂはほぼ基準電位Ｖｒｅｆ（Ｖｂ＝Ｖｒｅｆ）となっている。次に、走査線３が非選択となった後に走査線１１を選択してスイッチＳＷ２をオンとする。データ保持容量Ｃｓの基準電極電位Ｖｂは、電源線Ｖｄｄの画素接続点の電位Ｖｄｄ−ΔＶとほぼ同じになり、データ保持容量Ｃｓを介して駆動トランジスタＴDRのゲートノードａの電位も引っ張られる。結果、ＴDRのゲート・ソース間電圧Ｖｇｓは、Ｖｄａｔａ−Ｃｓ／（Ｃｓ＋Ｃｐ）Ｖｒｅｆ−Ｃｐ／（Ｃｓ＋Ｃｐ）＊（Ｖｄｄ−ΔＶ）となる。ここで、データ保持容量Ｃｓが寄生容量Ｃｐに比べて十分大きいとき、ＴDRのゲート・ソース間電圧Ｖｇｓはこの画素における電圧降下に依らない電圧Ｖｇｓ＝Ｖｄａｔａ−Ｖｒｅｆとなる。基準電位線１０は走査線１１選択時には電源電圧Ｖｄｄとして利用されるため、基準電位Ｖｒｅｆは電源電圧Ｖｄｄと同じか同程度の電位にすることが好適である。スイッチＳＷ２，ＳＷ３のオン抵抗・オフ抵抗をそれぞれ、ｒ２ｏｎ，ｒ２ｏｆｆ，ｒ３ｏｎ，ｒ３ｏｆｆとした場合、
ｒ２ｏｎ＊ｒ３ｏｎ／ｒ２ｏｆｆ／ｒ３ｏｆｆ  ＜  ０．０１
となるよう設計されることが好適である。ここで、スイッチＳＷ２のオン抵抗とオフ抵抗の比（オン抵抗／オフ抵抗）をＲ２、スイッチＳＷ３のオン抵抗とオフ抵抗の比（オン抵抗／オフ抵抗）をＲ３と表すと、上式は、Ｒ２＊Ｒ３＜０．０１と表される。
【００４３】
このように設定することで、スイッチＳＷ２がオンの際にデータ保持容量Ｃｓの基準電極の電位を、電源電圧Ｖｄｄに応じた電圧に設定し、スイッチＳＷ３がオンの時に基準電位Ｖｒｅｆに設定することができる。
【００４４】
（具体例３）
図７に具体例３の画素回路、制御線、電源線構成、および駆動タイミング波形を示す。具体例３の全体構成は図５と同様である。具体例２で基準電位線１０を基準電圧Ｖｒｅｆに接続していたスイッチＳＷ３が取り除かれ、ダイレクトに基準電位線１０を基準電位Ｖｒｅｆに接続している。そして、この基準電位線１０は、抵抗ＲLRを介し基準電源Ｖｒｅｆに接続されている。従って、スイッチＳＷ２がオンの時に、電源Ｖｄｄと、基準電源Ｖｒｅｆが抵抗ＲLRとスイッチＳＷ２のオン抵抗を介し接続される。
【００４５】
この場合、スイッチＳＷ２のオン抵抗ｒ２ｏｎが基準電位線１０の抵抗ＲLRに関して、
ｒ２ｏｎ  ＜  ＲLR＊Ｍ／１０
となるよう設定されることが好適である。また、ｒ２ｏｎ＜ＲLR＊Ｍ／４０となるように設定されることがさらに好適である。このように設定することで、スイッチＳＷ２がオンの際にデータ保持容量Ｃｓの基準電極の電位を電源電圧Ｖｄｄに応じた電圧と、基準電位Ｖｒｅｆに切り換えて設定することができる。ここで、Ｍは水平方向の画素数である。具体例３の場合、水平方向の全画素におけるスイッチＳＷ２がオンして、電源Ｖｄｄに接続されるため、画素数が多いほど、電源Ｖｄｄまでの抵抗が実質的に小さくなる。基準電位線１０を垂直方向に配置した場合には、垂直方向の画素数をＭに採用すればよく、またいずれか小さい方の画素数を採用してもよい。
【図面の簡単な説明】
【００４６】
【図１】従来の表示装置の全体構成を示す図である。
【図２Ａ】実施形態の画素回路の構成を示す図である。
【図２Ｂ】動作を説明する波形図およびタイミングチャートである。
【図３Ａ】走査線選択時の動作を説明する図である。
【図３Ｂ】走査線非選択時の動作を説明する図である。
【図４】具体例１の画素回路を示す図である。
【図５】具体例２の全体構成を示す図である。
【図６】具体例２の画素回路を示す図である。
【図７】具体例３の画素回路を示す図である。
【符号の説明】
【００４７】
１  画素領域、２  画素、３  走査線、４  信号線、５  電源線、６  走査線駆動回路、７  信号線駆動回路、８  電源電圧回路、９  制御回路、１０  基準電位線、１１  走査線、Ｃｓ  データ保持容量、ＲL  配線抵抗、ＲLR  抵抗、ＳＷ１，ＳＷ２，ＳＷ３  スイッチ、ＴDR  駆動トランジスタ。
【図１】
0005096103.tif 000002
【図２Ａ】
0005096103.tif 000003
【図２Ｂ】
0005096103.tif 000004
【図３Ａ】
0005096103.tif 000005
【図３Ｂ】
0005096103.tif 000006
【図４】
0005096103.tif 000007
【図５】
0005096103.tif 000008
【図６】
0005096103.tif 000009
【図７】
0005096103.tif 000010