【手続補正書】
【提出日】平成30年9月19日(2018.9.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の出力信号を生じさせるためにシミュレートされたローデコーディング期間だけメモリクロックを遅延させるように構成された第１の遅延回路と、前記第１の遅延回路は、遅延された信号を提供するためにメモリクロック信号を遅延させるように構成された論理電源領域部分を含み、前記第１の遅延回路は、さらに、前記第１の出力信号を生じさせるためにメモリ電源供給電圧に従って前記遅延された信号をレベルシフトするように構成された第１のレベルシフタを含む、
第２の出力信号を生じさせるためにシミュレートされたカラムデコーディング期間だけ前記メモリクロック信号を遅延させるように構成された第２の遅延回路と、前記第２の遅延回路は、メモリ電源領域ダミーライトクロックに前記メモリクロック信号をレベルシフトするように構成された第２のレベルシフタを含み、前記第２の遅延回路は、さらに、前記第２の出力信号に前記ダミーライトクロックを遅延させるように構成されたメモリ電源領域部分を含む、
前記シミュレートされたローデコーディング期間と前記シミュレートされたカラムデコーディング期間の両方の完了に応答して論理出力信号をアサートするために前記第１の出力信号と前記第２の出力信号を処理するように構成された論理回路と
を備える、トラッキング回路。
【請求項２】
メモリ電源領域ワード線と、
前記メモリクロック信号のエッジに応答して前記メモリ電源供給電圧へ前記ワード線をアサートするように構成されたワード線開発経路と、
をさらに備え、ここにおいて、前記ワード線電圧の前記アサーションと前記メモリクロック信号の前記エッジの間の遅延は、ローデコーディング期間に等しい、及びここにおいて、前記第１の遅延回路が、前記シミュレートされたローデコーディング期間が、前記ローデコーディング期間に実質的に等しいように構成される、請求項１に記載の回路。
【請求項３】
前記ワード線開発経路は、第１の長さを有するローデコーディングバスを含み、及びここにおいて、前記第１の遅延回路は、前記第１の長さに実質的に等しい第２の長さを有するダミーローデコーディングバスを含む、請求項２に記載の回路。
【請求項４】
前記ダミーローデコーディングバスは、折り畳まれたダミーローデコーディングバスを備える、請求項３に記載の回路。
【請求項５】
ダミーワード線と、ここにおいて、前記論理ゲートは、前記アサートされた論理出力信号で前記ダミーワード線を駆動するように構成され、
前記ダミーワード線のアサーションに応答して放電されるように構成されたダミービット線と
をさらに備える、請求項１に記載の回路。
【請求項６】
前記ダミービット線の前記放電の後で、シミュレートされたライト動作の完了に応答してレディ出力信号をアサートするように構成された第３の遅延回路
をさらに備え、ここにおいて、前記シミュレートされたライト動作期間は、メモリビットセルのためのライト動作期間に実質的に等しい、請求項５に記載の回路。
【請求項７】
前記ダミービット線とグラウンドの間に結合された複数の選択可能な脚
をさらに備え、ここにおいて、各選択可能な脚は、対応する同調信号によって伝導するように制御される、請求項５に記載の回路。
【請求項８】
メモリ電源領域ビット線と、
ビットセルに書き込まれるべきデータ信号に応答して、及び、前記メモリクロック信号のエッジに応答して、前記ビット線を放電するように構成されたビット線開発経路と、
をさらに備え、ここにおいて、前記ビット線の前記放電と前記メモリクロック信号の前記エッジとの間の遅延は、カラムデコーディング期間に等しい、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間の少なくとも部分に等しいように構成される、請求項１に記載の回路。
【請求項９】
前記第２の遅延回路は、少なくとも１つのメモリバンクにわたって送信遅延をモデル化するように構成された長さを有するダミービットバスを含む、請求項８に記載の回路。
【請求項１０】
前記ビット線開発経路は、ライトクロックバス伝搬遅延を有するライトクロックバスを含み、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間引く前記ライトクロックバス伝搬遅延に実質的に等しいように、構成される、請求項８に記載の回路。
【請求項１１】
前記ダミーワード線及び前記ダミービット線の間に結合されたインバータをさらに備え、ここにおいて、前記インバータは、前記ダミーワード線のアサーションに応答して前記ダミービット線を放電するように構成される、請求項７に記載の回路。
【請求項１２】
前記ダミービットバスは、メタルレイヤ内に対応する配線を備えるか、または、
前記ダミービットバスは、折り畳まれたダミービットバスを備える、請求項９に記載の回路。
【請求項１３】
請求項１に記載のトラッキング回路を動作するための方法であって、
論理電源供給電圧によって電力供給された論理電源領域内の第１の遅延経路を使用して、メモリにおけるライト動作のためのローデコーディング期間をシミュレートすることと、
前記論理電源供給電圧とは異なるメモリ電源供給電圧によって電力供給されたメモリ電源領域内の第２の遅延経路を使用して、前記メモリのためのカラムデコーディング期間の部分をシミュレートすることと、
前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の両方が完了すると、前記メモリのためのワード線開発遅延をモデル化するためにワード線充電期間をシミュレートすることと
を備える、方法。
【請求項１４】
ビットセル書き込み期間をシミュレートすることと、
前記ビットセル書き込み期間及び前記ワード線充電期間が完了すると、前記メモリ電源供給電圧へビット線を充電し、ワード線を放電することと
をさらに備える、請求項１３に記載の方法。
【請求項１５】
第１のメモリ電源領域信号に前記第１の遅延線の出力信号をレベルシフトすることと、
第３のメモリ電源領域信号を生じさせるために、前記第２の遅延経路を駆動する第２のメモリ電源領域信号に前記メモリクロック信号をレベルシフトすることと
をさらに備え、
前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の前記完了を決定するために論理ゲートを介して前記第１のメモリ電源領域信号及び前記第３のメモリ電源領域信号を処理することをさらに備える、請求項１３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
[0041]当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された本開示の特定の態様のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれ及びそれらと機能的に等価なものに十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の出力信号を生じさせるためにシミュレートされたローデコーディング期間だけメモリクロックを遅延させるように構成された第１の遅延回路と、前記第１の遅延回路は、遅延された信号を提供するためにメモリクロック信号を遅延させるように構成された論理電源領域部分を含み、前記第１の遅延回路は、さらに、前記第１の出力信号を生じさせるためにメモリ電源供給電圧に従って前記遅延された信号をレベルシフトするように構成された第１のレベルシフタを含む、
第２の出力信号を生じさせるためにシミュレートされたカラムデコーディング期間だけ前記メモリクロック信号を遅延させるように構成された第２の遅延回路と、前記第２の遅延回路は、メモリ電源領域ダミーライトクロックに前記メモリクロック信号をレベルシフトするように構成された第２のレベルシフタを含み、前記第２の遅延回路は、さらに、前記第２の出力信号に前記ダミーライトクロックを遅延させるように構成されたメモリ電源領域部分を含む、
前記シミュレートされたローデコーディング期間と前記シミュレートされたカラムデコーディング期間の両方の完了に応答して論理出力信号をアサートするために前記第１の出力信号と前記第２の出力信号を処理するように構成された論理回路と
を備える回路。
［Ｃ２］
メモリ電源領域ワード線と、
前記メモリクロック信号のエッジに応答して前記メモリ電源供給電圧へ前記ワード線をアサートするように構成されたワード線開発経路と、ここにおいて、前記ワード線電圧の前記アサーションと前記メモリクロック信号の前記エッジの間の遅延は、ローデコーディング期間に等しい、及びここにおいて、前記第１の遅延回路が、前記シミュレートされたローデコーディング期間が、前記ローデコーディング期間に実質的に等しいように構成される、Ｃ１に記載の回路。
［Ｃ３］
前記ワード線開発経路は、第１の長さを有するローデコーディングバスを含み、及びここにおいて、前記第１の遅延回路は、前記第１の長さに実質的に等しい第２の長さを有するダミーローデコーディングバスを含む、Ｃ２に記載の回路。
［Ｃ４］
前記ダミーローデコーディングバスは、折り畳まれたダミーローデコーディングバスを備える、Ｃ３に記載の回路。
［Ｃ５］
ダミーワード線と、ここにおいて、前記論理ゲートは、前記アサートされた論理出力信号で前記ダミーワード線を駆動するように構成され、
前記ダミーワード線のアサーションに応答して放電されるように構成されたダミービット線と
をさらに備える、Ｃ１に記載の回路。
［Ｃ６］
前記ダミービット線の前記放電の後で、シミュレートされたライト動作の完了に応答してレディ出力信号をアサートするように構成された第３の遅延回路と、ここにおいて、前記シミュレートされたライト動作期間は、メモリビットセルのためのライト動作期間に実質的に等しい、をさらに備える、Ｃ５に記載の回路。
［Ｃ７］
前記ダミービット線とグラウンドの間に結合された複数の選択可能な脚と、ここにおいて、各選択可能な脚は、対応する同調信号によって伝導するように制御される、Ｃ５に記載の回路。
［Ｃ８］
メモリ電源領域ビット線と、
ビットセルに書き込まれるべきデータ信号に応答して、及び、前記メモリクロック信号のエッジに応答して、前記ビット線を放電するように構成されたビット線開発経路と、ここにおいて、前記ビット線の前記放電と前記メモリクロック信号の前記エッジとの間の遅延は、カラムデコーディング期間に等しい、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間の少なくとも部分に等しいように構成される、Ｃ１に記載の回路。
［Ｃ９］
前記第２の遅延回路は、少なくとも１つのメモリバンクにわたって送信遅延をモデル化するように構成された長さを有するダミービットバスを含む、Ｃ８に記載の回路。
［Ｃ１０］
前記ビット線開発経路は、ライトクロックバス伝搬遅延を有するライトクロックバスを含み、及び、ここにおいて、前記第２の遅延回路は、前記シミュレートされたカラムデコーディング期間が、前記カラムデコーディング期間引く前記ライトクロックバス伝搬遅延に実質的に等しいように、構成される、Ｃ８に記載の回路。
［Ｃ１１］
前記ダミーワード線及び前記ダミービット線の間に結合されたインバータをさらに備え、ここにおいて、前記インバータは、前記ダミーワード線のアサーションに応答して前記ダミービット線を放電するように構成される、Ｃ７に記載の回路。
［Ｃ１２］
前記ダミービットバスは、メタルレイヤ内に対応する配線を備える、Ｃ９に記載の回路。
［Ｃ１３］
前記ダミービットバスは、折り畳まれたダミービットバスを備える、Ｃ９に記載の回路。
［Ｃ１４］
論理電源供給電圧によって電力供給された論理電源領域内の第１の遅延経路を使用して、メモリにおけるライト動作のためのローデコーディング期間をシミュレートすることと、
前記論理電源供給電圧とは異なるメモリ電源供給電圧によって電力供給されたメモリ電源領域内の第２の遅延経路を使用して、前記メモリのためのカラムデコーディング期間の部分をシミュレートすることと、
前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の両方が完了すると、前記メモリのためのワード線開発遅延をモデル化するためにワード線充電期間をシミュレートすることと
を備える、方法。
［Ｃ１５］
ビットセル書き込み期間をシミュレートすることと、
前記ビットセル書き込み期間及び前記ワード線充電期間が完了すると、前記メモリ電源供給電圧へビット線を充電し、ワード線を放電することと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記シミュレートされたローデコーディング期間は、前記ローデコーディング期間及び前記ワード線充電期間の間の差に実質的に等しい、Ｃ１４に記載の方法。
［Ｃ１７］
第１のメモリ電源領域信号に前記第１の遅延線の出力信号をレベルシフトすることと、  第３のメモリ電源領域信号を生じさせるために、前記第２の遅延経路を駆動する第２のメモリ電源領域信号に前記メモリクロック信号をレベルシフトすることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１８］
前記シミュレートされたローデコーディング期間及び前記シミュレートされたカラムデコーディング期間部分の前記完了を決定するために論理ゲートを介して前記第１のメモリ電源領域信号及び前記第３のメモリ電源領域信号を処理することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
論理電源領域内の第１の遅延経路を使用してメモリ内のライト動作のためのシミュレートされたローデコーディング期間が完了すると、第１の出力信号をアサートするための手段と、
メモリ電源領域内の第２の遅延経路を使用して前記ライト動作のためのシミュレートされたカラムデコーディング期間が完了すると、第２の出力信号をアサートするための手段と、
前記第２の出力信号の前記アサーション及び前記第１の出力信号の前記アサーションに応答して論理出力信号をアサートするように構成された論理回路と
を備える、回路。
［Ｃ２０］
前記論理出力信号の前記アサートに応答して充電されるように構成されたダミーワード線をさらに備える、Ｃ１９に記載の回路。