【手続補正書】
【提出日】平成30年10月31日(2018.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のパーティションと第２のパーティションとを有するコンピュータ・システムにおいて、
前記第１のパーティションは、
第１のＣＰＵと、
第１のメモリ・モジュールとを備え、前記第１のメモリ・モジュールは
少なくとも１つのプログラム・コード用メモリ・アドレス範囲であって、プログラム・コードはコンピュータ実行可能コードを含んでなり、前記プログラム・コード用メモリ・アドレス範囲はハードウェア・スイッチによって変更からハードウェアの保護がなされる、プログラム・コード用メモリ・アドレス範囲と、
第１のパーティション・データ用の少なくとも１つのメモリ・アドレス範囲と、
前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲とを有し、
前記第１のＣＰＵは前記プログラム・コード用メモリ・アドレス範囲で前記コンピュータ実行可能コードのみを実行するようにハードウェア的に構成してあり、
前記第２のパーティションは、
第２のＣＰＵと、
第２のメモリ・モジュールと、
ネットワークに接続されるための少なくとも１つの通信モジュールとを備え、
前記第１のＣＰＵは前記第２のメモリ・モジュールにアクセスするように構成され、
前記第１のＣＰＵは、前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲のみに前記第２のパーティションからのデータを読み取るように構成され、
前記第２のＣＰＵは前記第１のＣＰＵ又は前記第１のメモリ―モジュールにアクセスすることを制限されている、コンピュータ・システム。
【請求項２】
少なくとも１つのプログラム・コード用メモリ・アドレス範囲はハードウェア回路によって構成される、請求項１に記載のコンピュータ・システム。
【請求項３】
前記ハードウェア・回路は少なくとも１つのフィールド・プログラマブル・ゲート・アレイを含んでなる、請求項２に記載のコンピュータ・システム。
【請求項４】
前記第１のメモリ・モジュールは、
前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲を有する第１のメモリ・ユニットと、
前記第１のパーティション・データ用の少なくとも１つのメモリ・アドレス範囲を有する第２のメモリ・ユニットと、
前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲を有する第３のメモリ・ユニットとを備える、請求項１に記載のコンピュータ・システム。
【請求項５】
前記プログラム・コードはオペレーティング・システムを含んでなる、請求項１に記載のコンピュータ・システム。
【請求項６】
少なくとも１つのデータ・ストアを備える、請求項１に記載のコンピュータ・システム。
【請求項７】
前記第１のＣＰＵが前記第２のメモリ・モジュールにアクセスする能力はハードウェア回路によって実行され、
前記第２のパーティションに対する、第１のＣＰＵ又は第１のメモリ・モジュールへのアクセスの制限はハードウェア回路によって実行される、請求項１に記載のコンピュータ・システム。
【請求項８】
前記第１のパーティションに直接に接続した外部デバイスを使用するハードウェア要素は、前記第２のパーティションの入力デバイス及び出力デバイスの制御を行うよう前記第１のＣＰＵに命令することをユーザに可能にさせるように構成される、請求項１に記載のコンピュータ・システム。
【請求項９】
バスをさらに備え、
前記第１のパーティションは前記バスによって前記第２のパーティションと相互接続され、
前記第１のＣＰＵは、前記第２のパーティションからデータを読み出し、及び前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲のみにデータを書き込むために前記バスを通るプル・コマンドを実行するように構成され、
前記第１のＣＰＵは、前記第２のパーティションにデータを書き込むために前記バスを通るプッシュ・コマンドを実行するように構成され、
前記第１のパーティションは前記第２のパーティションからのプッシュ・コマンド又は前記第２のパーティションからのプル・コマンドを受け付けられず、
前記第２のパーティションに対する、第１のＣＰＵ又は第１のメモリ・モジュールへのアクセスの制限はハードウェア回路によって実行される、請求項１に記載のコンピュータ・システム。
【請求項１０】
前記ハードウェア・スイッチはオン及びオフに切り替えられる少なくとも１つの外部物理スイッチからなり、前記第１のＣＰＵは前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲に記憶したデータを前記外部物理スイッチがオンの時にのみ変更することができる、請求項１に記載のコンピュータ・システム。
【請求項１１】
オン及びオフに切り替えられる少なくとも１つの外部物理スイッチと、
前記第１のＣＰＵは前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲のコンテンツを前記外部物理スイッチがオンの時にのみ変更し、
前記外部物理スイッチがオンの時には、前記第１のＣＰＵは前記第２のパーティションからの読み出し、及び前記第２のパーティションへの書き込みができないようにされている、請求項１に記載のコンピュータ・システム。
【請求項１２】
前記第１のＣＰＵが前記第２のメモリ・モジュールにアクセスする能力は仮想パーティション構成によって実現し、
前記第２のＣＰＵが前記第１のＣＰＵ及び前記第１のメモリ・モジュールにアクセスする制限は仮想パーティション構成によって実現する、請求項１に記載のコンピュータ・システム。
【請求項１３】
前記第１のパーティションは少なくとも１つの入力／出力モジュールを備え、
複数の入力／出力デバイスは前記少なくとも１つの入力／出力モジュールに接続される、請求項１に記載のコンピュータ・システム。
【請求項１４】
前記第１のパーティション及び第２のパーティションを含んでなるチップをさらに備える、請求項１に記載のコンピュータ・システム。
【請求項１５】
前記第１のパーティションを含んでなる第１のチップと、前記第２のパーティションを含んでなる第２のチップとをさらに備える、請求項１に記載のコンピュータ・システム。
【請求項１６】
前記第１のパーティションに直接に接続された外部デバイスを用いるハードウェア機能は、前記第１のＣＰＵが前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲、前記第１のパーティション・データ用の少なくとも１つのメモリ・アドレス範囲、又は前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲から前記第２のパーティションにデータを書き込むことを可能にするように構成される、請求項１に記載のコンピュータ・システム。
【請求項１７】
前記第１のパーティションは１つ以上の仮想サブ・パーティションを備え、
前記第２のパーティションは１つ以上の仮想サブ・パーティションを備える、請求項１に記載のコンピュータ・システム。
【請求項１８】
少なくとも１つのプログラム・コード用メモリ・アドレス範囲の書き込みの制限は仮想パーティション構成によって実現し、
前記仮想パーティション構成は前記制限のオンとオフのスイッチングを  行うように構成され、
前記第１のＣＰＵは前記仮想パーティション構成を通して、前記第２のパーティションからの読み出し又は前記第２のパーティションへの書き込みができないようにされている、請求項１に記載のコンピュータ・システム。
【請求項１９】
コンピュータ・システムにおいて、
第１のパーティションであって、
第１のＣＰＵと、
第１のメモリ・モジュールとを備え、前記第１のメモリ・モジュールは
第１のメモリ・アドレス範囲であって、前記第１のメモリ・アドレス範囲はプログラム・コードを含んでなり、前記プログラム・コードはコンピュータ実行可能コードを含んでなり、前記プログラム・コードはハードウェア・スイッチによって変更からハードウェアの保護がなされる、第１のメモリ・アドレス範囲と、
第２のメモリ・アドレス範囲とを有し、
前記第１のＣＰＵは前記第１のメモリ・アドレス範囲で前記コンピュータ実行可能コードのみを実行するようにハードウェア的に構成してある第１のパーティションと、
前記第２のパーティションであって、
第２のＣＰＵと、
第２のメモリ・モジュールと、
ネットワークに接続されるための少なくとも１つの通信モジュールとを備え、
前記第１のＣＰＵは前記第２のメモリ・モジュールにアクセスするように構成され、
前記第１のＣＰＵは、前記第２のメモリ・アドレス範囲のみに前記第２のパーティションからのデータを読み取るように構成され、
前記第２のＣＰＵは前記第１のＣＰＵ又は前記第１のメモリ―モジュールにアクセスすることを制限されている前記第２のパーティションと
を備える、コンピュータ・システム。
【請求項２０】
少なくとも１つのメモリ・アドレス範囲はハードウェア回路によって構成される、請求項１９に記載のコンピュータ・システム。
【請求項２１】
前記ハードウェア・回路は少なくとも１つのフィールド・プログラマブル・ゲート・アレイを含んでなる、請求項２０に記載のコンピュータ・システム。
【請求項２２】
前記第１のメモリ・モジュールは、
前記少なくとも１つのメモリ・アドレス範囲を有する第１のメモリ・ユニットと、
前記第２のメモリ・アドレス範囲を有する第２のメモリ・ユニットと
を備える、請求項１９に記載のコンピュータ・システム。
【請求項２３】
前記プログラム・コードはオペレーティング・システムを含んでなる、請求項１９に記載のコンピュータ・システム。
【請求項２４】
少なくとも１つのデータ・ストアを備える、請求項１９に記載のコンピュータ・システム。
【請求項２５】
前記第１のＣＰＵが前記第２のメモリ・モジュールにアクセスする能力はハードウェア回路によって実行され、
前記第２のパーティションに対する、第１のＣＰＵ又は第１のメモリ・モジュールへのアクセスの制限はハードウェア回路によって実行される、請求項１９に記載のコンピュータ・システム。
【請求項２６】
前記第１のパーティションに直接に接続した外部デバイスを使用するハードウェア要素は、前記第２のパーティションの入力デバイス及び出力デバイスの制御を行うよう前記第１のＣＰＵに命令することをユーザに可能にさせるように構成される、請求項１９に記載のコンピュータ・システム。
【請求項２７】
バスをさらに備え、
前記第１のパーティションは前記バスによって前記第２のパーティションと相互接続され、
前記第１のＣＰＵは、前記第２のパーティションからデータを読み出し、及び前記第２のメモリ・アドレス範囲のみにデータを書き込むために前記バスを通るプル・コマンドを実行するように構成され、
前記第１のＣＰＵは、前記第２のパーティションにデータを書き込むために前記バスを通るプッシュ・コマンドを実行するように構成され、
前記第１のパーティションは前記第２のパーティションからのプッシュ・コマンド又は前記第２のパーティションからのプル・コマンドを受け付けられず、
前記第２のパーティションに対する、第１のＣＰＵ又は第１のメモリ・モジュールへのアクセスの制限はハードウェア回路によって実行される、請求項１９に記載のコンピュータ・システム。
【請求項２８】
前記ハードウェア・スイッチはオン及びオフに切り替えられる少なくとも１つの外部物理スイッチからなり、前記第１のＣＰＵは前記第１のメモリ・アドレス範囲に記憶したデータを前記外部物理スイッチがオンの時にのみ変更するように構成されている、請求項１９に記載のコンピュータ・システム。
【請求項２９】
オン及びオフに切り替えられる少なくとも１つの外部物理スイッチと、
前記第１のＣＰＵは前記第１のメモリ・アドレス範囲のコンテンツを前記外部物理スイッチがオンの時にのみ変更し、
前記外部物理スイッチがオンの時には、前記第１のＣＰＵは前記第２のパーティションからの読み出し、及び前記第２のパーティションへの書き込みができないようにされている、請求項１９に記載のコンピュータ・システム。
【請求項３０】
前記第１のＣＰＵが前記第２のメモリ・モジュールにアクセスする能力は仮想パーティション構成によって実現し、
前記第２のＣＰＵが前記第１のＣＰＵ及び前記第１のメモリ・モジュールにアクセスする制限は仮想パーティション構成によって実現する、請求項１９に記載のコンピュータ・システム。
【請求項３１】
前記第１のパーティションは少なくとも１つの入力／出力モジュールを備え、
複数の入力／出力デバイスは前記少なくとも１つの入力／出力モジュールに接続される、請求項１９に記載のコンピュータ・システム。
【請求項３２】
前記第１のパーティション及び第２のパーティションを含んでなるチップをさらに備える、請求項１９に記載のコンピュータ・システム。
【請求項３３】
前記第１のパーティションを含んでなる第１のチップと、前記第２のパーティションを含んでなる第２のチップとをさらに備える、請求項１９に記載のコンピュータ・システム。
【請求項３４】
前記第１のパーティションに直接に接続された外部デバイスを用いるハードウェア機能は、前記第１のＣＰＵが前記第１のメモリ・アドレス範囲から前記第２のパーティションにデータを書き込むことを可能にするように構成される、請求項１９に記載のコンピュータ・システム。
【請求項３５】
前記第１のパーティションは１つ以上の仮想サブ・パーティションを備え、
前記第２のパーティションは１つ以上の仮想サブ・パーティションを備える、請求項１９に記載のコンピュータ・システム。
【請求項３６】
前記第１のメモリ・アドレス範囲の書き込みの制限は仮想パーティション構成によって実現し、
前記仮想パーティション構成は前記制限のオンとオフのスイッチングを  行うように構成され、
前記第１のＣＰＵは前記仮想パーティション構成を通して、前記第２のパーティションからの読み出し又は前記第２のパーティションへの書き込みが可能及び不能にするにされている、請求項１９に記載のコンピュータ・システム。
【請求項３７】
第１のパーティションと第２のパーティションとを有するコンピュータ・システムにおいて、
前記第１のパーティションは、
第１のＣＰＵと、
第１のメモリ・モジュールとを備え、前記第１のメモリ・モジュールは
少なくとも１つのプログラム・コード用メモリ・アドレス範囲であって、プログラム・コードはコンピュータ実行可能コードを含んでなり、前記プログラム・コード用メモリ・アドレス範囲はハードウェア回路から構成される、プログラム・コード用メモリ・アドレス範囲と、
他のデータ用の少なくとも１つのメモリ・アドレス範囲であって、前記他のデータには前記第２のパーティションから読み取ったデータが含まれる、他のデータ用の少なくとも１つのメモリ・アドレス範囲とを備え、
前記第１のＣＰＵは前記プログラム・コード用メモリ・アドレス範囲で前記コンピュータ実行可能コードのみを実行するようにハードウェア的に構成してあり、
前記第２のパーティションは、
第２のＣＰＵと、
第２のメモリ・モジュールと、
ネットワークに接続されるための少なくとも１つの通信モジュールとを備え、
前記第１のＣＰＵは前記第２のメモリ・モジュールにアクセスするように構成されるとともに、他のデータ用の少なくとも１つのメモリ・アドレス範囲のみに前記第２のパーティションからのデータを読み取るように構成され、
前記第２のＣＰＵは前記第１のメモリ・モジュールにアクセスすることを制限されている、コンピュータ・システム。
【請求項３８】
前記第１のメモリ・モジュールは、
前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲を有する第１のメモリ・ユニットと、
前記他のデータ用の少なくとも１つのメモリ・アドレス範囲を有する第２のメモリ・ユニットと
を備える、請求項３７に記載のコンピュータ・システム。
【請求項３９】
前記他のデータ用の少なくとも１つのメモリ・アドレス範囲は、
前記第２のパーティションから読み取ったデータのための少なくとも１つのメモリ・アドレス範囲と、
第１のパーティション・データ用の少なくとも１つのメモリ・アドレス範囲とを含んでなる、請求項３７に記載のコンピュータ・システム。
【請求項４０】
前記第１のメモリ・モジュールは、
前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲を有する第１のメモリ・ユニットと、
前記第２のパーティションから読み取ったデータのための第２のメモリ・ユニットと、
前記第１のパーティション・データのための第３のメモリ・ユニットと、
を備える、請求項３７に記載のコンピュータ・システム。
【請求項４１】
バスをさらに備え、
前記第１のパーティションは前記バスによって前記第２のパーティションと相互接続され、
前記第１のパーティションは、前記第２のパーティションからデータを読み出し、及び前記他のデータのための少なくとも１つのメモリ・アドレス範囲のみにデータを書き込むために前記バスを通るプル・コマンドを実行するように構成され、
前記第１のパーティションは、前記第２のパーティションにデータを書き込むために前記バスを通るプッシュ・コマンドを実行するように構成され、
前記第１のパーティションは前記第２のパーティションからのプッシュ・コマンド又は前記第２のパーティションからのプル・コマンドを受け付ないように構成され、
前記バスのハードウェア回路は前記第２のパーティションが前記第１のメモリ・モジュールにアクセスすることを許可しない、請求項３７に記載のコンピュータ・システム。
【請求項４２】
オン及びオフに切り替えられる少なくとも１つの外部物理スイッチをさらに備え、前記第１のＣＰＵは前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲に記憶したデータを前記外部物理スイッチがオンの時にのみ変更するように構成される、請求項３７に記載のコンピュータ・システム。
【請求項４３】
コンピュータ・システムにおいて、
少なくとも１つのＣＰＵと、
少なくとも１つの他のコンピュータに接続する少なくとも１つのＩ／Оモジュールと、
少なくとも１つのメモリ・モジュールであって、
ハードウェア回路によって構成される、少なくとも１つのプログラム・コード用メモリ・アドレス範囲であって、プログラム・コードはコンピュータ実行可能コードを含んでなる、少なくとも１つのプログラム・コード用メモリ・アドレス範囲と、
他のデータ用の少なくとも１つのメモリ・アドレス範囲であって、前記他のデータは前記少なくとも１つの他のコンピュータから読み出したデータを含んでなる、他のデータ用の少なくとも１つのメモリ・アドレス範囲とを備えたメモリ・モジュールとを備え、
前記少なくとも１つのＣＰＵは前記プログラム・コード用メモリ・アドレス範囲で前記コンピュータ実行可能コードのみを実行するようにハードウェア的に構成してあり、
前記少なくとも１つの他のコンピュータから読み出したデータは前記他のデータ用の少なくとも１つのメモリ・アドレス範囲のみに書き込まれ、
前記少なくとも１つのメモリ・モジュールは前記少なくとも１つの他のコンピュータからアクセスすることができない、コンピュータ・システム。
【請求項４４】
前記少なくとも１つのメモリ・モジュールは、
前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲のための第１のメモリ・ユニットと、
前記他のデータ用の少なくとも１つのメモリ・アドレス範囲のための第２のメモリ・ユニットとを備える、請求項４３に記載のコンピュータ・システム。
【請求項４５】
オン及びオフに切り替えられる少なくとも１つの外部物理スイッチをさらに備え、前記第１のＣＰＵは前記少なくとも１つのプログラム・コード用メモリ・アドレス範囲に記憶したデータを前記外部物理スイッチがオンの時にのみ変更することができる、請求項４３に記載のコンピュータ・システム。
【請求項４６】
バスをさらに備え、
前記コンピュータ・システムは前記バスによって前記少なくとも１つの他のコンピュータと通信可能に接続され、
前記コンピュータ・システムは、前記少なくとも１つの他のコンピュータからデータを読み出し、及び前記他のデータ用の少なくとも１つのメモリ・アドレス範囲のみにデータを書き込むために前記バスを通るプル・コマンドを実行するように構成され、
前記コンピュータ・システムは、前記少なくとも１つの他のコンピュータにデータを書き込むために前記バスを通るプッシュ・コマンドを実行するように構成され、
前記コンピュータ・システムは前記少なくとも１つの他のコンピュータからのプッシュ・コマンド又は前記少なくとも１つの他のコンピュータからのプル・コマンドを受け付けないように構成され、
前記バスのハードウェア回路は前記少なくとも１つの他のコンピュータが前記少なくとも１つのメモリ・モジュールにアクセスすることを許可しない、請求項４３に記載のコンピュータ・システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
さらに、第１のパーティションは、オペレーティング・システムを利用して、第１のパーティションのメモリ・アドレスを、コンピュータ実行可能コード、第１のパーティション上に記憶された重要なデータ・ファイル、及びバスを通して第２のパーティションから読み取られたデータ・ファイルの３つのセクションに区分する、ハードウェア回路を含む。この手法は、第１のパーティション内の３つの別個のメモリ・ユニットを使用することによっても、達成され得る。重要なデータ・ファイルを保護するために、第２のパーティションは、第１のパーティションのメモリ・アドレッシングから読み取る、又は第１のパーティションのメモリ・アドレッシングに書き込むことを、ハードウェア的に制限される。第２のパーティションのデータは、第１のパーティションのオペレーティング・システムによって実行される「プル」コマンドを通して、第１のパーティションに転送される。さらに、第２のパーティションは、第１のパーティションにデータを「プッシュ」すること、又は「プル」コマンドを送るように第１のパーティションを制御することはできない。第１のパーティションによって第２のパーティションからプルされるすべてのデータは、ハードウェア設計によって、第２のパーティションから読み取られたデータ・ファイル専用の第１のパーティションのメモリ・セクション内に記憶される。さらに、第１のパーティションは、ハードウェア制限によって、第２のパーティションから読み取られたデータ・ファイルが実行されることを防止する。結果として、第１のパーティション上に記憶された重要なプログラム及び重要なデータ・ファイルは、第２のパーティションに悪影響を及ぼすインターネット又は他の任意のソースからの悪意あるコードから保護される。
本発明の第１の実施態様によれば、第１のパーティションであって、
第１のＣＰＵと、
少なくとも１つのメモリ・モジュールと、
少なくとも１つの書き込みモジュールと、
少なくとも１つのＩ／Ｏモジュールと、
少なくとも１つのデータ・ファイルを含む、少なくとも１つのデータ・ストアと、
メモリ・アドレッシング構造であって、
少なくとも１つのプログラム・コード用アドレス範囲と、
少なくとも１つの第１のパーティション・データ用アドレス範囲と、
少なくとも１つの第２のパーティション・データ用アドレス範囲と、
を備えるメモリ・アドレッシング構造と、
少なくとも１つの重要なデータ・ファイルと、
前記プログラム・コード用アドレス範囲内に記憶されたコンピュータ実行可能コードであって、前記コンピュータ実行可能コードが、オペレーティング・システムを含む、コンピュータ実行可能コードとからなり、
前記第１のＣＰＵが、前記プログラム・コード用アドレス範囲内に記憶された前記コンピュータ実行可能コードだけを実行するように構成される、第１のパーティションと、
バスと、
第２のパーティションであって、
第２のＣＰＵと、
少なくとも１つのデータ・ファイルを含む、少なくとも１つのデータ・ストアと、
ネットワークに結合された通信モジュールと
からなる第２のパーティションとからなる、コンピュータ・システムにおいて、
前記第１のパーティションが、前記バスを通して、前記第２のパーティションに相互接続され、
前記第１のパーティションが、前記第２のパーティションからデータを読み取るための、プル・コマンドを実行するように構成され、
前記第１のパーティションが、前記第２のパーティションにデータを書き込むための、プッシュ・コマンドを実行するように構成され、
前記少なくとも１つの書き込みモジュールが、前記第２のパーティションの前記少なくとも１つのデータ・ファイルを、前記バスを通して、前記第１のパーティションの前記少なくとも１つの第２のパーティション・データ用アドレス範囲に書き込むように構成され、
前記少なくとも１つの書き込みモジュールが、前記第１のパーティションの前記少なくとも１つのデータ・ファイルを、前記バスを通して、前記第２のパーティションの前記少なくとも１つのデータ・ストアに書き込むように構成され、
前記第１のパーティションが、前記第２のパーティションからのプッシュ・コマンドを制限するように構成され、
前記第１のパーティションが、前記第２のパーティションからのプル・コマンドを制限するように構成され、
前記第１のパーティションが、ハードウェア的に構成され、
前記第２のパーティションが、ハードウェア的に構成され、
前記第２のパーティションが、前記メモリ・アドレッシング構造にアクセスすることをハードウェア的に制限される、
コンピュータ・システムを要旨とする。
本発明の第２の実施態様は、第１の実施態様において、複数の入力／出力デバイスが、前記第１のパーティションの前記Ｉ／Ｏモジュールに結合されることを要旨とする。
本発明の第３の実施態様は、第１の実施態様において、前記プログラム・コード用アドレス範囲が、第１のメモリ・ユニットからなり、
前記第１のパーティション・データ用アドレス範囲が、第２のメモリ・ユニットからなり、
前記第２のパーティション・データ用アドレス範囲が、第３のメモリ・ユニットからなることを要旨とする。
本発明の第４の実施態様は、第１の実施態様において、
前記第１のパーティション及び第２のパーティションからなるチップをさらに備えることを要旨とする。
本発明の第５の実施態様は、第１の実施態様において、前記第１のパーティションからなる第１のチップと、前記第２のパーティションからなる第２のチップとをさらに備えることを要旨とする。
本発明の第６の実施態様は、第１の実施態様において、オン位置及びオフ位置を備える、少なくとも１つの外部物理スイッチをさらに備え、前記外部物理スイッチの前記オン位置が、前記少なくとも１つの書き込みモジュールが、前記第１のパーティションの前記プログラム・コード用アドレス範囲にアクセスすることを可能にすることを要旨とする。
本発明の第７の実施態様は、第１の実施態様において、前記少なくとも１つの書き込みモジュールが、フィールド・プログラマブル・ゲート・アレイからなることを要旨とする。
本発明の第８の実施態様は、第１の実施態様において、前記書き込みモジュールが、前記第１のパーティションの前記少なくとも１つのデータ・ストア、前記少なくとも１つのプログラム・コード用アドレス範囲、前記少なくとも１つの第１のパーティション・データ用アドレス範囲、又は前記少なくとも１つの第２のパーティション・データ用アドレス範囲から、前記第２のパーティションに書き込むように構成されることを要旨とする。
本発明の第９の実施態様は、第１の実施態様において、前記第１のＣＰＵが、前記プログラム・コード用アドレス範囲内に記憶された前記コンピュータ実行可能コードだけを実行するようにハードウェア的に構成されることを要旨とする。
本発明の第１０の実施態様は、少なくとも１つのパーティション・コンピュータであって、
第１のパーティションであって、
少なくとも１つのＣＰＵと、
少なくとも１つのメモリ・モジュールと、
少なくとも１つの書き込みモジュールと、
少なくとも１つのＩ／Ｏモジュールと、
少なくとも１つのデータ・ストアと、
メモリ・アドレッシング構造であって、
少なくとも１つのプログラム・コード用アドレス範囲と、
少なくとも１つの第１のパーティション・データ用アドレス範囲と、
少なくとも１つの第２のパーティション・データ用アドレス範囲と、
を備えるメモリ・アドレッシング構造と
からなる第１のパーティションと、
バスと、
第２のパーティションであって、
少なくとも１つのＣＰＵと、
少なくとも１つのメモリ・モジュールと、
少なくとも１つのデータ・ファイルを含む、少なくとも１つのデータ・ストアと、
外部ネットワークに通信可能に結合された通信モジュールと
からなる第２のパーティションとからなり、
前記第１のパーティションが、前記バスを通して、前記第２のパーティションに相互接続され、
前記第１のパーティションの前記少なくとも１つのＣＰＵが、前記第２のパーティションからのプッシュ・コマンド及び前記第２のパーティションからのプル・コマンドを制限するように構成され、
前記第２のパーティションが、前記第２のパーティションの前記データ・ファイルを、前記第１のパーティションの前記メモリ・アドレスに書き込むことはできない、
少なくとも１つのパーティション・コンピュータと、
前記少なくとも１つのＩ／Ｏモジュールと通信可能に結合された、少なくとも１つの別個のコンピュータとからなる、コンピュータ・システムにおいて、
前記少なくとも１つの別個のコンピュータが、外部ネットワークに通信可能に結合されず、
前記少なくとも１つの別個のコンピュータが、少なくとも１つの重要なデータ・ファイル及び少なくとも１つのデータ・セグメントを含み、
前記少なくとも１つの書き込みモジュールが、前記少なくとも１つの別個のコンピュータから読み取り、又は前記少なくとも１つの別個のコンピュータに書き込むように構成され、
前記第２のパーティションが、前記少なくとも１つの別個のコンピュータから読み取ること、又は前記少なくとも１つの別個のコンピュータに書き込むことはできず、
前記少なくとも１つの別個のコンピュータが、前記第２のパーティションから読み取ること、又は前記第２のパーティションに書き込むことはできず、
前記第１のパーティションが、ハードウェア的に構成され、
前記第２のパーティションが、ハードウェア的に構成され、
前記第２のパーティションが、前記メモリ・アドレッシング構造にアクセスすることをハードウェア的に制限される、コンピュータ・システムを要旨とする。
本発明の第１１の実施態様は、第１０の実施態様において、前記第２のパーティションの前記通信モジュールが、ネットワークに結合されることを要旨とする。
本発明の第１２の実施態様は、第１１の実施態様において、前記少なくとも１つの書き込みモジュールが、フィールド・プログラマブル・ゲート・アレイからなることを要旨とする。
本発明の第１３の実施態様は、第１１の実施態様において、前記少なくとも１つのプログラム・コード用アドレス範囲が、第１のメモリ・ユニットからなり、前記少なくとも１つの第１のパーティション・データ用アドレス範囲が、第２のメモリ・ユニットからなり、前記少なくとも１つの第２のパーティション・データ用アドレス範囲が、第３のメモリ・ユニットからなることを要旨とする。
本発明の第１４の実施態様は、第１０の実施態様において、外部ネットワークに通信可能に結合された、第２の別個のコンピュータをさらに備え、
前記第２のパーティションが、Ｉ／Ｏモジュールを備え、
前記第２の別個のコンピュータが、前記第２のパーティションの前記Ｉ／Ｏモジュールに結合され、
前記第２の別個のコンピュータが、重要なファイルを保有せず、
前記第２の別個のコンピュータが、前記第２のパーティションに書き込むこと、及び前記第２のパーティションから読み取ることができることを要旨とする。
本発明の第１５の実施態様は、第１４の実施態様において、複数の入力／出力デバイスが、前記第１のパーティションの前記Ｉ／Ｏモジュールに結合されることを要旨とする。
本発明の第１６の実施態様は、第１４の実施態様において、前記第１のパーティション及び第２のパーティションからなるチップをさらに備えることを要旨とする。
本発明の第１７の実施態様は、第１４の実施態様において、前記第１のパーティションからなる第１のチップと、前記第２のパーティションからなる第２のチップとをさらに備えることを要旨とする。
本発明の第１８の実施態様は、第１４の実施態様において、オン位置及びオフ位置を備える、少なくとも１つの外部物理スイッチをさらに備え、前記外部物理スイッチの前記オン位置が、前記書き込みモジュールが、前記第１のパーティションの前記プログラム・コード用アドレス範囲にアクセスすることを可能にすることを要旨とする。
本発明の第１９の実施態様は、第１０の実施態様において、前記書き込みモジュールが、前記第１のパーティションの前記少なくとも１つのデータ・ストア、前記少なくとも１つのプログラム・コード用アドレス範囲、前記少なくとも１つの第１のパーティション・データ用アドレス範囲、又は前記少なくとも１つの第２のパーティション・データ用アドレス範囲から、前記第２のパーティションに書き込むように構成されることを要旨とする。
本発明の第２０の実施態様は、第１０の実施態様において、前記第１のパーティションの前記少なくとも１つのＣＰＵが、前記少なくとも１つのプログラム・コード用アドレス範囲内に記憶されたコンピュータ実行可能コードだけを実行するようにハードウェア的に構成されることを要旨とする。