【手続補正書】
【提出日】平成30年8月1日(2018.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＬＤＭＯＳデバイスであって、
少なくとも１つのドリフト領域であって、半導体基板の一部に配置され、第１の導電型にドープされる、前記少なくとも１つのドリフト領域と、
前記半導体基板の表面における少なくとも１つの隔離構造であって、前記少なくとも１つのドリフト領域の一部の中に位置する、前記少なくとも１つの隔離構造と、
前記半導体基板の別の一部におけるＤウェル領域であって、第２の導電型にドープされ、前記少なくとも１つのドリフト領域の一部に近接して位置し、前記ドリフト領域と前記Ｄウェル領域との交差部が、前記第１及び第２の導電型の間の接合を形成する、前記Ｄウェル領域と、
前記半導体基板の表面上に配置され、チャネル領域と前記隔離構造の一部とに重なるゲート構造であって、前記ゲート構造が、前記チャネル領域の上にあるゲート誘電体層と、前記ゲート誘電体に重なるゲート導体材料とを含む、前記ゲート構造と、
前記Ｄウェル領域の前記表面上において、前記チャネル領域の１つの側部に近接して配置されるソースコンタクト領域であって、前記第１の導電型にドープされる、前記ソースコンタクト領域と、
ドレインコンタクト領域であって、前記ドレインコンタクト領域が、前記ドリフト領域の前記表面上の拡散ウェルにおいて、前記隔離構造に近接し、前記チャネル領域から前記隔離構造によって離間されて配置され、前記ドレインコンタクトと前記拡散ウェルとが前記第１の導電型にドープされる、前記ドレインコンタクト領域と、
二重バッファ領域であって、前記Ｄウェル領域と前記ドリフト領域との下にあり、前記第２の導電型にドープされる第１の埋め込み層と、前記第１の埋め込み層の下にあり、前記第１の導電型にドープされる高電圧拡散層とを含む、前記二重バッファ領域と、
ディープダウンボディ拡散を形成する前記第１の埋め込み層に近接する前記Ｄウェル領域における第１のｐ型拡散領域と、
アップボディ拡散を形成する前記ドリフト領域との前記接合に近接する前記Ｄウェル領域における第２のｐ型拡散領域と、
を含む、ＬＤＭＯＳデバイス。
【請求項２】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、ＬＤＭＯＳデバイス。
【請求項３】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記ドリフト領域における第１のｎ型リサーフ拡散領域と、前記ドリフト領域における第２のｎ型ＪＦＥリサーフ拡散領域とを更に含み、前記第２のｎ型ＪＦＥリサーフ拡散領域が、前記Ｄウェル領域との前記接合に近接し、前記第１のｎ型リサーフ拡散領域より上にある、ＬＤＭＯＳデバイス。
【請求項４】
請求項３に記載のＬＤＭＯＳデバイスであって、
前記チャネル領域の近くの第３のｎ型拡散を更に含む、ＬＤＭＯＳデバイス。
【請求項５】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記ソースコンタクト領域とチャネル領域とにおいて第３のｐ型拡散領域を更に含む、ＬＤＭＯＳデバイス。
【請求項６】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記半導体基板が前記第２の導電型のエピタキシャル層を更に含む、ＬＤＭＯＳデバイス。
【請求項７】
請求項６に記載のＬＤＭＯＳデバイスであって、
前記高電圧拡散層の下にあり、前記第１の導電型のインプラント領域として、前記半導体基板の前記エピタキシャル層において形成される、第２の埋め込み層を更に含む、ＬＤＭＯＳデバイス。
【請求項８】
請求項７に記載のＬＤＭＯＳデバイスであって、
前記Ｄウェル領域から離間され、前記基板の前記表面から、前記第１の埋め込み層と前記高電圧ディープ拡散層と前記エピタキシャル層とを介して延在し、前記半導体基板に接する、隔離構造を更に含む、ＬＤＭＯＳデバイス。
【請求項９】
請求項７に記載のＬＤＭＯＳデバイスであって、
前記Ｄウェル領域から離間され、前記基板の前記表面から、前記第１の埋め込み層と前記高電圧拡散層とを介して前記第２の埋め込み層内へ延在する、トレンチ隔離構造を更に含む、ＬＤＭＯＳデバイス。
【請求項１０】
請求項９に記載のＬＤＭＯＳデバイスであって、
前記トレンチ隔離構造が、前記第２の埋め込み層と物理的に接する前記第１の導電型の材料を含む、ＬＤＭＯＳデバイス。
【請求項１１】
ＬＤＭＯＳデバイスを形成するための方法であって、
半導体基板を提供することと、
前記半導体基板の上にエピタキシャル層を形成することと、
前記半導体基板の上の前記エピタキシャル層に不純物を注入することによって、第１の導電型の第１の埋め込み層を形成することであって、前記エピタキシャル層と前記半導体基板とが第２の導電型にドープされる、前記第１の埋め込み層を形成することと、
前記埋め込み層の上に前記第２の導電型のインラインエピタキシャル層を形成することと、
高電圧ディープウェルバッファ領域を形成するために、第１のチェーン注入において前記第１の導電型の第１のイオン注入を行うことと、
第２の埋め込み層を形成するために、前記第２の導電型のイオン注入を行うことであって、前記第２の埋め込み層が前記高電圧ディープウェルバッファ領域とドリフト領域との間に配置され、前記高電圧ディープウェルバッファ領域と前記第２の埋め込み層とが二重バッファ領域を形成する、前記第２の導電型のイオン注入を行うことと、
前記第１の導電型の前記ウェルにおいて、前記半導体基板の表面における隔離領域を形成することと、
前記基板の上にゲート誘電体を堆積し、前記ゲート誘電体の上にゲート導体を堆積し、その後、チャネル領域に重なるゲート構造を形成するように、前記ゲート導体と前記ゲート誘電体とをエッチングすることと、
前記チャネル領域によって前記ゲート構造から離間されたソース領域を形成し、前記ドリフト領域において、前記隔離領域によって前記ゲート構造から離間される、ドレイン領域を形成するように、不純物を注入することと、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、方法。
【請求項１３】
請求項１２に記載の方法であって、
前記第１のチェーン注入が、ウェル領域においてドリフトリサーフ拡散を形成するように前記第１の導電型の第２のイオン注入を行うことと、前記ウェル領域において前記ドリフトリサーフ拡散の上に、ＪＦＥリサーフ拡散を形成するように前記第１の導電型の第３のイオン注入を行うこととを更に含む、方法。
【請求項１４】
請求項１２に記載の方法であって、
前記隔離領域を形成した後に前記第２の導電型の第２のチェーンイオン注入を行うことを更に含み、
前記第２のチェーンイオン注入を行うことが、
第１のＤウェル領域ダウン拡散を形成するように前記第２の導電型の不純物を注入することを含む、前記第２のチェーンイオン注入の第１の注入を行うことと、
前記第１のＤウェル領域ダウン拡散の上に第２のＤウェルアップ拡散領域を形成するように前記第２の導電型の不純物を注入することを含む、前記第２のチェーンイオン注入の第２の注入を行うことと、
によって行われる、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記チャネル領域においてシャローリサーフ拡散領域を形成するように、前記第１及び第２の両方の導電型のイオンを共注入するために付加的なチェーン注入を行うことを更に含む、方法。
【請求項１６】
請求項１２に記載の方法であって、
前記第２の埋め込み層を形成した後に、前記半導体基板に物理的に接するように、前記基板の前記表面から前記第２の埋め込み層を介して、及び前記第１の埋め込み層を介して延在するディープトレンチ隔離構造を形成することを更に含む、方法。
【請求項１７】
集積回路であって、
ＬＤＭＯＳデバイスと少なくとも１つのＭＯＳデバイスとを含み、
前記ＬＤＭＯＳデバイスが、
半導体基板の一部において配置され、第１の導電型にドープされる、少なくとも１つのドリフト領域と、
前記半導体基板の表面にあり、前記少なくとも１つのドリフト領域の一部の中に位置する、少なくとも１つの隔離構造と、
前記半導体基板の別の一部にあり、第２の導電型にドープされ、前記少なくとも１つのドリフト領域の一部に近接して位置するＤウェル領域であって、前記ドリフト領域と前記Ｄウェル領域との交差部が前記第１及び第２の導電型の間の接合を形成する、前記Ｄウェル領域と、
前記半導体基板の表面上に配置され、チャネル領域と前記隔離構造の一部とに重なるゲート構造であって、前記チャネル領域の上にあるゲート誘電体層と、前記ゲート誘電体に重なるゲート導体材料とを含む、前記ゲート構造と、
前記Ｄウェル領域の前記表面上において、前記チャネル領域の１つの側部に近接して配置されるソースコンタクト領域であって、前記第１の導電型にドープされる、前記ソースコンタクト領域と、
ドレインコンタクト領域であって、前記ドリフト領域の前記表面上のシャロー拡散ウェルにおいて、前記隔離構造に近接して配置され、前記隔離構造によって前記チャネル領域から離間され、前記ドレインコンタクト領域と前記シャロー拡散ウェルとが前記第１の導電型にドープされ、前記シャロー拡散ウェルが前記ドリフト領域よりも浅い、前記ドレインコンタクト領域と、
二重バッファ領域であって、前記Ｄウェル領域と前記ドリフト領域との下にあって前記第２の導電型にドープされる第１の埋め込み層と、前記第１の埋め込み層の下にあって前記第１の導電型にドープされる第２の高電圧ディープ拡散層とを含む、前記二重バッファ領域と、
を含み、
前記少なくとも１つのＭＯＳデバイスが、前記半導体基板において、前記ＬＤＭＯＳデバイスから離間されて形成される、集積回路。
【請求項１８】
請求項１７に記載の集積回路であって、
前記少なくとも１つのＭＯＳデバイスがＰＭＯＳトランジスタを含む、集積回路。
【請求項１９】
請求項１７に記載の集積回路であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、集積回路。