【手続補正書】
【提出日】平成30年4月16日(2018.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリと、
プレディケートビット値を記憶するように構成されるプレディケートレジスタと、
前記メモリに結合されるプロセッサであって、
専用算術符号化命令を実行することであって、前記専用算術符号化命令は、第1のレンジ、第1のオフセット、および第1の状態を含む複数の入力を受け付け、かつ前記複数の入力に基づいて1つまたは複数の出力を生成するように構成され、前記1つまたは複数の出力のうちの少なくとも1つの出力の値は前記プレディケートビット値に基づいて計算可能である、実行することと、
前記専用算術符号化命令の前記1つまたは複数の出力に基づいて、
第2の状態を記憶することと、
第2のレンジを生成するために前記第1のレンジを再アラインすることと、
第2のオフセットを生成するために前記第1のオフセットを再アラインすることと
を行うように構成される、プロセッサと、
第1の比較器入力値と第2の比較器入力値との間の比較に基づいて第1の比較器出力値を決定するように構成される比較器であって、前記第1の比較器入力値は、第1の入力レジスタ対に記憶されるコンテキスト適応バイナリ算術符号化(CABAC)最尤シンボル(MPS)ビットに基づき、前記第2の比較器入力値は前記プレディケートビット値に基づく、比較器と
を備える、装置。
【請求項２】
前記専用算術符号化命令は、エントロピー符号化方式を用いてビデオストリームを符号化するために前記プロセッサによって実行可能であり、前記エントロピー符号化方式はCABACである、請求項1に記載の装置。
【請求項３】
前記第1の状態はCABAC状態ビットを含み、前記第1のレンジはCABACレンジビットを含み、前記第1のオフセットはCABACオフセットビットを含み、前記複数の入力は、CABAC MPSビット、CABACビット位置(bitpos)ビットおよびプレディケート入力値ビットをさらに含み、前記装置は、第1の入力レジスタ対および第2の入力レジスタ対をさらに備え、前記プロセッサは、
前記第1の入力レジスタ対の第1のレジスタからCABAC状態ビットおよび前記CABAC MPSビットを取り出すことと、
前記第1の入力レジスタ対の第2のレジスタから前記CABAC bitposビットを取り出すことと、
前記第2の入力レジスタ対の第3のレジスタから前記CABACレンジビットを取り出すことと、
前記第2の入力レジスタ対の第4のレジスタから前記CABACオフセットビットを取り出すことと、
前記プレディケートレジスタから前記プレディケートビット値を取り出すことと
を行うようにさらに構成される、請求項2に記載の装置。
【請求項４】
前記第2の状態はCABAC状態ビットを含み、前記第2のレンジはCABACレンジビットを含み、前記第2のオフセットはCABACオフセットビットを含み、前記専用算術符号化命令は、CABAC MPSビットを生成し、前記装置は出力レジスタ対をさらに備え、前記プロセッサは、
前記出力レジスタ対の第1のレジスタに前記CABAC状態ビット、前記CABAC MPSビット、および前記CABACレンジビットを記憶することと、
前記出力レジスタ対の第2のレジスタに前記CABACオフセットビットを正規化して記憶することと
を行うようにさらに構成される、請求項2に記載の装置。
【請求項５】
前記専用算術符号化命令は、前記専用算術符号化命令を1つまたは複数の汎用命令に分離することなく前記プロセッサによって実行可能であり、前記1つまたは複数の汎用命令を実行するように構成されるロジックおよび前記専用算術符号化命令を実行するように構成されるロジックは、前記プロセッサの共通実行ユニットに対応する、請求項1に記載の装置。
【請求項６】
前記専用算術符号化命令は前記プロセッサの命令セットの単一の命令を含み、前記プロセッサはパイプライン化マルチスレッド超長命令語(VLIW)プロセッサを含む、請求項1に記載の装置。
【請求項７】
プレディケートレジスタにおいてプレディケートビット値を記憶するステップと、
プロセッサにおいて、専用算術符号化命令を実行するステップであって、前記専用算術符号化命令は、第1のレンジ、第1のオフセット、および第1の状態を含む複数の入力を受け付け、かつ前記複数の入力に基づいて1つまたは複数の出力を生成し、前記1つまたは複数の出力のうちの少なくとも1つの出力の値は前記プレディケートビット値に基づいて計算可能である、ステップと、
しきい値以上である前記第1のレンジの1つまたは複数の値を生成するために、前記第1のレンジおよび前記第1のオフセットに関する再正規化を実行するステップと、
前記専用算術符号化命令の前記1つまたは複数の出力に基づいて、第2の状態を記憶し、第2のレンジを生成するために前記再正規化された第1のレンジを再アラインし、かつ第2のオフセットを生成するために前記再正規化された第1のオフセットを再アラインするステップと
を含む、方法。
【請求項８】
前記専用算術符号化命令を実行するステップは、
前記第1のレンジをシフタに与えるステップと、
前記第1の状態をコンテキスト適応バイナリ算術(CABAC)ルックアップテーブルのためのインデックスルックアップ値として使用するステップであって、前記CABACルックアップテーブルはハードコード化されるか、または書換え可能である、ステップと
を含む、請求項7に記載の方法。
【請求項９】
前記第2のオフセットのキャリアビットから独立して、前記第2のオフセットに関する再正規化を実行するステップと、
前記第2のオフセットの複数のバイトをビットストリームに入力するステップと、
前記ビットストリームを復号器に送信するステップと
をさらに含む、請求項7に記載の方法。
【請求項１０】
専用コンテキスト適応バイナリ算術(CABAC)符号化命令を含む非一時的コンピュータ可読記録媒体であって、前記専用CABAC符号化命令は、第1のレンジ、第1のオフセット、第1の状態、およびプレディケートレジスタに記憶されるプレディケートビット値を含む複数の入力を受け付け、かつ前記複数の入力に基づいて1つまたは複数の出力を生成し、前記1つまたは複数の出力のうちの少なくとも1つの出力の値が前記プレディケートビット値に基づいて計算可能であり、前記専用CABAC符号化命令は、プロセッサによって実行されるとき、前記プロセッサに、
しきい値以上である前記第1のレンジの1つまたは複数の値を生成するために、前記第1のレンジおよび前記第1のオフセットに関する再正規化を実行することと、
第2の状態を記憶することと、
第2のレンジを生成するために前記再正規化された第1のレンジを再アラインすることと、
第2のオフセットを生成するために前記再正規化された第1のオフセットを再アラインすることと
を行わせる、非一時的コンピュータ可読記録媒体。
【請求項１１】
前記第1の状態、CABAC MPSビット、CABACビット位置(bitpos)ビット、またはそれらの組合せを記憶するように構成される第1の入力レジスタ対と、
前記第1のレンジ、前記第1のオフセット、またはそれらの組合せを記憶するように構成される第2の入力レジスタ対であって、前記第1の状態はCABAC状態ビットを含み、前記第1のレンジはCABACレンジビットを含み、前記第1のオフセットはCABACオフセットビットを含む、第2の入力レジスタ対と
をさらに備える、請求項1に記載の装置。
【請求項１２】
前記比較器は、
前記第1の比較器入力値を受信することであって、前記第1の比較器入力値は前記第1の入力レジスタ対に記憶される前記CABAC MPSビットに基づく、受信することと、
前記第2の比較器入力値を受信することと
を行うようにさらに構成される、請求項1に記載の装置。
【請求項１３】
インバータであって、
インバータ入力値を受信することであって、前記インバータ入力値は前記第1の入力レジスタ対のCABAC状態ビットに基づく、受信することと、
前記インバータ入力値に基づいて第1のインバータ出力値を生成することと
を行うように構成される、インバータ
をさらに備える、請求項12に記載の装置。
【請求項１４】
論理ゲートであって、
比較器から第1の比較器出力値を受信することと、
インバータから第1のインバータ出力値を受信することであって、前記第1のインバータ出力値は前記第1の状態に基づく、受信することと、
前記第1の比較器出力値および前記第1のインバータ出力値に基づいて、論理ゲート出力値を決定することと
を行うように構成される、論理ゲートと
をさらに備える、請求項1に記載の装置。
【請求項１５】
論理ゲートであって、前記第1の比較器出力値および第1のインバータ出力値に基づいて論理ゲート出力値を決定するように構成され、前記第1の比較器出力値は前記第1の比較器入力値と前記第2の比較器入力値との間の比較に基づき、前記第1のインバータ出力値は第1の状態に基づく、論理ゲートをさらに備える、請求項1に記載の装置。