【手続補正書】
【提出日】平成30年11月6日(2018.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子システムであって、
単結晶半導体の第１のチップであって、一方の側上の第１のソース端子と第１のゲート端子と、他方の側上の第１のドレイン端子とを含む、前記第１のチップと、
単結晶半導体の第２のチップであって、一方の側上の第２のソース端子と、他方の側上の第２のドレイン端子と第２のゲート端子とを含む、前記第２のチップと、
保持壁により境界づけられるスラブを有するコンテナと、
を含み、
前記第１のチップが第２のチップに取り付けられ、前記第１のドレイン端子が前記第２のソース端子に取り付けられ、前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに取り付けられる、電子システム。
【請求項２】
請求項１に記載のシステムであって、
前記第１のドレイン端子が前記第２のソース端子に直接に取り付けられる、システム。
【請求項３】
請求項１に記載のシステムであって、
前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに直接に取り付けられる、システム。
【請求項４】
請求項１に記載のシステムであって、
前記コンテナがシリコンである、システム。
【請求項５】
請求項１に記載のシステムであって、
前記保持壁が複数のリッジである、システム。
【請求項６】
請求項１に記載のシステムであって、
前記単結晶半導体がシリコンであり、前記第１及び第２のチップがＭＯＳ電界効果トランジスタであり、前記電子システムがパワーブロックである、システム。
【請求項７】
請求項１に記載のシステムであって、
前記電子システムがレギュレータである、システム。
【請求項８】
電子システムであって、
単結晶半導体の第１のチップであって、一方の側上の第１のソース端子と第１のゲート端子と、他方の側上の第１のドレイン端子とを含む、前記第１のチップと、
単結晶半導体の第２のチップであって、保持壁により境界づけられるスラブを有し、一方の側上の第２のソース端子と、他方の側上の第２のドレイン端子と第２のゲート端子とを含む、前記第２のチップと、
保持壁により境界づけられるスラブを有するコンテナと、
を含み、
前記第１のチップが前記第２のチップに取り付けられ、前記第１のドレイン端子が前記第２のソース端子に取り付けられ、前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに取り付けられる、電子システム。
【請求項９】
請求項８に記載のシステムであって、
前記第１のチップが第１の電子デバイスを含み、前記第２のチップが第２の電子デバイスを含む、システム。
【請求項１０】
請求項９に記載のシステムであって、
前記コンテナのスラブに直接に取り付けられる第３のチップを更に含み、前記第３のチップが第３の電子デバイスを含む、システム。
【請求項１１】
請求項１０に記載のシステムであって、
前記単結晶半導体がシリコンであり、前記第１及び第２の電子デバイスがＭＯＳ電界効果トランジスタであり、前記第３の電子デバイスが集積回路であり、前記電子システムがパワーコンバータである、システム。
【請求項１２】
パッケージングされた電子システムであって、
第１の厚みと第１の面における表面とを有するシリコンのスラブであって、前記スラブが、前記第１の面から第１の深さだけ離間される第２の面において窪んだ中央エリアを含む窪みをフレーミングする前記第１の面におけるリッジとして構成され、前記リッジと前記中央エリアとがパッドにパターニングされる金属層により覆われ、前記中央エリアの前記パッドが内側セットと周辺セットとにグループ化される、前記スラブと、
第１及び反対の第２の側と前記第１の厚みより小さな第２の厚みとを有する第１の半導体チップであって、前記第１の半導体チップが前記第１及び第２の側上に端子を有するトランジスタを含み、前記第１の側の端子が前記スラブの前記中央エリアの前記内側セットのそれぞれのパッドに取り付けられてサブアッセンブリをつくり、前記第２の側の端子が前記第１の面に向かって面する、前記第１の半導体チップと、
第３及び反対の第４の側と前記第１の厚みより小さいが前記第２の厚みより大きい第３の厚みとを有する第２の半導体チップであって、前記第４の側が、前記第３の面から前記第１の深さより小さい第２の深さだけ窪んでおり、かつ、前記第１の半導体チップを収容するのに適している平行の第４の面において、平坦な中央エリアを含む窪みをフレーミングする第３の面におけるリッジとして構成され、前記第４の側がメタライズされ、前記第２の半導体チップが前記第３及び第４の側上に端子を有するトランジスタを含む、前記第２の半導体チップと、
を含み、
前記第４の側の前記窪みが、前記第１の半導体チップの前記第２の側上の前記端子に取り付けられ、前記第２の半導体チップの前記リッジが前記周辺セットに取り付けられる、パッケージングされた電子システム。
【請求項１３】
請求項１２に記載のシステムであって、
前記第１及び第２の半導体チップの前記トランジスタがＭＯＳ電界効果トランジスタであり、前記パッケージされた電子システムがパワーブロックである、システム。
【請求項１４】
請求項１２に記載のシステムであって、
前記第１及び第２の半導体チップの前記トランジスタがバイポーラトランジスタであり、前記パッケージされた電子システムがレギュレータである、システム。
【請求項１５】
パッケージングされた電子システムを製造するための方法であって、
複数のスラブサイトを含む低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のウエハを提供することであって、前記ウエハが第１の厚みと第１の表面における第１の面とを有し、各サイトが、前記第１の面から第１の深さだけ離間される第２の面において窪んだ中央エリアを含む窪みをフレーミングする前記第１の面におけるリッジとして構成され、前記リッジと前記中央エリアとが、トランジスタ端子に接触するためのパッドにパターニングされる金属層により覆われ、前記中央エリアの前記パッドが内側セットと周辺セットとにグループ化される、前記ウエハを提供することと、
平坦な第１及び反対の平坦な第２の側と前記第１の厚みより小さな第２の厚みとを有する複数の第１の半導体チップを提供することであって、前記第１の半導体チップが前記第１及び第２の側上に端子を有するトランジスタを含む、前記複数の第１の半導体チップを提供することと、
前記第１の側の前記端子を各ｌ‐ｇ‐Ｓｉスラブの前記中央エリアの前記内側セットのそれぞれのパッドに取り付けることであって、サブアッセンブリをつくり、前記第２の側の前記端子が前記第１の面に向かって面する、前記第１の側の前記端子を取り付けることと、
平坦な第３及び反対の輪郭形成された第４の側と前記第１の厚みより小さいが前記第２の厚みより大きい第３の厚みとを有する複数の第２の半導体チップを提供することであって、前記第４の側が、前記第３の面から前記第１の深さより小さい第２の深さだけ窪んでおり、かつ、前記第１の半導体チップを収容するのに適している、平行の第４の面において平坦な中央エリアを含む窪みをフレーミングする第３の面におけるリッジとして構成され、前記第４の側が均一にメタライズされ、前記第２の半導体チップが前記第３及び第４の側上に端子を有するトランジスタを含む、前記複数の第２の半導体チップを提供することと、
各サブアッセンブリに対して、第２の半導体チップの前記第４の側の前記メタライズされた窪んだ中央エリアを前記それぞれの第１の半導体チップの前記第２の側上の前記端子に取り付け、前記第２の半導体チップの前記メタライズされたリッジを前記中央ｌ‐ｇ‐Ｓｉエリアの前記それぞれの周辺セットの前記パッドに取り付けることであって、そのため、前記第２の半導体チップの前記第３の側上の前記トランジスタ端子が、前記それぞれのｌ‐ｇ‐Ｓｉスラブの前記リッジ上の前記金属層と共面である、前記取り付けることと、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、
前記取り付けることが導電性接着材を用いる、方法。
【請求項１７】
請求項１５に記載の方法であって、
パッケージとしてｌ‐ｇ‐Ｓｉスラブに埋め込まれるトランジスタチップを有する個別の多出力デバイスをシンギュレートするために前記ｌ‐ｇ‐Ｓｉウエハをダイシングすることを更に含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記第１及び第２の半導体チップの前記トランジスタがＭＯＳ電界効果トランジスタであり、前記電子システムがパワーブロックである、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記第１及び第２の半導体チップの前記トランジスタがバイポーラトランジスタであり、前記電子システムがレギュレータである、方法。
【請求項２０】
請求項１５に記載の方法であって、
前記低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のウエハを提供することが、
複数のスラブサイトを含むｌ‐ｇ‐Ｓｉのウエハを提供することであって、前記ウエハが第１の厚みと第１の面における第１の表面とを有する、前記ｌ‐ｇ‐Ｓｉのウエハを提供することと、
前記第１の表面上に第１の絶縁層を形成することであって、前記第１の絶縁層が全てのスラブサイトを覆う、前記第１の絶縁層を形成することと、
前記下にあるｌ‐ｇ‐Ｓｉを露出させるために各スラブサイトの前記中央エリアから前記絶縁層を取り除き、各中央エリアをフレーミングするリッジを形成するために前記周辺セット部分の上の前記絶縁層を取り除かれないまま残すことと、
前記第１の面から第１の深さだけ窪んだ第２の面における中央フラット部を有する第２のｌ‐ｇ‐Ｓｉ表面と、前記第１及び第２の面間のスロープとを備える窪みをつくるように、各デバイスサイトの前記中央エリアの前記露出されたｌ‐ｇ‐Ｓｉをエッチングすることと、
前記第２のｌ‐ｇ‐Ｓｉ表面上に各デバイスサイトの前記中央エリアを覆う第２の絶縁層を形成することと、
前記ウエハ全体の上に金属の少なくとも１つの層を堆積することと、
前記リッジ上のデバイス端子と前記中央のエリアにおけるトランジスタ端子に合致する複数のパッドとを形成するために、各デバイスサイトにおいて前記金属層をパターニングすることであって、前記パッドが内側セットと周辺セットとにグループ化される、前記金属層をパターニングすることと、
全てのデバイスサイトを覆って前記ウエハ表面上にパッシベーション層を堆積することと、
各デバイスサイトにおいて、前記下にある金属を露出させるために前記フレーム上の前記端子からと前記中央のエリアにおける前記パッドから前記パッシベーション層を取り除く一方で、前記スロープ上と前記パッド間との前記パッシベーション材料を取り除かれないまま残すことと、
を含む、方法。
【請求項２１】
請求項２０に記載の方法であって、
前記エッチングすることが、前記第１及び第２の面間にｌ‐ｇ‐Ｓｉの段を形成する前記窪みをつくり、前記段が９０度未満の角度で傾斜する、方法。
【請求項２２】
請求項２０に記載の方法であって、
前記ウエハの前記低グレードシリコン（ｌ‐ｇ‐Ｓｉ）が、これらに限定されないが、再生（ｒｅｃｌａｉｍｅｄ）シリコンと未加工（ｕｎｒｅｆｉｎｅｄ）シリコンとドープされていないシリコンと多結晶シリコンと真性多結晶シリコンと低くドープされたｎ型多結晶シリコンと低くドープされたｐ型多結晶シリコンとを含むグループから選択される、方法。
【請求項２３】
請求項２０に記載の方法であって、
金属の前記層が、チタンとチタン窒化物とアルミニウムとの各々の層を含む、方法。
【請求項２４】
請求項２０に記載の方法であって、
ニッケルの層を堆積することを更に含み、その後、前記アルミニウム層上の金の最外層が続く、方法。
【請求項２５】
請求項１５に記載の方法であって、
前記複数の第２のチップを提供することが、
低抵抗率バルク半導体と真性半導体のエピタキシャル層とを含む半導体ウエハを提供することであって、前記ウエハが、第３の厚みを有し、複数のデバイスサイトを含む、前記半導体ウエハを提供することと、
各サイトにおいてトランジスタを形成することであって、前記トランジスタが前記エピタキシャルと前記バルク半導体との表面上の端子を有する、前記トランジスタを形成することと、
バルク半導体のリッジによりフレーミングされる、第１の半導体チップを収容するのに適するサイズと深さとを有する平坦な中央エリアを備えるキャビティを形成するために各サイトの前記バルク半導体をエッチングするが、第３の厚みの前記バルク半導体フレームをエッチングされないまま残すことと、
金属の少なくとも１つの層を前記エピタキシャルと前記ウエハ全体の前記エッチされたバルク半導体の前記表面との上に堆積すること、
各サイトの前記エピタキシャル半導体の前記表面上の前記金属層をパターニングするが、前記中央エリアと各サイトの前記キャビティの前記リッジとの上の前記金属層をパターニングされないまま残すことにより、メタライズされたトランジスタ端子を形成することと、
メタライズされたリッジを有する第３の厚みの個別の第２のチップをシンギュレートするために、前記ウエハをダイシングすることと、
を含む、方法。