【手続補正書】
【提出日】平成30年9月6日(2018.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1のプルアップトランジスタ、第1のプルダウントランジスタ、および第1の記憶ノードを備える、第1のインバータと、
第2のプルアップトランジスタ、第2のプルダウントランジスタ、および第2の記憶ノードを備える、第2のインバータであって、前記第2の記憶ノードは、前記第1のプルアップトランジスタおよび前記第1のプルダウントランジスタのゲートに結合されている、第2のインバータと、
前記第1の記憶ノードに直接結合されたアクセストランジスタと、
前記第1の記憶ノードを前記第2のプルアップトランジスタおよび前記第2のプルダウントランジスタのゲートに選択的に結合させるように構成された、トランスミッションゲートと
を備える、7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセル。
【請求項２】
前記トランスミッションゲートが、並列に結合されたPMOSトランジスタおよびNMOSトランジスタを備える、請求項1に記載の7T SRAMビットセル。
【請求項３】
前記PMOSトランジスタが、保持モードおよびスタンバイモードにおいてアクティブにされるように構成され、読出しモードおよび書込みモードにおいて非アクティブにされるように構成される、請求項2に記載の7T SRAMビットセル。
【請求項４】
前記PMOSトランジスタのゲートが、前記アクセストランジスタのゲートに結合されたワード線に結合される、請求項2に記載の7T SRAMビットセル。
【請求項５】
前記NMOSトランジスタが、書込みモードおよびスタンバイモードにおいてアクティブにされるように構成され、保持モードおよび読出しモードにおいて非アクティブにされるように構成される、請求項2に記載の7T SRAMビットセル。
【請求項６】
前記NMOSトランジスタのゲートが、第1の書込みワード線に結合される、請求項5に記載の7T SRAMビットセル。
【請求項７】
前記アクセストランジスタが、ビット線を前記第1の記憶ノードに結合させるように構成され、前記アクセストランジスタが、読出しモードまたは書込みモードにおいてアクティブにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項８】
前記第1のプルダウントランジスタが、第2の書込みワード線に結合される、請求項7に記載の7T SRAMビットセル。
【請求項９】
前記トランスミッションゲートが、読出し動作の間オフにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項１０】
前記7T SRAMが書込み動作のために選択されないとき、前記トランスミッションゲートがオフにされるように構成される、請求項1に記載の7T SRAMビットセル。
【請求項１１】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定位置データユニット、モバイル電話、およびコンピュータから成る群から選択されるデバイスに組み込まれる、請求項1に記載の7T SRAMビットセル。
【請求項１２】
前記第2の記憶ノードが、前記第1のプルダウントランジスタおよび前記第1のプルアップトランジスタのゲートに直接結合される、請求項1に記載の7T SRAMビットセル。
【請求項１３】
前記トランスミッションゲートの第1の端子が、前記第1の記憶ノードに直接結合され、前記トランスミッションゲートの第2の端子が、前記第2のプルダウントランジスタおよび前記第2のプルアップトランジスタの前記ゲートに直接結合される、請求項1に記載の7T SRAMビットセル。
【請求項１４】
7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルを動作させる方法であって、
読出し動作の間、第1のインバータの第1の記憶ノードを第2のインバータのゲートから選択的に切り離すステップであって、前記第2のインバータの第2の記憶ノードは、前記第1のインバータのゲートに結合されている、選択的に切り離すステップと、
前記第1の記憶ノードに記憶されたデータ値を、前記第1の記憶ノードに直接結合されたアクセストランジスタを通じて読み出すステップと
を含む、方法。
【請求項１５】
前記選択的に切り離すステップが、並列に結合されたPMOSトランジスタおよびNMOSトランジスタから形成されるトランスミッションゲートを選択的に非アクティブにするステップを含む、請求項14に記載の方法。
【請求項１６】
書込み動作の間、前記トランスミッションゲートの前記NMOSトランジスタを、第1の書込みワード線を通じてアクティブにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、請求項15に記載の方法。
【請求項１７】
前記アクセストランジスタに結合されたビット線から前記第1の記憶ノードに論理値「0」を書き込むために、前記アクセストランジスタを、ワード線を通じてイネーブルするステップをさらに含む、請求項16に記載の方法。
【請求項１８】
前記第1の記憶ノードに前記論理値「0」を書き込むためのブーストを行うように、前記第1のインバータの第1のプルダウントランジスタを、論理「0」に駆動された第2の書込みワード線に結合させるステップをさらに含む、請求項17に記載の方法。
【請求項１９】
前記アクセストランジスタに結合されたビット線から前記第1の記憶ノードに論理値「1」を書き込むために、前記アクセストランジスタを、ワード線を通じてイネーブルするステップをさらに含む、請求項16に記載の方法。
【請求項２０】
前記第1の記憶ノードに前記論理値「1」を書き込むためのブーストを行うように、前記第1のインバータの第1のプルダウントランジスタを、論理「1」に駆動された第2の書込みワード線に結合させるステップをさらに含む、請求項19に記載の方法。
【請求項２１】
前記7T SRAMビットセルを備える複数の7T SRAMビットセルから成るロウに論理値の組合せを備えるデータパターンを書き込むために、第1の段階において、前記ロウ内の前記複数の7T SRAMビットセルに論理値「1」を書き込み、第2の段階において、前記ロウ内の前記複数の7T SRAMビットセルに、前記論理値の前記組合せを含む前記データパターンを書き込むステップをさらに含む、請求項16に記載の方法。
【請求項２２】
スタンバイモードの間、前記PMOSトランジスタを、前記アクセストランジスタに結合されたワード線を通じてオンにし、かつ前記NMOSトランジスタを、第1のワード線を通じてオンにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、請求項15に記載の方法。
【請求項２３】
保持モードの間、前記PMOSトランジスタを、前記アクセストランジスタに結合されたワード線を通じてオンにし、かつ前記NMOSトランジスタを、第1のワード線を通じてオフにすることによって、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるステップをさらに含む、請求項15に記載の方法。
【請求項２４】
前記7T SRAMビットセルが書込み動作のために選択されないとき、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートから選択的に切り離すステップをさらに含む、請求項14に記載の方法。
【請求項２５】
7トランジスタスタティックランダムアクセスメモリ(7T SRAM)ビットセルであって、
読出し動作の間、第1のインバータの第1の記憶ノードを前記SRAMビットセルの第2のインバータのゲートから選択的に切り離すための手段であって、前記第2のインバータの第2の記憶ノードは、前記第1のインバータのゲートに結合されている、選択的に切り離すための手段と、
前記第1の記憶ノードに直接結合されるアクセストランジスタを通じて前記第1の記憶ノードに記憶されたデータ値を読み出すための手段と
を備える、7T SRAMビットセル。
【請求項２６】
書込み動作、スタンバイモード、および保持モードの間、前記第1のインバータの前記第1の記憶ノードを前記第2のインバータの前記ゲートに選択的に結合させるための手段をさらに備える、請求項25に記載の7T SRAMビットセル。