【手続補正書】
【提出日】平成30年10月5日(2018.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と
を備え、前記読取りクロックは、前記書込みクロックとは別個であり、前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックを生成し、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記メモリサイクルの前記始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記第１のモードにおいて、前記読取りクロックがリセット状態にあるとき、および、前記第２のモードにおいて、前記メモリサイクルの前記始まりに、前記書込みクロックを生成するように構成された第２の回路と
を備える書込みクロック回路と
を備える、メモリ。
【請求項２】
前記制御回路は、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１に記載のメモリ。
【請求項３】
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１に記載のメモリ。
【請求項４】
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、請求項１に記載のメモリ。
【請求項５】
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
請求項１に記載のメモリ。
【請求項６】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを備えるメモリにアクセスする方法であって、前記方法は、
前記第１のモードにおいて、前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成することと、前記読取りクロックは、前記書込みクロックとは別個であり、ここにおいて、前記書込みクロックを前記生成することは、
前記メモリサイクルの始まりに応答して出力をセットし、前記書込み動作が完了したときに前記出力をリセットすることと、
前記出力がセットされ、前記第１のモードにおいて、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットすることと
を備える、
前記第２のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記書込み動作のための前記書込みクロックを生成することと
を備える、方法。
【請求項７】
前記第１のモードにおいて、前記読取りクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記読取りクロックをセットすることと、前記読取り動作が完了したとき、前記読取りクロックをリセットすることとを備え、
前記第１のモードにおいて、前記書込みクロックを前記生成することは、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、
請求項６に記載の方法。
【請求項８】
前記第２のモードにおいて、前記書込みクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、請求項６に記載の方法。
【請求項９】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と
を備え、前記読取りクロックは、前記書込みクロックとは別個であり、前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックを生成し、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して前記書込みクロックを生成するように構成された書込みクロック回路と
を備え、前記書込みクロックのタイミングは、前記第１のモードにおいて、前記読取りクロックのタイミングの関数であり、前記書込みクロックは、前記第１のモードにおいてよりも、前記第２のモードにおいて、前記メモリサイクル中により早く発生する、メモリ。
【請求項１０】
前記制御回路は、前記第１のモードにおいて、前記読取りクロックをリセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項９に記載のメモリ。
【請求項１１】
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項９に記載のメモリ。
【請求項１２】
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、請求項９に記載のメモリ。
【請求項１３】
前記制御回路は、
前記メモリサイクルの始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路を備える、請求項９に記載のメモリ。
【請求項１４】
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
請求項１３に記載のメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
[00109]先の説明は、いかなる当業者であっても、本開示の全範囲を完全に理解することができるように提供される。ここで開示された様々な例示的な実施形態への変更は、当業者にとって容易に明らかになるであろう。したがって、特許請求の範囲は、ここで説明された本開示の様々な態様に限定されるべきではなく、特許請求の範囲の文言と一致する全範囲が付与されるべきである。当業者に知られているか、または後に知られることとなる、本開示全体を通して説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲によって包含されるように意図される。さらに、ここで開示されたものはいずれも、このような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されていない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、または、方法の請求項のケースでは、その要素が「〜のためのステップ（step for）」という表現を使用して記載されていない限り、米国特許法第１１２条（ｆ）の規定のもとで解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックは、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの始まり
に応答して生成される、
を備えるメモリ。
［Ｃ２］
前記制御回路は、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ１に記載のメモリ。
［Ｃ３］
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ１に記載のメモリ。
［Ｃ４］
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、Ｃ１に記載のメモリ。
［Ｃ５］
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、Ｃ１に記載のメモリ。
［Ｃ６］
前記制御回路は、
前記メモリサイクルの前記始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、Ｃ１に記載のメモリ。
［Ｃ７］
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
Ｃ６に記載のメモリ。
［Ｃ８］
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを備えるメモリにアクセスする方法であって、前記方法は、
前記第１のモードにおいて、前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成することと、ここにおいて、前記書込みクロックは、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して生成される、
前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込み動作のための書込みクロックを生成することと
を備える、方法。
［Ｃ９］
前記第１のモードにおいて、前記書込みクロックを前記生成することは、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることを備える、Ｃ８に記載の方法。
［Ｃ１０］
前記第２のモードにおいて、前記書込みクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることを備える、Ｃ８に記載の方法。
［Ｃ１１］
前記第１のモードにおいて、前記読取りクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記読取りクロックをセットすることと、前記読取り動作が完了したとき、前記読取りクロックをリセットすることとを備え、
前記第１のモードにおいて、前記書込みクロックを前記生成することは、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、
Ｃ８に記載の方法。
［Ｃ１２］
前記第２のモードにおいて、前記書込みクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、Ｃ８に記載の方法。
［Ｃ１３］
前記書込みクロックを前記生成することは、
前記メモリサイクルの前記始まりに応答して出力をセットし、前記書込み動作が完了したとき、前記出力をリセットすることと、
前記出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットすることと
を備える、Ｃ８に記載のメモリ。
［Ｃ１４］
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックのタイミングは、前記第１のモードにおいて、前記読取りクロックのタイミングの関数であり、ここにおいて、前記書込みクロックは、前記第１のモードにおいてよりも、前記第２のモードにおいて、前記メモリサイクル中により早く発生する、
を備えるメモリ。
［Ｃ１５］
前記制御回路は、前記第１のモードにおいて、前記読取りクロックをリセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ１４に記載のメモリ。
［Ｃ１６］
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ１４に記載のメモリ。
［Ｃ１７］
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、Ｃ１４に記載のメモリ。
［Ｃ１８］
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、Ｃ１７に記載のメモリ。
［Ｃ１９］
前記制御回路は、
前記メモリサイクルの始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、Ｃ１４に記載のメモリ。
［Ｃ２０］
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
Ｃ１９に記載のメモリ。
［Ｃ２１］
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックは、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して生成され、ここにおいて、前記書込みクロックは、前記第１のモードにおいてよりも、前記第２のモードにおいて、前記メモリサイクル中により早く発生する、
を備えるメモリ。
［Ｃ２２］
前記制御回路は、前記第１のモードにおいて、前記読取りクロックをリセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ２１に記載のメモリ。
［Ｃ２３］
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、Ｃ２１に記載のメモリ。
［Ｃ２４］
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、Ｃ２１に記載のメモリ。
［Ｃ２５］
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、Ｃ２４に記載のメモリ。
［Ｃ２６］
前記制御回路は、
前記メモリサイクルの始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、Ｃ２１に記載のメモリ。
［Ｃ２７］
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
Ｃ２６に記載のメモリ。