【手続補正書】
【提出日】平成29年12月27日(2017.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路を形成するプロセスであって、
ＰＭＯＳトランジスタエリアとＮＭＯＳトランジスタエリアとの両方において厚いＴｉＮ層を形成することと、
前記厚いＴｉＮ層を酸素内でアニールすることと、
アニールした後に、前記ＮＭＯＳトランジスタエリアにおいて前記厚いＴｉＮ層を取り除くことと、
前記ＮＭＯＳトランジスタエリアにおいて前記厚いＴｉＮ層を取り除いた後に、前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとの両方において薄いＴｉＮ層を形成することであって、前記薄いＴｉＮ層が、前記厚いＴｉＮ層より薄く、そして低減された酸素濃度を有する、前記薄いＴｉＮ層を形成することと、
を含む、プロセス。
【請求項２】
請求項１に記載のプロセスであって、
厚いＴｉＮ金属ゲート材料としての前記厚いＴｉＮ層が８ｎｍより大きい厚みを有し、薄いＴｉＮ金属としての前記薄いＴｉＮ層が１〜３ｎｍの厚みを有する、プロセス。
【請求項３】
請求項１に記載のプロセスであって、
厚いＴｉＮ金属ゲート材料としての前記厚いＴｉＮ層が１０ｎｍの厚みを有し、薄いＴｉＮ金属としての前記薄いＴｉＮ層が２ｎｍの厚みを有する、プロセス。
【請求項４】
請求項１に記載のプロセスであって、
前記ＰＭＯＳトランジスタがゲートファースト金属ゲートＰＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタがゲートファースト金属ゲートトランジスタであり、
前記プロセスが、
ドープされたポリシリコンを前記薄いＴｉＮ層上に堆積することと、
前記ドープされたポリシリコン上に、ＰＭＯＳトランジスタゲートパターンを備え、ＮＭＯＳトランジスタゲートパターンを備えるトランジスタゲートパターンを形成することと、
前記ＰＭＯＳトランジスタのゲートを形成するように、前記ドープされたポリシリコンと前記薄いＴｉＮ層と前記厚いＴｉＮ層とをエッチングすることと、
前記ＮＭＯＳトランジスタのゲートを形成するように、前記ポリシリコンと前記薄いＴｉＮ層とをエッチングすることと、
を更に含む、プロセス。
【請求項５】
請求項１に記載のプロセスであって、
前記ＰＭＯＳトランジスタがリプレースメント金属ゲートＰＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタがリプレースメント金属ＮＭＯＳトランジスタであり、
前記プロセスが、
前記厚いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアにおいてＮＭＯＳリプレースメントゲートトランジスタトレンチを形成するためにＮＭＯＳリプレースメントゲートトランジスタからポリシリコンゲートを取り除き、前記ＰＭＯＳトランジスタエリアにおいてＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するためにＰＭＯＳリプレースメントゲートトランジスタからポリシリコンゲートを取り除くこと、
を更に含む、プロセス。
【請求項６】
請求項１に記載のプロセスであって、
前記ＰＭＯＳトランジスタが高ｋラストゲートファースト金属ゲートＰＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタが高ｋラストゲートファースト金属ゲートトランジスタであり、
前記プロセスが、
前記厚いＴｉＮ層を形成する前に、前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとの両方において第１の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアから前記第１の高ｋ誘電体を取り除き、前記ＮＭＯＳトランジスタエリアと前記ＰＭＯＳトランジスタエリアとにおいて第２の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成した後に、前記ＰＭＯＳトランジスタエリアから前記薄いＴｉＮ層を取り除き、前記ＰＭＯＳトランジスタエリアから前記第２の高ｋ誘電体を取り除くことと、
前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとにおいてドープされたポリシリコンを堆積することと、
前記ドープされたポリシリコン上に、ＰＭＯＳトランジスタゲートパターンを備え、ＮＭＯＳトランジスタゲートパターンを備えるトランジスタゲートパターンを形成することと、
前記ＰＭＯＳトランジスタのゲートを形成するように、前記ポリシリコンと前記厚いＴｉＮ層とをエッチングすることと、
前記ＮＭＯＳトランジスタのゲートを形成するように、前記ポリシリコンと前記薄いＴｉＮ層とをエッチングすることと、
を更に含む、プロセス。
【請求項７】
請求項６に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記厚いＴｉＮが１０ｎｍの厚みを有し、前記薄いＴｉＮが２ｎｍの厚みを有する、プロセス。
【請求項８】
請求項１に記載のプロセスであって、
前記ＰＭＯＳトランジスタが高ｋラストリプレースメント金属ゲートＰＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタが高ｋラストリプレースメント金属ＮＭＯＳトランジスタであり、
前記プロセスが、
前記厚いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアにおいてＮＭＯＳリプレースメントゲートトランジスタトレンチを形成するためにＮＭＯＳリプレースメントゲートトランジスタからポリシリコンゲートを取り除き、前記ＰＭＯＳトランジスタエリアにおいてＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するためにＰＭＯＳリプレースメントゲートトランジスタからポリシリコンゲートを取り除き、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチ内と前記ＮＭＯＳトランジスタエリアとにおいて第１の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアから前記第１の高ｋ誘電体を取り除き、前記ＰＭＯＳトランジスタエリア上と前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内とに第２の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成した後に、前記ＰＭＯＳトランジスタエリアから前記薄いＴｉＮ層を取り除き、前記ＰＭＯＳトランジスタエリアから前記第２の高ｋ誘電体を取り除くことと、
を更に含む、プロセス。
【請求項９】
請求項８に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記厚いＴｉＮが１０ｎｍの厚みを有し、前記薄いＴｉＮが２ｎｍの厚みを有する、プロセス。
【請求項１０】
リプレースメント金属ゲートＣＭＯＳトランジスタを備える集積回路を形成するプロセスであって、
部分的に処理された集積回路を提供することであって、前記部分的に処理された集積回路が、第１のゲート誘電体上の第１のポリシリコンゲートを備えるＰＭＯＳトランジスタと、第２のゲート誘電体上の第２のポリシリコンゲートを備えるＮＭＯＳトランジスタとを備え、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとに重なるプレメタル誘電体を備え、前記プレメタル誘電体が前記第１及び第２のポリシリコンゲートの頂部表面を露出させて平坦化される、前記部分的に処理された集積回路を提供することと、
ＰＭＯＳリプレースメントゲートトランジスタトレンチとＮＭＯＳリプレースメントゲートトランジスタトレンチとを形成するために前記第１及び第２のゲート誘電体から前記第１及び第２のポリシリコンゲートを取り除くようにエッチングすることと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチ内に第１の高ｋ誘電体を堆積することと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチ内の前記第１の高ｋ誘電体上と前記ＮＭＯＳリプレースメントゲートトレンチ内の第２の高ｋ誘電体上とに、少なくとも８ｎｍのＰＭＯＳ  ＴｉＮ金属ゲート材料を堆積することと、
前記ＰＭＯＳ金属ゲート材料を酸素内でアニールすることと、
前記ＮＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備えるＮＭＯＳ金属ゲートパターンを形成することと、
下にある誘電体から前記ＰＭＯＳ金属ゲート材料を取り除くために前記ＮＭＯＳリプレースメントゲートトランジスタトレンチから前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
前記ＮＭＯＳ金属ゲートパターンを取り除くことと、
前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内に第２の高ｋ誘電体を堆積することと、
前記第２の高ｋ誘電体上に、低減された酸素濃度を有するＮＭＯＳ  ＴｉＮ金属ゲート材料を約１ｎｍ〜３ｎｍ堆積することと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチをオーバーフィルし、前記ＮＭＯＳリプレースメントゲートトランジスタトレンチをオーバーフィルするために、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料の上で充填材金属を堆積することと、
前記プレメタル誘電体の表面から、前記オーバーフィルと、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料と前記ＮＭＯＳ  ＴｉＮ金属ゲート材料との一部とを取り除くために研磨することと、
を含む、プロセス。
【請求項１１】
請求項１０に記載のプロセスであって、
前記プロセスが高ｋラストプロセスであり、前記下にある誘電体が前記第２のゲート誘電体であり、
前記プロセスが、
前記第１の高ｋ誘電体を堆積する前に、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備える第１のＰＭＯＳトランジスタフォトレジストパターンを形成し、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチから前記第１のゲート誘電体をエッチングし、前記第１のゲート誘電体をエッチングした後に、前記第１のＰＭＯＳトランジスタフォトレジストパターンを剥がすことと、
第２の高ｋ誘電体を堆積する前に、前記ＮＭＯＳリプレースメントゲートトランジスタトレンチから前記第２のゲート誘電体をエッチングすることと、
前記充填材金属を堆積する前に、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備える前記集積回路上の第２のＰＭＯＳトランジスタフォトレジストパターンを形成することと、
前記ＮＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることと、
前記ＮＭＯＳ高ｋ誘電体をエッチングすることと、
前記充填材金属を堆積する前に前記第２のＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
を更に含む、プロセス。
【請求項１２】
請求項１０に記載のプロセスであって、
前記プロセスが高ｋファーストプロセスであり、前記下にある誘電体が前記第２の高ｋ誘電体であり、
前記プロセスが、
第１の高ｋ誘電体を堆積する前に、前記第１のゲート誘電体と前記第２のゲート誘電体とをエッチングすること、
を更に含み、
前記第１の高ｋ誘電体を堆積することが、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの中に前記第１の高ｋ誘電体を堆積し、前記ＮＭＯＳリプレースメントゲートトランジスタトレンチの中に前記第２の高ｋ誘電体を堆積し、
前記第１の高ｋ誘電体と前記第２の高ｋ誘電体とが前記同じ高ｋ誘電体である、プロセス。
【請求項１３】
請求項１０に記載のプロセスであって、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることが、ＮＨ４ＯＨとＨ２Ｏ２とを加えた希釈ＳＣｌにおけるウェットエッチングである、プロセス。
【請求項１４】
請求項１０に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料が１０ｎｍの厚みであり、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料が２ｎｍの厚みである、プロセス。
【請求項１５】
金属ゲートファーストＣＭＯＳトランジスタを備える集積回路を形成するプロセスであって、
部分的に処理された集積回路を提供することであって、前記部分的に処理された集積回路が、ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に第１の犠牲誘電体を備える第１の領域を、ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に第２の犠牲誘電体を備える第２の領域から分離するシャロートレンチアイソレーションを備える、前記部分的に処理された集積回路を提供することと、
前記ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に第１の高ｋ誘電体を堆積することと、
前記第１の高ｋ誘電体上に少なくとも８ｎｍのＰＭＯＳ  ＴｉＮ金属ゲート材料を堆積することと、
前記ＰＭＯＳ金属ゲート材料を酸素内でアニールすることと、
前記ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に開口を備えるＮＭＯＳ金属ゲートパターンを、前記ＰＭＯＳ金属ゲート材料上に形成することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料を、下にある誘電体から取り除くためにエッチングすることと、
前記ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に第２の高ｋ誘電体を堆積することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料と比較して低減された酸素濃度を備えるＮＭＯＳ  ＴｉＮ金属ゲート材料を１ｎｍ〜３ｎｍ堆積することと、
前記ＮＭＯＳ  ＴｉＮ金属ゲート材料の上にポリシリコンを堆積することと、
前記ＮＭＯＳ及びＰＭＯＳトランジスタゲートのゲートが形成されるべき場所にレジストジオメトリを有するトランジスタゲートパターンを、前記ポリシリコン上に形成することと、
前記ＰＭＯＳトランジスタゲートを形成するように、前記ポリシリコンと前記ＰＭＯＳ  ＴｉＮ金属ゲート材料とをエッチングすることと、
前記ＮＭＯＳトランジスタゲートを形成するように、前記ポリシリコンと前記ＮＭＯＳ  ＴｉＮ金属ゲート材料とをエッチングすることと、
を含む、プロセス。
【請求項１６】
請求項１５に記載のプロセスであって、
前記プロセスが高ｋラストプロセスであり、前記下にある誘電体が前記第２の犠牲誘電体であり、
前記プロセスが、
前記第１の高ｋ誘電体を堆積する前に、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備える第１のＰＭＯＳトランジスタフォトレジストパターンを前記集積回路上に形成し、前記第１の犠牲誘電体をエッチングし、前記第１のＰＭＯＳトランジスタフォトレジストパターンを剥がすことと、
前記第２の高ｋ誘電体を堆積する前に、前記第２の犠牲誘電体をエッチングして取り除くことと、
前記ポリシリコンを堆積する前に、前記ＰＭＯＳトランジスタが形成されるべき場所に開口を備える第２のＰＭＯＳトランジスタフォトレジストパターンを前記集積回路上に形成し、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料をエッチングし、前記ＮＭＯＳ高ｋ誘電体をエッチングし、前記第２のＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
を更に含む、プロセス。
【請求項１７】
請求項１５に記載のプロセスであって、
前記プロセスが高ｋファーストプロセスであり、前記下にある誘電体が前記第２の高ｋ誘電体であり、
前記プロセスが、
前記第１の高ｋ誘電体を堆積する前に、前記第１の犠牲誘電体をエッチングし、前記第２の犠牲酸化物をエッチングすること、
を更に含み、
前記第１の高ｋ誘電体堆積することが、前記ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に前記第１の高ｋ誘電体を堆積し、ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に前記第２の高ｋ誘電体を堆積し、
前記第１の高ｋ誘電体と前記第２の高ｋ誘電体とが同じ高ｋ誘電体である、プロセス。
【請求項１８】
請求項１５に記載のプロセスであって、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることが、ＮＨ４ＯＨとＨ２Ｏ２とを加えた希釈ＳＣｌにおけるウェットエッチングである、プロセス。
【請求項１９】
請求項１５に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料が１０ｎｍの厚みであり、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料が２ｎｍの厚みである、プロセス。