【手続補正書】
【提出日】平成30年4月12日(2018.4.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックパルスを生成するように構成されるＲＣ発振器の比較器の遅延をキャンセルするための方法であって、
複数のスイッチを使用して、複数の電流源を第１のキャパシタ、第２のキャパシタ、および抵抗器に選択的に結合することと、
ここにおいて、前記複数の電流源は、前記第１のキャパシタおよび前記第２のキャパシタをチャージおよびディスチャージし、前記抵抗器に電流を供給し、
前記クロックパルスの第１の位相の間、複数の電流源を前記第１のキャパシタに結合することによって、前記第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、複数の電流源を前記第２のキャパシタに結合することによって、前記第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージすることと、
前記比較器が、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することを可能にすることによって前記クロックパルスを生成することと、
を備える、方法。
【請求項２】
交互に前記比較器の第１の入力および第２の入力に前記第１の、または第２のキャパシタを選択的に結合することと、
交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合することと、
をさらに備える、請求項１に記載の方法。
【請求項３】
前記第１のキャパシタが、前記第１の位相の間５０％高いレートでチャージされ、前記第２のキャパシタが、前記第３の位相の間５０％高いレートでチャージされる、請求項１に記載の方法。
【請求項４】
ＲＣ時定数における変動を補正するために、切り替え可能なバイナリ電流ＤＡＣｓを使用して補償電流のデルタ増減を前記抵抗器に提供することをさらに備える、請求項１に記載の方法。
【請求項５】
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによって前記ＲＣ発振器の周波数を較正すること、ここにおいて、前記ＲＣ発振器の周波数を較正することは、好ましくは、前記ＲＣ発振器の前記周波数を基準周波数と比較することを含み、前記方法は、好ましくは、
前記切り替え可能なバイナリ電流ＤＡＣｓのどのビットが前記較正を始めるかを示すワンホットコードを生成すること
をさらに備え、
をさらに備える、請求項４に記載の方法。
【請求項６】
クロックパルスを生成するＲＣ発振器であって、
比較器遅延キャンセル回路であって、
抵抗器と、第１のキャパシタおよび第２のキャパシタを含むキャパシタのペアと、
キャパシタの前記ペアをチャージ、およびディスチャージし、前記抵抗器に電流を供給するように構成される複数の電流源と、
ここにおいて、前記第１のキャパシタは、前記クロックパルスの第１のおよび第２の位相の間チャージされ、前記クロックパルスの第３のおよび第４の位相の間ディスチャージされ、前記第２のキャパシタは、前記クロックパルスの前記第３のおよび第４の位相の間チャージされ、前記クロックパルスの前記第１のおよび第２の位相の間ディスチャージされ、
前記第１のキャパシタは、前記第１の位相の間、前記第２の位相と同じレートでチャージされ、前記第２のキャパシタは、前記第３の位相の間、前記第４の位相より高いレートでチャージされ、
前記複数の電流源をキャパシタの前記ペアおよび前記抵抗器に選択的に結合するように構成される複数のスイッチと、前記第２のキャパシタは、前記第３の位相の間、複数の電流源を前記第２のキャパシタに結合することによって、前記第３の位相の間、前記より高いレートでチャージされ、
を備える比較器遅延キャンセル回路と、
第１の入力および第２の入力を有する比較器と、前記比較器は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成するように構成され、
を備える、ＲＣ発振器。
【請求項７】
交互に前記比較器の前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合するように構成されるチョッパーをさらに備える、請求項６に記載のＲＣ発振器。
【請求項８】
前記複数の電流源の各々は、一定の量の電流の半分を供給する第１の電流源を除いて、等しい値の前記一定の量の電流を供給し、
前記複数のスイッチは、前記第３の位相の間約５０％高いレートで前記第２のキャパシタをチャージするために、前記第１の電流源および別の電流源を結合するように構成される、請求項６に記載のＲＣ発振器。
【請求項９】
前記比較器から前記クロックパルスを受信し、様々なクロックを生成するように構成されるクロック生成器、
ここにおいて、前記様々なクロックは、前記複数のスイッチを制御するために前記比較器遅延キャンセル回路および前記チョッパーにフィードバックされる、
をさらに備える、請求項７に記載のＲＣ発振器。
【請求項１０】
補償電流のデルタ増減を前記抵抗器に提供するように構成される抵抗器補償電流源、ここにおいて、前記抵抗器補償電流源は、好ましくは、切り替え可能なバイナリ電流デジタルアナログ変換器（ＤＡＣｓ）の２つのセットを備え、好ましくは、前記ＲＣ発振器は、好ましくは、
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによってＲＣ発振器周波数を較正するように構成される周波数較正ユニット
をさらに備え、ここにおいて、前記周波数較正ユニットは、好ましくは、
前記ＲＣ発振器周波数を基準周波数と比較するように構成される周波数比較器と、
制御器と、
を備え、
をさらに備える、請求項６に記載のＲＣ発振器。
【請求項１１】
前記周波数比較器は、
前記クロックパルスを２ｎ倍に除算するように構成される２ｎによる除算ユニットと、ここにおいて、ｎは、前記電流源におけるビットの前記数であり、
前記ＲＣ発振器周波数を前記基準周波数と関連付け、コードＱを生成するために基準クロックをカウントするように構成される２ｎ＋１カウンタと、
制御ユニットと、
を備える、請求項１０に記載のＲＣ発振器。
【請求項１２】
前記制御器は、
複数のタイミング制御信号を生成するように構成されるアービターと、
前記切り替え可能なバイナリ電流ＤＡＣｓの現在の位置を示す（２ｎ＋１）ビットのワンホットコードを生成するように構成されるワンホット生成器と、
前記切り替え可能なバイナリ電流ＤＡＣｓの電流源をオンまたはオフにするように構成される電流制御ユニットと、
を備える、請求項１０に記載のＲＣ発振器。
【請求項１３】
クロックパルスを生成するための装置であって、
第１の入力および第２の入力を有する２つの電圧を比較するための手段と、
２つの電圧を比較するための前記手段における遅延をキャンセルするための手段であって、
第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージするための手段と、
ここにおいて、チャージおよびディスチャージするための前記手段は、前記クロックの第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージし、
キャパシタの前記ペアにチャージ、およびディスチャージし、抵抗器に電流を供給するための前記手段を選択的に結合するための手段と、前記第１のキャパシタは、前記第１の位相の間、複数の電流源を前記第１のキャパシタに結合することによって、前記第１の位相の間、前記より高いレートでチャージされ、前記第２のキャパシタは、前記第３の位相の間、複数の電流源を前記第２のキャパシタに結合することによって、前記第３の位相の間、前記より高いレートでチャージされ、
ここにおいて、２つの電圧を比較するための前記手段は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成し、
を備える、遅延をキャンセルするための手段と、
を備える、装置。
【請求項１４】
交互に前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記第２の入力および前記第１の入力に前記抵抗器を結合するための手段をさらに備える、請求項１３に記載の装置。
【請求項１５】
補償電流のデルタ増減を前記抵抗器に提供するための手段をさらに備える、請求項１３に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
[0052]  開示された実施形態の上記の説明は、いかなる当業者であっても、本発明を製造または使用することを可能にするように提供される。これら実施形態への様々な修正は、当業者にとって容易に明らかとなり、本明細書に説明された一般的な原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。ゆえに、本明細書に提示された説明および図は、本発明の現在望ましい実施形態を表し、したがって本発明によって広範囲に考えられる主題事項の代表であることは理解されるべきである。本発明の範囲が、当業者にとって明確となり得る他の実施形態を十分に包含し、本発明の範囲が、添付の特許請求の範囲以外のなにものによってもそれに応じて限定されないことがさらに理解される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロックパルスを生成するように構成されるＲＣ発振器の比較器における遅延をキャンセルするための方法であって、
複数の電流源を第１のキャパシタ、第２のキャパシタ、および抵抗器に選択的に結合することと、
ここにおいて、前記複数の電流源は、前記第１のキャパシタおよび前記第２のキャパシタをチャージおよびディスチャージし、前記抵抗器をチャージし、
前記クロックパルスの第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージすることと、
前記比較器が、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することを可能にすることによって前記クロックパルスを生成することと、
を備える、方法。
［Ｃ２］
交互に前記比較器の第１の入力および第２の入力に前記第１の、または第２のキャパシタを選択的に結合することと、
交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合することと、
をさらに備える、Ｃ１に記載の方法。
［Ｃ３］
前記第１のキャパシタが、前記第１の位相の間５０％高いレートでチャージされ、前記第２のキャパシタが、前記第３の位相の間５０％高いレートでチャージされる、Ｃ１に記載の方法。
［Ｃ４］
切り替え可能なバイナリ電流ＤＡＣｓを使用して補償電流のデルタ増減を前記抵抗器に提供することをさらに備える、Ｃ１に記載の方法。
［Ｃ５］
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによって前記ＲＣ発振器の周波数を較正することをさらに備える、Ｃ４に記載の方法。
［Ｃ６］
前記ＲＣ発振器の周波数を較正することは、
前記ＲＣ発振器の前記周波数を基準周波数と比較することを含む、Ｃ５に記載の方法。
［Ｃ７］
前記切り替え可能なバイナリ電流ＤＡＣｓのどのビットが前記較正を始めるかを示すワンホットコードを生成することをさらに備える、Ｃ６に記載の方法。
［Ｃ８］
クロックパルスを生成するＲＣ発振器であって、
比較器遅延キャンセル回路であって、
抵抗器と、第１のキャパシタおよび第２のキャパシタを含むキャパシタのペアと、
キャパシタの前記ペアおよび前記抵抗器をチャージ、およびディスチャージするように構成される複数の電流源と、
ここにおいて、前記第１のキャパシタは、前記クロックパルスの第１のおよび第２の位相の間チャージされ、前記クロックパルスの第３のおよび第４の位相の間ディスチャージされ、前記第２のキャパシタは、前記クロックパルスの前記第３のおよび第４の位相の間チャージされ、前記クロックパルスの前記第１のおよび第２の位相の間ディスチャージされ、
前記第１のキャパシタは、前記第１の位相の間、前記第２の位相と同じレートでチャージされ、前記第２のキャパシタは、前記第３の位相の間、前記第４の位相より高いレートでチャージされ、
前記複数の電流源をキャパシタの前記ペアおよび前記抵抗器に選択的に結合するように構成される複数のスイッチと、
を備える比較器遅延キャンセル回路と、
第１の入力および第２の入力を有する比較器と、前記比較器は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成するように構成され、
を備える、ＲＣ発振器。
［Ｃ９］
交互に前記比較器の前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合するように構成されるチョッパーをさらに備える、Ｃ８に記載のＲＣ発振器。
［Ｃ１０］
前記複数の電流源の各々は、一定の量の電流の半分を供給する第１の電流源を除いて、等しい値の前記一定の量の電流を供給し、
前記複数のスイッチは、前記第１の位相の間約５０％高いレートで前記第１のキャパシタをチャージし、前記第３の位相の間約５０％高いレートで前記第２のキャパシタをチャージするために、前記第１の電流源および別の電流源を結合するように構成される、Ｃ８に記載のＲＣ発振器。
［Ｃ１１］
前記比較器から前記クロックパルスを受信し、様々なクロックを生成するように構成されるクロック生成器、
ここにおいて、前記様々なクロックは、前記複数のスイッチを制御するために前記比較器遅延キャンセル回路および前記チョッパーにフィードバックされる、
をさらに備える、Ｃ８に記載のＲＣ発振器。
［Ｃ１２］
補償電流のデルタ増減を前記抵抗器に提供するように構成される抵抗器補償電流源をさらに備える、Ｃ８に記載のＲＣ発振器。
［Ｃ１３］
前記抵抗器補償電流源は、切り替え可能なバイナリ電流デジタルアナログ変換器（ＤＡＣｓ）の２つのセットを備える、Ｃ１２に記載のＲＣ発振器。
［Ｃ１４］
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによってＲＣ発振器周波数を較正するように構成される周波数較正ユニットをさらに備える、Ｃ１３に記載のＲＣ発振器。
［Ｃ１５］
前記周波数較正ユニットは、
前記ＲＣ発振器周波数を基準周波数と比較するように構成される周波数比較器と、
制御器と、
を備える、Ｃ１４に記載のＲＣ発振器。
［Ｃ１６］
前記周波数比較器は、
前記クロックパルスを２ｎ倍に除算するように構成される２ｎによる除算ユニットと、ここにおいて、ｎは、前記電流源におけるビットの前記数であり、
前記ＲＣ発振器周波数を前記基準周波数と関連付け、コードＱを生成するために基準クロックをカウントするように構成される２ｎ＋１カウンタと、
制御ユニットと、
を備える、Ｃ１５に記載のＲＣ発振器。
［Ｃ１７］
前記制御器は、
複数のタイミング制御信号を生成するように構成されるアービターと、
前記切り替え可能なバイナリ電流ＤＡＣｓの現在の位置を示す（２ｎ＋１）ビットのワンホットコードを生成するように構成されるワンホット生成器と、
前記切り替え可能なバイナリ電流ＤＡＣｓの電流源をオンまたはオフにするように構成される電流制御ユニットと、
を備える、Ｃ１５に記載のＲＣ発振器。
［Ｃ１８］
クロックパルスを生成するための装置であって、
第１の入力および第２の入力を有する２つの電圧を比較するための手段と、
２つの電圧を比較するための前記手段における遅延をキャンセルするための手段であって、
第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージするための手段と、
ここにおいて、チャージおよびディスチャージするための前記手段は、前記クロックの第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージし、
キャパシタの前記ペアおよび抵抗器にチャージ、およびディスチャージするための前記手段を選択的に結合するための手段と、
ここにおいて、２つの電圧を比較するための前記手段は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成し、
を備える、遅延をキャンセルするための手段と、
を備える、装置。
［Ｃ１９］
交互に前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記第２の入力および前記第１の入力に前記抵抗器を結合するための手段をさらに備える、Ｃ１８に記載の装置。
［Ｃ２０］
補償電流のデルタ増減を前記抵抗器に提供するための手段をさらに備える、Ｃ１８に記載の装置。