【手続補正書】
【提出日】平成30年2月1日(2018.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するための方法であって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するステップと、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータによって規定されたデータ活動係数を低減するステップであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、ステップと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するステップであって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、ステップと、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記DRAMメモリシステムが、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するステップと、
前記DRAMメモリシステムが、前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶するステップであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、ステップと
を含む、方法。
【請求項２】
前記圧縮方式を有する前記エンコーダにより、前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するステップを含む、請求項1に記載の方法。
【請求項３】
前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項2に記載の方法。
【請求項４】
前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに含む、請求項2に記載の方法。
【請求項５】
前記受信されたメモリデータを符号化する前記ステップが、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに含む、請求項1に記載の方法。
【請求項６】
連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結するステップをさらに含む、請求項5に記載の方法。
【請求項７】
ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するためのシステムであって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するための手段と、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減するための手段を含む、前記受信されたメモリデータによって規定されたデータ活動係数を低減するためのエンコーダであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、エンコーダと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するための手段であって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、手段と、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するための手段と、
前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶する前記DRAMメモリシステムであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、前記DRAMメモリシステムと
を備える、システム。
【請求項８】
前記エンコーダは、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するための手段をさらに備える、請求項7に記載のシステム。
【請求項９】
前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項8に記載のシステム。
【請求項１０】
前記受信されたメモリデータを符号化するための前記手段が、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに備える、請求項8に記載のシステム。
【請求項１１】
前記受信されたメモリデータを符号化するための前記手段が、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに備える、請求項7に記載のシステム。
【請求項１２】
連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結する、請求項11に記載のシステム。
【請求項１３】
コンピュータ可読プログラムコードを含むコンピュータプログラムであって、前記コンピュータ可読プログラムコードが、ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するための方法を実施するために実行されるように適合され、前記方法が、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するステップと、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータによって規定されたデータ活動係数を低減するステップであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、ステップと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するステップであって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、ステップと、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記DRAMメモリシステムが、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するステップと、
前記DRAMメモリシステムが、前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶するステップであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、ステップと
を含む、コンピュータプログラム。
【請求項１４】
前記圧縮方式を有する前記エンコーダにより、前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するステップを含む、請求項13に記載のコンピュータプログラム。
【請求項１５】
前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項14に記載のコンピュータプログラム。
【請求項１６】
前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに含む、請求項14に記載のコンピュータプログラム。
【請求項１７】
前記受信されたメモリデータを符号化する前記ステップが、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに含む、請求項13に記載のコンピュータプログラム。
【請求項１８】
連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結する、請求項17に記載のコンピュータプログラム。
【請求項１９】
前記符号化されたメモリデータとは別の前記DRAMメモリシステムに前記圧縮ビットを提供するステップをさらに含む、請求項17に記載のコンピュータプログラム。
【請求項２０】
ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するためのシステムであって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、1つまたは複数のメモリクライアントを備えるSoCと、
前記SoCに存在するエンコーダであって、
前記DRAMメモリシステムにメモリデータを記憶すること、および符号化された前記メモリデータを前記DRAMメモリシステムに供給することを行う前に、エントロピー符号化アルゴリズムを含む圧縮方式に従って、前記メモリクライアントから受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータのデータ活動係数を低減するように構成され、
バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、エンコーダと、
前記符号化されたメモリデータが、バスを介して前記DRAMメモリシステムに受信された後、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するように構成されたデコーダを含む前記DRAMメモリシステムであって、
前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶し、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、前記DRAMメモリシステムと
を備える、システム。
【請求項２１】
前記エンコーダは、
前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するように構成される、請求項2０に記載のシステム。
【請求項２２】
前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項21に記載のシステム。
【請求項２３】
前記エンコーダは、
前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするようにさらに構成される、請求項21に記載のシステム。
【請求項２４】
前記エンコーダは、
最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するようにさらに構成される、請求項20に記載のシステム。
【請求項２５】
連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結するように構成された、請求項24に記載のシステム。
【請求項２６】
前記圧縮ビットが、前記符号化されたメモリデータとは別の前記DRAMメモリシステムに提供される、請求項24に記載のシステム。