【手続補正書】
【提出日】平成30年7月9日(2018.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デュアルコンパレータ回路であって、
メイン金属酸化物半導体（ＭＯＳ）差動対（メインＭＯＳ差動対）と、イネーブル入力と、イネーブルされるとき第１の判定出力（ｏｕｔｍａｉｎ）を提供するメイン出力とを含む第１のコンパレータ（メインコンパレータ）、及び
補助ＭＯＳ差動対を含む第２のコンパレータ（補助コンパレータ）であって、差動入力電圧（Ｖｉｎ）を受信し、制御出力で第２の判定出力（ｏｕｔａｕｘ）を及び前記メインコンパレータの前記イネーブル入力に結合される補助出力で制御信号（ｕｓｅａｕｘ）を生成するように構成される、前記補助コンパレータ、
を含み、
前記デュアルコンパレータ回路が、前記Ｖｉｎの大きさが所定の電圧レベル（ＰＶＬ）より小さいとき第１の動作モード（ＯＭ）を提供するように構成され、第１のＯＭにおいて、前記ｕｓｅａｕｘが前記メインコンパレータをアクティブにし、前記メインＭＯＳ差動対が前記Ｖｉｎを受信し、前記Ｖｉｎの前記大きさが前記ＰＶＬより大きいか又は前記ＰＶＬに等しいとき実装される第２のＯＭを提供するように構成され、第２のＯＭにおいて、前記メイン差動対が、少なくとも一つのスイッチにより、遷移電圧入力オフセット（ＶＩＯ）オフセットをつくることから保護され、
前記デュアルコンパレータ回路が、更に、
論理回路要素であって、前記ｏｕｔａｕｘ及び前記ｏｕｔｍａｉｎを受信する論理入力と、前記第１のＯＭにあるとき前記ｏｕｔｍａｉｎから及び前記第２のＯＭにあるとき前記ｏｕｔａｕｘから前記デュアルコンパレータ回路のための判定結果を提供する論理出力とを有する、前記論理回路要素、
を含む、デュアルコンパレータ回路。
【請求項２】
請求項１に記載のデュアルコンパレータ回路であって、前記補助コンパレータが、前記Ｖｉｎの大きさ≧前記ＰＶＬであるか否かを示す少なくとも一つのフラッグを生成するために構成される回路要素を含む、デュアルコンパレータ回路。
【請求項３】
請求項１に記載のデュアルコンパレータ回路であって、前記スイッチが、前記メインＭＯＳ差動対におけるＭＯＳトランジスタの高電位ノード間に配置されて、前記ＭＯＳトランジスタのゲートへの前記Ｖｉｎとの接続を常に維持するようにし、前記スイッチが前記ｕｓｅａｕｘを受信するように結合される、デュアルコンパレータ回路。
【請求項４】
請求項１に記載のデュアルコンパレータ回路であって、前記メインＭＯＳ差動対がＰＭＯＳトランジスタを含む、デュアルコンパレータ回路。
【請求項５】
請求項１に記載のデュアルコンパレータ回路であって、前記デュアルコンパレータ回路に対するヒステリシスを提供するために第１の電流ミラー比及び第２の電流ミラー比を提供する、スイッチングされた電流ミラー比回路要素を更に含む、デュアルコンパレータ回路。
【請求項６】
請求項２に記載のデュアルコンパレータ回路であって、前記少なくとも一つのフラッグが第１及び第２のフラッグを含み、前記補助コンパレータが、前記第１及び前記第２のフラッグにおいて提供される信号を受け取るように結合されるシュミットトリガーを含む、デュアルコンパレータ回路。
【請求項７】
請求項１に記載のデュアルコンパレータ回路であって、前記ＰＶＬが、｜２０ｍｖ｜より大きいか又はそれに等しい、デュアルコンパレータ回路。
【請求項８】
請求項１に記載のデュアルコンパレータ回路であって、前記デュアルコンパレータ回路が、アナログ・デジタルコンバータ（ＡＤＣ）の構成要素であり、前記ＡＤＣが、
基準電圧を受信するデジタル・アナログコンバータ（ＤＡＣ）と、
サンプル・アンド・ホールド（Ｓ／Ｈ）回路と、
デジタル信号を前記ＤＡＣに提供する逐次比較レジスタ（ＳＡＲ）と、
を含み、
前記Ｖｉｎが、前記Ｓ／Ｈ回路の出力及び前記ＤＡＣの出力により提供され、
前記論理出力が、前記ＳＡＲの入力に結合され、
前記ＳＡＲが、前記ＡＤＣに対するＥＯＣ（end-of-conversion）出力を生成する、
デュアルコンパレータ回路。
【請求項９】
請求項１に記載のデュアルコンパレータ回路であって、マイクロコントローラユニット（ＭＣＵ）の構成要素であるＡＤＣを更に含み、前記ＭＣＵが、
第１の不揮発性プログラムメモリ、
揮発性データメモリ、
デジタルＩ／Ｏ（インタフェース）、
中央処理装置（ＣＰＵ）、
クロック、及び
前記第１の不揮発性プログラムメモリ、前記揮発性データメモリ、前記デジタルＩ／Ｏ（インタフェース）、前記ＣＰＵ、及び前記クロックを共に結合するためのデジタルデータバス及びアドレスバス、
を含む、デュアルコンパレータ回路。
【請求項１０】
入力電圧（Ｖｉｎ）を所定の電圧レベル（ＰＶＬ）と比較する方法であって、
メイン金属酸化物半導体（ＭＯＳ）差動対（メインＭＯＳ差動対）と、イネーブル入力とを含み、イネーブルされるとき第１の判定出力（ｏｕｔｍａｉｎ）を提供する、第１のコンパレータ（メインコンパレータ）、及び制御出力で第２の判定出力（ｏｕｔａｕｘ）を生成する補助ＭＯＳ差動対を含む第２のコンパレータ（補助コンパレータ）を含むデュアルコンパレータ回路を提供すること、
少なくとも前記補助コンパレータが前記Ｖｉｎを受信すること、
前記Ｖｉｎの大きさが前記ＰＶＬより小さいとき第１の動作モード（ＯＭ）を実装することであって、前記補助コンパレータが前記メインコンパレータをアクティブにし、前記メインＭＯＳ差動対が前記Ｖｉｎを受信し、及び前記ｏｕｔｍａｉｎを前記デュアルコンパレータ回路のための判定結果として用いること、及び
前記Ｖｉｎの大きさが前記ＰＶＬより大きいか又は前記ＰＶＬに等しいとき用いられる第２のＯＭを実装することであって、スイッチをスイッチングすることにより、前記デュアルコンパレータ回路のための前記判定結果に対して前記ｏｕｔａｕｘを用いる一方で、遷移電圧オフセットをつくることから前記メインＭＯＳ差動対を保護すること、
を含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記補助コンパレータが更に、前記メインコンパレータの前記イネーブル入力に結合される補助出力において制御信号（ｕｓｅａｕｘ）を生成する、方法。
【請求項１２】
請求項１０に記載の方法であって、前記スイッチングすることが、前記メインＭＯＳ差動対におけるそれぞれのＭＯＳトランジスタ間の高電位ノード・ゲート電圧の差を低減する、方法。
【請求項１３】
請求項１０に記載の方法であって、前記補助コンパレータが更に、前記Ｖｉｎの大きさ≧前記ＰＶＬであるか否かを示す少なくとも一つのフラッグを生成する、方法。
【請求項１４】
請求項１１に記載の方法であって、前記スイッチが、前記メインＭＯＳ差動対におけるＭＯＳトランジスタの高電位ノード間に配置されて、前記ＭＯＳトランジスタのゲートへの前記Ｖｉｎとの接続を常に維持するようにし、前記スイッチが、前記ｕｓｅａｕｘを受信するように結合される、方法。
【請求項１５】
請求項１０に記載の方法であって、前記メインＭＯＳ差動対がＰＭＯＳトランジスタを含む、方法。
【請求項１６】
請求項１０に記載の方法であって、前記デュアルコンパレータ回路に対するヒステリシスを提供するために、第１の電流ミラー比と第２の電流ミラー比との間で電流ミラー比をスイッチングすることを更に含む、方法。
【請求項１７】
請求項１３に記載の方法であって、前記少なくとも一つのフラッグが第１及び第２のフラッグを含み、前記補助コンパレータが、前記第１及び前記第２のフラッグにおける信号を受け取るように結合されるシュミットトリガーを含む、方法。
【請求項１８】
請求項１０に記載の方法であって、前記ＰＶＬが２０ｍＶより大きいか又は２０ｍＶに等しい、方法。
【請求項１９】
請求項１０に記載の方法であって、外部回路が、前記Ｖｉｎの大きさ＜前記ＰＶＬであるか又は前記Ｖｉｎの大きさ≧前記ＰＶＬであるかを判定する、方法。