【手続補正書】
【提出日】平成30年4月24日(2018.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の複数のデコードされた信号の第１のパワーサプライ電圧へのアサーションに応答してワードラインドライバノードをディスチャージするように構成された第１のロジックゲートと、
ワードラインと、
第２のパワーサプライ電圧により電力供給されるインバータと、ここにおいて、前記インバータは、前記ワードラインドライバノードの電圧を前記ワードラインに関するワードライン電圧に反転するように構成される、
前記第１のロジックゲートへのパワーサプライ入力ノードと前記第２のパワーサプライ電圧に関するパワーサプライノードとの間に結合されたスイッチと、
前記ワードラインドライバノードの前記ディスチャージと前記第１の複数のデコードされた信号内の前記デコードされた信号のうちの１つの補数のディスチャージとに応答して前記スイッチをスイッチオフするように構成された第２のロジックゲートと、ここにおいて、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
を備えた回路。
【請求項２】
前記第１のロジックゲートは、ＮＡＮＤゲートを備える、請求項１の回路。
【請求項３】
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＰＭＯＳトランジスタを備え、ここにおいて、前記第１の複数のＰＭＯＳトランジスタ内の各ＰＭＯＳトランジスタは、前記パワーサプライ入力ノードに結合されたソースと、前記ワードラインドライバノードに結合されたドレインと、前記対応するデコードされた信号により駆動されるゲートとを含む、請求項２の回路。
【請求項４】
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＮＭＯＳトランジスタをさらに備え、前記第１の複数のＮＭＯＳトランジスタは、前記ワードラインドライバノードとグラウンドとの間に直列に配列され、前記第１の複数のＮＭＯＳトランジスタ内の各ＮＭＯＳトランジスタは、前記対応するデコードされた信号により駆動されるゲートを有する、請求項３の回路。
【請求項５】
前記第２のロジックゲートは、前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートを備える、請求項１の回路。
【請求項６】
前記スイッチは、前記パワーサプライノードに結合されたソースと、前記パワーサプライ入力ノードに結合されたドレインとを有する第１のＰＭＯＳトランジスタを備え、前記ＮＯＲゲートの出力は、前記第１のＰＭＯＳトランジスタのゲートに結合する、請求項５の回路。
【請求項７】
前記ＮＯＲゲートは、第３のＰＭＯＳトランジスタに直列な第２のＰＭＯＳトランジスタを備え、前記第２のＰＭＯＳトランジスタは、前記パワーサプライノードに結合されたソースと、前記第３のＰＭＯＳトランジスタのソースに結合されたドレインと、前記デコードされた信号のうちの１つの前記補数により駆動されるように構成されるゲートとを有し、前記第３のＰＭＯＳトランジスタは、前記ＮＯＲゲートの前記出力に結合されたドレインと、前記ワードラインドライバノードに結合されたゲートとを有する、請求項６の回路。
【請求項８】
前記ＮＯＲゲートは、グラウンドに結合されたソースを有し、前記ワードラインドライバノードに結合されたゲートを有し、前記ＮＯＲゲートの前記出力に結合されたドレインを有する第１のＮＭＯＳトランジスタをさらに備え、前記ＮＯＲゲートは、グラウンドに結合されたソースを有し、前記ＮＯＲゲートの前記出力に結合されたドレインを有し、前記デコードされた信号のうちの１つの前記補数により駆動されるように構成されたゲートを有する第２のＮＭＯＳトランジスタをさらに備える、請求項７の回路。
【請求項９】
前記第１の複数のデコードされた信号を提供するために複数のアドレス信号をデコードするように構成された行デコーダをさらに備えた、請求項１の回路。
【請求項１０】
前記行デコーダは、前記複数のアドレス信号をデコードされた信号の複数のセットにデコードするようにさらに構成され、前記第１の複数のデコードされた信号は、デコードされた信号の前記複数のセット内のデコードされた信号の各セットからの１つのデコードされた信号を備える、請求項９の回路。
【請求項１１】
第１のパワーサプライ電圧により電力供給される第１のパワードメインにおいて、複数のデコードされた信号を前記第１のパワーサプライ電圧にアサートするためにアドレス信号をデコードすることと、
第２のパワーサプライ電圧により電力供給される第２のパワードメインにおいて、前記第２のパワーサプライ電圧を供給するパワーサプライノードからワードラインドライバノードを絶縁するためにスイッチを開放している間、前記複数のデコードされた信号の前記アサーションに応答して前記ワードラインドライバノードをディスチャージすることと、
前記ワードラインドライバノードの前記ディスチャージに応当して、前記第２のパワードメイン内のワードラインに関する電圧を前記第２のパワーサプライ電圧にチャージすることと、
前記複数のデコードされた信号内の前記デコードされた信号の少なくとも１つのディスチャージに応当して、前記スイッチを閉成し、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることと、ここにおいて、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
を備えた方法。
【請求項１２】
前記ワードラインドライバノードの前記第２のパワーサプライ電圧への前記チャージに応答して前記ワードラインをディスチャージすることをさらに備えた、請求項１１の方法。
【請求項１３】
ＮＯＲゲート出力信号を生成するために前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートにおいて前記ワードラインドライバノードの電圧と前記デコードされた信号のうちの前記１つの補数をＮＯＲすることをさらに備え、前記スイッチを前記閉成することは、前記ＮＯＲゲート出力信号のディスチャージに応当する、請求項１１の方法。
【請求項１４】
前記スイッチの前記開放は、前記第２のパワーサプライ電圧への前記ＮＯＲゲート出力信号のチャージングに応答する、請求項１３の方法。
【請求項１５】
前記ワードラインドライバノードの電圧を制御するＮＡＮＤゲート出力信号を生成するために前記スイッチを介して電力供給されるＮＡＮＤゲート内の複数のデコードされた信号のＮＡＮＤをとることをさらに備え、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることは、前記ＮＡＮＤゲート出力信号を前記第２のパワーサプライ電圧へ駆動することを備える、請求項１１の方法。
【請求項１６】
前記ワードラインドライバノードをディスチャージすることは、前記ＮＡＮＤゲート出力信号をディスチャージすることを備える、請求項１５の方法。
【請求項１７】
複数のデコードされた信号を生成するために複数のアドレス信号をデコードするように構成された行デコーダと、ここにおいて、前記行デコーダは、第１のパワーサプライ電圧により電力供給される第１のパワードメイン内にある、
ＮＡＮＤゲート出力信号を生成するために前記複数のデコードされた信号のＮＡＮＤをとるように構成されたＮＡＮＤゲートと、ここにおいて、前記ＮＡＮＤゲートは、第２のパワーサプライ電圧により電力供給される第２のパワードメイン内にあり、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
前記複数のデコードされた信号内の前記デコードされた信号のうちの１つのリセットに応答して前記第２のパワーサプライ電圧から前記ＮＡＮＤゲートを絶縁し、前記デコードされた信号のうちの前記１つのアサーションに応答して前記第２のパワーサプライ電圧に前記ＮＡＮＤゲートを結合する手段と、
ワードラインと、
前記ＮＡＮＤゲート出力信号のディスチャージに応当して前記第２のパワーサプライ電圧に前記ワードラインの電圧をアサートするように構成されたワードラインドライバと、
を備えた、メモリ。
【請求項１８】
前記ワードラインドライバは、前記第２のパワーサプライ電圧により電力供給されるインバータを備える、請求項１７のメモリ。
【請求項１９】
前記手段は、ＮＯＲゲートとスイッチトランジスタとを備える、請求項１７のメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
[0033]当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれに十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の複数のデコードされた信号を第１のパワーサプライ電圧にアサーションすることに応答してワードラインドライバノードをディスチャージするように構成された第１のロジックゲートと、
ワードラインと、
第２のパワーサプライ電圧により電力供給されるインバータと、ここにおいて前記インバータはワードラインドライバノードの電圧をワードラインに関するワードライン電圧に反転するように構成される、
第１のロジックゲートへのパワーサプライ入力ノードと前記第２のパワーサプライ電圧に関するパワーサプライノードとの間に結合されたスイッチと、
前記ワードラインドライバノードと前記第１の複数のデコードされた信号内の前記デコードされた信号の１つの補数に応答して前記スイッチをスイッチオフするように構成された第２のロジックゲートと、
を備えた回路。
［Ｃ２］
前記第１のロジックゲートはＮＡＮＤゲートを備える、Ｃ１の回路。
［Ｃ３］
前記ＮＡＮＤゲートは前記第１の複数のデコードされた信号に対応する第１の複数のＰＭＯＳトランジスタを備え、ここにおいて、前記第１の複数のＰＭＯＳトランジスタ内の各ＰＭＯＳトランジスタは前記パワーサプライ入力ノードに結合されたソースと、前記ワードラインドライバノードに結合されたドレインと、前記対応するデコードされた信号により駆動されるゲートを含む、Ｃ１の回路。
［Ｃ４］
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＮＭＯＳトランジスタをさらに備え、前記第１の複数のＮＭＯＳトランジスタは前記ワードラインドライバノードとグラウンドとの間に直列に配列され、前記第１の複数のＮＭＯＳトランジスタ内の各ＮＭＯＳトランジスタは前記対応するデコードされた信号により駆動されるゲートを有する、Ｃ３の回路。
［Ｃ５］
前記第２のロジックゲートは前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートを備える、Ｃ１の回路。
［Ｃ６］
前記スイッチは、ソースが前記パワーサプライノードに結合されドレインが前記パワーサプライ入力ノードに結合され第１のＰＭＯＳトランジスタを備え、前記ＮＯＲゲートの出力は前記第１のＰＭＯＳトランジスタのゲートに結合する、Ｃ５の回路。
［Ｃ７］
前記ＮＯＲゲートは第３のＰＭＯＳトランジスタに直列な第２のＰＭＯＳトランジスタを備え、
前記第２のＰＭＯＳトランジスタは前記パワーサプライノードに結合されたソースと、前記第３のＰＭＯＳトランジスタのソースに結合されたドレインと前記デコードされた信号の１つの補数(complement)により駆動されるように構成されるゲートを有し、
前記第３のＰＭＯＳトランジスタは前記ＮＯＲゲートの前記出力に結合されたドレインと前記ワードラインドライバノードに結合されたゲートを有する、Ｃ６の回路。
［Ｃ８］
前記ＮＯＲゲートは、グラウンドに結合されたソースと、前記ワードラインドライバノードに結合されたゲートと、前記ＮＯＲゲートの前記出力に結合されたドレインを有する第１のＮＭＯＳトランジスタをさらに備え、
前記ＮＯＲゲートは、グラウンドに結合されたソースと、前記ＮＯＲゲートの前記出力に結合されたドレインと、前記デコードされた信号の１つの補数により駆動されるように構成されたゲートを有する第２のＮＭＯＳトランジスタをさらに備える、Ｃ７の回路。
［Ｃ９］
前記第１の複数のデコードされた信号を提供するために複数のアドレス信号をデコードするように構成された行デコーダをさらに備えた、Ｃ１の回路。
［Ｃ１０］
前記行デコーダは前記複数のアドレス信号を複数のセットのデコードされた信号にデコードするようにさらに構成され、
前記第１の複数のデコードされた信号は前記デコードされた信号の複数のセット内のデコードされた信号の各セットから１つのデコードされた信号を備える、Ｃ９の回路。
［Ｃ１１］
第１のパワーサプライ電圧により電力供給される第１のパワードメインにおいて、複数のデコードされた信号を前記第１のパワーサプライ電圧にアサートするためにアドレス信号をデコードすることと、
第２のパワーサプライ電圧により電力供給される第２のパワードメインにおいて、前記第２のパワーサプライ電圧を供給するパワーサプライノードから前記ワードラインドライバノードを絶縁するためにスイッチを開放している間前記複数のデコードされた信号のアサーションに応答してワードラインドライバノードをディスチャージすることと、
前記ワードラインドライバノードの前記ディスチャージに応当して、前記第２のパワードメイン内のワードラインに関する電圧を前記第２のパワーサプライ電圧にチャージすることと、
前記複数のデコードされた信号内の前記デコードされた信号の少なくとも１つのディスチャージに応当して、前記スイッチを閉成し、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることと、
を備えた方法。
［Ｃ１２］
前記第２のパワーサプライ電圧は前記第１のパワーサプライ電圧よりも大きい、Ｃ１１の方法。
［Ｃ１３］
ワードラインドライバノードを第２のパワーサプライ電圧にチャージすることに応答して前記ワードラインをディスチャージすることをさらに備えた、Ｃ１１の方法。
［Ｃ１４］
ＮＯＲゲート出力信号を生成するために前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートにおいて前記ワードラインドライバノードの電圧と前記デコードされた信号の前記１つの補数をＮＯＲすることをさらに備え、
前記スイッチを閉成することは前記ＮＯＲゲート出力信号のディスチャージに応当する、Ｃ１１の方法。
［Ｃ１５］
前記スイッチの開放は前記第２のパワーサプライ電圧への前記ＮＯＲゲート出力のチャージングに応答する、Ｃ１４の方法。
［Ｃ１６］
前記ワードラインドライバノードを制御するＮＡＮＤゲート出力信号を生成するために前記スイッチを介して電力供給されるＮＡＮＤゲート内の複数のデコードされた信号のＮＡＮＤをとることをさらに備え、
前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることは、前記ＮＡＮＤゲート出力信号を前記第２のパワーサプライ電圧へ駆動することを備える、Ｃ１４の方法。
［Ｃ１７］
前記ワードラインドライバノードをディスチャージすることは前記ＮＡＮＤゲート出力信号をディスチャージすることを備える、Ｃ１６の方法。
［Ｃ１８］
複数のデコードされた信号を生成するために複数のアドレス信号をデコードするように構成された行デコーダと、ここにおいて、前記行デコーダは、第１のパワーサプライ電圧により電力供給される第１のパワードメイン内にある、
ＮＡＮＤゲート出力信号を生成するために前記複数のデコードされた信号のＮＡＮＤをとるように構成されたＮＡＮＤゲートと、ここにおいて前記ＮＡＮＤゲートは第２のパワーサプライ電圧により電力供給される第２のパワードメイン内にある、
前記複数のデコードされた信号内の前記デコードされた信号の１つのリセットに応答して前記第２のパワーサプライ電圧から前記ＮＡＮＤゲートを絶縁し、前記デコードされた信号の１つのアサーションに応答して前記第２のパワーサプライ電圧に前記ＮＡＮＤゲートを結合する手段と、
ワードラインと、および
前記ＮＡＮＤゲート出力信号のディスチャージに応当して前記第２のパワーサプライ電圧に前記ワードラインの電圧をアサートするように構成されたワードラインドライバと、を備えた、メモリ。
［Ｃ１９］
前記ワードラインドライバは、前記第２のパワーサプライ電圧により電力供給されるインバータを備える、Ｃ１８のメモリ。
［Ｃ２０］
前記手段は、ＮＯＲゲートとスイッチトランジスタを備える、Ｃ１８のメモリ。