【手続補正書】
【提出日】平成30年4月12日(2018.4.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高電圧を発生させ、前記高電圧を複数のノードに選択的に結合するための単一集積回路であって、前記単一集積回路は、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、独立して制御可能な高電圧出力とを有し、各々は、前記ノードのうちの１つに結合されている、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの前記高電圧出力のイネーブルメントを制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースであって、前記シリアル／パラレルインターフェースは、第１のモードにおいて各レベルシフタ／ドライバの出力状態を決定するように、または、第２のモードにおいて前記電圧ブースト回路のパラメータを構成するように構成されている、シリアル／パラレルインターフェースと
を備えている、単一集積回路。
【請求項２】
前記電圧ブースト回路および前記シリアル／パラレルインターフェースに結合されているパワーオンリセット（ＰＯＲ）回路をさらに備えている、請求項１に記載の単一集積回路。
【請求項３】
前記電圧ブースト回路に結合されているソフトスタート回路をさらに備え、ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの前記出力は、ディスエーブルにされている、請求項１に記載の単一集積回路。
【請求項４】
前記論理回路は、複数のＡＮＤゲートである、請求項１に記載の単一集積回路。
【請求項５】
出力イネーブル制御が、前記複数のＡＮＤゲートの各々の入力に結合されている、請求項４に記載の単一集積回路。
【請求項６】
高電圧出力コンデンサが、前記電圧ブースト回路の出力と電源コモンとの間に結合されている、請求項１に記載の単一集積回路。
【請求項７】
ブーストインダクタが、前記電圧ブースト回路への電力入力と電源との間に結合されている、請求項１に記載の単一集積回路。
【請求項８】
前記複数の電圧レベルシフタ／ドライバの前記出力は、トライステートであり、電源コモン、前記高電圧出力、または高オフ抵抗において選択可能出力状態を有する、請求項１に記載の単一集積回路。
【請求項９】
前記シリアル／パラレルインターフェースは、構成レジスタおよびデータ記憶レジスタをさらに備え、前記構成レジスタは、前記電圧ブースト回路の前記パラメータを記憶し、前記データ記憶レジスタは、前記複数の電圧レベルシフタ／ドライバの出力状態を記憶している、請求項１に記載の単一集積回路。
【請求項１０】
ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの前記出力は、ディスエーブルにされている、請求項１に記載の単一集積回路。
【請求項１１】
前記複数の電圧レベルシフタ／ドライバの前記論理回路および入力回路は、低電圧および低電力デバイスを備えている、請求項１に記載の単一集積回路。
【請求項１２】
前記複数の電圧レベルシフタ／ドライバの出力回路は、低インピーダンス駆動能力を有する高電圧デバイスを備えている、請求項１に記載の単一集積回路。
【請求項１３】
タッチの場所を決定し、投影容量式タッチ感知表面上のタッチを検出するためのシステムであって、
前記システムは、請求項１〜１２のいずれかに記載の集積回路を備え、
前記システムは、
第１の軸を有する並列配向に配列された第１の複数の電極であって、前記第１の複数の電極の各々は、自己容量を備えている、第１の複数の電極と、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極であって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と前記第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備え、前記第１の複数の電極および前記第２の複数の電極のうちの選択された電極は、前記ノードと接続されている、第２の複数の電極と、
混合信号デバイスであって、
前記第１の複数の電極および前記第２の複数の電極のうちのそれぞれの１つに結合されている複数のアナログ入力を有する容量式タッチアナログフロントエンドと、
前記容量式タッチフロントエンドに結合されているアナログ／デジタルコンバータ（ＡＤＣ）と、
デジタルプロセッサおよびメモリであって、前記ＡＤＣからの少なくとも１つの出力が、前記デジタルプロセッサに結合されている、デジタルプロセッサおよびメモリと、
前記デジタルプロセッサと前記集積回路の前記シリアル／パラレルインターフェースとに結合されているシリアルインターフェースであって、前記デジタルプロセッサは、前記シリアルインターフェースを通して前記集積回路の動作を制御するように構成されている、シリアルインターフェースと
を備えている、混合信号デバイスと
をさらに備え、
前記自己容量の値は、前記アナログフロントエンドによって、前記第１の複数の電極の各々に対して前記高電圧を使用して測定され、前記測定された自己容量の値は、前記メモリ内に記憶され、前記自己容量の最大値のうちの少なくとも１つを有する前記第１の電極のうちの少なくとも１つのノードの相互容量の値は、前記アナログフロントエンドによって、前記高電圧を使用して測定され、前記測定された相互容量の値は、前記メモリ内に記憶され、前記デジタルプロセッサは、前記記憶された自己容量値および相互容量値を使用して、前記タッチの場所および前記タッチ感知表面に加えられたそれぞれの力を決定する、
システム。
【請求項１４】
前記混合信号デバイスは、混合信号マイクロコントローラ集積回路である、請求項１３に記載のシステム。
【請求項１５】
前記高電圧は、前記高電圧ジェネレータ／ドライバおよび前記混合信号デバイスに給電する供給電圧より大きい、請求項１３または請求項１４に記載のシステム。
【請求項１６】
投影容量式タッチ感知表面の信号／雑音性能を改良する方法であって、前記方法は、
請求項１〜１０のいずれかに記載の集積回路を提供するステップと、
前記集積回路の動作を制御するために、マイクロコントローラをシリアルインターフェースを通して前記集積回路に結合するステップと、
タッチセンサ配列を前記集積回路および前記マイクロコントローラに結合するステップであって、前記タッチセンサ配列は、第１の軸を有する並列配向に配列された第１の複数の電極を備え、前記第１の複数の電極の各々は、自己容量を備えている、ステップと、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極を提供するステップであって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と前記第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、ステップと、
前記集積回路を用いて前記第１の複数の電極を電源電圧より大きい電圧に充電するステップと、
前記第２の複数の電極を電源コモンに放電するステップと、
前記第１の複数の電極を走査し、前記第１の複数の電極の自己容量の値を決定するステップと、
前記走査された自己容量の値を比較し、前記第１の複数の電極のうちのどれが前記自己容量の最大値を有するかを決定するステップと、
前記自己容量の最大値を有する前記第１の複数の電極のうちの１つの複数のノードを走査し、それぞれの複数のノードの相互容量の値を決定するステップと、
前記自己容量の最大値を有する第１の電極上のそれぞれの複数のノードの走査された相互容量の値を比較するステップであって、前記相互容量の最大値を有するノードは、前記タッチ感知表面上のタッチの場所である、ステップと
を含む、方法。
【請求項１７】
前記自己容量値および相互容量値は、アナログフロントエンドおよびアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定される、請求項１６に記載の方法。
【請求項１８】
前記自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶される、請求項１６または請求項１７に記載の方法。
【請求項１９】
前記自己容量値および相互容量値は、容量式分圧器法によって決定される、請求項１６、１７、または１８に記載の方法。
【請求項２０】
前記自己容量値および相互容量値は、充電時間測定ユニットを用いて決定される、請求項１６、１７、または１８に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本方法のさらなる実施形態によると、自己容量値および相互容量値は、アナログフロントエンドならびにアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、容量式分圧器法によって決定され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、充電時間測定ユニットを用いて決定され得る。
本発明は、例えば、以下を提供する。
（項目１）
高電圧を発生させ、前記高電圧を複数のノードに選択的に結合するための装置であって、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、独立して制御可能な高電圧出力とを有する、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの前記高電圧出力を制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースと
を備えている、装置。
（項目２）
前記電圧ブースト回路および前記シリアル／パラレルインターフェースに結合されているパワーオンリセット（ＰＯＲ）回路をさらに備えている、項目１に記載の装置。
（項目３）
前記電圧ブースト回路に結合されているソフトスタート回路をさらに備えている、項目１に記載の装置。
（項目４）
前記論理回路は、複数のＡＮＤゲートである、項目１に記載の装置。
（項目５）
出力イネーブル制御が、前記複数のＡＮＤゲートの各々の入力に結合されている、項目４に記載の装置。
（項目６）
高電圧出力コンデンサが、前記電圧ブースト回路の出力と電源コモンとの間に結合されている、項目１に記載の装置。
（項目７）
ブーストインダクタが、前記電圧ブースト回路への電力入力と電源との間に結合されている、項目１に記載の装置。
（項目８）
前記複数の電圧レベルシフタ／ドライバの前記出力は、トライステートであり、電源コモン、前記高電圧出力、または高オフ抵抗において選択可能出力状態を有する、項目１に記載の装置。
（項目９）
前記シリアル／パラレルインターフェースは、構成レジスタおよびデータ記憶レジスタをさらに備え、前記構成レジスタは、前記電圧ブースト回路のパラメータを記憶し、前記データ記憶レジスタは、前記複数の電圧レベルシフタ／ドライバの出力状態を記憶している、項目１に記載の装置。
（項目１０）
ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの出力は、ディスエーブルにされている、項目１に記載の装置。
（項目１１）
前記電圧ブースト回路、前記電圧基準、前記複数の電圧レベルシフタ／ドライバ、前記論理回路、および前記シリアル／パラレルインターフェースは、単一集積回路デバイス内に提供されている、項目１に記載の装置。
（項目１２）
前記複数の電圧レベルシフタ／ドライバの論理回路および入力回路は、低電圧および低電力デバイスを備えている、項目１に記載の装置。
（項目１３）
前記複数の電圧レベルシフタ／ドライバの出力回路は、低インピーダンス駆動能力を有する高電圧デバイスを備えている、項目１に記載の装置。
（項目１４）
タッチの場所を決定し、投影容量式タッチ感知表面上のタッチを検出するためのシステムであって、
第１の軸を有する並列配向に配列された第１の複数の電極であって、前記第１の複数の電極の各々は、自己容量を備えている、第１の複数の電極と、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極であって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、第２の複数の電極と、
高電圧ジェネレータ／ドライバであって、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、前記第１および第２の複数の電極のうちのそれぞれの１つに結合されている独立して制御可能な高電圧出力とを有する、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの高電圧出力を制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースと
を備えている、高電圧ジェネレータ／ドライバと、
混合信号デバイスであって、
前記第１および第２の複数の電極のうちのそれぞれの１つに結合されている複数のアナログ入力を有する容量式タッチアナログフロントエンドと、
前記容量式タッチフロントエンドに結合されているアナログ／デジタルコンバータ（ＡＤＣ）と、
デジタルプロセッサおよびメモリであって、前記ＡＤＣからの少なくとも１つの出力が、前記デジタルプロセッサに結合されている、デジタルプロセッサおよびメモリと、
前記デジタルプロセッサと前記高電圧ジェネレータ／ドライバの前記シリアル／パラレルインターフェースとに結合されているシリアルインターフェースと
を備えている、混合信号デバイスと
を備え、
前記自己容量の値は、前記アナログフロントエンドによって、前記第１の複数の電極の各々に対して前記高電圧を使用して測定され、前記測定された自己容量の値は、前記メモリ内に記憶され、前記自己容量の最大値のうちの少なくとも１つを有する前記第１の電極のうちの少なくとも１つのノードの相互容量の値は、前記アナログフロントエンドによって、前記高電圧を使用して測定され、前記測定された相互容量の値は、前記メモリ内に記憶され、前記デジタルプロセッサは、前記記憶された自己容量値および相互容量値を使用して、前記タッチの場所および前記タッチ感知表面に加えられたそれぞれの力を決定する、
システム。
（項目１５）
前記混合信号デバイスは、混合信号マイクロコントローラ集積回路である、項目１４に記載のシステム。
（項目１６）
前記高電圧ジェネレータ／ドライバは、集積回路を備えている、項目１４に記載のシステム。
（項目１７）
前記高電圧は、前記高電圧ジェネレータ／ドライバおよび前記混合信号デバイスに給電する供給電圧より大きい、項目１４に記載のシステム。
（項目１８）
投影容量式タッチ感知表面の信号／雑音性能を改良する方法であって、前記方法は、
第１の軸を有する並列配向に配列された第１の複数の電極を提供するステップであって、前記第１の複数の電極の各々は、自己容量を備えている、ステップと、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極提供するステップであって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、ステップと、
前記第１の複数の電極を電源電圧より大きい電圧に充電するステップと、
前記第２の複数の電極を電源コモンに放電するステップと、
前記第１の複数の電極を走査し、前記第１の複数の電極の自己容量の値を決定するステップと、
前記走査された自己容量の値を比較し、前記第１の複数の電極のうちのどれが前記自己容量の最大値を有するかを決定するステップと、
前記自己容量の最大値を有する前記第１の複数の電極のうちの１つの複数のノードを走査し、それぞれの複数のノードの相互容量の値を決定するステップと、
前記自己容量の最大値を有する第１の電極上のそれぞれの複数のノードの走査された相互容量の値を比較するステップであって、前記相互容量の最大値を有するノードは、前記タッチ感知表面上のタッチの場所である、ステップと
を含む、方法。
（項目１９）
前記自己容量値および相互容量値は、アナログフロントエンドおよびアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定される、項目１８に記載の方法。
（項目２０）
前記自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶される、項目１９に記載の方法。
（項目２１）
前記自己容量値および相互容量値は、容量式分圧器法によって決定される、項目１９に記載の方法。
（項目２２）
前記自己容量値および相互容量値は、充電時間測定ユニットを用いて決定される、項目１９に記載の方法。