【手続補正書】
【提出日】平成29年12月13日(2017.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
８５０℃より高い温度で熱成長されたゲート誘電体上に堆積される高−ｋの最初の（ｆｉｒｓｔ）誘電体を含む第１のゲート誘電体スタックを備えるＮＭＯＳトランジスタと、
化学成長されたゲート誘電体上に堆積される高−ｋの最後の（ｌａｓｔ）ゲート誘電体を含む第２のゲート誘電体スタックを備えるＰＭＯＳトランジスタと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記ゲート誘電体が、０．５〜１．５ｎｍの厚みを有する、約８５０℃より高い温度でＩＳＳＧを用いて成長された、二酸化シリコンである、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記ゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する窒化された二酸化シリコンであり、
前記二酸化シリコンが、約８５０℃より高い温度でＩＳＳＧを用いて成長され、
前記二酸化シリコンが、デカップルドプラズマ窒化を用いて窒化される、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記高−ｋの最初のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択され、
前記高−ｋの最後のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択される、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記高−ｋの最初のゲート誘電体がＨｆＯ２であり、
前記ＮＭＯＳ金属ゲート材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択される、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
ＮＭＯＳトランジスタ金属ゲートであって、前記ＮＭＯＳトランジスタ金属ゲートの材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択される、前記ＮＭＯＳトランジスタ金属ゲートと、
ＰＭＯＳトランジスタ金属ゲートであって、前記ＰＭＯＳトランジスタ金属ゲートの材料が、チタン窒化物と窒化タンタルとアルミニウムとプラチナとから成るグループから選択される、前記ＰＭＯＳトランジスタ金属ゲート、
を更に含む、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
ＮＭＯＳトランジスタ金属ゲートであって、前記ＮＭＯＳトランジスタ金属ゲートの材料が、約３ｎｍの厚みを有するチタンアルミニウム合金である、前記ＮＭＯＳトランジスタ金属ゲートと、
ＰＭＯＳトランジスタ金属ゲートであって、前記ＰＭＯＳトランジスタ金属ゲートの材料が、約８ｎｍの厚みを有するチタン窒化物である、前記ＰＭＯＳトランジスタ金属ゲートと、
を更に含む、集積回路。
【請求項８】
集積回路を形成するプロセスであって、
前記集積回路の部分的に処理されたウエハを提供することと、
８５０℃以上の温度で前記部分的に処理されたウエハ上に第１のゲート誘電体を成長させることと、
前記第１のゲート誘電体上に高−ｋの最初の（ｆｉｒｓｔ）ゲート誘電体を堆積させることと、
前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＮＭＯＳトランジスタのＮＭＯＳポリシリコンリプレースメントゲートを形成することと、
前記高−ｋの最初のゲート誘電体上にリプレースメントゲートのＰＭＯＳトランジスタのＰＭＯＳポリシリコンリプレースメントゲートを形成することと、
前記リプレースメントゲートＮＭＯＳトランジスタの上と前記リプレースメントゲートＰＭＯＳトランジスタの上とにリプレースメントゲート誘電体を堆積させることと、
前記ＰＭＯＳポリシリコンリプレースメントゲートの頂部を露出させ、前記ＮＭＯＳポリシリコンリプレースメントゲートの頂部を露出させるために、前記リプレースメントゲート誘電体を平坦化することと、
ＮＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＮＭＯＳトランジスタフォトレジストパターンが、前記ＮＭＯＳポリシリコンリプレースメントゲートを覆い、前記ＰＭＯＳポリシリコンリプレースメントゲートを露出させる、前記フォトレジストパターンを形成することと、
ＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＰＭＯＳポリシリコンリプレースメントゲートを取り除くことと、
前記ＰＭＯＳリプレースメントゲートトレンチの底部から、前記高−ｋの最初のゲート誘電体を取り除き、前記第１のゲート誘電体を取り除くことと、
前記ＮＭＯＳトランジスタフォトレジストパターンを取り除くことと、
前記集積回路の上に第２のゲート誘電体を形成することであって、前記第２のゲート誘電体が前記ＰＭＯＳリプレースメントゲートトレンチの前記底部を覆う、前記第２のゲート誘電体を形成することと、
前記ＰＭＯＳリプレースメントゲートトレンチ内と前記ＮＭＯＳリプレースメントゲートトレンチ内とを含む前記集積回路上に高−ｋの最後の（ｌａｓｔ）ゲート誘電体を堆積させることと、
前記高−ｋの最後のゲート誘電体上にＰＭＯＳ金属ゲート材料を堆積させることと、
ＰＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＰＭＯＳフォトレジストパターンが、前記ＰＭＯＳトランジスタを覆い、前記ＮＭＯＳトランジスタを露出させる、前記フォトレジストパターンを形成することと、
前記ＮＭＯＳリプレースメントゲートトレンチ内を含む前記ＮＭＯＳトランジスタから前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
前記ＮＭＯＳリプレースメントゲートトレンチ内を含む前記ＮＭＯＳトランジスタから前記高−ｋの最後のゲート誘電体をエッチングすることと、
ＮＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＮＭＯＳポリシリコンリプレースメントゲートをエッチングすることと、
前記ＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
前記集積回路上と前記ＮＭＯＳリプレースメントゲートトレンチ内とにＮＭＯＳ金属ゲート材料を堆積させることと、
前記リプレースメントゲート誘電体の表面から前記ＮＭＯＳ及び前記ＰＭＯＳ金属ゲート材料を取り除き、前記ＮＭＯＳリプレースメントゲートトレンチにおいてＮＭＯＳ金属ゲートを形成し、前記ＰＭＯＳリプレースメントゲートトレンチにおいてＰＭＯＳ金属ゲートを形成するために、前記集積回路を研磨することと、
を含む、プロセス。
【請求項９】
請求項８に記載のプロセスであって、
前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する二酸化シリコンであり、
前記第２のゲート誘電体が、約０．６ｎｍの厚みまでＳＣ１で化学成長されたＳｉＯｘである、プロセス。
【請求項１０】
請求項８に記載のプロセスであって、
前記高−ｋの最初のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択され、
前記高−ｋの最後のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択される、プロセス。
【請求項１１】
請求項８に記載のプロセスであって、
前記ＮＭＯＳ金属ゲート材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択され、
前記ＰＭＯＳ金属ゲート材料が、チタン窒化物と窒化タンタルとアルミニウムとプラチナとから成るグループから選択される、プロセス。
【請求項１２】
請求項８に記載のプロセスであって、
前記第１のゲート誘電体が、約０．５〜１．５ｎｍの範囲の厚みを有する窒化された二酸化シリコンであり、
前記高−ｋの最初のゲート誘電体が、約１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
前記ＮＭＯＳ金属ゲート材料が、約３ｎｍの厚みを有するチタンアルミニウム合金であり、
前記第２のゲート誘電体が、約０．６ｎｍの厚みを有してＳＣ１で化学成長され、
前記高−ｋの最後のゲート誘電体が、約１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
前記ＰＭＯＳ金属ゲート材料が、約８ｎｍの範囲の厚みを有するチタン窒化物である、プロセス。
【請求項１３】
集積回路を形成するプロセスであって、
前記集積回路の部分的に処理されたウエハを提供することと、
８５０℃以上の温度で前記部分的に処理されたウエハ上に第１のゲート誘電体を成長させることと、
前記第１のゲート誘電体上に高−ｋの最初の（ｆｉｒｓｔ）ゲート誘電体を堆積させることと、
前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＮＭＯＳトランジスタのＮＭＯＳポリシリコンリプレースメントゲートを形成することと、
前記高−ｋの最初のゲート誘電体上にリプレースメントゲートＰＭＯＳトランジスタのＰＭＯＳポリシリコンリプレースメントゲートを形成することと、
前記リプレースメントゲートＮＭＯＳトランジスタの上と前記リプレースメントゲートＰＭＯＳトランジスタの上とにリプレースメントゲート誘電体を堆積させることと、
前記ＰＭＯＳポリシリコンリプレースメントゲートの頂部と前記ＮＭＯＳポリシリコンリプレースメントゲートの頂部とを露出させるために、前記リプレースメントゲート誘電体を平坦化することと、
ＮＭＯＳリプレースメントゲートトレンチを形成する前記ＮＭＯＳポリシリコンリプレースメントゲートを取り除くことと、
ＰＭＯＳリプレースメントゲートトレンチを形成する前記ＰＭＯＳポリシリコンリプレースメントゲートを取り除くことと、
ＮＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＮＭＯＳトランジスタフォトレジストパターンが、前記ＮＭＯＳリプレースメントゲートトレンチを覆い、前記ＰＭＯＳリプレースメントゲートトレンチを露出させる、前記フォトレジストパターンを形成することと、
前記ＰＭＯＳリプレースメントゲートトレンチの底部から、前記高−ｋの最初のゲート誘電体を取り除き、前記の第１のゲート誘電体を取り除くことと、
前記ＮＭＯＳトランジスタフォトレジストパターンを取り除くことと、
前記集積回路の上に第２のゲート誘電体を形成することであって、前記第２のゲート誘電体が、前記ＰＭＯＳリプレースメントゲートトレンチの前記底部を覆う、前記第２のゲート誘電体を形成することと、
前記集積回路の上に高−ｋの最後の（ｌａｓｔ）ゲート誘電体を堆積させることと、
ＰＭＯＳ金属ゲート材料を堆積させることと、
ＰＭＯＳトランジスタフォトレジストパターンを形成することであって、前記ＰＭＯＳフォトレジストパターンが、前記ＰＭＯＳトランジスタを覆い、前記ＮＭＯＳトランジスタを露出させる、前記フォトレジストパターンを形成することと、
前記ＮＭＯＳトランジスタの領域から前記ＰＭＯＳ金属ゲート材料をエッチングすることと、
前記ＮＭＯＳトランジスタの領域から前記高−ｋの最後のゲート誘電体をエッチングすることと、
前記集積回路の上と前記ＮＭＯＳリプレースメントゲートトレンチ内とにＮＭＯＳ金属ゲート材料を堆積させることと、
前記リプレースメントゲート誘電体の表面から前記ＮＭＯＳ及び前記ＰＭＯＳ金属ゲート材料を取り除き、前記ＮＭＯＳリプレースメントゲートトレンチにおいてＮＭＯＳ金属ゲートを形成し、前記ＰＭＯＳリプレースメントゲートトレンチにおいてＰＭＯＳ金属ゲートを形成するために、前記集積回路を研磨することと、
を含む、プロセス。
【請求項１４】
請求項１３に記載のプロセスであって、
前記高−ｋの最初のゲート誘電体がＨｆＯｘであり、
前記高−ｋの最後のゲート誘電体がＨｆＳｉＯＮであり、
前記高−ｋの最後のゲート誘電体をエッチングすることが、約８０℃の温度で１０００：１のＨＦを用いて前記高−ｋの最後のゲート誘電体をエッチングすることを含む、プロセス。
【請求項１５】
請求項１３に記載のプロセスであって、
前記高−ｋの最初のゲート誘電体がＨｆＯｘであり、
前記高−ｋの最後のゲート誘電体がＺｒＯ２であり、
前記高−ｋの最後のゲート誘電体をエッチングすることが、約８０℃の温度で１０００：１のＨＦを用いて前記高−ｋの最後のゲート誘電体をエッチングすることを含む、プロセス。
【請求項１６】
請求項１３に記載のプロセスであって、
前記第１のゲート誘電体が、０．５〜１．５ｎｍの範囲の厚みを有する二酸化シリコンであり、
前記第２のゲート誘電体が、約０．６ｎｍの厚みまでＳＣ１において化学成長された酸化物である、プロセス。
【請求項１７】
請求項１３に記載のプロセスであって、
前記高−ｋの最初のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択され、
前記高−ｋの最後のゲート誘電体が、ＨｆＯｘとＨｆＳｉＯｘとＨｆＳｉＯＮとＺｒＯ２とＨｆＺｒＯｘとＡｌＯｘとＴｉＯｘとから成るグループから選択される、プロセス。
【請求項１８】
請求項１３に記載のプロセスであって、
前記ＮＭＯＳ金属ゲート材料が、チタンとアルミニウムとチタンアルミニウム合金とタングステンとから成るグループから選択され、
前記ＰＭＯＳ金属ゲート材料が、チタン窒化物と窒化タンタルとアルミニウムとプラチナとから成るグループから選択される、プロセス。
【請求項１９】
請求項１３に記載のプロセスであって、
前記第１のゲート誘電体が、約０．５〜１．５ｎｍの範囲の厚みを有する窒化された二酸化シリコンであり、
前記高−ｋの最初のゲート誘電体が、約１〜３ｎｍの範囲の厚みを有するＨｆＯｘであり、
前記ＮＭＯＳ金属ゲート材料が、約３ｎｍの厚みを有するチタンアルミニウム合金であり、
前記第２のゲート誘電体が、約０．６ｎｍの厚みを有してＳＣ１で化学成長され、
前記高−ｋの最後のゲート誘電体が、約１〜３ｎｍの範囲の厚みを有するＨｆＳｉＯＮ又はＺｒＯ２であり、
前記ＰＭＯＳ金属ゲート材料が、約８ｎｍの範囲の厚みを有するチタン窒化物である、プロセス。