【手続補正書】
【提出日】平成30年5月10日(2018.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
頂部表面に半導体材料を含む基板と、
前記基板の前記頂部表面に配置される、シャロートレンチアイソレーション（ＳＴＩ）プロセスによって形成されるフィールド酸化物と、
前記フィールド酸化物の下の前記半導体材料に配置されるウェルレジスタと、
前記ウェルレジスタの端部に近接して前記フィールド酸化物を介して配置されるレジスタヘッドアクティブエリアと、
前記ウェルレジスタのためのエリアにおいて前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、１０％〜８０％の密度を有する、前記レジスタダミーアクティブエリアと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域であって、前記ウェルレジスタにおける平均ドーピング密度の少なくとも１０倍の平均ドーピング密度を有する、前記重くドープされたダミー拡散された領域を更に含む、集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの頂部表面上の金属シリサイド層を更に含む、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタ一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、集積回路。
【請求項７】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供することと、
前記基板の上に化学機械研磨（ＣＭＰ）ストップ層を形成することと、
前記ＣＭＰストップ層の上にＳＴＩマスクを形成することであって、前記ＳＴＩマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアが、ウェルレジスタのためのエリアにおけるレジスタヘッドアクティブエリアを含み、かつ、前記ウェルレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが１０％〜８０％の密度を有する、前記ＳＴＩマスクを形成することと、
前記基板に２５０ナノメートル〜５００ナノメートルの深さのＳＴＩトレンチを形成するために、前記ＳＴＩマスクにより露出されるエリアにおいて、前記ＣＭＰストップ層を取り除き、前記基板の前記半導体材料の一部を取り除くことと、
前記ＳＴＩトレンチ内と、前記アクティブエリアの上の前記ＣＭＰストップ層の上とに、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記ＳＴＩトレンチを充填する、前記トレンチ充填誘電性材料の層を形成することと、
ＣＭＰプロセスにより前記ＣＭＰストップ層まで下に前記トレンチ充填誘電性材料を平坦化することであって、前記ＣＭＰプロセスが、前記ＣＭＰストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、かつ、前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとから如何なる前記半導体材料も取り除かない、前記平坦化することと、
前記ＣＭＰストップ層の残りの部分を取り除くことであって、前記ＳＴＩトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記ＣＭＰストップ層の残りの部分を取り除くことと、
前記フィールド酸化物を介して、前記ウェルレジスタのための前記エリアにおける前記フィールド酸化物の下の前記基板の前記半導体材料内にウェルドーパントを注入することと、
前記ウェルレジスタを形成するために前記ウェルドーパントを活性化するようにウェルアニールプロセスにおいて前記基板を加熱することと、
前記レジスタヘッドアクティブエリアを介する前記ウェルレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記基板の上の前記レジスタダミーアクティブエリアに電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、方法。
【請求項９】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアを露出させるために、前記基板と前記フィールド酸化物との上にダミー領域注入マスクを形成することと、
前記ダミー領域注入マスクが適所に置かれる一方で、ソース／ドレインドーパントを前記レジスタダミーアクティブエリアに注入することと、
その後、前記ダミー領域注入マスクを取り除くことと、
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域を形成するために、前記ソース／ドレインドーパントを活性化するためにアニールオペレーションを実施することであって、前記重くドープされたダミー拡散された領域が、前記ウェルレジスタにおける平均ドーピング密度の少なくとも１０倍の平均ドーピング密度を有する、前記アニールオペレーションを実施することと、
を更に含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、方法。
【請求項１１】
請求項７に記載の方法であって、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの頂部表面上に耐火性金属の層を形成することと、
前記レジスタヘッドアクティブエリアと前記レジスタダミーアクティブエリアとの前記頂部表面に金属シリサイドの層を形成するために前記基板を加熱することと、
その後、未反応の耐火性金属を前記耐火性金属の層から取り除くことと、
を更に含む、方法。
【請求項１２】
請求項７に記載の方法であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタの一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、方法。
【請求項１３】
集積回路であって、
頂部表面に半導体材料を含む基板と、
前記基板の前記頂部表面に配置される、ＳＴＩプロセスによって形成されるフィールド酸化物と、
前記フィールド酸化物の上に配置されるポリシリコンレジスタであって、ＣＭＰ平坦化されたポリシリコンの層から形成される、前記ポリシリコンレジスタと、
前記ポリシリコンレジスタのためのエリアにおける前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、１０％〜８０％の密度を有する、前記レジスタダミーアクティブエリアと、
含む、集積回路。
【請求項１４】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在しない、集積回路。
【請求項１５】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面で誘電体層によって前記ポリシリコンレジスタから分離される、集積回路。
【請求項１６】
請求項１３に記載の集積回路であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、集積回路。
【請求項１７】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供することと、
前記基板の上にＣＭＰストップ層を形成することと、
前記ＣＭＰストップ層の上にＳＴＩマスクを形成することであって、前記ＳＴＩマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアがポリシリコンレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが１０％〜８０％の密度を有する、前記ＳＴＩマスクを形成することと、
前記基板に２５０ナノメートル〜５００ナノメートルの深さのＳＴＩトレンチを形成するために、前記ＳＴＩマスクにより露出されたエリアにおいて、前記ＣＭＰストップ層を取り除き、前記基板の前記半導体材料の一部を取り除くことと、
前記ＳＴＩトレンチ内と、前記アクティブエリアの上の前記ＣＭＰストップ層の上とに、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記ＳＴＩトレンチを充填する、前記トレンチ充填誘電体材料の層を形成することと、
ＣＭＰプロセスにより前記トレンチ充填誘電性材料を前記ＣＭＰストップ層まで下に平坦化することであって、前記ＣＭＰプロセスが、前記ＣＭＰストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、前記レジスタダミーアクティブエリアから如何なる前記半導体材料も取り除かない、前記平坦化することと、
前記ＣＭＰストップ層の残りの部分を取り除くことであって、前記ＳＴＩトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記ＣＭＰストップ層の残りの部分を取り除くことと、
前記フィールド酸化物と前記レジスタダミーアクティブエリアとの上にポリシリコンの層を形成することと、
ＣＭＰ平坦化されたポリシリコン層を形成するためにＣＭＰプロセスを用いてポリシリコンの前記層を平坦化することと、
前記ＣＭＰ平坦化されたポリシリコン層の上に、前記ポリシリコンレジスタを画定するポリシリコンエッチングマスクを形成することと、
前記ポリシリコンレジスタを形成するために前記ポリシリコンエッチングマスクの外側のエリアにおける前記ＣＭＰ平坦化されたポリシリコン層からポリシリコンを取り除くことと、
前記ポリシリコンレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記レジスタダミーアクティブエリアには前記基板の上に電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが前記ポリシリコンレジスタの下に延在しない、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面で誘電体層により前記ポリシリコンレジスタから分離される、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記レジスタダミーアクティブエリアが２０％〜５０％の密度を有する、方法。