【手続補正書】
【提出日】平成30年11月8日(2018.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロック周波数を４倍にするための装置であって、
第１のクロック周波数にしたがって、正弦波信号を出力するための手段と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成するための手段と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するための手段と、
５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるための手段と、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するための手段と、
前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成するように構成されたフィードバックを提供するための手段と
を備え、
ここにおいて、前記第１の制御電圧は、前記第１のデジタル信号の立ち上がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための前記手段の第１のしきい値を制御し、
ここにおいて、前記第２の制御電圧は、前記第１のデジタル信号の立ち下がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための前記手段の第２のしきい値を制御し、
ここにおいて、前記第３の制御電圧は、前記第２のデジタル信号の立ち上がりエッジの制御を容易にする、前記第２のデジタル信号を生成するための前記手段のしきい値を制御する、装置。
【請求項２】
前記第１のクロック周波数にしたがって、前記正弦波信号を出力するように構成された電圧制御発振器（ＶＣＯ）と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する前記第１のデジタル信号を生成するように構成された第１のバッファと、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する前記第２のデジタル信号を生成するように構成された第２のバッファと、
５０％のデューティサイクルを有する前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成された組み合わせモジュールと、
前記第１のクロック周波数の４倍である前記第３のクロック周波数を有する前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成された周波数２倍化モジュールと、
前記出力信号に基づいて、前記第１のバッファのための前記第１の制御電圧および前記第２の制御電圧と、前記第２のバッファのための前記第３の制御電圧とを生成するように構成されたフィードバックモジュールと
を備える、請求項１に記載のクロック周波数を４倍にするための装置。
【請求項３】
前記フィードバックモジュールは、
前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、
前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離するように構成されたデマルチプレクサと、
第１の分離されたパルスに基づいて、前記第１の制御電圧を生成するように構成された第１のデューティサイクル補正（ＤＣＣ）モジュールと、
第２の分離されたパルスに基づいて、前記第２の制御電圧を生成するように構成された第２のＤＣＣモジュールと、
第３の分離されたパルスに基づいて、前記第３の制御電圧を生成するように構成された第３のＤＣＣモジュールと、
を備える、請求項２に記載の装置。
【請求項４】
前記第１のバッファは、第１のセクションおよび第２のセクションを備え、
前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
前記第１のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせモジュールの第１の入力、および遅延モジュールの入力に結合され、
前記第２のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
前記第３のトランジスタのゲートは、前記第１の制御電圧を出力する前記フィードバックモジュールの第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
前記第４のトランジスタのゲートは、前記遅延モジュールの第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、請求項２に記載の装置。
【請求項５】
前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
前記第５のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックモジュールの第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
前記第７のトランジスタのゲートは、前記遅延モジュールの第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合される、請求項４に記載の装置。
【請求項６】
前記第１のトランジスタのソースは、電圧源に結合され、
前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、請求項５に記載の装置。
【請求項７】
前記遅延モジュールは、
前記第１のバッファから出力された前記第１のデジタル信号を受け取ることと、
前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることによって前記第１のセクションをアクティブ化することと、
前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることによって前記第２のセクションをアクティブ化することと
によって、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御するように構成される、請求項５に記載の装置。
【請求項８】
前記第２のバッファは、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックモジュールの第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
前記第９のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせモジュールの第２の入力に結合され、
前記第１０のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合される、請求項５に記載の装置。
【請求項９】
前記第８のトランジスタのソースは、電圧源に結合され、
前記第１０のトランジスタのソースは、接地ノードに結合される、請求項８に記載の装置。
【請求項１０】
前記組み合わせモジュールは、
前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、
前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、
前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することと
によって、前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成される、請求項２に記載の装置。
【請求項１１】
前記周波数２倍化モジュールは、
前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、
第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記出力信号として出力することと
によって、前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成される、請求項２に記載の装置。
【請求項１２】
クロック周波数を４倍にする方法であって、
電圧制御発振器（ＶＣＯ）を介して、第１のクロック周波数にしたがって、正弦波信号を出力することと、
第１のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成することと、
第２のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成することと、
組み合わせモジュールを介して、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせることと、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
周波数２倍化モジュールを介して、前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化することと、
フィードバックモジュールを介して、前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成することと
を備え、
ここにおいて、前記第１の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第１のバッファの第１のしきい値を制御し、
ここにおいて、前記第２の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち下がりエッジを制御することを容易にする、前記第１のバッファの第２のしきい値を制御し、
ここにおいて、前記第３の制御電圧は、前記第２のバッファが前記第２のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第２のバッファのしきい値を制御する、方法。
【請求項１３】
前記第１の制御電圧、前記第２の制御電圧、および前記第３の制御電圧を前記生成することは、
位相周波数検出器（ＰＦＤ）を介して、前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成することと、
デマルチプレクサを介して、前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離することと、
第１のデューティサイクル補正（ＤＣＣ）モジュールを介して、第１の分離されたパルスに基づいて、前記第１の制御電圧を生成することと、
第２のＤＣＣモジュールを介して、第２の分離されたパルスに基づいて、前記第２の制御電圧を生成することと、
第３のＤＣＣモジュールを介して、第３の分離されたパルスに基づいて、前記第３の制御電圧を生成することと、
を備える、請求項１２に記載の方法。
【請求項１４】
前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを前記組み合わせることは、
前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、
前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、
前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することと、
を備える、請求項１２に記載の方法。
【請求項１５】
前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を前記２倍化することは、
前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、
第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記出力信号として出力することと、
を備える、請求項１２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
[0081]先の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様への様々な修正は、当業者にとって容易に明らかとなり、本明細書に定義された包括的な原理は、他の態様に適用され得る。よって、特許請求の範囲は、本明細書に差し示される態様に限定されるように意図されたものではなく、特許請求の範囲の文言と一貫する最大範囲であると認められるべきであり、ここにおいて、単数における要素の参照は、そのように明確に述べられていない限りは「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図される。そうでないと具体的に記載されない限り、「何らかの／いくつかの」という用語は、１つまたは複数を指す。当業者に既知の、または後に周知となる、本開示全体にわたって説明された様々な態様の要素と構造的および機能的に同等な物はすべて、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図される。さらに、本明細書で開示されたものが、特許請求の範囲の中に明示的に記載されているか否かに関わらず、公に捧げられることを意図していない。要素が「〜のための手段」というフレーズを使用して明確に記載されていない限り、どの請求項の要素もミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  クロック周波数を４倍にするための装置であって、
第１のクロック周波数にしたがって、正弦波信号を出力するように構成された電圧制御発振器（ＶＣＯ）と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成するように構成された第１のバッファと、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するように構成された第２のバッファと、
５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成された組み合わせモジュールと、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成された周波数２倍化モジュールと、を備える、装置。
［Ｃ２］  前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成するように構成されたフィードバックモジュールをさらに備え、
前記第１の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第１のバッファの第１のしきい値を制御し、
前記第２の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち下がりエッジを制御することを容易にする、前記第１のバッファの第２のしきい値を制御し、
前記第３の制御電圧は、前記第２のバッファが前記第２のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第２のバッファのしきい値を制御する、Ｃ１に記載の装置。
［Ｃ３］  前記フィードバックモジュールは、
前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、
前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離するように構成されたデマルチプレクサと、
第１の分離されたパルスに基づいて、前記第１の制御電圧を生成するように構成された第１のデューティサイクル補正（ＤＣＣ）モジュールと、
第２の分離されたパルスに基づいて、前記第２の制御電圧を生成するように構成された第２のＤＣＣモジュールと、
第３の分離されたパルスに基づいて、前記第３の制御電圧を生成するように構成された第３のＤＣＣモジュールと、を備える、Ｃ２に記載の装置。
［Ｃ４］  前記第１のバッファは、第１のセクションおよび第２のセクションを備え、
前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
前記第１のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせモジュールの第１の入力、および遅延モジュールの入力に結合され、
前記第２のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
前記第３のトランジスタのゲートは、前記第１の制御電圧を出力する前記フィードバックモジュールの第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
前記第４のトランジスタのゲートは、前記遅延モジュールの第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、Ｃ２に記載の装置。
［Ｃ５］  前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
前記第５のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックモジュールの第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
前記第７のトランジスタのゲートは、前記遅延モジュールの第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合される、Ｃ４に記載の装置。
［Ｃ６］  前記第１のトランジスタのソースは、電圧源に結合され、
前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、Ｃ５に記載の装置。
［Ｃ７］  前記遅延モジュールは、
前記第１のバッファから出力された前記第１のデジタル信号を受け取ることと、
前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることによって前記第１のセクションをアクティブ化することと、
前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより前記第２のセクションをアクティブ化することとによって、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御するように構成される、Ｃ５に記載の装置。
［Ｃ８］  前記第２のバッファは、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックモジュールの第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
前記第９のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせモジュールの第２の入力に結合され、
前記第１０のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合される、Ｃ５に記載の装置。
［Ｃ９］  前記第８のトランジスタのソースは、電圧源に結合され、
前記第１０のトランジスタのソースは、接地ノードに結合される、Ｃ８に記載の装置。
［Ｃ１０］  前記組み合わせモジュールは、
前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、  前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、  前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することとによって、前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成される、Ｃ１に記載の装置。
［Ｃ１１］  前記周波数２倍化モジュールは、
前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、  第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記出力信号として出力することとによって、前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成される、Ｃ１に記載の装置。
［Ｃ１２］  クロック周波数を４倍にする方法であって、
電圧制御発振器（ＶＣＯ）を介して、第１のクロック周波数にしたがって、正弦波信号を出力することと、
第１のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成することと、
第２のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成することと、
組み合わせモジュールを介して、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせることと、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
周波数２倍化モジュールを介して、前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化することと、を備える、方法。
［Ｃ１３］  フィードバックモジュールを介して、前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成することをさらに備え、
前記第１の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第１のバッファの第１のしきい値を制御し、
前記第２の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち下がりエッジを制御することを容易にする、前記第１のバッファの第２のしきい値を制御し、
前記第３の制御電圧は、前記第２のバッファが前記第２のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第２のバッファのしきい値を制御する、Ｃ１２に記載の方法。
［Ｃ１４］  前記第１の制御電圧、前記第２の制御電圧、および前記第３の制御電圧を生成することは、
位相周波数検出器（ＰＦＤ）を介して、前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成することと、
デマルチプレクサを介して、前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離することと、
第１のデューティサイクル補正（ＤＣＣ）モジュールを介して、第１の分離されたパルスに基づいて、前記第１の制御電圧を生成することと、
第２のＤＣＣモジュールを介して、第２の分離されたパルスに基づいて、前記第２の制御電圧を生成することと、
第３のＤＣＣモジュールを介して、第３の分離されたパルスに基づいて、前記第３の制御電圧を生成することと、を備える、Ｃ１３に記載の方法。
［Ｃ１５］  前記第１のバッファは、第１のセクションおよび第２のセクションを備え、
前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
前記第１のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせモジュールの第１の入力、および遅延モジュールの入力に結合され、
前記第２のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
前記第３のトランジスタのゲートは、前記第１の制御電圧を出力する前記フィードバックモジュールの第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
前記第４のトランジスタのゲートは、前記遅延モジュールの第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、Ｃ１３に記載の方法。
［Ｃ１６］  前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
前記第５のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックモジュールの第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
前記第７のトランジスタのゲートは、前記遅延モジュールの第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合される、Ｃ１５に記載の方法。
［Ｃ１７］  前記第１のトランジスタのソースは、電圧源に結合され、
前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、Ｃ１６に記載の方法。
［Ｃ１８］  前記遅延モジュールを介して、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御することをさらに備え、
前記制御することは、
前記第１のバッファから出力された前記第１のデジタル信号を受け取ることと、
前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることにより、前記第１のセクションをアクティブ化することと、
前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより、前記第２のセクションをアクティブ化することと、を備える、Ｃ１６に記載の方法。
［Ｃ１９］  前記第２のバッファは、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックモジュールの第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
前記第９のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせモジュールの第２の入力に結合され、
前記第１０のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合され、
前記第８のトランジスタのソースは、電圧源に結合され、
前記第１０のトランジスタのソースは、接地ノードに結合される、Ｃ１６に記載の方法。
［Ｃ２０］  前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせることは、
前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、  前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、  前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することと、を備える、Ｃ１２に記載の方法。
［Ｃ２１］  前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化することは、
前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、  第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記出力信号として出力することと、を備える、Ｃ１２に記載の方法。
［Ｃ２２］  クロック周波数を４倍にするための装置であって、
第１のクロック周波数にしたがって、正弦波信号を出力するための手段と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成するための手段と、
前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するための手段と、
５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるための手段と、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するための手段と、を備える、装置。
［Ｃ２３］  前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成するように構成されたフィードバックを提供するための手段をさらに備え、
前記第１の制御電圧は、前記第１のデジタル信号の立ち上がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための手段の第１のしきい値を制御し、
前記第２の制御電圧は、前記第１のデジタル信号の立ち下がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための手段の第２のしきい値を制御し、
前記第３の制御電圧は、前記第２のデジタル信号の立ち上がりエッジの制御を容易にする、前記第２のデジタル信号を生成するための手段のしきい値を制御する、Ｃ２２に記載の装置。
［Ｃ２４］  前記フィードバックを提供するための手段は、
前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成し、
前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離し、
第１の分離されたパルスに基づいて、前記第１の制御電圧を生成し、
第２の分離されたパルスに基づいて、前記第２の制御電圧を生成し、
第３の分離されたパルスに基づいて、前記第３の制御電圧を生成するように構成される、Ｃ２３に記載の装置。
［Ｃ２５］  前記第１のデジタル信号を生成するための手段は、第１のセクションおよび第２のセクションを備え、
前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
前記第１のトランジスタのゲートは、前記正弦波信号を出力するための手段の出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせるための手段の第１の入力、および遅延するための手段の入力に結合され、  前記第２のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
前記第３のトランジスタのゲートは、前記第１の制御電圧を出力するフィードバックを提供するための手段の第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
前記第４のトランジスタのゲートは、前記遅延するための手段の第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、Ｃ２３に記載の装置。
［Ｃ２６］  前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
前記第５のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックを提供するための手段の第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
前記第７のトランジスタのゲートは、前記遅延するための手段の第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合され、
前記第１のトランジスタのソースは、電圧源に結合され、
前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、Ｃ２５に記載の装置。
［Ｃ２７］  前記遅延するための手段は、
前記第１のデジタル信号を生成するための手段から出力された前記第１のデジタル信号を受け取ることと、
前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることにより前記第１のセクションをアクティブ化することと、
前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより前記第２のセクションをアクティブ化することとによって、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御するように構成される、Ｃ２６に記載の装置。
［Ｃ２８］  前記第２のデジタル信号を生成するための手段は、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックを提供するための手段の第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
前記第９のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせするための手段の第２の入力に結合され、
前記第１０のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合され、
前記第８のトランジスタのソースは、電圧源に結合され、
前記第１０のトランジスタのソースは、接地ノードに結合される、Ｃ２６に記載の装置。
［Ｃ２９］  前記組み合わせるための手段は、
前記第１のデジタル信号を前記第１のデジタル信号を生成するための手段から第１の入力として受け取ることと、
前記第２のデジタル信号を前記第２のデジタル信号を生成するための手段から第２の入力として受け取ることと、
前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することとによって、前記組み合わされたデジタル信号を生成する、Ｃ２２に記載の装置。
［Ｃ３０］  前記２倍化するための手段は、
前記組み合わされたデジタル信号を組み合わせるための手段から受け取ることと、
第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
前記排他的論理和演算の結果を前記出力信号として出力することとによって、前記出力信号を生成する、Ｃ２２に記載の装置。