【手続補正書】
【提出日】平成30年9月28日(2018.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＭＳフィルタを備える配列であって、
前記ＤＭＳフィルタ（ＤＭＳ）は交互に圧電基板上で２つのリフレクタ（Ｒ１、Ｒ２）間に配置された第１及び第２トランスデューサ（Ｗ１、Ｗ２）を備え、前記それぞれの第１のトランスデューサが前記配列の入力部又は出力部と接続され、前記第２のトランスデューサが前記配列の前記入力部または出力部の前記ぞれぞれの他の１つに接続され、
ここにおいて、前記トランスデューサ（Ｗ１、Ｗ２）のうちの少なくとも１つが電気的に並列接続された２つのサブトランスデューサを備え、
前記サブトランスデューサは、阻止帯域の周波数におけるそれらの信号が互いに相殺するように、少なくとも略半波長分離間してシフトされ、
前記サブトランスデューサの端子電極フィンガの相互に対向する外側エッジから測定された前記２つのサブトランスデューサ間の自由間隔は波長よりも大きい。
【請求項２】
前記２つのサブトランスデューサ間の前記自由間隔において、音響無励磁メタライゼーション部が前記基板上に配置される、請求項１に記載の配列。
【請求項３】
第１及び第２トランスデューサから選択される、１つのタイプの２つ以上のトランスデューサが存在し、前記タイプの２つ以上の前記トランスデューサが同じ又は同様の方法でサブトランスデューサに分割される、請求項１〜２の何れか１項に記載の配列。
【請求項４】
前記ＤＭＳフィルタは対称的に構成され、奇数の総数の第１及び第２トランスデューサを備え、
前記少なくとも１つの分割されたトランスデューサは、前記ＤＭＳフィルタにおける前記外側のトランスデューサも属する前記タイプであり、
前記２つの外側トランスデューサを除いたこのタイプの全てのトランスデューサはサブトランスデューサに分割される、請求項１〜３の何れか１項に記載の配列。
【請求項５】
前記ＤＭＳフィルタと直列接続された少なくとも１つの直列共振器とこれと並列接続された並列共振器とを更に備える、請求項１〜４の何れか１項に記載の配列。
【請求項６】
コイルは、それぞれ、前記配列の前記入力部及び前記出力部に直列接続される、請求項５に記載の配列。
【請求項７】
キャパシタンスは、少なくとも前記直列共振器のそれぞれに対して並列に接続される、請求項５又は６に記載の配列。
【請求項８】
少なくとも１つの並列共振器は、直列インダクタ各または共通の直列インダクタを介してアース端子と接続される、請求項５〜７の何れか１項に記載の配列。
【請求項９】
前記メタライゼーション部は、電気的にフローティング又は短絡したストリップ状パターンとして構成され
各ケースにおいて、トランスデューサ、リフレクタ、及びストリップ状パターンから選択される２つのユニットが互いに直接隣接する全ての領域において、ｎ個以下の端子電極フィンガ、リフレクタフィンガ、又は前記ストリップ状パターンのストリップは前記それぞれのトランスデューサ、前記リフレクタ、又は前記ストリップ状パターンの残りの領域に対して縮小した間隔を有し、前記それぞれのフィンガ又はストリップの中央からの前記間隔が測定され、３≦ｎ≦１２が選択される、請求項２〜８の何れか１項に記載の配列。
【請求項１０】
全ての第１トランスデューサが並列接続される、先行している請求項の何れか１項に記載の配列。
【請求項１１】
全ての第２トランスデューサが並列接続される、先行している請求項の何れか１項に記載の配列。
【請求項１２】
第１及び第２トランスデューサから選択される少なくとも１つのタイプの前記トランスデューサは、対称なゲートと接続される、先行している請求項の何れか１項に記載の配列。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
本発明のフィルタ配列は異なる圧電基板上に構成できるが、有利には、例えばニオブ酸リチウム又はタンタル酸リチウム等の高結合基板上に構成できる。スモールバンドの本発明のフィルタは、本発明の有利な点は基板の結合強度に関係なく得ることができるため、弱結合基板上でも実施してよい。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  ＤＭＳフィルタを備える配列において、
前記ＤＭＳフィルタ（ＤＭＳ）は交互に圧電基板上で２つのリフレクタ（Ｒ１、Ｒ２）間に配置され、それぞれ配列の入力部又は出力部と接続される第１及び第２トランスデューサ（Ｗ１、Ｗ２）を有し、
少なくとも１つの前記トランスデューサ（Ｗ１、Ｗ２）が対称に２つの電気的に並列接続されたトランスデューサ要素に分割され、
前記トランスデューサ要素は、阻止帯域の周波数におけるその信号が互いに相殺されるように、その原点位置に対して、少なくとも略半波長分離間される。
[Ｃ２]  Ｃ１に記載の配列において、
前記トランスデューサ要素の端子電極フィンガの互いに対向する外側エッジにおいて、前記両トランスデューサ要素間で測定される自由間隔は波長よりも大きい。
[Ｃ３]  Ｃ２に記載の配列において、
前記基板上の前記両トランスデューサ要素間の自由間隔において、音響無励磁メタライゼーション部が配置される。
[Ｃ４]  Ｃ１〜３の何れか１項に記載の配列において、
前記第１及び第２トランスデューサから選択される、１つのタイプの２つ以上のトランスデューサが存在し、前記タイプの前記２つ以上のトランスデューサが同じ又は同様の方法でトランスデューサ要素に分割される。
[Ｃ５]  Ｃ１〜４の何れか１項に記載の配列において、
前記ＤＭＳフィルタは対称的に構成され、総数が奇数の第１及び第２トランスデューサを備え、前記ＤＭＳフィルタにおける外側の前記トランスデューサにも割り当てられているタイプから単数又は複数に分割された前記トランスデューサはなり、前記両外側トランスデューサを除いた前記タイプの全てのトランスデューサはトランスデューサ要素に分割される。
[Ｃ６]  Ｃ１〜５の何れか１項に記載の配列は、
前記ＤＭＳフィルタと直列接続された少なくとも１つの直列共振器とこれと並列接続された並列共振器とを更に備える。
[Ｃ７]  Ｃ６に記載の配列において、
前記配列の前記入力部及び前記出力部に各コイルは直列接続される。
[Ｃ８]  Ｃ６又は７に記載の配列において、
少なくともそれぞれの前記直列共振器に対して並列にキャパシタンスは接続される。
[Ｃ９]  Ｃ６〜８に記載の配列において、
単数又は複数の前記並列共振器は各１つの直列インダクタンス又は直列インダクタンス全体によりアース端子と接続される。
[Ｃ１０]  Ｃ１〜９の何れか１項に記載の配列において、
前記メタライゼーション部は、電気的にフローティング又は電気的に短絡したストリップ状パターンとして構成され
トランスデューサ、リフレクタ、及び前記ストリップ状パターンから選択される２つのユニットが互いに直接隣接する全ての領域において、ｎ個以下の電極フィンガ、リフレクタフィンガ、又はストリップ状パターンのストリップは前記トランスデューサ、前記リフレクタ、又は前記ストリップ状パターンそれぞれの残りの領域に対して縮小した間隔を有し、前記フィンガ又はストリップそれぞれの中央からの前記間隔を測定し、３≦ｎ≦１２が選択される。
[Ｃ１１]  前記第１トランスデューサの全てが並列接続される、Ｃ１〜１０の何れか１項に記載の配列。
[Ｃ１２]  前記第２トランスデューサの全てが並列接続される、Ｃ１〜１１の何れか１項に記載の配列。
[Ｃ１３]  第１及び第２トランスデューサから選択される少なくとも１つのタイプの前記トランスデューサは、対称なポートと接続される、Ｃ１〜１２の何れか１項に記載の配列。