【手続補正書】
【提出日】平成29年11月16日(2017.11.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素処理のための方法であって、
第１のデータフォーマットをサポートする少なくとも１つのプロセッサから、第１のデータバッファに保存されたデータに関する要求を、グラフィックス処理ユニット（ＧＰＵ）によって受信することと、ここにおいて、前記要求は、前記データの仮想アドレスを備える、
前記第１のデータフォーマットと関連する仮想アドレス範囲内にある、前記データの前記仮想アドレスに少なくとも一部基づいて、前記少なくとも１つのプロセッサによってサポートされる前記第１のデータフォーマットをインジケートする１つまたは複数のカラービットを、前記ＧＰＵのメモリ管理ユニット（ＭＭＵ）によって、決定することと、
前記１つまたは複数のカラービットに連結される前記データの前記仮想アドレスで構成される、翻訳されたアドレスを、前記ＭＭＵによって、決定することと、
第２のデータフォーマットにある前記データを、前記翻訳されたアドレスにおける前記仮想アドレスに対応する物理アドレスで前記第１のデータバッファから、透過的フォーマット変換器（ＴＦＣ）によって、取得することと、
前記取得されたデータを前記第２のデータフォーマットから、前記翻訳されたアドレスにおける前記１つまたは複数のカラービットによってインジケートされる前記第１のデータフォーマットへ、前記ＴＦＣによって、変換することと、
前記第１のデータフォーマットにある前記変換されたデータを、前記少なくとも１つのプロセッサによってアクセス可能である第２のデータバッファに、前記ＴＦＣによって、保存することと
を備える、方法。
【請求項２】
前記第１のデータフォーマットと関連する前記仮想アドレス範囲内にある、前記データの前記仮想アドレスに少なくとも一部基づいて、前記少なくとも１つのプロセッサによってサポートされる前記第１のデータフォーマットをインジケートする前記１つまたは複数のカラービットを決定することは、
前記仮想アドレスに少なくとも一部基づいて中間物理アドレスを、第１のレベルページテーブルを使用する前記ＭＭＵによって、決定することと、
前記中間物理アドレスに少なくとも一部基づいて前記翻訳されたアドレスを、第２のレベルページテーブルを使用する前記ＭＭＵによって、決定することと
をさらに備える、請求項１に記載の方法。
【請求項３】
１つまたは複数のページテーブルのカーネルアドレス空間部分に少なくとも一部基づいて前記物理アドレスを、前記ＴＦＣによって、決定することをさらに備える、請求項１に記載の方法。
【請求項４】
前記第２のデータバッファは前記少なくとも１つのプロセッサのためのキャッシュを備える、請求項１に記載の方法。
【請求項５】
前記データは画素データを備え、
前記第１のデータフォーマットは第１の画素フォーマットを備え、
前記第２のデータフォーマットは第２の画素フォーマットを備える、請求項１に記載の方法。
【請求項６】
前記第１のデータフォーマットにある第２のデータを、前記少なくとも１つのプロセッサから前記ＴＦＣによって、受け取ることと、
前記第２のデータを前記第１のデータフォーマットから前記第２のデータフォーマットへ、前記ＴＦＣによって、変換することと、
前記第２のデータフォーマットにある前記変換されたデータを前記第１のデータバッファに、前記ＴＦＣによって、保存することと
をさらに備える、請求項１に記載の方法。
【請求項７】
第１のデータバッファと、
第２のデータバッファと、
第１のデータフォーマットをサポートする少なくとも１つのプロセッサと、
前記第１のデータバッファに保存されたデータに関する、前記少なくとも１つのプロセッサによる要求を受信すること、ここにおいて、前記要求は、前記データの仮想アドレスを備える、
を行うように構成されるグラフィックス処理ユニット（ＧＰＵ）と、
前記第１のデータフォーマットと関連する仮想アドレス範囲内にある、前記データの前記仮想アドレスに少なくとも一部基づいて、前記少なくとも１つのプロセッサによってサポートされる前記第１のデータフォーマットをインジケートする１つまたは複数のカラービットを決定することと、
前記１つまたは複数のカラービットに連結される前記データの前記仮想アドレスで構成される、翻訳されたアドレスを決定することと、
前記翻訳されたアドレスに少なくとも一部基づいて前記仮想アドレスに対応する物理アドレスを決定することと
を行うように構成される前記ＧＰＵのメモリ管理ユニット（ＭＭＵ）と、
第２のデータフォーマットにある前記データを、前記翻訳されたアドレスにおける前記仮想アドレスに対応する物理アドレスで前記第１のデータバッファから取得することと、
前記取得されたデータを前記第２のデータフォーマットから、前記翻訳されたアドレスにおける前記１つまたは複数のカラービットによってインジケートされる前記第１のデータフォーマットへ変換することと、
前記第１のデータフォーマットにある前記変換されたデータを、前記少なくとも１つのプロセッサによってアクセス可能である前記第２のデータバッファに保存することと
を行うように構成される、前記ＧＰＵの透過的フォーマット変換器（ＴＦＣ）と
を備える、計算デバイス。
【請求項８】
前記ＭＭＵは、
第１のレベルページテーブルを使用し、前記仮想アドレスに少なくとも一部基づいて中間物理アドレスを決定し、
第２のレベルページテーブルを使用し、前記中間物理アドレスに少なくとも一部基づいて前記翻訳されたアドレスを決定する
ようにさらに構成される、請求項７に記載の計算デバイス。
【請求項９】
前記ＴＦＣは、１つまたは複数のページテーブルのカーネルアドレス空間部分に少なくとも一部基づいて前記物理アドレスを決定するようにさらに構成される、請求項７に記載の計算デバイス。
【請求項１０】
前記第２のデータバッファは前記少なくとも１つのプロセッサのためのキャッシュを備える、請求項７に記載の計算デバイス。
【請求項１１】
前記データは画素データを備え、
前記第１のデータフォーマットは第１の画素フォーマットを備え、
前記第２のデータフォーマットは第２の画素フォーマットを備える、請求項７に記載の計算デバイス。
【請求項１２】
前記ＴＦＣは、
前記第１のデータフォーマットにある第２のデータを前記少なくとも１つのプロセッサから受け取り、
前記第２のデータを前記第１のデータフォーマットから前記第２のデータフォーマットへ変換し、
前記第２のデータフォーマットにある前記変換されたデータを前記第１のデータバッファに保存する
ようにさらに構成される、請求項７に記載の計算デバイス。
【請求項１３】
第１のデータバッファに保存されたデータに関する第１のデータフォーマットをサポートする少なくとも１つのプロセッサによる要求を受信するための手段と、ここにおいて、前記要求は、前記データの仮想アドレスを備える、
前記第１のデータフォーマットと関連する仮想アドレス範囲内にある、前記データの前記仮想アドレスに少なくとも一部基づいて、前記少なくとも１つのプロセッサによってサポートされる前記第１のデータフォーマットをインジケートする１つまたは複数のカラービットを決定するための手段と、
前記１つまたは複数のカラービットに連結される前記データの前記仮想アドレスで構成される、翻訳されたアドレスを決定するための手段と、
第２のデータフォーマットにある前記データを、前記翻訳されたアドレスにおける前記仮想アドレスに対応する物理アドレスで前記第１のデータバッファから取得するための手段と、
前記取得されたデータを前記第２のデータフォーマットから、前記翻訳されたアドレスにおける前記１つまたは複数のカラービットによってインジケートされる前記第１のデータフォーマットへ変換するための手段と、
前記第１のデータフォーマットにある前記変換されたデータを、前記少なくとも１つのプロセッサによってアクセス可能である第２のデータバッファに保存するための手段と
を備える、装置。
【請求項１４】
第１のデータバッファに保存されたデータに関する要求を受信することと、ここにおいて、前記要求は、前記データの仮想アドレスを備える、
前記第１のデータフォーマットと関連する仮想アドレス範囲内にある、前記データの前記仮想アドレスに少なくとも一部基づいて、前記少なくとも１つのプロセッサによってサポートされる前記第１のデータフォーマットをインジケートする１つまたは複数のカラービットを決定することと、
前記１つまたは複数のカラービットに連結される前記データの前記仮想アドレスで構成される、翻訳されたアドレスを決定することと、
第２のデータフォーマットにある前記データを、前記翻訳されたアドレスにおける前記仮想アドレスに対応する物理アドレスで前記第１のデータバッファから取得することと、
前記取得されたデータを前記第２のデータフォーマットから、前記翻訳されたアドレスにおける前記１つまたは複数のカラービットによってインジケートされる前記第１のデータフォーマットへ変換することと、
前記第１のデータフォーマットにある前記変換されたデータを、前記少なくとも１つのプロセッサによってアクセス可能である第２のデータバッファに保存することと
を、プログラマブルプロセッサにさせるための命令を備える、非一時的なコンピュータ可読媒体。