【手続補正書】
【提出日】平成30年3月9日(2018.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セグメント化されたバイポーラトランジスタであって、
半導体表面を有する基板と、
前記半導体表面におけるｐベースであって、少なくとも１つのｐベースフィンガーを含み、前記ｐベースフィンガーがベース金属／シリサイドスタックを含み、前記ベース金属／シリサイドスタックが、前記ｐベースフィンガーの前記半導体表面上のシリサイド層に接するベース金属ラインを含む、前記ｐベースと、
前記半導体表面における前記ｐベースの下のｎ＋埋め込み層と、
コレクタであって、前記半導体表面から前記ｎ＋埋め込み層まで延在する前記ｐベースの横のｎ＋シンカー拡散を含み、前記ｎ＋シンカー拡散がコレクタフィンガーを含み、前記コレクタフィンガーがコレクタ金属／シリサイドスタックを含み、前記コレクタ金属／シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のシリサイド層に接するコレクタ金属ラインを含む、前記コレクタと、
前記ｐベースの一部内のｎ＋エミッタであって、少なくとも１つのエミッタフィンガーを含み、前記エミッタフィンガーがエミッタ金属／シリサイドスタックを含み、前記エミッタ金属／シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のシリサイド層に接するエミッタ金属ラインを含む、前記ｎ＋エミッタと、
を含み、
前記エミッタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタの前記半導体表面上の前記シリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタフィンガーの前記半導体表面上の前記シリサイド層における、コレクタギャップを含む、トランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ラインにおける前記エミッタギャップの下にある前記エミッタの前記半導体表面上の前記エミッタ金属ラインと前記シリサイド層との両方を介する、トランジスタ。
【請求項３】
請求項２に記載のトランジスタであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ラインにおける前記コレクタギャップの下にある前記コレクタの前記半導体表面上の前記コレクタ金属ラインと前記シリサイド層との両方にある、トランジスタ。
【請求項４】
請求項１に記載のトランジスタであって、
前記少なくとも１つのベースフィンガーが複数のベースフィンガーを含み、前記少なくとも１つのエミッタフィンガーが、前記複数のベースフィンガーと互いに組み合わされる複数のエミッタフィンガーを含む、トランジスタ。
【請求項５】
請求項１に記載のトランジスタであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、トランジスタ。
【請求項６】
請求項５に記載のトランジスタであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、トランジスタ。
【請求項７】
請求項１に記載のトランジスタであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、トランジスタ。
【請求項８】
請求項１に記載のトランジスタであって、
前記半導体表面がシリコンを含む、トランジスタ。
【請求項９】
請求項１に記載のトランジスタであって、
前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、トランジスタ。
【請求項１０】
集積回路（ＩＣ）であって、
半導体表面を有する基板と、
或る機能性を実現して実施するように構成される前記半導体表面を用いて形成され、少なくとも第１の端子と接地端子とを含む複数の端子を有する、機能性回路要素と、
前記半導体表面に形成される前記ＩＣのための静電放電（ＥＳＤ）保護デバイスとして構成される少なくとも１つのセグメント化されたバイポーラトランジスタと、
を含み、
前記セグメント化されたバイポーラトランジスタが、
前記半導体表面におけるｐベースであって、少なくとも１つのベース金属／シリサイドスタックを含み、前記ベース金属／シリサイドスタックが、前記ｐベースフィンガーの前記半導体表面上のシリサイド層に接するベース金属ラインを含む、前記ｐベースと、
前記半導体表面における前記ｐベースの下のｎ＋埋め込み層と、
コレクタであって、前記半導体表面から前記ｎ＋埋め込み層まで延在する前記ｐベースの横のｎ＋シンカー拡散を含み、前記シンカー拡散がコレクタフィンガーを含み、前記コレクタフィンガーがコレクタ金属／シリサイドスタックを含み、前記コレクタ金属／シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のシリサイド層に接するコレクタ金属ラインを含む、前記コレクタと、
前記ｐベースの一部内のｎ＋エミッタであって、少なくとも１つのエミッタフィンガーを含み、前記エミッタフィンガーがエミッタ金属／シリサイドスタックを含み、前記エミッタ金属／シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のシリサイド層に接するエミッタ金属ラインを含む、前記ｎ＋エミッタと、
を含み、
前記エミッタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタの前記半導体表面上の前記シリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属／シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタフィンガーの前記半導体表面上の前記シリサイド層における、コレクタギャップを含む、ＩＣ。
【請求項１１】
請求項１０に記載のＩＣであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ラインにおける前記エミッタギャップの下にある前記エミッタの前記半導体表面上の前記エミッタ金属ラインと前記シリサイド層との両方を介する、ＩＣ。
【請求項１２】
請求項１１に記載のＩＣであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ラインにおける前記コレクタギャップの下にある前記コレクタの前記半導体表面上の前記コレクタ金属ラインと前記シリサイド層との両方にある、ＩＣ。
【請求項１３】
請求項１１に記載のＩＣであって、
前記少なくとも１つのベースフィンガーが複数のベースフィンガーを含み、前記少なくとも１つのエミッタフィンガーが、前記複数のベースフィンガーと互いに組み合わされる複数の前記エミッタフィンガーを含む、ＩＣ。
【請求項１４】
請求項１０に記載のＩＣであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、ＩＣ。
【請求項１５】
請求項１４に記載のＩＣであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、ＩＣ。
【請求項１６】
請求項１０に記載のＩＣであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、ＩＣ。
【請求項１７】
請求項１０に記載のＩＣであって、
前記半導体表面がシリコンを含む、ＩＣ。
【請求項１８】
請求項１０に記載のＩＣであって、
前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、ＩＣ。