【手続補正書】
【提出日】平成30年4月19日(2018.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、前記集積回路は下記を備える、
複数のエンドポイントと、
前記複数のエンドポイントに対応する複数のデータレジスタを含むメモリコントローラと、
前記複数のデータレジスタおよび前記複数のエンドポイントに対応する複数のデータパス、ここで、各データパスは、前記対応する複数のデータレジスタから、前記対応するエンドポイントへと延び、ここにおいて、各データレジスタが、第１のデータストローブに応じて、データを、前記対応するデータパス上で前記対応するエンドポイントに送信するように構成される、と、
前記複数のエンドポイントに対応する複数のクロックパス、ここで、各クロックパスは、前記メモリコントローラから、前記対応するエンドポイントへと延び、前記メモリコントローラが、前記第１のデータストローブを前記対応するクロックパスで、各エンドポイントに送信するように構成される、と、
第２のデータストローブを提供するように構成されたクロックソース、ここにおいて、前記クロックソースは、前記複数のエンドポイントから前記メモリコントローラを分離する第２の距離よりも小さい第１の距離だけ、前記複数のエンドポイントから分離され、各エンドポイントは、
複数の第１のレジスタと、
各第１のレジスタが多重分離シーケンスに従って多重分離されたデータを受信するように、前記対応するデータレジスタから前記データを多重分離するように構成されたデマルチプレクサ、ここにおいて、各第１のレジスタは、前記メモリコントローラから受信された前記第１のデータストローブに応じて、前記デマルチプレクサから受信された前記多重分離されたデータを記録するように構成される、と、
前記エンドポイントに対する前記多重分離シーケンスの遅延されたバージョンに従って、前記エンドポイントの第１のレジスタの各々からのデータ出力を選択するように構成されたマルチプレクサ、ここにおいて、各エンドポイントに対する前記多重分離シーケンスの前記遅延されたバージョンは、前記複数のクロックパスにわたる前記第１のデータストローブにおけるスキューを補償するために個々に調整され、前記マルチプレクサによる前記選択は、前記第２のデータストローブに応答する、と、
前記第２のデータストローブに応じて、前記マルチプレクサからの前記選択されたデータ出力を記録するように構成された第２のレジスタ、ここにおいて、各エンドポイントは、前記第２のデータストローブに応じて、その記録され選択されたデータ出力を外部メモリに送信するように構成される、と、
を含む、と、
前記第２のデータストローブから複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第２のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの１つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記遅延クロックの前記選択された１つを前記メモリコントローラにラウンチするようにさらに構成され、ここにおいて、前記メモリコントローラが、前記受信され選択された遅延クロックを前記第１のデータストローブとして使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの１つにおける前記受信された第１のデータストローブを、前記第２のデータストローブと比較するようにさらに構成される。
【請求項２】
各エンドポイントにおける前記複数の第１のレジスタは、３つの第１のレジスタを備える、請求項１に記載の集積回路。
【請求項３】
各エンドポイントにおける前記複数の第１のレジスタは、４つの第１のレジスタを備える、請求項１に記載の集積回路。
【請求項４】
前記メモリコントローラは、前記デマルチプレクサの各々で、前記多重分離シーケンスを制御するように構成された書込みポインタを含む、請求項１に記載の集積回路。
【請求項５】
各エンドポイントは、前記複数のクロックパスにわたる前記第１のデータストローブに関する前記スキューを補償するために、前記エンドポイントのマルチプレクサにおいて、前記多重分離シーケンスの前記遅延されたバージョンを制御するように構成された読取りポインタをさらに備える、請求項１に記載の集積回路。
【請求項６】
前記データパスおよび前記クロックパスはすべて、互いに電気的に整合されている、請求項１に記載の集積回路。
【請求項７】
前記クロックソースは、位相同期ループ（ＰＬＬ）を備える、請求項１に記載の集積回路。
【請求項８】
前記セレクタ回路は、前記位相エラーに応じて、前記遅延クロックの前記選択された１つを選択するためのマルチプレクサを含む、請求項１に記載の集積回路。
【請求項９】
前記セレクタ回路は、第１のデジタルワードを決定するために、前記受信された第２のデータストローブを前記複数の遅延クロックと比較し、また第２のデジタルワードを決定するために、前記第１のデータストローブを前記複数の遅延クロックと比較するように構成された多相検出器を含み、前記多相検出器は、前記位相エラーを決定するために、前記第１のデジタルワードと前記第２のデジタルワードとを比較するようにさらに構成され、前記第１のデジタルワードと前記第２のデジタルワードとは、それぞれ、前記第２のデータストローブと前記第１のデータストローブとの位相を表す、請求項１に記載の集積回路。
【請求項１０】
前記多相クロック発生器は、遅延同期ループ（ＤＬＬ）を備える、請求項１に記載の集積回路。
【請求項１１】
集積回路内で、第１の距離だけ複数のエンドポイントから分離されたクロックソースによって提供される第２のデータストローブから第１のデータストローブを導出することと、
メモリコントローラにおいて、前記第１のデータストローブに応じて、データを複数のデータレジスタに記録すること、ここにおいて、前記メモリコントローラは、前記第１の距離よりも大きい第２の距離だけ前記複数のエンドポイントから分離される、と、
前記データを前記データレジスタから前記複数のエンドポイントに送信し、前記第１のデータストローブを前記複数のエンドポイントに送信することと、
各第１のレジスタが、前記エンドポイントに対する多重分離シーケンスに従って多重分離されたデータを受信するように、各エンドポイントで、前記受信されたデータを、前記エンドポイントにおける複数の第１のレジスタへと多重分離することと、
前記受信された第１のデータストローブに応じて、および、前記エンドポイントの多重分離シーケンスに従って、前記受信され多重分離されたデータを、各第１のレジスタに記録することと、
前記複数のエンドポイントへの複数のクロックパスにわたる前記第１のデータストローブの伝播におけるスキューを補償するために、各エンドポイントで、前記エンドポイントに対する個々の遅延だけ前記多重分離シーケンスを遅延させることと、
前記第２のデータストローブに応じて、前記エンドポイントに対する選択されたデータ信号を形成するために、前記多重分離シーケンスの前記エンドポイントの遅延されたバージョンに従って、各エンドポイントにおける前記複数の第１のレジスタから選択することと、
各エンドポイントにおいて、前記第２のデータストローブに応じて、前記エンドポイントの選択されたデータ信号を第２のレジスタに記録することと、
前記第２のデータストローブに応じて、各エンドポイントから、前記記録され選択されたデータ信号を前記第２のレジスタから外部メモリに送信すること、ここにおいて、前記第２のデータストローブから前記第１のデータストローブを導出することは、前記エンドポイントのうちの１つで受信される前記第１のデータストローブと前記第２のデータストローブとの間の位相エラーに応答する、と、
を特許請求する方法。
【請求項１２】
前記第２のデータストローブから前記第１のデータストローブを導出することが、
各遅延クロックが、前記第２のデータストローブに関して一意の遅延を有するように、前記第２のデータストローブから複数の遅延クロックを生成することと、
選択された遅延クロックを形成するために、前記位相エラーに応じて、前記複数の遅延クロックから選択することと、
前記選択された遅延クロックを、クロックパスの第１の端部に駆動することと、
前記選択された遅延クロックを前記クロックパスの前記第１の端部に駆動することに応じて、前記第１のレジスタのうちの１つで、前記クロックパスの第２の端部からの前記第１のデータストローブを受信することと、
前記位相エラーを決定するために、前記クロックパスの前記第２の端部からの前記受信された第１のデータストローブを、前記第２のデータストローブと比較することと、
を備える、請求項１１に記載の方法。
【請求項１３】
前記多重分離は、少なくとも１：３の多重分離である、請求項１１に記載の方法。
【請求項１４】
前記多重分離は、少なくとも１：４の多重分離である、請求項１１に記載の方法。
【請求項１５】
各エンドポイントで前記選択することは、少なくとも３：１の多重化または少なくとも４：１の多重化である、請求項１１に記載の方法。