【手続補正書】
【提出日】平成30年9月5日(2018.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
構成可能な増幅器であって、前記構成可能な増幅器は、
差動入力段と、
第１の論理状態を有するモード制御信号によって有効にされるように構成されている少なくとも１つの出力ドライバを備えている第１の出力ブロックと、
第２の論理状態を有する前記モード制御信号によって有効にされるように構成されている少なくとも１つの出力ドライバを備えている第２の出力ブロックと、
前記差動入力段、前記第１の出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチと、
前記差動入力段に結合されているバイアス回路と、
前記差動入力段に結合されている較正回路と
を備え、
前記モード制御信号の前記論理状態に少なくとも依存して、集積回路は、
第１のモードにおいて、前記差動入力段と前記第１の出力ブロックとをプログラマブル利得増幅器として一緒に結合するように前記複数のスイッチを制御し、所定の利得増幅設定に従って前記バイアス回路および前記較正回路を制御し、前記第２の出力ブロックを無効にすることと、
第２のモードにおいて、前記差動入力段と前記第２の出力ブロックとを演算増幅器として一緒に結合するように前記複数のスイッチのうちの少なくともある１つを制御し、所定の演算増幅設定に従って前記バイアス回路および前記較正回路を制御し、前記第１の出力ブロックを無効にすることと
を実行するように構成されている、構成可能な増幅器。
【請求項２】
前記第１の出力ブロックは、第１の中間段および第１の出力段を備え、前記第１の中間段および前記第１の出力段の各々は、前記モード制御信号によって有効または無効にされるように構成され、前記第２の出力ブロックは、第２の中間段および第２の出力段を備え、前記第２の中間段および前記第２の出力段の各々は、前記モード制御信号によって無効または有効にされるように構成されている、請求項１に記載の構成可能な増幅器。
【請求項３】
前記バイアス回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器の構成のための第１のバイアスパラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器の構成のための第２のバイアスパラメータの組を有する、請求項１に記載の構成可能な増幅器。
【請求項４】
前記第１のバイアスパラメータおよび前記第２のバイアスパラメータは、バイアスメモリ内に記憶されている、請求項３に記載の構成可能な増幅器。
【請求項５】
前記較正回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器の構成のための第１の較正パラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器の構成のための第２の較正パラメータの組を有する、請求項４に記載の構成可能な増幅器。
【請求項６】
前記第１の較正パラメータおよび前記第２の較正パラメータは、較正メモリ内に記憶されている、請求項１に記載の構成可能な増幅器。
【請求項７】
前記第１の較正パラメータおよび前記第２の較正パラメータの各々は、入力オフセット較正パラメータを有する、請求項６に記載の構成可能な増幅器。
【請求項８】
前記差動入力段の第１の入力および第２の入力は、集積回路の第１の外部接続および第２の外部接続に結合されている、請求項１に記載の構成可能な増幅器。
【請求項９】
前記第１の出力ブロックの出力は、前記集積回路の第３の外部接続に結合されている、請求項８に記載の構成可能な増幅器。
【請求項１０】
前記第２の出力ブロックの出力は、前記集積回路の第４の外部接続に結合されている、請求項８に記載の構成可能な増幅器。
【請求項１１】
前記第１のモードと前記第２のモードとの間で選択するために前記モード制御信号を受信するモード選択入力をさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項１２】
前記第１の出力ブロックおよび前記第２の出力ブロックのための補償ネットワークをさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項１３】
マイクロコントローラ集積回路であって、前記マイクロコントローラ集積回路は、
デジタルプロセッサおよびメモリと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータと、
請求項１〜１２のいずれか一項に記載の構成可能なアナログ増幅器と
を備えている、マイクロコントローラ集積回路。
【請求項１４】
前記第１の出力ブロックと前記アナログ／デジタルコンバータとの間に結合されているマルチプレクサをさらに備えている、請求項１３に記載のマイクロコントローラ集積回路。
【請求項１５】
前記第１のモードおよび前記第２のモードのための前記複数のスイッチの開放設定および閉鎖設定を記憶するための構成レジスタをさらに備えている、請求項１３に記載のマイクロコントローラ集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本方法のさらなる実施形態によると、第１および第２のモードに対する差動入力段のためのバイアスパラメータをバイアスメモリに記憶するステップを含み得る。本方法のさらなる実施形態によると、第１および第２のモードに対する差動入力段のための入力オフセット較正パラメータをオフセットメモリ内に記憶するステップを含み得る。
本発明は、例えば、以下を提供する。
（項目１）
構成可能な増幅器であって、前記構成可能な増幅器は、
差動入力段と、
第１の出力ブロックと、
第２の出力ブロックと、
前記差動入力段、前記第１の出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチと
を備え、
前記差動入力段と前記第１の出力ブロックとは、前記複数のスイッチのうちの一定のものが第１のモードに配列されると、プログラマブル利得増幅器として一緒に結合され、
前記差動入力段と前記第２の出力ブロックとは、前記複数のスイッチのうちの前記一定のものが第２のモードに配列されると、演算増幅器として一緒に結合される、
構成可能な増幅器。
（項目２）
前記第１の出力ブロックは、第１の中間段および第１の出力段を備え、前記第２の出力ブロックは、第２の中間段および第２の出力段を備えている、項目１に記載の構成可能な増幅器。
（項目３）
前記差動入力段に結合されているバイアス回路をさらに備えている、項目１に記載の構成可能な増幅器。
（項目４）
前記バイアス回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器構成のための第１のバイアスパラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器構成のための第２のバイアスパラメータの組を有する、項目３に記載の構成可能な増幅器。
（項目５）
前記第１および第２のバイアスパラメータは、バイアスメモリ内に記憶されている、項目４に記載の構成可能な増幅器。
（項目６）
前記差動入力段に結合されている較正回路をさらに備えている、項目１に記載の構成可能な増幅器。
（項目７）
前記較正回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器構成のための第１の較正パラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器構成のための第２の較正パラメータの組を有する、項目５に記載の構成可能な増幅器。
（項目８）
前記第１および第２の較正パラメータは、較正メモリ内に記憶されている、項目６に記載の構成可能な増幅器。
（項目９）
前記第１および第２の較正パラメータの各々は、入力オフセット較正パラメータを有する、項目５に記載の構成可能な増幅器。
（項目１０）
前記差動入力段の第１および第２の入力は、集積回路の第１および第２の外部接続に結合されている、項目１に記載の構成可能な増幅器。
（項目１１）
前記第１の出力ブロックの出力は、前記集積回路の第３の外部接続に結合されている、項目１０に記載の構成可能な増幅器。
（項目１２）
前記第２の出力ブロックの出力は、前記集積回路の第４の外部接続に結合されている、項目１０に記載の構成可能な増幅器。
（項目１３）
前記第１のモードと前記第２のモードとの間で選択するためのモード選択入力をさらに備えている、項目１に記載の構成可能な増幅器。
（項目１４）
前記第１および第２の出力ブロックのための補償ネットワークをさらに備えている、項目１に記載の構成可能な増幅器。
（項目１５）
マイクロコントローラ集積回路であって、前記マイクロコントローラ集積回路は、
デジタルプロセッサおよびメモリと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
構成可能なアナログ増幅器と
を備え、
前記構成可能なアナログ増幅器は、
差動入力段と、
第１の出力ブロックと、
第２の出力ブロックと、
前記差動入力段、前記第１の出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチと
を備え、
前記差動入力段と前記第１の出力ブロックとは、前記複数のスイッチのうちの一定のものが第１のモードに配列されると、プログラマブル利得増幅器として一緒に結合され、
前記差動入力段と前記第２の出力ブロックとは、前記複数のスイッチのうちの一定のものが第２のモードに配列されると、演算増幅器として一緒に結合され、
前記プロセッサは、前記第１および第２のモードを制御する、
マイクロコントローラ集積回路。
（項目１６）
前記第１の出力ブロックと前記ＡＤＣとの間に結合されているマルチプレクサをさらに備えている、項目１５に記載のマイクロコントローラ集積回路。
（項目１７）
前記第１および第２のモードのための前記複数のスイッチの開放および閉鎖設定を記憶するための構成レジスタをさらに備えている、項目１５に記載のマイクロコントローラ集積回路。
（項目１８）
複数の外部接続を有する集積回路パッケージをさらに備えている、項目１５に記載のマイクロコントローラ集積回路。
（項目１９）
前記差動入力段の第１および第２の入力は、前記複数の外部接続のうちの第１および第２のものに結合されている、項目１８に記載のマイクロコントローラ集積回路。
（項目２０）
前記第１の出力ブロックの出力は、前記複数の外部接続のうちの第３のものに結合されている、項目１８に記載のマイクロコントローラ集積回路。
（項目２１）
前記第２の出力ブロックの出力は、前記複数の外部接続のうちの第４のものに結合されている、項目１８に記載のマイクロコントローラ集積回路。
（項目２２）
前記第１のモードと前記第２のモードとの間で選択するためのモード選択入力をさらに備えている、項目１８に記載のマイクロコントローラ集積回路。
（項目２３）
前記モード選択入力に結合されている前記複数の外部接続のうちの第５のものをさらに備えている、項目２２に記載のマイクロコントローラ集積回路。
（項目２４）
プログラマブル利得増幅器または演算増幅器として増幅器を構成する方法であって、前記方法は、
差動入力段を提供するステップと、
前記差動入力段の出力に切り替え可能に結合されている入力を有する第１の出力ブロックを提供するステップと、
前記差動入力段の出力に切り替え可能に結合されている入力を有する第２の出力ブロックを提供するステップと、
前記差動入力段、前記第１出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチを提供するステップと、
前記複数のスイッチが第１のモードに配列されているとき、前記差動入力段と前記第１の出力ブロックとをプログラマブル利得増幅器として一緒に結合するステップと、
前記複数のスイッチが第２のモードに配列されているとき、前記差動入力段と前記第２の出力ブロックとを演算増幅器として一緒に結合するステップと
を含む、方法。
（項目２５）
前記第１および第２のモードに対する前記差動入力段のためのバイアスパラメータをバイアスメモリに記憶するステップをさらに含む、項目２４に記載の方法。
（項目２６）
前記第１および第２のモードに対する前記差動入力段のための入力オフセット較正パラメータをオフセットメモリ内に記憶するステップをさらに含む、項目２４に記載の方法。