(57)【特許請求の範囲】
【請求項１】
半導体基板の表層領域に素子間分離されたＰウェルおよびＮウェルを形成し、各ウェルの上にゲート電極を形成した後に、
（１）ＮウェルにＰ型のソース領域およびドレイン領域を形成するＰＳＤ工程、
（２）基板の表面に酸化膜を堆積させ、Ｎウェルを選択的にレジストで覆って、ＰウェルにＮ型のソース領域およびドレイン領域を形成するＮＳＤ工程、
（３）前記レジストを除去した後、シリサイド形成を行わないノンシリサイド型トランジスタのためのＮウェルおよびＰウェルを選択的にレジストで覆い、シリサイド型トランジスタを構成するＮウェルおよびＰウェル上の前記酸化膜を選択的に除去する工程、ならびに、
（４）前記酸化膜が除去されたＮウェルおよびＰウェルのゲート電極ならびにソース領域およびドレイン領域上部にシリサイドを形成する工程、
を、この順序で行うことを含む、ＣＭＯＳ型半導体集積回路の製造方法。
【請求項２】
前記ＮＳＤ工程は、Ｎ型のソース領域およびドレイン領域を形成するためにＡｓイオンを注入することを含む、請求項１記載のＣＭＯＳ型半導体集積回路の製造方法。
【請求項３】
前記酸化膜の選択的な除去には、フッ酸を用いることを含む、請求項１または２記載のＣＭＯＳ型半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ型半導体集積回路の製造方法に関し、特に、シリサイド化トランジスタおよびノンシリサイド化トランジスタを混載したＣＭＯＳ型半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor)型半導体集積回路は、消費電力が少なく、安定な動作を行う等の長所があり、ＶＬＳＩ（超大規模集積回路）に広く用いられている。近年、ＣＭＯＳ型半導体集積回路に作り込まれている各トランジスタが同一形式のものばかりでなく、異なる形式のものが混載されたＣＭＯＳ型半導体集積回路も実現されている。
【０００３】
たとえば、集積回路に含まれる一部のトランジスタはノンシリサイド型トランジスタであり、残りのトランジスタはシリサイド型トランジスタであるＣＭＯＳ型半導体集積回路が実現されている。かかる集積回路では、シリサイド型トランジスタは、ゲート抵抗、ソース抵抗およびドレイン抵抗の値が１５Ω程度と低く、高速動作用トランジスタとして活用でき、一方、ノンシリサイド型トランジスタは、たとえば外部からのサージ電圧入力等に対する耐圧特性が良好で、高い静電耐圧を要求される入出力回路等に活用できる。従って、シリサイド型トランジスタおよびノンシリサイド型トランジスタというタイプの異なるトランジスタが１つの半導体集積回路チップに混載されていれば、種々の用途に用いることができる。
【０００４】
従来、シリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路を製造する場合、シリコン基板の表面にゲート電極を作成後、まず、Ｎ型トランジスタのためのソース領域およびドレイン領域を形成するＮＳＤ工程を行い、次いで、Ｐ型トランジスタのためのソース領域およびドレイン領域を形成するＰＳＤ工程を行い、その後に、ノンシリサイド型トランジスタを酸化膜で覆い、シリサイド化するトランジスタのゲート電極、ソース領域およびドレイン領域にシリサイドを形成するという工程が採用されている。
【０００５】
その場合において、ＮＳＤ工程では、Ｎ型のソース領域およびドレイン領域を形成するために、Ａｓ+ （砒素イオン）を注入するが、注入されるＡｓ+ がゲート電極を突き抜けるおそれがあり、それを防止するために、事前に酸化膜（たとえばＴＥＯＳ膜）を１８０Å程度堆積する必要があり、堆積されたＴＥＯＳ膜は、ＮＳＤ工程後にフッ酸により除去されている。
【０００６】
また、トランジスタを選択的にシリサイド化する場合に、シリサイド化しないトランジスタをプロテクト酸化膜（たとえばＴＥＯＳ膜）によって覆う必要があり、ノンシリサイド型トランジスタの上にはたとえばＴＥＯＳ膜を５００Å程度堆積して、シリサイド工程が行われている。よって、シリサイド工程後、ＴＥＯＳ膜はフッ酸エッチングによって除去する必要がある。
【０００７】
従来の製造工程では、上述のように、フッ酸による酸化膜の除去処理が必然的に２回含まれており、フッ酸によるエッチングの際に、オーバーエッチングが生じ、素子間分離をしている酸化膜（たとえばＳＴＩ酸化膜）が必要以上に削られて、ボーダレスコンタクトのリークの増加につながるという課題があった。
【特許文献１】特開平１０−１２５９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は上述の背景のもとになされたもので、ボーダレスコンタクトのリークを増加させないように、リークマージンを確保できるＣＭＯＳ型半導体集積回路の製造方法を提供することを主たる目的とする。
この発明は、また、シリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の改良された製造方法を提供することを他の目的とする。
【０００９】
さらにこの発明は、ＣＭＯＳ型半導体集積回路の製造方法において、酸化膜を除去するためのフッ酸処理工程を削減した製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、半導体基板の表層領域に素子間分離されたＰウェルおよびＮウェルを形成し、各ウェルの上にゲート電極を形成した後に、（１）ＮウェルにＰ型のソース領域およびドレイン領域を形成するＰＳＤ工程、（２）基板の表面に酸化膜を堆積させ、Ｎウェルを選択的にレジストで覆って、ＰウェルにＮ型のソース領域およびドレイン領域を形成するＮＳＤ工程、（３）前記レジストを除去した後、シリサイド形成を行わないノンシリサイド型トランジスタのためのＮウェルおよびＰウェルを選択的にレジストで覆い、シリサイド型トランジスタを構成するＮウェルおよびＰウェル上の前記酸化膜を選択的に除去する工程、ならびに、（４）前記酸化膜が除去されたＮウェルおよびＰウェルのゲート電極ならびにソース領域およびドレイン領域上部にシリサイドを形成する工程、を、この順序で行うことを含む、ＣＭＯＳ型半導体集積回路の製造方法である。
【００１１】
請求項２記載の発明は、前記ＮＳＤ工程は、Ｎ型のソース領域およびドレイン領域を形成するためにＡｓイオンを注入することを含む、請求項１記載のＣＭＯＳ型半導体集積回路の製造方法である。
請求項３記載の発明は、前記酸化膜の選択的な除去には、フッ酸を用いることを含む、請求項１または２記載のＣＭＯＳ型半導体集積回路の製造方法である。
【発明の効果】
【００１２】
請求項１記載の発明によれば、ＣＭＯＳ型半導体集積回路の製造において、まず、ＰＳＤ工程を行い、続いてＮＳＤ工程を行うという工程順序を採用したことにより、半導体基板の表面に堆積する酸化膜の堆積工程を１回だけとし、かつ、それを１回のフッ酸エッチングで除去することができる。よって、形成される素子の動作特性を所望の特性に保つことができる。
【００１３】
特に、シリサイド型トランジスタとノンシリサイド型トランジスタとを混載した集積回路を製造する場合において、各トランジスタのボーダレスコンタクトのリークの増加を抑制し、特性の良好な半導体回路の製造が実現できる。
請求項２記載の発明では、ＮＳＤ工程を行う際のＡｓイオン注入時に、当該イオンがゲート電極を突き抜けるといった不具合を確実に阻止することができる。
【００１４】
請求項３記載の発明によれば、フッ酸エッチングにより、形成した酸化膜を良好に除去することができる。
【発明を実施するための最良の形態】
【００１５】
以下には、図面を参照して、この発明の実施形態について具体的に説明をする。
図１Ａ〜図１Ｆは、この発明の一実施形態に係るＣＭＯＳ型半導体集積回路の製造工程の一部を示す概略断面図である。より具体的には、シリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を工程順に示す概略断面図である。
【００１６】
図１Ａは、素子間分離された４つのトランジスタ領域に、それぞれゲート電極およびサイドウォールが形成された製造工程途中の概略断面図である。図１Ａにおいて、１１はＰウェルであり、１２はＮウェルであり、シリコンウエハにいわゆる双子層構造のＰウェル１１およびＮウェル１２が形成され、各ウェル間はＳＴＩ(Shallow Trench Isolation)等の素子間分離酸化膜１３で絶縁されている。各Ｐウェル１１およびＮウェル１２の上には、ＳｉＯ2 からなるゲート酸化膜１４を介してゲート電極１５が設けられている。ゲート電極１５は、たとえばリンや砒素等のＮ導電型不純物が添加されたポリシリコンにより構成されている。さらに、ゲート電極１５の両側には薄い酸化膜１６を介在させてたとえばＳｉＮからなる一対のサイドウォール１７が形成されている。
【００１７】
さらに、Ｐウェル１１の表層領域には、ゲート酸化膜１４で橋渡されるように、Ｎ- 拡散層１８が薄く形成されている。一方、Ｎウェル１２の表層領域には、ゲート酸化膜１４で橋渡されるように、Ｐ- 拡散層１８が薄く形成されている。各拡散層１８は、エクステンションとも称され、後述する図１Ｆ等に示すように、サイドウォール１７の下方のソース拡散領域およびドレイン拡散領域をいわゆる二重拡散構造として、ホットエレクトロンの発生等を阻止するために設けられている。
【００１８】
これらゲート電極１５、サイドウォール１７およびエクステンション１８の形成は、公知の製造工程により行われる。すなわち、各Ｐウェル１１およびＮウェル１２の表面に酸化膜およびポリシリコン膜が堆積され、フォトリソグラフィ工程によりゲート酸化膜１４およびゲート電極１５以外の酸化膜およびポリシリコン膜が除去される。そしてゲート電極１５をマスクとして自己整合的にエクステンション１８が形成される。エクステンション１８は、Ｐウェル１１とＮウェル１２とで別々に形成される。その後、表面にＴＥＯＳを用いた酸化膜が薄く形成され、サイドウォールとなるＳｉＮの膜が堆積され、エッチバックされることによってサイドウォール１７が完成する。これにより、図１Ａに示す構造が得られる。
【００１９】
次に、図１Ｂを参照して、まず、ＰＳＤ工程が行われる。すなわちＮウェル１２の表層部にＰ+ 拡散層からなるソース領域１９およびドレイン領域２０を形成する。そのために、まず、Ｐウェル１１の上面がＰＳＤ（Ｐ型ソース・ドレイン領域形成用）レジスト２１によって覆われる。より具体的には、シリコン基板の表面全面にＰＳＤレジスト膜２１が塗布され、フォトリソグラフィ工程によりＮウェル１２上のレジスト膜２１が選択的に除去され、拡散層１９，２０を形成するために、たとえばＰ+ というＰＳＤイオンが注入される。そしてイオン注入が終了後、Ｐウェル１１上のレジスト膜２１はたとえばＯ2 プラズマ処理によりアッシングされ、除去される。
【００２０】
次いで、図１Ｃに示すように、基板の上面全体にＴＥＯＳを用いて酸化膜２２が堆積される。酸化膜２２の膜厚は、１５０〜４００Å程度である。
次いで、図１Ｄに示すように、ＮＳＤ工程が行われる。すなわち、フォトリソグラフィ工程によりＮウェル１２の上方を選択的にレジスト膜２３（Ｎ型ソース・ドレイン領域形成用のレジスト膜であり、ＮＳＤレジスト膜と称する）で覆う。そしてＰウェル１１の表層部にＮ+ 拡散層からなるソース領域２３およびドレイン領域２４を形成するために、Ａｓ+ （砒素イオン）を注入する。このＮＳＤ工程におけるＡｓ+ 注入では、酸化膜２２が堆積されていないと、注入されるＡｓ+ がゲート電極１５を構成しているポリシリコンを突き抜けてしまう。そこで、Ａｓ+ がゲート電極１５を突き抜けるのを防止するために、スルー防止膜としての酸化膜２２が堆積されている。これによって、図１Ｄに示すように、Ｐウェル１１の表層部に、ゲート電極１５およびサイドウォール１７により自己整合的に位置決めされたソース領域２３およびドレイン領域２４を形成できる。
【００２１】
次いで、図１Ｅに示すように、シリサイド型トランジスタを選択的に形成するために、ノンシリサイド型トランジスタ領域の上をレジスト膜２５（プロテクトレジスト膜２５）で覆う。これもフォトリソグラフィ工程により行われ、ノンシリサイド型トランジスタ領域の上面だけに、プロテクトレジスト膜２５が残される。その後、シリサイド型トランジスタ領域の上面を覆っている酸化膜２２がフッ酸エッチングによって除去される。
【００２２】
そしてシリサイド型トランジスタ領域の上面の酸化膜２２が除去された後、図１Ｆを参照して、コバルトをスパッタリングによって基板の全面に堆積し、約８００℃でアニールすることによって、ＣｏＳｉ2 のシリサイド２６、２７を、それぞれ、ゲート電極１５の表層部ならびにソース領域２３およびドレイン領域２４のの表層部に形成する。シリサイド形成では、まず、スパッタリングを行う前のスパッタリング前洗浄が行われ、次いで、コバルトがスパッタリングで基板の全面に設けられる。シリサイド２６、２７形成時のアニールにより、ノンシリサイド型トランジスタ領域上を覆っているプロテクトレジスト膜２５は除去される。なお、ノンシリサイド型トランジスタ領域の上面に堆積されている酸化膜２２は、この後の工程においてＣＶＤで層間膜を作る際にその層間膜の一部となるので、除去する必要はない。
【００２３】
この実施形態では、以上の図１Ａ〜図１Ｆを参照して説明した製造工程を含んでおり、シリサイド型トランジスタおよびノンシリサイド型トランジスタの混載構造を作るにあたり、フッ酸エッチング工程は１回にされている。このため、フッ酸によるエッチングの際に、各ウェル間を分離している素子間分離用のＳＴＩ酸化膜１３がオーバエッチングされ、ＳＴＩ酸化膜１３が必要以上に削られて、ボーダレスコンタクトのリークの増加が生じるといった不具合をなくすることができる。
【００２４】
換言すれば、この実施形態では、従来行われていたＮＳＤ工程に続いてＰＳＤ工程を行うという順序を逆にして、基板表面に堆積する酸化膜の堆積工程を１回だけとし、かつ、それを１回のフッ酸エッチングで除去するように工夫したので、形成される素子の動作特性等を所望の特性に保つことができる。
上述の実施形態において、酸化膜２２は、ＴＥＯＳを用いた酸化膜（いわゆるＴＥＯＳ膜）としたが、必ずしもＴＥＯＳ膜である必要はなく、フッ酸で除去できる膜であって、Ａｓ+ イオン注入時の、当該イオンのゲート電極への突き抜けを防ぐことのできる膜であればよい。
【００２５】
図２は、この発明の一実施形態に係る製造工程を用いて得られたＣＭＯＳ型半導体集積回路に含まれる１つのシリサイド型トランジスタの概略断面を表わしている。図２を参照して、この発明に係る製造工程の利点もしくは効果について説明する。
まず、素子間分離の役目をしているＳＴＩ酸化膜１３はエッチングにより削り取られておらず、ソース領域２３のゲート電極と反対側の領域は、その端面がＳＴＩ酸化膜１３に対向している。また、ドレイン領域２４のゲート電極と反対側の端縁も、同様に、ＳＴＩ酸化膜１３と十分に接触している。このため、ソース領域２３上に形成されたコンタクト３０とＳＴＩ酸化膜１３とがボーダレスコンタクト（コンタクト３０がＳＴＩ酸化膜１３と接触するように設けられた状態をいう）であっても、コンタクト３０から基板（ウェル）内にリーク電流が流れるのを防止できる。
【００２６】
仮に、トランジスタの製造工程において、２回のフッ酸エッチングが行われた場合、ＳＴＩ酸化膜１３は、破線Ｌ１で示す程度まで削られることがある。このようにＳＴＩ酸化膜１３がエッチングにより削られると、図２の太矢印のように電子が移動し、コンタクト３０と基板（ウェル）間のリークにつながるおそれがある。しかしながら、この発明の実施例にかかる製造方法では、リークマージンが確保されており、リークが生じるという不具合が防止されている。
【００２７】
また、フッ酸で除去する酸化膜の作成は、１回だけであるから、酸化膜堆積時の熱処理が削減されており、エクステンション（拡散層）１８の広がりが抑えられる。図２において破線Ｌ２は、熱処理履歴が多い時のエクステンション１８の広がりを表わしている。エクステンション１８が広がると、ゲート電極１５下のチャネル領域３１の長さが短くなり、ソース・ドレイン間がパンチスルーによりつながるという短チャネル現象を招く。しかしながら、この発明の実施形態に係る製造工程を用いると、トランジスタの短チャネル特性の改善を実現できる。
【００２８】
図３は、この発明の一実施形態に係る工程のフローを、従来の工程のフローと対比して示した図である。図中における新工程のフローに記載している「１Ａ」〜「１Ｆ」は、図１Ａ〜図１Ｆの製造工程が、このフローのどの部分に対応しているかを表わしたものである。
図３の従来の工程フローでは、酸化膜の堆積１およびその酸化膜の除去１ならびに酸化膜の堆積２およびその除去２という、それぞれ２回の酸化膜堆積およびその除去の工程が含まれている。
【００２９】
これに対し、この発明の実施形態に係る工程フローでは、酸化膜の堆積およびその除去は１回だけである。
この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
たとえば、この実施形態では、ゲート電極が一対のサイドウォールで挟まれた構成のトランジスタを例にとって説明したが、片側サイドウォールのトランジスタやサイドウォールのないトランジスタであっても、この発明に係る製造方法を用いることができる。
【図面の簡単な説明】
【００３０】
【図１Ａ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図１Ｂ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図１Ｃ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図１Ｄ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図１Ｅ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図１Ｆ】この発明の一実施形態に係るシリサイド型トランジスタおよびノンシリサイド型トランジスタが混載されたＣＭＯＳ型半導体集積回路の製造工程における要部工程を示す概略断面図である。
【図２】この発明の一実施形態に係る製造工程を用いて得られたＣＭＯＳ型半導体集積回路に含まれる１つのシリサイド型トランジスタの概略断面の図である。
【図３】この発明の一実施形態に係る工程のフローを、従来の工程のフローと対比して示した図である。
【符号の説明】
【００３１】
１１    Ｐウェル
１２    Ｎウェル
１３    ＳＴＩ酸化膜
１４    ゲート酸化膜
１５    ゲート電極
１７    サイドウォール
１８    エクステンション（拡散層）
１９、２３    ソース
２０、２４    ドレイン
２１    ＰＳＤレジスト膜
２２    酸化膜
２５    プロテクトレジスト膜
２６、２７    シリサイド
【図１Ａ】
0005096055.tif 000002
【図１Ｂ】
0005096055.tif 000003
【図１Ｃ】
0005096055.tif 000004
【図１Ｄ】
0005096055.tif 000005
【図１Ｅ】
0005096055.tif 000006
【図１Ｆ】
0005096055.tif 000007
【図２】
0005096055.tif 000008
【図３】
0005096055.tif 000009