【誤訳訂正書】
【提出日】平成30年8月20日(2018.8.20)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと、
を含み、
前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施するように構成され、
前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う
装置。
【請求項２】
複数のアクセス線ドライバ回路をさらに含み、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記コントローラからの信号に基づいて、メモリアクセス動作中に、前記複数のメモリプレーンのうちのプレーンのアクセス線に電圧を提供するように構成される、
請求項１に記載の装置。
【請求項３】
前記コントローラは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のアクセス線ドライバ回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記アクセス線ドライバ回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンからのデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項２に記載の装置。
【請求項４】
前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項２に記載の装置。
【請求項５】
複数の電源回路をさらに含み、前記複数の電源回路のうちの電源回路は、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路に二つ以上の電圧を提供するように構成され、前記複数の電源回路の各々は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられる、
請求項２に記載の装置。
【請求項６】
前記コントローラは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに関連付けられた前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記電源回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた、前記複数のメモリプレーンのうちの前記メモリプレーンからデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項５に記載の装置。
【請求項７】
前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに結合された前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項５に記載の装置。
【請求項８】
前記複数のメモリプレーンのうちのメモリプレーンの前記複数のメモリセルは、マルチレベルメモリセル、トリプルレベルメモリセルまたはシングルレベルメモリセルのうちの少なくとも一つを含む、
請求項１に記載の装置。
【請求項９】
前記メモリコマンドおよびアドレス対のグループの各々は、上位ページタイプ、下位ページタイプまたは中間ページタイプに関連付けられる、
請求項１に記載の装置。
【請求項１０】
前記複数のメモリプレーンの各々は、其々複数のブロックに分割され、前記メモリコマンドおよびアドレス対のグループのうちの少なくとも二つは、其々の複数のブロック内の異なるブロックに関連付けられる、
請求項１に記載の装置。
【請求項１１】
複数のメモリプレーンを有するメモリアレイと、
複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路と、
前記複数のアクセス線ドライバ回路に結合されたコントローラであって、同時のメモリアクセス動作のために、前記複数のアクセス線ドライバ回路を順に制御するように構成され、前記同時のメモリアクセス動作中に、前記複数のアクセス線ドライバ回路の各々を順に制御した後、前記複数のメモリプレーンに同時にアクセスするようにさらに構成される、コントローラと、
を含み、
前記コントローラは、前記同時のメモリアクセス動作中に行う各々のメモリアクセス動作を独立に行う
装置。
【請求項１２】
複数の電源回路をさらに含み、前記複数の電源回路の各々は、前記複数のアクセス線ドライバ回路の其々一つに電圧を提供するように構成され、前記コントローラは、其々の電圧を提供するために、前記複数のアクセス線ドライバ回路に結合された前記複数の電源回路を、前記同時のメモリアクセス動作のために、順に制御するようにさらに構成される、
請求項１１に記載の装置。
【請求項１３】
前記コントローラは、メモリコマンドおよびアドレス対のグループに応じて、前記複数のアクセス線ドライバ回路を順に制御するように構成される、
請求項１１に記載の装置。
【請求項１４】
前記メモリコマンドおよびアドレス対のグループは、異なるページタイプに関連付けられる、
請求項１３に記載の装置。
【請求項１５】
前記コントローラは、前記複数のメモリプレーンに提供される電圧を制御するために、関連付けられたページタイプに基づいて、前記複数のアクセス線ドライバ回路に信号を提供するように構成された電力制御回路を含む、
請求項１１に記載の装置。
【請求項１６】
複数のページバッファをさらに含み、前記複数のページバッファの各々は、前記複数のメモリプレーンのうちの其々一つからのデータをラッチするように構成され、前記コントローラは、前記同時のメモリアクセス動作中に、前記複数のメモリプレーンに結合された前記複数のページバッファから前記データを同時に取得するように構成される、
請求項１１に記載の装置。
【請求項１７】
前記コントローラは、前記複数のメモリプレーンからのデータの検知を同時に制御するようにさらに構成される、
請求項１１に記載の装置。
【請求項１８】
第一のメモリプレーンと第二のメモリプレーンとを有するメモリアレイであって、前記第一のメモリプレーンはアクセス線を含み、前記第二のメモリプレーンはアクセス線を含む、メモリアレイと、
前記第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、
前記第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、
前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路に結合されたマルチスレッドコントローラであって、同時のメモリアクセス動作のために、前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路を同時に制御するように構成され、前記第一のメモリプレーンおよび前記第二のメモリプレーン内で同時にアクセスされるページタイプとは関係なく、前記同時のメモリアクセス動作中に、前記第一のメモリプレーンおよび前記第二のメモリプレーンに同時にアクセスするようにさらに構成される、マルチスレッドコントローラと、
を含み、
前記マルチスレッドコントローラは、前記第一のメモリプレーンおよび前記第二のメモリプレーンへ同時に行うメモリアクセス動作の各々を独立に行う
装置。
【請求項１９】
前記同時のメモリアクセス動作のために、前記マルチスレッドコントローラは、アクセスされるべき前記第一のメモリプレーンのページに関連付けられたアクセス線に第一の電圧を提供し、前記第一のメモリプレーンに関連付けられた残りのアクセス線に前記第一の電圧とは異なる他の電圧を提供するように、前記第一のアクセス線ドライバ回路を制御するように構成され、前記マルチスレッドコントローラは、アクセスされるべき前記第二のメモリプレーンのページに関連付けられるアクセス線に第二の電圧を提供し、前記第二のメモリプレーンに関連付けられた残りのアクセス線に前記第二の電圧とは異なる他の電圧を提供するように、前記第二のアクセス線ドライバ回路を制御するようにさらに構成される、
請求項１８に記載の装置。
【請求項２０】
前記第一のアクセス線ドライバ回路に第一の電圧の組を提供するように構成された第一の電源回路であって、前記第一の電圧の組は前記第一の電圧を含む、第一の電源回路と、
前記第二のアクセス線ドライバ回路に第二の電圧の組を提供するように構成された第二の電源回路であって、前記第二の電圧の組は、前記第二の電圧を含み、前記第一の電圧の組は、前記第二の電圧の組とは異なる、第二の電源回路と、
をさらに含む、
請求項１９に記載の装置。
【請求項２１】
前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記第一の電圧の組を提供するように前記第一の電源回路を制御し、前記第二の電圧の組を提供するように前記第二の電源回路を制御するようにさらに構成される、
請求項２０に記載の装置。
【請求項２２】
前記メモリアレイは、
前記マルチスレッドコントローラからの信号に応じて、前記第一のメモリプレーンからのデータをラッチするように構成された第一のページバッファと、
前記マルチスレッドコントローラからの信号に応じて、前記第二のメモリプレーンからのデータをラッチするように構成された第二のページバッファと、
をさらに含む、
請求項１８に記載の装置。
【請求項２３】
前記マルチスレッドコントローラは、前記第一のページバッファおよび前記第二のページバッファから前記データを同時に取得するようにさらに構成される、
請求項２２に記載の装置。
【請求項２４】
メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる前記メモリのメモリプレーンに関連付けられる、ことと、
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、前記メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路を順に制御することと、
前記同時のメモリアクセス動作中に、前記構成されたアクセス線ドライバ回路に基づいて、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することと、
を含み、
前記同時のメモリアクセス動作中に行われる各々のメモリアクセス動作を独立に行う
方法。
【請求項２５】
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記同時のメモリアクセスのために、前記アクセス線ドライバ回路に結合された電源回路を順に制御することをさらに含む、
請求項２４に記載の方法。
【請求項２６】
其々の前記メモリプレーンに、前記アクセス線ドライバ回路の各々から其々のアクセス線に沿って、其々の電圧を提供することをさらに含む、
請求項２４に記載の方法。
【請求項２７】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から前記データをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々の其々のビット線を同時にチャージすることを含む、
請求項２４に記載の方法。
【請求項２８】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々で前記データを同時に検知することをさらに含む、
請求項２７に記載の方法。
【請求項２９】
前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々に結合された其々のページバッファで、前記データを同時にラッチすることをさらに含む、
請求項２８に記載の方法。
【請求項３０】
メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、前記メモリのメモリプレーンと対応付けられる、ことと、
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記複数のメモリコマンドおよびアドレス対の個々のメモリコマンドおよびアドレス対のために、前記メモリの各メモリプレーンに対してメモリアクセス動作を同時に実施することと、
を含み、
同時に実施される前記メモリアクセス動作の各々は独立に行われる
方法。
【請求項３１】
前記メモリの各メモリプレーンに結合されたアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御することをさらに含む、
請求項３０に記載の方法。
【請求項３２】
前記アクセス線ドライバ回路に結合された電源回路を、前記同時のメモリアクセス動作のために、同時に制御することをさらに含む、
請求項３１に記載の方法。
【請求項３３】
前記メモリアクセス動作を同時に実施することは、前記メモリのマルチスレッドコントローラによって制御される、
請求項３０に記載の方法。
【請求項３４】
前記同時のメモリアクセス動作中に、二つ以上の前記メモリプレーンからデータを同時に取得することをさらに含む、
請求項２５に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００５
【訂正方法】変更
【訂正の内容】
【０００５】
別の例示的装置は、複数のメモリプレーンと、複数のアクセス線ドライバ回路とを有するメモリアレイを含むことができる。複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、複数のメモリプレーンのうちの其々のメモリプレーンのアクセス線に電圧を提供するように構成されることができる。例示的装置は、複数のアクセス線ドライバ回路に結合されたコントローラをさらに含むことが出来、同時のメモリアクセス動作のために複数のアクセス線ドライバ回路を順に構成するように構成されることができる。コントローラは、同時のメモリアクセス動作中に、複数のアクセス線ドライバ回路の各々を順に構成した後、複数のメモリプレーンに同時にアクセスするようにさらに構成されることができる。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
例示的方法が開示される。例示的一方法は、メモリにおいて複数のメモリコマンドおよびアドレス対を受信することを含むことができる。複数のメモリコマンドおよびアドレス対のうちの各々は、複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、メモリのメモリプレーンと関連付けられることができる。例示的方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路を順に構成することをさらに含むことができる。例示的方法は、同時のメモリアクセス動作中に、構成されたアクセス線ドライバ回路に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することをさらに含むことができる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１３
【訂正方法】変更
【訂正の内容】
【００１３】
幾つかの例においては、メモリ１５０は、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。ユニバーサルアルゴリズムは、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して電源回路およびアクセス線ドライバ回路を順に構成することができる。ユニバーサルアルゴリズムは、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを取得すること、および／またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることができる。別の例においては、メモリ１５０は、メモリ１５０の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。即ち、マルチスレッドコントローラは、（例えば、其々のページバッファを制御すること、其々のページバッファからのデータにアクセスすること、および／または其々のページバッファにデータを提供することによって）同時のメモリアクセス動作中に、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスするのに加えて、同時のメモリアクセス動作のために、アクセス線ドライバ回路および電源回路を同時に制御することが出来る。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００１６
【訂正方法】変更
【訂正の内容】
【００１６】
幾つかの例においては、メモリ１５０は、ページタイプに関係なく、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。内部コントローラは、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して、電源回路およびアクセス線ドライバ回路を順に構成するために、ユニバーサルアルゴリズムを実行することができる。幾つかの実施形態においては、各メモリプレーンは、其々の電源回路および其々のアクセス線ドライバ回路に関連付けられ、内部コントローラは、関連付けられたメモリプレーンに対して、特定のメモリアクセスに従って、其々の電源回路およびアクセス線ドライバ回路を構成する。例えば、内部コントローラは、ＵＰ読み出しのために、第一のメモリプレーンに関連付けられた第一のアクセス線ドライバ回路および第一の電源回路を構成することができる。内部コントローラは、ＬＰ読み出しのために、第二のメモリプレーンに関連付けられた第二のアクセス線ドライバ回路および第二の電源回路を、その後構成することができる。アクセス線ドライバ回路と電源回路が構成された後、ユニバーサルアルゴリズムを実行する内部コントローラは、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることが出来、例えば、同時のメモリアクセス動作中にデータの取得やデータのプログラムを行う。同時のメモリアクセス動作は、例えば、其々のページバッファにおいて、ビット線をチャージすること、データを検知してラッチすることを含むことができる。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
内部コントローラ３６０は、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、ページバッファ３７６（０）−３７６（３）および電源回路３８０（０）−３８０（３）を制御するためにユニバーサルアルゴリズムを実行するように構成されることができ、同時のメモリアクセス動作を実施する。内部コントローラ３６０は、同時のメモリアクセス動作のために、Ａ／Ｌドライバ回路３７４（０）−３７４（３）および電源回路３８０（０）−３８０（３）の対のうちの二つ以上を順に構成する電力制御回路３６２を含むことができる。内部コントローラ３６０は、ページバッファ３７６（０）−３７６（３）のうちの二つ以上を制御するように構成されたアクセス制御回路３６４をさらに含むことが出来、其々のメモリプレーン３７２（０）−３７２（３）からのデータを検知してラッチするか、または其々のメモリプレーン３７２（０）−３７２（３）へのデータをプログラムし、同時のメモリアクセス動作を実施する。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
内部コントローラ３６０は、ページタイプとは関係なく、異なるメモリプレーンに同時にアクセスするために、メモリ回路を制御するためのユニバーサルアルゴリズムを実行するように構成されることができる。例えば、内部コントローラ３６０の電力制御回路３６２は、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン３７２（０）−３７２（３）に対して、電源回路３８０（０）−３８０（３）およびアクセス線ドライバ回路３７４（０）−３７４（３）を順に構成することができる。電源回路３８０（０）−３８０（３）およびアクセス線ドライバ回路３７４（０）−３７４（３）が構成された後、内部コントローラ３６０のアクセス制御回路３６４は、同時のメモリアクセス動作中に、データの取得またはデータの書き込みなど、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン３７２（０）−３７２（３）の各々の其々のページにアクセスするために、ページバッファ３７６（０）−３７６（３）を同時に制御することができる。例えば、アクセス制御回路３６４は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルにおよび／または同時期に）制御することが出来、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からのデータを検知し、および／またはそのデータをラッチする。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００３８
【訂正方法】変更
【訂正の内容】
【００３８】
方法４００は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、ステップ４２０で、其々のメモリプレーンで格納されたデータにアクセスするために、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路（例えば、図３のアクセス線ドライバ回路３７４（０）−３７４（３））を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。方法４００は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、アクセス線ドライバに結合された電源回路（例えば、図３の電源回路３８０（０）−３８０（３））を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。アクセス線ドライバ回路および／または電源回路を順に構成することは、図３の電力制御回路３６２によって実施されることができる。方法４００は、アクセス線ドライバ回路の各々から其々のメモリプレーンに対して、其々のアクセス線に沿って其々の電圧を提供することをさらに含むことができる。