【手続補正書】
【提出日】平成30年4月24日(2018.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オフセット較正のための方法であって、
較正モードにおいて、
サンプルラッチの第1の入力に第1の電圧を入力するステップと、
前記サンプルラッチの第2の入力に第2の電圧およびオフセット相殺電圧を入力するステップと、
前記オフセット相殺電圧を調整するステップと、
前記オフセット相殺電圧が調整されるときに前記サンプルラッチの出力を観測するステップと、
前記サンプルラッチの前記出力においてメタステーブル状態が観測された前記オフセット相殺電圧の値をメモリに記憶するステップと
を実行するステップと、
データモードにおいて、
前記オフセット相殺電圧の前記値を前記メモリから取り出すステップと、
前記メモリに記憶された前記オフセット相殺電圧の前記値に応じて前記オフセット相殺電圧を設定するステップと、
前記サンプルラッチの前記第2の入力に前記第2の電圧および前記設定されたオフセット相殺電圧を入力するステップと、
前記サンプルラッチの前記第1の入力にデータ信号を入力するステップと
を実行するステップと
を含む、方法。
【請求項２】
前記第1の電圧と前記第2の電圧とが、ほぼ同じ振幅と互いに逆の極性とを有し、前記第1の電圧は、少なくとも50mVである振幅を有する、請求項1に記載の方法。
【請求項３】
前記オフセット相殺電圧を調整するステップは、前記オフセット相殺電圧を生成するのに使用されるデジタルアナログ変換器(DAC)に複数の異なるオフセットコードをシーケンシャルに入力するステップを含み、
前記オフセット相殺電圧の前記値を前記メモリに記憶するステップは、前記複数のオフセットコードのうちの、前記メタステーブル状態が前記サンプルラッチの前記出力において観測されるオフセットコードを記憶するステップを含む、
請求項1に記載の方法。
【請求項４】
前記第2の電圧は、前記データ信号に関する目標レベルに対応するしきい値電圧であり、前記第1の電圧と前記第2の電圧とはほぼ同じ振幅を有する、請求項1に記載の方法。
【請求項５】
オフセット較正のための装置であって、
較正モードにおいて、サンプルラッチの第1の入力に第1の電圧を入力するための手段と、
前記較正モードにおいて、前記サンプルラッチの第2の入力に第2の電圧およびオフセット相殺電圧を入力するための手段と、
前記較正モードにおいて、前記オフセット相殺電圧を調整するための手段と、
前記較正モードにおいて、前記オフセット相殺電圧が調整されるときに前記サンプルラッチの出力を観測するための手段と、
前記サンプルラッチの前記出力においてメタステーブル状態が観測された前記オフセット相殺電圧の値をメモリに記憶するための手段と、
データモードにおいて、前記オフセット相殺電圧の前記値を前記メモリから取り出すための手段と、
前記データモードにおいて、前記取り出された値に応じて前記オフセット相殺電圧を設定するための手段と、
前記データモードにおいて、前記サンプルラッチの前記第2の入力に前記第2の電圧および前記オフセット相殺電圧を入力するための手段と、
前記データモードにおいて、前記サンプルラッチの前記第1の入力にデータ信号を入力するための手段と
を備える、装置。
【請求項６】
データ信号を受信するように構成される入力と、出力とを有する加算増幅器と、
前記加算増幅器の前記出力に結合される第1の入力と、第2の入力とを有する第1のサンプルラッチと、
前記第1のサンプルラッチの前記第2の入力に結合される出力を有する第1のデジタルアナログ変換器(DAC)であって、第1のオフセットコードを受信し、前記第1のオフセットコードを第1のオフセット相殺電圧に変換し、かつ前記第1のオフセット相殺電圧を前記第1のサンプルラッチの前記第2の入力に出力するように構成される第1のデジタルアナログ変換器と、
前記加算増幅器の前記出力に結合される第1の入力と、第2の入力とを有する第2のサンプルラッチと、
前記第2のサンプルラッチの前記第2の入力に結合される出力を有する第2のDACであって、第2のオフセットコードおよびしきい値電圧に対応するコードを受信し、前記第2のオフセットコードを第2のオフセット相殺電圧に変換し、前記しきい値電圧に対応する前記コードを前記しきい値電圧に変換し、かつ前記第2のオフセット相殺電圧および前記しきい値電圧を前記第2のサンプルラッチの前記第2の入力に出力するように構成され、前記しきい値電圧は前記データ信号に関する目標電圧レベルに対応する、第2のDACと
を備える、レシーバ。
【請求項７】
前記第2のサンプルラッチの前記第1の入力における前記データ信号に関する前記目標電圧レベルを決定し、かつ前記決定された目標電圧レベルに基づいて異なる電圧レベルに対応する複数のオフセットコードから前記第2のオフセットコードを選択するように構成されるプロセッサをさらに備える、請求項6に記載のレシーバ。
【請求項８】
前記しきい値電圧は、前記目標電圧レベルとほぼ同じ振幅を有し、前記しきい値電圧は、少なくとも50mVの振幅を有する、請求項6に記載のレシーバ。
【請求項９】
前記第2のサンプルラッチの出力を観測し、かつ前記第2のサンプルラッチの前記出力においてメタステーブル状態が観測されるまで前記レシーバのパラメータを調整するように構成されるプロセッサをさらに備え、
前記プロセッサは、前記レシーバ内のイコライザのパラメータおよび前記レシーバ内の増幅器の利得のうちの少なくとも一方を調整することによって前記レシーバの前記パラメータを調整するように構成される、
請求項6に記載のレシーバ。
【請求項１０】
前記第1のサンプルラッチの出力に結合される判定帰還型イコライザ(DFE)であって、前記第1のサンプルラッチの前記出力からの1つまたは複数のビットに基づいてシンボル間干渉(ISI)除去値を算出し、かつ前記ISI除去値に対応するISI除去コードを出力するように構成される判定帰還型イコライザと、
前記ISI除去コードをISI除去電圧に変換し、かつ前記ISI除去電圧を前記加算増幅器に出力するように構成される第3のDACであって、前記加算増幅器は、前記1つまたは複数のビットに対応するISIを除去するために前記データ信号に前記ISI除去電圧を印加する、第3のDACと
をさらに備える、請求項6に記載のレシーバ。
【請求項１１】
受信データパスに結合される第1の入力と、第2の入力とを有するサンプルラッチと、
前記サンプルラッチの前記第2の入力に結合される出力を有する第1のデジタルアナログ変換器(DAC)と、
出力を有する第2のDACと、
前記第2のDACの前記出力を前記サンプルラッチの前記第1の入力に選択的に結合するように構成されるスイッチと、
較正コントローラであって、データモードにおいて前記スイッチを開くように構成され、較正モードにおいて前記第2のDACの前記出力を前記サンプルラッチの前記第1の入力に結合するために前記スイッチを閉じるように構成される、較正コントローラと
を備え、
前記データモードにおいて、前記サンプルラッチの前記第1の入力が、前記受信データパスからデータ信号を受信し、前記較正モードにおいて、前記較正コントローラが前記第2のDACにコードを入力し、前記第2のDACが、前記受信されたコードを較正電圧に変換し、かつ前記較正電圧における前記サンプルラッチのオフセットを較正するために前記較正電圧を前記サンプルラッチの前記第1の入力に出力し、前記較正電圧は、前記データ信号に関する目標電圧レベルと同じ振幅を有する、レシーバ。
【請求項１２】
前記較正電圧は、少なくとも50mVの振幅を有する、請求項11に記載のレシーバ。
【請求項１３】
前記較正コントローラは、前記較正モードにおいて、前記第1のDACに複数の異なるオフセットコードを入力することによって、前記第1のDACによって出力されたオフセット相殺電圧を前記サンプルラッチの前記第2の入力に調整し、前記オフセット相殺電圧が調整されるときに前記サンプルラッチの出力を観測し、かつ前記複数のオフセットコードのうちの、メタステーブル状態が前記サンプルラッチの前記出力において観測されるオフセットコードを記録するように構成され、
前記データモードにおいて、前記第1のDACに前記記録されたオフセットコードを入力するように構成されるプロセッサをさらに備える、
請求項11に記載のレシーバ。
【請求項１４】
前記データモードにおいて、しきい値電圧に対応するしきい値コードを前記第1のDACに入力するように構成されるプロセッサをさらに備え、前記第1のDACは、前記しきい値コードを前記しきい値電圧に変換し、かつ前記しきい値コードを前記サンプルラッチの前記第2の入力に出力し、前記しきい値電圧は、前記データ信号に関する前記目標電圧レベルに対応し、
前記プロセッサは、前記データモードにおいて、前記サンプルラッチの出力を観測し、かつ前記サンプルラッチの前記出力においてメタステーブル状態が観測されるまで前記レシーバのパラメータを調整するように構成され、
前記プロセッサは、前記データモードにおいて、前記レシーバ内のイコライザのパラメータおよび前記レシーバ内の増幅器の利得のうちの少なくとも一方を調整することによって前記レシーバの前記パラメータを調整するように構成される、
請求項11に記載のレシーバ。
【請求項１５】
前記データ信号を増幅し、かつ前記増幅されたデータ信号を前記サンプルラッチの前記第1の入力に出力するように構成される増幅器をさらに備え、前記較正コントローラは、前記較正モードにおいて前記増幅器を無効化するように構成される、請求項11に記載のレシーバ。