【手続補正書】
【提出日】平成30年10月9日(2018.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路であって、
ゲート、前記回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタと、
前記第１のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記デバイスは、順方向バイアスされる場合、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（ＶＧＳ）を制限するように構成される、と、
電流で前記電圧制限デバイスをバイアスするように構成された第２のトランジスタ、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記第１のノードと接続され、および
前記第２のトランジスタのソースは、電位と接続される、と
を備える、回路。
【請求項２】
前記電圧制限デバイスは、ダイオード接続トランジスタを備え、好ましくは、
前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続され、好ましくは、
前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、請求項１に記載の回路。
【請求項３】
前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、請求項１に記載の回路。
【請求項４】
前記第１のトランジスタと平行に接続された第３のトランジスタをさらに備え、ここにおいて、前記第３のトランジスタのゲートは、前記第１のトランジスタのバイパスを制御するように構成され、好ましくは、
前記第３のトランジスタのソースおよびバルクは、互いに接続される、
請求項１に記載の回路。
【請求項５】
前記第２のノードと電気接地との間に接続されたキャパシタをさらに備え、好ましくは、
前記回路は、フィルタを備え、前記第１のノードは、前記フィルタの入力であり、前記第２のノードは、前記フィルタの出力である、
請求項１に記載の回路。
【請求項６】
前記電位は、電気接地である、請求項１に記載の回路。
【請求項７】
前記第１のトランジスタは、ＰＭＯＳトランジスタである、請求項１に記載の回路。
【請求項８】
前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備える、請求項７に記載の回路。
【請求項９】
前記第２のトランジスタは、ＮＭＯＳトランジスタである、請求項８に記載の回路。
【請求項１０】
前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと接続されたアノードおよび前記第１のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、請求項７に記載の回路。
【請求項１１】
前記第１のトランジスタは、ＮＭＯＳトランジスタである、請求項１に記載の回路。
【請求項１２】
前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備える、請求項１１に記載の回路。
【請求項１３】
前記第２のトランジスタは、ＰＭＯＳトランジスタである、請求項１２に記載の回路。
【請求項１４】
前記電圧制限デバイスは、前記第１のトランジスタの前記ゲートと接続されたアノードおよび前記第１のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、請求項１１に記載の回路。
【請求項１５】
方法であって、
ゲート、回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタを提供することと、
電流をソースまたはシンクするように第２のトランジスタを制御すること、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記回路の前記第１のノードと接続され、および、
前記第２のトランジスタのソースは、電位と接続される、と
前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（ＶＧＳ）を制限するように構成される、と、
を備える、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
[0046]  特許請求の範囲が上記で例示されたまさにその構成およびコンポーネントに限定されないことが理解されるべきである。様々な修正、変更、および変形が、上記に説明された方法および装置の配置、動作および詳細において、特許請求の範囲から逸脱することなく行われ得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  回路であって、
ゲート、前記回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタと、
前記第１のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記デバイスは、順方向バイアスされる場合、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（ＶＧＳ）を制限するように構成される、と、
電流で前記電圧制限デバイスをバイアスするように構成された第２のトランジスタ、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記第１のノードと接続され、および
前記第２のトランジスタのソースは、電位と接続される、と
を備える、回路。
[Ｃ２]  前記電圧制限デバイスは、ダイオード接続トランジスタを備える、Ｃ１に記載の回路。
[Ｃ３]  前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、Ｃ２に記載の回路。
[Ｃ４]  前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ３に記載の回路。
[Ｃ５]  前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ１に記載の回路。
[Ｃ６]  前記第１のトランジスタと平行に接続された第３のトランジスタをさらに備え、ここにおいて、前記第３のトランジスタのゲートは、前記第１のトランジスタのバイパスを制御するように構成される、Ｃ１に記載の回路。
[Ｃ７]  前記第３のトランジスタのソースおよびバルクは、互いに接続される、Ｃ６に記載の回路。
[Ｃ８]  前記第２のノードと電気接地との間に接続されたキャパシタをさらに備える、Ｃ１に記載の回路。
[Ｃ９]  前記回路は、フィルタを備え、前記第１のノードは、前記フィルタの入力であり、前記第２のノードは、前記フィルタの出力である、Ｃ８に記載の回路。
[Ｃ１０]  前記電位は、電気接地である、Ｃ１に記載の回路。
[Ｃ１１]  前記電位は、電源電圧である、Ｃ１に記載の回路。
[Ｃ１２]  前記第１のトランジスタは、ＰＭＯＳトランジスタである、Ｃ１に記載の回路。
[Ｃ１３]  前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備える、Ｃ１２に記載の回路。
[Ｃ１４]  前記第２のトランジスタは、ＮＭＯＳトランジスタである、Ｃ１３に記載の回路。
[Ｃ１５]  前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと接続されたアノードおよび前記第１のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、Ｃ１２に記載の回路。
[Ｃ１６]  前記第１のトランジスタは、ＮＭＯＳトランジスタである、Ｃ１に記載の回路。
[Ｃ１７]  前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備える、Ｃ１６に記載の回路。
[Ｃ１８]  前記第２のトランジスタは、ＰＭＯＳトランジスタである、Ｃ１７に記載の回路。
[Ｃ１９]  前記電圧制限デバイスは、前記第１のトランジスタの前記ゲートと接続されたアノードおよび前記第１のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、Ｃ１６に記載の回路。
[Ｃ２０]  方法であって、
ゲート、回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタを提供することと、
電流をソースまたはシンクするように第２のトランジスタを制御すること、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記回路の前記第１のノードと接続され、および、
前記第２のトランジスタのソースは、電位と接続される、と
前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（ＶＧＳ）を制限するように構成される、と、
を備える、方法。
[Ｃ２１]  前記電圧制限デバイスは、ダイオード接続トランジスタを備える、Ｃ２０に記載の方法。
[Ｃ２２]  前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、Ｃ２１に記載の方法。
[Ｃ２３]  前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続され、前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ２２に記載の方法。
[Ｃ２４]  前記第１のトランジスタと平行に接続された第３のトランジスタで前記第１のトランジスタのバイパスを制御すること、ここにおいて、前記第３のトランジスタのソースおよびバルクは、互いに接続される、
をさらに備える、Ｃ２０に記載の方法。
[Ｃ２５]  前記第１のトランジスタは、ＰＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備え、前記第２のトランジスタは、ＮＭＯＳトランジスタである、Ｃ２０に記載の方法。
[Ｃ２６]  前記第１のトランジスタは、ＮＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備え、前記第２のトランジスタは、ＰＭＯＳトランジスタである、Ｃ２０に記載の方法。