【手続補正書】
【提出日】平成30年2月16日(2018.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レギュレートされた出力電圧を提供するための回路であって、
第１の端子と第２の端子と第３の端子とを含むスイッチであって、前記第１の端子において入力信号を受け取り、前記第２の端子においてエラー信号を受け取るように構成され、前記入力信号と前記エラー信号とに応答して前記第３の端子において出力信号を生成するように更に構成される、前記スイッチと、
第１のトランジスタと第２のトランジスタとを含む第１のフィードバック回路であって、前記第１のトランジスタが第１のノードと第２のノードと第３のノードとを含み、前記第２のトランジスタが第４のノードと第５のノードと第６のノードとを含み、前記第１のノードと前記第２のノードとが前記出力信号を受け取るように配置されるように、前記第１のノードと前記第２のノードとが前記スイッチの前記第３の端子に結合され、前記第１のフィードバック回路が前記エラー信号を制御するように構成されるように、前記第５のノードが基準信号を受け取るように配置されて前記第４のノードが前記第２の端子に結合され、前記第３のノードと前記第６のノードとが互いに結合され、前記第１のトランジスタと前記第２のトランジスタとが、前記出力信号と前記基準信号との間の差に応答して前記スイッチの前記第２の端子において前記エラー信号を制御するように構成される、前記第１のフィードバック回路と、
前記エラー信号を感知するように構成され、それぞれ前記第１のトランジスタと前記第２のトランジスタとにおいて実質的に等しい電流を維持するために前記第２のノードと前記第４のノードとにおいてテール電流を生成するように構成され、それにより、前記出力信号の電圧を前記基準信号の電圧に実質的に等しくする、第２のフィードバック回路と、
を含む、回路。
【請求項２】
請求項１に記載の回路であって、
第７のノードと第８のノードとを含むトランジスタベースダイオードであって、前記第７のノードが前記入力信号を受け取るように配置され、前記第８のノードが前記第４のノードと前記第２の端子とに結合される、前記トランジスタベースダイオードを更に含む、回路。
【請求項３】
請求項２に記載の回路であって、
前記第２のフィードバック回路が、
前記スイッチの前記第２の端子に結合される第３のトランジスタであって、前記トランジスタベースダイオードの電流をミラーするように構成される、前記第３のトランジスタと、
第４のトランジスタと第５のトランジスタとを含む電流ミラー回路であって、前記第４のトランジスタが前記第３のトランジスタに結合され、前記第５のトランジスタが前記第３のノードと前記第６のノードとに結合され、それにより、前記第１のトランジスタと前記第２のトランジスタとからテール電流をシンクし、前記第４のトランジスタが、前記第３のトランジスタから電流をソースするように構成され、前記第５のトランジスタが、前記第４のトランジスタにおいて前記第３のトランジスタからソースされる前記電流の実質的に２倍である前記第５のトランジスタにおける前記テール電流として、前記第５のトランジスタにおいて電流をミラーするように構成される、前記電流ミラー回路と、
を含む、回路。
【請求項４】
請求項３に記載の回路であって、
前記第５のトランジスタが前記第４のトランジスタの幾何学的寸法の実質的に２倍の幾何学的寸法を有する、回路。
【請求項５】
請求項３に記載の回路であって、
前記スイッチが金属酸化物半導体（ＭＯＳ）トランジスタである、回路。
【請求項６】
請求項５に記載の回路であって、
前記トランジスタベースダイオードが前記スイッチより小さな幾何学的な寸法とされる、回路。
【請求項７】
請求項３に記載の回路であって、
前記第５のトランジスタにおける前記テール電流が前記トランジスタベースダイオードを流れる電流の２倍である、回路。
【請求項８】
請求項２に記載の回路であって、
前記第３のノードと前記第６のノードとを接地に結合する第１のバイアス回路であって、前記第１のトランジスタと前記第２のトランジスタとから第１のテール電流をシンクするように構成される、前記第１のバイアス回路を更に含む、回路。
【請求項９】
請求項８に記載の回路であって、
前記第２のトランジスタにおいてバイアス電流を提供するように構成される第２のバイアス回路を更に含む、回路。
【請求項１０】
請求項９に記載の回路であって、
前記第１のテール電流が前記バイアス電流の約２倍である、回路。
【請求項１１】
レギュレートされた出力電圧を提供するための回路であって、
第１の端子と第２の端子と第３の端子とを含むスイッチであって、前記第１の端子において電力供給入力を受け取り、前記第２の端子においてエラー信号を受け取るように構成され、前記電力供給入力と前記エラー信号とに応答して前記第３の端子において出力信号を生成するように更に構成される、前記スイッチと、
第１のトランジスタと第２のトランジスタとを含み、前記エラー信号を制御する第１のフィードバック回路であって、前記第１のトランジスタが第１のノードと第２のノードと第３のノードとを含み、前記第２のトランジスタが第４のノードと第５のノードと第６のノードとを含み、前記第１のノードと前記第２のノードとが前記出力信号を受け取るように配置されるように前記第１のノードと前記第２のノードとが前記スイッチの前記第３の端子に結合され、前記第１のフィードバック回路が前記エラー信号を制御するように構成されるように前記第５のノードが基準信号を受け取るように構成されて前記第４のノードが前記第２の端子に結合され、前記第３のノードと前記第６のノードとが互いに結合され、前記第１のトランジスタと前記第２のトランジスタとが、前記出力信号と前記基準信号との間の差に応答して前記スイッチの前記第２の端子において前記エラー信号を制御するように構成される、前記第１のフィードバック回路と、
第７のノードと第８のノードとを含むトランジスタベースダイオードであって、前記第７のノードが前記入力信号を受け取るように配置され、前記第８のノードが前記第４のノードと前記第２の端子とに結合される、前記トランジスタベースダイオードと、
前記エラー信号を感知するように構成され、それぞれ前記第１のトランジスタと前記第２のトランジスタとにおいて実質的に等しい電流を維持するために前記第２のノードと前記第４のノードとにおいてテール電流を生成するように構成され、それにより、前記出力信号の電圧を前記基準信号の電圧に実質的に等しくする、第２のフィードバック回路と、
前記第２のフィードバック回路に結合される適合フィルタであって、前記第２のフィードバック回路の利得を、閾値周波数より大きい動作周波数での前記第１のフィードバック回路の利得より小さく低減するように構成される、前記適合フィルタと、
を含む、回路。
【請求項１２】
請求項１１に記載の回路であって、
前記第２の端子に結合されるフィルタ回路であって、前記トランジスタベースダイオードに関連付けられる極を、前記回路のユニティゲイン帯域幅の外に移すように構成される、前記フィルタ回路を更に含む、回路。
【請求項１３】
請求項１１に記載の回路であって、
前記適合フィルタが少なくとも１つの抵抗器とキャパシタとを含む、回路。
【請求項１４】
請求項１１に記載の回路であって、
前記第２のフィードバック回路が、
前記スイッチの前記第２の端子に結合される第３のトランジスタであって、前記トランジスタベースダイオードの電流をミラーするように構成される、前記第３のトランジスタと、
第４のトランジスタと第５のトランジスタとを含む電流ミラー回路であって、前記第４のトランジスタが前記第３のトランジスタに結合され、前記第５のトランジスタが前記第３のノードと前記第６のノードとに結合され、それにより、前記第１のトランジスタと前記第２のトランジスタとからテール電流をシンクし、前記第４のトランジスタが、前記第３のトランジスタから電流をソースするように構成され、前記第５のトランジスタが、前記第４のトランジスタにおいて前記第３のトランジスタからソースされる前記電流の実質的に２倍である前記第５のトランジスタにおける前記テール電流として、前記第５のトランジスタにおいて電流をミラーするように構成される、前記電流ミラー回路と、
を含む、回路。
【請求項１５】
請求項１４に記載の回路であって、
前記第５のトランジスタが前記第４のトランジスタの幾何学的寸法の実質的に２倍の幾何学的寸法を有する、回路。
【請求項１６】
請求項１４に記載の回路であって、
前記スイッチが金属酸化物半導体（ＭＯＳ）トランジスタである、回路。
【請求項１７】
請求項１６に記載の回路であって、
前記トランジスタベースダイオードが前記スイッチより小さな幾何学的寸法とされる、回路。
【請求項１８】
請求項１４に記載の回路であって、
前記第５のトランジスタにおける前記テール電流が、前記トランジスタベースダイオードにおいて流れる電流の２倍である、回路。
【請求項１９】
請求項１４に記載の回路であって、
前記第３のノードと前記第６のノードとを接地サプライに結合する第１のバイアス回路であって、前記第１のトランジスタと前記第２のトランジスタとから第１のテール電流をシンクするように構成される、前記第１のバイアス回路を更に含む、回路。
【請求項２０】
請求項１９に記載の回路であって、
前記第２のトランジスタにおいてバイアス電流を提供するように構成される第２のバイアス回路を更に含む、回路。