【誤訳訂正書】
【提出日】平成30年10月22日(2018.10.22)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
三角波発生を伴うパルス密度変調デジタル／アナログコンバータであって、
入力を有するパルス密度変調発生器と、
前記パルス密度変調発生器の出力に結合される低域通過フィルタと、
前記パルス密度変調発生器の入力に三角波形を表すデジタル値を提供する出力を有する、三角波発生器と
を備え、
前記パルス密度変調発生器の出力パルスシーケンスは、前記三角波発生器によって発生される前記デジタル値によって決定され、前記低域通過フィルタは、前記三角波形を出力する、パルス密度変調デジタル／アナログコンバータ。
【請求項２】
前記三角波発生器は、最大デジタル値に達するまでデジタル値を単調増加し、次いで、最小デジタル値に達するまでデジタル値を単調減少する、加算器および積算器を備える、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項３】
前記単調増加するデジタル値は、前記最小デジタル値から前記最大デジタル値になり、前記単調減少するデジタル値は、前記最大デジタル値から前記最小デジタル値になり、前記最大および最小値は、それぞれのレジスタに記憶される、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項４】
パルス密度変調デジタル／アナログコンバータは、前記単調増加するデジタル値および前記単調減少するデジタル値を反復するように構成される、請求項３に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項５】
前記最大デジタル値は、プログラム可能である、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項６】
前記最小デジタル値は、プログラム可能である、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項７】
前記単調増加するデジタル値の変化率は、プログラム可能である、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項８】
前記単調減少するデジタル値の変化率は、プログラム可能である、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項９】
前記パルス密度変調発生器からのパルス密度は、前記デジタル値に比例する、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１０】
前記低域通過フィルタからの出力は、アナログ三角波を提供する、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１１】
前記単調増加するデジタル値の変化率は、前記アナログ三角波形の正のスロープを決定する、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１２】
前記単調減少するデジタル値の変化率は、前記アナログ三角波形の負のスロープを決定する、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１３】
前記最大デジタル値は、前記アナログ三角波形の最大振幅を決定する、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１４】
前記最小デジタル値は、前記アナログ三角波形の最小振幅を決定する、請求項２に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１５】
前記パルス密度変調発生器は、
積算器と、
インクリメントレジスタと、
前記積算器の入力に結合される出力、前記インクリメントレジスタの出力に結合される第１の入力、および前記積算器の出力に結合される第２の入力を有する、加算器と、
前記加算器からの桁上げ出力に結合される入力を有する、フリップフロップと
を備える、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１６】
前記低域通過フィルタは、少なくとも１つの極性を有する、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１７】
前記低域通過フィルタは、少なくとも１つの抵抗器と、少なくとも１つのコンデンサとを備える、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１８】
前記三角波発生器は、
スロープ積算器と、
前記スロープ積算器の出力に結合される高値比較器と、
前記スロープ積算器の出力に結合される低値比較器と、
加算器と、
前記加算器の入力に結合される出力を有する、スロープレジスタと、
制御論理と
を備え、
前記デジタル値は、前記三角波発生器によって提供される、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項１９】
第１のスロープステップマルチプレクサと、通常スロープより大きい値を選択し、低域通過フィルタにスロープ方向の変化を迅速に追跡させるための制御論理とをさらに備える、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項２０】
前記パルス密度変調発生器、低域通過フィルタおよび三角波発生器は、混合信号集積回路内に提供される、請求項１に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項２１】
前記混合信号集積回路は、マイクロコントローラである、請求項２０に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項２２】
前記混合信号集積回路は、マイクロプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路、およびプログラマブル論理アレイから成る群から選択される、請求項２０に記載のパルス密度変調デジタル／アナログコンバータ。
【請求項２３】
アナログ波形をパルス幅変調パルス列に変換するためのシステムであって、前記システムは、
アナログ信号に結合される第１の入力を有する、アナログ比較器と、
請求項１〜２３のうちの１項に記載のパルス密度変調デジタル／アナログコンバータに結合される第２の入力と
を備え、
前記アナログ比較器からの出力は、前記アナログ信号を表すパルス幅変調パルス列を備える、システム。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】三角波発生を伴うパルス密度変調デジタルアナログ変換器
【技術分野】
【０００１】
本開示は、パルス幅変調（ＰＷＭ）オーディオアプリケーションに関し、より具体的には、スロープおよびパルス密度変調（ＰＤＭ）発生器と、ブランキングおよび遅延論理と、低域通過フィルタとを備える、アナログ波形をパルスのデジタルＰＷＭ列に変換するために使用される三角波発生を提供する、デジタル／アナログコンバータ（ＤＡＣ）に関する。
【背景技術】
【０００２】
全てのクラスＤ変調技法は、オーディオ信号についての情報をパルスのストリームにエンコードする。概して、パルス幅は、オーディオ信号の振幅にリンクされ、パルスのスペクトルは、所望のオーディオを含む。大部分の一般的変調技法は、パルス幅変調（ＰＷＭ）である。概念上、ＰＷＭは、入力オーディオ信号と、固定された搬送波周波数で起動する、三角形またはランプアップおよびダウン波形を比較する。これは、搬送波周波数においてパルスのストリームを生成する。搬送波周波数の各周期内において、ＰＷＭパルスのデューティ比は、オーディオ信号の振幅に比例する。ＰＷＭは、出力段における切替損失を制限するために十分に低い、数百キロヘルツのＰＷＭ搬送波周波数において１００−ｄＢまたはより良好なオーディオバンドＳＮＲを可能にするため、魅力的である。また、多くのＰＷＭ変調器は、約１００％変調まで安定し、概念上、オーバーロード点まで高出力電力を可能にする。したがって、三角波の振幅（高さ）およびスロープが、所与のアナログ入力信号を用いて、ＰＷＭ変調器の最適性能のために調節されることが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００３】
したがって、ＰＤＭ  ＤＡＣのデジタル論理においてユーザによって設定され得るランプレートおよび電圧レベル等のパラメータを用いて、三角波形を自動的に発生させる、パルス密度変調（ＰＤＭ）デジタル／アナログコンバータ（ＤＡＣ）の必要性がある。
【０００４】
ある実施形態によると、三角波発生を伴うパルス密度変調デジタル／アナログコンバータ（ＰＤＭ  ＤＡＣ）は、パルス密度変調（ＰＤＭ）発生器と、ＰＤＭ発生器の出力に結合される低域通過フィルタと、ＰＤＭ発生器に結合され得る出力を有する、三角波発生器とを備えてもよく、ＰＤＭ発生器の出力は、三角波発生器によって発生されたデジタル値によって決定されてもよい。
【０００５】
さらなる実施形態によると、三角波発生器は、最大デジタル値に到達し得るまで単調増加デジタル値を、次いで、最小デジタル値に到達し得るまで単調減少デジタル値を発生させてもよい。さらなる実施形態によると、単調増加デジタル値は、最小デジタル値から最大デジタル値になってもよく、単調減少デジタル値は、最大デジタル値から最小デジタル値になってもよい。さらなる実施形態によると、単調増加デジタル値および単調減少デジタル値は、反復してもよい。さらなる実施形態によると、最大デジタル値は、プログラム可能であってもよい。さらなる実施形態によると、最小デジタル値は、プログラム可能であってもよい。さらなる実施形態によると、単調増加デジタル値の変化率は、プログラム可能であってもよい。さらなる実施形態によると、単調減少デジタル値の変化率は、プログラム可能であってもよい。
【０００６】
さらなる実施形態によると、ＰＤＭ発生器からのパルス密度は、デジタル値に比例してもよい。さらなる実施形態によると、低域通過フィルタからの出力は、アナログ三角波を提供してもよい。さらなる実施形態によると、単調増加デジタル値の変化率は、アナログ三角波形の正のスロープを決定してもよい。さらなる実施形態によると、単調減少デジタル値の変化率は、アナログ三角波形の負のスロープを決定してもよい。さらなる実施形態によると、最大デジタル値は、アナログ三角波形の最大振幅を決定してもよい。さらなる実施形態によると、最小デジタル値は、アナログ三角波形の最小振幅を決定してもよい。
【０００７】
さらなる実施形態によると、ＰＤＭ発生器は、積算器と、インクリメントレジスタと、積算器の入力に結合される出力、インクリメントレジスタの出力に結合される第１の入力、および積算器の出力に結合される第２の入力を有する、加算器と、加算器からの桁上げ出力に結合される入力を有する、フリップフロップとを備えてもよい。さらなる実施形態によると、低域通過フィルタは、少なくとも１つの極性を有してもよい。さらなる実施形態によると、低域通過フィルタは、少なくとも１つの抵抗器および少なくとも１つのコンデンサを備えてもよい。
【０００８】
さらなる実施形態によると、三角波発生器は、スロープ積算器と、スロープ積算器の出力に結合される高値比較器と、スロープ積算器の出力に結合される低値比較器と、加算器と、加算器の入力に結合される出力を有する、スロープレジスタと、制御論理とを備えてもよく、デジタル値は、三角波発生器によって提供されてもよい。さらなる実施形態によると、第１のスロープステップマルチプレクサおよび制御論理は、通常スロープより大きい値を選択し、低域通過フィルタにスロープ方向の変化を迅速に追跡させるために提供されてもよい。さらなる実施形態によると、ＰＤＭ発生器、低域通過フィルタ、および三角波発生器は、混合信号集積回路内に提供されてもよい。さらなる実施形態によると、混合信号集積回路は、マイクロコントローラであってもよい。さらなる実施形態によると、混合信号集積回路は、マイクロプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、およびプログラマブル論理アレイ（ＰＬＡ）から成る群から選択されてもよい。
【０００９】
さらなる実施形態によると、アナログ波形をパルス幅変調（ＰＷＭ）パルス列に変換するためのシステムは、アナログ信号に結合される第１の入力を有する、アナログ比較器と、パルス密度変調（ＰＤＭ）発生器、ＰＤＭ発生器の出力に結合される低域通過フィルタ、ＰＤＭ発生器に結合される出力を有する三角波発生器を備え得る、ＰＤＭ  ＤＡＣに結合される第２の入力とを備えてもよく、ＰＤＭ発生器の出力は、三角波発生器によって発生されたデジタル値によって決定されてもよく、アナログ比較器からの出力は、アナログ信号を表すＰＷＭパルス列を備えてもよい。
（項目１）
三角波発生を伴うパルス密度変調デジタル／アナログコンバータ（ＰＤＭ  ＤＡＣ）であって、
パルス密度変調（ＰＤＭ）発生器と、
上記ＰＤＭ発生器の出力に結合される低域通過フィルタと、
上記ＰＤＭ発生器に結合される出力を有する、三角波発生器と、
を備え、
上記ＰＤＭ発生器の出力は、上記三角波発生器によって発生されるデジタル値によって決定される、ＰＤＭ  ＤＡＣ。
（項目２）
上記三角波発生器は、最大デジタル値に達するまで単調増加デジタル値を、次いで、最小デジタル値に達するまで単調減少デジタル値を発生させる、項目１に記載のＰＤＭ  ＤＡＣ。
（項目３）
上記単調増加デジタル値は、上記最小デジタル値から上記最大デジタル値になり、上記単調減少デジタル値は、上記最大デジタル値から上記最小デジタル値になる、項目１または２に記載のＰＤＭ  ＤＡＣ。
（項目４）
上記単調増加デジタル値および上記単調減少デジタル値は、反復する、項目３に記載のＰＤＭ  ＤＡＣ。
（項目５）
上記最大デジタル値は、プログラム可能である、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目６）
上記最小デジタル値は、プログラム可能である、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目７）
上記単調増加デジタル値の変化率は、プログラム可能である、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目８）
上記単調減少デジタル値の変化率は、プログラム可能である、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目９）
上記ＰＤＭ発生器からのパルス密度は、上記デジタル値に比例する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１０）
低域通過フィルタからの出力は、アナログ三角波を提供する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１１）
上記単調増加デジタル値の変化率は、上記アナログ三角波形の正のスロープを決定する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１２）
上記単調減少デジタル値の変化率は、上記アナログ三角波形の負のスロープを決定する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１３）
上記最大デジタル値は、上記アナログ三角波形の最大振幅を決定する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１４）
上記最小デジタル値は、上記アナログ三角波形の最小振幅を決定する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１５）
上記ＰＤＭ発生器は、
積算器と、
インクリメントレジスタと、
上記積算器の入力に結合される出力、上記インクリメントレジスタの出力に結合される第１の入力、および上記積算器の出力に結合される第２の入力を有する、加算器と、
上記加算器からの桁上げ出力に結合される入力を有する、フリップフロップと、
を備える、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１６）
低域通過フィルタは、少なくとも１つの極性を有する、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１７）
低域通過フィルタは、少なくとも１つの抵抗器と、少なくとも１つのコンデンサとを備える、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１８）
上記三角波発生器は、
スロープ積算器と、
上記スロープ積算器の出力に結合される高値比較器と、
上記スロープ積算器の出力に結合される低値比較器と、
加算器と、
上記加算器の入力に結合される出力を有する、スロープレジスタと、
制御論理と、
を備え、
上記デジタル値は、上記三角波発生器によって提供される、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目１９）
第１のスロープステップマルチプレクサと、通常スロープより大きい値を選択し、低域通過フィルタにスロープ方向の変化を迅速に追跡させるための制御論理とをさらに備える、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目２０）
上記ＰＤＭ発生器、低域通過フィルタおよび三角波発生器は、混合信号集積回路内に提供される、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目２１）
上記混合信号集積回路は、マイクロコントローラである、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目２２）
上記混合信号集積回路は、マイクロプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、およびプログラマブル論理アレイ（ＰＬＡ）から成る群から選択される、上記項目のいずれかに記載のＰＤＭ  ＤＡＣ。
（項目２３）
アナログ波形をパルス幅変調（ＰＷＭ）パルス列に変換するためのシステムであって、
アナログ信号に結合される第１の入力を有する、アナログ比較器と、
項目１に記載のＰＤＭ  ＤＡＣに結合される第２の入力と、
を備え、
上記アナログ比較器からの出力は、上記アナログ信号を表すＰＷＭパルス列を備える、システム。
【図面の簡単な説明】
【００１０】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【００１１】
【図１】図１は、本開示の教示による、三角波形出力、比較器、およびＰＷＭ信号調整を伴う、ＰＤＭ  ＤＡＣを備える、デジタルオーディオＰＷＭアプリケーションのための回路の概略ブロック図を図示する。
【図２】図２は、本開示の教示による、図１に示される回路を使用した三角波デジタルオーディオＰＷＭアプリケーションのためのタイミング関係を示す、概略グラフを図示する。
【図３】図３は、本開示の具体的例示的実施形態による、簡略化されたＰＤＭ  ＤＡＣの概略ブロック図を図示する。
【図４】図４は、本開示の具体的例示的実施形態による、図３のＰＤＭ  ＤＡＣと組み合わせて使用され、反復周期的三角波形出力を提供する、スロープ発生器の概略ブロック図を図示する。
【図５】図５は、本開示の具体的例示的実施形態による、三角波モード制御論理の概略ブロック図を図示する。
【００１２】
本開示は、種々の修正および代替形態を受けるが、その具体的例示的実施形態が、図面に示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定するものではなく、対照的に、本開示は、添付の請求項によって定義される全修正および均等物を網羅することを意図することを理解されたい。
【発明を実施するための形態】
【００１３】
三角波発生を伴うＰＤＭ  ＤＡＣは、アナログ信号の時変振幅のデジタルパルス幅変調（ＰＤＭ）パルス列表現を発生させるために、三角波基準電圧をアナログ比較器に発生させる低コスト方法を提供する。三角波発生を伴うＰＤＭ  ＤＡＣは、実質的に、デジタル設計であって、したがって、設計移植は、新しいプロセス技術に移行するとき、問題ではない。その大量のデジタルコンテンツは、プロセススケーリングに良好に対応する。「三角波」および「三角波形」は、本明細書では互換可能に使用されるであろう。三角波は、その三角形形状に由来した非正弦波波形である。これは、周期的で、区分的に線形で、かつ連続的な実関数である。物理学では、波は、エネルギーの伝達によって同伴される、物質または空間を通して進行する擾乱または発振である。
【００１４】
本開示の種々の実施形態によると、位相積算器型回路が、パルスの出力ストリームを発生させる。パルスストリームの密度は、加算器のビット幅によって支持される最大値に対する入力データ値に比例する。出力パルス密度は、所望の出力電圧を表す。パルスストリームは、抵抗器−コンデンサ（ＲＣ）低域通過フィルタを用いてフィルタ処理され、アナログ電圧をもたらしてもよい。より速いクロックレートは、より小さい出力フィルタの使用を支持し、回路コストを削減する。本回路は、三角波発生を提供し、ＤＡＣ出力は、ユーザ規定最大振幅値と最小振幅値との間でユーザ規定レート（スロープ）においてランプアップおよびダウンする。アップおよびダウン三角波ランプレート（アップおよびダウンスロープ）は、異なりかつ独立する、または同一であってもよい。
【００１５】
ここで図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号によって表され、類似要素は、異なる小文字添え字を伴う同一番号によって表されるであろう。
【００１６】
図１を参照すると、描写されるのは、本開示の教示による、三角波形出力、比較器、およびＰＷＭ信号調整を伴う、ＰＤＭ  ＤＡＣを備える、デジタルオーディオＰＷＭアプリケーションのための回路の概略ブロック図である。ＰＤＭ  ＤＡＣ１０６は、全てユーザ選択可能である、選択可能周期の高および低振幅およびランプアップおよびダウン（スロープ）レートを有する、三角波形を提供する。図２を参照すると、描写されるのは、本開示の教示による、図１に示される回路を使用した三角波デジタルオーディオＰＷＭアプリケーションのためのタイミング関係を示す、概略グラフである。図１および２に示される実施例では、オーディオ入力および三角波は両方とも、ゼロ（０）ボルトにおけるアナログオーディオ入力に関して、ＰＷＭ出力パルスのデューティ比が約５０％であるように、０ボルトの周囲を中心とする。大振幅の正の入力に関しては、これは、約１００％であって、大振幅の負の入力に関しては、これは、約ゼロ％である。オーディオ振幅が三角波のものを超える場合、完全変調が生じ（１００％オンまたはオフパルス幅）、パルス列が、切替を停止し、個々の周期内のデューティ比は、ゼロ（０）％または１００％のいずれかである。
【００１７】
図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、簡略化されたＰＤＭ  ＤＡＣの概略ブロック図である。概して、番号１０６によって表される、ＰＤＭ  ＤＡＣは、ＰＤＭ発生器３００と、低域通過フィルタ３５０とを備えてもよい。ＰＤＭ発生器３００は、積算器レジスタ３１０と、インクリメント値（ＤＡＣ値）レジスタ３１８と、加算器（ａｄｄｅｒ）（サマー（ｓｕｍｍｅｒ））３１４と、第１のマルチプレクサ３２２と、第２のマルチプレクサ３２４と、ＤＡＣｌｏｗ  ＳＦＲレジスタ３３２と、ＤＡＣＬＯレジスタ３２８と、ＤＡＣＤＡＴ  ＳＦＲレジスタ３３０と、ＤＡＣＨＩレジスタ３２６と、Ｄラッチ３２０とを備えてもよい。加算器（サマー）３１４は、インクリメント値レジスタ３１８内の値に比例するレートでパルス出力を有する、桁あふれした桁上げ出力（ＣＯ）信号３１６を発生させる。ＣＯ信号３１６は、ラッチ３２０のＤ−入力に結合される。Ｄラッチ３２０のＱ−出力は、低域通過フィルタに結合されてもよく、例えば、抵抗器Ｒ１、Ｒ２とコンデンサＣ１およびＣ２とは、（ＲＣ）低域通過フィルタ３３０を形成する。図３に示される低域通過フィルタ３３０は、２極性ＲＣ低域通過フィルタであるが、任意のタイプの低域通過フィルタが、使用されてもよく、本明細書で検討される。
【００１８】
積算器レジスタ３１０および加算器３１４は、インクリメント値レジスタ３１８からのインクリメント値を加算器３１４内の積算和に一定に加算する。非ゼロ入力値に関して、積算和は、最終的に、桁あふれし、本桁あふれは、加算器３１４からのＣＯ信号３１６を介して示され得る。桁あふれが生じる率は、インクリメント値レジスタ３１８からのインクリメント値対加算器３１４が取り扱うことができる最大値のサイズに関連する。例えば、１２−ビット加算器３１４は、０ｘＦＦＦの最大出力を有する。加算器３１４への入力、積算器値、および入力値が、０ｘＦＦＦを超える場合、ＣＯ信号３１６が、発生される。入力値が大きいほど、より頻繁に、ＣＯ信号３１６が発生され得る。ＣＯ信号３１６から得られたパルスストリームは、次いで、低域通過フィルタ３５０を用いてフィルタ処理されてもよい。低域通過フィルタ３５０から得られたアナログ出力電圧は、インクリメント値レジスタ３１８からのデータ入力インクリメント値に比例する。低域通過フィルタ３５０は、完全ＰＤＭ  ＤＡＣ１０６の主要「コスト」であり得る。ＰＤＭ  ＤＡＣ１０６のためのより高いクロックレートを使用して、低域通過フィルタ３５０内でのより小さい構成要素の使用を可能にし、したがって、そのコストを削減させる。より高いクロックレートはまた、より高い変換速度を支持し、ＰＤＭ  ＤＡＣ１０６をより広範囲のアプリケーションに使用可能にする。しかしながら、より高いクロックレートの使用はまた、ＰＤＭ  ＤＡＣ１０６の電流消費も増加させるであろう。任意の低域通過フィルタ回路設計が、使用され、Ｄラッチ３２０のＱ−出力をフィルタ処理し、アナログ電圧信号を生成してもよいことが検討され、本開示の範囲内であって、回路設計における当業者および本開示の利益を有する者は、そのような低域通過フィルタ回路を容易に設計可能であり得る。
【００１９】
ＳＦＲ（特殊機能レジスタ）ＤＡＣＬＯＷ３３２およびＤＡＣＤＡＴ３３０は、ユーザのソフトウェアによって規定されるような所望のＤＡＣ電圧設定を記憶する、入力レジスタである。ＤＡＣＬＯ３２８およびＤＡＣＨＩ３２６レジスタは、ユーザの設定をプロセッサクロックドメイン内のＳＦＲレジスタからＰＤＭ  ＤＡＣの高速クロックドメインに伝達する。マルチプレクサ３２４は、三角波形発生の立ち上がりまたは立ち下がり部分の間、制御論理によって規定されるようなＤＡＣＬＯ３２８またはＤＡＣＨＩ３２６のいずれかを選択する。マルチプレクサ３２２は、マルチプレクサ３２４からのデータまたはスロープ積算器４５８からのデータのいずれかを選択する。三角波形動作の間、マルチプレクサ３２２は、常時、スロープ積算器４５８からのデータを選択する。三角波発生では、マルチプレクサ３２４によって選択されたデータは、マルチプレクサ４６０を介して、スロープ積算器４５８の入力に送信される。ＤＡＣＬＯ３２８レジスタからの低データは、三角波の上向きスロープ部分の開始時にスロープ積算器４５８を初期化するために使用される。ＤＡＣＨＩ３２６レジスタからの高データは、三角波の下向きスロープ部分の開始時にスロープ積算器４５８を初期化するために使用される。
【００２０】
図４を参照すると、描写されるのは、本開示の具体的例示的実施形態による、図３のＰＤＭ  ＤＡＣと組み合わせて使用され、反復周期的三角波形出力を提供する、スロープ発生器の概略ブロック図である。周期的三角波形発生（三角波モード）の間、ＰＤＭ  ＤＡＣ１０６への入力データ値は、プロセスが終了されるまで、繰り返し、線形のユーザ規定レートで増加／減少される。三角波モードは、単調増加および減少スロープの反復サイクルであって、自動制御され、外部制御信号に依拠しない。概して、番号４００によって表される、三角波発生器は、三角波形発生を提供し、ＰＤＭ  ＤＡＣ１０６出力は、ユーザ規定最大振幅値と最小振幅値との間でユーザ規定レートにおいてランプアップおよびダウンする。三角波形発生モードでは、積算器回路は、他方の限界に達するように方向を変化させ、スロープ発生器４００は、正のスロープと負のスロープとの間で一定に変化するであろう。
【００２１】
図４は、中間データ値を算出し、ＰＤＭ  ＤＡＣ１０６がある規定された値から別の値に移行するにつれて、ＰＤＭ  ＤＡＣ１０６が制御されたスロープを発生させることを可能にする、回路を示す。本回路は、ＰＤＭクロック発生器周波数の半分（例えば、２５０ＭＨｚ公称）で動作してもよい。反復周期的三角波形を発生させるために使用される、スロープ発生器４００は、スロープ積算器４５８と、加算器４６２と、スロープ入力レジスタ４６４と、スロープ恒等比較器４５２および４５４と、２の補数発生器４７０と、スケーリングマルチプレクサ４６７と、マルチプレクサ４６０および４６６とを備えてもよい。スロープ発生器４００の機能は、ＤＡＣデータ値をユーザ定義レートでインクリメント／デクリメントさせ、所望の端点値に達するようにすることである。三角波発生のために、スロープ発生器４００は、三角波関数を生成する。ユーザからのスロープ入力データは、スロープ回路の反復あたりのインクリメント／デクリメント量を規定する。本回路は、例えば、限定ではないが、１６ビット幅であって、予期されるスロープ持続時間およびＤＡＣデータ値にわたって十分な分解能を提供し得る。負のスロープに関して、スロープ入力値は、負のスロープを支持するように、スロープ加算器４６２への入力に先立って、２の補数の負の値に変換されてもよい。
【００２２】
制御論理４５６は、多くの目的を有するが、三角波発生に関して、図５に示される回路（要素５７０、５７２、５７４、５７６、５７８、５８０、５８２、５８４、５８６）は、制御論理４５６を詳細に説明する。制御論理は、波方向フリップフロップ５８２を介して、三角波形の方向（上向きまたは下向き）を定義する。波方向フリップフロップ５８２の制御論理出力は、マルチプレクサ４６６および排他的ＯＲゲート４６８を介した真数または補数の三角波スロープインクリメント／デクリメント値の選択を介して、スロープ積算器４５８がインクリメントされるかまたはデクリメントされるかを制御する。ＳＬＰＣＯＮ  ＳＦＲレジスタ４７２は、ユーザ規定の正のスロープインクリメントレートを記憶する一方、２の補数回路４７０は、負のスロープデクリメントレートを発生させる。マルチプレクサ４６６は、制御論理４５６内の波方向フリップフロップ５８２の出力に基づいて、正のインクリメント値または負のインクリメント（デクリメント）のいずれかを選択する。マルチプレクサ４６７は、初期ジャンプをスローププロセスの開始時に提供し、フィルタ３５０の応答における遅れを低減させるために使用されてもよい。排他的ＯＲゲート４６８の目的は、三角波形を下向きの代わりに上向きにさせ、次いで、上向き方向の代わりに下向きにさせるように、制御回路の極性をオーバーライド（反転）する選択肢をユーザに提供することである。いくつかのアプリケーションは、波形が三角波形に沿って高状態または低状態のいずれかで開始することを所望し得る。
【００２３】
図５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、三角波モード制御論理の概略ブロック図である。波方向フリップフロップ５８２は、各立ち上がりまたは立ち下がりエッジシーケンスの完了時に交互する。波方向フリップフロップ５８２は、スロープ発生器のためのインクリメント／デクリメント値を選択し、かつ適切なデジタル比較器４５２、４５４（図４）を選択し、スロープ立ち上がりまたは立ち下がりスロープを終了させる。波形態の高および低点は、それぞれ、ＤＡＣＤＡＴレジスタ３３０およびＤＡＣＬＯＷレジスタ３３２（図３）を介して規定されてもよい。三角波形のスロープは、ＳＬＰＤＡＴレジスタ４７２（図４）によって規定されてもよい。
【００２４】
三角波の立ち上がりおよび立ち下がり時間および周波数は、ＳＬＰＣＯＮレジスタ４７２を介して制御されてもよい。スローププロセスの一番最初のクロックサイクルは、規定された値の代わりに、スケーリングされた値を選択し、迅速なＤＡＣ応答をＤＡＣ軌道に提供してもよい。スローププロセスの全後続クロックサイクルに関して、スロープ発生器は、ＤＡＣデータ値をインクリメント／デクリメントさせるためのＳＬＰＣＯＮレジスタ４７２からの規定されたデータ値を使用する。三角波モードは、アナログ入力信号が三角波基準信号を使用してアナログ比較器を介してサンプリングされる、デジタルオーディオアプリケーションにおいて有用である（図１参照）。アプリケーション開始時、ＤＡＣ出力電圧は、ゼロである。ＤＡＣが、イネーブルにされ（ＤＡＣＯＮ＝１）、ＴＷＭＥビットが、設定され（ＴＷＭＥ＝１）、スロープ関数が、イネーブルにされる（ＳＬＯＰＥＮ＝１）。スロープの極性は、ＰＳＥ信号によって、ＸＯＲゲート４６８の入力に選択されてもよい。ＰＳＥ信号は、ＳＬＰＣＯＮレジスタ４７２内のビットから導出されてもよい。
【００２５】
三角波関数は、「４」ステッププロセスである。クリアされた波方向フリップフロップ５８２が、ＤＡＣＤＡＴレジスタ３３０をスロープ最大限界値として選択する。スロープ方向は、正として設定されてもよい。ＤＡＣＨＩＧＥＱデジタル比較器４５２が、サイクルの立ち上がりエッジ部分を終了させるための信号として選択される。スロープ積算器４５８が、ＤＡＣＨＩＧＥＱ比較器４５２からの出力がアサートされるまで、値を増加させる。波方向フリップフロップ５８２が、設定される。波方向フリップフロップ５８２は、ＤＡＣＬＯレジスタ３２８をスロープ最小限界値として選択する。スロープ方向は、負として設定される。ＤＡＣＬＯＬＥＱ比較器４５４が、サイクルの立ち下がりエッジ部分を終了させるための信号として選択される。スロープ積算器４５８が、ＤＡＣＬＯＬＥＱ信号がＤＡＣＬＯＬＥＱ比較器４５４からアサートされるまで、値を減少させる。波方向フリップフロップ５８２は、クリアされる。サイクルは、反復する。ＤＡＣＤＡＴレジスタ３３０およびＤＡＣＬＯレジスタ３２８は、三角波形態のための最大および最小値を規定する。ＤＡＴレジスタ３３０は、三角波形のためのランプアップおよびランプダウンレートを規定する。
【００２６】
ＦＳＳ信号は、スロープまたはランププロセスの第１の反復のためにアサートされてもよい。ＦＳＳ信号は、次いで、アナログ低域通過フィルタ３５０に意図されるスロープ関数を迅速に追跡させるように、通常スロープインクリメント／デクリメントより大きい値、例えば、１６ｘを選択し、ＤＡＣ電圧に十分な変化を提供し、低域通過フィルタ３５０が、所望のスロープを迅速に追跡することを可能にしてもよい。ＤＡＣ値のこのわずかな段階的変化は、低域通過フィルタ３５０が応答することに役立つ、電圧差を生成する。スローププロセスの第１のクロックサイクル（三角波セグメントを含む）では、波方向変化信号（図５）は、ＮＯＲゲート５８６の出力からアサートされてもよい。波方向変化信号は、スロープモード開始信号でＯＲ演算され、スケーリングマルチプレクサ４６７（図４）を制御するＦＳＳ（第１のステップスケーリング）信号を発生させてもよい。
【００２７】
波方向フリップフロップ５８２は、スロープ発生器４００がＤＡＣＤＡＴレジスタ３３０内の高ＤＡＣ値を上回る、またはＤＡＣＬＯＷレジスタ３３２内の低ＤＡＣ値を下回るにつれて、設定およびクリアされる。波方向フリップフロップ５８２は、スロープが正の限界までランプアップし、次いで、負の限界まで降下するにつれて交互する。サイクルは、三角波モードがイネーブルにされている（ＴＷＭＥ＝１）限り、反復する。アナログフィルタに意図されるスロープ関数を迅速に追跡させるために、スローププロセスの第１のサイクルは、１６ｘスケーリングされたインクリメント／デクリメント値（図示せず）を使用してもよい。ＤＡＣ値のこのわずかな段階的変化は、フィルタが応答することに役立つ、電圧差を生成する。スローププロセスの第１のクロックサイクルでは、波方向変化信号は、排他的ＯＲゲート５８６の出力からアサートされる。
【００２８】
前述の回路機能、例えば、ＰＤＭ発生器、低域通過フィルタ、および三角波発生器は、混合信号集積回路、例えば、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理アレイ（ＰＬＡ）、および同等物内に提供されてもよい。
【００２９】
ＰＤＭ  ＤＡＣに関する付加的背景情報は、２０１４年３月１０日に出願され、「Ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｓｌｏｐｅ  Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｆｕｎｃｔｉｏｎ」と題された、Ｂｒｙａｎ  Ｋｒｉｓ、Ａｎｄｒｅａｓ  Ｒｅｉｔｅｒ、およびＴｉｂｏｒ  Ｆｕｔｏによる共同所有の米国特許第出願第１４／２０２，４２０号により完全に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００３０】
本開示の実施形態が、本開示の例示的実施形態を参照することによって描写、説明、および定義されたが、そのような参照は、本開示の限定を含意するものではなく、そのような限定が推測されるものでもない。開示される主題は、当業者および本開示の利益を有する者に想起されるであろうように、形態および機能における大幅な修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【誤訳訂正３】
【訂正対象書類名】図面
【訂正対象項目名】図３
【訂正方法】変更
【訂正の内容】
【図３】
2017535199.tif 000001
【誤訳訂正４】
【訂正対象書類名】図面
【訂正対象項目名】図４
【訂正方法】変更
【訂正の内容】
【図４】
2017535199.tif 000002