【手続補正書】
【提出日】平成30年6月19日(2018.6.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部メモリに接続するためのメモリ物理層インタフェース（ＰＨＹ）であって、コントローラを含むメモリＰＨＹを備え、
前記コントローラは、
トレーニングアルゴリズムによって生成されたトレーニングシーケンス又はコマンドが通過する信号経路を特徴付けるシード情報を基本入出力システム（ＢＩＯＳ）から受信することなく、前記メモリＰＨＹと前記外部メモリとの間のタイミング遅延及び電圧オフセットの解決に向けて収束するように、前記トレーニングアルゴリズムに基づいて、前記外部メモリと通信するための前記メモリＰＨＹのトレーニングを制御する、装置。
【請求項２】
前記トレーニングアルゴリズムは、シードレストレーニングアルゴリズムである、請求項１に記載の装置。
【請求項３】
外部メモリに接続するためのメモリ物理層インタフェース（ＰＨＹ）であって、コントローラを含むメモリＰＨＹと、
第１のトレーニングエンジンと、を備え、
前記コントローラは、
トレーニングアルゴリズムに基づいて、前記外部メモリと通信するための前記メモリＰＨＹのトレーニングを制御し、
前記第１のトレーニングエンジンは、前記トレーニングアルゴリズムに基づいて前記コントローラによって生成された制御信号に応じて、前記外部メモリに送られるプログラム可能なコマンドのシーケンスを高速に生成する、装置。
【請求項４】
前記第１のトレーニングエンジンによって生成された制御信号に応じて、前記外部メモリに送られるトレーニングデータのシーケンスを生成するための第２のトレーニングエンジンをさらに備える、請求項３に記載の装置。
【請求項５】
前記外部メモリから受信したシーケンスを、前記第２のトレーニングエンジンによって生成された前記トレーニングシーケンスと比較するための第３のトレーニングエンジンをさらに備える、請求項４に記載の装置。
【請求項６】
前記第１のトレーニングエンジンは、前記トレーニングアルゴリズムに基づいて、前記第２のトレーニングエンジン及び前記第３のトレーニングエンジンのうち少なくとも１つによって実行されるタスクの実行を順序付ける、請求項５に記載の装置。
【請求項７】
前記第３のトレーニングエンジンは、前記外部メモリからのデータ読み出し及び前記外部メモリへのデータ書き込みの少なくとも１つのために前記メモリＰＨＹによって用いられるタイミングパラメータ及び電圧オフセットパラメータのうち少なくとも１つを調整する、請求項５に記載の装置。
【請求項８】
前記第３のトレーニングエンジンは、サンプリングされたトレーニングデータの正確なサンプル及び不正確なサンプルの数に基づいて、前記タイミングパラメータ及び前記電圧オフセットパラメータのうち少なくとも１つを決定する、請求項７に記載の装置。
【請求項９】
前記トレーニングアルゴリズムは、シードレストレーニングアルゴリズムである、請求項３に記載の装置。
【請求項１０】
メモリ物理層インタフェース（ＰＨＹ）に含まれるコントローラにて、トレーニングアルゴリズムに基づいて、外部メモリと通信するための前記メモリＰＨＹをトレーニングするための制御信号を生成すること、を含み、
前記制御信号を生成することは、前記トレーニングアルゴリズムによって生成されたトレーニングシーケンス又はコマンドが通過する信号経路を特徴付けるシード情報を基本入出力システム（ＢＩＯＳ）から受信することなく、前記メモリＰＨＹと前記外部メモリとの間のタイミング遅延及び電圧オフセットの解決に向けて前記トレーニングアルゴリズムが収束するように、前記制御信号を生成することを含む、方法。
【請求項１１】
前記制御信号を生成することは、シードレストレーニングアルゴリズムに基づいて前記制御信号を生成することを含む、請求項１０に記載の方法。
【請求項１２】
メモリ物理層インタフェース（ＰＨＹ）に含まれるコントローラにて、トレーニングアルゴリズムに基づいて、外部メモリと通信するための前記メモリＰＨＹをトレーニングするための制御信号を生成することと、
第１の制御信号を前記コントローラから第１のトレーニングエンジンへ提供することであって、前記第１のトレーニングエンジンは、前記第１の制御信号に応じて、前記外部メモリに送られるコマンドのシーケンスを高速で生成する、ことと、を含む、方法。
【請求項１３】
第２の制御信号を前記第１のトレーニングエンジンから第２のトレーニングエンジンへ提供することであって、前記第２のトレーニングエンジンは、前記第１のトレーニングエンジンからの前記第２の制御信号に応じて、前記外部メモリに送られるトレーニングシーケンスを生成することをさらに含む、請求項１２に記載の方法。
【請求項１４】
第３の制御信号を前記第１のトレーニングエンジンから第３のトレーニングエンジンへ提供することであって、前記第３のトレーニングエンジンは、前記第３の制御信号に応じて、前記外部メモリから受信したシーケンスを、前記第２のトレーニングエンジンによって生成された前記トレーニングシーケンスと比較することをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第２のトレーニングエンジン及び前記第３のトレーニングエンジンのうち少なくとも１つによって実行されるタスクの実行を、前記第１のトレーニングエンジンが、前記第２のトレーニングエンジン及び前記第３のトレーニングエンジンのうち少なくとも１つに対して提供される信号に基づいて順序付けすることをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記第３のトレーニングエンジンにて、前記外部メモリからのデータ読み出し及び前記外部メモリへのデータ書き込みのうち少なくとも１つのために前記メモリＰＨＹによって用いられるタイミング遅延及び電圧オフセットのうち少なくとも１つを決定することをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記タイミング遅延及び前記電圧オフセットのうち少なくとも１つを決定することは、サンプリングされたトレーニングデータ内の正確なサンプル及び不正確なサンプルの所定の比率に基づいて、前記タイミング遅延及び前記電圧オフセットのうち少なくとも１つを決定することを含む、請求項１６に記載の方法。
【請求項１８】
前記制御信号を生成することは、シードレストレーニングアルゴリズムに基づいて前記制御信号を生成することを含む、請求項１２に記載の方法。
【請求項１９】
実行可能な命令のセットを具体化するコンピュータ可読記憶媒体であって、
前記実行可能な命令のセットは、少なくとも１つのプロセッサに対して、
トレーニングアルゴリズムに基づいて、外部メモリと通信するためのメモリ物理層インタフェース（ＰＨＹ）をトレーニングするための制御信号を生成することであって、前記メモリＰＨＹは前記少なくとも１つのプロセッサを含み、前記少なくとも１つのプロセッサは、前記トレーニングアルゴリズムによって生成されたトレーニングシーケンス又はコマンドが通過する信号経路を特徴付けるシード情報を基本入出力システム（ＢＩＯＳ）から受信することなく、前記メモリＰＨＹと前記外部メモリとの間のタイミング遅延及び電圧オフセットの解決に向けてシードレストレーニングアルゴリズムが収束するように、前記シードレストレーニングアルゴリズムに基づいて前記制御信号を生成する、こと、を実行させるように操作する、コンピュータ可読記憶媒体。