【手続補正書】
【提出日】平成30年4月10日(2018.4.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、前記（２M−１）個の並列段の各段は、第１の電流を生成するように、また、差分データに応答してスイッチの第１の対を介して前記ＤＡＣの１対の電流加算ノードに前記第１の電流を供給するように構成される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各段は、抵抗ネットワークとスイッチの第２の対とを備え、前記（Ｎ−Ｍ）個の段の各段は、第２の電流を生成するように、また、差分データに応答してスイッチの前記第２の対を介して前記段の前記抵抗ネットワークに前記第２の電流を供給するように構成され、各抵抗ネットワークは、前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングするように、また、前記１対の電流加算ノードに前記スケーリングされた電流を供給するように構成される、
を備え、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離される
ＮビットＤＡＣ。
【請求項２】
前記（Ｎ−Ｍ）個の段の各段は、
前記段の前記抵抗ネットワークの第１の抵抗素子と並列に結合された第１の容量素子と、
前記段の前記抵抗ネットワークの第２の抵抗素子と並列に結合された第２の容量素子と
を備える、請求項１に記載のＮビットＤＡＣ。
【請求項３】
前記（Ｎ−Ｍ）個の段の各段は、
前記第１の容量素子および前記第１の抵抗素子と直列をなす第３の抵抗素子と、
前記第２の容量素子および前記第２の抵抗素子と直列をなす第４の抵抗素子と
をさらに備える、請求項２に記載のＮビットＤＡＣ。
【請求項４】
各々前記（Ｎ−Ｍ）個の段の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間に位置する、請求項２に記載のＮビットＤＡＣ。
【請求項５】
それぞれの（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、それぞれのインピーダンスを有する、請求項２に記載のＮビットＤＡＣ。
【請求項６】
前記１対の電流加算ノードに結合された差動増幅器を備えるインピーダンス減衰器をさらに備え、前記インピーダンス減衰器は、前記電流加算ノードの各ノードのインピーダンスを維持するように、また、前記差動増幅器の利得によって規定される範囲内に前記電流加算ノード間の電圧差を維持するように構成される、請求項１に記載のＮビットＤＡＣ。
【請求項７】
スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の段のうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、請求項２に記載のＮビットＤＡＣ。
【請求項８】
それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上でそれぞれの容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、請求項２に記載のＮビットＤＡＣ。
【請求項９】
前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ−１）番目の段から前記（Ｎ−Ｍ）番目の段を分離し、前記（Ｎ−Ｍ）番目の段はＮ番目のビットに対応する、請求項２に記載のＮビットＤＡＣ。
【請求項１０】
前記（２M−１）個および（Ｎ−Ｍ）個の段に対応するスイッチドライバをさらに備え、
ここにおいて、前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスケーリングされる、請求項１に記載のＮビットＤＡＣ。
【請求項１１】
Ｎビットデジタル信号をアナログ信号に変換する方法であって、
前記デジタル信号のＭ個の最上位ビットに関連付けられる（２M−１）個の並列段の各段において第１の電流を生成することと、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記第１の電流の各々を供給することと、
前記デジタル信号の（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段の各段において第２の電流を生成することと、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは前記ＮビットＤＡＣのすべての残りの段から分離される、
差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給することと、各ネットワークは前記（Ｎ−Ｍ）個の段の各々に関連付けられる、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングすることと、
前記１対の電流加算ノードに前記スケーリングされた電流を供給することと、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持することと、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持することと、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記アナログ信号の値を規定する、
を備える方法。
【請求項１２】
前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、
第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合される、
請求項１１に記載の方法。
【請求項１３】
前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、
請求項１２に記載の方法。
【請求項１４】
前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、請求項１２に記載の方法。
【請求項１５】
それぞれの（Ｎ−Ｍ）個の抵抗ネットワークがそれぞれのインピーダンスを有する、請求項１２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
[0074]以上の説明は、当業者が本明細書で説明された様々な態様を実行できるようにするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつかの（some）」という語は「１つまたは複数の」を表す。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示されたいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、その要素が「のための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、前記（２M−１）個の並列段の各段は、第１の電流を生成するように、また、差分データに応答してスイッチの第１の対を介して前記ＤＡＣの１対の電流加算ノードに前記第１の電流を供給するように構成される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各段は、抵抗ネットワークとスイッチの第２の対とを備え、前記（Ｎ−Ｍ）個の段の各段は、第２の電流を生成するように、また、差分データに応答してスイッチの前記第２の対を介して前記段の前記抵抗ネットワークに前記第２の電流を供給するように構成され、各抵抗ネットワークは、前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングするように、また、前記１対の電流加算ノードに前記スケーリングされた電流を供給するように構成される、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離されるＮビットＤＡＣ。
[Ｃ２]  前記（Ｎ−Ｍ）個の段の各段は、
前記段の前記抵抗ネットワークの第１の抵抗素子と並列に結合された第１の容量素子と、
前記段の前記抵抗ネットワークの第２の抵抗素子と並列に結合された第２の容量素子とを備える、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ３]  前記（Ｎ−Ｍ）個の段の各段は、
前記第１の容量素子および前記第１の抵抗素子と直列をなす第３の抵抗素子と、
前記第２の容量素子および前記第２の抵抗素子と直列をなす第４の抵抗素子とをさらに備える、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ４]  各々前記（Ｎ−Ｍ）個の段の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子の間に位置する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ５]  それぞれの（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、それぞれのインピーダンスを有する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ６]  前記１対の電流加算ノードに結合された差動増幅器を備えるインピーダンス減衰器をさらに備え、前記インピーダンス減衰器は、前記電流加算ノードの各ノードのインピーダンスを維持するように、また、前記差動増幅器の利得によって規定される範囲内に前記電流加算ノード間の電圧差を維持するように構成される、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ７]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の段のうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ８]  それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上でそれぞれの容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、Ｃ２に記載のＮビット（ＤＡＣ）。
[Ｃ９]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ−１）番目の段から前記（Ｎ−Ｍ）番目の段を分離し、前記（Ｎ−Ｍ）番目の段はＮ番目のビットに対応する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ１０]  前記（２M−１）個および（Ｎ−Ｍ）個の段に対応するスイッチドライバをさらに備え、
ここにおいて、前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスケーリングされる、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ１１]  Ｎビットデジタル信号をアナログ信号に変換する方法であって、
前記デジタル信号のＭ個の最上位ビットに関連付けられる（２M−１）個の並列段の各段において第１の電流を生成することと、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記第１の電流の各々を供給することと、
前記デジタル信号の（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段の各段において第２の電流を生成することと、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは前記ＮビットＤＡＣのすべての残りの段から分離される、
差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給することと、各ネットワークは前記（Ｎ−Ｍ）個の段の各々に関連付けられる、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングすることと、
前記１対の電流加算ノードに前記スケーリングされた電流を供給することと、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持することと、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持することと、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記アナログ信号の値を規定する、を備える方法。
[Ｃ１２]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、
第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合される、Ｃ１１に記載の方法。
[Ｃ１３]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、Ｃ１２に記載の方法。
[Ｃ１４]  前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、Ｃ１２に記載の方法。
[Ｃ１５]  それぞれの（Ｎ−Ｍ）個の抵抗ネットワークがそれぞれのインピーダンスを有する、Ｃ１２に記載の方法。
[Ｃ１６]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の抵抗ネットワークのうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍のキャパシタンスを有する、Ｃ１２に記載の方法。
[Ｃ１７]  それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、それらの間に置かれたそれぞれの容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、Ｃ１２に記載の方法。
[Ｃ１８]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段に関連付けられる前記容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段のうちの前記（Ｎ−Ｍ）番目の段と（Ｎ−Ｍ−１）番目の段との間に置かれる、Ｃ１２に記載の方法。
[Ｃ１９]  前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるように、前記様々な段に対応してスケーリングされる、Ｃ１１に記載の方法。
[Ｃ２０]  Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
デジタルデータのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、
前記（２M−１）個の段の各段において第１の電流を生成するための手段と、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記生成された第１の電流を供給するための手段と、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離されるように、前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、
前記（Ｎ−Ｍ）個の段の各段において第２の電流を生成するための手段と、
各々が前記（Ｎ−Ｍ）個の段の各々に関連付けられる（Ｎ−Ｍ）個の抵抗ネットワークと、
差分データに応答してスイッチの第２の対を介して前記（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給するための手段と、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、各抵抗ネットワークに供給された前記電流をスケーリングするための手段と、
前記１対の電流加算ノードに前記スケーリングされた電流を供給するための手段と、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持するための手段と、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持するための手段と、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記ＮビットＤＡＣによって発生されるアナログ信号の値を規定する、を備えるＮビットＤＡＣ。
[Ｃ２１]  前記（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークごとに、
第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、
第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合される、Ｃ２０に記載のＮビットＤＡＣ。
[Ｃ２２]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２３]  前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２４]  それぞれの抵抗ネットワークが、それぞれのインピーダンスを有する、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２５]  前記（Ｎ−Ｍ）個の段のうちの１つまたは複数の前記抵抗素子または前記容量素子は、前記（Ｎ−Ｍ）個の最下位ビットの整合仕様に従って個別に調整される、Ｃ２４に記載のＮビットＤＡＣ。
[Ｃ２６]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記容量素子のうちの１つは、前記ＭＯＳトランジスタのうちの対応する１つのドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２７]  それぞれの容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、それぞれの（Ｎ−Ｍ）個の段と、隣接する（Ｎ−Ｍ）個の段との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２８]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の前記容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段のうちの前記（Ｎ−Ｍ）番目の段と（Ｎ−Ｍ−１）番目の段との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２９]  前記様々な段に対応するスイッチを駆動するための手段と、
前記スイッチをスケーリングするための手段と、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスイッチを駆動するための手段とをさらに備える、Ｃ２０に記載のＮビットＤＡＣ。
[Ｃ３０]  前記（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、不連続な区分のセグメント型Ｒ−２Ｒ構造を備える、Ｃ１に記載のＮビットＤＡＣ。