【手続補正書】
【提出日】平成29年12月8日(2017.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
位相検出回路であって、
基準信号のための第１の入力と、
前記基準信号と比較される入力信号のための第２の入力と、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記入力信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記第１の入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記第２の入力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、位相検出回路。
【請求項２】
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、請求項１に記載の回路。
【請求項３】
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータをさらに備える、請求項１に記載の回路。
【請求項４】
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータをさらに備える、請求項３に記載の回路。
【請求項５】
前記第１の入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートをさらに備える、請求項１に記載の回路。
【請求項６】
前記第２の入力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートをさらに備える、請求項５に記載の回路。
【請求項７】
イネーブル入力をさらに備え、前記イネーブル入力は、前記第１の論理ＡＮＤゲートにおいて前記第１の入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記第２の入力と論理的にＡＮＤ演算される、請求項６に記載の回路。
【請求項８】
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記第１の入力および第２の入力と接続される、請求項１に記載の回路。
【請求項９】
前記Ｓ−Ｒラッチは、前記基準信号および前記入力信号の立ち上がりエッジに応答するように構成される、請求項１に記載の回路。
【請求項１０】
前記Ｓ−Ｒラッチは、２つの相互結合された論理ＮＡＮＤゲートを備える、請求項１に記載の回路。
【請求項１１】
遅延ロックループ（ＤＬＬ）であって、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための請求項１の前記位相検出回路と
を備え、ここにおいて、前記第１の入力は、前記ＤＬＬの前記入力に接続され、前記第２の入力は、前記ＤＬＬの前記出力に接続される、ＤＬＬ。
【請求項１２】
前記ＤＬＬは、前記ＤＬＬの前記出力における前記遅延した信号が、乗率で乗算された前記基準信号の周波数に等しい周波数を有するように構成された乗算ＤＬＬ（ＭＤＬＬ）である、請求項１１に記載のＤＬＬ。
【請求項１３】
前記選択論理は、前記遅延した信号の各立ち下がりエッジで１だけ値を増分するカウンタを備え、前記選択論理は、前記カウンタの前記値が前記乗率に等しくなった後に論理高レベルで前記選択信号を出力し、前記遅延した信号の次の立ち上がりエッジで、前記カウンタの前記値は０にリセットされ、前記選択論理は、論理低レベルで前記選択信号を出力する、請求項１２に記載のＤＬＬ。
【請求項１４】
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、請求項１１に記載のＤＬＬ。
【請求項１５】
ワイヤレス通信のための装置であって、
少なくとも１つのアンテナと、
前記少なくとも１つのアンテナを介して信号を受信するための受信機または信号を送信するための送信機のうちの少なくとも１つと
を備え、ここにおいて、前記受信機または前記送信機のうちの前記少なくとも１つは、請求項１１の前記ＤＬＬを備える、装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
[0062]  本願の特許請求の範囲が、上に例示された構成およびコンポーネントそのものに限定されないことが理解されるべきである。様々な修正、変更、および変形が、本願の特許請求の範囲から逸脱せずに、上述された方法および装置の配列、動作、および詳細でなされ得る。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
位相検出回路であって、
基準信号のための第１の入力と、
前記基準信号と比較される入力信号のための第２の入力と、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記入力信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記第１の入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記第２の入力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、位相検出回路。
［Ｃ２］
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、Ｃ１に記載の回路。
［Ｃ３］
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータをさらに備える、Ｃ１に記載の回路。
［Ｃ４］
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータをさらに備える、Ｃ３に記載の回路。
［Ｃ５］
前記第１の入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートをさらに備える、Ｃ１に記載の回路。
［Ｃ６］
前記第２の入力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートをさらに備える、Ｃ５に記載の回路。
［Ｃ７］
イネーブル入力をさらに備え、前記イネーブル入力は、前記第１の論理ＡＮＤゲートにおいて前記第１の入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記第２の入力と論理的にＡＮＤ演算される、Ｃ６に記載の回路。
［Ｃ８］
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記第１の入力および第２の入力と接続される、Ｃ１に記載の回路。
［Ｃ９］
前記Ｓ−Ｒラッチは、前記基準信号および前記入力信号の立ち上がりエッジに応答するように構成される、Ｃ１に記載の回路。
［Ｃ１０］
前記Ｓ−Ｒラッチは、２つの相互結合された論理ＮＡＮＤゲートを備える、Ｃ１に記載の回路。
［Ｃ１１］
遅延ロックループ（ＤＬＬ）であって、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための位相検出回路と
を備え、前記位相検出回路は、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記遅延した信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記ＤＬＬの前記入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記ＤＬＬの前記出力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、ＤＬＬ。
［Ｃ１２］
前記ＤＬＬは、前記ＤＬＬの前記出力における前記遅延した信号が、乗率で乗算された前記基準信号の周波数に等しい周波数を有するように構成された乗算ＤＬＬ（ＭＤＬＬ）である、Ｃ１１に記載のＤＬＬ。
［Ｃ１３］
前記選択論理は、前記遅延した信号の各立ち下がりエッジで１だけ値を増分するカウンタを備え、前記選択論理は、前記カウンタの前記値が前記乗率に等しくなった後に論理高レベルで前記選択信号を出力し、前記遅延した信号の次の立ち上がりエッジで、前記カウンタの前記値は０にリセットされ、前記選択論理は、論理低レベルで前記選択信号を出力する、Ｃ１２に記載のＤＬＬ。
［Ｃ１４］
前記Ｄフリップフロップの前記論理入力は、論理高レベルに保持される、Ｃ１１に記載のＤＬＬ。
［Ｃ１５］
前記Ｓ−Ｒラッチの前記第１の出力と前記Ｄフリップフロップの前記クロック入力との間に接続された第１のインバータと、
前記Ｓ−Ｒラッチの前記第２の出力と前記Ｄフリップフロップの前記リセット入力との間に接続された第２のインバータと
をさらに備える、Ｃ１１に記載のＤＬＬ。
［Ｃ１６］
前記ＤＬＬの前記入力と前記Ｓ−Ｒラッチの前記リセット入力との間に接続された第１の論理ＡＮＤゲートと、
前記ＤＬＬの前記出力と前記Ｓ−Ｒラッチの前記セット入力との間に接続された第２の論理ＡＮＤゲートと
をさらに備える、Ｃ１１に記載のＤＬＬ。
［Ｃ１７］
前記選択信号は、前記第１の論理ＡＮＤゲートにおいて前記ＤＬＬの前記入力と論理的にＡＮＤ演算され、前記第２の論理ＡＮＤゲートにおいて前記ＤＬＬの前記出力と論理的にＡＮＤ演算される、Ｃ１６に記載のＤＬＬ。
［Ｃ１８］
前記Ｓ−Ｒラッチは、前記位相検出回路が完全差動であるように、前記ＤＬＬの前記入力および前記ＤＬＬの前記出力と接続される、Ｃ１１に記載のＤＬＬ。
［Ｃ１９］
前記Ｓ−Ｒラッチは、前記基準信号および前記遅延した信号の立ち上がりエッジに応答するように構成される、Ｃ１１に記載のＤＬＬ。
［Ｃ２０］
ワイヤレス通信のための装置であって、
少なくとも１つのアンテナと、
前記少なくとも１つのアンテナを介して信号を受信するための受信機または信号を送信するための送信機のうちの少なくとも１つと
を備え、ここにおいて、前記受信機または前記送信機のうちの前記少なくとも１つは、遅延ロックループ（ＤＬＬ）を備え、前記ＤＬＬは、
基準信号のための入力と、
前記基準信号に対して遅延した信号のための出力と、
前記遅延した信号を生成するための１つまたは複数の遅延ゲートを備えた遅延チェーンと、ここにおいて、前記遅延ゲートのうちの最後のゲートは、前記ＤＬＬの前記出力と接続される、
前記ＤＬＬの前記出力と接続され、また前記遅延した信号に基づいて選択信号を出力するように構成された選択論理と、
前記遅延チェーンにおける前記遅延ゲートのうちの第１のゲートに出力するための前記基準信号か前記遅延した信号かを選択するように前記選択信号によって制御されるマルチプレクサと、
前記遅延した信号を前記基準信号と比較するための位相検出回路と
を備え、前記位相検出回路は、
セット入力、リセット入力、第１の出力、および第２の出力を有するセット−リセット（Ｓ−Ｒ）ラッチと、
論理入力、クロック入力、リセット入力、および論理出力を有する遅延（Ｄ）フリップフロップと
を備え、ここにおいて、前記遅延した信号が前記基準信号より先行しているか遅れているかを前記Ｄフリップフロップの前記論理出力が示すように、前記ＤＬＬの前記入力は、前記Ｓ−Ｒラッチの前記リセット入力と接続され、前記ＤＬＬの前記出力は、前記Ｓ−Ｒラッチの前記セット入力と接続され、前記Ｓ−Ｒラッチの前記第１の出力は、前記Ｄフリップフロップの前記クロック入力と接続され、前記Ｓ−Ｒラッチの前記第２の出力は、前記Ｄフリップフロップの前記リセット入力と接続される、装置。