【手続補正書】
【提出日】平成30年4月18日(2018.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
ｐ型半導体材料を含む基板と、
前記基板に配置されるｎ型埋め込み層であって、
アンチモンとヒ素とそれらの組み合わせとから成るグループから選択されるドーパントでの第１のドーピング濃度を有し、前記基板の頂部表面より下に埋め込み頂部表面を有する、メイン層と、
前記メイン層の下に位置し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する、軽くドープされた層と、
を含む、前記ｎ型埋め込み層と、
を含む、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
前記ｐ型半導体材料が、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、
前記メイン層におけるｎ型ドーパントの少なくとも５０パーセントがアンチモンである、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記基板を介して貫通することなく前記基板の下部層に達するように前記ｎ型埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記基板に接する誘電体ライナーを含む、前記ディープトレンチ構造を更に含む、半導体デバイス。
【請求項５】
請求項４に記載の半導体デバイスであって、
前記ディープトレンチ構造が、前記基板の前記頂部表面に定義される閉ループ構成を含む、半導体デバイス。
【請求項６】
請求項４に記載の半導体デバイスであって、
前記基板の前記頂部表面から延在して前記ディープトレンチ構造と前記ｎ型埋め込み層の前記埋め込み頂部表面とに隣接する、ｎ型の自己整合されたシンカーを更に含む、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、
前記基板内に配置されるｎ型シンカーであって、前記ｎ型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、前記ｎ型シンカーを更に含む、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、
前記第１のドーピング濃度が５×１０１８ｃｍ−３よりも大きく、前記第２のドーピング濃度が１×１０１６ｃｍ−３から１０×１０１７ｃｍ−３までの範囲である、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、
前記第１のドーピング濃度が前記第２のドーピング濃度よりも少なくとも５０倍大きい、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、
前記ｎ型埋め込み層に結合される電極であって、前記ｎ型埋め込み層を８０ボルトと１１０ボルトの間にバイアスするように構成される、前記電極を更に含む、半導体デバイス。
【請求項１１】
半導体デバイスであって、
第１の導電型の第１のドーパントを含む第１の半導体層と、
前記第１の半導体層上に位置する第２の半導体層であって、前記第１の導電型の第２のドーパントを含み、前記第１の半導体層から離れて面する頂部表面を有する、前記第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間の接合内に位置する埋め込み層であって、
前記第１の半導体層内の第１の埋め込み層であって、前記第１の導電型と反対の第２の導電型の第３のドーパントを含み、第１のドーピング濃度を有する、前記第１の埋め込み層と、
前記第１の埋め込み層上に位置する第２の埋め込み層であって、前記第１のドーピング濃度よりも高い第２のドーピング濃度で前記第２の導電型の第４のドーパントを含む、前記第２の埋め込み層と、
を有する、前記埋め込み層と、
を含む、半導体デバイス。
【請求項１２】
請求項１１に記載の半導体デバイスであって、
前記第２の埋め込み層が、前記第１の半導体層と前記第２の半導体層との間の前記接合にわたって延在する、半導体デバイス。
【請求項１３】
請求項１１に記載の半導体デバイスであって、
前記第２の埋め込み層が、前記第２の半導体層内に位置する頂部層と、前記第１の半導体層内に位置して前記頂部層に隣接する底部層とを含む、半導体デバイス。
【請求項１４】
請求項１１に記載の半導体デバイスであって、
前記第１の半導体層を介して貫通することなしに前記第１の半導体層に達するように前記第２の半導体層の前記頂部表面から前記埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記第１の半導体層に接する誘電体ライナーを含む、前記ディープトレンチ構造を更に含む、半導体デバイス。
【請求項１５】
請求項１１に記載の半導体デバイスであって、
前記第２の半導体層から前記埋め込み層に延在し、閉ループ構造を有するシンカーを更に含む、半導体デバイス。
【請求項１６】
半導体デバイスを形成する方法であって、
ｐ型半導体材料を含む基板の第１のエピタキシャル層を提供することと、
第１の注入層を形成するために、第１のｎ型ドーパントを第１のドーズ量で前記基板に注入することと、
第２の注入層を形成するために、第２のｎ型ドーパントを前記第１のドーズ量よりも少ない第２のドーズ量で１００ｋｅＶを上回るエネルギーで前記基板に注入することと、
前記基板にｐ型エピタキシャル層を定義し、前記ｐ型エピタキシャル層の上に位置するｎ型埋め込み層を形成するために、少なくとも３０分間の１１５０℃〜１２２５℃の温度での第１の熱駆動プロセスにおいて、前記基板を加熱することと、
を含み、
前記ｎ型埋め込み層が、
第１のドーピング濃度と前記基板の頂部表面より下の埋め込み頂部表面とを有するメイン層と、
前記ｐ型エピタキシャル層より上で前記メイン層より下に位置し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する、軽くドープされた層と、
を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記第１のｐ型エピタキシャル層における前記ｐ型半導体材料が、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する、方法。
【請求項１８】
請求項１６に記載の方法であって、
前記第１のｎ型ドーパントが、アンチモンを含み、５×１０１４ｃｍ−２より大きい前記第１のドーズ量で注入される、方法。
【請求項１９】
請求項１６に記載の方法であって、
前記第１のｎ型ドーパントが、リンを含み、前記基板にわたって注入される、方法。
【請求項２０】
請求項１６に記載の方法であって、
前記ｎ型埋め込み層が局地化されたｎ型埋め込み層を含むように、前記第１のｎ型ドーパントが、リンを含み、注入マスクにより露出されたエリアを介して前記基板に注入される、方法。
【請求項２１】
請求項１６に記載の方法であって、
前記第１のｐ型エピタキシャル層が形成された後に、少なくとも１２０分間の１１２５℃〜１２００℃の温度での第２の熱駆動プロセスにおいて、前記基板を加熱することを更に含む、方法。
【請求項２２】
請求項１６に記載の方法であって、
前記基板を介して貫通することなしに前記第１のｐ型エピタキシャル層に達するように、前記ｎ型埋め込み層を介して前記基板の前記頂部表面から延在する、前記基板におけるディープトレンチを形成することと、
前記ディープトレンチの底部部分を覆い、前記基板に接する誘電体ライナーを形成することと、
を更に含む、方法。
【請求項２３】
請求項２２に記載の方法であって、
前記ディープトレンチが、前記基板の前記頂部表面に定義される閉ループ構成を含む、方法。
【請求項２４】
請求項２２に記載の方法であって、
前記ｎ型埋め込み層の前記埋め込み頂部表面に隣接する、前記基板におけるｎ型の自己整合されたシンカーを形成するように、前記ディープトレンチが形成された後に、前記ディープトレンチに近接する前記基板に第３のｎ型ドーパントを注入することを更に含む、方法。
【請求項２５】
請求項１６に記載の方法であって、
前記ｎ型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、前記基板におけるｎ型シンカーを形成することを更に含む、方法。