(57)【特許請求の範囲】
【請求項１】
抵抗変化ランダムアクセスメモリ（ＲＲＡＭ：Resistive Random Access Memory）回路であって、
一つ又は複数のソース線と一つ又は複数のビット線とを有するＲＲＡＭセルのアレイと、
リセット動作においてＲＲＡＭセルを高抵抗状態（ＨＲＳ）にリセットするためにＲＲＡＭセルの前記アレイと動作可能に結合されている制御回路と、
前記リセット動作中に前記ＲＲＡＭセルに結合されたソース線に供給される電流を制限するために、前記制御回路と動作可能に結合された電流制限器と、
を有し、
前記電流制限器は、前記ＲＲＡＭセルのセット動作中に制御された傾斜ビット線電圧を生成するために前記ビット線に供給される電流を更に制限する、抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）回路。
【請求項２】
前記電流制限器の電流制限を調整するために、前記電流制限器と動作可能に結合された調整回路を更に有する、請求項１に記載のＲＲＡＭ回路。
【請求項３】
前記ソース線に供給される電流を制限するための前記電流制限器に対する第１の電流制限は、前記ＲＲＡＭセルのセット動作のために前記ビット線に供給される電流を制限するための前記電流制限器に対する第２の電流制限よりも低い、請求項１に記載のＲＲＡＭ回路。 
【請求項４】
前記ＲＲＡＭセルは、アクセストランジスタと前記アクセストランジスタのビット線側にフィラメント構造とを有し、
前記電流制限器は、前記アクセストランジスタのソース線側に抵抗を有する，請求項１に記載のＲＲＡＭ回路。
【請求項５】
前記電流制限器は、共供給源に結合された電流ミラー器を有し、
前記制御回路は、前記共供給源を前記ソース線に結合するためのスイッチを有する、請求項１に記載のＲＲＡＭ回路。
【請求項６】
前記電流制限器は電流ミラー器を有し、
前記制御回路は、前記リセット動作中に、前記ＲＲＡＭセルに結合されているワード線に前記電流ミラー器を結合するための制御器を有する、請求項１に記載のＲＲＡＭ回路。
【請求項７】
抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）セルに結合されたビット線又はソース線に印加される電圧を、第１の時間間隔の間に最小電圧値から最大電圧値まで上昇させることと、
前記第１の時間間隔の後の第２の時間間隔の間に前記電圧を前記最大電圧値に保持することと、
前記第２の時間間隔の後、前記電圧の印加を止めること、を含み、
前記電圧を上昇させることは、前記第１の時間間隔の間に電流制限された電流を前記ビット線又は前記ソース線に供給すること、を含む方法。
【請求項８】
前記電圧を上昇させることは、前記第１の時間間隔の間に前記ビット線又は前記ソース線に供給される電流を制御することを含む、請求項７に記載の方法。
【請求項９】
前記電圧を上昇させることは、前記ＲＲＡＭセルのリセット動作中に前記ソース線への電流を更に制限する電流制限器を介して、前記ＲＲＡＭセルのセット動作中に前記ビット線への電流を制限すること、を含む請求項７に記載の方法。
【請求項１０】
前記電圧を上昇させるために前記ビット線又は前記ソース線に供給される電流の電流制限を調整すること、を更に含む請求項７に記載の方法。
【請求項１１】
前記電圧を上昇させるための前記第１の時間間隔は、前記ビット線又は前記ソース線に供給される電流制限、及び前記ビット線又は前記ソース線の寄生容量に基づき、
前記電圧を上昇させること及び前記電圧を保持することは、前記ＲＲＡＭセルのフィラメント構造の抵抗を調整することである、請求項７記載の方法。
【請求項１２】
抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）回路であって、
一つ又は複数のソース線と一つ又は複数のビット線とを有するＲＲＡＭセルのアレイと、
セット動作においてＲＲＡＭセルを低抵抗状態（ＬＲＳ）にセットし、リセット動作において前記ＲＲＡＭセルを高抵抗状態（ＨＲＳ）にリセットするためにＲＲＡＭセルの前記アレイに結合される制御回路と、
前記セット動作中又は前記リセット動作中に、前記ＲＲＡＭセルに結合されたビット線又はソース線に印加される電圧を上昇させるために前記制御回路に結合された傾斜制御回路と、
を有し、
前記傾斜制御回路は、前記セット動作又は前記リセット動作の第１の時間間隔の間に前記ビット線又は前記ソース線に供給される電流を制限するためのものであり、
前記制御回路は、前記セット動作又は前記リセット動作の第２の時間間隔の間に、前記ビット線又は前記ソース線に印加される電圧を制限するためのものである、抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）回路。
【請求項１３】
前記制御回路は、前記傾斜制御回路が前記セット動作又は前記リセット動作の第１の時間間隔の間に前記電圧を最大セット電圧又は最大リセット電圧に上昇させた後、前記セット動作又は前記リセット動作の第２の時間間隔の間に前記電圧を前記最大セット電圧又は前記最大リセット電圧に更に保持する請求項１２に記載のＲＲＡＭ回路。
【請求項１４】
電流制限器を更に有し、
前記傾斜制御回路は、前記セット動作の第１の時間間隔の間に、前記電流制限器を介して、前記ビット線に供給される第１の電流を制御し、
前記制御回路は、前記ＲＲＡＭセルの前記リセット動作中に、前記電流制限器を介して、前記ソース線に供給される第２の電流を制御する、請求項１２に記載のＲＲＡＭ回路。
【請求項１５】
前記傾斜制御回路は、共供給源に結合された電流ミラー器を有し、
前記制御回路は、前記セット動作又は前記リセット動作中に前記共供給源を前記ビット線又は前記ソース線に結合するためのスイッチを有する、請求項１２に記載のＲＲＡＭ回路。
【請求項１６】
前記傾斜制御回路は、共供給源に結合された電流ミラー器を有し、
前記制御回路は、前記セット動作中に前記共供給源を前記ビット線に結合し、前記リセット動作中に前記共供給源を前記ソース線に結合するためのＨブリッジを有する、請求項１２に記載のＲＲＡＭ回路。
【請求項１７】
前記傾斜制御回路は、電流制限調整器を有する電流制限器を有する、請求項１２に記載のＲＲＡＭ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の参照］
本出願は、２０１７年１月２０日に出願された、米国特許仮出願第６２４４８８３１号（ＲＲＡＭ用の電流制御リセット動作及びＲＲＡＭセット用の傾斜ビット線）に関し、優先権の利益を有する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ：Nonvolatile Memory）は、電力が喪失した後でも情報を記憶することができるタイプのメモリデバイスである。不揮発性メモリデバイスは、読み取り専用メモリ又はランダムアクセスメモリ（ＲＡＭ：Random Access Memory）とすることができ、様々な技術を使用することができる。不揮発性ＲＡＭの一つのカテゴリは、フィラメント抵抗変化ランダムアクセスメモリ（ＲＲＡＭ又はＲｅＲＡＭ：Resistive Random Access Memory）セル、界面ＲＲＡＭセル、磁気抵抗ＲＡＭ（ＭＲＡＭ）セル、相変化メモリ（ＰＣＭ）セル（例えば、ゲルマニウム、アンチモン、及びテルルの合金を含むカルコゲナイド）、メモリスタ素子、及びプログラマブルメタライゼーションセル（例えば、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）セル）等の技術を含む抵抗変化ＲＡＭである。ＲＲＡＭセルは、その高速動作時間及び低電力性能によって、組み込み型及びスタンドアロン型の用途に有望な不揮発性メモリデバイスである。ＲＲＡＭセルのセット及びリセットサイクルを繰り返しに対する長期信頼性を改善することが継続して必要とされている。
【０００３】
本開示は、以下に与えられる詳細な説明及び本開示の様々な実施形態についての添付の図面からより完全に理解される。
【図面の簡単な説明】
【０００４】
【図１】一実施形態による、ＲＲＡＭセルのフィラメント構造、ＲＲＡＭセルの高抵抗状態（ＨＲＳ）及び低抵抗状態（ＬＲＳ）の形成を示す図である。
【図２】一実施形態による、ＲＲＡＭセル用の設定電圧ＶＳＥＴに対してビット線をパルス状にすることとビット線を傾斜状にすることとの違いを示す図である。
【図３】ＲＲＡＭセルのセット及び／又はリセット動作中にビット線及び／又はソース線の電圧を制御するための傾斜制御回路を有する制御回路の一実施形態を示す図である。
【図４】セット及び／又はリセット動作中にＲＲＡＭセル内の電流を制御するための電流制限器を有する制御回路の一実施形態を示す図である。
【図５】セット動作中にＲＲＡＭセルへの傾斜電流ＩＲＡＭＰを制御するための電流ミラー器を有する制御回路の一実施形態を示す図である。
【図６】ＲＲＡＭセルのソース線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の一実施形態を示す図である。
【図７】ＲＲＡＭセル用のビット線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の一実施形態を示す図である。
【図８】リセット動作のためのソース線及びセット動作のためのビット線における電流を制御するための、電流ミラー器及び共供給源を有する回路の一実施形態を示す図である。
【図９Ａ】選択されたソース線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の一実施形態を示す図である。
【図９Ｂ】選択されたビット線における設定電流ＩＳＥＴを制御するための回路の一実施形態を示す図である。
【図９Ｃ】選択されたビット線におけるセット電流ＩＳＥＴ及び選択されたソース線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の一実施形態を示す図である。
【図１０】一実施形態による、ＲＲＡＭセル内の電流制限抵抗を示す図である。
【図１１】選択されたビット線及び選択されたソース線の電流を制限するためにプルダウントランジスタに結合された制御電流ミラー器を有する回路の一実施形態を示す図である。
【図１２】選択されたビット線及び選択されたソース線における電流を制限するためにプルアップトランジスタに結合された制御電流ミラー器を有する回路の実施形態を示す図である。
【図１３】一実施形態による、選択されたＲＲＡＭセル内の電流を制限するためにワード線に結合された制御電流ミラー器を示す図である。
【図１４Ａ】本明細書に開示された実施形態によって実施することができる一実施形態による、ＲＲＡＭアレイを動作させるための方法のフローダイヤグラムである。
【図１４Ｂ】一実施形態による、図１４Ａに示す方法の一動作のフローダイヤグラムである。
【図１４Ｃ】一実施形態による、図１４Ａに示す方法の一動作のフローダイヤグラムである。
【図１４Ｄ】一実施形態による、図１４Ａに示す方法の一動作のフローダイヤグラムである。
【発明を実施するための形態】
【０００５】
以下の説明において、例示的な実施形態の様々な態様は、他の当業者に研究の本質を伝えるために当業者によって一般的に使用されている用語を使用して説明される。しかし、本開示が記載された態様のいくつかのみを用いて実施されてもよいことは当業者に明らかであろう。説明の目的のために、例示的な実施形態の完全な理解を提供するために、特定の数、材料及び構成が説明される。しかし、本開示が特定の詳細なしで実施されてもよいことは当業者に明らかであろう。他の例では、例示的な実施形態を不明瞭にしないために、よく知られている特徴は省略又は簡略化されている。本明細書に記載の様々な実施形態はＲＲＡＭセルに関して説明されているが、他の実施形態では、これらの技術は、例えばＣＢＲＡＭセル、界面ＲＲＡＭセル、ＭＲＡＭセル、ＰＣＭセル、又は他のプログラム可能なメタライゼーションセルを含む他のフィラメントＲＡＭ技術に使用できる。 
【０００６】
抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）は、不揮発性ランダムアクセスメモリの一種である。ＲＲＡＭ構造は、導電材料で形成された下部電極を含む。ＲＲＡＭ構造は、下部電極の上に配置された切り替え可能層をさらに含む。切り替え可能層に電圧が印加されると、切り替え可能層内に一つ又は複数の酸素空孔（例えば、切り替え可能フィラメント）が形成され得る。酸素空孔は、切り替え可能層を横切る導電経路を提供することができる。したがって、酸素空孔が形成されたときには、切り替え可能層は低抵抗状態になり得る。逆に、酸素空孔が破壊されたとき（例えば、リセットされたとき）、切り替え可能層は高抵抗状態になり得る。抵抗層を切り替え可能層の上に配置してもよい。
【０００７】
ＲＲＡＭ構造のメモリセル（以下、「ＲＲＡＭセル」とも呼ぶ）は、ビット線とワード線との交差部又は半導体デバイスのビアの上方に形成することができる。ＲＲＡＭセルは、エッチング又はプラズマプロセスを使用して形成することができる。マスキング材料は、エッチング化学物質又はプラズマに耐える抵抗層の上面の一部に塗布することができる。スイッチング層および抵抗層は、ＲＲＡＭセルを形成するためにエッチング化学物質又はプラズマにさらされてもよい。エッチング又はプラズマプロセスに続いて、上部電極層を抵抗層の上に配置し、マスキング材料を上部電極層の上面の一部に塗布することができる。次に、上部電極層に第２のエッチング又はプラズマプロセスを実行して、ＲＲＡＭ構造の上部電極（例えばビット線）を形成することができる。ＲＲＡＭ構造の個々のＲＲＡＭセルを形成するために、複数のマスキング操作を実行することができるが、ＲＲＡＭ構造を生産及び製造するためのコストと共に製造プロセスの複雑さを増大させることとなる。更に、エッチング又はプラズマプロセスは、ＲＲＡＭセルの周囲に余分な材料を残す可能性があり、セルエッジ効果を引き起こしてＲＲＡＭセルの性能及び均一性を低下させるかもしれない。
【０００８】
遷移金属酸化物（ＴＭＯ）ＲＲＡＭセルは、セルを低抵抗状態（ＬＲＳ）にセットするための酸素空孔フィラメントを形成するためにデバイスに電圧を印加することによって機能する。セルを高抵抗状態（ＨＲＳ）にリセットするために、反対の極性の電圧がセルを横切って印加され、酸素空孔フィラメントを破壊する。フィラメントは、フィラメント抵抗で消費される電力による熱的加熱のために、リセット動作中に溶解すると考えられる。リセット動作中に消費される電力を正確に制御して、電力がある最小閾値より上であるが、セルに損傷を与え他のデバイス特性に影響を及ぼす可能性がある値より下になるようにすることが好ましい。セルへの損傷を回避するために、セット動作中に消費される電力を正確に制御することが更に好ましい。抵抗フィラメントの高抵抗状態及び低抵抗状態における抵抗率のより均一な分布のために、ＲＲＡＭアレイのＲＲＡＭセルを横切って、セット及びリセット動作中に、更にはセット及びリセットの複数サイクルに亘って電力を正確に制御することがより更に好ましい。それによって読み取り信頼性が改善される。
【０００９】
この電力を制限する一つの方法は、高抵抗状態へのリセット中及び／又は低抵抗状態へのセット中にＲＲＡＭセルを通る電流を制御することである。従来のリセット動作では、ビット線（ＢＬ）をＶｓｓにし、アクセストランジスタをＶｄｄにして、電圧ＶｗｒｉｔｅをＲＲＡＭアレイのソース線（ＳＬ）に直接印加する。セル電流はセル抵抗（Ｖ／Ｒ）及び電力（ＩＶ又はＶ２／Ｒ）の関数であり、電力は典型的なＲＲＡＭアレイ回路ではセルアクセストランジスタの電流容量によってのみ制限される。本明細書に示されるＲＲＡＭアレイ回路の様々な実施形態は、この電力をより正確に制御する。
【００１０】
いくつかの実施形態において、制御回路は、ＲＲＡＭセルを通る電流を、電流制限Ｉｌｉｍによって設定された値（例えば、１００μＡ又は１５０μＡ）に制限する。これは、回路の他のトランジスタ特性によるだけでなく、この電流制限によって最大電力が制御されることになる。この電流制限は正確に設定することができ、セル性能を最適化するために調整可能である。いくつかの実施形態では、電流制限は、例えば構成レジスタ、ヒューズ等を用いてプログラム可能である。いくつかの実施形態では、電流制限値は、セルの設定抵抗（又はリセット動作前の読み出し電流）の関数として設定される。電流制限は、装置パラメータ、例えばサイクル数、温度等の関数として変更することができる。電流基準及び／又はミラー回路は、セット電流制限及び／又はリセット電流制限のために共有することができる。
【００１１】
図１は、ＲＲＡＭセルのフィラメント構造、ＲＲＡＭセルの高抵抗状態、及び低抵抗状態の形成を示す。ＲＲＡＭセルは特定の材料で示されているが、これは一例にすぎず、本発明の制御回路及び方法の実施形態が適用されるＲＲＡＭセルの種類を限定するものではない。図１の初期ＲＲＡＭセル１０２では、次のようになる。図１に示すように、２つの電極１０４、１０８間のフィラメント形成領域１０６にはフィラメントは存在しない。上部電極１０４はテルルすなわちＴｅから作られ、下部電極１０８は窒化チタンすなわちＴｉＮから作られ、フィラメント形成領域はハフニアすなわちＨｆＯ２としても知られる酸化ハフニウムから作られる。形成後、抵抗フィラメント１１０は、２つの電極１０４、１０８を抵抗的に接続し、ハフニアの部分組成ＨｆＯ１．５からなることがわかる。公称−１．５Ｖにリセット（又は更なる実施形態では他のリセット電圧）された後、ジュール加熱（抵抗加熱及びオーム加熱とも呼ばれる）のために、抵抗フィラメント１１２は部分的に（又は完全に）溶解し、ＲＲＡＭセルは、高抵抗状態すなわちＨＲＳになる。セット及び／又はリセット動作中に電流及び／又は電圧を制御することによって電力を制御することは、損傷を制限し、ＲＲＡＭセル内の抵抗フィラメント１１０、１１２、１１４のより均一な形成または溶解に寄与し得る。更に、電力のサージを抑制することは損傷を制限し得る。
【００１２】
図２は、一実施形態による、ＲＲＡＭセル用の設定電圧ＶＳＥＴに対してビット線をパルス状にすることとビット線を傾斜（傾斜：ｒａｍｐ）させることとの違いを示す図である。選択されたＲＲＡＭセルへのビット線に対するパルス波形２０２は、所定のパルス幅又はパルス時間ｔＰＵＬＳＥ、及び特定の設定電圧ＶＳＥＴを有する。対照的に、選択されたＲＲＡＭセルへのビット線に対する傾斜波形２０４、２０６は、波形の傾斜部分２０４が設定電圧ＶＳＥＴまで上昇する間の特定の傾斜時間ｔＲＡＭＰと、波形の一定部分２０６が傾斜アップ又は傾斜ダウンしない安定した電圧に保持される間の特定の高時間ｔＨＩＧＨを有する。波形の傾斜部分２０４の傾斜時間及び一定部分２０６の高時間は、パルス幅すなわちパルス時間に加算される。ＲＲＡＭセルのリセットのためにソース線を立ち上げるため、同様の波形対が考えられる。いくつかの実施形態では、傾斜波形２０４、２０６は電圧制御により実現され、他の実施形態では電流制御により実現される。
【００１３】
現実世界のパルスは、実際には理想的ではない、すなわち数学的に完全な矩形波形ではなく、あるスケールで見たとき（例えば、信号時間よりはるかに小さいスケールに拡大してズームインするとき）、パルスは傾斜した波形のように見える。つまり、ある規模では、すべての現実世界のパルスはゼロ以外の立ち上がり時間を持つ。しかし、信号の印加時間に関連して、パルスの立ち上がり端は重要ではない期間であり、考慮から除外することができる。対照的に、本明細書に記載の実施形態による傾斜信号の間、傾斜の立ち上がりの時間は信号の印加に関して重要であり、意図的に制御される。いくつかの実施形態では、立ち上がりが信号印加の５％以上を占める信号は、短いパルスに対する傾斜と見なされる。
【００１４】
図３は、ＲＲＡＭセルのセット及び／又はリセット動作中にビット線３０８及び／又はソース線３１０の電圧を制御するための傾斜制御回路３０２を有する制御回路３０４の実施形態を示す。傾斜制御回路３０２は、電圧制御または電流制御を使用して、ＲＲＡＭセルのセット動作のためにセット電圧を傾斜アップするか、またはＲＲＡＭセルのリセット動作のためにリセット電圧を傾斜アップすることができる。セレクタ３０６は、アドレス線（図示せず）に従って、ＲＲＡＭセル用のビット線３０８およびソース線３１０を選択する。
【００１５】
図４は、セット及び／又はリセット動作中にＲＲＡＭセル内の電流を制御するための電流制限器４０２を有する制御回路４０４の実施形態を示す。ＲＲＡＭセル４１６の特定のＲＲＡＭセル４１６及び抵抗４２０（例えば、図１の抵抗フィラメント１１０、１１２、１１４）を選択するために、ＲＲＡＭセル４１６内のアクセストランジスタ４２２の行のゲート端子に接続されたワード線４１８はアドレス復号器４１０によって活性化され、ＲＲＡＭアレイ４２４内の列のビット線（ＢＬ）４１２及びソース線（ＳＬ）４１４は、セレクタ４０８によって制御される。セット動作は、選択されたワード線４１８を介してアサートすることによって実行される。アドレス復号器４１０、セレクタ４０８を介して選択されたソース線４１４を接地し、セレクタ４０８を介してビット線４１２にセットパルスを印加し、ＲＲＡＭセル４１６を低抵抗状態に設定する。リセット動作は、アドレス復号器４１０を介して選択されたワード線４１８をアサートし、セレクタ４０８を介して選択されたビット線４１２を接地し、セレクタ４０８を介してソース線４１４にリセットパルスを印加し、ＲＲＡＭセル４１６を高抵抗状態に設定する。この実施形態では、電流制限器４０２は、セットパルス中の電流を制御し、及び／又はリセットパルス中の電流を制御する。いくつかの変形例では、電流制限器４０２によって適用される電流制限を調整する電流制限調整器４０６がある。いくつかの変形例では、セット動作及びリセット動作に必要な電流量および電力量の差のために、ソース線４１４に適用される電流制限はビット線４１２に適用される電流制限よりも低い。
【００１６】
図５は、セット動作中にＲＲＡＭセルへの傾斜電流ＩＲＡＭＰを制御するための電流ミラー器５０４を有する制御回路の実施形態を示す。電流源５０６（又は電流シンク）は、ＭＰ１と表示されたダイオード接続ＭＯＳＦＥＴ５０８を介して電流を引き込み、この電流は、ＭＰ２と表示されたゲート接続ミラートランジスタ５１０を介してミラーされる。ミラー電流は、設定パルス５１４のスイッチ作動トランジスタ５１２を介して、ビット線マルチプレクサ５１６、選択されたビット線４１２、及び選択されたＲＲＡＭセル４１６の抵抗４２０に供給される。寄生ビット線容量（ＣＢＬ）５０２があるので、制御された電流は、式ｔＲＡＭＰ＝ＣＢＬ・ＶＳＥＴ／ＩＲＡＭＰに従って、傾斜時間中にビット線４１２を設定電圧ＶＳＥＴまで充電する。保持時間は、式ｔＨＯＬＤ＝ｔＰＵＬＳＥ−ｔＲＡＭＰに従う。ここで、ｔＰＵＬＳＥは設定パルス５１４のパルス幅である。したがって、最大電圧で制御された電流をビット線４１２に印加すると、図２の下部に見られるビット線傾斜波形２０４、２０６が形成される。
【００１７】
図６は、ＲＲＡＭセル用のソース線４１４内のリセット電流ＩＲＥＳＥＴを制御するための回路の実施形態を示す。最大リセット電圧ＶＲＥＳＥＴ６０４からの制御電流源６０２がソース線４１４に印加され、ワード線４１８によって活性化されるアクセストランジスタ４２２を介してＲＲＡＭセルの抵抗４２０（すなわち抵抗フィラメント）に印加される。選択されたビット線４１２は接地されている（又はそうでなければ規定の電圧に保持されている）。この挙動を達成するために様々な種類の回路構成を使用することができる。
【００１８】
図７は、ＲＲＡＭセル用のビット線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の実施形態を示す。このバージョンでは、リセット電圧ＶＲＥＳＥＴがソース線４１４に印加される。制御電流源７０２は、ＲＲＡＭセルの抵抗４２０からワード線によって活性化されたアクセストランジスタ４２２からビット線４１２を通してリセット電流ＩＲＥＳＥＴを引き出す。この挙動を達成するために様々な種類の回路構成を使用することができる。
【００１９】
図８は、リセット動作のためにソース線４１４内及びセット動作のためにビット線４１２内の電流を制御するための、電流ミラー器８０２及び共供給源８０４を有する回路の実施形態を示す。電流源（またはシンク）は、Ｍ１と表示されたダイオード接続ＭＯＳＦＥＴ８１０から制限電流ＩＬＩＭを引き出す。いくつかの変形例では、出力が負入力にフィードバックされるオペアンプとして示されるユニティゲインバッファ８１４は、ＭＯＳＦＥＴ８１０のゲート電圧をバッファし、Ｍ２と表示されたＭＯＳＦＥＴ８１８のゲートに接続して、共供給源８０４を形成する。限界電流をミラーする共供給源からの電流は、Ｈブリッジ８０６を介してビット線４１２又はソース線４１４に切り替えられ、それらの他方は接地されている。セット動作のために、ビット線／ソース線マルチプレクサ（ＢＬ／ＳＬ  ＭＵＸ）８０８を介して、Ｈブリッジ８０６の右下アームトランジスタ８２４がオンにされてソース線を接地し、一方、Ｈブリッジ８０６の左上アームトランジスタ８２０がオンにされて、限界電流をビット線４１２に供給する。リセット動作のために、ビット線／ソース線マルチプレクサ８０８を介して。Ｈブリッジ８０６の左下アームトランジスタ８２２がオンにされてビット線４１２を接地し、一方、Ｈブリッジ８０６の右上アームトランジスタ８２６がオンにされて、ソース線４１４に制限電流を供給する。ビット線又はソース線の静電容量による制限電流は、図２の下部に示されるような傾斜波形を生成する。図２の上部に示されているパルス状の傾斜していない波形は、非制限信号をアクティブにし、接地トランジスタ８１６をオンにし、いくつかの実施形態では、電流ミラー器８０２を無効にし、共供給源８０４を完全にアクティブにすることによって、生成することができる。
【００２０】
図８の回路の変形例は、図９Ａ−９Ｃに示すように、Ｈブリッジ８０６の上側端子又は外側端子に電圧供給及び／又は電流供給を更に直接的に結合するため共供給源８０４なしで構成することができる。いくつかの変形例はセット動作のために電流を制限し、いくつかの変形例はリセット動作のために電流を制限し、そしていくつかの変形例は両方のために電流を制限する。いくつかの実施形態において、リセット回路はセット回路とは異なる場所に配置されてもよい。例えば、セット回路がアレイの最上部にありリセット電流制御がアレイの最下部にあってもよく、又はその逆でもよい。いくつかの実施形態では、ソース線は、図面に示されているものとは異なる向きを有することができ、例えば、ソース線は、ワード線と平行に、アレイを通って水平に走らせてもよい。回路がアレイの左側又は右側のどちらにあってもリセットのために電流が制限することができる。ソース線、ワード線、ビット線、スイッチ、電流制御、多重化等の配置及び向きに関する同様の及び更なる変形は、ＲＲＡＭアレイの更なる変形例にも適用される。
【００２１】
図９Ａは、選択されたソース線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の実施形態を示す。リセット電流ＩＲＥＳＥＴに制限された電流源６０２は、Ｈブリッジ８０６の右上アームトランジスタ８２６に接続されている。ＶＳＥＴ用のセット電圧源は、Ｈブリッジ８０６の左上アームトランジスタ８２０に接続されている。Ｈブリッジ８０６のトランジスタ８２０、８２２、８２４、８２６の動作は、図８に示すものと同様である。制御され制限されたリセット電流ＩＲＥＳＥＴは、ビット線が接地されている間に、ＲＲＡＭセルのリセット動作中に選択されたソース線４１４に切り替えられる。この回路は、図６に示す回路の変形例を実装することができる。 
【００２２】
図９Ｂは、選択されたビット線におけるセット電流ＩＳＥＴを制御するための回路の一実施形態を示す。セット電流ＩＳＥＴに制限された電流源９０２は、Ｈブリッジ８０６の左上アームトランジスタ８２０に接続されている。ＶＲＥＳＥＴ用のリセット電圧源は、Ｈブリッジ８０６の右上アームトランジスタ８２６に接続されている。Ｈブリッジ８０６のトランジスタ８２０、８２２、８２４、８２６の動作は、図８に示すものと同様である。制御された制限セット電流ＩＳＥＴは、ソース線が接地されている間に、ＲＲＡＭセルのセット動作中に選択されたビット線４１２に切り替えられる。
【００２３】
図９Ｃは、選択されたビット線におけるセット電流ＩＳＥＴ及び選択されたソース線におけるリセット電流ＩＲＥＳＥＴを制御するための回路の実施形態を示す。この回路は、図９Ａ及び図９Ｂの回路に示されている特徴を組み合わせている。設定電流ＩＳＥＴに制限された電流源９０２は、Ｈブリッジ８０６の左上アームトランジスタ８２０に接続されている。リセット電流ＩＲＥＳＥＴに制限された電流源６０２は、Ｈブリッジ８０６の右上アームトランジスタ８２６に接続されている。Ｈブリッジ８０６のトランジスタ８２０、８２２、８２４、８２６は、図８に示すものと同様である。制御された制限セット電流ＩＳＥＴは、ソース線が接地されている間に、ＲＲＡＭセルのセット動作中に選択されたビット線４１２に切り替えられる。制御され制限されたリセット電流ＩＲＥＳＥＴは、ビット線が接地されている間に、ＲＲＡＭセルのリセット動作中に選択されたソース線４１４に切り替えられる。
【００２４】
図１０は、一実施形態による、ＲＲＡＭセル内の電流制限抵抗１００２を示す。本実施形態では、ＲＲＡＭセルの抵抗又は抵抗フィラメント１００４を通る両方向の電流は制限されるが、セット及びリセット動作に対して別々に制御可能ではない。図示した実施形態では、ＲＲＡＭセルの抵抗又は抵抗フィラメント１００４はアクセストランジスタ１００６のソース線側にあり、電流制限抵抗１００２はアクセストランジスタ１００６のビット線側にある。ＲＲＡＭセルのアクセストランジスタ１００６の反対側に抵抗又は抵抗フィラメント１００４として描かれているが、他の実施形態では、同じ側にあってもよく、又は抵抗又は抵抗フィラメント１００４は交換されてもよい。
【００２５】
図１１は、選択されたビット線４１２及び選択されたソース線４１４内の電流を制限するためにプルダウントランジスタ８２２、８２４に結合された制御電流ミラー器１１０２、１１０４を有する回路の実施形態を示す。セット動作のために、左側制御電流ミラー器１１０２は、制御を介して起動され、プルダウントランジスタ８２２に対するゲート電圧へのリセット信号をオンにして、ビット線／ソース線マルチプレクサ８０８を介してプルダウントランジスタ８２２及び選択されたビット線４１２を通るミラー電流を生じさせる。この回路は、図７に示す回路の変形を実施することができる。リセット動作のために、右側制御電流ミラー器１１０４は、制御を介して起動され、プルダウントランジスタ８２４のゲート電圧へのセット信号をオンにして、ビット線／ソース線マルチプレクサ８０８を介してプルダウントランジスタ８２４及び選択されたソース線４１４を通るミラー電流を生じさせる。
【００２６】
図１２は、選択されたビット線４１２及び選択されたソース線４１４内の電流を制限するためにプルアップトランジスタ８２０、８２６に結合された制御電流ミラー器１２０２、１２０４を有する回路の実施形態を示す。左側制御電流ミラー器は、制御を介して活性化され、プルアップトランジスタ８２０に対するゲート電圧へのセット信号（アクティブロー）をオンにして、ビット線／ソース線マルチプレクサ８０８を介してプルアップトランジスタ８２０及び選択されたビット線４１２を通るミラー電流を生じさせる。リセット動作のために、右側制御電流ミラー器１２０４は、制御を介して起動され、プルアップトランジスタ８２４のためのゲート電圧へのリセット信号（アクティブロー）をオンにして、ビット線／ソース線マルチプレクサ８０８を介してプルアップトランジスタ８２４及び選択されたソース線４１４を通るミラー電流を生じさせる。
【００２７】
図１３は、一実施形態による、選択されたＲＲＡＭセル内の電流を制限するためにワード線１３０４に結合された制御電流ミラー器１３０２を示す。一つの変形例は、ソース線４１４が接地され、ビット線４１２がセット電圧に結合されているセット動作中に、ワード線１３０４上の電流ミラーリングゲート電圧をアクセストランジスタ４２２に印加する。これはセット動作中にＲＲＡＭセルの抵抗４２０を通る電流を制限する。別の変形例は、ビット線４１２が接地され、ソース線４１４がリセット電圧に結合されているリセット動作中に、ワード線１３０４上の電流ミラーゲート電圧をアクセストランジスタ４２２に印加する。これはリセット動作中にＲＲＡＭセルの抵抗４２０を通る電流を制限する。
【００２８】
図１４Ａは、本明細書に開示される実施形態によって実施することができる、ＲＲＡＭアレイを動作させるための方法のフローダイヤグラムである。動作１４０２において、第１の時間間隔の間、ビット線又はソース線への電圧は上昇する。傾斜ビット線電圧の一例が図２の下部に示されている。ＲＲＡＭアレイは一般に複数のビット線と複数のソース線を有し、セレクタは所与のメモリアドレスに対してそれぞれ一つをアクティブにする。ＲＲＡＭ回路は、傾斜パルス波形を生成するために電流制御、電流制限、又は電圧制御を使用することができる。
【００２９】
動作１４０４において、第２の時間間隔の間、ビット線又はソース線は最大電圧に保たれる。例えば、最大電圧は、セット動作又はリセット動作が選択されたＲＲＡＭセルに実行されているかどうかに応じて、セット電圧又はリセット電圧であり得る。
【００３０】
動作１４０６において、ビット線又はソース線への電圧が印加されなくなる。動作１４０２から１４０６は、ＲＲＡＭアレイのためのビット線又はソース線上に、最大電圧での保持時間を有する傾斜電圧が生成される。傾斜電圧は、傾斜のないパルス波形と比較して、選択されたＲＲＡＭセルに、よりゆっくりと電流、電圧及び電力を印加し、サージを減少させる。これは、経時的にＲＲＡＭセル内の抵抗フィラメントへの損傷を減少又は除去することができ、あるいはアレイ用のＲＲＡＭセル内の抵抗のより均一な分布又はより狭い範囲の抵抗率をもたらし、読み取り信頼性を高める。
【００３１】
図１４Ｂは、図１４Ａに示す方法の一動作のフローダイヤグラムである。動作１４０８において、第１の時間間隔の間、ビット線又はソース線に電流制限された電流が供給される。ビット線又はソース線に寄生容量を有する結果として、ビット線又はソース線への電流制限された電流の供給は傾斜電圧を生成する。
【００３２】
図１４Ｃは、図１４Ａに示す方法の一動作のフローダイヤグラムである。動作１４１０において、第１の時間間隔の間、ビット線又はソース線に供給される電流が制御される。ビット線又はソース線上に寄生容量を有する結果として、ビット線又はソース線への制御された電流の供給は傾斜電圧を生成する。
【００３３】
図１４Ｄは、図１４Ａに示す方法の一動作のフローダイヤグラムである。動作１４１２において、ビット線又はソース線に供給される電流の電流制限が調整される。製造中に、例えば基準抵抗器又は基準トランジスタをレーザトリミングすることによって調整を行うことができる。調整は、例えば制御回路へのアナログフィードバック、デジタル回路内のパラメータの更新、又はアナログとデジタルの混合のためのこれらの組み合わせ等、回路の実行中に行われ得る。
【００３４】
図１４Ａ〜１４Ｄを参照して、更なる実施形態では、ＲＲＡＭセルが低抵抗状態に変化したときにＲＲＡＭセルを通る最大電流を制限するために、異なる電流制限が第２の時間間隔に適用される。第１の時間間隔の間、電流は傾斜率を制御し、第２の時間間隔の間、電流制御はＲＲＡＭセルを通る電流を制限し、そしてこれらは独立に設定される。傾斜ビット線と共に他の電流制限技法を使用することができる。例えば、ＲＲＡＭセルを通る電流は、傾斜ビット線パルスと組み合わせて、図１３に示すようなワード線を使用する電流ミラーリング方式によって制御することができる。いくつかの変形例では、ＲＲＡＭセルを流れる電流がワード線アクセストランジスタを介して制限されるので、第２の時間間隔中にビット線を流れる電流をさらに制限する必要はないであろう。
【００３５】
図１〜図１４を参照して、ＭＯＳＦＥＴ技術を使用する実施形態において様々な回路が機能的及び構造的に説明され、方法の動作が回路及び装置の実施形態を参照して説明される。他の種類のＭＯＳＦＥＴ、他の種類のＦＥＴ、及び他の種類のトランジスタを有する更なる回路実施形態が、本明細書の教示に従って容易に考案されることを理解されたい。具体的には、本明細書に記載の電流ミラー、電流ミラー制御、電流制限調整、スイッチング、多重化、逆多重化、パルス生成、電圧制御、タイミング及び他の機能のための様々な回路は、変形及び更なる実施形態のために容易に開発される。本明細書に記載の一つ又は複数の実施形態からの一つ又は複数の特徴は、本明細書に記載の一つ又は複数の更なる実施形態からの一つ又は複数の特徴と容易に組み合わされる。特徴の部分集合による実施形態は容易に開発される。
【００３６】
要約に記載されていることを含む本開示の例示された実施形態の上記の説明は、網羅的であること、又は開示を開示された正確な形態に限定することを意図しない。本開示の特定の実施形態及びその例は例示の目的で本明細書に記載されているが、当業者には理解されるように、本開示の範囲内で様々な同等の修正が可能である。他の実施形態は、図示した実施形態とは異なる順序の層、追加の層、又はより少ない層を有することができる。
【００３７】
様々な動作は、本開示を理解するのに最も役立つ方法で、順番に複数の個別の動作として説明されるが、説明の順序は、これらの動作が必ずしも順序に依存することを意味すると解釈されるべきではない。特に、これらの動作は提示された順序で実行される必要はない。
【００３８】
本明細書で使用される「上（ｏｖｅｒ）」、「上（ａｂｏｖｅ）」、「下（ｕｎｄｅｒ）」、「間（ｂｅｔｗｅｅｎ）」、および「上（ｏｎ）」という用語は、他の層又は構成要素に対する１つの材料層又は構成要素の相対位置を指す。例えば、他の層の上（ａｂｏｖｅ）又は上（ｏｖｅｒ）又は下（ｕｎｄｅｒ）に堆積された１つの層は、他の層と直接接触していてもよく、又は一つ又は複数の介在層を有していてもよい。更に、２つの層の間に堆積された１つの層は、２つの層と直接接触していてもよく、又は一つ又は複数の介在層を有していてもよい。対照的に、第２の層の「上（ｏｎ）」にある第１の層は、その第２の層と直接接触している。同様に、他に明示的に述べられていない限り、２つの特徴の間に配置された一つの特徴は、隣接する特徴と直接接触していてもよく、又は一つ又は複数の介在層を有してもよい。
【００３９】
「例（ｅｘａｍｐｌｅ）」又は「例示的（ｅｘａｍｐｌｙ）」という用語は、本明細書では例、実例、又は例示として役立つことを意味するために使用される。「例」又は「例示的」として本明細書に記載された任意の態様又は設計は、他の態様又は設計よりも好ましい又は有利であると必ずしも解釈されるべきではない。むしろ、「例」又は「例示的」という用語の使用は、概念を具体的な形で提示することを意図している。本出願で使用される場合、用語「又は（ｏｒ）」は、排他的な「又は」ではなく包括的な「又は」を意味することを意図している。すなわち、特に明記しない限り、又は文脈から明らかでない限り、「ＸはＡ又はＢを含む」を意味する。任意の自然な包含順列を意味する。つまり、ＸにＡが含まれているとするとＸはＢを含む。又はＸがＡ及びＢの両方を含む場合、「ＸはＡ又はＢを含む」が前述のいずれの場合にも満たされる。更に、本出願及び添付の特許請求の範囲で使用される冠詞「ａ」および「ａｎ」は、他に特定されない限り、又は文脈から単数形を対象とすることが明らかでない限り、一般に「一つ又は複数」を意味すると解釈され得る。更に、用語「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、又は連続した「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」の使用は、そのように記載されていない限り、同じ実施形態を意味することを意図しない。本明細書で使用される「第１」、「第２」、「第３」、「第４」等の用語は、異なる要素を区別するためのラベルとして意図され、それらの数字の指定に従って必ずしも序列的な意味を持たない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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