(57)【特許請求の範囲】
【請求項１】
基板；
前記基板上に配置される導電性パターン部；及び
前記導電性パターン部上に部分的に配置される保護層を含み、
前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含み、
前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第１メッキ層及び第２メッキ層を含み、
前記第１導電性パターン部は、前記保護層がオープンされた第１オープン領域を含み、
前記第２導電性パターン部は、前記保護層がオープンされた第２オープン領域を含み、
前記第１オープン領域において、前記第２メッキ層のスズの含有量は、前記第２オープン領域において、前記第２メッキ層のスズの含有量よりも多いオールインワンチップオンフィルム用軟性回路基板。
【請求項２】
前記第１オープン領域において、前記第２メッキ層のスズ（Ｓｎ）の含有量は、５０原子％以上であり、
前記第２オープン領域において、前記第２メッキ層のスズ（Ｓｎ）の含有量は、５０原子％未満である、請求項１に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項３】
前記第２オープン領域において、前記第２メッキ層は、銅（Ｃｕ）とスズ（Ｓｎ）の合金層である、請求項１または請求項２に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項４】
前記第１導電性パターン部は、前記第１導電性パターン部の一端と他端に位置する第１リードパターン部、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部を含み、
前記第２導電性パターン部は、前記第２導電性パターン部の一端と他端に位置する第２リードパターン部、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部を含み、
前記第１リードパターン部は、前記第２リードパターン部と形状が互いに異なる、請求項１ないし請求項３のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項５】
前記第１リードパターン部の線幅は、前記第２リードパターン部の線幅よりも小さい、
請求項４に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項６】
前記第１リードパターン部の線幅は、前記第１延長パターン部の線幅と対応し、前記第２リードパターン部の少なくとも一つの端部の線幅は、前記第２延長パターン部の線幅と異なる、請求項４または請求項５に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項７】
前記第１導電性パターン部は、前記基板上に第１間隔で離隔した複数の第１導電性パターン部を含み、
前記第２導電性パターン部は、前記基板上に第２間隔で離隔した複数の第２導電性パターン部を含み、
前記第１間隔は、前記第２間隔よりも小さい、請求項４ないし請求項６のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項８】
基板；
前記基板上に配置される導電性パターン部；及び
前記導電性パターン部上に部分的に配置される保護層を含み、
前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含み、
前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第１メッキ層及び第２メッキ層を含み、
前記第１導電性パターン部は、前記保護層がオープンされた第１オープン領域を含み、
前記第２導電性パターン部は、前記保護層がオープンされた第２オープン領域を含み、
前記第１オープン領域において、前記第２メッキ層のスズの含有量は、前記第２オープン領域において、前記第２メッキ層のスズの含有量よりも多く、
前記第１オープン領域に配置される第１チップと、
前記第２オープン領域に配置される第２チップとを含むオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項９】
前記第１チップは、駆動ＩＣチップ（Ｄｒｉｖｅ  Ｉｃ  ｃｈｉｐ）であり、
前記第２チップは、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つである、請求項８に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１０】
前記第１チップ及び前記第２チップが、前記オールインワンチップオンフィルム用軟性回路基板の同じ一面上に配置される、請求項８または請求項９に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１１】
前記第１導電性パターン部は、前記第１導電性パターン部の一端に位置する第１インナーリードパターン部、前記第１導電性パターン部の他端に位置する第１アウターリードパターン部、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部を含み、
前記第２導電性パターン部は、前記第２導電性パターン部の一端に位置する第２インナーリードパターン部、前記第２導電性パターン部の他端に位置する第２アウターリードパターン部、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部を含み、
前記第１インナーリードパターン部上には、第１接続部及び第１チップが配置され、
前記第２インナーリードパターン部上には、第２接続部及び第２チップが配置される、
請求項８ないし請求項１０のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１２】
前記第１接続部及び前記第２接続部は、互いに異なるサイズであり、互いに異なる形状である、請求項１１に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１３】
前記第１接続部は、金（Ａｕ）を含み、
前記第２接続部は、金（Ａｕ）以外の金属を含む、請求項１１または請求項１２に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１４】
前記第１インナーリードパターン部の前記第２メッキ層は、スズ（Ｓｎ）の含有量が５０原子％以上である純スズ層であり、
前記第２インナーリードパターン部の前記第２メッキ層は、スズ（Ｓｎ）の含有量が５０原子％未満のスズ合金層である、請求項１１ないし請求項１３のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１５】
前記第１インナーリードパターン部の幅と前記第１接続部の幅は、互いに同一であるか、または２０％以内の差を有し、
前記第２接続部の幅は、前記第２インナーリードパターン部の幅の１．５倍以上である、請求項１１ないし請求項１４のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ。
【請求項１６】
基板；
前記基板上に配置される導電性パターン部；及び
前記導電性パターン部上に部分的に配置される保護層を含み、
前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含み、
前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第１メッキ層及び第２メッキ層を含み、
前記第１導電性パターン部は、前記保護層がオープンされた第１オープン領域を含み、
前記第２導電性パターン部は、前記保護層がオープンされた第２オープン領域を含み、
前記第１オープン領域において、前記第２メッキ層のスズの含有量は、前記第２オープン領域において、前記第２メッキ層のスズの含有量よりも多いオールインワンチップオンフィルム用軟性回路基板；
前記オールインワンチップオンフィルム用軟性回路基板の一端と連結されるディスプレイパネル；及び
前記オールインワンチップオンフィルム用軟性回路基板の前記一端と反対となる他端と連結されるメインボード；を含む電子デバイス。
【請求項１７】
前記オールインワンチップオンフィルム用軟性回路基板の前記第１オープン領域に配置される第１チップと、前記第２オープン領域に配置される第２チップは、互いに異なる種類であり、
前記ディスプレイパネル及び前記メインボードは、互いに向かい合って配置され、
前記オールインワンチップオンフィルム用軟性回路基板は、前記ディスプレイパネルと前記メインボードとの間で折り曲げられて配置される、請求項１６に記載の電子デバイス。
【請求項１８】
前記第１オープン領域において、前記第２メッキ層のスズ（Ｓｎ）の含有量は、７０原子％以上である、請求項１ないし請求項７のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項１９】
前記第１オープン領域において、前記第２メッキ層のスズ（Ｓｎ）の含有量は、９０原子％以上である、請求項１ないし請求項７のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板。
【請求項２０】
前記保護層は、前記第１延長パターン部及び前記第２延長パターン部上に配置され、
前記第１リードパターン部及び前記第２リードパターン部の一面は外部に露出する、請求項４ないし請求項７のいずれか一項に記載のオールインワンチップオンフィルム用軟性回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、オールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスに関するものである。
【０００２】
詳細に、前記オールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板は、互いに異なる種類のチップを一つの基板上に実装することができる軟性回路基板及びそのチップパッケージ、これを含む電子デバイスであり得る。
【背景技術】
【０００３】
最近、多様な電子製品が薄く、小型化、軽量化されている。これにより、電子デバイスの狭い領域に高密度に半導体チップを実装するための多様な研究が進められている。
【０００４】
その中でも、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）方式は、フレキシブル基板を使用するので、フラットパネルディスプレイ及びフレキシブルディスプレイの両方に適用することができる。即ち、ＣＯＦ方式は、多様なウェアラブル電子機器に適用できるという点で脚光を浴びている。また、ＣＯＦ方式は、微細なピッチを実現できるので、画素数の増加に伴う高解像度（ＱＨＤ）のディスプレイを実現するのに使用され得る。
【０００５】
ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）は、半導体チップを薄いフィルム形態の軟性回路基板に装着する方式である。例えば、半導体チップは、集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＩＣ）チップまたは大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ、ＬＳＩ）チップであり得る。
【０００６】
しかし、ＣＯＦ軟性回路基板は、ディスプレイパネルとメインボードとの間に直接連結することができない。
【０００７】
即ち、ディスプレイパネルとメインボードとの間には、少なくとも二つの印刷回路基板が要求される。
【０００８】
ディスプレイ部を有する電子デバイスは、複数の印刷回路基板が要求されることによって、厚さが増加するという問題点がある。また、複数の印刷回路基板のサイズは、電子デバイスの小型化に制約となり得る。また、複数の印刷回路基板の接合不良は、電子デバイスの信頼性を低下させることがある。
【０００９】
したがって、このような問題を解消することができる新しい軟性回路基板が要求される。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施例は、複数のチップを一つの基板に実装することができるオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供しようとする。
【課題を解決するための手段】
【００１１】
実施例に係るオールインワンチップオンフィルム用軟性回路基板は、基板；前記基板上に配置される導電性パターン部；及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含み、前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第１メッキ層及び第２メッキ層を含み、前記第１導電性パターン部は、前記保護層がオープンされた第１オープン領域を含み、前記第２導電性パターン部は、前記保護層がオープンされた第２オープン領域を含み、前記第１オープン領域における前記第２メッキ層のスズの含有量は、前記第２オープン領域における前記第２メッキ層のスズの含有量よりも多いものを含むことができる。
【００１２】
実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、オールインワンチップオンフィルム用軟性回路基板の第１オープン領域に配置される第１チップと、第２オープン領域に配置される第２チップとを含むことができる。
【００１３】
実施例に係る電子デバイスは、オールインワンチップオンフィルム用軟性回路基板；前記オールインワンチップオンフィルム用軟性回路基板の一端と連結されるディスプレイパネル；及び前記オールインワンチップオンフィルム用軟性回路基板の前記一端と反対となる他端と連結されるメインボード；を含むことができる。
【発明の効果】
【００１４】
実施例に係るオールインワンチップオンフィルム用軟性回路基板は、基板及び基板上に配置される導電性パターン部を含むことができる。
【００１５】
前記導電性パターン部は、前記基板上に互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含むことができる。
【００１６】
前記第１導電性パターン部は、前記第１導電性パターン部の一端と他端に位置する第１リードパターン部、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部を含み、前記第２導電性パターン部は、前記第２導電性パターン部の一端と他端に位置する第２リードパターン部、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部を含むことができる。
【００１７】
前記第１リードパターン部は、前記第２ードパターン部と形状が互いに異なることがある。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、互いに異なる種類の第１チップ及び第２チップの密着力を向上させることができる。
【００１８】
前記導電性パターン部は、配線パターン層、第１メッキ層及び第２メッキ層を含むことができる。
【００１９】
前記導電性パターン部の一領域には、保護層が配置され、保護部を形成することができ、前記一領域と他の領域には、保護部が配置されていないオープン領域であり得る。前記保護部は、前記第１延長パターン部及び前記第２延長パターン部上に配置され得る。前記保護部は、前記第１リードパターン部及び前記第２リードパターン部上に配置されないことがある。即ち、前記第１リードパターン部の一面は外部に露出することがあり、前記保護層がオープンされた第１オープン領域であり得る。前記第２リードパターン部の一面は外部に露出することがあり、前記保護層がオープンされた第２オープン領域であり得る。前記第１オープン領域における前記第１リードパターン部の前記第２メッキ層のスズ（Ｓｎ）の含有量は、前記第２オープン領域における前記第２リードパターン部の前記第２メッキ層のスズ（Ｓｎ）の含有量と互いに異なることがある。これにより、前記第１リードパターン部は、前記第１リードパターン部上の第１接続部との組立（ａｓｓｅｍｂｌｙ）に優れることがあり、前記第１接続部上の第１チップとの電気的な連結に優れ得る。また、前記第２リードパターン部は、前記第２リードパターン部上の第２接続部との組立（ａｓｓｅｍｂｌｙ）に優れることがあり、前記第２接続部上の第２チップとの電気的な連結に優れ得る。即ち、実施例は、互いに異なる種類の第１チップと第２チップを一つの軟性回路基板に実装することができるので、向上した信頼性を有するオールインワンチップオンフィルム用軟性回路基板及びチップパッケージを提供することができる。
【００２０】
また、実施例に係る一つのオールインワンチップオンフィルム用軟性回路基板は、ディスプレイパネルとメインボードを直接連結することができる。これにより、ディスプレイパネルから発生する信号をメインボードまで伝達するための軟性回路基板のサイズ及び厚さが減少し得る。
【００２１】
これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、他の部品のスペース及び／またはバッテリスペースを拡張させることができる。
【００２２】
また、複数の印刷回路基板の連結が要求されないので、工程の便宜性と電気的な連結の信頼性が向上することができる。
【００２３】
これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、高解像度のディスプレイ部を有する電子デバイスに適し得る。
【図面の簡単な説明】
【００２４】
【図１ａ】従来の印刷回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。
【図１ｂ】図１ａによる印刷回路基板が折り曲げられた形における断面図である。
【図１ｃ】図１ａによる印刷回路基板が折り曲げられた形における平面図である。
【図２ａ】実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。
【図２ｂ】図２ａによるオールインワンチップオンフィルム用軟性回路基板が折り曲げられた形における断面図である。
【図２ｃ】図２ａによるオールインワンチップオンフィルム用軟性回路基板が折り曲げられた形における平面図である。
【図３ａ】実施例に係る単面オールインワンチップオンフィルム用多層軟性回路基板の断面図である。
【図３ｂ】実施例に係る単面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
【図４】実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
【図５】実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
【図６】実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を示した断面図である。
【図７】実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
【図８ａ】実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の他の断面図である。
【図８ｂ】図８ａによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
【図９】実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージのまた他の断面図である。
【図１０】実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の一 領域を拡大した断面図である。
【図１１】図８ａによる両面オールインワンチップオンフィルム用軟性回路基板の平面図である。
【図１２】図８ａによる両面オールインワンチップオンフィルム用軟性回路基板の低面図である。
【図１３ａ】図８ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの概略的な平面図である。
【図１３ｂ】図８ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの概略的な平面図である。
【図１４ａ】図１３による両面オールインワンチップオンフィルム用軟性回路基板の断面図である。
【図１４ｂ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
【図１５ａ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１５ｂ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１５ｃ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１６ａ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１６ｂ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１６ｃ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１７ａ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１７ｂ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１７ｃ】図１４ａによる両面オールインワンチップオンフィルム用軟性回路基板を図１４ｂによる両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージに製造する工程を示す図である。
【図１８】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図１９】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図２０ａ】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図２０ｂ】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図２０ｃ】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図２１】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【図２２】オールインワンチップオンフィルム用軟性回路基板を含む多様な電子デバイスの図である。
【発明を実施するための形態】
【００２５】
実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたは、パターンの「上／うえ（Ｏｎ）」に、または「下／した（ｕｎｄｅｒ）」に形成されるものと記載される場合において、「上／うえ（Ｏｎ）」と「下／した（ｕｎｄｅｒ）」は「直接（ｄｉｒｅｃｔｌｙ）」または「他の層を介在して（１ｎｄｉｒｅｃｔｌｙ）」形成されるものをすべて含む。また、各層の上／うえ、または下／したに対する基準は、図面を基準として説明する。
【００２６】
また、ある部分が他の部分と「連結」されているとき、これは「直接的に連結」されている場合だけではなく、その中間に他の部材を間に置いて、「間接的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」とするとき、これは特に反対となる記載がない限り、他の構成要素を除くことではなく、他の構成要素をさらに備えることができることを意味する。
【００２７】
図面において、それぞれの層（膜）、領域、パターンまたは構造物厚さやサイズは、説明の明確性及び便宜のために変形され得るので、実際のサイズを全面的に反映したものではない。
【００２８】
以下、添付された図面を参照して本発明の実施例を詳細に説明すると、次の通りである。
【００２９】
図１ａないし図１ｃを参照して、比較例に係る印刷回路基板を説明する。
【００３０】
ディスプレイ部を有する電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために少なくとも二つの印刷回路基板が要求される。
【００３１】
比較例に係るディスプレイ部を含む電子デバイスに含まれる印刷回路基板は、少なくとも二つであり得る。
【００３２】
比較例に係るディスプレイ部を含む電子デバイスは、第１印刷回路基板１０及び第２印刷回路基板２０を含むことができる。
【００３３】
前記第１印刷回路基板１０は、軟性印刷回路基板であり得る。詳しく、第１印刷回路基板１０は、チップオンフィルム（ＣＯＦ、Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）用軟性印刷回路基板であり得る。前記第１印刷回路基板１０は、第１チップＣ１が実装されるＣＯＦ用軟性印刷回路基板であり得る。さらに詳しく、前記第１印刷回路基板１０は、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）を配置するためのＣＯＦ用軟性印刷回路基板であり得る。
【００３４】
前記第２印刷回路基板２０は、軟性印刷回路基板であり得る。詳しく、前記第２印刷回路基板２０は、前記第１チップＣ１と互いに異なる種類の第２チップＣ２を配置するための軟性印刷回路基板（ＦＰＣＢ、Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）であり得る。ここで、前記第２チップＣ２は、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）以外のものであって、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）を除いた他のチップ、半導体素子、ソケットなど軟性印刷回路基板上に電気的連結のために配置される多様なチップを意味することができる。前記第２印刷回路基板２０は、複数の第２チップＣ２を配置するための軟性印刷回路基板（ＦＰＣＢ、Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）であり得る。例えば、前記第２印刷回路基板２０は、互いに異なる種類の複数の第２チップＣ２ａ、Ｃ２ｂを配置するための軟性印刷回路基板であり得る。
【００３５】
前記第１印刷回路基板１０及び前記第２印刷回路基板２０は、互いに異なる厚さを有し得る。前記第２印刷回路基板２０の厚さは、前記第１印刷回路基板１０の厚さよりも小さいことがある。例えば、前記第１印刷回路基板１０は、約２０μｍないし１００μｍの厚さであり得る。前記第２印刷回路基板２０は、約１００μｍないし２００μｍの厚さであり得る。例えば、前記第１印刷回路基板１０及び前記第２印刷回路基板の総厚さｔ１は、２００μｍないし２５０μｍであり得る。
【００３６】
比較例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に第１及び第２印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。詳しく、比較例に係るディスプレイ部を備えた電子デバイスは、上、下に積層される第１及び第２印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。
【００３７】
前記第１印刷回路基板１０及び前記第２印刷回路基板２０は、互いに異なる工程で形成され得る。例えば、前記第１印刷回路基板１０は、ロール・ツー・ロール（ｒｏｌｌ  ｔｏ  ｒｏｌｌ）工程によって製造され得る。前記第２印刷回路基板２０は、シート（ｓｈｅｅｔ）方式で製造され得る。詳細に、微細な間隔で配置される導電性パターン部を有する前記第１印刷回路基板１０と１００μｍ以上の間隔で配置される導電性パターン部を有する前記第２印刷回路基板２０は、同一の工程を適用することが困難であるので、互いに異なる工程で製造することが一般的であった。
【００３８】
比較例に係る第１及び第２印刷回路基板は、それぞれ互いに異なる工程で形成されるので、工程の効率が低下することがある。
【００３９】
また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上に配置する工程の難易性があるので、別の第１及び第２印刷回路基板が要求される。
【００４０】
また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上で接続させにくいという問題点がある。
【００４１】
即ち、従来のディスプレイパネルとメインボードとの間には、第１及び第２印刷回路基板が配置され得る。
【００４２】
ディスプレイパネル３０から発生するＲ、Ｇ、Ｂ信号を制御、処理、または伝達するために、第１印刷回路基板１０は、ディスプレイパネル３０と連結され、第１印刷回路基板１０は、再び第２印刷回路基板２０と連結され、第２印刷回路基板２０は、メインボード４０に連結され得る。
【００４３】
前記第１印刷回路基板１０の一端は、ディスプレイパネル３０と連結され得る。ディスプレイパネル３０は、接着層５０によって前記第１印刷回路基板１０と連結され得る。
【００４４】
前記第１印刷回路基板１０の前記一端と反対となる他端は、第２印刷回路基板２０と連結され得る。前記第１印刷回路基板１０は、前記接着層５０によって前記第２印刷回路基板２０と連結され得る。
【００４５】
前記第２印刷回路基板２０の一端は、前記第１印刷回路基板１０と連結され、前記第２印刷回路基板２０の前記一端と反対となる他端は、メインボード４０と連結され得る。前記第２印刷回路基板２０は、前記接着層５０によってメインボード４０と連結され得る。
【００４６】
比較例に係るディスプレイ部を備えた電子デバイスは、前記ディスプレイパネル３０と前記第１印刷回路基板１０との間、前記第１印刷回路基板１０と前記第２印刷回路基板２０との間、前記第２印刷回路基板２０と前記メインボード４０との間にそれぞれ別の接着層５０が要求され得る。即ち、比較例に係るディスプレイ部を備えた電子デバイスは、複数の接着層が要求されるので、接着層の連結不良により、電子デバイスの信頼性が低下することがあるという問題点を有する。また、上、下に連結される前記第１印刷回路基板１０及び前記第２印刷回路基板２０の間に配置される接着層は、電子デバイスの厚さを増加させることがある。
【００４７】
図１ｂ及び図１ｃを参照して、比較例に係る電子デバイス内にハウジングされる第１印刷回路基板１０、第２印刷回路基板２０、ディスプレイパネル３０、及びメインボード４０を説明する。
【００４８】
図１ｂは、図１ａによる印刷回路基板が折り曲げられた形態における断面図であり、図１ｃは、図１ｂの下面における平面図である。
【００４９】
前記ディスプレイパネル３０及び前記メインボード４０は、対向して配置され得る。互いに向かい合って配置される前記ディスプレイパネル３０及び前記メインボード４０の間には、折曲（ｂｅｎｄｉｎｇ）領域を含む第１印刷回路基板１０が配置され得る。
【００５０】
前記第１印刷回路基板１０は、一領域が折り曲げられ、折り曲げられていない領域に前記第１チップＣ１が配置され得る。
【００５１】
また、前記第２印刷回路基板２０は、前記ディスプレイパネル３０と向かい合って配置され得る。前記第２印刷回路基板２０の折り曲げられていない領域に前記第２チップＣ２が配置され得る。
【００５２】
図１ｃを参照すると、比較例は、複数の基板が要求されるので、一方向における長さＡ１は、それぞれの前記第１印刷回路基板１０及び前記第２印刷回路基板２０の長さの合計であり得る。一例として、前記第１印刷回路基板１０及び前記第２印刷回路基板２０の一方向における長さＡ１は、前記第１印刷回路基板１０の短辺の長さ及び前記第２印刷回路基板２０の短辺の長さの合計であり得る。一例として、第１印刷回路基板１０及び前記第２印刷回路基板２０の一方向における長さＡ１は、３０ｍｍないし４０ｍｍであり得る。但し、実装するためのチップの種類、電子デバイスの種類に応じて、前記第１印刷回路基板１０及び前記第２印刷回路基板２０の一方向における長さＡ１は、多様なサイズであり得る。
【００５３】
比較例に係る電子デバイスは、複数の印刷回路基板が要求されることによって、他の部品を実装するためのスペースまたはバッテリー６０を配置するためのスペースが縮小され得る。
【００５４】
最近、スマートフォンのような電子デバイスは、ユーザーの利便性ないしセキュリティを強化するために、多様な機能を有する部品が追加されている。例えば、スマートフォン、スマートウォッチなどの電子デバイスには、複数のカメラモジュール（デュアルカメラモジュール、ｄｕａｌ  ｃａｍｅｒａ  ｍｏｄｕｌｅ）が搭載されたり、虹彩認識、バーチャルリアリティ（ＶＲ、Ｖｉｒｔｕａｌ  Ｒｅａｌｉｔｙ）のような多様な機能を有する部品が追加されている。これにより、追加される部品を実装するためのスペースの確保が重要である。
【００５５】
また、ウェアラブルデバイスをはじめとする多様な電子デバイスは、ユーザーの利便性の向上のために、バッテリースペースの拡大が要求される。
【００５６】
したがって、従来の電子デバイスに使用された複数の印刷回路基板を一つの印刷回路基板に代替することによって、新たな部品を実装するためのスペースの確保またはバッテリーサイズの拡大のためのスペース確保の重要性が台頭される。
【００５７】
比較例に係る電子デバイスは、互いに異なる種類の第１チップ及び第２チップがそれぞれ別の第１印刷回路基板１０及び第２印刷回路基板３０に配置され得る。これにより、第１印刷回路基板１０及び第２印刷回路基板３０の間の接着層５０の厚さ及び前記第２印刷回路基板３０の厚さは、電子デバイスの厚さを増加させるという問題点があった。
【００５８】
また、前記第２印刷回路基板３０のサイズだけバッテリースペースないし他の部品を実装するためのスペースが縮小されるという問題点があった。
【００５９】
また、第１及び第２印刷回路基板の接合不良は、電子デバイスの信頼性を低下させるという問題点があった。
【００６０】
実施例は、このような問題点を解消するために、複数のチップを一つの基板に実装することができる新たな構造のオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供することができる。実施例と比較例の同じ図面符号は、同一の構成要素を示し、前述した比較例と重複する説明は除く。
【００６１】
図２ａないし図２ｃを参照して、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスを説明する。
【００６２】
実施例に係る電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために、一つの印刷回路基板を使用することができる。実施例に係るディスプレイ部を含む電子デバイスに含まれる印刷回路基板は、一つの軟性印刷回路基板であり得る。これにより、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、互いに対向するディスプレイ部とメインボードとの間で折り曲げ（ｂｅｎｄｉｎｇ）られて、ディスプレイ部及びメインボードを連結することができる。
【００６３】
詳しく、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、互いに異なる種類の複数のチップを配置するための一つの基板であり得る。
【００６４】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、互いに異なる種類の第１チップＣ１及び第２チップＣ２を配置するための基板であり得る。
【００６５】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、２０μｍないし１００μｍであり得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、３０μｍないし８０μｍであり得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、５０μｍないし７５μｍであり得る。実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、実装するためのチップの種類、電子デバイスの種類に応じて、２０μｍないし１００μｍの厚さ、または３０μｍないし８０μｍの厚さ、または５０μｍないし７５μｍの厚さであり得る。
【００６６】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の１／５ないし１／２レベルの厚さを有し得る。即ち、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２０％ないし５０％のレベルの厚さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２５％ないし４０％のレベルの厚さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２５％ないし３５％のレベルの厚さを有し得る。
【００６７】
実施例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に一つのオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００が要求されるので、電子デバイスの全体的な厚さを減少させることができる。詳しく、実施例に係るディスプレイ部を備えた電子デバイスは、単層の印刷回路基板が要求されるので、電子デバイスの全体的な厚さが減少し得る。
【００６８】
また、実施例は、比較例に含まれた第１印刷回路基板及び第２印刷回路基板の間の接着層５０を省略することができるので、オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージ及びこれを含む電子デバイスの全体的な厚さを減少させることができる。
【００６９】
また、実施例は、第１印刷回路基板と第２印刷回路基板との間の接着層５０を省略することができ、接着不良による問題点を解消することができるので、電子デバイスの信頼性を向上させることができる。
【００７０】
また、複数の印刷回路基板の接着工程を省略することができるので、工程の効率が増加し、工程のコストが低減され得る。
【００７１】
また、別の工程で管理された基板を一つの工程に代替することにより、工程の効率及び製品の歩留まりを向上させることができる。
【００７２】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、折曲領域及び非折曲領域を含むことができる。実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、折曲領域を含むことによって、互いに向かい合って配置される前記ディスプレイパネル３０及び前記メインボード４０を互いに連結することができる。
【００７３】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の非折曲（ｎｏｎ−ｂｅｎｄｉｎｇ）領域は、ディスプレイパネル３０と、互いに向かい合って配置され得る。実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の非折曲領域上には、第１チップＣ１及び第２チップＣ２が配置され得る。これにより、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、前記第１チップＣ１及び前記第２チップＣ２安定して実装することができる。
【００７４】
図２ｃは、図２ｂの場合、下面における平面図である。
【００７５】
図２ｃを参照すると、実施例は、一つの基板が要求されるので、一方向における長さＡ２は、一つの基板の長さであり得る。実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＡ２は、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の短辺の長さであり得る。一例として、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＡ２は、１０ｍｍないし５０ｍｍであり得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＡ２は、１０ｍｍないし３０ｍｍであり得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＡ２は、１５ｍｍないし２５ｍｍであり得る。但し、実施例がこれに限定されるものではなく、配置するためのチップの種類及び／または個数、電子デバイスの種類に応じて多様なサイズに設計できることは言うまでもない。
【００７６】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向における長さＬ１の５０％ないし７０％レベルの長さを有し得る。例えば、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向における長さＬ１の５５％ないし７０％レベルの長さを有し得る。実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００の一方向における長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向における長さＬ１の６０％ないし７０％レベルの長さを有し得る。
【００７７】
これにより、実施例は、電子デバイス内のオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００を含むチップパッケージのサイズが減少し得るので、バッテリー６０を配置するためのスペースを拡大することができる。また、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００を含むチップパッケージは、平面的が減少し得るので、他の部品を搭載するためのスペースの確保が可能である。
【００７８】
図３ａ、図３ｂ、図７、図８ａ、図８ｂ、図９及び図１０を参照して、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００及びこれのチップパッケージを説明する。
【００７９】
図３ａ、図３ｂを参照すると、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、一面上に導電性パターン部ＣＰを有する単面オールインワンチップオンフィルム用軟性回路基板であり得る。
【００８０】
前記基板上に互いに離隔して配置される複数の導電性パターン部ＣＰが配置され得る。前記導電性パターン部ＣＰは、互いに離間して配置される第１導電性パターン部ＣＰ１及び第２導電性パターン部ＣＰ２を含むことができる。前記第１導電性パターン部ＣＰ１及び前記第２導電性パターン部ＣＰ２は、互いに異なる第１チップと第２チップの信号をそれぞれ伝達するために互いに離隔し得る。
【００８１】
前記第１導電性パターン部ＣＰ１は、基板上で第１間隔（ｐｉｔｃｈ）で互いに離隔して配置される第１導電性パターン部ＣＰ１を含むことができる。前記第２導電性パターン部ＣＰ２は、基板上で前記第１間隔とは異なる第２間隔（ｐｉｔｃｈ）で互いに離隔して配置される第２導電性パターン部ＣＰ２を含むことができる。実施例は、互いに異なる第１チップと第２チップを一つのオールインワンチップオンフィルム用軟性回路基板に実装するために、第１間隔で互いに離隔した第１導電性パターン部ＣＰ１及び第２間隔で互いに離隔した第２導電性パターン部ＣＰ２を基板の一面上に配置することができる。
【００８２】
前記第１導電性パターン部ＣＰ１は、前記第１導電性パターン部の一端及び他端に位置する第１リードパターン部Ｌ１、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部Ｅ１を含むことができる。詳しく、第１導電性パターン部ＣＰ１は、前記第１導電性パターン部の一端に位置する第１インナーリードパターン部Ｉ１、第１導電性パターン部の他端に位置する第１アウターリードパターン部Ｏ１、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部Ｅ１を含むことができる。
【００８３】
前記第２導電性パターン部ＣＰ２は、前記第２導電性パターン部の一端及び他端に位置する第２リードパターン部Ｌ２、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部Ｅ２を含むことができる。詳しく、前記第２導電性パターン部ＣＰ２は、前記第２導電性パターン部の一端に位置する第２インナーリードパターン部Ｉ２、第２導電性パターン部の他端に位置する第２アウターリードパターン部Ｏ２、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部Ｅ２を含むことができる。
【００８４】
前記導電性パターン部ＣＰは、配線パターン層１２０及びメッキ層１３０を含むことができる。詳しく、第１導電性パターン部ＣＰ１及び前記第２導電性パターン部ＣＰ２は、それぞれ前記基板上に順に配置される配線パターン層１２０、第１メッキ層１３１及び第２メッキ層１３２を含むことができる。即ち、前記導電性パターン部ＣＰは、ウィスカーを防止し、信頼性を高めるための多層構造のパターンであり得る。
【００８５】
前記導電性パターン部上には、保護層１４０が部分的に配置され得る。前記導電性パターン部の保護層によって覆われる保護部ＰＰと保護層によって覆われないオープン領域ＯＡ１、ＯＡ２、ＯＡ３を含むことができる。
【００８６】
前記保護部ＰＰが位置した領域において、前記導電性パターン部ＣＰの一面は、前記保護層１４０と直接接触し、前記導電性パターン部ＣＰの前記一面と反対となる他面は、前記基板１１０と直接接触することができる。前記保護部ＰＰが位置した領域において、前記導電性パターン部ＣＰの一面は、外部に露出しないことがあり、前記導電性パターン部ＣＰの腐食を防止することができる。
【００８７】
前記オープン領域ＯＡ１、ＯＡ２、ＯＡ３において、前記導電性パターン部ＣＰの一面は、外部に露出し、前記導電性パターン部ＣＰの前記一面と反対となる他面は、前記基板１１０と直接接触することができる。前記オープン領域ＯＡ１、ＯＡ２、ＯＡ３において、前記導電性パターン部ＣＰの一面は、外部に露出することによって、第１チップ、第２チップ、ディスプレイパネル、メインボードのような別の部品と電気的連結が可能である。
【００８８】
前記保護層１４０は、前記第１延長パターン部Ｅ１及び前記第２延長パターン部Ｅ２上に配置され得る。詳しく、前記保護層１４０は、前記第１延長パターン部Ｅ１及び前記第２延長パターン部Ｅ２上に全体的に配置され得る。即ち、前記保護層１４０は、前記第１延長パターン部Ｅ１及び前記第２延長パターン部Ｅ２上のみに配置され得る。これにより、前記第１リードパターン部Ｌ１及び第２リードパターン部Ｌ２一面は、外部に露出し得る。例えば、前記第１インナーリードパターン部Ｉ１の第２メッキ層１３２は、外部に露出し得る。例えば、前記第２インナーリードパターン部Ｉ２の第２メッキ層１３２は、外部に露出し得る。
【００８９】
前記第１インナーリードパターン部Ｉ１上には、第１接続部７０が配置され、前記第１接続部７０上には、第１チップＣ１が配置され得る。即ち、前記第１インナーリードパターン部Ｉ１の第２メッキ層１３２が、前記第１接続部７０と直接接触することができる。このとき、前記第１インナーリードパターン部Ｉ１の第２メッキ層１３２ａは、純スズ層であり得る。これにより、前記第１インナーリードパターン部Ｉ１の第２メッキ層１３２ａは、前記第１接続部７０との組立特性が向上することができる。前記第２インナーリードパターン部Ｉ２上には、第２接続部８０が配置され、前記第２接続部８０上には、第２チップＣ２が配置され得る。即ち、前記第２インナーリードパターン部Ｉ２の第２メッキ層１３２が前記第２接続部８０と直接接触することができる。このとき、前記第２インナーリードパターン部Ｉ２の第２メッキ層１３２ｂは、スズ合金層であり得る。詳しく、第２インナーリードパターン部Ｉ２の第２メッキ層１３２ｂは、銅とスズの合金層であり得る。これにより、前記第１インナーリードパターン部Ｉ１の第２メッキ層１３２ｂは、前記第２接続部８０との組立特性が向上することができる。
【００９０】
前記第１オープン領域ＯＡ１において、前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０は、上、下に重なることがある。前記第２オープン領域ＯＡ２において、前記第２インナーリードパターン部Ｉ２及び前記第２接続部８０は、上、下に重なることがある。
【００９１】
前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０の重畳領域の面積は、前記第２インナーリードパターン部Ｉ２及び前記第２接続部８０の重畳領域の面積と異なることがある。例えば、一つの前記第１インナーリードパターン部Ｉ１と一つの前記第１接続部７０との間の重畳領域の面積は、一つの前記第２インナーリードパターン部Ｉ２と一つの前記第２接続部８０の重畳領域の面積よりも小さいことがある。これにより、実施例は、互いに異なる第１チップ及び第２チップを実装するとき、高い接合強度を有するオールインワンチップオンフィルム用軟性回路基板を提供することができる。
【００９２】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、基板１１０、前記基板１１０上に配置される配線パターン層１２０、メッキ層１３０及び保護層１４０を含むことができる。
【００９３】
前記基板１１０は、前記配線パターン層１２０、メッキ層１３０及び保護層１４０を支持する支持基板であり得る。
【００９４】
前記基板１１０は、折曲領域及び折曲領域以外の領域を含むことができる。即ち、前記基板１１０は、折り曲げが行われる折曲領域及び折曲領域以外の非折曲領域を含むことができる。
【００９５】
前記基板１１０は、軟性基板であり得る。これにより、前記基板１１０は、部分的な折り曲げが可能である。即ち、前記基板１１０は、延性プラスチックを含むことができる。例えば、前記基板１１０は、ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）基板であり得る。但し、実施例は、これに限定されず、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ  ｎａｐｈｔｈａｌａｔｅ、ＰＥＮ）のような高分子物質で構成された基板であり得る。これにより、前記基板１１０を含む軟性回路基板は、曲線のディスプレイ装置が備えられた多様な電子デバイスに使用され得る。例えば、前記基板１１０を含む軟性回路基板は、フレキシブル特性に優れるので、ウェアラブル電子デバイスの半導体チップを実装するのに適し得る。詳しく、実施例は、曲面ディスプレイを含む電子デバイスに適し得る。
【００９６】
前記基板１１０は、絶縁基板であり得る。即ち、前記基板１１０は、多様な配線パターンを支持する絶縁基板であり得る。
【００９７】
前記基板１１０は、２０μｍないし１００μｍの厚さを有し得る。例えば、前記基板１１０は、２５μｍないし５０μｍの厚さを有し得る。例えば、前記基板１００は、３０μｍないし４０μｍの厚さを有し得る。前記基板１００の厚さが１００μｍを超えた場合には、全体的な軟性回路基板の厚さが増加することがある。前記基板１００の厚さが２０μｍ未満の場合には、第１チップＣ１及び第２チップＣ２を同時に配置することは困難であり得る。前記基板１１０の厚さが２０μｍ未満の場合には、複数のチップを実装する工程において、前記基板１１０が熱／圧力などに脆弱であり得るので、複数のチップを同時に配置することは困難であり得る。
【００９８】
前記基板１１０上には、配線が配置され得る。前記配線は、パターン化された複数の配線であり得る。例えば、前記基板１１０上で前記複数の配線は、互いに離隔して配置され得る。即ち、前記基板１１０の一面上には、配線パターン層１２０が配置され得る。
【００９９】
前記基板１１０の面積は、前記配線パターン層１２０の面積よりも大きいことがある。詳しく、前記基板１１０の平面積は、前記配線パターン層１２０の平面積よりも大きいことがある。即ち、前記基板１１０上には、前記配線パターン層１２０が部分的に配置され得る。例えば、前記配線パターン層１２０の下面は、前記基板１１０と接触し、前記複数の配線の間には、前記基板１１０が露出し得る。前記配線パターン層１２０は、導電性物質を含むことができる。
【０１００】
例えば、前記配線パターン層１２０は、電気伝導性に優れた金属物質を含むことができる。さらに詳しく、前記配線パターン層１２０は、銅（Ｃｕ）を含むことができる。但し、実施例がこれに限定されるものではなく、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（ＣＲ）、ニッケル（Ｎｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）及びこれらの合金の少なくとも一つの金属を含むことができることは言うまでもない。
【０１０１】
前記配線パターン層１２０は、１μｍないし１５μｍの厚さに配置され得る。例えば、前記配線パターン層１２０は、１μｍないし１０μｍの厚さに配置され得る。例えば、前記配線パターン層１２０は、２μｍないし１０μｍの厚さに配置され得る。
【０１０２】
前記配線パターン層１２０の厚さが１μｍ未満の場合には、前記配線パターン層の抵抗が増加することがある。前記配線パターン層１２０の厚さが１０μｍを超えた場合には、微細パターンを実現することが困難であり得る。
【０１０３】
前記配線パターン層１２０上には、メッキ層１３０が配置され得る。前記メッキ層１３０は、第１メッキ層１３１及び第２メッキ層１３２を含むことができる。
【０１０４】
前記配線パターン層１２０上には、第１メッキ層１３１が配置され、前記第１メッキ層１３１上には、前記第２メッキ層１３２が配置され得る。前記第１メッキ層１３１及び前記第２メッキ層１３２は、ウィスカー（ｗｈｉｓｋｅｒ）の形成を防止するために、前記配線パターン層１２０上に二層に形成され得る。これにより、前記配線パターン層１２０のパターン間の短絡を防止することができる。韓国登録特許第１０−０３７４０７５号にも二段のメッキ層を開示している
【０１０５】
また、前記配線パターン層１２０上には、二つの層のメッキ層が配置されることによって、チップとのボンディング特性が向上することができる。前記配線パターン層が銅（Ｃｕ）を含む場合には、前記配線パターン層が第１チップＣ１と直接ボンディングすることができず、別途接着のための処理が要求され得る。一方、前記配線パターン層上に配置される前記メッキ層がスズ（Ｓｎ）を含む場合には、前記メッキ層の表面が純スズ層であり得るので、第１チップＣ１とボンディングが容易にすることができる。このとき、第１チップＣ１と連結されるワイヤは、純スズ層と熱と圧力だけで簡単に連結することができるので、チップのワイヤボンディングの精度及び製造工程の利便性を向上させることができる。
【０１０６】
第１メッキ層１３１が配置される領域は、前記第２メッキ層１３２が配置される領域と対応することができる。即ち、前記第１メッキ層１３１が配置される面積は、前記第２メッキ層１３２が配置される面積と対応することができる。
【０１０７】
前記メッキ層１３０は、スズ（Ｓｎ）を含むことができる。例えば、前記第１メッキ層１３１及び前記第２メッキ層１３２は、スズ（Ｓｎ）を含むことができる。
【０１０８】
一例として、前記配線パターン層１２０を銅（Ｃｕ）に配置し、前記第１メッキ層１３１及び前記第２メッキ層１３２をスズ（Ｓｎ）に配置することができる。前記メッキ層１３０がスズを含む場合には、スズ（Ｓｎ）の耐食性が優れるので、前記配線パターン層１２０の酸化を防止することができる。
【０１０９】
一方、前記メッキ層１３０の物質は、前記配線電極層１２０の物質よりも電気伝導度が低いことがある。前記メッキ層１３０は、前記配線電極層１２０と電気的な接続が可能である。
【０１１０】
第１メッキ層１３１及び前記第２メッキ層１３２は、同じスズ（Ｓｎ）に形成されるが、別の工程で形成され得る。
【０１１１】
実施例に係る軟性回路基板の製造工程に熱硬化のような熱処理工程が含まれる場合には、前記配線パターン層１２０の銅（Ｃｕ）または前記メッキ層１３０のスズ（Ｓｎ）の拡散作用が起こることがある。詳しく、前記保護層１４０の硬化を介して、前記配線パターン層１２０の銅（Ｃｕ）または前記メッキ層１３０のスズ（Ｓｎ）の拡散作用が起こることがある。
【０１１２】
これにより、前記第１メッキ層１３１から前記第２メッキ層１３２表面に行くほど銅（Ｃｕ）の拡散濃度が低くなることに従って、銅（Ｃｕ）の含有量が連続的に小さくなり得る。一方、前記第１メッキ層１３１から前記第２メッキ層１３２表面に行くほどスズ（Ｓｎ）の含有量は、連続的に大きくなり得る。これにより、前記メッキ層１３０の最上部は、純スズ層を含むことができる。
【０１１３】
即ち、前記配線パターン層１２０及び前記メッキ層１３０は、積層界面での化学作用により、前記メッキ層１３０の少なくとも一部は、スズ及び銅の合金であり得る。前記配線パターン層１２０上に前記メッキ層１３０を形成した後のスズ及び銅の合金の厚さよりも、前記メッキ層１３０上に前記保護層１４０を硬化させた後にスズと銅の合金の厚さは、増加することがある。
【０１１４】
前記メッキ層１３０の少なくとも一部に含まれたスズ及び銅の合金は、ＣｕｘＳｎｙの化学式を有し、０＜ｘ＋ｙ＜１２であり得る。例えば、前記化学式で、ｘとｙの合計は４≦ｘ＋ｙ≦１１でありえる。例えば、前記メッキ層１３０に含まれたスズ及び銅の合金は、Ｃｕ３ＳｎとＣｕ６Ｓｎ５の少なくとも一つを含むことができる。詳しく、第１メッキ層１３１は、スズ及び銅の合金層であり得る。
【０１１５】
また、前記第１メッキ層１３１及び前記第２メッキ層１３２は、スズ及び銅の含有量が互いに異なることがある。前記銅配線パターン層と直接接触する前記第１メッキ層１３１は、前記第２メッキ層１３２よりも銅の含有量が大きいことがある。
【０１１６】
前記第２メッキ層１３２は、前記第１メッキ層１３１よりもスズの含有量が大きいことがある。前記第２メッキ層１３２は、純スズ層を含むことができる。ここで、純スズとは、スズ（Ｓｎ）の含有量が５０原子％以上であるもの、７０原子％以上であるもの、９０原子％以上であるものを意味することができる。このとき、スズ以外の元素は銅であり得る。例えば、前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が５０原子％以上であり得る。例えば、前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が７０原子％以上であり得る。例えば、前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が９０原子％以上であり得る。例えば、前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が９５原子％以上であり得る。例えば、前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が９８原子％以上であり得る。
【０１１７】
実施例に係るメッキ層は、Ｃｕ／Ｓｎの拡散現象によって、電気化学的マイグレーション（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｍｉｇｒａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ）を防止して、金属成長に起因する短絡不良を遮断することができる。
【０１１８】
但し、実施例はこれに限定されず、前記メッキ層１３０は、Ｎｉ／ａｕ合金、金（Ａｕ）、無電解ニッケル金メッキ（Ｅｌｅｃｔｒｏｌｅｓｓ  ｎｉｃｋｅｌ  ｉｍｍｅｒｓｉｏｎ  ｇｏｌｄ、ＥＮＩＧ）、Ｎｉ／Ｐｄ合金、有機化合物メッキ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅ、ＯＳＰ）のいずれか一つを含むことができることは言うまでもない。
【０１１９】
第１メッキ層１３１と前記第２メッキ層１３２は、互いに対応するか、または互いに異なる厚さを有し得る。前記第１メッキ層１３１及び前記第２メッキ層１３２全体の厚さは、０．３μｍないし１μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２全体の厚さは、０．３μｍないし０．７μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２全体の厚さは、０．３μｍないし０．５μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２いずれか一つのメッキ層は、０．０５μｍないし０．１５μｍ以下の厚さであり得る。例えば、前記第１メッキ層１３１及び前記第２メッキ層１３２いずれか一つのメッキ層は、０．０７μｍないし０．１３μｍ以下の厚さであり得る。
【０１２０】
前記保護層１４０は、前記配線パターン層１２０上に部分的に配置され得る。例えば、前記保護層１４０は、前記配線パターン層１２０上の前記メッキ層１３０上に配置され得る。前記保護層１４０は、前記メッキ層１３０を覆うことができるので、前記配線パターン層１２０及び前記メッキ層１３０の酸化による損傷または脱膜を防止することができる。
【０１２１】
前記保護層１４０は、前記配線パターン層１２０及び／または前記メッキ層１３０が、ディスプレイパネル３０、メインボード４０、第１チップＣ１または第２チップＣ２と電気的に連結されるための領域を除いた領域に部分的に配置され得る。
【０１２２】
これにより、前記保護層１４０は、前記配線パターン層１２０及び／または前記メッキ層１３０と部分的に重なることがある。
【０１２３】
前記保護層１４０の面積は、基板１１０の面積よりも小さいことがある。前記保護層１４０は、基板の終端を除いた領域に配置され、複数のオープン領域を含むことができる。
【０１２４】
前記保護層１４０は、孔のような形状の第１オープン領域ＯＡ１を含むことができる。前記第１オープン領域ＯＡ１は、前記配線パターン層１２０及び／または前記メッキ層１３０が第１チップＣ１と電気的に連結されるための前記保護層１４０の非配置領域であり得る。
【０１２５】
前記保護層１４０は、孔のような形状の第２オープン領域ＯＡ２を含むことができる。前記第２オープン領域ＯＡ２は、前記配線パターン層１２０及び／または前記メッキ層１３０が第２チップＣ２と電気的に連結されるための前記保護層１４０の非配置領域であり得る。これにより、前記第２オープン領域ＯＡ２において、前記メッキ層１３０は、外部に露出し得る。
【０１２６】
前記第２オープン領域ＯＡ２では、前記メッキ層１３０の銅の含有量は、５０原子％以上であり得る。例えば、前記メッキ層１３０での銅の含有量は、６０原子％以上であり得る。例えば、前記メッキ層１３０での銅の含有量は、６０原子％ないし８０原子％であり得る。詳しく、第２オープン領域ＯＡ２で測定された前記第１メッキ層１３１銅の含有量は、６０原子％ないし８０原子％であり得る。
【０１２７】
前記保護層１４０は、前記メインボード４０または前記ディスプレイパネル３０と電気的に連結されるための導電性パターン部上に配置されないことがある。実施例は、前記メインボード４０または前記ディスプレイパネル３０と電気的に連結されるための導電性パターン部上の前記保護層１４０の非配置領域である第３オープン領域ＯＡ３を含むことができる。これにより、前記第３オープン領域ＯＡ３で、前記メッキ層１３０は、外部に露出し得る。
【０１２８】
前記第３オープン領域ＯＡ３において、前記メッキ層１３０の銅の含有量は、５０原子％以上であり得る。または、第３オープン領域ＯＡ３において、前記メッキ層１３０の銅の含有量は、５０原子％未満であり得る。
【０１２９】
前記第３オープン領域ＯＡ３は、前記第１オープン領域ＯＡ１よりも基板の外郭に位置することができる。また、前記第３オープン領域ＯＡ３は、前記第２オープン領域ＯＡ２よりも基板の外郭に位置することができる。
【０１３０】
前記第１オープン領域ＯＡ１及び前記第２オープン領域ＯＡ２は、前記第３オープン領域ＯＡ３よりも基板の中央領域に位置することができる。
【０１３１】
前記保護層１４０は、折曲領域に配置され得る。これにより、前記保護層１４０は、折り曲げるときに発生し得る応力を分散させることができる。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板の信頼性を向上させることができる。
【０１３２】
前記保護層１４０は、絶縁性物質を含むことができる。前記保護層１４０は、導電性パターン部の表面を保護するために塗布された後、加熱して硬化することができる多様な物質を含むことができる。前記保護層１４０は、レジスト（ｒｅｓｉｓｔ）層であり得る。例えば、前記保護層１４０は、有機高分子物質を含むソルダーレジスト層であり得る。一例として、前記保護層１４０は、エポキシアクリレート系の樹脂を含むことができる。詳しく、前記保護層１４０は、樹脂、硬化剤、光開始剤、顔料、溶媒、フィラー、添加物、アクリル系のモノマーなどを含むことができる。但し、実施例はこれに限定されず、前記保護層１４０は、フォトソルダーレジスト層、カバーレイＣｏｖｅｒ−ｌａｙ）及び高分子物質のいずれか一つであり得ることは言うまでもない。
【０１３３】
前記保護層１４０の厚さは、１μｍないし２０μｍであり得る。前記保護層１４０の厚さは、１μｍないし１５μｍであり得る。例えば、前記保護層１４０の厚さは、５μｍないし２０μｍであり得る。前記保護層１４０の厚さが２０μｍを超えた場合には、オールインワンチップオンフィルム用軟性回路基板の厚さが増加することがある。前記保護層１４０の厚さが１μｍ未満の場合には、オールインワンチップオンフィルム用軟性回路基板に含まれた導電性パターン部の信頼性が低下することがある。
【０１３４】
図３ｂを参照して、実施例に係る単面オールインワンチップオンフィルム用軟性回路基板１００を含むチップパッケージを説明する。
【０１３５】
実施例に係る断面オールインワンチップオンフィルム用軟性回路基板１００は、基板１１０、基板の一面上に配置される導電性パターン部ＣＰ及び前記導電性パターン部ＣＰ上の一領域に部分的に保護層１４０が配置されて形成される保護部ＰＰを含むことができる。
【０１３６】
前記導電性パターン部ＣＰは、前記配線パターン層１２０及び前記メッキ層１３０を含むことができる。
【０１３７】
前記導電性パターン部ＣＰ上の一領域と他の領域上には、前記保護部ＰＰが配置されないことがある。これにより、前記導電性パターン部ＣＰ上の一領域と他の領域上には、前記導電性パターン部ＣＰと離隔された前記導電性パターン部ＣＰとの間の基板１１０が露出し得る。前記導電性パターン部ＣＰ上の一領域と他の領域上には、第１接続部７０及び第２接続部８０がそれぞれ配置され得る。詳しく、前記保護部ＰＰが配置されていない前記導電性パターン部ＣＰの上面には、第１接続部７０及び第２接続部８０がそれぞれ配置され得る。
【０１３８】
前記第１接続部７０及び前記第２接続部８０は、互いに異なる形状を有し得る。例えば、前記第１接続部７０は、六面体形状であり得る。詳しく、前記第１接続部７０の断面は、四角形の形状を含むことができる。より詳細に、前記第１接続部７０の断面は、長方形または正方形の形状を含むことができる。例えば、前記第２接続部８０は、球形の形状を含むことができる。前記第２接続部８０の断面は、円形の形状を含むことができる。または、前記第２接続部８０は、部分的に、または全体的にラウンドした形状を含むことができる。一例として、第２接続部８０の断面形状は、一側面で平面であり、前記一側面と反対となる他側面で曲面であるものを含むことができる。
【０１３９】
前記第１接続部７０及び前記第２接続部８０は、互いに異なるサイズを有し得る。前記第１接続部７０は、前記第２接続部８０よりも小さいことがある。
【０１４０】
前記第１接続部７０及び前記第２接続部８０の幅は、互いに異なることがある。例えば、一つの第１接続部７０の両側面の間の幅Ｄ１は、一つの第２接続部８０の両側面の間の幅Ｄ２よりも小さいことがある。
【０１４１】
前記第１接続部７０上には、前記第１チップＣ１が配置され得る。前記第１接続部７０は、導電性物質を含むことができる。これにより、前記第１接続部７０は、前記第１接続部７０の上面に配置される前記第１チップＣ１及び前記第１接続部７０の下面に配置される前記導電性パターン部ＣＰを電気的に連結することができる。
【０１４２】
前記第２接続部８０上には、前記第２チップＣ２が配置され得る。前記第２接続部８０は、導電性物質を含むことができる。これにより、前記第２接続部８０は、前記第２接続部８０の上面に配置される前記第２チップＣ２及び前記第２接続部８０の下面に配置される前記導電性パターン部ＣＰを電気的に連結することができる。
【０１４３】
実施例に係る断面オールインワンチップオンフィルム用軟性回路基板１００の同じ一面上には、互いに異なる種類の第１チップＣ１及び第２チップＣ２が配置され得る。詳しく、実施例に係る単面オールインワンチップオンフィルム用軟性回路基板１００の同じ一面上には、一つの前記第１チップＣ１及び複数の第２チップＣ２が配置され得る。これにより、チップパッケージ工程の効率を向上させることができる。
【０１４４】
前記第１チップＣ１は、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）を含むことができる。
【０１４５】
前記第２チップＣ２は、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）以外のチップを意味することができる。前記第２チップＣ２は、駆動ＩＣチップ（Ｄｒｉｖｅ  ＩＣ  ｃｈｉｐ）以外のソケットまたはデバイスを含む多様なチップを意味することができる。例えば、前記第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つであるものを含むことができる。
【０１４６】
オールインワンチップオンフィルム用軟性回路基板１００上に配置される複数の第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つが複数配置されることを意味することができる。一例として、オールインワンチップオンフィルム用軟性回路基板１００上には、複数のＭＬＣＣチップが配置され得る。
【０１４７】
また、前記第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも二つを含むことができる。即ち、オールインワンチップオンフィルム用軟性回路基板１００上には、互いに異なる種類の複数の第２チップＣ２ａ、Ｃ２ｂが配置され得る。例えば、オールインワンチップオンフィルム用軟性回路基板１００上には、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのいずれか一つの第２チップＣ２ａ及びダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち前記いずれか一つと他の一つの第２チップＣ２ｂとを含むことができる。
【０１４８】
詳細に、オールインワンチップオンフィルム用軟性回路基板１００上には、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのいずれか一つの第２チップＣ２ａが複数配置され得、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち前記いずれか一つの他の一つの第２チップＣ２ｂが複数配置されるものを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板１００上には、複数のＭＬＣＣチップＣ２ａ及び複数の電源ＩＣチップＣ２ｂを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板１００上には、複数のＭＬＣＣチップＣ２ａ及び複数のダイオードチップＣ２ｂを含むことができる。一例として、オールインワンチップオンフィルム用軟性回路基板１００上には、複数のＭＬＣＣチップＣ２ａ及び複数のＢＧＡチップＣ２ｂを含むことができる。
【０１４９】
実施例において、前記第２チップの種類が二つに制限されることではなく、駆動ＩＣチップを除いた多様なチップがすべて第２チップに含まれることは言うまでもない。
【０１５０】
前記オールインワンチップオンフィルム用軟性回路基板１００の一端は、ディスプレイパネル３０と連結され得る。前記オールインワンチップオンフィルム用軟性回路基板１００の一端は、ディスプレイパネル３０と接着層５０によって連結され得る。詳しく、前記接着層５０の上面には、前記ディスプレイパネル３０が配置され、前記接着層５０の下面には、前記のオールインワンチップオンフィルム用軟性回路基板１００が配置され得る。これにより、前記ディスプレイパネル３０及び前記オールインワンチップオンフィルム用軟性回路基板１００は、前記接着層５０を間に置いて上、下に合着され得る。
【０１５１】
前記のオールインワンチップオンフィルム用軟性回路基板１００の前記一端と反対となる他端は、メインボード４０と連結され得る。前記オールインワンチップオンフィルム用軟性回路基板１００の前記一端と反対となる他端は、メインボード４０と接着層５０によって連結され得る。詳しく、前記接着層５０の上面には、メインボード４０が配置され、前記接着層５０の下面には、前記のオールインワンチップオンフィルム用軟性回路基板１００が配置され得る。これにより、前記メインボード４０及び前記オールインワンチップオンフィルム用軟性回路基板１００は、前記接着層５０を間に置いて上、下に合着され得る。
【０１５２】
前記接着層５０は、導電性物質を含むことができる。前記接着層５０は、導電性粒子が接着物質内に分散されたものであり得る。例えば、前記接着層５０は、異方性導電性フィルム（ＡＣＦ）であり得る。
【０１５３】
これにより、前記接着層５０は、ディスプレイパネル３０、前記オールインワンチップオンフィルム用軟性回路基板１００及び前記メインボード４０の間の電気的な信号を伝達することと、別の構成要素を安定して連結することができる。
【０１５４】
図４ないし図６を参照して、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの製造工程を説明する。
【０１５５】
図４を参照すると、基板１００の一面上にパターン層１２０、第１メッキ層１３１及び第２メッキ層１３２を含む導電性パターン部ＣＰ、及び保護層１４０を配置して、オールインワンチップオンフィルム用軟性回路基板を用意することができる。
【０１５６】
このとき、前記保護層１４０は、第１オープン領域ＯＡ１及び第２オープン領域ＯＡ２を含むことができる。
【０１５７】
前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２が露出し得る。また、前記第２オープン領域ＯＡ２において、前記第２メッキ層１３２が露出し得る。
【０１５８】
図５及び図６を参照して、 前記オールインワンチップオンフィルム用軟性回路基板 に第１チップＣ１を配置する第１ステップ及び第２チップＣ２を配置する第２ステップを説明する。
【０１５９】
先に、実施例に係るオールインワンチップオンフィルム用軟性回路基板に第１チップＣ１を配置するステップを説明する。
【０１６０】
実施例に係るオールインワンチップオンフィルム用軟性回路基板の前記第１オープン領域ＯＡ１には、第１接続部７０が配置され得る。
【０１６１】
前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａのスズ（Ｓｎ）の含有量は、５０原子％以上であり得る。前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａは、純スズ層を含むことができる。例えば、前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａのスズ（Ｓｎ）の含有量は、７０原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａのスズ（Ｓｎ）の含有量は、９０原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａのスズ（Ｓｎ）の含有量は、９５原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２ａのスズ（Ｓｎ）の含有量は、９８原子％以上であり得る。前記第１オープン領域ＯＡ１において、前記第２メッキ層１３２のスズ（Ｓｎ）の含有量が５０原子％未満の場合には、前記接続部７０による前記第２メッキ層１３２及び前記第１チップＣ１連結が困難であり得る。詳しく、第１オープン領域ＯＡ１において、前記第２メッキ層１３２のスズ（Ｓｎ）の含有量が５０原子％未満の場合には、前記接続部７０による前記第２メッキ層１３２及び前記第１チップＣ１の連結が困難であり得る。
【０１６２】
第１接続部７０は、金（Ａｕ）を含むことができる。前記第１接続部７０は、ゴールドバンプであり得る。
【０１６３】
実施例に係るオールインワンチップオンフィルム用軟性回路基板に一つの第１チップＣ１を配置するためには、複数の前記第１接続部７０が前記第１チップＣ１と前記第２メッキ層１３２ａとの間に配置され得る。
【０１６４】
第１オープン領域ＯＡ１前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が５０原子％以上であることに従って、金（Ａｕ）を含む前記第１接続部７０と密着特性が優れ得る。実施に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、前記第１接続部７０を介して前記第１チップＣ１と導電性パターンの電気的な連結が優れ得るので、信頼性が向上することができる。
【０１６５】
次に、実施例に係るオールインワンチップオンフィルム用軟性回路基板に第２チップＣ２を配置するステップを説明する。
【０１６６】
実施例に係るオールインワンチップオンフィルム用軟性回路基板の前記第２オープン領域ＯＡ２には、第２接続部８０が配置される。
【０１６７】
実施例に係るオールインワンチップオンフィルム用軟性回路基板に第２チップＣ２を配置するためには、マスクＭを介して第２接続部８０が配置される領域と対応する部分にのみ選択的に熱Ｈを供給することができる。詳しく、実施例は、選択的なリフロー（ｓｅｌｅｃｔｉｖｅ  ｒｅｆｌｏｗ）工程を介して第２チップＣ２を連結するための第２接続部８０が配置される領域に選択的に熱を供給することができる。
【０１６８】
詳しく、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第１チップＣ１を実装した後に、第２チップＣ２を配置する場合にも、選択的なリフロー（ｓｅｌｅｃｔｉｖｅ  ｒｅｆｌｏｗ）工程を介した部分的な熱供給が可能である。
【０１６９】
即ち、実施例に係る製造工程は、マスクを介して前記第１オープン領域ＯＡが熱に露出することを防止することができる。これにより、前記第１オープン領域ＯＡに配置される前記第２メッキ層が熱供給によって、純スズ層からのスズ及び銅の合金層に変性されることを防止することができる。これにより、一つのオールインワンチップオンフィルム用軟性回路基板１００上に、互いに異なる第１チップＣ１及び第２チップＣ２を実装する場合にも、第１オープン領域において、前記第２メッキ層１３２スズ（Ｓｎ）の含有量は、５０原子％以上であり得るので、駆動ＩＣチップの組立（ａｓｓｅｍｂｌｙ）が優れ得る。
【０１７０】
一方、前記第２オープン領域ＯＡ２と対応する領域にマスクのホールが配置され得る。これにより、前記第２オープン領域ＯＡ２において、熱によって露出するメッキ層は、スズ及び銅の合金層に変性され得る。
【０１７１】
詳しく、マスクのホールを介して熱によって露出する前記第２メッキ層１３２一部分は、スズ／銅の拡散現象がさらに進むことがある。これにより、前記第２オープン領域ＯＡ２において、前記第２メッキ層１３２ｂのスズ（Ｓｎ）の含有量は、５０原子％未満であり得る。前記第２オープン領域ＯＡ２において、前記第２メッキ層１３２ｂは、銅（Ｃｕ）及びスズ（Ｓｎ）の合金層であり得る。
【０１７２】
第２接続部８０は、金（Ａｕ）以外の金属を含むことができる。これにより、前記第２接続部８０は、前記第２接続部８０の下部に位置した前記第２メッキ層１３２ｂが、純スズ層ではない場合にも、第２チップＣ２との組立性能が優れ得る。また、前記第２接続部８０は、金（Ａｕ）以外の金属を含むことができるので、製造コストを低減させることができる。
【０１７３】
例えば、前記第２接続部８０は、銅（Ｃｕ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、インジウム（１ｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（ｂｉ）、銀（Ａｇ）、ニッケル（Ｎｉ）の少なくとも一つを含むことができる。
【０１７４】
第２接続部８０は、ソルダーバンプであり得る。前記第２接続部８０は、ソルダーボールであり得る。前記リフロー工程の温度でソルダーボールは、溶融され得る。
【０１７５】
実施例に係るオールインワンチップオンフィルム用軟性回路基板に一つの第２チップＣ２を配置するためには、複数の前記第２接続部８０が前記第２チップＣ２及び前記第２メッキ層１３２ｂの間に配置され得る。
【０１７６】
前記リフロー工程の温度で、第２チップＣ２は、第２接続部８０を介して前記第２オープン領域ＯＡ２上の第２メッキ層１３２ｂと優れるボンディングが可能である。
【０１７７】
実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第１オープン領域で第１接続部７０を介して前記第１チップＣ１接続が優れると共に、第２オープン領域で第２接続部８０を介して前記第２チップＣ２連結が優れ得る。
【０１７８】
実施例に係るオールインワンチップオンフィルム用軟性回路基板は、第１オープン領域ＯＡ１及び第２オープン領域ＯＡ２に互いに異なるスズ（Ｓｎ）の含有量を有するメッキ層を含むことができるので、前記第１チップＣ１組立性能が優れると共に、前記第２チップＣ２組立性能が優れ得る。
【０１７９】
比較例のように、第１印刷回路基板に第１チップを実装し、第２印刷回路基板に第２チップを実装した後に、第１チップを備えた第１印刷回路基板と第２チップを備えた第２印刷回路基板を接着層にボンディングする場合には、第１チップの熱的変性による問題が発生しないことがある。
【０１８０】
しかし、実施例のように一つの基板上に互いに異なる第１チップ及び第２チップを実装する場合には、第１チップを連結するための保護層の第１オープン領域で第２メッキ層が熱によって変性されることに従って、第１接続部による第１チップの組み立てが困難であるという問題点があった。
【０１８１】
発明者は、このような問題を解決するために、選択的なリフロー工程を経てオールインワンチップオンフィルム用軟性回路基板上に第１チップ及び第２チップを順に配置した。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージは、第１オープン領域での前記第２メッキ層のスズの含有量と、第１オープン領域での前記第２メッキ層のスズの含有量が異なることがある。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、互いに異なる前記第１チップＣ１及び前記第２チップＣ２の優れた電気的連結が可能である。
【０１８２】
第１オープン領域での純スズ層を含む前記第２メッキ層は、金（Ａｕ）を含む第１接続部を介して駆動ＩＣチップである第１チップの安定した実装が可能である。また、前記第２オープンエリアでの銅とスズの合金層を含む前記第２メッキ層は、金（Ａｕ）以外の金属を含む第２接続部を介してダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つである第２チップの安定した実装が可能である。
【０１８３】
これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージは、一つのオールインワン軟性回路基板上に互いに異なる種類の第１チップ及び第２チップの実装が優れた歩留りで可能である。
【０１８４】
さらに、既存の複数の印刷回路基板を一つのオールインワンチップオンフィルム用軟性回路基板に代替することができるので、ディスプレイパネルとメインボードを連結するためのオールインワンチップオンフィルム用軟性回路基板の小型化や薄型化が可能である。
【０１８５】
したがって、実施例のオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスは、カメラモジュール、虹彩認識モジュールなどのように、多様な機能部の搭載が容易であり得る。また、実施例のオールインワンチップオンフィルム用軟性回路基板を含む電子デバイスは、バッテリスペースを拡張することができる。
【０１８６】
また、オールインワンチップオンフィルム用軟性回路基板は、ロール・ツー・ロール工程を介して製造することができ、オールインワンチップオンフィルム用軟性回路基板上のチップの実装は、選択的なリフロー工程を介して可能であるので、製造工程の利便性と製造歩留まりが向上することができる。
【０１８７】
前述したように、断面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージは、第１チップ、第２チップ、ディスプレイパネル及びメインボードがすべて同じ一面に連結され得る。
【０１８８】
このような単面オールインワンチップオンフィルム用軟性回路基板は、高解像度（ＱＨＤ）を有する回路を実現することは困難であり得る。
【０１８９】
最近、スマートフォン、テレビ、モニター、電子ペーパー、ウェアラブルデバイスなどのディスプレイ部を有する多様な電子デバイスは、高解像度ディスプレイの実現が要求される。
【０１９０】
これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板は、両面オールインワンチップオンフィルム用軟性回路基板を含むことができる。
【０１９１】
両面オールインワンチップオンフィルム用軟性回路基板は、高解像度ディスプレイを実現するために、導電性パターン層が基板の両面に位置することができる。
【０１９２】
図７、図８ａ、図８ｂ、図９及び図１０を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を説明する。前述した断面オールインワンチップオンフィルム用軟性回路基板と同一の構成要素については、同一の図面を付与する。それぞれの構成要素の厚さ、それぞれの構成要素の物質など、前述したものと重複する説明は除く。
【０１９３】
図７、図８ａ、図８ｂ、図９は、第１チップの実装を中心に示した実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の多様な断面図である。即ち、図７、図８ａ、図８ｂ、図９は、第１チップを実装するための第１導電性パターン部の多様な断面構造を説明するための図である。
【０１９４】
図７、図８ａ、図８ｂ、図９及び図１０を参照すると、実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、両面上に電極パターン部を有する両面オールインワンチップオンフィルム用軟性回路基板であり得る。
【０１９５】
実施例に係るオールインワンチップオンフィルム（Ａｌｌ  ｉｎ  ｏｎｅ  ｃｈｉｐ  ｏｎ  ｆｉｌｍ）用軟性回路基板１００は、基板１１０、前記基板１１０上に配置される配線パターン層１２０、メッキ層１３０及び保護層１４０を含むことことができる。
【０１９６】
実施例に係る基板１１０の一面上に配線パターン層１２０、メッキ層１３０及び保護層１４０を配置した後、前記一面と反対となる他面上に配線パターン層１２０、メッキ層１３０及び保護層１４０を配置することができる。
【０１９７】
即ち、実施例に係る基板１１０の一面上に、上部配線パターン層、上部メッキ層及び上部保護層が配置され得、前記一面と反対となる他面上に下部配線パターン層、下部メッキ層及び下部保護層が配置され得る。
【０１９８】
上部配線パターン層は、下部配線パターン層と互いに対応する金属物質を含むことができる。これにより、工程効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。
【０１９９】
上部配線パターン層の厚さは、下部配線パターン層の厚さと互いに対応することができる。これにより、工程効率が向上することができる。
【０２００】
上部メッキ層は、下部メッキ層と互いに対応する金属物質を含むことができる。これにより、工程効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。
【０２０１】
上部メッキ層の厚さは、下部メッキ層の厚さと互いに対応することができる。これにより、工程効率が向上することができる。
【０２０２】
前記基板１１０は、貫通孔を含むことができる。前記基板１１０は、複数の貫通孔を含むことができる。前記基板１１０の複数の貫通孔は、機械的な工程または化学的工程によって、それぞれまたは同時に形成され得る。例えば、前記基板１１０の複数の貫通孔は、ドリル工程またはエッチング工程によって形成され得る。一例として、前記基板の貫通孔は、レーザーを介したパンチ及びデスミア工程を経て形成され得る。前記デスミア工程は、貫通孔の内側面に付着したポリイミドスミアを除去する工程であり得る。前記デスミア工程により、前記ポリイミド基板の内側面は、直線と類似した傾斜面を有し得る。
【０２０３】
前記基板１１０上には、配線パターン層１２０、メッキ層１３０、及び保護層１４０が配置され得る。詳しく、前記基板１１０の両面上には、配線パターン層１２０、メッキ層１３０、及び保護層１４０がそれぞれ順に配置され得る。
【０２０４】
前記配線パターン層１２０は、蒸着（Ｅｖａｐｏｒａｔｉｏｎ）、メッキ（ｐｌａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）の少なくとも一つの方法で形成され得る。
【０２０５】
一例として、回路を形成するための配線層は、スパッタリング後に電解メッキによって形成され得る。一例として、回路を形成するための配線層は、無電解メッキにより形成された銅メッキ層であり得る。または、前記配線層は、無電解メッキ及び電解メッキにより形成された銅メッキ層であり得る。
【０２０６】
次に、前記配線層上にドライフィルムをラミネートした後、露光、現像、エッチング工程を介して、軟性回路基板の両面、即ち上面と下面にパターン化された配線層を形成することができる。これにより、前記配線パターン層１２０を形成することができる。
【０２０７】
前記基板１１０を貫通するビアホールＶ１、Ｖ２、Ｖ３内部には、導電性物質が満たされ得る。ビアホールの内部に満たされる導電性物質は、前記配線パターン層１２０と互いに対応するか、または互いに異なる導電性物質であり得る。例えば、ビアホールの内部に満たされる導電性物質は、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（ＣＲ）、ニッケル（Ｎｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）及びこれらの合金の少なくとも一つの金属を含むことができる。前記基板１１０の上面の導電性パターン部ＣＰの電気的な信号は、前記ビアホールに満たされた導電性物質を介して前記基板１１０の下面の導電性パターン部ＣＰに伝達され得る。
【０２０８】
次に、前記配線パターン層１２０上には、メッキ層１３０が形成され得る。
【０２０９】
その後は、導電性パターン部ＣＰ上に保護部ＰＰをスクリーン印刷することができる。
【０２１０】
導電性パターン部ＣＰは、前記配線パターン層１２０及び前記メッキ層１３０を含むことができる。前記配線パターン層１２０の面積は、前記メッキ層１３０と互いに対応するか、または互いに異なることがある。前記第１メッキ層１３１面積は、前記第２メッキ層１３２面積と互いに対応するか、または異なることがある。
【０２１１】
図７を参照すると、前記配線パターン層１２０の面積は、前記メッキ層１３０と互いに対応することができる。前記第１メッキ層１３１面積は、前記第２メッキ層１３２面積と互いに対応することができる。
【０２１２】
図８を参照すると、前記配線パターン層１２０の面積は、前記メッキ層１３０と互いに異なることがある。前記配線パターン層１２０の面積は、前記第１メッキ層１３１面積と対応することができる。前記第１メッキ層１３１面積は、前記第２メッキ層１３２面積と異なることがある。例えば、前記第１メッキ層１３１面積は、前記第２メッキ層１３２面積よりも大きいことがある。
【０２１３】
図９を参照すると、前記配線パターン層１２０の面積は、前記メッキ層１３０と異なることがある。
【０２１４】
図１０を参照すると、前記基板１１０の一面において、前記配線パターン層１２０の面積は、前記メッキ層１３０と互いに異なり、前記基板１１０の他面において、前記配線パターン層１２０の面積は、前記メッキ層１３０と互いに対応することができる。
【０２１５】
前記保護層１４０は、前記基板１１０上に直接接触して配置されるか、または前記配線パターン層１２０上に直接接触して配置されるか、または前記第１メッキ層１３１上に直接接触して配置されるか、または前記第２メッキ層１３２上に直接接触して配置され得る。
【０２１６】
図７を参照すると、前記配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に前記第２メッキ層１３２が形成され、前記第２メッキ層１３２上に部分的に前記保護層１４０が配置され得る。
【０２１７】
図８ａ及び８ｂを参照すると、前記配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に部分的に前記保護層１４０が配置され得る。前記第２メッキ層１３２は、前記メッキ層１３１上の前記保護層１４０が配置された領域以外の領域に配置され得る。
【０２１８】
前記保護層１４０の下面が接触する前記第１メッキ層１３１は、銅とスズの合金層であり得る。前記保護層１４０の側面と接触する前記第２メッキ層１３２は、純スズを含むことができる。これにより、前記保護層１４０と前記第１メッキ層１３１との間に共同部が形成されることによる保護層の脱膜を防止することができ、ウィスカーの形成を防止することができるので、保護層の密着力を高めることができる。従って、実施例は、二層のメッキ層を含むことができるので、信頼性の高い電子デバイスを提供することができる。
【０２１９】
また、前記配線パターン層１２０上に単層のスズメッキ層１３１のみを配置し、一つのスズメッキ層１３１上に保護層１４０を配置する場合には、保護層１４０の熱硬化時に、前記スズメッキ層１３１が加熱されることにより、前記スズメッキ層１３１内に銅が拡散することができる。これにより、前記スズメッキ層１３１は、スズ及び銅の合金層となることがあるので、ゴールドバンプを有する第１チップの実装が堅固に行われないという問題点がある。したがって、実施例に係るメッキ層１３０は、基板から離れるほどスズの濃度が連続的に増加できる第１メッキ層１３１及び第２メッキ層１３２が要求される。
【０２２０】
図９を参照すると、前記配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に部分的に前記保護層１４０が配置され得る。前記第２メッキ層１３２は、前記メッキ層１３１上の前記保護層１４０が配置された領域以外の領域に配置され得る。
【０２２１】
このとき、前記配線パターン層１２０は、第１配線パターン層１２１及び第２配線パターン層１２２を含むことができる。即ち、前記基板上に複数の配線パターン層が配置され得る。
【０２２２】
また、図面には示さなかったが、前記基板１１０と前記第１配線パターン層１２１との間には、前記基板１１０と前記第１配線パターン層１２１密着力を向上させるための金属シード層をさらに含むことができる。このとき、金属シード層は、スパッタリングによって形成することができる。金属シード層は、銅を含むことができる。
【０２２３】
前記第１配線パターン層１２１及び前記第２配線パターン層１２２は、互いに対応するか、または互いに異なる工程で形成され得る。
【０２２４】
前記第１配線バトン層１２１は、０．１μｍないし０．５μｍの厚さに銅をスパッタリングして形成することができる。前記第１配線バトン層１２１は、基板の上部、下部、及び貫通孔の内側面に配置され得る。このとき、前記第１配線バトン層１２１厚さが薄いので、貫通孔の内側面は互いに離隔し得る。
【０２２５】
次に、前記第２配線パターン層１２２は、前記第１配線パターン層１２１上に配置され得る。また、前記第２配線パターン層１２２は、メッキによって貫通孔の内部に全体的に満たされ得る。
【０２２６】
前記第１配線バトン層１２１は、スパッタリングによって形成されるので、前記基板１１０または前記金属シード層との密着力が優れる長所を有するが、製造コストが高いため、前記第１配線パターン層１２１上に再度、メッキによる前記第２配線パターン層１２２を形成することによって、製造コストの低減させることができる。また、別に基板の貫通孔に導電性物質を満たさず、前記第１配線パターン層１２１上に前記第２配線パターン層１２２を配置すると共に、ビアホール内に銅が充填され得るので、工程効率が向上することができる。また、ビアホール内にボイドが形成されることを防止することができるので、信頼性の高いオールインワンチップオンフィルム用軟性回路基板及びこれを含む電子デバイスを提供することができる。
【０２２７】
図１０を参照すると、前記基板の一面には、複数の保護層１４０が配置され得る。前記保護層は、第１保護層１４１及び第２保護層１４２を含むことができる。
【０２２８】
例えば、前記基板の一面上に、第１保護層１４１が部分的に配置され、前記保護層１４１が配置される領域以外の領域上に前記配線パターン層１２０が配置され得る。
【０２２９】
前記保護層１４１上には、前記第２保護層１４２が配置され得る。前記第２保護層１４２は、前記第１保護層１４１及び前記上部配線パターン層１２０を覆い、前記第１保護層１４１よりも大きい領域に配置され得る。
【０２３０】
前記保護層１４２は、前記第１保護層１４１上面を囲みながら、前記保護層１４１と対応する領域上に配置され得る。前記第２保護層１４２幅は、前記保護層１４１よりも大きいことがある。これにより、前記第２保護層１４２下面は、前記配線パターン層１２０及び前記第１保護層１４１と接触することができる。これにより、前記第２保護層１４２は、前記第１保護層１４１と前記配線パターン層１２０の界面で応力が集中することを緩和することができる。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板をバンディングするとき、発生し得る脱膜またはクラックの発生を減らすことができる。
【０２３１】
第２保護層１４２が配置される領域以外の領域には、前記第２導電性パターン部ＣＰ２を構成するメッキ層１３０が配置され得る。詳しく、前記第２保護層１４２が配置される領域以外の領域では、前記上部配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に前記第２メッキ層１３２が順に配置され得る。
【０２３２】
前記基板の前記一面と反対となる他面上には、配線パターン層１２０が配置され得る。配線パターン層１２０上には、前記メッキ層１３０が配置され得る。前記メッキ層１３０上には、部分的に保護層１４０が配置され得る。
【０２３３】
前記基板の一面に配置される保護層と前記基板の他面に配置される保護層の幅は、互いに対応するか、または互いに異なることがある。
【０２３４】
図面において、基板の一面にのみ複数の保護層が配置されることを示したが、実施例はこれに限定されず、前記基板の両面にそれぞれ複数の保護層を含めることは言うまでもない。また、基板の一面のみ複数または一つの保護層が配置され得ることは言うまでもない。
【０２３５】
また、前記基板の一面または両面の構造は、図７、図８ａ、図９、図１０の少なくとも一つに応じた導電性パターン部、保護部の構造を組み合わせて多様に配置することができることは言うまでもない。
【０２３６】
図７、図８ａ、図８ｂ、図９、図１１及び図１２を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００上に実装される第１チップＣ１、ディスプレイパネル３０及びメインボード４０との連結関係を説明する。
【０２３７】
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００は、貫通孔を含む基板１００；前記貫通孔を含む基板の両面上にそれぞれ配置される配線パターン層１２０；前記配線パターン層１２０上に配置される第１メッキ層１３１；前記第１メッキ層１３１上に配置される第２メッキ層１３２；及び前記配線パターン層上に部分的に配置される保護層１４０を含むことができる。
【０２３８】
前記保護層１４０が形成される前記保護層１４０の配置領域は、前記保護部ＰＰであり得る。前記保護層１４０が形成されない前記保護部ＰＰ以外の領域で前記導電性パターン部ＣＰは、外部に露出し得る。即ち、保護層のオープン領域ないし導電性パターン部上に保護部が配置されない領域で前記導電性パターン部ＣＰは、前記第１チップＣ１、前記ディスプレイパネル３０及び前記メインボード４０と電気的に連結され得る。
【０２３９】
実施例に係るオールインワンチップオンフィルム用軟性回路基板のリードパターン部及びテストパターン部は、保護部と重畳されないことがある。即ち、前記リードパターン部及び前記テストパターン部の保護層により覆われていないオープン領域に位置する導電性パターン部を意味することがあり、機能に応じて、リードパターン部及びテストパターン部に区別することができる。
【０２４０】
前記リードパターン部は、前記第１チップ、前記第２チップ、前記ディスプレイパネルまたは前記メインボードと接続されるための導電性パターン部を意味することができる。
【０２４１】
前記テストパターン部、実施例に係るオールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージの製品の不良有無を確認するための導電性パターン部を意味することができる。
【０２４２】
前記リードパターン部は、位置に応じてインナーリードパターン部及びアウターリードパターン部に区別することができる。前記第１チップＣ１と相対的に近くに置かれており、保護層により重畳されていない導電性パターン部の一領域は、インナーリードパターン部と表現されることがある。前記第１チップＣ１と相対的に遠くに置かれており、保護層により重畳されていない導電性パターン部の一領域は、アウターリードパターン部と表現されることがある。
【０２４３】
図７、図８ａ、図８ｂ、図９、図１１及び図１２を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、第１サブ第１インナーリードパターン部Ｉ１ａ、第２サブ第１インナーリードパターン部Ｉ１ｂ、第３サブ第１インナーリードパターン部Ｉ１ｃ及び第４サブ第１インナーリードパターン部Ｉ１ｄを含むことができる。
【０２４４】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、第１サブ第１アウターリードパターン部Ｏ１ａ、第２サブ第１アウターリードパターン部Ｏ１ｂ、第３サブ第１アウターリードパターン部Ｏ１ｃ及び第４サブ第１アウターリードパターン部Ｏ１ｄを含むことができる。
【０２４５】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、第１テストパターン部Ｔ１及び第２テストパターン部Ｔ２を含むことができる。
【０２４６】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の一面上に、前記第１サブ第１インナーリードパターン部Ｉ１ａ、前記第２サブ第１インナーリードパターン部Ｉ１ｂ、前記第３サブ第１インナーリードパターン部Ｉ１ｃ、前記第１サブ第１アウターリードパターン部Ｏ１ａ、及び前記第２サブ第１アウターリードパターン部Ｏ１ｂが配置され得る。
【０２４７】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の前記一面と反対となる他面上には、前記第４サブ第１インナーリードパターン部Ｉ１ｄ、前記第３サブ第１アウターリードパターン部Ｏ１ｃ、前記第４サブ第１アウターリードパターン部Ｏ１ｄ、前記第１テストパターン部Ｔ１及び前記第２テストパターン部Ｔ２を含むことができる。
【０２４８】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の一面上に配置される前記第１チップＣ１は、第１接続部７０を介して、前記第１サブ第１インナーリードパターン部Ｉ１ａ、前記第２サブ第１インナーリードパターン部Ｉ１ｂまたは前記第３サブ第１インナーリードパターン部Ｉ１ｃと連結され得る。
【０２４９】
前記第１接続部７０は、位置および／または機能に応じて、第１サブ第２接続部７１、第２サブ第１接続部７２及び第３サブ第１接続部７３を含むすることができる。
【０２５０】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の一面上に配置される前記第１チップＣ１は、前記第１サブ第１接続部７１を介して前記第１サブ第１インナーリードパターン部Ｉ１ａと電気的に連結され得る。
【０２５１】
前記第１サブ第１インナーリードパターン部Ｉ１ａは、前記基板１１０の上面に沿って第２ビアホールＶ２と隣接した第１サブ第１アウターリードパターン部Ｏ１ａまで電気的な信号を伝達することができる。前記第２ビアホールＶ２及び前記第１サブ第１アウターリードパターン部Ｏ１ａは、電気的に連結され得る。即ち、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第１サブ第１アウターリードパターン部Ｏ１ａは、一方向に延びる導電性パターン部の一端及び他端であり得る。
【０２５２】
例えば、前記第１サブ第１アウターリードパターン部Ｏ１ａ上には、前記メインボード４０が接着層５０を介して連結され得る。これにより、前記第１チップから伝達される信号は、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第１サブ第１アウターリードパターン部Ｏ１ａを経て、前記メインボード４０にまで伝達され得る。
【０２５３】
また、前記第１サブ第１インナーリードパターン部Ｉ１ａは、前記基板１１０の上面に沿って第２ビアホールＶ２まで電気的に連結され、前記第２ビアホールＶ２に充填された導電性物質を介して前記基板１１０の下面に沿って前記第２ビアホールＶ２に隣接した第３サブ第１アウターリードパターン部Ｏ１ｃまでの電気的な信号を伝達することができる。前記第２ビアホールＶ２は、前記第３サブ第１アウターリードパターン部Ｏ１ｃと電気的に連結され得る。したがって、図面には示さなかったが、前記第３サブ第１アウターリードパターン部Ｏ１ｃ上に前記メインボード４０が接着層５０を介して電気的に連結され得ることは言うまでもない。
【０２５４】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の一面上に配置される前記第１チップＣ１は、前記第２サブ第１接続部７２を介して前記第２サブ第１インナーリードパターン部Ｉ１ｂと電気的に連結され得る。
【０２５５】
前記基板１１０の上面に配置される前記第２サブ第１インナーリードパターン部Ｉ１ｂは、前記第２サブ第１インナーリードパターン部Ｉ１ｂの下部に位置する第１ビアホールＶ１に充填された導電性物質を介して、前記基板１１０の下面に沿って前記第１ビアホールＶ１と隣接した第４サブ第１インナーリードパターン部Ｉ１ｄ及び前記第１テストパターン部Ｔ１に電気的信号を伝達することができる。前記第１ビアホールＶ１、前記第１テストパターン部Ｔ１及び前記第４サブ第１インナーリードパターン部Ｉ１ｄは、基板の下面で電気的に連結され得る。
【０２５６】
第４サブ第１インナーリードパターン部Ｉ１ｄ及び第４サブ第１アウターリードパターン部Ｏ１ｄには、ディスプレイパネル３０が付着することができる。
【０２５７】
前記第１テストパターン部Ｔ１は、前記第１ビアホールＶ１を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第１テストパターン部Ｔ１を介して、前記第４サブ第１インナーリードパターン部Ｉ１ｄに伝達される信号の精度を確認することができる。詳しく、前記第１テストパターン部Ｔ１で電圧または電流を測定することにより、前記第１チップと前記ディスプレイパネルとの間に位置する導電性パターン部の段落やショートの発生有無ないし発生位置を確認することができるので、製品の信頼性を向上させることができる。
【０２５８】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００の一面上に配置される前記第１チップＣ１は、前記第３サブ第１接続部７３を介して前記第３サブ第１インナーリードパターン部Ｉ１ｃと電気的に連結され得る。
【０２５９】
前記第３サブ第１インナーリードパターン部Ｉ１ｃは、前記基板１１０の上面に沿って第３ビアホールＶ３と隣接した第２サブ第１アウターリードパターン部Ｏ１ｂまで電気的な信号を伝達することができる。前記第３ビアホールＶ３及び前記第２サブ第１アウターリードパターン部Ｏ１ｂは、電気的に連結され得る。即ち、前記第３サブ第１インナーリードパターン部Ｉ１ｃ及び前記第２サブ第１アウターリードパターン部Ｏ１ｂは、一方向に延びる導電性パターン部の一端及び他端であり得る。
【０２６０】
また、前記第３サブ第１インナーリードパターン部Ｉ１ｃは、前記基板１１０の上面に沿って第３ビアホールＶ３まで電気的に連結され、前記第３ビアホールＶ３に充填された導電性物質を介して前記基板１１０の下面に沿って、前記第３ビアホールＶ３に隣接した第４サブ第１アウターリードパターン部Ｏ１ｄ及び前記第２テストパターン部Ｔ２に電気的信号を伝達することができる。
【０２６１】
前記第２ビアホールＶ２、前記第４サブ第１アウターリードパターン部Ｏ１ｄ及び前記第２テストパターン部Ｔ２は、基板の下面で電気的に連結され得る。
【０２６２】
前述したように、前記第４サブ第１インナーリードパターン部Ｉ１ｄ及び第４サブ第１アウターリードパターン部Ｏ１ｄ上には、前記ディスプレイパネル３０が接着層５０を介して付着することができる。
【０２６３】
前記第２テストパターン部Ｔ２は、前記第３ビアホールＶ３を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第２テストパターン部Ｔ２を介して、前記第４サブ第１アウターリードパターン部Ｏ１ｄに伝達される信号の精度を確認することができる。詳しく、前記第２テストパターン部Ｔ２で電圧または電流を測定することにより、前記第１チップと前記ディスプレイパネルとの間に位置する導電性パターン部の段落やショートの発生有無ないし発生位置を確認することができるので、製品の信頼性を向上させることができる。
【０２６４】
実施例に係るオールインワンチップオンフィルム用軟性回路基板は、前記第１チップＣ１が配置される一面と反対となる他面に前記ディスプレイパネル３０を配置することができるので、設計の自由度を向上させることができる。また、複数のチップが実装される一面と反対となる他面のディスプレイパネルを配置することによって、効果的な放熱が可能である。これにより、実施例に係るオールインワンチップオンフィルム用軟性回路基板の信頼性が向上することができる。
【０２６５】
図１１は、図８ａの平面図であり、図１２は、図８ａの底面図である。
【０２６６】
図１１及び図１２は、第１チップを配置するための第１導電性パターン部を中心とした実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の上面及び下面における平面図である。
【０２６７】
図１１及び図１２を参照すると、実施例のオールインワンチップオンフィルム用軟性回路基板１００は、製作または加工の利便性のために長さ方向の両側の外部にスプロケットホールを備えることができる。したがって、オールインワンチップオンフィルム用軟性回路基板１００は、ロール・トゥ・ロール（Ｒｏｌｌ  ｔｏ  ｒｏｌｌ）方式でスプロケットホールによって巻けたり解けたリすることができる。
【０２６８】
オールインワンチップオンフィルム用軟性回路基板１００は、点線で示した切断部を基準に、内部領域１Ｒ及び外部領域ＯＲと定義することができる。
【０２６９】
オールインワンチップオンフィルム用軟性回路基板１００の内部領域１Ｒには、第１チップ、第２チップ、ディスプレイパネル及びメインボードをそれぞれ連結するための導電性パターン部が配置され得る。
【０２７０】
オールインワンチップオンフィルム用軟性回路基板１００のスプロケットホールが形成された部分を切断し、基板上にチップを配置することにより、オールインワンチップオンフィルム用軟性回路基板１００を含むチップパッケージ及びこれを含む電子デバイスに加工することができる。
【０２７１】
図１１を参照すると、前記のオールインワンチップオンフィルム用軟性回路基板１００の上面には、前記保護層１４０の第１オープン領域ＯＡ１を介して導電性パターン部ＣＰの一領域である前記第１サブ第１インナーリードパターン部Ｉ１ａ、前記第２サブ第１インナーリードパターン部Ｉ１ｂ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃが外部に露出し得る。
【０２７２】
また、前記オールインワンチップオンフィルム用軟性回路基板１００の上面には、前記保護層１４０の第３オープン領域ＯＡ３を介して導電性パターン部ＣＰの一領域である前記第１サブ第１アウターリードパターン部Ｏ１ａが外部に露出し得る。
【０２７３】
第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃは、第１接続部を介してチップと連結されるための導電性パターンであり得る。
【０２７４】
第１サブ第１インナーリードパターン部Ｉ１ａの端部及び前記第３サブ第１インナーリードパターン部Ｉ１ｃの端部は、一列に配置され得る。例えば、基板の横方向（ｘ軸方向）で複数の前記第１サブ第１インナーリードパターン部Ｉ１ａは互いに離隔し、前記第１サブ第１インナーリードパターン部Ｉ１ａの端部は一列に配置され得る。例えば、基板の横方向（ｘ軸方向）に複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃは互いに離隔し、前記第３サブ第１インナーリードパターン部Ｉ１ｃの端部は一列に配置され得る。これにより、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃは、第１接続部及び第１チップとのボンディングが優れ得る。
【０２７５】
基板の横方向（ｘ軸方向）に複数の前記第２ビアホールＶ２は、互いに離隔し、一列に配置され得る。基板の横方向（ｘ軸方向）に複数の前記第３ビアホールＶ３は、互いに離隔し、一列に配置され得る。
【０２７６】
第１サブ第１インナーリードパターン部Ｉ１ａの端部は、前記第２サブ第１インナーリードパターン部Ｉ１ｂの端部と互いに離隔し得る。
【０２７７】
第２サブ第１インナーリードパターン部Ｉ１ｂは、第１チップとボンディングされていない導電性パターンであり得る。前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端の少なくとも一つの端部は、基板の横方向で一列に配置されないことがある。
【０２７８】
例えば、基板の横方向（ｘ軸方向）に複数の前記第２サブ第１インナーリードパターン部Ｉ１ｂは、互いに離隔することができる。また、前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端の少なくとも一つの端部は、基板の横方向（ｘ軸方向）に行くほど前記第１サブ第１インナーリードパターン部Ｉ１ａの端部との離隔距離が減少することがある。前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端の少なくとも一つの端部は、基板の横方向（ｘ軸方向）に行くほど前記第１サブ第１インナーリードパターン部Ｉ１ａの端部との離隔距離が増加することがある。
【０２７９】
基板の横方向（ｘ軸方向）に複数の前記第１ビアホールＶ１は、互いに離隔し、互いに異なる列に配置され得る。
【０２８０】
前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端との間の長さは、基板の横方向（ｘ軸方向）に行くほど徐々に減少する前記第２サブ第１インナーリードパターン部Ｉ１ｂ）の第１セット部を含むことができる。詳しく、前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端との間の長さは、第１長さから基板の横方向（ｘ軸方向）に行くほど徐々に減少して第２長さとなる前記第２サブ第１インナーリードパターン部Ｉ１ｂの第１セット部を含むことができる。前記基板上に複数の第１セット部が配置され得る。したがって、第１長さを有する第２サブ第１インナーリードパターン部Ｉ１ｂから基板の横方向（ｘ軸方向）に行くほど前記第２サブ第１インナーリードパターン部Ｉ１ｂの長さが徐々に減少して、第２長さを有する前記第２サブ第１インナーリードパターン部Ｉ１ｂが配置され得る。前記第１長さを有する一つの第２サブ第１インナーリードパターン部Ｉ１ｂ及び前記第２長さを有する一つの前記第２サブ第１インナーリードパターン部Ｉ１ｂの間には、前記第１長さと前記第２長さとの間の長さを有する複数の第２サブ第１インナーリードパターン部Ｉ１ｂが配置され得る。このとき、複数の第２サブ第１インナーリードパターン部Ｉ１ｂは、前記第１長さを有する第２サブ第１インナーリードパターン部Ｉ１ｂの方向から前記第２長さを有する第２サブ第１インナーリードパターン部Ｉ１ｂの方向に行くほど徐々に長さが減少し得る。再び、前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端との間の長さは、第１長さから基板の横方向（ｘ軸方向）に行くほど前記第２サブ第１インナーリードパターン部Ｉ１ｂの長さが徐々に減少して、第２長さとなる前記第２サブ第１インナーリードパターン部Ｉ１ｂが互いに離間して配置されるパターンを繰り返すことができる。このとき、第１長さは、第２長さよりも大きいことがある。前記基板１１０上には、複数の第１セットが配置され得る。したがって、前記基板１１０上には、第１長さから第２長さまで徐々に長さが減少する前記第２サブ第１インナーリードパターン部Ｉ１ｂを含むことができる。前記第２長さを有する前記第２サブ第１インナーリードパターン部Ｉ１ｂと隣接した第２サブ第１インナーリードパターン部Ｉ１ｂは、再び第１長さを有し得る。これにより、基板の横方向（ｘ軸方向）に行くほど第１長さから第２長さまで徐々に長さが減少する前記第２サブ第１インナーリードパターン部Ｉ１ｂの第１セット部及び第１長さから第２長さまで徐々に長さが減少する前記第２サブ第１インナーリードパターン部Ｉ１ｂの第１セット部繰り返し配置され得る。
【０２８１】
前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端と他端の少なくとも一つの端部は、基板の横方向（ｘ軸方向）に行くほど前記第１サブ第１インナーリードパターン部Ｉ１ａの端部との離隔距離が減少し得る。
【０２８２】
複数の前記第１サブ第１インナーリードパターン部Ｉ１ａは、第１間隔で離間することができる。
【０２８３】
互いに離隔する二つの隣接した前記第１サブ第１インナーリードパターン部Ｉ１ａの間の領域には、前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端が位置することができる。前記基板の横方向で、前記第１サブ第１インナーリードパターン部Ｉ１ａの端部と前記第２サブ第１インナーリードパターン部Ｉ１ｂの一端は、交互に配置され得る。
【０２８４】
図１２を参照すると、前記オールインワンチップオンフィルム用軟性回路基板１００の下面においては、前記保護層１４０の第３オープン領域ＯＡ３を介して導電性パターン部ＣＰの一領域である前記第４サブ第１インナーリードパターン部Ｉ１ｄと第４サブ第１アウターリードパターン部Ｏ１ｄが外部に露出し得る。
【０２８５】
図８ｂ、図１３ないし図１７を参照して、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００上に第１チップＣ１及び第２チップＣ２を含むチップパッケージを詳細に説明する。
【０２８６】
図１３ａ及び図１３ｂは、第１チップと第２チップが実装された実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００を含むチップパッケージの概略的な平面図である。
【０２８７】
図１３ａ及び図１３ｂを参照すると、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００は、同じ一面上に第１チップＣ１及び第２チップＣ２が配置されることを含むことができる。 
【０２８８】
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００は、横方向（ｘ軸方向）の長さが縦方向（ｙ軸方向）の長さよりも大きいことがある。即ち、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００は、横方向の二つの長辺と縦方向の二つの短辺とを含むことができる。
【０２８９】
前記第１チップＣ１及び前記第２チップＣ２は、それぞれ横方向（ｘ軸方向）の長さが縦方向（ｙ軸方向）の長さよりも大きいことがある。即ち、前記第１チップＣ１及び前記第２チップＣ２は、横方向の二つの長辺と縦方向の二つの短辺とを含むことができる。
【０２９０】
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００の長辺は、前記第１チップＣ１長辺及び前記第２チップＣ２の長辺とそれぞれ平行に配置され得るので、複数のチップを一つの両面オールインワンチップオンフィルム用軟性回路基板１００上に効率的に配置することができる。
【０２９１】
前記第１チップＣ１の横方向の長さ（長辺）は、前記第２チップＣ２の横方向の長さ（長辺）よりも大きいことがある。前記第１チップＣ１の縦方向の長さ（短辺）は、前記第２チップＣ２の縦方向の長さ（短辺）よりも小さいことがある。図１３ａを参照すると、前記第１チップＣ１の下部に前記第２チップＣ２が配置され得る。前記第１チップＣ１長辺と前記第２チップＣ２の長辺の少なくとも一部または全部は、上、下に重畳されることがある。
【０２９２】
図１３ｂを参照すると、前記第１チップＣ１側部に前記第２チップＣ２が配置され得る。前記第１チップＣ１長辺と前記第２チップＣ２の長辺は、上、下に重畳されないことがある。
【０２９３】
前記第１チップＣ１は、駆動ＩＣチップであり、前記第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのいずれか一つの第２チップＣ２ａ及びダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち前記いずれか一つの他の一つの第２チップＣ２ｂを含むことができる。
【０２９４】
図１４ａは、第１チップを配置するための第１導電性パターン部、第２チップを配置するための第２導電性パターン部を示す実施例に係る両面オールインワンチップオンフィルム用軟性回路基板の断面図である。
【０２９５】
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００は、基板１１０；前記基板上に配置される導電性パターン部ＣＰ；前記導電性パターン部上に部分的に配置される保護層１４０を含み、前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部ＣＰ１及び第２導電性パターン部ＣＰ２を含み、前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層１２０、第１メッキ層１３１及び第２メッキ層１３２を含み、前記第１導電性パターン部は、前記第１導電性パターン部の一端に位置する前記第１インナーリードパターン部Ｉ１、前記第１導電性パターン部の他端に位置する第１アウターリードパターン部Ｏ１、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部Ｅ１を含み、前記第２導電性パターン部は、前記第２導電性パターン部の一端に位置する第２インナーリードパターンＩ２部、前記第２導電性パターン部の他端に位置する第２アウターリードパターン部Ｏ２、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部Ｅ２を含むことができる。
【０２９６】
前記基板の一面と他面上には、互いに離隔して配置される複数の導電性パターン部ＣＰがそれぞれ配置され得る。前記基板の一面上には、互いに離隔して配置される第１導電性パターン部ＣＰ１及び第２導電性パターン部ＣＰ２を含むことができる。また、前記基板の他面上には、互いに離隔して配置される第１導電性パターン部ＣＰ１及び第２導電性パターン部ＣＰ２を含むことができる。前記第１導電性パターン部ＣＰ１及び前記第２導電性パターン部ＣＰ２は、互いに異なる第１チップと第２チップの信号をそれぞれ伝達するために互いに離隔し得る。
【０２９７】
前記基板の一面上に配置される上部第１導電性パターン部ＣＰ１は、前記基板の他面上に配置される下部第１導電性パターン部ＣＰ１とビア（ｖｉａ）を介して電気的に連結され得る。例えば、前記基板の一面上に配置される上部第１導電性パターン部ＣＰ１は、前記基板の他面上に配置される下部第１導電性パターン部ＣＰ１と第１ビアホールＶ１に満たされた導電性物質を介して電気的に連結され得る。
【０２９８】
また、前記基板の一面上に配置される上部第２導電性パターン部ＣＰ２は、前記基板の他面上に配置される下部第２導電性パターン部ＣＰ２とビア（ｖｉａ）を介して電気的に連結され得る。例えば、前記基板の一面上に配置される上部第２導電性パターン部ＣＰ２は、前記基板の他面上に配置される下部第２導電性パターン部ＣＰ２と第４ビアホールＶ４に満たされた導電性物質を介して電気的に連結され得る。
【０２９９】
これにより、実施例は、複数の導電性パターン部を一つの基板上に含むことができる。
【０３００】
図１４ｂは、第１チップ及び第２チップが実装された実施例に係る両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージの断面図である。
【０３０１】
前記第１チップＣ１及び前記第２チップＣ２は、同じ一面上に互いに異なるサイズに配置され得る。例えば、前記第２チップＣ２は、前記第１チップＣ１より大きいことがある。
【０３０２】
前記第１チップＣ１及び前記第２チップＣ２の下部には、ビアホールが配置され得る。即ち、前記第１オープン領域ＯＡ１及び前記第２オープン領域ＯＡ２と対応する領域の基板１１０は、ビアホールを含むことができる。
【０３０３】
第１チップＣ１の電気的な信号は、第１ビアホールＶ１に配置される導電性物質を介して基板の上面から下面に伝達され得る。
【０３０４】
第２チップＣ２の電気的な信号は、第４ビアホールＶ４に配置される導電性物質を介して基板の上面から下面に伝達され得る。
【０３０５】
前記第２接続部８０は、前記第１接続部７０よりも大きいことがある。基板の平面で測定された、前記第２オープン領域を介して露出する第１サブ第２インナーリードパターン部Ｉ２ａまたは前記第２サブ第２インナーリードパターン部Ｉ２ｂの幅は、前記第１オープン領域を介して露出する前記第１サブ第１インナーリードパターン部Ｉ１ａの幅よりも大きいので、前記第２接続部８０は、前記第１接続部７０よりも大きいことがある。また、基板の端面から測定された前記第２接続部８０の高さ（厚さ）は、前記第１接続部７０の高さ（厚さ）よりも大きいことがある。図１４ａ及び図１４ｂを参照して、実施例のオールインワンチップオンフィルム用軟性回路基板１００上に第１チップＣ１及び第２チップＣ２ａ、Ｃ２ｂを配置するステップを説明する。
【０３０６】
前記第１接続部７０上には、第１チップＣ１が配置され得る。
【０３０７】
前記第２接続部８０上には、第１チップＣ２が配置され得る。
【０３０８】
前記第１チップＣ１及び前記第２チップＣ２は、信号の干渉、または断線などの不良、熱による不良等の問題を防止するために一定の距離で離隔して配置され得る。
【０３０９】
図１５ａ、図１５ｂ、図１５ｃ、図１６ａ、図１６ｂ、図１６ｃ、図１７ａ、図１７ｂ及び図１７ｃは、図１３による両面オールインワンチップオンフィルム用軟性回路基板を含むチップパッケージを製造するための工程を示す図である。
【０３１０】
図１５ａ、図１５ｂ及び図１５ｃは、実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００の平面図である。
【０３１１】
図１４ａ、図１５ａ、図１５ｂ及び図１５ｃを参照すると、前記第１リードパターン部Ｌ１は、前記第２リードパターン部Ｌ２と形状が互いに異なるものを含むことができる。これにより、実施例は、比較例のチップパッケージよりも第２チップの密着特性を向上させることができる。
【０３１２】
実施例のオールインワンチップオンフィルム用軟性回路基板は、前記第１リードパターン部と形状が異なる前記第２リードパターン部を含むことができるので、引張強度を向上させることができる。
【０３１３】
実施例のオールインワンチップオンフィルム用軟性回路基板上に第１チップ及び第２チップが実装されたチップパッケージを基板の短辺（ｙ軸方向）に引張して引張強度を測定し、比較例の第２チップが実装された第２プリント回路基板２０を短辺（ｙ軸方向）に引張して引張強度を測定した。
【０３１４】
実施例においては、比較例よりも平均引張強度が向上することを確認した。
【０３１５】
第２チップに含まれたチップの種類に応じて、実施例の引張強度は、比較例の引張強度よりも０．１ｋｇｆないし１ｋｇｆ増加することを確認した。実施例の引張強度は、比較例の引張強度よりも０．１ｋｇｆないし０．５ｋｇｆ増加することを確認した。実施例の引張強度は、比較例の引張強度よりも０．１４ｋｇｆないし０．４５ｋｇｆ増加することを確認した。
【０３１６】
また、互いに異なる形状の前記第１リードパターン部及び前記第２リードパターン部は、一つの基板上に互いに異なる種類の第１チップ及び第２チップが実装されて、一定の接合強度を確保するための最適のパターン設計であり得る。
【０３１７】
例えば、前記第１インナーリードパターン部Ｉ１平面での形状は、四角形状のストライプパターンであり得る。詳しく、第１インナーリードパターン部Ｉ１平面での形状は、均一な幅を有し、一方向に延びる四角形状のストライプパターンであり得る。一例として、前記第１インナーリードパターン部Ｉ１一端及び他端の幅は、互いに同じであり得る。
【０３１８】
前記第２インナーリードパターン部Ｉ２の平面での形状は、少なくとも一つまたはいずれか一つの端部が突出するパターンであり得る。例えば、前記第２インナーリードパターン部Ｉ２の平面での形状は、多角形、円形、楕円形、ハンマー形状、Ｔ字形状、ランダム形状などの多様な形状の突出パターンであり得る。詳しく、第２インナーリードパターン部Ｉ２の平面での形状は、変動する幅を有し、前記一方向と異なる方向に延びる多角形、円形、楕円形、ハンマー形状、Ｔ字形状、ランダム形状などの突出パターンであり得る。一例として、前記第２インナーリードパターン部Ｉ２の一端と他端の幅は異なることがある。前記第２インナーリードパターン部Ｉ２の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が大きいことがある。但し、実施例はこれに限定されず、前記第２インナーリードパターン部Ｉ２の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が小さいことは言うまでもない。
【０３１９】
前記第１リードパターン部Ｌ１に含まれた第１インナーリードパターン部Ｉ１：ｌ１ａ、ｌ１ｂ、ｌ１ｃ、ｌ１ｄ及び第１アウターリードパターン部Ｏ１：Ｏ１ａ、Ｏ１ｂ、Ｏ１ｃ、Ｏ１ｄの少なくとも一つは、前記第２リードパターン部Ｌ１に含まれた第２インナーリードパターン部Ｉ２：Ｉ２ａ、Ｉ２ｂ及び第２アウターリードパターン部Ｏ２：Ｏ２ａ、Ｏ２ｂの少なくとも一つと異なる形状を含むことができる。
【０３２０】
例えば、平面図において、前記第１サブ第１アウターリードパターン部Ｏ１ａ、第１サブ第１インナーリードパターン部Ｉ１ａ、第３サブ第１インナーリードパターン部Ｉ１ｃ、及び第２サブ第１アウターリードパターン部Ｏ１ｂのいずれか一つのパターン部の形状は、第１サブ第２インナーリードパターン部Ｉ２ａ及び第２サブ第２インナーリードパターン部Ｉ２ｂのいずれか一つのパターン部の形状と互いに異なることがある。
【０３２１】
一例として、第２チップがＭＬＣＣチップの場合に第２リードパターン部は、図１５ｂの第１サブ第２インナーリードパターン部Ｉ２ａのような突出したＴ字形状であり得る。図１５ｂの第１サブ第２インナーリードパターン部Ｉ２ａの幅は、第１サブ第２アウターリードパターン部Ｏ２ａの幅よりも大きいことがある。
【０３２２】
一例として、第２チップがＢＧＡチップの場合に第２リードパターン部は、図１５ａの第２サブ第２インナーリードパターン部Ｉ２ｂのような突出した円形状であり得る。図１５ａの第２サブ第２インナーリードパターン部Ｉ２ｂの幅は、第２サブ第２アウターリードパターン部Ｏ２ｂの幅よりも大きいことがある。図１５ａの第２サブ第２インナーリードパターン部Ｉ２ｂの幅は、円形パターン部の中心領域で測定した最大直径であり得る。
【０３２３】
または、第２チップがＢＧＡチップの場合に第２リードパターン部は、図１５ｂの第２サブ第２インナーリードパターン部Ｉ２ｂのような突出した半円形状または突出した終端がラウンドした形状であり得る。
【０３２４】
一例として、第２チップがＢＧＡチップの場合に第２リードパターン部は、図１５ｃの第２サブ第２インナーリードパターン部Ｉ２ｂのような終端がラウンドした形状であり得る。図１５ｃの第２サブ第２インナーリードパターン部Ｉ２ｂの幅は、第２サブ第２アウターリードパターン部Ｏ２ｂよりも小さいことがある。図１５ｃの第２サブ第２インナーリードパターン部Ｉ２ｂの幅は、終端に向かうほど第２サブ第２アウターリードパターン部Ｏ２ｂの幅よりも小さいことがある。
【０３２５】
前記第１インナーリードパターン部と前記第１接続部の形状は同じであり得る。例えば、前記第１インナーリードパターン部及び前記第１接続部の平面形状（ｔｏｐ  ｖｉｅｗ）は、四角形状であり得る。ここで、前記第１インナーリードパターン部と前記第１接続部の形状が同じであるということは、平面形状が同じ多角形であることを意味することであり、サイズが異なるものを含むことができる。
【０３２６】
前記第２インナーリードパターン部と前記第２接続部の形状は、互いに同じであるか、互いに異なることがある。
【０３２７】
図１５ａ及び図１６ａを参照すると、前記第１サブ第２インナーリードパターン部Ｉ２ａの平面形状は、多角形状であり、前記第２接続部の平面形状は、円形状であり得る。前記第２サブ第２インナーリードパターン部Ｉ２ｂの平面形状は、円形状であり、前記第２接続部は、円形状であり得る。
【０３２８】
図１５ｂ及び図１６ｂを参照すると、第１サブ第２インナーリードパターン部Ｉ２ａの平面形状は、多角形状であり、前記第２接続部は、丸い角を有する四角形状であり得る。前記第２サブ第２インナーリードパターン部Ｉ２ｂの平面形状は、突出した半円形状であり、前記第２接続部は、円形状であり得る。
【０３２９】
図１５ｃ及び図１６ｃを参照すると、第１サブ第２インナーリードパターン部Ｉ２ａの平面形状は、多角形状であり、前記第２接続部は、丸い角を有する四角形状であり得る。前記第２サブ第２インナーリードパターン部Ｉ２ｂの平面形状は、終端がラウンドした半円形状であり、前記第２接続部は、円形状であり得る。
【０３３０】
前記第１接続部７０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応するか、異なることがある。例えば、前記第１接続部７０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応する正方形状であるか、横の長さと縦の長さ（縦横比）が互いに異なる長方形状であり得る。
【０３３１】
前記第２接続部８０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応するか、異なることがある。例えば、前記第２接続部８０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応する円形状であるか、横の長さと縦の長さ（縦横比）が互いに異なる楕円形状であり得る。
【０３３２】
実施例に係る両面オールインワンチップオンフィルム用軟性回路基板１００の一面に位置し、前記保護層１４０は、複数のホールを含むことができる。即ち、前記保護層１４０は、複数のオープン領域を含むことができる。
【０３３３】
前記保護層の第１オープン領域ＯＡ１は、第１接続部７０と接続されるために露出する領域であり得る。前記保護層の第１オープン領域ＯＡ１で露出する導電性パターン部ＣＰは、第１接続部に向けた表面が純メッキを含むことができる。即ち、前記保護層の第１オープン領域ＯＡ１において、前記導電性パターン部ＣＰに含まれる前記第２メッキ層のスズの含有量は、５０原子％以上であり得る。
【０３３４】
前記保護層の第２オープン領域ＯＡ２は、第２接続部８０と連結するために露出する領域であり得る。前記保護層の第２オープン領域ＯＡ２で露出する導電性パターン部ＣＰは、第２接続部に向けた表面が銅とスズの合金層を含むことができる。即ち、前記保護層の第２オープン領域ＯＡ２において、前記導電性パターン部ＣＰに含まれる前記第２メッキ層のスズの含有量は、５０原子％未満であり得る。
【０３３５】
前記第１リードパターン部の線幅は、前記第１延長パターン部の線幅と対応することができる。前記第１オープン領域ＯＡ１は、第１チップを連結するための領域であり得る。前記第３オープン領域ＯＡ３に位置する第１サブ第１アウターリードパターン部Ｏ１ａから延びて前記第１オープン領域ＯＡ１の内部に向かう前記第１サブ第１インナーリードパターン部Ｉ１ａは、互いに対応するか、互いに異なる幅を有し得る。例えば、前記第１サブ第１アウターリードパターン部Ｏ１ａの幅Ｗ１は、前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２と互いに対応することができる。例えば、前記第１サブ第１アウターリードパターン部Ｏ１ａの幅Ｗ１は、前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２よりも大きいことがある。詳しく、第１サブ第１アウターリードパターン部Ｏ１ａの幅Ｗ１は、前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２の差は、２０％以内であり得る。
【０３３６】
前記第１オープン領域ＯＡ１内部に向かって延びる前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃは、互いに対応する幅を有し得る。
【０３３７】
前記第１オープン領域ＯＡ１から基板の外郭に向かって延びる前記第１サブ第１アウターリードパターン部Ｏ１ａ及び前記第２サブ第１アウターリードパターン部Ｏ１ｂは、互いに対応する幅を有し得る。
【０３３８】
実施例のオールインワンチップオンフィルム用軟性回路基板１００は、互いに異なる種類の第２チップＣ２ａ、Ｃ２ｂをそれぞれ連結するための複数の前記第２オープン領域ＯＡ２を含むことができる。
【０３３９】
前記第２リードパターン部の線幅は、前記第２延長パターン部の線幅よりも大きいものを含むことができる。例えば、前記第２インナーリードパターン部の線幅は、前記第２延長パターン部の線幅よりも大きいことがある。
【０３４０】
一つの前記第２オープン領域ＯＡ２は、一つの第２チップＣ２ａを連結するための領域であり得る。前記第２オープン領域ＯＡ２内に位置する第１サブ第２インナーリードパターン部Ｉ２ａから基板の外郭に向かって延びる第１サブ第２アウターリードパターン部Ｏ２ａは、異なる幅を有し得る。例えば、前記第１サブ第２インナーリードパターン部Ｉ２ａの幅Ｗ３は、前記第１サブ第２アウターリードパターン部Ｏ２ａの幅Ｗ４よりも大きいことがある。詳しく、前記第１サブ第２インナーリードパターン部Ｉ２ａの幅Ｗ３は、前記第１サブ第２アウターリードパターン部Ｏ２ａの幅Ｗ４よりも１．５倍以上大きいことがある。
【０３４１】
他の一つの第２オープン領域ＯＡ２は、他の一つの第２チップＣ２ｂを連結するための領域であり得る。前記第２オープン領域ＯＡ２内に位置する第２サブ第２インナーリードパターン部Ｉ２ｂから基板の外郭に向かって延びる第２サブ第２アウターリードパターン部Ｏ２ｂは、互いに異なる幅を有し得る。例えば、前記第２サブ第２インナーリードパターン部Ｉ２ｂの幅Ｗ５は、前記第２サブ第２アウターリードパターン部Ｏ２ｂの幅Ｗ６よりも大きいことがある。詳しく、第２サブ第２インナーリードパターン部Ｉ２ｂの幅Ｗ５は、前記第２サブ第２アウターリードパターン部Ｏ２ｂの幅Ｗ６より１．５倍以上大きいことがある。
【０３４２】
前記第１リードパターン部の線幅は、前記第２リードパターン部の線幅よりも小さいものを含むことができる。例えば、前記第１インナーリードパターン部の線幅は、前記第２インナーリードパターン部の線幅よりも小さいものを含むことができる。
【０３４３】
前記第２オープン領域を介して露出する第１サブ第２インナーリードパターン部Ｉ２ａの幅Ｗ３及び前記第２サブ第２インナーリードパターン部Ｉ２ｂの幅Ｗ５のいずれか一つの幅は、前記第１オープン領域を介して露出する前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２よりも大きいことがある。
【０３４４】
例えば、前記第１アウターリードパターン部の線幅は、前記第２アウターリードパターン部の線幅よりも小さいものを含むことができる。
【０３４５】
前記第１延長パターン部の線幅は、前記第２延長パターン部の線幅よりも小さいものを含むことができる。
【０３４６】
隣接する前記第１導電性パターン部ＣＰ１の間の間隔である１間隔（ｐｉｔｃｈ）は、隣接する前記第２導電性パターン部ＣＰ２の間の間隔である第２間隔（ｐｉｔｃｈ）よりも小さいことがある。このとき、前記第１間隔及び第２間隔は、隣接する二つの導電性パターン部の間の平均離隔間隔を意味することができる。
【０３４７】
前記第１間隔は１００μｍ未満であり得る。例えば、前記第１間隔は３０μｍ未満であり得る。例えば、前記第１間隔は、１μｍないし２５μｍであり得る。
【０３４８】
前記第２間隔は、１００μｍ以上であり得る。例えば、前記第２間隔は１００μｍないし５００μｍであり得る。例えば、前記第２間隔は１００μｍないし３００μｍであり得る。
【０３４９】
これにより、前記第１導電性パターン部ＣＰ１及び前記第２導電性パターン部ＣＰ２の間の信号の干渉を防止することができる。また、前記第１導電性パターン部ＣＰ１及び前記第２導電性パターン部ＣＰ２がそれぞれ第１チップ及び第２チップに伝達する信号の精度を向上させることができる。
【０３５０】
前記第１オープン領域ＯＡ１において、前記第１インナーリードパターン部Ｉ１平面積は、第１接続部７０と互いに対応するか、互いに異なることがある。
【０３５１】
前記第１インナーリードパターン部Ｉ１幅と前記第１接続部７０の幅は、互いに同じであるか、または２０％以内の差を有し得る。例えば、前記第１インナーリードパターン部Ｉ１幅と前記第１接続部７０の幅は、互いに同じであるか、または１０％以内の差を有し得る。例えば、前記第１インナーリードパターン部Ｉ１幅と前記第１接続部７０の幅は、互いに同じであるか、または５％以内の差を有し得る。
【０３５２】
これにより、前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０は、安定した実装が可能である。また、前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０の間の密着特性が向上することができる。
【０３５３】
前記第２オープン領域ＯＡ２において、前記第２インナーリードパターン部Ｉ２の平面積は、第２接続部８０と互いに対応するか、互いに異なることがある。
【０３５４】
前記第２接続部８０の幅は、前記第２インナーリードパターン部Ｉ２の幅よりも大きく、前記第２接続部の幅は、前記第２インナーリードパターン部の幅の１．５倍以上であり得る。例えば、前記第２接続部の幅は、前記第２インナーリードパターン部の幅の３倍以上であり得る。例えば、前記第２接続部の幅は、前記第２インナーリードパターン部の幅の５倍以上であり得る。一例として、ＭＬＣＣチップまたはダイオードチップを連結するための前記第２インナーリードパターン部の幅は、第２接続部の幅よりも小さいことがある。
【０３５５】
これにより、前記第２インナーリードパターン部Ｉ２及び前記第２接続部８０は、安定した実装が可能である。また、前記第２インナーリードパターン部Ｉ２及び前記第２接続部８０の間の密着特性が向上することができる。
【０３５６】
図１６ａ、１６ｂ及び図１６ｃを参照して、実施例のオールインワンチップオンフィルム用軟性回路基板１００上に第１接続部７０及び第２接続部８０を配置するステップを説明する。
【０３５７】
前記第１オープン領域ＯＡ１を介して露出する前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃ上に、それぞれ第１接続部７０が配置され得る。例えば、前記第１接続部７０は、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃの上面を全体的にまたは部分的に覆うことができる。
【０３５８】
互いに離間して配置される複数の前記第１サブ第１インナーリードパターン部Ｉ１ａ及び互いに離間して配置される複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃの総個数は、前記第１接続部７０の数と対応することができる。
【０３５９】
例えば、図１７ａ、図１７ｂ及び図１７ｃを参照すると、互いに離間して配置される複数の第１サブ第１インナーリードパターン部Ｉ１ａの数は９個であり、互いに離間して配置される複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃの数は９個であり、前記第１接続部７０の数は、前記第１サブ第１インナーリードパターン部Ｉ１ａの数９及び互いに離間して配置される複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃの数は、９の総合計である１８個であり得る。
【０３６０】
第２オープン領域ＯＡ２を介して露出する前記第１サブ第２インナーリードパターン部Ｉ２ａ及び前記第２サブ第２インナーリードパターン部Ｉ２ｂ上には、それぞれ第２接続部８０が配置され得る。例えば、前記第２接続部８０は、前記第１サブ第２インナーリードパターン部Ｉ２ａ及び前記第２サブ第２インナーリードパターン部Ｉ２ｂの上面を全体的にまたは部分的に覆うことができる。
【０３６１】
互いに離隔して配置される複数の前記第１サブ第２インナーリードパターン部Ｉ２ａの数は、前記第１サブ第２インナーリードパターン部Ｉ２ａ上に配置される前記第２接続部８０の数と対応することができる。
【０３６２】
例えば、図１６を参照すると、互いに離間して配置される複数の前記第１サブ第２インナーリードパターン部Ｉ２ａの数は２個であり、前記第１サブ第２インナーリードパターン部Ｉ２ａ上に配置される前記第２接続部８０の数は、２個であり得る。
【０３６３】
互いに離隔して配置される複数の前記第２サブ第２インナーリードパターン部Ｉ２ｂの数は、前記第２サブ第２インナーリードパターン部Ｉ２ｂ上に配置される前記第２接続部８０の数と対応することができる。
【０３６４】
例えば、図１６ａ、図１６ｂ、図１７ａ及び図１７ｂを参照すると、互いに離間して配置される複数の前記第２サブ第２インナーリードパターン部Ｉ２ｂの数は３個であり、前記第２サブ第２インナーリードパターン部Ｉ２ｂ上に配置される前記第２接続部８０の数は、３個であり得る。
【０３６５】
例えば、図１６ｃ及び図１７ｃを参照すると、互いに離間して配置される複数の前記第２サブ第２インナーリードパターン部Ｉ２ｂの数は２個であり、前記第２サブ第２インナーリードパターン部Ｉ２ｂ上に配置される前記第２接続部８０の数は、２個であり得る。
【０３６６】
実施例に係る電子デバイスは、基板；前記基板上に配置される導電性パターン部；及び前記導電性パターン部上に部分的に配置される保護層を含み、前記導電性パターン部は、互いに離隔して配置される第１導電性パターン部及び第２導電性パターン部を含み、前記第１導電性パターン部及び前記第２導電性パターン部は、それぞれ前記基板上に順に配置される配線パターン層、第１メッキ層及び第２メッキ層を含み、前記第１導電性パターン部は、前記第１導電性パターン部の一端に位置する第１インナーリードパターン部、前記第１導電性パターン部の他端に位置する第１アウターリードパターン部、及び前記第１導電性パターン部の前記一端と前記他端を連結する第１延長パターン部を含み、前記第２導電性パターン部は、前記第２導電性パターン部の一端に位置する第２インナーリードパターン部、前記第２導電性パターン部の他端に位置する第２アウターリードパターン部、及び前記第２導電性パターン部の前記一端と前記他端を連結する第２延長パターン部を含み、前記第１インナーリードパターン部上には、第１接続部と第１チップが配置され、前記第２インナーリードパターン部上には、第２接続部及び第２チップが配置されることを含むオールインワン軟性回路基板；前記オールインワン軟性回路基板の一端と連結されるディスプレイパネル；及び前記オールインワン軟性回路基板の前記一端と反対となる他端と連結されるメインボード；を含むことができる。
【０３６７】
実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、両面に微細なピッチの導電性パターン部を実現することができ、高解像度のディスプレイ部を有する電子デバイスに適し得る。
【０３６８】
また、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、フレキシブルであり、サイズが小さく、厚さが薄いので、多様な電子デバイスに使用することができる。
【０３６９】
例えば、図１８を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、ベゼルを縮小することができるので、エッジディスプレイに使用することができる。
【０３７０】
例えば、図１９を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、曲がるフレキシブル（ｆｌｅｘｉｂｌｅ）電子デバイスに含まれ得る。したがって、これを含むタッチデバイスの装置は、フレキシブルタッチデバイス装置であり得る。したがって、ユーザーが手で曲げたり折れたりすることができる。このようなフレキシブルタッチウィンドウは、ウェアラブルタッチなどに適用することができる。
【０３７１】
例えば、図２０を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、フォルダブルディスプレイ装置が適用される多様な電子デバイスに適用することができる。図２０ａないし図２０ｃを参照すると、フォルダブルディスプレイ装置は、フォルダブルカバーウィンドウが折ることができる。フォルダブルディスプレイ装置は、多様なポータブル電子機器に含まれ得る。詳しく、フォルダブルディスプレイ装置は、移動式端末機（携帯電話）、ノートパソコン（携帯用コンピュータ）などに含まれ得る。これにより、携帯用電子製品のディスプレイ領域は、大きくしながらも、保管や移動時には、装置のサイズを減らすことができ、携帯性を向上させることができる。したがって、携帯用電子機器のユーザーの利便性を向上させることができる。しかし、実施例がこれに限定されるものではなく、フォルダブルディスプレイ装置は、多様な電子製品に使用できることは言うまでもない。
【０３７２】
図２０ａを参照すると、フォルダブルディスプレイ装置は、画面領域で一つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態で、Ｃ型の形状を有し得る。即ち、フォルダブルディスプレイ装置は、一端及び前記一端と反対となる他端が互いに重なれ得る。このとき、前記一端と前記他端は、互いに近くに配置され得る。例えば、前記一端と前記他端は、互いに向かい合って配置され得る。
【０３７３】
図２０ｂを参照すると、フォルダブルディスプレイ装置は、画面領域の二つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態でＧ型の形状を有し得る。即ち、フォルダブルディスプレイ装置は、一端と前記一端と反対となる他端が互いに対応する方向に折れることによって、互いに重なれ得る。このとき、前記一端と前記他端は、互いに離隔して配置され得る。例えば、前記一端と前記他端は、互いに平行に配置され得る。
【０３７４】
図２０ｃを参照すると、フォルダブルディスプレイ装置は、画面領域の二つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態でＳ型の形状を有し得る。即ち、フォルダブルディスプレイ装置は、一端と前記一端と反対となる他端が互いに異なる方向に折れ得る。このとき、前記一端と前記他端は、互いに離隔して配置され得る。例えば、前記一端と前記他端は、互いに平行に配置され得る。
【０３７５】
また、図面には示さなかったが、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、ローラブルディスプレイに適用され得ることは言うまでもない。
【０３７６】
図２１を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、曲面ディスプレイを含む 多様なウェアラブルタッチデバイスに含まれ得る。したがって、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００を含む電子デバイスは、スリム化、小型化または軽量化することができる。
【０３７７】
図２２を参照すると、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、ＴＶ、モニター、ノートパソコンのようなディスプレイ部分を有する多様な電子デバイスに使用され得る。
【０３７８】
しかし、実施例に限定されるものではなく、実施例に係るオールインワンチップオンフィルム用軟性回路基板１００は、平板または曲線状のディスプレイ部分を有する多様な電子デバイスに使用できることは言うまでもない。
【０３７９】
上述した実施例に説明された特徴、構造、効果などは本発明の少なくとも一つの実施例に含まれ、必ずしも一つの実施例にのみ限定されるものではない。さらに、各実施例において例示された特徴、構造、効果などは実施例が属する分野の通常の知識を有する者によって他の実施例に対しても組合せまたは、変形して実施可能である。したがって、このような組合せと変形に関係した内容は、本発明の範囲に含まれるものと解釈されるべきである。
【０３８０】
また、本発明に対してその望ましい実施例を中心に説明したがこれは単なる例示に過ぎず、本発明を限定するものではなく、本発明が属する分野の通常の知識を有した者であれば本発明の本質的な特性を逸脱しない範囲で、以上で例示されていない様々な変形と応用が可能であることが理解できるだろう。例えば、本発明の実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に係る差異点は、添付された請求範囲で規定する本発明の範囲に含まれるものと解釈されるべきである。
【図１ａ】
0006856777.tif 000002
【図１ｂ】
0006856777.tif 000003
【図１ｃ】
0006856777.tif 000004
【図２ａ】
0006856777.tif 000005
【図２ｂ】
0006856777.tif 000006
【図２ｃ】
0006856777.tif 000007
【図３ａ】
0006856777.tif 000008
【図３ｂ】
0006856777.tif 000009
【図４】
0006856777.tif 000010
【図５】
0006856777.tif 000011
【図６】
0006856777.tif 000012
【図７】
0006856777.tif 000013
【図８ａ】
0006856777.tif 000014
【図８ｂ】
0006856777.tif 000015
【図９】
0006856777.tif 000016
【図１０】
0006856777.tif 000017
【図１１】
0006856777.tif 000018
【図１２】
0006856777.tif 000019
【図１３ａ】
0006856777.tif 000020
【図１３ｂ】
0006856777.tif 000021
【図１４ａ】
0006856777.tif 000022
【図１４ｂ】
0006856777.tif 000023
【図１５ａ】
0006856777.tif 000024
【図１５ｂ】
0006856777.tif 000025
【図１５ｃ】
0006856777.tif 000026
【図１６ａ】
0006856777.tif 000027
【図１６ｂ】
0006856777.tif 000028
【図１６ｃ】
0006856777.tif 000029
【図１７ａ】
0006856777.tif 000030
【図１７ｂ】
0006856777.tif 000031
【図１７ｃ】
0006856777.tif 000032
【図１８】
0006856777.tif 000033
【図１９】
0006856777.tif 000034
【図２０ａ】
0006856777.tif 000035
【図２０ｂ】
0006856777.tif 000036
【図２０ｃ】
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【図２１】
0006856777.tif 000038
【図２２】
0006856777.tif 000039