(57)【特許請求の範囲】
【請求項１】
相補的な論理上の値を表す第１の電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサであって、第１のプレート線に双方が結合された前記第１及び第２の強誘電体コンデンサを含む第１のメモリセルと、
相補的な論理上の値を表す第２の電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第２のメモリセルと、
前記第１のメモリセルの前記第１の強誘電体コンデンサに、及び前記第２のメモリセルの前記第１の誘電体コンデンサに選択的に結合された第１のビット線と、
前記第１のメモリセルの前記第２の強誘電体コンデンサに、及び前記第２のメモリセルの前記第２の誘電体コンデンサに選択的に結合された第２のビット線と、
前記第１のメモリセルに選択的に結合された第１のワード線と、
前記第２のメモリセルに選択的に結合された第２のワード線と
を含み、
前記第１及び第２のワード線は同じ電圧に駆動され、前記第１のメモリセルは、前記第１のメモリセルの前記第１及び第２の強誘電体コンデンサに前記第１の電荷を蓄積するように更に構成され、前記第２のメモリセルは、前記第１及び第２の誘電体コンデンサに前記第２の電荷を再蓄積するように構成される、
装置。
【請求項２】
前記第１及び第２のビット線に結合されたセンスアンプを更に含む、請求項１に記載の装置。
【請求項３】
前記センスアンプは、前記第１のメモリセルと前記第２のメモリセルとの間でデータを転送するように構成される、請求項２に記載の装置。
【請求項４】
前記第１のメモリセルは、前記第２のメモリセルに対して垂直方向にずらされる、請求項１に記載の装置。
【請求項５】
前記第１のメモリセルの前記第１の強誘電体コンデンサは、前記第１のプレート線の第１のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含み、
前記第１のメモリセルの前記第２の強誘電体コンデンサは、前記第１のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含む、
請求項１に記載の装置。
【請求項６】
前記第２のメモリセルの前記第１の誘電体コンデンサは、第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含み、
前記第２のメモリセルの前記第２の誘電体コンデンサは、前記第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含む、
請求項５に記載の装置。
【請求項７】
前記第１のプレート線構造体は、前記第１のメモリセルにデータが書き込まれる場合に前記第１のプレート線構造体上の電圧を切り替えるように構成された電圧ドライバに結合され、
前記第２のプレート線構造体は一定電圧に結合される、
請求項６に記載の装置。
【請求項８】
前記第１のメモリセルは、前記第１のメモリセルの前記第１の強誘電体コンデンサを前記第１のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の強誘電体コンデンサに対して垂直方向にずらされ、前記第１の強誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第１のメモリセルの前記第２の強誘電体コンデンサを前記第２のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の強誘電体コンデンサに対して垂直方向にずらされ、前記第２の強誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタとを含む、
請求項６に記載の装置。
【請求項９】
前記第２のメモリセルは、前記第２のメモリセルの前記第１の誘電体コンデンサを前記第１のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の誘電体コンデンサに対して垂直方向にずらされ、前記第１の誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第２のメモリセルの前記第２の誘電体コンデンサを前記第２のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の誘電体コンデンサに対して垂直方向にずらされ、前記第２の誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタとを含む、請求項８に記載の装置。
【請求項１０】
相補的な論理上の値を表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第３のメモリセルと、
相補的な論理上の値を表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む第４のメモリセルと、
前記第３のメモリセルの前記第１の誘電体コンデンサに、及び前記第４のメモリセルの前記第１の強誘電体コンデンサに選択的に結合された第３のビット線と、
前記第３のメモリセルの前記第２の誘電体コンデンサに、及び前記第４のメモリセルの前記第２の強誘電体コンデンサに選択的に結合された第４のビット線と、
前記第３及び第４のビット線に結合された第２のセンスアンプと
を更に含む、請求項１に記載の装置。
【請求項１１】
前記第１のメモリセルは、前記第２のメモリセルに対して垂直方向にずらされ、
前記第２のメモリセルは、前記第３のメモリセルに対して垂直方向にずらされ、
前記第３のメモリセルは、前記第４のメモリセルに対して垂直方向にずらされる、
請求項１０に記載の装置。
【請求項１２】
前記第１のメモリセルの前記第１の強誘電体コンデンサは、第１のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含み、
前記第１のメモリセルの前記第２の強誘電体コンデンサは、前記第１のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含み、
前記第２のメモリセルの前記第１の誘電体コンデンサは、第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含み、
前記第２のメモリセルの前記第２の誘電体コンデンサは、前記第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含む、
請求項１０に記載の装置。
【請求項１３】
前記第３のメモリセルの前記第１の誘電体コンデンサは、前記第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含み、
前記第３のメモリセルの前記第２の誘電体コンデンサは、前記第２のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された誘電体材料とを含み、
前記第４のメモリセルの前記第１の強誘電体コンデンサは、第３のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含み、
前記第４のメモリセルの前記第２の強誘電体コンデンサは、前記第３のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含む、
請求項１２に記載の装置。
【請求項１４】
前記第１のプレート線構造体は、前記第１のメモリセルにデータが書き込まれる場合に前記第１のプレート線構造体上の電圧を切り替えるように構成された電圧ドライバに結合され、
前記第２のプレート線構造体は、一定電圧に結合され、
前記第３のプレート線構造体は、前記第４のメモリセルにデータが書き込まれる場合に前記第３のプレート線構造体上の電圧を切り替えるように構成された電圧ドライバに結合される、
請求項１３に記載の装置。
【請求項１５】
前記第１のメモリセルは、前記第１のメモリセルの前記第１の強誘電体コンデンサを前記第１のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の強誘電体コンデンサに対して垂直方向にずらされ、前記第１の強誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第１のメモリセルの前記第２の強誘電体コンデンサを前記第２のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の強誘電体コンデンサに対して垂直方向にずらされ、前記第２の強誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタとを含み、
前記第２のメモリセルは、前記第２のメモリセルの前記第１の誘電体コンデンサを前記第１のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の誘電体コンデンサに対して垂直方向にずらされ、前記第１の誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第２のメモリセルの前記第２の誘電体コンデンサを前記第２のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の誘電体コンデンサに対して垂直方向にずらされ、前記第２の誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタと
を含み、
前記第３のメモリセルは、前記第３のメモリセルの前記第１の誘電体コンデンサを前記第３のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の誘電体コンデンサに対して垂直方向にずらされ、前記第１の誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第３のメモリセルの前記第２の誘電体コンデンサを前記第４のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の誘電体コンデンサに対して垂直方向にずらされ、前記第２の誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタと
を含み、
前記第４のメモリセルは、前記第４のメモリセルの前記第１の強誘電体コンデンサを前記第３のビット線に選択的に結合するように構成された第１のトランジスタであって、前記第１の強誘電体コンデンサに対して垂直方向にずらされ、前記第１の強誘電体コンデンサの前記第２のプレートに結合された前記第１のトランジスタと、前記第４のメモリセルの前記第２の強誘電体コンデンサを前記第４のビット線に選択的に結合するように構成された第２のトランジスタであって、前記第２の強誘電体コンデンサに対して垂直方向にずらされ、前記第２の強誘電体コンデンサの前記第２のプレートに結合された前記第２のトランジスタとを含む、
請求項１３に記載の装置。
【請求項１６】
前記第１のメモリセル及び前記第２のメモリセルは、平面構成内に配置される、請求項１に記載の装置。
【請求項１７】
論理上の値を表す第１の電荷を蓄積するように構成された強誘電体コンデンサを含む第１のメモリセルと、
論理上の値を表す第２の電荷を蓄積するように構成された誘電体コンデンサを含む第２のメモリセルと、
前記第１のメモリセルの前記強誘電体コンデンサに、及び前記第２のメモリセルの前記誘電体コンデンサに選択的に結合された第１のビット線と、
前記第１のメモリセルに選択的に結合された第１のワード線と、
前記第２のメモリセルに選択的に結合された第２のワード線と
を含み、
前記第１及び第２のワード線は同じ電圧に駆動され、前記第１のメモリセルは、前記第１のメモリセルの前記強誘電体コンデンサに前記第１の電荷を蓄積するように更に構成され、前記第２のメモリセルは、前記誘電体コンデンサに前記第２の電荷を再蓄積するように構成され、
前記第１のメモリセルの前記強誘電体コンデンサは第１の強誘電体コンデンサであり、前記第１のメモリセルは、前記第１の強誘電体コンデンサにより蓄積された前記論理上の値を相補する電荷を蓄積するように構成された第２の強誘電体コンデンサを更に含む、装置。
【請求項１８】
論理上の値を表す第１の電荷を蓄積するように構成された強誘電体コンデンサを含む第１のメモリセルと、
論理上の値を表す第２の電荷を蓄積するように構成された誘電体コンデンサを含む第２のメモリセルと、
前記第１のメモリセルの前記強誘電体コンデンサに、及び前記第２のメモリセルの前記誘電体コンデンサに選択的に結合された第１のビット線と、
前記第１のメモリセルに選択的に結合された第１のワード線と、
前記第２のメモリセルに選択的に結合された第２のワード線と
を含み、
前記第１及び第２のワード線は同じ電圧に駆動され、前記第１のメモリセルは、前記第１のメモリセルの前記強誘電体コンデンサに前記第１の電荷を蓄積するように更に構成され、前記第２のメモリセルは、前記誘電体コンデンサに前記第２の電荷を再蓄積するように構成され、
前記第２のメモリセルの前記誘電体コンデンサは第１の誘電体コンデンサであり、前記第２のメモリセルは、前記第１の誘電体コンデンサにより蓄積された前記論理上の値を相補する電荷を蓄積するように構成された第２の誘電体コンデンサを更に含む、
装置。
【請求項１９】
前記第１のビット線及び第２のビット線に結合されたセンスアンプを更に含み、前記第２のビット線は、前記第１のメモリセルの前記強誘電体コンデンサに、及び前記第２のメモリセルの前記誘電体コンデンサに選択的に結合され、前記センスアンプは、前記第１のメモリセルと前記第２のメモリセルとの間でデータを転送するように構成される、
請求項１７又は１８に記載の装置。
【請求項２０】
前記第１のメモリセルは、前記第２のメモリセルに対して垂直方向にずらされる、請求項１７又は１８に記載の装置。
【請求項２１】
前記第１のメモリセルの前記強誘電体コンデンサは、第１のプレート線構造体に結合された第１のプレートと、第２のプレートと、前記第１及び第２のプレートの間に配備された強誘電体材料とを含む、
請求項１７又は１８に記載の装置。
【請求項２２】
相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第１のメモリセルから前記データビットを読み出すことと、
前記データビットをセンスアンプにおいてラッチすることと、
前記センスアンプからの前記データビットを前記第１のメモリセルにライトバックすること、
ライトバックされた前記データビットを前記第１のメモリセルが保持している間に、前記センスアンプからの前記データビットを、相補的な論理上の値を通じて前記データビットを表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む第２のメモリセルに書き込むことと
を含む、方法。
【請求項２３】
前記第２のメモリセルはコンデンサプレート線構造体を含み、前記第２のメモリセルに前記データビットを書き込むことは、前記コンデンサプレート線構造体の電圧を第１の電圧と第２の電圧との間で切り替えることを含む、請求項２２に記載の方法。
【請求項２４】
前記コンデンサプレート線構造体に前記第１の電圧が印加された場合に前記第１の強誘電体コンデンサに第１のデータ値が書き込まれ、前記コンデンサプレート線構造体に前記第２の電圧が印加された場合に前記第２の強誘電体コンデンサに第２のデータ値が書き込まれる、請求項２３に記載の方法。
【請求項２５】
相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む第１のメモリセルから前記データビットを読み出すことと、
前記データビットをセンスアンプにおいてラッチすることと、
前記センスアンプからの前記データビットを前記第１のメモリセルにライトバックすること、
ライトバックされた前記データビットを前記第１のメモリセルが保持している間に、前記センスアンプからの前記データビットを、相補的な論理上の値を通じて前記データビットを表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第２のメモリセルに書き込むことと
を含む、方法。
【請求項２６】
前記第１のメモリセルはコンデンサプレート線構造体を含み、前記データビットを前記第１のメモリセルにライトバックすることは、前記コンデンサプレート線構造体の電圧を第１の電圧と第２の電圧との間で切り替えることを含む、請求項２５に記載の方法。
【請求項２７】
前記コンデンサプレート線構造体に前記第１の電圧が印加された場合に前記第１の強誘電体コンデンサに第１のデータ値がライトバックされ、前記コンデンサプレート線構造体に前記第２の電圧が印加された場合に前記第２の強誘電体コンデンサに第２のデータ値がライトバックされる、請求項２６に記載の方法。
【請求項２８】
論理上の値を通じてデータビットを表す電荷を蓄積するように構成された誘電体コンデンサを含む第１のメモリセルから前記データビットを読み出すことと、
前記データビットをセンスアンプにおいてラッチすることと、
前記センスアンプからの前記データビットを前記第１のメモリセルにライトバックすること、
ライトバックされた前記データビットを前記第１のメモリセルが保持している間に、前記センスアンプからの前記データビットを、論理上の値を通じて前記データビットを表す電荷を蓄積するように構成された強誘電体コンデンサを含む第２のメモリセルに書き込むことと
を含み、
前記第２のメモリセルの前記強誘電体コンデンサは第１の強誘電体コンデンサであり、前記第２のメモリセルは、前記第１の強誘電体コンデンサにより蓄積された前記論理上の値を相補する電荷を蓄積するように構成された第２の強誘電体コンデンサを更に含む、方法。
【請求項２９】
論理上の値を通じてデータビットを表す電荷を蓄積するように構成された誘電体コンデンサを含む第１のメモリセルから前記データビットを読み出すことと、
前記データビットをセンスアンプにおいてラッチすることと、
前記センスアンプからの前記データビットを前記第１のメモリセルにライトバックすること、
ライトバックされた前記データビットを前記第１のメモリセルが保持している間に、前記センスアンプからの前記データビットを、論理上の値を通じて前記データビットを表す電荷を蓄積するように構成された強誘電体コンデンサを含む第２のメモリセルに書き込むことと
を含み、
前記第１のメモリセルの前記誘電体コンデンサは第１の誘電体コンデンサであり、前記第１のメモリセルは、前記第１の誘電体コンデンサにより蓄積された前記論理上の値を相補する電荷を蓄積するように構成された第２の誘電体コンデンサを更に含む、方法。
【請求項３０】
前記第２のメモリセルはコンデンサプレート線構造体を含み、前記データビットを前記第２のメモリセルに書き込むことは、前記コンデンサプレート線構造体の電圧を第１の電圧と第２の電圧との間で切り替えることを含む、請求項２８又は２９に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス内の蓄積された情報を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。
【０００２】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電された又は放電されたコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
【０００３】
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して改善された性能を有し得る。ただし、ＦｅＲＡＭデバイスの動作を改善することが望ましい。例えば、メモリセルのセンシングの間の雑音抵抗の改善、よりコンパクトな回路及びレイアウトサイズの削減、並びにＦｅＲＡＭデバイスの動作に対するタイミングの改善を有することが望ましい。
【発明の概要】
【０００４】
強誘電体メモリセル及び誘電体メモリセルを含むメモリのための装置及び方法が開示される。
【０００５】
開示の一側面では、装置は、第１及び第２のメモリセルと、第１及び第２のビット線とを含む。第１のメモリセルは、相補的な論理上の値を表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む。第２のメモリセルは、相補的な論理上の値を表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む。第１のビット線は、第１のメモリセルの第１の強誘電体コンデンサに、及び第２のメモリセルの第１の誘電体コンデンサに選択的に結合される。第２のビット線は、第１のメモリセルの第２の強誘電体コンデンサに、及び第２のメモリセルの第２の誘電体コンデンサに選択的に結合される。
【０００６】
開示の別の側面では、装置は、第１及び第２のメモリセルと、第１及び第２のビット線とを含む。第１のメモリセルは、論理上の値を表す電荷を蓄積するように構成された強誘電体コンデンサを含む。第２のメモリセルは、論理上の値を表す電荷を蓄積するように構成された誘電体コンデンサを含む。第１のビット線は、第１のメモリセルの強誘電体コンデンサに、及び第２のメモリセルの誘電体コンデンサに選択的に結合される。第２のビット線は、第１のメモリセルの強誘電体コンデンサに、及び第２のメモリセルの誘電体コンデンサに選択的に結合される。
【０００７】
開示の別の側面では、方法は、相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第１のメモリセルからデータビットを読み出すことを含む。方法は、センスアンプにおいてデータビットをラッチすることと、センスアンプからのデータビットを、相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む第２のメモリセルに書き込むこととを更に含む。
【０００８】
開示の別の側面では、方法は、相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の強誘電体コンデンサを含む第１のメモリセルからデータビットを読み出すことを含む。方法は、センスアンプにおいてデータビットをラッチすることと、センスアンプからのデータビットを、相補的な論理上の値を通じてデータビットを表す電荷を蓄積するように構成された第１及び第２の誘電体コンデンサを含む第２のメモリセルに書き込むこととを更に含む。
【０００９】
開示の別の側面では、方法は、論理上の値を通じてデータビットを表す電荷を蓄積するように構成された誘電体コンデンサを含む第１のメモリセルからデータビットを読み出すことを含む。方法は、センスアンプにおいてデータビットをラッチすることと、センスアンプからのデータビットを、論理上の値を通じてデータビットを表す電荷を蓄積するように構成された強誘電体コンデンサを含む第２のメモリセルに書き込むこととを更に含む。
【図面の簡単な説明】
【００１０】
【図１】本開示の様々な実施形態に従った強誘電体メモリをサポートする例示的なメモリアレイのブロック図である。
【図２Ａ】本開示の実施形態に従ったメモリセルの列を含む例示的な回路の概略図である。
【図２Ｂ】開示の実施形態に従ったセンスコンポーネントの概略図である。
【図３Ａ】本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的な非線形電気特性の図である。
【図３Ｂ】本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的な非線形電気特性の図である。
【図４Ａ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルの概略図である。
【図４Ｂ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルを示す例示的なメモリアレイの領域の図式の断面側面図である。
【図５Ａ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルの概略図である。
【図５Ｂ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルを示す例示的なメモリアレイの領域の図式の断面側面図である。
【図６Ａ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルの概略図である。
【図６Ｂ】開示の実施形態に従った２つのトランジスタ及び２つのコンデンサを含む例示的なメモリセルを示す例示的なメモリアレイの領域の図式の断面側面図である。
【図７Ａ】本開示の実施形態に従った２Ｔ２Ｃ  ＤＲＡＭメモリセルから２Ｔ２Ｃ  ＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図７Ｂ】本開示の実施形態に従った２Ｔ２Ｃ  ＤＲＡＭメモリセルから２Ｔ２Ｃ  ＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図８Ａ】本開示の実施形態に従った２Ｔ２Ｃ  ＮＶＲＡＭメモリセルから２Ｔ２Ｃ  ＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図８Ｂ】本開示の実施形態に従った２Ｔ２Ｃ  ＮＶＲＡＭメモリセルから２Ｔ２Ｃ  ＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図９Ａ】開示の実施形態に従った１つのトランジスタ及び１つのコンデンサを含む例示的なメモリセルの概略図である。
【図９Ｂ】センスアンプに結合された２つのメモリセルを含む例示的な回路の概略図である。
【図９Ｃ】開示の実施形態に従った１つのトランジスタ及び１つのコンデンサを含む例示的なメモリセルを示す例示的なメモリアレイの領域の図式の断面側面図である。
【図１０Ａ】本開示の実施形態に従った１Ｔ１Ｃ  ＤＲＡＭメモリセルから１Ｔ１Ｃ  ＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図１０Ｂ】本開示の実施形態に従った１Ｔ１Ｃ  ＤＲＡＭメモリセルから１Ｔ１Ｃ  ＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図１１Ａ】本開示の実施形態に従った１Ｔ１Ｃ  ＮＶＲＡＭメモリセルから１Ｔ１Ｃ  ＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図１１Ｂ】本開示の実施形態に従った１Ｔ１Ｃ  ＮＶＲＡＭメモリセルから１Ｔ１Ｃ  ＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。
【図１２】本開示に従ったメモリセルの平面配置を含む例示的回路を説明する。
【図１３】本開示の様々な実施形態に従った強誘電体メモリをサポートするメモリのブロック図である。
【図１４】本開示の様々な実施形態に従った強誘電体メモリをサポートするシステムのブロック図である。
【発明を実施するための形態】
【００１１】
開示の実施形態の十分な理解を提供するために、幾つかの詳細が以下に記述される。しかしながら、これらの具体的な詳細なしに開示の実施形態が実践され得ることは当業者には明白である。更に、本明細書で説明する本開示の具体的な実施形態は、例示として提供され、開示の範囲をこれらの具体的な実施形態に限定するために使用されるべきではない。他の実例では、周知の回路、制御信号、タイミングプロトコル、及びソフトウェア動作は、開示を不必要に不明確にすることを避けるために詳細には示されていない。
【００１２】
図１は、本開示の様々な実施形態に従ったハイブリッド強誘電体／誘電体メモリをサポートする例示的なメモリアレイ１０を説明する。メモリアレイ１０は、電子メモリ装置とも称され得る。メモリアレイ１０は、異なる状態を蓄積するようにプログラム可能であるメモリセル１０５を含む。各状態は、異なる論理値を表し得る。例えば、２つの状態を蓄積するメモリに対しては、論理値は、論理０及び論理１として示され得る。幾つかの場合、メモリセル１０５は、３つ以上の論理値を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するための複数のコンデンサを含み得る。例えば、充電された及び充電されていないコンデンサは２つの論理状態を夫々表し得る。
【００１３】
メモリアレイのメモリセル１０５は、強誘電体メモリセル又は誘電体メモリセルの何れかであり得る。強誘電体メモリセルは、電力がオフされた場合に情報を保持する不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）セルとして構成され得る。誘電体メモリセルは、電力が印加される限りデータを保持するダイナミックランダムアクセスメモリセル（ＤＲＡＭ）として構成され得る。本明細書ではＮＶＲＡＭメモリセルとも称される強誘電体メモリセルは、対向するコンデンサプレート間に配備された強誘電体材料を有する１つ以上のコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理値を表し得る。本明細書ではＤＲＡＭメモリセルとも称される誘電体メモリセルは、対向するコンデンサプレート間に配備された誘電体材料を有する１つ以上のコンデンサを含み得る。誘電体コンデンサの電荷の異なるレベルは、異なる論理値を表し得る。強誘電体メモリセルは、他のメモリアーキテクチャと比較して改善された性能、例えば、定期的なリフレッシュ動作を必要としない論理値の持続的な蓄積をもたらし得る有益な特性を有し得る。誘電体メモリセルは、他のメモリアーキテクチャと比較して改善された性能、例えば、より高速のメモリアクセス動作をもたらし得る有益な特性を有し得る。
【００１４】
読み出し及び書き込み等の動作は、適切なアクセス線１２及びセンス線１５を活性化又は選択することによってメモリセル１０５上で実施され得る。アクセス線１２はワード線１２とも称され得、センス線はデジット線とも称され得る。ワード線１２又はデジット線１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１２及びデジット線１５は導電性材料で作られる。例えば、ワード線１２及びデジット線１５は金属（例えば、銅、アルミニウム、金、タングステン等）、金属合金、ドープされた半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行はワード線１２に結合される。ＮＶＲＡＭメモリセル１０５はワード線１２  ＷＬＮＶに結合される。ＤＲＡＭメモリセル１０５はワード線１２  ＷＬＤに結合される。メモリセル１０５の各列は、デジット線１５  ＢＬＴ及びＢＬＣに結合される。個別のワード線１２及びデジット線１５を活性化する（例えば、ワード線１２又はデジット線１５に電圧を印加する）ことによって、それらの交点でメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１２とデジット線１５との交点はメモリセルのアドレスと称され得る。
【００１５】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１２は、選択コンポーネントに結合され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１２は、トランジスタのゲートに結合されてもよい。ワード線１２を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１５との間の電気的結合又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
【００１６】
メモリセル１０５へのアクセスは、行デコーダ２０及び列デコーダ３０を通じて制御され得る。幾つかの例では、行デコーダ２０は、メモリコントローラ４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１２を活性化する。同様に、列デコーダ３０は、メモリコントローラ４０から列アドレスを受信し、適切なデジット線１５を活性化する。例えば、メモリアレイ１０は、多数のワード線１２と多数のデジット線１５とを含み得る。したがって、ワード線１２  ＷＬＮＶ及びＷＬＤとデジット線１５  ＢＬＴ及びＢＬＣとを活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
【００１７】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のコンデンサは、その対応するデジット線１５上に放電し得る。コンデンサの放電は、コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１５の電圧の変化を生じさせ得、センスコンポーネント２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント２５は、メモリセル１０５内の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント２５は、信号中の差を検出（例えば、比較）及び増幅するために、様々なトランジスタ又はアンプを含み得、増幅された差をラッチすることを含み得る。別個のセンスコンポーネント２５は、デジット線ＢＬＴ及びＢＬＣの対毎に提供され得る。メモリセル１０５の検出された論理状態は、出力３５として、列デコーダ３０を通じてその後出力され得る。
【００１８】
メモリセル１０５は、関連するワード線１２及びデジット線１５を活性化することによってプログラムされ得、又は書き込まれ得る。上で論じたように、ワード線１２の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１５に結合する。ワード線１２が活性化される間に、関連するデジット線１５を制御することによって、メモリセル１０５は書き込まれ得、例えば、メモリセル１０５内に論理値が蓄積され得る。列デコーダ３０は、メモリセル１０５に書き込まれるデータ、例えば入力３５を受け入れ得る。メモリセル１０５は、コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
【００１９】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み（例えば、再蓄積）動作が実施され得る。例えば、コンデンサは、センシング動作の間に部分的に又は完全に放電され得、蓄積された論理状態を破壊する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、ワード線１２を活性化することは、行中の全てのメモリセルの放電をもたらし得る。それ故、行中の幾つかの又は全てのメモリセル１０５は再書き込みされる必要があり得る。
【００２０】
メモリコントローラ４０は、行デコーダ２０、列デコーダ３０、及びセンスコンポーネント２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再蓄積等）を制御し得る。メモリコントローラ４０は、所望のワード線１２及びデジット線１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ４０はまた、メモリアレイ１０の動作の間に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じる印加電圧の振幅、形状、存続期間は、調整又は変更され得、メモリアレイ１０を動作するための様々な動作に対して異なり得る。更に、メモリアレイ１０内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１０の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作の間に同時にアクセスされ得る。
【００２１】
メモリアレイのメモリセル１０５は、ＮＶＲＡＭメモリセル又はＤＲＡＭメモリセルの何れかであり得る。様々な実施形態に従えば、ＤＲＡＭ及びＮＶＲＡＭメモリセルは、別個に又は一緒に使用され得る。幾つかの場合、ＤＲＡＭが通常動作の間に高速アクセスを提供し、ＮＶＲＡＭが不揮発性ストレージを提供するように、ＤＲＡＭメモリセルはＮＶＲＡＭメモリセルと対にされ得る。ここで、ＤＲＡＭセル内に蓄積されたデータは、電力の喪失等の場合に、対応するＮＶＲＡＭセルにバックアップされ得る。他の場合、ＤＲＡＭ及びＮＶＲＡＭメモリセルは、別個にアドレス指定可能であり得、したがって、相互に無関係であり得る。
【００２２】
図２Ａは、本開示の実施形態に従ったメモリセルの列を含む例示的な回路２００を説明する。図２Ａは、本開示の様々な実施形態に従ったメモリセル１０５を含む例示的な回路２００を説明する。回路２００は、ＮＶＲＡＭメモリセル１０５  ＮＶＭＣ（０）〜ＮＶＭＣ（ｎ）と、ＤＲＡＭメモリセルＤＭＣ（０）〜ＤＭＣ（ｎ）を含み、“ｎ”はアレイのサイズに依存する。回路２００は、ワード線ＷＬＮＶ（０）〜ＷＬＮＶ（ｎ）及びＷＬＤ（０）〜ＷＬＤ（ｎ）、デジット線ＢＬＴ及びＢＬＣ、並びにセンスコンポーネント２５を更に含む。デジット線ＢＬＴは、センスコンポーネント２５のセンスノードＡに結合され、デジット線ＢＬＣは、センスコンポーネント２５のセンスノードＢに結合される。ワード線、デジット線、及びセンスコンポーネントは、図１を参照しながら説明したようなメモリセル１０５、ワード線１２、デジット線１５、及びセンスコンポーネント２５の例示であり得る。メモリセル１０５の１つの列と２ｎ個の行とが図２Ａに示されているが、メモリアレイは、それらが示すように、メモリセルの多数の列及び行を含み得る。
【００２３】
メモリセル１０５は、コンデンサ及び選択コンポーネント（図２Ａに図示せず）等の論理蓄積コンポーネントを含み得る。ＮＶＲＡＭメモリセル  ＮＶＭＣ（０）〜ＮＶＭＣ（ｎ）では、メモリセル１０５のコンデンサは強誘電体コンデンサであり得る。ＤＲＡＭメモリセルＤＭＣ（０）〜ＤＭＣ（ｎ）では、メモリセル１０５のコンデンサは誘電体コンデンサであり得る。コンデンサは、デジット線ＢＬＴ及びＢＬＣに結合すると放電し得る。以前に説明したように、メモリセル１０５のコンデンサを充電又は放電することによって、様々な状態が蓄積され得る。メモリセル１０５の選択コンポーネントは、個別のワード線によって活性化され得る。ＮＶＲＡＭメモリセルＮＶＭＣ（０）〜ＮＶＭＣ（ｎ）は、個別のワード線ＷＬＮＶ（０）〜ＷＬＮＶ（ｎ）によって活性化され得る。ＤＲＡＭメモリセルＤＭＣ（０）〜ＤＭＣ（ｎ）は、個別のワード線ＷＬＤ（０）〜ＷＬＤ（ｎ）によって活性化され得る。
【００２４】
ＮＶＲＡＭメモリセルＮＶＭＣ（０）〜ＮＶＭＣ（ｎ）は、ＮＶＲＡＭメモリセルのアクセスの間に使用され得るプレート線ＣＰＮＶ（０）〜ＣＰＮＶ（ｎ）に結合され得る。ＤＲＡＭメモリセルＤＭＣ（０）〜ＤＭＣ（ｎ）は、ＤＲＡＭメモリセル１０５のアクセスの間に使用され得るプレート線ＣＰＤに結合され得る。幾つかの実施形態では、プレート線ＣＰＮＶ（０）〜ＣＰＮＶ（ｎ）の内の１つ以上は、異なる電圧を用いてプレート線ＣＰＮＶ（０）〜ＣＰＮＶ（ｎ）を駆動する電圧ドライバに結合される一方で、プレート線ＣＰＤは一定電圧に固定される。以下でより詳細に説明するように、プレート線ＣＰＮＶ（０）〜ＣＰＮＶ（ｎ）は、ＮＶＲＡＭの書き込み動作の異なる段階の間に異なる電圧を用いて駆動され得る。
【００２５】
メモリセル１０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。メモリセル１０５は、デジット線ＢＬＴ及びＢＬＣと電子通信し得る。例えば、以下でより詳細に説明するように、メモリセル１０５のコンデンサは、メモリセル１０５の選択コンポーネントが不活性化された場合にデジット線ＢＬＴ及びＢＬＣから絶縁され得、該コンデンサは、選択コンポーネントが活性化された場合にデジット線ＢＬＴ及びＢＬＣに接続され得る。メモリセル１０５の選択コンポーネントの活性化は、メモリセル１０５の選択と称され得る。幾つかの場合、選択コンポーネントはトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、該電圧の大きさは、トランジスタの閾値電圧よりも大きい。ワード線ＷＬＮＶ及びＷＬＤは選択コンポーネントを活性化し得る。例えば、ワード線ＷＬＮＶ又はＷＬＤに印加された電圧は、メモリセル１０５の選択コンポーネントのトランジスタのゲートに印加される。結果として、選択されたメモリセル１０５のコンデンサは、デジット線ＢＬＴ及びＢＬＣに夫々結合される。
【００２６】
ワード線ＷＬＮＶ（０）〜ＷＬＮＶ（ｎ）は、メモリセル１０５  ＮＶＭＣ（０）〜ＮＶＭＣ（ｎ）の選択コンポーネントと夫々電子通信する。したがって、個別のメモリセル１０５  ＮＶＭＣのワード線ＷＬＮＶを活性化することは、メモリセル１０５  ＮＶＭＣを活性化し得る。例えば、ＷＬＮＶ（０）の活性化はメモリセルＮＶＭＣ（０）を活性化し、ＷＬＮＶ（１）の活性化はメモリセルＮＶＭＣ（１）を活性化する等々。ワード線ＷＬＤ（０）〜ＷＬＤ（ｎ）は、メモリセル１０５  ＤＭＣ（０）〜ＤＭＣ（ｎ）の選択コンポーネントと夫々電子通信する。したがって、個別のメモリセル１０５  ＤＭＣのワード線ＷＬＤを活性化することは、メモリセル１０５  ＤＭＣを活性化し得る。例えば、ＷＬＤ（０）の活性化はメモリセルＤＭＣ（０）を活性化し、ＷＬＤ（１）の活性化はメモリセルＤＭＣ（１）を活性化する等々。
【００２７】
メモリセル１０５によって蓄積された論理値をセンシングするために、個別のメモリセル１０５を活性化するためにワード線ＷＬＮＶ又はＷＬＤがバイアスされ得、デジット線ＢＬＴ及びＢＬＣの電圧を変更するためにデジット線ＢＬＴ及びＢＬＣに電圧が印加され得る。メモリセル１０５の活性化は、メモリセル１０５のコンデンサ上に蓄積された電荷に基づいたデジット線ＢＬＴ及びＢＬＣの電圧変化を生じさせ得る。デジット線ＢＬＴ及びＢＬＣの電圧の変化は、センスコンポーネント２５のセンスノードＡ及びＢ上の変化を夫々生じさせ得る。デジット線ＢＬＴ及びＢＬＣのもたらされた電圧は、各メモリセル１０５の蓄積状態によって表される論理値を判定するために、センスコンポーネント２５によって相互に比較され得る。
【００２８】
ＮＶＲＡＭメモリセルに関しては、活性化されたメモリセル１０５のプレート線ＣＰＮＶをバイアスすることは、活性化されたメモリセル１０５のコンデンサに渡る電圧差をもたらし得、コンデンサ上の蓄積電荷の変化を生み出し得る。蓄積電荷の変化の大きさは、各コンデンサの最初の状態、例えば、蓄積された最初の状態が論理１又は論理０の何れに対応するかに依存し得る。メモリセル１０５の選択コンポーネントがワード線ＷＬＮＶによって活性化された場合、プレート線ＣＰＮＶをバイアスすることに起因する蓄積電荷の変化は、活性化されたメモリセル１０５のコンデンサ上に蓄積された電荷に基づいて、デジット線ＢＬＴ及びＢＬＣの電圧に変化を生じさせ得る。ＤＲＡＭメモリセルに関しては、メモリセル１０５を活性化することは、コンデンサ上に蓄積された電荷に、デジット線ＢＬＴ及びＢＬＣの電圧を変化させ得る。以前に説明したように、デジット線ＢＬＴ及びＢＬＣのもたらされた電圧は、メモリセル１０５の蓄積状態の論理値を判定するために使用され得る。
【００２９】
センスコンポーネント２５は、増幅された差をラッチングすることを含み得る、信号中の差を検出及び増幅するために様々なトランジスタ又はアンプを含み得る。センスコンポーネント２５は、そのセンスノード（例えば、センスノードＡ及びＢ）の電圧を受信及び比較するセンスアンプを含み得る。センスノードＡ及びＢの電圧は、デジット線ＢＬＴ及びＢＬＣの電圧の影響を夫々受け得る。センスアンプの出力（例えば、センスノードＡ）は、比較に基づいてより高い（例えば、正の）又はより低い（例えば、負の若しくはグランドの）供給電圧に駆動され得る。他のセンスノード（例えば、センスノードＢ）は、相補的な電圧に駆動され得る（例えば、正の供給電圧は、負の又はグランドの電圧に相補され、負の又はグランドの電圧は、正の供給電圧に相補される）。実例として、センスノードＡがセンスノードＢよりも高い電圧を有する場合、センスアンプは、センスノードＡを正の供給電圧に駆動し得、センスノードＢを負の又はグランドの電圧に駆動し得る。センスコンポーネント２５は、センスアンプの状態（例えば、センスノードＡ及び／若しくはセンスノードＢの電圧、並びに／又はデジット線ＢＬＴ及びＢＬＣの電圧）をラッチし得、それは、メモリセル１０５の蓄積状態及び論理値、例えば、論理１を判定するために使用され得る。或いは、センスノードＡがセンスノードＢよりも低い電圧を有する場合、センスアンプは、センスノードＡを負の又はグランドの電圧に駆動し得、センスノードＢを正の供給電圧に駆動し得る。センスコンポーネント２５はまた、メモリセル１０５の蓄積状態及び論理値、例えば、論理０を判定するために、センスアンプの状態をラッチし得る。
【００３０】
蓄積状態は、メモリセル１０５の論理値を表し得、それは、例えば、図１に関する出力３５として、列デコーダ３０を通じてその後出力され得る。センスコンポーネント２５がデジット線ＢＬＴ及びＢＬＣを相補的な電圧にも駆動する実施形態では、読み出された元のデータ状態を再蓄積するために、メモリセル１０５に相補的な電圧が印加される。データを再蓄積することによって、別個の再蓄積動作は必要ない。
【００３１】
特定のメモリセル１０５は、トランジスタ（Ｔ）及びコンデンサ（Ｃ）の様々な組み合わせを用いて実装され得る。本開示に従って任意の適切な構成が使用され得る。例えば、特定のメモリセル１０５は、１Ｔ１Ｃ、２Ｔ１Ｃ、２Ｔ２Ｃ、３Ｔ２Ｃ、及び４Ｔ２Ｃ等々の構成を用いて実装され得る。更に、異なるメモリセルは、任意の組み合わせ若しくは構成及びセルタイプを用いて、相互に積み重ねられ得、又は対にされ得る。例えば、１Ｔ１Ｃ  ＤＲＡＭセルは、１Ｔ１Ｃ  ＮＶＲＡＭセルと対にされ得、又は積み重ねられ得、１Ｔ１Ｃ  ＤＲＡＭセルは、２Ｔ２Ｃ  ＮＶＲＡＭセルと対にされ得、又は積み重ねられ得、２Ｔ２Ｃ  ＤＲＡＭセルは、１Ｔ１Ｃ  ＮＶＲＡＭセルと対にされ得、又は積み重ねられ得、２Ｔ２Ｃ  ＤＲＡＭセルは、２Ｔ２Ｃ  ＮＶＲＡＭセルと対にされ得、又は積み重ねられ得る等々。
【００３２】
図２Ｂは、開示の実施形態に従ったセンスコンポーネント２５を説明する。センスコンポーネント２５は、ｐ型電界効果トランジスタ２５２及び２５６と、ｎ型電界効果トランジスタ２６２及び２６６とを含む。トランジスタ２５６及びトランジスタ２６６のゲートはセンスノードＡに結合される。トランジスタ２５２及びトランジスタ２６２のゲートはセンスノードＢに結合される。トランジスタ２５２及び２５６、並びにトランジスタ２６２及び２６６はセンスアンプを表す。ｐ型電界効果トランジスタ２５８は、電源（例えば、ＶＲＥＡＤ電圧供給源）に結合されるように構成され、トランジスタ２５２及び２５６の共通ノードに結合される。トランジスタ２５８は、活性化ＰＳＡ信号（例えば、活性化低論理）によって活性化される。ｎ型電界効果トランジスタ２６８は、センスアンプのリファレンス電圧（例えば、グランド）に結合されるように構成され、トランジスタ２６２及び２６６の共通ノードに結合される。トランジスタ２６８は、活性化ＮＳＡ信号（例えば、活性化高論理）によって活性化される。
【００３３】
動作中、電力供給の電圧及びセンスアンプのリファレンス電圧にセンスアンプを結合するためのＰＳＡ及びＮＳＡ信号を活性化することによってセンスアンプは活性化される。活性化された場合、センスアンプは、センスノードＡ及びＢの電圧を比較し、センスノードＡ及びＢを相補的な電圧レベルに駆動する（例えば、センスノードＡをＶＲＥＡＤに、センスノードＢをグランドに駆動する、又はセンスノードＡをグランドに、センスノードＢをＶＲＥＡＤに駆動する）ことによって電圧差を増幅する。センスノードＡ及びＢが相補的な電圧レベルに駆動されている場合、センスノードＡ及びＢの電圧は、センスアンプによってラッチされ、センスアンプが不活性化されるまでラッチされたままである。
【００３４】
図２Ａを参照すると、メモリセル１０５を書き込むために、メモリセル１０５のコンデンサに渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、コンデンサをデジット線ＢＬＴ及びＢＬＣに結合するために、選択コンポーネントはワード線ＷＬを通じて夫々活性化され得る。例えば、コンデンサに渡って正又は負の電圧を印加するために、デジット線ＢＬＴ及びＢＬＣの電圧を制御することによって、メモリセル１０５のコンデンサに渡って電圧が印加され得る。幾つかの実施形態では、例えば、デジット線ＢＬＴ及びＢＬＣ、並びプレート線ＣＰを使用して、メモリセル１０５を書き込むために、メモリセル１０５のコンデンサに相補的な電圧が印加される。非限定的な例として、幾つかの実施形態では、第１の論理値をメモリセル１０５に書き込むために、コンデンサの一方のプレートに第１の電圧が印加され、コンデンサの他方のプレートに第１の電圧を相補する第２の電圧が印加され、第２の論理値をメモリセル１０５に書き込むために、コンデンサの一方のプレートに第２の電圧が印加され、コンデンサの他方のプレートに第１の電圧が印加される。
【００３５】
幾つかの例では、センシング後に再蓄積動作が実施され得る。以前に論じたように、センシング動作は、メモリセル１０５の元の蓄積状態を劣化又は破壊し得る。センシング後、該状態はメモリセル１０５にライトバックされ得る。例えば、センスコンポーネント２５は、メモリセル１０５の蓄積状態を判定し得、例えば、デジット線ＢＬＴ及びＢＬＣを通じて同じ状態をその後ライトバックし得る。
【００３６】
強誘電体材料は非線形分極特性を有する。図３Ａ及び図３Ｂは、本開示の様々な実施形態に従った強誘電体メモリのためのメモリセルに対するヒステリシス曲線３００−ａ（図３Ａ）及び３００−ｂ（図３Ｂ）を有する非線形電気特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的な強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２Ａの不揮発性メモリセルＮＶＭＣ１０５と関連付けられるコンデンサ）上に蓄積された電荷Ｑを描写する。
【００３７】
強誘電体材料は、自発的電気分極により特徴付けられ、例えば、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、揮発性メモリアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかの揮発性メモリアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。
【００３８】
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、方向性があると理解すべきである。例えば、正の電圧は、当該端子に正の電圧を印加し、第２の端子をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、例えば、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００３９】
ヒステリシス曲線３００−ａに描写するように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は、理解を失うことなく逆にされてもよい。
【００４０】
論理０又は１は、強誘電体材料の電気分極、したがって、コンデンサ端子上の電荷を電圧を印加することにより制御することによってメモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロの電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロの電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５及び３１０は、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）である残留分極（Ｐｒ）値とも称され得る。
【００４１】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、結果として、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。以前に論じたように、コンデンサに渡って電圧３３５が印加され得る。正の電圧として描写されているが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に蓄積された場合、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００４２】
幾つかの場合、最終的な電荷は、メモリセルに結合されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に結合され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントにおいて測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得る。電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧３６０、電圧３５０又は電圧３５５は、異なり得、コンデンサの最初の状態に依存し得る。
【００４３】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧３６０、電圧３５０又は電圧３５５との差、（例えば、電圧３３５  −  電圧３５０）又は（例えば、電圧３３５  −  電圧３５５）であり得る。蓄積された論理状態を判定するために、例えば、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５  −  電圧３５０）及び（電圧３３５  −  電圧３５５）の平均であってもよい。別の例では、センスコンポーネントの第１のセンスノード上の電圧を絶縁し、センスコンポーネントの第２のセンスノード上の電圧変化をデジット線を通じてその後生じさせ、第２のセンスノードのもたらされた電圧を第１のセンスノードの絶縁された電圧と比較することによって、リファレンス電圧は提供され得る。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（例えば、論理０又は１）が判定され得る。
【００４４】
既に述べたように、トランジスタ（Ｔ）及びコンデンサ（Ｃ）の様々な組み合わせを用いて特定のメモリセル１０５が実装され得、本開示の実施形態に従って任意の適切な構成が使用され得る。例えば、特定のメモリセル１０５は、１Ｔ１Ｃ、２Ｔ１Ｃ、２Ｔ２Ｃ、３Ｔ２Ｃ、及び４Ｔ２Ｃ等の構成を用いて実装され得る。更に、異なるメモリセルは、任意の組み合わせ若しくは構成及びセルタイプを用いて、相互に積み重ねられ得、又は対にされ得る。本開示の実施形態に従ったメモリセル１０５の動作をより具体的に説明するために、以下の論考は、２Ｔ２Ｃ及び１Ｔ１Ｃのメモリセルを例として非限定的に言及する。以下で論じる動作は、メモリセル１０５の実施形態を実装するために使用される任意のメモリセルの構成によって一般的に適用され得る概念の具体例であると評価すべきである。
【００４５】
図４Ａは、開示の実施形態に従った２つのメモリセル１０５（０）及び１０５（１）を含む例示的な回路４００の概略図である。破線は、メモリセル１０５の凡その境界を定める。メモリセル１０５の各々は、２つの選択コンポーネントＴ１及びＴ２と、２つのコンデンサＣ１及びＣ２とを含む。第１のメモリセル１０５（０）のコンデンサＣ１及びＣ２は強誘電体コンデンサであり得る。第２のメモリセル１０５（１）のコンデンサＣ１及びＣ２は誘電体コンデンサであり得る。２つのメモリセル１０５（０）及び１０５（１）の選択コンポーネントＴ１及びＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。こうした例では、メモリセル１０５の各々は、２つのトランジスタ及び２つのコンデンサ（例えば、２Ｔ２Ｃ）を含む。
【００４６】
選択コンポーネントＴ１及びＴ２の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は選択コンポーネントを活性化し得る。ＷＬＮＶ（０）は、メモリセル１０５（０）の選択コンポーネントＴ１及びＴ２を活性化し得る。ＷＬＤ（０）は、メモリセル１０５（１）の選択コンポーネントＴ１及びＴ２を活性化し得る。コンデンサＣ１は、第１のプレート及び第２のプレートを有する。第１のメモリセル１０５（０）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＮＶ（０）に結合される。第２のメモリセル１０５（１）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＤに結合される。コンデンサＣ２は、第１のプレート及び第２のプレートを有する。第１のメモリセル１０５（０）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＮＶ（０）に結合される。第２のメモリセル１０５（１）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＤに結合される。第１及び第２のメモリセル１０５（０）及び１０５（１）において、コンデンサＣ１の第２のプレートは選択コンポーネントＴ１に結合され、コンデンサＣ２の第２のプレートは選択コンポーネントＴ２に結合される。選択コンポーネントＴ１はデジット線ＢＬＴに更に結合され、選択コンポーネントＴ２はデジット線ＢＬＣに更に結合される。
【００４７】
個別のワード線（例えば、メモリセル１０５（０）に対するＷＬＮＶ（０）、及びメモリセル１０５（１）に対するＷＬＤ（０））による等して活性化された場合、コンデンサＣ１の第２のプレート、及びコンデンサＣ２の第２のプレートは、デジットＢＬＴ及びＢＬＣに夫々結合される。以前に論じたように、デジット線ＢＬＴ及びＢＬＣに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態は読み出され得、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧、例えば、幾つかの実施形態では相補的な電圧がデジット線ＢＬＴ及びＢＬＣ並びにプレート線ＣＰを越えて、コンデンサＣ１及びＣ２のプレートに印加され得る。幾つかの実施形態では、プレート線ＣＰＮＶは、異なる電圧を用いてプレート線ＣＰＮＶを駆動する電圧ドライバに結合される一方で、プレート線ＣＰＤは一定電圧に固定される。プレート線ＣＰＮＶは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【００４８】
図４Ｂは、開示の実施形態に従った図４Ａの例示的な回路４００を含むメモリアレイ１０の一部を示す。図４Ｂの実施形態では、メモリセル１０５（０）は、メモリセル１０５（１）の上方に垂直方向に積み重ねられる。破線は、メモリセル１０５（０）及び１０５（１）の凡その境界を定める。幾つかの実施形態では、図４Ａのメモリセル１０５は、８Ｆ２アーキテクチャ内にメモリセルを含むものとみなされ得、Ｆは、所与の技術の最小の機構サイズを指し示す。
【００４９】
メモリアレイ１０の説明される部分は、基部（図示せず）によってサポートされる。基部は、半導体材料を含み得、例えば、単結晶シリコンを含み得、単結晶シリコンから本質的に成り得、又は単結晶シリコンから成り得る。基部は、半導体基板と称され得る。用語“半導体基板”は、半導体ウェハ等のバルク半導体材料（単体、若しくは他の材料を含むアセンブリの何れか）と、半導体材料層（単体、若しくは他の材料を含むアセンブリの何れか）とを含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれに限定されない任意のサポート構造体を指す。幾つかの適用では、基部は、集積回路の製作と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、耐火金属材料、バリア材料、拡散材料、絶縁材料等の内の１つ以上を含み得る。
【００５０】
メモリセル１０５（０）及び１０５（１）は、メモリアレイ内で相互に共通の列内にある。デジット線ＢＬＴ及びＢＬＣは、メモリセル１０５（０）と１０５（１）との間にあり、図４Ｂの断面図に対してページの内及び外に伸長する。デジット線ＢＬＴ及びＢＬＣは、図１及び図２を参照しながら以前に説明した種類のセンスコンポーネント２５と結合され得る。デジット線ＢＬＴ及びＢＬＣはメモリセル１０５（０）及び１０５（１）によって共有される。
【００５１】
メモリセル１０５（０）は、相互に対して横方向にずらされた第１及び第２のトランジスタＴ１及びＴ２を含む。メモリセル１０５（０）は、第１のトランジスタＴ１よりも上に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも上に第２のコンデンサＣ２を含む。第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされ、第２のトランジスタＴ２は、第２のコンデンサＣ２に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１４と、第２のプレート１１６と、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８とを含む。第２のコンデンサＣ２は、第１のプレート１２０と、第２のプレート１２２と、第１及び第２のプレート１２０及び１２２の間の強誘電体材料１２４とを含む。
【００５２】
図示した実施形態では、第２のプレート１１６及び１２２は、容器形状の外側プレートであり、第１のプレート１１４及び１２０は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１６及び１２２は他の構成を有し得、第１のプレート１１４及び１２０も他の構成を有し得る。
【００５３】
第１のプレート１１４及び１２０は、メモリセル１０５（０）の第１及び第２のコンデンサＣ１及びＣ２よりも上に提供されたプレート線構造体ＣＰＮＶ（０）と結合される。説明される実施形態では、第１のプレート１１４及び１２０は、プレート線構造体ＣＰＮＶ（０）と共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＮＶ（０）は、第１のプレート１１４及び１２０と比較して異なる組成物を含み得る。
【００５４】
第１及び第２のコンデンサＣ１及びＣ２は、相互に対して横方向にずらされ、図示される実施形態では、相互に同じ水平面内にある（すなわち、相互に水平方向において整列される）。第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にあり、第２のトランジスタＴ２は、第２のコンデンサＣ２とデジット線ＢＬＣとの間にある。図示される実施形態では、第１及び第２のトランジスタＴ１及びＴ２は、相互に共通の水平面内にあり、ワード線ＷＬＮＶ（０）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３０及び１４２を含む。
【００５５】
第１の半導体ピラー１２８は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１６まで上方へ伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。第２の半導体ピラー１４０は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２２まで上方へ伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４０に沿う。
【００５６】
第１のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内でゲート誘電体材料１３２に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３６及び１３８とを更に含む。ソース／ドレイン領域１３６は、第１のコンデンサＣ１の第２のプレート１１６と結合され、ソース／ドレイン領域１３８はデジット線ＢＬＴと結合される。第２のトランジスタＴ２は、ゲート誘電体材料１４４を含み、半導体ピラー１４０内でゲート誘電体材料１４４に沿った第２のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１４８及び１５０とを更に含む。ソース／ドレイン領域１４８は、第２のコンデンサＣ２の第２のプレート１２２と結合され、ソース／ドレイン領域１５０はデジット線ＢＬＣと結合される。
【００５７】
メモリセル１０５（１）は、相互に対して横方向にずれた第１及び第２のトランジスタＴ１及びＴ２を含む。メモリセル１０５（１）は、第１のトランジスタＴ１よりも下に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも下に第２のコンデンサＣ２を含む。第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされ、第２のトランジスタＴ２は、第２のコンデンサＣ２に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１５と、第２のプレート１１７と、第１及び第２のプレート１１５及び１１７の間の誘電体材料１１９とを含む。第２のコンデンサＣ２は、第１のプレート１２１と、第２のプレート１２３と、第１及び第２のプレート１２１及び１２３の間の誘電体材料１２５とを含む。
【００５８】
図示される実施形態では、第２のプレート１１７及び１２３は、容器形状の外側プレートであり、第１のプレート１１５及び１２１は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１７及び１２３は他の構成を有し得、第１のプレート１１５及び１２１も他の構成を有し得る。一例では、（プレート線ＣＰＤに結合された）第１のプレート１１５及び１２１は容器形状であり得、（ソース／ドレイン領域１３７を含むピラー１２９に結合された）第２のプレート１１７及び（ソース／ドレイン領域１４９を含むピラー１４１に結合された）１２３は、該容器形状の外側プレート中に伸長する内側プレートであり得る。
【００５９】
第１のプレート１１５及び１２１は、メモリセル１０５（１）の第１及び第２のコンデンサＣ１及びＣ２よりも下に提供されたプレート線構造体ＣＰＤと結合される。説明される実施形態では、第１のプレート１１５及び１２１は、プレート線構造体ＣＰＤと共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＤは、第１のプレート１１５及び１２１と比較して異なる組成物を含み得る。
【００６０】
第１及び第２のコンデンサＣ１及びＣ２は、相互に対して横方向にずらされ、図示される実施形態では、相互に同じ水平面内にある（すなわち、相互に水平方向において整列される）。第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にあり、第２のトランジスタＴ２は、第２のコンデンサＣ２とデジット線ＢＬＣとの間にある。図示される実施形態では、第１及び第２のトランジスタＴ１及びＴ２は、相互に共通の水平面内にあり、ワード線ＷＬＤ（０）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３１及び１４３を含む。
【００６１】
第１の半導体ピラー１２９は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１７まで下方に伸長し、第１のトランジスタＴ１は、こうした半導体ピラーに沿う。第２の半導体ピラー１４１は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２３まで下方に伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４１に沿う。
【００６２】
第１のトランジスタＴ１は、ゲート誘電体材料１３３を含み、半導体ピラー１２９内でゲート誘電体材料１３３に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３７及び１３９とを更に含む。ソース／ドレイン領域１３７は、第１のコンデンサＣ１の第２のプレート１１７と結合され、ソース／ドレイン領域１３９はデジット線ＢＬＴと結合される。第２のトランジスタＴ２は、ゲート誘電体材料１４５を含み、半導体ピラー１４１内でゲート誘電体材料１４５に沿った第２のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１４９及び１５１とを更に含む。ソース／ドレイン領域１４９は、第２のコンデンサＣ２の第２のプレート１２３と結合され、ソース／ドレイン領域１５１はデジット線ＢＬＣと結合される。
【００６３】
説明される実施形態では、デジット線ＢＬＴ及びＢＬＣは、相互に共通の水平面内にある。デジット線ＢＬＴ及びＢＬＣを通じて伸長する軸１５９は、鏡面を画定するとみなされ得る。メモリセル１０５（１）は、該鏡面を越えたメモリセル１０５（０）の実質的な鏡像とみなされ得る。用語“実質的な鏡像”は、メモリセル１０５（１）が製作及び測定の合理的許容誤差以下でメモリセル１０５（０）の鏡像であり得ることを指し示すために利用される。
【００６４】
図５Ａは、開示の実施形態に従った４つのメモリセル１０５（０）〜１０５（３）を含む例示的な回路５００の概略図である。図５Ｂは、開示の実施形態に従った図５Ａの例示的回路５００を含むメモリアレイ１０の一部を示す。図５Ａ及び図５Ｂの例示的回路５００は、積み重ねられた構成で配置された図４Ａ及び図４Ｂの例示的回路４００の２つを含む。破線は、メモリセル１０５の凡その境界を定める。メモリセル１０５の各々は、２つの選択コンポーネントＴ１及びＴ２と、２つのコンデンサＣ１及びＣ２とを含む。第１及び第３のメモリセル１０５（０）及び１０５（２）のコンデンサＣ１及びＣ２は強誘電体コンデンサであり得る。第２及び第４のメモリセル１０５（１）及び１０５（３）のコンデンサＣ１及びＣ２は誘電体コンデンサであり得る。４つのメモリセル１０５（０）〜１０５（３）の選択コンポーネントＴ１及びＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。こうした例では、メモリセル１０５の各々は、２つのトランジスタ及び２つのコンデンサ（例えば、２Ｔ２Ｃ）を含む。メモリセル１０５（０）及び１０５（１）は、図４Ａ及び図４Ｂと共に上で説明したように動作し得る。同様に、メモリセル１０５（２）及び１０５（３）は、図４Ａ及び図４Ｂと共に上で説明したように動作し得る。例示的回路５００の積み重ねられた構成は、メモリセル１０５（１）をメモリセル１０５（２）から絶縁するように機能する絶縁体、誘電体、又はその他の適切な材料を含む絶縁層５０４（図５Ｂに示す）を含み得る。
【００６５】
図６Ａは、開示の実施形態に従った４つのメモリセル１０５（０）〜１０５（３）を含む例示的な回路６００の概略図である。破線は、メモリセル１０５の凡その境界を定める。メモリセル１０５の各々は、２つの選択コンポーネントＴ１及びＴ２と、２つのコンデンサＣ１及びＣ２とを含む。第１及び第４のメモリセル１０５（０）及び１０５（３）のコンデンサＣ１及びＣ２は強誘電体コンデンサであり得る。第２及び第３のメモリセル１０５（１）及び１０５（２）のコンデンサＣ１及びＣ２は誘電体コンデンサであり得る。４つのメモリセル１０５（０）〜１０５（３）の選択コンポーネントＴ１及びＴ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。こうした例では、メモリセル１０５の各々は、２つのトランジスタ及び２つのコンデンサ（例えば、２Ｔ２Ｃ）を含む。
【００６６】
選択コンポーネントＴ１及びＴ２の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は、選択コンポーネントを活性化し得る。ＷＬＮＶ（０）は、メモリセル１０５（０）の選択コンポーネントＴ１及びＴ２を活性化し得る。ＷＬＤ（０）は、メモリセル１０５（１）の選択コンポーネントＴ１及びＴ２を活性化し得る。ＷＬＤ（１）は、メモリセル１０５（２）の選択コンポーネントＴ１及びＴ２を活性化し得る。ＷＬＮＶ（１）は、メモリセル１０５（３）の選択コンポーネントＴ１及びＴ２を活性化し得る。
【００６７】
コンデンサＣ１は、第１のプレート及び第２のプレートを有する。第１のメモリセル１０５（０）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＮＶ（０）に結合される。第２のメモリセル１０５（１）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＤに結合される。第３のメモリセル１０５（２）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＤに結合される。第４のメモリセル１０５（３）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＮＶ（１）に結合される。
【００６８】
コンデンサＣ２は、第１のプレート及び第２のプレートを有する。第１のメモリセル１０５（０）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＮＶ（０）に結合される。第２のメモリセル１０５（１）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＤに結合される。第３のメモリセル１０５（２）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＤに結合される。第４のメモリセル１０５（３）において、コンデンサＣ２の第１のプレートはプレート線ＣＰＮＶ（１）に結合される。
【００６９】
第１〜第４のメモリセル１０５（０）〜１０５（３）において、コンデンサＣ１の第１のプレートは選択コンポーネントＴ１に結合され、コンデンサＣ２の第２のプレートは選択コンポーネントＴ２に結合される。第１及び第２のメモリセル１０５（０）及び１０５（１）において、選択コンポーネントＴ１は、上部のデジット線ＢＬＴに更に結合され、選択コンポーネントＴ２は、上部のデジット線ＢＬＣに更に結合される。第３及び第４のメモリセル１０５（２）及び１０５（３）において、選択コンポーネントＴ１は、下部のデジット線ＢＬＴに更に結合され、選択コンポーネントＴ２は、下部のデジット線ＢＬＣに更に結合される。
【００７０】
個別のワード線（例えば、メモリセル１０５（０）に対するＷＬＮＶ（０）、メモリセル１０５（１）に対するＷＬＤ（０）、メモリセル１０５（２）に対するＷＬＤ（１）、及びメモリセル１０５（３）に対するＷＬＮＶ（１））による等して活性化された場合、コンデンサＣ１の第２のプレート、及びコンデンサＣ２の第２のプレートは、デジット線ＢＬＴ及びＢＬＣに夫々結合される。以前に論じたように、デジット線ＢＬＴ及びＢＬＣに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態が読み出され得、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧、例えば、幾つかの実施形態では相補的な電圧がデジット線ＢＬＴ及びＢＬＣ並びにプレート線ＣＰを越えて、コンデンサＣ１及びＣ２のプレートに印加さ得る。幾つかの実施形態では、プレート線ＣＰＮＶは、異なる電圧を用いてプレート線ＣＰＮＶを駆動する電圧ドライバに結合される一方で、プレート線ＣＰＤは一定電圧に固定される。プレート線ＣＰＮＶは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【００７１】
図６Ｂは、開示の実施形態に従った図６Ａの例示的な回路６００を含むメモリアレイ１０の一部を示す。図６Ｂの実施形態では、メモリセル１０５（０）は、メモリセル１０５（１）の上方に垂直方向に積み重ねられ、メモリセル１０５（１）は、メモリセル１０５（２）の上方に垂直方向に積み重ねられ、メモリセル１０５（２）は、メモリセル１０５（３）の上方に垂直方向に積み重ねられる。破線は、メモリセル１０５（０）〜１０５（３）の凡その境界を定める。幾つかの実施形態では、図６Ａのメモリセル１０５は、８Ｆ２アーキテクチャ内にメモリセルを含むものとみなされ得、Ｆは、所与の技術の最小の機構サイズを指し示す。
【００７２】
メモリアレイ１０の説明される部分は、図４Ｂの基部に類似の基部（図示せず）によってサポートされる。メモリセル１０５（０）及び１０５（１）は、メモリアレイ内で相互に共通の列内にある。上部のデジット線ＢＬＴ及びＢＬＣは、メモリセル１０５（０）と１０５（１）との間にあり、図６Ｂの断面図に対してページの内及び外に伸長する。同様に、下部のデジット線ＢＬＴ及びＢＬＣは、メモリセル１０５（２）と１０５（３）との間にあり、図６Ｂの断面図に対してページの内及び外に伸長する。デジット線ＢＬＴ及びＢＬＣは、図１、図２Ａ、及び図２Ｂを参照しながら以前に説明した種類のセンスコンポーネント２５と結合され得る。上部のデジット線ＢＬＴ及びＢＬＣは、メモリセル１０５（０）及び１０５（１）により共有される。下部のデジット線ＢＬＴ及びＢＬＣは、メモリセル１０５（２）及び１０５（３）により共有される。
【００７３】
第１及び第４のメモリセル１０５（０）及び１０５（３）は、相互に対して横方向にずらされた第１及び第２のトランジスタＴ１及びＴ２を各々含む。第１のメモリセル１０５（０）は、第１のトランジスタＴ１よりも上に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも上に第２のコンデンサＣ２を含む。第４のメモリセル１０５（３）は、第１のトランジスタＴ１よりも下に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも下に第２のコンデンサＣ２を含む。第１及び第４のメモリセル１０５（０）及び１０５（３）において、第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされ、第２のトランジスタＴ２は、第２のコンデンサＣ２に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１４と、第２のプレート１１６と、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８とを含む。第２のコンデンサＣ２は、第１のプレート１２０と、第２のプレート１２２と、第１及び第２のプレート１２０及び１２２の間の強誘電体材料１２４とを含む。
【００７４】
図示される実施形態では、第２のプレート１１６及び１２２は、容器形状の外側プレートであり、第１のプレート１１４及び１２０は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１６及び１２２は他の構成を有し得、第１のプレート１１４及び１２０も他の構成を有し得る。
【００７５】
第１のメモリセル１０５（０）において、第１のプレート１１４及び１２０は、該メモリセル１０５（０）の第１及び第２のコンデンサＣ１及びＣ２よりも上に提供されたプレート線構造体ＣＰＮＶ（０）と結合される。第４のメモリセル１０５（３）において、第１のプレート１１４及び１２０は、該メモリセル１０５（３）の第１及び第２のコンデンサＣ１及びＣ２よりも下に提供されたプレート線構造体ＣＰＮＶ（１）と結合される。説明される実施形態では、第１のプレート１１４及び１２０は、プレート線構造体ＣＰＮＶ（０）及びＣＰＮＶ（１）と共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＮＶ（０）及びＣＰＮＶ（１）は、第１のプレート１１４及び１２０と比較して異なる組成物を含み得る。
【００７６】
第１及び第２のコンデンサＣ１及びＣ２は、相互に対して横方向にずらされ、図示される実施形態では、相互に同じ水平面内にある（すなわち、相互に水平方向に整列される）。第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にあり、第２のトランジスタＴ２は、第２のコンデンサＣ２とデジット線ＢＬＣとの間にある。図示される実施形態では、第１及び第２のトランジスタＴ１及びＴ２は、相互に共通の水平面内にある。第１のメモリセル１０５（０）において、ワード線ＷＬＮＶ（０）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３０及び１４２を含む。第４のメモリセル１０５（３）において、ワード線ＷＬＮＶ（１）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３０及び１４２を含む。
【００７７】
第１のメモリセル１０５（０）において、第１の半導体ピラー１２８は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１６まで上方に伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。第２の半導体ピラー１４０は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２２まで上方に伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４０に沿う。第４のメモリセル１０５（３）において、第１の半導体ピラー１２８は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１６まで下方に伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。第２の半導体ピラー１４０は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２２まで下方に伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４０に沿う。
【００７８】
第１及び第４のメモリセル１０５（０）及び１５０（３）において、第１のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内でゲート誘電体材料１３２に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３６及び１３８とを更に含む。ソース／ドレイン領域１３６は、第１のコンデンサＣ１の第２のプレート１１６と結合され、ソース／ドレイン領域１３８はデジット線ＢＬＴと結合される。第２のトランジスタＴ２は、ゲート誘電体材料１４４を含み、半導体ピラー１４０内でゲート誘電体材料１４４に沿った第２のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１４８及び１５０とを更に含む。ソース／ドレイン領域１４８は、第２のコンデンサＣ２の第２のプレート１２２と結合され、ソース／ドレイン領域１５０はデジット線ＢＬＣと結合される。
【００７９】
第２及び第３のメモリセル１０５（１）及び１０５（２）は、相互に対して横方向にずらされた第１及び第２のトランジスタＴ１及びＴ２を各々含む。第２のメモリセル１０５（１）は、第１のトランジスタＴ１よりも下に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも下に第２のコンデンサＣ２を含む。第３のメモリセル１０５（２）は、第１のトランジスタＴ１よりも上に第１のコンデンサＣ１を含み、第２のトランジスタＴ２よりも上に第２のコンデンサＣ２を含む。第２及び第３のメモリセル１０５（１）及び１０５（２）において、第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされ、第２のトランジスタＴ２は、第２のコンデンサＣ２に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１５と、第２のプレート１１７と、第１及び第２のプレート１１５及び１１７の間の誘電体材料１１９とを含む。第２のコンデンサＣ２は、第１のプレート１２１と、第２のプレート１２３と、第１及び第２のプレート１２１及び１２３の間の誘電体材料１２５とを含む。
【００８０】
図示される実施形態では、第２のプレート１１７及び１２３は、容器形状の外側プレートであり、第１のプレート１１５及び１２１は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１７及び１２３は他の構成を有し得、第１のプレート１１５及び１２１も他の構成を有し得る。一例では、（プレート線ＣＰＤに結合された）第１のプレート１１５及び１２１は容器形状であり得、（ソース／ドレイン領域１３７を含むピラー１２９に結合された）第２のプレート１１７及び（ソース／ドレイン領域１４９を含むピラー１４１に結合された）１２３は、該容器形状の外側プレート中に伸長する内側プレートであり得る。
【００８１】
第２のメモリセル１０５（１）において、第１のプレート１１５及び１２１は、該メモリセル１０５（１）の第１及び第２のコンデンサＣ１及びＣ２よりも下に提供されたプレート線構造体ＣＰＤと結合される。第３のメモリセル１０５（２）において、第１のプレート１１５及び１２１は、該メモリセル１０５（２）の第１及び第２のコンデンサＣ１及びＣ２よりも上に提供されたプレート線構造体ＣＰＤと結合される。説明される実施形態では、第１のプレート１１５及び１２１は、プレート線構造体ＣＰＤと共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＤは、第１のプレート１１５及び１２１と比較して異なる組成物を含み得る。
【００８２】
第１及び第２のコンデンサＣ１及びＣ２は、相互に対して横方向にずらされ、図示される実施形態では、相互に同じ水平面内にある（すなわち、相互に水平方向に整列される）。第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にあり、第２のトランジスタＴ２は、第２のコンデンサＣ２とデジット線ＢＬＣとの間にある。図示される実施形態では、第１及び第２のトランジスタＴ１及びＴ２は、相互に共通の水平面内にある。第２のメモリセル１０５（１）において、ワード線ＷＬＤ（０）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３１及び１４３を含む。第３のメモリセル１０５（２）において、ワード線ＷＬＤ（１）は、こうした水平面に沿って伸長し、第１及び第２のトランジスタＴ１及びＴ２のゲート１３１及び１４３を含む。
【００８３】
第２のメモリセル１０５（１）において、第１の半導体ピラー１２９は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１７まで下方に伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。第２の半導体ピラー１４１は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２３まで下方に伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４１に沿う。第３のメモリセル１０５（２）において、第１の半導体ピラー１２９は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１７まで上方に伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。第２の半導体ピラー１４１は、デジット線ＢＬＣから第２のコンデンサＣ２の第２のプレート１２３まで上方に伸長し、第２のトランジスタＴ２は、第２の半導体ピラー１４１に沿う。
【００８４】
第２及び第３のメモリセル１０５（１）及び１０５（２）において、第１のトランジスタＴ１は、ゲート誘電体材料１３３を含み、半導体ピラー１２９内でゲート誘電体材料１３３に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３７及び１３９とを更に含む。ソース／ドレイン領域１３７は、第１のコンデンサＣ１の第２のプレート１１７と結合され、ソース／ドレイン領域１３９はデジット線ＢＬＴと結合される。第２のトランジスタＴ２は、ゲート誘電体材料１４５を含み、半導体ピラー１４１内でゲート誘電体材料１４５に沿った第２のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１４９及び１５１とを更に含む。ソース／ドレイン領域１４９は、第２のコンデンサＣ２の第２のプレート１２３と結合され、ソース／ドレイン領域１５１はデジット線ＢＬＣと結合される。
【００８５】
説明される実施形態では、デジット線ＢＬＴ及びＢＬＣは、相互に共通の水平面内にある。デジット線ＢＬＴ及びＢＬＣを通じて伸長する軸１５９は、鏡面を画定するとみなされ得る。メモリセル１０５（１）は、該鏡面を越えたメモリセル１０５（０）の実質的な鏡像とみなされ得る。用語“実質的な鏡像”は、メモリセル１０５（１）が製作及び測定の合理的許容誤差以下でメモリセル１０５（０）の鏡像であり得ることを指し示すために利用される。本開示は、例として非限定的にメモリセル及びメモリセル層の幾つかの構成及び配置を含むメモリの説明及び図を含む。様々なＤＲＡＭ／ＮＶＲＡＭセル及び／若しくは層は、異なって配置され得ること、又は本開示に従ったメモリは、説明される例よりも多くの又は少ないＤＲＡＭ／ＮＶＲＡＭセル及び／若しくは層を有し得ると評価すべきである。例えば、本開示に従ったメモリ構成は、下部のＤＲＡＭ層と上部のＮＶＲＡＭ層とを有するメモリ、等しくない数のＤＲＡＭ及びＮＶＲＡＭのセルを有するメモリ、並びに隣接する及び／若しくは隣接しないＤＲＡＭ及びＮＶＲＡＭのセルを有するメモリ等を含み得る。
【００８６】
図７Ａは、本開示の実施形態に従ったＤＲＡＭメモリセルからＮＶＲＡＭセルへデータをコピーするメモリ動作を説明するタイミング図である。例として、非限定的に、図７Ａは、論理上の“１”の値を読み出し、書き込むメモリ動作を説明する。図７Ａのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図７Ａでは２Ｔ２Ｃ構成を特に参照して説明される。
【００８７】
最初に、行デコーダ２０は、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加しない。したがって、ＷＬＤ及びＷＬＮＶ信号線の両者は、低レベルの電圧を用いてデアサートされる。ＤＲＡＭメモリセルのＣ１及びＣ２コンデンサは、相補的な論理上の値を表す電荷を蓄積する。ＷＬＤ信号線がデアサートされると共に、蓄積電荷がＤＲＡＭメモリセル内で蓄積されたままであるように、Ｃ１及びＣ２コンデンサはビット線ＢＬＴ及びＢＬＣから切断される。この状態では、ビット線ＢＬＴ及びＢＬＣの電圧は、プリチャージ動作を通じてビット線上に確立され得る中間電圧にある。最初の状態では、ＣＰＮＶ信号線は、デアサートされ、従って低電圧にある。
【００８８】
時点Ａにおいて、行デコーダ２０は、ＷＬＤ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＤ信号線は、高電圧をＤＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに提供する。このゲート電圧は、Ｔ１及びＴ２トランジスタをオンにし、したがって、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。ここで、Ｃ１及びＣ２コンデンサ内に蓄積された電荷は、ＤＲＡＭメモリセルからビット線ＢＬＴ及びＢＬＣ上に転送される。図７Ａの例では、ＤＲＡＭメモリセルは論理上の“１”を蓄積する。したがって、Ｃ１及びＣ２コンデンサがＴ１及びＴ２トランジスタを通じてビット線ＢＬＴ及びＢＬＣに結合された場合、ＢＬＴの電圧は少量だけ上昇し、ＢＬＣの電圧は少量だけ降下する。
【００８９】
時点Ｂにおいて、センスアンプ２５は、ビット線ＢＬＴ及びＢＬＣ上の電圧間の差によって誘発される。センスアンプ２５の動作を通じて、ビット線ＢＬＴとＢＬＣとの間の小さな電圧差が増幅される。ここで、最初に少量だけ上昇したビット線ＢＬＴ上の電圧は、センスアンプ２５によって高電圧に駆動される。図７Ａの例では、センスアンプ２５は、ＢＬＴ信号線をＶＣＣに駆動する。また、最初に少量だけ降下したビット線ＢＬＣ上の電圧は、センスアンプ２５によって低電圧に駆動される。図７Ａの例では、センスアンプ２５は、ＢＬＣ信号線をグランドに駆動する。ビット線ＢＬＣ及びＢＬＣを高い及び低い電圧に夫々駆動するセンスアンプ２５は、ＤＲＡＭセルから読み出された論理上の値をＤＲＡＭセルに戻して再蓄積する。
【００９０】
ビット線ＢＬＴ及びＢＬＣを駆動するセンスアンプ２５はまた、ＤＲＡＭメモリセルから読み出された論理上の値を別の位置に提供し得る。図７Ａの例では、ＤＲＡＭメモリセルから読み出された論理上の値は、対応するＮＶＲＡＭメモリセルに提供される。したがって、時点Ｃにおいて、ビット線ＢＬＴ及びＢＬＣ上に存在する論理値を対応するＮＶＲＡＭメモリセル内に蓄積することに備えて、ＣＰＮＶ信号線は高電圧に駆動される。図７Ａの例では、ＣＰＮＶ信号はＶＣＣに駆動される。ＣＰＮＶ信号線が高電圧に駆動されると共に、ＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサに高電圧が提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に、及びＣ２コンデンサの第１のプレート１２０に高電圧が提供される。
【００９１】
時点Ｄにおいて、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに高電圧を提供する。このゲート電圧は、Ｔ１及びＴ２トランジスタをオンにし、したがって、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。ここで、センスアンプ２５の動作を介して、ＢＬＴ信号線は高電圧のままであり、ＢＬＣ信号は低電圧のままである。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＣとの間には電圧差が存在する。この電圧差を通じて、及びＴ２トランジスタの動作を通じて、第１及び第２のプレート１２０及び１２２の間の強誘電体材料１２４の分極は低レベルに駆動される。この方法では、ビット線ＢＬＣ上の低電圧により表される論理上の“０”の値は、ＮＶＲＡＭメモリセルのＣ２コンデンサ内に蓄積される。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が何ら存在しない。したがって、この時点では、ビット線ＢＬＴからＣ１コンデンサへ電荷が何ら転送されない。むしろ、ＣＰＮＶ線が切り替わるまで、Ｃ１コンデンサの現在の論理上の状態は蓄積されたままである。
【００９２】
時点Ｅにおいて、ＣＰＮＶ信号線は低電圧に駆動される。図７Ａの例では、ＣＰＮＶ信号はグランドに駆動される。また、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートし続ける。ＣＰＮＶ信号線が低く駆動され、ＷＬＮＶ信号が高く駆動されると共に、ＣＰＮＶ信号の低電圧は、ＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサに提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に、及びＣ２コンデンサの第１のプレート１２０に低電圧が提供される。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに高電圧を提供し続ける。前述のとおり、このゲート電圧は、Ｔ１及びＴ２トランジスタをオンにし、従って、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。センスアンプ２５の動作を介して、ＢＬＴ信号線は高電圧のままであり、ＢＬＣ信号は低電圧のままである。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が存在する。この電圧差を通じて、及びＴ１トランジスタの動作を通じて、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８の分極は高レベルに駆動される。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＣとの間には電圧が何ら存在しない。ここで、Ｃ２コンデンサに以前に転送された論理状態は蓄積されたままである。
【００９３】
時点Ｆにおいて、行デコーダは、ＷＬＤ及びＷＬＮＶ信号を、これらの信号を低電圧に駆動することによってデアサートする。デアサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに低電圧を提供する。このゲート電圧は、Ｔ１及びＴ２トランジスタをオフにし、したがって、ＤＲＡＭセルのＣ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣから分離する。ここで、センスアンプ２５の動作を通じてＤＲＡＭメモリセルのＣ１及びＣ２コンデンサに再蓄積された電荷は、ＤＲＡＭメモリセル内に蓄積されたままである。デアサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１及びＴ２トランジスタをオフにし、したがって、ＮＶＲＡＭセルのＣ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣから分離する。ここで、センスアンプ２５の動作を通じてＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサに蓄積された電荷は、ＮＶＲＡＭメモリセル内に蓄積されたままである。ビット線ＢＬＴ及びＢＬＣがＤＲＡＭ及びＮＶＲＡＭセルから分離されると共に、これらの信号線は、それらの最初の状態に戻る。次のメモリ動作がＤＲＡＭのアクセスである場合、ビット線ＢＬＴ及びＢＬＣは、中間電圧にプリチャージされ得る。
【００９４】
図７Ｂは、本開示の実施形態に従ったＤＲＡＭメモリセルからＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。図７Ｂのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図７Ｂでは２Ｔ２Ｃ構成を特に参照しながら説明される。図７Ｂのメモリ動作は、図７Ａのメモリ動作に類似するが、図７Ｂでは、メモリ動作は論理上の“０”の値を読み出し、書き込む。したがって、最初に、行デコーダは、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加せず、回路の状態は、図７Ａと共に上で説明したようなものである。時点Ａにおいて、Ｃ１及びＣ２コンデンサ内に蓄積された電荷をビット線ＢＬＴ及びＢＬＣ上に転送するように、行デコーダ２０はＷＬＤに高電圧を提供する。ここで、ＤＲＡＭメモリセルが論理上の“０”を蓄積することに起因して、ＢＬＣの電圧は少量だけ上昇し、ＢＬＴの電圧は少量だけ降下する。時点Ｂにおいて、センスアンプ２５は誘発され、ビット線ＢＬＣ上の電圧は高電圧に駆動され、ビット線ＢＬＴ上の電圧は低電圧に駆動され、したがって、ＤＲＡＭセルから読み出された論理上の値をＤＲＡＭセルに戻して再蓄積する。時点Ｃにおいて、ビット線ＢＬＴ及びＢＬＣ上に存在する論理値を対応するＮＶＲＡＭメモリセル内に蓄積することに備えて、ＣＰＮＶ信号線は高電圧に駆動される。時点Ｄにおいて、ＮＶＲＡＭメモリセルのＣ１コンデンサ内に、ビット線ＢＬＴ上の低電圧により表される論理上の“０”の値を蓄積するために、行デコーダ２０は、ＷＬＮＶ信号線を高電圧に駆動する。時点Ｅにおいて、ビット線ＢＬＣ上の高電圧によって表される論理上の“１”の値をＮＶＲＡＭメモリセルのＣ２コンデンサ内に蓄積するように、ＣＰＮＶ信号線は低電圧に駆動される。時点Ｆにおいて、図７Ａと共に上で説明したようにビット線ＢＬＴ及びＢＬＣをＤＲＡＭ及びＮＶＲＡＭメモリセルから分離するように、行デコーダは、ＷＬＤ及びＷＬＮＶをデアサートする。
【００９５】
図８Ａは、本開示の実施形態に従ったＮＶＲＡＭメモリセルからＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。例として、非限定的に、図８Ａは、論理上の“０”の値を読み出し、書き込むメモリ動作を説明する。図８Ａのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図８Ａでは２Ｔ２Ｃ構成を特に参照して説明される。
【００９６】
最初に、行デコーダ２０は、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加しない。したがって、ＷＬＤ及びＷＬＮＶ信号線の両者は、低レベルの電圧を用いてデアサートされる。ＤＲＡＭメモリセルのＣ１及びＣ２コンデンサは、相補的な論理上の値を表す電荷を蓄積する。ＷＬＮＶ信号線がデアサートされると共に、Ｃ１及びＣ２コンデンサにより蓄積された電荷がＮＶＲＡＭメモリセル内で蓄積されたままであるように、ＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサはビット線ＢＬＴ及びＢＬＣから切断される。ＮＶＲＡＭの読み出し動作の場合、ビット線ＢＬＴ及びＢＬＣのプリチャージが何ら生じない。したがって、これらの信号は低電圧のままである。最初の状態では、ＣＰＮＶ信号線はデアサートされ、したがって、低電圧にある。
【００９７】
時点Ａにおいて、Ｃ１及びＣ２コンデンサ内に蓄積された論理値をＮＶＲＡＭメモリセルから読み出すことに備えて、ＣＰＮＶ信号線は高電圧に駆動される。図８Ａの例では、ＣＰＮＶ信号はＶＣＣに駆動される。ＣＰＮＶ信号線が高電圧に駆動されると共に、ＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサに高電圧が提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に、及びＣ２コンデンサの第１のプレート１２０に高電圧が提供される。
【００９８】
時点Ｂにおいて、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに高電圧を提供する。このゲート電圧はＴ１及びＴ２トランジスタをオンにし、したがって、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。ここで、Ｃ１及びＣ２コンデンサに蓄積された電荷は、ＮＶＲＡＭメモリセルからビット線ＢＬＴ及びＢＬＣ上に転送される。図８Ａの例では、ＤＲＡＭメモリセルは論理上の“０”を蓄積する。したがって、Ｃ１及びＣ２コンデンサがＴ１及びＴ２トランジスタを通じてビット線ＢＬＴ及びＢＬＣに結合された場合、ＢＬＴの電圧は少量だけグランドよりも上に上昇し、ＢＬＣの電圧は、ＢＬＴ線上で電圧が上昇することと比較してより多くの量だけグランドよりも上に上昇する。
【００９９】
時点Ｃにおいて、センスアンプ２５は、ビット線ＢＬＴ及びＢＬＣ上の電圧間の差によって誘発される。センスアンプ２５の動作を通じて、ビット線ＢＬＴ及びＢＬＣ上の小さな電圧差は増幅される。ここで、最初にビット線ＢＬＴよりも多くの量だけ上昇したビット線ＢＬＣ上の電圧は、センスアンプ２５によって高電圧に駆動される。図８Ａの例では、センスアンプ２５は、ＢＬＣ信号線をＶＣＣに駆動する。また、最初に少量だけ降下したビット線ＢＬＴ上の電圧は、センスアンプ２５によって低電圧に駆動される。図８Ａの例では、センスアンプ２５は、ＢＬＴ信号線をグランドに駆動する。時点Ｃ以後、センスアンプ２５の動作を通じて、ＢＬＣ信号線は高電圧のままであり、ＢＬＴ信号は低電圧のままである。
【０１００】
ビット線ＢＬＣ及びＢＬＴを高い及び低い電圧に夫々駆動するセンスアンプ２５は、ＮＶＲＡＭセルから読み出された論理上の値をＮＶＲＡＭセルに戻して再蓄積する。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が存在する。この電圧差とＴ１トランジスタの動作とを通じて、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８の分極は低レベルに駆動される。この方法では、ビット線ＢＬＴ上の低電圧によって表される論理上の“０”の値はＮＶＲＡＭメモリセルのＣ１コンデンサに再蓄積される。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＣとの間には電圧差が何ら存在しない。したがって、この時点ではＣ２コンデンサに電荷が何ら再蓄積されない。
【０１０１】
時点Ｄにおいて、ＣＰＮＶ信号線は低電圧に駆動される。図８Ａの例では、ＣＰＮＶ信号はグランドに駆動される。行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートし続ける。ＣＰＮＶ信号線が低く駆動され、ＷＬＮＶ信号が高く駆動されると共に、ＣＰＮＶ信号の低電圧は、ＮＶＲＡＭメモリセルのＣ１及びＣ２コンデンサに提供される。より具体的には、低電圧は、Ｃ１コンデンサの第１のプレート１１４に、及びＣ２コンデンサの第１のプレート１２０に提供される。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに高電圧を提供し続ける。上述したように、このゲート電圧はＴ１及びＴ２トランジスタをオンにし、したがって、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。センスアンプ２５の動作を通じて、ＢＬＣ信号線は高電圧のままであり、ＢＬＴ信号は低電圧のままである。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＣとの間には電圧差が存在する。この電圧差とＴ２トランジスタの動作とを通じて、第１及び第２のプレート１２０及び１２２の間の強誘電体材料１２４の分極は高レベルに駆動される。この方法では、ビット線ＢＬＣ上の高電圧により表される論理上の“１”の値は、ＮＶＲＡＭメモリセルのＣ２コンデンサ内に再蓄積される。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が何ら存在しない。ここで、Ｃ１コンデンサに以前に再蓄積された論理状態は蓄積されたままである。
【０１０２】
ビット線ＢＬＴ及びＢＬＣを駆動するセンスアンプ２５はまた、ＮＶＲＡＭメモリセルから読み出された論理上の値を別の位置に提供する。図８Ａの例では、ＮＶＲＡＭメモリセルから読み出された論理上の値は、対応するＤＲＡＭメモリセルに提供される。したがって、時点Ｅにおいて、行デコーダ２０は、ＷＬＤ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに高電圧を提供する。このゲート電圧は、ＤＲＡＭメモリセルのＴ１及びＴ２トランジスタをオンにし、したがって、Ｃ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣに結合する。
【０１０３】
時点Ｆにおいて、行デコーダは、ＷＬＤ及びＷＬＮＶ信号を、これらの信号を低電圧に駆動することによってデアサートする。デアサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１及びＴ２トランジスタをオフにし、したがって、ＮＶＲＡＭセルのＣ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣから分離する。ここで、センスアンプ２５の動作を通じてＣ１及びＣ２コンデンサに再蓄積された電荷は、ＮＶＲＡＭメモリセル内に蓄積されたままである。デアサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１及びＴ２トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１及びＴ２トランジスタをオフにし、したがって、ＤＲＡＭセルのＣ１及びＣ２コンデンサをビット線ＢＬＴ及びＢＬＣから分離する。ここで、センスアンプ２５の動作を通じてＣ１及びＣ２コンデンサに蓄積された電荷は、ＤＲＡＭメモリセル内に蓄積されたままである。ビット線ＢＬＴ及びＢＬＣがＤＲＡＭ及びＮＶＲＡＭセルから分離されると共に、これらの信号線は低電圧に戻る。
【０１０４】
図８Ｂは、本開示の実施形態に従ったＮＶＲＡＭメモリセルからＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。図８Ｂのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図８Ｂでは２Ｔ２Ｃ構成を特に参照して説明される。例として、非限定的に、図８Ｂは、論理上の“１”の値を読み出し、書き込むメモリ動作を説明する。図８Ｂのメモリ動作は、図８Ａのメモリ動作に類似するが、図８Ｂでは、メモリ動作は論理上の“１”の値を読み出し、書き込む。したがって、最初に、行デコーダは、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加せず、回路の状態は、図８Ａと共に上で説明したようなものである。時点Ａにおいて、Ｃ１及びＣ２コンデンサ内に蓄積された論理値をＮＶＲＡＭメモリセルから読み出すことに備えて、ＣＰＮＶ信号線は高電圧に駆動される。時点Ｂにおいて、Ｃ１及びＣ２コンデンサ内に蓄積された電荷をビット線ＢＬＴ及びＢＬＣ上に転送するように、行デコーダ２０は、ＷＬＮＶに高電圧を提供する。ここで、ＢＬＣの電圧は、少量だけグランドよりも上に上昇し、ＢＬＴの電圧は、ＢＬＣ線上で電圧が上昇することと比較してより多くの量だけグランドよりも上に上昇する。時点Ｃにおいて、センスアンプ２５は誘発され、ビット線ＢＬＴ上の電圧は高電圧に駆動され、ビット線ＢＬＣ上の電圧は低電圧に駆動される。高電圧でのＣＰＮＶ線を用いると、ＢＬＣ線上の低電圧により表される論理上の“０”は、ＮＶＲＡＭメモリセルのＣ２コンデンサに再蓄積される。時点Ｄにおいて、ＣＰＮＶ信号は低電圧に駆動され、ＢＬＴ線上の高電圧により表される論理上の“１”は、ＮＶＲＡＭメモリセルのＣ１コンデンサに再蓄積される。時点Ｅにおいて、ＮＶＲＡＭメモリセルから読み出された論理上の値をＤＲＡＭセル内に蓄積するように、行デコーダ２０は、ＷＬＤを高電圧に駆動する。
【０１０５】
図９Ａは、開示の実施形態に従った２つのメモリセル１０５（０）及び１０５（１）を含む例示的な回路９００の概略図である。破線は、メモリセル１０５の凡その境界を定める。メモリセル１０５の各々は、１つの選択コンポーネントＴ１と１つのコンデンサＣ１とを含む。第１のメモリセル１０５（０）のコンデンサＣ１は強誘電体コンデンサであり得る。第２のメモリセル１０５（１）のコンデンサＣ１は誘電体コンデンサであり得る。２つのメモリセル１０５（０）及び１０５（１）の選択コンポーネントＴ１は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。こうした例では、メモリセル１０５の各々は、１つのトランジスタ及び１つのコンデンサ（例えば、１Ｔ１Ｃ）を含む。
【０１０６】
選択コンポーネントＴ１の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は選択コンポーネントを活性化し得る。ＷＬＮＶ（０）は、メモリセル１０５（０）の選択コンポーネントＴ１を活性化し得る。ＷＬＤ（０）は、メモリセル１０５（１）の選択コンポーネントＴ１を活性化し得る。コンデンサＣ１は、第１のプレート及び第２のプレートを有する。第１のメモリセル１０５（０）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＮＶ（０）に結合される。第２のメモリセル１０５（１）において、コンデンサＣ１の第１のプレートはプレート線ＣＰＤに結合される。第１及び第２のメモリセル１０５（０）及び１０５（１）において、コンデンサＣ１の第２のプレートは選択コンポーネントＴ１に結合される。選択コンポーネントＴ１はデジット線ＢＬＴに更に結合される。デジット線ＢＬＣはリファレンス電圧によって駆動される。
【０１０７】
個別のワード線（例えば、メモリセル１０５（０）に対するＷＬＮＶ（０）、及びメモリセル１０５（１）に対するＷＬＤ（０））による等して活性化された場合、コンデンサＣ１の第２のプレートはデジット線ＢＬＴに結合される。以前に論じたように、デジット線ＢＬＴに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態は読み出され、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧がデジット線ＢＬＴ及びプレート線ＣＰを越えてコンデンサＣ１のプレートに印加され得る。幾つかの実施形態では、プレート線ＣＰＮＶは、異なる電圧を用いてプレート線ＣＰＮＶを駆動する電圧ドライバに結合される一方で、プレート線ＣＰＤは一定電圧に固定される。プレート線ＣＰＮＶは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【０１０８】
図９Ｂは、２つのメモリセル１０５（０）及び１０５（１）を含む例示的な回路９０４の、これらセルのセンスアンプ２５への結合を加えた概略図である。１Ｔ１Ｃ構成では、メモリセル１０５（０）及び１０５（１）は、ビット線ＢＬＴを通じてセンスアンプに結合される。ビット線ＢＬＣはリファレンス電圧に結合される。幾つかの実施形態では、ビット線ＢＬＣは、異なるリファレンス電圧のビット線ＢＬＣへの結合を可能にするマルチプレクサ９０８又はその他のスイッチングデバイスを通じてセンスアンプに結合される。ここで、マルチプレクサ９０８は、ＤＲＡＭのアクセスのための第１のリファレンス電圧と、ＮＶＲＡＭのアクセスのための第２のリファレンス電圧とを提供し得る。
【０１０９】
図９Ｃは、開示の実施形態に従った図９Ａの例示的な回路９００を含むメモリアレイ１０の一部を示す。図９Ｃの実施形態では、メモリセル１０５（０）は、メモリセル１０５（１）の上方に垂直方向に積み重ねられる。破線は、メモリセル１０５（０）及び１０５（１）の凡その境界を定める。幾つかの実施形態では、図９Ａのメモリセル１０５は、４Ｆ２アーキテクチャ内にメモリセルを含むものとみなされ得、Ｆは、所与の技術の最小の機構サイズを指し示す。
【０１１０】
メモリアレイ１０の説明される部分は基部（図示せず）によってサポートされる。基部は、半導体材料を含み得、例えば、単結晶シリコンを含み得、単結晶シリコンから本質的に成り得、又は単結晶シリコンから成り得る。基部は、半導体基板と称され得る。用語“半導体基板”は、半導体ウェハ等のバルク半導体材料（単体、若しくは他の材料を含むアセンブリの何れか）と、半導体材料層（単体、若しくは他の材料を含むアセンブリの何れか）とを含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれに限定されない任意のサポート構造体を指す。幾つかの適用では、基部は、集積回路の製作と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、耐火金属材料、バリア材料、拡散材料、絶縁材料等の内の１つ以上を含み得る。
【０１１１】
メモリセル１０５（０）及び１０５（１）は、メモリアレイ内で相互に共通の列内にある。デジット線ＢＬＴは、メモリセル１０５（０）と１０５（１）との間にあり、図９Ｃの断面図に対してページの内及び外に伸長する。デジット線ＢＬＴは、図１、図２Ａ、及び図２Ｂを参照しながら以前に説明した種類のセンスコンポーネント２５と結合され得る。デジット線ＢＬＴはメモリセル１０５（０）及び１０５（１）により共有される。
【０１１２】
メモリセル１０５（０）は第１のトランジスタＴ１を含む。メモリセル１０５（０）は、第１のトランジスタＴ１よりも上に第１のコンデンサＣ１を含む。第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１４と、第２のプレート１１６と、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８とを含む。図示される実施形態では、第２のプレート１１６は、容器形状の外側プレートであり、第１のプレート１１４は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１６は他の構成を有し得、第１のプレート１１４も他の構成を有し得る。
【０１１３】
第１のプレート１１４は、メモリセル１０５（０）の第１のコンデンサＣ１よりも上に提供されたプレート線構造体ＣＰＮＶ（０）と結合される。説明される実施形態では、第１のプレート１１４は、プレート線構造体ＣＰＮＶ（０）と共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＮＶ（０）は、第１のプレート１１４と比較して異なる組成物を含み得る。
【０１１４】
第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にある。図示される実施形態では、ワード線ＷＬＮＶ（０）は、水平面に沿って伸長し、第１のトランジスタＴ１のゲート１３０を含む。第１の半導体ピラー１２８は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１６まで上方へ伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。
【０１１５】
第１のトランジスタＴ１は、ゲート誘電体材料１３２を含み、半導体ピラー１２８内でゲート誘電体材料１３２に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３６及び１３８とを更に含む。ソース／ドレイン領域１３６は、第１のコンデンサＣ１の第２のプレート１１６と結合され、ソース／ドレイン領域１３８はデジット線ＢＬＴと結合される。
【０１１６】
メモリセル１０５（１）は、第１のトランジスタＴ１よりも下に第１のコンデンサＣ１を含む。第１のトランジスタＴ１は、第１のコンデンサＣ１に対して垂直方向にずらされる。第１のコンデンサＣ１は、第１のプレート１１５と、第２のプレート１１７と、第１及び第２のプレート１１５及び１１７の間の誘電体材料１１９とを含む。
【０１１７】
図示される実施形態では、第２のプレート１１７は、容器形状の外側プレートであり、第１のプレート１１５は、該容器形状の外側プレート中に伸長する内側プレートである。他の実施形態では、第２のプレート１１７は他の構成を有し得、第１のプレート１１５も他の構成を有し得る。一例では、（プレート線ＣＰＤに結合された）第１のプレート１１５は容器形状であり得、（ソース／ドレイン領域１３７を含むピラー１２９に結合された）第２のプレート１１７は、該容器形状の外側プレート中に伸長する内側プレートであり得る。
【０１１８】
第１のプレート１１５は、メモリセル１０５（１）の第１のコンデンサＣ１よりも下に提供されたプレート線構造体ＣＰＤと結合される。説明される実施形態では、第１のプレート１１５は、プレート線構造体ＣＰＤと共通の組成物を共有する。他の実施形態では、プレート線構造体ＣＰＤは、第１のプレート１１５と比較して異なる組成物を含み得る。
【０１１９】
第１のトランジスタＴ１は、第１のコンデンサＣ１とデジット線ＢＬＴとの間にある。図示される実施形態では、ワード線ＷＬＤ（０）は、水平面に沿って伸長し、第１のトランジスタＴ１のゲート１３１を含む。第１の半導体ピラー１２９は、デジット線ＢＬＴから第１のコンデンサＣ１の第２のプレート１１７まで下方へ伸長し、第１のトランジスタＴ１は、こうした第１の半導体ピラーに沿う。
【０１２０】
第１のトランジスタＴ１は、ゲート誘電体材料１３３を含み、半導体ピラー１２９内でゲート誘電体材料１３３に沿った第１のチャネル領域と、該半導体ピラー内で該チャネル領域の両側のソース／ドレイン領域１３７及び１３９とを更に含む。ソース／ドレイン領域１３７は、第１のコンデンサＣ１の第２のプレート１１７と結合され、ソース／ドレイン領域１３９はデジット線ＢＬＴと結合される。
【０１２１】
説明される実施形態では、デジット線ＢＬＴを通じて伸長する軸１５９は、鏡面を画定するとみなされ得る。メモリセル１０５（１）は、該鏡面を越えたメモリセル１０５（０）の実質的な鏡像とみなされ得る。用語“実質的な鏡像”は、メモリセル１０５（１）が製作及び測定の合理的許容誤差以下でメモリセル１０５（０）の鏡像であり得ることを指し示すために利用される。
【０１２２】
図１０Ａは、本開示の実施形態に従ったＤＲＡＭメモリセルからＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。例として、非限定的に、図１０Ａは、論理上の“１”の値を読み出し、書き込むメモリ動作を説明する。図１０Ａのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図１０Ａでは１Ｔ１Ｃ構成を特に参照して説明される。
【０１２３】
最初に、行デコーダ２０は、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加しない。したがって、ＷＬＤ及びＷＬＮＶ信号線の両者は、低レベルの電圧を用いてデアサートされる。ＤＲＡＭメモリセルのＣ１コンデンサは、論理上の値を表す電荷を蓄積する。ＷＬＤ信号線がデアサートされると共に、蓄積電荷がＤＲＡＭメモリセル内で蓄積されたままであるように、Ｃ１コンデンサはビット線ＢＬＴから切断される。この状態では、ビット線ＢＬＴ及びＢＬＣの電圧は、プリチャージ動作を通じてビット線上に確立され得る中間電圧にある。最初の状態では、ＣＰＮＶ信号線は、デアサートされ、従って低電圧にある。
【０１２４】
時点Ａにおいて、行デコーダ２０は、ＷＬＤ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＤ信号線は、高電圧をＤＲＡＭメモリセルのＴ１トランジスタのゲートに提供する。このゲート電圧は、Ｔ１トランジスタをオンにし、したがって、Ｃ１コンデンサをビット線ＢＬＴに結合する。ここで、Ｃ１コンデンサ内に蓄積された電荷は、ＤＲＡＭメモリセルからビット線ＢＬＴ上に転送される。図１０Ａの例では、ＤＲＡＭメモリセルは論理上の“１”を蓄積する。したがって、Ｃ１コンデンサがＴ１トランジスタを通じてビット線ＢＬＴに結合された場合、ＢＬＴの電圧は少量だけ上昇し、ＢＬＣの電圧はリファレンス電圧のままである。
【０１２５】
時点Ｂにおいて、センスアンプ２５は、ビット線ＢＬＴ及びＢＬＣ上の電圧間の差によって誘発される。センスアンプ２５の動作を通じて、ビット線ＢＬＴとＢＬＣとの間の小さな電圧差が増幅される。ここで、最初に少量だけ上昇したビット線ＢＬＴ上の電圧は、センスアンプ２５によって高電圧に駆動される。図１０Ａの例では、センスアンプ２５は、ＢＬＴ信号線をＶＣＣに駆動する。また、リファレンス電圧のままであるビット線ＢＬＣ上の電圧は、センスアンプ２５によって低電圧に駆動される。図１０Ａの例では、センスアンプ２５は、ＢＬＣ信号線をグランドに駆動する。ビット線ＢＬＣ及びＢＬＣを高い及び低い電圧に夫々駆動するセンスアンプ２５は、ＤＲＡＭセルから読み出された論理上の値をＤＲＡＭセルに戻して再蓄積する。
【０１２６】
ビット線ＢＬＴ及びＢＬＣを駆動するセンスアンプ２５はまた、ＤＲＡＭメモリセルから読み出された論理上の値を別の位置に提供し得る。図１０Ａの例では、ＤＲＡＭメモリセルから読み出された論理上の値は、対応するＮＶＲＡＭメモリセルに提供される。したがって、時点Ｃにおいて、ビット線ＢＬＴ上に存在する論理値を対応するＮＶＲＡＭメモリセル内に蓄積することに備えて、ＣＰＮＶ信号線は高電圧に駆動される。図１０Ａの例では、ＣＰＮＶ信号はＶＣＣに駆動される。ＣＰＮＶ信号線が高電圧に駆動されると共に、ＮＶＲＡＭメモリセルのＣ１コンデンサに高電圧が提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に高電圧が提供される。
【０１２７】
時点Ｄにおいて、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに高電圧を提供する。このゲート電圧はＴ１トランジスタをオンにし、したがって、Ｃ１コンデンサをビット線ＢＬＴに結合する。ここで、センスアンプ２５の動作を介して、ＢＬＴ信号線は高電圧のままであり、ＢＬＣ信号は低電圧のままである。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が何ら存在しない。したがって、この時点では、ビット線ＢＬＴからＣ１コンデンサへ電荷が何ら転送されない。むしろ、ＣＰＮＶ線が切り替わるまで、Ｃ１コンデンサの現在の論理上の状態は蓄積されたままである。
【０１２８】
時点Ｅにおいて、ＣＰＮＶ信号線は低電圧に駆動される。図１０Ａの例では、ＣＰＮＶ信号はグランドに駆動される。また、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートし続ける。ＣＰＮＶ信号線が低く駆動され、ＷＬＮＶ信号が高く駆動されると共に、ＣＰＮＶ信号の低電圧は、ＮＶＲＡＭメモリセルのＣ１コンデンサに提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に低電圧が提供される。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに高電圧を提供し続ける。前述のとおり、このゲート電圧はＴ１トランジスタをオンにし、従って、Ｃ１コンデンサをビット線ＢＬＴに結合する。センスアンプ２５の動作を介して、ＢＬＴ信号線は高電圧のままであり、ＢＬＣ信号線は低電圧のままである。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が存在する。この電圧差を通じて、及びＴ１トランジスタの動作を通じて、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８の分極は高レベルに駆動される。
【０１２９】
時点Ｆにおいて、行デコーダは、ＷＬＤ及びＷＬＮＶ信号を、これらの信号を低電圧に駆動することによってデアサートする。デアサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１トランジスタをオフにし、したがって、ＤＲＡＭセルのＣ１コンデンサをビット線ＢＬＴから分離する。ここで、センスアンプ２５の動作を通じてＤＲＡＭメモリセルのＣ１コンデンサに再蓄積された電荷は、ＤＲＡＭメモリセル内に蓄積されたままである。デアサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１トランジスタをオフにし、したがって、ＮＶＲＡＭセルのＣ１コンデンサをビット線ＢＬＴから分離する。ここで、センスアンプ２５の動作を通じてＮＶＲＡＭメモリセルのＣ１コンデンサに蓄積された電荷は、ＮＶＲＡＭメモリセル内に蓄積されたままである。ビット線ＢＬＴがＤＲＡＭ及びＮＶＲＡＭセルから分離されると共に、これらの信号線は、それらの最初の状態に戻る。次のメモリ動作がＤＲＡＭのアクセスである場合、ビット線ＢＬＴ及びＢＬＣは、中間電圧にプリチャージされ得る。
【０１３０】
図１０Ｂは、本開示の実施形態に従ったＤＲＡＭメモリセルからＮＶＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。図１０Ｂのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図１０Ｂでは１Ｔ１Ｃ構成を特に参照しながら説明される。図１０Ｂのメモリ動作は、図１０Ａのメモリ動作に類似するが、図１０Ｂでは、メモリ動作は論理上の“０”の値を読み出し、書き込む。したがって、最初に、行デコーダは、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加せず、回路の状態は、図１０Ａと共に上で説明したようなものである。時点Ａにおいて、Ｃ１コンデンサ内に蓄積された電荷をビット線ＢＬＴ上に転送するように、行デコーダ２０はＷＬＤに高電圧を提供する。ここで、ＤＲＡＭメモリセルが論理上の“０”を蓄積することに起因して、ＢＬＣの電圧はリファレンス電圧のままであり、ＢＬＴの電圧は少量だけ降下する。時点Ｂにおいて、センスアンプ２５は誘発され、ビット線ＢＬＣ上の電圧は高電圧に駆動され、ビット線ＢＬＴ上の電圧は低電圧に駆動され、したがって、ＤＲＡＭセルから読み出された論理上の値をＤＲＡＭセルに戻して再蓄積する。時点Ｃにおいて、ビット線ＢＬＴ上に存在する論理値を対応するＮＶＲＡＭメモリセル内に蓄積することに備えて、ＣＰＮＶ信号線は高電圧に駆動される。時点Ｄにおいて、ＮＶＲＡＭメモリセルのＣ１コンデンサ内に、ビット線ＢＬＴ上の低電圧により表される論理上の“０”の値を蓄積するために、行デコーダ２０は、ＷＬＮＶ信号線を高電圧に駆動する。時点Ｅにおいて、ＣＰＮＶ信号線は低電圧に駆動される。時点Ｆにおいて、図１０Ａと共に上で説明したようにビット線ＢＬＴをＤＲＡＭ及びＮＶＲＡＭメモリセルから分離するように、行デコーダは、ＷＬＤ及びＷＬＮＶをデアサートする。
【０１３１】
図１１Ａは、本開示の実施形態に従ったＮＶＲＡＭメモリセルからＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。例として、非限定的に、図１１Ａは、論理上の“０”の値を読み出し、書き込むメモリ動作を説明する。図１１Ａのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図１１Ａでは１Ｔ１Ｃ構成を特に参照して説明される。
【０１３２】
最初に、行デコーダ２０は、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加しない。したがって、ＷＬＤ及びＷＬＮＶ信号線の両者は、低レベルの電圧を用いてデアサートされる。ＤＲＡＭメモリセルのＣ１コンデンサは、論理上の値を表す電荷を蓄積する。ＷＬＮＶ信号線がデアサートされると共に、Ｃ１コンデンサにより蓄積された電荷がＮＶＲＡＭメモリセル内で蓄積されたままであるように、ＮＶＲＡＭメモリセルのＣ１コンデンサはビット線ＢＬＴから切断される。ＮＶＲＡＭの読み出し動作の場合、ビット線ＢＬＴ及びＢＬＣのプリチャージが何ら生じない。したがって、これらの信号は低電圧のままである。最初の状態では、ＣＰＮＶ信号線はデアサートされ、したがって、低電圧にある。
【０１３３】
時点Ａにおいて、Ｃ１コンデンサ内に蓄積された論理値をＮＶＲＡＭメモリセルから読み出すことに備えて、ＣＰＮＶ信号線は高電圧に駆動される。図１１Ａの例では、ＣＰＮＶ信号はＶＣＣに駆動される。ＣＰＮＶ信号線が高電圧に駆動されると共に、ＮＶＲＡＭメモリセルのＣ１コンデンサに高電圧が提供される。より具体的には、Ｃ１コンデンサの第１のプレート１１４に高電圧が提供される。
【０１３４】
時点Ｂにおいて、行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに高電圧を提供する。このゲート電圧はＴ１トランジスタをオンにし、したがって、Ｃ１コンデンサをビット線ＢＬＴに結合する。ここで、Ｃ１コンデンサに蓄積された電荷は、ＮＶＲＡＭメモリセルからビット線ＢＬＴ上に転送される。図１１Ａの例では、ＤＲＡＭメモリセルは論理上の“０”を蓄積する。したがって、Ｃ１コンデンサがＴ１トランジスタを通じてビット線ＢＬＴに結合された場合、ＢＬＴの電圧は少量だけグランドよりも上に上昇し、ＢＬＣの電圧は、ＢＬＴ線上の電圧上昇よりも大きいリファレンス電圧に上昇する。
【０１３５】
時点Ｃにおいて、センスアンプ２５は、ビット線ＢＬＴ及びＢＬＣ上の電圧間の差によって誘発される。センスアンプ２５の動作を通じて、ビット線ＢＬＴ及びＢＬＣ上の小さな電圧差は増幅される。ここで、最初にビット線ＢＬＴよりも多くの量だけ上昇したビット線ＢＬＣ上の電圧は、センスアンプ２５によって高電圧に駆動される。図１１Ａの例では、センスアンプ２５は、ＢＬＣ信号線をＶＣＣに駆動する。また、最初に少量だけ上昇したビット線ＢＬＴ上の電圧は、センスアンプ２５によって低電圧に駆動される。図１１Ａの例では、センスアンプ２５は、ＢＬＴ信号線をグランドに駆動する。時点Ｃ以後、センスアンプ２５の動作を通じて、ＢＬＣ信号線は高電圧のままであり、ＢＬＴ信号は低電圧のままである。
【０１３６】
ビット線ＢＬＣ及びＢＬＴを高い及び低い電圧に夫々駆動するセンスアンプ２５は、ＮＶＲＡＭセルから読み出された論理上の値をＮＶＲＡＭセルに戻して再蓄積する。高レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が存在する。この電圧差とＴ１トランジスタの動作とを通じて、第１及び第２のプレート１１４及び１１６の間の強誘電体材料１１８の分極は低レベルに駆動される。この方法では、ビット線ＢＬＴ上の低電圧によって表される論理上の“０”の値はＮＶＲＡＭメモリセルのＣ１コンデンサに再蓄積される。
【０１３７】
時点Ｄにおいて、ＣＰＮＶ信号線は低電圧に駆動される。図１１Ａの例では、ＣＰＮＶ信号はグランドに駆動される。行デコーダ２０は、ＷＬＮＶ信号線を、この信号線を高電圧に駆動することによってアサートし続ける。ＣＰＮＶ信号線が低く駆動され、ＷＬＮＶ信号が高く駆動されると共に、ＣＰＮＶ信号の低電圧は、ＮＶＲＡＭメモリセルのＣ１コンデンサに提供される。より具体的には、低電圧は、Ｃ１コンデンサの第１のプレート１１４に提供される。アサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに高電圧を提供し続ける。上述したように、このゲート電圧はＴ１トランジスタをオンにし、したがって、Ｃ１コンデンサをビット線ＢＬＴに結合する。センスアンプ２５の動作を通じて、ＢＬＣ信号線は高電圧のままであり、ＢＬＴ信号は低電圧のままである。低レベルでのＣＰＮＶ線の電圧を用いると、ＣＰＮＶ線とビット線ＢＬＴとの間には電圧差が何ら存在しない。ここで、Ｃ１コンデンサに以前に再蓄積された論理状態は蓄積されたままである。
【０１３８】
ビット線ＢＬＴ及びＢＬＣを駆動するセンスアンプ２５はまた、ＮＶＲＡＭメモリセルから読み出された論理上の値を別の位置に提供し得る。図１１Ａの例では、ＮＶＲＡＭメモリセルから読み出された論理上の値は、対応するＤＲＡＭメモリセルに提供される。したがって、時点Ｅにおいて、行デコーダ２０は、ＷＬＤ信号線を、この信号線を高電圧に駆動することによってアサートする。アサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１トランジスタのゲートに高電圧を提供する。このゲート電圧は、ＤＲＡＭメモリセルのＴ１トランジスタをオンにし、したがって、Ｃ１コンデンサをビット線ＢＬＴに結合する。
【０１３９】
時点Ｆにおいて、行デコーダは、ＷＬＤ及びＷＬＮＶ信号を、これらの信号を低電圧に駆動することによってデアサートする。デアサートされたＷＬＮＶ信号線は、ＮＶＲＡＭメモリセルのＴ１トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１トランジスタをオフにし、したがって、ＮＶＲＡＭセルのＣ１コンデンサをビット線ＢＬＴから分離する。ここで、センスアンプ２５の動作を通じてＣ１コンデンサに再蓄積された電荷は、ＮＶＲＡＭメモリセル内に蓄積されたままである。デアサートされたＷＬＤ信号線は、ＤＲＡＭメモリセルのＴ１トランジスタのゲートに低電圧を提供する。このゲート電圧はＴ１トランジスタをオフにし、したがって、ＤＲＡＭセルのＣ１コンデンサをビット線ＢＬＴから分離する。ここで、センスアンプ２５の動作を通じてＣ１コンデンサに蓄積された電荷は、ＤＲＡＭメモリセル内に蓄積されたままである。ビット線ＢＬＴ及びＢＬＣがＤＲＡＭ及びＮＶＲＡＭセルから分離されると共に、これらの信号線は低電圧に戻る。
【０１４０】
図１１Ｂは、本開示の実施形態に従ったＮＶＲＡＭメモリセルからＤＲＡＭメモリセルへデータをコピーするメモリ動作を説明するタイミング図である。図１１Ｂのメモリ動作は、本明細書で論じられる様々なハイブリッドＮＶＲＡＭ／ＤＲＡＭ構造体の内の何れかにおいて生じ得るが、図１１Ｂでは１Ｔ１Ｃ構成を特に参照して説明される。例として、非限定的に、図１１Ｂは、論理上の“１”の値を読み出し、書き込むメモリ動作を説明する。図１１Ｂのメモリ動作は、図１１Ａのメモリ動作に類似するが、図１１Ｂでは、メモリ動作は論理上の“１”の値を読み出し、書き込む。したがって、最初に、行デコーダは、ＷＬＤ又はＷＬＮＶ線の何れの上にも信号を印加せず、回路の状態は、図１１Ａと共に上で説明したようなものである。時点Ａにおいて、Ｃ１コンデンサ内に蓄積された論理値をＮＶＲＡＭメモリセルから読み出すことに備えて、ＣＰＮＶ信号線は高電圧に駆動される。時点Ｂにおいて、Ｃ１コンデンサ内に蓄積された電荷をビット線ＢＬＴ上に転送するように、行デコーダ２０は、ＷＬＮＶに高電圧を提供する。ここで、ＢＬＣの電圧は、グランドよりも上にリファレンス電圧に上昇し、ＢＬＴの電圧は、ＢＬＣ線上で電圧が上昇することと比較してより多くの量だけグランドよりも上に上昇する。時点Ｃにおいて、センスアンプ２５は誘発され、ビット線ＢＬＣ上の電圧は低電圧に駆動され、ビット線ＢＬＴ上の電圧は高電圧に駆動される。時点Ｄにおいて、ＣＰＮＶ信号線は低電圧に駆動され、ＢＬＴ線上の高電圧により表される論理上の“１”は、ＮＶＲＡＭメモリセルのＣ１コンデンサに再蓄積される。時点Ｅにおいて、ＮＶＲＡＭセルから読み出された論理上の値をＤＲＡＭセル内に蓄積するように、行デコーダ２０は、ＷＬＤを高電圧に駆動する。
【０１４１】
メモリセル１０５は、図４Ｂ、図５Ｂ、図６Ｂ、及び図９Ｂでは垂直方向に積み重ねられて図示されているが、本開示の幾つかの実施形態では、メモリセル１０５の単一の層がメモリアレイ内に含まれる。例えば、幾つかの実施形態では、メモリアレイは、メモリセル１０５の単一の層を、その上にメモリセル１０５が積み重ねられることなく含む。図１２は、こうした平面配置を含む例示的な回路１２００を説明する。例示的な回路１２００は、本開示の実施形態に従ったメモリセル１０５の列を含む。例示的な回路１２００は、ＤＲＡＭメモリセル１２０４とＮＶＲＡＭメモリセル１２０８とを含む。回路１２００は、ワード線ＷＬＮＶ及びＷＬＤと、デジット線ＢＬＴ及びＢＬＣと、センスコンポーネント２５とを更に含む。デジット線ＢＬＴは、センスコンポーネント２５のセンスノードＢに結合され、デジット線ＢＬＣは、センスノード２５のセンスノードＡに結合される。ワード線、デジット線、及びセンスコンポーネントは、図１を参照しながら説明したようなメモリセル１０５、ワード線１２、デジット線１５、及びセンスコンポーネント２５の夫々例示であり得る。図１２にはメモリセル１０５の１つの列と８つの行とが示されているが、メモリアレイは、それらが示すように、メモリセルの多数の列と行とを含み得る。
【０１４２】
メモリセル１０５は、コンデンサ及び選択コンポーネント等の論理蓄積コンポーネントを含み得る。ＮＶＲＡＭメモリセル１０５  ＮＶＭＣでは、メモリセル１０５のコンデンサは強誘電体コンデンサであり得る。ＤＲＡＭメモリセル１０５では、メモリセル１０５のコンデンサは誘電体コンデンサであり得る。コンデンサは、デジット線ＢＬＴ及びＢＬＣに結合すると放電し得る。以前に説明したように、メモリセル１０５のコンデンサを充電又は放電することによって、様々な状態が蓄積され得る。メモリセル１０５の選択コンポーネントは、個別のワード線によって活性化され得る。ＮＶＲＡＭメモリセルＮＶＭＣは、個別のワード線ＷＬＮＶによって活性化され得る。ＤＲＡＭメモリセルＤＭＣは、個別のワード線ＷＬＤによって活性化され得る。ＮＶＲＡＭメモリセルＮＶＭＣは、メモリセルのアクセスの間に使用され得るプレート線ＣＰＮＶに結合され得る。ＤＲＡＭメモリセルＤＭＣは、メモリセル１０５のアクセスの間に使用され得るプレート線ＣＰＤに結合され得る。
【０１４３】
２つのトランジスタ及び２つのコンデンサを有するメモリセルの様々な実施形態が図１〜図１２を参照しながら開示されている。メモリセルの幾つかの実施形態のトランジスタは、個別の半導体ピラーから各々形成された垂直トランジスタであり得る。コンデンサＣ１及びＣ２の第１及び第２のプレートの導電材料は、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料であり得る。コンデンサＣ１及びＣ２のプレートの内の幾つか又は全ては、相互に同じ組成物を含み得、又は相互に対して異なる組成物を含み得る。
【０１４４】
本明細書で論じるＮＶＲＡＭメモリセルでは、コンデンサＣ１及びＣ２は強誘電体コンデンサである。コンデンサＣ１及びＣ２の強誘電体材料は、任意の適切な組成物又は組成物の組み合わせを含み得る。幾つかの実施形態では、コンデンサの誘電材料は、強誘電体材料を含み得る。実例として、コンデンサの誘電材料は、遷移金属酸化物、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、及びチタン酸バリウムストロンチウムから成り、並びにシリコン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、ニオブ、ストロンチウム、及びレアアース元素の内の1つ以上を含むドーパントをその中に有するグループから選択された１つ以上の材料を含み得、該材料から本質的に成り得、又は該材料から成り得る。幾つかの実施形態では、強誘電体材料は、相互に同じ組成物を含み得、他の実施形態では、相互に対して異なる組成物を含み得る。
【０１４５】
プレート線構造体ＣＰは、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料を含み得る。
【０１４６】
半導体ピラーは、例えば、シリコン及びゲルマニウムの内の１つ又は両方を含む任意の適切な半導体材料を含み得る。ソース／ドレイン領域及びチャネル領域は、任意の適切なドーパントを用いてドープされ得る、幾つかの実施形態では、ソース／ドレイン領域はｎ型に主としてドープされ得、他の実施形態では、ｐ型に主としてドープされ得る。
【０１４７】
ワード線（ＷＬＮＶ及びＷＬＤ）並びにデジット線（ＢＬＴ及びＢＬＣ）は、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料を含み得る。ワード線及びデジット線は、相互に同じ組成物を含み得、又は相互に対して異なる組成物を含み得る。
【０１４８】
絶縁材料は、本明細書で開示されたメモリセルの様々なコンポーネントを取り囲み得る。こうした絶縁材料は、例えば、酸化シリコン、窒化シリコン、ホウリンケイ酸塩ガラス、スピンオン誘電体等の内の１つ以上を含む任意の適切な組成物又は組成物の組み合わせを含み得る。絶縁材料は、幾つかの実施形態では単一の均質材料であり得るが、他の実施形態では、絶縁材料は、２つ以上の別々の絶縁組成物を含み得る。
【０１４９】
図１３は、本開示の様々な実施形態に従った誘電体及び／又は強誘電体メモリをサポートするメモリアレイ１０を含むメモリ１３００の一部のブロック図を説明する。メモリアレイ１０は、電子メモリ装置と称され得、本明細書で論じた様々な実施形態を参照しながら説明したメモリコントローラ４０及びメモリセル１０５の例示であり得るメモリコントローラ４０及びメモリセル１０５を含む。
【０１５０】
メモリコントローラ４０は、バイアスコンポーネント１３０５及びタイミングコンポーネント１３１０を含み得、図１で説明したようにメモリアレイ１０を動作し得る。メモリコントローラ４０は、図１〜図１２を参照しながら説明したワード線１２、プレート線（ＣＰＤ又はＣＰＮＶ）、デジット線１５、及びセンスコンポーネント２５の例示であり得るワード線１２、コンデンサプレートバイアス線１４、デジット線１５、及びセンスコンポーネント２５と電子通信し得る。メモリアレイ１０のコンポーネントは、相互に電子通信し得、図１〜図１３を参照しながら説明した機能を実施し得る。
【０１５１】
メモリコントローラ４０は、ワード線及びデジット線に電圧を印加することによって、ワード線１２又はデジット線１５を活性化するように構成され得る。例えば、バイアスコンポーネント１３０５は、上で説明したようにメモリセル１０５を読み出す又は書き込むために、メモリセル１０５を動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ４０は、図１を参照しながら説明したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ４０が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント１３０５はまた、センスコンポーネント２５の動作のための電位を提供し得る。
【０１５２】
メモリコントローラ４０は更に、センスコンポーネント２５を活性化することに基づいて、強誘電体及び／又は誘電体メモリセル１０５の論理状態を判定し得、強誘電体メモリセル１０５の論理状態を強誘電体メモリセル１０５にライトバックし得る。
【０１５３】
幾つかの場合、メモリコントローラ４０は、その動作をタイミングコンポーネント１３０１を使用して実施し得る。例えば、タイミングコンポーネント１３１０は、本明細書で論じた読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレート線バイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント１３１０は、バイアスコンポーネント１３０５の動作を制御し得る。例えば、メモリコントローラ４０は、メモリセル、デジット線ＢＬＴ及びＢＬＣ、並びにセンスコンポーネント２５のセンスノードＡ及びセンスノードＢの電圧を変更するための読み出し電圧ＶＲＥＡＤをプレート線ＣＰに提供するためにバイアスコンポーネント１３０５を制御し得る。プレート線ＣＰをバイアスすることに続いて、メモリコントローラ４０は、センスノードＡの電圧をセンスノードＢの電圧と比較するためにセンスコンポーネント２５を制御し得る。
【０１５４】
電圧差を判定及び増幅すると、センスコンポーネント２５は状態をラッチし得、それは、メモリアレイ１０が一部である電子デバイスの動作に従って使用され得る。
【０１５５】
図１４は、本開示の様々な実施形態に従った強誘電体メモリをサポートするシステム１４００を説明する。システム１４００はデバイス１４０５を含み、デバイス１４０５は、様々なコンポーネントに接続し、又は様々なコンポーネントを物理的にサポートするためのプリント回路基板であり得、又は該プリント回路基板を含み得る。デバイス１４０５は、コンピュータ、ノートブックコンピュータ、ラップトップ、タブレットコンピュータ、又は携帯電話等であり得る。デバイス１４０５は、図１〜図１３を参照しながら説明したようなメモリアレイ１０の一例であり得るメモリアレイ１０を含む。メモリアレイ１０は、図１〜図１３を参照しながら説明したメモリコントローラ４０及びメモリセル１０５の例示であり得るメモリコントローラ４０及びメモリセル１０５を含み得る。デバイス１４０５は、プロセッサ１４１０、ＢＩＯＳコンポーネント１４１５、周辺コンポーネント１４２０、及び入力／出力制御コンポーネント１４２５をも含み得る。デバイス１４０５のコンポーネントは、バス１４３０を通じて相互に電子通信し得る。
【０１５６】
プロセッサ１４１０は、メモリコントローラ４０を通じてメモリアレイ１０を動作するように構成され得る。幾つかの場合、プロセッサ１４１０は、図１及び図１３を参照しながら説明したメモリコントローラ４０の機能を実施し得る。他の場合、メモリコントローラ４０はプロセッサ１４１０に統合され得る。プロセッサ１４１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、別々のゲート若しくはトランジスタロジック、別々のハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得る。プロセッサ１４１０は、様々な機能を実施し得、本明細書で説明するようにメモリアレイ１０を動作し得る。プロセッサ１４１０は、例えば、様々な機能又はタスクをデバイス１４０５に実施させるためにメモリアレイ１０内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【０１５７】
ＢＩＯＳコンポーネント１４１５は、ファームウェアとして動作するベーシックインプットアウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム１４００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１４１５は、プロセッサ１４１０と様々なコンポーネント、例えば、周辺コンポーネント１４２０、入力／出力制御コンポーネント１４２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１４１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
【０１５８】
周辺コンポーネント１４２０は、デバイス１４０５に統合された、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインターコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【０１５９】
入力／出力制御コンポーネント１４２５は、プロセッサ１４１０と周辺コンポーネント１４２０、入力デバイス１４３５、又は出力デバイス１４４０との間のデータ通信を管理し得る。入力／出力制御コンポーネント１４２５は、デバイス１４０５に統合されない周辺装置をも管理し得る。幾つかの場合、入力／出力制御コンポーネント１４２５は、外部の周辺装置への物理的接続又はポートを表し得る。
【０１６０】
入力１４３５は、デバイス１４０５又はそのコンポーネントへの入力を提供する、デバイス１４０５の外部のデバイス又は信号を表し得る。これは、ユーザインタフェース、又は他のデバイスとのインタフェース若しくは他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１４３５は、周辺コンポーネント１４２０を介してデバイス１４０５とインタフェースで連結する周辺装置であり得、又は入力／出力制御コンポーネント１４２５によって管理され得る。
【０１６１】
出力１４４０は、デバイス１４０５又はそのコンポーネントの内の何れかから出力を受信するように構成された、デバイス１４０５の外部のデバイス又は信号を表し得る。出力１４４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１４４０は、周辺コンポーネント１４２０を介してデバイス１４０５とインタフェースで連結する周辺装置であり得、又は入力／出力制御コンポーネント１４２５によって管理され得る。
【０１６２】
メモリコントローラ４０、デバイス１４０５、及びメモリアレイ１０のコンポーネントは、それらの機能を実行するように設計された回路を構成し得る。これは、本明細書で説明した機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動若しくは非能動素子を含み得る。
【０１６３】
上の明細書、図面、例、及びデータは、請求項で定義されるような発明の例示的な実施形態の構造及び使用の完全な説明を提供する。主張する発明の様々な実施形態は、ある一定程度の詳細と共に、又は１つ以上の個別の実施形態を参照して上に説明されているが、当業者は、主張する発明の精神又は範囲を逸脱することなく、開示の実施形態に多くの変更をなし得る。その他の実施形態は、それ故、予期される。上の説明内に含まれ、添付の図面内に示される全ての事柄は、特定の実施形態のみを説明すると解釈され、限定されないであろう。後続の請求項で定義されるような発明の基本要素から逸脱することなく、細部の変更又は構成がなし得る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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