(57)【特許請求の範囲】
【請求項１】
逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）であって、
制御回路と、
複数の第１のコンデンサであって、前記第１のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第１のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、複数の第１のコンデンサと、
複数の第２のコンデンサであって、前記第２のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第２のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、複数の第２のコンデンサと、を備え、
前記第１のコンデンサ及び前記第２のコンデンサのそれぞれの一方が、二値加重コンデンサ対を形成し、
前記制御回路は、
前記第１のコンデンサの各々の前記トッププレート及び前記第２のコンデンサの各々の前記トッププレートをコモンモード電圧にリセットし、
浮遊中に前記第１のコンデンサ及び前記第２のコンデンサの前記トッププレートを結合している間に、前記第１のコンデンサの前記ボトムプレート上の第１の差動電圧をサンプリングし、前記第２のコンデンサの前記ボトムプレート上の第２の差動電圧をサンプリングし、
前記第１及び第２の差動電圧に対する順次的なＳＡＲアナログデジタル変換を実行するように、構成されている、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）。
【請求項２】
前記ＳＡＲ  ＡＤＣは、差動入力ＳＡＲ  ＡＤＣである、請求項１に記載のＳＡＲ  ＡＤＣ。
【請求項３】
前記ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されている、請求項１及び２のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項４】
前記集積回路デバイスは、マイクロコントローラである、請求項３に記載のＳＡＲ  ＡＤＣ。
【請求項５】
前記第１のコンデンサと並列な第１のダミーコンデンサであって、前記第１のダミーコンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第１のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、第１のダミーコンデンサと、
前記第２のコンデンサと並列な第２のダミーコンデンサであって、前記第２のダミーコンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第２のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、第２のダミーコンデンサと、を更に備え、
前記制御回路が、
前記二値加重コンデンサ対の第１の部分の前記トッププレートを、電圧比較器の第１の入力に結合し、
前記二値加重コンデンサ対の第２の部分の前記トッププレートを、前記電圧比較器の第２の入力に結合し、
第１のダミーコンデンサのトッププレートを前記電圧比較器の前記第１の入力に結合し、第２のダミーコンデンサのトッププレートを前記電圧比較器の前記第２の入力に結合し、
前の第１の基準電圧を、前記二値加重コンデンサ対の前記第１の部分のボトムプレートに結合し、
前の第２の基準電圧を、前記二値加重コンデンサ対の前記第２の部分のボトムプレートに結合し、
第３の基準電圧を、前記二値加重コンデンサ対の前記第１及び第２の部分の前記トッププレートと、前記第１及び第２のダミーコンデンサの前記トッププレート及びボトムプレートとに結合し、
前記前の第１及び第２の基準電圧から、前記二値加重コンデンサ対の前記第１及び第２の部分の前記ボトムプレートを分離し、
前記二値加重コンデンサ対の前記第１の部分の前記ボトムプレートと前記第１のダミーコンデンサの前記ボトムプレートとを正の入力電圧に結合し、
前記二値加重コンデンサ対の前記第２の部分の前記ボトムプレートと前記第２のダミーコンデンサの前記ボトムプレートとを負の入力電圧に結合し、
前記二値加重コンデンサ対の前記第１及び第２の部分並びに前記第１及び第２のダミーコンデンサの前記トッププレートを共に結合し、
前記二値加重コンデンサ対の前記第１の部分及び前記第１のダミーコンデンサの前記トッププレートを、前記二値加重コンデンサ対の前記第２の部分及び前記第２のダミーコンデンサの前記トッププレートから分離し、
前記二値加重コンデンサ対の前記第１及び第２の部分並びに前記第１及び第２のダミーコンデンサの前記ボトムプレートを前記第３の基準電圧に結合するように更に構成されており、
前記電圧比較器は、前記電圧比較器の前記第１の入力上の第１の電圧が、前記電圧比較器の前記第２の入力上の第２の電圧よりも大きいかどうかを判定するように構成されている、請求項１〜４のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項６】
前記電圧比較器は、
前記第１の電圧が前記第２の電圧よりも大きい場合、第１の論理レベル出力を提供し、
前記第１の電圧が前記第２の電圧よりも小さい場合、第２の論理レベル出力を提供するように更に構成されている、請求項５に記載のＳＡＲ  ＡＤＣ。
【請求項７】
前記制御回路が、逐次近似アナログデジタル変換を前記変換で終了するまで実行するように更に構成されている、請求項５及び６のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項８】
前記前の第１の基準電圧が第１のデジタルアナログ変換器（ＤＡＣ）からであり、前記前の第２の基準電圧が第２のＤＡＣからである、請求項５〜７のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項９】
前記前の第１及び第２の基準電圧が値Ｖｒｅｆであり、前記第３の基準電圧が値Ｖｒｅｆ／２である、請求項５〜８のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項１０】
逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）であって、
第３の基準電圧を、複数の二値加重コンデンサのトッププレートと第１及び第２のダミーコンデンサのトッププレート及びボトムプレートとに結合し、
前の第１の基準電圧を、前記複数の二値加重コンデンサの第１の部分のボトムプレートに結合し、
前の第２の基準電圧を、前記複数の二値加重コンデンサの第２の部分のボトムプレートに結合し、
前記複数の二値加重コンデンサ並びに前記第１及び第２のダミーコンデンサの前記ボトムプレートを、それぞれの前記第１、第２、及び第３の基準電圧から分離し、
前記複数の二値加重コンデンサ並びに前記第１及び第２のダミーコンデンサの前記ボトムプレートを共に結合し、
正の入力電圧Ｖｉｎｐを、前記複数の二値加重コンデンサの前記第１の部分及び前記第１のダミーコンデンサの前記ボトムプレートに結合し、
負の入力電圧Ｖｉｎｎを、前記複数の二値加重コンデンサの前記第２の部分及び前記第２のダミーコンデンサの前記ボトムプレートに結合し、
前記複数の二値加重コンデンサの前記第１の部分及び前記第１のダミーコンデンサの前記ボトムプレートを、前記複数の二値加重コンデンサの前記第２の部分及び前記第２のダミーコンデンサの前記ボトムプレートから分離し、
前記複数の二値加重コンデンサの前記第１の部分及び前記第１のダミーコンデンサの前記トッププレートにおける電圧Ｖｘを、前記複数の二値加重コンデンサの前記第２の部分及び前記第２のダミーコンデンサの前記トッププレートにおける電圧Ｖｙと比較するように構成された、回路を備える、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）。
【請求項１１】
前記回路は、前記電圧Ｖｘが前記電圧Ｖｙよりも大きい場合、
第４の基準電圧を、前記複数の二値加重コンデンサの前記第１の部分のうちの最上位ビット（ＭＳＢ）の前記ボトムプレートに結合し、
第５の基準電圧を、前記複数の二値加重コンデンサの前記第２の部分のうちのＭＳＢの前記ボトムプレートに結合し、
前記第３の基準電圧を、残りの前記複数の二値加重コンデンサ並びに前記第１及び第２のダミーコンデンサの前記ボトムプレートに結合するように更に構成されている、請求項１０に記載のＳＡＲ  ＡＤＣ。
【請求項１２】
前記回路、前記電圧Ｖｘが前記電圧Ｖｙよりも小さい場合、
前記第５の基準電圧を、前記複数の二値加重コンデンサの前記第１の部分のうちの前記ＭＳＢの前記ボトムプレートに結合し、
前記第４の基準電圧を、前記複数の二値加重コンデンサの前記第２の部分のうちの前記ＭＳＢの前記ボトムプレートに結合し、
前記第３の基準電圧を、残りの前記複数の二値加重コンデンサ並びに前記第１及び第２のダミーコンデンサの前記ボトムプレートに結合するように更に構成されている、請求項１１に記載のＳＡＲ  ＡＤＣ。
【請求項１３】
前記回路は、逐次近似アナログデジタル変換の実行を前記変換で終了するまで継続するように更に構成されている、請求項１０〜１２のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項１４】
第１の前の基準電圧は、第１のデジタルアナログ変換器からであり、
第２の前の基準電圧は、第２のデジタルアナログ変換器からであり、
前記第３の基準電圧は、値Ｖｒｅｆ／２であり、
前記第４の基準電圧は、ゼロボルトであり、
前記第５の基準電圧は、値Ｖｒｅｆである、請求項１１に記載のＳＡＲ  ＡＤＣ。
【請求項１５】
前記ＳＡＲ  ＡＤＣは、差動入力ＳＡＲ  ＡＤＣである、請求項１０〜１４のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項１６】
前記ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されている、請求項１０〜１５のいずれかに記載のＳＡＲ  ＡＤＣ。
【請求項１７】
前記集積回路デバイスは、マイクロコントローラである、請求項１６に記載のＳＡＲ  ＡＤＣ。
【請求項１８】
請求項１〜１７のいずれかに記載のＳＡＲ  ＡＤＣを含む逐次近似レジスタアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本出願は、２０１７年１０月２４日に出願され、Ａｎｄｅｒｓ  ＶｉｎｊｅとＩｖａｒ  Ｌｏｋｋｅｎの共有による「追加の能動回路を有さないＳＡＲ  ＡＤＣにおける広入力コモンモード範囲を可能にするための方法」と題された米国仮特許出願番号第６２／５７６，３５０号に対する優先権を主張するものであり、全ての目的のために本明細書に参照により組み込まれる。
【０００２】
（発明の分野）
本開示は、アナログデジタル変換器（analog-to-digital converter、ＡＤＣ）に関し、より具体的には、追加の能動回路を有さない逐次近似レジスタ（successive approximation register、ＳＡＲ）ＡＤＣにおける広入力コモンモード範囲を可能にすることに関する。
【背景技術】
【０００３】
逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）は、アナログ波形から取られた各サンプルの最も近い量子化レベルに収束させる二分探索を実行した後、そのデジタル表現を提供することによって、連続アナログ波形を離散デジタル表現に変換するアナログデジタル変換器の種類のものである。
【０００４】
ＳＡＲ  ＡＤＣは、最も一般的なＡＤＣアーキテクチャの中にあり、例えば、マイクロコントローラにおいて使用することができる。市場に出回っているほとんどの製品を含む典型的な差動ＳＡＲ  ＡＤＣは、入力コモンモードがＳＡＲ  ＤＡＣの許容範囲を超える場合に性能の低減又は障害をもたらし得る限定された入力コモンモード範囲を有する。これにより、差動ＳＡＲ  ＡＤＣは、特定のセンサ用途、ゼロ交差検出、及びその他のもののように、入力コモンモード電圧を制御することができない用途にあまり適していない。これは、図２に示すように、追加の能動回路を使用して、入力コモンモード電圧をサンプリングし、変換中にその効果を相殺するようにそれを減算することによって回避され得る。しかしながら、これは、電流消費及び集積回路ダイ面積の点で費用がかかり、また、許容された入力コモンモード変化率に制限を加える。
【発明の概要】
【０００５】
したがって、追加の回路を最小限必要とする又は全く必要とせず、より良好なコモンモード電圧除去及び振幅処理能力を有する差動ＳＡＲ  ＡＤＣが必要とされる。
【０００６】
一実施形態によれば、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）において広入力コモンモード範囲を提供するための方法は、複数の二値加重コンデンサのトッププレートノードｖｃｐ及びｖｃｎを電圧ｖｃｍにリセットする工程と、トッププレートノードｖｃｐ及びｖｃｎを共に結合し浮遊させながら、それぞれ、ボトムプレートノードｖｃｐ及びｖｃｎ上の差動電圧Ｖｉｎｐ及びＶｉｎｎをサンプリングする工程と、サンプリングされた差動電圧Ｖｉｎｐ及びＶｉｎｎに対して順次的なＳＡＲアナログデジタル変換を実行する工程と、を含むことができる。
【０００７】
本方法の更なる実施形態によれば、ＳＡＲ  ＡＤＣは、差動入力ＳＡＲ  ＡＤＣであってもよい。本方法の更なる実施形態によれば、ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されてもよい。本方法の更なる実施形態によれば、集積回路デバイスは、マイクロコントローラであってもよい。
【０００８】
別の実施形態によれば、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）において広入力コモンモード範囲を提供するための方法は、複数の二値加重コンデンサの第１の半分のトッププレートを電圧比較器の第１の入力に結合し、複数の二値加重コンデンサの第２の半分のトッププレートを電圧比較器の第２の入力に結合する工程と、第１のダミーコンデンサのトッププレートを電圧比較器の第１の入力に結合し、第２のダミーコンデンサのトッププレートを電圧比較器の第２の入力に結合する工程と、前の第１の基準電圧を複数の二値加重コンデンサの第１の半分のボトムプレートに結合する工程と、前の第２の基準電圧を複数の二値加重コンデンサの第２の半分のボトムプレートに結合する工程と、第３の基準電圧を複数の二値加重コンデンサのトッププレートと、第１及び第２のダミーコンデンサのトッププレート及びボトムプレートとに結合する工程と、複数の二値加重コンデンサのボトムプレートを前の第１及び第２の基準電圧から分離する工程と、複数の二値加重コンデンサの第１の半分のボトムプレート及び第１のダミーコンデンサのボトムプレートを正の入力電圧Ｖｉｎｐに結合する工程と、複数の二値加重コンデンサの第２の半分のボトムプレート及び第２のダミーコンデンサのボトムプレートを負の入力電圧Ｖｉｎｎに結合する工程と、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのトッププレートを共に結合する工程と、複数の二値加重コンデンサの第１の半分及び第１のダミーコンデンサのトッププレートを、複数の二値加重コンデンサの第２の半分及び第２のダミーコンデンサのトッププレートから分離する工程と、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを第３の基準電圧に結合する工程と、電圧比較器の第１の入力上の第１の電圧が、電圧比較器の第２の入力の第２の電圧よりも大きいかどうかを判定する工程であって、第１の電圧が第２の電圧よりも大きい場合、電圧比較器から第１の論理レベル出力を提供し、第１の電圧が第２の電圧よりも小さい場合、電圧比較器から第２の論理レベル出力を提供し、変換で終了するまで逐次近似アナログデジタル変換の実行を継続する、判定する工程と、を含むことができる。
【０００９】
本方法の更なる実施形態によれば、前の第１の基準電圧は、第１のデジタルアナログ変換器（ＤＡＣ）からであってもよく、前の第２の基準電圧は、第２のＤＡＣからであってもよい。本方法の更なる実施形態によれば、前の第１及び第２の基準電圧は、Ｖｒｅｆであってもよく、第３の基準電圧は、Ｖｒｅｆ／２であってもよい。本方法の更なる実施形態によれば、第１の論理レベルは論理的に高又は論理「１」であってもよく、第２の論理レベルは論理的に低又は論理「０」であってもよい。本方法の更なる実施形態によれば、ＳＡＲ  ＡＤＣは、差動入力ＳＡＲ  ＡＤＣであってもよい。本方法の更なる実施形態によれば、ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されてもよい。本方法の更なる実施形態によれば、集積回路デバイスは、マイクロコントローラであってもよい。
【００１０】
更に別の実施形態によれば、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）は、第３の基準電圧を、複数の二値加重コンデンサのトッププレートと第１及び第２のダミーコンデンサのトッププレート及びボトムプレートとに結合し、前の第１の基準電圧を、複数の二値加重コンデンサの第１の半分のボトムプレートに結合し、前の第２の基準電圧を、複数の二値加重コンデンサの第２の半分のボトムプレートに結合し、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを、それぞれの第１、第２、及び第３の基準電圧から分離し、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを共に結合し、正の入力電圧Ｖｉｎｐを、複数の二値加重コンデンサの第１の半分及び第１のダミーコンデンサのボトムプレートに結合し、負の入力電圧Ｖｉｎｎを、複数の二値加重コンデンサの第２の半分及び第２のダミーコンデンサのボトムプレートに結合し、複数の二値加重コンデンサの第１の半分及び第１のダミーコンデンサのボトムプレートを、複数の二値加重コンデンサの第２の半分及び第２のダミーコンデンサのボトムプレートから分離し、複数の二値加重コンデンサの第１の半分及び第１のダミーコンデンサのトッププレートにおける電圧Ｖｘを、複数の二値加重コンデンサの第２の半分及び第２のダミーコンデンサのトッププレートにおける電圧Ｖｙと比較し、電圧Ｖｘが電圧Ｖｙよりも大きい場合、第４の電圧を、複数の二値加重コンデンサの第１の半分のうちの最上位ビット（most significant bit、ＭＳＢ）のボトムプレートに結合し、第５の電圧を、複数の二値加重コンデンサの第２の半分のうちのＭＳＢのボトムプレートに結合し、第３の電圧を、残りの複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートに結合し、又は電圧Ｖｘが電圧Ｖｙよりも小さい場合、第５の電圧を、複数の二値加重コンデンサの第１の半分のうちのＭＳＢのボトムプレートに結合し、第４の電圧を、複数の二値加重コンデンサの第２の半分のうちのＭＳＢのボトムプレートに結合し、第３の電圧を、残りの複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートに結合し、変換で終了するまで逐次近似アナログデジタル変換の実行を継続するように、構成された回路を備えてもよい。
【００１１】
更なる実施形態によれば、第１の前の基準電圧は、第１のデジタルアナログ変換器からであってもよく、第２の前の基準電圧は、第２のデジタルアナログ変換器からであってもよく、第３の基準電圧は、Ｖｒｅｆ／２であってもよく、第４基準電圧は、ゼロボルトであってもよく、第５の基準電圧は、Ｖｒｅｆであってもよい。更なる実施形態によれば、逐次近似レジスタ（ＳＡＲ）アナログデジタル変換器（ＡＤＣ）は、差動入力ＳＡＲ  ＡＤＣであってもよい。更なる実施形態によれば、ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されてもよい。更なる実施形態によれば、集積回路デバイスは、マイクロコントローラであってもよい。
【００１２】
別の実施形態によれば、ＳＡＲ  ＡＤＣは、制御回路、第１のコンデンサ、及び第２のコンデンサを含んでもよい。第１のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含んでもよい。トッププレートは、第１のコンデンサの各々のボトムプレートよりも制御回路に近くてもよく、第２のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含んでもよい。トッププレートは、第２のコンデンサの各々のボトムプレートよりも制御回路に近くてもよい。第１のコンデンサ及び第２のコンデンサのそれぞれの一方は、二値加重コンデンサ対を形成することができる。制御回路は、第１のコンデンサの各々のトッププレート及び第２のコンデンサの各々のトッププレートをコモンモード電圧にリセットし、浮遊中に第１のコンデンサ及び第２のコンデンサのトッププレートを結合している間に、第１のコンデンサのボトムプレート上の第１の差動電圧をサンプリングし、第２のコンデンサのボトムプレート上の第２の差動電圧をサンプリングし、第１及び第２の差動電圧に対して順次的なＳＡＲアナログデジタル変換を実行するように構成されてもよい。
【００１３】
上記の実施形態のいずれかと組み合わせて、ＳＡＲ  ＡＤＣは、第１のコンデンサと並列に第１のダミーコンデンサを更に含んでもよい。第１のダミーコンデンサは、トッププレート及びボトムプレートを含んでもよく、トッププレートは、第１のコンデンサの各々のボトムプレートよりも制御回路に近い。ＳＡＲ  ＡＤＣは、第２のコンデンサと並列な第２のダミーコンデンサを含んでもよい。第２のダミーコンデンサは、トッププレート及びボトムプレートを含んでもよい。トッププレートは、第１のコンデンサの各々のボトムプレートよりも制御回路に近くてもよい。制御回路は、二値加重コンデンサ対の第１の部分のトッププレートを電圧比較器の第１の入力に結合し、次いで、二値加重コンデンサ対の第２の部分のトッププレートを電圧比較器の第２の入力に結合し、次いで、第１のダミーコンデンサのトッププレートを電圧比較器の第１の入力に結合し、第２のダミーコンデンサのトッププレートを電圧比較器の第２の入力に結合し、次いで、前の第１の基準電圧を二値加重コンデンサの第１の部分のボトムプレートに結合し、次いで、前の第２の基準電圧を二値加重コンデンサの第２の部分のボトムプレートに結合し、次いで、第３の基準電圧を二値加重コンデンサのトッププレートと、第１及び第２のダミーコンデンサのトッププレート及びボトムプレートとに結合し、次いで、二値加重コンデンサのボトムプレートを前の第１及び第２の基準電圧から分離し、次いで、二値加重コンデンサの第１の部分のボトムプレート及び第１のダミーコンデンサのボトムプレートを正の入力電圧に結合し、次いで、二値加重コンデンサの第２の部分のボトムプレート及び第２のダミーコンデンサのボトムプレートを負の入力電圧に結合し、次いで、二値加重コンデンサ並びに第１及び第２のダミーコンデンサのトッププレートを共に結合し、次いで、二値加重コンデンサの第１の部分及び第１のダミーコンデンサのトッププレートを二値加重コンデンサの第２の部分及び第２ダミーコンデンサのトッププレートから分離し、次いで、二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを第３の基準電圧に結合するように更に構成されてもよい。電圧比較器は、電圧比較器の第１の入力上の第１の電圧が電圧比較器の第２の入力上の第２の電圧よりも大きいかどうかを判定するように構成され得る。上記実施形態のいずれかと組み合わせて、電圧比較器は、第１の電圧が第２の電圧よりも大きい場合に第１の論理レベル出力を提供し、次いで、第１の電圧が第２の電圧よりも小さい場合に第２の論理レベル出力を提供するように更に構成され得る。上記の実施形態のいずれかと組み合わせて、制御回路は、変換で終了するまで逐次近似アナログデジタル変換を実行するように更に構成されてもよい。上記の実施形態のいずれかと組み合わせて、前の第１の基準電圧は、第１のＤＡＣからであり、前の第２の基準電圧は、第２のＤＡＣからである。上記の実施形態のいずれかと組み合わせて、前の第１及び第２の基準電圧は、値Ｖｒｅｆであり、第３の基準電圧は、値Ｖｒｅｆ／２である。
【００１４】
本開示の実施形態は、第３の基準電圧を、複数の二値加重コンデンサのトッププレートと第１及び第２のダミーコンデンサのトッププレート及びボトムプレートとに結合し、次いで、前の第１の基準電圧を、複数の二値加重コンデンサの第１の部分のボトムプレートに結合し、次いで、前の第２の基準電圧を、複数の二値加重コンデンサの第２の部分のボトムプレートに結合し、次いで、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを、それぞれの第１、第２、及び第３の基準電圧から分離し、次いで、複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートを共に結合し、次いで、正の入力電圧（Ｖｉｎｐ）を、複数の二値加重コンデンサの第１の部分及び第１のダミーコンデンサのボトムプレートに結合し、次いで、負の入力電圧（Ｖｉｎｎ）を、複数の二値加重コンデンサの第２の部分及び第２のダミーコンデンサのボトムプレートに結合し、複数の二値加重コンデンサの第１の部分及び第１のダミーコンデンサのボトムプレートを、複数の二値加重コンデンサの第２の部分及び第２のダミーコンデンサのボトムプレートから分離し、次いで、複数の二値加重コンデンサの第１の部分及び第１のダミーコンデンサのトッププレートにおける電圧Ｖｘを、複数の二値加重コンデンサの第２の部分及び第２のダミーコンデンサのトッププレートにおける電圧Ｖｙと比較するように構成される回路を含むＳＡＲ  ＡＤＣを含む。上記実施形態のいずれかと組み合わせて、回路は、電圧Ｖｘが電圧Ｖｙよりも大きい場合、第４の電圧を、複数の二値加重コンデンサの第１の部分のうちの最上位ビット（ＭＳＢ）のボトムプレートに結合し、第５の電圧を、複数の二値加重コンデンサの第２の部分のうちのＭＳＢのボトムプレートに結合し、第３の電圧を、残りの複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートに結合するように更に構成されてもよい。上記の実施形態のいずれかと組み合わせ、回路は、電圧Ｖｘが電圧Ｖｙよりも小さい場合、第５の電圧を、複数の二値加重コンデンサの第１の部分のうちのＭＳＢのボトムプレートに結合し、第４の電圧を、複数の二値加重コンデンサの第２の部分のうちのＭＳＢのボトムプレートに結合し、第３の電圧を、残りの複数の二値加重コンデンサ並びに第１及び第２のダミーコンデンサのボトムプレートに結合するように更に構成されてもよい。上記の実施形態のいずれかと組み合わせて、回路は、変換で終了するまで逐次近似アナログデジタル変換の実行を継続するように更に構成されてもよい。上記実施形態のいずれかと組み合わせて、第１の前の基準電圧は、第１のデジタルアナログ変換器からであってもよく、第２の前の基準電圧は、第２のデジタルアナログ変換器からであってもよく、第３の基準電圧は、値Ｖｒｅｆ／２であってもよく、第４の基準電圧は、０ボルトであってもよく、第５の基準電圧は、値Ｖｒｅｆであってもよい。
【００１５】
上記の実施形態のいずれかと組み合わせて、ＳＡＲ  ＡＤＣは、差動入力ＳＡＲ  ＡＤＣであってもよい。上記の実施形態のいずれかと組み合わせて、ＳＡＲ  ＡＤＣは、集積回路デバイスに製造されてもよい。上記実施形態のいずれかと組み合わせて、集積回路デバイスは、マイクロコントローラであってもよい。
【００１６】
更なる実施形態では、方法は、上記実施形態のＳＡＲ  ＡＤＣのいずれかの動作を含んでもよい。
【図面の簡単な説明】
【００１７】
本開示のより完璧な理解は、添付の図面と合わせて、以下の説明を参照することによって、得ることができる。
【図１】本開示の教示による、容量性ＤＡＣを備えたＶＣＭベースのサンプリングＳＡＲ  ＡＤＣの簡略化された概略図を示す。
【図２】レール・ツー・レール入力コモンモード動作を可能にするための先行技術の解決策の概略図を示す。
【図３】本開示の特定の例示的実施形態による、リセット及びサンプリング位相における受動入力コモンモード追跡の概略図を示す。
【図４】本開示の特定の例示的実施形態による、受動入力コモンモード追跡を用いるＭＳＢ判定位相へのサンプリングの遷移の概略図を示す。
【図５】本開示の特定の例示的実施形態による、受動入力コモンモード追跡回路の概略図を示す。
【図６】本開示の特定の例示的実施形態による、受動入力コモンモード追跡の概略フロー図を示す。
【図７】本開示の教示による、逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いるＳＡＲ  ＡＤＣの概略図を示す。
【図８】逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いる先行技術のＳＡＲ  ＡＤＣの概略図を示す。
【図９】本開示の特定の例示的実施形態による、逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いるＳＡＲ  ＡＤＣの概略図を示す。
【００１８】
本開示は様々な修正及び代替の形態が可能である一方で、それらの特定の実施形態の例が、図で示され、本明細書で詳細に記述される。しかしながら、特定の例示的実施形態に関する本明細書の説明は、本開示を本明細書で開示された形態に限定する意図はないことを、理解されるであろう。
【発明を実施するための形態】
【００１９】
一般的に、本技術の差動ＳＡＲ  ＡＤＣは、限定された入力コモンモード範囲を有する。これにより、それらを、特定のセンサ用途、ゼロ交差検出などのように、入力コモンモード電圧を制御することができない用途にあまり適さなくさせる。前に公開された解決策、及び様々なマイクロコントローラのために開発された以前の解決策は、入力コモンモード電圧をサンプリングし、コモンモード電圧が相殺されるように変換中にそれを印加する追加の回路に頼っていた。しかしながら、これは、電流消費及び面積の点で費用がかかり、また、入力コモンモード変化率に制限を加える。本開示の実施形態は、対照的に、これらの制限を除去し、追加の電力消費回路又はチップ面積を必要としない。本開示の特定の例示的実施形態によれば、必要とされる唯一のものは、浮遊ノードのリセットを実行するために変換毎に１つの追加のクロックサイクルである。全ての必要なハードウェアスイッチは、すでにＳＡＲ  ＤＡＣ回路内に提供されており、それによって、本開示の実施形態は、いかなる回路修正又は追加を必要とせずに、レール・ツー・レール入力コモンモード範囲を達成する。
【００２０】
本明細書で開示及び特許請求されるＳＡＲ  ＤＡＣ回路は、例えば、限定するものではないが、混合信号（アナログ回路及びデジタル回路の両方）マイクロコントローラなどの集積回路デバイスに容易に実装されることができる。
【００２１】
ここで、図面を参照すると、例示的実施形態に関する詳細について、概略的に示す。図面の類似の要素は、類似の番号で示し、同様の要素は、異なる小文字の添え字が付いた類似の号で示す。
【００２２】
図１を参照すると、本開示の教示による、容量性ＤＡＣを有するＶＣＭベースのサンプリングＳＡＲ  ＡＤＣの簡略化された概略図が示されている。いくつかのＳＡＲ  ＡＤＣは、ｖｃｍベースのサンプリングを使用して、従来のＳＡＲアルゴリズムよりもエネルギー効率が約８０％高い入力信号をサンプリング及び変換する。図１に示すように、信号は、サンプリングされ、比較器１０２の入力に結合される。最初に、正及び負の入力が、ここでは単一のコンデンサとして示されるコンデンサアレイのボトムプレート上でサンプリングされ、トッププレートは、内部生成されたコモンモード電圧ｖｃｍｓａｍｐ＝ｖｃｍに短絡される。次に、いわゆるＭＳＢ位相では、ボトムプレートは電圧ｖｃｍに接続され、一方、トッププレートは浮遊したままであり、ノードｖｃｐ及びｖｃｎをそれぞれ２*ｖｃｍ−ｖｉｎｐ及び２*ｖｍ−ｖｉｎｎにシフトする。次いで、比較器１０２は、第１のビット決定（ＭＳＢ決定）を行い、二分探索アルゴリズムを使用して、比較器出力に応じて、コンデンサの二値スケーリングされた部分を基準電圧にシフトさせ、それによって差動入力電圧の逐次近似をもたらす。この手法は、トッププレートサンプリングと同様であるが、比較器入力ノードにおける寄生容量に対して同じ高感度を有さない。
【００２３】
比較器コモンモード電圧がｖｃｍｃｏｍｐ＝（ｖｃｐ＋ｖｃｎ）／２として定義される場合、
【００２４】
【数１】
0006944047.tif 000002
【００２５】
電圧（ｖｉｎｐ＋ｖｉｎｎ）／２は、入力コモンモード電圧又はｖｃｍｉｎに等しく、上記式を換算して、
【００２６】
【数２】
0006944047.tif 000003
【００２７】
ｖｃｍｉｎ＝ｖｃｍである場合、比較器コモンモード電圧は、ｖｃｍｃｏｍｐ＝ｖｃｍに単純化され、これは典型的にはｖｒｅｆ／２であるが、比較器１０２の最適動作点で選択されてもよい。しかしながら、レール・ツー・レール入力コモンモードが有効にされるか、又はｖｃｍｉｎが０〜ｖｒｅｆのどこかである場合、それは、ｖｃｍｃｏｍｐもまた０〜ｖｒｅｆのどこかで変化し得ることを意味する。これは、ＡＤＣの実質的な性能低下、及びはるかに複雑な比較器設計につながり得る。このアーキテクチャを使用するいくつかのＡＤＣでは、これは、入力コモンモードの許容範囲の指定された制限をもたらし得る。このような制限はまた、多くの場合、様々なソースからのＳＡＲ  ＡＤＣのデータシートにも見られる。しかしながら、本開示の実施形態は、著しい追加値をＡＤＣに与える、レール・ツー・レール入力コモンモード能力を達成することができる。
【００２８】
図２を参照すると、レール・ツー・レール入力コモンモード動作を可能にするための先行技術の解決策の概略図が示されている。ここで、ＭＳＢ位相中に、ノードｖｃｐ及びｖｃｎは開かれている場合、それぞれ、（ｖｃｍ＋ｖｃｍｓａｍｐ−ｖｉｎｐ）及び（ｖｃｍ＋ｖｃｍｓａｍｐ−ｖｉｎｎ）にシフトされ、ｖｃｍｓａｍｐ＝ｖｃｍｉｎである場合、式（１）は、以下に書き換えられ得る。
【００２９】
【数３】
0006944047.tif 000004
【００３０】
これは、比較器が入力コモンモード電圧にかかわらず、その最適なコモンモードモード電圧を維持することを意味する。しかしながら、コストは著しく、入力コモンモード電圧をサンプリングするために別個のサンプリングコンデンサ及びスイッチングネットワーク、並びにレール・ツー・レール入出力を必要とする演算相互トランスコンダクタンス増幅器（operational transconductance amplifier、ＯＴＡ）２０４を必要とする。加えて、ｖｃｍｓａｍｐがサンプリング位相の開始時にサンプリングされ、一方で、ｖｃｐ及びｖｃｎはサンプリング位相の終了時に切断されるという固有の制限がある。したがって、サンプリング位相時間中のｖｃｍｉｎの任意の変化は、ｖｃｍｓａｍｐにおける結果として生じる誤差につながる。一部の解決策は、後者の問題を排除するために、改善された継続時間入力コモンモードトラッカを使用し得るが、依然として著しい回路及び面積オーバーヘッドが存在する。
【００３１】
図３を参照すると、本開示の特定の例示的実施形態による、リセット及びサンプリング位相における受動入力コモンモード追跡の概略図が示されている。図３に示される回路は、別個のレール・ツー・レール回路（図２）を必要とせずに、コモンモード範囲の制限を克服する。これは、サンプリングプロセスに新しいサイクル（工程）を導入することによって達成される。まず、トッププレートノードｖｃｐ及びｖｃｎは、固定電圧ｖｃｍにリセットされてもよい（図３（ａ））。次に、第２の工程では、サンプリングは、ｖｃｐ及びｖｃｎを浮遊させたまま、ただし短絡させている間に実行されてもよい（図３（ｂ））。それによって、単一ノードｖｘが形成され、これは、単純な容量性電圧分割を提供する。
【００３２】
【数４】
0006944047.tif 000005
【００３３】
図４を参照すると、本開示の特定の例示的実施形態による、受動入力コモンモード追跡を用いるＭＳＢ判定位相へのサンプリングの遷移の概略図が示されている。ＭＳＢ位相が生じると、動作は、図４に示されるように実行され、それから、ｖｃｍｃｏｍｐ＝ｖｃｍである式（３）における関係は常に保持されることになる。更に、ノードｖｘにおける電圧は、サンプリング位相全体の間にｖｃｍｉｎに従うことになり、短絡スイッチ及びサンプリングコンデンサのＲＣ時定数によって制限されるだけ変化率が制限される。これは、任意の能動ＯＴＡベースの追跡回路（図２）よりもはるかに高い帯域幅を有することになる。また、トッププレートノードに駆動する追加の増幅器（２０４）によって追加のノイズが追加されない。図４は、受動入力コモンモード追跡を用いてＭＳＢ位相へのサンプリングから進むことを示す。
【００３４】
比較器１０２の入力ｖｃｐ及びｖｃｎが変換中にｖｃｍに向かって収束するＳＡＲモードの動作から知られているので、それは、変換の終了までに、ｖｃｐ及びｖｃｎの両方ともｖｃｍにほぼ等しくなることを意味する。したがって、図３（ａ）に示すリセット位相が入力されると、両ノードｖｃｐ及びｖｃｎが、１つのＬＳＢ誤差内でｖｃｍに実質的に等しい電圧をすでに有するため、ｖｘをｖｃｍに設定するための強力なドライバは必要とされない。
【００３５】
図５を参照すると、本開示の特定の例示的実施形態による、受動入力コモンモード追跡回路の概略図が示されている。必要とされる唯一の追加の工程は、サンプリング前に１つの余分なリセット信号を生成することであり、これは、トッププレートノードを浮遊させたままにする前にｖｃｍにリセットする。したがって、受動入力コモンモード追跡のアナログハードウェア実現は、図５に示す回路を使用してもよい。
【００３６】
図６を参照すると、本開示の特定の例示的実施形態による、受動入力コモンモード追跡の概略フロー図が示されている。工程６１０では、トッププレートをｖｘにリセットする。次いで、工程６１２で電圧サンプルを取得する。工程６１４では、ＳＡＲビット変換を実行する。工程６１６は、ＳＡＲビット変換が終了したかどうかを判定する。いいえの場合、工程６１４に戻る。はいの場合、工程６１０に戻る。したがって、デジタル実現は、いかなる追加のハードウェア、例えば、スイッチを必要とせずに、唯一の追加のリセット位相のみを必要とする。
【００３７】
シミュレーションは、本開示の実施形態が、多数のＭＨｚで大きなスケールのｖｃｍｉｎ変化を伴っても正確に動作し、ＡＤＣの性能低下をもたらさないことを示した。提案された解決策は、追加のアナログハードウェアを有さず、実用的な帯域幅制限を伴わずに、連続時間、レール・ツー・レール入力コモンモード能力をＳＡＲ  ＡＤＣに提供し、トッププレートのリセットを実行するために変換毎に１つの追加のクロックサイクルしか必要としない。この革新は、ｖｃｍベースのサンプリングアプローチを使用する全てのＳＡＲ  ＡＤＣに適用可能である。
【００３８】
多くのＳＡＲ  ＡＤＣは、固有の追跡／保持機能を提供する容量性ＤＡＣを使用する。容量性ＤＡＣは、電荷再分配の原理を採用して、アナログ出力電圧を生成する。これらの種類のＤＡＣは、ＳＡＲ  ＡＤＣにおいて普及しているため、それらの動作を考察することが有益である。容量性ＤＡＣは、二値加重値を有するＮ個のコンデンサのアレイに加えて１つの「ダミーＬＳＢ」コンデンサからなる。図７〜図９は、比較器に接続された３ビット容量性ＤＡＣの実施例を示す。実施例は、差動基準として、単一の正のｖｒｅｆｐ及びｇｎｄを使用する。これは、基準コモンモードがｖｒｅｆｐ／２に等しいことを意味する。取得位相中、アレイの共通端子（正の入力及び負の入力コンデンサの全てが、それぞれ、接続を共有する端子）は、Ｖｒｅｆ／２に接続され、全ての自由端子は、入力信号（＋／−のアナログ又はＶｉｎｐ／Ｖｉｎｎ）に接続される。取得後、共通端子はＶｒｅｆ／２から切断され、自由端子はＶｉｎｐ／Ｖｉｎｎから切断され、したがって、コンデンサアレイ上の＋／−入力電圧に比例する電荷を効果的に捕捉する。次いで、全てのコンデンサの自由端子は、Ｖｒｅｆ／２に接続され、共通端子を駆動する。
【００３９】
二分探索アルゴリズムにおける第１の工程として、ＭＳＢコンデンサのボトムプレートは、接地から切断され、ＶREFに接続される。これにより、共通端子を、１／２ＶREFに等しい量だけ正の方向に駆動する。したがって、ＶCOMMON＝−ＶIN＋１／２×ＶREFである。比較器出力は、ＶCOMMON＜０（すなわち、ＶIN＞１／２×ＶREF）の場合、論理１を生成する。比較器出力は、ＶIN＜１／２×ＶREFの場合、論理０を生成する。比較器出力が論理１である場合、ＭＳＢコンデンサのボトムプレートは、ＶREFに接続されたままである。そうでなければ、ＭＳＢコンデンサのボトムプレートは、接地に接続し戻される。次に、次のより小さいコンデンサのボトムプレートをＶREFに接続し、新しいＶCOMMON電圧を接地と比較する。これは、全てのビットが判定されるまで継続する。一般に、ＶCOMMON＝−ＶIN＋ＢN-1×ＶREF／２＋ＢN-2×ＶREF／４＋ＢN-1×．．．＋Ｂ０×ＶREF／２N-1（Ｂ＿比較器出力／ＡＤＣ出力ビット）である。
【００４０】
図７を参照すると、本開示の教示による、逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いるＳＡＲ  ＡＤＣの概略図が示されている。逐次近似の最初の２つの工程のみを図７に示す。
【００４１】
上述したように、比較器のコモンモード電圧は、以下のとおりである。
【００４２】
【数５】
0006944047.tif 000006
【００４３】
Ｖｃｍｉｎ＝Ｖｒｅｆ／２である場合、ＶｃｍｃｏｍｐもまたＶｒｅｆ／２である。しかし、Ｖｃｍｉｎが０又はＶｒｅｆに近い場合、ＶｃｍｃｏｍｐはＶｒｅｆ／２から遠い。これは、性能低下、又は更には障害につながる可能性がある。多くの場合、安全で制限されたＶｃｍｉｎ範囲が指定される。上述のように、これは、固定電圧Ｖｒｅｆ／２の代わりに再び入力をサンプリングすることによって解決することができる。比較器のコモンモード電圧は、以下のように与えられ得る。
【００４４】
【数６】
0006944047.tif 000007
【００４５】
入力コモンモードは相殺される。比較器は、常に同じコモンモードモード電圧にあり、Ｖｃｍｃｏｍｐを、必要に応じてＶｒｅｆ／２以外の他の固定電圧に設定することができる。
【００４６】
図８を参照すると、逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いる先行技術のＳＡＲ  ＡＤＣの概略図が示されている。図８に示される回路は、入力コモンモード電圧をサンプリングし、サンプリング中にトッププレートにバッファリングする。しかしながら、これは、差動入力を平均化するための回路、追加のバッファ増幅器２０４を必要とし、Ｖｃｍｉｎは、サンプリング入力の前にサンプリングされなければならず、そのため、このＳＡＲ  ＤＡＣ解決策は、Ｖｃｍｉｎの急速な変化を取り扱うことができない。
【００４７】
図９を参照すると、本開示の特定の例示的実施形態による、逐次近似の最初の２つの工程を示す、ｖｃｍベースのサンプリングを用いるＳＡＲ  ＡＤＣの概略図が示されている。ノードＶｘ及びＶｙが浮遊しているが、サンプリング中に共に短絡した場合、容量性電圧分割は、Ｖｘ＝Ｖｙ＝Ｖｃｍｉｎを提供する。
【００４８】
【数７】
0006944047.tif 000008
【００４９】
変換工程（ａ）では、コンデンサのトッププレートをＶｒｅｆ／２にリセットする。変換工程（ｂ）では、電圧サンプルを取得する。変換工程（ｃ）では、ＳＡＲビット変換を実行する。変換工程（ｄ）及び（ｅ）では、変換ビットは、「１」又は「０」のいずれかであると判定される。上述したように、本解決策は、時間の経過に伴ってＶｘ及びＶｙがドリフトすることを防止することができる。したがって、各サンプルに加えて変換工程の前に追加のクロックサイクルを追加して、Ｖｘ及びＶｙをある固定電圧にリセットすることができる。
【００５０】
本開示は、１つ以上の実施形態に関して記述されており、特に明言されたものとは別に、多くの等価物、代替物、変形物、及び修正が可能であり、本開示の範囲内にあることが認識されるべきである。本開示は様々な修正及び代替の形態が可能である一方で、それらの特定の実施形態の例が、図で示され、本明細書で詳細に記述される。しかしながら、特定の実施形態の例の本明細書の記述は、本明細書で開示された特定の形態に開示を限定する意図はないことが理解されるべきである。
【図１】
0006944047.tif 000009
【図２】
0006944047.tif 000010
【図３】
0006944047.tif 000011
【図４】
0006944047.tif 000012
【図５】
0006944047.tif 000013
【図６】
0006944047.tif 000014
【図７】
0006944047.tif 000015
【図８】
0006944047.tif 000016
【図９】
0006944047.tif 000017