(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含み、それぞれが書き込みパルス幅期間において、書き込み電流を出力するメモリアレイと、
前記メモリセルに接続され、制御端子を含む第１選択トランジスタと、
前記第１選択トランジスタおよび前記メモリセルに接続され、前記書き込みパルス幅期間の第１抵抗転移期間において、前記書き込み電流に基づいて第１電圧レベルまで徐々に変化する第１制御電圧を前記第１選択トランジスタの前記制御端子に印加し、且つ前記第１抵抗転移期間の後の第１フィラメント安定期間において、前記第１制御電圧を前記第１電圧レベルに設定して、前記書き込み電流を第１既定電流値に制限するために配置されたメモリコントローラと、
を含む抵抗変化型メモリ保存装置。
【請求項２】
前記書き込みパルス幅期間が、複数の抵抗転移期間と複数のフィラメント安定期間を含み、前記書き込み電流が、各前記フィラメント安定期間において、対応する既定電流値に制限される請求項１に記載の抵抗変化型メモリ保存装置。
【請求項３】
前記抵抗転移期間が、前記第１抵抗転移期間および前記第１フィラメント安定期間の後の第２抵抗転移期間を含み、前記フィラメント安定期間が、前記第１フィラメント安定期間および前記第２抵抗転移期間の後の第２フィラメント安定期間を含み、前記メモリコントローラが、前記第１制御電圧を前記第１抵抗転移期間において前記第１電圧レベルまで徐々に変化させるとともに、前記第１制御電圧を前記第２抵抗転移期間において第２電圧レベルまで徐々に変化させるために配置され、且つ前記第２フィラメント安定期間において前記第１制御電圧を前記第２電圧レベルに設定するために配置され、前記第２電圧レベルが、前記第１電圧レベルよりも大きい請求項２に記載の抵抗変化型メモリ保存装置。
【請求項４】
前記メモリコントローラが、前記第１抵抗転移期間において、前記第１制御電圧を初期制御電圧から最終制御電圧まで斬増させるために配置され、前記最終制御電圧が、前記第１電圧レベルよりも大きい請求項３に記載の抵抗変化型メモリ保存装置。
【請求項５】
前記書き込み電流が、前記第２フィラメント安定期間において、前記第１既定電流値よりも大きい第２既定電流値に制限される請求項３に記載の抵抗変化型メモリ保存装置。
【請求項６】
前記メモリセルおよび前記メモリコントローラに接続された第２選択トランジスタをさらに含み、
前記第２選択トランジスタが、第１端子、第２端子、および制御端子を含み、前記第２選択トランジスタの前記第１端子が、前記メモリセルに接続され、前記第２選択トランジスタの前記第２端子が、ソース線に接続され、前記書き込み電流を前記第２選択トランジスタの前記第２端子から前記メモリコントローラに出力し、
前記第１選択トランジスタが、さらに、第１端子および第２端子を含み、前記第１選択トランジスタの前記第１端子が、ビット線に接続され、前記第１選択トランジスタの前記第２端子が、前記メモリセルに接続され、第１選択トランジスタが、前記第１制御電圧に基づいて、前記書き込み電流を前記メモリセルのうちの１つに提供し、
各前記メモリセルが、トランジスタと、可変抵抗とを含み、
前記メモリコントローラが、前記書き込みパルス幅期間において、前記第２選択トランジスタに対し、前記第２選択トランジスタを完全にオンにする電圧を提供し、且つ前記トランジスタに対し、前記トランジスタを完全にオンにする電圧を提供するために配置された請求項１に記載の抵抗変化型メモリ保存装置。
【請求項７】
前記メモリコントローラが、
前記第１既定電流値の設定、前記第１フィラメント安定期間の時間長の設定を受信し、および前記書き込み電流を受信するよう配置された論理制御回路と、
前記第２選択トランジスタの前記制御端子に印加された第２制御電圧を出力し、および前記トランジスタの制御端子に印加された第３制御電圧を出力するよう配置されたタイミング制御回路と、
前記論理制御回路の出力、前記タイミング制御回路の出力、および前記書き込み電流に基づいて、前記第１制御電圧の電圧レベルを更新し、更新後の第１制御電圧を前記第１選択トランジスタの前記制御端子に出力するよう配置された電圧調節回路と、
前記書き込み電流を検出し、前記書き込み電流を前記論理制御回路に出力するために使用される電流感知回路と、
を含む請求項６に記載の抵抗変化型メモリ保存装置。
【請求項８】
前記メモリコントローラが、前記第１フィラメント安定期間の時間長を前記第１抵抗転移期間の時間長よりも短くするよう配置された請求項１に記載の抵抗変化型メモリ保存装置。
【請求項９】
前記メモリコントローラが、前記書き込みパルス幅期間において検証操作を実行しないよう配置された請求項１に記載の抵抗変化型メモリ保存装置。
【請求項１０】
複数のメモリセルと、前記メモリセルに接続された第１選択トランジスタとを含む抵抗変化型メモリ保存装置の操作方法であって、
書き込みパルス幅期間において、前記メモリセルのうちの１つから書き込み電流を読み出し、前記書き込みパルス幅期間が、複数の抵抗転移期間および複数のフィラメント安定期間を含み、前記抵抗転移期間が、第１抵抗転移期間および第２抵抗転移期間を含み、前記フィラメント安定期間が、第１フィラメント安定期間および第２フィラメント安定期間を含むことと、
前記第１抵抗転移期間において、前記第１選択トランジスタの制御端子に対し、前記書き込み電流に基づいて第１電圧レベルまで徐々に変化する制御電圧を提供し、前記書き込み電流を前記メモリセルのうちの１つに提供することと、
前記第１抵抗転移期間の後の前記第１フィラメント安定期間において、前記第１選択トランジスタの前記制御端子に対し、前記第１電圧レベルに固定した前記制御電圧を提供して、前記書き込み電流を第１既定電流値に制限することと、
前記第１フィラメント安定期間の後の前記第２抵抗転移期間において、前記第１選択トランジスタの前記制御端子に対し、前記書き込み電流に基づいて前記第１電圧レベルよりも大きい第２電圧レベルまで徐々に変化する前記制御電圧を提供することと、
前記第２抵抗転移期間の後の前記第２フィラメント安定期間において、前記第１選択トランジスタの前記制御端子に対し、前記第２電圧レベルに固定した前記制御電圧を提供して、前記書き込み電流を第２既定電流値に制限することと、
を含む抵抗変化型メモリ保存装置の操作方法。
【請求項１１】
前記抵抗変化型メモリ保存装置が、さらに、第２選択トランジスタを含み、且つ各前記メモリセルが、前記第１選択トランジスタと前記第２選択トランジスタの間に配置され、前記操作方法が、さらに、
前記書き込みパルス幅期間において、前記第２選択トランジスタに対し、前記第２選択トランジスタを完全にオンにする電圧を提供し、且つ前記メモリセルのうちの１つのトランジスタに対し、前記トランジスタを完全にオンにする電圧を提供することを含む請求項１０に記載の抵抗変化型メモリ保存装置の操作方法。
【請求項１２】
前記第１選択トランジスタの前記制御端子に対し、前記書き込み電流に基づいて前記第１電圧レベルまで徐々に変化する前記制御電圧を提供するステップが、
前記第１抵抗転移期間において、前記制御電圧を初期制御電圧から最終制御電圧まで斬増させ、前記最終制御電圧が前記第１電圧レベルよりも大きいことを含む請求項１０に記載の抵抗変化型メモリ保存装置の操作方法。
【請求項１３】
前記第２既定電流値が、前記第１既定電流値よりも大きい請求項１０に記載の抵抗変化型メモリ保存装置の操作方法。
【請求項１４】
前記第１既定電流値、前記第２既定電流値、前記第１フィラメント安定期間の時間長、および前記抵抗転移期間の数量を設定し、前記第１フィラメント安定期間の時間長が、前記第１抵抗転移期間の時間長よりも短いことをさらに含む請求項１０に記載の抵抗変化型メモリ保存装置の操作方法。
【請求項１５】
前記書き込みパルス幅期間において検証操作を実行しない請求項１０に記載の抵抗変化型メモリ保存装置の操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ保存装置およびその操作方法に関するものであり、特に、抵抗変化型メモリ保存装置およびその操作方法に関するものである。
【背景技術】
【０００２】
抵抗変化型メモリ（いわゆる抵抗変化型ランダムアクセスメモリ（Resistive Random Access Memory, RRAM））は、低消費電力、高速動作、高密度、および相補型金属酸化膜半導体（Complementary Metal Oxide Semiconductor, CMOS）製造技術との互換性といった潜在的優位性を具えているため、次の世代の不揮発性メモリ素子に非常に適合している。
【０００３】
現行の抵抗変化型メモリは、通常、相対的に配置された上電極と下電極、および上電極と下電極の間に配置された誘電体層を含む。現行の抵抗変化型メモリは、高抵抗状態と低抵抗状態の間で繰り返し切り換えを行うことができ、データを記憶する前に、まず、チャネル形成（forming）工程を行う必要がある。形成工程は、抵抗変化型メモリにバイアスをかけて（例えば、正バイアス）、電流を上電極から下電極に流し、誘電体層の中に酸素空孔と酸素イオンを発生させて電流経路を形成し、抵抗変化型メモリを高抵抗状態（high resistance state, HRS）から低抵抗状態（low resistance state, LRS）に変化させて、導電フィラメント（filament）を形成することを含む。通常、形成されたフィラメントにおいて、上電極に隣接する部分の直径は、下電極に隣接する部分の直径よりも小さい。そして、抵抗変化型メモリをリセット（reset）または設定（set）し、抵抗変化型メモリをそれぞれ高抵抗状態と低抵抗状態に切り換えて、データの記憶を完了することができる。また、現行の抵抗変化型メモリをリセットする時は、設定した時とは極性が反対のバイアスを抵抗変化型メモリにかけて、電流を下電極から上電極に流す。この時、上電極に隣接する部分の酸素空孔が一部の酸素イオンと結合して電流経路を遮断し、フィラメントを上電極に隣接する部分で切断する。現行の抵抗変化型メモリを設定する時は、フィラメント形成工程の時と極性が同じバイアスを抵抗変化型メモリにかけて、電流を上電極から下電極に流す。この時、上電極に隣接する酸素イオンが離脱して酸素空孔を再形成し、フィラメントを上電極に隣接する部分で再形成する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、現有技術では、抵抗変化型メモリが形成工程または設定工程を完了する期間に、形成電圧または設定電圧を印加してから検証操作（放電操作と検証電圧の印加を含む）を行わなければならず、検証が失敗した時には、充電操作を行って再度形成電圧または設定電圧を提供する必要があるため、形成工程または設定工程を完了するのに必要な時間が長くなる。また、現有技術において、抵抗変化型メモリが形成工程または設定工程を経た後、異なるメモリセルのプロセス上の変異によりセル電流の分布が不均一になるため、ビット誤り率（bit error rate，BER）が高くなる。
【課題を解決するための手段】
【０００５】
本発明の抵抗変化型メモリ保存装置は、メモリアレイと、第１選択トランジスタと、メモリコントローラとを含む。メモリアレイは、複数のメモリセルを含み、各メモリセルは、書き込みパルス幅期間において、書き込み電流を出力する。第１選択トランジスタは、メモリセルに接続される。メモリコントローラは、第１選択トランジスタおよびメモリセルに接続される。メモリコントローラは、書き込みパルス幅期間の第１抵抗転移期間において、前記書き込み電流に基づいて第１電圧レベルまで徐々に変化する第１制御電圧を第１選択トランジスタの制御端子に印加し、且つ第１抵抗転移期間の後の第１フィラメント安定期間において、第１制御電圧を第１電圧レベルに設定し、書き込み電流を第１既定電流値に制限するために使用される。
【０００６】
本発明の抵抗変化型メモリ保存装置の操作方法は、書き込みパルス幅期間において、複数のメモリセルのうちの１つから書き込み電流を読み出し、前記書き込みパルス幅期間が、第１抵抗転移期間、第１フィラメント安定期間、第２抵抗転移期間、および第２フィラメント安定期間を含むことと；第１抵抗転移期間において、第１選択トランジスタの制御端子に対し、前記書き込み電流に基づいて第１電圧レベルまで徐々に変化する制御電圧を提供し、書き込み電流をこれらのメモリセルのうちの１つに提供することと；第１抵抗転移期間の後の第１フィラメント安定期間において、第１選択トランジスタの制御端子に対し、第１電圧レベルに固定した制御電圧を提供して、書き込み電流を第１既定電流値に制限することと；第１フィラメント安定期間の後の第２抵抗転移期間において、第１選択トランジスタの制御端子に対し、前記書き込み電流に基づいて第１電圧レベルよりも大きい第２電圧レベルまで徐々に変化する制御電圧を提供することと；第２抵抗転移期間の後の第２フィラメント安定期間において、第１選択トランジスタの制御端子に対し、第２電圧レベルに固定した制御電圧を提供して、書き込み電流を第２既定電流値に制限することを含む。
【発明の効果】
【０００７】
以上のように、本発明の実施形態において、メモリコントローラは、制御電圧を第１選択トランジスタの制御端子に印加し、書き込みパルス幅期間の抵抗転移期間において、書き込み電流を既定電流値まで徐々に変化させ、書き込みパルス幅期間のフィラメント安定期間において、書き込み電流を１つまたは複数の既定電流値に制限するため、ビット誤り率を有効に下げることができる。
【０００８】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【０００９】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【００１０】
【図１】図１は、本発明の１つの実施形態の抵抗変化型メモリ保存装置の概略図である。
【図２】図２Ａは、図１の実施形態の抵抗変化型メモリ保存装置の内部概略図である。図２Ｂは、図２Ａの実施形態のメモリコントローラのブロック概略図である。
【図３】図３は、本発明の１つの実施形態の書き込み電流の書き込みパルス幅期間の波形概略図である。
【図４】図４は、本発明の別の実施形態の書き込み電流の書き込みパルス幅期間の波形概略図である。
【図５】図５Ａ〜図５Ｄは、本発明の１つの実施形態のメモリセルの異なる段階のフィラメント構造の概略図である。
【図６】図６は、本発明の１つの実施形態のメモリ保存装置の電圧および電流の波形概略図である。
【図７】図７は、本発明の１つの実施形態の抵抗変化型メモリ保存装置の操作方法のステップフロー図である。
【発明を実施するための形態】
【００１１】
以下に、複数の実施形態を挙げて本発明を説明するが、本発明は、例示した複数の実施形態のみに限定されるものではない。また、実施形態の間で適切に組み合わせることが可能である。本願の明細書全文（請求項を含む）において使用している「接続」という語句は、直接的または間接的ないかなる接続手段も指すことができる。例を挙げて説明すると、文中において、第１装置が第２装置に接続されると記述されている場合、当該第１装置が直接当該第２装置に接続されていると解釈してもよく、あるいは当該第１装置がその他の装置またはある種の接続手段により間接的に当該第２装置に接続されていると解釈してもよい。
【００１２】
図１は、本発明の１つの実施形態の抵抗変化型メモリ保存装置の概略図である。図１を参照すると、本実施形態の抵抗変化型メモリ保存装置１００は、第１セレクタ回路１１０と、第２セレクタ回路１２０と、メモリコントローラ１３０と、メモリアレイとを含む。メモリアレイは、複数のメモリセル１４０を含む。図１において、１つのメモリセル１４０を例に挙げて説明を行う。メモリコントローラ１３０は、書き込みパルス幅期間において、第１セレクタ回路１１０に制御電圧Ｖ１を提供するよう配置される。書き込みパルス幅期間は、抵抗転移期間Ｐ０、およびその後のフィラメント安定期間Ｐ１を含む（図３に表示）。すなわち、フィラメント安定期間Ｐ１は、抵抗転移期間Ｐ０の後の期間であり、両者の間にはその他の時間区間が存在しないが、本発明は、両者間にその他の時間空間が存在するかどうかを限定しない。書き込みパルス幅期間は、選択したメモリセル１４０に特定のデータをうまく書き込むために必要な時間を指す。
【００１３】
図２Ａは、図１の実施形態の抵抗変化型メモリ保存装置の内部概略図である。図１および図２Ａを参照すると、本実施形態において、メモリセル１４０は、例えば、１つのトランジスタＴ３および１つの可変抵抗Ｒ（１Ｔ１Ｒ）の構造、または２つのトランジスタおよび２つの可変抵抗（２Ｔ２Ｒ）の構造を有し、その実施方式は、本発明が属する技術分野における通常の知識から十分な教示、提案、および実施説明を得ることができる。本発明は、メモリセル１４０の構造を限定しない。
【００１４】
本実施形態において、メモリコントローラ１３０は、プロセッサチップ、フィールドプログラマブルゲートアレイ（field-programmable gate array，FPGA）チップ、プログラマブルコントローラ、特定用途向け集積回路（Application Specific Integrated Circuits, ASIC）、プログラマブル論理デバイス（Programmable Logic Device, PLD）、またはその他の類似デバイス、あるいはこれらのデバイスの組み合わせであってもよく、あるいは異なる回路ブロックであるが同じ機能を有するものであってもよく、その実施方式は、発明が属する技術分野における通常の知識から十分な教示、提案、および実施説明を得ることができる。
【００１５】
具体的に説明すると、メモリセル１４０の一端は、第１セレクタ回路１１０を介してビット線ＢＬに接続され、他端は、第２セレクタ回路１２０を介してソース線ＳＬに接続される。第１セレクタ回路１１０および第２セレクタ回路１２０は、同じセレクタ回路ブロックにあってもよく、あるいは異なる回路ブロックにより実施してもよく、本発明は、これに限定されない。書き込みパルス幅期間において、メモリセル１４０のトランジスタＴ３の制御端子に電圧Ｖ３（ワード線電圧）が提供され、トランジスタＴ２の制御端子に電圧Ｖ２が提供され、メモリコントローラ１３０が第１セレクタ回路１１０に制御電圧Ｖ１を提供するため、第１セレクタ回路１１０は、メモリアレイの複数のメモリセル１４０に書き込み電流Ｉｄを提供することができ、書き込み電流Ｉｄは、メモリセル１４０を介して第２セレクタ回路１２０の第１端子に提供される。そして、メモリコントローラ１３０は、第２セレクタ回路１２０の第２端子から書き込み電流Ｉｄを受信するとともに、第２セレクタ回路１２０から読み出した書き込み電流Ｉｄに基づいて制御電圧Ｖ１を更新し、更新後の制御電圧Ｖ１を第１セレクタ回路１１０に出力することにより、メモリアレイにおいて同じ状態の複数のメモリセル１４０に書き込まれた書き込み電流Ｉｄを抵抗転移期間Ｐ０において既定電流値に向かって変化させ、同じ既定電流値に制限する。メモリコントローラ１３０は、さらに、書き込み電流Ｉｄが既定電流値に達した後のフィラメント安定期間Ｐ１において引き続き第１セレクタ回路１１０に制御電圧Ｖ１を提供することにより、書き込み電流Ｉｄをフィラメント安定期間Ｐ１において引き続きメモリセル１４０に通す。
【００１６】
第１セレクタ回路１１０は、１つまたは複数の第１選択トランジスタＴ１を含み、第２セレクタ回路１２０は、１つまたは複数の第２選択トランジスタＴ２を含む。図２Ａにおいて、各セレクタ回路が１つの選択トランジスタを含む場合を例として説明しているが、その数量は、本発明を限定するためのものではない。具体的に説明すると、第１選択トランジスタＴ１は、第１端子、第２端子、および制御端子を含む。第１選択トランジスタＴ１の第１端子は、ビット線ＢＬに接続され、第１選択トランジスタＴ１の第２端子は、メモリセル１４０に接続される。第１選択トランジスタＴ１の制御端子は、メモリコントローラ１３０に接続される。第２選択トランジスタＴ２は、第１端子、第２端子、および制御端子を含む。第２選択トランジスタＴ２の第１端子は、メモリセル１４０に接続され、第２選択トランジスタＴ１の第２端子は、ソース線ＳＬおよびメモリコントローラ１３０に接続される。
【００１７】
図２Ｂは、図２Ａの実施形態のメモリコントローラの機能ブロック概略図である。図２Ｂを参照すると、本実施形態のメモリコントローラ１３０は、論理制御回路１３２と、タイミング制御回路１３４と、電圧調節回路１３６と、電流感知回路１３８とを含む。論理制御回路１３２は、メモリコントローラ１３０のコア回路として、複数の設定値（例えば、既定電流値の設定、ステップ数の設定、およびフィラメント安定期間の時間長の設定）を受信するよう配置され、且つ電流感知回路１３８から出力された書き込み電流Ｉｄを比較するよう配置され、書き込み電流Ｉｄとこれらの設定値に基づいて、タイミング制御回路１３４および電圧調節回路１３６の操作を制御する。電圧調節回路１３６は、書き込み電流Ｉｄ、論理制御回路１３２の出力、およびタイミング制御回路１３４の出力に基づいて、制御電圧Ｖ１を調節および出力するよう配置される。タイミング制御回路１３４は、各信号のフィードバックタイミングおよびコントロールタイミングを制御するよう配置される。電流感知回路１３８は、書き込み電流Ｉｄを検出し、書き込み電流Ｉｄを論理制御回路１３２に出力するために使用される。ここで、電圧調節回路１３６および電流感知回路１３８は、アナログ式であってもよい。
【００１８】
図３は、本発明の１つの実施形態の書き込み電流の書き込みパルス幅期間の波形概略図である。本実施形態では、書き込みパルス幅期間Ｔ＿ＷＰＷにおいて、メモリコントローラ１３０は、第１セレクタ回路１１０に初期制御電圧Ｖｌｉ（図６に示す）を提供することにより、第１セレクタ回路１１０がメモリアレイの複数のメモリセル１４０に書き込み電流Ｉｄを提供できるようにして、各メモリセル１４０の抵抗値を書き込み電流Ｉｄの変化に応じて変化させる。メモリコントローラ１３０は、メモリセル１４０から書き込み電流Ｉｄを読み出し、メモリセル１４０から読み出した書き込み電流Ｉｄに基づいて、更新後の制御電圧Ｖ１を第１選択トランジスタＴ１の制御端子に印加する。メモリアレイにおいて同じ状態の複数のメモリセル１４０に書き込まれた書き込み電流Ｉｄが既定電流値Ｉｒｅｆを超過した後、メモリコントローラ１３０は、対応する制御電圧Ｖ１を固定された制御電圧Ｖ１fに設定し、固定された制御電圧Ｖ１fに基づいて、フィラメント安定期間Ｐ１において引き続き第１選択トランジスタＴ１の制御端子に固定された制御電圧Ｖ１fを提供することにより、これらのメモリセル１４０の書き込み電流Ｉｄをフィラメント安定期間Ｐ１において既定電流値Ｉｒｅｆに制限し、書き込み操作が完了する。本実施形態において、抵抗転移期間Ｐ０において、メモリコントローラ１３０が提供した制御電圧Ｖ１は、初期制御電圧Ｖｌｉから固定された制御電圧Ｖ１fまで斬増するため、各メモリセル１４０から読み出した電流（すなわち、書き込み電流Ｉｄ）は、制御電圧Ｖ１の上昇とともに斬増する。１つの実施形態において、図６に示すように、抵抗転移期間Ｐ０において、メモリコントローラ１３０が提供した制御電圧Ｖ１は、初期制御電圧Ｖｌｉから固定された制御電圧Ｖ１fよりも大きい最終制御電圧Ｖ１tまで斬増するため、各メモリセル１４０から読み出した電流（すなわち、書き込み電流Ｉｄ）は、制御電圧Ｖ１の上昇とともに既定電流値Ｉｒｅｆよりも大きい値まで斬増し、且つ最終制御電圧Ｖ１tに達した後、固定された制御電圧Ｖ１fまで下がるため、各メモリセル１４０から読み出した電流（すなわち、書き込み電流Ｉｄ）は、制御電圧Ｖ１の下降とともに既定電流値Ｉｒｅｆに等しい値まで低下する。
【００１９】
一般的に、メモリセルが形成工程または設定工程を経た後、セル電流の分布が不均一になることにより、ビット誤り率が高くなる可能性がある。しかも、この不均一なセル電流の分布は、メモリセルのプロセス上の変異によって起こる可能性がある。また、プロセス上の変異により、書き込みパルス幅期間Ｔ＿ＷＰＷにおいて異なるメモリセルから読み出した書き込み電流も、図３の符号３００で示した部分のように、異なる可能性がある。本発明の実施形態において、メモリアレイにおいて同じ状態の複数の書き込まれた書き込み電流Ｉｄを既定電流値Ｉｒｅｆに制限することにより、セル電流の分布をさらに均一にすることができ、フィラメント安定期間Ｐ１において引き続き第１選択トランジスタＴ１の制御端子に上述した固定された制御電圧Ｖ１fを提供することにより、メモリセルの導電フィラメント構造をさらに丈夫にすることができ、それにより、ビット誤り率を有効に下げることができる。また、本実施形態において、書き込みパルス幅期間において書き込み検証操作を行わないことにより、書き込みに必要な時間を短縮することができる。
【００２０】
図４は、本発明の別の実施形態の書き込み電流の書き込みパルス幅期間の波形概略図である。本実施形態において、書き込みパルス幅期間Ｔ＿ＷＰＷは、複数の抵抗転移期間とその後のフィラメント安定期間を含む。メモリコントローラ１３０は、各抵抗転移期間において、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１を提供し、且つ１つ前の抵抗転移期間の初期制御電圧は、１つ後の抵抗転移期間の初期制御電圧よりも小さい。これにより、書き込み電流Ｉｄは、既定電流値Ｉｒｅｆ１から既定電流値Ｉｒｅｆ２、既定電流値Ｉｒｅｆ３へと徐々に増加する。ここで、既定電流値Ｉｒｅｆ３は、既定電流値Ｉｒｅｆ２よりも大きく、且つ既定電流値Ｉｒｅｆ２は、既定電流値Ｉｒｅｆ１よりも大きい。上述した既定電流値の数量は、本発明を限定するためのものではない。
【００２１】
例を挙げて説明すると、書き込みパルス幅期間Ｔ＿は、抵抗転移期間Ｐ０、Ｐ２、Ｐ４、および各抵抗転移期間の後のフィラメント安定期間Ｐ１、Ｐ３、Ｐ５を含む。メモリコントローラ１３０は、抵抗転移期間Ｐ０において、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１を提供することにより、書き込み電流Ｉｄを抵抗転移期間Ｐ０において既定電流値Ｉｒｅｆ１まで徐々に上昇させ、最終的に、既定電流値Ｉｒｅｆ１（第１既定電流値）に制限する。続いて、メモリコントローラ１３０は、フィラメント安定期間Ｐ１において、第１選択トランジスタＴ１の制御端子に図６に示した固定された制御電圧Ｖ１fを提供することにより、書き込み電流Ｉｄをフィラメント安定期間Ｐ１において既定電流値Ｉｒｅｆ１に維持する。ここで、フィラメント安定期間Ｐ１の時間長は、抵抗転移期間Ｐ０の時間長よりも短い。続いて、メモリコントローラ１３０は、抵抗転移期間Ｐ２において、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１’を提供することにより、書き込み電流Ｉｄを抵抗転移期間Ｐ２において既定電流値Ｉｒｅｆ２まで徐々に上昇させ、最終的に、既定電流値Ｉｒｅｆ２（第２既定電流値）に制限する。続いて、メモリコントローラ１３０は、フィラメント安定期間Ｐ３において、第１選択トランジスタＴ１の制御端子に図６に示した固定された制御電圧Ｖ１’fを提供することにより、書き込み電流Ｉｄをフィラメント安定期間Ｐ３において既定電流値Ｉｒｅｆ２に維持する。ここで、既定電流値Ｉｒｅｆ２は、既定電流値Ｉｒｅｆ１よりも大きい。また、フィラメント安定期間Ｐ３の時間長は、抵抗転移期間Ｐ２の時間長よりも短い。同様にして、メモリコントローラ１３０は、抵抗転移期間Ｐ４において、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１”を提供することにより、書き込み電流Ｉｄを抵抗転移期間Ｐ４において既定電流値Ｉｒｅｆ３まで徐々に上昇させ、最終的に、既定電流値Ｉｒｅｆ３（第３既定電流値）に制限する。続いて、メモリコントローラ１３０は、フィラメント安定期間Ｐ５において、第１選択トランジスタＴ１の制御端子に図６に示した固定された制御電圧Ｖ１”fを提供することにより、書き込み電流Ｉｄをフィラメント安定期間Ｐ５において既定電流値Ｉｒｅｆ３に維持する。ここで、既定電流値Ｉｒｅｆ３は、既定電流値Ｉｒｅｆ２よりも大きい。また、フィラメント安定期間Ｐ５の時間長は、抵抗転移期間Ｐ４の時間長よりも短い。
【００２２】
図５Ａ〜図５Ｄは、本発明の１つの実施形態のメモリセルの異なる段階のフィラメント構造の概略図である。図４および図５を参照すると、抵抗転移期間Ｐ０において、メモリセル１４０が転移し（例えば、ＨＲＳからＬＲＳに変化する）、そのフィラメント分布は、図５Ａに示すように、比較的緩い。転移した後、メモリコントローラ１３０は、第１選択トランジスタＴ１の制御端子に固定された制御電圧Ｖ１fを引き続き印加して、書き込み電流Ｉｄをフィラメント安定期間Ｐ１において既定電流値Ｉｒｅｆ２に制限し、これにより、図５Ｂに示すように、メモリセル１４０のフィラメント分布は、フィラメント安定期間Ｐ１において、安定（stabilization）した状態に変化する。抵抗転移期間Ｐ２において、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１’を提供することにより、図５Ｃに示すように、緩い状態にあるフィラメントを再構成または復元させる。図５Ｃにおいて、Ｅは、電界方向を示し、ｅ−は、電子移動の方向を示す。続いて、フィラメント安定期間Ｐ３において、第１選択トランジスタＴ１の制御端子に固定された制御電圧Ｖ１’fを引き続き印加することにより、図５Ｄに示すように、メモリセル１４０のフィラメント分布を再度安定させる。
【００２３】
同様に、抵抗転移期間Ｐ４において、メモリセル１４０のフィラメント分布は、比較的緩い状態にある；フィラメント安定期間Ｐ５において、メモリセル１４０のフィラメント分布は、再度比較的安定する。つまり、本実施形態において、ステップ形態の制御電圧Ｖ１を第１選択トランジスタＴ１の制御端子に印加することにより、書き込み電流Ｉｄを抵抗転移期間Ｐ０、Ｐ２、Ｐ４に区切って既定電流値Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３まで徐々に変化させることができ、且つ書き込み電流Ｉｄをフィラメント安定期間Ｐ１、Ｐ３、Ｐ５においてそれぞれ既定電流値Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３に制限することができる。このような方法により、メモリセル１４０は、緩い状態と安定した状態を繰り返し経過するため、フィラメントをさらに丈夫にして、セル電流の分布をさらに均一にすることができ、ビット誤り率を下げることができる。
【００２４】
図４の実施形態において、３ステップを例にしているが、本発明はこれに限定されず、既定電流値の数と大きさは、実際の設計要求に応じて調整することができる。例えば、図３の実施形態において、メモリコントローラ１３０は、書き込み電流Ｉｄを既定電流値Ｉｒｅｆのみに制限する。すなわち、１ステップである。
【００２５】
図６は、本発明の１つの実施形態のメモリ保存装置の電圧および電流の波形概略図である。図２Ａおよび図６を参照すると、図６において、電圧Ｖ１、電圧Ｖ１’、電圧Ｖ１”は、第１選択トランジスタＴ１の制御端子に印加される制御電圧であり、電圧Ｖ２は、第２選択トランジスタＴ２の制御端子に印加される別の制御電圧であり、電圧Ｖ３は、メモリセル１４０のトランジスタＴ３の制御端子に印加されるワード線電圧である。電圧ＶＢＬ、ＶＳＬは、それぞれビット線ＢＬおよびソース線ＳＬに印加される電圧である。電圧Ｖ２、Ｖ３、ＶＢＬ、ＶＳＬは、メモリコントローラ１３０から提供されてもよく、あるいはメモリ保存装置１００のその他のメモリコントローラまたは電源供給装置から提供されてもよい。電圧Ｖｄは、第１選択トランジスタＴ１の第２端子の電圧である。
【００２６】
時間点ＴＡにおいて、メモリ保存装置１００は、初期状態にあり、電圧Ｖ１、Ｖ２、Ｖ３、ＶＢＬ、ＶＳＬは、いずれも０Ｖである。時間点ＴＢにおいて、電圧Ｖ２、Ｖ３が上昇するため、第２選択トランジスタＴ２およびトランジスタＴ３を同時に導通し、第２選択トランジスタＴ２およびトランジスタＴ３を完全にオンの状態（Fully On）にする。例えば、第２選択トランジスタＴ２の制御端子に高電位の電圧Ｖ２を印加し、且つソース線ＳＬに低電圧（例えば、設置電圧）を印加して、第２選択トランジスタＴ２を完全にオンにする。また、メモリセル１４０のトランジスタＴ３の制御端子に高電位のワード線電圧Ｖ３を印加して、メモリセル１４０のトランジスタＴ３を完全にオンにする。時間点ＴＣにおいて、電圧ＶＢＬが上昇するため、第１選択トランジスタＴ１の第１端子を電圧ＶＢＬまで上昇させる。ここで、電圧ＶＢＬのレベルは、書き込み電流Ｉｄのクランプを防ぐため、比較的高く設定してもよい。
【００２７】
時間点ｔ０において、既定電流値Ｉｒｅｆ１に基づいて、メモリコントローラ１３０は、第１選択トランジスタＴ１の制御端子に斬増する制御電圧Ｖ１を印加して、第１選択トランジスタＴ１を導通する。時間点ｔ０ａから時間点ｔ１にかけて（抵抗転移期間）、メモリセル１４０は、制御電圧Ｖ１および電圧ＶＢＬに基づいて転移を起こす。時間点ｔ１において、メモリコントローラ１３０は、制御電圧Ｖ１を固定された第１電圧レベルＬ１に下げることにより、書き込み電流Ｉｄを既定電流値Ｉｒｅｆ１に制限して、時間点ｔ２まで持続させる。固定された第１電圧レベルＬ１が印加する時間長（フィラメント安定期間）は、実際の設計要求に応じて、フィラメントを比較的安定させることができる。１つの実施形態において、時間点ｔ０から時間点ｔ１までをいくつかのピコ秒（picosecond）とする。１つの実施形態において、フィラメント安定期間の時間長（すなわち、固定された第１電圧レベルＬ１が印加する時間長）は、抵抗転移期間の時間長（すなわち、時間点ｔ０ａから時間点ｔ１までの時間長）よりも長い。
【００２８】
時間点ｔ２において、既定電流値Ｉｒｅｆ２に基づいて、メモリコントローラ１３０は、制御電圧Ｖ１’を第２電圧レベルＬ２よりも大きい値まで徐々に増加させる。本実施形態において、既定電流値Ｉｒｅｆ２は、既定電流値Ｉｒｅｆ１よりも大きく、且つ第２電圧レベルＬ２は、第１電圧レベルＬ１よりも大きい。時間点ｔ２から時間点ｔ３までを抵抗転移期間とし、フィラメントは、この期間において緩い状態にあり、再構成または復元を行う。
【００２９】
同様に、時間点ｔ３から時間点ｔ４にかけて、制御電圧Ｖ１’を固定された第２電圧レベルＬ２に下げることにより、書き込み電流Ｉｄを既定電流値Ｉｒｅｆ２に制限するため、メモリセル１４０は、再度安定した状態になる。同様に、時間点ｔ４から時間点ｔ５にかけて（抵抗転移期間）、既定電流値Ｉｒｅｆ３に基づいて、メモリコントローラ１３０は、制御電圧Ｖ１”を第３電圧レベルＬ３よりも大きい値まで徐々に増加させるため、メモリセル１４０のフィラメントは、再度緩い状態になる。続いて、時間点ｔ５から時間点ｔ６にかけて、制御電圧Ｖ１”を固定された第３電圧レベルＬ３に下げることにより、書き込み電流Ｉｄを既定電流値Ｉｒｅｆ３に制限するため、メモリセル１４０のフィラメントは、再度安定した状態になる。既定電流値Ｉｒｅｆ３は、既定電流値Ｉｒｅｆ２よりも大きく、且つ第３電圧レベルＬ３は、第２電圧レベルＬ２よりも大きい。つまり、本実施形態において、制御電圧Ｖ１、Ｖ１’、Ｖ１”は、時間とともに段階的に増加するステップ電圧であり、第１電圧レベルＬ１から順番に第２電圧レベルＬ２、第３電圧レベルＬ３へと増加する。
【００３０】
図７は、本発明の１つの実施形態の抵抗変化型メモリ保存装置の操作方法のステップフロー図である。図２Ａ、図４、図６、および図７を参照すると、本実施形態の操作方法は、少なくとも図２Ａの抵抗変化型メモリ保存装置１００に適用されるが、本発明はこれに限定されない。図２Ａの抵抗変化型メモリ保存装置１００を例に挙げて説明すると、ステップＳ１００において、メモリコントローラ１３０は、書き込みパルス幅期間の第１抵抗転移期間において、第１選択トランジスタＴ１の制御端子に対し、第１電圧レベルＬ１まで徐々に変化する制御電圧Ｖ１を提供し、且つその後の第１フィラメント安定期間において、メモリコントローラ１３０は、第１選択トランジスタＴ１の制御端子に対し、固定された第１電圧レベルＬ１を提供して、書き込み電流Ｉｄを第１既定電流値Ｉｒｅｆ１に制限する。ステップＳ１１０において、メモリコントローラ１３０は、書き込みパルス幅期間の第２抵抗転移期間において、第１選択トランジスタＴ１の制御端子に対し、第２電圧レベルＬ２まで徐々に変化する制御電圧Ｖ１を提供し、且つその後の第２フィラメント安定期間において、メモリコントローラ１３０は、第１選択トランジスタＴ１の制御端子に対し、固定された第２電圧レベルＬ２を提供して、書き込み電流Ｉｄを第２既定電流値Ｉｒｅｆ２に制限する。第２電圧レベルＬ２は、第１電圧レベルＬ１よりも大きく、且つ第２既定電流値Ｉｒｅｆ２は、第１既定電流値Ｉｒｅｆ１よりも大きい。
【００３１】
また、本発明の実施形態の抵抗変化型メモリ保存装置の操作方法は、図１〜図６の実施形態の説明から十分な教示、提案、および実施説明を得ることができるため、ここでは繰り返し説明しない。また、本発明の実施形態の抵抗変化型メモリ保存装置の操作方法は、少なくともシングルレベルセル（Single-Level Cell, SLC）のメモリ保存装置またはマルチレベルセル（Multi-Level Cell, MLC）のメモリ保存装置に応用することができるが、本発明はこれに限定されない。本発明の実施形態の抵抗変化型メモリ保存装置の操作方法は、また、１回のみ書き込み可能（One-time programmable, OTP）なメモリ保存装置または再書き込み可能（Multi-time programmable, MTP）なメモリ保存装置にも応用することができるが、本発明はこれに限定されない。
【００３２】
以上のように、本発明の実施形態において、メモリコントローラは、制御電圧を第１選択トランジスタの制御端子に印加し、書き込みパルス幅期間の抵抗転移期間において、書き込み電流を既定電流値まで徐々に変化させ、書き込みパルス幅期間のフィラメント安定期間において、書き込み電流を１つまたは複数の既定電流値に制限する。フィラメント安定期間において、書き込み電流を１つまたは複数の既定電流値に制限することによって、セル電流の分布をさらに均一にすることができ、且つメモリセルの導電フィラメント構造をさらに丈夫にして、ビット誤り率を有効に下げることができる。
【００３３】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００３４】
本発明は、抵抗変化型メモリ保存装置およびその操作方法を提供する。
【符号の説明】
【００３５】
１００  抵抗変化型メモリ保存装置
１１０  第１セレクタ回路
１２０  第２セレクタ回路
１３０  メモリコントローラ
１３２  論理制御回路
１３４  タイミング制御回路
１３６  電圧調節回路
１３８  電流感知回路
１４０  メモリセル
３００  メモリセルの転移
ＢＬ  ビット線
Ｅ  電界方向
ｅ−  電子移動の方向
Ｉｄ  書き込み電流
Ｉｒｅｆ、Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３  既定電流値
Ｌ１、Ｌ２、Ｌ３  電圧レベル
Ｐ０、Ｐ２、Ｐ４  抵抗転移期間
Ｐ１、Ｐ３、Ｐ５  フィラメント安定期間
Ｒ  メモリセルの抵抗
Ｓ１００、Ｓ１１０  方法ステップ
ＳＬ  ソース線
Ｔ１  第１選択トランジスタ
Ｔ２  第２選択トランジスタ
Ｔ３  メモリセルのトランジスタ
ＴＡ、ＴＢ、ＴＣ、ｔ０、ｔ０ａ、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６  時間点
Ｔ＿ＷＰＷ  書き込みパルス幅期間
Ｖ１  制御電圧
Ｖ２  電圧
Ｖ３  ワード線電圧
ＶＢＬ、ＶＳＬ、Ｖｄ  電圧
【要約】
【課題】ビット誤り率を有効に下げることのできる抵抗変化型メモリ保存装置およびその操作方法を提供する。
【解決手段】抵抗変化型メモリ保存装置は、メモリセルと、選択トランジスタと、メモリコントローラとを含む。メモリセルは、書き込みパルス幅期間において、書き込み電流を出力する。選択トランジスタは、メモリセルに接続される。メモリコントローラは、選択トランジスタおよびメモリセルに接続される。メモリコントローラは、書き込みパルス幅期間の抵抗転移期間において、既定電圧レベルまで徐々に変化する制御電圧を選択トランジスタの制御端子に印加し、且つ抵抗転移期間の後のフィラメント安定期間において、前記制御電圧を前記既定電圧レベルに設定して、書き込み電流を既定電流値に制限するために使用される。また、抵抗変化型メモリ保存装置の操作方法も提出する。
【選択図】図７【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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