(57)【特許請求の範囲】
【請求項１】
シングルスロープアナログデジタル変換器であって：
正入力と、直線的に増加するランプ電圧信号を受信する負入力と比較器出力とを有する比較器；
カウンタ；
前記カウンタの出力に接続され、トリガ入力を含むラッチ；及び
前記比較器出力に結合されたパルス発生器であり、前記負入力上の前記ランプ電圧信号が前記正入力上の電圧レベルを下回る電圧レベルから前記正入力上の前記電圧レベルを上回る電圧レベルへと遷移するたびに所定幅のパルスを発生して前記トリガ入力へ提供するパルス発生器；
を含み、
前記パルス発生器は前記トリガ入力に結合されたパルス発生器出力を含み、前記パルス発生器は第1論理ゲート入力及び第２論理ゲート入力を有するゲートを含み；
前記第１論理ゲート入力は前記比較器出力に結合され、前記第２論理ゲート入力は遅延素子を介して前記比較器出力に結合され、
前記ラッチは、前記パルスの受信時以外にはラッチモードにあり電力を消費しない、
シングルスロープアナログデジタル変換器。
【請求項２】
前記比較器出力の前記遅延素子の出力は反転されて前記第２論理ゲート入力に提供される、請求項１に記載のシングルスロープアナログデジタル変換器。
【請求項３】
前記パルス発生器は、第１パルス発生器入力を有し、さらに、
前記遅延素子と直列に接続されたインバータ；
を有し、
前記インバータ及び前記遅延素子が前記第１パルス発生器入力と前記第２論理ゲート入力との間に接続された、請求項２に記載のシングルスロープアナログデジタル変換器。
【請求項４】
前記カウンタがグレイカウンタである、請求項１に記載のシングルスロープアナログデジタル変換器。
【請求項５】
前記比較器が、
第１正入力と第１負入力と第１比較器出力とを有する第１比較器；
第２正入力と第２負入力と第２比較器出力とを有する第２比較器；
を有し、
前記第２負入力が前記第１負入力に接続された、請求項１に記載のシングルスロープアナログデジタル変換器。
【請求項６】
シングルスロープアナログデジタル変換器であって：
正入力と、直線的に増加する第１ランプ電圧信号を受信する負入力と第１比較器出力とを有する第１比較器；
第１カウンタ；
前記第１カウンタの出力に接続され、第１トリガ入力を含む第１ラッチ；
前記第１比較器出力に結合された第１パルス発生器であり、前記第１比較器の前記負入力上の前記第１ランプ電圧信号が前記第１比較器の前記正入力上の電圧レベルを下回る電圧レベルから前記第１比較器の前記正入力上の前記電圧レベルを上回る電圧レベルへと遷移するたびに所定幅のパルスを発生して前記第１トリガ入力へ提供する第１パルス発生器；
正入力と、直線的に増加する第２ランプ電圧信号を受信する負入力と第２比較器出力とを有する第２比較器；
第２カウンタ；
前記第２カウンタの出力に接続され、第２トリガ入力を含む第２ラッチ；
前記第２比較器出力に結合された第２パルス発生器であり、前記第２比較器の前記負入力上の前記第２ランプ電圧信号が前記第２比較器の前記正入力上の電圧レベルを下回る電圧レベルから前記第２比較器の前記正入力上の前記電圧レベルを上回る電圧レベルへと遷移するたびに所定幅のパルスを発生して前記第２トリガ入力へ提供する第２パルス発生器；
を含み、
前記第１パルス発生器は前記第１ラッチの前記第１トリガ入力に結合された第１パルス発生器出力を含み、前記第１パルス発生器は第1論理ゲート入力及び第２論理ゲート入力を有するゲートを含み；
前記第１論理ゲート入力は前記第１比較器出力に結合され、前記第２論理ゲート入力は遅延素子を介して前記第１比較器出力に結合され、
前記第１及び第２ラッチは、前記パルスの受信時以外にはラッチモードにあり電力を消費しない、
シングルスロープアナログデジタル変換器。
【請求項７】
前記第１比較器出力の前記遅延素子の出力は反転されて前記第２論理ゲート入力に提供される、請求項６に記載のシングルスロープアナログデジタル変換器。
【請求項８】
前記第１パルス発生器は、第１パルス発生器入力を有し、さらに、
前記遅延素子と直列に接続されたインバータ；
を有し、
前記インバータ及び前記遅延素子が前記第１パルス発生器入力と前記第２論理ゲート入力との間に接続された、請求項７に記載のシングルスロープアナログデジタル変換器。
【請求項９】
前記第１カウンタ及び前記第２カウンタのうちの少なくとも１つがグレイカウンタである、請求項６に記載のシングルスロープアナログデジタル変換器。
【請求項１０】
前記第２比較器の前記負入力が前記第１比較器の前記負入力に接続された、請求項６に記載のシングルスロープアナログデジタル変換器。
【請求項１１】
画像検出器であって：
第１ユニットセル出力を有する第１ユニットセルを含む検出器ユニットセルの配列；及び
前記第１ユニットセル出力に結合されたシングルスロープアナログデジタル変換器；
を含み、
前記シングルスロープアナログデジタル変換器が、
前記第１ユニットセル出力に接続された正入力と、直線的に増加するランプ電圧信号を受信する負入力と比較器出力とを有する比較器；
カウンタ；
前記カウンタの出力に接続され、トリガ入力を含むラッチ；及び
前記比較器出力に結合されたパルス発生器であり、前記負入力上の前記ランプ電圧信号が前記正入力上の電圧レベルを下回る電圧レベルから前記正入力上の前記電圧レベルを上回る電圧レベルへと遷移するたびに所定幅のパルスを発生して前記トリガ入力へ提供するパルス発生器；
を含み、
前記パルス発生器は前記トリガ入力に結合されたパルス発生器出力を含み、前記パルス発生器は第1論理ゲート入力及び第２論理ゲート入力を有するゲートを含み；
前記第１論理ゲート入力は前記比較器出力に結合され、前記第２論理ゲート入力は遅延素子を介して前記比較器出力に結合される、
前記ラッチは、前記パルスの受信時以外にはラッチモードにあり電力を消費しない、
画像検出器。
【請求項１２】
前記比較器出力の前記遅延素子の出力は反転されて前記第２論理ゲート入力に提供される、請求項１１に記載の画像検出器。
【請求項１３】
前記パルス発生器は、第１パルス発生器入力を有し、さらに、
前記遅延素子と直列に接続されたインバータ；
を有し、
前記インバータ及び前記遅延素子が前記第１パルス発生器入力と前記第２論理ゲート入力との間に接続された、請求項１１に記載の画像検出器。
【請求項１４】
前記カウンタがグレイカウンタである、請求項１１に記載の画像検出器。
【請求項１５】
前記比較器が、
第１正入力と第１負入力と第１比較器出力とを有する第１比較器；
第２正入力と第２負入力と第２比較器出力とを有する第２比較器；
を有し、
前記第２負入力が前記第１負入力に接続された、請求項１１に記載の画像検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アナログ−デジタル変換器（ADC）、特に低電力ADCに関する。
【０００２】
最近の数年間にわたり、ますます高解像度化された電子光学センサが開発されてきた。そのような検出器又はセンサは、記憶又は変更される必要がある異なる動作モード又は設定を有することがある。
【０００３】
特に、そのようなセンサは、ピクセルのアレイによって受信された情報を読み出す読み出し集積回路（ROIC）を含むことがある。
【０００４】
多くのROICは、赤外線イメージングに使用されることがあり、画像品質を改善するために極低温温度（cryogenic  temperatures）への冷却を必要とする。ROIC上の電力散逸は、これらの用途にとって極めて重要である。何故ならば、現在の冷却器は効率が低く、アセンブリ全体が移動可能（例えば、自動車、航空機、宇宙船）であり得、システム電力が制限されてしまうからである。
【０００５】
伝統的に、多くのROICは、シングルスロープ（single-slope）(SS)又はダブルスロープ（double-slope）(DS)アナログ−デジタル変換器を利用する。
【０００６】
従来のSS-ADC設計は、グレイコードカウンタ値（graycode  counter  value）をラッチ（例えば、メモリ）内に直接ラッチする比較器出力を使用する。該比較器への1つの入力は、静止値で始まり、その後経時的に増加する電圧ランプである。グレイコードカウンタは、カウントを開始し、電圧が上昇するとカウントアップする。比較器への他の入力は、デジタル値に変換する必要のあるアナログ値である。ランプ入力がアナログ値と交差する(すなわち、より大きくなる)と、比較器はグレイコードカウンタ値を変更する。この値の変更は、ラッチに直接に接続され、グレイコードカウンタ値をラッチ内に格納させるために使用される。このような回路は、一般に、その意図された目的のために機能するが、以下でさらに詳しく説明するように、低電力環境で使用される場合には欠点を有することがある。
【発明の概要】
【課題を解決するための手段】
【０００７】
一実施形態によれば、シングルスロープアナログデジタル変換器（ADC）が開示されている。この実施形態のシングルスロープADCは、正入力及び負入力及び比較器出力を有する比較器と、カウンタと、カウンタの出力に接続されトリガ入力を含むラッチとを含む。シングルスロープADCは、また、比較器出力に結合されたパルス発生器を含む。パルス発生器は、負入力上の信号が正入力上の電圧レベルより低い電圧レベルから正入力上の電圧レベルより高い電圧レベルへと遷移するたびに、定義された幅のパルスを生成する。
【０００８】
別の実施形態によれば、シングルスロープアナログデジタル変換器が、正入力と負入力と第１比較器出力とを有する第１比較器と、第１カウンタと、第１カウンタの出力に接続され第１トリガ入力を含む第１ラッチと、第１比較器出力に結合された第１パルス発生器を含む。第１パルス発生器は、第１比較器の負入力上の信号が第１比較器の正入力上の電圧レベルより低い電圧レベルから第１比較器の正入力上の電圧レベルより高い電圧レベルへと遷移するたびに、定義された幅のパルスを発生する。シングルスロープアナログデジタル変換器は、さらに、正入力と負入力と第２比較器出力とを有する第２比較器と、第２カウンタと、第２カウンタの出力に接続され第２トリガ入力を含む第２ラッチと、第２比較器出力に結合された第２パルス発生器とを含む。第２パルス発生器は、第２比較器の負入力上の信号が第２比較器の正入力上の電圧レベルより低い電圧レベルから第２比較器の正入力上の電圧レベルより高い電圧レベルへと遷移するたびに、定義された幅のパルスを発生する。
【０００９】
更に別の実施形態によれば、画像検出器が開示されている。画像検出器は、第１ユニットセル出力を有する第１ユニットセルを含む検出器ユニットセルの配列と、第１ユニットセル出力に結合されたシングルスロープアナログデジタル変換器（ADC）とを含む。このADCは、前記の２つの実施形態のうちのいずれかのADCであって良い。
【００１０】
追加の特徴及び利点が、本発明の技術によって実現される。本発明の他の実施形態及び態様は、本明細書に詳細に記載されており、請求項に係る発明の一部とみなされる。
【００１１】
本開示をより完全に理解するために、添付の図面及び詳細な説明に関連して、以下の簡単な説明を参照する。ここで、同様の参照番号は同様の部材を表す。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る画像検出器を示す概略図である。
【図２】従来技術によるSS-ADCを示す概略図である。
【図３】図２のSS-ADCの動作中のタイミング図を示す。
【図４】一実施形態のSS-ADCを示す概略図である。
【図５】図４のSS-ADCの動作中のタイミング図を示す。
【図６】本明細書で開示したSS-ADCにおいて使用され得るパルス発生器の一例を示す。
【発明を実施するための形態】
【００１３】
後述するように、ROIC  (又は他の回路)が、その中に1つ以上のSS-ADCを含んでもよい。航空宇宙用途又は宇宙用途などの場合には、電力使用を最小限にする必要があるが、従来技術のSS-ADCは、そのような用途において所望以上に電力を使用することがある。
【００１４】
図1は、実施形態に従った画像検出器100を示す概略図である。このような検出器100は、例えば、人工衛星又は航空機のような他の航空機搭載装置に配備されてもよい。画像検出器100は、焦点面アレイ（focal  plane  array  (FPA)）、能動画素センサ（active  pixel  sensor  (APS)）、又は任意の他の適切なエネルギー波長感知装置であってもよい。画像検出器100は、デジタルカメラ、ビデオカメラその他の類似装置のような、写真及び／又は画像捕捉装置の構成要素として使用することができる。画像検出器100は、検出デバイス120及びROIC  140を含んでもよい。
【００１５】
検出デバイス120は、X×Yマトリクスに配置された感光性／エネルギー波長センシティブ検出器ユニットセル160のアレイを含む。検出器ユニットセル160の各々は、検出器ユニットセル160に入射する光に応答して、電荷を蓄積するか、或いは電流及び／又は電圧を生成することができ、捕獲された電子画像内の画素（pixel）に対応することができる。検出器ユニットセル160のうちの1つ以上は、光起電検出器(例えば、光起電性単一吸収体検出器又は光起電性マルチ吸収体検出器)、障壁デバイス検出器、位置センシティブ検出器(PSD)、又は他の適切な検出器を含んでもよい。検出器ユニットセル160は、任意の適切な材料、ドーパント濃度、層の数、層の厚さ、及び／又は光検出器のタイプに基づいて選択された他の特性を含むことができる。
【００１６】
ROIC  140は、入射光を処理するために(例えば、入射光を表す画像を生成するために)使用することができる。例えば、ROIC  140は、検出デバイス120とインターフェースして、検出器ユニットセル160に入射する光に応答して蓄積された電荷又は生成された電流及び／又は電圧のような信号を受信する。一実施形態では、電流／電圧をデジタル値に変換するSS-ADC  200が提供される。SS-ADC  200は、図1に示すように、検出デバイス120に一体化されていてもよく、ROIC  140に一体化されていてもよく、或いは画像検出器100内の別個の要素であってもよい。
【００１７】
ROIC  140は、画像処理ユニットを含んでもよく、また、受信信号を電子画像に変換するように動作可能なハードウェア、ソフトウェア又はファームウェアの組み合わせを含んでもよい。
【００１８】
ROIC  140は、検出器ユニットセル160のX×Yマトリクスのカイラル配向（chiral  orientation）に対応するX×Yマトリクスに配置されたROICユニットセルのアレイを含んでもよい。かくして、各ROIC単位セルは、直接金属間相互接続又はインジウム相互接続（indium  interconnects）のような1つ以上の直接ボンド相互接続（direct  bond  interconnects）によって、対応する検出器単位セル160と相互接続することができる。
【００１９】
図２は、例えば、2つの異なるピクセル又は単位セル160のような2つの異なる電圧源から値を読み取るために使用され得る、例示的なSS-ADC  200を示す。一般に、ランプ電圧が比較器に印加され、ランプ電圧が電圧源により提供される電圧を超えると、比較器は状態を変化させ(この場合、高から低)、これによりカウンタ値がラッチ内に記憶される。ランプ電圧は時間とともに直線的に増加する。従って、カウンタ値又は時間値と、その値を記憶させる電圧との間には直線的な関係がある。このようにして、(ランプ電圧の反対側に)比較器に入力された電圧は、アナログ値からデジタル値へと変換される。２つのADCのみが図示されているが、実用的な実装は、並列に動作する何千ものSS-ADCを実装する。ランプ(212)及びカウンタ(206)は、すべてのADCに共通であるが、比較器(210)及びラッチ(204)のみが複製される。
【００２０】
より詳細に、図２及び図３を参照すると、SS-ADC  200は、本明細書でラッチA及びラッチBとも呼ばれ得る第1記憶ラッチ及び第２記憶ラッチ202、204を含む。これらのラッチ202、204は、任意のビット長であってよい。ラッチ202、204は両方とも、一実施形態ではグレイコードカウンタであるカウンタ206の出力に結合される入力を有する。グレイコードは、2つの連続した値が1ビット(2進数)のみ異なる2進数体系である。もちろん、カウンタ206は他のデジタル計数方式を利用することができる。理解されるように、カウンタ206及び電圧ランプは、それらが確実に同期されるように、共通のリセット(図示せず)を共有することができる。
【００２１】
ラッチ202、204の各々は、特定の信号を受信したときにカウンタ206の値をそこに記憶させるトリガ入力(それぞれ224、226)を有する。本明細書に示す特定の例では、第1比較器（すなわち、比較器A）208がトリガ入力224に接続される。第1比較器208の出力が低くなる(例えば、入力212上のランプ電圧が第1比較器208への入力214上の電圧(電圧A)を超える)とき、カウンタ206の値が第1ラッチ202内に記憶される。同様に、第２比較器(すなわち、比較器B)210は、第２ラッチ204のトリガ入力226に接続される。第２比較器210の出力が低くなる(例えば、入力212上のランプ電圧が第２比較器210への入力216上の電圧(電圧B)を超える)と、カウンタ206の値が第１ラッチ202内に記憶される。両方の場合において、記憶された値は、次のリセットまで保持され、それぞれ、出力であるラッチA及びラッチBによって示されるように出力され得る。上述のように、比較器208への入力214上の電圧Aは、第１単位セル160から出力され得、比較器210への入力216上の電圧Bは、第２単位セル160から出力され得る。
【００２２】
動作中、各ラッチ202、204は、値を記憶するか、或いはそれを通してカウンタ値を通過させることができる。値を通過させるとき(例えば、ラッチが透明であるとき)、ラッチモードにおけるよりも大きな電力を消費することが見出された。このことを図３に示す。図３では、信号ラッチB(例えば、第２ラッチ204に記憶されたグレイコード値)が、第１期間270の間に「透明」であり、第２期間272の間にラッチされる。透明モードからラッチモードへの遷移を引き起こすのは、信号Comp  B(比較器210からの出力)の高から低への遷移である。
【００２３】
一実施形態では、図４及び図５を参照すると、値が記憶されていない場合に、ラッチ(第1及び第２ラッチ302、304)を透明モードに維持するのではなく、短い時間間隔パルス(例えば1ns)を提供することが、新しい値をラッチに記憶するのに十分である。特に、各ラッチ302、304には、パルス(Ping  A及びPing  Bとして示される)が供給される。パルスPing  A、Ping  Bの立ち下がりエッジにより、カウンタ306の値がそれぞれのラッチ302、304に記憶される。このようにして、各ラッチ302、304は、パルスが提示されないときには、常に(例えば、図３の時間期間270、272)「ラッチされた」モードのままである。図５において、その時間間隔は、時間間隔574として示され、Ping  Bが「高」である時間に対応する。Ping  Aの第１ラッチ302に対する効果は、Ping  Bが第２ラッチ304に対して有する効果と同じであるが、図面の明りょう性のために図５には完全には示されていないことを理解されたい。このようにして、SS-ADC  300により使用される電力は、図２のSS-ADC  200よりも小さい。図面には２つの値のみが記憶されているように示されている(例えば、２つのラッチのみが示されている)が、これは限定的なものではなく、本明細書の教示は、1つ以上の値をアナログからデジタルへと変換することができる任意のSS-ADCに適用されることを理解されたい。
【００２４】
より詳細に、及び図４及び図５を参照すると、SS-ADC  300は、本明細書でラッチA及びラッチBとも呼ばれ得る第1及び第２記憶ラッチ302、304を含む。これらのラッチ302、304は、任意のビット長であってよい。両方のラッチ302、304は、一実施形態ではグレイコードカウンタであるカウンタ306の出力に結合された入力を有する。グレイコードは、２つの連続した値が1ビット(２進数)のみ異なる２進数体系である。もちろん、カウンタ306は他のデジタル計数方式を利用することができる。理解されるように、カウンタ306と、後述するような２つの比較器に印加される電圧ランプとは、共通のリセット(図示せず)を共有して、それらが確実に同期されるようにすることができる。
【００２５】
ラッチ302、304の各々は、特定の信号を受信すると、カウンタ206の値をそこに記憶させるトリガ入力(それぞれ324、326)を有する。
【００２６】
本明細書に示す特定の例では、第１比較器(又は比較器A)308は、パルス発生器320aを介して第１ラッチ302のトリガ入力324に接続される。第１比較器308の出力が低くなる(例えば、入力312上のランプ電圧が第１比較器308への入力314上の電圧(電圧A)を超える)と、パルス発生器320aはパルス(ピンA)を発生する。パルスはトリガ入力324へと供給され、カウンタ306の値が第１ラッチ302内に記憶される。同様に、第２比較器(すなわち、比較器B)310は、パルス発生器320bを介して第２ラッチ304のトリガ入力326に接続される。第２比較器310の出力が低くなる(例えば、入力312上のランプ電圧が第２比較器310への入力316上の電圧(電圧B)を超える)と、第２パルス発生器320bはPing  Bを生成し、カウンタ306の値は第２ラッチ304内に記憶される。両方の場合において、記憶された値は、次のリセットまで保持され、それぞれ、出力ラッチA及び出力ラッチBによって示されるように出力され得る。上述のように、比較器308への入力314上の電圧Aは、第１単位セル160から出力され得、比較器310への入力316上の電圧Bは、第２単位セル160から出力され得る。第1及び第２比較器308、310は、両方とも、図４にそれらに示される（＋）及び（−）記号によって指示されるように、正及び負の入力を含む。
【００２７】
動作において、各ラッチ302、304は、値を記憶するか、或いはその値を通過させることができる。値を通過させるとき(例えば、ラッチが透明なとき)、ラッチモードにおけるよりも大きな電力を消費することが見出された。
【００２８】
図４に示す実施形態(及び図5を参照)では、ラッチ302、304は、短時間の間、高パルス(Ping  A又はB)のみを受信する。かくして、両方の時間フレーム570及び572(Ping  A及びPing  Bが両方とも低い場合)において、ラッチ302、304は、ラッチモードにある。図２の実施形態と比較して、より長い時間ラッチモードであるため、図４の実施形態は、より少ない電力を使用する。すなわち、第２ラッチ304は、時間間隔574の間(例えば、Ping  Bが高のとき)のみ、通過モードにある。別途説明してはいないが、同様の動作が、第１ラッチ302で生じる(例えば、Ping  Aが高い場合にのみ通過モードにある)ことが理解される。
【００２９】
図6は、パルス発生器320の例の1つの概略図を示す。パルス発生器320は、比較器からの入力として、比較信号Compを受信し、Pingとして示された出力パルスを生成する。Comp及びPingは、各個々のチャネル(例えば、Comp  A及びPing  Aなど)について、図5に上述したものと同じである。
【００３０】
パルス発生器320は、２つの入力を有するNORゲート344を含む。入力の1つ(入力360)は、入力Compに(この場合は直接)接続される。他の入力(入力362)は、Compの遅延された遅延バージョン又は遅延され且つ反転されたバージョンに接続される。このことは、入力CompとNORゲート344の入力362との間に、遅延素子340とインバータ342とを直列に接続することによって達成することができる。遅延量は、遅延素子340の形成の仕方によって選択することができる。遅延素子は、代表的には、意図的に長い伝搬遅延を有するように設計され得る論理インバータのシーケンスである。半導体ファウンドリーによって提供されるいくつかの標準セルライブラリは、入力遷移の1ns、2ns又は3ns後に出力遷移を提供する特定の遅延バッファを含む。遅延はまた、インバータ342の通過の遅延によりわずかに影響され得るが、これは、いくつかの例では無視することができる。
【００３１】
特許請求の範囲に記載した構造、材料、行為及び全てのミーンズプラスファンクション又はステッププラスファンクション要素の等価物は、他の特許請求の範囲に記載された要素と組み合わせた全ての構造、材料、又はファンクション実行動作を含む。本発明の記述は、図示及び説明の目的で提示されたが、開示された形態の本発明を網羅的に又は限定することを意図したものではない。本発明の範囲及び精神から逸脱することなく、当業者には多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明し、当業者が、意図される特定の用途に適した種々の修正を施した種々の実施形態について本発明を理解することを可能にするために選択され、説明された。
【００３２】
本発明の好ましい実施形態を説明してきたが、当業者は、現在及び将来とも、以下の請求項の範囲内で種々の改善及び強化を行うことができることが理解されるであろう。これらの請求項は、最初に記載された発明に対する適切な保護を維持すると解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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