(57)【特許請求の範囲】
【請求項１】
ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、        
前記半導体スイッチング素子のオンオフ指令を生成する制御部と、
前記半導体スイッチング素子のゲート端子と前記ゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、
前記ゲート電源部の正側電位と直接接続された第１のトランジスタ、および前記ゲート電源部の負側電位と直接接続された第２のトランジスタを備え、前記ゲート端子と前記基準端子間に前記ゲート電源部が生成した前記電圧を印加するゲート駆動部と、
前記ゲート電源部の負側電位または正側電位を基準として、前記半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗および前記第１のトランジスタからなる回路、または前記ゲート抵抗および前記第２のトランジスタからなる回路の両端子間に発生する電圧に基づいて、前記半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、
を備えた半導体駆動装置。
【請求項２】
ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、        
前記半導体スイッチング素子のオンオフ指令を生成する制御部と、
前記半導体スイッチング素子のゲート端子と前記ゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、
前記ゲート端子と前記基準端子間に前記ゲート電源部が生成した前記電圧を印加するゲート駆動部と、
前記ゲート電源部の負側電位または正側電位を基準として、前記半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、前記半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、
を備え、
前記ゲート端子と、前記ゲート電源部の前記正側電位と前記負側電位のうち前記ゲートリーク電流検出部が基準とする電位の接続点とを接続する第１放電抵抗と、                      
前記基準端子と、前記正側電位または前記負側電位のいずれか一方の接続点とを接続する第２放電抵抗と、
を備えた半導体駆動装置。
【請求項３】
前記制御部は、前記半導体スイッチング素子がオンオフ動作を繰り返すスイッチング動作中において、
前記半導体スイッチング素子のゲート電位が前記正側電位または前記負側電位のうち前記ゲートリーク電流検出部が基準とする電位に固定されている期間中に、
前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値に基づいて、前記半導体スイッチング素子のゲート耐圧の劣化を診断する請求項１または請求項２に記載の半導体駆動装置。
【請求項４】
前記制御部は、前記半導体スイッチング素子がオンオフ動作を停止しているスイッチング停止中において、
前記半導体スイッチング素子のゲート電位が前記正側電位または前記負側電位のうち前記ゲートリーク電流検出部が基準とする電位に固定されている期間中に、
前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値に基づいて、前記半導体スイッチング素子のゲート耐圧の劣化を診断する請求項１または請求項２に記載の半導体駆動装置。
【請求項５】
ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、        
前記半導体スイッチング素子のオンオフ指令を生成する制御部と、
前記半導体スイッチング素子のゲート端子と前記ゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、
前記ゲート端子と前記基準端子間に前記ゲート電源部が生成した前記電圧を印加するゲート駆動部と、
前記ゲート電源部の負側電位または正側電位を基準として、前記半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、前記半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、
を備え、
前記半導体スイッチング素子が２相以上の電力変換に適用され、
前記制御部は、前記半導体スイッチング素子のゲート電位が前記正側電位に固定されている期間中に、前記半導体スイッチング素子をゼロベクトル状態とし、
前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値に基づいて、前記半導体スイッチング素子のゲート耐圧の劣化を診断する半導体駆動装置。
【請求項６】
ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、        
前記半導体スイッチング素子のオンオフ指令を生成する制御部と、
前記半導体スイッチング素子のゲート端子と前記ゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、
前記ゲート端子と前記基準端子間に前記ゲート電源部が生成した前記電圧を印加するゲート駆動部と、
前記ゲート電源部の負側電位または正側電位を基準として、前記半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、前記半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、
を備え、
前記ゲート駆動部は、前記ゲートリーク電流検出部が前記ゲートリーク電流の検出に使用する前記ゲート抵抗の切替機構を備え、
前記制御部は、前記ゲート抵抗を切り替えて前記ゲート抵抗の値を大きくした期間中に前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値に基づいて、前記半導体スイッチング素子のゲート耐圧の劣化を診断する半導体駆動装置。
【請求項７】
前記制御部は、前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値が前記半導体スイッチング素子の特性から定めた基準値を超える場合、または前記ゲートリーク電流検出部が検出した前記ゲートリーク電流の値の増加量が基準増加量を超える場合に、劣化判定信号を生成し、前記劣化判定信号の発生を記録または表示する請求項１から請求項６のいずれか１項に記載の半導体駆動装置。
【請求項８】
前記制御部は、さらに、前記半導体スイッチング素子のスイッチング動作を停止する、スイッチング動作の周期を低減する、スイッチング動作の変調方式あるいは変調率を変更する、半導体駆動装置の負荷電流を低減する、のいずれを行うように制御する請求項７に記載の半導体駆動装置。
【請求項９】
請求項１から請求項８のいずれか１項に記載の半導体駆動装置を有し、入力される電力を変換して出力するために、直列に接続された上アーム及び下アームの主半導体スイッチング素子により構成された電力変換部を備えた電力変換装置。
【請求項１０】
前記電力変換部は、直流電力を交流電力に変換するインバータ装置、直流電力の電圧を昇圧させる昇圧コンバータ装置、直流電力の電圧を降圧させる降圧コンバータ装置、交流電力を直流電力に変換するＡＣ−ＤＣコンバータ装置、前記昇圧コンバータ装置および前記インバータ装置を含む昇圧型インバータ装置、前記降圧コンバータ装置および前記インバータ装置を含む降圧型インバータ装置のいずれかで構成されている請求項９に記載の電力変換装置。
【請求項１１】
前記電力変換部を構成する前記主半導体スイッチング素子は、炭化ケイ素、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのうちのいずれかの半導体材料により形成されたワイドバンドギャップ半導体である請求項９または請求項１０に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体駆動装置およびこれを用いた電力変換装置に関するものである。
【背景技術】
【０００２】
電力変換部と電力変換部を制御する制御部とを備えたインバータ装置などの電力変換装置では、半導体スイッチング素子をオンオフさせる動作によって電力変換を実現している。半導体スイッチング素子としては、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ）に代表される電圧駆動型の半導体スイッチング素子が使用される。【０００３】
半導体スイッチング素子は、民生用、産業用、車載用の様々な電力変換装置に適用されており、この半導体スイッチング素子を制御するためには、半導体駆動装置が必要となる。
一般に、電圧駆動型半導体スイッチング素子の駆動装置は、半導体スイッチング素子のゲートに電圧を印加することで、半導体スイッチング素子の導通状態を制御する機能を有する。近年では、電力変換装置に対する小型化、高効率化、高信頼化の要求に合わせて、高機能な半導体駆動装置を提供する技術と、ＳｉＣあるいはＧａＮなどのワイドバンドギャップを有する半導体スイッチング素子を好適に駆動する半導体駆動装置が開示されている。【０００４】
ＭＯＳＦＥＴおよびＩＧＢＴなどのＭＯＳゲート構造を有する半導体スイッチング素子は、特に高電圧を保持する必要がある高耐圧品においてゲート酸化膜の信頼性が重要である。
一般的に、ワイドバンドギャップ半導体を適用する場合は高温動作が可能になるが、これはゲート酸化膜の信頼性に対しては厳しい条件となる。その他にも、例えばＳｉＣデバイスを例にすると、誘電率の関係からＳｉデバイスに比べてゲート酸化膜電界が大きくなり、ＳｉＣに含有する炭素がゲート酸化膜の信頼性を低下させ、デバイス寿命に影響する懸念もある。例えば、非特許文献１の実験結果によれば、ＳｉＣ−ＭＯＳＦＥＴがパワーサイクルを繰り返す中で、ワイヤボンディング直下のゲート酸化膜が高温条件にさらされゲートリーク電流が増加することが報告されている。【０００５】
半導体スイッチング素子の故障でシステムが停止し、大きな時間的・経済的損失が発生するおそれがある。これに対し、近年、半導体スイッチング素子の故障に至る前兆を捉える技術開発が進んでいる。【０００６】
ゲート・エミッタ間電圧の大きさに基づいて間接的に算出したゲートリーク電流値からゲート耐圧の劣化を診断する方法（例えば、特許文献１）、また、スイッチング時のゲート電流の積分値からゲート耐圧の劣化を診断する方法（例えば、特許文献２）が開示されている。さらに、ゲート抵抗の両端電圧に基づいて算出したゲートリーク電流値から、ゲート耐圧の劣化を診断する方法が開示されている（例えば、非特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−７０２３１号公報
【特許文献２】特開２００３−１４３８３３号公報
【非特許文献】
【０００８】
【非特許文献１】Ｆ．Ｅｒｔｕｒｋ，Ｅ．Ｕｇｕｒ，Ｊ．Ｏｌｓｏｎ  ａｎｄ  Ｂ．  Ａｋｉｎ，”Ｒｅａｌ−Ｔｉｍｅ  Ａｇｉｎｇ  Ｄｅｔｅｃｔｉｏｎ  ｏｆ  ＳｉＣ  ＭＯＳＦＥＴｓ，”ｉｎ  ＩＥＥＥ  Ｔｒａｎｓ．Ｉｎｄ．Ａｐｐｌ．，ｖｏｌ．５５，  ｎｏ．１，ｐｐ．６００−６０９，２０１９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、故障前にゲート耐圧の劣化の予兆を診断しようとする場合に求められる要求精度と、半導体駆動装置上に設けられる回路の検出精度との乖離が適用上の課題となる。
特に、ゲート酸化膜の信頼性に課題があるＳｉＣデバイスでは、たとえば数１０μＡの検出精度が必要であるが、半導体駆動装置上の簡素な回路で実現できる精度は数ｍＡから数１０ｍＡ程度である。【００１０】
本願は、上記のような課題を解決するための技術を開示するものであり、半導体レベルで発生する微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示される半導体駆動装置は、ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、ゲート電源部の正側電位と直接接続された第１のトランジスタ、およびゲート電源部の負側電位と直接接続された第２のトランジスタを備え、ゲート端子と基準端子間にゲート電源部が生成した電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗および第１のトランジスタからなる回路、またはゲート抵抗および第２のトランジスタからなる回路の両端子間に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するリーク電流検出部と、を備えたものである。
本願に開示される半導体駆動装置は、ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、ゲート端子と基準端子間にゲート電源部が生成した電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、を備え、ゲート端子と、ゲート電源部の正側電位と負側電位のうちゲートリーク電流検出部が基準とする電位の接続点とを接続する第１放電抵抗と、基準端子と、正側電位または負側電位のいずれか一方の接続点とを接続する第２放電抵抗と、を備えたものである。
本願に開示される半導体駆動装置は、ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、ゲート端子と前記基準端子間にゲート電源部が生成した電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、を備え、半導体スイッチング素子が２相以上の電力変換に適用され、制御部は、半導体スイッチング素子のゲート電位が正側電位に固定されている期間中に、半導体スイッチング素子をゼロベクトル状態とし、ゲートリーク電流検出部が検出したゲートリーク電流の値に基づいて、半導体スイッチング素子のゲート耐圧の劣化を診断するものである。
本願に開示される半導体駆動装置は、ゲート電圧を印加することで半導体スイッチング素子のオンオフを制御する半導体駆動装置であって、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とゲート電圧の基準となる基準端子間に印加する電圧を生成するゲート電源部と、ゲート端子と基準端子間にゲート電源部が生成した電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗の両端子間に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するゲートリーク電流検出部と、を備え、ゲート駆動部は、ゲートリーク電流検出部がゲートリーク電流の検出に使用するゲート抵抗の切替機構を備え、制御部は、ゲート抵抗を切り替えてゲート抵抗の値を大きくした期間中にゲートリーク電流検出部が検出したゲートリーク電流の値に基づいて、半導体スイッチング素子のゲート耐圧の劣化を診断するものである。
本願に開示される電力変換装置は、上記半導体駆動装置を有し、入力される電力を変換して出力するために、直列に接続された上アーム及び下アームの主半導体スイッチング素子により構成された電力変換部を備えたものである。
【発明の効果】
【００１２】
本願に開示される半導体駆動装置によれば、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる半導体駆動装置が得られる。
本願に開示される電力変換装置によれば、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる電力変換装置が得られる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体駆動装置の構成を示すブロック図である。
【図２】実施の形態１に係る半導体駆動装置のゲートリーク電流検出部の構成を示すブロック図である。
【図３】実施の形態１に係る半導体駆動装置の他の構成を示すブロック図である。
【図４】実施の形態１に係る半導体駆動装置の他の構成を示すブロック図である。
【図５】実施の形態１に係る半導体駆動装置の各信号のタイムチャートの説明図である。
【図６】実施の形態１に係る半導体駆動装置の各信号の他のタイムチャートの説明図である。
【図７】実施の形態１に係る半導体駆動装置の各信号の他のタイムチャートの説明図である。
【図８】実施の形態１に係る半導体駆動装置の他の構成を示すブロック図である。
【図９】実施の形態２に係る半導体駆動装置の構成を示すブロック図である。
【図１０】実施の形態２に係る半導体駆動装置の他の構成を示すブロック図である。
【図１１】実施の形態３に係る半導体駆動装置の構成を示すブロック図である。
【図１２】実施の形態４に係る半導体駆動装置の構成を示すブロック図である。
【図１３】実施の形態４に係る半導体駆動装置の各信号のタイムチャートの説明図である。
【図１４】実施の形態５に係る電力変換装置の構成を示すブロック図である。
【図１５】実施の形態６に係る電力変換装置の構成を示すブロック図である。
【図１６】実施の形態７に係る電力変換装置の構成を示すブロック図である。
【図１７】電力駆動装置の制御部の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
実施の形態１は、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とソース端子間に印加する電圧を生成するゲート電源部と、ゲート端子とソース端子間に電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するリーク電流検出部と、を備えた半導体駆動装置に関するものである。
【００１５】
以下、実施の形態１に係る半導体駆動装置の構成および動作について、半導体駆動装置の構成を示すブロック図である図１、半導体駆動装置のゲートリーク電流検出部の構成を示すブロック図である図２、半導体駆動装置の他の構成を示すブロック図である図３、図４、半導体駆動装置の各信号のタイムチャートの説明図である図５、半導体駆動装置の各信号の他のタイムチャートの説明図である図６、図７、および半導体駆動装置の他の構成を示すブロック図である図８に基づいて説明する。
【００１６】
実施の形態１の半導体駆動装置の全体の構成を図１に基づいて説明する。
半導体駆動装置１０は、半導体スイッチング素子５０をオンオフ制御するものであり、ゲート電源部１１、制御部１２、ゲートリーク電流検出部１３、およびゲート駆動部１４を備える。なお、図１において、ゲートリーク電流検出部をリーク電流検出部と記載している。以降の図（例えば、図４）においても同様である。
ゲート電源部１１は、半導体スイッチング素子５０のゲート端子Ｇと基準端子であるソース端子Ｓ間に印加する電圧を生成する。
ゲート駆動部１４は、半導体スイッチング素子５０のゲート端子Ｇと基準端子であるソース端子間にゲート電源部が生成した電圧を印加する。
【００１７】
半導体駆動装置１０は、半導体スイッチング素子５０のゲート端子Ｇと基準端子であるソース端子Ｓとの間にゲート電圧Ｖｇｓを印加することによって、半導体スイッチング素子５０をオンオフ制御する。半導体スイッチング素子５０の主端子（ドレイン端子Ｄおよびソース端子Ｓ）は、半導体スイッチング素子５０が使用されている装置の主回路（図示なし）に接続される。
半導体スイッチング素子５０は、半導体駆動装置１０の一部ではないが、密接に関連するため、半導体駆動装置１０と区別することなく説明する。
【００１８】
次に、半導体駆動装置１０の各部の構成、機能について説明する。
ゲート電源部１１は、直流電源ＤＧ１と直流電源ＤＧ２とを備え、図１に示されているように、直流電源ＤＧ１と直流電源ＤＧ２は直列に接続されている。
直流電源ＤＧ１の電圧を正電源電圧ＰＧ１、直流電源ＤＧ２の電圧を負電源電圧ＰＧ２とする。
直流電源ＤＧ１の正極側端子の電位を正側電位ＶＧ１とし、直流電源ＤＧ２の負極側端子の電位を負側電位ＶＧ２とする。直流電源ＤＧ１の負極側と直流電源ＤＧ２の正極側の接続点は半導体スイッチング素子５０のソース端子Ｓに接続されており、この電位を基準電位ＶＧ０とする。
なお、以降の説明では、例えば、「・・・を電位が正側電位ＶＧ１である直流電源ＤＧ１の正極側端子に接続する」を簡素化するために「・・・を正側電位ＶＧ１に接続する」と適宜記載する。負側電位ＶＧ２および基準電位ＶＧ０についても同様である。
【００１９】
ゲート電源部１１は、基準電位ＶＧ０に対して正電源電圧ＰＧ１および負電源電圧ＰＧ２を生成する。ただし、ゲート電源部１１の構成としては、正電源電圧または負電源電圧の種類を増やし、ゲート電圧Ｖｇｓとしてマルチレベル波形を出力できる構成であってもよい。あるいは、負側電源である直流電源ＤＧ２は必要に応じて省略することができる。その場合の説明については、後で図８の説明の中で行う。
【００２０】
制御部１２は、半導体スイッチング素子５０のオンオフ指令、すなわちゲート駆動指令ＳＧＤを生成する。
具体的には、制御部１２は上位の外部制御装置（図示なし）から伝送されたオンオフ指令信号ＳＩＮを受信し、制御部１２内で信号処理してゲート駆動指令ＳＧＤを生成する。この間の信号処理は公知であるため、説明は省略する。
また、一般的に信号の授受は、光半導体素子（ホトカプラ）および磁気結合素子（パルストランス）等を介して行うが、図１ではこの光半導体素子の記載を省略している。
制御部１２が生成したゲート駆動指令ＳＧＤは、ゲート電源部１１で生成した正電源電圧ＰＧ１および負電源電圧ＰＧ２を用いて、ゲート駆動部１４によって増幅されて、半導体駆動装置１０からゲート電圧Ｖｇｓとして半導体スイッチング素子５０に出力される。
なお、制御部１２は、内部にゲート劣化診断部１２ａを備える。ゲート劣化診断部１２ａの機能は、後で説明する。
【００２１】
ゲートリーク電流検出部１３は、後で説明するゲート駆動部１４内のオフゲート抵抗ＲＧ２に発生する電圧を用いて、駆動する半導体スイッチング素子５０のゲートリーク電流を検出する。
ゲートリーク電流検出部１３の具体的な構成例は、図２で説明する。ゲートリーク電流検出部１３は制御部１２から判定マスク信号ＭＳを受信し、制御部１２に対してゲートリーク電流検出信号ＳＬＯを出力する。
【００２２】
ゲート駆動部１４は、ＮＰＮバイポーラトランジスタを用いたトランジスタＱＧ１、ＰＮＰバイポーラトランジスタを用いたトランジスタＱＧ２、オンゲート抵抗ＲＧ１、およびオフゲート抵抗ＲＧ２を備える。ここで、オフゲート抵抗ＲＧ２は、半導体スイッチング素子５０のゲートを充電する電流を制限するゲート抵抗である。
トランジスタＱＧ１のエミッタとトランジスタＱＧ２のエミッタの接続点は半導体スイッチング素子５０のゲート端子Ｇに接続されている。トランジスタＱＧ１のベースとトランジスタＱＧ２のベースとの接続点は、制御部１２のゲート駆動指令ＳＧＤの出力端子に接続されている。
トランジスタＱＧ１のコレクタは、オンゲート抵抗ＲＧ１を経由して、正側電位ＶＧ１に接続されている。トランジスタＱＧ２のコレクタは、オフゲート抵抗ＲＧ２を経由して、負側電位ＶＧ２に接続されている。
【００２３】
ここで、ゲートリーク電流検出部１３の全体的な機能、動作を説明する。
ゲートリーク電流検出部１３は、ゲート電源部１１の負側電位ＶＧ２を基準としてオフゲート抵抗ＲＧ２に発生する電圧を用いて、ゲートリーク電流を検出する。図１の例では、トランジスタＱＧ２のエミッタ抵抗であるオフゲート抵抗ＲＧ２の両端電圧を検出する構成としている。
なお、図１では、ゲートリーク電流検出部１３の入力端子をＳＬ＋、ＳＬ−としている。入力端子ＳＬ＋は、トランジスタＱＧ２のコレクタとオフゲート抵抗ＲＧ２の接続点に接続されている。また、入力端子ＳＬ−は、オフゲート抵抗ＲＧ２と負側電位ＶＧ２に接続されている。
【００２４】
したがって、半導体スイッチング素子５０のゲート耐圧に異常がない場合、オンオフ指令信号ＳＩＮがオフ状態にあるときは、半導体スイッチング素子５０のゲート端子Ｇの電位はゲート電源部１１の負側電位ＶＧ２に等しいため、リーク電流は検出されない。
一方で、半導体スイッチング素子５０のゲート耐圧が劣化している場合には、オンオフ指令信号ＳＩＮがオフ状態にあるときに、オフゲート抵抗ＲＧ２の両端に半導体スイッチング素子５０のゲートリーク電流と既知であるオフゲート抵抗ＲＧ２のゲート抵抗値に応じた電圧が発生し、ゲートリーク電流を検出することができる。
ゲートリーク電流検出部１３がゲートリーク電流を検出した場合は、制御部１２へゲートリーク電流検出信号ＳＬＯを出力する。
なお、後の図６のタイムチャートで説明するが、制御部１２からはゲートリーク電流検出部１３の機能を無効化するための判定マスク信号ＭＳがゲートリーク電流検出部１３へ出力される。
【００２５】
ゲートリーク電流検出部１３が出力するゲートリーク電流検出信号ＳＬＯは、制御部１２内のゲート劣化診断部１２ａで診断される。
たとえば、半導体スイッチング素子５０の特性から予め定めた基準値に対して大きなゲートリーク電流が発生した場合を異常と判定するか、あるいは半導体スイッチング素子５０の使用を開始する前の値を基準として、ゲートリーク電流の増加量が基準増加量を超えた場合を異常と判定しても良い。
【００２６】
ここで、後の図５〜図７で説明する劣化判定レベルＶｔｈｆである判定基準値の設定例を説明する。
（１）半導体スイッチング素子の出荷検査時のゲートリーク電流のスクリーニング基準値よりも大きい値に設定する。
（２）ゲートリーク電流検出回路の入力オフセット電圧値を診断に用いるゲート抵抗の抵抗値で除算した結果よりも大きい値に設定する。図２のオペアンプＯＰ１では、入力オフセット電圧の仕様値を用いることが考えられる。
なお、（１）は、半導体スイッチング素子の正常品のゲートリーク電流ばらつきで誤検知しないための条件であり、（２）は、ゲートリーク電流検出回路の理論検出限界よりも大きい条件となる。（１）、（２）の内、緩い条件に対して、例えば２倍のマージンを考慮して、基準値を設定することが考えられる。
【００２７】
ゲート劣化診断部１２ａでゲート耐圧の劣化を診断した場合には、劣化判定信号ＤＪＳを生成し、制御部１２は上位の外部制御装置へフェール信号ＦＬを送信する。また、図示しないが、制御部１２は診断結果を内部のメモリに記録したり、警告表示したりすることで、半導体スイッチング素子５０が破壊に至る前の適切な時期に交換することができる。
【００２８】
ここで、ゲートリーク電流検出部１３の具体的な構成例を図２に基づいて説明する。
ゲートリーク電流検出部１３は、オペアンプＯＰ１、コンパレータＣＰ１、オペアンプＯＰ１の入力抵抗Ｒ１、Ｒ２、オペアンプＯＰ１の入力のクランプダイオードＤ１、Ｄ２、オペアンプＯＰ１のフィードバック抵抗Ｒ３、ＡＮＤ回路ＡＤ１、反転回路ＩＶ１、ＡＮＤ回路ＡＤ１の出力のローパスフィルタを構成する抵抗Ｒ４、コンデンサＣ１を備える。
この構成例では、オペアンプＯＰ１で入力端子ＳＬ＋、ＳＬ−間の電圧を増幅し、コンパレータＣＰ１で基準値Ｖｒｅｆと比較することでゲートリーク電流を電圧換算で判定する。
基準値Ｖｒｅｆを大きくするとゲートリーク電流検出信号ＳＬＯの発生を抑制し、基準値Ｖｒｅｆを小さくすると、半導体スイッチング素子５０のゲート耐圧劣化の誤診断の可能性が増加する。したがって、基準値Ｖｒｅｆは、事前に検討し、適切な値に設定する必要がある。
【００２９】
コンパレータＣＰ１の出力は、ＡＮＤ回路ＡＤ１の入力端子に入力される。ＡＮＤ回路ＡＤ１の出力は、ローパスフィルタ（抵抗Ｒ４、コンデンサＣ１）を経由して、ゲートリーク電流検出信号ＳＬＯとして、制御部１２に出力される。
ＡＮＤ回路ＡＤ１のもう一方の入力端子には、制御部１２からの判定マスク信号ＭＳが反転回路ＩＶ１経由入力される。
したがって、判定マスク信号ＭＳがＨｉの場合は、コンパレータＣＰ１の出力は阻止される。判定マスク信号ＭＳがＬｏの場合は、コンパレータＣＰ１の出力はそのままＡＮＤ回路ＡＤ１から出力される。
【００３０】
半導体スイッチング素子５０の定常的なリーク電流を検出することを目的としているため、ＡＮＤ回路ＡＤ１の出力にはローパスフィルタを設けている。このため、半導体スイッチング素子５０のスイッチング時に発生するゲート電流の変動の影響を除去し、ノイズによる誤動作を防止することができる。
抵抗Ｒ４、コンデンサＣ１によるローパスフィルタの代わりにデジタルフィルタを設けても良い。
オペアンプＯＰ１の入力側にはクランプダイオードＤ１、Ｄ２を設けているが、これは大きな入力電圧に対して、オペアンプＯＰ１が飽和状態となることを防止するためである。
【００３１】
実施の形態１の半導体駆動装置１０は、ゲートリーク電流検出部１３が判定の基準とする入力端子ＳＬ−の電位をゲート電源部１１の直流電源ＤＧ２の負側端子の負側電位ＶＧ２としている。半導体駆動装置１０は、いわゆるローサイド検出方式とすることで、入力オフセット電圧が小さいオペアンプを使用することができるため、高い検出精度を実現できる。
【００３２】
これに対し、半導体スイッチング素子５０のスイッチングに伴って変動する電位を基準としてリーク電流を検出する場合は、いわゆるハイサイド検出方式のオペアンプを選定する必要がある。このため入力オフセットが大きくなる上に、コモンモード入力電圧範囲が高い部品を使用する必要があるため、検出精度が低下する。
【００３３】
本願の半導体駆動装置１０は、半導体スイッチング素子５０のゲート耐圧の劣化の予兆を診断する目的のためには、全てのタイミングでゲートリーク電流を検出する必要がないことを考慮したものである。したがって、ゲートリーク電流の検出タイミングをゲート端子Ｇが負側電位ＶＧ２または正側電位ＶＧ１のいずれかに固定されている期間に限定することができる。このため、半導体駆動装置１０は高精度な検出精度を実現できる。
【００３４】
実施の形態１に係る半導体駆動装置１０の図１は、半導体スイッチング素子５０のゲート端子Ｇが負側電位ＶＧ２に固定されている期間に、負側電位ＶＧ２を基準としてゲートリーク電流を検出する例を示している。
【００３５】
なお、図２のゲートリーク電流検出部１３の構成は、オペアンプＯＰ１とコンパレータＣＰ１で構成した例を示しているが、本願はこれに限定されるものではなく、負側電位ＶＧ２を基準としてオフゲート抵抗ＲＧ２に発生する電圧を用いてゲートリーク電流を検出するもの全般に適用できる。例えば、オペアンプＯＰ１、コンパレータＣＰ１などのディスクリート部品で構成する代わりに、高精度な電流センスアンプＩＣを用いても良い。
【００３６】
次に半導体駆動装置１０の他の構成例について、図３、図４に基づいて説明する。
図１に示すゲート駆動部１４は、ＰＮＰトランジスタのコレクタ負荷抵抗としてオフゲート抵抗ＲＧ２を設ける例を示しているが、本願はこれに限定されるものではなく、様々な構成のゲート駆動部に対して適用できる。
【００３７】
例えば、図３に示すように、ゲート抵抗ＲＧをゲート駆動部１４の出力側に設ける構成に対しても適用できる。なお、図３において、図１の半導体駆動装置１０、ゲート駆動部１４と区別するために、半導体駆動装置１０Ａ、ゲート駆動部１４Ａとしている。
この場合においても、ゲートリーク電流検出部１３は負側電位ＶＧ２を基準とし、ゲート抵抗ＲＧに発生する電圧を用いて、ゲート端子Ｇが負側電位ＶＧ２に固定される期間中にゲートリーク電流を検出することができる。この期間においては、トランジスタＱＧ２のオン電圧から換算したオン抵抗値はゲート抵抗ＲＧと比べて無視できるほど小さいため、検出精度には影響がない。
【００３８】
なお、図３に示すゲート駆動部１４Ａは、ゲート抵抗ＲＧがオンゲート抵抗とオフゲート抵抗の両方を兼ねる例を示している。しかし、オンゲート抵抗とオフゲート抵抗を個別に設ける構成であっても良い。例えば、トランジスタＱＧ１のエミッタとトランジスタＱＧ２のエミッタの接続を切り離し、それぞれ個別にエミッタ抵抗としてのオンゲート抵抗およびオフゲート抵抗を設けても良い。
あるいは、ダイオードで整流方向を互いに逆方向に限定したオンゲート抵抗とオフゲート抵抗を並列接続した構成であっても良い。
【００３９】
ゲート駆動部１４の他の構成例を図４に示す。なお、図４において、図１の半導体駆動装置１０、ゲート駆動部１４と区別するために、半導体駆動装置１０Ｂ、ゲート駆動部１４Ｂとしている。
【００４０】
この構成では、バイポーラトランジスタの代わりにＭＯＳＦＥＴで構成されるゲート駆動部１４Ｂを示している。この場合は、正側のＮ−ＭＯＳＦＥＴであるトランジスタＭＧ１と負側のＰ−ＭＯＳＦＥＴであるトランジスタＭＧ２とが同時にオンすることを防止する必要がある。このためゲート駆動指令ＳＧＤをゲート駆動指令ＳＧＤ１とゲート駆動指令ＳＧＤ２に分けることでトランジスタＭＧ１とトランジスタＭＧ２とが同時にオフする期間（いわゆるデッドタイム）を設けている。この場合においても、半導体駆動装置１０Ｂは、負側電位ＶＧ２を基準としてオフゲート抵抗ＲＧ２に発生する電圧を用いてゲートリーク電流を高精度に診断することができる。
【００４１】
以下、図５、図６、図７に示す信号のタイムチャートに基づいて、実施の形態１の半導体駆動装置１０の動作パターンを説明する。なお、半導体駆動装置１０を代表として、説明するが、半導体駆動装置１０Ａ、半導体駆動装置１０Ｂに対しても同様に適用できる。
【００４２】
まず、図５に示すタイムチャートに基づいて、リーク電流の検出タイミングの例を説明する。図５の例では、半導体駆動装置１０は半導体スイッチング素子５０をオンオフ動作している際のオフ期間中にゲートリーク電流を診断する。すなわち、上位の外部制御装置から伝送されたオンオフ指令信号ＳＩＮがＬｏレベルとＨｉレベルを繰り返し、これに応じてゲート電圧Ｖｇｓがオンレベルである正側電位ＶＧ１とオフレベルである負側電位ＶＧ２とに変化する。半導体スイッチング素子５０のスイッチング動作中のゲートオフ期間において、ゲートリーク電流検出部１３は負側電位ＶＧ２を基準としてオフゲート抵抗ＲＧ２に発生する電圧を用いてゲートリーク電流を検出する。
【００４３】
ゲートリーク電流検出部１３のゲートリーク電流検出信号ＳＬＯは、半導体スイッチング素子５０のターンオフ時のゲート電流を検出することで変動するが、ＡＮＤ回路ＡＤ１の出力にローパスフィルタを設けたことで、劣化判定レベルＶｔｈｆに達する前にゲート電流が消失してＬｏレベルに戻るように設計することができる。
一方で、ゲート劣化時のゲートリーク電流は定常的に発生する低周波の成分のため、ローパスフィルタを通過してＨｉレベルの信号が出力される。図５に示す例では、ゲートリーク電流によって決まるゲートリーク電流検出信号ＳＬＯが、時刻ｔ１で劣化判定レベルＶｔｈｆに達する例を示している。
制御部１２内のゲート劣化診断部１２ａは、ゲートリーク電流検出信号ＳＬＯが劣化判定レベルＶｔｈｆを超過すると、劣化判定信号ＤＪＳを生成し、制御部１２は劣化判定信号ＤＪＳの発生を内部のメモリに記録したり、警告表示したりする。
【００４４】
制御部１２は、ゲート劣化診断部１２ａが生成した劣化判定信号ＤＪＳからこの信号を保持するフェール信号ＦＬを生成し外部制御装置に送信する。また、制御部１２はオンオフ指令信号ＳＩＮ、またはゲート駆動指令ＳＧＤを変化させて半導体スイッチング素子５０の動作を変更することができる。
半導体スイッチング素子５０の動作の変更例としては、半導体スイッチング素子５０のスイッチング動作を停止する、スイッチング動作の周期を低減する、スイッチング動作の変調方式あるいは変調率を変更する、または半導体駆動装置の負荷電流を低減することが可能である。また、半導体スイッチング素子５０のゲート電圧Ｖｇｓのレベルを変更することも可能である。いずれも、半導体スイッチング素子５０のジャンクション温度を低減するか、あるいは印加するゲート電圧を緩和することで、ゲート酸化膜の劣化の進展を抑制して余寿命を伸長することが目的である。これにより、半導体スイッチング素子５０が破壊する前の適切なタイミングで交換することができる。
【００４５】
次に図６に示すタイムチャートに基づいて、ゲートリーク電流の検出タイミングの他の例を説明する。この例では、半導体駆動装置１０は半導体スイッチング素子５０をオンオフ動作している状態から、オフ保持状態に移行したタイミングを示している。
図６では、半導体駆動装置１０はスイッチング動作期間中では、制御部１２から判定マスク信号ＭＳ（Ｈｉレベル）をゲートリーク電流検出部１３に出力し、ゲートリーク電流検出を無効化している。
判定マスク信号ＭＳを時刻ｔ３で解除（Ｌｏレベル）し、時刻ｔ３以降のオフ保持状態においてゲートリーク電流検出を行う。その結果、時刻ｔ４に劣化判定信号ＤＪＳが生成される。このように、ゲートリーク電流検出は静的な期間中に高精度な検出を行い、スイッチング動作中はゲートリーク電流検出を無効化して検出回路の誤動作を防止することができる。
【００４６】
次に図７に示すタイムチャートに基づいて、ゲートリーク電流検出後の半導体駆動装置１０の動作例を説明する。
図５の例と同様に半導体スイッチング素子５０がスイッチング動作中のゲートオフ期間中にゲートリーク電流を検出する場合を示している。図７では、時刻ｔ１にゲートリーク電流検出信号ＳＬＯが劣化判定レベルＶｔｈｆ以上になった場合に、キャリア周波数を低減する例を示している。
すなわち、半導体スイッチング素子５０のスイッチング周期をＴｃＨからＴｃＨより長い周期のＴｃＬに変更している。こうすることで、半導体スイッチング素子５０のスイッチング損失を低減し、接合温度を下げてゲート酸化膜の劣化の進展を抑制することができる。
【００４７】
図１の半導体駆動装置１０は、半導体スイッチング素子５０のゲート端子Ｇが負側電位ＶＧ２に固定されている期間に、負側電位ＶＧ２を基準としてゲートリーク電流を検出する構成のブロック図である。
ここで、半導体スイッチング素子５０のゲート端子Ｇが正側電位ＶＧ１に固定されている期間に、正側電位ＶＧ１を基準としてゲートリーク電流を検出する構成の半導体駆動装置１０Ｃについて説明する。
なお、図８において、図１の半導体駆動装置１０、ゲートリーク電流検出部１３、ゲート駆動部１４と区別するために、半導体駆動装置１０Ｃ、ゲートリーク電流検出部１３Ｃ、ゲート駆動部１４Ｃとしている。
【００４８】
図８では、ゲートリーク電流検出部１３Ｃは、ゲート電源部１１の正側電位ＶＧ１を基準として、オンゲート抵抗ＲＧ１に発生したゲートリーク電流を検出する。この構成では、ゲートオン期間中のゲートリーク電流を検出するため、例えば、ゲート電源部１１に直流電源ＤＧ２がない場合（具体的には、基準電位ＶＧ０と負側電位ＶＧ２が同電位の場合）にもゲートリーク電流を診断できる利点がある。
【００４９】
次に、図６で説明した半導体スイッチング素子５０のオフ保持状態においてゲートリーク電流検出を図８の半導体駆動装置１０Ｃで行う場合の制御部１２の動作について説明する。
ゲート電源部１１に負側電位が無い場合（ゲートに負バイアスをかけない場合）は正側電位で判定する必要があるため、半導体スイッチング素子５０を一定期間オンする期間中に診断する必要がある。スイッチング周期が長い場合（すなわちオン持続期間が長い場合）は、半導体スイッチング素子５０がスイッチングする実動作期間中に診断することが可能である。しかし、スイッチング周期が短い場合（すなわちオン持続期間が短い場合）は、特別に半導体スイッチング素子５０を一定期間オンする期間を設ける必要がある。
例えば、半導体スイッチング素子５０が実施の形態５の図１４のインバータ装置７１に使用されている場合は、上アーム全オンまたは下アーム全オンにするゼロベクトル状態をつくって診断することができる。
具体的には、図１４のインバータ装置７１の上アームの主半導体スイッチング素子５１Ｈ、５２Ｈ、５３Ｈのゲートリーク電流を診断する場合には、制御部１２は上アーム全オンとするゼロベクトル状態にする。逆に、図１４のインバータ装置７１の下アームの主半導体スイッチング素子５１Ｌ、５２Ｌ、５３Ｌのゲートリーク電流を診断する場合には、制御部１２は下アーム全オンとするゼロベクトル状態にする。
このようなゼロベクトル状態で診断することにより、インバータ装置７１の相電圧が安定している期間に診断することができるため、ノイズによる診断回路の誤検知を防止する効果もある。
なお、図１４のインバータ装置７１は３相であるが、ゼロベクトルは２相以上の電力変換に対して適用できる。
ゲート電源部１１の正側電位ＶＧ１を基準として、オンゲート抵抗ＲＧ１に発生したゲートリーク電流を検出する場合は、ゼロベクトル状態（上アーム全オン、または下アーム全オン）にして相電圧を上下アームのどちらかに固定して安定化させる必要がある。
負側電位が無い場合（ゲートに負バイアスをかけない場合）は正側電位で判定する必要があるため、インバータ停止中にこのような上アーム全オン、または下アーム全オンとする）ゼロベクトル状態をつくって診断する必要がある。
具体的には、例えば、半導体スイッチング素子５０が実施の形態５の図１４のインバータ装置７１に使用されている場合を説明する。
ゲートリーク電流の検出対象の半導体スイッチング素子５０が上アームの主半導体スイッチング素子５１Ｈ、５２Ｈ、５３Ｈである場合は、制御部１２は上アーム全オンとするゼロベクトル状態にする。
ゲートリーク電流の検出対象の半導体スイッチング素子５０が下アームの主半導体スイッチング素子５１Ｌ、５２Ｌ、５３Ｌである場合は、制御部１２は下アーム全オンとするゼロベクトル状態にする。
【００５０】
以上説明したように、実施の形態１の半導体駆動装置は、半導体スイッチング素子のオンオフ指令を生成する制御部と、半導体スイッチング素子のゲート端子とソース端子間に印加する電圧を生成するゲート電源部と、ゲート端子とソース端子間に電圧を印加するゲート駆動部と、ゲート電源部の負側電位または正側電位を基準として、半導体スイッチング素子のゲートを充電する電流を制限するゲート抵抗に発生する電圧に基づいて、半導体スイッチング素子のゲートリーク電流を検出するリーク電流検出部と、を備えるものである。
したがって、実施の形態１の半導体駆動装置は、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる。
【００５１】
実施の形態２．
実施の形態２の半導体駆動装置は、半導体スイッチング素子のゲート端子とソース端子との間の寄生容量に充電された電荷を放電する放電抵抗を設けたものである。
【００５２】
実施の形態２の半導体駆動装置について、半導体駆動装置の構成を示すブロック図である図９、および半導体駆動装置の他の構成を示すブロック図である図１０に基づいて、実施の形態１との差異を中心に説明する。
実施の形態２の図９、図１０において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１と区別するために、半導体駆動装置２０としている。
【００５３】
従来の半導体駆動装置は、駆動する半導体スイッチング素子のゲート端子Ｇとソース端子Ｓとの間に放電抵抗が設けられている。これは、電源が供給されていない場合に静電気でゲートが帯電することを防止する、あるいはゲート電圧が供給される前の段階において半導体スイッチング素子をオフ状態にすることが目的である。
しかし、ゲート端子Ｇとソース端子Ｓとの間に放電抵抗を設けると、これが定常的なリーク電流経路となり、本来検出したいゲートリーク電流の検出精度が低下する。例えば、放電抵抗のリーク電流が５００μＡであったとすると、ゲートリーク電流の検出レベルはこれ以上の値にする必要があり、例えば１ｍＡに設定しなければならない。
【００５４】
これに対し、実施の形態２の半導体駆動装置２０では、ゲート端子Ｇとゲートリーク電流検出部１３が判定の基準とする負側電位ＶＧ２との間に第１放電抵抗ＲＥ１を設け、ソース端子Ｓと負側電位ＶＧ２との間に第２放電抵抗ＲＥ２を設けている。このため、負側電位ＶＧ２を経由して、ゲート端子Ｇとソース端子Ｓとの間に第１放電抵抗ＲＥ１と第２放電抵抗ＲＥ２を直列に設けることができ、図９に示す点線の経路で帯電した静電気が放電される。
【００５５】
したがって、第１放電抵抗ＲＥ１、第２放電抵抗ＲＥ２の抵抗値としては、例えば従来の値の１／２とすることが考えられる。ゲート端子Ｇとゲートリーク電流検出部１３が判定の基準とする負側電位ＶＧ２との間に第１放電抵抗ＲＥ１を設けたことで、ゲートリーク電流を診断するゲートオフ期間中は、第１放電抵抗ＲＥ１に電圧がかかっていないため第１放電抵抗ＲＥ１にリーク電流は発生しない。
また、第２放電抵抗ＲＥ２に流れるリーク電流は、直流電源ＤＧ２と第２放電抵抗ＲＥ２との間に形成される閉ループ内を流れる。
したがって、第１放電抵抗ＲＥ１および第２放電抵抗ＲＥ２のリーク電流が、ゲートリーク電流検出部１３の検出動作に影響することを防止でき、高い検出精度を実現できる。
【００５６】
図１０は、第２放電抵抗ＲＥ２を他の場所に配置した半導体駆動装置２０のブロック図である。なお、図９の半導体駆動装置２０と区別するため、半導体駆動装置２０Ａとしている。
図１０の半導体駆動装置２０Ａでは、第２放電抵抗ＲＥ２はソース端子Ｓと正側電位ＶＧ１との間に設けられており、ゲート電源が消失した場合は、図１０中の点線の経路で帯電した静電気が放電される。この場合も、第１放電抵抗ＲＥ１および第２放電抵抗ＲＥ２のリーク電流が、ゲートリーク電流検出部１３の検出動作に影響することを防止できるため、高い検出精度を実現できる。
【００５７】
以上説明したように、実施の形態２の半導体駆動装置は、半導体スイッチング素子のゲート端子Ｇとソース端子Ｓとの間の寄生容量に充電された電荷を放電する放電抵抗を設けたものである。
したがって、実施の形態２の半導体駆動装置は、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる。さらに、実施の形態２の半導体駆動装置は、半導体スイッチング素子のゲート端子とソース端子との間の寄生容量に充電された電荷を放電することができる。
【００５８】
実施の形態３．
実施の形態３は、ゲート電源部の正側電位を基準として、ゲートリーク電流を検出する構成の半導体駆動装置に、半導体スイッチング素子のゲート端子とソース端子との間の寄生容量に充電された電荷を放電する放電抵抗を設けたものである。
【００５９】
実施の形態３の半導体駆動装置について、半導体駆動装置の構成を示すブロック図である図１１に基づいて、実施の形態１、２との差異を中心に説明する。
実施の形態３の図１１において、実施の形態１、２と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１、２と区別するために、半導体駆動装置３０としている。
【００６０】
実施の形態３の半導体駆動装置３０は、実施の形態１の図８で説明した半導体駆動装置１０Ｃに第１放電抵抗、第２放電抵抗を追加した構成である。
具体的には、ゲート端子Ｇとゲートリーク電流検出部１３Ｃが判定の基準とする正側電位ＶＧ１との間に第１放電抵抗ＲＥ１を設け、ソース端子Ｓと正側電位ＶＧ１との間に第２放電抵抗ＲＥ２を設けている。
【００６１】
ゲート端子Ｇとゲートリーク電流検出部１３Ｃが判定の基準とする正側電位ＶＧ１との間に第１放電抵抗ＲＥ１を設けたことで、ゲートリーク電流を診断するゲートオフ期間中は、第１放電抵抗ＲＥ１に電圧がかかっていないため第１放電抵抗ＲＥ１にリーク電流は発生しない。
また、第２放電抵抗ＲＥ２に流れるリーク電流は、直流電源ＤＧ１と第２放電抵抗ＲＥ２との間に形成される図１１に点線で示した閉ループ内を流れる。
したがって、第１放電抵抗ＲＥ１および第２放電抵抗ＲＥ２のリーク電流が、ゲートリーク電流検出部１３Ｃの検出動作に影響することを防止でき、高い検出精度を実現できる。
【００６２】
以上説明したように、実施の形態３の半導体駆動装置は、ゲート電源部の正側電位を基準として、ゲートリーク電流を検出する構成の半導体駆動装置に、半導体スイッチング素子のゲート端子とソース端子との間の寄生容量に充電された電荷を放電する放電抵抗を設けたものである。
したがって、実施の形態３の半導体駆動装置は、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる。さらに、実施の形態３の半導体駆動装置は、半導体スイッチング素子のゲート端子とソース端子との間の寄生容量に充電された電荷を放電することができる。
【００６３】
実施の形態４．
実施の形態４の半導体駆動装置は、オフゲート抵抗の切替機構を設けたものである。
【００６４】
実施の形態４の半導体駆動装置について、半導体駆動装置の構成を示すブロック図である図１２、および半導体駆動装置の各信号のタイムチャートの説明図である図１３に基づいて、実施の形態１との差異を中心に説明する。
実施の形態４の構成図において、実施の形態１と同一あるいは相当部分は、同一の符号を付している。
なお、実施の形態１と区別するために、半導体駆動装置４０、制御部１２Ｄ、ゲート駆動部１４Ｄとしている。
【００６５】
実施の形態４に係る半導体駆動装置４０は、実施の形態１の図４の半導体駆動装置１０Ｂにオフゲート抵抗の切り替え機構を設けた構成例である。
まず、半導体駆動装置１０Ｂに追加された構成部分を説明する。
半導体スイッチング素子５０のゲート端子Ｇに接続されているオンゲート抵抗ＲＧ１とオフゲート抵抗ＲＧ２の接続点と負側電位ＶＧ２（ゲートリーク電流検出部１３の入力端子ＳＬ−）との間に第２オフゲート抵抗ＲＧ３とＰ−ＭＯＳＦＥＴであるトランジスタＭＧ３が接続されている。また、トランジスタＭＧ３を駆動するために制御部１２Ｄからゲート駆動指令ＳＧＤ３がトランジスタＭＧ３のゲート端子に出力されている。
【００６６】
オフゲート抵抗ＲＧ２よりも抵抗値が大きな第２オフゲート抵抗ＲＧ３、トランジスタＭＧ３、およびゲート駆動指令ＳＧＤ３が追加された。半導体駆動装置４０は、オフゲート抵抗ＲＧ２と並列に、第２オフゲート抵抗ＲＧ３を設けたことで、オフゲート抵抗ＲＧ２から第２オフゲート抵抗ＲＧ３に切替機構を備える。
すなわち、トランジスタＭＧ２オン、トランジスタＭＧ３オフ状態から、トランジスタＭＧ２オフ、トランジスタＭＧ３オン状態に切り替えることで、オフゲート抵抗ＲＧ２から第２オフゲート抵抗ＲＧ３に切り替えることができる。
また、トランジスタＭＧ２オン、トランジスタＭＧ３オン状態から、トランジスタＭＧ２オフ、トランジスタＭＧ３オン状態に切り替えることで、オフゲート抵抗ＲＧ２と第２オフゲート抵抗ＲＧ３の並列構成から第２オフゲート抵抗ＲＧ３単独に切り替えることができる。
ここで、オフゲート抵抗ＲＧ２、第２オフゲート抵抗ＲＧ３が、請求の範囲のゲート抵抗である。
【００６７】
図１３に示すタイムチャートでは、時刻ｔ５以前のスイッチング動作期間中は制御部１２からゲート電流検出部１３に判定マスク信号ＭＳを出力してゲートリーク電流の検出を無効化して誤検知を防止している。
時刻ｔ５以降は、判定マスク信号ＭＳを解除している。さらに、ゲート駆動指令ＳＧＤ２でトランジスタＭＧ２をオフするともに、ゲート駆動指令ＳＧＤ３でトランジスタＭＧ３をオンしてオフゲート抵抗を大きな値に変更して、ゲートリーク電流を検出している。その結果、時刻ｔ６で、ゲートリーク電流検出信号ＳＬＯが劣化判定レベルＶｔｈｆ以上になり、半導体スイッチング素子５０のゲート耐圧の劣化判定信号ＤＪＳが生成されとともに、フェール信号ＦＬが生成されている。
オフゲート抵抗の切り替えをゲート駆動指令ＳＧＤ２、ＳＧＤ３で行っており、単独の抵抗切替信号を設けていない。しかし、オフゲート抵抗の切替えをわかりやすくするため、図１３のタイムチャートでは、仮想信号として抵抗切替信号ＲＣＳを一点鎖線で記載している。
【００６８】
実施の形態４に係る半導体駆動装置４０では、スイッチング動作を停止した期間中にオフゲート抵抗を増加させてゲートリーク電流を検出する構成としたことで、より高い感度でリーク電流を検出することができる。
スイッチング動作中のオフゲート抵抗の値はスイッチング特性およびノイズ誤動作耐性の要求で制約を受ける。しかし、スイッチングを停止した静的な状態のオフゲート抵抗はある程度大きな値に変更しても影響がない。実施の形態４に係る半導体駆動装置４０は、この特性を考慮したものであり、例えばゲート抵抗値を１０倍にすればゲートリーク電流の検出感度を１０倍に向上することができる。
【００６９】
以上説明したように、実施の形態４の半導体駆動装置は、オフゲート抵抗の切替機構を設けたものである。
したがって、実施の形態４の半導体駆動装置は、微小なゲートリーク電流を高精度に検出し、駆動する半導体スイッチング素子の故障前の劣化診断を実現することができる。さらに、実施の形態４の半導体駆動装置では、ゲートリーク電流の検出感度を向上できる。
【００７０】
実施の形態５．
実施の形態５の電力変換装置は、電力変換部がインバータ装置であり、インバータ装置の主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
【００７１】
実施の形態５の電力変換装置について、電力変換装置の構成を示すブロック図である図１４に基づいて説明する。
【００７２】
実施の形態５に係る電力変換装置６１では、実施の形態１から実施の形態４で説明した半導体駆動装置１０、２０、３０、４０のいずれかを使用する。
なお、以降の説明では実施の形態１で説明した半導体駆動装置１０、１０Ａ、１０Ｂ、１０Ｃをまとめて半導体駆動装置１０と記載する。実施の形態２で説明した半導体駆動装置２０、２０Ａをまとめて半導体駆動装置２０と記載する。
図１４では、半導体駆動装置の代表として、実施の形態１で説明した半導体駆動装置１０を記載している。
実施の形態５の電力変換装置６１は、半導体駆動装置１０と電力変換部としてのインバータ装置７１とにより構成されている。ここでは、インバータ装置７１がモータ７２を駆動する例を示している。
【００７３】
インバータ装置７１は、上アーム側主半導体スイッチング素子５１Ｈ、５２Ｈ、５３Ｈ、下アーム側主半導体スイッチング素子５１Ｌ、５２Ｌ、５３Ｌ、および平滑コンデンサ８０を備える、いわゆる３相インバータである。
なお、例えば、実施の形態１の半導体駆動装置１０の半導体スイッチング素子５０が、上アーム側主半導体スイッチング素子５１Ｈ、５２Ｈ、５３Ｈ、下アーム側主半導体スイッチング素子５１Ｌ、５２Ｌ、５３Ｌに対応する。
【００７４】
直流電源７０から供給された直流電力は、３相交流電力に変換され、さらに、変換された交流電力は、交流負荷であるモータ７２に供給される。
【００７５】
図１４の電力変換装置６１は、主半導体スイッチング素子５１Ｈ、５１Ｌ、５２Ｈ、５２Ｌ、５３Ｈ、５３Ｌとして、パワーＭＯＳＦＥＴを使用する場合を示している。
【００７６】
このように、実施の形態５の電力変換装置６１では、インバータ装置に実施の形態１から実施の形態４のいずれかの半導体駆動装置を用いることで、主半導体スイッチング素子のゲート耐圧の劣化を診断し、計画外の装置の停止に至る前に、主半導体スイッチング素子を適切な時期に交換することができる。
【００７７】
以上説明したように、実施の形態５の電力変換装置は、電力変換部がインバータ装置であり、インバータ装置の主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
したがって、実施の形態５の電力変換装置は、微小なゲートリーク電流を高精度に検出し、駆動する主半導体スイッチング素子の故障前の劣化診断を実現することができる。
【００７８】
実施の形態６．
実施の形態６の電力変換装置は、電力変換部が昇圧コンバータ装置であり、昇圧コンバータ装置の主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
【００７９】
実施の形態６の電力変換装置について、電力変換装置の構成を示すブロック図である図１５に基づいて説明する。
【００８０】
実施の形態６に係る電力変換装置６２では、実施の形態１から実施の形態４で説明した半導体駆動装置１０、２０、３０、４０のいずれかを使用する。
なお、図１５では、半導体駆動装置の代表として、実施の形態１で説明した半導体駆動装置１０を記載している。
実施の形態６の電力変換装置６２は、半導体駆動装置１０と電力変換部としての昇圧コンバータ装置７３とで構成されている。
ここでは、昇圧コンバータ装置７３が、直流負荷７４に電力を供給する例を示している。実施の形態６の電力変換装置６２は、主半導体スイッチング素子５０Ｈ、５０Ｌ、平滑コンデンサ８１、８３および昇圧リアクトル８２とで構成されている。
なお、例えば、実施の形態１の半導体駆動装置１０の半導体スイッチング素子５０が、主半導体スイッチング素子５０Ｈ、５０Ｌに対応する。
【００８１】
ここで使用される主半導体スイッチング素子５０Ｈ、５０Ｌは、パワーＭＯＳＦＥＴを例として示している。また、本実施の形態６では、昇圧リアクトル８２を小型化するために、主半導体スイッチング素子５０Ｈ、５０Ｌとして、ワイドバンドギャップ半導体材料を用いた高速半導体スイッチング素子を適用することができる。
ワイドバンドギャップ半導体材料としては、炭化ケイ素ＳｉＣ、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのいずれかを使用することができる。
【００８２】
特に、主半導体スイッチング素子が高温動作可能なワイドバンドギャップ半導体材料で構成されている場合には、高温下でゲート酸化膜が劣化する懸念がある。これに対し、実施の形態１から実施の形態４のいずれかに係る半導体駆動装置１０、２０、３０、４０を用いることで高精度にゲートリーク電流を検出し、主半導体スイッチング素子のゲート耐圧の劣化を診断し、計画外の装置の停止に至る前に、主半導体スイッチング素子を適切な時期に交換することができる。
【００８３】
なお、本実施の形態６では、電力変換装置６２として昇圧コンバータ装置７３が用いられる例を示した。しかし、本願はこれに限られるものではなく、直流電源７０と直流負荷７４とを入れ替えた降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータであってもよい。
【００８４】
このように、実施の形態６に係る電力変換装置では、昇圧コンバータ装置に実施の形態１から実施の形態４のいずれかに係る半導体駆動装置を用いることで、主半導体スイッチング素子の破壊前のゲート耐圧の劣化を診断し、計画外の稼働停止に至ることなく、適切な時期に主半導体スイッチング素子を交換することができる。
【００８５】
以上説明したように、実施の形態６の電力変換装置は、電力変換部が昇圧コンバータ装置であり、昇圧コンバータ装置の主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
したがって、実施の形態５の電力変換装置は、微小なゲートリーク電流を高精度に検出し、駆動する主半導体スイッチング素子の故障前の劣化診断を実現することができる。
【００８６】
実施の形態７．
実施の形態７の電力変換装置は、電力変換部が昇圧型インバータシステムであり、昇圧型インバータシステムの主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
【００８７】
実施の形態７の電力変換装置について、電力変換装置の構成を示すブロック図である図１６に基づいて説明する。
【００８８】
実施の形態７に係る電力変換装置６３では、実施の形態１から実施の形態４で説明した半導体駆動装置１０、２０、３０、４０のいずれかを使用する。
なお、図１６では、半導体駆動装置の代表として、実施の形態１で説明した半導体駆動装置１０を記載している。
実施の形態７の電力変換装置６３は、昇圧型インバータシステムであり、図１４のインバータ装置７１と図１５の昇圧コンバータ装置７３と、により構成されている。
ここでは、直流電源７０から供給された直流電力が、昇圧コンバータ装置７３により昇圧され、昇圧された直流電力がインバータ装置７１により交流電力に変換される。さらに、変換された交流電力は、交流負荷であるモータ７２に供給され、モータ７２を駆動する。
なお、図１６では、図１５の平滑コンデンサ８３を省略している。
【００８９】
実施の形態７の電力変換装置６３は、例えば、電動自動車に適用される。
実施の形態７に係る電力変換装置６３においても、実施の形態１から実施の形態４のいずれかに係る半導体駆動装置１０、２０、３０、４０を用いることで、実施の形態５および実施の形態６と同様の効果を期待することができる。
【００９０】
図１６の例では、昇圧コンバータ装置７３とインバータ装置７１を含む電力変換装置６３を示した。しかし、昇圧コンバータ装置７３の代わりに降圧コンバータ装置、または昇降圧コンバータ装置を含む電力変換装置である場合においても、実施の形態１から実施の形態４のいずれの半導体駆動装置１０、２０、３０、４０を適用してもよい。
また、インバータ装置７１の代わりに交流電力を直流電力に変換するＡＣ−ＤＣコンバータ装置を含む電力変換装置に実施の形態１から実施の形態４のいずれかに係る半導体駆動装置１０、２０、３０、４０を適用してもよい。
【００９１】
このように、実施の形態７に係る電力変換装置では、昇圧型インバータシステムに実施の形態１から実施の形態４のいずれかの半導体駆動装置を適用することで、実施の形態５および実施の形態６と同様、主半導体スイッチング素子の破壊前のゲート耐圧の劣化を診断し、計画外の稼働停止を引き起こすことなく、適切な時期に主半導体スイッチング素子を交換することができる。
【００９２】
なお、実施の形態７では、主半導体スイッチング素子としてＭＯＳＦＥＴが用いられる例について説明したが、主半導体スイッチング素子はこれに限定されるものではない。例えば、ＭＯＳＦＥＴに代えて、ＩＧＢＴ等のＭＯＳゲート構造を有する主半導体スイッチング素子が用いられる場合であってもよい。
【００９３】
また、実施の形態７では、２つの主半導体スイッチング素子を直列に接続した２レベルの電力変換装置の例を示しているが、本願はこれに限られるものではなく、任意の数の主半導体スイッチング素子を直列に接続したマルチレベルの電力変換装置にも適用することができる。
【００９４】
以上説明したように、実施の形態７の電力変換装置は、電力変換部が昇圧型インバータシステムであり、昇圧型インバータシステムの主半導体スイッチング素子のゲートリーク電流の検出機能を備えたものである。
したがって、実施の形態５の電力変換装置は、微小なゲートリーク電流を高精度に検出し、駆動する主半導体スイッチング素子の故障前の劣化診断を実現することができる。
【００９５】
制御部１２は、ハードウエアの一例を図１７に示すように、プロセッサ１００と記憶装置１０１から構成される。記憶装置は図示していないが、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ１００は、記憶装置１０１から入力されたプログラムを実行する。この場合、補助記憶措置から揮発性記憶装置を介してプロセッサ１００にプログラムが入力される。また、プロセッサ１００は、演算結果等のデータを記憶装置１０１の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
【００９６】
本願は、様々な例示的な実施の形態および実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、および機能は特定の実施の形態の適用に限られるものではなく、単独で、または様々な組合せで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組合せる場合が含まれるものとする。
【符号の説明】
【００９７】
１０，１０Ａ，１０Ｂ，１０Ｃ，２０，２０Ａ，３０，４０  半導体駆動装置、１１  ゲート電源部、１２  制御部、１３，１３Ｃ  ゲートリーク電流検出部、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ  ゲート駆動部、５０  半導体スイッチング素子、１２ａ  ゲート劣化診断部、６１，６２，６３  電力変換装置、７０  直流電源、７１  インバータ装置、７２  モータ、７３  昇圧コンバータ装置、７４  直流負荷、８０，８１，８３  平滑コンデンサ、８２  昇圧リアクトル、５０Ｈ，５１Ｈ，５２Ｈ，５３Ｈ  主半導体スイッチング素子、５０Ｌ，５１Ｌ，５２Ｌ，５３Ｌ  主半導体スイッチング素子、１００  プロセッサ、１０１  記憶装置、ＱＧ１  トランジスタ、ＱＧ２  トランジスタ、ＭＧ１  トランジスタ、ＭＧ２  トランジスタ、ＭＧ３  トランジスタ、ＲＧ  ゲート抵抗、ＲＧ１  オンゲート抵抗、ＲＧ２  オフゲート抵抗、ＲＧ３  第２オフゲート抵抗、ＲＥ１  第１放電抵抗、ＲＥ２  第２放電抵抗、ＤＧ１  直流電源、ＤＧ２  直流電源、ＯＰ１  オペアンプ、ＣＰ１  コンパレータ、Ｒ１，Ｒ２  入力抵抗、Ｒ３  フィードバック抵抗、Ｒ４  抵抗、Ｄ１，Ｄ２  クランプダイオード、Ｃ１  コンデンサ、ＡＤ１  ＡＮＤ回路、ＩＶ１  反転回路。
【要約】
半導体駆動装置（１０）は半導体スイッチング素子（５０）のオンオフ指令を生成する制御部（１２）と、半導体スイッチング素子（５０）のゲート端子とソース端子間に印可する電圧を生成するゲート電源部（１１）と、ゲート端子とソース端子間にゲート電源部（１１）が生成した電圧を印可するゲート駆動部（１４）と、ゲート電源部（１１）の負側電位を基準として、ゲート端子に接続されるゲート抵抗（ＲＧ２）に発生する電圧に基づいて、半導体スイッチング素子（５０）のゲートリーク電流を検出するゲートリーク電流検出部（１３）と、を備える。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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