(57)【特許請求の範囲】
【請求項１】
メモリ・アレイの第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加することであって、前記第１の複数のアクセス線は、複数の容量性セルと電子通信状態にあり、前記複数の容量性セルと電子通信状態にある第２の複数のアクセス線に垂直である、第１の電圧を印加することと、
前記第１の複数のアクセス線の第３のアクセス線に第２の電圧を印加することであって、前記第１の複数のアクセス線の前記第３のアクセス線は、前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に隣接する、第２の電圧を印加することと、
前記メモリ・アレイの少なくとも一部分について、前記第１の電圧若しくは前記第２の電圧、又はその両方を、前記第１の電圧及び前記第２の電圧の前記印加から生じる、前記第１の複数のアクセス線のアクセス線間のキャパシタンスにより調整することと、を含む、方法。
【請求項２】
前記第１の電圧を印加することは、第１の電圧レールを前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に電子的に結合することを含み、
前記第２の電圧を印加することは、第２の電圧レールを前記第１の複数のアクセス線の前記第３のアクセス線に電子的に結合することを含む、請求項１に記載の方法。
【請求項３】
前記第１の電圧レール及び前記第２の電圧レールを前記第１の複数のアクセス線の前記第１、第２、及び第３のアクセス線と電子的に結合することは、
前記第１の電圧レール、前記第２の電圧レール、及び前記第１の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む、請求項２に記載の方法。
【請求項４】
前記第１の電圧レールを前記第１の複数のアクセス線の第４のアクセス線及び第５のアクセス線に電子的に結合することと、
前記第２の電圧レールを前記第１の複数のアクセス線の第６のアクセス線に電子的に結合することとをさらに含み、前記第１の電圧レール及び前記第２の電圧レールは、前記第１の電圧レール及び前記第２の電圧レールを前記第１の複数のアクセス線の前記第４、第５、及び第６のアクセス線と電子的に結合することとは独立して、前記第１の複数のアクセス線の前記第１、第２、及び第３のアクセス線と電子的に結合される、請求項３に記載
の方法。
【請求項５】
前記第１の電圧レール及び前記第２の電圧レールを前記第１の複数のアクセス線の前記第４、第５、及び第６のアクセス線と電子的に結合することは、
前記第１の電圧レール、前記第２の電圧レール、及び前記第１の複数のアクセス線と電子通信状態にある第２のデコーダを活性化することを含む、請求項４に記載の方法。
【請求項６】
前記第１の電圧レールが、正の電圧源に接続され、前記第２の電圧レールは、接地又は仮想接地に接続される、請求項２に記載の方法。
【請求項７】
前記第２の複数のアクセス線を前記第１の電圧及び前記第２の電圧から絶縁することをさらに含む、請求項１に記載の方法。
【請求項８】
前記第２の複数のアクセス線を前記第１の電圧及び前記第２の電圧から絶縁することは、
前記第２の複数のアクセス線、前記第１の電圧、及び前記第２の電圧と電子通信状態にあるデコーダを非活性化することを含む、請求項７に記載の方法。
【請求項９】
前記第２の複数のアクセス線に第３の電圧を印加することをさらに含み、前記第３の電圧の大きさは、前記第１の電圧の大きさよりも大きくかつ前記第２の電圧の大きさよりも小さい、請求項１に記載の方法。
【請求項１０】
前記第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に前記第１の電圧を印加することであって、前記第１の電圧を印加することは、第１の電圧レールを前記第２の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に電子的に結合することを含む、前記第１の電圧を印加することと、
前記第２の複数のアクセス線の第３のアクセス線に前記第２の電圧を印加することであって、前記第２の電圧を印加することは、第２の電圧レールを前記第２の複数のアクセス線の前記第３のアクセス線に電子的に結合することを含み、前記第１の電圧若しくは前記第２の電圧、又はその両方は、前記第１の電圧及び前記第２の電圧の前記印加から生じる、前記第１の複数のアクセス線のアクセス線間の前記キャパシタンス及び前記第２の複数のアクセス線のアクセス線間の第２のキャパシタンスに基づいて調整される、前記第２の電圧を印加することと、をさらに含む、請求項１に記載の方法。
【請求項１１】
前記第１の電圧レール及び前記第２の電圧レールを前記第２の複数のアクセス線の前記第１、第２、及び第３のアクセス線と電子的に結合することは、
前記第１の電圧レール、前記第２の電圧レール、及び前記第２の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む、請求項１０に記載の方法。
【請求項１２】
メモリ・セルのアレイと、
複数の容量性セルと、
前記複数の容量性セルと電子通信状態にある第１の複数のアクセス線と、
前記複数の容量性セルと電子通信状態にある第２の複数のアクセス線であって、前記第１の複数のアクセス線に垂直である、第２の複数のアクセス線と、
前記第１の複数のアクセス線の第１のサブセットと電子通信状態にある第１の電圧レールと
前記第１の複数のアクセス線の第２のサブセットと電子通信状態にある第２の電圧レールと
を備え、前記複数の容量性セル、前記第１の複数のアクセス線、及び前記第２の複数のアクセス線が、前記第１の電圧レールと前記第２の電圧レールとの間に容量性素子を形成する、
装置。
【請求項１３】
前記第１の電圧レールは、前記第２の複数のアクセス線の第１のサブセットと電子通信状態にあり、前記第２の電圧レールは、前記第２の複数のアクセス線の第２のサブセットと電子通信状態にある、請求項１２に記載の装置。
【請求項１４】
前記第２の複数のアクセス線と電子通信状態にある第３の電圧レールをさらに備える、請求項１２に記載の装置。
【請求項１５】
前記複数の容量性セルの容量性セルは、キャパシタ及び選択構成要素を備える、請求項１２に記載の装置。
【請求項１６】
前記容量性素子は、前記第１の複数のアクセス線及び前記第２の複数のアクセス線の構成に基づいて可変である、請求項１２に記載の装置。
【請求項１７】
前記キャパシタが、強誘電体キャパシタ、誘電体キャパシタ、又はセラミック・キャパシタのいずれかである、請求項１５に記載の装置。
【請求項１８】
メモリ・セルのアレイと、
複数の容量性セルと、
前記複数の容量性セルと電子通信状態にある第１の複数のアクセス線であって、前記第１の複数のアクセス線のアクセス線は、第１の方向に配向される、第１の複数のアクセス線と、
前記複数の容量性セルと電子通信状態にある第２の複数のアクセス線であって、前記第２の複数のアクセス線のアクセス線は、前記第１の方向に垂直である第２の方向に配向される、第２の複数のアクセス線と
を備え、
前記複数の容量性セルの第１のサブセットは、前記第１の方向にある前記メモリ・セルのアレイをセグメント化し、前記複数の容量性セルの第２のサブセットは、前記第２の方向にある前記メモリ・セルのアレイをセグメント化する、装置。
【請求項１９】
前記第１の複数のアクセス線、前記第２の複数のアクセス線、及び前記複数の容量性セルと電子通信状態にある複数のデコーダをさらに備え、前記複数のデコーダの第１のサブセットは、前記第１の方向にある前記メモリ・セルのアレイをセグメント化し、前記複数のデコーダの第２のサブセットは、前記第２の方向にある前記メモリ・セルのアレイをセグメント化する、請求項１８に記載の装置。
【請求項２０】
前記メモリ・セルのアレイ、前記複数の容量性セル、前記第１の複数のアクセス線、及び前記第２の複数のアクセス線は、複数の層の第１の層に位置し、前記複数のデコーダが、前記複数の層の第２の層に位置する、請求項１９に記載の装置。
【請求項２１】
複数のデコーダの第１のデコーダは、前記第１の複数のアクセス線の第１のサブセットと電子通信状態にあり、前記複数のデコーダの第２のデコーダは、前記第１の複数のアクセス線の第２のサブセットと電子通信状態にある、請求項１８に記載の装置。
【請求項２２】
前記複数のデコーダの第３のデコーダは、前記第２の複数のアクセス線の第１のサブセットと電子通信状態にあり、前記複数のデコーダの第４のデコーダは、前記第２の複数のアクセス線の第２のサブセットと電子通信状態にある、請求項２１に記載の装置。
【請求項２３】
メモリ・セルのアレイと、
容量性素子であって、
複数の容量性セル、
前記複数の容量性セルと電子通信状態にある第１の複数のアクセス線、及び
前記複数の容量性セルと電子通信状態にある第２の複数のアクセス線を備え、前記第１の複数のアクセス線は、前記複数の容量性セルと電子通信状態にあり、前記複数の容量性セルと電子通信状態にある第２の複数のアクセス線に垂直であり、前記複数の容量性セル、前記第１の複数のアクセス線、及び前記第２の複数のアクセス線は、可変キャパシタンスを発生させるために使用される、容量性素子と、
前記メモリ・セルのアレイ及び前記容量性素子と電子通信状態にあるコントローラと
を備える、装置であって、前記コントローラは、
前記第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加するように、並びに
前記第１の複数のアクセス線の第３のアクセス線に第２の電圧を印加するように動作可能であり、前記第３のアクセス線は、前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に隣接する、装置。
【請求項２４】
前記第１の電圧と関連付けられた第１の電圧レールと、
前記第２の電圧と関連付けられた第２の電圧レールと、
前記第１の複数のアクセス線と電子通信状態にある第１のデコーダと、
前記第２の複数のアクセス線と電子通信状態にある第２のデコーダと
をさらに備え、前記コントローラは、
前記第１のデコーダを活性化して、前記第１の電圧レールを前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に接続し、前記第２の電圧レールを前記第１の複数のアクセス線の前記第３のアクセス線に接続するように、並びに
第２のデコーダを活性化して、前記第１の電圧レールを前記第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に接続し、前記第２の電圧レールを前記第２の複数のアクセス線の第３のアクセス線に接続するように動作可能である、請求項２３に記載の装置。
【請求項２５】
第１の電圧レールと、
第２の電圧レールと、
前記第１の複数のアクセス線と電子通信状態にある第１のデコーダと、
前記第２の複数のアクセス線と電子通信状態にある第２のデコーダと
をさらに備え、前記コントローラは、
前記第２のデコーダを非活性化して、前記第１の電圧レール及び前記第２の電圧レールを前記第２の複数のアクセス線から絶縁するように動作可能である、請求項２３に記載の装置。
【請求項２６】
可変キャパシタンスを発生させるために使用される複数の容量性セルと電子通信状態にある第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加するための手段と、
前記第１の複数のアクセス線の第３のアクセス線に第２の電圧を印加するための手段であって、前記第３のアクセス線が、前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に隣接する、第２の電圧を印加するための手段と
を備える、装置。
【請求項２７】
第１のデコーダを活性化して、第１の電圧レールを前記第１の複数のアクセス線の前記第１のアクセス線及び前記第２のアクセス線に接続し、第２の電圧レールを前記第１の複数のアクセス線の前記第３のアクセス線に接続するための手段と、
第２のデコーダを活性化して、前記第１の電圧レールを第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に接続し、前記第２の電圧レールを前記第２の複数のアクセス線の第３のアクセス線に接続するための手段と、をさらに備える、請求項２６に記載の装置。
【請求項２８】
第２のデコーダを非活性化して、第１の電圧レール及び第２の電圧レールを複数の容量性セルと電子通信状態にある第２の複数のアクセス線から絶縁するための手段をさらに備える、請求項２６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
クロスリファレンス
本特許出願は、２０１７年７月２７日に出願されたＢｅｄｅｓｃｈｉらによる「Ｖａｒｉａｂｌｅ  Ｆｉｌｔｅｒ  Ｃａｐａｃｉｔａｎｃｅ」という名称の米国特許出願第１５／６６２，２１８号に対する優先権を主張する２０１８年７月１９日に出願されたＢｅｄｅｓｃｈｉらによる「Ｖａｒｉａｂｌｅ  Ｆｉｌｔｅｒ  Ｃａｐａｃｉｔａｎｃｅ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４２９３１に対する優先権を主張するものであり、それらの各々は、本明細書の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。
【０００２】
以下は、一般に、メモリ・デバイスに関し、より詳細には、メモリ・デバイス内のフィルタ・キャパシタンスを変化させることに関する。
【背景技術】
【０００３】
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。例えば、２値デバイスは、多くの場合は論理「１」又は論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするため、電子デバイスの構成要素は、メモリ・デバイス内の記憶された状態を読み取る、又は感知することができる。情報を記憶するため、電子デバイスの構成要素は、メモリ・デバイス内に状態を書き込む、又はプログラムすることができる。
【０００４】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源の非存在下であっても、記憶された論理状態を長期間にわたって維持し得る。揮発性メモリ・デバイス、例えば、ＤＲＡＭは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。メモリ・デバイスを改善することは、数ある指標の中でもとりわけ、メモリ・セル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を減少させること、又は製造コストを減少させることを含み得る。
【０００５】
いくつかのメモリ・アーキテクチャにおいて、例えば、不完全な電圧源に起因する電圧変動は、読み取り及び書き込みエラーをもたらし得る。いくつかの例では、フィルタ・キャパシタンスが、電圧の変動の効果を軽減するために導入されることがある。大きいキャパシタンスは、より小さいキャパシタンスと比較して、望ましくない電圧変動の効果を抑えるというデバイスの能力を増大させ得る。しかしながら、大きいキャパシタンスは、小さいキャパシタンスよりも、大きいチップ面積を占有し、より多くの電力を消費する場合があり、メモリ容量及びデバイスのバッテリ寿命を減少させる。
【０００６】
本明細書における開示は、以下の図面を参照し、またこれらを含む。
【図面の簡単な説明】
【０００７】
【図１】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、例となるメモリ・アレイを示す図である。
【図２】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ層の例となる部分の構成要素及び電圧プロットを示す図である。
【図３Ａ】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、例となるメモリ構成要素の態様を示す図である。
【図３Ｂ】本開示のさまざまな実施形態による、例となるメモリ層を示す図である。
【図４Ａ】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるための例となるスパイン（ｓｐｉｎｅ）及びペリフェリ（ｐｅｒｉｐｈｅｒｙ）構成を示す図である。
【図４Ｂ】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるための例となるスパイン（ｓｐｉｎｅ）及びペリフェリ（ｐｅｒｉｐｈｅｒｙ）構成を示す図である。
【図４Ｃ】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるための例となるスパイン（ｓｐｉｎｅ）及びペリフェリ（ｐｅｒｉｐｈｅｒｙ）構成を示す図である。
【図４Ｄ】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるための例となるスパイン（ｓｐｉｎｅ）及びペリフェリ（ｐｅｒｉｐｈｅｒｙ）構成を示す図である。
【図５】本開示のさまざまな実施形態による、可変フィルタ・キャパシタンスを発生させるための例となるキャパシタ・スキームを示す図である。
【図６】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ・アレイを含むシステムを示す図である。
【図７】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ・コントローラを示す図である。
【図８】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ・アレイを含むシステムを示す図である。
【図９】本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるための方法を示すフローチャートである。
【発明を実施するための形態】
【０００８】
可変フィルタ・キャパシタンスは、デバイスが電圧源と関連付けられたキャパシタンスを変更することを可能にするために回路内に組み入れられ得る。可変フィルタ・キャパシタンスは、メモリ層に位置するメモリ・タイプのセルを使用して形成され、チップ面積利用を増加させるために論理状態を記憶することには使用されない場合がある。
【０００９】
例えば、メモリ構成要素は、複数のメモリ層を含み得る。いくつかの例において、各メモリ層は、１つ又は複数のメモリ・アレイ及び２つの垂直ストリップ（すなわち、互いに垂直のストリップ）を含み得る。いくつかの実施形態において、第１の垂直ストリップは、スパイン（ｓｐｉｎｅ）であり得るか、又はスパインを含み得る。スパインは、メモリ構成要素の構造的完全性を増加させる厚いピラー構造物（すなわち、メモリ・アレイ内のピラーに対してより厚い）と関連付けられ得、及び／又は、１つ若しくは複数のメモリ・アレイにアクセスするために復号回路によって使用される領域であり得る。例えば、スパインは、１つ又は複数のメモリ・アレイに電子的に接続される１つ又は複数のアクセス線に１つ又は複数のデコーダを接続する導電性トレースを含み得る。いくつかの実施形態において、第２の垂直ストリップは、ペリフェリ（ｐｅｒｉｐｈｅｒｙ）であり得るか、又はペリフェリを含み得る。ペリフェリは、メモリ・アレイを動作させるための回路によって使用される領域であり得る。いくつかの場合において、ペリフェリは、メモリ・アレイ設置面積の外側に任意の方向に延在し得る。いくつかの例において、ペリフェリは、メモリ・アレイに割り当てられないメモリ構成要素の領域のいずれかと関連付けられ得る。
【００１０】
スパイン及びペリフェリは、メモリ層を４つのサブ・エリアへと区切ることができ、これらサブ・エリアが、個々のメモリ・アレイに割り当てられ得る一方、２つの垂直ストリップは、他の動作のために使用され得る。例えば、スパイン及びペリフェリは、メモリ・アレイにアクセスするための制御回路をサポートするために使用され得る。しかしながら、そのような構成において、制御回路は、メモリ・セルとは異なる構造物を有してもよく、したがって、制御回路を形成するために使用されるもとのとは異なる製造技術が、メモリ・アレイを形成するために使用され得る。さらには、製造プロセスにおける変化は、加工欠陥の数を増加させ得る。したがって、本明細書に説明されるように、メモリ層は、単一の構造物が、メモリ層の全体にわたって均一に（又はほぼ均一に）配設されるように構築され得、製造プロセス中に発生する欠陥を減少させる。
【００１１】
例えば、メモリ層は、メモリ・タイプ・セルがメモリ層にわたって均一に配設されるように形成され得る。メモリ・タイプ・セルは、容量性素子、及び容量性素子を回路内に挿入して絶縁するために使用される選択構成要素を含み得る。メモリ・アレイはまた、メモリ・タイプ・セルと電子通信状態にある導電性トレース（アクセス線と呼ばれ得る）の複数のセットを含み得る。アクセス線は、第１の方向に延在するアクセス線の第１のセット（ディジット線又は列線と呼ばれ得る）、及び第１の方向に垂直の第２の方向に延在するアクセス線の第２のセット（ワード線又は行線と呼ばれ得る）を含み得る。上で論じられるように、メモリ層は、スパイン及びペリフェリが理由で、４つのメモリ・アレイへと区切られ得る。メモリ・アレイに配設されるメモリ・タイプ・セルは、メモリ・セルと呼ばれ得る。メモリ・セルは、メモリ記憶素子（例えば、線形又は非線形キャパシタ）及び選択デバイスを含み得、他のハードウェア又はソフトウェア・アプリケーションについての論理状態を記憶するために使用され得る。メモリ・セルと電子通信状態にあるアクセス線は、メモリ・セルから読み取るため、又はメモリ・セルに書き込むために使用され得る。
【００１２】
いくつかの場合において、メモリ構成要素の構造的完全性を増加させるために、追加の金属層が、メモリ層のスパイン及びペリフェリに追加される。結果として、スパイン及びペリフェリ上のメモリ・タイプ・セルは、メモリ・アレイ内に位置するメモリ・セルのように論理状態を記憶するために使用されなくてもよい。したがって、スパイン及びペリフェリ上のメモリ・タイプ・セルは、メモリ・セルとそれらを区別するために、同様に構築されるにもかかわらず、むしろ容量性セルと呼ばれ得る。いくつかの例において、容量性セル及び／又は容量性セルと電子通信状態にあるアクセス線は、可変キャパシタンスを発生させるため、及び電圧の異常をフィルタアウトするために使用され得る。
【００１３】
例として、第１の構成において、スパイン及び／又はペリフェリと関連付けられた列線の第１のサブセットは、第１の電圧レールと関連付けられた正の電圧に接続される一方、列線の第２のサブセットは、接地又は仮想接地に接続される。スパイン及びペリフェリと関連付けられた列線の第１のサブセットからの列線は、列線の第２のサブセットからの列線と位置が互い違いにされ得る（例えば、第１の列線は、第１のサブセットと関連付けられ得、第１の列線に隣接する第２の列線は、第２のサブセットと関連付けられ得、第２の列線に隣接する第３の列線は、第１のサブセットと関連付けられ得る、と続く）。スパイン及びペリフェリと関連付けられた行線は、電圧レールから絶縁されたままであり得るか、又はフローティングであり得る。このやり方では、隣接する列線間のキャパシタンスは、正の電圧と接地又は仮想接地との間に１つのより大きいフィルタ・キャパシタンスを形成するために統合され得る。
【００１４】
同様に、第２の構成において、スパイン及び／又はペリフェリと関連付けられた行線の第１のサブセットは、第１の電圧レールと関連付けられた正の電圧に接続され得る一方、スパイン及び／又はペリフェリと関連付けられた行線の第２のサブセットは、接地又は仮想接地に接続され得る。これが、行線間にキャパシタンスを追加することにより正の電圧と接地又は仮想接地との間のフィルタ・キャパシタンスをさらに増加させ得、容量性セルからのキャパシタンスをフィルタ・キャパシタンスへさらに追加し得る。
【００１５】
第３の構成において、スパイン及びペリフェリと関連付けられた行線は、正の電圧及び接地又は仮想接地から絶縁されてもよく、又は言い換えると、行線は、フローティングのままであってもよい。この構成は、製造プロセス中に進展するアクセス線間の短絡から生じる、正の電圧から接地又は仮想接地への漏電を減少させ得る。さらに他の場合において、スパイン及びペリフェリと関連付けられた行線は、正の電圧よりも小さくかつ接地又は仮想接地よりも大きい中間電圧に接続され得る。この構成は、容量性セルがアクセスされることを防ぐことができ、これが、容量性セルを通じた正の電圧から接地又は仮想接地への漏電を減少させ得る。メモリ構成要素は、メモリ構成要素が経験する特定のシナリオに応じて、異なる構成又は構成の組み合わせを組み入れ得る。例えば、第１の構成は、デバイスが、電源に接続されるとき、又は高いバッテリ・レベルを有するときに使用され得、第２の構成は、デバイスが、バッテリ電力でのみ動作しているときに使用され得、第３の構成は、デバイスが、低バッテリであるとき、又は低電力若しくはスタンバイ・モードにあるときに使用され得る。
【００１６】
上で紹介された特徴及び技術は、メモリ・アレイの文脈において以下により詳細に説明される。次いで特定のメモリ構成及び方法が、フィルタ・キャパシタンスを変化させることについて説明される。本開示のこれらの特徴及び他の特徴は、不揮発性メモリ・セルを読み取ること又はそれに書き込むことに関する装置図、システム図、及びフローチャートによってさらに例証され、並びにこれらを参照して説明される。
【００１７】
図１は、本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、例となるメモリ・アレイ１００を示す。メモリ・アレイ１００は、電子メモリ装置とも呼ばれ得る。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０及び論理１と示される２つの状態を記憶するようにプログラム可能であってもよい。いくつかの場合において、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄積することができ、例えば、充電されたキャパシタ及び充電されていないキャパシタは、それぞれ２つの論理状態を表すことができる。ＤＲＡＭアーキテクチャは、一般にそのような設計を使用し得、用いられるキャパシタは、絶縁体として線形又は常誘電性電気分極特性をもつ誘電材料を含み得る。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含み得る。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極特性を有し、強誘電体メモリ・セル１０５のいくつかの詳細及び利点は、以下で論じられる。
【００１８】
メモリ・アレイ１００は、三次元（３Ｄ）メモリ・アレイであってもよく、ここでは二次元（２Ｄ）メモリ・アレイが、互いの上に形成される。例えば、メモリ・アレイ１００は、第１のメモリ層１５０−ａ及び第２のメモリ層１５０−ｂを含み得る。これにより、２Ｄアレイと比較して単一のダイ又は基板上に形成され得るメモリ・セルの数を増加させることができ、ひいては、生産コストを減少させること、若しくはメモリ・アレイの性能を増大させること、又はその両方の可能性がある。図１に描写される例によると、メモリ・アレイ１００は、２つの階層のメモリ・セル１０５を含み、したがって、三次元メモリ・アレイと見なされ得るが、階層の数は２つに限定されない。各階層は、メモリ・セル１０５が各階層にわたって互いとほぼ整列され得るように整列又は位置付けされ得、メモリ・セル・スタック１４５を形成する。
【００１９】
メモリ・セル１０５の各行は、アクセス線１１０に接続され、メモリ・セル１０５の各列は、ビット線１１５に接続される。アクセス線１１０はまた、ワード線１１０としても知られている場合があり、ビット線１１５はまた、ディジット線１１５として知られている場合がある。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作の損失なしに互いに置き換え可能である。ワード線１１０及びビット線１１５は、アレイを作成するために互いに略垂直であり得る。
【００２０】
図１に示されるように、メモリ・セル・スタック１４５内の第１のメモリ・セル１０５は、ディジット線１１５及びワード線１１０と電子通信状態にあり得る一方、メモリ・セル・スタック１４５内の第２のメモリ・セル１０５は、第２のディジット線１１５及び第２のワード線１１０と電子通信状態にあり得る。いくつかの場合において、メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、ディジット線１１５などの共通の導電線を共有し得る。すなわち、ディジット線１１５は、上方メモリ・セル１０５の底面電極及び下方メモリ・セル１０５の上面電極と電子通信状態にあり得る。他の構成が可能であり得、例えば、第３の層が、下層とワード線１１０を共有し得る。一般に、１つのメモリ・セル１０５は、ワード線１１０及びビット線１１５などの２つの導電線の交差点に位置し得る。この交差点は、メモリ・セルのアドレスと呼ばれ得る。標的メモリ・セル１０５は、通電されたワード線１１０及びビット線１１５の交差点に位置するメモリ・セル１０５であってもよく、すなわち、ワード線１１０及びビット線１１５は、それらの交差点においてメモリ・セル１０５を読み取る又はそれに書き込むために通電され得る。同じワード線１１０又はビット線１１５と電子通信状態にある（例えば、接続される）他のメモリ・セル１０５は、非標的メモリ・セル１０５と呼ばれ得る。
【００２１】
上で論じられるように、電極は、メモリ・セル１０５及びワード線１１０又はビット線１１５に結合され得る。電極という用語は、電気伝導体を指すことができ、いくつかの場合において、メモリ・セル１０５への電気接触として用いられ得る。電極は、メモリ・アレイ１００の素子又は構成要素間に導電路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。
【００２２】
いくつかの場合において、各メモリ層１５０は、層の中央部分にわたって第１の方向に延在するスパイン、及び層の別の中央部分にわたって第１の方向に垂直の第２の方向に延在するペリフェリによって分離される複数のメモリ・アレイ１００（例えば、４つのメモリ・アレイ）を含み得る。いくつかの例において、スパイン及びペリフェリは、行デコーダ及び列デコーダ並びに感知構成要素などの、メモリ・アレイの各々にアクセスするための制御回路をサポートし得る。別の例において、メモリ・アレイ１００内に位置するメモリ・セル１０５として同様に構築される容量性セルが、スパイン及びペリフェリに配設され得、制御回路は、メモリの底部メモリ層１５０に位置し得る。容量性セルは、メモリ・セル１０５と同様に構築されるが、メモリ層１５０の強度及び材料信頼性を増大させるためにスパイン及びペリフェリに追加されている追加の金属層に起因して、論理状態を記憶するために使用されなくてもよい。スパイン及びペリフェリにわたって容量性セルを配設することは、メモリ・アレイ１００内のメモリ・セル及びスパイン及びペリフェリ内の容量性セルの両方を形成するために同様の製造技術を使用することができるため、製造プロセス中に発生する物理的欠陥を減少させることができる。
【００２３】
読み取り及び書き込みなどの動作は、ワード線１１０及びビット線１１５を活性化又は選択することによってメモリ・セル１０５上で実施することができ、ワード線１１０及びビット線１１５を活性化又は選択することは、それぞれの線に電圧又は電流を印加することを含み得る。ワード線１１０及びビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、又は他の導電材料、合金、若しくは化合物など、導電材料製であり得る。
【００２４】
メモリ・セル１０５にアクセスすることは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受信し、適切なビット線１１５を活性化する。したがって、ワード線１１０及びビット線１１５を活性化することにより、メモリ・セル１０５はアクセスされ得る。
【００２５】
アクセスの際、メモリ・セル１０５は、メモリ・セル１０５の記憶された状態を決定するために感知構成要素１２５によって読み取られ得る、又は感知され得る。例えば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５上に放電し得る。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスする又は印加することから生じ得る。放電は、ディジット線１１５の電圧に変化を引き起こし得、感知構成要素１２５が、参照電圧（図示されない）と比較して、メモリ・セル１０５の記憶された状態を決定することができる。例えば、ディジット線１１５が参照電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことを決定し得、その逆も然りである。感知構成要素１２５は、ラッチングと呼ばれ得る、信号の差分を検出し増幅することを行うために、さまざまなトランジスタ又は増幅器を含み得る。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通じて入力／出力１３５として出力され得る。いくつかの場合において、感知構成要素１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、感知構成要素１２５は、列デコーダ１３０若しくは行デコーダ１２０に接続され得るか、又はそれらと電子通信状態にあり得る。
【００２６】
メモリ・セル１０５は、関連するワード線１１０及びビット線１１５を同様に活性化することによって、設定され得る、又は書き込まれ得、すなわち、論理値が、メモリ・セル１０５内に記憶され得る。列デコーダ１３０又は行デコーダ１２０は、メモリ・セル１０５に書き込まれるべきデータ、例えば入力／出力１３５を受容し得る。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれ得る。
【００２７】
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。例えば、充電されたキャパシタは、漏れ電流により経時的に放電されるようになり得、記憶された情報の損失を結果としてもたらす。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高く、例えば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作である場合があり、これは、かなりの電力消費を結果としてもたらし得る。ますます大きくなるメモリ・アレイにより、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合は、メモリ・アレイの展開又は動作（例えば、電力供給、熱生成、材料制限など）を阻害し得る。強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャに対して改善された性能を結果としてもたらし得る有益な特性を有し得る。
【００２８】
メモリ・コントローラ１４０は、さまざまな構成要素、例えば、行デコーダ１２０、列デコーダ１３０、及び感知構成要素１２５を通じて、メモリ・セル１０５の動作（読み取り、書き込み、再書き込み、リフレッシュ、放電など）を制御し得る。いくつかの場合において、行デコーダ１２０、列デコーダ１３０、及び感知構成要素１２５のうちの１つ又は複数は、メモリ・コントローラ１４０と同じ場所に位置し得る。メモリ・コントローラ１４０は、所望のワード線１１０及びビット線１１５を活性化するために、行アドレス信号及び列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、電圧内の異常を調整するために使用されるフィルタ・キャパシタンスを修正するために、メモリ層１５０のスパイン及びペリフェリに対応する行線及び列線に印加される電圧を生成及び制御し得る。例えば、メモリ・コントローラ１４０は、第１の電圧をディジット線１１５の第１のサブセットに、及び第２の電圧をディジット線１１５の第２のサブセットに接続するように第１のデコーダをトリガし得る。同様に、メモリ・コントローラ１４０は、第１の電圧をワード線１１０の第１のサブセットに、及び第２の電圧をワード線１１０の第２のサブセットに接続するように第２のデコーダをトリガするために使用され得る。又は、メモリ・コントローラ１４０は、ワード線１１０を第１の電圧及び第２の電圧から絶縁するように第２のデコーダをトリガし得る。
【００２９】
図２は、本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ層２００の例となる部分及び例となる電圧プロット２０１を示す。メモリ層２００は、図１を参照して説明されるメモリ層１５０の例であり得る。メモリ層２００は、メモリ・セル１０５−ａ、メモリ・セル１０５−ｂ、ワード線１１０−ａ、及びビット線１１５−ａを含み、これらは、図１を参照して説明されるようなメモリ・セル１０５、ワード線１１０、及びビット線１１５の例であり得る。メモリ層２００はまた、容量性セル２２５−ａ及び容量性セル２２５−ｂを含む。
【００３０】
メモリ・セル１０５−ａは、電極２０５、電極２０５−ａ、強誘電体材料であり得るメモリ素子２２０、及び選択構成要素２１５を含む。電極２０５−ａは、中間電極２０５−ａと呼ばれ得る。メモリ層２００は、底面電極２１０も含む。容量性セル２２５−ａは、メモリ・セル１０５−ａと同様に構築され得るが、線形又は非線形キャパシタンスであり得るキャパシタ２５０を含み得る。さらに、容量性セル２２５−ａを形成するピラーは、メモリ層２００の構造的完全性を増加させるために、メモリ・セル１０５−ａ及びメモリ・セル１０５−ｂを形成するピラーよりも厚くてもよい。いくつかの例において、メモリ・セル１０５−ａ及びメモリ・セル１０５−ｂは、メモリ記憶のために確保されたメモリ層２００の一部分内に位置する一方、容量性セル２２５−ａ及び容量性セル２２５−ｂは、メモリ層２００のスパイン又はペリフェリ上に位置する。
【００３１】
メモリ層２００は、クロスポイントアーキテクチャと呼ばれ得る。メモリ層２００はまた、ピラー構造物と呼ばれ得る。例えば、図２に示されるように、ピラーは、第１の導電線（ワード線１１０−ａ）及び第２の導電線（ビット線１１５−ａ）と接触状態にあってもよく、ピラーは、第１の電極（底面電極２１０）、選択構成要素２１５、及び強誘電体メモリ・セル１０５−ａを備え、強誘電体メモリ・セル１０５−ａは、第２の電極（電極２０５−ａ）、強誘電体メモリ素子２２０、及び第３の電極（電極２０５）を含む。いくつかの場合において、電極２０５−ａは、中間電極と呼ばれ得る。いくつかの場合において、３Ｄメモリ・アレイは、複数のメモリ層２００を互いの上に積層することによって形成され得る。２つの積層された層は、いくつかの例において、各階層が、図１を参照して説明されるようにワード線１１０又はビット線１１５を共有することができるように、共通の導電線を有し得る。
【００３２】
そのようなピラー・アーキテクチャは、他のメモリ・アーキテクチャと比較してより低い生産コストで比較的高密度のデータ・ストレージを提供することができる。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して、低減した面積、及びその結果、増加したメモリ・セル密度、をもつメモリ・セルを有し得る。例えば、このアーキテクチャは、三端子選択を用いたものなど、他のアーキテクチャが６Ｆ２メモリ・セル面積を有するのと比較して、４Ｆ２メモリ・セル面積を有し得、ここで、Ｆは、最小の特徴サイズである。例えば、ＤＲＡＭは、三端子デバイスであるトランジスタを、各メモリ・セルのための選択構成要素として使用してもよく、ピラー・アーキテクチャと比較して、より大きいメモリ・セル面積を有し得る。
【００３３】
また、ピラーとアクセス線との間に固有キャパシタンスが存在し得る。例えば、メモリ・セル１０５を含む各ピラー間に約４４．５アトファラド（ａＦ）が存在し得る。したがって、メモリ・セルの２×２０４８アレイの場合、最大約１００フェムトファラド（ｆＦ）のキャパシタンス、及び２０４８×２０４８のメモリ・アレイの場合、最大約１００ｐＦのキャパシタンスが存在し得る。同様に、容量性セル２２５を含むピラーは、キャパシタンスを発生させ得るが、これらのピラーを築き上げるために使用される追加の金属層が、メモリ・セル１０５を含むピラーと比較して、キャパシタンスを増加させ得る。例えば、容量性セル間には約１８０ａＦが存在し得る。したがって、２０４８×２０４８の容量性アレイの場合、約４００ｐＦのキャパシタンスが存在し得る。容量性セル２２５が、典型的には、論理状態を記憶するために使用されないことから、メモリ構成要素は、それらのより大きいキャパシタンスを活用して、追加のチップ面積なしに電圧を調整するために使用され得る大きいフィルタ・キャパシタンスを発生させることができる。
【００３４】
電圧プロット２０１は、標的メモリ・セル１０５のアクセス動作中の時間の関数として、印加される電圧を描写する。メモリ・セル１０５−ａなどのメモリ・セルにアクセスする前、ワード線１１０−ａ及びディジット線１１５−ａの両方は、抑制電圧２４０、すなわち、メモリ・セル１０５−ａの放電を防ぐ電圧に維持され得る。例えば、ワード線１１０−ａ及びディジット線１１５−ａの両方は、仮想接地に等価である抑制電圧２４０に維持され得る。メモリ・セル１０５−ａにアクセスするため、ワード線１１０−ａ及びディジット線１１５−ａの両方は、それらに電圧を印加することによって通電され得る。すなわち、ビット線アクセス電圧２４５は、ワード線アクセス電圧２３０と同時に印加され得る。それらが反対の極性を有することから、ワード線１１０−ａ及びディジット線１１５−ａに印加される電圧は、付加的であってもよく、標的メモリ・セル１０５−ａに印加される結果として生じる電圧は、セル・アクセス電圧２３５である。すなわち、電圧プロット２０１において、ビット線アクセス電圧２４５は、正の極性を有し、ワード線アクセス電圧２３０は、負の極性を有し、メモリ・セル１０５−ａにわたる正味の合計が、セル・アクセス電圧２３５である。
【００３５】
いくつかの例において、抑制電圧２４０は、中間電圧、例えば中間バイアス電圧であってもよい。すなわち、仮想接地に対して正のビット線アクセス電圧２４５及び負のワード線アクセス電圧２３０を印加する代わりに、ビット線アクセス電圧２４５及び負のワード線アクセス電圧２３０は、中間電圧に対して印加され得る。例えば、メモリ・アレイは、正の電圧源のみを使用して動作されてもよく、中間電圧の大きさは、正の電圧源の大きさと仮想接地との間である。いくつかの例において、ビット線アクセス電圧２４５及びワード線アクセス電圧２３０の両方が、メモリ・セル１０５−ａのアクセス動作の前に中間電圧に維持される。またアクセス動作の間、ビット線アクセス電圧２４５は、（例えば、正の供給レールまで）増加され得る一方、ワード線アクセス電圧２３０は、（例えば、仮想接地まで）同時に減少され得、メモリ・セル１０５−ａにわたって正味電圧を発生させる。
【００３６】
選択構成要素２１５は、いくつかの場合において、メモリ・セル１０５と導電線との間、例えば、メモリ・セル１０５−ａとワード線１１０−ａ又はビット線１１５−ａのうちの少なくとも一方との間に、直列で接続され得る。例えば、図２に描写されるように、選択構成要素２１５は、電極２０５−ａと底面電極２１０との間に位置してもよく、したがって選択構成要素２１５は、メモリ・セル１０５−ａとワード線１１０−ａとの間に直列で位置する。他の構成が可能である。例えば、選択構成要素は、メモリ・セル１０５−ａとビット線１１５−ａとの間に直列で位置してもよい。選択構成要素は、特定のメモリ・セル１０５−ａを選択するのに役立ち得るか、又は、迷走電流が、選択されたメモリ・セル１０５−ａに隣接する選択されていないメモリ・セル１０５−ａを通って流れることを防ぐのを助け得る。これはまた、メモリ・セル１０５−ｂなどの非標的メモリ・セルにわたってバイアスを減少させ得る。例えば、選択構成要素２１５は、閾値電圧が満たされる、又は超越されるときに電流が選択構成要素２１５を通って流れるように閾値電圧を有し得る。選択構成要素２１５は、ダイオードなどの他のタイプの二端子選択デバイスの中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接点、オボニック閾値スイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチなどの電気的に非線形の構成要素（例えば、非オーミック構成要素）であってもよい。いくつかの場合において、選択構成要素２１５は、カルコゲニド膜、例えば、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）の合金である。
【００３７】
メモリ層２００は、材料形成及び材料除去のさまざまな組み合わせによって作製されてもよい。例えば、ワード線１１０−ａ、底面電極２１０、選択構成要素２１５、電極２０５−ａ、メモリ素子２２０、及び電極２０５に対応する材料の層が堆積され得る。材料は、選択的に除去されて、次いで図２に描写されるピラー構造物などの所望の特徴を作製し得る。例えば、特徴は、フォトレジストをパターン化するためにフォトリソグラフィを使用して画定され得、次いで材料は、エッチングなどの技術によって除去され得る。次いでビット線１１５−ａが、例えば、材料の層を堆積し、図２に描写される線構造を形成するように選択的にエッチングすることによって、形成され得る。いくつかの場合において、電気絶縁性領域又は層が形成又は堆積され得る。電気絶縁性領域は、酸化シリコン、窒化シリコン、又は他の電気絶縁性材料などの酸化物又は窒化物材料を含み得る。
【００３８】
さまざまな技術が、メモリ層２００の材料又は構成要素を形成するために使用され得る。これらは、他の薄膜成長技術の中でもとりわけ、例えば、化学蒸着（ＣＶＤ）、金属−有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は分子ビーム・エピタキシを含み得る。材料は、例えば、化学エッチング（「湿潤エッチング」とも呼ばれる）、プラズマ・エッチング（「乾燥エッチング」とも呼ばれる）、又は化学機械平坦化を含み得る、いくつかの技術を使用して除去され得る。
【００３９】
いくつかの場合において、キャパシタ２５０は、コンテナ様のキャパシタであってもよく、選択構成要素２１５は、薄膜トランジスタ（ＴＦＴ）などの三端子トランジスタであってもよい。いくつかの例において、ＴＦＴ選択デバイスは、上で論じられるような非線形スイッチ又はダイオード・スイッチの代わりに、代替の選択手段として使用される。三端子トランジスタを使用してキャパシタ２５０にアクセスすることは、トランジスタを活性化し、かつキャパシタ２５０とディジット線１１５との間に導電路を提供するワード線１１０に電圧を印加することを含み得る。いくつかの場合において、キャパシタ２５０にアクセスすることは、キャパシタ２５０からディジット線１１５まで導電路を提供し得るワード線１１０を使用してトランジスタに電圧を印加し、キャパシタ２５０をディジット線１１５上に放電させ得るプレート線を使用してキャパシタ２５０に別の電圧を印加することによって達成され得る。いくつかの場合において、キャパシタ２５０を通る漏れ電流は、ダイオード又はダイオード様のデバイスの代わりにＴＦＴデバイスなどの三端子選択デバイスを使用することによって減少され得る。
【００４０】
図３Ａ及び図３Ｂは、本開示のさまざまな実施形態による、可変フィルタ・キャパシタンスをサポートする、例となるメモリ構成要素３００の態様を示す。メモリ構成要素３００は、第１のメモリ層３０５−ａ及び制御層３０７などの複数のメモリ層３０５を含み得る。いくつかの例において、制御層３０７もまた、メモリ層であってもよい。各メモリ層３０５は、メモリ・アレイ３１０、スパイン３１５、及びペリフェリ３２０を含み得る。いくつかの場合において、制御層３０７は、ＣＭＯＳアンダーアレイと呼ばれ、他の層上のメモリ・セル３２５にアクセスするため、及び容量性素子３５５のキャパシタンスを変化させるために使用される制御回路を含む。
【００４１】
電圧レール３６０もまた、アクセス線に電圧を供給するために使用され得る。いくつかの場合において、電圧レール３６０は、スイッチ又はデコーダを介してアクセス線と結合される。他の場合において、電圧レール３６０は、電圧レールをアクセス線に接続する永久導電性トレースと直接結合される。いくつかの場合において、第１の電圧レール３６０−ａは、正の電圧を供給する一方、第２の電圧レール３６０−ｂは、接地又は仮想接地に接続される。第３の電圧レール３６０−ｃは、第１の電圧レール３６０−ａの電圧よりも小さいが、第２の電圧レール３６０−ｂの電圧よりも大きい中間電圧を供給し得る。
【００４２】
スパイン３１５は、第１の方向に延在する複数の容量性セル３３０の第１のサブセットを含み得、ペリフェリ３２０は、第１の方向に垂直である第２の方向に延在する複数の容量性セル３３０の第２のサブセットを含み得る。いくつかの場合において、スパイン３１５は、増加された構造的完全性をメモリ構成要素３００に提供するために強化され得る（例えば、スパイン領域内のピラーは、メモリ構成要素３００の任意の他の領域よりも厚くてもよい）。いくつかの例において、メモリ・アレイ３１０にアクセスするための回路及び／又は接続（例えば、導電性トレース）が、スパイン３１５に配設される。例えば、メモリ・アレイ３１０を復号するための回路及び／又は接続が、スパイン３１５に配設され得る。いくつかの場合において、スパイン３１５は、メモリ構成要素３００の下層の復号回路をメモリ構成要素３００の上層のメモリ・アレイ３１０内のメモリ・セルと電子的に接続する導電性トレースを含む。
【００４３】
ペリフェリ３２０は、必ずしも第１のメモリ層３０５−ａの周辺には延在しないが、代わりにメモリ・アレイ３１０の周辺に延在し得るということに留意されたい。いくつかの場合において、ペリフェリ３２０は、メモリ・アレイ３１０に割り当てられないメモリ構成要素３００のすべての部分と規定される。いくつかの場合において、メモリ・アレイ３１０にアクセスするための回路及び／又は接続（例えば、導電性トレース）が、ペリフェリ３２０に配設される。
【００４４】
第１のメモリ層３０５−ａは、ハードウェア構成要素の論理状態、ソフトウェア・アプリケーションなどを記憶するためにメモリ・セル３２５を使用し得るメモリ・アレイ３１０を含み得る。スパイン３１５及びペリフェリ３２０は、容量性セル３３０を含み得る。容量性セル３３０は、メモリ・セル３２５と同様の方式で構築され得るが、容量性セル３３０は、データを記憶するために使用されなくてもよい。容量性セル３３０は、線形キャパシタ（例えば、誘電体キャパシタ、セラミック・キャパシタなど）、又は非線形キャパシタ（例えば、強誘電体）であり得るキャパシタ３３５、及びダイオードと同様に動作し得る選択構成要素３４０を含み得る。
【００４５】
ディジット線又は列線と呼ばれ得、かつ図１を参照して説明されるようなディジット線１１５の例であり得る、アクセス線３４５の第１のセットは、メモリ・セル３２５及び容量性セル３３０と電子通信状態にあり得る。アクセス線３４５の第１のセットは、第１の方向に配向され得る。ワード線又は行線と呼ばれ得、かつ図１を参照して説明されるようなワード線１１０の例であり得る、アクセス線３５０の第２のセットもまた、メモリ・セル３２５及び容量性セル３３０と電子通信状態にあり得る。アクセス線３５０の第２のセットは、アクセス線の第１のセットに垂直であり得る。論理状態は、アクセス線３４５の第１のセット及びアクセス線３５０の第２のセットのアクセス線に電圧を印加することによって、メモリ・セル３２５に書き込まれ得るか、又はメモリ・セル３２５から読み取られ得る。同様に、キャパシタ３３５は、アクセス線３４５の第１のセット及びアクセス線３５０の第２のセットのアクセス線に電圧を印加することによってアクセスされ得る。しかしながら、論理状態を書き込む又は読み取るために容量性素子にアクセスする代わりに、容量性素子にアクセスすることは、アクセス線３４５の第１のセットの第１の電圧とアクセス線３５０の第２のセットの第２の電圧との間にキャパシタ３３５のキャパシタンスをもたらし得る。
【００４６】
メモリ構成要素３００は、スパイン３１５及びペリフェリ３２０に含まれるアクセス線を使用して、アクセス線３４５の第１のセット（例えば、第１の電圧レール３６０−ａ）及びアクセス線３５０の第２のセット（例えば、第２の電圧レール３６０−ｂ）に印加される電圧の間のキャパシタンスを修正し得る。このキャパシタンスは、容量性素子３５５のキャパシタンスに等価であってもよく、容量性素子３５５によって表されてもよい。容量性素子３５５はまた、フィルタ・キャパシタンスと呼ばれ得る。いくつかの場合において、容量性セル３３０と関連付けられたアクセス線に印加される電圧は、キャパシタ３３５が選択されるようにすること、及び容量性素子３５５の大きさがこれらのキャパシタ３３５のキャパシタンスを含むようにすることを引き起こし得る。さらなる詳細は、以下に提供される。
【００４７】
図４Ａ〜図４Ｃは、本開示のさまざまな実施形態による、フィルタ・キャパシタンスを変化させるためのスパイン４１５及びペリフェリ４２０の例となる構成４００を示す。図４Ａでは、構成４００−ａは、列線４４５−ａ〜４４５−ｆ、行線４５０−ａ〜４５０−ｆ、及び電圧レール４６０−ａ〜４６０−ｃを含み得る。構成４００−ａはまた、各々が容量性セル４３０を含み得るスパイン４１５及びペリフェリ４２０を含み得る。構成４００−ａは、任意選択的に、第１のデコーダ４６５（又は列デコーダ４６５）及び第２のデコーダ４７０（又は行デコーダ４７０）などの複数のデコーダを含み得る。
【００４８】
いくつかの場合において、列線４４５−ａ〜４４５−ｃは、列線４４５の第１のサブセットと関連付けられ、列線４４５−ｄ〜４４５−ｆは、列線４４５の第２のサブセットと関連付けられる。示されるように、列線４４５−ａ〜４４５−ｃは、列線４４５−ｄ〜４５０−ｆに対して互い違いの位置にあってもよい。同様に、行線４５０−ａ〜４５０−ｃは、行線４５０の第１のサブセットと関連付けられ得、行線４５０−ｄ〜４５０−ｆは、行線４５０の第２のサブセットと関連付けられ得る。行線４５０−ａ〜４５０−ｃは、行線４５０−ｄ〜４５０−ｆに対して互い違いであってもよい。
【００４９】
複数のデコーダは、第１の複数の列線４４５、第２の複数の行線４５０、及び容量性セル４３０と電子通信状態にあり得る。列デコーダ４６５は、メモリ・セルのアレイを第１の方向にセグメント化し得る一方、行デコーダ４７０は、セルのアレイを第１の方向に垂直又は直交の第２の方向にセグメント化し得る。列デコーダ４６５は、列線４４５と電子通信状態にあり得る一方、行デコーダ４７０は、行線４５０と電子通信状態にあり得る。複数のデコーダは、所望の構成に従って電圧レール４６０−ａ〜４６０−ｃを列線４４５及び行線４５０に接続するために使用され得る。いくつかの場合において、列デコーダ４６５及び行デコーダ４７０は、メモリ構成要素の下層（例えば、図３Ａを参照して説明される制御層３０７）に位置するが、メモリ・アレイ（例えば、メモリ・アレイ３１０）及び容量性セル４３０は、下層の上の１つ又は複数の層に位置する。他の場合において、列デコーダ４６５及び行デコーダ４７０は、メモリ・アレイ（例えば、メモリ・アレイ３１０）と同じ層に位置する。
【００５０】
いくつかの例において、列デコーダ４６５及び行デコーダ４７０は、容量性セル４３０にアクセスするために使用され得る。列デコーダ４６５及び行デコーダ４７０は、メモリ・セルにアクセスするために使用されるデコーダとは異なってもよく、又は同じタイプのデコーダであるが異なって構成されてもよい。例えば、列デコーダ４６５のうちの少なくとも１つは、複数の行線４５０と電子的に接続され得る一方、行デコーダ４７０のうちの少なくとも１つは、複数の列線４４５と接続され得る。
【００５１】
いくつかの例において、電圧レール４６０−ａ〜４６０−ｃは、列線４４５及び行線４５０に直接接続される（例えば、永久導電線を通じて）ため、列デコーダ４６５及び行デコーダ４７０は使用されない。いくつかの場合において、スイッチング構成要素が、電圧レール４６０−ａ〜４６０−ｃとアクセス線との間に挿入され得る。いくつかの例において、第１の電圧レール４６０−ａは、正の電圧を発生させ、第２の電圧レール４６０−ｂは、接地又は仮想接地に接続され、第３の電圧レール４６０−ｃは、第１の電圧レール４６０−ａの電圧と第２の電圧レール４６０−ｂの電圧との間である電圧を発生させる。いくつかの場合において、第１の電圧レール４６０−ａは、列線４４５−ａ〜４４５−ｃに直接接続され得、第２の電圧レール４６０−ｂは、列線４４５−ｄ〜４４５−ｆに直接接続され得る。この構成は、電圧レール４６０−ａ及び４６０−ｂ内の電圧変動を調整するために列線ｓ４４５と容量性セル４３０との間の固有キャパシタンスを利用し得る。列線４４５と容量性セル４３０との間の固有キャパシタンスは、単一の容量性素子４５５としてモデル化され得る。さらに、列線４４５ごとに電圧を交互にすることによって、この構成は、各アクセス線間のキャパシタンスが容量性素子４５５の合計値に寄与し得るため、固有キャパシタンスの利用を最大限にし得る。
【００５２】
同様に、第１の電圧レール４６０−ａは、行線４５０−ａ〜４５０−ｃに直接され得る一方、第２の電圧レール４６０−ｂは、行線４５０−ｄ〜４５０−ｆに直接接続され得る。いくつかの場合において、電圧レール４６０−ａ及び４６０−ｂは、上に説明されるようにそれぞれの列線４４５に同時に接続され得る。電圧レール４６０−ａ及び４６０−ｂは、隣接する行線４５０−ｅの電圧が交互に起きる（すなわち、第１の電圧レール４６０−ａの電圧が行線４５０−ａに印加され、第２の電圧レール４６０−ｂの電圧が行線４５０−ｂに印加され、第１の電圧レール４６０−ａの電圧が行線４５０−ｃに印加される、と続く）ように接続され得る。この構成は、固有キャパシタンスの利用を最大限にし得る。電圧レール４６０−ａ及び４６０−ｂが列線４４５及び行線４５０の両方に接続されるとき、容量性素子４５５のキャパシタンスは、列線４４５及び行線４５０からのキャパシタンスの合計に等価であり得る。さらに、この構成は、特定の容量性セル４３０を活性化し得る（例えば、列線４４５−ａにおける電圧−行線４５０−ｄにおける電圧が、容量性セル４３０の選択電圧よりも大きいとき）。したがって、容量性素子４５５はまた、容量性セル４３０のキャパシタンスを含み得る。
【００５３】
他の例において、行線４５０−ａ〜４５０−ｄを含む行線４５０は、電圧レール４６０−ａ〜４６０−ｃから絶縁され得る。これは、行線４５０を電圧レール４６０−ａ〜４６０−ｃに接続しないことによって達成され得る。又は、行デコーダ４７０が回路内に含まれるとき、電圧レール４６０−ａ〜４６０−ｃからの電圧が行線４５０に送られないように行デコーダ４７０を非活性化することによって達成され得る。この構成は、特に、製造中に発生し得る、行線４５０などのアクセス線間の短絡の効果を軽減することによって、電圧レール４６０−ａと４６０−ｂとの間の漏れを減少させ得る。さらに他の例において、行線４５０は、接地又は仮想接地であり得る第２の電圧レール４６０−ｂに直接接続され得る。
【００５４】
代替的に、電圧レール４６０−ａ及び４６０−ｂは、それぞれの電圧を対応する列線４４５へ転送することができる列デコーダ４６５と電子通信状態にあり得る。例えば、デコーダは、第１の電圧レール４６０−ａから列線４４５−ａ〜４４５−ｃへ電圧を印加し、第２の電圧レール４６０−ｂから線４４５−ｄ〜４４５−ｆへ電圧を印加し得る。デコーダを使用することは、列デコーダ４６５を活性化又は非活性化することによってメモリ構成要素が容量性素子４５５のキャパシタンスを修正することを可能にし得る。同様に、電圧レール４６０−ａ及び４６０−ｂは、それぞれの電圧を対応する行線４５０に結合することができる行デコーダ４７０と電子通信状態にあり得る。例えば、デコーダは、第１の電圧レール４６０−ａから行線４５０−ａ〜４５０−ｃへ電圧を印加し、第２の電圧レール４６０−ｂから行線４５０−ｄ〜４５０−ｆへ電圧を印加し得る。デコーダを使用することは、列デコーダ４６５を活性化又は非活性化することによってメモリ構成要素が容量性素子４５５のキャパシタンスを修正することを可能にし得る。
【００５５】
別の例において、行線４５０−ａ〜４５０−ｄを含む行線４５０は、第３の電圧レール４６０−ｃと直接接続され得る。いくつかの場合において、第３の電圧レール４６０−ｃの大きさは、いかなる容量性セル４３０の選択も防ぐように選択される。代替的に、行デコーダ４７０は、行線４５０−ａ〜４５０−ｆを第３の電圧レール４６０−ｃの中間電圧と結合するために使用され得る。このやり方では、容量性セル４３０を通じた第１の電圧レール４６０−ａから第２の電圧レール４６０−ｂへの漏電が減少され得る。したがって、容量性素子４５５は、列線４４５−ａ〜４４５−ｆの間のキャパシタンスを含み得る。他の場合において、行デコーダ４７０は、行線４５０を、接地又は仮想接地であり得る第２の電圧レール４６０−ｂと結合するために使用され得る。
【００５６】
上で論じられるシナリオ及び構成は、例示であることが意図され、明示的に論じられない他の構成が可能である。例えば、構成４００−ａの動作は、電圧レール４６０−ａ及び４６０−ｂが、行線４５０−ａ〜４５０−ｆに印加され得る一方、列線４４５−ａ〜４４５−ｆが、電圧レール４６０−ａ〜４６０−ｃから絶縁されるか、又は、接地若しくは仮想接地であり得る第３の電圧レール４６０−ｃ若しくは第２の電圧レール４６０−ｂと結合されるかのいずれかであるように、修正され得る。
【００５７】
図４Ｂでは、構成４００−ｂは、列線４４５−ａ〜４４５−ｆ、行線４５０−ａ〜４５０−ｆ、及び電圧レール４６０−ａ〜４６０−ｃを含み得る。構成４００−ａはまた、容量性セル４３０を含み得るスパイン４１５及びペリフェリ４２０を含み得る。構成４００−ａはまた、第３のデコーダ４６５−ａ（又は第１の列サブ・デコーダ４６５−ａ）、第４のデコーダ４６５−ｂ（又は第２の列サブ・デコーダ４６５−ｂ）、第５のデコーダ４７０−ａ（又は第１の行サブ・デコーダ４７０−ａ）、及び第６のデコーダ（又は第２の行サブ・デコーダ４７０−ｂ）を含み得る。
【００５８】
第１の列サブ・デコーダ４６５−ａは、列線４４５−ｇの第１のサブセットと電子通信状態にあり得る一方、第２の列サブ・デコーダ４６５−ｂは、列線４４５−ｈの第２のサブセットと電子通信状態にあり得る。同様に、第１の行サブ・デコーダ４７０−ａは、行線４５０−ｇの第１のサブセットと電子通信状態にあり得る一方、第２の行サブ・デコーダ４７０−ｂは、行線４５０−ｈの第２のサブセットと電子通信状態にあり得る。いくつかの場合において、第１の列サブ・デコーダ４６５−ａ及び第２の列サブ・デコーダ４６５−ｂ並びに第１の行サブ・デコーダ４７０−ａ及び第２の行サブ・デコーダ４７０−ｂは、メモリ構成要素の下層（例えば、構成４００−ｂ）に位置する一方、メモリ・アレイ（例えば、メモリ・アレイ３１０）及び容量性セル４３０は、下層の上の１つ又は複数の層に位置する。他の場合において、第１の列サブ・デコーダ４６５−ａ及び第２の列サブ・デコーダ４６５−ｂ並びに第１の行サブ・デコーダ４７０−ａ及び４７０−ｂは、メモリ・アレイ（例えば、メモリ・アレイ３１０）と同じ層に位置する。
【００５９】
第１の列サブ・デコーダ４６５−ａ及び第２の列サブ・デコーダ４６５−ｂは、電圧レール４６０−ａ及び４６０−ｂを、列線４４５−ｈとは独立して列線４４５−ｇと結合するために使用され得る。例えば、電圧レール４６０−ａ及び４６０−ｂを列線４４５−ｇと接続して、第１の列サブ・デコーダ４６５−ａが活性化され得る一方、列線４４５−ｈを電圧レール４６０−ａ及び４６０−ｂから絶縁して、第２の列サブ・デコーダ４６５−ｂは非活性化され得る。図４Ｃに論じられるように、電圧レール４６０−ａ及び４６０−ｂは、列線４４５−ｇが寄与し得る容量性素子４５５によって表されるキャパシタンスを増加させるために、交互方式で列線４４５−ｇに接続され得、列線４４５−ｈも同様に構成され得る。利用可能な列線４４５（例えば、列線４４５−ｇ）のサブセット及び利用可能な容量性セル４３０のサブセットにアクセスするためにサブ・デコーダを使用することは、メモリ構成要素が、デコーダのみが使用される場合、又は電圧レール４６０−ａ及び４６０−ｂが列線４４５のすべてに直接接続される場合よりも、高い粒度で容量性素子４５５のキャパシタンスを変化させることを可能にし得る。
【００６０】
いくつかの例において、行サブ・デコーダ４７０−ａ及び４７０−ｂは、電圧レール４６０−ａ及び４６０−ｂを、行線４５０−ｈとは独立して行線４５０−ｇと結合するために使用され得る。例えば、電圧レール４６０−ａ及び４６０−ｂを行線４５０−ｇと接続して、第１の行サブ・デコーダ４７０−ａが活性化される一方、行線４５０−ｈを電圧レール４６０−ａ及び４６０−ｂから絶縁して、第２の行サブ・デコーダ４７０−ｂは非活性化され得る。上及び図４Ｃに論じられるように、電圧レール４６０−ａ及び４６０−ｂは、行線４５０−ｇが寄与する容量性素子４５５のキャパシタンスを増加させるために、交互方式で行線４５０−ｇに接続され得、行線４５０−ｈも同様に構成され得る。
【００６１】
いくつかの例において、行サブ・デコーダ４７０−ａ及び４７０−ｂは、第３の電圧レール４６０−ｃを、行線４５０−ｈとは独立して行線４５０−ｇと結合するために使用され得る。また他の例において、行サブ・デコーダ４７０−ａ及び４７０−ｂは、行線４５０−ｇを、行線４５０−ｈとは独立して電圧レール４６０−ａ〜４６０−ｃから絶縁するために使用され得る。他の例において、行サブ・デコーダ４７０−ａ及び４７０−ｂは、行線４５０−ｇを、行線４５０−ｈとは独立して、接地又は仮想接地であり得る第２の電圧レール４６０−ｂに接続するために使用され得る。さらには、メモリ構成要素は、これらの構成の任意の組み合わせを使用し得る。例えば、第１の行サブ・デコーダ４７０−ａは、行線４５０−ｇを電圧レール４６０−ａ〜４６０−ｃから絶縁するために使用され得る一方、第２の行サブ・デコーダ４７０−ｂは、行線４５０−ｈを電圧レール４６０−ａ及び４６０−ｂと交互方式で結合するために使用され得る。又は他の場合において、第１の行サブ・デコーダ４７０−ａが、行線４５０−ｇを電圧レール４６０−ａ〜４６０−ｃから絶縁するために使用され得る一方、第２の行サブ・デコーダ４７０−ｂは、行線４５０−ｈを第３の電圧レール４６０−ｃと結合するために使用され得る、と続く。メモリ構成要素は、供給電圧の精度、デバイスのバッテリ・レベル、デバイスのモード（例えば、スタンバイ・モード）、所望のビット・エラー・レートなどを含むいくつかの因子に基づいて容量性素子４５５のキャパシタンスを増加又は減少させるために、特定の構成又は構成の特定の組み合わせを選択し得る。
【００６２】
上で論じられるシナリオ及び構成は、例示であることが意図され、明示的に論じられない他の構成が可能である。例えば、構成４００−ａの動作は、電圧レール４６０−ａ及び４６０−ｂが、行線４５０−ｇ〜４５０−ｈに印加され得る一方、列線４４５−ｇ及び４４５−ｈが、電圧レール４６０−ａ〜４６０−ｃから絶縁されるか、又は第３の電圧レール４６０−ｃと結合されるか、又は２つの何らかの組み合わせのいずれかであるように、修正され得る。
【００６３】
図４Ｃでは、構成４００−ｃは、列線４４５−ｉ及び４４５−ｊ、行線４５０−ｉ及び４５０−ｊ、並びに電圧レール４６０−ａ〜４６０−ｃを含み得る。構成４００−ａはまた、容量性セル４３０を含み得るスパイン４１５及びペリフェリ４２０を含み得る。構成４００−ａは、任意選択的に、列デコーダ４６５−ｃ及び行デコーダ４７０−ｃを含み得る。
【００６４】
列デコーダ４６５−ｃは、電圧レール４６０−ａ〜４６０−ｃから列線４４５へ電圧の何らかの組み合わせを印加するために使用され得る。行デコーダ４７０−ｃは、同様に、電圧レール４６０−ａ〜４６０−ｃから行線４５０へ電圧の何らかの組み合わせを印加するために使用され得る。さらに、列線４４５は、第１の列線４４５に印加される電圧が１つおきの列線４４５に印加されるように、及び第２の列線４４５に印加される電圧が残りの列線４４５に印加されるように、スパイン４１５及びペリフェリ４２０内で接続され得る。同様に、行線４５０は、第１の行線４５０に印加される電圧が１つおきの行線４５０に印加されるように、及び第２の行線４５０に印加される電圧が残りの行線４５０に印加されるように、スパイン４１５及びペリフェリ４２０内で接続され得る。この構成は、列デコーダ４６５及び行デコーダ４７０など、構成４００−ａ上の制御回路に割り当てられる面積を減少させ得る。いくつかの場合において、列デコーダ４６５−ｃ及び行デコーダ４７０−ｃは、メモリ構成要素の下層（例えば、構成４００−ｂ）に位置する一方、メモリ・アレイ（例えば、メモリ・アレイ３１０）及び容量性セル４３０は、下層の上の１つ又は複数の層に位置する。他の場合において、列デコーダ４６５−ｃ及び行デコーダ４７０−ｃは、メモリ・アレイ（例えば、メモリ・アレイ３１０）と同じ層に位置する。
【００６５】
いくつかの場合において、第１の電圧レール４６０−ａは、１つおきの列線４４５に直接接続され得る列線４４５−ｉに直接接続され得る。一方で、第２の電圧レール４６０−ｂは、残りの列線４４５の各々に直接接続され得る列線４４５−ｊに直接接続され得る。したがって、電圧レール４６０−ａ及び４６０−ｂは、列線４４５に交互方式で印加され得、列線４４５間のキャパシタンスは、容量性素子４５５のキャパシタンスに等価であり得る。
【００６６】
同様に、第１の電圧レール４６０−ａは、行線４５０−ｉに直接接続され得る。また行線４５０−ｉは、１つおきの行線４５０に接続され得る。一方で、第２の電圧レール４６０−ｂは、残りの行線４５０の各々に直接接続され得る行線４５０−ｊに直接接続され得、行線４５０間のキャパシタンスは、容量性素子４５５のキャパシタンスに等価であり得る。電圧レールが列線４４５及び行線４５０の両方と結合される場合、容量性素子４５５のキャパシタンスは、列線４４５間のキャパシタンスと、行線４５０間のキャパシタンスと、選択される容量性素子の総キャパシタンスとを足したものと等価にあり得る。代替的に、行線４５０−ｉ及び４５０−ｊは、第３の電圧レール４６０−ｃと直接接続され得る。又は行線４５０−ｉ及び４５０−ｊは、電圧レール４６０−ａ〜４６０−ｃから絶縁され得る。又は行線４５０−ｉ及び４５０−ｊは、接地又は仮想接地であり得る電圧レール４６０−ｂと直接接続され得る。
【００６７】
他の場合において、列デコーダ４６５−ｃは、第１の電圧レール４６０−ａを、１つおきの列線４４５に直接接続され得る列線４４５−ｉと結合するため、及び第２の電圧レール４６０−ｂを、残りの列線４４５と直接接続され得る列線４４５−ｊと結合するために使用され得る。同様に、行デコーダ４７０−ｃは、第１の電圧レール４６０−ａを、１つおきの行線４５０に接続され得る行線４５０−ｉと結合するため、及び第２の電圧レール４６０−ｂを、残りの列線４５０に接続され得る行線４５０−ｊと結合するために使用され得る。代替的に、行デコーダ４７０−ｃは、行線４５０−ｉ及び４５０−ｊを第３の電圧レール４６０−ｃの中間電圧と結合するために使用され得る。又は行デコーダ４７０−ｃは、行線４５０−ｉ及び４５０−ｊを電圧レール４６０−ａ〜４６０−ｃから絶縁するために使用され得る。又は行デコーダ４７０−ｃは、行線４５０−ｉ及び４５０−ｊを、接地又は仮想接地であり得る電圧レール４６０−ｂと結合するために使用され得る。メモリ構成要素は、供給電圧の精度、デバイスのバッテリ・レベル、デバイスのモード（例えば、スタンバイ・モード）、所望のビット・エラー・レートなどを含むいくつかの因子に基づいて容量性素子４５５のキャパシタンスを修正するために、上の構成のうちの特定のものを利用する。
【００６８】
上で論じられるシナリオ及び構成は、例示であることが意図され、明示的に論じられない他の構成が可能である。例えば、構成４００−ａの動作は、電圧レール４６０−ａ及び４６０−ｂが、行線４５０−ｉ〜４５０−ｊに印加される一方、列線４４５−ｉ〜４４５−ｊが、電圧レール４６０−ａ〜４６０−ｃから絶縁されるか、又は第３の電圧レール４６０−ｃと結合されるかのいずれかであるように、修正され得る。
【００６９】
図５は、本開示の実施形態による、可変フィルタ・キャパシタンスを発生させるための例となるキャパシタ・スキーム５００を示す。キャパシタ・スキーム５００は、電圧レール５６０−ａ〜５６０−ｃ、容量性素子５０５−ａ〜５０５−ｂ、及び制御線５１０を含み得る。
【００７０】
電圧レール５６０−ａ〜５６０−ｃは、図３及び図４を参照して説明されるような電圧レール４６０又は３６０の例であり得る。電圧レール５６０−ａ〜５６０−ｃは、容量性素子５０５と電子通信状態にあり得る。
【００７１】
容量性素子５０５は、図４を参照して説明されるようなスパイン又はペリフェリの構成４００の例であり得る。したがって、容量性素子５０５は、容量性セル、アクセス線、及び任意選択的に、前に論じられるようなデコーダ又はサブ・デコーダを含み得る。いくつかの場合において、容量性素子５０５の総キャパシタンスは、２つの電圧レール間の１つの大きい可変キャパシタによって表され得る。いくつかの場合において、容量性素子５０５のすべては、同じ構成を使用するが、他の場合において、容量性素子５０５のサブセットは同じ構成を使用するか、又は各容量性素子５０５が、独自の構成を使用し得るか、若しくはそれらの任意の組み合わせであり得る。さらに、デバイスは、容量性素子５０５によってもたらされるフィルタ・キャパシタンス全体の値を修正するために、特定の容量性素子を活性化又は非活性化し得る。容量性素子５０５はまた、制御線５１０と電子通信し得る。
【００７２】
制御線５１０は、制御信号を、容量性素子５０５に、及び／又は容量性素子５０５から、伝達し得る。例えば、制御線５１０は、容量性素子５０５を動作させるために使用されるデコーダ又はサブ・デコーダを活性化又は非活性化する制御信号を伝達し得る。制御線５１０はまた、容量性素子５０５において行われる温度又は電圧の測定などの追加の情報を、メモリ・デバイス内の１つ又は複数の他の構成要素に伝達し得る。いくつかの実施形態において、これら１つ又は複数の他の構成要素は、温度及び／又は電圧測定を使用して、どの容量性素子を活性化すべきかを決定し得る。いくつかの例において、１つ又は複数の他の構成要素は、温度及び／又は電圧測定に基づいてメモリ構成要素を動作させ得る。例えば、メモリ構成要素は、特定の温度を超える容量性素子に対応する区域の使用を回避し得るか、又は、電圧が高レベルの雑音と関連付けられるとき、容量性素子に対応するメモリ・アレイの区域に対してよりロバストな読み取り／書き込み動作を用い得る。
【００７３】
図６は、本開示の実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ・アレイ６０５のブロック図６００を示す。メモリ・アレイ６０５は、電子メモリ装置と呼ばれ得、図１を参照して説明されるようなメモリ・アレイ１００の構成要素の例であり得る。
【００７４】
メモリ・アレイ６０５は、１つ又は複数のメモリ・セル６１０、容量性セル６７０、メモリ・コントローラ６１５、ワード線６２０、参照構成要素６３０、感知構成要素６３５、ディジット線６４０、及びラッチ６４５を含み得る。これらの構成要素は、互いと電子通信状態にあり得、本明細書に説明される機能のうちの１つ又は複数を実施し得る。いくつかの場合において、メモリ・コントローラ６１５は、バイアス構成要素６５０及びタイミング構成要素６５５を含み得る。いくつかの場合において、ディジット線６４０は、列線とも呼ばれ得、ワード線６２０は、行線とも呼ばれ得る。
【００７５】
メモリ・コントローラ６１５は、ワード線６２０、ディジット線６４０、及び感知構成要素６３５と電子通信状態にあり得、これらは、図１及び図２を参照して説明される、ワード線１１０、ディジット線１１５、及び感知構成要素１２５の例であり得る。メモリ・アレイ６０５は、参照構成要素６３０及びラッチ６４５も含み得る。メモリ・アレイ６０５の構成要素は、互いと電子通信状態にあり得、図１〜図５を参照して説明される機能のうちのいくつか又はすべてを実施し得る。いくつかの場合において、参照構成要素６３０、感知構成要素６３５、及びラッチ６４５は、メモリ・コントローラ６１５の構成要素であり得る。
【００７６】
いくつかの例において、ディジット線６４０は、感知構成要素６３５及び強誘電体メモリ・セル６１０の強誘電体キャパシタと電子通信状態にある。強誘電体メモリ・セル６１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線６２０は、メモリ・コントローラ６１５及び強誘電体メモリ・セル６１０の選択構成要素と電子通信状態にあり得る。感知構成要素６３５は、メモリ・コントローラ６１５、ディジット線６４０、ラッチ６４５、及び参照線６６０と電子通信状態にあり得る。参照構成要素６３０は、メモリ・コントローラ６１５及び参照線６６０と電子通信状態にあり得る。感知制御線６６５は、感知構成要素６３５及びメモリ・コントローラ６１５と電子通信状態にあり得る。これらの構成要素はまた、他の構成要素、接続、又はバスを介して、上に列挙されない構成要素に加えて、メモリ・アレイ６０５の内側及び外側両方の他の構成要素と電子通信状態にあり得る。
【００７７】
メモリ・コントローラ６１５は、ワード線６２０又はディジット線６４０を、それらさまざまなノードに電圧を印加することにより活性化するように構成され得る。例えば、バイアス構成要素６５０は、上に説明されるようにメモリ・セル６１０を読み取る、又はそれに書き込むようにメモリ・セル６１０を動作させるために電圧を印加するように構成され得る。いくつかの場合において、メモリ・コントローラ６１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、又はその両方を含み得る。これにより、メモリ・コントローラ６１５が１つ又は複数のメモリ・セル１０５にアクセスすることを可能にし得る。バイアス構成要素６５０はまた、感知構成要素６３５のための参照信号を生成するために、参照構成要素６３０に電圧を提供し得る。加えて、バイアス構成要素６５０は、感知構成要素６３５の動作のために電圧を提供し得る。
【００７８】
いくつかの場合において、メモリ・コントローラ６１５は、その動作を、タイミング構成要素６５５を使用して実施し得る。例えば、タイミング構成要素６５５は、本明細書で論じられる、読み取り及び書き込みなどのメモリ機能を実施するためのスイッチング及び電圧印加のタイミングを含む、さまざまなワード線又はディジット線選択のタイミングを制御し得る。いくつかの場合において、タイミング構成要素６５５は、バイアス構成要素６５０の動作を制御し得る。
【００７９】
参照構成要素６３０は、感知構成要素６３５のための参照信号を生成するためにさまざまな構成要素を含み得る。参照構成要素６３０は、参照信号をもたらすように構成される回路を含み得る。いくつかの場合において、参照構成要素６３０は、他の強誘電体メモリ・セル１０５を使用して組み入れられ得る。感知構成要素６３５は、メモリ・セル６１０からの（ディジット線６４０を通じた）信号を参照構成要素６３０からの参照信号と比較し得る。論理状態を決定する際、次に感知構成要素は、ラッチ６４５内に出力を蓄積し得、感知構成要素は、メモリ・アレイ６０５が部分である電子デバイスの動作に従って使用され得る。感知構成要素６３５は、ラッチ及び強誘電体メモリ・セルと電子通信状態にある感知増幅器を含み得る。
【００８０】
メモリ・コントローラ６１５は、図８を参照して説明されるメモリ・コントローラ８１５の例であり得る。メモリ・コントローラ６１５及び／又はそのさまざまな副構成要素の少なくともいくつかは、ハードウェア内に、プロセッサによって実行されるソフトウェア内に、ファームウェア内に、又はそれらの任意の組み合わせで組み入れられてもよい。プロセッサによって実行されるソフトウェア内に組み入れられる場合、メモリ・コントローラ６１５の機能及び／又はそのさまざまな副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、離散ゲート若しくはトランジスタ論理、離散ハードウェア構成要素、又は本開示に説明される機能を実施するように設計される、それらの任意の組み合わせによって実行されてもよい。メモリ・コントローラ６１５及び／又はそのさまざまな副構成要素のうちの少なくともいくつかは、機能の部分が１つ又は複数の物理デバイスによって、異なる物理的場所に組み入れられるように分散されることを含めて、さまざまな位置に物理的に位置してもよい。いくつかの例において、メモリ・コントローラ６１５及び／又はそのさまざまな副構成要素のうちの少なくともいくつかは、本開示のさまざまな実施形態による別々の異なる構成要素であってもよい。他の例において、メモリ・コントローラ６１５及び／又はそのさまざまな副構成要素のうちの少なくともいくつかは、限定されるものではないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示に説明される１つ若しくは複数の他の構成要素、又は本開示のさまざまな実施形態によるそれらの組み合わせを含む、１つ又は複数の他のハードウェア構成要素と組み合わされてもよい。
【００８１】
いくつかの例において、メモリ・コントローラ６１５は、メモリ・アレイのディジット線６４０のセットの第１のディジット線及び第２のディジット線に第１の電圧を印加することができ、ディジット線６４０のセットは、容量性セル６７０のセットと電子通信状態にあり、容量性セル６７０のセットと電子通信状態にあるワード線６２０のセットに垂直である。メモリ・コントローラ６１５はまた、ディジット線６４０のセットの第３のディジット線に第２の電圧を印加することができ、第３のディジット線は、ディジット線の第１のセットの第１のディジット線及び第２のディジット線に隣接する。いくつかの場合において、メモリ・コントローラ６１５は、アクセス線に電圧を印加するようにバイアス構成要素６５０又は感知構成要素６３５をトリガし得る。メモリ・コントローラ６１５は、メモリ・アレイの少なくとも一部分について、第１の電圧若しくは第２の電圧、又はその両方を、第１の電圧及び第２の電圧の印加から生じるディジット線６４０間のキャパシタンスによりさらに調整することができる。
【００８２】
図７は、本開示の実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、メモリ・コントローラ７１５のブロック図７００を示す。メモリ・コントローラ７１５は、図５、図６、及び図８を参照して説明されるメモリ・コントローラ８１５の例であり得る。メモリ・コントローラ７１５は、バイアス構成要素７２０、タイミング構成要素７２５、キャパシタンス調整器７３０、及び結合構成要素７３５を含み得る。バイアス構成要素７２０及びタイミング構成要素７２５は、図６を参照して説明されるようなバイアス構成要素６５０又はタイミング構成要素６５５の例であり得る。これらのモジュールの各々は、互いと直接的又は間接的に通信し得る（例えば、１つ又は複数のバスを介して）。
【００８３】
キャパシタンス調整器７３０は、メモリ・アレイの少なくとも一部分について、第１の電圧若しくは第２の電圧、又はその両方を、第１の電圧及び第２の電圧の印加から生じる、アクセス線の第１のセットのアクセス線間のキャパシタンスにより調整し得る。いくつかの場合において、キャパシタンス調整器７３０は、メモリ・アレイのアクセス線の第１のセットの第１のアクセス線及び第２のアクセス線に第１の電圧を印加するようにバイアス構成要素７２０をトリガすることができ、アクセス線の第１のセットは、容量性セルのセットと電子通信状態にあり、容量性セルのセットと電子通信状態にあるアクセス線の第２のセットに垂直である。バイアス構成要素７２０はまた、アクセス線の第１のセットの第３のアクセス線に第２の電圧を印加するように、及びアクセス線の第２のセットに第３の電圧を印加するようにトリガされ得る。いくつかの場合において、第３の電圧の大きさは、第１の電圧の大きさよりも大きくかつ第２の電圧の大きさよりも小さくてもよい。アクセス線の第１のセットの第３のアクセス線は、アクセス線の第１のセットの第１のアクセス線及び第２のアクセス線に隣接し得る。
【００８４】
キャパシタンス調整器７３０は、メモリ・アレイの少なくとも一部分について、第１の電圧若しくは第２の電圧、又はその両方を、第１の電圧及び第２の電圧の印加から生じる、アクセス線の第１のセットのアクセス線間のキャパシタンス及びアクセス線の第２のセットのアクセス線間の別のキャパシタンスに基づいて、同様に調整し得る。キャパシタンス調整器７３０は、アクセス線の第２のセットの第１のアクセス線及び第２のアクセス線に第１の電圧を印加するように、並びにアクセス線の第２のセットの第３のアクセス線に第２の電圧を印加するように、バイアス構成要素７２０をトリガすることができる。アクセス線の第２のセットの第３のアクセス線は、アクセス線の第２のセットの第１のアクセス線及び第２のアクセス線に隣接し得る。
【００８５】
いくつかの場合において、第１の電圧を印加することは、第１の電圧レールをアクセス線の第２のセットの第１のアクセス線及び第２のアクセス線に電子的に結合するように結合構成要素７３５をトリガすることを含み、第２の電圧を印加することは、第２の電圧レールをアクセス線の第２のセットの第３のアクセス線に電子的に結合するように結合構成要素７３５をトリガすることを含む。結合構成要素７３５はまた、第１の電圧レールをアクセス線の第１のセットの第４のアクセス線及び第５のアクセス線に、また第２の電圧レールをアクセス線の第１のセットの第６のアクセス線に電子的に結合することができる。いくつかの場合において、第１の電圧レールは、正の電圧源に接続され、第２の電圧レールは、接地又は仮想接地に接続される。
【００８６】
いくつかの場合において、第１の電圧レール及び第２の電圧レールは、第１の電圧レール及び第２の電圧レールをアクセス線の第１のセットの第４、第５、及び第６のアクセス線と電子的に結合することとは独立して、アクセス線の第１のセットの第１、第２、及び第３のアクセス線と電子的に結合され得る。いくつかの場合において、結合構成要素７３５は、第１の電圧レール、第２の電圧レール、及びアクセス線の第１のセットと電子通信状態にある第１のデコーダを活性化することによって、第１の電圧レール及び第２の電圧レールをアクセス線の第１のセットの第１、第２、及び第３のアクセス線と電子的に結合する。いくつかの場合において、結合構成要素７３５は、第１の電圧レール、第２の電圧レール、及びアクセス線の第１のセットと電子通信状態にある第２のデコーダを活性化することによって、第１の電圧レール及び第２の電圧レールをアクセス線の第１のセットの第４、第５、及び第６のアクセス線と電子的に結合する。
【００８７】
結合構成要素７３５はまた、アクセス線の第２のセットを第１の電圧及び第２の電圧から絶縁することができる。いくつかの場合において、結合構成要素７３５は、アクセス線の第２のセット、第１の電圧、及び第２の電圧と電子通信状態にあるデコーダを非活性化することによって、アクセス線の第２のセットを第１の電圧及び第２の電圧から絶縁する。いくつかの場合において、結合構成要素７３５は、第１の電圧レール、第２の電圧レール、及びアクセス線の第２のセットと電子通信状態にある第１のデコーダを活性化することによって、第１の電圧レール及び第２の電圧レールをアクセス線の第２のセットの第１、第２、及び第３のアクセス線と電子的に結合する。
【００８８】
図８は、本開示の実施形態による、フィルタ・キャパシタンスを変化させることをサポートする、デバイス８０５を含むシステム８００の図を示す。デバイス８０５は、上で、例えば、図１を参照して、説明されるようなメモリ・アレイ１００の構成要素の例であり得る、又はそれを含み得る。デバイス８０５は、メモリ・コントローラ８１５、メモリ・セル８２０、基本入力／出力システム（ＢＩＯＳ）構成要素８２５、プロセッサ８３０、Ｉ／Ｏコントローラ８３５、及び周辺構成要素８４０を含む、通信を送信及び受信するための構成要素を含む双方向性音声及びデータ通信のための構成要素を含み得る。これらの構成要素は、１つ又は複数のバス（例えば、バス８１０）を介して電子通信状態にあり得る。
【００８９】
メモリ・コントローラ８１５は、本明細書に説明されるように１つ又は複数のメモリ・セルを動作させ得る。具体的には、メモリ・コントローラ８１５は、可変フィルタ・キャパシタンスをサポートするように構成され得る。いくつかの場合において、メモリ・コントローラ８１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、又はその両方を含み得る（図示せず）。
【００９０】
メモリ・セル８２０は、本明細書に説明されるように情報を（すなわち、論理状態の形態で）記憶し得る。ＢＩＯＳ構成要素８２５は、さまざまなハードウェア構成要素を初期化及び実行し得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってもよい。ＢＩＯＳ構成要素８２５はまた、プロセッサと、さまざまな他の構成要素、例えば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理し得る。ＢＩＯＳ構成要素８２５は、リード・オンリ・メモリ（ＲＯＭ）、フラッシュ・メモリ、又は任意の他の不揮発性メモリ内に記憶されたプログラム又はソフトウェアを含み得る。
【００９１】
プロセッサ８３０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、離散ゲート若しくはトランジスタ論理構成要素、離散ハードウェア構成要素、又はそれらの任意の組み合わせ）を含み得る。いくつかの場合において、プロセッサ８３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成され得る。他の場合において、メモリ・コントローラは、プロセッサ８３０に統合され得る。プロセッサ８３０は、さまざまな機能（例えば、可変フィルタ・キャパシタンスをサポートする機能又はタスク）を実施するためにメモリ内に記憶されたコンピュータ可読命令を実行するように構成され得る。
【００９２】
Ｉ／Ｏコントローラ８３５は、デバイス８０５のための入力信号及び出力信号を管理し得る。Ｉ／Ｏコントローラ８３５はまた、デバイス８０５に統合されていない周辺機器を管理し得る。いくつかの場合において、Ｉ／Ｏコントローラ８３５は、外部周辺機器への物理的接続又はポートを表し得る。いくつかの場合において、Ｉ／Ｏコントローラ８３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、又は別の既知のオペレーティング・システムなど、オペレーティング・システムを利用し得る。他の場合において、Ｉ／Ｏコントローラ８３５は、モデム、キーボード、マウス、タッチスクリーン、又は同様のデバイスを表し得る、又はこれと対話し得る。いくつかの場合において、Ｉ／Ｏコントローラ８３５は、プロセッサの部分として組み入れられ得る。いくつかの場合において、ユーザは、Ｉ／Ｏコントローラ８３５を介して、又はＩ／Ｏコントローラ８３５によって制御されるハードウェア構成要素を介して、デバイス８０５と対話することができる。
【００９３】
周辺構成要素８４０は、任意の入力デバイス若しくは出力デバイス、又はそのようなデバイスのためのインターフェースを含み得る。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポート若しくはパラレル・ポート、又は周辺構成要素相互接続（ＰＣＩ）スロット若しくはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットを挙げることができる。
【００９４】
入力８４５は、デバイス８０５又はその構成要素に入力を提供する、デバイス８０５の外側のデバイス又は信号を表し得る。これは、ユーザ・インターフェース、又は他のデバイスとの、若しくは他のデバイス間のインターフェースを含み得る。いくつかの場合において、入力８４５は、Ｉ／Ｏコントローラ８３５によって管理され得、周辺構成要素８４０を介してデバイス８０５と対話し得る。
【００９５】
出力８５０はまた、デバイス８０５又はその構成要素のいずれかからの出力を受信するように構成される、デバイス８０５の外側のデバイス又は信号を表し得る。出力８５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサ、又は印刷回路板などを挙げることができる。いくつかの場合において、出力８５０は、周辺構成要素８４０を介してデバイス８０５とインターフェース接続する周辺素子であってもよい。いくつかの場合において、出力８５０は、Ｉ／Ｏコントローラ８３５によって管理され得る。
【００９６】
デバイス８０５の構成要素は、それらの機能を実行するように設計された回路を含み得る。これは、さまざまな回路素子、例えば、本明細書に説明される機能を実行するように構成された、導電線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、又は他の能動素子若しくは受動素子を含み得る。デバイス８０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、モバイル・フォン、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。又は、デバイス８０５は、そのようなデバイスの一部分又は構成要素であってもよい。
【００９７】
図９は、本開示の実施形態による、フィルタ・キャパシタンスを変化させるための方法９００を示すフローチャートを示す。方法９００の動作は、本明細書に説明されるようなメモリ・アレイ又はその構成要素によって実施され得る。例えば、方法９００の動作は、図６〜図８を参照して説明されるようなメモリ・コントローラによって実施され得る。いくつかの例において、メモリ・アレイは、以下に説明される機能を実施するようにデバイスの機能素子を制御するためにコードのセットを実行し得る。加えて、又は代替的に、メモリ・アレイは、特殊目的ハードウェアを使用して、以下に説明される機能の一部又はすべてを実施し得る。
【００９８】
ブロック９０５において、メモリ・アレイは、メモリ・アレイの第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加することができ、第１の複数のアクセス線は、複数の容量性セルと電子通信状態にあり、複数の容量性セルと電子通信状態にある第２の複数のアクセス線に垂直である。ブロック９０５の動作は、図３〜図５を参照して説明される方法に従って実施され得る。特定の例では、ブロック９０５の動作の一部又はすべては、図６〜図８を参照して説明されるようなバイアス構成要素によって実施され得る。いくつかの例において、第１の複数のアクセス線は、列線であり得、第２の複数のアクセス線は行線であり得、又はその逆も然りである。また、容量性セルは、容量性素子及び選択構成要素を含み得、容量性素子は、強誘電体キャパシタ又は誘電体キャパシタのいずれかであり得る。
【００９９】
いくつかの場合において、第１の電圧を印加することは、第１の電圧レールを第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に電子的に結合することを含み、第１の電圧レールを第１のアクセス線及び第２のアクセス線に電子的に結合することは、導電性トレースを介して第１の電圧レールを第１のアクセス線及び第２のアクセス線に直接接続すること、第１の電圧レール、第１のアクセス線、及び第２のアクセス線と電子通信状態にあるスイッチング・デバイスを活性化すること、又はデコーダを使用して第１の電圧を第１の電圧レールから第１のアクセス線及び第２のアクセス線へ送ること、のうちのいずれかを含み得る。
【０１００】
ブロック９１０において、メモリ・アレイは、第１の複数のアクセス線の第３のアクセス線に第２の電圧を印加することができ、第１の複数のアクセス線の第３のアクセス線は、第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に隣接する。ブロック９１０の動作は、図３〜図５を参照して説明される方法に従って実施され得る。特定の例では、ブロック９１０の動作の一部又はすべては、図６〜図８を参照して説明されるようなバイアス構成要素によって実施され得る。第１の電圧に接続されたアクセス線に隣接するアクセス線に第２の電圧を印加することは、第１のアクセス線と第２のアクセス線との間のキャパシタンスを使用して第１の電圧と第２の電圧との間のキャパシタンスを増加させ得、これにより、第１の電圧及び第２の電圧の大きさにおける異常の大きさを減少させ得る。
【０１０１】
いくつかの場合において、第２の電圧を印加することは、第２の電圧レールを第１の複数のアクセス線の第３のアクセス線に電子的に結合することを含む。いくつかの例において、第１の電圧レールは、正の電圧源に接続され、第２の電圧レールは、接地又は仮想接地に接続される。第２の電圧レールを第３のアクセス線に電子的に結合することは、導電性トレースを介して第１の電圧レールを第１のアクセス線及び第２のアクセス線に直接接続すること、第１の電圧レール、第１のアクセス線、及び第２のアクセス線と電子通信状態にあるスイッチング・デバイスを活性化すること、又はデコーダを使用して第１の電圧を第１の電圧レールから第１のアクセス線及び第２のアクセス線へ送ること、のうちのいずれかを含み得る。
【０１０２】
いくつかの場合において、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合することは、第１の電圧レール、第２の電圧レール、及び第１の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む。第１及び第２の電圧レールを第１、第２、及び第３のアクセス線と電子的に結合するためにデコーダを使用することは、メモリ・デバイスが第１の電圧レールと第２の電圧レールとの間のキャパシタンスを動的に適合させることを可能にし得る。
【０１０３】
ブロック９１５において、メモリ・アレイは、メモリ・アレイの少なくとも一部分について、第１の電圧若しくは第２の電圧、又はその両方を、第１の電圧及び第２の電圧の印加から生じる、第１の複数のアクセス線のアクセス線間のキャパシタンスにより調整し得る。ブロック９１５の動作は、図３〜図５を参照して説明される方法に従って実施され得る。特定の例では、ブロック９１５の動作の一部又はすべては、図６〜図８を参照して説明されるようなキャパシタンス調整器によって実施され得る。
【０１０４】
いくつかの例において、メモリ・アレイは、第１の電圧レールを第１の複数のアクセス線の第４のアクセス線及び第５のアクセス線に電子的に結合し得る。メモリ・アレイはまた、第２の電圧レールを第１の複数のアクセス線の第６のアクセス線に電子的に結合し得る。第１及び第２の電圧レールを追加のアクセス線に電子的に結合することは、第１の電圧レールと第２の電圧レールとの間のキャパシタンスを増加させ得る。
【０１０５】
いくつかの場合において、第１の電圧レール及び第２の電圧レールは、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第４、第５、及び第６のアクセス線と電子的に結合することとは独立して、第１の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合される。第１及び第２の電圧レールを、他のアクセス線とは独立して、追加のアクセス線に電子的に結合することは、メモリ・デバイスが、第１の電圧レールと第２の電圧レールとの間のキャパシタンスを離散増分で増加又は減少させることを可能にし得る。より多くのアクセス線が、他のアクセス線とは独立して、第１及び第２の電圧レールと結合され得るとき、メモリ・デバイスは、より細かい粒度でキャパシタンスを変調することができる。
【０１０６】
いくつかの例において、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第４、第５、及び第６のアクセス線と結合することは、第１の電圧レール、第２の電圧レール、及び第１の複数のアクセス線と電子通信状態にある第２のデコーダを活性化することを含み得る。サブ・デコーダは、第１及び第２の電圧レールをアクセス線の１つのセットと、アクセス線の別のセットとは独立して、電子的に結合するために使用され得る。サブ・デコーダはまた、デバイスが、第１の複数のアクセス線及び第２の複数のアクセス線を相応に構成することによって、メモリ・デバイスの電力消費を減少又は増加させることを可能にし得る。
【０１０７】
いくつかの例において、メモリ・アレイは、第２の複数のアクセス線を第１の電圧及び第２の電圧から絶縁することができる。第２の複数のアクセス線を第１の電圧及び第２の電圧から絶縁することは、第２の複数のアクセス線、第１の電圧、及び第２の電圧と電子通信状態にあるデコーダを非活性化することを含み得る。第２の複数のアクセス線を第１の電圧及び第２の電圧から絶縁することは、製造上の欠陥から生じるアクセス線間の電気的短絡の効果を軽減することによって第１の電圧と第２の電圧との間の漏電を減少させることができ、メモリ・デバイスの電力消費を低減する。
【０１０８】
いくつかの例において、メモリ・アレイは、第２の複数のアクセス線に第３の電圧を印加することができ、第３の電圧の大きさは、第１の電圧の大きさよりも大きくかつ第２の電圧の大きさよりも小さい。第２の複数のアクセス線に中間電圧を印加することは、容量性セルが選択されないことを確実にし得、容量性セルを通じた漏電を減少させ、メモリ・デバイスの電力消費を低減する。
【０１０９】
いくつかの例において、メモリ・アレイは、第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を、また第２の複数のアクセス線の第３のアクセス線に第２の電圧を印加することができる。第１の電圧を印加することは、第１の電圧レールを第２の複数のアクセス線の第１のアクセス線及び前記第２のアクセス線に電子的に結合することを含み得る。第２の電圧を印加することは、第２の電圧レールを第２の複数のアクセス線の第３のアクセス線に電子的に結合することを含む。いくつかの場合において、第１の電圧レール及び第２の電圧レールを第２の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合することは、第１の電圧レール、第２の電圧レール、及び第２の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む。第１及び第２の電圧が第１の複数のアクセス線に印加されるやり方と同様の様式で、第２の複数のアクセス線に第１及び第２の電圧を印加することは、容量性セルのキャパシタンスに加えて、第２の複数のアクセス線のアクセス線間のキャパシタンスを使用して、第１の供給レールと第２の供給レールとの間のキャパシタンスを増加させ得る。
【０１１０】
いくつかの場合において、第１の電圧若しくは第２の電圧、又はその両方は、第１の電圧及び第２の電圧の印加から生じる、第１の複数のアクセス線のアクセス線間のキャパシタンス及び第２の複数のアクセス線のアクセス線間の別のキャパシタンスに基づいて調整される。
【０１１１】
上で説明される方法は、可能な実施例について説明するものであり、動作及びステップは、並び変えられてもよく、又は他の方法で修正されてもよく、他の実施例が可能であるということに留意されたい。さらには、本方法のうちの２つ以上からの実施形態が組み合わされてもよい。
【０１１２】
いくつかの例において、本明細書に説明される装置は、方法９００などの方法を実施することができる。本装置は、メモリ・アレイの第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）であって、第１の複数のアクセス線が、複数の容量性セルと電子通信状態にあり、複数の容量性セルと電子通信状態にある第２の複数のアクセス線に垂直である、第１の電圧を印加するための特徴、手段、又は命令と、第１の複数のアクセス線の第３のアクセス線に第２の電圧を印加するための特徴、手段、又は命令であって、第１の複数のアクセス線の第３のアクセス線が、第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に隣接する、特徴、手段、又は命令と、メモリ・アレイの少なくとも一部分について、第１の電圧若しくは第２の電圧、又はその両方を、第１の電圧及び第２の電圧から生じる、第１の複数のアクセス線のアクセス線間のキャパシタンスにより調整するための特徴、手段、又は命令とを含み得る。
【０１１３】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第１の電圧を印加することは、第１の電圧レールを第１の複数のアクセス線の第１のアクセス線及び第２のアクセス線に電子的に結合することを含み、第２の電圧を印加することは、第２の電圧レールを第１の複数のアクセス線の第３のアクセス線に電子的に結合することを含む。
【０１１４】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合することは、第１の電圧レール、第２の電圧レール、及び第１の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む。
【０１１５】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例は、第１の電圧レールを第１の複数のアクセス線の第４のアクセス線及び第５のアクセス線に電子的に結合し、第２の電圧レールを第１の複数のアクセス線の第６のアクセス線に電子的に結合するための動作、特徴、手段、又は命令をさらに含み得、第１の電圧レール及び第２の電圧レールは、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第４、第５、及び第６のアクセス線と電子的に結合することとは独立して、第１の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合される。
【０１１６】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第１の電圧レール及び第２の電圧レールを第１の複数のアクセス線の第４、第５、及び第６のアクセス線と電子的に結合することは、第１の電圧レール、第２の電圧レール、及び第１の複数のアクセス線と電子通信状態にある第２のデコーダを活性化することを含む。
【０１１７】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第１の電圧レールは、正の電圧源に接続され、第２の電圧レールは、接地又は仮想接地に接続される。
【０１１８】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例は、第２の複数のアクセス線を第１の電圧及び第２の電圧から絶縁するための動作、特徴、手段、又は命令をさらに含み得る。
【０１１９】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第２の複数のアクセス線を第１の電圧及び第２の電圧から絶縁することは、第２の複数のアクセス線、第１の電圧、及び第２の電圧と電子通信状態にあるデコーダを非活性化することを含む。
【０１２０】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例は、第２の複数のアクセス線に第３の電圧を印加するための動作、特徴、手段、又は命令をさらに含み得、第３の電圧の大きさは、第１の電圧の大きさよりも大きくかつ第２の電圧の大きさよりも小さい。
【０１２１】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例は、第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に第１の電圧を印加するための動作、特徴、手段、又は命令であって、第１の電圧を印加することが、第１の電圧レールを第２の複数のアクセス線の第１のアクセス線及び第２のアクセス線に電子的に結合することを含む、第１の電圧を印加するための動作、特徴、手段、又は命令と、第２の複数のアクセス線の第３のアクセス線に第２の電圧を印加するための動作、特徴、手段、又は命令であって、第２の電圧を印加することが、第２の電圧レールを第２の複数のアクセス線の第３のアクセス線に電子的に結合することを含み、第１の電圧若しくは第２の電圧、又はその両方が、第１の電圧及び第２の電圧の印加から生じる、第１の複数のアクセス線のアクセス線間のキャパシタンス及び第２の複数のアクセス線のアクセス線間の別のキャパシタンスに基づいて調整される、第２の電圧を印加するための動作、特徴、手段、又は命令とをさらに含み得る。
【０１２２】
本明細書に説明される方法、装置、及び非一時的なコンピュータ可読媒体のいくつかの例において、第１の電圧レール及び第２の電圧レールを第２の複数のアクセス線の第１、第２、及び第３のアクセス線と電子的に結合することは、第１の電圧レール、第２の電圧レール、及び第２の複数のアクセス線と電子通信状態にある第１のデコーダを活性化することを含む。
【０１２３】
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器及び抵抗器からなる電圧分割器などのさまざまな電子回路素子を使用して組み入れられ得る。他の実施例も可能である。「仮想接地すること」又は「仮想的に接地される」とは、約０Ｖに接続されることを意味する。
【０１２４】
「電子通信」及び「結合される」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含み得るか、又は中間構成要素を含み得る。互いに電子通信状態にある又は互いに結合された構成要素は、電子若しくは信号を（例えば、通電された回路内で）能動的に交換していてもよく、又は、電子若しくは信号を（例えば、遮断された回路内で）能動的に交換していなくてもよいが、回路が通電される際に電子もしく信号を交換するように構成され、及びそのように動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信状態にあるか、又は、スイッチの状態（すなわち、開いている又は閉じられている）にかかわらず結合され得る。
【０１２５】
「絶縁された」、又は「電子的に絶縁された」という用語は、電子が構成要素間を流れることが現在不可能である構成要素間の関係を指し、構成要素は、それらの間に開回路が存在する場合、互いから絶縁される。例えば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁され得る。
【０１２６】
本明細書で使用される「層」という用語は、幾何学構造物の階層又はシートを指す。各層は、３つの次元（例えば、高さ、幅、及び深さ）を有してもよく、また表面の一部又はすべてを被覆してもよい。例えば、層は、２つの次元が３番目の次元よりも大きい三次元構造物であってもよい。層は、異なる素子、構成要素、及び／又は材料を含み得る。いくつかの場合において、１つの層は、２つ以上の副層から構成され得る。添付の図面のいくつかにおいては、三次元層の２つの次元が、例証の目的のために描写される。しかしながら、当業者は、層が本質的には三次元であることを認識するものとする。
【０１２７】
本明細書で使用される場合、「実質的に」という用語は、修飾された特性（例えば、実質的にという用語によって修飾された動詞又は形容詞）は、絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。
【０１２８】
本明細書で使用される場合、「電極」という用語は、電気伝導体を指し得、いくつかの場合においては、メモリ・セル又はメモリ・アレイの他の構成要素への電気接点として用いられ得る。電極は、メモリ・アレイ１００の素子又は構成要素間に導電路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。
【０１２９】
本明細書で使用される場合、「フォトリソグラフィ」という用語は、フォトレジスト材料を使用したパターニングのプロセス、及び電磁放射を使用してそのような材料を露光することを指し得る。例えば、フォトレジスト材料は、例えば、基材上にフォトレジストをスピン・コーティングすることによって、基材上に形成され得る。フォトレジストを放射線に露光することによってフォトレジスト内にパターンが作成され得る。パターンは、例えば、放射線がどこでフォトレジストを露光するかを空間的に表現するフォト・マスクによって画定され得る。次いで、露光されたフォトレジスト区域は、例えば、化学処理によって、所望のパターンを残して除去され得る。いくつかの場合において、露光された領域は、残ったままでよく、露光されていない領域は、除去され得る。
【０１３０】
本明細書で使用される場合、「短絡」、「短絡された」、又は「短絡する」という用語は、問題となっている２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電路が確立される構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換することができる。したがって、短絡は、電子通信状態にある構成要素（又は線）間の電荷の流れを可能にする動的な動作であり得る。
【０１３１】
メモリ・アレイ１００を含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの場合において、基板は、半導体ウェハである。他の場合において、基板は、シリコン・オン・ガラス（ＳＯＧ）若しくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であってもよい。基板又は基板の副領域の導電性は、限定するものではないが、リン、ホウ素、又はヒ素を含むさまざまな化学種を使用したドーピングを通して制御されてもよい。ドーピングは、基板の初期形成又は成長中に、イオン注入によって、又は任意の他のドーピング手段によって、実施されてもよい。
【０１３２】
本明細書で論じられるトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、及びゲートを含む三端子デバイスを備え得る。端子は、導電材料、例えば金属を通して、他の電子素子に接続され得る。ソース及びドレインは、導電性であってもよく、重度にドープされた、例えば縮退した、半導体領域であってもよい。ソース及びドレインは、軽度にドープされた半導体領域又はチャネルによって分離されてもよい。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれ得る。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれ得る。チャネルは、絶縁性ゲート酸化物によってキャップされ得る。チャネル導電性は、ゲートに電圧を印加することによって制御され得る。例えば、ｎ型ＦＥＴ又はｐ型ＦＥＴに正の電圧又は負の電圧をそれぞれ印加することは、チャネルが導電性になるという結果をもたらし得る。トランジスタは、トランジスタの閾値電圧よりも大きい又はこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であり得る、又は「活性化され」得る。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であり得る、又は「非活性化され」得る。
【０１３３】
添付の図面に関連して上に記載される詳細な説明は、例を説明するものであり、実施され得る又は特許請求の範囲内にある例だけを表すわけではない。本説明において使用されるとき、「例」及び「例示的」という用語は、「例、事例、又は例証としての機能を果たす」ことを意味し、他の例よりも「好ましい」又は「有利である」ことは意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実践され得る。いくつかの事例では、よく知られている構造物及び装置は、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
【０１３４】
情報及び信号は、さまざまな異なる技術及び技法のいずれかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表され得る。
【０１３５】
本明細書における開示に関連して説明されるさまざまな例証的なブロック及び構成要素は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ、ＦＰＧＡ若しくは他のプログラマブル論理デバイス、離散ゲート若しくはトランジスタ論理、離散ハードウェア構成要素、又は本明細書に説明される機能を実施するように設計されたそれらの任意の組み合わせを用いて、組み入れられ得る、又は実施され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはまた、コンピューティング・デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用した１つ若しくは複数のマイクロプロセッサ、又は他の任意のそのような構成として組み入れられてもよい。
【０１３６】
本明細書に説明される機能は、ハードウェア内、プロセッサによって実行されるソフトウェア内、ファームウェア内、又はそれらの任意の組み合わせで実施されてもよい。プロセッサによって実行されるソフトウェア内で実施される場合、機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶され得るか、又はそれらを通じて送信され得る。他の例及び実施例は、本開示及び添付の特許請求項の範囲の範囲及び趣旨内である。例えば、ソフトウェアの性質により、上で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを使用して実施され得る。機能を実施する特徴はまた、機能の部分が異なる物理的場所において実施されるように分散されることを含めて、さまざまな位置に物理的に位置してもよい。特許請求の範囲内を含めて、本明細書で使用される場合、「及び／又は」という用語は、２つ以上の項目のリストにおいて使用されるとき、列挙された項目のうちの任意の１つが単独で用いられ得ること、又は列挙された項目のうちの２つ以上の任意の組み合わせが用いられ得ることを意味する。例えば、ある合成物が、構成要素Ａ、Ｂ、及び／又はＣを含むものとして説明される場合、この合成物は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組み合わせ、Ａ及びＣの組み合わせ、Ｂ及びＣの組み合わせ、又は、Ａ、Ｂ、及びＣの組み合わせ、を含み得る。また、特許請求の範囲内を含めて、本明細書で使用される場合、「又は」は、項目のリスト（例えば、「〜のうちの少なくとも１つ」又は「〜のうちの１つ又は複数」などの句が後に続く項目のリスト）内で使用されるとき、例えば、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」というリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように離接的なリストを示す。
【０１３７】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、コンピュータ記憶媒体及び通信媒体の両方を含む。記憶媒体は、汎用コンピュータ又は特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってもよい。限定ではなく、例として、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュ・メモリ、ＣＤ−ＲＯＭ若しくは他の光ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス、又は命令若しくはデータ構造の形で所望のプログラム・コード手段を伝達若しくは記憶するために使用可能であり、汎用コンピュータ若しくは特殊目的コンピュータ、又は汎用プロセッサ若しくは特殊目的プロセッサによってアクセス可能である任意の他の媒体を含み得る。また、いかなる接続も、適切にはコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、又は他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクト・ディスク（ＣＤ）、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、及びＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
【０１３８】
本開示の先の説明は、当業者が開示を作製又は使用することを可能にするために提供される。本開示に対するさまざまな修正形態は、当業者にとっては容易に明らかであるものとし、本明細書において規定される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書に説明される例及び設計に限定されず、本明細書で開示される原理及び新規の特徴に合致する最も幅広い範囲が与えられるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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