(57)【特許請求の範囲】
【請求項１】
デジット線と電子通信するメモリセルであって、複数の論理状態を蓄積するように構成された前記メモリセルと、
前記デジット線に結合された電流生成器であって、前記デジット線を電圧レベルに充電するように構成された前記電流生成器と、
前記デジット線とは異なる前記電流生成器のノードに結合されたセンスコンポーネントであって、前記ノード上に存在する電圧を検出するように構成された前記センスコンポーネントであって、前記電圧は、前記デジット線の前記電圧レベルに少なくとも部分的に基づく、前記センスコンポーネントと、
前記メモリセルに結合されたコントローラであって、前記デジット線を前記電圧レベルに充電するための時間の継続期間に少なくとも部分的に基づいて前記メモリセルの論理状態を識別するように動作可能な前記コントローラと
を含む、電子メモリ装置。
【請求項２】
前記電流生成器は、前記デジット線を前記電圧レベルに充電するために前記デジット線に時変の電流を印加するように構成され、
前記継続期間は前記時変の電流に少なくとも部分的に基づく、
請求項１に記載の電子メモリ装置。
【請求項３】
前記センスコンポーネントの出力に結合されたラッチであって、前記センスコンポーネントから信号を受信することに少なくとも部分的に基づいて時変信号の値を出力するように構成された前記ラッチ
を更に含む、請求項１に記載の電子メモリ装置。
【請求項４】
前記コントローラは前記ラッチに結合され、前記コントローラは、前記ラッチから受信した前記時変信号の前記値に少なくとも部分的に基づいて前記メモリセルの前記論理状態を識別するように動作可能である、
請求項３に記載の電子メモリ装置。
【請求項５】
前記センスコンポーネントの出力に結合された少なくとも２つのラッチであって、前記センスコンポーネントから信号を受信することに少なくとも部分的に基づいて第１の時変信号の値と第２の時変信号の値とを出力するように構成された前記少なくとも２つのラッチ
を更に含む、請求項１に記載の電子メモリ装置。
【請求項６】
前記コントローラは前記少なくとも２つのラッチに結合され、前記コントローラは、前記少なくとも２つのラッチから受信した前記第１の時変信号の前記値及び前記第２の時変信号の前記値に少なくとも部分的に基づいて前記メモリセルの前記論理状態を識別するように動作可能である、
請求項５に記載の電子メモリ装置。
【請求項７】
前記センスコンポーネントはインバータを含む、
請求項１に記載の電子メモリ装置。
【請求項８】
前記電流生成器はカスコードを含む、
請求項１に記載の電子メモリ装置。
【請求項９】
前記複数の論理状態は、複数の安定状態と複数の揮発性状態とを含む、
請求項１に記載の電子メモリ装置。
【請求項１０】
前記メモリセルは、揮発性メモリセル、不揮発性メモリセル、又は部分的に揮発性で部分的に不揮発性のメモリセルの内の１つとして動作するように構成される、請求項１に記載の電子メモリ装置。
【請求項１１】
前記コントローラは、前記デジット線が前記電流生成器により充電される前に前記デジット線をバイアスするように構成される、
請求項１に記載の電子メモリ装置。
【請求項１２】
前記コントローラは、前記継続期間よりも短い第２の継続期間の後に前記論理状態の第１のビットを識別し、前記継続期間の後に前記論理状態の第２のビットを識別するように構成される、
請求項１に記載の電子メモリ装置。
【請求項１３】
メモリセルに結合されたデジット線を第１の電圧レベルに充電することと、
前記第１の電圧レベルに充電するための、前記デジット線に対する継続期間を判定することと、
前記第１の電圧レベルに到達するための、前記デジット線に対する前記継続期間に少なくとも部分的に基づいて前記メモリセルの論理状態を識別することと、
前記継続期間よりも短い第２の継続期間の後に前記論理状態の第１のビットを識別することと、
前記継続期間の後に前記論理状態の第２のビットを識別することと
を含む、方法。
【請求項１４】
前記デジット線に印加される電流の振幅を時間と共に変更することを更に含み、前記継続期間は、時変の電流に少なくとも部分的に基づく、
請求項１３に記載の方法。
【請求項１５】
読み出し動作が開始されることに少なくとも部分的に基づいて複数のメモリセルから前記メモリセルを選択すること
を更に含む、請求項１３に記載の方法。
【請求項１６】
前記メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいてタイマを開始することを更に含み、前記継続期間は前記タイマに少なくとも部分的に基づく、
請求項１３に記載の方法。
【請求項１７】
前記継続期間は、タイマが開始することと、前記デジット線が前記第１の電圧レベルに充電することとの間で経過する時間の量に少なくとも部分的に基づいて判定される、
請求項１３に記載の方法。
【請求項１８】
前記デジット線とは異なるノードにおける第２の電圧レベルが電圧閾値を満たすと判定することを更に含み、前記継続期間は、前記第２の電圧レベルが前記電圧閾値を満たすことに少なくとも部分的に基づく、
請求項１３に記載の方法。
【請求項１９】
前記ノードにおける前記第２の電圧レベルをセンスコンポーネントによってセンシングすることを更に含み、前記論理状態は、前記第２の電圧レベルが前記電圧閾値を満たすことに少なくとも部分的に基づいて識別される、
請求項１８に記載の方法。
【請求項２０】
前記電圧閾値は、前記メモリセルの安定状態を生成するために使用されるバイアス電圧よりも小さい、
請求項１８に記載の方法。
【請求項２１】
前記継続期間に少なくとも部分的に基づいて時変信号の値を識別することを更に含み、前記論理状態は、前記時変信号の前記値に少なくとも部分的に基づく、
請求項１３に記載の方法。
【請求項２２】
前記デジット線を前記第１の電圧レベルで充電する前に前記デジット線をバイアスすること
を更に含む、請求項１３に記載の方法。
【請求項２３】
前記デジット線が充電される前記第１の電圧レベルは、前記メモリセルの複数の可能な電荷状態の内の少なくとも１つに少なくとも部分的に基づいた所定の電圧レベルである、
請求項１３に記載の方法。
【請求項２４】
前記デジット線は、前記デジット線に及びセンスコンポーネントに結合されたカスコードによって充電される、
請求項１３に記載の方法。
【請求項２５】
前記継続期間は、前記メモリセルのコンデンサの安定状態と、前記メモリセルの前記コンデンサの揮発性状態とに少なくとも部分的に基づく、
請求項１３に記載の方法。
【請求項２６】
前記メモリセルは強誘電体コンデンサを含む、
請求項１３に記載の方法。
【請求項２７】
前記メモリセルは誘電体コンデンサを含む、
請求項１３に記載の方法。
【請求項２８】
前記メモリセルは少なくとも３つの論理状態を蓄積するように構成される、
請求項１３に記載の方法。
【請求項２９】
前記メモリセルは２つの論理状態を蓄積するように構成される、
請求項１３に記載の方法。
【請求項３０】
デジット線と電子通信するメモリセルと、
前記デジット線に結合された第１のノードと、第２のノードとを有する電流生成器であって、アクセス動作中に前記デジット線に電流を印加するように構成された前記電流生成器と、
前記電流生成器の前記第２のノードに結合されたセンスコンポーネントであって、前記第２のノードにおける電圧であって、前記デジット線の電圧レベルに少なくとも部分的に基づいた前記電圧が電圧閾値を満たすことに少なくとも部分的に基づいて信号を出力するように構成された前記センスコンポーネントと、
前記センスコンポーネントに結合されたコントローラであって、前記デジット線に前記電流を印加することと、前記センスコンポーネントから前記信号を受信することとの間の継続期間に少なくとも部分的に基づいて前記メモリセルの論理状態を識別するように動作可能である前記コントローラと
を含む、電子メモリ装置。
【請求項３１】
前記センスコンポーネントに結合されたラッチであって、前記電圧が前記電圧閾値を満たすことを指し示す前記信号を前記センスコンポーネントから受信するように構成された前記ラッチ
を更に含む、請求項３０に記載の電子メモリ装置。
【請求項３２】
前記ラッチは、前記信号を前記センスコンポーネントから受信することに少なくとも部分的に基づいて時変信号の値を出力するように構成される、
請求項３１に記載の電子メモリ装置。
【請求項３３】
前記ラッチの前記出力に結合されたコントローラであって、前記ラッチから受信した前記時変信号の前記値に少なくとも部分的に基づいて前記メモリセルの論理状態を識別するように動作可能である前記コントローラ
を更に含む、請求項３２に記載の電子メモリ装置。
【請求項３４】
前記センスコンポーネントに結合された少なくとも２つのラッチであって、前記電圧が前記電圧閾値を満たすことを指し示す前記信号を前記センスコンポーネントから受信するように構成された前記少なくとも２つのラッチ
を更に含む、請求項３３に記載の電子メモリ装置。
【請求項３５】
前記少なくとも２つのラッチは、前記信号を前記センスコンポーネントから受信することに少なくとも部分的に基づいて第１の時変信号の値と第２の時変信号の値を出力するように構成される、
請求項３４に記載の電子メモリ装置。
【請求項３６】
前記少なくとも２つのラッチの前記出力に結合されたコントローラであって、前記ラッチから受信した前記第１の時変信号の前記値及び前記第２の時変信号の前記値に少なくとも部分的に基づいて前記メモリセルの論理状態を識別するように動作可能である前記コントローラ
を更に含む、請求項３５に記載の電子メモリ装置。
【請求項３７】
前記メモリセルは、少なくとも３つの論理状態を蓄積するように構成された強誘電体メモリセルである、
請求項３０に記載の電子メモリ装置。
【請求項３８】
前記メモリセルは、少なくとも３つの論理状態を蓄積するように構成された誘電体メモリセルである、
請求項３０に記載の電子メモリ装置。
【請求項３９】
デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された前記強誘電体メモリセルに電流を印加することと、
前記デジット線とは異なるノードにおける電圧であって、前記デジット線の第１の電圧レベルに少なくとも部分的に基づいた前記電圧をセンシングすることと、
前記電圧が電圧閾値を満たすことに少なくとも部分的に基づいて前記少なくとも３つの論理状態から前記強誘電体メモリセルの論理状態を識別することと、
前記電圧閾値を満たすための、前記ノード上に存在する第２の電圧レベルに対する継続期間を識別することであって、前記論理状態は前記継続期間に少なくとも部分的に基づいて識別されることと
を含む、方法。
【請求項４０】
前記継続期間は、前記強誘電体メモリセルの強誘電体コンデンサに蓄積された総電荷に少なくとも部分的に基づく、
請求項３９に記載の方法。
【請求項４１】
前記総電荷は、前記強誘電体コンデンサの揮発性電荷と前記強誘電体コンデンサの安定電荷とを含む、
請求項４０に記載の方法。
【請求項４２】
前記強誘電体メモリセルの前記論理状態を識別することは、前記強誘電体メモリセルの強誘電体コンデンサの分極状態と、前記強誘電体メモリセルの前記強誘電体コンデンサの電荷状態とに少なくとも部分的に基づく、
請求項３９に記載の方法。
【請求項４３】
前記電圧が前記電圧閾値を満たすことに少なくとも部分的に基づいて信号をセンスコンポーネントによって出力すること
を更に含む、請求項３９に記載の方法。
【請求項４４】
前記電圧が前記電圧閾値を満たすことに少なくとも部分的に基づいて第１のラッチを活性化すること
を更に含む、請求項３９に記載の方法。
【請求項４５】
前記電圧が前記電圧閾値を満たすことに少なくとも部分的に基づいて前記第１のラッチとは異なる第２のラッチを活性化すること
を更に含む、請求項４４に記載の方法。
【請求項４６】
前記第１のラッチに第１の時変信号を印加することと、
前記第１の時変信号とは異なる第２の時変信号を前記第２のラッチに印加することと
を更に含み、
前記強誘電体メモリセルの前記論理状態は、前記第１のラッチ及び前記第２のラッチが活性化された場合の前記第１の時変信号及び前記第２の時変信号の値に少なくとも部分的に基づく、
請求項４５に記載の方法。
【請求項４７】
前記強誘電体メモリセルの選択コンポーネントを活性化することを更に含み、前記電流は、前記選択コンポーネントが活性化されることに少なくとも部分的に基づいて押し流される、
請求項３９に記載の方法。
【請求項４８】
前記強誘電体メモリセルに結合されたプレート線及び前記デジット線がグランド又は仮想接地にされている間に前記強誘電体メモリセルの選択コンポーネントを活性化すること
を更に含む、請求項３９に記載の方法。
【請求項４９】
前記強誘電体メモリセルの識別された前記論理状態に少なくとも部分的に基づいて前記強誘電体メモリセル上でライトバック動作を実施すること
を更に含む、請求項３９に記載の方法。
【請求項５０】
前記電流は、前記強誘電体メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいて押し流される、
請求項３９に記載の方法。
【請求項５１】
前記電流を印加することに少なくとも部分的に基づいて、電流生成器によって前記デジット線を前記第１の電圧レベルに充電すること
を更に含む、請求項３９に記載の方法。
【請求項５２】
前記電流は、前記デジット線及び前記ノードに結合された電流生成器によって押し流される、
請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
本特許出願は、本願の譲受人に与えられ、それらの各々が参照によりその全体が本明細書に明白に組み込まれる２０１７年６月９日に出願の“Ｔｉｍｅ−Ｂａｓｅｄ  Ａｃｃｅｓｓ  ｏｆ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＤｉ  Ｖｉｎｃｅｎｚｏによる同時係属米国特許出願番号１５／６１９，１６３に関連する２０１７年６月９日に出願の“Ｔｉｍｅ−Ｂａｓｅｄ  Ａｃｃｅｓｓ  ｏｆ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＤｉ  Ｖｉｎｃｅｎｚｏによる米国特許出願番号１５／６１９，１５８の優先権を主張する２０１８年５月３０日に出願の“Ｔｉｍｅ−Ｂａｓｅｄ  Ａｃｃｅｓｓ  ｏｆ  ａ
Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＤｉ  ＶｉｎｃｅｎｚｏによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０３５０８５優先権を主張する。
【０００２】
以下は、一般的に、メモリセルの時間ベースのアクセスに関し、より具体的には、メモリセルの論理状態の時間ベースのセンシングに関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。
【０００４】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。
【０００５】
メモリデバイスの改善は、一般的に、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を含み得る。３つ以上の論理状態を蓄積可能なメモリセルを用いることも利益であり得る。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するメモリアレイの一例を説明する。
【図２】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持する回路の一例を説明する。
【図３】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するヒステリシス曲線の一例を説明する。
【図４】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持する状態図の一例を説明する。
【図５】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図の一例を説明する。
【図６】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持する回路の一例を説明する。
【図７】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図の一例を説明する。
【図８】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図の一例を説明する。
【図９】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図の一例を説明する。
【図１０】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するデバイスのブロック図を示す。
【図１１】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するデバイスのブロック図を示す。
【図１２】本開示の実施形態に従ったメモリセルの時間ベースのアクセスを支持するメモリコントローラを含むシステムのブロック図を説明する。
【図１３】本開示の実施形態に従ったメモリセルの時間ベースのアクセスのための方法を説明する。
【図１４】本開示の実施形態に従ったメモリセルの時間ベースのアクセスのための方法を説明する。
【発明を実施するための形態】
【０００７】
メモリアレイ内のメモリセルの時間ベースの又は時間分解のアクセスのための方法、システム、及びデバイスが本明細書で説明される。これは、３つ以上の論理状態、それ故、３つ以上のビットをセルが蓄積することを可能にし得る。説明される技術は、本明細書で説明されるようなその他の利益をも提供し得る。
【０００８】
例として、メモリデバイスは、一般的に、メモリセル上に蓄積された（複数の）論理状態間を区別するための電圧を使用する。例えば、メモリセルの読み出し動作の間、メモリコントローラは、メモリセルにアクセス線上へ電荷又は電圧を放電させ得る、メモリコントローラは、アクセス線の電圧とリファレンス電圧との間の比較に基づいて、メモリセル上に蓄積された論理状態を識別し得る。幾つかの例では、メモリセルの（複数の）論理状態間を区別するために電圧レベルを使用することは、メモリセル上に幾つのユニークな論理状態が蓄積され得るかを制限し得る。
【０００９】
読み出し動作のセンシング部分の間、選択されたメモリセルは、所定の電圧レベルに充電され得る。選択されたメモリセル上に蓄積された論理状態は、該充電の開始と、選択されたメモリセルが所定の電圧レベルに到達した時との間の継続期間に基づいて識別され得る。幾つかの例では、該充電の継続期間に基づいて論理状態を指し示すために、時変信号が使用され得る。幾つかの例では、該充電の継続期間は、選択されたメモリセルの分極状態、選択されたメモリセルの誘電電荷状態、又は選択されたメモリセルの分極状態及び誘電電荷状態の両方に基づき得る。
【００１０】
読み出し動作の間に時間ベースのセンシング技術を使用して、複数の利点が実現され得る。幾つかの例では、電圧ベースの技術を使用して区別可能ではない論理状態は、時間ベースの技術を使用して区別可能であり得る。幾つかの例では、既存のメモリセルは、電圧ベースのセンシング技術を使用して可能であるよりも多数の論理状態を蓄積するように構成され得る。本明細書で説明される技術、システム、及びデバイスの付加的な利点は、以
下で説明する機構に基づいて明らかになり得る。
【００１１】
上で紹介した開示の機構は、図１〜図１２の観点で以下でより詳細に説明される。開示のこれら又はその他の機構は、メモリセルの時間ベースのアクセスに関する装置図、システム図、及びフローチャートによってさらに説明され、それらを参照しながら説明される。
【００１２】
図１は、本開示の様々な実施形態に従った例示的なメモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷をコンデンサ内に蓄積し得、例えば、充電及び非充電のコンデンサは、２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、絶縁体として線形又は常誘電性の電気分極特性を有する誘電体材料を含み得る。一方、強誘電体メモリセルは、絶縁材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。強誘電体材料は非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は以下で論じられる。
【００１３】
読み出し及び書き込み等の動作は、アクセス線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０としても周知であり得、ビット線１１５はデジット線１１５としても周知であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）等）、金属合金、炭素、導電的ドープ半導体等の導電性材料、又はその他の導電性材料、合金、若しくは化合物等で作られてもよい。幾つかの例では、その他の線（例えば、プレート線、図１に図示せず）も存在し得る。
【００１４】
図１の例に従えば、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化することによって（例えば、ワード線１１０又はデジット線１１５に電圧を印加することによって）、それらの交点において単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。幾つかの実例では、メモリセル１０５の読み出し動作は時間ベースであり得る。例えば、電圧レベルが条件又は閾値を満たすことよりも、むしろ条件を満たすための持続期間に基づいてメモリセル１０５の論理状態が判定され得ることを意味する。例えば、メモリコントローラ１４０は、デジット線が所定の電圧に充電されるのにかかる継続期間に基づいて、メモリセル１０５の論理状態を判定し得る。幾つかの例では、メモリセル１０５は、揮発性メモリセル、不揮発性メモリセル、又は部分的に揮発性で部分的に不揮発性のメモリセルとして構成され得る。
【００１５】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は該トランジスタのゲートに接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応する
デジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
【００１６】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルが付された複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された複数のデジット線１１５とを含み得、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
【００１７】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上へ放電し得る。強誘電体コンデンサを放電することは、強誘電体コンデンサに対してバイアスすること又は電圧を印加することからもたらされ得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であったと判定し得、その逆もまた然りである。センスコンポーネント１２５は、ラッチと称され得る、信号中の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０若しくは行デコーダ１２０に接続され得、又は列デコーダ１３０若しくは行デコーダ１２０と電子通信し得る。幾つかの実例では、センスコンポーネント１２５は、所定の電圧に充電されるデジット線に対する継続期間に基づいて、ラッチを活性化するように構成され得る。関連付けられたメモリセルの論理状態は、ラッチが活性化された時間における時変信号の値に基づいて判定され得る。幾つかの例では、センスコンポーネント１２５はデコーダシステム１４５を含み得る。アクセス動作（例えば、読み出し動作又は書き込み動作）の間、複数のデジット線１１５が選択され得る。デコーダシステム１４５は、アクセス動作の一部として複数のデジット線１１５が選択される場合にアクセス動作を調整するように構成され得る。幾つかの実例では、デコーダシステム１４５として同様の機能を実施するために、デジット線１１５とセンスコンポーネント１２５との間にプリデコードシステム（図示せず）が位置付けられ得る。
【００１８】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を同様に活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。幾つかの実例では、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成され得る。例えば、強誘電体メモリセルは、分極状態及び誘電電荷状態の両方を蓄積することによって、少なくとも３つの状態を蓄積するように構成され得る。それらの状態の両方を使用して、強誘電体メモリセルの３つの論理状態の内の少なくとも１つが判定され得る。幾つかの場合、強誘電体メモリセルの分極状態及び誘電電荷状態は、メモリセル上に蓄積され得る４つ以上の論理状態を識別するために使
用され得る。例えば、強誘電体メモリセルは、複数の分極状態と複数の誘電電荷状態とを蓄積するように構成され得る。分極状態及び誘電電荷状態の様々な組み合わせは、強誘電体メモリセルの複数の論理状態を定義し得る。他の例では、誘電体メモリセルは、複数の異なる誘電電荷状態を蓄積するように構成され得、それによって、３つ以上の論理状態を定義し得る。他の例では、強誘電体メモリセルは、複数の異なる分極状態を蓄積するように構成され得、それによって、３つ以上の論理状態を定義し得る。
【００１９】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行内の全てのメモリセルの放電をもたらし得、したがって、行内の幾つか又は全てのメモリセル１０５は再書き込みされる必要があり得る。幾つかの実例では、強誘電体メモリセルは、分極状態及び誘電電荷状態の両方を蓄積するように構成され得る。そのようなものだとして、書き込み動作等のアクセス動作は、強誘電体メモリセル上に分極状態及び誘電電荷状態の両方を蓄積するように修正され得る。
【００２０】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高いことがあり、例えば、ＤＲＡＭアレイに対しては毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存する携帯デバイスのためのメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。以下で論じるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善された性能をもたらし得る有益な特性を有し得る。
【００２１】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電等）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。例えば、それは、１つ以上のメモリセル１０５にアクセスした後に、ワード線１１０又はデジット線１１５に放電電圧を印加し得る。一般的に、本明細書で論じられる印加される電圧又は電流の振幅、形状、又は継続期間は、調節又は変更され得、メモリアレイ１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作の間に同時にアクセスされ得る。以下でより詳細に論じるように、メモリコントローラ１４０により実施されるアクセス動作（例えば、読み出し動作又は書き込み動作）は、時間ベースのセンシング、及び／又はメモリセル１０５上に蓄積されている複数の論理状態を説明するために修正され得る。
【００２２】
図２は、本開示の様々な実施形態に従った例示的な回路２００を説明する。回路２００は、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、デジット線
１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と、第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に位置付けられた強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の方向付けは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、選択コンポーネント２２０及びリファレンス線２２５をも含む。セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上で説明したように、コンデンサ２０５を充電又は放電することによって、様々な状態が蓄積され得る。幾つかの場合、セル底部２１５（又は場合によってはセルプレート２３０であり得る）は、中間電極２３５を形成するために、選択コンポーネント２２０と協働し得る。幾つかの実例では、中間電極２３５は電荷を蓄積し得る。幾つかの例では、中間電極２３５上に蓄積された電荷は、少なくとも部分的に、メモリセル１０５−ａの誘電電荷状態に寄与し得る。
【００２３】
コンデンサ２０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５はデジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０を活性化することは、メモリセル１０５−ａを選択することを指し得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。以下でより詳細に論じるように、メモリセル１０５−ａの論理状態は、メモリセル１０５を充電するための時間の継続期間に基づいて判定され得る。こうした時間分解のセンシングは、電圧分解のセンシングと比較して、メモリセル１０５が付加的な論理状態を蓄積することを可能にし得る。
【００２４】
他の例では、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、選択コンポーネント２２０とコンデンサ２０５との位置は交換され得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
【００２５】
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、仮想接地され、プレート線２１０及びワード線１１０−ａをバイアスする前に仮想接地からその後絶縁され、それは、“フローティング”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧  −  デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得、蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を
生じさせ得る。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、“移動するセルプレート”と称され得る。幾つかの実例では、デジット線１１５−ａは、読み出し動作の間に所定の電圧レベルに充電され得る。こうした充電を実施するための継続期間は、メモリセル１０５−ａ上に蓄積された論理状態に基づき得る。
【００２６】
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａを通じて電荷が流れると、ある有限の電荷がデジット線１１５−ａ内に蓄積され得、もたらされる電圧は、固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは多数のメモリセル１０５と接続し得るので、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａのもたらされる電圧は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。その他のセンシングプロセスが使用され得る。幾つかの例では、蓄積された論理状態の判定は、デジット線を電圧レベルに充電するための時間の継続期間に少なくとも部分的に基づき得る。
【００２７】
センスコンポーネント１２５−ａは、ラッチと称され得る、信号中の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス線２２５の電圧とを受信及び比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線１１５−ａを供給電圧に付加的に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ内の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。幾つかの例では、メモリセル内に蓄積された状態の判定は、電圧レベルに充電するための時間の継続期間に少なくとも部分的に依存し得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの実例では、センスコンポーネント１２５−ａは、デジット線１１５−ａが所定の電圧レベルに何時充電されるかを判定するように構成され得る。幾つかの例では、センスコンポーネント１２５−ａは、デジット線が所定の電圧レベルに充電されたと判定することに基づいてラッチを活性化し得る。メモリセル１０５−ａの論理状態は、ラッチが活性化した時間におけるラッチの時変信号の値に基づき得る。
【００２８】
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち、正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを仮想接地し、又はデジット線１１５−ａに負の電圧を印加する。論理１を書き込むために反対のプロセスが実施され、セルプレート２３０は低くされ、セル底部２１５は高くされる。幾つかの例では、単一のメモリセル内に複数のビット
が蓄積されることを説明するために、書き込み手順は修正され得る。
【００２９】
図３は、本開示の様々な実施形態に従って動作する強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを用いた非線形電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的な強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを描写する。
【００３０】
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。
【００３１】
ヒステリシス曲線３００−ａ及び３００−ｂは、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００−ａ及び３００−ｂ中の電圧は、コンデンサに渡る電圧差を表し、方向性があると理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００−ａ及び３００−ｂに示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００３２】
ヒステリシス曲線３００−ａに描写するように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、幾つかの場合、２つの可能なメモリ状態：メモリ状態３０５（状態Ｂ）及びメモリ状態３１０（状態Ｃ）をもたらす。図３の例に従うと、メモリ状態３０５（状態Ｂ）は論理０を表し、メモリ状態３１０（状態Ｃ）は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、個別のメモリ状態の論理値は逆にされてもよい。
【００３３】
論理０又は１は、電圧を印加することにより強誘電体材料の電気分極を制御することによってメモリセルに書き込まれ得る。例えば、正味正のバイアス電圧３１５をコンデンサに渡って印加することは、メモリ状態３４０（状態Ａ）に到達するまで電荷の蓄積をもたらす。バイアス電圧３１５を除去すると、メモリ状態３４０（状態Ａ）は、ゼロの電圧においてメモリ状態３０５（状態Ｂ）に到達するまで経路３２０に従う。同様に、メモリ状態３１０（状態Ｃ）は、正味負のバイアス電圧３２５を印加することによって書き込まれ、それはメモリ状態３４５（状態Ｄ）をもたらす。負の電圧３２５を除去した後、メモリ状態３４５（状態Ｄ）は、ゼロの電圧においてメモリ状態３１０（状態Ｃ）に到達するまで経路３３０に従う。メモリ状態３４０（状態Ａ）及び３４５（状態Ｄ）は、残留分極（
Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
【００３４】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、メモリ状態３０５−ａ又は３１０−ａの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能なメモリ状態３０５−ａ及び３１０−ａを説明する。図２を参照しながら論じたように、コンデンサに渡ってバイアス電圧３３５が印加され得る。その他の場合、セルプレートに固定電圧が印加されてもよく、正の電圧として描写されているが、バイアス電圧３３５は負であってもよい。バイアス電圧３３５に応じて、メモリ状態３０５−ａは経路３５０に従い得る。同様に、メモリ状態３１０−ａが最初に蓄積された場合、それは経路３５５に従う。メモリ状態３６０及びメモリ状態３６５の最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００３５】
幾つかの場合、最終的なメモリ状態は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントにおいて測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的なメモリ状態３６０及び３６５の位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、メモリ状態３６０及び３６５は、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３７０又は電圧３７５は、異なり得、コンデンサの最初の状態に依存し得る。
【００３６】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３７０又は電圧３７５との差、すなわち、（電圧３３５  −  電圧３７０）又は（電圧３３５  −  電圧３７５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５  −  電圧３７０）及び（電圧３３５  −  電圧３７５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理０又は１）が判定され得る。幾つかの例では、単一のメモリセル内に複数のビットが蓄積されることを説明するために、メモリセルのアクセス手順（例えば、読み出し又は書き込み）は修正され得る。
【００３７】
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、メモリ状態３０５−ａが蓄積された場合、メモリ状態は、読み出し動作の間、メモリ状態３６０への経路３５０に従い得、電圧３３５を除去した後、電荷状態は、反対方向に経路３５０に従うことによって最初のメモリ状態３０５−ａに戻り得る。
【００３８】
幾つかの実例では、強誘電体メモリセルは、３つ以上のメモリ状態を維持するように構成され得る。幾つかの例では、３つ以上のメモリ状態を維持するために、強誘電体メモリセルは、分極状態（例えば、安定状態）及び誘電電荷状態（例えば、揮発性状態）を蓄積するように構成され得る。分極状態は、強誘電体材料の特性（すなわち、セルの分極）と
関連付けられ得、誘電電荷状態は、コンデンサ上に蓄積された電圧又は電荷と関連付けられ得る。メモリセルの複数の論理状態は、複数の安定状態、複数の揮発性状態、又はそれらの組み合わせを含み得る。
【００３９】
例えば、強誘電体メモリセルは、４つのメモリ状態、メモリ状態３０５（状態Ｂ）、メモリ状態３１０（状態Ｃ）、メモリ状態３４０（状態Ａ）、及びメモリ状態３４５（状態Ｄ）を蓄積するように構成され得る。幾つかの例では、メモリセル内に蓄積された論理値は、分極状態（例えば、安定状態）と誘電電荷（例えば、揮発性状態）との組み合わせに基づき得る。幾つかの例では、メモリセル内に蓄積され得る論理値の数は、分極状態と誘電電荷状態との可能な組み合わせの数に基づく。メモリ状態３０５（状態Ｂ）は、正の分極状態と、誘電電荷状態に対するゼロ値とをメモリセルが有することに基づき得る。メモリ状態３１０（状態Ｃ）は、負の分極状態と、誘電電荷状態に対するゼロ値とをメモリセルが有することに基づき得る。メモリ状態３４０（状態Ａ）は、正の分極状態と、誘電電荷状態に対する正の非ゼロの電圧又は電荷とをメモリセルが有することに基づき得る。メモリ状態３４５（状態Ｄ）は、負の分極状態と、誘電電荷状態に対する負の非ゼロの電圧又は電荷とをメモリセルが有することに基づき得る。
【００４０】
分極状態及び誘電電荷状態の両方をメモリセル上に蓄積するために、メモリアレイの様々な動作が変更され得る。例えば、書き込み動作の間、メモリコントローラは、メモリセルの中間電極を放電しなくてもよい。こうした例では、メモリセルは、非ゼロの誘電電荷状態を維持し得る。
【００４１】
メモリセルが２つのメモリ状態を含む場合、論理の単一のビットがメモリセルにより蓄積され得る。しかしながら、メモリセルが３つ以上のメモリ状態を含む場合、論理の付加的なビットがメモリセルにより蓄積され得る。例えば、メモリセルが４つのメモリ状態を含む場合、論理の２つのビットがメモリセル上に蓄積され得る。分極状態の値と誘電電荷状態の値との異なる組み合わせ（例えば、メモリ状態３６０及びメモリ状態３６５）に基づいて、付加的なメモリ状態がメモリセル上に蓄積され得ると評価すべきである。
【００４２】
図４は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持する状態図４００の一例を説明する。時間ベースのセンシングは、メモリセルのメモリ状態の複数の異なる種類を識別するために使用され得る。例えば、状態図４００−ａに示したように、メモリセルは、分極に基づいた３つ以上のメモリ状態を含み得る。別の例では、状態図４００−ｂに示したように、メモリセルは、誘電電荷に基づいた３つ以上のメモリ状態を含み得、幾つかの例では、メモリ状態は、分極及び誘電電荷の両方に基づき得る。
【００４３】
状態図４００−ａは、複数の分極メモリ状態４０５を含むメモリセルに対するメモリ状態を説明する。複数の分極メモリ状態４０５は、第１のメモリ状態４１０、第２のメモリ状態４１５、第３のメモリ状態４２０、及び第４のメモリ状態４２５を含み得る。４つのメモリ状態のみが描写されているが、メモリセルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態等を含む任意の数のメモリ状態を含み得る。メモリ状態４１０、４１５、４２０、４２５の各々は、強誘電体メモリセルの分極に基づき得る。幾つかの例では、各メモリ状態４１０、４１５、４２０、４２５は、ゼロの誘電電荷を含み得る。メモリ状態４１０、４１５、４２０、４２５は、非ゼロの分極値とゼロの誘電電荷値とを有することによって特徴付けられ得る。
【００４４】
メモリ状態４１０を得るために、ヒステリシス曲線のポイント４３０にメモリセルを移動するためのバイアス電圧が強誘電体メモリセルに印加され得る。バイアス電圧が解放された後、強誘電体メモリセルは、メモリ状態４１０におけるゼロの誘電電荷状態に再度緩和され得る。同様に、メモリ状態４２５は、強誘電体メモリセルに負のバイアス電圧を印
加することによって得られ得る。メモリ状態４１５、４２０を得るために、書き込み動作のバイアス電圧及び／又はタイミングが変更され得る。例えば、メモリセルは、ヒステリシス曲線上のポイント４３５とは異なるポイントにバイアスされ得、並びに／又は一連の負及び正の電圧が印加され得る。幾つかの例では、正及び負の電圧の絶対値は、一連のプログラミングパルスの間に減少し得る。図５に関してより詳細に論じるように、時間ベースのセンシング技術は、メモリ状態４１０、４１５、４２０、４２５間を区別するように構成され得る。
【００４５】
状態図４００−ｂは、複数の誘電電荷メモリ状態４４０と、分極と誘電電荷との複数の組み合わせメモリ状態４４５とを含むメモリセルに対するメモリ状態を説明する。誘電電荷メモリ状態４４０は、第１のメモリ状態４５０、第２のメモリ状態４５５、第３のメモリ状態４６０、及び第４のメモリ状態４６５を含み得る。４つのメモリ状態のみが描写されているが、メモリセルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態等を含む任意の数のメモリ状態を含み得る。メモリ状態の各々は、メモリセルの誘電電荷に基づき得る。こうした例では、非ゼロの誘電電荷を有するメモリ状態は、コンデンサ上に蓄積された対応する電圧を有し得る。幾つかの場合、電荷と電圧との間に線形関係（Ｑ＝ＣＶ）が存在し得る。線４９０は、誘電電荷状態に対する線形関係の一例を表す。幾つかの例では、メモリセルのコンデンサ上に誘電電荷が蓄積される。幾つかの例では、メモリセルの中間電極上に誘電電荷が蓄積される。幾つかの例では、コンデンサ及びメモリセルの中間電極の両方に誘電電荷が蓄積され得る。メモリ状態４５０、４５５、４６０、４６５の各々は、メモリセルの誘電電荷に基づき得る。幾つかの例では、誘電電荷状態は、負の電圧及び／又は負の電荷と関連付けられ得る。幾つかの例では、各メモリ状態４５０、４５５、４６０、４６５は分極されなくてもよい。そのようなものだとして、誘電体コンデンサ（例えば、ＤＲＡＭ）又は強誘電体コンデンサの何れかがメモリ状態４５０、４５５、４６０、４６５を蓄積するように構成され得る。幾つかの例では、強誘電体メモリセルは、純粋なＤＲＡＭメモリセルとして使用され得る。状態図４００−ｂに描写する例では、強誘電体メモリセルは、非ゼロの分極状態が存在する純粋なＤＲＡＭセルとは異なり得るが、この違いは、メモリセルの複数レベルの（揮発性の）蓄積動作の幾つかの例では無視され得る。
【００４６】
メモリ状態４５０、４５５、４６０、４６５の内の１つを得るために、特定のメモリ状態と関連付けられた電圧がメモリセルのコンデンサに印加され得る。異なるメモリ状態を得るために、異なる電圧が使用され得る。幾つかの例では、特定のメモリ状態に関連付けられた電圧を印加した後、メモリセルは非選択にされ得る（例えば、コンデンサは、デジット線から絶縁され得る）。
【００４７】
組み合わせメモリ状態４４５は、第１のメモリ状態４７０、第２のメモリ状態４７５、第３のメモリ状態４８０、及び第４のメモリ状態４８５を含み得る。４つのメモリ状態のみが描写されているが、メモリセルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態等を含む任意の数のメモリ状態を含み得る。メモリ状態の各々は、メモリセルの分極及び誘電電荷の両方に基づき得る。幾つかのメモリ状態の分極又は誘電電荷の何れかは、ゼロの値であり得る。
【００４８】
メモリ状態４７０、４７５、４８０、４８５の内の１つを得るために、特定のメモリ状態と関連付けられた１つ以上のバイアス電圧がメモリセルのコンデンサに印加され得る。異なるメモリ状態を得るために、異なるバイアス電圧と異なるタイミングとが使用され得る。幾つかの例では、特定の組み合わせられたメモリ状態に関連付けられた電圧を印加した後、コンデンサがその上に集められた誘電電荷を蓄積するように、メモリセルは非選択にされ得る（例えば、コンデンサはデジット線から絶縁され得る）。
【００４９】
幾つかの例では、誘電電荷メモリ状態４４０及び組み合わせメモリ状態４４５は、正のバイアス電圧と関連付けられ得る。こうした例では、単一の電流生成器は、時間ベースの読み出し動作の間にデジット線を充電するように構成され得る。幾つかの例では、誘電電荷メモリ状態４４０及び組み合わせメモリ状態４４５は、負及び正のバイアス電圧の両方と関連付けられ得る（例えば、メモリ状態３０５、３１０、３４０、３４５）。それらの例の内の幾つかでは、メモリセル上でアクセス動作を実行するために付加的なコンポーネントが使用され得る。
【００５０】
本明細書で使用されるとき、メモリ状態はメモリセルの状態を指し得る。例えば、メモリ状態は、分極及び誘電電荷を含み得る。本明細書で使用されるとき、論理状態は、メモリセルのメモリ状態と関連付けられたデジタルの論理を指し得る。例えば、論理状態は、論理‘０’、論理‘１’、論理‘００’、論理‘０１’、論理‘１０’、論理‘１１’等を含み得る。論理状態は、メモリ状態にマッピングされ得る。幾つかの例では、論理状態とメモリ状態との間に１対１のマッピングが存在する。本明細書で使用されるとき、用語、メモリ状態は、用語、論理状態と相互に置き換え可能に使用され得る。そのようなものだとして、幾つかの例では、論理状態は、分極状態若しくは誘電電荷状態、又はそれらの組み合わせを含み得る。
【００５１】
図５は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図５００の一例を説明する。幾つかの実例では、メモリセルの読み出し動作は、時間及び継続期間に基づいて（複数の）論理状態間を区別し得る。例えば、メモリセル１０５及び／又はその関連付けられたデジット線１１５をバイアスした後、センスコンポーネントは、メモリセルのメモリ状態に基づいて異なる応答を検出し得る。メモリセル１０５上に蓄積された論理状態（又はメモリセル１０５のメモリ状態）は、バイアスを印加することと、メモリセルの電圧が電圧閾値５０５を満たす時との間の継続期間を検出することによって判定され得る。
【００５２】
タイミング図５００は、図３のヒステリシス曲線３００−ａとの関連で描写及び説明されたメモリ状態と関連付けられる。そのようなものだとして、タイミング図５００は。強誘電体メモリセルのメモリ状態と関連付けられ得る。しかしながら、メモリセルのメモリ状態に基づいたこの開示によって、その他のタイミング図が包含されると評価すべきである。例えば、異なるタイミング図は誘電体メモリセルと関連付けられ得る。
【００５３】
説明されるタイミング図５００は、第１の応答信号５１０、第２の応答信号５１５、第３の応答信号５２０、及び第４の応答信号５２５を含む。各応答信号は、ヒステリシス曲線３００−ａに描写された（複数の）メモリ状態の内の１つと関連付けられ得る。例えば、第１の応答信号は、メモリ状態Ａ（例えば、メモリ状態３４０（状態Ａ））を蓄積するメモリセルと関連付けられ得る。第２の応答信号５１５は、メモリ状態Ｂ（例えば、メモリ状態３０５（状態Ｂ））を蓄積するメモリセルと関連付けられ得る。第３の応答信号５２０は、メモリ状態Ｃ（例えば、メモリ状態３１０（状態Ｃ））を蓄積するメモリセルと関連付けられ得る。第４の応答信号５２５は、メモリ状態Ｄ（例えば、メモリ状態３４５（状態Ｄ））を蓄積するメモリセルと関連付けられ得る。
【００５４】
読み出し動作の間、電源（例えば、電流生成器）は、メモリセル１０５を所定の電圧レベルに充電し得る。所定の電圧レベルと関連付けられた電圧閾値５０５にメモリセルが到達するのにかかる時間の量に基づいて、メモリコントローラ１４０は、メモリセル１０５上に如何なるメモリ状態が蓄積されているかを判定するように構成され得る。幾つかの例では、所定の電圧レベルは、状態（例えば、電圧３１５）を得るために使用されるバイアス電圧であり得る。幾つかの例では、所定の電圧レベルは、メモリ状態Ａと関連付けられた誘電電荷電圧であり得る。
【００５５】
読み出し動作の間に電圧閾値５０５を満たすのに必要な継続期間は、メモリセルのメモリ状態に基づき得る。時間ｔ０において、所定の電圧レベルにメモリセルを充電するために、電圧又は電流がメモリセルに印加され得る。時間ｔ１において、メモリセルのメモリ状態Ａと関連付けられた第１の応答信号５１０は電圧閾値５０５を満たす。時間ｔ０と時間ｔ１との間で定義される継続期間５３０は、メモリセル１０５がメモリ状態Ａにあるか否かを判定するために使用される継続期間であり得る。幾つかの例では、メモリ状態Ａにおけるメモリセルの誘電電荷が原因で、メモリ状態Ａは、正の電圧５３５で開始する。幾つかの例では、メモリセルが充電される所定の電圧レベルは、メモリ状態Ａと関連付けられた正の電圧５３５に基づく。幾つかの例では、電圧閾値５０５は、メモリ状態Ａと関連付けられた正の電圧５３５に基づく。こうした例では、継続期間５３０は、この関係に起因して非常に小さくてもよい。幾つかの例では、電圧閾値５０５は正の電圧５３５よりも小さくセットされるので、継続期間５３０はゼロであり得る。
【００５６】
メモリセルが所定の正の電圧レベルに充電された場合、メモリセルのメモリ状態Ａは、ヒステリシス曲線３００−ｂに示したように、経路３５０に従うヒステリシス曲線に沿って進み得る。メモリ状態Ａは、所定の正の電圧レベルにとても近接して位置付けられるので、継続期間５３０は小さくてもよい。幾つかの例では、継続期間５３０は、ほぼゼロナノ秒であり得る。
【００５７】
時間ｔ２において、メモリセル１０５のメモリ状態Ｂと関連付けられた第２の応答信号５１５が電圧閾値５０５を満たし得る。時間ｔ０と時間ｔ２との間で定義される継続期間５４０は、メモリセル１０５がメモリ状態Ｂにあるか否かを判定するために使用される継続期間であり得る。幾つかの例では、メモリ状態Ｂを蓄積するメモリセルは、誘電電荷を何ら含まないので、メモリ状態Ｂは、ゼロの電圧５４５において開始する。
【００５８】
メモリセルが所定の正の電圧レベルに充電された場合、メモリセルのメモリ状態Ｂは、ヒステリシス曲線３００−ｂに示したように、経路３５０に従うヒステリシス曲線に沿って進み得る。継続期間５４０は、メモリ状態Ｂが所定の正の電圧レベルに到達する前に移り得るヒステリシス曲線の長さに少なくとも部分的に基づき得る。幾つかの例では、継続期間５４０は、メモリセルを充電するために使用される一定の電流レベルに少なくとも部分的に基づき得る。
【００５９】
時間ｔ３において、メモリセル１０５のメモリ状態Ｃと関連付けられた第３の応答信号５２０が電圧閾値５０５を満たし得る。時間ｔ０と時間ｔ３との間で定義される継続期間５５０は、メモリセル１０５がメモリ状態Ｃにあるか否かを判定するために使用される継続期間であり得る。幾つかの例では、メモリ状態Ｃを蓄積するメモリセルは、誘電電荷を何ら含まないので、メモリ状態Ｃは、ゼロの電圧５４５において開始する。
【００６０】
メモリセルが所定の正の電圧レベルに充電された場合、メモリセルのメモリ状態Ｃは、ヒステリシス曲線３００−ｂに示したように、経路３５５に従うヒステリシス曲線に沿って進み得る。継続期間５５０は、メモリ状態Ｃが所定の正の電圧レベルに到達する前に移り得るヒステリシス曲線の長さに少なくとも部分的に基づき得る。幾つかの例では、継続期間５５０は、メモリセルを充電するために使用される一定の電流レベルに少なくとも部分的に基づき得る。幾つかの例では、第２の応答信号５１５及び第３の応答信号５２０の両方に対する開始電圧は同じであるが、継続期間５４０は継続期間５５０とは異なる。こうした現象は、異なる分極状態の結果であり得る。メモリ状態Ｃは、所定の電圧レベルに到達するために、ヒステリシス曲線に沿った異なる経路を移り得、そのようなものだとして、デジット線１１５が電圧閾値５０５を満たすために、時間がより長くかかり得る（例えば、継続期間５５０は継続期間５４０よりも長くなり得る）。幾つかの例では、メモリ
セルがメモリ状態３１０（状態Ｃ）にある場合、メモリセル内に注入された電荷の内の幾つかは、その分極状態を反転するために使用され得、該電荷の内の幾つかは、メモリ状態３０５（状態Ｂ）にあるメモリセルへの応答を電圧閾値５０５が満たすためにより多くの電荷（又は時間）が使用され得るようにメモリセルを充電するために使用され得る。
【００６１】
時間ｔ４において、メモリセル１０５のメモリ状態Ｄと関連付けられた第４の応答信号５２５が電圧閾値５０５を満たし得る。時間ｔ０と時間ｔ４との間で定義される継続期間５５５は、メモリセル１０５がメモリ状態Ｄにあるか否かを判定するために使用される継続期間であり得る。幾つかの例では、メモリ状態Ｄを蓄積するメモリセルは、負の誘電電荷を含むので、メモリ状態Ｄは、負の電圧５６０において開始する。
【００６２】
メモリセルが所定の正の電圧レベルに充電された場合、メモリセルのメモリ状態Ｄは、ヒステリシス曲線３００−ｂに示したように、経路３５５に従うヒステリシス曲線に沿って進み得、所定のメモリ状態へとヒステリシス曲線に沿って継続し得る。継続期間５５５は、メモリ状態Ｄが所定の正の電圧レベルに到達する前に移り得るヒステリシス曲線の長さに少なくとも部分的に基づき得る。幾つかの例では、継続期間５５５は、メモリセルを充電するために使用される一定の電流レベルに少なくとも部分的に基づき得る。
【００６３】
幾つかの実例では、メモリコントローラ１４０は、時間ｔ３の後にメモリセル１０５上に蓄積された論理状態を判定するように構成され得る。例えば、時間ｔ３までに電圧閾値５０５が満たされていない場合、メモリコントローラ１４０は、メモリセル１０５がメモリ状態Ｄにあるとインタフェースによって判定し得る。こうしたインタフェースを作り出すために、幾つかの例では、メモリコントローラ１４０は、読み出し動作に対する時間閾値５６５を定義する。時間閾値５６５が満たされた時に電圧閾値５０５が満たされない場合、メモリコントローラ１４０は、メモリセル１０５が特定のメモリ状態にあると（インタフェースによって）判定し得る。図５の説明する例では、時間閾値５６５は、ほぼ時間ｔ３に又は時間ｔ３の直後にセットされ得、時間閾値５６５は、メモリセル１０５がメモリ状態Ｄにあると（インタフェースによって）判定するために使用され得る。時間閾値５６５の使用は、読み出し動作を実施するのに使用される総時間の量を削減し得る。例えば、読み出し動作の間、メモリコントローラ１４０は、時間閾値５６５に基づいて、電圧閾値５０５が満たされるか否かを検出することを試みる時間の量を削減し得る。
【００６４】
幾つかの例では、応答信号（図５に図示せず）は、任意の既定のメモリ状態に対して（例えば、メモリセルの分極状態と誘電電荷状態との全ての可能な組み合わせを表すＱ−Ｖ図中の任意の既定のポイントに対して）存在し得る。任意の既定のメモリ状態に対しては、応答信号は、メモリセルのコンデンサを誘電充電する（及び／又は誘電放電する）ことと関連付けられた１つ以上の線形部分と、該コンデンサの分極の変更に対応する１つ以上の（典型的には、より緩慢な傾きを有する）その他の部分とを有し得る。各部分（誘電充電又は分極の何れか）の継続期間は、最初のメモリ状態に（例えば、分極と、コンデンサ上に蓄積された誘電電荷との組み合わせに）、及び／又はメモリセルを所定の電圧レベルに充電するために使用される電流に少なくなくとも部分的に基づき得る。
【００６５】
図６は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持する回路６００の一例を説明する。回路６００は、時間ベースのアクセス動作（例えば、読み出し動作及び書き込み動作）を実施するように構成され得る。
【００６６】
回路６００は、デジット線６０４及びプレート線６０６に結合されたメモリセル６０２を含み得る。メモリセル６０２は、コンデンサ６０８及び選択コンポーネント６１０を含み得る。幾つかの例では、コンデンサ６０８と選択コンポーネント６１０との間に中間電極が定義され得る。幾つかの例では、コンデンサ６０８は強誘電体コンデンサであり得る
。幾つかの例では、コンデンサ６０８は誘電体コンデンサであり得る。選択コンポーネント６１０は、メモリコントローラから受信した命令に基づいて選択コンポーネント６１０を活性化するように構成されたアクセス線６１２（例えば、ワード線）に結合され得る。メモリセル６０２は、図１〜図５を参照しながら説明したメモリセルの一例であり得る。デジット線６０４は、図１〜図５を参照しながら説明したデジット線１１５の一例であり得る。プレート線６０６は、図２を参照しながら説明したプレート線２１０の一例であり得る。コンデンサ６０８は、図２を参照しながら説明したコンデンサ２０５の一例であり得る。選択コンポーネント６１０は、図２を参照しながら説明した選択コンポーネント２２０の一例であり得る。アクセス線６１２は、図１及び図２を参照しながら説明したワード線１１０の一例であり得る。
【００６７】
第１のノード６２０において、メモリセル６０２はデジット線６０４に結合し得る。充電コンポーネント６２２は、第１のノード６２０においてデジット線６０４に結合され得る。充電コンポーネント６２２は、時間ベースの読み出し動作を実施するために、メモリセル６０２及び／又はデジット線６０４を充電するように構成され得る。充電コンポーネント６２２は制御線６２４に結合され得る。制御線６２４は、メモリセル６０２を充電するか否かのメモリコントローラ１４０からの命令を通信し得る。充電コンポーネント６２２は、メモリコントローラ１４０からの命令に基づいて活性化され得る。幾つかの例では、充電コンポーネント６２２は電流生成器である。幾つかの例では、充電コンポーネント６２２はカスコードである。幾つかの例では、充電コンポーネント６２２は１つ以上のトランジスタを含み得る。
【００６８】
絶縁コンポーネント６２６は、第２のノード６２８（ノード）において充電コンポーネント６２２に結合され得る。絶縁コンポーネント６２６は、制御線６３２によってメモリコントローラ１４０から受信した命令に基づいて、第２のノード６２８を電源６３０（Ｖｐｐ）に選択的に結合するように構成され得る。幾つかの例では、絶縁コンポーネント６２６は、トランジスタ又はその他のスイッチングコンポーネントの一例であり得る。
【００６９】
センスコンポーネント６３４は充電コンポーネント６２２に結合され得る。幾つかの例では、センスコンポーネント６３４は第２のノード６２８に結合され得る。図７を参照しながらより更に説明するように、センスコンポーネント６３４は、第１のノード６２０におけるデジット線６０４が所定の電圧レベルに何時充電するかを検出するように構成され得る。センスコンポーネント６３４は第２のノード６２８における電圧レベルが閾値電圧を何時満たすかを検出するように構成され得る。幾つかの例では、センスコンポーネント６３４は電源６３０に結合され得る。幾つかの例では、センスコンポーネント６３４はインバータであり得る。幾つかの例では、センスコンポーネント６３４は、第２のノード６２８の電圧レベルを電圧閾値（例えば、電圧閾値５０５）と比較するように構成されたコンポーネント又は回路であり得る。センスコンポーネント６３４は、第２のノードの電圧レベルが閾値を満たすことに基づいて信号を第３のノード６３６に出力し得る。幾つかの例では、センスコンポーネント６３４は、第２のノード６２８における電圧レベルをセンシングし得る。幾つかの例では、センスコンポーネント６３４は、第１のノード６２０においてデジット線６０４に結合され得る。
【００７０】
第１のラッチ６４０はセンスコンポーネント６３４に結合され得る。幾つかの例では、第１のラッチ６４０は第３のノード６３６に結合され得る。第１のラッチ６４０は、選択されたメモリセル６０２上に蓄積された論理状態の値を出力するように構成され得る。第１のラッチ６４０は、時間ベースの読み出し動作の一部として使用され得、第１のラッチにより出力された値は、読み出し動作が開始してからの又はメモリセル６０２が充電されるのを開始してからの継続期間に基づき得る。
【００７１】
第１のラッチ６４０は、アクセス線によって第１の時変信号６４２（“Ｆ１信号”）に結合され得る。第１の時変信号６４２は、メモリセル６０２又はデジット線６０４を充電することの開始と、センスコンポーネント６３４から出力された信号の受信との間の継続期間に基づいて、メモリセル６０２の論理状態を指し示すように構成され得る。センスコンポーネント６３４から出力されている信号は、電圧レベルが閾値を満たすことに基づき得る。第１の時変信号６４２は、少なくとも３つの論理状態を定義するように構成され得る。幾つかの例では、第１の時変信号６４２は、少なくとも２つの論理状態を定義するように構成され得る。幾つかの例では、第１の時変信号６４２は、少なくとも４つの論理状態、又は幾つかの場合では、５つ以上の論理状態を定義するように構成され得る。
【００７２】
幾つかの例では、メモリコントローラ１４０は、メモリセル６０２又はデジット線６０４が充電コンポーネント６２２により充電されるのを開始した場合に、第１の時変信号６４２を第１のラッチ６４０に印加し得る。第１の時変信号６４２は、メモリセル６０２の予期される論理状態に基づいた所定の時変信号であり得る。第１の時変信号６４２は、所定の時間区間（interval）に渡って所定の方法で変化し得る。幾つかの例では、第１の時変信号６４２は、メモリコントローラ１４０から受信され得る。
【００７３】
第１の時変信号６４２は、メモリセル６０２のメモリ状態とメモリセル６０２の論理状態との間のマッピングを定義し得る。読み出し動作の間、充電コンポーネント６２２はメモリセル６０２を充電し得る。メモリセル６０２のメモリ状態（例えば、その分極及び／又は誘電電荷）に基づいて、メモリセル６０２と関連付けられた電圧が閾値電圧（例えば、電圧閾値５０５）を満たすのにある一定時間の継続期間がかかるであろう。第１の時変信号６４２は、メモリセル６０２の可能な論理状態を循環するように構成され得る。メモリセル６０２が第１のメモリ状態Ａにある場合、第１の時変信号６４２は、時間の部分区間（subinterval）に対する、第１のメモリ状態Ａと関連付けられた第１の論理状態を表
すように構成され得る。時間の部分区間は、メモリ状態Ａの場合に充電するためのメモリセル６０２に対して予期される継続期間と関連付けられる。第１の時変信号６４２は、全体的な総区間の内の部分区間に対する、メモリセル６０２のメモリ状態毎の論理状態を定義し得る。例えば、第１の時変信号６４２は、メモリ状態Ａと関連付けられた論理状態を定義する第１の部分区間を含み得る。第１の部分区間の後、第１の時変信号６４２は、メモリ状態Ｂと関連付けられた論理状態を定義する第２の部分区間を含み得る。こうしたパターンは、メモリセル６０２のメモリ状態／論理状態が第１の時変信号６４２により表されるまで継続し得る。幾つかの例では、部分区間は、継続期間に実質的に等しい。しかしながら、他の例では、部分区間は、メモリセル６０２の予期される充電継続期間に基づいた異なる継続期間であり得る。
【００７４】
幾つかの例では、第２のラッチ６４４は、メモリセル６０２の論理状態を定義するために、第１のラッチ６４０と協働し得る。第２のラッチ６４４は、第３のノード６３６に、及び第２の時変信号６４６（Ｆ２信号）に結合され得る。第２の時変信号６４６は、メモリセル６０２の論理状態を定義するために、第１の時変信号６４２と協働し得る。こうした例は、図８を参照しながらより詳細に説明される。幾つかの例では、付加的なラッチ（図６に図示せず）が存在し得る。付加的なラッチは、読み出し時間の継続期間をより細かい粒度の時間に分割することによってメモリセルのより多くの論理状態を定義するために、第１のラッチ及び第２のラッチと協働し得る。
【００７５】
コントローラ６６０は、データ線６４８によって第１のラッチ６４０に、及びデータ線６５０によって第２のラッチ６４４に結合され得る。コントローラ６６０は、第１のラッチ６４０から受信した第１の時変信号６４２の値に基づいて、メモリセル６０２の論理状態を識別するように構成され得る。幾つかの例では、メモリセル６０２の論理状態を識別することは、第１の時変信号６４２と、第２のラッチ６４４から受信した第２の時変信号
６４６との両方に基づき得る。コントローラ６６０はまた、読み出し動作の一部としてライトバック動作を実行するように構成され得る。幾つかの例では、コントローラ６６０は、論理状態の第２のビットを識別する前に、論理状態の第１のビットを識別するように構成され得る。例えば、メモリセル６０２が４つの論理状態（００、０１、１０、１１）を蓄積可能である場合、コントローラ６６０は、メモリ識別子の最上位ビットが論理上の‘１’又は論理上の‘０’であるか否かを、他のビットの値を識別する前に識別するように構成され得る。
【００７６】
コントローラ６６０はまた、読み出し動作のライトバック部分を実施するために、スイッチングコンポーネント６６２、６６４、６６６を動作し得る。幾つかの例では、コントローラ６６０は、通常の書き込み動作の一部として書き込み動作を実施するように構成され得る。コントローラ６６０は、第１の制御線６６８によってスイッチングコンポーネント６６２、６６４に結合され得る。コントローラ６６０は、第２の制御線６７０によってスイッチングコンポーネント６６６に結合され得る。幾つかの例では、任意の数の制御線は、スイッチングコンポーネント６６２、６６４、６６６を動作するためにコントローラ６６０によって使用され得る。
【００７７】
スイッチングコンポーネント６６２は電圧源６７２（Ｖｏ）に結合され得る。スイッチングコンポーネント６６２は、書き込み動作又はライトバック動作の間、プレート線６０６を高く（例えば、電圧源６７２に）バイアスするように構成され得る。スイッチングコンポーネント６６２は、トランジスタ又はスイッチングコンポーネントのその他の種類であり得る。
【００７８】
スイッチングコンポーネント６６４はグランド６７４に結合され得る。スイッチングコンポーネント６６４は、書き込み動作又はライトバック動作の間、プレート線６０６を低く（例えば、グランドに）バイアスするように構成され得る。幾つかの例では、グランド６７４は、グランド、又はＶｓｓにおける電圧源である仮想接地であり得る。
【００７９】
スイッチングコンポーネント６６２及びスイッチングコンポーネント６６４の両方を制御するために同じ制御線（例えば、第１の制御線６６８）が使用される実例では、スイッチングコンポーネント６６２は、スイッチングコンポーネント６６４が不活性化される場合に活性化されるように構成され得る。そのようなものだとして、スイッチングコンポーネント６６４は、高い信号に基づいて活性化されるように構成され得る一方で、スイッチングコンポーネント６６２は、低い信号に基づいて活性化されるように構成され得、又は逆も然りである。
【００８０】
スイッチングコンポーネント６６６はグランド６７４に結合され得る。スイッチングコ
ンポーネント６６６は、書き込み動作又はライトバック動作の間、デジット線６０４を低く（例えば、グランド又は仮想接地に）バイアスするように構成され得る。幾つかの例では、コントローラは、書き込み又はライトバック動作の間、ワード線６１２を制御するように構成され得る。ワード線６１２のこうした制御は、メモリセル６０２の誘電充電の後にワード線６１２が不活性化される場合に使用され得る。
【００８１】
幾つかの例では、コントローラ６６０は、書き込み又はライトバック動作の間、デジット線６０４を高くバイアスするために、別のスイッチングコンポーネントに結合され得る。幾つかの例では、充電コンポーネント６２２は、書き込み又はライトバック動作の間、デジット線６０４を高くバイアスするように動作され得る。
【００８２】
幾つかの実例では、コントローラ６６０はメモリコントローラ１４０の一例であり得る。幾つかの実例では、コントローラ６６０は、本明細書で説明する機能を実施するように
構成された専用コンポーネント、専用回路、又は専用ロジックであり得る。幾つかの実例では、コントローラ６６０は、メモリコントローラ１４０に結合され得、本明細書で説明される様々な機能を実施するために、メモリコントローラ１４０と協働するように構成され得る。例えば、幾つかの例では、コントローラ６６０は、本明細書で説明される機能の内の幾つかの部分を実施し得、メモリコントローラ１４０は、本明細書で説明される機能の内のその他の部分を実施し得る。
【００８３】
図７は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図７００の一例を説明する。タイミング図７００は、回路６００の第１のノード６２０におけるデジット線６０４のデジット線電圧信号７０５と、第２のノード６２８におけるノード電圧信号７１０とを説明する。デジット線電圧信号７０５及びノード電圧信号７１０は、メモリセル６０２の読み出し動作の間の電圧を表し得る。より具体的には、信号７０５、７１０は、読み出し動作のセンシング部分の間の電圧を表し得る。
【００８４】
メモリセル６０２上で実施される読み出し動作は、プリコンディショニング部分、センシング部分、ライトバック動作、及びプリチャージ部分を含み得る。時間ｔ０において、メモリコントローラ１４０は、読み出し動作のセンシング部分を開始し得る。メモリセル６０２から信号を発現するために、メモリコントローラ１４０は、図７のＶｄｌにより表されるような所定の電圧レベル７１５にメモリセル６０２又はデジット線６０４を充電するために充電コンポーネント６２２を活性化し得る。メモリセル６０２の電圧レベルは、（図７のＶｓｔにより表されるような）開始の電圧レベル７２０から所定の電圧レベル７１５（Ｖｄｌ）まで上昇する。
【００８５】
ノード電圧信号７１０により表されるような第２のノード６２８の電圧レベルも、メモリセル６０２が充電されることに基づいて開始の電圧レベルから上昇する。第２のノード６２８の開始の電圧レベルは、デジット線６０４及び／又はメモリセル６０２の開始の電圧レベルに基づき得る。幾つかの例では、第２のノード６２８の開始の電圧レベルは、デジット線６０４及び／又はメモリセル６０２の開始の電圧レベルと同じであり得る。幾つかの例では、第２のノード６２８の開始の電圧レベルは、デジット線６０４及び／又はメモリセル６０２の開始の電圧レベルとは異なり得る。幾つかの例では、開始の電圧は、充電されているメモリセル６０２のメモリ状態に基づいて変化する。
【００８６】
電圧閾値７２５は、（ノード電圧信号７１０により表される）第２のノード６２８の電圧レベルに対して定義され得る。電圧閾値７２５は、デジット線６０４及び／又はメモリセル６０２の電圧レベルが所定の電圧レベル７１５に到達した時と関連付けられ得る。電圧閾値７２５は、第２のノード６２８の電圧レベルと第１のノード６２０の電圧との間の識別関係に基づいて選択され得る。幾つかの例では、電圧閾値７２５は、図５を参照しながら説明した電圧閾値５０５の一例であり得る。
【００８７】
時間ｔ１において、第２のノード６２８における電圧レベルは、電圧閾値７２５を満たし得る。回路６００は、幾つかの例では、センスコンポーネント６３４を使用してこの判定をなし得る。幾つかの実例では、センスコンポーネント６３４は、電圧閾値７２５が満たされることと同一視するために、第２のノード６２８において検出された電圧レベルをリファレンス電圧と比較し得る。時間ｔ１において、センスコンポーネント６３４は、第２のノード６２８における電圧レベルが電圧閾値７２５を満たすことに基づいて信号をラッチ６４０に出力し得る。電圧閾値７２５は、回路の動作又はアクセス動作の変更に基づいて修正又は変更され得る。
【００８８】
継続期間７３０は、時間ｔ０においてデジット線６０４及び／又はメモリセル６０２を充電することの開始と、時間ｔ１において電圧レベルが電圧閾値７２５を満たした時との
間を定義し得る。継続期間７３０は、図５を参照しながら説明した継続期間の内の１つに対応し得る。継続期間７３０は、充電が開始した時間ｔ０におけるメモリセル６０２のメモリ状態に基づいて変化し得る。デジット線６０４及び第２のノード６２８の両方の開始の電圧レベルも、充電が開始した時間ｔ０におけるメモリセル６０２のメモリ状態に基づいて変化し得る。例えば、（図３及び図５を参照しながら説明した）メモリ状態Ａに対する開始の電圧レベルは、（図３及び図５を参照しながら説明した）メモリ状態Ｄよりも高くてもよい。幾つかの例では、信号７０５、７１０は、充電が開始する時間ｔ０におけるメモリセル６０２のメモリ状態に基づいて変化し得る。
【００８９】
幾つかの例では、回路６００のセンスコンポーネント６３４は、第１のノード６２０においてデジット線６０４に結合され得る。それらの例では、電圧閾値７２５は、デジット線６０４及び／又はメモリセル６０２が充電されている所定の電圧レベル７１５において又はその付近でセットされ得る。センスコンポーネント６３４の素子は、本明細書で説明される機能を実施するためにセンスコンポーネント６３４がデジット線６０４に結合される場合に修正され得ると評価すべきである。
【００９０】
幾つかの例では、デジット線６０４は、読み出し動作を開始する前にバイアスされ得る。デジット線６０４をバイアスすることは、デジット線６０４にまた結合された非選択のメモリセルの論理状態の乱れを削減し得る。読み出し動作を実施する前にデジット線６０４をバイアスすることは、幾つかの場合では、読み出し動作のセンシング部分の間にデジット線６０４を充電するのにかかる継続期間を変更しなくてもよい。
【００９１】
幾つかの実例では、時間ベースの読み出し動作は、ラッチ及び／又は時変信号なしにメモリセル６０２上で実施され得る。幾つかの実例では、コントローラ６６０又はメモリコントローラ１４０は、メモリセル６０２を充電することの開始と、電圧閾値７２５が満たされた時との間の継続期間を判定し得る。コントローラ６６０又はメモリコントローラ１４０は、継続期間をルックアップテーブルの値と比較し得る。ルックアップテーブルは、継続期間を特定の論理状態にマッピングするように構成され得る。幾つかの例では、タイマは、メモリセル６０２が充電されるのを開始した場合に開始され得る。読み出し動作のセンシング部分の継続期間は、電圧閾値が満たされた時のタイマの値に基づき得る。
【００９２】
読み出し動作のライトバック部分は、メモリセル６０２の論理状態が識別された後に開始し得る。コントローラ６６０は、時間ｔ１以降にメモリセル６０２の論理状態を識別し得る。コントローラ６６０は、識別された論理状態に基づいて、メモリセルに如何なるメモリ状態が書き込まれるべきかをその後判定し得る。幾つかの例では、ライトバックされるメモリ状態は、コントローラ６６０により識別された同じメモリ状態である。
【００９３】
時間ベースの読み出し動作のセンシング部分の間、デジット線６０４は高電圧に充電又はバイアスされ得る。メモリ状態をメモリセル６０２に書き込むために、メモリセル６０２は、デジット線６０４及びプレート線６０６によってバイアスされ得る。幾つかのメモ路状態をメモリセル６０２に書き込むために、デジット線６０４は高くてもよく、プレート線６０６は低くてもよい。他のメモリ状態をメモリセル６０２に書き込むために、デジット線は低くてもよく、プレート線６０６は高くてもよい。
【００９４】
そのようなものだとして、幾つかのメモリ状態をメモリセル６０２に書き込むために、コントローラ６６０は、プレート線６０６をグランド６７４に結合するためにスイッチングコンポーネント６６４を活性化し得る。読み出し動作のセンシング部分の間の充電に起因してデジット線６０４は既に高くてもよいので、メモリセル６０２は、ある一定のメモリ状態をメモリセル６０２にライトバックするためにバイアスされ得る。
【００９５】
幾つかの実例では、デジット線６０４は、書き込み動作又は読み出し動作のライトバック部分の開始において高くなくてもよい。こうした実例では、コントローラ６６０は、デジット線６０４を電圧源に結合するための１つ以上のスイッチングコンポーネント（図示せず）を活性化し得、スイッチングコンポーネント６６４は、プレート線６０６をグランドに結合するために活性化され得る。例えば、通常の書き込み動作の間、デジット線６０４は、書き込み動作の開始において低い値であり得る。別の例では、デジット線６０４は、閾値が満足されているとセンスコンポーネントが検出した後にグランドに結合され得る。読み出し動作の部分の間、メモリセル６０２をオフにスイッチングすることは、メモリセル６０２上のストレスを削減し得る。こうした例では、デジット線６０４は、デジット線６０４をグランドに選択的に結合する１つ以上のスイッチングコンポーネントに結合され得る。
【００９６】
他のメモリ状態をメモリセル６０２に書き込むために、コントローラ６６０は、プレート線６０６を電圧源に結合するためにスイッチングコンポーネント６６２を活性化し得、デジット線６０４をグランド６７４に結合するためにスイッチングコンポーネント６６６を活性化し得る。幾つかの場合、スイッチングコンポーネント６６６を活性化する前に、充電コンポーネント６２２は不活性化され得る。
【００９７】
幾つかの例では、コントローラ６６０は、書き込み動作又はライトバック動作の間、選択コンポーネント６１０を不活性化し得る。そうした例では、選択コンポーネント６１０は、プレート線６０６又はデジット線６０４が高い間に不活性化され得る。選択コンポーネント６１０を不活性化することは、メモリセル６０２の中間電極に誘電電荷を蓄積させ得る。幾つかの例では、選択コンポーネント６１０を不活性化することは、コンデンサ６０８に誘電電荷を蓄積させ得る。幾つかの例では、強誘電体メモリセルは、書き込み動作又はライトバック動作の後に中間電極を放電しないことによって、分極状態及び誘電電荷状態の両方を蓄積するように構成され得る。
【００９８】
幾つかの例では、メモリセル６０２は、複数のメモリ状態を蓄積するように構成され得る。そのようなものだとして、コントローラ６６０は、複数の電圧源に結合された複数のスイッチングコンポーネントに結合され得る。メモリセル６０２に対する適切なバイアスを得るために、これらの電圧源の様々な組み合わせが使用され得る。例えば、メモリセル６０２は、デジット線６０４を第１の電圧に結合すること、及びプレート線６０６を該電圧とは異なる第２の電圧に結合することによって、メモリ状態を用いて書き込まれ得る。第１及び第２の電圧は何れかの電圧であり得る。回路６００は、様々なメモリ状態をメモリセル６０２に適切に書き込みために、任意の数の制御線及びスイッチングコンポーネントを含み得る。
【００９９】
図８は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図８００の一例を説明する。タイミング図８００は、少なくとも１つのラッチ（例えば、ラッチ６４０）に入力される時変信号の一例を説明する。タイミング図８００は、第１の時変信号８０５及び第２の時変信号８１０を含む。幾つかの例では、時変信号８０５、８１０は単一のラッチ（例えば、第１のラッチ６４０）に入力され得る。幾つかの例では、時変信号８０５、８１０は、２つのラッチ（例えば、第１のラッチ６４０及び第２のラッチ６４４）に入力され得る。第１の時変信号８０５は、図６を参照しながら説明した第１の時変信号６４２の一例であり得る。第２の時変信号８１０は、図６を参照しながら説明した第２の時変信号６４６の一例であり得る。幾つかの例では、信号８０５、８１０の振幅は時間と共に変化し得る。他の例では、信号８０５、８１０のその他の特徴が時間と共に変化し得る。
【０１００】
第１及び第２の時変信号８０５、８１０は、メモリセル６０２上に蓄積された論理状態
を定義するように構成され得る。第１及び第２の時変信号８０５、８１０は、高い及び低い電圧値に基づいて論理上の‘１’及び論理上の‘０’を表すように構成され得る。例えば、時変信号８０５、８１０の高い電圧値は論理上の‘１’を表し得、低い電圧値は論理上の‘０’を表し得る。
【０１０１】
時間ベースの読み出し動作において、メモリセル６０２を所定の電圧レベル（例えば、電圧レベル７１５）に充電することの開始と、電圧閾値（例えば、電圧閾値７２５）を満たすこととの間の継続期間は、１つ以上のラッチ（例えば、ラッチ６４０、６４４）を活性化するために使用され得る。ラッチが活性化される時間における時変信号８０５、８１０の値は、メモリセル６０２の論理状態を識別するために使用され得る。例えば、メモリセル６０２の充電は時間ｔ０において開始し、電圧閾値は時間ｔ１において満たされた場合、第１の時変信号８０５の値は、メモリセル６０２の論理状態の第１のビットが論理上の‘０’であり、第２のビットが論理上の‘０’であることを指し示し得る。
【０１０２】
第１及び第２の時変信号８０５、８１０は、読み出し動作の間にメモリセル６０２を充電するための継続期間に基づいて、メモリセル６０２の論理状態を、メモリセル６０２の関連付けられたメモリ状態にマッピングするために協働し得る。こうした時間ベースの読み出し動作は、以前は区別可能ではなかった他のメモリセルの（複数の）メモリ状態の間を区別するために使用され得る。例えば、時間ベースの読み出し動作は、ゼロの分極と誘電電荷の第１のレベルとにより定義される第１のメモリ状態と、第１の分極と誘電電荷の第１のレベルとにより定義される第２のメモリ状態との間を区別可能であり得る。幾つかの例では、時間ベースの読み出し動作は、誘電電荷単体の（複数の）異なるレベル若しくは分極単体の（複数の）異なるレベルの間、又は両者の変化を区別するように構成され得る。
【０１０３】
第１及び第２の時変信号８０５、８１０は、メモリセル６０２の異なるメモリ状態と関連付けられた充電の予期される継続期間に基づき得る。図８で使用されるとき、時間ｔ１は、メモリセル６０２がメモリ状態Ａを蓄積する読み出し動作の間に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ１との間で定義される継続期間８１５は、図５を参照しながら説明した継続期間５３０に対応し得る。図８で使用されるとき、時間ｔ２は、メモリセル６０２がメモリ状態Ｂを蓄積する読み出し動作の間に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ２との間で定義される継続期間８２０は、図５を参照しながら説明した継続期間５４０に対応し得る。図８で使用されるとき、時間ｔ３は、メモリセル６０２がメモリ状態Ｃを蓄積する読み出し動作の間に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ３との間で定義される継続期間８２５は、図５を参照しながら説明した継続期間５５０に対応し得る。図８で使用されるとき、時間ｔ４は、メモリセル６０２がメモリ状態Ｄを蓄積する読み出し動作の間に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ４との間で定義される継続期間８３０は、図５を参照しながら説明した継続期間５５５に対応し得る。
【０１０４】
第１及び第２の時変信号８０５、８１０は、全区間８３５に対して延伸するように構成され得る。全区間８３５は複数の部分区間を含み得る。各部分区間は、メモリセル６０２のユニークな論理状態を定義し得る。実例として、メモリセル６０２が４つのメモリ状態を蓄積するように構成される例では、第１及び第２の時変信号８０５、８１０は４つの部分区間を定義し得る。各部分区間は、メモリセル６０２の別個のメモリ状態と関連付けられ得る。各部分区間は、メモリセル６０２の別個のメモリ状態に対する充電の予期される継続期間と関連付けられ得る。
【０１０５】
部分区間は、１つ以上の時変信号によってメモリセル６０２の単一の論理状態が表される期間を表し得る。説明される例では、メモリセル６０２の可能な論理状態を表すために
、２つの時変信号が使用される。しかしながら、他の例では、メモリセル６０２の可能な論理状態を表すために、その他の数の時変信号（例えば、１つの時変信号、３つの時変信号等）が使用される。第１及び第２の時変信号８０５、８１０は、第１の部分区間８４０、第２の部分区間８４５、第３の部分区間８５０、及び第４の部分区間８５５を含み得る。図８の代表的な例では、第１の部分区間８４０は論理上の‘００’を表し得、第２の部分区間８４５は論理上の‘０１’を表し得、第３の部分区間８５０は論理上の‘１０’を表し得、第４の部分区間８５５は論理上の‘１１’を表し得る。幾つかの例では、第１の時変信号８０５は論理状態識別子の最上位ビットを表し得、第２の時変信号８１０は論理状態識別子の最下位ビットを表し得る。幾つかの例では、論理状態識別子の２つ以上のビットを単一の時変信号が表し得る。
【０１０６】
各部分区間は遷移によって分離され得る。遷移は、時変信号の内の１つ又は時変信号の内の両方の電圧の変化を指し得る。電圧レベルの変化は、１つ以上の時変信号により表される論理状態の変化を表し得る。第１の部分区間は、時間ｔ０における最初の遷移（時変信号を印加することの開始）と、第１の遷移８６０との間で延伸し得る。第２の部分区間８４５は、第１の遷移８６０と第２の遷移８６５との間で延伸し得る。第３の部分区間８５０は、第２の遷移８６５と第３の遷移８７０との間で延伸し得る。第４の部分区間８５５は、第３の遷移８７０と第４の遷移８７５又は最後の遷移との間で延伸し得る。
【０１０７】
第１の遷移８６０において、第１の時変信号８０５はその電圧値を変更しなくてもよく、第２の時変信号８１０は、その電圧値を低い電圧値から高い電圧値へ変更し得る。第２の遷移８６５において、第１の時変信号８０５は、その電圧値を低から高へ変更し得、第２の時変信号８１０はその電圧値を高から低へ変更し得る。第３の遷移８７０において、第１の時変信号８０５はその電圧値を変更しなくてもよく、第２の時変信号８１０はその電圧値を低から高へ変更し得る。第４の遷移８７５において、第１の時変信号８０５はその電圧値を高から低へ変更し得、第２の時変信号８１０はその電圧を高から低へ変更し得る。
【０１０８】
幾つかの例では、部分区間は、等しい時間の長さに及び得る。しかしながら、他の例では、部分区間は、異なる時間の長さに及び得る。論理状態間の時変信号の遷移は、メモリセル６０２のメモリ状態間を区別するために位置付けられ得る。読み出し動作は、電圧閾値を満たすための等しく隔離した継続期間を生み出さなくてもよいので、同様に、論理状態間の閾値は等しく隔離されなくてもよい。
【０１０９】
第１及び第２の時変信号８０５、８１０は、図３及び図５を参照しながら示し、説明したメモリ状態Ａ〜Ｄと組み合わせて使用され得る。そうした例では、部分区間８４０はメモリ状態Ａ（例えば、メモリ状態３４０（状態Ａ））と関連付けられ得、部分区間８４５はメモリ状態Ｂ（例えば、メモリ状態３０５（状態Ｂ））と関連付けられ得、部分区間８５０はメモリ状態Ｃ（例えば、メモリ状態３１０（状態Ｃ））と関連付けられ得、部分区間８５５はメモリ状態Ｄ（例えば、メモリ状態３４５（状態Ｄ））と関連付けられ得る。そのようなものだとして、この例では、メモリ状態Ａは論理上の‘００’にマッピングされ得、メモリ状態Ｂは論理上の‘０１’にマッピングされ得、メモリ状態Ｃは論理上の‘１０’にマッピングされ得、メモリ状態Ｄは論理上の‘１１’にマッピングされ得る。幾つかの例では、時変信号は、メモリ状態を何れかの論理状態にマッピングするように構成され得る。図８に示したマッピングは、説明の目的のみのために提供される。
【０１１０】
幾つかの例では、時変信号は、論理状態識別子の第２のビットを判定するための第２の継続期間よりも短い第１の継続期間の後に論理状態識別子の第１のビットが識別され得るように構成され得る。例えば、遷移８６５において、コントローラ６６０は、ビットの内の１つが論理上の‘１’であるか、それとも論理上の‘０’であるかを判定可能であり得
る。遷移８６５までに電圧閾値が満たされていない場合、コントローラ６６０は、第１のビットは論理上の‘１’であると判定し得る。この種の判定は、推論を通じて達成され得る。幾つかの例では、遷移８７０までに電圧閾値が満たされていない場合、コントローラ６６０は、論理状態識別子は論理上の‘１１’であると判定し得る。時間ベースのセンシングの間、タイミング図８００に表されたその他の３つの論理状態の内の何れがメモリセル６０２によって蓄積されていると判定する能力はもはやないので、こうした判定は、推論によってなされ得る。幾つかの例では、時変信号の全区間８３５は、遷移８７０において終結し得る。そのようなものだとして、時変信号は、３つの部分区間８４０、８４５、８５０を含み得、部分区間８５５を含まなくてもよい。他の例では、しかしながら、時変信号は、読み出し動作の間にエラーが生じたか否かを識別するために遷移８７５まで延伸する。区間８３５の間に電圧閾値が全く満たされなかった場合、コントローラ６６０は、読み出し動作中にエラーが生じたと判定し得る。
【０１１１】
図９は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するタイミング図９００の一例を説明する。タイミング図９００は、メモリセル６０２の様々なメモリ状態に対する充電の予期される継続期間を表す。タイミング図９００−ａは、充電コンポーネント６２２が読み出し動作の一部として一定の電流をデジット線６０４に印加する場合の、充電に対する予期される継続期間を表し得る。タイミング図９００−ｂは、充電コンポーネント６２２が読み出し動作の一部として時変の電流をデジット線６０４に印加する場合の、充電に対する予期される継続期間を表し得る。
【０１１２】
デジット線６０４及び／又はメモリセル６０２を充電するためにかかる時間の継続期間は、メモリデバイスのコンポーネントの特徴に基づき得る。メモリデバイスのコンポーネントの特徴（例えば、静電容量）は一定であるので、メモリセル６０２を充電するための継続期間は、メモリセル６０２のメモリ状態と、回路のコンポーネントのその他の一定の特徴とメモリ状態がどのように相互作用するかとに基づき得る。
【０１１３】
例えば、回路と関連付けられた静電容量が一定であり、充電の間、充電コンポーネントが一定の電流又は一定の電力供給を印加する場合に、各メモリ状態と関連付けられた継続期間の期待値が判定され得る。時間ｔ０において、読み出し動作のセンシング部分の一部としてのメモリセル６０２の充電が開始する。時間ｔ１において、メモリ状態Ａ（例えば、メモリ状態３４０（状態Ａ））を有するメモリセル６０２は電圧閾値を満たす。幾つかの例では、時間ｔ０と時間ｔ１との間で定義される継続期間９０５は、ほぼゼロナノ秒である。幾つかの実例では、継続期間９０５は、０．２ナノ秒等、０．４ナノ秒、０．６ナノ秒、０．８ナノ秒、１．０ナノ秒等、ゼロナノ秒よりも多くてもよい。周期的に、充電に対する電圧閾値及び所定の電圧は、メモリセル６０２のメモリ状態の内の１つに基づいてセットされ得る。そのようなものだとして、メモリセル６０２のメモリ状態の内の１つは、電圧閾値を即座に、時には充電が開始した後瞬時に満たし得る。時間ｔ１は、説明目的のみのために時間ｔ０とは異なるものとして示されている。幾つかの例では、時間ｔ１は、時間ｔ０に、又は時間ｔ０の直後に生じる。
【０１１４】
時間ｔ２において、メモリ状態Ｂ（例えば、メモリ状態３０５（状態Ｂ））を有するメモリセル６０２は電圧閾値を満たす。幾つかの例では、時間ｔ０と時間ｔ２との間で定義される継続期間９１０は約１０ナノ秒である。幾つかの実例では、継続期間９１０は、７ナノ秒と１３ナノ秒との間、７．５ナノ秒と１２．５ナノ秒との間、８ナノ秒と１２ナノ秒との間、８．５ナノ秒と１１．５ナノ秒との間、９．０ナノ秒と１１ナノ秒との間、又は９．５ナノ秒と１０．５ナノ秒との間のレンジであり得る。
【０１１５】
時間ｔ３において、メモリ状態Ｃ（例えば、メモリ状態３１０（状態Ｃ））を有するメモリセル６０２は電圧閾値を満たす。幾つかの例では、時間ｔ０と時間ｔ３との間で定義される継続期間９１５は約４２ナノ秒である。幾つかの実例では、継続期間９１５は、３５ナノ秒と４９ナノ秒との間、３６ナノ秒と４８ナノ秒との間、３７ナノ秒と４７ナノ秒との間、３８ナノ秒と４６ナノ秒との間、３９ナノ秒と４５ナノ秒との間、４０ナノ秒と４４ナノ秒との間、４１．０ナノ秒と４３ナノ秒との間、又は４１．５ナノ秒と４２．５ナノ秒との間のレンジであり得る。
【０１１６】
時間ｔ４において、メモリ状態Ｄ（例えば、メモリ状態３４５（状態Ｄ））を有するメモリセル６０２は電圧閾値を満たす。幾つかの例では、時間ｔ０と時間ｔ４との間で定義される継続期間９２０は約５２ナノ秒である。幾つかの実例では、継続期間９２０は、４５ナノ秒と５９ナノ秒との間、４６ナノ秒と５８ナノ秒との間、４７ナノ秒と５７ナノ秒との間、４８ナノ秒と５６ナノ秒との間、４９ナノ秒と５５ナノ秒との間、５０ナノ秒と５４ナノ秒との間、５１．０ナノ秒と５３ナノ秒との間、又は５１．５ナノ秒と５２．５ナノ秒との間のレンジであり得る。
【０１１７】
継続期間９１０、９１５、９２０の間の関係は回路の静電容量に基づき得る。回路の設計及びそれらの回路コンポーネントの特徴は比較的一定であり、一定の電流を印加することは、メモリ状態に基づいてメモリセル６０２を充電するための予測可能な継続期間をもたらし得る。上で説明した継続期間及びレンジ値は、メモリセル６０２及び／又はデジット線６０４を充電するための電流の値に基づき得る。したがって、幾つかの場合、より高い電流は、閾値を満たすのにより短い時間をもたらし得る（例えば、２倍の電流は、閾値を満たすのに半分の時間をもたらす）。
【０１１８】
当然のことながら、タイミング図９００−ａの継続期間は、幾つかのメモリ状態の間を区別することを、その他のメモリ状態の間を区別することよりも困難にし得る。メモリ状態Ａ（時間ｔ１）とメモリ状態Ｂ（時間ｔ２）との間の時間に基づいた第１のセンシングウィンドウ９２５は、この例では約１０ナノ秒であり得る。メモリ状態Ｂ（時間ｔ２）とメモリ状態Ｃ（時間ｔ３）との間の時間に基づいた第２のセンシングウィンドウ９３０は、約３２ナノ秒であり得る。メモリ状態Ｃ（時間ｔ３）とメモリ状態Ｄ（時間ｔ４）との間の時間に基づいた第３のセンシングウィンドウ９３５は、約１０ナノ秒であり得る。
【０１１９】
センシングウィンドウ９２５、９３０、９３５の関連する継続期間が原因で、時間ベースの読み出し動作においてメモリ状態間を区別することは、より困難であり得、又は困難ではないことがある。例えば、第１のセンシングウィンドウ９２５は約１０ナノ秒であり、第２のセンシングウィンドウ９３０は、第１のセンシングウィンドウのサイズの約３倍であるので、メモリ状態Ａとメモリ状態Ｂとを区別することよりもメモリ状態Ｂとメモリ状態Ｃとを区別することは容易であり得る。
【０１２０】
幾つかの例では、読み出し動作のセンシング部分の間にメモリセル６０２に印加される電流又は電源は時間と共に変更され得る。こうした時変の電流は、充電に対する継続期間を所定の方法で分配するように構成され得る。例えば、充電コンポーネント６２２により印加される時変の電流は、時間に基づいて等しいサイズのセンシングウィンドウを提供するように構成され得る。幾つかの例では、電流の振幅は時間と共に変更され得る。他の例では、電流のその他の特徴が時間と共に変更され得る。
【０１２１】
タイミング図９００−ｂは、時間ベースの読み出し動作のセンシング部分と関連付けられた継続期間及びセンシングウィンドウを説明する。読み出し動作において時変の電流が印加される。時変の電流は、異なるメモリ状態と関連付けられた充電時間を変更するように構成される。例えば、メモリ状態Ｂと関連付けられた継続期間９５０は継続期間９１０よりも長くてもよい。別の例では、メモリ状態Ｃと関連付けられた継続期間９５５は、継続期間９１５よりも短くてもよい。幾つかの例では、メモリ状態Ｄと関連付けられた継続
期間９６０は継続期間９２０とは異なり得る。幾つかの例では、時変の電流は、継続期間９６０を継続期間９２０よりも短くし、それによって、読み出し動作のセンシング部分の間にかかる全体の時間を削減するように構成され得る。幾つかの例では、時変の電流は、所定のセンシングウィンドウを提供するように構成され得、そのようなものだとして、継続期間９６０は継続期間９２０よりも長くてもよい。
【０１２２】
タイミング図９００−ｂのセンシングウィンドウ９６５、９７０、９７５は、時間の長さがほぼ等しくてもよい。センシングウィンドウ９６５、９７０、９７５の時間の長さは、メモリセル６０２を充電する間に印加される時変の電流の構成に基づき得る。幾つかの例では、継続期間及びセンシングウィンドウのその他の構成は、メモリセル６０２を充電する間に印加される時変の電流の異なる電流プロファイルに基づき得る。
【０１２３】
図１０は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するメモリアレイ１００５のブロック図１０００を示す。メモリアレイ１００５は、電子メモリ装置と称され得、図１を参照しながら説明したようなメモリコントローラ１４０のコンポーネントの一例であり得る。
【０１２４】
メモリアレイ１００５は、１つ以上のメモリセル１０１０、メモリコントローラ１０１５、ワード線１０２０、プレート線１０２５、リファレンスコンポーネント１０３０、センスコンポーネント１０３５、デジット線１０４０、及びラッチ１０４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書で説明する機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ１０１５は、バイアスコンポーネント１０５０及びタイミングコンポーネント１０５５を含み得る。幾つかの例では、メモリコントローラ１０１５は、図１を参照しながら説明したようなメモリコントローラ１４０の一例であり得る。幾つかの例では、メモリコントローラ１０１５は、図６を参照しながら説明したようなコントローラ６６０の一例であり得る。幾つかの例では、メモリコントローラ１０１５は、メモリコントローラ１４０及びコントローラ６６０の両方の一例であり得る。
【０１２５】
メモリコントローラ１０１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１０２０、デジット線１０４０、センスコンポーネント１０３５、及びプレート線１０２５と電子通信し得る。メモリアレイ１００５は、リファレンスコンポーネント１０３０及びラッチ１０４５をも含み得る。メモリアレイ１００５のコンポーネントは、相互に電子通信し得、図１〜図９を参照しながら説明した機能の内の一部を実施し得る。幾つかの場合、リファレンスコンポーネント１０３０、センスコンポーネント１０３５、及びラッチ１０４５はメモリコントローラ１０１５のコンポーネントであり得る。
【０１２６】
幾つかの例では、デジット線１０４０は、センスコンポーネント１０３５、及び強誘電体メモリセル１０１０の強誘電体コンデンサと電子通信する。強誘電体メモリセル１０１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線１０２０は、メモリコントローラ１０１５、及び強誘電体メモリセル１０１０の選択コンポーネントと電子通信し得る。プレート線１０２５は、メモリコントローラ１０１５、及び強誘電体メモリセル１０１０の強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント１０３５は、メモリコントローラ１０１５、デジット線１０４０、ラッチ１０４５、及びリファレンス線１０６０と電子通信し得る。リファレンスコンポーネント１０３０は、メモリコントローラ１０１５及びリファレンス線１０６０と電子通信し得る。センス制御線１０６５は、センスコンポーネント１０３５及びメモリコントローラ１０１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続部、又はバスを介して、上に列挙されないコンポーネントに加えて、メモリアレイ１００
５の内側及び外側の両方のその他のコンポーネントとも電子通信し得る。
【０１２７】
メモリコントローラ１０１５は、ワード線１０２０、プレート線１０２５、又はデジット線１０４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント１０５０は、上で説明したようにメモリセル１０１０を読み出す又は書き込むために、メモリセル１０１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１０１５は、図１を参照しながら説明したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１０１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント１０５０はまた、センスコンポーネント１０３５に対するリファレンス信号を生成するための電位をリファレンスコンポーネント１０３０に提供し得る。また、バイアスコンポーネント１０５０は、センスコンポーネント１０３５の動作のための電位を提供し得る。
【０１２８】
幾つかの場合、メモリコントローラ１０１５は、その動作をタイミングコンポーネント１０５５を使用して実施し得る。例えば、タイミングコンポーネント１０５５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント１０５５はバイアスコンポーネント１０５０の動作を制御し得る。幾つかの例では、タイミングコンポーネント１０５５は、Ｆ１信号及び／又はＦ２信号を生成するために協働し得る。
【０１２９】
リファレンスコンポーネント１０３０は、センスコンポーネント１０３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント１０３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント１０３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント１０３５は、（デジット線１０４０を通じた）メモリセル１０１０からの信号をリファレンスコンポーネント１０３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ１０４５内に出力をその後蓄積し得、それは、メモリアレイ１００５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント１０３５は、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。
【０１３０】
メモリコントローラ１０１５は、図１２を参照しながら説明するメモリコントローラ１２１５の一部の一例であり得る。メモリコントローラ１０１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、メモリコントローラ１０１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかの機能は、本開示で説明する機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能な論理デバイス、分離したゲート若しくはトランジスタロジック、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせによって実行され得る。メモリコントローラ１０１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、機能の（複数の）部分が１つ以上の物理的デバイスによって異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に設置され得る。幾つかの例では、メモリコントローラ１０１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従う別個の分離したコンポーネントであり得る。他の例では、メモリコントローラ１０１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従
って、Ｉ／Ｏコンポーネント、送受信器、ネットワークサーバ、別のコンピューティングデバイス、本開示で説明される１つ以上のその他のコンポーネント、又はそれらの組み合わせを含むがそれらに限定されない１つ以上のその他のハードウェアコンポーネントと組み合わせられ得る。
【０１３１】
メモリコントローラ１０１５は、メモリセルに結合されたデジット線を第１の電圧レベルに充電し得、第１の電圧レベルに充電するためのデジット線に対する継続期間を判定し得、第１の電圧レベルに達するためのデジット線に対する該継続期間に基づいてメモリセルの論理状態を識別し得る。メモリコントローラ１０１５はまた、デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された該強誘電体メモリセルに電流を押し流し得、デジット線とは異なるノードにおける電圧であって、デジット線の第１の電圧レベルに基づいた該電圧をセンシングし得、該電圧が電圧閾値を満たすことに基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別し得る。メモリコントローラ１０１５はまた、メモリセル上の読み出し動作を開始した後に時変信号をラッチに印加し得、メモリセルに結合されたデジット線が読み出し動作の一部として第１の電圧レベルに充電することに基づいてラッチを活性化し得、ラッチが活性化された場合にラッチに存在する時変信号の値に基づいてメモリセルの論理状態を識別し得る。メモリコントローラ１０１５はまた、強誘電体メモリセル内の強誘電体コンデンサの第１の状態をセンシングし得、第１の状態とは異なる強誘電体コンデンサの第２の状態をセンシングし得、第１の状態及び第２の状態に基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別し得る。メモリコントローラ１０１５はまた、強誘電体メモリセルの選択コンポーネントを活性化し得、選択コンポーネントが活性化されている間に強誘電体メモリセルに印加されている電圧に基づいて強誘電体メモリセルの強誘電体コンデンサの第１の状態を修正し得、該電圧が強誘電体メモリセルに印加されている間に選択コンポーネントが不活性化されることに基づいて強誘電体コンデンサの第２の状態を修正し得る。
【０１３２】
幾つかの場合、メモリアレイ１００５は、メモリアレイ１００５を動作するための様々な手段を含み得る。例えば、メモリアレイ１００５及び／又はメモリコントローラ１０１５は、図１３を参照しながら上で説明する機能を実施するための手段を含み得る。
【０１３３】
メモリアレイ１００５は、メモリセルに結合されたデジット線を第１の電圧レベルに充電するための手段と、第１の電圧レベルに充電するためのデジット線に対する継続期間を判定するための手段と、第１の電圧レベルに到達するためのデジット線に対する該継続期間に少なくとも部分的に基づいてメモリセルの論理状態を識別するための手段とを含み得る。
【０１３４】
上で説明したメモリアレイ１００５の幾つかの例は、デジット線に印加される電流の振幅を時間と共に変更するためのプロセス、機構、手段、又は命令を更に含み得、該継続期間は、時変の電流に少なくとも部分的に基づく。上で説明したメモリアレイ１００５の幾つかの例は、読み出し動作を開始することに少なくとも部分的に基づいて複数のメモリセルからメモリセルを選択するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１３５】
上で説明したメモリアレイ１００５の幾つかの例は、メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいてタイマを開始するためのプロセス、機構、手段、又は命令を更に含み得、該継続期間は、タイマに少なくとも部分的に基づいて判定され得る。上で説明したメモリアレイ１００５の幾つかの例では、該継続期間は、タイマを開始することと、デジット線を第１の電圧レベルに充電することとの間で経過する時間の量に少なくとも部分的に基づいて判定され得る。
【０１３６】
上で説明したメモリアレイ１００５の幾つかの例は、デジット線とは異なるノードにおける第２の電圧レベルが電圧閾値を満たすと判定するためのプロセス、機構、手段、又は命令を更に含み得、該継続期間は、第２の電圧レベルが電圧閾値を満たすことに少なくとも部分的に基づき得る。
【０１３７】
上で説明したメモリアレイ１００５の幾つかの例は、該ノードにおける第２の電圧レベルをセンスコンポーネントによってセンシングするためのプロセス、機構、手段、又は命令を更に含み得、論理状態は、第２の電圧レベルが閾値を満たすことに少なくとも部分的に基づいて識別され得る。上で説明したメモリアレイ１００５の幾つかの例では、電圧閾値は、メモリセルの安定状態を生成するために使用されるバイアス電圧よりも小さくてもよい。
【０１３８】
上で説明したメモリアレイ１００５の幾つかの例は、該継続期間に少なくとも部分的に基づいて時変信号の値を識別するためのプロセス、機構、手段、又は命令を更に含み得、論理状態は時変信号の値に少なくとも部分的に基づき得る。上で説明したメモリアレイ１００５の幾つかの例は、デジット線を第１の電圧レベルで充電することの前にデジット線をバイアスするためのプロセス、機構、手段、又は命令を更に含み得る。
【０１３９】
上で説明したメモリアレイ１００５の幾つかの例は、該継続期間よりも短い第２の継続期間の後に論理状態の第１のビットを識別するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、該継続期間の後に論理状態の第２のビットを識別するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例では、デジット線が充電され得る第１の電圧レベルは、メモリセルの複数の可能な電荷状態の内の少なくとも１つに少なくとも部分的に基づいた所定の電圧レベルであり得る。
【０１４０】
上で説明したメモリアレイ１００５の幾つかの例では、デジット線は、デジット線に、及びセンスコンポーネントに結合されたカスコードによって充電され得る。上で説明したメモリアレイ１００５の幾つかの例では、該継続期間は、メモリセルのコンデンサの安定状態とメモリセルのコンデンサの揮発性状態とに少なくとも部分的に基づき得る。
【０１４１】
上で説明したメモリアレイ１００５の幾つかの例では、メモリセルは強誘電体コンデンサを含む。上で説明したメモリアレイ１００５の幾つかの例では、メモリセルは誘電体コンデンサを含む。上で説明したメモリアレイ１００５の幾つかの例では、メモリセルは少なくとも３つの論理状態を蓄積するように構成され得る。上で説明したメモリアレイ１００５の幾つかの例では、メモリセルは２つの論理状態を蓄積するように構成され得る。
【０１４２】
メモリアレイ１００５は、デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された該強誘電体メモリセルに電流を印加するための手段と、デジット線とは異なるノードにおける電圧であって、デジット線の第１の電圧レベルに少なくとも部分的に基づいた該電圧をセンシングするための手段と、該電圧が電圧閾値を満たすことに少なくとも部分的に基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別するための手段とを含み得る。
【０１４３】
上で説明したメモリアレイ１００５の幾つかの例は、電圧閾値を満たすための、該ノード上に存在する第２の電圧レベルに対する継続期間を識別するためのプロセス、機構、手段、又は命令を更に含み得、論理状態は、該継続期間に少なくとも部分的に基づいて識別され得る。
【０１４４】
上で説明したメモリアレイ１００５の幾つかの例では、該継続期間は、強誘電体メモリ
セルの強誘電体コンデンサ上に蓄積された総電荷に少なくとも部分的に基づき得る。上で説明したメモリアレイ１００５の幾つかの例では、該総電荷は、強誘電体コンデンサの揮発性電荷と強誘電体コンデンサの安定電荷とを含み得る。
【０１４５】
上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルの強誘電体コンデンサの分極状態と強誘電体メモリセルの強誘電体コンデンサの電荷状態とに少なくとも部分的に基づき得る強誘電体メモリセルの論理状態を識別するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１４６】
上で説明したメモリアレイ１００５の幾つかの例は、該電圧が電圧閾値を満たすことに少なくとも部分的に基づいて信号をセンスコンポーネントによって出力するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、該電圧が電圧閾値を満たすことに少なくとも部分的に基づいて第１のラッチを活性化するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、該電圧が電圧閾値を満たすことに少なくとも部分的に基づいて第１のラッチとは異なる第２のラッチを活性化するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１４７】
上で説明したメモリアレイ１００５の幾つかの例は、第１のラッチに第１の時変信号を印加するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、第２のラッチに第１の時変信号とは異なる第２の時変信号を印加するためのプロセス、機構、手段、又は命令を更に含み得、強誘電体メモリセルの論理状態は、第１のラッチ及び第２のラッチが活性化され得る場合の第１の時変信号及び第２の時変信号の値に少なくとも部分的に基づき得る。
【０１４８】
上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルの選択コンポーネントを活性化するためのプロセス、機構、手段、又は命令を更に含み得、該電流は、選択コンポーネントが活性化されることに少なくとも部分的に基づいて押し流され得る。
【０１４９】
上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルに結合されたプレート線及びデジット線がグランド又は仮想接地にされ得る間に強誘電体メモリセルの選択コンポーネントを活性化するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１５０】
上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルの識別された論理状態に少なくとも部分的に基づいて強誘電体メモリセル上でライトバック動作を実施するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例では、該電流は、強誘電体メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいて押し流され得る。
【０１５１】
上で説明したメモリアレイ１００５の幾つかの例は、該電流を印加することに少なくとも部分的に基づいて電流生成器によってデジット線を第１の電圧レベルに充電するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例では、該電流は、デジット線及び該ノードに結合された電流生成器によって押し流され得る。
【０１５２】
メモリアレイ１００５は、メモリセル上で読み出し動作を開始した後に時変信号をラッチに印加するための手段と、メモリセルに結合されたデジット線が読み出し動作の一部として第１の電圧レベルに充電することに少なくとも部分的に基づいてラッチを活性化するための手段と、ラッチが活性化された場合にラッチに存在する時変信号の値に少なくとも
部分的に基づいてメモリセルの論理状態を識別するための手段とを含み得る。
【０１５３】
上で説明したメモリアレイ１００５の幾つかの例は、読み出し動作の一部としてデジット線が第１の電圧に充電した後にメモリセルをラッチから絶縁するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１５４】
上で説明したメモリアレイ１００５の幾つかの例では、メモリセルは少なくとも３つの論理状態を蓄積するように構成され得る。上で説明したメモリアレイ１００５の幾つかの例では、メモリセルの識別された論理状態は、少なくとも３つの論理状態から選択され得る。
【０１５５】
上で説明したメモリアレイ１００５の幾つかの例は、メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいて、該時変信号とは異なる第２の時変信号を、該ラッチとは異なる第２のラッチに印加するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１５６】
上で説明したメモリアレイ１００５の幾つかの例は、メモリセルに結合され得るデジット線が第１の電圧レベルに充電することに少なくとも部分的に基づいて第２のラッチを活性化するためのプロセス、機構、手段、又は命令を更に含み得、メモリセルの論理状態を識別することは、該ラッチ及び第２のラッチが活性化され得る場合に該ラッチに存在する該時変信号と第２のラッチに存在する第２の時変信号とに少なくとも部分的に基づき得る。
【０１５７】
上で説明したメモリアレイ１００５の幾つかの例では、第２の時変信号の構成は、該時変信号の構成に少なくとも部分的に基づき得、該時変信号及び第２の時変信号は少なくとも３つの論理状態を定義するように協働する。上で説明したメモリアレイ１００５の幾つかの例は、読み出し動作の一部としてメモリセルのデジット線を充電するためのプロセス、機構、手段、又は命令を更に含み得、該時変信号は、デジット線を充電することが開始した場合に印加され得る。
【０１５８】
上で説明したメモリアレイ１００５の幾つかの例は、デジット線とは異なるノードにおける第２の電圧レベルをセンシングするためのプロセス、機構、手段、又は命令を更に含み得、該ラッチは、第２の電圧レベルが電圧閾値を満たすことに少なくとも部分的に基づいて活性化され得る。上で説明したメモリアレイ１００５の幾つかの例は、第２の電圧レベルが電圧閾値を満たすことに少なくとも部分的に基づいて信号を出力するためのプロセス、機構、手段、又は命令を更に含み得、該ラッチは該信号に少なくとも部分的に基づいて活性化され得る。
【０１５９】
上で説明したメモリアレイ１００５の幾つかの例は、読み出し動作の継続期間が時間閾値を満たすと判定するためのプロセス、機構、手段、又は命令を更に含み得、メモリセルの論理状態を識別することは、該継続期間が時間閾値を満たす前にラッチが活性化されないことに少なくとも部分的に基づき得る。
【０１６０】
上で説明したメモリアレイ１００５の幾つかの例では、該時変信号の構成は、メモリセルの予期される電荷と第１の電圧レベルとに少なくとも部分的に基づき得る。上で説明したメモリアレイ１００５の幾つかの例では、該時変信号の構成は、メモリセルが蓄積可能であり得る論理状態の数に少なくとも部分的に基づき得る。
【０１６１】
上で説明したメモリアレイ１００５の幾つかの例では、該時変信号の構成は、読み出し動作において使用されるラッチの数に少なくとも部分的に基づき得る。上で説明したメモ
リアレイ１００５の幾つかの例では、該時変信号の構成と該時変信号の区間は予め決定され得る。上で説明したメモリアレイ１００５の幾つかの例では、該時変信号の値は、該時変信号の所定区間に渡って所定の方法で変化する。
【０１６２】
メモリアレイ１００５は、強誘電体メモリセル内の強誘電体コンデンサの第１の状態をセンシングするための手段と、第１の状態とは異なる強誘電体コンデンサの第２の状態をセンシングするための手段と、第１の状態及び第２の状態に少なくとも部分的に基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別するための手段とを含み得る。幾つかの例では、強誘電体コンデンサの第１の状態をセンシングすること、及び強誘電体コンデンサの第２の状態をセンシングすることは、センシングするコンデンサの組み合わせられた状態をセンシングすることを含み得る。幾つかの場合、組み合わせられた状態は、分極した状態と誘電電荷状態との組み合わせ（又は重畳）であり得る。
【０１６３】
上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサの第１の状態は、強誘電体コンデンサの分極と関連付けられ得る。上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサの第２の状態は、強誘電体コンデンサ上に蓄積された誘電電荷と関連付けられ得る。
【０１６４】
上で説明したメモリアレイ１００５の幾つかの例は、第１の状態に少なくとも部分的に基づいて論理状態の第１のビットを識別するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、第２の状態に少なくとも部分的に基づいて論理状態の第２のビットを識別するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１６５】
上で説明したメモリアレイ１００５の幾つかの例は、デジット線とは異なるノードの電圧レベルが電圧閾値を満たすことに少なくとも部分的に基づいて少なくとも２つのラッチを活性化するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１６６】
上で説明したメモリアレイ１００５の幾つかの例は、少なくとも２つのラッチの内の一方に第１の時変信号を印加するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例は、少なくとも２つのラッチの内の他方に第１の時変信号とは異なる第２の時変信号を印加するためのプロセス、機構、手段、又は命令を更に含み得、論理状態は、少なくとも２つのラッチを活性化した場合の第１の時変信号及び第２の時変信号の値に少なくとも部分的に基づいて識別され得る。
【０１６７】
上で説明したメモリアレイ１００５の幾つかの例は、アクセス動作の間に電圧閾値を満たすための、デジット線の第１の電圧レベルに対する継続期間であって、強誘電体コンデンサの第１の状態、強誘電体コンデンサの第２の状態、及びデジット線に印加された電圧に少なくとも部分的に基づいた該継続期間を識別するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１６８】
上で説明したメモリアレイ１００５の幾つかの例は、電圧閾値を満たすための、デジット線とは異なるノードの第２の電圧レベルに対する継続期間であって、強誘電体コンデンサの第１の状態及び強誘電体コンデンサの第２の状態に少なくとも部分的に基づいた該継続期間を識別するためのプロセス、機構、手段、又は命令を更に含み得る。
【０１６９】
メモリアレイ１００５は、強誘電体メモリセルの選択コンポーネントを活性化するための手段と、選択コンポーネントが活性化されている間に強誘電体メモリセルに電圧を印加することに少なくとも部分的に基づいて強誘電体メモリセルの強誘電体コンデンサの第１の状態を修正するための手段と、選択コンポーネントを不活性化するための手段と、強誘
電体メモリセルに該電圧が印加されている間に選択コンポーネントが不活性化されることに少なくとも部分的に基づいて強誘電体メモリセルの第２の状態を修正するための手段とを含み得る。
【０１７０】
上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルに結合されたプレート線及びデジット線がグランド又は仮想接地にされ得る間に選択コンポーネントを活性化するためのプロセス、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサの第１の状態を修正することは、強誘電体コンデンサに第１の電圧を印加することを含む。
【０１７１】
上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサに第１の電圧を印加することは、強誘電体メモリセルに結合されたデジット線に第２の電圧を印加することを含む。上で説明したメモリアレイ１００５の幾つかの例は、強誘電体メモリセルに結合されたプレート線に第２の電圧とは異なる第３の電圧を印加するためのプロセス、機構、手段、又は命令を更に含み得、第１の電圧は、第２の電圧及び第３の電圧に少なくとも部分的に基づき得る。上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサの第２の状態を修正することは、強誘電体コンデンサに第４の電圧を印加することを含む。
【０１７２】
上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサに第４の電圧を印加することは、強誘電体メモリセルに結合されたデジット線に第５の電圧を印加することを含み、選択コンポーネントは、強誘電体メモリセルに第５の電圧が印加されている間に不活性化され得、選択コンポーネントは、強誘電体コンデンサと、強誘電体メモリセルに結合されたプレート線との間に位置付けられ得る。
【０１７３】
上で説明したメモリアレイ１００５の幾つかの例では、強誘電体コンデンサに第４の電圧を印加することは、強誘電体メモリセルに結合されたプレート線に第６の電圧を印加することを含み、選択コンポーネントは、強誘電体メモリセルに第６の電圧が印加されている間に不活性化され得、選択コンポーネントは、強誘電体コンデンサと、強誘電体メモリセルに結合されたデジット線との間に位置付けられ得る。
【０１７４】
上で説明したメモリアレイ１００５の幾つかの例では、強誘電体メモリセルは、強誘電体コンデンサの第１の状態と強誘電体コンデンサの第２の状態とに少なくとも部分的に基づいて少なくとも３つの論理状態を蓄積するように構成され得る。上で説明したメモリアレイ１００５の幾つかの例では、第１の状態は強誘電体コンデンサの分極状態であり得る。上で説明したメモリアレイ１００５の幾つかの例では、第２の状態は強誘電体コンデンサの誘電電荷状態であり得る。
【０１７５】
図１１は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するメモリコントローラ１１１５のブロック図１１００を示す。メモリコントローラ１１１５は、図１、図１０、及び図１２を参照しながら説明したメモリコントローラ１２１５の一部の一例であり得る。メモリコントローラ１１１５は、バイアスコンポーネント１１２０、タイミングコンポーネント１１２５、充電コンポーネント１１３０、センシングマネージャ１１３５、論理判定器１１４０、信号マネージャ１１４５、ラッチマネージャ１１５０、セルマネージャ１１５５、タイミングマネージャ１１６０、及び閾値マネージャ１１６５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
【０１７６】
バイアスコンポーネント１１２０は、デジット線を第１の電圧レベルで充電する前にデジット線をバイアスし得る。
【０１７７】
タイミングコンポーネント１１２５は、メモリセルの読み出し動作と関連付けられた継続期間を判定するように構成され得る。例えば、タイミングコンポーネントは、メモリセルのデジット線を充電することの開始と、ラッチが発動することとの間の継続期間を判定するように構成され得る。幾つかの場合、該継続期間は、タイマが開始することと、デジット線が第１の電圧レベルに充電することとの間で経過する時間の量に基づいて判定される。
【０１７８】
充電コンポーネント１１３０は、メモリセルに結合されたデジット線を第１の電圧レベルに充電し得、デジット線を充電するためにデジット線に時間と共に印加される電流であって、メモリセルの特定の論理状態と関連付けられた時間区間を修正するように構成された時変の電流を変更し得、デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された該強誘電体メモリセルに電流を押し流し得、該電流を印加することに基づいて電流生成器によってデジット線を第１の電圧レベルに充電し得、読み出し動作の一部としてメモリセルのデジット線を充電し得、該時変信号は、デジット線を充電することが開始する場合に印加される。幾つかの場合、デジット線が充電される第１の電圧レベルは、メモリセルの可能な電荷状態のセットの少なくとも１つに基づいた所定の電圧レベルである。幾つかの場合、デジット線は、デジット線に、及びセンスコンポーネントに結合されたカスコードによって充電される。幾つかの場合、該電流は、強誘電体メモリセル上で読み出し動作を実施することに基づいて押し流される。幾つかの場合、該電流は、デジット線及びノードに結合された電流生成器によって押し流される。
【０１７９】
センシングマネージャ１１３５は、第１の電圧レベルに充電するための、デジット線に対する継続期間を判定し得、デジット線とは異なるノードにおける電圧であって、デジット線の第１の電圧レベルに基づいた該電圧をセンシングし得、該電圧が電圧閾値を満たすことに基づいて信号をセンスコンポーネントによって出力し得、デジット線とは異なるノードにおける第２の電圧レベルをセンシングし得（ここで、第２の電圧レベルが電圧閾値を満たすことに基づいてラッチは活性化される）、第２の電圧レベルが電圧閾値を満たすことに基づいて信号を出力し得（ここで、該信号に基づいてラッチは活性化される）、強誘電体メモリセル内の強誘電体コンデンサの第１の状態をセンシングし得、第１の状態とは異なる強誘電体コンデンサの第２の状態をセンシングし得る。
【０１８０】
論理判定器１１４０は、第１の電圧レベルに到達するための、デジット線に対する該継続期間に基づいてメモリセルの論理状態を識別し得、該継続期間に基づいて時変信号の値を識別し得（ここで、該論理状態は時変信号の値に基づく）、該継続期間よりも短い第２の継続期間の後に論理状態の第１のビットを識別し得、該継続期間の後に論理状態の第２のビットを識別し得、電圧が電圧閾値を満たすことに基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別し得、強誘電体メモリセルの強誘電体コンデンサの分極状態と強誘電体メモリセルの強誘電体コンデンサの電荷状態とに基づく強誘電体メモリセルの論理状態を識別し得、ラッチが活性化された場合にラッチに存在する時変信号の値に基づいてメモリセルの論理状態を識別し得、第１の状態及び第２の状態に基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別し得、第１の状態に基づいて論理状態の第１のビットを識別し得、第２の状態に基づいて論理状態の第２のビットを識別し得る。
【０１８１】
信号マネージャ１１４５は、メモリセル上で読み出し動作を開始した後に時変信号をラッチに印加し得、メモリセル上で読み出し動作を実施することに基づいて該時変信号とは異なる第２の時変信号を、該ラッチとは異なる第２のラッチに印加し得、第１の時変信号を少なくとも２つのラッチの内の一方に印加し得、第１の時変信号とは異なる第２の時変
信号を少なくとも２つのラッチの他方に印加し得、少なくとも２つのラッチが活性化された場合の第１の時変信号及び第２の時変信号の値に基づいて論理状態が識別される。幾つかの場合、第２の時変信号の構成は該時変信号の構成に基づき、該時変信号及び第２の時変信号は、少なくとも３つの論理状態を定義するように協働する。幾つかの場合、該時変信号の構成は、メモリセルの予期される電荷と第１の電圧レベルとに基づく。幾つかの場合、該時変信号の構成は、メモリセルが蓄積可能な論理状態の数に基づく。幾つかの場合、該時変信号の構成は、読み出し動作において使用されるラッチの数に基づく。幾つかの場合、該時変信号の構成及び該時変信号の区間は予め決定される。幾つかの場合、該時変信号の値は、該時変信号の所定の区間に渡って所定の方法で変化する。
【０１８２】
ラッチマネージャ１１５０は、該電圧が電圧閾値を満たすことに基づいて第１のラッチを活性化し得、該電圧が電圧閾値を満たすことに基づいて第１のラッチとは異なる第２のラッチを活性化し得、第１のラッチに第１の時変信号を印加し得、第２のラッチに第１の時変信号とは異なる第２の時変信号を印加し得（ここで、強誘電体メモリセルの論理状態は、第１のラッチ及び第２のラッチが活性化された場合の第１の時変信号及び第２の時変信号の値に基づく）、メモリセルに結合されたデジット線が読み出し動作の一部として第１の電圧レベルに充電することに基づいてラッチを活性化し得、メモリセルに結合されたデジット線が第１の電圧レベルに充電することに基づいて第２のラッチを活性化し得（ここで、メモリセルの論理状態を識別することは、該ラッチ及び第２のラッチが活性化された場合の該ラッチに存在する時変信号と第２のラッチに存在する第２の時変信号とに基づく）、デジット線とは異なるノードの電圧レベルが電圧閾値を満たすことに基づいて少なくとも２つのラッチを活性化し得る。
【０１８３】
セルマネージャ１１５５は、読み出し動作が開始されることに基づいてメモリセルのセットからメモリセルを選択し得、強誘電体メモリセルの選択コンポーネントを活性化し得（ここで、選択コンポーネントが活性化されることに基づいて電流が押し流される）、強誘電体メモリセルに結合されたプレート線及びデジット線がグランド又は仮想接地にされている間に強誘電体メモリセルの選択コンポーネントを活性化し得、強誘電体メモリセルの識別された論理状態に基づいて強誘電体メモリセル上でライトバック動作を実施し得、デジット線が読み出し動作の一部として第１の電圧に充電した後にメモリセルをラッチから絶縁し得、選択コンポーネントが活性化されている間に強誘電体メモリセルに電圧が印加されることに基づいて強誘電体メモリセルの強誘電体コンデンサの第１の状態を修正し得、強誘電体メモリセルに該電圧が印加されている間に選択コンポーネントが不活性化されることに基づいて強誘電体コンデンサの第２の状態を修正し得、強誘電体メモリセルに結合されたプレート線及びデジット線がグランド又は仮想接地にされている間に選択コンポーネントを活性化し得、強誘電体メモリセルに結合されたプレート線に第２の電圧とは異なる第３の電圧を印加し得（ここで、第１の電圧は第２の電圧及び第３の電圧に基づく）、強誘電体メモリセルの選択コンポーネントを活性化し得る。
【０１８４】
幾つかの場合、第２の状態は、強誘電体コンデンサの誘電電荷状態である。幾つかの場合、メモリセルは強誘電体コンデンサを含む。幾つかの場合、メモリセルは誘電体コンデンサを含む。幾つかの場合、メモリセルは、少なくとも３つの論理状態を蓄積するように構成される。幾つかの場合、メモリセルは、２つの論理状態を蓄積するように構成される。幾つかの場合、メモリセルは、少なくとも３つの論理状態を蓄積するように構成される。幾つかの場合、メモリセルの識別される論理状態は、少なくとも３つの論理状態から選択される。幾つかの場合、強誘電体コンデンサの第１の状態は、強誘電体コンデンサの分極と関連付けられる。
【０１８５】
幾つかの場合、強誘電体コンデンサの第２の状態は、強誘電体コンデンサの誘電電荷状態と関連付けられる。幾つかの場合、継続期間は、メモリセルのコンデンサの安定状態と
、メモリセルのコンデンサの揮発性状態とに基づく。幾つかの場合、強誘電体コンデンサの第１の状態を修正することは、強誘電体コンデンサに第１の電圧を印加することを含む。幾つかの場合、強誘電体コンデンサに第１の電圧を印加することは、強誘電体メモリセルに結合されたデジット線に第２の電圧を印加することを含む。幾つかの場合、強誘電体コンデンサの第２の状態を修正することは、強誘電体コンデンサに第４の電圧を印加することを含む。幾つかの場合、強誘電体コンデンサに第４の電圧を印加することは、強誘電体メモリセルに結合されたデジット線に第５の電圧を印加することを含み、選択コンポーネントは、強誘電体メモリセルに第５の電圧が印加されている間に不活性化され、選択コンポーネントは、強誘電体コンデンサと、強誘電体メモリセルに結合されたプレート線との間に位置付けられる。幾つかの場合、強誘電体コンデンサに第４の電圧を印加することは、強誘電体メモリセルに結合されたプレート線に第６の電圧を印加することを含み、選択コンポーネントは、強誘電体メモリセルに第６の電圧が印加されている間に不活性化され、選択コンポーネントは、強誘電体コンデンサと、強誘電体メモリセルに結合されたデジット線との間に位置付けられる。幾つかの場合、強誘電体メモリセルは、強誘電体コンデンサの第１の状態と強誘電体コンデンサの第２の状態とに基づいて少なくとも３つの論理状態を蓄積するように構成される。幾つかの場合、第１の状態は強誘電体コンデンサの分極状態である。
【０１８６】
タイミングマネージャ１１６０は、メモリセル上で読み出し動作を実施することに基づいてタイマを開始し得（ここで、継続期間はタイマに基づいて判定される）、電圧閾値を満たすための、ノード上に存在する第２の電圧レベルに対する継続期間を判定し得（ここで、該継続期間に基づいて論理状態は識別される）、読み出し動作の継続期間が時間閾値を満たすと判定し得（ここで、メモリセルの論理状態を識別することは、該継続期間が時間閾値を満たす前にラッチが活性化されないことに基づく）、アクセス動作の間に電圧閾値を満たすための、デジット線の第１の電圧レベルのための継続期間であって、強誘電体コンデンサの第１の状態、強誘電体コンデンサの第２の状態、及びデジット線に印加された電圧に基づいた該継続期間を識別し得、電圧閾値を満たすための、デジット線とは異なるノードの第２の電圧レベルに対する継続期間であって、強誘電体コンデンサの第１の状態と強誘電体コンデンサの第２の状態とに基づいた該継続期間を識別し得る。幾つかの場合、該継続期間は、強誘電体メモリセルの強誘電体コンデンサ上に蓄積された総電荷に基づく。幾つかの場合、総電荷は、強誘電体コンデンサの揮発性電荷と強誘電体コンデンサの安定電荷とを含む。
【０１８７】
閾値マネージャ１１６５は、デジット線とは異なるノードにおける第２の電圧が電圧閾値を満たすと判定し得（ここで、該継続期間は、第２の電圧レベルが電圧閾値を満たすことに基づく）、ノードにおける第２の電圧レベルをセンスコンポーネントによってセンシングし得る（ここで、第２の電圧レベルに基づいて論理状態は識別される）。幾つかの場合、電圧閾値は、メモリセルの安定状態を生成するために使用されるバイアス電圧よりも小さい。
【０１８８】
図１２は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスを支持するデバイス１２０５を含むシステム１２００の図を示す。デバイス１２０５は、例えば、図１０を参照しながら上で説明したようなメモリコントローラ１０１５のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス１２０５は、通信を送受信するためのコンポーネントを含む双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ１２１５、メモリセル１２２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント１２２５、プロセッサ１２３０、Ｉ／Ｏコントローラ１２３５、及び周辺コンポーネント１２４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス１２１０）を介して電子通信し得る。メモリセル１２２０は、本明細書で説明するような情報を（すなわち、論理状態の形式で）蓄積し得
る。
【０１８９】
ＢＩＯＳコンポーネント１２２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１２２５は、プロセッサと様々なその他のコンポーネント、例えば、周辺コンポーネント、入力／出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１２２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
【０１９０】
プロセッサ１２３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ１２３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラはプロセッサ１２３０に統合され得る。プロセッサ１２３０は、様々な機能（例えば、メモリセルの時間ベースのアクセスを支持する機能又はタスク）を実施するためにメモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【０１９１】
Ｉ／Ｏコントローラ１２３５は、デバイス１２０５に対する入力及び出力信号を管理し得る。Ｉ／Ｏコントローラ１２３５は、デバイス１２０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ１２３５は、外部の周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ１２３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。他の場合、Ｉ／Ｏコントローラ１２３５は、モデム、キーボード、マウス、タッチスクリーン、又は同様のデバイスを表し得、又はそれらと相互作用し得る。幾つかの場合、Ｉ／Ｏコントローラ１２３５は、プロセッサの一部として実装され得る。幾つかの場合、ユーザは、Ｉ／Ｏコントローラ１２３５を介して、又はＩ／Ｏコントローラ１２３５により制御されるハードウェアコンポーネントを介してデバイス１２０５と相互作用し得る。
【０１９２】
周辺コンポーネント１２４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【０１９３】
図１３は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスのための方法１３００を説明するフローチャートを示す。方法１３００の動作は、本明細書に説明されるように、メモリコントローラ１０１５又はそのコンポーネントによって実装され得る。例えば、方法１３００の動作は、図１０〜図１２を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの例では、メモリコントローラ１０１５は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１０１５は、以下で説明される機能の一部を専用のハードウェアを使用して実施し得る。
【０１９４】
ブロック１３０５において、メモリコントローラ１０１５は、メモリセルに結合された
デジット線を第１の電圧レベルに充電し得る。ブロック１３０５の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３０５の動作の一部は、図１０〜図１２を参照しながら説明したような充電コンポーネントによって実施され得る。
【０１９５】
ブロック１３１０において、メモリコントローラ１０１５は、第１の電圧レベルに充電するための、デジット線に対する継続期間を判定し得る。ブロック１３１０の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３１０の動作の一部は、図１０〜図１２を参照しながら説明したようなセンシングマネージャによって実施され得る。
【０１９６】
ブロック１３１５において、メモリコントローラ１０１５は、第１の電圧レベルに到達するための、デジット線に対する該継続期間に少なくとも部分的に基づいてメモリセルの論理状態を識別し得る。ブロック１３１５の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３１５の動作の一部は、図１０〜図１２を参照しながら説明したような論理判定器によって実施され得る。
【０１９７】
方法１３００を実施するための装置が説明される。該装置は、メモリセルに結合されたデジット線を第１の電圧レベルに充電することと、第１の電圧レベルに充電するための、デジット線に対する継続期間を判定することと、第１の電圧レベルに到達するための、デジット線に対する継続期間に基づいてメモリセルの論理状態を識別することとのための手段を含み得る。
【０１９８】
上で説明した方法１３００及び装置の幾つかの例は、デジット線に印加される電流の振幅を時間と共に変更するための動作、機構、手段、又は命令を更に含み得、該継続期間は時変の電流に基づき得る。
【０１９９】
上で説明した方法１３００及び装置の幾つかの例は、読み出し動作が開始されることに基づいてメモリセルのセットからメモリセルを選択するための動作、機構、手段、又は命令を更に含み得る。
【０２００】
上で説明した方法１３００及び装置の幾つかの例は、メモリセル上で読み出し動作を実施することに基づいてタイマを開始するための動作、機構、手段、又は命令を更に含み得、該継続期間はタイマに基づいて判定され得る。
【０２０１】
上で説明した方法１３００及び装置の幾つかの例では、該継続期間は、タイマを開始することと、デジット線が第１の電圧レベルに充電することとの間で経過する時間の量に基づいて判定され得る。
【０２０２】
上で説明した方法１３００及び装置の幾つかの例は、デジット線とは異なるノードにおける第２の電圧レベルが電圧閾値を満たすと判定するための動作、機構、手段、又は命令を更に含み得、該継続期間は、第２の電圧レベルが電圧閾値を満たすことに基づき得る。
【０２０３】
上で説明した方法１３００及び装置の幾つかの例は、ノードにおける第２の電圧レベルをセンスコンポーネントによってセンシングするための動作、機構、手段、又は命令を更に含み得、論理状態は、第２の電圧レベルが電圧閾値を満たすことに基づいて識別され得る。
【０２０４】
上で説明した方法１３００及び装置の幾つかの例では、電圧閾値は、メモリセルの安定状態を生成するために使用されるバイアス電圧よりも小さくてもよい。
【０２０５】
上で説明した方法１３００及び装置の幾つかの例は、該継続期間に基づいて時変信号の値を識別するための動作、機構、手段、又は命令を更に含み得、論理状態は、時変信号の値に基づき得る。
【０２０６】
上で説明した方法１３００及び装置の幾つかの例は、デジット線を第１の電圧レベルで充電する前にデジット線をバイアスするための動作、機構、手段、又は命令を更に含み得る。
【０２０７】
上で説明した方法１３００及び装置の幾つかの例は、該継続期間よりも短い第２の該継続期間の後に論理状態の第１のビットを識別することと、該継続期間の後に論理状態の第２のビットを識別することとのための動作、機構、手段、又は命令を更に含み得る。
【０２０８】
上で説明した方法１３００及び装置の幾つかの例では、デジット線が充電され得る第１の電圧レベルは、メモリセルの可能な電荷状態のセットの少なくとも１つに基づいた所定の電圧レベルであり得る。上で説明した方法１３００及び装置の幾つかの例では、デジット線は、デジット線に及びセンスコンポーネントに結合されたカスコードによって充電され得る。上で説明した方法１３００及び装置の幾つかの例では、該継続期間は、メモリセルのコンデンサの安定状態と、メモリセルのコンデンサの揮発性状態とに基づき得る。
【０２０９】
上で説明した方法１３００及び装置の幾つかの例では、メモリセルは強誘電体コンデンサを含む。上で説明した方法１３００及び装置の幾つかの例では、メモリセルは誘電体コンデンサを含む。上で説明した方法１３００及び装置の幾つかの例では、メモリセルは少なくとも３つの論理状態を蓄積するように構成され得る。上で説明した方法１３００及び装置の幾つかの例では、メモリセルは２つの論理状態を蓄積するように構成され得る。
【０２１０】
幾つかの場合、メモリセルは２つの論理状態を蓄積するように構成される。幾つかの場合、該継続期間は、タイマを開始することと、デジット線が第１の電圧レベルに充電することとの間で経過する時間の量に少なくとも部分的に基づいて判定される。幾つかの場合、電圧閾値は、メモリセルの安定状態を生成するために使用されるバイアス電圧よりも小さい。幾つかの場合、デジット線が充電される第１の電圧レベルは、メモリセルの複数の可能な電荷状態の内の少なくとも１つに少なくとも部分的に基づいた所定の電圧レベルでる。幾つかの場合、デジット線は、デジット線に及びセンスコンポーネントに結合されたカスコードによって充電される。幾つかの場合、該継続期間は、メモリセルのコンデンサの安定状態と、メモリセルのコンデンサの揮発性状態とに少なくとも部分的に基づく。幾つかの場合、メモリセルは強誘電体コンデンサを含む。幾つかの場合、メモリセルは誘電体コンデンサを含む。幾つかの場合、メモリセルは少なくとも３つの論理状態を蓄積するように構成され得る。
【０２１１】
図１４は、本開示の様々な実施形態に従ったメモリセルの時間ベースのアクセスのための方法１４００を説明するフローチャートを示す。方法１４００の動作は、本明細書に説明されるように、メモリコントローラ１０１５又はそのコンポーネントによって実装され得る。例えば、方法１４００の動作は、図１０〜図１２を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの例では、メモリコントローラ１０１５は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１０１５は、以下で説明される機能の一部を専用のハードウェアを使用して実施し得る。
【０２１２】
ブロック１４０５において、メモリコントローラ１０１５は、デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された該
強誘電体メモリセルに電流を押し流し得る。ブロック１４０５の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１４０５の動作の一部は、図１０〜図１２を参照しながら説明したような充電コンポーネントによって実施され得る。
【０２１３】
ブロック１４１０において、メモリコントローラ１０１５は、デジット線とは異なるノードにおける電圧であって、デジット線の第１の電圧レベルに少なくとも部分的に基づいた該電圧をセンシングし得る。ブロック１４１０の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１４１０の動作の一部は、図１０〜図１２を参照しながら説明したようなセンシングマネージャによって実施され得る。
【０２１４】
ブロック１４１５において、メモリコントローラ１０１５は、該電圧が電圧閾値を満たすことに少なくとも部分的に基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別し得る。ブロック１４１５の動作は、図１〜図９を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１４１５の動作の一部は、図１０〜図１２を参照しながら説明したような論理判定器によって実施され得る。
【０２１５】
方法１４００を実施するための装置が説明される。該装置は、デジット線に結合された強誘電体メモリセルであって、少なくとも３つの論理状態を蓄積するように構成された該強誘電体メモリセルに電流を印加することと、デジット線とは異なるノードにおける電圧であって、デジット線の第１の電圧レベルに基づいた該電圧をセンシングすることと、該電圧が電圧閾値を満たすことに基づいて少なくとも３つの論理状態から強誘電体メモリセルの論理状態を識別することとのための手段を含み得る。
【０２１６】
上で説明した方法１４００及び装置の幾つかの例は、電圧閾値を満たすための、ノード上に存在する第２の電圧レベルに対する継続期間を識別するための動作、機構、手段、又は命令を更に含み得、論理状態は該継続期間に基づいて識別され得る。
【０２１７】
上で説明した方法１４００及び装置の幾つかの例では、該継続期間は、強誘電体メモリセルの強誘電体コンデンサ上に蓄積された総電荷に基づき得る。上で説明した方法１４００及び装置の幾つかの例では、総電荷は、強誘電体コンデンサの揮発性電荷と、強誘電体コンデンサの安定電荷とを含む。
【０２１８】
上で説明した方法１４００及び装置の幾つかの例は、強誘電体メモリセルの強誘電体コンデンサの分極状態と、強誘電体メモリセルの強誘電体コンデンサの電荷状態とに基づき得る強誘電体メモリセルの論理状態を識別するための動作、機構、手段、又は命令を更に含み得る。
【０２１９】
上で説明した方法１４００及び装置の幾つかの例は、該電圧が電圧閾値を満たすことに基づいて信号をセンスコンポーネントによって出力するための動作、機構、手段、又は命令を更に含み得る。
【０２２０】
上で説明した方法１４００及び装置の幾つかの例は、該電圧が電圧閾値を満たすことに基づいて第１のラッチを活性化するための動作、機構、手段、又は命令を更に含み得る。
【０２２１】
上で説明した方法１４００及び装置の幾つかの例は、該電圧が電圧閾値を満たすことに基づいて第１のラッチとは異なる第２のラッチを活性化するための動作、機構、手段、又は命令を更に含み得る。
【０２２２】
上で説明した方法１４００及び装置の幾つかの例は、第１のラッチに第１の時変信号を印加することと、第１の時変信号とは異なる第２の時変信号を第２のラッチに印加することとのための動作、機構、手段、又は命令を更に含み得、強誘電体メモリセルの論理状態は、第１のラッチ及び第２のラッチが活性化された場合の第１の時変信号と第２の時変信号との値に基づき得る。
【０２２３】
上で説明した方法１４００及び装置の幾つかの例は、強誘電体メモリセルの選択コンポーネントを活性化するための動作、機構、手段、又は命令を更に含み得、選択コンポーネントを活性化することに基づいて電流が流し込まれ得る。
【０２２４】
上で説明した方法１４００及び装置の幾つかの例は、強誘電体メモリセルに結合されたプレート線及びデジット線がグランド又は仮想接地にされ得る間に強誘電体メモリセルの選択コンポーネントを活性化するための動作、機構、手段、又は命令を更に含み得る。
【０２２５】
上で説明した方法１４００及び装置の幾つかの例は、強誘電体メモリセルの識別された論理状態に基づいて強誘電体メモリセル上でライトバック動作を実施するための動作、機構、手段、又は命令を更に含み得る。上で説明した方法１４００及び装置の幾つかの例では、強誘電体メモリセル上で読み出し動作を実施することに基づいて電流が押し流され得る。
【０２２６】
上で説明した方法１４００及び装置の幾つかの例は、電流を印加することに基づいて電流生成器によってデジット線を第１の電圧レベルに充電するための動作、機構、手段、又は命令を更に含み得る。上で説明した方法１４００及び装置の幾つかの例では、該電流は、デジット線及びノードに結合された電流生成器によって押し流され得る。
【０２２７】
幾つかの場合、メモリコントローラ１０１５は、電圧閾値を満たすための、ノード上に存在する第２の電圧レベルに対する継続期間を識別し得、論理状態は、該継続期間に少なくとも部分的に基づいて識別される。幾つかの場合、デジット線及びノードに結合された電流生成器によって電流が押し流される。幾つかの場合、該継続期間は、強誘電体メモリセルの強誘電体コンデンサ上に蓄積された総電荷に少なくとも部分的に基づく。幾つかの場合、総電荷は、強誘電体コンデンサの揮発性電荷と強誘電体コンデンサの安定電荷とを含む。幾つかの場合、電流は、強誘電体メモリセル上で読み出し動作を実施することに少なくとも部分的に基づいて押し流される。
【０２２８】
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
【０２２９】
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
【０２３０】
本明細書で使用されるとき、用語“仮想接地（virtual  ground）”は、約ゼロボルト
（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual  grounding）”又は“仮想
接地される（virtually  grounded）”は約０Ｖに接続されることを意味する。
【０２３１】
用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動を
支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
【０２３２】
本明細書で使用されるとき、用語“実質的に（substantially）”は、修飾される特徴
（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
【０２３３】
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
【０２３４】
用語“絶縁された（isolated）”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
【０２３５】
本明細書で使用されるとき、用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介して、コンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。
【０２３６】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ地域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
【０２３７】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥ
Ｔはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
【０２３８】
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は
説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
【０２３９】
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
【０２４０】
本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
【０２４１】
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
【０２４２】
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち
、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
【０２４３】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
【０２４４】
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
【０２４５】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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