(57)【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲートを有するテスト構造が設計され、テスト構造に対してテストが行われたテストデータを取得するステップＳ１と、
前記テストデータに基づいてモデルパラメータを抽出するステップＳ２と、
ソースドレイン電圧とドレイン電流の関係に基づいて前記モデルパラメータの物理的特性の合理性について検証を行い、検証が合格の場合はモデルファイルを作成してステップＳ４を実行し、検証が不合格の場合はステップＳ２に戻り、検証が合格するまでモデルパラメータを調整するステップＳ３と、
前記モデルファイルについて品質保証検査を行い、検査が合格の場合はモデリングが完了し、検査が不合格の場合はステップＳ２に戻り、検査が合格するまでモデルパラメータを調整するステップＳ４とを少なくとも含み、
前記ステップＳ３において、
第一期間内に、前記テスト構造のゲート、ドレイン、ソース及び基板電極に電圧をそれぞれ印加し、ゲートに印加する電圧はゼロから第一電圧まで徐々に増加し、ドレインに印加する電圧は一定の第二電圧にして、ソースに印加する電圧はゼロから第三電圧まで徐々に増加し、基板電極に印加する電圧はゼロにして、前記テスト構造の第一ドレイン電流を取り込み、前記第三電圧は前記第一電圧より少なくとも１桁小さく、
第二期間内に、前記テスト構造のゲート、ドレイン、ソース及び基板電極に電圧をそれぞれ印加し、ゲートに印加する電圧はゼロから第一電圧まで徐々に増加し、ドレインに印加する電圧は一定の第二電圧にして、ソース及び基板電極に印加する電圧はゼロにして、前記テスト構造の第二ドレイン電流を取り込み、
前記第一ドレイン電流と前記第二ドレイン電流との値の差が閾値を超える場合、検証は不合格と判定され、そうでない場合は、検証は合格と判定されることを特徴とするコンピュータが実行するモデリング方法。
【請求項２】
ステップＳ１において、ウエハ受け入れテストを用いてテスト構造に対してテストが行われることを特徴とする請求項１に記載のモデリング方法。
【請求項３】
ステップＳ２において、ＳＰＩＣＥに基づいて前記モデルパラメータを抽出することを特徴とする請求項１又は２に記載のモデリング方法。
【請求項４】
ステップＳ２において、モデルパラメータを取得する方法は、前記テストデータ中の異常値を取り除き、テスト構造の電気特性をサイズ、温度又はバイアス電圧特性の変化傾向に応じてフィッティングすることによってモデルパラメータを取得することを含むことを特徴とする請求項１又は２に記載のモデリング方法。
【請求項５】
前記テスト構造はフラッシュメモリであることを特徴とする請求項１に記載のモデリング方法。
【請求項６】
少なくとも２セットの異なるシミュレーション条件下でドレイン電流をそれぞれ取り込み、各ドレイン電流間の値の差に基づいて物理的特性の合理性を検証することを特徴とする請求項１又は５に記載のモデリング方法。
【請求項７】
前記第一電圧は４Ｖであり、前記第二電圧は４Ｖよりも小さく、前記第三電圧は１００ｍＶよりも小さいことを特徴とする請求項１に記載のモデリング方法。
【請求項８】
前記第一期間及び前記第二期間の長さは１μｓであることを特徴とする請求項１に記載のモデリング方法。
【請求項９】
前記第一期間と前記第二期間は重複しないことを特徴とする請求項１に記載のモデリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路設計分野に関し、特に、モデリング方法に関する。
【背景技術】
【０００２】
フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）は現在、市場環境の影響を受けて更なる大容量化が求められている。とりわけＮＯＲ  Ｆｌａｓｈ市場の可能性は大きく、特に、スマートフォンスクリーン、ウェアラブルデバイス、スマートカーエレクトロニクス、５Ｇ基地局等に応用されている。Ｆｌａｓｈ  ＳＰＩＣＥモデルは回路設計者に正確な素子レベルモデルシミュレーションプログラムを提供することができる。ファウンドリプロセスによる製造において電気特性を正しく反映できるだけでなく、シミュレーション結果の信頼性を高めるとともに、相互接続構造回路設計の効率を改善することもできる。
【０００３】
従来技術においてはモデリングが完了した後にモデル全体の検査を行うことが多く、検査結果に問題があったときにはモデルを修正し直す必要があり、モデリング工程を増加させ、修正の難易度も上げる（大量のｄｅｂｕｇ時間を費やす）。経験不足のモデリングエンジニアにとって問題の発生箇所を探すことは難しい。また、業界で一般的なモデル検査ソフトウエアＭＱＡ（モデル品質検査）の使用は費用が高く、モデリングを自社で行う必要がある設計企業にとってＭＱＡソフトウエアの購入は大きな支出となる。また、全ての検査が終わるのを待ってからモデル調整を行うと時間が長くなる。時間と労力がかかるため、研究開発期間が長くなり、研究開発のコストが高くなることに直結する。
【０００４】
そのため、モデリング効率を如何にして向上させるかは、当業者にとって早急に解決を要する課題の一つとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上に述べた従来技術の欠点に鑑み、本発明の目的は、従来技術のモデリング方法において、時間と労力がかかるために研究開発期間が長くなり、研究開発のコストが高くなる等の課題を解決するためのモデリング方法を提供することである。
【課題を解決するための手段】
【０００６】
上述の目的及びその他関連の目的を実現するために、本発明は、モデリング方法を提供する。前記モデリング方法は、ソース、ドレイン、ゲートを有するテスト構造を設計してテスト構造に対してテストを行い、テストデータを取得するステップＳ１と、前記テストデータに基づいてモデルパラメータを抽出するステップＳ２と、ソースドレイン電圧とドレイン電流の関係に基づいて前記モデルパラメータの物理的特性の合理性について検証を行い、検証が合格の場合はモデルファイルを作成してステップＳ４を実行し、検証が不合格の場合はステップＳ２に戻り、検証が合格するまでモデルパラメータを調整するステップＳ３と、前記モデルファイルについて品質保証検査を行い、検査が合格の場合はモデリングが完了し、検査が不合格の場合はステップＳ２に戻り、検査が合格するまでモデルパラメータを調整するステップＳ４とを少なくとも含む。
【０００７】
選択的に、ステップＳ１において、ウエハ受け入れテストを用いてテスト構造にテストを行う。
【０００８】
より選択的に、ステップＳ２において、ＳＰＩＣＥに基づいて前記モデルパラメータを抽出する。
【０００９】
より選択的に、ステップＳ２において、モデルパラメータを取得する方法は、前記テストデータ中の異常値を取り除き、テスト構造の電気特性をサイズ、温度又はバイアス電圧特性の変化傾向に応じてフィッティングすることによってモデルパラメータを取得することを含む。
【００１０】
選択的に、前記テスト構造はフラッシュメモリである。
【００１１】
より選択的に、少なくとも２セットの異なるシミュレーション条件下でドレイン電流をそれぞれ取り込み、各ドレイン電流間の値の差に基づいて物理的特性の合理性を検証する。
【００１２】
より選択的に、ステップＳ３は、以下を含む。
【００１３】
第一期間内に、前記テスト構造のゲート、ドレイン、ソース及び基板電極に電圧をそれぞれ印加する。ゲートに印加する電圧はゼロから第一電圧まで徐々に増加し、ドレインに印加する電圧は一定の第二電圧にして、ソースに印加する電圧はゼロから第三電圧まで徐々に増加し、基板電極に印加する電圧はゼロにして、前記テスト構造の第一ドレイン電流を取り込む。前記第三電圧は前記第一電圧より少なくとも１桁小さい。第二期間内に、前記テスト構造のゲート、ドレイン、ソース及び基板電極に電圧をそれぞれ印加する。ゲートに印加する電圧はゼロから第一電圧まで徐々に増加し、ドレインに印加する電圧は一定の第二電圧にして、ソース及び基板電極に印加する電圧はゼロにして、前記テスト構造の第二ドレイン電流を取り込む。前記第一ドレイン電流と第二ドレイン電流との値の差が閾値を超える場合、検証は不合格と判定され、そうでない場合は、検証は合格と判定される。
【００１４】
より選択的に、前記第一電圧は４Ｖであり、前記第二電圧は４Ｖよりも小さく、前記第三電圧は１００ｍＶよりも小さい。
【００１５】
より選択的に、前記第一期間及び前記第二期間の長さは１μｓである。
【００１６】
より選択的に、前記第一期間と前記第二期間は重複しない。
【発明の効果】
【００１７】
上述したように、本発明におけるモデリング方法は、以下の有益な効果を有する。
【００１８】
本発明のモデリング方法はモデルパラメータを抽出した後に物理的合理性の検証を行うことで、モデルパラメータにエラーがあるか否かを迅速にチェックし、モデルパラメータを速やか且つ効果的に調整することができる。従来のモデリング工程に比べてより効率的且つ正確に問題箇所を特定し、プロジェクトの進捗を大幅に早め、研究開発のコストを抑えることができる。
【００１９】
本発明のモデリング方法は、全てのサイズの素子モデリングに運用することができ（ただし、ステップＳ３において印加する電圧は変更される。例えば、先端論理プロセスのＶＤＤはサイズが大きい素子のＶＤＤより小さくなるように、プロセスプラットフォームが異なるとＶＤＤが異なるためである）、メモリプロセス素子モデリング、論理プロセス素子モデリングにも同様に適用される。したがって、本発明は汎用性が高いモデリング方法である。
【００２０】
本発明におけるモデリング方法は、モデリングの精度を向上させ、回路シミュレーションの信頼性と回路設計の効率を高めることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明におけるモデリング方法のフローチャートである。
【図２】本発明におけるテスト構造の構造模式図である。
【図３】本発明の実験（１）及び実験（２）においてテスト構造のドレインに印加される電圧の波形を示す図である。
【図４】本発明の実験（１）においてテスト構造のソースに印加される電圧の波形を示す図である。
【図５】本発明の実験（１）及び実験（２）において出力されるドレイン電流の波形を示す図である。
【発明を実施するための形態】
【００２２】
以下、特定の具体的な実施例を通じて本発明の実施形態を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。
【００２３】
図１〜図５を参照されたい。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。
【００２４】
図１に示すように、本発明はモデリング方法を提供する。モデリング方法は、以下を含む。
【００２５】
ステップＳ１において、ソース、ドレイン、ゲートを有するテスト構造（ｔｅｓｔ  ｋｅｙ）を設計してテスト構造に対してテストを行い、テストデータを取得する。
【００２６】
具体的には、プロセスプラットフォームの設計規則の分類に基づいて異なるサイズのテスト構造を設計する。本実施例において、テスト構造は、ソース、ドレイン、ゲートを有するＭＯＳトランジスタ構造である。ソース、ドレイン、ゲートを有する任意のテスト構造であればいずれも本発明に適用されるが、ここでは詳細に述べない。図２に示すように、一例として、テスト構造はフラッシュメモリであり、基板１、基板１上に形成されるトンネル酸化膜（Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）２、トンネル酸化膜２上に形成される浮遊ゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）３、浮遊ゲート３上に形成される誘電酸化膜（ＯＮＯ）４、誘電酸化膜４上に形成される制御ゲート（Ｃｏｎｔｒｏｌ  Ｇａｔｅ）５、及び、ゲート（Ｇａｔｅ）、ソース（Ｓｏｕｒｃｅ）、ドレイン（Ｄｒａｉｎ）、基板電極（Ｂｕｌｋ）を含む。フラッシュメモリは不揮発性メモリであり、浮遊ゲート３は実際にデータを記憶するユニットである。浮遊ゲート３における電子の注入と消去を用いてプログラミング（Ｐｒｏｇｒａｍ）と消去（Ｅｒａｓｅ）が行われる。電子が浮遊ゲート３に注入されて蓄えられたときには情報が「０」と表され、電子が浮遊ゲート３から消去されたときには情報が「１」と表される。
【００２７】
具体的には、フラッシュメモリの消去原理は以下の通りである。制御ゲート５上に負電圧を印加し、基板１に正電圧を印加する。電荷は浮遊ゲート３内に蓄えられているが、基板１から浮遊ゲート３への順方向電圧がＦ−Ｎトンネル効果を発生させることにより電気的消去が行われる。フラッシュメモリのプログラム原理は以下の通りである。電荷は浮遊ゲート３内に蓄えられ、制御ゲート５に電圧を印加する。プログラミング時には、ドレイン（Ｄｒａｉｎ）に電圧を印加してホットエレクトロンを発生させ、ゲート（Ｇａｔｅ）に電圧を印加すると、誘電酸化膜４を通じて電圧が浮遊ゲート３上に結合されて電位が発生する。これにより、電子がポテンシャル障壁（Ｅｎｅｒｇｙ  Ｂａｒｒｉｅｒ）を乗り越えてトンネル酸化膜２を通過し、浮遊ゲート３に注入されることでプログラミングが完了する。
【００２８】
具体的には、１つのウエハ（ｗａｆｅｒ）上には複数のダイ（Ｄｉｅ）があり、各ダイ（Ｄｉｅ）上には複数の同じタイプの素子モジュール（Ｍｏｄｕｌｅ）があり、必要に応じてウエハ上の全ての素子をテストする。一例として、テスト構造に対してウエハ受け入れテスト（Ｗａｆｅｒ  Ａｃｃｅｐｔａｎｃｅ  Ｔｅｓｔ  Ｍａｐｐｉｎｇ，ＷＡＴ）を行うことで、テストデータを取得する。実際に使用する際には、テスト構造の電気特性を取得することができる任意のテスト方法であればいずれも適用されるが、ここでは詳細に述べない。
【００２９】
ステップＳ２において、テストデータに基づいてモデルパラメータを抽出する。
【００３０】
具体的には、本実施例において、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ，汎用アナログ回路シミュレータ）に基づいてモデルパラメータを抽出する。ＳＰＩＣＥは重要な工業用回路分析プログラムである。特に、内部回路の自動シミュレーション及び検証等の設計問題を解決するために開発されたプログラムであり、回路の接続及び機能の完全性を検出するのに用いられ、回路の振る舞いを予測するのにも用いられる。ＳＰＩＣＥモデリングは半導体プロセスの製造技術と回路設計を結ぶ懸け橋であり、回路設計者に回路シミュレーションの素子レベルのモデルを提供する。現在、業界のほとんどがＢＳＩＭモデルを採用しており、ＳＰＩＣＥモデリングのエンジニアは素子理論及び経験に頼って、ＳＰＩＣＥシミュレーションプログラムに使用されるモデルパラメータを抽出する。
【００３１】
具体的には、モデルパラメータを取得する方法は、以下を含む。まず、テストデータ中の異常値を取り除く。一例として、本実施例においては、テストデータにおける最適な中央値を選択することで異常データを取り除く。実際に使用する際には、実際のニーズに基づいて、取り除く必要がある異常データを確定することができる。その後、テスト構造の電気特性を、以下に限定しないが、サイズ、温度又はバイアス電圧特性の変化傾向に応じてフィッティングすることによってモデルパラメータを取得する。一例として、モデリングＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃｓ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ，電子設計自動化）ツールのＢＳＩＭモデル（Ｂｅｒｋｅｌｅｙ  Ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ＩＧＦＥＴ  Ｍｏｄｅｌ，バークレー短チャネル絶縁ゲート型電界効果トランジスタモデル）によってモデルパラメータがフィッティングされる。
【００３２】
説明すべき点として、本実施例に限らず、モデルパラメータを抽出することができる任意のツールであればいずれも本発明に適用される。
【００３３】
ステップＳ３において、ソースドレイン電圧とドレイン電流の関係に基づいてモデルパラメータの物理的特性の合理性について検証を行う。検証が合格の場合はモデルファイルを作成してステップＳ４を実行し、検証が不合格の場合はステップＳ２に戻り、検証が合格するまでモデルパラメータを調整する。
【００３４】
具体的には、本実施例において、少なくとも２セットの異なるシミュレーション条件下でドレイン電流Ｉｄｓをそれぞれ取り込み、各ドレイン電流Ｉｄｓ間の値の差に基づいて物理的特性の合理性を検証する。一例として、第一期間内に、テスト構造のゲート（Ｇａｔｅ）、ドレイン（Ｄｒａｉｎ）、ソース（Ｓｏｕｒｃｅ）及び基板電極（Ｂｕｌｋ）に電圧をそれぞれ印加する。ゲート（Ｇａｔｅ）に印加する電圧はゼロから第一電圧まで徐々に増加し、ドレイン（Ｄｒａｉｎ）に印加する電圧は一定の第二電圧にして、ソース（Ｓｏｕｒｃｅ）に印加する電圧はゼロから第三電圧まで徐々に増加し、基板電極（Ｂｕｌｋ）に印加する電圧はゼロにして、テスト構造の第一ドレイン電流ｉ（ｍｍ１）を取り込む。第三電圧は第一電圧より少なくとも１桁小さい。続いて、第二期間内に、テスト構造のゲート（Ｇａｔｅ）、ドレイン（Ｄｒａｉｎ）、ソース（Ｓｏｕｒｃｅ）及び基板電極（Ｂｕｌｋ）に電圧をそれぞれ印加する。ゲート（Ｇａｔｅ）に印加する電圧はゼロから第一電圧まで徐々に増加し、ドレイン（Ｄｒａｉｎ）に印加する電圧は一定の第二電圧にして、ソース（Ｓｏｕｒｃｅ）及び基板電極（Ｂｕｌｋ）に印加する電圧はゼロにして、テスト構造の第二ドレイン電流ｉ（ｍｍ２）を取り込む。第一ドレイン電流ｉ（ｍｍ１）と第二ドレイン電流ｉ（ｍｍ２）との値の差が閾値を超える場合、検証は不合格と判定され、そうでない場合は、検証は合格と判定される。本発明の一つの実現方式として、第一電圧は４Ｖであり、第二電圧は４Ｖよりも小さく、第三電圧は１００ｍＶよりも小さく、第一期間及び第二期間の長さは１μｓである。実際に使用する際には、実際のテスト構造のパラメータに基づいて各電圧値及び時間の長さを設定することができるが、本実施例に限らず、第三電圧が十分に小さいことによりドレイン電流の変化を観察することができればよい。
【００３５】
より具体的には、図３から図５に示すように、実験（１）では、０〜１μｓの第一期間内において、テスト構造のゲート（Ｇａｔｅ）に０Ｖから４Ｖまで徐々に増加する電圧を印加し、ドレイン（Ｄｒａｉｎ）に一定電圧１．５Ｖを印加し（図３）、ソース（Ｓｏｕｒｃｅ）に０Ｖから６０ｍＶまで徐々に増加する電圧を印加し（図４）、基板電極（Ｂｕｌｋ）を接地し、出力されるドレイン電流Ｉｄｓを第一ドレイン電流ｉ（ｍｍ１）とする。実験（２）では、０〜１μｓの第二期間内において、テスト構造のゲート（Ｇａｔｅ）に０Ｖから４Ｖまで徐々に増加する電圧を印加し、ドレイン（Ｄｒａｉｎ）に一定電圧１．５Ｖを印加し（図３）、ソース（Ｓｏｕｒｃｅ）及び基板電極（Ｂｕｌｋ）を接地し、出力されるドレイン電流Ｉｄｓを第二ドレイン電流ｉ（ｍｍ２）とする。図５に示すように、フラッシュメモリ素子の消去（Ｅｒａｓｅ）状態下におけるモデルシミュレーション電流値は、ｉ（ｍｍ１）＝１１９μＡ及びｉ（ｍｍ２）＝３１．７μＡである。実験（２）におけるドレイン（Ｄｒａｉｎ）とソース（Ｓｏｕｒｃｅ）との差圧は１．５Ｖであり、実験（１）におけるドレイン（Ｄｒａｉｎ）とソース（Ｓｏｕｒｃｅ）との差圧は１．５Ｖから６０ｍＶを引いた１．５よりやや小さい値である。２つの実験方法はいずれも同一の素子（又は同一種の素子）を使用しているため、抵抗値は同じであり、オームの法則Ｉ＝Ｕ／Ｒによれば、理論値は、ｉ（ｍｍ１）がｉ（ｍｍ２）よりやや小さくなければならない。しかしながら、ｉ（ｍｍ１）＝１１９μＡはｉ（ｍｍ２）＝３１．７μＡよりもはるかに大きいという当該Ｆｌａｓｈ  ＳＰＩＣＥモデルのシミュレーション結果は理論値に一致しておらず、これにより当該モデルパラメータにエラーがあることがわかり、モデルパラメータを調整する必要がある。
【００３６】
具体的には、本実施例において、実験（１）と実験（２）は同一のテスト構造を用いて行われているため、第一期間と第二期間は重複しない。実際に使用する際には、本実施例に限らず、同一のウエハ上には同一サイズ、同一プロセス条件の複数のテスト構造が含まれているため、２つのテスト構造を選択して実験（１）と実験（２）を同時に行うことができる。
【００３７】
ステップＳ４において、モデルファイルについて品質保証検査を行う。検査が合格の場合はステップＳ５を実行し、検査が不合格の場合はステップＳ２に戻り、検査が合格するまでモデルパラメータを調整する。
【００３８】
具体的には、品質保証検査（Ｑｕａｌｉｔｙ  Ａｓｓｕｒａｎｃｅ，ＱＡ）を実行する。品質保証検査はモデルフィッティング方法及びモデルパラメータにエラーがあるか否かを検査できるツールであり、ＭＱＡソフトウエアを用いて実現できるがこれに限定されない。品質保証検査が合格の場合は次のモデリング工程を行う。不合格の場合はステップＳ２に戻り、具体的な問題に基づいてモデルパラメータの抽出を新たに調整する又はモデリング方法を調整する。その上で、品質保証検査が合格するまでステップＳ３及びステップＳ４を順次実行する。
【００３９】
ステップＳ５において、モデリングが完了する。
【００４０】
本発明は、ステップＳ３における物理的特性の合理性検証結果に基づいてモデルパラメータを直接調整することで調整ステップを大幅に簡略化し、検証に合格した後はモデルの合理性が大幅に高まり、品質保証検査の不合格率を低下させることができ、更には、研究開発の時間とコストを大幅に削減するため、大規模な産業応用に適している。
【００４１】
以上に述べたことをまとめれば、本発明はモデリング方法を提供し、当該モデリング方法は、ソース、ドレイン、ゲートを有するテスト構造を設計してテスト構造に対してテストを行い、テストデータを取得するステップＳ１と、テストデータに基づいてモデルパラメータを抽出するステップＳ２と、ソースドレイン電圧とドレイン電流の関係に基づいてモデルパラメータの物理的特性の合理性について検証を行い、検証が合格の場合はモデルファイルを作成してステップＳ４を実行し、検証が不合格の場合はステップＳ２に戻り、検証が合格するまでモデルパラメータを調整するステップＳ３と、モデルファイルについて品質保証検査を行い、検査が合格の場合はモデリングが完了し、検査が不合格の場合はステップＳ２に戻り、検査が合格するまでモデルパラメータを調整するステップＳ４とを含む。本発明のモデリング方法はモデルパラメータを抽出した後に物理的合理性の検証を行うことで、モデルパラメータにエラーがあるか否かを迅速にチェックし、モデルパラメータを速やか且つ効果的に調整することができる。従来のモデリング工程に比べてより効率的且つ正確に問題箇所を特定し、プロジェクトの進捗を大幅に早め、研究開発コストを抑えることができる。したがって、本発明は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。
【００４２】
上述の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変更することが可能である。したがって、当業者が本発明で開示する精神と技術思想を逸脱することなく完了するあらゆる等価の補足又は変更は、依然として本発明の特許請求の範囲に含まれる。
【符号の説明】
【００４３】
１            基板
２            トンネル酸化膜
３            浮遊ゲート
４            誘電酸化膜
５            制御ゲート
Ｓ１〜Ｓ５    ステップ
【要約】      （修正有）【課題】時間と労力がかかるために研究開発期間が長くなり、研究開発のコストが高くなる等の課題を解決するためのモデリング方法を提供する。【解決手段】モデリング方法は、ソース、ドレイン、ゲートを有するテスト構造を設計してテスト構造にテストを行い、テストデータを取得するステップＳ１と、テストデータに基づいてモデルパラメータを抽出するステップＳ２と、ソースドレイン電圧とドレイン電流の関係に基づいてモデルパラメータの物理的特性の合理性について検証を行い、検証が合格の場合はモデルファイルを作成してステップＳ４を実行し、検証が不合格の場合はステップＳ２に戻り、検証が合格するまでモデルパラメータを調整するステップＳ３と、モデルファイルについて品質保証検査を行い、検査が合格の場合はモデリングが完了し、検査が不合格の場合はステップＳ２に戻り、検査が合格するまでモデルパラメータを調整するステップＳ４とを含む。【選択図】図１【図１】
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【図２】
0006961117.tif 000003
【図３】
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【図４】
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【図５】
0006961117.tif 000006