(57)【特許請求の範囲】
【請求項１】
システム制御装置と、
複数のデバイスと、
異常バスと、
を備え、
前記複数のデバイスのうちの各デバイスが、単一の異常端子を含み、
前記異常バスが、前記システム制御装置と前記複数のデバイスとに結合された単線のみからなり、
前記異常バスが、前記複数のデバイスと前記システム制御装置との間における複数方向複数異常グループ通信を提供するように結合されており、
各前記デバイスが、新しいシステムまたはデバイス異常検出が報告される場合に、バス調停処理を使用して前記異常バスのオーナーシップを取得するものであり、
前記複数のデバイスのうちの各デバイスの前記単一の異常端子が、前記複数のデバイスと前記システム制御装置との間における前記複数方向複数異常グループ通信を提供するように、前記異常バスに結合されている、
異常通信システム。
【請求項２】
前記複数のデバイスのうちの各デバイスが、識別端子を含み、
前記識別端子が、前記複数のデバイスのうちの各デバイスの、それぞれの前記識別端子の各々の既定の識別状態を通して前記複数のデバイスのうちのそれぞれのデバイスの各々を一意的に識別するように結合されている、
請求項１に記載の異常通信システム。
【請求項３】
前記複数のデバイスのうちのそれぞれのデバイスの各々に対する前記既定の識別状態が、前記異常バス上の前記複数のデバイスのうちの前記それぞれのデバイスを識別するために各異常バス通信期間の開始時に送信されるように結合されている、
請求項２に記載の異常通信システム。
【請求項４】
各前記異常バス通信期間の開始時に識別される前記複数のデバイスのうちの前記それぞれのデバイスが、識別された後、前記異常バスを制御するように結合されている、
請求項３に記載の異常通信システム。
【請求項５】
前記複数のデバイスのうちの各デバイスの前記単一の異常端子が、前記異常バス上で前記複数のデバイスと前記システム制御装置との間において、複数ビットデジタル異常ワードとして、デバイスレベルおよびシステムレベルステータス、または、前記複数のデバイスのうちのそれぞれのデバイスの各々における異常情報を通信するように結合されている、
請求項１に記載の異常通信システム。
【請求項６】
異常通信システムにおける使用のためのハーフブリッジスイッチングモジュールであって、
前記ハーフブリッジスイッチングモジュールが、複数のハーフブリッジスイッチングモジュールのうちの１つであり、
前記複数のハーフブリッジスイッチングモジュールが、入力電圧に結合されており、システム制御装置に応答して負荷に対する所望の出力を生成し、
前記ハーフブリッジスイッチングモジュールが、
ロー側スイッチと、
前記ロー側スイッチを制御するように結合されたロー側制御回路と、
前記ロー側スイッチに結合されたハイ側スイッチと、
前記ハイ側スイッチを制御するように結合されたハイ側制御回路と、
単一の異常端子と、
を備え、
前記ロー側制御回路が、ロー側基準グランドを基準とし、
前記ハイ側制御回路が、前記ハーフブリッジスイッチングモジュールの浮遊ノードを基準とするように結合されており、
前記単一の異常端子が、前記複数のハーフブリッジスイッチングモジュールと前記システム制御装置との間における複数方向複数異常グループ通信を提供するように、前記システム制御装置に結合された単線のみからなる異常バスに結合されている、
異常通信システムにおける使用のためのハーフブリッジスイッチングモジュール。
【請求項７】
各異常バス通信の開始時に、前記異常バス上の前記ハーフブリッジスイッチングモジュールを一意的に識別するように既定の状態になるように結合された単一の識別端子をさらに備える、
請求項６に記載のハーフブリッジスイッチングモジュール。
【請求項８】
前記ハーフブリッジスイッチングモジュールが、各前記異常バス通信の開始時に識別された後、前記異常バスを制御するように結合されている、
請求項７に記載のハーフブリッジスイッチングモジュール。
【請求項９】
前記システム制御装置が、マイクロ制御装置、マイクロプロセッサ、またはデジタル信号プロセッサ制御装置のうちの１つである、
請求項６に記載のハーフブリッジスイッチングモジュール。
【請求項１０】
前記ハイ側スイッチと前記ロー側スイッチとの間に結合された中点端子をさらに備え、
前記中点端子が、ＡＣ多相負荷の１つの相に結合されている、
請求項６に記載のハーフブリッジスイッチングモジュール。
【請求項１１】
前記ＡＣ多相負荷が、多相モーターであり、
前記中点端子が、前記多相モーターのそれぞれの相端子に結合された、
請求項１０に記載のハーフブリッジスイッチングモジュール。
【請求項１２】
前記多相モーターが、ブラシレスＤＣモーターである、
請求項１１に記載のハーフブリッジスイッチングモジュール。
【請求項１３】
複数のハーフブリッジインバーターモジュールとともに使用するための異常通信システムであって、
異常通信システムが、
単線のみからなる異常バスと、
前記異常バスに結合されたシステム制御装置と、
を備え、
前記複数のハーフブリッジインバーターモジュールが、前記システム制御装置に応答して、ＡＣ負荷に結合され、
前記複数のハーフブリッジインバーターモジュールの各ハーフブリッジインバーターモジュールが、
単一の異常端子と、
スイッチングブロックと、
単一の識別端子と、
を備え、
前記単一の異常端子が、前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間における複数方向の複数異常グループ通信を提供するように、前記異常バスに結合されており、
前記スイッチングブロックが、ロー側スイッチに結合されたハイ側スイッチを含み、
前記ハイ側スイッチと前記ロー側スイッチとの間における中点端子が、多相負荷のそれぞれの相端子に結合されており、
前記単一の識別端子が、前記異常バス上の前記複数のハーフブリッジインバーターモジュールのうちのそれぞれのハーフブリッジインバーターモジュールを一意的に識別するように、前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールに対する既定の状態になるように構成されている、
複数のハーフブリッジインバーターモジュールとともに使用するための異常通信システム。
【請求項１４】
前記システム制御装置が、マイクロ制御装置である、
請求項１３に記載の異常通信システム。
【請求項１５】
前記複数のハーフブリッジインバーターモジュールが、多相モーターを駆動するように結合されている、
請求項１３に記載の異常通信システム。
【請求項１６】
前記多相モーターが、前記システム制御装置と前記複数のハーフブリッジインバーターモジュールとに応答して駆動されるように結合された三相モーター駆動器を備える、
請求項１５に記載の異常通信システム。
【請求項１７】
前記複数のハーフブリッジインバーターモジュールのうちの各ハーフブリッジインバーターモジュールの前記単一の異常端子が、前記異常バス上で前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間において、複数ビットデジタル異常ワードとして、デバイスレベルおよびシステムレベルステータス、または、異常情報を通信するように結合されている、
請求項１３に記載の異常通信システム。
【請求項１８】
前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールに対する前記既定の状態が、前記異常バス上の前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールを識別するために、各異常バス通信の開始時に送信されるように結合されている、
請求項１７に記載の異常通信システム。
【請求項１９】
各前記異常バス通信の開始時に識別された前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールが、識別された後、前記異常バスを制御するように結合されている、
請求項１８に記載の異常通信システム。
【請求項２０】
前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間における前記複数異常グループ通信が、前記ハイ側スイッチまたは前記ロー側スイッチにおける、シャットダウンおよび過電流異常警告、過電圧異常警告、複数レベル不足電圧異常警告、および／または、デバイスまたはシステムレベル高温異常警告のうちの１つを含む、
請求項１３に記載の異常通信システム。
【請求項２１】
前記複数異常グループ通信が、前記システム制御装置における、制御パラメータの変更、ラッチ、またはシャットダウンをもたらすように、複数ビットを含んで異常を通信するデジタル異常ワードを符号化することにより、前記異常バスを介して報告されるように結合されている、
請求項２０に記載の異常通信システム。
【請求項２２】
前記システム制御装置が、ステータス要求更新を相互に通信するように、または、前記異常バスを通してアンラッチコマンドを送信するように結合されている、
請求項２０に記載の異常通信システム。
【請求項２３】
前記複数のハーフブリッジインバーターモジュールにより検出されるデバイスレベルまたはシステムレベル異常が、前記異常バスを介して報告される異常グループに分類され、１つの異常グループが、同時に発生しない異常を含む、
請求項２０に記載の異常通信システム。
【請求項２４】
前記デジタル異常ワードが、前記デジタル異常ワードを二進値に符号化するパルス幅変調（ＰＷＭ）された論理レベルパルスを含む、
請求項２１に記載の異常通信システム。
【請求項２５】
論理ハイパルスの短い持続期間と長い持続期間とが、二進値の前記デジタル異常ワードにおける論理０（ゼロ）と論理１（いち）との間を差別化し得る、
請求項２４に記載の異常通信システム。
【請求項２６】
前記デジタル異常ワードが、７ビットデジタル異常ワードを含む、
請求項２１に記載の異常通信システム。
【請求項２７】
複数の相入力端子を含む多相モーターと、
単線のみからなる異常バスと、
前記異常バスに結合されたシステム制御装置と、
高電圧バスと、
前記高電圧バスと前記異常バスとに結合された複数のハーフブリッジインバーターモジュールと、
を備え、
前記複数のハーフブリッジインバーターモジュールのうちの各ハーフブリッジインバーターモジュールが、
単一の異常端子と、
スイッチングブロックと、
ハイ側制御ブロックと、
ロー側制御および通信ブロックと、
単一の識別端子と、
を備え、
前記単一の異常端子が、前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間における複数方向の複数異常グループ通信を提供するように前記異常バスに結合されており、
前記スイッチングブロックが、前記高電圧バスに結合されており、
前記スイッチングブロックが、ロー側スイッチに結合されたハイ側スイッチを含み、
前記ハイ側スイッチと前記ロー側スイッチとの間における中点端子が、前記多相モーターの前記複数の相入力端子のうちのそれぞれの相入力端子に結合されており、
前記ハイ側制御ブロックが、前記システム制御装置からのハイ側ゲーティング信号に応答して、前記ハイ側スイッチを駆動するように結合されており、
前記ロー側制御および通信ブロックが、システムマイクロ制御装置からのロー側ゲーティング信号に応答して、前記ロー側スイッチを駆動するように結合されており、
前記単一の識別端子が、前記異常バス上の前記複数のハーフブリッジインバーターモジュールのうちのそれぞれのハーフブリッジインバーターモジュールを一意的に識別するように、前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールに対する既定の状態になるように構成されている、
多相モーター駆動システム。
【請求項２８】
前記多相モーターが、前記システム制御装置と前記複数のハーフブリッジインバーターモジュールとに応答して駆動されるように結合された三相モーター駆動器を備える、
請求項２７に記載の多相モーター駆動システム。
【請求項２９】
前記複数のハーフブリッジインバーターモジュールのうちの各ハーフブリッジインバーターモジュールの前記単一の異常端子が、前記異常バス上で、前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間において、複数ビットデジタル異常ワードとして、デバイスレベルおよびシステムレベル異常情報を通信するように結合されている、
請求項２７に記載の多相モーター駆動システム。
【請求項３０】
前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールに対する前記既定の状態が、前記異常バス上の前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールを識別するために各異常バス通信の開始時に送信されるように結合された、
請求項２９に記載の多相モーター駆動システム。
【請求項３１】
各前記異常バス通信の開始時に識別された前記複数のハーフブリッジインバーターモジュールのうちの前記それぞれのハーフブリッジインバーターモジュールが、識別された後、前記異常バスを制御するように結合されている、
請求項３０に記載の多相モーター駆動システム。
【請求項３２】
前記複数のハーフブリッジインバーターモジュールと前記システム制御装置との間における前記複数異常グループ通信が、前記ハイ側スイッチまたは前記ロー側スイッチにおける、シャットダウンおよび過電流異常警告、過電圧異常警告、複数レベル不足電圧異常警告、および／または、デバイスまたはシステムレベル高温異常警告のうちの１つを含む、
請求項２７に記載の多相モーター駆動システム。
【請求項３３】
前記複数異常グループ通信が、前記システム制御装置における、制御パラメータの変更、ラッチ、またはシャットダウンをもたらすように、複数ビットデジタル異常ワードを符号化することにより、前記異常バスを介して報告されるように結合されている、
請求項３２に記載の多相モーター駆動システム。
【請求項３４】
前記システム制御装置が、ステータス要求更新を相互に通信するように、または、前記異常バスを通してアンラッチコマンドを送信するように結合されている、
請求項３２に記載の多相モーター駆動システム。
【請求項３５】
前記複数のハーフブリッジインバーターモジュールにより検出されるデバイスレベルまたはシステムレベル異常が、前記異常バスを介して報告される異常グループに分類され、１つの異常グループが、同時に発生しない異常を含み得る、
請求項３２に記載の多相モーター駆動システム。
【請求項３６】
前記複数ビットデジタル異常ワードが、前記複数ビットデジタル異常ワードを二進値に符号化するパルス幅変調（ＰＷＭ）された論理レベルパルスを含む、
請求項３３に記載の多相モーター駆動システム。
【請求項３７】
前記複数ビットデジタル異常ワードにおいて、短いローパルスの前の比較的短い論理ハイパルスが、論理ゼロを示し、短い論理ローパルスの前の比較的長い論理ハイパルスが、論理１を示す、
請求項３６に記載の多相モーター駆動システム。
【請求項３８】
前記複数ビットデジタル異常ワードが、７ビットデジタル異常ワードを含む、
請求項２９に記載の多相モーター駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、複数のスイッチングモジュール間における異常通信システムの方法および実装、および、単線バスを通した複数グループ異常管理のためのシステム制御装置に関する。より具体的には、本発明は、２相または３相ブラシレスＤＣ（ＢＬＤＣ：ｂｒｕｓｈｌｅｓｓ  ＤＣ）または同期モーター駆動器において使用され得るハーフブリッジインバーターモジュールにおけるこのような異常通信システムの実装に関する。
【背景技術】
【０００２】
家庭用および産業用電化製品、例えば、通気ファン、冷却システム、冷却器、食器洗い機、洗濯／乾燥機、および多くの他の白物家電／品は、典型的には、電源から機械的負荷までエネルギーを伝達する電動モーターを使用する。電動モーターを駆動するための電気エネルギーは、電源から（例えば、ＡＣ低周波電源から）電気エネルギーを取り出す駆動システムを通して提供される。電源から受信された電気エネルギーは、電力コンバーターを通して処理され、所望の機械出力を達成するためにモーターに供給される所望の形態の電気エネルギーに変換される。モーターの所望の機械出力は、例えば、モーターの速度、トルク、またはモーターシャフトの位置であり得る。
【０００３】
モーターおよびモーターに関係した回路、例えば、モーター駆動器は、ネットワーク負荷の大部分に相当する。モーター駆動器の機能、効率、寸法、および価格は、これらの製品のサプライヤーが考慮する困難で競争力に関わる因子である。モーター駆動器における電力コンバーターの機能は、モーターシャフトにおける所望の機械出力負荷の動き（例えば、スピン／力）のための入力電気信号、例えば、電圧、電流、周波数、および位相をモーターに提供することを含む。一例における電力コンバーターは、ＤＣ入力を、所望の電圧、電流、周波数、および位相のＡＣ出力に伝達するインバーターであり得る。電力コンバーターの制御装置は、センサーブロックから受信された信号に応答してエネルギーの流れを調節する。モーターまたは電力コンバーターからの低出力の検出された信号は、実際の値を所望の値と比較することにより、閉ループシステムにおいて制御装置に送信される。制御装置は、対象出力を維持するように、実際の値を所望の値と比較して、出力を調節する。
【０００４】
それらのより高い信頼性および効率の点から知られたブラシレスＤＣ（ＢＬＤＣ）モーターは、市場において一般的な選択肢となりつつあり、ブラシ付きＤＣおよびＡＣモーターを置換している。それらは、家庭用電化製品、例えば、冷却器、空調機、真空掃除機、洗濯機／乾燥機、および、他の白物品、および、電力式工具、例えば、電動ドリルまたは他の電動工具において広く使用されている。ＢＬＤＣモーターは、典型的には、ハーフブリッジスイッチャーモジュールの組み合わせとしてインバーターステージを含む電力コンバーターを必要とする。ハーフブリッジスイッチャーモジュールは、集積回路の内部に電力スイッチおよび制御ブロックを含み得、このことが、より小寸法でより高効率な小型構造を提供する。
【発明の概要】
【０００５】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照符号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００６】
【図１Ａ】本発明の教示による、高電圧バスに個々に結合された、および、単一のシステム制御装置により制御される３つのハーフブリッジインバーターモジュールの例示的なシステムレベルブロックの全体図を示す。
【図１Ｂ】本発明の教示による、ハーフブリッジインバーターモジュールの内部におけるスイッチングデバイスおよび制御ブロックのさらなる詳細と、関係する信号とを示す例を示す。
【図２】本発明の教示による、異常通信バスを通した通信の例示的な工程を示すフロー図を示す。
【図３】本発明の教示による、クロックパルスの例示的なタイミング図と、７ビット異常ワードを示す例示的なビットストリームとを示す。
【発明を実施するための形態】
【０００７】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれること、および、一定の縮尺で描かれるとは限らないことを理解する。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれない。
【０００８】
以下の説明では、説明される実施形態を十分に理解させるために、例えば、デバイスの種類、電圧、コンポーネント値、回路構成など、特定の詳細事項が記載される。しかし、当業者は、これらの特定の詳細事項が説明される実施形態を実施するために必要ではない場合があり得ることを理解する。説明される実施形態を理解しにくくならないように、よく知られた回路構造および要素が詳細には説明されないか、または、ブロック図の形態で示されることがさらに理解される。
【０００９】
本明細書中での、「一実施形態」、「実施形態」、「一例」、または「例」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用される「一実施形態において」、「実施形態において」、「一例」、または「例」といった表現は、すべてが同じ実施形態または例に関係するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切なコンポーネントに含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることが理解される。
【００１０】
本出願の場合において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例示として、一実施形態において、高電圧トランジスタは、Ｎチャネル金属−酸化物−半導体電界効果トランジスタ（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、第１の端子であるドレインと第２の端子であるソースとの間において高電圧がサポートされる。高電圧ＭＯＳＦＥＴは、負荷に提供されるエネルギーを調節するために、集積型制御装置回路により駆動される電力スイッチを備える。本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。
【００１１】
ＢＬＤＣモーターは、家庭用電化製品および電力式工具において益々一般的になりつつある。ＢＬＤＣモーターが益々一般的になりつつある主な理由のうちのいくつかは、ブラシ付きまたはユニバーサルモーターと比較した、ＢＬＤＣモーターのより高い効率および信頼性、および、より少ない可聴ノイズによる。ＢＬＤＣモーターは、典型的には、ハーフブリッジスイッチャー構成を通して２相または３相インバーターを使用して駆動される。高電圧（ＨＶ：Ｈｉｇｈ  ｖｏｌｔａｇｅ）ＢＬＤＣモーターは、それらの低電圧（ＬＶ：ｌｏｗ  ｖｏｌｔａｇｅ）のものと比較して、より良好な効率、および、より低いコストを提示する。オフラインモーター駆動器は、典型的には、整流されたＡＣ配電線（例えば、３２５Ｖｄｃバス）により、または、力率補正（ＰＦＣ：ｐｏｗｅｒ  ｆａｃｔｏｒ  ｃｏｒｒｅｃｔｉｏｎ）ステージ出力（例えば、３９５Ｖｄｃバス）により動作する。
【００１２】
ハーフブリッジスイッチング構成をもつインバーターは、モーター駆動器とともに一般的に使用される。フルブリッジスイッチング構成を実装する代わりに、１つの単一のパッケージ（例えば、モジュール）の内部にロー側制御ブロックとハイ側制御ブロックとを含むハーフブリッジスイッチング回路を使用することは、より高いレイアウトの柔軟性、および、各モジュールに対するより簡略化された温度管理を提供する多相インバーター、例えば、２相および３相インバーターのサポートを可能にする。モーター駆動器インバーターのためのモジュール式ハーフブリッジ回路構造の使用は、様々な理由によりシステム全体のコストを減らし得る。
【００１３】
例えば、ＨＶ  ＪＦＥＴを使用することにより、または、スイッチャーにおけるタップ端子を通して、ハーフブリッジモジュールは、追加的な補助電源を必要とせずに完全に自己給電により動作し得る。加えて、２相または３相インバーター構成などの多相インバーターとして結合されたハーフブリッジモジュールは、ＨＶバス検出および遠隔熱検出などの保護機能を統合する単一のシステム制御装置（μＣ）を使用して動作し得る。さらに、モーターを制御するための、および過電流異常保護のための電流検出も、（例えば、検出ＦＥＴを通して）ハーフブリッジスイッチング回路構造に統合され得、このことが、高価な外部分流抵抗器および関係する回路を不要とする。
【００１４】
後述のように、本発明の教示により、ハーフブリッジインバーターモジュールにおける単線異常通信バスを通して複数グループ異常／エラー信号を伝達するために、有効な工程および実施態様が開示される。市場におけるほとんどのデバイスは、通信バスを使用しないか、または、２つの線を必要とするスタンダードＩ２Ｃバスを使用し得る。単線インターフェースが、本発明の教示による複数グループ型異常検出工程と組み合わされて、本明細書に開示される。
【００１５】
示されるように、本発明の教示による例は、システム制御装置（μＣ）とのシステムインターフェースにおけるより少ないピン数の使用を提供する。より多くのデバイスがバスに結合されるほとんどの用途においてＩ２Ｃのために必要とされる専用アドレスをライセンス供与する必要なく、ロバストなバス調停が提供される。様々な例において、各デバイスは、新しいシステムまたはデバイス異常検出が報告された場合に、バスのオーナーシップを取得してマスターとなり得る。典型的には、Ｉ２Ｃバスシステムは、固定の単一のマスターと複数のスレーブが存在するアーキテクチャを可能にするのみである。その結果、一例において、制御されるハーフブリッジインバーター（例えば、スイッチャー）は、従って、マスターにより最初に尋ねられるまで、スレーブにおける異常を報告することができず、このことは、遅延に起因した安全性のリスクをもたらし得る。
【００１６】
様々な例において、複数グループ異常デジタルワードが使用され得、このことが、本発明の教示による、同時に複数の異常を報告することを可能にする。比較すると、特定の異常の各々を表す、例えば、２０％、４０％、６０％または８０％のＰＷＭ信号を使用する交互の単純なＰＷＭ報告スキームは、複数の（例えば３つの）ＨＢモジュールのＰＷＭ異常出力を、システム制御装置の複数の（例えば、３つの）入力端子に伝達するために複雑なキューイングシステムを必要とするので、バスにより伝えられることができない。様々な例において、複数グループ異常デジタルワードの長さは、必要に応じて簡単に調節され得る。
【００１７】
様々な例において、単線バス通信は、異常通信バス上の他のデバイスに対して複数方向性であり得るのに対し、典型的な単純なＰＷＭタイプの異常通信では、一方向信号のみが許容される。従って、システムμＣは、さらに、バス上で、ステータス更新クエリまたは異常ラッチリセットなどのコマンドを送信する機能をもつ。加えて、異常は、本発明の教示により、制御されるスイッチャーデバイスからシステム制御装置（μＣ）に報告され得る。
【００１８】
以下の説明は、本開示の実施形態に基づく異常通信バスおよびシステム／デバイス異常通信について詳細に説明する。本開示の例示的な図および説明において、特に、多相モーター駆動器の負荷例（一例において、ＢＬＤＣモーター）を使用した、ハーフブリッジインバーターモジュールにおける単線バス複数グループ異常通信の用途に焦点が当てられる場合であっても、単線バス複数グループ異常通信システムの実施形態は、任意のマルチスイッチングモジュールまたはシステム制御装置により制御される他のマルチデバイスとともに使用され得、マルチデバイス／スイッチングモジュールは、それらの異常端子により、単線異常通信バスを介して／を通してシステム制御装置にカップリングされることが当業者により理解される。スイッチングモジュールのためのシステム制御装置は、様々なマイクロ制御装置、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）制御装置など内にあり得ることがさらに理解される。
【００１９】
ハーフブリッジインバーター（例えば、モーター駆動装置）における、起こり得るシステムレベルおよびデバイスレベル異常は、それらの危険性、機能に対する影響、および必要な応答時間に基づいてグループ化され、および優先順位付けされ得る。一実施形態において、ハイ側駆動装置を通して検出された任意の異常は、ロー側スイッチがオンに切り替わるとき、各スイッチングサイクルにおいてロー側駆動装置に通信される。ロー側駆動装置は、異常ピンに結合されており、一例において７ビット異常ワードである既定の複数ビットワードを通して、システム制御装置（μＣ）を使用して異常通信バスを通して異常またはステータス信号を通信する。説明を目的として、本開示において７ビット異常ワードを使用して例が説明される場合であっても、それは、限定するとみなされてはならず、本発明の教示による他の長さの異常またはステータスワードビットストリームも使用され得ることが理解されることに留意されたい。
【００２０】
本発明の教示による、システム制御装置およびハーフブリッジモジュールなどの、バス上のデバイス間の複数方向通信を提供することに異常通信バスが使用され得る他の状況が存在することがさらに理解される。例えば、電源投入中、始動ステップが完了して、異常が発生していない場合、電源投入の成功を示す通信信号が、定常動作のための準備完了を示すために、異常通信バスを通してシステムμＣに送信され得る。加えて、例えば、ラッチ熱シャットダウンが発生した後など、任意の時点で再始動が必要とされる場合、システム制御装置は、異常通信バスを通して異常ラッチリセットコマンドを送信し得る。異常通信バスが一例において、プルアップ抵抗器を通して電源電圧までプルアップされ得る開ドレイン構成を含み得ることがさらに理解される。
【００２１】
図１Ａは、本発明の教示による、例えば、２相または３相モーターなどの多相モーターを駆動するために、ＨＶバスに個別に結合された、および、単一のシステム制御装置により制御される３つのハーフブリッジインバーターモジュールを含む多相モーター駆動システムのシステムレベルブロックの一例を示す。示されるように、複数方向複数異常グループ通信は、本発明の教示により、異常通信バス上のデバイス間で、例えば、単線異常通信バスを通してハーフブリッジインバーターモジュールからシステム制御装置に、および、システム制御装置からハーフブリッジインバーターモジュールに通信され得る。例えば、様々な例において、ハーフブリッジインバーターモジュールとシステム制御装置との間の複数異常グループ通信は、１つのグループのもとに、同時に発生することができないそれらの異常を分類し得る。これらの異常は、さらに、１つのグループとして一緒に報告され得る。例えば、異常、すなわち、ハイ側スイッチまたはロー側スイッチにおけるシャットダウンおよび過電流警告、過電圧警告、複数レベル不足電圧警告、および／または、デバイスまたはシステムレベル高温警告は、以下の表１に示されるようにＡ、Ｂ、Ｃ、およびＤという４つのグループに基づいて分類され得る。これらの異常警告は、単線異常通信バスを介してシステム制御装置に伝達するために、複数ビット異常ワードを通して符号化することにより報告されるように結合されており、システム制御装置は、（制御パラメータの変更、動作をラッチすること、またはシャットダウンにより）システムを保護するために、システム制御装置（例えば、マイクロ制御装置）からのコマンドを結果的にもたらし得る。加えて、システム制御装置は、本発明の教示により、さらに、ステータス要求更新を相互に通信するか、または、異常バスを通してアンラッチコマンドを送信し得る。
【００２２】
示されるように、ハーフブリッジモジュール１  １１０のシステム監視端子ＳＭ１  １１１、ハーフブリッジモジュール２  １２０のＳＭ２  １２１、および、ハーフブリッジモジュール３  １３０のＳＭ３  １３１は、各々が、それぞれ、抵抗器ＲＨＶ１  １０６、ＲＨＶ２  １０７、およびＲＨＶ３  １０８を通して個々にＨＶバス１０４に結合されている。各ハーフブリッジモジュールにおいて、スイッチングブロック１１５、１２５、および１３５からのハーフブリッジ中点端子ＨＢ１  １１６、ＨＢ２  １２６、およびＨＢ３  １３６は、それぞれ、多相モーター１９０の三相端子Ａ１９１、Ｂ１９２、およびＣ１９３に結合されている。一例において、モーター１９０は、例えば、電化製品、電力式工具などに含まれ得るブラシレス三相ＤＣモーターである。図示された例において、端子ＢＰＨ１  １１８、ＢＰＨ２  １２８、およびＢＰＨ３  １３８は、それぞれ、ハーフブリッジモジュール１１０、１２０、および１３０のハイ側制御装置に対する電源端子である。同様に、ＢＰＬ１  １１７、ＢＰＬ２  １２７、およびＢＰＬ３  １３７は、それぞれ、ハーフブリッジモジュール１１０、１２０、および１３０のロー側制御装置に対する電源端子である。
【００２３】
ハーフブリッジモジュール１  １１０、ハーフブリッジモジュール２  １２０、およびハーフブリッジモジュール３  １３０は、各々が、それぞれ、異常通信バス上のそれぞれのハーフブリッジモジュールを一意的に識別する固有の既定のアドレスをとるように構成された単一の識別端子ＩＤ１  １１４、ＩＤ２  １２４、またはＩＤ３  １３４を含む。従って、様々な例において、各ハーフブリッジモジュールから伝達されたステータス更新は、従って、それぞれのハーフブリッジモジュールを一意的に識別するように区別され得、および、特定のハーフブリッジモジュールの各々から報告される異常信号に相応にシステム制御装置が応答することを可能にする。例えば、一例において、３つのハーフブリッジモジュールが存在し、ハーフブリッジモジュールの単一の識別端子の各々は、３状態端子であり得、グランド端子１０１（例えば、ＩＤ３  １３４に対して示されるような「ロー」論理状態）とロー側電源端子ＢＰＬ１  １１７（例えば、ＩＤ１  １１４示されるような「ハイ」論理状態）とのうちの既定の１つに一意的に結合されるか、または、浮遊状態（例えば、ＩＤ２  １２４に示されるような「高インピーダンス」状態）に留められ得る。
【００２４】
図示された例に示されるように、各ハーフブリッジモジュールをシステム制御装置１５０に結合するハーフブリッジモジュール１  １１０に対する制御信号１１３、ハーフブリッジモジュール２  １２０に対する制御信号１２３、およびハーフブリッジモジュール３  １３０に対する制御信号１３３のグループが存在する。一例において。ハーフブリッジモジュール１  １１０の端子Ｆａｕｌｔ１  １１２からの異常信号、ハーフブリッジモジュール２  １２０の端子Ｆａｕｌｔ２  １２２からの異常信号、およびハーフブリッジモジュール３  １３０の端子Ｆａｕｌｔ３  １３２からの異常信号は、各々が、システム制御装置１５０にも結合された単線異常通信バス１４０に結合されている。一例において開コレクタ構成である異常通信バス１４０が、プルアップ抵抗器Ｒｕｐ１４６を通して電源電圧Ｖｕｐ１４８に結合されている。一例において、正常な定常状態にある異常通信バス１４０は、本発明の教示により、電源電圧Ｖｕｐ１４８にプルアップされ、任意の異常状態中に、デジタル複数ビット異常ワードを通した異常の種類の検出のためにプルダウンされ得る。
【００２５】
図１Ｂは、ハーフブリッジモジュール（すなわち、ハーフブリッジモジュール１  １１０）のうちの１つに含まれる例示的な制御ブロックおよびそれらの信号のさらなる詳細を提供する図である。他のハーフブリッジモジュール（すなわち、ハーフブリッジモジュール２  １２０およびハーフブリッジモジュール３  １３０）の詳細は、存在するが、本発明の教示が理解しにくくならないように詳細に示されないことが理解される。加えて、３相モーター１９０に対する３つのハーフブリッジモジュールの結合の詳細は、図１Ａに示されるとおりであるので、図１Ｂでは簡略化されている。３つのハーフブリッジモジュールの各々からのＦａｕｌｔ端子（異常端子）は、単線システムレベル異常通信バス１４０を通してシステム制御装置１５０に結合されている。
【００２６】
ハーフブリッジモジュール１  １１０において、ハーフブリッジスイッチングは、直列結合されたハイ側ＭＯＳＦＥＴスイッチＱ１２  １８０とロー側ＭＯＳＦＥＴスイッチＱ１１  １７０とを含む。ハイ側Ｄｒａｉｎ−Ｈ１０５は、ＨＶバス１０４に結合されている。およびロー側Ｓｏｕｒｃｅ−Ｌ１０２は、システムグランド１０１に結合されている。ハーフブリッジ中点１０３は、端子ＨＢ１  １１６を通してモーターＭ１９０の相Ａ１９１に結合されている。一例において、スイッチＱ１１  １７０およびスイッチＱ１２  １８０はそれぞれ、検出ＦＥＴ端子１７１および１８１を通した電流検出を含み得る。
【００２７】
ＭＯＳＦＥＴスイッチＱ１１  １７０は、ゲート駆動装置１７２に結合されており、ロー側ＬＳ制御および通信ブロック１７３からゲーティング信号を受信する。ＭＯＳＦＥＴスイッチＱ１２  １８０は、ゲート駆動装置１８２に結合されており、ハイ側ＨＳ制御ブロック１８３からゲーティング信号を受信する。論理レベルゲーティング信号は、ＨＳ制御１８３とＬＳ制御および通信ブロック１７３との間の通信リンク１７５を通して通信／伝達されるＬＳ制御１７３における、またはＨＳ制御１８３における検出された信号に応答して、システム制御装置１５０の内部で生成される。一例において、ロー側論理レベルゲーティング信号ＩＮＬ１  １５３、および、ハイ側論理レベルゲーティング信号ＩＮＨ１  １５４は、ＬＳ制御および通信ブロック１７３からの、受信された検出された電流Ｉｓｎｓ１  １５２に応答して、システム制御装置１５０において計算される。ＬＳスイッチＱ１１  １７０を制御するロー側論理レベルゲーティング信号ＩＮＬ１  １５３は、ＬＳ制御および通信ブロック１７３において処理され、ＨＳスイッチＱ１２  １８０を制御するハイ側論理レベルゲーティング信号ＩＮＨ１  １５４は、通信リンク１７５を通してＨＳ制御１８３に通信されて、ハイ側スイッチＱ１２  １８０のためのゲーティング／制御信号を生成する。
【００２８】
一例において、ロー側スイッチＱ１１  １７０およびハイ側スイッチＱ１２  １８０の最大電流（すなわち、電流制限値）は、それぞれ、端子ＸＬ１  １７８およびＸＨ１  １８５に結合された外部抵抗ＲＸＬ１７７およびＲＸＨ１８６により設定される。電流制限抵抗器ＲＸＬ１７７は、システムグランドを基準とし、電流制限抵抗器ＲＸＨ１８６は、ハーフブリッジ中点１０３を基準とし、ハーフブリッジ中点１０３は、端子ＨＢ１  １１６に結合されており、ＨＳ制御のための戻り基準である。
【００２９】
（例えば、検出ＦＥＴを通した）ＬＳスイッチの瞬間的な検出された電流は、ＬＳ制御および通信ブロック１７３において処理される端子Ｉｓｎｓ１  １５２における単一ピン電流源１５１として示される検出された電流信号を提供する。抵抗器ＲＩｓｎｓ１５６に流れる電流信号Ｉｓｎｓ１  １５２は、ＬＳスイッチにおいて検出／監視された電流を表すシステム制御装置１５０に対する電圧信号を生成する。一実施形態において、ＨＳスイッチにおける任意の過電流異常が、ＬＳスイッチがオンに切り替えられる次のスイッチングサイクル中にのみ、通信リンク１７５を通してＬＳ制御および通信ブロック１７３に報告される。ハイ側およびロー側過電流異常が同時に発生することができない場合であっても、それらは、同時に報告され得ることが理解される。従って、本発明の教示によると、各スイッチングモジュールにおける単一の端子Ｉｓｎｓ１  １５２のみが、ＨＳスイッチおよびＬＳスイッチにおけるスイッチング電流事象の両方をシステム制御装置に報告するのに十分である。
【００３０】
一例においてＬＳ制御ブロックおよびＨＳ制御ブロックは、電流源１７４および１８４を通して、および、一例において（例えばタップ端子から）Ｄｒａｉｎ−Ｈ１０５に結合されたハイ側ドレインを通して、例えば始動中などに、自己給電され得る。通常動作中、ＬＳ制御および通信ブロック１７３およびＨＳ制御１８３の内部電源は、それぞれ、端子ＢＰＬ１  １１７およびＢＰＨ１  １１８を通して提供される。ハイ側電源端子ＢＰＨ１  １１８は、ブートストラップコンデンサＣＢＰＨ１８８を通してハーフブリッジ点ＨＢ１  １１６を基準とする。
【００３１】
上述のように、各ハーフブリッジモジュールは、ロー側電源端子までハイに引き上げられた、または、システムグランド１０１までローに引き下げられた、ＩＤ端子により、または、それを浮遊状態のままとすることにより識別される。例えば、図１Ｂにおいて、モジュールハーフブリッジ−１  １１０の識別端子ＩＤ１  １１４は、キャパシタンスＣＢＰＬ１５７を通してシステムグランド１０１に容量的に結合されたロー側電源端子ＢＰＬ１  １１７に対する結合を使用してプルアップされる。ハーフブリッジモジュール１１０のロー側ソースＳｏｕｒｃｅ−Ｌ１０２および信号グランドＳＧｎｄ１７９は、システムグランド１０１にさらに結合されている。
【００３２】
図２は、（１）システムが上首尾の電源投入／始動の後にミッションモード通信に対して準備完了状態であるとき、（２）異常ステータスレジスタ変更通信が始動されたとき、および、（３）システム制御装置がステータス更新クエリまたは異常ラッチリセットを始動させられたとき、という３つの理由のうちの１つにより開始され得る、本発明の教示による異常通信バスを通した通信工程の一例を示すフロー図を描いたものである。
【００３３】
示されるように、図２のフロー図は、検出する工程、および、各ハーフブリッジモジュールから単線異常通信バス１４０を通したシステム制御装置１５０への報告された異常またはステータス報告に応答する工程を説明する。始動工程ブロック０  ２０１の後、ハーフブリッジモジュールのデバイスＩＤ特定のための信号が検出される。工程ブロック１  ２０５において出力「Ｎｏ」２０６は、時間インターバルｔＩＤ（図３における３１２）中、バス調停中、ＩＤ端子の検出（例えば、ロー／ハイ／浮遊）に応じて、デバイスＩＤが特定されるまで、この工程を係属状態に維持する。これは、システム制御装置が３つの異なるハーフブリッジモジュール同士を区別することを可能にする。
【００３４】
デバイスＩＤが特定され、かつ、工程ブロック１  ２０５からの出力が「Ｙｅｓ」２０８になるとすぐに、工程が、条件工程ブロック２  ２１０に進む。条件工程ブロック２１０において、異常通信バス電圧ＶＦａｕｌｔが所定の期間ｔｓｓにわたって異常通信バス高閾値ＶＦＡＨより高く留まっていない場合、条件工程ブロック２１０からの出力「Ｎｏ」２１１がループを待機状態に維持する。デバイスは、少なくとも時間インターバルｔｓｓにわたって、バスがアイドル状態（ＶＦａｕｌｔ＞ＶＦＡＨ）であった後、ステータス更新を通信しようと試みるのみである。これは、さらに、他のデバイス（例えば、より短いｔＩＤをともなう）がバス上で通信することを可能にする。ｔｓｓより長い期間にわたってＶＦａｕｌｔ＞ＶＦＡＨである場合、条件工程ブロック２１０からの出力「Ｙｅｓ」２１３が、工程ブロック３  ２１５に進み、異常ピン電圧がｔ１Ｄの期間にわたって異常電圧の低閾値未満に留まっている間に（ＶＦａｕｌｔ＜ＶＦＡＬ）、ｔＩＤの持続期間をもつプルダウン期間の形態でデバイスＩＤを送信する（例えば出力２１７）。
【００３５】
次に、工程ブロック４  ２２０において異常ピンが解放される。リンク２２２により、工程ブロック４  ２２０が、ＶＦａｕｌｔ＞ＶＦＡＨか否かを再度確認する別の条件工程ブロック５  ２２５に進む。異常ピン電圧が、依然として、異常電圧ＶＦＡＨの高閾値未満である場合、条件工程ブロック５  ２２５からの出力「Ｎｏ」２２６が、条件工程ブロック２  ２１０に戻るように進んで、デバイスＩＤが完全に検出されること、および、他のデバイス（例えば、より長いｔＩＤをともなう）が同時に通信を開始していないことを確実にする。この場合、より短いＩＤ期間ｔＩＤをともなうデバイスは待ってから、後の時点で通信を再始動する必要がある（ブロック２、２１０に戻るようにジャンプする）。デバイスＩＤが完全に検出され、かつ、ＶＦａｕｌｔ＞ＶＦＡＨ（すなわち、条件工程ブロック５からの出力「Ｙｅｓ」２２８  ２２５）である場合、工程ブロック６  ２３０において、異常レジスタが、７ビットワードの送信レジスタにロードされ、次に、リンク２３２が、工程ブロック７  ２３５に進む。工程ブロック７  ２３５は、７ビット異常ワードがレジスタに送信されることを示し、次に、リンク２３７は、次に、工程ブロック８  ２４０においてパリティビットが送信されることを示す。リンク２４２は、工程ブロック９  ２４５において、「終了」信号が送信されることを示し、これは、図３に示されるように、期間ｔＬＯにより示される。
【００３６】
異常ワード全体を送信した後、リンク２４７は、工程ブロック１０  ２５０に続き、工程ブロック１０  ２５０において、異常ピンが解放され、期間ｔｉｄｌｅにわたってアイドル状態にされ、期間ｔｉｄｌｅは、一例において、約２×ｔｓｓであり得る。ライン２５２は、工程ブロック１１  ２５５に続き、工程ブロック１１  ２５５において、ミッションモードが、異常ステータスおよび異常通信を監督することを開始する。リンク２５７は、条件工程ブロック１２  ２６０に続き、異常ステータス変更が存在するか否かを確認する。異常における何らかのステータス変更が存在する場合、出力「Ｙｅｓ」２６３が条件工程ブロック２  ２１０に戻るように処理を続け、条件工程ブロック２  ２１０において、異常電圧の状態が期間ｔｓｓにわたって異常電圧の高閾値と比較される。その一方で、異常ステータスに変更が存在しない限り、出力「Ｎｏ」２６１が条件工程ブロック１３  ２６５に続き、条件工程ブロック１３  ２６５において、異常ピン電圧が、期間ｔｓｙｓＩＤにわたって異常電圧ＶＦＡＬの低閾値と比較される。工程のこの部分が、システム制御装置がステータスクエリとラッチリセットコマンドとのいずれを送信しているかを確認することが理解される。異常ピン電圧がＶＦＡＬ未満にまだ低下していない場合、出力「Ｎｏ」２６６が、条件工程ブロック１２  ２６０に戻るように続き、異常変更のステータスを確認する。しかし、異常ピン電圧が期間ｔｓｙｓＩＤにわたって異常電圧ＶＦＡＬの低閾値未満に低下した場合、出力「Ｙｅｓ」２６８が条件工程ブロック１４  ２７０に続き、条件工程ブロック１４  ２７０において、異常ピン電圧が異常電圧ＶＦＡＬの低閾値と比較される。
【００３７】
異常ピン電圧が異常電圧ＶＦＡＬの低閾値を上回るほどに上昇していない限り、出力「Ｎｏ」２７１は、工程が閉ループに留まるように、条件ブロック１５  ２７５まで処理をループバックする。（異常ピン電圧がラッチをリセットするほどの十分長い期間ｔＬＡＲｅｓにわたってＶＦＡＬ未満に留まっているか否かを確認する）。この条件が満たされない場合、出力「Ｎｏ」２７６が、条件工程ブロック１２  ２６０に戻るように処理を繰り返して、異常信号における任意のステータス変更を確認する。しかし、この条件が満たされ、かつ、異常ピン電圧が期間ｔＬＡＲｅｓの全体にわたってＶＦＡＬ未満に留まっている場合、出力「Ｙｅｓ」２７８が工程ブロック１６  ２８０に続き、工程ブロック１６  ２８０において、ラッチがμＣのコマンドによりリセット／除去される。リンク２８２は、次に、ミッションモード工程ブロック１１  ２５５に戻るように異常監督ループを続ける。しかし、異常ピン電圧が異常電圧ＶＦＡＬの低閾値を上回るほどに再度上昇した場合、条件工程ブロック１４  ２７０が、システム制御装置から受信されたステータスクエリコマンドを構成する「Ｙｅｓ」２７３を出力した場合、工程が条件工程ブロック２  ２１０に戻るように繰り返し、上述の異常ピン電圧の低閾値および高閾値（ＶＦＡＨおよびＶＦＡＬ）に対して異常ピン電圧を確認／比較するループを繰り返す。
【００３８】
以下の表１は、本発明の教示による３相モーター駆動装置におけるハーフブリッジインバーターモジュールのデバイスレベルおよびシステムレベルにおいて発生し得る起こり得る異常およびエラーのうちのいくつかに対する７ビット異常ワード符号化のうちのいくつかの例を示す。
【００３９】
【表１】
0006916875.tif 000002
【００４０】
上記の表１に示される例示的な異常は、５つのカテゴリを含み、５つのカテゴリにおいて、同時に発生しない異常が一緒にグループ化されている。この特徴は、関係する異常優先度または異常報告キューを使用せずに、同時にシステムμＣに対する複数の異常の報告を可能にする。
【００４１】
グループＡは、同時に発生することができないので一緒に報告され得るＨＶバス過電圧および不足電圧異常およびシステム熱異常を含む。これらの異常は、表１に示されるように、異常７ビットワードの最初の３ビットにより示される。
【００４２】
グループＢは、ＬＳ電流制限値（ＸＬピン）開回路、または、電流検出ピンＩｓｎｓへのその短絡の異常を含み得るロー側（ＬＳ：ｌｏｗ−ｓｉｄｅ）駆動装置異常を示す。それは、さらにトリムビット破損報告をカバーする。グループＢは、ビット０、ビット１、およびビット２の論理ハイ（１）により符号化される。ハイ側（ＨＳ：ｈｉｇｈ−ｓｉｄｅ）ＦＥＴ過電流異常は、ロー側（ＬＳ）ＦＥＴがオンに切り替えられたときに限り、報告され得ることが理解される。従って、ＨＳ  ＦＥＴおよびＬＳ  ＦＥＴの過電流異常は、それらが同時に発生しない異常である場合であっても、１つの単一の異常グループとして一緒に報告され得る。
【００４３】
グループＣは、ＨＳからＬＳへの通信損失、ハイ側電源過剰レール電圧、および、ハイ側電流制限ＸＨピン開回路／短絡異常を含む、ＬＳ  ＦＥＴ熱警告および熱シャットダウン異常、および、ハイ側駆動装置異常を含む。これらの異常は、同時に発生することができないので、同様に、一緒に報告され得る。異常７ビットワードのビット３およびビット４は、グループＣ異常符号化のために使用される。
【００４４】
グループＤは、それぞれ、論理ハイ（すなわち、１）に上がる、異常７ビットワードのビット５およびビット６により示される、ロー側およびハイ側ＦＥＴ過電流異常検出を含む。
【００４５】
グループＥ異常レジスタエントリーは、異常をともなわない正常動作のために使用され、（例えば、上首尾の電源投入後の）デバイスの準備完了状態ステータスを報告するためにシステム制御装置と通信する、ゼロ短パルス（「０００  ００  ０  ０」）における異常７ビットワードのすべてのビットにより符号化される。
【００４６】
図３は、クロックパルスおよび例示的なビットストリームのタイミング図を示し、図中、複数ビットデジタル異常ワードが、複数ビットデジタル異常ワードを二進値に符号化するパルス幅変調（ＰＷＭ：ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｅｄ）された論理レベルパルスを含む。図示された例において、複数ビットデジタル異常ワードは、表１に従って１００％のＨＶバス不足電圧異常状態を示し得る、７ビット異常ワード「０１０  ００  ０  ０」を示す。
【００４７】
図３における上のグラフは、横軸の時間３１０に対する、縦軸３２０の内部システムクロック信号３２５を示す。一例において、各クロックサイクルは、一例において、１００ｋＨｚの周波数に対応した１０μｓである周期ＴＣｌｏｃｋ３０５をもつ。図３における下のグラフは、異常バス上のビットストリーム通信を示す。縦軸３３０における「デジタル異常ワード」は、論理レベル、および、上記の表１に規定されるように、１００％の不足電圧エラーに対して７ビットデジタル異常ワードを符号化するタイミングの一例を示す。
【００４８】
一例において、７ビットデジタル異常ワード通信が始まる前、通信が、それぞれのデバイスＩＤを送信することから開始される。一例において、各ハーフブリッジインバーターモジュールのデバイスＩＤは、図１Ｂに示される例においてここまでに説明されるように、それぞれのＩＤピンをグランド基準（Ｇｎｄ）までプルダウンすることにより、それぞれのＩＤピンをロー側電源電圧ＶＢＰＬまでプルアップすることにより、または、それぞれのＩＤピンを浮遊状態のままとすることにより、予め定められ、および差別化され得る。異常通信は、常に、少なくともｔＳＳ（例えば、ｔＳＳ＝８０μｓ）の定常状態タイミング持続期間３３１にわたって、異常バス電圧ＶＦＡＵＬＴが異常高閾値ＶＦＡＨより高く（すなわち、ＶＦＡＵＬＴ＞ＶＦＡＨ）留まっている定常状態（例えば、静かな状態、またはアイドル状態）３１１の後に始まる。
【００４９】
異常通信は、期間ｔＩＤ３３２における識別期間３１２から始まり、その期間中に、システム制御装置（例えば、マイクロ制御装置またはＭＣＵ）によりデバイスＩＤが検出され、調停のための信号ハイ期間３１３が後に続く。例えば、一例において、デバイスＩＤは、上述のようにそれぞれのＩＤ端子が結合された既定の状態に応じて特定され得る（例えば、論理「ハイ」、論理「ロー」、または「高インピーダンス」結合としての浮遊／開回路に構成されたハーフブリッジインバーターモジュールのＩＤ端子）。異常バス上の調停期間後、デバイスが識別または特定されたとき、そのデバイスが、異常バスを制御するように構成され、次に、異常バス上での７ビット異常ワードの伝達を始める。まず、異常バスが異常３１４の主ビットストリームが始まる前に、期間ｔＬｏ３３４にわたってローに引き下げられる。示されるように、「１」ビットが長い期間のハイ信号を使用して符号化されるのに対し、「０」ビットは、短い期間のハイ信号を使用して符号化され、これらは、ロー（すなわち、プルダウン）信号の短い期間により、互いに分離および差別化されることが理解される。
【００５０】
７ビットデジタル異常ワードの符号化および復号の一例では、各ゼロ（０）が短いインターバルｔ（ＢＩＴ０）＝１０μｓのハイ信号により示され、各いち（１）が長いインターバルｔ（ＢＩＴ１）＝４０μｓのハイ信号により示される。ハイ信号パルスは、常に、ｔＬＯ＝１０μｓのプルダウンインターバルにより互いに分離または差別化される。言い換えると、短いローパルスの前の比較的短い論理ハイパルスが、７ビットデジタル異常ワードにおける論理ゼロを示し、短い論理ローパルスの前の比較的長い論理ハイパルスが、７ビットデジタル異常ワードにおける論理１を示す。
【００５１】
異常ワードにおける「１」ビットの総数が常に奇数に留まるか、または、別の一例において常に偶数に留まり得るように７ビットデジタル異常ワードの最後に、「１」または「０」であり得るパリティビットが生成される。例えば、示される例において、異常ワードにおける「１」ビットの総数は、奇数に維持される。言い換えると、異常ワードが、「１」の値をもつビットを偶数個含む場合、パリティビットは「１」でなければならず、異常ワードが、「１」の値をもつビットを奇数個含む場合、パリティビットは「０」でなければならない。従って、図３の７ビット異常ワードの例では、「１」の値をもつビットに対して総数を奇数に維持するために、パリティビットとして「０」が選択される。パリティビットの後、異常バス電圧ＶＦａｕｌｔが連続的にハイレベルに（例えば、Ｖｕｐ電源レベルに）留まる定常状態３１７における正常動作を再開する前、プルダウンの短いインターバル／期間ｔＬＯ３３６（例えば、ｔＬＯ＝１０μｓ）が続き、異常バス上に通信の「終了」３１６を示す。
【００５２】
当業者は、開示される主題が異なるバージョンおよび変形例により実装され得ることを理解する。スイッチングデバイスは、任意のディスクリート型または集積型Ｓｉ、ＳｉＣ、ＧａＮ、または他の種類の高電子移動度半導体スイッチから構成され得る。
【００５３】
例示的な実施形態の上記の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態または構造そのものへの限定であることも意図されない。本明細書において説明される主題の特定の実施形態および例は、例示を目的としており、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な電流、電圧、抵抗、デバイス寸法などが説明のために提示されること、および、本発明の教示による他の実施形態および例において他の値も使用し得ることが理解される。
【図１Ａ】
0006916875.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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