(57)【特許請求の範囲】
【請求項１】
交流電源から供給される交流電圧を整流する整流回路と、
前記整流回路に並列に接続され、前記整流回路から出力される電圧を降圧するシャントレギュレータと、
前記整流回路に並列に接続され、前記整流回路から出力される電圧を降圧するシリーズレギュレータと、
前記シリーズレギュレータの出力端子に第１ダイオードを介して接続され且つ前記シャントレギュレータの出力端子に第２ダイオードを介して接続された平滑コンデンサと、を備える
ことを特徴とする電源回路。
【請求項２】
前記シリーズレギュレータは、
入力端子が前記整流回路に接続された半導体素子と、前記整流回路と前記半導体素子の制御端子との間に接続された第１抵抗と、前記半導体素子の制御端子に接続された第１ツェナーダイオードとを含み、前記半導体素子の出力端子から電圧を出力し、
前記シャントレギュレータは、
前記整流回路に並列に接続された第２抵抗と第２ツェナーダイオードとの直列体を含み、前記第２抵抗と前記第２ツェナーダイオードとの接続点から電圧を出力する
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記シャントレギュレータは、
前記交流電圧が高くなるほど、前記シリーズレギュレータから前記平滑コンデンサへ供給される電流に対して前記平滑コンデンサへ供給する電流の比率を増加させる
ことを特徴とする請求項２に記載の電源回路。
【請求項４】
前記シャントレギュレータは、
入力電圧が最大時に前記シリーズレギュレータの出力電圧よりも出力電圧が大きくなるように、前記第２ツェナーダイオードのツェナー電圧から前記第２ダイオードの順方向電圧を引いた電圧が、前記第１ツェナーダイオードのツェナー電圧から前記半導体素子の前記制御端子と前記出力端子との間の電圧および前記第１ダイオードの順方向電圧を引いた値よりも大きい値に選定される
ことを特徴とする請求項３に記載の電源回路。
【請求項５】
前記第２抵抗は、直列に接続された複数の抵抗素子で形成される
ことを特徴とする請求項２から４のいずれか一つに記載の電源回路。
【請求項６】
前記第１抵抗は、
前記複数の抵抗素子のうち２つの抵抗素子の接続点と前記半導体素子の制御端子との間に接続される
ことを特徴とする請求項５に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧レギュレータ方式の電源回路に関する。
【背景技術】
【０００２】
従来、降圧レギュレータ方式の電源回路が知られている。例えば、特許文献１には、入力電圧と出力電圧との差分の電力をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）などの半導体素子で熱エネルギーに変換することで、入力電圧を降圧するシリーズレギュレータを含む電源回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３２２５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のシリーズレギュレータを含む電源回路は、入力電圧が幅広い範囲で使用される場合、入力電圧と出力電圧の差が大きくなり、半導体素子の発熱エネルギーが大きくなるため、定格電力の大きい大型なパッケージの半導体素子を選定する必要があるという課題がある。【０００５】
本発明は、上記に鑑みてなされたものであって、シリーズレギュレータを含む電源回路において定格電力の小さな半導体素子を使用することができる電源回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明の電源回路は、整流回路と、シャントレギュレータと、シリーズレギュレータと、平滑コンデンサとを備える。整流回路は、交流電源から供給される交流電圧を整流する。シャントレギュレータは、整流回路に並列に接続され、整流回路から出力される電圧を降圧する。シリーズレギュレータは、整流回路に並列に接続され、整流回路から出力される電圧を降圧する。平滑コンデンサは、シリーズレギュレータの出力端子に第１ダイオードを介して接続され且つシャントレギュレータの出力端子に第２ダイオードを介して接続される。
【発明の効果】
【０００７】
本発明によれば、シリーズレギュレータを含む電源回路において定格電力の小さな半導体素子を使用することができる、という効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１にかかる電源回路の構成例を示す図
【図２】実施の形態１にかかる電源回路の具体的構成を示す図
【図３】実施の形態１にかかる電源回路のシャントレギュレータが無いと仮定した場合の入力電圧が最大時および最小時の電源回路の半導体素子の消費電力を示す図
【図４】実施の形態１にかかる電源回路のシャントレギュレータが無いと仮定した場合の半導体素子のゲート電圧と電源回路の出力電圧とを示す図
【図５】実施の形態１にかかる電源回路の入力電圧が最大時の半導体素子のゲート電圧とシャントレギュレータの出力電圧と電源回路の出力電圧とを示す図
【図６】実施の形態１にかかる電源回路の入力電圧が最小時の半導体素子のゲート電圧とシャントレギュレータの出力電圧と電源回路の出力電圧とを示す図
【図７】実施の形態１にかかる電源回路における入力電圧、第１供給電流、および第２供給電流の関係を示す図
【図８】実施の形態１にかかる電源回路の入力電圧が最大時および最小時の半導体素子および抵抗の消費電力を示す図
【図９】実施の形態１にかかる電源回路の出力電圧の立ち上がりの様子を示す図
【図１０】本発明の実施の形態２にかかる電源回路の構成例を示す図
【発明を実施するための形態】
【０００９】
以下に、本発明の実施の形態にかかる電源回路を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１にかかる電源回路の構成例を示す図である。図１に示すように、実施の形態１にかかる電源回路１は、降圧レギュレータ方式の電源回路であり、交流電源２に接続される。電源回路１には、交流電源２から交流電圧である入力電圧Ｖｉｎが供給される。
【００１１】
電源回路１は、整流回路１０と、シリーズレギュレータ２０と、シャントレギュレータ３０と、第１ダイオード４１と、第２ダイオード４２と、平滑コンデンサ５０とを備える。
【００１２】
整流回路１０は、交流電源２から供給される入力電圧Ｖｉｎを整流する。かかる整流回路１０は、例えば、ダイオードブリッジであり、交流電源２から供給される入力電圧Ｖｉｎを全波整流する。以下、便宜上、整流回路１０から出力される電圧を全波整流電圧Ｖ１と記載する。
【００１３】
シリーズレギュレータ２０は、整流回路１０に並列に接続され、入力端子Ｔ１１に全波整流電圧Ｖ１が印加される。かかるシリーズレギュレータ２０は、全波整流電圧Ｖ１を全波整流電圧Ｖ１の波高値よりも低い電圧に変換し、変換した電圧を出力電圧Ｖ２として出力端子Ｔ１２から出力する。かかるシリーズレギュレータ２０は、整流回路１０と平滑コンデンサ５０との間に配置される不図示のＭＯＳＦＥＴなどの半導体素子を有し、かかる半導体素子による電力損失を生じさせて降圧を行う。
【００１４】
シャントレギュレータ３０は、整流回路１０に並列に接続され、入力端子Ｔ２１に全波整流電圧Ｖ１が印加される。かかるシャントレギュレータ３０は、全波整流電圧Ｖ１を全波整流電圧Ｖ１の波高値よりも低い電圧に変換し、変換した電圧を出力電圧Ｖ３として出力端子Ｔ２２から出力する。かかるシャントレギュレータ３０は、整流回路１０と平滑コンデンサ５０との間に配置される不図示の抵抗を有し、かかる抵抗による電力損失を生じさせて降圧を行う。
【００１５】
第１ダイオード４１は、シリーズレギュレータ２０の出力端子Ｔ１２と平滑コンデンサ５０との間に接続される。具体的には、第１ダイオード４１のアノードがシリーズレギュレータ２０の出力端子Ｔ１２に接続され、第１ダイオード４１のカソードが平滑コンデンサ５０に接続される。
【００１６】
第２ダイオード４２は、シャントレギュレータ３０の出力端子Ｔ２２と平滑コンデンサ５０との間に接続される。具体的には、第２ダイオード４２のアノードがシャントレギュレータ３０の出力端子Ｔ２２に接続され、第２ダイオード４２のカソードが平滑コンデンサ５０に接続される。
【００１７】
平滑コンデンサ５０は、第１ダイオード４１を介して供給されるシリーズレギュレータ２０の出力電圧Ｖ２を平滑し、第２ダイオード４２を介して供給されるシャントレギュレータ３０の出力電圧Ｖ３を平滑する。かかる平滑コンデンサ５０によって平滑された電圧が電源回路１の出力電圧Ｖｏとして電源回路１の出力端子Ｔｏから出力される。
【００１８】
このように、実施の形態１にかかる電源回路１は、シャントレギュレータ３０にシリーズレギュレータ２０が並列に接続される。そのため、入力電圧Ｖｉｎが幅広い範囲で使用される場合において、入力電圧Ｖｉｎと出力電圧Ｖｏの差が大きくなる時には、シャントレギュレータ３０から電力供給を主に行うようにシャントレギュレータ３０内の不図示の抵抗の抵抗値を調整することで、シリーズレギュレータ２０の電力損失を抑えることができる。これにより、シリーズレギュレータ２０内の半導体素子は定格電力の小さい小型のパッケージ品を選定可能である。また、電源回路１では、入力電圧Ｖｉｎの印加が開始された時に、シリーズレギュレータ２０の第１供給電流Ｉ１によって平滑コンデンサ５０の電圧がすぐに高くなる。したがって、シャントレギュレータ３０単独の回路よりも出力電圧Ｖｏの立ち上がり時間を大幅に短縮することができる。
【００１９】
以下、実施の形態１にかかる電源回路１の構成についてさらに具体的に説明する。図２は、実施の形態１にかかる電源回路の具体的構成を示す図である。図２に示す整流回路１０は、ダイオードブリッジである。
【００２０】
図２に示すように、シリーズレギュレータ２０は、ＭＯＳＦＥＴである半導体素子２１と、抵抗素子２２と、ツェナーダイオード２３とを備える。半導体素子２１のゲートは、半導体素子の制御端子の一例である。半導体素子２１のドレインは、半導体素子の入力端子の一例である。半導体素子２１のソースは、半導体素子の出力端子の一例である。抵抗素子２２は、第１抵抗の一例である。ツェナーダイオード２３は、第１ツェナーダイオードの一例である。
【００２１】
半導体素子２１のゲートと半導体素子２１のドレインとの間には、抵抗素子２２が接続される。半導体素子２１のゲートとグランドとの間には、ツェナーダイオード２３が接続される。具体的には、半導体素子２１のゲートには、ツェナーダイオード２３のカソードが接続され、グランドにはツェナーダイオード２３のアノードが接続される。なお、半導体素子２１は、ＭＯＳＦＥＴに限定されず、接合型ＦＥＴまたはバイポーラトランジスタであってもよい。
【００２２】
図２に示すシリーズレギュレータ２０では、ツェナーダイオード２３のツェナー電圧から半導体素子２１のゲート−ソース間電圧を差し引いた電圧が出力電圧Ｖ２として出力される。半導体素子２１のドレイン電圧とソース電圧との差分による電力は、半導体素子２１において熱エネルギーに変換される。
【００２３】
シリーズレギュレータ２０は、第１ダイオード４１を介して平滑コンデンサ５０に接続されており、シリーズレギュレータ２０から第１ダイオード４１を介して平滑コンデンサ５０へ電流Ｉ１が供給される。以下、便宜上、電流Ｉ１を第１供給電流Ｉ１と記載する。
【００２４】
また、シャントレギュレータ３０は、抵抗素子３１と、ツェナーダイオード３２とを備える。抵抗素子３１とツェナーダイオード３２とは直列に接続され、抵抗素子３１とツェナーダイオード３２との直列体は整流回路１０と並列に接続される。抵抗素子３１は、第２抵抗の一例である。ツェナーダイオード３２は、第２ツェナーダイオードの一例である。
【００２５】
ここで、入力電圧Ｖｉｎの最大時はシャントレギュレータ３０から主に出力電流Ｉｏが供給できるように、ツェナーダイオード２３のツェナー電圧と、ツェナーダイオード３２のツェナー電圧とは、式（１），（２）を満たすように設定される。
Ｖｚ２＜Ｖ１ｍａｘ−Ｒ３１×Ｉｏ            ・・・（１）
Ｖｚ２−Ｖｄ２＞Ｖｚ１−Ｖｇｓ−Ｖｄ１      ・・・（２）
上記式（１），（２）において、「Ｖ１ｍａｘ」は入力電圧Ｖｉｎの最大時の全波整流電圧Ｖ１、「Ｒ３１」は抵抗素子３１の抵抗値、「Ｖｚ１」はツェナーダイオード２３のツェナー電圧、「Ｖｚ２」はツェナーダイオード３２のツェナー電圧、「Ｖｇｓ」は半導体素子２１のゲート−ソース間電圧、「Ｖｄ１」は第１ダイオード４１の順方向電圧、「Ｖｄ２」は第２ダイオード４２の順方向電圧である。
【００２６】
入力電圧Ｖｉｎが幅広い範囲で使用される場合の電源回路においては、入力電圧Ｖｉｎの最小時の全波整流電圧Ｖ１をＶ１ｍｉｎとすると、Ｖ１ｍａｘに対してＶ１ｍｉｎの電圧はかなり小さい値となる。このため、Ｖ１ｍｉｎと各電圧の関係は式（３）で示される関係になり、入力電圧Ｖｉｎの最小時はシリーズレギュレータ２０から主に出力電流Ｉｏが供給されるようになる。
Ｖ１ｍｉｎ−Ｒ３１×Ｉｏ−Ｖｄ２＜Ｖｚ１−Ｖｇｓ−Ｖｄ１    ・・・（３）
このときの出力電圧Ｖｏは、シリーズレギュレータ２０の出力電圧Ｖ２に支配され決定される。そのため、図２に示すシャントレギュレータ３０から平滑コンデンサ５０へ供給される電流Ｉ２は、全波整流電圧Ｖ１の瞬時値から出力電圧Ｖｏと第２ダイオード４２の順方向電圧Ｖｄ２を引いた電圧を抵抗素子３１の抵抗値Ｒ３１で割った以下の式（４）で決定される。
Ｉ２＝｛Ｖ１−Ｖｏ−Ｖｄ２｝／Ｒ３１      ・・・（４）
【００２７】
以下、便宜上、電流Ｉ２を第２供給電流Ｉ２と記載する。なお、抵抗素子２２はツェナーダイオード２３のツェナー電圧Ｖｚ１が安定する電流を流すためのものなので、抵抗素子２２の抵抗値は比較的大きな抵抗値で構わない。
【００２８】
図３は、実施の形態１にかかる電源回路のシャントレギュレータが無いと仮定した場合の入力電圧が最大時および最小時の電源回路の半導体素子の消費電力を示す図である。図４は、実施の形態１にかかる電源回路のシャントレギュレータが無いと仮定した場合の半導体素子のゲート電圧と電源回路の出力電圧とを示す図である。図３において、「Ｐ１ｍａｘ」は、入力電圧Ｖｉｎが最大時の半導体素子２１の消費電力Ｐ１であり、「Ｐ１ｍｉｎ」は、入力電圧Ｖｉｎが最小時の半導体素子２１の消費電力Ｐ１である。また、図４において、「Ｖｇ」は、半導体素子２１のゲート電圧である。
【００２９】
図３に示すように、仮にシャントレギュレータ３０と第２ダイオード４２がない回路の場合は、半導体素子２１の消費電力Ｐ１は入力電圧Ｖｉｎが高くなるほど大きくなる。そのため、入力電圧Ｖｉｎが最大時の消費電力から半導体素子２１を選定すると、定格電力が大きい大型なパッケージ品を選定する必要がある。また、図４のように、シャントレギュレータ３０と第２ダイオード４２がない回路の場合は、出力電圧Ｖｏは入力電圧Ｖｉｎの大小に関わらず、ツェナーダイオード２３のツェナー電圧から半導体素子２１のゲート−ソース間電圧Ｖｇｓと第１ダイオード４１の順方向電圧Ｖｄ１とを引いた下記式（５）で示す電圧で一定となる。
Ｖｏ＝Ｖｚ１−Ｖｇｓ−Ｖｄ１    ・・・（５）
【００３０】
図５は、実施の形態１にかかる電源回路の入力電圧が最大時の半導体素子のゲート電圧とシャントレギュレータの出力電圧と電源回路の出力電圧とを示す図である。図６は、実施の形態１にかかる電源回路の入力電圧が最小時の半導体素子のゲート電圧とシャントレギュレータの出力電圧と電源回路の出力電圧とを示す図である。なお、図５および図６において、「Ｖｇ」は、半導体素子２１のゲート電圧であり、図６において、「Ｖｂ」は、第２ダイオード４２のアノードの電圧である。
【００３１】
実施の形態１にかかる電源回路１において、入力電圧Ｖｉｎが最大時に図５に示すようにシャントレギュレータ３０の出力電圧Ｖ３から第２ダイオード４２の順方向電圧Ｖｄ２を引いた値が、上記式（５）で示した出力電圧Ｖｏよりも大きい電圧であり、かつシャントレギュレータ３０の出力電圧Ｖ３から第２ダイオード４２の順方向電圧Ｖｄ２を引いた値と上記式（５）で示した出力電圧Ｖｏとの電圧差ΔＶがなるべく小さくなるようにツェナーダイオード３２のツェナー電圧Ｖｚ２を選定する。つまり、下記式（６）における電圧差ΔＶが１Ｖ〜３Ｖ程度になるように、ツェナーダイオード２３，３２、半導体素子２１、第１ダイオード４１、および第２ダイオード４２として用いる複数の部品が選択される。
ΔＶ＝（Ｖｚ２−Ｖｄ２）−（Ｖｚ１−Ｖｇｓ−Ｖｄ１）      ・・・（６）
電圧差ΔＶを１Ｖ〜３Ｖ程度とする理由は、ツェナー電圧やゲート−ソース間電圧などのばらつきを考慮し常に上述の式（１），式（２）の条件を満足するためである。
【００３２】
上述した回路定数で入力電圧Ｖｉｎが最小時となった場合、図６に示すように、出力電圧Ｖｏは、図４と同じようにツェナーダイオード２３のツェナー電圧Ｖｚ１から半導体素子２１のゲート−ソース間電圧Ｖｇｓと第１ダイオード４１の順方向電圧Ｖｄ１とを引いた上記式（５）で示した電圧で一定となる。この時、シャントレギュレータ３０の出力電圧Ｖ３の電圧は、ツェナーダイオード３２のツェナー電圧Ｖｚ２まで達していないため、シャントレギュレータ３０の出力電流である第２供給電流Ｉ２は上記式（４）で求められる電流となる。
【００３３】
このように、シャントレギュレータ３０が無いと仮定した場合のシリーズレギュレータ２０単独の出力電圧Ｖ２に対して、入力電圧Ｖｉｎが最大時のシャントレギュレータ３０の出力電圧Ｖ３がわずかに大きくなるようにツェナーダイオード２３，３２のツェナー電圧Ｖｚ１，Ｖｚ２を決定することにより、出力電圧Ｖｏの変動を抑えることができる。
【００３４】
図７は、実施の形態１にかかる電源回路における入力電圧、第１供給電流、および第２供給電流の関係を示す図であり、図８は、実施の形態１にかかる電源回路の入力電圧が最大時および最小時の半導体素子および抵抗の消費電力を示す図である。図８において、「Ｐ１ｍａｘ」は、入力電圧Ｖｉｎが最大時の半導体素子２１の消費電力Ｐ１であり、「Ｐ１ｍｉｎ」は、入力電圧Ｖｉｎが最小時の半導体素子２１の消費電力Ｐ１である。また、図８において、「Ｐ３ｍａｘ」は、入力電圧Ｖｉｎが最大時の抵抗素子３１の消費電力Ｐ３であり、「Ｐ３ｍｉｎ」は、入力電圧Ｖｉｎが最小時の抵抗素子３１の消費電力Ｐ３である。
【００３５】
図７に示すように、入力電圧Ｖｉｎの増減に対して第１供給電流Ｉ１と第２供給電流Ｉ２とが増減する。入力電圧Ｖｉｎが最小時において第２供給電流Ｉ２は式（４）で示される電流値となり、出力電流Ｉｏから第２供給電流Ｉ２を引いた残りの電流が第１供給電流Ｉ１となる。第１供給電流Ｉ１は入力電圧Ｖｉｎの増加に伴い減少し、入力電圧Ｖｉｎが最大となった時は、入力電圧Ｖｉｎのゼロクロス近辺で第２供給電流Ｉ２が減少してＶｏが低下し、半導体素子２１のゲート電圧Ｖｇがツェナーダイオード２３のツェナー電圧Ｖｚ１に達した時のみ第１供給電流Ｉ１が流れる程度まで減少する。つまり、入力電圧Ｖｉｎが最大となった時は、シリーズレギュレータ２０は入力電圧Ｖｉｎのゼロクロス近辺のみ電流供給し、出力電圧Ｖｏを一定に維持するような動作を行う。
【００３６】
このため、図８に示すように、入力電圧Ｖｉｎが大きい時は、第１供給電流Ｉ１が小さくなり半導体素子２１の消費電力Ｐ１を抑えることができ、半導体素子２１に定格電力の小さい小型なパッケージ品を選定することができる。
【００３７】
次に、電源回路１のうちシリーズレギュレータ２０を除いた回路構成の電源回路における出力電圧の起動時の波形について具体的に説明する。図９は、実施の形態１にかかる電源回路の出力電圧の立ち上がりの様子を示す図であり、電源回路１の出力電圧の起動時の波形と、シリーズレギュレータを除いた電源回路の出力電圧の起動時の波形とを示す。図９において、「Ｖｏ１」は、電源回路１のうちシリーズレギュレータ２０を除いた回路構成の電源回路の出力電圧を示す。なお、シリーズレギュレータ２０を除いた回路構成の電源回路には第１ダイオード４１は設けられない。
【００３８】
図９に示すように、電源回路１からシリーズレギュレータ２０を除いた回路構成の電源回路の場合、入力電圧Ｖｉｎの印加を開始した直後は抵抗素子３１と平滑コンデンサ５０の時定数によって、出力電圧Ｖｏ１の立ち上りが遅くなるが、電源回路１では、出力電圧Ｖｏはすぐに立ち上がる。これは、電源回路１では、シャントレギュレータ３０からの第２供給電流Ｉ２が少ない場合であっても、シリーズレギュレータ２０からの第１供給電流Ｉ１によってすぐに増加するためである。
【００３９】
このように、電源回路１は、シリーズレギュレータ２０を除いた回路構成の電源回路の場合に比べ、入力電圧Ｖｉｎの印加を開始した直後において出力電圧Ｖｏを早く立ち上げることができる。また、電源回路１は、入力電圧Ｖｉｎのゼロクロス付近、および入力電圧Ｖｉｎが低下した場合などにおいて、シリーズレギュレータ２０の出力電圧Ｖ２が出力電圧Ｖｏとして出力される。そのため、シャントレギュレータ３０のみを用いた電源回路に比べ、入力電圧Ｖｉｎのゼロクロス付近、および入力電圧Ｖｉｎが低下した場合などにおける出力電圧Ｖｏの低下を抑制することができる。
【００４０】
シリーズレギュレータ２０およびシャントレギュレータ３０は、図２に示す構成に限定されない。シリーズレギュレータ２０は、半導体素子２１での電力消費によって降圧を行うシリーズレギュレータであればよく、図２に示す構成に限定されない。また、シャントレギュレータ３０は、例えば、抵抗での電力消費によって降圧を行い、かつ出力電圧Ｖ３が高くなりすぎないように上限をクリップするように構成されたシャントレギュレータであれば、図２に示す構成に限定されない。例えば、シャントレギュレータ３０は、オペアンプとトランジスタなどによって上限電圧を規定する回路構成であってもよい。なお、シャントレギュレータ３０は、抵抗での電力消費によって降圧を行い、かつ出力電圧Ｖ３として出力電圧Ｖ２と同じ電圧が出力できるシャントレギュレータであってもよい。
【００４１】
なお、図１および図２に示す電源回路１は、入力電圧の最大時はシャントレギュレータ３０からの出力電力を主に用い、一方で、入力電圧Ｖｉｎのゼロクロス付近、および入力電圧Ｖｉｎが低下した場合などにシリーズレギュレータ２０からの出力電力を用いて出力電圧Ｖｏの低下を抑制する。すなわち、図１および図２に示す電源回路１は、シャントレギュレータ３０を含む電源回路において、シリーズレギュレータ２０を補完的に用いているが、電源回路１の特性は、図５，図６，および図８に示す特性に限定されない。
【００４２】
以上のように、実施の形態１にかかる電源回路１は、整流回路１０と、シリーズレギュレータ２０と、シャントレギュレータ３０と、平滑コンデンサ５０とを備える。整流回路１０は、交流電源２から供給される交流電圧である入力電圧Ｖｉｎを整流する。シリーズレギュレータ２０は、整流回路１０に並列に接続され、整流回路１０から出力される電圧を降圧する。シャントレギュレータ３０は、整流回路１０に並列に接続され、整流回路１０から出力される電圧を降圧する。平滑コンデンサ５０は、シリーズレギュレータ２０の出力端子Ｔ１２に第１ダイオード４１を介して接続され且つシャントレギュレータ３０の出力端子Ｔ２２に第２ダイオード４２を介して接続される。これにより、シャントレギュレータ３０を含む電源回路１において出力電圧の立ち上がり時間を短縮することができる。また、入力電圧Ｖｉｎが最大時にはシリーズレギュレータ２０の電力損失を抑制することができ、シリーズレギュレータ２０内の降圧素子として使用する半導体素子２１は定格電力の小さく小型なパッケージ品が使用可能となる。加えて、電源回路１は、入力電圧Ｖｉｎのゼロクロス付近である場合および入力電圧Ｖｉｎが低下した場合などにおいてシリーズレギュレータ２０の出力電圧Ｖ２が出力電圧Ｖｏとして出力されるため、出力電圧Ｖｏの変動を抑えることができる。また、整流回路１０によって整流した電圧をシャントレギュレータ３０およびシリーズレギュレータ２０を共に用いているため、シリーズレギュレータ２０による電力損失とシャントレギュレータ３０での電力損失とに分散させることができる。
【００４３】
また、シリーズレギュレータ２０は、入力端子が整流回路１０に接続された半導体素子２１と、整流回路１０と半導体素子２１の制御端子との間に接続された抵抗素子２２と、半導体素子２１の制御端子に接続されたツェナーダイオード２３とを含む。そして、半導体素子２１の出力端子から電圧を出力する。また、シャントレギュレータ３０は、整流回路１０に並列に接続された抵抗素子３１とツェナーダイオード３２との直列体を含み、抵抗素子３１とツェナーダイオード３２との接続点から電圧を出力する。これにより、比較的簡単な構成のシリーズレギュレータ２０およびシャントレギュレータ３０を用いて電源回路１を構成することができる。
【００４４】
また、シャントレギュレータ３０は、入力電圧Ｖｉｎが高くなるほど、シリーズレギュレータ２０から平滑コンデンサ５０へ供給される第１供給電流Ｉ１に対して平滑コンデンサ５０へ供給する第２供給電流Ｉ２の比率を増加させる。これにより、入力電圧Ｖｉｎが高くなった場合であっても、シリーズレギュレータ２０の半導体素子２１の消費電力Ｐ１を抑制することができ、半導体素子２１の大型化を抑制することができる。
【００４５】
また、シャントレギュレータ３０は、入力電圧Ｖｉｎが最大時にシリーズレギュレータ２０の出力電圧Ｖ２よりも出力電圧Ｖ３が大きくなるように、ツェナーダイオード３２のツェナー電圧Ｖｚ２から第２ダイオード４２の順方向電圧Ｖｄ２を引いた電圧が、ツェナーダイオード２３のツェナー電圧Ｖｚ１から半導体素子２１の制御端子と出力端子との間の電圧であるゲート−ソース間電圧Ｖｇｓと第１ダイオード４１の順方向電圧Ｖｄ１とを引いた値よりも大きい値に選定される。これにより、出力電圧Ｖｏの変動を抑えることができる。
【００４６】
実施の形態２．
実施の形態２にかかる電源回路は、シャントレギュレータが複数の抵抗素子を有する点で、実施の形態１にかかる電源回路と異なる。以下においては、実施の形態１と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態１の電源回路１と異なる点を中心に説明する。
【００４７】
図１０は、本発明の実施の形態２にかかる電源回路の構成例を示す図である。図１０に示すように、実施の形態２にかかる電源回路１Ａは、図２に示すシャントレギュレータ３０に代えて、シャントレギュレータ３０Ａを備える。シャントレギュレータ３０Ａは、抵抗素子３１に代えて、直列接続された抵抗素子３３，３４を第１抵抗として備える。
【００４８】
ツェナーダイオード３２と整流回路１０との間の電位差は、全波整流電圧Ｖ１からの入力電圧Ｖｉｎからツェナーダイオード３２のツェナー電圧Ｖｚ２を差し引いた電圧であり、高圧になるため、複数の抵抗素子３３，３４を直列接続することにより、絶縁の確保を容易にしている。なお、図１０に示す例では、２つの抵抗素子３３，３４の直列体を第２抵抗としたが、３以上の抵抗素子の直列体を第２抵抗としてもよい。
【００４９】
また、シリーズレギュレータ２０の抵抗素子２２の一端は、抵抗素子３３と抵抗素子３４との接続点に接続されている。そのため、電源回路１Ａにおいては、抵抗素子２２に印加される電圧は、抵抗素子３３と抵抗素子３４とにより分圧された電圧になり、図２に示す電源回路１に比べ、抵抗素子２２の消費電力を削減することができる。これにより、シリーズレギュレータ２０の消費電力を削減することができる。なお、抵抗素子３３には、抵抗素子２２に比べ大きな電流が流れるため、抵抗素子２２へ流れる電流が加えられても実質的な影響はない。
【００５０】
以上のように、実施の形態２にかかる電源回路１Ａは、直列に接続された複数の抵抗素子３３，３４を備える。すなわち、第２抵抗は、直列に接続された複数の抵抗素子３３，３４で形成される。これにより、例えば、複数の抵抗素子３３，３４のうち１つの抵抗がショートした場合であっても、ツェナーダイオード３２に全波整流電圧Ｖ１が直接印加されることがなく、交流電源２との絶縁性の確保を容易に行うことができる。
【００５１】
また、シリーズレギュレータ２０の抵抗素子２２は、直列に接続された２以上のうち２つの抵抗素子３３，３４間の接続点と半導体素子２１の制御端子との間に接続されるため、図２に示す場合に比べ、抵抗素子２２の消費電力を低減することができる。
【００５２】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００５３】
１，１Ａ  電源回路、２  交流電源、１０  整流回路、２０  シリーズレギュレータ、２１  半導体素子、２２，３１，３３，３４  抵抗素子、２３，３２  ツェナーダイオード、３０，３０Ａ  シャントレギュレータ、４１  第１ダイオード、４２  第２ダイオード、５０  平滑コンデンサ、Ｔ１１，Ｔ２１  入力端子、Ｔ１２，Ｔ２２，Ｔｏ  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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