(57)【特許請求の範囲】
【請求項１】
互いに接続され、それぞれが動作コマンドを受信した時、自身にリフレッシュの競合が発生したかどうかを判断し、それに基づいて競合信号を生成する複数の擬似ＳＲＡＭチップと、
前記擬似ＳＲＡＭチップに接続され、前記競合信号に基づいて、前記擬似ＳＲＡＭチップを制御するメモリコントローラと、
を含み、全ての前記擬似ＳＲＡＭチップが各自の前記競合信号を共有し、同じ遅延を同期的に行うメモリシステム。
【請求項２】
前記擬似ＳＲＡＭチップが、
前記メモリコントローラおよびその他の全ての前記擬似ＳＲＡＭチップのゲートピンに接続されたゲートピンと、
前記メモリコントローラおよびその他の全ての前記擬似ＳＲＡＭチップのデータピンに接続されたデータピンと、
前記データピンを介して前記メモリコントローラから前記動作コマンドを受信し、前記動作コマンドを受信した時間点と内容に基づいて、属する前記擬似ＳＲＡＭチップにリフレッシュの競合が発生したかどうかを判断し、それに基づいて制御信号を生成する駆動コントローラと、
前記ゲートピンおよび前記駆動コントローラに接続され、前記制御信号に基づいて、前記競合信号を前記ゲートピンに提供する出力駆動回路と、
を含む請求項１に記載のメモリシステム。
【請求項３】
前記制御信号が、第１サブ制御信号、第２サブ制御信号、および第３サブ制御信号を含み、前記出力駆動回路が、
第１端子が駆動電圧を受信し、第２端子が前記ゲートピンに接続され、制御端子が前記第１サブ制御信号を受信する第１トランジスタと、
第１端子が前記第１トランジスタの第２端子に接続され、第２端子が接地電圧を受信し、制御端子が前記第２サブ制御信号を受信する第２トランジスタと、
第１端子が前記第１トランジスタの第２端子に接続され、制御端子が前記第３サブ制御信号を受信する第３トランジスタと、
第１端子が前記第３トランジスタの第２端子に接続され、第２端子が前記接地電圧を受信する抵抗と、
を含む請求項２に記載のメモリシステム。
【請求項４】
前記第１トランジスタが、Ｐ型トランジスタであり、前記第２、第３トランジスタが、Ｎ型トランジスタである請求項３に記載のメモリシステム。
【請求項５】
各前記擬似ＳＲＡＭチップが、さらに、
前記ゲートピンに接続され、前記競合信号に基づいて遅延時間を決定し、属する前記擬似ＳＲＡＭチップを遅延させる受信機を含む請求項２に記載のメモリシステム。
【請求項６】
各前記擬似ＳＲＡＭチップが、
前記メモリコントローラに接続されたゲートピンと、
前記メモリコントローラに接続されたデータピンと、
その他の全ての前記擬似ＳＲＡＭチップの遅延ピンに接続された遅延ピンと、
前記データピンを介して前記メモリコントローラから前記動作コマンドを受信し、前記動作コマンドを受信した時間点と内容に基づいて、属する前記擬似ＳＲＡＭチップにリフレッシュの競合が発生したかどうかを判断し、それに基づいて制御信号を生成する駆動コントローラと、
前記遅延ピンおよび前記駆動コントローラに接続され、前記制御信号に基づいて、前記競合信号を前記遅延ピンに提供する出力駆動回路と、
を含む請求項１に記載のメモリシステム。
【請求項７】
前記制御信号が、第１サブ制御信号および第２サブ制御信号を含み、前記出力駆動回路が、
第１端子が駆動電圧を受信し、第２端子が前記遅延ピンに接続され、制御端子が前記第１サブ制御信号を受信する第１トランジスタと、
第１端子が前記第１トランジスタの第２端子に接続され、制御端子が前記第２サブ制御信号を受信する第２トランジスタと、
第１端子が前記第２トランジスタの第２端子に接続され、第２端子が前記接地電圧を受信する抵抗と、
を含む請求項６に記載のメモリシステム。
【請求項８】
前記第１トランジスタが、Ｐ型トランジスタであり、前記第２トランジスタが、Ｎ型トランジスタである請求項７に記載のメモリシステム。
【請求項９】
各前記擬似ＳＲＡＭチップが、さらに、
前記遅延ピンに接続され、前記競合信号に基づいて遅延時間を決定する受信機と、
前記受信機および前記ゲートピンに接続され、決定された前記遅延時間に基づいて、遅延信号を前記ゲートピンに提供する出力コントローラと、
を含む請求項６に記載のメモリシステム。
【請求項１０】
複数の擬似ＳＲＡＭチップを含むメモリシステムの操作方法であって、
動作コマンドを受信することと、
リフレッシュの競合が発生したかどうかを判断して、それに基づいて競合信号を生成することと、
全ての前記擬似ＳＲＡＭチップに前記競合信号を共有し、同じ遅延を同期的に行うことと、
を含むメモリシステムの操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに関するものであり、特に、擬似ＳＲＡＭ（Pseudo Static Random Access Memory）チップに適用されるメモリシステムおよびその操作方法に関するものである。
【背景技術】
【０００２】
擬似ＳＲＡＭ（Pseudo Static Random Access Memory）は、大容量と低コストの利点を有するが、リフレッシュ操作を定期的に実行する必要があることを考慮しなければならない。リフレッシュの競合によってもたらされる影響を回避するため、現有の擬似ＳＲＡＭは、可変遅延時間（ＶＬ）モードを有する。可変遅延時間（ＶＬ）モードにおいて、遅延の長さは、書き込み動作または読み出し動作とリフレッシュの競合が発生したかどうかによって決定される。リフレッシュの競合が発生した時は、長い遅延を採用し、発生しなかった時は、短い遅延を採用する。長い遅延時間は、例えば、短い遅延時間の２倍である。
【０００３】
電子デバイスのサイズを小さくするために、マルチチップパッケージ（Multi-chip package, MCP）は、これから発展する必然的な趨勢の一つになっている。ＭＰＣの構造では、その中の1つの擬似ＳＲＡＭチップにリフレッシュの競合が発生した時、その他の擬似ＳＲＡＭチップにも同時にリフレッシュの競合が発生する必要がないため、両者に適用される遅延時間も異なる。遅延時間をリアルタイムで調整するのは難しいため、操作上の難易度が上がる。したがって、ＭＰＣを採用する擬似ＳＲＡＭチップに対していかにして設計を行うかが、１つの重要な課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、リフレッシュ競合の情報を全てのメモリチップに共有し、同じ遅延を同期的に行うことのできるメモリシステムおよびその操作方法を提供する。
【課題を解決するための手段】
【０００５】
本発明のメモリシステムは、複数の擬似ＳＲＡＭチップおよびメモリコントローラを含む。擬似ＳＲＡＭチップは、互いに接続される。各擬似ＳＲＡＭチップが動作コマンドを受信した時、自身にリフレッシュの競合が発生したかどうかを判断し、それに基づいて競合信号を生成する。メモリコントローラは、競合信号に基づいて、擬似ＳＲＡＭチップを制御する。全ての擬似ＳＲＡＭチップが各自の競合信号を共有し、同じ遅延を同期的に行う。
【０００６】
本発明のメモリシステムの操作方法は、複数の擬似ＳＲＡＭチップを含むメモリシステムに適用される。操作方法は、動作コマンドを受信することと；リフレッシュの競合が発生したかどうかを判断して、それに基づいて競合信号を生成することと；全ての擬似ＳＲＡＭチップに競合信号を共有し、同じ遅延を同期的に行うこととを含む。
【発明の効果】
【０００７】
以上のように、本発明のメモリシステムは、全てのメモリチップが各自の競合情報（競合信号）を共有することができる。少なくとも１つのメモリチップにリフレッシュの競合が発生した時、遅延時間を長い遅延に設定することができる。全てのメモリチップにリフレッシュの競合が発生していない時、遅延時間を短い遅延に設定することができる。全てのメモリチップの遅延時間は同じであるため、ＭＰＣの構造において可変遅延時間モードを使用し、遅延時間をリアルタイムで調整することにより、メモリチップの実行速度を上げることができる。
【図面の簡単な説明】
【０００８】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【０００９】
【図１】本発明の１つの実施形態に係るメモリシステムのブロック概略図である。
【図２】本発明の１つの実施形態に係るメモリシステムの回路概略図である。
【図３】本発明の１つの実施形態に係る出力駆動回路の構造概略図である。
【図４】本発明の別の実施形態に係るメモリシステムの回路概略図である。
【図５】本発明の別の実施形態に係る出力駆動回路の構造概略図である。
【図６】本発明の１つの実施形態に係るメモリシステムの操作方法のフロー図である。
【発明を実施するための形態】
【００１０】
図１を参照すると、図１は、本発明の１つの実施形態に係るメモリシステムのブロック概略図である。メモリシステム１００は、複数の擬似ＳＲＡＭチップ（例えば、擬似ＳＲＡＭチップ１１０＿０および１１０＿１）およびメモリコントローラ１２０を含む。
【００１１】
擬似ＳＲＡＭチップ１１０＿０および１１０＿１は、例えば、ＭＰＣ技術を採用して配置された擬似ＳＲＡＭチップである。擬似ＳＲＡＭチップ１１０＿０および１１０＿１は、互いに接続される。本実施形態において、各擬似ＳＲＡＭチップ１１０＿０および１１０＿１が動作コマンドＡＣＭＤを受信した時、各擬似ＳＲＡＭチップ１１０＿０および１１０＿１は、いずれも自身にリフレッシュの競合が発生したかどうかを判断し、それに基づいて競合信号を生成する。
【００１２】
メモリコントローラ１２０は、擬似ＳＲＡＭチップ１１０＿０および１１０＿１に接続される。メモリコントローラ１２０は、競合信号に基づいて、擬似ＳＲＡＭチップ１１０＿０および１１０＿１を制御する。例を挙げて説明すると、書き込み操作または読み出し操作を行う時、メモリコントローラ１２０は、擬似ＳＲＡＭチップ１１０＿０および１１０＿１からの競合信号に基づいて、擬似ＳＲＡＭチップ１１０＿０および１１０＿１の動作を適切に調整し、データの信頼性を考慮した状況で、書き込み操作または読み出し操作をスムーズに行うことができる。
【００１３】
また、本実施形態において、擬似ＳＲＡＭチップ１１０＿０および１１０＿１は、各自の競合信号を共有し、同じ遅延を同期的に行うことができる。例を挙げて説明すると、擬似ＳＲＡＭチップ１１０＿０にリフレッシュの競合が発生した時、擬似ＳＲＡＭチップ１１０＿０は、対応する競合信号を生成する。擬似ＳＲＡＭチップ１１０＿０および１１０＿１において、競合信号を伝送するリード線が互いに接続されているため、擬似ＳＲＡＭチップ１１０＿１は、受信した擬似ＳＲＡＭチップ１１０＿０からの競合信号に基づいて、自身の遅延時間を設定し、擬似ＳＲＡＭチップ１１０＿０と同じ遅延を同期的に行うことができる。
【００１４】
本実施形態において、メモリコントローラ１２０は、複数の論理ゲートで構成された論理回路、または中央処理装置（central processing unit, CPU）、プログラム可能な一般用途または特殊用途のマイクロプロセッサ（microprocessor）、デジタル信号プロセッサ（digital signal processor, DSP）、プログラマブルコントローラ、特定用途向け集積回路（application specific integrated circuits, ASIC）、プログラム可能な論理素子（programmable logic device, PLD）、その他の類似デバイス、またはこれらのデバイスの組み合わせであってもよいが、本発明はこれに限定されない。
【００１５】
説明すべきこととして、本実施形態は、２つの擬似ＳＲＡＭチップ１１０＿０および１１０＿１を含むメモリシステム１００を用いて説明したが、上述したチップの個数は、本発明において限定しない。本分野の技術者であれば、実際の要求に基づき、且つ本実施形態の教示を参照することにより、擬似ＳＲＡＭチップの個数をさらに多く類推することができる。
【００１６】
本願のメモリシステム１００は、例えば、アドレス拡張型（address expansion type）およびＩＯ拡張型（IO expansion type）の２種類の方法を採用して配置することができる。以下、上記の２種類の方法について、例を挙げて説明する。
【００１７】
図２は、本発明の１つの実施形態に係るメモリシステムの回路概略図である。メモリシステム２００は、アドレス拡張型の配置方式に適用される。図２に示すように、メモリシステム２００は、複数の擬似ＳＲＡＭチップ（例えば、擬似ＳＲＡＭチップ２１０＿０および２１０＿１）およびメモリコントローラ２２０を含む。上述した擬似ＳＲＡＭチップの個数は、本発明において限定しない。
【００１８】
図２に示すように、擬似ＳＲＡＭチップ２１０＿０は、ゲートピンＤＱＳ＿０、データピンＡＤＱ＿０、駆動コントローラ２３０＿０、出力駆動回路２４０＿０、および受信機２５０＿０を含む。擬似ＳＲＡＭチップ２１０＿１は、ゲートピンＤＱＳ＿１、データピンＡＤＱ＿１、駆動コントローラ２３０＿１、出力駆動回路２４０＿１、および受信機２５０＿１を含む。擬似ＳＲＡＭチップ２１０＿０のゲートピンＤＱＳ＿０は、その他の全ての擬似ＳＲＡＭチップのゲートピン（例えば、擬似ＳＲＡＭチップ２１０＿１のゲートピンＤＱＳ＿１）およびメモリコントローラ２２０のゲートピンＤＱＳ＿Ｃに接続され、擬似ＳＲＡＭチップ２１０＿０のデータピンＡＤＱ＿０は、その他の全ての擬似ＳＲＡＭチップのデータピン（例えば、擬似ＳＲＡＭチップ２１０＿１のデータピンＡＤＱ＿１）およびメモリコントローラ２２０のデータピンＡＤＱ＿Ｃに接続される。
【００１９】
擬似ＳＲＡＭチップ２１０＿０を例に挙げて説明すると、駆動コントローラ２３０＿０は、データピンＡＤＱ＿０を介してメモリコントローラ２２０から動作コマンドＡＣＭＤを受信する。
【００２０】
例を挙げて説明すると、擬似ＳＲＡＭチップ２１０＿０は、例えば、２５６Ｍビット、８ＩＯの擬似ＳＲＡＭチップである。メモリコントローラ２２０が発行した動作コマンドＡＣＭＤには、８ビット量のコマンド情報、２５ビット量のアドレス情報Ａ＜２４：０＞および１ビット量のチップ情報Ａ＜２５＞が含まれる。チップ情報Ａ＜２５＞が０（低論理レベル）の時、メモリコントローラ２２０が選択したのは擬似ＳＲＡＭチップ２１０＿０であることを示す。チップ情報Ａ＜２５＞が１（高論理レベル）の時、メモリコントローラ２２０が選択したのは擬似ＳＲＡＭチップ２１０＿１であることを示す。これにより、擬似ＳＲＡＭチップ２１０＿０が動作コマンドＡＣＭＤを受信した時、駆動コントローラ２３０＿０は、例えば、チップ情報Ａ＜２５＞に基づいて、対応する動作を実行するかどうかを判断することができる。
【００２１】
続いて、擬似ＳＲＡＭチップ２１０＿０が選択された時、駆動コントローラ２３０＿０は、動作コマンドＡＣＭＤを受信した時間点と内容に基づいて、属する擬似ＳＲＡＭチップ２１０＿０にリフレッシュの競合が発生したかどうかを判断し、それに基づいて制御信号ＣＬ１＿０を生成することができる。
【００２２】
出力駆動回路２４０＿０は、ゲートピンＤＱＳ＿０および駆動コントローラ２３０＿０に接続される。出力駆動回路２４０＿０は、制御信号ＣＬ１＿０に基づいて、競合信号ＣＦ１＿０をゲートピンＤＱＳ＿０に提供する。
【００２３】
受信機２５０＿０は、ゲートピンＤＱＳ＿０に接続される。受信機２５０＿０は、競合信号ＣＦ１＿０に基づいて遅延時間を決定し、属する擬似ＳＲＡＭチップ２１０＿０を遅延させる。本実施形態において、受信機２５０＿０は、例えば、カウンタおよび複数の論理ゲートを含む論理回路であるが、本発明はこれに限定されない。
【００２４】
擬似ＳＲＡＭチップ２１０＿１と擬似ＳＲＡＭチップ２１０＿０の操作方法は、実質的に同じであるため、その動作および信号（制御信号ＣＬ１＿１および競合信号ＣＦ１＿１）の操作方法については、擬似ＳＲＡＭチップ２１０＿０を参照することができる。
【００２５】
以下、例を挙げて、出力駆動回路２４０＿０の詳しい回路構造および操作方法について説明する。図３は、本発明の１つの実施形態に係る出力駆動回路の構造概略図である。出力駆動回路２４０＿０は、トランジスタＴ１と、トランジスタＴ２と、トランジスタＴ３と、抵抗Ｒ１とを含む。本実施形態において、制御信号ＣＬ１＿０は、制御信号ＣＬ１、制御信号ＣＬ２、および制御信号ＣＬ３を含み、それぞれトランジスタＴ１、トランジスタＴ２、およびトランジスタＴ３を制御するために使用される。
【００２６】
図３において、トランジスタＴ１の第１端子は、駆動電圧ＶＤＤを受信する。トランジスタＴ１の第２端子は、ゲートピンＤＱＳ＿０に接続される。トランジスタＴ１の制御端子は、サブ制御信号ＣＬ１を受信する。
【００２７】
トランジスタＴ２の第１端子は、トランジスタＴ１の第２端子に接続される。トランジスタＴ２の第２端子は、接地電圧ＶＳＳを受信する。トランジスタＴ２の制御端子は、サブ制御信号ＣＬ２を受信する。
【００２８】
トランジスタＴ３の第１端子は、トランジスタＴ１の第２端子に接続される。トランジスタＴ３の制御端子は、サブ制御信号ＣＬ３を受信する。抵抗Ｒ１の第１端子は、トランジスタＴ３の第２端子に接続され、抵抗Ｒ１の第２端子は、接地電圧ＶＳＳを受信する。
【００２９】
図３に示すように、トランジスタＴ１は、Ｐ型トランジスタであり、トランジスタＴ２およびＴ３は、Ｎ型トランジスタである。制御信号ＣＬ１〜ＣＬ３の操作方法は、以下の通りである。
【００３０】
【表１】
0006901608.tif 000002
【００３１】
表１において、Ｈは、高論理レベルであり、Ｌは、低論理レベルである。Ｖは、高論理レベルまたは低論理レベルのいずれかであり、ゲートピンＤＱＳ＿０にHを出力する際はＣＬ１およびＣＬ２＝Ｌ、Ｌを出力する際はＣＬ１およびＣＬ２＝Ｈとなる。
【００３２】
図３および表１を同時に参照すると、回路の操作において、駆動コントローラ２３０＿０が動作コマンドＡＣＭＤを受信し、且つ属する擬似ＳＲＡＭチップ２１０＿０にリフレッシュの競合が発生しないと判断した時、制御信号ＣＬ１は、高論理レベル（Ｈ）であり、制御信号ＣＬ２は、低論理レベル（Ｌ）であり、出力駆動回路２４０＿０の制御信号ＣＬ３は、高論理レベル（Ｈ）である。この時、出力駆動回路２４０＿０においてトランジスタＴ１およびＴ２が切断されるため、出力駆動回路２４０＿０は、ゲートピンＤＱＳ＿０の論理レベルを駆動しない。全ての擬似ＳＲＡＭチップ２１０＿０および擬似ＳＲＡＭチップ２１０＿１にリフレッシュの競合が発生しない状況において、出力駆動回路２４０＿０のトランジスタＴ３のみが導通するため、ゲートピンＤＱＳ＿０は、接地電圧ＶＳＳまで下がり、対応する競合信号ＣＦ１＿０をゲートピンＤＱＳ＿０に出力する。
【００３３】
一方、駆動コントローラ２３０＿０が動作コマンドＡＣＭＤを受信し、且つ属する擬似ＳＲＡＭチップ２１０＿０にリフレッシュの競合が発生すると判断した時、制御信号ＣＬ１は、低論理レベル（Ｌ）であり、制御信号ＣＬ２は、低論理レベル（Ｌ）であり、出力駆動回路２４０＿０の制御信号ＣＬ３は、高論理レベル（Ｈ）である。この時、出力駆動回路２４０＿０においてトランジスタＴ１が導通し、トランジスタＴ２が切断されるため、出力駆動回路２４０＿０は、ゲートピンＤＱＳ＿０の論理レベルを上げて、対応する競合信号ＣＦ１＿０をゲートピンＤＱＳ＿０に出力する。
【００３４】
上記の操作方法により、本願の複数の擬似ＳＲＡＭチップ（例えば、擬似ＳＲＡＭチップ２１０＿０および２１０＿１）において、リフレッシュの競合が発生したチップは、ゲートピンを高論理レベルまで駆動させることができ、リフレッシュの競合が発生していないチップは、ゲートピンを駆動しない。
【００３５】
さらに、このような操作方法は、ピン上でバスファイト（bus fight）が発生しにくい。ゲートピンＤＱＳ＿０が高論理レベルまで駆動された時、直流電流がトランジスタＴ３および抵抗Ｒ１に流れる。この電流は抵抗Ｒ１の抵抗値で決まる。例を挙げて説明すると、抵抗Ｒ１＝１０ＫΩ、ＶＤＤ＝２．０Ｖの時、トランジスタＴ３を通過する直流電流は、２００ｕアンペアであり、擬似ＳＲＡＭチップの活性化電流（activated current）よりも小さい。
【００３６】
表１に示すように、駆動コントローラ２３０＿０が動作コマンドＡＣＭＤを受信している期間、リフレッシュの競合が発生したかどうかに関わらず、出力駆動回路２４０＿０の制御信号ＣＬ３のみが高論理レベル（Ｈ）であり、その他の出力駆動回路の制御信号ＣＬ３は、いずれも低論理レベル（Ｌ）である。このような操作方法は、全ての擬似ＳＲＡＭチップ２１０＿０および２１０＿１にリフレッシュの競合が発生していない状況において、出力駆動回路２４０＿０のトランジスタＴ３を導通し、ゲートピンＤＱＳ＿０およびＤＱＳ＿１を接地電圧ＶＳＳまでに下げることにより、ゲートピンＤＱＳ＿０およびＤＱＳ＿１が高インピーダンス状態になるのを防ぐ。
【００３７】
また、駆動コントローラ２３０＿０が動作コマンドＡＣＭＤを受信している期間、受信機２５０＿０は、イネーブル状態にある。出力駆動回路２４０＿０が対応する競合信号ＣＦ１＿０をゲートピンＤＱＳ＿０に出力した後、受信機２５０＿０は、競合信号ＣＦ１＿０に基づいて遅延時間を決定することができる。
【００３８】
また、全ての擬似ＳＲＡＭチップ２１０＿０および２１０＿１のゲートピンは、いずれに互いに接続しているため、全ての擬似ＳＲＡＭチップ２１０＿０および２１０＿１は、同じ遅延時間を同期的に設置することができる。全ての擬似ＳＲＡＭチップ２１０＿０および２１０＿１にリフレッシュの競合が発生していない状況において、比較的短い遅延時間を同期的に設置することができる。これにより、本発明の構造において、メモリチップを跨いだバースト（burst）リードおよびライトを実現することができる。
【００３９】
さらに、表１に示すように、読み出し操作を行う期間、受信機を無効にすることができる。書き込み操作を行う期間、ゲートピンを使用してデータマスク（data mask）信号を生成することができるため、出力駆動回路を無効にし、受信機をイネーブルにすることができる。
【００４０】
図４は、本発明の別の実施形態に係るメモリシステムの回路概略図である。メモリシステム３００は、ＩＯ拡張型の配置方法に適用される。図４に示すように、メモリシステム３００は、複数の擬似ＳＲＡＭチップ（例えば、擬似ＳＲＡＭチップ３１０＿０および３１０＿１）およびメモリコントローラ３２０を含む。上述した擬似ＳＲＡＭチップの個数は、本発明において限定しない。
【００４１】
図４に示すように、擬似ＳＲＡＭチップ３１０＿０は、ゲートピンＤＱＳ＿０、データピンＡＤＱ＿０、遅延ピンＬＴＹ＿０、駆動コントローラ３３０＿０、出力駆動回路３４０＿０、受信機３５０＿０、および出力コントローラ３６０＿０を含む。擬似ＳＲＡＭチップ３１０＿１は、ゲートピンＤＱＳ＿１、データピンＡＤＱ＿１、遅延ピンＬＴＹ＿１、駆動コントローラ３３０＿１、出力駆動回路３４０＿１、受信機３５０＿１、および出力コントローラ３６０＿１を含む。擬似ＳＲＡＭチップ３１０＿０のゲートピンＤＱＳ＿０およびデータピンＡＤＱ＿０は、それぞれメモリコントローラ３２０のゲートピンＤＱＳ＿Ｃ０およびデータピンＡＤＱ＿Ｃ０に接続される。擬似ＳＲＡＭチップ３１０＿１のゲートピンＤＱＳ＿１およびデータピンＡＤＱ＿１は、それぞれメモリコントローラ３２０のゲートピンＤＱＳ＿Ｃ１およびデータピンＡＤＱ＿Ｃ１に接続される。擬似ＳＲＡＭチップ３１０＿０の遅延ピンＬＴＹ＿０は、その他の全ての擬似ＳＲＡＭチップの遅延ピン（例えば、擬似ＳＲＡＭチップ３１０＿１の遅延ピンＬＴＹ＿１）に接続される。
【００４２】
擬似ＳＲＡＭチップ３１０＿０を例に挙げて説明すると、駆動コントローラ３３０＿０は、データピンＡＤＱ＿０を介してメモリコントローラ３２０から動作コマンドＡＣＭＤ０を受信する。
【００４３】
例を挙げて説明すると、擬似ＳＲＡＭチップ３１０＿０は、例えば、２５６Ｍビット、８ＩＯの擬似ＳＲＡＭチップである。上述した実施形態と異なるのは、メモリコントローラ３２０がそれぞれデータピンＡＤＱ＿Ｃ０およびデータピンＡＤＱ＿Ｃ１により擬似ＳＲＡＭチップ３１０＿０のデータピンＡＤＱ＿Ｃ０および擬似ＳＲＡＭチップ３１０＿１のデータピンＡＤＱ＿Ｃ１に接続されるため、擬似ＳＲＡＭチップ３１０＿０を選択した時に、メモリコントローラ３２０がデータピンＡＤＱ＿Ｃ０を介して動作コマンドＡＣＭＤ０を擬似ＳＲＡＭチップ３１０＿０に送信できることである。ＩＯ拡張型のMCPでは、メモリコントローラ３２０は全ての擬似ＳＲＡＭチップ３１０＿０および３１０＿１に同時に同じコマンドを送信する。
【００４４】
続いて、擬似ＳＲＡＭチップ３１０＿０が選択された時、駆動コントローラ３３０＿０は、動作コマンドＡＣＭＤ０を受信した時間点と内容に基づいて、属する擬似ＳＲＡＭチップ３１０＿０にリフレッシュの競合が発生したかどうかを判断し、それに基づいて制御信号ＣＬ２＿０を生成することができる。
【００４５】
出力駆動回路３４０＿０は、遅延ピンＬＴＹ＿０および駆動コントローラ３３０＿０に接続される。出力駆動回路３４０＿０は、制御信号ＣＬ２＿０に基づいて、競合信号ＣＦ２＿０を遅延ピンＬＴＹ＿０に提供する。
【００４６】
受信機３５０＿０は、遅延ピンＬＴＹ＿０に接続される。受信機３５０＿０は、競合信号ＣＦ２＿０に基づいて遅延時間を決定し、属する擬似ＳＲＡＭチップ３１０＿０を遅延させることができる。本実施形態において、受信機３５０＿０は、例えば、カウンタおよび複数の論理ゲートを含む論理回路であってもよいが、本発明はこれに限定されない。
【００４７】
出力コントローラ３６０＿０は、受信機３５０＿０およびゲートピンＤＱＳ＿０に接続される。出力コントローラ３６０＿０は、決定した遅延時間に基づいて、遅延信号ＬＴ＿０をゲートピンＤＱＳ＿０に提供する。これにより、メモリコントローラ３２０は、擬似ＳＲＡＭチップ３１０＿０の遅延情報を得ることができ、擬似ＳＲＡＭチップ３１０＿０を適切に制御することができる。本実施形態において、出力コントローラ３６０＿０は、複数の論理ゲートで構成された論理回路であってもよいが、本発明はこれに限定されない。
【００４８】
また、１つの実施形態において、出力コントローラ３６０＿０とゲートピンＤＱＳ＿０の間に、オフチップドライバ（off-chip driver, OCD）が接続されてもよい。オフチップドライバは、ゲートピンＤＱＳ＿０の電圧を調整して、プルアップおよびプルダウン抵抗値を補償することにより、信号の完全性および信頼性を確保するために使用される。
【００４９】
擬似ＳＲＡＭチップ３１０＿１と擬似ＳＲＡＭチップ３１０＿０の操作方法は、実質的に同じであるため、その動作および信号（動作コマンドＡＣＭＤ１、制御信号ＣＬ２＿１、競合信号ＣＦ２＿１、および遅延信号ＬＴ＿１）の操作方法については、擬似ＳＲＡＭチップ３１０＿０を参照することができる。
【００５０】
以下、例を挙げて、出力駆動回路３４０＿０の詳しい回路構造および操作方法について説明する。図５は、本発明の別の実施形態に係る出力駆動回路の構造概略図である。出力駆動回路３４０＿０は、トランジスタＴ４と、トランジスタＴ５と、抵抗Ｒ２とを含む。本実施形態において、制御信号ＣＬ２＿０は、制御信号ＣＬ４および制御信号ＣＬ５を含み、それぞれトランジスタＴ４およびトランジスタＴ５を制御するために使用される。
【００５１】
図５において、トランジスタＴ４の第１端子は、駆動電圧ＶＤＤを受信する。トランジスタＴ４の第２端子は、遅延ピンＬＴＹ＿０に接続される。トランジスタＴ４の制御端子は、サブ制御信号ＣＬ４を受信する。
【００５２】
トランジスタＴ５の第１端子は、トランジスタＴ４の第２端子に接続される。トランジスタＴ５の制御端子は、サブ制御信号ＣＬ５を受信する。抵抗Ｒ２の第１端子は、トランジスタＴ５の第２端子に接続され、抵抗Ｒ２の第２端子は、接地電圧ＶＳＳを受信する。
【００５３】
図５に示すように、トランジスタＴ４は、Ｐ型トランジスタであり、トランジスタＴ５は、Ｎ型トランジスタである。制御信号ＣＬ４、ＣＬ５の操作方法は、以下の通りである。
【００５４】
【表２】
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【００５５】
表２において、Ｈは、高論理レベルであり、Ｌは、低論理レベルである。
【００５６】
図５および表２を同時に参照すると、回路の操作において、駆動コントローラ３３０＿０が動作コマンドＡＣＭＤ０を受信し、且つ属する擬似ＳＲＡＭチップ３１０＿０にリフレッシュの競合が発生しないと判断した時、制御信号ＣＬ４は、高論理レベル（Ｈ）であり、出力駆動回路３４０＿０の制御信号ＣＬ５は、高論理レベル（Ｈ）である。この時、出力駆動回路３４０＿０においてトランジスタＴ４が切断されるため、出力駆動回路３４０＿０は、遅延ピンＬＴＹ＿０の論理レベルを駆動しない。全ての擬似ＳＲＡＭチップ３１０＿０および擬似ＳＲＡＭチップ３１０＿１にリフレッシュの競合が発生しない状況において、出力駆動回路３４０＿０のトランジスタＴ５のみが導通するため、遅延ピンＬＴＹ＿０は、接地電圧ＶＳＳまで下がり、対応する競合信号ＣＦ２＿０を遅延ピンＬＴＹ＿０に出力する。
【００５７】
一方、駆動コントローラ３３０＿０が動作コマンドＡＣＭＤ０を受信し、且つ属する擬似ＳＲＡＭチップ３１０＿０にリフレッシュの競合が発生すると判断した時、制御信号ＣＬ４は、低論理レベル（Ｌ）であり、出力駆動回路３４０＿０の制御信号ＣＬ５は、高論理レベル（Ｈ）である。この時、出力駆動回路３４０＿０においてトランジスタＴ４が導通するため、出力駆動回路３４０＿０は、遅延ピンＬＴＹ＿０の論理レベルを上げて、対応する競合信号ＣＦ２＿０を遅延ピンＬＴＹ＿０に出力する。
【００５８】
上記の操作方法により、本願の複数の擬似ＳＲＡＭチップ（例えば、擬似ＳＲＡＭチップ３１０＿０および３１０＿１）において、リフレッシュの競合が発生したチップは、遅延ピンを高論理レベルまで駆動させることができ、リフレッシュの競合が発生していないチップは、遅延ピンを駆動しない。
【００５９】
さらに、このような操作方法は、ピン上でバスファイト（bus fight）が発生しにくい。遅延ピンＬＴＹ＿０が高論理レベルまで駆動された時、直流電流がトランジスタＴ５および抵抗Ｒ２に流れる。この電流は抵抗Ｒ２の抵抗値で決まる。例を挙げて説明すると、抵抗Ｒ２＝１０ＫΩ、ＶＤＤ＝２．０Ｖの時、トランジスタＴ５を通過する直流電流は、２００ｕアンペアであり、擬似ＳＲＡＭチップの活性化電流（activated current）よりも小さい。
【００６０】
表２に示すように、駆動コントローラ３３０＿０が動作コマンドＡＣＭＤ０を受信している期間、リフレッシュの競合が発生したかどうかに関わらず、出力駆動回路３４０＿０の制御信号ＣＬ５のみが高論理レベル（Ｈ）であり、その他の出力駆動回路の制御信号ＣＬ５は、いずれも低論理レベル（Ｌ）である。このような操作方法は、全ての擬似ＳＲＡＭチップ３１０＿０および３１０＿１にリフレッシュの競合が発生していない状況において、出力駆動回路３４０＿０のトランジスタＴ５を導通して、遅延ピンＬＴＹ＿０および遅延ピンＬＴＹ＿１を接地電圧ＶＳＳまで下げることにより、遅延ピンＬＴＹ＿０および遅延ピンＬＴＹ＿１が高インピーダンス状態になるのを防ぐ。
【００６１】
また、駆動コントローラ３３０＿０が動作コマンドＡＣＭＤ０を受信している期間、受信機３５０＿０は、イネーブル状態にある。出力駆動回路３４０＿０が対応する競合信号ＣＦ２＿０を遅延ピンＬＴＹ＿１に出力した後、受信機３５０＿０は、競合信号ＣＦ２＿０に基づいて遅延時間を決定することができる。
【００６２】
また、全ての擬似ＳＲＡＭチップ３１０＿０および３１０＿１の遅延ピンは、いずれに互いに接続しているため、全ての擬似ＳＲＡＭチップ３１０＿０および３１０＿１は、同じ遅延時間を同期的に設置することができる。全ての擬似ＳＲＡＭチップ３１０＿０および３１０＿１にリフレッシュの競合が発生していない状況において、比較的短い遅延時間を同期的に設置することができる。
【００６３】
以下、図６を参照すると、図６は、本発明の１つの実施形態に係るメモリシステムの操作方法のフロー図である。本実施形態のメモリシステムは、複数の擬似ＳＲＡＭチップを含む。ステップＳ６１０において、動作コマンドを受信する。続いて、ステップＳ６２０において、リフレッシュの競合が発生したかどうかを判断し、それに基づいて競合信号を生成する。最後に、ステップＳ６３０において、競合信号を擬似ＳＲＡＭチップに共有して、同じ遅延を同期的に行う。上述した図６のメモリシステムの操作方法のステップ実施の詳細については、上述した複数の実施形態および複数の実施方式において、いずれも詳しく説明してあるため、ここでは繰り返し説明しない。
【００６４】
以上のように、本発明のメモリシステムは、全てのメモリチップが各自の競合情報（競合信号）を共有することができる。全てのメモリチップの遅延時間は同じであるため、ＭＰＣの構造において、可変遅延時間モードを使用し、遅延時間をリアルタイムで調整することにより、メモリチップの実行速度を上げ、且つ制御および操作上の難易度を下げることができる。
【符号の説明】
【００６５】
１００、２００、３００  メモリシステム
１１０＿０、１１０＿１、２１０＿０、２１０＿１、３１０＿０、３１０＿１  擬似ＳＲＡＭチップ
１２０、２２０、３２０  メモリコントローラ
２３０＿０、２３０＿１、３３０＿０、３３０＿１  駆動コントローラ
２４０＿０、２４０＿１、３４０＿０、３４０＿１  出力駆動回路
２５０＿０、２５０＿１、３５０＿０、３５０＿１  受信機
３６０＿０、３６０＿１  出力コントローラ
ＡＣＭＤ、ＡＣＭＤ０、ＡＣＭＤ１  動作コマンド
ＡＤＱ＿０、ＡＤＱ＿１、ＡＤＱ＿Ｃ、ＡＤＱ＿Ｃ０、ＡＤＱ＿Ｃ１  データピン
ＣＦ１＿０、ＣＦ１＿１、ＣＦ２＿０、ＣＦ２＿１  競合信号
ＣＬ１＿０、ＣＬ１＿１、ＣＬ２＿０、ＣＬ２＿１  制御信号
ＣＬ１〜ＣＬ５  サブ制御信号
ＤＱＳ＿０、ＤＱＳ＿１、ＤＱＳ＿Ｃ、ＤＱＳ＿Ｃ０、ＤＱＳ＿Ｃ１  ゲートピン
ＬＴ＿０、ＬＴ＿１  遅延信号
ＬＴＹ＿０、ＬＴＹ＿１  遅延ピン
Ｒ１、Ｒ２  抵抗
Ｔ１〜Ｔ５  トランジスタ
ＶＤＤ  駆動電圧
ＶＳＳ  接地電圧
Ｓ６１０〜Ｓ６３０  ステップ
【要約】
【課題】リフレッシュ競合の情報を全てのメモリチップに共有し、同じ遅延を同期的に行うことのできるメモリシステムおよびその操作方法を提供する。
【解決手段】メモリシステムは、複数の擬似ＳＲＡＭチップおよびメモリコントローラを含む。擬似ＳＲＡＭチップは、互いに接続される。各擬似ＳＲＡＭチップが動作コマンドを受信した時、自身にリフレッシュの競合が発生したかどうかを判断し、それに基づいて競合信号を生成する。メモリコントローラは、競合信号に基づいて、擬似ＳＲＡＭチップを制御する。全ての擬似ＳＲＡＭチップが各自の競合信号を共有し、同じ遅延を同期的に行う。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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