(57)【特許請求の範囲】
【請求項１】
トランジスタで構成され、パッドを介して外部抵抗に接続されるのに適しており、且つ第１制御信号に基づいて、前記トランジスタを制御することによって第１電圧を生成する第１キャリブレーション回路と、
トランジスタで構成された第１バイアス回路と、トランジスタで構成された第２バイアス回路とを含み、前記第１制御信号と第２制御信号とに基づいて前記バイアス回路の前記トランジスタを制御することよって第２電圧を生成し、前記第１制御信号と第３制御信号とに基づいて、前記第２バイアス回路の前記トランジスタを制御することによって第３電圧を生成し、前記第１制御信号、前記第２制御信号、および前記第３制御信号がアナログ信号である、第２キャリブレーション回路と、
前記第１キャリブレーション回路、前記第２キャリブレーション回路に接続され、前記第１電圧、前記第２電圧、および前記第３電圧を第１節点および第２節点に選択的に提供するスイッチ回路と、
前記第１節点および前記第２節点において前記スイッチ回路に接続され、前記第１節点および前記第２節点の電圧をそれぞれ第１基準信号および第２基準信号と比較し、比較結果に基づいて、前記第１制御信号、前記第２制御信号、および前記第３制御信号を生成する制御回路と、
を含み、第１時間区間において、前記スイッチ回路が、前記第１電圧を前記第１節点および前記第２節点に提供し、これによって前記第１制御信号を調整し、
前記第１時間区間の後に続く第２時間区間において、前記スイッチ回路が、前記第２電圧を前記第１節点および前記第２節点に提供し、または前記第２電圧および前記第３電圧をそれぞれ前記第１節点および前記第２節点に提供し、これによって前記第１制御信号と前記第２制御信号を調整するインピーダンスキャリブレーション回路。
【請求項２】
前記スイッチ回路が、まず、前記第１電圧を前記第１節点および前記第２節点に提供し、前記制御回路が、前記第１電圧を前記第１基準信号および前記第２基準信号の電圧と比較して、前記第１制御信号を生成した後、前記第２電圧を前記第１節点および前記第２節点に提供し、前記制御回路が、前記第２電圧を前記第１基準信号および前記第２基準信号の電圧と比較して、前記第２制御信号および前記第３制御信号を生成する請求項１に記載のインピーダンスキャリブレーション回路。
【請求項３】
前記スイッチ回路が、まず、前記第１電圧を前記第１節点および前記第２節点に提供し、前記制御回路が、前記第１電圧を前記第１基準信号および前記第２基準信号の電圧と比較して、前記第１制御信号を生成した後、前記第２電圧および前記第３電圧を前記第１節点および前記第２節点に提供し、前記制御回路が、前記第２電圧および前記第３電圧をそれぞれ前記第１基準信号および前記第２基準信号の電圧と比較して、前記第２制御信号および前記第３制御信号を生成する請求項１に記載のインピーダンスキャリブレーション回路。
【請求項４】
前記キャリブレーション回路が、第１トランジスタを含み、前記第１トランジスタの第１端が、動作電圧を受信し、前記第１の第２端が、パッドに接続され、前記第１トランジスタの制御端子が、前記第１制御信号を受信して、前記第１トランジスタのインピーダンス値を調整し、前記第１トランジスタの第２端が、前記第１電圧を生成する請求項１に記載のインピーダンスキャリブレーション回路。
【請求項５】
前記第２キャリブレーション回路が、
第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタの第１端が、動作電圧を受信し、前記第１トランジスタの第２端が、前記第２トランジスタの第１端に接続され、前記第２トランジスタの第２端が、接地電圧を受信し、前記第１トランジスタおよび前記第２トランジスタの制御端子が、それぞれ前記第１制御信号および前記第２制御信号の第１サブ制御信号を受信する第１バイアス回路と、
第３トランジスタおよび第４トランジスタを含み、前記第３トランジスタの第１端が、前記動作電圧を受信し、前記第３トランジスタの第２端が、前記第４トランジスタの第１端に接続され、前記第４トランジスタの第２端が、前記接地電圧を受信し、前記第３トランジスタおよび前記第４トランジスタの制御端子が、それぞれ前記第１制御信号および前記第２制御信号の第２サブ制御信号を受信する第２バイアス回路と、
を含み、前記第１バイアス回路が、前記第１トランジスタの第２端において、前記第２電圧を生成し、前記第２バイアス回路が、前記第３トランジスタの第２端において、前記第３電圧を生成する請求項１に記載のインピーダンスキャリブレーション回路。
【請求項６】
前記スイッチ回路が、
第１端が、前記パッドに接続されて、前記第１電圧を受信し、第２端が、前記第１節点に接続された第１スイッチと、
第１端が、前記第１バイアス回路に接続されて、前記第２電圧を受信し、第２端が、前記第１節点に接続された第２スイッチと、
第１端が、前記第２バイアス回路に接続されて、前記第３電圧を受信し、第２端が、前記第２節点に接続された第３スイッチと、
第１端が、前記第１節点に接続され、第２端が、前記第２節点に接続された第４スイッチと、
を含む請求項５に記載のインピーダンスキャリブレーション回路。
【請求項７】
前記スイッチ回路が前記第１電圧を前記第１節点および前記第２節点に提供した時、前記第１スイッチおよび前記第４スイッチが導通し、前記第２スイッチおよび前記第３スイッチが切断される請求項６に記載のインピーダンスキャリブレーション回路。
【請求項８】
前記スイッチ回路が前記第２電圧を前記第１節点および前記第２節点に提供した時、前記第１スイッチおよび前記第３スイッチが切断され、前記第２スイッチおよび前記第４スイッチが導通する請求項６に記載のインピーダンスキャリブレーション回路。
【請求項９】
前記スイッチ回路が前記第２電圧および前記第３電圧をそれぞれ前記第１節点および前記第２節点に提供した時、前記第１スイッチおよび前記第４スイッチが切断され、前記第２スイッチおよび前記第３スイッチが導通する請求項６に記載のインピーダンスキャリブレーション回路。
【請求項１０】
前記制御回路が、
第１入力端子が、前記第１節点に接続され、第２入力端子が、前記第１基準信号を受信し、出力端子が、比較結果を生成する第１コンパレータと、
第１入力端子が、前記第２節点に接続され、第２入力端子が、前記第２基準信号を受信し、出力端子が、比較結果を生成する第２コンパレータと、
前記第１コンパレータおよび前記第２コンパレータの出力端子に接続され、前記第１コンパレータおよび前記第２コンパレータの比較結果に基づいて、前記第１制御信号および前記第２制御信号を生成する演算回路と、
を含む請求項６に記載のインピーダンスキャリブレーション回路。
【請求項１１】
前記第２キャリブレーション回路が、さらに、第４制御信号に基づいて、第４電圧を生成し、前記第２キャリブレーション回路が、さらに、
第５トランジスタおよび第６トランジスタを含み、前記第５トランジスタの第１端が、前記動作電圧を受信し、前記第５トランジスタの第２端が、前記第６トランジスタの第１端に接続され、前記第６トランジスタの第２端が、前記接地電圧を受信し、前記第５トランジスタおよび前記第６トランジスタの制御端子が、それぞれ前記第１制御信号および前記第４制御信号を受信する第３バイアス回路を含み、
前記第３バイアス回路が、前記第５トランジスタの第２端において、前記第４電圧を生成する請求項１０に記載のインピーダンスキャリブレーション回路。
【請求項１２】
前記スイッチ回路が、さらに
第１端が、前記前記第３バイアス回路に接続されて、前記第４電圧を受信し、第２端が、前記第３節点に接続された第５スイッチと、
第１端が、前記第１節点に接続され、第２端が、前記第３節点に接続された第６スイッチと、
を含み、前記スイッチ回路が前記第１電圧を前記第１節点および前記第２節点に提供した時、前記第５スイッチが切断されて、前記第６スイッチが導通するため、前記スイッチ回路が、さらに、前記第１電圧を前記第３節点に提供し、
前記スイッチ回路が前記第２電圧を前記第１節点および前記第２節点に提供した時、前記第５スイッチが切断されて、前記第６スイッチが導通するため、前記スイッチ回路が、さらに、前記第２電圧を前記第３節点に提供し、
前記スイッチ回路が前記第２電圧および前記第３電圧をそれぞれ前記第１節点および前記第２節点に提供した時、前記第５スイッチが導通して、前記第６スイッチが切断されるため、前記スイッチ回路が、さらに、前記第４電圧を前記第３節点に提供する請求項１１に記載のインピーダンスキャリブレーション回路。
【請求項１３】
前記制御回路が、さらに、前記第３節点において前記スイッチ回路に接続され、前記制御回路が、前記第３節点の電圧と第３基準信号を比較して、前記第４制御信号を生成し、前記制御回路が、さらに、
第１入力端子が、前記第３節点に接続され、第２入力端子が、前記第３基準信号を受信し、出力端子が、比較結果を生成する第３コンパレータを含み、
前記演算回路が、さらに、前記第３コンパレータの出力端に接続され、前記第３コンパレータの比較結果に基づいて、前記第３制御信号を生成する請求項１２に記載のインピーダンスキャリブレーション回路。
【請求項１４】
前記第１時間区間が、前記第２時間区間よりも先である請求項１に記載のインピーダンスキャリブレーション回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路に関するものであり、特に、インピーダンスキャリブレーション回路に関するものである。
【背景技術】
【０００２】
先行技術において、メモリのインピーダンスキャリブレーション（例えば、ＺＱキャリブレーション）を行う時、メモリは、限られた周期のみを利用してキャリブレーションを行い、メモリの内部インピーダンス値を予め設定したインピーダンスに近くなるまでキャリブレーションを行うことができるが、限られた周期でキャリブレーションを行う場合、キャリブレーションの結果は、通常、精度が不十分で、インピーダンス値に大きな誤差があるため、メモリ装置の内部インピーダンスが規格に符合しない状況が発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリ装置に対してインピーダンスキャリブレーションを行うことのできるインピーダンスキャリブレーション回路を提供する。
【課題を解決するための手段】
【０００４】
本発明の１つのインピーダンスキャリブレーション回路は、第１キャリブレーション回路と、第２キャリブレーション回路と、スイッチ回路と、制御回路とを含む。第１キャリブレーション回路は、パッドを介して外部抵抗に接続されるのに適しており、且つ第１制御信号に基づいて、第１電圧を生成する。第２キャリブレーション回路は、第１制御信号、第２制御信号、および第３制御信号に基づいて、第２電圧および第３電圧を生成する。スイッチ回路は、第１キャリブレーション回路、第２キャリブレーション回路に接続され、スイッチ回路は、第１電圧、第２電圧、および第３電圧を第１節点および第２節点に選択的に提供する。制御回路は、第１節点および第２節点においてスイッチ回路に接続され、制御回路は、第１節点および第２節点の電圧をそれぞれ第１基準信号および第２基準信号と比較し、制御回路は、比較結果に基づいて、第１制御信号、第２制御信号、および第３制御信号を生成する。第１時間区間において、スイッチ回路は、第１電圧を第１節点および第２節点に提供し；第２時間区間において、スイッチ回路は、第２電圧を第１節点および第２節点に提供し、または第２電圧および第３電圧をそれぞれ第１節点および第２節点に提供する。
【発明の効果】
【０００５】
以上のように、本発明のインピーダンスキャリブレーション回路は、複数の比較動作を同時に行うことができるため、インピーダンスキャリブレーションに必要な時間を有効に削減し、インピーダンスキャリブレーションの精度を上げることができる。
【図面の簡単な説明】
【０００６】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【０００７】
【図１】図１Ａは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の概略図である。図１Ｂは、本発明の１つの実施形態のキャリブレーション回路のインピーダンス値および制御信号の電圧関係図である。図１Ｃは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の動作周期概略図である。図１Ｄは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。図１Ｅは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。図１Ｆは、本発明の別の実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。
【図２】図２Ａは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の概略図である。図２Ｂは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。図２Ｃは、本発明の１つの実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。図２Ｄは、本発明の別の実施形態のインピーダンスキャリブレーション回路の時間区間における切換概略図である。
【発明を実施するための形態】
【０００８】
図１Ａは、本発明の１つの実施形態のインピーダンスキャリブレーション回路１の概略図である。インピーダンスキャリブレーション回路１は、キャリブレーション回路１０と、キャリブレーション回路１１と、スイッチ回路１２と、制御回路１３とを含む。キャリブレーション回路１０は、パッドＰＤを介して外部抵抗Ｒｅｘｔに接続されるとともに、制御信号Ｖｃ１を受信して、キャリブレーション回路１０のインピーダンス値を調整することができるため、外部抵抗Ｒｅｘｔとバイアスを行って、電圧Ｖ１を生成することができる。電圧Ｖ１は、スイッチ回路１２を介して制御回路１３に伝送され、制御回路１３は、これに基づいて、キャリブレーション回路１０に伝送された制御信号Ｖｃ１を調整し、キャリブレーション回路１０のインピーダンス値を調整する。キャリブレーション回路１１は、制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３を受信して、キャリブレーション回路１１のインピーダンス値を調整するため、キャリブレーション回路１１は、キャリブレーションを行った制御信号Ｖｃ１に基づいてバイアスを行い、電圧Ｖ２、Ｖ３を生成することができる。制御回路１３は、これに基づいて、キャリブレーション回路１０に伝送された制御信号Ｖｃ２、Ｖｃ３を調整し、キャリブレーション回路１１のインピーダンス値を調整する。さらに、制御回路１３において、複数の比較動作を同時に行って、インピーダンスキャリブレーション回路１がインピーダンスをキャリブレーションする時間を削減することができる。
【０００９】
詳しく説明すると、キャリブレーション回路１０は、トランジスタＰ０を含み、トランジスタＰ０の一端は、動作電圧Ｖｄｄを受信し、且つ他端は、パッドＰＤに接続され、トランジスタＰ０の制御端子は、制御信号Ｖｃ１を受信して、トランジスタＰ０のインピーダンス値を調整する。したがって、トランジスタＰ０は、制御信号Ｖｃ１に基づいて、そのインピーダンス値を調整し、外部抵抗Ｒｅｘｔとバイアスを行った後、対応する電圧Ｖ１を生成する。
【００１０】
キャリブレーション回路１１は、バイアス回路１１０、１１１を含む。バイアス回路１１０は、制御信号Ｖｃ１、Ｖｃ２を受信して、電圧Ｖ２を生成することができ、バイアス回路１１１は、制御信号Ｖｃ１、Ｖｃ３を受信して、電圧Ｖ３を生成することができる。バイアス回路１１０は、トランジスタＰ１、Ｎ１を有する。トランジスタＰ１の一端は、動作電圧Ｖｄｄを受信し、且つ他端は、トランジスタＮ１の一端に接続され、トランジスタＮ１の他端は、接地電圧Ｇｎｄを受信する。トランジスタＰ１、Ｎ１の制御端子は、それぞれ制御信号Ｖｃ１、Ｖｃ２を受信して、トランジスタＰ１、Ｎ１のインピーダンス値を調整する。バイアス回路１１１は、トランジスタＰ２、Ｎ２を有する。トランジスタＰ２の一端は、動作電圧Ｖｄｄを受信し、且つ他端は、トランジスタＮ２の一端に接続され、トランジスタＮ２の他端は、接地電圧Ｇｎｄを受信する。トランジスタＰ２、Ｎ２の制御端子は、それぞれ制御信号Ｖｃ１、Ｖｃ３を受信して、トランジスタＰ２、Ｎ２のインピーダンス値を調整する。したがって、トランジスタＰ１、Ｎ１は、制御信号Ｖｃ１、Ｖｃ２に基づいて、各自のインピーダンス値を調整し、トランジスタＰ１、Ｎ１が互いに接続する節点においてバイアスを行い、電圧Ｖ２を生成することができる。バイアス回路１１１の中のトランジスタＰ２、Ｎ２は、制御信号Ｖｃ１、Ｖｃ３に基づいて、各自のインピーダンス値を調整し、トランジスタＰ２、Ｎ２が互いに接続する節点においてバイアスを行い、電圧Ｖ３を生成することができる。
【００１１】
スイッチ回路１２は、スイッチＳＷ１〜ＳＷ４を有する。スイッチ回路１２は、電圧Ｖ１〜Ｖ３を節点Ａ１、Ａ２に選択的に提供することができる。スイッチＳＷ１は、キャリブレーション回路１０と節点Ａ１の間に接続される。スイッチＳＷ２は、キャリブレーション回路１１内のバイアス回路１１０と節点Ａ１の間に接続される。スイッチＳＷ３は、キャリブレーション回路１１内のバイアス回路１１１と節点Ａ２の間に接続される。スイッチＳＷ４は、節点Ａ１と節点Ａ２の間に接続される。
【００１２】
制御回路１３は、コンパレータＡｍｐ１、Ａｍｐ２、演算回路１３０を含む。コンパレータＡｍｐ１の第１入力端子は、節点Ａ１に接続され、別の入力端子は、基準信号Ｖｒｅｆ１を受信し、且つ出力端子は、２つの入力端子の比較結果Ｃｏｍｐ１を生成する。コンパレータＡｍｐ２の第１入力端子は、節点Ａ２に接続され、別の入力端子は、基準信号Ｖｒｅｆ２を受信し、且つ出力端子は、２つの入力端子の比較結果Ｃｏｍｐ２を生成する。演算回路１３０は、コンパレータＡｍｐ１、Ａｍｐ２に接続されるとともに、比較結果Ｃｏｍｐ１、Ｃｏｍｐ２を受信し、これに基づいて、制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３を生成する。
【００１３】
制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３、および演算回路１３０は、キャリブレーション回路１０、１１の実施形態を組み合わせ、対応する方法で制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３の信号タイプを実現することができる。１つの実施形態において、キャリブレーション回路１０、１１内のトランジスタＰ０、Ｐ１、Ｐ２、Ｎ１、Ｎ２がアナログの制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３を受信した時、演算回路１３０は、Ｄ／Ａコンバータ（Digital-to-Analog Converter, DAC）を含むことができ、演算したデジタル信号をアナログ信号に変換して、キャリブレーション回路１０、１１内のトランジスタＰ０、Ｐ１、Ｐ２、Ｎ１、Ｎ２を調整する。別の実施形態において、トランジスタＰ０、Ｐ１、Ｐ２、Ｎ１、Ｎ２は、互いに並列接続された複数のトランジスタを含んでもよく、互いに並列接続されたトランジスタは、設計により、同じ、または異なるサイズおよび電流駆動能力を有することができ、これに基づいて、演算回路１３０は、対応するコード形式の制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３をビット順序に基づいてトランジスタＰ０、Ｐ１、Ｐ２、Ｎ１、Ｎ２に提供することができる。例を挙げて説明すると、制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３は、ワン・ホット（One-Hot）、サーモメータコード（Thermometer Code）、二進法等であってもよく、あるいはその他の適合するデジタルコード形式であってもよい。したがって、本発明は、制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３の信号タイプを限定しない。
【００１４】
図１Ｂは、本発明の１つの実施形態のキャリブレーション回路１０のインピーダンス値および制御信号Ｖｃ１の電圧関係図である。トランジスタＰ０がアナログの制御信号Ｖｃ１を受信した時、演算回路１３０は、制御信号Ｖｃ１の二進数をアナログ電圧値に変換して、トランジスタＰ０に提供するため、トランジスタＰ０は、対応するインピーダンス値を生成することができる。図１Ｂの左側を参照すると、トランジスタＰ０のインピーダンス値と制御信号Ｖｃ１の変化関係図を示したものであり、図中、縦軸は、トランジスタＰ０のインピーダンス値であり、横軸は、制御信号Ｖｃ１の制御値である。制御信号Ｖｃ１の制御値は、Ｄ／Ａコンバータによって変換され、アナログ電圧を生成してトランジスタＰ０を制御します。制御信号Ｖｃ１の制御値が低い時、トランジスタＰ０のインピーダンスは高いが、制御信号Ｖｃ１の制御値が上がるにつれて、トランジスタＰ０のインピーダンスは、非線形的に下がる。
【００１５】
図１Ｂの中間を参照すると、図１Ｂの左側の破線で囲んだ部分の拡大概略図を示したものであり、制御信号Ｖｃ１の電圧値は、デジタル信号から変換されたものであるため、制御信号Ｖｃ１の制御値は、離散的に分布する。制御信号Ｖｃ１の制御値がＮ-１、Ｎ、Ｎ＋１の時、変換後の対応する電圧値をトランジスタＰ０に提供することによって、トランジスタＰ０は、対応するインピーダンス値を生成することができる。
【００１６】
図１Ｂの右側を参照すると、キャリブレーション回路１０が生成した電圧Ｖ２と制御信号Ｖｃ１の制御値の関係図を示したものである。図１Ｂの中間からわかるように、制御信号Ｖｃ１の制御値が増加するにつれ（つまり、制御信号Ｖｃ１の電圧が増加するにつれ）、トランジスタＰ０のインピーダンスは、対応して減少するため、トランジスタＰ０が外部抵抗Ｒｅｘｔとバイアスを行って生成された電圧Ｖ２は、トランジスタＰ０のインピーダンス値が減少するにつれて上昇する。そのため、制御回路１３は、電圧Ｖ２のレベルに基づいて、トランジスタＰ０のインピーダンス値を判断することができる。
【００１７】
図１Ｃは、本発明の１つの実施形態のインピーダンスキャリブレーション回路１の動作周期概略図である。具体的に説明すると、時間区間Ｔ１０において、インピーダンスキャリブレーション回路１は、回路設定を行うことができ、且つ時間区間Ｔ１１において、インピーダンスキャリブレーション回路１は、回路内部の設定パラメータをキャリブレーションすることができる（例えば、コンパレータの偏差をキャリブレーションする）。時間区間Ｔ１２において、インピーダンスキャリブレーション回路１は、キャリブレーション回路１０に対してキャリブレーション動作を行い、且つ時間区間Ｔ１２の後の時間区間Ｔ１３において、インピーダンスキャリブレーション回路１は、キャリブレーション回路１１に対してキャリブレーション動作を行うことができる。
【００１８】
詳しく説明すると、時間区間Ｔ１２において、制御回路１３は、まず、予め設定した制御信号Ｖｃ１をキャリブレーション回路１０に提供し、キャリブレーション回路１０と外部抵抗Ｒｅｘｔが生成したバイアス電圧Ｖ１に基づいて、制御信号Ｖｃ１を調整する。インピーダンスキャリブレーション回路１は、まず、Ｐ型ＭＯＳトランジスタのインピーダンス値に対してキャリブレーションを行うため、トランジスタＰ０のインピーダンス値を予め設定したインピーダンスまで調整することができる。続いて、時間区間Ｔ１３において、調整された制御信号Ｖｃ１をキャリブレーション回路１１内のバイアス回路１１０、１１１のトランジスタＰ１、Ｐ２に提供し、インピーダンスキャリブレーション回路１は、続いて、Ｎ型ＭＯＳトランジスタのインピーダンス値に対してキャリブレーションを行い、キャリブレーション回路１１が生成した電圧Ｖ２、Ｖ３に基づいて、制御信号Ｖｃ２、Ｖｃ３を調整するため、トランジスタＮ１、Ｎ２のインピーダンス値を予め設定したインピーダンスに近くなるまで調整することができる。言い換えると、時間区間Ｔ１２において、インピーダンスキャリブレーション回路１は、外部抵抗Ｒｅｘｔを介してキャリブレーション回路１０内のＰ型ＭＯＳトランジスタのインピーダンス値に対してキャリブレーションを行い、Ｐ型ＭＯＳトランジスタをキャリブレーションするのに適した制御信号Ｖｃ１を生成することができる。続いて、時間区間Ｔ１３において、キャリブレーションを行った制御信号Ｖｃ１をキャリブレーション回路１１のバイアス回路１１０、１１１内のＰ型トランジスタＰ１、Ｐ２に提供する。インピーダンスキャリブレーション回路１は、時間区間Ｔ１３において、キャリブレーション回路１１に対してキャリブレーションを行い、Ｎ型ＭＯＳトランジスタをキャリブレーションするのに適した制御信号Ｖｃ２、Ｖｃ３を生成することができる。
【００１９】
図１Ｄは、本発明の１つの実施形態のインピーダンスキャリブレーション回路１の時間区間Ｔ１２における切換概略図である。時間区間Ｔ１２において、インピーダンスキャリブレーション回路１は、キャリブレーション回路１０に対してキャリブレーションを行うことができ、且つスイッチ回路１２は、電圧Ｖ１を節点Ａ１、Ａ２に提供することができるため、スイッチ回路１２内のスイッチＳＷ１、ＳＷ４が導通し、ＳＷ２、ＳＷ３が切断される。コンパレータＡｍｐ１は、節点Ａ１において電圧Ｖ１を受信して、基準信号Ｖｒｅｆ１と比較を行うことができ、コンパレータＡｍｐ２は、節点Ａ２において電圧Ｖ２を受信して、基準信号Ｖｒｅｆ２と比較を行うことができる。１つの実施形態において、演算回路１３０は、二分法により制御信号Ｖｃ１および基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を調整して、トランジスタＰ０のインピーダンス値を予め設定したインピーダンスに近くなるまで調整することができる。例を挙げて説明すると、演算回路１３０は、まず、予め設定した制御信号Ｖｃ１電圧（例えば、動作電圧Ｖｄｄの半分）によりトランジスタＰ０のインピーダンス値を設定して、電圧Ｖ１を生成し、電圧Ｖ１と基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を比較した後、制御信号Ｖｃ１および基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を再帰的に調整することにより、時間区間Ｔ１２において適切な制御信号Ｖｃ０を生成し、トランジスタＰ０のインピーダンス値を調整することができる。したがって、本実施形態において、制御回路１３は、時間区間Ｔ１２において、複数の比較動作を同時に行って、電圧Ｖ１と複数の基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を比較し、トランジスタＰ０のインピーダンス値を調整するのに必要な周期を減らすことができるため、インピーダンスキャリブレーション回路１の速度を有効に速めることができる。
【００２０】
図１Ｅは、本発明の１つの実施形態のインピーダンスキャリブレーション回路１の時間区間Ｔ１３における切換概略図である。本実施形態において、スイッチ回路１２は、時間区間Ｔ１３において、電圧Ｖ２を節点Ａ１、Ａ２に伝送することができるため、スイッチ回路１２内のスイッチＳＷ２、ＳＷ４が導通し、ＳＷ１、ＳＷ３が切断され、コンパレータＡｍｐ１、Ａｍｐ２は、節点Ａ１、Ａ２において電圧Ｖ２を受信することができ、コンパレータＡｍｐ１、Ａｍｐ２は、電圧Ｖ２をそれぞれ基準信号Ｖｒｅｆ１、Ｖｒｅｆ２と比較することができる。本実施形態において、制御回路１３は、トランジスタＰ０をキャリブレーションする方法と類似する方法により、再帰的な比較動作を行って制御信号Ｖｃ２および基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を調整し、それにより、時間区間Ｔ１３において適切な制御信号Ｖｃ２を生成して、トランジスタＮ１のインピーダンス値を予め設定したインピーダンスに近くなるまで調整することができる。したがって、本実施形態において、制御回路１３は、時間区間Ｔ１３において、複数の比較動作を同時に行って、キャリブレーション回路１１内のバイアス回路１１０が生成した電圧Ｖ２と複数の基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を比較し、トランジスタＮ１、Ｎ２のインピーダンス値を調整するのに必要な周期を減らすことができるため、インピーダンスキャリブレーション回路１の速度を有効に速めることができる。
【００２１】
また、図１Ｆは、本発明の別の実施形態のインピーダンスキャリブレーション回路１の時間区間Ｔ１３における切換概略図である。本実施形態において、スイッチ回路１２は、時間区間Ｔ１３において、電圧Ｖ２を節点Ａ１に伝送し、且つ電圧Ｖ３を節点Ａ２に伝送することができるため、スイッチ回路１２内のスイッチＳＷ２、ＳＷ３が導通し、ＳＷ１、ＳＷ４が切断され、コンパレータＡｍｐ１は、電圧Ｖ２を受信して、基準信号Ｖｒｅｆ１と比較することができ、コンパレータＡｍｐ２は、電圧Ｖ３を受信して、基準信号Ｖｒｅｆ２と比較することができる。この時、コンパレータＡｍｐ１、Ａｍｐ２が受信する基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を同じ電圧レベルに切り換えて、電圧Ｖ２、Ｖ３と比較することができる。本実施形態において、制御回路１３は、予め設定した制御信号Ｖｃ２、Ｖｃ３によりトランジスタＮ１、Ｎ２のインピーダンス値を設定して、電圧Ｖ２、Ｖ３を生成してから、再帰的な比較動作を行って、制御信号Ｖｃ２、Ｖｃ３および基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を調整することができ、それにより、時間区間Ｔ１３において適切な制御信号Ｖｃ２、Ｖｃ３を生成して、トランジスタＮ１、Ｎ２のインピーダンス値を予め設定したインピーダンスに近くなるまで調整することができる。したがって、本実施形態において、制御回路１３は、時間区間Ｔ１３において、複数の比較動作を同時に行い、キャリブレーション回路１１内のバイアス回路１１０が生成した電圧Ｖ２、Ｖｃ３と同じレベルの基準信号Ｖｒｅｆ１、Ｖｒｅｆ２を比較することができるため、インピーダンス値をキャリブレーションする時間を有効に減らすことができる。
【００２２】
図２Ａは、本発明の１つの実施形態のインピーダンスキャリブレーション回路２の概略図である。インピーダンスキャリブレーション回路２とインピーダンスキャリブレーション回路１の区別は、インピーダンスキャリブレーション回路２のキャリブレーション回路２１、スイッチ回路２２、および制御回路２３が、それぞれインピーダンスキャリブレーション回路１のキャリブレーション回路１１、スイッチ回路１２、および制御回路１３と置き換えられたことである。インピーダンスキャリブレーション回路２は、キャリブレーション回路１０、２１、スイッチ回路２２、および制御回路２３を含む。インピーダンスキャリブレーション回路２において、インピーダンスキャリブレーション回路１と同じ部材については、以降、同じ符号で表示するため、関連内容については上述した関連段落を参照されたい。
【００２３】
詳しく説明すると、キャリブレーション回路２１は、バイアス回路１１０、１１１、２１２を含む。キャリブレーション回路２１は、バイアス回路２１２を介して電圧Ｖ４を生成することができる。バイアス回路２１２は、トランジスタＰ３、Ｎ３を含む。トランジスタＰ３の一端は、動作電圧Ｖｄｄを受信し、且つ他端は、トランジスタＮ３の一端に接続され、トランジスタＮ３の他端は、接地電圧Ｇｎｄを受信する。トランジスタＰ３、Ｎ３の制御端子は、それぞれ制御信号Ｖｃ１、Ｖｃ４を受信して、トランジスタＰ３、Ｎ３のインピーダンス値を調整する。トランジスタＰ３、Ｎ３は、互いに接続された節点により電圧Ｖ４を生成することができる。
【００２４】
スイッチ回路２２は、スイッチＳＷ１〜ＳＷ４を含む他に、スイッチＳＷ５、ＳＷ６を含む。スイッチＳＷ５は、キャリブレーション回路２１内のバイアス回路２１２と節点Ａ３の間に接続される。スイッチＳＷ６は、節点Ａ１と節点Ａ３の間に接続される。
【００２５】
制御回路２３は、コンパレータＡｍｐ１、Ａｍｐ２、Ａｍｐ３、演算回路２３０を含む。コンパレータＡｍｐ３の第１入力端子は、節点Ａ３に接続され、別の入力端子は、基準信号Ｖｒｅｆ３を受信し、且つ出力端子は、２つの入力端子の比較結果Ｃｏｍｐ３を生成する。演算回路２３０は、比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３を受信し、これに基づいて、制御信号Ｖｃ１、Ｖｃ２、Ｖｃ３、Ｖｃ４を生成し、インピーダンスキャリブレーション回路２のインピーダンス値を調整することができる。
【００２６】
図１Ｂおよび図２Ａを合わせて参照し、インピーダンスキャリブレーション回路２のキャリブレーション過程を理解しやすくする。具体的に説明すると、インピーダンスキャリブレーション回路２は、時間区間Ｔ１０において、設定を行い、且つ時間区間Ｔ１１において、設定パラメータをキャリブレーションし（例えば、コンパレータの偏差をキャリブレーションし）、時間区間Ｔ１１の後の時間区間Ｔ１２において、キャリブレーション回路１０に対してキャリブレーションを行い、且つ時間区間Ｔ１２の後の時間区間Ｔ１３において、キャリブレーション回路１１に対してキャリブレーションを行うことができる。詳しく説明すると、インピーダンスキャリブレーション回路２は、時間区間Ｔ１２において、外部抵抗Ｒｅｘｔに基づいて、キャリブレーション回路１０に対してキャリブレーションを行い、Ｐ型ＭＯＳトランジスタをキャリブレーションするのに適した制御信号Ｖｃ１を生成することができる。キャリブレーションを行った制御信号Ｖｃ１に基づいて、バイアス回路１１０、１１１、２１２内のＰ型トランジスタＰ０、Ｐ１、Ｐ２、Ｐ３を設定する。インピーダンスキャリブレーション回路２は、時間区間Ｔ１２の後の時間区間Ｔ１３において、キャリブレーション回路２１に対してキャリブレーションを行い、Ｎ型ＭＯＳトランジスタをキャリブレーションするのに適した制御信号Ｖｃ２、Ｖｃ３、Ｖｃ４を生成することができる。
【００２７】
図２Ｂは、本発明の１つの実施形態のインピーダンスキャリブレーション回路２の時間区間Ｔ１２における切換概略図である。時間区間Ｔ１２において、インピーダンスキャリブレーション回路２は、キャリブレーション回路１０に対してキャリブレーションを行うことができ、スイッチ回路２２は、電圧Ｖ１を節点Ａ１、Ａ２、Ａ３に提供することができるため、スイッチ回路２２内のスイッチＳＷ１、ＳＷ４、ＳＷ６が導通し、ＳＷ２、ＳＷ３、ＳＷ５が切断される。コンパレータＡｍｐ１、Ａｍｐ２、Ａｍｐ３は、それぞれＡ１、Ａ２、Ａ３により各自の受信端において電圧Ｖ１を受信し、それぞれ基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３と比較することにより、比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３を生成して、再帰的な二分法により制御信号Ｖｃ１を判断することができる。
【００２８】
具体的に説明すると、本実施形態の制御信号Ｖｃ１は、６つの制御ビットを有することができ、時間区間Ｔ１２の第１周期において、制御回路２３は、制御信号Ｖｃ１を〔１０００００〕に設定することができ、コンパレータに提供された基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３をそれぞれ１／４Ｖｄｄ、１／２Ｖｄｄ、３／４Ｖｄｄに設定して、コンパレータＡｍｐ１〜Ａｍｐ３の第１周期の比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３により、制御信号Ｖｃ１の前２つのビットを判断することができる。続いて、制御信号Ｖｃ１が判断した前２つのビットに基づいて、基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を対応する電圧レベルまで調整して、制御信号Ｖｃ１の次の２つのビットを判断する。このように再帰的に動作を行って、インピーダンスキャリブレーション回路２は、３つの周期のみで６つのビットの制御信号Ｖｃ１を正確に判断することができる。
【００２９】
また、図２Ｂには図示されていないが、インピーダンスキャリブレーション回路２は、時間区間Ｔ１２の後、キャリブレーション回路１１の制御信号Ｖｃ１に対して微調整の比較動作を別に行うことができる。詳しく説明すると、制御回路２３は、二分法により、制御信号Ｖｃ１を調整して、調整したいターゲットインピーダンス値が制御信号Ｖｃ１の二進数（例えば、〔０１００１０〕）と制御信号Ｖｃ１の二進数に１を足した数（例えば、〔０１００１１〕）の範囲の間に入るまで、トランジスタＰ０のインピーダンス値を調整したいターゲットインピーダンス値に近づけることができる。ただし、デジタル形式の制御信号Ｖｃ１がトランジスタＰ０のインピーダンス値を調整する時は、制御信号Ｖｃ１の解析度が制限されるため、ターゲットインピーダンス値が制御信号Ｖｃ１に近づいたかどうか、あるいは制御信号Ｖｃ１の二進数に１を足した数に近づいたかどうかを判断することができない。したがって、インピーダンスキャリブレーション回路２は、時間区間Ｔ１２の後に、別の微調整の比較動作を行うことによって、インピーダンスキャリブレーション回路２の精度をさらに改善することができる。
【００３０】
詳しく説明すると、制御回路１３は、基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を調整して、三者の差値を電圧最小解析度の半分にすることができる。例を挙げて説明すると、Ｖｒｅｆ１の電圧は、Ｖｄｄ／２−ＶLSB／２に設定することができ、Ｖｒｅｆ２の電圧は、Ｖｄｄ／２に設定することができ、Ｖｒｅｆ３の電圧は、Ｖｄｄ／２＋ＶLSB／２に設定することができる。このようにして、制御回路１３は、２つの別の周期により、制御信号Ｖｃ１の最下位ビット（Least Significant Bit, LSB）を調整することができ、第１周期において、制御信号Ｖｃ１を時間区間Ｔ１２が生成した二進数に設定するとともに、解析度を２倍にした基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３と比較を行う。第２周期において、制御信号Ｖｃ１を時間区間Ｔ１２が生成した二進数に１を加えた数に設定するとともに、解析度を２倍にした基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３と比較を行う。したがって、制御回路１３は、２つの別の周期により、制御信号Ｖｃ１の最下位ビットをさらに正確に設定することができ、トランジスタＰ０のインピーダンス値をキャリブレーションして、ターゲットインピーダンス値にさらに近づけることができる。
【００３１】
図２Ｃは、本発明の１つの実施形態のインピーダンスキャリブレーション回路２の時間区間Ｔ１３における切換概略図である。時間区間Ｔ１３において、インピーダンスキャリブレーション回路２は、キャリブレーション回路１１に対してキャリブレーションを行うことができ、スイッチ回路２２は、電圧Ｖ２をＡ１、Ａ２、Ａ３に提供することができるため、スイッチ回路２２内のスイッチＳＷ２、ＳＷ４、ＳＷ６が導通し、ＳＷ１、ＳＷ３、ＳＷ５が切断される。コンパレータＡｍｐ１、Ａｍｐ２、Ａｍｐ３は、それぞれ節点Ａ１、Ａ２、Ａ３により各自の受信端において電圧Ｖ２を受信して、それぞれ基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３と比較し、それにより、比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３を生成することができる。制御回路２３０は、二分法により、各周期の比較において制御信号Ｖｃ２の２つのビットを判断することができる。
【００３２】
具体的に説明すると、制御信号Ｖｃ２の生成過程は、上述した段落の制御信号Ｖｃ１に関する生成過程と類似しており、時間区間Ｔ１３の第１周期において、制御回路２３は、制御信号Ｖｃ２を〔１０００００〕に設定することができ、コンパレータに提供された基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３をそれぞれ１／４Ｖｄｄ、１／２Ｖｄｄ、３／４Ｖｄｄに設定して、コンパレータＡｍｐ１〜Ａｍｐ３の第１周期の比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３により、制御信号Ｖｃ２の前２つのビットを判断することができる。制御信号Ｖｃ２が判断した前２つのビットに基づいて、基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を対応する電圧レベルまで調整して、制御信号Ｖｃ２の次の２つのビットを判断する。このように再帰的に動作を行って、インピーダンスキャリブレーション回路２は、３つの周期のみで６つのビットの制御信号Ｖｃ２を正確に判断することができる。
【００３３】
また、図２Ｄは、本発明の別の実施形態のインピーダンスキャリブレーション回路２の時間区間における切換概略図である。本実施形態において、インピーダンスキャリブレーション回路２は、キャリブレーション回路２１に対してキャリブレーションを行うことができる。本実施形態において、スイッチ回路２２は、電圧Ｖ２を節点Ａ１に伝送し、電圧Ｖ３を節点Ａ２に伝送し、且つ電圧Ｖ４を節点Ａ３に伝送することができるため、スイッチ回路２２内のスイッチＳＷ２、ＳＷ３、ＳＷ５が導通し、ＳＷ１、ＳＷ４、ＳＷ６が切断される。コンパレータＡｍｐ１は、電圧Ｖ２を受信して基準信号Ｖｒｅｆ１と比較することができ、コンパレータＡｍｐ２は、電圧Ｖ３を受信して基準信号Ｖｒｅｆ２と比較することができ、コンパレータＡｍｐ３は、電圧Ｖ４を受信して基準信号Ｖｒｅｆ３と比較することができる。この時、コンパレータＡｍｐ１、Ａｍｐ２、Ａｍｐ３が受信する基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を同じ電圧レベルに切り換えて、電圧Ｖ２、Ｖ３、Ｖ４と比較することができる。
【００３４】
具体的に説明すると、時間区間Ｔ１３の第１周期において、制御回路２３は、制御信号Ｖｃ２、Ｖｃ３、Ｖｃ４を〔０１００００〕、〔１０００００〕、〔１１００００〕に設定することができ、コンパレータに提供された基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は、いずれも１／２Ｖｄｄに設定することができる。コンパレータＡｍｐ１〜Ａｍｐ３の第１周期の比較結果Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３により、制御信号Ｖｃ１〜Ｖｃ３の前２つのビットを判断し、基準信号Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を対応する電圧レベルまでさらに調整して、制御信号Ｖｃ２〜Ｖｃ４の次の２つのビットを判断することができる。このように再帰的に動作を行って、インピーダンスキャリブレーション回路２は、３つの周期のみで６つのビットの制御信号Ｖｃ２Ｖｃ４を正確に判断することができる。
【００３５】
以上のように、本発明のインピーダンスキャリブレーション回路、スイッチ回路、および演算回路の動作は、複数の比較動作を同時に行うことができるため、インピーダンス値をキャリブレーションする速度を有効に速め、キャリブレーションの精度を上げることができる。
【符号の説明】
【００３６】
１、２  インピーダンスキャリブレーション回路
１０、１１、２１  キャリブレーション回路
１２、２２  スイッチ回路
１３、２３  制御回路
１１０、１１１、２１０、２１１、２１２  バイアス回路
１３０、２３０  演算回路
Ａ１、Ａ２、Ａ３  節点
Ａｍｐ１、Ａｍｐ２  コンパレータ
Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３  比較結果
Ｇｎｄ  接地電圧
Ｎ１、Ｎ２、Ｎ３、Ｐ０、Ｐ１、Ｐ２、Ｐ３  トランジスタ
ＰＤ  パッド
Ｒｅｘｔ  外部抵抗
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６  スイッチ
Ｖ１、Ｖ２、Ｖ３、Ｖ４  電圧
Ｖｃ１、Ｖｃ２、Ｖｃ３、Ｖｃ４  制御信号
Ｖｄｄ  動作電圧
Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３  基準信号
【要約】      （修正有）【課題】メモリ装置に対してインピーダンスキャリブレーションを行うことのできるインピーダンスキャリブレーション回路を提供する。【解決手段】インピーダンスキャリブレーション回路１は、第１キャリブレーション回路１０と、第２キャリブレーション回路１１と、スイッチ回路１２と、制御回路１３と、を含む。第１キャリブレーション回路は、パッドＰＤを介して外部抵抗Ｒｅｘｔに接続されるのに適しており、第１電圧Ｖ１を生成する。第２キャリブレーション回路は、第２電圧Ｖ２及び第３電圧Ｖ３を生成する。スイッチ回路は、第１及び第２キャリブレーション回路に接続される。スイッチ回路は、第１、第２及び第３電圧を第１接点Ａ１及び第２節点Ａ２に選択的に提供する。制御回路は、第１及び第２節点に接続される。制御回路は、第１及び第２節点の電圧に基づいて、第１制御信号Ｖｃ１、第２制御信号Ｖｃ２及び第３制御信号Ｖｃ３を生成する。【選択図】図１Ａ【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
0006916929.tif 000008
【図２Ｂ】
0006916929.tif 000009
【図２Ｃ】
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【図２Ｄ】
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