(57)【特許請求の範囲】
【請求項１】
ディスプレイであって、
基板と、
画素のアレイであって、第１及び第２の有機発光ダイオード画素を含み、前記第１の有機発光ダイオード画素は、前記基板上に第１のパターン化された電極を含み、前記第２の有機発光ダイオード画素は、前記基板上に第２のパターン化された電極を含む、画素のアレイと、
前記基板上の画素定義層であって、前記第１のパターン化された電極と前記第２のパターン化された電極との間に介在し、前記画素定義層は第１の材料層、第２の材料層、及び第３の材料層を含み、前記第１の材料層は前記第１のパターン化された電極と前記第２の材料層との間に介在しており、前記第２の材料層は前記第１の材料層と前記第３の材料層との間に介在しており、前記第１の材料層は、前記第１のパターン化された電極の上面に対して第１の角度を成す第１の側壁を有し、前記第２の材料層は、前記第１のパターン化された電極の前記上面に対して第２の角度を成す第２の側壁を有し、前記第３の材料層は、前記第１のパターン化された電極の前記上面に対して第３の角度を成す、第３の側壁を有し、前記第１の角度は９０度未満であり、前記第２の角度は９０度より大きく、前記第３の角度は９０度未満である、画素定義層と、
横方向導電層であって、前記画素定義層の上に形成されており、前記第１の有機発光ダイオード画素の一部を形成する第１の部分と、前記第２の有機発光ダイオード画素の一部を形成する第２の部分とを有し、前記第１の部分は、前記画素定義層によって形成された前記横方向導電層内の少なくとも１つの不連続部によって前記第２の部分から電気的に絶縁されている、横方向導電層と、を備えるディスプレイ。
【請求項２】
前記横方向導電層は、前記画素定義層、前記第１のパターン化された電極、及び前記第２のパターン化された電極の上に、かつ直接接触して形成されている、請求項１に記載のディスプレイ。
【請求項３】
前記横方向導電層の上に形成された発光層と、
前記発光層の上に形成された共通電極と、を更に備える、請求項２に記載のディスプレイ。
【請求項４】
前記第１の材料層は前記第３の材料層と同じ材料で形成され、前記第１の材料層は前記第２の材料層とは異なる材料で形成されている、請求項１に記載のディスプレイ。
【請求項５】
前記第１の材料層は二酸化ケイ素で形成され、前記第２の材料層は窒化ケイ素から形成され、前記第３の材料層は二酸化ケイ素から形成されている、請求項４に記載のディスプレイ。
【請求項６】
前記第１の角度は３０度であり、前記第２の角度は１００度であり、前記第３の角度は６０度である、請求項１に記載のディスプレイ。
【請求項７】
前記不連続部を有する前記横方向導電層はホール層であり、前記ディスプレイは発光層、電子層、及びカソード層をさらに含み、前記発光層、前記電子層、及び前記カソード層の全てが前記第１の有機発光ダイオード画素と前記第２の有機発光ダイオード画素の両方の部分を形成し、前記第１の有機発光ダイオード画素と前記第２の有機発光ダイオード画素との間に連続して、前記発光層、前記電子層、及び前記カソード層の全てが形成されている、請求項１に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、参照によりその全体が本明細書に組み込まれる、２０１７年５月１７日出願の仮特許出願第６２／５０７，６４６号及び２０１８年２月２６日に出願された仮特許出願第６２／６３５，４３３号に対する優先権を主張するものである。
本出願は、概して電子デバイスに関し、より具体的には、ディスプレイを有する電子デバイスに関する。
【背景技術】
【０００２】
電子デバイスは、多くの場合、ディスプレイを含む。例えば、電子デバイスは、有機発光ダイオード画素に基づいた有機発光ダイオード（ＯＬＥＤ）ディスプレイを有してよい。このタイプのディスプレイでは、各画素は、発光ダイオードと、光を生成するために、発光ダイオードへの信号の印加を制御する薄膜トランジスタとを含む。発光ダイオードは、アノードとカソードの間に配置されたＯＬＥＤ層を含んでよい。
【０００３】
有機発光ダイオードディスプレイ内の所与の画素から光を放射するために、所与の画素のアノードに電圧を印加することができる。理想的には、所与の画素のアノードにおける電圧は、任意の隣合う画素に影響を与えない。しかしながら、アノード上のＯＬＥＤ層の導電性は、所与の画素のアノードから隣接する画素のアノードへの横方向導電を可能にしてしまいかねない。これにより、隣接する「オン」画素の漏れが原因で、名目上の「オフ」画素が光を放射できるようになる画素クロストークを引き起こす可能性がある。画素クロストークは、表示性能を劣化させ、得られた画像内の色ずれを生じさせる。
【０００４】
ディスプレイの解像度を増大させるために、ディスプレイ内の画素間の距離を低減することが望ましい場合がある。しかしながら、ＯＬＥＤ層を通る横方向導電による画素クロストークは、画素間の距離が減少するにつれて悪化し得る。
【０００５】
したがって、電子デバイスのための改善されたディスプレイを提供することができることが望ましい。
【発明の概要】
【０００６】
電子デバイスは、有機発光ダイオードディスプレイなどのディスプレイを設けることができる。有機発光ダイオード（ＯＬＥＤ）ディスプレイは、カソードとアノードの間に介在したＯＬＥＤ層をそれぞれ有する有機発光ダイオード画素のアレイを設けることができる。
【０００７】
各有機発光ダイオード画素はそれぞれ対応するアノードを設けることができる。各有機発光ダイオード画素のアノードに電圧を印加して、各有機発光ダイオード画素からの光の放射量を制御することが可能である。ホール注入層及びホール輸送層などのアノードの上に形成されたＯＬＥＤ層は導電性であってよい。ＯＬＥＤ層の導電性は、漏れ電流がディスプレイ内の隣合うアノード間を通過することを可能にしてしまいかねない。
【０００８】
ディスプレイ内での漏れ電流及び付随するクロストークを低減するために、ディスプレイ内の隣合うアノード間に構造体を配置することができる。例えば、バイアス電圧に結合された導電性コンタクトを、ディスプレイ内の隣接するアノード間に介在させてよい。あるいは、Ｔ字型又はテーパ状の構造体を、ディスプレイ内の隣接するアノードの間に介在させてもよい。ＯＬＥＤ層が堆積されると、Ｔ字型又はテーパ状の構造体がＯＬＥＤ層の連続性を中断し、漏れ電流が隣接するアノード間を通過することを防止し得る。ＯＬＥＤ層の連続性を中断する別の方法は、ＯＬＥＤ層を堆積させる前に、下敷きとなる基板内にトレンチを形成するというものである。
【０００９】
ディスプレイ内の隣接するアノード間に介在する画素定義層を使用してＯＬＥＤ層の連続性を中断し、隣接するアノード間を漏れ電流が通過することを防止できる。画素定義層は、ＯＬＥＤ層の連続性を中断するための急勾配の側壁を設けることができる。画素定義層は、ＯＬＥＤ層の連続性を中断するために下部切取り部を有する側壁を設けることができる。画素定義層は、所望の側壁面のエッチングを可能にするべく、複数の材料層で形成されてよい。画素定義層は、ＯＬＥＤ層の連続性を中断するために、複数の曲線を有する側壁面を設けてよい。
【００１０】
エネルギー源を使用して、ＯＬＥＤ層をエネルギーに露出させてＯＬＥＤ層を損傷させ、ＯＬＥＤ層の露出部分の導電性を低減することができる。フッ素化自己整合単層をＯＬＥＤ層の下に形成して、ＯＬＥＤ層を選択的に障害させ、影響を受けた部分の導電性を低減させることができる。
【００１１】
各有機発光ダイオード画素は、バイアス電圧に結合した漏れ電流制御トランジスタを含んでよい。有機発光ダイオード画素の発光トランジスタがアサートされると、漏れ電流制御トランジスタがアサートされて、ディスプレイ内のクロストークを防止することができる。
【００１２】
バイアス電圧に結合し、ゲート誘電体によって覆われた制御ゲートを使用して、ディスプレイ上の隣接するアノード間の漏れ電流チャネルを遮断する有機薄膜トランジスタを形成することができる。制御ゲートは画素定義層によってオーバラップされても、又は画素定義層内に埋め込まれてもよい。
【００１３】
ディスプレイの効率を高めるために、パターン化されたアノードの下に形成された反射層をディスプレイに設けることができる。向上した効率を維持しつつ横方向の漏れを低減するために、パターン化されたアノードのサイズを低減してもよい。
【図面の簡単な説明】
【００１４】
【図１】一実施形態に係る、ディスプレイを有する例示的な電子デバイスの概略図である。
【００１５】
【図２】一実施形態に係る、例示的なディスプレイの概略図である。
【００１６】
【図３】一実施形態に係る、例示的な画素回路の図である。
【００１７】
【図４】一実施形態に係る、隣接するアノード間の横方向の電流漏れを示す例示的な有機発光ダイオードディスプレイの断面側面図である。
【００１８】
【図５】一実施形態に係る、有機発光ダイオードの異なる層を示す例示的な有機発光ダイオードディスプレイの断面側面図である。
【００１９】
【図６】一実施形態に係る、有機発光ダイオードディスプレイ用のパターン化されたホール層を形成する例示的な方法を示す。
【００２０】
【図７】一実施形態に係る、導電性を低減し、横方向の電流漏れを低減するために、マスキング層を介してホール層の一部をエネルギーに選択的に露出させる例示的な方法を示す。
【００２１】
【図８】一実施形態に係る、導電性を低減し、横方向の電流漏れを低減するために、マスキング層なしでホール層の一部をエネルギーに選択的に露出させる例示的な方法を示す。
【００２２】
【図９】は、一実施形態に係る、導電性を低減し、横方向の電流漏れを低減するために、ホール層の各部分を選択的に障害させるために、フッ素化自己整合単層を使用する例示的な方法を示す。
【００２３】
【図１０】一実施形態に係る、漏れ電流制御トランジスタを有する例示的な画素回路の図である。
【００２４】
【図１１】一実施形態に係る、図１０の画素などの漏れ電流制御トランジスタを有する例示的な画素回路の動作を示すタイミング図である。
【００２５】
【図１２】一実施形態に係る、ディスプレイ内の隣接するアノード間に介在するバイアス電圧に結合された導電性コンタクトを有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００２６】
【図１３】一実施形態に係る、ＯＬＥＤ層の連続性を中断するために基板内に形成されたトレンチを有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００２７】
【図１４】一実施形態に係る、隣接するアノード間に介在するＴ字型の構造体を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００２８】
【図１５】一実施形態に係る、隣接するアノード間に介在するテーパ状絶縁構造体を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００２９】
【図１６】一実施形態に係る、有機発光ダイオード層の連続性を中断する画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３０】
【図１７】一実施形態に係る、有機発光ダイオード層の連続性を中断するための急勾配の側壁を有する画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３１】
【図１８】一実施形態に係る、有機発光ダイオード層の連続性を中断するために下部切取り部を有する画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３２】
【図１９】一実施形態に係る、有機発光ダイオード層の連続性を中断する側壁面を形成している複数の層を有する画素定義層を設けた例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３３】
【図２０】一実施形態に係る、有機発光ダイオード層の連続性を中断する曲線を有する側壁面を有する画素定義層を設けた例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３４】
【図２１】一実施形態に係る、横方向の漏れを排除するために、アノードコンタクトと同一平面上にあって、ｐ型電界効果トランジスタ（ＦＥＴ）を形成する制御ゲートを有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３５】
【図２２】一実施形態に係る、横方向の漏れを排除するために、アノードと同一平面上にあって、ｐ型電界効果トランジスタ（ＦＥＴ）を形成する制御ゲートを有する、例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３６】
【図２３】一実施形態に係る、横方向の漏れを排除するために、画素定義層によって覆われ、ｐ型有機薄膜トランジスタ（ＴＦＴ）を形成する制御ゲートを有する例示的な有機発光ダイオードディスプレイの側断面図である。
【００３７】
【図２４】一実施形態に係る、横方向の漏れを排除するために、画素定義層内に埋め込まれ、かつ正バイアス電圧を受信する制御ゲートを有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【００３８】
【図２５】一実施形態に係る、グリッド内に配置された制御ゲートを示す例示的な有機発光ダイオードディスプレイの平面図である。
【００３９】
【図２６】一実施形態に係る、列状に配設された制御ゲートを示す例示的な有機発光ダイオードディスプレイの平面図である。
【００４０】
【図２７】一実施形態に係る、画素の効率を高めるために使用される反射層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。
【発明を実施するための形態】
【００４１】
図１に、ディスプレイが提供され得るタイプの例示的な電子デバイスを示す。電子デバイス１０は、ラップトップコンピュータ、組み込み型コンピュータを含むコンピュータモニタ、タブレットコンピュータ、セルラー電話機、メディアプレーヤ、又は他のハンドヘルド型若しくはポータブル型の電子デバイスなどのコンピューティングデバイス、腕時計型デバイス、ペンダント型デバイス、ヘッドホン型若しくはイヤホン型デバイス、眼鏡若しくはユーザの頭部に装着される他の機器内に組み込まれたデバイス、又は他のウェアラブル若しくは小型のデバイスなどのより小さいデバイス、ディスプレイ、組み込み型コンピュータを含むコンピュータディスプレイ、組み込み型コンピュータを含まないコンピュータディスプレイ、ゲーミングデバイス、ナビゲーションデバイス、キオスク若しくは自動車内にディスプレイを有する電子機器が取り付けられたシステムなどの組み込み型システム、あるいは他の電子機器とすることができる。電子デバイス１０は、一対の眼鏡（例えば、支持フレーム）の形状を有してもよく、ヘルメット形状を有する筐体を形成してもよく、あるいはヘッド上又はユーザの眼の近くに１つ以上のディスプレイの構成要素を装着及び固定するのに役立つ他の構成を有してもよい。
【００４２】
図１に示すように、電子デバイス１０は、デバイス１０の動作をサポートするための制御回路１６を含むことができる。制御回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又はソリッドステートドライブを形成するように構成された他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路を使用して、デバイス１０の動作を制御することができる。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声チップ、特定用途向け集積回路などに基づくことができる。
【００４３】
入出力デバイス１２などのデバイス１０内の入出力回路は、デバイス１０へデータを供給することを可能にし、デバイス１０から外部デバイスへデータを提供することを可能にするために使用できる。入出力デバイス１２は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、また、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。
【００４４】
入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含むことができる。ディスプレイ１４は、ユーザからのタッチ入力を蓄積するタッチセンサを含むタッチスクリーンディスプレイとすることができ、又はディスプレイ１４は、タッチセンシティブでなくてもよい。ディスプレイ１４に対するタッチセンサは、容量性タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサの配置に基づくものとすることができる。ディスプレイ１４に対するタッチセンサは、ディスプレイ１４の画素を有する共通のディスプレイ基板上に形成された電極で形成することができ、又はディスプレイ１４の画素にオーバラップする別個のタッチセンサパネルで形成することができる。所望であれば、ディスプレイ１４は、タッチセンシティブでなくてもよい（すなわち、タッチセンサを省略することができる）。電子デバイス１０内のディスプレイ１４は、ユーザが典型的な視点から目線を逸らさずにビューイングできるヘッドアップディスプレイであっても、又はユーザの頭部に装着されるデバイスに組み込まれたヘッドマウントディスプレイであってもよい。所望であれば、ディスプレイ１４は、ホログラムを表示するために用いられるホログラフィックディスプレイであってもよい。
【００４５】
制御回路１６を用いて、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０で実行することができる。デバイス１０の動作中、制御回路１６上で実行中のソフトウェアは、ディスプレイ１４上に画像を表示することができる。
【００４６】
図２は、例示的なディスプレイの図である。図２に示すように、ディスプレイ１４は、基板層２６などの層を含むことができる。層２６などの基板層は、矩形で平坦な材料層あるいは他の形状（例えば、１つ以上の湾曲した及び／又は直線のエッジをもつ円形形状又は他の形状）をもつ材料層で形成され得る。ディスプレイ１４の基板層は、ガラス層、ポリマー層、シリコン層、ポリマー及び無機材料を含む複合フィルム、金属箔などを含んでもよい。
【００４７】
ディスプレイ１４は、ユーザに画像を表示するための画素２２のアレイ、例えば画素アレイ２８などを有することができる。アレイ２８中の画素２２は、行及び列で配置され得る。アレイ２８のエッジは直線であるか又は湾曲し得る（すなわち、アレイ２８中の画素２２の各行及び／又は画素２２の各列は同じ長さを有し得るか又は異なる長さを有し得る）。アレイ２８には、任意の好適な数の行及び列（例えば、１０以上、１００以上、又は１０００以上など）が存在し得る。ディスプレイ１４は、異なる色の画素２２を含むことができる。一例として、ディスプレイ１４は、赤色画素、緑色画素、及び青色画素を含むことができる。
【００４８】
ディスプレイドライバ回路２０は、画素２８の動作を制御するために使用することができる。ディスプレイドライバ回路２０は、集積回路、薄膜トランジスタ回路、及び／又は他の好適な回路で形成され得る。図２の例示的なディスプレイドライバ回路２０は、ディスプレイドライバ回路２０Ａと、ゲートドライバ回路２０Ｂなどの追加のディスプレイドライバ回路とを含む。ゲートドライバ回路２０Ｂは、ディスプレイ１４の１つ以上のエッジに沿って形成され得る。例えば、ゲートドライバ回路２０Ｂは、図２に示されているようにディスプレイ１４の左側及び右側に沿って配置され得る。
【００４９】
図２に示されているように、ディスプレイドライバ回路２０Ａ（例えば、１つ以上のディスプレイドライバ集積回路、薄膜トランジスタ回路など）は、信号経路２４を介してシステム制御回路と通信する通信回路を含んでいることがある。経路２４は、フレキシブルプリント回路又は他のケーブル上のトレースで形成してもよい。制御回路は、電子デバイス１０中の１つ以上のプリント回路上に位置し得る。動作中、制御回路（例えば、図１の制御回路１６）は、回路２０内のディスプレイドライバ集積回路などの回路に、画像をディスプレイ１４上に表示するための画像データを供給することができる。図２のディスプレイドライバ回路２０Ａはディスプレイ１４の上部に位置する。これは例示に過ぎない。ディスプレイドライバ回路２０Ａは、ディスプレイ１４の上部及び下部の両方に、又はデバイス１０の他の部分に位置してよい。
【００５０】
画素２２上に画像を表示するために、ディスプレイドライバ回路２０Ａは、信号経路３０を介してゲートドライバ回路２０Ｂなどのサポートディスプレイドライバ回路に制御信号を発行しながら、対応する画像データをデータラインＤに供給し得る。図２の例示的な配置では、データラインＤは、ディスプレイ１４を通って垂直方向に走り、画素２２のそれぞれの列に関連付けられる。
【００５１】
ゲートドライバ回路２０Ｂ（ゲートラインドライバ回路又は水平制御信号回路と呼ばれることがある）は、基板２６上に１つ以上の集積回路を使用して、及び／又は薄膜トランジスタ回路を使用して実現できる。水平制御ラインＧ（ゲートライン、走査ライン、放射制御ラインなどと呼ばれることがある）は、ディスプレイ１４を通って水平方向に走行している。各ゲートラインＧは、画素２２のそれぞれの行に関連付けられる。所望であれば、画素の各行に関連付けられたゲートラインＧなどの複数の水平制御ラインを設けてもよい。他の信号（例えば、電源信号など）を分配するために、ディスプレイ１４中の個々に制御される及び／又はグローバル信号経路も使用され得る。
【００５２】
ゲートドライバ回路２０Ｂは、ディスプレイ１４中のゲートラインＧ上で制御信号をアサートし得る。例えば、ゲートドライバ回路２０Ｂは、経路３０上で回路２０Ａからクロック信号及び他の制御信号を受信でき、受信された信号に応じて、アレイ２８中の画素２２の第１の行内のゲートライン信号Ｇから開始して、ゲートラインＧ上でゲートライン信号を順にアサートしてゆくことができる。各ゲートラインがアサートされると、データラインＤからのデータは、画素の対応する行にロードされ得る。このようにして、ディスプレイドライバ回路２０Ａ及び２０Ｂなどの制御回路は、ディスプレイ１４上に所望の画像を表示するように画素２２に指示する信号を画素２２に提供できる。各画素２２は、ディスプレイドライバ回路２０からの制御及びデータ信号に応答する発光ダイオード及び回路（例えば、基板２６上の薄膜回路）を設けてよい。
【００５３】
ゲートドライバ回路２０Ｂは、ゲートドライバ行ブロックなどのゲートドライバ回路のブロックを含んでよい。各ゲートドライバ行ブロックは、出力バッファ及び他の出力ドライバ回路、レジスタ回路（例えば、つなげてシフトレジスタを形成することができる複数のレジスタ）、及び信号線、電力線、及び他の相互配線を含んでよい。各ゲートドライバ行ブロックは、ディスプレイ１４のアクティブエリア内における画素のアレイの画素の対応する行内の１つ以上の対応するゲートラインに、１つ以上のゲート信号を供給することができる。
【００５４】
図３に、アレイ２８内の各画素２２に使用できるタイプの例示的な画素回路の概略図を示す。図３に示すように、ディスプレイ画素２２は、発光ダイオード３８を含み得る。正電源端子３４に正電源電圧ＥＬＶＤＤを供給することができ、接地電源端子３６に接地電源電圧ＥＬＶＳＳを供給することができる。ダイオード３８は、アノード（端子ＡＮ）及びカソード（端子ＣＤ）を有する。駆動トランジスタ３２の状態が、ダイオード３８を流れる電流の量、したがってディスプレイ画素２２から放射される光４０の量を制御する。ダイオード３８のカソードＣＤは、接地端子３６に結合されており、したがって、場合によっては、ダイオード３８のカソード端子ＣＤをダイオード３８用の接地端子と呼ぶことができる。
【００５５】
トランジスタ３８が、連続するデータフレーム間で所望の状態にて確実に保持されることようにするために、ディスプレイ画素２２は、蓄積キャパシタＣｓｔなどの蓄積キャパシタを含むことができる。蓄積キャパシタＣｓｔ上の電圧は、ノードＡにてトランジスタ３２のゲートに印加され、トランジスタ３２を制御する。スイッチングトランジスタ３０などの１つ以上のスイッチングトランジスタを使用して、蓄積キャパシタＣｓｔへデータをロードすることができる。スイッチングトランジスタ３０がオフのときには、データラインＤは蓄積キャパシタＣｓｔから分離され、端子Ａのゲート電圧は蓄積キャパシタＣｓｔに記憶されたデータ値に等しい（すなわち、表示データの１つ前のフレームからのデータ値がディスプレイ１４に表示される）。ディスプレイ画素２２に関連付けられた行内のゲートラインＧ（場合により、走査線と呼ばれる）がアサートされたとき、スイッチングトランジスタ３０がオンになり、データラインＤ上の新規データ信号が蓄積キャパシタＣｓｔにロードされる。キャパシタＣｓｔ上の新規信号は、ノードＡでトランジスタ３２のゲートに印加され、それによってトランジスタ３２の状態を調整し、発光ダイオード３８によって放射される対応する光４０の量を調整する。所望であれば、ディスプレイ１４内に画素を表示する発光ダイオードの動作を制御するための回路（例えば、図３のディスプレイ画素回路のようなディスプレイ画素回路内のトランジスタ、キャパシタ、エッチング）を、他の構成（例えば、駆動トランジスタ３２内の閾値電圧変動を補正するための回路を含む構成など）を使用して形成することができる。図３のディスプレイ画素回路は、単なる例示に過ぎない。
【００５６】
図４は、有機発光ダイオードディスプレイ画素を有する例示的なディスプレイの断面側面図である。図示のように、ディスプレイ１４は基板２６を含むことができる。基板２６は、ガラス、プラスチック、ポリマー、シリコン、又は任意の他の所望の材料で形成されてよい。アノード４２−１、４２−２、及び４２−３などのアノードを基板上に形成することができる。アノード４２−１、４２−２、及び４２−３は、導電性材料で形成されてもよく、ＯＬＥＤ層４５及びカソード５４によって被覆されてよい。ＯＬＥＤ層４５は、有機発光ダイオードを形成するための１つ以上の層を含んでよい。例えば、層４５は、ホール注入層（ＨＩＬ）、ホール輸送層（ＨＴＬ）、発光層（ＥＭＬ）、電子輸送層（ＥＴＬ）、及び電子注入層（ＥＩＬ）のうちの１つ以上を含んでよい。カソード５４は、ＯＬＥＤ層４５上に形成された導電層であってよい。カソード層５４は、ディスプレイ１４内の全てのダイオードのための共通のカソード端子（例えば、図３のカソード端子ＣＤを参照）を形成してよい。カソード層５４は、透明な導電性材料（例えば、インジウムスズ酸化物、透明になるほど十分に薄い金属層、薄い金属とインジウムスズ酸化物との組み合わせなど）で形成することができる。ディスプレイ１４内の各アノードは、ディスプレイ１４内の各ダイオードを独立して制御することができるように、独立した制御が可能であってよい。これにより、各画素２２は、独立的に制御された量の光を生成することができる。
【００５７】
アノード４２−１、４２−２、及び４２−３の各々は、それぞれの画素に関連付けられてよい。例えば、アノード４２−１は画素２２−１と関連付けられてよく、アノード４２−２は画素２２−２と関連付けられてよく、アノード４２−３は画素２２−３と関連付けられてよい。画素から光を放射するために、それぞれの画素のアノードに電圧を印加することができる。画素２２−２から光を放射することが望ましい（画素２２−１及び２２−３からは光を放射しない）実施例を例に挙げる。アノード４２−２に電圧を印加して、光５６が画素２２−２から放射されるようにすることができる。前述したように、アノード４２−２に電圧が印加された結果、画素２２−１及び２２−３から光が放射されないことが望ましい。しかしながら、示したように、アノード４２−２とアノード４２−１の間、並びにアノード４２−２とアノード４２−３の間のＯＬＥＤ層４５を介して、漏れが生じ得る。アノード４２−２と、漏れを防止するのに役立つ隣接するアノードとの間に抵抗５８（すなわち、ＯＬＥＤ層に関連する抵抗）を設けることができる。抵抗が大きいほど、アノード４２−１及び４２−３に到達する漏れ電流は少なくなる。しかしながら、抵抗は、アノード４２−２とアノード４２−１及び４２−３の間の漏れを完全に排除するのに十分な大きさでなくてもよい。示したように、画素２２−１及び２２−３はオフにすることになっているが、画素２２−１及び２２−３から光５６が放射されてもよい。隣接するアノード間の抵抗５８は、隣接するアノード間の距離６０が減少するにつれて低減され得る。表示解像度を最大化するために、隣接するアノード間の距離６０が小さくなることが望ましい。しかしながら、これにより、アノード間の抵抗５８が低減され、画素間のクロストークが増大する。
【００５８】
図４には示されていないが、ディスプレイ１４は画素定義層（ＰＤＬ）を任意で含んでもよい。画素定義層は、誘電材料で形成されてもよく、ディスプレイの隣接するアノードの間に介在してもよい。画素定義層は、アノードが内部に形成される開口部を設けることにより、各画素の面積を画定することができる。有機発光ダイオードディスプレイの以下の実施形態のそれぞれが、画素定義層を任意で含んでよい。
【００５９】
図５は、有機発光ダイオードディスプレイ画素を有する例示的なディスプレイの断面側面図である。図５は、図４のＯＬＥＤ層４５の詳細を示す。図示のように、ＯＬＥＤ層４５（有機スタックアップ、有機積層体、又は有機発光ダイオード（ＯＬＥＤ）積層体と呼ばれることもある）は、ホール注入層（ＨＩＬ）４４、ホール輸送層（ＨＴＬ）４６、発光層（ＥＭＬ）４８、電子輸送層（ＥＴＬ）５０、及びアノード４２とカソード５４の間に介在する電子注入層（ＥＩＬ）５２を含んでよい。ホール注入層及びホール輸送層を、ホール層（すなわち、ホール層６２）と総称することができる。電子輸送層及び電子注入層を電子層（すなわち、電子層６４）と総称することができる。発光層４８は、有機エレクトロルミネッセンス材料を含んでよい。図示のように、ホール層６２及び電子層６４は、アレイ全体を覆うブランケット（共通）層であってよい。
【００６０】
理想的には、ディスプレイ１４内の隣接するダイオードは、独立して動作する。実際には、ホール層６２などの共通層が存在することにより、１つのダイオードからの漏れ電流が隣接するダイオードに横方向に流れる機会がもたらされ、これにより隣接するダイオードを中断する可能性がある。例えば、アノード４２−１とカソード５４の間に駆動電流を印加するプロセスは、ホール層６２を通る横方向漏れ電流（例えば、アノード４２−１からアノード４２−２への電流）を生じさせる可能性がある。ホール層６２を通るアノード間の漏れを低減するために、ホール層を、隣接するアノード間において不連続なパターン化された層として形成することが望ましい場合がある。
【００６１】
図５のアノード４２とカソード５４の間に含まれる層の例は、単なる例示に過ぎない。所望であれば、アノード４２とカソード５４の間に追加層（すなわち、電子ブロッキング層、電荷生成層、ホールブロッキング層など）を設けることができる。一般に、アノードとカソードの間には任意の所望の層を設けてよく、ディスプレイ全体に形成される任意の層は、共通の横方向導電層として見なすことができる。ＯＬＥＤ層４５内の各層は任意の所望の材料で形成されてよい。いくつかの実施形態では、層は有機材料で形成されてよい。しかしながら、場合によっては、１つ以上の層は、無機材料又は有機又は無機ドーパントでドープした材料で形成されてもよい。
【００６２】
図５の実施例では、パターン化されたアノード層が、共通カソード層の下に形成されている。この実施例は単なる例示に過ぎない。所望であれば、有機発光ダイオードを反転させてカソードが画素毎にパターン化され、アノードが共通層となるようにしてもよい。この場合には、有機積層体４５内のＯＬＥＤ層の順序も反転することができる。例えば、電子注入層をパターン化されたカソード上に形成し、電子輸送層を電子注入層上に形成し、発光層を電子輸送層上に形成し、ホール輸送層を発光層上に形成し、ホール注入層をホール輸送層上に形成し、共通のアノード層をホール注入層上に形成してもよい。
【００６３】
後続の実施形態では、パターン化されたアノードは、共通カソード層の下に配置されているものとして示されている。しかしながら、これらの実施形態のそれぞれにおいて、アノード及びカソードを先に述べたように反転させてもよいことを理解されたい。
【００６４】
図６は、パターン化されたホール層を有する有機発光ダイオードディスプレイを形成する例示的な方法における様々な工程後のディスプレイの断面側面図を示す。図示のように、工程１０２では、アノード４２（パターン化された電極と呼ばれることもある）を基板２６上に提供してよい。次に、工程１０４で、ホール層６２を堆積させることができる。ブランケット層として堆積させる代わりに（図５に示すとおり）、図６のホール層６２を、アノード４２のみがホール層によって覆われ、ホール層の複数の部分間に間隙６６が設けられる形で堆積させることもできる。図６では単一層として示されているが、ホール層６２は、ホール注入層及びホール輸送層（例えば、図５に示すとおり）を含んでよいことを理解されたい。ホール層６２を不連続層として形成することにより、漏れ電流が隣接するアノード間を通過することを防止することができる。
【００６５】
最後に、工程１０６で、有機発光ダイオードディスプレイの追加層をホール層の上に形成してよい。追加層は、連続的にディスプレイ画素のアレイ全体を覆うブランケット層として形成することができる。発光層４８、電子層６４、及びカソード５４（共通電極と呼ばれることもある）は全て、ブランケット層としてホール層６２の上に形成されてもよい。
【００６６】
前述したように、場合によっては、パターン化された電極４２は、パターン化されたアノード層でなくパターン化されたカソード層であってもよい。これらの実施形態では、電子層６４は、パターン化された電極４２上に選択的に堆積され得る。電子層６４とホール層６２の両方は、共通の横方向導電層であると考えることができる。したがって、図６は、パターン化された電極４２上に選択的に堆積させた共通の横方向導電層を示す。共通電極は、横方向導電層及びパターン化された電極の上に形成される。
【００６７】
図７は、選択的に変更されたホール層を有する有機発光ダイオードディスプレイを形成する例示的な方法を示す。図示のように、工程２０２で、基板２６上にアノード４２が形成されてよい。次に、工程２０４で、ディスプレイ全体にわたってホール層６２をブランケット層として形成してよい。先に述べたように、ホール層６２の導電性は、隣接するアノード間の横方向の漏れをもたらし得る。この横方向の漏れを防止するために、アノード間に導電性が低下した領域を有するように、ホール層を選択的に変更してよい。この低導電性領域は、隣接するアノード間の抵抗を増大させ、画素間のクロストークの発生率を低減することができる。
【００６８】
工程２０６で、エネルギー７０は、隣接するアノード間のホール層の領域７２に向かって放射されてよい。エネルギー７０はエネルギー源６９（光源と呼ばれることもある）から放射されてよい。エネルギー７０は、領域７２内のホール層６２への局所的損傷を誘発して、ホール層の残りの部分に対するホール層の導電性を低減することができる。エネルギー源６９は、紫外線源、レーザー光源、電子ビーム、集束イオンビーム（ＦＩＢ）、ガスクラスタイオンビーム、又は任意の他の所望の種類のエネルギー源であってよい。図７は、エネルギー７０がマスク７４を通ってホール層６２に向かって放射される実施形態を示す。マスク７４は、領域７２のみがエネルギー７０に暴露されるようにすることができる。例えば、紫外線源を使用する実施形態では、マスク７４は、領域７２のみが紫外線７０に暴露されるようにすることができる。マスク７４は、エネルギー７０がマスクを通過するのを防ぐために、エネルギー７０に対して不透明であってよく、また、領域７２にオーバラップして、エネルギーが領域７２に到達することを可能にする開口部を有してよい。ホール層６２の領域７２において、エネルギーへの暴露は、導電性を低減させる化学的変化又は形態変化のいずれかを誘導し得る。いくつかの実施形態では、エネルギー７０は、ホール層６２の各部分を物理的に除去するのに十分に強力であり得る。
【００６９】
最後に、工程２０８で、発光層４８、電子層６４、及びカソード５４を形成することができる。発光層、電子層、及びカソードはブランケット層として形成してよい。追加層が形成された後、ホール層６２の領域７２の導電性の低減により、隣接するアノード間の横方向の漏れが低減される。
【００７０】
図７は、低導電性領域を形成するために全て損傷された領域７２を示す（すなわち、図７において、ホール層６２の全深さが領域７２の損傷である）。しかしながら、この実施例は単なる例示に過ぎない。低導電性領域は、ホール層の一部又は全体にわたって延在し得る。加えて、ホール層６２はホール注入層とホール輸送層を含んでよい。ホール注入層及びホール輸送層の一部又は全体は、低導電性領域を含んでよい。加えて、ホール層を堆積させた直後に（及び追加層を堆積させる前に）生じるエネルギー暴露の例は単なる例示に過ぎない。所望であれば、エネルギー暴露は、発光層を堆積させた後、電子層を堆積させた後、又はカソードを堆積させた後に生じさせてもよい。所望であれば、複数のエネルギー暴露工程を実行してよい。
【００７１】
図８に示すように、図７のプロセスからマスク７４を省略してもよい。図８は、マスクを使用せずに選択的に変形させたホール層を有する有機発光ダイオードディスプレイを形成する例示的な方法を示す。図示のように、工程３０２では、アノード４２を基板２６上に形成してよい。次に、工程３０４で、ホール層６２をディスプレイ全体にわたってブランケット層として形成してよい。工程３０６で、エネルギー源６９は、マスク層を介在させずに、エネルギー７０をホール層６２の領域７２に直接印加してよい。マスキング層がないこと以外は、図８の工程３０２、３０４、３０６、及び３０８は、図７の工程２０２、２０４、２０６、及び２０８と同じであってよい。一例として、エネルギー源６９がレーザー光源である実施形態ではマスキング層を省略してもよい。
【００７２】
図７及び図８では、ホール層６２を、層の導電性を選択的に低減するべくエネルギーに暴露させている状態で示されている。しかしながら、ディスプレイ内の任意の層は、導電性を選択的に低減するべくエネルギーに暴露させることができる点を理解されたい。
【００７３】
図９は、ディスプレイのホール層内に低導電性領域を有する有機発光ダイオードディスプレイを形成するための更に別の例示的な方法を示す。工程４０２では、画素定義層（ＰＤＬ）７６間にアノード４２を形成してよい。図４に関連して先に述べたように、画素定義層７６は、ディスプレイのアノード間の基板２６上に任意で形成することができる。図９の工程４０４では、フッ素化自己整合単層（ＳＡＭ）７８を各画素定義層上に形成してよい。フッ素化ＳＡＭは、炭化水素ユニットに結合したフルオロカーボンユニットを含んでもよい。各画素定義層上にフッ素化ＳＡＭを形成した後、工程４０６でＯＬＥＤスタックの層を形成することができる。ホール層６２は、アノード及び画素定義層（組み込まれたフッ素化自己整合単層を含む）上に形成されてよい。発光層４８、電子層６４、及びカソード５４は、ホール層の上に形成されてよい。フッ素化ＳＡＭ７８は、π−π＊積層を中断することによって、上に重なるホール層６２の分子積層を中断することができる。ホール層（すなわち、領域８０）のこの不規則領域は、ホール層の影響を受けていない部分と比較して導電性が低下し得る。低導電性領域８０は、隣接するアノード間の横方向の漏れを低減するのに役立ち得る。
【００７４】
図１０は、例示的な有機発光ダイオード画素２２の、画素間のクロストークを防止するために漏れ電流シンクを設けてよい部分を示す。図示のように、画素は、（図３に関連して説明したように）駆動トランジスタ３２及び発光ダイオード３８を含んでよい。画素は発光トランジスタ８２を含んでよい。発光トランジスタ８２は駆動トランジスタ３２と直列に結合され得る。トランジスタ８２などの発光トランジスタは、発光トランジスタがオンにされたときに発光が有効になるため、発光イネーブルトランジスタと呼ばれることがある。図１０の構成では、例えば、駆動トランジスタ３２は、発光ダイオード３８を通る所望量の駆動電流を生成し、それによって、発光トランジスタ８２がオンにされたときにのみ所望量の光４０を放射するように調整することができる。発光トランジスタ８２がオフであるときには、他の画素制御回路動作を実行することができる（例えば、データローディング、駆動トランジスタ３２閾値電圧への発光駆動電流の依存性を排除するための閾値電圧補正）。発光トランジスタ８２は発光制御信号（ＥＭ）によって制御できる。
【００７５】
図１０に示すように、画素２２は、ディスプレイ内の横方向の漏れを低減するために使用されるトランジスタ８４（漏れ電流制御トランジスタと呼ばれることもある）を含んでよい。先に述べたように、有機発光ダイオードディスプレイでは、漏れ電流が隣合う画素に流れ、意図しない発光を生じる可能性がある。この意図しない発光は、漏れ電流が隣合う画素の発光ダイオードに流れるときに引き起こされる。漏れ電流が隣合う画素の発光ダイオードに流れることを防止するために、画素は、漏れ電流をシンクするための低インピーダンス経路を含んでよい。トランジスタ８４は、ノード８６と接地端子８８の間に結合され得る。接地端子８８はアナログ接地（すなわち、０ボルト）であってよく、一方、発光ダイオードの接地電源電圧（すなわち、ＥＬＶＳＳ）は負電圧であってよい。ノード８６は、発光トランジスタ８２と駆動トランジスタ３２の間に介在してもよい。トランジスタ８４のゲートは、バイアス電圧（ＶＢＩＡＳ）を受信することができる。バイアス電圧が制御されてトランジスタ８４がオンになると、漏れ電流のための低インピーダンス経路が提供され得る。漏れ電流をトランジスタ８４を通して地面に向かわせることにより、漏れ電流は発光ダイオードに到達せず、発光ダイオードが間違って発光してしまうことがなくなる。漏れ電流制御トランジスタの役割を不明瞭にしないために、有機発光ダイオード画素２２の更なる詳細を図１０から省略している。しかしながら、画素２２は、追加の回路（すなわち、データローディング及び／又は閾値電圧補正を実行するためのスイッチングトランジスタ、追加の発光トランジスタ、データを記憶するためのキャパシタなど）を含み得ることを理解されたい。
【００７６】
いくつかの実施形態では、ＶＢＩＡＳはグローバルバイアス電圧であってよい。換言すれば、ディスプレイ全体の全ての画素が、ＶＢＩＡＳと同じ電圧値を受信することができる。しかしながら、これにより、不必要な電力消費が生じる可能性がある。発光トランジスタ８２がオフになると、発光ダイオード３８は（漏れ電流が存在することにかかわらず）発光が防止される。したがって、発光トランジスタ８２がオフになっている間に漏れ経路の制御で消費される電力が不要になる。
【００７７】
横方向の漏れによる画素クロストークを依然として低減しつつ、ディスプレイ内の電力消費を低減するために、バイアス電圧（ＶＢＩＡＳ）は、発光制御信号（ＥＭ）と同期して行毎に制御することができる。図１１に示すように、ディスプレイの第１の行に関連付けられた発光制御信号（ＥＭ１）は、光の発光を可能にするために、ｔ０においてアサートされてよい。また、ｔ０にて、第１の行（ＶＢＩＡＳ、１）に関連するバイアス電圧を上昇させて、画素内に漏れ電流シンクを提供することができる。同様に、ディスプレイの第２の行に関連付けられた発光制御信号（ＥＭ２）は、光の発光を可能にするべく、ｔ１にてアサートされてよい。また、ｔ１にて、第２の行に関連したバイアス電圧（ＶＢＩＡＳ、２）を上昇させて、画素内に漏れ電流シンクを提供することができる。このタイミングは、ディスプレイの各行について継続されてよい。ディスプレイの最後の行に関連付けられた発光制御信号（ＥＭｎ）は、発光を可能にするべく、ｔ２にてアサートされてよい。また、ｔ２にて、最後の行に関連付けられたバイアス電圧（ＶＢＩＡＳ、ｎ）を上昇させて、画素内に漏れ電流シンクを提供することができる。各行のバイアス電圧は、その行の発光制御信号がデアサートされると低下する可能性がある。換言すれば、電流漏れ制御トランジスタは、発光トランジスタがアサート及びデアサートされていることにと同期してアサート及びデアサートされる。漏れ電流トランジスタは、発光トランジスタがアサートされている間に常にアサートされてよく、また、漏れ電流トランジスタは、発光トランジスタがデアサートされている間に常にデアサートされてよい。
【００７８】
図１２は、横方向の漏れを低減した有機発光ダイオードディスプレイの更に別の実施形態を示す。図１２に示すように、アノード４２は基板２６上に形成されてよい。ホール層６２（ホール注入層及びホール転送層を含んでもよい）はアノードの上に形成されてよく、発光層４８はホール層の上に形成されてよく、電子層６４（電子注入層及び電子転送層を含んでよい）を発光層の上に形成することができる。透明な導電性材料で形成され得るカソード５４は、電子層の上に配置されてよい。
【００７９】
図１２の有機発光ダイオードディスプレイは、追加の導電層９０を含んでよい。導電層９０（導電性コンタクトと呼ばれることもある）はバイアス電圧に結合することができる。導電層を適切な電圧でバイアスすることにより、導電層を、隣接するアノード間を流れてしまいかねない漏れ電流のためのシンクとして機能させることができる。導電性コンタクト９０は、ディスプレイの各行と各列の間に（すなわち、ディスプレイの各アノード用の開口部をもたせて）形成されてもよい。あるいは、導電性コンタクトは、ディスプレイの列間のみに、又はディスプレイの行間のみに形成されてもよい。いくつかの実施形態では、画素間の水平クロストークは、ディスプレイを中断するより高いリスクを有する。これらの実施形態では、バイアス電圧に結合された導電性コンタクトを、ディスプレイの隣接する列間に形成することができる。これらの実施例は単なる例示に過ぎず、アノード間の横方向の漏れを低減するべく、導電層を任意の所望の場所に形成することができる。
【００８０】
導電層９０はアノード４２と同じ材料で形成されてもよい。アノード４２は、ホール層６２に接触するように既に最適化しておくことができる。したがって、アノードと同じ材料から導電層９０を形成することにより、導電層９０及びホール層６２が確実に適合するようになる。アノード４２及び導電性コンタクト９０はまた、所望であれば同じ処理工程で形成されてもよい。アノード４２と同じ材料で形成される導電性コンタクト９０の例は、単なる例示に過ぎない。導電性コンタクト９０は、所望であればアノード４２とは異なる材料で形成することができる。導電性コンタクト９０は、任意の所望のバイアス電圧に結合することができる。場合によっては、バイアス電圧の値は、電力消費と漏れ低減の有効性との間のトレードオフを有し得る。バイアス電圧の値は、これらの２つの因子に基づいて、及びディスプレイの特定の用途に応じて最適化され得る。
【００８１】
図１３は、隣接するアノード間の導電性及び横方向の漏れを低減するためのトレンチを有する例示的な有機発光ダイオードディスプレイの断面側面図である。アノード４２は、基板２６などの基板上に形成されてよい。トレンチ９２は基板２６内に形成されてよい。ホール層６２、発光層４８、電子層６４、及びカソード５４などのＯＬＥＤ層がアレイにわたって堆積すると、トレンチは、各層をトレンチ内及びトレンチ上の領域内でより低くすることができる。例えば、ホール層６２は、トレンチに形成された第１の部分と、トレンチ内に形成されず、第１の部分よりも高い平面に形成された第２の部分とを有してよい。発光層４８は、トレンチの上方に形成された第１の部分と、トレンチの上方に形成されず、第１の部分よりも高い平面に形成された第２の部分とを有してよい。電子層６４は、トレンチの上方に形成された第１の部分と、トレンチの上方に形成されず、第１の部分よりも高い平面に形成された第２の部分とを有してよい。カソード５４は、トレンチの上方に形成された第１の部分と、トレンチの上方に形成されず、第１の部分よりも高い平面に形成された第２の部分とを有してもよい。図示のように、ホール層６２は、トレンチ９２内に形成された部分を有してよい。トレンチ９２内のホール層６２の部分は、基板２６によって包囲されていてよい。発光層４８は、ホール層６２の各部分間に介在している部分をトレンチ９２の上方に有してよい。電子層６４は、発光層４８の各部分間に介在している部分をトレンチ９２の上方に有してよい。カソード５４は、電子層６４の各部分間に介在している部分をトレンチ９２の上方に有してよい。
【００８２】
ＯＬＥＤ層を堆積させる前に基板にトレンチ９２を形成することにより、ＯＬＥＤ層の連続性を中断して、導電性を低減し、隣接するアノード間の電流漏れを抑制することができる。ホール層６２は、漏れ電流を最も伝導し易いものであってよい。ホール層のトレンチとの連続性を中断することにより、漏れを低減することができる。
【００８３】
所望であれば、トレンチ９２の深さ及びカソード層５４の厚さを、カソード５４が連続層を維持できるように選択してもよい。トレンチの深さが十分に低減されると、カソードのトレンチよりも上の部分が、トレンチとオーバラップしないカソードの部分と接触する。これにより、アレイ全体にわたるカソードの連続性が維持される。カソードの厚さを増加させることは、下にあるトレンチに関係なく、連続的なカソード層を確実に得るために役立つ。
【００８４】
図１４は、有機発光ダイオードディスプレイのアノード間に絶縁構造体を形成することによって、有機発光ダイオードディスプレイにおける横方向の漏れを低減する例示的な方法を示す。工程５０２で、基板２６上にアノード４２を形成できる。次に、工程５０４で、絶縁層９４を、ディスプレイ全体にわたってブランケット層として形成することができる。絶縁層９４は任意の所望の絶縁材料で形成することができる。絶縁層９４を堆積させた後、絶縁層９４の上に追加層９６を形成することができる。層９６はディスプレイ全体にわたってブランケット層として形成してよい。層９６は導電性材料又は絶縁材料で形成されてよい。工程５０８で、層９６をエッチングして、アノード４２上の層９６の各部分を除去することができる。層９６の各部分は、ディスプレイ内の隣接するアノード間の領域内に留まることができる。次いで、工程５１０で絶縁層９４をエッチングすることができる。所望であれば、層９６は、絶縁層９４のエッチングのためのマスキング層として機能し得る。あるいは、必要に応じて、追加のマスキング層を使用してもよい。絶縁層９４のエッチングは、領域９８内の絶縁層９４の各部分の除去を生じさせるわずかな等方性エッチングであってもよい。これによりアノード４２間に得られる構造体（すなわち構造体９５）は、絶縁層９４とオーバラップしない層９６の張り出し部分を有するＴ字形であってよい。絶縁構造体９５は、アノード４２間におけるＯＬＥＤ層の連続性を中断して、ディスプレイ内の横方向の漏れを低減することができる。
【００８５】
工程５１２は、ＯＬＥＤ層及びカソード５４がアノード及び絶縁構造体の上に形成された後の、有機発光ダイオードディスプレイの断面側面図を示す。図示のように、ホール層６２、発光層４８、電子層６４、及びカソード５４は、アレイ全体にわたってブランケット層として堆積されてよい。したがって、各層は、絶縁構造体９５上の部分と、アノード４２よりも上の別の部分とを有する。例えば、ホール層６２は、アノード４２とオーバラップして直接接触している第１の部分、並びに構造体９５とオーバラップして直接接触している第２の部分を有してよい。発光層４８は、ホール層６２の第１の部分とオーバラップして直接接触している第１の部分と、ホール層６２の第２の部分とオーバラップして直接接触している第２の部分とを有してよい。電子層６４は、発光層４８の第１の部分とオーバラップして直接接触している第１の部分と、発光層４８の第２の部分とオーバラップして直接接触している第２の部分とを有してよい。カソード５４は、電子層６４の第１の部分とオーバラップして直接接触している第１の部分と、電子層６４の第２の部分とオーバラップして直接接触している第２の部分とを有してよい。
【００８６】
カソード５４の連続性を維持するために、構造体９５の層９６を導電性材料で形成することができる。したがって、層の厚さを適切に選択した場合、アノードとオーバラップするカソード５４の部分は、層９６と直接接触し、層９６によって電気的に接続され得る。層９６はまた、カソード５４の横方向の抵抗性を低減することができ、これは、ディスプレイにおける電力消費を低減するのに役立ち得る。
【００８７】
図１５は、横方向の漏れを低減するためのテーパ状の絶縁構造体を有する有機発光ダイオードディスプレイを形成する例示的な方法を示す。工程６０２で、基板２６上にアノード４２を形成できる。次に、工程６０４で、ディスプレイ内の隣接するアノード４２どうし間に絶縁構造体９９を形成することができる。絶縁構造体９９は任意の所望の絶縁材料で形成することができる。絶縁構造体９９はテーパ形状であってよい。絶縁構造体９９の上面は第１の幅を有してよく、絶縁構造体９９の下面は、第１の幅よりも小さい第２の幅を有してよい。絶縁構造体は台形の断面形状を有してよい。絶縁構造体は、高さが３ミクロン未満、５ミクロン未満、１０ミクロン未満、１ミクロン超、１〜５ミクロン、又は任意の他の所望の高さであってよい。これらの絶縁構造体９９のサイズ及び形状の例は、単なる例示に過ぎない。絶縁構造体９９は任意の所望の形状及び寸法であってよい。
【００８８】
工程６０６で、ディスプレイにわたってＯＬＥＤ層及びカソードをブランケット層として形成することができる。絶縁構造体９９を設けることで、ＯＬＥＤ層の連続性を中断し、ＯＬＥＤ層全体にわたってアノード間の横方向の漏れを低減することができる。図１５の断面側面図に示すように、ホール層６２は、アノード４２とオーバラップして直接接触している第１の部分と、絶縁構造体９９とオーバラップして直接接触している第２の部分とを有してよい。発光層４８は、ホール層６２の第１の部分とオーバラップして直接接触している第１の部分と、ホール層６２の第２の部分とオーバラップして直接接触している第２の部分とを有してもよい。電子層６４は、発光層４８の第１の部分とオーバラップして直接接触している第１の部分と、発光層４８の第２の部分とオーバラップして直接接触している第２の部分とを有してよい。カソード５４は、電子層６４の第１の部分とオーバラップして直接接触している第１の部分と、電子層６４の第２の部分とオーバラップして直接接触している第２の部分とを有してよい。
【００８９】
ここまでは、ホール層（６２）の連続性を中断し、それによってアノード間の横方向の漏れを低減するために、構造体を隣接するアノード４２どうし間に設けた実施例（例えば、図１４及び図１５）について説明した。別の例示的な実施例では、画素定義層を使用して、隣接するアノード間のホール層６２の連続性を中断することができる。図１６は、ホール層６２の連続性を中断する画素定義層を設けた例示的な有機発光ダイオードディスプレイの断面側面図である。
【００９０】
図１６に示すように、画素定義層７６はディスプレイのアノード間の基板２６上に形成してよい。画素定義層は不透明であってよく、したがって、光を放射する各画素の面積を画定することができる。画素定義層は任意の所望の材料で形成されてよい。画素定義層は１つ以上の材料（例えば、窒化ケイ素、二酸化ケイ素など）で形成されてよい。画素定義層はまた、所望であれば有機材料で形成されてもよい。各画素定義層の形状は、上に重なる有機発光ダイオードディスプレイ層内に不連続性を形成することができる。先に述べたように、ホール層６２に不連続性を形成することが望ましい場合がある（ホール層６２にわたる横方向の漏れを防止するため）。しかしながら、ディスプレイ内の１つ以上の他の層（例えば、カソード５４）において連続性を維持することが望ましい場合もある。そのため、画素定義層の形状は、画素定義層の上に堆積させたホール層６２は不連続性を有するが、画素定義層の上に堆積されたカソード５４は不連続性を有さないように設計することができる。発光層４８及び電子層６４は、任意で不連続性を有してよい。画素定義層７６は、これらの不連続性及び連続性を達成するのに役立つ任意の所望の形状を有してよい。例えば、各画素定義層は、急勾配の側壁、下部切取り部を有する側壁、又は複数の曲線を有する側壁（例えば、側壁スカロッピング（扇形切り欠き））を設けてよい。
【００９１】
図１７は、ホール層の連続性を中断するための急勾配の側壁を設けた画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。図示のように、画素定義層７６は、上（頂）面１１２及び側壁面１１４（側壁、側面、又は縁面と呼ばれることもある）を設けている。側壁面１１４は、アノード４２の上面１１８に対して角度１１６を成してよい。アノード４２の上面１１８は、画素定義層７６の上面１１２と平行であってよい。角度１１６は、任意の所望の角度であってよい（例えば、７０°超、７５°超、８０°超、８５°超、８８°超、９０°超、９５°超、７０°未満、７５°未満、８０°未満、８５°未満、８８°未満、９０°未満、９５°未満、７５°〜９０°、８０°〜９０°、８５°〜９０°など）。図１７に示すように、ホール層６２が画素定義層７６の上に堆積されると、不連続部１２０が作成される。このようにして、ホール層６２は、不連続部の第１の側部に形成された第１の部分（例えば、ＰＤＬ７６の上面１１２の上の部分）と、第１の部分から電気的に隔絶された、不連続部の第２の（第１の側部の）反対側にある側部上に形成された第２の部分とを有してもよい。したがって、第１の画素の上のにあるホール層６２の部分は、第２の隣接する画素の上のホール層６２の部分から電気的に隔絶されていてよい。更に、図１７に示すように、不連続部１２０はカソード層５４にまでは延在していない。カソード層５４の連続性を維持することにより、有機発光ダイオードディスプレイの適切な動作が確保される。
【００９２】
所望であれば、アノード４２は、有機発光ダイオード層内で所望の不連続性及び連続性を達成するのを助けるべく、高さの異なる部分を有してもよい。図１７に示すように、アノード４２は、第１の領域（例えば、画素定義層７６によってオーバラップしないアノードの部分）内の第１の高さ１２２を有してよく、また、第２の領域（例えば、画素定義層７６によってオーバラップするアノードの部分）内に第２の高さ１２４を有してよい。第２の高さ１２４は第１の高さ１２２より高くてよい。この例は単なる例示に過ぎない。アノード４２は、所望により、アノード全体にわたって同じ高さの上面を有してよい。本明細書の全ての実施形態について、アノードは、アノードの上面全体にかけて高さが一貫していても、あるいは、高さの異なる１つ以上の部分を有してもよい。
【００９３】
図１８は、ホール層の連続性を中断する下部切取り部を有する画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。図１８に示すように、画素定義層７６は、上（頂）面１１２と、側壁面１１４（側壁、側面、又は縁面と呼ばれることもある）を有する。側壁１１４は、ホール層６２内に不連続部を形成するのに役立つ下部切取り部１２６を有する。下部切取り部１２６は、側壁１１４の凹部と見なすことができる。側壁１１４は、垂直方向に下方に（例えば、負のＺ方向に）延在してよい。下部切取り部１２６の上では、側壁は、負のＸ方向に延在してよい。下部切取り部１２６を形成するために、側壁は正のＸ方向に延在してよい。こうすることで、画素定義層７６の一部分は凹部１２８とオーバラップしてよい。図１８に示すように、ホール層６２が画素定義層７６の上に堆積されると、下部切取り部１２６が不連続性を作り出す。ホール層６２は、不連続部の第１の側部（例えば、ＰＤＬ７６の上面１１２の上の部分）に形成された第１の部分と、第１の部分から電気的に隔絶された不連続部の第２の（第１の側部の）反対側の側部に形成された第２の部分とを有してよい。したがって、第１の画素の上のホール層６２の部分は、第２の隣接する画素の上のホール層６２の部分から電気的に隔絶されてよい。加えて、図１８に示すように、発光層４８、電子層６４、及びカソード層５４は、（下部切取り部１２６が設けられていても）連続したままである。カソード層５４の連続性を維持することにより、有機発光ダイオードディスプレイの適切な動作が確保される。
【００９４】
図１８の実施例では、画素定義層７６は単一の材料層として示されている。しかしながら、画素定義層の側壁に所望の下部切取り形状を形成することを助けるために、画素定義層を複数の材料層で形成してもよい。
【００９５】
図１９は、ホール層の連続性を中断する所望の側壁面を形成するために複数の層を設けた画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。画素定義層は、１つ以上の材料層を堆積させ、次いで１つ以上の材料層をエッチングすることによって形成できる。エッチングされた層及びエッチングプロセスは、所望の側壁形状を達成するように調整することができる様々な特性（例えば、堆積させる材料の種類、堆積させる材料の厚さ、エッチングプロセスの選択性など）を有してよい。図１９は、画素定義層７６が第１の層７６−１と、第２の層７６−２と、第３の層７６−３とを含む実施例を示す。第１、第２、及び第３の層は、任意の所望の材料で形成できる。例示的な一実施例では、層７６−１は二酸化ケイ素で形成され、層７６−２は窒化ケイ素で形成され、層７６−３は二酸化ケイ素で形成されている。
【００９６】
画素定義層７６−１、７６−２、及び７６−３は任意の所望の厚さを有してよい。図１９に示すように、層７６−１は第１の厚さ１３０を有し、層７６−２は第２の厚さ１３２を有し、層７６−３は第３の厚さ１３４を有する。これらの厚さは同じであっても、異なっていてもよい。例示的な一実施例では、厚さ１３２は厚さ１３４と同じであってよく、厚さ１３０は厚さ１３２及び１３４と異なってよい（例えば、より薄くてよい）。別の例示的な実施例では、厚さ１３０、１３２、及び１３４は全て同じであってよい。各厚さは任意の所望の距離であってよい（例えば、１０ミクロン未満、１ミクロン未満、１００ナノメートル未満、８０ナノメートル未満、６０ナノメートル未満、４０ナノメートル未満、３０ナノメートル未満、２０ナノメートル未満、１０ミクロン超、１ミクロン超、１００ナノメートル超、８０ナノメートル超、６０ナノメートル超、４０ナノメートル超、３０ナノメートル超、２０ナノメートル超、２０〜１００ナノメートル、２０〜８０ナノメートル、２０〜６０ナノメートル、４０〜６０ナノメートル、２０〜４０ナノメートルなど）。一実施例では、層７６−１は３０ナノメートルの厚さを有してよく、層７６−２は５５ナノメートルの厚さを有してよく、層７６−３は５５ナノメートルの厚さを有してよい。別の実施例では、層７６−１は５５ナノメートルの厚さを有してよく、層７６−２は５５ナノメートルの厚さを有してよく、層７６−３は５５ナノメートルの厚さを有してよい。
【００９７】
画素定義層７６−１、７６−２、及び７６−３は、任意の所望の側壁角度を有するようにエッチングされてよい。各画素定義層は対応する側壁部分を有してよい。図１９に示すように、層７６−１は側壁部分１１４−１を有し、層７６−２は側壁部分１１４−２を有し、層７６−３は側壁部分１１４−３を有する。側壁部分１１４−１、１１４−２、及び１１４−３は、結合されて画素定義層の側壁（１１４）を形成してよい。各側壁部分は平面であってよく、Ｘ軸（アノード４２の上面１１８と平行である）に対してそれぞれの角度で位置決めされてよい。側壁部分１１４−１はＸ軸に対して角度１３６で位置決めされ、側壁部分１１４−２はＸ軸に対して角度１３８で位置決めされ、側壁部分１１４−３はＸ軸に対して角度１４０で位置決めされる。角度１３６、１３８及び１４０の各々は任意の所望の角度であってよい（例えば、３０°、６０°、８０°、１００°、２０°〜４０°、５０°〜７０°、９５°〜１１０°、２０°超、４５°超、６０°超、８０°超、９０°超、９５°超、１００°超、１２０°超、２０°未満、４５°未満、６０°未満、８０°未満、９０°未満、９５°未満、１００°未満、１２０°未満など）。１つの例示的な配置では、角度１３６は６０°であってもよく、角度１３８は１００°であってもよく、角度１４０は３０°であってもよい。このタイプの配置（例えば、角度１３８が９０°より大きい場合）は、図１８に関連して説明したものと同様の下部切取り部をもたらす。下部切取り部は、ホール層６２が画素定義層７６の上に堆積されたときに不連続部１２０を形成する。このようにして、ホール層６２は、不連続部の第１の側部（例えば、ＰＤＬ７６の上の部分）上に形成された第１の部分と、第１の部分から電気的に隔絶された不連続部の第２の（第１の側部の）反対側の側部に形成された第２の部分とを有してよい。したがって、第１の画素の上のホール層６２の部分は、隣接する第２の画素の上のホール層６２の部分から電気的に隔絶されてよい。加えて、図１９に示すように、発光層４８、電子層６４、及びカソード層５４は連続したままである。カソード層５４の連続性を維持することにより、有機発光ダイオードディスプレイの適切な動作が確保される。
【００９８】
図２０は、ホール層の連続性を中断する曲線を有する側壁面を設けた画素定義層を有する例示的な有機発光ダイオードディスプレイの断面側面図である。このタイプの側壁を有する画素定義層を形成するには、画素定義層を有機誘電材料で形成してよい。有機誘電材料はフォトリソグラフィ（例えば、光への暴露）を用いてパターン化することができる。図２０に示す曲線を形成するには、画素定義層７６をパターニングするための光を負のＺ方向に放射し、光がアノード４２の上面１１８で反射されるようにしてよい。光の波長及び画素定義層７６の厚さを、（薄膜干渉効果によって）定常波が生成されるように制御できる。すると、側壁の輪郭が定在波の形状を反映し、曲線を有する側壁面１１４をもたらす。側壁面１１４は、ときに、スカロップ形状又は正弦波形状を有すると言及され得る。側壁１１４の正弦波面は、ホール層６２が画素定義層７６の上に堆積されるときに不連続性を形成する。ホール層６２は、不連続部の第１の側部に形成された第１の部分（例えば、ＰＤＬ７６の上の部分）と、第１の部分から電気的に隔絶された、不連続部の第２の側部（第１の側部の反対側）形成された第２の部分とを有してよい。したがって、第１の画素の上のホール層６２の部分は、これと隣接した第２の画素の上のホール層６２の部分から電気的に隔絶されてもよい。加えて、図２０に示すように、発光層４８、電子層６４、及びカソード層５４は連続したままである。カソード層５４の連続性を維持することにより、有機発光ダイオードディスプレイの適切な動作が確保される。
【００９９】
図２１は、横方向の漏れを排除するためのｐ型電界効果トランジスタ（ＦＥＴ）を形成する制御ゲートを有する例示的な有機発光ダイオードディスプレイの断面側面図である。図２１に示すように、ディスプレイ１４は基板２６上にアノード４２を含んでいる。ホール層６２（ホール輸送層及びホール注入層を含んでよい）、発光層４８、電子層６４（電子輸送層及び電子注入層を含んでよい）、及び共通電極層５４（例えば、カソード）が、アノード４２の上に形成される。画素定義層７６もまた、アノード４２の間に形成される。この実施形態では、制御ゲートもディスプレイに含まれて、有機薄膜トランジスタを形成する。図２１に示すように、制御ゲート１４２は、隣接するアノード４２の間に形成されてもよい。制御ゲートは、制御ゲート（ゲート誘電体の下の）をホール層６２（ゲート誘電体の上）から絶縁する誘電材料１４４（例えば、ゲート誘電体）によって被覆され得る。誘電材料１４４は任意の所望の材料（例えば、二酸化ケイ素）で形成することができる。バイアス電圧（例えば、正バイアス電圧）がゲート１４２に印加されると、ホール層６２によって形成された電流チャネルが電気的に遮断され得り、これにより、隣接するアノード間の横方向の漏れが防止される。画素定義層７６は、画素定義層７６が制御ゲート１４２とオーバラップしないようにパターン化されてよい。別の言い方をすれば、画素定義層７６は、制御ゲートとオーバラップする凹部（とｌきに、開口部、スロット、又は穴とも呼ばれる）を有してよい。
【０１００】
制御ゲート１４２は、任意の所望の導電性材料で形成された導電層であってよい。例えば、制御ゲート１４２は、アルミニウム、インジウムスズ酸化物（ＩＴＯ）、又は別の所望の導電性材料で形成できる。いくつかの実施形態では、制御ゲート１４２は、ディスプレイ内の別の層と同じ材料で形成されてよい。これにより、より高速かつ安価な製造が可能になる（単一の製造工程を用いることで、制御ゲート及びディスプレイ内の別の層を形成できるため）。図２１の実施例では、制御ゲート１４２はアノードコンタクト１４６と同じ層内に形成される。コンタクト１４６は、それぞれのアノード４２と接触する（例えば、信号を提供する）ために用いられる導電層であってよい。導電層１４２は、コンタクト１４６と同じ材料で形成されてよく、コンタクト１４６と同じ製造工程中に形成されてよく、コンタクト１４６と同じマスクを使用して形成されてよく、及び／又は、コンタクト１４６と同じ平面内に形成されてよい（これにより、例えば、導電層１４２とコンタクト１４６が同一平面上に存在する）。
【０１０１】
コンタクト１４６と同じ層で形成される制御ゲート１４２の例は、単なる例示に過ぎない。図２２に示す別の実施形態では、制御ゲート１４２はアノード４２と同じ層で形成されてよい。導電層１４２は、アノード４２と同じ材料で形成されてよく、アノード４２と同じ製造工程中に形成されてよく、アノード４２と同じマスクを用いて形成されてよく、及び／又は、アノード４２と同じ平面内に形成されてよい（これにより、例えば、導電層１４２とアノード４２が同一平面上に存在する）。１つの例示的な実施例では、層１４２とアノード４２の両方をアルミニウムで形成することができる。図２１に関連して上述したのと同様、図２２の画素定義層は制御ゲート１４２とオーバラップする開口部を有する。誘電体層１４４は、第１及び第２の対向する側部を有してもよく、第１の側部は、ホール層６２と直接接触し、第２の側部は制御ゲート１４２と直接接触する。所望であれば、誘電体層は画素定義層７６と直接接触してもよい（例えば、誘電体層の第１の縁部は画素定義層の第１の部分と接触し、一方、誘電体層の第２の縁部は画素定義層の第２の部分と接触してよい。）図２１及び図２２の実施形態では、画素定義層７６は有機材料（有機膜と呼ばれることもある）で形成されてよい。
【０１０２】
図２３は、横方向の漏れを排除するためにｐ型有機薄膜トランジスタ（ＴＦＴ）を形成する制御ゲートを有する例示的な有機発光ダイオードディスプレイの断面側面図である。図２３の実施形態では、ディスプレイ１４は、複数の金属層で形成されたアノードを含む。例えば、各アノードは、電気的に接続された第１の層４２−１と第２の層４２−２を有する（例えば、層４２−１は、誘電体層１５０に設けられた開口部を介して層４２−２に直接接触する）。第１の層４２−１は、第２の層４２−２と同じ材料、又は第２の層４２−２と異なる材料で形成されてよい。例示的な一実施形態では、アノード層４２−１はインジウムスズ酸化物（ＩＴＯ）で形成され、アノード層４２−２はアルミニウムで形成されている。この実施例は単なる例示に過ぎず、各アノード層は任意の所望の材料で形成されてよい。
【０１０３】
図２３に示すように、ディスプレイには制御ゲートも含まれて、有機薄膜トランジスタを形成している。図２３に示すように、制御ゲート１４８（導電層と呼ばれることもある）は、隣接するアノード４２の間に形成することができる。具体的には、制御ゲート１４８は、隣接するアノードの第２の層４２−２の間に形成され得る。導電層１４８は、アノード層４２−２と同じ材料で形成されてよく、アノード層４２−２と同じ製造工程中に形成されてよく、アノード層４２−２と同じマスクを使用して形成されてよく、及び／又は、アノード層４２−２と同じ平面内に形成されてよい（これにより、例えば、導電層１４８とアノード層４２−２が同一平面上に存在する）。制御ゲート１４８を絶縁する（これにより、制御ゲート１４８が隣接するアノードに電気的に接続されないようにする）ために、制御ゲートとアノードの間に絶縁層１５２を介在させることができる。絶縁層１５２（誘電体層１５２又は平坦化層１５２と呼ばれることもある）は、二酸化ケイ素（ＳｉＯ２）又は別の所望の誘電材料で形成されてよい。制御ゲートは、制御ゲートを絶縁し、アノード層４２−１と４２−２の間に介在している誘電材料１５０（例えば、ゲート誘電体）によって覆われていてよい。誘電材料１５０は、任意の所望の材料（例えば、二酸化ケイ素）で形成することができる。バイアス電圧（例えば、正バイアス電圧）がゲート１４８に印加されると、ホール層６２によって形成された電流チャネルが電気的に遮断され、これにより、隣接するアノード間の横方向の漏れを防止することができる。画素定義層７６（有機材料で形成されてよい）も制御ゲート１４８の上に形成される。誘電体層１５０は制御ゲート１４８と画素定義層７６との間に介在し、かつ直接接触してよい。
【０１０４】
図２３の構成では、制御ゲート１４８は誘電体層１５０及び画素定義層７６によってホール層６２から分離されている。これらの層の厚さは、隣接するアノード間の横方向の漏れを低減するために制御ゲート１４８に必要とされる正バイアス電圧に比例し得る。
【０１０５】
図２４に示すように、有機発光ダイオードディスプレイは、画素定義層７６内に形成された制御ゲート１４８を含んでよい。正バイアス電圧を制御ゲート１４８に印加すると、ホール層６２によって形成された電流チャネルが電気的に遮断され得り、これにより、隣接するアノード間の横方向の漏れが防止される。ホール層６２の最も薄い部分は、画素定義層７６に隣接していてもよい。したがって、制御ゲート１４８を画素定義層７６に形成することにより、制御ゲート１４８がその最も薄い点で電流チャネルを制御できるようになり、漏れ電流の低減を最大化することができる。図２４の構成では、制御ゲート１４８をアノード層４２−２（又はアノード層４２−１）とは別個の層として形成することも可能である。いくつかの状況では、これによりディスプレイの製造が容易になり得る。加えて、図２４の制御ゲート１４８の位置により穴が活性画素領域内に閉じ込められるため、エッジ発光が低減する。
【０１０６】
図２４に示すように、制御ゲート１４８は画素定義層７６に埋め込まれてよい。制御ゲートは、（例えば、制御ゲートの全ての表面が画素定義層７６と直接接触するように）画素定義層７６によって完全に包囲されてよい。画素定義層７６は任意の所望の材料（例えば、二酸化ケイ素）で形成されてよい。制御ゲート１４８を画素定義層７６内に埋め込むために、画素定義層７６を複数の堆積工程を用いて形成することができる（例えば、第１の層を制御ゲートの下に堆積し、第２の層を制御ゲートの上に堆積し、第３の層を制御ゲートの縁に堆積する）。
【０１０７】
図２３及び図２４に示す、アノード４２が２つの層で形成された実施例は、単なる例示に過ぎない。有機発光ダイオードディスプレイ１４のアノード（本明細書の全ての実施形態のもの）は、任意の所望の数の層で形成することができる。図２３及び図２４に示す制御ゲートは、単一層アノード又は多層アノードを有するディスプレイに使用できる。
【０１０８】
図２１〜図２４はいずれも、有機発光ダイオードディスプレイが、ディスプレイ内の隣接するアノード間の横方向の漏れを制御するために制御ゲートを使用した実施形態を示している。これらの制御ゲートは、グリッド、列、又は他の所望のパターンにて配設されてよい。
【０１０９】
図２５及び図２６は、制御ゲートの構成を示す例示的な有機発光ダイオードディスプレイの平面図である。図２５に示すように、制御ゲート（例えば、図２１及び図２２の制御ゲート１４２、又は、図２３及び図２４の制御ゲート１４８）は、ディスプレイ内の各アノード４２の間のグリッド内に配設されてよい。このタイプの構成では、全てのアノード間の漏れが低減される。図２６に示す代替実施形態では、制御ゲートは、有機発光ダイオードディスプレイ内の隣接する画素列の間に列状に配設されてよい。図２６の制御ゲートにより、隣接する画素列間の漏れが低減される。このタイプの構成は、共通の列内の同色の画素（例えば、赤色画素の列、緑色画素の列、青色画素の列など）を用いたディスプレイに適し得る。このタイプの構成では、隣接する赤色画素間での漏れは、別の色の画素間での漏れよりも許容される（同時に、所望の表示性能は依然として維持される）。したがって、満足のいく表示性能を得るためには、列間の漏れを低減すれば十分である。図２５、図２６に示す制御ゲートパターンは単なる例示に過ぎない。一般に、制御ゲートは、任意の所望の方式でディスプレイ全体に（例えば、隣接する行の間に、不規則なパターンで、など）に位置決めすることができる。
【０１１０】
隣接する画素間の横方向の漏れに加えて、いくつかの有機発光ダイオードディスプレイの効率は所望よりも低いことがある。図２７は、画素の効率を高めるために使用される反射層を設けた例示的な有機発光ダイオードディスプレイの断面側面図である。図２７に示すように、ディスプレイ１４は、ホール層６２、発光層４８、電子層６４、及びカソード層５４で覆われたアノード４２を含む。ディスプレイ１４は、アノード４２の下に反射層１５６を追加的に含むことができる。反射層１５６はディスプレイ全体にわたって形成されてよい（そのため、アノードによって覆われていない領域は全て反射層によって覆われる）。反射層の上、及びアノード間に、追加の誘電体層１５４を形成してもよい。所望であれば、誘電体層１５４は画素定義層であってよい。反射層１５６及び誘電体層１５４は、隣接するアノード間の領域が効率に寄与し、ディスプレイの効率を高められるようにする。
【０１１１】
図２７では、反射層１５６はアノード４２の下に形成され、かつ直接接触している。そのため、反射層１５６は誘電材料で形成されてよい（例えば、アノードどうしが反射層を介して短絡されないようにするため）。反射層１５６がアノードと直接接触して形成されない（例えば、介在する絶縁層が存在する）実施形態では、反射層は導電性又は非導電性材料で形成されてよい。反射層は任意の所望の反射率を有してよい（例えば、９０％超、９５％超、８０％超、６０％超、４０％超、９５％未満、９０％未満、８０％未満、６０％未満など）。
【０１１２】
横方向の漏れによる画素間結合を低減するために、アノードのサイズを縮小することができる。反射層は画素の有効サイズを増大させるので、アノードを所望の光出力を達成するために同様に大きくする必要はない。アノードのサイズを減少させることにより、隣接するアノード間の横方向の漏れに起因する画素間の結合を、画素性能を犠牲にすることなく低減することができる。例示的な一実施形態では、アノードの幅（図２７の距離１５８）は、隣接するアノード間の距離（図２７の距離１６０）よりも小さくてよい。距離１５８は、任意の所望の距離（例えば、０．１ミクロン未満、１ミクロン未満、１０ミクロン未満、５０ミクロン未満、１００ミクロン未満、１０００ミクロン未満、０．１ミクロン超、１ミクロン超、１０ミクロン超、５０ミクロン超、１００ミクロン超、１０００ミクロン超など）であってよい。同様に、距離１６０は、任意の所望の距離（例えば、０．１ミクロン未満、１ミクロン未満、１０ミクロン未満、５０ミクロン未満、１００ミクロン未満、１０００ミクロン未満、０．１ミクロン超、１ミクロン超、１０ミクロン超、５０ミクロン超、１００ミクロン超、１０００ミクロン超など）であってよい。
【０１１３】
所望であれば、前出の実施形態のうちの１つ以上を単一の有機発光ダイオードディスプレイ内で組み合わせて使用することもできる。加えて、前出の実施形態では、共通の横方向導電層（すなわち、ホール層６２）がパターン化されたアノード上に形成された実施例を提示した。しかしながら、各実施形態では、共通の横方向導電層は、代わりにパターン化されたカソード上に形成されてもよい。パターン化された電極がカソードである実施形態では、共通の横方向導電層は電子層であってよい。パターン化された電極がカソードである実施形態では、共通電極はアノードであってもよい。
【０１１４】
加えて、先に述べた実施形態のいくつかは、有機発光ダイオードディスプレイ内の共通の横方向導電層（例えば、ホール層６２）内に不連続部が形成される構成を説明している。しかしながら、共通の横方向導電層内に形成される不連続部の実施例は、単なる例示に過ぎないことを理解されたい。いくつかの実施形態では、共通の横方向導電層は、横方向の漏れを少なくとも部分的に低減する薄化部分（例えば、共通の横方向導電層の、アノードの直上の部分よりも薄い）を設けてよく、この薄化部分は、横方向導電層の導電性を（完全に不連続化するのではなく）少なくとも部分的に低減し、それにより、横方向の漏れを少なくとも部分的に低減する。薄化部分は、アノードの上の部分の厚さの８０％未満、アノードの上の部分の厚さの６０％未満、アノードの上の部分の厚さの４０％未満、アノードの上の部分の厚さの２０％未満、アノードの上の部分の厚さの１００％未満などの厚さであってよい。共通の横方向導電層が不連続部を有する実施形態では、共通の横方向導電層は厚さゼロのを有する薄化部分を有すると見なすことができる。
【０１１５】
様々な実施形態において、ディスプレイは、基板と、第１及び第２の画素を含む画素のアレイとを含んでよい。第１の画素は、基板上に第１の有機発光ダイオード及び第１のパターン化された電極を含んでよく、第２の画素は、基板上に第２の有機発光ダイオード及び第２のパターン化された電極を含んでよい。ディスプレイはまた、第１及び第２の有機発光ダイオードの両方の一部を形成する共通の横方向導電層と、第１のパターン化された電極と第２のパターン化された電極との間に介在する構造体とを含んでもよい。構造体は、第１のパターン化された電極と第２のパターン化された電極との間の共通の横方向導電層を通過する漏れ電流の量を低減することができる。
【０１１６】
構造体は、バイアス電圧に結合された導電性コンタクトを含んでよい。導電性コンタクトは基板上に形成されてよく、共通の横方向導電層は、第１及び第２のパターン化された電極及び導電性コンタクトの上に形成され、かつ直接接触していてよい。導電性コンタクトは、第１及び第２のパターン化された電極と同じ材料で形成されてよい。
【０１１７】
構造体は、第１の幅を有する絶縁層と、第１の幅よりも大きい第２の幅を有する絶縁層の上に形成された追加層とを含み得る。構造体はＴ字型の構造体であってもよい。ディスプレイはまた、共通の横方向導電層の上に形成された発光層と、発光層の上に形成された追加の共通の横方向導電層と、追加の共通の横方向導電層上に形成された共通電極とを含んでもよい。共通電極は、第１のパターン化された電極の上の第１の部分と、第２のパターン化された電極の上の第２の部分とを設けており、構造体の追加層は、共通電極の第１の部分を共通電極の第２の部分に電気的に接続する導電層を含んでよい。
【０１１８】
構造体は絶縁構造体を含んでよく、絶縁構造体は、第１の幅を有する上面と、第１の幅よりも小さい第２の幅を有する下面とを有してよい。共通の横方向導電層は、第１のパターン化された電極の上に形成された第１の部分と、第２のパターン化された電極の上に形成された第２の部分と、絶縁構造体の上に形成された第３の部分とを有してよい。共通の横方向導電層の第３の部分は、共通の横方向導電層の第１及び第２の部分に電気的に接続していなくてもよい。
【０１１９】
構造体は基板内にトレンチを含んでもよく、共通の横方向導電層は、第１のパターン化された電極の上に形成された第１の部分と、第２のパターン化された電極の上に形成された第２の部分と、トレンチ内に形成された第３の部分とを設けてよい。ディスプレイはまた、基板上に形成された追加層を含んでもよい。構造体は追加層内にトレンチを含んでよく、共通の横方向導電層は、第１のパターン化された電極の上に形成された第１の部分と、第２のパターン化された電極の上に形成された第２の部分と、トレンチ内に形成された第３の部分とを設けてよい。構造体は、共通の横方向導電層の不規則な部分を含んでよく、共通の横方向導電層の不規則部分は、フッ素化自己整合単層上に形成されていてよい。構造体は、第１及び第２のパターン化された電極とオーバラップする共通の横方向導電層の部分と比べて低い導電性を有する、共通の横方向導電層の損傷部分を含むことができる。共通の横方向導電層は、横方向導電性の注入層及び横方向導電性の輸送層を含むことができる。
【０１２０】
様々な実施形態において、方法は、基板上に第１及び第２の有機発光ダイオードディスプレイ画素用の第１及び第２のパターン化された電極を形成することと、第１及び第２の有機発光ダイオードディスプレイ画素の両方の部分を形成する第１及び第２のパターン化された電極の上に共通の横方向導電層を堆積させることと、エネルギー源を用いて、第１のパターン化された電極と第２のパターン化された電極との間に介在する共通の横方向導電層の領域に向かってエネルギーを放射することと、を含むことができる。共通の横方向導電層の領域は、エネルギーに暴露されない共通の横方向導電層の部分と比べて低減された導電性を有してよい。共通の横方向導電層の領域に向かってエネルギーを放射することは、マスキング層を介してエネルギーを放射することを含んでよく、マスキング層は、共通の横方向導電層の領域とオーバラップする開口部を設けてよい。エネルギー源は、紫外線源とレーザー光源のうちの１つを含むことができる。エネルギー源は、電子ビーム、集束イオンビーム、ガスクラスタイオンビームのうちの１つを含むことができる。
【０１２１】
様々な実施形態において、駆動トランジスタ、発光トランジスタ、及び第１の電源端子と第２の電源端子との間に直列に結合された有機発光ダイオードと、駆動トランジスタと発光トランジスタの間に介在するノードと、を備える有機発光ダイオードディスプレイ画素を動作させる方法は、ノードと接地端子との間に介在する漏れ電流制御トランジスタは、有機発光ダイオードディスプレイ画素が光を放射できるようにするために、第１の時間に発光トランジスタをアサートすることと、第１の時間に漏れ電流制御トランジスタをアサートすることと、有機発光ダイオードディスプレイ画素が発光期間後に発光することを防止するために、発光トランジスタを第２の時間にデアサートすることと、第２の時間に漏れ電流制御トランジスタをデアサートすることと、を含む。漏れ電流制御トランジスタは、バイアス電圧を受信するゲートを設けてよい。漏れ電流制御トランジスタは、発光トランジスタがアサートされている間に常にアサートされてよく、漏れ電流制御トランジスタは、発光トランジスタがデアサートされている間に常にデアサートされてよい。
【０１２２】
様々な実施形態において、ディスプレイは、基板と、画素のアレイであって、基板上に第１のパターン化された電極を含む第１の有機発光ダイオード画素と、基板上に第２のパターン化された電極を含む第２の有機発光ダイオード画素とを含む、画素のアレイと、第１のパターン化された電極と第２のパターン化された電極との間に介在する基板上の画素定義層と、横方向導電層であって、画素定義層の上に形成されており、第１の有機発光ダイオード画素の一部を形成する第１の部分と、第２の有機発光ダイオード画素の一部を形成する第２の部分とを有する、横方向導電層と、を備える。第１の部分は、画素定義層によって形成された横方向導電層内の少なくとも１つの不連続部によって、第２の部分から電気的に絶縁されてよい。
【０１２３】
横方向導電層は、画素定義層、第１のパターン化された電極、及び第２のパターン化された電極の上に、かつ直接接触して形成されてよい。ディスプレイはまた、横方向導電層の上に形成された発光層と、発光層の上に形成された共通電極とを含んでもよい。画素定義層は、上面及び側壁面を有してよく、横方向導電層における少なくとも１つの不連続部は、側壁面の凹部によって形成されてよい。画素定義層は、上面及び側壁面を設けてよく、横方向導電層内の少なくとも１つの不連続部は、側壁面の複数の曲線によって形成されてよい。画素定義層は、上面及び側壁面を設けてよく、横方向導電層内の少なくとも１つの不連続部は、側壁面の下部切取り部によって形成されてもよい。
【０１２４】
画素定義層は、少なくとも第１及び第２の材料層を含んでよい。画素定義層は、第１の材料層、第２の材料層、及び第３の材料層を含み得る。第１の材料層は第３の材料層と同じ材料で形成されてよく、第１の材料層は第２の材料層とは異なる材料で形成されてよい。第１の材料層は二酸化ケイ素で形成されてよく、第２の材料層は窒化ケイ素で形成されてよく、第３の材料層は二酸化ケイ素で形成されてよく、第２の材料層は、第１の材料層と第３の材料層との間に介在してよい。第１の材料層は第１の厚さを有してよく、第２の材料層は第１の厚さと同じ第２の厚さを有してよく、第３の材料層は第１の厚さと同じ第３の厚さを有してよい。第１の材料層は第１の厚さを有してよく、第２の材料層は第２の厚さを有してよく、第３の材料層は第３の厚さを有してよく、第１の厚さと第３の厚さは異なっていてよい。第１の材料層は第１のパターン化された電極と第２の材料層との間に介在してよく、第２の材料層は第１の材料層と第３の材料層の間に介在してよく、第１の材料層は、第１のパターン化された電極の上面に対して第１の角度を成している第１の側壁を有してよく、第２の材料層は、第１のパターン化された電極の上面に対して第２の角度を成している第２の側壁を有してよく、第３の材料層は、第１のパターン化された電極の上面に対して第３の角度を成している第３の側壁を有してよく、第１の角度は９０度未満であってよく、第２の角度は９０度より大きくてよく、第３の角度は９０度未満であってよい。
【０１２５】
様々な実施形態において、ディスプレイは、基板と、画素のアレイであって、基板上に第１のパターン化された電極を含んだ第１の有機発光ダイオード画素と、基板上に第２のパターン化された電極を含んだ第２の有機発光ダイオード画素と、を含む、画素のアレイと、横方向導電層であって、第１及び第２のパターン化された電極の上に形成されており、第１の有機発光ダイオード画素の一部を形成している第１の部分と、第２の有機発光ダイオード画素の一部を形成している第２の部分とを設けた、横方向導電層と、第１のパターン化された電極と第２のパターン化された電極との間に介在しており、バイアス電圧に結合されている制御ゲートと、含んでよい。
【０１２６】
制御ゲートは、バイアス電圧に結合されると、第１のパターン化された電極と第２のパターン化された電極との間の横方向導電層内の電流チャネルを遮断する、有機薄膜トランジスタを形成してよい。ディスプレイはまた、制御ゲートと横方向導電層の間に介在するゲート誘電体を含んでよい。ゲート誘電体は、対向する第１及び第２の側部を有してよく、第１の側部は制御ゲートと直接接触していてよく、第２の側部は横方向導電層と直接接触していてよい。
【０１２７】
制御ゲートは、第１及び第２のパターン化された電極と同じ材料で形成されてよく、また、制御ゲート、第１のパターン化された電極、第２のパターン化された電極は同一平面上にあってよい。ディスプレイはまた、第１のパターン化された電極に結合した第１のコンタクトと、第２のパターン化された電極に結合した第２のコンタクトとを含んでよい。制御ゲートは、第１及び第２のコンタクトと同じ材料で形成されてよく、また、制御ゲート、第１のコンタクト、第２のコンタクトは同一平面上にあってよい。ディスプレイはまた、第１のパターン化された電極と第２のパターン化された電極との間に介在する画素定義層を含んでもよい。画素定義層は制御ゲートとオーバラップしてよい。制御ゲートは画素定義層内に埋め込まれてよい。
【０１２８】
様々な実施形態において、ディスプレイは、基板と、基板上に形成された反射層と、画素のアレイであって、反射層上に第１のパターン化された電極を含んだ第１の有機発光ダイオード画素と、反射層上に第２のパターン化された電極を含む第２の有機発光ダイオード画素と、を含んでいる、画素のアレイと、反射層の上、かつ第１のパターン化された電極と第２のパターン化された電極との間に形成された誘電体層と、横方向導電層であって、誘電体層、第１のパターン化された電極、第２のパターン化された電極の上に形成されており、第１有機発光ダイオード画素の一部を形成する第１の部分と、第２の有機発光ダイオード画素の一部を形成する第２の部分とを有する、横方向導電層と、を含んでよい。
【０１２９】
一実施形態によれば、基板と、画素のアレイであって、第１及び第２の有機発光ダイオード画素を含んでおり、第１の有機発光ダイオード画素は基板上に第１のパターン化された電極を含み、第２の有機発光ダイオード画素は基板上に第２のパターン化された電極を含む、画素のアレイと、基板上で、第１のパターン化された電極と第２のパターン化された電極との間に介在する画素定義層と、横方向導電層であって、画素定義層の上に形成されており、第１の有機発光ダイオード画素の一部を形成している第１の部分と、第２の有機発光ダイオード画素の一部を形成している第２の部分とを有し、第１の部分は横方向導電層内に画素定義層によって作成された少なくとも１つの不連続部により第２の部分から電気的に隔絶されている、横方向導電層と、を含むディスプレイが提供される。
【０１３０】
別の実施形態によれば、横方向導電層は、画素定義層、第１のパターン化された電極、第２のパターン化された電極の上に、かつ直接接触して形成される。
【０１３１】
別の実施形態によれば、ディスプレイは、横方向導電層の上に形成された発光層と、発光層の上に形成された共通電極と、を含む。
【０１３２】
別の実施形態によれば、画素定義層は、上面及び側壁面を有し、横方向導電層における少なくとも１つの不連続部は、側壁面の凹部によって形成される。
【０１３３】
別の実施形態によれば、画素定義層は少なくとも第１及び第２の材料層を含む。
【０１３４】
別の実施形態によれば、画素定義層は、第１の材料層、第２の材料層、及び第３の材料層を含み、第１の材料層は第３の材料層と同じ材料で形成され、第１の材料層は第２の材料層とは異なる材料で形成される。
【０１３５】
別の実施形態によれば、第１の材料層は二酸化ケイ素で形成され、第２の材料層は窒化ケイ素で形成され、第３の材料層は二酸化ケイ素で形成され、第２の材料層は第１の材料層と第３の材料層の間に介在している。
【０１３６】
別の実施形態によれば、画素定義層は、第１の材料層、第２の材料層、及び第３の材料層を含み、第１の材料層は、第１のパターン化された電極と第２の材料層との間に介在し、第２の材料層は、第１の材料層と第３の材料層の間に介在し、第１の材料層は、第１のパターン化された電極の上面に対して第１の角度を成す第１の側壁を有し、第２の材料層は、第１のパターン化された電極の上面に対して第２の角度を成す第２の側壁を有し、第３の材料層は、第１のパターン化された電極の上面に対して第３の角度を成す第３の側壁を有し、第１の角度は９０度未満であり、第２の角度は９０度より大きく、第３の角度は９０度未満である。
【０１３７】
別の実施形態によれば、画素定義層は上面及び側壁面を有し、横方向導電層における少なくとも１つの不連続部は、側壁面の複数の曲線によって形成される。
【０１３８】
一実施形態によれば、基板と、画素のアレイであって、第１及び第２の画素を含み、第１の画素は基板上に第１の有機発光ダイオード及び第１のパターン化された電極を含み、第２の画素は基板上に第２の有機発光ダイオード及び第２のパターン化された電極を含む、画素のアレイと、第１及び第２の有機発光ダイオードの両方の一部を形成している共通の横方向導電層と、構造体であって、第１のパターン化された電極と第２のパターン化された電極との間に介在しており、第１及び第２のパターン化された電極間において共通の横方向導電層を通る漏れ電流の量を低減する、構造体と、を含むディスプレイが提供される。
【０１３９】
別の実施形態によれば、構造体は、バイアス電圧に結合された導電性コンタクトを含む。
【０１４０】
別の実施形態によれば、導電性コンタクトは、第１及び第２のパターン化された電極と同じ材料で形成される。
【０１４１】
別の実施形態によれば、構造体は絶縁構造体を含み、絶縁構造体は、第１の幅を有する上面と、第１の幅よりも小さい第２の幅を有する下面とを有する。
【０１４２】
別の実施形態によれば、共通の横方向導電層は、第１のパターン化された電極の上に形成された第１の部分と、第２のパターン化された電極の上に形成された第２の部分と、絶縁構造体の上に形成された第３の部分とを有し、共通の横方向導電層の第３の部分は、共通の横方向導電層の第１及び第２の部分に電気的に接続しれていない。
【０１４３】
別の実施形態によれば、構造体は基板内にトレンチを含み、共通の横方向導電層は、第１のパターン化された電極の上に形成された第１の部分と、第２のパターン化された電極の上に形成された第２の部分と、トレンチ内に形成された第３の部分とを含む。
【０１４４】
一実施形態によれば、基板と、画素のアレイであって、第１及び第２の有機発光ダイオード画素を含み、第１の有機発光ダイオード画素は基板上に第１のパターン化された電極を含み、第２の有機発光ダイオード画素は基板上に第２のパターン化された電極を含む、画素のアレイと、横方向導電層であって、第１及び第２のパターン化された電極上に形成されており、第１の有機発光ダイオード画素の一部を形成している第１の部分と、第２の有機発光ダイオード画素の一部を形成している第２の部分とを有する、横方向導電層と、第１のパターン化された電極と第２のパターン化された電極との間に介在し、バイアス電圧に結合している制御ゲートと、を含むディスプレイが提供される。
【０１４５】
別の実施形態によれば、制御ゲートは、バイアス電圧に結合されると、第１のパターン化された電極と第２のパターン化された電極との間の横方向導電層内の電流チャネルを遮断する、有機薄膜トランジスタを形成している。
【０１４６】
別の実施形態によれば、ディスプレイは、制御ゲートと横方向導電層の間に介在するゲート誘電体を含む。
【０１４７】
別の実施形態によれば、制御ゲートは、第１及び第２のパターン化された電極と同じ材料で形成され、制御ゲート、第１のパターン化された電極、第２のパターン化された電極は同一平面上にある。
【０１４８】
別の実施形態によれば、ディスプレイは、第１のパターン化された電極に結合した第１のコンタクトと、第２のパターン化された電極に結合した第２のコンタクトとを含み、制御ゲートは、第１及び第２のコンタクトと同じ材料で形成されており、制御ゲート、第１のコンタクト、第２のコンタクトは同一平面上にある。
【０１４９】
別の実施形態によれば、ディスプレイは、第１のパターン化された電極と第２のパターン化された電極との間に介在する画素定義層を含み、画素定義層は制御ゲートオーバラップしている。
【０１５０】
別の実施形態によれば、ディスプレイは、第１のパターン化された電極と第２のパターン化された電極との間に介在する画素定義層を含み、制御ゲートは画素定義層内に埋め込まれている。
【０１５１】
前述は単なる例示であり、当業者は、記載された実施形態の範囲及び精神から逸脱することなく、様々な修正を行うことができる。前述の実施形態は、個別に又は任意の組み合わせで実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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