(57)【特許請求の範囲】
【請求項１】
複数のカスケード接続されたＧＯＡユニットを含み、ｎを５以上の整数とするＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、
第ｎステージの前記ＧＯＡユニットは：
現ステージの走査線の走査駆動信号を高レベルの状態に制御するために、第１ノードを高電位にするプルアップ制御ユニットと、
前記第１ノードが高電位であると、現ステージの走査線の走査駆動信号をプルアップするプルアップユニットと、
現ステージの走査線の走査駆動信号をプルダウンするためのプルダウンユニットと、
現ステージの走査線の走査駆動信号を低レベルに維持するためのプルダウン保持ユニットと、
現ステージのステージ伝送信号を出力するための転送ユニットと、
現ステージの走査線の走査駆動信号を確実にプルアップさせるために、前記第１ノードを前記高電位よりも高い電位に引き上げるブートストラップキャパシタと、
第１定電圧負レベルの信号を供給するための第１定電圧負レベルの電源と、
第２定電圧負レベルの信号を供給するための第２定電圧負レベルの電源と、を含み、
前記第１定電圧負レベルの電源は前記プルダウン保持ユニット及び前記プルダウンユニットにそれぞれ接続されており、前記第２定電圧負レベルの電源は前記プルダウン保持ユニットに接続されており、
前記プルアップ制御ユニットは第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを含み、
前記第１薄膜トランジスタのソース電極は、第ｎ−４ステージのステージ伝送信号の入力端子ＳＴ（ｎ−４）または開始信号の入力端子のいずれかに接続されており、前記第１薄膜トランジスタのドレイン電極は、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタのソース電極にそれぞれ接続されており、前記第１薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第２薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第２薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第３薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第３薄膜トランジスタのゲート電極は、第ｎ−４ステージにおけるステージ伝送信号の入力端子ＳＴ（ｎ−４）又は開始信号の入力端子のいずれかに接続されており、
前記プルダウンユニットは、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第６薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第６薄膜トランジスタのソース電極は、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第７薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第７薄膜トランジスタのソース電極は、前記第８薄膜トランジスタのドレイン電極に接続されており、前記第７薄膜トランジスタのゲート電極は、前記第８薄膜トランジスタのゲート電極に接続されており、
前記第８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第８薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、
前記第９薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第９薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、前記第９薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第１０薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、前記第１０薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、
前記第１１薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第１１薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１１薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、
前記プルダウン保持ユニットは、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ、第１６薄膜トランジスタ、第１７薄膜トランジスタ及び第１８薄膜トランジスタを含み、
前記第１２薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１２薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第１２薄膜トランジスタのゲート電極は、第２ノードに接続されており、
前記第１３薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１３薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１３薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、
前記第１４薄膜トランジスタのソース電極は、前記第２ノードに接続されており、前記第１４薄膜トランジスタのドレイン電極は、定電圧高レベルの電源入力端子又は現ステージのクロック信号の入力端子のいずれかに接続されており、前記第１４薄膜トランジスタのゲート電極は、前記第１７薄膜トランジスタのソース電極及び前記第１６薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第１５薄膜トランジスタのドレイン電極は、前記第２ノードに接続されており、前記第１５薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１５薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１６薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１６薄膜トランジスタのドレイン電極は、前記第１７薄膜トランジスタのソース電極に接続されており、前記第１６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１７薄膜トランジスタのドレイン電極は、前記第１４薄膜トランジスタのドレイン電極に接続されており、前記第１７薄膜トランジスタのゲート電極は、前記定電圧高レベルの電源入力端子又は現ステージの前記クロック信号の入力端子のいずれかに接続されており、
前記第１８薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、前記第１８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１８薄膜トランジスタのドレイン電極は、前記第１ノードに接続されていることを特徴とするＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項２】
前記第２定電圧負レベルの電源によって出力される電位レベルは、前記第１定電圧負レベルの電源によって出力される電位レベルよりも小さいことを特徴とする請求項１に記載のＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項３】
前記第１定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位より小さいことを特徴とする請求項１に記載のＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項４】
前記転送ユニットは第４薄膜トランジスタを含み、前記第４薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第４薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第４薄膜トランジスタのゲート電極は、前記第１ノードに接続されていることを特徴とする請求項１に記載のＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項５】
前記プルアップユニットは第５薄膜トランジスタを含み、前記第５薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第５薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第５薄膜トランジスタのゲート電極は、前記第１ノードに接続されていることを特徴とする請求項１に記載のＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項６】
前記ブートストラップキャパシタの一方の端子は、前記第１ノードに接続されており、他方の端子は、現ステージの走査駆動信号の出力端子に接続されていることを特徴とする請求項１に記載のＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【請求項７】
ＩＧＺＯ薄膜トランジスタのＧＯＡ回路を含む表示装置において、
当該ＩＧＺＯ薄膜トランジスタのＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、ｎを５以上の整数として、第ｎステージの前記ＧＯＡユニットは：
現ステージの走査線の走査駆動信号を高レベルの状態に制御するために、第１ノードを高電位にするプルアップ制御ユニットと、
前記第１ノードが高電位であると、現ステージの走査線の走査駆動信号をプルアップするプルアップユニットと、
現ステージの走査線の走査駆動信号をプルダウンするためのプルダウンユニットと、
現ステージの走査線の走査駆動信号を低レベルに維持するためのプルダウン保持ユニットと、
現ステージのステージ伝送信号を出力するための転送ユニットと、
現ステージの走査線の走査駆動信号を確実にプルアップさせるために、前記第１ノードを前記高電位よりも高い電位に引き上げるブートストラップキャパシタと、
第１定電圧負レベルの信号を供給するための第１定電圧負レベルの電源と、
第２定電圧負レベルの信号を供給するための第２定電圧負レベルの電源と、を含み、
前記第１定電圧負レベルの電源は前記プルダウン保持ユニット及び前記プルダウンユニットにそれぞれ接続されており、前記第２定電圧負レベルの電源は前記プルダウン保持ユニットに接続されており、
前記プルアップ制御ユニットは第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを含み、
前記第１薄膜トランジスタのソース電極は、第ｎ−４ステージのステージ伝送信号の入力端子ＳＴ（ｎ−４）または開始信号の入力端子のいずれかに接続されており、前記第１薄膜トランジスタのドレイン電極は、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタのソース電極にそれぞれ接続されており、前記第１薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第２薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第２薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第３薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第３薄膜トランジスタのゲート電極は、第ｎ−４ステージにおけるステージ伝送信号の入力端子ＳＴ（ｎ−４）又は開始信号の入力端子のいずれかに接続されており、
前記プルダウンユニットは、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第６薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第６薄膜トランジスタのソース電極は、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第７薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第７薄膜トランジスタのソース電極は、前記第８薄膜トランジスタのドレイン電極に接続されており、前記第７薄膜トランジスタのゲート電極は、前記第８薄膜トランジスタのゲート電極に接続されており、
前記第８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第８薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、
前記第９薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第９薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、前記第９薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第１０薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、前記第１０薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、
前記第１１薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第１１薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１１薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、
前記プルダウン保持ユニットは、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ、第１６薄膜トランジスタ、第１７薄膜トランジスタ及び第１８薄膜トランジスタを含み、
前記第１２薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１２薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第１２薄膜トランジスタのゲート電極は、第２ノードに接続されており、
前記第１３薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１３薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１３薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、
前記第１４薄膜トランジスタのソース電極は、前記第２ノードに接続されており、前記第１４薄膜トランジスタのドレイン電極は、定電圧高レベルの電源入力端子又は現ステージのクロック信号の入力端子のいずれかに接続されており、前記第１４薄膜トランジスタのゲート電極は、前記第１７薄膜トランジスタのソース電極及び前記第１６薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第１５薄膜トランジスタのドレイン電極は、前記第２ノードに接続されており、前記第１５薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１５薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１６薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１６薄膜トランジスタのドレイン電極は、前記第１７薄膜トランジスタのソース電極に接続されており、前記第１６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１７薄膜トランジスタのドレイン電極は、前記第１４薄膜トランジスタのドレイン電極に接続されており、前記第１７薄膜トランジスタのゲート電極は、前記定電圧高レベルの電源入力端子又は現ステージの前記クロック信号の入力端子のいずれかに接続されており、
前記第１８薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、前記第１８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１８薄膜トランジスタのドレイン電極は、前記第１ノードに接続されていることを特徴とする表示装置。
【請求項８】
前記第２定電圧負レベルの電源によって出力される電位レベルは、前記第１定電圧負レベルの電源によって出力される電位レベルよりも小さいことを特徴とする請求項７に記載の表示装置。
【請求項９】
前記第１定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位より小さいことを特徴とする請求項７に記載の表示装置。
【請求項１０】
前記転送ユニットは第４薄膜トランジスタを含み、前記第４薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第４薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第４薄膜トランジスタのゲート電極は、前記第１ノードに接続されていることを特徴とする請求項７に記載の表示装置。
【請求項１１】
前記プルアップユニットは第５薄膜トランジスタを含み、前記第５薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第５薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第５薄膜トランジスタのゲート電極は、前記第１ノードに接続されていることを特徴とする請求項７に記載の表示装置。
【請求項１２】
前記ブートストラップキャパシタの一方の端子は、前記第１ノードに接続されており、他方の端子は、現ステージの走査駆動信号の出力端子に接続されていることを特徴とする請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶パネルの技術分野に関するものであり、特にＩＧＺＯ薄膜トランジスタのＧＯＡ回路及び表示装置に関する。
【背景技術】
【０００２】
現在、通常は、アレイ基板上でゲートドライバ（Gate Driver On Array，ＧＯＡ）技術が用いられたディスプレイパネルが採用されており、ＧＯＡ回路とは、アレイ基板上に直接形成された走査線駆動回路である。ＧＯＡ回路は複数ステージの順次接続されたシフトレジスタを含み、シフトレジスタは各々１本の走査線を駆動させ、次のステージのシフトレジスタに起動信号を送出することで、ＧＯＡ回路全体として走査線を逐次起動させるという目的を達成することができる。従来技術と比較して、ＧＯＡ技術はコストの削減のみならず、ゲート電極の配列方向に沿ったバインド処理を行なう必要がないため、生産性の向上に極めて有利であり、且つ、液晶ディスプレイパネルの集積度を高めることができる。
【０００３】
一般的に、ＧＯＡ回路は主に、プルアップ部（Pull-up part）と、プルアップ制御部（Pull-up control part）と、転送部（Transfer part）と、プルダウン部（Pull-down part）と、プルダウン保持部（Pull-down Holding part）と、電位を上げるためのブースト部（Boost part）とを含む。当該ブースト部は通常、ブートストラップコンデンサにより構成されている。プルアップ部は主に、入力されたクロック信号（Clock）を薄膜トランジスタのゲート電極に出力し、液晶ディスプレイの駆動信号とする。プルアップ制御部は主に、プルアップ部の作動を制御し、通常、前ステージのＧＯＡ回路から転送された信号により、プルアップ部を制御する。プルダウン部は主に、走査信号を出力した後、すみやかにその走査信号（即ち、薄膜トランジスタのゲート電極の電位）を低レベルに引き下げるためのものである。プルダウン保持部は主に、走査信号及びプルアップ部の信号をオフ状態（即ち、所定の負電位）に維持するためのものである。ブースト部は主に、プルアップ部の電位をさらに引き上げ、プルアップ部の正常な出力を確実にするためのものである。ＩＧＺＯ材料は、比較的高い移動度と良好なデバイス安定性を有する。これらの利点により、ＧＯＡ回路の複雑さが軽減される。高い移動度により、ＧＯＡ中のＴＦＴのサイズをａ−Ｓｉに対して小さく形成することができ、狭額ベゼルの表示装置を製造する場合に有利である。デバイスの安定性は、ＴＦＴの性能を安定させるための電源及びＴＦＴの数を減少させ、比較的単純な電気回路を形成することができ、電力消費を減少させることができる。しかしながら、ＩＧＺＯ−ＴＦＴのＶth（即ち、トランジスタの閾値電圧）は、負の値となりやすいため、ＧＯＡ回路の故障を引き起こす。また、ＩＧＺＯ−ＴＦＴは、ＤＣの正バイアス温度応力テスト（ＰＢＴＳ）に対して非常に繊細であるため、長期間の応力（Stress）テストは、ＩＧＺＯ薄膜トランジスタの閾値電圧（Ｖth）の深刻な正移行を引き起こす。これにより、ＧＯＡ回路の故障をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＩＧＺＯ薄膜トランジスタのＧＯＡ回路及び表示装置を提供することであり、これにより、従来技術における、ＩＧＺＯ薄膜トランジスタの閾値電圧が負の値となりやすいため、ＧＯＡ回路の故障をもたらす、という問題を解決することができる。
【課題を解決するための手段】
【０００５】
本発明の技術案は以下の通りである。
【０００６】
複数のカスケード接続されたＧＯＡユニットを含み、ｎを５以上の整数とするＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、
第ｎステージの前記ＧＯＡユニットは：
現ステージの走査線の走査駆動信号を高レベルの状態に制御するために、第１ノードを高電位にするプルアップ制御ユニットと、
前記第１ノードが高電位であると、現ステージの走査線の走査駆動信号をプルアップするプルアップユニットと、
現ステージの走査線の走査駆動信号をプルダウンするためのプルダウンユニットと、
現ステージの走査線の走査駆動信号を低レベルに維持するためのプルダウン保持ユニットと、
現ステージのステージ伝送信号を出力するための転送ユニットと、
現ステージの走査線の走査駆動信号を確実にプルアップさせるために、前記第１ノードを前記高電位よりも高い電位に引き上げるブートストラップキャパシタと、
第１定電圧負レベルの信号を供給するための第１定電圧負レベルの電源と、
第２定電圧負レベルの信号を供給するための第２定電圧負レベルの電源と、を含み、
前記第１定電圧負レベルの電源は前記プルダウン保持ユニット及び前記プルダウンユニットにそれぞれ接続されており、前記第２定電圧負レベルの電源は前記プルダウン保持ユニットに接続されていることを特徴とするＩＧＺＯ薄膜トランジスタのＧＯＡ回路。
【０００７】
好ましくは、前記第２定電圧負レベルの電源によって出力される電位レベルは、前記第１定電圧負レベルの電源によって出力される電位レベルよりも小さい。
【０００８】
好ましくは、前記第１定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位より小さい。
【０００９】
好ましくは、前記プルアップ制御ユニットは第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを含み、
前記第１薄膜トランジスタのソース電極は、第ｎ−４ステージのステージ伝送信号の入力端子ＳＴ（ｎ−４）または開始信号の入力端子のいずれかに接続されており、前記第１薄膜トランジスタのドレイン電極は、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタのソース電極にそれぞれ接続されており、前記第１薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第２薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第２薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第３薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第３薄膜トランジスタのゲート電極は、第ｎ−４ステージにおけるステージ伝送信号の入力端子ＳＴ（ｎ−４）又は開始信号の入力端子のいずれかに接続されている。
【００１０】
好ましくは、前記転送ユニットは第４薄膜トランジスタを含み、前記第４薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第４薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第４薄膜トランジスタのゲート電極は、前記第１ノードに接続されている。
【００１１】
好ましくは、前記プルアップユニットは第５薄膜トランジスタを含み、前記第５薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第５薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第５薄膜トランジスタのゲート電極は、前記第１ノードに接続されている。
【００１２】
好ましくは、前記プルダウンユニットは、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第６薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第６薄膜トランジスタのソース電極は、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第７薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第７薄膜トランジスタのソース電極は、前記第８薄膜トランジスタのドレイン電極に接続されており、前記第７薄膜トランジスタのゲート電極は、前記第８薄膜トランジスタのゲート電極に接続されており、
前記第８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第８薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、
前記第９薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第９薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、前記第９薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第１０薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、前記第１０薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、
前記第１１薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第１１薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１１薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されている。
【００１３】
好ましくは、前記プルダウン保持ユニットは、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ、第１６薄膜トランジスタ、第１７薄膜トランジスタ及び第１８薄膜トランジスタを含み、
前記第１２薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１２薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第１２薄膜トランジスタのゲート電極は、第２ノードに接続されており、
前記第１３薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１３薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１３薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、
前記第１４薄膜トランジスタのソース電極は、前記第２ノードに接続されており、前記第１４薄膜トランジスタのドレイン電極は、定電圧高レベルの電源入力端子又は現ステージのクロック信号の入力端子のいずれかに接続されており、前記第１４薄膜トランジスタのゲート電極は、前記第１７薄膜トランジスタのソース電極及び前記第１６薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第１５薄膜トランジスタのドレイン電極は、前記第２ノードに接続されており、前記第１５薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１５薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１６薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１６薄膜トランジスタのドレイン電極は、前記第１７薄膜トランジスタのソース電極に接続されており、前記第１６薄膜トランジスタのゲート電極は、前記第１
ノードに接続されており、
前記第１７薄膜トランジスタのドレイン電極は、前記第１４薄膜トランジスタのドレイン電極に接続されており、前記第１７薄膜トランジスタのゲート電極は、前記定電圧高レベルの電源入力端子又は現ステージの前記クロック信号の入力端子のいずれかに接続されており、
前記第１８薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、前記第１８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１８薄膜トランジスタのドレイン電極は、前記第１ノードに接続されている。
【００１４】
好ましくは、前記ブートストラップキャパシタの一方の端子は、前記第１ノードに接続されており、他方の端子は、現ステージの走査駆動信号の出力端子に接続されている。
【００１５】
ＩＧＺＯ薄膜トランジスタのＧＯＡ回路を含む表示装置において、
当該ＩＧＺＯ薄膜トランジスタのＧＯＡ回路は、
複数のカスケード接続されたＧＯＡユニットを含み、ｎを５以上の整数として、第ｎステージの前記ＧＯＡユニットは：
現ステージの走査線の走査駆動信号を高レベルの状態に制御するために、第１ノードを高電位にするプルアップ制御ユニットと、
前記第１ノードが高電位であると、現ステージの走査線の走査駆動信号をプルアップするプルアップユニットと、
現ステージの走査線の走査駆動信号をプルダウンするためのプルダウンユニットと、
現ステージの走査線の走査駆動信号を低レベルに維持するためのプルダウン保持ユニットと、
現ステージのステージ伝送信号を出力するための転送ユニットと、
現ステージの走査線の走査駆動信号を確実にプルアップさせるために、前記第１ノードを前記高電位よりも高い電位に引き上げるブートストラップキャパシタと、
第１定電圧負レベルの信号を供給するための第１定電圧負レベルの電源と、
第２定電圧負レベルの信号を供給するための第２定電圧負レベルの電源と、を含み、
前記第１定電圧負レベルの電源は前記プルダウン保持ユニット及び前記プルダウンユニットにそれぞれ接続されており、前記第２定電圧負レベルの電源は前記プルダウン保持ユニットに接続されていることを特徴とする表示装置。
【００１６】
好ましくは、前記第２定電圧負レベルの電源によって出力される電位レベルは、前記第１定電圧負レベルの電源によって出力される電位レベルよりも小さい。
【００１７】
好ましくは、前記第１定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位より小さい。
【００１８】
好ましくは、前記プルアップ制御ユニットは第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを含み、
前記第１薄膜トランジスタのソース電極は、第ｎ−４ステージのステージ伝送信号の入力端子ＳＴ（ｎ−４）または開始信号の入力端子のいずれかに接続されており、前記第１薄膜トランジスタのドレイン電極は、前記第２薄膜トランジスタ及び前記第３薄膜トランジスタのソース電極にそれぞれ接続されており、前記第１薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第２薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第２薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第３薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第３薄膜トランジスタのゲート電極は、第ｎ−４ステージにおけるステージ伝送信号の入力端子ＳＴ（ｎ−４）又は開始信号の入力端子のいずれかに接続されている。
【００１９】
好ましくは、前記転送ユニットは第４薄膜トランジスタを含み、前記第４薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第４薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第４薄膜トランジスタのゲート電極は、前記第１ノードに接続されている。
【００２０】
前記プルアップユニットは第５薄膜トランジスタを含み、前記第５薄膜トランジスタのソース電極に現ステージのクロック信号が入力され、前記第５薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第５薄膜トランジスタのゲート電極は、前記第１ノードに接続されている。
【００２１】
好ましくは、前記プルダウンユニットは、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第６薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第６薄膜トランジスタのソース電極は、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第７薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第７薄膜トランジスタのソース電極は、前記第８薄膜トランジスタのドレイン電極に接続されており、前記第７薄膜トランジスタのゲート電極は、前記第８薄膜トランジスタのゲート電極に接続されており、
前記第８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第８薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、
前記第９薄膜トランジスタのドレイン電極は、前記第１ノードに接続されており、前記第９薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されており、前記第９薄膜トランジスタのゲート電極は、前記第３薄膜トランジスタのゲート電極に接続されており、
前記第１０薄膜トランジスタのゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、前記第１０薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、
前記第１１薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、前記第１１薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１１薄膜トランジスタのソース電極は、前記第１０薄膜トランジスタのドレイン電極に接続されている。
【００２２】
好ましくは、前記プルダウン保持ユニットは、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ、第１６薄膜トランジスタ、第１７薄膜トランジスタ及び第１８薄膜トランジスタを含み、
前記第１２薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１２薄膜トランジスタのドレイン電極は、現ステージのステージ伝送信号の出力端子に接続されており、前記第１２薄膜トランジスタのゲート電極は、第２ノードに接続されており、
前記第１３薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１３薄膜トランジスタのドレイン電極は、現ステージの走査駆動信号の出力端子に接続されており、前記第１３薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、
前記第１４薄膜トランジスタのソース電極は、前記第２ノードに接続されており、前記第１４薄膜トランジスタのドレイン電極は、定電圧高レベルの電源入力端子又は現ステージのクロック信号の入力端子のいずれかに接続されており、前記第１４薄膜トランジスタのゲート電極は、前記第１７薄膜トランジスタのソース電極及び前記第１６薄膜トランジスタのドレイン電極にそれぞれ接続されており、
前記第１５薄膜トランジスタのドレイン電極は、前記第２ノードに接続されており、前記第１５薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１５薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１６薄膜トランジスタのソース電極は、前記第２定電圧負レベルの電源に接続されており、前記第１６薄膜トランジスタのドレイン電極は、前記第１７薄膜トランジスタのソース電極に接続されており、前記第１６薄膜トランジスタのゲート電極は、前記第１ノードに接続されており、
前記第１７薄膜トランジスタのドレイン電極は、前記第１４薄膜トランジスタのドレイン電極に接続されており、前記第１７薄膜トランジスタのゲート電極は、前記定電圧高レベルの電源入力端子又は現ステージの前記クロック信号の入力端子のいずれかに接続されており、
前記第１８薄膜トランジスタのゲート電極は、前記第２ノードに接続されており、前記第１８薄膜トランジスタのソース電極は、前記第１定電圧負レベルの電源に接続されており、前記第１８薄膜トランジスタのドレイン電極は、前記第１ノードに接続されている。
【００２３】
好ましくは、前記ブートストラップキャパシタの一方の端子は、前記第１ノードに接続されており、他方の端子は、現ステージの走査駆動信号の出力端子に接続されている。
【発明の効果】
【００２４】
本発明のＩＧＺＯ薄膜トランジスタのＧＯＡ回路及び表示装置において、ＧＯＡ回路に第１定電圧負レベルの電源及び第２定電圧負レベルの電源を設け、且つ、前記第１定電圧負レベルの電源を前記プルダウン保持ユニット及び前記プルダウンユニットにそれぞれ接続し、前記第２定電圧負レベルの電源を前記プルダウン保持ユニットに接続することで、ＩＧＺＯ薄膜トランジスタの閾値電圧が負の値となりやすいため、ＧＯＡ回路の故障をもたらす、という問題を解決することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の実施例におけるＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、全体的な構造を示す図である。
【図２】図２は、本発明の実施例におけるＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、信号波形と電位の関係を示す図である。
【図３】図３は、本発明の実施例におけるＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、第３２ステージのＧＯＡを例にとって作動原理を説明するための波形図である。
【発明を実施するための形態】
【００２６】
以下の各実施形態の説明は添付の図面を参照しており、発明の特定の実施形態を例示的に示すものである。本発明で言及されている方向を示す用語として、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等があるが、これらは単に添付の図面中の方向を参照するためのものである。このため、用いられている方向を示す用語は本発明の説明及び理解のための用語であり、本発明を限定するものではない。図中、構造の類似するユニットは同一の記号で示される。
【００２７】
［実施例１］
ＩＧＺＯ（Indium Gallium Zinc Oxide）は、インジウム・ガリウム・亜鉛の酸化物の略語であり、金属酸化物層をＴＦＴ−ＬＣＤの活性層上に塗布された薄膜トランジスタ技術である。ＩＧＺＯ材料は、比較的高い移動度と良好なデバイス安定性を有する。
【００２８】
図１を参照すると、図１は、本発明の一実施形態であるＩＧＺＯ薄膜トランジスタのＧＯＡ回路の全体構造を示す図である。図１に示すように、本発明のＩＧＺＯ薄膜トランジスタのＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含む。ここでｎは５以上の整数とし、第ｎステージの前記ＧＯＡユニットは：
現ステージの走査線の走査駆動信号を高レベルの状態に制御するために、第１ノードを高電位にするプルアップ制御ユニット１００と、
前記第１ノードが高電位であると、現ステージの走査線の走査駆動信号をプルアップするプルアップユニット２００と、
現ステージの走査線の走査駆動信号をプルダウンするためのプルダウンユニット５００と、
現ステージの走査線の走査駆動信号を低レベルに維持するためのプルダウン保持ユニット４００と、
現ステージのステージ伝送信号を出力するための転送ユニット３００と、
現ステージの走査線の走査駆動信号を確実にプルアップさせるために、前記第１ノードを前記高電位よりも高い電位に引き上げるブートストラップキャパシタＣｂと、
第１定電圧負レベルの信号を供給するとともに、負の直流ＤＣ電源として構成されている第１定電圧負レベルの電源ＶＳＳ１と、
第２定電圧負レベルの信号を供給するとともに、負の直流ＤＣ電源として構成されている第２定電圧負レベルの電源ＶＳＳ２と、を含む。
【００２９】
前記第１定電圧負レベルの電源ＶＳＳ１は、前記プルダウン保持ユニット４００及び前記プルダウンユニット５００にそれぞれ接続されている。前記第２定電圧負レベルの電源ＶＳＳ２は、前記プルダウン保持ユニット４００に接続されている。
【００３０】
本実施形態において、前記第２定電圧負レベルの電源ＶＳＳ２によって出力される電位レベルは、前記第１定電圧負レベルの電源ＶＳＳ１によって出力される電位レベルよりも小さい。
【００３１】
本実施形態において、前記第２定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位より小さい。
【００３２】
本実施形態において、前記プルアップ制御ユニット１００は、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２及び第３薄膜トランジスタＴ３を含む。
【００３３】
ここで、前記第１薄膜トランジスタＴ１のソース電極は、第ｎ−４ステージのステージ伝送信号の入力端子ＳＴ（ｎ−４）または開始信号の入力端子ＳＴＶのいずれかに接続されており；前記第１薄膜トランジスタＴ１のドレイン電極は、前記第２薄膜トランジスタＴ２及び前記第３薄膜トランジスタＴ３のソース電極にそれぞれ接続されており；前記第１薄膜トランジスタＴ１のゲート電極は、前記第３薄膜トランジスタＴ３のゲート電極に接続されている。
【００３４】
前記第２薄膜トランジスタＴ２のドレイン電極は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されており、前記第２薄膜トランジスタＴ２のゲート電極は、第１ノードＱ（ｎ）に接続されている。
【００３５】
前記第３薄膜トランジスタＴ３のドレイン電極は、前記第１ノードＱ（ｎ）に接続されており；前記第３薄膜トランジスタＴ３のゲート電極は、第ｎ−４ステージにおけるステージ伝送信号の入力端子ＳＴ（ｎ−４）又は開始信号の入力端子ＳＴＶのいずれかに接続されている。
【００３６】
本実施形態において、前記転送ユニット３００は第４薄膜トランジスタＴ４を含み、前記第４薄膜トランジスタＴ４のソース電極に現ステージのクロック信号が入力される。前記第４薄膜トランジスタＴ４のドレイン電極は、現ステージのステージ伝送信号の出力端子ＳＴ（ｎ）に接続されており、前記第４薄膜トランジスタＴ４のゲート電極は、前記第１ノードＱ（ｎ）に接続されている。
【００３７】
本実施形態において、前記プルアップユニット２００は第５薄膜トランジスタＴ５を含み、前記第５薄膜トランジスタＴ５のソース電極に現ステージのクロック信号が入力される。前記第５薄膜トランジスタＴ５のドレイン電極は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されており、前記第５薄膜トランジスタＴ５のゲート電極は、前記第１ノードＱ（ｎ）に接続されている。
【００３８】
本実施形態において、前記プルダウンユニット５００は、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、及び第１１薄膜トランジスタＴ１１を含む。
【００３９】
ここで、前記第６薄膜トランジスタＴ６のゲート電極は、前記第１ノードＱ（ｎ）に接続されており、前記第６薄膜トランジスタＴ６のドレイン電極は現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されている。前記第６薄膜トランジスタＴ６のソース電極は、前記第７薄膜トランジスタＴ７のソース電極及び前記第８薄膜トランジスタＴ８のドレイン電極にそれぞれ接続されている。
【００４０】
前記第７薄膜トランジスタＴ７のドレイン電極は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されており、前記第７薄膜トランジスタＴ７のソース電極は、前記第８薄膜トランジスタＴ８のドレイン電極に接続されている。前記第７薄膜トランジスタＴ７のゲート電極は、前記第８薄膜トランジスタＴ８のゲート電極に接続されている。
【００４１】
前記第８薄膜トランジスタＴ８のソース電極は、前記第１定電圧負レベルの電源ＶＳＳ１に接続されており、前記第８薄膜トランジスタＴ８のゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されている。
【００４２】
前記第９薄膜トランジスタＴ９のドレイン電極は、前記第１ノードＱ（ｎ）に接続されており、前記第９薄膜トランジスタＴ９のソース電極は、前記第１０薄膜トランジスタＴ１０のドレイン電極に接続されている。前記第９薄膜トランジスタＴ９のゲート電極は、前記第３薄膜トランジスタＴ３のゲート電極に接続されている。
【００４３】
前記第１０薄膜トランジスタＴ１０のゲート電極は、第ｎ＋４ステージの走査駆動信号の出力端子に接続されており、前記第１０薄膜トランジスタＴ１０のソース電極は、前記第１定電圧負レベルの電源ＶＳＳ１に接続されている。
【００４４】
前記第１１薄膜トランジスタＴ１１のゲート電極は、前記第１ノードＱ（ｎ）に接続されており、前記第１１薄膜トランジスタＴ１１のドレイン電極は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されている。前記第１１薄膜トランジスタＴ１１のソース電極は、前記第１０薄膜トランジスタＴ１０のドレイン電極に接続されている。
【００４５】
本実施形態において、前記プルダウン保持ユニット４００は、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３、第１４薄膜トランジスタＴ１４、第１５薄膜トランジスタＴ１５、第１６薄膜トランジスタＴ１６、第１７薄膜トランジスタＴ１７及び第１８薄膜トランジスタＴ１８を含む。
【００４６】
前記第１２薄膜トランジスタＴ１２のソース電極は、前記第１定電圧負レベルの電源ＶＳＳ１に接続されており、前記第１２薄膜トランジスタＴ１２のドレイン電極は、現ステージのステージ伝送信号の出力端子ＳＴ（ｎ）に接続されている。前記第１２薄膜トランジスタＴ１２のゲート電極は、第２ノードＰ（ｎ）に接続されている。
【００４７】
前記第１３薄膜トランジスタＴ１３のソース電極は、前記第１定電圧負レベルの電源ＶＳＳ１に接続されており、前記第１３薄膜トランジスタＴ１３のドレイン電極は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されている。前記第１３薄膜トランジスタＴ１３のゲート電極は、第２ノードＰ（ｎ）に接続されている。
【００４８】
前記第１４薄膜トランジスタＴ１４のソース電極は、前記第２ノードＰ（ｎ）に接続されており、前記第１４薄膜トランジスタＴ１４のドレイン電極は、定電圧高レベルの電源入力端子又は現ステージのクロック信号の入力端子のいずれかに接続されている。前記第１４薄膜トランジスタＴ１４のゲート電極は、前記第１７薄膜トランジスタＴ１７のソース電極及び前記第１６薄膜トランジスタＴ１６のドレイン電極にそれぞれ接続されている。
【００４９】
前記第１５薄膜トランジスタＴ１５のドレイン電極は、前記第２ノードＰ（ｎ）に接続されており、前記第１５薄膜トランジスタＴ１５のソース電極は、前記第２定電圧負レベルの電源ＶＳＳ２に接続されている。前記第１５薄膜トランジスタＴ１５のゲート電極は、前記第１ノードＱ（ｎ）に接続されている。
【００５０】
前記第１６薄膜トランジスタＴ１６のソース電極は、前記第２定電圧負レベルの電源ＶＳＳ２に接続されており、前記第１６薄膜トランジスタＴ１６のドレイン電極は、前記第１７薄膜トランジスタＴ１７のソース電極に接続されている。前記第１６薄膜トランジスタＴ１６のゲート電極は、前記第１ノードＱ（ｎ）に接続されている。
【００５１】
前記第１７薄膜トランジスタＴ１７のドレイン電極は、前記第１４薄膜トランジスタＴ１４のドレイン電極に接続されており、前記第１７薄膜トランジスタＴ１７のゲート電極は、前記定電圧高レベルの電源入力端子又は現ステージの前記クロック信号の入力端子のいずれかに接続されている。
【００５２】
前記第１８薄膜トランジスタＴ１８のゲート電極は、前記第２ノードＰ（ｎ）に接続されており、前記第１８薄膜トランジスタＴ１８のソース電極は、前記第１定電圧負レベルの電源ＶＳＳ１に接続されている。前記第１８薄膜トランジスタＴ１８のドレイン電極は、前記第１ノードＱ（ｎ）に接続されている。
【００５３】
本実施形態において、前記ブートストラップキャパシタＣｂの一方の端子は、前記第１ノードＱ（ｎ）に接続されており、他方の端子は、現ステージの走査駆動信号の出力端子Ｇ（ｎ）に接続されている。
【００５４】
図２を参照して、図２は本発明の実施形態におけるＩＧＺＯ薄膜トランジスタのＧＯＡ回路の信号波形と電位の関係を示す図である。本発明は８Ｋ及び４Ｋのディスプレイを基に、本発明の特許を説明する。本発明では、８つのＣＫ（クロック）信号を使用し、ＣＫ信号間の重複時間をＣＤＴとし、重複時間の長さを３．７５μｓとする。本発明におけるＳＴＶは、スタートパルス（start pulse）であるトリガ信号であり、フレームごとに１つのパルスでトリガされる。パルス幅は８＊ＣＤＴであり、ＳＴＶとＣＫ間の重複時間をＣＤＴとする。
【００５５】
ＳＴＶは高周波交流信号であり、フレームごとに１つ出現するものである。 ＣＫも高周波交流信号である。ＳＴ（ｎ−４）は、４ステージ前のステージ伝送信号に接続し、例えば、現ステージが第１０ステージの場合、ＳＴ（ｎ）＝ＳＴ（１０）、ＳＴ（ｎ−４）＝ＳＴ（６）となり、前記第１薄膜トランジスタＴ１及び前記第２薄膜トランジスタＴ２は、４ステージ前におけるＳＴＶに接続される。
【００５６】
本発明の作動原理を以下に説明する。
【００５７】
図３を参照して、図３は、本実施形態によるＩＧＺＯ薄膜トランジスタのＧＯＡ回路において、第３２ステージのＧＯＡを例にとって作動原理を説明するための波形図である。図３から、以下のようなことが分かる。
【００５８】
Ｇ（ｎ）＝Ｇ（３２）のとき、ＳＴ（ｎ−４）＝ＳＴ（２８）であり、Ｇ（３２）はＣＫ８によって制御される。ＳＴ（２８）が高電位にあるとき、第１薄膜トランジスタＴ１と第３薄膜トランジスタＴ３がオンになり、ＳＴ（２８）の高電位が第１ノード（Ｑ３２）に入力され、Ｑ点は高電位となる。一方、第５薄膜トランジスタＴ５がオンになり、その際、ＣＫ８は低電位であるため、Ｇ（３２）は低電位である。また、第２ノードＰ（３２）は低電位にあるため、第１３薄膜トランジスタＴ１３、第１８薄膜トランジスタＴ１８及び第１２薄膜トランジスタＴ１２はいずれもオフとなり、第一定電圧負レベルの電源ＶＳＳ１の低電位は第１ノードＧ（ｎ）の電位に影響を及ぼさない。
【００５９】
その後、ＳＴ（２８）が低電位になると、第１薄膜トランジスタＴ１と第３薄膜トランジスタＴ３がオフとなる。その際、ＣＫ８は高電位にあるので、Ｇ（３２）は高電位を出力する。第１ノードＱ（３２）はキャパシタのカップリング効果によって、より高い電位に引き上げられ、第２ノードＰ（３２）は引き続き、低い電位を維持する。
【００６０】
なお、この際、一般的なＧＯＡ回路においては、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０及び第１１薄膜トランジスタＴ１１の閾値電圧が過度に負の値となった場合、第１ノードＱ（３２）の高電位が漏れ、第５薄膜トランジスタＴ５がオフとなり、高電位のＣＫをＧ（３２）に入力することができず、Ｇ（３２）が故障となる。また、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第８薄膜トランジスタＴ８の閾値電圧が過度に負の値となった場合、Ｇ（３２）の高電位が漏電し、Ｇ（３２）の波形の高い電位が引き下げられ、正常に波形信号を出力することができない。本発明のプルアップ制御ユニット１００の第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２及び第３薄膜トランジスタＴ３は、３トランジスタ型の構造を採用しており、プルダウンユニット５００の第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０及び第１１薄膜トランジスタＴ１１も同様に、３トランジスタ型の構造を採用している。上述した動作の期間中に、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０及び第１１薄膜トランジスタＴ１１のブレークダウン電圧は０よりはるかに小さく、ＩＧＺＯ薄膜トランジスタの閾値電圧が過度の負の状態になるのを十分に防ぐことができ、Ｇ（ｎ）から波形が正常に出力されるのを確保することができる。
【００６１】
さらにその後、Ｇ（３６）が高電位になると、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９及び第１０薄膜トランジスタＴ１０がオンとなり、第１ノードＱ（３２）及びＧ（３２）が低電位に引き下げられる。第２ノードＰ（３２）が高電位であるため、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、第１１薄膜トランジスタＴ１１、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３及び第１８薄膜トランジスタＴ１８がオンとなり、第１ノードＱ（３２）及びＧ（３２）は低い電位を維持する。
【００６２】
また、プルダウン保持ユニット４００は、従来の直流電源ＶＤＤの代わりにＣＫ（ｎ）を採用することで、第１４薄膜トランジスタＴ１４及び第１７薄膜トランジスタＴ１７がＰＢＴＳ（Positive bias temperature stress、正バイアス温度応力）テストによる深刻な影響を受けることを有効に回避することができる。ＰＢＴＳは、ＩＧＺＯ薄膜トランジスタの閾値電圧の深刻な正移行を引き起こし、回路が故障する原因となる。
【００６３】
本発明におけるＩＧＺＯ薄膜トランジスタのＧＯＡ回路及び表示装置は、ＧＯＡ回路において第１定電圧負レベルの電源ＶＳＳ１及び第２定電圧負レベルの電源ＶＳＳ２を設け、前記第１定電圧負レベルの電源ＶＳＳ１を前記プルダウン保持ユニット４００及び前記
プルダウンユニット５００のそれぞれに接続し、前記第２定電圧負レベルの電源ＶＳＳ２を前記プルダウン保持ユニット４００に接続し、且つ、前記第１定電圧負レベルの信号及び前記第２定電圧負レベルの信号の電位は、いずれも前記ＩＧＺＯ薄膜トランジスタの閾値電位よりも低いため、ＩＧＺＯ薄膜トランジスタの閾値電圧が容易に負の値となることで、ＧＯＡ回路が故障するという問題を解決することができる。
【００６４】
［実施例２］
本実施形態は表示装置を提供するものであり、当該表示装置は実施例１で述べたＩＧＺＯ薄膜トランジスタのＧＯＡ回路を含む。当該ＩＧＺＯ薄膜トランジスタのＧＯＡ回路については既に実施例１で詳細に説明しているため、ここではその説明を省略する。
【００６５】
以上のように、本発明における好ましい実施例を挙げたが、これら実施例は本発明を限定するものではない。当業者は本発明の趣旨及び範囲を逸脱しない限り、様々な改変及びアレンジを施すことができる。このため、本発明の保護範囲は特許請求の範囲によって定められた範囲を基準とする。
【図１】
0006874261.tif 000002
【図２】
0006874261.tif 000003
【図３】
0006874261.tif 000004