(57)【特許請求の範囲】
【請求項１】
メモリセルのアレイ内の第１の対象メモリセルからデータを読み出す方法であって、前記アレイの前記メモリセルは、それぞれ、複数の主アクセス線のうちの１つと複数の副アクセス線のうちの１つとの間で抵抗性電流経路を提供し、前記主アクセス線は、それぞれ、前記アレイ内の前記複数のメモリセルに共用され、前記副アクセス線は、それぞれ、前記アレイ内の１つ以上の前記メモリセルに共用され、前記第１の対象メモリセルの前記主アクセス線は、第１の前記主アクセス線であり、前記第１の対象メモリセルの前記副アクセス線は、第１の前記副アクセス線であり、前記アレイ内の各特定の前記メモリセルによって提供される前記電流経路は、前記特定のセルが第１の論理状態にある場合、前記特定のセルが第２の論理状態にある場合よりも高い抵抗を有し、前記方法は、前記第１の対象セルをアドレスする読み出し動作の間に、
前記第１の対象メモリセルを選択し、前記第１の副アドレス線に読み出し電流及び漏れ追跡基準電流を供給し、
前記第１の対象メモリセルの前記論理状態を、前記読み出し電流と前記漏れ追跡基準電流との差に応じて、さらに、前記第１の論理状態にある前記第１の副アドレス線を共有するメモリセルの数、ならびに前記第２の論理状態にある前記第１の副アドレス線を共有するメモリセルの数、に応じて判別する、ことを含む、
方法。
【請求項２】
前記第１の対象メモリセルを選択することは、前記第１の主アクセス線と前記第１の副アクセス線に亘って読み出し選択電圧差を加えるとともに、前記メモリアレイ内の前記第１の対象メモリセルではない前記メモリセルのそれぞれに亘って前記読み出し選択電圧差よりも小さい電圧差を加える、ことを含む、
請求項１に記載の方法。
【請求項３】
前記第１の主アクセス線と前記第１の副アクセス線に亘って読み出し選択電圧差を加えることは、
前記第１の主アクセス線に、主アクセス線読み出し選択電圧を印加し、
前記第１の主アクセス線を除いた前記アレイ内の全ての前記主アクセス線に、主アクセス線読み出し非選択電圧を印加し、
前記第１の副アクセス線に、副アクセス線読み出し選択電圧を印加し、
前記第１の副アクセス線を除いた前記アレイ内の全ての前記副アクセス線に、副アクセス線読み出し非選択電圧を印加する、ことを含む、
請求項２に記載の方法。
【請求項４】
前記第１の対象メモリセルの前記論理状態を判別することは、
前記第１の副アクセス線上の漏れ電流のレベルを判別し、
読み出し電流の前記検出レベル及び漏れ電流の前記判別したレベルに応じて、前記第１の対象メモリセルの前記論理状態を判別する、ことを含む、
請求項１〜３のいずれかの一項に記載の方法。
【請求項５】
前記第１の副アクセス線上の漏れ電流のレベルを判別することは、
前記アレイ内の全ての前記主アクセス線に、主アクセス線読み出し非選択電圧を印加し、
前記第１の副アクセス線に、副アクセス線読み出し選択電圧を印加し、
前記第１の副アクセス線を除いいた前記アレイ内の全ての前記副アクセス線に、副アクセス線読み出し非選択電圧を印加する、ことを含む、
請求項４に記載の方法。
【請求項６】
前記読み出し動作の第１のセグメントと同時に、前記アレイ内の全ての前記主アクセス線に、主アクセス線読み出し非選択電圧を印加し、前記第１の副アクセス線に、副アクセス線読み出し選択電圧を印加し、前記第１の副アクセス線を除いた前記アレイ内の全ての前記副アクセス線に、副アクセス線読み出し非選択電圧を印加し、
前記読み出し動作の前記第１のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である漏れ追跡基準電流値を取得し、
前記読み出し動作の第２のセグメントと同時に、前記第１の主アクセス線に、主アクセス線読み出し選択電圧を印加し、前記第１の主アクセス線を除いた前記アレイ内の全ての前記主アクセス線に、前記主アクセス線読み出し非選択電圧を印加し、前記第１の副アクセス線に、前記副アクセス線読み出し選択電圧を印加し、前記第１の副アクセス線を除いた前記アレイ内の全ての前記副アクセス線に、副アクセス線読み出し非選択電圧を印加し、
前記読み出し動作の前記第２のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である読み出し電流値を取得し、
前記読み出し電流値と前記漏れ追跡基準電流値との差に応じて前記第１の対象メモリセルの前記論理状態を判別する、ことを含む、
請求項１〜３のいずれかの一項に記載の方法。
【請求項７】
前記読み出し動作の前記第１のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である前記漏れ追跡基準電流値を取得することは、前記第１の副アクセス線からの電流と、所定の基準電流との合計で、基準キャパシタンスを充電する、ことを含み、
前記読み出し動作の前記第２のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である読み出し電流値を取得することは、前記第１の副アクセス線からの電流でセンスキャパシタンスを充電する、ことを含み、
前記第１の対象メモリセルの前記論理状態を判別することは、前記充電した基準キャパシタンスに亘る電圧と、前記充電したセンスキャパシタンスに亘る電圧と、を比較する、ことを含む、
請求項６に記載の方法。
【請求項８】
前記読み出し動作の前記第１のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である前記漏れ追跡基準電流値を取得することは、さらに、前記基準キャパシタンスを、前記第１の副アクセス線からの電流と、前記所定の電流との合計で充電する前に、前記基準キャパシタンスを所定の電圧に事前充電する、ことを含み、
前記読み出し動作の前記第２のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である読み出し電流値を取得することは、前記センスキャパシタンスを、前記第１の副アクセス線からの電流で充電する前に、前記センスキャパシタンスを所定の電圧に事前充電する、ことを含む、
請求項７に記載の方法。
【請求項９】
それぞれが前記基準主アクセス線と前記複数の副アクセス線のそれぞれとの間に抵抗性電流経路を供給する基準セルの基準アレイと用いられ、
前記読み出し動作の前記第１のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である前記漏れ追跡基準電流値を取得することは、さらに、前記読み出し動作の前記第１のセグメントにおける印加ステップと同時に、前記基準主アクセス線に、主アクセス線基準電圧を印加し、前記第１の副アクセス線からの電流で基準キャパシタンスを充電する、ことを含み、
前記読み出し動作の前記第２のセグメントの結果として生じる、前記第１の副アクセス線の電流レベルに応じた値である読み出し電流値を取得することは、さらに、前記読み出し動作の前記第のセグメントにおける印加ステップと同時に、前記基準主アクセス線に、前記主アクセス線読み出し非選択電圧を印加し、前記第１の副アクセス線からの電流でセンスキャパシタンスを充電する、ことを含み、
前記第１の対象メモリセルの前記論理状態を判別することは、前記充電された基準キャパシタンスに亘る電圧と、前記充電されたセンスキャパシタンスに亘る電圧と、を比較する、ことを含む、
請求項６に記載の方法。
【請求項１０】
前記主アクセス線は、前記アレイのビット線であり、前記副アクセス線は、前記アレイのワード線である、請求項１〜９のいずれかの一項に記載の方法。
【請求項１１】
前記主アクセス線は、前記アレイのワード線であり、前記副アクセス線は、前記アレイのビット線である、請求項１〜９のいずれかの一項に記載の方法。
【請求項１２】
メモリセルの前記アレイ内の第２のメモリセルからさらにデータを読み出すことに用いられ、前記第２の対象メモリセルの前記副アクセス線は、第２の前記副アクセス線であり、
前記第１の対象メモリセルの前記論理状態を判別することは、前記第１の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数、及び前記第２の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数に応じた値である第１の漏れ基準値を取得し、前記読み出し電流及び前記取得した第１の漏れ基準値に応じて前記第１の対象メモリセルの前記論理状態を判別する、ことを含み、
前記方法は、さらに、
前記第２の対象メモリセルをアドレスするデータ読み出し動作について取得した前記第１の漏れ基準値の有効性について判別を行い、
前記有効性の判別が、前記取得した第１の漏れ基準値が前記第２の対象メモリセルをアドレスするデータ読み出し動作について有効である旨を示す場合、前記第２の対象メモリセルを選択して第２の読み出し電流を前記第２の副アクセス線に供給し、前記第２の読み出し電流、さらに前記取得した第１の漏れ基準値に応じて前記第２の対象メモリセルの前記論理状態を判別する、ことを含む、
請求項１〜３のいずれかの一項に記載の方法。
【請求項１３】
有効性の判別を行うことは、前記第２の副アクセス線が前記第１の副アクセス線と異なる場合、前記第２の対象メモリセルをアドレスするデータ読み出し動作について前記第１の漏れ基準値が有効でないと判別する、ことを含む、
請求項１２に記載の方法。
【請求項１４】
有効性の判別を行うことは、前記第１の漏れ基準値が取得されてから所定の時間が経過した場合、前記第２の対象メモリセルをアドレスするデータ読み出し動作について前記第１の漏れ基準値が有効でないと判別する、ことを含む、
請求項１２に記載の方法。
【請求項１５】
有効性の判別を行うことは、前記第１の漏れ基準値が取得されてから、少なくとも所定のＮ回の介在読み出し動作が前記アレイのセルに行われた場合であってＮ＞１の場合、前記第２の対象メモリセルをアドレスするデータ読み出し動作について前記第１の漏れ基準値が有効でないと判別する、ことを含む、
請求項１２に記載の方法。
【請求項１６】
有効性の判別を行うことは、前記第１の漏れ基準値が所定の最低値未満となった場合、前記第２の対象メモリセルをアドレスするデータ読み出し動作について前記第１の漏れ基準値が有効でないと判別する、ことを含む、
請求項１２に記載の方法。
【請求項１７】
メモリセルのアレイ内の第１の対象メモリセルにデータを書き込む方法であって、前記アレイの前記メモリセルは、それぞれ、複数の主アクセス線のうちの１つと複数の副アクセス線のうちの１つとの間で抵抗性電流経路を提供し、前記主アクセス線は、それぞれ、前記アレイ内の前記複数のメモリセルに共用され、前記副アクセス線は、それぞれ、前記アレイ内の１つ以上の前記メモリセルに共用され、前記第１の対象メモリセルの前記主アクセス線は、第１の前記主アクセス線であり、前記第１の対象メモリセルの前記副アクセス線は、第１の前記副アクセス線であり、前記アレイ内の各特定の前記メモリセルによって提供される前記電流経路は、前記特定のセルが第１の論理状態にある場合、前記特定のセルが第２の論理状態にある場合よりも高い抵抗を有し、前記方法は、前記第１の対象セルにアドレスする書き込み動作の間に、
前記第１の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数、及び前記第２の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数に応じて漏れ電流を検出し、
書き込みのために前記第１の対象メモリセルを選択するとともに、書き込みのための所望のデータ値及び検出した漏れ電流の両方に依拠する書き込み電流を、前記第１の副アクセス線に加える、ことを含む、
方法。
【請求項１８】
漏れ電流を検出することは、
同時に、前記アレイ内の全ての前記主アクセス線に、主アクセス線書き込み非選択電圧を印加し、前記第１の副アクセス線に、副アクセス線書き込み選択電圧を印加し、前記第１の副アクセス線を除いた前記アレイ内の全ての前記副アクセス線に、副アクセス線書き込み非選択電圧を印加し、
前記印加ステップの結果として生じる、前記第１の副アクセス線上の電流に応じた漏れ値を取得する、ことを含む、
請求項１７に記載の方法。
【請求項１９】
前記第１の副アクセス線に書き込み電流を加えることは、前記所望のデータ値を前記対象メモリセルに書き込むために、前記対象メモリセルを介して必要な所定の書き込み電流と、前記取得した漏れ値に応じた漏れ補償電流とによって与えられる書き込み電流を、前記第１の副アクセス線上に供給する、ことを含む、
請求項１８に記載の方法。
【請求項２０】
メモリセルのアレイであって、前記アレイの前記メモリセルは、それぞれ、複数の主アクセス線のうちの１つと複数の副アクセス線のうちの１つとの間で抵抗性電流経路を提供し、前記主アクセス線は、それぞれ、前記アレイ内の前記複数のメモリセルに共用され、前記副アクセス線は、それぞれ、前記アレイ内の１つ以上の前記メモリセルに共用され、前記第１の対象メモリセルの前記主アクセス線は、第１の前記主アクセス線であり、前記第１の対象メモリセルの前記副アクセス線は、第１の前記副アクセス線であり、前記アレイ内の各特定の前記メモリセルによって提供される前記電流経路は、前記特定のセルが第１の論理状態にある場合に、前記特定のセルが第２の論理状態にある場合よりも高い抵抗を有するメモリセルのアレイと、
前記メモリセルの前記アレイに接続され、前記第１の対象メモリセルをアドレスする読み出し動作において前記アレイ内の前記主及び副アクセス線にバイアス電圧配列を供給するコントローラと、を備え、
前記バイアス電圧配列は、
前記第１の副アクセス線を共用する、前記アレイ内の全ての前記メモリセルの前記論理状態に応じて前記第１の副アクセス線上に漏れ電流を生成する第１のバイアス配列と、
前記対象メモリセルの前記論理状態と、前記第１の副アクセス線を共有する、前記アレイ内の全ての他の前記メモリセルの前記論理状態との両方に応じて前記第１の副アクセス線上に読み出し電流を生成する第２のバイアス配列と、を備え、
さらに、前記第２のバイアス配列が適用される間に生成された前記読み出し電流と、前記第１のバイアス配列が適用される間に生成された前記漏れ電流との両方に応じて前記対象メモリセルの前記論理状態を検出するセンス回路を備える、
ことを特徴とする集積回路。
【請求項２１】
メモリセルのアレイであって、前記アレイの前記メモリセルは、それぞれ、複数の主アクセス線のうちの１つと複数の副アクセス線のうちの１つとの間で抵抗性電流経路を提供し、前記主アクセス線は、それぞれ、前記アレイ内の前記複数のメモリセルに共用され、前記副アクセス線は、それぞれ、前記アレイ内の１つ以上の前記メモリセルに共用され、前記第１の対象メモリセルの前記主アクセス線は、第１の前記主アクセス線であり、前記第１の対象メモリセルの前記副アクセス線は、第１の前記副アクセス線であり、前記アレイ内の各特定の前記メモリセルによって提供される前記電流経路は、前記特定のセルが第１の論理状態にある場合、前記特定のセルが第２の論理状態にある場合よりも高い抵抗を有するメモリセルのアレイと、
漏れ取得回路と、
書き込み電流生成部と、
前記メモリセルのアレイに接続されるコントローラであって、前記対象メモリセルをアドレス指定する書き込み動作において、
前記アレイ内の前記主及び副アクセス線に第１のバイアス電圧配列を供給し、前記第１のバイアス電圧配列は、前記第１の副アクセス線を共用する、前記アレイ内の全ての前記メモリセルの前記論理状態に応じて、第１の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数、及び第２の論理状態にあり、前記第１の副アクセス線を共用するメモリセルの数に応じて前記第１の副アクセス線上に漏れ電流を生成し、
前記漏れ取得回路を制御して前記漏れ電流に応じて漏れ値を取得し、
書き込みのために前記対象メモリセルを選択するために、前記アレイ内の前記主及び副アクセス線に第２のバイアス配列を供給し、
前記書き込み電流生成部を制御して、書き込みについての所望のデータ値及び取得した前記漏れ値の両方に応じた書き込み電流を、前記第１の副アクセス線上に供給するよう駆動するコントローラと、
を備えたことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスバーメモリアレイに関し、より具体的には、当該アレイへのアクセスの信頼性を改善することに関する。
【背景技術】
【０００２】
図１Ａは、典型的なクロスバーメモリアレイの４×４セル区域の平面図である。これは、２つの金属層を備える。１つの金属層においては、いくつかの並列な主アクセス線（例えば、ワード線）１１４が形成され、次の金属層においては、主アクセス線と交差するいくつかの副アクセス線（例えば、ビット線）１１２が形成される、全ての交差点において、ビット線とワード線とは、抵抗素子によって融合されてメモリセルを形成する。各セルは、領域４Ｆ２を占有し、ここでＦは特徴サイズである、図１Ｂは、図１Ａのクロスバーメモリアレイ区域の概要図である。図示されるように、各セルを形成する抵抗素子は、２つの端子装置を有し、１つの端子がメモリセルのワード線１１４に接続され、他の端子がメモリセルのビット線１１２に接続される。
【０００３】
クロスバーアレイは、高い面積効率を達成可能であるが、Ｉｏｆｆ回り込み電流経路の問題を抱えている。図２は、図１Ｂの概要図であり、ラベル付けされている。ビット線１１２は、ＢＬ０〜ＢＬ３と番号付けされ、ワード線１１４は、ＷＬ０〜ＷＬ３と番号付けされる。また、１つの特定の選択セル１１８の読み取り動作のためのバイアス電圧も、図示される。特に、読み出し動作のために選択セル１１８（図２のＢＬ２）のビット線に印加されたバイアス電圧は、電圧ＶＢＬに設定され、一方で、読み出し動作のために他のビット線のそれぞれ（図２のＢＬ０、ＢＬ１及びＢＬ３）に印加されたバイアス電圧は、電圧ＶＵＢＬに設定される。同様に、読み出し動作のために選択セル１１８のワード線（図２のＷＬ１）に印加されたバイアス電圧は、電圧ＶＷＬに設定され、一方で、読み出し動作のために他のワード線のそれぞれ（図２のＷＬ０、ＷＬ２及びＷＬ３）に印加されたバイアス電圧は、電圧ＶＵＷＬに設定される。
【０００４】
１つの典型的な配列においては、ＶＢＬ＞ＶＵＷＬ＝ＶＵＢＬ＞ＶＷＬである。従って、１１８等の完全に選択されたセル間に印加される電圧は、ＶＢＬ−ＶＷＬであり、これは、セルの抵抗素子を流れる電流フローを生じさせる。しかし、１２０等の完全に非選択のセル間に印加される電圧は、ＶＵＢＬ−ＶＵＷＬであり、これはゼロである。本明細書において、完全に選択されたセル間に印加される電圧は、読み出し選択電圧差とも呼び、完全に非選択のセル間に印加される電圧（名目上ゼロ）は、読み取り非選択電圧差とも呼ぶ。しかしながら、アレイは、さらに、選択セル１１８とワード線（図２のＷＬ１）を共用するが、ビット線（図２のＢＬ２）は共用しない半選択セル１２２を備える。半選択セル１２２間に印加される電圧は、ＶＵＢＬ−ＶＷＬであり、これはゼロではない。本明細書において、半選択セル間に印加される電圧は、読み出し半選択電圧差とも呼ぶ。従って、選択セル１１８の選択に起因する読み出し電流ＩＲＤは、セル１１８の抵抗素子の論理状態にのみ起因するものではない。電流は、半選択セル１２２を通過する電流経路からも、出力ワード線ＷＬ１上へと流れる。図２の例では、アレイにバイアスを加えることによる読み出しセル１１８への読み出し電流は、次の式で与えられる。
ＩＲＤ１２＝Ｉｃｅｌｌ１２＋Ｉｏｆｆ１０＋Ｉｏｆｆ１１＋Ｉｏｆｆ１３
ここで、ＩＲＤｍｎがワード線ｍ（図２のＷＬ１）及びビット線ｎ（図２のＢＬ２）でのセルを選択するための読み出し電流を示し、Ｉｏｆｆｍｎは、ワード線ｍ（図２のＷＬ１）及びビット線ｎ（図２のＢＬ０、ＢＬ１及びＢＬ３）での半選択セルの電流寄与を示す。Ｉｏｆｆｍｎ寄与が、漏れ電流である。
【０００５】
選択セルの論理状態は、ＩＲＤ１２を基準電流と比較することで判別可能であり、当該基準電流は、例えば、選択セルが低抵抗状態のときのＩＲＤ１２の値と、選択セルが高抵抗状態であるときのＩＲＤ１２の値との中間であってよい。図５ａは、図１に示したようなプログラマブル抵抗メモリ装置における高抵抗状態（左のこぶ）及び低抵抗状態（右のこぶ）についての理想的な確率分布を示すヒューリスティックグラフである。図５ａを参照すると、横軸は観察された読み出し電流を示し、縦軸は、選択セルがリセット状態（左のこぶ）又はセット状態（右のこぶ）にある場合に、ＩＲＤが各特定の読み出し電流値となり得る確率を示す。これらの値における不確実性は、メモリセル技術に応じて多くの可能性のある原因によって生じ得る。例えば、カルコゲナイドをベースとするメモリについては、環境条件が、活性領域の小さな部分の再結晶化によって抵抗にドリフトを生じさせる。他の種類のプログラマブル抵抗メモリデータにおいても、他の問題が生じ得る。
【０００６】
選択セルがリセット状態の場合、観察されるＩＲＤは、低い及び高いリセット状態範囲ＲＬ及びＲＵの間となり得る。選択セルがセット状態の場合、観察されるＩＲＤは、低い及び高いセット状態範囲ＳＬ及びＳＵの間となり得る。ＳＬ＞ＲＵである限り、いわゆる「読み出しウインドウ」が、範囲ＲＵ及びＳＬによって画定され、基準電流は、読み出しウインドウの中間に設定することができる。観察されるＩＲＤが基準電流未満の場合、選択セルは、リセット状態にあると解釈される。観察されるＩＲＤが基準電流より大きい場合、選択セルはセット状態にあると解釈される（本明細書で用いるように、セルは、低抵抗状態の場合、「セット」状態であると考えられ、高抵抗状態の場合、「リセット」状態であると考えられる。他の実施例では反対の決まりを用いてよい）。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｉｏｆｆは、データパターンに依拠する。例えば、半選択セルが低抵抗状態の場合、高抵抗状態である場合よりも多くの漏れ電流に寄与することになる。従って、選択セル用の読み出し電流ＩＲＤｍｎは、次の式で得られる。
ＩＲＤｍｎ＝Ｉｃｅｌｌｍｎ＋ΣＳＩｏｆｆ（セット）＋ΣＲＩｏｆｆ（リセット）
ここで、Ｓは、ワード線ｍを共用し、セット状態にある半選択セルの数であり、Ｒは、ワード線ｍを共用し、リセット状態にある半選択セルの数であり、Ｓ＋Ｒは、任意のワード線（典型的には、アレイ内の全てのワード線）の定数である。セット状態及びリセット状態の半選択セルの数の差異の潜在的な影響は、図５ａの横軸上で左又は右への読み出しウインドウのシフトと考えることができる。これは、図５ｂから見ることができ、３つのケースが示されている。小さなＩｏｆｆ（つまり、ほとんど又は全ての半選択セルがリセット状態）の場合、読み出しウインドウは、左（上の図）に向かって位置する。大きなＩｏｆｆ（つまり、ほとんど又は全ての半選択セルがセット状態）の場合には、読み出しウインドウは、右（下の図）に向かって位置する。また、中間のＩｏｆｆ（つまり、リセット状態にある半選択セルの数が、セット状態にあるものと数がほぼ等しい）の場合には、読み出しウインドウは、下及び上の図の中間に位置する。Ｉｏｆｆの取り得る値の範囲が大きい場合、読み出しウインドウは、選択セルがセット状態にあるかリセット状態にあるかのどちらを観察されるＩＲＤが表すかの判別に基準電流を使用することができなくなる程に、いずれかの方向にシフトすることができる。読み出しウインドウの取り得る位置の範囲を最小限にする必要性は、メモリ設計者がクロスバーアレイメモリを設計する上での柔軟性を厳しく制限することになる。
【課題を解決するための手段】
【０００８】
本発明は、各論理状態にある半選択セルの数のばらつきによって生じる読み出しウインドウのばらつきに対処するメカニズムを提供する。概略的に説明すると、このメカニズムは、ワード線上の漏れ電流を検出し、基準電流を、結果として生じる読み出しウインドウ内にあるようにシフトすることで漏れ電流を補償する、ことを含む。
【０００９】
読み出し動作は、データ依拠読み出し電流が検出され、漏れ追跡基準値に取得される第１のセグメントと、対象セルが読み出され、漏れ追跡基準値と比較される第２のセグメントと、を含んでよい。連続的な読み出し動作の順序は、読み出しワードアドレスに変更がなく、漏れ追跡基準値が他の理由によって無効になっていない場合に、第２及び続く読み出し動作において第１の読み出しセグメントを省略することでスピードアップすることができる。
【００１０】
書き込み動作は、同様の技法を用いることができる。
【００１１】
上記の要約は、本発明のいくつかの態様の基本を理解できるようにするため供される。この要約は、本発明の要点または必須の要件を特定、又は、本発明の技術的範囲を正確に表現することを意図したものではない。その目的は、本発明の概念を簡略化した形で、より詳細な説明の前置きとして提供することのみである。本発明の具体的な態様は特許請求の範囲、明細書及び図面に示される。
【００１２】
本発明を、その特定の実施の形態に関して、図面を参照して説明する。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、本発明の態様を含む典型的なクロスバーメモリアレイの４×４セル区域の平面図である。
【００１４】
【図１Ｂ】図１Ｂは、図１Ａのクロスバーメモリアレイ区域の概要図である。
【００１５】
【図２】図２は、ラベルが付された図１Ｂの概要図である。
【００１６】
【図３】図３は、本発明の態様に係るクロスバーメモリアレイの動作を示すフローチャートである。
【００１７】
【図４】図４は、本発明の態様に係るクロスバーメモリアレイの動作を示すフローチャートである。
【００１８】
【図５】図５ａ、５ｂ及び５ｃ（総称して図５）は、プログラマブル抵抗メモリ装置の高及び低抵抗状態についての確率分布のヒューリスティックグラフである。
【００１９】
【図６】図６ａ及び６ｂ（総称して図６）は、読み出し動作において漏れ電流を考慮に入れた配列のブロック図である。
【００２０】
【図７】図７ａ及び７ｂ（総称して図７）は、図６のブロック図の回路の実装例を示す。
【００２１】
【図８】図８ａ及び８ｂ（総称して図８）は、図６のブロック図の回路の実装例を示す。
【００２２】
【図９】図９は、本発明の態様を含む読み出し動作中の電圧及び制御信号のタイミング図である。
【００２３】
【図１０】図１０は、本発明の態様を含むクロスバーメモリアレイを含む集積回路の簡略ブロック図である。
【００２４】
【図１１】図１１は、基準電流を供給するための二重アレイ構造を示す。
【００２５】
【図１２】図１２ａ及び１２ｂ（総称して図１２）は、本発明の態様を含む読み出し動作のための、図１１の二重アレイ構造の動作を示す。
【００２６】
【図１３】図１３ａ及び１３ｂ（総称して図１３）は、本発明の態様を含む読み出し動作のための、図１１の二重アレイ構造の動作を示す。
【００２７】
【図１４】図１４ａ及び１４ｂは、本発明の態様を含む読み出し動作中の電圧及び制御信号のタイミング図である。
【００２８】
【図１５】図１５ａ、１５ｂ及び１５ｃは、読み出し動作のシーケンスを示す。
【００２９】
【図１６】図１６は、本発明の態様に係るクロスバーメモリアレイの動作を示すフローチャートである。
【００３０】
【図１７】図１７は、本発明の態様に係るクロスバーメモリアレイの動作を示すフローチャートである。
【００３１】
【図１８】図１８は、書き込み電流生成部を備えたクロスバーメモリアレイ区域の概要図である。
【００３２】
【図１９】図１９ａ及び１９ｂ（総称して図１９）は、書き込み動作における漏れ電流を考慮に入れた配列のブロック図である。
【００３３】
【図２０】図２０ａ及び２０ｂ（総称して図２０）は、それぞれ、図１９ａ及び１９ｂの配列の回路の実装例を示す概要図である。
【発明を実施するための形態】
【００３４】
以下の説明は、任意の当業者が本発明を実施して使用できるようにするために供され、特定の用途とその必要条件の説明において供される。当業者にとって、開示の実施の形態についての様々な応用が容易に明らかであり、本明細書で定義する一般的な原理は、本発明の技術的範囲から逸脱しない限りにおいて他の実施の形態及び用途に適用され得る。従って、本発明は、開示の実施の形態に限定されることを意図しておらず、本明細書で開示する原理及び特徴に一致する最も広義な態様に沿うものである。
【００３５】
本発明の態様は、少なくとも４つの状態に適用される。センスアンプが選択ワード線上の電流を感知する読み出し動作、センスアンプが選択ビット線上の電流を感知する読み出し動作、書き込み電流源が選択ビット線に適用される書き込み動作、及び書き込み電流源が選択ワード線に適用される書き込み動作、である。詳細な説明を、第１の状態から始め、他の状態については後述する。
【００３６】
実施の形態について詳細に説明する前に、本発明の態様が適用されるメモリ装置全体のいくつかの態様について説明することが有益である。図１０は、相変化型メモリ素子を有するメモリセル等のプログラマブル抵抗メモリセルを用いて実装されるメモリアレイ１０１２を備える集積回路１０１０の簡略ブロック図である。典型的には、メモリセルは、複数ビットアドレスに対応し、ビットの１つの区域がセルのワード線を識別し、ビットの別の区域がセルのビット線を識別する。ワード線デコーダ１０１４は、対象メモリセルアドレスのワード線ビットを受け取り、メモリアレイ１０１２の行に沿って配列された複数のワード線１０１６に接続されて電気的に通信する。ビット線（列）デコーダ１０１８は、対象メモリセルアドレスのビット線ビットを受け取り、アレイ１０１２の列に沿って配列された複数のビット線１０２０と電気的に通信する。図１０の実施の形態においては、ビット線は、センス回路１０２４内のセンスアンプに、アレイ１０１２内の選択メモリセルを接続する。アドレスは、バス１０２２上でワード線デコーダ１０１４及びビット線デコーダ１０１８に供給される。センスアンプ及びデータイン構造を備えるセンス回路１０２４は、データバス１０２６を介してビット線デコーダ１０１８に接続される。データは、集積回路１０１０の入出力ポートから、又は、集積回路１０１０の内部若しくは外部のデータ源から、データイン線１０２８を介してセンス回路１０２４内のデータイン構造に供給される。他の回路１０３０は、例えば、汎用プロセッサ若しくは専用用途回路等の集積回路１０１０、又はアレイ１０１２によってサポートされたシステムオンチップ機能を提供するモジュールの組み合わせ、に含まれてもよい。データは、回路１０２４内のセンスアンプから、データアウト線１０３２を介して、集積回路１０１０上の入出力ポート、又は、集積回路１０１０の内部若しくは外部の他のデータ送信先へ供給される。図１０の実施の形態は、さらに、基準有効性判別モジュール１０３８を備え、その目的は、図１５ａ等を参照して後述する。
【００３７】
この例では、コントローラ１０３４は、以下に説明する処理を実行するためステートマシンを用いて実装され、バイアス回路電圧及び書き込みモード、読み出しモード及び基準検出モードを含むコントローラへのバイアス配列の適用のための電流源１０３６を制御する。コントローラ１０３４は、この技術分野で知られているような専用論理回路を用いて実装されてもよい。代替的な実施の形態においては、コントローラ１０３４は、汎用プロセッサを備え、これは、装置の動作を制御するコンピュータプログラムを実行するために同一集積回路上に実装され得る。さらに他の実施の形態においては、専用論理回路及び汎用プロセッサの組み合わせが、コントローラ１０３４を実装するため利用され得る。
【００３８】
ブロック１０３６内のバイアス回路電圧及び電流源は、この技術分野において一般に知られるように、分圧器及びチャージポンプを備えた電源インプット、電流源回路、パルス整形回路、タイミング回路、及び電圧及び電流スイッチを用いて実装することができるが、本明細書に記載する技法に適するように適用される。
【００３９】
動作において、アレイ１０１２内のメモリセルは、それぞれ、対応するメモリ素子の抵抗によって表わされる論理値を保持する。論理値は、例えば、読み出し対象のメモリセルについてのビット線又はワード線上の電圧又は電流を、センス回路１０２４内のセンスアンプによる好適な基準電流か電圧と比較することで判別され得る。基準電圧又は電流は、本明細書で開示する技法を用いて、ロジカル「０」等のデータ値に対応する所定の範囲と、ロジカル「１」等のデータ値に対応する異なる所定の範囲との間で画定することができる。
【００４０】
アレイ１０１２のメモリセルに対する読み出し又は書き込みは、従って、好適な電圧を含むバイアス配列を選択された１つのワード線に適用し、選択された１つのビット線を電圧源に接続して、電流が対象メモリセルに流れるようにすることで達成できる。
【００４１】
書き込みモードは、相変化型メモリのセット及びリセット処理を含む。対象相変化型セルのリセット動作のためのバイアス配列において、ワード線デコーダ１０１４は、メモリセルのアクセストランジスタをオンするために、好適な電圧パルスをワード線に供給することを容易にする。ビット線デコーダ１０１８は、対象メモリ素子に電流が流れるようにするために好適な振幅及び期間で電圧パルスを選択ビット線に供給することを容易にする。この電流は、メモリ素子の活性領域の温度を、相変化材料の移行温度及び融点より上に上昇させ、活性領域の相変化材料を液体状態にする。次に、電流は、例えば、ビット線及びワード線上の電圧パルスを停止することで遮断され、これにより、活性領域が主にアモルファス相の高抵抗へと冷却され、ひいては、メモリセルの高抵抗リセット状態が確立される。リセット動作は、１つ以上のパルスを含み、例えば、１ペアのパルスが用いられる。
【００４２】
対象相変化型セルについてのセット動作のためのバイアス配列において、ワード線デコーダ１０１４は、対象メモリセルのアクセストランジスタをオンするために好適な電圧パルスを選択ワード線に供給することを容易にする。ビット線デコーダ１０１８は、対象メモリセルに電流が流れるように、好適な振幅及び期間で電圧パルスを選択ビット線に供給することを容易にする。この電流パルスは、活性領域の温度を移行温度より高くするのに十分であり、活性領域において、主にアモルファス相の高抵抗から主に結晶相の低抵抗への移行を生じさせ、この移行は、メモリ素子の抵抗を下げ、選択メモリセルを低抵抗状態にセットする。
【００４３】
対象メモリセルについての読み出しモードにおいて、ワード線デコーダ１０１４は、メモリセルのアクセストランジスタをオンするために好適な電圧パルスを選択ワード線に供給することを容易にする。ビット線デコーダ１０１８は、電流が対象メモリ素子に流れるが当該メモリ素子が抵抗状態に変化を生じないように、適切な振幅及び期間で電圧を選択ビット線に供給することを容易にする。選択ビット線上及び対象メモリセルを流れる電流は、抵抗に依拠し、従って、論理状態が対象メモリセルに関連する。そのため、対象メモリセルの論理状態は、対象メモリセルの抵抗が高抵抗状態又は低抵抗状態に対応するか検出すること、例えば、対応するビット線の電圧又は電流を、センス回路１０２４のセンスアンプによる（本明細書で開示したように）好適な基準電圧又は電流と比較することで判別可能である。
【００４４】
基準検出モードにおいて、コントローラ１０３４は、以下さらに詳細に説明する手順を実行する。
【００４５】
上記のように、読み出しウインドウにおける応用に適応する実施の形態によるメカニズムは、ワード線上の漏れ電流を検出し、基準電流を結果として生じる読み出しウインドウ内でシフトすることで漏れ電流を補償する、ことを含む。これは、図５ｃにヒューリスティックに示される。図５ｃは、図５ｂと同じ３つのケースでの読み出しウインドウの位置を示すが、特定のケースにおいて、基準電流が、各ケースにおける実際の読み出しウインドウ内でシフトされている。
【００４６】
本明細書で開示する実施の形態における選択セルの状態の感知は、電圧モードセンスアンプによって実行され、当該アンプは、対象セルのワード線上の電圧Ｖｃｅｌｌを基準電圧Ｖｒｅｆと比較する。ＶｃｅｌｌがＶｒｅｆより高い場合、セルは１の論理状態を持つとみなすことができ、ＶｃｅｌｌがＶｒｅｆより低い場合、セルは反対の論理状態を持つとみなすことができる。電圧の比較ではなく、読み出し電流ＩＲＤが基準電流Ｉｒｅｆと比較されるアレイにおいては、電流は、電圧に変換されて、選択セルの論理状態が上記のように感知され得る。読み出しウインドウは、従って、電圧ウインドウ又は電流ウインドウのいずれかの値として表現することができる。図５ｃは電流ウインドウ構成を用いる。
【００４７】
漏れ電流を考慮しない状態で、読み出しウインドウは、｜ＩＲＤ−Ｉｒｅｆ｜で与えられ、これは、読み出し電流が固定値Ｉｒｅｆと比較されることを意味する。ＩＲＤがＩｒｅｆより高い場合、セルは１の論理状態を持つとみなすことができ、ＩＲＤがＩｒｅｆより低い場合、セルは反対の論理状態を持つと考慮することができる。しかしながら、漏れ電流が存在する場合、ＩＲＤは、センスアンプがセルの論理状態を識別することが困難となる程に非常に大きくシフトすることがある。本発明の実施例は、実際の漏れ電流を補償することでこの問題を緩和することが可能である。特に、特定のワード線の読み出し電流ΣＩｏｆｆが最初に検出され、次に、新たな漏れ追跡基準電流ＩＲＥＦ＿ＬＴが以下のように決定される。
ＩＲＥＦ＿ＬＴ＝Ｉｒｅｆ＋ΣＩｏｆｆ
選択セルの読み出し電流は、以下のとおりである。
ＩＲＤ＝Ｉｃｅｌｌ＋ΣＩｏｆｆ
読み出しウインドウは、｜ＩＲＤ−ＩＲＥＦ＿ＬＴ｜で与えられ、従って以下のようになる。
｜ＩＲＤ−ＩＲＥＦ＿ＬＴ｜＝｜Ｉｃｅｌｌ＋ΣＩｏｆｆ−Ｉｒｅｆ−ΣＩｏｆｆ｜＝｜Ｉｃｅｌｌ−Ｉｒｅｆ｜
ここから、漏れ電流Ｉｏｆｆの影響がどのようであれキャンセルされることが分かる。
【００４８】
図６ａは、対象メモリセルからデータを読む出す際に、ワード線上の実際の漏れ電流を考慮する配列のブロック図である。メモリアレイ６１０の対象メモリセル６１４のワード線（便宜上選択ワード線とも称する）の電流出力は、電流加算ノード６２４に供給される。出力６１４は、本実施の形態のワード線であるが、異なる実施の形態においては、ビット線であってもよい。基準電流源６２０は、基準スイッチ６２２を介して電流加算ノード６２４に接続される電流出力を有する。電流加算ノード６２４は、他の基準スイッチ６２６を介して電圧モードセンスアンプ６３０の第１の入力端子６２８（基準入力又は基準ノードとも称する）に接続される。入力端子６２８は、また、電流／電圧コンバータステージ６３２に接続され、これは、例えば、上記の固定基準電圧に直列接続されるコンデンサを含んでよい。電流加算ノード６２４は、また、センススイッチ６３４を介してセンスアンプ６３０の第２の入力端子６３６（センス端子又はセンスノードとも称する）に接続される。第２の入力端子６３６は、また、他の電流／電圧コンバータステージ６３８に接続される。電流加算ノード６２４は、また、プリセットステージ６４０に接続される。センスアンプ６３０の感知動作は、Ｅｎ信号６４６をアクティブ状態にすることで、読み出し動作中の適切な時にコントローラ１０３４によって可能とされる。
【００４９】
図６ａの配列は、２段階の読み出し動作に応じたもので、本明細書において、２つの読み出しセグメントを有する読み出し動作と称する。第１のセグメントは、漏れ電流情報を取得してセンスアンプ６３０の第１の端子６２８において漏れ追跡読み出し基準バイアスＶＲＥＦ＿ＬＴを形成することを含む。第２のセグメントは、実際の読み出し電流ＩＲＤを、センスアンプ６３０の第２の端子６３６において読み出し電圧ＶＲＤに変換することを含む。
【００５０】
従って、第１のセグメントでは、２つの基準スイッチ６２２及び６２６は閉じており（つまり、導通、「オン」又は「有効」状態）、センススイッチ６３４は開いている（非導通、「オフ」又は「無効」状態）。非選択セルのバイアス電圧ＶＵＢＬは、非選択のセルのビット線６１３及び対象セルのビット線６１２も含むメモリアレイ６１０の全てのビット線に印加される。従って、選択ワード線を共用するセルは、全て「半選択」となり、選択ワード線６１４上の電流出力は、ΣＩｏｆｆである（実際には、ワード線６１４上の電流出力は若干異なる。これは、半選択された対象セルが同様に寄与するためである。しかしながら、当該差異については、大きなアレイにおいては典型的には無視できる。あるいは、対象セルのビット線６１２はＶＷＬでバイアスすることができ、この場合、対象セルからのΣＩｏｆｆの寄与はない）。この電流レベルは、電流源６２０からの基準電流Ｉｒｅｆに加えられ、電流／電圧ステージ６３２によって漏れ追跡基準電圧ＶＲＥＦ＿ＬＴ＝Ｖｒｅｆ＋Ｖｏｆｆに変換される。関連する電流フローは、図６ａにおいて矢印６４２で示される。次に、読み出し動作の第２のセグメントでは、２つの基準スイッチ６２２及び６２６が開かれ、センススイッチ６３４が閉じられる。非選択のセルのバイアス電圧ＶＵＢＬは、バイアス電圧ＶＢＬが印加される選択ビット線６１２を除いたメモリアレイ６１０の全てのビット線６１３に印加される。従って、対象セルは完全に選択され、選択ワード線を共用する全ての他のセルは、「半選択」される。ここで、選択ワード線６１４上の電流出力は、Ｉｃｅｌｌ＋ΣＩｏｆｆである。（繰り返しになるが、これは、若干異なり得るが、大きなアレイにおいては、当該差異は無視できる）。この電流レベルは、電流／電圧ステージ６３８によって電圧ＶＲＤ＝Ｖｃｅｌｌ＋Ｖｏｆｆに変換される。図６ｂは図６ａのコピーであるが、この第２の読み出しセグメントにおけるスイッチの位置を除いている。この第２の読み出しセグメントにおける関連する電流フローを、図６ｂにおいて矢印６４４で示す。センスアンプ６３０は、次に、有効とされ、感知された電圧ＶＲＤは、漏れ追跡基準電圧ＶＲＥＦ＿ＬＴと比較される。これは、半選択セルのデータ依拠の効果をキャンセルする。
【００５１】
読み出し処理のいずれかまたは両方のステップは、加算ノード６２４でプリチャージ電圧を得ることで容易となる。これらについて図７ａ、７ｂ、８ａ及び８ｂを参照して説明する。これらの図においては、非選択セル、半選択セル、完全選択セル、及び様々な電流フローを明確にするために、メモリアレイ６１０が、図１Ｂで示すような４×４アレイに従って再度描かれている。また、図６ａ及び６ｂでシンボルによって示された特定の構成要素が、例示的な回路レベル構成要素と置き換えられている。基準電流源６２０は、ゲート端子にバイアス電圧が印加されるＰチャネルトランジスタで実装され、スイッチ６２２、６２６、及び６３４は、それぞれ、パストランジスタ７２２、７７２、及び７３４で実装され、電流／電圧ステージ６３２及び６３８は、それぞれ、ワード線読み出しバイアスＶＲＤへのコンデンサ７３２及び７３８として実装され、プリセットステージ６４０は、ＶＲＤへのパストランジスタとして実装される。コンデンサ７３２及び／又は７３８は、任意の種類のコンデンサであってよく、例えば、ＭＯＳコンデンサ、ＭＩＭコンデンサ、金属線コンデンサ、寄生コンデンサ、又はそれらの組み合わせを含む。一般に、ＩｔｏＶステージ６３２及び６３８のいずれか又は両方は、「キャパシタンス」を用いて実装されてよい。
【００５２】
動作において、第１の読み出しセグメントプリセット段階は、プリセット経路がアクティブにされ、これによってセンスアンプ６３０の基準ノード６２８に初期電圧としてＶＲＤが生成される。これは、全てのビット線６１２、６１３にＶＵＢＬを印加し、全ての非選択のワード線１１５にＶＵＷＬを印加し、トランジスタ７２６及び７４０をオンにし、トランジスタ７２２及び７３４をオフすることを、全て同時に行うことにより達成される。従って、矢印７４２で示す電流フローとともに、コンデンサ７３２の電圧が、選択ワード線６１４上の電圧として強制的にＶＲＤとなる。ここで、バイアス及び信号を「同時」に加えることは、全て有効である期間が存在することを意味するが、それらが開始点、終点及び期間を必ずしも共通する必要はない。
【００５３】
第１の読み出しセグメントの漏れ取得段階では、プリセット経路がオフにされ、基準経路がオンにされる。図７ｂに示すように、これは、トランジスタ７４０をオフにし、トランジスタ７２２をオンにすることを含む。トランジスタ７３４はオフのままで、トランジスタ７２６はオンのままである。ＶＵＢＬは、全てのビット線６１２、６１３に印加されたままであり、ＶＵＷＬは、全ての非選択のワード線１１５に印加されたままである。矢印７４４で示すように、結果として生じる電流フローＩｒｅｆ＋ΣＩｏｆｆは、電圧Ｖｒｅｆ＋Ｖｏｆｆでコンデンサ７３２を充電し、これが、漏れ追跡基準バイアスＶＲＥＦ＿ＬＴである。
【００５４】
第２の読み出しセグメントプリセット段階では、プリセット経路がアクティブにされてセンスアンプ６３０のセンスノード６３６に初期電圧としてＶＲＤが生成される。図８ａに示すように、これは、トランジスタ７２２及び７２６をオフにし、トランジスタ７３４及び７４０をオンにすることを含む。ＶＵＢＬは、全てのビット線６１２、６１３に印加されたままであり、ＶＵＷＬは、全ての非選択のワード線１１５に印加されたままである。矢印８４６で示すように、結果として生じる電流フローは、コンデンサ７３８の電圧を、再度、選択ワード線６１４上の電圧として強制的にＶＲＤにする。
【００５５】
第２の読み出しセグメントのデータ取得段階では、プリセット経路が再度オフにされ、選択ビット線６１２がビット線読み出しバイアス電圧ＶＢＬにバイアスされる。ＶＵＢＬは、全ての非選択のビット線６１３に印加されたままである。トランジスタ７２２、７２６及び７４０は全てオフにされ、トランジスタ７３４はオンにされ、これによって実際の読み出し電流ＩＲＤがコンデンサ７３８を充電できるようにする。この段階でＶＢＬが選択ビット線６１２に印加されるので、ＩＲＤは、ワード線６１４を共用する半選択メモリセルのそれぞれを流れる電流の寄与を除いて、対象メモリセル８１８の論理状態によって主に判別される。従って、ＩＲＤ＝Ｉｃｅｌｌ＋ΣＩｏｆｆであり、センスアンプ６３０のセンスノード６３６上で生成された、結果として生じる電圧は、Ｖｃｅｌｌ＋Ｖｏｆｆである。
【００５６】
制御信号ＰＲＥ、ＳＷＲ、ＳＷＳ、及びＥＮＢ＿ＲＥＦを、図７ａ、７ｂ、８ａ、及び８ｂに示す。図９は、これらの信号及び他の電圧が、上記の読み出し動作の間にどのように変化するかを示すタイミング図である。図９に示すように、読み出し動作全体は、第１の読み出しセグメントと、その後の第２の読み出しセグメントとを含む。第１の読み出しセグメントは、プリセット段階と、その後の漏れ取得段階とを含み、第２の読み出しセグメントは、プリセット段階と、その後のデータ取得段階とを含む。線９１０で示すように、全読み出し動作は、ＲＥＡＤ信号を最低値から最高値まで上昇させることにより開始される。線９１２で示すように、ＰＲＥ信号は、両方のプリセット段階においてトランジスタ７４０を有効とし、漏れ取得段階及びデータ取得段階において無効にする。線９１４で示すように、ＳＷＲ信号は、第１の読み出しセグメント中にはトランジスタ７２６を有効にし、第２の読み出しセグメント中ではしないことにより、基準電流経路をアクティブにする。一方、線９１６で示すように、ＳＷＳ信号は、第２の読み出しセグメント中にはトランジスタ７３４を有効にし、第１の読み出しセグメント中ではしないことにより、センス電流経路をアクティブにする。線９１８のＥＮＢ＿ＲＥＦ信号は、Ｉｒｅｆが、Ｐチャネルトランジスタ７２２のゲートを第１の漏れ取得段階においてのみ低くすることで、当該段階においてのみ電流加算ノード６２４に達することができるようにする。選択ビット線６１２上の電圧は、第１の３つの段階でＶＵＢＬのままであり、データ取得段階（線９２０）の間においてのみＶＢＬに上昇し、選択ワード線６１４上の結果として生じる電圧カーブは、線９２２で示される。
【００５７】
線９２２は、４つのケースを示す。つまり、セット状態の対象セルが大きなＩｏｆｆ、リセット状態の対象セルが大きなＩｏｆｆ、セット状態の対象セルが小さなＩｏｆｆ、及びリセット状態の対象セルが小さなＩｏｆｆ、である。全ての４つのケースにおいて、選択ワード線６１４上の電圧は、第１の読み出しセグメントのプリセット段階においてＶＲＤまで降下させられる。漏れ取得段階では、この電圧は、大きなＩｏｆｆのケースではより大きな値Ｖｒｅｆ＋Ｖｏｆｆ２に、又は小さなＩｏｆｆのケースではより小さな値Ｖｒｅｆ＋Ｖｏｆｆ１に上昇する。これは、漏れ追跡基準電圧ＶＲＥＦ＿ＬＴであり、ＳＷＲがトランジスタ７２６をオフにする場合に、コンデンサ７３２によって取得される。次に、第２のセグメントにおいて、プリセット段階は、選択ワード線６１４上の電圧を再びＶＲＤに降下させる。次に、データ取得段階において、電圧は、対象メモリセルの状態及びＩｏｆｆの値の両方に依拠する値に上昇する。図９の上から下までに示すように、セット状態の対象セルが大きなＩｏｆｆの場合には、電圧は最も高い。次に高いのは、リセット状態の対象セルが大きなＩｏｆｆのケースである。その次は、セット状態の対象セルが小さなＩｏｆｆのケースであり、最も低いのは、リセット状態の対象セルが小さなＩｏｆｆのケースである。
【００５８】
データ取得段階の終わりにおいて、センスアンプ６３０は、（センスノード６３６において）取得したセンス電圧を、漏れ取得段階の終わりにおいて取得した（基準ノード６２８における）漏れ追跡基準電圧と比較する。図９の線９２４は、互いに重畳された２つの信号を示し、実線は取得したセンス電圧を示し、破線は漏れ追跡基準電圧を示す。第１の読み出しセグメントにおいては、破線は、線９２２のコピーである。第２の読み出しセグメントにおいては、破線は固定の（取得した）漏れ追跡基準電圧のままであり、実線が線９２２のコピーである。第２の読み出しセグメントの終わりにおいて、漏れ追跡基準電圧は、大まかには、対象メモリセルのセット又はリセット状態を感知するための読み出し電圧の中間にあり、これは、大きい又は小さいＩｏｆｆのケースの両方において当てはまる。実際のところ、これは、任意のありうるＩｏｆｆの値に当てはまる。従って、対象メモリセルの論理状態を区別する能力は、選択ワード線を共用する、１つの状態又は他の状態の他のセルの数に関わらず維持される。
【００５９】
上記の実施の形態においては、検出された電流は、アレイのワード線上に存在する。他の実施の形態においては、電流は、アレイのビット線上で検出可能である。このような互換性のため、ビット線及びワード線は、より一般的には、「主アクセス線」及び「副アクセス線」とも称する。１つの実施の形態においては、主アクセス線はビット線であり、副アクセス線はワード線である。しかしながら、別の実施の形態では、主アクセス線はワード線であり、副アクセス線はビット線である。「主」及び「副」の用語は、単なる識別ラベルとみなされるべきであり、他方に対して１つのアクセス線に優位性があることを意味するものではない。
【００６０】
（基準メモリアレイを用いる代替的な実施の形態）
図７ａ、７ｂ、８ａ及び８ｂにおいて、基準電流Ｉｒｅｆは、バイアスされたＰチャネルトランジスタ７２０によってＶｃｃに供給される。他の種類の電流源がよく知られており、単一のトランジスタ７２０に代えて用いることができる。他の実施の形態においては、基準電流は、他のメカニズムによって供給可能である。そのような１つの代替的な実施の形態においては、基準電流は、別個の基準電流源６２０によってではなく、基準メモリアレイを介して供給される。基準メモリアレイは、主メモリアレイと全てのワード線を共用することができる。
【００６１】
図１１は、この代替的な実施の形態にかかる二重アレイ構造を示す。これは、図２のメモリアレイと実質的に同一の主アレイ１１１０と、基準メモリアレイ１１１２と、を備える。基準メモリアレイ１１１２は、単一の基準ビット線ＢＬＲ１１１４を共用するメモリセルの単一の列のみを備える。基準メモリアレイ１１１２の各メモリセルは、主メモリアレイ内のメモリセルの対応する行と各ワード線を共用する。好ましくは、基準セルは、大まかにセットとリセット状態の中間の抵抗状態にある。
【００６２】
図１２ａ、１２ｂ、１３ａ及び１３ｂは、この代替的な実施の形態の動作を示す。動作において、第１の読み出しセグメントプリセット段階を、図１２ａに示す。この段階では、センスアンプ６３０の基準ノード６２８に初期電圧としてＶＲＤを生成し、プリセット経路をアクティブにする。これは、全てのビット線１２１２、１２１３にＶＵＢＬを印加し、全ての非選択のワード線１２１５にＶＵＷＬを印加し、トランジスタ７２６及び７４０をオンにし、トランジスタ７３４をオフにすることによって達成される。ＶＵＢＬは、また、基準ビット線１１１４に印加される。従って、矢印７４２によって示すように電流が流れた状態で、コンデンサ７３２上の電圧は、選択ワード線６１４上の電圧として強制的にＶＲＤになる。
【００６３】
第１の読み出しセグメント（図１２ｂ）の漏れ取得段階において、プリセット経路はオフにされ、基準経路がオンにされる。これはトランジスタ７４０をオフにし、トランジスタ７３４をオフのままにする、ことを含む。トランジスタ７２６はオンにしたままである。ＶＵＢＬは、主アレイ内の全てのビット線１２１２及び１２１３に印加されたままであり、ＶＵＷＬは、全ての非選択のワード線１１５に印加されたままである。しかしながら、この段階では、基準ビット線１１１４上の電圧は、電圧ＶＢＬＲにプルアップされる。ＶＢＬＲは、ＶＢＬと同一であってよい。従って、電流（Ｉｒｅｆ）は、選択ワード線を共用する基準メモリセル１２１６を介して、基準ビット線１１１４から流れ、選択ワード線から流出する電流に加わって、加算ノード６２４に到達する。矢印１２４４で示すように、結果として生じる電流フローＩｒｅｆ＋ΣＩｏｆｆは、コンデンサ７３２を、電圧Ｖｒｅｆ＋Ｖｏｆｆに充電し、これは、漏れ追跡基準バイアスＶＲＥＦ＿ＬＴである。
【００６４】
第２の読み出しセグメントプリセット段階（図１３ａ）において、プリセット経路は、アクティブにされ、これによってセンスアンプ６３０のセンスノード６３６に第１の電圧としてＶＲＤが生成される。これは、トランジスタ７２６をオフにし、トランジスタ７３４及び７４０をオンにする、ことを含む。ＶＵＢＬは、主アレイ１１１０の全てのビット線１２１２及び１２１３に印加されたままであり、また、基準アレイビット線１１１４に印加される。ＶＵＷＬは、全ての非選択のワード線１１５に印加されたままである。矢印１３４６によって示すように、結果として生じる電流フローは、コンデンサ７３８上の電圧を、再度、選択ワード線１２１４上の電圧として強制的にＶＲＤにする。
【００６５】
第２の読み出しセグメントのデータ取得段階（図１３ｂ）において、プリセット経路は、再びオフにされ、選択ビット線１２１２は、ビット線読み出しバイアス電圧ＶＢＬにバイアスされる。ＶＵＢＬは、主アレイ１１１０の全ての非選択のビット線１２１３、及び基準アレイ１１１２の基準ビット線１１１４に印加されたままである。トランジスタ７２６及び７４０は両方ともオフにされ、トランジスタ７３４はオンにされ、実際の読み出し電流ＩＲＤがコンデンサ７３８を充電することを可能にする。ＶＢＬは、この段階では、選択ビット線１２１２に印加されるので、ＩＲＤは、半選択基準セル１２１６を含む、ワード線１２１４を共用する半選択メモリセルのそれぞれを流れる電流の寄与を除いて、対象メモリセル１２１８の論理状態によって主に判別される。従って、ＩＲＤ＝Ｉｃｅｌｌ＋ΣＩｏｆｆであり、センスアンプ６３０のセンスノード６３６に生成された、結果として生じる電圧は、Ｖｃｅｌｌ＋Ｖｏｆｆである。
【００６６】
図７ａ、７ｂ、８ａ及び８ｂの実施の形態に対し、図１１の実施の形態は、基準セルの挙動が、通常のアレイのものと類似するという利点がある。他方で、図１１の実施の形態は、多数の基準セルをトリミングする困難さを伴い、大きなレイアウト面積を要する。
【００６７】
図１４ａは、上述した読み出し動作の間に信号の電圧がどのように変化するかを示すタイミング図である。図示した線は、トランジスタ７２２への有効信号を示す線９１８が基準アレイ１１１２の基準ビット線１１１４へ印加される電圧を示す線１４１８に変更された以外は、図９のものと同様である。この図から分かるように、この電圧は、低い値（ＶＵＢＬ）からスタートし、第１の読み出しセグメントの漏れ取得段階の間にのみＶＢＬＲに上昇する。次に、当該電圧は、読み出し動作の残りの間はＶＵＢＬまで低下する。漏れ取得段階の終わりに取得された（基準ノード６２８の）漏れ追跡基準電圧に重畳された（センスノード６３６の）取得したセンス電圧を示す線１４２４からさらに分かるように、図６ａ、６ｂ、７ａ及び７ｂの実施の形態のように、対象メモリセル１２１８の論理状態を区別する能力は、１つの状態又は他の状態にある、選択ワード線を共用する他のセルの数に関わらず維持される。
【００６８】
図１４ｂは、図１４ａのタイミング図の応用を示す別のタイミング図である。図示する線は、基準アレイ１１１２の基準ビット線１１１４に印加される電圧を示す線１４１８が、線１４１９に変更されたこと以外は、図１４ａのものと同じである。また、図１４ｂでは、選択ビット線１２１２に印加される電圧を示す線１４２０が、線１４２１に変更されている。図１４ｂに係る実施の形態の動作は、図１４ａのものとは異なり、基準ビット線１１１４の電圧が、図１４ａのものよりも早期にＶＢＬＲに上昇することが分かる。第１の読み出しセグメントの漏れ取得段階の間にのみ上昇する代わりに、当該電圧は、第１の読み出しセグメントのプリセット段階の間に上昇し、第１の読み出しセグメントの終わりまでＶＢＬＲのままである。同様に、図１４ｂにおいて、選択ビット線１２１２の電圧は、図１４ａのものよりも早期にＶＢＬに上昇する。第２の読み出しセグメントのデータ取得段階の間のみに上昇する代わりに、当該電圧は、第２の読み出しセグメントのプリセット段階の間に上昇し、読み出し動作の終わりまでＶＢＬのままである。図１４ｂの実施の形態は、漏れ及びデータの取得に要する時間を短縮することで、図１４ａの実施の形態と比べて読み出し動作をスピードアップさせることができる。他方、図１４ｂの実施の形態は、高電圧バイアスが各読み出し動作においてより長い期間印加されるため、より大きなストレスをセルに生じさせる。これにより、読み出しが阻害されるリスクが高くなる。繰り返しになるが、図６ａ、６ｂ、７ａ、及び７ｂの実施の形態のように、対象メモリセル１２１８の論理状態を区別する能力は、１つの状態又は他の状態にある、選択ワード線を共用する他のセルの数に関わらず維持される。
【００６９】
図１６は、図９、１４ａ、及び１４ｂのタイミング図を信号の形式で例示するフローチャートである。ステップ１６１０において、読み出し動作が開始される。ステップ１６１２において、選択ワード線を読み出し電圧ＶＲＤにバイアスする第１の読み出しセグメントプリセット段階が始まる。ステップ１６１４において、第１の読み出しセグメントの漏れ取得段階が始まる。ＩｔｏＶステージは、ワード線及び基準ノードコンデンサＣｒの両方を充電するために基準電流Ｉｒｅｆ及び漏れ電流ΣＩｏｆｆを用いて漏れ追跡基準バイアスＶＲＥＦ＿ＬＴを生成するために使用される。１つの実施の形態においては、基準電流Ｉｒｅｆは、電流ミラー回路によって生成されるが、別の実施の形態においては、主アレイと同一のワード線（ＷＬ）を共用する基準アレイによって生成される。ステップ１６１６において、ワード線が読み出しワード線電圧ＶＲＤにバイアスされる第２の読み出しセグメントプリセット段階が始まる。第２の読み出しセグメントのデータ取得段階においては、選択ビット線が、ビット線バイアス電圧ＶＢＬまでプルアップされる。セル電流ＩＣＥＬＬ及び漏れ電流ΣＩｏｆｆは、ワード線及びセンスノードＣｓをセンス電圧Ｖｃｅｌｌ＋Ｖｏｆｆまで充電する（ステップ１６１８）。ステップ１６２０において、読み出し動作は、対象セルの論理状態を判別するために、センスアンプが基準コンデンサＣｒの上の基準電圧をセンスコンデンサＣｓ上のセンス電圧と比較して完了する。
【００７０】
（漏れ追跡基準バイアスの再利用）
図９、１４ａ、及び１４ｂは、それぞれ、第１及び第２のセグメントの両方を含む読み出し動作全体についての実施の形態を示す。１つの実施の形態においては、各読み出し動作は、第１及び第２のセグメントの両方を実行する。しかしながら、２つの連続的な読み出し動作について、第２の読み出しセグメントの選択ワード線が、第１の読み出しセグメントと同一の場合、典型的には、漏れ電流に変化がないので第１のセグメントを繰り返す必要がない。従って、単一のワード線を共用する１つ以上のメモリセルを読み出す処理は、第２及びそれに続く読み出し動作のそれぞれにおいて第１の読み出しセグメントを省略することで迅速になる。これは、図１５ａ、１５ｂ、及び１５ｃに示される。図１５ａは、多数の連続する読み出し動作を有する実施の形態を示す。正方形の「１」は、第１の読み出しセグメントを示し、円の「２」は、第２の読み出しセグメントを示す。従って、各「１-２」のペアは、完全な読み出し動作を表わす。図１５ａの実施の形態においては、第１の読み出しセグメント１５１０の後、選択ワード線のアドレスは、読み出し動作１５１２及び１５１４を除いて不変である。この場合、読み出し動作１５１０、１５１２、及び１５１４を除いたいずれかの読み出し動作については、第１の読み出しセグメントを実行する必要がない。図１５ｂでは、正方形の「１」の上に重畳された「Ｘ’」が、省略された第１の読み出しセグメントを示す。結果を図１５ｃに示す。完全な読み出し動作１５１０には、多数の第２のセグメントのみの読み出し動作が続き、さらに別の完全な読み出し動作１５１２が続き、いくつかの第２のセグメントのみの読み出し動作が続き、他の完全な読み出し動作１５１４が続く。図１５ｃから分かるように、２６の読み出しセグメントのうち、１６のみが第１の読み出しセグメントを含む。
【００７１】
図７ａ、７ｂ、８ａ、８ｂ、１２ａ、１２ｂ、１３ａ、及び１３ｂの実施の形態のように、漏れ電流を表わす値がキャパシタンスに保持された場合、コンデンサに亘る漏れのために、保持された値が有効なままである時間長には限界がある。従って、１つの実施の形態においては、漏れ値は、ワード線のアドレスが変更されていなくとも、第１の読み出しセグメントを強制的に繰り返すことで特定の回数リフレッシュされる。キャパシタンス漏れのみに起因する強制的なリフレッシュは、典型的には、漏れ値が以前に得られた読み出し動作に続く第１の読み出し動作においては行われないが、漏れ値が以前に得られた読み出し動作に続く第２又は後の連続的な読み出し動作においては行われ得る。１つの実施の形態においては、制御回路は、所定期間（例えば、１００μＳ）の後、又は連続する第２の読み出しセグメントの所定数の後にリフレッシュを起こす。別の実施の形態においては、Ｖｒｅｆ検出器は、基準コンデンサ上の電圧をモニタし、当該電圧が所定の最低電圧Ｖｍｉｎより小さくなった場合に、リフレッシュを起こす。好ましくは、Ｖｍｉｎは、読み出し動作の失敗が明確に起こり得る電圧を選択可能である。一般に、Ｖｒｅｆは、Ｖｃｅｌｌ（セット）とＶｃｅｌｌ（リセット）の間（つまり、Ｖｃｅｌｌ（セット）＞Ｖｒｅｆ＞Ｖｃｅｌｌ（リセット））とすべきである。しかしながら、ＶｍｉｎがＶｏｆｆ＋Ｖｃｅｌｌ（リセット）より低ければ、いくつかの「リセット」セルの読み出しが失敗し得る（つまり、「セット」状態であるとして不適切に読み出される）。従って、Ｖｍｉｎは、Ｖｏｆｆ＋Ｖｃｅｌｌ（リセット）以上に選択されることが好ましい。
【００７２】
一般に、現在の読み出し動作において第１の読み出しセグメントを実行するか否かをコントローラ１０３４に知らせる基準有効性判別モジュール１０３８が設けられる。最新の取得された漏れ基準値がまだ有効であると判別がされた場合、現在の読み出し動作において、第１のセグメントが省略され、第２の読み出しセグメントのみが実行される。そうではない場合には、第１の読み出しセグメントは実行される。様々な実施の形態において、現在の読み出し動作が第１のメモリセルと副アクセス線を共用しないメモリセルにアドレスする場合、又は、最新の取得された漏れ基準値が取得されてから所定の時間が経過した場合、又は、最新の取得された漏れ基準値が取得されてから所定の数の読み出し動作が実行された場合、最新の取得された漏れ基準値は、無効であると判別される。有効または無効を判別するための他の基準は、読み手にとって明らかである。ある実施の形態においては、漏れ基準値のリフレッシュが必要又は望まれる１つ以上の条件を監視し、第１の読み出しセグメントを、いずれかの条件が生じた任意の読み出し動作において強制的に行う。１つの実施の形態は、さらに、他の理由でも同様にリフレッシュを強制的に行い得る。多くの応用が読み手にとって明らかである。
【００７３】
図３は、対象メモリセルが先の対象メモリセルとワード線を共用しない場合に第１の読み出しセグメントを省略することで、連続する読み出し動作の読み出し速度を上げる例についてのフローチャートである。ステップ３１０において、コントローラは、現在の対象メモリセルのワード線が、先の対象セルのワード線と異なるか（つまり、２つの対象セルがワード線を共用しないか）否かを判別する。現在の対象メモリセルのワード線が先の対象セルのワード線と異なるか否かの判別は、各読み出しの際にレジスタ内のアドレスのワード線セグメントを取得し、続く読み出し動作の際に、現在の対象セルのアドレスのワード線部分を、先に取得したワード線アドレスと比較することで容易に行える。２つのアドレスが異なる場合、現在の対象メモリセルのワード線は一致しておらず、それ以外では、一致している。
【００７４】
２つのワード線アドレスが異なる場合、ステップ３１２において、コントローラは、第２の読み出しセグメント（ステップ３１４）が続く、現在の読み出し動作の第１の読み出しセグメントを実行する。他方、２つのワード線アドレスが一致する場合、コントローラは、ステップ３１２をスキップし、処理を直接ステップ３１４に進めて現在の読み出し動作の第２の読み出しセグメントを実行する。ステップ３１６において、現在の読み出し動作が完了する。
【００７５】
図４は、対象メモリセルが先の対象メモリセルとワード線を共用しないが、直近の第１の読み出しセグメントの後過大な時間が経過又は非常に多数の連続する読み出し動作が実行された場合であって、リフレッシュが強制的に実施される場合に、第１の読み出しセグメントの省略により、連続する読み出し動作の読み出し速度を上げる例のフローチャートである。ステップ４１０において、コントローラは、現在の対象メモリセルのワード線が、先の対象セルのワード線と異なるか否か判別する。２つのワード線アドレスが異なる場合、ステップ４１２において、コントローラは、現在の読み出し動作の第１の読み出しセグメントを実行する。次に、ステップ４１４において、コントローラは、現在の読み出し動作の第２の読み出しセグメントを実行する。その後、現在の読み出し動作を完了する（ステップ４１６）。他方、ステップ４１０において、コントローラが、現在の対象メモリセルのワード線が先の対象セルのワード線と同一であると判別した場合、ステップ４１３において、コントローラは、最後に漏れ電流が取得されてから、（時間または実行された第２の読み出しセグメントの数のいずれかが）非常に長いか又は多いか否か判別する。そうである場合、この状況においても、コントローラは、第１の読み出しセグメント４１２及び第２の読み出しセグメント４１４の両方を実行し、現在の動作を完了する（ステップ４１６）。ステップ４１３において、コントローラが、最後に漏れ電流が取得されてから非常に長くない又は多くないと判別した場合には、この状況でのみ、コントローラは、第１の読み出しセグメント４１２をスキップし、処理を直接第２の読み出しセグメント４１４に進める。その後、ステップ４１６において、現在の読み出し動作を完了する。
【００７６】
図１７は、対象メモリセルが先の対象メモリセルとワード線を共用しないが、取得した漏れ追跡基準電圧が所定の最低値よりも小さくなった場合であって、リフレッシュを強制的に実行する場合に、第１の読み出しセグメントの省略により、連続する読み出し動作の読み出し速度を上げる例のフローチャートである。ステップ１７１０において、コントローラは、現在の対象メモリセルのワード線が、先の対象セルのワード線と異なるか否か判別する。２つのワード線アドレスが異なる場合、ステップ１７１２において、コントローラは、現在の読み出し動作の第１の読み出しセグメントを実行し、次に、処理を進めてステップ１７１５において現在の読み出し動作の第２の読み出しセグメントを実行する。その後、現在の動作を、ステップ１７１６で完了する。他方、ステップ１７１０において、コントローラが、現在の対象メモリセルのワード線が先の対象セルのワード線と同一であると判別した場合には、ステップ１７１２において、コントローラは、コンデンサの充電リークに起因して基準電圧（例えば、基準コンデンサ７３２の電圧）が所定の最小基準電圧Ｖｍｉｎ未満に降下したか否か判別する。この場合、この状況においても、コントローラは、第１の読み出しセグメント１７１２及び第２の読み出しセグメント１７１５の両方を実行し、現在の動作を完了する（ステップ１７１６）。ステップ１７１４において、コントローラが、基準電圧が基準電圧Ｖｍｉｎ未満に降下していないと判別した場合には、コントローラは、この状況においてのみ、第１の読み出しセグメント１７１２をスキップし、処理を直接第２の読み出しセグメント１７１５に進める。その後、ステップ１７１６において、現在の読み出し動作を完了する。
【００７７】
（書き込み動作への適用）
漏れ電流のＩｏｆｆデータ依拠性は書き込み電流にも影響するので、上述した概念の多くを、メモリ書き込み動作にも適用可能である。
【００７８】
図１８は、選択対象セル１８１８への書き込みのための構成を象徴的に示す。従来技術では、選択ビット線電圧ＶＢＬは、選択ビット線１８１２に印加され、非選択ビット線電圧ＶＵＢＬは、アレイ内の全ての他のビット線１８１３に印加され、選択ワード線電圧ＶＷＬは、選択ワード線１８１４に印加され、非選択ワード線電圧ＶＵＷＬは、アレイ内の全ての他のワード線１８１５に印加され、選択ワード線１８１４は、書き込み電流源１８２０に接続される。電流源１８２０は、選択ワード線１８１４から書き込み電流Ｉｗｒｉｔｅを取り出し、書き込み電流Ｉｗｒｉｔｅは、対象セル１８１８に所定の値を書き込むために算出される。一例として、所望の書き込み電流は、Ｉｗｒｉｔｅ＝１００μＡであるとする。しかしながら、ワード線１８１４上のいくつかの電流は、対象セルとワード線１８１４を共用する半選択メモリセルを介して、アレイ内の他のビット線から取り出される。これらの望ましくない電流フローは、漏れ電流であり、上記の読み出し動作の説明において生じる漏れ電流と類似する。例えば、漏れ電流量が例えば３０μＡの場合、対象セルを流れる電流フローは、１００μＡ−３０μＡ＝７０μＡとなる。これは、対象セルに所望の論理値を確実に書き込むのには十分ではない。電流源１８２０から取り出す書き込み電流を増加させることが考えられるが、読み出し動作での説明のとおり、ある書き込み動作の漏れ電流は、論理値に依拠し、半選択セルに保持される。これは、保持された異なる論理値が、異なる抵抗値となるためである。
【００７９】
読み出し動作の説明においては、データ依拠の問題は、選択ワード線を共用し、第１の論理状態にあるメモリセルの数と、選択ワード線を共用し、第２の論理状態にあるメモリセルの数とに応じて、選択ワード線から取り出す電流を調整することで、緩和することができる。より具体的には、図１９ａ及び１９ｂに象徴的に示す構成を使用することができる。この構成は、漏れ電流コレクタ１９３２と、電流源１８２０等の書き込み電流生成部１９２０と、を備える。選択ワード線１８１４は、ＬＥＡＫスイッチ１９２６を介して漏れ電流コレクタ１９３２に接続可能であり、ＷＲスイッチ１９３４を介して書き込み電流生成部１９２０に接続可能である。
【００８０】
動作において、「二重書き込み動作」が実行され、これは、第１及び第２のセグメントを含む書き込み動作である。図１９ａに示す第１のセグメントにおいて、非選択ビット線電圧ＶＵＢＬが、全てのビット線１８１２及び１８１３に印加される。選択ワード線電圧ＶＷＬが、選択ワード線１８１４に印加される。また、非選択ワード線電圧ＶＵＷＬがアレイ内の全ての他のワード線１８１５に印加される。ＬＥＡＫスイッチ１９２６は閉じられ（導通）、ＷＲスイッチ１９３４は開かれる（非導通）。選択ワード線１８１４上の電流出力は、取得されて漏れ電流コレクタ１９３２に保持される漏れ電流と等しい。次に、図１９ｂに示す書き込み動作の第２のセグメントにおいて、選択ビット線電圧ＶＢＬが、選択ビット線１８１２に印加され、非選択ビット線電圧ＶＵＢＬが、アレイ内の全ての他のビット線１８１３に印加され、選択ワード線電圧ＶＷＬが、選択ワード線１８１４に印加され、非選択ワード線電圧ＶＵＷＬが、アレイ内の全ての他のワード線１８１５に印加される。ＬＥＡＫスイッチ１９２６は閉じたまま（導通）であり、ＷＲスイッチ１９３４は閉じられる（導通）。書き込み電流生成部１９２０は、ワード線１８１４から所望の書き込み電流（上記の例では、１００μＡ）を取り出すが、漏れ電流コレクタ１９３２は、書き込み動作の第１のセグメントにおいて先に登録された追加量の電流（上記の例では、３０μＡ）をワード線１８１４から取り出す。従って、ワード線１８１４から取り出される電流の合計は、１００μＡ＋３０μＡ＝１３０μＡであり、ワード線１８１４を共用する半選択セルを介して漏れる漏れ電流の量を補償するのに十分であり、対象セル１８１８を介して所望の１００μＡが取り出される。ここから分かるように、第２のセグメントにおいて選択セルを介して取り出される電流Ｉｃｅｌｌは、Ｉｗｒｉｔｅ＋Ｉｌｅａｋ＿ｃｏｌｌｅｃｔ−Ｉｌｅａｋと等しくなり、ここで、Ｉｗｒｉｔｅは、書き込み電流生成部１９２０によってワード線１８１４上を介して取り出される電流であり、Ｉｌｅａｋ＿ｃｏｌｌｅｃｔは、漏れ電流コレクタ１９３２によって取り出される電流であり、Ｉｌｅａｋは、同一のワード線１８１４を共用する半選択セルの全てを介して取り出される漏れ電流である。Ｉｌｅａｋ＝Ｉｌｅａｋ＿ｃｏｌｌｅｃｔであるため、第２のセグメントにおいて選択セルを介して取り出される電流は、好適にＩｗｒｉｔｅと等しくなる。従って、選択セルに書き込むための書き込み電流は、漏れ電流による影響を受けない。
【００８１】
図２０ａ及び２０ｂ（総称して図２０）は、それぞれ、図１９ａ及び１９ｂの配列の回路の実施例を示す概要図である。図２０において、メモリアレイ１８１は、図１Ｂに示すような４×４アレイに従って再度描かれている。また、書き込み電流生成部１９２０は、ゲート端子に印加される書き込みバイアス電圧ＷＲＢＩＡＳによってバイアスされる、電圧ＶＷＲへのトランジスタ２０１６として実装される。漏れ電流コレクタ１９３２は、概略的な形態で再度描かれており、２つのスイッチ１９２６及び１９３４は、パストランジスタとして再度描かれている。漏れ電流コレクタ１９３２は、ワード線１８１４からＶＷＲに直列接続されたトランジスタ２０１４を備え、そのゲート端子は、コンデンサ２０１２を介してＶＷＲに接続される。また、トランジスタ２０１４のゲート端子は、ノード２０１８に接続され、パストランジスタ１９２６を介してワード線１８１４に直列接続される。ノード２０１８は、放電トランジスタ２０１０を介してＶＷＲに直列接続され、そのゲート導体は、好適な場合、コンデンサ２０１２の充電をゼロにリセットするために放電電圧に接続される。
【００８２】
書き込み動作の第１のセグメントにおいては、ＶＷＬが選択ワード線１８１４に印加され、ＶＵＢＬが全てのビット線２０２０及び２０２２に印加される。パストランジスタ１９２６は導通しているが、パストランジスタ１９３４は非導通である。アレイがワード線１８１４上に伝達する漏れ電流は、トランジスタ２０１４のゲートの電圧が実際の漏れ電流を通すのに適切なトランジスタ２０１４電圧となるまで、コンデンサ２０１２を部分的に充電する。この漏れ電流量は、コンデンサ２０１２に対する充電の形で取得される。上記のように、この漏れ電流は、ワード線１８１４を共用するセルのそれぞれに保持されたデータ値に依拠する。図２０ｂに示す、書き込み動作の第２のセグメントにおいて、パストランジスタ１９３４がオンにされ、パストランジスタ１９２６はオフにされる。書き込みバイアス電圧ＷＲＢＩＡＳは、トランジスタ２０１６のゲート端子に印加され、これにより、トランジスタ２０１６がワード線１８１４から電流Ｉｗｒｉｔｅを取り出す。同時に、コンデンサ２０１２に取得された電圧は、トランジスタ２０１４のゲート端子にバイアス電圧を加え、これは、トランジスタ２０１４に、ワード線１８１４から漏れ電流Ｉｌｅａｋ（ここでは、Ｉｌｅａｋ＿ｃａｐｔｕｒｅｄとする）を取り出させるのに適切なレベルにある。従って、ワード線１８１４から取り出された電流の合計は、Ｉｗｒｉｔｅ＋Ｉｌｅａｋ＿ｃａｐｔｕｒｅｄである。ワード線１８１４を共用する非選択のセルを介して取り出される漏れ電流Ｉｌｅａｋの量が、Ｉｌｅａｋ＿ｃａｐｔｕｒｅｄと等しいので、選択セルを介して取り出される残りの電流は、Ｉｗｒｉｔｅ＋Ｉｌｅａｋ＿ｃａｐｔｕｒｅｄ−Ｉｌｅａｋであり、これは、所望のセル書き込み電流Ｉｗｒｉｔｅを等しい。
【００８３】
読み出し動作の説明に関して本明細書中で説明した全ての応用は、等しく書き込み動作の説明に適用でき、読み手にとってどのように適用するか、明らかである。これは、不要な第１の書き込みセグメントを回避し、また保持された漏れ検出バイアスがもはや有効でないとみなすことができる場合に強制的に第１の書き込みセグメントを行う、スピードアップする技術を含む。
【００８４】
上記の技術は、クロスバーアレイ構造の任意のメモリに適用できる。一例として、相変化型メモリ（ＰＣＭ）、抵抗型ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、マルチレベルクロスバー構造が挙げられる。また、一例として、オボニック・スレッショルド・スイッチング（ＰＣＭ＋ＯＴＳ）選択装置等の、装置選択素子と直列に結合された記憶素子を備える積層構造も挙げられる。また、上記の技術が適用される読み出し動作は、読み出し動作が一部を形成する任意の動作を含む。これは、単なる読み出し、書き込み、検証、セット検証、リセット検証、プログラム検証、消去検証、等を含む。
【００８５】
図１６、３、４、１７のフローチャート論理は、コンピュータシステムがアクセス可能なメモリに記憶され、プロセッサ、デジタル・アナログ回路及びフィールドプログラマブル集積回路等の専用論理ハードウェア、又は、専用ハードウェアとコンピュータプログラムとの組み合わせによって実行可能なコンピュータプログラムを用いるようにプログラミングされたプロセッサを用いて、実装可能である。全てのフローチャートにおいて、多くのステップを、得られる機能に影響を与えないようにして組み合わせる、並列実行する又は異なる順序で実行することが可能である点、明らかである。例えば、ある実施の形態においては、読み出し動作の第２の読み出しセグメントが最初に始まり、第１の読み出しセグメントが次に始まる。いくつかの場合では、ステップの再配置が、特定の他の変更が同時に行われる限りにおいて、同様の結果が得られる点、読み手に明らかである。他の場合では、ステップの再配置が、特定の条件が満たされる場合にのみ同様の結果が得られる点、読み手に明らかである。さらに、本明細書に添付のフローチャートは、本発明を理解する上で適切なステップのみを示すものであり、特定の実施の形態においては、当該実施の形態について他の機能を達成するための多数の追加のステップを、図示するステップの前、後、その間に実行し得る点、理解されるところである。
【００８６】
本明細書において用いた、ある信号、イベント、又は値は、先行する信号、イベント、又は値が、当該ある信号、イベント、又は値に影響を与える場合、当該先行する信号、イベント、又は値に「応じた」ものである。介在する処理要素、ステップ、又は期間がある場合にも、ある信号、イベント、又は値は、先行する信号、イベント、又は値に「応じた」ものである。介在する処理要素又はステップが１つ以上の信号、イベント、又は値を組み合わせる場合、処理要素又はステップの信号出力は、信号、イベント、又は値の入力のそれぞれに「応じた」ものと考えることができる。ある信号、イベント、又は値が、先行する信号、イベント、又は値と同一の場合、これは、単に不完全なケースであるが、依然として、ある信号、イベント、又は値が、先行する信号、イベント、又は値に「応じた」ものではある。別の信号、イベント、又は値に応じたある信号、イベント、又は値の「依拠」についても、同様に定義される。
【００８７】
本明細書において用いた、情報の項目の「識別」は、必ずしも当該情報のその項目の直接の特定を要しない。情報は、１つ以上の間接的なレイヤーを介した実際の情報を単に参照すること、又は情報の実際の項目を判別するうえで十分な異なる情報の１つ以上の項目を識別することで、フィールドにおいて「識別」することができる。また、本明細書において用いる用語「示す」については、「識別する」と同様の意味である。
【００８８】
本発明の好適な実施の形態についての上記の説明は、例示及び説明の目的のために供されたものである。上記の説明は、網羅するものではなく、また厳格に本発明を適用するといった限定の意図を有するものではない。当業者にとって、様々な変更や応用が明らかである。特に、本明細書の背景技術の項目において説明され、示唆され、又は参照として組み込まれたあらゆる事項は、参照として、特段の制約なく本明細書の実施の形態に具体的に組み込まれる。
【００８９】
本明細書で開示した実施の形態は、本発明の原理及びその実際上の用途を最もよく説明するために選択及び説明されたものであり、当業者にとって、想定される特定の使用態様において様々な変更を含む様々な実施の形態に係る本発明を好適に適用可能な点、理解されるところである。本発明の技術的範囲は、以下の特許請求の範囲及びその均等の範囲に基づいて画定されるべきである。
【符号の説明】
【００９０】
１１２、１０２０、１８１３、２０２０、２０２２  ビット線
１１４、１０１６、１２１５、１８１５  ワード線
１１１４  基準ビット線
１８１２  選択ビット線
１１５、１２１５  非選択のワード線
１１８  選択セル
１２０  完全に非選択のセル
１２２  半選択セル
６１０、１０１２、１８１０  メモリアレイ
６１２、１２１２  選択ビット線
６１３、１２１３  非選択のビット線
６１４、１２１４、１８１４  選択ワード線
６２０  基準電流源
６２２、６２６  基準スイッチ
６２４  加算ノード
６２８、６３６  入力端子
６３０  センスアンプ
６３２、６３８  電流／電圧コンバータステージ
６３４  センススイッチ
６４０  プリセットステージ
６４６  Ｅｎ信号
７２０、７２２、７２６、７３４、７４０、７４２、７７２、２０１４、２０１６  トランジスタ
７３２、７３８、２０１２  コンデンサ
８１８、１２１８  対象メモリセル
１０１０  集積回路
１０１４  ワード線デコーダ
１０１８  ビット線デコーダ
１０２２  バス
１０２４  センス回路
１０２６  データバス
１０２８  データイン線
１０３２  データアウト線
１０３４  コントローラ
１０３６  電流源
１０３８  基準有効性判別モジュール
１１１０  主アレイ
１１１２  基準メモリアレイ
１１１４  基準ビット線
１２１６  基準メモリセル
１８１８  選択対象セル
１８２０  書き込み電流源
１９２０  書き込み電流生成部
１９２６  ＬＥＡＫスイッチ
１９３２  漏れ電流コレクタ
１９３４  ＷＲスイッチ
２０１０  放電トランジスタ
２０１８  ノード
Ｃｒ  基準ノードコンデンサ
Ｃｓ  センスノード
ＥＮＢ＿ＲＥＦ、ＰＲＥ、ＳＷＲ、ＳＷＳ  制御信号
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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