(57)【特許請求の範囲】
【請求項１】
ＬＣ共振回路を構成するコイルパターンとコンデンサパターンをともに備えた第一の電極層を、第一の絶縁体層を介して積層した積層体を形成する第１ステップと、
前記第一の電極層により生成されるインダクタンス及び容量値のばらつきを確認する第２ステップと、
前記第一の電極層のコンデンサパターンに対向する位置にあるコンデンサパターンのみを備えた一対の第二の電極層と、前記第一の電極層のコイルパターンに電気的に接続されるコイルパターンのみを備えた第三の電極層とを、それぞれ別の第二の絶縁体層を介して積層する第３ステップと、
を有する積層型共振回路部品の製造方法であって、
前記第一〜第三の電極層は、前記積層体の少なくとも一面に共通して露出される一対の外部導体パターンを備え、
前記一対の第二の電極層のうちの一方のコンデンサパターンは、前記一対の外部導体パターンのうちの一方に電気的に接続され、前記一対の第二の電極層のうちの他方のコンデンサパターンは、前記一対の外部導体パターンのうちの他方に電気的に接続され、
前記第３ステップでは、前記第２ステップで確認したばらつきによる前記積層体の共振周波数の変動量が相殺されるように、前記一対の第二の電極層の間の前記第二の絶縁体層の厚さを調整することを特徴とする積層型共振回路部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コイル及びコンデンサを生成するための電極層と絶縁体層が積層して形成される積層型共振回路部品の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の通信機器のキャリヤ周波数の高周波数化にともない、これらの機器の信号送信部及び信号受信部には、ＧＨｚ帯の高周波に対応したＬＣ共振回路が多数使用されるようになっている。
【０００３】
ＬＣ共振回路には、例えば図５に示すようなＬとＣを並列接続した並列共振回路がある。このようなＬＣ共振回路を形成するには、コイル部品とコンデンサ部品を基板上で並列接続したものがある。また、特許文献１では、複数の絶縁体層と電極層が積層され、各電極層にコイルパターンとコンデンサパターンをともに備える積層型共振回路部品が提案されている。
【０００４】
一般に、ＬＣ共振回路の共振周波数ｆ０は、（１）式で表され、コイル１で得られるインダクタンスＬは（２）式、コンデンサ２で得られる容量値Ｃは（３）式で表される。
【０００５】
【数１】
0006968635.tif 000002
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１３４７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の積層型共振回路部品では、コイルパターンとコンデンサパターンが同一の電極層に形成されるため、図５においてコイル１とコンデンサ２はプロセスの変動を共通して受ける。例えば、ある電極層間の絶縁体層の厚さが大小すると、コンデンサ２においては電極間距離ｄが大小し、コイル１においてはコイル長ｌが大小する。また、例えばある電極層の電極面積（配線幅）が大小すると、コンデンサ２においては対向電極面積ＳＣが大小し、コイル１においてはコイル断面積ＳＬが大小する。ここで、（１）式、（２）式及び（３）式より電極間距離ｄとコイル長ｌ、対向電極面積ＳＣとコイル断面積ＳＬは、共振周波数ｆ０に同方向の影響を与えることがわかる。
【０００８】
従って、例えば絶縁体層の厚さが厚くなると、インダクタンスＬ及び容量値Ｃがともに小さくなって、共振周波数ｆ０は大きくなり、電極層の電極面積が大きくなると、インダクタンスＬ及び容量値Ｃがともに大きくなって、共振周波数ｆ０は小さくなる。このように、同一の電極層にコイルパターンとコンデンサパターンを形成すると、プロセスの変動が共振周波数を同方向に変動させるため、共振周波数ｆ０の変動幅が大きくなる。
【０００９】
この発明はこのような事情に鑑みてなされたものであり、その目的は共振周波数のばらつきを低減させることにある。
【課題を解決するための手段】
【００１０】
上記課題を解決する一態様は、ＬＣ共振回路を構成するコイルパターンとコンデンサパターンをともに備えた第一の電極層を、第一の絶縁体層を介して積層した積層体を形成する第１ステップと、前記第一の電極層により生成されるインダクタンス及び容量値のばらつきを確認する第２ステップと、前記第一の電極層のコンデンサパターンに対向する位置にあるコンデンサパターンのみを備えた一対の第二の電極層と、前記第一の電極層のコイルパターンに電気的に接続されるコイルパターンのみを備えた第三の電極層とを、それぞれ別の第二の絶縁体層を介して積層する第３ステップと、を有する積層型共振回路部品の製造方法であって、前記第一〜第三の電極層は、前記積層体の少なくとも一面に共通して露出される一対の外部導体パターンを備え、前記一対の第二の電極層のうちの一方のコンデンサパターンは、前記一対の外部導体パターンのうちの一方に電気的に接続され、前記一対の第二の電極層のうちの他方のコンデンサパターンは、前記一対の外部導体パターンのうちの他方に電気的に接続され、前記第３ステップでは、前記第２ステップで確認したばらつきによる前記積層体の共振周波数の変動量が相殺されるように、前記一対の第二の電極層の間の前記第二の絶縁体層の厚さを調整することを特徴とする。
【００１１】
この構成により、ＬＣ共振回路の共振周波数のばらつきが低減される。
【発明の効果】
【００２３】
本発明によれば、共振周波数のばらつきを低減させることができる。
【図面の簡単な説明】
【００２４】
【図１】一実施形態の積層型共振回路部品を示す斜視図。
【図２】積層型共振回路部品の電極層及び絶縁体層を示す平面図。
【図３】積層型共振回路部品の電極層を示す正面図。
【図４】積層型共振回路部品の電極層を示す分解斜視図。
【図５】積層型共振回路部品で生成されるＬＣ共振回路の等価回路図。
【発明を実施するための形態】
【００２５】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１〜図４に示す積層型共振回路部品は、一対の外装用絶縁体層１１ａ，１１ｂ（図２、図４参照）の間に多数の電極層１２ａ〜１２ｈと絶縁体層１３が交互に積層されて積層体１４が積層される。外装用絶縁体層１１ａ，１１ｂの表面には、側面認識マーカ１５が形成されている。
【００２６】
図４に示すように、電極層１２ａ〜１２ｆにはコイル導体１６を形成するためのコイルパターン１８ａ〜１８ｆがそれぞれ形成され、そのコイルパターン１８ａ〜１８ｆの径方向両側、すなわち図１において積層体１４の長手方向両側面から下面（実装面２２、図３参照）にかけて断面Ｌ字型の外部導体１７ａ，１７ｂが形成されている。
【００２７】
また、電極層１２ａ〜１２ｅ及び電極層１２ｇ，１２ｈには、コンデンサパターン１９ａ〜１９ｅ，１９ｇ，１９ｈが形成される。
そして、積層体１４は一方の外装用絶縁体層１１ａから他方の外装用絶縁体層１１ｂに向かって、電極層１２ａ〜１２ｈと絶縁体層１３が積層され、最後に外装用絶縁体層１１ｂが積層される。外部導体１７ａ，１７ｂは、各電極層１２ａ〜１２ｈの同層に積層される。
【００２８】
上記のようなコイルパターン１８ａ〜１８ｆ、コンデンサパターン１９ａ〜１９ｅ，１９ｇ，１９ｈ、外部導体１７ａ，１７ｂは、ＡｇあるいはＣｕ等を主成分とする良導体の導電ペーストをパターニング及び焼成して形成される。各電極層１２ａ〜１２ｈ間の絶縁体層１３及び各導電ペースト間の絶縁体層は、硼珪酸ガラスを主成分とする絶縁ペーストを焼成することで形成される。
【００２９】
実際のプロセスでは、基材上に多数の積層体１４を並べて積層することにより、マザー積層体を生成し、次いでダイシングにより一つずつの積層体１４にカットする。この時、図１に示すように、積層体１４の側面及び実装面の両側部に外部導体１７ａ，１７ｂを露出させる。
【００３０】
次いで、積層体１４を所定の条件で焼成した後、バレル加工を施し、外部導体１７ａ，１７ｂの表面に２μｍ〜１０μｍの厚さを有するＳｎメッキ、あるいはＮｉメッキを施して、外部電極２３ａ，２３ｂを形成する。
【００３１】
図４に示すように、電極層１２ａ〜１２ｈのうち、電極層１２ａ〜同１２ｅにはコイルパターン１８ａ〜１８ｅとコンデンサパターン１９ａ〜１９ｅがそれぞれ形成されている。電極層１２ｆには、コイルパターン１８ｆが形成され、コンデンサパターンは形成されていない。
【００３２】
コイルパターン１８ａは引出電極２０ａを介して外部導体１７ａに接続され、コイルパターン１８ｆは引出電極２０ｂを介して外部導体１７ｂに接続されている。また、コイルパターン１８ａ〜１８ｆは、ビア２１を介して接続されている。従って、コイルパターン１８ａ〜１８ｆにより、所定のインダクタンスを生成するためのコイルが形成されている。
【００３３】
コンデンサパターン１９ａ〜１９ｅは、外部導体１７ａ，１７ｂに対し交互に接続されている。
電極層１２ｇ，１２ｈには、コンデンサパターン１９ｇ，１９ｈが形成されている。コンデンサパターン１９ｇは外部導体１７ａに接続され、コンデンサパターン１９ｈは外部導体１７ｂに接続されている。また、コンデンサパターン１９ｇ，１９ｈは外径形状が異なり、本実施形態ではコンデンサパターン１９ｈの面積がコンデンサパターン１９ｇの面積より広く形成されている。このようなコンデンサパターン１９ａ〜１９ｅ，１９ｇ，１９ｈにより所望の容量値を生成するためのコンデンサが形成されている。
【００３４】
図３に示すように、上記のように構成されたコイルパターン１８ａ〜１８ｆ及びコンデンサパターン１９ａ〜１９ｅ，１９ｇ，１９ｈは、実装面２２に直交する中心線ＣＬに対し対称状に形成され、外部電極２３ａ，２３ｂと実装面２２上の基板配線の接続関係を逆にしても、同様な特性が得られるようになっている。
【００３５】
電極層１２ａ〜１２ｅの間に積層される絶縁体層１３の厚さは、同一の厚さｔ１に設定されて積層されている。また、電極層１２ｅ〜１２ｈの間に積層される絶縁体層１３の厚さｔ２〜ｔ４は、厚さｔ１とは異なる設定値で積層される。この設定値は、プロセスのばらつきによる共振周波数ｆ０のばらつきを小さくするように設定される。なお、厚さｔ２〜ｔ４と厚さｔ１は、必ずしも異なる値とする必要はない。
【００３６】
次に、上記のように構成される積層型共振回路部品の作用を説明する。
上記積層型共振回路部品は、実装面２２が実装基板（図示しない）上に設置されて外部電極２３ａ，２３ｂが実装基板に電気的に接続される。するとコイル軸は実装基板に対し平行となるため、コイル導体を通過する磁束に対する実装基板の干渉は小さくなる。従って、コイル導体１６によるインダクタンスの取得効率が向上する。
【００３７】
絶縁体層１３及び電極層１２ａ〜１２ｈの積層プロセス及び焼成プロセスを考慮すると、ばらつきの範囲として、一定数以上の積層型共振回路部品において、共振周波数の平均値をｆ０、標準偏差をσとすると、５σはｆ０の±５％を超える場合がほとんどである。
【００３８】
一方、本実施形態では電極層１２ａ〜１２ｅでの積層プロセスのばらつきによる共振周波数ｆ０の変動を相殺するように、電極層１２ｆ〜１２ｈの積層条件が調整される。従って、５σがｆ０の±５％以内となるように調整することが可能となり、共振周波数のばらつきを低減した積層型共振回路部品を提供できる。例えば、複数の積層型共振回路部品をテーピングリール形態に包装した場合において、その１リール分の包装済み積層型共振回路部品について、共振周波数の平均値をｆ０、標準偏差をσとすると、５σをｆ０の５％以下とすることが可能である。
【００３９】
具体的には、電極層１２ａ〜１２ｅ及び各電極層１２ａ〜１２ｅ間の絶縁体層１３を積層した状態での共振周波数ｆ０と所望の共振周波数との変動量をシミュレーションにより求める。そして、その変動量を相殺するように、電極層１２ｆ〜１２ｈ及びその間の絶縁体層１３の積層プロセスの条件を設定すればよい。
【００４０】
例えば、積層型共振回路部品は、積層体１４の外径寸法が０．４ｍｍ×０．２ｍｍ×０．３ｍｍであって、コイルのインダクタンスＬを２．０ｎＨ、コンデンサの容量値Ｃを２．０ｐＦとして２．４ＧＨｚの共振周波数ｆ０を得ようとするものであってもよい。
【００４１】
電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さｔ２〜ｔ４は５〜１５μｍとなるように積層される。そして、電極層１２ｆ〜１２ｈの厚さｔ５と電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さｔ２〜ｔ４の比ｔ５／ｔ２〜ｔ４は、０．３〜４．０としている。
【００４２】
電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さｔ２〜ｔ４を５〜１５μｍとすることにより、絶縁体層１３の厚さ不足による電極層１２ｆ〜１２ｈ間の短絡や、絶縁体層１３の厚さ過大によるビア２１への導体の充填不足が防止される。
【００４３】
また、厚さｔ５と厚さｔ２〜ｔ４の比を４．０以下とすることで、焼成後の温度低下時に、絶縁体層と導体層の収縮率の違いによる電極層と絶縁体層との剥離が防止される。また、厚さｔ５と厚さｔ２〜ｔ４の比を０．３以上とすることで、絶縁体層１３の厚さ過大によるビア２１への導体の充填不足が防止される。なお、上記厚さｔ１〜ｔ５は、焼成後の厚さである。
【００４４】
上記のように構成された積層型共振回路部品では、次に示す効果を得ることができる。
（１）コイルパターン１８ｆのみを形成した電極層１２ｆと、コンデンサパターン１９ｇ，１９ｈのみを形成した電極層１２ｇ，１２ｈを形成したので、各電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さが変動しても、共振周波数ｆ０を同方向に変動させるようなインダクタンスＬ及び容量値Ｃの変動の発生を抑制することができる。従って、所望の共振周波数からの変動量を抑制することができる。
【００４５】
（２）コイルパターン１８ｆのみを形成した電極層１２ｆと、コンデンサパターン１９ｇ，１９ｈのみを形成した電極層１２ｇ，１２ｈにより、インダクタンスＬと容量値Ｃをそれぞれ別個に調整することができる。
【００４６】
（３）電極層１２ｇ，１２ｈの対向するコンデンサパターン１９ｇ，１９ｈの面積を調整することにより、容量値Ｃを調整することができる。
（４）電極層１２ｆ〜１２ｈの間の絶縁体層１３の厚さを、その他の電極層間の絶縁体層の厚さと異なる厚さとしたので、電極層１２ｆによりインダクタンスＬを微調整し、かつ電極層１２ｇ，１２ｈにより容量値Ｃを微調整することができる。
【００４７】
（５）電極層１２ａ〜１２ｅにより生成されるインダクタンスＬと容量値Ｃのばらつきを確認したうえで、そのばらつきを相殺するように、電極層１２ｆ〜１２ｈを生成することができる。従って、所望の共振周波数ｆ０の取得精度を向上させることができる。
【００４８】
（６）電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さｔ２〜ｔ４を５〜１５μｍとすることにより、絶縁体層１３の厚さ不足による電極層１２ｆ〜１２ｈ間の短絡や、絶縁体層１３の厚さ過大によるビア２１への導体の充填不足を防止することができる。
【００４９】
（７）電極層１２ｆ〜１２ｈの厚さｔ５と電極層１２ｆ〜１２ｈ間の絶縁体層１３の厚さｔ２〜ｔ４の厚さの比を４．０以下とすることで、焼成後の温度低下時に、絶縁体層と導体層の収縮率の違いによる電極層と絶縁体層との剥離を防止することができる。また、厚さｔ５と厚さｔ２〜ｔ４の比を０．３以上とすることで、絶縁体層１３の厚さ過大によるビア２１への導体の充填不足を防止することができる。
【００５０】
（８）積層プロセスのばらつきによる共振周波数ｆ０の変動が、５σ≦５％となる積層型共振回路部品を生成することができる。
（９）外部電極２３ａ，２３ｂで実装基板に設置される積層体１４では、コイル軸が実装基板及び実装面２２に対し平行となるので、インダクタンスの取得効率が向上する。従って、共振周波数のＱ値を向上させることができる。
【００５１】
（１０）包装具に収納される複数の積層型共振回路部品のｆ０の標準偏差をσとすると、５σをｆ０の５％以下とすることができる。
なお、上記実施形態は以下のように変更してもよい。
【００５２】
・コイルパターンとコンデンサパターンをともに備えた電極層に、コンデンサパターンのみを備えた電極層を加えた積層体としてもよい。
・コイルパターンとコンデンサパターンをともに備えた電極層に、コイルパターンのみを備えた電極層を加えた積層体としてもよい。
【００５３】
・コイルパターンとコンデンサパターンをともに備えた電極層を形成し、当該電極層で得られたインダクタンスと容量値のばらつきを確認した後、コンデンサパターンのみを備えた電極層あるいはコイルパターンのみを備えた電極層のいずれを追加するかを決定するようにしてもよい。
【符号の説明】
【００５４】
１２ａ〜１２ｈ…電極層（第一〜第三の電極層）、１３…絶縁体層（第一の絶縁体層、第二の絶縁体層）、１４…積層体、１６…コイル導体、１７ａ，１７ｂ…外部導体、１８ａ〜１８ｆ…コイルパターン、１９ａ〜１９ｅ，１９ｇ，１９ｈ…コンデンサパターン、２２…実装面、２３ａ，２３ｂ…外部電極、Ｌ…インダクタンス、Ｃ…容量値、ｔ１〜ｔ５…厚さ、ｆ０…共振周波数。
【図１】
0006968635.tif 000003
【図２】
0006968635.tif 000004
【図３】
0006968635.tif 000005
【図４】
0006968635.tif 000006
【図５】
0006968635.tif 000007