(57)【特許請求の範囲】
【請求項１】
装置であって、
複数のストレージノードを含むクロスポイントメモリアレイであって、各ストレージノードが、閾値スイッチングセレクタと直列したメモリセルを含む、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに接続された制御回路であって、前記制御回路は、前記閾値スイッチングセレクタを、初期閾値電圧を有する初期状態から、前記初期閾値電圧よりも低い動作閾値電圧を有する動作状態に遷移させるために、前記複数のストレージノードに刺激を印加するように構成されており、前記制御回路は、複数のストレージノードを同時に選択し、前記刺激は、前記初期閾値電圧を超えない形成電圧を含み、前記刺激は、前記複数のストレージノードの閾値スイッチングセレクタを形成するために特定の期間にわたって印加される、制御回路と、を備える、装置。
【請求項２】
前記形成電圧が前記動作閾値電圧を超えない、請求項１に記載の装置。
【請求項３】
先に前記刺激を前記複数のストレージノードに印加した後、前記制御回路は、前記複数のストレージノードの選択されたストレージノードに信号を印加するように構成されており、前記信号は、前記選択されたストレージノードの閾値スイッチングセレクタを非導電状態から導電状態に切り替えるために前記動作閾値電圧よりも高い大きさの電圧を有し、かつ前記選択されたストレージノードの選択されたメモリセルの抵抗を切り替える電流プロファイルを有する、請求項１に記載の装置。
【請求項４】
前記特定の期間が、少なくとも１マイクロ秒である、請求項１に記載の装置。
【請求項５】
前記特定の期間が、少なくとも１ミリ秒である、請求項１に記載の装置。
【請求項６】
前記特定の期間が、少なくとも１秒である、請求項１に記載の装置。
【請求項７】
前記制御回路が、前記複数のストレージノードの異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、請求項１に記載の装置。
【請求項８】
前記複数のストレージノードが、複数の行及び複数の列に配置されており、
前記制御回路が、前記行の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、請求項１に記載の装置。
【請求項９】
前記複数のストレージノードが、複数の行及び複数の列に配置されており、
前記制御回路が、前記列の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、請求項１に記載の装置。
【請求項１０】
前記複数のストレージノードが、複数のレベルに配置されており、
前記制御回路が、前記複数のレベルに１レベルずつ前記刺激を印加するように構成されている、請求項１に記載の装置。
【請求項１１】
前記複数のストレージノードの前記閾値スイッチングセレクタが、カルコゲニドを含み、
前記初期状態が、前記カルコゲニドの第１の非晶質状態であり、
前記動作状態が、前記カルコゲニドの第２の非晶質状態である、請求項１に記載の装置。
【請求項１２】
前記複数のストレージノードの前記閾値スイッチングセレクタの前記初期状態から前記動作状態への前記遷移が、通常の動作／ストレージ条件において不可逆的である、請求項１に記載の装置。
【請求項１３】
方法であって、
メモリアレイ内に製造された閾値スイッチングセレクタの初回発火において、前記閾値スイッチングセレクタが、ストレージノード内のメモリセルと直列であり、前記閾値スイッチングセレクタに形成電圧を印加することであって、前記形成電圧は、前記閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低下させ、前記形成電圧は前記初期閾値電圧よりも低い、ことと、
前記メモリセルのためのプログラム動作において、前記ストレージノードに信号を印加することであって、前記信号は、前記動作閾値電圧を超え、導電状態の前記閾値スイッチングセレクタを提供する電圧と、前記メモリセルの抵抗を切り替える電流プロファイルと、を有する、ことと、を含む、方法。
【請求項１４】
前記形成電圧が、通常の動作／ストレージ条件において、前記閾値スイッチングセレクタを、前記初期閾値電圧を有する第１の非晶質状態から、前記動作閾値電圧を有する第２の非晶質状態に不可逆的に変換する、請求項１３に記載の方法。
【請求項１５】
前記ストレージノードが、複数のストレージノードを含むクロスポイントメモリアレイ内にあり、各ストレージノードは、メモリセルと直列した閾値スイッチングセレクタを含み、
前記形成電圧を含む信号が、前記複数のストレージノードの異なるサブセットに１サブセットずつ印加されて、ピーク電流消費を最大許容レベル未満に維持しながら、前記異なるサブセットの前記閾値スイッチングセレクタの閾値電圧を低減させる、請求項１３に記載の方法。
【請求項１６】
装置であって、
クロスポイントメモリアレイの寿命内での第１のスイッチング動作より前に前記クロスポイントメモリアレイ内の閾値スイッチングセレクタに刺激を印加するように構成された制御回路を備え、前記刺激は、前記閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低減させるように構成されており、前記刺激は、前記初期閾値電圧を超えない電圧を含む、装置。
【請求項１７】
各閾値スイッチングセレクタが、前記クロスポイントメモリアレイのストレージノード内のメモリセルと直列であり、
前記第１のスイッチング動作を実施するために、前記制御回路が、前記クロスポイントメモリアレイ内の閾値スイッチングセレクタに、前記閾値スイッチングセレクタをオンにする電圧を印加することと、選択されたメモリセルに、前記選択されたメモリセルの抵抗状態を変化させる電流を印加することと、を行うように構成されている、請求項１６に記載の装置。
【請求項１８】
前記制御回路が、前記クロスポイントメモリアレイのワード線及び／又はビット線の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、請求項１６に記載の装置。
【請求項１９】
前記制御回路が、前記クロスポイントメモリアレイの前記閾値スイッチングセレクタの異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、請求項１６に記載の装置。
【請求項２０】
前記刺激が、前記動作閾値電圧を超えない電圧を含む、請求項１６に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
本技術は、ストレージ及びメモリデバイスの動作に関する。
【０００２】
半導体メモリデバイスは、様々な電子デバイスにおいて利用が増加してきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び他のデバイスにおいて使用される。
【０００３】
メモリデバイスは、クロスポイントアレイに配置されたメモリセルを含むことができ、各メモリセルは、ビット線とワード線との交点にある。しかしながら、このようなメモリデバイスを動作させる際に、様々な課題が提起される。
【図面の簡単な説明】
【０００４】
【図１Ａ】セレクタと直列したメモリセルを含む例示的なストレージノードの断面図を示す。
【０００５】
【図１Ｂ】２Ｄ構成におけるメモリセルの例示的なクロスポイントメモリアレイの斜視図を示し、各ストレージノードは、ワード線及びビット線に接続されている。
【０００６】
【図１Ｃ】３Ｄ構成における２つのレベルに配置されたメモリセルの例示的なクロスポイントメモリアレイの斜視図を示す。
【０００７】
【図２】図１Ｂ及び図１Ｃのメモリセルのクロスポイントメモリアレイを使用することができる例示的なメモリシステムのブロック図を示す。
【０００８】
【図３】図２のメモリシステムの詳細の例示的な構成を示す。
【０００９】
【図４Ａ】刺激なしの第１のスイッチング動作（プロット４００）及び第２のスイッチング動作（プロット４０１）中のセレクタのＩ−Ｖプロットを示す。
【００１０】
【図４Ｂ】第１の刺激後の第１のスイッチング動作（プロット４３０）及び第２のスイッチング動作（プロット４３１）中のセレクタのＩ−Ｖプロットを示す。
【００１１】
【図４Ｃ】図４Ａのプロット４００及び４０１を図４Ｂのプロット４３０及び４３１と比較する、セレクタのＩ−Ｖプロットを示す。
【００１２】
【図４Ｄ】第２の刺激後の第１のスイッチング動作（プロット４４０）及び第２のスイッチング動作（プロット４４１）、並びに刺激なしの第１のスイッチング動作（プロット４４２）及び第２のスイッチング動作（プロット４４３）中のセレクタのＩ−Ｖプロットを示す。
【００１３】
【図４Ｅ】第３の刺激後の第１のスイッチング動作（プロット４５０）及び第２のスイッチング動作（プロット４５１）、並びに刺激なしの第１のスイッチング動作（プロット４５２）及び第２のスイッチング動作（プロット４５３）中のセレクタのＩ−Ｖプロットを示す。
【００１４】
【図４Ｆ】第５の刺激後の第１のスイッチング動作（プロット４６０）及び第２のスイッチング動作（プロット４６１）中のセレクタのＩ−Ｖプロットを、それぞれ、図４Ａのプロット４００及び４０１と比較して示す。
【００１５】
【図５】閾値スイッチングセレクタのための例示的な材料の表を、保持閾値電圧Ｖｈｏｌｄ及び動作閾値電圧Ｖｏｐと共に示す。
【００１６】
【図６Ａ】バイポーラスイッチングメモリセルの例示的なＩ−Ｖプロットを示す。
【００１７】
【図６Ｂ】図６Ａのバイポーラスイッチングメモリセルと共に使用するための閾値スイッチングセレクタの例示的なＩ−Ｖプロットを示す。
【００１８】
【図６Ｃ】図６Ｂの閾値スイッチングセレクタと直列した図６Ａのバイポーラスイッチングメモリセルを含むストレージノードの例示的なＩ−Ｖプロットを示す。
【００１９】
【図７Ａ】形成動作においてストレージノードに印加される刺激の例示的な電圧対時間プロットを示す。
【００２０】
【図７Ｂ】形成動作においてストレージノードに印加される刺激の例示的な電流対時間プロットを示す。
【００２１】
【図８Ａ】メモリアレイ内でセレクタを形成し、メモリセルをプログラミングするための例示的なプロセスのフローチャートを示す。
【００２２】
【図８Ｂ】図８Ａのステップ８０１を実施するための例示的なプロセスのフローチャートを示しており、セレクタの形成は、メモリアレイ内で１サブセットずつ行われる。
【００２３】
【図９】図１Ｂ、図３、及び図１０Ｂと一致するストレージノードの例示的なサブセットを示す。
【発明を実施するための形態】
【００２４】
クロスポイントメモリアレイなどのメモリデバイス内にセレクタを形成するための装置及び技術が記載される。
【００２５】
クロスポイントメモリアレイは、高い密度を有する不揮発性メモリの高速ランダムアクセスなどの利点により、ますます普及してきている。クロスポイントメモリアレイは、グリッド内に、行及び列に、ワード線とビット線との交点に配置されたメモリセルを含む。メモリセルは、１つ以上のレベルに配置することができる。例えば、図１Ｂ、図１Ｃ、図３及び図９を参照されたい。メモリセルの一部分には、行及び／又は列のサブセットを選択することによってアクセスすることができる。
【００２６】
各メモリセルは、アレイのストレージノード内のセレクタと直列である。例えば、図１Ａを参照されたい。セレクタは、プログラム又は読み出し動作中の選択されたメモリセルへのアクセスを可能にすると同時に、回り込み電流が他の選択されていないメモリセルを通過することを防止する。動的ランダムアクセスメモリ（ＤＲＡＭ）及びフラッシュメモリなど、低電流で読み出し及び書き込みを行うことができるメモリセルの場合、比較的小さい電界効果トランジスタ（ＦＥＴ）をセレクタとして使用することができる。
【００２７】
しかしながら、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、及び抵抗変化型メモリ（ＲＲＡＭ）などの新たなメモリ技術は、動作するためにより高い電流を必要とする。これらのタイプのメモリセルのそれぞれは、メモリセルの切り替え可能な抵抗状態によってデータを記憶する。典型的には、セルごとに１つのビットが記憶されるが、いくつかの技術は、セルごとに２つ以上のビットを可能にする。ＭＲＡＭセルは、異なる磁区内にデータを記憶する。
【００２８】
ＰＣＭセルは、異なる抵抗レベルを有する異なる相又は状態に設定することができる相変化材料を含む。状態は、電力が供給されていないときに維持され、その結果、メモリセルは不揮発性である。相変化材料としては、カルコゲニド、カーボンポリマー、ペロブスカイト、並びに特定の金属酸化物（ＭｅＯｘ）及び金属窒化物（ＭｅＮ）が挙げられる。ＰＣＭセル用のスイッチング機構は、非晶質から結晶への相変化（設定動作）又は結晶から非晶質への相変化（リセット動作）を引き起こすために十分なジュール加熱を発生させることを伴う。ＰＣＭセルは、結晶状態にある間は比較的低い抵抗を有し、非晶質状態にある間は比較的高い抵抗を有する。ＲｅＲＡＭセル用のスイッチング機構は、薄い酸化物層内にフィラメント又は導電経路を形成してセルの抵抗を低下させる電圧をセルに印加することを伴う。メモリセルがプログラミングされた後、読み出し動作を実施して、メモリセル内に記憶されたデータ状態を判定することができる。
【００２９】
新たなメモリ技術のより高い電流を取り扱うために、各ストレージノードにおいてそのような電流を駆動することができる大きなセレクタを使用することは実用的ではない。代わりに、閾値スイッチングセレクタは、メモリセルと同じフォームファクタで製造することができ、比較的高い電流を取り扱うこともできるため、より良好な候補であると考えられる。閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされると高い抵抗を有し（オフ又は非導電状態にある）、その閾値電圧よりも高い電圧にバイアスされると低い抵抗を有する（オン又は導電状態にある）。閾値スイッチングセレクタは、その電流が保持電流未満に低下させられるか、又は電圧が保持電圧未満に低下させられるまで、オンのままである。これが起こると、閾値スイッチングセレクタはオフ状態に戻る。したがって、ストレージノード内のメモリセルをプログラミングするために、関連する閾値スイッチングセレクタをオンにし、かつメモリセルを設定又はリセットするのに十分な電圧が印加される。図６Ａ〜図６Ｃを参照されたい。
【００３０】
しかしながら、メモリデバイスが製造された後、典型的には製造業者による試験中に、閾値スイッチングセレクタがメモリデバイスの寿命内で初めてオンにされるとき、閾値電圧は、セレクタの後続の使用におけるものよりも実質的に高い。１回目の使用中にセレクタをオンにするために必要とされる電圧（初回発火電圧と称される）は、２回目及び他の以降の使用中にセレクタをオンにするために必要とされる電圧よりも実質的に高い。これは、閾値スイッチングセレクタが初めてオンにされるときに起こる変換に起因する。セレクタの状態は、初期閾値電圧（Ｖｉｎｉｔ）を有する初期非晶質状態から、初期閾値電圧よりも低い動作閾値電圧（Ｖｏｐ）を有する動作状態に変換される。変換は、セレクタの閾値電圧の恒久的かつ不可逆的な減少をもたらす。変換（形成プロセスと称される）は、セレクタ材料の熱効果に起因し得る構造変化である。
【００３１】
形成プロセスは、Ｖｉｎｉｔよりも大きい初回発火電圧を必要とするので、メモリデバイスの回路は、形成に伴う比較的大きな電圧／電流を取り扱うようにサイズ決定されなければならない。これは、形成プロセスがメモリデバイスの寿命内で１回限りのイベントである場合であっても当てはまる。アレイの行及び列を駆動するドライバ回路は、ターゲットセルの電圧及び電流、並びに選択された行及び列に対する全ての漏れ電流の合計を運ぶようにサイズ決定されなければならないので、この必要条件は、メモリデバイスのサイズを増大させる。これらのドライバは、シリコン基板の比較的大きな面積を占め、メモリデバイスの容量を制限する。
【００３２】
本明細書で提供される技術は、上記及び他の問題に対処する。１つのアプローチでは、セレクタに印加される電圧が初期閾値電圧及び／又は動作閾値電圧未満である、閾値スイッチングセレクタのための形成プロセスが提供される。形成プロセスは、プログラミング及び読み出しなどの通常の動作がアレイのメモリセルに対して実施される前に、所定の持続時間にわたって閾値下電圧／電流などの刺激又はストレスをセレクタに印加することを伴う。
【００３３】
形成プロセスは、セレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低下させる。このプロセスは、動作閾値電圧に基づいてセレクタをオンにするように回路をサイズ決定することができるので、回路の小型化を可能にする。特定の特性を有する刺激信号をセレクタに印加することができる。特定の特性は、初期閾値電圧及び／又は動作閾値電圧未満に電圧を維持しながら形成プロセスを完了するのに十分な特定の期間、電圧及び電流を含むことができる。図８Ａを参照されたい。
【００３４】
１つのアプローチでは、アレイ内の各セレクタは、アレイの行及び列の全てに同時に刺激を印加することによって、同時に形成することができる。又は、形成に使用される電流を低減するために、アレイ内のセレクタの異なるサブセットを１サブセットずつ異なる時間に形成することができる。例えば、刺激は、行のサブセット及び列の全て、行の全て及び列のサブセット、又は行のサブセット及び列のサブセットに印加することができる。図８Ｂ及び図９を参照されたい。
【００３５】
これら及び他の特徴は、以下で更に説明される。
【００３６】
図１Ａは、セレクタと直列したメモリセルを含む例示的なストレージノードの断面図を示す。メモリアレイは、多数のストレージノードから構成することができる。例示的なストレージノード１００は、電極１０２と電極１０３との間のメモリセル１０１、及び電極１０３と電極１０５との間のセレクタ１０４を含む。セレクタは、上方、下方、又は側方など、メモリセルに対して任意の位置にあることができる。セレクタは、メモリセルと直列である。
【００３７】
上述のように、メモリセルは、２つ以上の状態の間で可逆的に切り替えられてもよい。例えば、メモリセルは、第１の電圧及び／又は電流を印加すると低抵抗性状態に切り替え可能な、製造時の初期高抵抗性（高抵抗）状態であってもよい。第２の電圧及び／又は電流の印加が、メモリセルを高抵抗性状態に戻してもよい。代替的に、メモリセルは、適切な電圧及び／又は電流を印加すると高抵抗状態に可逆的に切り替え可能な、製造時の初期低抵抗状態であってもよい。ある抵抗状態はバイナリ「０」を表してもよく、同時に別の抵抗状態はバイナリ「１」を表してもよい。しかしながら、３つ以上のデータ／抵抗状態が使用されてもよい。メモリは、１つ以上の可逆的な抵抗変化材料を含んでもよい。カルコゲニド、カーボンポリマー、ペロブスカイト、並びに、例えば、ＮｉＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＯｘ、ＣｒＯ２、ＶＯ、ＢＮ、及びＡｌＮなど、金属酸化物又は窒化物などの特定の金属酸化物及び窒化物を含む、様々な材料が、可逆的な抵抗スイッチング挙動を示す。カルコゲニドの例としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）の任意の好適な化合物が挙げられる。一例は、Ｇｅ２Ｓｂ２Ｔｅ５である。
【００３８】
電極は、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）などの金属で形成されてもよい。
【００３９】
セレクタは、例えば、オボニック閾値スイッチング材料を含むことができる。図５に提供される例としては、Ｇｅ−Ｓｅ、Ｇｅ−Ｓｅ−Ｎ、Ｇｅ−Ｓｅ−Ａｓ、Ｇｅ−Ｓｅ−Ｓｂ−Ｎ、Ｇｅ５８Ｓｅ４２、ＧｅＴｅ６、Ｓｉ−Ｔｅ、Ｚｎ−Ｔｅ、Ｃ−Ｔｅ、Ｂ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ−Ｓｉ−Ｎ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ−Ｓｉ及びＧｅ−Ｓｅ−Ａｓ−Ｔｅが挙げられる。
【００４０】
セレクタは、メモリセルへのアクセスを制御する。具体的には、電圧又は電流をメモリセルに印加してその抵抗状態を変化させるために、対応するセレクタは、最初に、十分に高い電圧、例えば、動作閾値電圧よりも高い大きさの電圧を印加することによって導電状態に切り替えられなければならない。図６Ａ〜図６Ｃも参照されたい。セレクタが非導電状態にあるとき、例えば、セレクタの両端電圧が動作閾値電圧よりも低い大きさのとき、メモリセルは分離され、その既存の抵抗状態を維持する。
【００４１】
図１Ｂは、２Ｄ構成におけるメモリセルの例示的なクロスポイントメモリアレイ１１０の斜視図を示し、各ストレージノードは、ワード線及びビット線に接続されている。ストレージノードは、この例では単一のレベルに配置されている。この簡略化された例では、４本のワード線ＷＬ０〜ＷＬ３及び４本のビット線ＢＬ０〜ＢＬ３が存在する。ストレージノードの行は、ＷＬ３に関連付けられた行１２０を含む、各ワード線に関連付けられている。ストレージノードの列は、ＢＬ０に関連付けられた列１３０を含む、各ビット線に関連付けられている。
【００４２】
ワード線及びビット線は、タングステン若しくは銅（任意の適切な金属）が高濃度ドーピングされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、又は導電性ゲルマニドなどの導電材料を含む。この例では、導体はレール形状であり、ワード線は互いに平行に延在し、ビット線は互いに平行に延在する。加えて、ワード線は、ビット線に対して垂直に延在する。
【００４３】
各ストレージノードは、それぞれのワード線とビット線との交点に位置する。例えば、ストレージノード１００は、ＷＬ３とＢＬ３との交点に位置する。電圧をストレージノードの両端に印加するために、制御回路はＷＬ３及びＢＬ３にわたって電圧を印加する。
【００４４】
図１Ｃは、３Ｄ構成における２つのレベルに配置されたメモリセルの例示的なクロスポイントメモリアレイの斜視図を示す。ストレージノードは、この例では、下側レベル１４０及び上側レベル１５０を含む、２つのレベルに配置されている。３つ以上のレベルが使用されてもよい。
【００４５】
各レベルは、クロスポイントメモリアレイ内の複数のストレージノードを含む。加えて、ビット線ＢＬ０〜ＢＬ３は、例えば、下側及び上側レベルによって共有されてもよい。下側レベルはワード線ＷＬ０＿１〜ＷＬ３＿１を含み、上側レベルはワード線ＷＬ０＿２〜ＷＬ３＿２を含む。
【００４６】
上記の例は、メモリセルを円筒形状又は柱形状で、導体をレール形状で示している。しかしながら、他の選択肢もあり得る。
【００４７】
図２は、図１Ｂ及び図１Ｃのメモリセルのクロスポイントメモリアレイを使用することができる例示的なメモリシステムのブロック図を示す。メモリシステム２００は、上述したようなメモリセルの２又は３次元アレイとすることができるメモリアレイ２０２を含む。一実施形態では、メモリアレイ２０２は、モノリシック３次元メモリアレイであり、例えば、ウェハなどの単一の基板の上方に介在基板なしで複数のメモリレベルが形成されているアレイである。１つのメモリレベルを形成する層は、既存のレベルの層の上に直接堆積又は成長させられる。対照的に、積層メモリは、別個の基板上にメモリレベルを形成し、メモリレベルを互いの上に接着することによって構築されてきた。
【００４８】
メモリアレイ２０２のアレイ端子線は、行として編成されたワード線の様々な層、及び列として編成されたビット線の様々な層を含む。ただし、他の配向もまた、実施することができる。
【００４９】
メモリシステムは、行制御回路２２０を含み、その出力２０８は、メモリアレイ２０２のそれぞれのワード線に接続されている。行制御回路２２０は、システム制御論理回路２３０から行アドレス信号及び様々な制御信号を受信し、また典型的には、読み出し動作及びプログラミング（例えば、設定及びリセット）動作の両方のために、行デコーダ２２２、アレイ端子ドライバ２２４、及びブロック選択回路２２６のような回路を含み得る。メモリシステムはまた、列制御回路２１０も含み、その入力／出力２０６は、メモリアレイ２０２のそれぞれのビット線に接続されている。列制御回路２１０は、システム制御論理２３０から列アドレス信号及び様々な制御信号を受信し、また典型的には、列デコーダ２１２、アレイ端子レシーバ又はドライバ２１４、ブロック選択回路２１６、及び読み出し／書き込み回路（センスアンプ及びＩ／Ｏマルチプレクサを含む）のような回路を含み得る。システム制御論理２３０は、ホストからデータ及び命令を受信し、出力データをホストに提供する。他の実施形態では、システム制御論理２３０は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストと通信する。システム制御論理２３０は、メモリシステム２００の動作を制御するために１つ以上の状態マシン、レジスタ、及び他の制御論理を含んでもよい。
【００５０】
一実施形態では、図２に描写した全ての構成要素は、単一の集積回路上に配置されている。例えば、システム制御論理２３０，列制御回路２１０及び行制御回路２２０は、基板の表面上に形成することができ、モノリシック３次元メモリアレイ内のメモリアレイ２０２は、基板の上方（並びに、したがって、システム制御論理２３０、列制御回路２１０及び行制御回路２２０の上方）に形成することができる。場合によっては、制御回路の一部分は、メモリアレイの一部と同じ層上に形成することができる。
【００５１】
メモリシステム内の回路と一緒に、外部試験機器が、メモリシステムに接続されて、セレクタの形成を含む、本明細書に記載の技術を実施することができる。又は、技術は、完全にメモリシステム内で実施されてもよい。
【００５２】
図３は、図２のメモリシステムの詳細の例示的な構成を示す。回路は、図１Ｂの例示的なアレイと一致する。上述のように、この簡略化された例では、アレイ１１０は、４つの行及び４つの列に配置された１６個の例示的なストレージノードを含んでおり、各行はそれぞれのワード線ＷＬ０〜ＷＬ３に接続され、各列はそれぞれのビット線ＢＬ０〜ＢＬ３に接続されている。各ストレージノードは、１つの端子が第１の制御線（例えば、ワード線）に接続され、別の端子が第２の制御線（例えば、ビット線）に接続されている、２端子デバイスであってもよい。
【００５３】
例えば、ストレージノードＭ００、Ｍ０１、Ｍ０２及びＭ０３は、ＷＬ０に、並びにそれぞれ、ビット線Ｂ０、Ｂ１、Ｂ２及びＢ３に接続され、ストレージノードＭ１０、Ｍ１１、Ｍ１２及びＭ１３は、ＷＬ１に、並びにそれぞれ、ビット線Ｂ０、Ｂ１、Ｂ２及びＢ３に接続され、ストレージノードＭ２０、Ｍ２１、Ｍ２２及びＭ２３は、ＷＬ２に、並びにそれぞれ、ビット線Ｂ０、Ｂ１、Ｂ２及びＢ３に接続され、ストレージノードＭ３０、Ｍ３１、Ｍ３２及びＭ３３は、ＷＬ３に、並びにそれぞれ、ビット線Ｂ０、Ｂ１、Ｂ２及びＢ３に接続されている。
【００５４】
各ビット線及びワード線は、１つのアプローチでは、ＢＬ０及びＷＬ２に対する例示的な端子３１７及び３１８を含む円形端子によってそれぞれ示されるように、開回路によって終端することができる。
【００５５】
１つのアプローチでは、選択されていないワード線及び選択されていないビット線の両方に接続されている選択されていないストレージノードは、それらの端子の両方において、読み出し又は書き込み動作中に等しい正の電圧（分離電圧）でバイアスされて、選択されていないメモリセルが読み出される又は書き込まれるのを防止することができる。選択されていないストレージノードは、読み出し又は書き込み動作に対して選択されていないストレージノードである。選択されたメモリセルは、読み出し又は書き込み（プログラム）動作に対して選択されているメモリセルである。ＷＬ３及びＢＬ３に接続されている、Ｍ３３は、図１Ｂのストレージノード１００に対応する例示的な選択されたストレージノードである。選択されたストレージノード又はメモリセルは、選択されたビット線又は列と選択されたワード線又は行との交点にある。選択されていないストレージノードのうちのいくつか（例えば、Ｍ３０、Ｍ３１及びＭ３２）は、選択されたワード線（ＷＬ３）及び選択されていないビット線（ＢＬ０、ＢＬ１、及びＢＬ２）に接続されるが、他の選択されていないストレージノード（Ｍ０３、Ｍ１３、Ｍ２３）は、選択されていないワード線（ＷＬ０、ＷＬ１及びＷＬ２）及び選択されたビット線（ＢＬ３）に接続されている。
【００５６】
ワード線へのアクセスは、ワード線デコーダトランジスタ及びワード線分離トランジスタによって制御される。回路は、ユニポーラモード又はバイポーラモードで動作することができる。以下の説明は、ユニポーラモードを、又はバイポーラモードの１つのスイッチング方向又は極性を指す。バイポーラモードの反対のスイッチング方向又は極性の場合、ＷＬ電圧ドライバ２６０及びＷＬデコーダトランジスタドライバ２６１の役割は、それぞれ、ＷＬ分離電圧ソース２６３及びＷＬ分離トランジスタドライバ２６２の役割と交換される。同様に、ＢＬ電圧ドライバ２６４及びＢＬデコーダトランジスタドライバ２６５の役割は、それぞれ、ＢＬ分離電圧ソース２６７及びＢＬ分離トランジスタドライバ２６６の役割と交換される。
【００５７】
ｐチャネルＭＯＳＦＥＴなどのワード線デコーダトランジスタＷｄ０〜Ｗｄ３はそれぞれ、それぞれのワード線を選択又は選択解除するように、ＷＬ０〜ＷＬ３に連続的に接続されている。ワード線デコーダトランジスタは、メモリセルとＷＬ電圧ドライバ２６０との間に接続されている。例示的な選択されたストレージノードＭ３３では、デコーダトランジスタＷｄ３は、ＷＬデコーダトランジスタドライバ２６１から０Ｖなどの低い制御ゲート電圧を印加することによって、選択されるか、又は導電状態で提供される。この場合、Ｗｄ３は、ＷＬ電圧ドライバからの電圧がＷＬ３に到達することを可能にする。同時に、ワード線デコーダトランジスタＷｄ０、Ｗｄ１及びＷｄ２は、ＷＬデコーダトランジスタドライバ２６１から８Ｖなどのより高い制御ゲート電圧を印加することによって、選択解除されるか、又は非導電状態で提供され得る。この場合、Ｗｄ０、Ｗｄ１及びＷｄ２は、それぞれ、電圧がＷＬ０、ＷＬ１及びＷＬ２に到達するのを防止する。ＷＬデコーダトランジスタＷｄ０〜Ｗｄ３のソースは、経路３６０を介して互いに接続することができる。
【００５８】
各ワード線ＷＬ０〜ＷＬ３はまた、それぞれ、ワード線分離トランジスタＷ０〜Ｗ３に並列に接続されており、これらのワード線分離トランジスタは、分離電圧、例えば、経路３６３上の４Ｖを、ＷＬ分離電圧ソース２６３から、選択されていないワード線に渡すように導電状態で提供することができる。これらのトランジスタは、１つのアプローチでは、ｎチャネルＭＯＳＦＥＴであってもよく、経路３６３上の共通電圧に接続されたソースを有する。選択されたワード線ＷＬ３の場合、Ｗ３は、例えば、４Ｖの制御ゲート電圧を印加することによって、非導電状態で提供されて、分離電圧をワード線から切り離す。選択されていないワード線ＷＬ０、ＷＬ１及びＷＬ２の場合、Ｗ０、Ｗ１及びＷ２は、例えば、８Ｖの制御ゲート電圧を印加することによって、導電状態で提供されて、分離電圧をそれぞれのワード線に接続する。
【００５９】
ビット線へのアクセスは、ビット線デコーダトランジスタ及びビット線分離トランジスタによって制御される。
【００６０】
ｎチャネルＭＯＳＦＥＴなどのビット線デコーダトランジスタＢｄ０〜Ｂｄ３はそれぞれ、それぞれのビット線を選択又は選択解除するように、ＢＬ０〜ＢＬ３に連続的に接続されている。ビット線デコーダトランジスタは、メモリセルとＢＬ電圧ドライバ２６４との間に接続されている。読み出し又は書き込み動作中、選択されたビット線は、それぞれのデコーダトランジスタを導電状態で提供することによって、経路３６４を介してビット線電圧ドライバ２６４に接続することができる。例えば、ＢＬ３は、Ｂｄ３を導電状態で提供することによって、例えば、その制御ゲートに４Ｖを印加することによって、電圧ドライバ２６４に接続することができる。ＢＬ０〜ＢＬ２は、Ｂｄ０〜Ｂｄ２を非導電状態で提供することによって、例えば、それらの制御ゲートに０Ｖを印加することによって、電圧ドライバ２６４から切り離すことができる。Ｂｄ０〜Ｂｄ３のドレインは、経路３６４を介して互いに接続することができる。
【００６１】
ｐチャネルＭＯＳＦＥＴであってもよい、ビット線分離トランジスタＢ０〜Ｂ３はそれぞれ、分離又は選択解除電圧をビット線に渡すか、又は分離電圧をビット線から切り離すように、ビット線ＢＬ０〜ＢＬ３に接続されている。ＢＬ３などの選択されたビット線の場合、対応の分離トランジスタＢ３は、制御ゲート上に４Ｖなどの高い電圧を提供することによって、非導電状態で提供される。これは、経路３２１上の分離電圧がＢＬ３に到達するのを防止する。ＢＬ０〜ＢＬ２などの選択されていないビット線の場合、それぞれの分離トランジスタＢ０〜Ｂ２は、それらの制御ゲート上に０Ｖなどの低い電圧を提供することによって、導電状態で提供される。これは、経路３２１上の分離電圧を、ＢＬ１〜ＢＬ３のそれぞれに、及びそれらのビット線に接続された選択されていないメモリセルに接続する。
【００６２】
形成動作もまた、アレイ内の全てのストレージノード上で、又はアレイのストレージノードの異なるサブセット上で、同時に実施することができる。例えば、ＷＬ３に接続されたストレージノードＭ３０〜Ｍ３３を含むサブセットに対する形成動作を考える。これらのストレージノードに形成電圧を印加するために、デコーダトランジスタＷｄ３は、ＷＬ電圧ドライバからの電圧がＷＬ３に到達することを可能にするように選択される。同時に、ワード線デコーダトランジスタＷｄ０、Ｗｄ１及びＷｄ２は、それぞれ、電圧がＷＬ０、ＷＬ１及びＷＬ２に到達するのを防止するように選択解除され得る。各ビット線ＢＬ０〜ＢＬ３は、それぞれのデコーダトランジスタを導電状態で提供することによって、経路３６４を介してビット線電圧ドライバ２６４に接続される。それぞれの分離トランジスタは非導電状態で提供される。様々なドライバは、図２のアレイドライバ２２４の一部とすることができる。
【００６３】
回路２４５は、様々な電圧ドライバに接続されている。例えば、ＷＬ電圧ドライバ２６０は、ＷＬデコーダトランジスタのそれぞれに接続されている経路３６０上に電圧を提供することができる。ＷＬデコーダトランジスタドライバ２６１は、経路３６１を介してＷＬデコーダトランジスタに別個の電圧信号を提供することができる。ＷＬ分離トランジスタドライバ２６２は、経路３６２を介してＷＬ分離トランジスタに別個の電圧信号を提供することができる。ＷＬ分離電圧ソース２６３は、経路３６３を介してＷＬ分離電圧トランジスタに４Ｖなどの分離電圧を提供することができる。
【００６４】
ＢＬ電圧ドライバ２６４は、ＢＬデコーダトランジスタのそれぞれに接続されている経路３６４上に電圧を提供することができる。ＢＬデコーダトランジスタドライバ２６５は、経路３６５を介してＢＬデコーダトランジスタに別個の電圧信号を提供することができる。ＢＬ分離トランジスタドライバ２６６は、経路３６６を介してＢＬ分離トランジスタに別個の電圧信号を提供することができる。ＢＬ分離電圧ソース２６７は、経路３２１を介してＢＬ分離電圧トランジスタに４Ｖなどの分離電圧を提供することができる。
【００６５】
ＷＬ及びＢＬ電圧ドライバに加えて、ＷＬ及びＢＬプログラム電圧ドライバが、プログラム動作のために同様に提供され得る。これらのドライバはまた、本明細書に記載されるような形成プロセスのために使用することもできる。
【００６６】
図４Ａは、刺激なしの第１のスイッチング動作（プロット４００）及び第２のスイッチング動作（プロット４０１）中のセレクタのＩ−Ｖプロットを示す。図４Ａ〜図４Ｈでは、縦軸は電流（Ｉ）を示し、横軸は電圧（Ｖ）を示す。加えて、縦軸では共通の線形スケールが使用され、横軸でも共通の線形スケールが使用されている。
【００６７】
最初に述べたように、本明細書に記載されるような刺激なしでは、セレクタは、メモリアレイ内の第１の動作中に、比較的高い初期閾値電圧Ｖｉｎｉｔを有する。Ｖｉｎｉｔを超える電圧がセレクタに印加されると、セレクタは、プロット４００によって示されるように、オンになる。また、この時間の間に、セレクタは、その閾値電圧（Ｖｔｈ）が動作Ｖｔｈ（Ｖｏｐ）と称されるより低いレベルにまで不可逆的に低下させられる形成プロセスを受ける。Ｖｔｈの変化は、メモリデバイスの通常の動作／ストレージ条件において不可逆的である。これには、例えば、−４０Ｃ〜８５Ｃの温度のストレージ、１０〜２，０００Ｈｚで最大２０Ｇの振動、及び０．５ミリ秒間の最大１５００Ｇの衝撃を含むことができる。
【００６８】
メモリアレイ内での後続の動作中、セレクタは、プロット４０１によって示されるように、Ｖｏｐを超える電圧がセレクタに印加されるとオンになる。プロット４０１ａは、メモリセルの抵抗状態を切り替えるために、必要に応じてストレージノードの両端電圧の増加を表す。
【００６９】
セレクタは、以下で更に説明するように、電圧が保持電圧Ｖｈｏｌｄを下回るとオフになる。
【００７０】
これは、アレイの第１の動作において少なくともＶｉｎｉｔの高電圧が必要とされる比較例である。
【００７１】
図４Ｂは、第１の刺激後の第１のスイッチング動作（プロット４３０）及び第２のスイッチング動作（プロット４３１）中のセレクタのＩ−Ｖプロットを示す。刺激は、特定の電流、Ｖｏｐ未満の特定の電圧、及び特定の持続時間を有する信号を含む。持続時間は、ストレージノードのスイッチング動作のための時間と比較して比較的長い。例えば、持続時間は、通常のプログラム又は読み出し動作、例えば、形成プロセスの後に起こるプログラム又は読み出し動作の持続時間よりも長くてもよい。持続時間は、２分の１秒、１秒、又は数秒、例えば、３、５若しくは１０秒であり得る。持続時間は、１マイクロ秒、１ミリ秒、又は１秒より長くてもよい。持続時間は、材料、構造、及び製造プロセスに依存する。刺激は、セレクタにストレスを電流、電圧、及び持続時間に比例して印加する。
【００７２】
論じた様々な刺激において、電流、電圧、及び持続時間の具体的な値は、セレクタの組成及び厚さなどの様々な要因に依存する。例えば、厚さがより大きいときは、より強い刺激が適切である。
【００７３】
刺激が印加された後、プロットは、第１及び第２の動作の両方についてターンオン電圧がＶｏｐに実質的に等しいことを確認している。これは、刺激が、セレクタのＶｔｈをＶｏｐに低下させることに成功したことを実証している。
【００７４】
図４Ｃは、図４Ａのプロット４００及び４０１（動作前の刺激なし）を図４Ｂのプロット４３０及び４３１（動作前の刺激あり）と比較する、セレクタのＩ−Ｖプロットを示す。プロット４０１、４３０及び４３１は実質的に同じであり、セレクタがＶｏｐのＶｔｈ及びターンオン電圧を有することを示す。
【００７５】
図４Ｄは、第２の刺激後の第１のスイッチング動作（プロット４４０）及び第２のスイッチング動作（プロット４４１）、並びに刺激なしの第１のスイッチング動作（プロット４４２）及び第２のスイッチング動作（プロット４４３）中のセレクタのＩ−Ｖプロットを示す。刺激は、図４Ｂの例で使用された電流の１／２０である特定の電流及び図４Ｂの例で使用された持続時間の４倍の持続時間を有する信号を含む。プロット４４０、４４１及び４４３は実質的に同じであり、セレクタがＶｏｐのＶｔｈ及びターンオン電圧を有することを示す。プロット４４２は、刺激なしの第１のスイッチング動作におけるＶｉｎｉｔのより高いターンオン電圧を示す。
【００７６】
刺激が印加された後、プロットは、第１及び第２の動作の両方についてターンオン電圧がＶｏｐに実質的に等しいことを確認している。加えて、刺激信号におけるより小さい電流の使用は、より長い持続時間によって補償されている。
【００７７】
図４Ｅは、第３の刺激後の第１のスイッチング動作（プロット４５０）及び第２のスイッチング動作（プロット４５１）、並びに刺激なしの第１のスイッチング動作（プロット４５２）及び第２のスイッチング動作（プロット４５３）中のセレクタのＩ−Ｖプロットを示す。刺激は、Ｖｏｐの約８０〜９０％である特定の電圧及び数秒の特定の持続時間を有する信号を含む。プロット４５０、４５１及び４５３は実質的に同じであり、セレクタがＶｏｐのＶｔｈ及びターンオン電圧を有することを示す。プロット４５２は、刺激なしの第１のスイッチング動作におけるＶｉｎｉｔのより高いターンオン電圧を示す。刺激が印加された後、プロットは、第１及び第２の動作の両方についてターンオン電圧がＶｏｐに実質的に等しいことを確認している。
【００７８】
図４Ｆは、第５の刺激後の第１のスイッチング動作（プロット４６０）及び第２のスイッチング動作（プロット４６１）中のセレクタのＩ−Ｖプロットを、それぞれ、図４Ａのプロット４００及び４０１と比較して示す。刺激は、図４Ｅの例におけるものと同じ電圧及び図４Ｅの例における持続時間の３分の１である特定の持続時間を有する信号を含む。
【００７９】
プロット４０１及び４６１は実質的に同じであり、セレクタがＶｏｐのＶｔｈ及びターンオン電圧を有することを示す。プロット４６０はプロット４６１よりも少し高く、刺激が不完全な形成プロセスをもたらしたことを示している。代わりに、第２のスイッチング動作のプロット４６１によって実証されるように、形成プロセスは、第１のスイッチング動作によって完了される。プロット４００は、刺激なしの第１のスイッチング動作におけるＶｉｎｉｔのより高いターンオン電圧を示す。
【００８０】
図５は、閾値スイッチングセレクタのための例示的な材料の表を、保持閾値電圧Ｖｈｏｌｄ及び動作閾値電圧Ｖｏｐと共に示す。これらは、オボニック閾値スイッチングセレクタのための例示的な材料であり、他の材料が使用されてもよい。表の各行は、材料、並びに保持閾値電圧Ｖｈｏｌｄ及び動作閾値電圧Ｖｏｐの例を識別する。上述のように、Ｖｏｐはターンオン電圧であり、Ｖｈｏｌｄはターンオフ電圧である。図６Ｂも参照されたい。例示的な材料としては、Ｖｈｏｌｄ＝０．５Ｖ及びＶｏｐ＝１．４Ｖを有するＧｅ−Ｓｅ、Ｖｈｏｌｄ＝１．０Ｖ及びＶｏｐ＝４．０Ｖを有するＧｅ−Ｓｅ−Ｎ、Ｖｈｏｌｄ＝１．２Ｖ及びＶｏｐ＝３．５Ｖを有するＧｅ−Ｓｅ−Ａｓ、Ｖｈｏｌｄ＝０．７Ｖ及びＶｏｐ＝２．２Ｖを有するＧｅ−Ｓｅ−Ｓｂ−Ｎ、Ｖｈｏｌｄ＝１．７Ｖ及びＶｏｐ＝３．５Ｖを有するＧｅ５８Ｓｅ４２、Ｖｈｏｌｄ＝０．７Ｖ及びＶｏｐ＝１．６Ｖを有するＧｅＴｅ６、Ｖｈｏｌｄ＝ｎ．ａ（使用不能）及びＶｏｐ＝１．２Ｖを有するＳｉ−Ｔｅ、Ｖｈｏｌｄ＝０．４Ｖ及びＶｏｐ＝０．６Ｖを有するＺｎ−Ｔｅ、Ｖｈｏｌｄ＝０．３Ｖ及びＶｏｐ＝０．６Ｖを有するＣ−Ｔｅ、Ｖｈｏｌｄ＝０．３Ｖ及びＶｏｐ＝０．７Ｖを有するＢ−Ｔｅ、Ｖｈｏｌｄ＝１．５Ｖ及びＶｏｐ＝１．８Ｖを有するＧｅ−Ａｓ−Ｔｅ−Ｓｉ−Ｎ、並びにＶｈｏｌｄ＝１．５Ｖ及びＶｏｐ＝２．２Ｖを有するＧｅ−Ａｓ−Ｓｅ−Ｔｅ−Ｓｉが挙げられる。
【００８１】
図６Ａ〜図６Ｃは、電流を対数スケールで、電圧を線形スケールで示す。
【００８２】
図６Ａは、バイポーラスイッチングメモリセルの例示的なＩ−Ｖプロットを示す。本明細書に開示される技術は、ユニポーラ及びバイポーラスイッチングメモリセルと共に使用するのに適している。ユニポーラスイッチングメモリセルは、メモリセルの両端に一方向の電圧を印加することによって、低抵抗状態と高抵抗状態との間で切り替えられる。例えば、第１の電圧はメモリセルに対して設定プロセスを実施することができ、第２の電圧はメモリセルに対してリセットプロセスを実施することができる。バイポーラスイッチングメモリセルは、メモリセルの両端に、例えば、正電圧を印加することによって、設定プロセスで高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に切り替えられ、またメモリセルの両端に、例えば、負電圧を印加することによって、リセットプロセスでＬＲＳからＨＲＳに切り替えられる。
【００８３】
このＩ−Ｖプロットは、セレクタとは別の、メモリセルに対するものである。横軸は、Ｖｓｅｔ（設定動作が起こる電圧）及びＶｒｅｓｅｔ（リセット動作が起こる電圧）を示す。Ｖｓｅｔの大きさは、この例ではＶｒｅｓｅｔよりも大きい。
【００８４】
設定動作において、メモリセルは、最初はＨＲＳにある。電圧が０ＶからＶｓｅｔにまで増加するとき、電流は、プロット６００によって示されるように増加する。メモリセルが低抵抗状態（ＬＲＳ）に切り替えられるときの、設定動作中の電流の増加は、プロット６０１によって示される。続いて、電圧が０Ｖに向かって減少すると、電流もまた、プロット６０２によって示されるように、減少する。
【００８５】
リセット動作において、メモリセルは、最初はＬＲＳにある。電圧の大きさが０ＶからＶｒｅｓｅｔにまで増加するとき、電流は、プロット６０３によって示されるように増加する。メモリセルが高抵抗状態（ＨＲＳ）に切り替えられるときの、リセット動作中の電流の減少は、プロット６０４によって示される。続いて、電圧の大きさが０Ｖに向かって減少すると、電流もまた、プロット６０５によって示されるように、減少する。
【００８６】
図６Ｂは、図６Ａのバイポーラスイッチングメモリセルと共に使用するための閾値スイッチングセレクタの例示的なＩ−Ｖプロットを示す。このＩ−Ｖプロットは、メモリセルとは別の、セレクタに対するものである。横軸は、保持閾値電圧Ｖｈｏｌｄ、動作閾値電圧Ｖｏｐ、及び初期閾値電圧Ｖｉｎｉｔを示す。これらの電圧の正極性及び負極性は、図６Ａと一致して、設定動作及びリセット動作で使用するために示されている。
【００８７】
設定動作において、電圧が０ＶからＶｏｐにまで増加するとき、電流は、プロット６１０によって示されるように増加する。電圧がＶｏｐより上に増加すると、セレクタはオンになり、プロット６１１によって示されるように電流が急激に増加する。続いて、プロット６１２は、電圧が、電流のほんのわずかな変化と共に増加又は減少し得ることを示す。これは、メモリセルの抵抗に依存する。ほとんどの場合、電流は電圧と共に線形に増加する。場合によっては、電流コンプライアンス又は最大測定範囲に達したことにより、電流は、弾圧が増加したときに変化しない。設定動作が完了すると、電圧はＶｈｏｌｄまで減少し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット６０３）。
【００８８】
リセット動作において、電圧の大きさが０Ｖから−Ｖｏｐにまで増加するとき、電流は、プロット６２０によって示されるように増加する。電圧の大きさが−Ｖｏｐより上に増加すると、セレクタはオンになり、プロット６２１によって示されるように電流が急激に増加する。続いて、プロット６２２は、電圧が、電流のほんのわずかな変化と共に増加又は減少し得ることを示す。リセット動作が完了すると、電圧の大きさはＶｈｏｌｄまで減少し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット６２３）。
【００８９】
図６Ｃは、図６Ｂの閾値スイッチングセレクタと直列した図６Ａのバイポーラスイッチングメモリセルを含むストレージノードの例示的なＩ−Ｖプロットを示す。上述のように、電圧及び電流を含む信号は、セレクタがオンになるまでメモリセルに印加することができない。電圧は、セレクタがオンになった後に増加されて、メモリセルの両端に適切な設定電圧Ｖｓｅｔ又はリセット電圧Ｖｒｅｓｅｔを提供することができる。
【００９０】
設定動作において、電圧が０ＶからＶｏｐにまで増加するとき、電流は、プロット６３０によって示されるように増加する。電圧がＶｏｐより上に増加すると、セレクタはオンになり、プロット６３１によって示されるように電流が急激に増加する。電圧は、プロット６３２によって示されるように、Ｖｓｅｔにまで更に増加することができ、その時点で設定動作が起こり、電流の急激な増加をもたらす（プロット６３３）。続いて、設定動作が完了すると、プロット６３４は、電圧がＶｈｏｌｄまで減少することを示し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット６３５）。ＬＲＳを表すプロット６３４の傾きは、ＨＲＳを表すプロット６３２の傾きよりも急勾配である。
【００９１】
リセット動作において、電圧の大きさが０Ｖから−Ｖｏｐにまで増加するとき、電流は、プロット６４０によって示されるように増加する。電圧の大きさが−Ｖｏｐより上に増加すると、セレクタはオンになり、プロット６４１によって示されるように電流が急激に増加する。電圧は、プロット６４２によって示されるように、Ｖｒｅｓｅｔにまで更に増加することができ、その時点でリセット動作が起こり、電流の急激な減少をもたらす（プロット６４３）。ＬＲＳを表すプロット６４２の傾きは、ＨＲＳを表すプロット６４４の傾きよりも急勾配である。続いて、リセット動作が完了すると、プロット６４４は、電圧の大きさがＶｈｏｌｄまで減少することを示し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット６４５）。
【００９２】
図７Ａは、形成動作においてストレージノードに印加される刺激の例示的な電圧対時間プロットを示す。上述のように、刺激は、特定の電流、Ｖｏｐ又はＶｉｎｉｔ未満の特定の電圧、及び特定の持続時間を有する信号を含むことができる。セレクタは、この形成操作においてオンにされない。
【００９３】
電圧は、いくつかの例では、Ｖｏｐの９０％以下であってもよい。特定の持続時間は、上述のように、材料、構造、及び製造プロセスに依存する。電圧は、形成電圧Ｖｆｏｒｍと称され、ｔ０〜ｔｆｏｒｍの持続時間を有する。この例では、電圧は、持続時間全体にわたってＶｏｐを超えない。別の選択肢では、Ｖｆｏｒｍは、Ｖｉｎｉｔ未満であるが、Ｖｏｐよりも大きい。
【００９４】
図７Ｂは、形成動作においてストレージノードに印加される刺激の例示的な電流対時間プロットを示す。この例では、電流は、レベルＩｆｏｒｍを有する。電流は、この例では固定レベルであるが、ランプ信号又は他の変化する信号であってもよい。
【００９５】
図８Ａは、メモリアレイ内でセレクタを形成し、メモリセルをプログラミングするための例示的なプロセスのフローチャートを示す。ステップ８００は、メモリセルと直列した閾値スイッチングセレクタを含むストレージノードを含むメモリアレイを製造することを含む。ステップ８０１は、メモリセルをプログラミングする前に、電圧（Ｖｆｏｒｍ）を有する刺激をストレージノードに印加することを含み、この刺激は、閾値スイッチングセレクタを、初期閾値電圧（Ｖｉｎｉｔ）を有する初期状態から、初期閾値電圧よりも低い動作閾値電圧（Ｖｏｐ）を有する動作状態に遷移させるものであり、Ｖｆｏｒｍ＜Ｖｉｎｉｔである。ステップ８０２は、選択されたストレージノードに信号を印加することによって、選択されたストレージノードに対してプログラム動作（例えば、設定又はリセット）を実施することを含み、信号は、選択されたストレージノードの閾値スイッチングセレクタを非導電状態から導電状態に切り替えるためのＶｏｐより大きい電圧を有し、選択されたストレージノードの選択されたメモリセルの抵抗を切り替える電流プロファイルを有する。刺激の印加は、例えば、製造プロセスのウェハ試験又はパッケージ試験段階中に起こり得る。代替的に、読み出し動作がプログラミング動作の代わりに実施され得、その場合、電流は抵抗の切り替えをもたらさなくてもよい。
【００９６】
判定ステップ８０３は、アレイ内で実施すべき別のプログラム動作があるかどうかを判定する。判定ステップが真である場合、ステップ８０２は、別の選択されたストレージノードに対して繰り返される。判定ステップが偽である場合、プロセスはステップ８０４において完了する。
【００９７】
一般的に、ステップ８０１は、閾値スイッチングセレクタを初期状態から動作状態に変換する。これは、例えば、カルコゲニドなどのセレクタ材料の第１の非晶質状態から第２の非晶質状態への変換であり得る。
【００９８】
図８Ｂは、図８Ａのステップ８０１を実施するための例示的なプロセスのフローチャートを示しており、セレクタの形成は、メモリアレイ内で１サブセットずつ行われる。上述のように、ピーク電流消費は、アレイの異なるサブセット内のセレクタを１サブセットずつ形成することによって、低減され、最大許容レベル未満に維持されることができる。ステップ８１０は、電圧（Ｖｆｏｒｍ）を有する刺激をストレージノードのサブセットに印加することを含み、この刺激は、サブセットの閾値スイッチングセレクタを、初期閾値電圧（Ｖｉｎｉｔ）を有する初期状態から、初期閾値電圧よりも低い動作閾値電圧（Ｖｏｐ）を有する動作状態に遷移させるものであり、Ｖｆｏｒｍ＜Ｖｉｎｉｔである。判定ステップ８１１は、アレイ内に次のサブセットがあるかどうかを判定する。判定ステップが真である場合、ステップ８１０は、アレイ内のストレージノードの別のサブセットに対して繰り返される。判定ステップが偽である場合、プロセスはステップ８１２において完了する。図９も参照されたい。
【００９９】
図９は、図１Ｂ、図３、及び図８Ｂと一致するストレージノードの例示的なサブセットを示す。図１Ｂのアレイの上面図が示されている。上述のように、ストレージノードのセレクタを形成するための刺激は、アレイの異なるサブセットに対して異なる時間に実施することができる。例えば、サブセット９０１〜９０４はそれぞれ、アレイの１つの列を含み、サブセット９１０及び９１１はそれぞれ、アレイの２つの列を含む。同様に、サブセット９２０〜９２３はそれぞれ、アレイの１つの行を含み、サブセット９３０及び９３１はそれぞれ、アレイの２つの行を含む。別の例では、サブセット９４０〜９４３はそれぞれ、アレイの２つの列と２つの行との交点にあるストレージノードを含む。サブセットの他の構成も可能である。例えば、サブセットは、１つ以上の列内の全てのストレージノードを含み得るが、１つ以上の行内のストレージノードの一部のみを含み得る。又は、サブセットは、１つ以上の行内の全てのストレージノードを含み得るが、１つ以上の列内のストレージノードの一部のみみを含み得る。
【０１００】
別の例では、サブセットは、図１Ｃのような複数レベルのデバイスの１つのレベルを含む。制御回路は、複数のレベルに１レベルずつ刺激を印加するように構成することができる。別の例では、サブセットは、複数レベルのデバイス内の各レベルの一部分を含む。
【０１０１】
したがって、一実施態様では、装置は、複数のストレージノードを含むクロスポイントメモリアレイであって、各ストレージノードが、閾値スイッチングセレクタと直列したメモリセルを含む、クロスポイントメモリアレイと、クロスポイントメモリアレイに接続された制御回路であって、制御回路は、閾値スイッチングセレクタを、初期閾値電圧を有する初期状態から、初期閾値電圧よりも低い動作閾値電圧を有する動作状態に遷移させるために、複数のストレージノードに刺激を印加するように構成されており、制御回路は、複数のストレージノードを同時に選択し、刺激は、初期閾値電圧を超えない形成電圧を含み、刺激は、複数のストレージノードの閾値スイッチングセレクタを形成するために特定の期間にわたって印加される、制御回路と、を備えることがわかる。
【０１０２】
別の実施態様では、方法は、メモリアレイ内に製造された閾値スイッチングセレクタの初回発火において、閾値スイッチングセレクタが、ストレージノード内のメモリセルと直列であり、閾値スイッチングセレクタに形成電圧を印加することであって、形成電圧は、閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低下させ、形成電圧は初期閾値電圧よりも低い、ことと、メモリセルのためのプログラム動作において、ストレージノードに信号を印加することであって、信号は、動作閾値電圧を超え、導電状態の閾値スイッチングセレクタを提供する電圧と、メモリセルの抵抗を切り替える電流プロファイルと、を有する、ことと、を含む。
【０１０３】
別の実施態様では、装置は、クロスポイントメモリアレイの寿命内での第１のスイッチング動作より前にクロスポイントメモリアレイ内の閾値スイッチングセレクタに刺激を印加するように構成された制御回路を備え、刺激は、閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低減させるように構成されており、刺激は、初期閾値電圧を超えない電圧を含む。
【０１０４】
本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最も良く説明するために選択されており、それによって、当業者が様々な実施形態で、企図される特定の使用に適するように様々な修正を伴って、本発明を最も良く利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【０１０５】
以下の項目は、本出願時の特許請求の範囲に記載の要素である。
［項目１］
装置であって、
複数のストレージノードを含むクロスポイントメモリアレイであって、各ストレージノードが、閾値スイッチングセレクタと直列したメモリセルを含む、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに接続された制御回路であって、前記制御回路は、前記閾値スイッチングセレクタを、初期閾値電圧を有する初期状態から、前記初期閾値電圧よりも低い動作閾値電圧を有する動作状態に遷移させるために、前記複数のストレージノードに刺激を印加するように構成されており、前記制御回路は、複数のストレージノードを同時に選択し、前記刺激は、前記初期閾値電圧を超えない形成電圧を含み、前記刺激は、前記複数のストレージノードの閾値スイッチングセレクタを形成するために特定の期間にわたって印加される、制御回路と、を備える、装置。
［項目２］
前記形成電圧が前記動作閾値電圧を超えない、項目１に記載の装置。
［項目３］
先に前記刺激を前記複数のストレージノードに印加した後、前記制御回路は、前記複数のストレージノードの選択されたストレージノードに信号を印加するように構成されており、前記信号は、前記選択されたストレージノードの閾値スイッチングセレクタを非導電状態から導電状態に切り替えるために前記動作閾値電圧よりも高い大きさの電圧を有し、かつ前記選択されたストレージノードの選択されたメモリセルの抵抗を切り替える電流プロファイルを有する、項目１に記載の装置。
［項目４］
前記特定の期間が、少なくとも１マイクロ秒である、項目１に記載の装置。
［項目５］
前記特定の期間が、少なくとも１ミリ秒である、項目１に記載の装置。
［項目６］
前記特定の期間が、少なくとも１秒である、項目１に記載の装置。
［項目７］
前記制御回路が、前記複数のストレージノードの異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、項目１に記載の装置。
［項目８］
前記複数のストレージノードが、複数の行及び複数の列に配置されており、
前記制御回路が、前記行の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、項目１に記載の装置。
［項目９］
前記複数のストレージノードが、複数の行及び複数の列に配置されており、
前記制御回路が、前記列の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、項目１に記載の装置。
［項目１０］
前記複数のストレージノードが、複数のレベルに配置されており、
前記制御回路が、前記複数のレベルに１レベルずつ前記刺激を印加するように構成されている、項目１に記載の装置。
［項目１１］
前記複数のストレージノードの前記閾値スイッチングセレクタが、カルコゲニドを含み、
前記初期状態が、前記カルコゲニドの第１の非晶質状態であり、
前記動作状態が、前記カルコゲニドの第２の非晶質状態である、項目１に記載の装置。
［項目１２］
前記複数のストレージノードの前記閾値スイッチングセレクタの前記初期状態から前記動作状態への前記遷移が、通常の動作／ストレージ条件において不可逆的である、項目１に記載の装置。
［項目１３］
方法であって、
メモリアレイ内に製造された閾値スイッチングセレクタの初回発火において、前記閾値スイッチングセレクタが、ストレージノード内のメモリセルと直列であり、前記閾値スイッチングセレクタに形成電圧を印加することであって、前記形成電圧は、前記閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低下させ、前記形成電圧は前記初期閾値電圧よりも低い、ことと、
前記メモリセルのためのプログラム動作において、前記ストレージノードに信号を印加することであって、前記信号は、前記動作閾値電圧を超え、導電状態の前記閾値スイッチングセレクタを提供する電圧と、前記メモリセルの抵抗を切り替える電流プロファイルと、を有する、ことと、を含む、方法。
［項目１４］
前記形成電圧が、通常の動作／ストレージ条件において、前記閾値スイッチングセレクタを、前記初期閾値電圧を有する第１の非晶質状態から、前記動作閾値電圧を有する第２の非晶質状態に不可逆的に変換する、項目１３に記載の方法。
［項目１５］
前記ストレージノードが、複数のストレージノードを含むクロスポイントメモリアレイ内にあり、各ストレージノードは、メモリセルと直列した閾値スイッチングセレクタを含み、
前記形成電圧を含む信号が、前記複数のストレージノードの異なるサブセットに１サブセットずつ印加されて、ピーク電流消費を最大許容レベル未満に維持しながら、前記異なるサブセットの前記閾値スイッチングセレクタの閾値電圧を低減させる、項目１３に記載の方法。
［項目１６］
装置であって、
クロスポイントメモリアレイの寿命内での第１のスイッチング動作より前に前記クロスポイントメモリアレイ内の閾値スイッチングセレクタに刺激を印加するように構成された制御回路を備え、前記刺激は、前記閾値スイッチングセレクタの閾値電圧を初期閾値電圧から動作閾値電圧まで低減させるように構成されており、前記刺激は、前記初期閾値電圧を超えない電圧を含む、装置。
［項目１７］
各閾値スイッチングセレクタが、前記クロスポイントメモリアレイのストレージノード内のメモリセルと直列であり、
前記第１のスイッチング動作を実施するために、前記制御回路が、前記クロスポイントメモリアレイ内の閾値スイッチングセレクタに、前記閾値スイッチングセレクタをオンにする電圧を印加することと、選択されたメモリセルに、前記選択されたメモリセルの抵抗状態を変化させる電流を印加することと、を行うように構成されている、項目１６に記載の装置。
［項目１８］
前記制御回路が、前記クロスポイントメモリアレイのワード線及び／又はビット線の異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、項目１６に記載の装置。
［項目１９］
前記制御回路が、前記クロスポイントメモリアレイの前記閾値スイッチングセレクタの異なるサブセットに１サブセットずつ前記刺激を印加するように構成されている、項目１６に記載の装置。
［項目２０］
前記刺激が、前記動作閾値電圧を超えない電圧を含む、項目１６に記載の装置。
【要約】      （修正有）【課題】クロスポイントメモリアレイなどのメモリデバイス内のセレクタをフォーミングするための装置及び技術を提供する。【解決手段】ストレージノードを含むメモリアレイにおいて、閾値スイッチングセレクタは、ストレージノード内の抵抗スイッチングメモリセルと直列である。アレイ内での第１のスイッチング動作より前に、セレクタを、初期閾値電圧を有する初期状態から、より低い動作閾値電圧を有する動作状態に変換するために、刺激がストレージノードに印加される。刺激は、動作閾値電圧を超えない電圧を有する信号を含むことができる。ピーク電流消費を制限するために、刺激は、アレイの異なるサブセットに１サブセットずつ印加することができる。【選択図】図８Ａ【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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