(57)【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成された少なくとも１つの論理入力を有する入力段であって、前記入力段が１つ以上のストレージループを含み、前記ストレージループの少なくとも１つが各論理入力にそれぞれ関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合（ＪＪ）と、ストレージインダクタと、論理決定ＪＪとを含み、前記１つ以上のストレージループの各々は、関連するストレージループ入力インダクタをさらに有し、前記ストレージループ入力インダクタのインダクタンス値は、個々の前記ストレージインダクタの値よりも小さく、個々のストレージループ入力インダクタ、個々のストレージインダクタ、および個々の入力ＪＪは、個々のストレージループに蓄積されたストレージループ電流が、前記入力ＪＪをオフして個々のストレージループに蓄積されたパルスを個々の論理入力から戻すことを可能とするには不十分であるようにサイズ設定されており、前記論理決定ＪＪが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された１つ以上の電流によって供給されるバイアスと、前記入力段に供給される第１のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定ＪＪのトリガに基づいて出力をデアサートするように構成された位相モード論理（ＰＭＬ）インバータ回路を含む出力段であって、前記第１のバイアス信号に対して位相がずれた第２のバイアス信号が供給される前記出力段と、
を備えるＲＱＬゲート回路。
【請求項２】
前記出力段が、前記論理決定ＪＪのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項３】
前記入力段が実際に３つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも２つのアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項４】
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項５】
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項６】
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項７】
前記ＲＱＬゲート回路が反転出力付きＤフリップフロップ（ＤＦＦＮ）として構成され、前記入力段がＰＬＭ  Ｄフリップフロップとして構成され、前記入力段がさらに、論理クロック入力をゼロ復帰（ＲＺ）ＳＦＱパルス対として供給するように構成された論理クロック入力をさらに含み、前記論理クロック入力は、前記ストレージインダクタが前記論理決定ＪＪに結合されているノードに論理クロック入力インダクタおよびスタックＪＪを介して結合されており、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定ＪＪをトリガするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項８】
前記出力段が、前記論理決定ＪＪを除いて５つ以下のＪＪを含む、請求項１に記載のＲＱＬゲート回路。
【請求項９】
前記出力段がさらに、前記ＲＱＬゲート回路の起動時に前記出力にアサート信号を供給するように構成された２つのトランス結合されたＤＣ磁束バイアス線を含む、請求項８に記載のＲＱＬゲート回路。
【請求項１０】
前記出力段が、前記ＤＣ磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、８つ以下のインダクタを含む、請求項９に記載のＲＱＬゲート回路。
【請求項１１】
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給してレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記１つ以上の正のＳＦＱパルスの供給に基づいて、前記ＲＱＬゲートの１つ以上の入力ストレージループに１つ以上の正の電流をそれぞれ流すこと、前記１つ以上の正の電流の各々は、個々のストレージループの入力ＪＪをオフして個々のストレージループに蓄積されたパルスを個々の論理入力から戻すことを可能とするには個々に不十分であり、
前記１つ以上の正の電流を流すこと、および第１のＡＣバイアス信号を前記ＲＱＬゲートに供給することに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）をトリガすること、
前記トリガすること、および第１のＡＣバイアス信号に対して位相がずれた第２のＡＣバイアス信号を供給することに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝搬すること、
を備える方法。
【請求項１２】
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスの供給に基づいて、前記入力ストレージループの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記論理決定ＪＪをトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からアサート信号を伝搬すること、
をさらに備える請求項１１に記載の方法。
【請求項１３】
前記第１および第２のＡＣバイアス信号は、互いに１８０°位相がずれている、請求項１１に記載の方法。
【請求項１４】
回路であって、
ダブテールノードに各々接続された１つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１のノードにおいて、入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタのインダクタンス値、前記入力ＪＪの臨界電流値、および前記ストレージインダクタのインダクタンス値が、一方向のデータフローを提供するように選択され、前記ストレージループ入力インダクタのインダクタンス値は、個々のストレージインダクタの値よりも小さい、前記１つ以上の論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されており、個々のストレージループ入力インダクタ、個々のストレージインダクタ、および個々の入力ＪＪは、個々のストレージループに蓄積されたストレージループ電流が、前記入力ＪＪをオフして個々のストレージループに蓄積されたパルスを個々の論理入力から戻すことを可能とするには不十分であるようにサイズ設定されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定ＪＪによる論理決定を反転させる位相モード論理（ＰＭＬ）反転回路と、
互いに約１８０°位相が異なるＡＣ成分を有するバイアス信号を供給する２つのバイアス入力と、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。
【請求項１５】
前記ダブテールノードで交差する３つの論理入力ＪＴＬを有し、前記論理出力信号は、前記３つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転２／３多数決機能を提供する、請求項１４に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して量子および古典的デジタル超伝導回路に関し、具体的には反転位相モード論理（ＰＭＬ）ゲートに関する。本出願は、２０１７年１１月１３日に出願された米国特許出願第１５／８１０９５４号の優先権を主張し、その全体が本明細書に組み込まれる。
【背景技術】
【０００２】
デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合（ＪＪ）を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する超伝導体ベースの単一磁束量子回路がある。
【０００３】
多数決ゲートは、その入力が５０％を越えて真（true）である場合にのみ真を返す論理ゲートである。フリップフロップは双安定マルチバイブレータであり、状態情報を保存し、１つ以上の制御入力に適用される信号によって状態を変更するために使用可能な２安定状態回路ですある。近年のコンピューティングおよび通信エレクトロニクスでは、フリップフロップはシーケンシャルロジック論理の基本的なストレージ要素である。従来のＤフリップフロップ（例えば、ＣＭＯＳで実装されたもの）は、２つのバイナリ入力としてのデータ入力Ｄおよびクロック入力と、少なくとも１つの出力Ｑとを有する。Ｄフリップフロップは、Ｄ入力の値を入力クロックサイクルの特定の部分、例えば、キャプチャタイムとして知られる立ち上がりエッジまたは立ち下がりエッジで取り込む。その取り込み値がＱ出力となる。出力Ｑは、キャプチャタイム（またはその後の幾らかの小伝搬遅延）を除いて変化しない。実際の実装では、データ入力Ｄは、入力が確実にキャプチャされて出力に伝搬されるために、キャプチャタイム前のあるセットアップタイムとキャプチャタイム後のあるホールドタイムの間は安定している必要がある。「ファンイン」（Fan-in）は、論理ゲートが処理可能な入力数を表す。ファンインが大きいほど、より多くの入力をそのゲートで処理することができる。ファンインが高い論理ゲートをデジタル論理設計に使用することで、ロジック回路の深さを減らし、回路の効率および密度を向上させることができる。
【０００４】
位相モード論理は、デジタル値を１つまたは複数のＪＪの超伝導位相として符号化することができる。例えば、論理「１」は高位相として符号化することができ、論理「０」は低位相として符号化することができる。例えば、位相は、ゼロ（例えば、論理「０」を意味する）または２π（例えば、論理「１」を意味する）として符号化することができる。ＪＪ位相をリセットするための相互パルスを必要としないため、これらの値はＲＱＬクロックサイクルにわたって持続する。
【発明の概要】
【０００５】
一実施例は、正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成された少なくとも１つの論理入力を有する入力段と、位相モード論理（ＰＭＬ）反転回路を有する出力段とを有するレシプロカル量子論理（ＲＱＬ）ゲート回路を含む。前記入力段は、１つ以上のストレージループを含む。前記ストレージループの少なくとも１つが各論理入力に関連付けられている。各ストレージループは、入力ジョセフソン接合（ＪＪ）と、ストレージインダクタと、論理決定ＪＪとを有し、前記論理決定ＪＪは、前記論理入力に関連付けられたすべてのストレージループに共通とされる。前記論理決定ＪＪは、ストレージループに蓄積された１つ以上の電流によって供給されるバイアスと、前記入力段に供給される第１のバイアス信号のＡＣ成分とに基づいてトリガされるように構成されている。前記ＰＭＬ反転回路は、前記論理決定ＪＪのトリガに基づいて出力をデアサートするように構成されている。前記出力段には、前記第１のバイアス信号のＡＣ成分と１８０°位相がずれたＡＣ成分を有する第２のバイアス信号が供給される。例えば、前記第２のバイアス信号のＡＣ成分は、前記第１のバイアス信号のＡＣ成分と１８０°の位相のずれを有し得る。
【０００６】
別の実施例は、論理値を決定する方法を含む。レシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートするために１つ以上の正の単一磁束量子（ＳＦＱ）パルスが供給される。これにより、１つ以上の正の電流がＲＱＬゲートの１つ以上の入力ストレージループに流れる。これにより、論理決定ジョセフソン接合（ＪＪ）がＲＱＬゲートでトリガされる。これにより、アサート信号が前記ＲＱＬゲートの出力から伝搬される。次いで、（先にアサートされた）前記論理入力の１つ以上をデアサートするために１つ以上の負のＳＦＱパルスが供給され得る。これにより、１つまたは複数の負の電流が前記１つ以上の入力ストレージループに流れ得る。これにより、前記論理決定ＪＪがトリガ解除されて、アサート信号が前記ＲＱＬゲートの出力から伝搬され得る。
【０００７】
別の実施例は、各々ダブテールノードに接続された１つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）を含み、各論理入力ＪＴＬは、第１ノードにおいて、入力ＪＪおよびストレージインダクタに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、および前記ストレージインダクタは、一方向のデータフローを提供するようにサイズ設定されている。論理決定ＪＪは、前記ダブテールノードと低電圧ノードとを接続して、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成される。ＰＭＬ反転回路は、前記ダブテールノードと論理出力ノードとを接続して、前記論理決定ＪＪによって行われた論理決定を反転する。２つのバイアス入力によって、互いに約１８０°位相が異なるAC成分を有する回路バイアス信号が供給される。この回路は、前記論理入力ＪＴＬに供給されたアサート論理入力信号またはデアサート論理入力信号に基づいてアサート論理出力信号またはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている。
【図面の簡単な説明】
【０００８】
【図１】例示的な反転レシプロカル量子論理（ＲＱＬ）ゲートのブロック図。
【図２】例示的な反転２／３多数決ゲートの回路図。
【図３】例示的な２入力ＮＡＮＤゲートの回路図。
【図４】例示的な２入力ＮＯＲゲートの回路図。
【図５】例示的な反転Ｄフリップフロップ（ＤＦＦＮ）ゲートの回路図。
【図６】例示的な位相モード論理（ＰＭＬ）インバータの回路図。
【図７Ａ】単一磁束量子（ＳＦＱ）パルス入力に基づいて少なくとも１つの論理入力を有するＲＱＬゲートからの反転論理出力を決定する例示的な方法の流れ図。
【図７Ｂ】単一磁束量子（ＳＦＱ）パルス入力に基づいて少なくとも１つの論理入力を有するＲＱＬゲートからの反転論理出力を決定する例示的な方法の流れ図。
【発明を実施するための形態】
【０００９】
本開示は、概して、レシプロカル量子論理（ＲＱＬ）システムおよび関連する方法で使用するための論理ゲート回路に関する。本開示は、より具体的には、反転出力を有するゲートであって、とりわけ、反転多数決ゲート、ＮＡＮＤゲート、ＮＯＲゲート、反転Ｄフリップフロップ、および反転ＯＲ−ＡＮＤ（ＯＡ）ゲートなどのゲートに関する。
【００１０】
レシプロカル量子論理（ＲＱＬ）論理ゲートは、ジョセフソン伝送線路（ＪＴＬ）をそのゲートの出力に統合することで、負荷を駆動するために必要な増幅を提供し得る。位相モード論理（ＰＭＬ）インバータセルは、ＰＭＬファミリの反転論理ゲートを提供する。しかしながら、反転Ｄフリップフロップ（ＤＦＦＮ）などの単一入力反転機能、またはＮＡＮＤ、ＮＯＲ、または反転多数決ゲートなどの多入力反転機能を提供する場合、非反転論理ゲートとそれに続くインバータゲートとを使用することは構造的に非効率となり得る。本開示は、両方によって共有される構造をオーバーレイすることにより入力論理と出力反転を単一のセルに結合し、それによって、１つのＪＴＬ段が入力論理の出力と反転段の入力の両方として機能して反転出力を提供できるようにする。
【００１１】
図１は、少なくとも１つの論理入力１Ｉと出力ＮＯとを有する反転ＲＱＬゲート１００を示す。ゲート１００は、複数の論理入力１Ｉ〜ＮＩを有し得る。ゲート１００は、出力ＮＯを供給するように構成された反転出力段１０２と、アサート論理状態またはデアサート論理状態にそれぞれ対応する正または負の単一磁束量子（ＳＦＱ）パルスで構成され得る１つ以上の入力１Ｉ〜ＮＩを受信するように構成された入力段１０４とを含む。各入力には、ストレージループ１０６−１〜１０６−ｎのうちの少なくとも１つのストレージループが関連付けられる。入力段１０４が入力毎に１つのストレージループを有するように示されているが、各入力はそれに関連付けられた２つ以上のストレージループを有することができる。論理決定ジョセフソン接合（ＪＪ）１０８は、すべての論理入力ストレージループに共通（すなわち、共有）とされており、入力１Ｉ〜ＮＩに基づいてトリガされる。出力ＮＯのアサートまたはデアサートは、論理決定ＪＪ１０８のトリガに基づく。例えば、出力ＮＯは、アサート出力論理状態に対応する正のＳＦＱパルスと、デアサート出力論理状態に対応する負のＳＦＱパルスを伝搬することができる。出力段１０２は、論理決定ＪＪ１０８の出力を反転するための位相モード論理（ＰＭＬ）インバータを含む。
【００１２】
論理決定ＪＪ１０８のトリガは、入力１Ｉ〜ＮＩだけでなく、入力段１０４と出力段１０２にそれぞれ供給されるバイアス信号１１２，１１４にも基づき得る。バイアス信号１１２，１１４は、ＡＣおよびＤＣバイアスの両方を与えることができる。したがって、例えば、バイアス信号１１２，１１４はＲＱＬゲート１００へのクロックとして機能することができ、入力１Ｉ〜ＮＩの評価により、バイアス信号１１２，１１４のＡＣ成分に応じた特定の時点で出力ＮＯを生成することができる。バイアス信号１１２，１１４のＡＣ成分は、互いに１８０°位相が異なり得る。
【００１３】
図２は、複数の異なる論理機能を提供するための複数の構成を有し得るＲＱＬゲートを示す。具体的には、図示の構成は、ＲＱＬ反転多数決ゲート回路２００を提供し、過半数の論理入力がアサートされていない場合にのみアサート出力を生成する。より具体的には、ゲート２００は反転２／３多数決ゲートであり、入力ａｉ，ｂｉ，ｃｉの１つがアサートされている場合もしくは入力ａｉ，ｂｉ，ｃｉのいずれもアサートされていない場合にのみ、出力ｎｏにアサート信号を生成する。ゲート回路２００は、信号の反転および増幅を提供する反転出力段２０２と、ダブテールノード２０６で結合する複数のＪＴＬ入力分岐を有する入力段２０４とを有する。入力分岐は、論理決定ＪＪｂ０_１とともにストレージループを形成し、論理決定が行えるまで、すなわち論理条件が満たされるまで、入力を受信して格納する。
【００１４】
入力段２０４では、別個の入力ストレージループが各入力に関連付けられている。したがって、例えば、入力ａｉの入力ストレージループは、ＪＪｂ２ａ_１，ｂ０_１と、インダクタＦＬｓｔｏｒａ_１とを含む。先頭のインダクタＦＬ６ａ_１は、入力ａｉを駆動ＪＴＬまたは別のゲートの出力に接続可能とする。すべての入力ストレージループに共通の論理決定ＪＪｂ０_１は、多数決ゲート２００の論理演算を実行する。論理決定ＪＪｂ０_１の出力は、反転段２０２の入力として機能する。
【００１５】
入力段２０４の各ストレージループにおいてコンポーネントサイズを選択することにより、一方向のデータフローが提供される。回路２００は、ストレージループに１Φ０（約２．０７ｍＡ ｐＨ）の電流を各々流すＳＦＱパルスで動作する。このようなストレージループを流れる電流の大きさは、ストレージループ内のストレージインダクタのサイズによって決定される。したがって、各入力について、ストレージループ入力インダクタ（例えば、ＦＬ６ａ_１）のインダクタンス値は、ストレージインダクタ（例えば、ＦＬｓｔｏｒａ_１）のインダクタンス値に比べて小さく（例えば、約８ｐＨ〜９ｐＨの間で、例えば８．５ｐＨ）され得る。一方、ストレージインダクタのサイズは、入力ＳＦＱパルスによって誘起される蓄積電流の大きさを低減するべく比較的大きく（例えば、約３０ｐＨ〜４０ｐＨの間で、例えば３５ｐＨ）（例えば、対応するストレージループ入力インダクタよりも約４倍大きく）され得る。いくつかの例では、入力（例えば、ａｉ）に導入される電流の大きさは、ストレージループに蓄積される電流よりも約４倍大きい。また、入力ａｉにおける入力ＪＪｂ２ａ_１は、駆動ＪＴＬがこのＪＪをオン（flip）してストレージループに電流を流すことができるサイズに設定されるが、このストレージループの電流は、入力ＪＪｂ２ａ_１をオフ（unflip）して格納パルスを入力から戻すことを可能とするほどは十分ではない。
【００１６】
入力ｂｉ，ｃｉに関連付けられたストレージループは、入力ａｉのストレージループと同じ構造を有することができ、それらはすべて論理決定ＪＪｂ０_１で重なる。出力ｎｏは、ＪＴＬまたは別のゲートの入力に接続されて、例えば、ゲート２００の論理「ハイ」または論理「ロー」へのアサートまたはデアサートを表す正または負の出力パルスを伝搬し得る。
【００１７】
論理決定ＪＪｂ０_１は、ゲート２００の入力段２０４の論理機能を実行する。いずれか２つの入力とバイアスｂｉａｓ_１_ｍ１８０との組み合わせは、論理決定ＪＪｂ０_１をいずれかの方向に切り替えるのに十分である。図１のゲート１００のバイアス信号１１２に関して述べたように、図２のゲート２００のバイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ成分（例えば、正弦波成分）は、入力段２０４へのクロック信号として機能し得るものであり、クロック信号のサイクル毎に論理入力を２回評価することができる。バイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ位相は、交互に正と負の部分を有し得る。ＡＣ位相の正の部分の間、入力段２０４は、入力ａｉ〜ｃｉを評価して、入力段２０４の出力がアサートされるべきかどうかを決定し、ＡＣ位相の負の部分の間、入力段２０４は、入力ａｉ〜ｃｉを評価して、入力段２０４の出力がデアサートされるべきかどうかを決定する。
【００１８】
次に、入力段２０４の単一の入力分岐の機能について説明する。入力aiに到達する入力パルス、例えば、単一磁束量子（ＳＦＱ）パルスは、先頭のインダクタＦＬ６ａ_１と入力ＪＪｂ２ａ_１とを介して正の超伝導電流を誘起し、次に入力ＪＪｂ２ａ_１をトリガして、超伝導位相を2πに上げる。この入力ＪＪｂ２ａ_１のトリガにより、等価で逆向きの電流（例えば、１Φ０に相当する電流）が先頭のインダクタＦＬ６ａ_１に誘起されて初期入力電流が打ち消されるとともに、入力ＪＪｂ２ａ_１と入力ループストレージインダクタＦＬｓｔｏｒａ_１と論理決定ＪＪｂ０_１とによって形成されたループ内に正の超伝導電流が誘起される。論理決定ＪＪｂ０_１をトリガするにはこのストレージループ電流のみでは不十分であり、さらなる入力が印加されなければ、電流はストレージループに無限にトラップされたままとなる。入力ａｉに到達する負の入力パルスは、上記の作用を逆にし、正のストレージループ電流を打ち消して回路をその初期状態に戻す。入力ｂｉ，ｃｉは、入力ａｉと完全に対称であるため、全く同じように動作する。
【００１９】
入力段２０４の多数決構造のため、ＡＣおよびＤＣバイアスｂｉａｓ_１_ｍ１８０があっても、単一の入力によるストレージループ電流のみでは、論理決定ＪＪｂ０_１をトリガするには不十分である。アサートされていない入力ｂｉ〜ｃｉに関連付けられているコンポーネントによって論理決定ＪＪｂ０_１に付与される追加の負荷により、論理決定ＪＪｂ０_１がトリガされなくなる。したがって、論理決定ＪＪｂ０_１のトリガを引き起こすには、過半数の入力をアサートする必要がある。
【００２０】
以下、入力の過半数がアサートされたとき、すなわち、少なくとも２つの入力分岐に関連付けられた正の電流が、上記のように各々アサートされた少なくとも２つの入力に関連付けられているストレージループを循環するときの状態について、入力段２０４の機能を説明する。各入力において正の入力パルスにより誘起されるストレージループのループ電流は、それら各入力において後続の負のパルスによりそれらの電流が取り除かれるまで、またはバイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ成分のクロッキング機能により論理決定ＪＪｂ０_１がトリガされて入力が論理決定に変換されるまで持続する。このような蓄積機能のために、入力アサートの数が過半数となることが必要とされる複数の入力は、同じクロックサイクル内で到着する必要はない。
【００２１】
過半数のアサート入力は論理決定ＪＪｂ０_１を正の遷移に向けてバイアスするが、入力ループストレージインダクタＦＬｓｔｏｒａ_１，ＦＬｓｔｏｒｂ_１，ＦＬｓｔｏｒｃ_１のサイズのために、ストレージループ電流は、ＡＣおよびＤＣバイアスｂｉａｓ_１_ｍ１８０によって供給される追加のバイアス電流なしでは、この遷移を引き起こすのに不十分である。ＡＣバイアス成分が十分な正の大きさに達したとき、すなわち、ゲート２００の入力段２０４が正に「クロックされた」とき、論理決定ＪＪｂ０_１がトリガされる。入力ループストレージインダクタに蓄積された正の電流は、論理決定ＪＪｂ０_１からのパルスによって打ち消される。また、トリガは、アサートされなかった入力に関連付けられているストレージループに電流を誘起するが、この電流は負の電流、すなわち、入力アサート信号によって誘起されたストレージループ電流とは逆向きの電流である。また、電流はインダクタＬ４_１を介して出力段２０２に流れ、反転される。反転された信号は、ゲート２００の出力ｎｏから出力信号として伝搬される。すべての入力は対称的であるため、２つ以上のアサート入力の任意の組み合わせで上記と同じ一連の事象が起きてゲート２００の出力ｎｏが論理「ロー」に駆動され、反転２／３多数決ゲートの出力をアサートするための正しい論理機能が与えられる。
【００２２】
アサートされていない入力に誘起された負の電流は、論理決定ＪＪｂ０_１を負の遷移に向かってバイアスするが、ＡＣおよびＤＣバイアスｂｉａｓ_１_ｍ１８０を使用したとしても、その遷移を単独で引き起こすには十分ではない。これにより、入力段２０４が正しい状態になり、入力段２０４の出力をデアサートするための正しい論理機能が実行される。最初にアサートされた入力のいずれかに到達した負のパルスは３つのストレージループのうちの少なくとも２つに負のバイアス電流を提供し、その電流はＡＣおよびＤＣバイアスｂｉａｓ_１_ｍ１８０と組み合わせられて、論理決定ＪＪｂ０_１をその２π位相から外れるように遷移させることで論理決定ＪＪｂ０_１をオフし、それにより入力段２０４の出力をデアサートして論理「ロー」に戻す。これは、ＡＣバイアスが十分な負の大きさに達したとき、すなわち、バイアス信号ｂｉａｓ_１_ｍ１８０のＡＣバイアス成分の負の部分で発生する。仮に、先にアサートされていない入力に正の入力が到達した場合には、それぞれ蓄積された負の電流が打ち消され、入力段２０４の出力をデアサートする前に、先にアサートされた入力のいずれか２つで負の入力パルスが必要になり、それによってゲート２００の出力ｎｏがアサートされ、再び反転２／３多数決ゲートに正しい機能が提供される。
【００２３】
反転出力段２０２は、位相モード論理インバータを含む。反転出力段２０２の機能は、図６に示されるＰＭＬインバータゲート６００を参照して理解することができる。このＰＭＬインバータゲート６００は、入力ａｉにおける正のＳＦＱパルスを反転出力ｎｏにおいて負のＳＦＱパルスに反転する。回路６００において、入力インダクタＬ３_１は、図２の回路２００に示されているストレージインダクタＦＬｓｔｏｒａ_１，ＦＬｓｔｏｒｂ_１，ＦＬｓｔｏｒｃ_１の代わりとなる。ゲート６００の出力ｎｏは、入力ａｉに応答して実質的に即座に、例えば、入力パルスの受信からわずか数ピコ秒以内に伝搬される。互いに１８０°位相がずれたＡＣ成分を有する２つのバイアス信号は、一方が入力側においてバイアス信号ｂｉａｓ_１_ｍ１８０として、他方が出力側においてバイアス信号ｂｉａｓ_０として、回路６００に供給される。入力においてＪＪｂ０_１，ｂ１_１とインダクタＬ２_１，ＦＬ４_１とで形成されるＪＴＬ型構造にはバイアスｂｉａｓ_１_ｍ１８０による「正」の電力が供給され、同時に、ＪＪｂ１_０，ｂ０_０とインダクタＬ２_０，ＦＬ５_０とによって出力にミラーリングされるＪＴＬ型構造にはバイアスｂｉａｓ_０による「負」の電力が供給される。なお、インダクタＦＬ４_１は、図２〜図４のインダクタＬ４_１に対応するとともに、図５のインダクタＦＬ４_１に対応する。ゲート６００において、入力ａｉで受信した正のパルスは正電力入力の半分を伝搬してＪＴＬ型の入力構造と出力構造とが接する部分でフローティング接地基準を用いて負のパルスに反転され、出力ｎｏからの負のパルスの伝搬と同時に負電力出力の半分に直ちに引き継がれる。ＤＣ磁束バイアス線６０２，６０４は、パルス反転を有効にして回路起動時に初期の正ＳＦＱ出力パルスを生成するためにバイアスオフセットを提供し、これにより入力が論理「ロー」で開始するときに出力が論理「ハイ」で開始する。このようなＤＣ磁束バイアス線の機能は、図４に示されるＮＯＲゲート４００に関して以下でより詳細に説明する。
【００２４】
図２のゲート２００は、反転出力（少数ゲート）を有する２／３多数決ゲートの組み合わせ機能を実行する。この組み合わせは、２つのＪＪと、４つのインダクタと、１つのＡＣおよびＤＣバイアス変圧器とによって、必要とされる回路コンポーネントの数を削減する。反転３／５多数決ゲート、反転４／７多数決ゲートなどの大規模ファンイン反転ゲートは、ノード２０６でダブテールする追加の入力分岐を提供して、入力分岐の数によらずに過半数のアサート入力でのみ論理決定ＪＪｂ０_１がトリガされるようにコンポーネントのサイズ設定を行うことによって構築され得る。
【００２５】
ゲート２００は、ＮＡＮＤゲートやＮＯＲゲートなどの２入力論理ゲートの基礎として機能し得る。入力の１つを接地する（実質的にそれを論理「ロー」に接続する）ことで、残りの２つの入力を用いて２入力ＮＡＮＤゲートが作成される。ＤＣバイアスを使用して入力の１つに１Φ０（すなわち、１ＳＦＱパルス）の電流を誘起する（実質的にそれを論理「ハイ」に接続する）ことで、残りの２つの入力を用いて２入力ＮＯＲゲートが作成される。
【００２６】
図３は、例示的なＮＡＮＤゲート３００、具体的には、図２の反転多数決ゲートと類似した構成を有する一方、図２の第３の入力ｃｉを低電圧レールに接続することによって入力ｃｉが実質的に論理「ロー」に接続されたＮＡＮＤ２ゲート（すなわち、２入力ＮＡＮＤゲート）を示している。すなわち、図２における先頭のインダクタＦＬ６ｃ_１と入力ＪＪｂ２ｃ_１は、ゲート３００の入力段３０４において除去されている。
【００２７】
図３のＮＡＮＤゲート３００では、アサートされた入力ａｉ，ｂｉに応答して論理決定ＪＪｂ０_１がトリガされると、ストレージインダクタＦＬｓｔｏｒａ_１，ＦＬｓｔｏｒｂ_１の正の電流が消失し、負の電流が代替ストレージインダクタＦＬｓｔｏｒｃ_１に誘起されて、正の電流が出力段３０２に伝搬して出力ｎｏとして反転される。その後、論理入力ａｉ，ｂｉのうち先にアサートされた入力をデアサートするために負のパルスが印加されると、論理入力に関連付けられたストレージループに蓄積された１つ以上の負の電流が、代替ストレージインダクタＦＬｓｔｏｒｃ_１に蓄積された負の電流と結合されて、論理決定ＪＪｂ０_１をバイアスすることで、バイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ成分の次の負の部分で論理決定ＪＪｂ０_１をトリガ解除する。これにより、負のパルスが出力段３０２に伝搬して、出力ｎｏがアサートされる。
【００２８】
図４は、例示的なＮＯＲゲート４００、具体的には、図３の２入力ＮＡＮＤゲート３００と同様な形態による例示的な多数決ゲート２００から変更されたＮＯＲ２ゲート（すなわち、２入力ＮＯＲゲート）を示しており、このＮＯＲ２ゲートは、トランス結合入力インダクタＤＣ_ｃ_１と代替ストレージインダクタＦＬｓｔｏｒｃ_１との間に、追加のＪＪとして、バイアス量子化ＪＪｂ２ｃ_１を有している。ＮＯＲゲート４００では、論理入力ａｉ，ｂｉのいずれか一方またはその両方がアサートされると、出力ｎｏがデアサートされる。トランス結合入力インダクタＤＣ_ｃ_１は、ＤＣ磁束バイアス線４０６にトランス結合されている。バイアス量子化ＪＪｂ２ｃ_１は、ＤＣバイアスＤＣ_ｃ_１を介して供給されるＤＣバイアス電流を量子化して動作マージンを改善する。
【００２９】
ＤＣ磁束バイアス線４０６を介して供給されるＤＣ電流は、システム動作全体を通じて一定とされる。システム起動時において、ＤＣ磁束バイアス線４０６を流れるＤＣ電流は、システム起動時に生じるＡＣ過渡を介して、トランス結合された入力インダクタＤＣ_ｃ_１に電流を結合する。これにより、動作の開始時にバイアス量子化ＪＪｂ２ｃ_１が一度トリガされると代替ストレージインダクタＦＬｓｔｏｒｃ_１に正の電流が流れ、この電流は、論理決定ＪＪｂ０_１のバイアスを論理入力ａｉ，ｂｉのいずれかからバイアスする場合と同程度とすることに寄与する。
【００３０】
論理入力ａｉ，ｂｉのいずれかがアサートされると、図４のＮＯＲゲート４００の入力段４０４の論理決定ＪＪｂ０_１は、「３つ」の入力のうちの「２つ」がアサートされたと実質的に認識し、このとき、その「２つ」の入力のうちの一方がアサート論理入力であり、「２つ」のアサート入力のうちの他方がＤＣバイアスによって起動された非論理的なファントム「入力」である。したがって、論理決定ＪＪｂ０_１は、論理入力ａｉ，ｂｉのうちの少なくとも１つのアサート入力に応答してトリガされる。このようなトリガ時、代替ストレージインダクタＦＬｓｔｏｒｃ_１の正の電流は消失し、ＪＪｂ２ｃ_１はトリガ解除されず、ストレージインダクタＦＬｓｔｏｒａ_１および／またはＦＬｓｔｏｒｂ_１の正の電流は、これらのストレージインダクタに関連する入力がアサートされている場合に消失し、アサートされていない入力に関連付けられているストレージインダクタには負の電流が誘起され、正の電流が出力段４０２に伝搬される。結果として、出力段４０２の反転動作により、図４の出力ｎｏにデアサート信号が供給される。
【００３１】
その後、論理パルスａｉ，ｂｉのうち先にアサートされたすべての入力をデアサートするために負のパルスが印加されると、論理入力に関連付けられたストレージループに蓄積された負の電流が互いに結合して論理決定ＪＪｂ０_１をバイアスすることで、バイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ成分の次の負の部分で論理決定ＪＪｂ０_１がトリガ解除され、負のパルスが出力段４０２に伝搬されて正のパルスが出力ｎｏから出力される。この論理決定ＪＪｂ０_１のトリガ解除により、代替ストレージインダクタＦＬｓｔｏｒｃ_１に正の電流が復元されて、回路がその初期状態、すなわちＤＣ磁束バイアス線４０６を介して代替ストレージインダクタＦＬｓｔｏｒｃ_１に初期の正の電流を起動注入した後の状態に戻される。
【００３２】
３入力ＮＡＮＤゲートや３入力ＮＯＲゲートなどの大規模ファンイン反転ゲートは、入力分岐の数に関係なく適切な入力アサート条件でのみ論理決定ＪＪｂ０_１がバイアスされてトリガされるように、追加の入力ダブテール分岐を設けるとともにコンポーネントのサイズ決定を行うことによって構築され得る。同様に、反転ＯＡ２１ゲートは、３／５多数決ゲート入力段の構造を変更して、１つの入力を２つの並列分岐に供給するか、または２つのＪＪサイズと半分のインダクタサイズとを有する単一の分岐ブランチに供給するとともに、５つの入力のうちの１つを低電圧レール（例えば、接地）に接続してその入力を論理「ロー」に接続することによって構築され得る。
【００３３】
図５は、前述したいずれかの実施例の反転出力段２０２，３０２，４０２のような反転出力段５０２と、Ｄフリップフロップの機能を提供する入力段５０４とを有する例示的な反転出力付きＤフリップフロップ（ＤＦＦＮ）５００を示す。回路５００では、入力ｄｉに供給される入力信号の論理反転は、論理クロック信号ｌｃｌｋｉとバイアス信号ｂｉａｓ_１_ｍ１８０のＡＣ成分のクロッキング機能とに基づいて出力ｑｎｏで生じる。論理クロック入力ｌｃｌｋｉは、ＣＭＯＳフリップフロップのＡＣクロックＣＬＫに相当する。論理クロック入力ｌｃｌｋｉは、例えば、ゼロ復帰（ＲＺ：return-to-zero）パルス対などのＳＦＱ信号を供給する。この論理クロック入力ｌｃｌｋｉは、ＲＱＬシステムにおいて相互クロック信号を提供するために使用され得るＲＱＬクロックと混同されるべきではない。
【００３４】
データ入力ｄｉからのアサート入力信号により回路５００のデータ入力ＪＪｂ４_１がトリガされて、データ入力ＪＪｂ４_１とストレージインダクタＦＬｓｔｏｒ_１とＪＪｂ５_１とによって形成されたストレージループに超伝導電流が蓄積される。ストレージインダクタＦＬｓｔｏｒ_１のサイズが比較的大きいため、このインダクタＦＬｓｔｏｒ_１に蓄積された電流は、それ単独でＪＪｂ５_１をトリガするには十分ではない。したがって、ＪＪｂ５_１（ストレージループ内の電流によってトリガするようにバイアスされているＪＪｂ５_１）をトリガすることによって入力ｄｉを「クロック」して、論理決定ＪＪｂ０_１をトリガするために、信号ｌｃｌｋｉが必要となる。出力段５０２は、前述した実施例２００，３００，４００に関して説明したように、アサート入力信号を出力ｑｎｏにおいてデアサート出力信号に反転するように機能する。
【００３５】
いくつかの例では、比較器ＪＪｂ３_１，ｂ５_１は各々、３０マイクロアンペア〜５５マイクロアンペアの間、例えば、３５マイクロアンペア〜５０マイクロアンペアの間の臨界電流を提示するように構成され得る。データ入力ＪＪｂ４_１は、例えば、５５マイクロアンペア〜６５マイクロアンペアの間、例えば、６０マイクロアンペアの大きな電流での臨界電流を提示するように構成され得る。ストレージインダクタＦＬｓｔｏｒ_１は、２５ピコヘンリー（ｐＨ）〜４０ｐＨとの間、例えば、３０ｐＨ〜３５ｐＨの間のインダクタンス値を有するように構成され得る。比較器ＪＪｂ３_１，ｂ５_１は、互いに類似した臨界電流を提示するように構成され得る。比較器ＪＪｂ３_１，ｂ５_１は、厳密に同じ電流での臨界電流を提示する必要はないが、比較器ＪＪｂ３_１，ｂ５_１は、臨界電流の大きさを互いに、例えば１０％以内に近づけることができる。エスケープＪＪｂ３_１は、出力ＪＪｂ５_１よりも臨界電流が小さくなるように構成され得る。
【００３６】
上記の実施例２００，３００，４００，５００のすべてにおいて、追加の論理決定機能を実行するためにＰＭＬインバータ回路の入力ＪＪ（例えば、図６における回路６００のｂ０_１）が使用される。ＰＭＬインバータ回路の入力ＪＪを使用して追加の論理決定機能を実行することで、コンポーネント数が低減され、回路効率が向上し、反転回路の伝搬遅延時間が短縮され、複雑さおよびコストが削減される。
【００３７】
図７Ａは、ＳＦＱパルス入力に基づいて少なくとも１つの論理入力を有するＲＱＬゲートからの反転論理出力を決定する方法７００を示す。１つ以上の正のＳＦＱパルスが供給（７０２）されて、少なくとも１つの論理入力を有するＲＱＬゲートの１つ以上の論理入力がアサートされることで、そのアサートされた入力に関連付けられた１つ以上の入力ストレージループ（例えば、入力毎に１つのループ）に１つ以上の電流が流れる（７０４）。ＲＱＬゲートは、例えば、図１〜図６に示されているゲート１００，２００，４００，５００，６００のいずれかと同様であってもよいし、またはそのような実施例を拡張したものとしてより多数の入力を提供するものであってもよいし、および／または前述したように入力ストレージループの分岐を結合もしくは分割したものであってもよい。次いで、論理入力のうち特定数の論理入力または特定の論理入力のアサートに基づいてトリガされる、あるいはＤＦＦＮゲートの場合には論理クロックパルスの一部の期間における論理入力のアサート時にトリガされるように構成されたＪＪがトリガされる（７０６）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」または論理「ハイ」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたデアサート信号が、ＲＱＬゲートの出力から伝搬する（７０８）。デアサート信号は、論理決定ＪＪのトリガによって生じる信号を反転することによって生じ得る。例えば、この反転は、ＰＭＬインバータ回路によってもたらされ得る。デアサート信号は、例えば、単一の負のＳＦＱパルスとすることができる。
【００３８】
図７Ｂは、図７Ａに示される方法７００に続き得る、ＳＦＱパルス入力に基づいてＲＱＬゲートからの論理出力を決定する方法７５０を示す。負のＳＦＱパルスが供給（７１０）されて、ＲＱＬゲートの１つ以上の論理入力がデアサートされることで、アサートされた入力に関連付けられた１つ以上の入力ストレージループ（例えば、入力毎に１つのループ）に１つ以上の電流が流れる（７１２）。このＲＱＬゲートは、３つ以上の入力ストレージループを有する。このとき流れる電流は、負の電流、すなわち、方法７００で流される電流（７０４）と等価で逆向きの電流であり得る。上記と同様、ＲＱＬゲートは、例えば、図１〜図６に示されているゲート１００，２００，４００，５００，６００のいずれかと同様であってもよいし、またはそのような実施例を拡張したものとしてより多数の入力を提供するものであってもよいし、および／または前述したように入力ストレージループの分岐を結合もしくは分割したものであってもよい。次いで、論理入力のうち特定数の論理入力または特定の論理入力のデアサートに基づいてトリガされる、あるいはＤＦＦＮゲートの場合には論理クロックパルスの一部の期間における論理入力のデアサート時にトリガ解除されるように構成されたＪＪがトリガ解除される（７１４）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」または論理「ハイ」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬゲートの出力から伝搬する（７１６）。デアサート信号は、例えば単一の負のＳＦＱパルスであって、例えば、方法７００で伝搬されるパルス（７０８）とは逆方向の単一の負のＳＦＱパルスであり得る。
【００３９】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成された少なくとも１つの論理入力を有する入力段であって、前記入力段が１つ以上のストレージループを含み、前記ストレージループの少なくとも１つが各論理入力に関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合（ＪＪ）と、ストレージインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された１つ以上の電流によって供給されるバイアスと、前記入力段に供給される第１の状態を有する第１のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定ＪＪのトリガに基づいて出力をデアサートするように構成された位相モード論理（ＰＭＬ）インバータ回路を含む出力段であって、前記第１の状態とは反対の第２の状態を有する第２のバイアス信号が供給される前記出力段と、
を備えるＲＱＬゲート回路。
（付記２）
前記出力段が、前記論理決定ＪＪのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、付記１に記載のＲＱＬゲート回路。
（付記３）
前記入力段が実際に３つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも２つのアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記４）
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記５）
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記６）
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記７）
前記入力段がさらに、論理クロック入力をゼロ復帰（ＲＺ）ＳＦＱパルス対として供給するように構成された論理クロック入力をさらに含み、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定ＪＪをトリガするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記８）
前記出力段が、前記論理決定ＪＪを除いて５つ以下のＪＪを含む、付記１に記載のＲＱＬゲート回路。
（付記９）
前記出力段がさらに、前記ＲＱＬゲート回路の起動時に前記出力にアサート信号を供給するように構成された２つのトランス結合されたＤＣ磁束バイアス線を含む、付記８に記載のＲＱＬゲート回路。
（付記１０）
前記出力段が、前記ＤＣ磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、８つ以下のインダクタを含む、付記９に記載のＲＱＬゲート回路。
（付記１１）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給してレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記１つ以上の正のＳＦＱパルスの供給に基づいて、前記ＲＱＬゲートの１つ以上の入力ストレージループに１つ以上の正の電流を流すこと、
前記１つ以上の正の電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）をトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝搬すること、
を備える方法。
（付記１２）
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスの供給に基づいて、前記入力ストレージループの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記論理決定ＪＪをトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からアサート信号を伝搬すること、
をさらに備える付記１１に記載の方法。
（付記１３）
互いに１８０°位相がずれたＡＣ成分を各々有する２つのバイアス信号を供給することをさらに備え、前記トリガすることが前記２つのバイアス信号のうちの１つに基づいており、信号反転が前記２つのバイアス信号に基づいている、付記１１に記載の方法。
（付記１４）
回路であって、
ダブテールノードに各々接続された１つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１のノードにおいて、入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、および前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記１つ以上の論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定ＪＪによる論理決定を反転させる位相モード論理（ＰＭＬ）反転回路と、
互いに約１８０°位相が異なるＡＣ成分を有するバイアス信号を供給する２つのバイアス有力と、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。
（付記１５）
前記ダブテールノードで交差する３つの論理入力ＪＴＬを有し、前記論理出力信号は、前記３つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転２／３多数決機能を提供する、付記１４に記載の回路。
（付記１６）
９つ以下のＪＪを有する付記１５に記載の回路。
（付記１７）
前記ダブテールノードと低電圧レールとの間のインダクタとともに前記ダブテールノードで交差する２つの論理入力ＪＴＬを有し、前記論理出力信号は、前記２つの論理入力ＪＴＬに供給される前記論理入力信号に基づいてＮＡＮＤ機能を提供する、付記１４に記載の回路。
（付記１８）
８つ以下のＪＪを有する付記１７に記載の回路。
（付記１９）
前記ダブテールノードと、システム起動時にトランス結合入力インダクタを介して供給されるＤＣ磁束バイアス電流を量子化するように構成されたバイアス量子化ＪＪとの間のインダクタとともに前記ダブテールノードで交差する２つの論理入力ＪＴＬを有し、前記論理出力信号は、前記２つの論理入力ＪＴＬに供給される前記論理入力信号に基づいてＮＯＲ機能を提供する、付記１４に記載の回路。
（付記２０）
前記ダブテールノードに接続された実際に１つの論理入力ＪＴＬを有し、前記論理入力ＪＴＬはＳＦＱ信号をゼロ復帰（ＲＺ）パルス対として供給するように構成された論理クロック入力を有し、前記論理出力信号は、前記１つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転出力Ｄフリップフロップ機能を提供する、付記１４に記載の回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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