(57)【特許請求の範囲】
【請求項１】
第１タイプの高濃度半導体層で形成される陰極（ｃａｔｈｏｄｅ）層と、
前記陰極層上に形成される第２タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層上に形成される第１タイプの低濃度半導体層を含むベース領域と、
前記第１タイプの低濃度半導体層上に第２タイプの高濃度半導体層で形成される陽極（ａｎｏｄｅ）層とを含み、
前記ベース領域のドーピング濃度は、不純物の添加の程度に応じて、１×１０16ｃｍ-3から１×１０17ｃｍ-3まで増加するか、または１×１０18ｃｍ-3から１×１０19ｃｍ-3まで増加する、２端子垂直型１Ｔ−ディーラム。
【請求項２】
前記第１タイプの高濃度半導体層は、ｎ+型半導体層及びｐ+型半導体層のうちの１つを含み、
前記第２タイプの高濃度半導体層は、ｎ+型半導体層及びｐ+型半導体層のうちの１つを含み、
前記第１タイプの高濃度半導体層がｎ+型半導体層である場合、前記第２タイプの高濃
度半導体層はｐ+型半導体層であり、
前記第１タイプの高濃度半導体層がｐ+型半導体層である場合、前記第２タイプの高濃
度半導体層はｎ+型半導体層である、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項３】
前記第１タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含み、
前記第２タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含み、
前記第１タイプの低濃度半導体層がｐ型半導体層である場合、前記第２タイプの低濃度半導体層はｎ型半導体層であり、
前記第１タイプの低濃度半導体層がｎ型半導体層である場合、前記第２タイプの低濃度半導体層はｐ型半導体層である、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項４】
前記ベース領域は、前記ベース領域のドーピング濃度が１×１０18ｃｍ-3から１×１０19ｃｍ-3に増加する場合、ラッチアップ（ｌａｔｃｈ−ｕｐ）を発生させることによって
ラッチアップ電圧を増加させ、前記ラッチアップ電圧の増加に応じて前記ベース領域の状態がハイに決定される、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項５】
前記ベース領域は、前記ベース領域のドーピング濃度が１×１０16ｃｍ-3から１×１０17ｃｍ-3に増加する場合、前記ベース領域の状態がローに決定される、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項６】
前記陰極層は、前記第１タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０20ｃｍ-3に固定して注入することによって形成される、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項７】
前記陽極層は、前記第２タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０20ｃｍ-3に固定して注入することによって形成される、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項８】
前記第１タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層は、厚さが８０ｎｍより大きいかまたは等しくなるように形成される、請求項１に記載の２端子垂直型１Ｔ−ディーラム。
【請求項９】
第１タイプの高濃度半導体層で形成される陰極（ｃａｔｈｏｄｅ）層を形成するステップと、
前記陰極層上に形成される第２タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層上に形成される第１タイプの低濃度半導体層を含むベース領域を形成するステップと、
前記第１タイプの低濃度半導体層上に第２タイプの高濃度半導体層で形成される陽極（ａｎｏｄｅ）層を形成するステップとを含み、
前記ベース領域を形成するステップは、
不純物の添加の程度に応じて１×１０16ｃｍ-3から１×１０17ｃｍ-3まで増加させるか、または１×１０18ｃｍ-3から１×１０19ｃｍ-3まで増加させるように前記ベース領域のドーピング濃度を調節するステップを含む、２端子垂直型１Ｔ−ディーラムの製造方法。
【請求項１０】
前記ベース領域のドーピング濃度を１×１０18ｃｍ-3から１×１０19ｃｍ-3まで増加させるステップは、
前記ベース領域のドーピング濃度を増加させるに伴ってラッチアップ（ｌａｔｃｈ−ｕｐ）を発生させ、ラッチアップ電圧を増加させるステップと、
前記ラッチアップ電圧の増加に応じて前記ベース領域の状態がハイに決定されるステップとを含む、請求項９に記載の２端子垂直型１Ｔ−ディーラムの製造方法。
【請求項１１】
前記ベース領域のドーピング濃度を１×１０16ｃｍ-3から１×１０17ｃｍ-3まで増加させるステップは、
前記ベース領域のドーピング濃度を増加させるに伴って前記ベース領域の状態がローに決定されるステップを含む、請求項９に記載の２端子垂直型１Ｔ−ディーラムの製造方法。
【請求項１２】
前記第１タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層は、厚さが８０ｎｍより大きいかまたは等しくなるように形成される、請求項９に記載の２端子垂直型１Ｔ−ディーラムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２端子垂直型１Ｔ−ディーラム及びその製造方法に関し、より詳細には、第１タイプの低濃度半導体層及び第２タイプの低濃度半導体層を含むベース領域のドーピング濃度を調節することによって、ベース領域のドーピング濃度に応じてメモリ動作を行うサイリスタベースの２端子垂直型１Ｔ−ディーラム及びその製造方法に関する。
【背景技術】
【０００２】
従来技術によるディーラム（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＤＲＡＭ）メモリセルは、１つのｎ−ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と１つのシリンダ型（ｃｙｌｉｎｄｅｒ  ｔｙｐｅ）キャパシタ（ｃａｐａｃｉｔｏｒ）からなっており、ディーラムメモリセルトランジスタのデザインルール（例：ゲート長）が２０ｎｍ級に達し、シリンダ型キャパシタの高さが約１．５ｕｍであって、現在、６４ギガバイト（Ｇｉｇａ  Ｂｙｔｅ）までの集積度を達成している。
【０００３】
ただし、ディーラムメモリセルの集積度が１テラ（Ｔｅｒａ）ビットとなるためには、トランジスタのデザインルールが１０ｎｍ級以下に形成される必要があり、キャパシタの高さが約２．０ｕｍ以上になると、シリンダ型キャパシタ間のブリッジ（ｂｒｉｄｇｅ）現象が発生するという物理的限界に直面することがある。
【０００４】
特に、メモリ半導体の性能加速化の要求は、今まで主なメモリ半導体であるディーラムにおいて毎年平均２ｎｍのスケールダウン（ｓｃａｌｉｎｇ  ｄｏｗｎ）が推進されているが、このような傾向によると、２０２０年には１０ｎｍ級の帯域にスケールダウンされて物理的限界に達するおそれがある。
【０００５】
解決方案として知られている技術の一つである３端子サイリスタ（ｔｈｙｒｉｓｔｏｒ）ベースの１−Ｔディーラムの場合、ｐ−ｎ−ｐ−ｎ構造において両端にアノード（ａｎｏｄｅ）とカソード（ｃａｔｈｏｄｅ）の２端子、そして、中間のベース（ｂａｓｅ）領域中の1箇所にゲート１端子として計３端子で構成され、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板をベースとして水平構造で形成される。
【０００６】
３端子サイリスタベースの１Ｔ−ディーラムは、アノードに高い電圧を印加した場合、サイリスタに流れる電流が高くなり、ｐ−ベース領域のゲート電気容量（ｃａｐａｃｉｔａｎｃｅ）が、ｐ−ベース領域の両側に位置するｎ領域との接合（ｊｕｎｃｔｉｏｎ）電気容量の和より小さくなることで、ｐ−ベース領域のポテンシャル（ｐｏｔｅｎｔｉａｌ）が高くなる“１”状態となり得る。
【０００７】
３端子サイリスタベースの１Ｔ−ディーラムは、アノードに低い電圧を印加した場合、サイリスタに流れる電流が低くなり、ｐ−ベース領域のゲート電気容量が、両側のｎ領域との接合電気容量の和より非常に高くなることで、ｐ−ベース領域のポテンシャルが低くなる“０”状態となる。
【０００８】
３端子サイリスタベースの１Ｔ−ディーラムは、ベース領域の“０”又は“１”状態を用いてメモリ動作を行う。
【０００９】
また、３端子サイリスタベースの１Ｔ−ディーラムは、読み出し状態においてｐ−ベース領域がハイ（ｈｉｇｈ）状態である場合、ラッチアップを誘発して“１”となり、ｐ−ベース領域がロー（ｌｏｗ）である場合、遮断（ｂｌｏｃｋｉｎｇ）を誘発して“０”となり得る。
【００１０】
従来技術による３端子サイリスタベースの１−Ｔディーラムは、ベース領域に電流を印加するためのゲート端を要求し、水平に形成されることで要求される面積が広いため、スケールダウンの限界を含んでいる。
【００１１】
したがって、上述した物理的限界を克服するための２端子垂直型１−Ｔディーラム及びその製造方法が提案される必要性がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国登録特許第１０−１２０１８５３号公報
【特許文献２】韓国公開特許第１０−２０１６−００３５６０１号公報
【特許文献３】韓国登録特許第１０−１０８５１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、２端子垂直型１Ｔ−ディーラム及びその製造方法を提供しようとするものである。
【００１４】
本発明は、第１タイプの低濃度半導体層及び第２タイプの低濃度半導体層に不純物を添加することによって、第１タイプの低濃度半導体層と第２タイプの低濃度半導体層とを含むベース領域のドーピング濃度を調節する２端子垂直型１Ｔ−ディーラム及びその製造方法を提供しようとするものである。
【００１５】
本発明は、ベース領域のドーピング濃度を１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加させ、ベース領域のドーピング濃度を増加させるに伴ってラッチアップを発生させ、ラッチアップ電圧を増加させ、ラッチアップ電圧の増加に応じてベース領域にハイ状態を記録するかまたは読み出す２端子垂直型１Ｔ−ディーラム及びその製造方法を提供しようとするものである。
【００１６】
本発明は、ベース領域のドーピング濃度を１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加させ、ベース領域のドーピング濃度の増加に伴ってラッチアップを誘発せず、ベース領域にロー状態を記録するかまたは読み出す２端子垂直型１Ｔ−ディーラム及びその製造方法を提供しようとするものである。
【００１７】
本発明は、第１タイプの低濃度半導体層及び第２タイプの低濃度半導体層のそれぞれの厚さを８０ｎｍより大きいかまたは等しくなるように形成する２端子垂直型１Ｔ−ディーラム及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１８】
本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムは、第１タイプの高濃度半導体層で形成される陰極（ｃａｔｈｏｄｅ）層と、前記陰極層上に形成される第２タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層上に形成される第１タイプの低濃度半導体層を含むベース領域と、前記第１タイプの低濃度半導体層上に第２タイプの高濃度半導体層で形成される陽極（ａｎｏｄｅ）層とを含む。
【００１９】
本発明の一実施例によれば、前記第１タイプの高濃度半導体層は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含み、前記第２タイプの高濃度半導体層は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含み、前記第１タイプの高濃度半導体層がｎ＋型半導体層である場合、前記第２タイプの高濃度半導体層はｐ＋型半導体層であり、前記第１タイプの高濃度半導体層がｐ＋型半導体層である場合、前記第２タイプの高濃度半導体層はｎ＋型半導体層である。
【００２０】
本発明の一実施例によれば、前記第１タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含み、前記第２タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含み、前記第１タイプの低濃度半導体層がｐ型半導体層である場合、前記第２タイプの低濃度半導体層はｎ型半導体層であり、前記第１タイプの低濃度半導体層がｎ型半導体層である場合、前記第２タイプの低濃度半導体層はｐ型半導体層である。
【００２１】
本発明の一実施例によれば、前記ベース領域のドーピング濃度は、不純物の添加の程度に応じて、１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加するか、または１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加する。
【００２２】
本発明の一実施例によれば、前記ベース領域は、前記ベース領域のドーピング濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３に増加する場合、ラッチアップ（ｌａｔｃｈ−ｕｐ）を発生させることによってラッチアップ電圧を増加させ、前記ラッチアップ電圧の増加に応じて前記ベース領域の状態がハイに決定される。
【００２３】
本発明の一実施例によれば、前記ベース領域は、前記ベース領域のドーピング濃度が１×１０１６ｃｍ−３から１×１０１７ｃｍ−３に増加する場合、前記ベース領域の状態がローに決定される。
【００２４】
本発明の一実施例によれば、前記陰極層は、前記第１タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０２０ｃｍ−３に固定して注入することによって形成される。
【００２５】
本発明の一実施例によれば、前記陽極層は、前記第２タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０２０ｃｍ−３に固定して注入することによって形成される。
【００２６】
本発明の一実施例によれば、前記第１タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層は、厚さが８０ｎｍより大きいかまたは等しくなるように形成される。
【００２７】
本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムの製造方法は、第１タイプの高濃度半導体層で形成される陰極層を形成するステップと、前記陰極層上に形成される第２タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層上に形成される第１タイプの低濃度半導体層を含むベース領域を形成するステップと、前記第１タイプの低濃度半導体層上に第２タイプの高濃度半導体層で形成される陽極層を形成するステップとを含む。
【００２８】
本発明の一実施例によれば、前記ベース領域を形成するステップは、不純物の添加の程度に応じて１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加させるか、または１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加させるように前記ベース領域のドーピング濃度を調節するステップを含む。
【００２９】
本発明の一実施例によれば、前記ベース領域のドーピング濃度を１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加させるステップは、前記ベース領域のドーピング濃度を増加させるに伴ってラッチアップを発生させ、ラッチアップ電圧を増加させるステップと、前記ラッチアップ電圧の増加に応じて前記ベース領域の状態がハイに決定されるステップとを含む。
【００３０】
本発明の一実施例によれば、前記ベース領域のドーピング濃度を１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加させるステップは、前記ベース領域のドーピング濃度を増加させるに伴って前記ベース領域の状態がローに決定されるステップを含む。
【００３１】
本発明の一実施例によれば、前記第１タイプの低濃度半導体層及び前記第２タイプの低濃度半導体層は、厚さが８０ｎｍより大きいかまたは等しくなるように形成される。
【発明の効果】
【００３２】
本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムは、陰極端子及び陽極端子を含み、ゲート端を含まない２端子で構成され、第１タイプの高濃度半導体層、第２タイプの低濃度半導体層、第１タイプの低濃度半導体層及び第２タイプの高濃度半導体層を垂直に積層して形成し、第１タイプの低濃度半導体層と第２タイプの低濃度半導体層とを含むベース領域のドーピング濃度を変更することによって、ドーピング濃度を最適化することができる。
【００３３】
また、本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度を最適化することによって、ゲート端なしに１−Ｔディーラムの読み出し及び書き込み動作を行うことができる。
【００３４】
また、本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度を最適化することによって、１−Ｔディーラムの厚さを減少させることができる。
【００３５】
また、本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度を最適化することによって、２端子垂直型１Ｔ−ディーラムで１０ｎｍ級のディーラムを代替することができる。
【００３６】
また、本発明の一実施例によれば、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度を最適化することによって、従来のディーラム技術の物理的限界を克服することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例に係る２端子垂直型１−Ｔディーラムを示す図である。
【図２】本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法を示すフローチャートである。
【図３】本発明の一実施例に係る２端子垂直型１−Ｔディーラムのアレイを示す図である。
【図４】本発明の一実施例に係る２端子垂直型１−Ｔディーラムの素子特性を示すグラフを示す図である。
【発明を実施するための形態】
【００３８】
以下、本明細書の様々な実施例を、添付の図面を参照して記載する。
【００３９】
実施例及びこれに使用された用語は、本明細書に記載された技術を特定の実施形態に対して限定しようとするものではなく、本実施例の様々な変更、均等物、及び／又は代替物を含むものと理解しなければならない。
【００４０】
以下で様々な実施例を説明するにおいて、関連する公知機能又は構成についての具体的な説明が発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。
【００４１】
そして、後述する用語は、様々な実施例における機能を考慮して定義された用語であって、これは、使用者、運用者の意図又は慣例などによって変わり得る。したがって、その定義は、本明細書全般にわたる内容に基づいて行われるべきである。
【００４２】
図面の説明に関連して、類似の構成要素に対しては類似の参照符号が使用され得る。
【００４３】
単数の表現は、文脈上明らかに別の意味を示すものでない限り、複数の表現を含むことができる。
【００４４】
本明細書において、「Ａ又はＢ」又は「Ａ及び／又はＢのうち少なくとも１つ」などの表現は、共に並べられた項目の全ての可能な組み合わせを含むことができる。
【００４５】
「第１」、「第２」、「第一」、又は「第二」などの表現は、構成要素を、順序又は重要度に関係なく修飾することができ、ある構成要素を他の構成要素と区分するために用いられるだけで、その構成要素を限定しない。
【００４６】
ある（例：第１）構成要素が他の（例：第２）構成要素に「（機能的に又は通信的に）連結されて」いるとか、「接続されて」いると言及された際には、ある構成要素が他の構成要素に直接的に連結されるか又は別の構成要素（例：第３構成要素）を介して連結され得る。
【００４７】
本明細書において、「〜するように構成された（又は設定された）（ｃｏｎｆｉｇｕｒｅｄ  ｔｏ）」は、状況によって、例えば、ハードウェア的又はソフトウェア的に「〜に適した」、「〜する能力を有する」、「〜するように変更された」、「〜するように作られた」、「〜ができる」、又は「〜するように設計された」と相互互換的に（ｉｎｔｅｒｃｈａｎｇｅａｂｌｙ）使用され得る。
【００４８】
ある状況では、「〜するように構成された装置」という表現は、その装置が他の装置又は部品と共に「〜できる」ことを意味し得る。
【００４９】
例えば、文句「Ａ、Ｂ、及びＣを行うように構成された（又は設定された）プロセッサ」は、その動作を行うための専用プロセッサ（例：エンベデッドプロセッサ）、又はメモリ装置に格納された１つ以上のソフトウェアプログラムを実行することによって、その動作を行うことができる汎用プロセッサ（例：ＣＰＵ又はａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）を意味し得る。
【００５０】
また、「又は」という用語は、排他的論理和「ｅｘｃｌｕｓｉｖｅ  ｏｒ」よりは、包含的論理和「ｉｎｃｌｕｓｉｖｅ  ｏｒ」を意味する。
【００５１】
すなわち、別に言及しない限り、又は文脈から明らかでない限り、「ｘがａ又はｂを用いる」という表現は、包含的な自然順列（ｎａｔｕｒａｌ  ｉｎｃｌｕｓｉｖｅ  ｐｅｒｍｕｔａｔｉｏｎｓ）のいずれか１つを意味する。
【００５２】
図１は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムを示す図である。
【００５３】
具体的に、図１は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムの積層構造を示す図である。
【００５４】
図１を参照すると、２端子垂直型１−Ｔディーラム１００は、基板上にエピタキシャル（ｅｐｉｔａｘｉａｌ）方式を用いて垂直に積層された第１タイプの高濃度陰極層１１０、第２タイプの低濃度半導体層１２０、第１タイプの低濃度半導体層１３０、第２タイプの高濃度半導体層１４０、及び陽極層１５０を含む。
【００５５】
他の実施例では、２端子垂直型１−Ｔディーラム１００は、基板と第１タイプの高濃度陰極層１１０との間に、埋め込み絶縁酸化膜を含むことができる。
【００５６】
例えば、埋め込み絶縁酸化膜は、工程時に基板から発生する不純物から基板を保護するために形成されてもよい。
【００５７】
２端子垂直型１−Ｔディーラム１００は、第１タイプの高濃度半導体層を陰極層として含むことができる。
【００５８】
言い換えると、第１タイプの高濃度陰極層１１０は、第１タイプの高濃度半導体層を形成するためのイオンを注入して形成された陰極層であり得る。
【００５９】
本発明の一実施例によれば、第１タイプの高濃度陰極層１１０上に積層されて形成される第２タイプの低濃度半導体層１２０と、第２タイプの低濃度半導体層１２０上に積層されて形成される第１タイプの低濃度半導体層１３０とは、２端子垂直型１−Ｔディーラム１００のベース領域に含まれる。
【００６０】
本発明の一実施例によれば、２端子垂直型１−Ｔディーラム１００のベース領域は、添加される不純物の濃度に応じてドーピング濃度が変更され得る。
【００６１】
本発明の一実施例によれば、２端子垂直型１−Ｔディーラム１００において、ベース領域に添加される不純物の濃度に応じて、ベース領域のドーピング濃度は、１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加するか、または１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加することができる。
【００６２】
本発明の一実施例によれば、２端子垂直型１−Ｔディーラム１００は、ベース領域のドーピング濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３に増加する場合、ラッチアップ（ｌａｔｃｈ−ｕｐ）を発生させることによってラッチアップ電圧を増加させ、ラッチアップ電圧の増加に応じてベース領域の状態をハイに決定することができる。
【００６３】
本発明の一実施例によれば、２端子垂直型１−Ｔディーラム１００は、ベース領域のドーピング濃度が１×１０１６ｃｍ−３から１×１０１７ｃｍ−３に増加する場合、ベース領域の状態をローに決定することができる。
【００６４】
言い換えると、２端子垂直型１−Ｔディーラム１００は、ラッチアップ電圧の増加の有無に応じてベース領域の状態をハイ又はローに決定し、ベース領域にハイ又はローを記録するか、またはベース領域からハイ又はローを読み出すことができる。
【００６５】
すなわち、２端子垂直型１−Ｔディーラム１００は、２端子垂直型１−Ｔディーラム１００のベース領域におけるラッチアップ電圧の増加の有無に応じてメモリ動作を行うことができる。
【００６６】
本発明の他の実施例によれば、２端子垂直型１−Ｔディーラム１００は、ラッチアップ電圧の増加の有無に応じて変動する電圧が基準値以上である場合、ベース領域の状態をハイに決定することができ、ラッチアップ電圧の増加の有無に応じて変動する電圧が基準値以下である場合、ベース領域の状態をローに決定することができる。
【００６７】
本発明の一実施例に係る２端子垂直型１−Ｔディーラム１００は、２端子垂直型１−Ｔディーラム１００のベース領域のドーピング濃度が増加する場合、接合バリア（ｊｕｎｃｔｉｏｎ  ｂａｒｒｉｅｒ）が増加し、接合バリアの増加によってラッチアップ電圧が増加することができる。
【００６８】
本発明の一実施例に係る２端子垂直型１−Ｔディーラム１００は、第１タイプの低濃度半導体層１３０上に積層された第２タイプの高濃度半導体層１４０を含む。例えば、２端子垂直型１−Ｔディーラムは、ｐ＋型半導体層１４０を陽極層１５０として含むことができる。
【００６９】
本発明の一実施例に係る２端子垂直型１−Ｔディーラム１００は、第２タイプの低濃度半導体層１２０と第１タイプの低濃度半導体層１３０とを含むベース領域のドーピング濃度の調節によってメモリ動作を行うことから、カソード端に該当する陰極層とアノード端に該当する陽極層を含むだけで、ゲート端を含まない２端子構造で構成され得る。
【００７０】
言い換えると、本発明の一実施例に係る２端子垂直型１−Ｔディーラム１００は、第２タイプの低濃度半導体層１２０と第１タイプの低濃度半導体層１３０とを含むベース領域のドーピング濃度の調節によってメモリ動作のための電圧を変動させるので、ベース領域の電圧を変更するためのゲート端を除いて、メモリ動作を行うことができる。
【００７１】
本発明の一実施例に係る２端子垂直型１−Ｔディーラム１００は、陽極層１５０上にワードラインを形成し、ワードライン上にビットラインを積層する構造で形成することができる。
【００７２】
本発明の一実施例に係る第１タイプの高濃度半導体層１１０は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含み、第２タイプの高濃度半導体層１４０は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含む。
【００７３】
言い換えると、第１タイプの高濃度半導体層１１０がｎ＋型半導体層である場合、第２タイプの高濃度半導体層１４０はｐ＋型半導体層であり得る。反対に、第１タイプの高濃度半導体層１１０がｐ＋型半導体層である場合、第２タイプの高濃度半導体層１４０はｎ＋型半導体層であり得る。
【００７４】
本発明の一実施例に係る第１タイプの低濃度半導体層１３０は、ｐ型半導体層及びｎ型半導体層のうちの１つを含み、第２タイプの低濃度半導体層１２０は、ｐ型半導体層及びｎ型半導体層のうちの１つを含むことができる。
【００７５】
言い換えると、第１タイプの低濃度半導体層１３０がｐ型半導体層である場合、第２タイプの低濃度半導体層１２０はｎ型半導体層であり得る。反対に、第１タイプの低濃度半導体層１３０がｎ型半導体層１３０である場合、第２タイプの低濃度半導体層１２０はｐ型半導体層であり得る。
【００７６】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第１タイプの高濃度半導体層１１０、第２タイプの低濃度半導体層１２０、第１タイプの低濃度半導体層１３０、及び第２タイプの高濃度半導体層１４０で構成されたシリコンチャネルを含むことができる。
【００７７】
本発明の一実施例によれば、ハイは“１”を意味し、ローは“０”を意味することができる。
【００７８】
言い換えると、２端子垂直型１Ｔ−ディーラムのベース領域の状態は、ベース領域のドーピング濃度に応じて“１”に決定されるか、または“０”に決定され得る。
【００７９】
図２は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法を示すフローチャートである。
【００８０】
具体的に、図２は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムを、エピタキシャル方式を用いてサイリスタベースの２端子垂直型構造として製造するための工程手順を示す図である。
【００８１】
図２を参照すると、ステップ２０１において、２端子垂直型１−Ｔディーラムの製造方法は、基板上に埋め込み絶縁酸化膜（ｉｎｓｕｌａｔｅｄ  ｏｘｉｄｅ  ｆｉｌｍ）を形成する。
【００８２】
例えば、基板は、シリコンオンインシュレーター（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ、ＳＯＩ）ウエハ、ゲルマニウムオンインシュレーター（ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ、ＧＯＩ）ウエハ、ストレインドゲルマニウムオンインシュレーター（ｓｔｒａｉｎｅｄ  ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ、ＳＧＯＩ）ウエハ、及びストレインドシリコンオンインシュレーター（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ、ＳＳＯＩ）ウエハのいずれか１つを含むことができる。
【００８３】
例えば、埋め込み絶縁酸化膜は、絶縁性が高く、かつ化学的に安定しているので、トランジスタの作製時に、シリコン結晶に含有された各種不純物の拡散を防止することができ、工程時に発生する不純物からウエハを保護することができる。
【００８４】
ステップ２０３において、２端子垂直型１−Ｔディーラムの製造方法は、第１タイプの高濃度半導体層を陰極層として形成する。
【００８５】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、埋め込み絶縁酸化膜上に第１タイプの高濃度半導体層を形成するためのイオンを注入し、第１タイプの高濃度半導体層を陰極層として形成する。
【００８６】
例えば、２端子垂直型１−Ｔディーラムの製造方法は、陰極層を形成するための物質として、シリコン（ｓｉｌｉｃｏｎ）、ゲルマニウム（ｇｅｒｍａｎｉｕｍ）、シリコン−ゲルマニウム（ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ）、シリコン−カーバイド（ｓｉｌｉｃｏｎ−ｃａｒｂｉｄｅ）、ガリウムヒ素（ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、インジウム−ガリウム−ヒ素（ｉｎｄｉｕｍ−ｇａｌｌｉｕｍ−ａｒｓｅｎｉｄｅ）、及びガリウム窒素（ｇａｌｌｉｕｍ  ｎｉｔｒｏｇｅｎ）を用いることができる。
【００８７】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、第１タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０２０ｃｍ−３に固定して注入することによって陰極層を形成することができる。
【００８８】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造装備は、第１タイプの高濃度半導体層のドーピング濃度を１×１０２０ｃｍ−３に固定することができる。
【００８９】
ステップ２０５において、２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの低濃度半導体層及び第１タイプの低濃度半導体層を形成する。
【００９０】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、陰極層上に第２タイプの低濃度半導体層を形成するためのイオンを注入して、第２タイプの低濃度半導体層を形成し、第２タイプの低濃度半導体層上に第１タイプの低濃度半導体層を形成するためのイオンを注入して、第１タイプの低濃度半導体層を形成する。
【００９１】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの低濃度半導体層を形成するためのイオンの濃度及び第１タイプの低濃度半導体層を形成するためのイオンの濃度を不純物を用いて調節することで、第２タイプの低濃度半導体層及び第１タイプの低濃度半導体層のドーピング濃度を調節することができる。
【００９２】
例えば、不純物は、半導体層を形成する結晶の物性を変化させたり、伝導率を増加させたりするために使用することができる。
【００９３】
言い換えると、２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの低濃度半導体層及び第１タイプの低濃度半導体層に不純物を添加することで、ベース領域のドーピング濃度を調節することができる。
【００９４】
本発明の一実施例に係るベース領域のドーピング濃度は、第１タイプの低濃度半導体層のイオン濃度を第２タイプの低濃度半導体層のイオン濃度で割った値であり得る。
【００９５】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、２端子垂直型１−Ｔディーラムにおいて、ベース領域のドーピング濃度を、不純物を用いて１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加させるか、またはベース領域のドーピング濃度を１×１０１８ｃｍ−３から１ｘ１０１９ｃｍ−３まで増加させることができる。
【００９６】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、ベース領域のドーピング濃度を１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加させる場合、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度が増加するに伴って、２端子垂直型１Ｔ−ディーラムはラッチアップを発生させ、ラッチアップ電圧を増加させる。
【００９７】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムにおいて、ラッチアップ電圧の増加に応じてベース領域の状態がハイに決定され得る。
【００９８】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、ベース領域のドーピング濃度を１×１０１６ｃｍ−３から１×１０１７ｃｍ−３まで増加させる場合、２端子垂直型１Ｔ−ディーラムにおいてベース領域のドーピング濃度が増加するに伴ってラッチアップを誘発せず、ベース領域の状態がローに決定され得る。
【００９９】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、ベース領域の状態がハイである場合、電流を多く通過させ、ベース領域の状態がローである場合、電流を少なく通過させる。
【０１００】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの低濃度半導体層及び第１タイプの低濃度半導体層の厚さを８０ｎｍより大きいかまたは等しくなるように形成することができる。
【０１０１】
ステップ２０７において２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの高濃度半導体層を陽極層として形成する。
【０１０２】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、第１タイプの低濃度半導体層上に第２タイプの高濃度半導体層を形成するためのイオンを注入して、第２タイプの高濃度半導体層を陽極層として形成する。
【０１０３】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムの製造方法は、第２タイプの高濃度半導体層を形成するためのイオンの濃度を１×１０２０ｃｍ−３に固定して注入することによって陽極層を形成することができる。
【０１０４】
例えば、２端子垂直型１−Ｔディーラムの製造方法は、陽極層上にワードラインを形成することができる。
【０１０５】
例えば、２端子垂直型１−Ｔディーラムの製造方法は、ベース領域のドーピング濃度を１×１０１６ｃｍ−３から１×１０１９ｃｍ−３まで変化させながら２端子垂直型１−Ｔディーラムのサイリスタ特性を確認することができる。
【０１０６】
本発明の一実施例に係る第１タイプの高濃度半導体層は、ｎ＋型半導体及びｐ＋型半導体層のうちの１つを含む。
【０１０７】
本発明の一実施例に係る第２タイプの高濃度半導体層は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含む。
【０１０８】
言い換えると、第１タイプの高濃度半導体層がｎ＋型半導体層である場合、第２タイプの高濃度半導体層はｐ＋型半導体層であり得る。
【０１０９】
反対に、第１タイプの高濃度半導体層がｐ＋型半導体層である場合、第２タイプの高濃度半導体層はｎ＋型半導体層であり得る。
【０１１０】
本発明の一実施例に係る第１タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含むことができる。
【０１１１】
本発明の一実施例に係る第２タイプの低濃度半導体層は、ｐ型半導体層及びｎ型半導体層のうちの１つを含むことができる。
【０１１２】
言い換えると、第１タイプの低濃度半導体層がｐ型半導体層である場合、第２タイプの低濃度半導体層はｎ型半導体層であり得る。
【０１１３】
反対に、第１タイプの低濃度半導体層がｎ型半導体層である場合、第２タイプの低濃度半導体層はｐ型半導体層であり得る。
【０１１４】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第１タイプの高濃度半導体層、第２タイプの低濃度半導体層、第１タイプの低濃度半導体層及び第２タイプの高濃度半導体層で構成されたシリコンチャネルを含むことができる。
【０１１５】
本発明の一実施例によれば、第１タイプの高濃度半導体層、第２タイプの高濃度半導体層、第１タイプの低濃度半導体層及び第２タイプの低濃度半導体層などを形成するためのイオンは、シリコン、ゲルマニウム、シリコン−ゲルマニウム、シリコン−カーバイド、ガリウムヒ素、インジウム−ガリウム−ヒ素、及びガリウム窒素のいずれか１つを含むことができる。
【０１１６】
図３は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムのアレイを示す図である。
【０１１７】
具体的に、図３は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムで構成されたアレイ（ａｒｒａｙ）を示す図である。
【０１１８】
図３を参照すると、２端子垂直型１−Ｔディーラムのアレイは、２端子垂直型１−Ｔディーラムの陰極層に該当する第１タイプの高濃度半導体層３１０がグラウンドに接続され、陽極層に該当する第２タイプの高濃度半導体層３４０上にはビットライン３５０が形成され得る。また、図３では図示していないが、第２タイプの高濃度半導体層３４０とビットライン３５０との間にワードラインが形成され得る。
【０１１９】
言い換えると、第２タイプの高濃度半導体層３４０上にワードラインが形成され得る。
【０１２０】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、基板上で垂直に形成され、グラウンド上に順次に積層又は形成される第１タイプの高濃度半導体層３１０、第２タイプの低濃度半導体層３２０、第１タイプの低濃度半導体層３３０及び第２タイプの高濃度半導体層を含むサイリスタベースの垂直型構造を含むことができる。
【０１２１】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第２タイプの低濃度半導体層と第１タイプの低濃度半導体層とを含むベース領域のドーピング濃度を調節してメモリ動作を行うことができる。
【０１２２】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、少なくとも１つ以上の他の２端子垂直型１−Ｔディーラムとグラウンド又はビットライン３５０を介して接続され得る。
【０１２３】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第２タイプの高濃度半導体層上に垂直にワードラインを含むことができる。
【０１２４】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第１タイプの高濃度半導体層３１０を介してグラウンドに接続され得る。
【０１２５】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、ゲート端を使用せずに、ベース領域のドーピング濃度の調節によってメモリ動作を行うことができる。
【０１２６】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムのアレイは、含まれる２端子垂直型１−Ｔディーラムの個数が増加するほど、効率性が増加し得る。
【０１２７】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムのアレイに含まれる２端子垂直型１−Ｔディーラムのベース領域は、厚さが８０ｎｍ以上に形成され得る。
【０１２８】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、ｎ＋型−ｐ型−ｎ型−ｐ＋型半導体接合構造を含むことができる。
【０１２９】
本発明の他の実施例に係る２端子垂直型１−Ｔディーラムは、ｐ＋型−ｎ型−ｐ型−ｎ＋型半導体接合構造を含むことができる。
【０１３０】
本発明の一実施例によれば、第１タイプの高濃度半導体層３１０は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含み、第２タイプの高濃度半導体層３４０は、ｎ＋型半導体層及びｐ＋型半導体層のうちの１つを含み、第１タイプの低濃度半導体層３３０は、ｎ型半導体層及びｐ型半導体層のうちの１つを含み、第２タイプの低濃度半導体層３２０は、ｎ型半導体層及びｐ型半導体層のうちの１つを含む。
【０１３１】
本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、第１タイプの高濃度半導体層３１０、第２タイプの低濃度半導体層３２０、第１タイプの低濃度半導体層３３０及び第２タイプの高濃度半導体層３４０で構成されたシリコンチャネルを含むことができる。
【０１３２】
図４は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムの素子特性を示すグラフを示す図である。
【０１３３】
具体的に、図４は、本発明の一実施例に係る２端子垂直型１−Ｔディーラムのベース領域のドーピング濃度の変化による素子の特性を示しており、図４の（ａ）、（ｂ）及び（ｃ）を通じて、多数のドーピング濃度による２端子垂直型１−Ｔディーラム内の陽極電流の変化による陽極電圧の変化を確認できる。
【０１３４】
図４の（ａ）、（ｂ）及び（ｃ）に示されたグラフの縦軸は陽極電流を示し、横軸は陽極電圧を示す。
【０１３５】
図４の（ａ）を参照すると、グラフにおける凡例４１０は、ベース領域のドーピング濃度として１×１０１７ｃｍ−３〜９×１０１７ｃｍ−３を含む。
【０１３６】
図４の（ａ）に示されたグラフによれば、２端子垂直型１−Ｔディーラムは、ベース領域のドーピング濃度が１×１０１６ｃｍ−３から、１×１０１７ｃｍ−３〜９×１０１７ｃｍ−３まで増加する場合、単安定（ｍｏｎｏ−ｓｔａｂｌｅ）なＩ−Ｖ特性を示すことができる。
【０１３７】
すなわち、本発明の一実施例に係る２端子垂直型１−Ｔディーラムは、ベース領域のドーピング濃度が１×１０１６ｃｍ−３から、１×１０１７ｃｍ−３〜９×１０１７ｃｍ−３まで増加する場合、単安定のＩ−Ｖ特性を示し、ラッチアップを発生しないことができる。
【０１３８】
図４の（ｂ）を参照すると、グラフにおける凡例４２０は、ベース領域のドーピング濃度として１×１０１８ｃｍ−３〜９×１０１８ｃｍ−３を含む。
【０１３９】
図４の（ｂ）に示されたグラフは、２端子垂直型１−Ｔディーラムにおいてベース領域のドーピング濃度が１×１０１７ｃｍ−３から、１×１０１８ｃｍ−３〜９×１０１８ｃｍ−３まで増加する場合を例示する。
【０１４０】
ベース領域のドーピング濃度が３×１０１８ｃｍ−３〜９×１０１８ｃｍ−３のドーピング濃度に該当する場合、陽極電流区間１×１０−１２Ａと１×１０−１６Ａとの間で陽極電圧が約１Ｖ〜２Ｖに増加する傾向を示すことができる。
【０１４１】
図４の（ｃ）を参照すると、グラフにおける凡例４３０は、ベース領域のドーピング濃度として１×１０１９ｃｍ−３〜９×１０１９ｃｍ−３を含む。
【０１４２】
図４の（ｃ）に示されたグラフは、２端子垂直型１−Ｔディーラムにおいてベース領域のドーピング濃度が１×１０１８ｃｍ−３から、１×１０１９ｃｍ−３〜９×１０１９ｃｍ−３まで増加する場合を例示する。
【０１４３】
図４の（ｃ）に示されたグラフによれば、２端子垂直型１−Ｔディーラムは、ベース領域のドーピング濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加する場合、双安定（ｂｉ−ｓｔａｂｌｅ）なＩ−Ｖ特性を示し、ラッチアップが発生することによって、陽極電流区間１×１０−１３Ａと１×１０−１６Ａとの間で陽極電圧が０．４７Ｖから２．１０Ｖに増加する傾向を示すことができる。
【０１４４】
また、２端子垂直型１−Ｔディーラムは、ベース領域のドーピング濃度が１×１０１８ｃｍ−３から１×１０１９ｃｍ−３まで増加するに伴って、ｎ＋型−ｐ型−ｎ型−ｐ＋型半導体接合構造又はｐ＋型−ｎ型−ｐ型−ｎ＋型半導体接合構造において接合バリアが増加して陽極電圧（例：ラッチアップ電圧）が増加し得る。
【０１４５】
上述した具体的な実施例において、発明に含まれる構成要素は、提示された具体的な実施例によって単数又は複数で表現された。
【０１４６】
しかし、単数又は複数の表現は、説明の便宜のために提示した状況に適するように選択されたものであって、上述した実施例が単数又は複数の構成要素に制限されるものではなく、複数で表現された構成要素であっても単数で構成されてもよく、単数で表現された構成要素であっても複数で構成されてもよい。
【０１４７】
一方、発明の説明では具体的な実施例について説明したが、様々な実施例が内包する技術的思想の範囲から逸脱しない限り、様々な変形が可能であることは勿論である。
【０１４８】
したがって、本発明の範囲は、説明された実施例に限定されて定められてはならず、特許請求の範囲だけでなく、この特許請求の範囲と均等なものによって定められなければならない。
【符号の説明】
【０１４９】
１００    ２端子垂直型１−Ｔディーラム
１１０    第１タイプの高濃度陰極層
１２０    第２タイプの低濃度半導体層
１３０    第１タイプの低濃度半導体層
１４０    第２タイプの高濃度半導体層
１５０    陽極層
３１０    第１タイプの高濃度半導体層
３２０    第２タイプの低濃度半導体層
３３０    第１タイプの低濃度半導体層
３４０    第２タイプの高濃度半導体層
３５０    ビットライン
【図１】
0006810976.tif 000002
【図２】
0006810976.tif 000003
【図３】
0006810976.tif 000004
【図４】
0006810976.tif 000005