(57)【特許請求の範囲】
【請求項１】
プリドライバであって、
当該プリドライバは、第１の電界効果トランジスタ（Ｍｐｕ）を備えており、前記第１の電界効果トランジスタ（Ｍｐｕ）のソースは、前記プリドライバの電源入力ピン（ＶＰＲ）に接続されており、前記電源入力ピンは、外部電源（ＶＰＲ）に接続可能であり、
前記プリドライバは、第２の電界効果トランジスタ（Ｍｐｄ）を備えており、前記第２の電界効果トランジスタ（Ｍｐｄ）のドレインは、前記第１の電界効果トランジスタ（Ｍｐｕ）のドレインに接続されていると共に、前記プリドライバの第１の出力ピン（Ｇａｔｅ）に接続されており、前記第２の電界効果トランジスタのソースは、前記プリドライバの第２の出力ピン（Ｓｒｃｅ）に接続されており、前記第１の電界効果トランジスタ（Ｍｐｕ）及び前記第２の電界効果トランジスタ（Ｍｐｄ）は、交互にスイッチオンするように制御され、
前記プリドライバは、第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）を備えており、前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）のソースは、グラウンドに接続されており、
前記プリドライバは、逆保護回路（Ｍｒｅｖｅｒｓｅ，３０）を備えており、前記逆保護回路（Ｍｒｅｖｅｒｓｅ，３０）は、前記第２の出力ピン（Ｓｒｃｅ）と前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）のドレインとの間に位置しており、前記グラウンドから前記第２の出力ピン（Ｓｒｃｅ）への電流の流れを阻止するために使用され、
前記プリドライバは、第１の制御回路（２０）を備えており、
前記第１の制御回路（２０）は、前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）のゲートと前記第１の出力ピン（Ｇａｔｅ）とに接続されていて、
外部からの制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがハイサイドドライバとして使用されていることを示した場合に、又は、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていて、前記第１の出力ピン（Ｇａｔｅ）の電圧が電圧閾値よりも大きいことを示した場合に、
前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）をＯＦＦ状態にし、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていて、前記第１の出力ピンの電圧が前記電圧閾値以下であることを示した場合に、
前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）をＯＮ状態にする、
ために使用され、
前記第１の電界効果トランジスタ（Ｍｐｕ）の前記ソースは、前記プリドライバの第３の出力ピン（Ｂｔｓｔ）にも接続されており、
前記第１の制御回路（２０）は、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていて、前記第１の出力ピン（Ｇａｔｅ）の電圧又は前記第３の出力ピン（Ｂｔｓｔ）の電圧が前記電圧閾値よりも大きいことを示した場合に、
前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）をＯＦＦ状態にする、
ためにも使用される、
ことを特徴とするプリドライバ。
【請求項２】
前記第１の制御回路（２０）は、電圧降下回路（２２）を備えており、前記電圧降下回路（２２）の一方の端部は、前記第１の出力ピン（Ｇａｔｅ）及び前記第３の出力ピン（Ｂｔｓｔ）に接続されており、
前記第１の制御回路（２０）は、第４の電界効果トランジスタ（Ｍｃｆｇ）を備えており、前記第４の電界効果トランジスタ（Ｍｃｆｇ）のドレインは、前記電圧降下回路（２２）の他方の端部に接続されており、前記第４の電界効果トランジスタのゲートには、前記制御信号（Ｃｆｇ＿ＬＳ）が供給され、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていることを示す場合には、当該制御信号（Ｃｆｇ＿ＬＳ）はＨＩＧＨであり、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがハイサイドドライバとして使用されていることを示す場合には、当該制御信号（Ｃｆｇ＿ＬＳ）はＬＯＷであり、
前記第１の制御回路（２０）は、第５の電界効果トランジスタ（Ｍｃ）を備えており、前記第５の電界効果トランジスタ（Ｍｃ）のゲートと、ドレインと、ソースとは、前記第４の電界効果トランジスタ（Ｍｃｆｇ）のソースと、第１の電流源（Ｉ１）と、グラウンド（ＧＮＤ）とにそれぞれ接続されており、前記第５の電界効果トランジスタ（Ｍｃ）の前記ゲートと前記ソースとの間に、第１の抵抗（Ｒ２）が接続されており、
前記第１の制御回路（２０）は、ＡＮＤゲート（ＡＮＤ）を備えており、前記ＡＮＤゲート（ＡＮＤ）の一方の入力端は、前記第５の電界効果トランジスタ（Ｍｃ）の前記ドレインに接続されており、前記ＡＮＤゲートの他方の入力端には、前記制御信号（Ｃｆｇ＿ＬＳ）が供給され、前記ＡＮＤゲートの出力端は、前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）の前記ゲートに接続されている、
請求項１に記載のプリドライバ。
【請求項３】
前記電圧降下回路（２２）は、第１のダイオード（Ｄ３）を備えており、前記第１のダイオード（Ｄ３）のアノードは、前記第１の出力ピン（Ｇａｔｅ）に接続されており、
前記電圧降下回路（２２）は、第２のダイオード（Ｄ２）を備えており、前記第２のダイオード（Ｄ２）のアノードは、前記第３の出力ピン（Ｂｔｓｔ）に接続されており、
前記電圧降下回路（２２）は、少なくとも１つの直列接続されたツェナーダイオード（Ｚ１，Ｚ２）を備えており、前記少なくとも１つの直列接続されたツェナーダイオード（Ｚ１，Ｚ２）は、前記第１のダイオード（Ｄ３）及び前記第２のダイオード（Ｄ２）のそれぞれのカソードと、前記第４の電界効果トランジスタ（Ｍｃｆｇ）の前記ドレインとの間に接続されている、
請求項２に記載のプリドライバ。
【請求項４】
前記逆保護回路は、第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）を備えており、前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）のソース及びドレインは、前記第２の出力ピン（Ｓｒｃｅ）と前記第３の電界効果トランジスタ（Ｍｓｈｏｒｔ）の前記ドレインとにそれぞれ接続されており、
前記逆保護回路は、第２の制御回路（３０）を備えており、前記第２の制御回路（３０）は、前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）のゲートに接続されていて、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていることを示した場合に、
前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）をＯＮ状態にし、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがハイサイドドライバとして使用されていることを示した場合に、
前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）をＯＦＦ状態にする
ために使用される、
請求項１乃至３のいずれか一項に記載のプリドライバ。
【請求項５】
前記第２の制御回路（３０）は、第７の電界効果トランジスタ（Ｍ１）及び第８の電界効果トランジスタ（Ｍ２）を備えており、前記第７の電界効果トランジスタ（Ｍ１）及び前記第８の電界効果トランジスタ（Ｍ２）のそれぞれのゲートは、相互に接続されており、かつ、前記第７の電界効果トランジスタ（Ｍ１）のドレインに接続されており、前記第７の電界効果トランジスタ（Ｍ１）及び前記第８の電界効果トランジスタ（Ｍ２）のそれぞれのソースは、前記電源入力ピン（ＶＰＲ）に接続されており、前記第８の電界効果トランジスタ（Ｍ２）のドレインは、前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）の前記ゲートに接続されており、
前記第２の制御回路（３０）は、第９の電界効果トランジスタ（Ｍ３）を備えており、前記第９の電界効果トランジスタ（Ｍ３）のドレインは、前記第７の電界効果トランジスタ（Ｍ１）の前記ドレインに接続されており、前記第９の電界効果トランジスタのソースは、第２の電流源（Ｉ２）に接続されており、前記第９の電界効果トランジスタのゲートには、前記制御信号（Ｃｆｇ＿ＬＳ）が供給され、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがローサイドドライバとして使用されていることを示す場合には、当該制御信号（Ｃｆｇ＿ＬＳ）はＨＩＧＨであり、
前記制御信号（Ｃｆｇ＿ＬＳ）が、前記プリドライバがハイサイドドライバとして使用されていることを示す場合には、当該制御信号（Ｃｆｇ＿ＬＳ）はＬＯＷであり、
前記第２の制御回路（３０）は、第２の抵抗（Ｒ１）を備えており、前記第２の抵抗（Ｒ１）は、前記第６の電界効果トランジスタ（Ｍｒｅｖｅｒｓｅ）の前記ゲートと前記ソースとの間に接続されている、
請求項４に記載のプリドライバ。
【請求項６】
前記第２の電界効果トランジスタ（Ｍｐｄ）は、分離されたＮ型リングを有する電界効果トランジスタである、
請求項１に記載のプリドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、集積回路の分野に関し、特にプリドライバに関する。
【背景技術】
【０００２】
背景技術
プリドライバは、多くの分野において広く使用されている基本的な回路である。図１Ａに示されるように、プリドライバは、２つの電界効果トランジスタＭｐｕ及びＭｐｄを備えており、これら２つの電界効果トランジスタＭｐｕ及びＭｐｄは、相互に接続されたドレインを有し、かつ、交互にスイッチオンし、プリドライバは、１つの電源入力ピンＶＰＲと、３つの出力ピンＢｔｓｔ，Ｇａｔｅ及びＳｒｃｅとを有する。プリドライバを、一般に、ローサイドドライバ又はハイサイドドライバとして使用するために構成することができる。
【０００３】
プリドライバは、車両において、バッテリによる負荷の駆動を制御するために使用され得る。図１Ｂに示されるシナリオは、ハイサイドドライバとして使用されるプリドライバである。すなわち、車両におけるバッテリＶＢＡＴによる負荷Ｌｌｏａｄの駆動が、電界効果トランジスタＭｐｏｗｅｒを制御することにより制御される。図１Ｂのシナリオにおいては、プリドライバの動作中に、出力ピンＧａｔｅ及びＳｒｃｅが負電圧（−７Ｖ）となる状況が発生する。分離されたＮ型リングを有する電界効果トランジスタだけが負電圧に耐久することができるので、既存のプリドライバにおける電界効果トランジスタＭｐｄは、一般に、分離されたＮ型リングを有する電界効果トランジスタである。
【０００４】
図１Ｃに示されるシナリオは、ローサイドドライバとして使用されるプリドライバである。すなわち、車両におけるバッテリＶＢＡＴによる負荷Ｌｌｏａｄの駆動が、電界効果トランジスタＭｐｏｗｅｒを制御することにより制御される。図１Ｃのシナリオにおいては、障害が発生して、プリドライバの出力ピンＧａｔｅがバッテリＶＢＡＴに短絡されると、プリドライバの出力ピンＧａｔｅとＳｒｃｅとの間の電圧が３６Ｖとなる。すなわち、このことは、プリドライバの電界効果トランジスタＭｐｄが、３６Ｖの最大電圧に耐久可能であることを必要とする。しかしながら、分離されたＮ型リングを有する電界効果トランジスタは、一般に、２０Ｖの最大電圧にしか耐久することができず、既存のプリドライバにおける電界効果トランジスタＭｐｄは、分離されたＮ型リングを有する電界効果トランジスタであるので、既存のプリドライバは、比較的大きな電圧に耐久するという要件を満たすことができない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明の内容
従来技術における上述の欠点に鑑みて、本発明の実施形態は、比較的大きな電圧に耐久することができるプリドライバを提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態によるプリドライバは、第１の電界効果トランジスタを備えており、第１の電界効果トランジスタのソースは、プリドライバの電源入力ピンに接続されており、電源入力ピンは、外部電源に接続可能であり、プリドライバは、第２の電界効果トランジスタを備えており、第２の電界効果トランジスタのドレインは、第１の電界効果トランジスタのドレインに接続されていると共に、プリドライバの第１の出力ピンに接続されており、第２の電界効果トランジスタのソースは、プリドライバの第２の出力ピンに接続されており、第１の電界効果トランジスタ及び第２の電界効果トランジスタは、交互にスイッチオンするように制御され、プリドライバは、第３の電界効果トランジスタを備えており、第３の電界効果トランジスタのソースは、グラウンドに接続されており、プリドライバは、逆保護回路を備えており、逆保護回路は、第２の出力ピンと、第３の電界効果トランジスタのドレインとの間に位置しており、グラウンドから第２の出力ピンへの電流の流れを阻止するために使用され、プリドライバは、第１の制御回路を備えており、第１の制御回路は、第３の電界効果トランジスタのゲートと、第１の出力ピンとに接続されていて、外部からの制御信号が、プリドライバがハイサイドドライバとして使用されていることを示した場合に、又は、制御信号が、プリドライバがローサイドドライバとして使用されていて、第１の出力ピンの電圧が電圧閾値よりも大きいことを示した場合に、第３の電界効果トランジスタをＯＦＦ状態にし、制御信号が、プリドライバがローサイドドライバとして使用されていて、第１の出力ピンの電圧が電圧閾値以下であることを示した場合に、第３の電界効果トランジスタをＯＮ状態にするために使用される、ことを特徴とする。
【０００７】
上記の説明から、プリドライバがローサイドドライバとして構成されていて、第１の出力ピンの電圧が電圧閾値よりも大きい場合に、第１の出力ピンの電圧は、第２の電界効果トランジスタ単独ではなく、第２の電界効果トランジスタと第３の電界効果トランジスタとによって共同で耐久されることとなり、これによって、プリドライバは、第３の電界効果トランジスタを含んでいることが理由で、より大きな電圧に耐久することが可能となるということが分かる。
【０００８】
添付の図面の説明
本発明の特徴、特性、利点及び利益は、添付の図面を参照する以下の詳細な説明を通して明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１Ａ】既存のプリドライバの概略図である。
【図１Ｂ】ハイサイドドライバとして使用される既存のプリドライバの概略図である。
【図１Ｃ】ローサイドドライバとして使用される既存のプリドライバの概略図である。
【図２】本発明の１つの実施形態によるプリドライバの概略図である。
【発明を実施するための形態】
【００１０】
特定の実施形態
本発明の種々の実施形態を、添付の図面を参照しながら、以下に詳細に説明する。
【００１１】
図２は、本発明の１つの実施形態によるプリドライバの概略図を示す。図２に示されるように、プリドライバ１０は、電界効果トランジスタＭｐｕ，Ｍｐｄ，Ｍｒｅｖｅｒｓｅ及びＭｓｈｏｒｔと、制御回路２０及び３０とを含むことができる。電界効果トランジスタＭｐｄは、分離されたＮ型リングを有する電界効果トランジスタである。
【００１２】
電界効果トランジスタＭｐｕのソースＳは、プリドライバ１０の電源入力ピンＶＰＲと、出力ピンＢｔｓｔとに接続されており、電界効果トランジスタＭｐｕのドレインＤは、電界効果トランジスタＭｐｄのドレインＤに接続されていると共に、プリドライバ１０の出力ピンＧａｔｅに接続されている。電界効果トランジスタＭｐｄのソースＳは、電界効果トランジスタＭｒｅｖｅｒｓｅのソースＳに接続されていると共に、プリドライバ１０の出力ピンＳｒｃｅに接続されている。電界効果トランジスタＭｒｅｖｅｒｓｅのドレインＤは、電界効果トランジスタＭｓｈｏｒｔのドレインＤに接続されており、電界効果トランジスタＭｓｈｏｒｔのソースＳは、グラウンドＧＮＤに接続されている。電界効果トランジスタＭｐｕ及びＭｐｄのゲートＧには、制御信号が供給され、これによって、電界効果トランジスタＭｐｕ及びＭｐｄは、交互にスイッチオンするように制御される。
【００１３】
制御回路２０は、電界効果トランジスタＭｓｈｏｒｔのゲートＧと、出力ピンＢｔｓｔ及びＧａｔｅとに接続されていて、外部からの制御信号Ｃｆｇ＿ＬＳが、プリドライバ１０がハイサイドドライバとして使用されていることを示した場合に、又は、制御信号Ｃｆｇ＿ＬＳが、プリドライバ１０がローサイドドライバとして使用されていて、出力ピンＧａｔｅ又はＢｔｓｔの電圧が電圧閾値ＴＨよりも大きいことを示した場合に、電界効果トランジスタＭｓｈｏｒｔをＯＦＦ状態にし、制御信号Ｃｆｇ＿ＬＳが、プリドライバ１０がローサイドドライバとして使用されていて、出力ピンＧａｔｅ及びＢｔｓｔの電圧が両方とも電圧閾値ＴＨ以下であることを示した場合に、電界効果トランジスタＭｓｈｏｒｔをＯＮ状態にするために使用される。１つの態様においては、プリドライバ１０がローサイドドライバとして使用されていることを示すために、ＨＩＧＨ制御信号Ｃｆｇ＿ＬＳが使用され、プリドライバ１０がハイサイドドライバとして使用されていることを示すために、ＬＯＷ制御信号Ｃｆｇ＿ＬＳが使用される。ここでは、電圧閾値ＴＨの選択は、出力ピンＧａｔｅ又はＢｔｓｔの電圧が電圧閾値ＴＨよりも大きい場合に、このことによって、電界効果トランジスタＭｐｄが耐久しようする電圧が、この電界効果トランジスタＭｐｄの耐久可能な最大電圧に到達する可能性がある、ということが意味されるように、適当な値を有するように実施される。
【００１４】
制御回路３０は、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧに接続されていて、制御信号Ｃｆｇ＿ＬＳが、プリドライバ１０がローサイドドライバとして使用されていることを示した場合に、電界効果トランジスタＭｒｅｖｅｒｓｅをＯＮ状態にし、制御信号Ｃｆｇ＿ＬＳが、プリドライバ１０がハイサイドドライバとして使用されていることを示した場合に、電界効果トランジスタＭｒｅｖｅｒｓｅをＯＦＦ状態にするために使用される。
【００１５】
１つの態様においては、制御回路２０は、電圧降下回路２２と、電界効果トランジスタＭｃｆｇ及びＭｃと、抵抗Ｒ２と、電流源Ｉ１と、ＡＮＤゲートとを含むことができる。
【００１６】
電圧降下回路２２の一方の端部は、出力ピンＧａｔｅ及びＢｔｓｔに接続されており、電圧降下回路２２の他方の端部は、電界効果トランジスタＭｃｆｇのドレインＤに接続されている。
【００１７】
電界効果トランジスタＭｃｆｇのソースＳは、電界効果トランジスタＭｃのゲートＧに接続されており、電界効果トランジスタＭｃｆｇのゲートＧには、制御信号Ｃｆｇ＿ＬＳが供給される。
【００１８】
電界効果トランジスタＭｃのソースＳは、グラウンドＧＮＤに接続されており、電界効果トランジスタＭｃのドレインＤは、電流源Ｉ１と、ＡＮＤゲートの入力端とに接続されている。抵抗Ｒ２は、電界効果トランジスタＭｃのゲートＧとソースＳとの間に接続されている。
【００１９】
ＡＮＤゲートの他方の入力端には、制御信号Ｃｆｇ＿ＬＳが供給され、ＡＮＤゲートの出力端は、電界効果トランジスタＭｓｈｏｒｔのゲートＧに接続されている。
【００２０】
１つの態様においては、電圧降下回路２２は、ダイオードＤ２及びＤ３と、ツェナーダイオードＺ１及びＺ２とを含むことができる。ダイオードＤ２及びＤ３のアノードは、出力ピンＢｔｓｔ及びＧａｔｅにそれぞれ接続されており、ダイオードＤ２及びＤ３のカソードは、相互に接続されており、かつ、相互にツェナーダイオードＺ１のカソードに接続されている。ツェナーダイオードＺ１のアノードは、ツェナーダイオードＺ２のカソードに接続されており、ツェナーダイオードＺ２のアノードは、電界効果トランジスタＭｃｆｇのドレインＤに接続されている。ここでは、ツェナーダイオードＺ１及びＺ２は、それぞれ電圧を、例えば約５Ｖで安定化させることができる。
【００２１】
１つの態様においては、制御回路３０は、電界効果トランジスタＭ１，Ｍ２及びＭ３と、電流源Ｉ２と、抵抗Ｒ１とを含むことができる。
【００２２】
電界効果トランジスタＭ１及びＭ２のソースＳは、電源入力ピンＶＰＲに接続されており、電界効果トランジスタＭ１及びＭ２のゲートＧは、相互に接続されており、かつ、電界効果トランジスタＭ１のドレインＤに接続されている。電界効果トランジスタＭ２のドレインＤは、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧに接続されている。
【００２３】
電界効果トランジスタＭ３のドレインＤは、電界効果トランジスタＭ１のドレインＤに接続されており、電界効果トランジスタＭ３のソースＳは、電流源Ｉ２に接続されており、電界効果トランジスタＭ３のゲートＧには、制御信号Ｃｆｇ＿ＬＳが供給される。
【００２４】
抵抗Ｒ１は、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧとソースＳとの間に接続されている。
【００２５】
電界効果トランジスタＭｒｅｖｅｒｓｅと、制御回路３０とが、プリドライバ１０の逆保護回路を形成しており、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを阻止している。
【００２６】
プリドライバ１０の動作原理を以下に説明する。
【００２７】
プリドライバ１０をハイサイドドライバとして構成すべき場合には、制御信号Ｃｆｇ＿ＬＳは、ＬＯＷに設定される。この場合には、電界効果トランジスタＭ３及びＭｃｆｇのゲートＧと、ＡＮＤゲートの入力端の一方とに、ＬＯＷ制御信号Ｃｆｇ＿ＬＳが供給される。
【００２８】
制御回路２０において、ＡＮＤゲートの入力端の一方にＬＯＷ制御信号Ｃｆｇ＿ＬＳが供給されると、ＡＮＤゲートの出力端は、ＡＮＤゲートの他方の入力端がＨＩＧＨレベルを受信するかＬＯＷレベルを受信するかにかかわらず、電界効果トランジスタＭｓｈｏｒｔのゲートＧにＬＯＷレベルを出力し、これによって、電界効果トランジスタＭｓｈｏｒｔがＯＦＦ状態になる。
【００２９】
制御回路３０において、電界効果トランジスタＭ３のゲートＧにＬＯＷ制御信号Ｃｆｇ＿ＬＳが供給されると、電界効果トランジスタＭ３がＯＦＦ状態になり、これによって、電界効果トランジスタＭ１を通って流れる電流がゼロになる。この場合には、電界効果トランジスタＭ１及びＭ２のカレントミラー作用に起因して、電界効果トランジスタＭ２を通って流れる電流がゼロになり、したがって、抵抗Ｒ１を通って流れる電流もゼロになり、これによって、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧとソースＳと間の電圧がゼロになる。すなわち、このことは、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧにＬＯＷレベルが供給されることと同等であり、これによって、電界効果トランジスタＭｒｅｖｅｒｓｅがＯＦＦ状態になる。
【００３０】
明らかに、プリドライバ１０がハイサイドドライバとして構成されている場合には、電界効果トランジスタＭｓｈｏｒｔ及びＭｒｅｖｅｒｓｅは、両方ともＯＦＦ状態である。プリドライバ１０の出力ピンＧａｔｅ及びＳｒｃｅが負電圧（例えば−７Ｖ）になると、グラウンドＧＮＤから出力ピンＳｒｃｅへの電圧降下が生じる。しかしながら、電界効果トランジスタＭｒｅｖｅｒｓｅは、ＯＦＦ状態である場合、アノードとカソードとがそれぞれ出力ピンＳｒｃｅとグラウンドＧＮＤとを指しているダイオードと同等であるので、グラウンドＧＮＤから出力ピンＳｒｃｅへの電圧降下が、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを引き起こすことはあり得ない。すなわち、ＯＦＦ状態にある電界効果トランジスタＭｒｅｖｅｒｓｅは、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを阻止し、したがって、プリドライバ１０がハイサイドドライバとして構成されている場合に、電界効果トランジスタＭｒｅｖｅｒｓｅと、電界効果トランジスタＭｒｅｖｅｒｓｅの制御回路３０とが、プリドライバ１０に対する逆保護作用を有する。
【００３１】
プリドライバ１０をローサイドドライバとして構成すべき場合には、制御信号Ｃｆｇ＿ＬＳは、ＨＩＧＨに設定される。この場合には、電界効果トランジスタＭ３及びＭｃｆｇのゲートＧと、ＡＮＤゲートの入力端の一方とに、ＨＩＧＨ制御信号Ｃｆｇ＿ＬＳが供給される。
【００３２】
制御回路２０において、電界効果トランジスタＭｃｆｇのゲートＧにＨＩＧＨ制御信号Ｃｆｇ＿ＬＳが供給されると、電界効果トランジスタＭｃｆｇがＯＮ状態になり、これによって、ダイオードＤ２及びＤ３と、ツェナーダイオードＺ１及びＺ２と、電界効果トランジスタＭｃｆｇと、Ｒ２とによって形成される回路を通って電流が流れ、これに応じて、Ｒ２の両端で電圧降下が発生する。すなわち、この電圧降下は、電界効果トランジスタＭｃのゲートＧとソースＳとの間のＶＧＳ実際電圧である。出力ピンＧａｔｅ及びＢｔｓｔの電圧が両方とも電圧閾値ＴＨに到達していない場合には、電界効果トランジスタＭｃのＶＧＳ実際電圧（すなわち、Ｒ２の両端での電圧降下）は、電界効果トランジスタＭｃのＶＧＳスイッチオン電圧よりも小さい。すなわち、このことは、電界効果トランジスタＭｃのゲートＧにＬＯＷレベルが供給されることと同等であり、これによって、電界効果トランジスタＭｃがＯＦＦ状態になる。電界効果トランジスタＭｃがＯＦＦ状態である場合には、電界効果トランジスタＭｃのドレインＤは、ＨＩＧＨレベルであり、したがって、電界効果トランジスタＭｃのドレインＤは、ＡＮＤゲートの他方の入力端にＨＩＧＨレベルを供給する。この場合には、ＡＮＤゲートの２つの入力端には両方ともＨＩＧＨレベルが供給され、これによって、ＡＮＤゲートは、ＡＮＤゲートの出力端を介して電界効果トランジスタＭｓｈｏｒｔのゲートＧにＨＩＧＨレベルを供給し、したがって、電界効果トランジスタＭｓｈｏｒｔは、ＯＮ状態になる。
【００３３】
制御回路２０において、電界効果トランジスタＭ３のゲートＧにＨＩＧＨ制御信号Ｃｆｇ＿ＬＳが供給されると、電界効果トランジスタＭ３がＯＮ状態になり、これによって、電界効果トランジスタＭ１を通って電流ＤＬが流れる。この場合には、電界効果トランジスタＭ１及びＭ２のカレントミラー作用に起因して、電界効果トランジスタＭ２を通って流れる電流ＤＬも存在し、電流ＤＬは、抵抗Ｒ１も通って流れる。これによって、抵抗Ｒ１の両端で電圧降下が発生する。すなわち、この電圧降下は、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧとソースＳとの間のＶＧＳ実際電圧であり、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧとソースＳとの間のＶＧＳスイッチオン電圧よりも大きい。このことは、電界効果トランジスタＭｒｅｖｅｒｓｅのゲートＧにＨＩＧＨレベルが供給されることと同等であり、これによって、電界効果トランジスタＭｒｅｖｅｒｓｅがＯＮ状態になる。
【００３４】
明らかに、プリドライバ１０がローサイドドライバとして構成されていて、出力ピンＧａｔｅ及びＢｔｓｔの電圧が両方とも電圧閾値ＴＨに到達していない場合には、電界効果トランジスタＭｓｈｏｒｔ及びＭｒｅｖｅｒｓｅは、両方ともＯＮ状態である。
【００３５】
例えば、障害などに起因して、出力ピンＧａｔｅ及び／又はＢｔｓｔの電圧が電圧閾値ＴＨよりも大きくなると、ダイオードＤ２及びＤ３と、ツェナーダイオードＺ１及びＺ２と、電界効果トランジスタＭｃｆｇと、Ｒ２とによって形成される回路を通って流れる電流が増加し、これによって、Ｒ２の両端での電圧降下（すなわち、電界効果トランジスタＭｃのゲートＧとソースＳとの間のＶＧＳ実際電圧）が増加し、電界効果トランジスタＭｃのＶＧＳスイッチオン電圧よりも大きくなる。すなわち、このことは、電界効果トランジスタＭｃのゲートＧにＨＩＧＨレベルが供給されることと同等であり、これによって、電界効果トランジスタＭｃがＯＮ状態になる。電界効果トランジスタＭｃがＯＮ状態である場合には、電界効果トランジスタＭｃのドレインＤは、ＬＯＷレベルであり、したがって、電界効果トランジスタＭｃのドレインＤは、ＡＮＤゲートの他方の入力端にＬＯＷレベルを供給する。この場合には、ＡＮＤゲートの入力端の一方にＨＩＧＨ制御信号Ｃｆｇ＿ＬＳが供給されたとしても、ＡＮＤゲートは、ＬＯＷレベルを出力し、このＬＯＷレベルを電界効果トランジスタＭｓｈｏｒｔのゲートＧに供給し、これによって、電界効果トランジスタＭｓｈｏｒｔがＯＦＦ状態になる。
【００３６】
したがって、プリドライバ１０がローサイドドライバとして構成されていて、出力ピンＧａｔｅ及び／又はＢｔｓｔの電圧が電圧閾値ＴＨよりも大きい場合に、出力ピンＧａｔｅ及びＢｔｓｔの電圧は、電界効果トランジスタＭｐｄ単独ではなく、電界効果トランジスタＭｐｄとＭｓｈｏｒｔとによって共同で耐久されることとなり、これによって、プリドライバ１０は、より大きな電圧に耐久することが可能となる。
【００３７】
上記の説明から、本実施形態におけるプリドライバ１０は、電界効果トランジスタＭｓｈｏｒｔを含んでいることが理由で、より大きな電圧に耐久することが可能であり、それと同時に、電界効果トランジスタＭｒｅｖｅｒｓｅを含んでいることが理由で、逆保護能力を有するということが分かる。
【００３８】
他の変形形態
本発明の他の実施形態において、電源入力ピンＶＰＲに接続された外部電源にプリドライバ１０の電流が逆流することを阻止し、これによって外部電源への損傷を阻止するために、プリドライバ１０が、電源入力ピンＶＰＲと電界効果トランジスタＭｐｕとの間に接続されたダイオードＤ１を含むこともでき、及び／又は、電源入力ピンＶＰＲと制御回路３０との間に接続されたダイオードＤ４を含むこともできるということを、当業者は理解すべきである。
【００３９】
上記の実施形態においては、制御回路３０が、電界効果トランジスタＭ１，Ｍ２及びＭ３と、電流源Ｉ２と、抵抗Ｒ１とによって形成されているが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、制御回路３０を、他の適当な方法で実現することもできる。
【００４０】
上記の実施形態においては、電界効果トランジスタＭｒｅｖｅｒｓｅと、制御回路３０とが、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを阻止するためのプリドライバ１０の逆保護回路を形成しているが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを阻止するためのプリドライバ１０の逆保護回路として機能させるために、例えば、電界効果トランジスタＭｒｅｖｅｒｓｅと、制御回路３０との代わりに、ダイオードを使用することも可能であろう。この場合には、出力ピンＳｒｃｅと、電界効果トランジスタＭｓｈｏｒｔのドレインとが、ダイオードのアノード及びカソードにそれぞれ接続されており、このダイオードは、グラウンドＧＮＤから出力ピンＳｒｃｅへの電流の流れを阻止するためのプリドライバ１０の逆保護回路として機能する。
【００４１】
上記の実施形態においては、電圧降下回路２２が２つのダイオードＤ２及びＤ３と、２つのツェナーダイオードＺ１及びＺ２とから形成されているが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、電圧降下回路２２は、１つ又は３つ以上のツェナーダイオードを含んでもよいし、又は、電圧降下回路２２は、ダイオードＤ２及びＤ３を含まなくてもよい。
【００４２】
上記の実施形態においては、制御回路２０が電界効果トランジスタＭｃｆｇを含んでいるが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、制御回路２０は、電界効果トランジスタＭｃｆｇを含まなくてもよい。
【００４３】
上記の実施形態においては、プリドライバ１０が出力ピンＢｔｓｔを含んでいるが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、プリドライバ１０は、出力ピンＢｔｓｔを含まなくてもよい。
【００４４】
上記の実施形態においては、電界効果トランジスタＭｐｄは、分離されたＮ型リングを有する電界効果トランジスタであるが、本発明がこれに限定されないことを当業者は理解すべきである。本発明の他の実施形態においては、電界効果トランジスタＭｐｄは、他の適当な種類の電界効果トランジスタであってもよい。
【００４５】
本発明の１つの実施形態は、プリドライバであって、当該プリドライバは、第１の電界効果トランジスタを備えており、第１の電界効果トランジスタのソースは、プリドライバの電源入力ピンに接続されており、電源入力ピンは、外部電源に接続可能であり、プリドライバは、第２の電界効果トランジスタを備えており、第２の電界効果トランジスタのドレインは、第１の電界効果トランジスタのドレインに接続されていると共に、プリドライバの第１の出力ピンに接続されており、第２の電界効果トランジスタのソースは、プリドライバの第２の出力ピンに接続されており、第１の電界効果トランジスタ及び第２の電界効果トランジスタは、交互にスイッチオンするように制御され、プリドライバは、第３の電界効果トランジスタを備えており、第３の電界効果トランジスタのソースは、グラウンドに接続されており、プリドライバは、逆保護回路を備えており、逆保護回路は、第２の出力ピンと、第３の電界効果トランジスタのドレインとの間に位置しており、グラウンドから第２の出力ピンへの電流の流れを阻止するために使用され、プリドライバは、第１の制御回路を備えており、第１の制御回路は、第３の電界効果トランジスタのゲートと、第１の出力ピンとに接続されていて、外部からの制御信号が、プリドライバがハイサイドドライバとして使用されていることを示した場合に、又は、制御信号が、プリドライバがローサイドドライバとして使用されていて、第１の出力ピンの電圧が電圧閾値よりも大きいことを示した場合に、第３の電界効果トランジスタをＯＦＦ状態にし、制御信号が、プリドライバがローサイドドライバとして使用されていて、第１の出力ピンの電圧が電圧閾値以下であることを示した場合に、第３の電界効果トランジスタをＯＮ状態にするために使用される、プリドライバを提供する。
【００４６】
第１の態様においては、第１の電界効果トランジスタのソースは、プリドライバの第３の出力ピンにも接続されており、第１の制御回路は、制御信号が、プリドライバがローサイドドライバとして使用されていて、第１の出力ピンの電圧又は第３の出力ピンの電圧が電圧閾値よりも大きいことを示した場合に、第３の電界効果トランジスタをＯＦＦ状態にするためにも使用される。
【００４７】
第２の態様においては、第１の制御回路は、電圧降下回路を備えており、電圧降下回路の一方の端部は、第１の出力ピン及び第３の出力ピンに接続されており、第１の制御回路は、第４の電界効果トランジスタを備えており、第４の電界効果トランジスタのドレインは、電圧降下回路の他方の端部に接続されており、第４の電界効果トランジスタのゲートには、制御信号が供給され、制御信号が、プリドライバがローサイドドライバとして使用されていることを示す場合には、当該制御信号はＨＩＧＨであり、制御信号が、プリドライバがハイサイドドライバとして使用されていることを示す場合には、当該制御信号はＬＯＷであり、第１の制御回路は、第５の電界効果トランジスタを備えており、第５の電界効果トランジスタのゲートと、ドレインと、ソースとは、第４の電界効果トランジスタのソースと、第１の電流源と、グラウンドとにそれぞれ接続されており、第５の電界効果トランジスタのゲートとソースとの間に、第１の抵抗が接続されており、第１の制御回路は、ＡＮＤゲートを備えており、ＡＮＤゲートの一方の入力端は、第５の電界効果トランジスタのドレインに接続されており、ＡＮＤゲートの他方の入力端には、制御信号が供給され、ＡＮＤゲートの出力端は、第３の電界効果トランジスタのゲートに接続されている。
【００４８】
第３の態様においては、電圧降下回路は、第１のダイオードを備えており、第１のダイオードのアノードは、第１の出力ピンに接続されており、電圧降下回路は、第２のダイオードを備えており、第２のダイオードのアノードは、第３の出力ピンに接続されており、電圧降下回路は、少なくとも１つの直列接続されたツェナーダイオードを備えており、少なくとも１つの直列接続されたツェナーダイオードは、第１のダイオード及び第２のダイオードのそれぞれのカソードと、第４の電界効果トランジスタのドレインとの間に接続されている。
【００４９】
第４の態様においては、逆保護回路は、第６の電界効果トランジスタを備えており、第６の電界効果トランジスタのソース及びドレインは、第２の出力ピンと、第３の電界効果トランジスタのドレインとにそれぞれ接続されており、逆保護回路は、第２の制御回路を備えており、第２の制御回路は、第６の電界効果トランジスタのゲートに接続されていて、制御信号が、プリドライバがローサイドドライバとして使用されていることを示した場合に、第６の電界効果トランジスタをＯＮ状態にし、制御信号が、プリドライバがハイサイドドライバとして使用されていることを示した場合に、第６の電界効果トランジスタをＯＦＦ状態にするために使用される。
【００５０】
第５の態様においては、第２の制御回路は、第７の電界効果トランジスタ及び第８の電界効果トランジスタを備えており、第７の電界効果トランジスタ及び第８の電界効果トランジスタのそれぞれのゲートは、相互に接続されており、かつ、第７の電界効果トランジスタのドレインに接続されており、第７の電界効果トランジスタ及び第８の電界効果トランジスタのそれぞれのソースは、電源入力ピンに接続されており、第８の電界効果トランジスタのドレインは、第６の電界効果トランジスタのゲートに接続されており、第２の制御回路は、第９の電界効果トランジスタを備えており、第９の電界効果トランジスタのドレインは、第７の電界効果トランジスタのドレインに接続されており、第９の電界効果トランジスタのソースは、第２の電流源に接続されており、第９の電界効果トランジスタのゲートには、制御信号が供給され、制御信号が、プリドライバがローサイドドライバとして使用されていることを示す場合には、当該制御信号はＨＩＧＨであり、制御信号が、プリドライバがハイサイドドライバとして使用されていることを示す場合には、当該制御信号はＬＯＷであり、第２の制御回路は、第２の抵抗を備えており、第２の抵抗は、第６の電界効果トランジスタのゲートとソースとの間に接続されている。
【００５１】
第６の態様においては、第２の電界効果トランジスタは、分離されたＮ型リングを有する電界効果トランジスタである。
【００５２】
当業者は、本発明の本質から逸脱することなく、本発明において開示された全ての実施形態に対して種々の変更、修正及び／又は調整を実施し得ることを理解するであろう。すなわち、全てのそのような変更、修正及び／又は調整は、本発明の保護範囲内に含まれている。したがって、本発明の保護範囲は、添付の特許請求の範囲によって規定されている。
【図１Ａ】
0006896115.tif 000002
【図１Ｂ】
0006896115.tif 000003
【図１Ｃ】
0006896115.tif 000004
【図２】
0006896115.tif 000005