(57)【特許請求の範囲】
【請求項１】
電極、半導体層、および絶縁層が積層されることによりそれぞれ形成される複数のパッドセルを備え、正極側アームのスイッチング回路および負極側アームのスイッチング回路を構成する半導体装置であって、
正極側の入力配線が接続される入力電極と、
外部への出力配線が接続される出力電極と、
前記パッドセル内に形成され、前記正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、
前記パッドセル内に形成され、前記負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層と、
前記上アーム層と前記下アーム層との間に設けられ、前記パッドセルの出力を取り出すパッドセル出力部とを備え、
前記上アーム層は、前記下アーム層の下方に配置されており、前記下アーム層の最下層と前記上アーム層の最上層とが、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記下アーム層は、上方から見たときの投影面積について、前記投影面積が前記上アーム層の前記投影面積よりも小さく、
前記パッドセル出力部は、前記下アーム層の周囲に形成される空隙に配置され、前記上アーム層と電気的に接続された電極を有する請求項１に記載の半導体装置。
【請求項３】
前記下アーム層の最下層と前記上アーム層の最上層とは、直接接触することにより電気的に接続されている請求項２に記載の半導体装置。
【請求項４】
前記上アーム用ゲートおよび前記下アーム用ゲートは、前記半導体装置の基板の面方向についての中心位置が一致している請求項２または３に記載の半導体装置。
【請求項５】
前記パッドセルは、最上層に前記入力電極を備える入力パッドセルと、最上層に前記出力電極を備える出力パッドセルを含む請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記パッドセルは、最上層に絶縁層を備える絶縁パッドセルをさらに含み、前記絶縁パッドセルは、前記入力パッドセルと前記出力パッドセルの間に配置されている請求項５に記載の半導体装置。
【請求項７】
前記正極側アームのスイッチング回路および負極側アームのスイッチング回路は、それぞれ、ダイオードを逆並列に接続したＭＯＳＦＥＴである請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記正極側アームのスイッチング回路および前記負極側アームのスイッチング回路は、１０ｋＨｚ以上のスイッチング周波数で駆動される請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置および電力変換装置に関するものである。
【背景技術】
【０００２】
電動化車両、例えばハイブリッド車両（ＨＶ）、プラグインハイブリッド車（ＰＨＶ、ＰＨＥＶ）、電気自動車（ＥＶ）および燃料電池車（ＦＣＶ）などの開発が近年活発に進められている。これらの電動化車両を駆動する駆動用モーターは、バッテリー電源電圧を昇圧するコンバーター、および昇圧された直流電圧を交流に変換するインバーターなどの電力変換装置が搭載されているが、近年は電力変換装置を含む電源ユニットの小型化、高出力化、低損失化が求められている。このため、上記のような電力変換装置に使用される半導体装置も小型化等が求められている。そこで、電力用半導体装置において、上下アームそれぞれに対応する２つの半導体チップを上下方向に間隔を空けて配置し、それぞれの半導体チップに接続される正極側の配線と負極側の配線とを上下に向かい合わせて重ね合わせることにより、小型化およびインダクタンスの低減を図ることが提案されている（例えば、特許文献１参照）。ここで、インダクタンスの低減は、低損失化に繋がるとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９４１７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される半導体装置は上下アームを別々の半導体チップで構成するため、構造が複雑になり製造コストが増加してしまう虞がある。すなわち、上アームの半導体チップおよび下アームの半導体チップをそれぞれ用意する必要があり、さらに、半導体チップと主回路の接続において、上下の半導体チップのそれぞれを主回路の端子に接合するなどの工程が生じる。また、高出力の半導体装置の場合には半導体チップの過熱を防ぐための冷却器が必要となるが、特許文献１のような半導体装置の場合、半導体チップを冷却するための冷却器も上下の半導体チップそれぞれに設ける必要がある。このように、半導体チップを上下に分けることは構成が複雑となる面があり、これに伴う工程の増加およびコストの増加が発生する虞がある。
【０００５】
本願は、上記のような課題を解決するための技術を開示するものであり、簡単な構成で小型化および低損失化を実現することができる半導体装置および電力変換装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本願に開示される半導体装置は、電極、半導体層、および絶縁層が積層されることによりそれぞれ形成される複数のパッドセルを備え、正極側アームのスイッチング回路および負極側アームのスイッチング回路を構成する半導体装置であって、正極側の入力配線が接続される入力電極と、外部への出力配線が接続される出力電極と、パッドセル内に形成され、正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、パッドセル内に形成され、負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層と、上アーム層と下アーム層との間に設けられ、パッドセルの出力を取り出すパッドセル出力部とを備え、上アーム層は、下アーム層の下方に配置されており、下アーム層の最下層と上アーム層の最上層とが、互いに電気的に接続されているものである。
【発明の効果】
【０００７】
本願に開示される半導体装置および電力変換装置によれば、簡単な構成で小型化および低損失化を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１における半導体チップの構成を示す斜視図である。
【図２】実施の形態１における半導体チップの構成を示す平面図である。
【図３Ａ】図２におけるＡ−Ａ断面図である。
【図３Ｂ】図２におけるＢ−Ｂ断面図である。
【図４】実施の形態１に係る出力パッドセルの構成を示す分解斜視図である。
【図５】実施の形態１に係る入力パッドセルの構成を示す分解斜視図である。
【図６】実施の形態１に係る絶縁パッドセルの構成を示す分解斜視図である。
【図７】実施の形態１における半導体装置を示す等価回路図である。
【図８】実施の形態２に係る電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
実施の形態１を図１から図７に基づいて説明する。本願の半導体装置は、図７の等価回路図によって示される。図７に示されるスイッチング回路は、平滑用のコンデンサ１３０を介して入力側から入力される入力電力に対して所定のスイッチング動作を行い、所定の出力電力を出力端子１６０から出力する。図中ではＰで示す正極側に上アームのスイッチング回路１４１が接続され、Ｎで示す負極側に下アームのスイッチング回路１５１が接続されている。本願の半導体装置は、２つのスイッチング回路１４１、１５１を直列に接続したスイッチング回路に相当する。
【００１０】
上アームのスイッチング回路１４１は、正極側にドレイン１４５、負極側にソース１４６を有するＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１４３をスイッチング素子として備える。ＭＯＳＦＥＴ１４３のゲート１４２は、制御回路（図示なし）に接続されており、この制御回路を介してゲート１４２に送信される制御信号によってＭＯＳＦＥＴ１４３のオン／オフが切り替えられる。ＭＯＳＦＥＴ１４３には、ダイオード１４４が逆並列に接続されている。
【００１１】
下アームのスイッチング回路１５１は、正極側にドレイン１５５、負極側にソース１５６を有するＮチャネル型のＭＯＳＦＥＴ１５３をスイッチング素子として備える。ＭＯＳＦＥＴ１５３のゲート１４２は、制御回路（図示なし）に接続されており、この制御回路を介してゲート１５２に送信される制御信号によってＭＯＳＦＥＴ１５３のオン／オフが切り替えられる。ＭＯＳＦＥＴ１５３には、ダイオード１５４が逆並列に接続されている。
【００１２】
出力端子１６０は、上アームのＭＯＳＦＥＴ１４３のソース１４６と下アームのＭＯＳＦＥＴ１５３のドレイン１５５とを接続する回路に設けられている。
【００１３】
上アームのスイッチング回路１４１および下アームのスイッチング回路１５１のスイッチング周波数は特に限定されるものではないが、例えば１０ｋＨｚ以上の高速スイッチングとすることが考えられる。
【００１４】
図１は、実施の形態１における半導体チップの構成を示す斜視図である。なお、説明のため、以下では図面に示すように座標軸を設定する。すなわち、半導体チップ１基板１ａの厚さ方向をｚ軸方向とし、基板１ａの面方向（ｚ軸方向と直交する方向）において互いに直交する２つの方向をｘ軸方向およびｙ軸方向とする。ｘ軸方向、ｙ軸方向、ｚ軸方向については、それぞれの一方向を＋ｘ方向、＋ｙ方向、＋ｚ方向とし、＋ｘ方向、＋ｙ方向、＋ｚ方向の逆方向を−ｘ方向、−ｙ方向、−ｚ方向とする。また、説明の便宜上、＋ｚ方向を上方、−ｚ方向を下方とする。
【００１５】
半導体チップ１、すなわち半導体装置は、所定の厚みをもつ基板１ａに様々な種類のパッドセル２を組み合わせて構成した半導体チップ構造を有する。それぞれのパッドセル２は、平面視において正方形形状を有し、ｘ軸方向およびｙ軸方向に沿って、予め定められた数が配置される。実施の形態１に示す例では、ｘ軸方向に３、ｙ軸方向に７のパッドセル２が配置されている。また、半導体チップ１には、上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂがｘ軸方向に沿って配置されている。なお、上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂの配置はこれに限られるものではない。
【００１６】
図２は、実施の形態１における半導体チップの構成を示す平面図である。パッドセル２には、３種類のパッドセル、すなわち、出力パッドセル２ａ、入力パッドセル２ｂ、絶縁パッドセル２ｃの３種類が含まれる。各種類のパッドセルの配置は、ｘ軸方向に沿う３つのパッドセル２（これを１列とする）については同種のパッドセルとする。ｙ軸方向については、＋ｙ方向側、すなわち、上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂに最も遠い側から３列が出力パッドセル２ａであり、出力パッドセル２ａの−ｙ方向側に隣接する１列が絶縁パッドセル２ｃである。また、絶縁パッドセル２ｃの−ｙ方向側に隣接する３列が入力パッドセル２ｂとなる。このように、出力パッドセル２ａと入力パッドセル２ｂとの間には、絶縁パッドセル２ｃを配置する。なお、実施の形態１では入力パッドセル２ｂを出力パッドセル２ａよりも−ｙ方向側（上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂに近い側）に配置しているが、これに限られるものではなく、出力パッドセル２ａを入力パッドセル２ｂよりも＋ｙ方向側に配置してもよい。
【００１７】
次に、各パッドセルの構造について説明する。図３Ａは図２におけるＡ−Ａ断面図であり、図３Ｂは図２におけるＢ−Ｂ断面図である。また、図４は実施の形態１に係る出力パッドセルの構成を示す分解斜視図、図５は実施の形態１に係る入力パッドセルの構成を示す分解斜視図であり、図６は実施の形態１に係る絶縁パッドセルの構成を示す分解斜視図である。図３Ａから図６に示すように、上記３種類のパッドセル（出力パッドセル２ａ、入力パッドセル２ｂ、絶縁パッドセル２ｃ）は、ｚ軸方向に沿って積層された複数の層から形成されている。パッドセル２を構成する複数の層には、電極、半導体層、および絶縁層が含まれる。出力パッドセル２ａの最上層には、出力配線（図示無し）が接続される出力電極パッド４２ａ、すなわち出力電極が配置される。入力パッドセル２ｂの最上層には、正極側の入力配線（図示無し）が接続される入力電極パッド５ｂ、すなわち入力電極が配置される。絶縁パッドセル２ｃの最上層には、絶縁層７２ｃが配置される。絶縁層７２ｃは、基板１ａの上面において出力電極パッド４２ａと入力電極パッド５ｂを電気的に絶縁する。また、上記３種類のパッドセルは、共通して、上アーム層６１の上に下アーム層６２が積層される構成となっている。上アーム層６１および下アーム層６２には、上アーム用ゲート８１ａ〜８１ｃおよび下アーム用ゲート８２ａ〜８２ｃがそれぞれ設けられる。また、上記３種類のパッドセルは、ｚ軸方向の投影面積について、下アーム層６２の投影面積が上アーム層６１の投影面積よりも小さく、下アーム層６２の周囲には空隙が形成されている。この空隙には、電極４１ａ〜４１ｃが配置される。電極４１ａ〜４１ｃは、内周面が絶縁層７５ａ〜７５ｃにより絶縁されている。
【００１８】
上記のように下アーム層６２の投影面積を上アーム層６１の投影面積よりも小さくして下アーム層６２の周囲に空隙を形成するには、上アーム用ゲート８１ａ〜８１ｃを配置する際、下アーム層６２をスパッタ等で除去する手法が考えられる。このとき、上アーム用ゲート８１ａ〜８１ｃと下アーム用ゲート８２ａ〜８２ｃのｘ軸方向およびｙ軸方向（基板１ａの面方向）についての中心位置を一致させることが好ましい。
【００１９】
上アーム用ゲートパッド３ａ、上アーム用ゲート８１ａ〜８１ｃ、および上アーム層６１は、図７に示した正極側のスイッチング回路１４１のＭＯＳＦＥＴ１４３、ゲート１４２、およびダイオード１４４に対応する。下アーム用ゲートパッド３ｂ、下アーム用ゲート８２ａ〜８２ｃ、および下アーム層６２は、負極側のスイッチング回路１５１のＭＯＳＦＥＴ１５３、ゲート１５２、およびダイオード１５４に対応する。出力パッドセル２ａは、出力端子１６０に対応する。
【００２０】
出力パッドセル２ａは、上述したように、最上層に出力電極パッド４２ａが配置され、その下方には、下アーム用ゲート８２ａおよび下アーム層６２、および、上アーム用ゲート８１ａおよび上アーム層６１が積層されている。出力電極パッド４２ａは、平面視正方形形状の電極であり、四隅においてｘ軸方向側面の一部が下方に延び、電極４３ａを形成している。出力電極パッド４２ａの下には、絶縁層７２ａが配置される。絶縁層７２ａは、平面視が出力電極パッド４２ａとほぼ同じ正方形形状であるが、電極４３ａが挿入されるように、ｘ軸方向側面に凹部が設けられている。これにより、ｘ軸方向について互いに隣接する出力パッドセル２ａは、それぞれの電極４３ａおよび絶縁層７２ａが接触することとなる。互いの電極４３ａが接触することにより、ｘ軸方向について互いに隣接する出力パッドセル２ａが電気的に接続されている。
【００２１】
絶縁層７２ａの下には、電極５ａが配置される。電極５ａは、ｘ軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート８２ａが配置される。下アーム用ゲート８２ａは、ｘ軸方向についての端部を除いて周囲が絶縁層７４ａにより覆われており、電極５ａとは電気的に絶縁されている。また、絶縁層７４ａからは絶縁層７１ａが下方に延び、絶縁層７４ａおよび絶縁層７１ａにより断面Ｔ字状の絶縁層を形成している。絶縁層７１ａの下部には、上アーム用ゲート８１ａを配置する空間が設けられている。上アーム用ゲート８１ａは、ｘ軸方向についての端部を除いて周囲が絶縁層７３ａにより覆われており、上アーム用ゲート８１ａおよび下アーム用ゲート８２ａは、絶縁層７４ａ、絶縁層７１ａ、および絶縁層７３ａにより電気的に絶縁されている。
【００２２】
出力パッドセル２ａの下アーム層６２は、上方から下アーム用Ｎ＋層９２ａ、下アーム用Ｐ層１０２ａ、下アーム用Ｎ−層１１２ａ、下アーム用Ｎ＋層１２２ａとなるように半導体層を積層して形成したものである。ここで、下アーム用Ｎ＋層９２ａは下アーム層６２により構成されるＭＯＳＦＥＴのソース（図７におけるソース１５６）に対応し、下アーム用Ｎ＋層１２２ａはドレイン（図７におけるドレイン１５５）に対応する。下アーム用Ｎ＋層９２ａ、下アーム用Ｐ層１０２ａ、下アーム用Ｎ−層１１２ａ、下アーム用Ｎ＋層１２２ａは、絶縁層７３ａを挟んでそれぞれ一対ずつ配置される。一対の下アーム用Ｎ＋層９２ａは、それぞれ平板状をなし、電極５ａの下に配置される。一対の下アーム用Ｐ層１０２ａ、一対の下アーム用Ｎ−層１１２ａは、絶縁層７３ａと対向する側の端部が上方に折り曲げられて折り曲げ部を形成しており、この折り曲げ部は絶縁層７４ａに接触している。下アーム用Ｎ＋層９２ａ、下アーム用Ｐ層１０２ａ、下アーム用Ｎ−層１１２ａ、下アーム用Ｎ＋層１２２ａは、絶縁層７４ａにより、ゲート８２ａとは電気的に絶縁されている。
【００２３】
出力パッドセル２ａの下アーム層６２は、ｘ軸方向およびｙ軸方向について、上部の周囲が絶縁層７５ａで覆われるとともに、下部の周囲が絶縁層７５ａおよび電極４１ａで覆われている。電極４１ａは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層７５ａにより絶縁されている。このため、下アーム層６２の各層と電極４１ａとは電気的に絶縁されている。電極４１ａの上面は、一部が電極４３ａと接触している。このため、電極４１ａは電極４３ａを介して出力電極パッド４２ａと電気的に接続されている。また、電極４１ａの下面は、後述する上アーム層６１の上アーム用Ｎ＋層９１ａと接触しており、電極４１ａと上アーム用Ｎ＋層９１ａとは電気的に接続されている。また、電極４１ａの外周面は、互いに隣接する他のパッドセル（出力パッドセル２ａまたは絶縁パッドセル２ｃ）の電極４１ａまたは電極４１ｃと接触する。これにより、出力パッドセル２ａは、互いに隣接する他のパッドセル（出力パッドセル２ａまたは絶縁パッドセル２ｃ）と、電極４１ａを介して電気的に接続される。
【００２４】
出力パッドセル２ａの上アーム層６１は、上方から上アーム用Ｎ＋層９１ａ、上アーム用Ｐ層１０１ａ、上アーム用Ｎ−層１１１ａ、上アーム用Ｎ＋層１２１ａとなるように半導体層を積層して形成したものである。下アーム層６２の場合と同様に、上アーム用Ｎ＋層９１ａは上アーム層６１により構成されるＭＯＳＦＥＴのソース（図７におけるソース１４６）に対応し、上アーム用Ｎ＋層１２１ａはドレイン（図７におけるドレイン１４５）に対応する。上アーム用Ｎ−層１１１ａは、上方に延びる突起部がｙ軸方向中心部に設けられており、この突起部は絶縁層７３ａと接触している。上アーム用Ｎ＋層９１ａおよび上アーム用Ｐ層１０１ａは、上記した上アーム用Ｎ−層１１１ａの突起部を挟んでそれぞれ一対ずつ配置される。一対の上アーム用Ｐ層１０１ａは、上アーム用Ｎ−層１１１ａの突起部と対向する側の端部が上方に折り曲げられて折り曲げ部を形成しており、この折り曲げ部が絶縁層７３ａと接触している。
【００２５】
上アーム用Ｎ＋層９１ａは、その一部が電極４１ａの下面と接触し、電極４１ａと電気的に接続されている。上述したように、電極４１ａは出力電極パッド４２ａと電気的に接続されているため、上アーム用Ｎ＋層９１ａも出力電極パッド４２ａと電気的に接続されている。また、上アーム用Ｎ＋層９１ａ、上アーム用Ｐ層１０１ａ、上アーム用Ｎ−層１１１ａ、上アーム用Ｎ＋層１２１ａは、絶縁層７３ａにより上アーム用ゲート８１ａと電気的に絶縁されている。また、上アーム用Ｎ＋層９１ａは、下アーム用Ｎ＋層１２２ａの下面と接触する。これにより、下アーム層６２のドレインと上アーム層６１のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
なお、下アーム層６２の投影面積と上アーム層６１の投影面積が等しい場合は、電極４１ａを配置するための空隙が下アーム層の周囲に無いため、電極４１ａは上アーム層６１と下アーム層６２の間に配置される。この場合、上アーム用Ｎ＋層９１の上面と下アーム用Ｎ＋層１２２ａの下面とは、導電性の部材である電極４１ａを介して電気的に接続されることとなる。これは、後述する入力パッドセル２ｂおよび絶縁パッドセル２ｃにおいても同様である。
【００２６】
上アーム用ゲート８１ａおよび下アーム用ゲート８２ａは、ｘ軸方向の端部において配線（図示無し）が接続され、この配線を介して上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂと電気的に接続されている。
【００２７】
入力パッドセル２ｂは、上述したように、最上層に入力電極パッド５ｂが配置され、その下方には、下アーム用ゲート８２ｂおよび下アーム層６２、および、上アーム用ゲート８１ｂおよび上アーム層６１が積層されている。入力電極パッド５ｂは、入力パッドセル２ｂの外周まで延び、互いに隣接するパッドセル（入力パッドセル２ｂまたは絶縁パッドセル２ｃ）の電極（入力電極パッド５ｂまたは電極５ｃ）と電気的に接続されている。また入力電極パッド５ｂは、平面視正方形形状の電極であり、ｘ軸方向側面の下部に切り欠きが形成されている。この切り欠きには絶縁層７２ｂが配置される。これにより、ｘ軸方向について互いに隣接する入力パッドセル２ｂは、それぞれの絶縁層７２ｂが接触することとなる。
【００２８】
また、入力電極パッド５ｂは、ｘ軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート８２ｂが配置される。下アーム用ゲート８２ｂは、ｘ軸方向についての端部を除いて周囲が絶縁層７４ｂにより覆われており、入力電極パッド５ｂとは電気的に絶縁されている。また、絶縁層７４ｂからは絶縁層７１ｂが下方に延び、絶縁層７４ｂおよび絶縁層７１ｂにより断面Ｔ字状の絶縁層を形成している。絶縁層７１ｂの下部には、上アーム用ゲート８１ｂを配置する空間が設けられている。上アーム用ゲート８１ｂは、ｘ軸方向についての端部を除いて周囲が絶縁層７３ｂにより覆われており、上アーム用ゲート８１ｂおよび下アーム用ゲート８２ｂは、絶縁層７４ｂ、絶縁層７１ｂ、および絶縁層７３ｂにより電気的に絶縁されている。
【００２９】
入力パッドセル２ｂの下アーム層６２は、上述した出力パッドセル２ａの下アーム層６２と同様であり、上方から下アーム用Ｎ＋層９２ｂ、下アーム用Ｐ層１０２ｂ、下アーム用Ｎ−層１１２ｂ、下アーム用Ｎ＋層１２２ｂとなるように半導体層を積層して形成したものである。また、下アーム用Ｎ＋層９２ｂ、下アーム用Ｐ層１０２ｂ、下アーム用Ｎ−層１１２ｂ、下アーム用Ｎ＋層１２２ｂは、上述した下アーム用Ｎ＋層９２ａ、下アーム用Ｐ層１０２ａ、下アーム用Ｎ−層１１２ａ、下アーム用Ｎ＋層１２２ａと同様である。
【００３０】
入力パッドセル２ｂの下アーム層６２は、ｘ軸方向およびｙ軸方向について、上部の周囲が絶縁層７５ｂで覆われるとともに、下部の周囲が絶縁層７５ｂおよび電極４１ｂで覆われている。電極４１ｂは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層７５ａにより絶縁されているため、下アーム層６２の各層と電極４１ｂとは電気的に絶縁されている。電極４１ｂの上面は絶縁層７２ｂと接触しており、電極４１ｂと入力電極パッド５ｂとは電気的に絶縁されている。また、電極４１ｂの下面は、後述する上アーム層６１の上アーム用Ｎ＋層９１ｂと接触しており、電極４１ｂと上アーム用Ｎ＋層９１ｂとは電気的に接続されている。また、電極４１ｂの外周面は、互いに隣接する他のパッドセル（入力パッドセル２ｂまたは絶縁パッドセル２ｃ）の電極４１ｂまたは電極４１ｃと接触する。これにより、入力パッドセル２ｂは、互いに隣接する他のパッドセル（入力パッドセル２ｂまたは絶縁パッドセル２ｃ）と、電極４１ｂを介して電気的に接続される。
【００３１】
入力パッドセル２ｂの上アーム層６１は、上述した出力パッドセル２ａの上アーム層６１と同様であり、上方から上アーム用Ｎ＋層９１ｂ、上アーム用Ｐ層１０１ｂ、上アーム用Ｎ−層１１１ｂ、上アーム用Ｎ＋層１２１ｂとなるように半導体層を積層して形成したものである。また、上アーム用Ｎ＋層９１ｂ、上アーム用Ｐ層１０１ｂ、上アーム用Ｎ−層１１１ｂ、上アーム用Ｎ＋層１２１ｂは、上述した上アーム用Ｎ＋層９１ａ、上アーム用Ｐ層１０１ａ、上アーム用Ｎ−層１１１ａ、上アーム用Ｎ＋層１２１ａと同様である。
【００３２】
上アーム用Ｎ＋層９１ｂは、その一部が電極４１ｂの下面と接触し、電極４１ｂと電気的に接続されている。また、上アーム用Ｎ＋層９１ｂ、上アーム用Ｐ層１０１ｂ、上アーム用Ｎ−層１１１ｂ、上アーム用Ｎ＋層１２１ｂは、絶縁層７３ｂにより上アーム用ゲート８１ｂと電気的に絶縁されている。また、上アーム用Ｎ＋層９１ｂは、下アーム用Ｎ＋層１２２ｂの下面と接触する。これにより、下アーム層６２のドレインと上アーム層６１のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
【００３３】
上アーム用ゲート８１ｂおよび下アーム用ゲート８２ｂは、ｘ軸方向の端部において配線（図示無し）が接続され、この配線を介して上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂと電気的に接続されている。
【００３４】
絶縁パッドセル２ｃは、上述したように、最上層に絶縁層７２ｃが配置され、その下方には、下アーム用ゲート８２ｃおよび下アーム層６２、および、上アーム用ゲート８１ｃおよび上アーム層６１が積層されている。絶縁層７２ｃの下には、電極５ｃが配置される。電極５ｃは、絶縁パッドセル２ｃの外周まで延び、互いに隣接するパッドセル（出力パッドセル２ａ、入力パッドセル２ｂ、または絶縁パッドセル２ｃ）の電極（電極５ａ、入力電極パッド５ｂまたは電極５ｃ）と電気的に接続されている。また電極５ｃは、ｘ軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート８２ｃが配置される。下アーム用ゲート８２ｃは、ｘ軸方向についての端部を除いて周囲が絶縁層７４ｃにより覆われており、電極５ｃとは電気的に絶縁されている。また、絶縁層７４ｃからは絶縁層７１ｃが下方に延び、絶縁層７４ｃおよび絶縁層７１ｃにより断面Ｔ字状の絶縁層を形成している。絶縁層７１ｃの下部には、上アーム用ゲート８１ｃを配置する空間が設けられている。上アーム用ゲート８１ｃは、ｘ軸方向についての端部を除いて周囲が絶縁層７３ｃにより覆われており、上アーム用ゲート８１ｃおよび下アーム用ゲート８２ｃは、絶縁層７４ｃ、絶縁層７１ｃ、および絶縁層７３ｃにより電気的に絶縁されている。
【００３５】
また電極５ｃは、ｘ軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート８２ｃが配置される。下アーム用ゲート８２ｃは、ｘ軸方向についての端部を除いて周囲が絶縁層７４ｃにより覆われており、電極５ｃとは電気的に絶縁されている。また、絶縁層７４ｃからは絶縁層７１ｃが下方に延び、絶縁層７４ｃおよび絶縁層７１ｃにより断面Ｔ字状の絶縁層を形成している。絶縁層７１ｃの下部には、上アーム用ゲート８１ｃを配置する空間が設けられている。上アーム用ゲート８１ｃは、ｘ軸方向についての端部を除いて周囲が絶縁層７３ｃにより覆われており、上アーム用ゲート８１ｃおよび下アーム用ゲート８２ｃは、絶縁層７４ｃ、絶縁層７１ｃ、および絶縁層７３ｃにより電気的に絶縁されている。
【００３６】
絶縁パッドセル２ｃの下アーム層６２は、上述した出力パッドセル２ａの下アーム層６２と同様であり、上方から下アーム用Ｎ＋層９２ｃ、下アーム用Ｐ層１０２ｃ、下アーム用Ｎ−層１１２ｃ、下アーム用Ｎ＋層１２２ｃとなるように半導体層を積層して形成したものである。また、下アーム用Ｎ＋層９２ｃ、下アーム用Ｐ層１０２ｃ、下アーム用Ｎ−層１１２ｃ、下アーム用Ｎ＋層１２２ｃは、上述した下アーム用Ｎ＋層９２ａ、下アーム用Ｐ層１０２ａ、下アーム用Ｎ−層１１２ａ、下アーム用Ｎ＋層１２２ａと同様である。
【００３７】
絶縁パッドセル２ｃの下アーム層６２は、ｘ軸方向およびｙ軸方向について、上部の周囲が絶縁層７５ｃで覆われるとともに、下部の周囲が絶縁層７５ｃおよび電極４１ｃで覆われている。電極４１ｃは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層７５ｃにより絶縁されているため、下アーム層６２の各層と電極４１ｃとは電気的に絶縁されている。電極４１ｃの上面は絶縁層７２ｃと接触している。また、電極４１ｃの下面は、後述する上アーム層６１の上アーム用Ｎ＋層９１ｃと接触しており、電極４１ｃと上アーム用Ｎ＋層９１ｃとは電気的に接続されている。また、電極４１ｃの外周面は、絶縁パッドセル２ｃと互いに隣接する他のパッドセル（出力パッドセル２ａ、入力パッドセル２ｂ、またが絶縁パッドセル２ｃ）の電極４１ａ、電極４１ｂ、または電極４１ｃと接触する。これにより、入力パッドセル２ｂは、互いに隣接する他のパッドセルと、電極４１ｃを介して電気的に接続される。
【００３８】
絶縁パッドセル２ｃの上アーム層６１は、上述した出力パッドセル２ａの上アーム層６１と同様であり、上方から上アーム用Ｎ＋層９１ｃ、上アーム用Ｐ層１０１ｃ、上アーム用Ｎ−層１１１ｃ、上アーム用Ｎ＋層１２１ｃとなるように半導体層を積層して形成したものである。また、上アーム用Ｎ＋層９１ｃ、上アーム用Ｐ層１０１ｃ、上アーム用Ｎ−層１１１ｃ、上アーム用Ｎ＋層１２１ｃは、上述した上アーム用Ｎ＋層９１ａ、上アーム用Ｐ層１０１ａ、上アーム用Ｎ−層１１１ａ、上アーム用Ｎ＋層１２１ａと同様である。
【００３９】
上アーム用Ｎ＋層９１ｃは、その一部が電極４１ｃの下面と接触し、電極４１ｃと電気的に接続されている。また、上アーム用Ｎ＋層９１ｃ、上アーム用Ｐ層１０１ｃ、上アーム用Ｎ−層１１１ｃ、上アーム用Ｎ＋層１２１ｃは、絶縁層７３ｃにより上アーム用ゲート８１ｃと電気的に絶縁されている。また、上アーム用Ｎ＋層９１ｃは、下アーム用Ｎ＋層１２２ｃの下面と接触する。これにより、下アーム層６２のドレインと上アーム層６１のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
【００４０】
上アーム用ゲート８１ｃおよび下アーム用ゲート８２ｃは、ｘ軸方向の端部において配線（図示無し）が接続され、この配線を介して上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂと電気的に接続されている。
【００４１】
以上のように各パッドセルを構成した半導体チップ１において、正極側、すなわち上アーム側の入力配線（図示無し）は、各パッドセルの上アーム用Ｎ＋層１２１ａ〜上アーム用Ｎ＋層１２１ｃに接続され、負極側、すなわち下アーム側の入力配線（図示無し）は、入力電極パッド５ｂに接続される。正極側から半導体チップ１に流れる電流は、図３Ａにおいて下面から上方に向かって流れ、絶縁層７５ａ、絶縁層７５ｃ、入力電極パッド５ｂの順で流れる。また、出力側については、各パッドセルにおいて電極４１ａ〜電極４１ｃが出力配線の取り出し口となっており、電極４１ａ〜電極４１ｃを介してパッドセル間を電流が流れ、最終的には出力パッドセル２ａの出力電極パッド４２aから外部に出力される。電極４１ａ〜電極４１ｃが出力配線の取り出し口となっていることは、下アーム層６２のドレインと上アーム層６１のソースとの間に出力配線の取り出し口が設けられていることを意味する。これらの出力配線の取り出し口は、パッドセル出力部に相当する。
【００４２】
なお、出力電極パッド４２aの一部では電流が＋ｚ方向に流れ、入力電極パッド５ｂの一部では電流が−ｚ方向に流れる。このため、互いに近接する出力パッドセル２ａおよび入力パッドセル２ｂの間では、逆向きの電流の重ね合わせによりインダクタンスが低減する。
【００４３】
実施の形態１によれば、簡単な構成で小型化および低損失化を実現することができる。より具体的には、正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層とをそれぞれのパッドセル内に形成するとともに、上アーム層と下アーム層との間に設けられ、パッドセルの出力を取り出す取り出し口となる電極とを備え、上アーム層は下アーム層の下方に配置されるとともに、下アーム層の最下層と上アーム層の最上層とが、互いに電気的に接続されている構成とした。まず、正極側アームのスイッチング回路に対応する上アーム層および負極側アームのスイッチング回路に対応する下アーム層を、１つの半導体チップにおいて上下に積層する構成としたので、半導体チップは１枚でよく上下のアームでそれぞれの半導体チップを用意する必要がない。このため、構成が簡単であるとともに、半導体チップおよび半導体チップ周辺の部品の点数もを削減する事ができ、コストを低減させることができる。ひいては、電力変換装置の小型化につなげることができる。また、上アーム層を下アーム層の下方に配置し、上アーム層と下アーム層の間に出力の取り出し口となる電極を設けた。これにより、出力の取り出し口となる、下アーム層のドレインと上アーム層のソース間おいて配線等の部材が無いので、出力側のインダクタンスが低減され低損失化が実現されている。
【００４４】
また、下アーム層の投影面積を上アーム層の投影面積よりも小さくして下アーム層の周囲に空隙を形成し、パッドセルの出力を取り出す電極をこの空隙に配置した。この電極は互いに異なるパッドセルとの間の電気的な接続も担っているため、出力電極パッドまで別途配線を引きまわす必要がなく、出力側の配線の引き回しが容易となっている。
さらに、下アーム層の最下層であるドレインの下面と上アーム層の最上層であるソースの上面とを接触させることで下アーム層の最下層であるドレインと上アーム層の最上層であるソースを電気的に接続した。これにより、下アーム層のドレインと上アーム層のソース間および出力側のインダクタンスがさらに低減されている
【００４５】
また、半導体チップ上において複数に分割されたセルを構成し、最上層に出力側の配線を接続する出力電極パッドを備えた出力パッドセル、最上層に下アームの入力配線を接続する入力電極パッドを備えた入力パッドセルの２種類のセルを組合せて構成することで、出力電極パッドおよび入力電極パッドを共に半導体チップの最上面に配置することができ、半導体チップの外部の配線を容易にチップに接続することができる。
【００４６】
また、最上層に絶縁層を備えた絶縁パッドセルを出力パッドセルおよび入力パッドセルの間に配置したので、入出力の電極パッド間の沿面距離を確保し、絶縁性を確保することができる。
【００４７】
また、基板の面方向について、上アーム用ゲートと下アーム用ゲートの中心位置を一致させることにより、スパッタで除去される下アーム層を最小限に抑えることができる。
【００４８】
実施の形態２．
次に、実施の形態２を図８に基づいて説明する。実施の形態２は、上述した実施の形態１における半導体装置を電力変換装置に適用したものである。本願は特定の電力変換装置に限定されるものではないが、以下、実施の形態２として、三相のインバータに本願の半導体装置を適用した場合について説明する。
【００４９】
図８は、実施の形態２における電力変換装置を適用した電力変換システムの構成を示すブロック図である。図８に示す電力変換システムは、電源９１０、電力変換装置９００、負荷９２０から構成される。電源９１０は、直流電源であり、電力変換装置９００に直流電力を供給する。電源９１０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源９１０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００５０】
電力変換装置９００は、電源９１０と負荷９２０の間に接続された三相のインバータであり、電源９１０から供給された直流電力を交流電力に変換し、負荷９２０に交流電力を供給する。電力変換装置９００は、図８に示すように、直流電力を交流電力に変換して出力する主変換回路９０１と、主変換回路９０１内の各スイッチング回路を駆動する駆動信号を出力する駆動回路９０２と、駆動回路９０２を制御する制御信号を駆動回路９０２に出力する制御回路９０３とを備えている。
【００５１】
負荷９２０は、電力変換装置９００から供給された交流電力によって駆動される三相の電動機である。なお、負荷９２０は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車または電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００５２】
以下、電力変換装置９００の詳細を説明する。主変換回路９０１は、図７で示したようなスイッチング回路を備えており（図８では図示省略している）、スイッチング回路のスイッチング素子がスイッチングすることによって、電源９１０から供給される直流電力を交流電力に変換し、負荷９２０に供給する。主変換回路９０１の具体的な回路構成は種々のものがあるが、実施の形態２にかかる主変換回路９０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上アームおよび下アーム（上下アーム）を構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路９０１の３つの出力端子は、負荷９２０に接続される。ここで、主変換回路９０１の各上下アームの少なくともいずれかに、上述した実施の形態１における半導体装置を適用する。
【００５３】
駆動回路９０２は、主変換回路９０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路９０１のスイッチング素子の制御電極（図１における上アーム用ゲートパッド３ａおよび下アーム用ゲートパッド３ｂに対応）に供給する。具体的には、後述する制御回路９０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００５４】
制御回路９０３は、負荷９２０に所望の電力が供給されるよう主変換回路９０１のスイッチング素子を制御する。具体的には、負荷９２０に供給すべき電力に基づいて主変換回路９０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路９０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路９０２に制御指令（制御信号）を出力する。駆動回路９０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００５５】
実施の形態２における電力変換装置によれば、主変換回路９０１のスイッチング素子として実施の形態１における半導体装置を適用するため、小型化および高効率化を図ることができる。
【００５６】
なお、実施の形態２では、本願の半導体装置を２レベルの三相インバータに適用する例を説明したが、本願の半導体装置は、これに限られるものではなく、種々の電力変換装置に適用することができる。すなわち、実施の形態２では２レベルの電力変換装置としたが、３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本願の半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本願の半導体装置を適用することも可能である。
【００５７】
また、本願の半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、または誘導加熱調理器、非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００５８】
本願は、例示的な実施の形態が記載されているが、実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
【符号の説明】
【００５９】
１  半導体チップ、１ａ  基板、２  パッドセル、２ａ  出力パッドセル、２ｂ  入力パッドセル、２ｃ  絶縁パッドセル、４１ａ〜４１ｃ  電極、４２ａ  出力電極パッド、５ｂ  入力電極パッド、６１  上アーム層、６２  下アーム層、７２ｃ  絶縁層、８１ａ〜８１ｃ  上アーム用ゲート、８２ａ〜８２ｃ  下アーム用ゲート、９１ａ〜９１ｃ  上アーム用Ｎ＋層、１２２ａ〜１２２ｃ  下アーム用Ｎ＋層、１４１、１５１  スイッチング回路、１４２、１５２  ゲート、１４３、１５３  ＭＯＳＦＥＴ、１４４、１５４  ダイオード、１４５、１５５  ドレイン、１４６、１５６  ソース、１６０  出力端子、９００  電力変換装置、９０１  主変換回路、９０２  駆動回路、９０３  制御回路
【要約】
【課題】簡単な構成で小型化および低損失化を実現することができる半導体装置および電力変換装置を得ることを目的とする。
【解決手段】正極側の入力配線が接続される入力電極パッド５ｂと、外部への出力配線が接続される出力電極パッド４２ａと、パッドセル内に形成され、正極側アームのスイッチング回路を構成する上アーム用ゲート８１ａ〜８１ｃおよび上アーム層６１と、パッドセル内に形成され、負極側アームのスイッチング回路を構成する下アーム用ゲート８２ａ〜８２ｃおよび下アーム層６２と、上アーム層６１と下アーム層６２との間に設けられ、パッドセルの出力を取り出す電極４１ａ〜４１ｃとを備え、上アーム層６１は、下アーム層６２の下方に配置されており、下アーム層６２の最下層と上アーム層６１の最上層とが、互いに電気的に接続されている。
【選択図】図３Ａ【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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