(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、
前記ドリフト層の表層において、最外周の前記第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、
前記ドリフト層の表層において、前記第２ウェル領域の前記第１ウェル領域とは反対の側に、前記第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、
前記第１ウェル領域の表層に形成された第１導電型のソース領域と、
前記第１ウェル領域上に形成され、前記第１ウェル領域とオーミック接続するオーミック電極と、
前記第１ウェル領域および前記第２ウェル領域上に形成されたゲート絶縁膜と、
前記第３ウェル領域上に形成されたフィールド絶縁膜と、
前記ゲート絶縁膜上および前記フィールド絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜上または前記フィールド絶縁膜上に形成されたゲートパッドと、を備え、
前記第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、
前記ユニポーラ型ダイオードと前記オーミック電極に接続し、前記第２ウェル領域および前記第３ウェル領域にはオーミック接続しないソース電極を備え、
各前記第１ウェル領域を厚み方向に貫通する第１導電型の第１離間領域と、前記第２ウェル領域を厚み方向に貫通する第１導電型の第４離間領域と、の少なくともいずれか一方を備え、
最外周の前記第１ウェル領域に隣接する前記第１離間領域または前記第４離間領域にショットキ接続するショットキ電極と前記第３離間領域との距離が、前記ドリフト層の膜厚の１．１５倍より短い、
炭化珪素半導体装置。
【請求項２】
前記ユニポーラ型ダイオードは、
前記第１離間領域と、
前記第１離間領域上に形成され、前記第１離間領域とショットキ接続するショットキ電極と、を備える、
ショットキバリアダイオードであり、
前記ソース電極は前記ショットキ電極に接続する、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第３離間領域の、前記第２ウェル領域と前記第３ウェル領域とを結ぶ方向における幅をＷ、
前記第２離間領域の実効不純物濃度をＮ、
前記第３離間領域を構成する半導体の誘電率をε、
素電荷をｑとする場合、
【数１】
0006976489.tif 000008
で表される、前記第３離間領域におけるパンチスルー電圧Ｖが５０Ｖ以下である、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ドリフト層の不純物濃度が５×１０１５ｃｍ−３以下である、
請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第２ウェル領域または前記第３ウェル領域が前記ソース電極とショットキ接続されている、
請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記第２ウェル領域または前記第３ウェル領域上に前記ソース電極とオーミック接続され、前記第２ウェル領域または前記第３ウェル領域にオーミック接続されない導電性層をさらに備える、
請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記導電性層は、第１導電型の炭化珪素である、
請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記第４離間領域の上面が前記導電性層を介して前記ソース電極とショットキ接続される、
請求項６に記載の炭化珪素半導体装置。
【請求項９】
前記導電性層が導電性のポリシリコンである、
請求項６に記載の炭化珪素半導体装置。
【請求項１０】
前記ポリシリコンが絶縁膜を介して前記第２ウェル領域または第３ウェル領域上に形成される、
請求項９に記載の炭化珪素半導体装置。
【請求項１１】
第１導電型の炭化珪素からなる半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、
前記ドリフト層の表層において、最外周の前記第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、
前記ドリフト層の表層において、前記第２ウェル領域の前記第１ウェル領域とは反対の側に、前記第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、
前記第１ウェル領域の表層に形成された第１導電型のソース領域と、
前記第１ウェル領域上に形成され、前記第１ウェル領域とオーミック接続するオーミック電極と、
前記第１ウェル領域および前記第２ウェル領域上に形成されたゲート絶縁膜と、
前記第３ウェル領域上に形成されたフィールド絶縁膜と、
前記ゲート絶縁膜上および前記フィールド絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜上または前記フィールド絶縁膜上に形成されたゲートパッドと、を備え、
前記第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、
前記ユニポーラ型ダイオードと前記オーミック電極に接続し、前記第２ウェル領域および前記第３ウェル領域にはオーミック接続しないソース電極を備え、
前記ユニポーラ型ダイオードは、
前記ソース領域と、
前記ソース領域が形成されていない前記第１ウェル領域の表面上に形成された、前記ソース領域より第１導電型の不純物濃度が低い、第１導電型のチャネルエピ層と、
を備える、
逆導通ダイオードであり、
前記ソース電極は前記チャネルエピ層に接続し、
最外周の前記第１ウェル領域の表面上に形成された前記チャネルエピ層から前記第３離間領域までの距離が、前記ドリフト層の膜厚の１．１５倍より短い、
炭化珪素半導体装置。
【請求項１２】
請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いて構成されるｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトする、という信頼性上の問題が知られている。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少して順方向電圧が増加し、半導体装置の信頼性の低下を引き起こす。【０００３】
このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース−ドレイン間に寄生ｐｎダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、ｐｎダイオードと同様の信頼性低下を引き起こす。従って、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、ＭＯＳＦＥＴ特性の低下が発生する場合がある。【０００４】
上記のような寄生ｐｎダイオードへの順方向電流の通電による信頼性上の問題を解決する方法の一つとして、特許文献１で示されるように、寄生ｐｎダイオードに順方向電流を長時間流すストレス印加を行ない、ストレス印加前後での順方向電圧の変化を測定して、順方向電圧の変化の大きい素子を製品から排除（スクリーニング）する方法がある。しかしながら、この方法では、通電時間が長くなり、欠陥の多いウエハを使用すると不良品が多く発生するというデメリットがある。【０００５】
また、別の方法として、ＭＯＳＦＥＴ等、ユニポーラ型トランジスタである半導体装置に、多数キャリアのみで通電するユニポーラ型ダイオードを還流ダイオードとして内蔵する方法がある。例えば特許文献２と特許文献３には、ユニポーラ型ダイオードであるショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる方法が記載されている。【０００６】
このような、活性領域にユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタを炭化珪素半導体装置に適用する場合、ユニポーラ型ダイオードの拡散電位すなわち通電動作が始まる電圧をｐｎ接合の拡散電位よりも低く設計することにより、還流動作時にボディダイオードにバイポーラ電流が流れないようにして、活性領域のユニポーラ型トランジスタの特性劣化を抑制することができる。【０００７】
また、特許文献４には、活性領域であるｐ型のウェル領域上にｎ型のチャネルエピ層が形成されたＭＯＳＦＥＴが開示されている。チャネルエピ層は閾値電圧以下のゲート電圧でユニポーラ型ダイオードとして動作する。そして、ユニポーラ型ダイオードの立ち上がり電圧はｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計される。このようなＭＯＳＦＥＴも、活性領域にユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタの一つと言うことができ、ＳＢＤを内蔵したＭＯＳＦＥＴと同様の効果が期待できる。【０００８】
しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、活性領域以外の領域である終端領域では、構造上ユニポーラ型ダイオードを配置し難いところに寄生ｐｎダイオードが形成されることがある。例えば、ゲートパッド近傍または半導体装置終端部近傍の領域では、ソース電極よりも外周側に張り出した終端ウェル領域が形成されており、終端ウェル領域とドリフト層との間で寄生ｐｎダイオードが形成されている。そして、この箇所には、ショットキ電極が形成されておらず、ユニポーラ型ダイオードが形成されていない。終端ウェル領域にショットキ電極が無いため、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにソース電極とドレイン電極との間の電圧が印加され、このｐｎダイオードにバイポーラ電流が流れることになる。以下、この現象を「バイポーラ通電」と称する。【０００９】
このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子または回路が破壊してしまうことがある。【００１０】
この問題を回避するためには、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れないようにすればよく、例えば半導体装置の動作中にソース−ドレイン間の印加電圧を一定値以下に制限すればよい。その方法として、チップサイズを拡大し、１チップ当たりの内蔵ＳＢＤの微分抵抗を低減すれば、還流電流が流れた際に発生するソース−ドレイン間電圧が低減される。しかし、チップサイズが大きくなり、コストが増大するデメリットが生じる。【００１１】
チップサイズを拡大することなく、終端ウェル領域とドリフト層によって形成されるｐｎダイオードの順方向動作を抑制する方法として、終端ウェル領域の各箇所とソース電極との間に形成される通電経路の抵抗を高める方法がある。通電経路の抵抗を高める方法として、特許文献５には、終端ウェル領域とソース電極とのコンタクト抵抗を高めた構成が開示されている。このような構成にすると、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れた際、コンタクト抵抗の抵抗成分によって電圧降下が生じるため、終端ウェル領域の電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。したがって、バイポーラ電流の通電を抑制することができる。【００１２】
一方、炭化珪素に代表されるワイドギャップ半導体装置において特に顕著な現象として、スイッチング時にウェル領域に流れる変位電流による素子の破壊が知られている。ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、比較的面積の大きなｐ型のウェル領域内を素子の平面方向に変位電流が流れ、この変位電流とウェル領域のシート抵抗とによって、ウェル領域内に高電圧が発生する。そして、ウェル領域上に絶縁膜を介して形成された電極との間で絶縁膜の絶縁破壊が起こることにより、素子が破壊される。例えば、ウェル領域の電位が５０Ｖ以上に変動し、その上に、厚さ５０ｎｍの酸化珪素膜を介して電位がおよそ０Ｖのゲート電極が形成されている場合、酸化珪素膜に１０ＭＶ／ｃｍの高電界が印加され、絶縁破壊する場合がある。【００１３】
この現象がワイドギャップ半導体装置において顕著に発生する理由は、以下の２つである。一つは、ワイドギャップ半導体に形成されたｐ型ウェル領域の不純物準位が、シリコンに形成されたｐ型ウェル領域の不純物準位に比べて深いため、ワイドギャップ半導体におけるｐ型ウェル領域のシート抵抗がシリコンにおけるｐ型ウェル領域のシート抵抗より格段に高くなるためである。もう一つは、ワイドギャップ半導体の絶縁破壊電界がシリコン半導体の絶縁破壊電界よりも高いことを活かし、ワイドギャップ半導体装置では低抵抗で不純物濃度が高いｎ型ドリフト層が使用されるためである。そのため、ワイドギャップ半導体装置ではシリコン半導体装置に比べて、ｎ型ドリフト層とｐ型ウェル領域との間に形成されるｐｎ接合に生じる空乏層の容量が非常に大きくなり、その結果、スイッチング時に大きな変位電流が流れる。【００１４】
スイッチング速度が大きくなるほど、変位電流は大きくなり、ウェル領域に発生する電圧も高くなる。変位電流によって発生する電圧を低減する方法として、例えば特許文献６には、ｐ型ウェル領域の一部に低抵抗なｐ型層を形成する方法が提案されている。【００１５】
以上をまとめると、活性領域にユニポーラ型ダイオードを内蔵した炭化珪素ＭＯＳＦＥＴにおいては、外周領域など一部のｐ型ウェル領域からバイポーラ通電しやすいという特徴がある。バイポーラ通電を抑制するために、当該ｐ型ウェル領域とソース電極の抵抗を高くするという方策が考えられる。しかし、この方策はスイッチング時の変位電流通電時に大電圧を発生させてしまう。当該ｐ型ウェル領域は、還流動作時には高抵抗で電流を流さないが、変位電流通電時には、上部にある絶縁膜を破壊するような電圧を発生させないことが求められる。【００１６】
これらの要請を満たす構造として、例えば特許文献７のように、外周領域などのｐ型ウェル領域とソース電極との接続をｐｎｐスリット構造のような非線形抵抗にする構造が考えられる。この構造であれば、還流動作時に印加される程度の電圧ではバイポーラ通電を抑制でき、スイッチング時には、絶縁膜が破壊されるような電圧に到達するまでに、降伏することで破壊を防止できる。【００１７】
他にも、外周領域などのｐ型ウェル領域上に、ｐ型ウェル領域にオーミック接続せずソース電極に接続された導電性層を形成し、ソース電極がｐ型ウェル領域の空乏層容量を介してｐ型ウェル領域に接続することで、変位電流は低い電圧で通電しつつ、還流動作時のバイポーラ通電は抑制する、といった方策が考えられる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１４−１７５４１２号公報
【特許文献２】特開２００３−０１７７０１号公報
【特許文献３】国際公開第２０１４／０３８１１０号
【特許文献４】国際公開第２０１３／０５１１７０号
【特許文献５】国際公開第２０１４／１６２９６９号
【特許文献６】国際公開第２０１０／０９８２９４号
【特許文献７】国際公開第２０１７／１７９１０２号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
以上の説明の通り、ＳＢＤ内蔵ＭＯＳＦＥＴなどの活性領域にユニポーラ型ダイオードを内蔵した素子では、終端ウェル領域における還流動作時のバイポーラ通電を抑制するため、終端のｐ型ウェル領域がソース電極とオーミック接続されていない、すなわち電気的に分離されている必要がある。そのため、終端ウェル領域は、活性領域とは別に形成されているか、非常に高い抵抗で接続されている必要がある。【００２０】
高耐圧の素子において上記の要求を実現することは難しい。活性領域は、ユニポーラ型ダイオードを活性領域に内蔵しているため、ボディダイオードの動作を抑制しつつ、大きなユニポーラ電流を還流動作時に通電することができる。この時、高耐圧素子では、高いドリフト層抵抗によりドレイン電圧に高電圧が印加される。そして、ボディダイオードを構成する活性領域のウェル領域には、内蔵されたユニポーラ型ダイオードにより、ｐｎダイオードが動作しない程度の電圧しか印加されていない。【００２１】
一方で終端ウェル領域においては、活性領域のボディダイオードに印加される電圧に加えて、ドリフト層に流れるユニポーラ電流による電圧降下分が印加される。終端ウェル領域に実際に印加される電圧は、終端ウェル領域が、最近接のユニポーラ型ダイオードからどれほど離れた領域まで形成されているか、およびドリフト層による電圧降下がどの程度生じているかによって変わってくる。終端ウェル領域は、一般に、ゲート配線領域とゲートパッド領域を包含するように形成され、最近接のユニポーラ型ダイオードから十分に離れた領域まで形成される。そのため、終端ウェル領域には、ほぼドレイン電圧からｐｎ接合の拡散電圧を引いた電圧が印加され、その電圧値は一般に高耐圧品ほどドリフト層抵抗の増大により大きくなる。【００２２】
従って、終端ウェル領域に印加される電圧の増大により、使用状況によっては、ソース電極と終端ウェル領域との電気的分離、およびソース領域に接続された活性領域で和えるウェル領域と終端ウェル領域との電気的分離が困難になる。そして、パンチスルーが生じることで活性領域のウェル領域と終端領域のウェル領域が導通し、終端ウェル領域からバイポーラ通電が生じてしまう。【００２３】
特許文献７に示されるｐｎｐ型のスリット構造を用いて、ソース電極に接続されたウェル領域と終端ウェル領域とを分離した場合であっても、高耐圧向けの素子において、還流動作時にドレインに高々５０Ｖの負電圧が印加された場合には、ｐｎｐスリットのパンチスルー現象によって終端ウェル領域からバイポーラ通電が生じうるという課題が残存していた。【００２４】
本発明は上述のような課題を解決するためになされたものであり、炭化珪素半導体装置において、還流動作時に終端ウェル領域におけるバイポーラ通電を抑制することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の第１の炭化珪素半導体装置は、第１導電型の炭化珪素からなる半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、ドリフト層の表層において、最外周の第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、ドリフト層の表層において、第２ウェル領域の第１ウェル領域とは反対の側に、第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、第１ウェル領域の表層に形成された第１導電型のソース領域と、第１ウェル領域上に形成され、第１ウェル領域とオーミック接続するオーミック電極と、第１ウェル領域および第２ウェル領域上に形成されたゲート絶縁膜と、第３ウェル領域上に形成されたフィールド絶縁膜と、ゲート絶縁膜上およびフィールド絶縁膜上に形成されたゲート電極と、ゲート絶縁膜上またはフィールド絶縁膜上に形成されたゲートパッドと、を備え、第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、ユニポーラ型ダイオードとオーミック電極に接続し、第２ウェル領域および第３ウェル領域にはオーミック接続しないソース電極を備え、各第１ウェル領域を厚み方向に貫通する第１導電型の第１離間領域と、第２ウェル領域を厚み方向に貫通する第１導電型の第４離間領域と、の少なくともいずれか一方を備え、最外周の第１ウェル領域に隣接する第１離間領域または第４離間領域にショットキ接続するショットキ電極と第３離間領域との距離が、ドリフト層の膜厚の１．１５倍より短い。
本発明の第２の炭化珪素半導体装置は、第１導電型の炭化珪素からなる半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、ドリフト層の表層において、最外周の第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、ドリフト層の表層において、第２ウェル領域の第１ウェル領域とは反対の側に、第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、第１ウェル領域の表層に形成された第１導電型のソース領域と、第１ウェル領域上に形成され、第１ウェル領域とオーミック接続するオーミック電極と、第１ウェル領域および第２ウェル領域上に形成されたゲート絶縁膜と、第３ウェル領域上に形成されたフィールド絶縁膜と、ゲート絶縁膜上およびフィールド絶縁膜上に形成されたゲート電極と、ゲート絶縁膜上またはフィールド絶縁膜上に形成されたゲートパッドと、を備え、第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、ユニポーラ型ダイオードとオーミック電極に接続し、第２ウェル領域および第３ウェル領域にはオーミック接続しないソース電極を備え、ユニポーラ型ダイオードは、ソース領域と、ソース領域が形成されていない第１ウェル領域の表面上に形成された、ソース領域より第１導電型の不純物濃度が低い、第１導電型のチャネルエピ層と、
を備える、逆導通ダイオードであり、ソース電極はチャネルエピ層に接続し、最外周の第１ウェル領域の表面上に形成されたチャネルエピ層から第３離間領域までの距離が、ドリフト層の膜厚の１．１５倍より短い。
【発明の効果】
【００２６】
本発明の炭化珪素半導体装置は、終端領域において、第２ウェル領域および第３ウェル領域がソース電極とオーミック接続していないため、還流動作時に第２ウェル領域および第３ウェル領域にバイポーラ電流が流れにくい。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１のＳｉＣ−ＭＯＳＦＥＴの上面図である。
【図２】実施の形態１のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図３】実施の形態１のＳｉＣ−ＭＯＳＦＥＴの炭化珪素半導体の部分を主に示す上面図である。
【図４】ＳｉＣ−ＭＯＳＦＥＴの還流動作時のドリフト層における電位分布のシミュレーションに用いた抵抗体を示す図である。
【図５】ＳｉＣ−ＭＯＳＦＥＴの還流動作時のドリフト層における電位分布のＴ−ＣＡＤシミュレーション結果を示す図である。
【図６】図５のＣ−Ｃ´線上の電位分布を示す図である。
【図７】実施の形態１の変形例のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図８】実施の形態２のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図９】実施の形態２の変形例のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１０】実施の形態３のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１１】実施の形態４のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１２】実施の形態４の第１変形例のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１３】実施の形態４の第２変形例のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１４】実施の形態４の第３変形例のＳｉＣ−ＭＯＳＦＥＴの、図１のａ−ａ´線に沿った断面図である。
【図１５】電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００２９】
本明細書に記載の実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。
【００３０】
本明細書においては、半導体装置全体のうち、ユニットセルが周期的に並ぶ領域を活性領域とし、活性領域以外の領域を終端領域とする。
【００３１】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
まず、実施の形態１の炭化珪素半導体装置の構成を説明する。
【００３２】
図１は、実施の形態１の炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）を内蔵した炭化珪素ＭＯＳＦＥＴ（以下、単に「ＳｉＣ−ＭＯＳＦＥＴ」と称する）１０１を上面から見た平面模式図である。図１において、ＳｉＣ−ＭＯＳＦＥＴ１０１の上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。なお、本明細書では以下に様々な実施の形態のＳｉＣ−ＭＯＳＦＥＴを説明するが、図１はそれら各実施の形態のＳｉＣ−ＭＯＳＦＥＴの上面図でもある。
【００３３】
図２は、ＳｉＣ−ＭＯＳＦＥＴ１０１のソース電極８０からゲート配線８２にかけてのａ−ａ´断面を示している。また、図３は、ＳｉＣ−ＭＯＳＦＥＴ１０１の主に炭化珪素半導体の部分を示す上面図である。
【００３４】
図２において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０のうち、図１に示したゲート配線８２が設けられている領域にほぼ対応する位置の表層には、図３に示すように、ｐ型の炭化珪素で構成される第３ウェル領域３２が設けられている。
【００３５】
ドリフト層２０の表層のうち、図１に示したソース電極８０が設けられている領域の下部には、図２に示すように、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。各第１ウェル領域３０の表層には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
【００３６】
各第１ウェル領域３０の表層のソース領域４０より内側には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３５が形成されている。各第１ウェル領域３０のコンタクト領域３５より内側には、各第１ウェル領域３０を厚み方向に貫通する離間領域２１が形成されている。離間領域２１を第１離間領域とも称する。離間領域２１は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。さらに離間領域２１は、ドリフト層２０の表面上に彫り込むように形成されたトレンチ構造に一部または全領域が含まれていてもよい。
【００３７】
離間領域２１の上面には、離間領域２１とショットキ接続するショットキ電極７１が形成されている。ここで、ショットキ電極７１は、上面から見て、少なくとも対応する離間領域２１を含むように形成されていることが望ましい。
【００３８】
また、ソース領域４０の上面にはオーミック電極７０が形成されている。オーミック電極７０とショットキ電極７１の上には、コンタクト領域３５に接続されるソース電極８０が形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介して、オーミック電極７０との間で電子および成功の授受を容易に行うことができる。
【００３９】
隣り合う２つの第１ウェル領域３０の間のドリフト層２０の領域は、ｎ型の離間領域２２である。離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。第１ウェル領域３０、隣り合う第１ウェル領域３０の間の離間領域２２、および各第１ウェル領域３０内のソース領域４０、の上面には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。第１ウェル領域３０のうち、ゲート絶縁膜５０を介してゲート電極６０に対向する表層をチャネル領域と呼ぶ。
【００４０】
ドリフト層２０の表層において、最外周の第１ウェル領域３０の外側には、離間領域２３を挟んで第２ウェル領域３１が形成されている。言い換えれば、離間領域２３は、第１ウェル領域３０と第２ウェル領域３１との間の領域である。離間領域２３は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２３と、これを両側から挟む第１ウェル領域３０および第２ウェル領域３１は、平面方向にｐｎｐの接触構造を形成している。本明細書では、このような構造をｐｎｐスリットと称する。離間領域２３を第２離間領域とも称する。第２ウェル領域３１上にもゲート絶縁膜５０が形成されている。第２ウェル領域３１上のゲート絶縁膜５０上には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
【００４１】
第２ウェル領域３１は、離間領域２３を介して第１ウェル領域３０と隣接する。第２ウェル領域３１はソース電極８０と非オーミック接続されている。図２では、第２ウェル領域３１上の層間絶縁膜５５、ゲート電極６０、およびゲート絶縁膜５０を開口して第２ウェル領域コンタクトホール９１が形成され、第２ウェル領域コンタクトホール９１の下部に第１非オーミックコンタクト領域７６が形成されている。そして、第２ウェル領域３１は第１非オーミックコンタクト領域７６を介してソース電極８０と接続されている。しかし、図２に示す構成は一例であり、第２ウェル領域３１がソース電極８０と非オーミック接続されていれば他の構成でもよい。
【００４２】
例えば、第２ウェル領域３１はソース電極８０とショットキ接続されていてもよい。あるいは、第２ウェル領域３１上にｎ型炭化珪素領域が形成され、ｎ型炭化珪素領域とソース電極８０とがオーミック接続されることで、ソース電極８０と第２ウェル領域３１とがｐｎ接合によりダイオード接続されてもよい。また、明示的にソース電極８０とのコンタクトを形成しなくとも、離間領域２３の幅を一定以上短く設計することにより、ｐｎｐスリットのパンチスルーを利用した非線形抵抗を介して、第２ウェル領域３１がソース電極８０と非オーミック接続されていてもよい。また、第２ウェル領域３１はｎ型の離間領域によって分断され、複数の領域で構成されていてもよい。その場合、全ての第２ウェル領域３１が離間領域２３を介して第１ウェル領域と隣接している必要はないし、全ての第２ウェル領域３１上にゲート絶縁膜５０が形成されている必要はない。
【００４３】
ドリフト層２０の表層において、第２ウェル領域３１の外側には、離間領域２４を挟んで第３ウェル領域３２が形成されている。言い換えれば、離間領域２４は、第２ウェル領域３１と第３ウェル領域３２との間の領域である。離間領域２４を第３離間領域とも称する。離間領域２４は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２４のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２４と、これを両側から挟む第２ウェル領域３１および第３ウェル領域３２は、平面方向にｐｎｐの接触構造、すなわちｐｎｐスリットを形成している。
【００４４】
第３ウェル領域３２はソース電極８０と非オーミック接続されている。図２では、第３ウェル領域３２上の層間絶縁膜５５、ゲート電極６０、およびゲート絶縁膜５０を開口して第３ウェル領域コンタクトホール９２が形成され、第３ウェル領域コンタクトホール９２の下部に第２非オーミックコンタクト領域７７が形成されている。そして、第３ウェル領域３２は第２非オーミックコンタクト領域７７を介してソース電極８０と接続されている。しかし、図２に示す構成は一例あり、第３ウェル領域３２がソース電極８０と非オーミック接続されていれば他の構成でもよい。
【００４５】
例えば、第３ウェル領域３２はソース電極８０とショットキ接続されていてもよい。あるいは、第３ウェル領域３２上にｎ型炭化珪素領域が形成され、ｎ型炭化珪素領域とソース電極８０とがオーミック接続されることで、ソース電極８０と第３ウェル領域３２とがｐｎ接合によりダイオード接続されてもよい。また、明示的にソース電極８０とのコンタクトを形成しなくとも、離間領域２４の幅を一定以上短く設計することにより、ｐｎｐスリットのパンチスルーを利用した非線形抵抗を介して、第３ウェル領域３２がソース電極８０と非オーミック接続されていてもよい。
【００４６】
ゲート電極６０とソース電極８０の間には、層間絶縁膜５５が形成されている。また、第３ウェル領域３２の上方のゲート電極６０は、層間絶縁膜５５を開口して形成されたゲートコンタクトホール９５を介してゲート配線８２と接続されている。また、第３ウェル領域３２の外周側、すなわち第１ウェル領域３０と反対の側には、ドリフト層２０の表層にＪＴＥ領域３７が形成されている。ＪＴＥ領域３７はｐ型の炭化珪素で構成され、その不純物濃度は第２ウェル領域３１の不純物濃度より低い。
【００４７】
第３ウェル領域３２上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。フィールド絶縁膜５１は、離間領域２４をまたぎ、第２ウェル領域３１上にまで形成されていてもよい。
【００４８】
活性領域において、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５上のソース電極８０は、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された第１ウェル領域コンタクトホール９０を介して、層間絶縁膜５５上のソース電極８０と接続されている。
【００４９】
半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
【００５０】
離間領域２３と離間領域２４において、ｐｎｐスリットのパンチスルー現象を用いて、スイッチング時のパンチスルー電圧を一定値に制限する場合、スリット幅をＷとして、特許文献７と同様に下記の一次元ポアソン方程式においてｘ＝Ｗの解として与えられるパンチスルー電圧Ｖを制御すればよい。
【００５１】
【数１】
0006976489.tif 000002
【００５２】
上記のポアソン方程式においてｘ＝Ｗの解であるパンチスルー電圧Ｖは、
【数２】
0006976489.tif 000003
と示される。ここでφは電位分布、ｘは平面方向の距離、ｑは素電荷、Ｎは実効不純物濃度、εが半導体の誘電率である。
【００５３】
次に、第１ウェル領域３０、第２ウェル領域３１、第３ウェル領域３２の平面的な位置関係について、図３を用いて説明する。まず、ＳｉＣ−ＭＯＳＦＥＴ１０１の活性領域を形成する第１ウェル領域３０を取り囲むように第２ウェル領域３１が形成される。さらにその外側を取り囲むように第３ウェル領域３２が形成される。そのためゲート配線８２またはゲートパッド８１は主に第３ウェル領域３２上に形成される。
【００５４】
図３ではゲート配線８２が、活性領域を取り囲むように形成される場合を考えたが、ゲートパッド８１またはゲート配線８２がＳｉＣ−ＭＯＳＦＥＴ１０１の中心線付近に形成される場合も考えられる。この場合も、第３ウェル領域３２はゲートパッド８１およびゲート配線８２の下部に形成され、第３ウェル領域３２と第１ウェル領域３０の間に第２ウェル領域３１が形成される。
【００５５】
＜Ａ−２．製造方法＞
次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１０１の製造方法について説明する。
【００５６】
まず、半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、５から２００μｍの厚さのドリフト層２０をエピタキシャル成長させる。半導体基板１０は、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有し、ｎ型で低抵抗の炭化珪素からなる。ドリフト層２０は、ｎ型不純物濃度が１×１０１４から１×１０１７ｃｍ−３の炭化珪素である。
【００５７】
続いて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型不純物のＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．３から３μｍ程度とする。また、Ａｌのドーピング濃度は、１×１０１７から１×１０１９ｃｍ−３の範囲であり、ドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域が第１ウェル領域３０、第２ウェル領域３１および第３ウェル領域３２となる。
【００５８】
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型不純物のＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．３から３μｍ程度とする。また、Ａｌのドーピング濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲であり、ドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。同様に、第１ウェル領域３０の表面の所定の領域に第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。
【００５９】
つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、Ｎのドーピング濃度は、１×１０１８から１×１０２１ｃｍ−３の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００６０】
次に、熱処理装置により、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。
【００６１】
つづいて、ＣＶＤ法またはフォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域を除く領域の炭化珪素半導体層の上に、膜厚が０．３から２μｍの酸化珪素からなるフィールド絶縁膜５１を形成する。
【００６２】
次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して、所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達する第１ウェル領域コンタクトホール９０を形成する。同様に、第２ウェル領域３１に到達する第２ウェル領域コンタクトホール９１と、第３ウェル領域３２に到達する第３ウェル領域コンタクトホール９２の一部分を形成する。この時、フォトマスクを１枚増やし、２段階で加工する等の方法により、第１ウェル領域コンタクトホール９０は半導体基板１０まで完全に開口するが、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２に関しては、完全には開口しない状態とし、次の工程にてシリサイドが形成されないようにする。
【００６３】
もちろん、シリサイドが形成された場合でも、第２ウェル領域３１および第３ウェル領域３２とのオーミック接続が形成されない程度のアクセプタ濃度に設計されている場合は、この限りでない。この場合、マスク枚数を一枚削減することができる。
【００６４】
次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と第１ウェル領域コンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドがオーミック電極７０となる。なお、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２は、それぞれ完全には開口されていないため、第２ウェル領域３１および第３ウェル領域３２にはシリサイドは形成されない。
【００６５】
つづいて、半導体基板１０の裏面である第２主面に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、裏面オーミック電極（図示せず）を形成する。
【００６６】
次に、フォトレジスト等によるパターニングを用いて、離間領域２１上の層間絶縁膜５５、ゲート絶縁膜５０、およびゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。また、同時に第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２の下部に残存している層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
【００６７】
つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１ウェル領域コンタクトホール９０内の離間領域２１上にショットキ電極７１を形成する。
【００６８】
同時に、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２においても、金属膜の堆積によりショットキ性の非オーミックコンタクト（第１非オーミックコンタクト領域７６、第２非オーミックコンタクト領域７７）が形成される。
【００６９】
次に、半導体基板１０の表面側に、スパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース電極８０、ゲートパッド８１、およびゲート配線８２を形成する。ソース電極８０は、オーミック電極７０、ショットキ電極７１、第１非オーミックコンタクト領域７６、および第２非オーミックコンタクト領域７７に接触し、ゲートパッド８１はゲート電極６０に接触する。
【００７０】
最後に、半導体基板１０の裏面に形成された裏面オーミック電極（図示せず）の表面上に、金属膜であるドレイン電極８４を形成すれば、図１から図３に示したＳｉＣ−ＭＯＳＦＥＴ１０１が完成する。
【００７１】
＜Ａ−３．動作＞
次に、ＳｉＣ−ＭＯＳＦＥＴ１０１の動作について説明する。以下、半導体材料が４Ｈ型の炭化珪素であるＳｉＣ−ＭＯＳＦＥＴを例に説明する。この場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。
【００７２】
以下、主に還流動作について説明する。還流動作では、ソース電圧に対してドレイン電圧が低くなる。ここで、ソース電圧はソース電極８０の電圧であり、ドレイン電圧はドレイン電極８４の電圧である。ドレイン電圧は、−数Ｖから−数１０Ｖである。活性領域においては、離間領域２１とショットキ電極７１によりＳＢＤが形成されており、このＳＢＤは第１ウェル領域３０より低電圧でオンする。そのため、原則として還流電流はＳＢＤに流れ、第１ウェル領域３０には流れない。終端領域においては、第２ウェル領域３１と第３ウェル領域３２がソース電極８０にオーミック接続される場合、第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との間に形成されるｐｎ接合に、ソース−ドレイン間の電位差の多くが印加される。第２ウェル領域３１とドリフト層２０とで形成されるｐｎダイオードに順方向電流が流れることで、多くのバイポーラ電流が流れることになる。しかしながら、ＳｉＣ−ＭＯＳＦＥＴ１０１では、第２ウェル領域３１および第３ウェル領域３２がソース電極８０とオーミック接続していない。そのため、原則的には、還流動作時に印加される負のドレイン電圧がある程度の値までは、還流動作時に第２ウェル領域３１および第３ウェル領域３２にはバイポーラ電流が流れない。
【００７３】
一方で、例えば高耐圧品などにおいて耐圧保持のためにドリフト層２０の膜厚が極端に厚くなった場合には、還流動作時に第２ウェル領域３１と第３ウェル領域３２に印加される電圧が大きくなる。これは、活性領域における最大電流密度（Ｊｕｃｍａｘ）が、主に内蔵ＳＢＤの立ち上がり電圧と離間領域２１の抵抗とによって決まり、ドリフト層２０の抵抗には依存しないことに起因する。
【００７４】
活性領域に内蔵されたショットキ電極７１が構成するＳＢＤの離間領域２１に相当する部分の面積当たりの合成抵抗をＲＳＢＤ（Ωｃｍ２）、ＳＢＤの立ち上がり電圧をＶＳＢＤ、第１ウェル領域３０とドリフト層２０からなるｐｎダイオードの立ち上がり電圧をＶｐｎとする。この場合、ｐｎダイオードが立ち上がり、バイポーラ電流が流れ始めるまでに活性領域で流せる最大電流密度Ｊｕｃｍａｘは近似的に以下の式で表される。
【００７５】
【数３】
0006976489.tif 000004
【００７６】
一方で、この時にドレイン−ソース間に印加される電圧Ｖｄｓは、ドリフト層２０の面積当たりの抵抗をＲｄｒｉｆｔ（Ωｃｍ２）とし、半導体基板１０の面積当たりの抵抗を無視すると、下記のように表現される。
【００７７】
【数４】
0006976489.tif 000005
【００７８】
ここで、活性領域の電流密度がＪｕｃｍａｘである場合にチップ発熱密度が一定値となるよう、チップ設計が行われると仮定する。還流動作時のチップ発熱密度Ｅｄｉｏｄｅは下記の式で表される。
【００７９】
【数５】
0006976489.tif 000006
【００８０】
高耐圧品においてはドリフト層抵抗Ｒｄｒｉｆｔが相対的に大きくなり、かつＪｕｃｍａｘ実現時の電圧も大きくなる。そのため、Ｅｄｉｏｄｅに対するＶＳＢＤとＲＳＢＤの寄与を無視できると仮定すると、
【数６】
0006976489.tif 000007
としてチップ設計が行われる。したがって、耐圧がｋ倍になるとドリフト層２０の厚さがｋ倍、不純物濃度が１／ｋとなり、ドリフト層２０の抵抗はｋ２倍になる。このとき、Ｊｕｃｍａｘは１／ｋ倍にすれば、Ｅｄｉｏｄｅを一定に保つことができる。ゆえに、式（４）において還流動作時に印加されるＶｄｓは、ＶＳＢＤの項を無視するとｋ倍になる。そのため、第２ウェル領域３１と第３ウェル領域３２においてバイポーラ通電を抑制するために必要な非オーミック接続構造の設計制約、すなわち、前記非オーミック接続構造においてＶｄｓが−何Ｖまで通電を防止すればよいか、は耐圧に比例してｋ倍に増大する。このため、非オーミック接続構造は、後述するターンオフおよびターンオン時の動作のために一定電圧で低抵抗化する特徴と、還流動作時のバイポーラ通電抑制との両立が極めて困難となる。このような傾向は、具体的にはドリフト層２０の不純物濃度が５×１０１５ｃｍ−３以下で耐圧が３ｋＶ以上の高耐圧品の場合において、特に顕著となる。
【００８１】
ＳｉＣ−ＭＯＳＦＥＴ１０１の特徴は、チップ終端領域に離間領域２４を有することである。離間領域２４は、最外周の離間領域２１が構成するＳＢＤ（以下、「最外周ＳＢＤ」と称する）からみて、少なくともドリフト層２０よりも近距離に設けられていることが望ましい。このとき、離間領域２４の内側の第２ウェル領域３１に還流動作時に印加される電位差は、ソース-ドレイン間の電位差より小さくなる。これは、ＳＢＤから通電される電流による電圧降下が、最外周ＳＢＤからの距離に応じて大きくなるためである。具体的には、デバイスの深さ方向と外周方向の断面視で見たときに、還流電流による電圧降下による等電位線は、最外周ＳＢＤを起点として円弧上に分布する。したがって、この円弧の可能な限り内側に離間領域２４を形成することによって、第２ウェル領域３１に還流動作時に印加される電位差を、ソース-ドレイン間の電位差よりも小さくすることができる。離間領域２４を最外周ＳＢＤに近づければ近づけるほど、第２ウェル領域３１に印加される電位差をより小さく抑えることができる。
【００８２】
次に、離間領域２４と最外周ＳＢＤとの位置に応じて、第２ウェル領域３１に印加される電位差がどの程度低下するかについて具体的に説明する。図４は、ドリフト層２０を模擬した抵抗体１５を示している。抵抗体１５の表面の一部には電極１が形成され、裏面には電極２が形成されている。抵抗体１５の厚さは、電極１，２の長さに対して十分小さい。例えば、電極１の長さを３００、電極２の長さを６００とすると、抵抗体１５の厚さは３０である。この抵抗体１５は、ＳｉＣ−ＭＯＳＦＥＴ１０１に対して、ドリフト層２０における還流電流の通電により最外周ＳＢＤの外側に生じる電流分布および電位分布に関してよい近似となる。図４の抵抗体１５について、Ｔ−ＣＡＤシミュレーションを用いて電流分布、電位分布を求めた。
【００８３】
図５は、電極１を接地し、電極２に−２０Ｖを印加することにより、両電極間の電位差を２０Ｖとした場合の、抵抗体１５における電位分布を示している。なお、電極１，２は、ＳｉＣ−ＭＯＳＦＥＴ１０１におけるソース電極８０とドレイン電極８４に相当する。図５に示すように、ＳｉＣ−ＭＯＳＦＥＴ１０１の最外周ＳＢＤに相当する電極１の端部点Ｃから終端方向点Ｃ´に向けて、等電位線が円弧上に分布している。また、Ｃ−Ｃ´線上では、点Ｃからの距離に応じて電圧降下が生じている。
【００８４】
図６は、Ｃ−Ｃ´線上の電位分布を示している。図６の横軸は、抵抗体１５の厚さで規格化した点Ｃからの距離を示している。図６より、抵抗体１５の表面において、電極１の端部点Ｃからの電圧降下が、電極１，２間の電位差よりも１０％以上小さくなるのは、電極１の端部点Ｃからの距離が抵抗体１５の厚さの１．１５倍以下のときである。同様に、抵抗体１５の表面において、電極１の端部点Ｃからの電圧降下が電極１，２間の電位差よりも３０％以上または５０％以上小さくなるのは、それぞれ電極１の端部点Ｃからの距離が抵抗体１５の厚さの０．４７倍以下または０．２０倍以下となるときである。
【００８５】
この結果より、ＳｉＣ−ＭＯＳＦＥＴ１０１において、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの１．１５倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して１０％以上低減することができ、一定の効果が得られる。同様に、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの０．４７倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して３０％以上低減することができ、より一層の効果が得られる。さらに、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの０．２０倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して５０％以上低減することができ、各段の効果が得られる。
【００８６】
次に、ＳｉＣ−ＭＯＳＦＥＴ１０１のその他の定常状態として、オン状態とオフ状態について述べる。一般的なＦＥＴと同様、ゲート電極６０に閾値電圧を超える正の電圧が印加されると、ゲート電極６０と対抗する第１ウェル領域３０の表面の電位が上昇する。これにより、炭化珪素半導体表面の伝導帯がフェルミ準位に近づく。この時、ソース領域４０から電子が供給されることで、第１ウェル領域３０の表面に反転層が形成される。この反転層がソース領域４０とドリフト層２０を低抵抗で接続するため、ソース電極８０とドレイン電極８４との電気抵抗が低抵抗となり、オン状態となる。
【００８７】
また、ゲート電極６０に閾値以下の電圧を印加すると、第１ウェル領域３０の表面に反転層が形成されないため、ソース電極８０とドレイン電極８４の間が高抵抗となる。さらに、ドレイン電極８４に印加されたオフ電圧により、第１ウェル領域３０、第２ウェル領域３１、および第３ウェル領域３２とドリフト層２０とからなるｐｎ接合に逆バイアスが印加され、主に不純物濃度の低いドリフト層２０側に空乏層が広がる。これにより、ソース電極８０とドレイン電極８４の間が高耐圧を保持できる高抵抗状態となり、オフ状態となる。
【００８８】
次に、ターンオフ動作について説明する。ターンオフ動作中は、ドレイン電極８４の電位が急激に増大する。そして、第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との間に形成されるｐｎ接合に逆バイアスが印加され、ｐｎ接合面から第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との両側に空乏層が広がる。この時、この空乏層の広がりによって第２ウェル領域３１、第３ウェル領域３２内の空乏化していない領域の正孔密度が増大する。これにより、第２ウェル領域３１および第３ウェル領域３２から第１非オーミックコンタクト領域７６および第２非オーミックコンタクト領域７７を介してソース電極８０に向かう変位電流が発生する。第１非オーミックコンタクト領域７６および第２非オーミックコンタクト領域７７はソース電極８０と非オーミック接続されており、具体的には絶縁され、またはショットキ接続されている。
【００８９】
第１非オーミックコンタクト領域７６において、ソース電極８０が第２ウェル領域３１とショットキ接続され、第２非オーミックコンタクト領域７７において、ソース電極８０が第３ウェル領域３２とショットキ接続されている場合は、第２ウェル領域３１または第３ウェル領域３２からソース電極８０にむけて順方向電流が流れる。そのため、第２ウェル領域３１または第３ウェル領域３２上の絶縁膜が破壊するような高電圧は発生しない。
【００９０】
第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において、例えば薄い絶縁膜によってソース電極８０が第２ウェル領域３１または第３ウェル領域３２と絶縁されている場合でも、絶縁膜の膜厚が薄ければ、ソース−ドレイン電圧が一定値以上となったときに当該絶縁膜が破壊されるため、第２ウェル領域３１または第３ウェル領域３２上の絶縁膜を破壊するような高電圧は発生しない。
【００９１】
この時、ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが、第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において空間的に密接に隣接している。そのため、接触部分の寄生容量が非常に大きくなり、大きな寄生容量を介して第２ウェル領域３１または第３ウェル領域３２からソース電極８０へ小さな電圧降下で変位電流を流すことが出来る。
【００９２】
なお、離間領域２３と離間領域２４が、一定電圧で降伏するｐｎｐスリットを構成する場合には、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような高電圧が抑制される。例えば、式（２）で示されるパンチスルー電圧Ｖを５０Ｖ以下に設計すれば、第２ウェル領域３１における発生電圧を５０Ｖ以下、第３ウェル領域３２における発生電圧を１００Ｖ以下に抑制することができる。
【００９３】
つづいて、ターンオン特性について説明する。ターンオン動作時にはドレイン電圧が急速に低下する。この時、オフ状態のときにドリフト層２０と第２ウェル領域３１および第３ウェル領域３２との間に形成されている空乏層が、急速に縮小する。そのため、ソース電極８０から第２ウェル領域３１および第３ウェル領域３２との間に形成されている空乏層が急速に縮小する。そのため、ソース電極８０から、第２ウェル領域３１および第３ウェル領域３２へ変位電流が流れ込む。
【００９４】
ソース電極８０が第１非オーミックコンタクト領域７６において第２ウェル領域３１とショットキ接続され、第２非オーミックコンタクト領域７７において第３ウェル領域３２とショットキ接続されている場合には、ターンオン動作時に流れる電流が第２ウェル領域３１または第３ウェル領域３２とソース電極８０との間に形成されるＳＢＤの順方向とは逆向きになる。しかし、ＳＢＤが一定の逆方向電圧で降伏するように設計することで、第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に抑制することができる。
【００９５】
ソース電極８０と第２ウェル領域３１または第３ウェル領域３２との間が絶縁されている場合も同様で、一定値以下の電圧で絶縁破壊が発生し、ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが通電するように設計することで、第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に抑制することができる。
【００９６】
ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが、第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において空間的に密接に隣接している。そのため、接触部分の寄生容量が非常に大きくなり、大きな寄生容量を介した過渡電流の通電により、第２ウェル領域３１または第３ウェル領域３２からソース電極８０へ小さな電圧降下で変位電流を流すことが出来る。第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に十分に抑制することができる。
【００９７】
なお、ターンオフ時と同様に、離間領域２３と離間領域２４が、一定電圧で降伏するｐｎｐスリットを構成する場合には、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような高電圧が抑制される。例えば、式（２）で示されるパンチスルー電圧Ｖを５０Ｖ以下に設計すれば、第２ウェル領域３１における発生電圧を５０Ｖ以下、第３ウェル領域３２における発生電圧を１００Ｖ以下に抑制することができる。
【００９８】
＜Ａ−４．変形例＞
図７は、実施の形態１の変形例のＳｉＣ−ＭＯＳＦＥＴ１０１Ａの、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０１Ａは、第２ウェル領域３１を厚み方向に貫通する離間領域２５を備えている。離間領域２５は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２５のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２５を第４離間領域とも称する。
【００９９】
離間領域２５の上面には、離間領域２５とショットキ接続する外周ショットキ電極７５が形成されている。離間領域２５は、外周ショットキ電極７５を介してソース電極８０とコンタクトを取る。これにより、ＳｉＣ−ＭＯＳＦＥＴ１０１Ａでは外周領域にＳＢＤが形成される。このような構成によれば、外周領域の還流動作時における電圧降下を抑制することができるため、第２ウェル領域３１、第３ウェル領域３２、および第２ウェル領域３１に隣接する第１ウェル領域３０からのバイポーラ通電をさらに抑制することができる。
【０１００】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図８は、実施の形態２の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ−ＭＯＳＦＥＴ１０２の、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０２は、第２ウェル領域３１と第３ウェル領域３２の上に導電性層４７を有する点で、実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０１と異なる。導電性層４７は、第２ウェル領域３１とはオーミック接続されず、ソース電極８０とは第２ウェル領域コンタクトホール９１および第３ウェル領域コンタクトホール９２を介してオーミック接続される。
【０１０１】
ソース電極８０は、第２ウェル領域３１および第３ウェル領域３２とオーミック接続されていない。しかし、第２ウェル領域３１および第３ウェル領域３２は導電性層４７と接触しており、導電性層４７はソース電極８０とオーミック接続されている。従って、導電性層４７と第２ウェル領域３１および第３ウェル領域３２とは、主に空乏層容量からなる高い接続容量を介して接続されている。
【０１０２】
ＳｉＣ−ＭＯＳＦＥＴ１０２では、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間の高い接続容量により、ターンオンおよびターンオフ動作時に、第２ウェル領域３１と第３ウェル領域３２から生じる変位電流を低い発生電圧で導電性層４７とやり取りすることできる。導電性層４７のシート抵抗を低くすることにより、第２ウェル領域３１または第３ウェル領域３２からソース電極８０までの電流経路における発生電圧を低く抑える事が可能となる。結果として、ＳｉＣ−ＭＯＳＦＥＴ１０２によれば、離間領域２４の導入による還流動作維持の高いバイポーラ通電抑制能力を保ちつつ、スイッチング時の変位電流による第２ウェル領域３１、第３ウェル領域３２および導電性層４７上の絶縁膜の破壊を防ぎ、信頼性を格段に向上させることが出来る。
【０１０３】
図８では、導電性層４７が第２ウェル領域３１と第３ウェル領域３２の上に形成されているが、いずれか一方の上にのみ形成されていてもよい。その場合、導電性層４７が形成されない側のウェル領域とソース電極８０とのコンタクトは、実施の形態１に示した第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７と同様の形態で形成されることが望ましい。
【０１０４】
＜Ｂ−２．製造方法＞
ＳｉＣ−ＭＯＳＦＥＴ１０２は、基本的には実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０２と同様のプロセスで作成可能である。導電性層４７が高濃度ドープしたポリシリコンである場合、フィールド絶縁膜５１の形成前に、チップ外周領域にポリシリコンを形成しパターニングする工程を追加するだけでよい。なお、導電性層はＡｌ，Ｔｉ，Ｎｉなどの金属であってもよいし、グラファイトなどの半金属であってもよい。
【０１０５】
＜Ｂ−３．変形例＞
図９は、実施の形態２の変形例のＳｉＣ−ＭＯＳＦＥＴ１０２Ａの、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０２Ａは、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に薄い絶縁膜５６を備えており、それ以外の点でＳｉＣ−ＭＯＳＦＥＴ１０２と同様である。
【０１０６】
ＳｉＣ−ＭＯＳＦＥＴ１０２では、導電性層４７が第２ウェル領域３１および第３ウェル領域３２上に接触していた。しかし、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に大きな容量成分があれば、実施の形態２の効果を得られる。そのため、ＳｉＣ−ＭＯＳＦＥＴ１０２Ａのように、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に絶縁膜５６があってもよい。
【０１０７】
導電性層４７は、ゲート配線と同じ工程で形成することができるため、マスク枚数を削減することができる。
【０１０８】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図１０は、実施の形態３の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ−ＭＯＳＦＥＴ１０３の、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０３は、実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２において導電性層４７を第１導電型の炭化珪素導電性層４２で置き換えたものである。炭化珪素導電性層４２は、第２ウェル領域３１と第３ウェル領域３２の表層に形成される。
【０１０９】
炭化珪素導電性層４２の不純物濃度は、ドリフト層２０の不純物濃度よりも高く、例えば１×１０１８から１×１０２０ｃｍ−３程度である。炭化珪素導電性層４２は高濃度の第１導電型の半導体であるため、第２ウェル領域コンタクトホール９１および第３ウェル領域コンタクトホール９２を介してソース電極８０とオーミック接続される。
【０１１０】
＜Ｃ−２．動作＞
炭化珪素導電性層４２は、導電性層４７と同様の機能を示す。まず、炭化珪素導電性層４２は第２ウェル領域３１および第３ウェル領域３２とｐｎダイオードを形成する。そのため、還流動作時において、炭化珪素導電性層４２から第２ウェル領域３１および第３ウェル領域３２への電流はダイオードの逆方向通電となるため、ほとんど流れない。そのため、還流動作時の外周領域のバイポーラ通電を大幅に抑制することが可能となる。
【０１１１】
さらに、離間領域２４の存在により、ドレイン電極８４に大きな負電圧が印加されても、第２ウェル領域３１に印加される負電圧が小さく抑えられる。そのため、実施の形態１，２と同様に、より大きな負のドレイン電圧の印加に対してもバイポーラ通電の抑制を実現できる。
【０１１２】
ターンオフ状態では、ドレイン電圧の急激な上昇に伴う変位電流が、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２からなるｐｎダイオードの順方向電流として、低い発生電圧でソース電極８０へと流れる。そのため、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような大きな電圧は発生しない。これにより信頼性の高い炭化珪素半導体装置を実現できる。
【０１１３】
ターンオン状態においては、ドレイン電圧の急激な低下に伴う変位電流が、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２からなるｐｎダイオードの逆方向電流として流れる。しかしながら、ｐｎダイオードはドリフト層２０の表面付近に形成され、不純物濃度の高い、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２とからなる。したがって、逆バイアス印加時のｐｎダイオードの空乏層容量は非常に大きい。そのため空乏層容量を介して変位電流を通電することができる。これにより、第２ウェル領域３１および第３ウェル領域３２中には絶縁膜を破壊するような高電圧が発生しない。そのため信頼性の高い炭化珪素半導体装置を実現できる。
【０１１４】
＜Ｃ−３．製造方法＞
実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程において、ソース領域４０およびコンタクト領域３５をイオン注入により作成する工程の後に、または同時に窒素またはリンなどのイオンを注入することによって、炭化珪素導電性層４２を作成してもよい。あるいは、炭化珪素導電性層４２は、ＣＶＤ法によるエピタキシャル成長で第２ウェル領域３１、第３ウェル領域３２上に形成されてもよい。
【０１１５】
図１０では、炭化珪素導電性層４２が第２ウェル領域３１と第３ウェル領域３２の内部に形成されているが、いずれか一方の内部にのみ形成されていてもよい。例えば、還流動作時により大きな電圧が印加される第３ウェル領域３２の内部にのみ、炭化珪素導電性層４２が形成されていてもよい。これにより、還流動作時に、より高い電圧までバイポーラ通電を抑制できる。また、第２ウェル領域３１と第３ウェル領域３２中の炭化珪素導電性層４２の不純物濃度は必ずしも等しい必要はなく、違っていてもよい。
【０１１６】
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図１１は、実施の形態４の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ−ＭＯＳＦＥＴ１０４の、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０４は、実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２において、第２ウェル領域３１を厚み方向に貫通する離間領域２５を備えたものである。離間領域２５は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２５のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
【０１１７】
離間領域２５の上面には、導電性層４７が形成されている。ソース電極８０とオーミック接続された導電性層４７は、離間領域２５とショットキ接続される。これにより、第２ウェル領域３１中にもＳＢＤが形成されることになる。
【０１１８】
第２ウェル領域３１中にＳＢＤが形成されることにより、還流動作時の外周領域における電圧降下が抑制される。そのため、離間領域２４が最外周ＳＢＤから遠くに設置される場合でも、離間領域２４に印加される電圧を高く保つことが可能となる。これにより、第２ウェル領域３１、導電性層４７および第１ウェル領域３０と、離間領域２３を含むｐｎｐスリットとに印加される電位差を低減することで、降伏動作を抑制でき、還流動作時におけるバイポーラ通電をさらに抑制することが可能となる。ＳｉＣ−ＭＯＳＦＥＴ１０４のターンオンおよびターンオフ動作については、実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２と同様である。また、ＳｉＣ−ＭＯＳＦＥＴ１０４の作成方法もＳｉＣ−ＭＯＳＦＥＴ１０２とほぼ同じである。
【０１１９】
＜Ｄ−２．変形例＞
図１２は、実施の形態４の第１変形例の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ−ＭＯＳＦＥＴ１０４Ａの、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０４Ａは、ＳｉＣ−ＭＯＳＦＥＴ１０４の構成において、離間領域２５に代えて離間領域２６を設けたものである。離間領域２６は、第３ウェル領域３２を厚み方向に貫通する。離間領域２６は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２６のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。導電性層４７と離間領域２６により、ＳＢＤが形成される。これにより、離間領域２４および第２ウェル領域３１の周囲の電位の低下を低減することが可能となる。これにより、還流動作時にドレインに大きな負電圧が印加された際でも、第２ウェル領域３１と第１ウェル領域３０との間の印加電圧、および第２ウェル領域３１と導電性層４７との間の印加電圧が低減され、バイポーラ通電の抑制を実現する。
【０１２０】
図１３は、実施の形態４の第２変形例の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ−ＭＯＳＦＥＴ１０４Ｂの、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０４Ｂは、実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２において、導電性層４７が離間領域２４を跨いで形成された構成である。これにより、離間領域２４と導電性層４７とからなるＳＢＤが形成される。従って、還流動作時における第２ウェル領域３１の電位降下を低減することが出来る。還流動作時に、大きな負電圧がドレインに印加された場合に、第２ウェル領域３１と第１ウェル領域３０のパンチスルーによる通電を抑制できることから、バイポーラ通電をさらに抑制できる。これにより信頼性を高める事ができる。
【０１２１】
上記の各実施の形態では、活性領域に離間領域２１があり、離間領域２１がその上部に形成されたショットキ電極７１を介してソース電極８０と接続された、内蔵ＳＢＤを有するＳｉＣ−ＭＯＳＦＥＴについて説明した。しかし、必ずしもＳｉＣ−ＭＯＳＦＥＴはＳＢＤを内蔵している必要はなく、ＭＯＳＦＥＴに逆方向電圧が印加されたときに、ユニポーラ型の動作をするダイオード、すなわちユニポーラ型ダイオードが内蔵されていれば良い。例えば特許文献４のような、逆導通ダイオード構造を内蔵したＳｉＣ−ＭＯＳＦＥＴも、素子の外周領域において、内蔵ＳＢＤを有するＳｉＣ−ＭＯＳＦＥＴと同様の課題があり、上記の各実施の形態の構成が適用可能であり、各実施の形態の効果を享受できる。
【０１２２】
具体的には、図１４に示す通りである。図１４は、実施の形態４の第３変形例の炭化珪素半導体装置である逆導通ダイオード構造を内蔵したＳｉＣ−ＭＯＳＦＥＴ１０４Ｃの、図１のａ−ａ´線に沿った断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０４Ｃは、実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０１において、活性領域にＳＢＤを設けず、第１導電型のチャネルエピ層２７を設けたものである。チャネルエピ層２７は、ソース領域４０が形成されていない第１ウェル領域３０の表面上に形成され、ソース領域４０より第１導電型の不純物濃度が低い。ソース電極８０はチャネルエピ層２７に接続する。すなわち、ＳｉＣ−ＭＯＳＦＥＴ１０４Ｃは、活性領域において逆導通するユニポーラ型のダイオードを内蔵している。この構造により、逆方向動作時にはチャネル部分からユニポーラ電流が通電されるため、第１ウェル領域３０からのバイポーラ電流を抑制することができる。このような活性領域を有する半導体装置に各実施の形態の構成を適用しても、各実施の形態の効果を享受できる。
【０１２３】
ＳｉＣ−ＭＯＳＦＥＴ１０４Ｃにおいて、最外周の第１ウェル領域３０の表面上に形成されたチャネルエピ層２７から第３離間領域である離間領域２４までの距離が、ドリフト層２０の膜厚の１．１５倍より短ければ、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して１０％以上低減することができる。
【０１２４】
また、上記の各実施の形態で説明したＳｉＣ−ＭＯＳＦＥＴは、活性領域においてプレーナ型のＭＯＳＦＥＴを有していた。しかし、各実施の形態が効果を有する範囲はプレーナ型のＭＯＳＦＥＴに限定されない。例えば、ゲート構造の炭化珪素基板表面を彫り込んで形成されるトレンチ型のＭＯＳＦＥＴに対しても、各実施の形態の構成が適用可能であり、各実施の形態の効果を享受できる。
【０１２５】
また、上記の各実施の形態で説明したＳｉＣ−ＭＯＳＦＥＴにおいて外周構造が平坦であったが、例えばトレンチ型ＭＯＳＦＥＴのトレンチ形成工程を用いて、外周構造が深さ方向に彫り込まれていても良い。
【０１２６】
＜Ｅ．実施の形態５＞
本実施の形態は、上述した実施の形態１−４の炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに実施の形態１−４の炭化珪素半導体装置を適用した場合について説明する。
【０１２７】
図１５は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【０１２８】
図１５に示す電力変換システムは、電源１００、電力変換装置２００、および負荷３００を備えて構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能である。電源１００は、例えば、直流系統、太陽電池、または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することができる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【０１２９】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータである。電力変換装置２００は、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１５に示すように、主変換回路２０１、駆動回路２０２、および制御回路２０３を備えている。主変換回路２０１は、直流電力を交流電力に変換して出力する。駆動回路２０２は、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
【０１３０】
駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
【０１３１】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または空調機器向けの電動機として用いられる。
【０１３２】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１−４のいずれかにかかる炭化珪素半導体装置が適用される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【０１３３】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１３４】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１３５】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として各実施の形態１−４の炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【０１３６】
本実施の形態では、２レベルの三相インバータに実施の形態１−４の炭化珪素半導体装置を適用する例を説明した．しかし、実施の形態１−４の炭化珪素半導体装置は、これに限らず種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１−４の炭化珪素半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１−４の炭化珪素半導体装置を適用することも可能である。
【０１３７】
また、実施の形態１−４の炭化珪素半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、もしくは誘導加熱調理器または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１３８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１３９】
１５  抵抗体、２０  ドリフト層、２１−２６  離間領域、３０  第１ウェル領域、３１  第２ウェル領域、３２  第３ウェル領域、２５  コンタクト領域、２７  チャネルエピ層、３７  ＪＴＥ領域、４０  ソース領域、４２  炭化珪素導電性層、４７  導電性層、５０  ゲート絶縁膜、５１  フィールド絶縁膜、５５  層間絶縁膜、５６  絶縁膜、６０  ゲート電極、７０  オーミック電極、７１  ショットキ電極、７５  外周ショットキ電極、７６  第１非オーミックコンタクト領域、７７  第２非オーミックコンタクト領域、８０  ソース電極、８１  ゲートパッド、８２  ゲート配線、８４  ドレイン電極、９０  第１ウェル領域コンタクトホール、９１  第２ウェル領域コンタクトホール、９５  ゲートコンタクトホール、１００  電源、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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