(57)【特許請求の範囲】
【請求項１】
メモリ・アレイを動作させるためのデバイスであって、
メモリ・アレイおよび第１の電圧源と電子通信する感知構成要素であって、第１のトランジスタと、第２のトランジスタとを備える、感知構成要素と、
第１のノードを介して前記第１のトランジスタに結合された第１のキャパシタと、
第２のノードを介して前記第２のトランジスタに結合された第２のキャパシタと、
第３のノードを介して第２の電圧源と前記第１のキャパシタおよび前記第２のキャパシタとの間に結合された第１のスイッチング構成要素と
を備えるデバイス。
【請求項２】
前記第１のキャパシタは前記第１のノードと前記第３のノードとの間に配置され、前記第２のキャパシタは前記第２のノードと前記第３のノードとの間に配置される、
請求項１に記載のデバイス。
【請求項３】
前記感知構成要素の前記第１のトランジスタに結合された第１の基準電圧構成要素であって、第２のスイッチング構成要素を備える第１の基準電圧構成要素と、
前記感知構成要素の前記第２のトランジスタに結合された第２の基準電圧構成要素であって、第３のスイッチング構成要素を備える第２の基準電圧構成要素と
をさらに備える、請求項１に記載のデバイス。
【請求項４】
前記第１のノードを介して前記第１のキャパシタに結合された第４のスイッチング構成要素であって、ｎＭＯＳトランジスタを備える第４のスイッチング構成要素と、
前記第２のノードを介して前記第２のキャパシタに結合された第５のスイッチング構成要素であって、ｎＭＯＳトランジスタを備える第５のスイッチング構成要素と
をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタに結合された第６のスイッチング構成要素であって、ｐＭＯＳトランジスタを備える第６のスイッチング構成要素
をさらに備える、請求項１に記載のデバイス。
【請求項６】
メモリ・アレイと、
前記メモリ・アレイにデータを転送するように構成されたコントローラと、
前記コントローラからの信号を処理するように構成されたプロセッサと
を備え、
前記メモリ・アレイは、
メモリ・アレイおよび第１の電圧源と電子通信する感知構成要素であって、第１のトランジスタと、第２のトランジスタとを備える、感知構成要素と、
第１のノードを介して前記第１のトランジスタに結合された第１のキャパシタと、
第２のノードを介して前記第２のトランジスタに結合された第２のキャパシタと、
第３のノードを介して第２の電圧源と前記第１のキャパシタおよび前記第２のキャパシタとの間に結合された第１のスイッチング構成要素と
をさらに備える、システム。
【請求項７】
前記第１のキャパシタは前記第１のノードと前記第３のノードとの間に配置され、前記第２のキャパシタは前記第２のノードと前記第３のノードとの間に配置される、
請求項６に記載のシステム。
【請求項８】
前記感知構成要素の前記第１のトランジスタに結合された第１の基準電圧構成要素であって、第２のスイッチング構成要素を備える第１の基準電圧構成要素と、
前記感知構成要素の前記第２のトランジスタに結合された第２の基準電圧構成要素であって、第３のスイッチング構成要素を備える第２の基準電圧構成要素と
をさらに備える、請求項６に記載のシステム。
【請求項９】
メモリ・アレイを動作させるための方法であって、
第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化することと、
前記第１のスイッチング構成要素が活性化された後、基準電圧を感知構成要素に印加することであって、前記感知構成要素は、前記第１のキャパシタおよび前記第２のキャパシタに結合される、印加することと、
前記基準電圧が前記感知構成要素に印加された後、前記第１のスイッチング構成要素を非活性化することと、
前記第１のキャパシタと前記第２のキャパシタの両方の上の電圧オフセットを測定することと
を含む方法。
【請求項１０】
前記電圧オフセットを測定することに少なくとも一部は基づいて、前記第１のキャパシタおよび前記第２のキャパシタと電子通信するメモリ・セルから論理状態を読み取ること
をさらに含む、請求項９に記載の方法。
【請求項１１】
前記第１のスイッチング構成要素が活性化された後、感知動作を開始すること
をさらに含む、請求項９に記載の方法。
【請求項１２】
メモリ・アレイと電子通信する第２のスイッチング構成要素を活性化することと、
前記第２のスイッチング構成要素を活性化したことに応答して、第１のトランジスタ上で第１の信号を生成することと
をさらに含む、請求項９に記載の方法。
【請求項１３】
前記第１の信号が前記第１のトランジスタ上で生成された後、前記メモリ・アレイおよび前記感知構成要素と電子通信する前記第２のスイッチング構成要素を非活性化することと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
第１の基準電圧構成要素および前記感知構成要素と電子通信する第３のスイッチング構成要素を活性化することと、
前記第３のスイッチング構成要素を活性化したことに応答して、第２のトランジスタ上で第２の信号を生成することと
をさらに含む、請求項９に記載の方法。
【請求項１５】
前記第２の信号が前記第２のトランジスタ上で生成された後、前記第１の基準電圧構成要素および前記感知構成要素と電子通信する前記第３のスイッチング構成要素を非活性化すること
をさらに含む、請求項１４に記載の方法。
【請求項１６】
前記第１のスイッチング構成要素を活性化した後、第４のスイッチング構成要素および第５のスイッチング構成要素を活性化することであって、前記第４のスイッチング構成要素は第１のノードを介して前記第１のキャパシタに結合され、前記第５のスイッチング構成要素は第２のノードを介して前記第２のキャパシタに結合される、活性化することと
をさらに含む、請求項９に記載の方法。
【請求項１７】
前記第４のスイッチング構成要素および前記第５のスイッチング構成要素を活性化した後、第６のスイッチング構成要素を活性化することであって、前記第６のスイッチング構成要素は、前記感知構成要素内の第１のトランジスタおよび第２のトランジスタに結合される、活性化すること
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記感知構成要素内の第１のトランジスタの第１の閾値電圧に依存する第１の電圧を第１のノードにおいて測定することであって、前記第１のノードは、前記第１のキャパシタを前記感知構成要素内の前記第１のトランジスタに接続し、前記第１のキャパシタと前記第２のキャパシタの両方の上の前記電圧オフセットを測定することは、前記第１の電圧を測定することに少なくとも一部は基づく、測定すること
をさらに含む、請求項９に記載の方法。
【請求項１９】
第２のトランジスタの第２の閾値電圧に依存する第２の電圧を第２のノードにおいて測定することであって、前記第２のノードは、前記第２のキャパシタを前記感知構成要素内の前記第２のトランジスタに接続し、前記第１のキャパシタと前記第２のキャパシタの両方の上で前記電圧オフセットを測定することは、前記第２の電圧を測定することに少なくとも一部は基づく、測定すること
をさらに含む、請求項９に記載の方法。
【請求項２０】
前記第１のキャパシタおよび前記第２のキャパシタを前記感知構成要素に結合することによって、前記感知構成要素の前記第１のトランジスタと前記第２のトランジスタとの間の電圧の差異を減少させること
をさらに含む、請求項９に記載の方法。
【請求項２１】
メモリ・アレイ内の強誘電体メモリ・セルと、
前記強誘電体メモリ・セルに結合されたトランジスタと、
前記強誘電体メモリ・セルと電子通信するメモリ・コントローラであって、
第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素の活性化を開始し、
前記第１のスイッチング構成要素が活性化された後、感知構成要素に対する基準電圧の印加を開始し、前記感知構成要素が前記第１のキャパシタおよび前記第２のキャパシタに結合され、
前記基準電圧が前記感知構成要素に印加された後、前記第１のスイッチング構成要素の非活性化を開始し、
前記第１のキャパシタと前記第２のキャパシタの両方の上の電圧オフセットの測定を開始する
ように動作可能であるメモリ・コントローラと
を備える装置。
【請求項２２】
前記メモリ・コントローラは、
前記電圧オフセットを測定することに少なくとも一部は基づいて、前記第１のキャパシタおよび前記第２のキャパシタと電子通信する前記強誘電体メモリ・セルから論理状態を読み取る
ように動作可能である、請求項２１に記載の装置。
【請求項２３】
前記メモリ・コントローラは、
前記第１のスイッチング構成要素が活性化された後、感知動作を開始する
ように動作可能である、請求項２１に記載の装置。
【請求項２４】
前記メモリ・コントローラは、
前記メモリ・アレイと電子通信する第２のスイッチング構成要素の活性化を開始し、
前記第２のスイッチング構成要素を活性化したことに応答して、第１のトランジスタ上での第１の信号の生成を開始し、
感知動作が開始された後、第１の基準電圧構成要素および前記感知構成要素と電子通信する第３のスイッチング構成要素の活性化を開始し、
前記第３のスイッチング構成要素を活性化したことに応答して、第２のトランジスタ上での第２の信号の生成を開始する
ように動作可能である、請求項２１に記載の装置。
【請求項２５】
前記メモリ・コントローラは、
前記第１のトランジスタ上での前記第１の信号の生成後、前記メモリ・アレイおよび前記感知構成要素と電子通信する前記第２のスイッチング構成要素の非活性化を開始し、
前記第２のトランジスタ上での前記第２の信号の生成後、前記第１の基準電圧構成要素および前記感知構成要素と電子通信する前記第３のスイッチング構成要素の非活性化を開始する
ように動作可能である、請求項２４に記載の装置。
【請求項２６】
第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素の活性化を開始するための手段と、
前記第１のスイッチング構成要素が活性化された後、感知構成要素に対する基準電圧の印加を開始するための手段であって、前記感知構成要素は前記第１のキャパシタおよび前記第２のキャパシタに結合される、開始するための手段と、
前記基準電圧が前記感知構成要素に印加された後、前記第１のスイッチング構成要素の非活性化を開始するための手段と、
前記第１のキャパシタと前記第２のキャパシタの両方の上の電圧オフセットの測定を開始するための手段と
を備える装置。
【請求項２７】
前記電圧オフセットを測定することに少なくとも一部は基づいて、前記第１のキャパシタおよび前記第２のキャパシタと電子通信する強誘電体メモリ・セルから論理状態を読み取るための手段
をさらに備える、請求項２６に記載の装置。
【請求項２８】
前記第１のスイッチング構成要素が活性化された後、感知動作を開始するための手段
をさらに備える、請求項２６に記載の装置。
【請求項２９】
メモリ・アレイと電子通信する第２のスイッチング構成要素の活性化を開始するための手段と、
前記第２のスイッチング構成要素を活性化したことに応答して、第１のトランジスタ上での第１の信号の生成を開始するための手段と、
感知動作が開始された後、第１の基準電圧構成要素および前記感知構成要素と電子通信する第３のスイッチング構成要素の活性化を開始するための手段と、
前記第３のスイッチング構成要素を活性化したことに応答して、第２のトランジスタ上での第２の信号の生成を開始するための手段と
をさらに備える、請求項２６に記載の装置。
【請求項３０】
前記第１のトランジスタ上での前記第１の信号の生成後、前記メモリ・アレイおよび前記感知構成要素と電子通信する前記第２のスイッチング構成要素の非活性化を開始するための手段と、
前記第２のトランジスタ上での前記第２の信号の生成後、前記第１の基準電圧構成要素および前記感知構成要素と電子通信する前記第３のスイッチング構成要素の非活性化を開始するための手段と
をさらに備える、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
クロスリファレンス
本特許出願は、２０１７年７月２０日に出願されたＶｉｍｅｒｃａｔｉによる「Ｏｆｆｓｅｔ  Ｃａｎｃｅｌｌａｔｉｏｎ  ｆｏｒ  Ｌａｔｃｈｉｎｇ  ｉｎ  ａ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ」という名称の米国特許出願第１５／６５５，６４４号に対する優先権を主張する２０１８年７月１８日に出願されたＶｉｍｅｒｃａｔｉによる「Ｏｆｆｓｅｔ  Ｃａｎｃｅｌｌａｔｉｏｎ  ｆｏｒ  Ｌａｔｃｈｉｎｇ  ｉｎ  ａ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４２５８４に対する優先権を主張するものであり、それらの各々は本発明の譲受人に割り当てられ、それらの各々は参照によりその全体が明白に本明細書に組み込まれる。
【背景技術】
【０００２】
以下は、一般に、メモリ・アレイを動作させることに関し、より詳細には、メモリ・デバイス内でのラッチングのためのオフセット・キャンセルに関する。
【０００３】
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスの構成要素は、メモリ・デバイス内に状態を書き込むまたはプログラムすることがある。
【０００４】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、延長された時間の期間にわたって記憶された論理状態を維持することがある。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有することがある。
【０００５】
メモリ・デバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を減少させること、または製造コストを減少させることを含むことがある。いくつかのメモリ・デバイスには、メモリ・セルの感知構成要素への入力ノード間に、電圧の差異があることがある。この電圧の差異は、感知構成要素に結合されたキャパシタ間の電圧オフセットという結果になることがある。場合によっては、電圧の差異は、キャパシタからの電流漏洩および記憶された情報の喪失という結果になることがある。いくつかの例では、電圧オフセットは、メモリ・セル内のアクセス動作中に作られた信号を減少させることもある。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするメモリ・アレイの一例を示す図である。
【図２】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする例示的な回路を示す図である。
【図３】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする強誘電体メモリ・セルのためのヒステリシス曲線とともに、非線形電気的性質の一例を示す図である。
【図４】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする例示的な回路を示す図である。
【図５】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするタイミング図の一例を示す図である。
【図６】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするタイミング図の一例を示す図である。
【図７】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするデバイスのブロック図である。
【図８】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするデバイスのブロック図である。
【図９】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするデバイスを含むシステムの図である。
【図１０】本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルのための方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
場合によっては、感知構成要素の入力ノード間の電圧の差があることがある。したがって、感知構成要素上での電圧の差は、感知構成要素のトランジスタから取り出され（ｉｓｏｌａｔｅｄ）ないことがある。すなわち、感知構成要素内の第１のトランジスタおよび第２のトランジスタのゲート電圧は、メモリ・セルからの異なる電流を排出することがある。場合によっては、第１のキャパシタおよび第２のキャパシタが、感知構成要素の入力ノード間に実装されることがある。感知構成要素内の第１のトランジスタと第２のトランジスタの電圧が一致する場合でも、電圧が、感知構成要素に結合された外部トランジスタ間の電圧の差異により第１のキャパシタおよび第２のキャパシタの上で生成されることがある。たとえば、感知構成要素の入力ノード間の電圧の差は、感知構成要素の第１のトランジスタおよび第２のトランジスタの電圧の差異に関連せず、感知構成要素に結合された外部トランジスタ間の電圧の差異に関連することがある。
【０００８】
オフセット・キャンセル技法は、感知構成要素に対する電圧オフセットの影響（たとえば、電圧の差異）を減少させるためと、より正確なアクセス動作を可能にするために使用されることがある。場合によっては、オフセット・キャンセルは、メモリ・デバイスの性能に影響を与えることなく、発達（ｄｅｖｅｌｏｐｍｅｎｔ）を知らせるために並列に実行されることがある。電圧オフセットを減少させるために、第１のキャパシタおよび第２のキャパシタはそれぞれ、感知構成要素の第１のトランジスタおよび第２のトランジスタに結合されることがある。加えて、スイッチング構成要素は、第１のキャパシタおよび第２のキャパシタを電圧源に接続するために、第１のキャパシタと第２のキャパシタの間に実施されることがある。たとえば、電圧オフセットは、電圧を感知構成要素に供給するためにスイッチング構成要素を第１のキャパシタと第２のキャパシタの間に結合することによって減少することがあり、スイッチング構成要素を第１のキャパシタと第２のキャパシタの間に結合することは、場合によっては、電圧オフセットを減少させる。
【０００９】
場合によっては、第１のキャパシタおよび第２のキャパシタの上の電圧は、感知構成要素の第１のトランジスタと第２のトランジスタの両方の間の電圧差に比例することがある。その結果、第１のキャパシタと第２のキャパシタの両方の上の電圧は、スイッチング構成要素の不均衡な電圧（ｄｉｓｐａｒｉｔｙ  ｖｏｌｔａｇｅ）による影響を受けないことがあり、これが、より正確なアクセス動作を可能にすることがある。
【００１０】
オフセット・キャンセル技法は、感知構成要素内の２つのトランジスタ間の電圧オフセットを減少させるために適用されることがある。オフセット・キャンセル技法は、メモリ・デバイスの総面積および消費が、電圧の差異を引き起こすメモリ・デバイスの面積を増加させることよりも小さい場合に、有効であることがある。場合によっては、代替オフセット・キャンセル技法を使用することがあるＦｅＲＡＭデバイスが、高電圧デバイスの使用により、ＤＲＡＭデバイスと同じ結果または有効性を達成しないことがある。
【００１１】
上記で紹介された本開示の特徴が、以下で図１の文脈でさらに説明される。次いで、具体的な例が、図２〜図７に関して説明される。本開示のこれらおよび他の特徴は、メモリ・デバイス内でのラッチングのためのオフセット・キャンセルに関連する装置図、システム図、およびフローチャートによってさらに図示され、これらを参照しながら説明される。
【００１２】
図１は、本開示のさまざまな実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする例示的なメモリ・アレイ１００を図示する。メモリ・アレイ１００は、電子的メモリ装置と呼ばれることもある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄えることがある。たとえば、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として線形電気分極性または常誘電性電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電材料は、非線形分極性を有する。強誘電体メモリ・セル１０５のいくつかの詳細および利点は、以下で説明される。
【００１３】
読み取りおよび書き込みなどの動作は、アクセス線１１０およびディジット線１１５を活性化または選択することによって、メモリ・セル１０５上で実行されてよい。アクセス線１１０は、ワード線１１０としても知られることがあり、ビット線１１５は、ディジット線１１５としても知られることがある。ワード線およびビット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
【００１４】
図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）ことによって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリ・セルのアドレスと呼ばれることがある。いくつかの例では、論理状態は、１つまたは複数の他の構成要素と電子通信するメモリ・セル１０５から読み取られることがある。いくつかの例では、論理状態は、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定したことに基づいて第１のキャパシタおよび第２のキャパシタ（図１には示されていない）と電子通信するメモリ・セルから読み取られることがある。
【００１５】
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されることがあり、これを制御することがある。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリ・セル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。
【００１６】
メモリ・セル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化することがある。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリ・アレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイ・サイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリ・セル１０５がアクセスされ得る。
【００１７】
アクセスすると、メモリ・セル１０５が、メモリ・セル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読まれることがある、または感知されることがある。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、この感知構成要素１２５は、メモリ・セル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことと、その逆も同様であることを決定することがある。感知構成要素１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。いくつかの例では、感知構成要素１２５は、第１のキャパシタおよび第２のキャパシタに結合されることがある。
【００１８】
メモリ・セル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリ・セル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるために、データ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれることがある。このプロセスは、以下でより詳細に説明される。
【００１９】
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態が劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再度書き込まれる必要があることがある。
【００２０】
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失という結果になることがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高くてよく、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であってよく、かなりの電力消費という結果になることがある。ますます大きくなるメモリ・アレイがあれば、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの展開または動作（たとえば、電力供給、熱生成、材料制限など）を阻害することがある。以下で論じられるように、強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャと比較して改善された性能という結果になり得る有益な性質を有することがある。
【００２１】
メモリ・コントローラ１４０は、さまざまな構成要素、たとえば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通して、メモリ・セル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電など）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・アレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリ・アレイ１００内の１つの、複数の、またはすべてのメモリ・セル１０５は、同時にアクセスされることがある。たとえば、メモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。
【００２２】
図２は、本開示のさまざまな実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする例示的な回路２００を図示する。回路２００は、メモリ・セル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知構成要素１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明されるように、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および感知構成要素１２５の例であってよい。メモリ・セル１０５−ａは、第１のプレートすなわちセル・プレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶構成要素を含むことがある。セル・プレート２３０とセル底部２１５は、それらの間に配置された強誘電材料を通して容量的に結合されることがある。セル・プレート２３０およびセル底部２１５の方角は、メモリ・セル１０５−ａの動作を変更することなく反転されることがある。回路２００は、選択構成要素２２０と、基準線２２５も含む。セル・プレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
【００２３】
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られるまたは感知されることがある。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれることがある。場合によっては、選択構成要素２２０はトランジスタであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択構成要素２２０を活性化することがある。たとえば、ワード線１１０−ａに印加された電圧がトランジスタ・ゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。
【００２４】
他の例では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されることがある。この実施形態では、選択構成要素２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
【００２５】
キャパシタ２０５のプレート間の強誘電材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがあり、その後、プレート線２１０およびワード線１１０−ａはバイアスされる。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態。たとえば、記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートの移動」と呼ばれることがある。
【００２６】
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリ・セル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリ・セル１０５−ａ内の記憶された論理状態を決定するために、感知構成要素１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。
【００２７】
感知構成要素１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であることがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知構成要素１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素１２５−ａが、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、メモリ・セル１０５のラッチされた論理状態は、図１を参照すると、列デコーダ１３０を通して、出力１３５として出力されることがある。
【００２８】
メモリ・セル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一例では、選択構成要素２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通しての）セル・プレート２３０および（ディジット線１１５−ａを通しての）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セル・プレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスは、論理１を書き込むために実行され、セル・プレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
【００２９】
回路２００は、キャパシタ２３５−ａと、キャパシタ２３５−ｂと、スイッチング構成要素２４０も含むことがある。場合によっては、感知構成要素１２５−ａは、キャパシタ２３５−ａおよびキャパシタ２３５−ｂに結合されることがある。キャパシタ２３５−ａおよびキャパシタ２３５−ｂは、スイッチング構成要素２４０に結合されることがある。場合によっては、スイッチング構成要素２４０は、ｎＭＯＳトランジスタであってもよいし、ｎＭＯＳトランジスタを含んでもよい。たとえば、スイッチング構成要素２４０は、電圧を感知構成要素１２５−ａに供給することがあり、キャパシタ２３５−ａおよび２３５−ｂは、スイッチング構成要素２４０と感知構成要素１２５−ａとの間に配置されることがある。本明細書において説明されるように、キャパシタ２３５−ａおよび２３５−ｂ内に記憶された電荷は、感知構成要素１２５−ａの上の閾値電圧に依存することがある。場合によっては、キャパシタ２３５−ａと２３５−ｂの両方の上の電圧は、感知構成要素１２５−ａ上の電圧差に比例することがある。場合によっては、電圧オフセットは、キャパシタ２３５−ａと２３５−ｂの両方の上で決定されることがある。たとえば、電圧オフセットは、キャパシタ２３５−ａと２３５−ｂの両方の上で測定されることがある。いくつかの例では、電圧オフセットは、キャパシタ２３５−ａ、キャパシタ２３５−ｂ、およびスイッチング構成要素２４０を感知構成要素１２５−ａに結合することによって減少することがある。たとえば、電圧オフセットは、電圧を感知構成要素１２５−ａに供給するためにスイッチング構成要素２４０をキャパシタ２３５−ａとキャパシタ２３５−ｂの間に結合することによって減少することがあり、スイッチング構成要素２４０をキャパシタ２３５−ａとキャパシタ２３５−ｂの間に結合することは、場合によっては、電圧オフセットを減少させ、より正確なアクセス動作を可能にする。
【００３０】
図３は、本開示のさまざまな実施形態により動作する強誘電体メモリ・セルのためのヒステリシス曲線３００−ａおよび３００−ｂとともに、非線形電気的性質の一例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリ・セルの書き込みプロセスおよび読み取りプロセスを図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
【００３１】
強誘電材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷という結果になり、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
【００３２】
ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００−ａおよび３００−ｂにおける電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セル・プレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
【００３３】
ヒステリシス曲線３００−ａにおいて示されるように、強誘電材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例では、それぞれの電荷状態の論理値は、メモリ・セルを動作させるための他のスキームに対応するために逆転されることがある。
【００３４】
論理０または１は、電圧を印加することにより、強誘電材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまでの電荷蓄積という結果になる。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０−ａという結果になる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。
【００３５】
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧が、キャパシタにわたって印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを図示する。電圧３３５が、図２を参照して論じられるように、キャパシタにわたって印加されることがある。他の場合では、固定電圧は、セル・プレートに印加されることがあり、正の電圧として示されているが、電圧３３５は負であることがある。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
【００３６】
場合によっては、最終的な電荷は、メモリ・セルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知構成要素において測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０、または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。
【００３７】
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差。すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶された論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知構成要素による比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定され得る。
【００３８】
上記で論じられたように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることは、記憶された論理状態を劣化または破壊することがある。しかしながら、強誘電体メモリ・セルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。
【００３９】
図４は、本開示のさまざまな実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする例示的な回路４００を示す。いくつかの例では、回路４００は、オフセット電圧を生成するメモリ・アレイの一部であることがある。場合によっては、図２を参照して、回路４００は、回路２００の部分であってもよいし、その一例であってもよい。回路４００は、その状態（たとえば、それらが活性化されているか非活性化されているか）が本明細書において説明されるいくつかの構成要素を含むことがある。回路４００に示される構成要素の状態は、回路４００に書き込むまたはこれを読み取る前に発生する１つまたは複数の感知動作を使用して感知されることがある。
【００４０】
回路４００は、感知構成要素４０５と、キャパシタ４１０−ａおよび４１０−ｂと、スイッチング構成要素４１５−ａ〜４１５−ｇと、基準電圧構成要素４２０−ａおよび４２０−ｂと、電圧源４２５−ａ〜４２５−ｅとを含むことがある。感知構成要素４０５は、図１を参照して説明される感知構成要素１２５の実施形態の一例であることがある。キャパシタ４１０およびスイッチング構成要素４１５は、図２を参照して説明されるキャパシタ２３５およびスイッチング構成要素２４０の実施形態の一例であることがある。
【００４１】
回路４００は、感知構成要素４０５を含むことがある。感知構成要素４０５は、ノード４３０−ａおよび電圧源４２５−ａ（たとえば、第１の電圧源）を介して強誘電体メモリ・アレイと電子通信する感知構成要素４０５を表すことがある。感知構成要素４０５は、トランジスタ４３５−ａ（たとえば、第１のトランジスタ）と、トランジスタ４３５−ｂ（たとえば、第２のトランジスタ）と、トランジスタ４３５−ｃと、トランジスタ４３５−ｄとを含むことがある。いくつかの例では、トランジスタ４３５−ａおよび４３５−ｂは、トランジスタｎＭＯＳの例であることがある。いくつかの例では、トランジスタ４３５−ｃおよびトランジスタ４３５−ｄは、ｐＭＯＳトランジスタの例であることがある。感知構成要素４０５は、いくつかの例では、ノード４３０−ｃ〜４３０−ｆを介して接続された交差結合ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタ・ペアを含むことがある。
【００４２】
回路４００は、いくつかのスイッチング構成要素４１５−ａ〜４１５−ｇを含むことがある。場合によっては、スイッチング構成要素４１５は、トランジスタの一例であってもよいし、これを含んでもよい。いくつかの例では、スイッチング構成要素４１５は、スイッチの一例であってもよいし、これを含んでもよい。トランジスタまたはスイッチを参照して説明されているが、本明細書において説明される技法は、他のタイプの構成要素を使用して実施されてよい。加えて、使用されるトランジスタのタイプは変化してよい。各スイッチング構成要素は、スイッチング構成要素のゲートにおいて印加される電圧を制御することによって、活性化される（たとえば、オンにされる）ことがある。たとえば、スイッチング構成要素４１５−ａ（たとえば、第１のスイッチング構成要素）は、信号をスイッチング構成要素４１５−ａのゲートに印加し、次いで、電圧源４２５−ｂ（たとえば、第２の電圧源）によって供給される電圧（場合によっては、正の電圧であることがある）をスイッチング構成要素４１５−ａに通すことによって活性化されることがあり、スイッチング構成要素４１５−ｂ（たとえば、第２のスイッチング構成要素）は、信号をスイッチング構成要素４１５−ｂのゲートに印加し、次いで、基準電圧構成要素４２０−ａ（たとえば、第１の基準電圧構成要素）によって供給される電圧（場合によっては、基準電圧であることがある）をスイッチング構成要素４１５−ｂに通すことによって活性化されることがある。電圧源によって供給される電圧は、それぞれのスイッチング構成要素をオンにする閾値電圧要件を満たすことがある。場合によっては、コントローラは、回路４００内のスイッチング構成要素への電圧の印加を協調させることがある。
【００４３】
スイッチング構成要素４１５は、ノード４３０−ｇ（たとえば、第３のノード）を介して電圧源４２５−ｂとキャパシタ４１０−ａ（たとえば、第１のキャパシタ）およびキャパシタ４１０−ｂ（たとえば、第２のキャパシタ）との間に結合されたスイッチング構成要素４１５−ａを表すことがある。場合によっては、スイッチング構成要素４１５−ａは、ｎＭＯＳトランジスタであってもよいし、ｎＭＯＳトランジスタを含んでもよい。場合によっては、スイッチング構成要素４１５−ｃ（たとえば、第３のスイッチング構成要素）は、基準電圧構成要素４２０−ｂ（たとえば、第２の基準電圧構成要素）に結合されることがある。場合によっては、スイッチング構成要素４１５−ｃは、絶縁基準デバイス構成要素であってもよいし、絶縁基準デバイス構成要素を含んでもよい。スイッチング構成要素４１５−ｄ（たとえば、第４のスイッチング構成要素）は、ノード４３０−ｈ（たとえば、第１のノード）を介してキャパシタ４１０−ａに結合されることがある。場合によっては、スイッチング構成要素４１５−ｄは、ｎＭＯＳトランジスタであってもよいし、ｎＭＯＳトランジスタを含んでもよい。スイッチング構成要素４１５−ｅ（たとえば、第５のスイッチング構成要素）は、ノード４３０−ｉ（たとえば、第２のノード）を介してキャパシタ４１０−ｂに結合されることがある。場合によっては、スイッチング構成要素４１５−ｅは、ｎＭＯＳトランジスタであってもよいし、ｎＭＯＳトランジスタを含んでもよい。スイッチング構成要素４１５−ｆ（たとえば、第６のスイッチング構成要素）は、トランジスタ４３５−ａおよびトランジスタ４３５−ｂに結合されることがある。場合によっては、スイッチング構成要素４１５−ｆは、ｐＭＯＳトランジスタであってもよいし、ｐＭＯＳトランジスタを含んでもよい。
【００４４】
場合によっては、１つまたは複数の電圧源は、スイッチング構成要素のゲートにおいて印加される電圧を制御するために使用されることがある（たとえば、各スイッチング構成要素のゲートは、たとえばワイヤード接続を介して、電圧源に接続されることがある）。スイッチング構成要素は、活性化されると、２つの構成要素間の電流の流れを可能にすることがある。スイッチング構成要素は、非活性化されると、２つの構成要素間の電流の流れを防止することがある。電圧源４２５−ａは、正の電圧（たとえば、１．６Ｖ）の電圧をスイッチング構成要素４１５−ｆに供給することがある。いくつかの例では、電圧源４２５−ｂは、正の電圧（たとえば、１．２Ｖ）をスイッチング構成要素４１５−ａに供給することがある、または、電圧源４２５−ｃは、接地電圧（たとえば、０Ｖ）をスイッチング構成要素４１５−ａに供給することがある。電圧源４２５−ｄおよび４２５−ｅはそれぞれ、接地電圧をスイッチング構成要素４１５−ｄおよび４１５−ｅに供給することがある。場合によっては、基準電圧構成要素４２０−ａおよび４２０−ｂはそれぞれ、基準電圧をスイッチング構成要素４１５−ｂおよび４１５−ｃに供給することがある。ノード４３０−ａは、メモリ・アレイからスイッチング構成要素４１５−ｇに信号を印加することがある。回路４００のスイッチング構成要素のゲートに印加される電圧は、コントローラによって制御されることがあり、同じ電圧源によって供給されてもよいし、異なる電圧源によって供給されてもよい。各スイッチング構成要素の供給源は、正の電圧源（たとえば、電圧源４２５−ｂ）または仮想接地基準供給源（たとえば、電圧源４２５−ｃ）に接続される（たとえば、これと電子通信する、またはこれにハードワイヤードされる）ことがある。
【００４５】
基準電圧構成要素４２０−ａは、ノード４３０−ｅを介して感知構成要素４０５のトランジスタ４３５−ａに結合されることがある。場合によっては、基準電圧構成要素４２０−ａは、スイッチング構成要素４１５−ｂを含むことがある。スイッチング構成要素４１５−ｂは、等化デバイス構成要素の一例であることがある。基準電圧構成要素４２０−ｂは、４３０−ｃを介して感知構成要素４０５のトランジスタ４３５−ｂに結合されることがある。基準電圧構成要素４２０−ｂは、スイッチング構成要素４１５−ｃを含むことがある。スイッチング構成要素４１５−ｃは、絶縁基準デバイス構成要素の一例であることがある。
【００４６】
回路４００は、感知構成要素４０５と電子通信するキャパシタ４１０−ａと４１０−ｂ（たとえば、誘電体キャパシタ、強誘電体キャパシタ）も含むことがある。個別のキャパシタに関して説明されているが、場合によっては、メモリ・セルからの電荷は、トランジスタ４３５−ａとトランジスタ４３５−ｂとの間の導電線の固有容量を使用してノード４３０−ｈおよび４３０−ｉ（たとえば、第１のノードおよび第２のノード）において記憶されることがある。いくつかの例では、電荷は、第１のスイッチング構成要素と感知構成要素４０５との間の導電線の固有容量を使用してノード４３０−ｇにおいて記憶されることがある。
【００４７】
キャパシタ４１０−ａは、ノード４３０−ｈを介してトランジスタ４３５−ａに結合されることがある。いくつかの例では、トランジスタ４３５−ａの閾値電圧に依存することがある電圧が、ノード４３０−ｈにおいて決定されることがある。たとえば、電圧は、ノード４３０−ｈにおいて測定されることがある。キャパシタ４１０−ｂは、ノード４３０−ｉを介してトランジスタ４３５−ｂに結合されることがある。いくつかの例では、トランジスタ４３５−ｂの閾値電圧に依存することがある電圧が、ノード４３０−ｉにおいて決定されることがある。たとえば、電圧は、ノード４３０−ｉにおいて測定されることがある。場合によっては、キャパシタ４１０−ａは、ノード４３０−ｈとノード４３０−ｇとの間に配置されることがあり、キャパシタ４１０−ｂは、ノード４３０−ｉとノード４３０−ｇとの間に配置されることがある。
【００４８】
本明細書において説明されるように、回路４００は、事前充電動作を経験することがある。事前充電動作中、ノード４３０−ｈおよび４３０−ｉにおける電圧は、いくつかの構成要素を活性化および非活性化することによってゼロに減少することがある。たとえば、ノード４３０−ｈは、スイッチング構成要素４１５−ａを活性化し、スイッチング構成要素４１５−ｄを活性化して、ノード４３０−ｈを接地に接続することによって、０Ｖにあらかじめ充電されることがある。たとえば、スイッチング構成要素４１５−ａは、接地電圧（たとえば、０Ｖ）を供給するために電圧源４２５−ｃに結合されることがある。いくつかの例では、ノード４３０−ｉも、スイッチング構成要素４１５−ａを活性化し、スイッチング構成要素４１５−ｅを活性化して、ノード４３０−ｉを接地に接続することによって、０Ｖにあらかじめ充電されることがある。たとえば、スイッチング構成要素４１５−ｅは、接地電圧（たとえば、０Ｖ）を供給するために電圧源４２５−ｅに結合されることがある。同様に、ノード４３０−ｇは、電圧源４２５−ｂに対してスイッチング構成要素４１５−ａを活性化することによって１．２Ｖにあらかじめ充電されることがある。場合によっては、ノード４３０−ａおよび電圧源４２５−ａは各々、スイッチング構成要素４１５−ｇおよびスイッチング構成要素４１５−ｆをそれぞれ非活性化することによって、感知構成要素４０５から絶縁されることがある。回路４００内で示される事前充電動作は、オフセット電圧を調整するために使用可能である電圧の生成を容易にし得る。
【００４９】
本明細書において説明されるように、回路４００は、感知動作を経験することがある。感知動作中、ノード４３０−ｈおよびノード４３０−ｉは、スイッチング構成要素４１５−ｂおよび４１５−ｃを活性化することによって、基準電圧（たとえば、２．３Ｖ）に充電されることがある。すなわち、ノード４３０−ｈおよびノード４３０−ｉの電圧は、スイッチング構成要素４１５−ａを活性化したことに基づいて、あらかじめ充電された電圧（たとえば、０Ｖ）から基準電圧（たとえば、２．３Ｖ）の間の電圧に増加することがある。場合によっては、ノード４３０−ｇは、電圧源４２５−ｂに結合されたスイッチング構成要素４１５−ａを活性化することによって、正の電圧（たとえば、１．２Ｖ）に充電されることがある。
【００５０】
場合によっては、ノード４３０−ｈの電圧は、トランジスタ４３５−ａの閾値電圧に依存することがある。同様に、ノード４３０−ｉの電圧は、トランジスタ４３５−ｂの閾値電圧に依存することがある。すなわち、キャパシタ４１０−ａ内に記憶された電荷は、感知構成要素４０５のトランジスタ４３５−ａの閾値電圧に依存することがある。いくつかの例では、キャパシタ４１０−ｂ内に記憶された電荷は、感知構成要素４０５のトランジスタ４３５−ｂの閾値電圧に依存することがある。場合によっては、キャパシタ４１０−ａと４１０−ｂの両方の上の電圧は、感知構成要素４０５のトランジスタ４３５−ａと４３５−ｂの両方の間の電圧差に比例することがある。その結果、キャパシタ４１０−ａおよび４１０−ｂの両方の上の電圧は、スイッチング構成要素４１５−ａ、４１５−ｄ、および４１５−ｅの不均衡な電圧による影響を受けないことがあり、これが、より正確なアクセス動作を可能にすることがある。場合によっては、感知構成要素４０５のトランジスタ４３５−ａとトランジスタ４３５−ｂとの間の電圧の差異があることがある。トランジスタ４３５−ａとトランジスタ４３５−ｂとの間の電圧の差異を減少させるために、キャパシタ４１０−ａおよびキャパシタ４１０−ｂは、感知構成要素４０５に結合されることがある。
【００５１】
本明細書において説明されるように、回路４００は、いくつかの例では、感知構成要素４０５上で信号を構築する増幅動作を経験することがある。増幅動作中、スイッチング構成要素４１５−ｇおよび４１５−ｃは、メモリ・アレイからの信号および基準電圧構成要素４２０−ｂからの基準電圧を感知構成要素４０５に供給するために活性化されることがある。次いで、ノード４３０−ａおよび基準電圧構成要素４２０−ｂはそれぞれ、スイッチング構成要素４１５−ｇおよび４１５−ｃを非活性化することによって、感知構成要素４０５から絶縁されることがある。場合によっては、ノード４３０−ｇは、電圧源４２５−ｃに接続されたスイッチング構成要素４１５−ａを活性化することによって、０Ｖに充電されることがある。たとえば、スイッチング構成要素４１５−ａを活性化することによって、ノード４３０−ｈ、４３０−ｉ、および４３０−ｇの電圧が減少することがあり、電流がトランジスタ４３５−ａおよびトランジスタ４３５−ｂを流れることが可能になることがある。次いで、増幅プロセスを完了するために、スイッチング構成要素４１５−ｄおよび４１５−ｅが活性化されることがある。場合によっては、感知構成要素４０５内のデータをラッチし、そのラッチにデータを記憶するために、スイッチング構成要素４１５−ｆが活性化されることがある。
【００５２】
図５は、本開示のさまざまな実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする感知動作中のタイミング図５００の一例を図示する。タイミング図５００は、軸５０５上に表される電圧と、軸５１０上に表される時間とを含み、タイミング図５００は、回路４００の第１の論理状態の例示的な感知動作（たとえば、「１」を感知すること）を示す。
【００５３】
回路４００のさまざまな構成要素に印加される電圧は、タイミング図５００上で時間の関数として表される。たとえば、タイミング図５００は、電圧Ｖｒｅｆと、Ｖ１と、Ｖ２と、Ｖ０とを含む。いくつかの例では、Ｖｒｅｆは２．３Ｖであることがあり、Ｖ１は１．６Ｖであることがあり、Ｖ２は１．２Ｖであることがあり、Ｖ０は０Ｖであることがある。回路４００のさまざまなノードの電圧は、タイミング図５００上の時間の関数としても表される。たとえば、タイミング図は、ノード４３０−ｈにおける電圧に対応し得る電圧５１５−ａと、ノード４３０−ｉ電圧における電圧に対応し得る電圧５１５−ｂと、ノード４３０−ｇ電圧における電圧に対応し得る電圧５１５−ｃとを含む。タイミング図５００は、ノード４３０−ｂにおける電圧に対応し得る電圧５１５−ｄと、ノード４３０−ｃにおける電圧に対応し得る電圧５１５−ｅも含むことがある。信号電圧５２０は、いくつかの例では、メモリ・アレイからノード４３０−ａを介して供給される信号の電圧の一例であることがある。基準電圧５２５は、感知構成要素に印加される基準電圧の一例であることがある。いくつかの例では、電圧は、理解しやすいようにタイミング図５００では互いからオフセットされて示されることがあるが、これらの電圧は、そうでない場合は、重複する、すなわち、少なくともある長さの時間中に同じであることがある。タイミング図５００は、さまざまなスイッチング構成要素の電圧も示す。いくつかの例では、信号（たとえば、ＳＡ＿Ｎ１）が、スイッチング構成要素４１５−ａのゲートに供給されることがある。いくつかの例では、信号（たとえば、ＩＳＯ）が、スイッチング構成要素４１５−ｇのゲートに供給されることがある。場合によっては、信号（たとえば、ＳＡ＿Ｎ２）が、スイッチング構成要素４１５−ｄおよび４１５−ｅのゲートに供給されることがある。いくつかの他の例では、信号（たとえば、ＳＡ＿Ｐ）が、スイッチング構成要素４１５−ｆのゲートに供給されることがある。
【００５４】
感知動作は、回路４００内の１つまたは複数のスイッチング構成要素を活性化および非活性化することを含むことがある。たとえば、時間ｔ１では、基準電圧５２５が、感知構成要素に印加され、Ｖｒｅｆが感知構成要素に印加されると増加することがある。すなわち、ノード４３０−ｂおよび４３０−ｃの電圧は、基準電圧であることがある。時間ｔ２では、導電経路が、活性化信号ＳＡ＿Ｎ１をスイッチング構成要素４１５−ａに印加することによって、ノード４３０−ｇと電圧源４２５−ｂとの間に確立されることがある。したがって、電圧５１５−ａおよび５１５−ｂはそれぞれ、感知構成要素４０５のトランジスタ４３５−ａおよび４３５−ｂの上での電流の流れにより、減少することがある。同様に、電圧５１５−ｃは、信号ＳＡ＿Ｎ１に基づいてＶ２に減少することがある。基準電圧５２５と電圧５１５−ａとの差は、いくつかの例では、（たとえば、矢印５３０−ａによって示されるように）トランジスタ４３５−ａの閾値電圧に対応することがある。同様に、基準電圧５２５と電圧５１５−ｂとの差は、（たとえば、矢印５３０−ｂによって示されるように）トランジスタ４３５−ｂの閾値電圧に対応することがある。場合によっては、トランジスタ４３５−ａおよび４３５−ｂのそれぞれの閾値電圧は、プロセス変動により異なることがある。加えて、時間ｔ３では、信号ＳＡ＿Ｎ１が、ノード４３０−ｇから絶縁されることがある（すなわち、スイッチング構成要素４１５−ａが非活性化される）。感知構成要素４０５を通して信号を増幅するために、信号電圧５２０が、メモリ・アレイを感知構成要素に接続するために時間ｔ４において信号ＩＳＯを供給することによって、導入されることがある。したがって、電圧５１５−ｄが信号電圧５２０に増加
することがある。
【００５５】
増幅動作は、いくつかの例では、活性化信号および非活性化信号ＳＡ＿Ｎ１およびＳＡ＿Ｎ２を供給することを含むことがある。場合によっては、時間ｔ６において、信号ＳＡ＿Ｎ１が、スイッチング構成要素４１５−ａに供給されることがある。すなわち、Ｖ０は、ノード４３０−ｇに供給されることがある。したがって、電圧５１５−ａ、５１５−ｂ、および５１５−ｃが減少することがある。信号の増幅を完了するために、時間ｔ７において、信号ＳＡ＿Ｎ２が、Ｖ０をノード４３０−ｈおよびノード４３０−ｉに供給することがある。したがって、電圧５１５−ａ、５１５−ｂ、および５１５−ｃは、Ｖ０に減少することがある。場合によっては、矢印５３０−ｃ、５３０−ｄ、および５３０−ｅが、感知構成要素４０５上での信号の増幅に対応することがある。したがって、矢印５３０−ｃ、５３０−ｄ、および５３０−ｅは、感知構成要素４０５が高信号を含むことがあるとき、増幅信号に対応することがある。場合によっては、感知構成要素４０５上の信号が、電圧の差異を克服するのに十分なほど大きいことがあるので、ノード４３０−ｈとノード４３０−ｉとの間の電圧の差異は、オフセット電圧にあまり寄与しないことがある。
【００５６】
図６は、本開示のさまざまな実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートする感知動作中のタイミング図６００の一例を図示する。タイミング図６００は、軸６０５上に表される電圧と、軸６１０上に表される時間とを含み、タイミング図６００は、回路４００の第２の論理状態の例示的な感知動作（たとえば、「０」を感知すること）を示す。
【００５７】
回路４００のさまざまな構成要素に印加される電圧は、タイミング図６００上で時間の関数として表される。たとえば、タイミング図６００は、電圧Ｖｒｅｆと、Ｖ１と、Ｖ２と、Ｖ０とを含む。電圧Ｖｒｅｆ、Ｖ１、Ｖ２、およびＶ０は各々、図５を参照して説明されるように、電圧Ｖｒｅｆ、Ｖ１、Ｖ２、およびＶ０の実施形態の一例であることがある。回路４００のさまざまなノードの電圧は、タイミング図６００上の時間の関数としてとしても表される。たとえば、タイミング図は、ノード４３０−ｈにおける電圧に対応し得る電圧６１５−ａと、ノード４３０−ｉにおける電圧に対応し得る電圧６１５−ｂと、ノード４３０−ｇにおける電圧に対応し得る電圧６１５−ｃとを含む。タイミング図６００は、ノード４３０−ｂにおける電圧に対応し得る電圧６１５−ｄと、４３０−ｃにおける電圧ノードに対応し得る電圧６１５−ｅも含むことがある。信号電圧６２０は、いくつかの例では、メモリ・アレイからノード４３０−ａを介して供給される信号の電圧の一例であることがある。基準電圧６２５は、感知構成要素に印加される基準電圧の一例であることがある。いくつかの例では、電圧は、理解しやすいようにタイミング図６００では互いからオフセットされて示されることがあるが、これらの電圧は、そうでない場合は、重複する、すなわち、少なくともある長さの時間中に同じであることがある。タイミング図６００は、さまざまなスイッチング構成要素の電圧も示す。いくつかの例では、信号（たとえば、ＳＡ＿Ｎ１）が、スイッチング構成要素４１５−ａのゲートに供給されることがある。いくつかの例では、信号（たとえば、ＩＳＯ）が、スイッチング構成要素４１５−ｇのゲートに供給されることがある。場合によっては、信号（たとえば、ＳＡ＿Ｎ２）が、スイッチング構成要素４１５−ｄおよび４１５−ｅのゲートに供給されることがある。いくつかの他の例では、信号（たとえば、ＳＡ＿Ｐ）が、スイッチング構成要素４１５−ｆのゲートに供給されることがある。
【００５８】
感知動作は、回路４００内の１つまたは複数のスイッチング構成要素を活性化および非活性化することを含むことがある。たとえば、時間ｔ１では、基準電圧６２５は、Ｖｒｅｆが感知構成要素に印加されるとき、増加することがある。すなわち、ノード４３０−ｂおよび４３０−ｃの電圧は、基準電圧であることがある。活性化信号ＳＡ＿Ｎ１は、時間ｔ２において、ノード４３０−ｇと電圧源４２５−ｂとの間に導電経路を確立するために供給されることがある。したがって、電圧６１５−ａおよび６１５−ｂはそれぞれ、感知構成要素４０５のトランジスタ４３５−ａおよび４３５−ｂの上での電流の流れにより、減少することがある。同様に、電圧６１５−ｃは、信号ＳＡ＿Ｎ１に基づいてＶ２に減少することがある。基準電圧６２５と電圧６１５−ａとの差は、いくつかの例では、（たとえば、矢印６３０−ａによって示されるように）トランジスタ４３５−ａの閾値電圧に対応することがある。同様に、基準電圧６２５と電圧６１５−ｂとの差は、（たとえば、矢印６３０−ｂによって示されるように）トランジスタ４３５−ｂの閾値電圧に対応することがある。加えて、時間ｔ３では、スイッチング構成要素４１５−ａが、ノード４３０−ｇを絶縁するために非活性化されることがある。感知構成要素４０５を通して信号を増幅するために、信号電圧６２０が、メモリ・アレイからの信号を感知構成要素に接続するために時間ｔ４において信号ＩＳＯによって、供給されることがある。したがって、電圧６１５−ｄが信号電圧６２０に減少することがある。
【００５９】
増幅動作は、いくつかの例では、１つまたは複数のスイッチング構成要素（たとえば、回路４００内のスイッチング構成要素４１５−ａ、４１５−ｄ、および４１５−ｅ）を活性化および非活性化することを含むことがある。場合によっては、時間ｔ６において、活性化信号ＳＡ＿Ｎ１が、スイッチング構成要素４１５−ａに供給されることがある。すなわち、電圧Ｖ０が、ノード４３０−ｇに供給されることがある。したがって、電圧６１５−ａ、６１５−ｂ、および６１５−ｃが減少することがある。信号の増幅を完了するために、活性化信号ＳＡ＿Ｎ２が、時間ｔ７において、Ｖ０をノード４３０−ｈおよびノード４３０−ｉに供給するために供給されることがある。したがって、電圧６１５−ａ、６１５−ｂ、および６１５−ｃは、Ｖ０に減少することがある。場合によっては、矢印６３０−ｃ、６３０−ｄ、および６３０−ｅが、感知構成要素４０５上での信号の逆増幅に対応することがある。
【００６０】
場合によっては、２つのキャパシタ・オフセット補正を用いた入力オフセットは、本開示および技法に沿って、１つのキャパシタ・オフセットを用いた入力オフセットの、または入力オフセットなしの、電圧の差異の１０倍よりも大きい、電圧の差異減少という結果になることがある。たとえば、感知構成要素の第１のトランジスタと第２のトランジスタとの間の電圧の差異は、第１のキャパシタおよび第２のキャパシタを感知構成要素に結合することによって、減少することがある。すなわち、電圧の差異減少は、感知構成要素のための１００倍の面積増加に等しいことがある。たとえば、「０」を読み取るために感知構成要素に印加される電圧は、基準電圧構成要素によって供給される電圧とメモリ・アレイに供給される電圧との間の電圧差であることがある。印加される電圧は、あらゆる感知構成要素が「０」を正しく読み取るという結果になることがある。場合によっては、同じ電圧が、オフセット補正なしで感知構成要素に印加されることがあるとき、感知構成要素の半分未満が「０」を正しく読み取ることがあり、感知構成要素の半分よりも多くが「０」を誤って読み取ることがある（たとえば、感知構成要素の半分よりも多くが「１」）を読み取る）。すなわち、２つのキャパシタ・オフセット補正を用いた入力オフセットが、電圧の差異を減少させ得、メモリ・セルの論理状態を不正確に読み取ることがある感知構成要素の数を減少させ得る。
【００６１】
図７は、本開示の実施形態によるメモリ・デバイス内のオフセット・キャンセルをサポートするメモリ・アレイ７０５のブロック図７００を示す。メモリ・アレイ７０５は、電子的メモリ装置と呼ばれることがあり、図１を参照して説明されたメモリ・アレイ１００の構成要素の一例であることがある。
【００６２】
メモリ・アレイ７０５は、１つまたは複数のメモリ・セル７１０と、メモリ・コントローラ７１５と、ワード線７２０と、プレート線７２５と、基準構成要素７３０と、感知構成要素７３５と、ディジット線７４０と、ラッチ７４５とを含むことがある。これらの構成要素は、互いと電子通信することがあり、本明細書において説明される機能のうちの１つまたは複数を実行することがある。場合によっては、メモリ・コントローラ７１５は、バイアス構成要素７５０と、タイミング構成要素７５５とを含むことがある。
【００６３】
メモリ・コントローラ７１５は、ワード線７２０、ディジット線７４０、感知構成要素７３５、およびプレート線７２５と電子通信することがあり、これらは、図１および図２を参照して説明されたワード線１１０、ディジット線１１５、感知構成要素１２５、およびプレート線２１０の例であることがある。メモリ・アレイ７０５は、基準構成要素７３０と、ラッチ７４５も含むことがある。メモリ・アレイ７０５の構成要素は、互いと電子通信することがあり、図１から図６を参照して説明された機能の実施形態を実行することがある。場合によっては、基準構成要素７３０、感知構成要素７３５、およびラッチ７４５は、メモリ・コントローラ７１５の構成要素であることがある。
【００６４】
いくつかの例では、ディジット線７４０は、感知構成要素７３５および強誘電体メモリ・セル７１０の強誘電体キャパシタと電子通信する。強誘電体メモリ・セル７１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）を用いて書き込み可能であってよい。ワード線７２０は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の選択構成要素と電子通信することがある。プレート線７２５は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の強誘電体キャパシタのプレートと電子通信することがある。感知構成要素７３５は、メモリ・コントローラ７１５、ディジット線７４０、およびラッチ７４５と電子通信することがある。基準構成要素７３０は、メモリ・コントローラ７１５と電子通信することがある。これらの構成要素は、他の構成要素、接続、またはバスを介して、上記で列挙されていない構成要素に加えて、メモリ・アレイ７０５の内部と外部の両方にある他の構成要素とも電子通信することがある。
【００６５】
メモリ・コントローラ７１５は、電圧をそれらのさまざまなノードに印加することによって、ワード線７２０、プレート線７２５、またはディジット線７４０を活性化するように構成されることがある。たとえば、バイアス構成要素７５０は、上記で説明されたように、メモリ・セル７１０を読み取るまたはこれに書き込むようにメモリ・セル７１０を動作させるために、電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ７１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含むことがある。これによって、メモリ・コントローラ７１５が、１つまたは複数のメモリ・セル７１０にアクセスすることが可能になることがある。バイアス構成要素７５０はまた、感知構成要素７３５のための基準信号を生成するために基準構成要素７３０に電位を提供することがある。加えて、バイアス構成要素７５０は、感知構成要素７３５の動作のための電位を提供することがある。
【００６６】
場合によっては、メモリ・コントローラ７１５は、その動作を、タイミング構成要素７５５を使用して実行することがある。たとえば、タイミング構成要素７５５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレートバイアスのタイミングを制御する。場合によっては、タイミング構成要素７５５は、バイアス構成要素７５０の動作を制御することがある。
【００６７】
基準構成要素７３０は、感知構成要素７３５のための基準信号を生成するためにさまざまな構成要素を含むことがある。基準構成要素７３０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準構成要素７３０は、他の強誘電体メモリ・セル７１０を使用して実施されることがある。感知構成要素７３５は、メモリ・セル７１０からの（ディジット線７４０を通しての）信号を基準構成要素７３０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知構成要素は、ラッチ７４５内の出力を記憶することがあり、それは、メモリ・アレイ７０５が一部である電子デバイスの動作に従って使用されることがある。感知構成要素７３５は、ラッチおよび強誘電体メモリ・セルと電子通信する感知増幅器を含むことがある。
【００６８】
メモリ・コントローラ７１５は、図９を参照して説明されるメモリ・アレイ９１５の実施形態の一例であることがある。
【００６９】
メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、ハードウェア内で実施されてもよいし、プロセッサによって実行されるソフトウェア内で実施されてもよいし、ファームウェア内で実施されてもよいし、それらの任意の組み合わせで実施されてよい。プロセッサによって実行されるソフトウェア内で実施される場合、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本開示において説明される機能を実行するように設計されたそれらの任意の組み合わせによって実行されてよい。メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、１つまたは複数の物理デバイスによって異なる物理的な場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。いくつかの例では、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、本開示のさまざまな実施形態による別個の異なる構成要素であってよい。他の例では、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、限定されるものではないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他の構成要素、または本開示のさまざまな実施形態によるそれらの組み合わせを含む、１つまたは複数の他のハードウェア構成要素と組み合わされてよい。
【００７０】
メモリ・コントローラ７１５は、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化させ、第１のスイッチング構成要素が活性化された後、第１のキャパシタおよび第２のキャパシタに結合された感知構成要素に基準電圧を印加し、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を不活性化し、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することがある。
【００７１】
図８は、本開示の実施形態によるメモリ・デバイス内でのラッチングのためのオフセット・キャンセルをサポートするメモリ・アレイ８１５のブロック図８００を示す。メモリ・アレイ８１５は、図７および図９を参照して説明されるメモリ・アレイ９１５の実施形態の一例であることがある。メモリ・アレイ８１５は、バイアス構成要素８２０と、タイミング構成要素８２５と、活性化構成要素８３０と、電圧構成要素８３５と、非活性化構成要素８４０と、電圧オフセット構成要素８４５とを含むことがある。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信することがある。
【００７２】
活性化構成要素８３０は、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化することがある。場合によっては、活性化構成要素８３０は、第１のスイッチング構成要素が活性化された後で、感知動作を開始することがある。活性化構成要素８３０は、強誘電体メモリ・アレイと電子通信する第２のスイッチング構成要素も活性化し、第２のスイッチング構成要素を活性化したことに応答して、第１のトランジスタの上で第１の信号を生成することがある。場合によっては、活性化構成要素８３０は、第１の基準電圧構成要素および感知構成要素と電子通信する第３のスイッチング構成要素を活性化し、第３のスイッチング構成要素を活性化したことに応答して、第２のトランジスタ上で第２の信号を生成することがある。場合によっては、活性化構成要素８３０は、第１のスイッチング構成要素を活性化した後、第４のスイッチング構成要素および第５のスイッチング構成要素を活性化することがあり、第４のスイッチング構成要素は、第１のノードを介して第１のキャパシタに結合され、第５のスイッチング構成要素は、第２のノードを介して第２のキャパシタに結合される。いくつかの例では、活性化構成要素８３０は、第４のスイッチング構成要素および第５のスイッチング構成要素を活性化した後、第６のスイッチング構成要素を活性化することがあり、この第６のスイッチング構成要素は、感知構成要素内の第１のトランジスタおよび第２のトランジスタに結合される。
【００７３】
電圧構成要素８３５は、第１のスイッチング構成要素が活性化された後、基準電圧を感知構成要素に印加することがあり、この感知構成要素は、第１のキャパシタおよび第２のキャパシタに結合される。場合によっては、電圧構成要素８３５は、感知構成要素内の第１のトランジスタの第１の閾値電圧に依存している第１の電圧を第１のノードにおいて測定することがあり、第１のノードは、第１のキャパシタを感知構成要素内の第１のトランジスタに接続し、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することは、第１の電圧を測定したことに基づく。場合によっては、電圧構成要素８３５は、第２のトランジスタの第２の閾値電圧に依存する第２の電圧を第２のノードにおいて測定することがあり、第２のノードは、第２のキャパシタを感知構成要素内の第２のトランジスタに接続し、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することは、第２の電圧を測定することに基づく。
【００７４】
非活性化構成要素８４０は、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を非活性化することがある。場合によっては、非活性化構成要素８４０は、第１の信号が第１のトランジスタ上で生成された後、強誘電体メモリ・アレイおよび感知構成要素と電子通信する第２のスイッチング構成要素を非活性化することがある。場合によっては、非活性化構成要素８４０は、第２の信号が第２のトランジスタ上で生成された後、第１の基準電圧構成要素および感知構成要素と電子通信する第３のスイッチング構成要素を非活性化することがある。
【００７５】
電圧オフセット構成要素８４５は、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定し、電圧オフセットを測定することに基づいて、第１のキャパシタおよび第２のキャパシタと電子通信するメモリ・セルから論理状態を読み取ることがある。
【００７６】
図９は、本開示の実施形態によるメモリ・デバイス内でのラッチングのためのオフセット・キャンセルをサポートするデバイス９０５を含むシステム９００の図を示す。デバイス９０５は、上記でたとえば図１を参照して説明されたメモリ・アレイ１００の構成要素の一例であってもよいし、これを含んでもよい。デバイス９０５は、メモリ・アレイ９１５と、メモリ・セル９２０と、基本入力／出力システム（ＢＩＯＳ）構成要素９２５と、プロセッサ９３０と、Ｉ／Ｏコントローラ９３５と、周辺構成要素９４０とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、１つまたは複数のバス（たとえば、バス９１０）を介して電子通信することがある。
【００７７】
メモリ・セル９２０は、本明細書において説明されるように、情報を（すなわち、論理的な状態の形で）記憶することがある。
【００７８】
ＢＩＯＳ構成要素９２５は、さまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素９２５はまた、プロセッサとさまざまな他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することがある。ＢＩＯＳ構成要素９２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを含むことがある。
【００７９】
プロセッサ９３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理構成要素、個別のハードウェア構成要素、またはそれらの任意の組み合わせ）を含むことがある。場合によっては、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ９３０に統合されることがある。プロセッサ９３０は、さまざまな機能（たとえば、メモリ・デバイス内でのラッチングのためのオフセット・キャンセルをサポートする機能またはタスク）を実行するために、メモリ内に記憶されたコンピュータ可読命令を実行するように構成されることがある。
【００８０】
Ｉ／Ｏコントローラ９３５は、デバイス９０５のための入力信号および出力信号を管理し得る。Ｉ／Ｏコントローラ９３５は、デバイス９０５に統合されていない周辺機器も管理し得る。場合によっては、Ｉ／Ｏコントローラ９３５は、外部周辺機器への物理的接続またはポートを表すことがある。場合によっては、Ｉ／Ｏコントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコントローラ９３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表す、またはこれと相互作用することがある。場合によっては、Ｉ／Ｏコントローラ９３５は、プロセッサの一部として実施されることがある。場合によっては、ユーザは、Ｉ／Ｏコントローラ９３５を介して、またはＩ／Ｏコントローラ９３５によって制御されるハードウェア構成要素を介して、デバイス９０５と対話することがある。
【００８１】
周辺構成要素９４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含んでよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットがあり得る。
【００８２】
入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとの、またはこれとの間の、インタフェースを含んでもよい。場合によっては、入力９４５は、Ｉ／Ｏコントローラ９３５によって管理されることがあり、周辺構成要素９４０を介してデバイス９０５と相互作用することがある。
【００８３】
出力９５０は、デバイス９０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス９０５の外部にあるデバイスまたは信号を表すこともある。出力９５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサ、またはプリント回路基板などがあり得る。場合によっては、出力９５０は、周辺構成要素９４０を介してデバイス９０５とインタフェースする周辺要素であることがある。場合によっては、出力９５０は、Ｉ／Ｏコントローラ９３５によって管理されることがある。
【００８４】
デバイス９０５の構成要素は、機能を行うように設計された回路を含んでよい。これには、本明細書において説明される機能を行うように構成されたさまざまな回路要素、たとえば、導電線、トランジスタ、キャパシタ、インダクタ、抵抗、増幅器、または他の活性要素もしくは不活性要素があり得る。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってよい。または、デバイス９０５は、そのようなデバイスの一部分または一実施形態であってよい。
【００８５】
図１０は、本開示の実施形態によるメモリ・デバイス内でのラッチングのためのオフセット・キャンセルのための方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリ・アレイ１００またはその構成要素によって実施されることがある。たとえば、方法１０００の動作は、図７から図９を参照して説明されるメモリ・アレイによって実行されることがある。いくつかの例では、メモリ・アレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・アレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の実施形態を実行することがある。
【００８６】
ブロック１００５では、メモリ・アレイ１００が、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化することがある。ブロック１００５の動作は、図４から図６を参照して説明される方法により実行され得る。いくつかの例では、ブロック１００５の動作の実施形態は、図７から図９を参照して説明される活性化構成要素によって実行され得る。
【００８７】
ブロック１０１０では、メモリ・アレイ１００が、第１のスイッチング構成要素が活性化された後、基準電圧を感知構成要素に印加することがあり、この感知構成要素は、第１のキャパシタおよび第２のキャパシタに結合される。ブロック１０１０の動作は、図４から図６を参照して説明される方法により実行され得る。いくつかの例では、ブロック１０１０の動作の実施形態は、図７から図９を参照して説明される電圧構成要素によって実行されることがある。
【００８８】
ブロック１０１５では、メモリ・アレイ１００は、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を非活性化することがある。ブロック１０１５の動作は、図４から図６を参照して説明される方法により実行され得る。いくつかの例では、ブロック１０１５の動作の実施形態は、図７から図９を参照して説明される非活性化構成要素によって実行され得る。
【００８９】
ブロック１０２０では、メモリ・アレイ１００は、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することがある。ブロック１０２０の動作は、図４から図６を参照して説明される方法により実行され得る。いくつかの例では、ブロック１０２０の動作の例は、図７から図９を参照して説明される電圧オフセット構成要素によって実行され得る。
【００９０】
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの実施形態が組み合わされてよい。
【００９１】
一実施形態では、メモリ・アレイは、メモリ・アレイおよび第１の電圧源と電子通信する感知構成要素であって、第１のトランジスタと、第２のトランジスタとを備える、感知構成要素と、第１のノードを介して第１のトランジスタに結合された第１のキャパシタと、第２のノードを介して第２のトランジスタに結合された第２のキャパシタと、第３のノードを介して第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素とを含むことがある。
【００９２】
一実施形態では、システムは、メモリ・アレイおよび第１の電圧源と電子通信する感知構成要素であって、第１のトランジスタと、第２のトランジスタとを備える、感知構成要素と、第１のノードを介して第１のトランジスタに結合された第１のキャパシタと、第２のノードを介して第２のトランジスタに結合された第２のキャパシタと、第３のノードを介して第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素とを含むことがある。
【００９３】
メモリ・アレイを動作させるための方法について説明する。この方法は、メモリ・アレイおよび第１の電圧源と電子通信する感知構成要素を形成することであって、この感知構成要素は、第１のトランジスタと、第２のトランジスタとを備える、形成することと、第１のノードを介して第１のトランジスタに結合された第１のキャパシタを形成することと、第２のノードを介して第２のトランジスタに結合された第２のキャパシタを形成することと、第３のノードを介して第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を形成することとを含むことがある。
【００９４】
上記で説明されたメモリ・アレイのいくつかの例では、第１のキャパシタは、第１のノードと第３のノードとの間に配置されることがあり、第２のキャパシタは、第２のノードと第３のノードとの間に配置されることがある。
【００９５】
上記で説明されたメモリ・アレイのいくつかの例は、感知構成要素の第１のトランジスタに結合された第１の基準電圧構成要素であって、第２のスイッチング構成要素を備える第１の基準電圧構成要素も含むことがある。上記で説明されたメモリ・アレイのいくつかの例は、感知構成要素の第２のトランジスタに結合された第２の基準電圧構成要素であって、第３のスイッチング構成要素を備える第２の基準電圧構成要素も含むことがある。
【００９６】
上記で説明されたメモリ・アレイのいくつかの例は、第１のノードを介して第１のキャパシタに結合された第４のスイッチング構成要素であって、ｎＭＯＳトランジスタを備える第４のスイッチング構成要素も含むことがある。上記で説明されたメモリ・アレイのいくつかの例は、第２のノードを介して第２のキャパシタに結合された第５のスイッチング構成要素であって、ｎＭＯＳトランジスタを備える第５のスイッチング構成要素も含むことがある。
【００９７】
上記で説明されたメモリ・アレイのいくつかの例は、第１のトランジスタおよび第２のトランジスタに結合された第６のスイッチング構成要素であって、ｐＭＯＳトランジスタを備える第６のスイッチング構成要素も含むことがある。
【００９８】
メモリ・アレイを動作させるための方法について説明する。この方法は、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化させることと、第１のスイッチング構成要素が活性化された後、基準電圧を感知構成要素に印加することであって、この感知構成要素は、第１のキャパシタおよび第２のキャパシタに結合される、印加することと、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を不活性化することと、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することとを含むことがある。
【００９９】
メモリ・アレイを動作させるための装置について説明する。この装置は、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化させるための手段と、第１のスイッチング構成要素が活性化された後、基準電圧を感知構成要素に印加するための手段であって、この感知構成要素は、第１のキャパシタおよび第２のキャパシタに結合される、印加するための手段と、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を不活性化するための手段と、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定するための手段とを含むことがある。
【０１００】
メモリ・アレイを動作させるための別の装置について説明する。この装置は、メモリ・セルと、このメモリ・セルと電子通信するメモリ・コントローラであって、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素を活性化させ、第１のスイッチング構成要素が活性化された後、第１のキャパシタおよび第２のキャパシタに結合された感知構成要素に基準電圧を印加し、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素を不活性化し、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定するように動作可能であるメモリ・コントローラとを含むことがある。
【０１０１】
メモリ・アレイを動作させるための別の装置について説明する。この装置は、第２の電圧源と第１のキャパシタおよび第２のキャパシタとの間に結合された第１のスイッチング構成要素の活性化を開始するための手段と、第１のスイッチング構成要素が活性化された後、感知構成要素に対する基準電圧の印加を開始するための手段であって、感知構成要素は第１のキャパシタおよび第２のキャパシタに結合される、開始するための手段と、基準電圧が感知構成要素に印加された後、第１のスイッチング構成要素の非活性化を開始するための手段と、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットの測定を開始するための手段とを含むことがある。
【０１０２】
上記で説明された方法および装置のいくつかの例は、電圧オフセットを測定したことに少なくとも一部は基づいて、第１のキャパシタおよび第２のキャパシタと電子通信するメモリ・セルから論理状態を読み取るためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０３】
上記で説明された方法および装置のいくつかの例は、第１のスイッチング構成要素が活性化され得る後、感知動作を開始するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０４】
上記で説明された方法および装置のいくつかの例は、強誘電体メモリ・アレイと電子通信する第２のスイッチング構成要素を活性化するためのプロセス、特徴、手段、または命令と、第２のスイッチング構成要素を活性化したことに応答して、第１のトランジスタ上で第１の信号を生成するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０５】
上記で説明された方法および装置のいくつかの例は、第１の信号が第１のトランジスタ上で生成され得る後、強誘電体メモリ・アレイおよび感知構成要素と電子通信する第２のスイッチング構成要素を非活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０６】
上記で説明された方法および装置のいくつかの例は、第１の基準電圧構成要素および感知構成要素と電子通信する第３のスイッチング構成要素を活性化するためのプロセス、特徴、手段、または命令と、第３のスイッチング構成要素を活性化したことに応答して、第２のトランジスタ上で第２の信号を生成するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０７】
上記で説明された方法および装置のいくつかの例は、第２の信号が第２のトランジスタ上で生成され得る後、第１の基準電圧構成要素および感知構成要素と電子通信する第３のスイッチング構成要素を非活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０８】
上記で説明された方法および装置のいくつかの例は、第１のスイッチング構成要素を活性化した後、第４のスイッチング構成要素および第５のスイッチング構成要素を活性化するためのプロセス、特徴、手段、または命令であって、第４のスイッチング構成要素が第１のノードを介して第１のキャパシタに結合されることがあり、第５のスイッチング構成要素が第２のノードを介して第２のキャパシタに結合されることがある、活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１０９】
上記で説明された方法および装置のいくつかの例は、第４のスイッチング構成要素および第５のスイッチング構成要素を活性化した後、第６のスイッチング構成要素を活性化するためのプロセス、特徴、手段、または命令であって、この第６のスイッチング構成要素は、感知構成要素内の第１のトランジスタおよび第２のトランジスタに結合され得る、活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１１０】
上記で説明された方法および装置のいくつかの例は、感知構成要素内の第１のトランジスタの第１の閾値電圧に比例することがある第１の電圧を第１のノードにおいて測定するためのプロセス、特徴、手段、または命令であって、第１のノードは、第１のキャパシタを感知構成要素内の第１のトランジスタに接続し、第１のキャパシタと第２のキャパシタの両方の上の電圧オフセットを測定することは、第１の電圧を測定することに少なくとも一部は基づくことがある、測定するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１１１】
上記で説明された方法および装置のいくつかの例は、第２のトランジスタの第２の閾値電圧に比例することがある第２の電圧を第２のノードにおいて測定するためのプロセス、特徴、手段、または命令であって、第２のノードは、第２のキャパシタを感知構成要素内の第２のトランジスタに接続し、第１のキャパシタと第２のキャパシタの両方の上で電圧オフセットを測定することは、第２の電圧を測定することに少なくとも一部は基づくことがある、測定するためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１１２】
上記で説明された方法および装置のいくつかの例は、第１のキャパシタおよび第２のキャパシタを感知構成要素に結合することによって、感知構成要素の第１のトランジスタと第２のトランジスタとの間の電圧の差異を減少させるためのプロセス、特徴、手段、または命令をさらに含むことがある。
【０１１３】
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。いくつかの図面は、信号を単一の信号として図示することがある。しかしながら、信号が信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
【０１１４】
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
【０１１５】
「電子通信」および「結合される」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよいし、中間構成要素を含んでもよい。互いと電子通信するまたは互いに結合された構成要素は、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成および動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。
【０１１６】
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。
【０１１７】
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されることがある。
【０１１８】
本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的な動作であることがある。
【０１１９】
メモリ・アレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
【０１２０】
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ形（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ形ＦＥＴと呼ばれることがある。チャネルがｐ形（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ形ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ形ＦＥＴまたはｐ−タイプ形に正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になるという結果になることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
【０１２１】
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的」という用語は、「一例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
【０１２２】
添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、ダッシュおよび類似の構成要素を区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。
【０１２３】
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。
【０１２４】
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。
【０１２５】
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「〜に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「〜に基づく」という句は、「〜に少なくとも一部は基づく」という句と同じ様式で解釈されるべきでない。
【０１２６】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
【０１２７】
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。
【図１】
0006812061.tif 000002
【図２】
0006812061.tif 000003
【図３】
0006812061.tif 000004
【図４】
0006812061.tif 000005
【図５】
0006812061.tif 000006
【図６】
0006812061.tif 000007
【図７】
0006812061.tif 000008
【図８】
0006812061.tif 000009
【図９】
0006812061.tif 000010
【図１０】
0006812061.tif 000011