(57)【特許請求の範囲】
【請求項１】
電位変換回路であって、
第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御するための前記遅延制御チップと、
を含む電位変換回路。
【請求項２】
前記第１電位が第１高電位であり、前記第２電位が第２高電位である、
請求項１に記載の電位変換回路。
【請求項３】
前記第１電位が第１低電位であり、前記第２電位が第２低電位である、
請求項１に記載の電位変換回路。
【請求項４】
前記遅延制御チップは、遅延制御ユニット、コンパレータ、第１アンドゲートユニット、ノットゲートユニット及び第２アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第１制御信号を出力し、プリセット時間後に第２制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される、
請求項１に記載の電位変換回路。
【請求項５】
前記第１制御信号の極性と前記第２制御信号の極性とは逆である、
請求項４に記載の電位変換回路。
【請求項６】
前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である、
請求項５に記載の電位変換回路。
【請求項７】
電位変換回路であって、
ハイレベル電位である第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
ローレベル電位である第３電位を入力するための第３電位入力端子と、
第４電位を入力するための第４電位入力端子であって、前記第３電位の極性と前記第４電位の極性とが同じであり、前記第３電位の電圧の絶対値が前記第４電位の電圧の絶対値よりも大きく、前記第１電位の極性と前記第３電位の極性とは逆である第４電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
入力端子が前記第３電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第３出力端子に接続される第３薄膜トランジスタと、
入力端子が前記第４電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第４出力端子に接続される第４薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御して、前記変換電位出力端子が前記第４電位を遅延出力する前に、前記第３電位を出力するように制御するための前記遅延制御チップと、
を含む電位変換回路。
【請求項８】
前記遅延制御チップは、第１遅延制御ユニット、第１コンパレータ、第１アンドゲートユニット、第１ノットゲートユニット及び第２アンドゲートユニットを含む第１遅延制御モジュールを含み、
前記第１遅延制御ユニットは、クロック信号の立ち上がりエッジで第１制御信号を出力し、第１プリセット時間後に第２制御信号を出力し、
前記第１コンパレータの非反転入力端子が前記第１遅延制御ユニットの出力端子に接続され、前記第１コンパレータの反転入力端子が基準信号に接続され、前記第１コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、第１ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記第１ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される、
請求項７に記載の電位変換回路。
【請求項９】
前記遅延制御チップは、第２遅延制御ユニット、第２コンパレータ、第３アンドゲートユニット、第２ノットゲートユニット及び第４アンドゲートユニットを含む第２遅延制御モジュールを含み、
前記第２遅延制御ユニットは、クロック信号の立ち下がりエッジで第１制御信号を出力し、第２プリセット時間後に第２制御信号を出力し、
前記第２コンパレータの非反転入力端子が前記第２遅延制御ユニットの出力端子に接続され、前記第２コンパレータの反転入力端子が基準信号に接続され、前記第２コンパレータの出力端子が第３アンドゲートユニットの第１入力端子と、第２ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第３アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第３アンドゲートユニットの出力端子が第３薄膜トランジスタに接続され、
前記第２ノットゲートユニットの出力端子が第４アンドゲートユニットの第１入力端子に接続され、
前記第４アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第４アンドゲートユニットの出力端子が第４薄膜トランジスタに接続される、
請求項７に記載の電位変換回路。
【請求項１０】
前記第１制御信号の極性と前記第２制御信号の極性とは逆である、
請求項８または９に記載の電位変換回路。
【請求項１１】
前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である、
請求項１０に記載の電位変換回路。
【請求項１２】
駆動回路を含む表示パネルであって、前記駆動回路は、
第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御するための前記遅延制御チップと、
を含む表示パネル。
【請求項１３】
前記第１電位が第１高電位であり、前記第２電位が第２高電位である、
請求項１２に記載の表示パネル。
【請求項１４】
前記第１電位が第１低電位であり、前記第２電位が第２低電位である、
請求項１２に記載の表示パネル。
【請求項１５】
前記遅延制御チップは、遅延制御ユニット、コンパレータ、第１アンドゲートユニット、ノットゲートユニット及び第２アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第１制御信号を出力し、プリセット時間後に第２制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される、
請求項１２に記載の表示パネル。
【請求項１６】
前記第１制御信号の極性と前記第２制御信号の極性とは逆である、
請求項１５に記載の表示パネル。
【請求項１７】
前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である、
請求項１６に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示技術分野に関し、特に電位変換回路及び表示パネルに関する。
【背景技術】
【０００２】
科学技術の発展に伴い、人々の表示装置の機能に対する要求がますます高くなり、表示パネルの画素ユニットのハイ・ローレベル変換の安定性が表示パネルの表示品質に影響を大きく与える。
【０００３】
画素ユニットの走査信号がハイレベル状態からローレベル状態に変換するか、又はローレベル状態からハイレベル状態に変換すると、対応する表示パネル内にインピーダンス素子が存在するため、変換後のローレベル電圧又は変換後のハイレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があり、対応する表示パネルの画面表示品質に影響を与えてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、従来技術の問題点を解決するために、電位変換回路及び表示パネルを提供する必要がある。
【課題を解決するための手段】
【０００５】
本発明は、従来の電位変換回路及び表示パネルにおいて変換後のレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題を解消するために、正確で高速にレベル変換を行うことが可能な電位変換回路及び表示パネルを提供することを目的とする。
【０００６】
本発明の実施例は電位変換回路を提供し、当該電位変換回路は、
第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御するための前記遅延制御チップと、を含む。
【０００７】
本発明に係る電位変換回路において、前記第１電位が第１高電位であり、前記第２電位が第２高電位である。
【０００８】
本発明に係る電位変換回路において、前記第１電位が第１低電位であり、前記第２電位が第２低電位である。
【０００９】
本発明に係る電位変換回路において、前記遅延制御チップは、遅延制御ユニット、コンパレータ、第１アンドゲートユニット、ノットゲートユニット及び第２アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第１制御信号を出力し、プリセット時間後に第２制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される。
【００１０】
本発明に係る電位変換回路において、前記第１制御信号の極性と前記第２制御信号の極性とは逆である。
【００１１】
本発明に係る電位変換回路において、前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である。
【００１２】
本発明の実施例は電位変換回路をさらに提供し、当該電位変換回路は、
ハイレベル電位である第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
ローレベル電位である第３電位を入力するための第３電位入力端子と、
第４電位を入力するための第４電位入力端子であって、前記第３電位の極性と前記第４電位の極性とが同じであり、前記第３電位の電圧の絶対値が前記第４電位の電圧の絶対値よりも大きく、前記第１電位の極性と前記第３電位の極性とは逆である第４電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
入力端子が前記第３電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第３出力端子に接続される第３薄膜トランジスタと、
入力端子が前記第４電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第４出力端子に接続される第４薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御して、前記変換電位出力端子が前記第４電位を遅延出力する前に、前記第３電位を出力するように制御するための前記遅延制御チップと、を含む。
【００１３】
本発明に係る電位変換回路において、前記遅延制御チップは、第１遅延制御ユニット、第１コンパレータ、第１アンドゲートユニット、第１ノットゲートユニット及び第２アンドゲートユニットを含む第１遅延制御モジュールを含み、
前記第１遅延制御ユニットは、クロック信号の立ち上がりエッジで第１制御信号を出力し、第１プリセット時間後に第２制御信号を出力し、
前記第１コンパレータの非反転入力端子が前記第１遅延制御ユニットの出力端子に接続され、前記第１コンパレータの反転入力端子が基準信号に接続され、前記第１コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、第１ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記第１ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される。
【００１４】
本発明に係る電位変換回路において、前記遅延制御チップは、第２遅延制御ユニット、第２コンパレータ、第３アンドゲートユニット、第２ノットゲートユニット及び第４アンドゲートユニットを含む第２遅延制御モジュールを含み、
前記第２遅延制御ユニットは、クロック信号の立ち下がりエッジで第１制御信号を出力し、第２プリセット時間後に第２制御信号を出力し、
前記第２コンパレータの非反転入力端子が前記第２遅延制御ユニットの出力端子に接続され、前記第２コンパレータの反転入力端子が基準信号に接続され、前記第２コンパレータの出力端子が第３アンドゲートユニットの第１入力端子と、第２ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第３アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第３アンドゲートユニットの出力端子が第３薄膜トランジスタに接続され、
前記第２ノットゲートユニットの出力端子が第４アンドゲートユニットの第１入力端子に接続され、
前記第４アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第４アンドゲートユニットの出力端子が第４薄膜トランジスタに接続される。
【００１５】
本発明に係る電位変換回路において、前記第１制御信号の極性と第２制御信号の極性とは逆である。
【００１６】
本発明に係る電位変換回路において、前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である。
【００１７】
本発明の実施例は駆動回路を含む表示パネルをさらに提供し、前記駆動回路は、
第１電位を入力するための第１電位入力端子と、
第２電位を入力するための第２電位入力端子であって、前記第１電位の極性と前記第２電位の極性とが同じであり、前記第１電位の電圧の絶対値が前記第２電位の電圧の絶対値よりも大きい第２電位入力端子と、
入力端子が前記第１電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第１出力端子に接続される第１薄膜トランジスタと、
入力端子が前記第２電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第２出力端子に接続される第２薄膜トランジスタと、
前記変換電位出力端子が前記第２電位を遅延出力する前に、前記第１電位を出力するように制御するための前記遅延制御チップと、を含む。
【００１８】
本発明に係る表示パネルにおいて、前記第１電位が第１高電位であり、前記第２電位が第２高電位である。
【００１９】
本発明に係る表示パネルにおいて、前記第１電位が第１低電位であり、前記第２電位が第２低電位である。
【００２０】
本発明に係る表示パネルにおいて、前記遅延制御チップは、遅延制御ユニット、コンパレータ、第１アンドゲートユニット、ノットゲートユニット及び第２アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第１制御信号を出力し、プリセット時間後に第２制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第１アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続され、
前記第２アンドゲートユニットの第２入力端子がクロック信号に接続され、前記第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される。
【００２１】
本発明に係る表示パネルにおいて、前記第１制御信号の極性と前記第２制御信号の極性とは逆である。
【００２２】
本発明に係る表示パネルにおいて、前記第１制御信号はローレベル信号であり、前記第２制御信号はハイレベル信号である。
【００２３】
本発明に係る電位変換回路及び表示パネルにおける複数の電位入力及び遅延制御チップの設定によると、電位変換時に、最短時間で正確な変換後の電位電圧に達することを保証するために、変換電位電圧をオーバードライブし、電位変換の速度及び精度を向上させ、従来の電位変換回路及び表示パネルにおける変換後のレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題を解決した。
【図面の簡単な説明】
【００２４】
以下、本発明の実施例における技術的手段をより明確に説明するために、実施例の説明に使用する添付図面を簡単に紹介する。以下に説明する図面は、本発明の幾つかの実施例に過ぎず、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
【００２５】
【図１】図１は、本発明に係る電位変換回路の構造概略図である。
【図２】図２は、本発明に係る電位変換回路の好ましい実施例の構造概略図である。
【図３】図３は、本発明に係る電位変換回路の好ましい実施例の立ち上がりエッジにおける遅延制御チップの構造概略図である。
【図４】図４は、本発明に係る電位変換回路の好ましい実施例の立ち下がりエッジにおける遅延制御チップの構造概略図である。
【図５】図５は、本発明に係る電位変換回路の好ましい実施例の変換電位を出力する波形図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確かつ完全に説明する。説明した実施例は、明らかに、本発明の実施例のすべてではなく、単に実施例の一部である。本発明の実施例に基づいて、当業者が創造的努力なしに取得したすべての他の実施例は、いずれも本発明の保護範囲に属している。
【００２７】
図１を参照すると、図１は本発明に係る電位変換回路の構造概略図である。該電位変換回路１０は、第１電位入力端子１１、第２電位入力端子１２、第１薄膜トランジスタ１３、第２薄膜トランジスタ１４及び遅延制御チップ１５を含む。
【００２８】
第１電位入力端子１１は第１電位を入力するために用いられ、第２電位入力端子１２は第２電位を入力するために用いられる。第１電位の極性と第２電位の極性とは同じであり、第１電位の電圧の絶対値は第２電位の電圧の絶対値よりも大きい。
【００２９】
第１薄膜トランジスタ１３の入力端子は第１電位入力端子１１に接続され、第１薄膜トランジスタ１３の出力端子は変換電位出力端子１６に接続され、第１薄膜トランジスタ１３の制御端子は遅延制御チップ１５の第１出力端子に接続される。第２薄膜トランジスタ１４の入力端子は第２電位入力端子１２に接続され、第２薄膜トランジスタ１４の出力端子は変換電位出力端子１６に接続され、第２薄膜トランジスタ１４の制御端子は遅延制御チップ１５の第２出力端子に接続される。遅延制御チップ１５は、変換電位出力端子が第２電位を遅延出力する前に、第１電位を出力するように制御する。
【００３０】
本発明に係る電位変換回路１０は、遅延制御チップ１５により第１薄膜トランジスタ１３をオンにするように制御し、第２薄膜トランジスタ１４をオフにすることで、変換電位出力端子１６から電圧の絶対値が大きな第１電位を出力し、次に遅延制御チップ１５により第１薄膜トランジスタ１３をオフにし、第２薄膜トランジスタ１４をオンにすることで、変換電位出力端子１６から電圧の絶対値が小さい第２電位を遅延出力する。第１電位の電圧の絶対値が大きいので、変換電位出力端子１６は、第２電位をより正確に高速に出力することができる。
【００３１】
本発明の遅延制御チップ１５は、遅延制御ユニット、コンパレータ、第１アンドゲートユニット、ノットゲートユニット及び第２アンドゲートユニットを含む。
【００３２】
遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第１制御信号を出力し、プリセット時間後に第２制御信号を出力し、即ち第１電位に対応する第１制御信号を出力して、第２電位に対応する第２制御信号を遅延出力する。ここで、第１制御信号の極性と第２制御信号の極性とは逆であり、例えば、第１制御信号がローレベル信号であり、第２制御信号がハイレベル信号である。
【００３３】
コンパレータの非反転入力端子が遅延制御ユニットの出力端子に接続され、コンパレータの反転入力端子が基準信号に接続され、コンパレータの出力端子が第１アンドゲートユニットの第１入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続される。コンパレータは、第１制御信号及び基準信号に基づいて第１比較信号を出力し、第２制御信号及び基準信号に基づいて第２比較信号を出力する。
【００３４】
第１アンドゲートユニットの第２入力端子がクロック信号に接続され、第１アンドゲートユニットの出力端子が第１薄膜トランジスタに接続される。第１アンドゲートユニットは、第１比較信号及び第２比較信号に基づいて、第１薄膜トランジスタのオン又はオフ制御信号を生成する。
【００３５】
ノットゲートユニットの出力端子が第２アンドゲートユニットの第１入力端子に接続される。ノットゲートユニットは、第１比較信号と第２比較信号とを反転動作させる。
【００３６】
第２アンドゲートユニットの第２入力端子がクロック信号に接続され、第２アンドゲートユニットの出力端子が第２薄膜トランジスタに接続される。第２アンドゲートユニットは、反転動作後の第１比較信号と、反転動作後の第２比較信号とに基づいて、前記第２薄膜トランジスタのオン又はオフ制御信号を生成する。
【００３７】
該遅延制御チップの遅延制御ユニットは、第１制御信号を出力して、第２制御信号を遅延出力することが可能であることで、第１アンドゲートユニットを介して第１薄膜トランジスタのオン又はオフ制御信号を生成し、第２アンドゲートユニットを介して第２薄膜トランジスタのオン又はオフ制御信号を生成して、第１薄膜トランジスタと第２薄膜トランジスタとの正確なオフオン制御を実現することができる。
【００３８】
一実施例において、前記第１薄膜トランジスタ及び第２薄膜トランジスタは共にＰ型ＭＯＳトランジスタである。クロック信号が立ち上がりエッジである場合、前記遅延制御ユニットから出力される第１制御信号はローレベル信号である。前記コンパレータからローレベルが出力され、前記第１アンドゲートユニットからローレベル信号が出力され、前記第１薄膜トランジスタがオンとなり、前記ノットゲートユニットからハイレベル信号が出力され、前記第２アンドゲートユニットからハイレベル信号が出力され、前記第２薄膜トランジスタがオフとなり、前記変換電位出力端子１６から第１電位が出力される。
【００３９】
プリセット時間後に、前記遅延制御ユニットから出力される第１制御信号はハイレベルとなる。前記コンパレータからハイレベルが出力され、前記第１アンドゲートユニットからハイレベル信号が出力され、前記第１薄膜トランジスタがオフとなり、前記ノットゲートユニットからローレベル信号が出力され、前記第２アンドゲートユニットからローレベル信号が出力され、前記第２薄膜トランジスタがオンとなり、前記変換電位出力端子１６から第２電位が出力される。
【００４０】
他の実施例において、前記第１薄膜トランジスタ及び第２薄膜トランジスタは共にＮ型ＭＯＳトランジスタである。クロック信号が立ち下がりエッジである場合に、前記遅延制御ユニットから出力される第１制御信号はハイレベル信号である。前記コンパレータからハイレベルが出力され、前記第１アンドゲートユニットからハイレベル信号が出力され、前記第１薄膜トランジスタがオンとなり、前記ノットゲートユニットからローレベル信号が出力され、前記第２アンドゲートユニットからローレベル信号が出力され、前記第２薄膜トランジスタがオフとなり、前記変換電位出力端子１６から第１電位が出力される。
【００４１】
プリセット時間後に、前記遅延制御ユニットから出力される第１制御信号はローレベルとなる。前記コンパレータからローレベルが出力され、前記第１アンドゲートユニットからローレベル信号が出力され、前記第１薄膜トランジスタがオフとなり、前記ノットゲートユニットからハイレベル信号が出力され、前記第２アンドゲートユニットからハイレベル信号が出力され、前記第２薄膜トランジスタがオンとなり、前記変換電位出力端子１６から第２電位が出力される。
【００４２】
ここで、コンパレータ及びアンド・ノットゲートユニットの設計により、第１薄膜トランジスタ制御信号及び第２薄膜トランジスタ制御信号の信号強度を保証し、第１薄膜トランジスタ制御信号及び第２薄膜トランジスタ制御信号の信号トリガのタイミング性及び信号精度を高めることができる。
【００４３】
図２を参照すると、図２は、本発明に係る電位変換回路の好ましい実施例の構造概略図である。この好ましい実施例の電位変換回路２０は、第１電位入力端子、第２電位入力端子、第３電位入力端子、第４電位入力端子、第１薄膜トランジスタＱＨ１、第２薄膜トランジスタＱＨ２、第３薄膜トランジスタＱＬ１、第４薄膜トランジスタＱＬ２及び遅延制御チップ２５を含む。
【００４４】
第１電位入力端子はハイレベル電位である第１電位ＶＧＨ１を入力し、第２電位入力端子は第２電位ＶＧＨ２を入力し、該第２電位ＶＧＨ２の極性と第１電位の極性とが同じであり、第２電位ＶＧＨ２の電位電圧が第１電位ＶＧＨ１の電位電圧よりも小さい。
【００４５】
第１薄膜トランジスタＱＨ１の入力端子は第１電位入力端子に接続され、第１薄膜トランジスタＱＨ１の出力端子は変換電位出力端子Ｓｉｇ＿ｏｕｔに接続され、第１薄膜トランジスタＱＨ１の制御端子は遅延制御チップ２５の第１出力端子ａに接続される。第２薄膜トランジスタＱＨ２の入力端子は第２電位入力端子に接続され、第２薄膜トランジスタＱＨ２の出力端子は変換電位出力端子Ｓｉｇ＿ｏｕｔに接続され、第２薄膜トランジスタＱＨ２の制御端子は遅延制御チップ２５の第２出力端子ｂに接続される。
【００４６】
第３電位入力端子はローレベル電位である第３電位ＶＧＬ１を入力し、第４電位入力端子は第４電位ＶＧＬ２を入力し、第４電位ＶＧＬ２の電位電圧が第３電位ＶＧＬ１の電位電圧よりも大きい。
【００４７】
第３薄膜トランジスタＱＬ１の入力端子は第３電位入力端子に接続され、第３薄膜トランジスタＱＬ１の出力端子は変換電位出力端子Ｓｉｇ＿ｏｕｔに接続され、第３薄膜トランジスタＱＬ１の制御端子は遅延制御チップ２５の第３出力端子ｃに接続される。第４薄膜トランジスタＱＬ２の入力端子は第４電位入力端子に接続され、第４薄膜トランジスタＱＬ２の出力端子は変換電位出力端子Ｓｉｇ＿ｏｕｔに接続され、第４薄膜トランジスタＱＬ２の制御端子は遅延制御チップ２５の第４出力端子ｄに接続される。
【００４８】
遅延制御チップ２５は、変換電位出力端子Ｓｉｇ＿ｏｕｔが第２高電位ＶＧＨ２を遅延出力する前に第１高電位ＶＧＨ１を出力するように制御し、変換電位出力端子Ｓｉｇ＿ｏｕｔが第４電位ＶＧＬ２を遅延出力する前に第３電位ＶＧＬ１を出力するように制御する。
【００４９】
電位変換回路２０の遅延制御チップ２５は、第１遅延制御モジュール３０と、第２遅延制御モジュール４０とを含む。図３及び図４を参照すると、図３は、本発明に係る電位変換回路の好ましい実施例の第１遅延制御モジュールの構造概略図であり、図４は、本発明に係る電位変換回路の好ましい実施例の第２遅延制御モジュールの構造概略図である。
【００５０】
第１遅延制御モジュール３０は、第１遅延制御ユニット３１、第１コンパレータ３２、第１アンドゲートユニット３３、第１ノットゲートユニット３４及び第２アンドゲートユニット３５を含む。
【００５１】
第１遅延制御ユニット３１は、クロック信号が立ち上がりエッジである場合に、第１制御信号を出力し、第１プリセット時間後に第２制御信号を出力する。前記第１制御信号の極性と第２制御信号の極性とは逆である。
【００５２】
第１コンパレータ３２の非反転入力端子は第１遅延制御ユニット３１の出力端子に接続され、第１コンパレータ３２の反転入力端子は基準信号Ｖｈｒｅｆに接続され、第１コンパレータ３２の出力端子は第１アンドゲートユニット３３の第１入力端子と、第１ノットゲートユニット３４の入力端子とにそれぞれ接続される。
【００５３】
第１コンパレータ３２は、第１制御信号及び基準信号Ｖｈｒｅｆに基づいて第１比較信号を出力し、第２制御信号及び基準信号Ｖｈｒｅｆに基づいて第２比較信号を出力する。
【００５４】
第１アンドゲートユニット３３の第２入力端子はエッジクロック信号に接続され、第１アンドゲートユニット３３の出力端子は第１薄膜トランジスタＱＨ１に接続される。第１アンドゲートユニット３３は、第１比較信号、第２比較信号及びエッジクロック信号に基づいて、第１薄膜トランジスタＱＨ１のオン又はオフ制御信号を生成する。
【００５５】
第１ノットゲートユニット３４の出力端子は第２アンドゲートユニット３５の第１入力端子に接続される。第１ノットゲートユニット３４は第１比較信号と第２比較信号とを反転動作させる。
【００５６】
第２アンドゲートユニット３５の第２入力端子はエッジクロック信号に接続され、第２アンドゲートユニット３５の出力端子は第２薄膜トランジスタＱＨ２に接続される。第２アンドゲートユニットは、反転動作後の第１比較信号と、反転動作後の第２比較信号とに基づいて、第２薄膜トランジスタＱＨ２のオン又はオフ制御信号を生成する。
【００５７】
第２遅延制御モジュール４０は、第２遅延制御ユニット４１、第２コンパレータ４２、第３アンドゲートユニット４３、第２ノットゲートユニット４４及び第４アンドゲートユニット４５を含む。
【００５８】
第２遅延制御ユニット４１は、クロック信号の立ち下がりエッジで、第３電位ＶＧＬ１に対応する第３制御信号を出力し、第２プリセット時間後に、第４電位ＶＧＬ２に対応する第４制御信号を出力する。
【００５９】
第２コンパレータ４２の非反転入力端子は第２遅延制御ユニット４１の出力端子に接続され、第２コンパレータ４２の反転入力端子は基準信号Ｖｌｒｅｆに接続され、第２コンパレータ４２の出力端子は第３アンドゲートユニット４３の第１入力端子と、第２ノットゲートユニット４４の入力端子とにそれぞれ接続される。
【００６０】
第２コンパレータ４２は、第３制御信号及び基準信号Ｖｌｒｅｆに基づいて第３比較信号を出力し、第４制御信号及び基準信号Ｖｌｒｅｆに基づいて第４比較信号を出力する。
【００６１】
第３アンドゲートユニット４３の第２入力端子は立ち下がりエッジクロック信号Ｂに接続され、第３アンドゲートユニット４３の出力端子は第３薄膜トランジスタＱＬ１に接続される。第３アンドゲートユニット４３は、第３比較信号、第４比較信号及び立ち下がりエッジクロック信号Ｂに基づいて、第３薄膜トランジスタＱＬ１の第３薄膜トランジスタ制御信号を生成して、第３薄膜トランジスタ制御信号を遅延制御チップ２５の第３出力端子ｃに出力する。
【００６２】
第２ノットゲートユニット４４の出力端子は第４アンドゲートユニット４５の第１入力端子に接続される。第２ノットゲートユニット４４は第３比較信号と第４比較信号とを反転動作させる。
【００６３】
第４アンドゲートユニット４５の第２入力端子は立ち下がりエッジクロック信号Ｂに接続され、第４アンドゲートユニット４５の出力端子は第４薄膜トランジスタＱＬ２に接続される。第４アンドゲートユニット４５は、反転動作後の第３比較信号と、反転動作後の第４比較信号とに基づいて、第４薄膜トランジスタＱＬ２の第４薄膜トランジスタ制御信号を生成し、第４薄膜トランジスタ制御信号を遅延制御チップ２５の第４出力端子ｄに出力する。
【００６４】
以下、図２〜図５に基づいて、本発明に係る電位変換回路の好ましい実施例の具体的な動作原理を説明する。図５は、本発明に係る電位変換回路の好ましい実施例の変換電位（即ちクロック信号）及び対応する走査信号を出力する波形図である。
【００６５】
表示パネルの走査信号をクロック信号の第２電位ＶＧＨ２に対応する高電位走査信号ＳＣＡＮＨに変換する必要がある場合、電位変換回路２０は、まずクロック信号を第１電位ＶＧＨ１に変換する。
【００６６】
クロック信号が立ち上がりエッジ段階にあるので、遅延制御チップ２５の第１遅延制御モジュール３０の第１遅延制御ユニット３１から第１制御信号を出力し、次に第１コンパレータ３２が上記第１制御信号及び基準信号Ｖｈｒｅｆに基づいて第１比較信号を出力する。
【００６７】
第１比較信号とクロック信号Ａとは、第１アンドゲートユニット３３により、第１薄膜トランジスタＱＨ１の低電位のオン制御信号を生成する。
【００６８】
第１ノットゲートユニット３４は第１比較信号を反転動作する。反転動作後の第１比較信号及び立ち上がりエッジクロック信号Ａは、第２アンドゲートユニット３５により、第２薄膜トランジスタＱＨ２の高電位のオフ制御信号を生成する。
【００６９】
したがって、第１薄膜トランジスタＱＨ１がオンにされ、第１電位ＶＧＨ１が第１薄膜トランジスタＱＨ１を介して変換電位出力端子Ｓｉｇ＿ｏｕｔから出力され、第２薄膜トランジスタＱＨ２がオフにされる。
【００７０】
次に、電位変換回路２０が走査信号を第２高電位ＶＧＨ２に変換する。
【００７１】
遅延制御チップ２５の第１遅延制御モジュール３０の第１遅延制御ユニット３１は、第１制御信号の極性とは逆である第２制御信号を遅延出力する。次に、第１コンパレータ３２は、上記第２制御信号及び基準信号Ｖｈｒｅｆに基づいて、第２比較信号を出力する。
【００７２】
第２比較信号と立ち上がりエッジクロック信号Ａとは、第１アンドゲートユニット３３により、第１薄膜トランジスタＱＨ１の高電位のオフ制御信号を生成する。
【００７３】
第１ノットゲートユニット３４は第２比較信号を反転動作する。反転動作後の第２比較信号及び立ち上がりエッジクロック信号Ａは、第２アンドゲートユニット３５により、第２薄膜トランジスタＱＨ２の低電位のオン制御信号を生成する。
【００７４】
したがって、第２薄膜トランジスタＱＨ２がオンにされ、第２電位ＶＧＨ２が第２薄膜トランジスタＱＨ２を介して変換電位出力端子Ｓｉｇ＿ｏｕｔから出力され、第１薄膜トランジスタＱＨ１がオフにされる。
【００７５】
クロック信号が第１電位ＶＧＨ１から低い第２電位ＶＧＨ２に変換されるので、第２電位ＶＧＨ２の変換速度が速く、第２電位ＶＧＨ２の変換精度が高くなる。
【００７６】
表示パネルの走査信号をクロック信号の第４電位ＶＧＬ２に対応する低電位走査信号ＳＣＡＮＬに変換する必要がある場合、電位変換回路２０は、まず、クロック信号を第３電位ＶＧＬ１に変換する。
【００７７】
クロック信号が立ち下がりエッジ段階にあるので、遅延制御チップ２５の第２遅延制御モジュール４０の第２遅延制御ユニット４１から第３制御信号を出力し、次に第２コンパレータ４２が上記第３制御信号及び基準信号Ｖｌｒｅｆに基づいて第３比較信号を出力する。
【００７８】
第３比較信号とクロック信号Ｂとは、第３アンドゲートユニット４３により、第３薄膜トランジスタＱＬ１の高電位のオン制御信号を生成する。
【００７９】
第２ノットゲートユニット４４は第３比較信号を反転動作する。反転動作後の第３比較信号及び立ち上がりエッジクロック信号Ｂは、第４アンドゲートユニット４５により、第４薄膜トランジスタＱＬ２の低電位のオフ制御信号を生成する。
【００８０】
したがって、第３薄膜トランジスタＱＬ１がオンにされ、第３電位ＶＧＬ１が第３薄膜トランジスタＱＬ１を介して変換電位出力端子Ｓｉｇ＿ｏｕｔから出力され、第４薄膜トランジスタＱＬ２がオフにされる。
【００８１】
次に、電位変換回路２０が走査信号を第４電位ＶＧＬ２に変換する。
【００８２】
遅延制御チップ２５の第２遅延制御モジュール４０の第２遅延制御ユニット４１は、第３制御信号の極性とは逆である第４制御信号を遅延出力する。次に、第２コンパレータ４２は、上記第４制御信号及び基準信号Ｖｌｒｅｆに基づいて、第４比較信号を出力する。
【００８３】
第４比較信号と立ち上がりエッジクロック信号Ｂとは第３アンドゲートユニット４３により第３薄膜トランジスタＱＬ１の低電位のオフ制御信号を生成する。
【００８４】
第２ノットゲートユニット４４は第４比較信号を反転動作する。反転動作後の第４比較信号及び立ち上がりエッジクロック信号Ｂは、第４アンドゲートユニット４５により、第４薄膜トランジスタＱＬ２の高電位のオン制御信号を生成する。
【００８５】
したがって、第４薄膜トランジスタＱＬ２がオンにされ、第４電位ＶＧＬ２が第４薄膜トランジスタＱＬ２を介して変換電位出力端子Ｓｉｇ＿ｏｕｔから出力され、第３薄膜トランジスタＱＬ１がオフにされる。
【００８６】
クロック信号が、第３電位ＶＧＬ１から高い第４電位ＶＧＬ２に変換するので、第４電位ＶＧＬ２の変換速度が速く、第４電位ＶＧＬ２の変換精度が高くなる。
【００８７】
これにより、この好ましい実施例の電位変換回路２０における走査信号の電位変換処理が完了する。
【００８８】
本発明は表示パネルをさらに提供し、該表示パネルの駆動回路は、第１電位入力端子、第２電位入力端子、第１薄膜トランジスタ、第２薄膜トランジスタ及び遅延制御チップを含む電位変換回路を含む。第１電位入力端子は第１電位を入力し、第２電位入力端子は第２電位を入力する。第１電位の極性と第２電位の極性とは同じであり、第１電位の電圧の絶対値は第２電位の電圧の絶対値よりも大きい。
【００８９】
第１薄膜トランジスタの入力端子は第１電位入力端子に接続され、第１薄膜トランジスタの出力端子は変換電位出力端子に接続され、第１薄膜トランジスタの制御端子は遅延制御チップの第１出力端子に接続される。第２薄膜トランジスタの入力端子は第２電位入力端子に接続され、第２薄膜トランジスタの出力端子は変換電位出力端子に接続され、第２薄膜トランジスタの制御端子は遅延制御チップの第２出力端子に接続される。遅延制御チップは変換電位出力端子が第２電位を遅延出力する前に、第１電位を出力するように制御する。
【００９０】
好ましくは、第１電位は第１高電位であり、第２電位は第２高電位であるか、又は、第１電位は第１低電位であり、第２電位は第２低電位である。
【００９１】
好ましくは、電位変換回路は、第１電位入力端子、第２電位入力端子、第３電位入力端子、第４電位入力端子、第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、第４薄膜トランジスタ及び遅延制御チップを含む。
【００９２】
第１電位入力端子はハイレベル電位である第１電位を入力し、第２電位入力端子は第２電位を入力する。該第２電位の極性と第１電位の極性とが同じであり、第２電位の電位電圧は第１電位の電位電圧よりも小さい。
【００９３】
第１薄膜トランジスタの入力端子は第１電位入力端子に接続され、第１薄膜トランジスタの出力端子は変換電位出力端子に接続され、第１薄膜トランジスタの制御端子は遅延制御チップの第１出力端子に接続される。第２薄膜トランジスタの入力端子は第２電位入力端子に接続され、第２薄膜トランジスタの出力端子は変換電位出力端子に接続され、第２薄膜トランジスタの制御端子は遅延制御チップの第２出力端子に接続される。
【００９４】
第３電位入力端子はローレベル電位である第３電位を入力し、第４電位入力端子は第４電位を入力する。第４電位の電位電圧は、第３電位の電位電圧よりも大きい。
【００９５】
第３薄膜トランジスタの入力端子は第３電位入力端子に接続され、第３薄膜トランジスタの出力端子は変換電位出力端子に接続され、第３薄膜トランジスタの制御端子は遅延制御チップの第３出力端子に接続される。第４薄膜トランジスタの入力端子は第４電位入力端子に接続され、第４薄膜トランジスタの出力端子は変換電位出力端子に接続され、第４薄膜トランジスタの制御端子は遅延制御チップの第４出力端子に接続される。
【００９６】
遅延制御チップは、変換電位出力端子が第２高電位を遅延出力する前に第１高電位を出力するように制御し、変換電位出力端子が第４電位を遅延出力する前に第３電位を出力するように制御する。
【００９７】
好ましくは、遅延制御チップは、第１遅延制御ユニット、第１コンパレータ、第１アンドゲートユニット、第１ノットゲートユニット及び第２アンドゲートユニットを含む第１遅延制御モジュールを含む。
【００９８】
第１遅延制御ユニットはクロック信号の立ち上がりエッジで第１制御信号を出力し、第１プリセット時間後に第２制御信号を出力する。第１コンパレータの非反転入力端子は第１遅延制御ユニットの出力端子に接続され、第１コンパレータの反転入力端子は基準信号に接続され、第１コンパレータの出力端子は第１アンドゲートユニットの第１入力端子と第１ノットゲートユニットの入力端子とにそれぞれ接続される。第１アンドゲートユニットの第２入力端子はクロック信号に接続され、第１アンドゲートユニットの出力端子は第１薄膜トランジスタに接続される。第１ノットゲートユニットの出力端子は第２アンドゲートユニットの第１入力端子に接続される。第２アンドゲートユニットの第２入力端子はクロック信号に接続され、第２アンドゲートユニットの出力端子は第２薄膜トランジスタに接続される。
【００９９】
好ましくは、遅延制御チップは、第２遅延制御ユニット、第２コンパレータ、第３アンドゲートユニット、第２ノットゲートユニット及び第４アンドゲートユニットを含む第２遅延制御モジュールを含む。
【０１００】
第２遅延制御ユニットはクロック信号の立ち下がりエッジで第１制御信号を出力し、第２プリセット時間後に第２制御信号を出力する。第２コンパレータの非反転入力端子は第２遅延制御ユニットの出力端子に接続され、第２コンパレータの反転入力端子は基準信号に接続され、第２コンパレータの出力端子は第３アンドゲートユニットの第１入力端子と第２ノットゲートユニットの入力端子とにそれぞれ接続される。第３アンドゲートユニットの第２入力端子はクロック信号に接続され、第３アンドゲートユニットの出力端子は第３薄膜トランジスタに接続される。第２ノットゲートユニットの出力端子は第４アンドゲートユニットの第１入力端子に接続される。第４アンドゲートユニットの第２入力端子はクロック信号に接続され、第４アンドゲートユニットの出力端子は第４薄膜トランジスタに接続される。
【０１０１】
好ましくは、第１制御信号の極性と第２制御信号の極性とは逆である。
【０１０２】
この好ましい実施例の表示パネルの具体的な動作原理は、上述した電位変換回路の好ましい実施例における説明と同じであるか又は同様であるので、詳細は、上述した電位変換回路の好ましい実施例における説明を参照されたい。
【０１０３】
本発明に係る電位変換回路及び表示パネルにおける複数の電位入力及び遅延制御チップの設定によると、電位変換時に変換電位電圧をオーバードライブし、最短時間で正確な変換後の電位電圧に達することを保証し、電位変換の速度及び精度が向上する。これにより、従来の電位変換回路及び表示パネルにおける、変換されたレベル電圧の変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題が解決される。
【０１０４】
要約すると、本発明について好ましい実施例を参照して説明したが、上述した好ましい実施例は、本発明を限定するたことを意図するものではない。当業者であれば、本発明の精神と範囲を逸脱しない限り、様々な変更や修飾を加えることができる。したがって、本発明の保護範囲は、特許請求の範囲によって定義される範囲に準ずる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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