(57)【特許請求の範囲】
【請求項１】
交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含み、開口は前記第１のレベルおよび第２のレベルを通って高さ方向に延びることと、
第３の材料の垂直方向に間隔を隔てた領域を前記開口中に形成することであって、前記開口中の前記第３の材料の垂直方向に間隔を隔てた前記領域の各々は、前記第１のレベルに対して選択的に、前記第２のレベル内の前記第２の材料に沿って高さ方向に延びることと、
電荷蓄積材料を、前記開口中に、前記第１のレベルに対して選択的に、前記第３の材料の前記間隔を隔てた領域に沿って高さ方向に形成することと、
電荷通過材料を形成することの前に、前記開口中の前記第３の材料に対して選択的に、前記開口中の前記第１の材料の上に障壁材料を形成することと、
電荷通過材料を、前記開口中に、前記障壁材料に対して選択的に、前記第２のレベル内の前記電荷蓄積材料に沿って高さ方向に形成することと、
チャネル材料を、前記開口中に、前記電荷通過材料に沿って高さ方向に、また、前記第１のレベルに沿って高さ方向に形成することと、
前記第２のレベル内の前記第２の材料の少なくとも一部を導電性材料に置き換え、かつ、メモリ・セルの高さ方向に延びるストリングを前記開口の各々に形成することであって、前記メモリ・セルは、それぞれ、前記導電性材料を含む制御ゲート領域、電荷阻止領域、前記電荷蓄積材料、前記電荷通過材料および前記チャネル材料を含むこと
を含む、メモリ・アレイを形成する方法。
【請求項２】
前記第３の材料を前記第２の材料に対して直接形成することと、前記電荷蓄積材料を前記第３の材料に対して直接形成することを含む、請求項１に記載の方法。
【請求項３】
前記障壁材料をモノレイヤとして形成することを含む、請求項１に記載の方法。
【請求項４】
前記障壁材料を自己組織化モノレイヤとして形成することを含む、請求項３に記載の方法。
【請求項５】
前記障壁材料を形成することの前に、前記第１の材料に対して選択的に、化学的に結合されたモノレイヤを前記開口中の前記第３の材料の上に形成することと、
前記障壁材料をモノレイヤとして形成すること
を含む、請求項１に記載の方法。
【請求項６】
交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含み、開口は、前記第１のレベルおよび第２のレベルを通って高さ方向に延びることと、
前記開口中の前記第２のレベル内に凹所を形成するために、前記第２のレベルの前記第２の材料を前記第１のレベルの前記第１の材料に対して横方向に凹ませることと、
第３の材料の垂直方向に間隔を隔てた領域を前記開口中に形成するために、前記第３の材料を前記凹所中に形成することと、
化学的に結合されたモノレイヤを、前記開口中の前記第１の材料に対して選択的に、前記開口中の前記第３の材料の上に形成することと、
化学的に結合されたモノレイヤを、前記開口中の前記第３の材料に結合された前記モノレイヤに対して選択的に、前記開口中の前記第１の材料の上に形成することと、
電荷蓄積材料を、前記開口中に、前記開口中の前記第１の材料に結合された前記モノレイヤに対して選択的に、前記第３の材料の前記間隔を隔てた領域に沿って高さ方向に形成することと、
電荷通過材料を、前記開口中に、前記第２のレベル内の前記電荷蓄積材料に沿って高さ方向に形成することと、
チャネル材料を、前記開口中に、前記電荷通過材料に沿って高さ方向に、また、前記第１のレベルに沿って高さ方向に形成することと、
前記第２のレベル内の前記第２の材料の少なくとも一部を導電性材料に置き換え、メモリ・セルの高さ方向に延びるストリングを前記開口の各々に形成することであって、前記メモリ・セルは、それぞれ、前記導電性材料を含む制御ゲート領域、電荷阻止領域、前記電荷蓄積材料、前記電荷通過材料および前記チャネル材料を含むこと
を含む、メモリ・アレイを形成する方法。
【請求項７】
交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含み、開口は、前記第１のレベルおよび第２のレベルを通って高さ方向に延びることと、
前記開口中の前記第２のレベル内に凹所を形成するために、前記第２のレベルの前記第２の材料を前記第１のレベルの前記第１の材料に対して横方向に凹ませることと、
第３の材料の垂直方向に間隔を隔てた領域を前記開口中に形成するために、前記第３の材料を前記凹所中に形成することと、
化学的に結合された有機モノレイヤを、前記開口中の前記第１の材料に対して選択的に、前記開口中の前記第３の材料の上に形成することと、
絶縁性材料を、前記開口中に、前記開口中の前記第３の材料に結合された前記有機モノレイヤに対して選択的に、前記第１の材料に沿って高さ方向に形成することと、
前記絶縁性材料を形成することの後に、前記開口中の前記第３の材料に結合された前記有機モノレイヤを水素原子終端モノレイヤに置き換えることと、
前記水素原子終端モノレイヤを前記開口中の前記第３の材料の上に形成することの後に、化学的に結合されたモノレイヤを、前記水素原子終端モノレイヤに対して選択的に、前記開口中の選択的成長絶縁性材料の上に形成することと、
電荷蓄積材料を、前記開口中に、前記開口中の前記選択的成長絶縁性材料に結合された前記モノレイヤに対して選択的に、前記第３の材料の前記間隔を隔てた領域に沿って高さ方向に形成することと、
電荷通過材料を、前記開口中に、前記第２のレベル内の前記電荷蓄積材料に沿って高さ方向に形成することと、
チャネル材料を、前記開口中に、前記電荷通過材料に沿って高さ方向に、および前記第１のレベルに沿って高さ方向に形成することと、
前記第２のレベル内の前記第２の材料の少なくとも一部を導電性材料に置き換え、メモリ・セルの高さ方向に延びるストリングを前記開口の各々に形成することであって、前記メモリ・セルは、それぞれ、前記導電性材料を含む制御ゲート領域、電荷阻止領域、前記電荷蓄積材料、前記電荷通過材料および前記チャネル材料を含むこと
を含む、メモリ・アレイを形成する方法。
【請求項８】
メモリ・セルの高さ方向に延びるストリングのアレイであって、
交互する絶縁性レベルおよびワード線レベルの垂直方向のスタックであって、前記ワード線レベルは制御ゲート領域に対応する末端を有し、前記絶縁性レベルは、絶縁体材料と、前記ワード線レベルに沿って高さ方向に延びず、前記絶縁体材料の上に形成された障壁材料とを含む、垂直方向の前記スタックと、
前記ワード線レベルの前記制御ゲート領域の各々に沿って高さ方向に延び、前記絶縁性レベルに沿って高さ方向に延びない、個々のメモリ・セルの電荷蓄積材料と、
前記ワード線レベルの前記個々の制御ゲート領域に沿って高さ方向に延びる、個々の前記メモリ・セルの電荷阻止領域と、
前記スタックに沿って高さ方向に延び、絶縁性電荷通過材料によって前記電荷蓄積材料から横方向に間隔を隔てるチャネル材料であって、前記絶縁性電荷通過材料は、前記障壁材料に対して選択的に、前記電荷蓄積材料に沿って高さ方向に延びる、前記チャネル材料と
を含み、
メモリ・セルの前記高さ方向に延びるストリングの各々のすべての前記電荷蓄積材料は、メモリ・セルの前記個々の高さ方向に延びるストリングのすべての前記絶縁性電荷通過材料の横方向に外側にある、
アレイ。
【請求項９】
メモリ・セルの高さ方向に延びるストリングのアレイであって、
交互する絶縁性レベルおよびワード線レベルの垂直方向のスタックであって、前記ワード線レベルは制御ゲート領域に対応する末端を有し、前記絶縁性レベルは、絶縁体材料と、前記ワード線レベルに沿って高さ方向に延びず、前記絶縁体材料の上に形成された障壁材料とを含む、垂直方向の前記スタックと、
前記ワード線レベルの前記制御ゲート領域の各々に沿って高さ方向に延び、前記絶縁性レベルに沿って高さ方向に延びない、個々のメモリ・セルの電荷蓄積材料と、
前記ワード線レベルの前記個々の制御ゲート領域に沿って高さ方向に延びる、個々の前記メモリ・セルの電荷阻止領域と、
前記スタックに沿って高さ方向に延び、前記スタックに沿って高さ方向に延びる絶縁性電荷通過材料によって前記電荷蓄積材料から横方向に間隔を隔てるチャネル材料であって、前記絶縁性電荷通過材料は、前記障壁材料に対して選択的に、前記電荷蓄積材料に沿って高さ方向に延びる、前記チャネル材料と
を含み、
メモリ・セルの前記高さ方向に延びるストリングの各々の前記電荷蓄積材料、および前記絶縁性レベルの前記絶縁体材料は、それぞれ、共面である垂直方向の断面において、平らな横方向に最も内側の表面を有する、
アレイ。
【請求項１０】
前記制御ゲート領域と前記電荷蓄積材料との横方向の間の介在材料であって、半金属、元素金属、及び金属化合物の内の少なくとも１つを含む前記介在材料を含む、請求項８に記載のアレイ。
【請求項１１】
前記制御ゲート領域と前記電荷蓄積材料との横方向の間の介在材料であって、半金属、元素金属、及び金属化合物の内の少なくとも１つを含む前記介在材料を含む、請求項９に記載のアレイ。
【請求項１２】
前記共面の表面は垂直方向である、請求項１１に記載のアレイ。
【請求項１３】
前記介在材料は、前記電荷蓄積材料に対して直接存在する、請求項１０に記載のアレイ。
【請求項１４】
前記介在材料は、前記電荷阻止領域に対して直接存在する、請求項１０に記載のアレイ。
【請求項１５】
前記介在材料は、前記制御ゲート領域に対して直接存在する、請求項１０に記載のアレイ。
【請求項１６】
前記介在材料は、前記電荷蓄積材料よりも横方向に薄い、請求項１０に記載のアレイ。
【請求項１７】
交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含み、開口は前記第１のレベルおよび第２のレベルを通って高さ方向に延びることと、
第３の材料の垂直方向に間隔を隔てた領域を前記開口中に形成することであって、前記開口中の前記第３の材料の前記垂直方向に間隔を隔てた前記領域の各々は、前記第２のレベル内の前記第２の材料に沿って高さ方向に延び、前記第３の材料は、第１の組成と、前記第１の組成と化学的に結合された第２の組成のモノレイヤとを含む側壁を含むことと、
前記第２のレベル内の前記第２の組成の前記モノレイヤに対して選択的に前記第１のレベル内の前記第１の材料の側壁上に、化学的に結合されたモノレイヤを形成することと、
前記第１のレベル内の前記化学的に結合されたモノレイヤに対して選択的に前記第３の材料の前記第２の組成の前記モノレイヤ及び前記第１の組成上に、前記開口部内に電荷蓄積材料を形成することであって、前記電荷蓄積材料は、前記第３の材料の前記間隔を隔てた領域に高さ方向に沿って延びることと、
前記第２のレベル内の前記電荷蓄積材料に高さ方向に沿って、前記開口部内に電荷通過材料を形成することと、
前記電荷通過材料に高さ方向に沿って、及び前記第１のレベルに高さ方向に沿って、前記開口部内にチャネル材料を形成することと、
前記第２のレベル内の前記第２の材料の少なくとも幾らかを導電性材料に置き換え、前記開口部の各々の内にメモリ・セルの垂直方向に延びるストリングを形成することであって、前記メモリ・セルは、それぞれ、前記導電性材料を含む制御ゲート領域と、電荷阻止領域と、前記電荷蓄積材料と、前記電荷通過材料と、前記チャネル材料と含むことと
を含む、メモリ・アレイを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書において開示される実施形態は、メモリ・セルの高さ方向に延びるストリングのアレイ、およびメモリ・アレイを形成する方法に関する。
【背景技術】
【０００２】
メモリは、電子システムのためのデータ記憶を提供する。フラッシュ・メモリはメモリの１つのタイプであり、近代のコンピュータおよびデバイスにおいて多数使用されている。例えば近代のパーソナル・コンピュータは、フラッシュ・メモリ・チップ上にＢＩＯＳを記憶させることができる。別の例として、コンピュータおよび他のデバイスでは、従来のハード・ドライブに取って代わるべく、フラッシュ・メモリをソリッド・ステート・ドライブに利用することがますます普及している。さらに別の例として、フラッシュ・メモリは、新しい通信プロトコルが規格化される際に、製造者によるそれらの新しい通信プロトコルのサポートを可能にし、また、デバイスを遠隔でアップグレードして機能を強化する能力の製造者による提供を可能にするので、無線電子デバイスにおいて普及している。
【０００３】
ＮＡＮＤは、集積フラッシュ・メモリの基本アーキテクチャであり得る。ＮＡＮＤセル・ユニットは、メモリ・セルの直列結合（この直列結合は、通常、ＮＡＮＤストリングと呼ばれている）に直列結合された少なくとも１つの選択デバイスを含む。ＮＡＮＤアーキテクチャは、垂直方向に積み重ねられたメモリ・セルを含む三次元配置で構成することができる。改良型ＮＡＮＤアーキテクチャが開発されることが望ましい。
【図面の簡単な説明】
【０００４】
【図１】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図２】本発明の実施形態によるプロセスにおける基板構造の断面線図である。
【図３】図２によって示されている処理ステップに後続する処理ステップにおける図２の構造の図である。
【図４】図３によって示されている処理ステップに後続する処理ステップにおける図３の構造の図である。
【図５】図４によって示されている処理ステップに後続する処理ステップにおける図４の構造の図である。
【図６】図５によって示されている処理ステップに後続する処理ステップにおける図５の構造の図である。
【図７】図６によって示されている処理ステップに後続する処理ステップにおける図６の構造の特定の材料の拡大線図である。
【図８】図７によって示されている処理ステップに後続する処理ステップにおける図７の構造の図である。
【図９】図８によって示されている処理ステップに後続する処理ステップにおける図６の構造の図である。
【図１０】図９によって示されている処理ステップに後続する処理ステップにおける図９の構造の図である。
【図１１】図１０によって示されている処理ステップに後続する処理ステップにおける図１０の構造の図である。
【図１２】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図１３】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図１４】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図１５】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図１６】例示的ＮＡＮＤメモリ・アレイの領域を有する例示的集積構造の断面側面線図である。
【図１７】本発明の実施形態によるプロセスにおける基板構造の断面線図である。
【図１８】図１７によって示されている処理ステップに後続する処理ステップにおける図１７の構造の図である。
【図１９】図１８によって示されている処理ステップに後続する処理ステップにおける図１８の構造の特定の材料の拡大線図である。
【図２０】図１９によって示されている処理ステップに後続する処理ステップにおける図１９の構造の図である。
【図２１】図２０によって示されている処理ステップに後続する処理ステップにおける図１８の構造の図である。
【図２２】図２１によって示されている処理ステップに後続する処理ステップにおける図２１の構造の図である。
【発明を実施するための形態】
【０００５】
ＮＡＮＤメモリ・セルの動作は、チャネル材料と電荷蓄積材料の間の電荷の移動を含むことができる。例えばＮＡＮＤメモリ・セルのプログラミングは、電荷（電子）をチャネル材料から電荷蓄積材料中へ移動させ、次に、電荷を電荷蓄積材料内に蓄積することを含むことができる。ＮＡＮＤメモリ・セルの消去は、正孔を電荷蓄積材料中へ移動させて、電荷蓄積材料中に蓄積されている電子と再結合させ、それにより電荷を電荷蓄積材料から解放することを含むことができる。電荷蓄積材料は、電荷担体を可逆的にトラップする電荷トラッピング材料（例えば窒化ケイ素、ケイ素、金属ドットなど）を含むことができる。従来のＮＡＮＤが抱えている問題は、電荷トラッピング材料がメモリ・アレイの複数のメモリ・セルにわたって延在し、セル間の電荷移動を可能にし得ることであり得る。メモリ・セル間の電荷移動はデータ保存問題をもたらし得る。本明細書において説明されている例はＮＡＮＤメモリに関係しているが、本明細書において説明されている構造および方法は、他の実施形態における他のメモリおよびアーキテクチャにも関係し得ることを理解されたい。最初に、図１を参照して、メモリ・セルの高さ方向に延びるストリングのアレイの例示的実施形態が説明される。その後に、例示的方法実施形態が説明される。このような例示的方法実施形態は、それには限定されないが図１のメモリ・アレイを含むメモリ・アレイを形成する方法を含み、図２〜２２を参照して説明される。
【０００６】
図１を参照すると、集積構造１０の一部が示されており、このような部分は、３次元（３Ｄ）ＮＡＮＤメモリ・アレイ１２の断片である。集積構造１０は、垂直方向に交互するレベル１８および２０を含む垂直方向のスタック１５を含む。例示的レベル２０は、導体／導電／導電性（すなわち本明細書においては電気的）材料１９を含む。例示的レベル１８は、絶縁体／絶縁／絶縁性（すなわち本明細書において電気的）材料２６を含み、絶縁性レベル１８と呼ぶことができる。例示的絶縁体材料２６は、ドープされた、または未ドープの二酸化ケイ素である。一実施形態では、示されているように、導電性材料１９は導電性材料２８および３０を含む。一実施形態では、導電性材料２８は導電性コアと見なすことができ、また、導電性材料３０は、導電性コアを取り囲む外部導電性層と見なすことができる。導電性材料２８および３０は互いに異なる組成を含むことができる。個々の例は、元素金属（例えばタングステン、チタン、銅など）、導電性金属化合物（例えば金属窒化物、金属ケイ化物、金属炭化物など）、および導電性的ドープ半導電性材料（例えばケイ素、ガリウムなど）を含み、それらの混合物を含む。一実施形態では、絶縁体材料３
２は、外部導電性材料層３０を取り囲む絶縁性ライナを形成し、また、任意の適切な絶縁体材料を含むことができ、また、高ｋ材料（例えば酸化アルミニウム）であってもよく、「高ｋ」は、二酸化ケイ素の誘電率より大きい誘電率を意味する。絶縁体材料３２のための例示的厚さは２ｎｍから１０ｎｍである。別法として、単に一例として、絶縁体材料３２を省略することができ、および／または導電性材料１９を均質にすることができる。レベル１８および２０の垂直方向の厚さは、任意の適切な厚さにすることができる。いくつかの実施形態では、レベル１８およびレベル２０は、約１０ナノメートル（ｎｍ）から３００ｎｍのそれぞれの垂直方向の厚さを有することができる。いくつかの実施形態では、レベル１８および２０は同じ垂直方向の厚さを有し、また、他の実施形態は異なる垂直方向の厚さを有する。
【０００７】
例示的実施形態では、絶縁体材料２６は側壁３８を形成する。側壁３８は、スタック１５を通って延在している開口４０の側壁の一部と見なすことができる。開口４０は、上から見た場合、あるいは水平方向の断面で見た場合、連続する形状を有することができ、また、例えば円形、楕円形などであってもよい。したがって図１の側壁３８は、開口４０の周囲の周りに延在する連続する側壁によって構成することができる。
【０００８】
いくつかの実施形態では、レベル２０は、ＮＡＮＤメモリ・アレイのワード線レベルであってもよい。ワード線レベル２０の例示的末端３４は、ＮＡＮＤメモリ・セル３６の制御ゲート領域３５として機能することができ、メモリ・セル３６の大まかな位置は、図１に括弧で示されている。示されているように、メモリ・セル３６は垂直方向に積み重ねられており、メモリ・セル３６の高さ方向に延びる（例えば垂直方向の）ストリング４９（例えばＮＡＮＤストリング）を形成し、個々のストリングにおけるメモリ・セルの数は、少なくとも一部にはレベル２０の数によって決定される。スタックは、任意の適切な数の導電性材料含有レベル２０を含むことができる。例えばスタックは、８個のこのようなレベル、１６個のこのようなレベル、３２個のこのようなレベル、６４個のこのようなレベル、５１２個のこのようなレベル、１０２８個のこのようなレベルなどを有することができる。さらに、メモリ・セル３６は、個々の開口４０が高さ方向に延びるストリング４９を１つだけ有するよう、事実上、個々の開口４０に対して完全に取り囲むように構築することができる（例えば水平方向の断面における個々のストリング４９は、連続する、完全に取り囲む環状リングである）。別法として、メモリ・セル３６は、個々の開口４０が高さ方向に延びるストリング４９を２つ以上有することができるよう、事実上、個々の開口４０に対して完全に取り囲まないように構築することも可能である（例えば複数のメモリ・セル３６がレベル２０毎に複数のワード線を有する）。それには無関係に、一実施形態では、個々のストリング４９のための側壁３８は、平面状である垂直方向の断面（例えば図１の断面）では、また、垂直であるこのような一実施形態では、横方向（例えば半径方向）に最も内側の表面３８である。
【０００９】
チャネル材料５８は、垂直方向のスタック１５に沿って開口４０内を高さ方向に延びる。このようなチャネル材料５８は、例えば適切にドープされたケイ素を含むか、適切にドープされたケイ素から本質的になるか、あるいは適切にドープされたケイ素からなる任意の適切な材料を含むことができる。示されているチャネル材料５８は、例えば一般的に中空チャネル構成と呼ばれている、高さ方向に延びるシリンダを含む。チャネル材料５８の半径方向に内側の体積は、空孔空間（図示せず）を含むことができ、あるいは開口４０の中央に沿ってチャネル材料５８内で半径方向に延在する絶縁性材料６０を含むことができる。絶縁性材料６０は、例えば二酸化ケイ素、窒化ケイ素などを含むことができる。別の例示的実施形態では、チャネル材料５８は、このような中央領域内にチャネル材料の高さ方向に延びるペデスタルを形成するために、開口４０の中央領域を完全に充填することができる（図示せず）。
【００１０】
絶縁体電荷通過材料４６は開口４０内に存在し、また、一実施形態ではスタック１５に沿って高さ方向に延びる。材料４６は任意の適切な組成を含むことができ、また、いくつかの実施形態では、２つの絶縁体酸化物の間に横方向にはさまれた窒素含有材料を有するバンドギャップ工学構造を含むか、このバンドギャップ工学構造から本質的になるか、あるいはこのバンドギャップ工学構造からなり得る。窒素含有材料は例えば窒化ケイ素であってもよい。２つの酸化物は互いに同じ組成であっても、あるいは互いに異なる組成を含むことも可能であり、また、いくつかの実施形態では両方とも二酸化ケイ素であってもよい。材料４６のための例示的水平方向の厚さは１５ｎｍから３０ｎｍである。
【００１１】
個々のメモリ・セル３６の電荷蓄積材料４４は、ワード線レベル２０の制御ゲート領域３５の各々に沿って高さ方向に延び、また、絶縁性レベル１８に沿って高さ方向に延びていない。絶縁体電荷通過材料４６は、電荷蓄積材料４４とチャネル材料５８の間に存在し、また、互いに横方向（例えば半径方向）に間隔を隔てている。電荷蓄積材料４４は任意の適切な組成を含むことができ、また、いくつかの実施形態では浮遊ゲート材料（例えばドープされた、または未ドープのケイ素）、または電荷トラッピング材料（例えば窒化ケイ素、金属ドットなど）を含むことができる。いくつかの実施形態では、電荷蓄積材料４４は窒化ケイ素を含むか、窒化ケイ素から本質的になるか、あるいは窒化ケイ素からなり得る。いくつかの実施形態では、電荷蓄積材料４４は窒化ケイ素からなっていてもよく、また、１５ｎｍから５００ｎｍの厚さを有することができる。一実施形態では、個々のメモリ・セル３６の電荷蓄積材料４４は、平面状である垂直方向の断面（例えば図１の断面）では、また、垂直であるこのような一実施形態では、横方向（例えば半径方向）に最も内側の表面５９を有している。
【００１２】
一実施形態では、示されているように、メモリ・セル３６の個々の高さ方向に延びるストリング４９のすべての電荷蓄積材料４４は、メモリ・セル３６の個々の高さ方向に延びるストリング４９のすべての絶縁体電荷通過材料４６の横方向（例えば半径方向）に外側である（すなわち材料４４の上、下または横方向に外側には材料４６は存在していない）。一実施形態では、メモリ・セル３６の個々の高さ方向に延びるストリング４９の電荷蓄積材料４４、および絶縁性レベル１８の絶縁体材料２６は、それぞれ、共面である垂直方向の断面では、平らな横方向に最も内側の表面（例えば材料２６の側壁表面３８および材料４４の側壁表面５９）を有している。
【００１３】
電荷通過材料４６は、電荷担体が突き抜け（例えばＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、Ｆｒｅｎｋｅｌ−Ｐｏｏｌｅトンネリング、直接トンネリング、トラップ支援トンネリングなど）、さもなければプログラミング動作、消去動作などの間に通過する材料として機能することができる。電荷通過材料４６は、電荷蓄積材料４４からチャネル材料５８への電荷担体の望ましくない後方移動（すなわち漏れ）を防止し、その一方でＥＲＡＳＥ動作中における電荷蓄積材料４４内の電荷担体の材料４４からの除去をも許容する（すなわち電荷蓄積材料４４からチャネル材料５８へ移される）ための十分なＥＯＴを提供するための適切な特性を有するように工学的に作り出すことができる。
【００１４】
電荷阻止領域はレベル２０内に存在している。電荷阻止は、メモリ・セル内で以下の機能を有することができる。すなわちプログラム・モードでは、電荷阻止は、制御ゲートへ向かう電荷蓄積材料（例えば浮遊ゲート材料、電荷トラッピング材料など）からの電荷担体の排出を防止することができ、また、消去モードでは、電荷阻止は、制御ゲートから電荷蓄積材料中への電荷担体の流入を防止することができる。したがって電荷阻止は、個々のメモリ・セルの制御ゲート領域と電荷蓄積材料の間の電荷移動を阻止するように機能することができる。このような電荷阻止領域は、電荷通過材料４６の横方向（例えば半径方向）に外側であり、また、導電性材料１９の横方向（例えば半径方向）に内側である。示されている例示的電荷阻止領域は絶縁体材料３２を含む。他の例として、電荷阻止領域は
、電荷蓄積材料（例えば材料４４）の横方向（例えば半径方向）に外側の部分を含むことも可能であり、このような電荷蓄積材料は絶縁性である（例えば絶縁性電荷蓄積材料４４と導電性材料１９の間に何らかの異なる組成の材料が存在しない場合）。それには無関係に、追加例として、電荷蓄積材料と制御ゲートの導電性材料の界面は、何らかの個別の組成の絶縁体材料３２が存在しない場合、電荷阻止領域として機能するのに十分であり得る。さらに、導電性材料１９と、絶縁体材料３２との組合せにおける材料３２（存在する場合）との界面５７は、相俟って電荷阻止領域として機能することができ、また、別法または追加として、絶縁性電荷蓄積材料（例えば窒化ケイ素材料４４）の横方向に外側の領域であってもよい。
【００１５】
例示的実施形態におけるスタック１５はベース５２によって支持されている。ベース５２とスタック１５の間に追加材料および／または集積回路構造が存在し得ることを示すために、ベース５２とスタック１５の間に途切れが示されている。いくつかのアプリケーションでは、このような追加集積材料は、例えばソース側選択ゲート材料（ＳＧＳ材料）を含むことができる。ベース５２は、例えば単結晶シリコンを含むか、単結晶シリコンから本質的になるか、あるいは単結晶シリコンからなる半導体材料を含むことができる。ベース５２は半導体基板と呼ぶことができる。本文書の文脈においては、「半導体基板」または「半導電性基板」という用語は、それらに限定されないが、半導電性ウェーハ（単体または他の材料をその上に含むアセンブリのいずれか）などのバルク半導電性材料、および半導電性材料層（単体または他の材料を含むアセンブリのいずれか）を含む半導電性材料を含む任意の構造を意味するべく定義されている。「基板」という用語は、それらに限定されないが、上で説明した半導電性基板を含む任意の支持構造を意味している。いくつかのアプリケーションでは、ベース５２は、集積回路製造と関連する１つまたは複数の材料を含有する半導体基板に対応し得る。このような材料は、例えば耐火金属材料、障壁材料、拡散材料、絶縁体材料などのうちの１つまたは複数を含むことができる。
【００１６】
示されている、また、上で説明した実施形態は、任意の既存の方法またはこれから開発されるべき方法を使用して製造することができる。次に、例示的方法実施形態について、上で説明した実施形態の製造、または本発明の構造的態様によるものでなくてもよい他の構造の製造に使用することができる図２〜２２を参照して説明する。適切である場合、先行する構造および材料に対して、上で説明した実施形態からの同様の数表示が使用されており、何らかの相異は、異なる数表示および文字を使用して示されている。
【００１７】
図２を参照すると、交互する第１のレベル１８および第２のレベル２０の垂直方向のスタック１５を含むために、ベース５２の上に構造１０が形成される。第１のレベル１８は第１の材料２６を含み、また、第２のレベル２０は第２の材料６８を含む。第２の材料６８は、そのほとんどまたはすべてが犠牲材料であってもよく、また、第１の材料２６のすべてまたは一部は、最終回路機構構造の部分として残すことができる。単に一例として、第２の材料６８は窒化ケイ素であってもよく、また、第１の材料２６は、ドープされたおよび／または未ドープの二酸化ケイ素であってもよい。第２のレベル２０は、最終的にはワード線レベル２０にすることができ、また、第１のレベル１８は、最終回路機構構造における絶縁性レベルであってもよい。
【００１８】
図３を参照すると、開口４０が形成され、第１のレベル１８および第２のレベル２０を通って高さ方向に延びる。図を簡潔にするために１つの開口しか示されていないが、複数のこのような開口が適切な水平方向のパターンで形成されることになる。開口４０は、任意の適切な方法を使用して、ピッチが増加して、あるいはピッチが増加することなく形成することができる。一実施形態では、第１のレベル１８の絶縁体材料２６は、平面状である垂直方向の断面（例えば図３の垂直方向の断面など）では、また、垂直であるこのような一実施形態では、平らな横方向（例えば半径方向）に最も内側の表面３８を有している
。
【００１９】
図４を参照すると、一実施形態では、第２のレベル２０の第２の材料６８は、開口４０の中で第１のレベル１８の第１の材料２６に対して横方向に凹まされており、開口４０の中で第２のレベル２０中に凹所６７を形成している。このような凹所は、一例として、第２の材料６８を第１の材料２６に対して選択的にエッチ除去する任意の適切なウェット・エッチング化学作用またはドライ・エッチング化学作用を使用して形成することができる。本文書では、選択的エッチングすなわち除去は、１つの材料が別の言及されている材料に対して少なくとも２．０：１の割合で除去されるエッチングすなわち除去である。単に一例として、第１の材料２６が二酸化ケイ素を含み、また、第２の材料６８が窒化ケイ素を含む場合、時限ウェットＨ３ＰＯ４エッチング化学作用を使用することができる。
【００２０】
図５を参照すると、一実施形態では、第３の材料６９が、スタック１５の上、第１のレベル１８に沿って開口４０中を横方向に、また、図４に示されている横方向における凹みの作用によって、第２のレベル２０の中に形成された凹所６７中に堆積されている。例示的第３の材料は、半金属（例えばドープされた、および／または未ドープのケイ素およびゲルマニウム）、元素金属（例えばインジウム、アルミニウム、コバルト、ニッケル、モリブデン、タングステンなど）、および金属化合物（例えば言及されている例示的元素金属の窒化物）を含む。一実施形態では、第３の材料６９は第２の材料６８に対して直接形成される。
【００２１】
図６を参照すると、スタック１５の上にないように、また、第１のレベル１８に沿って延びないように第３の材料６９を除去し、かつ、第３の材料６９を凹所６７中に残すために第３の材料６９がエッチングされ、それにより一例では、第３の材料６９の垂直方向に間隔を隔てた領域７０が開口４０の中に形成される。開口４０中の個々の第３の材料の領域７０は、第２のレベル２０中の第２の材料６８に沿って高さ方向に延び、一実施形態では第２の材料６８に対して直接存在することができる。第１の材料２６の一部は、第３の材料６９をエッチングする際にエッチングされ得る（図示せず）。一実施形態では、示されているように、第３の材料の領域７０は、第１のレベル１８中の第１の材料２６の表面３８に対して横方向（例えば半径方向）に外側に凹んでいる。別法として第２の材料６８の凹みを導入しなくてもよく、および／または垂直方向に間隔を隔てた第３の材料の領域７０は、第１の材料の表面３８の横方向（例えば半径方向）に内側（図示せず）であるか、あるいは第１の材料の表面３８と同一平面（例えば図示されていないが共面）である横方向に最も内側の表面５９を有することができる。
【００２２】
これは垂直方向に間隔を隔てた領域７０を形成する技法を提供するが、例示的なものであり、他の既存の技法またはこれから開発されるべき技法を使用することも可能である。例えば単に一例として、垂直方向に間隔を隔てた領域７０は、第１の材料２６と比較すると、第２の材料６８に対して選択的に形成することができる。
【００２３】
電荷蓄積材料は、最終的には、第１のレベル１８に対して選択的に、間隔を隔てた第３の材料の領域７０に沿って高さ方向に開口４０中に形成される。これは、例えば１つまたは複数の処理材料の使用による開口４０内の材料２６および第３の領域７０の表面の活性化および／または非活性化、障壁材料の形成、および／または第３の領域７０および／または第１の材料２６の露出表面へのモノレイヤの形成を含む任意の既存の技法またはこれから開発されるべき技法によって生じ得る。
【００２４】
例えば図７を参照すると、単に一例として、第１の材料２６および垂直方向に間隔を隔てた領域７０の第２の材料６９を、開口４０に、または開口４０内に露出した表面３８および表面５９をそれぞれ有するものとして考察する。一実施形態では、化学的に結合され
たモノレイヤＸ１が、例えば種「Ｙ」を第３の材料６９の表面５９に結合することにより、開口４０中の第１の材料２６に対して選択的に、開口４０中の第３の材料６９の上に形成される。本文書では、「選択的」形成または堆積は、１つの材料が別の言及されている材料に対して少なくとも１０：１の割合で形成または堆積される形成または堆積である。理想的には、選択的形成または堆積は、１つの材料の選択された形成または堆積厚さに対して１００％である（すなわち別の言及されている材料の形成または堆積はない）。モノレイヤＸ１は、種Ｙならびに直接接触している第３の材料６９の表面からの１つまたは複数の原子を含む。いくつかの実施形態では、言及されている「第３の材料」は、材料６９とモノレイヤＸ１の組合せである。一実施形態では、種Ｙはヒドロキシル（−ＯＨ）であり、化学的に結合されたモノレイヤＸ１は水酸化物である（例えば材料６９がケイ素であるＳｉ−ＯＨ、材料６９が元素金属ＭであるＭ−ＯＨなど）。このようなモノレイヤは、一例として、水溶液または蒸気（例えば大気圧または準大気圧、および０℃から５００℃の温度）への材料６９の露出によって形成することができる。一実施形態では、種Ｙはシリル−アミド（−Ｎ［ＳｉＲ１Ｒ２Ｒ３］［Ｒ４］であり、Ｒ１、Ｒ２、Ｒ３およびＲ４はＨ、ハロゲン、アルキルまたはアリルであり、あるいは同様にＲ４については別のＳｉＲ１Ｒ２Ｒ３基である）であり、化学的に結合されたモノレイヤＸ１はシリル−アミド（例えば材料６９がケイ素であるＳｉ−Ｎ［ＳｉＲ１Ｒ２Ｒ３］［Ｒ４］であり、材料６９が元素金属ＭであるＭ−Ｎ［ＳｉＲ１Ｒ２Ｒ３］［Ｒ４］など）である。このようなモノレイヤは、一例として、液体および／または揮発化ピロリジン、ピロール、ピラゾールおよび／またはそれらの誘導体（例えば大気圧または準大気圧、および０℃から５００℃の温度）への材料６９の露出によって形成することができる。このようなモノレイヤは、一例として、水溶液または蒸気への材料６９の露出によって形成することができる。当然、他の種Ｙおよび結果として得られるモノレイヤを形成することも可能である。
【００２５】
図８を参照すると、化学的に結合されたモノレイヤＸ２が、開口４０中の第３の材料６９に結合されたモノレイヤＸ１に対して選択的に、開口４０中の第１の材料２６の上に形成されている。単に一例として、モノレイヤＸ２は自己組織化モノレイヤとして形成することができ、例えば材料２６は、オクタデシルトリクロロシラン（ＯＤＴＳまたはＯＴＳ）、トリデカフルオロ−１、１、２、２−テトラハイドロオクチルトリクロロシラン（ＦＯＴＳ）、オクタデシルジメチルクロロシラン（ＯＤＭＳ）、ドコシルトリクロロシラン（ＤＴＳ）または（３−アミノプロピル）トリメトキシシラン（例えば大気圧または準大気圧、および０℃から５００℃の温度）を使用した絶縁性酸化物である。
【００２６】
図９を参照すると、電荷蓄積材料４４が、開口４０中の第１の材料２６に結合されたモノレイヤＸ２（図８）に対して選択的に、第３の材料６９の間隔を隔てた領域７０に沿って高さ方向に開口４４中に形成されている。一実施形態では、第３の材料は、第１の組成（例えば６９）、および第１の組成と化学的に結合された第２の組成のモノレイヤ（Ｘ１）を含み、モノレイヤは、電荷蓄積材料を形成する際に、最初に個々の開口に露出される。それには無関係に、モノレイヤＸ１は、電荷蓄積材料４４および／または第３の材料６９内で消滅させることができ、したがってモノレイヤＸ１は、最終回路機構構造では区別することができない。一実施形態では、電荷蓄積材料４４は材料６９に対して直接形成される。それには無関係に、電荷蓄積材料４４を形成している間、および／または電荷蓄積材料４４の形成に引き続いて、第１の材料２６の上のモノレイヤＸ２のいくつか、またはすべてを除去することができる。例えばモノレイヤＸ２が自己組織化モノレイヤを含むか、あるいは有機シランを使用して形成された他のモノレイヤを含む場合、このようなモノレイヤは、ヘキサデカン、クロロホルム、トルエン、エタノール、ターブタノール、メシチレンまたはヘキサンのうちのいずれかを使用して除去することができる。それには無関係に、一実施形態では、電荷蓄積材料４４は、その横方向に最も内側の表面５９を垂直方向の断面では平面状として有しており、このような一実施形態では垂直であり、また、このような一実施形態では、このような表面が平らである場合、第１の材料２６の表面３８
と共面である。別法として、電荷蓄積材料４４は、第１の材料の側壁表面３８に対して横方向に／半径方向に開口４０中へ延びる（図示せず）ように形成することも可能である。別の代替例として、電荷蓄積材料４４は、その横方向に最も内側の表面５９が、第１の材料２６の表面３８に対して横方向に／半径方向に外側である（図示せず）ように成長させることも可能である。それには無関係に、単なる例として、窒化ケイ素電荷蓄積材料４４を、４００℃から６８０℃で、かつ、５ミリトールから５００トールの圧力のシランおよび／またはシリコンテトラクロライド＋アンモニアを使用して、言及されている例示的モノレイヤに対して選択的に形成することができる。
【００２７】
以上は、開口４０中の第１の材料２６の上に障壁材料（例えばＸ２）を開口４０中の第３の材料６９または第３の材料６９／Ｘ１に対して選択的に形成する一例示的実施形態にすぎず、モノレイヤＸ１が形成されるかどうか、あるいは何らかの処理を第３の材料６９に施すことができるかどうかには無関係である。障壁材料が使用され、また、電荷蓄積材料４４を形成している間に、第１の材料２６を覆った状態を維持する場合、代替障壁材料を形成することができ、このような代替障壁材料がモノレイヤとして形成されるかどうかには無関係である。いくつかの例は、メチルオキシ窒化物、エチルオキシ窒化物およびＳｉｘＣｙＮｚを含む。さらに、また、別法として、モノレイヤＸ１は、第３の材料６９の表面５９に形成することも可能であり、第１の材料２６の表面３８に形成される何らかの障壁材料がない場合（例えばＸ２がない場合）、引き続いて電荷蓄積材料４４をその上に選択的に堆積させることも可能である。
【００２８】
図１０を参照すると、電荷通過材料４６が電荷蓄積材料４４および第２のレベル２０に沿って高さ方向に開口４０中に形成されており、一実施形態では、それらに沿って、障壁材料に対して選択的に形成される。一実施形態では、示されているように、電荷通過材料４６は、開口４０に、それぞれ第１のレベル１８および第２レベル２０に沿って連続的に形成されている。
【００２９】
図１１を参照すると、チャネル材料５８が、電荷通過材料４６に沿って高さ方向に、また、第１のレベル１８に沿って高さ方向に開口４０中に形成されている。第２のレベル２０中の第２の材料６８の少なくとも一部は導電性材料に置き換えられており、また、メモリ・セルの高さ方向に延びるストリングが個々の開口４０中に形成されており、単なる一例にすぎないが、結果として得られる構造が図１に示されている。第２の材料６８の少なくとも一部を導電性材料に置き換える行為により、メモリ・セルのストリングを固有に形成することができ、あるいは後続する処理にもそのようにすることも要求され得る。それには無関係に、このようなメモリ・セル（例えば３６）は、それぞれ、導電性材料（例えば１９）を含む制御ゲート領域（例えば３５）、電荷阻止領域（例えば少なくとも材料３２、界面５７、および材料３２と４４の界面の組合せ）、電荷蓄積材料（例えば４４）、電荷通過材料（例えば４６）およびチャネル材料（例えば５８）を含む。一実施形態では、開口中の第１の材料に結合されたすべてのモノレイヤは、開口中の電荷通過材料の形成に先立って除去される。このような一実施形態では、開口中の第１の材料に結合されたモノレイヤの一部は、開口中の電荷蓄積材料を選択的に形成している間に除去される。
【００３０】
第３の材料６９の一部またはすべてを本発明に従って製造されたメモリ・アレイの最終回路機構構造に残すことができ、あるいは残さなくてもよく、図１の例示的実施形態には残されていない（すなわち図１の構造を製造する方法実施形態では、すべての第３の材料６９が除去されている）。例えば第２の材料６８の導電性材料１９への置き換えは、第２のレベル２０からの第２の材料６８の除去（例えば等方性エッチングによる）、およびその中への導電性材料１９の形成を含むことができる。導電性材料１９および第２のレベル２０の形成に先立って、すべての第３の材料６９を第２のレベル２０から除去することができる。絶縁体材料３２は、第２のレベル２０中への導電性材料１９の形成に先立って第
２のレベル２０の中に形成することができ、それにより図１のような構造が得られる。
【００３１】
別法として、単に一例として、第２の材料６８を除去した後に、第３の材料６９の少なくとも一部を第２のレベル２０の中に残すことも可能であり、第３の材料６９は、メモリ・アレイの最終回路機構構造の一部として残り、このような第３の材料６９は図１２に示されている。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ａ」または異なる数表示で示されている。図１２の構造１０ａは、メモリ・セル３６ａの一部として最終回路機構構造の中に残っている第３の材料６９およびその領域７０を示したものである。第３の材料６９は、絶縁体材料３２と相俟って絶縁性である場合、個々のメモリ・セル３６ａの電荷阻止領域を含む。上で示され、および／または説明された任意の他の属性または態様を使用することができる。
【００３２】
図１３は、図１２の実施形態に対する代替例示的実施形態を示したものであり、図１の絶縁体３２（図示せず）は形成されておらず、第３の材料６９の少なくともいくつかの残りは、導電性材料１９に対して直接存在している。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ｂ」または異なる数表示で示されている。構造１０ｂでは、第３の材料６９は、絶縁性である場合、電荷阻止領域を含む。第３の材料６９は、半導電性または導電性である場合、個々の制御ゲート領域３５の一部を含む。このような実例では、個々のメモリ・セル３６ｂの電荷阻止領域は、電荷蓄積材料４４の横方向（例えば半径方向）に外側の部分を含むことができ、このような材料は絶縁性である。それには無関係に、電荷蓄積材料４４と第３の材料６９の界面６１は、追加または別法として、適切な電荷阻止領域として機能することができる。上で示され、および／または説明された任意の他の属性または態様を使用することができる。
【００３３】
図１４は、代替例示的実施形態構造１０ｃを示したものである。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ｃ」または異なる数表示で示されている。構造１０ｃでは、絶縁体材料３２および導電性材料１９の形成に先立って、図１１の構造における第３の材料６９の一部が除去され、横方向により薄い領域７０ｃが残されている。上で示され、および／または説明された任意の他の属性または態様を使用することができる。
【００３４】
別の実施形態では、第３の材料６９の横方向の厚さのうちの少なくとも一部は、ａ）第２の材料６８を除去している間、ｂ）第２の材料６８を除去した後、およびｃ）導電性材料１９を形成している間のうちの少なくとも１つにおいて、第２のレベル２０中で酸化される。例えば第２の材料６８を除去する行為により、第３の材料６９の一部またはすべてを酸化させることができる。別法または追加として、第２の材料６８を除去した後の専用の酸化ステップで、第３の材料６９の一部またはすべてを酸化させることも可能である。別法または追加として、絶縁体材料３２を堆積させる行為により（最終的に存在する場合）、第３の材料６９の一部またはすべてを酸化させることも可能である。それには無関係に、酸化された第３の材料の一部またはすべてを除去することができ、あるいは最終回路機構構造の一部として残すことができる。
【００３５】
図１５は、例示的実施形態構造１０ｄを示したものであり、酸化は、個々のメモリ・セル３６ｄの一部として酸化領域８８（例えば材料６９がケイ素を含む酸化ケイ素、材料６９がアルミニウムを含む酸化アルミニウムなど）を形成するために第３の材料６９の一部のみを酸化している。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ｄ」または異なる数表示で示されている。単に一例として、大気圧または準大気圧、および０℃から５００℃の温度における
、酸素を含有した周囲（例えば部屋の空気、水、部屋の空気以外のＯ２、Ｏ３、ＮＯＸなど）への第３の材料６９の露出は、第３の材料６９を酸化させるための例示的条件である。図１６は、例示的実施形態構造１０ｅを示したものであり、酸化は、個々のメモリ・セル３６ｅの一部として酸化領域８８を形成するために第３の材料６９（図示せず）のすべてを酸化している。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ｅ」または異なる数表示で示されている。それには無関係に、一実施形態では、導電性材料１９は、酸化領域８８に対して直接形成される（例えば図示されていないが絶縁体材料３２が存在しない場合）。図１５および図１６によって例示されている実施形態には、上で示され、および／または説明された任意の他の属性または態様を使用することができる。
【００３６】
次に、追加例示的実施形態について、図１７〜２２を参照して説明する。適切である場合、上で説明した実施形態からの同様の数表示が使用されており、何らかの構造の相違は、数表示の後の「ｆ」または異なる数表示で示されている。図１７を参照すると、第３の材料６９が開口４０中の第２のレベル２０内の凹所６７の中に形成されており、それにより領域７０の横方向（例えば半径方向）に最も内側の表面５９は平らで、かつ、第１の材料２６の表面３８と共面である。別法として、表面５９は、表面３８に対して横方向に内側であっても（図示せず）あるいは横方向に外側であってもよく（図示せず）、また、表面３８が平らであるかどうかには無関係であり、また、表面５９が平らであるかどうかには無関係である。
【００３７】
化学的に結合された有機モノレイヤが、開口４０中の第１の材料２６に対して選択的に、開口４０中の第３の材料６９の上に形成されている。例えば図７を図１７の実施形態に適用すると、モノレイヤＸ１は有機質（すなわち炭素を含有している）になり、したがって種Ｙは有機質である。単に一例として、Ｙは、それぞれオクタデシルトリクロロシランまたはデコシルトリクロロシラン（例えば大気圧または準大気圧、および０℃から５００℃の温度における）への露出によって形成される（ＣＨ２）１７ＣＨ３または（ＣＨ２）１１ＣＨ３であってもよい。このような有機種Ｙは例えば表面５９に付着させることができ、第３の材料６９は、表面５９で材料６９に化学的に結合された元素水素を含む初期モノレイヤ終端を含む。このような初期水素原子終端モノレイヤの形成は、単に一例として基板をＨＦで処理し、引き続いて第３の材料の上のこのような初期水素原子終端モノレイヤを化学的に結合された有機モノレイヤに置き換えることによって生じ得る（例えばそれぞれ大気圧または準大気圧、および０℃から５００℃の温度において）。それには無関係に、第３の材料６９に沿った有機モノレイヤＸ１の形成は、理想的には、第３の材料６９の表面を非活性化して、その上への後続する絶縁性材料の堆積を排除する効果を有する。
【００３８】
詳細には、例えば図１８に示されているように、絶縁性材料８０が、開口４０中の第３の材料６９に結合された有機モノレイヤＸ１に対して選択的に、第１の材料２６に沿って高さ方向に開口４０中に形成されている。この絶縁性材料８０は、横方向（例えば半径方向）に最も内側の表面７３を有することができ、この表面７３は、一実施形態では、垂直方向の断面（例えば図１８の断面）では平面状である。一実施形態では、絶縁性材料８０は、第１の材料２６と絶縁性材料８０の間のダッシュ線界面によって図１８に例示されているように、第１の材料２６の組成と同じ組成の絶縁性材料である。絶縁性材料８０は、任意の適切な技法によって形成することができ、例えば化学気相堆積、原子層堆積、物理堆積などによって形成することができる。上で説明したような方法における第３の材料６９の表面５９の有効な非活性化により、図１８に示されている例では、絶縁性材料８０の選択的堆積が得られる。一実施形態では、絶縁性材料８０は、酸化物（例えば酸化ケイ素、酸化ハフニウム、酸化アルミニウムなど）を含む。絶縁性材料８０は、高さ方向に最も外側の第１の材料２６の頂部表面の上（図示せず）、および開口４０のベースの上（図示せず）に形成することができ、また、この絶縁性材料８０は、異方性スペーサ様エッチン
グを実施することによって除去することができる。
【００３９】
図１９を参照すると、開口４０中の第３の材料６９に結合された有機モノレイヤＸ１（図１９には示されていないが図７からの有機モノレイヤＸ１）は、水素原子終端モノレイヤＸ４に置き換えられている。このような水素原子終端モノレイヤＸ４は、最初に図７のモノレイヤＸ１を除去し、引き続いて基板を例えばＨＦにもう一度露出して水素原子終端モノレイヤＸ４を達成することによって得ることができる（例えばそれぞれ大気圧または準大気圧、および０℃から５００℃の温度において）。また、このような水素原子終端モノレイヤＸ４により、絶縁性材料８０の表面７３に−ＯＨ終端モノレイヤ（図示せず）を形成することも可能である。
【００４０】
図２０を参照すると、化学的に結合されたモノレイヤＸ５が、水素原子終端モノレイヤＸ４に対して選択的に、開口４０中の選択的成長絶縁性材料８０の上に形成されている。そのようにするための例示的技法は、例えばＮ、Ｎ−ジメチロアミノトリメチルシラン（ＤＭＡＴＭＳ）またはトリメチルシランへの露出による気相シラン化を含み、これは、モノレイヤＸ５の一部として有機種Ｔを残し、例えばモノレイヤＸ５の形成に先立って、絶縁性材料８０の上または絶縁性材料８０の一部に形成された任意のヒドロキシル終端モノレイヤまたは材料を置き換えることができる（例えば大気圧または準大気圧、および０℃から５００℃の温度において）。
【００４１】
図２１を参照すると、電荷蓄積材料４４が、選択的成長絶縁性材料８０に結合された（例えば任意の適切な上記技法を使用して）モノレイヤＸ５（図２０）に対して選択的に、第３の材料６９の間隔を隔てた領域７０に沿って高さ方向に開口４０中に形成されている。図２１に示されている例示的実施形態は、電荷蓄積材料４４の横方向に最も内側の表面５９が平らで、かつ、選択的成長絶縁性材料８０の表面７３と共面になるように形成する。別法として、電荷蓄積材料４４の横方向に最も内側の表面５９は、選択的成長絶縁性材料８０の表面７３の横方向（例えば半径方向）に内側であっても（図示せず）、あるいは選択的成長絶縁性材料８０の表面７３の横方向（例えば半径方向）に外側であってもよく、また、このような表面５９および／または７３が平らであるかどうかには無関係である。電荷蓄積材料４４のこのような選択的形成は、例えば上で説明したような方法を含む任意の既存の方法またはこれから開発されるべき方法によって生じ得る。
【００４２】
図２２を参照すると、後続する処理が上で説明した処理と同じか、あるいはそれに類似した処理で生じている。詳細には、電荷通過材料４６が第２のレベル２０内の電荷蓄積材料４４に沿って高さ方向に開口４０中に形成されている。チャネル材料５８が電荷通過材料４６に沿って高さ方向に、また、第１のレベル１８に沿って高さ方向に開口４０中に形成されている。第２の材料６８（図示せず）は、第２のレベル２０内で導電性材料１９に置き換えられている。メモリ・セル３６の高さ方向に延びるストリング４９は、個々の開口４０中に形成されており、メモリ・セル３６は、それぞれ、導電性材料１９を含む制御ゲート領域３５、電荷阻止領域（例えば少なくとも材料３２）、電荷蓄積材料４４、電荷通過材料４６およびチャネル材料５８を含む。図１７〜２２によって例示されている実施形態には、上で示され、および／または説明された任意の他の属性または態様を使用することができる。
【００４３】
本文書においては、特に示されていない限り、「高さ方向に」、「より高い」、「上部」、「下部」、「頂部」、「の上」、「底部」、「上方」、「下方」、「の下」、「下に」、「アップ」および「ダウン」は、一般に、垂直方向を参照している。さらに、本明細書において使用されている「垂直方向」および「水平方向」は、三次元空間における基板の向きには無関係に互いに直角である方向、および直角に対して１０度以内の方向である。「水平方向」は、主基板表面に沿った全体方向（すなわち１０度以内）を意味しており
、また、製造中に基板が処理される方向に関連し得る。また、本文書における「高さ方向に延びる」は、垂直方向と、垂直方向から４５°までの間の範囲を包含している。さらに、電界効果トランジスタに対する「高さ方向に延びる」および「垂直方向（垂直方向に）」は、トランジスタのチャネル長さの向きを参照しており、動作中、電流は、このチャネル長さに沿って、２つの異なる高さであるトランジスタの２つのソース／ドレイン領域の間を流れる。
【００４４】
本明細書において説明されている任意の材料、領域および構造は、均質であっても、あるいは非均質であってもよく、また、それには無関係に、上に横たわる任意の材料に対して連続していても、あるいは不連続であってもよい。さらに、特に言及されていない限り、個々の材料は、任意の適切な既存の技法またはこれから開発されるべき技法を使用して形成することができ、原子層堆積、化学気相堆積、物理気相堆積、エピタキシャル成長、拡散ドーピングおよびイオン注入はその例である。
【００４５】
本文書においては、「厚さ」自体（先行する、方向を示す形容詞がない）は、異なる組成の直接接触している材料の、または直接接触している領域の最も近くの表面から、所与の材料または領域を直角に通る平均直線距離として定義される。さらに、本明細書において説明されている様々な材料または領域は、実質的に一定の厚さの材料または領域であっても、あるいは可変厚さの材料または領域であってもよい。可変厚さの材料または領域である場合、厚さは、特に示されていない限り平均厚さを意味し、また、厚さが可変であるため、このような材料または領域は、何らかの最小厚さおよび何らかの最大厚さを有することになる。本明細書において使用されているように、「異なる組成」に必要なことは、２つの言及されている材料または領域のうち、例えばこのような材料または領域が均質ではない場合、互いに直接存在し得る部分のみを化学的および／または物理的に異なるものにすることのみである。２つの言及されている材料または領域が互いに直接存在していない場合、「異なる組成」に必要なことは、２つの言及されている材料または領域のうち、このような材料または領域が均質ではない場合、互いに最も近い部分を化学的および／または物理的に異なるものにすることのみである。本文書においては、言及されている材料、領域または構造に、互いに対する少なくとも何らかの物理的接触コンタクトが存在している場合、材料、領域または構造は互い「に直接」存在している。それとは対照的に、「直接的に」が先行しない「の上」、「〜上」、「隣接する」、「沿った」および「に対して」は、「に対して直接」、ならびに介在する材料、領域または構造が、言及されている材料、領域または構造の互いに対する物理的接触コンタクトをもたらさない構造を包含している。
【００４６】
結論
いくつかの実施形態では、メモリ・アレイを形成する方法は、交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することを含む。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含み、また、開口が第１のレベルおよび第２のレベルを通って高さ方向に延びる。第３の材料の垂直方向に間隔を隔てた領域が開口中に形成される。開口中の第３の材料の領域の各々は、第２のレベル内の第２の材料に沿って高さ方向に延びる。電荷蓄積材料が、開口中に、第１のレベルに対して選択的に、第３の材料の間隔を隔てた領域に沿って高さ方向に形成される。電荷通過材料が、開口中に、第２のレベル内の電荷蓄積材料に沿って高さ方向に形成される。チャネル材料が、開口中に、電荷通過材料に沿って高さ方向に、また、第１のレベルに沿って高さ方向に形成される。第２のレベル内の第２の材料の少なくとも一部が導電性材料に置き換えられ、また、メモリ・セルの高さ方向に延びるストリングが開口の各々に形成される。メモリ・セルは、それぞれ、導電性材料を含む制御ゲート領域、電荷阻止領域、電荷蓄積材料、電荷通過材料およびチャネル材料を含む。
【００４７】
いくつかの実施形態では、メモリ・アレイを形成する方法は、交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することを含む。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含み、また、開口が第１のレベルおよび第２のレベルを通って高さ方向に延びる。第２のレベルの第２の材料は、開口中の第２のレベル内に凹所を形成するために、第１のレベルの第１の材料に対して横方向に凹まされる。第３の材料の垂直方向に間隔を隔てた領域を開口中に形成するために、第３の材料が凹所中に形成される。化学的に結合されたモノレイヤが、開口中の第１の材料に対して選択的に、開口中の第３の材料の上に形成される。化学的に結合されたモノレイヤが、開口中の第３の材料に結合されたモノレイヤに対して選択的に、開口中の第１の材料の上に形成される。電荷蓄積材料が、開口中に、開口中の第１の材料に結合されたモノレイヤに対して選択的に、第３の材料の間隔を隔てた領域に沿って高さ方向に形成される。電荷通過材料が、開口中に、第２のレベル内の電荷蓄積材料に沿って高さ方向に形成される。チャネル材料が、開口中に、電荷通過材料に沿って高さ方向に、また、第１のレベルに沿って高さ方向に形成される。第２のレベル内の第２の材料の少なくとも一部が導電性材料に置き換えられ、また、メモリ・セルの高さ方向に延びるストリングが開口の各々に形成される。メモリ・セルは、それぞれ、導電性材料を含む制御ゲート領域、電荷阻止領域、電荷蓄積材料、電荷通過材料およびチャネル材料を含む。
【００４８】
いくつかの実施形態では、メモリ・アレイを形成する方法は、交互する第１のレベルおよび第２のレベルの垂直方向のスタックを形成することを含む。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含み、また、開口が第１のレベルおよび第２のレベルを通って高さ方向に延びる。第２のレベルの第２の材料は、開口中の第２のレベル内に凹所を形成するために、第１のレベルの第１の材料に対して横方向に凹まされる。第３の材料の垂直方向に間隔を隔てた領域を開口中に形成するために、第３の材料が凹所中に形成される。化学的に結合された有機モノレイヤが、開口中の第１の材料に対して選択的に、開口中の第３の材料の上に形成される。絶縁性材料が、開口中に、開口中の第３の材料に結合された有機モノレイヤに対して選択的に、第１の材料に沿って高さ方向に形成される。絶縁性材料を形成することの後に、開口中の第３の材料に結合された有機モノレイヤが水素原子終端モノレイヤに置き換えられる。水素原子終端モノレイヤを開口中の第３の材料の上に形成することの後に、化学的に結合されたモノレイヤが、水素原子終端モノレイヤに対して選択的に、開口中の選択的成長絶縁性材料の上に形成される。電荷蓄積材料が、開口中に、開口中の選択的成長絶縁性材料に結合されたモノレイヤに対して選択的に、第３の材料の間隔を隔てた領域に沿って高さ方向に形成される。電荷通過材料が、開口中に、第２のレベル内の電荷蓄積材料に沿って高さ方向に形成される。チャネル材料が、開口中に、電荷通過材料に沿って高さ方向に、また、第１のレベルに沿って高さ方向に形成される。第２のレベル内の第２の材料の少なくとも一部が導電性材料に置き換えられ、また、メモリ・セルの高さ方向に延びるストリングが開口の各々に形成される。メモリ・セルは、それぞれ、導電性材料を含む制御ゲート領域、電荷阻止領域、電荷蓄積材料、電荷通過材料およびチャネル材料を含む。
【００４９】
いくつかの実施形態では、メモリ・セルの高さ方向に延びるストリングのアレイは、交互する絶縁性レベルおよびワード線レベルの垂直方向のスタックを含む。ワード線レベルは、制御ゲート領域に対応する末端を有する。個々のメモリ・セルの電荷蓄積材料は、ワード線レベルの制御ゲート領域の各々に沿って高さ方向に延び、また、絶縁性レベルに沿って高さ方向に延びない。個々のメモリ・セルの電荷阻止領域は、ワード線レベルの個々の制御ゲート領域に沿って高さ方向に延びる。チャネル材料はスタックに沿って高さ方向に延び、また、絶縁性電荷通過材料によって電荷蓄積材料から横方向に間隔を隔てている。メモリ・セルの高さ方向に延びるストリングの各々のすべての電荷蓄積材料は、メモリ・セルの個々の高さ方向に延びるストリングのすべての絶縁性電荷通過材料の横方向に外側である。
【００５０】
いくつかの実施形態では、メモリ・セルの高さ方向に延びるストリングのアレイは、交互する絶縁性レベルおよびワード線レベルの垂直方向のスタックを含む。絶縁体材料を含む絶縁性レベル。ワード線レベルは、制御ゲート領域に対応する末端を有する。個々のメモリ・セルの電荷蓄積材料は、ワード線レベルの制御ゲート領域の各々に沿って高さ方向に延び、また、絶縁性レベルに沿って高さ方向に延びない。個々のメモリ・セルの電荷阻止領域は、ワード線レベルの個々の制御ゲート領域に沿って高さ方向に延びる。チャネル材料はスタックに沿って高さ方向に延び、また、絶縁性電荷通過材料によって電荷蓄積材料から横方向に間隔を隔てている。メモリ・セルの高さ方向に延びるストリングの各々の電荷蓄積材料、および絶縁性レベルの絶縁体材料は、それぞれ、共面である垂直方向の断面において、平らな横方向に最も内側の表面を有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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