(57)【特許請求の範囲】
【請求項１】
強誘電体メモリセルの第１のデッキと強誘電体メモリセルの第２のデッキとを有する強誘電体メモリセルの３次元アレイと、
第１のデジット線に結合された第１の強誘電体メモリセルと、前記第１のデジット線とは異なる第２のデジット線に結合された第２の強誘電体メモリセルとに結合されたプレートノードと、
前記プレートノードに結合されたプレートドライバであって、前記プレートノードの電圧を調節するように動作可能である前記プレートドライバと、
を含み、
前記プレートノードは、強誘電体メモリセルの前記第１のデッキに結合された第１の部分と、強誘電体メモリセルの前記第２のデッキに結合された第２の部分とを含む、電子メモリ装置。
【請求項２】
前記プレートノードは、強誘電体メモリセルの前記第１のデッキと強誘電体メモリセルの前記第２のデッキとに結合される、請求項１に記載の電子メモリ装置。
【請求項３】
前記プレートノードは、前記３次元アレイ内において前記第１のデッキの強誘電体メモリセルの複数の行又は複数の列に、及び前記第２のデッキの強誘電体メモリセルの複数の行又は複数の列に結合されたシートを含む、請求項１に記載の電子メモリ装置。
【請求項４】
前記プレートドライバは、強誘電体メモリセルの前記３次元アレイのフットプリントの外側に位置付けられる、請求項１に記載の電子メモリ装置。
【請求項５】
前記プレートドライバに結合されたアクセス線を更に含み、該アクセス線は、前記プレートドライバから前記３次元アレイの前記フットプリントの少なくとも端まで伸長する、請求項４に記載の電子メモリ装置。
【請求項６】
前記プレートノードの前記第２の部分は、前記第１のデッキと前記第２のデッキとの間のビア構造体を通じて前記プレートノードの前記第１の部分に結合される、請求項１に記載の電子メモリ装置。
【請求項７】
前記第１のデッキの２つの強誘電体メモリセル及び前記第２のデッキの２つの強誘電体メモリセルと関連付けられたコネクタを更に含み、該コネクタは、前記関連付けられた強誘電体メモリセルを１つ以上のデジット線に結合するように構成される、請求項１に記載の電子メモリ装置。
【請求項８】
前記コネクタは、
前記第１のデッキの前記第１の強誘電体メモリセルを前記第１のデジット線に結合する第１の接続部と、
前記第１のデッキの前記第２の強誘電体メモリセルを前記第２のデジット線に結合する第２の接続部と
を更に含む、請求項７に記載の電子メモリ装置。
【請求項９】
前記コネクタは、前記プレートノードを前記関連付けられた強誘電体メモリセルに結合する接続部を含まない、請求項７に記載の電子メモリ装置。
【請求項１０】
前記第２のデッキの前記２つの強誘電体メモリセルは、前記コネクタから独立した別々のデジット線に結合される、請求項７に記載の電子メモリ装置。
【請求項１１】
センスコンポーネントと複数のデジット線とに結合された複数のスイッチングコンポーネントを更に含み、各スイッチングコンポーネントは、前記複数のデジット線の内の別々のデジット線に結合され、各スイッチングコンポーネントは、前記別々のデジット線を使用してアクセス動作が実施されることに少なくとも部分的に基づいて、前記別々のデジット線を前記センスコンポーネントに選択的に結合するように構成される、請求項１に記載の電子メモリ装置。
【請求項１２】
前記プレートノードと複数のデジット線とに結合された複数のシャントスイッチングコンポーネントを更に含み、各シャントスイッチングコンポーネントは、前記複数のデジット線の内の別々のデジット線に結合され、各シャントスイッチングコンポーネントは、前記別々のデジット線を使用してアクセス動作が実施されないことに少なくとも部分的に基づいて、前記別々のデジット線を前記プレートノードに選択的に結合するように構成される、請求項１に記載の電子メモリ装置。
【請求項１３】
前記複数のシャントスイッチングコンポーネントは前記３次元アレイの下方の基板の一部内にある、請求項１２に記載の電子メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
特許のための本出願は、本願の譲受人に与えられ、それらの各々が参照によりその全体が本明細書に明白に組み込まれる２０１７年５月１０日に出願の“Ｐｌａｔｅ  Ｎｏｄｅ
Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｏｐｅｒａｔｉｏｎｓ  ｆｏｒ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ”という名称のＶｉｍｅｒｃａｔｉによる米国仮特許出願番号６２／５０４，２９９の利益を主張する２０１８年５月２日に出願の“Ｐｌａｔｅ  Ｎｏｄｅ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｏｐｅｒａｔｉｏｎｓ  ｆｏｒ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ”という名称のＶｉｍｅｒｃａｔｉによる米国特許出願番号１５／９６９，３０２の優先権を主張する２０１８年５月９日に出願の“Ｐｌａｔｅ  Ｎｏｄｅ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｏｐｅｒａｔｉｏｎｓ  ｆｏｒ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ”という名称のＶｉｍｅｒｃａｔｉによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０３１７４５の優先権を主張する。
【０００２】
以下は、一般的に、メモリアレイのためのプレートノードの構成及び動作に関し、より具体的には、メモリアレイ内のプレートノードの構成に関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。
【０００４】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。
【０００５】
メモリデバイスの改善は、一般的に、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を含み得る。３次元アレイは、これらの問題に対処するのに好ましいことがあるが、プレート線の構成等の２次元アーキテクチャの機構を複製することにより利益が阻まれ得る。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイの一例を説明する。
【図２】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する回路の一例を説明する。
【図３】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するヒステリシス曲線の一例を説明する。
【図４Ａ】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイの第１の断面図の一例を説明する。
【図４Ｂ】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する図４Ａのメモリアレイの第２の断面図の一例を説明する。
【図４Ｃ】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するコネクタの一例を説明する。
【図５Ａ】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイの一例を説明する。
【図５Ｂ】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するコネクタの一例を説明する。
【図６】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイの例を説明する。
【図７】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するタイミング図の一例を説明する。
【図８】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する回路の一例を説明する。
【図９】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するデバイスのブロック図を示す。
【図１０】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するデバイスのブロック図を示す。
【図１１】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリコントローラを含むシステムのブロック図を説明する。
【図１２】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作のための方法を説明する。
【図１３】本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作のための方法を説明する。
【発明を実施するための形態】
【０００７】
メモリアレイにおいて、該アレイ内の複数のデジット線と関連付けられたメモリセルには単一のプレートノードが結合され得る。アレイ内のプレートノードの数量は、したがって、代替的なアーキテクチャと比較して削減され得る。幾つかの例では、単一のプレートは、メモリアレイの複数のデッキ（deck）と関連付けられたメモリセルに結合され得る。２次元アーキテクチャとは異なり、例えば、アレイの複数のデッキは、共通のプレートノードを使用してアクセスされ得る。
【０００８】
例として、幾つかのメモリアレイでは、メモリセルの複数のデッキは、基板の上方に位置付けられ得る。基板は、例えば、デコーダ、アンプ、ドライバ等を含む、メモリアレイを動作するのに使用される様々な支持コンポーネントを含み得る。メモリセルの上部デッキがメモリセルの下部デッキの上に積み重ねられる場合、上部デッキのコンポーネントのためのコンタクトは、メモリセルの下部デッキのコンポーネントのために使用され得る空間を貫通し得る。そのようなものだとして、メモリアレイ内の空間は、プレート線及びその他のコンポーネントを基板に結合するコネクタ又はソケットに割り当てられる。
【０００９】
メモリアレイの単一のプレートノードは、メモリセル内のメモリセルの複数の線に結合され得る。幾つかの例では、単一のプレートノードは、同じ区域、同じタイル、同じデッキ内のメモリセル、又は複数のデッキ内のメモリセルに共通し得る。こうした例では、単一のプレートノードは、複数のプレートノードの機能を実施し得る。単一のプレートノードを基板に結合するためのコンタクトの数は、複数のプレートノードを基板に結合するた
めのコンタクトの数よりも少なくてもよい。単一のプレートノードを有するメモリアレイ内のコネクタ又はソケットは、複数のプレートノードを有するコネクタ又はソケットのサイズよりも小さいサイズを画定し得る。幾つかの例では、メモリアレイの単一のプレートノードは、メモリセルの複数のデッキ内のメモリセルの複数の線に結合され得る。
【００１０】
上で紹介した開示の機構は、図１〜図１３の観点で以下で更に説明される。開示の機構は、メモリアレイのためのプレートの構成及び動作に関連する装置図、システム図、及びフローチャートによって説明され、それらを参照しながら説明される。
【００１１】
図１は、本開示の様々な実施形態に従った例示的なメモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷をコンデンサ内に蓄積し得、例えば、充電及び非充電のコンデンサは、２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、絶縁体として線形又は常誘電性の電気分極特性を有する誘電体材料を含み得る。一方、強誘電体メモリセルは、絶縁材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。強誘電体材料は非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は以下で論じられる。
【００１２】
メモリアレイ１００は、２次元（２Ｄ）メモリアレイが互いに重ねられて形成される３次元（３Ｄ）メモリアレイであり得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に形成され得るメモリセルの数を増加させ得、続いて、メモリアレイの生産コストを削減し得、若しくはメモリアレイの性能を増加させ得、又はそれら両方であり得る。図１に描写した例に従えば、メモリアレイ１００は、メモリセル１０５の２つのレベルを含み、それ故、３次元メモリアレイとみなされ得るが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５が各レベルに渡って相互にほぼ整列され得、メモリセルスタック１４５を形成するように、整列され得、又は位置付けられ得る。
【００１３】
メモリセル１０５の各行はアクセス線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。アクセス線１１０及びビット線１１５は、アレイを創出するために、相互に実質的に直角であり得る。また、メモリセル１０５の各行は、プレート線（図示せず）に結合され得る。本明細書で使用されるとき、用語のプレートノード、プレート線、又は単なるプレートは、相互に置き換え可能に使用され得る。図１に示すように、メモリセルスタック１４５内の各メモリセル１０５は、ビット線１１５等の別個の導電線に結合され得る。他の例（図示せず）では、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、上部のメモリセル１０５の底部電極、及び下部のメモリセル１０５の最上部電極と電子通信し得る。その他の構成が可能であり得、例えば、第３のデッキは、アクセス線１１０を下部のデッキと共有し得る。一般的に、１つのメモリセル１０５は、アクセス線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電したアクセス線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、アクセス線１１０及びビット線１１５は、それらの交点におけるメモリセル１０５を読み出す又は書き込むために通電され得る。同じアクセス線１１０又はビット線１１５と電子通信する（例えば、接続される）その他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。
【００１４】
上で論じたように、メモリセル１０５とアクセス線１１０又はビット線１１５とに電極が結合され得る。用語の電極は、導電体を指し得、幾つかの場合、メモリセル１０５への電気的コンタクトとして用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
【００１５】
読み出し及び書き込み等の動作は、アクセス線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０としても周知であり得、ビット線１１５はデジット線１１５としても周知であり得る。幾つかの例では、用語のアクセス線はワード線、ビット線、デジット線、又はプレート線を指し得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）等）、金属合金、炭素、導電的ドープ半導体等の導電性材料、又はその他の導電性材料、合金、若しくは化合物等で作られてもよい。
【００１６】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は該トランジスタのゲートに接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。メモリセル１０５を選択すると、もたらされる信号は、蓄積された論理状態を判定するために使用され得る。
【００１７】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、複数のワード線１１０と、複数のデジット線１１５とを含み得る。したがって、ワード線１１０及びデジット線１１５を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。以下でより詳細に説明するように、メモリセルの複数の線（例えば、行又は列）に単一のプレートを結合することによって、メモリセルへのアクセス動作は修正され得る。例えば、アイドル期間中、メモリセルのプレート線及びデジット線は、非ゼロの電圧で維持され得る。別の例では、アクセス動作中、非選択のメモリセルに結合されたデジット線は、望まない過渡電圧を軽減するために、プレート線に選択的に結合され得る。
【００１８】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサを放電することは、強誘電体コンデンサに対してバイアスすること又は電圧を印加することからもたらされ得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。強誘電体メモリセルに対する例示的なアクセス動作は、図２及び図３を参照しながら以下で説明される。
【００１９】
センスコンポーネント１２５は、ラッチと称され得る、信号中の差を検出及び増幅する
ために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０若しくは行デコーダ１２０に接続され得、又は列デコーダ１３０若しくは行デコーダ１２０と電子通信し得る。以下でより詳細に説明するように、望まない過渡電圧を軽減するために、非選択のメモリセルはプレートにシャントされ得る。
【００２０】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行内の全てのメモリセルの放電をもたらし得、したがって、行内の幾つか又は全てのメモリセル１０５は再書き込みされる必要があり得る。しかしながら、強誘電体を用いるアレイ等の不揮発性メモリでは、メモリセル１０５へのアクセスは、論理状態を破壊しないことがあり、したがって、メモリセル１０５は、アクセス後に再書き込みすることを必要としなくてもよい。幾つかの例では、メモリセルの複数のレベルは、同じプレートに結合され得る。こうしたプレートの構成は、上位レベルのメモリセルを基板に接続するために使用される、より少量の面積をもたらし得る。
【００２１】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高いことがあり、例えば、ＤＲＡＭアレイに対しては毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存する携帯デバイスのためのメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。以下で論じるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善された性能をもたらし得る有益な特性を有し得る。
【００２２】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電等）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。例えば、それは、１つ以上のメモリセル１０５にアクセスした後に、ワード線１１０又はデジット線１１５に放電電圧を印加し得る。一般的に、本明細書で論じられる印加電圧又は電流の振幅、形状、又は存続期間は、調節又は変更され得、メモリアレイ１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
【００２３】
図２は、本開示の様々な実施形態に従った例示的回路２００を説明する。回路２００は、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、デジット線１
１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と、第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に位置付けられた強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の方向付けは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、選択コンポーネント２２０及びリファレンス線２２５をも含む。セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。幾つかの場合、幾つかのメモリセル１０５−ａは、アクセス線（例えば、デジット線、ワード線、プレート線）を他のメモリセルと共有し得る。例えば、デジット線１１５−ａは、同じ列内のメモリセル１０５−ａと共有され得、ワード線１１０−ａは、同じ行内のメモリセル１０５−ａと共有され得、プレート線２１０は、同じ区域、タイル、デッキ、又は複数のデッキ内のメモリセル１０５−ａと共有され得る。上で説明したように、コンデンサ２０５を充電又は放電することによって、様々な状態が蓄積され得る。多くの例では、メモリセルの上部レベルのデジット線１１５−ａ又はプレート線２１０を、メモリセルのアレイの下方に位置付けられた基板に結合するために、コネクタ又はソケットが使用され得る。コネクタ又はソケットのサイズは、メモリアレイ内のプレート線の構成に基づいて修正され得る。
【００２４】
コンデンサ２０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５はデジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０を活性化することは、メモリセル１０５−ａを選択することを指し得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。以下でより詳細に説明するように、アクセス動作（例えば、読み出し動作又は書き込み動作）は、メモリアレイのプレートの構成に基づいて修正され得る。
【００２５】
他の例では、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、選択コンポーネント２２０とコンデンサ２０５との位置は交換され得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
【００２６】
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、仮想接地され、プレート線２１０及びワード線１１０−ａをバイアスする前に仮想接地からその後絶縁され、それは、“フローティング”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧  −  デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積
電荷に変化を生み出し得、蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得る。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、“移動するセルプレート”と称され得る。以下でより詳細に説明するように、アクセス動作（例えば、読み出し動作又は書き込み動作）は、メモリアレイのプレートの構成に基づいて修正され得る。
【００２７】
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａを通じて電荷が流れると、ある有限の電荷がデジット線１１５−ａ内に蓄積され得、もたらされる電圧は、固有の静電容量に依存し得る。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは多数のメモリセル１０５と接続し得るので、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａのもたらされる電圧は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。
【００２８】
センスコンポーネント１２５−ａは、ラッチと称され得る、信号中の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａと、リファレンス電圧であり得るリファレンス線２２５との電圧を受信及び比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線１１５−ａを供給電圧に付加的に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ内の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。
【００２９】
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち、正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを仮想接地し、又はデジット線１１５−ａに負の電圧を印加する。論理１を書き込むために反対のプロセスが実施され、セルプレート２３０は低くされ、セル底部２１５は高くされる。
【００３０】
図３は、本開示の様々な実施形態に従って動作する強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを用いた非線形電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的な強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、電圧
差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを描写する。
【００３１】
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。
【００３２】
ヒステリシス曲線３００−ａ及び３００−ｂは、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００−ａ及び３００−ｂ中の電圧は、コンデンサに渡る電圧差を表し、方向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００−ａ及び３００−ｂに示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００３３】
ヒステリシス曲線３００−ａに描写するように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。
【００３４】
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロの電圧において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロの電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
【００３５】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。図２を参
照しながら論じたように、コンデンサに渡って電圧３３５が印加され得る。その他の場合、セルプレートに固定電圧が印加されてもよく、正の電圧として描写されているが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に蓄積された場合、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００３６】
幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントにおいて測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの最初の状態に依存し得る。
【００３７】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、すなわち、（電圧３３５  −  電圧３５０）又は（電圧３３５  −  電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５  −  電圧３５０）及び（電圧３３５  −  電圧３５５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理０又は１）が判定され得る。
【００３８】
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、読み出し動作中、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５を除去した後、電荷状態は、反対方向に経路３４０に従うことによって最初の電荷状態３０５−ｂに戻り得る。
【００３９】
強誘電体メモリアレイの幾つかの例では、プレート線は、メモリセルの複数の線に結合され得る。こうした構成では、ダイ面積はより効果的に使用され得、追加のメモリセルに割り当てられ得る。プレート線の構成の様々な例が本明細書で説明され、それらの構成と関連付けられるアクセス動作も本明細書で説明される。
【００４０】
図４Ａは、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイ４００の第１の断面図の一例を説明する。図１を参照しながら説明したメモリアレイ１００の例では、メモリアレイ４００の断面図は、図１に示した線４Ａ−４Ａに沿って取られ得る。そのようなものだとして、メモリアレイ４００のデジット線及びプレート線は、ページ中に伸長し、又はページ外に伸長する。
【００４１】
メモリアレイ４００は、基板４０５、メモリセル４２０の第１のデッキ４１０、及びメモリセル４２０の第２のデッキ４１５を含み得る。第２のデッキ４１５は、基板４０５と第１のデッキ４１０との間に位置付けられ得る。メモリアレイ４００は、図１を参照しな
がら説明したメモリアレイ１００の一例であり得る。第１のデッキ４１０及び第２のデッキ４１５は、図１を参照しながら説明したメモリセルのレベルの例示であり得る。
【００４２】
各デッキ４１０、４１５は、複数のメモリセル４２０、デジット線４２５、プレート線４３０、並びに図示しないその他のコンポーネント及びアクセス線を含み得る。メモリセル４２０は、コンデンサ（図示せず）及び選択コンポーネント（図示せず）を含み得る。幾つかの例では、デジット線４２５及びプレート線４３０に直角にワード線（図示せず）が伸長し得る。幾つかの例では、アレイのアーキテクチャに依存して、メモリセル４２０とデジット線４２５との間、又はメモリセル４２０とプレート線４３０との間の何れかに配置された選択コンポーネントにワード線は接続され得る。メモリセル４２０は、図１及び図２を参照しながら説明したメモリセル１０５の例示であり得る。幾つかの例では、メモリセル４２０は強誘電体メモリセルである。他の例では、メモリセル４２０は誘電性メモリセルであり得る。各デッキ４１０、４１５は、説明の目的のみのために、４つのメモリセルを有するものとして示されている。デッキは、任意の数のメモリセル及びアクセス線を含み得る。
【００４３】
各メモリセル４２０は、デジット線４２５及びプレート線４３０に結合される。各デジット線４２５は複数のメモリセル４２０に結合され得る。各プレート線４３０は複数のメモリセル４２０に結合され得る。例えば、デジット線４２５−ａ及びプレート線４３０−ａは、ページの平面の外側に伸長し得、メモリセル４２０−ａに隣接する追加のメモリセルに結合し得る。デジット線４２５は、図１及び図２を参照しながら説明したデジット線１１５の一例であり得る。プレート線４３０は、図２を参照しながら説明したプレート線２１０の一例であり得る。
【００４４】
基板４０５は、メモリセル４２０のデッキ４１０、４１５、並びにアクセス線（例えば、デジット線４２５及び／又はプレート線４３０）の下方に位置付けられ得る。基板４０５は、メモリセル４２０の動作を支持するためのコンポーネントを含み得る。例えば、基板４０５は、デコーダ、アンプ、ドライバ等を含み得る。メモリコントローラ１４０は、メモリセル４２０上の動作を実施するために、基板４０５の様々なコンポーネントに結合され得る。セルの複数のデッキを含むメモリアレイ４００では、コネクタは、ある一定のコンポーネントに到達するために、メモリセル、アクセス線、又はデッキの介在層を通過しなければならない。
【００４５】
図４Ｂは、本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する図４Ａのメモリアレイ４００−ａの第２の断面図の一例を説明する。図４Ｂのメモリアレイ４００−ａは、異なる視点で説明されるとはいえ、メモリアレイ４００の一例であり得る。図１を参照しながら説明したメモリアレイ１００の例では、メモリアレイ４００の断面図は、図１に示した線４Ｂ−４Ｂに沿って取られ得る。そのようなものだとして、メモリアレイ４００のデジット線及びプレート線は、ページを越えて水平に伸長する。幾つかの例では、ワード線（図示せず）は、ページの平面から外側に伸長し得、各メモリセルの個別の選択コンポーネント（図示せず）に結合し得る。
【００４６】
メモリアレイ４００−ａは、基板４０５、第１のデッキ４１０の一部、及び第２のデッキ４１５の一部を含む。具体的には、メモリアレイ４００−ａは、第１のデッキ４１０からのメモリセル４２０−ａと、第２のデッキ４１５からのメモリセル４２０−ｅと、それらに関連付けられたデジット線４２５及びプレート線４３０とを描写する。デジット線４２５−ａ、４２５−ｅは２つのメモリセル（４２０−ａ−１、４２０−ａ−２及び４２０−ｅ−１、４２０−ｅ−２）に結合されるものとして説明されているが、デジット線４２５及びプレート線４３０は、任意の数のメモリセル４２０に結合され得る。説明の目的のみのために、２つのメモリセル４２０が提供されている。
【００４７】
コンタクト４５０は、デジット線４２５−ｅを基板４０５に結合し得る。コンタクト４５０は、デジット線４２５−ｅと基板４０５内に位置付けられた支持コンポーネント（例えば、デコーダ、アンプ、ドライバ等）との間の電子通信を提供するように構成され得る。幾つかの例では、コンタクト４５０はビアの一例であり得る。コンタクト４５０は、メモリアレイ４００−ａのその他のコンポーネント（例えば、デジット線４２５−ａ、プレート線４３０−ａ、又はプレート線４３０−ｅ）を途絶又は妨害することなく、メモリアレイ４００−ａ内に位置付けられ得る。
【００４８】
コンタクト４５５は、プレート線４３０−ｅを基板４０５に結合し得る。コンタクト４５５は、プレート線４３０−ｅと基板４０５内に位置付けられた支持コンポーネント（例えば、デコーダ、アンプ、ドライバ等）との間の電子通信を提供するように構成され得る。幾つかの例では、コンタクト４５５はビアの一例であり得る。幾つかの例では、コンタクト４５５はデジット線４２５−ｅを貫通し得る。幾つかの例では、コンタクト４５５が基板４０５をプレート線４３０−ｅに結合するのを可能にするために、デジット線４２５−ｅは終端され得る。幾つかの例では、コンタクト４５５が貫通するのを可能にするために、メモリセル４２０−ｅのパターンは中断又は中止され得る。
【００４９】
コンタクト４６０は、デジット線４２５−ａを基板４０５に結合し得る。コンタクト４６０は、デジット線４２５−ａと基板４０５内に位置付けられた支持コンポーネント（例えば、デコーダ、アンプ、ドライバ等）との間の電子通信を提供するように構成され得る。幾つかの例では、コンタクト４６０はビアの一例であり得る。コンタクト４５５と同様に、幾つかの例では、コンタクト４６０は、基板４０５に到達するためにその他のコンポーネントを貫通し得る。幾つかの例では、コンタクト４６０が貫通するのを可能するために、プレート線４３０−ｅ、メモリセル４２０−ｅのパターン、デジット線４２５−ｅ、又はそれらの組み合わせは終端、中断、及び／又は中止され得る。
【００５０】
コンタクト４６５は、プレート線４３０−ａを基板４０５に結合し得る。コンタクト４６５は、プレート線４３０−ａと基板４０５内に位置付けられた支持コンポーネント（例えば、デコーダ、アンプ、ドライバ等）との間の電子通信を提供するように構成され得る。幾つかの例では、コンタクト４６５はビアの一例であり得る。コンタクト４５５、４６０と同様に、幾つかの例では、コンタクト４６５は、基板４０５に到達するためにその他のコンポーネントを貫通し得る。幾つかの例では、コンタクト４６５が貫通するのを可能するために、メモリセル４２０−ａのパターン、デジット線４２５−ａ、プレート線４３０−ｅ、メモリセル４２０−ｅのパターン、デジット線４２５−ｅ、又はそれらの組み合わせは終端、中断、及び／又は中止され得る。幾つかの実例では、基板４０５内に位置付けられた支持コンポーネントと個別のデジット線４２５及び／又はプレート線４３０との間の電子通信を提供するように、その他の導電経路（図示せず）は構成され得る。例えば
、これらのその他の導電経路は、上位レベルの金属接続部へのコンタクト又はビアと、シリコン基板へのコンタクト又はビアとを含み得る（例えば、最上部のデッキ／レベルが、下方に位置付けられた層のフットプリントを越えて外側に伸長するよりもむしろ、下方に位置付けられた層のフットプリントの内側にあることを確保するために、デジット線４２５及び／又はプレート線４３０は、互い違いにされ得る）。
【００５１】
コンタクト４５５、４６０、４６５は、コネクタ４７０を形成するために基板４０５と協働し得る。幾つかの例では、コネクタ４７０は、ソケット又は基板コネクタと称され得る。メモリセルのアレイに対する途絶を削減するために、コンタクト４５５、４６０、４６５はグループ内に設置され得る。こうしたグループ化は、上部のコンポーネント及びアクセス線を下部のコンポーネント及びアクセス線に接続するために使用されるメモリアレイの面積を削減し得る。幾つかの例では、コネクタ４７０は、これらのグループの内の１
つを指し得る。幾つかの例では、コネクタ４７０は、高い層又はデッキからのコンタクトを受け取るように構成された基板４０５の一部４７５を指し得る。幾つかの例では、コネクタ４７０は、コンタクト４５５、４６０、４６５、その他のコンタクト、基板４０５の一部４７５、又はそれらの組み合わせを含み得る。メモリアレイ４００は、メモリアレイ４００内のメモリセルの線の数に少なくとも部分的に基づいて、複数のコネクタ４７０を含み得る。
【００５２】
図４Ｃは、本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する回路４８０の一例を説明する。回路４８０は、メモリアレイ４００内に使用され得るコネクタ４８５の一例を含む。コネクタ４８５は、コンポーネントの２つのセルスタックを基板４０５に結合するように構成され得る。例えば、コネクタ４８５は、メモリセル４２０−ａ、メモリセル４２０−ｂ、メモリセル４２０−ｅ、及びメモリセル４２０−ｆと関連付けられたアクセス線を基板４０５に結合し得る。本明細書で使用されるとき、アクセス線は、デジット線、ワード線、又はプレート線を指し得る。回路４８０は、メモリアレイ４００の簡易な回路図を説明する。コネクタ４８５は、図４Ｂを参照しながら説明したコネクタ４７０の一例であり得る。
【００５３】
コネクタ４８５は、プレート線４３０−ａに対するコンタクト、デジット線４２５−ａ、プレート線４３０−ｅに対するコンタクト、プレート線４３０−ｂに対するコンタクト、デジット線４２５−ｂに対するコンタクト、プレート線４３０−ｆに対するコンタクト、又はそれらの組み合わせを含み得る。コネクタ４８５は、基板４０５の一部４９０をも含み得る。コネクタ４８５は、サイズ４９５を画定し得る。サイズ４９５は、高位層のデッキのコンポーネント及びアクセス線を基板４０５に結合するために使用されるメモリアレイ４００の面積の量を指し示し得る。幾つかの例では、サイズ４９５は、第１の軸に沿った１次元の寸法であり得る。幾つかの例では、サイズ４９５は２次元の面積であり得る。幾つかの例では、サイズ４９５は３次元の体積であり得る。メモリアレイ４００は、メモリアレイ４００内のメモリセルの線の数に少なくとも部分的に基づいて、複数のコネクタ４８５を含み得る。
【００５４】
図５Ａは、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイ５００の一例を説明する。図１を参照しながら説明したメモリアレイ１００の例では、メモリアレイ５００の断面図は、図１に示した線４Ａ−４Ａに沿って取られ得る。そのようなものだとして、メモリアレイ５００のデジット線及びプレート線は、ページ中に伸長し、又はページ外に伸長する。
【００５５】
メモリアレイ５００は、図４Ａ〜図４Ｃを参照しながら説明したメモリアレイ４００の一例であり得る。そのようなものだとして、メモリアレイ５００のコンポーネントの内の少なくとも幾つかの完全な説明は、ここでは繰り返さない。メモリアレイ５００は、基板５０５、メモリセル５２０の第１のデッキ５１０、及びメモリセル５２０の第２のデッキ５１５を含み得る。メモリセル５２０は、デジット線５２５及びプレート５３０、５３５に結合され得る。基板５０５は、図４Ａ〜図４Ｃを参照しながら説明した基板４０５の一例であり得る。メモリセル５２０のデッキ５１０、５１５は、図４Ａ〜図４Ｂを参照しながら説明したデッキ４１０、４１５の例示であり得る。メモリセル５２０は、図１、図２、図４Ａ、及び図４Ｂを参照しながら説明したメモリセル１０５及びメモリセル４２０の例示であり得る。デジット線５２５は、図１、図２、図４Ａ、及び図４Ｂを参照しながら説明したデジット線１１５及びデジット線４２５の例示であり得る。
【００５６】
メモリアレイ５００は、第１のデッキ５１０と関連付けられた第１のプレート線５３０を含み得る。第１のプレート線５３０は、メモリセル（例えば、メモリセル５２０−ａ、５２０−ｂ、５２０−ｃ、５２０−ｄ）の複数の線に結合し得る。図４Ａ及び図４Ｂに示
したように、単一のプレート線４３０−ａがメモリセル４２０−ａの単一の線に結合される。幾つかの例では、単一のプレート線４３０−ａは、単一のデジット線４２５−ａと関連付けられ、デジット線４２５−ａに結合されたメモリセル４２０−ａは、プレート線４３０−ａにも結合される。
【００５７】
第１のプレート線５３０は、メモリセル５２０の複数の線をバイアスするように構成され得る。そのようなものだとして、第１のプレート線５３０は、複数のデジット線（例えば、デジット線５２５−ａ、５２５−ｂ、５２５−ｃ、５２５−ｄ）と関連付けられ得る。事実上、第１のプレート線５３０のデジット線５２５への１対多のマッピングがあり得る。一方、メモリアレイ４００は、個々のデジット線４２５につき、個々のプレート線４３０を含む。事実上、プレート線４３０のデジット線４２５への１対１のマッピング。幾つかの例では、第１のプレート線５３０（及び第２のプレート線５３５）は、メモリセル５２０の複数の行又は列に結合された材料のシートとして形成され得る。プレート線５３０、５３５は、様々な方法を使用して、導電性又は金属製の材料から形成され得る。プレート線５３０、５３５は、堆積及びパターニング（例えば、導電性／金属製材料又は化合物のエッチング）によって形成され得る。
【００５８】
メモリアレイ５００は、第２のデッキ５１５と関連付けられた第２のプレート線５３５を含み得る。第２のプレート線５３５は、メモリセル（例えば、メモリセル５２０−ｅ、５２０−ｆ、５２０−ｇ、５２０−ｈ）の複数の線に結合し得る。第２のプレート線５３５は、メモリセル５２０の複数の線をバイアスするように構成され得る。第２のプレート線５３５は、複数のデジット線（例えば、デジット線５２５−ｅ、５２５−ｆ、５２５−ｇ、５２５−ｈ）と関連付けられ得る。事実上、第２のプレート線５３５のデジット線５２５への１対多のマッピングがある。一方、メモリアレイ４００は、個々のデジット線４２５につき、個々のプレート線４３０を含む。事実上、プレート線４３０のデジット線４２５への１対１。
【００５９】
第１のプレート線５３０及び第２のプレート線５３５の構成は、プレート線と基板５０５との間のコンタクトの数を削減し得る。例えば、個々のプレート線（例えば、プレート線４３０−ａ）毎にコンタクトが位置付けられ又は形成される代わりに、単一のコンタクトが第１のプレート線５３０を基板５０５に結合し得る。また、単一のコンタクトは、第２のプレート線５３５を基板５０５に結合し得る。プレートドライバは、メモリアレイ５００内の全てのプレート線５３０、５３５に結合され得る。プレートドライバは、基板５０５及び該コンタクトを通じてプレート線５３０、５３５に結合され得る。メモリアレイ５００のアーキテクチャは、メモリアレイ５００内のプレートドライバの数を削減し得る。幾つかの例では、プレートドライバは、強誘電体メモリセルの３次元アレイのフットプリントの外側に位置付けられ得る。付加的又は代替的に、アクセス線は、プレートドライバに結合され得、プレートドライバから３次元アレイのフットプリントの端まで伸長し得る。幾つかの例では、第１のプレート線５３０及び第２のプレート線５３５の構成は、デッキ５１０、５１５のプレート線を基板に接続するために取られるダイ面積の量を削減し得る。
【００６０】
幾つかの場合、プレート線（又はプレートノード）は、異なるデジット線５２５に結合されたメモリセル５２０に結合され得る。例えば、プレート線５３０は、メモリセル５２０−ａ及びメモリセル５２０−ｂに結合され得、メモリセル５２０−ａは、メモリセル５２０−ｂに結合されたデジット線５２５−ｂとは異なるデジット線５２５−ａに結合される。幾つかの例では、プレート線（又はプレートノード）は、メモリアレイ５００の区域のメモリセルに結合され得る。幾つかの例では、プレート線（又はプレートノード）は、メモリアレイ５００のタイルのメモリセルに結合され得る。幾つかの例では、プレート線（又はプレートノード）は、メモリアレイ５００のデッキのメモリセルに結合され得る（
例えば、プレート線５３０、５３５）。
【００６１】
図５Ｂは、本開示の実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する回路５５０の一例を説明する。回路５５０は、プレート線５３０、５３５の構成に基づいて、コネクタ５５５のサイズが（コネクタ４８５と比較して）どのように削減され得るかを説明する。コネクタ５５５は、コンポーネントの２つのセルスタックを基板５０５に結合するように構成され得る。例えば、コネクタ５５５は、第１のデッキ５１０と関連付けられた複数のデジット線５２５を基板５０５に結合し得る。
【００６２】
コネクタ５５５は、プレート線のコンタクトを含まなくてもよい。言ってみれば、コネクタ５５５は、プレート線５３０、５３５を基板５０５に結合するコンタクト（又はビア）を何ら含まなくてもよい。コネクタ５５５は、プレート線のコンタクトを何ら含まなくてもよいので、コネクタ５５５のサイズ５６５は、コネクタ４８５のサイズ４９５よりも小さくてもよい。
【００６３】
コネクタ５５５は、デジット線５２５−ａに対するコンタクトと、デジット線５２５−ｂに対するコンタクトとを含み得る。コネクタ５５５は、基板５０５の一部５６０をも含み得る。サイズ５６５は、高位の層又はデッキのコンポーネント及びアクセス線を基板５０５に結合するために使用されるメモリアレイ５００の面積の量を指し示し得る。幾つかの例では、サイズ５６５は、第１の軸に沿った１次元の寸法であり得る。幾つかの例では、サイズ５６５は、２次元の面積であり得る。幾つかの例では、サイズ５６５は、３次元の体積であり得る。幾つかの例では、コネクタ５５５は、図４Ｂ及び図４Ｃを参照しながら説明したコネクタ４７０又はコネクタ４８５の一例であり得る。メモリアレイ５００は、メモリアレイ５００内のメモリセルの線の数に少なくとも部分的に基づいて、複数のコネクタ５５５を含み得る。
【００６４】
コネクタ５５５内のコンタクトの数を削減することによって、コネクタ５５５が占めるダイ面積は削減され得る。幾つかの例では、このことは、追加のメモリセル又はその他のコンポーネントが占める追加のダイ面積を提供し得る。
【００６５】
プレート線５３０、５３５は、コネクタ５５５とは異なる別の位置において基板に結合され得る。幾つかの例では、コンタクト（図示せず）は、第１のプレート線５３０を基板５０５に結合し得る。該コンタクトは、第１のプレート線５３０から、メモリセルのアレイのフットプリントの端を越えて伸長し得、該フットプリントの外側の基板５０５に結合し得る。幾つかの例では、コンタクトは、メモリセルのアレイのフットプリント内ではあるが、コネクタ５５５とは異なる位置に位置付けられ得る。幾つかの例では、第１のプレート線５３０と基板５０５との間のコンタクトは、メモリアレイ５００のコネクタ５５５の内の１つの内に位置付けられ得る。そのようなものだとして、第１のプレート線５３０と基板５０５との間のコンタクトを含むコネクタ５５５は、サイズ５６５よりも大きいサイズを画定し得る。コンタクト（図示せず）は、第２のプレート線５３５を基板５０５に結合し得る。こうしたコンタクトは、第１のプレート線５３０に対するコンタクトとして同様に具体化され得、第２のプレート線５３５に対するコンタクトの機構の完全な説明は、ここでは繰り返さない。幾つかの例では、プレートドライバは、強誘電体メモリセルの３次元アレイのフットプリントの外側に位置付けられ得る。付加的又は代替的に、アクセス線は、プレートドライバに結合され得、プレートドライバから、３次元アレイのフットプリントの少なくとも端まで伸長し得る。幾つかの例では、プレートドライバは、メモリセルのアレイのフットプリント内に位置付けられ得る。
【００６６】
図６は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイ６００、６４０、６７０の例示を説明する。メモリアレ
イ６００は、メモリアレイ６００の第１のデッキ６１０及び第２のデッキ６１５の両方と関連付けられた単一のプレート線６３０を含む。
【００６７】
第１のデッキ６１０に対するプレート線と、第２のデッキ６１５に対するプレート線とは、コンタクト６３５によって相互に結合され得る。幾つかの例では、コンタクト６３５は、１つの連続的なプレート線６３０の一部であり得る。幾つかの例では、コンタクト６３５は、２つの別個のプレート線の間に伸長するビアの一例であり得る。幾つかの例では、コンタクト６３５は、２つの別個のプレート線の間に伸長するシャント線の一例であり得る。
【００６８】
コンタクト（図示せず）は、プレート線６３０を基板６０５に結合し得る。該コンタクトは、図５Ｂを参照しながら説明した第１のプレート線５３０及び第２のプレート線５３５に対するコンタクトの一例であり得る。そのようなものだとして、コンタクトの完全な説明はここでは繰り返さない。
【００６９】
メモリアレイ６００は、デジット線６２５に対するコネクタ（図示せず）を含み得る。該コネクタは、デジット線、メモリセル、及びプレート線等のその他のコンポーネントがさもなければ占め得るレベルを貫通するコンタクトを含み得る。
【００７０】
メモリアレイ６００は、図４〜図５を参照しながら説明したメモリアレイ４００及び／又は５００の一例であり得る。そのようなものだとして、メモリアレイ６００のコンポーネントの内の少なくとも幾つかの完全な説明はここでは繰り返さない。メモリアレイ６００は、基板６０５、メモリセル６２０の第１のデッキ６１０、及びメモリセル６２０の第２のデッキ６１５を含み得る。メモリセル６２０は、デジット線６２５に、及びプレート線６３０に結合され得る。基板６０５は、図４〜図５を参照しながら説明した基板４０５及び／又は５０５の一例であり得る。メモリセル６２０のデッキ６１０、６１５は、図４〜図５を参照しながら説明したデッキ４１０、４１５、５１０、５１５の例示であり得る。メモリセル６２０は、図１、図２、及び図４〜図５を参照しながら説明したメモリセル１０５、４２０、５２０の例示であり得る。デジット線６２５は、図１、図２、及び図４〜図５を参照しながら説明したデジット線１１５、４２５、５２５の例示であり得る。
【００７１】
メモリアレイ６４０は、メモリアレイのための構成の一例を説明する。メモリアレイ６４０は、メモリセル６５５の第１のデッキ６４５と第２のデッキ６５０との間に位置付けられた単一の共有のプレート線６６５を含み得る。コンタクト（図示せず）は、プレート線６３０を基板（図示せず）に結合し得る。該コンタクトは、図５〜図６を参照しながら説明したプレート線５３０、５３５、５３０、６３０に対するコンタクトの一例であり得る。そのようなものだとして、該コンタクトの完全な説明はここでは繰り返さない。メモリアレイ６４０は、デジット線６６０に対するコネクタ（図示せず）を含み得る。該コネクタは、デジット線、メモリセル、及びプレート線等のその他のコンポーネントがさもなければ占め得るレベルを貫通するコンタクトを含み得る。
【００７２】
メモリアレイ６４０は、図４〜図６を参照しながら説明したメモリアレイ４００、５００、及び／又は６００の一例であり得る。メモリアレイ６４０は、基板（図示せず）、メモリセル６５５の第１のデッキ６４５、及びメモリセル６５５の第２のデッキ６５０を含み得る。メモリセル６５５は、デジット線６６０に、及びプレート線６６５に結合され得る。基板は、図４〜図６を参照しながら説明した基板４０５、５０５、及び／又は６０５の一例であり得る。メモリセル６５５のデッキ６４５、６５０は、図４〜図６を参照しながら説明したデッキ４１０、４１５、５１０、５１５、６１０、６１５の例示であり得る。メモリセル６５５は、図１、図２、及び図４〜図６を参照しながら説明したメモリセル１０５、４２０、５２０、６２０の例示であり得る。デジット線６６０は、図１、図２、
及び図４〜図６を参照しながら説明したデジット線１１５、４２５、５２５、及び／又は６２５の例示であり得る。
【００７３】
メモリアレイ６７０は、メモリアレイのための構成の一例を説明する。メモリアレイ６７０は、メモリセル６８５の第１のデッキ６７５と第２のデッキ６８０との間に位置付けられた単一の共有のデジット線６９０を含み得る。コンタクト（図示せず）は、プレート線６９５−ａを基板（図示せず）に結合し得る。幾つかの例では、プレート線６９５−ａは、両デッキ６７５、６８０と関連付けられた単一のプレートを形成するために、プレート線６９５−ｂに結合される。コンタクトは、図５〜図６を参照しながら説明したプレート線５３０、５３５、５３０、６３０、６６５に対するコンタクトの一例であり得る。そのようなものだとして、コンタクトの完全な説明はここでは繰り返さない。メモリアレイ６７０は、デジット線６９０に対するコネクタ（図示せず）を含み得る。コネクタは、デジット線、メモリセル、及びプレート線等のその他のコンポーネントがさもなければ占め得るレベルを貫通するコンタクトを含み得る。
【００７４】
メモリアレイ６７０は、図４〜図６を参照しながら説明したメモリアレイ４００、５００、６００、及び／又は６４０の一例であり得る。そのようなものだとして、メモリアレイ６７０のコンポーネントの内の少なくとも幾つかの完全な説明はここでは繰り返さない。メモリアレイ６７０は、基板（図示せず）、メモリセル６８５の第１のデッキ６７５、及びメモリセル６８５の第２のデッキ６８０を含み得る。メモリセル６８５は、デジット線６９０に、及びプレート線６９５に結合され得る。基板は、図４〜図６を参照しながら説明した基板４０５、５０５、及び／又は６０５の一例であり得る。メモリセル６８５のデッキ６７５、６８０は、図４〜図６を参照しながら説明したデッキ４１０、４１５、５１０、５１５、６１０、６１５、６４５、６５０の例示であり得る。メモリセル６８５は、図１、図２、及び図４〜図６を参照しながら説明したメモリセル１０５、４２０、５２０、６２０、６５５の例示であり得る。デジット線６９０は、図１、図２、及び図４〜図６を参照しながら説明したデジット線１１５、４２５、５２５、６２５、及び／又は６６０の例示であり得る。
【００７５】
他の例では、メモリアレイの他の構成が考えられる。例えば、プレート線が、基板に最も近接しているデジット線よりもむしろ、各デッキ内の基板に最も近接するように、メモリアレイ４００、５００、６００は、逆さまに反転され得る。メモリアレイ５００、６００、６４０、６７０の各々、及び／又はメモリアレイのその他の構成は、サイズ４９５よりも小さいサイズを画定するコネクタを含み得る。
【００７６】
図７は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するタイミング図７００の一例を説明する。タイミング図７００は、図４〜図６を参照しながら論じたプレート線の構成の内の１つを含むメモリセル上で実施され得るアクセス動作を説明する。より具体的には、タイミング図７００は、メモリアレイの選択されたメモリセル（例えば、メモリセル４２０、５２０、６２０、６５５、６８５）上で実施される読み出し動作を説明する。タイミング図７００の原理は、書き込み動作の文脈で適用されてもよい。
【００７７】
時間ｔ０において、メモリコントローラ１４０は、プレート線（例えば、プレート線４３０、５３０、６３０、６６５、６９５）に結合された、選択されたメモリセル１０５上でのアクセス動作と、回路の前提条件とを開始し得る。メモリコントローラ１４０は、プレート線に結合された１つ以上のメモリセルを選択し得る。時間ｔ０において、メモリコントローラ１４０は、ゼロの電圧レベルＶ０からより高い電圧レベルまで選択信号７０５を送信し得る。幾つかの例では、より高い電圧レベルは、２．９ボルトと３．３ボルトとの間、３．０ボルトと３．２ボルトとの間の範囲に及び、又は３．１ボルトである。選択
信号７０５は、選択されたメモリセルの選択と関連付けられ得る。
【００７８】
アクセス動作を開始する前に、メモリコントローラ１４０は、（プレート信号７１０により表されるように）プレート線と（デジット線信号７１５により表されるように）デジット線とをアイドル期間中に非ゼロの電圧に維持し得る。本明細書で使用されるとき、選択されたメモリセルに対するアイドル期間は、選択されたメモリセル上でアクセス動作が実施されない任意の時限を指し得る。幾つかの例では、メモリコントローラ１４０は、プレート線及びデジット線を第３の電圧レベルＶ３に維持するためにそれらに電圧を印加し得る。幾つかの例では、プレート信号７１０及びデジット線信号７１５は、ゼロの電圧レベルＶ０よりも大きい第３の電圧レベルＶ３に維持され得る。幾つかの例では、プレート信号７１０及びデジット線信号７１５は、選択信号７０５のより高い電圧レベルよりも小さい第３の電圧レベルＶ３に維持され得る。アイドル期間中、プレート信号７１０は、説明の目的のみのために、第３の電圧レベルＶ３からずれて描写されている。第３の電圧レベルＶ３は、アクセス動作（例えば、読み出し動作又は書き込み動作）中に、選択されたメモリセルをバイアスするように構成され得る。
【００７９】
時間ｔ０において、メモリコントローラ１４０は、第３の電圧レベルＶ３からゼロの電圧レベルＶ０までデジット線信号７１５を進ませ得る。メモリコントローラ１４０は、デジット線信号７１５がゼロの電圧レベルＶ０に進むように、デジット線を放電し得る。メモリコントローラ１４０は、選択されたメモリセルの電荷をデジット線上に放出するために、選択されたメモリセルに備えて、デジット線を放電し得る。
【００８０】
時間ｔ１において、メモリコントローラ１４０は、選択されたメモリセルから信号を発現することを開始し得る。時間ｔ１において、メモリコントローラ１４０は、選択されたメモリセルの選択コンポーネント（例えば、選択コンポーネント２２０）を活性化し得る。選択コンポーネントを活性化することによって、選択されたメモリセルのコンデンサは、デジット線に結合され得る。幾つかの例では、デジット線信号７１５がゼロの電圧レベルＶ０に降下したとメモリコントローラ１４０が判定した後に、選択コンポーネントは活性化される。
【００８１】
選択されたメモリセルの論理状態に依存して、デジット線上で見られる電圧レベルは変化し得る。例えば、選択されたメモリセルがその論理状態として論理‘１’を蓄積する場合、選択されたメモリセルが論理‘０’を蓄積する場合よりも高い電圧レベルにデジット線は上昇し得る。デジット線信号７１６は、論理‘１’が蓄積された場合のデジット線の電圧レベルを表す。デジット線信号７１７は、論理‘０’が蓄積された場合のデジット線の電圧レベルを表す。
【００８２】
時間ｔ２において、メモリコントローラ１４０は、選択されたメモリセルをグランド又は仮想接地から絶縁し得、それによって、メモリセルの回路をフロートにさせる。このことを達成するために、メモリコントローラは、様々なスイッチングコンポーネント（図示せず）を活性化又は不活性化し得る。
【００８３】
時間ｔ３において、メモリコントローラ１４０は、選択されたメモリセルの論理状態をセンシングするために、センスコンポーネント（例えば、センスコンポーネント１２５）を活性化し得る。このことを達成するために、メモリコントローラ１４０は、様々なスイッチングコンポーネント（図示せず）を活性化又は不活性化し得る。また、時間ｔ３において、メモリコントローラ１４０は、プレート信号７１０の電圧レベルを、第３の電圧レベルＶ３よりも小さい第２の電圧レベルＶ２に降下させ得る。幾つかの例では、第２の電圧レベルＶ２は、アクセス動作中に、選択されたメモリセルをバイアスするように構成され得る。センスコンポーネントを使用して、メモリコントローラ１４０は、デジット線の
電圧レベル（例えば、論理‘１’に対するデジット線信号７１６、又は論理‘０’に対するデジット線信号７１７）に基づいて、選択されたメモリセルの論理状態を識別し得る。例えば、メモリコントローラ１４０は、デジット線の電圧レベルをリファレンス電圧（例えば、電圧レベルＶ１）と比較し得る。デジット線信号７１５がリファレンス電圧Ｖ１（例えば、デジット線信号７１６）よりも高い場合、メモリコントローラ１４０は、論理状態を論理‘１’として識別し得る。デジット線信号７１５がリファレンス電圧Ｖ１（例えば、デジット線信号７１７）よりも低い場合、メモリコントローラ１４０は、論理状態を論理‘０’として識別し得る。
【００８４】
時間ｔ４において、メモリコントローラ１４０は、読み出し動作のセンシング部分を実施し得る。メモリコントローラ１４０は、時間ｔ４において複数のスイッチングコンポーネント（図示せず）を活性化／不活性化し得る。幾つかの例では、メモリコントローラ１４０は、プレート信号７１０が第２の電圧レベルＶ２に降下することに基づいて、センシング部分を実施し得る。幾つかの例では、デジット線信号７１６、７１７は、時間ｔ４において、第２の電圧レベルＶ２に上昇し得る。
【００８５】
時間ｔ５において、メモリコントローラ１４０は、読み出し動作のセンシング部分を完了し得、読み出し動作のライトバック部分を開始し得る。幾つかのメモリアレイでは、選択されたメモリセルの論理状態を読み出す作動は、選択されたメモリセルの論理状態を変更する。こうしたシチュエーションでは、選択されたメモリセルの読み出し動作は、選択されたメモリセルにセンシングされた論理状態がライトバックされるライトバック部分を含み得る。時間ｔ５において、メモリコントローラ１４０は、複数のスイッチングコンポーネント（図示せず）を活性化又は不活性化し得る。これらのスイッチングコンポーネントを活性化／不活性化する正確なタイミングは。選択されたメモリセルの論理状態に基づき得る。例えば、選択されたメモリセルの論理状態が論理‘０’であった場合、時間ｔ５において、メモリコントローラ１４０は、デジット線信号７１７を第２の電圧レベルＶ２からゼロの電圧レベルＶ０まで進めさせ得る。時間ｔ５において、メモリコントローラ１４０はまた、プレート信号７１０を第２の電圧レベルＶ２に維持し得、それによって、選択されたメモリセルを論理‘０’を書き込むためにバイアスする。
【００８６】
時間ｔ６において、プレート信号７１０がゼロの電圧レベルＶ０に降下するように、メモリコントローラ１４０は、プレート線をグランドに又は仮想接地にし得る。時間ｔ６において、メモリコントローラ１４０は、複数のスイッチングコンポーネント（図示せず）を活性化又は不活性化し得る。幾つかの例では、プレートをグランドにすることは、論理‘０’のライトバック部分を完了することに基づき得る。幾つかの例では、プレートをグランドにすることは、論理‘１’に対する書き込み動作を実施する前に実施され得る。例えば、選択されたメモリセルの論理状態が論理‘１’であった場合、時間ｔ６において、メモリコントローラ１４０は、プレート信号７１０を第２の電圧レベルＶ２からゼロの電圧レベルＶ０まで降下させ得る。時間ｔ６において、メモリコントローラ１４０はまた、デジット線信号７１６を第２の電圧レベルＶ２に維持し得、それによって、選択されたメモリセルを論理‘１’を書き込むためにバイアスする。
【００８７】
時間ｔ７において、メモリコントローラ１４０は、読み出し動作のライトバック部分を完了し得る。時間ｔ７において、メモリコントローラ１４０は、デジット線をグランドに又は仮想接地にし得る。デジット線が論理‘０’と関連付けられたデジット線信号７１７を搬送する場合、こうした作動は、回路上の影響が小さくてもよい。デジット線が論理‘１’と関連付けられたデジット線信号７１６を搬送する場合、デジット線は、高い電圧レベル（例えば、Ｖ２）からゼロの電圧レベルＶ０まで進み得る。
【００８８】
時間ｔ８において、メモリコントローラ１４０はアクセス動作を完了し得る。時間ｔ８
において、メモリコントローラ１４０は、選択コンポーネントを不活性化することによって、選択されたメモリセルのコンデンサをデジット線から絶縁し得る。メモリコントローラ１４０は、ワード線信号７２０をゼロの電圧レベルＶ０まで降下させることによって達成し得る。メモリコントローラ１４０はまた、選択されたメモリセルを非選択にし得、それによって、選択信号７０５をゼロの電圧レベルＶ０まで降下させる。幾つかの例では、時間ｔ８は別のアイドル期間を開始する。幾つかの例では、メモリコントローラ１４０は、デジット線がゼロの電圧レベルＶ０にあると判定することに基づいて、メモリセルを非選択にし得る。
【００８９】
時間ｔ８において、メモリコントローラ１４０は、アクセス動作が完了することに基づいて、プレート及びデジット線に電圧を再度印加し得る。電圧を印加することは、（複数の）アクセス動作間（between）のアイドル期間中に、デジット線信号７１５及びプレー
ト信号７１０をゼロの電圧レベルＶ０から第３の電圧レベルＶ３まで上昇させ得る。こうした方法では、メモリコントローラ１４０は、選択されたメモリセル上で実施される（複数の）アクセス動作間で、デジット線及びプレート線を非ゼロの電圧に維持し得る。
【００９０】
図８は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持する回路８００の一例を説明する。回路８００は、非選択のメモリセルのデジット線８０５をプレート線８２０に結合するように構成され得る。回路８００は、図１〜図６を参照しながら説明したメモリアレイ１００、４００、５００、６００、６４０、６７０の内の何れかと併せて実装され得る。プレート線８２０は、図２〜図６を参照しながら説明したプレート線２１０、４３０、５３０、５３５、６３０、６６５、６９５の一例であり得る。デジット線８０５は、図１〜図６を参照しながら説明したデジット線１１５、４２５、５２５、６２５、６６０、６９０の例示であり得る。
【００９１】
幾つかの実例では、アクセス動作中、プレート線８２０は、非選択のデジット線８０５に容量的に結合し得る。こうした容量結合は、プレート８２０又は非選択のデジット線８０５上の過渡電圧を誘発し得る。過渡電圧は、非選択のデジット線８０５に結合された非選択のメモリセルの論理状態を妨害し得る。過渡電圧の大きさ及び種類を緩和するために、デジット線８０５は、シャント線及びシャントスイッチングコンポーネント８２５によってプレート８２０に選択的に結合され得る。メモリコントローラ１４０は、選択制御線８３０−ａを介してシャントスイッチングコンポーネント８２５−ａを活性化し得る。
【００９２】
アクセス動作中、アクセス動作を実施するために、回路８００内のメモリセル（図示せず）の内の１つが選択され得る。アクセス動作の一部として、選択されたメモリセルと関連付けられたデジット線８０５はセンスコンポーネント１２５−ｃに結合され得る。例えば、デジット線８０５−ａは、スイッチングコンポーネント８１０−ａを使用してセンスアンプに結合され得る。メモリコントローラ１４０は、選択制御線８１５−ａを介してスイッチングコンポーネント８１０−ａを活性化し得る。
【００９３】
幾つかの例では、センスコンポーネント１２５−ｃは、単一のメモリセル（デジット線８０５−ａと関連付けられたメモリセル）に結合され得る一方、残りのメモリセル（デジット線８０５−ｂ〜８０５−ｈと関連付けられたメモリセル）はプレート８２０に結合される。この結果を達成するために、メモリコントローラは、単一のスイッチングコンポーネント８１０（例えば、スイッチングコンポーネント８１０）を活性化し得、７つのその他のシャントスイッチングコンポーネント８２５（例えば、シャントスイッチングコンポーネント８２５−ｂ〜８２５−ｈ）を同時に活性化し得る。こうした作動は、非選択のデジット線上に誘発される過渡電圧を削減し得る。
【００９４】
幾つかの例では、メモリコントローラ１４０は、非選択のデジット線８０５とプレート
線８２０との電圧を等しくするように構成され得る。例えば、シャントスイッチングコンポーネント８２５を活性化する前に、メモリコントローラは、プレート線８２０の電圧レベルを識別し得、プレート線８２０の電圧レベルを非選択のデジット線８０５に印加し得る。幾つかの例では、容量結合は、シャントスイッチングコンポーネント８２５を活性化することなく、非選択のデジット線８０５の電圧をプレート８２０と等しくすることによって削減され得る。
【００９５】
幾つかの例では、シャントスイッチングコンポーネント８２５は、図４〜図６を参照しながら説明したアレイの下方の基板４０５、５０５、６０５の一部内にあり得る。シャントスイッチングコンポーネントは、基板４０５、５０５、６０５内に位置付けられた支持コンポーネントの一部であり得る。幾つかの例では、シャントスイッチングコンポーネント８２５は、アレイの端に近接して位置付けられ得る。幾つかの例では、シャントスイッチングコンポーネント８２５は、コネクタ４７０／４８５を通じてデジット線及び／又はプレート線に結合され得る。
【００９６】
図９は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリアレイ９０５のブロック図９００を示す。メモリアレイ９０５は、電子メモリ装置と称され得、図１を参照しながら説明したようなメモリコントローラ１４０のコンポーネントの一例であり得る。
【００９７】
メモリアレイ９０５は、１つ以上のメモリセル９１０、メモリコントローラ９１５．ワード線９２０、プレート線９２５、リファレンスコンポーネント９３０、センスコンポーネント９３５、デジット線９４０、及びラッチ９４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書で説明する機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ９１５は、バイアスコンポーネント９５０及びタイミングコンポーネント９５５を含み得る。
【００９８】
メモリコントローラ９１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線９２０、デジット線９４０、センスコンポーネント９３５、及びプレート線９２５と電子通信し得る。メモリアレイ９０５は、リファレンスコンポーネント９３０及びラッチ９４５をも含み得る。メモリアレイ９０５のコンポーネントは、相互に電子通信し得、図１〜図８を参照しながら説明した機能の内の一部を実施し得る。幾つかの場合、リファレンスコンポーネント９３０、センスコンポーネント９３５、及びラッチ９４５はメモリコントローラ９１５のコンポーネントであり得る。
【００９９】
幾つかの例では、デジット線９４０は、センスコンポーネント９３５、及びメモリセル９１０の強誘電体コンデンサと電子通信する。強誘電体メモリセル９１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線９２０は、メモリコントローラ９１５、及び強誘電体メモリセル９１０の選択コンポーネントと電子通信し得る。プレート線９２５は、メモリコントローラ９１５、及び強誘電体メモリセル９１０の強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント９３５は、メモリコントローラ９１５、デジット線９４０、ラッチ９４５、及びリファレンス線９６０と電子通信し得る。リファレンスコンポーネント９３０は、メモリコントローラ９１５及びリファレンス線９６０と電子通信し得る。センス制御線９６５は、センスコンポーネント９３５及びメモリコントローラ９１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続部、又はバスを介して、上に列挙されないコンポーネントに加えて、メモリアレイ９０５の内側及び外側の両方のその他のコンポーネントとも電子通信し得る。
【０１００】
メモリコントローラ９１５は、ワード線９２０、プレート線９２５、又はデジット線９４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント９５０は、上で説明したようにメモリセル９１０を読み出す又は書き込むために、メモリセル９１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ９１５は、図１を参照しながら説明したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ９１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント９５０はまた、センスコンポーネント９３５に対するリファレンス信号を生成するための電位をリファレンスコンポーネント９３０に提供し得る。また、バイアスコンポーネント９５０は、センスコンポーネント９３５の動作のための電位を提供し得る。
【０１０１】
幾つかの場合、メモリコントローラ９１５は、その動作をタイミングコンポーネント９５５を使用して実施し得る。例えば、タイミングコンポーネント９５５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント９５５はバイアスコンポーネント９５０の動作を制御し得る。
【０１０２】
リファレンスコンポーネント９３０は、センスコンポーネント９３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント９３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント９３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント９３５は、（デジット線９４０を通じた）メモリセル９１０からの信号をリファレンスコンポーネント９３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ９４５内に出力をその後蓄積し得、それは、メモリアレイ９０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント９３５は、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。
【０１０３】
メモリコントローラ９１５は、図１１を参照しながら説明したメモリコントローラ１１１５の一部の一例であり得る。メモリコントローラ９１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、メモリコントローラ９１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかの機能は、本開示で説明する機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能な論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせによって実行され得る。メモリコントローラ９１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、機能の（複数の）部分が１つ以上の物理的デバイスによって異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に設置され得る。幾つかの例では、メモリコントローラ９１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従う別個のコンポーネントであり得る。幾つかの例では、メモリコントローラ９１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従って、Ｉ／Ｏコンポーネント、送受信器、ネットワークサーバ、別のコンピューティングデバイス、本開示で説明される１つ以上のその他のコンポーネント、又はそれらの組み合わせを含むがそれらに限定されない１つ以上のその他のハードウェアコンポーネントと組み合わせられ得る。
【０１０４】
メモリコントローラ９１５は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレート及びアクセス線に第１の電圧を印加し得、強誘電体メモリセルに結合された第２のアクセス線を介して、アクセス動作のために強誘電体メモリセルを選択し得、アクセス動作のために強誘電体メモリセルを選択することに基づいてアクセス線を放電し得る。幾つかの例では、メモリコントローラ９１５は、プレート線９２５をプレート線９２５と関連付けられた非選択のデジット線に結合し得る。幾つかの場合、メモリコントローラ９１５は、プレート線９２５及び非選択のデジット線に結合された複数のシャントスイッチングコンポーネントを活性化し得る。幾つかの場合、メモリコントローラ９１５は、プレート線９２５の電圧レベルを識別し得る。幾つかの場合、メモリコントローラ９１５は、プレート線９２５が非選択のデジット線に結合される間に、プレート線９２５の電圧レベルを非選択のデジット線に印加し得る。
【０１０５】
幾つかの場合、メモリアレイ９０５は、メモリアレイ９０５を動作するための様々な手段を含み得る。例えば、メモリアレイ９０５及び／又はメモリコントローラ９１５は、図１０を参照しながら上で説明した機能を実施するための手段を含み得る。
【０１０６】
メモリアレイ９０５は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレート及びアクセス線に第１の電圧を印加するための手段と、強誘電体メモリセルに結合された第２のアクセス線を介して、アクセス動作のために強誘電体メモリセルを選択するための手段と、アクセス動作のために強誘電体メモリセルを選択することに少なくとも部分的に基づいてアクセス線を放電するための手段とを含み得る。
【０１０７】
上で説明したメモリアレイ９０５の幾つかの例は、アクセス線が放電され得る間にプレート上で第１の電圧を維持するための処理、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ９０５の幾つかの例は、強誘電体メモリセルが選択されること、及びアクセス線が放電されることに少なくとも部分的に基づいて、強誘電体メモリセルの選択コンポーネントを活性化するための処理、機構、手段、又は命令を更に含み得る。
【０１０８】
上で説明したメモリアレイ９０５の幾つかの例は、アクセス線が放電されることに少なくとも部分的に基づいて、アクセス動作の一部として強誘電体メモリセルの強誘電体コンデンサをアクセス線上に放電するための処理、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ９０５の幾つかの例は、アクセス線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、第１の電圧から第１の電圧よりも小さい第２の電圧までプレートを放電するための処理、機構、手段、又は命令を更に含み得る。
【０１０９】
上で説明したメモリアレイ９０５の幾つかの例は、アクセス線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、アクセス動作の一部としてアクセス線上の第２の電圧であって、強誘電体メモリセルの電荷と関連付けられた第２の電圧をセンシングするための処理、機構、手段、又は命令を更に含み得る。
【０１１０】
上で説明したメモリアレイ９０５の幾つかの例は、プレートを該プレートと関連付けられた非選択のアクセス線に結合するための処理、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ９０５の幾つかの例では、プレートを結合することは、プレート及び非選択のアクセス線に結合された複数のシャントスイッチングコンポーネントを活性化することを更に含む。
【０１１１】
上で説明したメモリアレイ９０５の幾つかの例は、プレートの電圧レベルを識別するた
めの処理、機構、手段、又は命令を更に含み得る。上で説明した方法及び装置の幾つかの例は、プレートが非選択のアクセス線に結合され得る間に、非選択のアクセス線にプレートの電圧レベルを印加するための処理、機構、手段、又は命令を更に含み得る。
【０１１２】
上で説明したメモリアレイ９０５の幾つかの例は、アクセス動作のライトバック部分中にプレートを放電するための処理、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ９０５の幾つかの例は、アクセス動作が完了することに少なくとも部分的に基づいて、プレート及びアクセス線に第１の電圧を印加するための処理、機構、手段、又は命令を更に含み得る。上で説明したメモリアレイ９０５の幾つかの例では、プレート及びアクセス線は、強誘電体メモリセル上で実施される（複数の）アクセス動作間で非ゼロの電圧に維持され得る。
【０１１３】
図１０は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するメモリコントローラ１０１５のブロック図１０００を示す。メモリコントローラ１０１５は、図１、図９、及び図１１を参照しながら説明したメモリコントローラ１４０、９１５、又は１１１５の一部の一例であり得る。メモリコントローラ１０１５は、バイアスコンポーネント１０２０、タイミングコンポーネント１０２５、アイドル期間マネージャ１０３０、アクセス動作マネージャ１０３５、放電マネージャ１０４０、センスマネージャ１０４５、及びシャントマネージャ１０５０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
【０１１４】
アイドル期間マネージャ１０３０は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレートノード及びデジット線に第１の電圧を印加し得、アクセス動作が完了することに基づいて、プレートノード及びデジット線に第１の電圧を印加し得る。幾つかの場合、プレートノード及びデジット線は、強誘電体メモリセル上で実施される（複数の）アクセス動作間で非セロの電圧に維持される。
【０１１５】
アクセス動作マネージャ１０３５は、強誘電体メモリセルに結合されたワード線を介して、アクセス動作のために強誘電体メモリセルを選択し得、強誘電体メモリセルが選択されること及びデジット線が放電されることに基づいて、強誘電体メモリセルの選択コンポーネントを活性化し得、デジット線に結合されたセンスコンポーネントを活性化することに基づいて、第１の電圧から第１の電圧よりも小さい第２の電圧までプレートノードを放電し得る。
【０１１６】
放電マネージャ１０４０は、アクセス動作のために強誘電体メモリセルを選択することに基づいてデジット線を放電し得、デジット線が放電される間にプレートノード上で第１の電圧を維持し得、アクセス動作のライトバック部分中にプレートノードを放電し得る。
【０１１７】
センスマネージャ１０４５は、デジット線が放電されることに基づいて、アクセス動作の一部として強誘電体メモリセルの強誘電体コンデンサをデジット線上に放電し得、デジット線に結合されたセンスコンポーネントを活性化することに基づいて、アクセス動作の一部としてデジット線上の第２の電圧であって、強誘電体メモリセルの電荷と関連付けられた第２の電圧をセンシングし得る。
【０１１８】
シャントマネージャ１０５０は、プレートノードを、該プレートノードと関連付けられた非選択のデジット線に結合し得、プレートノードの電圧レベルを識別し得、プレートノードが非選択のデジット線に結合される間に、非選択のデジット線にプレートノードの電圧レベルを印加し得る。幾つかの場合、プレートノードを結合することは、プレートノー
ド及び非選択のデジット線に結合されたシャントスイッチングコンポーネントのセットを活性化することを更に含む。
【０１１９】
図１１は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作を支持するデバイス１１０５を含むシステム１１００の図を示す。デバイス１１０５は、例えば、図１及び図９を参照しながら上で説明したようなメモリコントローラ１４０若しくはメモリコントローラ９１５のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス１１０５は、通信を送受信するためのコンポーネントを含む双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ１１１５、メモリセル１１２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント１１２５、プロセッサ１１３０、Ｉ／Ｏコントローラ１１３５、及び周辺コンポーネント１１４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス１１１０）を介して電子通信し得る。
【０１２０】
メモリコントローラ１１１５は、本明細書で説明したような１つ以上のメモリセルを動作し得る。具体的には、メモリコントローラ１１１５は、メモリアレイのためのプレートの構成及び動作を支持するように構成され得る。幾つかの場合、メモリコントローラ１１１５は、図１を参照しながら説明したように、行デコーダ、列デコーダ、又はそれら両方（図示せず）を含み得る。メモリセル１１２０は、本明細書で説明したような情報（すなわち、論理状態の形式で）を蓄積し得る。
【０１２１】
ＢＩＯＳコンポーネント１１２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１１２５は、プロセッサと様々なその他のコンポーネント、例えば、周辺コンポーネント、入力／出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１１２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
【０１２２】
プロセッサ１１３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ１１３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラはプロセッサ１１３０に統合され得る。プロセッサ１１３０は、様々な機能（例えば、メモリアレイのためのプレートの構成及び動作を支持する機能又はタスク）を実施するためにメモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【０１２３】
Ｉ／Ｏコントローラ１１３５は、デバイス１１０５に対する入力及び出力信号を管理し得る。Ｉ／Ｏコントローラ１１３５は、デバイス１１０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ１１３５は、外部の周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ１１３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。他の場合、Ｉ／Ｏコントローラ１１３５は、モデム、キーボード、マウス、タッチスクリーン、又は同様のデバイスを表し得、又はそれらと相互作用し得る。幾つかの場合、Ｉ／Ｏコントローラ１１３５は、プロセッサの一部として実装され得る。幾つかの場合、ユーザは、Ｉ／Ｏコントローラ１１３５を介して、又はＩ／Ｏコントローラ１１３５によ
り制御されるハードウェアコンポーネントを介してデバイス１１０５と相互作用し得る。
【０１２４】
周辺コンポーネント１１４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【０１２５】
図１２は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作のための方法１２００を説明するフローチャートを示す。方法１２００の動作は、本明細書に説明されるように、メモリコントローラ９１５又はそのコンポーネントによって実装され得る。例えば、方法１２００の動作は、図９〜図１１を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの例では、メモリコントローラ９１５は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ９１５は、以下で説明される機能の一部を専用のハードウェアを使用して実施し得る。
【０１２６】
ブロック１２０５において、メモリコントローラ９１５は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレートノード及びデジット線に第１の電圧を印加し得る。ブロック１２０５の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１２０５の動作の一部は、図９〜図１１を参照しながら説明したようなアイドル期間マネージャによって実施され得る。
【０１２７】
ブロック１２１０において、メモリコントローラ９１５は、強誘電体メモリセルに結合されたワード線を介して、アクセス動作のために強誘電体メモリセルを選択し得る。ブロック１２１０の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１２１０の動作の一部は、図９〜図１１を参照しながら説明したようなアクセス動作マネージャによって実施され得る。
【０１２８】
ブロック１２１５において、メモリコントローラ９１５は、アクセス動作のために強誘電体メモリセルを選択することに少なくとも部分的に基づいて、デジット線を放電し得る。ブロック１２１５の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１２１５の動作の一部は、図９〜図１１を参照しながら説明したような放電マネージャによって実施され得る。
【０１２９】
幾つかの場合、方法はまた、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレートノード及びデジット線に第１の電圧を印加することを含み得る。幾つかの場合、プレート及びデジット線は、強誘電体メモリセル上で実施される（複数の）アクセス動作間で非ゼロの電圧に維持される。幾つかの場合、方法はまた、アクセス動作のために強誘電体メモリセルを選択することに少なくとも部分的に基づいて、デジット線を放電することを含み得る。幾つかの場合、方法はまた、デジット線が放電される間に、プレートノード上で第１の電圧を維持することを含み得る。幾つかの場合、方法はまた、強誘電体メモリセルが選択されたこと及びデジット線が放電されることに少なくとも部分的に基づいて、強誘電体メモリセルの選択コンポーネントを活性化することを含み得る。幾つかの場合、方法はまた、デジット線が放電されることに少なくとも部分的に基づいて、アクセス動作の一部として強誘電体メモリセルの強誘電体コンデンサをデジット線上に放電することを含み得る。
【０１３０】
幾つかの場合、方法はまた、デジット線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、プレートノードを第１の電圧から、第１の電圧よりも小さい第２の電圧まで放電することを含み得る。幾つかの場合、方法はまた、強誘電体メモリセルに結合されたワード線を介して、アクセス動作のために強誘電体メモリセルを選択することを含み得る。幾つかの場合、方法はまた、プレートノードを、該プレートノードと関連付けられた非選択のデジット線に結合することを含み得る。幾つかの場合、プレートノードを結合することは、プレートノード及び非選択のデジット線に結合された複数のシャントスイッチングコンポーネントを活性化することを更に含む。幾つかの場合、方法はまた、プレートノードの電圧レベルを識別することを含み得る。幾つかの場合、方法はまた、プレートノードが非選択のデジット線に結合される間に、プレートノードの電圧レベルを非選択のデジット線に印加することを含み得る。
【０１３１】
幾つかの場合、方法はまた、アクセス動作のライトバック部分中にプレートノードを放電することを含み得る。幾つかの場合、方法はまた、アクセス動作が完了することに少なくとも部分的に基づいて、プレートノード及びデジット線に第１の電圧を印加することを含み得る。幾つかの場合、方法はまた、デジット線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、アクセス動作の一部としてデジット線上の第２の電圧であって、強誘電体メモリセルの電荷と関連付けられた第２の電圧をセンシングすることを含み得る。
【０１３２】
図１３は、本開示の様々な実施形態に従ったメモリアレイのためのプレートノードの構成及び動作のための方法１３００を説明するフローチャートを示す。方法１３００の動作は、本明細書に説明されるように、メモリコントローラ９１５又はそのコンポーネントによって実装され得る。例えば、方法１３００の動作は、図９〜図１１を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの例では、メモリコントローラ９１５は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ９１５は、以下で説明される機能の一部を専用のハードウェアを使用して実施し得る。
【０１３３】
ブロック１３０５において、メモリコントローラ９１５は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレートノード及びデジット線に第１の電圧を印加し得る。ブロック１３０５の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３０５の動作の一部は、図９〜図１１を参照しながら説明したようなアイドル期間マネージャによって実施され得る。
【０１３４】
ブロック１３１０において、メモリコントローラ９１５は、強誘電体メモリセルに結合されたワード線を介して、アクセス動作のために強誘電体メモリセルを選択し得る。ブロック１３１０の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３１０の動作の一部は、図９〜図１１を参照しながら説明したようなアクセス動作マネージャによって実施され得る。
【０１３５】
ブロック１３１５において、メモリコントローラ９１５は、プレートノードを、該プレートノードと関連付けられた非選択のデジット線に結合し得る。ブロック１３１５の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３１５の動作の一部は、図９〜図１１を参照しながら説明したようなアクセス動作マネージャによって実施され得る。
【０１３６】
ブロック１３２０おいて、メモリコントローラ９１５は、アクセス動作のために強誘電体メモリセルを選択することに少なくとも部分的に基づいて、デジット線を放電し得る。
ブロック１３２０の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３２０の動作の一部は、図９〜図１１を参照しながら説明したような放電マネージャによって実施され得る。
【０１３７】
ブロック１３２５において、メモリコントローラ９１５は、アクセス動作が完了することに少なくとも部分的に基づいて、プレートノード及びデジット線に第１の電圧を印加し得る。ブロック１３２５の動作は、図１〜図１３を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１３２５の動作の一部は、図９〜図１１を参照しながら説明したようなアイドル期間マネージャによって実施され得る。
【０１３８】
装置が説明される。装置は、強誘電体メモリセルに対するアクセス動作に先行する時限中に、強誘電体メモリセルに各々結合されたプレートノード及びデジット線に第１の電圧を印加するための手段と、強誘電体メモリセルに結合されたワード線を介して、アクセス動作のために強誘電体メモリセルを選択するための手段と、アクセス動作のために強誘電体メモリセルを選択することに少なくとも部分的に基づいて、デジット線を放電するための手段とを含み得る。
【０１３９】
幾つかの例は、プレートノードを、該プレートノードと関連付けられた非選択のデジット線に結合するための手段を更に含み得る。幾つかの例は、デジット線が放電され得る間に、プレートノード上で第１の電圧を維持するための手段を更に含み得る。幾つかの例は、強誘電体メモリセルが選択されること及びデジット線が放電されることに少なくとも部分的に基づいて、強誘電体メモリセルの選択コンポーネントを活性化するための手段を更に含み得る。幾つかの例は、デジット線が放電されることに少なくとも部分的に基づいて、アクセス動作の一部として、強誘電体メモリセルの強誘電体コンデンサをデジット線上に放電するための手段を更に含み得る。
【０１４０】
幾つかの例は、デジット線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、プレートノードを第１の電圧から、第１の電圧よりも小さい第２の電圧まで放電するための手段を更に含み得る。幾つかの例は、デジット線に結合されたセンスコンポーネントを活性化することに少なくとも部分的に基づいて、アクセス動作の一部として、デジット線上の第２の電圧であって、強誘電体メモリセルの電荷と関連付けられた第２の電圧をセンシングするための手段を更に含み得る。
【０１４１】
幾つかの例では、プレートノードを結合することは、プレートノード及び非選択のデジット線に結合された複数のシャントスイッチングコンポーネントを活性化するための手段を更に含む。幾つかの例は、プレートノードの電圧レベルを識別するための手段を更に含み得る。幾つかの例は、プレートノードが非選択のデジット線に結合され得る間に、非選択のデジット線にプレートノードの電圧レベルを印加するための手段を更に含み得る。幾つかの例は、アクセス動作のライトバック部分中にプレートノードを放電するための手段を更に含み得る。
【０１４２】
幾つかの例は、アクセス動作が完了することに少なくとも部分的に基づいて、プレートノード及びデジット線に第１の電圧を印加するための手段を更に含み得る。幾つかの例では、プレートノード及びデジット線は、強誘電体メモリセル上で実施される（複数の）アクセス動作間で非ゼロの電圧に維持され得る。
【０１４３】
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置又はさもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
【０１４４】
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
【０１４５】
本明細書で使用されるとき、用語“仮想接地（virtual  ground）”は、約ゼロボルト
（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual  grounding）”又は“仮想接地される（virtually  grounded）”は約０Ｖに接続されることを意味する。
【０１４６】
用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動を
支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
【０１４７】
本明細書で使用されるとき、用語“実質的に（substantially）”は、修飾される特徴
（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
【０１４８】
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
【０１４９】
用語“絶縁された（isolated）”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
【０１５０】
本明細書で使用されるとき、用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介して、コンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。
【０１５１】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得
る。基板又は基板のサブ地域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
【０１５２】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
【０１５３】
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は
説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
【０１５４】
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
【０１５５】
本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
【０１５６】
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
【０１５７】
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
【０１５８】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
【０１５９】
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
【０１６０】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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