(57)【特許請求の範囲】
【請求項１】
基板と、  前記基板の主面の上に配置された第１導電型のドリフト領域と、  前記ドリフト領域の、前記基板の前記主面と接する第１の主面に対向する第２の主面から、前記第２の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第２導電型の第１ウェル領域と、  前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、  前記第２の主面のうち、前記第１ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第２ウェル領域に達する第１導電型のソース領域と、  前記ドリフト領域内にて、前記第１ウェル領域及び前記第２ウェル領域から離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、  前記第１ウェル領域、前記第２ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、  前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、  前記ソース領域及び前記第１ウェル領域に電気的に接続されたソース電極と、  前記ドレイン領域に電気的に接続されたドレイン電極と、  を備え、  前記第２の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第２ウェル領域が前記ゲート絶縁膜と接する距離は、前記第１ウェル領域が前記ゲート絶縁膜と接する距離よりも短いこと  を特徴とする半導体装置。
【請求項２】
前記ゲート溝の下端部は、前記第２ウェル領域の下端部よりも浅いこと  を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ウェル領域の下端部は、前記ドリフト領域よりも深いこと  を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域の下端部は、前記ゲート溝の下端部よりも深く、且つ、前記第２ウェル領域の下端部よりも浅いこと  を特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース領域において前記第２の主面から前記第２の主面の垂直方向に延設され、前記第２の主面と平行で、前記ソース電極から前記ドレイン電極に向く方向に対して直交する方向に、前記ソース領域を貫通するように形成されたソース溝  を更に備え、  前記ソース溝の下端部は、前記第２ウェル領域の下端部よりも浅いこと  を特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２ウェル領域は、前記第１ウェル領域よりも不純物濃度が低いことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ドリフト領域は、  前記基板の第１の主面に形成された第１ドリフト領域と、  前記基板の第１の主面に形成され、前記第１ドリフト領域と接し、且つ、前記第１ドリフト領域よりも前記基板の深い位置まで形成され、前記第１ウェル領域と接する第２ドリフト領域と、を含むこと  を特徴とする請求項１、２、４〜６のいずれか１項に記載の半導体装置。
【請求項８】
基板と、  前記基板の主面の上に配置された第１導電型のドリフト領域と、  前記ドリフト領域の、前記基板の前記主面と接する第１の主面に対向する第２の主面から、前記第２の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第２導電型の第１ウェル領域と、  前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、  前記第２の主面のうち、前記第１ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第２ウェル領域に達する第１導電型のソース領域と、  前記ドリフト領域内にて、前記第１ウェル領域及び前記第２ウェル領域から離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、  前記第１ウェル領域、前記第２ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、  前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、  前記ソース領域及び前記第１ウェル領域に電気的に接続されたソース電極と、  前記ドレイン領域に電気的に接続されたドレイン電極と、  を備える半導体の製造方法であって、  前記第２の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第２ウェル領域が前記ゲート絶縁膜と接する距離は、前記第１ウェル領域が前記ゲート絶縁膜と接する距離よりも短く、且つ、前記第２の主面の法線方向から見て、前記第１ウェル領域のうち、前記第２ウェル領域と重複する領域は、前記第２ウェル領域と同時に形成されること  を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】  従来における半導体装置として、例えば、特許文献１〜３に開示されたものが知られている。特許文献１に開示された半導体装置は、基板上にドリフト領域が形成され、更に、該ドリフト領域にチャンネルを形成するウェル領域が形成されている。更に、ドリフト領域の表面から垂直方向にソース領域、及びドレイン領域が形成されている。【０００３】  また、ウェル領域をドリフト領域の深さ方向に延設し、更に、該ウェル領域の端部を基板の内部まで延設する構造とすることにより、ウェル領域の端部に起こる電界集中を低減することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１５／００８５５０号
【特許文献２】特開２００６−３０３５４３号公報
【特許文献３】国際公開第１９９８／０５９３７４号
【発明の概要】
【０００５】  特許文献１に開示された従来例では、ウェル領域の電界集中を低減できるものの、ウェル領域が一定の幅に形成されているので、チャンネル抵抗を低減することが難しい。
【０００６】  本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、チャンネル抵抗を低減することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
【０００７】  本発明の一態様は、基板と、基板の主面の上に配置された第１導電型のドリフト領域と、ドリフト領域の第２の主面から、第２の主面の垂直方向に延設され、且つ、基板内に到達する底部を有する第２導電型の第１ウェル領域と、底部に接し、且つ、底部よりも下方の基板内に配置された第２導電型の第２ウェル領域と、第２の主面のうち、第１ウェル領域が形成された領域から垂直方向に延設され、且つ、第２ウェル領域に達する第１導電型のソース領域を有する。第２の主面と平行で、且つ、ソース電極からドレイン電極に向く方向において、第２ウェル領域がゲート絶縁膜と接する距離は、第１ウェル領域がゲート絶縁膜と接する距離よりも短い。
【発明の効果】
【０００８】  本発明の一態様によれば、半導体装置のチャンネル抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の第１実施形態に係る半導体装置の構成を示す斜視図である。
【図１Ｂ】図１Ｂは、図１Ａに示した半導体装置のＡ−Ａ’断面図である。
【図１Ｃ】図１Ｃは、図１Ａに示した半導体装置から層間絶縁膜を除去した様子を示す斜視図である。
【図１Ｄ】図１Ｄは、図１Ｃに示した半導体装置のＢ−Ｂ’断面図である。
【図１Ｅ】図１Ｅは、第１実施形態に係り、基板にゲート溝を形成した状態を示す断面図である。
【図１Ｆ】図１Ｆは、第１実施形態に係り、図１Ｅに対してドリフト領域を形成した状態を示す断面図である。
【図１Ｇ】図１Ｇは、第１実施形態に係り、図１Ｆに対してウェル領域、ソース領域を形成した状態を示す断面図である。
【図１Ｈ】図１Ｈは、第１実施形態に係り、図１Ｇに対してゲート絶縁膜、及びゲート電極を形成した状態を示す断面図である。
【図１Ｉ】図１Ｉは、第１実施形態に係り、第１ウェル領域及び第２ウェル領域がゲート溝と重複する領域を示す説明図である。
【図２】図２は、本発明の第１実施形態の第２変形例に係る半導体装置の構成を示す斜視図である。
【図３Ａ】図３Ａは、本発明の第２実施形態に係る半導体装置の構成を示す斜視図である。
【図３Ｂ】図３Ｂは、図３Ａに示した半導体装置のＣ−Ｃ’断面図である。
【図３Ｃ】図３Ｃは、第２実施形態に係り、基板にゲート溝を形成した状態を示す断面図である。
【図３Ｄ】図３Ｄは、第２実施形態に係り、図３Ｃに対して第１ドリフト領域、第２ドリフト領域を形成した状態を示す断面図である。
【図３Ｅ】図３Ｅは、第２実施形態に係り、図３Ｄに対してウェル領域、ソース領域、ドレイン領域を形成した状態を示す断面図である。
【図３Ｆ】図３Ｆは、第２実施形態に係り、図３Ｅに対してゲート絶縁膜、ゲート電極を形成した状態を示す断面図である。
【図３Ｇ】図３Ｇは、第２実施形態に係り、ソース領域が深い場合の電流の流れを示す説明図である。
【図３Ｈ】図３Ｈは、第２実施形態に係り、ソース領域が浅い場合の電流の流れを示す説明図である。
【図４】図４は、本発明の第２実施形態の第２変形例に係る半導体装置の構成を示す斜視図である。
【発明を実施するための形態】
【００１０】  以下、本発明の実施形態について図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下の説明では第１導電型がＮ型、第２導電型がＰ型の場合を説明するが、第１導電型がＰ型、第２導電型がＮ型でもあっても良い。Ｎ型とＰ型を入れ替える場合には、印加電圧の極性も逆転する。  また、図面の記載において、半導体装置の高さ方向、縦方向、横方向の長さは、理解を促進するため誇張して記載している。即ち、各方向の長さの比率は、実際の装置と一致していない。
【００１１】［第１実施形態の説明］  以下、本発明の第１実施形態について説明する。図１Ａは、第１実施形態に係る半導体装置の構造を示す斜視図、図１Ｂは、図１ＡにおけるＡ−Ａ’断面図である。また、図１Ｃは、図１Ａにおいて層間絶縁膜１０及びコンタクトホール１１を取り除いた状態を示す斜視図、図１Ｄは、図１ＣにおけるＢ−Ｂ’断面図である。また、図１Ａ〜図１Ｄでは、図示のように、ｘ軸、ｙ軸、ｚ軸を定義している。
【００１２】  図１Ｃに示すように、第１実施形態に係る半導体装置１０１は、絶縁性半導体の基板１と、該基板１の主面（図中、上側の主面）の上に配置されたＮ型のドリフト領域４と、ドリフト領域４の、基板１の主面と接する第１の主面に対向する第２の主面（図中、上側の主面）から、第２の主面の垂直方向に延設され、且つ、基板１内に到達する底部を有するＰ型の第１ウェル領域２１を備えている。
【００１３】  第１ウェル領域２１は、ドリフト領域４の第１の主面に対して平行な一方向（図１Ｃのｘ軸方向）の一方の端部側（図中、左側）に形成されている。
【００１４】  更に、半導体装置１０１は、第１ウェル領域２１の底部に接し、且つ、第１ウェル領域２１の底部よりも下方の基板１内に配置されたＰ型の第２ウェル領域２２を備えている。第２ウェル領域２２は、第１ウェル領域２１よりも横幅（前記一方向の距離）が短く形成されている。即ち、図１Ｃに示す距離Ｌ２は、距離Ｌ１よりも短い。なお、以下では第１ウェル領域２１と第２ウェル領域２２を総称して「ウェル領域」という場合がある。
【００１５】  第１ウェル領域２１の内部には、該第１ウェル領域２１の表面（第２の主面）から垂直方向に延設されたＮ＋型のソース領域３が形成されている。ソース領域３は、第１ウェル領域２１の底部よりも深く、且つ第２ウェル領域２２の底部よりも浅い位置まで形成されている。即ち、ソース領域３は、第２の主面のうち、第１ウェル領域２１が形成された領域から垂直方向に延設され、且つ、第２ウェル領域２２に達している。
【００１６】  第２の主面に対して平行な一方向の、ソース領域３とは反対側となる端部（図中、右側の端部）には、ドリフト領域４の第２の主面から垂直に延設されたＮ＋型のドレイン領域５が形成（配置）されている。即ち、ドリフト領域４内にて、第１ウェル領域２１及び第２ウェル領域２２から離間して、第２の主面から垂直方向に延設されたＮ＋型のドレイン領域５が形成されている。
【００１７】  ドリフト領域４、第１ウェル領域２１、及びソース領域３の一部を跨ぐ領域に、ｚ軸方向から見て矩形状をなすゲート溝８が形成されている。図１Ｄに示すように、ゲート溝８の下端部は、第２ウェル領域２２に達している。即ち、ゲート溝８は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４が表出する側面を有している。更に、ゲート溝８の側面には、ゲート絶縁膜６が設けられている。また、ゲート溝８の下端部は、ソース領域３、及び第２ウェル領域２２の下端部よりも浅い位置とされている。従って、ゲート溝８の側面に設けられたゲート絶縁膜６は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４に接している。
【００１８】  また、ソース領域３、及び第２ウェル領域２２の底面は、ゲート溝８の下端部よりも深い。従って、ゲート溝８と、第１ウェル領域２１及び第２ウェル領域２２とが接する面積は、ゲート溝８の深さに比例する。
【００１９】  ゲート溝８の内部には、ゲート絶縁膜６を介してゲート電極７が形成（配置）されている。従って、ゲート電極７はゲート絶縁膜６を介して、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドリフト領域４に接している。
【００２０】  更に、基板１の主面と平行な方向において、第１ウェル領域２１とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さが、第２ウェル領域２２とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さよりも長い。即ち、図１Ｉは、半導体装置１０１の断面の、ゲート溝８のｘ軸方向の側面に接する第１ウェル領域２１、及び第２ウェル領域２２を示す説明図であり、第２ウェル領域２２とゲート溝８が接するｘ軸方向の距離Ｌｃｈ２は、第１ウェル領域２１とゲート溝８が接するｘ軸方向の距離Ｌｃｈ１よりも短い。なお、図中の符号２１ａは、第１ウェル領域２１がｘ軸方向でゲート溝８に重複する領域を示し、符号２２ａは、第２ウェル領域２２がｘ軸方向でゲート溝８に重複する領域を示している。
【００２１】  また、図１Ａ、図１Ｂに示すように、ドリフト領域４、第１ウェル領域２１、及びソース領域３の第２の主面には、層間絶縁膜１０が配置されている。  層間絶縁膜１０の表面には、ソース電極１５と、ゲート配線７１と、ドレイン電極１６が形成されており、ソース電極１５は、層間絶縁膜１０に形成されたコンタクトホール１１を介してソース領域３と第１ウェル領域２１に接続されている。ゲート配線７１は、コンタクトホール１１を介してゲート電極７に接続されている。ドレイン電極１６は、コンタクトホール１１を介してドレイン領域５に接続されている。
【００２２】  即ち、ドレイン電極１６は、ドレイン領域５に電気的に接続され、ソース電極１５は、ソース領域３及び第１ウェル領域２１に電気的に接続されている。また、ソース領域３と第１ウェル領域２１は共にソース電極１５に接続されているので、ソース領域３と第１ウェル領域２１は同電位とされる。
【００２３】  第１実施形態では、半導体装置１０１がオン時のチャンネル抵抗を低減するために、第２ウェル領域２２の横幅を第１ウェル領域２１の横幅よりも短くしている。以下、その理由について説明する。
【００２４】  チャンネル抵抗を低減するためには、オン時のチャンネル幅を広くすることが望まれる。従って、ゲート溝８を深くし、且つ、ウェル領域を深くまで形成すれば、ゲート電極７とウェル領域が接触する面積が大きくなり、チャンネル幅を広くすることができる。しかし、イオン注入により、半導体装置１０１の表面から深い位置に達するまで、横幅（図中、ｘ軸方向の幅）の広いウェル領域を形成する場合には、高い注入エネルギーが必要となり、注入時の電圧に対する耐圧が維持できないことが有る。そこで、深い位置に設ける第２ウェル領域２２の横幅を狭くし、浅い位置に設ける第１ウェル領域２１の横幅を広くする。こうすることで、低い注入エネルギーで、より深くまでウェル領域を形成することができる。
【００２５】  また、第２ウェル領域２２は、絶縁性の基板１に接しているので、オフ時に加えられる電界が小さく、横幅が狭くても十分な耐圧を得ることができる。
【００２６】［第１実施形態の製造方法の説明］  次に、図１Ａ、図１Ｂに示した第１実施形態に係る半導体装置１０１の製造方法について説明する。本実施形態では、絶縁性半導体の基板１が炭化珪素（ＳｉＣ）である場合を例に挙げて説明する。ここで示す絶縁性半導体は、抵抗率が数ｋΩ／ｃｍ以上のことを言う。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。
【００２７】  初めに、ノンドープの炭化珪素絶縁半導体基板（基板１）上にゲート溝８を形成するため、基板１上にマスク材（図示省略）を形成し、パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００２８】  パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
【００２９】  そして、マスク材をマスクにして、ゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることができる。ゲート溝８を形成した後、マスク材を除去する。例えば、マスク材がシリコン酸化膜の場合はフッ酸洗浄で除去する。その結果、図１Ｅに示すように、ゲート溝８が形成された基板１を得ることができる。
【００３０】  次に、基板１の上面にドリフト領域４を形成する。Ｎ型の不純物イオンを注入することにより、ドリフト領域４を形成することができる。不純物の注入濃度は、１×１０１４〜１×１０１８ｃｍ−３とするのがよい。注入エネルギーは、ドリフト領域４の必要な深さで設定することができる。例えば、ドリフト領域４の深さが１μｍの場合は、ＭｅＶ（メガエレクトロンボルト）台の電圧が必要となる。その結果、図１Ｆに示すように、基板１の上面にドリフト領域４が形成される。
【００３１】  その後、ドリフト領域４の表面（第２の主面）からイオン注入によって、第１ウェル領域２１、第２ウェル領域２２、Ｎ型のソース領域３、Ｎ型のドレイン領域５を形成する。ソース領域３とドレイン領域５は同時に形成する。この際、イオン注入領域をパターニングするために、ドリフト領域４上にマスク材を形成する。  マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００３２】  次に、マスク材上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
【００３３】  その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型、及びＮ型不純物をイオン注入し、Ｐ型の第１ウェル領域２１、Ｐ型の第２ウェル領域２２、及びＮ＋型のソース領域３を形成する。  Ｐ型不純物としては、アルミニウムやボロン（ホウ素）を用いることができる。また、Ｎ型不純物として窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
【００３４】  第２ウェル領域２２を形成する際の注入エネルギーを、第１ウェル領域２１を形成する際の注入エネルギーよりも高く設定することにより、第１ウェル領域２１より深い位置に第２ウェル領域２２を形成できる。
【００３５】  また、前述したように、第２ウェル領域２２の横幅を、第１ウェル領域２１の横幅よりも狭くしていることにより、ウェル領域を形成する際の注入エネルギーを低くすることができる。例えば、第１ウェル領域２１の横幅で、第２ウェル領域２２の底部までウェル領域を形成すると、注入エネルギーが高くなる。しかし、第２ウェル領域２２の横幅を狭く設定することにより、高い注入エネルギーとすることなく深い位置までウェル領域を形成することができる。
【００３６】  第１ウェル領域２１、及び第２ウェル領域２２の不純物濃度は、１×１０１６〜５×１０１８ｃｍ−３とするのがよい。イオン注入後、マスク材をフッ酸等を用いたエッチングによって除去する。図１Ｇは、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドレイン領域５を形成した状態の断面図を示している。
【００３７】  また、上記の方法で形成されたソース領域３、及びドレイン領域５は、不純物濃度が１×１０１８〜１×１０２１ｃｍ−３とするのがよい。更に、第１ウェル領域２１、及び第２ウェル領域２２は、不純物濃度を１×１０１５〜１×１０１９ｃｍ−３とするのがよい。第２ウェル領域２２の深さはゲート溝８の下端部よりも深くすることが好ましい。  その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては、１７００℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いることがよい。
【００３８】  次に、ゲート溝８の内面にゲート絶縁膜６を形成する。ゲート絶縁膜６の形成方法として、熱酸化法、堆積法を採用することができる。一例として、熱酸化法の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜を形成することができる。
【００３９】  ゲート絶縁膜６を形成した後、第１ウェル領域２１、第２ウェル領域２２、ゲート絶縁膜６の界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。また、直接ＮＯ、またはＮ２Ｏ雰囲気中で熱酸化を行うことも可能である。その場合の温度は、１１００℃〜１４００℃とするのがよい。形成されるゲート絶縁膜６の厚さを数十ｎｍとするのが好ましい。
【００４０】  次に、ゲート溝８の内部にゲート電極７を堆積する。ゲート電極７となる材料はポリシリコンが一般的であり、本実施形態ではポリシリコンを用いる場合について説明する。
【００４１】  ポリシリコンの堆積方法として、減圧ＣＶＤ法を用いることができる。ポリシリコンを堆積する厚さは、ゲート溝８の幅の二分の一より大きいな値にする。こうすることで、ゲート溝８をポリシリコンで完全に埋めることができる。  例えば、ゲート溝８の幅が２μｍの場合は、ポリシリコンの厚さを１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃でＰＯＣ１３中にアニールすることで、Ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
【００４２】  次に、ゲート電極７のポリシリコンをエッチングする。エッチング方法は、等方性エッチング、及び異方性エッチングを採用することができる。ゲート溝８内にポリシリコンが残るように、エッチング量を設定する。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１．５μｍにして堆積した場合、エッチング量は１．５μｍにすることが望ましい。また、エッチングの制御上１．５μｍに対し、数％のオーバーエッチングであってもよい。ポリシリコンをエッチングした後の断面構造を、図１Ｈに示す。
【００４３】  次に、層間絶縁膜１０を形成し、更に、電極用のコンタクトホール１１を形成する。層間絶縁膜１０として、シリコン酸化膜を用いることができる。層間絶縁膜１０の堆積方法として、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０の厚さは、１μｍ以上とするのが好ましい。層間絶縁膜１０を堆積した後、該層間絶縁膜１０の表面からコンタクトホール１１を形成する。
【００４４】  コンタクトホール１１を形成するために、層間絶縁膜１０上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、層間絶縁膜１０をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。ソース電極１５用のコンタクトホール１１は、第１ウェル領域２１とソース領域３を同時が露出するように形成する。
【００４５】  コンタクトホール１１を形成した後、ソース電極１５、ドレイン電極１６を形成する。電極材料として、チタンＴｉ、ニッケルＮｉ、モリブデンＭｏを用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルを用いることもできる。電極材料としてチタンＴｉを用いる場合には、まず、層間絶縁膜１０の表面にチタンＴｉを堆積する。堆積方法としてスパッタ法を用いることができる。堆積したチタンＴｉを、レジストマスクによる選択エッチングすることにより、図１Ａ、図１Ｂに示したソース電極１５、ドレイン電極１６、及びゲート配線７１を形成することができる。こうして、図１Ａ、図１Ｂに示した半導体装置１０１を製造することができる。
【００４６】［第１実施形態の動作説明］  次に、第１実施形態に係る半導体装置１０１の動作について説明する。図１Ａに示す構成の半導体装置１０１は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することで、トランジスタとして機能する。
【００４７】  即ち、ゲート電極７、ソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面にゲート絶縁膜６を介して接する第１ウェル領域２１、及び第２ウェル領域２２のチャンネルに反転層が形成されるため、半導体装置１０１はオン状態となる。
【００４８】  従って、ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、更に、該ソース領域３から、第１ウェル領域２１及び第２ウェル領域２２に形成されたチャンネルを経由して、ドリフト領域４に流れる。更に、ドリフト領域４からドレイン領域５を経由して、ドレイン電極１６に流れる。  この際、第２ウェル領域２２は、ゲート溝８よりも深くまで形成されているので、チャンネル幅を広くすることができ、チャンネル抵抗を低減できる。
【００４９】  一方、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、半導体装置１０１はオフ状態となる。従って、ドレイン電極１６からソース電極１５へ流れる電流は遮断される。半導体装置１０１のオフ時には、ドレイン電極１６とソース電極１５の間に、数百〜数千ボルトの高電圧が印加される。
【００５０】  この際、第２ウェル領域２２は、第１ウェル領域２１よりも横幅が狭いので、第２ウェル領域２２とドレイン領域５の距離は、第１ウェル領域２１とドレイン領域５の距離よりも長くなる。このため、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、耐圧の低下を回避できる。
【００５１】［第１実施形態の効果の説明］  第１実施形態に係る半導体装置１０１では、以下に示す効果を得ることができる。  第１ウェル領域２１及び第２ウェル領域２２を有し、第２ウェル領域２２の横幅（図１Ａのｘ軸方向の距離）は、第１ウェル領域２１の横幅よりも狭く形成されている。従って、高い注入エネルギーを必要とせずに、イオン注入によりウェル領域を形成することができる。
【００５２】  また、第１ウェル領域２１及び第２ウェル領域２２を設けることにより、ゲート電極７とウェル領域との深さ方向（ｚ軸方向）の接触面積を大きくすることができ、チャンネル幅を広げることができる。従って、チャンネル抵抗を低減できる。  更に、図１Ｉに示したように、第２ウェル領域２２とゲート電極７が接する距離Ｌｃｈ２は、第１ウェル領域２１とゲート電極７が接する距離Ｌｃｈ１よりも短いので、第２ウェル領域２２のチャンネル抵抗を低減でき、半導体装置１０１全体のオン抵抗を低減できる。
【００５３】  また、半導体装置１０１のオフ時には、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、オフ時における耐圧の低下を回避できる。
【００５４】  炭化珪素の半導体装置においては、チャンネル界面の状態密度が高く、半導体装置のオン抵抗が、チャンネル抵抗全体の大部分を占めている。このため、炭化珪素の半導体装置に適用する場合には、より高い効果が得られる。
【００５５】  第１ウェル領域２１の底部は、ドリフト領域４よりも深い位置に達しているので、第２ウェル領域２２は絶縁性の基板１に形成されることになる。従って、第２ウェル領域２２とドレイン領域５との距離を更に離すことができ、半導体装置１０１がオフ時において第２ウェル領域２２に印可される電界を低減できる。従って、耐圧性能を高めることができる。
【００５６】［第１実施形態の第１変形例の説明］  次に、第１実施形態の変形例について説明する。半導体装置の構造は、図１Ａ〜図１Ｄと同様である。第１変形例では、図１Ａ〜図１Ｄに示した第２ウェル領域２２の不純物濃度が、第１ウェル領域２１の不純物濃度よりも低く設定されている点で、前述した第１実施形態と相違する。製造方法は、第１実施形態で示した製造方法と同様であるので製造方法の説明を省略する。
【００５７】  第１変形例に係る半導体装置では、第２ウェル領域２２の不純物濃度が第１ウェル領域２１の不純物濃度よりも低いことにより、チャンネルをオンとするためのゲート電圧の閾値を低減でき、損失を低減することができる。
【００５８】［第１実施形態の第２変形例の説明］  図２は、第１実施形態の第２変形例に係る半導体装置１０２の構成を示す斜視図である。前述した第１実施形態で示した図１Ａと対比して、ソース領域３のｙ軸方向に向けて、該ソース領域３を貫通するようにソース溝１７が形成されている点で相違する。即ち、ソース溝１７は、ソース領域３において、第２の主面から第２の主面の垂直方向に延設され、第２の主面と平行で、ソース電極１５からドレイン電極１６に向く方向に対して直交する方向に、ソース領域３を貫通するように形成されている。  ソース溝１７の下端部は、第２ウェル領域２２の下端部よりも浅い位置まで形成されている。ソース溝１７の内部には、Ｔｉ、Ｎｉ、Ｍｏ等のメタルを材料とするソース電極１５が形成されている。
【００５９】  第２変形例に係る半導体装置１０２の製造方法は、前述した図１Ａに示した半導体装置１０１と比べて、ソース溝１７、第１ウェル領域２１、第２ウェル領域２２、ソース領域３を形成する工程が相違する。以下、詳細に説明する。
【００６０】  第２変形例では、ドリフト領域４の形成後に、前述したゲート溝８を形成する方法と同様の方法で、ソース溝１７を形成する。その後、ソース溝１７の側壁への斜めイオン注入により、第２ウェル領域２２を形成する。このときの注入角度をθ２とする。
【００６１】  次に、第２ウェル領域２２を形成する方法と同様の方法で、ソース溝１７の側壁への斜めイオン注入で、第１ウェル領域２１を形成する。このときの注入角度をθ１とする。ここで、第１ウェル領域２１と第２ウェル領域２２の注入エネルギーを同一とし、注入角度は、θ１をθ２よりも大きくするのがよい。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
【００６２】  この際、ウェル領域の表面（第２の主面）の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域は、第２ウェル領域２２と同時に形成する。第１ウェル領域２１の形成は、第２ウェル領域２２と同時に形成された領域以外の領域のみイオン注入で形成する。このような手順でウェル領域を形成することにより、イオン注入を容易に実施でき、コストを低減できる。
【００６３】  次に、ソース領域３を、ソース溝１７の側壁への斜めイオン注入で形成する。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
【００６４】  第２変形例に係る半導体装置１０２では、ソース溝１７を設けることにより、第１ウェル領域２１、及び第２ウェル領域２２を、斜めイオン注入により形成することができる。従って、基板１の表面から垂直方向にイオン注入する場合と比較して、より深くまでウェル領域を形成することができる。従って、チャンネル幅を広げることができ、チャンネル抵抗を低減することができる。  また、ソース溝１７の内部に、Ｔｉ、Ｎｉ、Ｍｏ等のメタルのソース電極１５を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
【００６５】  また、第１ウェル領域２１、及び第２ウェル領域２２を形成する際に、第２の主面の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域を、第２ウェル領域２２と同時に形成するので、低い注入エネルギーでウェル領域を形成することが可能となる。更に、ウェル領域を容易に形成でき、コストを低減できる。
【００６６】［第２実施形態の説明］  次に、本発明の第２実施形態について説明する。図３Ａは、第２実施形態に係る半導体装置１０３の構成を示す斜視図、図３Ｂは、図３ＡにおけるＣ−Ｃ’断面図である。前述した図１Ｃ、図１Ｄと同様に、図３Ａ、図３Ｂでは、煩雑さを避けるため層間絶縁膜１０、及びコンタクトホール１１の記載を省略している。
【００６７】  第２実施形態に係る半導体装置１０３は、炭化珪素等の絶縁性半導体からなる基板１を備える。基板１の主面（図３Ａで上側の主面）には、Ｎ型の第１ドリフト領域４１が形成され、更に、第１ドリフト領域４１と接してＰ型の第１ウェル領域２１が形成されている。第１ウェル領域２１の底部は、第１ドリフト領域４１よりも深くまで形成されている。
【００６８】  また、第１ウェル領域２１は、第１ドリフト領域４１の第２の主面に対して平行な一方向（図３Ａのｘ軸方向）の一方の端部側（図中、左側）に形成されている。更に、第１ウェル領域２１の底部よりも下方の基板１内に配置された第２ウェル領域２２を備えている。第２ウェル領域２２は、第１ウェル領域２１よりも横幅が短く形成されている。
【００６９】  第１ドリフト領域４１の、第１ウェル領域２１と接する位置の近傍には、Ｎ型の第２ドリフト領域４２が形成されている。図３Ｂに示すように、第２ドリフト領域４２は、第１ドリフト領域４１よりも深くまで形成されている。第２ドリフト領域４２の下端部は、ゲート溝８よりも深くまで形成されている。
【００７０】  第１ウェル領域２１の内部には、該第１ウェル領域２１の表面（第２の主面）から垂直方向に延設されたＮ＋型のソース領域３が形成されている。ソース領域３は、第１ウェル領域２１の底部よりも深く、且つ第２ウェル領域２２の底部よりも浅い位置まで形成されている。即ち、ソース領域３は、第２の主面のうち、第１ウェル領域２１が形成された領域から垂直方向に延設され、且つ、第２ウェル領域２２に達している。
【００７１】  第２の主面に対して平行な一方向の、ソース領域３とは反対側となる端部（図中、右側の端部）には、第１ドリフト領域４１の第２の主面から垂直に延設されたＮ＋型のドレイン領域５が形成（配置）されている。即ち、第１ドリフト領域４１内にて、第１ウェル領域２１及び第２ウェル領域２２から離間して、第２の主面から垂直方向に延設されたＮ＋型のドレイン領域５が形成されている。
【００７２】  第２ドリフト領域４２、第１ウェル領域２１、及びソース領域３の一部を跨ぐ領域に、真上から見て矩形状をなすゲート溝８が形成されている。ゲート溝８の下端部は、第２ウェル領域２２に達している。即ち、ゲート溝８は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、第２ドリフト領域４２が表出する側面を有している。更に、ゲート溝８の側面には、ゲート絶縁膜６が設けられている。また、ゲート溝８の下端部は、ソース領域３、及び第２ウェル領域２２の下端部よりも浅い位置とされている。従って、ゲート溝８の側面に設けられたゲート絶縁膜６は、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、第２ドリフト領域４２に接している。
【００７３】  ゲート溝８の内部には、ゲート絶縁膜６を介してゲート電極７が形成されている。従って、ゲート電極７はゲート絶縁膜６を介して、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、第１ドリフト領域４１、及び第２ドリフト領域４２に接している。
【００７４】  前述した第１実施形態と同様に、ゲート溝８と第１ウェル領域２１及び第２ウェル領域２２とが接する面積は、ゲート溝８の深さが深いほど大きい。更に、基板１の主面と平行な方向（図中ｘ軸方向）において、第１ウェル領域２１とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さが、第２ウェル領域２２とゲート溝８の側面に設けられたゲート絶縁膜６が接する面の長さよりも長い（図１ＩのＬｃｈ１、Ｌｃｈ２参照）。
【００７５】  第１ウェル領域２１、及びソース領域３の表面に接するように、ソース電極１５が形成されている。即ち、第１ウェル領域２１とソース領域３は同電位となる。第１ドリフト領域４１の端部（図中、右側の端部）には、Ｎ＋型のドレイン領域５が形成され、更に、該ドレイン領域５の表面に接するように、ドレイン電極１６が形成されている。なお、上述したように、図３Ａ、図３Ｂでは、層間絶縁膜１０、コンタクトホール１１（図１Ａ参照）の記載を省略している。
【００７６】［第２実施形態に係る半導体装置の製造方法］  次に、第２実施形態に係る半導体装置１０３の製造方法について説明する。まず、ノンドープの炭化珪素絶縁半導体基板（基板１）上にゲート溝８を形成するため、基板１上にマスク材（図示省略）を形成し、パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００７７】  パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
【００７８】  そして、マスク材をマスクにしてゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることができる。ゲート溝８を形成した後、マスクを除去する。例えば、マスク材をシリコン酸化膜の場合はフッ酸洗浄で除去する。その結果、図３Ｃに示すように、ゲート溝８が形成された基板１を得ることができる。
【００７９】  次に、基板１に第１ドリフト領域４１、及び第２ドリフト領域４２を形成する。斜めイオン注入でＮ型の不純物イオンを注入することにより、第１ドリフト領域４１と第２ドリフト領域４２を同時に形成することができる。
【００８０】  不純物イオンの注入濃度は、１×１０１４〜１×１０１８ｃｍ−３とするのがよい。注入エネルギーは、第１ドリフト領域４１と第２ドリフト領域４２の深さに応じて設定する。例えば、第１ドリフト領域４１の深さが１μｍの場合は、ＭｅＶ台でのＮ型不純物イオンの注入が必要となる。その結果、図３Ｄに示すように、基板１の上面に第１ドリフト領域４１、及び第２ドリフト領域４２が形成される。
【００８１】  その後、第１ドリフト領域４１の表面（第２の主面）からイオン注入によって、第１ウェル領域２１、第２ウェル領域２２、Ｎ型のソース領域３、及びＮ型のドレイン領域５を形成する。ソース領域３とドレイン領域５は同時形成する。この際、イオン注入領域をパターニングするために、第１ドリフト領域４１、及び第２ドリフト領域４２上にマスク材を形成する。
【００８２】  マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００８３】  次に、マスク材の上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
【００８４】  その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型の第１ウェル領域２１、Ｐ型の第２ウェル領域２２、及びＮ＋型のソース領域３を形成する。  Ｐ型不純物としては、アルミやボロン（ホウ素）を用いることができる。また、Ｎ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
【００８５】  第２ウェル領域２２を形成する際の注入エネルギーを、第１ウェル領域２１を形成する際の注入エネルギーより高く設定することにより、第１ウェル領域２１よりも深い位置に第２ウェル領域２２を形成できる。
【００８６】  また、前述したように、第２ウェル領域２２の横幅を、第１ウェル領域２１の横幅よりも狭くしていることにより、ウェル領域を形成する際の注入エネルギーを低くすることができる。
【００８７】  第１ウェル領域２１、及び第２ウェル領域２２の不純物濃度は、１×１０１６ｃｍ−３〜５×１０１８ｃｍ−３とするのがよい。イオン注入後、マスク材をフッ酸等を用いたエッチングによって除去する。図３Ｅは、第１ウェル領域２１、第２ウェル領域２２、ソース領域３、及びドレイン領域５を形成した状態の断面図を示している。
【００８８】  また、上記の方法で形成されたソース領域３、及びドレイン領域５は、不純物濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３とするのがよい。更に、第１ウェル領域２１、第２ウェル領域２２は、不純物濃度を１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３とするのがよい。深さはゲート溝８より深いことが好ましい。  その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いるのがよい。
【００８９】  その後、前述した第１実施形態と同様の方法で、ゲート絶縁膜６、ゲート電極７を形成する。図３Ｆは、ゲート溝８内にゲート電極７を堆積した状態の断面図を示している。更に、層間絶縁膜１０、コンタクトホール１１、ソース電極１５、ドレイン電極１６を形成する。こうして、図３に示す第２実施形態に係る半導体装置１０３が完成する。
【００９０】［第２実施形態の動作説明］  次に、第２実施形態に係る半導体装置１０３の動作について説明する。図３Ａに示す構成の半導体装置１０３は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することで、トランジスタとして機能する。
【００９１】  即ち、ゲート電極７、ソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面にゲート絶縁膜６を介して接する第１ウェル領域２１、及び第２ウェル領域２２のチャンネルに反転層が形成されるため、半導体装置１０３は、オン状態となる。従って、ドレイン電極１６からソース電極１５へ電流が流れる。
【００９２】  具体的には、電子がソース電極１５からソース領域３に流れ、更に、該ソース領域３から第１ウェル領域２１、第２ウェル領域２２に形成されたチャンネルを経由して、第２ドリフト領域４２に流れる。更に、第１ドリフト領域４１からドレイン領域５を経由して、ドレイン電極１６に流れる。  この際、第２ウェル領域２２は、ゲート溝８の底部よりも深くまで形成されているので、チャンネル抵抗を低減できる。
【００９３】  一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、半導体装置１０３はオフ状態となる。従って、ドレイン電極１６からソース電極１５へ流れる電流が遮断される。半導体装置１０３のオフ時には、ドレイン電極１６とソース電極１５の間には、数百〜数千ボルトの高電圧が印加される。
【００９４】  この際、第２ウェル領域２２は、第１ウェル領域２１よりも横幅が狭いので、第２ウェル領域２２とドレイン領域５の距離は、第１ウェル領域２１とドレイン領域５の距離よりも長くなる。このため、第２ウェル領域２２に印可される電界は、第１ウェル領域２１に印可される電界よりも小さい。また、第２ウェル領域２２に形成される空乏層領域の幅は、第１ウェル領域２１に形成される空乏層領域の幅より狭く、パンチスルーが起こり難い。従って、第２ウェル領域２２の横幅を狭くても、耐圧の低下を回避できる。
【００９５】［第２実施形態の効果の説明］  第２実施形態に係る半導体装置１０３では、前述した第１実施形態と同様の効果を達成することができる。更に、半導体装置１０３のオン時に、Ｎ型の第２ドリフト領域４２とＰ型の第１ウェル領域２１の間のＰＮ接合による空乏層が広がる。第２ドリフト領域４２の一部に電子が流れない領域ができ、電子が流れる領域が狭くなって抵抗が大きくなる。しかし、第２ドリフト領域４２を、第１ドリフト領域４１よりも深くまで形成しているので、チャンネルを通過した後の電子の流路が広くなり抵抗が低減する。即ち、第２ドリフト領域４２を設けず、第１ドリフト領域４１のみとした場合と対比して、オン時の抵抗を低減できる。
【００９６】  また、ソース領域３は、ゲート溝８より深い位置まで形成され、第２ウェル領域２２よりも浅い位置まで形成されているので、ソース領域３からゲート溝８の底部で形成されるチャンネルまでの距離は、ソース領域３がゲート溝８より浅い場合に比べて短くなる。
【００９７】  以下、図３Ｇ、図３Ｈを参照して、詳細に説明する。図３Ｇは、ソース領域３がゲート溝８の底面よりも深く、第２ウェル領域２２の底面よりも浅い場合の断面図を示している。また、図３Ｈは、ソース領域３がゲート溝８の底部よりも浅い場合の断面図を示している。図中の符号２１ａは、第１ウェル領域２１がｘ軸方向でゲート溝８に重複する領域を示している。符号２２ａは、第２ウェル領域２２がｘ軸方向でゲート溝８に重複する領域を示している。
【００９８】  図３Ｇに示す構成では、図３Ｈに示す構成に対して、ソース領域３からゲート溝８の底部に形成されるチャンネル領域までの距離が短くなる。半導体装置の電流は、ソース領域３から、矢印Ｙ１に示すように、チャンネル、第２ドリフト領域４２、第１ドリフト領域４１、ドレイン領域５の順に流れる。これに対して、図３Ｈでは、矢印Ｙ２を経由している。従って、図３Ｇの構成とすることにより、チャンネル抵抗を低減できる。
【００９９】  ゲート溝８の下端部は、第２ウェル領域２２の底部よりも浅いので、ゲート溝８の下端部に接する第２ウェル領域２２にもチャンネル領域が形成される。従って、より一層チャンネル抵抗を低減することができる。  更に、炭化珪素基板において、ゲート絶縁膜が熱酸化で形成する場合は結晶面による熱酸化レードの違いで、現在、使用される基板ではゲート溝８の底部酸化膜が薄くなる。従って、ゲート溝８の底面を形成するトランジスタの閾値電圧が低く、ゲート溝８の底面では更なる低チャンネル抵抗を実現できる。
【０１００】［第２実施形態の第１変形例の説明］  次に、第２実施形態の第１変形例について説明する。半導体装置の構造は、図３Ａ〜図３Ｂと同様である。第１変形例では、図３Ａ〜図３Ｂに示した第２ウェル領域２２の不純物濃度が、第１ウェル領域２１の不純物濃度よりも低く設定されている点で、前述した第２実施形態と相違する。製造方法は、第２実施形態で示した製造方法と同様あるので製造方法の説明を省略する。
【０１０１】
第１変形例に係る半導体装置では、第２ウェル領域２２の不純物濃度が第１ウェル領域２１の不純物濃度よりも低いことにより、チャンネルをオンとするためのゲート電圧の閾値を低減でき、損失を低減することができる。
【０１０２】［第２実施形態の第２変形例の説明］  図４は、第２実施形態の第２変形例に係る半導体装置１０４の構成を示す斜視図である。前述した第２実施形態で示した図３Ａと対比して、ソース領域３の図中ｙ軸方向に向けて、該ソース領域３を貫通するようにソース溝１７が形成されている点で相違する。即ち、ソース溝１７は、ソース領域３において、第２の主面から第２の主面の垂直方向に延設され、第２の主面と平行で、ソース電極１５からドレイン電極１６に向く方向に対して直交する方向に、ソース領域３を貫通するように形成されている。
【０１０３】
ソース溝１７の下端部は、第２ウェル領域２２の下端部よりも浅い位置まで形成されている。ソース溝１７の内部には、Ｔｉ、Ｎｉ、Ｍｏ等のメタルを材料とするソース電極１５が形成されている。
第２変形例に係る半導体装置１０４の製造方法は、前述した図３Ａに示した半導体装置１０３と比べて、ソース溝１７、第１ウェル領域２１、第２ウェル領域２２、ソース領域３を形成する工程が相違する。以下、詳細に説明する。
【０１０４】  第２変形例では、第１ドリフト領域４１及び第２ドリフト領域４２の形成後に、前述したゲート溝８を形成する方法と同様の方法で、ソース溝１７を形成する。その後、ソース溝１７の側壁への斜めイオン注入により、第２ウェル領域２２を形成する。このときの注入角度をθ２とする。
【０１０５】  次に、第２ウェル領域２２を形成する方法と同様の方法で、ソース溝１７の側壁への斜めイオン注入で、第１ウェル領域２１を形成する。このときの注入角度をθ１とする。ここで、第１ウェル領域２１と第２ウェル領域２２の注入エネルギーを同一とし、注入角度は、θ１をθ２よりも大きくするのがよい。注入する不純物と不純物濃度は、前述した第２実施形態と同様である。
【０１０６】  この際、ウェル領域の表面（第２の主面）の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域は、第２ウェル領域２２と同時に形成する。第１ウェル領域２１の形成は、第２ウェル領域２２と同時に形成された領域以外の領域のみイオン注入で形成する。
【０１０７】  次に、ソース領域３を、ソース溝１７の側壁への斜めイオン注入で形成する。注入する不純物と不純物濃度は、前述した第１実施形態と同様である。
【０１０８】  第２変形例に係る半導体装置１０４では、ソース溝１７を設けることにより、第１ウェル領域２１、及び第２ウェル領域２２を、斜めイオン注入により形成することができる。従って、基板１の表面から垂直方向にイオン注入する場合と比較して、より深くまでウェル領域を形成することができる。従って、チャンネル幅を広げることができ、チャンネル抵抗を低減することができる。  また、ソース溝１７の内部に、Ｔｉ、Ｎｉ、Ｍｏ等のメタルのソース電極１５を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
【０１０９】  また、第１ウェル領域２１、及び第２ウェル領域２２を形成する際に、第２の主面の法線方向から見て、第１ウェル領域２１のうち、第２ウェル領域２２と重複する領域を、第２ウェル領域２２と同時に形成するので、低い注入エネルギーでウェル領域を形成することが可能となる。
【０１１０】  上述した各実施形態では、基板１として炭化珪素基板を用いる例について説明したが、本発明は、炭化珪素基板に限らず、ＧａＮ，ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等の、バンドギャップの広い半導体材料からなる基板を用いることができる。
【０１１１】  また、ゲート電極７の材料として、Ｎ型のポリシリコンを用いる例について説明したが、Ｐ型ポリシリコンでもよい。また、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等の他の半導体材料、メタル材料等の導電性を有する材料を用いても良い。
【０１１２】  ゲート絶縁膜６として、シリコン酸化膜を用いる例を示したが、シリコンの窒化膜でもよい。或いは、シリコン酸化膜とシリコン窒化膜の積層でもよい。シリコン窒化膜場合には、等方性エッチングの場合において１６０℃の熱燐酸による洗浄でエッチングすることができる。
【０１１３】  以上、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【符号の説明】
【０１１４】  １  基板  ３  ソース領域  ４  ドリフト領域  ５  ドレイン領域  ６  ゲート絶縁膜  ７  ゲート電極  ８  ゲート溝  １０  層間絶縁膜  １１  コンタクトホール  １５  ソース電極  １６  ドレイン電極  １７  ソース溝  ２１  第１ウェル領域  ２２  第２ウェル領域  ４１  第１ドリフト領域  ４２  第２ドリフト領域  ７１  ゲート配線  １０１、１０２、１０３、１０４  半導体装置
【図１Ａ】
0006962457.tif 000002
【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
0006962457.tif 000008
【図１Ｈ】
0006962457.tif 000009
【図１Ｉ】
0006962457.tif 000010
【図２】
0006962457.tif 000011
【図３Ａ】
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【図３Ｂ】
0006962457.tif 000013
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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