(57)【特許請求の範囲】
【請求項１】
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
を有し、
上記Ａｌx Ｇａ1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項２】
非動作時において、上記第２アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第２のアンドープＧａＮ層に形成される２次元正孔ガスの、上記第１ゲート電極の直下の部分における濃度をｐ1 、上記分極超接合領域における濃度をｐ2 としたとき、
ｐ1 ＞ｐ2 
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項３】
上記第２ゲート電極のゲート電圧が０［Ｖ］、ドレイン電圧が１．０［Ｖ］のときのドレイン電流が、上記第２ゲート電極のゲート電圧が５［Ｖ］のときのドレイン電流の１／１００以下である請求項１または２記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項４】
上記第１ゲート電極と上記第２ゲート電極とが互いに電気的に接続され、一体のゲート電極として動作する請求項１〜３のいずれか一項記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項５】
上記第１ゲート電極と上記ソース電極とが互いに電気的に接続され、上記第１ゲート電極がフィールドプレートとして作用する請求項１〜３のいずれか一項記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項６】
上記第１ゲート電極が上記ソース電極の電位に対して正の電位に固定されている請求項１〜３のいずれか一項記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項７】
上記第１ゲート電極、上記第２ゲート電極および上記ソース電極が互いに電気的に接続され、ダイオードの動作をする請求項１〜３のいずれか一項記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項８】
少なくとも一つのトランジスタを有し、
上記トランジスタは、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０＜ｚ＜１）およびその上の第２ゲート電極と、
を有し、
上記Ａｌx Ｇａ1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ノーマリーオフ型分極超接合ＧａＮ（窒化ガリウム）系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた電気機器に関する。
【背景技術】
【０００２】
従来、パワートランジスタとして分極超接合（Polarization Super Junction;ＰＳＪ）ＧａＮ系電界効果トランジスタ（ＦＥＴ）が知られている（特許文献１、２参照）。この分極超接合ＧａＮ系電界効果トランジスタは、アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層およびアンドープＧａＮ層が順次積層された構造を含む分極超接合領域を有する。この分極超接合ＧａＮ系電界効果トランジスタは、シリコン（Ｓｉ）系のパワートランジスタでは実現が難しい、高耐圧、高出力、高効率、高速動作が可能である。
【０００３】
なお、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ（High Electron Mobility Transistor)においては、ＡｌＧａＮ層上にアンドープＩｎＧａＮ層あるいはｐ型ＩｎＧａＮ層を設け、その上にゲート電極を設けた構造とすることでノーマリーオフ型とすることが知られている（非特許文献１、２参照）。また、ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成されたダイオードが知られている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５８２８４３５号公報
【特許文献２】特許第５６６９１１９号公報
【特許文献３】特許第６６７９０３６号公報
【非特許文献】
【０００５】
【非特許文献１】Mizutani et al.,“AlGaN/GaN HEMTs with thin InGaN cap layerfor normally-off operation”，IEEE Electron Device Letters, Vol.28, No.7,p.549,July(2007)
【非特許文献２】李旭、他、“ｐ−ＩｎＧａＮ  ｃａｐ層を用いたノーマリーオフ型ＡｌＧａＮ／ＧａＮ  ＨＥＭＴｓ”，信学技報（ＩＥＩＣＥ  technical report），２００８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタは、主として、非動作時（熱平衡状態）にゲート電極直下の部分も含めて、下層のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層に２次元電子ガス（２ＤＥＧ）が存在しているため、ゲート電圧Ｖg ＝０Ｖやオープン状態のときに、ソース電極とドレイン電極との間に電圧を印加したとき、ソース電極とドレイン電極との間に電流が流れる、所謂ノーマリーオン型のトランジスタであった。
【０００７】
一方、トランジスタには、制御信号（ゲート信号）喪失のときにトランジスタがオフ状態である、所謂フェールセーフ動作が求められることも多い。特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタでもノーマリーオフ型のものを得ることは可能であるが、Ａｌx Ｇａ1-x Ｎ層に溝を形成する必要があるなど、素子構造が複雑化する点で不利であった。
【０００８】
そこで、この発明が解決しようとする課題は、Ａｌx Ｇａ1-x Ｎ層に溝を形成するなど素子構造を複雑化させることなく容易にノーマリーオフ型トランジスタを実現することができるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた高性能の電気機器を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明は、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）およびその上の第２ゲート電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
【００１０】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいて、分極超接合領域は、ｐ型ＧａＮ層が第２アンドープＧａＮ層の全面に存在する場合は、ゲート電極コンタクト領域の部分を除いた部分の第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層およびｐ型ＧａＮ層からなり、ｐ型ＧａＮ層が第２アンドープＧａＮ層のソース電極側の片側部分にのみ存在する場合は、ｐ型ＧａＮ層が存在しない部分の第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２アンドープＧａＮ層からなる。分極超接合領域が前者のように第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層およびｐ型ＧａＮ層からなる場合、第１アンドープＧａＮ層の厚さ、Ａｌx Ｇａ1-x Ｎ層の厚さおよびＡｌ組成ｘ、第２アンドープＧａＮ層の厚さ、ｐ型ＧａＮ層の厚さおよび不純物濃度は、典型的には、特許文献２に準拠して選択される。また、分極超接合領域が後者のように第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２アンドープＧａＮ層からなる場合、第１アンドープＧａＮ層の厚さ、Ａｌx Ｇａ1-x Ｎ層の厚さおよびＡｌ組成ｘ、第２アンドープＧａＮ層の厚さは、典型的には、特許文献１に準拠して選択される。
【００１１】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、典型的には、非動作時において、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に形成される２次元正孔ガスの、第１ゲート電極の直下の部分における濃度をｐ1 、分極超接合領域における濃度をｐ2 としたとき、
ｐ1 ＞ｐ2 
である。
【００１２】
Ａｌx Ｇａ1-x Ｎ層は、典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層であってもよい。Ａｌx Ｇａ1-x Ｎ層は典型的にはアンドープである。必要に応じて、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ≦１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２アンドープＧａＮ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１アンドープＧａＮ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層は一般的には十分に薄くてよく、例えば０．５〜２ｎｍ程度で足りる。
【００１３】
典型的には、第２ゲート電極のゲート電圧が０［Ｖ］、ドレイン電圧が１．０［Ｖ］のときのドレイン電流が、第２ゲート電極のゲート電圧が５［Ｖ］のときのドレイン電流（定格電流）の１／１００以下である。
【００１４】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの各端子は用途に応じて接続することができる。例えば、第１ゲート電極と第２ゲート電極とを互いに電気的に接続することにより、一体のゲート電極として動作させることができる。また、第１ゲート電極とソース電極とを互いに電気的に接続することにより、第１ゲート電極をフィールドプレートとして作用させることができる。また、第１ゲート電極をソース電極の電位に対して正の電位に固定してもよい。また、第１ゲート電極、第２ゲート電極およびソース電極を互いに電気的に接続することにより、ダイオードの動作をさせることができる。
【００１５】
ｐ型Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎz Ｇａ1-z Ｎ層は、基本的にはどのような方法によって形成してもよいが、スパッタリング法によれば簡便に形成することができる。
【００１６】
また、この発明は、
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続された第１ゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上の、上記第２アンドープＧａＮ層の上記ソース電極側の端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）およびその上の第２ゲート電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在し、
非動作時において、上記第１アンドープＧａＮ層と上記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における上記第１のアンドープＧａＮ層に形成される２次元電子ガスの、上記第２ゲート電極の直下の部分における濃度をｎ0 、上記第１ゲート電極の直下の部分における濃度をｎ1 、分極超接合領域における濃度をｎ2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をｎ3 としたとき、
ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 
であるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
【００１７】
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
【００１８】
この電気機器の発明においては、上記以外のことについては、その性質に反しない限り、上記のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの発明に関連して説明したことが成立する。
【発明の効果】
【００１９】
この発明によれば、Ａｌx Ｇａ1-x Ｎ層に溝を形成するなど素子構造を複雑化させることなく、非動作時（熱平衡時）において第２ゲート電極の直下の部分に２次元電子ガスが実質的に存在しないノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを容易に実現することができ、このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いて高性能の電子機器を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。
【図２】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの各領域のエネルギーバンド図を示す略線図である。
【図３】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズムを説明するための断面図である。
【図４】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン−ソース間に逆バイアスを印加し、ゲート−ソース間に０Ｖを印加した時の電界分布を示す略線図である。
【図５】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン−ソース間に逆バイアスを印加し、ゲート−ソース間に０Ｖを印加した時の電位分布を示す略線図である。
【図６】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。
【図７】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。
【図８】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。
【図９】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法を説明するための断面図である。
【図１０】実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの静特性を測定するために用いた測定回路を示す回路図である。
【図１１】実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン電流−ドレイン電圧特性を示す略線図である。
【図１２】実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのドレイン電流−ゲート電圧特性を示す略線図である。
【図１３】図１２に示すドレイン電流−ゲート電圧特性のドレイン電流を対数表示した略線図である。
【図１４】実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのオフ状態の耐圧特性を示す略線図である。
【図１５】実施例によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの各領域の２次元電子ガス濃度および２次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。
【図１６】図１５に示すホール素子の電極配置を示す平面図である。
【図１７】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの端子の接続方法を示す回路図である。
【図１８】この発明の第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。
【発明を実施するための形態】
【００２１】
以下、発明を実施するための形態（以下、実施の形態という。）について説明する。
〈第１の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
【００２２】
図１に示すように、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、基板１０上に、バッファ層（図示せず）を介して、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が順次積層されている。基板１０は、好適には、ＧａＮ系半導体がＣ面成長する基板、例えば、Ｃ面サファイア基板、Ｓｉ基板、ＳｉＣ基板などである。バッファ層は、例えば、多結晶あるいは非晶質のＧａＮやＡｌＮやＡｌＧａＮ、さらにはＡｌＧａＮ／ＧａＮ超格子などからなる。Ａｌx Ｇａ1-x Ｎ層１２は典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層であってもよい。アンドープＧａＮ層１３は島状の形状を有し、その周囲にはＡｌx Ｇａ1-x Ｎ層１２が露出している。図１においては、Ａｌx Ｇａ1-x Ｎ層１２の上部もアンドープＧａＮ層１３と同じ島状の形状を有し、その他の部分のＡｌx Ｇａ1-x Ｎ層１２の厚さが島状の部分のＡｌx Ｇａ1-x Ｎ層１２の厚さより小さい場合が示されているが、Ａｌx Ｇａ1-x Ｎ層１２の上部が島状の形状を有しておらず、Ａｌx Ｇａ1-x Ｎ層１２の厚さが均一であってもよい。アンドープＧａＮ層１３上には全面にｐ型ＧａＮ層１４が積層されている。ｐ型ＧａＮ層１４のうちの後述のドレイン電極１８側の片側部分の厚さは後述のソース電極１７側の片側部分の厚さに比べて小さくなっている。ｐ型ＧａＮ層１４のこの厚さが小さい部分は分極超接合領域（ＰＳＪ領域）に対応する。厚さが大きい部分のｐ型ＧａＮ層１４上にはｐ型Ｉｎy Ｇａ1-y Ｎ層１５が積層されている。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５は厚さが大きい部分のｐ型ＧａＮ層１４の全面に積層されていてもよいが、ここでは、厚さが大きい部分のｐ型ＧａＮ層１４のドレイン電極１８側の一部を除いた部分にのみ形成されている場合が図示されている。ｐ型ＧａＮ層１４にはｐ型不純物としてマグネシウム（Ｍｇ）がドープされ、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５には同じくＭｇがドープされている。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙは一般的には０＜ｙ＜１である。より詳細には、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｙは典型的には０．２０以下に選ばれる。Ｉｎ組成ｙおよび厚さｔは典型的には概ねｙ×ｔ≦０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｙ＝０．１０の場合には概ねｔ＝１０ｎｍあるいはそれ以下に選ばれる。
【００２３】
ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６が設けられている。ゲート電極１６はｐ型Ｉｎy Ｇａ1-y Ｎ層１５にオーミックコンタクトさせるため、仕事関数が大きい金属、例えば典型的にはニッケル（Ｎｉ）により形成される。ゲート電極１６は、Ｎｉ膜上に他の金属膜を積層した積層膜からなるものであってもよい。また、Ａｌx Ｇａ1-x Ｎ層１２上に、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５からなる島状の積層構造に関してｐ型Ｉｎy Ｇａ1-y Ｎ層１５側の部分にソース電極１７が、反対側の部分にドレイン電極１８がそれぞれ設けられている。ソース電極１７およびドレイン電極１８は、後述のとおり、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧにオーミックコンタクトすることができるように、仕事関数が小さい金属、典型的には例えばチタン（Ｔｉ）により構成される。ソース電極１７およびドレイン電極１８は、Ｔｉ膜の上にアルミニウム（Ａｌ）膜、ニッケル（Ｎｉ）膜、金（Ａｕ）膜などを積層した積層膜からなるものであってもよい。Ａｌx Ｇａ1-x Ｎ層１２上にはさらに、島状のＡｌx Ｇａ1-x Ｎ層１２の上部およびアンドープＧａＮ層１３のソース電極１７側の端部に近接してｐ型Ｉｎz Ｇａ1-z Ｎ層１９およびその上のゲート電極２０が設けられている。ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚはｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙと同一でも異なっていてもよい。ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚは一般的には０＜ｚ＜１である。より詳細には、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９のＩｎ組成ｚおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｚは典型的には０．２０以下に選ばれる。Ｉｎ組成ｚおよび厚さｔは典型的には概ねｚ×ｔ≦０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｚ＝０．１０の場合には概ねｔ＝１０ｎｍあるいはそれ以下に選ばれる。
【００２４】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型ＧａＮ層１４のうちの厚さが小さい部分、この部分の直下のアンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２よびアンドープＧａＮ層１１が分極超接合領域（真性分極超接合領域）を構成する。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５、厚さが大きい部分のｐ型ＧａＮ層１４およびこのｐ型ＧａＮ層１４の直下のアンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１はゲート電極コンタクト領域を構成する。
【００２５】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ピエゾ分極および自発分極により、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）に、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ２１が形成され、かつ、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ２２が形成されている。
【００２６】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）において、ゲート電極２０の直下の部分における２ＤＥＧ２２の濃度ｎ0 、ゲート電極１６の直下の部分における２ＤＥＧ２２の濃度ｎ1 、分極超接合領域における２ＤＥＧ２２の濃度ｎ2 、分極超接合領域とドレイン電極１８との間の部分における２ＤＥＧ２２の濃度ｎ3 に対し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 が成立する。ゲート電極２０とソース電極１７との間の部分における２ＤＥＧ２２の濃度もｎ3 である。図１においては、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 の大小関係を電子を示す○の大きさおよび密度で模式的に示している。この場合、ゲート電極２０の直下の部分における２ＤＥＧ２２の濃度ｎ0 は、２ＤＥＧ２２がほぼ空乏化していると言える程度に十分に低くなっている。このため、２ＤＥＧ２２からなる電子チャネルは、ゲート電極２０の直下の部分において途絶していると言える。典型的には、ｎ0 ＜（１／１０００）×ｎ3 である。一方、ゲート電極１６の直下の部分における２ＤＨＧ２１の濃度ｐ1 、分極超接合領域における２ＤＨＧ２１の濃度ｐ2 に対し、概ねｐ1 ＞ｐ2 が成立している。
【００２７】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの各領域における基板１０に垂直な方向のエネルギーバンド図を図２に示す。図２の左から順に、ゲート電極２０の直下の部分のエネルギーバンド図、ゲート電極１６の直下の部分のエネルギーバンド図、分極超接合領域の部分のエネルギーバンド図および分極超接合領域とドレイン電極１８との間の部分のエネルギーバンド図が示されている。これらのエネルギーバンド図は各部の２ＤＥＧ２２および２ＤＨＧ２１の相対的な濃度を示すための定性的なものである。図２において、縦軸は電子エネルギー、Ｅc は伝導帯の下端のエネルギー、Ｅv は価電子帯の上端のエネルギー、Ｅf はフェルミエネルギーを示す。図２に示すように、分極超接合領域とドレイン電極１８との間の部分においては、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に濃度ｎ3 の２ＤＥＧ２２が形成されている。また、分極超接合領域においては、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４による分極効果により伝導帯が引き上げられ、結果としてアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧ２２の濃度ｎ2 は濃度ｎ3 より低くなる。分極超接合領域においては、同じ効果により価電子帯が引き上げられ、結果としてアンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分における価電子帯に濃度ｐ2 の２ＤＨＧ２１が形成される。ゲート電極１６の部分においては、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５により伝導帯がさらに引き上げられ、結果としてアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧ２２の濃度ｎ1 は濃度ｎ2 より低くなる。ゲート電極１６の部分においては、同じ効果により価電子帯がさらに引き上げられ、結果としてアンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分における価電子帯に濃度ｐ2 より大きい濃度ｐ1 の２ＤＨＧ２１が形成される。ゲート電極２０の部分においては、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９による分極効果により、２ＤＥＧ２２の濃度ｎ0 は、この部分で２ＤＥＧ２２からなる電子チャネルが途絶されるように、少なくともｎ1 以下の極めて小さい濃度、実質的に０になっている。
【００２８】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの動作メカニズム］
図３に示すように、ソース電極１７、ゲート電極１６およびゲート電極２０を互いに結線し、これらのソース電極１７、ゲート電極１６およびゲート電極２０に対し、ドレイン電極１８に正電圧Ｖdgを印加する。この場合、ゲート電極１６とドレイン電極１８との間およびゲート電極２０とドレイン電極１８との間は逆バイアスとなって分極超接合領域の２ＤＨＧ２１の正孔はゲート電極１６から引き抜かれ、分極超接合領域の２ＤＥＧ２２の電子はドレイン電極１８から引き抜かれる。ゲート電極２０の直下の２ＤＥＧ２２の濃度ｎ0 は実質的に０であるので、ソース電極１７から２ＤＥＧ２２を介してドレイン電極１８に流れる電流はない。すなわち、ノーマリーオフとなっている。
【００２９】
この状態のノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの電界分布および電位分布をそれぞれ図４および図５に示す。図４に示すように、分極超接合領域においては、電界はほぼ一様である。このため、図５に示すように、分極超接合領域においては、電位はなだらかにドレイン電極１８側に向かって下降する。図４に示すように、分極超接合領域のドレイン電極１８側の端部では、濃度ｎ2 の２ＤＥＧ２２と濃度ｎ3 の２ＤＥＧ２２との接続点でピーク電界が発生するが、そのピーク電界が受け持つ電圧に比較して分極超接合領域本体が受け持つ電圧の方が遙かに大きい。すなわち、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが破壊に至る電圧は分極超接合領域本体が受け持つため、耐圧が非常に高くなる。従って、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは、ノーマリーオフを維持しつつ、高耐圧性を得ることができる。
【００３０】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
まず、図６に示すように、基板１０上に、例えば、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、バッファ層（図示せず）、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次エピタキシャル成長させる。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は例えば１１００℃程度である。基板１０としては、サファイア基板（例えば、Ｃ面サファイア基板）、Ｓｉ基板、ＳｉＣ基板などを用いることができる。バッファ層は、ＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子層などを用いることができる。バッファ層として例えばＧａＮ層を用いる場合には例えば５３０℃程度の低温で成長させる。ｐ型ＧａＮ層１４の成長の際のｐ型ドーパントとしてはビスシクロペンタジエニルマグネシウム（Ｃｐ2 Ｍｇ）を用い、ｐ型ＧａＮ層１４の成長の際のキャリアガスとしては水素（Ｈ2 ）および窒素（Ｎ2 ）を用いる。
【００３１】
次に、ｐ型ＧａＮ層１４上に素子形成領域に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４、アンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１をアンドープＧａＮ層１１の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングすることにより素子分離を行う。この後、マスクを除去する。このパターニングは反応性イオンエッチング（ＲＩＥ）法などによるエッチングにより行うことができる。
【００３２】
次に、ｐ型ＧａＮ層１４上に、図１に示すｐ型ＧａＮ層１４の平面形状に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびＡｌx Ｇａ1-x Ｎ層１２をＡｌx Ｇａ1-x Ｎ層１２の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングする。このパターニングはＲＩＥ法などによるエッチングにより行うことができる。この後、マスクを除去する。
【００３３】
次に、分極超接合領域以外の領域の表面にレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型ＧａＮ層１４を厚さ方向の途中の深さまでエッチングして薄化した。このエッチングはＲＩＥ法などにより行うことができる。この後、マスクを除去する。この状態を図７に示す。
【００３４】
次に、図８に示すように、例えば、ＭＯＣＶＤ法やスパッタリング法などにより全面にｐ型Ｉｎy Ｇａ1-y Ｎ層１５を成長させる。
【００３５】
次に、図９に示すように、例えば、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をパターニングすることによりｐ型ＧａＮ層１４の厚い部分の上の部分および島状のアンドープＧａＮ層１３のソース電極１７側の端部に近接した部分を残す。このパターニングは、例えばＲＩＥ法やウェットエッチング法などによるエッチングにより行うことができる。島状のアンドープＧａＮ層１３のソース電極１７側の端部に近接した部分に残されたｐ型Ｉｎy Ｇａ1-y Ｎ層１５によりｐ型Ｉｎz Ｇａ1-z Ｎ層１９が形成される。すなわち、この場合、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９はｐ型Ｉｎy Ｇａ1-y Ｎ層１５により形成され、ｚ＝ｙである。
【００３６】
この後、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８を形成した後、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６を形成するとともに、Ａｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上にゲート電極２０を形成する。
【００３７】
以上により、図１に示す目的とするノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが製造される。
【００３８】
（実施例）
ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを作製し、様々な評価を行った。
【００３９】
すなわち、まず、基板１０としてＣ面サファイア基板を用い、その上に、ＭＯＣＶＤ法により、厚さ３０ｎｍのＧａＮ低温バッファ層、厚さ３０００ｎｍのアンドープＧａＮ層１１、厚さ３０ｎｍでｘ＝０．２１のＡｌx Ｇａ1-x Ｎ層１２、厚さ５０ｎｍのアンドープＧａＮ層１３および厚さ４０ｎｍでＭｇ濃度［Ｍｇ］＝５×１０19ｃｍ-3のｐ型ＧａＮ層１４を順次エピタキシャル成長させた。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は１１００℃とした。成長時のキャリアガスとしてはＮ2 ガスおよびＨ2 ガスを用いた。
【００４０】
次に、素子分離領域におけるｐ型ＧａＮ層１４の表面をマスクし、素子分離を行うためのエッチングを、塩素（Ｃｌ）系ガスによるＩＣＰ（誘導結合プラズマ）−ＲＩＥによりアンドープＧａＮ層１１の上部がエッチングされるまで行った。
【００４１】
次に、ゲート電極コンタクト領域および分極超接合領域に対応する部分のｐ型ＧａＮ層１４の表面をマスクしてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびＡｌx Ｇａ1-x Ｎ層１２をＡｌx Ｇａ1-x Ｎ層１２の残りの厚さが１５ｎｍとなるまで順次エッチングした。
【００４２】
次に、分極超接合領域以外の領域の表面をマスクしてエッチングすることにより、分極超接合領域のｐ型ＧａＮ層１４を薄化した。
【００４３】
次に、ＭＯＣＶＤ法により、厚さ５ｎｍでｘ＝０．１８、［Ｍｇ］＝１×１０20ｃｍ-3のｐ型Ｉｎy Ｇａ1-y Ｎ層１５をエピタキシャル成長させた。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度は９５０℃とした。成長時のキャリアガスとしては１００％Ｎ2 を用いた。
【００４４】
次に、ゲート電極１６およびゲート電極２０を形成する部分のｐ型Ｉｎy Ｇａ1-y Ｎ層１５の表面をマスクしてｐ型Ｉｎy Ｇａ1-y Ｎ層１５をＣｌ系ガスによるＩＣＰ−ＲＩＥによりエッチングし、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５をゲート電極１６およびゲート電極２０を形成する部分にのみ残した。
【００４５】
次に、ソース電極１７およびドレイン電極１８を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜を形成してソース電極１７およびドレイン電極１８を形成した後、Ｎ2 中、８００℃、６０秒間のオーミックアロイ処理を行った。
【００４６】
次に、ゲート電極１６およびゲート電極２０を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ｐ型ＧａＮ層１４上のｐ型Ｉｎy Ｇａ1-y Ｎ層１５およびＡｌx Ｇａ1-x Ｎ層１２上の、アンドープＧａＮ層１３のソース電極１７側の端部に近接したｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に真空蒸着法によりＴｉ／Ｎｉ／Ａｕ積層膜を形成してそれぞれゲート電極１６およびゲート電極２０を形成した後、Ｎ2 中、５００℃、１００秒間の急速熱処理（Rapid Thermal Annealing;ＲＴＡ）を行い、オーミックアロイ処理を行った。この場合、ｐ型Ｉｎz Ｇａ1-z Ｎ層１９はｐ型Ｉｎy Ｇａ1-y Ｎ層１５により形成されている。
【００４７】
以上のようにしてノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを作製した。このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴのＰＳＪ長は１５μｍ、ゲート電極１６のゲート長は５μｍ、ゲート幅は１００ｍｍ、ゲート電極２０のゲート長は５μｍ、ゲート幅は１００ｍｍ、分極超接合領域のドレイン電極１８側の端部とドレイン電極１８との間の距離は３μｍ、ゲート電極２０の直下のＡｌx Ｇａ1-x Ｎ層１２の厚さは約１５ｎｍである。
【００４８】
こうして作製したノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの電気特性を調べるために、図１０に示すように結線して測定回路を形成し、ゲート電極１６とゲート電極２０とを共通にした３端子素子として静特性を測定した。
【００４９】
（ドレイン電流（Ｉd ）−ドレイン電圧（Ｖd ）特性）
ゲート電圧Ｖg をパラメータとしたＩd −Ｖd 特性の測定結果を図１１に示す。図１１に示すように、Ｖg ＝０ではＩd はほぼ０［Ａ］であった。
【００５０】
（ドレイン電流（Ｉd ）−ゲート電圧（Ｖg ）特性）
Ｖd ＝１．０［Ｖ］と設定したときのＩd −Ｖg 特性の測定結果を図１２に示す。図１２に示すように、Ｉd はＶg ＝０［Ｖ］過ぎから立ち上がっている。図１３は図１２に示すＩd −Ｖg 特性に対し、Ｉd を対数表示（Ｌｏｇ）にして分解能を高めたものであり、Ｖg ＝０［Ｖ］過ぎからのＩd の立ち上がりがより明確に示されている。閾値電圧Ｖthの定義をドレイン電流Ｉd がＦＥＴの定格ドレイン電流（本ＦＥＴの場合、Ｖd ＝１［Ｖ］、Ｖg ＝５［Ｖ］で、Ｉd 〜２．５［Ａ］）の１／１００程度（２．５×１０-2［Ａ］）のときのＶg と定義すると、Ｖthは約０．７［Ｖ］である。すなわち、ノーマリーオフが実現されていることが分かる。なお、Ｖthを、ドレイン電流Ｉd が最大定格ドレイン電流の１／１００であるときのＶg としたのは、ノーマリーオフ型ＦＥＴとしてゲート信号喪失時に回路系を実質的に保護できる範囲であるからである。
【００５１】
（オフ耐圧特性）
Ｖg ＝−８［Ｖ］に設定してノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをオフ状態としたとき、Ｖd に対してＩd を測定した結果を図１４に示す。図１４の縦軸は対数軸である。図１４に示すように、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴでは、Ｖd 〜１．５［ｋＶ］においてＩd 〜３０［μＡ］であり、非常に高い耐圧が得られていることが分かる。
【００５２】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおける各領域の２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度を測定し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が成立することを実証した結果について説明する。各領域の２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度を測定するためのホール（Hall）素子を作製した。具体的には、ｎ0 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ0 の部分と同じ層構造を有する図１５Ａに示すホール素子Ｈ1 を作製した。ｎ1 およびｐ1 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ1 および２ＤＨＧ２１の濃度ｐ1 の部分と同じ層構造を有する図１５Ｂに示すホール素子Ｈ2 を作製した。ｎ2 およびｐ2 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ2 および２ＤＨＧ２１の濃度ｐ2 の部分と同じ層構造を有する図１５Ｃに示すホール素子Ｈ3 を作製した。ｎ3 の測定のために、図１に示す２ＤＥＧ２２の濃度ｎ3 の部分と同じ層構造を有する図１５Ｄに示すホール素子Ｈ4 を作製した。図１６Ａはホール素子Ｈ1 、Ｈ4 の電極配置を示し、図１６Ｂはホール素子Ｈ2 、Ｈ3 の電極配置を示す。図１５ＡおよびＤは図１６Ａの一点鎖線に沿っての断面図である。図１５ＢおよびＣは図１６Ｂの一点鎖線に沿っての断面図である。これらのホール素子Ｈ1 〜Ｈ4 の大きさは約４×４ｍｍ2 である。図１６Ａに示すように、ホール素子Ｈ1 、Ｈ4 においては、２ＤＥＧ２２の濃度を測定するためにＡｌx Ｇａ1-x Ｎ層１２上に四つの電極Ｅ1 〜Ｅ4 が設けられている。図１６Ｂに示すように、ホール素子Ｈ2 、Ｈ3 においては、２ＤＥＧ２２の濃度を測定するためにＡｌx Ｇａ1-x Ｎ層１２上に電極Ｅ1 〜Ｅ4 が設けられていることに加え、２ＤＨＧ２１の濃度を測定するためにｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に四つの電極Ｅ11〜Ｅ14が設けられている。これらのホール素子Ｈ1 〜Ｈ4 はノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの作製に用いたものと同じプロセスで作製した。
【００５３】
ホール素子Ｈ1 による濃度ｎ0 、電子の移動度μe および抵抗Ｒの測定結果を表１に示す。
【表１】
0006941904.tif 000002
【００５４】
ホール素子Ｈ2 による濃度ｎ1 、電子の移動度μe および抵抗Ｒの測定結果を表２に示す。
【表２】
0006941904.tif 000003
【００５５】
ホール素子Ｈ2 による濃度ｐ1 、正孔の移動度μp および抵抗Ｒの測定結果を表３に示す。
【表３】
0006941904.tif 000004
【００５６】
ホール素子Ｈ3 による濃度ｎ2 、電子の移動度μe および抵抗Ｒの測定結果を表４に示す。
【表４】
0006941904.tif 000005
【００５７】
ホール素子Ｈ3 による濃度ｐ2 、正孔の移動度μp および抵抗Ｒの測定結果を表５に示す。
【表５】
0006941904.tif 000006
【００５８】
ホール素子Ｈ4 による濃度ｎ3 、電子の移動度μe および抵抗Ｒの測定結果を表６に示す。
【表６】
0006941904.tif 000007
【００５９】
表１〜６より、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が確かに成立していることが分かる。
【００６０】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの使用形態］
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは、ＡＮＤで動作する２ゲートトランジスタである。ゲート電極１６およびゲート電極２０の両者がオンの場合、ドレイン電流が流れる。ゲート電極１６およびゲート電極２０のいずれかがオフの場合はドレイン電流は流れない。ところが、ゲート電極１６がノーマリーオンであるので、ゲート電極２０によってノーマリーオフ型トランジスタとして動作させることができる。この場合、３種類の接続方法が考えられる。
【００６１】
図１７Ａはゲート電極１６とゲート電極２０とを接続して３端子トランジスタとして動作させる場合である。ただし、図１７Ａにおいては、ゲート電極１６をＧ１、ゲート電極２０をＧ０、ソース電極１７をＳ、ドレイン電極１８をＤと示してある（以下同様）。
【００６２】
図１７Ｂはゲート電極１６をソース電極１７と接続して、内部カスコード的な動作をさせる場合である。
【００６３】
図１７Ｃは変形カスコードとして、ゲート電極１６にソース電極１７に対して正のバイアス電圧を印加するものである。
【００６４】
図１７Ａ〜Ｃに示す接続方法は、ロジック的にはいずれも同じであるが、スイッチング時の過渡的な特性は異なっている可能性がある。従って、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴをどのような回路に応用するかによって使い分けることができる。
【００６５】
図１７Ｄはソース電極１７と二つのゲート電極１６およびゲート電極２０とを接続したもので、ダイオードとして動作させることができる。
【００６６】
以上のように、この第１の実施の形態によれば、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の積層構造に加えて、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のゲート電極１６とＡｌx Ｇａ1-x Ｎ層１２上のｐ型Ｉｎz Ｇａ1-z Ｎ層１９上のゲート電極２０とを有し、２ＤＥＧ２２の濃度および２ＤＨＧ２１の濃度に関し、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 およびｐ1 ＞ｐ2 が成立していることにより、Ａｌx Ｇａ1-x Ｎ層１２に溝を形成するなどの複雑な素子構造を用いることなく、非動作時（熱平衡時）にゲート電極２０の直下の部分に２ＤＥＧ２２が実質的に存在しないノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを容易に実現することができる。また、このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは各端子の接続方法の選択により様々な特性を有するトランジスタとして用いることができ、あるいはダイオードとして用いることができる。
【００６７】
〈第２の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
【００６８】
図１８に示すように、第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、特許文献１と同様に、分極超接合領域にｐ型ＧａＮ層１４が存在しないことが第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと異なる。その他のことは第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
【００６９】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、分極超接合領域におけるアンドープＧａＮ層１３上に最終的にｐ型ＧａＮ層１４を形成しないことを除いて、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。
【００７０】
この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【００７１】
以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００７２】
例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
【符号の説明】
【００７３】
１０…基板、１１…アンドープＧａＮ層、１２…Ａｌx Ｇａ1-x Ｎ層、１３…アンドープＧａＮ層、１４…ｐ型ＧａＮ層、１５…ｐ型Ｉｎy Ｇａ1-y Ｎ層、１６…ゲート電極、１７…ソース電極、１８…ドレイン電極、１９…ｐ型Ｉｎz Ｇａ1-z Ｎ層、２０…ゲート電極、２１…２ＤＨＧ、２２…２ＤＥＧ
【要約】
【課題】容易に実現できるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、順次積層されたアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、島状のアンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を有し、最上層にゲート電極１６、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８、Ａｌx Ｇａ1-x Ｎ層１２上に、アンドープＧａＮ層１３の一端部に近接したｐ型Ｉｎz Ｇａ1-z Ｎ層１９およびゲート電極２０をそれぞれ有する。非動作時にアンドープＧａＮ層１１／Ａｌx Ｇａ1-x Ｎ層１２ヘテロ界面に形成される２ＤＥＧ２２の、ゲート電極２０の直下の部分の濃度をｎ0 、ゲート電極１６の直下の部分の濃度をｎ1 、分極超接合領域の濃度をｎ2 、分極超接合領域とドレイン電極１８との間の部分の濃度をｎ3 としたとき、ｎ0 ≦ｎ1 ＜ｎ2 ＜ｎ3 である。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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