(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板の下面にオーミック接触するドレイン電極と、
前記半導体基板の上面に形成される第１の導電型のドリフト層と、
前記ドリフト層の表層に部分的に形成される、第２の導電型のウェル層と、
前記ウェル層の表層に部分的に形成され、かつ、前記ドリフト層よりも高い不純物濃度を有する第１の導電型のソース層と、
前記ウェル層の表層に部分的に形成され、かつ、前記ウェル層よりも高い不純物濃度を有する第２の導電型の第１の不純物層と、
前記ウェル層が形成されていない前記ドリフト層の表層と、前記ウェル層と、前記ソース層と、前記第１の不純物層とに接触して形成されるソース電極とを備え、
前記ソース電極が、前記ドリフト層とショットキー接触する界面をショットキー界面とし、
前記第１の不純物層は、前記ショットキー界面との間に前記ウェル層を挟んで形成され、
前記第１の不純物層は、前記ソース層よりも前記ショットキー界面に近い前記ウェル層の表層と、前記ソース層よりも前記ショットキー界面から遠い前記ウェル層の内部とに形成され、
前記第１の不純物層の下面は、前記ショットキー界面よりも下方に位置する、
半導体装置。
【請求項２】
前記第１の不純物層は、前記ソース層よりも前記ショットキー界面に近い前記ウェル層の表層から、前記ソース層の下方、さらに、前記ソース層よりも前記ショットキー界面から遠い前記ウェル層の内部にまで形成される、
請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物層は、前記ソース層よりも前記ショットキー界面から遠い前記ウェル層の表層を含む領域に形成される、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の不純物層の濃度ピークのうちの少なくとも１つの深さは、前記ソース層のすべての濃度ピークの深さよりも深い、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の不純物層の濃度ピークにおける不純物濃度が、前記ドリフト層と前記ソース層とに挟まれた前記ウェル層の表層における不純物濃度の１０倍以上である、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第１の不純物層の濃度ピークにおける不純物濃度が、前記ドリフト層と前記ソース層とに挟まれた前記ウェル層の表層における不純物濃度の１００倍以上である、
請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
【請求項７】
平面視において、少なくとも、前記ショットキー界面および前記第１の不純物層に重なる位置で、かつ、前記ドリフト層の上面から前記ウェル層の下方に至って形成される、前記ドリフト層よりも高い不純物濃度を有する第１の導電型の第２の不純物層をさらに備える、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記第２の不純物層は、平面視において、前記ウェル層の下方全面に形成される、
請求項７に記載の半導体装置。
【請求項９】
第１の導電型のドリフト層と、
前記ドリフト層の表層に部分的に形成される、第２の導電型の第１のウェル層と、
前記ドリフト層の表層に部分的に形成される、第２の導電型の第２のウェル層と、
前記第２のウェル層の表層に部分的に形成され、かつ、前記ドリフト層よりも高い不純物濃度を有する第１の導電型のソース層と、
前記第１のウェル層の表層に部分的に形成され、かつ、前記第１のウェル層よりも高い不純物濃度を有する第２の導電型の第１の不純物層と、
前記第２のウェル層の表層に部分的に形成され、かつ、前記第２のウェル層よりも高い不純物濃度を有する第２の導電型の第２の不純物層と、
前記第１のウェル層および前記第２のウェル層が形成されていない前記ドリフト層の表層と、前記第１のウェル層と、前記第２のウェル層と、前記ソース層と、前記第１の不純物層と、前記第２の不純物層とに接触して形成されるソース電極とを備え、
前記ソース電極が、前記ドリフト層とショットキー接触する界面をショットキー界面とし、
前記第１の不純物層は、前記ショットキー界面との間に前記第１のウェル層を挟んで形成され、
前記第２の不純物層は、前記ショットキー界面との間に前記第２のウェル層を挟んで形成され、
前記第２の不純物層は、前記ソース層よりも前記ショットキー界面に近い前記第２のウェル層の表層に形成され、
前記第１の不純物層の前記ショットキー界面から遠い側の側端部は、前記第２の不純物層の前記ショットキー界面から遠い側の側端部よりも、前記ショットキー界面から遠い位置に形成され、
前記第１の不純物層の下面および前記第２の不純物層の下面は、前記ショットキー界面よりも下方に位置する、
半導体装置。
【請求項１０】
前記ドリフト層の上面にトレンチが形成され、
前記第１の不純物層が、前記トレンチの側壁または底部に形成され、
前記ソース電極が、前記第１の不純物層の上面または側面と接触して形成される、
請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記ショットキー界面は、平面視において第１の方向に延びて形成され、
前記第１の不純物層も、平面視において前記第１の方向に延びて形成される、
請求項１から請求項１０のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、たとえば、炭化珪素（ＳｉＣ）を用いる半導体装置に関連するものである。
【背景技術】
【０００２】
従来から、炭化珪素（ＳｉＣ）を用いる金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）などの炭化珪素半導体装置において、還流電流がボディダイオードに流れることによるバイポーラ劣化を回避するために、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ、すなわち、ＳＢＤ）を内蔵する方法がある（たとえば、特許文献１を参照）。【０００３】
また、チップ面積を縮小するためにトレンチを形成し、当該トレンチの底部にＳＢＤを形成する技術が提案されている（たとえば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５８１５８８２号公報
【特許文献２】特開２０１５−１８５７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置には、大きな還流電流が流れ込んできた際にも、一定時間破壊されないことが求められる。この、一定時間破壊されないための耐量をＩ２ｔ耐量と呼ぶ。【０００６】
一方で、ＳＢＤを内蔵するＭＯＳＦＥＴにおいて、上記のバイポーラ劣化を回避するためには、高いユニポーラ通電能力が求められる。【０００７】
特許文献１または特許文献２に開示された半導体装置では、還流電流に対するユニポーラ通電能力とＩ２ｔ耐量とを両立することができないという問題がある。【０００８】
一般的に、ＳＢＤを内蔵するＭＯＳＦＥＴにおけるボディダイオードを通電しにくくした場合、ユニポーラ通電能力は向上する。しかしながら、Ｉ２ｔ耐量は低下してしまう。【０００９】
一方で、ＳＢＤを内蔵するＭＯＳＦＥＴにおけるボディダイオードを通電しやすくした場合、Ｉ２ｔ耐量は向上する。しかしながら、ユニポーラ通電能力は低下してしまう。【００１０】
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持するための技術を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体基板と、前記半導体基板の下面にオーミック接触するドレイン電極と、前記半導体基板の上面に形成される第１の導電型のドリフト層と、前記ドリフト層の表層に部分的に形成される、第２の導電型のウェル層と、前記ウェル層の表層に部分的に形成され、かつ、前記ドリフト層よりも高い不純物濃度を有する第１の導電型のソース層と、前記ウェル層の表層に部分的に形成され、かつ、前記ウェル層よりも高い不純物濃度を有する第２の導電型の第１の不純物層と、前記ウェル層が形成されていない前記ドリフト層の表層と、前記ウェル層と、前記ソース層と、前記第１の不純物層とに接触して形成されるソース電極とを備え、前記ソース電極が、前記ドリフト層とショットキー接触する界面をショットキー界面とし、前記第１の不純物層は、前記ショットキー界面との間に前記ウェル層を挟んで形成され、前記第１の不純物層は、前記ソース層よりも前記ショットキー界面に近い前記ウェル層の表層と、前記ソース層よりも前記ショットキー界面から遠い前記ウェル層の内部とに形成され、前記第１の不純物層の下面は、前記ショットキー界面よりも下方に位置する。
【発明の効果】
【００１４】
本願明細書に開示される技術の第１の態様によれば、ソース電極から低抵抗で接続されるボディダイオード界面をショットキー界面から遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【００１７】
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に関連する、半導体装置５０００における活性セルの構成の例を概略的に示す断面図である。
【図２】実施の形態の半導体装置１００１における、活性セルの構成の例を概略的に示す断面図である。
【図３】実施の形態の半導体装置１００１Ａにおける、活性セルの他の構成の例を概略的に示す断面図である。
【図４】実施の形態の半導体装置１００１Ｂにおける、活性セルの他の構成の例を概略的に示す断面図である。
【図５】実施の形態の半導体装置１００１Ｃにおける、活性セルの他の構成の例を概略的に示す断面図である。
【図６】実施の形態の半導体装置１００１Ｄにおける、活性セルの他の構成の例を概略的に示す断面図である。
【図７】実施の形態の半導体装置２００１における、活性セルの構成の例を概略的に示す断面図である。
【図８】実施の形態の半導体装置２００１Ａにおける、活性セルの他の構成の例を概略的に示す断面図である。
【図９】実施の形態の半導体装置３００１における、活性セルの構成の例を概略的に示す断面図である。
【図１０】実施の形態において示された半導体装置の、活性セルの構成の例を概略的に示す平面図である。
【図１１】実施の形態の半導体装置４００１における、活性セルの構成の例を概略的に示す断面図である。
【図１２】実施の形態において示された半導体装置の、活性セルの構成の例を概略的に示す平面図である。
【発明を実施するための形態】
【００１９】
以下、添付される図面を参照しながら実施の形態について説明する。そして、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態の説明の後でもまとめて記述する。
【００２０】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
【００２１】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００２２】
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００２３】
また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体に加えて、および、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
【００２４】
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００２５】
また、以下に記載される説明では、半導体素子の材料が炭化珪素（ＳｉＣ）である場合が示されるが、その他のワイドバンドギャップ半導体である、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、酸化ガリウム、または、ダイヤモンドなどであっても、以下に記載される本実施の形態と同様の効果を生じさせる。
【００２６】
また、以下に記載される説明では、第１の伝導型をＮ型とし、第２の伝導型をＰ型とされるが、第１の伝導型をＰ型とし、第２の伝導型をＮ型としてもよい。
【００２７】
＜第１の実施の形態＞
以下、本実施の形態の半導体装置について説明する。説明の便宜上、まず、本実施の形態に関連する半導体装置５０００の構成を説明する。
【００２８】
＜半導体装置の構成について＞
図１は、本実施の形態に関連する、半導体装置５０００における活性セルの構成の例を概略的に示す断面図である。
【００２９】
図１に例が示されるように、半導体装置５０００の活性セルは、Ｎ型の半導体基板１０と、Ｎ型の半導体基板１０の上面に形成されるＮ型のドリフト層２０と、Ｎ型のドリフト層２０の表層において部分的に形成されるＰ型のウェル層３０と、Ｐ型のウェル層３０の表層において部分的に形成されるＮ型のソース層４０と、Ｐ型のウェル層３０の表層において部分的に形成されるＰ型のウェルコンタクト層３５と、少なくとも、Ｎ型のソース層４０とＮ型のドリフト層２０とに挟まれたＰ型のウェル層３０の上面に接触して形成されるゲート絶縁膜５０と、ゲート絶縁膜５０の上面に形成されるゲート電極６０と、ゲート電極６０を覆って形成される層間絶縁膜５５と、ゲート絶縁膜５０に覆われないＮ型のソース層４０の上面、および、ゲート絶縁膜５０に覆われないＰ型のウェルコンタクト層３５の上面の一部を覆って形成されるオーミック電極７０と、ゲート絶縁膜５０に覆われないＰ型のウェル層３０の上面の一部、および、ゲート絶縁膜５０に覆われないＮ型のドリフト層２０の上面を覆って形成されるショットキー電極７５と、層間絶縁膜５５、および、オーミック電極７０およびショットキー電極７５に覆われないＰ型のウェル層３０の上面の一部を覆って形成されるソース電極８０と、Ｎ型の半導体基板１０の下面に形成される裏面オーミック電極７１と、裏面オーミック電極７１の下面に形成されるドレイン電極８５とを備える。
【００３０】
ここで、ソース電極８０に接触するＮ型のドリフト層２０の上面近傍は、ショットキー領域２２に対応する。
【００３１】
次に、本実施の形態の、半導体装置１００１の構成を説明する。
【００３２】
図２は、本実施の形態の半導体装置１００１における、活性セルの構成の例を概略的に示す断面図である。
【００３３】
図２に例が示されるように、半導体装置１００１の活性セルは、Ｎ型の半導体基板１０１と、Ｎ型の半導体基板１０１の上面に形成されるＮ型のドリフト層１０２と、Ｎ型のドリフト層１０２の表層において部分的に形成されるＰ型のウェル層１０３と、Ｐ型のウェル層１０３の表層において部分的に形成されるＮ型のソース層１０５と、Ｐ型のウェル層１０３の表層において部分的に形成されるＰ型の低抵抗層１０７と、少なくとも、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面に接触して形成されるゲート絶縁膜１０８と、ゲート絶縁膜１０８の上面に形成されるゲート電極１０９と、ゲート電極１０９を覆って形成される層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７の上面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、Ｎ型の半導体基板１０１の下面に形成されるドレイン電極１１２とを備える。
【００３４】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【００３５】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【００３６】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７の上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【００３７】
Ｐ型の低抵抗層１０７は、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図２における左右方向）に隔てられている。また、Ｐ型の低抵抗層１０７は、Ｎ型のソース層１０５の一方の側方だけでなく、下方にも存在する。Ｐ型の低抵抗層１０７は、Ｎ型のソース層１０５の側面および下面に接触していてもよいし、離れていてもよい。また、Ｐ型の低抵抗層１０７の下面は、ショットキー界面１１５よりも下方に位置する。
【００３８】
１つのソースコンタクトホール１２０内において、ソース電極１１１は、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７と、Ｎ型のドリフト層１０２（ショットキー領域１１４）とに接触している。
【００３９】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【００４０】
ボディダイオード界面１０６は、Ｎ型のドリフト層１０２とＰ型のウェル層１０３の下面との界面であり、Ｐ型の低抵抗層１０７の下面がＰ型のウェル層１０３の下端に達している場合は、Ｎ型のドリフト層１０２とＰ型の低抵抗層１０７の下面との界面も含まれる。
【００４１】
チャネル領域１０４は、Ｐ型のウェル層１０３内における、ソース電極１１１に対してゲート電極１０９に正電圧が印加された場合にチャネルが形成される領域であり、ゲート絶縁膜１０８と接触する領域である。
【００４２】
Ｎ型の半導体基板１０１、Ｎ型のドリフト層１０２、Ｐ型のウェル層１０３、Ｎ型のソース層１０５、Ｐ型の低抵抗層１０７、ショットキー領域１１４、および、ＪＦＥＴ領域１１６の材料は、たとえば、炭化珪素（ＳｉＣ）である。
【００４３】
ゲート絶縁膜１０８および層間絶縁膜１１０の材料としては、たとえば、二酸化珪素（ＳｉＯ２）が用いられる。
【００４４】
ゲート電極１０９の材料としては、たとえば、ポリシリコンを用いることができる。また、ソース電極１１１およびドレイン電極１１２の材料としては、たとえば、ニッケル、チタン、アルミ、金、白金、銅、モリブデンまたはこれらの合金を用いることができる。
【００４５】
＜半導体装置の動作について＞
次に、本実施の形態の、半導体装置１００１の動作について説明する。
【００４６】
通常動作時にソース電極１１１から流れ込む還流電流は、ショットキー界面１１５を通ってドレイン電極１１２へと流れる。
【００４７】
一方で、非常時などに大きな還流電流、たとえば、１０００Ａ／ｃｍ２以上の還流電流がソース電極１１１から流れ込む場合は、還流電流はショットキー界面１１５を通る経路に加えて、ボディダイオードを通る経路、すなわち、Ｐ型の低抵抗層１０７とＰ型のウェル層１０３とボディダイオード界面１０６とを通る経路で、ドレイン電極１１２へと流れる。
【００４８】
以下、本実施の形態の半導体装置１００１の作用および効果について説明する。
【００４９】
ＳＢＤを内蔵するＭＯＳＦＥＴのＩ２ｔ耐量が向上するのは、大きな還流電流が半導体装置に流れた際に、ショットキー界面１１５を介するユニポーラ電流密度に対して、ボディダイオード界面１０６を介するバイポーラ電流密度が大きくなって、多くの少数キャリアがＰ型のウェル層１０３からＮ型のドリフト層１０２に注入されることによって大きな伝導度変調効果が発生し、半導体装置の抵抗が低くなった場合である。
【００５０】
したがって、上述のとおり、ソース電極１１１からボディダイオード界面１０６に至るまでの抵抗が小さいほど、または、ソース電極１１１から低抵抗で接続されるボディダイオード界面（以下、低抵抗ボディダイオード界面）がショットキー界面１１５から遠いほど、低抵抗ボディダイオード界面付近を通るユニポーラ電流が流れる経路の抵抗よりも、バイポーラ電流が流れる経路の抵抗が低くなる。そのため、バイポーラ電流密度が相対的に増加し、Ｉ２ｔ耐量が向上する。
【００５１】
たとえば、Ｐ型の低抵抗層１０７の濃度ピークにおける不純物濃度が、Ｎ型のドリフト層１０２とＮ型のソース層１０５とに挟まれたＰ型のウェル層１０３の表層（すなわち、チャネル領域１０４）における不純物濃度の１０倍以上、望ましくは、１００倍以上であれば、ソース電極１１１からボディダイオード界面１０６に至るまでの抵抗を十分に小さくすることができる。
【００５２】
本実施の形態において、図２に例が示されるように、Ｐ型の低抵抗層１０７がＮ型のソース層１０５の一方の側面だけでなく下面にも接触してまたは下面の下方に形成されることによって、低抵抗ボディダイオード界面をショットキー界面１１５から離れた位置に形成することができる。そのため、Ｉ２ｔ耐量を向上させることができる。
【００５３】
図３は、本実施の形態の半導体装置１００１Ａにおける、活性セルの他の構成の例を概略的に示す断面図である。
【００５４】
図３に例が示されるように、半導体装置１００１Ａの活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型のウェル層１０３の表層において部分的に形成されるＰ型の低抵抗層１０７Ａと、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７Ａの上面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、ドレイン電極１１２とを備える。
【００５５】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【００５６】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【００５７】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７Ａの上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【００５８】
Ｐ型の低抵抗層１０７Ａは、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図３における左右方向）に隔てられている。また、Ｐ型の低抵抗層１０７Ａは、図３に示される断面におけるＮ型のソース層１０５の双方の側方だけでなく、下方にも存在する。また、Ｐ型の低抵抗層１０７Ａの下面は、ショットキー界面１１５よりも下方に位置する。
【００５９】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【００６０】
図４は、本実施の形態の半導体装置１００１Ｂにおける、活性セルの他の構成の例を概略的に示す断面図である。
【００６１】
図４に例が示されるように、半導体装置１００１Ｂの活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型のウェル層１０３の表層において部分的に形成されるＰ型の低抵抗層１０７Ｂと、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７Ｂの上面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、ドレイン電極１１２とを備える。
【００６２】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【００６３】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【００６４】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７Ｂの上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【００６５】
Ｐ型の低抵抗層１０７Ｂは、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図４における左右方向）に隔てられている。また、Ｐ型の低抵抗層１０７Ｂは、図４に示される断面において、Ｎ型のソース層１０５の一方の側方（ショットキー界面１１５に近い側の側方）だけでなく、下方にも存在する。さらに、Ｐ型の低抵抗層１０７Ｂは、Ｎ型のソース層１０５の下方部分と同じ深さで、チャネル領域１０４の下方（すなわち、ショットキー界面１１５から遠ざかるＰ型のウェル層１０３の内部）にも延長して形成される。また、Ｐ型の低抵抗層１０７Ｂの下面は、ショットキー界面１１５よりも下方に位置する。
【００６６】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【００６７】
図３または図４に例が示されるように、ショットキー界面１１５から遠い位置にあるチャネル領域１０４の下方にＰ型の低抵抗層１０７ＡまたはＰ型の低抵抗層１０７Ｂを形成することによって低抵抗ボディダイオード界面を形成すれば、低抵抗ボディダイオード界面をショットキー界面１１５から離れた位置に形成することができる。そのため、Ｉ２ｔ耐量が向上する。
【００６８】
ただし、図３に例が示されるように、チャネル領域１０４までＰ型の低抵抗層１０７Ａを拡げて形成する場合、チャネル領域１０４までＰ型の低抵抗層を拡げない場合に比べて、ゲート−ソース間電圧のしきい値が増加する。そのため、必要に応じてＮ型のイオン注入を追加するなどしてしきい値を調整するとよい。
【００６９】
また、Ｎ型のソース層１０５の下方において、Ｐ型の低抵抗層が存在する領域とＰ型の低抵抗層が存在しない領域とが、たとえば紙面奥行き方向において混在していてもよい。すなわち、Ｎ型のソース層１０５の下方において、Ｐ型の低抵抗層が部分的に（たとえば、間欠的に）形成されていてもよい。
【００７０】
図５は、本実施の形態の半導体装置１００１Ｃにおける、活性セルの他の構成の例を概略的に示す断面図である。
【００７１】
図５に例が示されるように、半導体装置１００１Ｃの活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型のウェル層１０３の表層において部分的に形成されるＰ型の低抵抗層１０７Ｃと、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７Ｃの上面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、ドレイン電極１１２とを備える。
【００７２】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【００７３】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【００７４】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７Ｃの上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【００７５】
Ｐ型の低抵抗層１０７Ｃは、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図５における左右方向）に隔てられている。また、Ｐ型の低抵抗層１０７Ｃは、図５に示される断面において、Ｎ型のソース層１０５の双方の側方に存在する。なお、Ｐ型の低抵抗層１０７Ｃは、Ｎ型のソース層１０５の下方には形成されず、かつ、Ｎ型のソース層１０５に対して図５の紙面奥行き方向から回りこんで形成される。
【００７６】
ここで、Ｐ型の低抵抗層１０７Ｃは、ショットキー界面１１５に近い側および紙面奥行き側のＮ型のソース層１０５の側方に存在する必要は必ずしもなく、ショットキー界面１１５から遠い側に存在し、かつ、ソース電極１１１といずれかの箇所で接続されていればよい。
【００７７】
また、Ｐ型の低抵抗層１０７Ｃの下面は、ショットキー界面１１５よりも下方に位置する。
【００７８】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【００７９】
図６は、本実施の形態の半導体装置１００１Ｄにおける、活性セルの他の構成の例を概略的に示す断面図である。
【００８０】
図６に例が示されるように、半導体装置１００１Ｄの活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型のウェル層１０３の表層において部分的に形成されるＰ型の低抵抗層１０７Ｄと、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７Ｄの上面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、ドレイン電極１１２とを備える。
【００８１】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【００８２】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【００８３】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７Ｄの上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【００８４】
Ｐ型の低抵抗層１０７Ｄは、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図６における左右方向）に隔てられている。また、Ｐ型の低抵抗層１０７Ｄは、図６に示される断面において、Ｎ型のソース層１０５の双方の側方に存在する。また、Ｐ型の低抵抗層１０７Ｄは、チャネル領域１０４となるゲート絶縁膜１０８の直下においては、Ｐ型のウェル層１０３の上面近傍には形成されず、かつ、所定の深さよりも深い位置に形成される。なお、Ｐ型の低抵抗層１０７Ｄは、Ｎ型のソース層１０５の下方には形成されず、かつ、Ｎ型のソース層１０５に対して図６の紙面奥行き方向から回りこんで形成される。
【００８５】
ここで、Ｐ型の低抵抗層１０７Ｄは、ショットキー界面１１５に近い側および紙面奥行き側のＮ型のソース層１０５の側方に存在する必要は必ずしもなく、ショットキー界面１１５から遠い側に存在し、かつ、ソース電極１１１といずれかの箇所で接続されていればよい。
【００８６】
また、Ｐ型の低抵抗層１０７Ｄの下面は、ショットキー界面１１５よりも下方に位置する。
【００８７】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【００８８】
チャネル領域１０４の下方にＰ型の低抵抗層を形成する場合、必ずしもＮ型のソース層１０５の下方にもＰ型の低抵抗層を形成する必要はなく、たとえば、図５または図６に例が示されるように、紙面奥行き方向から、Ｐ型の低抵抗層１０７ＣまたはＰ型の低抵抗層１０７ＤをＮ型のソース層１０５に接続させてもよい。このような構成であっても、Ｉ２ｔ耐量を向上させることができる。
【００８９】
また、Ｐ型のウェル層１０３の下面とＰ型の低抵抗層１０７（ただし、Ｐ型の低抵抗層１０７Ａ、Ｐ型の低抵抗層１０７Ｂ、Ｐ型の低抵抗層１０７Ｃ、Ｐ型の低抵抗層１０７Ｄと代替可能である）の下面との間の距離が小さいほど、ソース電極１１１と低抵抗ボディダイオード界面との間の抵抗値は小さくなる。そのため、Ｉ２ｔ耐量が向上する。
【００９０】
したがって、Ｐ型の低抵抗層１０７（ただし、Ｐ型の低抵抗層１０７Ａ、Ｐ型の低抵抗層１０７Ｂ、Ｐ型の低抵抗層１０７Ｃ、Ｐ型の低抵抗層１０７Ｄと代替可能である）の下面は、Ｎ型のソース層１０５の下面よりも深い位置に形成されていることが望ましい。言い換えると、Ｐ型の低抵抗層１０７（ただし、Ｐ型の低抵抗層１０７Ａ、Ｐ型の低抵抗層１０７Ｂ、Ｐ型の低抵抗層１０７Ｃ、Ｐ型の低抵抗層１０７Ｄと代替可能である）の深さ方向の濃度ピークのうちの少なくとも１つの深さは、Ｎ型のソース層１０５のどの濃度ピークの深さよりも深い方が望ましい。
【００９１】
ＳＢＤを内蔵するＭＯＳＦＥＴの通常動作時には、バイポーラ劣化を防ぐため、還流電流に対してボディダイオードは動作させず、ショットキー界面にのみ電流を流すことが望ましい。この条件を満足しながら流すことができる最大の電流密度を、最大ユニポーラ電流密度と呼ぶことにする。また、最大ユニポーラ電流密度が高いことを、ユニポーラ通電能力が高いと表現することにする。
【００９２】
最大ユニポーラ電流密度は、ショットキー界面１１５からＮ型のドリフト層１０２を通って最も高抵抗で接続されるボディダイオード界面と、ショットキー界面１１５との間の抵抗値で決定される。
【００９３】
これは、ボディダイオード界面１０６に印加される電圧が、ユニポーラ電流がショットキー界面１１５からボディダイオード界面１０６に至るまでの電圧降下で決定され、ショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面が最もバイポーラ通電しやすいからである。
【００９４】
本実施の形態で形成されるＰ型の低抵抗層は、ショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値には影響を与えない。そのため、半導体装置は、Ｐ型の低抵抗層が形成されていない半導体装置と同等の最大ユニポーラ電流密度を有する。すなわち、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【００９５】
以上のとおり、半導体装置１００１Ｄは、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【００９６】
＜半導体装置の製造方法について＞
次に、本実施の形態の半導体装置１００１の製造方法を説明する。
【００９７】
まず、Ｎ型の半導体基板１０１と、Ｎ型の半導体基板１０１の上面にエピタキシャル結晶成長されたＮ型のドリフト層１０２とを用意する。
【００９８】
Ｎ型のドリフト層１０２のＮ型の不純物濃度は、Ｎ型の半導体基板１０１のＮ型の不純物濃度よりも低い。また、半導体装置１００１の設計耐圧に応じて、Ｎ型のドリフト層１０２のＮ型の不純物濃度およびＮ型のドリフト層１０２の厚みがそれぞれ設定される。
【００９９】
具体的には、Ｎ型のドリフト層１０２のＮ型の不純物濃度は、たとえば、１．０×１０１４／ｃｍ３以上、かつ、１．０×１０１６／ｃｍ３以下とすることができる。また、Ｎ型のドリフト層１０２の厚みは、たとえば、１μｍ以上、かつ、２００μｍ以下とすることができる。
【０１００】
次に、写真製版処理によってパターニングされた注入マスク（たとえば、フォトレジストまたはシリコン酸化膜）を用いて、不純物（すなわち、ドーパント）のイオン注入を行う。そうすることによって、Ｐ型のウェル層１０３、Ｐ型の低抵抗層１０７およびＮ型のソース層１０５を形成する。
【０１０１】
それぞれの層の不純物濃度および膜厚は、たとえば、以下のように設定することができる。すなわち、Ｐ型のウェル層１０３の不純物濃度は、Ｎ型のドリフト層１０２の不純物濃度を超えるものとし、かつ、その最大不純物濃度を、たとえば、１．０×１０１５／ｃｍ３以上、かつ、１．０×１０１９／ｃｍ３以下に設定する。また、Ｐ型のウェル層１０３の膜厚は、たとえば、０．１μｍ以上、かつ、２μｍ以下とする。
【０１０２】
また、Ｐ型の低抵抗層１０７の不純物濃度は、Ｐ型のウェル層１０３の不純物濃度を超えるものとし、かつ、その最大不純物濃度を、たとえば、１．０×１０１８／ｃｍ３以上、かつ、１．０×１０２１／ｃｍ３以下に設定する。また、Ｐ型の低抵抗層１０７の膜厚は、たとえば、０．１μｍ以上、かつ、２μｍ以下とする。
【０１０３】
また、Ｎ型のソース層１０５の不純物濃度は、Ｐ型のウェル層１０３の不純物濃度を超えるものとし、かつ、その最大不純物濃度を、たとえば、１．０×１０１６／ｃｍ３以上、かつ、１．０×１０２０／ｃｍ３以下に設定する。また、Ｎ型のソース層１０５の膜厚は、Ｐ型のウェル層１０３の膜厚およびＰ型の低抵抗層１０７の膜厚よりも小さく、かつ、たとえば、０．０５μｍ以上、かつ、１μｍ以下とする。
【０１０４】
その後、Ｎ型のドリフト層１０２に注入した不純物を電気的に活性化させるための熱処理を行う。
【０１０５】
次に、ゲート絶縁膜１０８を、たとえば、熱酸化法または堆積法で形成する。その後、ゲート絶縁膜１０８の特性、および、チャネルが形成されるＰ型のウェル層１０３とゲート絶縁膜１０８との間の界面の特性を向上するための処理を行ってもよい。上記の特性を向上させる処理とは、たとえば、高温熱処理、窒化処理または酸化処理などである。
【０１０６】
続いて、ゲート絶縁膜１０８の上面に、たとえば、ポリシリコンなどでゲート電極１０９を形成し、さらに、写真製版処理およびエッチングによってパターニングを行う。
【０１０７】
次に、Ｎ型のドリフト層１０２の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法などによって層間絶縁膜１１０を形成する。
【０１０８】
そして、たとえば、ドライエッチング法によって、層間絶縁膜１１０およびゲート絶縁膜１０８を選択的に除去することによって、ソース電極１１１を、Ｐ型のウェル層１０３、Ｎ型のソース層１０５、Ｐ型の低抵抗層１０７およびショットキー領域１１４に接続させるための、ソースコンタクトホール１２０を形成する。
【０１０９】
続いて、Ｎ型のドリフト層１０２の上面にソース電極１１１を形成する。ソース電極１１１は、Ｎ型のソース層１０５およびＰ型の低抵抗層１０７とオーミック接触によって接続し、ショットキー領域１１４とはショットキー接触によって接続する。
【０１１０】
なお、ショットキー領域１１４はＮ型のドリフト層１０２と同じ伝導型であり、ショットキー領域１１４の不純物濃度は、Ｎ型のドリフト層１０２の不純物濃度と同じであってもよいし、抵抗を減らすためにイオン注入などによってＮ型のドリフト層１０２の不純物濃度よりも高くされてもよい。
【０１１１】
また、ゲート絶縁膜１０８の下方における２つのＰ型のウェル層１０３に挟まれた領域であるＪＦＥＴ領域１１６は、Ｎ型のドリフト層１０２と同じ伝導型である。また、ＪＦＥＴ領域１１６の不純物濃度は、Ｎ型のドリフト層１０２の不純物濃度と同じであってもよいし、抵抗を減らすためにイオン注入などによってＮ型のドリフト層１０２の不純物濃度よりも高くされてもよい。
【０１１２】
さらに、Ｎ型の半導体基板１０１の下面にオーミック接触するドレイン電極１１２を形成する。
【０１１３】
以上の工程によって、本実施の形態の半導体装置１００１の活性セルの構成が完成する。
【０１１４】
＜第２の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１１５】
＜半導体装置の構成について＞
図７は、本実施の形態の半導体装置２００１における、活性セルの構成の例を概略的に示す断面図である。
【０１１６】
図７に例が示されるように、半導体装置２００１の活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７と、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、ソース電極１１１と、ドレイン電極１１２と、Ｎ型のドリフト層１０２の上面からＰ型のウェル層１０３の下方に至って形成されるＮ型の低抵抗層１１３とを備える。
【０１１７】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【０１１８】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【０１１９】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７の上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【０１２０】
Ｎ型の低抵抗層１１３は、Ｐ型のウェル層１０３の下面の一部、および、ショットキー領域１１４の下方に跨って形成される。すなわち、Ｎ型の低抵抗層１１３は、平面視において、少なくとも、ショットキー界面１１５およびＰ型の低抵抗層１０７に重なる位置に形成される。
【０１２１】
また、Ｎ型の低抵抗層１１３は、Ｎ型のドリフト層１０２よりも高い不純物濃度を有する。
【０１２２】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【０１２３】
図８は、本実施の形態の半導体装置２００１Ａにおける、活性セルの他の構成の例を概略的に示す断面図である。
【０１２４】
図８に例が示されるように、半導体装置２００１Ａの活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７と、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、ソース電極１１１と、ドレイン電極１１２と、Ｎ型のドリフト層１０２の上面からＰ型のウェル層１０３の下方に至って形成されるＮ型の低抵抗層１１３Ａとを備える。
【０１２５】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【０１２６】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【０１２７】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１と、Ｎ型のソース層１０５の上面、Ｐ型の低抵抗層１０７の上面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【０１２８】
Ｎ型の低抵抗層１１３Ａは、Ｐ型のウェル層１０３の下面、ショットキー領域１１４の下方、および、ＪＦＥＴ領域１１６の下方に跨って活性セル全面に形成される。
【０１２９】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【０１３０】
本実施の形態の半導体装置２００１の動作、および、本実施の形態の半導体装置２００１Ａの動作は、第１の実施の形態に示された半導体装置１００１の動作と同様である。
【０１３１】
以下、本実施の形態の半導体装置の作用および効果について説明する。
【０１３２】
半導体装置の通常動作時において、Ｎ型の低抵抗層１１３を備えることによって、ショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値が低下する。そのため、最大ユニポーラ電流密度が増加する。
【０１３３】
一方で、半導体装置２００１に大きな還流電流が流れた際には、Ｐ型のウェル層１０３からＮ型のドリフト層１０２に多量の少数キャリアが注入されるため、Ｎ型の低抵抗層１１３を備えることによってショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値に与える影響が小さくなる。したがって、Ｎ型の低抵抗層１１３を備えることによって及ぶＩ２ｔ耐量への影響は小さい。
【０１３４】
なお、Ｎ型の低抵抗層１１３を備えることによってＩ２ｔ耐量に与える影響をさらに小さくするためには、Ｎ型の低抵抗層１１３の不純物濃度は、Ｐ型のウェル層１０３の不純物濃度よりも低い方が好ましい。
【０１３５】
以上より、半導体装置２００１によれば、Ｉ２ｔ耐量をほとんど劣化させずに最大ユニポーラ電流密度を向上させることができる。よって、Ｉ２ｔ耐量と最大ユニポーラ電流密度とのトレードオフ関係を改善することができる。
【０１３６】
＜半導体装置の製造方法について＞
次に、本実施の形態の半導体装置２００１の製造方法を説明する。
【０１３７】
第１の実施の形態に示された半導体装置１００１の製造方法において、Ｐ型のウェル層１０３、Ｐ型の低抵抗層１０７およびＮ型のソース層１０５を形成する際に、Ｎ型の低抵抗層１１３も形成する。
【０１３８】
Ｎ型の低抵抗層１１３を形成するためのイオン注入は、全面に行ってもよいし、注入マスクを使ってパターニングして行ってもよい。
【０１３９】
その他の製造方法は、第１の実施の形態に示された半導体装置１００１の製造方法と同様である。
【０１４０】
＜第３の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１４１】
＜半導体装置の構成について＞
図９は、本実施の形態の半導体装置３００１における、活性セルの構成の例を概略的に示す断面図である。
【０１４２】
図９に例が示されるように、半導体装置３００１の活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型のウェル層１０３内に形成されるＰ型の低抵抗層１０７Ｅと、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の上面および側面、ゲート絶縁膜１０８に覆われないＰ型の低抵抗層１０７Ｅの上面および側面、ゲート絶縁膜１０８に覆われないＰ型のウェル層１０３の上面、および、ゲート絶縁膜１０８に覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１Ｅと、ドレイン電極１１２とを備える。
【０１４３】
ここで、Ｎ型のソース層１０５とＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３の上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３の下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【０１４４】
また、ソース電極１１１Ｅに接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１Ｅに接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【０１４５】
また、ゲート絶縁膜１０８に接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９間に形成される、ソース電極１１１Ｅと、Ｎ型のソース層１０５の上面および側面、Ｐ型の低抵抗層１０７Ｅの上面および側面、Ｐ型のウェル層１０３の上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０Ｅに対応する。
【０１４６】
ソースコンタクトホール１２０Ｅは、Ｎ型のソース層１０５、Ｐ型の低抵抗層１０７Ｅおよびショットキー領域１１４と接触する位置（すなわち、Ｎ型のドリフト層１０２の上面）においてトレンチ３００２を有する。
【０１４７】
トレンチ３００２の側壁には、Ｐ型の低抵抗層１０７Ｅの一部およびＮ型のソース層１０５が位置する。そして、Ｐ型の低抵抗層１０７Ｅの一部およびＮ型のソース層１０５のそれぞれが、ソース電極１１１Ｅと接触する。
【０１４８】
トレンチ３００２の底部には、Ｐ型の低抵抗層１０７Ｅの一部、Ｎ型のドリフト層１０２の一部およびショットキー領域１１４が位置する。そして、Ｐ型の低抵抗層１０７Ｅの一部、Ｎ型のドリフト層１０２の一部およびショットキー領域１１４のそれぞれが、ソース電極１１１Ｅと接触する。
【０１４９】
ここで、ゲート電極１０９間が狭く、それに伴ってトレンチ３００２が狭い幅で形成される場合には、トレンチ３００２の側壁に、ゲート絶縁膜１０８に覆われないＮ型のソース層１０５の側面のみが接触し、かつ、Ｐ型の低抵抗層１０７Ｅの上面および側面がトレンチ３００２に接触していてもよい。
【０１５０】
また、低抵抗層１０７Ｅもソース層１０５も、ソース電極１１１といずれかの箇所で接続されていればよい。
【０１５１】
Ｐ型の低抵抗層１０７Ｅは、Ｎ型のソース層１０５の下方に形成される。また、Ｐ型の低抵抗層１０７Ｅの下面は、ショットキー界面１１５よりも下方に位置する。
【０１５２】
また、Ｐ型の低抵抗層１０７Ｅは、Ｐ型のウェル層１０３によってショットキー領域１１４から平面方向（すなわち、図９における左右方向）に隔てられている。
【０１５３】
ソース電極１１１Ｅは、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【０１５４】
本実施の形態の半導体装置３００１の動作は、第１の実施の形態に示された半導体装置１００１の動作と同様である。
【０１５５】
以下、本実施の形態の半導体装置３００１の作用および効果について説明する。
【０１５６】
ソースコンタクトホール１２０Ｅ内のトレンチ３００２の側壁が、Ｎ型のソース層１０５およびＰ型の低抵抗層１０７Ｅに接続されている。このことによって、ソースコンタクトホール１２０Ｅの幅を小さくしても、確実にソース電極１１１ＥとＮ型のソース層１０５およびＰ型の低抵抗層１０７Ｅを接続することができるため、単位セルのピッチを小さくすることができる。
【０１５７】
また、半導体装置３００１がオフ状態である際に、ソース電極１１１Ｅとドレイン電極１１２との間に電圧が印加された場合、電界が集中する主な箇所は、ショットキー界面１１５、および、ＪＦＥＴ領域１１６の上方のゲート絶縁膜１０８であるが、トレンチ３００２の深さまたはショットキー領域１１４の深さを変えることによって、ＪＦＥＴ領域１１６の上方のゲート絶縁膜１０８およびショットキー界面１１５それぞれに対して、別々に耐圧設計を行うことが容易となる。
【０１５８】
たとえば、ＪＦＥＴ領域１１６の不純物濃度を高くし、ＪＦＥＴ領域１１６の深さを浅くし、ＪＦＥＴ領域１１６の幅を広くするほど、半導体装置３００１がオン状態である際の抵抗（オン抵抗と呼ぶことにする）を下げることができるが、ＪＦＥＴ領域１１６の上方のゲート絶縁膜１０８での電界は高くなる。
【０１５９】
一方で、ショットキー領域１１４の不純物濃度を高くし、ショットキー領域１１４の深さを浅くし、ショットキー領域１１４の幅を広くするほど、最大ユニポーラ電流密度は増加するが、ショットキー界面１１５での電界は高くなる。
【０１６０】
ショットキー界面１１５における電界集中を緩和するためには、ショットキー領域１１４は一定の深さを有する必要があるが、この場合、ソース電極１１１Ｅからボディダイオード界面１０６までの距離が長くなるため抵抗が増大してしまう。Ｐ型の低抵抗層１０７Ｅの下面をトレンチ３００２の底部よりも下方のＰ型のウェル層１０３の下面に十分近づけることによって、ソース電極１１１Ｅからボディダイオード界面１０６に至る経路の抵抗の増加を防ぎ、Ｉ２ｔ耐量を維持することが可能である。
【０１６１】
図１０は、本実施の形態において示された半導体装置の、活性セルの構成の例を概略的に示す平面図である。なお、第１の実施の形態および第２の実施の形態において示された半導体装置も、同様の平面レイアウトとすることができる。
【０１６２】
図１０に例が示されるように、活性セルの平面形状を櫛形とする、すなわち、ショットキー領域１１４の上面におけるショットキー界面１１５が、平面視において図１０における上下方向に延びて形成され、また、Ｐ型の低抵抗層１０７Ｅも、平面視において図１０における上下方向に延びて形成されることによって、活性セルの平面形状を格子形状とする場合と比較して、ショットキー界面１１５から最も遠い等価なボディダイオード界面１０６の面積が増加する。そのため、Ｐ型の低抵抗層１０７Ｅを備えることによって、効果的にＩ２ｔ耐量を増加させることができる。
【０１６３】
なお、図１０においては、簡単のため、Ｎ型のドリフト層１０２、Ｐ型のウェル層１０３、Ｎ型のソース層１０５、および、Ｐ型の低抵抗層１０７Ｅのみが図示されている。
【０１６４】
＜半導体装置の製造方法について＞
次に、本実施の形態の半導体装置３００１の製造方法を説明する。
【０１６５】
ソースコンタクトホール１２０Ｅを形成するまでの半導体装置３００１の製造方法は、第１の実施の形態に示された半導体装置１００１の製造方法と同様である。
【０１６６】
そして、写真製版処理およびエッチングによってトレンチ３００２を形成し、Ｎ型のドリフト層１０２の上面にソース電極１１１Ｅを形成する。
【０１６７】
ソース電極１１１Ｅは、Ｎ型のソース層１０５およびＰ型の低抵抗層１０７Ｅとオーミック接触によって接続される。また、ソース電極１１１Ｅは、ショットキー領域１１４とはショットキー接触によって接続される。
【０１６８】
さらに、Ｎ型の半導体基板１０１の下面にオーミック接触するドレイン電極１１２を形成する。
【０１６９】
以上の工程によって、本実施の形態の半導体装置３００１の活性セルが完成する。
【０１７０】
＜第４の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１７１】
＜半導体装置の構成について＞
図１１は、本実施の形態の半導体装置４００１における、活性セルの構成の例を概略的に示す断面図である。
【０１７２】
図１１に例が示されるように、半導体装置４００１の活性セルは、Ｎ型の半導体基板１０１と、Ｎ型のドリフト層１０２と、Ｎ型のドリフト層１０２の表層において部分的に形成されるＰ型のウェル層１０３Ａと、Ｎ型のドリフト層１０２の表層において部分的に形成されるＰ型のウェル層１０３Ｂと、Ｐ型のウェル層１０３Ｂの表層において部分的に形成され、かつ、Ｎ型のドリフト層１０２よりも高い不純物濃度を有するＮ型のソース層１０５Ｂと、Ｐ型のウェル層１０３Ａの表層に形成され、かつ、Ｐ型のウェル層１０３Ａよりも高い不純物濃度を有するＰ型の低抵抗層１０７Ｆと、Ｐ型のウェル層１０３Ｂの表層に形成され、かつ、Ｐ型のウェル層１０３Ｂよりも高い不純物濃度を有するＰ型の低抵抗層１０７Ｇと、少なくとも、Ｐ型の低抵抗層１０７ＦとＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３Ａの上面に接触して形成されるゲート絶縁膜１０８Ａと、ゲート絶縁膜１０８Ａの上面に形成されるゲート電極１０９Ａと、少なくとも、Ｎ型のソース層１０５ＢとＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３Ｂの上面に接触して形成されるゲート絶縁膜１０８Ｂと、ゲート絶縁膜１０８Ｂの上面に形成されるゲート電極１０９Ｂと、ゲート電極１０９Ａおよびゲート電極１０９Ｂを覆って形成される層間絶縁膜１１０と、層間絶縁膜１１０、ゲート絶縁膜１０８Ｂに覆われないＮ型のソース層１０５Ｂの上面、ゲート絶縁膜１０８Ａに覆われないＰ型の低抵抗層１０７Ｆの上面、ゲート絶縁膜１０８Ｂに覆われないＰ型の低抵抗層１０７Ｇの上面、ゲート絶縁膜１０８Ａに覆われないＰ型のウェル層１０３Ａの上面、ゲート絶縁膜１０８Ｂに覆われないＰ型のウェル層１０３Ｂの上面、および、ゲート絶縁膜１０８Ａおよびゲート絶縁膜１０８Ｂに覆われないＮ型のドリフト層１０２の上面を覆って形成されるソース電極１１１と、ドレイン電極１１２とを備える。
【０１７３】
上記のように、本実施の形態の半導体装置４００１では、一部のＰ型のウェル層内にＮ型のソース層が備えられていない。
【０１７４】
ここで、Ｎ型のソース層１０５ＢとＮ型のドリフト層１０２とに挟まれたＰ型のウェル層１０３Ｂの上面近傍は、チャネル領域１０４に対応する。また、Ｐ型のウェル層１０３Ａの下面とＮ型のドリフト層１０２との境界、および、Ｐ型のウェル層１０３Ｂの下面とＮ型のドリフト層１０２との境界は、ボディダイオード界面１０６に対応する。
【０１７５】
また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面近傍は、ショットキー領域１１４に対応する。また、ソース電極１１１に接触するＮ型のドリフト層１０２の上面は、ショットキー界面１１５に対応する。
【０１７６】
また、ゲート絶縁膜１０８Ａに接触するＮ型のドリフト層１０２の上面近傍は、ＪＦＥＴ領域１１６に対応する。また、ゲート電極１０９Ａとゲート電極１０９Ｂとの間に形成される、ソース電極１１１と、Ｎ型のソース層１０５Ｂの上面、Ｐ型の低抵抗層１０７Ｆの上面、Ｐ型の低抵抗層１０７Ｇの上面、Ｐ型のウェル層１０３Ａの上面、Ｐ型のウェル層１０３Ｂの上面、および、Ｎ型のドリフト層１０２の上面とが接触する領域は、ソースコンタクトホール１２０に対応する。
【０１７７】
ソース電極１１１は、ショットキー領域１１４とショットキー接触している。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面とオーミック接触している。
【０１７８】
Ｐ型の低抵抗層１０７Ｆの、ショットキー界面１１５から遠い側の側端部は、Ｐ型の低抵抗層１０７Ｇの、ショットキー界面１１５から遠い側の側端部よりも、ショットキー界面１１５から遠く位置する。
【０１７９】
なお、ショットキー界面１１５に近い側のＰ型の低抵抗層１０７Ｆの側端部と、ショットキー界面１１５に近い側のＰ型のウェル層１０３Ａの側端部との間の距離は、ショットキー界面１１５に近い側のＰ型の低抵抗層１０７Ｇの側端部と、ショットキー界面１１５に近い側のＰ型のウェル層１０３Ｂの側端部との間の距離と等しい必要はない。
【０１８０】
また、Ｐ型の低抵抗層１０７Ｆの下面は、ショットキー界面１１５よりも下方に位置する。
【０１８１】
Ｐ型の低抵抗層１０７Ｇは、Ｎ型のソース層１０５Ｂの側方に形成される。また、Ｐ型の低抵抗層１０７Ｇの下面は、ショットキー界面１１５よりも下方に位置する。
【０１８２】
また、Ｐ型の低抵抗層１０７Ｇは、Ｐ型のウェル層１０３Ｂによってショットキー領域１１４から平面方向（すなわち、図１１における左右方向）に隔てられている。
【０１８３】
本実施の形態の半導体装置４００１の動作は、第１の実施の形態に示された半導体装置１００１の動作と同様である。
【０１８４】
以下、本実施の形態の半導体装置４００１の作用および効果について説明する。
【０１８５】
本実施の形態の半導体装置４００１によれば、ショットキー界面１１５から遠ざかる方向に延長されたＰ型の低抵抗層１０７Ｆを備えることによって、低抵抗ボディダイオード界面をショットキー界面１１５から遠い位置に形成することができる。そのため、Ｉ２ｔ耐量が向上する。
【０１８６】
Ｐ型のウェル層１０３Ｂの個数およびＰ型の低抵抗層１０７Ｇの個数に対する、Ｐ型のウェル層１０３Ａの個数およびＰ型の低抵抗層１０７Ｆの個数の比率を上げるほど、チャネル密度が減少する。そのため、半導体装置４００１のオン抵抗は増加するが、Ｉ２ｔ耐量は向上する。
【０１８７】
高耐圧用の半導体装置になるほどＮ型のドリフト層１０２の不純物濃度が低く、チャネルの抵抗に対してＮ型のドリフト層１０２の抵抗が大きくなるので、Ｐ型のウェル層１０３ＡおよびＰ型の低抵抗層１０７Ｆの比率を上げることによって生じるオン抵抗増加率は小さくなる。
【０１８８】
なお、Ｐ型のウェル層１０３ＡおよびＰ型の低抵抗層１０７Ｆは、平面視における半導体装置面内に周期的に満遍なく配置された方が、半導体装置４００１面内に均一に少数キャリアが注入されるため、抵抗率の面内分布を抑えることができる。よって、電流集中を抑制する上で有効である。
【０１８９】
図１２は、本実施の形態において示された半導体装置の、活性セルの構成の例を概略的に示す平面図である。なお、第１の実施の形態、第２の実施の形態および第３の実施の形態において示された半導体装置も、同様の平面レイアウトとすることができる。
【０１９０】
図１２に例が示されるように、活性セルの平面形状を櫛形とすることによって、活性セルの平面形状を格子形状とする場合と比較して、ショットキー界面１１５から最も遠い等価なボディダイオード界面１０６の面積が増加する。そのため、Ｐ型の低抵抗層１０７ＦとＰ型の低抵抗層１０７Ｇとを備えることによって、効果的にＩ２ｔ耐量を増加させることができる。
【０１９１】
なお、図１２においては、簡単のため、Ｎ型のドリフト層１０２、Ｐ型のウェル層１０３Ａ、Ｐ型のウェル層１０３Ｂ、Ｎ型のソース層１０５Ｂ、Ｐ型の低抵抗層１０７Ｆ、および、Ｐ型の低抵抗層１０７Ｇのみが図示されている。
【０１９２】
＜半導体装置の製造方法について＞
次に、本実施の形態の半導体装置４００１の製造方法を説明する。
【０１９３】
半導体装置４００１の製造方法は、第１の実施の形態に示された半導体装置１００１の製造方法と同様である。
【０１９４】
ただし、Ｐ型のウェル層１０３ＡにおいてはＮ型のソース層を形成のためのイオン注入を行わず、かつ、Ｐ型の低抵抗層１０７Ｆを形成するためのイオン注入を、Ｐ型の低抵抗層１０７Ｇを形成するためのイオン注入よりも、ショットキー界面１１５から遠い領域にまで延長して行う。
【０１９５】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
【０１９６】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１９７】
以上に記載された実施の形態によれば、半導体装置は、第１の導電型（Ｎ型）の半導体基板１０１と、ドレイン電極１１２と、Ｎ型のドリフト層１０２と、第２の導電型（Ｐ型）のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の第１の不純物層と、ソース電極１１１とを備える。ここで、Ｐ型の第１の不純物層は、たとえば、Ｐ型の低抵抗層１０７に対応するものである。ドレイン電極１１２は、Ｎ型の半導体基板１０１の下面にオーミック接触する。Ｎ型のドリフト層１０２は、Ｎ型の半導体基板１０１の上面に形成される。Ｐ型のウェル層１０３は、Ｎ型のドリフト層１０２の表層に部分的に形成される。Ｎ型のソース層１０５は、Ｐ型のウェル層１０３の表層に部分的に形成される。また、Ｎ型のソース層１０５は、Ｎ型のドリフト層１０２よりも高い不純物濃度を有する。Ｐ型の低抵抗層１０７は、Ｐ型のウェル層１０３の表層に部分的に形成される。また、Ｐ型の低抵抗層１０７は、Ｐ型のウェル層１０３よりも高い不純物濃度を有する。ソース電極１１１は、Ｐ型のウェル層１０３が形成されていないＮ型のドリフト層１０２の表層と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７とに接触して形成される。ここで、ソース電極１１１が、Ｎ型のドリフト層１０２とショットキー接触する界面をショットキー界面１１５とする。また、Ｐ型の低抵抗層１０７は、ショットキー界面１１５との間にＰ型のウェル層１０３を挟んで形成される。また、Ｐ型の低抵抗層１０７は、Ｎ型のソース層１０５よりもショットキー界面１１５に近いＰ型のウェル層１０３の表層から、Ｎ型のソース層１０５の下方にまで形成される。そして、Ｐ型の低抵抗層１０７の下面は、ショットキー界面１１５よりも下方に位置する。
【０１９８】
このような構成によれば、ソース電極１１１から低抵抗で接続されるボディダイオード界面をショットキー界面１１５から遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０１９９】
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０２００】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７Ｂは、Ｎ型のソース層１０５よりもショットキー界面１１５に近いＰ型のウェル層１０３の表層から、Ｎ型のソース層１０５の下方、さらに、Ｎ型のソース層１０５よりもショットキー界面１１５から遠いＰ型のウェル層１０３の内部にまで形成される。このような構成によれば、低抵抗ボディダイオード界面をショットキー界面１１５から効果的に遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０２０１】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７Ａは、Ｎ型のソース層１０５よりもショットキー界面１１５に近いＰ型のウェル層１０３の表層から、Ｎ型のソース層１０５の下方、さらに、Ｎ型のソース層１０５よりもショットキー界面１１５から遠いＰ型のウェル層１０３の表層にまで形成される。このような構成によれば、低抵抗ボディダイオード界面をショットキー界面１１５から効果的に遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０２０２】
また、以上に記載された実施の形態によれば、半導体装置は、Ｎ型のドリフト層１０２と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７Ｄと、ソース電極１１１とを備える。Ｐ型のウェル層１０３は、Ｎ型のドリフト層１０２の表層に部分的に形成される。Ｎ型のソース層１０５は、Ｐ型のウェル層１０３の表層に部分的に形成される。また、Ｎ型のソース層１０５は、Ｎ型のドリフト層１０２よりも高い不純物濃度を有する。Ｐ型の低抵抗層１０７Ｄは、Ｐ型のウェル層１０３の表層に部分的に形成される。また、Ｐ型の低抵抗層１０７Ｄは、Ｐ型のウェル層１０３よりも高い不純物濃度を有する。ソース電極１１１は、Ｐ型のウェル層１０３が形成されていないＮ型のドリフト層１０２の表層と、Ｐ型のウェル層１０３と、Ｎ型のソース層１０５と、Ｐ型の低抵抗層１０７Ｄとに接触して形成される。ここで、ソース電極１１１が、Ｎ型のドリフト層１０２とショットキー接触する界面をショットキー界面１１５とする。また、Ｐ型の低抵抗層１０７Ｄは、ショットキー界面１１５との間にＰ型のウェル層１０３を挟んで形成される。また、Ｐ型の低抵抗層１０７Ｄは、Ｎ型のソース層１０５よりもショットキー界面１１５から遠いＰ型のウェル層１０３の内部を含む領域に形成される。そして、Ｐ型の低抵抗層１０７Ｄの下面は、ショットキー界面１１５よりも下方に位置する。
【０２０３】
このような構成によれば、低抵抗ボディダイオード界面をショットキー界面１１５から遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０２０４】
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０２０５】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７Ｃは、Ｎ型のソース層１０５よりもショットキー界面１１５から遠いＰ型のウェル層１０３の表層を含む領域に形成される。このような構成によれば、低抵抗ボディダイオード界面をショットキー界面１１５から効果的に遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０２０６】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７の濃度ピークのうちの少なくとも１つの深さは、Ｎ型のソース層１０５のすべての濃度ピークの深さよりも深い。このような構成によれば、Ｐ型のウェル層１０３の下面とＰ型の低抵抗層１０７の下面との間の距離が小さくなるため、ソース電極１１１と低抵抗ボディダイオード界面との間の抵抗値は小さくなる。そうすると、Ｉ２ｔ耐量が向上する。
【０２０７】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７の濃度ピークにおける不純物濃度が、Ｎ型のドリフト層１０２とＮ型のソース層１０５とに挟まれたＰ型のウェル層１０３の表層における不純物濃度の１０倍以上である。このような構成によれば、バイポーラ電流が流れる経路の抵抗を低くすることができるため、バイポーラ電流密度を相対的に増加させてＩ２ｔ耐量を向上させることができる。
【０２０８】
また、以上に記載された実施の形態によれば、Ｐ型の低抵抗層１０７の濃度ピークにおける不純物濃度が、Ｎ型のドリフト層１０２とＮ型のソース層１０５とに挟まれたＰ型のウェル層１０３の表層における不純物濃度の１００倍以上である。このような構成によれば、バイポーラ電流が流れる経路の抵抗を低くすることができるため、バイポーラ電流密度を相対的に増加させてＩ２ｔ耐量を向上させることができる。
【０２０９】
また、以上に記載された実施の形態によれば、半導体装置は、Ｎ型の第２の不純物層を備える。ここで、Ｎ型の第２の不純物層は、たとえば、Ｎ型の低抵抗層１１３に対応するものである。Ｎ型の低抵抗層１１３は、平面視において、少なくとも、ショットキー界面１１５およびＰ型の低抵抗層１０７に重なる位置で、かつ、Ｎ型のドリフト層１０２の上面からＰ型のウェル層１０３の下方に至って形成される。また、Ｎ型の低抵抗層１１３は、Ｎ型のドリフト層１０２よりも高い不純物濃度を有する。このような構成によれば、半導体装置の通常動作時において、ショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値が低下する。そのため、最大ユニポーラ電流密度が増加する。一方で、半導体装置に大きな還流電流が流れた際には、Ｐ型のウェル層１０３からＮ型のドリフト層１０２に多量の少数キャリアが注入されるため、Ｎ型の低抵抗層１１３を備えることによってショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値に与える影響が小さくなる。
【０２１０】
また、以上に記載された実施の形態によれば、Ｎ型の低抵抗層１１３Ａは、平面視において、Ｐ型のウェル層１０３の下方全面に形成される。このような構成によれば、半導体装置の通常動作時において、ショットキー界面１１５から最も高抵抗で接続されるボディダイオード界面に至る経路の抵抗値が低下する。そのため、最大ユニポーラ電流密度が増加する。
【０２１１】
また、以上に記載された実施の形態によれば、半導体装置は、Ｎ型のドリフト層１０２と、Ｐ型の第１のウェル層と、Ｐ型の第２のウェル層と、Ｎ型のソース層１０５Ｂと、Ｐ型の第１の不純物層と、Ｐ型の第２の不純物層と、ソース電極１１１とを備える。ここで、Ｐ型の第１のウェル層は、たとえば、Ｐ型のウェル層１０３Ａに対応するものである。また、Ｐ型の第２のウェル層は、たとえば、Ｐ型のウェル層１０３Ｂに対応するものである。また、Ｐ型の第１の不純物層は、たとえば、Ｐ型の低抵抗層１０７Ｆに対応するものである。また、Ｐ型の第２の不純物層は、たとえば、Ｐ型の低抵抗層１０７Ｇに対応するものである。Ｐ型のウェル層１０３Ａは、Ｎ型のドリフト層１０２の表層に部分的に形成される。Ｐ型のウェル層１０３Ｂは、Ｎ型のドリフト層１０２の表層に部分的に形成される。Ｎ型のソース層１０５Ｂは、Ｐ型のウェル層１０３Ｂの表層に部分的に形成される。また、Ｎ型のソース層１０５Ｂは、Ｎ型のドリフト層１０２よりも高い不純物濃度を有する。Ｐ型の低抵抗層１０７Ｆは、Ｐ型のウェル層１０３Ａの表層に部分的に形成される。また、Ｐ型の低抵抗層１０７Ｆは、Ｐ型のウェル層１０３Ａよりも高い不純物濃度を有する。Ｐ型の低抵抗層１０７Ｇは、Ｐ型のウェル層１０３Ｂの表層に部分的に形成される。また、Ｐ型の低抵抗層１０７Ｇは、Ｐ型のウェル層１０３Ｂよりも高い不純物濃度を有する。ソース電極１１１は、Ｐ型のウェル層１０３ＡおよびＰ型のウェル層１０３Ｂが形成されていないＮ型のドリフト層１０２の表層と、Ｐ型のウェル層１０３Ａと、Ｐ型のウェル層１０３Ｂと、Ｎ型のソース層１０５Ｂと、Ｐ型の低抵抗層１０７Ｆと、Ｐ型の低抵抗層１０７Ｇとに接触して形成される。ここで、ソース電極１１１が、Ｎ型のドリフト層１０２とショットキー接触する界面をショットキー界面１１５とする。また、Ｐ型の低抵抗層１０７Ｆは、ショットキー界面１１５との間にＰ型のウェル層１０３Ａを挟んで形成される。また、Ｐ型の低抵抗層１０７Ｇは、ショットキー界面１１５との間にＰ型のウェル層１０３Ｂを挟んで形成される。また、Ｐ型の低抵抗層１０７Ｇは、Ｎ型のソース層１０５よりもショットキー界面１１５に近いＰ型のウェル層１０３Ｂの表層に形成される。また、Ｐ型の低抵抗層１０７Ｆのショットキー界面１１５から遠い側の側端部は、Ｐ型の低抵抗層１０７Ｇのショットキー界面１１５から遠い側の側端部よりも、ショットキー界面１１５から遠い位置に形成される。そして、Ｐ型の低抵抗層１０７Ｆの下面およびＰ型の低抵抗層１０７Ｇの下面は、ショットキー界面１１５よりも下方に位置する。
【０２１２】
このような構成によれば、低抵抗ボディダイオード界面をショットキー界面１１５から遠ざけることができるため、Ｉ２ｔ耐量を向上させつつ、最大ユニポーラ電流密度を維持することができる。
【０２１３】
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０２１４】
また、以上に記載された実施の形態によれば、Ｎ型のドリフト層１０２の上面にトレンチ３００２が形成される。また、Ｐ型の低抵抗層１０７Ｅが、トレンチ３００２の側壁、底部、または、その両方に形成される。また、ソース電極１１１Ｅが、Ｐ型の低抵抗層１０７Ｅの上面、側面、または、その両方と接触して形成される。このような構成によれば、ソースコンタクトホール１２０Ｅ内のトレンチ３００２の側壁が、Ｎ型のソース層１０５およびＰ型の低抵抗層１０７Ｅに接続される。このことによって、ソースコンタクトホール１２０Ｅの幅を小さくしても、確実にソース電極１１１ＥとＮ型のソース層１０５およびＰ型の低抵抗層１０７Ｅを接続することができるため、単位セルのピッチを小さくすることができる。
【０２１５】
また、以上に記載された実施の形態によれば、ショットキー界面１１５は、平面視において第１の方向（たとえば、図１０における上下方向）に延びて形成される。また、Ｐ型の低抵抗層１０７Ｅも、平面視において第１の方向（たとえば、図１０における上下方向）に延びて形成される。このような構成によれば、ショットキー界面１１５から最も遠い等価なボディダイオード界面１０６の面積が増加する。そのため、Ｐ型の低抵抗層１０７Ｅを備えることによって、効果的にＩ２ｔ耐量を増加させることができる。
【０２１６】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
【０２１７】
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０２１８】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０２１９】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０２２０】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０２２１】
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０２２２】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【符号の説明】
【０２２３】
１０，１０１  Ｎ型の半導体基板、２０，１０２  Ｎ型のドリフト層、２２，１１４  ショットキー領域、３０，１０３，１０３Ａ，１０３Ｂ  Ｐ型のウェル層、３５  Ｐ型のウェルコンタクト層、４０，１０５，１０５Ｂ  Ｎ型のソース層、５０，１０８，１０８Ａ，１０８Ｂ  ゲート絶縁膜、５５，１１０  層間絶縁膜、６０，１０９，１０９Ａ，１０９Ｂ  ゲート電極、７０  オーミック電極、７１  裏面オーミック電極、７５  ショットキー電極、８０，１１１，１１１Ｅ  ソース電極、８５，１１２  ドレイン電極、１０４  チャネル領域、１０６  ボディダイオード界面、１０７，１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ，１０７Ｅ，１０７Ｆ，１０７Ｇ  Ｐ型の低抵抗層、１１３，１１３Ａ  Ｎ型の低抵抗層、１１５  ショットキー界面、１１６  ＪＦＥＴ領域、１２０，１２０Ｅ  ソースコンタクトホール、１００１，１００１Ａ，１００１Ｂ，１００１Ｃ，１００１Ｄ，２００１，２００１Ａ，３００１，４００１，５０００  半導体装置、３００２  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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