(57)【特許請求の範囲】
【請求項１】
真空チャンバ内でシリコン製のターゲットをスパッタリングして被処理基板の表面に誘電体膜としての窒化シリコン膜を成膜する成膜方法であって、ターゲットのスパッタリング時、ターゲットに対して負の電位をパルス状に印加するものにおいて、
ターゲットに対して投入する投入電力を２ｋＷ〜１５ｋＷとし、希ガスと反応ガスを真空チャンバ内に導入して圧力を０．０１〜３０Ｐａとし、負の電位をパルス状に印加するときの周波数を１００ｋＨｚ以上で１５０ｋＨｚ以下の範囲、デューティ比を６０％以上で８５％より小さくし、負の電位の印加時間を５μｓｅｃより長くて８μｓｅｃより短い範囲に設定することを特徴とする成膜方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、真空チャンバ内でターゲットをスパッタリングして被処理基板の表面に誘電体膜を成膜する成膜方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造工程においては、シリコンウエハなどの被処理基板表面に窒化シリコン膜や酸化アルミニウム膜といった誘電体膜を成膜する工程があり、このような誘電体膜の成膜には、例えば、導電性のターゲットと、酸素や窒素といった反応ガスとを用いた反応性スパッタリング法によるものが利用されている。このとき、ターゲットに対して負の電位をパルス状に印加して、異常放電の誘発を抑制することが一般である（例えば、特許文献１参照）。このような場合、単一の被処理基板に所定の膜厚で成膜するための成膜時間や、負の電位をパルス状に印加するときの周波数に応じてデューティ比が設定される。【０００３】
然しながら、異常放電の誘発が効果的に抑制されるようにするデューティ比を設定しても、成膜直後の被処理基板表面に付着するパーティクルの数が増加することが判明した。そこで、本発明者は、鋭意研究を重ね、一周期における負の電位の印加時間が、成膜直後の被処理基板表面に付着するパーティクルの数の増減に影響を与えることを知見するに至った。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１９−９９９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記知見に基づきなされたものであり、ターゲットのスパッタリングにより誘電体膜を成膜する場合に、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の被処理基板表面に付着するパーティクルの数を可及的に少なくすることができるようにした成膜方法を提供することをその課題とするものである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、真空チャンバ内でシリコン製のターゲットをスパッタリングして被処理基板の表面に誘電体膜としての窒化シリコン膜を成膜する本発明の成膜方法は、ターゲットのスパッタリング時、ターゲットに対して負の電位をパルス状に印加し、ターゲットに対して投入する投入電力を２ｋＷ〜１５ｋＷとし、希ガスと反応ガスを真空チャンバ内に導入して圧力を０．０１〜３０Ｐａとし、負の電位をパルス状に印加するときの周波数を１００ｋＨｚ以上で１５０ｋＨｚ以下の範囲、デューティ比を６０％以上で８５％より小さくし、負の電位の印加時間を５μｓｅｃより長くて８μｓｅｃより短い範囲に設定することを特徴とする。
【０００７】
以上によれば、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の被処理基板表面に付着するパーティクルの数も大幅に削減することが可能になる。なお、周波数が１００ｋＨｚより小さくなると、成膜時間が長くなってしまい、チャージされた電荷のリセットが厳しくなる一方で、周波数が１５０ｋＨｚを超えると、成膜速度の低下や、電圧が追従しないという問題がある。また、印加時間が５μｓｅｃ以下になると、パーティクルの数が大幅に増加する一方で、印加時間が８μｓｅｃ以上になると、異常放電を効果的に抑制することができず、パーティクルの数も増加してしまう。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態のスパッタリング装置を示す模式的断面図。
【図２】ターゲットに対する負の電位の印加時間Ｔｏｎを説明するグラフ。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、被処理基板をシリコンウエハ（以下「基板Ｓｗ」という）、ターゲットをシリコン製とし、反応性スパッタリングにより基板Ｓｗ表面に誘電体膜としての窒化シリコン膜を成膜する場合を例に、本発明の実施形態の成膜方法について説明する。
【００１１】
図１を参照して、ＳＭは、本実施形態の成膜方法を実施可能なスパッタリング装置であり、スパッタリング装置ＳＭは真空チャンバ１を備える。以下においては、「上」「下」といった方向を示す用語は、図１に示すスパッタリング装置ＳＭの設置姿勢を基準として説明する。
【００１２】
真空チャンバ１には、ターボ分子ポンプやロータリーポンプなどからなる真空ポンプユニットＰｕに通じる排気管１１が接続され、真空チャンバ１内を所定圧力（例えば１×１０−５Ｐａ）まで真空排気できるようにしている。真空チャンバ１の側壁には、図示省略のガス源に連通し、マスフローコントローラ１２ａ，１２ｂが介設されたガス管１３が接続され、真空チャンバ１内に放電用の希ガスとしてのアルゴンガスと反応ガスとしての窒素ガスとが夫々所定流量で導入できるようになっている。
【００１３】
真空チャンバ１の上部には、ターゲット２が設けられている。ターゲット２は、スパッタ面２ａを下方にした姿勢で上面に図示省略のボンディング材を介してバッキングプレート２１が接合された状態で、絶縁体Ｉｏ１を介して真空チャンバ１側壁上部に配置されている。ターゲット２には、スパッタ電源ＰｓとしてのパルスＤＣ電源の出力が接続され、ターゲット２のスパッタリング時、ターゲット２に対して負の電位Ｖｎを所定の周波数でパルス状に印加されるようにしている。パルスＤＣ電源Ｐｓとしては、公知のものが利用できるため、これ以上の説明は省略する。
【００１４】
真空チャンバ１の下部には、ターゲット２に対向させてステージ３が配置されている。ステージ３は、真空チャンバ１の下部に設けた絶縁体Ｉｏ２を介して設置される、筒状の輪郭を持つ金属製の基台３１と、この基台３１上に設けられるチャックプレート３２とを有する。チャックプレート３２には、静電チャック用の電極が埋設されており、この電極に図外のチャック電源から所定の電圧を印加すると、その上面に基板Ｓｗが成膜面を上側にして静電吸着されるようになっている。
【００１５】
真空チャンバ１内には、夫々が筒状の輪郭を持つ上防着板４１と下防着板４２とで構成される防着板４が配置され、真空チャンバ１の内壁面にスパッタ粒子やこれと反応ガスとの反応生成物が付着することを防止している。上記スパッタリング装置ＳＭは、特に図示しないが、マイクロコンピュータやシーケンサ等を備えた公知の制御手段を有し、制御手段により、パルスＤＣ電源Ｐｓの稼働、マスフローコントローラ１２ａ，１２ｂの稼働や真空ポンプユニットＰｕの稼働等を統括管理するようになっている。以下、上記スパッタリング装置ＳＭを用いた成膜方法について説明する。
【００１６】
先ず、真空チャンバ１内のステージ３に基板Ｓｗをセットした後、真空ポンプユニットＰｕを作動させて真空チャンバ１内を所定の真空度（例えば、１×１０−５Ｐａ）まで真空引きする。真空チャンバ１内が所定圧力に達すると、一定の排気速度で真空引きされている真空チャンバ内１に、マスフローコントローラ１２ａ，１２ｂを制御してアルゴンガス（１０〜１００ｓｃｃｍ）と窒素ガスを（３０〜２００ｓｃｃｍ）とを所定流量比で導入する（このとき、真空チャンバ１内の圧力は、０．０１〜３０Ｐａの範囲となる）。そして、パルスＤＣ電源Ｐｓにより、ターゲット２に対して負の電位Ｖｎを所定周波数でパルス状に印加することで、真空チャンバ１内にプラズマ雰囲気を形成する。この場合、ターゲット２への投入電力は、２ｋＷ〜１５ｋＷの範囲に設定される。この場合、２ｋＷより低い電力では、生産性の低下という問題があり、また、１５ｋＷより高い電力では、ターゲット２に与えるダメージが大きくなるという問題がある。また、周波数は、１００ｋＨｚ〜１５０ｋＨｚの範囲に設定される。周波数が１００ｋＨｚより小さくなると、成膜時間が長くなってしまい、チャージされた電荷のリセットが厳しくなる一方で、周波数が１５０ｋＨｚを超えると、成膜速度の低下や、電圧が追従しないという問題がある。これにより、ターゲット２のスパッタ面２ａがスパッタリングされ、主としてスパッタ面から飛散したスパッタ粒子と窒素ガスとの反応生成物が基板Ｓｗ表面に付着、堆積して窒化シリコン膜が成膜される。
【００１７】
ここで、上記のようにして基板Ｓｗ表面に窒化シリコン膜を成膜するのに際し、異常放電の誘発が効果的に抑制されるようにするデューティ比を設定しても、成膜直後の基板Ｓｗ表面に付着するパーティクル（特に０．２μｍ以上のサイズを有するもの）の数が増加する場合がある。本実施形態では、負の電位Ｖｎの印加時間Ｔｏｎを５μｓｅｃより長くて８μｓｅｃより短い範囲に設定することとした。これにより、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の基板Ｓｗ表面に付着するパーティクルの数も大幅に削減することが可能になる。印加時間Ｔｏｎが５μｓｅｃ以下になると、パーティクルの数が大幅に増加する一方で、印加時間Ｔｏｎが８μｓｅｃ以上になると、異常放電を効果的に抑制することができず、その結果、パーティクルの数が大幅に増加するという問題がある。なお、デューティ比（一周期における印加時間Ｔｏｎの割合）を６０％以上で８５％より小さく設定することが好ましく、６０％以上で８１％より小さく設定することがより好ましい。また、非印加時間Ｔｏｆｆの間、正の電位Ｖｐ（例えば、＋５０Ｖ）を印加してもよい。
【００１８】
次に、上記効果を確認するために、上記スパッタリング装置ＳＭを用いて次の実験を行った。発明実験１では、基板Ｓｗとしてφ３００ｍｍのシリコンウエハを用い、この基板Ｓｗを真空チャンバ１内のステージ３にセットした後、マスフローコントローラ１２ａ，１２ｂを制御して真空チャンバ１内に希ガスとしてのアルゴンガス２０ｓｃｃｍと反応ガスとしての窒素ガス１００ｓｃｃｍとを導入し（このときの真空チャンバ１内の圧力は０．３Ｐａ）、ターゲット２に対して負の電位Ｖｎ（−４８０Ｖ）をパルス状に印加した。本実験では、この負の電位Ｖｎを印加するときの周波数を１５０ｋＨｚ、印加時間Ｔｏｎを５．３μｓｅｃ（このときのデューティ比は８０．３％）に設定した。これにより、真空チャンバ１内にプラズマ雰囲気を形成し、反応性スパッタリングにより基板Ｓｗ表面に窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を公知のパーティクルカウンタで測定し、その測定値を、後述の比較実験７で測定されたパーティクル数を１．００として規格化すると０．０６であり（表１参照）、製品歩留まりを考慮して設定した基準値（０．２４）よりも少ないことが確認された。また、成膜中の異常放電回数を公知の測定方法で測定し、その測定値を、後述の比較実験７で発生した異常放電回数を１．００として規格化すると０．０９であり、異常放電の誘発が効果的に抑制されることが確認された。
【００１９】
【表１】
0006972427.tif 000002
【００２０】
発明実験２では、負の電位Ｖｎをパルス状に印加するときの周波数を１４０ｋＨｚ、印加時間Ｔｏｎを５．７μｓｅｃ（このときのデューティ比は８０．３％）に設定した点を除いて、上記発明実験１と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化すると０．０６であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．０７であり、異常放電の誘発が効果的に抑制されることが確認された。
【００２１】
上記発明実験２に対する比較のため、比較実験１，２を行った。これらの比較実験１，２では、印加時間Ｔｏｎを上記発明実験２よりも短い４．３μｓｅｃ（このときのデューティ比は６０．６％），５．０μｓｅｃ（このときのデューティ比は７０．４％）に夫々設定した点を除いて、上記発明実験２と同様に、窒化シリコン膜を成膜した。成膜中の異常放電回数を夫々測定し、各測定値を規格化すると０．０５，０．０７であり、異常放電の誘発が効果的に抑制されることが確認された。然し、成膜直後の基板Ｓｗ表面に付着するパーティクル数を夫々測定し、各測定値を規格化したところ０．５４，０．４２であり、上記基準値を超えてしまうことが確認された。
【００２２】
発明実験３では、負の電位をパルス状に印加するときの周波数を１２０ｋＨｚ、印加時間Ｔｏｎを５．８μｓｅｃ（このときのデューティ比は６９．９％）に設定した点を除いて、上記発明実験１と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化すると０．０６であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．０１であり、異常放電の誘発が効果的に抑制されることが確認された。
【００２３】
発明実験４では、印加時間Ｔｏｎを上記発明実験３よりも長い６．７μｓｅｃ（このときのデューティ比は８０．７％）に設定した点を除いて、上記発明実験３と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化すると０．１５であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．０６であり、異常放電の誘発が効果的に抑制されることが確認された。
【００２４】
上記発明実験３，４に対する比較のため、比較実験３，４を行った。これらの比較実験３，４では、印加時間Ｔｏｎを上記発明実験３よりも短い５．０μｓｅｃ（このときのデューティ比は６０．２％），上記発明実験４よりも長い７．３μｓｅｃ（このときのデューティ比は９０．１％）に夫々設定した点を除いて、上記発明実験３，４と同様に、窒化シリコン膜を成膜した。成膜中の異常放電回数を夫々測定し、各測定値を規格化すると０．００，０．５８であり、比較実験３では異常放電の誘発が効果的に抑制される一方で、比較実験４では異常放電の誘発を効果的に抑制されないことが確認された。また、成膜直後の基板Ｓｗ表面に付着するパーティクル数を夫々測定し、各測定値を規格化したところ０．５６，０．０４であり、比較実験３では上記基準値を超えてしまう一方で、比較実験４では上記基準値よりも少ないことが確認された。
【００２５】
発明実験５では、負の電位をパルス状に印加するときの周波数を１００ｋＨｚ、印加時間Ｔｏｎを６．０μｓｅｃ（このときのデューティ比は６０．０％）に設定した点を除いて、上記発明実験１と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化すると０．０４であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．００であり、異常放電の誘発が効果的に抑制されることが確認された。
【００２６】
発明実験６では、印加時間Ｔｏｎを上記発明実験５よりも長い７．０μｓｅｃ（このときのデューティ比は７０．０％）に設定した点を除いて、上記発明実験５と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化したところ０．０６であり、上記基準値よりも少ないことが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．０３であり、異常放電の誘発が効果的に抑制されることが確認された。
【００２７】
上記発明実験５，６に対する比較のため、比較実験５を行った。比較実験５では、印加時間Ｔｏｎを上記発明実験５，６よりも長い８．０μｓｅｃ（このときのデューティ比は８０．０％）に設定した点を除いて、上記発明実験５，６と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化したところ０．２９であり、上記基準値を超えてしまうことが確認された。成膜中の異常放電回数を測定し、その測定値を規格化すると０．４１であり、異常放電の誘発が効果的に抑制されないことが確認された。
【００２８】
比較実験６では、負の電位Ｖｎをパルス状に印加するときの周波数を８０ｋＨｚ、印加時間Ｔｏｎを７．５μｓｅｃに設定した（このときのデューティ比は６０．０％）点を除いて、上記発明実験１と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化したところ０．０８であり、上記基準値以下であることが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると０．１１であり、異常放電の誘発が効果的に抑制されることが確認された。然し、成膜時間が長くなり、生産性が低下することが確認された。
【００２９】
比較実験７では、印加時間Ｔｏｎを上記比較実験６よりも長い１０．０μｓｅｃに設定した（このときのデューティ比は８０．０％）点を除いて、上記比較実験６と同様に、窒化シリコン膜を成膜した。成膜直後の基板Ｓｗ表面に付着するパーティクル数を測定し、その測定値を規格化したところ１．００であり、上記基準値を超えることが確認された。また、成膜中の異常放電回数を測定し、その測定値を規格化すると１．００であり、異常放電の誘発が効果的に抑制されないことが確認された。
【００３０】
以上の実験によれば、負の電位をパルス状に印加するときの周波数を１００ｋＨｚ以上で１５０ｋＨｚ以下の範囲、負の電位の印加時間Ｔｏｎを５μｓｅｃより長くて８μｓｅｃより短い範囲に設定することで、異常放電の誘発を効果的に抑制するという機能を損なうことなく、成膜直後の基板Ｓｗ表面に付着するパーティクルの数を少なくできることが判った。
【００３１】
以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態では、シリコン製のターゲット２を用いて窒化シリコン膜を成膜する場合を例に説明したが、誘電体膜は窒化シリコン膜に限定されず、酸化シリコン膜や酸窒化シリコン膜を成膜する場合や、アルミニウム製のターゲットを用いて酸化アルミニウムを成膜する場合にも本発明を適用することができる。
【符号の説明】
【００３２】
ＳＭ…スパッタリング装置、Ｓｗ…基板（被処理基板）、Ｔｏｎ…負の電位の印加時間、１…真空チャンバ、２…ターゲット。
【図１】
0006972427.tif 000003
【図２】
0006972427.tif 000004