(57)【特許請求の範囲】
【請求項１】
第１の分離トレンチ内の第１のレール開口内に形成された第１の電力レールと、
前記第１のレール開口内の前記第１の電力レール上の第１の誘電体キャップであって、前記第１の電力レールを当該第１の誘電体キャップの上の導電パターン構造から分離する第１の誘電体キャップと、
第２の分離トレンチ内の第２のレール開口内に形成され、前記第１の電力レールと実質的に同じ厚さを持つ第２の電力レールと、
前記第２のレール開口内の前記第２の電力レール上の第２の誘電体キャップであって、前記第２のレール開口の側面材料に対してエッチング選択性である第２の誘電体キャップと、
前記第２のレール開口の前記側面材料に対してエッチング選択性である前記第２の誘電体キャップをエッチングすることによって形成され、その結果として前記第２の電力レールとアライメントされた側面を持つ開口であって、前記導電パターン構造を前記第２の電力レールと接続する導電材料で充填されている開口と、
を含む半導体デバイス。
【請求項２】
前記第１の電力レールが前記第１の分離トレンチ内部に形成され、且つ前記第２の電力レールが前記第２の分離トレンチ内部に形成されている、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の電力レールが前記第１の分離トレンチを抜けてバルクシリコン基材の中まで形成され、且つ前記第２の電力レールが前記第２の分離トレンチを抜けて前記バルクシリコン基材の中まで形成されている、請求項１に記載の半導体デバイス。
【請求項４】
前記第２の誘電体キャップが、前記第２の電力レールと前記第２の分離トレンチ及び前記第２の分離トレンチ内の酸化物との間のＳｉＯライナーに対してエッチング選択性の材料である、請求項１に記載の半導体デバイス。
【請求項５】
前記第１の誘電体キャップが前記第１の電力レールの上に選択的に堆積されている、請求項１に記載の半導体デバイス。
【請求項６】
前記第１及び第２の電力レールは、７００℃以上で熱的安定性を有する金属材料で形成される、請求項１に記載の半導体デバイス。
【請求項７】
前記金属材料が高融点金属である、請求項６に記載の半導体デバイス。
【請求項８】
前記金属材料がルテニウムを含む、請求項６に記載の半導体デバイス。
【請求項９】
前記第１及び第２の電力レールの抵抗率要件を満たすように前記第１及び第２の電力レールのアスペクト比が既定される、請求項１に記載の半導体デバイス。
【請求項１０】
前記アスペクト比と共に前記第１及び第２の電力レールの限界寸法幅が既定される、請求項９に記載の半導体デバイス。
【請求項１１】
前記第１及び第２の電力レールは、前記第１及び第２のレール開口を前記高融点金属で充填し、前記高融点金属を特定の深さまでエッチングバックすることによって形成されている、請求項７に記載の半導体デバイス。
【請求項１２】
半導体デバイスの製造方法であって、
第１の分離トレンチ内の第１のレール開口内に第１の電力レールを形成し、且つ第２の分離トレンチ内の第２のレール開口内に、前記第１の電力レールと実質的に同じ厚さを持つ第２の電力レールを形成し、
前記第１の電力レールを第１の誘電体キャップで、及び前記第２の電力レールを第２の誘電体キャップで上面被覆し、前記第２の誘電体キャップは、前記第２のレール開口の側面材料に対してエッチング選択性であり、
前記第２のレール開口の前記側面材料に対してエッチング選択性である前記第２の誘電体キャップ内に開口をエッチングし、その結果として該開口の側面が前記第２のレール開口とアライメントされることをもたらし、そして、
前記開口を導電材料で充填して、該充填された開口を介して導電パターン構造を前記第２の電力レールと接続し、前記第１の誘電体キャップが前記第１の電力レールを前記導電パターン構造から分離する、
ことを含む方法。
【請求項１３】
前記第１の分離トレンチ内の前記第１のレール開口内に前記第１の電力レールを形成し、且つ前記第２の分離トレンチ内の前記第２のレール開口内に前記第２の電力レールを形成することが、
前記第１の分離トレンチ内部に前記第１のレール開口を、及び前記第２の分離トレンチ内部に前記第２のレール開口をエッチングすることと、
前記第１の分離トレンチ内部の前記第１のレール開口内に前記第１の電力レールを、及び前記第２の分離トレンチ内部の前記第２のレール開口内に前記第２の電力レールを形成することと
を更に含む、請求項１２に記載の方法。
【請求項１４】
前記第１の分離トレンチ内の前記第１のレール開口内に前記第１の電力レールを形成し、且つ前記第２の分離トレンチ内の前記第２のレール開口内に前記第２の電力レールを形成することが、
前記第１の分離トレンチを抜けてバルクシリコン基材の中まで前記第１のレール開口を、及び前記第２の分離トレンチを抜けて前記バルクシリコン基材の中まで前記第２のレール開口をエッチングすることと、
前記第１の分離トレンチと前記バルクシリコン基材との中にある前記第１のレール開口内に前記第１の電力レールを、及び前記第２の分離トレンチと前記バルクシリコン基材との中にある前記第２のレール開口内に前記第２の電力レールを形成することと
を更に含む、請求項１２に記載の方法。
【請求項１５】
前記第１の分離トレンチ内で前記第１の電力レールを前記第１の誘電体キャップで上面被覆することが、
前記第１の電力レールと前記第１の分離トレンチとの間のＳｉＯライナーに対してエッチング選択性である前記第１の誘電体キャップとして誘電体材料を選択的に堆積させることを更に含む、請求項１２に記載の方法。
【請求項１６】
前記第１の分離トレンチ内の前記第１のレール開口内に前記第１の電力レールを形成し、且つ前記第２の分離トレンチ内の前記第２のレール開口内に前記第２の電力レールを形成することが、
７００以上で熱的安定性を有する金属材料を使用して前記第１の電力レール及び前記第２の電力レールを形成することを更に含む、請求項１２に記載の方法。
【請求項１７】
７００℃以上で前記熱的安定性を有する前記金属材料を使用して前記第１の電力レール及び前記第２の電力レールを形成することが、
ルテニウムを使用して前記第１の電力レール及び前記第２の電力レールを形成することを更に含む、請求項１６に記載の方法。
【請求項１８】
ルテニウムを使用して前記第１の電力レール及び前記第２の電力レールを形成することが、
前記第１の分離トレンチ内の前記第１のレール開口を、及び前記第２の分離トレンチ内の前記第２のレール開口を、前記ルテニウムで充填することと、
前記ルテニウムを特定の深さまでエッチングバックすることと
を更に含む、請求項１７に記載の方法。
【請求項１９】
前記第１の分離トレンチ内の前記第１のレール開口内に前記第１の電力レールを形成し、且つ前記第２の分離トレンチ内の前記第２のレール開口内に前記第２の電力レールを形成することが、
２つのレール線を含む電力レールを形成することを更に含む、請求項１２に記載の方法。
【請求項２０】
前記２つのレール線を含む前記電力レールを形成することが、
分離トレンチ内のレール開口の側壁及び底部の上にスペーサ層を共形的に堆積させることと、
前記レール開口を誘電体材料で充填することと、
前記レール開口の側壁に形成された前記スペーサ層を除去して２つのスペーサトレンチを形成することと、
前記２つのスペーサトレンチをルテニウムで充填することと、
前記ルテニウムを特定の深さまでエッチングバックすることと
を更に含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張及び相互参照
この本開示は、２０１７年６月２２日に出願された米国仮出願第６２／５２３，７０４号「Ｍｅｔｈｏｄ  ｔｏ  Ｓｅｌｆ−ａｌｉｇｎ  Ｂｕｒｉｅｄ  Ｐｏｗｅｒ  Ｒａｉｌｓ  ａｎｄ  Ｂｅｌｏｗ−ｄｅｖｉｃｅ  Ｗｉｒｉｎｇ  ｆｏｒ  Ｒａｎｄｏｍ  ａｎｄ  Ｎｏｎ−ｒａｎｄｏｍ  Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ  ａｎｄ  Ｄｅｓｉｇｎｓ」の利点を主張するものであり、この仮出願は、その全体が参照によって本明細書に組み込まれる。
【０００２】
本開示は、半導体デバイス及び製造プロセスに全体として関連した実施形態を記載する。
【背景技術】
【０００３】
本開示は、集積回路ならびに集積回路用トランジスタ及びトランジスタ構成要素などの半導体デバイスの製造方法に関する。（特に顕微鏡的スケールの）半導体デバイスの製造においては、例えば、膜形成堆積、エッチングマスク作製、パターニング、材料エッチング及び除去、ならびにドーピング処理などの様々な製造プロセスが、所望の半導体デバイス素子を基材上に形成するために繰り返し実行される。歴史的には、超微細加工により、トランジスタは、上部に形成された配線／金属皮膜と共に１つの平面内に作製され、従って２次元（２Ｄ）回路または２Ｄ構造として特徴付けられてきた。スケーリング効果により、２Ｄ回路内の単位領域当たりのトランジスタ数が大幅に増加したものの、一桁ナノメートルの半導体デバイスの製造ノードにスケーリングが突入したため、スケーリング効果はより大きな課題に直面している。
【発明の概要】
【０００４】
本発明は、フィン電界効果トランジスタ（ｆｉｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＦＩＮＦＥＴ）、ナノワイヤ、ナノシート、または相補型積層ナノワイヤ及び／またはナノシートのいずれかを組み込んだランダムロジックと非ランダムロジックとの両方のデバイス製造に関係する。スタンダードロジックセルにおいて、デバイス（例えば、トランジスタ）への電力は、バックエンドオブライン（ｂａｃｋ−ｅｎｄ  ｏｆ  ｌｉｎｅ：ＢＥＯＬ）金属層内の電力レールを介してソース／ドレイン接点に供給される。電力レールは、通常、一般に東西方向と呼ばれる方向で各隣接セルを横切って走る。電力レールは複数のセルに電力を供給する必要があるため、電力レールは、セル内で使用されるスタンダードなルーティングトラック／信号線と比較して非常に大きいサイズ（例えば、より大きい幅）で実装されることが多い。通常、普通のルーティング線と比較した電力レールのサイズの違いは３〜４倍の大きさとなり得るため、電力レールは、セルデザイン内で多大な領域を利用する。レールを介した抵抗を適切に維持して、ＩＲドロップ及びデバイス内に供給されるために電力レールが必要とする周波数を含む適切な配電目標値を維持するためには、電力レールの限界寸法をより大きくすることが必要とされる。
【０００５】
電力レールのサイズをより深く（例えば、アスペクト比をより高く）することによって電力レールの水平方向（幅）サイズを縮小することにより、効率的に電力レール内の全金属体積を同一に維持し、または増加させつつトップダウン断面をより小さくすること（例えば、金属線の幅をより小さくすること）を可能にする方式が考案されている。アスペクト比が増加すると、電力レール全体にわたって抵抗がより低くなる。これにより、ＩＲドロップ及び電力レールが供給されるのに必要とする周波数を改善して維持することができる。単にＢＥＯＬ内の電力レールのアスペクト比を増加させることは困難であることが多い。というのも、これは、信号線をデバイスに接続するためにより大きいアスペクト比のビア（例えば、より高いビア抵抗）を駆動することになる、あるいは、同様に同程度のアスペクト比を有する信号線を必要とすることによりＢＥＯＬ内のトラック間の容量が増大することになるためである。１つの方式は、物理デバイス（例えばトランジスタ）の下に電力レールを「埋め込む」、または位置付けることを含む。この場合、電力レールのアスペクト比は、ＢＥＯＬ内の信号線とは別に増加させることができ、これにより、ＢＥＯＬ内の抵抗によっても容量によっても悪影響を及ぼすことなく電力レールを介した抵抗を大幅に小さくする手段が提供される。この方法では、従来のプルダウン方式によるものとは対照的なボトムアップ方式によって金属接点に電力が供給される。
【０００６】
物理デバイスの下に電力レールを埋め込むことによりセルのフィート数を減少させることができる。例えば、一般に、セルは、スタンダードセルレイアウトライブラリにおいて一定高さ・可変幅セルとして実現される。高さを一定にすることにより、セルを複数列に配置することが可能になり、自動レイアウトデザインのプロセスが容易になる。列方向は東西方向と呼ばれる方向であり、東西方向に対して垂直である方向は南北方向と呼ばれる。この命名規則によれば、Ｍ０は、一般に東西方向に走る線を含むことになり、他方、Ｍ１は、南北方向に走る線を有することになる。後続の金属層は、直前の金属層に対して垂直に走ることになる。
【０００７】
物理デバイスの下に電力レールを埋め込むことにより、スタンダードセルのセルの高さを電力レールとルーティングトラックとの組み合わせではなく単にルーティングトラックまたは信号線の数によって定義することができる。これにより、実際のルーティングトラックの数が同一である場合でも、この概念の採用によって（電力レールの幅がルーティングトラック線の幅に等しい、または２もしくは３倍であると仮定して）６．０〜６．５ルーティングトラック（６．５Ｔ）のセルの高さから５．０ルーティングトラックのセルの高さにまで容易にスケールダウンすることが可能になる。
【０００８】
（南北方向の）隣接セルからＶｓｓまたはＶｄｄのいずれかに接続することは、共通の電力レールに沿って行うことができる。一実施例において、電力レール（例えば、Ｖｄｄ）は、スタンダードセルの上段とスタンダードセルの下段との間の下方に位置する。電力レールは東西方向に走る。上段のセルは北向きであり、下段のセルは南向きであり、例えば、電力レールをＶｄｄ電源として共通に使用することができる。電力レールは、上段の北向きのセルによってタップ付けすることができ、同様に隣接する下段の南向きのセルによってタップ付けすることができる。大きい非埋め込み型レールの場合、これは、両方の接続を行うのに十分な空間がレール上に存在するために適合可能であり、それらの接続は、ビアがレールを介して下の金属ドレイン（メタライゼーションのためのチャネルまたはトンネルなど）に転写されるトップダウンの集積化方式でなされる。従って、リソグラフィまたはパターニングのいずれかでなされる任意の整合が、エッチングプロセスによって直接転写される。しかしながら、埋め込み型レールの実施形態に関しては、抵抗の仕様を満たすのにどの程度の大きさのアスペクト比が必要とされるかに応じて、電力レールは、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ−ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）の中に、またはバルクシリコンとＳＴＩとの両方の中に封止される場合がある。置換金属ドレインの酸化物充填によって下に接続すること、ならびに金属レール及び物理的にレールに隣接したＳＴＩ以外に載置することは実行困難であり得る。配置誤差が生じると、レールに金属が余計に充填されることになる。その理由は、そのプロセスの次のステップにおいて、埋め込み型レールに接続した後に金属ドレインをメタライゼーションするためである。逆に、特にレールと金属ドレインとの間の接続が１２ｎｍ未満のサイズであるデザインにおいて、電力レールに対して不十分な接続がなされる配置誤差が生じると、重大な抵抗ペナルティが発生する。
【０００９】
南北方向の隣接する２つのセルからの２つのソース／ドレイン接点が、共通の電力レールから引き下ろされている場合、両方のスタンダードセル間のソース／ドレイン接点または電極を実際には共有することができる。これにより、ビア接続の配置において、（ａ）ビア抵抗を改善するために直径を大きくすること、及び（ｂ）電力レールの幅の範囲内で任意の場所に配置することが可能となる。従って、エッジ配置誤差（ｅｄｇｅ−ｐｌａｃｅｍｅｎｔ  ｅｒｒｏｒ：ＥＰＥ）がある程度緩和される。
【００１０】
能動デバイスの下に電力レールを埋め込む集積化によって更なるいくつかの課題が生じる。これらの問題は、使用されるレールのサイズ、埋め込み型レールが実装される集積化プロセスシーケンス中の位置、シリコンまたはＳｉＧｅフィン構造（またはナノシートゲートオールアラウンド（ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ：ＧＡＡ）プロセスで使用されるＳｉ／ＳｉＧｅフィン超格子）に近接した埋め込み型電力レールの配置、これらのレールがタップ付けされる箇所（単一のスタンダードセル内と南北方向の２つの隣接セル間との両方）の密度及び位置、レールのメタライゼーション及びそれに続く金属ドレインへの接続のために必要とされる任意の関連ライナーと併せて埋め込み型レールのために使用される金属、ならびに集積化において埋め込み型電力レールを作る方法及び場所に対する熱制約を含むいくつかの要因によっても影響を受ける。
【００１１】
本明細書の例示的な実施形態は、主として埋め込み型電力レールへの適用を説明することに焦点を当てている。しかしながら、この適用は非限定的である。本明細書の実施形態は、ルーティング線またはローカル相互接続線もしくはセル間相互接続線などの、物理デバイスの下に存在するあらゆる裏面配線、ならびにウェーハの後部から直接電力レールを供給している埋め込み型配電網を対象とするように拡張することができる。
【００１２】
現在のところ、物理デバイスの下端部に対してなされるあらゆる配線を自己整合させる方法は存在しない。これは、配線が埋め込み型電力レール、メモリ用の埋め込み型ワード線、埋め込み型相互接続線、埋め込み型ルーティング線、ロジック用の埋め込み型セル間配線などを含むかどうかを問わない。
【００１３】
本明細書に開示された複数の自己整合方法が可能となることにより、現在の６．５Ｔから下の５Ｔまで、または、相補型ＦＥＴを積層させたナノシートアーキテクチャなどの他のスケーリング概念に関連して実施される場合には更に下までも、ロジックデザインのセルの高さを大幅にスケーリングすることができ、後者の場合、４Ｔまたは更には３Ｔのセルの高さが、埋め込み型電力レールと共に実現可能となる。これは、セル自体を次々と積層可能である機構をも最終的に提供する。いくつかの実施例において、相補型積層ナノシート（ＮＭＯＳ上にＰＭＯＳ）が開示される。このような積層デバイスは、埋め込み型の裏面配線の本明細書の実施形態と共に使用することにより、配置または線及び／または他の配線が、現在のメタライゼーション方法のまま、物理デバイスの下、複数の物理デバイスの中間、ならびに物理デバイスの上のいずれかでなされ得る複数セルの積層化にまで拡張することができる。
【００１４】
当然のことながら、本明細書で説明した種々のステップを議論する順序は、分かりやすくするために提示されている。一般に、これらのステップは、あらゆる適切な順序で実行することができる。加えて、本明細書の種々の特徴、技術、構成などのそれぞれが本開示の種々の箇所で議論されている場合があるが、各概念は、互いに独立して、または互いに組み合わせて実行できることが意図される。従って、本発明は、多くの異なる方法で具現化及び表現することができる。
【００１５】
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、分離トレンチ内に形成され、必要に応じて下方に延びてバルクシリコン内に達する電力レールを含む。電力レールは、高ｋ金属ゲート（ｈｉｇｈ−ｋ  ｍｅｔａｌ  ｇａｔｅ：ＨＫＭＧ）、ゲート電極、及び更にはソース／ドレイン電極から電力レールを分離するために、誘電体キャップによって、または別に堆積させたＳＴＩ酸化物によって被覆される。更に、誘電体キャップ内に開口を形成し、それを導電材料で充填して、ソース／ドレイン電極を電力レールと選択的に接続することができる。
【００１６】
本開示の態様は、半導体デバイスの製造方法を提供する。方法は、分離トレンチ内に、必要に応じて下方に延びてバルクシリコン内に達する電力レールを形成することを含む。更に、方法は、電力レールを誘電体キャップで上面被覆して誘電体キャップの上の導電パターン構造から電力レールを分離することを含む。次いで、方法は、誘電体キャップ内に開口を選択的に形成し、この開口に導電材料を充填して、充填された開口を介して導電パターン構造を電力レールと選択的に接続することを含む。誘電体キャップ材料を周囲のＳＴＩ酸化物とは別にすることにより、電力レールをソース／ドレイン電極に接続する構造を介して形成するときに選択的にエッチングすることによって自己整合のいくつかの手段を提供することができる。このキャッピング材料の堆積は、（ａ）従来の充填、ＣＭＰ及びリセスプロセス、またはより好ましくは、（ｂ）埋め込み型金属レールの上部表面にキャップ材料が選択的に堆積される選択堆積プロセスのいずれかによって行うことができる。
【００１７】
本開示の態様は、添付図面と併せて読まれるときに以下の詳細な説明から最も良く理解される。なお、業界の標準的慣行に従って、各種特徴は縮尺に合わせて描かれたものではない。実際には、各種特徴の寸法は、議論を分かりやすくするために任意に拡大または縮小される場合がある。
【図面の簡単な説明】
【００１８】
【図１】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図２】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図３】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図４】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図５】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図６】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図７】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図８】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図９】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１０】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１１】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１２】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１３】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１４】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１５】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１６】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１７】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１８】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図１９】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図２０】本開示のいくつかの実施形態に係る半導体製造プロセス中の中間段階の各種概略図を示す。
【図２１】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２２】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２３】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２４】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２５】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２６】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２７】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２８】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図２９】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３０】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３１】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３２】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３３】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３４】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３５】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３６】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３７】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３８】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【図３９】本開示のいくつかの実施形態に係る埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【発明を実施するための形態】
【００１９】
以下の開示は、提供される主題の種々の特徴を実装するために、多くの異なる実施形態または実施例を提供する。本開示を単純化するために、構成要素及び配置の特定の実施例について後述する。当然のことながら、これらは、単なる実施例であり、限定を意図するものではない。例えば、後続する説明において第２の特徴の上方に、または第２の特徴の上に第１の特徴を形成することは、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、第１の特徴と第２の特徴とが直接接触し得ないように更なる特徴が第１の特徴と第２の特徴との間に形成され得る実施形態をも含んでもよい。加えて、本開示は、各種実施例において参照番号及び／または文字を繰り返す場合がある。この繰り返しは、単純かつ明確にするためであり、記載される各種の実施形態及び／または構成の間の関係をそれ自体規定するものではない。
【００２０】
更に、「下方（ｂｅｎｅａｔｈ）」「下（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図面で示されるような、ある要素または特徴の別の要素（複数可）または特徴（複数可）に対する関係を記述するための説明を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図面に示された方向に加えて、使用中または動作中のデバイスの種々の方向を包含するように意図される。それ以外の場合、装置は、（９０度回転させて、または他の方向に）方向付けられてもよく、従って、本明細書で使用される空間的に相対的な記述語も同様に解釈され得る。
【００２１】
本明細書の開示は、埋め込み型電力レールの自己整合方法をランダムロジックセルと非ランダムロジックセルとの両方に提供する。埋め込み型電力レールは、所与のロジック集積化フロー：（ａ）スタンダードフィン電界効果トランジスタ（ｆｉｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＦＩＮＦＥＴ）プロセスの場合はバルクシリコンの直接上、（ｂ）ＳｉＧｅ  Ｐ型金属酸化物半導体（Ｐ−ｔｙｐｅ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＰＭＯＳ）チャネルプロセスの場合はバルクシリコンの上のＳｉＧｅエピタキシー膜の直接上、（ｃ）ナノワイヤ及び／またはナノシート処理の場合はＳｉ／ＳｉＧｅ多層スタックの直接上、または（ｄ）フィンＦＥＴもしくはＳｉ／ＳｉＧｅフィンスタックがパターン化され、ＳＴＩ酸化物で充填された後、に挿入するための複数の位置を有する。
【００２２】
一般に、パターン密度を均一化して均一な処理環境を構成するために、ダミーフィンパターンがレイアウトにおいて追加される。処理中、例えば、ダミーフィンパターンは、個々のフィンＦＥＴデバイスを互いに隔離するために分離領域が最終的に形成される空間のためのスペースを作るために、または該スペースを画定するために、ある特定の時点にて除去される。ダミーフィンパターンの除去はフィンカット（ＦＩＮ  ｃｕｔ）と呼ばれる。ダミーフィンパターンの除去は、例えば、フィンエッチングをマスキングするためのハードマスク層内のダミーパターンを除去することにより、フィンエッチングプロセスの前に生じ得る。これは、ＣＵＴファースト方式と呼ばれる。ダミーフィンパターンの除去は、フィンエッチングプロセスの途中に生じ得る。これは、ＣＵＴミドル方式と呼ばれる。ダミーフィンパターンの除去は、フィン形成の後に生じ得る。これは、ＣＵＴラスト方式と呼ばれる。ＣＵＴラスト方式は、プロセス均一性を改善することができる。
【００２３】
用途（ａ）、（ｂ）及び（ｃ）のために埋め込み型レールを形成する場合、レールは、Ｓｉ、ＳｉＧｅ、または積層Ｓｉ／ＳｉＧｅフィンの任意のパターニングの前において一定距離にパターン化及びエッチングすることができる。従って、バックエンドオブライン（ＢＥＯＬ）のためのデュアルダマシン法と類似の方法などで、完全なレールの深さがフィンエッチングプロセス中に転写される。この方式により、フィンエッチングプロセスを、先端技術のために半導体製造業者によって現在支持されているＣＵＴラストではなく、ＣＵＴミドルまたはＣＵＴファーストのいずれかで行うことができる。
【００２４】
フィンＣＵＴラスト方式は、埋め込み型レールの深さ及び形状を歪ませる場合がある。同様に、抵抗制御を維持するために重要となる、深いが狭いレールを形成する場合、これは、パターン化されたフィンに隣接するレールの間に非常に限定された空間を有する深いトレンチを残し得るが、これにより、物理的な電力レールのサイズ及び／または形状に何らかの歪みが生じ得る。これにより、電気的パラメータに等しく関わる問題が起きる場合がある。加えて、フィンＦＥＴ用途の場合、バルクシリコンは、電力レール及び隣接するフィンの形成後、いくつかの注入ステップに影響される場合があり、バルクシリコン内にエッチングされるレールに接した領域内への注入特性を制御することは困難である。このような集積化方式は可能であり、今説明してきたが、実施態様においていくつかの制限を有する。フィンエッチング及びＳＴＩ充填／ＣＭＰの後に埋め込み型レールがパターン化される選択肢（ｄ）の場合、これは、埋め込み型電力レールを組み込むための好ましい実施形態である。
【００２５】
この実施形態において、埋め込み型レールは、ＳＴＩ酸化物の上部にパターン化され、ＳＴＩ酸化物の深さの範囲内で適切に停止するか、またはＳＴＩ酸化物の深さを完全に超えてバルクシリコン内に及ぶかのいずれかで、ＳＴＩ酸化物を介して転写される。バルクシリコン内への電力レールの最終的な深さは、埋め込み型レールの所望のアスペクト比に依存し、通常、ＩＲドロップ、電力をレールに伝達及び供給する周波数、ならびに電力をレールに供給する周波数に対するデザインルール適合性及びこの周波数とルーティングの観点からのエリアスケーリングに対するその影響とに基づいた上部金属層のルーティングの影響などの配電網の仕様を満たすために、使用される金属の選択及び埋め込み型電力レールに要求される抵抗によって決められる。広い（ルーティング線と比較して１．５Ｔ〜４Ｔの広いレール）電力レールの場合、このトレンチのアスペクト比は２．５〜５．０のオーダーである。深くて狭いレールは、更なる利点を有し得るが、最大３倍のアスペクト比、すなわち７．５〜１５．０を有する。このエッチングプロセスにより、非常に薄い（１２ｎｍ未満）ＳＴＩ酸化物が生じる。これは、ＳＴＩ内の埋め込み型電力レールの意図された深さと同程度の深さである場合がある。これらの狭いトレンチをフィン間に充填した酸化物内に転写する際の課題には、埋め込み型電力レール間の空間の倒壊マージン（ｔｏｐｐｌｅ  ｍａｒｇｉｎ）及び歪みが含まれる。これは、寄生要素にとって重要である。
【００２６】
いくつかの実施形態において、自己整合プロセスにより、狭い埋め込み型レールを形成することができる。例えば、１．５Ｔ〜４Ｔの電力レールのサイズを有する最初のトレンチがＳＴＩ中にエッチングされる。埋め込み型電力レールの意図された深さに一旦達すると、エッチング選択膜をトレンチ内に共形的に堆積させてトレンチの両側に「スペーサ」を形成することができる。次いで、このエッチング選択材料は、トレンチの最下部における共形堆積を除去するために通常の「スペーサ開口」エッチングを経ることにより、広いトレンチの側壁に沿ったエッチング選択材料のみを残すことができる。次いで、酸化物または他の誘電体ライナー及び／または充填材料を、トレンチの残部に充填するために選択することができ、次いで、（ＣＭＰなどによって）平坦化し、または乾式もしくは湿式で下方に陥凹（リセス化）させて、「Ａ／Ｂ」母材を露出させる。ここで、ＡはＳＴＩ酸化物または充填酸化物であり、Ｂはトレンチ内のエッチング選択材料である。次いで、非攻撃的エッチングプロセスを利用してエッチング選択材料「Ｂ」を掘削することができる。これにより、２つの同一トレンチが形成される。２つのトレンチは、これらが共に単一の共形堆積プロセスによって当初から形成されたために同一となる。２つの隣接する狭いトレンチの間の酸化物が倒壊することを防止する低アグレッシブエッチングプロセスが多数存在する。こうしたプロセスの１つに、化学的酸化物除去（ｃｈｅｍｉｃａｌ  ｏｘｉｄｅ  ｒｅｍｏｖａｌ：ＣＯＲ）気相エッチングがある。これは、１００対１に至る選択性を実現することができる。加えて、他の準原子層エッチング（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｅｔｃｈｉｎｇ：ＡＬＥ）、ならびに湿式及び／または乾式エッチングもある。
【００２７】
一旦、自己整合されたトレンチを形成して隣接する埋め込み型レールを生成すると、次いで、電力レールをメタライゼーションすることができる。
【００２８】
埋め込み型電力レールのためのメタライゼーションの選択は、集積化フローにおいて、レールが形成され、メタライゼーションされる箇所に影響を与える。Ｓ／Ｄエピ上にスパイクアニールが実行される前に埋め込み型レールを適切に形成し、メタライゼーションする場合、金属は、酸化物に対して非常に良好な熱特性を有する必要がある。例えば、金属は、金属ゲートに使用される膜の任意の堆積温度はもとより、７００℃〜１１００℃の範囲に及ぶ場合があるスパイクアニール温度下で安定であり得ることが必要である。埋め込み型レールが金属ゲート堆積及びＳ／Ｄスパイクアニールの前に配置される実施形態の場合、これにより、銅（４５０℃未満の熱的安定性）、コバルトまたはアルミニウムなどの金属の使用が排除される。いくつかの実施形態において、ルテニウムは、酸化物と比較して優れた熱的安定性を有することを考えると、埋め込み型電力レールをメタライゼーションするために集積化のこの時点で選択可能であり、ボトムアップ堆積プロセスを利用して深いトレンチ内に堆積させることもできる。
【００２９】
本開示の態様によれば、本明細書の技術は、リセス化されたルテニウム（または任意の他の材料）の上方にエッチング選択キャップを使用することによる電力レールの金属ドレインに対するボトムアップ自己整合を含む。いくつかの実施形態において、金属上誘電体（ｄｉｅｌｅｃｔｒｉｃ  ｏｎ  ｍｅｔａｌ：ＤｏＭ）を堆積させるための選択堆積プロセスを利用してキャップを形成する。ルテニウムの場合、キャップは、（ａ）誘電体である、かつ電力レールとレールの上に位置する金属ドレインとの間の真の誘電体となるのに十分なサイズを有すること、または（ｂ）接しているＳＴＩ酸化物もしくは誘電体ライナーに対してエッチング選択性であること、（ｃ）電力レールと任意のオーバーハングしたゲート電極との間の誘電体であること、ならびに（ｄ）誘電体キャップの高さが、埋め込み型電力レールの上部に対するＨＫＭＧ及びゲート電極の最終的な配置を実質的に定めること、及び電力レールとゲート電極との間の容量を制御するためにこの堆積量を制御可能であること、が可能である。キャップのエッチング選択特性を採用することにより、金属ドレインが開口されるとき、自己整合エッチングプロセスを確実に用いることができる。その場合、埋め込み型電力レールと任意のシリコンまたはＳｉ／ＳｉＧｅフィン構造との間の物理的隔離を適切に制御する必要もあるため、埋め込み型レールの軸に沿ってＳＴＩ酸化物を更に開口させずにキャップを開口することができる。これは、金属ドレイン全体が埋め込み型電力レールに対してキャップを開口し、タップが最初の埋め込み型レールトレンチと同じ同一のサイズとなるように制御することも可能にする。このサイズは、トレンチ内に更に堆積されるライナーを引いた埋め込み型電力レール自体のサイズとも同一である。これにより、使用される金属ドレインのサイズを完全に自由にすることができる。これは、ピンアクセスが制限されるエリアスケールデバイスにとって有益である。
【００３０】
本明細書のいくつかの実施形態の詳細な説明において、金属充填は、フィンエッチングの後に実行され、最後のＳＴＩ充填に後続するものとみなされ、フィン構造の上部に達するまで下方に研磨される。例示的な実施形態は埋め込み型電力レールに焦点を当てているものの、本明細書の技術は、物理デバイスの下に存在するルーティング線またはローカル相互接続線またはセル間相互接続線などのあらゆるバックサイド配線を対象とするように拡張することができる。
【００３１】
以下の例示的な実施形態は、相補型積層ナノシートデバイス（ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｓｔａｃｋｅｄ  ｎａｎｏｓｈｅｅｔ  ｄｅｖｉｃｅ：ＣＦＥＴ）のためのプロセスフローを例示する。集積化プロセスフローは、フィンＦＥＴ、水平積層ナノワイヤ及び／またはナノシート、ならびにＳｉＧｅチャネルフィンＦＥＴデバイスの製造に使用する場合と類似していることに注意されたい。
【００３２】
リセス化されたルテニウムの上方にエッチング選択キャップを使用することによって電力レールを金属ドレインに対してボトムアップで自己整合させることを利用する半導体プロセスについて、図１〜図１４を参照して説明する。
【００３３】
図１は、いくつかの実施形態に係る半導体製造プロセス中の半導体デバイス１００の一部の概略図を示す。図１の実施例において、Ｓｉ／ＳｉＧｅフィンエッチングが完了し、パッド酸化物／ＳｉＮキャップがフィンの上部に残されている。この特定の状況において、フィンカットは、フィンエッチングプロセスの前に既に行われている。これは、ＳＴＩの下のシリコンがフィンの間の領域内で「平坦である」とみなされることを意味する。フィンＣＵＴラスト方式を用いると、ダミーフィンは、フィン間のシリコン内に深い凹みを提供するこのステップの前にエッチングされる。これにより、埋め込み型電力レールの形成がより問題となる。従って、埋め込み型電力レールをこの例の集積化に組み込むために、フィンＣＵＴファーストまたはフィンＣＵＴミドル方式を採用してフィンパターンを画定することが好ましい。以下の図面は、例示的な結果を示す。
【００３４】
図２は、酸化物を堆積させ、ＣＭＰでＳｉ／ＳｉＧｅフィン構造の上部まで戻すことによってシャロートレンチアイソレーション（ＳＴＩ）がなされた後の半導体デバイス１００の概略図を示す。
【００３５】
図３は、フォトレジスト層内にレールトレンチのためのパターンを生成した後の半導体デバイス１００の概略図を示す。図３の例では、多層フォトリソグラフィスタックを使用してパターンを転写する。多層フォトリソグラフィスタックは、スピンオンカーボン（ｓｐｉｎ−ｏｎ  ｃａｒｂｏｎ  ：ＳＯＣ）の下層、Ｓｉ含有反射防止コーティング（Ｓｉ−ｃｏｎｔａｉｎｉｎｇ  ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ：ＳｉＡＲＣ）の中間層、及び上層のフォトレジストを含む。一例において、フォトレジスト内のパターンは、中間層ＳｉＡＲＣ及び下層ＳＯＣに最初に転写される。次いで、中間層ＳｉＡＲＣ及び下層ＳＯＣ内のパターンが、例えば、レールトレンチエッチングにより、下方に転写されてＳＴＩ酸化物に達する。
【００３６】
図４は、埋め込み型レールトレンチエッチング後の半導体デバイス１００の概略図を示す。埋め込み型レールトレンチは、ＳＴＩ酸化物の上部にパターン化され、例えば、エッチングによってＳＴＩ酸化物中に転写されることに注意されたい。一例において、パターンの転写は、ＳＴＩ酸化物の深さの範囲内で適切に停止する。別の一例において、パターン転写は、ＳＴＩ酸化物の深さを完全に超えてバルクシリコン内に及ぶまでエッチングする。広い（ルーティング線と比較して１．５Ｔ〜４Ｔの広いレール）電力レールの場合、このトレンチのアスペクト比は、２．５〜５．０のオーダーである。深くて狭いレールは、最大３倍のアスペクト比、すなわち７．５〜１５．０を有し得る。このエッチングプロセスにより、非常に薄い（１２ｎｍ未満）のＳＴＩ酸化物が生じる。これは、ＳＴＩ内の埋め込み型電力レールの意図された深さと同程度の深さである。これらの狭いトレンチをフィン間に充填した酸化物内に転写する際の課題には、埋め込み型電力レール間の空間の倒壊マージン及び歪みが含まれる。以下の図面は、例示的な結果を示す。
【００３７】
フィンＦＥＴ用途において、バルクシリコンは、高濃度にドーピングすることができ、レールを完全にＳＴＩ内に保持することが好ましい場合がある。しかしながら、深いレールをＳＴＩ内に保持するは、フィンの最初の高さを従来作製されるものよりも非常に大きくさせる。通常、フィンＦＥＴの場合、フィン寸法は７５Ａ前後に達するため、この例の実施形態において、フィンのアスペクト比は、１５−１を超えて十分に拡大される場合があり、２０−１に迫る場合もある。これは極めて攻撃的であり、フィン形状に歪みをもたらす傾向があるため、いくつかの実施形態では埋め込み型レールをシリコン内まで掘ることが好ましい場合がある。一実施形態において、狭い埋め込み型レールを自己整合プロセスによって形成することができる。その場合、最初のトレンチは、ＳＴＩを介してエッチングされるが、より一般的な１．５Ｔ〜４Ｔの電力レールのサイズである。
【００３８】
下方に延びてバルクシリコンに達する埋め込み型レールトレンチの実施形態において、埋め込み型レールは、バルクシリコン内へのパターンの転写後のトレンチ内への共形的（コンフォーマル）誘電体堆積により、バルクシリコンから物理的に分離される利点を得る。
【００３９】
図５は、原子層堆積（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）ＳｉＯライナーなどのライナーを堆積させた後の半導体デバイス１００の概略図を示す。
【００４０】
埋め込み型電力レールの意図された深さに一旦達すると、エッチング選択膜をトレンチ内に共形的に堆積させてトレンチの両側に「スペーサ」を形成することができる。次いで、このエッチング選択材料は、通常の「スペーサ開口」エッチングを経ることにより、トレンチの最下部における共形堆積を除去し、広いトレンチの側壁に沿ったエッチング選択材料のみを残すことができる。
【００４１】
本明細書の一実施形態において、狭い埋め込み型レールを、自己整合プロセスによっても形成することができる。その場合、最初のトレンチは、ＳＴＩ中にエッチングされるが、より一般的な１．５Ｔ〜４Ｔの電力レールのサイズである。埋め込み型電力レールの意図された深さに一旦達すると、エッチング選択膜をトレンチ内に共形的に堆積させてトレンチの両側に「スペーサ」を形成することができる。
【００４２】
図６は、エッチング選択膜（例えば、ＡＬＤ犠牲膜）を堆積させた後の半導体デバイス１００の概略図を示す。
【００４３】
次いで、このエッチング選択材料は、トレンチの最下部における共形堆積を除去するために通常の「スペーサ開口」エッチングを経ることにより、広いトレンチの側壁に沿ったエッチング選択材料のみを残すことができる。次いで、酸化物または他の誘電体ライナー及び／または充填材料を使用して、トレンチの残部を充填し、平坦化（例えば、ＣＭＰ）させ、または乾式もしくは湿式で下方に陥凹させて、「Ａ／Ｂ」母材を露出させる。ここで、ＡはＳＴＩ酸化物または充填酸化物であり、Ｂはトレンチ内のエッチング選択材料である。
【００４４】
図７は、酸化物充填後の半導体デバイス１００の概略図を示す。
【００４５】
更に、次いで、非攻撃的エッチングプロセスを利用して、エッチング選択材料「Ｂ」を掘削することができる。これにより、２つの同一トレンチが形成される。
【００４６】
図８は、２つの同一トレンチが形成された後の半導体デバイス１００の概略図を示す。
【００４７】
実施形態において、２つのトレンチは、これらが共に単一の共形堆積プロセスによって当初から形成されたために同一になり得る。２つの隣接する狭いトレンチの間の酸化物が倒壊することを防止する低アグレッシブエッチングプロセスが多数存在する。こうしたプロセスの１つに、化学的酸化物除去（ＣＯＲ）気相エッチングがある。これは、１００：１に至る選択性を実現することができる。加えて、他の準原子層エッチング（ＡＬＥ）、ならびに湿式及び／または乾式エッチングもある。以下の図面は、例示的な結果を示す。
【００４８】
次に、一例において、埋め込み型電力レールのために使用される金属及び／またはライナーでトレンチの底部が充填される。埋め込み型電力レールのための金属被覆の選択は、集積化フローにおいて、レールが形成され、メタライゼーションされる箇所に基づいている。Ｓ／Ｄエピ上にスパイクアニールがなされる前に埋め込み型レールを適切に形成し、メタライゼーションする場合、金属は、酸化物に対して非常に良好な熱特性を有すること、特に、金属ゲートに使用される膜の堆積温度はもとより、７００〜１１００℃の範囲に及ぶ場合があるスパイクアニール温度下で安定であり得ることが必要である。埋め込み型レールが金属ゲート堆積及びＳ／Ｄスパイクアニールの前に配置される実施形態の場合、これにより、銅（４５０℃未満の熱的安定性）、コバルトまたはアルミニウムなどの金属の使用が排除される。しかしながら、ルテニウムは、酸化物と比較して優れた熱的安定度を有することを考えると、埋め込み型電力レールをメタライゼーションするために集積化のこの時点で選択可能であり、ボトムアップ堆積プロセスを利用して深いトレンチ内に堆積させることもできる。しかしながら、ルテニウムなどの金属が使用された場合、これにより、ルテニウムの抵抗率及びそれによって生じる抵抗のため、埋め込み型電力レールが１．５Ｔ〜４Ｔのサイズのレールではなく狭いレールになる。狭い電力レールにボトムアップで接続することがより困難となるため、いくつかの実施形態において、金属ドレインへの接続を自己整合させることができる。以下の図面は、例示的な結果を示す。
【００４９】
図９は、ルテニウムでトレンチの底部を充填した後の半導体デバイス１００の概略図を示す。一実施例において、ルテニウムは、トレンチ及び表面を覆って充填され、トレンチの底部までエッチングバック（陥凹）される。
【００５０】
本明細書の技術は、リセス化されたルテニウム（または任意の他の金属）の上方にエッチング選択キャップを使用することによって電力レールを金属ドレインに対してボトムアップで自己整合させることを含む。置換法によって電力レールが作製されるとき、Ｓ／Ｄスパイクアニールの後、または実際の金属ドレインメタライゼーションの最中にメタライゼーションが実行され得ることに注意されたい。ルテニウムの場合、キャップは、（ａ）誘電体である、かつ電力レールとレールの上に位置する金属ドレインとの間の真の誘電体となるのに十分なサイズを有すること、または、（ｂ）接しているＳＴＩ酸化物または誘電体ライナーに対してエッチング選択性であること、が可能である。
【００５１】
図１０は、エッチング選択キャップが凹型ルテニウムの上方に形成された後の半導体デバイス１００の概略図を示す。
【００５２】
次いで、埋め込み型レールトレンチの残部をＳＴＩ酸化物または他の誘電体で充填した後、フィン構造の上部に達するまで下方に研磨する。
【００５３】
図１１は、ＳＴＩ酸化物を充填し、下方に研磨した後の半導体デバイス１００の概略図を示す。
【００５４】
次に、ＳＴＩリセスエッチングプロセスを実行して、相補型積層ナノシートのための本実施例の場合、アクティブなフィンの底部またはＳｉＧｅに達するまでＳＴＩを下げることができる。ＳＴＩエッチングは、埋め込み型電力レールの上方のエッチング選択誘電キャップの上部で停止することができる。
【００５５】
図１２は、ＳＴＩリセスエッチングプロセスの後の半導体デバイス１００の概略図を示す。
【００５６】
他の任意の実施形態を利用して埋め込み型電力レールをメタライゼーションすることにより、ルテニウムまたは他の選択的に堆積可能な金属以外にまで金属選択を推進できることに注意されたい。他の金属を埋め込み型電力レールに組み込むことを可能にする別の選択肢は、完全置換の金属レールとすることである。その場合、レールを金属で充填し、エッチング選択誘電体でキャップする代わりに、埋め込み型レールトレンチ画定プロセスの最中、トレンチを誘電体で完全に充填した後、メタライゼーションされた埋め込み型レールの意図された高さに達するまで下方に陥凹させる。続けて金属ドレインに接続する間、置換レール全体を等方的に除去し、次いで、金属で再充填することができる。埋め込み型電力レールが所与のセルを横切って、更には隣接する所与のセルにまで邪魔されずに走っていることは有益である。こうした連続的な電力レール金属を有することは困難となり得る。このような実施形態では、置換レール全体が、アクティブな接点から金属ドレインと、接続が要求されない箇所との両方まで除去される。金属が充填されるとき、この場合のこのような充填は、（単なるトップダウンまたはボトムアップ充填の代わりに）「サブウェイ」充填として実行される。その場合、金属は、レールへの所望の接続を伴わずに金属ドレインの下に走る埋め込み型レールの長さに沿って延びる。
【００５７】
レールがメタライゼーションされ、エッチング選択誘電体キャップでキャップされた本明細書の集積化実施形態を続けると、プロセスフローは、Ｓ／Ｄが形成された後、スパイクアニールを経て、その後の置換金属ゲートメタライゼーションを経るように継続する。集積化フローのこの時点で、意図された金属ドレインと電力レールに対する選択した接点の位置との間に接点が作られる。
【００５８】
例示的な実施形態は、一例として相補型ＦＥＴ積層ナノシートを使用し、説明は、主として、金属ドレインからＶｓｓに作られるタップに焦点を当てている。Ｖｓｓは、２つの積層電極（底部はＮＭＯＳであり、上部はＰＭＯＳである）の最下部に繋がる。
【００５９】
この時点で、金属ドレインは、メタライゼーションされておらず、金属ゲートのメタライゼーションの最中に酸化物で充填される。この時点で、金属ドレイン内の酸化物は、埋め込み型電力レールの上方のエッチング選択誘電キャップの上部に達するまで下方に陥凹される（または、ＳＴＩと金属ドレイン充填酸化物との間でエッチングが停止する場合、酸化物は完全に除去することができる）。キャップのエッチング選択特性を採用することにより、金属ドレインが開口されるとき、自己整合エッチングプロセスを確実に用いることができる。その場合、埋め込み型レールの軸に沿ってＳＴＩ酸化物を更に開口させずにキャップを開口させることができる。これは、金属ドレイン全体が埋め込み型電力レールに対してキャップを開口し、タップが最初の埋め込み型レールトレンチと同じ同一のサイズとなるように常に制御することも可能にする。このサイズは、トレンチ内に更に堆積されるライナーを引いた埋め込み型電力レール自体のサイズとも同一である。これにより、使用される金属ドレインのサイズを完全に自由にすることができる。これは、ピンアクセスが極度に制限されるエリアスケールデバイスにとって有益である。
【００６０】
図１３は、金属ドレイン内の酸化物をエッチング選択誘電キャップの上部に達するまで下方に陥凹させた後の半導体デバイス１００の概略図を示す。
【００６１】
金属ドレインは、いずれの酸化物（停止層が酸化物とＳＴＩとの間に存在する場合）によって、または一般に置換接点と呼ばれるものの中に充填されるいくつかの他の材料によって充填することができる。置換接点は、一般に、複数の膜：（ａ）ＳＴＩ内の酸化物、（ｂ）埋め込み型レールを保護する誘電体キャップ、（ｃ）通常、ある種類の窒化物である、金属ゲートを保護するキャップ、及び（ｄ）低ｋゲートスペーサ、に対する非常に良好な選択性を有する。以下の図面は、例示的な結果を示す。
【００６２】
図１４は、置換接点を充填した後の半導体デバイス１００の概略図を示す。
【００６３】
電力レールに対する電力タップは、結像（パターン化）され、置換接点を介して下方に転写される。埋め込み型電力レールが一連の高密度ルーティング線となるＢＥＯＬ金属線を駆動するため、南北方向のセル間の間隔は、単純に限界金属ピッチの１／２となり、またはＦｏｕｎｄｒｙ  Ｎ５技術を考慮すると、約１２ｎｍとなる。２つの隣接セルによって電力レールの緯度方向軸に沿った同じ位置に電力タップがなされた場合、これは、ＥＵＶ多重パターニングを用いた場合でも、ディスクリートビアを結像することが困難となることを意味する。従って、このような状況によって隣接セルの間に短絡が生じないことを確実にするために自己整合は有益である。これは、最初の広いトレンチが自己整合的にパターン化されて２つの同一の狭いレールを形成するという事実から自己整合が入る箇所である。従って、南北方向のセルがＶｓｓまたはＶｄｄレールのいずれかを共有するため、レールの各「ペア」はＶｄｄまたはＶｓｓのいずれかに対応する。この自己整合方法は、抵抗を改善するだけではなく、２つの隣接セルが短絡しないことを確実にする。
【００６４】
図１５は、例えば、フォトレジスト層からＳｉＡＲＣ及びＳＯＣ層内に電力タップが結像された後の半導体デバイス１００の概略図を示す。
【００６５】
電力レールの上方のエッチング選択キャップは、このような電力レールへのタッピングが必要とされる金属ドレイン接点のために除去することができる。
【００６６】
図１６は、エッチング選択キャップを除去した後の半導体デバイス１００の概略図を示す。
【００６７】
次いで、金属ドレイン内の置換接点材料を除去することができる。
【００６８】
図１７は、置換接点を除去した後の半導体デバイス１００の概略図を示す。
【００６９】
次いで、金属ドレインをメタライゼーションして所望のレールへの接続を等しく満たすことができるが、不要な接続は、金属ドレインを介したタップの転写中に開口されなかったエッチング選択キャップによって遮断されたままである。
【００７０】
図１８は、底部電極のためのドレインメタライゼーションの後の半導体デバイス１００の概略図を示す。
【００７１】
相補型積層ナノシートＦＥＴの場合、底部電極（ＮＭＯＳ）は、上部電極（ＰＭＯＳ）とは別個にメタライゼーションする必要がある。同様に、Ｖｓｓ及びＶｄｄレールへの電力タップは、両方の組の電極に対して発生する。本明細書の実施形態において、別個のメタライゼーションは、複数のメタライゼーション及びエッチングステップを用いて、または選択堆積によって実行することができる。
【００７２】
図１９は、底部電極のためのメタライゼーションのパターニング及び酸化層の堆積の後の半導体デバイス１００の概略図を示す。
【００７３】
図２０は、上部電極のためのドレインメタライゼーション及び酸化層の堆積の後の半導体デバイス１００の概略図を示す。
【００７４】
半導体デバイス１００において、各電力レールは、開口スペーサ技術を利用して形成された２つのレール線を含むことに注意されたい。図２１〜３０によって示したものなどのように、プロセスを変更して広い電力レールを形成することができる。
【００７５】
図２１は、いくつかの実施形態に係る半導体製造プロセス中の半導体デバイス２００の一部の概略図を示す。図２１は図１と同様である。図２１の例において、Ｓｉ／ＳｉＧｅフィンエッチングが完了し、パッド酸化物／ＳｉＮキャップがフィンの上部に残されている。
【００７６】
図２２は、酸化物を堆積させ、ＣＭＰでＳｉ／ＳｉＧｅフィン構造の上部まで戻すことによってシャロートレンチアイソレーション（ＳＴＩ）がなされた後の半導体デバイス２００の概略図を示す。図２２は図２と同様である。
【００７７】
図２３は、フォトレジスト層内にレールトレンチのためのパターンを生成した後の半導体デバイス２００の概略図を示す。図２３は図３と同様である。
【００７８】
図２４は、例えば、エッチングによってＳＴＩ酸化物中にパターンが転写されるときの半導体デバイス２００の概略図を示す。
【００７９】
図２５は、バルクシリコン内にパターンが更に転写されるときの半導体デバイス２００の概略図を示す。一例において、シリコン内へのパターン転写の前にスペーサ層を堆積させてシリコン内へのパターン転写を補助する。
【００８０】
図２６は、ＳｉＯ／ＴａＮライナーなどのエッチング選択膜を堆積させた後の半導体デバイス２００の概略図を示す。
【００８１】
図２７は、ルテニウムを底部充填した後の半導体デバイス２００の概略図を示す。
【００８２】
図２８は、ルテニウムをエッチングバックした後の半導体デバイス２００の概略図を示す。ルテニウムは、特定の深さのレールトレンチ内にエッチングで陥凹される。更に、ライナー内のＴａＮが除去される。
【００８３】
図２９は、リセス化されたルテニウムの上方にエッチング選択キャップが形成された後の半導体デバイス２００の概略図を示す。
【００８４】
図３０は、ＳＴＩ酸化物を充填し、下方に研磨した後の半導体デバイス２００の概略図を示す。
【００８５】
更に、図１２〜２０を参照して説明した同様のプロセスを利用して半導体デバイス２００に対する製造プロセスを継続することができる。
【００８６】
半導体デバイス１００及び２００が積層デバイスを有する３Ｄデバイスであることに注意されたい。埋め込み型電力レールを製造するためのオペレーションは、積層しない通常のフィンＦＥＴのためにインテグレートすることができる。図３１〜３９は、本開示のいくつかの実施形態に係るフィンＦＥＴデバイス用の埋め込み型電力レールを形成するための中間段階の各種概略図を示す。
【００８７】
図３１は、いくつかの実施形態に係る半導体製造プロセス中の半導体デバイス３００の一部の概略図を示す。図３１の実施例では、Ｓｉフィンエッチングが完了し、パッド酸化物／ＳｉＮキャップがフィンの上部に残されている。
【００８８】
図３２は、酸化物を堆積させ、ＣＭＰでＳｉ／ＳｉＧｅフィン構造の上部まで戻すことによってシャロートレンチアイソレーション（ＳＴＩ）がなされた後の半導体デバイス３００の概略図を示す。
【００８９】
図３３は、例えば、エッチングによってＳＴＩ酸化物中にパターンが転写されるときの半導体デバイス３００の概略図を示す。
【００９０】
図３４は、スペーサ層を堆積させた後の半導体３００の概略図を示す。スペーサ層は、（ａ）バルクシリコン内に埋め込み型レールトレンチパターンを転写している間、開口されたシリコンもＳｉＧｅフィン構造も全くエッチングされないことを確実にすること、及び（ｂ）最終的な埋め込み型電力レールとシリコン、ＳｉＧｅまたはシリコン／ＳｉＧｅフィン構造との間に一定かつ制御可能な距離が存在することを原子層堆積によって確実にすることにより、シリコン内へのパターン転写を補助することができる。
【００９１】
図３５は、バルクシリコン内にパターンが更に転写されるときの半導体デバイス３００の概略図を示す。
【００９２】
図３６は、ＳｉＯ／ＴａＮライナーなどのエッチング選択膜を堆積させた後にルテニウムをトレンチの底部から充填したときの半導体デバイス３００の概略図を示す。
【００９３】
図３７は、ルテニウムをエッチングバックした後の半導体デバイス３００の概略図を示す。ルテニウムは、特定の深さのレールトレンチ内にエッチングで陥凹される。更に、ライナー内のＴａＮが除去される。
【００９４】
図３８は、リセス化されたルテニウムの上方にエッチング選択キャップが形成された後の半導体デバイス３００の概略図を示す。
【００９５】
図３９は、ウェーハ製造プロセス後の半導体デバイス３００の概略図を示す。
【００９６】
記載したように、本明細書の例示的な実施形態は、埋め込み型電力レールのための用途に焦点を当てている。これは、単なる１つの例示的な実施形態であり、本明細書の技術は、物理デバイスまたはトランジスタデバイスの下に存在するルーティング線またはローカル相互接続線またはセル間相互接続線などのあらゆるバックサイド配線を対象とするように拡張することができる。
【００９７】
上記の記述において、処理システムの特定の形状及び本明細書で使用される各種の構成要素及びプロセスについての説明などの、具体的な詳細事項が記載されている。しかしながら、これらの具体的な詳細事項から逸脱する他の実施形態において本明細書の技術が実施されてもよく、このような詳細事項は説明のためであり限定的ではないことを理解すべきである。本明細書で開示された実施形態について、添付図面を参照して説明してきた。同様に、説明のために、特定の番号、材料及び構成が、完全な理解を提供するために記載されてきた。しかしながら、実施形態は、このような具体的な詳細事項を用いずに実施されてもよい。実質的に同一の機能的構造を有する構成要素は同様の参照符号によって示されるため、冗長な説明は省略される場合がある。
【００９８】
各種技術は、各種実施形態を理解するのに役立つ複数の個別オペレーションとして説明されてきた。説明の順序は、これらのオペレーションが必然的に順序依存的であることを意味するものとして解釈されるべきではない。実際、これらのオペレーションは、表現した順序で実行される必要はない。説明したオペレーションは、説明した実施形態とは異なる順序で実行されてもよい。各種の追加的なオペレーションが実行されてもよく、及び／または、説明したオペレーションが追加的な実施形態において省略されてもよい。
【００９９】
本明細書で使用された「基材」または「対象基材」とは、一般に、本発明に従って処理されているものを指す。基材は、あらゆる材料部分、またはデバイス、特に半導体もしくは他の電子デバイスの構造を含んでもよく、例えば、半導体ウェーハなどのベース基材構造、レチクル、ベース基材構造の上にある、またはそれを覆っている薄膜などの層であってもよい。従って、基材は、特定のベース構造、下側層または上側層、パターン有りまたはパターン無しのいずれにも限定されず、むしろ、このような任意の層またはベース構造、ならびに層及び／またはベース構造の任意の組み合わせを含むように企図される。本説明は、特定の種類の基材を参照し得るが、これは単に例示目的のためである。
【０１００】
当業者は、本発明の同一の目的を依然として達成しつつ上述した技術のオペレーションに多くの変形を加えることが可能であることも理解するであろう。このような変形は、本開示の範囲によって包含されるように意図される。従って、本発明の実施形態についての前述の説明は、限定を意図するものではない。むしろ、本発明の実施形態に対するあらゆる限定は、以下の特許請求の範囲において提示される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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