(57)【特許請求の範囲】
【請求項１】
第一導電型半導体基板の表面に、第一導電型クラッド層、活性層および第一の第二導電型クラッド層を順次積層した後に、さらにエッチングストップ層と第二の第二導電型クラッド層を順次積層して半導体層を形成する工程と、
前記半導体層をエッチングしてメサストライプを形成する工程と、
前記メサストライプの両側に埋め込み層を形成する工程と、
前記メサストライプの頂部および前記埋め込み層の表面に、第一導電型ブロック層を形成する工程と、
前記第一導電型ブロック層の前記活性層のストライプ横断面方向から見たときにおける中央部分に対応する領域を露出するマスクを形成した後、前記エッチングストップ層に達するまでエッチングして開口部を形成する工程と、
前記マスクと前記エッチングストップ層を除去する工程と、
前記開口部および前記第一導電型ブロック層の表面に第三の第二導電型クラッド層を積層した後、第二導電型コンタクト層を積層する工程と、
を含み、
前記第二の第二導電型クラッド層と前記活性層の間の前記活性層の表面に、前記第二の第二導電型クラッド層のキャリア濃度よりも低いキャリア濃度の前記第一の第二導電型クラッド層が形成され、前記第三の第二導電型クラッド層のキャリア濃度は、前記第二の第二導電型クラッド層のキャリア濃度よりも低く設定されたことを特徴とする光半導体装置の製造方法。
【請求項２】
前記エッチングストップ層には第二導電型ＩｎＧａＡｓＰ層を用い、前記マスクには第一導電型ＩｎＧａＡｓ層を用いることを特徴とする請求項１に記載の光半導体装置の製造方法。
【請求項３】
第一導電型半導体基板の表面に、第一導電型クラッド層、活性層および第一の第二導電型クラッド層を順次積層した後に、さらに第二の第二導電型クラッド層を積層して半導体層を形成する工程と、
前記半導体層をエッチングしてメサストライプを形成する工程と、
前記メサストライプの両側に埋め込み層を形成する工程と、
前記メサストライプの頂部および前記埋め込み層の表面に、第一導電型ブロック層を形成する工程と、
前記第一導電型ブロック層の前記活性層のストライプ横断面方向から見たときにおける中央部分に対応する領域を露出するマスクを形成した後、前記第一導電型ブロック層と前記第二の第二導電型クラッド層をエッチングして開口部を形成する工程と、
前記マスクを除去する工程と、
前記開口部および前記第一導電型ブロック層の表面に第三の第二導電型クラッド層を積層した後、第二導電型コンタクト層を積層する工程と、
を含み、
前記第二の第二導電型クラッド層と前記活性層の間の前記活性層の表面に、前記第二の第二導電型クラッド層のキャリア濃度よりも低いキャリア濃度の前記第一の第二導電型クラッド層が形成され、前記第三の第二導電型クラッド層のキャリア濃度は、前記第二の第二導電型クラッド層のキャリア濃度よりも低く設定されたことを特徴とする光半導体装置の製造方法。
【請求項４】
前記埋め込み層を形成する工程の後に、前記埋め込み層を平坦化する工程を含むことを特徴とする請求項１から請求項３のいずれか１項に記載の光半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、光半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、光通信の高速化が著しく、半導体レーザの高速動作が必要な用途が増えてきている。また、低コストで高速動作を実現するための分布帰還型半導体レーザを直接高速変調する直接変調型の半導体レーザが求められている。【０００３】
高速動作の直接変調型の半導体レーザでは寄生容量を小さくする必要がある。特に活性層の両脇に埋め込み層を設ける埋め込み型構造では、その埋め込み層に半絶縁性半導体層を用いることが有効である。この半絶縁性半導体層には鉄（Ｆｅ）をドーパントとしたＩｎＰ層を用いることが一般的である。しかし、Ｆｅドープ半絶縁性ＩｎＰ層は電子を捕捉するが、正孔（ホール）は捕捉しない。この埋め込み型構造の半導体レーザでは、ｐ型ＩｎＰクラッド層の側面がＦｅドープ半絶縁性ＩｎＰ層と接しており、ｐ型ＩｎＰ層からＦｅドープ半絶縁性ＩｎＰ層に正孔が注入されると、注入された正孔と捕捉されていた電子とが再結合することにより、リーク電流が流れる。このリーク電流を低減することを目的として、ｐ型ＩｎＰ層とＦｅドープ半絶縁性ＩｎＰ層の間に正孔を捕捉するｎ型ＩｎＰブロック層が設けられている。【０００４】
特許文献１では、リーク電流を低減する方法として、ｎ型ＩｎＰ埋め込み層（ブロック層）を形成した後、絶縁膜の幅を狭く加工し、ｐ型ＩｎＰクラッド層の一部を薄くエッチングして、更にｎ型埋め込み層（ブロック層）を形成する例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５４５６７０号公報（段落００２５、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ｎ型ＩｎＰブロック層を形成する時、ブロック層は選択成長をするため、活性層上部で先端部の活性層に垂直な幅が細くなり、正孔をブロックする効果が弱まり、活性層に注入されるべき正孔が捕捉されずにリーク電流となってしまうという問題があった。また、特許文献１では、ｐ型ＩｎＰクラッド層の側面がＦｅドープ半絶縁性ＩｎＰ層と接する部分を小さくするが、リーク電流を抑制するには十分ではないという問題があった。【０００７】
本願は、上記のような課題を解決するための技術を開示するものであり、リーク電流が低減された光半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示される光半導体装置の製造方法は、第一導電型半導体基板の表面に、第一導電型クラッド層、活性層および第一の第二導電型クラッド層を順次積層した後に、さらにエッチングストップ層と第二の第二導電型クラッド層を順次積層して半導体層を形成する工程と、前記半導体層をエッチングしてメサストライプを形成する工程と、前記メサストライプの両側に埋め込み層を形成する工程と、前記メサストライプの頂部および前記埋め込み層の表面に、第一導電型ブロック層を形成する工程と、前記第一導電型ブロック層の前記活性層のストライプ横断面方向から見たときにおける中央部分に対応する領域を露出するマスクを形成した後、前記エッチングストップ層に達するまでエッチングして開口部を形成する工程と、前記マスクと前記エッチングストップ層を除去する工程と、前記開口部および前記第一導電型ブロック層の表面に第三の第二導電型クラッド層を積層した後、第二導電型コンタクト層を積層する工程と、を含み、前記第二の第二導電型クラッド層と前記活性層の間の前記活性層の表面に、前記第二の第二導電型クラッド層のキャリア濃度よりも低いキャリア濃度の前記第一の第二導電型クラッド層が形成され、前記第三の第二導電型クラッド層のキャリア濃度は、前記第二の第二導電型クラッド層のキャリア濃度よりも低く設定されたことを特徴とする。
【００１０】
また、本願に開示される光半導体装置の製造方法は、第一導電型半導体基板の表面に、第一導電型クラッド層、活性層および第一の第二導電型クラッド層を順次積層した後に、さらに第二の第二導電型クラッド層を積層して半導体層を形成する工程と、前記半導体層をエッチングしてメサストライプを形成する工程と、前記メサストライプの両側に埋め込み層を形成する工程と、前記メサストライプの頂部および前記埋め込み層の表面に、第一導電型ブロック層を形成する工程と、前記第一導電型ブロック層の前記活性層のストライプ横断面方向から見たときにおける中央部分に対応する領域を露出するマスクを形成した後、前記第一導電型ブロック層と前記第二の第二導電型クラッド層をエッチングして開口部を形成する工程と、前記マスクを除去する工程と、前記開口部および前記第一導電型ブロック層の表面に第三の第二導電型クラッド層を積層した後、第二導電型コンタクト層を積層する工程と、を含み、前記第二の第二導電型クラッド層と前記活性層の間の前記活性層の表面に、前記第二の第二導電型クラッド層のキャリア濃度よりも低いキャリア濃度の前記第一の第二導電型クラッド層が形成され、前記第三の第二導電型クラッド層のキャリア濃度は、前記第二の第二導電型クラッド層のキャリア濃度よりも低く設定されたことを特徴とする。
【発明の効果】
【００１１】
本願によれば、活性層から第一導電型ブロック層へのリーク電流を低減でき、レーザ発振閾値電流の低減、光出力の高出力化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１による光半導体装置の構成を示す断面図である。
【図２】実施の形態１による光半導体装置の製造工程を示すフローチャート図である。
【図３】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図４】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図５】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図６】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図７】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図８】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図９】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１による光半導体装置の製造工程を示す断面図である。
【図１２】実施の形態２による光半導体装置の構成を示す断面図である。
【図１３】実施の形態２による光半導体装置の製造工程を示す断面図である。
【図１４】実施の形態２による光半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２による光半導体装置の製造工程を示す断面図である。
【図１６】実施の形態２による光半導体装置の製造工程を示す断面図である。
【図１７】実施の形態２による光半導体装置の製造工程を示す断面図である。
【図１８】実施の形態３による光半導体装置の構成を示す断面図である。
【図１９】実施の形態３による光半導体装置の製造工程を示すフローチャート図である。
【図２０】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２１】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２２】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２３】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２４】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２５】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２６】実施の形態３による光半導体装置の製造工程を示す断面図である。
【図２７】実施の形態４による光半導体装置の構成を示す断面図である。
【図２８】実施の形態４による光半導体装置の製造工程を示す断面図である。
【図２９】実施の形態４による光半導体装置の製造工程を示す断面図である。
【図３０】実施の形態４による光半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、本願の実施の形態１に係る光半導体装置１０１の構成を示す断面図である。図１に示すように、光半導体装置１０１は、面方位（１１０）のｎ型ＩｎＰ基板１（第一導電型の半導体)の表面に[０１１]方向に延在するメサストライプ８を形成している。メサストライプ８は、例えば幅Ｗ１が１．４μｍである。
【００１４】
メサストライプ８は、ｎ型ＩｎＰ基板１の表面に設けられ、ｎ型ＩｎＰクラッド層２（第一導電型の半導体）、活性層３、第一の第二導電型クラッド層であるｐ型ＩｎＰクラッド層４（第二導電型の半導体）、第二の第二導電型クラッド層であるｐ型ＩｎＰクラッド層６（第二導電型の半導体）、第三の第二導電型クラッド層であるｐ型ＩｎＰクラッド層１２（第二導電型の半導体）と順次積層してなる。メサストライプ８の両側は、埋め込み層としてのＦｅドープ半絶縁性ＩｎＰ層９（任意の導電型の半導体)で、メサストライプ８の側面の全てを覆うように埋め込まれている。
【００１５】
Ｆｅドープ半絶縁性ＩｎＰ層９の表面にｎ型ＩｎＰブロック層１０（第一導電型の半導体）が設けられているが、活性層３の上方で、活性層３の幅Ｗ１より狭い幅Ｗ２だけ途切れて形成されている。幅Ｗ２は、例えば１．０μｍである。
【００１６】
ｐ型ＩｎＰクラッド層６は、活性層３の上方でｎ型ＩｎＰブロック層１０の裏面端部に幅Ｗ３だけ形成されている。幅Ｗ３は、例えば０．２μｍである。活性層３の上方のｎ型ＩｎＰブロック層１０の厚さＤ２は活性層３から十分離れた部分（概ね数十μｍ）の幅Ｄ１と等しい。厚さＤ１および厚さＤ２は、３００〜１０００ｎｍの間で任意に設定してよい。
【００１７】
ｐ型ＩｎＰクラッド層４の表面とｎ型ＩｎＰブロック層１０の裏面の間、途切れたｎ型ＩｎＰブロック層１０の間、およびｎ型ＩｎＰブロック層１０の表面には、ｐ型ＩｎＰクラッド層１２が形成されている。ｐ型ＩｎＰクラッド層１２の表面には、ｐ型ＩｎＧａＡｓコンタクト層１３（第二導電型の半導体）が形成されている。ｐ型ＩｎＧａＡｓコンタクト層１３の表面には、ｐ側電極１４が形成されている。ｎ型ＩｎＰ基板１の裏面には、ｎ側電極１５が形成されている。
【００１８】
ｐ型ＩｎＰクラッド層６のキャリア濃度は、ｐ型ＩｎＰクラッド層４およびｐ型ＩｎＰクラッド層１２のキャリア濃度より大きく設定してある。キャリア濃度は０．５〜３．０×１０Ｅ＋１８ｃｍ−３の間で任意に設定してよい。
【００１９】
これにより、活性層３の上方において、ｐ型ＩｎＰクラッド層４とｎ型ＩｎＰブロック層１０の間に、ｐ型ＩｎＰクラッド層４よりキャリア濃度が高いｐ型ＩｎＰクラッド層６を設けることにより、ｎ型ＩｎＰブロック層とのｐｎ接合界面のエネルギー障壁が高くなるため、活性層からｎ型ＩｎＰブロック層へのリーク電流を低減できる。また、キャリア濃度が高いｐ型ＩｎＰクラッド層を設けることにより、素子抵抗も低減できる。
【００２０】
次に、本願の実施の形態１に係る光半導体装置１０１の製造方法について説明する。図２は、光半導体装置１０１の製造工程を示すフローチャート図である。図３から図１１は、図２に対応する光半導体装置１０１の各製造工程を示す断面図である。
【００２１】
まず、図３に示すように、面方位（１１０）のｎ型ＩｎＰ基板１の表面にｎ型ＩｎＰクラッド層２（厚さ１００〜２００ｎｍ、キャリア濃度０．１〜１．０×１０Ｅ＋１８ｃｍ−３）と、発光層となる多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ−ｑｕａｎｔｕｍ Ｗｅｌｌ）構造の活性層３と、ｐ型ＩｎＰクラッド層４（厚さ５０〜４００ｎｍ、キャリア濃度０．５〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＧａＡｓＰエッチングストップ層５（厚さ５０〜４００ｎｍ、キャリア濃度０．５〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＰクラッド層６（厚さ５０〜４００ｎｍ、キャリア濃度１．０〜３．０×１０Ｅ＋１８ｃｍ−３）をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により順に積層した後、ｐ型ＩｎＰクラッド層６の表面に、ＳｉＯ２等の絶縁膜７を成膜し、所望のリッジ幅に加工する（ステップＳ２０１）。
【００２２】
但し、ｐ型ＩｎＰクラッド層６のキャリア濃度は、ｐ型ＩｎＰクラッド層４のキャリア濃度より高く設定する。キャリア濃度は０．５〜３．０×１０Ｅ＋１８ｃｍ−３の間で任意に設定してよい。リッジ幅は、０．５〜２．０μｍ程度である。
【００２３】
続いて、図４に示すように、絶縁膜７をマスクとして用いて、ｐ型ＩｎＰクラッド層６からｎ型ＩｎＰクラッド層２又はｎ型ＩｎＰ基板１の途中までドライエッチングしてメサストライプ８を形成する（ステップＳ２０２）。
【００２４】
ここではドライエッチングを行ったが、ウェットエッチングでメサストライプ８を形成してもよい。エッチング深さは、１〜４μｍ程度である。メサストライプは[０１１]方向に延在している。
【００２５】
次いで、図５に示すように、メサストライプ８の両側をＦｅドープ半絶縁性ＩｎＰ層９（厚さ１０００〜４０００ｎｍ、キャリア濃度０．０１〜９．０×１０Ｅ＋１８ｃｍ−３）で埋め込み成長を行う（ステップＳ２０３）。
【００２６】
この時、Ｆｅドープ半絶縁性ＩｎＰ層９がメサストライプ８の側面の全てを覆うように成長させる。
【００２７】
続いて、図６に示すように、メサストライプ８の両側のＦｅドープ半絶縁性ＩｎＰ層９表面の凸部を臭化水素と酢酸を含むエッチャントによって除去して平坦にする（ステップＳ２０４）。
【００２８】
次いで、図７に示すように、絶縁膜７をバッファードフッ酸、またはフッ酸を用いて除去した後、ｎ型ＩｎＰブロック層１０（厚さ３００〜１０００ｎｍ、キャリア濃度２．０〜９．０×１０Ｅ＋１８ｃｍ−３）と、選択的にエッチングするためのマスクとしてのｎ型ＩｎＧａＡｓ層１１（厚さ５０〜２００ｎｍ、キャリア濃度０．５〜５．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ２０５）。
【００２９】
続いて、図８に示すように、フォトリソグラフィーにより、活性層３の上方に活性層の幅より狭い図示しないレジストの開口部を形成し、ドライエッチングまたは硝酸等により、ｎ型ＩｎＧａＡｓ層１１のみエッチングを行う（ステップＳ２０６）。
【００３０】
次いで、図９に示すように、ｎ型ＩｎＧａＡｓ層１１をエッチングマスクとして、活性層３の上方のｎ型ＩｎＰブロック層１０と、ｐ型ＩｎＰクラッド層６をｐ型ＩｎＧａＡｓＰエッチングストップ層５に達するまで、塩酸等のエッチャントで選択的にエッチングする（ステップＳ２０７）。
【００３１】
続いて、図１０に示すように、硝酸等により、ｎ型ＩｎＧａＡｓ層１１と、ｐ型ＩｎＧａＡｓＰエッチングストップ層５を選択的にエッチングする（ステップＳ２０８）。
【００３２】
次いで、図１１に示すように、ｐ型ＩｎＰクラッド層１２（厚さ１００〜４０００ｎｍ、キャリア濃度０．１〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＧａＡｓコンタクト層１３（厚さ１００〜１０００ｎｍ、キャリア濃度１．０〜１０．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ２０９）。
【００３３】
このとき、ｐ型ＩｎＰクラッド層１２のキャリア濃度はｐ型ＩｎＰクラッド層６のキャリア濃度より低く設定している。
【００３４】
最後に、ｐ型ＩｎＧａＡｓコンタクト層１３の表面にｐ側電極１４を設け、ｎ型ＩｎＰ基板１の裏面にｎ側電極１５を設けることにより、図１に示す光半導体装置１０１が得られる。
【００３５】
以上のように、本実施の形態１に係る光半導体装置１０１によれば、ｎ型ＩｎＰ基板１の表面に、ｎ型ＩｎＰクラッド層２、活性層３およびｐ型ＩｎＰクラッド層４が順次積層されたメサストライプ８と、メサストライプ８の両側に、メサストライプ８の高さよりも高く埋め込まれたＦｅドープ半絶縁性ＩｎＰ層９と、メサストライプ８の両側のＦｅドープ半絶縁性ＩｎＰ層９の表面に、活性層３の中央部分に対応する領域で活性層３よりも狭い間隔を開けて積層されたｎ型ＩｎＰブロック層１０と、ｎ型ＩｎＰブロック層１０のメサストライプ８側の両端部の裏面に形成されたｐ型ＩｎＰクラッド層６と、メサストライプ８の頂部、ｐ型ＩｎＰクラッド層６およびｎ型ＩｎＰブロック層１０を埋め込んだｐ型ＩｎＰクラッド層１２とを備え、ｐ型ＩｎＰクラッド層６のキャリア濃度は、ｐ型ＩｎＰクラッド層４およびｐ型ＩｎＰクラッド層１２のキャリア濃度よりも高く形成されるようにしたので、ｎ型ＩｎＰブロック層とのｐｎ接合界面のエネルギー障壁が高くなり、活性層からｎ型ＩｎＰブロック層へのリーク電流を低減でき、レーザ発振閾値電流の低減、光出力の高出力化を図ることができる。
【００３６】
また、キャリア濃度が高いｐ型ＩｎＰクラッド層を設けることにより、光の損失の増加を抑えられ、素子抵抗も低減できる。さらに、ｎ型ＩｎＰブロック層を形成する場合に、選択成長を用いていないため、活性層上部でも膜厚を厚くでき、リーク電流の低減効果が期待できる。
【００３７】
実施の形態２．
実施の形態１では、Ｆｅドープ半絶縁性ＩｎＰ層９を平坦化したが、実施の形態２では、平坦化を行わない場合について説明する。
【００３８】
図１２は、本願の実施の形態２に係る光半導体装置１０２の構成を示す断面図である。図１２に示すように、光半導体装置１０２は、実施の形態１の光半導体装置１０１とは異なり、表面が平坦化されていないＦｅドープ半絶縁性ＩｎＰ層９が形成されている。実施の形態２による光半導体装置１０２のその他の構成については、実施の形態１の光半導体装置１０１と同様であり、対応する部分には図１と同符号を付してその説明を省略する。
【００３９】
次に、本願の実施の形態２に係る光半導体装置１０２の製造方法について説明する。実施の形態２による光半導体装置１０２の製造工程については、実施の形態１の光半導体装置１０１の製造工程のフローチャート図（図２）における埋め込み層の平坦化の工程（図２のステップＳ２０４）を省略する以外は同様であり、図２を流用する。図１３から図１７は、図１２に対応する光半導体装置１０２の各製造工程を示す断面図である。
【００４０】
まず最初は、実施の形態２に係る光半導体装置１０２の製造方法では、実施の形態１の光半導体装置１０１の製造方法における半導体層の形成工程（ステップＳ２０１、図３）から埋め込み層の形成工程（ステップＳ２０３、図５）までは同様であり、その説明を省略する。
【００４１】
続いて、ステップＳ２０３でＦｅドープ半絶縁性ＩｎＰ層９で埋め込まれたメサストライプ８において（図５参照）、絶縁膜７を、図１３に示すように、バッファードフッ酸、またはフッ酸を用いて除去して、ｎ型ＩｎＰブロック層１０（厚さ３００〜１０００ｎｍ、キャリア濃度２．０〜９．０×１０Ｅ＋１８ｃｍ−３）と、選択的にエッチングするためのマスクとしてのｎ型ＩｎＧａＡｓ層１１（厚さ５０〜２００ｎｍ、キャリア濃度０．５〜５．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ２０５）。
【００４２】
次いで、図１４に示すように、フォトリソグラフィーにより、活性層３の上方に活性層幅より狭い図示しないレジストの開口部を形成し、ドライエッチングまたは硝酸等により、ｎ型ＩｎＧａＡｓ層１１のみエッチングを行う（ステップＳ２０６）。
【００４３】
続いて、図１５に示すように、ｎ型ＩｎＧａＡｓ層１１をエッチングマスクとして、活性層３の上方のｎ型ＩｎＰブロック層１０と、ｐ型ＩｎＰクラッド層６をｐ型ＩｎＧａＡｓＰエッチングストップ層５に達するまで、塩酸等のエッチャントで選択的にエッチングする（ステップＳ２０７）。
【００４４】
次いで、図１６に示すように、硝酸等により、ｎ型ＩｎＧａＡｓ層１１と、ｐ型ＩｎＧａＡｓＰエッチングストップ層５を選択的にエッチングする（ステップＳ２０８）。
【００４５】
続いて、図１７に示すように、ｐ型ＩｎＰクラッド層１２（厚さ１００〜４０００ｎｍ、キャリア濃度０．１〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＧａＡｓコンタクト層１３（厚さ１００〜１０００ｎｍ、キャリア濃度１．０〜１０．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ２０９）。
【００４６】
このとき、ｐ型ＩｎＰクラッド層１２のキャリア濃度はｐ型ＩｎＰクラッド層６のキャリア濃度より低く設定している。
【００４７】
最後に、ｐ型ＩｎＧａＡｓコンタクト層１３の表面にｐ側電極１４を設け、ｎ型ＩｎＰ基板１の裏面にｎ側電極１５を設けることにより、図１２に示す光半導体装置１０２が得られる。
【００４８】
以上のように、本実施の形態２に係る光半導体装置１０２によれば、光半導体装置１０２の製造方法において、本実施の形態１に係る光半導体装置１０１の製造工程で、Ｆｅドープ半絶縁性ＩｎＰ層９の平坦化の工程を省略したので、実施の形態１と同様の効果を得ることができるだけでなく、製造コストを低減できる。
【００４９】
実施の形態３．
実施の形態１および実施の形態２では、ｐ型ＩｎＰクラッド層４にｐ型ＩｎＰクラッド層６を直接積層しない場合について説明したが、実施の形態３では、直接積層する場合について説明する。
【００５０】
図１８は、本願の実施の形態３に係る光半導体装置１０３の構成を示す断面図である。図１８に示すように、光半導体装置１０３は、ｎ型ＩｎＰブロック層１０の裏面端部に形成されているｐ型ＩｎＰクラッド層６は、ｐ型ＩｎＰクラッド層４の表面端部に積層されている。これにより、Ｆｅドープ半絶縁性ＩｎＰ層９がｐ型ＩｎＰクラッド層１２と接しない、ｐ型ＩｎＰクラッド層４とのみ接する構成となっている。実施の形態３による光半導体装置１０３のその他の構成については、実施の形態１の光半導体装置１０１と同様であり、対応する部分には図１と同符号を付してその説明を省略する。
【００５１】
次に、本願の実施の形態３に係る光半導体装置１０３の製造方法について説明する。図１９は、光半導体装置１０３の製造工程を示すフローチャート図である。ただし、実施の形態３による光半導体装置１０３の製造工程については、実施の形態１の光半導体装置１０１の製造工程のフローチャート図（図２）における埋め込み層の平坦化の工程（図２のステップＳ２０４）までは同様であり、図２を流用する。図２０から図２６は、図１８に対応する光半導体装置１０３の各製造工程を示す断面図である。
【００５２】
まず、図２０に示すように、面方位（１１０）のｎ型ＩｎＰ基板１の表面にｎ型ＩｎＰクラッド層２（厚さ１００〜２００ｎｍ、キャリア濃度０．１〜１．０×１０Ｅ＋１８ｃｍ−３）と、発光層となる多重量子井戸（ＭＱＷ）構造の活性層３と、ｐ型ＩｎＰクラッド層４（厚さ５０〜４００ｎｍ、キャリア濃度０．５〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＰクラッド層６（厚さ５０〜４００ｎｍ、キャリア濃度１．０〜３．０×１０Ｅ＋１８ｃｍ−３）をＭＯＣＶＤ法により順に積層した後、ｐ型ＩｎＰクラッド層６の表面に、ＳｉＯ２等の絶縁膜７を成膜し、所望のリッジ幅に加工する（ステップＳ２０１）。
【００５３】
但し、ｐ型ＩｎＰクラッド層６のキャリア濃度は、ｐ型ＩｎＰクラッド層４のキャリア濃度より高く設定する。キャリア濃度は０．５〜３．０×１０Ｅ＋１８ｃｍ−３の間で任意に設定してよい。リッジ幅は、０．５〜２．０μｍ程度である。実施の形態１の光半導体装置１０１の場合と異なりｐ型ＩｎＧａＡｓＰエッチングストップ層５は積層しない。
【００５４】
続いて、図２１に示すように、絶縁膜７をマスクとして用いて、ｐ型ＩｎＰクラッド層６からｎ型ＩｎＰクラッド層２又はｎ型ＩｎＰ基板１の途中までドライエッチングしてメサストライプ８を形成する（ステップＳ２０２）。
【００５５】
ここではドライエッチングを行ったが、ウェットエッチングでメサストライプ８を形成してもよい。エッチング深さは、１〜４μｍ程度である。メサストライプは[０１１]方向に延在している。
【００５６】
次いで、図２２に示すように、メサストライプ８の両側をＦｅドープ半絶縁性ＩｎＰ層９（厚さ１０００〜４０００ｎｍ、キャリア濃度０．０１〜９．０×１０Ｅ＋１８ｃｍ−３）で埋め込み成長を行う（ステップＳ２０３）。
【００５７】
この時、Ｆｅドープ半絶縁性ＩｎＰ層９がメサストライプ８の側面の全てを覆うように成長させる。
【００５８】
続いて、図２３に示すように、メサストライプ８の両側のＦｅドープ半絶縁性ＩｎＰ層９表面の凸部を臭化水素と酢酸を含むエッチャントによって除去して平坦にする（ステップＳ２０４）。
【００５９】
次いで、図２４に示すように、絶縁膜７をバッファードフッ酸、またはフッ酸を用いて除去した後、ｎ型ＩｎＰブロック層１０（厚さ３００〜１０００ｎｍ、キャリア濃度２．０〜９．０×１０Ｅ＋１８ｃｍ−３）を積層する（ステップＳ１９０１）。
【００６０】
続いて、図２５に示すように、フォトリソグラフィーにより、活性層３の上方に活性層幅より狭い図示しないレジストの開口部を形成し、レジストをエッチングマスクとしてドライエッチングによりｎ型ＩｎＰブロック層１０と、ｐ型ＩｎＰクラッド層６をエッチングする（ステップＳ１９０２）。
【００６１】
次いで、図２６に示すように、ｐ型ＩｎＰクラッド層１２（厚さ１００〜４０００ｎｍ、キャリア濃度０．１〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＧａＡｓコンタクト層１３（厚さ１００〜１０００ｎｍ、キャリア濃度１．０〜１０．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ１９０３）。
【００６２】
このとき、ｐ型ＩｎＰクラッド層１２のキャリア濃度はｐ型ＩｎＰクラッド層６のキャリア濃度より低く設定している。
【００６３】
最後に、ｐ型ＩｎＧａＡｓコンタクト層１３の表面にｐ側電極１４を設け、ｎ型ＩｎＰ基板１の裏面にｎ側電極１５を設けることにより、図１８に示す光半導体装置１０３が得られる。
【００６４】
以上のように、本実施の形態３に係る光半導体装置１０３によれば、ｎ型ＩｎＰブロック層１０の裏面端部に形成されているｐ型ＩｎＰクラッド層６を、ｐ型ＩｎＰクラッド層４の表面に積層するようにしたので、ｐ型ＩｎＰクラッド層とＦｅドープ半絶縁性ＩｎＰ層と接する領域がより狭い構成となり、実施の形態１と同様の効果を得ることができるだけでなく、活性層からｎ型ＩｎＰブロック層へのリーク電流をさらに低減できる。
【００６５】
実施の形態４．
実施の形態３では、Ｆｅドープ半絶縁性ＩｎＰ層９を平坦化したが、実施の形態４では、平坦化を行わない場合について説明する。
【００６６】
図２７は、本願の実施の形態４に係る光半導体装置１０４の構成を示す断面図である。図２７に示すように、光半導体装置１０４は、実施の形態３の光半導体装置１０３とは異なり、表面が平坦化されていないＦｅドープ半絶縁性ＩｎＰ層９が形成されている。実施の形態４による光半導体装置１０４のその他の構成については、実施の形態３の光半導体装置１０３と同様であり、対応する部分には図１８と同符号を付してその説明を省略する。
【００６７】
次に、本願の実施の形態４に係る光半導体装置１０４の製造方法について説明する。実施の形態４による光半導体装置１０４の製造工程については、実施の形態３の光半導体装置１０３の製造工程のフローチャート図（図２、図１９）における埋め込み層の平坦化の工程（図２のステップＳ２０４）を省略する以外は同様であり、図２および図１９を流用する。図２８から図３０は、図２７に対応する光半導体装置１０４の各製造工程を示す断面図である。
【００６８】
まず最初は、実施の形態４に係る光半導体装置１０４の製造方法では、実施の形態３の光半導体装置１０３の製造方法における半導体層の形成工程（ステップＳ２０１、図２０）から埋め込み層の形成工程（ステップＳ２０３、図２２）までは同様であり、その説明を省略する。
【００６９】
次いで、ステップＳ２０３でＦｅドープ半絶縁性ＩｎＰ層９で埋め込まれたメサストライプ８において（図２２参照）、絶縁膜７を、図２８に示すように、バッファードフッ酸、またはフッ酸を用いて除去した後、ｎ型ＩｎＰブロック層１０（厚さ３００〜１０００ｎｍ、キャリア濃度２．０〜９．０×１０Ｅ＋１８ｃｍ−３）を積層する（ステップＳ１９０１）。
【００７０】
続いて、図２９に示すように、フォトリソグラフィーにより、活性層３の上方に活性層幅より狭い図示しないレジストの開口部を形成し、レジストをエッチングマスクとしてドライエッチングによりｎ型ＩｎＰブロック層１０と、ｐ型ＩｎＰクラッド層６をエッチングする（ステップＳ１９０２）。
【００７１】
次いで、図３０に示すように、ｐ型ＩｎＰクラッド層１２（厚さ１００〜４０００ｎｍ、キャリア濃度０．１〜３．０×１０Ｅ＋１８ｃｍ−３）と、ｐ型ＩｎＧａＡｓコンタクト層１３（厚さ１００〜１０００ｎｍ、キャリア濃度１．０〜１０．０×１０Ｅ＋１８ｃｍ−３）を順に積層する（ステップＳ１９０３）。
【００７２】
このとき、ｐ型ＩｎＰクラッド層１２のキャリア濃度はｐ型ＩｎＰクラッド層６のキャリア濃度より低く設定している。
【００７３】
最後に、ｐ型ＩｎＧａＡｓコンタクト層１３の表面にｐ側電極１４を設け、ｎ型ＩｎＰ基板１の裏面にｎ側電極１５を設けることにより、図２７に示す光半導体装置１０４が得られる。
【００７４】
以上のように、本実施の形態４に係る光半導体装置１０４によれば、光半導体装置１０４の製造方法において、本実施の形態３に係る光半導体装置１０３の製造工程で、Ｆｅドープ半絶縁性ＩｎＰ層９の平坦化の工程を省略したので、実施の形態３と同様の効果を得ることができるだけでなく、製造コストを低減できる。
【００７５】
本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【符号の説明】
【００７６】
１  ｎ型ＩｎＰ基板、２  ｎ型ＩｎＰクラッド層、３  活性層、４  ｐ型ＩｎＰクラッド層（第一の第二導電型クラッド層）、５  ｐ型ＩｎＧａＡｓＰエッチングストップ層、６  ｐ型ＩｎＰクラッド層（第二の第二導電型クラッド層）、８  メサストライプ、９  Ｆｅドープ半絶縁性ＩｎＰ層（埋め込み層）、１０  ｎ型ＩｎＰブロック層、１２  ｐ型ＩｎＰクラッド層（第三の第二導電型クラッド層）、１０１、１０２、１０３，１０４  光半導体装置。
【要約】
ｎ型ＩｎＰ基板（１）の表面に、ｎ型ＩｎＰクラッド層（２）、活性層（３）およびｐ型ＩｎＰクラッド層（４）が順次積層されたメサストライプ（８）と、メサストライプの両側に、メサストライプの高さよりも高く埋め込まれたＦｅドープ半絶縁性ＩｎＰ層（９）と、メサストライプの両側のＦｅドープ半絶縁性ＩｎＰ層の表面に、活性層（３）の中央部分に対応する領域で活性層よりも狭い間隔を開けて積層されたｎ型ＩｎＰブロック層（１０）と、ｎ型ＩｎＰブロック層のメサストライプ側の両端部の裏面に形成されたｐ型ＩｎＰクラッド層（６）と、メサストライプの頂部、ｐ型ＩｎＰクラッド層およびｎ型ＩｎＰブロック層を埋め込んだｐ型ＩｎＰクラッド層（１２）とを備え、ｐ型ＩｎＰクラッド層は、ｐ型ＩｎＰクラッド層およびｐ型ＩｎＰクラッド層よりもキャリア濃度を高くし、リーク電流を低減する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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