(57)【特許請求の範囲】
【請求項１】
３Ｄ  ＮＡＮＤ型フラッシュメモリアレイを提供し、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去するステップＳ１と、
上部サブ記憶モジュールにおけるプログラミング対象であるメモリセルに対しプログラミングを行うために、上部サブ記憶モジュールが位置するビット線を選択するステップＳ２と、
前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとすることで、前記プログラミング対象であるメモリセルに一次電子を形成し、且つ、前記一次電子が加速度運動して基板に衝突し、二次電子を発生させるステップＳ３と、
前記プログラミング対象であるメモリセルのゲートにプログラム電圧を印加することで、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記プログラミング対象であるメモリセルの浮遊ゲートに注入させることでプログラミングが完了するステップＳ４と、
上部サブ記憶モジュールのプログラミングが完了したあと、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールが位置するビット線を選択してステップＳ３及びステップＳ４を繰り返すことで、下部サブ記憶モジュールに対するプログラミングを実現するステップＳ５とを少なくとも含むことを特徴とする３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項２】
前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイは複数の記憶モジュールを含み、各記憶モジュールは上部サブ記憶モジュール及び下部サブ記憶モジュールを含み、前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールはいずれもｎ行ｂ列のメモリセルを含んでおり、
同一行の各メモリセルのゲートは同一のワード線に接続され、
同一列の各メモリセルは順に直列となっており、各列の一端はそれぞれビット線選択ゲートを通じて対応するローカルビット線に接続され、他端はソース線に接続され、同一行に位置するビット線選択ゲートは同一のビット線選択信号に接続され、
前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールにおける同一列に位置するローカルビット線は同一のグローバルビット線に接続され、
ｎ、ｂは０よりも大きな自然数であることを特徴とする請求項１に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項３】
ステップＳ１では、前記上部サブ記憶モジュールのビット線選択ゲート及び前記下部サブ記憶モジュールのビット線選択ゲートを選択し、前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールのソース線を接地し、各ワード線を接地することで、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去することを特徴とする請求項２に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項４】
ステップＳ３におけるドレイン電圧を印加する方法は、前記ドレイン電圧を前記プログラミング対象であるメモリセルが位置するグローバルビット線に印加し、前記上部サブ記憶モジュールのビット線選択ゲート、及び、前記プログラミング対象であるメモリセルと前記上部サブ記憶モジュールのビット線選択ゲートとの間に位置するメモリセルを選択して、前記ドレイン電圧を前記プログラミング対象であるメモリセルのドレインに伝達するとともに、前記プログラミング対象であるメモリセルが位置するソース線をフローティングとすることを含むことを特徴とする請求項２に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項５】
ステップＳ３では、更に、前記下部サブ記憶モジュールのビット線選択ゲートを遮断して、前記下部サブ記憶モジュールのソース線を接地することを特徴とする請求項４に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項６】
ステップＳ５における上部サブ記憶モジュールをプログラミング状態に維持する方法は、前記上部サブ記憶モジュールのビット線選択ゲート及び各メモリセルを遮断し、ソース線を接地することを含むことを特徴とする請求項２に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項７】
ステップＳ４では、前記プログラム電圧を予め定められた時間だけ維持したあとにプログラミングを完了することを特徴とする請求項１に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項８】
前記予め定められた時間は１００μｓ以下であることを特徴とする請求項７に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項９】
前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖから８Ｖの間であることを特徴とする請求項１に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項１０】
前記プログラム電圧は１０Ｖ以下であることを特徴とする請求項１に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項１１】
ステップＳ３は、先に前記プログラミング対象であるメモリセルのソースをフローティングとしてから、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するように置き換え可能であることを特徴とする請求項１〜１０のいずれか１項に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【請求項１２】
前記上部サブ記憶モジュールと前記下部サブ記憶モジュールのプログラミングの順序を入れ替えることを特徴とする請求項１〜１０のいずれか１項に記載の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の設計分野に関し、特に、３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法に関する。
【背景技術】
【０００２】
プレーナ型フラッシュメモリの発展に伴って、半導体の生産プロセスは大幅に進歩した。しかし、ここ数年、プレーナ型フラッシュメモリの発展は、物理的限界、既存の現像技術の限界及び記憶・電子密度の限界など、様々な課題に直面している。こうした背景のもと、プレーナ型フラッシュメモリが直面している困難を解決し、メモリセルごとの生産コストの更なる削減を追及するために、例えば、３Ｄ  ＮＯＲ型フラッシュメモリや３Ｄ  ＮＡＮＤ型フラッシュメモリといった各種の異なる３次元（３Ｄ）フラッシュメモリ構造が出現している。
【０００３】
３Ｄ  ＮＡＮＤ型構造のフラッシュメモリでは、メモリセルがビット線とアースの間に直列に配列されている。直列構造を有するＮＡＮＤ型フラッシュメモリは、読み取り速度は低いものの、書き込み速度と消去の速度は比較的速い。そのため、３Ｄ  ＮＡＮＤ型フラッシュメモリはデータの記憶に適しており、体積が小さく、容量が大きいとの利点を有する。プレーナ型の２Ｄ  ＮＡＮＤと比較して、３Ｄ  ＮＡＮＤは同等面積における記憶容量が大きく、メモリセルごとのコストがより抑えられることから、現在の家庭用電化製品に求められる低消費電力及び大容量を背景に、市場においてより幅広い応用可能性を有している。
【０００４】
図１に示すように、実際の回路における電圧操作の過程では、プログラミング対象であるメモリセル（ａｄｄｒｅｓｓｅｄ  ｃｅｌｌ）のワード線（Ｗｏｒｄ  Ｌｉｎｅ）に高電圧Ｖｐｇｍ（例えば１８Ｖ）を印加すると同時に、同一ワード線上の残りのメモリセルにも高電圧Ｖｐｇｍが印加されるが、当該ワード線上の残りのメモリセルがプログラミングされないよう、対応するビット線には電圧Ｖｐｉ（例えば８Ｖ）を印加する必要がある。こうすることで、トンネル酸化膜（Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）の電位差を減少させられるため、未選択のその他のメモリセルに対するプログラミングは回避される。これをＳＢＰＩ（Ｓｅｌｆ−Ｂｏｏｓｔｅｄ  Ｐｒｏｇｒａｍ  Ｉｎｈｉｂｉｔ）と称する。この電圧Ｖｐｉは、プログラミングが禁止されているＮＡＮＤ列のビット線（Ｂｉｔ  Ｌｉｎｅ）に印加される。
【０００５】
しかし、従来のＳＢＰＩ法には以下のような欠点がある。
【０００６】
１）チャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ）によってビット線とワード線に高電圧を印加する必要があるが、ビット線自体が高静電容量を有するため消費電力が大きくなる。且つ、チャージポンプがチップに占める面積も大きい。
【０００７】
２）プログラミング対象であるビット線を０Ｖとした場合、これに隣接するプログラミングが禁止されたビット線の８Ｖとの間の電圧差が大きくなるため、距離が近過ぎる場合にはブレークダウンが発生してしまう。また、この問題から、メモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）の小型化にも限界がある。
【０００８】
そこで、如何にして操作電圧を下げてフラッシュメモリの消費電力及び隣接メモリセルに対する干渉を低減させるかが、当業者にとって早急に解決を要する課題の一つとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の従来技術の欠点に鑑みて、本発明の目的は、従来技術におけるプログラム電圧が高く、フラッシュメモリの消費電力が大きく、隣接メモリセルとの間に干渉が存在する等の課題を解決するために、３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の目的及びその他関連の目的を実現するために、本発明は、３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。前記３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法は、３Ｄ  ＮＡＮＤ型フラッシュメモリアレイを提供し、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去するステップＳ１と、前記上部サブ記憶モジュールにおけるプログラミング対象であるメモリセルに対しプログラミングを行うために、上部サブ記憶モジュールが位置するビット線を選択するＳ２と、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとすることで、前記プログラミング対象であるメモリセルに一次電子を形成する。且つ、前記一次電子が加速度運動して基板に衝突し、二次電子を発生させるステップＳ３と、前記プログラミング対象であるメモリセルのゲートにプログラム電圧を印加する。これにより、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記プログラミング対象であるメモリセルの浮遊ゲートに注入させることでプログラミングが完了するステップＳ４と、上部サブ記憶モジュールのプログラミングが完了したあと、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールが位置するビット線を選択してステップＳ３及びステップＳ４を繰り返すことで、下部サブ記憶モジュールに対するプログラミングを実現するステップＳ５とを少なくとも含む。
【００１１】
選択的に、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイは複数の記憶モジュールを含み、各記憶モジュールは上部サブ記憶モジュール及び下部サブ記憶モジュールを含む。前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールはいずれもｎ行ｂ列のメモリセルを含んでいる。同一行の各メモリセルのゲートは同一のワード線に接続される。同一列の各メモリセルは順に直列となっている。各列の一端はそれぞれビット線選択ゲートを通じて対応するローカルビット線に接続され、他端はソース線に接続される。同一行に位置するビット線選択ゲートは同一のビット線選択信号に接続される。前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールにおける同一列に位置するローカルビット線は同一のグローバルビット線に接続される。なお、ｎ、ｂは０よりも大きな自然数である。
【００１２】
より選択的に、ステップＳ１では、前記上部サブ記憶モジュールのビット線選択ゲート及び前記下部サブ記憶モジュールのビット線選択ゲートを選択し、前記上部サブ記憶モジュール及び前記下部サブ記憶モジュールのソース線を接地し、各ワード線を接地することで、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去する。
【００１３】
より選択的に、ステップＳ３におけるドレイン電圧を印加する方法は、前記ドレイン電圧を前記プログラミング対象であるメモリセルが位置するグローバルビット線に印加し、前記上部サブ記憶モジュールのビット線選択ゲート、及び、前記プログラミング対象であるメモリセルと前記上部サブ記憶モジュールのビット線選択ゲートとの間に位置するメモリセルを選択して、前記ドレイン電圧を前記プログラミング対象であるメモリセルのドレインに伝達するとともに、前記プログラミング対象であるメモリセルが位置するソース線をフローティングとすることを含む。
【００１４】
より選択的に、ステップＳ３では、更に、前記下部サブ記憶モジュールのビット線選択ゲートを遮断して、前記下部サブ記憶モジュールのソース線を接地する。
【００１５】
より選択的に、ステップＳ５における上部サブ記憶モジュールをプログラミング状態に維持する方法は、前記上部サブ記憶モジュールのビット線選択ゲート及び各メモリセルを遮断し、ソース線を接地することを含む。
【００１６】
選択的に、ステップＳ４では、前記プログラム電圧を予め定められた時間だけ維持したあとにプログラミングを完了する。
【００１７】
より選択的に、前記予め定められた時間は１００μｓ以下である。
【００１８】
選択的に、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖから８Ｖの間である。
【００１９】
選択的に、前記プログラム電圧は１０Ｖ以下である。
【００２０】
より選択的に、ステップＳ３は、先に前記プログラミング対象であるメモリセルのソースをフローティングとしてから、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するように置き換え可能である。
【００２１】
より選択的に、前記上部サブ記憶モジュールと前記下部サブ記憶モジュールのプログラミングの順序を入れ替える。
【発明の効果】
【００２２】
上述したように、本発明の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法は、以下の有益な効果を有する。
【００２３】
本発明における３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法では、上部及び下部のサブ記憶モジュールを分けてプログラミングを行う。ビット線選択ゲートを通じてプログラミングしたいサブ記憶モジュールを選択し、残留電荷を除去したあとにドレイン電圧を印加するとともに、ソースをフローティング処理する。そして、プログラム電圧を印加することで、三次電子衝突の原理に基づいてプログラミングを完了する。この場合、プログラミング時のゲート電圧が従来のトンネル（Ｆ−Ｎ）プログラミング方式におけるゲート電圧よりも遥かに小さくなり、且つ、プログラミング時間が短くなる。また、電力消費を効果的に低下させられるとともに、隣接メモリセル間の干渉を回避可能である。よって、プログラミング効率が向上する。
【図面の簡単な説明】
【００２４】
【図１】図１は、従来技術における３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法の原理を示す図である。
【図２】図２は、本発明における３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法のフローチャートである。
【図３】図３は、本発明における３Ｄ  ＮＡＮＤ型フラッシュメモリのアレイ構造を示す図である。
【図４】図４は、本発明の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法において残留電荷を除去する際の原理を示す図である。
【図５】図５は、本発明の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法において、上部サブ記憶モジュールにドレイン電圧を印加し、ソースをフローティングとする際の原理を示す図である。
【図６】図６は、本発明の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法において、上部サブ記憶モジュールにプログラム電圧を印加する際の原理を示す図である。
【図７】図７は、本発明の３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法において、下部サブ記憶モジュールにドレイン電圧を印加し、ソースをフローティングとする際の原理を示す図である。
【発明を実施するための形態】
【００２５】
以下に、特定の具体的実施例によって本発明の実施形態につき説明する。なお、当業者であれば、本明細書に開示の内容から本発明のその他の利点及び効果を容易に理解可能である。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細についても、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を行ってもよい。
【００２６】
図２〜図７を参照する。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。
【００２７】
３Ｄ  ＮＡＮＤ型フラッシュメモリの特定列に対しプログラミングを実施するためには、上部選択ゲート及び下部選択ゲートの制御が３Ｄ  ＮＡＮＤ型フラッシュメモリの一般的アーキテクチャにとって必須となる。当該一般的アーキテクチャでは、複数の上層デバイスを複数の上部選択ゲートと定義する。これにより、上部選択ゲートにおけるゲート閾値電圧をそれぞれ適切な範囲に修正することが可能となる。或いは、上部選択ゲートにおけるゲート閾値電圧を一括して適切な範囲に修正することが可能となる。３Ｄ  ＮＡＮＤ型フラッシュメモリの選択列については、選択列の上部選択ゲートにおけるゲートに電圧を印加することで上部選択ゲートを導通させる。これにより、選択列の上部選択ゲートが完全に導通したときに、選択列のプログラミング効率が増大する。また、０ｖを未選択列の上部選択ゲートにおけるゲートに印加することで、未選択列の上部選択ゲートを遮断する。未選択列の上部選択ゲートが完全に遮断されると、未選択列の漏洩電流に起因するプログラミング干渉を回避可能となる。
【００２８】
図２に示すように、本発明は、３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。前記３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法は以下を含む。
【００２９】
ステップＳ１において、３Ｄ  ＮＡＮＤ型フラッシュメモリアレイを提供し、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去する。
【００３０】
具体的には、図３に示すように、３Ｄ  ＮＡＮＤ型フラッシュメモリアレイを提供する。前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイは複数の記憶モジュール１を含む。各記憶モジュール１は、上部サブ記憶モジュール１１及び下部サブ記憶モジュール１２を含む。前記上部サブ記憶モジュール１１及び前記下部サブ記憶モジュール１２はいずれもｎ行ｂ列のメモリセルを含んでいる。同一行の各メモリセルのゲートは同一のワード線に接続される。また、同一列の各メモリセルは順に直列となっており、隣り合う２つのメモリセルのドレインとソースが接続される。各列の一端は、それぞれビット線選択ゲートを通じて対応するローカルビット線（Ｌｏｃａｌ  Ｂｉｔｌｉｎｅ）に接続され、他端はソース線（Ｓｏｕｒｃｅ  Ｌｉｎｅ）に接続される。同一行に位置するビット線選択ゲートは、同一のビット線選択信号に接続される。前記上部サブ記憶モジュール１１及び前記下部サブ記憶モジュール１２における同一列に位置するローカルビット線は、同一のグローバルビット線（Ｇｌｏｂａｌ  Ｂｉｔｌｉｎｅ）に接続される。なお、ｎ、ｂは０よりも大きな自然数である。本実施例では、各列のグローバルビット線を左から順にＧＢＬ１・・・ＧＢＬａ・・・ＧＢＬｂと定義する。また、前記上部サブ記憶モジュール１１における各列のローカルビット線を左から順にＬＢＬ１−ｕｐ・・・ＬＢＬａ−ｕｐ・・・ＬＢＬｂ−ｕｐと定義し、前記下部サブ記憶モジュール１２における各列のローカルビット線を左から順にＬＢＬ１−ｄｏｗｎ・・・ＬＢＬａ−ｄｏｗｎ・・・ＬＢＬｂ−ｄｏｗｎと定義する。前記上部サブ記憶モジュール１１における各ビット線選択ゲートは第１ビット線選択信号ＳＧ１に接続され、前記下部サブ記憶モジュール１２における各ビット線選択ゲートは第２ビット線選択信号ＳＧ２に接続される。また、前記上部サブ記憶モジュール１１における各ワード線を上から順にＣＧ１・・・ＣＧｎと定義し、前記下部サブ記憶モジュール１２における各ワード線を上から順にＣＧｎ＋１・・・ＣＧ２ｎと定義する。前記上部サブ記憶モジュール１１における各列のメモリセルは第１ソース線ＳＬ１に接続され、前記下部サブ記憶モジュール１２における各列のメモリセルは第２ソース線ＳＬ２に接続される。
【００３１】
具体的には、図４に示すように、前記上部サブ記憶モジュール１１における第１ビット線選択信号ＳＧ１及び前記下部サブ記憶モジュール１２における第２ビット線選択信号ＳＧ２を選択電圧Ｖｔｓｇに接続することで、前記上部サブ記憶モジュール１１のビット線選択ゲート及び前記下部サブ記憶モジュール１２のビット線選択ゲートを選択する。また、前記上部サブ記憶モジュール１１における第１ソース線ＳＬ１及び前記下部サブ記憶モジュール１２における第２ソース線ＳＬ２をＧＮＤに接地する。また、前記上部サブ記憶モジュール１１及び前記下部サブ記憶モジュール１２における各ワード線をＧＮＤに接地する。以上により、前記記憶モジュール１における残留電荷を除去する。各記憶モジュール１に対し上記の操作を実行することで、３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去する。
【００３２】
ステップＳ２において、前記上部サブ記憶モジュール１１におけるプログラミング対象であるメモリセルに対しプログラミングを行うために、上部サブ記憶モジュール１１が位置するビット線を選択する。
【００３３】
ステップＳ３において、前記プログラミング対象であるメモリセルのドレインにドレイン電圧Ｖｂｌを印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとすることで、前記プログラミング対象であるメモリセルに一次電子を形成する。且つ、前記一次電子が加速度運動して基板に衝突し、二次電子を発生させる。
【００３４】
具体的には、図５に示すように、本実施例では、ｎ行目第１列のメモリセルをプログラミング対象であるメモリセル１１１とし、前記上部サブ記憶モジュール１１の第１グローバルビット線ＧＢＬ１にドレイン電圧Ｖｂｌを印加する。また、前記第１ビット線選択信号ＳＧ１を選択電圧Ｖｔｓｇに接続することで、前記上部サブ記憶モジュール１１における第１ローカルビット線ＬＢＬ１−ｕｐが選択される（前記プログラミング対象であるメモリセル１１が位置する列のビット線選択ゲートが導通する）。また、前記上部サブ記憶モジュール１１における第１ワード線ＣＧ１から第ｎ−１ワード線ＣＧｎ−１に第１高電圧Ｖｗｌを印加することで、前記プログラミング対象であるメモリセル１１１と前記上部サブ記憶モジュール１１のビット線選択ゲートの間に位置するメモリセルを選択する。そして、第１グローバルビット線ＧＢＬ１（即ち、第１ローカルビット線ＬＢＬ１−ｕｐ）上の前記ドレイン電圧Ｖｂｌを前記プログラミング対象であるメモリセル１１１のドレインに伝達するとともに、前記第１ソース線ＳＬ１をフローティングとする。本実施例において、フローティングとは、前記第１ソース線ＳＬ１がいずれの信号にも接続されないことをいう。一例として、前記選択電圧Ｖｔｓｇと前記第１高電圧Ｖｗｌの値は等しくする。ただし、実際に使用する際には、必要に応じて前記選択電圧Ｖｔｓｇと前記第１高電圧Ｖｗｌの値を設定可能であり、対応するデバイスを導通させられればよい。よって、本実施例に限らない。前記プログラミング対象であるメモリセル１１１には横方向の電界が発生し、電子正孔対が形成されるとともに、一次電子が形成されてドレインに向かって移動する。一次電子がドレイン領域の側壁に衝突すると、正孔が下方に加速度運動し、前記プログラミング対象であるメモリセル１１１の基板に衝撃を与えることで二次電子が発生する。一例として、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖから８Ｖの間とし（本実施例では前記基板が接地しており、前記ドレイン電圧Ｖｂ１が４Ｖから８Ｖの間である）、好ましくは、４Ｖ、４．３Ｖ、４．５Ｖ、５Ｖ、６Ｖ、７Ｖとするが、前記二次電子が発生すればよく、本実施例に限定しない。
【００３５】
具体的には、図５に示すように、前記下部サブ記憶モジュール１２が選択されないよう、前記第２ビット線選択信号ＳＧ２をＧＮＤに接地し、前記第２ソース線ＳＬ２をＧＮＤに接地する。
【００３６】
説明すべき点として、本実施例では、ドレイン電圧を印加するステップとソースをフローティングとするステップを同時に実施するが、本発明の別の実現方式では、先にソースのフローティングを行ってからドレイン電圧を印加する。ただし、ここでは１つ１つ詳述しない。
【００３７】
ステップＳ４において、前記プログラミング対象であるメモリセル１１１のゲートにプログラム電圧Ｖｐｇｍを印加するとともに、前記プログラミング対象であるメモリセル１１１のドレイン及びソースについてはステップＳ３の状態を維持する（即ち、前記プログラミング対象であるメモリセル１１１のドレインは前記ドレイン電圧Ｖｂｌに接続され、前記プログラミング対象であるメモリセル１１１のソースはフローティングとする）。これにより、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記プログラミング対象であるメモリセル１１１の浮遊ゲートに注入させることでプログラミングが完了する。
【００３８】
具体的には、図６に示すように、前記プログラミング対象であるメモリセル１１１のゲートの電圧を０から前記プログラム電圧Ｖｐｇｍまで増大させる。本実施例において、前記プログラミング対象であるメモリセル１１１のゲートが０から前記プログラム電圧Ｖｐｇｍまで増大するための時間長は０〜１０μｓとし、一例として１μｓ、２μｓとする。ただし、実際に使用する際には必要に応じて時間長を設定すればよい。
【００３９】
具体的に、本実施例において、前記プログラム電圧Ｖｐｇｍは１０Ｖ以下とし、一例として、５Ｖ、７Ｖ、８Ｖ、９Ｖとするが、電界を形成可能であり、且つ二次電子が垂直方向の電界の作用下で三次電子を形成するとともに、当該三次電子を浮遊ゲートに注入させればよい。よって、ここでは１つ１つ列挙しない。
【００４０】
具体的に、本実施例では、前記プログラム電圧Ｖｐｇｍを予め定められた時間だけ維持したあとにプログラミングを完了する。前記予め定められた時間は１００μｓ以下とし、一例として、５μｓ、１０μｓとするが、各種プロセスのデバイスによって前記予め定められた時間の具体的な時間長を適応的に調整すればよい。よって、ここでは１つ１つ列挙しない。
【００４１】
ステップＳ５において、上部サブ記憶モジュールのプログラミングが完了したあと、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールが位置するビット線を選択してステップＳ３及びステップＳ４を繰り返すことで、下部サブ記憶モジュールに対するログラミングを実現する。
【００４２】
具体的には、図７に示すように、前記第１ビット線選択信号ＳＧ１をＧＮＤに接地し、前記上部サブ記憶モジュール１１の各ワード線をＧＮＤに接地することで、前記上部サブ記憶モジュール１１のビット線選択ゲート及びメモリセルを遮断するとともに、前記第１ソース線ＳＬ１をＧＮＤに接地する。これにより、前記上部サブ記憶モジュール１１をプログラミング状態に維持する。
【００４３】
具体的には、ステップＳ３を実行することで、図７に示すように、前記下部サブ記憶モジュール１２におけるプログラミング対象であるメモリセルのソースをフローティングとし、ドレインをドレイン電圧に接続する。次に、ステップＳ４を実行することで、前記下部サブ記憶モジュール１２におけるプログラミング対象であるメモリセルのゲートにプログラム電圧を印加する。具体的なステップについては上記を参照するものとし、ここでは１つ１つ詳述しない。
【００４４】
説明すべき点として、本実施例では、上部サブ記憶モジュールに対しプログラミングしたあとに下部サブ記憶モジュールに対しプログラミングする場合を例示したが、実際に使用する際には、下部サブ記憶モジュールに対しプログラミングしたあとに上部サブ記憶モジュールに対しプログラミングしてもよい。ただし、ここでは１つ１つ詳述しない。
【００４５】
本発明における３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法のプログラミング原理は次の通りである。
【００４６】
初期化後に、上部サブ記憶モジュールを選択し、前記プログラミング対象であるメモリセル１１１のソースをフローティングとし、ドレインにドレイン電圧Ｖｂｌを印加する。このとき、前記プログラミング対象であるメモリセル１１１には横方向の電界が発生し、電子正孔対が形成されるとともに、一次電子が形成されてドレインに向かって移動する。一次電子がドレイン領域の側壁に衝突すると、正孔が下方に加速度運動し、前記プログラミング対象であるメモリセル１１１の基板に衝撃を与えることで二次電子が発生する。その後、前記プログラミング対象であるメモリセル１１１のゲートにプログラム電圧Ｖｐｇｍを印加すると、二次電子が縦方向の電界の作用で三次電子を形成し、当該三次電子を前記プログラミング対象であるメモリセル１１１の浮遊ゲートに注入させることでプログラミング操作が完了する。そして、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールに対し同様の方法でプログラミングを行う。
【００４７】
本発明は、三次電子衝突の原理に基づくものであり、横方向及び縦方向の電界を形成することで、プログラミング時間をミリ秒レベルからマイクロ秒レベルまで短縮させる。このようなプログラミング方法は効率がよく、消費電力が低い。また、プログラミング対象であるメモリセルのゲート電圧を１８Ｖ程度から１０Ｖ以下まで低下させられるとともに、ドレイン電圧を０Ｖ〜８Ｖの間とできる。これにより、従来のＮＡＮＤ型フラッシュメモリアレイがプログラミング時に直面する高電圧及び時間が過度に長いとの課題が効果的に改善される。よって、チャージポンプの体積が縮小され、隣接メモリセル同士の影響が低減する。
【００４８】
以上述べたように、本発明は、３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。当該方法は、３Ｄ  ＮＡＮＤ型フラッシュメモリアレイを提供し、前記３Ｄ  ＮＡＮＤ型フラッシュメモリアレイ内の残留電荷を除去するステップＳ１と、前記上部サブ記憶モジュールにおけるプログラミング対象であるメモリセルに対しプログラミングを行うために、上部サブ記憶モジュールが位置するビット線を選択するステップＳ２と、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとすることで、前記プログラミング対象であるメモリセルに一次電子を形成する。且つ、前記一次電子が加速度運動して基板に衝突し、二次電子を発生させるステップＳ３と、前記プログラミング対象であるメモリセルのゲートにプログラム電圧を印加する。これにより、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記プログラミング対象であるメモリセルの浮遊ゲートに注入させることでプログラミングが完了するステップＳ４と、上部サブ記憶モジュールのプログラミングが完了したあと、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールが位置するビット線を選択してステップＳ３及びステップＳ４を繰り返すことで、下部サブ記憶モジュールに対するプログラミングを実現するステップＳ５とを含む。
【００４９】
本発明における３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング方法は、三次電子衝突の原理に基づいてプログラミングを完了する。プログラミング時のゲート電圧は従来のトンネル（Ｆ−Ｎ）プログラミング方式におけるゲート電圧よりも遥かに小さく、且つ、プログラミング時間が短くなる。また、電力消費を効果的に低下させられるとともに、隣接メモリセル間の干渉を回避可能である。よって、プログラミング効率が向上する。従って、本発明によれば、従来技術における様々な欠点が効果的に解消され、高度な産業上の利用価値を有する。
【００５０】
上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。
【符号の説明】
【００５１】
１          記憶モジュール
１１        上部サブ記憶モジュール
１１１      プログラミング対象であるメモリセル
１２        下部サブ記憶モジュール
Ｓ１〜Ｓ５  ステップ
【要約】      （修正有）【課題】３Ｄ  ＮＡＮＤ型フラッシュメモリのプログラミング効率が向上する方法を提供する。【解決手段】方法は、残留電荷を除去しＳ１、上部サブ記憶モジュールが位置するビット線を選択しＳ２、プログラミング対象であるメモリセルのドレインにドレイン電圧を印加し、ソースをフローティングとしＳ３、プログラミング対象であるメモリセルのゲートにプログラム電圧を印加し、プログラミングを完了しＳ４、上部サブ記憶モジュールのプログラミングが完了したあと、上部サブ記憶モジュールをプログラミング状態に維持しつつ、下部サブ記憶モジュールが位置するビット線を選択してＳ３及びＳ４を繰り返し、三次電子衝突の原理に基づいてプログラミングを完了するＳ５。【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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