(57)【特許請求の範囲】
【請求項１】
表示画素であって、
発光ダイオードと、
データ線と、
前記発光ダイオードと直列に結合された駆動トランジスタと、
前記駆動トランジスタのゲート端子に結合された蓄積キャパシタと、
前記データ線と前記駆動トランジスタとの間に結合されたデータローディングトランジスタであって、前記蓄積キャパシタにデータをロードするように構成されたデータローディングトランジスタと、
電圧線と、
前記電圧線と前記発光ダイオードとの間に接続されたアノードリセットトランジスタと、
前記電圧線と前記駆動トランジスタのゲート端子との間に接続された半導体酸化物トランジスタと、
前記駆動トランジスタと前記発光ダイオードとに直列に結合され、シリコントランジスタである発光制御トランジスタと、
を備え、
前記データローディングトランジスタと、前記アノードリセットトランジスタとはシリコントランジスタである表示画素。
【請求項２】
前記データローディングトランジスタは前記発光ダイオードに直接接続されている、請求項１に記載の表示画素。
【請求項３】
前記アノードリセットトランジスタは前記発光ダイオードに直接接続されている、請求項１に記載の表示画素。
【請求項４】
前記駆動トランジスタは、半導体トランジスタである、請求項１に記載の表示画素。
【請求項５】
前記データローディングトランジスタと、前記アノードリセットトランジスタとは、P型シリコントランジスタである、請求項１に記載の表示画素。
【請求項６】
前記表示画素は、半導体酸化物トランジスタ及びP型シリコントランジスタのみを含む、請求項５に記載の表示画素。
【請求項７】
前記データローディングトランジスタは、前記駆動トランジスタに直接接続されたP型シリコントランジスタである、請求項１に記載の表示画素。
【請求項８】
前記駆動トランジスタの前記ゲート端子に結合された蓄積キャパシタを更に備える、請求項１に記載の表示画素。
【請求項９】
前記半導体酸化物トランジスタに第１の制御信号を提供するように構成された第１の制御線と、
前記データローディングトランジスタに第２の制御信号を提供するように構成された、前記第１の制御線とは異なる第２の制御線と、
前記アノードリセットトランジスタに第３の制御信号を提供するように構成された、前記第１の制御線及び前記第２の制御線とは異なる第３の制御線とを更に備える、請求項１に記載の表示画素。
【請求項１０】
発光ダイオード、駆動トランジスタ、前記駆動トランジスタのゲート端子に接続されたゲート電圧設定トランジスタ、データローディングトランジスタ、アノードリセットトランジスタ、及び、前記駆動トランジスタと前記発光ダイオードとに直列に結合される発光制御トランジスタを含み、前記ゲート電圧設定トランジスタは半導体酸化物トランジスタであり、前記データローディングトランジスタ、前記発光制御トランジスタ及び前記アノードリセットトランジスタはシリコントランジスタである、表示画素を動作させるための方法であって、
前記データローディングトランジスタを用いて、前記発光ダイオード上にデータをロードすることと、
前記ゲート電圧設定トランジスタを用いて、第１の走査制御信号を受信することと、
前記アノードリセットトランジスタを用いて、前記第１の走査制御信号とは異なる第２の走査制御信号を受信し、前記発光ダイオードをリセットすることと、
前記駆動トランジスタを用いて、前記発光ダイオードを通る電流を駆動することと、を含む方法。
【請求項１１】
前記方法は
前記発光制御トランジスタを用いて、発光制御信号を受信することと、
前記データローディングトランジスタを用いて、前記第１の走査制御信号とは異なる第３の走査制御信号を受信することと、
を更に含む、請求項１０に記載の方法。
【請求項１２】
前記第１の走査制御信号及び前記第３の走査制御信号のアサーションは時間的に重なっており、前記第１の走査制御信号及び前記第２の走査制御信号のアサーションは時間的に重なっていない、請求項１１に記載の方法。
【請求項１３】
電子デバイスであって、
第１の行における第１の表示画素と、
第２の行における第２の表示画素と、
を備え、
前記第１の表示画素及び前記第２の表示画素の各々は、
発光ダイオードと、
データ線と、
前記発光ダイオードと直列に結合された駆動トランジスタと、
前記駆動トランジスタのゲート端子に結合された蓄積キャパシタと、
前記データ線と前記駆動トランジスタとの間に結合されたデータローディングトランジスタであって、前記蓄積キャパシタにデータをロードするように構成されたデータローディングトランジスタと、
電圧線と、
前記電圧線と前記発光ダイオードとの間に接続されたアノードリセットトランジスタと、
前記電圧線と、前記駆動トランジスタのゲート端子との間に接続された半導体酸化物トランジスタとを含み、前記データローディングトランジスタと前記アノードリセットトランジスタとはシリコントランジスタであり、
前記電子デバイスはさらに、
第１の走査信号を前記第１の表示画素及び前記第２の表示画素における前記半導体酸化物トランジスタに出力し、第２の奇数走査信号を前記第１の表示画素における前記データローディングトランジスタに出力するが、前記第２の表示画素には出力せず、第２の偶数走査信号を前記第２の表示画素における前記データローディングトランジスタに出力するが、前記第１の表示画素には出力しないゲートドライバステージと、
を備える電子デバイス。
【請求項１４】
前記ゲートドライバステージは、第３の走査信号を前記第１の表示画素及び前記第２の表示画素のアノードリセットトランジスタに出力し、発光制御信号を前記第１の表示画素及び前記第２の表示画素の発光制御トランジスタに出力するように更に構成されている、請求項１３に記載の電子デバイス。
【請求項１５】
前記第１の行及び前記第２の行はアレイ内で隣接行である、請求項１４に記載の電子デバイス。
【請求項１６】
前記駆動トランジスタは半導体酸化物トランジスタである、請求項１３に記載の電子デバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
これは全般的に、ディスプレイを伴う電子デバイスに関し、より詳細には、有機発光ダイオードディスプレイなどのディスプレイに対するディスプレイドライバ回路に関する。
本出願は、２０１７年１１月２日付出願の米国特許出願第１５／８０２，３６７号、及び２０１７年３月２４日付出願の米国仮特許出願第６２／４７６，５６２号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
【０００２】
電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話及びポータブルコンピュータは、ユーザに情報を提供するディスプレイを含む。
【０００３】
有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードによる表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、発光ダイオードを発光させるための信号の印加を制御する薄膜トランジスタとを含む。
【０００４】
有機発光ダイオード表示画素には、アクセス薄膜トランジスタを介してデータ線に接続された駆動薄膜トランジスタが含まれる。アクセストランジスタは、対応する走査線を介して走査信号を受信するゲート端子を有してもよい。走査信号をアサートしてアクセストランジスタをオンにすることによって、データ線上の画像データを表示画素内にロードしてもよい。表示画素には、有機発光ダイオードに電流を供給して発光させる電流源トランジスタが含まれる。
【０００５】
有機発光ダイオード表示画素内のトランジスタは、プロセス、電圧、及び温度（ＰＶＴ）の差異の影響を受ける場合がある。このような差異が原因で、トランジスタ閾値電圧は異なる表示画素間で差異を生じる場合がある。トランジスタ閾値電圧の差異に起因して、表示画素が発生する光の量が、所望の画像にマッチしない可能性がある。閾値電圧の差異を補償するための補償スキームがしばしば用いられる。このような補償スキームでは、典型的に、サンプリング動作が通常の表示動作中に各画素内で行われる。そのため、画像の表示に必要な時間が長くなる。
【０００６】
本明細書に記載される実施形態はこうした背景から生まれたものである。
【発明の概要】
【０００７】
電子デバイスは、表示画素のアレイを有するディスプレイを含む場合がある。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、発光する有機発光ダイオードを有していてもよい。各表示画素内の駆動トランジスタ（すなわち、電流源トランジスタ）が、その表示画素内の有機発光ダイオードに電流を流してもよい。駆動トランジスタは閾値電圧によって特徴付けられてもよい。
【０００８】
閾値電圧はトランジスタの差異に依存するものであってよい。補償回路を用いて駆動トランジスタの閾値電圧を測定してもよい。閾値電圧のサンプリングは、電流源トランジスタのゲートとソース端子の間に結合されたキャパシタに対する閾値電圧をサンプリングする駆動トランジスタを制御することによって行ってもよい。感知回路は、感知回路の出力において閾値電圧を発生させるために、画素との組み合わせによって電荷をキャパシタから感知回路に移動するように動作し得る感知回路を含んでもよい。補償回路は、測定した閾値電圧に基づいて補償データを生成してもよい。表示動作中に、データ回路は、デジタル画像データを受信し、デジタル画像データを補償データとともに処理して、画素に対するアナログデータ信号を生成してもよい。
【０００９】
閾値電圧補償データは、各画素に対して生成してもよく、画素のグループに対して生成してもよい。補償データを揮発性又は不揮発性メモリなどのメモリに記憶してもよい。補償データは、（例えば、基準閾値電圧に対して正規化された）オフセット値として記憶してもよい。表示動作中に、データ回路はオフセット値をデジタル画像データに加えてもよい。合計されたデジタル値は、画素間の閾値電圧の差異を補償するアナログ画素データ信号の生成に用いてもよい。
【００１０】
また、表示画素には、発光制御トランジスタ（例えば、駆動トランジスタ及び発光ダイオードと直列に結合されたトランジスタ）、ゲート電圧設定トランジスタ（例えば、駆動トランジスタのゲート端子を所定の基準電圧レベルに設定するためのトランジスタ）、データローディングトランジスタ（例えば、データを画素内にロードし、また駆動トランジスタの閾値電圧を感知するためのトランジスタ）、及びアノードリセットトランジスタ（例えば、発光ダイオードのアノード端子をリセットするためのトランジスタ）、が含まれていてもよい。データをプログラミングする動作に続いて、アノードリセット動作を行ってもよい。アノードリセット動作は、低グレー不均一性問題をなくし、低リフレッシュレートフリッカをなくし、可変リフレッシュレートインデックスの改善に役立てることができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係るディスプレイを有する例示的な電子デバイスの図である。
【００１２】
【図２】一実施形態に係る補償回路に結合された有機発光ダイオード表示画素のアレイを有する例示的なディスプレイの図である。
【００１３】
【図３】一実施形態に係るｎチャネル薄膜トランジスタから形成された例示的な表示画素の回路図である。
【００１４】
【図４】一実施形態に係る図３に示す表示画素を動作させるときの関連する波形を例示するタイミング図である。
【００１５】
【図５Ａ】一実施形態に係る低グレーレベルにおけるアノード充電不均一性問題をなくすことにアノードリセットがどのように役立つことができるかを例示するタイミング図である。
【図５Ｂ】一実施形態に係る低グレーレベルにおけるアノード充電不均一性問題をなくすことにアノードリセットがどのように役立つことができるかを例示するタイミング図である。
【００１６】
【図６Ａ】一実施形態に係る隣接行における画素間で少なくともいくつかの行制御線をどのように共有できるかを示す図である。
【００１７】
【図６Ｂ】一実施形態に係る共有の行制御線を用いて表示画素を動作させるときの関連する波形を例示するタイミング図である。
【００１８】
【図７】一実施形態に係るｎチャネル半導体酸化物トランジスタ及びｐチャネルシリコントランジスタから形成された例示的な表示画素の回路図である。
【００１９】
【図８】一実施形態に係る図７に示す表示画素を動作させるときの関連する波形を例示するタイミング図である。
【００２０】
【図９Ａ】一実施形態に係る図７に示すタイプの隣接画素間で少なくともいくつかの行制御線をどのように共有するかを示す図である。
【００２１】
【図９Ｂ】一実施形態に係る図９Ａに示す表示画素を動作させるときの関連する波形を例示するタイミング図である。
【００２２】
【図１０】少なくともいくつかの実施形態に係る図２〜９に関して示すタイプの表示画素を動作させるための例示的なステップのフローチャートである。
【発明を実施するための形態】
【００２３】
有機発光ダイオードディスプレイ（ＯＬＥＤ）を備えることができるタイプの例示的な電子デバイスを図１に示す。図１に示すように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートする記憶及び処理回路を含むことができる。記憶及び処理回路としては、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、ソリッドステートドライブを形成するように構成されたフラッシュメモリ、又は他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的なランダムアクセスメモリ）などの記憶装置が挙げられる。制御回路１６内の処理回路を使用してデバイス１０の動作を制御することができる。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声コーデックチップ、特定用途向け集積回路、プログラマブル集積回路などに基づいてもよい。
【００２４】
入出力デバイス１２などのデバイス１０内の入出力回路は、デバイス１０へデータを供給することを可能にし、デバイス１０から外部デバイスへデータを提供することを可能にするために使用することができる。入出力デバイス１２としては、ボタン、ジョイスティック、クリックホイール、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、トーン発生器、振動器、カメラ、センサ、発光ダイオード及び他の状態表示器、データポートなどが挙げられる。ユーザは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用してデバイス１０から状態情報及び他の出力を受信してもよい。
【００２５】
入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含むことができる。ディスプレイ１４は、ユーザからのタッチ入力を蓄積するタッチセンサを含むタッチスクリーンディスプレイとすることができ、又はディスプレイ１４は、タッチセンシティブでなくてもよい。ディスプレイ１４に対するタッチセンサは、容量性タッチセンサ電極のアレイ、音響タッチセンサ構造、抵抗性タッチ構成要素、力ベースのタッチセンサ構造、光ベースのタッチセンサ、又は他の好適なタッチセンサの配置に基づくものとすることができる。
【００２６】
制御回路１６を用いて、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０で実行することができる。デバイス１０の動作中に、制御回路１６上で実行されるソフトウェアが、入出力デバイス内のディスプレイ１４上に画像を表示してもよい。
【００２７】
図２に示すのはディスプレイ１４及び関連付けられたディスプレイドライバ回路１５である。ディスプレイ１４には、１つ以上の層（例えば、基板２４）上に形成された構造が含まれる。基板２４などの層は、平面ガラス層などの材料の平面矩形層から形成されてもよい。ディスプレイ１４は、ユーザに画像を表示するための表示画素２２のアレイを有していてもよい。表示画素２２のアレイは、基板２４上の表示画素構造の行及び列から形成されてもよい。これらの構造体は、ポリシリコン薄膜トランジスタ、半導体酸化物薄膜トランジスタなどの薄膜トランジスタを含んでもよい。表示画素２２のアレイ内には、任意の好適な数の行及び列が存在し得る（例えば、１０以上、１００以上、又は１０００以上）。
【００２８】
ディスプレイドライバ集積回路１５などのディスプレイドライバ回路は、はんだ又は導電性接着剤を使用して基板２４上の金属トレースなどの導電性経路に連結してもよい。必要に応じて、ディスプレイドライバ集積回路１５をフレキシブルプリント回路又は他のケーブルなどの経路を介して基板２４に結合してもよい。ディスプレイドライバ集積回路１５（タイミングコントローラチップと呼ばれることがある）には、経路１２５を通じてシステム制御回路１６と通信するための通信回路が含まれていてもよい。経路１２５は、フレキシブルプリント回路又は他のケーブル上のトレースから形成してもよい。制御回路１６（図１を参照）を、電子デバイス（例えば、セルラー電話、コンピュータ、テレビジョン、セットトップボックス、メディアプレーヤ、携帯用電子デバイス、又は他の電子機器であって、ディスプレイ１４が用いられているもの）内のメインロジックボード上に配置してもよい。
【００２９】
動作中に、制御回路は、ディスプレイドライバ集積回路１５に対して、ディスプレイ１４に表示される画像に関する情報を提供することができる。表示画素２２上に画像を表示するために、ディスプレイドライバ集積回路１５は、行ドライバ回路１８及び列ドライバ回路２０などのディスプレイドライバ回路に、クロック信号及び他の制御信号を供給することができる。例えば、データ回路１７は、画像データを受信して、画像データを処理して、画素データ信号をディスプレイ１４に与えてもよい。画素データ信号を列ドライバ回路２０によって多重分離してもよく、画素データ信号Ｄをデータ線２６を介して各画素２２に（例えば、各赤色、緑色、又は青色画素に）ルーティングしてもよい。行ドライバ回路１８及び／又は列ドライバ回路２０は、１つ以上の集積回路及び／又は１つ以上の薄膜トランジスタ回路から形成してもよい。
【００３０】
ディスプレイドライバ集積回路１５には、表示画素２２間の差異（例えば、閾値電圧の差異）を補償するのに役立つ補償回路１７が含まれていてもよい。補償回路１７は、必要に応じて、トランジスタエージングの補償にも役立つ場合がある。補償回路１７を経路１９、スイッチング回路２１、及び経路２３を介して画素２２に結合してもよい。補償回路１７には感知回路２５及びバイアス回路２７が含まれていてもよい。感知回路２５を、画素２２から電圧を感知する（例えば、サンプリングする）ときに用いてもよい。感知動作中に、スイッチング回路２１を、感知回路２５を１つ以上の選択画素２２に電気的に結合するように構成してもよい。例えば、補償回路１７は、スイッチング回路２１を構成するための制御信号ＣＴＬを生成してもよい。感知回路２５は、経路１９、スイッチング回路２１、及び経路２３を介して画素から閾値電圧などの電圧又は他の所望の信号をサンプリングしてもよい。バイアス回路２７には、画素２２のノードに対し基準又はバイアス電圧を駆動するための１つ以上の駆動回路が含まれていてもよい。例えば、スイッチング回路２１を、１つ以上の選択画素２２に経路１９を電気的に結合するように構成してもよい。このシナリオでは、バイアス回路２７が選択画素に基準信号を与えてもよい。基準信号は、選択画素におけるノードを感知回路２５が行う感知動作用の所望の電圧にバイアスしてもよい。
【００３１】
補償回路１７は、バイアス回路２７及び感知回路２５を用いて画素２２に対する補償動作を実行して、補償データを生成させてもよい。補償データは記憶装置２９に記憶される。記憶装置２９は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）であってもよい。図２の例において、記憶装置２９はオンチップ記憶装置である。必要に応じて、記憶装置２９は、不揮発性記憶装置などのオフチップ記憶装置（例えば、ディスプレイが電源オフされたときであっても記憶情報を維持する不揮発性メモリ）であってもよい。記憶装置２９に記憶された補償データを、表示動作中にデータ回路１３が取り出してもよい。データ回路１３は、補償データを、受信したデジタル画像データとともに処理して、画素２２に対する補償済みデータ信号を生成してもよい。
【００３２】
データ回路１３には、デジタル画像データをアナログデータ信号に、画素２２を駆動するのに適切な電圧レベルでマッピングするガンマ回路４４が含まれていてもよい。マルチプレクサ４６は、ガンマ回路４４から可能なアナログデータ信号の組を受信し、またデジタル画像データによって制御されてデジタル画像データに対して適切なアナログデータ信号を選択する。記憶装置２９から取り出した補償データを、加算器回路４８がデジタル画像データに加えて（又はデジタル画像データから差し引いて）、異なる表示画素２２間で生じるトランジスタの差異（例えば、閾値電圧の差異、トランジスタエージングの差異、又は他のタイプの差異）を補償することを助けてもよい。補償データをオフセットとしてデジタル入力画像データに加えるこの例は、単に例示的である。全般的に、データ回路１３は補償データを画像データとともに処理して、画素２２を駆動するための補償済みアナログデータ信号を生成してもよい。
【００３３】
（例えば、リセットフェーズに続いて閾値補償フェーズを行うことによって）画素内閾値キャンセリングを実行することにフォーカスする技術とは対照的に、各画素２２の外側の補償回路１７を用いてこのように補償を行うことは、リフレッシュレートを高めること（例えば、６０Ｈｚリフレッシュレートよりも高い、少なくとも１２０Ｈｚリフレッシュレートなど）を可能にし、またしばしば「外部」補償と言われる。外部差異補償は、例えば、工場において、リアルタイムで（例えば、連続画像フレーム間のブランキング間隔の間に）、又はディスプレイが使われていないときに行ってもよい。
【００３４】
行ドライバ回路１８は、ディスプレイ１４の左端及び右端上に、ディスプレイ１４の単一の端部のみに、又はディスプレイ１４の他の場所に配置されてもよい。動作中に、行ドライバ回路１８は、水平線２８（しばしば、行線、「走査」線、及び／又は「発光」線と言われる）に関する行制御信号を与えてもよい。行ドライバ回路には、走査線を駆動するための走査線ドライバ回路と発光線を駆動するための発光ドライバ回路とが含まれていてもよい。
【００３５】
多重分離回路２０を用いて、ディスプレイドライバ集積回路（ＤＩＣ）１５からのデータ信号Ｄを、複数の対応する垂直線２６上に供給してもよい。多重分離回路２０をしばしば、列ドライバ回路、データ線ドライバ回路、又はソースドライバ回路と呼ぶ場合がある。垂直線２６は、データ線と呼ばれることがある。表示動作中に、表示データを線２６を用いて表示画素２２内にロードしてもよい。
【００３６】
各データ線２６は、表示画素２２のそれぞれの列に関連付けられている。水平信号線２８の組は、ディスプレイ１４にわたって水平に走る。水平信号線２８の各組は、表示画素２２のそれぞれの行に関連付けられている。各行内の水平信号線の数は、水平信号線によって独立して制御されている表示画素２２内のトランジスタの数によって決定される。異なる構成の表示画素を異なる数の走査線によって動作させてもよい。
【００３７】
行ドライバ回路１８は、ディスプレイ１４内の行線２８上で走査及び発光信号などの制御信号をアサートしてもよい。例えば、ドライバ回路１８は、ディスプレイドライバ集積回路１５からクロック信号及び他の制御信号を受信してもよく、受信信号に応じて、表示画素２２の各行において走査制御信号及び発光制御信号をアサートしてもよい。表示画素２２の行は順番に処理され、画像データの各フレームに対する処理は、例えば、表示画素のアレイの最上部から開始し、アレイの底部で終了してもよい。行内の走査線がアサートされている間に、ＤＩＣ１５によって列ドライバ回路２０に与えられる制御信号及びデータ信号が列ドライバ回路２０に指示を出して、関連付けられたデータ信号Ｄ（例えば、データ回路１３が与える補償済みデータ信号）を多重分離してデータ線２６上に駆動することによって、行内の表示画素を、データ線Ｄ上に現れる表示データによってプログラムしてもよい。そして表示画素が、ロードされた表示データを表示することができる。
【００３８】
有機発光ダイオードディスプレイ内で、各表示画素２２は、それぞれ有機発光ダイオードを含む。補償回路１７に結合された例示的な有機発光ダイオード表示画素２２の回路図を図３に示す。図３に示すように、表示画素２２には、発光ダイオード３００と、ｎチャネル薄膜トランジスタ３１０、３１２、３１４、３１６、及び３１８と、蓄積キャパシタＣｓｔ１とが含まれていてもよい。詳細には、トランジスタ３１２を「駆動」トランジスタと呼ぶことがある。トランジスタ３１０及び３１２とダイオード３００とを、第１の電源線３０２（例えば、正パワー供給電圧ＶＤＤＥＬが供給される正電源線）と、第２の電源線３０４（例えば、接地電圧ＶＳＳＥＬが供給される接地電源線）との間に直列に結合してもよい。トランジスタ３１０は、発光制御線２８−４を介して与えられる発光制御信号ＥＭを受信するゲート端子を有する。したがってトランジスタ３１０は発光制御トランジスタと呼ぶことがある。蓄積キャパシタＣｓｔ１は、駆動トランジスタ３１２のゲート端子及びソース端子にそれぞれ結合された第１の端子及び第２の端子を有してもよい。
【００３９】
トランジスタ３１４を、垂直線２３（例えば、所与の列に沿って各画素２２に基準電圧Ｖｒｅｆが供給される共有経路）と駆動トランジスタ３１２のゲート（Ｇ）との間に結合してもよい。トランジスタ３１４は、走査制御信号ＳＣＡＮ１を受信し、選択的にオンにされて、駆動トランジスタ３１２のゲート電圧を所定の電圧レベル（例えば、電圧レベルＶｒｅｆ）に設定するゲート端子を有する。したがって、トランジスタ３１４をゲート電圧設定トランジスタと呼ぶことがある。
【００４０】
トランジスタ３１６を、垂直線２６（例えば、列ドライバ回路２０に結合されるデータ線）とダイオード３００のアノード端子との間に結合してもよい。トランジスタ３１６は、走査制御信号ＳＣＡＮ２を受信し、選択的にオンにされて画素２２内にデータ信号をロードするゲート端子を有する。したがって、トランジスタ３１６はデータローディングトランジスタと呼ぶことがある。
【００４１】
トランジスタ３１８を基準電圧線２３と発光ダイオード３００のアノード端子との間に結合してもよい。トランジスタ３１８は、走査制御信号ＳＣＡＮ３を受信し、選択的にオンにされて、ダイオード３００のアノードを基準電圧レベルＶｒｅｆにリセットするゲート端子を有する。したがって、トランジスタ３１８をアノードリセットトランジスタと呼ぶことがある。
【００４２】
本明細書で例として説明されることがある１つの好適な構成によれば、ディスプレイ１４上のいくつかの薄膜トランジスタのチャネル領域（アクティブ領域）は、シリコン（例えば、ＬＴＰＳ又は低温ポリシリコンと呼ばれることがある低温プロセスを用いて付着させたポリシリコンなどのシリコン）から形成される一方、ディスプレイ１４上の他の薄膜トランジスタのチャネル領域は、半導体酸化物材料（例えば、ＩＧＺＯと呼ばれることがあるアモルファスインジウムガリウム亜鉛酸化物）から形成される。必要に応じて、アモルファスシリコン、ＩＧＺＯ以外の半導体酸化物など、他のタイプの薄膜トランジスタの形成に用いてもよい。このタイプのハイブリッドディスプレイ構成では、シリコントランジスタ（例えば、ＬＴＰＳトランジスタ）は、スイッチング速度及び良好な駆動電流などの特性が望まれる場合（例えば、液晶ダイオードディスプレイ、又は有機発光ダイオード表示画素のスイッチング速度が要考慮事項である部分におけるゲートドライバ向け）に用いられ得る一方、酸化物トランジスタ（例えば、ＩＧＺＯトランジスタ）は、低い漏れ電流が望まれる場合（例えば、液晶ダイオード表示画素及びディスプレイドライバ回路において）又は高い画素間均一性が望まれる場合（例えば、有機発光ダイオード表示画素のアレイにおいて）に用いられ得る。他の考慮事項（例えば、電力消費、消費面積、ヒステリシスなどに関する考慮事項）も考慮に入れてもよい。
【００４３】
ＩＧＺＯ薄膜トランジスタなどの酸化物トランジスタは全般的に、ｎチャネルデバイス（すなわち、ＮＭＯＳトランジスタ）である。シリコントランジスタは、ｐチャネル又はｎチャネルの設計を使用して製造することができる（即ち、ＬＴＰＳデバイスはＰＭＯＳ又はＮＭＯＳのどちらでもよい）。これらの薄膜トランジスタ構造を組み合わせると最適な性能が得られる。
【００４４】
図３の例において、トランジスタ３１４は半導体酸化物トランジスタであってもよく、一方で他のトランジスタ３１０、３１２、３１６、及び３１８はシリコントランジスタ（例えば、ｎチャネルＬＴＰＳトランジスタ）である。駆動トランジスタ３１２のゲート（Ｇ）におけるインピーダンスは高いため、半導体酸化物トランジスタ３１４をそのノードに結合させることは、漏れ及び消費電力を減らすのを助けるのに優位であり得る。
【００４５】
図３の配置では、線２６を用いてデータローディングを行うだけでなく、データ線２６上で電流感知も行うことができる。言い換えれば、図１に示す補償回路１７の感知回路２５は、データプログラミング回路と、同じデータ線２６を共有してもよい。データプログラミング及び電流感知を同じデータ線２６上で行わなかった場合、各画素列に対して別個の感知経路を備える必要がある（すなわち、線２３は電流感知もサポートする必要がある）。これによってアレイルーティングの複雑さ及び面積が大幅に増加する。したがって、データプログラミング及び電流感知をデータ線２６を介して行うと、アレイルーティングの複雑さ及び面積を劇的に減らすことに役立ち得る。なぜならば、グローバル基準電圧線２３を各画素列に結合することができるからである（例えば、基準線２３を表示画素アレイ内の異なる列間で共有してもよい）。
【００４６】
図４は、図３に示す表示画素２２を動作させるときの関連する波形を例示するタイミング図である。時間ｔ１の前では、信号ＥＭのみがアサートされ（例えば、発光制御信号ＥＭを高に駆動してロジック「１」とし）、一方でその行に対する他のすべての走査制御信号ＳＣＡＮ１、ＳＣＡＮ２、及びＳＣＡＮ３はディアサートされる（例えば、走査制御信号を低に駆動してロジック「０」とする）。信号ＥＭがアサートされている間の時間を、発光時間ＴＥＭＩＳＳＩＯＮ又は発光フェーズと呼んでもよい。
【００４７】
走査信号ＳＣＡＮ１は、時間ｔ２においてアサートされ、トランジスタ３１４をオンにしてよい。トランジスタ３１４をアクティブ化することによって、駆動トランジスタ３１２のゲートは基準電圧レベルＶｒｅｆに設定されてよい。時間ｔ３においては、走査信号ＳＣＡＮ２がアサートされ、トランジスタ３１６をオンにしてよい。トランジスタ３１６をアクティブ化することによって、線２６に沿って提供されるデータ信号を表示画素内にロードできてよい（例えば、データ信号を発光ダイオード３００のアノード端子に対してロードしてもよい）。信号ＳＣＡＮ２の立ち下がりエッジ（時間ｔ４）におけるデータ信号の値によって、表示画素内に実際に何がロードされるかが決定される。時間ｔ２とｔ４との間の時間を、データプログラミング時間ＴＤＡＴＡ＿ＰＲＯＧＲＡＭＭＩＮＧ又はデータ書き込みフェーズと呼んでもよい。その行に対して電流データ信号を一定に保持すべき所要時間を、一単位プログラミング時間１Ｈと示す（ＴＰＲＯＧと示す）。
【００４８】
時間ｔ５において、信号ＳＣＡＮ１はディアサートされる。この時点で、キャパシタＣｓｔ１両端の電圧は固定されている（例えば、Ｃｓｔ１に蓄積される電圧は、Ｖｒｅｆとプログラムされたデータ値との間の差に等しい）。
【００４９】
時間ｔ６において、走査信号ＳＣＡＮ３のみをアサートしてトランジスタ３１８をオンにしてもよい。トランジスタ３１８をアクティブ化することによって、発光ダイオード３００のアノードを基準電圧レベルＶｒｅｆにリセットできてよい。トランジスタ３１４はオフにされているので、この時点でキャパシタＣｓｔ１両端の電圧は変化し得ない。したがって、アノード電圧レベルをＶｒｅｆにリセットすると、駆動トランジスタ３１２のゲートレベルが、Ｖｒｅｆとアノード内にロードしたばかりのデータ値との間の差だけ単純にシフトアップ（又はダウン）する。駆動トランジスタ３１２のゲートとソース間の電圧は変化すべきでない。走査信号ＳＣＡＮ３は時間ｔ７においてディアサートされる。時間ｔ６とｔ７との間の時間を、アノードリセット時間ＴＡＮＯＤＥ＿ＲＥＳＥＴ又はアノードリセットフェーズと呼んでもよい。この例では、走査制御信号ＳＣＡＮ１とＳＣＡＮ２のアサーションは時間的に重なっているが、走査制御信号ＳＣＡＮ１とＳＣＡＮ３のアサーションは時間的に重なっていない。
【００５０】
時間ｔ８において、発光制御信号ＥＭを発光フェーズに対してアサートしてよい。発光フェーズの間、電流はトランジスタ３１０及び３１２と発光ダイオード３００とを通って流れる。電流の大きさは、キャパシタＣｓｔ１両端にまたがって蓄積された電圧に依存する。電流量は、ダイオード３００から発光される光の実際の輝度に影響する。
【００５１】
図５Ａ及び５Ｂは、アノードリセットを行うことが、低グレーレベルにおけるアノード充電不均一性問題をなくすのにどのように役立つことができるかを例示するタイミング図である。図５Ａにアノード電圧レベルを時間の関数としてプロットする。電圧レベルＶＯＮは、ＯＬＥＤターンオン電圧閾値を表す。波形５００は、データ信号を第１のグレーレベルＶ１に設定した場合のアノード電圧レベルを表す。波形５０２は、データ信号を第２のグレーレベルＶ２に設定した場合のアノード電圧レベルを表す。図５Ａに示すように、アノードの電圧は充電されて上昇し、異なる時間に閾値ＶＯＮに達する。したがって、波形５００に関連付けられた発光時間ＴＥ１と、波形５０２に関連付けられた発光時間ＴＥ２とはわずかに異なっており、アノード充電不均一性が生じる。図５Ｂに、これが平均輝度レベルにどのように悪影響を及ぼすかを示す。なぜならば、グレーレベルが異なる画素に対して発光時間が異なるからである。この問題は低グレーレベルにおいて悪化する。
【００５２】
実施形態によれば、データローディング後、発光前にアノードリセットを行うと低グレー不均一性問題が解消される。またアノードリセット動作は、ディスプレイが低リフレッシュレート（例えば、３０Ｈｚ以下）のみで動作するときであっても、高周波リフレッシュレート（例えば、６０Ｈｚ、１２０Ｈｚなど）を模倣することに役立つことができるため、低リフレッシュレートフリッカがなくなり、可変リフレッシュレートインデックスが改善される。
【００５３】
図６Ａは、少なくともいくつかの行制御線を隣接行における画素間でどのように共有できるかを示す図である。図６Ａに示すように、ゲートドライバステージ例えばステージ６００が、行制御信号ＳＣＡＮ１、ＳＣＡＮ３、並びに２つの行内の画素２２−１及び２２−２及び他の画素間で共有されるＥＭを駆動してもよく、また第１の行内の画素２２−１及び他の画素のみに供給される信号ＳＣＡＮ２＿ＯＤＤと、第２の行内の画素２２−２及び他の画素のみに供給される信号ＳＣＡＮ２＿ＥＶＥＮとを駆動してもよい。ゲートドライバステージ６００は、行ドライバ回路１８（図２を参照）内のステージのチェーンにおける１ステージを表してもよい。信号ＳＣＡＮ１、ＳＣＡＮ３、及びＥＭを複数の隣接行間で共有することはできるが、信号ＳＣＡＮ２を共有することはできない。なぜならば、信号ＳＣＡＮ２は、データローディングを制御するからである（例えば、フルディスプレイ解像度を維持するためには、異なる画素には異なるデータ信号をロードする必要がある）。
【００５４】
図６Ｂは、表示画素を、図６Ａの構成に示すように共有の行制御線を用いて動作させるときの関連する波形を例示するタイミング図である。時間ｔ１の前では、信号ＥＭのみがアサートされ、一方でこれら２つの行に対する他のすべての走査制御信号ＳＣＡＮ１、ＳＣＡＮ２＿ＯＤＤ、ＳＣＡＮ２＿ＥＶＥＮ、及びＳＣＡＮ３はディアサートされる。
【００５５】
共有走査信号ＳＣＡＮ１は、時間ｔ２においてアサートされ、画素２２−１及び２２−２の両方（図６Ａを参照）内のトランジスタ３１４をオンにしてよい。時間ｔ３においては、走査信号ＳＣＡＮ２＿ＯＤＤがアサートされ、画素２２−１（及びその行に沿った他の画素）内のトランジスタ３１６をオンにしてよい。時間ｔ４においては、走査信号ＳＣＡＮ２＿ＥＶＥＮがアサートされ、画素２２−２（及びその行に沿った他の画素）内のトランジスタ３１６をオンにしてよい。時間ｔ５において、信号ＳＣＡＮ２＿ＯＤＤがディアサートされ、画素２２−１内にデータ信号「Ａ」をラッチしてよい。時間ｔ６において、信号ＳＣＡＮ２＿ＥＶＥＮがディアサートされ、画素２２−２内にデータ信号「Ｂ」をラッチしてよい。時間ｔ７において、信号ＳＣＡＮ１がディアサートされてよい。
【００５６】
時間ｔ８において、共有走査信号ＳＣＡＮ３がアサートされ、画素２２−１及び２２−２の両方内のトランジスタ３１８をオンにして、アノードリセット動作を実行してよい。時間ｔ９において、信号ＳＣＡＮ３がディアサートされてよい。時間ｔ１０において、共有の発光制御信号ＥＭがアサートされ、発光フェーズを開始してもよい。図６Ｂの典型的なタイミングスキームでは、発光時間は所要時間が８Ｈ（すなわち、単位データプログラミング時間の８倍）であり、ＳＣＡＮ１の時間は４Ｈであり、ＳＣＡＮ２及びＳＣＡＮ３の時間は１．５Ｈであるが、これらは単に例示的であり、本実施形態の範囲を限定する役割は持たない。データプログラミング及びアノードリセットが適切に行われる限り、必要に応じて、これらの時間を長くすることも又は短くすることもでき、また時間的に前方又は後方にシフトさせることもできる。全般的に、行制御線の共有を任意の数の隣接行まで拡張してもよい（例えば、行制御線を３つ以上の行、４つ以上の行、５つ以上の行などの間で共有してもよい）。
【００５７】
図７に示すのは、画素２２にｎチャネル半導体酸化物トランジスタ及びｐチャネルシリコントランジスタが含まれる別の好適な配置である。画素２２は図２の補償回路１７に結合してもよい。図７に示すように、表示画素２２には、発光ダイオード３００と、ｎチャネル薄膜トランジスタ３１２'及び３１４と、ｐチャネル薄膜トランジスタ３１０'、３１６'、及び３１８'と、蓄積キャパシタＣｓｔ１とが含まれていてもよい。トランジスタ３１２'は「駆動」トランジスタと呼んでもよい。トランジスタ３１０'及び３１２'とダイオード３００とは、第１の電源線３０２と第２の電源線３０４との間に直列に結合してもよい。トランジスタ３１０'は発光制御信号ＥＭを受信するゲート端子を有する。蓄積キャパシタＣｓｔ１は、駆動トランジスタ３１２'のゲート及びソース端子にそれぞれ結合されている第１の端子及び第２の端子を有してよい。
【００５８】
トランジスタ３１４は基準線２３と駆動トランジスタ３１２'のゲート（Ｇ）端子との間に結合してもよい。トランジスタ３１４は、走査制御信号ＳＣＡＮ１を受信し、選択的にオンにされて、駆動トランジスタ３１２'のゲート電圧を所定の電圧レベルＶｒｅｆに設定するゲート端子を有する。トランジスタ３１６'は列線２６とダイオード３００のアノード端子の間に結合してもよい。トランジスタ３１６'は、走査制御信号ＳＣＡＮ２を受信し、選択的にオンにされて画素２２内にデータ信号を送るゲート端子を有する。トランジスタ３１８'は基準電圧線２３と発光ダイオード３００のアノード端子との間に結合してもよい。トランジスタ３１８'は、走査制御信号ＳＣＡＮ３を受信し、選択的にオンにされて、ダイオード３００のアノードを基準電圧レベルＶｒｅｆにリセットするゲート端子を有する。
【００５９】
図７の例において、トランジスタ３１４及び３１２'は半導体酸化物トランジスタであってもよく、一方で他のトランジスタ３１０'、３１６'、及び３１８'はシリコントランジスタ（例えば、ｐチャネルＬＴＰＳトランジスタ）である。駆動トランジスタ３１２'のゲート（Ｇ）におけるインピーダンスは高いため、半導体酸化物トランジスタ３１４をそのノードに結合させることは、漏れ及び消費電力を減らすのを助けるのに優位であり得る。駆動トランジスタは典型的にｎ型であるため、トランジスタ３１２'を半導体酸化物トランジスタとして保つことは製造を単純にするのに優位であり得る（例えば、駆動トランジスタ３１２'をｎ型ＬＴＰＳトランジスタとして形成すると、必然的にリソグラフィマスクの数が増え、したがって製造コストが増すであろう）。図７の配置では、データプログラミング及び電流感知も両方ともデータ線２６上で実行する。これは、アレイルーティングの複雑さ及び面積を劇的に減らすことに役立つことができる。
【００６０】
図８は、図７に示す表示画素２２を動作させるときの関連する波形を例示するタイミング図である。トランジスタ３１０'、３１６'、及び３１８'はここではｐチャネルトランジスタであるので、対応する制御信号ＥＭ、ＳＣＡＮ２、及びＳＣＡＮ３はアクティブ低信号である（すなわち、アサーションには、これらの信号がロジック「０」に駆動されることを含意する）。時間ｔ１の前では、信号ＥＭのみがアサートされ（例えば、発光制御信号ＥＭを低に駆動してロジック「０」とし）、一方で、その行に対する他のすべての走査制御信号ＳＣＡＮ１、ＳＣＡＮ２、及びＳＣＡＮ３はディアサートされる（例えば、信号ＳＣＡＮ２及びＳＣＡＮ３を高に駆動してロジック「１」とし、信号ＳＣＡＮ１を低に駆動してロジック「０」とする）。信号ＥＭがアサートされている間の時間を、発光時間ＴＥＭＩＳＳＩＯＮ又は発光フェーズと呼んでもよい。
【００６１】
走査信号ＳＣＡＮ１は、時間ｔ２においてをアサートされ（例えば、高に駆動され）トランジスタ３１４をオンにしてもよい。トランジスタ３１４をアクティブ化することによって、駆動トランジスタ３１２'のゲートをは基準電圧レベルＶｒｅｆに設定されてよい。時間ｔ３においては、走査信号ＳＣＡＮ２がアサートされ、（例えば、低に駆動して）トランジスタ３１６'をオンにしてもよい。トランジスタ３１６'をアクティブ化することによって、線２６に沿って提供されるデータ信号を表示画素内にロードできてもよい（例えば、データ信号を発光ダイオード３００のアノード端子に対してロードしてもよい）。信号ＳＣＡＮ２の立ち下がりエッジ（時間ｔ４）におけるデータ信号の値によって、表示画素内に実際に何がロードされるかが決定される。時間ｔ２とｔ４との間の時間を、データプログラミング時間ＴＤＡＴＡ＿ＰＲＯＧＲＡＭＭＩＮＧ又はデータ書き込みフェーズと呼んでもよい。その行に対して電流データ信号を一定に保持すべき所要時間を、一単位プログラミング時間１Ｈと示す（ＴＰＲＯＧと示す）。
【００６２】
時間ｔ５において、信号ＳＣＡＮ１はディアサートされる。この時点で、キャパシタＣｓｔ１両端の電圧は固定されている（例えば、Ｃｓｔ１に蓄積される電圧は、Ｖｒｅｆとプログラムされたデータ値との間の差に等しい）。
【００６３】
時間ｔ６において、走査信号ＳＣＡＮ３のみをアサートして（例えば、低に駆動して）トランジスタ３１８'をオンにしてもよい。トランジスタ３１８'をアクティブ化することによって、発光ダイオード３００のアノードを基準電圧レベルＶｒｅｆにリセットできてよい。トランジスタ３１４はオフにされているので、この時点でキャパシタＣｓｔ１両端の電圧は変化し得ない。したがって、アノード電圧レベルをＶｒｅｆにリセットすると、駆動トランジスタ３１２'のゲートレベルが、Ｖｒｅｆとアノード内にロードしたばかりのデータ値との間の差だけ単純にシフトアップ（又はダウン）する。駆動トランジスタ３１２'のゲートとソース間の電圧は変化すべきでない。走査信号ＳＣＡＮ３は時間ｔ７においてディアサートされる。時間ｔ６とｔ７との間の時間を、アノードリセット時間ＴＡＮＯＤＥ＿ＲＥＳＥＴ又はアノードリセットフェーズと呼んでもよい。この例では、走査制御信号ＳＣＡＮ１とＳＣＡＮ２のアサーションは時間的に重なっているが、走査制御信号ＳＣＡＮ１とＳＣＡＮ３のアサーションは時間的に重なっていない。
【００６４】
時間ｔ８において、発光制御信号ＥＭを発光フェーズに対してアサートしてよい。発光フェーズの間、電流はトランジスタ３１０'及び３１２'と発光ダイオード３００とを通って流れる。電流の大きさは、キャパシタＣｓｔ１両端にまたがって蓄積された電圧に依存する。電流量は、ダイオード３００から発光される光の実際の輝度に影響する。
【００６５】
このように構成すれば、データローディング後、発光前にアノードリセットを行うことができる図７の画素２２によって、低グレー不均一性問題が解消される。またアノードリセット動作は、ディスプレイが低リフレッシュレート（例えば、３０Ｈｚ以下）のみで動作するときであっても、高周波リフレッシュレート（例えば、６０Ｈｚ、１２０Ｈｚなど）を模倣することに役立つことができるため、低リフレッシュレートフリッカがなくなり、可変リフレッシュレートインデックスが改善される。
【００６６】
図９Ａは、少なくともいくつかの行制御線を隣接行における画素間でどのように共有できるかを示す図である。図９Ａに示すように、ゲートドライバステージ例えばステージ９００が、行制御信号ＳＣＡＮ１、ＳＣＡＮ３、並びに２つの行内の画素２２−１及び２２−２及び他の画素間で共有されるＥＭを駆動してもよく、また画素２２−１（及び第１の行内の他の画素）のみに供給される信号ＳＣＡＮ２＿ＯＤＤと、画素２２−２（及び第２の行内の他の画素）のみに供給される信号ＳＣＡＮ２＿ＥＶＥＮとを駆動してもよい。ゲートドライバステージ９００は、行ドライバ回路１８（図２を参照）内のステージのチェーンにおける１ステージを表してもよい。信号ＳＣＡＮ１、ＳＣＡＮ３、及びＥＭを複数の隣接行間で共有することはできるが、信号ＳＣＡＮ２を共有することはできない。なぜならば、信号ＳＣＡＮ２は、データローディングを制御するからである（例えば、フルディスプレイ解像度を維持するためには、異なる画素には異なるデータ信号をロードする必要がある）。
【００６７】
図９Ｂは、表示画素を、図９Ａの構成に示すように共有の行制御線を用いて動作させるときの関連する波形を例示するタイミング図である。時間ｔ１の前では、信号ＥＭのみがアサートされ（例えば、低に駆動してロジック「１」とされ）、一方でこれら２つの行に対する他のすべての走査制御信号ＳＣＡＮ１、ＳＣＡＮ２＿ＯＤＤ、ＳＣＡＮ２＿ＥＶＥＮ、及びＳＣＡＮ３はディアサートされる（例えば、アクティブ高の信号ＳＣＡＮ１を低に駆動してロジック「０」とし、一方で、アクティブ低の信号ＳＣＡＮ２＿ＯＤＤ、ＳＣＡＮ２＿ＥＶＥＮ、及びＳＣＡＮ３を高に駆動してロジック「１」とする）。
【００６８】
共有走査信号ＳＣＡＮ１は、時間ｔ２においてアサートされ、画素２２−１及び２２−２の両方（図９Ａを参照）内のトランジスタ３１４をオンにしてもよい。時間ｔ３において、走査信号ＳＣＡＮ２＿ＯＤＤをアサートして、画素２２−１（及びその行に沿った他の画素）内のトランジスタ３１６'をオンにしてもよい。時間ｔ４においては、走査信号ＳＣＡＮ２＿ＥＶＥＮがアサートされ、画素２２−２（及びその行に沿った他の画素）内のトランジスタ３１６'をオンにしてよい。時間ｔ５においては、信号ＳＣＡＮ２＿ＯＤＤをディアサートして、画素２２−１内にデータ信号「Ｘ」をラッチしてもよい。時間ｔ６において、信号ＳＣＡＮ２＿ＥＶＥＮをディアサートして、画素２２−２内にデータ信号「Ｙ」をラッチしてもよい。時間ｔ７において、信号ＳＣＡＮ１をディアサートしてもよい。
【００６９】
時間ｔ８において、共有走査信号ＳＣＡＮ３がアサートされ、画素２２−１及び２２−２の両方内のトランジスタ３１８をオンにして、アノードリセット動作を実行してよい。時間ｔ９において、信号ＳＣＡＮ３がディアサートされもよい。時間ｔ１０において、共有の発光制御信号ＥＭがアサートされ発光フェーズを開始してもよい。図９Ｂの典型的なタイミングスキームでは、発光時間は所要時間が８Ｈ（すなわち、単位データプログラミング時間の８倍）であり、ＳＣＡＮ１の時間は４Ｈであり、ＳＣＡＮ２及びＳＣＡＮ３の時間は１．５Ｈであるが、これらは単に例示的であり、本実施形態の範囲を限定する役割は持たない。データプログラミング及びアノードリセットが適切に行われる限り、必要に応じて、これらの時間を長くすることも又は短くすることもでき、また時間的に前方又は後方にシフトさせることもできる。全般的に、行制御線の共有を任意の数の隣接行まで拡張してもよい（例えば、行制御線を３つ以上の行、４つ以上の行、５つ以上の行などの間で共有してもよい）。
【００７０】
図１０は、少なくともいくつかの実施形態により図２〜９に関して示すタイプの表示画素を動作させるための例示的なステップのフローチャートである。ステップ１０００において、（例えば、発光制御信号ＥＭをアサートして電流が駆動トランジスタを通ってＯＬＥＤまで流れることができるようにし、一方で走査制御信号ＳＣＡＮ１、ＳＣＡＮ２、及びＳＣＡＮ３をディアサートすることによって）表示画素２２を発光フェーズで動作させてもよい。
【００７１】
ステップ１００２において、（例えば、発光制御信号ＥＭを一時的にディアサートして、電流が駆動トランジスタを通ってＯＬＥＤまで流れることがないようにすることによって）発光フェーズを一時停止してもよい。
【００７２】
ステップ１００４において、画素２２をデータプログラミングフェーズで動作させて、（例えば、信号ＳＣＡＮ１及びＳＣＡＮ２をパルス状にして、駆動トランジスタのゲート端子における電圧レベルを設定し、補償済みデータ値をアノード端子にロードすることをそれぞれ行うことによって）補償済み画像データをアノード端子内にロードしてもよい。
【００７３】
ステップ１００６において、画素２２をアノードリセットフェーズで動作させることによって、（例えば、走査信号ＳＣＡＮ３をパルス状にすることによって）ＯＬＥＤのアノードを所定のリセット／基準電圧レベルにバイアスしてもよい。このようにアノードリセットを行うことにより、低グレー不均一性問題を解消すること、低リフレッシュレートフリッカを解消すること、及び可変リフレッシュレートインデックスを改善することに役立つことができる。処理は、経路１００８で示すとおり、表示画素アレイ内の次に続く行のために、一巡後ステップ１０００に戻ってもよい。
【００７４】
図３及び７に示す典型的な画素アーキテクチャでは、５つのトランジスタ、１つのキャパシタ、１つの発光制御線、及び３つの走査制御線が含まれているが、これらは単に例示的である。必要に応じて、本明細書で説明した技術を、任意の数の酸化物又はシリコントランジスタ、任意の数のキャパシタ、１本超の発光線、３本未満の走査制御線又は３本超の走査制御線、及び他の好適な表示画素アーキテクチャを含む画素構造に拡張又は適用してもよい。
【００７５】
実施形態によれば、ディスプレイが提供される。このディスプレイは、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、発光ダイオードに対してデータをロードするための第１のトランジスタと、発光ダイオードをリセットするための第２のトランジスタと、を含む。
【００７６】
別の実施形態によれば、第１のトランジスタは発光ダイオードに直接接続されている。
【００７７】
別の実施形態によれば、第２のトランジスタは発光ダイオードに直接接続されている。
【００７８】
別の実施形態によれば、ディスプレイは、第１のトランジスタを通して発光ダイオードに結合されたデータ線と、感知回路を含む画素補償回路であって、感知回路はデータ線に結合されている画素補償回路と、を含む。
【００７９】
別の実施形態によれば、ディスプレイは、駆動トランジスタのゲート端子上に基準電圧をロードするための第３のトランジスタと、第２及び第３のトランジスタに結合されたグローバル基準電圧線とを含む。
【００８０】
別の実施形態によれば、第３のトランジスタは半導体酸化物トランジスタであり、駆動トランジスタはシリコントランジスタである。
【００８１】
別の実施形態によれば、第３のトランジスタ及び駆動トランジスタはｎチャネルトランジスタである。
【００８２】
別の実施形態によれば、第１及び第２のトランジスタもｎチャネルトランジスタである。
【００８３】
別の実施形態によれば、第１及び第２のトランジスタはｐチャネルトランジスタである。
【００８４】
別の実施形態によれば、ディスプレイは、第２のトランジスタと第３のトランジスタの間に結合された蓄積キャパシタを含む。
【００８５】
別の実施形態によれば、ディスプレイは、第１のトランジスタに第１の走査信号を与えるための第１の走査線と、第２のトランジスタに第２の走査信号を与えるための第２の走査線であって、第１の走査線とは異なる第２の走査線と、第３のトランジスタに第３の走査信号を与えるための第３の走査線であって、第１の走査線及び第２の走査線とは異なる第３の走査線と、を含む。
【００８６】
実施形態によれば、発光ダイオード、駆動トランジスタ、データローディングトランジスタ、及びアノードリセットトランジスタを含む表示画素を動作させるための方法が提供される。この方法は、データローディングトランジスタを用いて、発光ダイオード上にデータをロードすることと、アノードリセットトランジスタを用いて、発光ダイオードをリセットすることと、駆動トランジスタを用いて、発光ダイオードを通して電流を駆動することと、を含む。
【００８７】
別の実施形態によれば、発光ダイオードをリセットすることは、発光ダイオード上にデータをロードした後に発光ダイオードをリセットすることを含む。
【００８８】
別の実施形態によれば、本方法は、補償回路を用いて、データローディングトランジスタを通して表示画素上で感知を行うことが含む。
【００８９】
別の実施形態によれば、表示画素は、発光制御トランジスタ及びゲート電圧設定トランジスタが含み、本方法は、発光制御トランジスタを用いて、発光制御信号を受信することと、ゲート電圧設定トランジスタを用いて、第１の走査制御信号を受信することと、データローディングトランジスタを用いて、第１の走査制御信号とは異なる第２の走査制御信号を受信することと、アノードリセットトランジスタを用いて、第１の走査制御信号及び第２の走査制御信号とは異なる第３の走査制御信号を受信することと、が含む。
【００９０】
別の実施形態によれば、第１の走査制御信号及び第２の走査制御信号のアサーションは時間的に重なっており、第１の走査制御信号及び第３の走査制御信号のアサーションは時間的に重なってはいない。
【００９１】
実施形態によれば、電子デバイスが提供される。この電子デバイスは、第１の行における第１の表示画素と、第２の行における第２の表示画素と、第１の走査信号を第１の表示画素及び第２の表示画素に出力し、第２の奇数走査信号を第１の表示画素に出力するが、第２の表示画素には出力せず、第２の偶数走査信号を第２の表示画素に出力するが、第１の表示画素には出力しないゲートドライバステージと、を含む。
【００９２】
別の実施形態によれば、ゲートドライバステージは更に、第１の表示画素及び第２の表示画素に第３の走査信号及び発光制御信号を出力するように構成されている。
【００９３】
別の実施形態によれば、第１の行及び第２の行はアレイ内で隣接行である。
【００９４】
別の実施形態によれば、第１の表示画素には、発光制御信号を受信する発光トランジスタと、発光トランジスタと直列に結合された駆動トランジスタであって、ゲート端子を有する駆動トランジスタと、発光トランジスタ及び駆動トランジスタと直列に結合された発光ダイオードであって、アノード端子を有する発光ダイオードと、基準電圧線と、基準電圧線と駆動トランジスタのゲート端子との間に結合されたゲート電圧設定トランジスタであって、第１の走査信号を受信するゲート電圧設定トランジスタと、データ線と、データ線と発光ダイオードのアノード端子との間に結合されたデータローディングトランジスタであって、第２の奇数走査信号を受信するデータローディングトランジスタと、基準電圧線と発光ダイオードのアノード端子との間に結合されたアノードリセットトランジスタであって、第３の走査信号を受信するアノードリセットトランジスタと、が含まれる。
【００９５】
前述は単なる例示であり、当業者は、記載された実施形態の範囲及び精神から逸脱することなく、様々な修正を行うことができる。前述の実施形態は、個別に又は任意の組み合わせで実施され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
0006959352.tif 000009
【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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