(57)【特許請求の範囲】
【請求項１】
チャージ・トラップ型メモリデバイスを提供し、前記チャージ・トラップ型メモリデバイスのチャネルを開放して、前記チャージ・トラップ型メモリデバイスのソースとドレインの間に横方向の電界を形成することでソースからドレインに向かう一次電子を発生させるステップＳ１と、
予め定められた時間が経過すると、前記一次電子が前記ドレインに衝突して正孔が発生するステップＳ２と、
前記チャージ・トラップ型メモリデバイスのドレイン及び基板に電圧を印加することで、正孔が電界の作用下で下方に加速度運動して前記基板に衝突し、二次電子を発生させるステップＳ３と、
前記チャージ・トラップ型メモリデバイスのゲート及び基板に電圧を印加して垂直の電界を形成し、前記二次電子が垂直の電界の作用下で三次電子を形成し、当該三次電子を前記チャージ・トラップ型メモリデバイスの絶縁蓄積媒体層に注入させることでプログラミング操作が完了するステップＳ４とを少なくとも含むことを特徴とするチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項２】
前記チャージ・トラップ型メモリデバイスは、ＳＯＮＯＳデバイス、ＳＡＮＯＳデバイス、ＭＡＮＯＳデバイス又はＮＲＯＭデバイスを含むことを特徴とする請求項１に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項３】
横方向の電界を形成する方法では、前記チャージ・トラップ型メモリデバイスのソースとドレインに電圧を印加し、前記チャージ・トラップ型メモリデバイスのソースに印加する電圧は前記チャージ・トラップ型メモリデバイスのドレインに印加する電圧よりも小さいことを特徴とする請求項１に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項４】
前記予め定められた時間は１０〜１００ｎｓとすることを特徴とする請求項１に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項５】
ステップＳ３において、前記チャージ・トラップ型メモリデバイスの基板に印加する電圧はドレインに印加する電圧よりも小さく、且つ電圧差は５Ｖ以上であることを特徴とする請求項１に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項６】
ステップＳ４において、前記チャージ・トラップ型メモリデバイスの基板に印加する電圧はゲートに印加する電圧よりも小さいことを特徴とする請求項１に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項７】
ステップＳ１の前に、更に、前記チャージ・トラップ型メモリデバイスに対し事前消去を行って、前記絶縁蓄積媒体層内に残留する電荷を除去することを特徴とする請求項１〜６のいずれか１項に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項８】
事前消去の方法は、前記チャージ・トラップ型メモリデバイスのゲートとドレインに電圧を印加し、バンド間トンネリング条件を形成して正孔を発生させ、正孔を前記絶縁蓄積媒体層に注入することで前記絶縁蓄積媒体層内の残留電子を中和することを含むことを特徴とする請求項７に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【請求項９】
前記チャージ・トラップ型メモリデバイスのドレインに印加する電圧はゲートに印加する電圧よりも大きいことを特徴とする請求項８に記載のチャージ・トラップ型フラッシュメモリのプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ分野に関し、特に、チャージ・トラップ型フラッシュメモリのプログラミング方法に関する。
【背景技術】
【０００２】
現在幅広く利用されている電子製品、例えば、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ，マイクロコントロールユニット）、ＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ，デジタルシグナルプロセッサ）、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ，特定用途向け集積回路）、ＰＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ，プログラマブルロジックデバイス）等には、いずれも埋め込みフラッシュメモリ（ｅｍｂｅｄｄｅｄ  Ｆｌａｓｈ，Ｅｆｌａｓｈと略称する）が用いられる。従来のＥＥＰＲＯＭ方式と比較して、Ｅｆｌａｓｈは、読み書き速度が速く、面積が小さく、消費電力が低い等の利点を有することから、現在のモノのインターネット（Ｉｎｔｅｒｎｅｔ  Ｏｆ  Ｔｈｉｎｇ，ＩＯＴ）やカーエレクトロニクス等の応用シーンにおいてますます大きな役割を果たしている。
【０００３】
埋め込みフラッシュメモリのソリューションには、主として、従来の浮遊ゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）構造に基づくものと、チャージ・トラップ（Ｃｈａｒｇｅ  Ｔｒａｐ）構造に基づくものが存在する。従来の導電性の浮遊ゲート構造のフラッシュメモリとは異なり、チャージ・トラップ構造では電荷の「補足」メカニズムを利用して絶縁蓄積媒体に電荷を「捕獲」（Ｔｒａｐ）する。絶縁蓄積媒体自体は非導電性のため、わずかな欠陥（Ｄｅｆｅｃｔ）が存在したとしても蓄積された電子が流失することはなく、同様の状況においては浮遊ゲート構造のフラッシュメモリよりも歩留まりが向上する（浮遊ゲートはそれ自体が導電性のため、欠陥があると電子が流失してしまい、デバイスが機能を喪失する）。
【０００４】
浮遊ゲート構造の埋め込みフラッシュメモリと比較して、チャージ・トラップ構造のプロセスは標準的なロジックプロセスのプラットフォームに３層のフォトマスクを追加するだけでよい（浮遊ゲート構造の場合には７層以上の追加が必要）。よって、製造コストが押さえられ、標準的なロジックプロセスとの互換性が良好であり、プロセスがシンプルである。従って、市場において相当明らかなコストメリットを有する。
【０００５】
チャージ・トラップ構造の欠点は、高温や高電圧下において電荷が絶縁蓄積媒体から逃げやすいことである。そのため、浮遊ゲート構造のフラッシュメモリほどはデータ保持能力に優れず、高温・高耐用性への応用には適さない。しかし、信頼性がそれほど求められない場合には、低コストのソリューションとしてチャージ・トラップ構造を選択可能である。
【０００６】
従来のチャージ・トラップ型デバイスには、ホットエレクトロンＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式やＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル方式によるプログラミングが採用されている。
【０００７】
ホットエレクトロン注入方式では、電圧を制御ゲート（Ｃｏｎｔｒｏｌ  Ｇａｔｅ）に印加する。そして、プログラミング時には、ドレイン（Ｄｒａｉｎ）に電圧を印加してホットエレクトロンを発生させ、ゲートに電圧を印加することで上部媒体層のカップリング電圧によって絶縁蓄積媒体に電位を発生させる。これにより、電子がエネルギー障壁（Ｅｎｅｒｇｙ  Ｂａｒｒｉｅｒ）を乗り越えてトンネル酸化層（Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）を通過し、絶縁蓄積媒体に注入されることでプログラミング（Ｐｒｏｇｒａｍ）が完了する。ホットキャリア注入（ＨＣＩ）の物理メカニズムによって発生したホットエレクトロンは、ラッキーエレクトロンモデル（Ｌｕｃｋｙ  Ｅｌｅｃｔｒｏｎ）によって注入されるため、プログラミング効率がやや低い（一般的には５０％程度である）。また、効率が低いことから、電圧を上げてプログラミング効率を向上させる必要があり、フラッシュメモリデバイスの消費電力が増大してしまう。且つ、通常、電子はドレインから注入されるため、ドレイン端のトンネル酸化層の損傷が大きくなる。よって、長期間が経過するとドレイン端に電荷が蓄積しやすくなり、プログラム電圧Ｖｔの窓が小さくなるほか、耐久性（Ｅｎｄｕｒａｎｃｅ）が低下する結果、デバイス性能の劣化といった信頼性の問題が招来される。
【０００８】
これに対し、ＦＮトンネル方式のプログラミングの場合には、トンネル酸化層の損傷を減らすことが可能なため、信頼性の面ではホットエレクトロン注入よりも優れている。しかし、ＦＮ注入の物理メカニズムにより、プログラミング電流が小さく、読み書き電流もやや小さい。
【０００９】
そこで、如何にして新たなチャージ・トラップ型デバイスのプログラミング方法を提供し、トンネル酸化層の損傷を抑えて信頼性を向上させるとともに、読み書き電流を増大させ、且つチャージ・トラップ型デバイスの低コストメリットを発揮可能とするかが当業者にとって早急に解決を要する課題の一つとなっている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の従来技術の欠点に鑑みて、本発明の目的は、従来技術におけるチャージ・トラップ型デバイスのプログラミング方法は効率が低く、トンネル酸化層の損傷が大きく、読み書き電流が小さい等の課題を解決するために、チャージ・トラップ型フラッシュメモリのプログラミング方法を提供することである。
【課題を解決するための手段】
【００１１】
上記の目的及びその他関連の目的を実現するために、本発明は、チャージ・トラップ型フラッシュメモリのプログラミング方法を提供する。前記チャージ・トラップ型フラッシュメモリのプログラミング方法は、チャージ・トラップ型メモリデバイスを提供し、前記チャージ・トラップ型メモリデバイスのチャネルを開放して、前記チャージ・トラップ型メモリデバイスのソースとドレインの間に横方向の電界を形成することでソースからドレインに向かう一次電子を発生させるステップＳ１と、予め定められた時間が経過すると、前記一次電子が前記ドレインに衝突して正孔が発生するステップＳ２と、前記チャージ・トラップ型メモリデバイスのドレイン及び基板に電圧を印加することで、正孔が電界の作用下で下方に加速度運動して前記基板に衝突し、二次電子を発生させるステップＳ３と、前記チャージ・トラップ型メモリデバイスのゲート及び基板に電圧を印加し、垂直の電界を形成する。前記二次電子は垂直の電界の作用下で三次電子を形成し、当該三次電子を前記チャージ・トラップ型メモリデバイスの絶縁蓄積媒体層に注入させることでプログラミング操作が完了するステップＳ４とを少なくとも含む。
【００１２】
選択的に、前記チャージ・トラップ型メモリデバイスは、ＳＯＮＯＳデバイス、ＳＡＮＯＳデバイス、ＭＡＮＯＳデバイス又はＮＲＯＭデバイスを含む。
【００１３】
選択的に、横方向の電界を形成する方法では、前記チャージ・トラップ型メモリデバイスのソースとドレインに電圧を印加する。前記チャージ・トラップ型メモリデバイスのソースに印加する電圧は前記チャージ・トラップ型メモリデバイスのドレインに印加する電圧よりも小さい。
【００１４】
選択的に、前記予め定められた時間は１０〜１００ｎｓとする。
【００１５】
選択的に、ステップＳ３において、前記チャージ・トラップ型メモリデバイスの基板に印加する電圧はドレインに印加する電圧よりも小さく、且つ電圧差は５Ｖ以上である。
【００１６】
選択的に、ステップＳ４において、前記チャージ・トラップ型メモリデバイスの基板に印加する電圧はゲートに印加する電圧よりも小さい。
【００１７】
選択的に、ステップＳ１の前に、更に、前記チャージ・トラップ型メモリデバイスに対し事前消去を行って、前記絶縁蓄積媒体層内に残留する電荷を除去する。
【００１８】
より選択的に、事前消去の方法は、前記チャージ・トラップ型メモリデバイスのゲートとドレインに電圧を印加し、バンド間トンネリング条件を形成して正孔を発生させ、正孔を前記絶縁蓄積媒体層に注入することで前記絶縁蓄積媒体層内の残留電子を中和することを含む。
【００１９】
より選択的に、前記チャージ・トラップ型メモリデバイスのドレインに印加する電圧はゲートに印加する電圧よりも大きい。
【発明の効果】
【００２０】
上述したように、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法は、以下の有益な効果を有する。
【００２１】
本発明におけるチャージ・トラップ型フラッシュメモリのプログラミング方法では、プログラミング過程で横方向の電界と垂直の電界を利用して三次電子を形成する。これにより、チャージ・トラップ型メモリデバイスの読み書き電流を効果的に増大可能となり、消費電力が低下し、デバイスの信頼性が向上する。且つ、チャージ・トラップ型メモリデバイスの低コストメリットを組み合わせることで、広大な市場が見込まれる。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明におけるチャージ・トラップ型フラッシュメモリのプログラミング方法のフローチャートである。
【図２】図２は、本発明におけるＳＯＮＯＳデバイスの構造を示す図である。
【図３】図３は、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法における事前消去の操作を示す図である。
【図４】図４は、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法における事前消去の原理を示す図である。
【図５】図５は、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法における横方向の電界を形成する操作を示す図である。
【図６】図６は、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法における二次電子を発生させる操作を示す図である。
【図７】図７は、本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法における三次電子を窒化ケイ素層に注入する操作を示す図である。
【発明を実施するための形態】
【００２３】
以下に、特定の具体的実施例によって本発明の実施形態につき説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解可能である。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を行ってもよい。
【００２４】
図１〜図７を参照する。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。
【００２５】
図１〜図７に示すように、本発明は、チャージ・トラップ型フラッシュメモリのプログラミング方法を提供する。前記チャージ・トラップ型フラッシュメモリのプログラミング方法は以下を含む。
【００２６】
ステップＳ１において、チャージ・トラップ型メモリデバイスを提供し、前記チャージ・トラップ型メモリデバイスのチャネルを開放して、前記チャージ・トラップ型メモリデバイスのソースとドレインの間に横方向の電界を形成することでソースからドレインに向かう一次電子を発生させる。
【００２７】
具体的には、チャージ・トラップ型メモリデバイスを提供する。前記チャージ・トラップ型メモリデバイスは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ，シリコン−酸化物−窒化物−酸化物−シリコン）デバイス、ＳＡＮＯＳ（ＰｏｌｙＳｉｌｉｃｏｎ  Ａｌｕｍｉｎａ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ，ポリシリコン−酸化アルミニウム−窒化物−酸化物−シリコン）デバイス、ＭＡＮＯＳ（Ｍｅｔａｌ  Ａｌｕｍｉｎａ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ，金属−酸化アルミニウム−窒化物−酸化物−シリコン）デバイス、或いは、ＮＲＯＭ（Ｎｉｔｒｉｄｅｄ  ＲＯＭ，窒化物ＲＯＭ）デバイスを含む（ただし、これらに限らない）。このうち、ＭＡＮＯＳには、金属材質の違いによって、更に、ＴＡＮＯＳ（Ｔａｎｔａｌｕｍ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ，タンタル−窒化物−酸化物−シリコン）デバイスや、その他の金属−酸化アルミニウム−窒化物−酸化物−シリコンデバイスが含まれる。ＮＲＯＭはＳＯＮＯＳの合理化構造である。また、ＳＯＮＯＳは最も常用されるチャージ・トラップ型メモリデバイスである。絶縁蓄積媒体層を有する任意のチャージ・トラップ型メモリデバイス構造はいずれも本発明に適用されるが、ここでは逐一詳述しない。
【００２８】
一例として、図２に示すように、前記チャージ・トラップ型メモリデバイスはＳＯＮＯＳデバイスとする。前記ＳＯＮＯＳデバイスは、基板１、前記基板１内に形成されるソース領域２とドレイン領域３、及び、前記基板１に順に形成されるトンネル酸化層（Ｔｕｎｏｘ）４、窒化ケイ素層（ＳｉＮ）５、高温酸化層（ＨＴＯ）６、ポリシリコン層（Ｐｏｌｙ）７及び自己整合金属ケイ化物層（Ｓａｌｉｃｉｄｅ。即ち、制御ゲート）８を含む。本実施例において、前記基板１はＰ型基板であり、前記ソース領域２及び前記ドレイン領域３はＮ型ドーピング領域である。実際に使用する際には、必要に応じて前記ＳＯＮＯＳデバイスの構造及び材質を調整すればよく、本実施例に限らない。
【００２９】
具体的には、図５に示すように、本実施例では、前記ＳＯＮＯＳデバイスのゲート、ソース及びドレインにそれぞれ電圧を印加して前記ＳＯＮＯＳデバイスのチャネルを開放し、前記ＳＯＮＯＳデバイスのソースとドレインの間に横方向の電界を形成することで、ソースからドレインに向かう一次電子を発生させる。本実施例において、前記ＳＯＮＯＳデバイスに印加するゲート電圧ＶＧは正の電圧であり、これにより前記ＳＯＮＯＳデバイスを導通させる。一例として、前記ゲート電圧ＶＧは４．３Ｖとする（或いは、４．３Ｖよりも大きな５Ｖ、５．５Ｖ、６Ｖ、７Ｖとする。ただし、これらに限らない）。実際に使用する際には、前記ＳＯＮＯＳデバイスを導通可能な任意の電圧を前記ＳＯＮＯＳデバイスのゲートに印加すればよく、本実施例に限らない。前記ＳＯＮＯＳデバイスのソースに印加する電圧は、前記ＳＯＮＯＳデバイスのドレインに印加する電圧よりも小さく、これにより横方向の電界を形成する。本実施例では、前記ＳＯＮＯＳデバイスに印加するソース電圧ＶＳを０Ｖ、ドレイン電圧ＶＤを６Ｖとする。一例として、ソースとドレインの間の電圧差は５Ｖ以上とする。ソースとドレインの間の電圧差及び具体的な電圧値は実際のデバイスのパラメータに応じて設定すればよく、ここでは逐一詳述しない。
【００３０】
本発明における別の実現方式として、ステップＳ１を実行する前に、更に、前記チャージ・トラップ型メモリデバイスに対し事前消去を行って、前記チャージ・トラップ型メモリデバイスの絶縁蓄積媒体内に残留する電荷を除去する。図３及び図４に示すように、前記ＳＯＮＯＳデバイスのゲート及びドレインに電圧を印加してバンド間トンネリング（Ｂａｎｄ  ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ，ＢＴＢＴ）条件を形成し、正孔を発生させる。そして、正孔を前記窒化ケイ素層５（絶縁蓄積媒体層）に注入することで、前記窒化ケイ素層５内の残留電子を中和する。前記ＳＯＮＯＳデバイスのドレインに印加する電圧はゲートに印加する電圧よりも大きい。一例として、前記ＳＯＮＯＳデバイスに印加するゲート電圧ＶＧを−５Ｖとし、前記ＳＯＮＯＳデバイスに印加するドレイン電圧ＶＤを５Ｖとすることでバンド間トンネリング条件を形成し、前記窒化ケイ素層５内の残留電子を中和する正孔を発生させる。実際に使用する際には、前記ＳＯＮＯＳデバイスのサイズや材料等のパラメータに応じて前記ゲート電圧ＶＧ及び前記ドレイン電圧ＶＤを設定すればよい。
【００３１】
ステップＳ２において、予め定められた時間が経過すると、前記一次電子が前記ドレインに衝突して正孔が発生する。
【００３２】
具体的には、一例として、前記予め定められた時間は１０〜１００ｎｓとする。ただし、実際に使用する際には、電界強度等の要因に応じて前記予め定められた時間を調整可能であり、前記一次電子がドレインに衝突して正孔を発生させられればよい。よって、本実施例に限らない。
【００３３】
ステップＳ３において、前記チャージ・トラップ型メモリデバイスのドレイン及び基板に電圧を印加することで、正孔が電界の作用下で下方に加速度運動して前記基板に衝突し、二次電子を発生させる。
【００３４】
具体的には、図６に示すように、本実施例では、前記ＳＯＮＯＳデバイスのドレイン及び基板にそれぞれ電圧を印加する。前記ＳＯＮＯＳデバイスに印加する基板電圧ＶＢは前記ドレイン電圧ＶＤよりも小さい。前記基板電圧ＶＢと前記ドレイン電圧ＶＤとの電圧差は、比較的重い正孔が加速度運動して前記基板に衝突し、比較的軽い電子を発生させられればよい。一例として、前記基板電圧ＶＢと前記ドレイン電圧ＶＤとの電圧差は、５Ｖ以上、９Ｖ以上、１０Ｖ以上とするが、ここでは逐一詳述しない。本実施例において、前記基板電圧ＶＢは−４Ｖとし、前記ドレイン電圧ＶＤは７Ｖとする。なお、操作を簡略化するために、前記ドレイン電圧ＶＤとして前のステップの電圧値（６Ｖ）をそのまま用い、前記基板電圧ＶＢの値だけを調整してもよい。具体的な電圧値は必要に応じて設定すればよく、本実施例に限らない。
【００３５】
ステップＳ４において、前記チャージ・トラップ型メモリデバイスのゲート及び基板に電圧を印加し、垂直の電界を形成する。前記二次電子は垂直の電界の作用下で三次電子を形成し、当該三次電子を前記チャージ・トラップ型メモリデバイスの絶縁蓄積媒体層に注入させることでプログラミング操作が完了する。
【００３６】
具体的には、図７に示すように、本実施例では、前記ＳＯＮＯＳデバイスのゲート及び基板にそれぞれ電圧を印加して垂直の電界を形成する。前記ＳＯＮＯＳデバイスに印加する基板電圧ＶＢは前記ゲート電圧ＶＧよりも小さい。前記基板電圧ＶＢと前記ゲート電圧ＶＧとの電圧差は、二次電子を三次電子に転換し、前記トンネル酸化層４を通じて三次電子を前記ＳＯＮＯＳデバイスの窒化ケイ素層５に注入できればよい。一例として、前記基板電圧ＶＢと前記ゲート電圧ＶＧとの電圧差は、９Ｖ以上、１０Ｖ以上、１２Ｖ以上とするが、ここでは逐一詳述しない。本実施例において、前記基板電圧ＶＢは−５Ｖとし、前記ゲート電圧ＶＧは６Ｖとする。なお、操作を簡略化するために、前記基板電圧ＶＢとして前のステップの電圧値（−４Ｖ）をそのまま用い、前記ゲート電圧ＶＧの値だけを調整してもよい。具体的な電圧値は必要に応じて設定すればよく、本実施例に限らない。
【００３７】
本発明のチャージ・トラップ型フラッシュメモリのプログラミング方法では、三次電子の励起に基づきプログラミングを行う。プログラミング過程では、横方向の電界を利用するとともに垂直の電界も利用することで、プログラミング効率が大幅に向上し、消費電力が低下する。また、プログラミング時の読み書き電流が大きく、トンネル酸化層の損傷が小さくなり、デバイスの信頼性が大幅に向上する。且つ、チャージ・トラップ型メモリデバイスの低コストメリットを組み合わせることで、広大な市場が見込まれる。
【００３８】
以上述べたように、本発明では、チャージ・トラップ型フラッシュメモリのプログラミング方法を提供する。当該方法は、チャージ・トラップ型メモリデバイスを提供し、前記チャージ・トラップ型メモリデバイスのチャネルを開放して、前記チャージ・トラップ型メモリデバイスのソースとドレインの間に横方向の電界を形成することでソースからドレインに向かう一次電子を発生させることと、予め定められた時間が経過すると、前記一次電子が前記ドレインに衝突して正孔が発生することと、前記チャージ・トラップ型メモリデバイスのドレイン及び基板に電圧を印加することで、正孔は電界の作用下で下方に加速度運動して前記基板に衝突し、二次電子を発生させることと、前記チャージ・トラップ型メモリデバイスのゲート及び基板に電圧を印加して垂直の電界を形成し、前記二次電子が垂直の電界の作用下で三次電子を形成し、当該三次電子を前記チャージ・トラップ型メモリデバイスの絶縁蓄積媒体層に注入させることでプログラミング操作が完了することとを含む。本発明におけるチャージ・トラップ型フラッシュメモリのプログラミング方法では、プログラミング過程で横方向の電界と垂直の電界を利用して三次電子を形成する。これにより、チャージ・トラップ型メモリデバイスの読み書き電流を効果的に増大可能となり、消費電力が低下し、デバイスの信頼性が向上する。且つ、チャージ・トラップ型メモリデバイスの低コストメリットを組み合わせることで、広大な市場が見込まれる。従って、本発明によれば、従来技術における様々な欠点が効果的に解消され、高度な産業上の利用価値を有する。
【００３９】
上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。
【符号の説明】
【００４０】
１  基板
２  ソース領域
３  ドレイン領域
４  トンネル酸化層
５  窒化ケイ素層
６  高温酸化層
７  ポリシリコン層
８  自己整合金属ケイ化物層
Ｓ１〜Ｓ４  ステップ
【要約】      （修正有）【課題】書き電流を効果的に増大可能となり、消費電力が低下し、デバイスの信頼性が向上すチャージ・トラップ型フラッシュメモリのプログラミング方法を提供する。【解決手段】方法は、チャージ・トラップ型メモリデバイスのチャネルを開放し、ソースとドレインの間に横方向の電界を形成することで、ソースからドレインに向かう一次電子を発生させることと、予め定められた時間が経過すると、一次電子がドレインに衝突して正孔が発生することと、ドレイン及び基板に電圧を印加することで、正孔は電界の作用下で下方に加速度運動して基板に衝突し、二次電子を発生させることと、ゲート及び基板に電圧を印加し、垂直の電界を形成し、二次電子は垂直の電界の作用下で三次電子を形成し、当該三次電子をチャージ・トラップ型メモリデバイスの絶縁蓄積媒体層に注入させることでプログラミング操作が完了することと、を含む。【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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