(57)【特許請求の範囲】
【請求項１】
昇圧チョッパのスイッチング素子のオンオフを、発振波を用いて制御するスイッチ制御部と、
前記昇圧チョッパが出力する直流出力電圧に応じて、前記発振波と比較する比較電圧を発生する比較用コンデンサを充電または放電する比較電圧生成部と、
前記昇圧チョッパに流れる電流に応じた検出値に、検出基準以上の増加が生じたか否かを検出する入力増加検出部と、
前記直流出力電圧が下限電圧以上であるか否かを検出する出力電圧検出部と、
前記検出値に前記検出基準以上の増加があり、かつ前記直流出力電圧が前記下限電圧以上であることに応じて、前記比較用コンデンサを放電する放電部と
を備える電源制御装置。
【請求項２】
前記入力増加検出部は、
前記スイッチング素子をオンからオフに切り替えるタイミングに応じて前記昇圧チョッパに流れる電流に応じた検出値をサンプリングするサンプリング回路と、
前記昇圧チョッパに流れる電流に応じた検出値が、前記サンプリング回路によってサンプリングされた検出値に対して前記検出基準以上増加しているか否かを検出する増加検出回路と
を有する請求項１に記載の電源制御装置。
【請求項３】
前記入力増加検出部は、前記昇圧チョッパのインダクタおよび前記スイッチング素子と直列に接続された電流検出抵抗に生じる電圧を前記検出値として入力する請求項１または２に記載の電源制御装置。
【請求項４】
前記昇圧チョッパに流れる電流に応じた検出値に前記検出基準以上の増加があり、かつ前記直流出力電圧が前記下限電圧以上であることに応じて、予め定められた期間の間、前記スイッチング素子をオフに制御するスイッチング停止部を更に備える請求項１から３のいずれか一項に記載の電源制御装置。
【請求項５】
前記昇圧チョッパに電力を供給する電源の切り替えに伴って入力交流電圧の定格値が高くなった場合に、前記入力増加検出部は、前記昇圧チョッパに流れる電流に応じた検出値に、前記検出基準以上の増加が生じたことを検出する請求項１から４のいずれか一項に記載の電源制御装置。
【請求項６】
前記比較電圧生成部は、前記直流出力電圧および基準電圧の差に応じた充放電電流によって前記比較用コンデンサを充電または放電する請求項１から５のいずれか一項に記載の電源制御装置。
【請求項７】
昇圧チョッパのスイッチング素子のオンオフを、発振波を用いて制御するスイッチ制御段階と、
前記昇圧チョッパが出力する直流出力電圧に応じて、前記発振波と比較する比較電圧を発生する比較用コンデンサを充電または放電する比較電圧生成段階と、
前記昇圧チョッパに流れる電流に応じた検出値に、検出基準以上の増加が生じたか否かを検出する入力増加検出段階と、
前記直流出力電圧が下限電圧以上であるか否かを検出する出力電圧検出段階と、
前記検出値に前記検出基準以上の増加があり、かつ前記直流出力電圧が前記下限電圧以上であることに応じて、前記比較用コンデンサを放電する放電段階と
を備える電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御装置および電源制御方法に関する。
【背景技術】
【０００２】
従来、昇圧チョッパを有する電源制御装置では、出力電圧を維持するべくエラーアンプ（トランスコンダクタンスアンプ）を用いてフィードバック制御を行う（例えば特許文献１〜３参照）。例えば、エラーアンプは、反転入力端子に直流出力電圧の分圧電圧が入力され、非反転入力端子には基準電圧が接続されて、差電圧に応じた電流を出力する。エラーアンプの出力端子には、エラーアンプからの出力電流により充電されるコンデンサと、スイッチング素子のオン幅を制御するパルス幅変調用コンパレータとが接続される。これにより、直流出力電圧と基準電圧との差電圧に応じてスイッチング素子のオン幅が制御されて出力電圧が維持される。
特許文献１  特開２００２−５１５６３号公報
特許文献２  特開平５−１９９７５７号公報
特許文献３  国際公開第２０１２／１０５２００号
【解決しようとする課題】
【０００３】
従来の電源制御装置では、入力が急増するとコンデンサの充電量が低下せずにスイッチング制御が行われる結果、オン幅が長くなって出力電圧が過電圧となり素子が破壊されてしまう虞がある。
【一般的開示】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、電源制御装置が提供される。電源制御装置は、昇圧チョッパのスイッチング素子のオンオフを、発振波を用いて制御するスイッチ制御部を備えてよい。電源制御装置は、昇圧チョッパが出力する直流出力電圧に応じて、発振波と比較する比較電圧を発生する比較用コンデンサを充電または放電する比較電圧生成部を備えてよい。電源制御装置は、昇圧チョッパに流れる電流に応じた検出値に、検出基準以上の増加が生じたか否かを検出する入力増加検出部を備えてよい。電源制御装置は、直流出力電圧が下限電圧以上であるか否かを検出する出力電圧検出部を備えてよい。電源制御装置は、検出値に検出基準以上の増加があり、かつ直流出力電圧が下限電圧以上であることに応じて、比較用コンデンサを放電する放電部を備えてよい。
【０００５】
入力増加検出部は、スイッチング素子をオンからオフに切り替えるタイミングに応じて昇圧チョッパに流れる電流に応じた検出値をサンプリングするサンプリング回路を有してよい。入力増加検出部は、昇圧チョッパに流れる電流に応じた検出値が、サンプリング回路によってサンプリングされた検出値に対して検出基準以上増加しているか否かを検出する増加検出回路を有してよい。
【０００６】
入力増加検出部は、昇圧チョッパのインダクタおよびスイッチング素子と直列に接続された電流検出抵抗に生じる電圧を検出値として入力してよい。
【０００７】
電源制御装置は、昇圧チョッパに流れる電流に応じた検出値に検出基準以上の増加があり、かつ直流出力電圧が下限電圧以上であることに応じて、予め定められた期間の間、スイッチング素子をオフに制御するスイッチング停止部を更に備えてよい。
【０００８】
昇圧チョッパに電力を供給する電源の切り替えに伴って入力交流電圧の定格値が高くなった場合に、入力増加検出部は、昇圧チョッパに流れる電流に応じた検出値に、検出基準以上の増加が生じたことを検出してよい。
【０００９】
比較電圧生成部は、直流出力電圧および基準電圧の差に応じた充放電電流によって比較用コンデンサを充電または放電してよい。
【００１０】
本発明の第２の態様においては、電源制御方法が提供される。電源制御方法は、昇圧チョッパのスイッチング素子のオンオフを、発振波を用いて制御するスイッチ制御段階を備えてよい。電源制御方法は、昇圧チョッパが出力する直流出力電圧に応じて、発振波と比較する比較電圧を発生する比較用コンデンサを充電または放電する比較電圧生成段階を備えてよい。電源制御方法は、昇圧チョッパに流れる電流に応じた検出値に、検出基準以上の増加が生じたか否かを検出する入力増加検出段階を備えてよい。電源制御方法は、直流出力電圧が下限電圧以上であるか否かを検出する出力電圧検出段階を備えてよい。電源制御方法は、検出値に検出基準以上の増加があり、かつ直流出力電圧が下限電圧以上であることに応じて、比較用コンデンサを放電する放電段階を備えてよい。
【００１１】
なお、上記の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る電源装置１を示す。
【図２】電源制御装置６の一部の動作波形を示す。
【図３】電源制御装置６の一部の動作を示す。
【発明を実施するための形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
［１．電源装置の構成］
図１は、本実施形態に係る電源装置１を示す。電源装置１は、直流の出力電圧Ｖｏｕｔ（一例として４００Ｖ）を出力するものであり、例えば２５０Ｗ程度の負荷に接続される。電源装置１は、交流電源２と、この交流電源２の交流入力電圧を全波整流する全波整流回路３と、全波整流回路３の直流出力電圧を昇圧する昇圧チョッパ４とを備える。
【００１５】
［１−１．昇圧チョッパ４］
昇圧チョッパ４は、全波整流回路３の正極出力側及び負極出力側の間に接続されており、本実施形態では一例として、臨界制御方式などの力率改善回路としても機能する。昇圧チョッパ４は、全波整流回路３の正極出力側に直列に接続された平滑用コンデンサＣ０、トランスＴおよびダイオードＤ１と、昇圧用のスイッチング素子Ｑ１と、ダイオードＤ１のカソード側と全波整流回路３の負極出力側との間に接続された出力コンデンサＣ１と、出力電圧Ｖｏｕｔを検出するべく出力コンデンサＣ１に対して並列に接続された分圧抵抗Ｒ１，Ｒ２と、タイミング抵抗Ｒ０と、電流検出抵抗Ｒ３と、ゼロクロス検出抵抗Ｒ４と、電圧誤差検出補償回路５と、電源制御装置６とを備えている。
【００１６】
平滑用コンデンサＣ０は、全波整流回路３の正極出力側に流れる電流を平滑化する。
トランスＴは、全波整流回路３の正極出力側に設けられた一次側のインダクタＬ１と、一端が接地された二次側のインダクタＬ２とを有する。インダクタＬ１は、全波整流回路３の正極出力側に流れる電流を整流するとともに昇圧チョッパ４の内部の動作に伴い誘導電圧を用いて全波整流回路３の直流出力電圧を昇圧する。一次側のインダクタＬ１に流れるインダクタ電流ＩＬ１は一例として１０ｋＨｚ〜１０００ｋＨｚの高調波の脈流であってよい。ダイオードＤ１は逆流防止ダイオードとして機能する。スイッチング素子Ｑ１は、例えばＮチャンネルＭＯＳトランジスタである。これに代えて、スイッチング素子Ｑ１は、他のＭＯＳトランジスタまたはＩＧＢＴ等であってもよい。スイッチング素子Ｑ１は、インダクタＬ１およびダイオードＤ１のアノード側の接続点と、全波整流回路３の負極出力側との間にドレイン−ソース間が電気的に接続され、電源制御装置６からの駆動信号によってゲートが駆動される。一例として、スイッチング素子Ｑ１はＰＷＭによって駆動される。出力コンデンサＣ１は、電源装置１から出力する電圧からスイッチング動作に起因する高周波成分を除去する。分圧抵抗Ｒ１，Ｒ２は互いに直列に接続されている。タイミング抵抗Ｒ０は、後述の発振器６０における発振波の傾きを決定するものであり、一端が接地されている。電流検出抵抗Ｒ３は、インダクタ電流ＩＬ１に応じた電圧を検出するものであり、インダクタＬ１およびスイッチング素子Ｑ１と直列に接続されている。例えば、電流検出抵抗Ｒ３は全波整流回路３の負極出力側と、接地との間に接続されてよい。ゼロクロス検出抵抗Ｒ４は、インダクタ電流ＩＬ１に応じた電圧、本実施形態では一例として二次側のインダクタＬ２に流れるインダクタ電流ＩＬ２に応じた電圧を検出するものであり、一端がトランスＴの二次側のインダクタＬ２と接続されている。
【００１７】
［１−１−１．電圧誤差検出補償回路５］
電圧誤差検出補償回路５は、後述の誤差信号ＶＣＯＭＰのリップル成分を除去するものであり、電源制御装置６と接地との間に接続されている。電圧誤差検出補償回路５は、並列に接続されたコンデンサＣ５１とＲＣ位相補償回路５０とを有する。ＲＣ位相補償回路５０は、直列に接続された抵抗Ｒ５０とコンデンサＣ５０とを有する。コンデンサＣ５１および／またはコンデンサＣ５０は比較用コンデンサの一例であり、充電量に応じ、発振波と比較される比較電圧としての誤差信号ＶＣＯＭＰを発生する。
【００１８】
［１−１−２．電源制御装置６］
電源制御装置６は、例えばＩＣであってよく、出力電圧検出端子としてのフィードバック端子ＦＢと、出力端子ＯＵＴと、電圧誤差検出補償用端子ＣＯＭＰと、抵抗接続用端子ＲＴと、インダクタ電流ＩＬ１（本実施形態では一例としてインダクタ電流ＩＬ２）を検出するための電流検出端子ＣＳと、ゼロクロス検出端子ＺＣＤとを有する。なお、電源制御装置６は電源端子、接地端子をさらに有してもよい。フィードバック端子ＦＢには、分圧抵抗Ｒ１，Ｒ２の接続点が接続され、電源装置１の出力電圧Ｖｏｕｔを分圧したフィードバック電圧ＶＦＢが入力される。出力端子ＯＵＴは昇圧用スイッチング素子Ｑ１のゲートに接続され、スイッチング素子Ｑ１を駆動するべくパルス幅変調された駆動信号ＳＶＤを出力する。電圧誤差検出補償用端子ＣＯＭＰには、電圧誤差検出補償回路５が接続されている。抵抗接続用端子ＲＴには、タイミング抵抗Ｒ０の他端（接地されていない側の端部）が接続される。電流検出端子ＣＳには全波整流回路３および電流検出抵抗Ｒ３の接続点が接続され、電流検出抵抗Ｒ３にインダクタ電流ＩＬ１が流れることに応じた検出電圧ＶＣＳが入力される。ゼロクロス検出端子ＺＣＤには、ゼロクロス検出抵抗Ｒ４の他端（二次側のインダクタＬ２とは反対側の端部）が接続され、ゼロクロス検出抵抗Ｒ４にインダクタ電流ＩＬ２が流れることに応じた検出電圧ＶＺＣＤが入力される。
【００１９】
電源制御装置６は、発振器６０と、比較電圧生成部６１と、保護回路６２と、スイッチ制御部６３と、入力増加検出部６４と、出力電圧検出部６５と、スイッチング停止部６６と、放電部６７とを有する。
【００２０】
［１−１−２（１）．発振器６０］
発振器６０は、発振波を発生する。本実施形態では一例として、発振器６０は発振波としてランプ波Ｒａｍｐを発生する。ランプ波Ｒａｍｐは三角波状（一例として鋸波状）であってよい。例えば、発振器６０は、電源制御装置６の抵抗接続用端子ＲＴを介してタイミング抵抗Ｒ０と接続され、タイミング抵抗Ｒ０の抵抗値に応じた傾きを持つ鋸波状のランプ波Ｒａｍｐを生成する。発振器６０は、ランプ波Ｒａｍｐをスイッチ制御部６３に供給する。発振器６０はトリガ信号が入力される場合（本実施形態では一例として、後述のＲＳ型フリップフロップ６３ｆからハイレベルの肯定出力信号ＱＱが入力される場合）にランプ波Ｒａｍｐの生成を開始し、トリガ信号が入力されない場合（本実施形態では一例としてローレベルの肯定出力信号ＱＱが入力される場合）にはランプ波Ｒａｍｐの生成を中止してリセットされてよい。
【００２１】
［１−１−２（２）．比較電圧生成部６１］
比較電圧生成部６１は、昇圧チョッパ４が出力する直流出力電圧Ｖｏｕｔに応じて比較用コンデンサＣ５０，Ｃ５１を充電または放電し、本実施形態では一例としてフィードバック電圧ＶＦＢに応じて比較用コンデンサＣ５０，Ｃ５１を充電または放電する。比較電圧生成部６１はエラーアンプ６１ａを有する。エラーアンプ６１ａは、フィードバック電圧ＶＦＢと、基準電圧Ｖ６１との差電圧を増幅する。エラーアンプ６１ａの反転入力側にはフィードバック電圧ＶＦＢが供給され、非反転入力側には目標出力電圧に応じた基準電圧Ｖ６１が供給される。エラーアンプ６１ａはトランスコンダクタンスアンプであってよい。エラーアンプ６１ａは、フィードバック電圧ＶＦＢおよび基準電圧Ｖ６１の差電圧に応じた電流（充放電電流とも称する）を生成し、電圧誤差検出補償用端子ＣＯＭＰに接続された電圧誤差検出補償回路５のコンデンサＣ５０，Ｃ５１を充放電電流によって充電または放電することで誤差信号ＶＣＯＭＰを生成してよい。電圧誤差検出補償回路５を用いて誤差信号ＶＣＯＭＰを生成することでエラーアンプ６１ａの出力電流に含まれるリップル分が平滑化され、誤差信号ＶＣＯＭＰは定常状態で略直流電圧となる。誤差信号ＶＣＯＭＰは、スイッチ制御部６３などに供給される。なお、基準電圧Ｖ６１は、最大フィードバック電圧Ｖｆｂであってよい。
【００２２】
［１−１−２（３）．保護回路６２］
保護回路６２は、過電圧や短絡の発生時に電源制御装置６の素子を保護する。保護回路６２は、過電圧検出用コンパレータ６２ａと、短絡検出用コンパレータ６２ｂと、過電流検出用コンパレータ６２ｃとを有する。
【００２３】
過電圧検出用コンパレータ６２ａは、直流出力電圧Ｖｏｕｔの過電圧を検出するものであり、非反転出力端子にはフィードバック端子ＦＢが接続されてフィードバック電圧ＶＦＢが入力され、反転入力端子には、過電圧を検出するための閾値となる基準電圧Ｖ６２ａが入力される。これにより、過電圧検出用コンパレータ６２ａの出力信号は、フィードバック電圧ＶＦＢが基準電圧Ｖ６２ａよりも高い場合にハイレベルとなって過電圧を示す。過電圧検出用コンパレータ６２ａは、出力信号をスイッチ制御部６３に供給する。詳細は後述するが、過電圧検出用コンパレータ６２ａからスイッチ制御部６３にハイレベルの出力信号が供給されると、スイッチ制御部６３によりスイッチング素子Ｑ１がオフ状態にされて過電圧状態が解消される。
【００２４】
短絡検出用コンパレータ６２ｂは、短絡を検出するものであり、非反転出力端子には短絡を検出するための閾値となる基準電圧Ｖ６２ｂが入力され、反転出力端子にはフィードバック端子ＦＢが接続されてフィードバック電圧ＶＦＢが入力される。これにより、短絡検出用コンパレータ６２ｂの出力信号は、フィードバック電圧ＶＦＢが基準電圧Ｖ６２ｂよりも小さい場合にハイレベルとなって短絡を示す。短絡検出用コンパレータ６２ｂは、出力信号をスイッチ制御部６３に供給する。詳細は後述するが、短絡検出用コンパレータ６２ｂからスイッチ制御部６３にハイレベルの出力信号が供給されると、スイッチ制御部６３によりスイッチング素子Ｑ１がオフ状態にされて短絡状態が解消される。
【００２５】
過電流検出用コンパレータ６２ｃは、昇圧チョッパ４に流れる電流の過電流を検出するものであり、非反転出力端子には電流検出端子ＣＳが接続されて検出電圧ＶＣＳが入力され、反転入力端子には、過電流を検出するための閾値となる基準電圧Ｖ６２ｃが入力される。これにより、過電流検出用コンパレータ６２ｃの出力信号は、検出電圧ＶＣＳが基準電圧Ｖ６２ｃよりも高い場合にハイレベルとなって過電流を示す。過電流検出用コンパレータ６２ｃは、出力信号をスイッチ制御部６３に供給する。詳細は後述するが、過電流検出用コンパレータ６２ｃからスイッチ制御部６３にハイレベルの出力信号が供給されると、スイッチ制御部６３によりスイッチング素子Ｑ１がオフ状態にされて過電流状態が解消される。
【００２６】
［１−１−２（４）．スイッチ制御部６３］
スイッチ制御部６３は、発振波（本実施形態では一例としてランプ波Ｒａｍｐ）を用いてスイッチング素子Ｑ１のオンオフを制御する。スイッチ制御部６３は、ゼロクロス検出用コンパレータ６３ａと、リスタートタイマ６３ｂと、オアゲート６３ｃと、パルス幅変調用コンパレータ６３ｄと、オアゲート６３ｅと、ＲＳ型フリップフロップ６３ｆと、ドライバ６３ｇとを有している。
【００２７】
ゼロクロス検出用コンパレータ６３ａは、昇圧チョッパ４に流れる電流（本実施形態では一例としてインダクタ電流ＩＬ２）がゼロになったことを検出する。ゼロクロス検出用コンパレータ６３ａの非反転入力端子には基準電圧Ｖｚｃｄが入力され、反転入力端子にはゼロクロス検出端子ＺＣＤが接続されて、インダクタ電流ＩＬ２に応じた検出電圧ＶＺＣＤが入力される。基準電圧Ｖｚｃｄは、インダクタ電流ＩＬ２がゼロ（または概ねゼロ）になるときの電圧であってよい。これにより、ゼロクロス検出用コンパレータ６３ａの出力信号（ゼロクロス検出信号とも称する）は、インダクタ電流ＩＬ２がゼロの場合にハイレベルとなり、ゼロではない場合にローレベルとなる。ゼロクロス検出用コンパレータ６３ａは、オアゲート６３ｃを介してＲＳ型フリップフロップ６３Ｆのセット端子に出力信号を供給する。これにより、昇圧チョッパ４に流れる電流がゼロ電流となったことに応じてＲＳ型フリップフロップ６３ｆがセットされる。ゼロクロス検出用コンパレータ６３ａはヒステリシス特性を有してよい。リスタートタイマ６３ｂは、予め設定された時間内にゼロ電流が検出されない場合にオアゲート６３ｃを介してＲＳ型フリップフロップ６３Ｆのセット端子に出力信号を供給する。
【００２８】
パルス幅変調用コンパレータ６３ｄは、スイッチング素子Ｑ１の駆動信号のパルス幅を変調するためのパルス幅変調信号を出力する。パルス幅変調用コンパレータ６３ｄの非反転入力端子には発振器６０からの発振波（本実施形態では一例としてランプ波Ｒａｍｐ）が入力され、反転入力端子には、エラーアンプ６１ａおよび電圧誤差検出補償回路５によって生成される誤差信号ＶＣＯＭＰが入力される。これにより、パルス幅変調用コンパレータ６３ｄの出力信号は、発振波の瞬時値が誤差信号ＶＣＯＭＰ未満である場合はローレベルとなり、発振波の瞬時値が誤差信号ＶＣＯＭＰ以上の場合にハイレベルとなる。パルス幅変調用コンパレータ６３ｄは、出力信号をオアゲート６３ｅに出力する。なお、電源装置１に接続される負荷の大きさが一定である場合には、誤差信号ＶＣＯＭＰは一定であるため、パルス幅変調用コンパレータ６３ｄの出力信号がハイレベル，ローレベルとなる期間はそれぞれ一定となってよい。
【００２９】
オアゲート６３ｅは、パルス幅変調用コンパレータ６３ｄからのパルス幅変調信号と、保護回路６２からの各出力信号との論理和をとった信号をＲＳ型フリップフロップ６３ｆに供給する。ＲＳ型フリップフロップ６３ｆのリセット端子Ｒにはオアゲート６３ｅの出力信号が入力され、セット端子Ｓにはオアゲート６３ｃの出力信号が入力される。ＲＳ型フリップフロップ６３ｆは、セット状態ではハイレベルの肯定出力信号ＱＱを出力し、リセット状態ではローレベルの肯定出力信号ＱＱを出力する。ＲＳ型フリップフロップ６３ｆは、肯定出力端子Ｑからの肯定出力信号ＱＱを発振器６０、ドライバ６３ｇおよびサンプリング回路７０に供給する。ドライバ６３ｇは、出力端子ＯＵＴを介してスイッチング素子Ｑ１のゲートに駆動信号ＳＶＤを出力する。例えば、ドライバ６３ｇはハイレベルの肯定出力信号ＱＱが入力されることに応じてハイレベルの駆動信号ＳＶＤを出力してスイッチング素子Ｑ１をターンオンしてよい。なお、上述したように本実施形態ではＲＳ型フリップフロップ６３ｆの肯定出力信号ＱＱはトリガ信号として発振器６０にも供給されるため、スイッチング素子Ｑ１がオン状態になるのと同じタイミングで発振波の生成が開始される。
【００３０】
［１−１−２（５）．入力増加検出部６４］
入力増加検出部６４は、インダクタ電流ＩＬ１に応じた検出値（本実施形態では一例として電流検出抵抗Ｒ３による検出電圧ＶＣＳ）に、検出基準以上の増加が生じたか否かを検出する。入力増加検出部６４は、サンプリング回路７０と、増加検出回路７１とを有する。
【００３１】
サンプリング回路７０は、スイッチング素子Ｑ１をオンからオフに切り替えるタイミングに応じて検出電圧ＶＣＳをサンプリングする。サンプリング回路７０は、電流源７０ａと、ＮチャネルＭＯＳＦＥＴ７０ｂと、コンデンサ７０ｃと、ノアゲート７０ｄと、ＮチャネルＭＯＳＦＥＴ７０ｅとを有する。電流源７０ａは定電流をＮチャネルＭＯＳＦＥＴ７０ｂおよびコンデンサ７０ｃの並列回路に供給する。ＮチャネルＭＯＳＦＥＴ７０ｂは電流源７０ａと接地との間に接続され、スイッチ制御部６３のＲＳ型フリップフロップ６３ｆからの肯定出力信号ＱＱにより駆動される。コンデンサ７０ｃはＮチャネルＭＯＳＦＥＴ７０ｂと並列に接続されており、ＮチャネルＭＯＳＦＥＴ７０ｂがオフの場合に電流源７０ａからの電流により充電され、ＮチャネルＭＯＳＦＥＴ７０ｂがオンの場合に放電される。ノアゲート７０ｄは、ＲＳ型フリップフロップ６３ｆからの肯定出力信号ＱＱと、コンデンサ７０ｃの充電電圧との論理和の反転信号をＮチャネルＭＯＳＦＥＴ７０ｅのゲートに供給する。ノアゲート７０ｄに入力される充電電圧は、論理閾値未満の場合にはローレベル、論理閾値以上の場合にはハイレベルとされてよい。ＮチャネルＭＯＳＦＥＴ７０ｅは、電流検出端子ＣＳと増加検出回路７１との間に接続され、ノアゲート７０ｄからの出力信号がハイレベルの場合にオンとなって検出電圧ＶＣＳをサンプリングし、増加検出回路７１に供給する。ＮチャネルＭＯＳＦＥＴ７０ｅと増加検出回路７１との間には、ＮチャネルＭＯＳＦＥＴ７０ｅから供給される検出電圧ＶＣＳを積分して増加検出回路７１に供給する積分回路７０ｆが設けられてもよい。
【００３２】
以上のサンプリング回路７０においてはＲＳ型フリップフロップ６３ｆからの肯定出力信号ＱＱがハイレベルの場合、つまりスイッチング素子Ｑ１がオンの場合には、ＮチャネルＭＯＳＦＥＴ７０ｂがオン状態であるため、コンデンサ７０ｃが放電されて充電電圧がローレベルに維持される。また、肯定出力信号ＱＱがハイレベルの場合にはノアゲート７０ｄの出力信号がローレベルであるため、ＮチャネルＭＯＳＦＥＴ７０ｅはオフ状態であり、検出電圧ＶＣＳのサンプリングは行われない。続いて、スイッチング素子Ｑ１をターンオフするべく肯定出力信号ＱＱが立ち下がってローレベルになると、ＮチャネルＭＯＳＦＥＴ７０ｂがオフになり、コンデンサ７０ｃの充電電圧が上昇する。ここで、充電電圧がノアゲート７０ｄの論理閾値未満の場合には、ノアゲート７０ｄの出力信号がハイレベルとなり、ＮチャネルＭＯＳＦＥＴ７０ｅがターンオンされて検出電圧ＶＣＳのサンプリングが行われる。そして、充電電圧がノアゲート７０ｄの論理閾値に達すると、ノアゲート７０ｄの出力信号は立ち下がってローレベルとなり、ＮチャネルＭＯＳＦＥＴ７０ｅはターンオフされて、検出電圧ＶＣＳのサンプリングが終了する。これにより、スイッチング素子Ｑ１がターンオフされるタイミングに応じて検出電圧ＶＣＳが一定期間、サンプリングされる。
【００３３】
増加検出回路７１は、電流検出端子ＣＳからの検出電圧ＶＣＳが、サンプリング回路７０によってサンプリングされた検出電圧ＶＣＳに対して検出基準以上増加しているか否かを検出する。増加検出回路７１は、差動増幅回路７１ａおよびコンパレータ７１ｅを有する。差動増幅回路７１ａは、アンプ７１ｂと、分圧抵抗７１ｃ，７１ｄとを有する。アンプ７１ｂの非反転入力端子にはサンプリング回路７０によってサンプリングされた検出電圧ＶＣＳが入力され、反転入力端子には、アンプ７１ｂの出力電圧を分圧抵抗７１ｃ，７１ｄで分圧した電圧が入力される。ここで、差動増幅回路７１ａのゲインは検出基準の一例であり、本実施形態では一例として分圧抵抗７１ｃ，７１ｄの抵抗値Ｒ７１ｃ，Ｒ７１ｄにより（Ｒ７１ｃ＋Ｒ７１ｄ）／Ｒ７１ｄで表される。これにより、アンプ７１ｂの出力信号Ｖ７１ｂは、サンプリングされた検出電圧ＶＣＳに対して検出基準としてのゲイン（Ｒ７１ｃ＋Ｒ７１ｄ）／Ｒ７１ｄを乗じた電圧となる。コンパレータ７１ｅの非反転入力端子には現在の検出電圧ＶＣＳが入力され、反転入力端子には、差動増幅回路７１ａの出力信号Ｖ７１ｂ、つまり、サンプリング回路７０でサンプリングされ差動増幅回路７１ａのゲインが乗じられた検出電圧ＶＣＳが入力される。これにより、コンパレータ７１ｅの出力信号は、検出電圧ＶＣＳがサンプリング回路７０からの検出電圧ＶＣＳに対して検出基準以上増加している場合にハイレベルになって入力の急増を示し、検出基準以上に増加していない場合にローレベルとなって入力の急増がないことを示す。コンパレータ７１ｅは、出力信号をスイッチング停止部６６に供給する。
【００３４】
［１−１−２（６）．出力電圧検出部６５］
出力電圧検出部６５は、直流出力電圧Ｖｏｕｔが下限電圧以上であるか否かを検出する。下限電圧は、例えば負荷の急増が無い場合に直流出力電圧Ｖｏｕｔがとり得る電圧の下限値であってよい。出力電圧検出部６５はコンパレータ６５ａを有する。コンパレータ６５ａの非反転入力端子にはフィードバック端子ＦＢが接続され、直流出力電圧Ｖｏｕｔの一例としてフィードバック電圧ＶＦＢが入力され、反転入力端子には下限電圧の一例として基準電圧Ｖ６５が入力される。基準電圧Ｖ６５は、負荷の急増を検出するための閾値となる電圧であってよい。これにより、コンパレータ６５ａの出力信号は、フィードバック電圧ＶＦＢが基準電圧Ｖ６５以上の場合にハイレベルとなって負荷の急増が無いことを示し、基準電圧Ｖ６５未満の場合にローレベルとなって負荷の急増があったことを示す。コンパレータ６５ａは、出力電圧をスイッチング停止部６６に供給する。
【００３５】
［１−１−２（７）．スイッチング停止部６６］
スイッチング停止部６６は、検出電圧ＶＣＳに検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じて、予め定められた期間（ディレイ期間とも称する）の間、スイッチング素子Ｑ１をオフに制御する。スイッチング停止部６６は、ナンドゲート６６ａと、カウンタ６６ｂとを有する。
【００３６】
ナンドゲート６６ａは、出力電圧検出部６５の出力信号と、入力増加検出部６４の出力信号との論理積の反転信号を出力する。これにより、ナンドゲート６６ａの出力信号は、出力電圧検出部６５の出力信号がハイレベル（本実施形態では一例として負荷の急増が無いこと）を示し、かつ、入力増加検出部６４の出力信号がハイレベル（本実施形態では一例として入力が急増したこと）を示す場合にローレベルとなり、他の場合にはハイレベルとなる。ナンドゲート６６ａは、出力信号をカウンタ６６ｂに供給する。
【００３７】
カウンタ６６ｂは、クロック端子にクロック信号が入力され、リセット端子にナンドゲート６６ａからの出力信号が入力される。カウンタ６６ｂは、リセット端子にローレベルの信号が入力されることに応じて、ディレイ期間に継続してハイレベルとなる信号Ｖｃを出力する。カウンタ６６ｂは、出力信号Ｖｃをスイッチ制御部６３のオアゲート６３ｅに供給する。これにより、検出電圧ＶＣＳに検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じてディレイ期間の間、スイッチング素子Ｑ１がオフに制御される。
【００３８】
カウンタ６６ｂは、出力信号Ｖｃを放電部６７にも供給してよい。なお、スイッチング停止部６６は、カウンタ６６ｂの出力信号Ｖｃに変えて、出力電圧検出部６５の出力信号と、入力増加検出部６４の出力信号との論理積をとった信号を放電部６７に供給してもよい。
【００３９】
［１−１−２（８）．放電部６７］
放電部６７は、検出電圧ＶＣＳに検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じて、コンデンサＣ５０，Ｃ５１を放電する。放電部６７は、抵抗６７ａと、ＮチャネルＭＯＳＦＥＴ６７ｂとを有する。抵抗６７ａは電流制限抵抗であり、ＮチャネルＭＯＳＦＥＴ６７ｂに流れる電流を制限する。ＮチャネルＭＯＳＦＥＴ６７ｂは、電圧誤差検出補償用端子ＣＯＭＰと、接地との間に接続され、スイッチング停止部６６からの出力信号Ｖｃによりゲート駆動される。これにより、スイッチング停止部６６からの出力信号がハイレベルになると、ＮチャネルＭＯＳＦＥＴ６７ｂがオンになってコンデンサＣ５０，Ｃ５１が放電される。
【００４０】
以上の電源制御装置６によれば、昇圧チョッパ４に流れる電流に応じた検出値（本実施形態では一例として検出電圧ＶＣＳ）に検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じて、誤差信号ＶＣＯＭＰを発生するコンデンサＣ５０，Ｃ５１が放電される。従って、負荷に急増がない状態で入力電流が急増した場合に、コンデンサＣ５０，Ｃ５１が放電されて誤差信号ＶＣＯＭＰがランプ波Ｒａｍｐよりも小さくなる期間が増えるため、ＲＳ型フリップフロップ６３ｆがリセットされる期間が増え、スイッチング素子Ｑ１のオン幅が減る。よって、入力電圧の増加に伴い元のオン時間の間に昇圧チョッパ４からスイッチング素子Ｑ１に流れる最大電流が増加して素子破壊（一例としてスイッチング素子Ｑ１のターンオフ時のサージ電圧による素子破壊）が生じるのを防止することができる。
【００４１】
また、検出電圧ＶＣＳに検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じてディレイ期間の間、スイッチング素子Ｑ１がオフに制御されるので、スイッチング素子Ｑ１がターンオンされて直流出力電圧Ｖｏｕｔが過電圧となるのを確実に防止することができる。
【００４２】
また、サンプリング回路７０によるサンプリングタイミングはスイッチング素子Ｑ１がオンからオフに切り換わるタイミングであるので、前回のオン期間における検出電圧ＶＣＳのピーク値に応じて検出電圧ＶＣＳの検出基準が設定される。従って、交流入力電圧の波形に応じて検出電圧ＶＣＳが漸増する正常な場合にコンデンサＣ５０，Ｃ５１が放電されてしまうことを防止し、交流入力電圧が急増する非正常な場合にコンデンサＣ５０，Ｃ５１を放電することができる。
【００４３】
また、入力増加を検出するための検出値として、電流検出抵抗Ｒ３に生じる検出電圧ＶＣＳが用いられるので、入力電圧を検出するための専用の端子を電源制御装置１に設ける場合と比較して、電源制御装置１を簡略化することができる。
【００４４】
また、直流出力電圧Ｖｏｕｔに応じたフィードバック電圧ＶＦＢおよび基準電圧Ｖ６１の差に応じてエラーアンプ６１ａで充放電電流が生成されてコンデンサＣ５０，Ｃ５１が充電または放電される。従って、負荷が変動して直流出力電圧Ｖｏｕｔが基準電圧から外れると、充放電電流によりコンデンサＣ５０，Ｃ５１が充電または放電されて誤差信号ＶＣＯＭＰが変動する結果、スイッチング素子Ｑ１のオンオフの幅が変化する。従って、負荷が変動する場合に直流出力電圧Ｖｏｕｔを基準電圧に維持することができる。
【００４５】
［２．動作波形］
図２は、電源制御装置６の一部の動作波形を示す。図中、縦軸は電圧を示し、横軸は時間を示す。なお、図中の「入力電圧」は全波整流回路３から昇圧チョッパ４に入力される電圧を示す。
【００４６】
定常状態においては、スイッチング素子Ｑ１がターンオンおよびターンオフされると、ターンオフのタイミングに応じてサンプリング回路７０によって検出電圧Ｖｃｓがサンプリングされ、検出電圧ＶＣＳにゲインが乗じられた出力信号Ｖ７１ｂが差動増幅回廊７１ａから出力される。時点ｔ１で入力電圧が急増する（一例として交流電源２が９０Ｖの交流電源から２６４Ｖの交流電源に切り換えられる）と、検出電圧Ｖｃｓが上昇する。なお、検出電圧ＶＣＳは、出力端子ＯＵＴの電圧である駆動信号ＳＶＤがローレベルからハイレベルのタイミングで上昇し、ハイレベルからローレベルに切り替わるタイミングがピーク電圧となる。コンパレータ７１ｅでは、直近のターンオフ時にサンプリング回路７０によってサンプリングされた検出電圧ＶＣＳにゲインを乗じた出力信号Ｖ７１ｂと、現在の検出電圧ＶＣＳとを比較し、現在の検出電圧ＶＣＳが大きいと判別された場合に、入力の急増を示すハイレベルの出力信号が出力される。なお、図２では示していないが、本実施形態ではこのとき、負荷の急増がなく、出力電圧検出部６５からの出力信号がハイレベルである。これにより、ナンドゲート６６ａの出力信号がローレベルとなり、カウンタ６６ｂの出力信号Ｖｃはディレイ期間（一例として１〜１０μｓ）にハイレベルとなって、スイッチング素子Ｑ１がオフに維持されるとともに、放電部６７によってコンデンサＣ５０，Ｃ５１が放電され誤差電圧ＶＣＯＭＰが低下する。そして、時点ｔ２でディレイ期間が終了するとカウンタ６６ｂの出力信号Ｖｃがローレベルとなり、誤差電圧ＶＣＯＭＰが低い状態からスイッチング素子Ｑ１のスイッチング動作が再開する。
【００４７】
［３．動作］
図３は、電源制御装置６の一部の動作を示す。電源制御装置６は、ステップＳ１１〜Ｓ１９の処理を行うことにより、素子破壊を防止しつつ昇圧チョッパ４を制御する。
【００４８】
ステップＳ１１において、スイッチ制御部６３は、ランプ波Ｒａｍｐを用いて昇圧チョッパ４のスイッチング素子Ｑ１のオンオフを制御する。例えば、スイッチ制御部６３は、ランプ波Ｒａｍｐが誤差信号ＶＣＯＭＰよりも大きくなる期間にスイッチング素子Ｑ１がオフとなるようスイッチング素子Ｑ１を制御する。
【００４９】
ステップＳ１３において、比較電圧生成部６１のエラーアンプ６１ａは、誤差信号ＶＣＯＭＰを発生するコンデンサＣ５０，Ｃ５１を、昇圧チョッパ４が出力する直流出力電圧Ｖｏｕｔに応じて充電または放電する。例えば、エラーアンプ６１ａは、フィードバック電圧ＶＦＢおよび基準電圧Ｖ６１の差電圧に応じた充放電電流を生成してコンデンサＣ５０，Ｃ５１を充電または放電する。
【００５０】
ステップＳ１５において、入力増加検出部６４は、検出電圧ＶＣＳに検出基準以上の増加が生じたか否かを検出する。例えば、入力増加検出部６４は、昇圧チョッパ４に電力を供給する交流電源２の切り替えに伴って入力交流電圧の定格値が高くなった場合に、検出電圧ＶＣＳに検出基準以上の増加が生じたことを検出してよい。
【００５１】
ステップＳ１７において、出力電圧検出部６５は、直流出力電圧Ｖｏｕｔが下限電圧以上であるか否かを検出する。これにより、負荷急増の有無が検出される。
【００５２】
ステップＳ１９において、放電部６７は、検出電圧ＶＣＳに検出基準以上の増加があり、かつ直流出力電圧Ｖｏｕｔが下限電圧以上であることに応じて、コンデンサＣ５０，Ｃ５１を放電する。これにより、負荷に急増がない状態で入力電流が急増した場合に、コンデンサＣ５０，Ｃ５１が放電される結果、スイッチング素子Ｑ１のオン幅が減り、素子破壊が防止される。以降、電源制御装置６はステップＳ１１〜Ｓ１９の処理を繰り返す。なお、電源制御装置６は、検出電圧ＶＣＳに検出基準以上の増加がない場合や、直流出力電圧Ｖｏｕｔが下限電圧未満である場合には、コンデンサＣ５０，Ｃ５１の放電を行わずにステップＳ１１に処理を移行してよい。
【００５３】
以上の動作によれば、交流電源２の切り替えに伴って入力交流電圧の定格値が高くなった場合に検出基準以上の検出電圧ＶＣＳの増加が検出されるので、電源切り換えによる素子破壊を防止することができる。
【００５４】
［４．変形例］
なお、上記の実施形態においては、交流電源２および全波整流回路３が電源装置１に具備されることとして説明したが、これらの少なくとも一方は電源装置１に具備されずに電源装置１に外部接続されてもよい。
【００５５】
また、入力増加検出部６４は電流検出抵抗Ｒ３による検出電圧を検出値とすることとして説明したが、ゼロクロス検出抵抗Ｒ４による検出電圧を検出値としてもよい。
【００５６】
また、電源制御装置６は発振器６０、保護回路６２およびスイッチング停止部６６を有することとして説明したが、これらの少なくとも１つを有しないこととしてもよい。例えば、電源制御装置６は、出力電圧検出部６５の出力信号と、入力増加検出部６４の出力信号との論理積を放電部６７のＮチャネルＭＯＳＦＥＴ６７ｂに供給するアンドゲートを、スイッチング停止部６６の代わりに有してよい。
【００５７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００５８】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５９】
１  電源装置、２  交流電源、３  全波整流回路、４  昇圧チョッパ、５  電圧誤差検出補償回路、６  電源制御装置、５０  ＲＣ位相補償回路、６０  発振器、６１  比較電圧生成部、６１ａ  エラーアンプ、６２  保護回路、６２ａ  過電圧検出用コンパレータ、６２ｂ  短絡検出用コンパレータ、６２ｃ  過電流検出用コンパレータ、６３  スイッチ制御部、６３ａ  ゼロクロス検出用コンパレータ、６３ｂ  リスタートタイマ、６３ｃ  オアゲート、６３ｄ  パルス幅変調用コンパレータ、６３ｅ  オアゲート、６３ｆ  ＲＳ型フリップフロップ、６３ｇ  ドライバ、６４  入力増加検出部、６５  出力電圧検出部、６５ａ  コンパレータ、６６  スイッチング停止部、６６ａ  ナンドゲート、６６ｂ  カウンタ、６７  放電部、６７ａ  抵抗、６７ｂ  ＮチャネルＭＯＳＦＥＴ、７０  サンプリング回路、７０ａ  電流源、７０ｂ  ＮチャネルＭＯＳＦＥＴ、７０ｃ  コンデンサ、７０ｄ  ノアゲート、７０ｅ  ＮチャネルＭＯＳＦＥＴ、７１  増加検出回路、７１ａ  差動増幅回路、７１ｂ  アンプ、７１ｃ  分圧抵抗、７１ｄ  分圧抵抗、７１ｅ  コンパレータ、Ｃ０  平滑用コンデンサ、Ｃ１  出力コンデンサ、Ｃ５０  コンデンサ、Ｃ５１  コンデンサ、Ｄ１  ダイオード、Ｌ１  インダクタ、Ｌ２  インダクタ、Ｒ０  タイミング抵抗、Ｒ１  分圧抵抗、Ｒ２  分圧抵抗、Ｒ３  電流検出抵抗、Ｒ４  ゼロクロス検出抵抗、Ｒ５０、Ｑ１  スイッチング素子、Ｔ  トランス
【図１】
0006935855.tif 000002
【図２】
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【図３】
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