(57)【特許請求の範囲】
【請求項１】
第１制御部、第２制御部及び発光制御部を備える発光制御回路であって、
前記第１制御部は、入力端が開始信号線、第１クロック信号線及び第１電源にそれぞれ接続され、第１制御信号を出力し、
前記第２制御部は、入力端が前記第１制御部、第２クロック信号線及び第２電源にそれぞれ接続され、第２制御信号を出力し、
前記発光制御部は、入力端が前記第１制御部、前記第２制御部、前記第１電源及び前記第２電源にそれぞれ接続され、前記第１制御信号及び前記第２制御信号に基づいて発光制御信号を出力し、
前記第１制御部は、第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを備え、
前記第１薄膜トランジスタのゲートは、前記第２薄膜トランジスタのソース、前記第３薄膜トランジスタのゲート及び前記第１クロック信号線にそれぞれ接続され、前記第１薄膜トランジスタのドレインは、前記開始信号線に接続され、前記第１薄膜トランジスタのソースは、前記第２薄膜トランジスタのゲートに接続され、
前記第２薄膜トランジスタのドレインは、前記第３薄膜トランジスタのソースに接続され、
前記第３薄膜トランジスタのドレインは、前記第１電源に接続され、
前記第１薄膜トランジスタのソースは前記第１制御部の出力端であり、出力される信号が前記第１制御信号であり、
前記第２制御部は、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ及び第１キャパシタを備え、
前記第４薄膜トランジスタのゲートは、前記第６薄膜トランジスタのゲート及び前記第１キャパシタの一端にそれぞれ接続され、前記第４薄膜トランジスタのソースは、前記第５薄膜トランジスタのソースに接続され、前記第４薄膜トランジスタのドレインは、前記第８薄膜トランジスタのドレイン及び前記第２電源にそれぞれ接続され、
前記第５薄膜トランジスタのゲートは、前記第２クロック信号線、前記第６薄膜トランジスタのドレイン、前記第７薄膜トランジスタのゲート及び前記第１キャパシタの他端にそれぞれ接続され、前記第５薄膜トランジスタのドレインは、前記第８薄膜トランジスタのゲート及び前記第１薄膜トランジスタのソースにそれぞれ接続され、
前記第６薄膜トランジスタのソースは前記第７薄膜トランジスタのソースに接続され、前記第７薄膜トランジスタのドレインは前記第８薄膜トランジスタのソースに接続され、
前記第８薄膜トランジスタのソースは前記第２制御部の出力端であり、出力する信号が、前記第２制御信号である
ことを特徴とする発光制御回路。
【請求項２】
前記発光制御部は、第９薄膜トランジスタ、第１０薄膜トランジスタ、第２キャパシタ及び第３キャパシタを備え、
前記第９薄膜トランジスタのソースは前記第２電源に接続され、前記第９薄膜トランジスタのドレインは前記第１０薄膜トランジスタのソースに接続され、前記第９薄膜トランジスタのゲートは前記第２制御部における第２制御信号を出力する出力端に接続され、
前記第１０薄膜トランジスタのドレインは前記第１電源に接続され、前記第１０薄膜トランジスタのゲートは前記第１制御部における第１制御信号を出力する出力端に接続され、
前記第２キャパシタの一端は、前記第２制御部における第２制御信号を出力する出力端に接続され、前記第２キャパシタの他端は前記第２電源に接続され、
前記第３キャパシタの一端は前記第２クロック信号線に接続され、前記第３キャパシタの他端は、前記第１制御部における第１制御信号を出力する出力端に接続され、
前記第９薄膜トランジスタのドレイン又は前記第１０薄膜トランジスタのソースは前記発光制御部の出力端であり、前記第９薄膜トランジスタのドレイン又は前記第１０薄膜トランジスタのソースから出力される信号は、前記発光制御信号である
ことを特徴とする請求項１に記載の発光制御回路。
【請求項３】
前記第１制御信号は、前記第１０薄膜トランジスタがオン又はオフ状態になるように制御を行い、前記第２制御信号は、前記第９薄膜トランジスタがオン又はオフ状態になるように制御を行い、
前記第１制御信号の制御によって前記第１０薄膜トランジスタがオン状態になる場合、前記第２制御信号は前記第９薄膜トランジスタがオフ状態になるように制御し、
前記第１制御信号の制御によって前記第１０薄膜トランジスタがオフ状態になる場合、前記第２制御信号は前記第９薄膜トランジスタがオン状態になるように制御する
ことを特徴とする請求項２に記載の発光制御回路。
【請求項４】
前記第１０薄膜トランジスタが前記第１制御信号により制御されてオン状態になり、かつ前記第９薄膜トランジスタが前記第２制御信号により制御されてオフ状態になる場合、前記発光制御信号は前記第１電源から出力される電圧であり、
前記第１０薄膜トランジスタが前記第１制御信号により制御されてオフ状態になり、かつ前記第９薄膜トランジスタが前記第２制御信号により制御されてオン状態になる場合、前記発光制御信号は前記第２電源から出力される電圧である
ことを特徴とする請求項３に記載の発光制御回路。
【請求項５】
前記開始信号線は開始信号を提供し、前記第１クロック信号線は第１クロック信号を提供し、前記第２クロック信号線は第２クロック信号を提供し、
前記第１電源から出力される電圧は負電圧であり、前記第２電源から出力される電圧は正電圧である
ことを特徴とする請求項１〜４のいずれか一項に記載の発光制御回路。
【請求項６】
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタは、いずれもＰ型薄膜トランジスタであるか、又は
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタのうち、少なくとも一つはＮ型薄膜トランジスタである
ことを特徴とする請求項２に記載の発光制御回路。
【請求項７】
請求項１〜６のいずれか一項に記載の発光制御回路を少なくとも２段備える発光制御ドライバーであって、
１段目の前記発光制御回路の入力信号は開始信号であり、（ｎ−１）段目の前記発光制御回路から出力される前記発光制御信号は、ｎ段目の前記発光制御回路の開始信号であり、
（ｎ−１）段目の前記発光制御回路の第１クロック信号は、ｎ段目の前記発光制御回路の第２クロック信号であり、（ｎ−１）段目の前記発光制御回路の前記第２クロック信号は、ｎ段目の前記発光制御回路の前記第１クロック信号であり、ｎは１より大きい整数である
ことを特徴とする発光制御ドライバー。
【請求項８】
請求項７に記載の発光制御ドライバーを備えることを特徴とする表示装置。
【発明の詳細な説明】
【関連する出願の参照】
【０００１】
本開示は、２０１８年０１月１９日に出願された出願番号２０１８２００９３７７３．２の中国出願の優先権を主張し、援用によりその内容を全て本願に取り込む。
【技術分野】
【０００２】
本開示は、表示技術分野に関し、具体的には、発光制御回路、発光制御ドライバー及び表示装置に関する。
【背景技術】
【０００３】
通常、表示装置は、複数の画素、データドライバー、走査ドライバー及び発光制御ドライバーを備える。ここで、複数の画素は画像の表示に用いられ、データドライバーは画素にデータ電圧を提供し、走査ドライバーは画素に走査信号を提供し、発光制御ドライバーは画素に発光制御信号を提供し、発光制御信号は画素の発光時間を制御する。
発光制御ドライバーは、複数段の発光制御回路を備え、各段の発光制御回路はそれぞれ一行の画素の発光時間を制御することができる。そのうちの一段の発光制御回路は、複数の薄膜トランジスタ、開始信号、複数のクロック信号を備えてもよく、開始信号及び複数のクロック信号は、発光制御回路が発光制御信号を出力できるよう、薄膜トランジスタをオン又はオープン状態になるように制御してもよい。
しかしながら、従来の技術では、各段の発光制御回路に含まれる薄膜トランジスタの数は一般に多い（通常は２０個を超える）ため、発光制御回路が複雑になってしまう要因になる。
【発明の概要】
【０００４】
上記問題に鑑みて、本開示の実施例は、発光制御回路を提供する。当該発光制御回路に含まれる薄膜トランジスタの数はより少なく、且つ構成が簡単であるため、発光制御回路の構成を簡素化する要望を満たすことができる。本開示の第１の様態において、本開示の一実施例は、第１制御部、第２制御部及び発光制御部を備える発光制御回路を提供し、
前記第１制御部は、入力端が開始信号線、第１クロック信号線及び第１電源にそれぞれ接続され、第１制御信号を出力し、
前記第２制御部は、入力端が前記第１制御部、第２クロック信号線及び第２電源にそれぞれ接続され、第２制御信号を出力し、
前記発光制御部は、入力端が前記第１制御部、前記第２制御部、前記第１電源及び前記第２電源にそれぞれ接続され、前記第１制御信号及び前記第２制御信号に基づいて発光制御信号を出力し、
前記第１制御部は、第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを備え、
前記第１薄膜トランジスタのゲートは、前記第２薄膜トランジスタのソース、前記第３薄膜トランジスタのゲート及び前記第１クロック信号線にそれぞれ接続され、前記第１薄膜トランジスタのドレインは、前記開始信号線に接続され、前記第１薄膜トランジスタのソースは、前記第２薄膜トランジスタのゲートに接続され、
前記第２薄膜トランジスタのドレインは、前記第３薄膜トランジスタのソースに接続され、
前記第３薄膜トランジスタのドレインは、前記第１電源に接続され、
前記第１薄膜トランジスタのソースは前記第１制御部の出力端であり、出力される信号が前記第１制御信号であり、
前記第２制御部は、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ及び第１キャパシタを備え、
前記第４薄膜トランジスタのゲートは、前記第６薄膜トランジスタのゲート及び前記第１キャパシタの一端にそれぞれ接続され、前記第４薄膜トランジスタのソースは、前記第５薄膜トランジスタのソースに接続され、前記第４薄膜トランジスタのドレインは、前記第８薄膜トランジスタのドレイン及び前記第２電源にそれぞれ接続され、
前記第５薄膜トランジスタのゲートは、前記第２クロック信号線、前記第６薄膜トランジスタのドレイン、前記第７薄膜トランジスタのゲート及び前記第１キャパシタの他端にそれぞれ接続され、前記第５薄膜トランジスタのドレインは、前記第８薄膜トランジスタのゲート及び前記第１薄膜トランジスタのソースにそれぞれ接続され、
前記第６薄膜トランジスタのソースは前記第７薄膜トランジスタのソースに接続され、前記第７薄膜トランジスタのドレインは前記第８薄膜トランジスタのソースに接続され、
前記第８薄膜トランジスタのソースは前記第２制御部の出力端であり、出力する信号が、前記第２制御信号である。
【０００５】
一実施例では、前記発光制御部は、第９薄膜トランジスタ、第１０薄膜トランジスタ、第２キャパシタ及び第３キャパシタを備え、
前記第９薄膜トランジスタのソースは前記第２電源に接続され、前記第９薄膜トランジスタのドレインは前記第１０薄膜トランジスタのソースに接続され、前記第９薄膜トランジスタのゲートは、前記第２制御部における第２制御信号を出力する出力端に接続され、
前記第１０薄膜トランジスタのドレインは前記第１電源に接続され、前記第１０薄膜トランジスタのゲートは、前記第１制御部における第１制御信号を出力する出力端に接続され、
前記第２キャパシタの一端は、前記第２制御部における第２制御信号を出力する出力端に接続され、前記第２キャパシタの他端は前記第２電源に接続され、
前記第３キャパシタの一端は前記第２クロック信号線に接続され、前記第３キャパシタの他端は、前記第１制御部における第１制御信号を出力する出力端に接続され、
前記第９薄膜トランジスタのドレイン又は前記第１０薄膜トランジスタのソースは前記発光制御部の出力端であり、前記第９薄膜トランジスタのドレイン又は前記第１０薄膜トランジスタのソースから出力される信号は、前記発光制御信号である。
【０００６】
一実施例で、前記第１制御信号は、前記第１０薄膜トランジスタをオン又はオフ状態になるように制御し、前記第２制御信号は、前記第９薄膜トランジスタをオン又はオフ状態になるように制御する。
【０００７】
一実施例では、前記第１０薄膜トランジスタが前記第１制御信号の制御によってオン状態になると、前記第９薄膜トランジスタが前記第２制御信号の制御によってオフ状態になり、
前記第１０薄膜トランジスタが前記第１制御信号の制御によってオフ状態になると、前記第９薄膜トランジスタが前記第２制御信号によってオン状態になる。
【０００８】
一実施例では、前記第１０薄膜トランジスタが前記第１制御信号の制御によってオン状態になり、かつ前記第９薄膜トランジスタが前記第２制御信号の制御によってオフ状態になる場合、前記発光制御信号は前記第１電源から出力される電圧であり、
前記第１０薄膜トランジスタが前記第１制御信号の制御によってオフ状態になり、かつ前記第９薄膜トランジスタが前記第２制御信号の制御によってオン状態になる場合、前記発光制御信号は前記第２電源から出力される電圧である。
【００１１】
一実施例では、前記開始信号線は、開始信号を提供し、前記第１クロック信号線は、第１クロック信号を提供し、前記第２クロック信号線は、第２クロック信号を提供し、
前記第１電源から出力される電圧は負電圧であり、前記第２電源から出力される電圧は正電圧である。
【００１２】
一実施例では、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタは、いずれもＰ型薄膜トランジスタである。
【００１３】
一実施例では、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタのうち、少なくとも一つがＮ型薄膜トランジスタである。
【００１４】
本開示の第２の様態において、本開示の一実施例は、さらに、発光制御ドライバーを提供する。当該発光制御ドライバーは、少なくとも２段の上述した前記発光制御回路を備え、
１段目の前記発光制御回路の入力信号は開始信号であり、（ｎ−１）段目の前記発光制御回路から出力される前記発光制御信号は、ｎ段目の前記発光制御回路の開始信号となり、
（ｎ−１）段目の前記発光制御回路の前記第１クロック信号は、ｎ段目の前記発光制御回路の前記第２クロック信号となり、（ｎ−１）段目の前記発光制御回路の前記第２クロック信号は、ｎ段目の前記発光制御回路の前記第１クロック信号となり、ｎは１より大きい整数である。
【００１５】
本開示の第３の様態において、本開示の一実施例は、さらに、表示装置を提供する。当該表示装置は、上述した前記発光制御ドライバーを備える。
【００１６】
本開示の実施例にて採用される上記少なくとも一つの技術案は、以下の有利な効果を奏する。
【００１７】
本開示の実施例に係る発光制御回路は、第１制御部、第２制御部及び発光制御部を備え、前記第１制御部は第１制御信号を出力し、その入力端が開始信号線、第１クロック信号線及び第１電源にそれぞれ接続され、前記第２制御部は第２制御信号を出力し、その入力端が前記第１制御部、第２クロック信号線及び第２電源にそれぞれ接続され、前記発光制御部は、前記第１制御信号及び前記第２制御信号の制御によって発光制御信号を出力し、その入力端が前記第１制御部、前記第２制御部、前記第１電源及び前記第２電源にそれぞれ接続される。本開示の実施例に係る発光制御回路から出力される発光制御信号は、画素の発光を制御でき、さらに、前記発光制御回路の回路構成は簡単である。
【図面の簡単な説明】
【００１８】
【図１】図１は、本開示の実施例に係る発光制御回路の構成を示す模式図である。
【図２】図２は、本開示の実施例に係る他の発光制御回路の構成を示す模式図である。
【図３】図３は、本開示の実施例に係る発光制御方法のシーケンス図である。
【図４】図４は、本開示の実施例に係る発光制御ドライバーの構成を示す模式図である。
【図５】図５は、本開示の実施例に係る発光制御ドライバーのシーケンス図である。
【発明を実施するための形態】
【００１９】
本発明の上記および他の目的、特徴、および長所をより明らかにするために、以下では図面を参照しながら本発明をより詳細に説明する。ここで説明される実施例は、本開示の一部の実施例のみであり、全ての実施例ではないことは明らかである。本開示の実施例に基づいて、当業者が創造的な労働をせずに得られる全てのその他実施例は、本開示の保護範囲に入る。
本開示の実施例では、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタは、すべてＮ型薄膜トランジスタであってもよく、すべてＰ型薄膜トランジスタであってもよく、さらにそのうちの少なくとも一つがＮ型薄膜トランジスタであり、残りがすべてＰ型薄膜トランジスタであってもよい。ここでは詳しく限定しない。
以下、図面を参照しながら、本開示各実施例に係る技術案を詳細に説明する。
【００２０】
＜実施例１＞
図１は、本開示の実施例に係る発光制御回路の構成を示す模式図である。前記発光制御回路は発光制御信号を生成することができ、前記発光制御信号により画素の発光時間が制御される。以下、前記発光制御回路について説明する。
【００２１】
図１に示すように、本開示の実施例に係る前記発光制御回路は、第１制御部１１、第２制御部１２及び発光制御部１３を備え、
第１制御部１１の入力端は、開始信号線、第１クロック信号線及び第１電源ＶＧＬにそれぞれ接続されてもよい。なお、前記開始信号線は、開始信号ＥＩＮを提供することができる。前記第１クロック信号線は、第１クロック信号ＣＫ１を提供することができる。第１クロック信号ＣＫ１はパルス信号であってもよい。第１電源ＶＧＬは負電圧であってもよく、即ち第１電源ＶＧＬはローレベルを出力する。第１制御部１１は、開始信号ＥＩＮ、第１クロック信号ＣＫ１及び第１電源ＶＧＬに制御されて、第１制御信号を出力することができる。
第２制御部１２の入力端は、第１制御部１１、第２クロック信号線及び第２電源ＶＧＨにそれぞれ接続されてもよい。なお、前記第２クロック信号線は、第２クロック信号ＣＫ２を提供することができ、第２クロック信号ＣＫ２がパルス信号であってもよい。第２電源ＶＧＨは正電圧であってもよく、即ち、第２電源ＶＧＨはハイレベルを出力する。第２制御部１２は、第１制御部１１、第２クロック信号ＣＫ２及び第２電源ＶＧＨに制御されて、第２制御信号を出力する。
発光制御部１３の入力端は、第１制御部１１、第２制御部１２、第１電源ＶＧＬ及び第２電源ＶＧＨにそれぞれ接続されてもよい。なお、前記第１制御信号及び前記第２制御信号は、発光制御部１３に入力されることができる。発光制御部１３は、前記第１制御信号及び前記第２制御信号に制御されて、発光制御信号ＥＭを出力することができる。
本開示の実施例に係る発光制御回路の回路構成は簡単であり、その中、発光制御部は、第１制御部、第２制御部、クロック信号及び電源電圧に制御されて、発光制御信号を出力し、当該発光制御信号によって、画素の発光時間が制御される。
本開示の一実施例で、発光制御部１３は、第９薄膜トランジスタＭ９、第１０薄膜トランジスタＭ１０、第２キャパシタＣ２及び第３キャパシタＣ３を備え、
第９薄膜トランジスタＭ９のソースは第２電源ＶＧＨに接続され、第９薄膜トランジスタＭ９のドレインは第１０薄膜トランジスタＭ１０のソースに接続され、第９薄膜トランジスタＭ９のゲートは、第２制御部１２における第２制御信号を出力する出力端に接続され、
第１０薄膜トランジスタＭ１０のドレインは第１電源ＶＧＬに接続され、第１０薄膜トランジスタＭ１０のゲートは、第１制御部１１における第１制御信号を出力する出力端に接続され、
第２キャパシタＣ２の一端は、第２制御部１２における第２制御信号を出力する出力端に接続され、第２キャパシタＣ２の他端は第２電源ＶＧＨに接続され、
第３キャパシタＣ３の一端は第２クロック信号ＣＫ２に接続され、第３キャパシタＣ３の他端は、第１制御部１１における第１制御信号を出力する出力端に接続され、
なお、第９薄膜トランジスタＭ９のドレイン又は第１０薄膜トランジスタＭ１０のソースは発光制御部１３の出力端であり、第９薄膜トランジスタＭ９のドレイン又は第１０薄膜トランジスタＭ１０のソースから出力される信号は発光制御信号である。
本開示に係る他の実施例で、図１に示す第１制御部１１は、第１薄膜トランジスタ、第２薄膜トランジスタ及び第３薄膜トランジスタを備える。
本開示に係る他の実施例で、図１に示す第２制御部１２は、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ及び第１キャパシタを備える。
【００２２】
図２を参照すると、図２は本開示の実施例に係る他の発光制御回路の構成を示す模式図である。第１制御部１１は、第１薄膜トランジスタＭ１、第２薄膜トランジスタＭ２及び第３薄膜トランジスタＭ３を備え、第２制御部１２は、第４薄膜トランジスタＭ４、第５薄膜トランジスタＭ５、第６薄膜トランジスタＭ６、第７薄膜トランジスタＭ７、第８薄膜トランジスタＭ８及び第１キャパシタＣ１を備え、発光制御部１３は、第９薄膜トランジスタＭ９、第１０薄膜トランジスタＭ１０、第２キャパシタＣ２及び第３キャパシタＣ３を備える。図２に示す薄膜トランジスタは、いずれもＰ型薄膜トランジスタである。以下、図２に示す発光制御回路の回路構成について説明する。
第１薄膜トランジスタＭ１のゲートは、第２薄膜トランジスタＭ２のソース、第３薄膜トランジスタＭ３のゲート及び前記第１クロック信号線にそれぞれ接続され、第１薄膜トランジスタＭ１のドレインは前記開始信号線に接続され、第１薄膜トランジスタＭ１のソースは、第２薄膜トランジスタＭ２のゲート、第５薄膜トランジスタＭ５のドレイン、第８薄膜トランジスタＭ８のゲート、第１０薄膜トランジスタＭ１０のゲート及び第３キャパシタＣ３の一端（図２に示す第１ノードＮ１）にそれぞれ接続され、
第２薄膜トランジスタＭ２のドレインは第３薄膜トランジスタＭ３のソースに接続され、
第３薄膜トランジスタＭ３のドレインは第１電源ＶＧＬに接続され、
第４薄膜トランジスタＭ４のゲートは、それぞれ第６薄膜トランジスタＭ６のゲート及び第１キャパシタＣ１の一端（図２に示す第２ノードＮ２）に接続され、第４薄膜トランジスタＭ４のソースは第５薄膜トランジスタＭ５のソースに接続され、第４薄膜トランジスタＭ４のドレインは、それぞれ第８薄膜トランジスタＭ８のドレイン及び第２電源ＶＧＨに接続され、
第５薄膜トランジスタＭ５のゲートは、前記第２クロック信号線、第６薄膜トランジスタＭ６のドレイン、第７薄膜トランジスタＭ７のゲート、第１キャパシタＣ１の他端及び第３キャパシタＣ３の他端にそれぞれ接続され、
第６薄膜トランジスタＭ６のソースは第７薄膜トランジスタＭ７のソースに接続され、
第７薄膜トランジスタＭ７のドレインは、第８薄膜トランジスタＭ８のソース、第９薄膜トランジスタＭ９のゲート及び第２キャパシタＣ２の一端（図２に示す第３ノードＮ３）にそれぞれ接続され、
第９薄膜トランジスタＭ９のソースは、第２電源ＶＧＨ及び第２キャパシタＣ２の他端にそれぞれ接続され、第９薄膜トランジスタＭ９のドレインは第１０薄膜トランジスタＭ１０のソースに接続され、
第１０薄膜トランジスタＭ１０のドレインは第１電源ＶＧＬに接続される。
図２に示す発光制御回路において、第１薄膜トランジスタＭ１のソース（即ち、図２に示す第１ノードＮ１）から出力される信号は、前記第１制御信号として見られてもよく、第８薄膜トランジスタＭ８のソース（即ち、図２に示す第３ノードＮ３）から出力される信号は、前記第２制御信号として見られてもよく、第９薄膜トランジスタＭ９のドレイン（又は、第１０薄膜トランジスタＭ１０のソース）から出力される信号は、前記発光制御信号ＥＭとして見られてもよい。
前記第１制御信号は、第１０薄膜トランジスタＭ１０のゲートに出力され、前記第１制御信号の制御によって、第１０薄膜トランジスタＭ１０がオン又はオフ状態になる。前記第２制御信号は、第９薄膜トランジスタＭ９的ゲートに出力され、前記第２制御信号の制御によって、第９薄膜トランジスタＭ９がオン又はオフ状態になる。前記発光制御信号ＥＭは、画素に出力され、画素の発光時間を制御することができる。
理解すべきは、第１薄膜トランジスタＭ１、第２薄膜トランジスタＭ２、第３薄膜トランジスタＭ３、第４薄膜トランジスタＭ４、第５薄膜トランジスタＭ５、第６薄膜トランジスタＭ６、第７薄膜トランジスタＭ７、第８薄膜トランジスタＭ８、第９薄膜トランジスタＭ９及び第１０薄膜トランジスタＭ１０は、応用するシーンに応じてトランジスタの種類を選択してもよいことである。例えば、上述したように、前記薄膜トランジスタはいずれもＰ型薄膜トランジスタであってもよいし、第１薄膜トランジスタＭ１、第２薄膜トランジスタＭ２、第３薄膜トランジスタＭ３、第４薄膜トランジスタＭ４、第５薄膜トランジスタＭ５、第６薄膜トランジスタＭ６、第７薄膜トランジスタＭ７、第８薄膜トランジスタＭ８、第９薄膜トランジスタＭ９及び第１０薄膜トランジスタＭ１０のうち、少なくとも一つの薄膜トランジスタがＮ型薄膜トランジスタであってもよい。
本開示の実施例で、第１キャパシタＣ１及び第３キャパシタＣ３は、ノードのレベルを引き上げる（ｐｕｌｌｕｐ）又は引き下げる（ｐｕｌｌｄｏｗｎ）ブートストラップコンデンサであってもよい。第２キャパシタＣ２はノードのレベルを維持するための蓄積キャパシタであってもよい。
具体的には、第１キャパシタＣ１の一端（即ち、図２に示す第２ノードＮ２）は、第４薄膜トランジスタＭ４のゲート及び第６薄膜トランジスタＭ６のゲートにそれぞれ接続され、他端は前記第２クロック信号線に接続される。第２クロック信号ＣＫ２のレベルが変化する場合、第１キャパシタＣ１は、第２ノードＮ２のレベルを引き上げる又は引き下げることによって、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６がオン又はオフ状態になるように制御することができる。
第２キャパシタＣ２の一端（即ち、図２に示す第３ノードＮ３）は、第８薄膜トランジスタＭ８のソース及び第９薄膜トランジスタＭ９のゲートにそれぞれ接続され、他端は第２電源ＶＧＨに接続される。第８薄膜トランジスタＭ８がオン状態になると、第３ノードＮ３はハイレベルになる。第８薄膜トランジスタＭ８がオン状態からオフ状態に変わると、第２キャパシタＣ２は蓄積キャパシタであるため、第３ノードＮ３のハイレベルをそのまま維持させて、第９薄膜トランジスタＭ９がオフ状態を維持するように制御し続けることができる。
第３キャパシタＣ３の一端（即ち、図２に示す第１ノードＮ１）は、第２薄膜トランジスタＭ２のゲート、第８薄膜トランジスタＭ８のゲート及び第１０薄膜トランジスタＭ１０のゲートにそれぞれ接続され、他端は前記第２クロック信号線に接続される。第２クロック信号ＣＫ２のレベルが変化する場合、第３キャパシタＣ３は第１ノードＮ１のレベルを引き上げる又は引き下げることによって、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０がオン又はオフ状態になるように制御することができる。
留意すべきは、本開示の実施例では、第１キャパシタＣ１の他端を前記第２クロック信号線に直接に接続して、第２クロック信号ＣＫ２の第１キャパシタＣ１まで到着する時間の遅延を改善することによって、第１キャパシタＣ１に対する第２クロック信号ＣＫ２の充電時間を短縮して、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６に対する第１キャパシタＣ１の制御効率を改善できることである。よって、前記発光制御回路は、より高い周波数で稼動し、より高い周波数の発光制御信号ＥＭを出力することができる。同様に、第３キャパシタＣ３について、第３キャパシタＣ３の他端を前記第２クロック信号線に直接接続して、第２クロック信号ＣＫ２の第３キャパシタＣ３まで到着する時間の遅延を改善することによって、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０に対する第３キャパシタＣ３の制御効率を向上させることもできる。さらに、より高い周波数の発光制御信号ＥＭを出力する。
本開示の実施例では、前記発光制御回路が発光制御信号ＥＭを正常に出力することを保証するために、第１０薄膜トランジスタＭ１０が前記第１制御信号に制御されてオン状態になると、第９薄膜トランジスタＭ９が前記第２制御信号に制御されてオフ状態になる。または、第１０薄膜トランジスタＭ１０が前記第１制御信号に制御されてオフ状態になると、第９薄膜トランジスタＭ９が前記第２制御信号に制御されてオン状態になる。
具体的には、図２に示すように、前記第１制御信号の制御によって第１０薄膜トランジスタＭ１０がオン状態になり、かつ前記第２制御信号の制御によって第９薄膜トランジスタＭ９がオフ状態になると、第１電源ＶＧＬは、第１０薄膜トランジスタＭ１０を介して発光制御信号ＥＭ端に出力されることができ、即ち、発光制御信号ＥＭは第１電源ＶＧＬを出力する。前記第１制御信号の制御によって第１０薄膜トランジスタＭ１０がオフ状態になり、かつ前記第２制御信号の制御によって第９薄膜トランジスタＭ９がオン状態になると、第２電源ＶＧＨは、第９薄膜トランジスタＭ９を介して発光制御信号ＥＭ端に出力されることができ、即ち、発光制御信号ＥＭは第２電源ＶＧＨを出力する。
【００２３】
図３は、本開示の実施例に係る発光制御回路の駆動方法のシーケンス図である。前記シーケンス図は、発光制御駆動における１段目の発光制御回路に対応するシーケンス図であり、前記シーケンス図は、図２に示す発光制御回路を駆動することができる。
図３では、ＥＩＮは開始信号であり、ＣＫ１は第１クロック信号であり、ＣＫ２は第２クロック信号であり、ＥＭは発光制御信号である。なお、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とは周波数が同じであり、かつ、第１クロック信号ＣＫ１に比べて第２クロック信号ＣＫ２は時間の遅延があり、具体的に、遅延時間Ｔは第１クロック信号ＣＫ１の周期の半分であってもよい。開始信号ＥＩＮにおけるハイレベルの継続時間は第１クロック信号ＣＫ１の周期の２倍であってもよい。
図３に示すシーケンス図の稼動周期は、第１段階ｔ１、第２段階ｔ２、第３段階ｔ３、第４段階ｔ４、第５段階ｔ５及び第６段階ｔ６の６つの段階に分けられる。
第１段階ｔ１では、
開始信号ＥＩＮがローレベルを出力し、第１クロック信号ＣＫ１がローレベルを出力し、第２クロック信号ＣＫ２がハイレベルを出力する。
この場合、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３は第１クロック信号ＣＫ１に制御されてオンになり、開始信号ＥＩＮは第１薄膜トランジスタＭ１を介して第１ノードＮ１がローレベルになるように制御する。第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０はオンになる。第１クロック信号ＣＫ１は第２薄膜トランジスタＭ２を介して第２ノードＮ２を制御し、かつ、第１電源ＶＧＬは第３薄膜トランジスタＭ３を介して、第２ノードＮ２の電圧がローレベルになるように制御し、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオンになる。
第２クロック信号ＣＫ２に制御されて、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオフになる。第８薄膜トランジスタＭ８はオンになるため、第２電源ＶＧＨは第８薄膜トランジスタＭ８を介して、第３ノードＮ３がハイレベルになるように制御し、第９薄膜トランジスタＭ９はオフになる。
このように、第１段階ｔ１では、第９薄膜トランジスタＭ９がオフになり、第１０薄膜トランジスタＭ１０がオンになるため、第１電源ＶＧＬは、発光制御信号ＥＭがローレベルになるよう、第１０薄膜トランジスタＭ１０を介して出力されてもよい。
第２段階ｔ２では、
開始信号ＥＩＮがローレベルを出力し、第１クロック信号ＣＫ１がハイレベルを出力し、第２クロック信号ＣＫ２がハイレベルを出力する。
この時、第１クロック信号ＣＫ１に制御されて、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３はオフになる。第１ノードＮ１にとって、第３キャパシタＣ３の他端の第２クロック信号ＣＫ２の電圧が変化しないため、第１ノードＮ１は第１段階ｔ１でのローレベルを維持する。第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０は依然としてオン状態である。第１クロック信号ＣＫ１は第２薄膜トランジスタＭ２を介して、第２ノードＮ２がハイレベルになるように第２ノードＮ２を制御し、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオフになる。
第２クロック信号ＣＫ２に制御されて、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７は依然としてオフである。第８薄膜トランジスタＭ８がオンであるため、第３ノードＮ３は、第２電源ＶＧＨに制御されてハイレベルを維持し、第９薄膜トランジスタＭ９は依然としてオフである。
このように、第２段階ｔ２では、第９薄膜トランジスタＭ９がオフになり、第１０薄膜トランジスタＭ１０がオンになるため、第１電源ＶＧＬは、第１０薄膜トランジスタＭ１０を介して出力されることができ、即ち、発光制御信号ＥＭはローレベルを出力する。
第３段階ｔ３では、
開始信号ＥＩＮがローレベルを出力し、第１クロック信号ＣＫ１がハイレベルを出力し、第２クロック信号ＣＫ２がローレベルを出力してからさらにローレベルからハイレベルになる。
この時、第１クロック信号ＣＫ１に制御されて、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３はオフになる。第２クロック信号ＣＫ２がローレベルを出力すると、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオンになる。第３キャパシタＣ３のブートストラップ機能により、第１ノードＮ１の電圧が降下し、レベルが第２段階ｔ２でのレベルよりさらに低くなり、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０はオンになる。第１クロック信号ＣＫ１は第２薄膜トランジスタＭ２を介して、第２ノードＮ２がハイレベルになるように第２ノードＮ２を制御し、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオフになる。第８薄膜トランジスタＭ８はオンであるため、第２電源ＶＧＨは第８薄膜トランジスタＭ８を介して、第３ノードＮ３がハイレベルになるように第３ノードＮ３を制御し、第９薄膜トランジスタＭ９はオフになる。
このように、第９薄膜トランジスタＭ９がオフになるため、第１０薄膜トランジスタＭ１０はオンになる。従って、第１電源ＶＧＬは、第１０薄膜トランジスタＭ１０を介して出力してもよく、即ち発光制御信号ＥＭがローレベルを出力する。
第２クロック信号ＣＫ２がローレベルからハイレベルになると、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオフになる。この場合、第３キャパシタＣ３のブートストラップ機能により、第１ノードＮ１の電圧は引き上げられるが、依然としてローレベルである。第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０は第１ノードＮ１に制御されて、依然としてオンである。第１クロック信号ＣＫ１に制御されて、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３は依然としてオフ状態であり、第１クロック信号ＣＫ１は第２薄膜トランジスタＭ２を介して、第２ノードＮ２がハイレベルになるように第２ノードＮ２を制御し、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオフになる。第２電源ＶＧＨは第８薄膜トランジスタＭ８を介して、第３ノードＮ３がハイレベルになるように第３ノードＮ３を制御し、第９薄膜トランジスタＭ９は依然としてオフである。
このように、第９薄膜トランジスタＭ９はオフであり、第１０薄膜トランジスタＭ１０はオンであるため、第１電源ＶＧＬは、第１０薄膜トランジスタＭ１０を介して出力でき、即ち発光制御信号ＥＭはローレベルを出力する。
以上により、第３段階ｔ３では、発光制御信号ＥＭがローレベルを出力する。
第４段階ｔ４では、
開始信号ＥＩＮがハイレベルを出力し、第１クロック信号ＣＫ１がローレベルを出力してからさらにローレベルからハイレベルに変化し、第２クロック信号ＣＫ２がハイレベルを出力する。
この時、第１クロック信号ＣＫ１がローレベルを出力すると、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３はオンになり、開始信号ＥＩＮは第１薄膜トランジスタＭ１を介して、第１ノードＮ１がハイレベルになるように第１ノードＮ１を制御し、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０はオフになる。第１電源ＶＧＬは第３薄膜トランジスタＭ３を介して、第２ノードＮ２がローレベルになるように第２ノードＮ２を制御し、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオンになる。
第２クロック信号ＣＫ２に制御されて、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオフになる。第８薄膜トランジスタＭ８はオフであるため、第２キャパシタＣ２の蓄積機能により、第３ノードＮ３は、第３段階ｔ３でのハイレベルを維持し、第９薄膜トランジスタＭ９はオフになる。
このように、第９薄膜トランジスタＭ９及び第１０薄膜トランジスタＭ１０は、いずれもオフであるため、発光制御信号ＥＭは、第３段階ｔ３でのローレベルを維持する。
第１クロック信号ＣＫ１がハイレベルを出力すると、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３はオフになり、第１ノードＮ１はハイレベルを維持し、第２ノードＮ２はローレベルを維持し、第３ノードＮ３はハイレベルを維持する。この場合、依然として、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０はオフであり、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオンであり、第９薄膜トランジスタＭ９はオフである。第２クロック信号ＣＫ２に制御されて、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオフになる。
このように、第９薄膜トランジスタＭ９及び第１０薄膜トランジスタＭ１０はオフであるため、発光制御信号ＥＭは、第３段階ｔ３でのローレベルを保持する。
以上により、第４段階ｔ４では、発光制御信号ＥＭがローレベルを出力する。
第５段階ｔ５では、
開始信号ＥＩＮがハイレベルを出力し、第１クロック信号ＣＫ１がハイレベルを出力してから、またハイレベルからローレベルに変化して、さらにローレベルからハイレベルに変化し、第２クロック信号ＣＫ２がローレベルを出力してから、またローレベルからハイレベルに変化して、さらにハイレベルからローレベルに変化して、さらに再びローレベルからハイレベルに変化する。
第１クロック信号ＣＫ１がハイレベルを出力し、かつ第２クロック信号ＣＫ２がローレベルを出力すると、第１薄膜トランジスタＭ１及び第３薄膜トランジスタＭ３はオフになり、第５薄膜トランジスタＭ５及び第７薄膜トランジスタＭ７はオンになる。第１キャパシタＣ１のブートストラップ機能により、第２ノードＮ２は電圧が降下し、レベルが第４段階ｔ４でのレベルよりも低くなり、第４薄膜トランジスタＭ４及び第６薄膜トランジスタＭ６はオンになる。第６薄膜トランジスタＭ６及び第７薄膜トランジスタＭ７はオンであるため、第２クロック信号ＣＫ２は、第６薄膜トランジスタＭ６及び第７薄膜トランジスタＭ７を介して、第３ノードＮ３がローレベルになるように第３ノードＮ３を制御することができ、第９薄膜トランジスタＭ９はオンになる。さらに、第４薄膜トランジスタＭ４及び第５薄膜トランジスタＭ５はオンであるため、第２電源ＶＧＨは、第４薄膜トランジスタＭ４及び第５薄膜トランジスタＭ５を介して、第１ノードＮ１がハイレベルになるように第１ノードＮ１を制御し、第２薄膜トランジスタＭ２、第８薄膜トランジスタＭ８及び第１０薄膜トランジスタＭ１０はオフになる。
第９薄膜トランジスタＭ９はオンであるため、第１０薄膜トランジスタＭ１０はオフになる。したがって、第２電源ＶＧＨは、第９薄膜トランジスタＭ９を介して出力でき、即ち、即発光制御信号ＥＭはハイレベルを出力する。
第２クロック信号ＣＫ２がローレベルからハイレベルに変化し、かつ第１クロック信号ＣＫ１がハイレベルを出力すると、上記第４段階ｔ４の説明によれば、第１ノードＮ１はハイレベルを維持し、第３ノードＮ３はローレベルを維持する。第１クロック信号ＣＫ１はハイレベルからローレベルに変化し、かつ第２クロック信号ＣＫ２は依然としてハイレベルを出力する場合、上記第４段階ｔ４の説明によれば、第１ノードＮ１はハイレベルを維持し、第３ノードＮ３はローレベルを維持する。同様に、第１クロック信号ＣＫ１がローレベルからハイレベルに変化し、第２クロック信号ＣＫ２がハイレベルからローレベルに変化してからまたローレベルからハイレベルに変化する場合、第１ノードＮ１はハイレベルを維持し、第３ノードＮ３はローレベルを保持する。
以上により、第５段階ｔ５では、第１クロック信号ＣＫ１のレベル及び第２クロック信号ＣＫ２のレベルの両方とも変化する場合、第１ノードＮ１はハイレベルを維持し、第３ノードＮ３はローレベルを維持する。したがって、第９薄膜トランジスタＭ９はオンになり、第１０薄膜トランジスタＭ１０はオフになり、第２電源ＶＧＨは第９薄膜トランジスタＭ９を介して出力でき、即ち、発光制御信号ＥＭはハイレベルを出力する。
第６段階ｔ６では、
開始信号ＥＩＮがローレベルを出力し、第１クロック信号ＣＫ１がローレベルを出力し、第２クロック信号ＣＫ２がハイレベルを出力する。
第６段階ｔ６における前記発光制御回路の稼動原理は、上記の第１段階ｔ１の内容を参照すればよいため、ここでは説明を省略する。
第６段階ｔ６では、発光制御信号ＥＭがローレベルを出力する。
以上により、前記発光制御回路が一つの稼動周期内に出力する発光制御信号ＥＭの波形は、図３に示される。
図２に示す発光制御回路は、１０個の薄膜トランジスタ及び３つのキャパシタを備え、従来技術における発光制御回路と比べると、薄膜トランジスタ及びキャパシタの数が少なく、回路構成が簡単である。
【００２４】
＜実施例２＞
図４は、本開示に係る発光制御ドライバーの構成を示す模式図である。前記発光制御ドライバーは、少なくとも２段の実施例１に記載の前記発光制御回路を備えてもよい。
図４に示す発光制御ドライバーにおいては、発光制御回路１、発光制御回路２、発光制御回路３、……、発光制御回路ｎのｎ段の前記発光制御回路を備えてもよい。ここで、発光制御回路１は１段目の発光制御回路であり、発光制御回路２は２段目の発光制御回路であり、発光制御回路３は３段目の発光制御回路であり、……、発光制御回路ｎはｎ段目の発光制御回路であり、ｎは１より大きい整数である。
図４において、前記発光制御回路１の入力信号は開始信号ＥＩＮであり、発光制御回路１から出力される発光制御信号ＥＭ１を発光制御回路２の開始信号とし、発光制御回路２から出力される発光制御信号を発光制御回路３の開始信号とし、このように、発光制御回路（ｎ−１）から出力される発光制御信号ＥＭ（ｎ−１）を発光制御回路ｎの開始信号としてもよい、ｎは１より大きい整数である。
発光制御回路１の第１クロック信号を発光制御回路２の第２クロック信号とし、発光制御回路１の第２クロック信号を発光制御回路２の第１クロック信号としてもよい。発光制御回路２の第１クロック信号を発光制御回路３の第２クロック信号とし、発光制御回路２の第２クロック信号を発光制御回路３の第１クロック信号としてもよい。このように、発光制御回路（ｎ−１）の第１クロック信号を発光制御回路ｎの第２クロック信号とし、発光制御回路（ｎ−１）の第２クロック信号を発光制御回路ｎの第１クロック信号としてもよい。ここで、ｎは１より大きい整数である。
図５は、本開示の実施例に係る発光制御ドライバーのシーケンス図である。
図５において、ＥＩＮは１段目の発光制御回路により入力される開始信号であり、ＣＫ１−１は発光制御回路１の第１クロック信号であり、ＣＫ２−１は発光制御回路１の第２クロック信号である。発光制御回路１は、開始信号ＥＩＮ、第１クロック信号ＣＫ１−１及び第２クロック信号ＣＫ２−１により、発光制御信号ＥＭ１を出力することができる。ただし、発光制御信号ＥＭ１を発光制御回路２の開始信号としてもよい。
ＣＫ１−２は発光制御回路２の第１クロック信号であり、ＣＫ２−２は発光制御回路２の第２クロック信号である。発光制御回路２は、開始信号ＥＭ１、第１クロック信号ＣＫ１−２及び第２クロック信号ＣＫ２−２により、発光制御信号ＥＭ２を出力する。ただし、図５から分かるように、発光制御回路２の第１クロック信号ＣＫ１−２と発光制御回路１の第２クロック信号ＣＫ２−１とは同一であり、発光制御回路２の第２クロック信号ＣＫ２−２と発光制御回路１の第１クロック信号ＣＫ１−１とは同一であり、発光制御回路２から出力される発光制御信号ＥＭ２は、発光制御回路１から出力される発光制御信号ＥＭ１に対して時間が遅延する。
このように、発光制御回路（ｎ−１）から出力される発光制御信号ＥＭ（ｎ−１）を発光制御回路ｎの開始信号としてもよい、ＣＫ１−ｎは発光制御回路ｎの第１クロック信号であり、ＣＫ２−ｎは発光制御回路ｎの第２クロック信号である。第１クロック信号ＣＫ１−ｎと第２クロック信号ＣＫ２−１とは同一であってもよく、第２クロック信号ＣＫ２−ｎと第１クロック信号ＣＫ１−１とは同一であってもよく、発光制御回路ｎは、開始信号ＥＭ（ｎ−１）、第１クロック信号ＣＫ１−ｎ及び第２クロック信号ＣＫ２−ｎにより、発光制御信号ＥＭｎを出力する。ただし、開始信号ＥＭ（ｎ−１）、第１クロック信号ＣＫ１−ｎ及び第２クロック信号ＣＫ２−ｎは、図５に示されていない。
【００２５】
＜実施例３＞
本開示の実施例は、さらに、前記の発光制御ドライバーを備える表示装置を提供する。
本開示の好適な実施例を説明したが、基本的な進歩的概念があれば、これらの実施例に対して変化及び修正を加えることができることは、当業者にとっては明らかであろう。したがって、本出願の請求の範囲は、好適な実施例及び本開示の範囲に含まれるすべての変化及び修正を含むと解釈されることを意図している。
本発明の範囲から逸脱することなく、本発明において様々な修正および変形をなし得ることが当業者には明らかであろう。したがって、本開示のそのような修正および変形が本開示請求項およびその等価物の範囲内にある場合、本開示はそのような修正および変形を含むことを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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