(57)【特許請求の範囲】
【請求項１】
第１の端子と一端が接続され、第２の端子と他端が接続されている抵抗素子と、
前記抵抗素子の一端に印加されている第１の電圧と正比例している電流、又は、前記抵抗素子の他端に印加されている第２の電圧と正比例している電流を出力する第１の増幅回路と、
前記第１の端子から前記第２の端子に向かって信号が流れているときは、前記抵抗素子の一端に印加されている第１の電圧と前記抵抗素子の他端に印加されている第２の電圧との電圧差と正比例していて、前記第１の増幅回路から出力された電流と極性が異なる第１の電流を出力し、前記第２の端子から前記第１の端子に向かって信号が流れているときは、前記電圧差と正比例していて、前記第１の増幅回路から出力された電流と極性が等しい第２の電流を出力する第２の増幅回路と、
前記第１の増幅回路から出力された電流と前記第１の電流との総和の電流と正比例している電圧値を有する信号、又は、前記第１の増幅回路から出力された電流と前記第２の電流との総和の電流と正比例している電圧値を有する信号を第３の端子に出力する第１の加算回路と
を備えた方向性結合器。
【請求項２】
前記第１の増幅回路は、
前記第１の電圧を第１の増幅率で増幅することで、前記第１の電圧と正比例している電流、又は、前記第２の電圧を前記第１の増幅率で増幅することで、前記第２の電圧と正比例している電流を出力し、
前記第２の増幅回路は、
前記第１の端子から前記第２の端子に向かって信号が流れているときは、前記第１の電圧と前記第２の電圧との電圧差を第２の増幅率で増幅することで、前記電圧差と正比例している前記第１の電流を出力し、前記第２の端子から前記第１の端子に向かって信号が流れているときは、前記電圧差を前記第２の増幅率で増幅することで、前記電圧差と正比例している前記第２の電流を出力することを特徴とする請求項１記載の方向性結合器。
【請求項３】
前記第１の端子から前記第２の端子に向かって信号が流れているときは、
前記第１の増幅回路は、
前記総和の電流が零になる第１の増幅率で、前記第１の電圧又は前記第２の電圧を増幅し、
前記第２の増幅回路は、
前記総和の電流が零になる第２の増幅率で、前記電圧差を増幅することを特徴とする請求項２記載の方向性結合器。
【請求項４】
前記第１の増幅回路は、前記抵抗素子の一端とプラス側の入力端子が接続されて、グランドとマイナス側の入力端子が接続されており、前記第１の電圧とグランド電位との電圧差を前記第１の増幅率で増幅することを特徴とする請求項３記載の方向性結合器。
【請求項５】
前記第１の増幅率がＧ１、前記第２の増幅率がＧ２、前記抵抗素子のインピーダンスがＲ、前記第１の端子から外部を見たときのインピーダンス及び前記第２の端子から外部を見たときのインピーダンスのそれぞれがＲ０であれば
前記第１の増幅率と前記第２の増幅率は、以下の関係式が示す関係を有していることを特徴とする請求項４記載の方向性結合器。
［関係式］
0006925561.tif 000006
【請求項６】
前記第１の増幅回路は、前記抵抗素子の他端とプラス側の入力端子が接続されて、グランドとマイナス側の入力端子が接続されており、前記第２の電圧とグランド電位との電圧差を前記第１の増幅率で増幅することを特徴とする請求項３記載の方向性結合器。
【請求項７】
前記第１の増幅率がＧ１’、前記第２の増幅率がＧ２、前記抵抗素子のインピーダンスがＲ、前記第１の端子から外部を見たときのインピーダンス及び前記第２の端子から外部を見たときのインピーダンスのそれぞれがＲ０であれば
前記第１の増幅率と前記第２の増幅率は、以下の関係式が示す関係を有していることを特徴とする請求項６記載の方向性結合器。
［関係式］
0006925561.tif 000007
【請求項８】
前記第１の増幅回路は、
一端に電源電圧が印加されている第１のプルアップ抵抗と、
グランドとゲート端子が接続され、前記第１のプルアップ抵抗の他端とドレイン端子が接続されている第１のＮ型トランジスタと、
前記抵抗素子の一端とゲート端子、又は、前記抵抗素子の他端とゲート端子が接続され、前記第１のＮ型トランジスタのソース端子とソース端子が接続されている第２のＮ型トランジスタと、
前記第１のＮ型トランジスタのソース端子及び前記第２のＮ型トランジスタのソース端子のそれぞれとプラス側端子が接続され、グランドとマイナス側端子が接続されている第１の電流源とを備えることで、前記第２のＮ型トランジスタのドレイン端子から前記第１の加算回路に電流を出力し、
前記第２の増幅回路は、
一端に電源電圧が印加されている第２のプルアップ抵抗と、
前記抵抗素子の一端とゲート端子が接続され、前記第２のプルアップ抵抗の他端とドレイン端子が接続されている第３のＮ型トランジスタと、
前記抵抗素子の他端とゲート端子が接続され、前記第３のＮ型トランジスタのソース端子とソース端子が接続されている第４のＮ型トランジスタと、
前記第３のＮ型トランジスタのソース端子及び前記第４のＮ型トランジスタのソース端子のそれぞれとプラス側端子が接続され、グランドとマイナス側端子が接続されている第２の電流源とを備えることで、前記第４のＮ型トランジスタのドレイン端子から前記第１の加算回路に前記第１の電流又は前記第２の電流を出力することを特徴とする請求項１記載の方向性結合器。
【請求項９】
前記第１の加算回路は、
電源電圧が一端に印加され、前記第２のＮ型トランジスタのドレイン端子、前記第４のＮ型トランジスタのドレイン端子及び前記第３の端子のそれぞれと他端が接続されている負荷抵抗を備えていることを特徴とする請求項８記載の方向性結合器。
【請求項１０】
前記抵抗素子の一端に印加されている第１の電圧と正比例している電流、又は、前記抵抗素子の他端に印加されている第２の電圧と正比例している電流を出力する第３の増幅回路と、
前記第２の端子から前記第１の端子に向かって信号が流れているときは、前記第１の電圧と前記第２の電圧との電圧差と正比例していて、前記第３の増幅回路から出力された電流と極性が異なる第３の電流を出力し、前記第１の端子から前記第２の端子に向かって信号が流れているときは、前記電圧差と正比例していて、前記第３の増幅回路から出力された電流と極性が等しい第４の電流を出力する第４の増幅回路と、
前記第３の増幅回路から出力された電流と前記第３の電流との総和の電流と正比例している電圧値を有する信号、又は、前記第３の増幅回路から出力された電流と前記第４の電流との総和の電流と正比例している電圧値を有する信号を第４の端子に出力する第２の加算回路とを備えたことを特徴とする請求項１記載の方向性結合器。
【請求項１１】
請求項１から請求項１０のうちのいずれか１項記載の方向性結合器を備えた半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、方向性結合器及び半導体チップに関するものである。
【背景技術】
【０００２】
従来の方向性結合器として、複数の線路が電気的に結合されているものがある。線路は、例えば、マイクロストリップライン又は導波管である。
複数の線路の電気的な結合部分の小型化を図るために、線路を集中定数に置き換えている方向性結合器が提案されている（例えば、非特許文献１参照）。
非特許文献１に開示されている方向性結合器は、集中定数として、２つのインダクタを備え、方向性結合器が備える２つのインダクタは、互いに電気的に結合されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Frye, Robert C., Sharad Kapur, and Robert C. Melville. "A 2-GHz quadrature hybrid implemented in CMOS technology." IEEE Journal of Solid-State Circuits 38.3 (2003): 550-555.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１に開示されている方向性結合器は、端子から入力される信号の周波数が低いほど、大きなインダクタンス値を有するインダクタを備える必要がある。しかし、インダクタは、一般的に、大きなインダクタンス値を有するほど、物理的な寸法も大きくなる。
したがって、非特許文献１に開示されている方向性結合器は、低周波帯の信号が入力される用途では、物理的な寸法が大きくなってしまうという課題があった。【０００５】
この発明は上記のような課題を解決するためになされたもので、低周波帯の信号が入力される用途でも、物理的な寸法の大型化を避けることができる方向性結合器及び半導体チップを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る方向性結合器は、第１の端子と一端が接続され、第２の端子と他端が接続されている抵抗素子と、抵抗素子の一端に印加されている第１の電圧と正比例している電流、又は、抵抗素子の他端に印加されている第２の電圧と正比例している電流を出力する第１の増幅回路と、第１の端子から第２の端子に向かって信号が流れているときは、抵抗素子の一端に印加されている第１の電圧と抵抗素子の他端に印加されている第２の電圧との電圧差と正比例していて、第１の増幅回路から出力された電流と極性が異なる第１の電流を出力し、第２の端子から第１の端子に向かって信号が流れているときは、第１の電圧と第２の電圧との電圧差と正比例していて、第１の増幅回路から出力された電流と極性が等しい第２の電流を出力する第２の増幅回路と、第１の増幅回路から出力された電流と第１の電流との総和の電流と正比例している電圧値を有する信号、又は、第１の増幅回路から出力された電流と第２の電流との総和の電流と正比例している電圧値を有する信号を第３の端子に出力する第１の加算回路とを備えるようにしたものである。
【発明の効果】
【０００７】
この発明によれば、低周波帯の信号が入力される用途でも、物理的な寸法の大型化を避けることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る方向性結合器１を実装している半導体チップを示す構成図である。
【図２】実施の形態１に係る方向性結合器１の第１の増幅回路３４を示す構成図である。
【図３】実施の形態１に係る方向性結合器１の第２の増幅回路３５を示す構成図である。
【図４】実施の形態１に係る方向性結合器１の第１の加算回路３６を示す構成図である。
【図５】実施の形態１に係る方向性結合器１の他の第１の増幅回路３４を示す構成図である。
【図６】実施の形態１に係る方向性結合器１の他の第２の増幅回路３５を示す構成図である。
【図７】実施の形態２に係る方向性結合器１を実装している半導体チップを示す構成図である。
【図８】実施の形態３に係る方向性結合器１を実装している半導体チップを示す構成図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１０】
実施の形態１．
図１は、実施の形態１に係る方向性結合器１を実装している半導体チップを示す構成図である。
図１において、方向性結合器１は、半導体チップに実装されており、抵抗素子２１及び乗加減算回路２２を備えている。図１に示す方向性結合器１は、半導体チップに実装されている。しかし、これは一例に過ぎず、図１に示す方向性結合器１は、半導体チップに実装されているものに限るものではない。
方向性結合器１は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、信号を第３の端子１３に出力しない。方向性結合器１は、第２の端子１２から第１の端子１１に向かって信号が流れているときに、信号を第３の端子１３に出力する。
第１の端子１１は、信号の入出力端子である。
第２の端子１２は、信号の入出力端子である。
第３の端子１３は、信号の出力端子である。
図１に示す方向性結合器１では、第１の端子１１、第２の端子１２及び第３の端子１３のそれぞれが、方向性結合器１に含まれないように描画している。しかし、これは一例に過ぎず、第１の端子１１、第２の端子１２及び第３の端子１３のそれぞれが、方向性結合器１に含まれていてもよい。
【００１１】
抵抗素子２１の一端は、第１の端子１１と接続されており、抵抗素子２１の他端は、第２の端子１２と接続されている。
乗加減算回路２２は、第１の入力端子３１、第２の入力端子３２及び出力端子３３を備えている。
また、乗加減算回路２２は、第１の増幅回路３４、第２の増幅回路３５及び第１の加算回路３６を備えている。
【００１２】
第１の入力端子３１は、抵抗素子２１の一端に印加されている第１の電圧Ｖ１が入力される端子である。
第２の入力端子３２は、抵抗素子２１の他端に印加されている第２の電圧Ｖ２が入力される端子である。
出力端子３３は、乗加減算回路２２が、信号を出力するための端子である。
【００１３】
第１の増幅回路３４のプラス側の入力端子は、第１の入力端子３１を介して、抵抗素子２１の一端と接続されており、第１の増幅回路３４のマイナス側の入力端子は、グランドと接続されている。
第１の増幅回路３４は、第１の電圧Ｖ１を第１の増幅率Ｇ１で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ１を第１の加算回路３６に出力する。
ここでの正比例を厳密に解釈すれば、第１の電圧Ｖ１と正比例している電流Ｉ１は、第１の電圧Ｖ１が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第１の電圧Ｖ１が零であっても、電流Ｉ１が零にならない場合も含むものである。
【００１４】
第２の増幅回路３５のプラス側の入力端子は、第２の入力端子３２を介して、抵抗素子２１の他端と接続されており、第２の増幅回路３５のマイナス側の入力端子は、第１の入力端子３１を介して、抵抗素子２１の一端と接続されている。
第２の増幅回路３５は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第１の電流−Ｉ２を第１の加算回路３６に出力する。第１の電流−Ｉ２の極性は、第１の増幅回路３４から出力される電流Ｉ１の極性と異なっている。
第２の増幅回路３５は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第２の電流＋Ｉ２を第１の加算回路３６に出力する。第２の電流＋Ｉ２の極性は、第１の増幅回路３４から出力される電流Ｉ１の極性と等しい。
ここでの正比例を厳密に解釈すれば、電圧差Ｖ２−Ｖ１と正比例している第１の電流−Ｉ２及び電圧差Ｖ２−Ｖ１と正比例している第２の電流＋Ｉ２のそれぞれは、電圧差Ｖ２−Ｖ１が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電圧差Ｖ２−Ｖ１が零であっても、第１の電流−Ｉ２及び第２の電流＋Ｉ２のそれぞれが零にならない場合も含むものである。
【００１５】
第１の加算回路３６は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の増幅回路３４から出力された電流Ｉ１と第２の増幅回路３５から出力された第１の電流−Ｉ２との総和の電流Ｉ１−Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
ここでの正比例を厳密に解釈すれば、電流Ｉ１−Ｉ２と正比例している電圧値は、電流Ｉ１−Ｉ２が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流Ｉ１−Ｉ２が零であっても、電圧値が零にならない場合も含むものである。
第１の加算回路３６は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の増幅回路３４から出力された電流Ｉ１と第２の増幅回路３５から出力された第２の電流＋Ｉ２との総和の電流Ｉ１＋Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
ここでの正比例を厳密に解釈すれば、電流Ｉ１＋Ｉ２と正比例している電圧値は、電流Ｉ１＋Ｉ２が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流Ｉ１＋Ｉ２が零であっても、電圧値が零にならない場合も含むものである。
【００１６】
図２は、実施の形態１に係る方向性結合器１の第１の増幅回路３４を示す構成図である。
図２において、電源電圧ライン４０は、電源電圧が印加されている。
入力端子４１は、第１の増幅回路３４のプラス側の入力端子であり、第１の電圧Ｖ１が印加される。
入力端子４２は、第１の増幅回路３４のマイナス側の入力端子であり、グランドと接続されている。
出力端子４３は、電流Ｉ１を第１の加算回路３６に出力するための端子である。
第１のプルアップ抵抗４４の一端は、電源電圧ライン４０と接続されており、第１のプルアップ抵抗４４の一端には、電源電圧が印加されている。
第１のプルアップ抵抗４４の他端は、第１のＮ型トランジスタ４５のドレイン端子と接続されている。
【００１７】
第１のＮ型トランジスタ４５は、例えば、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
第１のＮ型トランジスタ４５のゲート端子は、入力端子４２を介して、グランドと接続されている。
第１のＮ型トランジスタ４５のドレイン端子は、第１のプルアップ抵抗４４の他端と接続されている。
第１のＮ型トランジスタ４５のソース端子は、第２のＮ型トランジスタ４６のソース端子及び第１の電流源４７のプラス側端子のそれぞれと接続されている。
【００１８】
第２のＮ型トランジスタ４６は、例えば、ＮＭＯＳトランジスタである。
第２のＮ型トランジスタ４６のゲート端子は、入力端子４１及び第１の入力端子３１を介して、抵抗素子２１の一端と接続されている。
第２のＮ型トランジスタ４６のドレイン端子は、出力端子４３を介して、第１の加算回路３６と接続されている。
第２のＮ型トランジスタ４６のソース端子は、第１のＮ型トランジスタ４５のソース端子及び第１の電流源４７のプラス側端子のそれぞれと接続されている。
【００１９】
第１の電流源４７のプラス側端子は、第１のＮ型トランジスタ４５のソース端子及び第２のＮ型トランジスタ４６のソース端子のそれぞれと接続されている。
第１の電流源４７のマイナス側端子は、グランド４８と接続されている。
第１の電圧Ｖ１とグランド電位ＶＧＮＤとの電圧差である第１の電圧Ｖ１と正比例している電流Ｉ１が、第２のＮ型トランジスタ４６のドレイン端子から第１の加算回路３６に出力される。
なお、図２が示す第１の増幅回路３４における第１の増幅率Ｇ１は、第１のＮ型トランジスタ４５と第２のＮ型トランジスタ４６とを含む差動対のトランスコンダクタンスである。
【００２０】
図３は、実施の形態１に係る方向性結合器１の第２の増幅回路３５を示す構成図である。
図３において、電源電圧ライン５０は、電源電圧が印加されている。
入力端子５１は、第２の増幅回路３５のプラス側の入力端子であり、第２の電圧Ｖ２が印加される。
入力端子５２は、第２の増幅回路３５のマイナス側の入力端子であり、第１の電圧Ｖ１が印加される。
出力端子５３は、第１の電流−Ｉ２又は第２の電流＋Ｉ２を第１の加算回路３６に出力するための端子である。
第２のプルアップ抵抗５４の一端は、電源電圧ライン５０と接続されており、第２のプルアップ抵抗５４の一端には、電源電圧が印加されている。
第２のプルアップ抵抗５４の他端は、第３のＮ型トランジスタ５５のドレイン端子と接続されている。
【００２１】
第３のＮ型トランジスタ５５は、例えば、ＮＭＯＳトランジスタである。
第３のＮ型トランジスタ５５のゲート端子は、入力端子５２及び第１の入力端子３１を介して、抵抗素子２１の一端と接続されている。
第３のＮ型トランジスタ５５のドレイン端子は、第２のプルアップ抵抗５４の他端と接続されている。
第３のＮ型トランジスタ５５のソース端子は、第４のＮ型トランジスタ５６のソース端子及び第２の電流源５７のプラス側端子のそれぞれと接続されている。
【００２２】
第４のＮ型トランジスタ５６は、例えば、ＮＭＯＳトランジスタである。
第４のＮ型トランジスタ５６のゲート端子は、入力端子５１及び第２の入力端子３２を介して、抵抗素子２１の他端と接続されている。
第４のＮ型トランジスタ５６のドレイン端子は、出力端子５３を介して、第１の加算回路３６と接続されている。
第４のＮ型トランジスタ５６のソース端子は、第３のＮ型トランジスタ５５のソース端子及び第２の電流源５７のプラス側端子のそれぞれと接続されている。
【００２３】
第２の電流源５７のプラス側端子は、第３のＮ型トランジスタ５５のソース端子及び第４のＮ型トランジスタ５６のソース端子のそれぞれと接続されている。
第２の電流源５７のマイナス側端子は、グランド５８と接続されている。
第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１と正比例している第１の電流−Ｉ２が、第４のＮ型トランジスタ５６のドレイン端子から第１の加算回路３６に出力される。
第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１と正比例している第２の電流＋Ｉ２が、第４のＮ型トランジスタ５６のドレイン端子から第１の加算回路３６に出力される。
なお、図３が示す第２の増幅回路３５における第２の増幅率Ｇ２は、第３のＮ型トランジスタ５５と第４のＮ型トランジスタ５６とを含む差動対のトランスコンダクタンスである。
【００２４】
図４は、実施の形態１に係る方向性結合器１の第１の加算回路３６を示す構成図である。
図４において、電源電圧ライン６０は、電源電圧が印加されている。
入力端子６１は、第１の増幅回路３４の出力端子４３と接続されている。入力端子６１は、第２のＮ型トランジスタ４６のドレイン端子から出力された電流Ｉ１が入力される端子である。
入力端子６２は、第２の増幅回路３５の出力端子５３と接続されている。入力端子６２は、第４のＮ型トランジスタ５６のドレイン端子から出力された第１の電流−Ｉ２又は第２の電流＋Ｉ２が入力される端子である。
出力端子６３は、出力端子３３と接続されている。出力端子６３は、出力端子３３を介して、信号を第３の端子１３に出力するための端子である。
【００２５】
負荷抵抗６４の一端は、電源電圧ライン６０と接続されており、負荷抵抗６４の一端には、電源電圧が印加されている。
負荷抵抗６４の他端は、入力端子６１及び出力端子４３を介して、第２のＮ型トランジスタ４６のドレイン端子と接続され、また、入力端子６２及び出力端子５３を介して、第４のＮ型トランジスタ５６のドレイン端子と接続されている。
また、負荷抵抗６４の他端は、出力端子６３及び出力端子３３を介して、第３の端子１３と接続されている。
第１の端子１１から第２の端子１２に向かって信号が流れているときは、第２のＮ型トランジスタ４６のドレイン端子から出力された電流Ｉ１と、第４のＮ型トランジスタ５６のドレイン端子から出力された第１の電流−Ｉ２との総和の電流Ｉ１−Ｉ２が、負荷抵抗６４によって電圧に変換される。
第２の端子１２から第１の端子１１に向かって信号が流れているときは、第２のＮ型トランジスタ４６のドレイン端子から出力された電流Ｉ１と、第４のＮ型トランジスタ５６のドレイン端子から出力された第２の電流＋Ｉ２との総和の電流Ｉ１＋Ｉ２が、負荷抵抗６４によって電圧に変換される。
【００２６】
次に、図１に示す方向性結合器１の動作について説明する。
第２の端子１２から信号が入力されると、第２の端子１２から入力された信号は、第１の端子１１に向かって流れる。
このとき、抵抗素子２１の他端には、第２の電圧Ｖ２が印加され、抵抗素子２１の一端には、第１の電圧Ｖ１が印加される。
第１の電圧Ｖ１は、抵抗素子２１での電圧降下の分だけ、第２の電圧Ｖ２よりも電圧値が低くなる。したがって、Ｖ２＞Ｖ１である。
【００２７】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第１の増幅回路３４のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第１の増幅回路３４のマイナス側の入力端子には、グランドが接続されているため、第１の増幅回路３４のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第１の増幅回路３４は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第１の電圧Ｖ１を第１の増幅率Ｇ１で増幅する。
第１の増幅回路３４は、第１の電圧Ｖ１を第１の増幅率Ｇ１で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ１を第１の加算回路３６に出力する。
【００２８】
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第２の増幅回路３５のプラス側の入力端子には、第２の電圧Ｖ２が印加される。
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第２の増幅回路３５のマイナス側の入力端子には、第１の電圧Ｖ１が印加される。
第２の増幅回路３５は、プラス側の入力端子に印加されている第２の電圧Ｖ２と、マイナス側の入力端子に印加されている第１の電圧Ｖ１との電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅する。第２の端子１２から第１の端子１１に向かって信号が流れているときは、Ｖ２＞Ｖ１であるため、電圧差Ｖ２−Ｖ１は、正の電圧値である。
したがって、第２の増幅回路３５は、電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第２の電流＋Ｉ２を第１の加算回路３６に出力する。
【００２９】
第１の加算回路３６は、第１の増幅回路３４から出力された電流Ｉ１と第２の増幅回路３５から出力された第２の電流＋Ｉ２との総和の電流Ｉ１＋Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
したがって、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第３の端子１３から、総和の電流Ｉ１＋Ｉ２と正比例している電圧値を有する信号が出力される。
【００３０】
第１の端子１１から信号が入力されると、第１の端子１１から入力された信号は、第２の端子１２に向かって流れる。
このとき、抵抗素子２１の一端には、第１の電圧Ｖ１が印加され、抵抗素子２１の他端には、第２の電圧Ｖ２が印加される。
第２の電圧Ｖ２は、抵抗素子２１での電圧降下の分だけ、第１の電圧Ｖ１よりも電圧値が低くなる。したがって、Ｖ１＞Ｖ２である。
【００３１】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第１の増幅回路３４のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第１の増幅回路３４のマイナス側の入力端子には、グランドが接続されているため、第１の増幅回路３４のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第１の増幅回路３４は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第１の電圧Ｖ１を第１の増幅率Ｇ１で増幅する。
第１の増幅回路３４は、第１の電圧Ｖ１を第１の増幅率Ｇ１で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ１を第１の加算回路３６に出力する。
【００３２】
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第２の増幅回路３５のプラス側の入力端子には、第２の電圧Ｖ２が印加される。
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第２の増幅回路３５のマイナス側の入力端子には、第１の電圧Ｖ１が印加される。
第２の増幅回路３５は、プラス側の入力端子に印加されている第２の電圧Ｖ２と、マイナス側の入力端子に印加されている第１の電圧Ｖ１との電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅する。第１の端子１１から第２の端子１２に向かって信号が流れているときは、Ｖ１＞Ｖ２であるため、電圧差Ｖ２−Ｖ１は、負の電圧値である。
したがって、第２の増幅回路３５は、電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第１の電流−Ｉ２を第１の加算回路３６に出力する。
【００３３】
第１の加算回路３６は、第１の増幅回路３４から出力された電流Ｉ１と第２の増幅回路３５から出力された第１の電流−Ｉ２との総和の電流Ｉ１−Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
したがって、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第３の端子１３から、総和の電流Ｉ１−Ｉ２と正比例している電圧値を有する信号が出力される。
【００３４】
しかし、図１に示す方向性結合器１では、第１の増幅回路３４が、総和の電流Ｉ１−Ｉ２が零になる第１の増幅率Ｇ１で、第１の電圧Ｖ１を増幅している。ここで、総和の電流Ｉ１−Ｉ２が零とは、厳密に零であるものに限るものではなく、方向性結合器として、実用上、無視できるほどの大きさの電流値を含んでいる。
また、第２の増幅回路３５が、総和の電流Ｉ１−Ｉ２が零になる第２の増幅率Ｇ２で、電圧差Ｖ２−Ｖ１を増幅している。
総和の電流Ｉ１−Ｉ２が零になるための、第１の増幅率Ｇ１と第２の増幅率Ｇ２は、以下の式（１）で示す関係を有している。
0006925561.tif 000002
式（１）において、Ｒは、抵抗素子２１のインピーダンス［Ω］、Ｒ０は、第１の端子１１及び第２の端子１２のそれぞれから外部を見たときのインピーダンス［Ω］である。
したがって、図１に示す方向性結合器１では、第１の端子１１から第２の端子１２に向かって信号が流れているときは、総和の電流Ｉ１−Ｉ２が零になるため、第３の端子１３から信号が出力されない。
なお、第３の端子１３から信号が出力されても、方向性結合器として、実用上、問題がない場合、第１の増幅率Ｇ１と第２の増幅率Ｇ２は、式（１）で示す関係を有していなくてもよい。
【００３５】
以下、図１に示す方向性結合器の物理的な寸法と、非特許文献１に開示されている方向性結合器の物理的な寸法とを比較する。
例えば、信号の周波数が１００［ＭＨｚ］であれば、非特許文献１に開示されている方向性結合器が備える必要があるインダクタは、インダクタンス値が約７［ｎＨ］であり、物理的な寸法が約５００×５００［μｍ２］である。
非特許文献１に開示されている方向性結合器は、２つのインダクタを備えているため、信号の周波数が１００［ＭＨｚ］であれば、物理的な寸法が約５００×５００×２［μｍ２］以上になる。したがって、非特許文献１に開示されている方向性結合器は、信号の周波数が数１００［ＭＨｚ］以下の場合、物理的な寸法が大きくなり、半導体チップに実装することが困難となる。
【００３６】
図１に示す方向性結合器は、抵抗素子２１と、第１の増幅回路３４と、第２の増幅回路３５と、第１の加算回路３６とを備えている。
抵抗素子２１の物理的な寸法は、約１０×１０［μｍ２］である。
図２に示す第１の増幅回路３４が備える第１のプルアップ抵抗４４、第１のＮ型トランジスタ４５、第２のＮ型トランジスタ４６及び第１の電流源４７のそれぞれの物理的な寸法は、約１０×１０［μｍ２］である。
図３に示す第２の増幅回路３５が備える第２のプルアップ抵抗５４、第３のＮ型トランジスタ５５、第４のＮ型トランジスタ５６及び第２の電流源５７のそれぞれの物理的な寸法は、約１０×１０［μｍ２］である。
第１の加算回路３６が備える負荷抵抗６４の物理的な寸法は、約１０×１０［μｍ２］である。
したがって、図１に示す方向性結合器の物理的な寸法は、約１０×１０×１０［μｍ２］になる。ここでは、説明の簡単化のため、図１に示す方向性結合器が備える構成要素の間の配線のスペースを考慮していない。
以上より、信号の周波数が１００［ＭＨｚ］であれば、図１に示す方向性結合器の物理的な寸法は、非特許文献１に開示されている方向性結合器の物理的な寸法よりも大幅に小さくすることができる。
【００３７】
以上の実施の形態１では、第１の端子１１と一端が接続され、第２の端子１２と他端が接続されている抵抗素子２１と、抵抗素子２１の一端に印加されている第１の電圧と正比例している電流を出力する第１の増幅回路３４とを備えるように、方向性結合器１を構成した。また、方向性結合器１は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の電圧と第２の電圧との電圧差と正比例していて、第１の増幅回路３４から出力された電流と極性が異なる第１の電流を出力し、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の電圧と第２の電圧との電圧差と正比例していて、第１の増幅回路３４から出力された電流と極性が等しい第２の電流を出力する第２の増幅回路３５を備えている。また、方向性結合器１は、第１の増幅回路３４から出力された電流と第１の電流との総和の電流と正比例している電圧値を有する信号、又は、第１の増幅回路３４から出力された電流と第２の電流との総和の電流と正比例している電圧値を有する信号を第３の端子１３に出力する第１の加算回路３６を備えている。したがって、方向性結合器１は、低周波帯の信号が入力される用途でも、物理的な寸法の大型化を避けることができる。
【００３８】
また、実施の形態１では、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の増幅回路３４が、総和の電流が零になる第１の増幅率で、第１の電圧を増幅し、第２の増幅回路３５が、総和の電流が零になる第２の増幅率で、第１の電圧と第２の電圧との電圧差を増幅するように、方向性結合器１を構成した。したがって、方向性結合器１は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、信号を第３の端子１３に出力せずに、第２の端子１２から第１の端子１１に向かって信号が流れているときに、信号を第３の端子１３に出力することができる。
【００３９】
図１に示す方向性結合器１では、第１の増幅回路３４が、図２のように構成されている。しかし、これは一例に過ぎず、第１の増幅回路３４が、図５に示すように、２つのレベルシフタ７１，７２を備えていてもよい。
図５は、実施の形態１に係る方向性結合器１の他の第１の増幅回路３４を示す構成図である。
図５において、レベルシフタ７１は、電流源７１ｂ及びＰ（Ｐｏｓｉｔｉｖｅ）ＭＯＳトランジスタ７１ｃを備えている。
レベルシフタ７１は、第１のＮ型トランジスタ４５のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン７１ａは、電源電圧が印加されている。
電流源７１ｂのプラス側端子は、電源電圧ライン７１ａと接続され、電流源７１ｂのマイナス側端子は、ＰＭＯＳトランジスタ７１ｃのソース端子及び第１のＮ型トランジスタ４５のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７１ｃのゲート端子は、入力端子４２と接続され、ＰＭＯＳトランジスタ７１ｃのソース端子は、電流源７１ｂのマイナス側端子及び第１のＮ型トランジスタ４５のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７１ｃのドレイン端子は、グランド７１ｄと接続されている。
【００４０】
レベルシフタ７２は、電流源７２ｂ及びＰＭＯＳトランジスタ７２ｃを備えている。
レベルシフタ７２は、第２のＮ型トランジスタ４６のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン７２ａは、電源電圧が印加されている。
電流源７２ｂのプラス側端子は、電源電圧ライン７２ａと接続され、電流源７２ｂのマイナス側端子は、ＰＭＯＳトランジスタ７２ｃのソース端子及び第２のＮ型トランジスタ４６のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７２ｃのゲート端子は、入力端子４１と接続され、ＰＭＯＳトランジスタ７２ｃのソース端子は、電流源７２ｂのマイナス側端子及び第２のＮ型トランジスタ４６のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７２ｃのドレイン端子は、グランド７２ｄと接続されている。
第１の増幅回路３４は、レベルシフタ７１を備えることで、グランド電位ＶＧＮＤが０からずれている場合でも、第１のＮ型トランジスタ４５のゲート端子に印加される電圧を０に調整することができる。
また、第１の増幅回路３４は、レベルシフタ７２を備えることで、第２のＮ型トランジスタ４６のゲート端子に印加される電圧を所望の電圧に調整することができる。
【００４１】
図１に示す方向性結合器１では、第２の増幅回路３５が、図３のように構成されている。しかし、これは一例に過ぎず、第２の増幅回路３５が、図６に示すように、２つのレベルシフタ７３，７４を備えていてもよい。
図６は、実施の形態１に係る方向性結合器１の他の第２の増幅回路３５を示す構成図である。
図６において、レベルシフタ７３は、電流源７３ｂ及びＰＭＯＳトランジスタ７３ｃを備えている。
レベルシフタ７３は、第３のＮ型トランジスタ５５のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン７３ａは、電源電圧が印加されている。
電流源７３ｂのプラス側端子は、電源電圧ライン７３ａと接続され、電流源７３ｂのマイナス側端子は、ＰＭＯＳトランジスタ７３ｃのソース端子及び第３のＮ型トランジスタ５５のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７３ｃのゲート端子は、入力端子５２と接続され、ＰＭＯＳトランジスタ７３ｃのソース端子は、電流源７３ｂのマイナス側端子及び第３のＮ型トランジスタ５５のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７３ｃのドレイン端子は、グランド７３ｄと接続されている。
【００４２】
レベルシフタ７４は、電流源７４ｂ及びＰＭＯＳトランジスタ７４ｃを備えている。
レベルシフタ７４は、第４のＮ型トランジスタ５６のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン７４ａは、電源電圧が印加されている。
電流源７４ｂのプラス側端子は、電源電圧ライン７４ａと接続され、電流源７４ｂのマイナス側端子は、ＰＭＯＳトランジスタ７４ｃのソース端子及び第４のＮ型トランジスタ５６のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７４ｃのゲート端子は、入力端子５１と接続され、ＰＭＯＳトランジスタ７４ｃのソース端子は、電流源７４ｂのマイナス側端子及び第４のＮ型トランジスタ５６のゲート端子のそれぞれと接続されている。
ＰＭＯＳトランジスタ７４ｃのドレイン端子は、グランド７４ｄと接続されている。
第２の増幅回路３５は、レベルシフタ７３を備えることで、第３のＮ型トランジスタ５５のゲート端子に印加される電圧を所望の電圧に調整することができる。
また、第２の増幅回路３５は、レベルシフタ７４を備えることで、第４のＮ型トランジスタ５６のゲート端子に印加される電圧を所望の電圧に調整することができる。
【００４３】
実施の形態２．
図１に示す方向性結合器１では、第１の増幅回路３４が、抵抗素子２１の一端に印加されている第１の電圧Ｖ１と正比例している電流Ｉ１を第１の加算回路３６に出力している。
実施の形態２では、第１の増幅回路３７が、抵抗素子２１の他端に印加されている第２の電圧Ｖ２と正比例している電流Ｉ１’を第１の加算回路３６に出力する方向性結合器１について説明する。
【００４４】
図７は、実施の形態２に係る方向性結合器１を実装している半導体チップを示す構成図である。図７において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
第１の増幅回路３７のプラス側の入力端子は、第２の入力端子３２を介して、抵抗素子２１の他端と接続されており、第１の増幅回路３７のマイナス側の入力端子は、グランドと接続されている。
第１の増幅回路３７は、抵抗素子２１の他端に印加されている第２の電圧Ｖ２を第１の増幅率Ｇ１’で増幅することで、第２の電圧Ｖ２と正比例している電流Ｉ１’を第１の加算回路３６に出力する。
ここでの正比例を厳密に解釈すれば、第２の電圧Ｖ２と正比例している電流Ｉ１’は、第２の電圧Ｖ２が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第２の電圧Ｖ２が零であっても、電流Ｉ１’が零にならない場合も含むものである。
【００４５】
次に、図７に示す方向性結合器１の動作について説明する。
第２の端子１２から信号が入力されると、第２の端子１２から入力された信号は、第１の端子１１に向かって流れる。
このとき、抵抗素子２１の他端には、第２の電圧Ｖ２が印加され、抵抗素子２１の一端には、第１の電圧Ｖ１が印加される。
第１の電圧Ｖ１は、抵抗素子２１での電圧降下の分だけ、第２の電圧Ｖ２よりも電圧値が低くなる。したがって、Ｖ２＞Ｖ１である。
【００４６】
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第１の増幅回路３７のプラス側の入力端子には、第２の電圧Ｖ２が印加される。
第１の増幅回路３７のマイナス側の入力端子には、グランドが接続されているため、第１の増幅回路３７のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第１の増幅回路３７は、プラス側の入力端子に印加されている第２の電圧Ｖ２と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第２の電圧Ｖ２を第１の増幅率Ｇ１’で増幅する。
第１の増幅回路３７は、第２の電圧Ｖ２を第１の増幅率Ｇ１’で増幅することで、第２の電圧Ｖ２と正比例している電流Ｉ１’を第１の加算回路３６に出力する。
【００４７】
第２の増幅回路３５は、実施の形態１と同様に、電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第２の電流＋Ｉ２を第１の加算回路３６に出力する。
【００４８】
第１の加算回路３６は、第１の増幅回路３４から出力された電流Ｉ１’と第２の増幅回路３５から出力された第２の電流＋Ｉ２との総和の電流Ｉ１’＋Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
したがって、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第３の端子１３から、総和の電流Ｉ１’＋Ｉ２と正比例している電圧値を有する信号が出力される。
【００４９】
第１の端子１１から信号が入力されると、第１の端子１１から入力された信号は、第２の端子１２に向かって流れる。
このとき、抵抗素子２１の一端には、第１の電圧Ｖ１が印加され、抵抗素子２１の他端には、第２の電圧Ｖ２が印加される。
第２の電圧Ｖ２は、抵抗素子２１での電圧降下の分だけ、第１の電圧Ｖ１よりも電圧値が低くなる。したがって、Ｖ１＞Ｖ２である。
【００５０】
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第１の増幅回路３７のプラス側の入力端子には、第２の電圧Ｖ２が印加される。
第１の増幅回路３７のマイナス側の入力端子には、グランドが接続されているため、第１の増幅回路３７のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第１の増幅回路３７は、プラス側の入力端子に印加されている第２の電圧Ｖ２と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第２の電圧Ｖ２を第１の増幅率Ｇ１’で増幅する。
第１の増幅回路３７は、第２の電圧Ｖ２を第１の増幅率Ｇ１’で増幅することで、第２の電圧Ｖ２と正比例している電流Ｉ１’を第１の加算回路３６に出力する。
【００５１】
第２の増幅回路３５は、実施の形態１と同様に、電圧差Ｖ２−Ｖ１を第２の増幅率Ｇ２で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第１の電流−Ｉ２を第１の加算回路３６に出力する。
【００５２】
第１の加算回路３６は、第１の増幅回路３７から出力された電流Ｉ１’と第２の増幅回路３５から出力された第１の電流−Ｉ２との総和の電流Ｉ１’−Ｉ２と正比例している電圧値を有する信号を、出力端子３３を介して、第３の端子１３に出力する。
したがって、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第３の端子１３から、総和の電流Ｉ１’−Ｉ２と正比例している電圧値を有する信号が出力される。
【００５３】
しかし、図７に示す方向性結合器１では、第１の増幅回路３７が、総和の電流Ｉ１’−Ｉ２が零になる第１の増幅率Ｇ１’で、第１の電圧Ｖ１を増幅している。ここで、総和の電流Ｉ１’−Ｉ２が零とは、厳密に零であるものに限るものではなく、方向性結合器として、実用上、無視できるほどの大きさの電流値を含んでいる。
また、第２の増幅回路３５が、総和の電流Ｉ１’−Ｉ２が零になる第２の増幅率Ｇ２で、電圧差Ｖ２−Ｖ１を増幅している。
総和の電流Ｉ１’−Ｉ２が零になるための、第１の増幅率Ｇ１’と第２の増幅率Ｇ２は、以下の式（２）で示す関係を有している。
0006925561.tif 000003
したがって、図７に示す方向性結合器１では、第１の端子１１から第２の端子１２に向かって信号が流れているときは、総和の電流Ｉ１’−Ｉ２が零になるため、第３の端子１３から信号が出力されない。
【００５４】
以上より、図７に示す方向性結合器１は、図１に示す方向性結合器１と同様に、低周波帯の信号が入力される用途でも、物理的な寸法の大型化を避けることができる。
また、図７に示す方向性結合器１は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、信号を第３の端子１３に出力しないようにすることができる。
【００５５】
実施の形態３．
実施の形態３では、第１の端子１１、第２の端子１２、第３の端子１３及び第４の端子１４のそれぞれが接続されている方向性結合器１について説明する。
【００５６】
図８は、実施の形態３に係る方向性結合器１を実装している半導体チップを示す構成図である。図８において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
方向性結合器１は、半導体チップに実装されており、抵抗素子２１、乗加減算回路２２及び乗加減算回路２３を備えている。図８に示す方向性結合器１は、半導体チップに実装されている。しかし、これは一例に過ぎず、図８に示す方向性結合器１は、半導体チップに実装されているものに限るものではない。
図８に示す方向性結合器１は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、信号を第３の端子１３に出力せずに、信号を第４の端子１４に出力する。
図８に示す方向性結合器１は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、信号を第４の端子１４に出力せずに、信号を第３の端子１３に出力する。
第４の端子１４は、信号の出力端子である。
【００５７】
乗加減算回路２３は、第１の入力端子８１、第２の入力端子８２、出力端子８３を備えている。
また、乗加減算回路２３は、第３の増幅回路９１、第４の増幅回路９２及び第２の加算回路９３を備えている。
【００５８】
第１の入力端子８１は、乗加減算回路２３が、抵抗素子２１の一端に印加されている第１の電圧Ｖ１が入力される端子である。
第２の入力端子８２は、乗加減算回路２３が、抵抗素子２１の他端に印加されている第２の電圧Ｖ２が入力される端子である。
出力端子８３は、乗加減算回路２３が、信号を出力するための端子である。
図８に示す方向性結合器１では、第１の入力端子８１が、抵抗素子２１の一端と接続されている。しかし、これは一例に過ぎず、第１の入力端子８１が、抵抗素子２１の他端と接続されていてもよい。
【００５９】
第３の増幅回路９１のプラス側の入力端子は、第１の入力端子８１を介して、抵抗素子２１の一端と接続されており、第３の増幅回路９１のマイナス側の入力端子は、グランドと接続されている。
第３の増幅回路９１は、第１の電圧Ｖ１を第３の増幅率Ｇ３で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ３を第２の加算回路９３に出力する。
ここでの正比例を厳密に解釈すれば、第１の電圧Ｖ１と正比例している電流Ｉ３は、第１の電圧Ｖ１が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第１の電圧Ｖ１が零であっても、電流Ｉ３が零にならない場合も含むものである。
図８に示す方向性結合器１では、第３の増幅回路９１における第３の増幅率がＧ３であるとしている。しかし、これは一例に過ぎず、第３の増幅回路９１における第３の増幅率が、第１の増幅回路３４における第１の増幅率Ｇ１と同じ増幅率であってもよい。
なお、第３の増幅回路９１のプラス側の入力端子が第１の入力端子８１を介して、抵抗素子２１の他端と接続されていれば、第３の増幅回路９１は、第２の電圧Ｖ２を第３の増幅率Ｇ３’で増幅することで、第２の電圧Ｖ２と正比例している電流Ｉ３’を第２の加算回路９３に出力する。
ここでの正比例を厳密に解釈すれば、第２の電圧Ｖ２と正比例している電流Ｉ３’は、第２の電圧Ｖ２が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第２の電圧Ｖ２が零であっても、電流Ｉ３’が零にならない場合も含むものである。
【００６０】
第４の増幅回路９２のプラス側の入力端子は、第１の入力端子８１を介して、抵抗素子２１の一端と接続されており、第４の増幅回路９２のマイナス側の入力端子は、第２の入力端子８２を介して、抵抗素子２１の他端と接続されている。
第４の増幅回路９２は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第３の電流−Ｉ４を第２の加算回路９３に出力する。第３の電流−Ｉ４の極性は、第３の増幅回路９１から出力される電流Ｉ３の極性と異なっている。
第４の増幅回路９２は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第４の電流＋Ｉ４を第２の加算回路９３に出力する。第４の電流＋Ｉ４の極性は、第３の増幅回路９１から出力される電流Ｉ３の極性と等しい。
ここでの正比例を厳密に解釈すれば、電圧差Ｖ２−Ｖ１と正比例している第３の電流−Ｉ４及び電圧差Ｖ２−Ｖ１と正比例している第４の電流＋Ｉ４のそれぞれは、電圧差Ｖ２−Ｖ１が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電圧差Ｖ２−Ｖ１が零であっても、第３の電流−Ｉ４及び第４の電流＋Ｉ４のそれぞれが零にならない場合も含むものである。
図８に示す方向性結合器１では、第４の増幅回路９２における第４の増幅率がＧ４であるとしている。しかし、これは一例に過ぎず、第４の増幅回路９２における第４の増幅率が、第２の増幅回路３５における第２の増幅率Ｇ２と同じ増幅率であってもよい。
【００６１】
第２の加算回路９３は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第３の増幅回路９１から出力された電流Ｉ３と第４の増幅回路９２から出力された第４の電流＋Ｉ４との総和の電流Ｉ３＋Ｉ４と正比例している電圧値を有する信号を、出力端子８３を介して、第４の端子１４に出力する。
ここでの正比例を厳密に解釈すれば、電流Ｉ３＋Ｉ４と正比例している電圧値は、電流Ｉ３＋Ｉ４が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流Ｉ３＋Ｉ４が零であっても、電圧値が零にならない場合も含むものである。
第２の加算回路９３は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第３の増幅回路９１から出力された電流Ｉ３と第４の増幅回路９２から出力された第３の電流−Ｉ４との総和の電流Ｉ３−Ｉ４と正比例している電圧値を有する信号を、出力端子８３を介して、第４の端子１４に出力する。
ここでの正比例を厳密に解釈すれば、電流Ｉ３−Ｉ４と正比例している電圧値は、電流Ｉ３−Ｉ４が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流Ｉ３−Ｉ４が零であっても、電圧値が零にならない場合も含むものである。
【００６２】
次に、図８に示す方向性結合器１の動作について説明する。
乗加減算回路２２の動作は、実施の形態１と同様であり、乗加減算回路２２は、第１の端子１１から第２の端子１２に向かって信号が流れているときは、信号を第３の端子１３に出力しない。乗加減算回路２２は、第２の端子１２から第１の端子１１に向かって信号が流れているときは、信号を第３の端子１３に出力する。
【００６３】
第１の端子１１から信号が入力されると、第１の端子１１から入力された信号は、第２の端子１２に向かって流れる。
このとき、抵抗素子２１の一端には、第１の電圧Ｖ１が印加され、抵抗素子２１の他端には、第２の電圧Ｖ２が印加される。
第２の電圧Ｖ２は、抵抗素子２１での電圧降下の分だけ、第１の電圧Ｖ１よりも電圧値が低くなる。したがって、Ｖ１＞Ｖ２である。
【００６４】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第３の増幅回路９１のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第３の増幅回路９１のマイナス側の入力端子には、グランドが接続されているため、第３の増幅回路９１のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第３の増幅回路９１は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第１の電圧Ｖ１を第３の増幅率Ｇ３で増幅する。
第３の増幅回路９１は、第１の電圧Ｖ１を第３の増幅率Ｇ３で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ３を第２の加算回路９３に出力する。
【００６５】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第４の増幅回路９２のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第４の増幅回路９２のマイナス側の入力端子には、第２の電圧Ｖ２が印加される。
第４の増幅回路９２は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されている第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅する。第１の端子１１から第２の端子１２に向かって信号が流れているときは、Ｖ１＞Ｖ２であるため、電圧差Ｖ２−Ｖ１は、正の電圧値である。
したがって、第４の増幅回路９２は、電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第４の電流＋Ｉ４を第２の加算回路９３に出力する。
【００６６】
第２の加算回路９３は、第３の増幅回路９１から出力された電流Ｉ３と第４の増幅回路９２から出力された第４の電流＋Ｉ４との総和の電流Ｉ３＋Ｉ４と正比例している電圧値を有する信号を、出力端子８３を介して、第４の端子１４に出力する。
したがって、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第４の端子１４から、総和の電流Ｉ３＋Ｉ４と正比例している電圧値を有する信号が出力される。
【００６７】
第２の端子１２から信号が入力されると、第２の端子１２から入力された信号は、第１の端子１１に向かって流れる。
このとき、抵抗素子２１の他端には、第２の電圧Ｖ２が印加され、抵抗素子２１の一端には、第１の電圧Ｖ１が印加される。
第１の電圧Ｖ１は、抵抗素子２１での電圧降下の分だけ、第２の電圧Ｖ２よりも電圧値が低くなる。したがって、Ｖ２＞Ｖ１である。
【００６８】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第３の増幅回路９１のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第３の増幅回路９１のマイナス側の入力端子には、グランドが接続されているため、第３の増幅回路９１のマイナス側の入力端子に印加される電圧は、グランド電位ＶＧＮＤであり、ほぼ０ボルトである。
第３の増幅回路９１は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されているグランド電位ＶＧＮＤ≒０との電圧差である第１の電圧Ｖ１を第３の増幅率Ｇ３で増幅する。
第３の増幅回路９１は、第１の電圧Ｖ１を第３の増幅率Ｇ３で増幅することで、第１の電圧Ｖ１と正比例している電流Ｉ３を第２の加算回路９３に出力する。
【００６９】
第１の電圧Ｖ１が抵抗素子２１の一端に印加されることで、第４の増幅回路９２のプラス側の入力端子には、第１の電圧Ｖ１が印加される。
第２の電圧Ｖ２が抵抗素子２１の他端に印加されることで、第４の増幅回路９２のマイナス側の入力端子には、第２の電圧Ｖ２が印加される。
第４の増幅回路９２は、プラス側の入力端子に印加されている第１の電圧Ｖ１と、マイナス側の入力端子に印加されている第２の電圧Ｖ２との電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅する。第２の端子１２から第１の端子１１に向かって信号が流れているときは、Ｖ２＞Ｖ１であるため、電圧差Ｖ２−Ｖ１は、負の電圧値である。
したがって、第４の増幅回路９２は、電圧差Ｖ２−Ｖ１を第４の増幅率Ｇ４で増幅することで、電圧差Ｖ２−Ｖ１と正比例している第３の電流−Ｉ４を第２の加算回路９３に出力する。
【００７０】
第２の加算回路９３は、第３の増幅回路９１から出力された電流Ｉ３と第４の増幅回路９２から出力された第３の電流−Ｉ４との総和の電流Ｉ３−Ｉ４と正比例している電圧値を有する信号を、出力端子８３を介して、第４の端子１４に出力する。
したがって、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第４の端子１４から、総和の電流Ｉ３−Ｉ４と正比例している電圧値を有する信号が出力される。
【００７１】
しかし、図８に示す方向性結合器１では、第３の増幅回路９１が、総和の電流Ｉ３−Ｉ４が零になる第３の増幅率Ｇ３で、第１の電圧Ｖ１を増幅している。ここで、総和の電流Ｉ３−Ｉ４が零とは、厳密に零であるものに限るものではなく、方向性結合器として、実用上、無視できるほどの大きさの電流値を含んでいる。
また、第４の増幅回路９２が、総和の電流Ｉ３−Ｉ４が零になる第４の増幅率Ｇ４で、電圧差Ｖ２−Ｖ１を増幅している。
総和の電流Ｉ３−Ｉ４が零になるための、第３の増幅率Ｇ３と第４の増幅率Ｇ４は、以下の式（３）で示す関係を有している。
0006925561.tif 000004
したがって、図８に示す方向性結合器１では、第２の端子１２から第１の端子１１に向かって信号が流れているときは、総和の電流Ｉ３−Ｉ４が零になるため、第４の端子１４から信号が出力されない。
【００７２】
図８に示す方向性結合器１では、第１の入力端子８１が、抵抗素子２１の一端と接続されている。しかし、これは一例に過ぎず、第１の入力端子８１が、抵抗素子２１の他端と接続されていてもよい。
第１の入力端子８１が、抵抗素子２１の他端と接続されている場合、総和の電流Ｉ３’−Ｉ４が零になるための、第３の増幅率Ｇ３’と第４の増幅率Ｇ４は、以下の式（４）で示す関係を有している。
0006925561.tif 000005
【００７３】
以上の実施の形態３の方向性結合器１は、抵抗素子２１の一端に印加されている第１の電圧と正比例している電流を出力する第３の増幅回路９１と、第２の端子１２から第１の端子１１に向かって信号が流れているときは、第１の電圧と第２の電圧との電圧差と正比例していて、第３の増幅回路９１から出力された電流と極性が異なる第３の電流を出力し、第１の端子１１から第２の端子１２に向かって信号が流れているときは、第１の電圧と第２の電圧との電圧差と正比例していて、第３の増幅回路９１から出力された電流と極性が等しい第４の電流を出力する第４の増幅回路９２とを備えている。また、方向性結合器１は、第３の増幅回路９１から出力された電流と第３の電流との総和の電流と正比例している電圧値を有する信号、又は、第３の増幅回路９１から出力された電流と第４の電流との総和の電流と正比例している電圧値を有する信号を第４の端子１４に出力する第２の加算回路９３を備えている。したがって、第１の端子１１、第２の端子１２、第３の端子１３及び第４の端子１４のそれぞれが接続されている方向性結合器１は、低周波帯の信号が入力される用途でも、物理的な寸法の大型化を避けることができる。
【００７４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００７５】
この発明は、方向性結合器及び半導体チップに適している。
【符号の説明】
【００７６】
１  方向性結合器、１１  第１の端子、１２  第２の端子、１３  第３の端子、１４  第４の端子、２１  抵抗素子、２２  乗加減算回路、２３  乗加減算回路、３１  第１の入力端子、３２  第２の入力端子、３３  出力端子、３４  第１の増幅回路、３５  第２の増幅回路、３６  第１の加算回路、３７  第１の増幅回路、４０  電源電圧ライン、４１  入力端子、４２  入力端子、４３  出力端子、４４  第１のプルアップ抵抗、４５  第１のＮ型トランジスタ、４６  第２のＮ型トランジスタ、４７  第１の電流源、４８  グランド、５０  電源電圧ライン、５１  入力端子、５２  入力端子、５３  出力端子、５４  第２のプルアップ抵抗、５５  第３のＮ型トランジスタ、５６  第４のＮ型トランジスタ、５７  第２の電流源、５８  グランド、６０  電源電圧ライン、６１  入力端子、６２  入力端子、６３  出力端子、６４  負荷抵抗、７１  レベルシフタ、７１ａ  電源電圧ライン、７１ｂ  電流源、７１ｃ  ＰＭＯＳトランジスタ、７１ｄ  グランド、７２  レベルシフタ、７２ａ  電源電圧ライン、７２ｂ  電流源、７２ｃ  ＰＭＯＳトランジスタ、７２ｄ  グランド、７３  レベルシフタ、７３ａ  電源電圧ライン、７３ｂ  電流源、７３ｃ  ＰＭＯＳトランジスタ、７３ｄ  グランド、７４  レベルシフタ、７４ａ  電源電圧ライン、７４ｂ  電流源、７４ｃ  ＰＭＯＳトランジスタ、７４ｄ  グランド、８１  第１の入力端子、８２  第２の入力端子、８３  出力端子、９１  第３の増幅回路、９２  第４の増幅回路、９３  第２の加算回路。
【図１】
0006925561.tif 000008
【図２】
0006925561.tif 000009
【図３】
0006925561.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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