(57)【特許請求の範囲】
【請求項１】
第１のプレート線に結合された第１の端部と、第１のデジット線に結合された第２の端部とを有する第１の蓄積コンポーネントを含む第１のメモリセルと、
前記第１のデジット線とは異なる第２のデジット線に結合された第１の端部と、前記第１のプレート線とは異なる第２のプレート線に結合された第２の端部とを有する第２の蓄積コンポーネントを含む第２のメモリセルと、
相互に交互のプレート線及びデジット線の第１のセットであり、前記第１のプレート線及び前記第２のデジット線を含む前記第１のセットであり、前記第２のメモリセルの前記第２のデジット線は、前記第１のメモリセルの前記第１のプレート線に隣接する、前記第１のセットと、
相互に交互のプレート線及びデジット線の第２のセットであり、前記第２のプレート線及び前記第１のデジット線を含む前記第２のセットであり、前記第１のメモリセルの前記第１のデジット線は、前記第２のメモリセルの前記第２のプレート線に隣接する、前記第２のセットと
を含む、装置。
【請求項２】
第３のプレート線に結合された第１の端部と、第３のデジット線に結合された第２の端部とを有する第３の蓄積コンポーネントを含む第３のメモリセルを更に含み、
前記第２のメモリセルの前記第２のデジット線は、前記第３のメモリセルの前記第３のプレート線に隣接する、
請求項１に記載の装置。
【請求項３】
メモリセルの第１のレイヤと、
前記第１、第２、及び第３のメモリセルを含むメモリセルの第２のレイヤと
を更に含む、請求項２に記載の装置。
【請求項４】
メモリセルの前記第１のレイヤ内に含まれる第４のメモリセルであり、第４のプレート線に結合された第１の端部と、第４のデジット線に結合された第２の端部とを有する第４の蓄積コンポーネントを含む前記第４のメモリセルを更に含み、
前記第４のメモリセルの前記第４のデジット線と、前記第２のメモリセルの前記第２のデジット線とは、共有されるデジット線に纏められる、
請求項３に記載の装置。
【請求項５】
メモリセルの前記第１のレイヤ内に含まれる第４のメモリセルであり、第４のデジット線に結合された第１の端部と、第４のプレート線に結合された第２の端部とを有する第４の蓄積コンポーネントを含む前記第４のメモリセルを更に含み、
前記第２のメモリセルの前記第２のデジット線は、前記第４のメモリセルの前記第４のプレート線に隣接する、
請求項３に記載の装置。
【請求項６】
前記第１のメモリセルの前記第１の蓄積コンポーネントの前記第１の端部は、第１の選択コンポーネントを通じて前記第１のプレート線に結合される、請求項１に記載の装置。
【請求項７】
前記第１のメモリセルの前記第１の蓄積コンポーネントの前記第２の端部は、第２の選択コンポーネントを通じて前記第１のデジット線に結合される、請求項６に記載の装置。
【請求項８】
前記第１及び第２の蓄積コンポーネントは誘電体コンデンサである、請求項１に記載の装置。
【請求項９】
前記第１及び第２の蓄積コンポーネントは強誘電体コンデンサである、請求項１に記載の装置。
【請求項１０】
メモリセルの第１のレイヤと、
メモリセルの前記第１のレイヤの下にあるメモリセルの第２のレイヤと、
メモリセルの前記第１のレイヤ内に含まれる第１のメモリセルであり、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第１のメモリセルと、
メモリセルの前記第２のレイヤ内に含まれる第２のメモリセルであり、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第２のメモリセルと、
メモリセルの前記第１のレイヤ内に含まれる第３のメモリセルであり、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第３のメモリセルと、
メモリセルの前記第２のレイヤ内に含まれる第４のメモリセルであり、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第４のメモリセルと、
相互に交互のプレート線及びデジット線のセットと
を含み、
前記第１のメモリセルの前記デジット線と、前記第２のメモリセルの前記デジット線とは、前記第１の及び第２のメモリセル間で共有されるデジット線に纏められ、
前記第３のメモリセルの前記プレート線と、前記第４のメモリセルの前記プレート線とは、前記第３及び第４のメモリセル間で共有されるプレート線に纏められ、
プレート線とデジット線の前記セットは、前記共有されるプレート線と、前記共有されるプレート線に隣接する前記共有されるデジット線とを含む、
装置。
【請求項１１】
メモリセルの前記第１のレイヤ内に含まれる第５のメモリセルであり、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第５のメモリセルと、
メモリセルの前記第２のレイヤ内に含まれる第６のメモリセルであり、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを有する蓄積コンポーネントを含む前記第６のメモリセルと
を含み、
前記第５のメモリセルの前記プレート線と、前記第６のメモリセルの前記プレート線とは、前記第５及び第６のメモリセル間で共有されるプレート線に纏められ、
前記第１及び第２のメモリセルの前記共有されるデジット線は、前記第５及び第６のメモリセルの前記共有されるプレート線に隣接する、
請求項１０に記載の装置。
【請求項１２】
前記第１のメモリセルの前記蓄積コンポーネントの第２の端部は、第１の選択コンポーネントを通じて前記デジット線に結合され、
前記第２のメモリセルの前記蓄積コンポーネントの第２の端部は、第２の選択コンポーネントを通じて前記プレート線に結合される、
請求項１０に記載の装置。
【請求項１３】
前記第１のメモリセルの前記蓄積コンポーネントの第１の端部は、第３の選択コンポーネントを通じて前記プレート線に結合され、
前記第２のメモリセルの前記蓄積コンポーネントの第１の端部は、第４の選択コンポーネントを通じて前記デジット線に結合される、
請求項１２に記載の装置。
【請求項１４】
第１のメモリレイヤと、
前記第１のメモリレイヤの下にある第２のメモリレイヤと、
前記第１のメモリレイヤ内の第１の蓄積コンポーネントと、前記第２のメモリレイヤ内の第２の蓄積コンポーネントとを含むメモリセルと
を含み、
前記第１の蓄積コンポーネントは、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを含み、
前記第２の蓄積コンポーネントは、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを含み、
前記第１の蓄積コンポーネントの前記デジット線は、前記第２の蓄積コンポーネントの前記プレート線に隣接する、
装置。
【請求項１５】
前記メモリセルは第１のメモリセルであり、前記装置は、
前記第１のメモリレイヤ内の第１の蓄積コンポーネントと、前記第２のメモリレイヤ内の第２の蓄積コンポーネントとを含む第２のメモリセルを更に含み、
前記第２のメモリセルの前記第１の蓄積コンポーネントは、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを含み、
前記第２のメモリセルの前記第２の蓄積コンポーネントは、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを含み、
前記第１のメモリセルの前記第１の蓄積コンポーネントの前記デジット線は、前記第２のメモリセルの前記第１の蓄積コンポーネントの前記プレート線に隣接する、
請求項１４に記載の装置。
【請求項１６】
前記第１のメモリレイヤ内の第１の蓄積コンポーネントと、前記第２のメモリレイヤ内の第２の蓄積コンポーネントとを含む第３のメモリセルを更に含み、
前記第３のメモリセルの前記第１の蓄積コンポーネントは、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを含み、
前記第３のメモリセルの前記第２の蓄積コンポーネントは、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを含み、
前記第１のメモリセルの前記第１の蓄積コンポーネントの前記デジット線は、前記第３のメモリセルの前記第１の蓄積コンポーネントの前記プレート線に隣接する、
請求項１５に記載の装置。
【請求項１７】
前記第１の蓄積コンポーネントの第２の端部は、第１の選択コンポーネントを通じて前記デジット線に結合され、
前記第２の蓄積コンポーネントの第２の端部は、第２の選択コンポーネントを通じて前記デジット線に結合される、
請求項１４に記載の装置。
【請求項１８】
前記第１の蓄積コンポーネントの第１の端部は、第３の選択コンポーネントを通じて前記プレート線に結合され、
前記第２の蓄積コンポーネントの第１の端部は、第４の選択コンポーネントを通じて前記プレート線に結合される、
請求項１７に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス内の蓄積された情報を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。
【０００２】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電された又は放電されたコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
【０００３】
メモリデバイスは、典型的には、メモリデバイスのセルへのアクセスを容易にする、プレート線及びセンス線等の電圧線を含む。プレート線は、一般的に、メモリセルと関連付けられた蓄積コンポーネント、例えば、コンデンサに電圧を提供する。プレート線上の電圧は、メモリアクセス動作の間、多かれ少なかれ一定であり得る。センス線もまた、蓄積コンポーネントに結合され、一般的に、メモリセルから読み出されている又はメモリセルに書き込まれている論理値を表す電圧を蓄積するように構成される。プレート線とは対照的に、センス線上の電圧は、一般的に、アクセスされたメモリセルにより蓄積されたデータに従って、メモリアクセス動作の間に変化する。
【０００４】
従来のメモリアレイは、センス線内に存在する、変化する電圧に起因して、（複数の）線間に電気的な干渉を生み出し得る。該干渉は、本明細書では“フリンジング（fringing）”と称され得、信号の歪と、それに続くデータの誤りをもたらし得る。このフリンジングの影響と、関連する信号の歪及びデータの誤りとを回避するための技術の必要性がある。
【発明の概要】
【０００５】
遮蔽（shielded）メモリアーキテクチャのための装置及び方法が開示される。開示の一側面では、装置は、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを有する蓄積コンポーネントを含む第１のメモリセルを含み、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを有する蓄積コンポーネントを含む第２のメモリセルを含む。第２のメモリセルのデジット線は、第１のメモリセルのプレート線に隣接する。
【０００６】
開示の別の側面では、装置は、メモリセルの第１のレイヤと、メモリセルの第１のレイヤの下にあるメモリセルの第２のレイヤとを含む。装置は、メモリセルの第１のレイヤ内に含まれる第１のメモリセルと、メモリセルの第２のレイヤ内に含まれる第２のメモリセルとを更に含む。第１のメモリセルは、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを有する蓄積コンポーネントを含む。第２のメモリセルは、デジット線に結合された第１の端部と、プレート線に結合された第２の端部とを有する蓄積コンポーネントを含む。第１のメモリセルのデジット線と、第２のメモリセルのデジット線とは、共有されるデジット線に纏められる。
【０００７】
開示の別の側面では、装置は、第１のメモリレイヤと、第１のメモリレイヤの下にある第２のメモリレイヤとを含む。装置は、第１のメモリレイヤ内の第１の蓄積コンポーネントと、第２のメモリレイヤ内の第２の蓄積コンポーネントとを含むメモリセルを更に含む。第１の蓄積コンポーネントは、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを含み、第２の蓄積コンポーネントは、プレート線に結合された第１の端部と、デジット線に結合された第２の端部とを含む。第１の蓄積コンポーネントのデジット線は、第２の蓄積コンポーネントのプレート線に隣接する。
【図面の簡単な説明】
【０００８】
【図１】本開示の様々な実施形態に従った例示的なメモリアレイのブロック図である。
【図２Ａ】本開示の実施形態に従ったメモリセルの列を含む例示的な回路の概略図である。
【図２Ｂ】開示の実施形態に従ったセンスコンポーネントの概略図である。
【図３】開示の実施形態に従ったメモリセルの単一の行を含む例示的な回路に対する一般的な回路構成の概略図である。
【図４Ａ】図３の一般的な回路構成のより具体的な回路実装の説明である。
【図４Ｂ】図３の一般的な回路構成のより具体的な回路実装の説明である。
【図４Ｃ】開示の実施形態に従ったメモリセルを示すメモリアレイの一部の断面側面図を描写する図である。
【図４Ｄ】開示の実施形態に従ったメモリセルを示すメモリアレイの一部の断面側面図を描写する図である。
【図５】開示の実施形態に従ったメモリセルの２つの行のスタック構成を含む例示的な回路に対する一般的な回路構成の概略図である。
【図６Ａ】図５の一般的な回路構成のより具体的な回路実装の説明である。
【図６Ｂ】図５の一般的な回路構成のより具体的な回路実装の説明である。
【図６Ｃ】図５の一般的な回路構成のより具体的な回路実装の説明である。
【図７】開示の実施形態に従ったメモリのブロック図である。
【図８】開示の実施形態に従ったセルの２つの行のスタック構成を含む例示的な回路に対する一般的な回路構成の概略図である。
【図９Ａ】図８の一般的な回路構成のより具体的な回路実装の説明である。
【図９Ｂ】図８の一般的な回路構成のより具体的な回路実装の説明である。
【図９Ｃ】図８の一般的な回路構成のより具体的な回路実装の説明である。
【図１０】本開示の様々な実施形態に従ったメモリをサポートするメモリアレイを含むメモリの一部のブロック図を説明する。
【図１１】本開示の様々な実施形態に従った強誘電体メモリをサポートするシステムを説明する。
【発明を実施するための形態】
【０００９】
本開示は、一般的に、線間の有利な遮蔽を提供する信号線の配置を含むメモリアーキテクチャに向けられる。本明細書に開示される信号線の配置は、一般的に、メモリ内のプレート線とセンス線との交互のパターンを含む。本明細書でより詳細に説明されるように、プレート線は、一般的に、メモリセルと関連付けられた蓄積コンポーネント、例えば、コンデンサに電圧を提供する。プレート線上の電圧は、メモリセル動作の間、多かれ少なかれ一定であり得る。センス線もまた、蓄積コンポーネントに結合され、一般的に、メモリセルから読み出されている又はメモリセルに書き込まれている論理値を表す電圧を蓄積するように構成される。プレート線とは対照的に、センス線上の電圧は、一般的に、アクセスされたメモリセルにより蓄積されたデータに従って、メモリセル動作の間に変化する。
【００１０】
開示の実施形態に従ったプレート線とセンス線との交互のパターンは、一般的に、センス線が相互に隣接する従来の配置を回避する。こうした従来の配置の例は、セルの同じ側面又は地域に沿ってルーティングされたセンス線を全てが有する、隣接するメモリセルを含む。センス線のこうした隣接は、センス線内に存在する変化する電圧に起因して、線間の電気的な干渉を導き得る。電気的な干渉は、隣接する線間を近接して結合することからもたらされる。該干渉は、本明細書では“フリンジング”と称され得、信号の歪と、それに続くデータの誤りをもたらし得る。プレート線をセンス線と交互にすることによって、本実施形態は、フリンジングの影響を受けやすいことがあるデータを搬送する線（センス線）に隣接して、さもなければ該線の近くに、多かれ少なかれ一定電圧を有する線（プレート線）をルーティングする。プレート線の一定電圧は、不要なフリンジングの影響を削減又は回避する、センス線への遮蔽を提供する。
【００１１】
本開示は、異なるメモリ回路構成及びトポロジーの文脈で、プレート線と信号線との交互のパターンを説明する。幾つかの実施形態は、１つの論理上の値を表すために１つの電圧を蓄積するように構成された“シングルエンド”メモリセルを参照しながら説明される。他の実施形態では、１つの論理上の値を表すために２つの相補的な電圧を蓄積するように構成された“差動”メモリセルを参照しながら説明される。幾つかの実施形態は、全てのメモリセルが同じ幾何学的平面内に多かれ少なかれ配備された“平面”メモリアーキテクチャを参照しながら説明される。他の実施形態は、相互に積み重ねられた異なる平面にメモリセルが配置された“３次元”メモリアーキテクチャを参照しながら説明される。
【００１２】
開示の実施形態の十分な理解を提供するために、幾つかの詳細が以下に述べられる。しかしながら、開示の実施形態は、これらの具体的詳細なしに実践され得ることは当業者には明らかであろう。更に、本明細書に説明される本開示の具体的な実施形態は、例として提供され、本開示の範囲をこれらの具体的な実施形態に限定するために使用されるべきではない。他の実例では、開示を不必要に不明確にすることを避けるために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェア動作は詳細には示されていない。
【００１３】
図１は、本開示の様々な実施形態に従った遮蔽メモリアーキテクチャをサポートする例示的なメモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各状態は、異なる論理値を表し得る。例えば、２つの状態を蓄積するメモリに対しては、論理値は、論理０及び論理１として示され得る。幾つかの場合、メモリセル１０５は、３つ以上の論理値を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するために複数のコンデンサを含み得る。例えば、充電及び非充電のコンデンサは、２つの論理値を夫々表し得る。
【００１４】
読み出し及び書き込み等の動作は、適切なアクセス線１１０及びセンス線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０とも称され得、センス線はデジット線とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、導電材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、ドープされた半導体、又はその他の導電材料で作られ得る。図１の例に従えば、メモリセル１０５の各行は、ワード線ＷＬとも称される、少なくとも１つのワード線１１０に結合される。幾つかの実施形態では、メモリセル１０５は、ワード線ＷＬ´とも称される、第２のワード線１１０に結合される。メモリセル１０５の各列は、デジット線ＤＬとも称される、少なくとも１つのデジット線１１５に結合される。メモリセル１０５の各列は、デジット線ＤＬ´とも称される、第２のデジット線１１５にも結合され得る。個別のワード線１１０及びデジット線１１５を活性化することによって（例えば、ワード線１１０又はデジット線１１５に電圧を印加することによって）、それらの交点においてメモリセル１０５はアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。
【００１５】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに結合され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに結合されてもよい。幾つかの実施形態では、セルは、１つのワード線ＷＬに結合された１つのトランジスタを含み得る。他の実施形態では、セルは、第１のワード線ＷＬに結合された第１のトランジスタと、第２のワード線ＷＬ´に結合された第２のトランジスタとを含み得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサと、対応するデジット線１１５との間の電気的結合又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
【００１６】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、多数のワード線１１０と多数のデジット線１１５とを含み得る。したがって、ワード線１１０及びデジット線１１５を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
【００１７】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のコンデンサは、対応するデジット線１１５上に放電し得る。コンデンサの放電は、コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。１つの選択コンポーネント（トランジスタ）を有する実施形態では、セルのコンデンサの放電は、デジット線ＤＬの電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線ＤＬの電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線ＤＬがリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であると判定し得、逆もまた同様である。２つの選択コンポーネント（トランジスタ）を有する実施形態では、セルのコンデンサの放電は、デジット線ＤＬ及びＤＬ´の電圧に変化を生じさせ得、それらの電圧は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって相互にその後比較され得る。例えば、第１のデジット線ＤＬが第２のデジット線ＤＬ´よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であると判定し得、逆もまた同様である。
【００１８】
センスコンポーネント１２５は、信号中の差を検出（例えば、比較）及び増幅するために、様々なトランジスタ又はアンプを含み得、増幅された差をラッチすることを含み得る。別個のセンスコンポーネント１２５は、第１のデジット線ＤＬ毎に提供され得る。メモリセル毎に２つの選択コンポーネントを有する実施形態では、各第１のデジット線ＤＬは、別個のセンスコンポーネントへの結合において、第２のＤＬ´と対にされる。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。
【００１９】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってプログラムされ得、又は書き込まれ得る。上で論じたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に結合する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、例えば、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。メモリセル１０５は、コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
【００２０】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み（例えば、再蓄積）動作が実施され得る。例えば、コンデンサは、センシング動作の間に部分的に又は完全に放電され得、蓄積された論理状態を破壊する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、ワード線１１０を活性化することは、行内の全てのメモリセルの放電をもたらし得る。それ故、行内の幾つかの又は全てのメモリセル１０５は再書き込みされる必要があり得る。
【００２１】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再蓄積等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作の間に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じる印加電圧の振幅、形状、又は存続期間は、調整又は変更され得、メモリアレイ１００を動作するための様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作の間に同時にアクセスされ得る。
【００２２】
メモリアレイのメモリセル１０５は、強誘電体メモリセル又は誘電体メモリセルの何れかであり得る。強誘電体メモリセルは、電力がオフされた場合に情報を保持する不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）セルとして構成され得る。誘電体メモリセルは、電力が印加される限りデータを保持するダイナミックランダムアクセスメモリセル（ＤＲＡＭ）として構成され得る。本明細書ではＮＶＲＡＭメモリセルとも称される強誘電体メモリセルは、対向するコンデンサプレート間に配備された強誘電体材料を有する１つ以上のコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理値を表し得る。本明細書ではＤＲＡＭメモリセルとも称される誘電体メモリセルは、対向するコンデンサプレート間に配備された誘電体材料を有する１つ以上のコンデンサを含み得る。誘電体コンデンサの電荷の異なるレベルは、異なる論理値を表し得る。強誘電体メモリセルは、他のメモリアーキテクチャと比較して改善された性能、例えば、定期的なリフレッシュ動作を必要としない論理値の持続的な蓄積をもたらし得る有益な特性を有し得る。誘電体メモリセルは、他のメモリアーキテクチャと比較して改善された性能、例えば、より高速のメモリアクセス動作をもたらし得る有益な特性を有し得る。
【００２３】
図２Ａは、本開示の実施形態に従ったメモリセルの列を含む例示的な回路２００を説明する。図２Ａは、本開示の様々な実施形態に従ったメモリセル１０５を含む例示的な回路２００を説明する。回路２００は、メモリセル１０５  ＭＣ（０）〜ＭＣ（ｎ）を含み、“ｎ”はアレイのサイズに依存する、回路２００は、ワード線ＷＬ（０）〜ＷＬ（ｎ）、デジット線ＤＬ、及びセンスコンポーネント１２５を更に含む。デジット線ＤＬは、センスコンポーネント１２５のセンスノードＡに結合される。メモリセル毎に１つの選択コンポーネントを有する実施形態では、センスコンポーネントのセンスノードＢは、リファレンス電圧に結合され得る。メモリセル毎に２つの選択コンポーネントを有する実施形態では、回路２００は、ワード線ＷＬ´（０）〜ＷＬ´（ｎ）及びデジット線ＤＬ´を更に含み得る。ここで、デジット線ＤＬ´は、センスコンポーネント１２５のセンスノードＢに結合される。ワード線、デジット線、及びセンスコンポーネントは、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る。メモリセル１０５の１つの列とｎ個の行とが図２Ａに示されているが、メモリアレイは、メモリセルの多数の列及び行をそれらが示されるように含み得る。
【００２４】
メモリセル１０５は、コンデンサ等の論理蓄積コンポーネントと選択コンポーネント（図２Ａに図示せず）とを含み得る。メモリセルＭＣ（０）〜ＭＣ（ｎ）がＮＶＲＡＭメモリセルである実施形態では、メモリセル１０５のコンデンサは強誘電体コンデンサであり得る。メモリセルＭＣ（０）〜ＭＣ（ｎ）がＤＲＡＭメモリセルである実施形態では、メモリセル１０５のコンデンサは誘電体コンデンサであり得る。コンデンサは、デジット線ＤＬ及びＤＬ´に結合すると放電し得る。以前に説明したように、メモリセル１０５のコンデンサを充電又は放電することによって、様々な状態が蓄積され得る。メモリセル１０５の選択コンポーネントは、個別のワード線によって活性化され得る。メモリセル毎に１つの選択コンポーネントを有する実施形態では、メモリセルＭＣ（０）〜ＭＣ（ｎ）は、個別のワード線ＷＬ（０）〜ＷＬ（ｎ）によって活性化され得る。メモリセル毎に２つの選択コンポーネントを有する実施形態では、メモリセルＭＣ（０）〜ＭＣ（ｎ）は、個別のワード線ＷＬ（０）〜ＷＬ（ｎ）及びＷＬ´（０）〜ＷＬ´（ｎ）によって活性化され得る。
【００２５】
メモリセルＭＣ（０）〜ＭＣ（ｎ）は、メモリセルのアクセスの間に使用され得るプレート線ＰＬに結合され得る。他の実施形態では、プレート線ＰＬは、プレート線ＰＬを異なる電圧を用いて駆動する電圧ドライバに結合されるが、幾つかの実施形態では、プレート線ＰＬは一定電圧に固定される。メモリセルＭＣ（０）〜ＭＣ（ｎ）がＤＲＡＭメモリセルとして実装される場合、プレート線ＰＬは一定電圧に固定され得る。メモリセルＭＣ（０）〜ＭＣ（ｎ）がＮＶＲＡＭメモリセルとして実装される場合、プレート線ＰＬは、プレート線ＰＬを異なる電圧を用いて駆動する電圧ドライバに結合され得る。
【００２６】
メモリセル１０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。メモリセル１０５は、デジット線ＤＬと（又はデジット線ＤＬ及びＤＬ´と）電子通信し得る。例えば、以下でより詳細に説明するように、メモリセル１０５のコンデンサは、メモリセル１０５の選択コンポーネントが不活性化された場合にデジット線ＤＬから（又はデジット線ＤＬ及びＤＬ´から）絶縁され得、該コンデンサは、選択コンポーネントが活性化された場合にデジット線ＤＬに（又はデジット線ＤＬ及びＤＬ´に）接続され得る。メモリセル１０５の選択コンポーネントの活性化は、メモリセル１０５の選択と称され得る。幾つかの場合、選択コンポーネントはトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、該電圧の大きさは、トランジスタの閾値電圧よりも大きい。ワード線ＷＬ（又はワード線ＷＬ及びＷＬ´）は選択コンポーネントを活性化し得る。例えば、ワード線ＷＬ又はＷＬ´に印加された電圧は、メモリセル１０５の選択コンポーネントのトランジスタのゲートに印加される。結果として、選択されたメモリセル１０５のコンデンサは、デジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）並びにＤＬ´に夫々結合される。
【００２７】
ワード線ＷＬ（０）〜ＷＬ（ｎ）（又はワード線ＷＬ（０）〜ＷＬ（ｎ）及びＷＬ´（０）〜ＷＬ´（ｎ））は、メモリセル１０５  ＭＣ（０）〜ＭＣ（ｎ）の選択コンポーネントと夫々電子通信する。したがって、個別のメモリセル１０５  ＭＣのワード線ＷＬ（又はワード線ＷＬ及びＷＬ´）を活性化することは、メモリセル１０５  ＭＣを活性化し得る。例えば、ＷＬ（０）の活性化はメモリセルＭＣ（０）を活性化し、ＷＬ（１）の活性化はメモリセルＭＣ（１）を活性化する等々。
【００２８】
メモリセル１０５によって蓄積された論理値をセンシングするために、個別のメモリセル１０５を活性化するためにワード線ＷＬ（又はワード線ＷＬ及びＷＬ´）がバイアスされ得、デジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）の電圧を変更するためにデジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）に電圧が印加され得る。メモリセル１０５の活性化は、メモリセル１０５のコンデンサ上に蓄積された電荷に基づいたデジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）の電圧変化を生じさせ得る。デジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）の電圧の変化は、センスコンポーネント１２５のセンスノードＡ及びＢ上の変化を夫々生じさせ得る。デジット線ＤＬ及びＤＬ´のもたらされた電圧は、各メモリセル１０５の蓄積状態によって表される論理値を判定するために、センスコンポーネント１２５によって相互に比較され得る。
【００２９】
ＮＶＲＡＭメモリセルに関しては、活性化されたメモリセル１０５のプレート線ＰＬをバイアスすることは、活性化されたメモリセル１０５のコンデンサに渡る電圧差をもたらし得、コンデンサ上の蓄積電荷の変化を生み出し得る。蓄積電荷の変化の大きさは、各コンデンサの最初の状態、例えば、蓄積された最初の状態が論理１又は論理０の何れに対応するかに依存し得る。メモリセル１０５の選択コンポーネントがワード線ＷＬによって（又はワード線ＷＬ及びＷＬ´によって）活性化された場合、プレート線ＰＬをバイアスすることに起因する蓄積電荷の変化は、活性化されたメモリセル１０５のコンデンサ上に蓄積された電荷に基づいたデジット線ＤＬの電圧に（又はデジット線ＤＬ及びＤＬ´の電圧に）変化を生じさせ得る。ＤＲＡＭメモリセルに関しては、メモリセル１０５を活性化することは、コンデンサ上に蓄積された電荷に、デジット線ＤＬの電圧（又はデジット線ＤＬ及びＤＬ´の電圧）を変化させ得る。以前に説明したように、デジット線ＤＬのもたらされた電圧（デジット線ＤＬ及びＤＬ´の電圧）は、メモリセル１０５の蓄積状態の論理値を判定するために使用され得る。
【００３０】
センスコンポーネント１２５は、増幅された差をラッチングすることを含み得る、信号中の差を検出及び増幅するために様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５は、そのセンスノード（例えば、センスノードＡ及びＢ）の電圧を受け取って比較するセンスアンプを含み得る。メモリセル毎に１つの選択コンポーネントを有する実施形態では、センスノードＢの電圧は、リファレンス電圧の影響を受け得る一方、センスノードＡの電圧は、第１のデジット線ＤＬの電圧の影響を受け得る。メモリセル毎に２つの選択コンポーネントを有する実施形態では、センスノードＡ及びＢの電圧は、デジット線ＤＬ及びＤＬ´の電圧に夫々影響を受け得る。センスアンプの出力（例えば、センスノードＡ）は、比較に基づいてより高い（例えば、正の）又はより低い（例えば、負の若しくはグランドの）供給電圧に駆動され得る。他のセンスノード（例えば、センスノードＢ）は、相補的な電圧に駆動され得る（例えば、正の供給電圧は、負の又はグランドの電圧に相補され、負の又はグランドの電圧は、正の供給電圧に相補される）。実例として、センスノードＡがセンスノードＢよりも高い電圧を有する場合、センスアンプは、センスノードＡを正の供給電圧に駆動し得、センスノードＢを負の又はグランドの電圧に駆動し得る。センスコンポーネント１２５は、センスアンプの状態（例えば、センスノードＡ及び／若しくはセンスノードＢの電圧、並びに／又はデジット線ＤＬ及びＤＬ´の電圧）をラッチし得、それは、メモリセル１０５の蓄積状態及び論理値、例えば、論理１を判定するために使用され得る。或いは、センスノードＡがセンスノードＢよりも低い電圧を有する場合、センスアンプは、センスノードＡを負の又はグランドの電圧に駆動し得、センスノードＢを正の供給電圧に駆動し得る。センスコンポーネント１２５はまた、メモリセル１０５の蓄積状態及び論理値、例えば、論理０を判定するために、センスアンプの状態をラッチし得る。
【００３１】
蓄積状態は、メモリセル１０５の論理値を表し得、それは、例えば、図１に関する出力３５として、列デコーダ１３０を通じてその後出力され得る。センスコンポーネント１２５がデジット線ＤＬ及びＤＬ´を相補的な電圧にも駆動する実施形態では、読み出された元のデータ状態を再蓄積するために、メモリセル１０５に相補的な電圧が印加される。データを再蓄積することによって、別個の再蓄積動作は必要ない。
【００３２】
特定のメモリセル１０５は、トランジスタ（Ｔ）及びコンデンサ（Ｃ）の様々な組み合わせを用いて実装され得る。本開示に従って任意の適切な構成が使用され得る。例えば、特定のメモリセル１０５は、１Ｔ１Ｃ、２Ｔ１Ｃ、２Ｔ２Ｃ、３Ｔ２Ｃ、及び４Ｔ２Ｃ等々の構成を用いて実装され得る。
【００３３】
図２Ｂは、開示の実施形態に従ったセンスコンポーネント１２５を説明する。センスコンポーネント１２５は、ｐ型電界効果トランジスタ２５２及び２５６と、ｎ型電界効果トランジスタ２６２及び２６６とを含む。トランジスタ２５２及びトランジスタ２６２のゲートはセンスノードＡに結合される。トランジスタ２５６及びトランジスタ２６６のゲートはセンスノードＢに結合される。トランジスタ２５２及び２５６、並びにトランジスタ２６２及び２６６はセンスアンプを表す。ｐ型電界効果トランジスタ２５８は、電源（例えば、ＶＲＥＡＤ電圧電源）に結合されるように構成され、トランジスタ２５２及び２５６の共通ノードに結合される。トランジスタ２５８は、活性化ＰＳＡ信号（例えば、活性化低論理）によって活性化される。ｎ型電界効果トランジスタ２６８は、センスアンプのリファレンス電圧（例えば、グランド）に結合されるように構成され、トランジスタ２６２及び２６６の共通ノードに結合される。トランジスタ２６８は、活性化ＮＳＡ信号（例えば、活性化高論理）によって活性化される。
【００３４】
動作中、電源の電圧及びセンスアンプのリファレンス電圧にセンスアンプを結合するためのＰＳＡ及びＮＳＡ信号を活性化することによってセンスアンプは活性化される。活性化された場合、センスアンプは、センスノードＡ及びＢの電圧を比較し、センスノードＡ及びＢを相補的な電圧レベルに駆動する（例えば、センスノードＡをＶＲＥＡＤに、センスノードＢをグランドに駆動する、又はセンスノードＡをグランドに、センスノードＢをＶＲＥＡＤに駆動する）ことによって電圧差を増幅する。センスノードＡ及びＢが相補的な電圧レベルに駆動されている場合、センスノードＡ及びＢの電圧は、センスアンプによってラッチされ、センスアンプが不活性化されるまでラッチされたままである。
【００３５】
図２Ａを参照すると、メモリセル１０５を書き込むために、メモリセル１０５のコンデンサに渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、コンデンサをデジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）に結合するために、選択コンポーネントはワード線ＷＬ（又はワード線ＷＬ及びＷＬ´）を通じて夫々活性化され得る。例えば、コンデンサに渡って正又は負の電圧を印加するために、デジット線ＤＬ及びＤＬ´の電圧を制御することによって、メモリセル１０５のコンデンサに渡って電圧が印加され得る。幾つかの実施形態では、例えば、デジット線ＤＬ及びＤＬ´、並びプレート線ＰＬを使用して、メモリセル１０５を書き込むために、メモリセル１０５のコンデンサに相補的な電圧が印加される。非限定的な例として、幾つかの実施形態では、第１の論理値をメモリセル１０５に書き込むために、コンデンサの一方のプレートに第１の電圧が印加され、コンデンサの他方のプレートに第１の電圧を相補する第２の電圧が印加され、第２の論理値をメモリセル１０５に書き込むために、コンデンサの一方のプレートに第２の電圧が印加され、コンデンサの他方のプレートに第１の電圧が印加される。
【００３６】
幾つかの例では、センシング後に再蓄積動作が実施され得る。以前に論じたように、センシング動作は、メモリセル１０５の元の蓄積状態を劣化又は破壊し得る。センシング後、該状態はメモリセル１０５にライトバックされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定し得、例えば、デジット線ＤＬ（又はデジット線ＤＬ及びＤＬ´）を通じて同じ状態をその後ライトバックし得る。
【００３７】
既に述べたように、トランジスタ（Ｔ）及びコンデンサ（Ｃ）の様々な組み合わせを用いて特定のメモリセル１０５が実装され得、本開示の実施形態に従って任意の適切な構成が使用され得る。例えば、特定のメモリセル１０５は、１Ｔ１Ｃ、２Ｔ１Ｃ、２Ｔ２Ｃ、３Ｔ２Ｃ、及び４Ｔ２Ｃ等々の構成を用いて実装され得る。更に、異なるメモリセルは、任意の組み合わせ若しくは構成及びセルタイプを用いて、相互に積み重ねられ得、又は対にされ得る。本開示の実施形態に従ったメモリセル１０５の動作をより具体的に説明するために、以下の論考は、２Ｔ２Ｃ及び１Ｔ１Ｃのメモリセルを例として非限定的に言及する。以下で論じる動作は、メモリセル１０５の実施形態を実装するために使用される任意のメモリセルの構成に、より一般的に適用され得る概念の具体例であると評価すべきである。
【００３８】
図３は、開示の実施形態に従ったメモリセル１０５の単一の行を含む例示的な回路３００に対する一般的な回路構成の概略図である。図３の例示的な回路は、シングルエンドメモリセルを含む。ここで、例示的な回路３００は、１つのメモリセル１０５内に蓄積された単一の電圧として単一の論理値を蓄積する。メモリセル１０５は、メモリセル１０５と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る少なくとも１つのワード線ＷＬに各々結合される。例として、非限定的に、図３は、４つのメモリセル１０５（０）〜１０５（３）を含むメモリセルの単一の行の一部を説明する。
【００３９】
幾つかの実施形態では、メモリセル１０５はまた、メモリセル１０５と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る第２のワード線ＷＬ´に結合され得る。選択コンポーネントは、トランジスタであり得、ワード線は、トランジスタのゲートに結合され得る。幾つかの実施形態では、メモリセル１０５は、１つのワード線ＷＬに結合された１つのトランジスタを含み得る。他の実施形態では、メモリセル１０５は、第１のワード線ＷＬに結合された第１のトランジスタと、第２のワード線ＷＬ´に結合された第２のトランジスタとを含み得る。
【００４０】
各メモリセル１０５は、１つのデジット線ＤＬに結合され得る。図３には特に説明されていないが、特定のメモリセル１０５は、メモリセル１０５の列の構成要素であり得、列の各構成要素は同じデジット線ＤＬに結合される。各メモリセル１０５は、メモリセル１０５のアクセスの間に使用されるプレート線ＰＬに付加的に結合され得る。図３には特に説明されていないが、特定のメモリセル１０５は、メモリセル１０５の列の構成要素であり得、列の各構成要素は同じプレート線ＰＬに結合される。
【００４１】
図３の例示的な回路３００は、本開示の実施形態に従ったプレート線ＰＬとデジット線ＤＬとの交互のパターンを含む。より具体的には、回路３００のプレート線ＰＬ及びデジット線ＤＬは、所与のデジット線ＤＬがプレート線ＰＬに隣接し、別のデジット線ＤＬには隣接しないように配置される。例えば、第３のメモリセル１０５（２）と関連付けられたデジット線ＤＬは、２つのプレート線ＰＬに隣接し、何れのその他のデジット線にも隣接しない。第２のメモリセル１０５（１）と関連付けられたプレート線ＰＬは、第３のメモリセル１０５（２）と関連付けられたデジット線ＤＬの左に位置づけられる。第４のメモリセル１０５（３）と関連付けられたプレート線ＰＬは、第３のメモリセル１０５（２）と関連付けられたデジット線ＤＬの右に位置付けられる。プレート線をデジット線と交互にすることによって、図３の例示的な回路３００（並びに図４Ａ及び図４Ｂのそれら）は、フリンジングの影響を受けやすいことがあるデータを搬送する線（デジット線）に隣接して、さもなければ該線の近くに、多かれ少なかれ一定電圧を有する線（プレート線）をルーティングする。プレート線の一定電圧は、不要なフリンジングの影響を削減又は回避する、デジット線への遮蔽を提供する。
【００４２】
図４Ａ及び図４Ｂは、図３の一般的な回路構成のより具体的な回路実装４０４、４０８である。破線は、メモリセル１０５の凡その境界を定める。図４Ａの実装では、メモリセル１０５の各々は、１つの選択コンポーネントＴ１及び１つのコンデンサＣ１（例えば、１Ｔ１Ｃ）を含む。図４Ｂの実装では、メモリセル１０５の各々は、２つの選択コンポーネントＴ１及びＴ２、並びに１つのコンデンサＣ１（例えば、２Ｔ１Ｃ）を含む。各メモリセル１０５のコンデンサＣ１は、実装に依存して、強誘電体コンデンサ又は誘電体コンデンサであり得る。メモリセル１０５の選択コンポーネントＴ１は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。存在する場合には、メモリセル１０５の選択コンポーネントＴ２は、トランジスタ、例えば、ｐ型電界効果トランジスタであり得る。
【００４３】
選択コンポーネントＴ１（又は選択コンポーネントＴ１及びＴ２）の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は、選択コンポーネントを活性化し得る。ワード線ＷＬは、メモリセル１０５の選択コンポーネントＴ１を活性化し得る。存在する場合には、ワード線ＷＬ´は、メモリセル１０５の選択コンポーネントＴ２を活性化し得る。
【００４４】
コンデンサＣ１は、第１のプレート及び第２のプレートを有する。メモリセル１０５毎のコンデンサＣ１の第１及び第２のプレートは、プレート線ＰＬ及びデジット線ＤＬに交互の仕方で結合され得る。第１及び第２のメモリセル１０５（０）及び１０５（１）に対するコンデンサＣ１の構成及び動作は、例として、非限定的に以下で説明される。
【００４５】
第１のメモリセル１０５（０）では、コンデンサＣ１の第１のプレートは、Ｔ１選択コンポーネントを通じてプレート線ＰＬに結合される。また、コンデンサＣ１の第２のプレートはデジット線ＤＬに結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ１の第２のプレートは、Ｔ２選択コンポーネントを通じてデジット線ＤＬに結合される。存在しない場合、コンデンサＣ１の第２のプレートは、デジット線ＤＬに直接結合され得る。
【００４６】
第２のメモリセル１０５（１）では、コンデンサＣ１の第１のプレートは、Ｔ１選択コンポーネントを通じてデジット線ＤＬに結合される。また、コンデンサＣ１の第２のプレートはプレート線ＰＬに結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ１の第２のプレートは、Ｔ２選択コンポーネントを通じてプレート線ＰＬに結合される。存在しない場合、コンデンサＣ１の第２のプレートは、プレート線ＰＬに直接結合され得る。
【００４７】
ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第１のメモリセル１０５（０）が活性化される場合、コンデンサＣ１の第２のプレートは、デジット線ＤＬに結合される。ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第２のメモリセル１０５（１）が活性化される場合、コンデンサＣ１の第１のプレートは、デジット線ＤＬに結合される。
【００４８】
以前に論じたように、デジット線ＤＬに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態は読み出され得、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧は、例えば、デジット線ＤＬ及びプレート線ＰＬを越えてコンデンサＣ１のプレートに印加され得る。ＤＲＡＭの実施形態では、プレート線ＰＬは一定電圧に固定され得る。ＮＶＲＡＭの実施形態では、プレート線ＰＬは、プレート線ＰＬを異なる電圧を用いて駆動する電圧ドライバに結合され得る。プレート線ＰＬは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【００４９】
図４Ｃ及び図４Ｄは、本開示の実施形態に従った回路実装に対するレイアウト図である。図４Ｃは、図４Ａの回路実装４０４に対するレイアウト図を含む。図４Ｄは、図４Ｂの回路実装４０８に対するレイアウト図を含む。図４Ｃ及び図４Ｄは、開示に従ったメモリセル１０５の例示的な実施形態を含むメモリアレイ１００の一部を説明する。
【００５０】
メモリアレイ１００の説明する領域は、デジット線ＤＬ及びプレート線ＰＬを含む。デジット線ＤＬ及びプレート線ＰＬは、相互に垂直方向にずれている。デジット線ＤＬ及びプレート線ＰＬは、所与のデジット線ＤＬがプレート線ＰＬに隣接し、別のデジット線ＤＬに隣接しないように、交互のパターンに配置される。デジット線ＤＬは、（図１に示したような）センスコンポーネントに接続され得る。４つの隣接するメモリセル１０５（０）〜１０５（３）が示され、こうした隣接するメモリセルは、メモリアレイ内で相互に共通の行内にある（例えば、ワード線ＷＬ及び／又はワード線ＷＬ´により表される共通の行に沿う）。メモリセル１０５の様々なコンポーネントを取り囲むために絶縁性材料が示されている。幾つかの実施形態では、交互の（複数の）メモリセル１０５は、メモリアレイの行に沿った実質的に同一のメモリセルを指し得、用語“実質的に同一”とは、製造及び測定の許容誤差の範囲内で（複数の）メモリセルが相互に同一であることを意味する。例えば、メモリセル１０５（０）は、メモリセル１０５（２）に実質的に同一であり得、メモリセル１０５（１）は、メモリセル１０５（３）に実質的に同一であり得る等々。
【００５１】
デジット線ＤＬ及びプレート線ＰＬは、基部４１０の上方にあって、基部４１０によってサポートされるように示されている。基部４１０は、半導体材料であり得る。図４Ｃ及び図４Ｄに示すように、メモリセル１０５は、少なくとも１つの選択コンポーネント４２４とコンデンサ４０５とを各々含む。選択コンポーネント４２４は、図４Ａ及び図４Ｂの選択コンポーネントＴ１に対応し得る。コンデンサ４０５は、図４Ａ及び図４ＢのコンデンサＣ１に対応し得る。図４Ｄに示すように、メモリセル１０５は、第２の選択コンポーネント４２０を付加的に含み得る。第２の選択コンポーネント４２０は、図４Ｂの選択コンポーネントＴ２に対応し得る。
【００５２】
コンデンサ４０５は、第１の選択コンポーネント４２４に結合された第１の端部を有する垂直方向の構成で配置され得る。存在する場合には、第２の選択コンポーネント４２０は、コンデンサ４０５の第２の端部に結合され得る。コンデンサ４０５は、第１のプレート、セル上部４３０と、第２のプレート、セル底部４１５と、セル上部４３０とセル底部４１５との間に配備された誘電体材料４３２とを含む。セル上部４３０は、容器形状であるように示され、セル底部４１５は、こうした容器形状内に伸長するように示されているが、他の実施形態では、セル上部及びセル底部は、その他の構成を有し得る。実例として、セル上部及びセル底部は、平面構成を有し得る。ピラー４１２は、プレート線ＰＬ（メモリセル１０５（０）及び１０５（２））又はデジット線ＤＬ（メモリセル１０５（１）及び１０５（３））の何れかからコンデンサのセル上部４３０まで伸長する。ピラー４２０は、デジット線ＤＬ（メモリセル１０５（０）及び１０５（２））又はプレート線ＰＬ（メモリセル１０５（１）及び１０５（３））の何れかからコンデンサ４０５のセル底部４１５まで伸長する。
【００５３】
選択コンポーネント４２４は、コンデンサ４０５のセル上部４３０まで伸長するソース／ドレイン領域４１４を有し、プレート線ＰＬまで伸長するソース／ドレイン領域４１６を有する。選択コンポーネント４２４はまた、ソース／ドレイン領域４１４と４１６との間にチャネル領域４１８を有する。ゲート４１１は、チャネル４１８に沿っており、ゲート誘電体材料４１３によって該チャネル領域からずらされる。ゲート４１１は、ワード線ＷＬ内に含まれ得る。
【００５４】
存在する場合、選択コンポーネント４２０は、コンデンサ４０５のセル底部４１５まで伸長するソース／ドレイン領域４４４を有し、デジット線ＤＬまで伸長するソース／ドレイン領域４０６を有する。選択コンポーネント４２０はまた、ソース／ドレイン領域４４４と４０６との間にチャネル領域４０８を有する。ゲート４０１は、チャネル領域４０７に沿っており、ゲート誘電体材料４０３によって該チャネル領域からずらされる。ゲート４０１は、ワード線ＷＬ´内に含まれ得る。
【００５５】
図４Ｃ及び図４Ｄの実施形態に示すように、メモリセル１０５の選択コンポーネント４２０及び４２４、並びにコンデンサ４０５は、垂直方向に積み重ねられ、メモリセル１０５がハイレベルの集積化にパック化されることを可能にし得る。
【００５６】
図４Ｃ及び図４Ｄは、図４Ａ及び図４Ｂの回路実装に対する例示的な断面図として本明細書に提供される。以下の論考は、本開示に従った付加的な回路実装を含む。簡潔にするために、更なる回路実装の論考からは付加的な図が省略されている。しかしながら、付加的な回路実装は、図４Ａ及び図４Ｂに説明した回路と同様の回路で具体化されると評価すべきである。
【００５７】
図５は、開示の実施形態に従ったメモリセルの２つの行のスタック構成を含む例示的な回路５００に対する一般的な回路構成の概略図である。図５の例示的な回路５００は、シングルエンドメモリセルを含む。ここで、例示的な回路５００は、１つのメモリセル内に蓄積された単一の電圧として単一の論理上の値を蓄積する。第１の行はメモリセル１０５を含み、第２の行はメモリセル１０６を含む。メモリセル１０５、１０６は、メモリセル１０５、１０６と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る、少なくとも１つのワード線ＷＬに各々結合される。例として、非限定的に、図５は、４つのメモリセル１０５（０）〜１０５（３）を含むメモリセルの第１の行の一部と、４つのメモリセル１０６（０）〜１０６（３）を含むメモリセルの第２の行の一部とを説明する。
【００５８】
幾つかの実施形態では、メモリセル１０５、１０６はまた、メモリセル１０５、１０６と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る、第２のワード線ＷＬ´に結合され得る。選択コンポーネントは、トランジスタであり得、ワード線は、トランジスタのゲートに結合され得る。幾つかの実施形態では、メモリセル１０５、１０６は、１つのワード線ＷＬに結合された１つのトランジスタを含み得る。他の実施形態では、メモリセル１０５、１０６は、第１のワード線ＷＬに結合された第１のトランジスタと、第２のワード線ＷＬ´に結合された第２のトランジスタとを含み得る。
【００５９】
第１の行の各メモリセル１０５は、１つのデジット線ＤＬに結合され得る。同様に、第２の行の各メモリセル１０６は、１つのデジット線ＤＬに結合され得る。図５には特に説明されていないが、特定のメモリセル１０５、１０６は、メモリセル１０５、１０６の列の構成要素であり得、列の各構成要素は、同じデジット線ＤＬに結合される。各メモリセル１０５、１０６は、メモリセル１０５、１０６のアクセスの間に使用されるプレート線ＰＬに付加的に結合され得る。図５には特に説明されていないが、特定のメモリセル１０５、１０６は、メモリセル１０５、１０６の列の構成要素であり得、列の各構成要素は、同じプレート線ＰＬに結合される。
【００６０】
図５の例示的な回路５００では、幾つかのプレート線ＰＬ及び幾つかのデジット線ＤＬは、２つの隣接するメモリセル間で共有され得る。例えば、メモリセル１０５（０）及びメモリセル１０６（０）はデジット線ＤＬを共有する。ここで、共有されるデジット線は、メモリセル１０５（０）又は１０６（０）がアクセスされている所与の適切なセンスアンプにデジット線をルーティングするスイッチを含み得る。更なる例として、メモリセル１０５（１）及びメモリセル１０６（１）はプレート線ＰＬを共有する。ここで、共有されるプレート線ＰＬは、メモリセル１０５（１）又は１０６（１）の何れかがアクセスされる場合に同じであり得る一定電圧を提供するので、共有されるプレート線ＰＬと関連付けられたスイッチは省略され得る。
【００６１】
図５の例示的な回路５００は、本開示の実施形態に従ったプレート線ＰＬとデジット線ＤＬとの交互のパターンを含む。より具体的には、回路５００のプレート線ＰＬ及びデジット線ＤＬは、所与のデジット線ＤＬがプレート線ＰＬに隣接し、別のデジット線には隣接しないように配置される。例えば、第３のメモリセル１０５（２）及び１０６（２）と関連付けられた、共有されるデジット線ＤＬは、２つのプレート線ＰＬに隣接し、何れのその他のデジット線にも隣接しない。第２のメモリセル１０５（１）及び１０６（１）と関連付けられた、共有されるプレート線ＰＬは、第３のメモリセル１０５（２）及び１０６（２）と関連付けられた、共有されるデジット線ＤＬの左に位置付けられる。第４のメモリセル１０５（３）及び１０６（３）と関連付けられた、共有されるプレート線ＰＬは、第３のメモリセル１０５（２）及び１０６（２）と関連付けられた、共有されるデジット線ＤＬの右に位置付けられる。プレート線をデジット線と交互にすることによって、図５の例示的な回路５００（及び図６Ａ〜図６Ｃのそれら）は、フリンジングの影響を受けやすいことがあるデータを搬送する線（デジット線）に隣接して、さもなければ該線の近くに、多かれ少なかれ一定電圧を有する線（プレート線）をルーティングする。プレート線の一定電圧は、不要なフリンジングの影響を削減又は回避する、デジット線への遮蔽を提供する。
【００６２】
図６Ａ〜図６Ｃは、図５の一般的な回路構成５００のより具体的な回路実装を説明する。破線は、メモリセル１０５、１０６の凡その境界を定める。図６Ａ〜図６Ｂの実装では、メモリセル１０５、１０６の各々は、１つの選択コンポーネントＴ１及び１つのコンデンサＣ１（例えば、１Ｔ１Ｃ）を含む。図６Ｃの実装では、メモリセル１０５、１０６の各々は、２つの選択コンポーネントＴ１及びＴ２、並びに１つのコンデンサＣ１（例えば、２Ｔ１Ｃ）を含む。各メモリセル１０５、１０６のコンデンサＣ１は、実装に依存して、強誘電体コンデンサ又は誘電体コンデンサであり得る。メモリセル１０５、１０６の選択コンポーネントＴ１は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。存在する場合には、メモリセル１０５、１０６の選択コンポーネントＴ２は、トランジスタ、例えば、ｐ型電界効果トランジスタであり得る。
【００６３】
選択コンポーネントＴ１（又は、選択コンポーネントＴ１及びＴ２）の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は、選択コンポーネントを活性化し得る。ワード線ＷＬは、メモリセル１０５、１０６の選択コンポーネントＴ１を活性化し得る。存在する場合には、ワード線ＷＬ´は、メモリセル１０５、１０６の選択コンポーネントＴ２を活性化し得る。
【００６４】
コンデンサＣ１は第１のプレート及び第２のプレートを有する。メモリセル１０５、１０６毎のコンデンサＣ１の第１及び第２のプレートは、プレート線ＰＬ及びデジット線ＤＬに交互の仕方で結合され得る。第１のメモリセル１０５（０）、１０６（０）、及び第２のメモリセル１０５（１）、１０６（１）に対するコンデンサＣ１の構成及び動作は、例として、非限定的に以下で説明される。
【００６５】
第１の行の第１のメモリセル１０５（０）では、コンデンサＣ１の第１のプレートはプレート線ＰＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じて、共有されるデジット線ＤＬに結合される。ワード線ＷＬ´が存在する場合には、コンデンサＣ１の第１のプレートは、Ｔ２選択コンポーネントを通じてプレート線ＰＬに結合される。存在しない場合には、コンデンサＣ１の第１のプレートは、プレート線ＰＬに直接結合され得る。
【００６６】
第１の行の第２のメモリセル１０５（１）では、コンデンサＣ１の第１のプレートはデジット線ＤＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じて、共有されるプレート線ＰＬに結合される。ワード線ＷＬ´が存在する場合には、コンデンサＣ１の第１のプレートは、Ｔ２選択コンポーネントを通じてデジット線ＤＬに結合される。存在しない場合には、コンデンサＣ１の第１のプレートは、デジット線ＤＬに直接結合され得る。
【００６７】
第２の行の第１のメモリセル１０６（０）では、コンデンサＣ１の第１のプレートは、共有されるデジット線ＤＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じてプレート線ＰＬに結合される。ワード線ＷＬ´が存在する場合には、コンデンサＣ１の第１のプレートは、Ｔ２選択コンポーネントを通じて、共有されるデジット線ＤＬに結合される。存在しない場合には、コンデンサＣ１の第１のプレートは、デジット線ＤＬに直接結合され得る。代替的な実施形態（図６Ｂ）では、コンデンサＣ１の第１のプレートは、Ｔ１選択コンポーネントを通じて、共有されるデジット線ＤＬに結合され、コンデンサＣ１の第２のプレートは、プレート線ＰＬに直接結合される。
【００６８】
第２の行の第２のメモリセル１０６（１）では、コンデンサＣ１の第１のプレートは、共有されるプレート線ＰＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じてデジット線ＤＬに結合される。ワード線ＷＬ´が存在する場合には、コンデンサＣ１の第１のプレートは、Ｔ２選択コンポーネントを通じて、共有されるプレート線ＰＬに結合される。存在しない場合には、コンデンサＣ１の第１のプレートは、共有されるプレート線ＰＬに直接結合され得る。代替的な実施形態（図６Ｂ）では、コンデンサＣ１の第１のプレートは、Ｔ１選択コンポーネントを通じて、共有されるプレート線ＰＬに結合され、コンデンサＣ１の第２のプレートは、デジット線ＤＬに直接結合される。
【００６９】
ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第１の行の第１のメモリセル１０５（０）が活性化される場合、コンデンサＣ１の第２のプレートはデジット線ＤＬに結合される。ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第１の行の第２のメモリセル１０５（１）が活性化される場合、コンデンサＣ１の第１のプレートはデジット線ＤＬに結合される。ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第２の行の第１のメモリセル１０６（０）が活性化される場合、コンデンサＣ１の第１のプレートはデジット線ＤＬに結合される。ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第２の行の第２のメモリセル１０６（１）が活性化される場合、コンデンサＣ１の第２のプレートはデジット線ＤＬに結合される。
【００７０】
以前に論じたように、デジット線ＤＬに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態は読み出され得、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧は、例えば、デジット線ＤＬ及びプレート線ＰＬを越えてコンデンサＣ１のプレートに印加され得る。ＤＲＡＭの実施形態では、プレート線ＰＬは一定電圧に固定され得る。ＮＶＲＡＭの実施形態では、プレート線ＰＬは、プレート線ＰＬを異なる電圧を用いて駆動する電圧ドライバに結合され得る。プレート線ＰＬは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【００７１】
図３〜図６Ｃと併せて上で説明したメモリの構成は、一般的に、少なくともメモリセルの単一の列内で、シングルエンドメモリセルの配置をサポートする。本開示の実施形態に従えば、図３〜図６Ｃのメモリセルの配置の内の１つ以上を使用して、差動メモリセルの構成が実装され得る。図７に示したように、メモリは、センスアンプ７１２にデジット線ＤＬの信号を各々提供する２つの“ＭＡＴ”に組織化され得る。より具体的には、第１のＭＡＴ７０４は、センスアンプ７１２に第１のデジット線ＤＬ１の信号を提供する。第２のＭＡＴ７０８は、センスアンプに第２のデジット線ＤＬ２の信号を提供する。第１及び第２のＭＡＴ７０４及び７０８は、図３〜図６Ｃと併せて上で説明したメモリアーキテクチャの内の何れかを含み得る。デジット線Ｄ１及びＤ２は、蓄積された論理値を共に表す相補的な電圧を搬送し得る。デジット線Ｄ１及びＤ２により提供される電圧は、第１及び第２のＭＡＴ７０４及び７０８と関連付けられたメモリセル内に蓄積された電圧に夫々対応し得る。したがって、図７に見られ得るように、差動信号を共に提供する相補的な電圧は、隣接するメモリセル内に蓄積される必要がない。むしろ、２つの電圧がメモリの異なる地域内に蓄積される分散の仕方で、相補的な電圧を蓄積することが可能である。
【００７２】
図８は、開示の実施形態に従ったセルの２つの行のスタック構成を含む例示的な回路８００に対する一般的な回路構成の概略図である。図８の例示的な回路８００は、完全差動メモリセルの構成を実装するために使用され得る。ここで、例示的な回路８００の差動メモリセル（“ＭＣ”）は、２つの異なる蓄積セル（“ＳＣ”）内に蓄積される２つの相補的な電圧として単一の論理値を蓄積する。第１の行は第１の蓄積セル８０４を含み、第２の行は第２の蓄積セル８０８を含む。第１の行の蓄積セル８０４は、所与のメモリセル１０５に対する第１の相補的な論理上の値を蓄積するために使用され得る。第２のものの蓄積セル８０８は、所与のメモリセル１０５に対する第２の相補的な論理上の値を蓄積するために使用され得る。したがって、所与のメモリセル１０５は、第１の行からの第１の蓄積セル８０４と、第２の行からの第２の蓄積セル８０８とを含み得る。メモリセル１０５は、個々の蓄積セル８０４、８０８と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る少なくとも１つのワード線ＷＬに各々結合される。図８は、４つの蓄積セル８０４（０）〜８０４（３）を含む蓄積セルの第１の行の一部と、４つの蓄積セル８０８（０）〜８０８（３）を含む蓄積セルの第２の行の一部と説明する。
【００７３】
幾つかの実施形態では、メモリセル１０５はまた、個々の蓄積セル８０４、８０８と関連付けられた選択コンポーネントに結合され得、及び該選択コンポーネントを制御し得る第２のワード線ＷＬ´に結合され得る。選択コンポーネントはトランジスタであり得、ワード線は、トランジスタのゲートに結合され得る。幾つかの実施形態では、蓄積セル８０４、８０８は、１つのワード線ＷＬに結合された１つのトランジスタを含み得る。他の実施形態では、蓄積セル８０４、８０８は、第１のワード線ＷＬに結合された第１のトランジスタと、第２のワード線ＷＬ´に結合された第２のトランジスタとを含み得る。
【００７４】
第１の行の各蓄積セル８０４は１つのデジット線ＤＬに結合され得る。同様に、第２の行の各蓄積セル８０８は１つのデジット線ＤＬ´に結合され得る。それらと共に、２つの対応するデジット線ＤＬ及びＤＬ´は、所与のメモリセル１０５のデジット線を形成する。図８には特に説明されていないが、特定の蓄積セル８０４、８０８は、蓄積セル８０４、８０８の列の構成要素であり得、列の各構成要素は、同じデジット線ＤＬ、ＤＬ´に結合される。各蓄積セル８０４、８０８は、蓄積セル８０４、８０８のアクセスの間に使用されるプレート線ＰＬに付加的に結合され得る。図８には特に説明されていないが、特定の蓄積セル８０４、８０８は、蓄積セル８０４、８０８の列の構成要素であり得、列の各構成要素は、同じプレート線ＰＬに結合される。
【００７５】
図８の例示的な回路８００は、本開示の実施形態に従ったプレート線ＰＬとデジット線ＤＬとの交互のパターンを含む。より具体的には、回路８００のプレート線ＰＬ及びデジット線ＤＬは、所与のデジット線ＤＬがプレート線ＰＬに隣接し、別のデジット線ＤＬには隣接しないように配置される。例えば、第２の行の第２の蓄積セル８０８（１）と関連付けられたデジット線ＤＬ´は、３つのプレート線ＰＬに隣接し、何れのその他のデジット線にも隣接しない。第２の行の第１の蓄積セル８０８（０）と関連付けられたプレート線ＰＬは、第２の行の第２の蓄積セル８０８（１）と関連付けられたデジット線ＤＬ´の左に位置付けられる。第２の行の第３の蓄積セル８０８（２）と関連付けられたプレート線ＰＬは、第２の行の第２の蓄積セル８０８（１）と関連付けられたデジット線ＤＬ´の右に位置付けられる。更に、第１の行の第２の蓄積セル８０４（１）と関連付けられたプレート線ＰＬは、第２の行の第２の蓄積セル８０８（１）と関連付けられたデジット線ＤＬ´の上方に位置付けられる。プレート線をデジット線と交互にすることによって、図８の例示的な回路８００（及び図９Ａ〜図９Ｃのそれら）は、フリンジングの影響を受けやすいことがあるデータを搬送する線（デジット線）に隣接して、さもなければ該線の近くに、多かれ少なかれ一定電圧を有する線（プレート線）をルーティングする。プレート線の一定電圧は、不要なフリンジングの影響を削減又は回避する、デジット線への遮蔽を提供する。
【００７６】
図９Ａ〜図９Ｃは、図８の一般的な回路構成８００のより具体的な回路実装のものである。破線は、蓄積セル８０４、８０８の凡その境界を定める。付加的な破線は、蓄積セル８０４、８０８を含むメモリセル１０５の凡その境界を定める。図９Ａ〜図９Ｂの実装では、蓄積セル８０４は、１つの選択コンポーネントＴ１及び１つのコンデンサＣ１を含み、蓄積セル８０８は、１つの選択コンポーネントＴ２及び１つのコンデンサＣ２を含む。したがって、メモリセル１０５は、２つの選択コンポーネントＴ１、Ｔ２、及び２つのコンデンサＣ１、Ｃ２（例えば、２Ｔ２Ｃ）を含む。図９Ｃの実装では、蓄積セル８０４は、２つの選択コンポーネントＴ１、Ｔ３、及び１つのコンデンサＣ１を含み、蓄積セル８０８は、２つの選択コンポーネントＴ２、Ｔ４、及び１つのコンデンサＣ２を含む。したがって、メモリセル１０５は、４つの選択コンポーネントＴ１、Ｔ２、Ｔ３、Ｔ４、及び２つのコンデンサＣ１、Ｃ２（例えば、４Ｔ２Ｃ）を含む。各蓄積セル８０４、８０８のコンデンサＣ１、Ｃ２は、実装に依存して、強誘電体コンデンサ又は誘電体コンデンサであり得る。蓄積セル８０４、８０８の選択コンポーネントＴ１、Ｔ２は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。存在する場合には、蓄積セル８０４、８０８の選択コンポーネントＴ３、Ｔ４は、トランジスタ、例えば、ｐ型電界効果トランジスタであり得る。
【００７７】
選択コンポーネントＴ１及びＴ２（又は選択コンポーネントＴ３及びＴ４）の動作は、トランジスタのゲートに電圧を印加することによって制御される。個別のワード線は、選択コンポーネントを活性化し得る。ワード線ＷＬは、蓄積セル８０４、８０８の選択コンポーネントＴ１及びＴ２を活性化し得る。存在する場合には、ワード線ＷＬ´は、蓄積セル８０４、８０８の選択コンポーネントＴ３及びＴ４を活性化し得る。
【００７８】
コンデンサＣ１及びＣ２は、第１のプレート及び第２のプレートを有する。蓄積セル８０４毎のコンデンサＣ１の第１及び第２のプレートは、プレート線ＰＬ及びデジット線ＤＬに交互の仕方で結合され得る。同様に、蓄積セル８０８毎のコンデンサＣ２の第１及び第２のプレートは、プレート線ＰＬ及びデジット線ＤＬに交互の仕方で結合され得る。（第１及び第２の蓄積セル８０４（０）、８０８（０）を含む）第１のメモリセル１０５（０）並びに（第１及び第２の蓄積セル８０４（１）、８０８（１）を含む）第２のメモリセル１０５（１）に対するコンデンサＣ１及びＣ２の構成及び動作は、例として、非限定的に以下で説明される。
【００７９】
第１のメモリセル１０５（０）の第１の蓄積セル８０４（０）では、コンデンサＣ１の第１のプレートはプレート線ＰＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じてデジット線ＤＬに結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ１の第１のプレートは、Ｔ３選択コンポーネントを通じてプレート線ＰＬに結合される。存在しない場合、コンデンサＣ１の第１のプレートは、プレート線ＰＬに直接結合され得る。
【００８０】
第１のメモリセル１０５（０）の第２の蓄積セル８０８（０）では、コンデンサＣ２の第１のプレートはプレート線ＰＬに結合される。また、コンデンサＣ２の第２のプレートは、Ｔ２選択コンポーネントを通じてデジット線ＤＬ´に結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ２の第１のプレートは、Ｔ４選択コンポーネントを通じてプレート線ＰＬに結合される。存在しない場合、コンデンサＣ２の第１のプレートは、プレート線ＰＬに直接結合され得る。代替的な実施形態（図９Ｂ）では、コンデンサＣ２の第１のプレートは、Ｔ２選択コンポーネントを通じてプレート線ＰＬに結合され、コンデンサＣ２の第２のプレートはデジット線ＤＬ´に直接結合される。
【００８１】
第２のメモリセル１０５（１）の第１の蓄積セル８０４（１）では、コンデンサＣ１の第１のプレートはデジット線ＤＬに結合される。また、コンデンサＣ１の第２のプレートは、Ｔ１選択コンポーネントを通じてプレート線ＰＬに結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ１の第１のプレートは、Ｔ３選択コンポーネントを通じてデジット線ＤＬに結合される。存在しない場合、コンデンサＣ１の第１のプレートは、デジット線ＤＬに直接結合され得る。
【００８２】
第２のメモリセル１０５（１）の第２の蓄積セル８０８（１）では、コンデンサＣ２の第１のプレートはデジット線ＤＬ´に結合される。また、コンデンサＣ２の第２のプレートは、Ｔ２選択コンポーネントを通じてプレート線ＰＬに結合される。ワード線ＷＬ´が存在する場合、コンデンサＣ２の第１のプレートは、Ｔ４選択コンポーネントを通じてデジット線ＤＬに結合される。存在しない場合、コンデンサＣ２の第１のプレートは、デジット線ＤＬに直接結合され得る。代替的な実施形態（図９Ｂ）では、コンデンサＣ２の第１のプレートは、Ｔ２選択コンポーネントを通じてデジット線ＤＬ´に結合され、コンデンサＣ２の第２のプレートはプレート線ＰＬに直接結合される。
【００８３】
ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第１のメモリセル１０５（０）が活性化される場合、コンデンサＣ１の第２のプレートはデジット線ＤＬに結合され、コンデンサＣ２の第２のプレートはデジット線ＤＬ´に結合される。ワード線ＷＬによる（又はＷＬ及びＷＬ´による）等して第２のメモリセル１０５（１）が活性化される場合、コンデンサＣ１の第１のプレートはデジット線ＤＬに結合され、コンデンサＣ２の第１のプレートはデジット線ＤＬ´に結合される。
【００８４】
以前に論じたように、デジット線ＤＬに結合された場合、メモリセル１０５はアクセスされ得る。例えば、メモリセル１０５の蓄積状態は読み出され得、及び／又はメモリセル１０５は、新たな状態若しくは同じ状態を蓄積するために書き込まれ得る。メモリセル１０５にアクセスする（例えば、読み出す及び／又は書き込む）ために、様々な電圧は、例えば、デジット線ＤＬ及びプレート線ＰＬを越えてコンデンサＣ１のプレートに印加され得る。ＤＲＡＭの実施形態では、プレート線ＰＬは一定電圧に固定され得る。ＮＶＲＡＭの実施形態では、プレート線ＰＬは、プレート線ＰＬを異なる電圧を用いて駆動する電圧ドライバに結合され得る。プレート線ＰＬは、ＮＶＲＡＭの書き込み動作の異なる段階の間に、異なる電圧を用いて駆動され得る。
【００８５】
１つから４つの間のトランジスタと、１つから２つのコンデンサを有するメモリセルの様々な実施形態が図１〜図９Ｃを参照しながら開示されている。メモリセルの幾つかの実施形態におけるトランジスタは、個別の半導体ピラーから各々形成された垂直トランジスタであり得る。コンデンサＣ１及びＣ２の第１及び第２のプレートの導電材料は、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料であり得る。コンデンサＣ１及びＣ２のプレートの内の幾つか又は全ては、相互に同じ組成物を含み得、又は相互に対して異なる組成物を含み得る。
【００８６】
本明細書で論じるＮＶＲＡＭメモリセルでは、コンデンサＣ１及びＣ２は強誘電体コンデンサである。コンデンサＣ１及びＣ２の強誘電体材料は、任意の適切な組成物又は組成物の組み合わせを含み得る。幾つかの実施形態では、コンデンサの誘電材料は、強誘電体材料を含み得る。実例として、コンデンサの誘電材料は、遷移金属酸化物、ジルコニウム、酸化ジルコニウム、ハフニウム、酸化ハフニウム、チタン酸ジルコン酸鉛、酸化タンタル、及びチタン酸バリウムストロンチウムから成り、並びにシリコン、アルミニウム、ランタン、イットリウム、エルビウム、カルシウム、マグネシウム、ニオブ、ストロンチウム、及びレアアース元素の内の1つ以上を含むドーパントをその中に有するグループから選択された１つ以上の材料を含み得、該材料から本質的に成り得、又は該材料から成り得る。幾つかの実施形態では、強誘電体材料は、相互に同じ組成物を含み得、他の実施形態では、相互に対して異なる組成物を含み得る。
【００８７】
プレート線構造体ＰＬは、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料を含み得る。
【００８８】
半導体ピラーは、例えば、シリコン及びゲルマニウムの内の１つ又は両方を含む任意の適切な半導体材料を含み得る。ソース／ドレイン領域及びチャネル領域は、任意の適切なドーパントを用いてドープされ得る。幾つかの実施形態では、ソース／ドレイン領域はｎ型に主としてドープされ得、他の実施形態では、ｐ型に主としてドープされ得る。
【００８９】
ワード線（ＷＬ及びＷＬ´）並びにデジット線（ＤＬ及びＤＬ´）は、例えば、様々な金属（例えば、タングステン、チタン等）、金属含有組成物（例えば、金属窒化物、金属炭化物、金属シリサイド等）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）等の内の１つ以上を含む任意の適切な導電材料を含み得る。ワード線及びデジット線は、相互に同じ組成物を含み得、又は相互に対して異なる組成物を含み得る。
【００９０】
絶縁材料は、本明細書で開示されたメモリセルの様々なコンポーネントを取り囲み得る。こうした絶縁材料は、例えば、二酸化シリコン、窒化シリコン、ホウリンケイ酸塩ガラス、スピンオン誘電体等の内の１つ以上を含む任意の適切な組成物又は組成物の組み合わせを含み得る。絶縁材料は、幾つかの実施形態では単一の均質材料であり得るが、他の実施形態では、絶縁材料は、２つ以上の別々の絶縁組成物を含み得る。
【００９１】
図１０は、本明細書で論じられるような実施形態に従ったメモリアレイ１００２を含むメモリ１０００を説明する。メモリ１０００は、例えば、揮発性メモリセル（例えば、ＤＲＡＭメモリセル、ＳＲＡＭメモリセル）、不揮発性メモリセル（例えば、フラッシュメモリセル若しくは強誘電体メモリセル）、又はメモリセルの任意のその他の幾つかの種類であり得るメモリセルのアレイ１００２を含む。本明細書で説明されるように、メモリアレイ１００２のセルは、所与のデジット線ＤＬがプレート線ＰＬに隣接し、別のデジット線ＤＬには隣接しないような交互のパターンで配置された、デジット線ＤＬ及びプレート線ＰＬを含み得る。メモリシステムは、デジット線ＤＬが結合され得るセンスコンポーネント１２５（図１）を付加的に含む。
【００９２】
メモリシステム１０００は、コマンドバス１０１８を通じてメモリコマンドを受信し、様々なメモリ動作を実行するためにメモリシステム１０００内で対応する制御信号を生成するコマンドデコーダ１００６を含む。コマンドデコーダ１００６は、メモリアレイ１００２上で様々な動作を実施するために、コマンドバス１０１８に印加されたメモリコマンドに応答する。例えば、コマンドデコーダ１００６は、メモリアレイ１００２からデータを読み出し、メモリアレイ１００２にデータを書き込むための内部制御信号を生成するために使用される。行及び列のアドレス信号は、アドレスバス１０２０を通じてメモリシステム１０００に印加され、アドレスラッチ１０１０に提供される。アドレスラッチは、別個の列アドレスと別個の行アドレスとをその後出力する。
【００９３】
行及び列のアドレスは、アドレスラッチ１０１０によって行アドレスデコーダ１０２２及び列アドレスデコーダ１０２８に夫々提供される。列アドレスデコーダ１０２８は、個別の列アドレスに対応する、アレイ１００２を通じて伸長するビット線を選択する。行アドレスデコーダ１０２２は、受信した行アドレスに対応する、アレイ１００２内のメモリセルの個別の行を活性化するワード線ドライバ１０２４に接続される。受信した列アドレスに対応する、選択されたデータ線（例えば、ビット線又は複数のビット線）は、入出力データバス１０４０を介してデータ出力バッファ１０３４に読み出しデータを提供するために、読み出し／書き込み回路１０３０に結合される。書き込みデータは、データ入力バッファ１０４４及びメモリアレイ読み出し／書き込み回路１０３０を通じてメモリアレイ１００２に印加される。
【００９４】
図１１は、本開示の様々な実施形態に従ったメモリをサポートするシステム１１００を説明する。システム１１００はデバイス１１０５を含み、デバイス１１０５は、様々なコンポーネントに接続し、又は様々なコンポーネントを物理的にサポートするためのプリント回路基板であり得、又は該プリント回路基板を含み得る。デバイス１１０５は、コンピュータ、ノートブックコンピュータ、ラップトップ、タブレットコンピュータ、又は携帯電話等であり得る。デバイス１１０５は、図１〜図１０を参照しながら説明したようなメモリアレイ１００の一例であり得るメモリアレイ１００を含む。メモリアレイ１００は、図１〜図１０を参照しながら説明したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０及びメモリセル１０５を含み得る。デバイス１１０５は、プロセッサ１１１０、ＢＩＯＳコンポーネント１１１５、周辺コンポーネント１１２０、及び入力／出力制御コンポーネント１１２５をも含み得る。デバイス１１０５のコンポーネントは、バス１１３０を通じて相互に電子通信し得る。
【００９５】
プロセッサ１１１０は、メモリコントローラ１４０を通じてメモリアレイ１００を動作するように構成され得る。幾つかの場合、プロセッサ１１１０は、図１及び図１０を参照しながら説明したメモリコントローラ１４０の機能を実施し得る。他の場合、メモリコントローラ１４０はプロセッサ１１１０に統合され得る。プロセッサ１１１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、別々のゲート若しくはトランジスタロジック、別々のハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得る。プロセッサ１１１０は、様々な機能を実施し得、本明細書で説明するようにメモリアレイ１００を動作し得る。プロセッサ１１１０は、例えば、様々な機能又はタスクをデバイス１１０５に実施させるためにメモリアレイ１００内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【００９６】
ＢＩＯＳコンポーネント１１１５は、ファームウェアとして動作するベーシックインプットアウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム１１００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１１１５は、プロセッサ１１１０と様々なコンポーネント、例えば、周辺コンポーネント１１２０、入力／出力制御コンポーネント１１２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１１１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
【００９７】
周辺コンポーネント１１２０は、デバイス１１０５に統合された、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインターコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【００９８】
入力／出力制御コンポーネント１１２５は、プロセッサ１１１０と周辺コンポーネント１１２０、入力デバイス１１３５、又は出力デバイス１１４０との間のデータ通信を管理し得る。入力／出力制御コンポーネント１１２５は、デバイス１１０５に統合されない周辺装置をも管理し得る。幾つかの場合、入力／出力制御コンポーネント１１２５は、外部の周辺装置への物理的接続又はポートを表し得る。
【００９９】
入力１１３５は、デバイス１１０５又はそのコンポーネントへの入力を提供する、デバイス１１０５の外部のデバイス又は信号を表し得る。これは、ユーザインタフェース、又は他のデバイスとのインタフェース若しくは他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１１３５は、周辺コンポーネント１１２０を介してデバイス１１０５とインタフェースで連結する周辺装置であり得、又は入力／出力制御コンポーネント１１２５によって管理され得る。
【０１００】
出力１１４０は、デバイス１１０５又はそのコンポーネントの内の何れかから出力を受信するように構成された、デバイス１１０５の外部のデバイス又は信号を表し得る。出力１１４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１１４０は、周辺コンポーネント１１２０を介してデバイス１１０５とインタフェースで連結する周辺装置であり得、又は入力／出力制御コンポーネント１１２５によって管理され得る。
【０１０１】
メモリコントローラ１４０、デバイス１１０５、及びメモリアレイ１００のコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書で説明した機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動若しくは非能動素子を含み得る。
【０１０２】
上の明細書、図面、例、及びデータは、請求項で定義されるような発明の例示的な実施形態の構造及び使用の完全な説明を提供する。主張する発明の様々な実施形態は、ある一定程度の詳細と共に、又は１つ以上の個別の実施形態を参照して上に説明されているが、当業者は、主張する発明の精神又は範囲を逸脱することなく、開示の実施形態に多くの変更をなし得る。その他の実施形態は、それ故、予期される。上の説明内に含まれ、添付の図面内に示される全ての事柄は、特定の実施形態のみを説明すると解釈され、限定的ではないことを意図する。後続の請求項で定義されるような発明の基本要素から逸脱することなく、細部又は構造の変更がなし得る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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