(57)【特許請求の範囲】
【請求項１】
装置であって、
メモリブロックと通信する１つ以上の制御回路を備え、
前記メモリブロックは、第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含み、前記第１のＮＡＮＤストリングが、第１のドレイン側選択ゲートトランジスタ及び第１のソース側選択ゲートトランジスタを含み、前記第２のＮＡＮＤストリングが、第２のドレイン側選択ゲートトランジスタ及び第２のソース側選択ゲートトランジスタを含み、前記メモリブロックが、複数のサブブロックを備え、前記第１のＮＡＮＤストリングが、前記複数のサブブロックの第１のサブブロック及び第２のサブブロックを通って延在し、前記第２のＮＡＮＤストリングが、前記複数のサブブロックの第３のサブブロック及び第４のサブブロックを通って延在しており、
前記メモリブロックは、第１の埋込みソース線と、前記第１の埋込みソース線から電気的に絶縁されている第２の埋込みソース線と、を含み、
前記メモリブロックは、前記第１のＮＡＮＤストリングの前記第１のソース側選択ゲートトランジスタを制御し、前記第２のＮＡＮＤストリングの前記第２のソース側選択ゲートトランジスタを制御するように構成されたソース側選択線であって、前記第１のソース側選択ゲートトランジスタが前記第１の埋込みソース線に接続し、前記第２のソース側選択ゲートトランジスタが前記第１の埋込みソース線から電気的に絶縁された前記第２の埋込みソース線に接続している、前記ソース側選択線を含み、
前記メモリブロックは、前記第１のＮＡＮＤストリングの前記第１のドレイン側選択ゲートトランジスタの接合部と、前記第２のＮＡＮＤストリングの前記第２のドレイン側選択ゲートトランジスタの接合部と、に接続されている、ビット線を含み、
前記制御回路は、消去動作中に、前記第１のドレイン側選択ゲートトランジスタ及び前記第２のドレイン側選択ゲートトランジスタを非導電状態に設定するように構成されており、前記消去動作中に、前記ソース側選択線を第１の電圧に設定し、前記消去動作中に、前記第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線を前記第１の電圧よりも小さい第２の電圧に設定するように構成されており、前記消去動作中に、前記第２の埋込みソース線を前記第２の電圧に設定し、前記第１の埋込みソース線を前記第１の電圧よりも大きい消去電圧に設定するように構成されている、装置。
【請求項２】
前記第２の埋込みソース線は、二酸化ケイ素の層によって、前記第１の埋込みソース線から電気的に絶縁されている、請求項１に記載の装置。
【請求項３】
前記１つ以上の制御回路は、前記消去動作中に、前記第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線をフロートさせるように構成されている、請求項１又は２に記載の装置。
【請求項４】
前記１つ以上の制御回路は、前記消去動作中に、前記第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線を、前記第２の電圧に設定するように構成されている、請求項１又は２に記載の装置。
【請求項５】
前記第１のＮＡＮＤストリングは、階層選択ゲートトランジスタを含み、
前記１つ以上の制御回路は、前記消去動作中に、前記階層選択ゲートトランジスタを非導電状態に設定するように構成されている、請求項１〜４のいずれか一項に記載の装置。
【請求項６】
前記階層選択ゲートトランジスタは、非プログラマブルトランジスタを備える、請求項５に記載の装置。
【請求項７】
前記第１のＮＡＮＤストリングは、前記第１のサブブロックの前記メモリセルトランジスタと前記第２のサブブロックのメモリセルトランジスタとの間に配置された１つ以上のダミートランジスタを含み、
前記１つ以上の制御回路は、前記消去動作中に、前記１つ以上のダミートランジスタを、非導電状態に設定するように構成されている、請求項１〜４のいずれか一項に記載の装置。
【請求項８】
前記１つ以上の制御回路は、前記消去動作中に、前記ビット線を前記第２の電圧に設定するように構成されている、請求項１〜７のいずれか一項に記載の装置。
【請求項９】
前記１つ以上の制御回路は、前記消去動作中に、前記第１のＮＡＮＤストリングの前記第１のドレイン側選択ゲートトランジスタ及び前記第２のＮＡＮＤストリングの前記第２のドレイン側選択ゲートトランジスタを、非導電状態に設定するように構成されている、請求項１〜８のいずれか一項に記載の装置。
【請求項１０】
前記第１のＮＡＮＤストリングは、半導体基板に対して直交に配置されている垂直ＮＡＮＤストリングを備える、請求項１〜９のいずれか一項に記載の装置。
【請求項１１】
方法であって、
物理メモリブロック内の第１のサブブロックを識別する工程であって、前記物理メモリブロックが、第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含み、前記第１のＮＡＮＤストリングが、前記物理メモリブロックの第１のサブブロック及び第２のサブブロックを通って延在し、前記第２のＮＡＮＤストリングが、前記物理メモリブロックの第３のサブブロック及び第４のサブブロックを通って延在し、ソース側選択線が、前記第１のＮＡＮＤストリングの第１のソース側選択ゲートトランジスタに接続し、前記第２のＮＡＮＤストリングの第２のソース側選択ゲートトランジスタに接続し、ビット線が、前記第１のＮＡＮＤストリングの第１のドレイン側選択ゲートトランジスタ及び前記第２のＮＡＮＤストリングの第２のドレイン側選択ゲートトランジスタに接続し、前記第１のソース側選択ゲートトランジスタが、第１の埋込みソース線に接続し、前記第２のソース側選択ゲートトランジスタが、前記第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に接続している、識別する工程と、
消去動作中に、前記第１のドレイン側選択ゲートトランジスタ及び前記第２のドレイン側選択ゲートトランジスタを、非導電状態に設定する工程と、
前記消去動作中に、前記ソース側選択線を第１の電圧に設定する工程と、
前記消去動作中に、前記第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線をフローティングさせる工程と、
前記消去動作中に、前記第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線を、前記第１の電圧よりも小さい第２の電圧に設定する工程と、
前記第２の埋込みソース線を、前記第２の電圧に設定する工程と、
前記消去動作中に、前記第１の埋込みソース線を、前記第１の電圧よりも大きい消去電圧に設定する工程と、を備える、方法。
【請求項１２】
前記第２の埋込みソース線は、二酸化ケイ素の層によって、前記第１の埋込みソース線から電気的に絶縁されている、請求項１１に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医療用電子機器、モバイルコンピューティングデバイス、及び非モバイルコンピューティングデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを備えてもよい。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。不揮発性メモリの例としては、フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリ）、並びに電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory））が挙げられる。
【０００２】
フラッシュメモリ及びＥＥＰＲＯＭの両方は、典型的には、フローティングゲートトランジスタを利用する。各フローティングゲートトランジスタの場合、フローティングゲートは、フローティングゲートトランジスタのチャネル領域の上方に位置付けられ、チャネル領域から絶縁される。チャネル領域は、フローティングゲートトランジスタのソース領域とドレイン領域との間に位置付けられる。制御ゲートは、フローティングゲートの上方に位置付けられ、フローティングゲートから絶縁される。フローティングゲートトランジスタの閾値電圧は、フローティングゲートに蓄積された電荷量を設定することによって制御されてもよい。フローティングゲート上の電荷量は、典型的には、ファウラーノルドハイム（Ｆ−Ｎ（Fowler-Nordheim））トンネリング又はホット電子注入を使用して制御される。閾値電圧を調整する能力により、フローティングゲートトランジスタが不揮発性記憶素子又はメモリセルとして機能することを可能にする。場合によっては、メモリセル当たり１を超えるデータビット（すなわち、マルチレベル又はマルチステートメモリセル）は、複数の閾値電圧又は閾値電圧範囲をプログラミング及び読み出すことによって提供されてもよい。
【０００３】
ＮＡＮＤフラッシュメモリ構造は、典型的には、２つの選択ゲート（例えば、ドレイン側選択ゲート及びソース側選択ゲート）の間に直列に複数のメモリセルトランジスタ（例えば、フローティングゲートトランジスタ又は電荷トラップトランジスタ）を配置する。メモリセルトランジスタは、直列であり、選択ゲートは、ＮＡＮＤストリングと呼ばれることがある。近年、ビット当たりのコストを低減するために、ＮＡＮＤフラッシュメモリがスケーリングされている。しかしながら、プロセスの幾何学的形状が収縮するにつれて、多くの設計及びプロセスの課題が提示される。これらの課題として、プロセス、電圧、及び温度に対するトランジスタ特性の変動性の増加が挙げられる。
【図面の簡単な説明】
【０００４】
【図１Ａ】メモリシステムの様々な実施形態を示す。
【図１Ｂ】メモリシステムの様々な実施形態を示す。
【図１Ｃ】メモリシステムの様々な実施形態を示す。
【図１Ｄ】メモリシステムの様々な実施形態を示す。
【図１Ｅ】メモリシステムの様々な実施形態を示す。
【図１Ｆ】メモリシステムの様々な実施形態を示す。
【０００５】
【図２】モノリシック３次元メモリアレイの一部分の一実施形態を示す。
【０００６】
【図３】モノリシック３次元メモリアレイの一部分の別の実施形態を示す。
【０００７】
【図４】不揮発性メモリ材料の垂直ストリップを含む、モノリシック３次元メモリアレイの一部分の一実施形態を示す。
【０００８】
【図５】図４に示される垂直方向に配向された選択デバイスを使用したメモリ構造の断面図を示す。
【０００９】
【図６Ａ】ＮＡＮＤストリングの一実施形態を示す。
【００１０】
【図６Ｂ】対応する回路図を使用した図６ＡのＮＡＮＤストリングの一実施形態を示す。
【００１１】
【図６Ｃ】複数のＮＡＮＤストリングを含むメモリブロックの一実施形態を示す。
【００１２】
【図６Ｄ】セル当たり３ビットのメモリセルの可能な閾値電圧分布（又はデータ状態）の一実施形態を示す。
【００１３】
【図７Ａ】４つのＮＡＮＤストリングの一実施形態を示す。
【００１４】
【図７Ｂ】４つのグループのＮＡＮＤストリングを含むＮＡＮＤ構造の一実施形態を示す。
【００１５】
【図７Ｃ】４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの一実施形態を示す。
【００１６】
【図７Ｄ】サブブロックＳＢ０の消去動作中の図７Ｃの物理メモリブロックの一実施形態を示す。
【００１７】
【図７Ｅ】サブブロックＳＢ０のプログラミング動作中の図７Ｃの物理メモリブロックの一実施形態を示す。
【００１８】
【図７Ｆ】４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの一実施形態を示す。
【００１９】
【図７Ｇ】サブブロックＳＢ２の消去動作中の図７Ｆの物理メモリブロックの一実施形態を示す。
【００２０】
【図７Ｈ】サブブロックＳＢ２のプログラミング動作中の図７Ｆの物理メモリブロックの一実施形態を示す。
【００２１】
【図７Ｉ】４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの様々な実施形態を示す。
【図７Ｊ】４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの様々な実施形態を示す。
【００２２】
【図８Ａ】物理メモリブロックのサブブロック内のメモリセルトランジスタを消去するためのプロセスの一実施形態を説明するフローチャートである。
【００２３】
【図８Ｂ】物理メモリブロックのサブブロック内のメモリセルトランジスタを消去するためのプロセスの別の実施形態を説明するフローチャートである。
【発明を実施するための形態】
【００２４】
３次元不揮発性メモリの物理メモリブロック内のサブブロックのサイズを低減するための技術が記載される。物理メモリブロックは、物理メモリブロック内のサブブロックが水平方向（例えば、ワード線方向）及び垂直方向（例えば、ＮＡＮＤストリング方向）の両方において個別に選択され又は選択されなくてもよいように、デュアル埋込みソース線を使用して製造されてもよい。物理メモリブロックは、個別に選択可能であり、ビット線及び／又はソース側選択ゲート線を共有する、複数のサブブロックを含んでもよい。物理メモリブロックは、複数のサブブロックの第１のサブブロックが、ＮＡＮＤストリングのドレイン側選択ゲートに接続し、複数のサブブロックの第２のサブブロックがＮＡＮＤストリングのソース側選択ゲートに接続する、同じＮＡＮＤストリングの異なる部分を備える、個々に選択可能である複数のサブブロックを含んでもよい。一実施例では、物理メモリブロックは、４つのサブブロックを含んでもよく、４つのサブブロックのうちの２つのサブブロックは、物理メモリブロック内に垂直方向に配置され（例えば、２つのサブブロックの第１のサブブロックは、２つのサブブロックの第２のサブブロックの上方に物理的に形成される）、ＮＡＮＤストリングの第１の部分は、２つのサブブロックの第１のサブブロックに対応し、ＮＡＮＤストリングの第２の部分は、２つのサブブロックの第２のサブブロックに対応する。
【００２５】
別の実施例では、物理メモリブロックは、個々に選択可能な４つのサブブロックを含んでもよく、４つのサブブロックのうちの２つのサブブロックは、物理メモリブロック内に水平方向に配置され、ソース側選択線は、２つのサブブロックの第１のサブブロックを通って延在する、第１のＮＡＮＤストリングの第１のソース側選択ゲートトランジスタに接続し、ソース側選択線は、２つのサブブロックの第２のサブブロックを通って延在する、第２のＮＡＮＤストリングの第２のソース側選択ゲートトランジスタに接続している。この場合、２つのサブブロックの上方に形成されたビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲートトランジスタ及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートの両方に接続してもよい。第１のソース側選択ゲートトランジスタは、第１の埋込みソース線に当接又は接続してもよく、第２のソース側選択ゲートトランジスタは、第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に当接又は接続してもよい。一実施例では、第１の埋込みソース線は、共通ソース線接続部を切断する物理メモリブロックの製造中のエッチングステップにより、第２の埋込みソース線から電気的に絶縁されてもよい。第１の埋込みソース線は、二酸化ケイ素の層又は電気絶縁層によって、第２の埋込みソース線から電気的に絶縁されてもよい。
【００２６】
いくつかの実施形態では、物理メモリブロック毎に２本の埋込みソース線が、形成され、物理メモリブロック内の２つのサブブロックに接続されてもよい。２本の埋込みソース線は、物理メモリブロック内の個々のサブブロックを、水平ワード線方向及び／又は垂直ＮＡＮＤストリング方向の両方に沿って個別に選択する又は選択しないことを可能にしてもよい。一実施例では、３次元メモリ構造は、物理ブロックの第１のサブブロックのソース線接続部を形成する第１の埋込みソース線と、物理ブロックの第２のサブブロックのソース線接続部を形成する第２の埋込みソース線とを有する、物理ブロックを含んでもよい。第１の埋込みソース線及び第２の埋込みソース線は、独立してバイアスされてもよい。例えば、第１の埋込みソース線は、消去動作中に消去電圧（例えば、２２Ｖ）に設定されてもよく、一方、第２の埋込みソース線は、消去動作中にＶＳＳ又は０Ｖに設定される。
【００２７】
垂直ＮＡＮＤストリングのストリング長を増加させるか、又は物理メモリブロック当たりのワード線層の数を増加させる１つの技術的問題は、物理メモリブロックの全体的なサイズも増加（例えば、９ＭＢ〜３６ＭＢ）することである。より大きいメモリブロックサイズは、ガベージコレクションを不便にし、不良ブロックの数の増加に起因してメモリブロックの歩留まりを低下させ得る。物理メモリブロック毎にデュアル埋込みソース線を使用する１つの技術的利益は、物理メモリブロック内のより小さいサブブロックが個別に選択され及び選択されず、ブロックの歩留まり及びガベージコレクションの改善につながることである。
【００２８】
いくつかの実施形態では、物理メモリブロックのサブブロックの消去動作中、物理メモリブロックのバイアス条件に応じて、ホールが埋込みソース層から、又はビット線から注入されてもよい。いくつかの実施形態では、物理メモリブロック内の２つの個別に選択可能なサブブロックは、ＮＡＮＤストリングを共有してもよく、ＮＡＮＤストリングのソース側からメモリセルトランジスタの第２のセットを消去するためのソース側消去動作が埋込みソース線からホールを注入し、ＮＡＮＤストリングのドレイン側からメモリセルトランジスタの第１のセットを消去するためのドレイン側消去動作がゲート誘導ドレイン漏れ（ＧＩＤＬ（gate induced drain leakage））を使用する、両側消去動作が実行されてもよい。
【００２９】
いくつかの実施形態では、物理メモリブロックは、１つ以上のメモリブロック階層を含んでもよい。メモリ動作中（例えば、プログラミング又は消去動作中）にメモリブロック階層を分離又は接続するために、１つ以上のダミーワード線を物理メモリブロック内に配置してもよい。あるいは、メモリ動作中にメモリブロック階層を分離又は接続するために、１つ以上の階層選択ゲートトランジスタがまた使用されてもよい。この場合、物理メモリブロック内の１つ以上のメモリブロック階層を通って延在しているＮＡＮＤストリングは、ＮＡＮＤストリングの異なる部分の間に位置付けられた１つ以上の階層選択ゲートトランジスタを含んでもよい。一実施例では、ＮＡＮＤストリングは、１つ以上の階層選択ゲートトランジスタを介して電気的に一緒に接続されるか、又は電気的に絶縁されてよい、２つのメモリストリング階層（例えば、２つの個別に選択可能なサブブロックに対応する２つのサブストリング）を通って延在してもよい。第１のメモリストリング階層は、データの第１のセットを記憶するようにプログラムされてよい、メモリセルトランジスタ（例えば、フローティングゲート又は電荷トラップトランジスタ）の第１のセットを含んでもよく、第２のメモリストリング階層は、トランジスタの第１のセットの上方に配置され、データの第２のセットを記憶するようにプログラムされてよい、メモリセルトランジスタの第２のセットを備えてもよい。メモリセルトランジスタの第１のセットとメモリセルトランジスタの第２のセットとの間には、メモリセルトランジスタの第１のセット及びメモリセルトランジスタの第２のセットと直列な階層選択ゲートトランジスタ及び／又は１つ以上のダミーワード線を備えてもよい。階層選択ゲートトランジスタは、プログラマブルトランジスタ（例えば、フローティングゲートトランジスタ又は電荷トラップトランジスタ）又は非プログラマブルトランジスタ（例えば、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又はトランジスタのトランジスタ閾値電圧を修正するための電荷トラップ層を有さないトランジスタ）を備えてもよい。
【００３０】
一実施形態では、不揮発性記憶システムは、不揮発性メモリセルの１つ以上の２次元アレイを含んでもよい。２次元メモリアレイ内のメモリセルは、メモリセルの単一層を形成してもよく、Ｘ及びＹ方向に制御線（例えば、ワード線及びビット線）を介して選択されてもよい。別の実施形態では、不揮発性記憶システムは、１つ以上のモノリシック３次元メモリアレイを含んでもよく、このメモリセルの２つ以上の層は、介在する基板を有さずに単一の基板の上に形成されてもよい。場合によっては、３次元メモリアレイは、基板の上方に、かつ直交して、又は基板に実質的に直交して（例えば、基板に直交する法線ベクトルの２〜５度以内）位置するメモリセルの１つ以上の垂直列を含んでもよい。一実施例では、不揮発性記憶システムは、垂直ビット線又は半導体基板に直交して配置されたビット線を有するメモリアレイを含んでもよい。基板は、シリコン基板を備えてもよい。メモリアレイは、平面ＮＡＮＤ構造、垂直ＮＡＮＤ構造、ビットコストスケール可能（ＢｉＣＳ（Bit Cost Scalable））ＮＡＮＤ構造、３Ｄ  ＮＡＮＤ構造、又は３Ｄ  ＲｅＲＡＭ構造を含む、様々なメモリ構造を備えてもよい。
【００３１】
いくつかの実施形態では、不揮発性記憶システムは、シリコン基板の上方に配置されたアクティブエリアを有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される不揮発性メモリを含んでもよい。不揮発性記憶システムはまた、メモリセル（例えば、デコーダ、ステートマシン、ページレジスタ、又はメモリセルの読み出し及び／又はプログラミングを制御するための制御回路）の動作と関連付けられた回路を含んでもよい。メモリセルの動作と関連付けられた回路は、基板の上方に位置してもよく、又は基板内に位置してもよい。
【００３２】
いくつかの実施形態では、不揮発性記憶システムは、モノリシック３次元メモリアレイを含んでもよい。モノリシック３次元メモリアレイは、メモリセルの１つ以上のレベルを含んでもよい。メモリセルの１つ以上のレベルの第１のレベル内の各メモリセルは、基板（例えば、単結晶基板又は結晶性シリコン基板）の上方に位置するアクティブエリアを含んでもよい。一実施例では、アクティブエリアは、半導体接合部（例えば、Ｐ−Ｎ接合部）を含んでもよい。アクティブエリアは、トランジスタのソース領域又はドレイン領域の一部分を含んでもよい。別の実施例では、アクティブエリアは、トランジスタのチャネル領域を含んでもよい。
【００３３】
図１Ａは、メモリシステム１０１及びホスト１０６の一実施形態を示している。メモリシステム１０１は、ホスト（例えば、モバイルコンピューティングデバイス又はサーバ）とインターフェース接続している不揮発性記憶システムを備えてもよい。場合によっては、メモリシステム１０１は、ホスト１０６内に埋め込まれてもよい。実施例として、メモリシステム１０１は、メモリカード、高密度ＭＬＣ  ＳＳＤ（solid-state drive）（例えば、２ビット／セル又は３ビット／セル）又は高性能ＳＬＣ  ＳＳＤ、又はハイブリッドＨＤＤ／ＳＳＤドライブなどのソリッドステートドライブ（ＳＳＤ）を備えてもよい。図示のように、メモリシステム１０１は、メモリチップコントローラ１０５及びメモリチップ１０２を含む。メモリチップ１０２は、揮発性メモリ及び／又は不揮発性メモリを含んでもよい。単一メモリチップが示されているが、メモリシステム１０１は、２つ以上のメモリチップ（例えば、４つ又は８つのメモリチップ）を含んでもよい。メモリチップコントローラ１０５は、ホスト１０６からデータ及びコマンドを受信し、メモリチップデータをホスト１０６に提供してもよい。メモリチップコントローラ１０５は、メモリチップ１０２の動作を制御するための１つ以上のステートマシン、ページレジスタ、ＳＲＡＭ、及び制御回路を含んでもよい。メモリチップの動作を制御するための１つ以上のステートマシン、ページレジスタ、ＳＲＡＭ、及び制御回路は、管理回路又は制御回路と称されてよい。管理回路又は制御回路は、形成動作、消去動作、プログラミング動作、又は読み出し動作を含む１つ以上のメモリアレイ動作を容易にすることができる。
【００３４】
いくつかの実施形態では、１つ以上のメモリアレイ動作を容易にするための管理回路又は制御回路（もしくは、管理回路又は制御回路の一部分）は、メモリチップ１０２内に統合されてもよい。メモリチップコントローラ１０５及びメモリチップ１０２は、単一の集積回路上に配置されてもよく、又は単一ダイ上に配置されてもよい。他の実施形態では、メモリチップコントローラ１０５及びメモリチップ１０２は、異なる集積回路上に配設されてもよい。場合によっては、メモリチップコントローラ１０５及びメモリチップ１０２は、システムボード、ロジックボード、又はＰＣＢ上に統合されてもよい。
【００３５】
メモリチップ１０２は、メモリコア制御回路１０４及びメモリコア１０３を含む。メモリコア制御回路１０４は、特定のメモリアレイを読み出し又は書き込み状態にバイアスするための電圧基準の生成を制御し、かつ行及び列アドレスを生成する、メモリコア１０３内のメモリブロック（又はアレイ）の選択を制御するための論理を含んでもよい。メモリコア１０３は、メモリセルの１つ以上の２次元アレイ、又はメモリセルの１つ以上の３次元アレイを含んでもよい。一実施形態では、メモリコア制御回路１０４及びメモリコア１０３は、単一の集積回路上に配置されてもよい。他の実施形態では、メモリコア制御回路１０４（又はメモリコア制御回路の一部分）及びメモリコア１０３は、異なる集積回路上に配置されてもよい。
【００３６】
図１Ａを参照すると、ホスト１０６が、メモリシステム１０１からデータを読み出すか、又はメモリシステム１０１にデータを書き込むことを示す命令をメモリチップコントローラ１０５に送信するときに、メモリ動作が開始されてよい。書き込み（又はプログラミング）動作の場合には、ホスト１０６は、書き込みコマンド及び書き込まれるデータの両方をメモリチップコントローラ１０５に送信してもよい。書き込まれるデータは、メモリチップコントローラ１０５によってバッファされてもよく、書き込まれるデータに対応して、エラー訂正コード（ＥＣＣ（error correcting code））データが生成されてもよい。送信又は記憶中に生じるデータエラーを検出及び／又は訂正可能なＥＣＣデータは、メモリコア１０３に書き込まれてもよく、又はメモリチップコントローラ１０５内の不揮発性メモリに記憶されてもよい。一実施形態では、ＥＣＣデータが生成され、データエラーは、メモリチップコントローラ１０５内の回路によって訂正される。
【００３７】
図１Ａを参照すると、メモリチップ１０２の動作は、メモリチップコントローラ１０５によって制御されてよい。一実施例では、メモリチップ１０２に書き込み動作を発する前に、メモリチップコントローラ１０５は、メモリチップ１０２が書き込まれるデータを受け入れ可能であることを確認するために、ステータスレジスタをチェックしてもよい。別の実施例では、読み出し動作をメモリチップ１０２に発する前に、メモリチップコントローラ１０５は、読み出されるデータと関連付けられたオーバーヘッド情報を事前に読み出すことができる。オーバーヘッド情報は、読み出されるデータと関連付けられたＥＣＣデータ、又は要求されたデータを読み出すためのメモリチップ１０２内の新しいメモリ位置へのリダイレクションポインタを含んでもよい。読み出し又は書き込み動作がメモリチップコントローラ１０５によって開始されると、メモリコア制御回路１０４は、メモリコア１０３内のワード線及びビット線の適切なバイアス電圧を生成するだけでなく、適切なメモリブロック、行、及び列アドレスを生成してもよい。
【００３８】
いくつかの実施形態では、メモリコア１０３内のメモリアレイの動作を制御するために、１つ以上の管理回路又は制御回路が使用されてよい。１つ以上の管理回路又は制御回路は、メモリアレイ上の読み出し動作及び／又は書き込み動作を実行するために、メモリアレイに制御信号を提供してもよい。一実施例では、１つ以上の管理回路又は制御回路は、制御回路、ステートマシン、デコーダ、センス増幅器、読み出し／書き込み回路、及び／又はコントローラのうちの任意の１つ又は組み合わせを含んでもよい。１つ以上の管理回路は、消去、プログラミング、又は読み出し動作を含む１つ以上のメモリアレイ動作を実行するか、又は容易にしてもよい。一実施例では、１つ以上の管理回路は、行アドレス及び列アドレス、ワード線アドレス及びビット線アドレス、メモリアレイイネーブル信号、並びにデータラッチ信号を決定するためのオンチップメモリコントローラを備えてもよい。
【００３９】
図１Ｂは、メモリコア制御回路１０４の一実施形態を示す。図示のように、メモリコア制御回路１０４は、アドレスデコーダ１７０、選択制御線のための電圧発生器１７２、及び非選択制御線のための電圧発生器１７４を含む。制御線は、ワード線、ビット線、又はワード線とビット線との組み合わせを含んでもよい。選択制御線は、選択ワード線又は選択ビット線を含んでもよく、それらは、メモリセルを選択された状態に置くために使用される。非選択制御線は、非選択ワード線又は非選択ビット線を含んでもよく、それらは、メモリセルを非選択状態に置くために使用される。選択制御線のための電圧発生器（又は電圧レギュレータ）１７２は、選択制御線電圧を生成するための１つ以上の電圧発生器を含んでもよい。非選択制御線のための電圧発生器１７４は、非選択制御線電圧を生成するための１つ以上の電圧発生器を含んでもよい。アドレスデコーダ１７０は、メモリブロックアドレス、並びに特定のメモリブロックの行アドレス及び列アドレスを生成してもよい。
【００４０】
図１Ｃ〜図１Ｆは、複数のメモリベイを有するメモリコアを含み、各メモリベイが複数のメモリブロックを有する、メモリコア組織の一実施形態を示す。メモリベイがメモリブロックを備えるメモリコア組織が開示されているが、メモリブロックは、メモリセルのグループを備え、他の組織又はグループはまた、本明細書に記載される技術と共に使用されてよい。
【００４１】
図１Ｃは、図１Ａのメモリコア１０３の一実施形態を示す。図示のように、メモリコア１０３は、メモリベイ３３０及びメモリベイ３３１を含む。いくつかの実施形態では、メモリコア当たりのメモリベイの数は、実装形態によって異なってもよい。例えば、メモリコアは、単一のメモリベイのみ、又は複数のメモリベイ（例えば、１６個のメモリベイ又は２５６個のメモリベイ）を含んでもよい。
【００４２】
図１Ｄは、図１Ｃのメモリベイ３３０の一実施形態を示す。図示のように、メモリベイ３３０は、メモリブロック３１０〜３１２及び読み出し／書き込み回路３０６を含む。いくつかの実施形態では、メモリベイ当たりのメモリブロックの数は、実装形態によって異なってもよい。例えば、メモリベイは、１つ以上のメモリブロック（例えば、メモリベイ当たり３２個のメモリブロック）を含んでもよい。読み出し／書き込み回路３０６は、メモリブロック３１０〜３１２内のメモリセルを読み出す及び書き込むための回路を含む。図示のように、読み出し／書き込み回路３０６は、メモリベイ内の複数のメモリブロックにわたって共有されてもよい。これにより、読み出し／書き込み回路３０６の単一のグループが複数のメモリブロックを支持するために使用されてよいため、チップエリアを低減することができる。しかしながら、いくつかの実施形態では、信号の競合を回避するために、単一のメモリブロックのみが、特定の時間に読み出し／書き込み回路３０６に電気的に結合されてもよい。
【００４３】
いくつかの実施形態では、読み出し／書き込み回路３０６は、データの１つ以上のページをメモリブロック３１０〜３１２内に（又はメモリブロックのサブセット内に）書き込むために使用されてもよい。メモリブロック３１０〜３１２内のメモリセルは、ページの直接上書きすることを許可してもよい（すなわち、ページ又はページの一部分を表すデータは、データを書き込む前にメモリセル上で実行される消去又はリセット動作を必要とせずに、メモリブロック３１０〜３１２内に書き込まれてもよい）。一実施例では、図１Ａのメモリシステム１０１は、ターゲットアドレス及びターゲットアドレスに書き込まれるデータのセットを含む、書き込みコマンドを受信してもよい。メモリシステム１０１は、データのセットをターゲットアドレスに書き込む書き込み動作を実行する前に、ターゲットアドレスに現在記憶されているデータを読み出すために、書き込み前読み出し（ＲＢＷ（read-before-write））動作を実行してもよい。次いで、メモリシステム１０１は、特定のメモリセルがその現在の状態に留まる（すなわち、メモリセルが既に正しい状態にある）か、「０」状態に設定する必要があるか、又は「１」状態にリセットされる必要があるかどうかを判定してもよい。次いで、メモリシステム１０１は、メモリセルの第１のサブセットを「０」状態に書き込み、次いで、メモリセルの第２のサブセットを「１」状態に書き込んでもよい。既に正しい状態にあるメモリセルはスキップされてよく、それにより、プログラミング速度を改善し、非選択メモリセルに印加される累積電圧応力を低減することができる。特定のメモリセルは、第１の極性（例えば、＋１．５Ｖ）の特定のメモリセルにわたって第１の電圧差を印加することによって、「１」状態に設定されてもよい。特定のメモリセルは、第１の極性の特定のメモリセルとは反対の第２の極性（例えば、−１．５Ｖ）の特定のメモリセルにわたって第２の電圧差を印加することによって、「０」状態にリセットされてもよい。
【００４４】
場合によっては、読み出し／書き込み回路３０６は、３つ以上のデータ状態／抵抗状態のうちの１つにある特定のメモリセル（すなわち、特定のメモリセルは、マルチレベルメモリセルを備えてよい）をプログラムするために使用されてもよい。一実施例では、読み出し／書き込み回路３０６は、特定のメモリセルにわたって第１の電圧差（例えば、２Ｖ）を印加して、特定のメモリセルを３つ以上のデータ状態／抵抗状態の第１の状態にプログラムし、又は特定のメモリセルにわたって第１の電圧差よりも小さい第２の電圧差（例えば、１Ｖ）を印加して、特定のメモリセルを３つ以上のデータ状態／抵抗状態の第２の状態にプログラムしてもよい。特定のメモリセルにわたってより小さい電圧差を印加することにより、より大きな電圧差を印加するときよりもより遅い速度で、特定のメモリセルを部分的にプログラム又はプログラムしてもよい。別の実施例では、読み出し／書き込み回路３０６は、第１の期間（例えば、１５０ｎｓ）で特定のメモリセルにわたって第１の電圧差を印加して、特定のメモリセルを３つ以上のデータ状態／抵抗状態の第１の状態にプログラムし、又は第１の期間未満の第２の期間（例えば、５０ｎｓ）で特定のメモリセルにわたって第１の電圧差を印加してもよい。メモリセル検証フェーズに続く１つ以上のプログラミングパルスを使用して、特定のメモリセルを正しい状態にプログラムしてもよい。
【００４５】
図１Ｅは、図１Ｄのメモリブロック３１０の一実施形態を示している。図示のように、メモリブロック３１０は、メモリアレイ３０１、行デコーダ３０４、及び列デコーダ３０２を含む。メモリアレイ３０１は、連続ワード線及びビット線を有するメモリセルの連続するグループを備えてもよい。メモリアレイ３０１は、メモリセルの１つ以上の層を備えてもよい。メモリアレイ３１０は、２次元メモリアレイ又は３次元メモリアレイを備えてもよい。行デコーダ３０４は、行アドレスを復号し、適切な場合（例えば、メモリアレイ３０１内のメモリセルを読み出す又は書き込むとき）に、メモリアレイ３０１内の特定のワード線を選択する。列デコーダ３０２は、列アドレスを復号し、図１Ｄの読み出し／書き込み回路３０６などの読み出し／書き込み回路に電気的に結合されるメモリアレイ３０１内のビット線の特定のグループを選択する。一実施形態では、ワード線の数は、メモリ層当たり４Ｋであり、ビット線の数は、メモリ層当たり１Ｋであり、メモリ層の数は４であり、１６Ｍのメモリセルを含むメモリアレイ３０１を提供する。
【００４６】
図１Ｆは、メモリベイ３３２の一実施形態を示している。メモリベイ３３２は、図１Ｄのメモリベイ３３０の代替的実装形態の一実施例である。いくつかの実施形態では、行デコーダ、列デコーダ、及び読み出し／書き込み回路は、メモリアレイ間で分割又は共有されてもよい。図示のように、行デコーダ３４９は、メモリアレイ３５２とメモリアレイ３５４との間で共有される。これは、行デコーダ３４９が、メモリアレイ３５２及び３５４の両方のワード線を制御する（すなわち、行デコーダ３４９によって駆動されるワード線が共有される）ためである。行デコーダ３４８及び行デコーダ３４９は、メモリアレイ３５２内の偶数ワード線が行デコーダ３４８によって駆動され、メモリアレイ３５２内の奇数ワード線が行デコーダ３４９によって駆動されるように分割されてもよい。列デコーダ３４４及び３４６は、メモリアレイ３５２内の偶数ビット線が列デコーダ３４６によって制御され、メモリアレイ３５２内の奇数ビット線が列デコーダ３４４によって駆動されるように分割されてもよい。列デコーダ３４４によって制御される選択ビット線は、読み出し／書き込み回路３４０に電気的に結合されてもよい。列デコーダ３４６によって制御される選択ビット線は、読み出し／書き込み回路３４２に電気的に結合されてもよい。読み出し／書き込み回路を、読み出し／書き込み回路３４０及び３４２に分割することにより、メモリベイのより効率的なレイアウトを可能にしてもよい。
【００４７】
一実施形態では、メモリアレイ３５２及び３５４は、支持基板に対して水平である水平面に配向されたメモリ層を備えてもよい。別の実施形態では、メモリアレイ３５２及び３５４は、支持基板に対して垂直である垂直面（すなわち、垂直面は支持基板に対して直角である）に配向されたメモリ層を備えてもよい。この場合、メモリアレイのビット線は、垂直ビット線を備えてもよい。
【００４８】
図２は、第１のメモリレベル２１８の上方に位置付けられる第２のメモリレベル２２０を含む、モノリシック３次元メモリアレイ２０１の一部分の一実施形態を示している。メモリアレイ２０１は、図１Ｅにおけるメモリアレイ３０１の実装形態の一実施例である。ビット線２０６及び２１０は、第１の方向に配置され、ワード線２０８は、第１の方向に垂直な第２の方向に配置される。図示のように、第１のメモリレベル２１８の上部導体は、第１のメモリレベルの上方に位置付けられた第２のメモリレベル２２０の下部導体として使用されてもよい。メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。
【００４９】
図２に示すように、メモリアレイ２０１は、複数のメモリセル２００を含む。メモリセル２００は、再書き込み可能なメモリセルを含んでもよい。メモリセル２００は、不揮発性メモリセル又は揮発性メモリセルを含んでもよい。第１のメモリレベル２１８に関して、メモリセル２００の第１の部分は、ビット線２０６とワード線２０８との間にあり、ビット線２０６及びワード線２０８に接続されている。第２のメモリレベル２２０に関して、メモリセル２００の第２の部分は、ビット線２１０とワード線２０８との間にあり、ビット線２１０及びワード線２０８に接続されている。一実施形態では、各メモリセルは、ステアリング素子（例えば、ダイオード）及びメモリ素子（すなわち、状態変更素子）を含む。一実施例では、第１のメモリレベル２１８のダイオードは、矢印Ａ１によって示されるように上向きのポインティングダイオード（例えば、ダイオードの底部にｐ領域を有する）であってもよく、一方で、第２メモリレベル２２０のダイオードは、矢印Ａ２によって示されるように下向きのポインティングダイオードであってもよく（例えば、ダイオードの底部にｎ領域を有する）、又はその逆であってもよい。別の実施形態では、各メモリセルは、状態変更素子を含み、ステアリング素子を含まない。メモリセルからダイオード（又は他のステアリング素子）をなくすことにより、メモリアレイの製造と関連付けられたプロセスの複雑性及びコストを低減することができる。
【００５０】
一実施形態では、図２のメモリセル２００は、可逆抵抗性スイッチング素子を含む再書き込み可能な不揮発性メモリセルを備えてもよい。可逆抵抗性スイッチング素子は、２つ以上の状態の間で可逆的に切り替えられてよい抵抗率を有する可逆抵抗性スイッチング材料を含んでもよい。一実施形態では、可逆抵抗性スイッチング材料は、金属酸化物（例えば、二元金属酸化物）を含んでもよい。金属酸化物は、酸化ニッケル又は酸化ハフニウムを含んでもよい。別の実施形態では、可逆抵抗性スイッチング材料は、位相変化材料を含んでもよい。位相変化材料は、カルコゲニド材料を含んでもよい。場合によっては、再書き込み可能な不揮発性メモリセルは、抵抗性ＲＡＭ（ＲｅＲＡＭ）デバイスを備えてもよい。
【００５１】
図３は、第２のメモリレベル４１０の下方に位置付けられる第１のメモリレベル４１２を含む、モノリシック３次元メモリアレイ４１６の一部分の一実施形態を示している。メモリアレイ４１６は、図１Ｅにおけるメモリアレイ３０１の実装形態の一実施例である。図示のように、ローカルビット線ＬＢＬ１１〜ＬＢＬ３３は、第１の方向（即ち、垂直方向）に配置され、ワード線ＷＬ１０〜ＷＬ２３は第１の方向と直交する第２の方向に配置される。モノリシック３次元メモリアレイにおける垂直ビット線のこの配置は、垂直ビット線メモリアレイの一実施形態である。図示のように、各ローカルビット線と各ワード線との交差部の間には、特定のメモリセルが配置されている（例えば、メモリセルＭ１１１がローカルビット線ＬＢＬ１１とワード線ＷＬ１０との間に配置されている）。一実施例では、特定のメモリセルは、（例えば、窒化シリコン材料を使用する）フローティングゲートデバイス又は電荷トラップデバイスを含んでもよい。別の実施例では、特定のメモリセルは、可逆抵抗性スイッチング材料、金属酸化物、位相変化材料、又はＲｅＲＡＭ材料を含んでもよい。グローバルビット線ＧＢＬ１〜ＧＢＬ３は、第１の方向及び第２の方向の両方に垂直である、第３の方向に配置される。ビット線選択デバイスのセット（例えば、Ｑ１１〜Ｑ３１）は、ローカルビット線のセット（例えば、ＬＢＬ１１〜ＬＢＬ３１）を選択するために使用されてよい。図示のように、ビット線選択デバイスＱ１１〜Ｑ３１は、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１を選択し、行選択線ＳＧ１を使用して、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１をグローバルビット線ＧＢＬ１〜ＧＢＬ３に接続するために使用される。同様に、ビット線選択デバイスＱ１２〜Ｑ３２は、行選択線ＳＧ２を使用してローカルビット線ＬＢＬ１２〜ＬＢＬ３２をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用され、ビット線選択デバイスＱ１３〜Ｑ３３は、行選択線ＳＧ３を使用してローカルビット線ＬＢＬ１３〜ＬＢＬ３３をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用される。
【００５２】
図３を参照すると、ローカルビット線毎に単一のビット線選択デバイスのみが使用されるので、特定のグローバルビット線の電圧のみが、対応するローカルビット線に印加されてよい。したがって、ローカルビット線の第１のセット（例えば、ＬＢＬ１１〜ＬＢＬ３１）がグローバルビット線ＧＢＬ１〜ＧＢＬ３にバイアスされる場合、他のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２及びＬＢＬ１３〜ＬＢＬ３３）は、同じグローバルビット線ＧＢＬ１〜ＧＢＬ３に駆動されるか、又はフロートされるかのいずれかでなければならない。一実施形態では、メモリ動作中、メモリアレイ内の全てのローカルビット線は、グローバルビット線の各々を１つ以上のローカルビット線に接続することによって、まず非選択ビット線電圧にバイアスされる。ローカルビット線が非選択ビット線電圧にバイアスされた後、ローカルビット線の第１のセットＬＢＬ１１〜ＬＢＬ３１のみがグローバルビット線ＧＢＬ１〜ＧＢＬ３を介して１つ以上の選択ビット線電圧にバイアスされ、他のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２及びＬＢＬ１３〜ＬＢＬ３３）がフロートされる。１つ以上の選択ビット線電圧は、例えば、読み出し動作中の１つ以上の読み出し電圧、又はプログラミング動作中の１つ以上のプログラミング電圧に対応してよい。
【００５３】
一実施形態では、メモリアレイ４１６などの垂直ビット線メモリアレイは、垂直ビット線に沿ったメモリセルの数と比較して、ワード線に沿ったより多数のメモリセルを含む（例えば、ワード線に沿ったメモリセルの数は、ビット線に沿ったメモリセルの数の１０倍をより多くてもよい）。一実施例では、各ビット線に沿ったメモリセルの数は、１６又は３２であってもよく、一方で、各ワード線に沿ったメモリセルの数は、２０４８又は４０９６超であってもよい。
【００５４】
図４は、不揮発性メモリ材料の垂直ストリップを含む、モノリシック３次元メモリアレイの一部分の一実施形態を示す。図４に示される物理的構造は、図３に示されるモノリシック３次元メモリアレイの一部分の一実装形態を含んでもよい。不揮発性メモリ材料の垂直ストリップは、基板に対して垂直である方向（例えば、Ｚ方向）に形成されてよい。不揮発性メモリ材料の垂直ストリップ４１４は、例えば、垂直酸化物層、垂直金属酸化物層（例えば、酸化ニッケル又は酸化ハフニウム）、位相変化材料の垂直層、又は垂直電荷トラップ層（例えば、窒化シリコンの層）を含んでもよい。垂直ストリップ材料は、複数のメモリセル又はデバイスによって使用されてよい材料の単一の連続層を含んでもよい。一実施例では、不揮発性メモリ材料の垂直ストリップ４１４の部分は、ＷＬ１２とＬＢＬ１３との間の断面と関連付けられた第１のメモリセルの部分と、ＷＬ２２とＬＢＬ１３との間の断面と関連付けられた第２のメモリセルの部分と、を備えてよい。場合によっては、ＬＢＬ１３などの垂直ビット線は、垂直構造（例えば、矩形プリズム、円筒、又はピラー）を備えてもよく、不揮発性材料は、垂直構造（例えば、垂直構造の側部を取り囲む位相変化材料の共形層）を完全に又は部分的に取り囲んでもよい。図示のように、垂直ビット線の各々は、選択トランジスタを介してグローバルビット線のセットうちの１つに接続されてもよい。選択トランジスタは、ＭＯＳデバイス（例えば、ＮＭＯＳデバイス）又は垂直薄膜トランジスタ（ＴＦＴ（thin-film transistor））を備えてもよい。
【００５５】
図５は、図４に示される垂直方向に配向された選択デバイスを使用したメモリ構造の断面図を示している。図５のメモリ構造は、ビット線の両側に接続されたメモリ素子及びワード線の両側に接続されたメモリ素子が存在するため、メモリ素子の連続的なメッシュアレイを備えてもよい。図５の底部に、シリコン基板が示されている。シリコン基板の表面の上方に実装されるのは、ＭＬ−０、ＭＬ−１、及びＭＬ−２を含む様々な金属線である。ＭＬ−２の線５２６は、それぞれのグローバルビット線（ＧＢＬ（global bit line））として機能する。ピラー選択層は、ゲート材料層５２２が挟まれた２つの酸化物層５２０を含む。酸化物層５２０は、ＳｉＯ２であってよい。グローバルビット線として機能する金属線ＭＬ−２  ５２６は、タングステン、又は窒化チタン接着層上のタングステン、又は窒化チタン接着層上のタングステン上のｎ＋ポリシリコンのサンドイッチを含む、任意の好適な材料で実装されてよい。ゲート材料５２２は、ポリシリコン、チタン窒化物、タンタル窒化物、ニッケルケイ化物、又は任意の他の好適な材料であってよい。ゲート材料５２２は、行選択線ＳＧｘ（例えば、図４のＳＧ１、ＳＧ２、．．．）を実装し、行選択線５８０、５８２、５８４、５８６、５８８及び５９０として図５にラベル付けされる。
【００５６】
メモリ層は、（Ｎ＋ポリシリコンを備える）垂直ビット線５３０のセットを含む。垂直ビット線５３０の間には、交互に酸化物層５３４及びワード線層５３６が点在される。一実施形態では、ワード線は、ＴｉＮから作製される。垂直ビット線５３０と、交互の酸化物層５３６及びワード線層５３６のスタックとの間には、垂直方向に配向された可逆抵抗性スイッチング材料５３２の層がある。一実施形態では、可逆抵抗性スイッチング材料は、酸化ハフニウムＨｆＯ２から作製される。別の実施形態では、可逆抵抗性スイッチング材料５３２は、アモルファスシリコンの層（例えば、Ｓｉバリア層）及び酸化チタンの層（例えば、ＴｉＯ２スイッチング層）を含んでもよい。ボックス５４０は、ワード線５３６と垂直ビット線５３０との間に挟まれた可逆抵抗性スイッチング材料５３２を含む、１つの例示的なメモリ素子を示す。垂直ビット線５３０の各々の直下には、垂直方向に配向された選択デバイス５０４があり、これらは各々、（一実施形態では）ｎ＋／ｐ−／ｎ＋ＴＦＴを備える。垂直方向に配向された選択デバイス５０４の各々は、各側に酸化物層５０５を有する。図５はまた、ｎ＋ポリシリコン層５２４を示す。図示のように、垂直方向に配向された選択デバイス５０４のｎｐｎ  ＴＦＴを使用して、グローバルビット線ＧＢＬ（層５２６）を垂直ビット線５３０のうちのいずれかと接続することができる。
【００５７】
更に、図５は、複数のワード線のスタックの各々の下側に、ゲート材料層５２２内の６つの行選択線（ＳＧｘ）５８０、５８２、５８４、５８６、５８８及び５９０を示す。行選択線５８０、５８２、５８４、５８６、５８８及び５９０の各々は、基板内ではなく、上記の２つの垂直方向に配向された選択デバイス５０４の間に位置付けられる。各行選択線は、２つの隣接する垂直方向に配向された選択デバイス５０４のいずれかに対するゲート信号として機能してよい。したがって、垂直方向に配向された選択デバイス５０４は、二重ゲート化されると言われる。垂直方向に配向された選択デバイス５０４の各々は、この実施形態では、２本の異なる行選択線によって制御されてよい。各ビット線ピラーのベース部分に組み込まれた垂直方向に配向された選択デバイスの一態様は、２つの隣接する垂直方向に配向された選択デバイスが同じゲート領域を共有することである。これにより、垂直方向に配向された選択デバイスが互いに接近することを可能にする。
【００５８】
いくつかの実施形態では、メモリアレイの一部分は、複数のメモリホールを形成するために、ワード線層及び誘電体層の交互のスタックを介して第１のエッチング（例えば、酸化物層によって分離されたＴｉＮ層又はポリシリコン層を介したエッチング）によって形成されてよい。複数のメモリホールは、矩形、正方形、又は円筒形のホールを備えてもよい。複数のメモリホールは、ドライエッチング、ウェットケミカルエッチング、プラズマエッチング、又は反応性イオンエッチング（ＲＩＥ（reactive-ion etching））などの様々なエッチング技術を使用して、材料をパターニングし、次いでそれを除去することによって形成されてもよい。複数のメモリホールが作成された後、複数のメモリホール内に垂直ピラーを形成するための層を堆積させてもよい。垂直ピラーの層は、化学蒸着（ＣＶＤ（chemical vapor deposition））、物理蒸着（ＰＶＤ（physical vapor deposition））、又は原子層堆積（ＡＬＤ（atomic layer deposition））などの様々な堆積技術を使用して堆積されてよい。
【００５９】
図６Ａは、ＮＡＮＤストリング９０の一実施形態を示している。図６Ｂは、対応する回路図を使用した図６ＡのＮＡＮＤストリングの一実施形態を示している。図示のように、ＮＡＮＤストリング９０は、第１の選択ゲート４７０（すなわち、ドレイン側選択ゲート）と第２の選択ゲート４７１（すなわち、ソース側選択ゲート）との間に直列に４つのトランジスタ４７２〜４７５を含む。選択ゲート４７０は、ＮＡＮＤストリング９０をビット線４２６に接続し、選択線ＳＧＤに適切な電圧を印加することによって制御される。この場合、ビット線４２６は、ＮＡＮＤストリングのドレイン側端部に直接的に接続される。選択ゲート４７１は、ＮＡＮＤストリング９０をソース線４２８に接続し、選択線ＳＧＳに適切な電圧を印加することによって制御される。この場合、ソース線４２８は、ＮＡＮＤストリング９０のソース側端部に直接的に接続される。トランジスタ４７２〜４７５のゲートは、ワード線ＷＬ３、ＷＬ２、ＷＬ１、及びＷＬ０にそれぞれ接続される。
【００６０】
なお、図６Ａ及び図６Ｂは、ＮＡＮＤストリング内の４つのフローティングゲートトランジスタを示しているが、４つのフローティングゲートトランジスタの使用は、一実施例としてのみ提供されることに留意されたい。ＮＡＮＤストリングは、４つより少ない、又は４つより多いフローティングゲートトランジスタ（又はメモリセル）を有してもよい。例えば、いくつかのＮＡＮＤストリングは、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含んでよい。本明細書における説明は、ＮＡＮＤストリング内の任意の特定の数のメモリセルに限定されない。一実施形態は、６６個のメモリセルを有するＮＡＮＤストリングを使用し、ここで、６４個のメモリセルは、データを記憶するために使用され、メモリセルのうちの２つは、データを記憶しないため、ダミーメモリセルと称される。
【００６１】
ＮＡＮＤフラッシュメモリ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、メモリブロック内に複数のＮＡＮＤストリングを含む。メモリブロックは、消去ユニットを備えてもよい。場合によっては、メモリブロック内のＮＡＮＤストリングは、共通のウェル（例えば、ｐ−ウェル）を共有してもよい。各ＮＡＮＤストリングは、（例えば、選択線ＳＧＳによって制御される）そのソース側選択ゲートによって共通ソース線に接続され、（例えば、選択線ＳＧＤによって制御される）そのドレイン側選択ゲートによってその関連付けられたビット線に接続されてもよい。典型的には、各ビット線は、ワード線に垂直な方向に、その関連付けられたＮＡＮＤストリングの上（又はそれにわたって）に延び、センス増幅器に接続される。
【００６２】
いくつかの実施形態では、プログラミング動作中に、プログラムされない記憶素子（例えば、目標データ状態へのプログラミングを以前に完了した記憶素子）は、関連付けられたチャネル領域（例えば、ワード線結合を介してチャネル領域を自己昇圧する）によって、プログラミングから禁止又はロックされてよい。非選択記憶素子（又は非選択ＮＡＮＤストリング）は、プログラミング動作の所与のプログラミング反復中にプログラミングから禁止又はロックされる際に、禁止又はロックされた記憶素子（又は禁止されたＮＡＮＤストリング）と称されてもよい。
【００６３】
図６Ｃは、複数のＮＡＮＤストリングを含むメモリブロックの一実施形態を示している。図示のように、各ＮＡＮＤストリングは、（Ｙ＋１）メモリセルを含む。各ＮＡＮＤストリングは、ドレイン側選択信号ＳＧＤによって制御されるドレイン側選択ゲートを介して、ドレイン側上の（Ｘ＋１）ビット線のうちの１本のビット線（すなわち、ビット線ＢＬ０〜ＢＬＸのうちの１本のビット線）に接続される。各ＮＡＮＤストリングは、ソース側選択信号ＳＧＳによって制御されるソース側選択ゲートを介してソース線（ソース）に接続される。一実施形態では、ソース側選択信号ＳＧＳによって制御されるソース側選択ゲート及びドレイン側選択信号ＳＧＤによって制御されるドレイン側選択ゲートは、フローティングゲート構造を含むフローティングゲート又はトランジスタを有さないトランジスタを備えてもよい。
【００６４】
一実施形態では、プログラミング動作中に、ＮＡＮＤフラッシュメモリセルなどのメモリセルをプログラミングするとき、メモリセルの制御ゲートにプログラム電圧を印加してもよく、対応するビット線を接地してもよい。これらのプログラミングバイアス条件により、電界支援型電子トンネルを介して、電子がフローティングゲートに注入され、それによりメモリセルの閾値電圧を上昇させてもよい。プログラム動作中に制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加されてよい。場合によっては、プログラミングパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加してよい。プログラミングパルス間で、１つ以上の検証動作が実行されてもよい。プログラミング動作中に、意図されたプログラミング状態に達したメモリセルは、プログラム禁止メモリセルのチャネル領域をブーストすることによって、プログラミングからロック及び禁止されてよい。
【００６５】
いくつかの実施形態では、検証動作及び／又は読み出し動作の間、選択ワード線は、電圧に接続（又はバイアス）されてもよく、特定のメモリセルの閾値電圧がそのようなレベルに達したかどうかを判定するために、読み出し動作及び検証動作それぞれに対するそのレベルを検証する。ワード線電圧を印加した後、メモリセルがワード線に印加された電圧に応答して十分な電流量を伝導したかどうかを判定するために、メモリセルの伝導電流を測定して（又は検知して）もよい。伝導電流が所定の値よりも大きいと測定された場合、メモリセルがオンにされ、ワード線に印加される電圧がメモリセルの閾値電圧よりも大きいと仮定する。伝導電流が所定の値より大きいと測定されない場合、メモリセルはオンにならず、ワード線に印加される電圧はメモリセルの閾値電圧以下であると仮定する。
【００６６】
読み出し動作又は検証動作中にメモリセルの伝導電流を測定するいくつかの方法がある。一実施例では、メモリセルの伝導電流は、センス増幅器内の専用コンデンサを放電又は充電する速度によって測定されてよい。別の実施例では、選択メモリセルの伝導電流は、メモリセルを含むＮＡＮＤストリングが対応するビット線上の電圧を放電することを可能にする（又は可能にできない）。ビット線の電圧（又はセンス増幅器内の専用コンデンサにわたる電圧）は、ビット線が特定の量だけ放電されたか否かを判定するために、ある期間後に測定されてよい。
【００６７】
場合によっては、読み出し動作又は検知動作中に、ソース側選択信号ＳＧＳは、ソース線（ソース）に印加された電圧を、ゲートがＷＬ０又はソース側選択ゲートに最も近いワード線に接続されているフローティングゲートトランジスタのソース接合部に渡すために、特定の電圧（例えば、７Ｖ又は１０Ｖ）に設定されてよい。
【００６８】
図６Ｄは、セル当たり３ビットのメモリセル（すなわち、メモリセルは３ビットのデータを記憶してよい）の可能な閾値電圧分布（又はデータ状態）の一実施形態を示している。しかしながら、他の実施形態は、メモリセル当たり３ビットよりも大きい、又は３ビットよりも小さいデータ（例えば、メモリセル当たり４ビット以上のデータなど）を使用してもよい。（検証を利用した）良好なプログラミングプロセスの最後に、適切な場合には、メモリページ内又はメモリブロック内のメモリセルの閾値電圧は、プログラムされたメモリセルについての１つ以上の閾値電圧分布内、又は消去されたメモリセルの閾値電圧分布内にあるべきである。
【００６９】
図示のように、各メモリセルは、３ビットのデータを記憶してもよく、したがって、８つの有効データ状態Ｓ０〜Ｓ７が存在する。一実施形態では、データ状態Ｓ０は０ボルト未満であり、データ状態Ｓ１〜Ｓ７は０ボルトを超える。他の実施形態では、８つの全てのデータ状態が０ボルトを超えるか、又は他の配置を実装してもよい。一実施形態では、閾値電圧分布Ｓ０は、分布Ｓ１〜Ｓ７よりも広い。
【００７０】
各データ状態Ｓ０〜Ｓ７は、メモリセルに記憶された３ビットの固有値に対応する。一実施形態では、Ｓ０＝１１１、Ｓ１＝１１０、Ｓ２＝１０１、Ｓ３＝１００、Ｓ４＝０１１、Ｓ５＝０１０、Ｓ６＝００１、及びＳ７＝０００である。また、状態Ｓ０〜Ｓ７へのデータの他のマッピングを使用してもよい。一実施形態では、メモリセルに記憶されたデータのビットの全ては、同じ論理ページに記憶される。他の実施形態では、メモリセル内に記憶されたデータの各ビットは、異なるページに対応する。したがって、３ビットのデータを記憶するメモリセルは、第１のページ、第２のページ、及び第３のページにデータを含む。いくつかの実施形態では、同じワード線に接続されたメモリセルの全ては、データの同じ３ページにデータを記憶する。いくつかの実施形態では、ワード線に接続されたメモリセルは、（例えば、奇数及び偶数ビット線によって）ページの異なるセットにグループ化されてよい。
【００７１】
いくつかの例示的な実装形態では、メモリセルは、状態Ｓ０に消去される。状態Ｓ０から、メモリセルは、状態Ｓ１〜Ｓ７のいずれかにプログラムされてよい。プログラミングは、メモリセルの制御ゲートに、大きさが増大するパルスのセットを印加することによって実行されてもよい。パルス間で、プログラムされているメモリセルが、（例えば、検証レベルＶｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を使用して）それらの目標閾値電圧に達したかどうかを判定するために、検証動作のセットを実行してもよい。状態Ｓ１にプログラムされているメモリセルは、それらの閾値電圧がＶｖ１に達したかどうかを確かめるために試験される。状態Ｓ２にプログラムされているメモリセルは、それらの閾値電圧がＶｖ２に達したかどうかを確かめるために試験される。状態Ｓ３にプログラムされているメモリセルは、それらの閾値電圧がＶｖ３に達したかどうかを確かめるために試験される。状態Ｓ４にプログラムされているメモリセルは、それらの閾値電圧がＶｖ４に達したかどうかを確かめるために試験される。状態Ｓ５にプログラムされているメモリセルは、それらの閾値電圧がＶｖ５に達したかどうかを確かめるために試験される。状態Ｓ６にプログラムされているメモリセルは、それらの閾値電圧がＶｖ６に達したかどうかを確かめるために試験される。状態Ｓ７にプログラムされているメモリセルは、それらの閾値電圧がＶｖ７に達したかどうかを確かめるために試験される。
【００７２】
３ビットのデータを記憶するメモリセルを読み出すとき、読み出し比較点Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７で複数の読み出しを実行して、メモリセルがどの状態にあるかを判定する。メモリセルがＶｒ１に応答してオンする場合、それは状態Ｓ０にある。メモリセルがＶｒ２に応答してオンするが、Ｖｒ１に応答してオンしない場合、それは状態Ｓ１にある。メモリセルがＶｒ３に応答してオンするが、Ｖｒ２に応答してオンしない場合、それは状態Ｓ２にある。メモリセルがＶｒ４に応答してオンするが、Ｖｒ３に応答してオンしない場合、それは状態Ｓ３にある。メモリセルがＶｒ５に応答してオンするが、Ｖｒ４に応答してオンしない場合、それは状態Ｓ４にある。メモリセルがＶｒ６に応答してオンするが、Ｖｒ５に応答してオンしない場合、それは状態Ｓ５にある。メモリセルがＶｒ７に応答してオンするが、Ｖｒ６に応答してオンしない場合、それは状態Ｓ６にある。メモリセルがＶｒ７に応答してオンしない場合、それは状態Ｓ７にある。
【００７３】
図７Ａは、４つのＮＡＮＤストリング７０５〜７０８の一実施形態を示している。ＮＡＮＤストリングの各々は、ＮＡＮＤストリングの第１の部分（例えば、メモリセルトランジスタ７０４の第１の階層に対応する）と、ＮＡＮＤストリングの第２の部分（例えば、メモリセルトランジスタ７０２の第２の階層に対応する）と、ＮＡＮＤストリングの第１の部分とＮＡＮＤストリングの第２の部分との間に配置された階層選択ゲートトランジスタ７０３と、を備える。階層選択ゲートトランジスタ７０３は、ＮＭＯＳトランジスタのチャネルとＮＭＯＳトランジスタのゲートとの間に電荷トラップ層を有さないＮＭＯＳトランジスタを備えてもよい。
【００７４】
いくつかの実施形態では、メモリセルトランジスタの２つの階層間の電気的絶縁は、専用の階層選択ゲートトランジスタを非導電状態に設定する（例えば、階層選択ゲートトランジスタは、ＮＡＮＤストリングから除去又は省略されてよい）代わりに、ダミーワード線ＤＷＬ１及びＤＷＬ０をバイアスすることによって実行されてよい。ＮＡＮＤストリングの第１の部分は、ワード線ＷＬ０〜ＷＬ４７に対応するメモリセルトランジスタと、階層選択ゲートトランジスタ７０３とワード線ＷＬ４７に接続されたメモリセルトランジスタとの間に配置されたダミーワード線ＤＷＬ０に接続されたメモリセルトランジスタと、ソース側のダミーワード線ＷＬＤＳ１及びＷＬＤＳ０に接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタとソース側選択ゲート線ＳＧＳによって制御されるソース側選択ゲートとの間に配置されたメモリセルトランジスタと、ソース側選択ゲート線ＳＧＳ及びＳＧＳＢによって制御されるソース側選択ゲートと、を含む。ＮＡＮＤストリングの第２の部分は、ワード線ＷＬ４８〜ＷＬ９５に対応するメモリセルトランジスタと、ダミーワード線ＤＷＬ１に接続され、階層選択ゲートトランジスタ７０３とワード線ＷＬ４８に接続されたメモリセルトランジスタとの間に配置されたメモリセルトランジスタと、ドレイン側のダミーワード線ＤＤ１及びＤＤ０に接続され、ワード線ＷＬ９５に接続されたメモリセルトランジスタとＳＧＤ０に接続されたドレイン側選択ゲートとの間に配置されたメモリセルトランジスタと、ＳＧＤ０〜ＳＧＤ２によって制御されるドレイン側選択ゲートと、を含む。図７Ａに示すように、ソース線ＳＬ＿０は、ＮＡＮＤストリング７０５及び７０６へのソース側接続部を備え、ソース線ＳＬ＿１は、ＮＡＮＤストリング７０７及び７０８へのソース側接続部を備える。ソース線ＳＬ＿０は、第１の埋込みソース線に対応してもよく、ソース線ＳＬ＿１は、第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に対応してもよい。
【００７５】
一実施形態では、ワード線ＷＬ４８〜ＷＬ９５に接続されたメモリセルトランジスタに対応するメモリセルトランジスタ７０２の第２の階層内のメモリセル７０１を消去する消去動作中に、ワード線ＷＬ４８〜ＷＬ９５は、ＶＳＳ又は０Ｖに設定されてもよく、ＮＡＮＤストリング７０５に接続されたビット線は、消去電圧（例えば、１８Ｖ〜２３Ｖの電圧）に設定されてもよく、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ２は、消去電圧以下の電圧（例えば、１１Ｖ〜１７Ｖの電圧）に設定されてもよく、ワード線ＷＬ０〜ＷＬ４７は、フロート又は０Ｖに設定されてもよく、ソース側選択ゲート線ＳＧＳ及びＳＧＳＢは、０Ｖに設定されてもよく、ソース線ＳＬ＿０は、０Ｖに設定されてもよい。メモリセル７０１の消去動作中、階層選択ゲートトランジスタ７０３は、非導電状態に設定されてよい。階層選択ゲートトランジスタ７０３が省略される場合、ダミーワード線ＤＷＬ１及びＤＷＬ０によって制御されるメモリセルトランジスタは、メモリセル７０１が消去されている間に非導電状態に設定されてよい。
【００７６】
別の実施形態では、ワード線ＷＬ０〜ＷＬ４７に接続されたメモリセルトランジスタに対応するメモリセルトランジスタ７０４の第１の階層内のメモリセル７００を消去する消去動作中に、ワード線ＷＬ０〜ＷＬ４７は、ＶＳＳ又は０Ｖに設定されてもよく、ＮＡＮＤストリング７０５に接続されたビット線は、ＶＳＳ又は０Ｖに設定されてもよく、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ２は、０Ｖに設定されてもよく、ワード線ＷＬ４８〜ＷＬ９５は、フロート又は０Ｖに設定されてもよく、ソース側選択ゲート線ＳＧＳ及びＳＧＳＢは、１６Ｖに設定されてもよく、ソース線ＳＬ＿１は、０Ｖに設定されてもよく、ソース線ＳＬ＿０は、消去電圧（例えば、２２Ｖ又は２３Ｖ）に設定されてもよい。メモリセル７００の消去動作中、階層選択ゲートトランジスタ７０３は、非導電状態に設定されてよい。階層選択ゲートトランジスタ７０３が省略される場合、ダミーワード線ＤＷＬ１及びＤＷＬ０によって制御されるメモリセルトランジスタは、メモリセル７００が消去されている間に非導電状態に設定されてよい。
【００７７】
図７Ｂは、４つのグループのＮＡＮＤストリングを含むＮＡＮＤ構造の一実施形態を示している。ＮＡＮＤストリングの４つのグループの各々は、４つのＮＡＮＤストリングを備える。ＮＡＮＤストリングの第１のグループは、第１のＮＡＮＤストリング７７５を含み、ＮＡＮＤストリングの第２のグループは、第２のＮＡＮＤストリング７７６を含む。ＮＡＮＤストリングの第３のグループは、第３のＮＡＮＤストリング７７３を含み、ＮＡＮＤストリングの第４のグループは、第４のＮＡＮＤストリング７７４を含む。図示のように、ビット線７７９は、第１のＮＡＮＤストリング７７５、第２のＮＡＮＤストリング７７６、第３のＮＡＮＤストリング７７３、及び第４のＮＡＮＤストリング７７４に接続される。第１のＮＡＮＤストリング７７５は、３本のＳＧＤドレイン側選択ゲート線に対応する３個のドレイン側選択ゲートトランジスタと、ＤＤ０及びＤＤ１線に対応する４個のドレイン側ダミーワード線トランジスタと、９６本のワード線に対応する９６個のメモリセルトランジスタと、９６個のメモリセルトランジスタの中央に位置付けられて、４８個のメモリセルトランジスタの下階層から４８個のメモリセルトランジスタの上階層を分離し、ＤＷＵ０及びＤＷＬ０線によって駆動される（ＤＷＵ０及びＤＷＬ０線は、図７ＡのＤＷＬ１及びＤＷＬ０に対応し、階層選択ゲートトランジスタ７０３は省略されてよい）、ダミーワード線トランジスタと、ＤＳ１及びＤＳ０線に対応する３個のソース側ダミーワード線トランジスタと、ソース側選択ゲート線ＳＧＳ及びＳＧＳＢに対応する２個のソース側選択ゲートトランジスタと、を含む。第１のＮＡＮＤストリング７７５及び第２のＮＡＮＤストリング７７６の両方は、埋込みソース線ＢＳＬ＿０に接続されている。第３のＮＡＮＤストリング７７３及び第４のＮＡＮＤストリング７７４の両方は、埋込みソース線ＢＳＬ＿１に接続されている。埋込みソース線ＢＳＬ＿０は、第１のソース線接続部７７７を介して第１の電圧（例えば、消去電圧）にバイアスされてもよく、埋込みソース線ＢＳＬ＿１は、第２のソース線接続部７７８を介して、第１の電圧とは異なる第２の電圧（例えば、０Ｖ）にバイアスされてもよい。場合によっては、例えば、読み出し動作中、第１のソース線接続部７７７及び第２のソース線接続部７７８の両方は、同じ電圧にバイアスされてもよい。図示のように、ソース側選択ゲート線ＳＧＳ及びＳＧＳＢは、ＮＡＮＤストリングの４つのグループ全てにわたって延在している。
【００７８】
図７Ｃは、４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの一実施形態を示している。メモリ動作中、サブブロックＳＢ０  ７８２は選択されてよく、一方でサブブロックＳＢ１〜ＳＢ３は選択されない。一実施例では、消去動作中に、サブブロックＳＢ１〜ＳＢ３が選択されず、サブブロックＳＢ１〜ＳＢ３内のメモリセルトランジスタが消去されていない間に、サブブロックＳＢ０  ７８２内のメモリセルトランジスタを消去するための消去動作が実行されてよい。図示のように、第１のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ０によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第２のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ１によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第３のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ２によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第４のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ３によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有する。第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングは、第１の埋込みソース線ＢＳＬ＿０に接続されている。第３のＮＡＮＤストリング及び第４のＮＡＮＤストリングは、第２の埋込みソース線ＢＳＬ＿１に接続されている。ビット線ＢＬ０は、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３によって駆動される４つのドレイン側選択ゲートに接続される。一実施形態において、第１のＮＡＮＤストリングは、図７Ｂの第１のＮＡＮＤストリング７７５に対応してもよく、第２のＮＡＮＤストリングは、図７Ｂの第２のＮＡＮＤストリング７７６に対応してもよい。
【００７９】
図７Ｄは、サブブロックＳＢ０の消去動作中の図７Ｃの物理メモリブロックの一実施形態を示している。図示のように、ビット線ＢＬ０を含むビット線は０Ｖに設定されており、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３は０Ｖに設定されており、サブブロックＳＢ２及びＳＢ３内のメモリセルトランジスタのゲートに接続されているワード線はフロートされており、サブブロックＳＢ０及びＳＢ１内のメモリセルトランジスタのゲートに接続しているワード線は０Ｖに設定されており、ソース側選択ゲート線ＳＧＳ０は１６Ｖに設定されており、第１の埋込みソース線ＢＳＬ＿０は２２Ｖの消去電圧に設定されており、第２の埋込みソース線ＢＳＬ＿１は０Ｖに設定されている。これらのバイアス条件により、サブブロックＳＢ０内のメモリセルトランジスタは、消去状態に設定されてよく、一方でサブブロックＳＢ１〜ＳＢ３内のメモリセルトランジスタは、選択されず、消去されない。
【００８０】
図７Ｅは、サブブロックＳＢ０のプログラミング動作中の図７Ｃの物理メモリブロックの一実施形態を示している。図示のように、ビット線ＢＬ０を含むビット線は、ビット線に電気的に接続されたメモリセルトランジスタが、プログラムされるか又はプログラム禁止されているかどうかに応じて（したがって、ビット線パターンはデータ依存である）０Ｖ又は２Ｖに設定されており、ドレイン側選択ゲート線ＳＧＤ０及びＳＧＤ１は、２Ｖに設定されており、ドレイン側選択ゲート線ＳＧＤ２及びＳＧＤ３は、０Ｖに設定されており、サブブロックＳＢ２及びＳＢ３内のメモリセルトランジスタのゲートに接続しているワード線は、８Ｖのパス電圧に設定されており、サブブロックＳＢ０及びＳＢ１内の非選択メモリセルトランジスタのゲートに接続している非選択ワード線（ＵＷＬ（unselected word line））は、８Ｖのパス電圧に設定されており、サブブロックＳＢ０及びＳＢ１内の選択されたメモリセルトランジスタのゲートに接続している選択ワード線（ＳＷＬ（selected word line））は、２２Ｖのプログラミング電圧に設定されており、ソース側選択ゲート線ＳＧＳ０は、０Ｖに設定されており、第１の埋込みソース線ＢＳＬ＿０は、２Ｖに設定されており、第２の埋込みソース線ＢＳＬ＿１は、０Ｖに設定されている。これらのバイアス条件により、プログラミングのために選択されるサブブロックＳＢ０内のメモリセルトランジスタは、プログラムされたデータ状態に設定されてよく、一方でサブブロックＳＢ１〜ＳＢ３内のメモリセルトランジスタは、選択されず、プログラムされない。
【００８１】
図７Ｆは、４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの一実施形態を示している。メモリ動作中、サブブロックＳＢ２  ７８３が選択され、一方でサブブロックＳＢ０、ＳＢ１及びＳＢ３は選択されなくてもよい。一実施例では、サブブロックＳＢ０、ＳＢ１及びＳＢ３が選択されていない間に、サブブロックＳＢ２  ７８３内のメモリセルトランジスタを消去するための消去動作が実行されてもよく、サブブロックＳＢ０、ＳＢ１及びＳＢ３内のメモリセルトランジスタは、消去動作中に消去されない。図示のように、第１のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ０によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第２のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ１によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第３のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ２によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有し、第４のＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤ３によって制御されるドレイン側選択ゲートと、ソース側選択ゲート線ＳＧＳ０によって制御されるソース側選択ゲートと、を有する。第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングは、第１の埋込みソース線ＢＳＬ＿０に接続されている。第３のＮＡＮＤストリング及び第４のＮＡＮＤストリングは、第２の埋込みソース線ＢＳＬ＿１に接続されている。ビット線ＢＬ０は、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３によって駆動される４つのドレイン側選択ゲートに接続される。一実施形態において、第１のＮＡＮＤストリングは、図７Ｂの第１のＮＡＮＤストリング７７５に対応してもよく、第２のＮＡＮＤストリングは、図７Ｂの第２のＮＡＮＤストリング７７６に対応してもよい。
【００８２】
図７Ｇは、サブブロックＳＢ２の消去動作中の図７Ｆの物理メモリブロックの一実施形態を示している。図示のように、ビット線ＢＬ０を含むビット線は、２２Ｖの消去電圧に設定されており、ドレイン側選択ゲート線ＳＧＤ０及びＳＧＤ１は、１６Ｖに設定されており、ドレイン側選択ゲート線ＳＧＤ２及びＳＧＤ３は、０Ｖに設定されており、サブブロックＳＢ２及びＳＢ３内のメモリセルトランジスタのゲートに接続しているワード線は、０Ｖに設定されており、サブブロックＳＢ０及びＳＢ１内のメモリセルトランジスタのゲートに接続しているワード線は、フロートされており、ソース側選択ゲート線ＳＧＳ０は、０Ｖに設定されており、第１の埋込みソース線ＢＳＬ＿０は、０Ｖに設定されており、かつ第２の埋込みソース線ＢＳＬ＿１は、０Ｖに設定されている。これらのバイアス条件により、サブブロックＳＢ２内のメモリセルトランジスタは、消去状態に設定されてよく、一方でサブブロックＳＢ０、ＳＢ１及びＳＢ３内のメモリセルトランジスタは、選択されず、消去されない。
【００８３】
図７Ｈは、サブブロックＳＢ２のプログラミング動作中の図７Ｆの物理メモリブロックの一実施形態を示している。図示のように、ビット線ＢＬ０を含むビット線は、ビット線に電気的に接続されたメモリセルトランジスタが、プログラムされているか又はプログラム禁止されているかどうかに応じて、０Ｖ又は２Ｖに設定されている。プログラム禁止されたメモリセルトランジスタは、プログラムされることから防止される。プログラミング動作中にビット線に印加されるビット線電圧は、プログラムされるデータパターンに依存する。図７Ｈに示すように、ドレイン側選択ゲート線ＳＧＤ０及びＳＧＤ１は、２Ｖに設定されており、ドレイン側選択ゲート線ＳＧＤ２及びＳＧＤ３は、０Ｖに設定されており、サブブロックＳＢ２及びＳＢ３内の非選択メモリセルトランジスタのゲートに接続している非選択ワード線（ＵＷＬ）は、８Ｖのパス電圧に設定されており、サブブロックＳＢ２及びＳＢ３内の選択されたメモリセルトランジスタのゲートに接続している選択ワード線（ＳＷＬ）は、２２Ｖのプログラミング電圧に設定されており、サブブロックＳＢ０及びＳＢ１内のメモリセルトランジスタのゲートに接続しているワード線は、０Ｖの非選択電圧に設定されており、ソース側選択ゲート線ＳＧＳ０は、０Ｖに設定されており、第１の埋込みソース線ＢＳＬ＿０は、２Ｖに設定されており、第２の埋込みソース線ＢＳＬ＿１は、０Ｖに設定されている。これらのバイアス条件により、プログラミングのために選択されるサブブロックＳＢ２内のメモリセルトランジスタは、プログラムされたデータ状態に設定されてよく、一方でサブブロックＳＢ０、ＳＢ１及びＳＢ３内のメモリセルトランジスタは、選択されず、プログラムされない。
【００８４】
図７Ｉ〜図７Ｊは、４つのサブブロックＳＢ０〜ＳＢ３を含む物理メモリブロックの様々な実施形態を示している。図７Ｉに示すように、メモリ動作中、サブブロックＳＢ１  ７８４は選択され、一方でサブブロックＳＢ０、ＳＢ２及びＳＢ３は選択されなくてよい。第１の埋込みソース線ＢＳＬ＿０が０Ｖの非選択電圧に設定され、第２の埋込みソース線ＢＳＬ＿１が２２Ｖの消去電圧に設定されることを除いて、サブブロックＳＢ１  ７８４内のメモリセルトランジスタを消去するために、図７Ｄに示されるものと同様のバイアス条件が、図７Ｉの物理メモリブロックに適用されてもよい。
【００８５】
図７Ｊに示すように、メモリ動作中、サブブロックＳＢ３  ７８５は選択され、一方でサブブロックＳＢ０〜ＳＢ２は選択されなくてよい。ドレイン側選択ゲート線ＳＧＤ０及びＳＧＤ１が０Ｖに設定され、ドレイン側選択ゲート線ＳＧＤ２及びＳＧＤ３が１６Ｖに設定されることを除いて、サブブロックＳＢ３  ７８５内のメモリセルトランジスタを消去するために、図７Ｇに示されるものと同様のバイアス条件が、図７Ｊの物理メモリブロックに適用されてもよい。
【００８６】
図８Ａは、物理メモリブロックのサブブロック内のメモリセルトランジスタを消去するためのプロセスの一実施形態を説明するフローチャートである。物理メモリブロックは、図７Ｄに示される物理メモリブロックに対応してよい。一実施形態では、図８Ａのプロセスは、図１Ａに示されるメモリチップコントローラ１０５などのメモリチップコントローラによって実行されてよい。別の実施形態では、図８Ａのプロセスは、図１Ａのメモリチップ１０２上のメモリコア制御回路１０４などの、メモリチップ上に配置された１つ以上の制御回路によって実行されてもよい。
【００８７】
ステップ８０２では、メモリブロック内の第１のサブブロックが識別される。メモリブロックは、メモリブロックに対応するワード線アドレス及びビット線アドレスを介して識別されてよい。一実施形態では、メモリブロックは、図７Ｃに示される物理メモリブロックに対応してもよく、第１のサブブロックは、図７ＣのサブブロックＳＢ０  ７８２に対応してもよい。メモリブロックは、メモリブロックの第１のサブブロック及び第２のサブブロックの部分である第１のＮＡＮＤストリングを含んでよく、第１のＮＡＮＤストリングは、第１のサブブロック及び第２のサブブロックの両方を通って延在してよい。メモリブロックは、メモリブロックの第３のサブブロック及び第４のサブブロックの部分である第２のＮＡＮＤストリングを含んでよく、第２のＮＡＮＤストリングは、第３のサブブロック及び第４のサブブロックの両方を通って延在してよい。ビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲート及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートに接続している。ソース側選択線は、第１のＮＡＮＤストリングの第１のソース側選択ゲート及び第２のＮＡＮＤストリングの第２のソース側選択ゲートに接続している。第１のソース側選択ゲートは、第１の埋込みソース線に接続されてもよく、第２のソース側選択ゲートは、第２の埋込みソース線に接続されてもよい。第１の埋込みソース線は、ｎ型ポリシリコンなどのドープポリシリコンを備えてもよい。
【００８８】
ステップ８０４では、第１のサブブロックがメモリブロックのソース側サブブロックであることが検出される。一実施例では、第１のサブブロックがメモリブロックのソース側選択ゲートトランジスタに当接している、又はそれに最も近い場合、第１のサブブロックがソース側サブブロックを備えることが検出されてよい。選択されたメモリセルの行及び列アドレスに基づいて、又は選択されたメモリセルトランジスタのワード線アドレス及びビット線アドレスに基づいて、第１のサブブロックがソース側サブブロックを備えることが検出されてよい。ステップ８０６では、第１のドレイン側選択ゲート及び第２のドレイン側選択ゲートが、非選択電圧（例えば、０Ｖ）に設定される。ステップ８０８では、第１のソース側選択ゲート及び第２のソース側選択ゲートが、非選択電圧よりも大きい消去電圧（例えば、２２Ｖ又は１８Ｖ〜２３Ｖの電圧）に、又は非選択電圧よりも大きいバイアス電圧（例えば、１６Ｖ又は１１Ｖ〜１７Ｖの電圧）に設定される。ステップ８１０では、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線が、フロートされる。いくつかの実施形態では、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線は、フロートされる代わりに０Ｖに設定されてもよい。ステップ８１２では、第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線が、非選択電圧（例えば、０Ｖ）に設定される。ステップ８１４では、第２の埋込みソース線が、非選択電圧（例えば、０Ｖ）に設定され、第１の埋込みソース線が、消去電圧（例えば、２２Ｖ）に設定される。一実施形態では、図７Ｄに示すバイアス条件を使用して、図７ＣのサブブロックＳＢ０  ７８２などのソース側サブブロック内のメモリセルトランジスタを消去してもよい。
【００８９】
図８Ｂは、物理メモリブロックのサブブロック内のメモリセルトランジスタを消去するためのプロセスの別の実施形態を説明するフローチャートである。物理メモリブロックは、図７Ｇに示される物理メモリブロックに対応してよい。一実施形態では、図８Ｂのプロセスは、図１Ａに示されるメモリチップコントローラ１０５などのメモリチップコントローラによって実行されてよい。別の実施形態では、図８Ｂのプロセスは、図１Ａのメモリチップ１０２上のメモリコア制御回路１０４などの、メモリチップ上に配設された１つ以上の制御回路によって実行されてもよい。
【００９０】
ステップ８３２では、メモリブロック内の第１のサブブロックが識別される。メモリブロックは、メモリブロックに対応するワード線アドレス及び／又はビット線アドレスを介して識別されてよい。一実施形態では、メモリブロックは、図７Ｆに示される物理メモリブロックに対応してもよく、第１のサブブロックは、図７ＦのサブブロックＳＢ２  ７８３に対応してもよい。メモリブロックは、メモリブロックの第１のサブブロック及び第２のサブブロックの部分である第１のＮＡＮＤストリングを含み、第１のＮＡＮＤストリングは、第１のサブブロック及び第２のサブブロックの両方を通って延在してよい。メモリブロックは、メモリブロックの第３のサブブロック及び第４のサブブロックの部分である第２のＮＡＮＤストリングを含み、第２のＮＡＮＤストリングは、第３のサブブロック及び第４のサブブロックの両方を通って延在してよい。ビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲート及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートに接続している。ソース側選択線は、第１のＮＡＮＤストリングの第１のソース側選択ゲート及び第２のＮＡＮＤストリングの第２のソース側選択ゲートに接続している。第１のソース側選択ゲートは、第１の埋込みソース線に接続されてもよく、第２のソース側選択ゲートは、第２の埋込みソース線に接続されてもよい。第１の埋込みソース線は、ポリシリコンのｎ型領域などのドープポリシリコンの第１の領域を備えてもよく、第２の埋込みソース線は、ドープポリシリコンの第１の領域から電気的に絶縁されたドープポリシリコンの第２の領域を含んでもよい。
【００９１】
ステップ８３４では、第１のサブブロックがメモリブロックのドレイン側サブブロックを備えることが検出される。一実施形態では、第１のサブブロックがメモリブロックのドレイン側選択ゲートに当接しているか、又はそれに直接的に接続している場合、第１のサブブロックがメモリブロックのドレイン側サブブロックを備えることが検出される。選択されたメモリセルの行及び列アドレスに基づいて、又は選択されたメモリセルトランジスタのワード線アドレス及びビット線アドレスに基づいて、第１のサブブロックがドレイン側サブブロックを備えることが検出されてよい。ステップ８３６では、第１のドレイン側選択ゲートが、非選択電圧（例えば、０Ｖ）よりも大きい消去電圧（例えば、２２Ｖ）又はバイアス電圧（例えば、１６Ｖ）に設定される。第２のドレイン側選択ゲートは、非選択電圧（例えば、０Ｖ）に設定される。ステップ８３８では、第１のソース側選択ゲートが、非選択電圧に設定され、第２のソース側選択ゲートが、非選択電圧に設定される。ステップ８４０では、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線が、フロートされる。場合によっては、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線は、フロートされる代わりに非選択電圧に設定される。ステップ８４２では、第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線が、非選択電圧（例えば、０Ｖ）に設定される。ステップ８４４において、ビット線が、消去電圧（例えば、２２Ｖ）に設定される。一実施形態では、図７Ｇに示すバイアス条件を使用して、図７ＦのサブブロックＳＢ２  ７８３などのドレイン側サブブロック内のメモリセルトランジスタを消去してもよい。
【００９２】
開示された技術の一実施形態は、メモリブロック（例えば、図７Ｃに示される物理メモリブロックなどの物理メモリブロック）と、メモリブロックと通信する１つ以上の制御回路と、を含む。メモリブロックは、第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含む。第１のＮＡＮＤストリングは、メモリブロックの第１のサブブロック及び第２のサブブロックを通って延在している。第２のＮＡＮＤストリングは、メモリブロックメモリの第３のサブブロック及び第４のサブブロックを通って延在している。ソース側選択線は、第１のＮＡＮＤストリングの第１のソース側選択ゲートトランジスタに接続し、第２のＮＡＮＤストリングの第２のソース側選択ゲートトランジスタに接続している。ビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲートトランジスタ及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートトランジスタに接続している。第１のソース側選択ゲートトランジスタは、第１の埋込みソース線に接続し、第２のソース側選択ゲートトランジスタは、第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に接続している。１つ以上の制御回路は、消去動作中に、第１のドレイン側選択ゲートトランジスタ及び第２のドレイン側選択ゲートトランジスタを非導電状態に設定するように構成されている。１つ以上の制御回路は、消去動作中に、ソース側選択線を第１の電圧に設定し、消去動作中に、第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線を第１の電圧よりも低い第２の電圧に設定するように構成されている。１つ以上の制御回路は、消去動作中に、第２の埋込みソース線を第２の電圧に設定し、第１の埋込みソース線を第１の電圧よりも大きい消去電圧に設定するように構成されている。
【００９３】
開示された技術の一実施形態は、メモリブロック（例えば、図７Ｃに示される物理メモリブロックなどの物理メモリブロック）と、メモリブロックと通信する１つ以上の制御回路と、を含む。メモリブロックは、第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含む。第１のＮＡＮＤストリングは、メモリブロックの第１のサブブロック及び第２のサブブロックの両方を通って延在している。第２のＮＡＮＤストリングは、メモリブロックメモリの第３のサブブロック及び第４のサブブロックの両方を通って延在している。ソース側選択線は、第１のＮＡＮＤストリングの第１のソース側選択ゲートトランジスタに接続し、第２のＮＡＮＤストリングの第２のソース側選択ゲートトランジスタに接続している。ビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲートトランジスタ及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートトランジスタに接続している。第１のソース側選択ゲートトランジスタは、第１の埋込みソース線に接続し、第２のソース側選択ゲートトランジスタは、第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に接続している。１つ以上の制御回路は、消去動作中に、第１のドレイン側選択ゲートトランジスタのゲートを第１の電圧に設定し、第２のドレイン側選択ゲートトランジスタのゲートを、第１の電圧よりも小さい第２の電圧に設定するように構成されている。１つ以上の制御回路は、消去動作中に、ソース側選択線を第２の電圧に設定し、消去動作中に、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線を第２の電圧に設定するように構成されている。１つ以上の制御回路は、消去動作中に、ビット線を第１の電圧よりも大きい消去電圧に設定するように構成されている。
【００９４】
開示された技術の一実施形態は、物理メモリブロック内の第１のサブブロックを識別する工程を含む。物理メモリブロックは、第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含む。第１のＮＡＮＤストリングは、メモリブロックの第１のサブブロック及び第２のサブブロックを通って延在している。第２のＮＡＮＤストリングは、メモリブロックメモリの第３のサブブロック及び第４のサブブロックを通って延在している。ソース側選択線は、第１のＮＡＮＤストリングの第１のソース側選択ゲートトランジスタに接続し、第２のＮＡＮＤストリングの第２のソース側選択ゲートトランジスタに接続している。ビット線は、第１のＮＡＮＤストリングの第１のドレイン側選択ゲートトランジスタ及び第２のＮＡＮＤストリングの第２のドレイン側選択ゲートトランジスタに接続している。第１のソース側選択ゲートトランジスタは、第１の埋込みソース線に接続し、第２のソース側選択ゲートトランジスタは、第１の埋込みソース線から電気的に絶縁された第２の埋込みソース線に接続している。本方法は、消去動作中に、第１のドレイン側選択ゲートトランジスタ及び第２のドレイン側選択ゲートトランジスタを、非導電状態に設定する工程と、消去動作中に、ソース側選択線を第１の電圧に設定する工程と、消去動作中に、第２のサブブロックのメモリセルトランジスタに接続された第２の複数のワード線をフローティングさせる工程と、消去動作中に、第１のサブブロックのメモリセルトランジスタに接続された第１の複数のワード線を、第１の電圧よりも小さい第２の電圧に設定する工程と、第２の埋込みソース線を、第２の電圧に設定する工程と、消去動作中に、第１の埋込みソース線を、第１の電圧よりも大きい消去電圧に設定する工程と、をさらに備える。
【００９５】
本明細書の適用上、第１の層は、０、１、又はそれ以上の介在層が第１の層と第２の層との間にある場合、第２の層にわたって、又はその上方にあってもよい。
【００９６】
本明細書の適用上、図面に示される様々な特徴の寸法は、必ずしも縮尺どおりに描かれていなくてもよいことに留意されたい。
【００９７】
本明細書の適用上、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態を説明するために使用され、必ずしも同じ実施形態を指さなくてもよい。
【００９８】
本明細書の適用上、接続とは、直接的な接続又は間接的な接続（例えば、他の部分を介する）であってもよい。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。
【００９９】
本明細書の適用上、「基づいて」という用語は、「少なくとも部分的に基づいて」と読んでよい。
【０１００】
本明細書の適用上、追加の文脈がない、「第１の」対象物、「第２の」対象物、及び「第３の」対象物等の数的用語の使用は、対象物の順序を示唆するものではなく、代わりに、異なる物体を識別する識別目的で使用されてよい。
【０１０１】
本明細書の適用上、対象物の「セット」という用語は、複数の物体のうちの１つ又は複数の物体の「セット」を指してよい。
【０１０２】
主題は、構造的特徴及び／又は方法論的行為に特有の言語で記載されているが、添付の特許請求の範囲に定義される主題は、必ずしも上記の特定の特徴又は行為に限定されないことを理解されたい。むしろ、上述の特定の特徴及び行為は、特許請求の範囲を実施する例示的な形態として開示される。
【図１Ａ】
0006925466.tif 000002
【図１Ｂ】
0006925466.tif 000003
【図１Ｃ】
0006925466.tif 000004
【図１Ｄ】
0006925466.tif 000005
【図１Ｅ】
0006925466.tif 000006
【図１Ｆ】
0006925466.tif 000007
【図２】
0006925466.tif 000008
【図３】
0006925466.tif 000009
【図４】
0006925466.tif 000010
【図５】
0006925466.tif 000011
【図６Ａ】
0006925466.tif 000012
【図６Ｂ】
0006925466.tif 000013
【図６Ｃ】
0006925466.tif 000014
【図６Ｄ】
0006925466.tif 000015
【図７Ａ】
0006925466.tif 000016
【図７Ｂ】
0006925466.tif 000017
【図７Ｃ】
0006925466.tif 000018
【図７Ｄ】
0006925466.tif 000019
【図７Ｅ】
0006925466.tif 000020
【図７Ｆ】
0006925466.tif 000021
【図７Ｇ】
0006925466.tif 000022
【図７Ｈ】
0006925466.tif 000023
【図７Ｉ】
0006925466.tif 000024
【図７Ｊ】
0006925466.tif 000025
【図８Ａ】
0006925466.tif 000026
【図８Ｂ】
0006925466.tif 000027