(57)【特許請求の範囲】
【請求項１】
第一のメモリ素子および流体を出力するためのノズルと共に使用される回路であって：
データラインと；
発射ラインと；および
データラインに応答して第一のメモリ素子またはノズルを選択するセレクタとを含み、ここでセレクタは第一の値を有するデータラインに応答して第一のメモリ素子を選択し、そして第一の値と異なる第二の値を有するデータラインに応答してノズルを選択し、ここでデータラインは第一のメモリ素子とは異なる種類のメモリである第二のメモリ素子のデータを通信し、
発射ラインはノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そして第一のメモリ素子がセレクタによって選択されていることに応答して第一のメモリ素子のデータを通信する、回路。
【請求項２】
アドレスを受信し、アドレスに応答して第一のメモリ素子のアクセスをイネーブルとするデコーダをさらに含む、請求項１の回路。
【請求項３】
デコーダはアドレスに応答してノズルの付勢をイネーブルとする、請求項２の回路。
【請求項４】
セレクタは：
第一のメモリ素子に接続される第一のスイッチであって、データラインが第一の値を有する場合に付勢される第一のスイッチ；および
ノズルのノズル付勢素子に接続される第二のスイッチであって、データラインが第二の値を有する場合に付勢される第二のスイッチを含む、請求項１から３のいずれか１の回路。
【請求項５】
第一のスイッチは第一のメモリ素子と直列に接続される第一のトランジスタを含み、第二のスイッチはノズル付勢素子と直列に接続される第二のトランジスタを含み、そして
第一のトランジスタのゲートはデータラインに接続され、そして第二のトランジスタのゲートはデータラインの反転に接続される、請求項４の回路。
【請求項６】
セレクタは：
データラインが第一の値を有することに応答してデコーダの出力を第一のメモリ素子と直列な第一のトランジスタに接続する第一のスイッチ；および
データラインが第二の値を有することに応答してデコーダの出力をノズル付勢素子と直列な第二のトランジスタに接続する第二のスイッチを含む、請求項３の回路。
【請求項７】
デコーダは第一のデコーダであり、回路はさらに：
アドレスを受信し、アドレスに応答してノズルのノズル付勢素子の付勢をイネーブルする第二のデコーダを含む、請求項２の回路。
【請求項８】
データラインは第二のメモリ素子のアクセスがイネーブルされたことに応答して第二のメモリ素子のデータを通信する、請求項１から７のいずれか１の回路。
【請求項９】
アドレスを受信し、アドレスに応答してノズルのノズル付勢素子の付勢をイネーブルするデコーダをさらに含む、請求項１の回路。
【請求項１０】
アドレス入力を受信し、アドレス入力に応答して第一のメモリ素子のアクセスをイネーブルするシフトレジスタをさらに含む、請求項９の回路。
【請求項１１】
第一のメモリ素子および流体を出力するためのノズルと共に使用される回路であって：
セレクタを含み、セレクタは：
データラインが第一の値に設定されたことに応答して第一のメモリ素子をアクセスのために選択する第一のトランジスタと；
データラインが第一の値と異なる第二の値に設定されたことに応答してノズルのノズル付勢素子を付勢のために選択する第二のトランジスタと；および
第一のトランジスタが第一のメモリ素子をアクセスのために選択したことに応答してメモリ素子のデータを通信し、そして第二のトランジスタがノズルのノズル付勢素子を付勢のために選択したことに応答してノズル付勢素子を付勢する発射ラインを含み、
データラインは第一のメモリ素子とは異なる種類のメモリである第二のメモリ素子のデータを通信するデータラインである、回路。
【請求項１２】
第一のトランジスタは、第一のメモリ素子、および第三のトランジスタのゲートに選択信号を結合するプリチャージトランジスタによって制御される第三のトランジスタと直列に接続される、請求項１１の回路。
【請求項１３】
第二のトランジスタは：
データラインが第一の値に設定されたことに応答して、ノズル付勢素子と直列に接続された第四のトランジスタのゲートをディセーブルし、そして
データラインが第二の値に設定されたことに応答して、第四のトランジスタのゲートのプリチャージをイネーブルする、請求項１１または１２の回路。
【請求項１４】
装置であって：
一つまたはより多くのダイを含み：
ダイが、印刷流体を出力するノズルと；
第一のメモリ素子と；
ノズルおよび第一のメモリ素子に結合された発射ラインと；
データラインと；および
データラインに応答して第一のメモリ素子またはノズルを選択するセレクタとを含み、ここでセレクタは第一の値を有するデータラインに応答して第一のメモリ素子を選択し、そして第一の値と異なる第二の値を有するデータラインに応答してノズルを選択し、
発射ラインはノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そして第一のメモリ素子がセレクタによって選択されていることに応答して第一のメモリ素子のデータを通信し、
データラインは第一のメモリ素子とは異なる種類のメモリである第二のメモリ素子のデータを通信する、装置。
【請求項１５】
一つまたはより多くのダイは：
第一のメモリ素子を含む第一の種類のメモリと；
第二のメモリ素子を含む第二の、異なる種類のメモリとを含む、請求項１４の装置。
【請求項１６】
一つまたはより多くのダイは、ノズルを含む流体吐出ダイを含む、請求項１４または１５の装置。
【請求項１７】
一つまたはより多くのダイは、流体吐出ダイと離れた別のダイを含み、この別のダイは第一のメモリ素子を含む、請求項１６の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
印刷システムは、印刷液体をターゲットに対して分配するノズルを有する、プリントヘッドを含むことができる。２次元（２Ｄ）印刷システムでは、ターゲットは紙基材または別の種類の基材のような印刷媒体であり、その上に印刷イメージを形成することができる。２Ｄ印刷システムの例にはインクジェット印刷システムが含まれ、これはインク液滴を分配することができる。３次元（３Ｄ）印刷システムでは、ターゲットは３Ｄオブジェクトを形成するように堆積された構築材料の層または複数層であることができる。
【図面の簡単な説明】
【０００２】
本願開示の幾つかの実施形態が、以下の図面を参照して説明される。
【０００３】
図１は、幾つかの例による、回路、メモリ素子、およびノズルを含む配置のブロック図である。
【０００４】
図２は、さらなる例によるシステムのブロック図である。
【０００５】
図２Ａから図２Ｇは、種々の例による各種のシステムのブロック図である。
【０００６】
図３、図４、図５、図５Ａ、図５Ｂ、図６、および図７は、ノズル付勢素子、メモリ素子、および選択回路を含む、種々の例による回路の概略図である。
【０００７】
図８は、さらなる例による、セレクタ、メモリ素子、およびノズルを含む一つまたはより多くのダイのブロック図である。
【０００８】
図面全体を通して、同一の参照番号は、必ずしも同一ではないが類似している要素を指している。図面は必ずしも縮尺通りではなく、幾つかの部品の大きさは、図示の例をより明確に示すために誇張されていてよい。さらにまた、図面には説明と合致する例および／または実施形態が提示されている；しかしながら、説明は図面に提示された例および／または実施形態に限定されるものではない。
【発明を実施するための形態】
【０００９】
本願開示において、「ある」、「一つの」または「その」といった用語の使用は、文脈が明らかに別のことを示しているのでない限り、複数形をも含むことを意図している。また、「含有する」、「含有している」、「含む」、「含んでいる」、「有する」、または「有している」といった用語は、本願開示において使用されるとき、記載された要素の存在を特定するものであるが、他の要素の存在または追加を排除するものではない。
【００１０】
印刷システムに使用するためのプリントヘッドはノズルを含むことができ、これらは付勢されると、印刷液体の液滴がノズルのそれぞれから噴射されるようにする。各々のノズルは、ノズル付勢素子を含んでいる。ノズル付勢素子は付勢されると、印刷液体の液滴が対応するノズルによって噴射されるようにする。幾つかの例では、ノズル付勢素子は加熱素子（例えば熱抵抗器）を含み、これは付勢されると熱を発生し、ノズルの発射チャンバにある印刷液体を気化させる。印刷液体の気化は、ノズルからの印刷液体の液滴の放出を生じさせる。他の例では、ノズル付勢素子は圧電素子を含んでいる。付勢されると、圧電素子は力を加えて、印刷液体の液滴をノズルから排出させる。さらなる例では、他の種類のノズル付勢素子を用いることができる。
【００１１】
印刷システムは、２次元（２Ｄ）または３次元（３Ｄ）の印刷システムであることができる。２Ｄ印刷システムは、インクのような印刷流体を分配して、紙媒体のような印刷媒体または他の種類の印刷媒体上に像（イメージ）を形成する。３Ｄ印刷システムは、構築材料の連続する層を堆積して、３Ｄオブジェクトを形成する。３Ｄ印刷システムから分配される印刷流体はインクを含むことができ、並びに構築材料の層の粉体を溶融させ、構築材料の層を微細化（装飾化）し（構築材料の層の縁部または形状を画定するなどにより）、およびその他に使用される剤を含むことができる。
【００１２】
以下に続く説明においては、用語「プリントヘッド」は一般に、プリントヘッドダイ、または支持構造上に設けられた複数のダイを含む全体のアセンブリを指すことができる。ダイ（「集積回路（ＩＣ）ダイ」としても参照される）は基材を含み、その上にはノズルおよび／またはノズルによる流体の吐出を制御する制御回路を形成するための、種々の層がもたらされている。
【００１３】
幾つかの例では、印刷システムにおいて使用するためのプリントヘッドに対する参照が行われるが、本願開示の技術および機構は、ノズルを介して流体を分配可能な非印刷用途において使用される、他の種類の流体吐出デバイスに対しても適用可能であることに留意されたい。そうした他の種類の流体吐出デバイスの例には、流体検出システム、医用システム、車両、流量制御システム、およびその他に使用されるものが含まれる。
【００１４】
幾つかの例では、流体吐出デバイスは一つのダイで実施されることができる。さらなる例では、流体吐出デバイスは複数のダイを含むことができる。
【００１５】
デバイスの大きさは、プリントヘッドダイまたは他の種類の流体吐出ダイを含めて縮小傾向にあり、デバイス上にある回路を制御するために使用される信号ラインの数は、デバイスの全体的な大きさに影響しうる。信号ラインの数が多いことは、信号ラインを外部のラインに電気的に接続するために使用する、多数の信号パッド（「ボンドパッド」として参照される）を使用することにつながる。流体吐出デバイスに特徴を追加することは、増大した数の信号ライン（および対応するボンドパッド）を使用することにつながる可能性があり、このことは例えば、貴重なダイ空間を占有する可能性がある。流体吐出デバイスに追加することのできる付加的な特徴の例には、メモリデバイスが含まれる。
【００１６】
本件開示の幾つかの実施形態によれば、流体吐出デバイス（一つのダイまたは複数のダイを含む）の異なる回路が、制御ラインおよびデータラインを共有することができ、外部ラインに接続されなければならない流体吐出デバイスの信号ラインの数を低減することが許容される。本願で使用するところでは、用語「ライン」は、信号（または多数の信号）を運ぶことのできる電気導体（または代替的に、多数の電気導体）を参照することができる。
【００１７】
図１に示すように、幾つかの例では、メモリ素子１０２およびノズル１０４について使用するための回路１００は、データライン、発射ライン、およびセレクタ１０６を含んでいる。メモリ素子１０２は、データを格納可能なメモリセル（またはメモリセルの群）を含むことができる。メモリ素子１０２は、メモリの一部を形成するメモリ素子のアレイ（または他の集合）の一部であることができる。ノズル１０４は、ノズル付勢素子、流体チャンバ、および流体オリフィスを含むことができ、ここでノズル付勢素子は付勢されると、流体チャンバ内の流体が流体オリフィスを通じてノズル１０４の外部環境へと吐出されるようにする。
【００１８】
流体吐出デバイスが複数の異なるメモリと関連付けられている例においては、データラインは、複数の異なるメモリのうち第一のメモリのデータを通信するように使用することができる。メモリ素子１０２は、複数の異なるメモリのうち第二のメモリの一部であることができる。例えば第一のメモリは、（流体吐出デバイスを固有に識別するために）その流体吐出デバイスの識別データ（および恐らくは他の情報）を格納するために使用されるＩＤメモリであることができる。ＩＤメモリはまた、他のデータをも格納してよい。こうした例では、データラインは、ＩＤメモリのデータを通信（データ書き込みまたはデータ読み出し）するために使用されるＩＤラインとして参照されることができる。
【００１９】
第二のメモリは、特定のノズルをイネーブルまたはディセーブルするために使用可能な吐出データを格納することができる。他の例では、第二のメモリは他のデータを格納することができる。
【００２０】
幾つかの例では、これらの異なるメモリは、流体を出力する（分配する）ためのノズルをも含んでいる流体吐出ダイ上にあることができる。他の例では、これらの異なるメモリは、流体吐出ダイとは別個のダイ（または複数のダイ）上にあることができる。例えば、第一のメモリおよび第二のメモリは流体吐出ダイとは別個のダイの一部であることができ、または第一のメモリおよび第二のメモリは、流体吐出ダイとは別個のそれぞれのダイの一部であることができる。
【００２１】
セレクタ１０６は、データラインの値に応答して、メモリ素子１０２またはノズル１０４を選択する。アドレスを運ぶアドレスデータラインと対照的に、データラインはデータを通信するために使用されることに留意されたい。データラインの具体的な例はＩＤラインである（以下でさらに説明する）。セレクタ１０６は、第一の値を有するデータラインに応答してメモリ素子１０２を選択し、そして第一の値とは異なる第二の値を有するデータラインに応答してノズル１０４を選択する。発射ラインは、ノズル１０４がセレクタ１０６によって選択されていることに応答してノズル１０４の付勢を制御し、メモリ素子１０２がセレクタ１０６によって選択されていることに応答してメモリ素子１０２のデータ（データ書き込みまたはデータ読み出し）を通信する。
【００２２】
幾つかの例では、回路１００はメモリ素子１０２およびノズル１０４と同じダイの一部であることができる。例えば流体吐出ダイは、回路１００、メモリ素子１０２、およびノズル１０４を含むことができる。他の例では、回路１００はメモリ素子１０２および／またはノズル１０４を含むダイ（単数または複数）と別個であることができる。例えば回路１００は、可撓性ケーブル、回路基板、ダイ、またはメモリ素子１０２および／またはノズル１０４を含むダイ（単数または複数）と別個の任意の構造上に形成されることができる。
【００２３】
図２は例示的なシステムのブロック図であり、これは印刷システムまたは他の種類の流体分配システムを含むことができる。このシステムは、流体吐出コントローラ２０２および流体吐出デバイス２０４を含んでいる。流体吐出コントローラ２０２は流体吐出デバイス２０４から分離している。例えば印刷システムにおいて、流体吐出コントローラ２０２は印刷システムの一部であるプリントヘッド駆動コントローラであり、これに対して流体吐出デバイス２０４は、プリントカートリッジ（インクまたは別の剤を含んでいる）の一部であるか別の構造上に配置可能なプリントヘッドダイである。
【００２４】
流体吐出デバイス２０４は、部分２０４−１、２０４−２、および２０４−３のそれぞれを含んでいる。部分２０４−１はノズルアレイ２０６を含み、これは流体を分配するように選択的に制御可能なノズルのアレイを含んでいる。部分２０４−２は、流体吐出デバイス２０４の識別データを格納する等のための、ＩＤメモリ２０８を含んでいる。部分２０４−３は発射メモリ２１０を含み、これはノズルアレイ２０６に関するデータを格納するために使用可能であり、ここでデータは以下の任意のものまたは幾つかの組み合わせを含むことができ、例として：ダイの位置、領域情報、液滴重量エンコード情報、認証情報、選択されたノズルをイネーブルまたはディセーブルするためのデータ、その他がある。幾つかの例では、図１のメモリ素子１０２は図２の発射メモリ２１０の一部であることができる。
【００２５】
幾つかの例では、ＩＤメモリ２０８および発射メモリ２１０は異なる種類のメモリで実施して、ハイブリッドメモリ配列を形成することができる。ＩＤメモリ２０８は例えば、電気的プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）で実施することができる。発射メモリ２１０はヒューズメモリで実施することができ、ここでヒューズメモリは、データを発射メモリ２１０にプログラムするために選択的に溶断（または非溶断）可能なヒューズのアレイを含んでいる。メモリの種類の具体的な例を先に列挙したが、他の例においてはＩＤメモリ２０８および発射メモリ２１０を他の種類のメモリで実施可能であることに留意されたい。幾つかの場合には、ＩＤメモリ２０８および発射メモリ２１０は同じ種類のメモリで実施することができる。
【００２６】
さらにまた、ＩＤメモリ２０８および発射メモリ２１０によって格納されているとして特定の種類のデータを挙げたが、他の例においては、メモリ２０８および２１０は他の種類または付加的な種類のデータを格納することができることが留意される。
【００２７】
幾つかの例では、ノズルアレイ２０６、ＩＤメモリ２０８、および発射メモリ２１０が単一のダイ上に形成されるように、流体吐出デバイス２０４の部分２０４−１、２０４−２、および２０４−３は共通のダイ（すなわち流体吐出ダイ）上に形成可能である。他の例では、部分２０４−１は一つのダイ（ノズルアレイ２０６を含む流体吐出ダイ）上に実施可能であり、これに対し部分２０４−２および２０４−３は別個のダイ（または別個のそれぞれのダイ）上に実施可能である。例えば、ＩＤメモリ２０８および発射メモリ２１０は流体吐出ダイとは別個の第二のダイ上に形成可能であり、または代替的に、ＩＤメモリ２０８および発射メモリ２１０は流体吐出ダイとは別個のそれぞれ異なるダイ上に形成可能である。さらなる例では、ＩＤメモリ２０８およびノズルアレイ２０６が一つのダイの一部であることができ、これに対して発射メモリ２１０は別のダイの一部である。他の例では、発射メモリ２１０およびノズルアレイ２０６が一つのダイの一部であることができ、そしてＩＤメモリ２０８は別のダイの一部である。さらなる例では、ＩＤメモリ２０８の一部が一つのダイ上にあることができ、そしてＩＤメモリ２０８の別の部分は別のダイ上にあることができる。なおさらなる例においては、発射メモリ２１０の一部が一つのダイ上にあることができ、そしてＩＤメモリ２０８の別の部分は別のダイの一部であることができる。
【００２８】
以下に記載するのは異なる配列のさらなる例である。第一の配列においては、図２Ａに示すように、ＩＤメモリ２０８および発射メモリ２１０は両方とも流体吐出ダイ２２０上にあることができる。ＩＤラインは、流体吐出コントローラ２０２および流体吐出ダイ上のＩＤメモリ２０８の間でデータを通信するために使用され、そして発射ラインは、流体吐出コントローラ２０２および流体吐出ダイ上の発射メモリ２１０の間でデータを通信するために使用される。
【００２９】
第二の配列においては、図２Ｂに示すように、ＩＤメモリ２０８は流体吐出ダイ２２０の一部であり、そして発射メモリ２１０は第二のダイ２２２の一部である。ＩＤラインは、流体吐出コントローラ２０２および流体吐出ダイ２２０上のＩＤメモリ２０８の間でデータを通信するために使用され、そして発射ラインは、流体吐出コントローラ２０２および第二のダイ２２２上の発射メモリ２１０の間でデータを通信するために使用される。
【００３０】
第三の配列においては、図２Ｃに示すように、発射メモリ２１０は流体吐出ダイ２２０の一部であり、そしてＩＤメモリ２０８は第二のダイ２２２の一部である。ＩＤラインは、流体吐出コントローラ２０２および第二のダイ２２２上のＩＤメモリ２０８の間でデータを通信するために使用され、そして発射ラインは、流体吐出コントローラ２０２および流体吐出ダイ２２０上の発射メモリ２１０の間でデータを通信するために使用される。
【００３１】
第四の配列においては、図２Ｄに示すように、ＩＤメモリ２０８および発射メモリ２１０は、流体吐出ダイ２２０とは別個の第二のダイ２２２上にある。ＩＤラインは、流体吐出コントローラ２０２および第二のダイ２２２上のＩＤメモリ２０８の間でデータを通信するために使用され、そして発射ラインは、流体吐出コントローラ２０２および第二のダイ２２２上の発射メモリ２１０の間でデータを通信するために使用される。
【００３２】
第五の配列においては、図２Ｅに示すように、ＩＤメモリの第一の部分２０８−１および発射メモリの第一の部分２１０−１は両方とも流体吐出ダイ２２０上にあることができ、そしてＩＤメモリの第二の部分２０８−２および発射メモリの第二の部分２１０−２は両方とも第二のダイ２２２上にあることができる。ＩＤラインは流体吐出コントローラ２０２と流体吐出ダイ２２０上のＩＤメモリ部分２０８−１および第二のダイ２２２上のＩＤメモリ部分２０８−２の間でデータを通信するために使用され、そして発射ラインは流体吐出コントローラ２０２と流体吐出ダイ２２０上の発射メモリ部分２１０−１および第二のダイ２２２上の発射メモリ部分２１０−２の間でデータを通信するために使用される。
【００３３】
第六の配列においては、図２Ｆに示すように、ＩＤメモリの第一の部分２０８−１および発射メモリ２１０は流体吐出ダイ２２０上にあることができ、そしてＩＤメモリの第二の部分２０８−２は第二のダイ２２２上にあることができる。ＩＤラインは流体吐出コントローラ２０２と流体吐出ダイ２２０上のＩＤメモリ部分２０８−１および第二のダイ２２２上のＩＤメモリ部分２０８−２の間でデータを通信するために使用され、発射ラインは流体吐出コントローラ２０２および流体吐出ダイ２２０上の発射メモリ２１０の間でデータを通信するために使用される。
【００３４】
第七の配列においては、図２Ｇに示すように、ＩＤメモリ２０８および発射メモリの第一の部分２１０−１は流体吐出ダイ２２０上にあることができ、そして発射メモリの第二の部分２１０−２は第二のダイ２２２上にあることができ。ＩＤラインは流体吐出コントローラ２０２および流体吐出ダイ２２０上のＩＤメモリ２０８の間でデータを通信するために使用され、そして発射ラインは流体吐出コントローラ２０２と流体吐出ダイ２２０上の発射メモリ部分および第二のダイ２２２上の発射メモリ部分２１０−２の間でデータを通信するために使用される。
【００３５】
他の例示的な配列においては、流体吐出ダイに加えて一つより多い第二のダイを採用することができ、そこではＩＤメモリ部分（単数又は複数）および／または発射メモリ部分（単数又は複数）は複数の第二のダイにわたって分散させることができる。
【００３６】
さらにまた、図２は二つの異なる種類のメモリがある場合の例を示しているのであるが、他の例においては流体吐出デバイス２０４に一種類のメモリだけを含めることが可能であることに留意すべきである。
【００３７】
流体吐出デバイス２０４は制御回路２１２と関連付けられており、これはノズルアレイ２０６、ＩＤメモリ２０８、および発射メモリ２１０の付勢またはアクセスを制御するため、制御ライン２１４を介して通信される各種の制御信号に応答する。制御ライン２１４は、発射ライン、ＣＳＹＮＣライン、選択ライン、アドレスデータライン、ＩＤライン、および他のラインを含んでいる。他の例では、複数の発射ライン、および／または複数の選択ライン、および／または複数のアドレスデータラインがあることができる。
【００３８】
制御回路２１２はセレクタ２１６（図１のセレクタ１０６に類似したもの）を含んでいる。このセレクタ２１６は、データライン（図２ではＩＤメモリ２０８の識別データを書き込みおよび読み出すために使用されるＩＤライン）の値に基づいて、ノズルアレイ２０６および発射メモリ２１０の一方を選択することができる。
【００３９】
発射ラインは、ＩＤラインの第一の値に応答してセレクタ２１６によりノズルアレイ２０６が選択された場合、ノズルアレイ２０６の付勢を制御するために使用される。発射ラインにより運ばれる発射信号は、第一の状態に設定されている場合、そのノズル（または複数ノズル）が選択ラインおよびアドレスデータラインの値に基づいてアドレス指定されると、それぞれのノズル（または複数ノズル）が付勢されるようにする。発射信号が第一の値と異なる第二の値にある場合は、ノズル（または複数ノズル）は付勢されない。
【００４０】
ＣＳＹＮＣ信号は、流体吐出デバイス２０４におけるアドレス指定（以下の説明ではＡｘおよびＡｙとして参照される）を開始するために使用される。選択ラインは、特定のノズルまたはメモリ素子を選択するために使用することができる。アドレスデータラインは、特定のノズルまたはメモリ素子（または特定のノズル群またはメモリ素子群）をアドレス指定するためのアドレスビット（または複数のアドレスビット）を運ぶために使用される。
【００４１】
本願開示の幾つかの実施形態によれば、融通性を向上させ、そして流体吐出デバイス２０４上に設けなければならない入力／出力（Ｉ／Ｏ）パッドの数を低減させるために、発射ラインおよびＩＤライン（またはより一般的にはデータライン）の各々は、一次タスクおよび二次タスクの両方を行う。上述したように、発射ラインの一次タスクは、選択されたノズル（単数または複数）を付勢することである。発射ラインの二次タスクは、発射メモリ２１０のデータを通信することである。このようにして、流体吐出コントローラ２０２および流体吐出デバイス２０４の間に別個のデータラインをもたらす必要なしに、流体吐出コントローラ２０２および発射メモリ２１０の間に（発射ラインを介して）データ経路を提供することができる。
【００４２】
ＩＤラインの一次タスクは、ＩＤメモリ２０８のデータを通信することである。ＩＤラインの二次タスクは、セレクタ２１６にノズルアレイ２０６および発射メモリ２１０の一方を選択させることである。このようにして、ノズルアレイ２０６の付勢を制御し、そして発射メモリ２１０のデータを通信するために、共通の発射ラインを使用することができ、ここでＩＤラインは、ノズルアレイ２０６がいつ発射ラインによって制御され、そして発射ラインがいつ発射メモリ２１０のデータを通信するために使用可能であるかを選択するために使用される。
【００４３】
図３は、ノズル付勢素子３０２およびメモリ素子３０４を含む回路の概略図である。幾つかの例では、ノズル付勢素子３０２は熱抵抗器の形態であり、これは付勢されるとノズルの流体チャンバにある流体を加熱し、その流体がノズルの流体オリフィスから吐出されるようにする。他の例では、ノズル付勢素子は圧電素子または他の種類のノズル付勢素子を含むことができる。幾つかの例では、メモリ素子３０４は図２の発射メモリ２１０の一部であることができる。
【００４４】
図３においては、第一のスイッチ（トランジスタ３０６を用いて実施可能）が発射ラインおよびノードＮ１の間でノズル付勢素子３０２と直列に接続されている。第二のスイッチ（トランジスタ３０８を用いて実施可能）が発射ラインおよびノードＮ１の間でメモリ素子３０４と直列に接続されている。トランジスタ３０６はＩＤバーによって制御されるゲートを有し、そしてトランジスタ３０８はＩＤによって制御されるゲートを有している。ＩＤバーはＩＤの反転を表している。例えば、ＩＤはインバータの入力に供給することができ、これがＩＤバーを生成する。
【００４５】
かくして、トランジスタ３０８がＩＤ（ハイ値のようなアクティブ値に設定される）によってターンオンされると、トランジスタ３０６はＩＤバーによってターンオフされる（ＩＤバーはロー値のような非アクティブ値に設定されるため）。他方、トランジスタ３０６がＩＤバー（ハイ値のようなアクティブ値に設定される）によってターンオンされると、トランジスタ３０８はオフになる。
【００４６】
このようにして、トランジスタ３０６および３０８はノズル付勢素子３０２またはメモリ素子３０４のいずれかを選択することができる。図３の配列におけるトランジスタ３０６および３０８は、セレクタ１０６（図１）またはセレクタ２１６（図２）の一部である。
【００４７】
図３はさらに、ノードＮ１および接地のような基準電圧３１２の間にあるスイッチ（トランジスタ３１０として実施されている）を示している。トランジスタ３１０のゲートはデコーダ３１４の出力に接続されており、これはアドレス入力を受信する。デコーダ３１４は、図２に示す制御回路２１２の一部であることができる。
【００４８】
アドレス入力は、アドレスデータラインのアドレスビット（単数または複数）によって提供されるアドレスと、Ａｘ信号およびＡｙ信号を含んでいる。幾つかの例では、Ａｘ信号およびＡｙ信号は、選択ラインおよびＣＳＹＮＣラインに応答して、アドレス生成器（図３には示されていない）によって出力される。図３には特定のアドレス入力が描かれているが、デコーダ３１４は一般にアドレスを入力として受信し、そしてアドレスに基づいてトランジスタ３１０の付勢を制御することに留意されたい。デコーダはアドレス入力に応答して、ノズル付勢素子３０２またはメモリ素子３０４（ＩＤラインにより選択されたところにより）を有効に付勢し、または消勢を維持することができる。
【００４９】
一般に、図３によれば、メモリ素子および流体を出力するためのノズルと共に使用するための回路は、データライン、発射ライン、およびセレクタを含んでいる。セレクタは、データラインの第一の値に応答してメモリ素子を選択する第一のスイッチを含み、そしてデータラインの第二の値に応答してノズルを選択する第二のスイッチを含む。発射ラインは、ノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そしてメモリ素子がセレクタによって選択されていることに応答してメモリ素子のデータを通信する。この回路はさらに、アドレス入力に応答してメモリ素子またはノズルを選択するデコーダを含んでいる。
【００５０】
図４は、ノズル付勢素子３０２およびメモリ素子３０４を選択的に付勢／アクセスするための別の例示的な配列の概略図である。図４においては、第一のトランジスタ４０２が発射ラインおよび基準電圧の間でノズル付勢素子３０２と直列に接続されており、そして第二のトランジスタ４０４が発射ラインおよび基準電圧の間でメモリ素子３０４と直列に接続されている。
【００５１】
トランジスタ４０２のゲートは、トランジスタ４０６（ＩＤバーにより制御されている）およびトランジスタ４０８（ＩＤにより制御されている）を含むスイッチの第一の配列４０５に接続されている。トランジスタ４０６はＩＤバーによりターンオンされた場合、デコーダ３１４の出力をトランジスタ４０２のゲートに接続する。トランジスタ４０８は、トランジスタ４０２のゲートおよび基準電圧の間に接続されている。
【００５２】
トランジスタ４０４のゲートは、トランジスタ４１０およびトランジスタ４１２を含むスイッチの第二の配列４０９に接続されている。トランジスタ４１０のゲートはＩＤに接続されており、そしてトランジスタ４１２のゲートはＩＤバーに接続されている。トランジスタ４１０はターンオンされた場合、デコーダ３１４の出力をトランジスタ４０４のゲートに接続し、そしてトランジスタ４１２はトランジスタ４０４のゲートおよび基準電圧の間に接続されている。
【００５３】
トランジスタ４０６、４０８、４１０、および４１２のそれぞれのゲートに対してＩＤおよびＩＤバーを交互に接続することに基づいて、トランジスタ４０６および４０８を含むスイッチの第一の配列４０５はＩＤバーがアクティブ状態の場合に付勢され、デコーダの出力をトランジスタ４０２のゲートに接続する。他方、トランジスタ４１０および４１２を含むスイッチの第二の配列４０９はＩＤがアクティブ状態であることに応答して付勢され、デコーダの出力をトランジスタ４０４のゲートに接続する。
【００５４】
スイッチの配列４０５または４０９の各々は消勢された場合に、デコーダの出力をトランジスタ４０２または４０４のそれぞれのゲートから切り離す。
【００５５】
図４の配列におけるスイッチの配列４０５および４０９は、セレクタ１０６（図１）またはセレクタ２１６（図２）の一部である。デコーダ３１４は、図２の制御回路２１２の一部である。
【００５６】
一般に、図４によれば、メモリ素子および流体を出力するためのノズルについて使用するための回路は、データライン、発射ライン、およびセレクタを含んでいる。セレクタは、データラインの第一の値に応答してメモリ素子を選択する第一のスイッチ配列を含み、そしてデータラインの第二の値に応答してノズルを選択する第二のスイッチ配列を含む。発射ラインは、ノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そしてメモリ素子がセレクタによって選択されていることに応答してメモリ素子のデータを通信する。この回路はさらに、アドレス入力に応答してメモリ素子またはノズルを選択するデコーダを含んでいる。
【００５７】
図３および図４は例示的な配列を描いており、そこではメモリ付勢素子３０２およびメモリ素子３０４をアドレス指定するために一つのデコーダだけが使用されている。代替的な例では、メモリ付勢素子３０２およびメモリ素子３０４のそれぞれをアドレス指定するために、複数のデコーダを使用することができる。こうした二重デコーダ配列の例が図５に示されている。
【００５８】
図５においては、メモリ付勢素子３０２およびトランジスタ５０２が発射ラインおよび基準電圧の間に直列に接続されている。メモリ付勢素子３０４は発射ラインおよび基準電圧の間で、トランジスタ５０４および５０６と直列に接続されている。
【００５９】
トランジスタ５０２のゲートは、トランジスタ５０８、５１０、５１２、５１４、および５１６を含む第一のデコーダによって制御されている。Ｓｎは選択信号を表しており、ここでＳｎ−１は別の選択信号を表す。選択信号ＳｎおよびＳｎ−１は、選択ライン（単数または複数）を介して通信される。選択信号Ｓｎ−１は、選択信号Ｓｎよりも時間的に早期に付勢されることができる。
【００６０】
トランジスタ５０８はダイオードとして配列されており、そしてトランジスタ５０８のソースに接続されたトランジスタ５０８のゲートをプリチャージするための、プリチャージトランジスタである。選択信号Ｓｎ−１は、プリチャージトランジスタ５０８を通じてトランジスタ５０２のゲートに結合されている。
【００６１】
トランジスタ５１０は、トランジスタ５０２のゲートおよびノードＮ２の間に接続されている。トランジスタ５１２、５１４、および５１６は、ノードＮ２および基準電圧の間に並列に接続されている。トランジスタ５１２のゲートはＡｙに接続され、トランジスタ５１４のゲートはＡｘに接続され、そしてトランジスタ５１６のゲートはアドレスデータビットＤｘに接続されている。Ａｘ、Ａｙ、Ｄｘ、Ｓｎ、およびＳｎ−１の組み合わせは、第一のデコーダに対するアドレス入力を形成する。
【００６２】
図５において、別のトランジスタ５１８がトランジスタ５１２、５１４、および５１６と並列に接続されている。トランジスタ５１８のゲートはＩＤに接続されている。トランジスタ５１８はセレクタ（１０６または２１６）の一部であり、これに対して第一のデコーダ（トランジスタ５０８、５１０、５１２、５１４、および５１６を含む）は制御回路２１２の一部である。
【００６３】
トランジスタ５０４のゲートは、トランジスタ５２０、５２２、５２４、５２６、および５２８を含む第二のデコーダに接続されている。第二のデコーダのトランジスタ５２０、５２２、５２４、５２６、および５２８は、第一のデコーダの対応するトランジスタ５０８、５１０、５１２、５１４、および５１６と同様の仕方で接続されている。
【００６４】
図５にさらに示されているように、トランジスタ５０６のゲートはＩＤに接続されている。トランジスタ５０６はセレクタ（１０６または２１６）の一部であり、これに対してトランジスタ５２０、５２２、５２４、５２６、および５２８を含む第二のデコーダは制御回路２１２の一部である。
【００６５】
図５に示すように、ノズル付勢素子３０２およびメモリ素子３０４のそれぞれに接続されているトランジスタ５０２および５０４のそれぞれを制御するために、二つの別子のデコーダが用いられている。
【００６６】
ＩＤがアクティブ状態（例えばハイ状態）にある場合、トランジスタ５１８はトランジスタ５０２のゲートが放電されたままであるようにし（すなわちトランジスタ５０２のゲートをディセーブルする）、かくしてノズル付勢素子３０２は非アクティブのままとされる。他方、ＩＤがアクティブ状態（例えばハイ状態）にある場合、トランジスタ５０６を通る信号経路が確立され、かくしてトランジスタ５０４が第二のデコーダへのアドレス入力に基づいてターンオンされた場合に、メモリ素子３０４のデータは発射ラインを介して通信されることができる。
【００６７】
他方、ＩＤが非アクティブ状態（例えばロー状態）にある場合、トランジスタ５０６はオフのままであり、メモリ素子３０４は選択されない。しかしながら、ＩＤが非アクティブ状態（例えばロー状態）にある場合、トランジスタ５１８はオフであり、かくしてトランジスタ５０２のゲートはアクティブ状態へとチャージされることができ（すなわちトランジスタ５１８がトランジスタ５０２のゲートのプリチャージをイネーブルする）、第一のデコーダへのアドレス入力が第一のデコーダによるトランジスタ５０２のゲートの付勢を行った場合に、トランジスタ５０２をターンオンする。
【００６８】
一般に、図５によれば、メモリ素子および流体を出力するためのノズルと共に使用するための回路は、データライン、発射ライン、およびセレクタを含んでいる。セレクタは、データラインの第一の値に応答してメモリ素子を選択する第一のスイッチを含み、そしてデータラインの第二の値に応答してノズルを選択する第二のスイッチを含んでいる。発射ラインは、ノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そしてメモリ素子がセレクタによって選択されていることに応答してメモリ素子のデータを通信する。この回路はさらに、アドレス入力に応答してメモリ素子を選択する第一のデコーダを含み、そしてアドレス入力に応答してノズルを選択する第二のデコーダを含んでいる。
【００６９】
図５においては、ＩＤラインによって制御されるトランジスタ５０６はトランジスタ５０４および基準電圧の間に接続されている。他の変形例では、ＩＤラインによって制御されるトランジスタ５０６は、回路の別の部分に移動することができる。そうした変形例の一つでは、図５Ａに示されているように、トランジスタ５０６は発射ラインおよびメモリ素子３０４の間に接続されている。代替的に、図５Ｂに示された別の変形例では、ＩＤラインによって制御されるトランジスタ５０６はイネーブルスイッチとしてトランジスタ５０４のゲートに接続されている。すなわち、トランジスタ５０６のドレーンはトランジスタ５２０のソースとトランジスタ５２２のドレーンを接続する共通ノードに接続され、そしてトランジスタ５０６のソースはトランジスタ５０４のゲートに接続されている。
【００７０】
図６は、図５の回路を使用する例示的な配列を示している。図６の配列は、ＩＤメモリ２０８、発射メモリ２１０、およびノズルアレイ２０６を含んでいる。図６において、発射メモリ２１０はメモリ素子３０４およびトランジスタ５０４、５０６、５２０、５２２、５２４、５２６、および５２８を含んでいる。発射メモリ２１０について図６に示された回路配列は、発射メモリ２１０の他のメモリ素子について反復可能であることに留意されたい。
【００７１】
ノズルアレイ２０６は、ノズル付勢素子３０２およびトランジスタ５０２、５０８、５１０、５１２、５１４、５１６、および５１８を含んでいる。ノズルアレイ２０６について図６に示された回路配列は、ノズルアレイ２０６の他のノズル付勢素子について反復可能である。
【００７２】
図６に示されているように、ＡｘおよびＡｙは、例えば選択ライン上の選択信号およびＣＳＹＮＣライン上のＣＳＹＮＣ信号に応答してのような、アドレス生成器６０２による出力である。
【００７３】
ＩＤメモリ２０８は、ＩＤラインおよび基準電圧の間に直列に接続されたメモリ素子６０４、６０８、６１０、および６１２を含んでいる。トランジスタ６０８、６１０、および６１２がターンオンされた場合、メモリ素子６０４はアドレス指定され、かくしてメモリ素子６０４のデータはＩＤラインを介して通信可能となる。トランジスタ６０８、６１０、および６１２のゲートは、アドレスデータビットＤ［］（および選択ラインも）受信する、シフトレジスタデコーダ６１４の出力に接続されている。
【００７４】
シフトレジスタデコーダ６１４は、シフトレジスタデコーダ６１４に入力されるＤ［］アドレスデータビットのそれぞれに接続されたシフトレジスタを含んでいる。各々のシフトレジスタは一連のシフトレジスタセルを含んでおり、これらはフリップフロップ、他の記憶素子、または記憶素子が次に選択されるまで値を保持することのできる任意のサンプルアンドホールド回路（アドレスデータビットをプリチャージし評価する回路のような）として実施することができる。一連の中の一つのシフトレジスタセルの出力は次のシフトレジスタセルの入力に提供されることができ、シフトレジスタを介してデータの移動が行われる。各々のシフトレジスタを介して提供されたアドレスデータビットは、トランジスタ６０８、６１０、および６１２のそれぞれのゲートへと接続される。シフトレジスタデコーダ６１４にあるシフトレジスタを使用することにより、少数のアドレスデータビットＤ［］を使用して大きなアドレス空間を選択することができる。例えば、各々のシフトレジスタは８つ（または任意の他の数）のシフトレジスタセルを含むことができる。それぞれ長さが８のシフトレジスタを３つ含むシフトレジスタデコーダ６１４へと３つのアドレスデータビットが入力されたとすると、シフトレジスタデコーダ６１４によってアドレス指定可能なアドレス空間は（シフトレジスタデコーダ６１４のシフトレジスタを使用せずに３つのアドレスビットＤ［］を使用した場合は８ビットだけであるのに代えて）５１２ビットである。
【００７５】
図６に示した各種の信号のタイミングは、ＩＤメモリ２０８のメモリ素子６０４のプログラミングの間、発射メモリ２１０のメモリ素子３０４のプログラミングの間、およびノズルアレイ２０６のノズル付勢素子３０２の付勢の間に、データの破損が生じないように制御される。換言すれば、ＩＤメモリ２０８がアクセスされている場合には、発射メモリ２１０およびノズルアレイ２０６は非アクティブであるように制御される。他方、発射メモリ２１０がアクセスされている場合には、ノズルアレイ２０６にあるＩＤメモリ２０８は非アクティブであるように制御される。ノズルアレイ２０６が付勢されている場合には、ＩＤメモリ２０８および発射メモリ２１０は非アクティブであるように制御される。
【００７６】
さらなる例では、複数の発射ラインが使用される場合、発射ラインを介しての発射メモリ２１０のアクセス効率を増大させるために、データは発射メモリ２１０のメモリ素子から並列に読み出すことができる。
【００７７】
図７は別の例示的な配列の概略図であり、これはノズル付勢素子３０２および基準電圧の間に直列に接続されているトランジスタ５０２のゲートを制御するために、図５の第一のデコーダ（トランジスタ５０８、５１０、５１２、５１４、および５１６を含む）に類似のデコーダを使用している。加えて、トランジスタ５１８（トランジスタ５０８、５１０、５１２、５１４、および５１６と並列に接続されている）は、ＩＤにより制御されている。
【００７８】
メモリ素子３０４は、トランジスタ７０２、７０６、７０８、および７１０と直列に接続されている。トランジスタ７０２はＩＤにより制御されており、そしてトランジスタ７０６、７０８、および７１０のゲートはシフトレジスタデコーダ７１２の出力に接続されている。シフトレジスタデコーダ７１２は、図６のシフトレジスタデコーダ６１４と似たように配列されている。シフトレジスタデコーダ７１２は、対応するアドレスデータビットＤ［］を受信するための、複数のシフトレジスタを含んでいる。加えて、シフトレジスタデコーダ７１２はまた、選択信号Ｓｎを受信するための選択入力を含んでいる。Ｓｎがアクティブであるとき、シフトレジスタデコーダ７１２のシフトレジスタはアドレスデータビットＤ［］のそれぞれを受信することができ、そしてアドレスビットを対応するシフトレジスタセルに沿って移動させる。
【００７９】
ＩＤがアクティブ状態（例えばハイ状態）にある場合、アドレスデータビットＤ［］および選択信号Ｓｎがメモリ素子３０４に対応するならば、メモリ素子３０４が選択される。ＩＤが非アクティブ状態（例えばロー状態）にある場合、アドレスデータビットＤ［］および選択信号Ｓｎがノズル付勢素子３０２に対応するならば、メモリノズル付勢素子３０２が選択される。
【００８０】
図７におけるトランジスタ７０２および５１８は、セレクタ１０６または２１６の一部であり、そしてデコーダ（ランジスタ５０８、５１０、５１２、５１４、および５１６を含む）およびシフトレジスタデコーダ７１２は、図２の制御回路２１２の一部である。
【００８１】
一般に、図７によれば、メモリ素子および流体を出力するためのノズルと共に使用するための回路は、データライン、発射ライン、およびセレクタを含んでいる。セレクタは、データラインの第一の値に応答してメモリ素子を選択する第一のスイッチを含んでおり、そしてデータラインの第二の値に応答してノズルを選択する第二のスイッチを含んでいる。発射ラインは、ノズルがセレクタによって選択されていることに応答してノズルの付勢を制御し、そしてメモリ素子がセレクタによって選択されていることに応答してメモリ素子のデータを通信する。この回路はさらに、アドレス入力に応答してノズルを選択するデコーダを含み、そして、アドレス入力に応答してメモリ素子を選択するシフトレジスタデコーダを含んでいる。
【００８２】
図８はデバイス（例えばカートリッジまたは他の種類のデバイス）を示しており、これはメモリ素子８０２、ノズル８０４、ノズル８０４およびメモリ素子８０２に結合された発射ライン、およびデータラインを含む、一つまたはより多くのダイ８００を有している。このデバイスはさらに、データラインに応答してメモリ素子８０２またはノズル８０４を選択するセレクタ８０６を含んでおり、ここでセレクタ８０６は第一の値を有するデータラインに応答してメモリ素子８０２を選択し、そして第一の値とは異なる第二の値を有するデータラインに応答してノズル８０４を選択する。発射ラインは、ノズル８０４がセレクタ８０６によって選択されていることに応答してノズル８０４の付勢を制御し、そしてメモリ素子８０２がセレクタ８０６によって選択されていることに応答してメモリ素子８０２のデータを通信する。
【００８３】
以上の説明においては、本願に開示された主題の理解をもたらすために、数多くの詳細について記載している。しかしながら、これらの詳細の幾つかなしに、実施形態を具体化しうる。他の実施形態は、上記に説明した詳細に対する修正および変更を含んでよい。添付の請求の範囲は、そうした修正および変更を包含することを意図している。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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