(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われた全てのページのページアドレスを記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページアドレスを出力する出力手段と、
を有する半導体記憶装置。
【請求項２】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページ数を記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページ数を出力する出力手段と、
を有する半導体記憶装置。
【請求項３】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスを記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された最初のページのページアドレスと最後のページのページアドレスを出力する出力手段と、
を有する半導体記憶装置。
【請求項４】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶する記憶手段と、
連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された前記ＥＣＣ関連情報を出力する出力手段とを含み、
前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレスの第１の情報、誤り訂正が行われたページ数の第２の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスの第３の情報の少なくとも１つを含む、半導体記憶装置。
【請求項５】
前記第１の情報、前記第２の情報および前記第３の情報の組合せに応じた複数の読出し命令が用意され、
前記出力手段は、複数の読出し命令の各々に対応する前記第１、第２、第３の情報の組合せを出力可能である、請求項４に記載の半導体記憶装置。
【請求項６】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、
前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶する記憶手段と、
前記ＥＣＣ関連情報の選択を設定する設定手段と、
連続読出し動作後の読出し命令に応答して、前記設定手段により選択されたＥＣＣ関連情報を出力する出力手段と、
を有する半導体記憶装置。
【請求項７】
前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレスである第１の情報、誤り訂正が行われたページ数である第２の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスである第３の情報の少なくとも１つを含み、前記設定手段は、前記第１の情報、前記第２の情報および前記第３の情報のいずれかの選択を設定する、請求項６に記載の半導体記憶装置。
【請求項８】
前記設定手段は、入力された設定情報に基づき前記ＥＣＣ関連情報の選択を設定する、請求項６または７に記載の半導体記憶装置。
【請求項９】
前記記憶手段は、読み書きが可能な揮発性のＲＡＭ領域を含む、請求項１ないし８いずれか１つに記載の半導体記憶装置。
【請求項１０】
前記連続動作後の読出し命令は、他のページ読出し命令の前に入力される、請求項１ないし９いずれか１つに記載の半導体記憶装置。
【請求項１１】
ＮＡＮＤ型フラッシュメモリのＥＣＣ関連情報の読出し方法であって、
メモリセルアレイのページを連続的に読み出すステップと、
連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶するステップと、
連続読出し動作後の読出し命令に応答して、前記ＥＣＣ関連情報を出力するステップとを含み、
前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも１つを含む、読出し方法。
【請求項１２】
前記読出し命令は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも１つを出力させる、請求項１１に記載の読出し方法。
【請求項１３】
読出し方法はさらに、前記ＥＣＣ関連情報の選択を設定するステップを含み、
前記出力するステップは、前記設定するステップで選択された前記ＥＣＣ関連情報を出力する、請求項１１または１２に記載の読出し方法。
【請求項１４】
複数のブロックを跨ぐページが連続的に読み出される場合、前記出力するステップは、誤り訂正が行われたページ数と、誤り訂正が行われた最初のページと最後のページのページアドレスとを出力する、請求項１１または１２に記載の読出し方法。
【請求項１５】
単一のブロック内のページが連続的に読み出される場合、前記出力するステップは、誤り訂正がされた全てのページのページアドレスを出力する、請求項１１または１２に記載の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に連続読出し動作中に誤り訂正されたページに関連する情報の出力に関する。
【背景技術】
【０００２】
ＮＯＲ型シリアルフラッシュメモリとの互換性を図るため、ＮＡＮＤ型フラッシュメモリでもシリアルインターフェースを搭載し、ページの連続読出しを可能にするものがある（例えば、特許文献１）。また、特許文献２には、連続読出し動作中に、誤り検出訂正回路（以下、ＥＣＣ回路）によるＥＣＣ処理を行うフラッシュメモリが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６２７４５８９号公報
【特許文献２】特許第６１３１２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、ＥＣＣ回路４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべきデータを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば２ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば１ＫＢ）とを含む。
【０００５】
ＳＰＩ(Serial Peripheral Interface)機能を搭載したＮＡＮＤ型フラッシュメモリにおいて連続読出しを行う場合、ホスト装置は、クロック信号に同期して８ビットのページデータ読出し命令（例えば、「１３ｈ」）と、１６ビットのページアドレスＰＡを入力する。これにより、フラッシュメモリは、連続読出しモードとなり、ページアドレスＰＡが自動的にインクリメントされ、メモリセルアレイ１０からページが連続的に読み出され、読み出されたデータがクロック信号ＣＬＫに同期して外部に出力される。連続読出しは、例えば、読出し終了の命令あるいはチップセレクト信号のトグルにより終了される。
【０００６】
連続読出し動作により一度に読み出されるデータのサイズは、例えば、ホスト装置側のキャッシュレジスタのサイズにより決定される。つまり、キャッシュレジスタがフラッシュメモリからのデータによって一杯になると、ホスト装置は、連続読出しを停止させ、その間に、キャッシュレジスタに保持されたデータを処理する。ホスト装置は、データ処理が終了すると、再びフラッシュメモリをアクセスし、連続読出しの命令を出力する。
【０００７】
連続読出しでは、メモリセルアレイ１０から読み出されたページデータがラッチＬ１に転送され、ラッチＬ１に保持されたデータは、１／２ページ単位（第１のキャッシュＣ０または第２のキャッシュＣ１）でラッチＬ２に転送される。他方、ラッチＬ２の第１のキャッシュＣ０に保持されたデータが出力される間に第２のキャッシュＣ１に保持されたデータがＥＣＣ回路４０で処理され、第２のキャッシュＣ１に保持されたデータが出力される間に第１のキャッシュＣ０に保持されたデータがＥＣＣ回路４０で処理される。ラッチＬ２の第１または第２のキャッシュＣ０、Ｃ１に保持されたデータは、入出力回路５０から外部クロック信号ＣＬＫに同期して出力される。
【０００８】
ホスト装置は、連続読出し動作によって読み出されたデータの信頼性を評価等するため、連続読出し動作中に誤り訂正されたページに関する情報を読み出す命令をフラッシュメモリに発することが可能である。この読出し命令は、例えば、“Last ECC Failure Page Addressコマンド（例えば、「Ａ９ｈ」）”である。ホスト装置は、連続読出し動作後に、「Ａ９ｈ」の読出し命令を発すると、連続読出し動作中に最後に誤り訂正されたページのページアドレスをフラッシュメモリから得ることができる。つまり、フラッシュメモリは、「Ａ９ｈ」の読出し命令を受け取ると、連続するページの中で他に誤り訂正されたページがあったとしてもその情報は出力しない。
【０００９】
図２に、「Ａ９ｈ」の読出し命令の動作タイミングチャートを示す。ホスト装置によりチップセレクト信号ＣＳがローレベルにされ、フラッシュメモリが選択される。次に、クロック信号ＣＬＫに同期して８ビットの「Ａ９ｈ」の読出し命令がホスト装置からフラッシュメモリに入力されると、フラッシュメモリは、最後に誤り訂正されたページの１６ビットのページアドレスをクロック信号ＣＬＫに同期してホスト装置に出力する。
【００１０】
図３は、ページｎからページｎ＋１０まで連続読出しが行われ、ページｎ＋３、ページｎ＋５、ページｎ＋６、ページｎ＋８が誤り訂正された例を示している。フラッシュメモリは、「Ａ９ｈ」の読出し命令を受け取ると、連続読出し動作において最後に誤り訂正されたページｎ＋８のページアドレスをホスト装置に出力するが、誤り訂正された他のページｎ＋３、ｎ＋５、ｎ＋６のページアドレスについては出力をしない。ホスト装置は、連続読出しが行われたページの中で、最後に誤り訂正が行われたページの情報だけでは、連続読出しされたデータの信頼性等の評価を十分に行い得ない場合がある。例えば、複数のブロックを跨ぐような連続読出しが行われたとき、どのブロックで誤り訂正が行われているのか、あるいは誤り訂正されたページの頻度または割合はどれくらいかなどを知ることができない。
【００１１】
他方、フラッシュメモリには、ページ単位でＥＣＣのステータスを読み出すＥＣＣステータスリードに対応するものがあるが、例えば、図３に示すような連続読出し動作が行われた場合、ページｎからページｎ＋１０までページ単位でＥＣＣステータスリードを行わなければ、ページｎ＋３、ｎ＋５、ｎ＋６の誤り訂正を確認することができず、このような処理を実行することはホスト装置に大きな負荷を強いることになる。
【００１２】
本発明は、このような従来の課題を解決し、連続読出し動作中に誤り訂正されたページに関連する種々の情報を出力することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われた全てのページのページアドレスを記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページアドレスを出力する出力手段とを有する。さらに本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページ数を記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶されたページ数を出力する出力手段とを有する。さらに本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスを記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された最初のページのページアドレスと最後のページのページアドレスを出力する出力手段とを有する。
【００１４】
本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶する記憶手段と、連続読出し動作後の読出し命令に応答して、前記記憶手段に記憶された前記ＥＣＣ関連情報を出力する出力手段とを含み、前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレスの第１の情報、誤り訂正が行われたページ数の第２の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスの第３の情報の少なくとも１つを含む。ある実施態様では、前記第１の情報、前記第２の情報および前記第３の情報の組合せに応じた複数の読出し命令が用意され、前記出力手段は、複数の読出し命令の各々に対応する前記第１、第２、第３の情報の組合せを出力可能である。
【００１５】
さらに本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを連続的に読み出す連続読出し手段と、前記連続読出し手段により連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶する記憶手段と、前記ＥＣＣ関連情報の選択を設定する設定手段と、連続読出し動作後の読出し命令に応答して、前記設定手段により選択されたＥＣＣ関連情報を出力する出力手段とを有する。
【００１６】
ある実施態様では、前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレスである第１の情報、誤り訂正が行われたページ数である第２の情報、および誤り訂正が行われた最初のページと最後のページの各ページアドレスである第３の情報の少なくとも１つを含み、前記設定手段は、前記第１の情報、前記第２の情報および前記第３の情報のいずれかの選択を設定する。ある実施態様では、前記設定手段は、入力された設定情報に基づき前記ＥＣＣ関連情報の選択を設定する。ある実施態様では、前記記憶手段は、読み書きが可能な揮発性のＲＡＭ領域を含む。ある実施態様では、前記連続動作後の読出し命令は、他のページ読出し命令の前に入力される。
【００１７】
本発明に係るＮＡＮＤ型フラッシュメモリのＥＣＣ関連情報の読出し方法は、メモリセルアレイのページを連続的に読み出すステップと、連続読出しされたページについて、ＥＣＣ回路により誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶するステップと、連続読出し動作後の読出し命令に応答して、前記ＥＣＣ関連情報を出力するステップとを含み、前記ＥＣＣ関連情報は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも１つを含む。
【００１８】
ある実施態様では、前記読出し命令は、誤り訂正が行われた全てのページのページアドレス、誤り訂正が行われたページ数、および誤り訂正が行われた最初のページのページアドレスと最後のページのページアドレスの少なくとも１つを出力させる。ある実施態様では、読出し方法はさらに、前記ＥＣＣ関連情報の選択を設定するステップを含み、前記出力するステップは、前記設定するステップで選択された前記ＥＣＣ関連情報を出力する。ある実施態様では、複数のブロックを跨ぐページが連続的に読み出される場合、前記出力するステップは、誤り訂正が行われたページ数と、誤り訂正が行われた最初のページと最後のページのページアドレスとを出力する。ある実施態様では、単一のブロック内のページが連続的に読み出される場合、前記出力するステップは、誤り訂正がされた全てのページのページアドレスを出力する。
【発明の効果】
【００１９】
本発明によれば、連続読出し動作中にＥＣＣ回路により誤り訂正がされたページに関連するＥＣＣ関連情報を記憶し、連続読出し動作後の命令に応答して、記憶されたＥＣＣ関連情報を出力するようにしたので、誤り訂正されたページに関連する種々の情報をホスト装置等に提供することができる。
【図面の簡単な説明】
【００２０】
【図１】従来のオンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリにおける連続読出し動作を説明する図である。
【図２】従来の最後に誤り訂正されたページのページアドレスを読み出すための命令の動作タイミングチャートを示す図である。
【図３】連続読出し動作の一例を示す図である。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図５】メモリセルアレイの１つのページのレギュラー領域とスペア領域の一例を示す図である。
【図６】本発明の第１の実施例に係るＥＣＣ関連情報の読出し動作を説明するフローチャートである。
【図７】本発明の第２の実施例に係るＥＣＣ関連情報の読出し動作を説明するフローチャートである。
【図８】本発明の第３の実施例に係るＥＣＣ関連情報の読出し動作を説明するフローチャートである。
【図９】本発明の第４の実施例に係るＥＣＣ関連情報の読出し動作を説明するフローチャートである。
【図１０】第４の実施例によるＥＣＣ関連情報の読出し命令とＥＣＣ関連情報との関係を示すテーブルである。
【図１１】本発明の第５の実施例に係る設定情報とＥＣＣ関連情報との関係を示すテーブルである。
【発明を実施するための形態】
【００２１】
次に、本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。好ましい実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るため、ＳＰＩ（Serial Peripheral Interface）を搭載し、外部からのクロック信号に同期して複数ページの連続読出しを可能にする。
【００２２】
好ましい実施態様では、ホスト装置は、ＳＰＩを介してフラッシュメモリに接続される。ホスト装置は、例えば、プロセッサ、コントローラ、コンピュータ等であり、フラッシュメモリに種々の命令（読出し、プログラム、消去など）を出力し、フラッシュメモリから出力されたデータを受け取る。
【実施例】
【００２３】
次に、本発明の実施例について図面を参照して詳細に説明する。図４は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を示す図である。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ外部からのクロック信号ＣＬＫに応答してデータを外部に出力したりあるいは外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取った命令（コマンド）や制御端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、メモリセルアレイ１１０の選択ページから読み出されたデータを保持したり、選択ページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙのデコード結果に基づき列の選択等を行う列選択回路１８０と、連続読出し動作中にＥＣＣ回路１３０による誤り訂正が行われたページに関連するＥＣＣ関連情報を記憶するＥＣＣ関連情報記憶部１９０とを含む。さらに、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers等を生成する内部電圧発生回路を含む。
【００２４】
メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルとビット線側選択トランジスタとソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは共通のソース線に接続される。メモリセルのゲートは、対応するワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続される。ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワード線を選択する。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
【００２５】
フラッシュメモリ１００の読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（例えば１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、データ「０」または「１」に応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。
【００２６】
ページバッファ／センス回路１７０は、図１に示したように、メモリセルアレイ１１０から読み出されたデータを保持したり、メモリセルアレイ１１０にプログラムするデータを保持する２つのラッチＬ１、Ｌ２を含む。ラッチＬ１、Ｌ２は、それぞれ１ページ分のデータ（例えば、２ＫＢ）を保持し、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば１ＫＢ）とを含み、ラッチＬ１、Ｌ２間の双方向のデータ転送は、キャッシュ単位で独立に行われる。連続読出し動作が行われるとき、ラッチＬ１、Ｌ２は２段のパイプライン処理を可能にし、ラッチＬ２で保持されたデータをクロック信号ＣＬＫに同期して外部に出力する間にラッチＬ１にメモリセルアレイ１１０で選択された次のページのデータが転送される。また、ラッチＬ２に保持されたデータは、外部に出力される前にＥＣＣ回路１３０により誤り検出・訂正が行われる。
【００２７】
プログラム動作時、入出力回路１２０から入力されたデータがページバッファ／センス回路１７０のラッチＬ２へロードされ、次に、ラッチＬ２に保持されたデータがＥＣＣ回路１３０へ転送される。ＥＣＣ回路１３０は、転送されたデータについてＥＣＣ演算を行い、誤り訂正符号（エラーコード）を生成し、生成した誤り訂正符号をページバッファ／センス回路１７０のスペア領域に書き戻す。その後、入力されたデータおよび誤り訂正符号は、メモリセルアレイ１１０の選択されたページにプログラムされる。
【００２８】
読出し動作時、メモリセルアレイ１１０の選択ページから読み出されたデータがページバッファ／センス回路１７０のラッチＬ１に転送される。次に、ラッチＬ１に保持されたデータがラッチＬ２に転送され、ラッチＬ２に保持されたデータがＥＣＣ回路１３０へ転送される。ＥＣＣ回路１３０は、誤り訂正符号に基づき誤りの有無を検出し、誤りが検出された場合には、ラッチＬ２のデータの誤りを訂正する。この訂正は、例えば、ラッチＬ２にデータを書き戻すことによって行われる。その後、ラッチＬ２に保持されたデータは入出力回路１２０を介して外部に出力される。
【００２９】
図５に、ページバッファ／センス回路１７０のデータ構成を示す。ページバッファ／センス回路１７０は、セクタ０〜セクタ７の８つのセクタに分割されたレギュラー領域３００と、スペア０、スペア１、スペア２、スペア３の４つのセクタに分割されたスペア領域３１０とを有する。レギュラー領域３００の１つのセクタは、例えば、２５６バイトから構成され、レギュラー領域３００の８つのセクタは、全体で約２Ｋバイトのデータを保持する。
【００３０】
スペア領域３１０の１つのセクタは、例えば１６バイトから構成され、４つのセクタ（スペア０〜スペア３）は全体で６４バイトのデータを保持する。スペア０には、レギュラー領域３００のセクタ０、セクタ１の誤り訂正符号が記憶され、スペア１には、レギュラー領域３００のセクタ２、セクタ３の誤り訂正符号が記憶され、スペア２には、レギュラー領域３００のセクタ４、セクタ５の誤り訂正符号が記憶され、スペア３には、レギュラー領域３００のセクタ６、セクタ７の誤り訂正符号が記憶される。
【００３１】
ＥＣＣ回路１３０は、セクタ単位で転送されたデータを受け取る転送回路１３２と、ＥＣＣ演算を行うことで誤り訂正符号を生成したり、誤り訂正符号に基づき誤りを検出するＥＣＣ処理部１３４と、誤り訂正符号をスペア領域３１０に書込んだり、誤りが検出されたときにレギュラー領域３００のデータを訂正するための書込み回路１３６とを含む。
【００３２】
コントローラ１５０は、連続読出し動作中、ＥＣＣ回路１３０による誤り訂正（ＥＣＣ訂正）されたページを監視し、誤り訂正されたページに関連するＥＣＣ関連情報をＥＣＣ関連情報記憶部１８０に記憶する。ＥＣＣ関連情報記憶部１９０は、メモリセルアレイ１１０とは別に用意された記憶領域であり、読み書き可能なＲＡＭ領域（例えば、ＳＲＡＭやレジスタなど）を含む。ＥＣＣ関連情報は、例えば、誤り訂正されたページのページアドレス、誤り訂正されたページ数、誤り訂正された最初のページおよび最後のページのページアドレスなどである。コントローラ１５０は、連続読出し動作後に、ＥＣＣ関連情報の読出し命令を受け取ると、ＥＣＣ関連情報記憶部１９０に記憶されたＥＣＣ関連情報を読出し、これをホスト装置に出力する。ＥＣＣ関連情報記憶部１９０は、例えば、次の連続読出しまたは次のページ読出しが行われるまでＥＣＣ関連情報を保持し、次の連続読出しが行われた場合、ＥＣＣ関連情報が更新される。
【００３３】
次に、本発明の第１の実施例に係るＥＣＣ関連情報の読出し動作について説明する。図６（Ａ）は、第１の実施例に係るＥＣＣ関連情報の読出し動作を説明するフローチャートである。連続読出し動作中、コントローラ１５０は、ＥＣＣ回路１３０による誤り訂正されたページを監視し、誤り訂正が行われた全てのページのページアドレスをＥＣＣ関連情報記憶部１９０に記憶する（Ｓ１００）。
【００３４】
コントローラ１５０は、連続読出し命令に応答して連続読出しモードに移行し、入力されたページアドレスから連続読出しを開始する。行アドレスカウンタに最初のページアドレスがセットされ、最初のページの読出しが終了すると、行アドレスカウンタが自動的にインクリメントされ、次のページの読出しが行われる。連続読出し動作中は、読出しの命令やページアドレスを入力することなく、連続読出しが継続される。
【００３５】
連続読出し動作中、ラッチＬ２に保持されたページは、ＥＣＣ回路１３０による誤り検出・訂正が行われる。コントロータ１５０は、ＥＣＣ回路１３０により誤り訂正が行われたとき、そのページのページアドレス（例えば、行アドレスカウンタに保持されたページアドレス）をＥＣＣ関連情報記憶部１９０に格納する。連続読出し動作は、例えば、読出し終了の命令、あるいはチップセレクト信号をトグルすることにより終了される。あるいは、行アドレスカウンタが指定されたアドレスに一致したときに連続読出しが終了されるようにしてもよい。
【００３６】
連続読出し動作の終了後、コントローラ１５０は、ホスト装置からＥＣＣ関連情報の読出し動作の命令を受け取ると（Ｓ１１０）、ＥＣＣ関連情報記憶部１９０に記憶された誤り訂正された全てのページのページアドレスを読出し、これを出力する（Ｓ１２０）。
【００３７】
図６（Ｂ）は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ１５０は、連続読出し動作中、ページｎ＋３、ページｎ＋５、ページｎ＋６、ページｎ＋８のページアドレスをＥＣＣ関連情報記憶部１９０に書込む。そして、ＥＣＣ関連情報の読出し命令を受け取ったとき、ＥＣＣ関連情報記憶部１９０に記憶された全てのページアドレスが読出され、これがホスト装置に出力される。
【００３８】
本実施例によれば、ホスト装置は、連続読出し動作中に誤り訂正が行われた全てのページアドレスを受け取り、連続読出しされたデータの信頼性等の解析または評価を行うことができる。本例の場合、ＥＣＣ関連情報記憶部１９０は、全ページのページアドレスを記憶するための容量を必要とする。記憶容量を抑制するため、好ましくは、１ブロック内のページの連続読出しに適用される。例えば、１ブロックが６４ページであれば、ＥＣＣ関連情報記憶部１９０は、６４ページ分のページアドレスを記憶するための容量を有する
【００３９】
さらに好ましくは、ＥＣＣ関連情報記憶部１９０の記憶容量を削減するため、ＥＣＣ関連情報記憶部１９０に記憶されるページアドレスからブロックアドレス部分が省略される。ホスト装置にとって、連続読出しをするページのブロックアドレスを知っているので、ブロックアドレスは、ホスト装置には必ずしも必須ではない。ページアドレスは、図２に示すように１６ビットであり、ブロックアドレスを削除したページアドレスは６ビットである。
【００４０】
例えば、１ブロックを６４ページとすると、１６ビット×６４ページ＝１０２４ビットの記憶容量を、６ビット×６４ページ＝３８４ビットの記憶容量に削減することができる。但し、ＥＣＣ関連情報記憶部１９０の記憶容量を十分に確保できる場合には、ページアドレスにブロックアドレスを含めるようにしてもよいし、さらには、複数のブロックに跨る連続読出し動作において複数のブロック分のページアドレスを記憶するようにしてもよい。
【００４１】
次に、第２の実施例によるＥＣＣ関連情報の読出し動作について図７のフローチャートを参照して説明する。連続読出し動作中、コントローラ１５０は、ＥＣＣ回路１３０による誤り訂正を監視し、ＥＣＣ回路１３０による誤り訂正が行われたページをカウントする。最終的に連続読出し動作中に誤り訂正が行われたページ数がＥＣＣ関連情報記憶部１９０に記憶される（Ｓ２００）。連続読出し動作の終了後、コントローラ１５０は、ホスト装置からＥＣＣ関連情報の読出し動作の命令を受け取ると（Ｓ２１０）、ＥＣＣ関連情報記憶部１９０に記憶された誤り訂正されたページ数を読出し、これを出力する（Ｓ２２０）。
【００４２】
図７（Ｂ）は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ１５０は、連続読出し動作中、ページｎ＋３、ページｎ＋５、ページｎ＋６、ページｎ＋８が誤り訂正されるたびにカウンタをインクリメントし、最終的にページ数「４」（バイナリデータとして「１００」）をＥＣＣ関連情報記憶部１９０に記憶する。そして、ＥＣＣ関連情報の読出し命令を受け取ったとき、ＥＣＣ関連情報記憶部１９０に記憶されたページ数が読出され、これがホスト装置に出力される。
【００４３】
本実施例によれば、ホスト装置は、連続読出し動作中に誤り訂正が行われたページ数を受け取り、連続読出し動作中に、どの程度の誤り訂正が行われたかを知ることができる。例えば、ホスト装置は、連続読出しされた全ページまたは全ブロックに対する誤り訂正されたページの割合またはから、連続読出しされたデータの信頼性等の解析または評価を行うことができる。
【００４４】
本例の場合、連続読出しされるページは、複数のブロックを跨ぐものであってもよい。また、本例では、第１の実施例のようにページアドレスを記憶するのではなく、ページ数を記憶するため、ＥＣＣ関連情報記憶部１９０の記憶容量をさらに削減することが可能である。
【００４５】
次に、第３の実施例によるＥＣＣ関連情報の読出し動作について図８のフローチャートを参照して説明する。連続読出し動作中、コントローラ１５０は、ＥＣＣ回路１３０による誤り訂正を監視し、ＥＣＣ回路１３０による誤り訂正が行われた最初のページと最後のページのページアドレスをＥＣＣ関連情報記憶部１９０に記憶する（Ｓ３００）。連続読出し動作の終了後、コントローラ１５０は、ホスト装置からＥＣＣ関連情報の読出し動作の命令を受け取ると（Ｓ３１０）、ＥＣＣ関連情報記憶部１９０に記憶された誤り訂正された最初のページと最後のページのページアドレスを読出し、これを出力する（Ｓ３２０）。
【００４６】
図８（Ｂ）は、連続読出し動作されたページを示し、図中、ハッチングは、誤り訂正されたページを示している。コントローラ１５０は、連続読出し動作中、誤り訂正された最初のページｎ＋３と、最後のページｎ＋８のページアドレスをＥＣＣ関連情報記憶部１９０に書込む。そして、ＥＣＣ関連情報の読出し命令を受け取ったとき、ＥＣＣ関連情報記憶部１９０に記憶された最初のページｎ＋３と最後のページｎ＋８の各ページアドレスが読出され、これがホスト装置に出力される。
【００４７】
本実施例によれば、ホスト装置は、誤り訂正された最初のページと最後のページのページアドレスを受け取り、最初のページと最後のページの間隔、あるいは最初のページと最後のページが属するブロックなどから、連続読出し動作中に出力された読出しデータの信頼性等の解析または評価を行うことができる。
【００４８】
本例の場合、ＥＣＣ関連情報記憶部１９０の記憶容量は、２ページ分のページアドレスとして３２ビットである。また、本例の場合、ブロック単位の連続読出しであってもよいし、複数のブロックを跨ぐ連続読出しであってもよい。
【００４９】
次に、第４の実施例によるＥＣＣ関連情報の読出し動作について説明する。第４の実施例は、上記第１ないし第３の実施例を任意に組合せたものである。組み合わせは、例えば、第１の実施例と第２の実施例、第１の実施例と第３の実施例、第２の実施例と第３の実施例、第１の実施例と第２の実施例と第３の実施例である。
【００５０】
例えば、第２の実施例と第３の実施例が組み合わされた場合には、誤り訂正されたページのペース数と、誤り訂正された最初のページと最後のページのページアドレスとが記憶され、読出し命令に応答してこれらの情報がホスト装置へ出力される。ホスト装置は、最初のページと最後のページとの間にどのくらいの誤り訂正されたページ数が存在するかを知ることができ、それに基づき読み出されたデータの信頼性等を解析または評価する。
【００５１】
例えば、１ブロックが６４ページであり、１ブロック内で連続読出しを実行する場合、６４ページを表すのに必要な６ビットと、最初のページのページアドレスを示し６ビットと、最後のページのページアドレスを示す６ビット（ブロックアドレスを省略）の合計１８ビットのＥＣＣ関連情報がホスト装置に出力される。
【００５２】
図９（Ａ）は、連続読出し動作された１ブロック内のページを示し、図中、ハッチングは、誤り訂正されたページ３、５、６、８、５６、５８、５９、６１を示す。この場合、図９（Ｂ）に示すように、誤り訂正されたページ数をカウントするための６ビット（この例では、誤り訂正されたページ数が８ページであるため「００１０００」、誤り訂正された最初のページ３のページアドレスとして６ビット「００００１１」、誤り訂正された最後のページ６１のページアドレスとして６ビット「１１１１０１」のデータがＥＣＣ関連情報記憶部１９０に記憶される。コントローラ１５０は、ホスト装置からＥＣＣ関連情報の読出し命令に応答してＥＣＣ関連情報記憶部１９０に記憶された１８ビットのデータをホスト装置に出力する。
【００５３】
また、ブロックを跨ぐ連続読出し動作の場合、ブロックの数が１０２４個であれば、１０２４×６４ページをカウントするのに必要な１６ビット、誤り訂正された最初のページのページアドレスとして１６ビット、誤り訂正された最後のページのページアドレスとして１６ビットの合計４８ビットがＥＣＣ関連情報記憶部１９０に記憶され、読出し命令に応答してこれらの情報がホスト装置へ提供される。
【００５４】
こうして、ホスト装置は、受け取ったＥＣＣ関連情報に基づき誤りＥＣＣ訂正が行われたページ範囲、あるいはページを特定することで、次のアクションを取ることができる。
【００５５】
第４の実施例において、第１ないし第３の実施例を組み合わせたＥＣＣ関連情報をＥＣＣ関連情報記憶部１９０に記憶する場合、それぞれの組合せに対応するＥＣＣ関連情報の読出し命令を複数用意するようにしてもよい。例えば、図１０のテーブルに示すように、複数のＥＣＣ関連情報の読出し命令とＥＣＣ関連情報の読出し内容との関係を規定し、コントローラ１５０は、テーブルを参照して受け取った読出し命令に応じたＥＣＣ関連情報の読出しを行うことができる。例えば、読出し命令＿Ｃであれば、誤り訂正されたページ数と、誤り訂正された最初のページと最後のページのページアドレスがホスト装置に出力される。
【００５６】
次に、本発明の第５の実施例について説明する。第１ないし第４の実施例では、それぞれＥＣＣ関連情報を読み出すために命令を用いた、本実施例では、ＥＣＣ関連情報の選択を予め設定する。この設定は、例えば、ＮＡＮＤフラッシュメモリの動作に関する設定（例えば、プログラムや消去等の電圧など）と共にフューズメモリに格納される。フューズメモリは、メモリセルアレイ内に形成され、パワーアップ動作時にフューズメモリの内容がコンフィギュレーションレジスタ等にロードされる。コントローラ１５０は、コンフィギュレーションレジスタにロードされた内容に従い種々の動作を制御する。
【００５７】
ＥＣＣ関連情報の設定方法の一例を図１１に示す。１つの例として、設定情報は、２ビットのデータから構成される。「００」は、第１の実施例のように誤り訂正された全てのページのページアドレスの読出しに対応し、「０１」は、第２の実施例のように誤り訂正されたページ数の読出し対応し、「１０」は、第３の実施例のように誤り訂正された最初のページと最後のページのページアドレスの読出しに対応し、「１１」は、第４の実施例のように第１ないし第３の実施例の組合せの読出しに対応する（例えば、誤り訂正されたページ数と、誤り訂正された最初のページおよび最後のページのページアドレスの読出しに対応）。
【００５８】
コントローラ１５０は、連続読出し動作が行われるとき、設定情報に従い選択されたＥＣＣ関連情報をＥＣＣ関連情報記憶部１９０に記憶し、その後、ＥＣＣ関連情報の読出し命令を受け取ったとき、ＥＣＣ関連情報記憶部１９０に記憶されたＥＣＣ関連情報を出力する。
【００５９】
このように本実施例によれば、１つのＥＣＣ関連情報の読出し命令に応答して、ユーザー設定された設定情報で選択されたＥＣＣ関連情報をホスト装置に提供することができる。
【００６０】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６１】
１００：フラッシュメモリ                １１０：メモリセルアレイ
１２０：入出力回路                      １３０：ＥＣＣ回路
１４０：アドレスレジスタ                １５０：コントローラ
１６０：ワード線選択回路                １７０：ページバッファ／センス回路
１８０：列選択回路                      １９０：ＥＣＣ関連情報記憶部
【要約】
【課題】  連続読出し動作中に誤り訂正されたページに関連する種々の情報を出力することができる半導体記憶装置を提供する。
【解決手段】  本発明のＮＡＮＤ型のフラッシュメモリは、メモリセルアレイと、メモリセルアレイのページを連続的に読み出す連続読出し手段と、連続読出し手段により連続読出しされたページについて、ＥＣＣ回路１３０により誤り訂正が行われた全てのページのページアドレスを記憶するＥＣＣ関連情報記憶部１９０と、連続読出し動作後の読出し命令に応答してＥＣＣ関連情報記憶部１９０に記憶されたページアドレスを出力する出力手段とを有する。
【選択図】  図６【図１】
0006886547.tif 000002
【図２】
0006886547.tif 000003
【図３】
0006886547.tif 000004
【図４】
0006886547.tif 000005
【図５】
0006886547.tif 000006
【図６】
0006886547.tif 000007
【図７】
0006886547.tif 000008
【図８】
0006886547.tif 000009
【図９】
0006886547.tif 000010
【図１０】
0006886547.tif 000011
【図１１】
0006886547.tif 000012