(57)【特許請求の範囲】
【請求項１】
基板を提供し、前記基板上に第１金属層を製造し、１枚目のフォトマスクにより前記第１金属層をパターニングして、ゲート電極と、周辺駆動回路部とを製造するステップ１と、
前記基板上にゲート絶縁層を製造し、２枚目のフォトマスクにより活性層を製造するステップ２と、
３枚目のフォトマスクにより、前記ゲート絶縁層において前記周辺駆動回路部に対応する第１ビアホールを形成するステップ３と、
前記ゲート絶縁層上に第２金属層を製造し、４枚目のフォトマスクにより前記第２金属層をパターニングして、ソース／ドレイン電極と、データ線とを製造し、前記活性層に対応する第２ビアホールを形成し、前記周辺駆動回路部と前記データ線とが前記第１ビアホールで接続されるステップ４と、
５枚目のフォトマスクにより画素電極を製造し、前記画素電極と前記ソース／ドレイン電極とが前記第２ビアホールで直接接続され、前記データ線が前記画素電極で覆われて保護されるステップ５と、を含む、アレイ基板の製造方法。
【請求項２】
前記アレイ基板が、ＶＡ型液晶表示装置のアレイ基板である、請求項１に記載のアレイ基板の製造方法。
【請求項３】
前記画素電極の材料が、酸化インジウムスズである、請求項１に記載のアレイ基板の製造方法。
【請求項４】
前記周辺駆動回路部は、走査線及び共通電極配線を含む、請求項１に記載のアレイ基板の製造方法。
【請求項５】
層別に製造された基板と、周辺駆動回路部と、ゲート電極と、ゲート絶縁層と、活性層と、データ線と、ソース／ドレイン電極と、画素電極とを含み、
前記ゲート絶縁層上において前記周辺駆動回路部に対応する位置に第１ビアホールが設けられ、前記活性層に対応する前記ソース／ドレイン電極に第２ビアホールが設けられ、前記第１ビアホールで前記周辺駆動回路部と前記データ線とが接続され、前記第２ビアホールで前記画素電極と前記ソース／ドレイン電極とが直接接続され、前記データ線が前記画素電極で覆われて保護されている、ＶＡ型液晶表示装置のアレイ基板のアレイ基板構造。
【請求項６】
前記画素電極の材料が、酸化インジウムスズである、請求項５に記載のアレイ基板構造。
【請求項７】
基板を提供し、前記基板上に第１金属層を製造し、１枚目のフォトマスクにより前記第１金属層をパターニングして、ゲート電極と、周辺駆動回路部とを製造するステップ１と、
前記基板上にゲート絶縁層を製造し、２枚目のフォトマスクにより活性層を製造するステップ２と、
３枚目のフォトマスクにより、前記ゲート絶縁層において前記周辺駆動回路部に対応する第１ビアホールを形成するステップ３と、
前記ゲート絶縁層上に第２金属層を製造し、４枚目のフォトマスクにより前記第２金属層をパターニングして、ソース／ドレイン電極と、データ線とを製造し、前記活性層に対応する第２ビアホールを形成し、前記周辺駆動回路部と前記データ線とが前記第１ビアホールで接続されるステップ４と、
５枚目のフォトマスクにより画素電極を製造し、前記画素電極と前記ソース／ドレイン電極とが前記第２ビアホールで直接接続され、前記データ線が前記画素電極で覆われて保護されるステップ５と、を含み、
前記周辺駆動回路部は、走査線及び共通電極配線を含む、
アレイ基板の製造方法。
【請求項８】
前記アレイ基板が、ＶＡ型液晶表示装置のアレイ基板である、請求項７に記載のアレイ基板の製造方法。
【請求項９】
前記画素電極の材料が、酸化インジウムスズである請求項７に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の分野に関し、特にアレイ基板構造及びアレイ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、現在最も広く使用されているフラットパネルディスプレイであり、徐々に携帯電話、携帯情報端末（ＰＤＡ）、デジタルカメラ、コンピュータ画面又はノート型パソコン画面などの各種電子機器が広く適用される高解像度を有するカラー画面の表示装置となっている。現在、一般に用いられている液晶表示装置は、上下基板と中間液晶層とからなり、基板はガラスや電極等からなる。上下基板には共に電極を有する場合に、ツイストネマチック（ＴＮ，Ｔｗｉｓｔ  Ｎｅｍａｔｉｃ）モード、垂直配向（ＶＡ，Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、及び狭すぎる視野角を解決するために開発されるマルチドメイン垂直配向（ＭＶＡ，Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード等の縦方向電界モードの表示装置を形成することができる。上記の表示装置とは異なり、電極が基板の片側のみに位置し、インプレーンスイッチング（ＩＰＳ，Ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ）モード、フリンジ・フィールド・スイッチング（ＦＦＳ，Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード等の横方向電界モードの表示装置を形成する。
【０００３】
薄膜トランジスタディスプレイは、高開口、高解像度、広視野角などの特長で液晶テレビなどの大型パネルに採用しているが、高解像度パネルでは、従来のプロセスを用いて設計された画素開口率が低く、額縁幅のアレイ基板行駆動（ＧＯＡ）回路が広い。
【０００４】
図１を参照して、従来のアレイ基板の５枚のフォトマスク工程を示す図である。従来の５枚のフォトマスク工程は、基板１０を提供し、基板１０上に第１金属層１１を製造し、１枚目のフォトマスクにより第１金属層１１をパターニングして、ゲート（Ｇａｔｅ）電極１２を製造し、ゲート電極１２を除く第１金属層１１が走査線及び共通電極配線等の構造を形成することができるステップと、基板１０上にゲート絶縁層（ＧＩ）１３を製造し、２枚目のフォトマスクにより活性層１４を製造するステップと、第２金属層１５を製造し、３枚目のフォトマスクにより第２金属層１５をパターニングして、ソース／ドレイン（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）電極１６を製造し、ソース／ドレイン電極１６を除く第２金属層１５は、データ線などの構造を形成することができるステップと、保護層１７を製造し、４枚目のフォトマスクにより、位置がソース／ドレイン電極１６にそれぞれ対応するビアホールを形成し、液晶表示周辺駆動回路の第１金属層１１及び第２金属層１５を製造するステップと、５枚目のフォトマスクにより画素電極１８を製造し、画素電極材料は、酸化インジウムスズ（ＩＴＯ）とすることができるステップとを含む。
【０００５】
図２は、従来の５枚のフォトマスク工程による画素構造を示す概略図であり、ＶＡ画素構造を示しているが、ＶＡ画素の他にＩＰＳ等の画素構造であってもよい。活性層（Ａｃｔｉｖｅｌａｙｅｒ）とその近傍のゲート、ソース及びドレインとは画素電極（Ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ）を駆動する薄膜トランジスタを構成し、画素電極とソース／ドレイン電極とはビアホール（ＶＩＡ）を介して互いに接続されている。液晶表示周辺駆動回路は主に、走査線（Ｇａｔｅ  ｌｉｎｅ）、データ線（Ｄａｔａ  ｌｉｎｅ）、共通電極配線（Ｃｏｍ  ｌｉｎｅ）からなる。
【０００６】
上記の技術に基づいて製造される高精細な液晶表示装置には、以下の欠点がある。
【０００７】
１．画素内ソース／ドレイン（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）電極と画素電極との接続にはビアホールが必要であり、高精細な液晶表示装置において、該ビアホールが液晶表示装置の開口率を低下させ、さらに液晶表示装置の液晶効率に影響を及ぼす。
【０００８】
２．液晶表示装置の周辺駆動回路では、第１金属層と第２金属層との接続にＩＴＯブリッジを用いる必要があり、当該ブリッジ構造は特にＧＯＡ回路の面積に影響を与える額縁を増加させ、また、ＩＴＯブリッジ構造はブリッジのインピーダンスを増加させ、パネルの電気的特性に影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、高精細な液晶表示装置の透過率を向上させ、額縁幅を低減するアレイ基板の製造方法を提供することにある。
【００１０】
本発明の他の目的は、高精細な液晶表示装置の透過率を向上させ、額縁幅を低減するアレイ基板構造を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明は、
基板を提供し、前記基板上に第１金属層を製造し、１枚目のフォトマスクにより前記第１金属層をパターニングして、ゲート電極を製造するステップ１と、
前記基板上にゲート絶縁層を製造し、２枚目のフォトマスクにより活性層を製造するステップ２と、
３枚目のフォトマスクにより、前記ゲート絶縁層において前記第１金属層に対応しる第１ビアホールを形成するステップ３と、
前記ゲート絶縁層上に第２金属層を製造し、４枚目のフォトマスクにより前記第２金属層をパターニングして、ソース／ドレイン電極を製造し、前記活性層に対応する第２ビアホールを形成し、前記第１金属層と前記第２金属層とが前記第１ビアホールで接続されるステップ４と、
５枚目のフォトマスクにより画素電極を製造し、前記画素電極と前記ソース／ドレイン電極とが前記第２ビアホールで直接接続され、前記第２金属層が前記画素電極で覆われて保護されるステップ５と、を含む、アレイ基板の製造方法を提供する。
【００１２】
前記アレイ基板が、ＶＡ型液晶表示装置のアレイ基板であってもよい。
【００１３】
前記アレイ基板が、ＩＰＳ型液晶表示装置のアレイ基板であってもよい。
【００１４】
前記画素電極の材料が、酸化インジウムスズであってもよい。
【００１５】
前記ステップ１では、前記第１金属層のパターニング後に、走査線及び共通電極配線をさらに形成してもよい。
【００１６】
前記ステップ４では、前記第２金属層のパターニング後に、データ線をさらに形成してもよい。
【００１７】
さらに本発明は、
層別に製造された基板と、第１金属層と、ゲート電極と、ゲート絶縁層と、活性層と、第２金属層と、ソース／ドレイン電極と、画素電極とを含み、
前記ゲート絶縁層上において前記第１金属層に対応する位置に第１ビアホールが設けられ、前記活性層に対応する前記ソース／ドレイン電極に第２ビアホールが設けられ、前記第１ビアホールで前記第１金属層と前記第２金属層とが接続され、前記第２ビアホールで前記画素電極と前記ソース／ドレイン電極とが直接接続され、前記第２金属層が前記画素電極で覆われて保護されている、アレイ基板構造を提供する。
【００１８】
前記アレイ基板が、ＶＡ型液晶表示装置のアレイ基板であってもよい。
【００１９】
前記アレイ基板が、ＩＰＳ型液晶表示装置のアレイ基板であってもよい。
【００２０】
前記画素電極の材料が、酸化インジウムスズであってもよい。
【００２１】
さらに本発明は、
基板を提供し、前記基板上に第１金属層を製造し、１枚目のフォトマスクにより前記第１金属層をパターニングして、ゲート電極を製造するステップ１と、
前記基板上にゲート絶縁層を製造し、２枚目のフォトマスクにより活性層を製造するステップ２と、
３枚目のフォトマスクにより、前記ゲート絶縁層において第１金属層に対応する第１ビアホールを形成するステップ３と、
前記ゲート絶縁層上に第２金属層を製造し、４枚目のフォトマスクにより前記第２金属層をパターニングして、ソース／ドレイン電極を製造し、前記活性層に対応する第２ビアホールを形成し、前記第１金属層と前記第２金属層とが前記第１ビアホールで接続されるステップ４と、
５枚目のフォトマスクにより画素電極を製造し、前記画素電極と前記ソース／ドレイン電極とが前記第２ビアホールで直接接続され、前記第２金属層が前記画素電極で覆われて保護されるステップ５と、を含み、
前記ステップ１では、前記第１金属層のパターニング後に、走査線及び共通電極配線をさらに形成し、
ステップ４では、前記第２金属層のパターニング後にデータ線をさらに形成する、アレイ基板の製造方法を提供する。
【発明の効果】
【００２２】
本発明のアレイ基板構造及びアレイ基板の製造方法によれば、高解像度での画素開口率の向上と液晶表示装置の表示効果及び品質の向上とを図ることができ、パネルの電気的特性を改善する。
【図面の簡単な説明】
【００２３】
【図１】図１は、従来のアレイ基板の５枚のフォトマスク工程を示す図である。
【図２】図２は、従来の５枚のフォトマスク工程による画素構造を示す概略図である。
【図３】図３は、本発明に係るアレイ基板の製造方法の工程を示す概略図である。
【図４】図４は、本発明に係るアレイ基板の画素構造を示す概略図である。
【図５】図５は、本発明に係るアレイ基板の画素構造を示す層別図である。
【図６】図６は、本発明に係るアレイ基板の製造方法のフローチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、本発明の具体的な実施形態について詳細に説明することで、本発明の技術的手段及び他の有益な効果は明らかになろう。
【００２５】
図６を参照する。図６は、本発明に係るアレイ基板の製造方法のフローチャートである。該方法は主に、
基板を提供し、前記基板上に第１金属層を製造し、１枚目のフォトマスクにより前記第１金属層をパターニングして、ゲート電極を製造するステップ１と、
前記基板上にゲート絶縁層を製造し、２枚目のフォトマスクにより活性層を製造するステップ２と、
３枚目のフォトマスクにより、前記ゲート絶縁層において前記第１金属層に対応しる第１ビアホールを形成するステップ３と、
前記ゲート絶縁層上に第２金属層を製造し、４枚目のフォトマスクにより前記第２金属層をパターニングして、ソース／ドレイン電極を製造し、前記活性層に対応する第２ビアホールを形成し、前記第１金属層と前記第２金属層とが前記第１ビアホールで接続されるステップ４と、
５枚目のフォトマスクにより画素電極を製造し、前記画素電極と前記ソース／ドレイン電極とが前記第２ビアホールで直接接続され、前記第２金属層が前記画素電極で覆われて保護されるステップ５と、を含む。
【００２６】
本発明は、第１金属層と第２金属層とがビアホールを介して直接接続され、第２金属層がＩＴＯで被覆保護される新規な液晶表示装置アレイ基板の製造方法を提供するものであり、当該製造方法に基づいて製造された液晶表示装置は、高画素開口率及び狭額縁化などの利点を有する。
【００２７】
図３を参照する。図３は、本発明に係るアレイ基板の製造方法の工程を示す概略図であり、本発明のアレイ基板の製造方法をさらに説明する。
【００２８】
基板３０を提供し、基板３０上に第１金属層３１を製造し、１枚目のフォトマスクにより第１金属層３１をパターニングして、ゲート電極３２を製造し、ゲート電極３２を除く第１金属層３１は、走査線及び共通電極配線などの構造を形成することができる。
【００２９】
次に、基板３０上にゲート絶縁層３３を製造し、２枚目のフォトマスクにより活性層３４を製造する。
【００３０】
３枚目のフォトマスクにより、ゲート絶縁層３３において第１金属層３１に対応して第１ビアホール３８を形成し、第１ビアホール３８の位置が液晶表示周辺駆動回路部の第１金属層３１に対応する。
【００３１】
ゲート絶縁層３３上に第２金属層３５を製造し、４枚目のフォトマスクにより第２金属層３５をパターニングして、ソース／ドレイン電極３６を製造し、活性層３４に対応する位置に第２ビアホール３９を形成し、第１金属層３１と第２金属層３５とが第１ビアホール３８で接続され、ソース／ドレイン電極３６を除く第２金属層３５がデータ線などの構造を形成する。
【００３２】
５枚目のフォトマスクにより画素電極３７を製造し、画素電極３７とソース／ドレイン電極３６とが第２ビアホール３９で直接接続され、第２金属層３５が画素電極３７で覆われて保護される。画素電極３７の材料は、酸化インジウムスズ（ＩＴＯ）であってもよい。
【００３３】
本発明の工程では、第１金属層３１と第２金属層３５とが第１ビアホール３８を介して直接接続され、第２金属層３５がＩＴＯで覆われて保護される。
本発明に係るアレイ基板の製造方法により、本発明は、対応するアレイ基板構造を提供する。アレイ基板構造は、図３に示すように、層別に製造された基板３０と、第１金属層３１と、ゲート電極３２と、ゲート絶縁層３３と、活性層３４と、第２金属層３５と、ソース／ドレイン電極３６と、画素電極３７とを含み、ゲート絶縁層３３上において第１金属層３１に対応して第１ビアホール３８が設けられ、活性層３４に対応するソース／ドレイン電極３６の位置に第２ビアホール３９を形成し、第１ビアホール３８で第１金属層３１と第２金属層３５とが接続され、第２ビアホール３９で画素電極３７とソース／ドレイン電極３６とが直接接続され、第２金属層３５が画素電極３７で覆われて保護される。
【００３４】
図４を参照する。図４は、本発明に係るアレイ基板の画素構造を示す概略図である。ＶＡ画素構造を示しているが、ＶＡ画素の他にＩＰＳ等の画素構造であってもよい。活性層（Ａｃｔｉｖｅ  ｌａｙｅｒ）とその近傍のゲート、ソース及びドレインとは画素電極（Ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ）を駆動する薄膜トランジスタを構成し、画素電極とソース／ドレイン電極とは活性層位置におけるビアホールで直接接続される。    液晶表示周辺駆動回路は主に、走査線（Ｇａｔｅ  ｌｉｎｅ）、データ線（Ｄａｔａ  ｌｉｎｅ）、共通電極配線（Ｃｏｍ  ｌｉｎｅ）からなる。
【００３５】
上記の技術に基づいて製造される高精細な液晶表示装置には、以下の利点がある。
１．画素内ソース／ドレイン電極と画素電極とがビアホールを介して直接接続され、高精細な液晶表示装置において、該ビアホールが液晶表示装置の開口率を向上させ、さらに液晶表示装置の液晶効率を向上させる。
２．液晶表示装置の周辺駆動回路では、第１金属層と第２金属層との接続にＩＴＯブリッジを用いる必要がなく、本発明のブリッジ構造は額縁の幅を低減させ、特にＧＯＡ回路の面積を低減させ、また、当該ブリッジ方法はブリッジのインピーダンスを低減させ、パネルの電気的特性を改善する。
【００３６】
図５を参照する。図５は、本発明に係るアレイ基板の画素構造を示す層別図であり、図４における画像の構造を層別に説明し、５枚のフォトマスク工程に対応することができる。１枚目のフォトマスク工程は、ゲート電極及び他の第１金属層パターンを形成し、走査線及び共通電極配線等を含むことができ、２枚目のフォトマスク工程は、ゲート電極の位置に対応して活性層が形成され、３枚目のフォトマスク工程は、他の第１金属層パターンに対応してビアホールを形成し、４枚目のフォトマスク工程は、ソース／ドレイン電極を形成し、５枚目のフォトマスク工程は画素電極を形成し、第２金属層を酸化インジウムスズで被覆されて保護される。
【００３７】
以上のようにして、本発明のアレイ基板構造及びアレイ基板の製造方法によれば、高解像度での画素開口率の向上と液晶表示装置の表示効果及び品質の向上とを図ることができ、パネルの電気的特性を改善する。
【００３８】
上記の内容は、当業者にとっては、本発明の技術的手段及び技術的思想に基づいて他の様々な変更及び変形を行うことができるが、これらの変更及び変形も全て本発明に添付される特許請求の保護範囲に属するものと理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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