(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板から離れて前記半導体基板に対向するように設けられた可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する複数のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記半導体基板には前記スピンデバイス素子に電気的に接続されるトランジスタが設けられ、
前記可変形基板の下面が、前記半導体基板と前記可変形基板との間の、固体で占められていない第１空間に面しており、
一の前記可変形基板に複数の前記スピンデバイス素子が接合されている
磁気メモリ。
【請求項２】
請求項１に記載の磁気メモリであって、
前記曲げ機構が、圧電効果を用いて前記可変形基板を曲げるように構成された
磁気メモリ。
【請求項３】
請求項１に記載の磁気メモリであって、前記スピンデバイス素子が、前記可変形基板を挟んで前記第１空間に対向するように配置されている
磁気メモリ。
【請求項４】
請求項３に記載の磁気メモリであって、
前記スピンデバイス素子は、前記可変形基板の上面に接合されている
磁気メモリ。
【請求項５】
請求項１乃至４のいずれか１項に記載の磁気メモリであって、
前記曲げ機構が、前記可変形基板の側面に接合された圧電層を備えている
磁気メモリ。
【請求項６】
請求項４に記載の磁気メモリであって、
前記曲げ機構が、前記可変形基板の下面に接合された圧電層を備えている
磁気メモリ。
【請求項７】
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第１空間に面しており、
前記可変形基板は、前記第１空間に面している変形部分を有しており、
前記可変形基板は、前記変形部分の第１方向に面する第１端と前記第１方向と反対の第２方向に面する第２端が固定端であり、前記変形部分の前記第１方向に垂直な第３方向に面する第３端及び前記第３方向と反対の第４方向に面する第４端が自由端であるように設けられた
磁気メモリ。
【請求項８】
請求項７に記載の磁気メモリであって、
前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
前記スピンデバイス素子は、前記変形部分の前記第１端と前記第２端からの距離が等しく前記第１方向に垂直であるとして定義された中心面から前記記録層の前記第１方向に面する第５端までの距離と、前記変形部分の前記中心面から前記記録層の前記第２方向に面する第６端までの距離とが異なるように配置された
磁気メモリ。
【請求項９】
請求項７に記載の磁気メモリであって、
前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
前記スピンデバイス素子は、前記記録層の全体が、前記変形部分の前記第１端と前記第２端からの距離が等しく前記第１方向に垂直であるとして定義された中心面と前記第１端の間、又は、前記中心面と前記第２端の間に位置するように配置された
磁気メモリ。
【請求項１０】
請求項１に記載の磁気メモリへのデータ書き込み方法であって、
前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
磁気メモリへのデータ書き込み方法。
【請求項１１】
請求項１０に記載のデータ書き込み方法であって、
前記データを書き込むステップにおいて、前記可変形基板が圧電効果を利用して曲げられる
磁気メモリへのデータ書き込み方法。
【請求項１２】
請求項１０に記載のデータ書き込み方法であって、
前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
前記データを書き込むステップにおいて、前記可変形基板が前記圧電層に電界を印加することで曲げられる
磁気メモリへのデータ書き込み方法。
【請求項１３】
請求項１０に記載のデータ書き込み方法であって、
前記スピンデバイス素子が、
固定された磁化を有する参照層と、
反転可能な磁化を有する記録層と、
前記参照層と前記記録層の間に設けられた非磁性のスペーサー層
とを含み、
前記データを書き込むステップにおいて、前記参照層と前記記録層の間に書き込み電流が流され、
前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
磁気メモリへのデータ書き込み方法。
【請求項１４】
請求項１０に記載のデータ書き込み方法であって、
前記磁気メモリが、前記スピンデバイス素子に近接して設けられた書き込み電流線を備えており、
前記データを書き込むステップにおいて、前記書き込み電流線に書き込み電流が流されて前記スピンデバイス素子に電流磁界が印加され、
前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
磁気メモリへのデータ書き込み方法。
【請求項１５】
請求項１０に記載のデータ書き込み方法であって、
前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
前記スピンデバイス素子が、
固定された磁化を有する参照層と、
反転可能な磁化を有する記録層と、
前記参照層と前記記録層の間に設けられた非磁性のスペーサー層
とを含み、
前記データを書き込むステップにおいて、前記圧電層に電界を印加することで前記可変形基板が曲げられるとともに前記参照層と前記記録層の間に書き込み電流が流され、
前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
磁気メモリへのデータ書き込み方法。
【請求項１６】
請求項１０に記載のデータ書き込み方法であって、
前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
前記磁気メモリが、更に、前記スピンデバイス素子に近接して設けられた書き込み電流線を備えており、
前記データを書き込むステップにおいて、前記圧電層に電界を印加することで前記可変形基板が曲げられるとともに前記書き込み電流線に書き込み電流が流されて前記スピンデバイス素子に電流磁界が印加され、
前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
磁気メモリへのデータ書き込み方法。
【請求項１７】
磁気メモリと、
前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
とを具備し、
前記磁気メモリは、
半導体基板と、
前記半導体基板から離れて前記半導体基板に対向するように設けられた可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する複数のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記半導体基板には、前記スピンデバイス素子に電気的に接続されるトランジスタが設けられ、
前記閉空間には、前記可変形基板の下面が、前記半導体基板と前記可変形基板との間の、固体で占められていない第１空間に面するように空洞が設けられており、
一の前記可変形基板に複数の前記スピンデバイス素子が接合されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置に関する。
【背景技術】
【０００２】
磁気メモリは、高速動作、大容量及び低消費電力を期待できる不揮発性メモリとして研究・開発が盛んに進められている。近年、最も検討がなされている磁気メモリの方式の一つは、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）である。ＳＴＴ−ＭＲＡＭは、スピントランスファートルク（ＳＴＴ）を用いてメモリセルへの書き込みを行う磁気メモリであり、メモリセルサイズを低減したときに書き込み電流が低減できるという利点がある。このような利点は、大容量、低消費電力を同時に実現するために有利であると期待されている。
【０００３】
しかしながら、実際には、この期待を実現して磁気メモリを実用化するためには、まだかなりの課題が残されている。特に重大なのは、読み出し感度、データ安定性、書き込み電力（データ書き込み動作において消費する電力）の３つの要求を同時に満たすことが困難であるという、いわゆる“トリレンマ”の問題である。このトリレンマは、３つの相反性を包含している。読み出し動作のエラーレートを下げるために読み出し感度を上げるべく、ＭＲ比(magnetoresistance ratio)を上げると、ＳＴＴによる書き込み電力を低く抑えることが困難となる。逆も同様である。更に、書き込み電力とデータ安定性に関しては、データ安定性は磁気異方性エネルギーＫｕＶに比例するが（ここで、Ｋｕは、磁気異方性定数であり、Ｖは体積である）、書き込み電力も磁気異方性エネルギーＫｕＶに比例するため、データ安定性を高めると、必然的に書き込み電力が増大することになる。このように、上記の３つの要求のそれぞれを単独で満たすことは、現在の技術でも可能であるが、３つの要求を同時に満たすことは、トレードオフの関係が存在し、現在の技術では困難である。したがって、上記のトリレンマに関連する３つの要求のうちの２つの相反性を解消することができれば、磁気メモリの実用化に寄与するであろう。
【０００４】
なお、磁気メモリに関しては、下記の技術が知られている。Applied Physics Letters 99, 063108 (2011)（非特許文献１）及びApplied Physics Letters 104, 232403 (2014)（非特許文献２）は、圧電膜を磁性膜に接合させた構造の磁気メモリを開示している。
【０００５】
米国特許出願公開第２０１３／００６２７１４号明細書（特許文献１）は、ＭＴＪ（magnetic tunnel junction）を、該ＭＴＪに応力を作用させる膜で被覆した構造の磁気メモリを開示している。米国特許出願公開第２０１３／０２５０６６１号明細書（特許文献２）も同様に、磁気メモリのメモリセルに応力を作用させる構造を開示している。
【０００６】
特開２０１２−９７８６号（特許文献３）は、記録層に力学的作用を及ぼす位置に圧電体を配置する構造の磁気メモリを開示している。当該磁気メモリは、記録層に情報を記録する際に、圧電体に電界を印加して、記録層の保持力を低下させるような応力を発生させ、記録に必要なスピン注入電流を低減させるように構成されている。また、特許文献３は、基板のメモリ素子本体及び圧電素子の直下に対応する位置に空隙を形成することを開示している。
【０００７】
米国特許出願公開第２０１２／０２６７７３５号明細書（特許文献４）、米国特許出願公開第２０１３／００６４０１１号明細書（特許文献５）は、磁気抵抗層に圧電層が接合され、圧電層によって該磁気抵抗層に応力が作用される磁気メモリを開示している。
【０００８】
米国特許出願公開第２０１３／０３３４６３０号明細書（特許文献６）は、磁気メモリのメモリセルに応力補償体（stress-compensating material）を形成することで、全体としての応力（net stress）を弱める構造を開示している。
【０００９】
米国特許出願公開第２０１４／０１９７５０５号明細書（特許文献７）は、磁気メモリチップを収容したパッケージにおける磁気シールドの構造を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２０１３／００６２７１４号明細書
【特許文献２】米国特許出願公開第２０１３／０２５０６６１号明細書
【特許文献３】特開２０１２−９７８６号公報
【特許文献４】米国特許出願公開第２０１２／０２６７７３５号明細書
【特許文献５】米国特許出願公開第２０１３／００６４０１１号明細書
【特許文献６】米国特許出願公開第２０１３／０３３４６３０号明細書
【特許文献７】米国特許出願公開第２０１４／０１９７５０５号明細書
【非特許文献】
【００１１】
【非特許文献１】Applied Physics Letters 99, 063108 (2011)
【非特許文献２】Applied Physics Letters 104, 232403 (2014)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的の一つは、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和するための技術を提供することにある。
【００１３】
本発明の他の目的及び新規な特徴は、添付図面及び下記の開示から当業者には理解されるであろう。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、磁気メモリが、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶するスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している。
【００１５】
本発明の他の観点では、上記の磁気メモリへのデータ書き込み方法が提供される。当該データ書き込み方法は、前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する。
【００１６】
本発明の更に他の観点では、半導体装置が、磁気メモリと、磁気メモリを、その内部に形成された閉空間に収容するパッケージとを具備する。磁気メモリは、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。該閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように空洞が設けられる。
【００１７】
本発明の更に他の観点では、磁気メモリの製造方法が、トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、犠牲膜の上に可変形基板を形成する工程と、可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、可変形基板に接合するように圧電層を設ける工程と、犠牲膜を除去して前記可変形基板の下面に固体で占められていない空間を形成する工程を具備する。
【発明の効果】
【００１８】
本発明によれば、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和することができる。
【図面の簡単な説明】
【００１９】
【図１Ａ】一実施形態の磁気メモリの原理的な構成を示す断面図である。
【図１Ｂ】図１Ａの磁気メモリの構成を示す平面図である。
【図１Ｃ】本実施形態の磁気メモリの構成の変形例を示す断面図である。
【図２Ａ】本実施形態における磁気メモリのスピンデバイス素子（メモリセル）へのデータ書き込み方法を示すフローチャートである。
【図２Ｂ】本実施形態におけるデータ書き込み方法の変形例を示すフローチャートである。
【図３】図２Ａのデータ書き込み方法における磁気メモリの初期状態を示す断面図である。
【図４】本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図５Ａ】スピン偏極電流を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図５Ｂ】スピン偏極電流を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図６Ａ】電流磁界を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図６Ｂ】電流磁界を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図７Ａ】電流磁界を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図７Ｂ】電流磁界を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。
【図８】図２Ａのデータ書き込み方法において、データ書き込みが完了した状態の磁気メモリを示す断面図である。
【図９Ａ】可変形基板の変形部分のＺ軸方向の変位のＸ軸方向における分布を示すグラフである。
【図９Ｂ】可変形基板の変形部分のＺ軸方向の変位のＹ軸方向における分布を示すグラフである。
【図９Ｃ】本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す断面図である。
【図９Ｄ】本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す平面図である。
【図１０】本実施形態における、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
【図１１】図１０の構成の磁気メモリへのデータ書き込み方法を示すフローチャートである。
【図１２】本実施形態における、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の他の例を概念的に示す断面図である。
【図１３】本実施形態における、キャパシタ電極間に作用する力を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
【図１４】図１３の構成の磁気メモリへのデータ書き込み方法を示すフローチャートである。
【図１５Ａ】本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の一例を概念的に示す断面図である。
【図１５Ｂ】図１５Ａに図示されている磁気メモリの構成を示す平面図である。
【図１５Ｃ】本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す断面図である。
【図１５Ｄ】本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す平面図である。
【図１６Ａ】本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の他の例を概念的に示す断面図である。
【図１６Ｂ】図１６Ａに図示されている磁気メモリの構成を示す平面図である。
【図１７Ａ】本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の更に他の例を概念的に示す断面図である。
【図１７Ｂ】図１７Ａに図示されている磁気メモリの構成を示す平面図である。
【図１８】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示すフローチャートである。
【図１９Ａ】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図１９Ｂ】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図１９Ｃ】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図１９Ｄ】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図１９Ｅ】本実施形態における、図１５Ａ、１５Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２０】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示すフローチャートである。
【図２１Ａ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２１Ｂ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２１Ｃ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２１Ｄ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２１Ｅ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２１Ｆ】本実施形態における、図１７Ａ、１７Ｂに図示された磁気メモリの製造方法を示す断面図である。
【図２２Ａ】本実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。
【図２２Ｂ】本実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。
【図２２Ｃ】本実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。
【図２３Ａ】本実施形態における、メモリセルアレイの各ブロックの構成の一例を示す斜視図である。
【図２３Ｂ】本実施形態における、メモリセルアレイの構成の一例を示す平面図である。
【図２３Ｃ】図２３Ｂに示された断面Ａ−Ａにおけるメモリセルアレイの構造を示す断面図である。
【図２４】本実施形態における、メモリセルアレイの各ブロックにおける配線の一例を示す平面図である。
【図２５】本実施形態における、メモリセルアレイにおける配線の一例を示す平面図である。
【図２６】本実施形態における、メモリセルアレイの各ブロックの構成の他の例を示す斜視図である。
【図２７】本実施形態における、メモリセルアレイの構成の他の例を示す平面図である。
【図２８】本実施形態における、メモリセルアレイの各ブロックにおける配線の他の例を示す平面図である。
【図２９】本実施形態における、メモリセルアレイにおける配線の他の例を示す平面図である。
【図３０】本実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。
【図３１】本実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。
【図３２】図３１に図示されているメモリセルアレイの各ブロックの構成を示す平面図である。
【図３３】本実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。
【図３４】図３３に図示されているメモリセルアレイの各ブロックの構成を示す平面図である。
【図３５】本実施形態の磁気メモリが封止されたパッケージの構成の一例を示す断面図である。
【図３６】本実施形態において、磁気メモリと演算回路（ロジック回路）とがモノリシックに集積化された半導体集積回路の構成を示す断面図である。
【図３７Ａ】図３６に図示されている半導体集積回路が封止されたパッケージの構成の一例を示す断面図である。
【図３７Ｂ】図３６に図示されている半導体集積回路が封止されたパッケージの構成の他の例を示す断面図である。
【図３８】本実施形態において、磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化された半導体装置の構成を示す断面図である。
【図３９Ａ】図３８に図示されている半導体装置が封止されたパッケージの構成の一例を示す断面図である。
【図３９Ｂ】図３８に図示されている半導体装置が封止されたパッケージの構成の他の例を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら本発明の実施形態を説明する。以下の説明において、同一又は類似する構成要素は、同一又は対応する参照符号で参照される。なお、添付図面では、各実施形態の動作原理の理解を容易にするように各構成要素が図示されており、各構成要素の実際の寸法が反映されていないことに留意されたい。
【００２１】
（磁気メモリの構成と動作）
図１Ａは、一実施形態の磁気メモリの原理的な構成を示す断面図であり、図１Ｂは、図１Ａの磁気メモリの構成を示す平面図である。なお、各図面においては、方向が、ＸＹＺ直交座標系を用いて示されることがある。当該ＸＹＺ直交座標系において、Ｘ軸、Ｙ軸、Ｚ軸は互いに直交している。一実施形態では、磁気メモリ１が、固定基体１１と、可変形基板(deformable base plate)１２と、下部電極１３と、スピンデバイス素子１４と、上部電極１５とを備えている。
【００２２】
固定基体１１は、可変形基板１２を支持する構造体である。図１Ａの構造では、固定基体１１は、可変形基板１２の下面１２ａにおいて可変形基板１２に接合されている。
【００２３】
可変形基板１２は、変形可能に、即ち、曲げることが可能であるように構成されている。可変形基板１２は、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成されてもよい。可変形基板１２の形成には、ＳＯＮ（Si on nothing）と呼ばれる技術で用いられる材料、プロセスも適用可能である。可変形基板１２の膜厚は、例えば、２００ｎｍ〜５μｍ程度が好ましい。後述されるように、本実施形態の磁気メモリ１では、可変形基板１２が曲げられた状態でスピンデバイス素子１４へのデータ書き込みが行われる。
【００２４】
下部電極１３は、スピンデバイス素子１４との電気的接続のために用いられる。図１Ａの構造では、下部電極１３は、可変形基板１２の上面１２ｂに形成されている。下部電極１３は、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）及びこれらの合金で形成されてもよい。下部電極１３の膜厚は、例えば、５０ｎｍ〜５００ｎｍ程度が好ましい。
【００２５】
スピンデバイス素子１４は、磁性体の磁化方向としてデータを記憶する機能を有しており、磁気メモリ１のメモリセルとして用いられる。本実施形態では、スピンデバイス素子１４は、参照層２１と、スペーサー層２２と、記録層２３とを備えている。参照層２１と記録層２３とは、スペーサー層２２を挟んで互いに対向している。本実施形態では、参照層２１が、下部電極１３の上面に接合されており、スペーサー層２２が参照層２１の上面に接合されており、記録層２３がスペーサー層２２の上面に接合されている。ただし、参照層２１と記録層２３の位置は入れ替えてもよい。
【００２６】
参照層２１と記録層２３は、自発磁化（以下では、単に、「磁化」という。）を発現するように構成されており、それぞれ少なくとも一の磁性膜を含んでいる。一方、スペーサー層２２は、非磁性体で形成されている。参照層２１は、その磁化の方向が固定されており、一方、記録層２３は、その磁化の方向が反転可能である。図１Ａの構成では、参照層２１の磁化は上方向に固定され、記録層２３の磁化は、上方向と下方向の間で反転可能である。参照層２１、記録層２３は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）のような磁性金属の単体、又は、これらの磁性金属のうちの少なくとも一の元素を含有する強磁性合金で形成されてもよい。参照層２１、記録層２３は、これらの磁性金属に非磁性元素を含む合金で形成されてもよい。参照層２１、記録層２３に含まれ得る非磁性元素としては、ボロン、炭素、窒素、酸素、アルミニウム、シリコン、チタン、バナジウム、マンガン、銅、亜鉛、ジルコニウム、ニオブ、モリブデン、ルテニウム、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金等が挙げられる。参照層２１、記録層２３の好ましい材料及び特性については、後に詳細に説明する。
【００２７】
本実施形態では、スピンデバイス素子１４は、記録層２３の磁化方向として１ビットのデータを記憶する。例えば、スピンデバイス素子１４にデータ“１”が記憶される場合、記録層２３の磁化が上方向に向けられ、スピンデバイス素子１４にデータ“０”が記憶される場合、記録層２３の磁化が下方向に向けられる。なお、記録層２３の磁化方向とデータ“０”、“１”の対応は逆でもよい。
【００２８】
一実施形態では、図１Ａに図示されているように、参照層２１、記録層２３が、垂直磁気異方性を有するように形成される。この場合、参照層２１は、参照層２１の膜厚方向に磁化が固定されるように形成され、記録層２３は、記録層２３の膜厚方向において磁化が反転可能であるように形成される。ただし、図１Ｃに図示されているように、参照層２１、記録層２３は、面内磁気異方性を有するように形成されてもよい。
【００２９】
一実施形態では、スペーサー層２２は、トンネル電流が流れる程度に薄い膜厚の絶縁体で形成され、このような場合、スピンデバイス素子１４は、トンネル磁気抵抗効果（TMR: tunnel magnetoresistance effect）を発現するＴＭＲ素子として動作する。ＴＭＲ効果を得る場合には、スペーサー層２２は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯｘ）などで形成されることが好ましい。また、これら以外でも、スペーサー層２２は、Ｍｇ、Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔａなどの酸化物、窒化物、酸窒化物で形成してもよい。スピンデバイス素子１４の抵抗値を小さくするためには、スペーサー層２２は、金属導電体で形成されてもよく、この場合、スピンデバイス素子１４は、巨大磁気抵抗効果（GMR: giant magnetoresistance effect）を発現するスピンバルブ素子として構成される。ＧＭＲ効果を得る場合、スペーサー層２２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）などの非磁性金属やそれらの合金材料で形成されてもよい。また、スペーサー層２２として、酸化物層の一部に金属層が膜面垂直に貫通したコンポジットスペーサー層を用いてもよい。スペーサー層２２の膜厚は、１〜３ｎｍが好ましい。いずれの場合でも、スピンデバイス素子１４の抵抗値は、参照層２１と記録層２３の磁化の相対方向により決まるので、スピンデバイス素子１４に電圧又は電流を印加してスピンデバイス素子１４の抵抗値に依存した信号（電流信号又は電圧信号）を生成し、その信号の信号レベルを検出することで、スピンデバイス素子１４に記憶されたデータを識別することができる。
【００３０】
なお、図１Ａにおいては、スピンデバイス素子１４の最も単純な構成が図示されているが、スピンデバイス素子１４の構造は、様々に変更され得る。例えば、参照層２１は、磁性膜と、該磁性膜の磁化を固定する反強磁性膜とを含む積層構造として形成されていてもよい。また、記録層２３は、複数の磁性膜と、該複数の磁性膜の隣接する２つを強磁性的に結合する非磁性膜との積層体として形成されてもよい。
【００３１】
上部電極１５は、スピンデバイス素子１４との電気的接続のために用いられる。図１Ａの構造では、上部電極１５は、記録層２３の上面に接合されている。上部電極１５は、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）及びこれらの合金で形成されてもよい。上部電極１５の膜厚は、例えば、５０ｎｍ〜５００ｎｍ程度が好ましい。
【００３２】
スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
【００３３】
本実施形態では、可変形基板１２は、可変形基板１２の下面１２ａ（即ち、可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面）又は上面１２ｂ（即ち、可変形基板１２のスピンデバイス素子１４が形成される面）の少なくとも一方が“固体で占められていない空間”に面するように構成される。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよく、また、真空であってもよい。
【００３４】
より詳細には、本実施形態では、可変形基板１２が、その下面１２ａにおいて固体で占められていない空間１７に面している。ここで、図１Ｂを参照して、可変形基板１２のうち、固体で占められていない空間１７に直接に面している部分を、変形部分３０と記載する。スピンデバイス素子１４は、可変形基板１２の変形部分３０の上に形成されている。即ち、スピンデバイス素子１４は、変形部分３０に対してＺ軸方向に位置している。
【００３５】
ここで、本実施形態の磁気メモリ１では、変形部分３０のＸ軸方向（第１方向）の端が固定端であり、Ｙ軸方向の端が自由端（固定されていない端）であるように構成される。図１Ｂにおいては、変形部分３０の−Ｘ方向に面する固定端が符号３０ａで示されており、また、＋Ｘ方向に面する固定端が符号３０ｂで示されている。更に、変形部分３０の−Ｙ方向に面する自由端が、符号３０ｃで示されており、また、＋Ｙ方向に面する自由端が符号３０ｄで示されている。変形部分３０のＹ軸方向の端を自由端３０ｃ、３０ｄとするために、可変形基板１２は、少なくとも変形部分３０においてＹ軸方向に面する端面が固体で占められていない空間に面している。
【００３６】
図２Ａは、本実施形態の図１Ａに図示されている磁気メモリ１のスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。図３は、磁気メモリ１の初期状態を示している。初期状態において、記録層２３の磁化の方向は上向きであり、例えば、スピンデバイス素子１４にデータ“１”が記憶されているとする。
【００３７】
図４に図示されているように、スピンデバイス素子１４にデータを書き込む場合、可変形基板１２が曲げられる（ステップＳ１１）。ただし、可変形基板１２を曲げるための機構（曲げ機構）については、図１Ａには図示されていない。可変形基板１２を曲げるための曲げ機構としては、例えば、圧電効果を利用した機構やキャパシタ電極の間に作用する力を利用した機構が使用され得る。可変形基板１２を曲げるための曲げ機構の具体的な構造については、後に詳細に説明する。
【００３８】
可変形基板１２が曲げられると、スピンデバイス素子１４に歪みが印加されるので、磁歪効果により、記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾く。磁歪効果とは、磁化状態によって磁性体の歪みが変わる現象、及び、逆に磁性体に歪みが印加されたときに磁性体の磁化状態が変わる現象である。厳密には、後者は逆磁歪効果というが、狭義の磁歪効果、逆磁歪効果ともに合わせて広義の磁歪効果なため、本明細書では総称して磁歪効果と呼ぶ。
【００３９】
記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾くことで、記録層２３は、その磁化が反転しやすい状態になる。このような状態を、以下では、“ハーフセレクト（half select）”と呼ぶことがある。可変形基板１２を曲げてスピンデバイス素子１４に歪みを印加することで、磁歪効果により、スピンデバイス素子１４を一時的にデータ安定性が低い状態にすることができる。スピンデバイス素子１４に十分な大きさの歪みを作用させるためには、可変形基板１２の変位（曲げ量）を増大することが有用である。また、後に詳細に議論するように、大きな磁歪効果を得るためには記録層２３の磁歪値が大きいことが好ましい。
【００４０】
ここで、本実施形態の磁気メモリ１では、可変形基板１２の下面１２ａ又は上面１２ｂの少なくとも一方が“固体で占められていない空間”に面する構成により、可変形基板１２が十分な大きさの変位で変形可能である。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよく、また、真空であってもよい。
【００４１】
より具体的には、図１Ａの構造では、可変形基板１２の下面１２ａ（可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面）の一部が、固体で占められていない空間１７に面しており、スピンデバイス素子１４は、可変形基板１２を挟んで空間１７に対向するように配置されている。このような構造は、可変形基板１２の変位を増大し、スピンデバイス素子１４に作用する歪みを増大するために特に有用である。なお、図１Ａの構成において、可変形基板１２の上面１２ｂのうちスピンデバイス素子１４が形成されていない部分は、保護のために、適宜の絶縁膜で被覆されてもよい。
【００４２】
更に、スピンデバイス素子１４に、所望のデータを記録する書き込み信号、即ち、記録層２３の磁化方向を該所望のデータに対応する向きに向ける信号が与えられる（ステップＳ１２）。磁歪効果は一方向性ではなく、一軸性の効果であるため、磁歪効果だけでは記録層２３の磁化方向（データ“０”又は“１”に対応）を決定することはできない。記録層２３に生じる磁歪効果では、最大でも記録層２３の磁気異方性の方向から磁化を約９０度傾ける効果が得られるにとどまる。記録層２３の磁化方向を一方向に定めるために、所望のデータを記録する書き込み信号が与えられる。書き込み信号は、例えば、スピントランスファートルクを記録層２３に作用させる書き込み電流であってもよく、また、電流磁界であってもよい。
【００４３】
図５Ａ、図５Ｂは、書き込み信号として書き込み電流Ｉｗがスピンデバイス素子１４に与えられる動作の一例を概念的に示す図である。データ書き込みでは、下部電極１３と上部電極１５との間で書き込み電流Ｉｗが流される。書き込み電流Ｉｗは、いずれも磁性体である参照層２１、記録層２３を通過するので、スピントランスファートルクを記録層２３の磁化に作用させる。この書き込み電流Ｉｗの向きを、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択することで、所望のデータをスピンデバイス素子１４に書き込むことができる。
【００４４】
詳細には、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、図５Ａに図示されているように、下部電極１３から上部電極１５に書き込み電流Ｉｗが流される。この場合、書き込み電流Ｉｗがスペーサー層２２を介して参照層２１から記録層２３に流れるので、スピントランスファートルクにより、記録層２３の磁化に、参照層２１と反対方向に向けようとするトルクが作用する。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、図５Ｂに図示されているように、上部電極１５から下部電極１３に書き込み電流Ｉｗが流される。この場合、書き込み電流Ｉｗがスペーサー層２２を介して記録層２３から参照層２１に流れるので、スピントランスファートルクにより、記録層２３の磁化に、参照層２１と同一方向に向けようとするトルクが作用する。
【００４５】
図６Ａ、図６Ｂは、書き込み信号として電流磁界がスピンデバイス素子１４に与えられる動作の一例を概念的に示す図である。この動作が行われる場合、書き込み電流線１８Ａがスピンデバイス素子１４に近接して設けられる。図６Ａ、図６Ｂに図示されている構造では、書き込み電流線１８Ａがスピンデバイス素子１４の側方に設けられている。
【００４６】
データ書き込みが行われる場合、書き込むべきデータ、即ち、記録層２３の磁化を向けるべき方向に対応する方向に向けて書き込み電流Ｉｗが書き込み電流線１８Ａに流される。書き込み電流線１８Ａを流れる書き込み電流Ｉｗによって発生する電流磁界Ｈｗにより、記録層２３の磁化が所望の方向に向けられる。図６Ａ、図６Ｂに図示されている構造では、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、紙面手前方向に向けて書き込み電流Ｉｗが書き込み電流線１８Ａに流される（図６Ａ参照）。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線１８Ａに流される（図６Ｂ参照）。
【００４７】
電流磁界を発生する書き込み電流線に流される電流の向きは、書き込み電流線とスピンデバイス素子１４の位置関係に応じて適宜選択されることに留意されたい。図７Ａ、図７Ｂは、電流磁界を発生する書き込み電流線１８Ｂがスピンデバイス素子１４の下方に位置している場合の書き込み動作を図示している。図７Ａ、図７Ｂに図示されている構造では、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線１８Ｂに流される（図７Ａ参照）。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、紙面手前方向に向けて書き込み電流が書き込み電流線１８Ｂに流される（図７Ｂ参照）。
【００４８】
可変形基板１２が曲げられた状態で所望のデータを記録する書き込み信号（例えば、スピン偏極電流や電流磁界）がスピンデバイス素子１４に与えられることで、スピンデバイス素子１４に所望のデータが書き込まれる（ステップＳ１３）。
【００４９】
その後、可変形基板１２を曲げることが止められる（ステップＳ１４）。このような手順により、データ書き込みが完了する。図８は、データ書き込みが完了した状態の磁気メモリ１を図示しており、図８では、記録層２３の磁化が図３に図示されている元の状態（初期状態）と反対方向に向けられている。データ書き込みによって記録層２３の磁化の方向は下向きに反転され、スピンデバイス素子１４は、例えば、データ“０”が記憶されている状態になる。
【００５０】
上述されている動作によれば、スピンデバイス素子１４の記録層２３としてデータ安定性に優れた材料を採用しても、スピンデバイス素子１４に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。即ち、本実施形態の磁気メモリ１及びデータ書き込み方法は、データ安定性と書き込み電力との間の相反性を軽減し、上述された“トリレンマ”問題の解消に有用である。
【００５１】
なお、図２Ａのフローチャートでは、可変形基板１２を曲げる動作（ステップＳ１１）が、所望のデータを記録する書き込み信号を与える動作（ステップＳ１２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。図２Ｂは、所望のデータを記録する書き込み信号を与える動作（ステップＳ１２）が可変形基板１２を曲げる動作（ステップＳ１１）よりも先に開始される場合のデータ書き込みの手順を示すフローチャートを図示している。ただし、この場合には書き込み電流が流れている時間が前者よりも長くなってしまう。そのため、前者のように消費電力を使わない可変形基板１２を曲げる動作を先に行っておき、その後に書き込み信号をスピンデバイス素子１４に与える図２Ａの手順の方が好ましい実施形態ではある。
【００５２】
以下では、本実施形態における参照層２１及び記録層２３の好適な材料、構成について詳細に議論する。上記に説明されているように、本実施形態においては、記録層２３へのデータ書き込みにおいてスピンデバイス素子１４が形成された可変形基板１２を曲げることで磁化方向が傾く磁歪効果を用いるため、記録層２３の磁歪λの絶対値が大きいほうが好ましく（磁歪λは正、負いずれの符号もありうるため、以下では絶対値と記載している）、一方、参照層２１の磁歪λは、記録層２３とは異なり、絶対値がなるべく小さいほうが好ましい。これは、可変形基板１２を曲げたときに、記録層２３の磁化方向の変化が、参照層２１の磁化方向の変化よりも十分大きくするためである。このときの磁化方向の変化の大きさは、可変形基板１２の曲げ量が同じであれば、磁歪λの大きさによって決定される。応力印加に伴う記録層２３の磁化方向の変化の程度は、下記式（１）で表される：
（１／２）ΔＨｋＢｓ  ＝  （３／２）Δσλ      ・・・（１）
ここで、Ｂｓは記録層２３の飽和磁化、λは記録層２３の磁歪であり、記録層２３の材料によって決定される物性値である。左辺のΔＨｋは記録層２３の異方性磁界の変化の大きさであり、磁化方向の変化を表す。右辺のΔσは、可変形基板１２が曲がったことによる記録層２３に印加される応力の変化の大きさである。つまり、記録層２３の磁化方向の変化を大きくするためには、右辺の可変形基板１２の曲げ量を大きくするか、物性値である磁歪λの絶対値を大きくすることが有効となる。一方、可変形基板１２を曲げたときに参照層２１の磁化方向の変化は小さいほうがよいので、参照層２１の磁歪λの絶対値は小さいことが望ましい。
【００５３】
記録層２３の磁歪λの絶対値は、１×１０−５よりも大きいことが好ましく、１×１０−４よりも大きいことが更に好ましい。一方、前述のように記録層２３の磁化方向の変化に対し、参照層２１の磁化方向の変化は小さいほうが好ましいので、記録層２３の磁歪λの絶対値と参照層２１の磁歪λの絶対値の大きさについては、記録層２３の磁歪λの絶対値が参照層２１の磁歪λの絶対値の２倍以上であることが好ましく、１０倍であることが更に好ましい。
【００５４】
記録層２３に大きな磁歪λを与えるためには、記録層２３は、極薄膜の積層構造を採用することが好ましい。このような構成では、界面磁気異方性が顕著に発現するので、大きな磁歪λを得ることができる。具体的には、記録層２３は、Ｃｏ膜と他の元素の極薄膜とが積層された積層体、又は、Ｃｏ膜と他の元素の極薄膜とが積層された積層体がＮ層積層された人工積層体として構成されることが好ましい。「他の元素」の例としては、Ｎｉ、Ｐｄ、Ａｇ、Ｉｒ、Ｐｔ、Ａｕが挙げられる。このとき、各Ｃｏ膜の膜厚は０．１〜２ｎｍ程度が好ましく、０．２〜１ｎｍ程度が更に好ましい。積層数Ｎは、１以上１０以下であることが好ましく、２以上７以下であることが更に好ましい。
【００５５】
これらの磁性膜においては、材料ごとに磁歪λの絶対値は物性値として決まることになるが、必ずしも定数ではないことに注意が必要である。具体的には、可変形基板１２の変形によって応力が印加され、記録層２３に歪みεが発生したときには、磁歪λが増大するということが生じる。つまり、磁歪λは歪みεの関数となり、λ（ε）と表記できる。本実施形態では、可変形基板１２を曲げることになるので、記録層２３に応力σが印加され、その結果、記録層２３に歪みεが発生する。歪みεによって磁歪λ（ε）が増大すると、本実施形態の効果が最大限得られることになるため、非常に好ましい。磁歪λが歪みεの関数となるようにするためには、記録層２３は、前述のように、Ｃｏ膜を基本構造として用い、界面歪みを発生させた構成が望ましい。前述のような人工積層膜は、このような要求を満たす典型的な構成である。Ｃｏ膜に大きな界面歪みを発生させるためには、Ｃｏ膜と積層する極薄膜を構成する元素の原子半径がＣｏの原子半径と大きく異なることが望ましい。具体的には、極薄膜を構成する元素は、その原子半径がコバルトの原子半径よりも大きいような元素であることが好ましい。そのため、Ｃｏ膜と積層する極薄膜は、ニッケル（Ｎｉ）よりも、パラジウム（Ｐｄ）や白金（Ｐｔ）のようにコバルト（Ｃｏ）より原子半径が大きな元素で形成されることが好ましい。
【００５６】
一方、前述のように参照層２１の磁歪λは小さいほうが好ましく、歪みεによって磁歪λが変化しづらいか、また歪みεによって磁歪λが変化したとしても、記録層２３とは逆に歪みεによって磁歪λの絶対値が小さくなる構成が好ましい。そのため、参照層２１は記録層２３で用いるようなＣｏ膜を用いた人工積層膜の形態よりは、単層膜、又は、少数の膜の積層体や、鉄を主成分として用いた磁性体膜として形成されることが好ましい。例えば、参照層２１は、ＦｅＰｔ、又は、ＦｅＰｔに非磁性元素などが添加された材料などで形成されることが好ましい。参照層２１を構成する各層の膜厚は１ｎｍより大きく、数ｎｍのオーダーであることが好ましい。つまり、記録層２３はコバルトを主成分とし、膜厚が１ｎｍ以下の膜と、Ｐｄ、Ａｇ、Ｉｒ、Ｐｔ、Ａｕのような材料の膜との人工積層体として形成されることが好ましく、参照層２１は、１ｎｍ以上の磁性体膜又は鉄を主成分として用いた磁性膜で形成する組み合わせが好ましい。
【００５７】
スピンデバイス素子１４の記録層２３に発生する歪みεの大きさは、可変形基板１２の変形部分３０におけるスピンデバイス素子１４の配置にも依存する。以下では、スピンデバイス素子１４の好適な配置について議論する。
【００５８】
図９Ａは、可変形基板１２の変形部分３０のＺ軸方向の変位ΔＺのＸ軸方向における分布を示すグラフであり、図９Ｂは、Ｙ軸方向における分布を示すグラフである。変形部分３０の固定端３０ａ、３０ｂがＸ軸方向に面している本実施形態では、変形部分３０の変位ΔＺは、固定端３０ａ、３０ｂの間の中心面Ｃにおいて最大値をとる。ここで、中心面Ｃは、Ｘ軸に垂直で、固定端３０ａ、３０ｂからの距離が等しい平面として定義される。この結果、可変形基板１２が曲がったことに伴う可変形基板１２の上面１２ｂに接合された層は、図９Ａに図示されているように、Ｘ軸方向に対する応力として、圧縮応力が作用している部分と引張り応力作用している部分とが混在した状況となる。つまり、可変形基板１２の上面１２ｂに接合された層には、応力の符号が異なる二つの状態が存在する。
【００５９】
このような状況の下、スピンデバイス素子１４を中心面Ｃに対して面対称に配置すると、スピンデバイス素子１４の記録層２３には、圧縮応力が作用する部分と引張り応力が作用する部分とが混在してしまうことになる。つまり、スピンデバイス素子１４を中心面Ｃに対して対称に配置すると、記録層２３に応力を印加して歪みを発生させる効果が低減してしまい、これは、本実施形態の磁気メモリ１の動作原理から好ましくない。
【００６０】
一方、図９Ｂに示すように、自由端３０ｃ、３０ｄの間においては、Ｙ軸方向に対する応力として、応力の符号の反転はなく、中心面Ｃの近傍の理想状態においては応力がほぼゼロとなる。実際には、応力はゼロとはならないが、少なくとも自由端３０ｃ、３０ｄの間において応力の符号の反転は発生しない。したがって、自由端３０ｃ、３０ｄの間の全体に渡ってスピンデバイス素子１４を配置しても問題なく、むしろ、大きな磁歪効果が得られることになる。
【００６１】
このような知見に基づき、本実施形態の磁気メモリ１においては、スピンデバイス素子１４は、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は−Ｘ方向にずれて位置するように配置されている。ここで、スピンデバイス素子１４の中心面Ｄは、スピンデバイス素子１４の−Ｘ方向に面する端１４ａ及び＋Ｘ方向に面する端１４ｂからの距離が同一で、Ｘ軸方向に垂直な面として定義される。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。
【００６２】
図１Ａ、図１Ｂに図示されている磁気メモリ１では、スピンデバイス素子１４は、上記の要求を満たすように配置されている。詳細には、図１Ｂに図示されているように、スピンデバイス素子１４の−Ｘ方向に面する端１４ａは、固定端３０ａ、３０ｂの間の中心面Ｃに対して−Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂは、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離よりも近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
【００６３】
ここで、本実施形態では、スピンデバイス素子１４が、参照層２１と記録層２３との位置がＸ軸方向において位置整合している（aligned）ような構成が採用されているが、そうでないような構成（例えば、参照層２１が記録層２３よりも大きい構成）も採用され得る。この場合、スピンデバイス素子１４の中心面Ｄの代わりに、記録層２３の中心面（即ち、記録層２３の−Ｘ方向に面する端及び＋Ｘ方向に面する端からの距離が同一で、Ｘ軸方向に垂直な面）について上記の議論が成立する。即ち、スピンデバイス素子１４が、記録層２３の中心面が固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は−Ｘ方向にずれて位置するように配置されることが好ましい。
【００６４】
記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４は、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して−Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。このような配置によれば、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させ、大きな磁歪効果を得ることができる。この場合、平面レイアウトにおいて、スピンデバイス素子１４の面積が変形部分３０の面積の１／２よりも小さくなる。図９Ｃ、図９Ｄは、スピンデバイス素子１４がこのような配置となっている場合の磁気メモリ１の構成の一例を示している。図９Ｃ、図９Ｄの構成では、スピンデバイス素子１４の−Ｘ方向に面する端１４ａ（即ち、記録層２３の−Ｘ方向に面する端）が、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向に位置している（特に、図９Ｄ参照）。
【００６５】
また、上記の説明から理解されるように、本実施形態の磁気メモリ１では、データ書き込みを行う際に何らかの機構によって可変形基板１２を曲げることが要求される。以下では、可変形基板１２を曲げるための具体的な機構について説明する。
【００６６】
可変形基板１２を曲げるための機構は、電圧駆動の機構、即ち、駆動電圧が印加されたときに（漏れ電流や一時的な充電電流を除いて）電流が流れないで動作する機構が好ましい。可変形基板１２を曲げるための機構として電圧駆動の機構を用いることは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【００６７】
好適な一実施形態では、圧電効果を利用した機構によって可変形基板が曲げられる。図１０は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
【００６８】
図１０に図示された磁気メモリ１Ａは、可変形基板１２を備えている。可変形基板１２は、その下面において固体で占められていない空間１７に面している。可変形基板１２の上面には下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
【００６９】
加えて、可変形基板１２の側面１２ｃ、１２ｄに、それぞれ、圧電層２４、２５が接合されている。図１０では、圧電層２４、２５が可変形基板１２の側面１２ｃ、１２ｄに直接に接合されている構成が図示されているが、圧電層２４、２５が、何らかの層を介してそれぞれ可変形基板１２の側面１２ｃ、１２ｄに接合されてもよい。圧電層２４、２５は、圧電効果を発現する材料、例えば、ＡｌＮ、チタン酸ジルコン酸鉛（ＰＺＴ）、ジルコニウム酸化物などで形成される。圧電層２４、２５は、固定基体１１の上面に接合されて固定される。これらの圧電層２４、２５の膜厚の好ましい範囲の一例は、１００ｎｍ〜５μｍである。
【００７０】
圧電層２４の可変形基板１２の側面１２ｃに接合されている面と反対側の面には、電極層２６が接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。また、圧電層２５の可変形基板１２の側面１２ｄに接合されている面と反対側の面には、電極層２７が接合されている。
圧電層２５には、更に、電極層２７との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層２４、２５の間には、可変形基板１２が配置されている。また、電極層２６、２７の間には、圧電層２４、可変形基板１２、圧電層が並んで配置されており、言い換えれば、電極層２６、２７は、圧電層２４、可変形基板１２及び圧電層２５を挟んで対向するように配置されていることになる。圧電層２５及び電極層２７の上面には絶縁層２８が形成されており、下部電極１３は、絶縁層２８によって電極層２７から絶縁されている。ここで、圧電層２４、２５に接続された、電極層２６、２７との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３などと兼用することも可能である。
【００７１】
このような構成の磁気メモリ１Ａでは、圧電層２４、２５に接合された電極層（電極層２６、２７及び図示されない他の電極層）を用いて圧電層２４、２５に電界を印加することにより、可変形基板１２を曲げることができる。詳細には、圧電層２４、２５に電界を印加すると、圧電効果により圧電層２４、２５に歪みが生じる。圧電層２４、２５が歪むことにより、可変形基板１２に力が作用し、可変形基板１２が曲がる。
【００７２】
ここで、図１０の磁気メモリ１Ａの構成では、可変形基板１２の下面の一部が、固体で占められていない空間１７に面している。可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板１２の変位を増大可能にするために有効である。
【００７３】
また、図１０の磁気メモリ１Ａの構成では、可変形基板１２を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことにも留意されたい。図１０に図示されている機構では、圧電効果を用いて可変形基板１２を曲げるので、可変形基板１２を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【００７４】
図１１は、図１０に図示されている磁気メモリ１のスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子１４にデータを書き込む場合、圧電層２４、２５に電界が印加され、可変形基板１２が曲げられる（ステップＳ２１）。可変形基板１２が曲げられると、スピンデバイス素子１４に歪みが印加されるので、磁歪効果により、記録層２３が、上述の“ハーフセレクト”状態になる。
【００７５】
更に、スピンデバイス素子１４（メモリセル）に書き込み電流が流される（ステップＳ２２）。書き込み電流は、いずれも磁性体である参照層２１、記録層２３を通過するように流され、これにより、スピントランスファートルクが記録層２３の磁化に作用する。書き込み電流の向きは、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択される。
【００７６】
可変形基板１２が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子１４に流されることで、スピンデバイス素子１４（メモリセル）に所望のデータが書き込まれる（ステップＳ２３）。
【００７７】
その後、可変形基板１２を曲げることが止められる（ステップＳ２４）。このような手順により、データ書き込みが完了する。上面にスピンデバイス素子１４が形成された可変形基板１２が曲げられた状態で書き込み電流がスピンデバイス素子１４に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
【００７８】
なお、スピンデバイス素子１４（メモリセル）に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子１４にデータを書き込んでよい。この場合、例えば、図６Ａ、図６Ｂ、図７Ａ、図７Ｂに図示されているように、書き込み電流線がスピンデバイス素子１４の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
【００７９】
また、図１１のフローチャートでは、可変形基板１２を曲げる動作（ステップＳ２１）が、所望のデータを記録する書き込み電流をスピンデバイス素子１４に流す動作（ステップＳ２２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。ただし、この場合には書き込み電流が流れている時間が前者よりも長くなってしまう。そのため、前者のように消費電力を使わない可変形基板１２を曲げる動作を先に行っておき、その後に書き込み電流をスピンデバイス素子１４に流す図１１の手順のほうが好ましい実施形態ではある。
【００８０】
図１２は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリ１Ｂの構成の他の例を概念的に示す断面図である。磁気メモリ１Ｂは、固定基体１１を備えており、固定基体１１の上面に可変形基板３１が接合されている。可変形基板３１は、その下面において、固体で占められていない空間１７に面している。
【００８１】
可変形基板３１は、絶縁層３１ａと、コア層３１ｂと、圧電層３２、３３と、電極層３４、３５と、絶縁層３１ｃとを備えている。絶縁層３１ａは、固定基体１１の上面に形成されている。絶縁層３１ａの上面に圧電層３２、３３とコア層３１ｂとが形成されており、その圧電層３２、３３の上面に、それぞれ、電極層３４、３５が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層３３には、更に、電極層３５との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。ここで、圧電層３２、３３に接合された、電極層３４、３５との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３などと兼用することも可能である。コア層３１ｂは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層３１ｃは、コア層３１ｂと電極層３４、３５の上面を被覆するように形成されている。圧電層３２及び電極層３４で形成される積層体と圧電層３３及び電極層３５で形成される積層体とは、コア層３１ｂを挟んで互いに対向するように配置されている。
【００８２】
可変形基板３１の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
【００８３】
このような構成の磁気メモリ１Ｂでは、圧電層３２、３３に接合された電極層（電極層３４、３５及び図示されない他の電極層）を用いて圧電層３２、３３に電界を印加することにより、可変形基板３１を曲げることができる。詳細には、圧電層３２、３３に電界を印加すると、圧電効果により圧電層３２、３３に歪みが生じる。圧電層３２、３３が歪むことにより、可変形基板３１に力が作用し、可変形基板３１が曲がる。
【００８４】
ここで、図１２の磁気メモリ１Ｂの構成では、可変形基板３１の下面の一部が、固体で占められていない空間１７に面している。可変形基板３１のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板３１の変位を増大可能にするために有効である。
【００８５】
図１２に図示されている機構においても、可変形基板３１を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことに留意されたい。図１２に図示されている機構では、圧電効果を用いて可変形基板３１を曲げるので、可変形基板３１を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【００８６】
図１２に図示されている磁気メモリ１Ｂへのデータ書き込みは、圧電層２４、２５に電界を印加する代わりに圧電層３２、３３に電界を印加することを除いて、図１０に図示されている磁気メモリ１Ａと同様の手順で行うことができる。
【００８７】
好適な他の実施形態では、キャパシタ電極の間に作用する力を利用した機構によって可変形基板が曲げられる。図１３は、キャパシタ電極の間に作用する力を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
【００８８】
磁気メモリ１Ｂは、固定基体１１を備えており、固定基体１１に、キャパシタ電極３６が部分的に形成されている。キャパシタ電極３６は、平板部３６ａとコンタクト部３６ｂとを備えている。平板部３６ａの下面は、固体で占められていない空間１７Ａに面している。
【００８９】
固定基体１１の上面に可変形基板３７が接合されている。可変形基板３７は、固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６に対向している。即ち、可変形基板３７は、その下面において固体で占められていない空間１７Ｂに面している。
【００９０】
可変形基板３７は、誘電層３８と、キャパシタ電極層３９と、基板本体４０とを備えている。誘電層３８は、固定基体１１の上面に接合されており、キャパシタ電極層３９は、誘電層３８の上面に接合されている。基板本体４０は、キャパシタ電極層３９の上面に接合されている。キャパシタ電極層３９は、誘電層３８及び固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６の平板部３６ａに対向しており、キャパシタ電極層３９とキャパシタ電極３６とでキャパシタが形成されている。
【００９１】
可変形基板３７の上面（基板本体４０の上面）に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
【００９２】
このような構成の磁気メモリ１Ｃでは、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加することにより、可変形基板３７を曲げることができる。詳細には、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加すると、キャパシタ電極３６とキャパシタ電極層３９の間に電界が発生し、この電界がキャパシタ電極層３９に発生する電荷に作用してキャパシタ電極層３９をキャパシタ電極３６に向けて引き寄せる力、即ち、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力が発生する。可変形基板３７の下面は、固定基体１１に部分的にしか接合されておらず、固体で占められていない空間１７Ｂに面しているので、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力により可変形基板３７が曲がる。
【００９３】
ここで、図１３の磁気メモリ１Ｃの構成では、可変形基板３７の下面の一部が、固体で占められていない空間１７Ｂに面している。可変形基板３７のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７Ｂに面する構造は、可変形基板３７の変位を増大可能にするために有効である。
【００９４】
図１３に図示されている機構においても、可変形基板３７を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことに留意されたい。図１３に図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板３７を曲げるので、可変形基板３７を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【００９５】
図１４は、図１３に図示されている磁気メモリ１Ｃのスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子１４にデータを書き込む場合、キャパシタ電極３６とキャパシタ電極層３９の間に電圧が印加され、可変形基板３７が曲げられる（ステップＳ３１）。可変形基板３７が曲げられると、スピンデバイス素子１４に歪みが印加されるので、磁歪効果により、記録層２３が、“ハーフセレクト”状態になる。
【００９６】
更に、スピンデバイス素子１４（メモリセル）に書き込み電流が流される（ステップＳ３２）。書き込み電流は、いずれも磁性体である参照層２１、記録層２３を通過するように流され、これにより、スピントランスファートルクが記録層２３の磁化に作用する。書き込み電流の向きは、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択される。
【００９７】
可変形基板３７が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子１４に流されることで、スピンデバイス素子１４（メモリセル）に所望のデータが書き込まれる（ステップＳ３３）。
【００９８】
その後、可変形基板３７を曲げることが止められる（ステップＳ３４）。このような手順により、データ書き込みが完了する。上面にスピンデバイス素子１４が形成された可変形基板３７が曲げられた状態で書き込み電流がスピンデバイス素子１４に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
【００９９】
なお、スピンデバイス素子１４（メモリセル）に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子１４にデータを書き込んでよい。この場合、例えば、図６Ａ、図６Ｂ、図７Ａ、図７Ｂに図示されているように、書き込み電流線がスピンデバイス素子１４の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
【０１００】
また、図１４のフローチャートでは、可変形基板３７を曲げる動作（ステップＳ３１）が、所望のデータを記録する書き込み電流をスピンデバイス素子１４に流す動作（ステップＳ３２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。
【０１０１】
磁気メモリの構成によっては、各メモリセルのスピンデバイス素子を、トランジスタに接続することが求められる場合がある。例えば、各メモリセルが、スピンデバイス素子と選択トランジスタとを含んでいる場合、該スピンデバイス素子が選択トランジスタに接続される。以下では、各メモリセルのスピンデバイス素子がトランジスタに接続される場合の磁気メモリの構成について説明する。
【０１０２】
図１５Ａは、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の一例を概念的に示す断面図であり、図１５Ｂは、図１５Ａに図示された磁気メモリの構成を示す平面図である。図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄは、図１０に図示されている磁気メモリ１Ａと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
【０１０３】
詳細には、磁気メモリ１Ｄは、トランジスタ回路が集積化された半導体基板４１を備えている。図１５Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。
【０１０４】
半導体基板４１の上に固定基体１１が形成されており、固定基体１１の上面に可変形基板１２が接合されている。加えて、可変形基板１２の側面に、圧電層２４が接合されている。圧電層２４は、圧電効果を発現する材料、例えば、ＡｌＮ、チタン酸ジルコン酸鉛（ＰＺＴ）、ジルコニウム酸化物（ＺｎＯ）等で形成される。圧電層２４は、固定基体１１の上面に接合されて固定される。圧電層２４の可変形基板１２の側面に接合されている面と反対側の面には、電極層２６が接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。電極層２６との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３などと兼用することも可能である。
【０１０５】
可変形基板１２の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されている。加えて、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
【０１０６】
このような構成の磁気メモリ１Ｄでは、圧電層２４に接合された電極層（電極層２６及び図示されない他の電極層）を用いて圧電層２４に電界を印加することにより、可変形基板１２を曲げることができる。詳細には、圧電層２４に電界を印加すると、圧電効果により圧電層２４に歪みが生じる。圧電層２４が歪むことにより、可変形基板１２に力が作用し、可変形基板１２が曲がる。上述されているように、可変形基板１２が曲げられた状態で所望のデータを記録する書き込み信号（例えば、スピン偏極電流や電流磁界）をスピンデバイス素子１４に与える動作を行うことで、データ安定性と書き込み電力との間の相反性を軽減することができる。
【０１０７】
ここで、図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成では、可変形基板１２の下面の一部が、固体で占められていない空間１７に面している。可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板１２の変位を増大可能にするために有効である。
【０１０８】
また、図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成では、可変形基板１２を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことにも留意されたい。図１５Ａ、１５Ｂに図示されている機構では、圧電効果を用いて可変形基板１２を曲げるので、可変形基板１２を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【０１０９】
図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄへのデータ書き込みは、圧電層２４、２５に電界を印加する代わりに圧電層２４に電界を印加することを除いて、図１０に図示されている磁気メモリ１Ａと同様の手順で行うことができる。
【０１１０】
図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は−Ｘ方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。詳細には、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄでは、スピンデバイス素子１４の−Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して−Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離よりも近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
【０１１１】
記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して−Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。図１５Ｃ、図１５Ｄは、スピンデバイス素子１４がこのような配置となっている場合の磁気メモリ１Ｄの構成の一例を示している。図１５Ｃ、図１５Ｄの構成では、スピンデバイス素子１４の−Ｘ方向に面する端１４ａ（即ち、記録層２３の−Ｘ方向に面する端）が、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向に位置している（特に、図１５Ｄ参照）。
【０１１２】
図１６Ａは、スピンデバイス素子がトランジスタに接続された磁気メモリの構成の他の例を概念的に示す断面図であり、図１６Ｂは、図１６Ａに図示された磁気メモリの構成を示す平面図である。図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅは、図１２に図示されている磁気メモリ１Ｂと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
【０１１３】
詳細には、磁気メモリ１Ｅは、トランジスタ回路が集積化された半導体基板４１を備えている。図１６Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板４１の上に固定基体１１が形成されており、固定基体１１の上面に可変形基板３１が接合されている。可変形基板３１は、その下面において、固体で占められていない空間１７に面している。
【０１１４】
可変形基板３１は、絶縁層３１ａと、コア層３１ｂと、圧電層３２と、電極層３４と、絶縁層３１ｃとを備えている。絶縁層３１ａは、固定基体１１の上面に形成されている。絶縁層３１ａの上面に圧電層３２とコア層３１ｂとが形成されており、その圧電層３２の上面に、電極層３４が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。ここで、圧電層３２に接合された、電極層３４との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３などと兼用することも可能である。コア層３１ｂは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層３１ｃは、コア層３１ｂと圧電層３２の上面を被覆するように形成されている。
【０１１５】
可変形基板３１の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されている。加えて、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
【０１１６】
このような構成の磁気メモリ１Ｅでは、圧電層３２に接合された電極層（電極層３４及び図示されない他の電極層）を用いて圧電層３２に電界を印加することにより、可変形基板３１を曲げることができる。詳細には、圧電層３２に電界を印加すると、圧電効果により圧電層３２に歪みが生じる。圧電層３２が歪むことにより、可変形基板３１に力が作用し、可変形基板３１が曲がる。
【０１１７】
図１６Ａ、図１６Ｂに図示されている機構においても、可変形基板３１を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことに留意されたい。図１６Ａ、図１６Ｂに図示されている機構では、圧電効果を用いて可変形基板３１を曲げるので、可変形基板３１を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【０１１８】
図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅへのデータ書き込みは、圧電層３２、３３に電界を印加する代わりに圧電層３２に電界を印加することを除いて、図１２に図示されている磁気メモリ１Ｂと同様の手順で行うことができる。
【０１１９】
図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は−Ｘ方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。詳細には、図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅでは、スピンデバイス素子１４の−Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して−Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離よりも近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
【０１２０】
記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して−Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。
【０１２１】
図１７Ａは、スピンデバイス素子がトランジスタに接続された磁気メモリの構成の更に他の例を概念的に示す断面図であり、図１７Ｂは、図１７Ａに図示された磁気メモリの構成を示す平面図である。図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆは、図１３に図示されている磁気メモリ１Ｃと同様に、キャパシタ電極間に作用する力を利用して可変形基板を曲げるように構成されている。
【０１２２】
詳細には、磁気メモリ１Ｆは、トランジスタ回路が集積化された半導体基板４１を備えている。図１７Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板４１の上に固定基体１１Ａが形成されている。
【０１２３】
固定基体１１Ａの上面には、キャパシタ電極３６が形成されている。キャパシタ電極３６は、平板部３６ａとコンタクト部３６ｂとを備えている。平板部３６ａの下面は、固体で占められていない空間１７Ａに面している。コンタクト部３６ｂは、半導体基板４１に集積化された配線及び／又は素子に接続されている。
【０１２４】
固定基体１１Ａの上面のキャパシタ電極３６が形成されていない部分、及び、キャパシタ電極３６の上面には、固定基体１１Ｂが形成される。更に、固定基体１１Ｂの上面に可変形基板３７が接合される。可変形基板３７は、固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６に対向している。即ち、可変形基板３７は、その下面において固体で占められていない空間１７Ｂに面している。
【０１２５】
可変形基板３７は、誘電層３８と、キャパシタ電極層３９と、基板本体４０とを備えている。誘電層３８は、固定基体１１Ｂの上面に接合されており、キャパシタ電極層３９は、誘電層３８の上面に接合されている。基板本体４０は、キャパシタ電極層３９の上面に接合されている。キャパシタ電極層３９は、誘電層３８及び固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６の平板部３６ａに対向しており、キャパシタ電極層３９とキャパシタ電極３６とでキャパシタが形成されている。
【０１２６】
可変形基板３７の上面（基板本体４０の上面）に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。また、可変形基板３７の側面が絶縁層２０によって被覆されている。絶縁層２０は、下部電極１３を、キャパシタ電極３６及び可変形基板３７のキャパシタ電極層３９から電気的に絶縁する。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されている。加えて、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
【０１２７】
このような構成の磁気メモリ１Ｆでは、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加することにより、可変形基板３７を曲げることができる。詳細には、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加すると、キャパシタ電極３６とキャパシタ電極層３９の間に電界が発生し、この電界がキャパシタ電極層３９に発生する電荷に作用してキャパシタ電極層３９をキャパシタ電極３６に向けて引き寄せる力、即ち、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力が発生する。可変形基板３７の下面は、固定基体１１Ｂに部分的にしか接合されておらず、固体で占められていない空間１７Ｂに面しているので、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力により可変形基板３７が曲がる。
【０１２８】
ここで、図１７Ａ、１７Ｂの磁気メモリ１Ｆの構成では、可変形基板３７の下面の一部が、固体で占められていない空間１７Ｂに面している。可変形基板３７のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７Ｂに面する構造は、可変形基板３７の変位を増大可能にするために有効である。
【０１２９】
図１７Ａ、１７Ｂに図示されている機構においても、可変形基板３７を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことに留意されたい。図１７Ａ、１７Ｂに図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板３７を曲げるので、可変形基板３７を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【０１３０】
図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｅの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は−Ｘ方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。詳細には、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆでは、スピンデバイス素子１４の−Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して−Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離よりも近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
【０１３１】
記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して−Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。
【０１３２】
（磁気メモリの製造方法）
図１８は、本発明の一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリ１Ｄの製造方法を示すフローチャートであり、図１９Ａ〜図１９Ｅは、磁気メモリ１Ｄの製造方法を示す断面図である。
【０１３３】
磁気メモリ１Ｄの製造においては、図１９Ａに図示されているように、半導体基板４１にトランジスタ回路が集積化される（ステップＳ４１）。図１９Ａにおいては、半導体基板４１に集積化されたトランジスタ４２しか図示されていないが、実際の実施においては、半導体基板４１にはトランジスタ回路を構成する多数のトランジスタが集積化されると理解されるべきである。
【０１３４】
図１９Ｂに図示されているように、半導体基板４１の上に固定基体１１と犠牲層５１とが形成される（ステップＳ４２）。後述されるように、犠牲層５１は、後の工程で除去され、固体で占められていない空間１７を形成するために用いられる。
【０１３５】
更に、図１９Ｃに図示されているように、固定基体１１と犠牲層５１の上面に可変形基板１２が形成される（ステップＳ４３）。可変形基板１２は、固定基体１１と犠牲層５１の上面に基板接合技術を用いて接合してもよい。
【０１３６】
続いて、図１９Ｄに図示されているように、固定基体１１の上面に圧電層２４が形成され、更に、電極層２６が形成される（ステップＳ４４）。圧電層２４は、可変形基板１２の側面に接するように形成され、電極層２６は、圧電層２４の可変形基板１２の側面に接する面と反対の面に接するように形成される。なお、この工程において、圧電層２４に接合し、電極層２６との間に電位差を発生するための他の電極層（図示せず）を形成してもよい。
【０１３７】
更に、コンタクト１９Ａ及びコンタクト５３が、可変形基板１２及び固定基体１１を貫通するように形成される。上述のように、コンタクト１９Ａは、後の工程で形成される下部電極１３を半導体基板４１に集積化されたトランジスタ４２に接続するために用いられる。一方、コンタクト５３は、後の工程で形成される上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するために用いられる。
【０１３８】
続いて、図１９Ｅに図示されているように、可変形基板１２の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成される（ステップＳ４５）。下部電極１３は、コンタクト１９Ａに接合するように形成され、これにより、下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に電気的に接続される。
【０１３９】
スピンデバイス素子１４の形成においては、参照層２１、スペーサー層２２及び記録層２３が順次に形成され、更に、スピンデバイス素子１４の側面にスピンデバイス素子１４を保護する絶縁層１６が形成される。
【０１４０】
更に、スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成される。このとき、上部電極１５と、前の工程で形成されたコンタクト５３とを接続するコンタクトを形成し、これにより、上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するコンタクト１９Ｂが形成される。
【０１４１】
更に、犠牲層５１の少なくとも一部が除去されて、固体で占められていない空間１７が形成される（ステップＳ４６）。空間１７が形成される位置に連通する開口を通じてエッチングを行うことで、犠牲層５１を選択的に除去して空間１７を形成することができる。エッチングとしては、溶液を用いたウェットエッチングでもよいし、プラズマガスを用いたドライエッチングでもよい。以上の工程により、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄの形成が完了する。
【０１４２】
このように、本実施形態では、犠牲層５１を一旦形成した後、エッチングで除去するという手法により、可変形基板１２の下面に接する空間１７（即ち、固体で占められていない空間）の形成が実現されている。
【０１４３】
図２０は、本発明の一実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリ１Ｆの製造方法を示すフローチャートであり、図２１Ａ〜図２１Ｆは、磁気メモリ１Ｆの製造方法を示す断面図である。
【０１４４】
磁気メモリ１Ｆの製造においては、図２１Ａに図示されているように、半導体基板４１にトランジスタ回路が集積化される（ステップＳ５１）。更に、半導体基板４１の上に固定基体１１Ａと犠牲層５１Ａとが形成される（ステップＳ５２）。後述されるように、犠牲層５１Ａは、後の工程で除去され、固体で占められていない空間１７Ａを形成するために用いられる。
【０１４５】
更に、図２１Ｂに図示されているように、キャパシタ電極３６が形成される（ステップＳ５３）。キャパシタ電極３６の平板部３６ａは、固定基体１１Ａと犠牲層５１Ａの上面を被覆するように形成され、コンタクト部３６ｂは、平板部３６ａが半導体基板４１に集積化された配線及び／又は素子に接続されるように形成される。
【０１４６】
更に、図２１Ｃに図示されているように、固定基体１１Ａの上面のうちキャパシタ電極３６に被覆されていない部分、及び、キャパシタ電極３６の上面に、固定基体１１Ｂと犠牲層５１Ｂが形成される（ステップＳ５４）。後述されるように、犠牲層５１Ｂは、後の工程で除去され、固体で占められていない空間１７Ｂを形成するために用いられる。
【０１４７】
続いて、図２１Ｄに図示されているように、固定基体１１Ｂと犠牲層５１Ｂの上面に誘電層３８が形成され、更に、誘電層３８の上面にキャパシタ電極層３９が形成される（ステップＳ５５）。キャパシタ電極層３９は、誘電層３８と犠牲層５１Ｂを挟んでキャパシタ電極３６に対向するように形成される。
【０１４８】
更に、図２１Ｅに図示されているように、キャパシタ電極層３９の上面に基板本体４０が形成され、これにより、可変形基板３７が形成される（ステップＳ５６）。
【０１４９】
更に、可変形基板３７の側面を被覆するように絶縁層２０が形成され、コンタクト１９Ａ及びコンタクト５３が、固定基体１１Ａ、１１Ｂ及び絶縁層２０を貫通するように形成される。上述のように、コンタクト１９Ａは、後の工程で形成される下部電極１３を半導体基板４１に集積化されたトランジスタ４２に接続するために用いられる。一方、コンタクト５３は、後の工程で形成される上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するために用いられる。
【０１５０】
続いて、図２１Ｆに図示されているように、可変形基板３７の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成される（ステップＳ５７）。下部電極１３は、コンタクト１９Ａに接合するように形成され、これにより、下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に電気的に接続される。
【０１５１】
スピンデバイス素子１４の形成においては、参照層２１、スペーサー層２２及び記録層２３が順次に形成され、更に、スピンデバイス素子１４の側面にスピンデバイス素子１４を保護する絶縁層１６が形成される。
【０１５２】
更に、スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成される。このとき、上部電極１５と、前の工程で形成されたコンタクト５３とを接続するコンタクトを形成し、これにより、上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するコンタクト１９Ｂが形成される。
【０１５３】
更に、犠牲層５１Ａ、５１Ｂの少なくとも一部が除去されて、固体で占められていない空間１７Ａ、１７Ｂが形成される（ステップＳ５８）。空間１７Ａ、１７Ｂが形成される位置に連通する開口を通じてエッチング（ウェットエッチング又はドライエッチング）を行うことで、犠牲層５１Ａ、５１Ｂを選択的に除去して空間１７Ａ、１７Ｂを形成することができる。以上の工程により、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆの形成が完了する。
【０１５４】
このように、本実施形態では、犠牲層５１Ａ、５１Ｂを一旦形成した後、エッチングで除去するという手法により、キャパシタ電極３６及び可変形基板３７の下面に接する空間１７Ａ、１７Ｂ（即ち、固体で占められていない空間）の形成が実現されている。
【０１５５】
本実施形態の磁気メモリは、トランジスタ回路とスピンデバイス素子（メモリセル）が形成されたメモリ部とを別々のウェハーに集積化し、それらウェハーを貼り合わせることで製造することも可能である。図２２Ａ〜図２２Ｃは、このような製造方法の一例を示す断面図である。図２２Ａ〜図２２Ｃでは、図１５Ｃ、図１５Ｄに図示されている磁気メモリ１Ｄを製造する製造方法が図示されている。
【０１５６】
図２２Ａに図示されているように、トランジスタ４２が集積化された半導体基板４１が形成されると共に、図２２Ｂに図示されているメモリ部が形成される。メモリ部の形成においては、固定基体１１の上面に可変形基板１２、圧電層２４及び電極層２６が形成され、可変形基板１２の上に形成された下部電極１３が形成され、下部電極１３の上にスピンデバイス素子１４が形成され、スピンデバイス素子１４の上に上部電極１５が形成される。更に、コンタクト１９Ａ、１９Ｂが固定基体１１に貫通して形成される。その後、図２２Ａに図示されている半導体基板４１が、図２２Ｂに図示されているメモリ部の固定基体１１に接合され、図２２Ｃに図示されているように、磁気メモリ１Ｄの形成が完了する。
【０１５７】
このような手法によれば、図２２Ｂに図示されているメモリ部を形成する際、固体で占められていない空間１７を、上述の製造方法とは異なる方法で形成することが可能となる。すなわち、図２２Ｂに図示されている構造を形成する場合、固定基体１１の上に可変形基板１２が形成された構造を含む構造体を通常のウェハー工程で作成したのち、固定基体１１にリソグラフィー加工を行い、ドライエッチングやウェットエッチングなどでエッチング除去するというプロセスを採用可能である。半導体基板４１と固定基体１１とは、コンタクト１９Ａ、１９Ｂが図２２Ａに図示されている半導体基板４１に形成したコンタクト部に接続されるように、貼り合わせられる。これにより、スピンデバイス素子１４が、半導体基板４１に形成された素子（例えば、トランジスタ４２）と電気的に接続される。
【０１５８】
（メモリセルアレイの構成）
上述のように、本実施形態の磁気メモリでは、可変形基板１２を曲げた状態でスピンデバイス素子１４に書き込み信号を与えることにより、データ安定性と書き込み電力の相反性を軽減する構成となっている。しかしながら、個々のスピンデバイス素子１４（即ち、メモリセル）に対して個別に可変形基板１２及び可変形基板１２を曲げる機構を設けた構成は、磁気メモリの集積度が低下するため好ましくない。
【０１５９】
このような問題に対応するための一つの手法は、一の可変形基板に複数のスピンデバイス素子１４（メモリセル）を形成することである。以下では、同一の可変形基板に形成された複数のスピンデバイス素子１４（メモリセル）を総称してブロックという。このような構成では、メモリセルがブロック単位でハーフセレクト状態に設定されることになるが、集積度の向上に有効である。以下の実施形態では、一の可変形基板の上に複数のスピンデバイス素子１４（メモリセル）を形成されたメモリセルアレイの構成について説明する。
【０１６０】
図２３Ａは、メモリセルアレイの各ブロックの構成の一例を示す斜視図である。可変形基板１２のＸ軸方向に面する側面に圧電層２４、２５が接合されている。圧電層２４、２５は、固定基体１１の上面に接合されて支持されている。電極層２６が、圧電層２４の可変形基板１２に接合されている面と反対側の面に接合されており、電極層２７が、圧電層２５の可変形基板１２に接合されている面と反対側の面に接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層２５には、更に、電極層２７との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層２４、２５及び電極層２６、２７は、Ｙ軸方向に延伸するように形成されている。このような構造では、可変形基板１２のＸ軸方向に面する側面は、固定端となる。一方、可変形基板１２のＹ軸方向に面する側面は、何らの部材にも接合されない。即ち、可変形基板１２のＹ軸方向に面する側面は、自由端となる。また、可変形基板１２のＹ軸方向に面する側面を自由端とすることは、可変形基板１２の変位を増大可能にする点で好ましい。また、可変形基板１２の下面は、固体で占められていない空間１７に面している。
【０１６１】
可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。一の可変形基板１２に複数のスピンデバイス素子１４が形成されることに留意されたい。図２３Ａの構成では、一のブロックは、８行２列に並んだスピンデバイス素子１４を備えている。なお、図２３Ａでは、図を見やすくするために各スピンデバイス素子１４に接合される下部電極及び上部電極が図示されていない。
【０１６２】
ここで、スピンデバイス素子１４の歪みの大きさは、可変形基板１２の固定端に近い方が大きくなるため、固定端が対向する方向（即ち、Ｘ軸方向）に並ぶスピンデバイス素子１４の数を相対的に少なくし、固定端が対向する方向と垂直な方向（即ち、Ｙ軸方向）にスピンデバイス素子１４の数を相対的に多くすることが好ましい。図２３Ａの構成では、Ｘ軸方向に２列のスピンデバイス素子１４が並び、Ｙ軸方向に８行のスピンデバイス素子１４が並んでおり、このような要請を満たしている。
【０１６３】
図２３Ａに図示された構成では、圧電層２４、２５に接合された電極層（電極層２６、２７及び図示されない他の電極層）を用いて圧電層２４、２５に電界を印加することにより可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にすることができる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号（例えば、スピン偏極電流や電流磁界）を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
【０１６４】
図２３Ｂは、図２３Ａに図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。メモリセルアレイには、図２３Ａに図示されている構成のブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子１４が形成された可変形基板１２も行列に配置されることになる。
【０１６５】
Ｙ軸方向に隣接する可変形基板１２は、間隙６１によって分離されている。間隙６１は、空間１７と同様に、固体で示されていない空間である。図２３Ｃは、図２３Ｂの断面Ａ−Ａの構造を概念的に示す断面図である。Ｙ軸方向に隣接する可変形基板１２は、間隙６１を挟んで対向している。間隙６１は、空間１７に連通している。このような構成によれば、可変形基板１２のＹ軸方向に面する側面を自由端とすることができる。加えて、Ｙ軸方向に隣接する可変形基板１２が機械的に分離され、Ｙ軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
【０１６６】
図２３Ｂ、図２３Ｃに図示されているように、Ｙ軸方向に隣接する可変形基板１２が間隙６１によって分離される場合、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配線することが必要である。図２４は、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配置した場合における各ブロックの構成の一例を示す平面図であり、図２５は、メモリセルアレイの構成の一例を示す平面図である。
【０１６７】
メモリセルアレイには、ワード線６２とビット線６３とが配置される。各ワード線６２は、スピンデバイス素子１４の上面に接合された上部電極に接合されており、Ｘ軸方向に延伸するように設けられている。ワード線６２は、スピンデバイス素子１４の上方に配置されていることになる。一方、各ビット線６３は、スピンデバイス素子１４の下面に接合された下部電極に接合されており、全体としてはＹ軸方向に延伸するように設けられている。ビット線６３は、スピンデバイス素子１４の下方に配置されていることになり、このことを示すために、ビット線６３は、破線で図示されている。ビット線６３は、間隙６１を迂回するように配線される。ビット線６３は、可変形基板１２及び圧電層２４、２５に埋め込まれてもよい。
【０１６８】
図２６は、メモリセルアレイの各ブロックの構成の他の例を示す斜視図であり、図２６の構成では、固定基体１１の上面に圧電層３２、３３が接合され、圧電層３２、３３の上面にそれぞれ電極層３４、３５が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層３３には、更に、電極層３５との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層３２、３３及び電極層３４、３５は、Ｙ軸方向に延伸するように形成されている。可変形基板１２は、電極層３４、３５の上面に接合されている。圧電層３２及び電極層３４で構成される積層体と圧電層３３及び電極層３５で構成される積層体とは互いに離間して配置されている。可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。可変形基板１２の下面は、固体で占められていない空間１７に面している。
【０１６９】
図２６に図示されたブロック構成の各構成要素の寸法は、一例としては、以下にように決められてもよい。Ｘ軸に沿った可変形基板１２の長さ（一方の固定端から他方の固定端まで）は、３０ｎｍ〜２００ｎｍ程度であり、Ｙ軸に沿った可変形基板１２の長さ（一方の自由端から他方の自由端まで）は、１５０ｎｍ〜３μｍ程度である。一方の固定端から他方の固定端の距離のほうが、一方の自由端から他方の自由端までの距離よりも短く設定するほうが好ましい。これは、図９Ａで示したように、固定端の間では応力の符号が反転し得るため、多くのメモリセル（スピンデバイス素子１４）を配置することは現実的ではなく、１〜４個のメモリセル、もっとも好ましくは２個のメモリセルが固定端の間に配置されることが現実的であるのに対し、自由端の間では、応力の変化が小さく、多数のメモリセルを並べることが可能となるためである。自由端の間には、例えば、１〜１０００個のメモリセルのように、多数のメモリセルを配置することが可能となる。
【０１７０】
図２６に図示された構成では、圧電層３２、３３に接合された電極層（電極層３４、３５及び図示されない他の電極層）用いて圧電層３２、３３に電界を印加することにより可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にすることができる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
【０１７１】
図２７は、図２６に図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。図２７の構成では、メモリセルアレイに図２６に図示されている構成のブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子１４が形成された可変形基板１２も行列に配置されることになる。
【０１７２】
Ｙ軸方向に隣接する可変形基板１２は、間隙６１によって分離されている。間隙６１は、空間１７と同様に、固体で示されていない空間であり、空間１７に連通している。このような構成によれば、Ｙ軸方向に隣接する可変形基板１２を機械的に分離し、Ｙ軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
【０１７３】
図２６及び図２７に図示されているメモリセルアレイの構造は、可変形基板１２の下方に圧電層３２、３３及び電極層３４、３５が設けられているので、図２３Ａに示されている構成と比較するとＸ軸方向における隣接する可変形基板１２の間の距離を低減することができる。これは、メモリセルの集積度を高くするために好適である。
【０１７４】
図２６及び図２７に図示されているメモリセルアレイの構造においても、Ｙ軸方向に隣接する可変形基板１２が間隙６１によって分離されており、スピンデバイス素子１４に接続する配線が、間隙６１を迂回して配線される。図２８は、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配置した場合における各ブロックの構成の一例を示す平面図であり、図２９は、メモリセルアレイの構成の一例を示す平面図である。
【０１７５】
図２８、図２９に図示されている構造においても、各ワード線６２は、スピンデバイス素子１４の上面に接合された上部電極に接合されており、Ｘ軸方向に延伸するように設けられている。ワード線６２は、スピンデバイス素子１４の上方に配置されていることになる。また、各ビット線６３は、スピンデバイス素子１４の下面に接合された下部電極に接合されており、全体としてはＹ軸方向に延伸するように設けられている。ビット線６３は、スピンデバイス素子１４の下方に配置されていることになり、このことを示すために、ビット線６３は、破線で図示されている。ビット線６３は、間隙６１を迂回するように配線される。ビット線６３は、可変形基板１２に埋め込まれてもよい。
【０１７６】
図３０は、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。図３０の構成では、固定基体１１の上面に圧電層６４が形成され、圧電層６４の上面に電極層６５が形成されている。圧電層６４は、更に、電極層６５との間で電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層６４及び電極層６５は、いずれも、Ｙ軸方向に延伸するように形成されている。可変形基板１２は、電極層６５の上面に接合されている。可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。
【０１７７】
図３０の構成では、圧電層６４及び電極層６５で形成される積層体は、可変形基板１２の下面のＸ軸方向における中央部分に接合されている。ここで、可変形基板１２の下面の一部分が圧電層６４及び電極層６５で形成される積層体に接合されており、可変形基板１２の下面は、はやり、固体で占められていない空間１７に面していることに留意されたい。
【０１７８】
可変形基板１２を曲げる場合、この圧電層６４に電極層６５を用いて電界を印加することで圧電層６４に歪みが誘起される。圧電層６４の歪みにより、可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にすることができる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
【０１７９】
ここで、図３０では、固定基体１１、圧電層６４、電極層６５及び可変形基板１２が、片持ち梁構造を構成していることに留意されたい。このような片持ち梁構造を採用することにより、可変形基板１２の変位を増やすことが可能となるので、スピンデバイス素子１４により大きな歪みを印加することが可能となる。
【０１８０】
上述のメモリセルアレイの構成を採用する場合においても、各スピンデバイス素子１４（メモリセル）へのデータ書き込みを、電流磁界を用いて行ってもよい。このような場合、各スピンデバイス素子１４に近接して書き込み電流線が設けられる。図３１は、電流磁界を用いてデータ書き込みを行う場合のメモリセルアレイの各ブロックの構成の一例を示す斜視図であり、図３２は、平面図である。
【０１８１】
図３１、図３２に図示されているブロックの構成は、図２３Ａに図示されているブロックの構成とほぼ同様である。相違点は、固定基体１１の下方に書き込み電流線６７が設けられていることである。図３１、図３２に図示されている構成では、複数の書き込み電流線６７がＹ軸方向に並んで配置されている。各書き込み電流線６７は、Ｘ軸方向に延伸している。
【０１８２】
図３１、図３２に図示された構成では、データ書き込みは、下記のようにして行われる。データ書き込みが行われる場合、圧電層２４、２５に電界を印加することにより可変形基板１２が曲げられ、該可変形基板１２に形成されたスピンデバイス素子１４が“ハーフセレクト”状態にされる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で、データ書き込み先のスピンデバイス素子１４の近傍の書き込み電流線６７に選択的に書き込み電流を流して電流磁界を発生することで、データ書き込み先のスピンデバイス素子１４へのデータ書き込みを行うことができる。
【０１８３】
各ブロックのスピンデバイス素子１４（メモリセル）に近接して書き込み電流線を設け、当該書き込み電流線に電流を流して電磁磁界を発生することにより、データ消去をブロック単位で一括して行うことも可能である。図３３は、データ消去をブロック単位で行う場合のブロックの構成の一例を示す斜視図であり、図３４は、平面図である。
【０１８４】
図３３、図３４に図示されているブロックの構成は、図２３Ａに図示されているブロックの構成とほぼ同様である。相違点は、可変形基板１２の下方に書き込み電流線６８が設けられていることである。書き込み電流線６８は、Ｙ軸方向に延伸するように設けられている。書き込み電流線６８の位置は、当該ブロックのスピンデバイス素子１４に電流磁場を作用させることができるように選択される。
【０１８５】
図３３、図３４に図示された構成では、下記の手順により、データ消去をブロック単位で行うことができる。データ消去が行われる場合、圧電層２４、２５に電界を印加することにより可変形基板１２が曲げられ、該可変形基板１２に形成されたスピンデバイス素子１４が“ハーフセレクト”状態にされる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で、書き込み電流線６８に電流を流して電流磁界を発生することで、当該可変形基板１２の上に設けられた全てのスピンデバイス素子１４に特定データ（例えば、データ“０”）を書き込み、データ消去を行うことができる。
【０１８６】
（磁気メモリのパッケージング）
上記において議論されているように、本実施形態の磁気メモリは、可変形基板の変位を増大するために、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面しているように構成される。したがって、磁気メモリのパッケージングにおいても、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。
【０１８７】
図３５は、本実施形態の磁気メモリが封止されたパッケージの構成の一例を示す断面図である。図３５には、図１５に図示されている磁気メモリ１Ｄがパッケージングされたパッケージの構成が図示されている。ただし、他の構成の磁気メモリも同様にパッケージ可能であることは当業者には容易に理解されよう。
【０１８８】
図３５に図示されているパッケージの構成では、実装用基板７１の上面に磁気メモリ１Ｄの半導体基板４１の下面が接合されている。更に、キャップ７２が、磁気メモリ１Ｄの全体を覆うように実装用基板７１に接合される。実装用基板７１とキャップ７２とは、それらの間に閉空間７３が形成されるように接合される。一実施形態では、閉空間７３が固体によって占められていないように実装用基板７１とキャップ７２とが接合される。例えば、空気や窒素のような気体が閉空間７３に封入されてもよいし、その他の流動体が閉空間７３に封入されてもよい。また、閉空間７３は真空にされてもよい。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、磁気メモリ１Ｄがパッケージに収容されることになる。
【０１８９】
この閉空間７３を真空封止した場合には、コストは上がるが、以下のようなメリットがある。まず、真空にすると可変形基板がメカ動作するにあたり、空気があるときのようなダンピングの影響がなくなるため（空気の場合には、エアダンピング）、高速で可変形基板を動作させることが有利となり、また、消費電力としても有利になる。また、真空封止にすると可変形基板がパッケージ外の温度の影響を受けづらくなり、メカ的な動作、安定性が向上することもある。これらは用途により、コスト優先で真空封止をせずに空気のままとするか、真空封止して性能を向上させるかは選択することが可能となる。また、真空封止までいかなくとも、軽元素のヘリウムガスによる封止を行うことも考えられる。
【０１９０】
一実施形態では、磁気メモリと演算回路（ロジック回路）とがモノリシックに、即ち、同一の半導体基板に集積化されてもよい。図３６は、このような構成の半導体集積回路の構成を示す断面図である。図３６には、図１５に図示されている磁気メモリ１Ｄと演算回路とがモノリシックに集積化されている半導体集積回路の構成が図示されている。
【０１９１】
図３６に図示された半導体集積回路では、半導体基板４１が、メモリ部７４と演算回路部７５を備えている。半導体基板４１のメモリ部７４には、磁気メモリ１Ｄを構成するトランジスタが集積化される。図３６には、磁気メモリ１Ｄの下部電極１３に接続されるトランジスタ４２が図示されている。一方、演算回路部７５には、演算回路を構成するトランジスタが集積化される。図３６には、当該演算回路を構成するトランジスタ４３が図示されている。
【０１９２】
磁気メモリと演算回路（ロジック回路）とがモノリシックに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。図３７Ａは、図３６に図示された半導体集積回路が封止されたパッケージの構成の一例を示す断面図である。
【０１９３】
図３７Ａに図示されているパッケージの構成においても、実装用基板７１の上面に半導体基板４１の下面が接合されている。更に、キャップ７２が、実装用基板７１とキャップ７２との間に閉空間７３が形成されるように実装用基板７１に接合される。一実施形態では、閉空間７３が固体によって占められていないように実装用基板７１とキャップ７２とが接合される。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、図３６に図示された半導体集積回路がパッケージに収容されることになる。
【０１９４】
閉空間７３が空気その他の気体で占められ、又は、真空である場合、半導体基板４１の演算回路部７５に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図３７Ｂに図示されているように、熱伝導率が高い材料で形成された伝熱部材７９が演算回路部７５に接合されることが好ましい。この伝熱部材７９は、更に、キャップ７２に接合されることが好ましい。この場合、キャップ７２が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
【０１９５】
他の実施形態では、特定の用途の製品を提供するために、磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化され、それらのチップが適宜の接続手段（例えば、ボンディングワイヤー）によって電気的に接続されてもよい。図３８は、このような構成の半導体装置を示す断面図である。図３８には、図１５に図示されている磁気メモリ１Ｄと演算回路とが別々のチップに集積化されている半導体装置の構成が図示されている。
【０１９６】
図３８に図示されている半導体装置は、メモリチップ７６と、演算回路チップ７７とを備えている。メモリチップ７６には磁気メモリ１Ｄが集積化されており、演算回路チップ７７には演算回路が集積化されている。該演算回路は、半導体基板４４に集積化されたトランジスタ４５を備えている。メモリチップ７６と演算回路チップ７７とは、ワイヤー７８によって電気的に接続されている。図３８には、一のワイヤー７８が図示されているが、メモリチップ７６と演算回路チップ７７とが適宜の数のワイヤー７８で接続され得ることは当業者には容易に理解されるであろう。
【０１９７】
磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。図３９Ａは、図３８に図示された半導体装置が封止されたパッケージの構成の一例を示す断面図である。
【０１９８】
図３９Ａに図示されているパッケージの構成では、実装用基板７１の上面にメモリチップ７６の半導体基板４１の下面、及び、演算回路チップ７７の半導体基板４４の下面が接合されている。更に、キャップ７２が、実装用基板７１とキャップ７２との間に閉空間７３が形成されるように実装用基板７１に接合される。一実施形態では、閉空間７３が固体によって占められていないように実装用基板７１とキャップ７２とが接合される。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、図３８に図示された半導体装置がパッケージに収容されることになる。
【０１９９】
図３７Ａのパッケージと同様に、閉空間７３が空気その他の気体で占められ、又は、真空である場合、演算回路チップ７７に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図３９Ｂに図示されているように、熱伝導率が高い材料で形成された伝熱部材７９が演算回路チップ７７に接合されることが好ましい。この伝熱部材７９は、更に、キャップ７２に接合されることが好ましい。この場合、キャップ７２が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
【０２００】
本発明の実施形態は、例えば、下記の付記のようにも記載され得る。
（付記１）
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第１空間に面している
磁気メモリ。
【０２０１】
（付記２）
可変形基板と、前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、曲げ機構とを具備し、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している磁気メモリへのデータ書き込み方法であって、
前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
磁気メモリへのデータ書き込み方法。
【０２０２】
（付記３）
磁気メモリと、
前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
とを具備し、
前記磁気メモリは、
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第１空間に面するように空洞が設けられる
半導体装置。
【０２０３】
（付記４）
トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、
前記犠牲層の上に可変形基板を形成する工程と、
前記可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、
前記可変形基板に接合するように圧電層を設ける工程と、
前記犠牲層を除去して前記可変形基板の下面に固体で占められていない空間を形成する工程を具備する
磁気メモリの製造方法。
【０２０４】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
【符号の説明】
【０２０５】
１、１Ａ〜１Ｆ：磁気メモリ
１１、１１Ａ、１１Ｂ：固定基体
１２    ：可変形基板
１２ａ  ：下面
１２ｂ  ：上面
１２ｃ、１２ｄ：側面
１３    ：下部電極
１４    ：スピンデバイス素子
１４ａ、１４ｂ：端
１５    ：上部電極
１６    ：絶縁層
１７、１７Ａ、１７Ｂ：空間
１８Ａ、１８Ｂ：書き込み電流線
１９Ａ、１９Ｂ：コンタクト
２０    ：絶縁層
２１    ：参照層
２２    ：スペーサー層
２３    ：記録層
２４、２５：圧電層
２６、２７：電極層
２８    ：絶縁層
３０    ：変形部分
３０ａ、３０ｂ：固定端
３０ｃ、３０ｄ：自由端
３１：可変形基板
３２、３３：圧電層
３４、３５：電極層
３６    ：キャパシタ電極
３６ａ  ：平板部
３６ｂ  ：コンタクト部
３７    ：可変形基板
３８    ：誘電層
３９    ：キャパシタ電極層
４０    ：基板本体
４１    ：半導体基板
４２、４３：トランジスタ
４４    ：半導体基板
４５    ：トランジスタ
５１、５１Ａ、５１Ｂ：犠牲層
５３    ：コンタクト
５４    ：絶縁層
６１    ：間隙
６２    ：ワード線
６３    ：ビット線
６４    ：圧電層
６５    ：電極層
６７、６８：書き込み電流線
７１    ：実装用基板
７２    ：キャップ
７３    ：閉空間
７４    ：メモリ部
７５    ：演算回路部
７６    ：メモリチップ
７７    ：演算回路チップ
７８    ：ワイヤー
７９    ：伝熱部材
【図１Ａ】
0006824504.tif 000002
【図１Ｂ】
0006824504.tif 000003
【図１Ｃ】
0006824504.tif 000004
【図２Ａ】
0006824504.tif 000005
【図２Ｂ】
0006824504.tif 000006
【図３】
0006824504.tif 000007
【図４】
0006824504.tif 000008
【図５Ａ】
0006824504.tif 000009
【図５Ｂ】
0006824504.tif 000010
【図６Ａ】
0006824504.tif 000011
【図６Ｂ】
0006824504.tif 000012
【図７Ａ】
0006824504.tif 000013
【図７Ｂ】
0006824504.tif 000014
【図８】
0006824504.tif 000015
【図９Ａ】
0006824504.tif 000016
【図９Ｂ】
0006824504.tif 000017
【図９Ｃ】
0006824504.tif 000018
【図９Ｄ】
0006824504.tif 000019
【図１０】
0006824504.tif 000020
【図１１】
0006824504.tif 000021
【図１２】
0006824504.tif 000022
【図１３】
0006824504.tif 000023
【図１４】
0006824504.tif 000024
【図１５Ａ】
0006824504.tif 000025
【図１５Ｂ】
0006824504.tif 000026
【図１５Ｃ】
0006824504.tif 000027
【図１５Ｄ】
0006824504.tif 000028
【図１６Ａ】
0006824504.tif 000029
【図１６Ｂ】
0006824504.tif 000030
【図１７Ａ】
0006824504.tif 000031
【図１７Ｂ】
0006824504.tif 000032
【図１８】
0006824504.tif 000033
【図１９Ａ】
0006824504.tif 000034
【図１９Ｂ】
0006824504.tif 000035
【図１９Ｃ】
0006824504.tif 000036
【図１９Ｄ】
0006824504.tif 000037
【図１９Ｅ】
0006824504.tif 000038
【図２０】
0006824504.tif 000039
【図２１Ａ】
0006824504.tif 000040
【図２１Ｂ】
0006824504.tif 000041
【図２１Ｃ】
0006824504.tif 000042
【図２１Ｄ】
0006824504.tif 000043
【図２１Ｅ】
0006824504.tif 000044
【図２１Ｆ】
0006824504.tif 000045
【図２２Ａ】
0006824504.tif 000046
【図２２Ｂ】
0006824504.tif 000047
【図２２Ｃ】
0006824504.tif 000048
【図２３Ａ】
0006824504.tif 000049
【図２３Ｂ】
0006824504.tif 000050
【図２３Ｃ】
0006824504.tif 000051
【図２４】
0006824504.tif 000052
【図２５】
0006824504.tif 000053
【図２６】
0006824504.tif 000054
【図２７】
0006824504.tif 000055
【図２８】
0006824504.tif 000056
【図２９】
0006824504.tif 000057
【図３０】
0006824504.tif 000058
【図３１】
0006824504.tif 000059
【図３２】
0006824504.tif 000060
【図３３】
0006824504.tif 000061
【図３４】
0006824504.tif 000062
【図３５】
0006824504.tif 000063
【図３６】
0006824504.tif 000064
【図３７Ａ】
0006824504.tif 000065
【図３７Ｂ】
0006824504.tif 000066
【図３８】
0006824504.tif 000067
【図３９Ａ】
0006824504.tif 000068
【図３９Ｂ】
0006824504.tif 000069