(57)【特許請求の範囲】
【請求項１】
複数のゲート構造であって、同じ延伸方向を有し、前記複数のゲート構造のそれぞれは、互いに向かい合う第１の端および第２の端を有する、複数のゲート構造と、
多重接続チャンネル層であって、前記複数のゲート構造はすべて前記多重接続チャンネル層に囲まれており、前記多重接続チャンネル層の面方向は、前記複数のゲート構造の前記延伸方向に垂直であるため、前記複数のゲート構造のチャンネルは互いに接続される、
多重接続チャンネル層と、
前記複数のゲート構造のそれぞれの前記第１の端および前記第２の端をそれぞれ囲むソース領域およびドレイン領域と、
それぞれ前記ソース領域と前記ゲート構造との間に配置され、同様に前記ドレイン領域と前記ゲート構造との間に配置された複数の絶縁スペーサと、
を備えた、全周チャンネル型半導体装置。
【請求項２】
前記複数のゲート構造間の間隔は、前記複数のゲート構造のそれぞれの前記第１の端と前記第２の端との間の距離よりも小さく、前記間隔は、前記延伸方向に対して垂直な、前記複数のゲート構造の２つのゲート構造間の距離である、請求項１に記載の全周チャンネル型半導体装置。
【請求項３】
前記複数のゲート構造のそれぞれの断面は、円形、楕円形、長方形、十字形、多角形、または不規則な形状であり、前記断面は、前記延伸方向に対して垂直である、請求項１に記載の全周チャンネル型半導体装置。
【請求項４】
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層との間に配置された誘電体層をさらに備えた、請求項１に記載の全周チャンネル型半導体装置。
【請求項５】
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層とがＰ−Ｎ接合を形成する、請求項１に記載の全周チャンネル型半導体装置。
【請求項６】
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層とが金属半導体接点を形成する、請求項１に記載の全周チャンネル型半導体装置。
【請求項７】
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層との間に配置されたヘテロ構造であって、ドープされていないヘテロ構造または変調ドープヘテロ構造である前記ヘテロ構造と、をさらに備えた、請求項１に記載の全周チャンネル型半導体装置。
【請求項８】
前記複数のゲート構造のそれぞれは、中空構造であり、前記半導体装置はさらに、
前記複数のゲート構造のそれぞれの中空領域に形成された内部密閉チャンネル構造を、備えた、請求項１に記載の全周チャンネル型半導体装置。
【請求項９】
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層との間に配置されたゲート絶縁層と、をさらに備えた、請求項１に記載の全周チャンネル型半導体装置。
【請求項１０】
異なる導電型である前記ソース領域および前記ドレイン領域と、
前記複数のゲート構造のそれぞれと、前記多重接続チャンネル層との間に配置されたゲート絶縁層と、
各ソース領域に配置され、前記複数のゲート構造のそれぞれを囲むポケットドープ領域であって、前記ポケットドープ領域および前記ソース領域は、異なる導電型である前記ポケットドープ領域と、をさらに備えた、請求項１に記載の全周チャンネル型半導体装置。
【請求項１１】
前記絶縁スペーサの厚さは、前記ゲート絶縁層の厚さ以上である、請求項９に記載の全周チャンネル型半導体装置。
【請求項１２】
前記複数のゲート構造間の間隔は、前記ソース領域と前記ドレイン領域との間の距離の１倍以内であり、前記間隔は、前記延伸方向に対して垂直な、前記複数のゲート構造の２つのゲート構造間の距離である、請求項１に記載の全周チャンネル型半導体装置。
【請求項１３】
前記ドレイン領域の断面の面積は、前記多重接続チャンネル層の平面の面積よりも小さく、前記断面は、前記延伸方向に垂直である、請求項１に記載の全周チャンネル型半導体装置。
【請求項１４】
前記面方向における前記複数のゲート構造の配置は、ペア配置、規則的配置、または不規則配置である、請求項１に記載の全周チャンネル型半導体装置。
【請求項１５】
前記規則的配置は、三角形配置、四角形配置、五角形配置、または六角形配置を備えた、請求項１４に記載の全周チャンネル型半導体装置。
【請求項１６】
前記多重接続チャンネル層に配置された少なくとも１つの全周ゲート型装置をさらに備え、前記全周ゲート型装置の延伸方向は、前記複数のゲート構造の前記延伸方向と同じである、請求項１に記載の全周チャンネル型半導体装置。
【請求項１７】
前記複数のゲート構造の一部が、前記面方向に沿って、前記多重接続チャンネル層から外へ延びている、請求項１に記載の全周チャンネル型半導体装置。
【請求項１８】
前記複数のゲート構造は、異なる装置のゲート構造であり、前記異なる装置のゲート構造は、電流または電位によってブロックされる、請求項１に記載の全周チャンネル型半導体装置。
【請求項１９】
複数のゲート構造を形成し、前記複数のゲート構造は、同じ延伸方向を有し、前記複数のゲート構造のそれぞれは、互いに向かい合う第１の端および第２の端を備え、
基板上に多重接続チャンネル層を形成し、前記複数のゲート構造はすべて、前記多重接続チャンネル層に囲まれ、前記多重接続チャンネル層の面方向は、前記ゲート構造の前記延伸方向に垂直であるため、前記ゲート構造のチャンネルは、互いに電気的に接続され、
前記複数のゲート構造を形成する方法は、
前記多重接続チャンネル層を形成した後、前記多重接続チャンネル層に複数のゲート孔を形成することと、
前記複数のゲート孔を、導電性材料で充填することと、
前記複数のゲート孔の外側の前記導電性材料を除去するために、前記導電性材料を平坦化することと、を備えた、全周チャンネル型半導体装置を製造する方法。
【請求項２０】
前記多重接続チャンネル層を形成する方法は、前記基板上にエピタキシャル処理を実行することを備えた、請求項１９に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２１】
前記複数のゲート孔を形成した後、前記複数のゲート孔内の前記基板内に複数のソース領域を形成するために、および、前記多重接続チャンネル層の表面に複数のドレイン領域を形成するために、少なくとも１つのドーピング処理を実行することをさらに備えた、請求項１９に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２２】
前記複数のゲート孔を形成した後、前記複数のゲート孔のそれぞれの内面に誘電体層、絶縁層、またはヘテロ構造を共形的に形成することをさらに備えた、請求項１９に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２３】
複数のゲート構造を形成し、前記複数のゲート構造は、同じ延伸方向を有し、前記複数のゲート構造のそれぞれは、互いに向かい合う第１の端および第２の端を備え、
基板上に多重接続チャンネル層を形成し、前記複数のゲート構造はすべて、前記多重接続チャンネル層に囲まれ、前記多重接続チャンネル層の面方向は、前記ゲート構造の前記延伸方向に垂直であるため、前記ゲート構造のチャンネルは、互いに電気的に接続され、
前記複数のゲート構造を形成する方法は、
前記基板上に導電性材料を形成することと、
前記導電性材料に接続トレンチを形成することと、
前記接続トレンチ内にチャンネル材料を形成することと、
前記接続トレンチの外側の前記チャンネル材料を除去し、前記接続トレンチ内に前記多重接続チャンネル層を得るために、前記チャンネル材料を平坦化することと、
前記導電性材料を金属化することと、を備えた、全周チャンネル型半導体装置を製造する方法。
【請求項２４】
前記導電性材料を形成する方法は、前記基板上にエピタキシャル処理を実行することを備えた、請求項２３に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２５】
前記接続トレンチを形成した後、前記接続トレンチ内の前記基板内にソース領域を形成するために、少なくとも１つのドーピング処理を実行することをさらに備えた、請求項２３に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２６】
前記チャンネル材料を形成する前に、前記接続トレンチに絶縁分離層を共形的に堆積させることをさらに備えた、請求項２３に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２７】
前記チャンネル材料を平坦化した後、前記チャンネル材料の表面にドレイン領域を形成することをさらに備えた、請求項２３に記載の全周チャンネル型半導体装置を製造する方法。
【請求項２８】
前記接続トレンチを形成した後、前記接続トレンチの内面に、誘電体層、絶縁層、またはヘテロ構造を共形的に形成することをさらに備えた、請求項２３に記載の全周チャンネル型半導体装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体技術に関し、特に、全周チャンネル型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）の微細化は、電子産業の進歩を継続的に促進している。構造的な観点から見ると、ＭＯＳＦＥＴの進化の経路は、平面からフィンフェット、そしてナノワイヤとなり、ナノワイヤには、全周ゲート型（Ｇａｔｅ Ａｌｌ-Ａｒｏｕｎｄ：ＧＡＡ）電界効果トランジスタなどの様々な変形がある。
【０００３】
ＧＡＡ電界効果トランジスタの目的は、弾道輸送を使用してキャリア移動度を改善し、サブスレッショルドスイングを低減して単位面積当たりの出力電流を増加させることである。
【０００４】
しかしながら、ＧＡＡ電界効果トランジスタはゲート閉チャンネル構造を有しているため、その電界効果は単一のゲートによって寄与され、多数のＧＡＡ電界効果トランジスタが電気的に並列に接続されるか、構造的に並んで配置されている場合、チャンネル内の任意のポイントの電位は、依然として単一のゲートによってもたらされる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、全周チャンネル型（Ｃｈａｎｎｅｌ ＡＬＬ−Ａｒｏｕｎｄ：ＣＡＡ）半導体装置を対象とする。装置の単位面積あたりの出力電流は、同じサブスレッショルドスイングにおいて大幅に増加され得る。
【０００６】
本開示はまた、全周チャンネル型半導体装置を製造する方法に関する。この方法は、多重接続全周チャンネル型（ＣＡＡ）半導体装置の製造のために使用され得る。
【課題を解決するための手段】
【０００７】
本開示の全周チャンネル型半導体装置は、複数のゲート構造および多重接続チャンネル層を含む。ゲート構造は同じ延伸方向を有し、ゲート構造のそれぞれは、対向する第１の端および第２の端を有する。ゲート構造はすべて多重接続チャンネル層に囲まれており、多重接続チャンネル層の面方向は、上記の延伸方向に垂直であるため、ゲート構造のチャンネルは互いに（電気的に）接続される。
【０００８】
本開示の半導体装置の製造方法は、複数のゲート構造を形成することと、基板上に多重接続チャンネル層を形成することと、を含む。ゲート構造は同じ延伸方向を有し、ゲート構造のそれぞれは、対向する第１の端および第２の端を有する。ゲート構造はすべて、形成された多重接続チャンネル層に囲まれており、多重接続チャンネル層の面方向は、ゲート構造の延伸方向に垂直であるため、ゲート構造のチャンネルは、互いに接続される。
【発明の効果】
【０００９】
上記に基づいて、全周チャンネル型半導体装置の設計により、装置の単位面積当たりの出力電流は、同じサブスレッショルドスイングの下で大幅に増加され得る。したがって、この装置は、様々な半導体装置に適用され、装置の密度をさらに高めることが期待される。
【００１０】
上記をより理解しやすくするために、図面を伴ういくつかの実施形態が以下に詳細に説明される。
【００１１】
添付の図面は、本開示のさらなる理解を提供するために含まれており、本明細書に組み込まれ、その一部を構成する。図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施形態に係る全周チャンネル型（ＣＡＡ）半導体装置の斜視図である。
【図２】本開示の第２の実施形態に係る金属絶縁体半導体コンデンサ（ＭＩＳＣ）の斜視図である。
【図３】本開示の第３の実施形態に係る電界効果トランジスタ（ＦＥＴ）の斜視図である。
【図４】本開示の第４の実施形態に係る金属絶縁体半導体ＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ：ＭＩＳＦＥＴ）の斜視図である。
【図５】本開示の第５の実施形態に係るトンネルＦＥＴ（Ｔｕｎｎｅｌ ＦＥＴ：ＴＦＥＴ）の斜視図である。
【図６】本開示の第６の実施形態に係る全周ゲートチャンネル型（ＧＣＡＡ）ＦＥＴの斜視図である。
【図７】本開示の第７の実施形態に係るＦＥＴの上面図である。
【図８Ａ−８Ｂ】本開示の第８の実施形態に係る２つのＣＡＡ半導体装置の上面図である。
【図８Ｃ】図８Ａの電位−電界図である。
【図９】本開示の第９の実施形態に係るＣＡＡ半導体装置の上面図である。
【図１０Ａ−１０Ｂ】本開示の第１０の実施形態に係る２つのＦＥＴの上面図である。
【図１１Ａ−１１Ｅ】本開示の第１１の実施形態に係るＣＡＡ半導体装置の製造フローの断面図である。
【図１２Ａ−１２Ｅ】本開示の第１２の実施形態に係るＣＡＡ半導体装置の製造フローの断面図である。
【図１３Ａ】本開示の一実施形態に係る回路構造の概略図である。
【図１３Ｂ】回路構造１３００の等価回路図である。
【図１４】本開示の別の実施形態に係る回路構造の概略図である。
【図１５Ａ】本開示の別の実施形態に係る回路構造の上面図である。
【図１５Ｂ】回路構造１５００の等価回路図である。
【図１６Ａ】本開示の別の実施形態に係る回路構造の上面図である。
【図１６Ｂ−１６Ｃ】それぞれ回路構造１６００の異なる実装の等価回路図である。
【図１７Ａ】本開示の別の実施形態に係る回路構造の上面図である。
【図１７Ｂ−１７Ｃ】それぞれ回路構造１７００の異なる実装の等価回路図である。
【図１８Ａ−１８Ｃ】本開示の一実施形態に係る回路構造の複数の実装の概略図である。
【図１９Ａ−１９Ｃ】本開示の一実施形態に係る回路構造の複数の実装の概略図である。
【図２０】本開示の回路構造の実装の概略図である。
【図２１Ａ】本開示の回路構造の実装の上面図である。
【図２１Ｂ】回路構造２１００の等価回路図である。
【図２２】本開示の回路構造の実装の上面図である。
【図２３】本開示の回路構造の実装の回路図である。
【図２４】本開示の回路構造の実装の三次元構造図である。
【図２５】本開示の回路構造の実装の三次元構造図である。
【図２６】本開示の回路構造の実装の回路図である。
【発明を実施するための形態】
【００１３】
以下は、実施形態を列挙し、添付の図面を参照することにより詳細な説明を行うが、提供される実施形態は、本開示により包含される範囲を限定することを意図するものではない。また、図面は説明の目的のみのために描かれており、元のサイズに従って描かれている訳ではない。理解を容易にするために、以下の説明の同じ要素は、同じ記号を使用して説明される。本明細書で使用される「含む」、「備える」、「有する」などの用語は、すべてを含む用語、すなわち「含むがそれに限定されない」ことを意味する。さらに、本明細書で言及される「上」および「下」などの方向的用語は、添付の図面の方向を指す。したがって、方向的用語は、本開示を限定するのではなく、例示のためにのみ使用される。
【００１４】
図１は、本開示の第１の実施形態に係る全周チャンネル型（ＣＡＡ）半導体装置の斜視図である。
【００１５】
図１を参照すると、第１の実施形態の全周チャンネル型半導体装置１００は、複数のゲート構造１０２と、多重接続チャンネル層１０４とを含む。ゲート構造１０２は、延伸方向ｄ１を有し、ゲート構造１０２のそれぞれは、互いに対向する第１の端１０２ａおよび第２の端１０２ｂを有する。多重接続チャンネル層１０４は、ゲート構造１０２を完全に囲み、多重接続チャンネル層１０４の面方向ｄ２は延伸方向ｄ１に垂直であるため、ゲート構造１０２のチャンネル１０６はすべて（電気的に）接続される。本開示の「多重接続」という用語は、単一の全周チャンネル型半導体装置１００のチャンネル１０６に、ループが三次元形状の点へ縮小できない任意の仮想閉路（曲線）が存在する可能性があることを指す。電気的特性を考慮すると、いわゆる「多重接続チャンネル」は、２つ以上の端子を接続する電気伝導チャンネルとしても表現され得る。一実施形態では、２つの隣接するゲート構造１０２間の間隔ｓ１は、たとえば、ゲート構造１０２のそれぞれの第１の端１０２ａと第２の端１０２ｂとの間の距離よりも小さく、間隔ｓ１は、延伸方向ｄ１に垂直な２つの隣接するゲート構造１０２間の距離である。図１のゲート構造１０２の断面は、円形または楕円形であるが、本開示はこれに限定されず、ゲート構造１０２の断面は、長方形、十字形、多角形または不規則な形状であってもよく、断面は、延伸方向ｄ１に対して垂直である。
【００１６】
図２は、本開示の第２の実施形態に係る金属絶縁体半導体コンデンサ（ＭＩＳＣ）の斜視図であり、同じまたは同様の構成要素を示すために、第１の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第１の実施形態を参照し、繰り返されない。
【００１７】
図２を参照すると、第２の実施形態の半導体装置はＭＩＳＣ２００であり、ゲート構造１０２および多重接続チャンネル層１０４に加えて、ゲート構造１０２のそれぞれと多重接続チャンネル層１０４との間にさらに誘電体層２０２が構成され、誘電体層２０２の材料は、たとえば、コンデンサに適した酸化物または他の誘電体材料である。
【００１８】
図３は、本開示の第３の実施形態に係る電界効果トランジスタ（ＦＥＴ）の斜視図であり、同じまたは同様の構成要素を表すために、第１の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第１の実施形態を参照し、繰り返されない。
【００１９】
図３を参照すると、第３の実施形態の半導体装置はＦＥＴ３００であり、ゲート構造１０２および多重接続チャンネル層１０４に加えて、ＦＥＴ３００はさらに、ソース領域３０２、ドレイン領域３０４、および複数の絶縁スペーサ３０６ａ、３０６ｂを含む。ソース領域３０２のそれぞれは、ゲート構造１０２のそれぞれの第１の端１０２ａを囲み、ドレイン領域３０４のそれぞれは、ゲート構造１０２のそれぞれの第２の端１０２ｂを囲む。絶縁スペーサ３０６ａは、ソース領域３０２とゲート構造１０２との間に配置され、絶縁スペーサ３０６ｂは、ドレイン領域３０４とゲート構造１０２との間に配置される。絶縁スペーサ３０６ａ、３０６ｂの効果は、ゲート構造１０２とソース領域３０２との間、およびゲート構造１０２とドレイン領域３０４との間の短絡を防ぐことであり、その結果、絶縁スペーサ３０６ａ、３０６ｂは、たとえば、酸化物または他の絶縁材料のような絶縁材料で製造される。ＦＥＴ３００のチャンネルキャリアは、ゲート構造１０２によって制限されないため、３Ｄ空間における追加の自由度により形成される（ドレイン領域３０４からソース領域３０２への）多数の電流経路が存在する。多数の電流経路は、延伸方向ｄ１に沿った経路、延伸方向ｄ１に垂直な経路、および最初に延伸方向ｄ１に沿って、次に延伸方向ｄ１に垂直に変更された経路を含む。任意の２つの隣接するゲート構造１０２間の間隔ｓ２は、ソース領域３０２とドレイン領域３０４と間の距離ｓ３の２倍以内に設定され得、間隔ｓ２は、延伸方向ｄ１に垂直な２つの隣接するゲート構造１０２間の距離である。ゲート構造１０２の間隔ｓ２が上記範囲内にある場合、多重接続チャンネル層１０４に多重接続チャンネルを生成することがより有利である。
【００２０】
図３を参照すると、ＦＥＴ３００の多重接続チャンネル層１０４の任意の点の電位は、ゲート構造１０２の個々の電位の重ね合わせ（スカラ和）である。ｉ番目のゲート構造１０２の個々の電位がＱｉ／Ｒｉである場合、多重接続チャンネルの合計電位は、以下の通りである。
【数１】
0006965377.tif 000002
多重接続チャンネルにおける特定の点で、そのような点とＰ番目のゲート構造１０２との間の距離はＲｐであり、そのようなゲート構造１０２の電位はＱｐ／Ｒｐである。次の式が満たされる場合、ＦＥＴ３００のゲート制御能力は、単一の全周チャンネル型（ＣＡＡ）ＦＥＴのゲート制御能力よりも優れていると推定される。
【数２】
0006965377.tif 000003
【００２１】
特に、上記の式の２辺が等しい場合、それはダブルゲートの電位の和に等しい。すなわち、ゲートの電位分布のみを考慮し、キャリアのシールド効果を無視すると、本開示の多重接続チャンネルを備えたＦＥＴ３００は、（たとえば、ＳＯＩ  ＭＯＳＦＥＴがフロントゲートとバックゲートを含む構造である）２つのゲートのＦＥＴよりも優れている。さらに、ゲートサイズが小さくなる（Ｒも小さくなる）と、１／Ｒが急激に増加するため、本開示は、より多くのゲート構造と連携して、より小さなゲートサイズを通じて、より大きな合計電位を達成し得る。
【００２２】
一実施形態では、ゲート構造１０２および多重接続チャンネル層１０４がＰ−Ｎ接合を形成する場合、ＦＥＴ３００は接合電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）であり得る。
【００２３】
一実施形態では、ゲート構造１０２および多重接続チャンネル層１０４が金属半導体接点を形成する場合、ＦＥＴ３００は金属半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）であり得る。
【００２４】
一実施形態では、ゲート構造１０２と多重接続チャンネル層１０４との間にヘテロ構造（図示せず）がある場合、ＦＥＴ３００は、ヘテロ構造分離ゲートＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｉｓｏｌａｔｅｄ Ｇａｔｅ ＦＥＴ：ＨＩＧＦＥＴ）であり、ヘテロ構造は、ドープされていないヘテロ構造である。あるいは、ＦＥＴ３００は、変調ドープＦＥＴ（Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ ＦＥＴ：ＭＯＤＦＥＴ）であり得、ヘテロ構造は、変調ドープヘテロ構造である。
【００２５】
ゲート構造１０２が異なる装置に属する場合、異なる装置のゲート構造は、電流または電位によってブロックされ得る。あるいは、シャロートレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）構造またはディープトレンチ分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＤＴＩ）構造などの一般的な装置分離構造が、異なる装置間に直接配置される。
【００２６】
図４は、本開示の第４の実施形態に係る金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）の斜視図であり、同じまたは同様の構成要素を表すために、第３の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第３の実施形態を参照し、繰り返されない。
【００２７】
図４を参照すると、第４の実施形態の半導体装置は、ＭＩＳＦＥＴ４００であり、ゲート構造１０２、多重接続チャンネル層１０４、ソース領域３０２、ドレイン領域３０４、および絶縁スペーサ３０６ａ、３０６ｂに加えて、ＭＩＳＦＥＴ４００はさらに、ゲート構造１０２のそれぞれと、多重接続チャンネル層１０４との間に配置されたゲート絶縁層４０２を含み、ゲート絶縁層４０２の材料は、たとえば酸化シリコンである。図４では、絶縁スペーサ３０６ａ、３０６ｂの厚さは、ゲート絶縁層４０２の厚さよりも大きいが、本開示はそれに限定されない。絶縁スペーサ３０６ａ、３０６ｂの厚さは、ゲート絶縁層４０２の厚さに等しくてもよい。また、絶縁スペーサ３０６ａ、３０６ｂ、およびゲート絶縁層４０２の材料および厚さが同じである場合、絶縁スペーサ３０６ａ、３０６ｂ、およびゲート絶縁層４０２を同時に製造できるように処理が簡素化され得る。
【００２８】
図５は、本開示の第５の実施形態に係るトンネルＦＥＴ（ＴＦＥＴ）の斜視図であり、同じまたは同様の構成要素を表すために、第４の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第４の実施形態を参照し、繰り返されない。
【００２９】
図５を参照すると、第５の実施形態の半導体装置は、ＴＦＥＴ５００であり、ゲート構造１０２、多重接続チャンネル層１０４、ソース領域５０２、ドレイン領域５０４、絶縁スペーサ３０６ａ、３０６ｂ、およびゲート絶縁層４０２に加えて、ＭＩＳＦＥＴ５００は、ソース領域５０２に配置されゲート構造のそれぞれを囲むポケットドープ領域５０６をさらに含む。この実施形態では、ソース領域５０２およびドレイン領域５０４は異なる導電型を有し、ポケットドープ領域５０６およびソース領域５０２は異なる導電型を有する。すなわち、ポケットドープ領域５０６とドレイン領域５０４は同じ導電型を有する。たとえば、ソース領域５０２はＮ＋領域であり、ドレイン領域５０４はＰ＋領域であり、ポケットドープ領域５０６はＰ＋領域である。Ｐ＋型ポケットドープ領域５０６およびＮ＋型ソース領域５０２は、バンド間トンネル電流（Ｂａｎｄ−ｔｏ−Ｂａｎｄ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ：ＢＴＢＴ電流）を引き起こすために、近くに高電界を生成し得る。
【００３０】
図６は、本開示の第６の実施形態に係る全周ゲートチャンネル型（ＧＣＡＡ）ＦＥＴの斜視図であり、同じまたは同様の構成要素を表すために、第３の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第３の実施形態を参照し、繰り返されない。
【００３１】
図６を参照すると、第６の実施形態の半導体装置はＧＣＡＡ  ＦＥＴ６００であり、多重接続チャンネル層１０４、ソース領域３０２、ドレイン領域３０４、および絶縁スペーサ３０６ａ、３０６ｂに加えて、ゲート構造６０２のそれぞれは中空構造であり、内部閉チャンネル構造６０４が、ゲート構造６０２のそれぞれの中空領域に形成される。したがって、第６の実施形態の半導体装置は、内部閉チャンネルと外部多重接続チャンネルとを同時に有する。
【００３２】
図７は、本開示の第７の実施形態に係るＦＥＴの上面図であり、同じまたは同様の構成要素を表すために、第３の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第３の実施形態を参照し、繰り返されない。
【００３３】
図７では、ドレイン領域３０４の断面の面積は、多重接続チャンネル層１０４の平面の面積よりも小さく、ここで、上記の断面は、延伸方向（図３のｄ１）に垂直である。ドレイン領域３０４の断面はより小さいため、多重接続チャンネル層１０４内のチャンネルは、漏れ経路を抑制するように制御される。また、図７の点線で囲まれた領域は、金属絶縁体半導体絶縁体金属（Ｍｅａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：ＭＩＳＩＭ）ダイオード構造を形成し得る。
【００３４】
図８Ａおよび図８Ｂは、本開示の第８の実施形態に係る２つのＣＡＡ半導体装置の上面図であり、同じまたは同様の構成要素を表すために、第１の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第１の実施形態を参照し、繰り返されない。本開示において、面方向におけるゲート構造１０２の配置は、ペア配置、規則的配置、または不規則配置であり得る。たとえば、第１の実施形態のゲート構造１０２の面方向の配置は正方形配置であり、第８の実施形態では、ゲート構造１０２の面方向の配置は三角形配置（図８Ａに示される）または六角形配置（図８Ｂに示される）であるが、本開示は、たとえば五角形配置など、他の選択肢も有する。図８Ｃのシミュレートされた電位電場図によれば、同じ電位の電界線は電位線に垂直であり、電界の強度がチャンネルを形成するのに十分な場合、多数の同一電位ゲートの等電位線も、多重接続チャンネルの意味を具体化し、多重接続チャンネルの効果を達成することが理解できる。したがって、上記の配置は、他の実施形態にも適合される。
【００３５】
図９は、本開示の第９の実施形態に係るＣＡＡ半導体装置の上面図であり、同じまたは同様の構成要素を表すために、第２の実施形態と同じ参照番号が使用され、同じ構成要素の説明は、第２の実施形態を参照し、繰り返されない。
【００３６】
第９の実施形態では、第２の実施形態の半導体装置が、少なくとも１つの全周ゲート型（ＧＡＡ）素子９００をさらに含み、たとえば、図９の半導体装置は、１つのクロス型ＭＩＳＣ２００と４つのＧＡＡ素子９００とで構成され、ＧＡＡ素子９００の延伸方向は、ゲート構造１０２の延伸方向と同じである。ＧＡＡ素子９００は、基本的に、閉チャンネル９０２、外部ゲート９０４、およびそれらの間の誘電体層９０６を含む。しかしながら、本開示はこれに限定されず、ＭＩＳＣ２００は、他の実施形態の半導体装置に変更されてもよく、ＧＡＡ素子９００および半導体装置の数、断面形状などがすべて、実際の要件に応じて変更され得る。
【００３７】
図１０Ａおよび図１０Ｂは、本開示の第１０の実施形態に係る２つのＦＥＴの上面図であり、同じまたは同様の構成要素を表すために、第３の実施形態と同じ参照番号が使用され、ドレイン領域およびソース領域の図示は省略され、同じ構成要素の説明は、第３の実施形態を参照し、繰り返されない。
【００３８】
図１０Ａおよび図１０Ｂでは、ゲート構造１０００ａ、１０００ｂの一部は、多重接続チャンネル層１０４から面方向に沿って延びているため、多重接続チャンネルを生成できる範囲は、ゲート構造１０００ａ、１０００ｂの範囲よりも小さく、多重接続チャンネル層１０４のチャンネルはすべて、漏れ経路を抑制するように制御される。さらに、多重接続チャンネル層１０４の外側の他の構造は図示されていないが、多重接続チャンネル層１０４は装置分離構造（図示せず）に囲まれ、他の周囲装置から電気的に分離され得ることに留意されたい。
【００３９】
図１１Ａから図１１Ｅは、本開示の第１１の実施形態に係るＣＡＡ半導体装置の製造フローの断面図である。
【００４０】
図１１Ａを参照すると、多重接続チャンネル層１１０２が最初に基板１１００上に形成され、多重接続チャンネル層１１０２を形成する方法は、たとえば、基板１１００上にエピタキシャル処理を実行することである。さらに、後続のエッチング処理を容易にするために、マスク層１１０４が最初に多重接続チャンネル層１１０２上に形成され、マスク層１１０４は単層または多層構造であり得る。
【００４１】
次に、図１１Ｂを参照すると、複数のゲート孔１１０６が、多重接続チャンネル層１１０２に形成され、ゲート孔１１０６は、その後に形成されるゲート構造が同じ延伸方向を有するように同じ延伸方向を有する。ゲート孔１１０６が形成された後、ゲート孔１１０６内の基板１１００内にソース領域１１０８を形成するために、装置設計に従ってドーピング処理１１０７が実行され得る。
【００４２】
次に、図１１Ｃを参照すると、導電性材料１１１０がゲート孔１１０６に充填され、導電性材料１１１０が平坦化されてゲート孔１１０６の外側の導電性材料が除去される。さらに、異なる半導体装置を形成するために、他のフィルム層１１１２（たとえば、誘電体層、絶縁スペーサ、またはヘテロ構造）が最初にゲート孔１１０６の内面に共形的に形成され、その後、導電性材料１１１０の堆積および平坦化が実行される。
【００４３】
次に、図１１Ｄを参照すると、マスク層１１０４が除去された後、再結晶化または選択的エピタキシを実施して、ゲート構造１１１４を形成することができる。多重接続チャンネル層１１０２は、ゲート構造１１１４を完全に囲み、多重接続チャンネル層１１０２の面方向は、ゲート構造１１１４のチャンネルが（電気的に）接続されるように、ゲート構造１１１４の延伸方向に垂直である。ドーピング処理１１０７は、ゲート構造１１１４が形成された後に装置設計に従って実行され、多重接続チャンネル層１１０２の表面にドレイン領域１１１６を形成することができる。
【００４４】
最後に、図１１Ｅを参照すると、異なるゲート構造１１１４のドレイン領域１１１６を分離するために、ドレイン領域１１１６の間に分離構造１１１８を形成することができる。分離構造１１１８は、たとえば、シャロートレンチ分離構造または他の分離構造である。
【００４５】
図１２Ａから図１２Ｅは、本開示の第１２の実施形態に係るＣＡＡ半導体装置の製造フローの断面図である。
【００４６】
図１２Ａを参照すると、まず、導電性材料１２０２が最初に基板１２００上に形成され、導電性材料１２０２を形成する方法は、たとえば、基板１２００上にエピタキシャル処理を実行することである。さらに、後続のエッチング処理を容易にするために、マスク層１２０４が最初に導電性材料１２０２上に形成され、マスク層１２０４は、単層または多層構造であり得る。
【００４７】
次に、図１２Ｂを参照すると、接続トレンチ１２０６が導電性材料１２０２に形成される。図１２Ｂは断面図であり、接続トレンチ１２０６は複数の分離された領域であるが、実際には、接続トレンチ１２０６は、図１の多重接続チャンネル層１０４と同じ位置を有し、分離された領域は、全体として接続される。接続トレンチ１２０６内の基板１２００内にソース領域１２０８を形成するために、接続トレンチ１２０６が形成された後、装置設計に従ってドーピング処理１２０７が実行され得る。
【００４８】
次に、図１２Ｃを参照すると、接続トレンチ１２０６内にチャンネル材料１２１０が形成される。一実施形態では、チャンネル材料１２１０が形成される前に、他のフィルム層１２１２（たとえば、誘電体層、絶縁スペーサ、またはヘテロ構造）が、接続トレンチ１２０６に最初に共形的に堆積され得る。チャンネル材料１２１０は、たとえば、シリコン、ガリウム砒素、窒化ガリウム、シリコンゲルマニウム、リン化インジウムなどのエピタキシャル層である。導電性材料１２０２は、たとえば、ポリシリコン、アルミニウム、窒化チタン、チタンアルミニウム合金、金、タングステンなどの金属である。
【００４９】
次に、図１２Ｄを参照すると、図１２Ｃのチャンネル材料１２１０は、接続トレンチ１２０６の外側のチャンネル材料を除去するために平坦化され、接続トレンチ１２０６内に多重接続チャンネル層１２１０ａを形成する。さらに、ドーピング処理１２０７は、多重接続チャンネル層１２１０ａの表面上にドレイン領域１２１４を形成するために、チャンネル材料が平坦化された後、装置設計に従って実行され得る。
【００５０】
最後に、図１２Ｅを参照すると、導電性材料１２０２が金属化されてゲート構造１２１６が形成される。
【００５１】
図１３Ａを参照すると、図１３Ａは、本開示の実施形態に係る回路構造の概略図である。回路構造１３００は、ゲート構造Ｇ１、Ｇ２および多重接続チャンネル層１３０１を含む。ゲート構造Ｇ１、Ｇ２は、同じ延伸方向ＤＩＲ１を有し、ゲート構造Ｇ１、Ｇ２はそれぞれ第１の端および第２の端を有する。ゲート構造Ｇ１、Ｇ２は、多重接続チャンネル層１３０１に配置され、ゲート構造Ｇ１、Ｇ２は、多重接続チャンネル層１３０１によって完全に囲まれている。ゲート構造Ｇ１の第１の端にドレイン領域Ｄ１が形成され、ゲート構造Ｇ１の第２の端にソース領域Ｓ１が形成される。ドレイン領域Ｄ１、ソース領域Ｓ１、およびゲート構造Ｇ１はそれぞれ、間に絶縁スペーサＩ１、Ｉ２を有する。絶縁スペーサＩ１、Ｉ２は、ドレイン領域Ｄ１とゲート構造Ｇ１との間、およびソース領域Ｓ１とゲート構造Ｇ１との間の短絡を防止するために使用される。さらに、ゲート構造Ｇ２の第１の端にドレイン領域Ｄ２が形成され、ゲート構造Ｇ２の第２の端にソース領域Ｓ２が形成される。ドレイン領域Ｄ２、ソース領域Ｓ２、およびゲート構造Ｇ２はそれぞれ、間に絶縁スペーサＩ３、Ｉ４を有する。絶縁スペーサＩ３、Ｉ４は、ドレイン領域Ｄ２とゲート構造Ｇ２との間、およびソース領域Ｓ２とゲート構造Ｇ２との間の短絡を防止するために使用される。
【００５２】
実施形態において、ゲート構造Ｇ１および多重接続チャンネル層１３０１は、ドレイン領域Ｄ１およびソース領域Ｓ１と協働して第１のトランジスタを形成し得る。ゲート構造Ｇ２および多重接続チャンネル層１３０１は、ドレイン領域Ｄ２およびソース領域Ｓ２と協働して第２のトランジスタを形成し得る。第１のトランジスタのチャンネルは、多重接続チャンネル層１３０１に形成され得、第２のトランジスタのチャンネルも、多重接続チャンネル層１３０１に形成され得る。このようにして、第１のトランジスタと第２のトランジスタのチャンネルが、互いに電気的に接続され得る。
【００５３】
図１３Ａおよび図１３Ｂを同時に参照すると、図１３Ｂは、回路構造１３００の等価回路図である。図１３Ｂでは、ゲート構造Ｇ１および多重接続チャンネル層１３０１により共に形成される第１のトランジスタＴ１は、それぞれゲート端ＧＥ１、ソース端ＳＥ１、ドレイン端ＤＥ１、およびチャンネル端ＣＥ１である４つの端を有し得る。ゲート構造Ｇ２および多重接続チャンネル層１３０１によって共に形成される第２のトランジスタＴ２も、それぞれゲート端ＧＥ２、ソース端ＳＥ２、ドレイン端ＤＥ２、およびチャンネル端ＣＥ２である４つの端を有し得る。図１３Ａに示す回路構造１３００によって、トランジスタＴ１、Ｔ２は、トランジスタＴ１、Ｔ２によって共有される多重接続チャンネル層１３０１を通るチャンネル端ＣＥ１、ＣＥ２によってチャンネル内電気接続構造を形成し得る。このようにして、トランジスタＴ１、Ｔ２は、互いに直列または並列に接続された構造を形成し得る。さらに、チャンネル端ＣＥ１、ＣＥ２の相互接続により、トランジスタＴ１、Ｔ２のチャンネルの電荷は、比較的低い伝送抵抗の条件下で伝送され、トランジスタＴ１、Ｔ２の間の信号伝送効率を効果的に改善することができる。
【００５４】
一方、回路構造１３００では、トランジスタＴ１のドレイン端ＤＥ１と、トランジスタＴ１のチャンネル端ＣＥ１とを短絡し、および、トランジスタＴ２のドレイン端ＤＥ２と、トランジスタＴ２のチャンネル端ＣＥ２とを短絡することにより、トランジスタＴ１のチャンネル端ＣＥ１およびドレイン端ＤＥ１、ならびにトランジスタＴ２のチャンネル端ＣＥ２およびドレイン端ＤＥ２は、すべて電荷を排出するための端であり得る。さらに、本開示の実施形態では、外部接続ワイヤＥＷ１を使用することにより、ドレイン端ＤＥ１とドレイン端ＤＥ２とが電気的に接続され、トランジスタＴ１、Ｔ２の間の信号伝送効率がさらに改善される。
【００５５】
実施形態において、トランジスタＴ１、Ｔ２は、Ｐ型トランジスタであり得る。トランジスタＴ１、Ｔ２の導電型は、多重接続チャンネル層１３０１の導電型（多重接続チャンネル層１３０１の導電型と同じ）に応じて決定され得る。トランジスタＴ１、Ｔ２は多重接続チャンネル層１３０１を共有するので、トランジスタＴ１、Ｔ２の導電型は同じである。本開示の他の実施形態では、トランジスタＴ１、Ｔ２はＮ型トランジスタであり得る。
【００５６】
上記の実施形態の実装を通じて、本開示の実施形態の回路構造１３００は、チャンネル内論理構造を実現し得る。
【００５７】
図１４を参照すると、図１４は、本開示の別の実施形態に係る回路構造の概略図である。回路構造１４００は、ゲート構造Ｇ１、Ｇ２、多重接続チャンネル層１４０１、１４０２、およびワイヤ層１４１０を含む。多重接続チャンネル層１４０１、１４０２は、それぞれ異なる（相補的）導電タイプを有し、それぞれゲート構造Ｇ１、Ｇ２を取り囲む。ゲート構造Ｇ１、Ｇ２は、同じ延伸方向を有する。ソース領域Ｓ１およびドレイン領域Ｄ１は、ゲート構造Ｇ１の第１の端および第２の端にそれぞれ構成され、ソース領域Ｓ２およびドレイン領域Ｄ２は、ゲート構造Ｇ２の第１の端および第２の端にそれぞれ構成される。また、実施形態では、ワイヤ層１４１０は、ドレイン領域Ｄ１およびドレイン領域Ｄ２を囲み、ドレイン領域Ｄ１およびドレイン領域Ｄ２に電気的に接続するように構成される。
【００５８】
実施形態において、ゲート構造Ｇ１および多重接続チャンネル層１４０１は第１のトランジスタを形成し得、ゲート構造Ｇ２および多重接続チャンネル層１４０２は第２のトランジスタを形成し得る。また、ワイヤ層１４１０を用いてドレイン領域Ｄ１およびドレイン領域Ｄ２を電気的に接続することにより、第１のトランジスタおよび第２のトランジスタを、直列接続または並列接続し得る。また、ワイヤ層１４１０を用いてドレイン領域Ｄ１およびドレイン領域Ｄ２を電気的に接続することにより、第１のトランジスタおよび第２のトランジスタのチャンネルが、擬似接続状態を形成し得、チャンネル内論理構造を形成し得ることに留意されたい。
【００５９】
図１５Ａを参照すると、図１５Ａは、本開示の別の実施形態に係る回路構造の上面図である。回路構造１５００は、複数のゲート構造Ｇ１〜Ｇ４および多重接続チャンネル層１５１０を含む。ゲート構造Ｇ１〜Ｇ４は、同じ多重接続チャンネル層１５１０に配置され、多重接続チャンネル層１５１０は、ゲート構造Ｇ１〜Ｇ４を取り囲んでいる。ゲート構造Ｇ１〜Ｇ４および多重接続チャンネル層１５１０は、互いに直列に接続された複数のトランジスタを形成する。ゲート構造Ｇ１上のソース領域は、ソース入力信号ＳＩＮを受信するように構成され、ゲート構造Ｇ４上のチャンネルおよびドレイン領域は、それぞれチャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴを生成し得る。図１５Ｂの回路構造１５００の等価回路図を参照すると、ゲート構造Ｇ１〜Ｇ４および多重接続チャンネル層１５１０は、それぞれトランジスタＴ１〜Ｔ４を形成する。多重接続チャンネル層１５１０を共有することにより、トランジスタＴ１〜Ｔ４は順次直列接続構成を有し得、トランジスタＴ１〜Ｔ４はそれぞれ、ゲート構造Ｇ１〜Ｇ４に対応するゲート端ＧＥ１〜ＧＥ４を有し、ゲート端ＧＥ１〜ＧＥ４は、同じまたは異なる制御信号を受信するために使用され得る。
【００６０】
一方、トランジスタＴ１のソース端ＳＥ１は、ソース入力信号ＳＩＮを受信し得、トランジスタＴ４のチャンネル端ＣＥ４およびドレイン端ＤＥ４は、出力信号ＯＵＴを生成し得る。出力信号ＯＵＴは、チャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴのいずれか、またはチャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴの組合せであり得る。
【００６１】
実施形態では、回路構造１５００は、パストランジスタ論理（Ｐａｓｓ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：ＰＴＬ）であり得、チャンネル内電荷転送による信号伝送を実現する。トランジスタＴ１〜Ｔ４のチャンネル内接続構造により、ＰＴＬの伝送抵抗が低減され、信号伝送の効率が改善され、内部抵抗に起因するＩＲ降下歪みが低減される。
【００６２】
図１６Ａを参照すると、図１６Ａは、本開示の別の実施形態に係る回路構造の上面図である。回路構造１６００は、ゲート構造Ｇ１、ＧＡ２、および多重接続チャンネル層１６１０を含む。多重接続チャンネル層１６１０はゲート構造Ｇ１、ＧＡ２を完全に囲み、ゲート構造ＧＡ２は閉領域を有し、絶縁層ＩＡ２および分離チャンネル層ＣＡ２は閉領域に構成され、絶縁層ＩＡ２は、ゲート構造ＧＡ２と分離チャンネル層ＣＡ２との間に配置され、ゲート構造ＧＡ２と分離チャンネル層ＣＡ２とが直接短絡するのを防ぐ。実施形態では、ゲート構造Ｇ１および多重接続チャンネル層１６１０は、第１のトランジスタを形成し、ゲート構造ＧＡ２、絶縁層ＩＡ２、および分離チャンネル層ＣＡ２は、第２のトランジスタを形成することができる。
【００６３】
ゲート構造ＧＡ２は、多重接続チャンネル層１６１０に直接配置され、多重接続チャンネル層１６１０によって完全に囲まれているため、第１のトランジスタのチャンネルは、第２のトランジスタのゲート端に直接かつ電気的に接続され得る。図１６Ｂおよび図１６Ｃを参照すると、図１６Ｂおよび図１６Ｃはそれぞれ、回路構造１６００の異なる実装の等価回路図である。図１６Ｂでは、ゲート構造Ｇ１および多重接続チャンネル層１６１０は、第１のトランジスタＴ１を形成し、ゲート構造ＧＡ２および多重接続チャンネル層１６１０は、第２のトランジスタＴ２を形成する。ゲート構造ＧＡ２と多重接続チャンネル層１６１０との間の相互接触に基づいて、第１のトランジスタＴ１のチャンネル端ＣＥ１は、第２のトランジスタＴ２のゲート端ＧＡＥ１に直接かつ電気的に接続され得る。このようにして、第１のトランジスタＴ１のチャンネル端ＣＥ１と、第２のトランジスタＴ２のゲート端ＧＡＥ１との間の伝送抵抗を低減して、信号伝送効率を改善することができる。
【００６４】
図１６Ａの実施形態では、多重接続チャンネル層１６１０および分離チャンネル層ＣＡ２の導電型は同じ、たとえばＮ型であり得る。このようにして、図１６Ａの第１のトランジスタＴ１および第２のトランジスタＴ２は、Ｎ型トランジスタであり得る。比較すると、図１６Ｃに示されるように、多重接続チャンネル層１６１０および分離チャンネル層ＣＡ２の導電型は、Ｐ型であってもよく、ゲート構造Ｇ１および多重接続チャンネル層１６１０により形成される第１のトランジスタＴ３と、ゲート構造ＧＡ２および多重接続チャンネル層１６１０により形成される第２のトランジスタＴ４も、Ｐ型トランジスタであってもよい。
【００６５】
また、図１６Ｃにおいて、ゲート構造ＧＡ２と多重接続チャンネル層１６１０との間の相互接触により、第１のトランジスタＴ３のチャンネル端ＣＥ３は、第２のトランジスタＴ４のゲート端ＧＡＥ４に直接かつ電気的に接続され得る。このようにして、第１のトランジスタＴ３のチャンネル端ＣＥ３と、第２のトランジスタＴ４のゲート端ＧＡＥ４との間の伝送抵抗を低減して、信号伝送効率を改善することができる。
【００６６】
図１７Ａを参照すると、図１７Ａは、本開示の別の実施形態に係る回路構造の上面図である。回路構造１７００は、ゲート構造Ｇ１、ＧＡ３、および多重接続チャンネル層１７１０を含む。多重接続チャンネル層１７１０は、ゲート構造Ｇ１、ＧＡ３を完全に囲み、ゲート構造ＧＡ３は閉領域を有し、絶縁層ＩＡ３および分離チャンネル層ＣＡ３は閉領域に構成され、絶縁層ＩＡ３は、ゲート構造ＧＡ３と分離チャンネル層ＣＡ３との間に配置され、ゲート構造ＧＡ３と分離チャンネル層ＣＡ３とが直接短絡するのを防ぐ。実施形態では、ゲート構造Ｇ１および多重接続チャンネル層１７１０は、第１のトランジスタを形成し得、ゲート構造ＧＡ３、絶縁層ＩＡ３、および分離チャンネル層ＣＡ３は、第２のトランジスタを形成し得る。
【００６７】
多重接続チャンネル層１７１０と分離チャンネル層ＣＡ３の導電型は逆であってもよいことに留意されたい。図１７Ａから図１７Ｃを参照すると、図１７Ｂおよび図１７Ｃはそれぞれ、回路構造１７００の異なる実装の等価回路図である。図１７Ｂにおいて、多重接続チャンネル層１７１０および分離チャンネル層ＣＡ３の導電型が、それぞれＮ型およびＰ型である状況を例にとると、多重接続チャンネル層１７１０とゲート構造Ｇ１により形成される第１のトランジスタＴＲ１は、Ｎ型トランジスタであり、ゲート構造ＧＡ３、絶縁層ＩＡ３、および分離チャンネル層ＣＡ３により形成される第２のトランジスタＴＲ２は、Ｐ型トランジスタであり得る。さらに、多重接続チャンネル層１７１０とゲート構造ＧＡ３との間の相互接触により、第１のトランジスタＴＲ１のチャンネル端ＣＥＲ１は、第２のトランジスタＴＲ２のゲート端ＧＡＲＥ１に直接かつ電気的に接続され得る。
【００６８】
一方、図１７Ｃにおいて、多重接続チャンネル層１７１０および分離チャンネル層ＣＡ３の導電型が、それぞれＰ型およびＮ型である状況を例にとると、多重接続チャンネル層１７１０とゲート構造Ｇ１により形成される第１のトランジスタＴＲ３は、Ｐ型トランジスタであり、ゲート構造ＧＡ４、絶縁層ＩＡ４、および分離チャンネル層ＣＡ４により形成される第２のトランジスタＴＲ４は、Ｎ型トランジスタであり得る。さらに、多重接続チャンネル層１７１０とゲート構造ＧＡ４との間の相互接触により、第１のトランジスタＴＲ３のチャンネル端ＣＥＲ３は、第２のトランジスタＴＲ４のゲート端ＧＡＲＥ４に直接かつ電気的に接続され得る。
【００６９】
図１８Ａから図１８Ｃを参照すると、図１８Ａから図１８Ｃは、本開示の実施形態に係る回路構造の複数の実装の概略図である。図１８Ａから図１８Ｃの回路構造は、論理回路を復元している。図１８Ａでは、回路構造１８１０は、第１のトランジスタＴ１および第２のトランジスタＴ２を含む。第１のトランジスタＴ１は、ゲート端ＧＥ１、ソース端ＳＥ１、ドレイン端ＤＥ１、およびチャンネル端ＣＥ１を有する。第２のトランジスタＴ２は、ゲート端ＧＥ２、ソース端ＳＥ２、ドレイン端ＤＥ２、およびチャンネル端ＣＥ２を有する。実施形態では、回路構造１８１０は、インバータ回路であり、第１のトランジスタＴ１は、Ｐ型トランジスタであり得、第２のトランジスタＴ２は、Ｎ型トランジスタであり得る。第１のトランジスタＴ１のソース端ＳＥ１は、動作電圧ＶＤＤを受け取り、第１のトランジスタＴ１のゲート端ＳＥ１は入力信号ＩＮを受け取り、第１のトランジスタＴ１のドレイン端ＤＥ１およびチャンネル端ＣＥ１は、外部ワイヤを構成することにより、ゾーンＺ１において、第２のトランジスタＴ２のドレイン端ＤＥ２およびチャンネル端ＣＥ２に電気的に接続され得る。さらに、第２のトランジスタＴ２のゲート端ＳＥ２は、入力信号ＩＮを受信し、第２のトランジスタＴ２のソース端ＳＥ２は、基準接地電圧ＶＳＳに結合される。さらに、第１のトランジスタＴ１のチャンネル端ＣＥ１と、第２のトランジスタＴ２のチャンネル端ＣＥ２とは、電気的に接続され、チャンネル出力信号ＣＯＵＴを生成する。第１のトランジスタＴ１のドレイン端ＤＥ１と、第２のトランジスタＴ２のドレイン端ＤＥ２とは、電気的に接続され、ドレイン出力信号ＤＯＵＴを生成する。
【００７０】
なお、実施形態において、第１のトランジスタＴ１のドレイン端ＤＥ１とチャンネル端ＣＥ１とが互いに電気的に接続され得、第２のトランジスタＴ２のドレイン端ＤＥ２とチャンネル端ＣＥ２とが互いに電気的に接続され得、チャンネル出力信号ＣＯＵＴをドレイン出力信号ＤＯＵＴと同じにする。
【００７１】
実施形態では、入力信号ＩＮ、チャンネル出力信号ＣＯＵＴ、およびドレイン出力信号ＤＯＵＴは、すべて論理信号であり得、回路構造１８１０は、インバータ論理回路であり、入力信号ＩＮは、チャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴへ反転される。
【００７２】
第１のトランジスタＴ１および第２のトランジスタＴ２の導電型は逆であるため、実施形態は、回路構造１４００によって実現され得る。
【００７３】
図１８Ｂにおいて、回路構造１８２０は、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、および第４のトランジスタＴ４を含む。第１のトランジスタＴ１のソース端ＳＥ１および第２のトランジスタＴ２のソース端ＳＥ２は、動作電圧ＶＤＤを共に受け取り、第１のトランジスタＴ１のゲート端ＧＥ１および第２のトランジスタＴ２のゲート端ＧＥ２は、それぞれ入力信号ＩＮ１、ＩＮ２を受信する。第１のトランジスタＴ１のチャンネル端ＣＥ１および第２のトランジスタＴ２のチャンネル端ＣＥ２は、共にチャンネル出力信号ＣＯＵＴを生成し、第１のトランジスタＴ１のドレイン端ＤＥ１および第２のトランジスタＴ２のドレイン端ＤＥ２は、共にドレイン出力信号ＤＯＵＴを生成する。第１のトランジスタＴ１および第２のトランジスタＴ２は、並列接続状態を示す。
【００７４】
さらに、第３のトランジスタＴ３のチャンネル端ＣＥ３およびドレイン端ＤＥ３は、第１のトランジスタＴ１のチャンネル端ＣＥ１およびドレイン端ＤＥ１にそれぞれ結合され、第３のトランジスタＴ３のゲート端ＧＥ３は、入力信号ＩＮ２を受信する。第４のトランジスタＴ４のチャンネル端ＣＥ４およびドレイン端ＤＥ４の少なくとも一方は、ゾーンＺ２に構成されるワイヤを介して第３のトランジスタＴ３のソース端ＳＥ３に電気的に接続され得る。さらに、第４のトランジスタのソース端ＳＥ４は、基準接地電圧ＶＳＳを受け取り、第４のトランジスタＴ４のゲート端ＧＥ４は入力信号ＩＮ１を受信する。第３のトランジスタＴ３および第４のトランジスタＴ４は直列接続状態を示し、本開示の他の実施形態では、第３のトランジスタＴ３および第４のトランジスタの位置は交換され得る。
【００７５】
回路構造１８２０は、チャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴを生成するために、入力信号ＩＮ１、ＩＮ２に対してＮＡＮＤ論理演算を実行するように構成されたＮＡＮＤゲート論理回路である。
【００７６】
図１８Ｃにおいて、回路構造１８３０は、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、および第４のトランジスタＴ４を含む。第１のトランジスタＴ１および第２のトランジスタＴ２は互いに直列に接続され、第３のトランジスタＴ３および第４のトランジスタＴ４は互いに並列に接続される。第１のトランジスタＴ１のチャンネル端ＣＥ１およびドレイン端ＤＥ１は、ゾーンＺ３に構成されるワイヤを介して第２のトランジスタＴ２のソース端ＳＥ２に電気的に接続され得ることに留意されたい。回路構造１８３０は、ＮＯＲゲート論理回路であり、チャンネル出力信号ＣＯＵＴおよびドレイン出力信号ＤＯＵＴを生成するために、入力信号ＩＮ１、ＩＮ２に対してＮＯＲ論理演算を実行するように構成される。
【００７７】
図１８Ｂおよび図１８Ｃの実施形態では、第１のトランジスタＴ１および第２のトランジスタＴ２は同じ導電型（Ｐ型）のトランジスタであるため、上述した実施形態の回路構造１３００が、実装のために使用され得ることに留意されたい。第１のトランジスタＴ３および第２のトランジスタＴ４は、同じ導電型（Ｎ型）のトランジスタでもあるため、上述した実施形態の回路構造１３００が、実装のために使用され得る。第１のトランジスタＴ１の導電型は第３のトランジスタＴ３の導電型と反対であるため、第１のトランジスタＴ１および第２のトランジスタＴ２を構築するために使用される多重接続チャンネル層は、第３のトランジスタＴ３および第４のトランジスタＴ４を構築するために使用される多重接続チャンネル層とは異なり、回路構造１４００を介して構築され得る。
【００７８】
図１９Ａから図１９Ｃを参照すると、図１９Ａから図１９Ｃは、本開示の実施形態に係る回路構造の複数の実施の概略図である。図１９Ａから図１９Ｃの実施形態の回路構造１９１０、１９２０、および１９３０はそれぞれ、インバータ論理回路、ＮＡＮＤゲート論理回路、およびＮＯＲゲート論理回路である。回路構造１９１０、１９２０、および１９３０では、第１のトランジスタＴ１はダイオードを形成するように構成されており、第１のトランジスタＴ１のゲート端ＧＥ１を（ゾーンＺ１〜Ｚ３のワイヤを介して）チャンネル端ＣＥ１およびそのドレイン端ＤＥ１の少なくとも一方へ結合することによって、第１のトランジスタＴ１はダイオード構成を形成し、プルアップ回路として機能することに留意されたい。
【００７９】
図１９Ｂにおいて、第２のトランジスタＴ２および第３のトランジスタＴ３は互いに直列に結合され、それぞれ入力信号ＩＮ１、ＩＮ２を受信する。このようにして、動作電圧ＶＤＤを受け取る第１のトランジスタＴ１と協働して、回路構造１９２０はＮＡＮＤ論理回路であり得る。
【００８０】
図１９Ｃにおいて、第２のトランジスタＴ２および第３のトランジスタＴ３は互いに並列に結合され、それぞれ入力信号ＩＮ１、ＩＮ２を受信する。このようにして、動作電圧ＶＤＤを受け取る第１のトランジスタＴ１と協働して、回路構造１９３０はＮＯＲ論理回路であり得る。
【００８１】
図２０を参照すると、図２０は、本開示の回路構造の実装の概略図である。回路構造２０００は、第１のトランジスタＴ１から第６のトランジスタＴ６を含む。第１のトランジスタＴ１から第３のトランジスタＴ３は、同じ導電型（Ｐ型）であり、第４のトランジスタＴ４から第６のトランジスタＴ６は同じ導電型（Ｎ型）である。第１のトランジスタＴ１および第４のトランジスタＴ４のソース端は互いに電気的に接続され、第１のトランジスタＴ１および第４のトランジスタＴ４のチャンネル端とドレイン端とは互いに電気的に接続される。第１のトランジスタＴ１および第４のトランジスタＴ４のゲート端は、それぞれ制御信号ＧＳ１および制御信号ＧＳ１Ｂを受信し、制御信号ＧＳ１および制御信号ＧＳ１Ｂは互いに反転した信号である。第２のトランジスタＴ２および第５のトランジスタＴ５のソース端は互いに電気的に接続され、第２のトランジスタＴ２および第５のトランジスタＴ５のチャンネル端とドレイン端とは互いに電気的に接続される。第２のトランジスタＴ２および第５のトランジスタＴ５のゲート端は、それぞれ制御信号ＧＳ２および制御信号ＧＳ２Ｂを受信し、制御信号ＧＳ２および制御信号ＧＳ２Ｂは互いに反転した信号である。また、第３のトランジスタＴ３および第６のトランジスタＴ６のソース端は互いに電気的に接続され、第３のトランジスタＴ３および第６のトランジスタＴ６のチャンネル端とドレイン端とは互いに電気的に接続される。第３のトランジスタＴ３および第６のトランジスタＴ６のゲート端は、それぞれ制御信号ＧＳ３および制御信号ＧＳ３Ｂを受信し、制御信号ＧＳ３および制御信号ＧＳ３Ｂは互いに反転した信号である。
【００８２】
実施形態では、回路構造２０００は、スイッチ型論理回路である。相互に結合されたトランジスタの組はそれぞれ送信ゲートを形成し、信号Ｖ１〜Ｖ３を送信して、それぞれチャンネル出力信号ＣＯＵＴ１〜ＣＯＵＴ３およびドレイン出力信号ＤＯＵＴ１〜ＤＯＵＴ３を生成するように構成される。
【００８３】
実施形態において、第１のトランジスタＴ１から第３のトランジスタＴ３は、同じ導電型を有するので、第１のトランジスタＴ１から第３のトランジスタＴ３は、回路構造１３００に従って、同じ第１の多重接続チャンネル層を共有することにより構築され得る。第４のトランジスタＴ４から第６のトランジスタＴ６は、同じ導電型を有するので、第４のトランジスタＴ４から第６トランジスタＴ６は、回路構造１３００に従って、同じ第２の多重接続チャンネル層を共有することにより構築され得る。第１の多重接続チャンネル層および第２の多重接続チャンネル層は、異なる導電タイプを有し、回路構造１４００に従って構築され得る。
【００８４】
図２１Ａおよび図２１Ｂを参照すると、図２１Ａは、本開示の回路構造の実装の上面図であり、図２１Ｂは、回路構造２１００の等価回路図である。図２１Ａにおいて、回路構造２１００は、多重接続チャンネル層２１１０および複数のゲート構造Ｇ１〜Ｇ８を含む。多重接続チャンネル層２１１０は、ゲート構造Ｇ１〜Ｇ８を完全に囲む。ゲート構造Ｇ１、Ｇ３、Ｇ５、Ｇ７は、ゲート構造Ｇ２、Ｇ４、Ｇ６、Ｇ８にそれぞれ対応して配置される。
【００８５】
さらに、ゲート構造Ｇ３、Ｇ７は信号Ａ１を受信し、ゲート構造Ｇ１、Ｇ５は信号Ａ１Ｂを受信し、ゲート構造Ｇ６、Ｇ８は信号Ｂ１を受信し、ゲート構造Ｇ２、Ｇ４は信号Ｂ１Ｂを受信し、信号Ａ１は信号Ａ１Ｂの反転信号であり、信号Ｂ１は信号Ｂ１Ｂの反転信号である。多重接続チャンネル層２１１０と協働して、ゲート構造Ｇ１〜Ｇ８はそれぞれ、第１のトランジスタＴ１から第８のトランジスタＴ８（図２１Ｂに示される）を形成し得る。トランジスタＴ１のソース端は、入力信号Ｃ０を受信するように構成され、トランジスタＴ３のソース端は、入力信号Ｃ１を受信するように構成され、トランジスタＴ５のソース端は、入力信号Ｃ２を受信するように構成され、トランジスタＴ７のソース端は、入力信号Ｃ３を受信するように構成される。
【００８６】
信号Ａ１Ｂ、Ｂ１Ｂが論理高レベルを有する（信号Ａ１、Ｂ１が論理低レベルを有する）場合、第１から第８のトランジスタＴ１〜Ｔ８がすべてＮ型トランジスタである状況を例にとると、第１のトランジスタＴ１および第２のトランジスタＴ２はチャンネルを生成し、チャンネルを介してチャンネル内接続を形成し、入力信号Ｃ０を送信して、出力信号ＯＵＴ０を生成する。信号Ａ１、Ｂ１Ｂが論理高レベルを有する（信号Ａ１Ｂ、Ｂ１が論理低レベルを有する）場合、第３のトランジスタＴ３および第４のトランジスタＴ４はチャンネルを生成し、チャンネルを介してチャンネル内接続を形成し、入力信号Ｃ１を送信して、出力信号ＯＵＴ１を生成する。信号Ａ１Ｂ、Ｂ１が論理高レベルを有する（信号Ａ１、Ｂ１Ｂが論理低レベルを有する）場合、第５のトランジスタＴ５および第６のトランジスタＴ６はチャンネルを生成し、チャンネルを介してチャンネル内接続を形成し、入力信号Ｃ２を送信して、出力信号ＯＵＴ２を生成する。信号Ａ１、Ｂ１が論理高レベルを有する（信号Ａ１Ｂ、Ｂ１Ｂが論理低レベルを有する）の場合、第７のトランジスタＴ７および第８のトランジスタＴ８はチャンネルを生成し、チャンネルを介してチャンネル内接続を形成し、入力信号Ｃ３を送信して、出力信号ＯＵＴ３を生成する。
【００８７】
さらに、実施形態では、トランジスタＴ２、Ｔ４、Ｔ６、Ｔ８のドレイン端および／またはチャンネル端を電気的に接続することにより、出力信号ＯＵＴ０〜ＯＵＴ３が組み合わされて出力信号ＯＵＴＴが生成される。
【００８８】
図２２を参照すると、図２２は、本開示の回路構造の実装の上面図である。回路構造２２００は、複数のゲート構造Ｇ１〜Ｇ６と、多重接続チャンネル層２２１０とを含む。多重接続チャンネル層２２１０は、ゲート構造Ｇ１〜Ｇ６を完全に囲み、ゲート構造Ｇ１〜Ｇ６は、複数のトランジスタを形成するように構成され、トランジスタは、共通のチャンネル端ＣＥおよび共通のドレイン端ＤＥを有する。ゲート構造Ｇ１〜Ｇ６は、チャンネル端ＣＥおよびドレイン端ＤＥに関して対称的に配置される。
【００８９】
多重接続チャンネル層２２１０は、複数の入力信号ＡＩＮ１〜ＡＩＮ４をそれぞれ受信する信号受信インターフェースとして機能するように、複数のＮ強化（Ｎ＋）ドープ領域２２０１〜２２０４で構成される。この実施形態では、回路構造２２００はアナログ回路であり、入力信号ＡＩＮ１〜ＡＩＮ４はすべてアナログ信号である。さらに、入力信号ＡＩＮ１〜ＡＩＮ４は、２組の差動信号であり、たとえば、入力信号ＡＩＮ１、ＡＩＮ２は、１組の差動信号であり、入力信号ＡＩＮ３、ＡＩＮ４は、別の組の差動信号である。
【００９０】
図２３を参照すると、図２３は、本開示の回路構造の実装の回路図である。本開示の実施形態によって提供されるトランジスタ構造に基づいて、回路構造２３００は、チャンネル端ＣＥおよびドレイン端ＤＥを有するトランジスタＴＯ１を使用することにより、演算増幅器ＯＰ１の出力ステージを構築し得る。このようにして、トランジスタＴＯ１のチャンネル端ＣＥによって提供されるチャンネル出力信号ＣＯＵＴのチャンネル内フィードバックに基づいて実行されるフィードバック動作により、信号フィードバック経路の伝送抵抗が低減され得、フィードバック信号の品質が向上する。さらに、トランジスタＴＯ１のドレイン端ＤＥは、ドレイン出力信号ＤＯＵＴを外部回路に提供するように構成され得る。このようにして、外部回路によって引き起こされるフィードバック信号（チャンネル出力信号ＣＯＵＴ）の干渉が低減され、回路の安定性が向上する。
【００９１】
図２４を参照すると、図２４は、本開示の回路構造の実装の三次元構造図である。回路構造２４００では、多重接続チャンネル層２４１０に、複数のゲート構造ＧＳが構成され、ゲート構造ＧＳがアレイ状に配置される。回路構造２４００はパワートランジスタを形成し、複数のゲート構造ＧＳおよび多重接続チャンネル層２４１０を介して、複数の並列チャンネルを生成し得る。回路構造２４００は、複数のチャンネルを通じて複数のチャンネル出力信号を提供し得、複数のトランジスタのドレイン端を通じて複数のドレイン出力信号を提供する。このようにして、チャンネル出力信号およびドレイン出力信号の駆動能力が向上され得る。
【００９２】
図２５を参照すると、図２５は、本開示の回路構造の実装の三次元構造図である。回路構造２５００は、多重接続チャンネル層２５１０と、複数のゲート構造Ｇ１〜Ｇ９を含む。ゲート構造Ｇ１〜Ｇ９は、多重接続チャンネル層２５１０内に構成され、多重接続チャンネル層２５１０は、ゲート構造Ｇ１〜Ｇ９を完全に囲む。ゲート構造Ｇ１〜Ｇ９は、多重接続チャンネル層２５１０と協働して複数のトランジスタを形成し、実施形態では、ゲート構造Ｇ１、Ｇ４はクロック信号ＣＫ１を受信し、ゲート構造Ｇ２、Ｇ６は、クロック信号ＣＫ２を受信し、ゲート構造Ｇ３、Ｇ８は、クロック信号ＣＫ３を受信し、ゲート構造Ｇ５、Ｇ７、Ｇ９はそれぞれ、クロック信号ＣＫ１Ｂ、ＣＫ２Ｂ、ＣＫ３Ｂを受信する。クロック信号ＣＫ１Ｂ、ＣＫ２Ｂ、ＣＫ３Ｂは、それぞれクロック信号ＣＫ１、ＣＫ２、ＣＫ３の反転信号であり、クロック信号ＣＫ１、ＣＫ２、ＣＫ３は、順次イネーブルされる周期信号であり得る。
【００９３】
回路構造２５００は、電荷移動回路であり得、アナログスイッチング電源であるチャージポンプ回路を実現するために使用され得る。
【００９４】
実施形態では、同じ多重接続チャンネル層２５１０を共有することにより、形成された複数のトランジスタの複数のチャンネルは、チャンネル内接続方式で電荷移動動作を実現し得ることに留意されたい。比較的低い伝送抵抗の利点の下で、電荷移動の変換効率が向上され得る。
【００９５】
図２６を参照すると、図２６は、本開示の回路構造の実装の回路図である。回路構造２６００は、メモリ回路（たとえば、静的メモリセル）である。回路構造２６００は、トランジスタＴＳ１〜ＴＳ４、ＴＰ１、ＴＰ２を含む。トランジスタＴＳ１、ＴＳ２はＰ型トランジスタであり、共に動作電圧ＶＤＤを受け取る。トランジスタＴＳ３、ＴＳ４はＮ型トランジスタであり、それぞれトランジスタＴＳ１、ＴＳ２と直列に結合されている。トランジスタＴＳ３、ＴＳ４は、基準接地電圧ＶＳＳを受け取る。さらに、トランジスタＴＳ１、ＴＳ３のゲート端は、トランジスタＴＳ２、ＴＳ４のチャンネル端ＣＥ２、ＣＥ４に共に結合され、および／または、トランジスタＴＳ２、ＴＳ４のドレイン端ＤＥ２、ＤＥ４に結合される。トランジスタＴＳ２、ＴＳ４のゲート端は、トランジスタＴＳ１、ＴＳ３のチャンネル端ＣＥ１、ＣＥ３に共通に結合され、および／または、トランジスタＴＳ１、ＴＳ３のドレイン端ＤＥ１、ＤＥ３に結合される。
【００９６】
一方、トランジスタＴＰ１のゲート端はワード線ＷＬに結合され、トランジスタＴＰ１のソース端はビット線ＢＬに結合され、トランジスタＴＰ１は、チャンネル端ＣＰＥ１および／またはそのドレイン端ＤＰＥ１を介して、チャンネル端ＣＥ１、ＣＥ３およびトランジスタＴＳ１、ＴＳ３のドレイン端ＤＥ１、ＤＥ３へ結合される。トランジスタＴＰ２のゲート端はワード線ＷＬに結合され、トランジスタＴＰ２のソース端はビット線ＢＬＢに結合され、トランジスタＴＰ２は、チャンネル端ＣＰＥ２および／またはそのドレイン端ＤＰＥ２を介して、トランジスタＴＳ２、ＴＳ４のチャンネル端ＣＥ２、ＣＥ４およびドレイン端ＤＥ２、ＤＥ４へ結合される。
【００９７】
なお、トランジスタＴＰ１、ＴＰ２の接続方法は、図２６に示したものに限定されないことに留意されたい。トランジスタＴＰ１、ＴＰ２は、チャンネル端ＣＥ２、ＣＥ４およびドレイン端ＤＥ２、ＤＥ４を介してビット線ＢＬ、ＢＬＢにもそれぞれ結合され得る。
【００９８】
実施形態では、チャンネル内接続方式であるが、トランジスタＴＳ１〜ＴＳ４、ＴＰ１、ＴＰ２は、データの安定性を確保するために電荷蓄積効率を向上することができる。
【００９９】
要約すると、本開示の回路構造では、全周チャンネル型半導体装置のゲートの外側にチャンネルを設計することにより、チャンネルは単一のゲート構造に限定されず、三次元空間に多数の電流経路を有する。回路構造が電界効果トランジスタに適用されると、同じサブスレッショルドスイングで単位面積あたりの出力電流を大幅に増加させることができ、装置密度がさらに増加され得ることが予想される。
【産業上の利用可能性】
【０１００】
本発明の全周チャンネル型半導体装置およびその製造方法は、電界効果トランジスタおよびその製造方法に適用され得る。
【０１０１】
本開示の範囲または精神から逸脱することなく、開示された実施形態に対して様々な修正および変更を行うことができることが、当業者に明らかであろう。上記を考慮して、本開示は、添付の特許請求の範囲およびそれらの均等物の範囲内にある限り、修正および変形を包含することが意図される。
【符号の説明】
【０１０２】
１００  全周チャンネル型半導体装置
１０２、６０２、１０００ａ、１０００ｂ、１１１４、１２１６、Ｇ１〜Ｇ９、ＧＡ２、ＧＡ３、ＧＡ４、ＧＳ  ゲート構造
１０２ａ  第１の端
１０２ｂ  第２の端
１０４、１１０２、１２１０ａ、１３０１、１４０１、１４０２、１５１０、１６１０、１７１０、２４１０、２５１０  多重接続チャンネル層
１０６  チャンネル
２００  金属絶縁体半導体コンデンサ
２０２、９０６  誘電体層
３００  電界効果トランジスタ
３０２、５０２、１１０８、１２０８、Ｓ１、Ｓ２  ソース領域
３０４、５０４、１１１６、１２１４、Ｄ１、Ｄ２  ドレイン領域
３０６ａ、３０６ｂ、Ｉ１、Ｉ２、Ｉ３、Ｉ４、ＩＡ２〜ＩＡ４  絶縁スペーサ
４００  金属絶縁体半導体ＦＥＴ
４０２  ゲート絶縁層
５００  トンネルＦＥＴ
５０６  ポケットドープ領域
６００  全周ゲートチャンネル型ＦＥＴ
６０４  内部閉チャンネル構造
９００  全周ゲート型素子
９０２  閉チャンネル
９０４  外部ゲート
１１００、１２００  基板
１１０４、１２０４  マスク層
１１０６  ゲート孔
１１０７、１２０７  ドーピング処理
１１１０、１２０２  導電性材料
１１１２、１２１２  フィルム層
１１１８  分離構造
１２０６  接続トレンチ
１２１０  チャンネル材料
１３００、１４００、１５００、１６００、１７００、１８１０、１８２０、１９１０、１９２０、１９３０、２０００、２１００、２２００、２３００、２４００、２５００、２６００  回路構造
１４１０  ワイヤ層
２２０１〜２２０４  ドープ領域
Ａ１、Ａ１Ｂ、Ｂ１、Ｂ１Ｂ  信号
ＢＬ、ＢＬＢ  ビット線
ＣＡ２、ＣＡ３、ＣＡ４  分離チャンネル層
ＣＥ１〜ＣＥ４、ＣＥＲ１、ＣＥ、ＣＰＥ２  チャンネル端
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ１Ｂ、ＣＫ２Ｂ、ＣＫ３Ｂ  クロック信号
ＣＯＵＴ、ＣＯＵＴ１〜ＣＯＵＴ３  チャンネル出力信号
ｄ１  延伸方向
ｄ２  面方向
ＤＥ１〜ＤＥ４、ＤＥ、ＤＰＥ２  ドレイン端
ＤＯＵＴ、ＤＯＵＴ１〜ＤＯＵＴ３  ドレイン出力信号
ＥＷ１  外部接続ワイヤ
ＧＥ１〜ＧＥ４、ＧＡＥ１、ＧＡＥ４、ＧＡＲＥ１  ゲート端
ＧＳ１、ＧＳ１Ｂ、ＧＳ２、ＧＳ２Ｂ、ＧＳ３、ＧＳ３Ｂ  制御信号
ＩＮ、ＩＮ１、ＩＮ２、Ｃ０〜Ｃ３、ＡＩＮ１〜ＡＩＮ４  入力信号
ＯＵＴ、ＯＵＴ０〜ＯＵＴ３、ＯＵＴＴ  出力信号
ｓ１、ｓ２  間隔
ｓ３  距離
ＳＥ１、ＳＥ２  ソース端
ＳＩＮ  ソース入力信号
Ｔ１〜Ｔ８、ＴＲ１〜ＴＲ４、ＴＯ１、ＴＳ１〜ＴＳ４、ＴＰ１、ＴＰ２  トランジスタ
ＶＤＤ  動作電圧
ＶＳＳ  基準接地電圧
ＷＬ  ワード線
Ｚ１〜Ｚ３  ゾーン
【図１】
0006965377.tif 000004
【図２】
0006965377.tif 000005
【図３】
0006965377.tif 000006
【図４】
0006965377.tif 000007
【図５】
0006965377.tif 000008
【図６】
0006965377.tif 000009
【図７】
0006965377.tif 000010
【図８Ａ】
0006965377.tif 000011
【図８Ｂ】
0006965377.tif 000012
【図８Ｃ】
0006965377.tif 000013
【図９】
0006965377.tif 000014
【図１０Ａ】
0006965377.tif 000015
【図１０Ｂ】
0006965377.tif 000016
【図１１Ａ】
0006965377.tif 000017
【図１１Ｂ】
0006965377.tif 000018
【図１１Ｃ】
0006965377.tif 000019
【図１１Ｄ】
0006965377.tif 000020
【図１１Ｅ】
0006965377.tif 000021
【図１２Ａ】
0006965377.tif 000022
【図１２Ｂ】
0006965377.tif 000023
【図１２Ｃ】
0006965377.tif 000024
【図１２Ｄ】
0006965377.tif 000025
【図１２Ｅ】
0006965377.tif 000026
【図１３Ａ】
0006965377.tif 000027
【図１３Ｂ】
0006965377.tif 000028
【図１４】
0006965377.tif 000029
【図１５Ａ】
0006965377.tif 000030
【図１５Ｂ】
0006965377.tif 000031
【図１６Ａ】
0006965377.tif 000032
【図１６Ｂ】
0006965377.tif 000033
【図１６Ｃ】
0006965377.tif 000034
【図１７Ａ】
0006965377.tif 000035
【図１７Ｂ】
0006965377.tif 000036
【図１７Ｃ】
0006965377.tif 000037
【図１８Ａ】
0006965377.tif 000038
【図１８Ｂ】
0006965377.tif 000039
【図１８Ｃ】
0006965377.tif 000040
【図１９Ａ】
0006965377.tif 000041
【図１９Ｂ】
0006965377.tif 000042
【図１９Ｃ】
0006965377.tif 000043
【図２０】
0006965377.tif 000044
【図２１Ａ】
0006965377.tif 000045
【図２１Ｂ】
0006965377.tif 000046
【図２２】
0006965377.tif 000047
【図２３】
0006965377.tif 000048
【図２４】
0006965377.tif 000049
【図２５】
0006965377.tif 000050
【図２６】
0006965377.tif 000051