(57)【特許請求の範囲】
【請求項１】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
キャップ層及びチャネル層を含む半導体構造体であって、前記キャップ層及び前記チャネル層は、前記キャップ層と前記チャネル層との界面に２次元電子ガスが形成されるように、ヘテロ接合を形成する、半導体構造体と、
前記キャップ層の上に形成されたソース電極、ドレイン電極及びゲート電極を含む一組の電極であって、前記ゲート電極は、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置され、少なくとも前記ゲート電極の下の前記キャップ層の厚さは、前記ＨＥＭＴの幅に沿って変化している、一組の電極と、
を備え、
前記ゲート電極の下の前記キャップ層の断面は、少なくとも２つの踏面及び蹴込部を有する階段形状を有し、
前記ゲート電極の下の前記キャップ層は、前記キャップ層の厚さが最も厚い第１の領域と、前記第１の領域から前記階段形状に沿って前記キャップ層の厚さが減少する第２の領域とを有する、ＨＥＭＴ。
【請求項２】
前記ゲート電極の外側の前記キャップ層の厚さは一定である、請求項１に記載のＨＥＭＴ。
【請求項３】
前記ゲート電極と前記キャップ層との間に配置された誘電体の層、
を更に備える、請求項１に記載のＨＥＭＴ。
【請求項４】
前記踏面は同一の幅を有する、請求項１に記載のＨＥＭＴ。
【請求項５】
前記踏面は異なる幅を有する、請求項１に記載のＨＥＭＴ。
【請求項６】
前記蹴込部は同一の高さを有する、請求項１に記載のＨＥＭＴ。
【請求項７】
前記蹴込部は異なる高さを有する、請求項１に記載のＨＥＭＴ。
【請求項８】
前記ソース電極と前記ゲート電極との間の距離は、前記ゲート電極と前記ドレイン電極との間の距離より小さい、請求項１に記載のＨＥＭＴ。
【請求項９】
前記チャネル層の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）及びインジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含み、前記キャップ層の材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１に記載のＨＥＭＴ。
【請求項１０】
前記ゲート電極と前記キャップ層との間に半導体層が挟挿され、前記挟挿された半導体層は、キャリアチャネルの導電性とは反対の導電性を有する不純物によってドープされている、請求項１に記載のＨＥＭＴ。
【請求項１１】
前記半導体構造体は、前記チャネル層の真下にバックバリア層を含む、請求項１に記載のＨＥＭＴ。
【請求項１２】
前記バックバリア層はｐドープされている、請求項１１に記載のＨＥＭＴ。
【請求項１３】
高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、チャネル層を備えた半導体構造体とを準備することと、
前記半導体構造体をエッチングして前記ＨＥＭＴの活性領域を画定することと、
金属蒸着、リフトオフ及び高速熱アニーリングのうちの１つ又は組合せによりソース電極及びドレイン電極を形成することと、
反復リソグラフィ及びキャップ層のエッチングにより可変厚さを有する前記キャップ層を形成することであって、その結果、前記キャップ層及び前記チャネル層を含む前記半導体構造体はヘテロ接合を形成し、その結果、前記キャップ層と前記チャネル層との界面に２次元電子ガスが形成されることと、
前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間にゲート電極を形成することであって、
前記ゲート電極の下の前記キャップ層の断面は少なくとも２つの踏面及び蹴込部を有する階段形状を有し、その結果、少なくとも前記ゲート電極の下の前記キャップ層の厚さは、前記ＨＥＭＴの幅に沿って変化していることと、
前記ゲート電極の下の前記キャップ層は、前記キャップ層の厚さが最も厚い第１の領域と、前記第１の領域から前記階段形状に沿って前記キャップ層の厚さが減少する第２の領域とを有するように変化していることと、
を含む、方法。
【請求項１４】
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、電子ビーム物理蒸着（ＥＢＰＶＤ）、ジュール蒸着、化学気相成長及びスパッタリングプロセスのうちの１つ又は複数の組合せを使用して形成される、請求項１３に記載の方法。
【請求項１５】
前記半導体構造体の各層は、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積のうちの１つ又は組合せを使用して作製される、請求項１３に記載の方法。
【請求項１６】
前記チャネル層の真下にバックバリア層を形成すること、
を更に含む、請求項１３に記載の方法。
【請求項１７】
原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積のうちの１つ又は組合せを使用して、前記ゲート電極の真下に誘電体層を形成すること、
を更に含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、高周波応用のための高電子移動度トランジスタ等の半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスにおいて、ケイ素（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）等の材料は広く応用されてきた。しかしながら、これらの比較的よく知られている半導体材料は、バンドギャップが比較的小さく（例えば、室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）及び／又は絶縁破壊電圧が比較的小さいため、より高出力及び／又は高周波応用にはそれほど適していない可能性がある。Ｓｉ及びＧａＡｓによって提示される難題を考慮して、高出力、高温及び／又は高周波応用並びにデバイスに対する関心は、炭化ケイ素（室温でα−ＳｉＣの場合は２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、室温でＧａＮの場合は３．３６ｅＶ）等のワイドバンドギャップ半導体材料に向かった。これらの材料は、通常、ガリウムヒ素及びケイ素と比較して、より高い絶縁破壊電界強度及びより高い電子飽和速度を有する。
【０００３】
高出力及び／又は高周波応用に対して特に関心のあるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、それは、或る特定の場合では、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。これらのデバイスは、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合に２次元電子ガス（２ＤＥＧ）が形成されるため、多くの環境下で動作上の利点を提供することができ、そこでは、バンドギャップの小さい材料ほど高い電子親和力を有する。２ＤＥＧは、アンドープの（「意図的にドープされていない」）、バンドギャップのより小さい材料における蓄積層であり、例えば１０１３ｃｍ−２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体において発生する電子は２ＤＥＧに移動し、それにより、イオン化不純物散乱が低減するため高電子移動度が可能になる。
【０００４】
高キャリア濃度及び高キャリア移動度のこの組合せにより、ＨＥＭＴの相互コンダクタンスを増大させることができ、高周波応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に比較して強力な性能上の利点を提供することができる。
【０００５】
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造される高電子移動度トランジスタには、上述した高い絶縁破壊電界、それらの広いバンドギャップ、大きい伝導帯オフセット及び／又は高い飽和電子ドリフト速度を含む材料特性の組合せにより、大量のＲＦ電力を発生させる可能性がある。
【０００６】
ＲＦトランジスタに対する性能指標の１つは線形性である。線形性の高いトランジスタは、低雑音増幅器（ＬＮＡ）又は電力増幅器（ＰＡ）で使用される場合、消費する電力が相対的に低い。目下、電力増幅器における線形性の問題は、回路レベルで、導関数重ね合せ（derivative superposition）等の様々な線形化技法を採用することによって解決されるが、これらの技法の使用は高価である。したがって、高い線形性とより高い電力密度とを有するトランジスタを設計することが必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
いくつかの実施形態は、トランジスタの線形性がゲート電圧に関する相互コンダクタンスの増大によって決まるという認識に基づく。相互コンダクタンスの漸進的な増大により、高い線形性がもたらされ、相互コンダクタンスの急速な増大により、線形性が低下する。相互コンダクタンスの漸進性は、トランジスタを形成する材料の構造及び特性によって決まり、制御が困難である。
【０００８】
例えば、異なる材料を使用してトランジスタのゲートを形成することができるが、キャリアチャネルの導電率を変調するために好適な材料の特性により、線形性が比較的低下する。さらに又は代替的に、トランジスタのゲートの幅を縮小することにより線形性を増大させることができる。しかしながら、こうした縮小により、キャリア密度も低減し、それは望ましくない。
【０００９】
いくつかの実施形態は、２次元電子ガス（２ＤＥＧ）密度等のキャリアチャネルの密度が、高電子移動度トランジスタ（ＨＥＭＴ）のキャップ層の厚さによって決まるという認識に基づく。本明細書で用いるキャップ層は、本明細書ではチャネル層と呼ぶ別の半導体層と組み合わさってヘテロ接合を形成する最上層である。したがって、キャップ層の厚さを変更することにより、２ＤＥＧの密度もまたデバイスの幅に沿って変更することができる。
【００１０】
特に、ＨＥＭＴの閾値電圧は、キャップ層の厚さ及び２ＤＥＧ密度の両方の関数である。したがって、キャップ層の厚さが変化することにより、閾値電圧が変化することになる。例えば、キャップ層の階段状輪郭により、複数の仮想チャネルを備えたＨＥＭＴが生成され、各仮想チャネルは、ソースとドレインとの間に異なる閾値電圧を有する。
【課題を解決するための手段】
【００１１】
したがって、１つの実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）であって、キャップ層及びチャネル層を含む半導体構造体であって、キャップ層及びチャネル層は、キャップ層とチャネル層との界面に２次元電子ガスが形成されるように、ヘテロ接合を形成する、半導体構造体と、キャップ層の上に堆積したソース電極、ドレイン電極及びゲート電極を含む一組の電極であって、ゲート電極は、ＨＥＭＴの長さに沿ってソース電極とドレイン電極との間に配置され、少なくともゲート電極の下のキャップ層の厚さは、ＨＥＭＴの幅に沿って変化している、一組の電極とを備え、ゲート電極の下のキャップ層の断面は、少なくとも２つの踏面及び蹴込部を有する階段形状を有し、ゲート電極の下のキャップ層は、キャップ層の厚さが最も厚い第１の領域と、第１の領域から階段形状に沿ってキャップ層の厚さが減少する第２の領域とを有する、ＨＥＭＴを開示する。
【００１２】
いくつかの実施態様では、キャップ層は、その長さ全体に沿って同一の輪郭を有することができ、又は、ゲート電極の外側のキャップ層の一定厚さを有することができる。
【００１３】
別の実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法を開示する。本方法は、基板と、チャネル層を備えた半導体構造体とを準備することと、半導体構造体をエッチングしてＨＥＭＴの活性領域を画定することと、金属蒸着、リフトオフ及び高速熱アニーリングのうちの１つ又は組合せによりソース電極及びドレイン電極を形成することと、反復リソグラフィ及びキャップ層のエッチングにより可変厚さを有するキャップ層を形成することであって、その結果、キャップ層及びチャネル層を含む半導体構造体はヘテロ接合を形成し、その結果、キャップ層とチャネル層との界面に２次元電子ガスが形成されることと、ＨＥＭＴの長さに沿ってソース電極とドレイン電極との間にゲート電極を形成することであって、ゲート電極の下のキャップ層の断面は少なくとも２つの踏面及び蹴込部を有する階段形状を有し、その結果、少なくともゲート電極の下のキャップ層の厚さはＨＥＭＴの幅に沿って変化していることと、ゲート電極の下のキャップ層は、キャップ層の厚さが最も厚い第１の領域と、第１の領域から階段形状に沿ってキャップ層の厚さが減少する第２の領域とを有するように変化していることとを含む。
【図面の簡単な説明】
【００１４】
【図１Ａ】１つの実施形態による半導体デバイスの３次元概略図である。
【図１Ｂ】いくつかの実施形態による高電子移動度トランジスタ（ＨＥＭＴ）の上面図である。
【図１Ｃ】１つの実施形態によるＨＥＭＴの幅に沿ったチャネルの中央における断面図である。
【図１Ｄ】いくつかの実施形態によるＨＥＭＴにおける仮想チャネルの概略図である。
【図２Ａ】いくつかの実施形態によるデバイスの幅に沿ったキャップ層の可変厚さにより半導体デバイスの線形性がいかに改善されるかを例示するプロットである。
【図２Ｂ】いくつかの実施形態によるデバイスの幅に沿ったキャップ層の可変厚さにより半導体デバイスの線形性がいかに改善されるかを例示するプロットである。
【図３】平坦なキャップ層を備えたＨＥＭＴに対するｇｍ対Ｖｇｓ曲線と、いくつかの実施形態による可変厚さのキャップ層を備えたＨＥＭＴに対するｇｍ対Ｖｇｓ曲線とを示すプロットである。
【図４】いくつかの実施形態によるトランジスタのｇｍ３対Ｖｇｓ特性のプロットである。
【図５】１つの実施形態によるＨＥＭＴのソース電極、ゲート電極及びドレイン電極の相対的な配置を示す図である。
【図６】１つの実施形態によるＨＥＭＴの断面図である。
【図７】別の実施形態によるＨＥＭＴの断面図である。
【図８】１つの実施形態による例示的なＨＥＭＴの二次元断面図である。
【図９】本発明のいくつかの実施形態による半導体デバイスを製造する方法のブロック図である。
【発明を実施するための形態】
【００１５】
図１Ａは、１つの実施形態による半導体デバイスの３次元概略図を示す。半導体デバイスはキャップ層１０１を含み、キャップ層の真下にチャネル層１０２があり、その結果、キャップ層とチャネル層との界面に、２次元電子ガス（２ＤＥＧ）が形成される。そのため、図１Ａのデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）である。
【００１６】
いくつかの実施態様では、目的とされる製造プロセス及びパッケージングの間の機械的支持のために、これらのキャップ層及びチャネル層は、バッファ層１０３の補助を通して基板１０４の上に形成されている。２ＤＥＧチャネル層を通して電気信号を搬送し増幅するために、ソース電極１１０及びドレイン電極１２０が設けられている。チャネルの導電率を変調するために、キャップ層の上にゲート電極１３０が設けられている。
【００１７】
様々な実施形態において、少なくともゲート電極の下のキャップ層の厚さは、ＨＥＭＴの幅に沿って変化している。例えば、１つの実施形態では、ゲート電極の下のキャップ層の断面は、少なくとも２つの踏面及び蹴込部を有する階段形状１０７を有する。
【００１８】
図１Ｂは、いくつかの実施形態によるＨＥＭＴの上面図を示す。この図に示すように、最上面は２つの方向を有し、すなわち、一方の方向１４０は、デバイスの長さに沿い（すなわち、ソース電極からドレイン電極に向かい）、他方の方向１５０は、デバイスの幅に沿う。厚さ、例えば、キャップ層における階段状輪郭の変動は、デバイスの幅の方向に沿って形成される。
【００１９】
図１Ｃは、１つの実施形態により、ゲート電極の真下のキャップ層が階段形状を有することを論証する、デバイスの幅に沿ったチャネルの中央における断面図を示す。図１Ｃに示すように、キャップ層１０１の形状又は輪郭は、複数の踏面１０５及び蹴込部１０６を含む。ここでは論証の目的で、図には８つの蹴込部とともに９つの踏面のみを示す。しかしながら、原則的に、踏面及び蹴込部の数が多いほど、デバイスの線形性の性能が良好になる。ここでは、それぞれの踏面の幅は同一とすることができ又は異なるものとすることができる。また、それぞれの蹴込部の高さもまた異なるものとすることができる。この例では、ゲートの形状又はゲートの厚さもまた変更することができるが、それは、トランジスタの性能に最小限の影響しか与えない。
【００２０】
いくつかの実施形態は、２次元電子ガス（２ＤＥＧ）密度等のキャリアチャネルの密度が、高電子移動度トランジスタ（ＨＥＭＴ）のキャップ層の厚さによって決まるという認識に基づく。本明細書で用いるキャップ層は、本明細書ではチャネル層と呼ぶ別の半導体層と組み合わさってヘテロ接合を形成する最上層である。したがって、キャップ層の厚さを変更することにより、２ＤＥＧの密度もまたデバイスの幅に沿って変更することができる。
【００２１】
ＨＥＭＴの閾値電圧は、キャップ層の厚さ及び２ＤＥＧ密度の両方の関数である。したがって、キャップ層の厚さが変化することにより、閾値電圧が変化することになる。特に、閾値電圧は、以下の式に従って求めることができ、
【数１】
0006956814.tif 000002
式中、ＶＴはＨＥＭＴの閾値電圧であり、φｂはショットキーバリア高さであり、ΔＥＣは、キャップ層とチャネル層との間の伝導帯不連続性であり、ＮＳは２ＤＥＧ密度であり、ｔｃａｐはキャップ層厚さであり、εｃａｐはキャップ層の誘電率である。したがって、階段状キャップ層を有することにより、ソースとドレインとの間に各々が異なる閾値電圧を有する複数の仮想チャネルを備えたＨＥＭＴを生成することが配慮される。
【００２２】
図１Ｄは、いくつかの実施形態による、ソースとドレインとの間の半導体構造体に形成されている仮想チャネルＣｈ−１、Ｃｈ−２、．．．．Ｃｈ−Ｎの概略図を示す。ここでは、各チャネルは、それ自体の閾値電圧、すなわちＶｔｈ１、Ｖｔｈ２、．．．．ＶｔｈＮを有する。閾値電圧は、１つのこうした仮想チャネルのｇｍ３が、別の仮想チャネルのｇｍ３を破壊的に干渉し、互いを打ち消すように、設計されている。したがって、Ｎ個のこうした仮想チャネルを有する複合デバイスは、非常に高範囲のゲート電圧に対してゼロに近いｇｍ３を提供することができる。このｇｍ３の破壊的干渉の現象は、本明細書では「導関数重ね合わせ」と呼ぶ。
【００２３】
図２Ａ及び図２Ｂは、いくつかの実施形態によるデバイスの幅に沿ったキャップ層の可変厚さが、半導体デバイスの線形性をいかに改善するかを例示するプロットを示す。以下の式
【数２】
0006956814.tif 000003
によって数学的に定義されるｇｍ３は、任意のトランジスタの線形性の特徴である。ｇｍ３に対する大きさが低いほど、線形性が高い。
【００２４】
図２Ａは、トランジスタのｇｍ３対ゲート電圧のプロットを示す。この曲線で留意すべきことは、いかなるｇｍ３曲線も、２０１と符号が付されている１つの正の領域（陰影付けされている）と、２０２と符号が付されている１つの負の領域（陰影付けされていない）とを有する、ということである。正の領域から負の領域への移行は、閾値電圧の周囲で発生する。この図において２０３と符号が付されている領域は、ゼロに近いｇｍ３値を有するため、動作に対して理想的な領域である。しかしながら、問題は、Ｖｇｓ軸に沿ったこの領域の広がりが非常に小さく、こうした小さいゲート電圧範囲でトランジスタを動作させることを略不可能にするということである。
【００２５】
図２Ｂは、図１Ｄにそれぞれ示す２つの仮想チャネルＣｈ−１及びＣｈ−２に対するｇｍ３対Ｖｇｓプロット２１０及び２２０を示す。ここで、チャネルの閾値電圧（すなわち、仕事関数）は、Ｃｈ−１のｇｍ３曲線の負の領域がＣｈ−２のｇｍ３曲線の正の領域とオーバーラップするように設計されている。したがって、これらの２つの仮想チャネルのみを有するトランジスタであった場合、２３０と符号が付されている曲線のようなｇｍ３曲線を有することになる。留意すべき１つのことは、ｇｍ３値がゼロ又はゼロに近いゲート電圧領域が強化されているということである。この種のｇｍ３の破壊的干渉を「導関数重ね合わせ」と呼ぶ。
【００２６】
図３は、平坦なキャップ層を備えたＨＥＭＴに対するｇｍ対Ｖｇｓ曲線３２０と、いくつかの実施形態による可変厚さのキャップ層を備えたＨＥＭＴに対するｇｍ対Ｖｇｓ曲線３１０とを示す。いくつかの実施形態は、トランジスタの線形性が、ゲート電圧に関する相互コンダクタンスの上昇によって決まるという認識に基づく。相互コンダクタンスが漸進的に増大することにより高い線形性がもたらされ、相互コンダクタンスが急速に増大することにより線形性が低下する。この図に示すように、実施形態の相互コンダクタンスは、平坦なキャップ層を備えたＨＥＭＴと比較して緩やかに上昇する。
【００２７】
図４は、従来のＨＥＭＴのｇｍ３対Ｖｇｓ特性４２０とともに、いくつかの実施形態によるトランジスタのｇｍ３対Ｖｇｓ特性４１０のプロットを示す。上述したように、ｇｍ３は、デバイスの線形性の指標であり、すなわち、高い線形性は低いｇｍ３を指す。理想的な線形トランジスタは、ゼロに非常に近いｇｍ３を有するべきである。この例から、いくつかの実施形態によるトランジスタのｇｍ３は、従来のＨＥＭＴのｇｍ３より小さいことが極めて明白である。
【００２８】
図５は、１つの実施形態によるＨＥＭＴのソース電極、ゲート電極及びドレイン電極の相対的な配置を示す。ソースとゲートとの間の距離ＬＳＤは、ゲートとドレインとの間の距離ＬＧＤより小さい。ＬＳＤが大きいことによりソース抵抗が増大し、それにより、デバイスの線形性が低減するため、ＬＳＤは可能な限り小さくなければならない。しかしながら、カットオフ周波数を低減させる寄生容量を増大させるため、ＬＳＤはそれほど小さくすることができない。いくつかの実施態様では、ＬＳＤは５００ｎｍ未満である。ＬＧＤは、デバイスの絶縁破壊電圧によって決まる。絶縁破壊電圧を高くするためには、ＬＧＤが大きい必要がある。ＬＧＤはまた、チャネルを形成するために使用される半導体の材料特性によって決まり、ワイドバンドギャップ材料は、比較的小さいＬＧＤでより高い絶縁破壊電圧を与える。例えば、デバイスの絶縁破壊電圧がＶＢＲである場合、ＧａＮ系デバイスの
【数３】
0006956814.tif 000004
である。いかなるＲＦトランジスタの絶縁破壊電圧も、最大ＲＦ出力電力
【数４】
0006956814.tif 000005
と直接関係がある。したがって、絶縁破壊電圧が高いことにより、より高い出力電力が得られる。
【００２９】
図６は、１つの実施形態によるＨＥＭＴの断面を示し、そこでは、ゲート電極１３０と階段形状のキャップ層１０１との間に、誘電体層１５０が挟挿されている。この誘電体層は、ゲート漏れ電流を低減させ、したがって、デバイスの最大カットオフ周波数を改善するのに役立つ。誘電体層１５０の材料としては、限定されないが、ＳｉＮｘ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２及びドープＨｆＯ２が挙げられる。
【００３０】
図７は、１つの実施形態によるＨＥＭＴの断面を示し、そこでは、ゲート電極１３０と階段形状のキャップ層１０１との間に、半導体層１７０が挟挿されている。他のいくつかの実施形態では、半導体層１７０はｐ型ドープである。この場合、半導体層１７０は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ダイヤモンド等を含むことができるが、それに限定されない。こうした配置は、ノーマリーオフ動作を提供する。
【００３１】
図８は、１つの実施形態による例示的なＨＥＭＴの二次元断面図を示し、そこでは、半導体構造体は、チャネル層１０２とバッファ層１０３との間にバックバリア層１８０を含む。バックバリア層の目的は、チャネル層とキャップ層との界面に形成された２ＤＥＧに量子閉じ込めを提供することである。１つの実施形態によれば、バックバリアは、ｐ型ドーパントでドープされている。
【００３２】
図９は、本発明のいくつかの実施形態による半導体デバイスを製造する方法のブロック図を示す。本方法は、基板を準備すること（９１０）と、少なくとも、半導体構造体にキャリアチャネルを形成するＩＩＩ−Ｖチャネル層を備える半導体構造体を作製すること（９２０）とを含む。トップバリア層の材料は、ＩＩＩ−Ｖチャネル層における材料のバンドギャップより高いバンドギャップを有する。いくつかの実施形態によれば、限定されないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）及びプラズマ促進化学気相成長（ＰＥＣＶＤ）並びにマイクロ波プラズマ堆積システムを含む、様々な方法を、トップバリア層又はチャネル層の成長及び形成に適合させることができる。
【００３３】
本方法は、次いで、ウェットエッチング又はドライエッチングによりトランジスタの活性領域を画定すること（９３０）を含む。
【００３４】
さらに、本方法はまた、電子ビーム蒸着、ジュール蒸着（joule evaporation）、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して、キャリアチャネルに電気的に接続するためのソース電極及びドレイン電極の形成（９４０）も含む。そして、真空又はＮ２環境において、サンプルを、８００℃より高い温度でアニーリングすることによってオーミック接触を形成する。
【００３５】
そして、本方法は、ゲート電極を堆積させる必要があるキャップ層における、反復リソグラフィ及びドライエッチングによる階段の形成（９５０）を含む。
【００３６】
さらに、本方法はまた、ゲート電極のための金属スラブの形成（９６０）も含む。この金属スラブの形成は、リソグラフィ→金属蒸着→リフトオフ、及び金属蒸着→リソグラフィ→エッチングのうちの１つ又は組合せを使用して行うことができる。ここで、リソグラフィは、限定されないが、フォトリソグラフィ、電子ビームリソグラフィを使用して実施することができる。金属蒸着は、電子ビーム蒸着、ジュール蒸着、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して行うことができる。
【図１Ａ】
0006956814.tif 000006
【図１Ｂ】
0006956814.tif 000007
【図１Ｃ】
0006956814.tif 000008
【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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