(57)【特許請求の範囲】
【請求項１】
音声チップであって、
音声受信機に接続され、音声信号を受信するように構成される周辺機器インターフェースと、
前記周辺機器インターフェースに接続されるバスマトリックスと、
前記バスマトリックスに接続され、音声信号に基づいて、前記音声信号にウェイクアップワードがあるか否かを判断するように構成される第１のプロセッサと、
前記バスマトリックスに接続され、前記音声信号の信号ノイズ低減および音声認識を行うように構成される第２のプロセッサと、
前記バスマトリックスに接続されるメモリアレイと、を含み、
前記メモリアレイは、
システム情報を記憶するためのシステムリードオンリーメモリＲＯＭと、
ウェイクアップモデルデータを記憶するための第１のスタティックランダムアクセスメモリＳＲＡＭと、
演算データを記憶するための第２のＳＲＡＭと、を含み、
前記第１のＳＲＡＭおよび前記第２のＳＲＡＭは、それぞれ複数のＳＲＡＭセルを有し、前記メモリアレイは、プロセッサをさらに含み、
前記プロセッサは、前記複数のＳＲＡＭセルに対してそれぞれクロック制御および電源制御を行い、前記第１のプロセッサが動作する時、前記第１のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御し、前記第２のプロセッサが動作する時、前記第２のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御する、
ことを特徴とする音声チップ。
【請求項２】
前記第１のプロセッサは、前記ウェイクアップワードがあると判断した場合、前記第２のプロセッサを起動させて前記第２のプロセッサに信号ノイズ低減および音声認識を行わせ、前記第２のプロセッサが起動した後にスリープ状態に入る、
ことを特徴とする請求項１に記載の音声チップ。
【請求項３】
前記第１のＳＲＡＭおよび第２のＳＲＡＭは、
前記第１のプロセッサによって記憶された第１の排他的エリアと、
前記第２のプロセッサによって記憶された第２の排他的エリアと、
前記第１のプロセッサと前記第２のプロセッサとによって記憶された共有エリアと、を含む、
ことを特徴とする請求項１に記載の音声チップ。
【請求項４】
前記第１の排他的エリアおよび前記第２の排他的エリアは、キャッシュ可能領域を有する、
ことを特徴とする請求項３に記載の音声チップ。
【請求項５】
前記共有エリアは、キャッシュ不能領域を有する、
ことを特徴とする請求項３に記載の音声チップ。
【請求項６】
前記第１のプロセッサおよび前記第２のプロセッサは、デジタルシグナルプロセッサＤＳＰである、
ことを特徴とする請求項１に記載の音声チップ。
【請求項７】
前記第１のプロセッサおよび前記第２のプロセッサは、高度な拡張可能インターフェースＡＸＩインターフェースを介して前記バスマトリックスに接続され、前記バスマトリックスは、ＡＸＩ／高度な高性能バスＡＨＢコンバーターを介してＡＨＢバスに接続され、前記バスマトリックスは、ＡＸＩ／高度な周辺バスＡＰＢコンバーターを介してＡＰＢバスに接続され、前記ＡＰＢバスは、周辺機器に接続される、
ことを特徴とする請求項１に記載の音声チップ。
【請求項８】
前記音声チップは、クロックリセットユニットをさらに含み、
前記クロックリセットユニットは、前記バスマトリックスに接続され、前記バスマトリックス、前記第１のプロセッサ、前記第２のプロセッサ、および前記メモリアレイのクロックとリセットとを制御するように構成され、前記クロックリセットユニットは、ＡＸＩ／ＡＰＢコンバーターを介して前記バスマトリックスに接続される、
ことを特徴とする請求項１に記載の音声チップ。
【請求項９】
電子機器であって、
マイクと、
前記マイクに接続される請求項１〜８のいずれかに記載の音声チップと、を含む、
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、音声処理技術の分野に関し、特に、音声チップおよび電子機器に関する。
【背景技術】
【０００２】
現在、音声ウェイクアップおよび音声信号処理機能を果たす音声チップは、通常、以下のいくつかのタイプのアーキテクチャを採用している。
１番目のタイプは、マルチコアＡＲＭアーキテクチャを採用し、例えば、晶晨（Ａｍｌｏｇｉｃ）会社のＡ１１３Ｘチップは、全体で６４ビットアーキテクチャＡＲＭ  Ｃｏｔｅｘ  Ａ５３  ４コアを採用し、オフチップでＤＤＲ４の外部ストレージを採用している。
２番目のタイプは、シングルコアＤＳＰアーキテクチャを採用し、例えば、ＡＤＩ会社のＡＤＡＤＮ８０８０チップは、シングルコアＤＳＰアーキテクチャを採用し、シングルチップＬ２  ２ＭＢメモリを採用している。
３番目のタイプは、３  ＤＳＰコアアーキテクチャを採用し、例えばＡＫＭ会社のａｋ７７０７チップは、１ｘＨＩＦＩ２  ＤＳＰ＋２ｘＡＫＭ  ＤＳＰシステムメインアーキテクチャ、およびオンチップストレージを採用している。
【０００３】
しかしながら、１番目のタイプは、音声信号処理の面では、同じ周波数において、全体性能および効果が、ＤＳＰほど優れておらず、外部ＤＤＲメモリを採用することは、その消費電力およびコストが著しく高い。２番目のタイプは、ウェイクアップ＋信号の演算処理を独立に完成する必要があるため、音声チャネル数が増加し、各チャネルの処理演算能力が低下し、信号処理品質に影響を与え、また、動作周波数が高いため、シングルチップＬ２  ＳＲＡＭキャッシュを採用することは、全体的管理および消費電力の削減に不利である。３番目のタイプは、異なるタイプのＤＳＰコアを採用するには、２セットの開発システムをサポートする必要があり、ソフトウェアの管理および最適化に不利であるとともに、チップ全体コストも増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本出願は、従来技術において音声チップのコストおよび消費電力が高いという技術的問題を解決するための音声チップおよび電子機器を提案する。
【０００５】
本出願の第１の態様の実施例は、
音声受信機に接続され、音声信号を受信するように構成される周辺機器インターフェースと、
前記周辺機器インターフェースに接続されるバスマトリックスと、
前記バスマトリックスに接続され、音声信号に基づいて、前記音声信号にウェイクアップワードがあるか否かを判断するように構成される第１のプロセッサと、
前記バスマトリックスに接続され、前記音声信号の信号ノイズ低減および音声認識を行うように構成される第２のプロセッサと、
前記バスマトリックスに接続されるメモリアレイと、
を含む音声チップを提案する。
【０００６】
本出願の実施例に係る音声チップは、周辺機器インターフェースを介して音声受信機に接続されて音声信号を受信し、その後、第１のプロセッサがバスマトリックスを介して周辺機器インターフェースに接続されて音声信号を取得し、音声信号にウェイクアップワードがあるか否かを判断し、バスマトリックスを介して周辺機器インターフェースと接続された第２のプロセッサによって音声信号の信号ノイズ低減および音声認識を行う。本出願において、第１のプロセッサおよび第２のプロセッサを段階的に動作させることができ、一方のプロセッサが動作状態にある時、他方のプロセッサをスリープ状態に制御することで、第１のプロセッサおよび第２のプロセッサの状態を自動的に調整して音声チップの消費電力を削減することができ、異なるタスク段階において、第１のプロセッサおよび第２のプロセッサに対して、独立した電源オフ、周波数低減、クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）などの異なる電力消費モードを行う節電を自由に実現することができる。しかも、本出願の音声チップは、従来技術における音声チップに比べ、チップの設計、特にメモリｍｅｍｏｒｙサイズなどがソフトウェアによって定義され、既存の音声アルゴリズム特徴に基づいて合理的にリソースを選択してカスタマイズすることができるとともに、ｕｓｂ／ｐｃｉｅ／ｍｍｃ／ｎａｎｄ  ｆｌａｓｈなどの通常モジュールを省略することができ、メモリアレイの最低要件に応じて、機能および性能に影響を与えない場合には、冗長設計を省略した最小構成を採用し、音声チップの面積を大幅に小さくし、音声チップの全体コストを削減することができる。
【０００７】
本出願の第２の態様の実施例は、
マイクと、
前記マイクに接続される本出願の第１の態様の実施例によって提案された音声チップと、を含む電子機器を提案する。
【０００８】
本出願の付加的な特徴および利点は、一部が以下の説明において示され、一部が以下の説明により明らかになり、又は本出願の実践により理解される。
【図面の簡単な説明】
【０００９】
本出願の上記および／または付加的な態様および利点は、実施例について図面を参照して以下に説明することにより明らかになり、理解しやすくなる。
【００１０】
【図１】本出願の実施例１に係る音声チップの概略構成図である。
【図２】本出願の実施例２に係る音声チップの概略構成図である。
【図３】本出願の実施例３に係る音声チップの概略構成図である。
【図４】本出願の実施例４に係る電子機器の概略構成図である。
【図５】本出願の実施形態の実現に適する例示的電子機器のブロック図を示す。
【発明を実施するための形態】
【００１１】
以下、本出願の実施例を詳細に説明する。前記実施例における例が図面に示され、同一又は類似する符号は、常に同一又は類似する要素、或いは、同一又は類似する機能を有する要素を示す。以下に、図面を参照しながら説明される実施例は例示的なものであり、本出願を解釈するためだけに用いられ、本出願を限定するものと理解してはならない。
【００１２】
本出願は、ウェイクアップしてから処理する、ウェイクアップアルゴリズムと処理アルゴリズムとの違いなど、音声ウェイクアップおよび音声信号処理の特徴に基づいて、音声チップを提案することにより、ウェイクアップ品質および音声信号認識の品質をさらに向上させる、より良い認識率およびインタラクション体験を達成することができるとともに、従来技術においてチップコストおよび消費電力が高いという技術的問題を解決することができる。
【００１３】
本出願の実施例に係る音声チップは、周辺機器インターフェースを介して音声受信機に接続されて音声信号を受信し、その後、第１のプロセッサがバスマトリックスを介して周辺機器インターフェースに接続されて音声信号を取得し、音声信号にウェイクアップワードがあるか否かを判断し、バスマトリックスを介して周辺機器インターフェースと接続された第２のプロセッサによって音声信号の信号ノイズ低減および音声認識を行う。本出願において、第１のプロセッサおよび第２のプロセッサを段階的に動作させることができ、一方のプロセッサが動作状態にある時、他方のプロセッサをスリープ状態に制御することで、第１のプロセッサおよび第２のプロセッサの状態を自動的に調整して音声チップの消費電力を削減することができ、異なるタスク段階において、第１のプロセッサおよび第２のプロセッサに対して、独立した電源オフ、周波数低減、クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）などの異なる電力消費モードを行う節電を自由に実現することができる。しかも、本出願の音声チップは、従来技術における音声チップに比べ、チップの設計、特にメモリｍｅｍｏｒｙサイズなどがソフトウェアによって定義され、既存の音声アルゴリズム特徴に基づいて合理的にリソースを選択してカスタマイズすることができるとともに、ｕｓｂ／ｐｃｉｅ／ｍｍｃ／ｎａｎｄ  ｆｌａｓｈなどの通常モジュールを省略することができ、メモリアレイの最低要件に応じて、機能および性能に影響を与えない場合には、冗長設計を省略した最小構成を採用し、音声チップの面積を大幅に小さくし、音声チップの全体コストを削減することができる。
【００１４】
本出願の実施例に係る音声チップおよび電子機器について図面を参照して以下に説明する。
【００１５】
図１は、本出願の実施例１に係る音声チップの概略構成図である。
【００１６】
本出願の実施例に係る音声チップは、任意の電子機器に適用されることにより、当該電子機器が音声ウェイクアップ、音声処理、音声認識などの機能を実行することができる。
【００１７】
ここで、電子機器は、パソコン（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ、ＰＣと略する）、クラウドデバイス、モバイルデバイス、スマートスピーカなどであってもよく、モバイルデバイスは、例えば、携帯電話、タブレット、携帯情報端末、ウェアラブルデバイス、車載機器など、様々なオペレーティングシステム、タッチスクリーン、および／またはディスプレイを有するハードウェアデバイスであってもよい。
【００１８】
図１に示すように、当該音声チップ１００は、音声受信機に接続され、音声信号を受信するように構成される周辺機器インターフェース１０と、周辺機器インターフェース１０に接続されるバスマトリックス２０と、バスマトリックス２０に接続され、音声信号に基づいて音声信号にウェイクアップワードがあるか否かを判断するように構成される第１のプロセッサ３１と、バスマトリックス２０に接続され、音声信号の信号ノイズ低減および音声認識を行うように構成される第２のプロセッサ３２と、バスマトリックス２０に接続されるメモリアレイ４０と、を含むことができる。
【００１９】
本出願の実施例において、音声受信機は、音声信号を収集または受信するように構成され、例えば、音声受信機は、音声収集機能を有するマイクであってもよく、または、音声受信機は、周辺オーディオ（ＡＵＤＩＯ）モジュールなどのオーディオ加速モジュールであってもよく、本出願は、これについて限定しない。
【００２０】
ここで、マイクの数は１つであってよいし、複数であってもよく、例えば、マイクグループであり、本出願は、これについて限定しない。例えば、音声信号の信号品質を向上させ、後続の音声認識の精度を向上させるために、マイクグループは、２つのマイクを含んでもよく、一方のマイクは、ユーザーが入力した音声データを収集することができ、他方のマイクは、ノイズデータを収集することができる。例を挙げると、一方のマイクは、電子機器の正面に設置されてもよく、主にユーザーが入力した音声データを収集する。当業者であれば、当該マイクがユーザーの音声データを通常に収集するほか、小部分の環境ノイズを収集する可能性もあると理解することができる。他方のマイクは、電子機器の裏面に設置されてもよく、主にノイズデータを収集する。当業者であれば、当該ノイズデータに小部分の、ユーザーが入力した音声データが含まれる可能性もあると理解することができる。マイクグループは、音声データとノイズデータとを減算および増幅して、音声信号を得ることができる。これにより、収集された音声信号はノイズ低減処理によって得られた音声信号であり、音声信号の信号品質を向上させることができ、そして後続の音声認識を行う際に認識結果の精度を向上させることができる。
【００２１】
本出願の実施例において、音声チップ１００は、デュアルプロセッサ非同期疎結合独立構造を採用して、ウェイクアップタスクおよび信号処理タスクを分担して実行することができ、すなわち、音声チップ１００は、２つの独立した非同期デュアルプロセッサを含み、それぞれ第１のプロセッサ３１と第２のプロセッサ３２であり、当該第１のプロセッサ３１によってウェイクアップタスクを完成し、第２のプロセッサ３２によって信号処理タスクを完成する。
【００２２】
なお、「第１の」および「第２の」という用語は、単に説明するためのものであり、相対的重要性を明示または暗示するか、または指示された技術的特徴の数を暗示するものであると理解すべきではない。これにより、「第１の」、「第２の」で限定された特徴は、少なくとも１つの当該特徴を明示または暗示することができる。
【００２３】
すなわち、本出願において、音声チップ１００は、２つのプロセッサを含み、一方のプロセッサはウェイクアップタスクを実行し、他方のプロセッサは信号処理タスクを実行する。これにより、２つのプロセッサは段階的に動作することができ、一方のプロセッサが動作状態にある場合に、他方のプロセッサをスリープ状態に制御することで、第１のプロセッサ３１および第２のプロセッサ３２の状態を自動的に調整して音声チップの消費電力を削減することができ、異なるタスク段階において、第１のプロセッサ３１と第２のプロセッサ３２とに対して、独立した電源オフ、周波数低減、クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）などの異なる電力消費モードを行う節電を自由に実現することができる。
【００２４】
例えば、第１のプロセッサ３１が動作状態にある場合に、第２のプロセッサ３２をスリープ状態に制御することができ、第２のプロセッサ３２が動作状態にある場合に、第１のプロセッサをスリープ状態に制御することができる。つまり、本出願において、第１のプロセッサ３１および第２のプロセッサ３２は、独立したタスク分担および制御を採用することができ、第１のプロセッサ３１が音声信号にウェイクアップワードが含まれることを検測するまで、第２のプロセッサ３２は動作しなくてもよく、すなわち第２のプロセッサはスリープ状態にあってもよい。第１のプロセッサ３１が音声信号にウェイクアップワードが含まれることを検測した場合に、第２のプロセッサ３２を起動させて信号ノイズおよび音声認識を行わせることができ、第２のプロセッサ３２が動作している場合に、第１のプロセッサ３１はスリープ状態に入ってもよい。
【００２５】
本出願の実施例において、第１のプロセッサ３１は、音声信号に基づいて、当該音声信号にウェイクアップワードがあるか否かを判断することができ、ある場合に、電子機器をウェイクアップさせ、ない場合に、電子機器をウェイクアップさせない。例を挙げると、電子機器がスマートスピーカである場合に、ユーザーが入力した音声信号に「小度、小度（シャオドゥ、シャオドゥ）」が含まれると、音声信号にウェイクアップワードがあると決定し、この時、スマートスピーカをウェイクアップすることができる。ここで、ウェイクアップワードは、電子機器の内蔵プログラムによって予め設定されたものであってもよく、または、ユーザーのパーソナライズ需要を満たすために、ユーザーが自身の需要に応じて設定したものであってもよく、本出願では限定されない。
【００２６】
第１のプロセッサ３１が音声信号にウェイクアップワードがあるか否かを判断した場合に、第２のプロセッサ３２を起動させて音声信号の信号処理（例えば、増幅、ノイズ低減、エコーキャンセル、音声方向認識などの処理）および音声認識を行わせることができる。そして、第２のプロセッサ３２が起動した後、音声チップの消費電力を削減するために、第１のプロセッサ３１はスリープ状態に入ってもよい。
【００２７】
本出願の実施例において、メモリアレイ４０は、ウェイクアップモデルデータ、演算データおよびシステム情報を記憶する。本出願の実施例に係る音声チップ１００は、従来技術における音声チップに比べ、ｕｓｂ／ｐｃｉｅ／ｍｍｃ／ｎａｎｄ  ｆｌａｓｈなどの通常モジュールを省略することができ、メモリアレイ４０の最低要件に応じて、機能および性能に影響を与えない場合には、冗長設計を省略した最小構成を採用し、音声チップの面積を大幅に小さくし、音声チップの全体コストを削減することができる。
【００２８】
本出願の実施例に係る音声チップは、周辺機器インターフェースを介して音声受信機に接続されて音声信号を受信し、その後、第１のプロセッサがバスマトリックスを介して周辺機器インターフェースに接続されて音声信号を取得し、音声信号にウェイクアップワードがあるか否かを判断し、バスマトリックスを介して周辺機器インターフェースと接続された第２のプロセッサによって音声信号の信号ノイズ低減および音声認識を行う。本出願において、第１のプロセッサおよび第２のプロセッサを段階的に動作させることができ、一方のプロセッサが動作状態にある時、他方のプロセッサをスリープ状態に制御することで、第１のプロセッサおよび第２のプロセッサの状態を自動的に調整して音声チップの消費電力を削減することができ、異なるタスク段階において、第１のプロセッサおよび第２のプロセッサに対して、独立した電源オフ、周波数低減、クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）などの異なる電力消費モードを行う節電を自由に実現することができる。しかも、本出願の音声チップは、従来技術における音声チップに比べ、チップの設計、特にメモリｍｅｍｏｒｙサイズなどがソフトウェアによって定義され、既存の音声アルゴリズム特徴に基づいて合理的なリソースを選択してカスタマイズすることができるとともに、ｕｓｂ／ｐｃｉｅ／ｍｍｃ／ｎａｎｄ  ｆｌａｓｈなどの通常モジュールを省略することができ、メモリアレイの最低要件に応じて、機能および性能に影響を与えない場合には、冗長設計を省略した最小構成を採用し、音声チップの面積を大幅に小さくし、音声チップの全体コストを削減することができる。
【００２９】
可能な実現形態として、コスト要因を考慮して、従来の音声チップ外部の高消費電力且つ高コストのＤＤＲ３／ＤＤＲ４ストレージの代わりに、メモリアレイは、最低要件のスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＳＲＡＭと略する）を採用することができる。具体的には、メモリアレイ４０は、システム情報を記憶するためのシステムリードオンリーメモリ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ、ＲＯＭと略する）と、ウェイクアップモデルデータを記憶するための第１のＳＲＡＭと、演算データを記憶するための第２のＳＲＡＭを含むことができる。
【００３０】
本出願の実施例において、音声チップ１００コアメモリサイズ、ＳＲＡＭメモリサイズ、システムメモリサイズは、ソフトウェアによって設定することができ、すなわち、メモリアレイ、ＳＲＡＭ、ＲＯＭメモリサイズは、カスタマイズすることができる。これにより、音声チップのコストが需要を満たす条件で、音声チップの面積を最小化することができる。例えば、１．５ＭＢの記憶スペースを持つ２つのＳＲＡＭ、をソフトウェアによってそれぞれ第１のＳＲＡＭおよび第２のＳＲＡＭとして定義することができる。
【００３１】
ここで、第１のＳＲＡＭと第２のＳＲＡＭとを、マルチタイルスプライシング構造としてもよく、これにより、大容量記憶を実現することができる。
【００３２】
可能な一実現形態として、第１のＳＲＡＭおよび第２のＳＲＡＭの消費電力の管理が容易ではない問題について、第１のＳＲＡＭと第２のＳＲＡＭとを複数のＳＲＡＭセルに分けることができ、各ＳＲＡＭセルのクロックおよび電源は、いずれも独立に管理することができ、例えば、ある時間帯のデータ操作なしについて、一部のＳＲＡＭセルを分割して部分的電源オフおよびｃｌｏｃｋ  ｇａｔｉｎｇを行い、クロックデータの無効な反転を低減し、消費電力を柔軟に削減するという目的を達成することができる。
【００３３】
具体的には、第１のＳＲＡＭおよび第２のＳＲＡＭは、それぞれ複数のＳＲＡＭセルを有してよく、メモリアレイ４０は、複数のＳＲＡＭセルに対してそれぞれクロック制御および電源制御を行うプロセッサをさらに含んでもよい。ここで、第１のプロセッサ３１が動作する時、第１のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御する。第２のプロセッサ３２が動作する時、第２のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御する。
【００３４】
つまり、本出願において、消費電力の面において、より細かい電源管理を実現するため、比較的に大きな第１のＳＲＡＭおよび第２のＳＲＡＭを小さなＳＲＡＭセルに分けることができ、例えば、第１のＳＲＡＭおよび第２のＳＲＡＭをそれぞれ１６個のＳＲＡＭセルに分けて、独立した電源制御およびクロック制御を行い、各ＳＲＡＭセルによってそれぞれの対応するデータ操作を監視し、メモリの電源管理を柔軟に実現することができる。第１のプロセッサ３１が動作していることが監視された場合、すなわち音声信号に対してウェイクアップワード検測を行っていることが監視された場合、第１のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御することができる。第２のプロセッサ３２が動作していることが監視された場合、第２のＳＲＡＭにおける対応するＳＲＡＭセルを動作させ、かつ他のＳＲＡＭセルを動作しないように制御することができる。これにより、動作していないＳＲＡＭセルに対して部分的な電源オフおよびｃｌｏｃｋ  ｇａｔｉｎｇを行い、クロックデータの無効な反転を低減し、音声チップ１００の消費電力を削減することができる。
【００３５】
なお、上述した第１のＳＲＡＭと第２のＳＲＡＭとは、物理的な違いがなく、具体的には、各ＳＲＡＭに含まれるセルの数は、ソフトウェアによって設定されてもよい。
【００３６】
可能な一実現形態として、第１のＳＲＡＭおよび第２のＳＲＡＭは、排他的エリアおよび共有エリアを含むことができ、ここで、排他的エリアは、第１のプロセッサ３１または第２のプロセッサ３２によって記憶され、共有エリアは、第１のプロセッサ３１および第２のプロセッサ３２によって記憶される。ここで、排他的エリアおよび共有エリアの数およびメモリサイズは、ソフトウェアによって設定されてもよい。
【００３７】
一例として、第１のＳＲＡＭおよび第２のＳＲＡＭは、それぞれ、第１の排他的エリアと、第２の排他的エリアと、共有エリアと、を含むことができる。
【００３８】
ここで、第１の排他的エリアは、第１のプロセッサ３１によって記憶され、第２の排他的エリアは第２のプロセッサ３２によって記憶され、共有エリアは、第１のプロセッサ３１と第２のプロセッサ３２とによって記憶される。
【００３９】
例えば、第１のＳＲＡＭまたは第２のＳＲＡＭについて、ソフトウェアによって１．５ＭＢの記憶スペースの第１の排他的エリアが定義され、第１のプロセッサ３１によって記憶され、ウェイクアップモデルデータを記憶し、ソフトウェアによって１．５ＭＢの記憶スペースの第２の排他的エリアが定義され、第２のプロセッサ３２によって記憶され、演算データを記憶し、ソフトウェアによって０．５ＭＢの記憶スペースの共有エリアが定義され、第１のプロセッサ３１と第２のプロセッサ３２とによって共有することができる。
【００４０】
別の例として、第１のＳＲＡＭは、第１の排他的エリアと第１の共有エリアとを含むことができ、第２のＳＲＡＭは、第２の排他的エリアと第２の共有エリアとを含むことができる。
【００４１】
ここで、第１の排他的エリアは第１のプロセッサ３１によって記憶され、第１の共有エリアは第１のプロセッサ３１と第２のプロセッサ３２とによって記憶され、第２の排他的エリアは第２のプロセッサ３２によって記憶され、第２の共有エリアは、同様に第１のプロセッサ３１と第２のプロセッサ３２とによって記憶することができる。
【００４２】
例えば、第１のＳＲＡＭについて、ソフトウェアによって１．５ＭＢの記憶スペースの第１の排他的エリアが定義され、第１のプロセッサ３１によって記憶され、ウェイクアップモデルデータを記憶し、ソフトウェアによって０．５ＭＢの記憶スペースの第１の共有エリアが定義され、第１のプロセッサ３１と第２のプロセッサ３２とによって共有することができる。第２のＳＲＡＭについて、ソフトウェアによって１．５ＭＢの記憶スペースの第２の排他的エリアが定義され、第２のプロセッサ３２によって記憶され、演算データを記憶し、ソフトウェアによって０．５ＭＢの記憶スペースの第２の共有エリアが定義され、第１のプロセッサ３１と第２のプロセッサ３２とによって共有することができる。
【００４３】
可能な一実現形態として、上述した排他的エリア、例えば、第１の排他的エリアと第２の排他的エリアとは、記憶スピードを向上させるように、キャッシュ可能領域（ｃａｃｈｅａｂｌｅ）を有してよい。
【００４４】
可能な一実現形態として、上述した共有エリアは、キャッシュ整合性の問題を回避しつつ、リードオンリー、最大バッチリードの効率を向上させ、全体のスループット、例えば２倍のスループットを向上させるために、キャッシュ不能領域（ｕｎｃａｃｈｅａｂｌｅ）を有してもよい。
【００４５】
本出願において、排他的エリアはキャッシュ可能領域を有し、共有エリアはキャッシュ不能領域を有し、これは、ソフトウェアによって構成することができる。
【００４６】
可能な一実現形態として、第１のプロセッサ３１および第２のプロセッサ３２は、高度な拡張可能インターフェース（Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ、ＡＸＩと略する）を介してバスマトリックス２０に接続され、バスマトリックス２０は、ＡＸＩ／高度な高性能バス（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ、ＡＨＢと略する）コンバーターを介してＡＨＢバスに接続され、バスマトリックス２０は、ＡＸＩ／高度な周辺バス（Ａｄｖａｎｃｅｄ  Ｐｅｒｉｐｈｅｒａｌ  Ｂｕｓ、ＡＰＢと略する）コンバーターを介してＡＰＢバスに接続され、ＡＰＢバスは、周辺機器に接続される。
【００４７】
可能な一実現形態として、図２を参照して、図１に示される実施例に基づいて、当該音声チップは、クロックリセットユニット５０をさらに含むことができる。
【００４８】
ここで、クロックリセットユニット５０は、バスマトリックス２０に接続され、バスマトリックス２０、第１のプロセッサ３１、第２のプロセッサ３２およびメモリアレイ４０のクロックとリセットとを制御するように構成され、クロックリセットユニット５０は、ＡＸＩ／ＡＰＢコンバーターを介してバスマトリックス２０に接続される。
【００４９】
本出願の実施例において、クロックリセットユニット５０は、音声チップ１００内の全てのモジュールのクロックとリセットとを担当し、各モジュールが動作するクロック周波数およびデューティ比の設定は、ソフトウェアによって柔軟に設定することができ、各モジュールは、複数段階の独立したリセット設定に分けることができる。そして、メモリアレイ４０内の第１のＳＲＡＭおよび第２のＳＲＡＭ、第１のＳＲＡＭおよび第２のＳＲＡＭ内のＳＲＡＭセルなど、各モジュール内のサブモジュールについて、クロックリセットユニット５０は、そのクロック周波数分割およびｃｌｏｃｋ  ｇａｔｉｎｇを管理することもでき、ソフトウェアによって、需要に応じて各モジュールまたは各サブモジュールの適切な動作周波数を設定するか、需要に応じて各モジュールのクロック入力を直接オフにする。これにより、各モジュールまたは各サブモジュールのクロックを独立に管理することを実現し、消費電力を柔軟に削減するという目的を達成することができる。
【００５０】
一例として、第１のプロセッサ３１および第２のプロセッサ３２をそれぞれデジタルシグナルプロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ、ＤＳＰと略する）として例示し、ＤＳＰ外部データ操作では、Ｐｒｅｆｅｔｃｈ構造設計のない大きなＣａｃｈｅ  Ｌｉｎｅを採用する。音声チップは、デュアルＨＩＦＩ４  ＤＳＰプロセッサ（ＨＩＦＩ４  ＤＳＰ０とＨＩＦＩ４ＤＳＰ１）非同期疎結合独立構造を採用し、ウェイクアップおよび信号処理タスクを分担して実行し、デュアルＡＸＩバス方式を採用して、バスマトリックス（Ｍａｔｒｉｘ）に接続され、外部に２つの独立したオンチップ大容量ＳＲＡＭおよびオーディオインターフェース設計モジュール（例えば、図３中の周辺機器ＡＵＤＩＯモジュール）を装着することによって本体アーキテクチャを実現する。例えば、本出願の実施例３に係る音声チップの概略構成図である図３を参照されたい。
【００５１】
図３において、ＤＳＰ＿ＳＵＢは、ＤＳＰサブシステムであり、２つの独立した非同期デュアルコアＨＩＦＩ４  ＤＳＰを含み、２つのＤＳＰは、ＡＸＩインターフェースを介してバスマトリックスに接続している。バスマトリックスによって周辺機器モジュール、オーディオモジュール、メモリモジュールを制御しながら、プロセスコントローラによって動作を協調し、その主なタスクが、音声入力のウェイクアップ＋信号処理動作を実現することであり、主な機能が、ウェイクアップ、音声信号増幅、ノイズ除去、エコーキャンセル、リモートポジショニングなどの処理を含む。
【００５２】
Ｂｕｓ＿ＳＵＢはバスサブシステムであり、ＡＸＩ、ＡＨＢ、ＡＰＢバスブリッジモジュールを含み、データ全体の転送を担当し、帯域幅の需要に応じて、それぞれ異なる動作周波数で動作し、例えば、ソフトウェアによって対応する周波数分割レジスタ設定を配置し、異なる必要に応じた動作周波数を生成することができる。
【００５３】
ＭＥＭ＿ＳＵＢはメモリ（Ｍｅｍｏｒｙ）サブシステムであり、それぞれウェイクアップモデルデータおよび演算データを記憶するための第１のＳＲＡＭ（ＳＲＡＭ０）および第２のＳＲＡＭ（ＳＲＡＭ１）を含む。また、Ｍｅｍｏｒｙサブシステムは、システム情報を記憶するためのシステムＲＯＭをさらに含む。ここで、ＳＲＡＭの消費電力の管理が困難である問題について、ＳＲＡＭ０およびＳＲＡＭ１はそれぞれ１６個の小さなＳＲＡＭセルによって構成され、各ＳＲＡＭセルのクロックおよび電源は、全て独立に管理することができる。本出願において、オンチップの大ブロックのＳＲＡＭを合理的に分割し組み合わせることで、独立した電源およびｃｌｏｃｋ  ｇａｔｉｎｇ制御を自由に実現し、消費電力の最も大きいモジュールを細かく制御することができる。
【００５４】
ＣＲＧ＿ＳＵＢは、クロックリセットグループ（Ｃｌｏｃｋ  Ｒｅｓｅｔ  Ｇｒｏｕｐ）サブシステムであり、全てのモジュールのクロックおよびリセットを担当し、各モジュールが動作するクロック周波数およびデューティ比の設定をソフトウェアによって柔軟に設定することができ、各モジュールは、複数段階の独立したリセット設定に分けることができる。本出願において、ＣＲＧ＿ＳＵＢは、全てのサブモジュールのクロック周波数分割およびｃｌｏｃｋ  ｇａｔｉｎｇを全体的に管理し、ソフトウェアによって、需要に応じて各モジュールの適切な動作周波数を設定するか、需要に応じて各モジュールのクロック入力を直接オフにする。
【００５５】
ＰＥＲＩ＿ＳＵＢは、周辺機器（ｐｅｒｉｐｈｅｒａｌ）モジュールサブシステムという部分であり、ｕａｒｔ／ｓｐｉ＿ｓｌａｖｅ／ｍａｓｔｅｒ／Ｉ２ｃ＿ｓｌｖｅ／ｉ２Ｓ／ｐｄｍ／ｔｍｄなど、さまざまな外部インターフェースを支持する。
【００５６】
これにより、音声チップの最大動作周波数を３００Ｍ未満にし、全体の最大消費電力を２５０ミリワット（ｍＷ）未満にすることができる。さらに、当該音声チップは、汎用チップではなくカスタムチップであるため、ｕｓｂ／ｐｃｉｅ／ｍｍｃ／ｎａｎｄ  ｆｌａｓｈなどの通常のモジュールを省略することができ、アルゴリズムメモリの最低要件に応じて、機能性能に影響を与えない場合には、冗長設計を省略した最小構成を採用して、音声チップの面積を大幅に小さくし、音声チップ全体のコストを削減し、単一の音声チップのコストを１ドル未満にすることができる。また、本出願の音声チップは、音声信号のマルチチャンネル入力および音声信号の並列高品質処理を良好に満たすことができ、全体の消費電力が従来技術の音声チップよりも低く、コストが大幅に削減される。スマートスピーカユーザーにとって、全体コストは重要な参考購入根拠であり、車載ユーザーにとっては、カースペックレベルの要件を満たす必要があるだけでなく、その消費電力の指標も非常に重要であるので、本出願の音声チップは、既存のスマートスピーカおよび車載市場の要件を満たすことができる。
【００５７】
上述した実施例を実現するために、本出願は電子機器をさらに提案する。
【００５８】
図４は、本出願の実施例４に係る電子機器の概略構成図である。
【００５９】
本出願の実施例に係る電子機器は、ＰＣ、クラウドデバイス、モバイルデバイス、スマートスピーカなどであってもよく、モバイルデバイスは、例えば、携帯電話、タブレット、携帯情報端末、ウェアラブルデバイス、車載機器など、様々なオペレーティングシステム、タッチスクリーンおよび／またはディスプレイを有するハードウェアデバイスであってもよい。
【００６０】
図４に示すように、当該電子機器は、マイク２００と、マイク２００に接続され本出願の前述した実施例に提案された音声チップ１００とを含むことができる。
【００６１】
本出願の実施例において、マイク２００は、音声信号を収集する。ここで、マイクの数は１つであってもよいし、複数であってもよく、例えばマイクグループであり、本出願ではこれについて限定しない。例えば、音声信号の信号品質を向上させ、後続の音声認識の精度を向上させるために、マイクグループは、２つのマイクを含んでもよい。一方のマイクは、ユーザーが入力した音声データを収集することができ、他方のマイクはノイズデータを収集することができる。例を挙げると、一方のマイクは、電子機器の正面に設置されてもよく、主にユーザーが入力した音声データを収集にする。当業者であれば、当該マイクがユーザーの音声データを通常に収集するほか、小部分の環境ノイズを収集する可能性もあると理解することができる。他方のマイクは、電子機器の裏面に設置されてもよく、主にノイズデータを収集する。当業者であれば、当該ノイズデータに小部分の、ユーザーが入力した音声データが含まれる可能性もあると理解することができる。マイクグループは、音声データとノイズデータとを減算および増幅して、音声信号を得ることができる。これにより、収集された音声信号はノイズ低減処理によって得られた音声信号であり、音声信号の信号品質を向上させることができ、そして後続の音声認識を行う際に認識結果の精度を向上させることができる。
【００６２】
なお、前述した音声チップの実施例に対する解釈説明は、当該実施例の電子機器にも適用され、ここでは説明を省略する。
【００６３】
図５は、本出願の実施形態の実現に適する例示的電子機器のブロック図を示す。図５に示される電子機器１２は、単なる一例であり、本出願の実施例の機能および使用範囲を一切限定しない。
【００６４】
図５に示すように、電子機器１２は、汎用コンピューティング機器の形態で示されている。電子機器１２の構成要素は、一つ又は複数のプロセッサ又は処理ユニット１６と、メモリ２８と、異なるシステム構成要素（メモリ２８と処理ユニット１６とを含む）を接続するバス１８と、を含んでもよいが、これらに限定されない。
【００６５】
バス１８は、メモリバス又はメモリコントローラ、周辺バス、アクセラレーテッドグラフィックスポート、プロセッサ又は多様なバス構造のうちの任意のバス構造を使用するローカルバスを含む、複数種類のバス構造のうち一つ又は複数を表す。例を挙げると、これらのアーキテクチャは、インダストリスタンダードアーキテクチャ（Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ、以下ＩＳＡと略する）バス、マイクロチャネルアーキテクチャ（Ｍｉｃｒｏ  Ｃｈａｎｎｅｌ  Ａｒｃｈｉｔｅｃｔｕｒｅ、以下ＭＡＣと略する）バス、拡張ＩＳＡバス、ビデオエレクトロニクススタンダーズアソシエーション（Ｖｉｄｅｏ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｔａｎｄａｒｄｓ  Ａｓｓｏｃｉａｔｉｏｎ、以下ＶＥＳＡと略する）ローカルバス、及びペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ、以下ＰＣＩと略する）バスを含むが、これらに限定されない。
【００６６】
電子機器１２は、典型的には、複数種類のコンピュータシステム読み取り可能な媒体を含む。これらの媒体は、電子機器１２がアクセスすることができる任意の使用可能な媒体であってもよく、揮発性媒体及び不揮発性媒体、リムーバブル媒体及びノンリムーバブル媒体を含む。
【００６７】
メモリ２８は、ランダムアクセスメモリ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下ＲＡＭと略する）３０及び／又はキャッシュメモリ３２などの揮発性メモリ形態のコンピュータシステム読み取り可能な媒体を含んでもよい。電子機器１２は、他のリムーバブル／ノンリムーバブル、揮発性／不揮発性コンピュータシステム記憶媒体をさらに含んでもよい。単なる一例として、ストレージシステム３４は、ノンリムーバブル、不揮発性磁気媒体（図５に示されていないが、通常「ハードドライバ」という）に対して読み出し及び書き込みをするために用いることができる。図５に示されていないが、リムーバブル不揮発性磁気ディスク（例えば、「フロッピーディスク」）に対して読み出し及び書き込みをするための磁気ディスクドライブ、及びリムーバブル不揮発性光学ディスク（例えば、光ディスクリードオンリーメモリ(Ｃｏｍｐａｃｔ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ、以下ＣＤ−ＲＯＭと略する)、デジタルビデオディスクリードオンリーメモリ(Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ、以下ＤＶＤ−ＲＯＭと略する)又は他の光学媒体）に対して読み出し及び書き込みをするための光学ディスクドライブを提供することができる。これらの場合、各ドライバは、一つ又は複数のデータメディアインターフェースを介してバス１８に接続することができる。メモリ２８は、本発明の各実施例に記載の機能を実行するように構成される１セット（例えば、少なくとも一つ）のプログラムモジュールを有する少なくとも一つのプログラム製品を含んでもよい。
【００６８】
１セットの（少なくとも１つ）プログラムモジュール４２を有するプログラム／ユーティリティ４０は、例えば、メモリ２８に記憶されてもよく、このようなプログラムモジュール４２は、オペレーティングシステム、１つまたは複数のアプリケーションプログラム、他のプログラムモジュールおよびプログラムデータを含むが、これらに限定されない。これらの例のそれぞれまたはある組み合わせには、ネットワーキング環境の実現が含まれる可能性がある。プログラムモジュール４２は、通常、本開示に記載の実施例における機能および／または方法を実行する。
【００６９】
電子機器１２は、１つまたは複数の外部デバイス１４（例えば、キーボード、ポインティングデバイス、ディスプレイ２４など）と通信することができ、また、ユーザが当該電子機器１２とインタラクションすることを可能にする１つまたは複数のデバイスと通信することができ、および／または、当該電子機器１２が１つまたは複数の他のコンピューティングデバイスと通信することを可能にする任意のデバイス（例えば、ネットワークカード、モデムなど）と通信することもできる。そのような通信は、入力／出力（Ｉ／Ｏ）インターフェース２２を介して行うことができる。また、電子機器１２は、ネットワークアダプタ２０を介して、１つまたは複数のネットワーク（例えば、ローカルエリアネットワーク（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ、以下ＬＡＮと略する）、ワイドエリアネットワーク（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ、以下ＷＡＮと略する）、および／またはインターネットなどのパブリックネットワーク）と通信することができる。図に示すように、ネットワークアダプタ２０は、バス１８を介して電子機器１２の他のモジュールと通信する。なお、図に示されていないが、マイクロコード、デバイスドライバ、冗長化処理ユニット、外部ディスク駆動アレイ、ＲＡＩＤシステム、テープドライバ、およびデータバックアップストレージシステムなどを含むが、これらに限定されない他のハードウェアおよび／またはソフトウェアモジュールを電子機器１２と組み合わせて使用することができる。
【００７０】
処理ユニット１６は、メモリ２８に記憶されているプログラムを実行することにより、様々な機能アプリケーションおよびデータ処理を実行し、例えば、前述した実施例に係る音声ウェイクアップ、音声処理、音声認識などの機能を実現する。
【００７１】
本明細書の説明において、「一実施例」、「一部の実施例」、「例」、「具体的な例」、或いは「一部の例」などの用語を参考した説明とは、当該実施例或いは例を合わせて説明された具体的な特徴、構成、材料或いは特性が、本開示の少なくとも１つの実施例或いは例に含まれることである。本明細書において、上記用語に対する例示的な説明は、必ずしも同じ実施例或いは例を示すものではない。また、説明された具体的な特徴、構成、材料或いは特性は、いずれか１つ或いは複数の実施例又は例において適切に結合することができる。なお、相互に矛盾しない限り、当業者は、本明細書において説明された異なる実施例又は例、及び異なる実施例又は例の特徴を結合し組み合わせることができる。
【００７２】
また、本開示の説明において、明確且つ具体的な限定がない限り、「複数」とは、２つ、３つなど、少なくとも２つを意味する。
【００７３】
フローチャート、又はここで他の方式により説明されるいかなるプロセス又は方法の説明は、特定のロジック機能又はプロセスのステップを実現するための一つ又はそれ以上の実行可能な命令のコードを含むモジュール、セグメント又は部分を示すことを理解されてもよい。また、本出願の好ましい実施形態の範囲は、他の実現を含んでおり、例示された又は議論された順序に従わなくてもよく、言及された機能が実質的に同時に、又は逆の順序に従って機能を実行することを含む。これは、本出願の実施例が属する技術分野の当業者に理解されるべきである。
【００７４】
フローチャートで示された又はここで他の形態で説明されたロジック及び／又はステップは、例えば、ロジック機能を実現するための実行可能な命令の順番付けられたリストと見なすことができ、任意のコンピュータ読み取り可能な記憶媒体に具体的に実現されて、命令実行システム、装置、又はデバイス（例えばコンピュータに基づいたシステム、プロセッサを含むシステム、又は他の命令実行システム、装置又はデバイスから命令を獲得して命令を実行するシステム）に利用されるか、又はこれらの命令実行システム、装置又はデバイスと組み合わせて利用される。本願明細書において、「コンピュータ読み取り可能な記憶媒体」は、命令実行システム、装置又はデバイスによって、又は、命令実行システム、装置又はデバイスと組み合わせて使用するためのプログラムを含む、格納する、通信する、伝播する、又は伝送することができる任意の装置であってもよい。コンピュータ読み取り可能な記憶媒体のより具体的な例（非限定的なリスト）として、１つ又は複数の配線を備える電気接続部（電子デバイス）、ポータブルコンピュータディスクカートリッジ（磁気デバイス）、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、消去可能なプログラマブルリードオンリーメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバデバイス、及びポータブルコンパクトディスクリードオンリーメモリ（ＣＤＲＯＭ）を含む。また、コンピュータ読み取り可能な記憶媒体は、前記プログラムが印刷され得る紙又は他の適切な媒体であってもよく、これは、例えば、紙や他の媒体を光学的スキャンし、次に編集し、解釈し、又は必要な場合に他の適切な形態で処理して前記プログラムを電子的に取得して、そしてコンピュータメモリに格納するからである。
【００７５】
なお、本出願の各部分は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせにより実現できる。上記の実施形態では、複数のステップ又は方法は、メモリに記憶され、且つ適切な命令実行システムによって実行されるソフトウェア又はファームウェアにより実現することができる。例えば、ハードウェアにより実現される場合は、他の実施形態と同じく、データ信号のロジック機能を実現するための論理ゲート回路を備えたディスクリート論理回路、適切な組み合わせ論理ゲート回路を備えた専用集積回路、プログラム可能なゲートアレイ（ＰＧＡ）、フィールド プログラム可能なゲートアレイ（ＦＰＧＡ）などの、本分野の公知技術のうちのいずれか一つ又はこれらの組み合わせにより実現することができる。
【００７６】
当業者は、上記の実施例に係る方法に含まれるステップの全部又は一部が、プログラムが関連するハードウェアを命令することにより完成できることを理解されたい。前記プログラムは、コンピュータ読み取り可能な媒体に記憶されてもよく、当該プログラムが実行される場合に、方法の実施例における一つのステップ又はその組み合わせを含むことができる。
【００７７】
また、本出願の各実施例に係る各機能ユニットは、一つの処理モジュールに集積されてもよいし、各ユニットは物理的に独立して存在してもよいし、２つ又は２つ以上のユニットが一つのモジュールに集積されてもよい。上記集積されたモジュールは、ハードウェアの形態で実現されてもよいし、ソフトウェアの機能モジュールの形態で実現されてもよい。上記集積されたモジュールがソフトウェアの機能モジュールの形態で実現され、独立した製品として販売又は使用される場合、一つのコンピュータ読み取り可能な記憶媒体に記憶されてもよい。
【００７８】
上記の記憶媒体は、リードオンリーメモリや磁気ディスク、光ディスクなどであってもよい。以上に本出願の実施例を示して説明したが、上記実施例は、例示的なものであり、本出願を限定するものと理解してはいけない。当業者は、本出願の範囲内において、上記実施例に対して変更、修正、置き換え及び変形を行うことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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