(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、
前記第１端子と接続される第１電極と、
第２電極と、
第３電極と、
前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、
前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、
前記第２端子と前記第１スイッチング素子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサと、
を備える演算回路。
【請求項２】
前記抵抗変化素子は、前記第２端子と前記第３端子との間に流れる電流に応じて抵抗値が変化する磁壁移動型の磁気抵抗効果素子である、
請求項１に記載の演算回路。
【請求項３】
前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方がオフ状態である場合において、前記第１電極に入力信号が入力されると、前記コンデンサが充電される、
請求項１又は２に記載の演算回路。
【請求項４】
前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方がオフ状態である場合、且つ、前記コンデンサが充電された状態である場合において、前記第１電極に入力信号が入力されていない状態で前記第２スイッチング素子の状態がオフ状態に保たれたまま前記第１スイッチング素子の状態がオン状態に変えられると、前記コンデンサの放電電流に応じた信号を前記第２電極から出力する、
請求項１から３のうちいずれか一項に記載の演算回路。
【請求項５】
前記コンデンサが有する２つの極板のうちの一方は、前記抵抗変化素子の外周部の一部である、
請求項１から４のうちいずれか一項に記載の演算回路。
【請求項６】
前記抵抗変化素子と、前記第１スイッチング素子と、前記第２スイッチング素子と、前記コンデンサとが基板上に積層された集積回路である、
請求項１から５のうちいずれか一項に記載の演算回路。
【請求項７】
請求項１から６のうちいずれか一項に記載の演算回路を複数備える、
ニューロモーフィックデバイス。
【請求項８】
前記複数の前記演算回路のうちの少なくとも一部の前記演算回路それぞれの前記第２電極は、互いに接続されている、
請求項７に記載のニューロモーフィックデバイス。
【請求項９】
前記複数の前記演算回路に含まれる第１演算回路の前記第２電極は、前記複数の前記演算回路に含まれる第２演算回路の前記第１電極と接続される、
請求項７又は８に記載のニューロモーフィックデバイス。
【請求項１０】
前記複数の前記演算回路のそれぞれの前記第１スイッチング素子を制御する制御部を備える、
請求項７から９のうちいずれか一項に記載のニューロモーフィックデバイス。
【請求項１１】
前記制御部は、前記複数の前記演算回路のうちの少なくとも一部の前記演算回路それぞれの前記第１スイッチング素子を、互いに同期させて制御する、
請求項１０に記載のニューロモーフィックデバイス。
【請求項１２】
前記制御部は、前記複数の前記演算回路のうちの少なくとも一部の前記演算回路それぞれの前記第１スイッチング素子を、互いに同期させずに制御する、
請求項１０又は１１に記載のニューロモーフィックデバイス。
【請求項１３】
前記制御部は、前記複数の前記演算回路のそれぞれについて、前記演算回路の前記第１電極に入力される入力信号に応じて、前記演算回路の前記第１スイッチング素子を制御する、
請求項１２に記載のニューロモーフィックデバイス。
【請求項１４】
第１端子と、第２端子と、第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、
前記第１端子と接続される第１電極と、
第２電極と、
第３電極と、
前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、
前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、
を備え、
前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方の状態がオフ状態である場合において、前記第１電極に入力信号が入力されると、前記第１スイッチング素子の寄生容量が充電され、
前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方がオフ状態である場合、且つ、前記寄生容量が充電された状態である場合において、前記第２スイッチング素子の状態がオフ状態に保たれたまま前記第１スイッチング素子の状態がオン状態に変えられると、前記寄生容量の放電電流に応じた信号を前記第２電極から出力する、
演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算回路、及びニューロモーフィックデバイスに関する。
【背景技術】
【０００２】
ニューラルネットワークによる演算を行うニューロモーフィックデバイスの電力性能の改善を目的として、神経系モデルについての研究、開発が行われている。そのような神経系モデルとしては、スパイキングニューラルネットワーク（ＳＮＮ；Spiking Neural Network）等を挙げることができる。【０００３】
スパイキングニューラルネットワークを実現する方法として、２端子型の抵抗変化素子を用いて実現する方法が知られている（特許文献１参照）。ここで、当該抵抗変化素子は、抵抗を変化させることが可能な２端子型の素子であり、例えば、ＲｅＲＡＭ（Resistive  Random  Access  Memory）等である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１８−５０８９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、従来、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現する方法は、知られていなかった。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子と接続される第１電極と、第２電極と、第３電極と、前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、前記第２端子と前記第１スイッチング素子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサと、を備える演算回路である。
【発明の効果】
【０００７】
本発明によれば、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現することができる演算回路、及びニューロモーフィックデバイスを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る演算システム１の構成の一例を示す図である。
【図２】抵抗変化素子１１の構成の一例を示す図である。
【図３】演算回路１０において第２電極Ｅ２から出力される信号の波形の一例を示す図である。
【図４】演算回路１０において第２電極Ｅ２から出力される信号の波形の他の例を示す図である。
【図５】演算回路１０において第２電極Ｅ２から出力される信号の波形の更に他の例を示す図である。
【図６】実施形態の変形例１に係るニューロモーフィックデバイス２の構成の一例を示す図である。
【図７】アレイ回路ＭＡのある第１列方向伝送路に接続された３つの演算回路１０それぞれの第２電極Ｅ２の電圧の時間的な変化の一例を示すタイミングチャートである。
【図８】アレイ回路ＭＡのある第１列方向伝送路に接続された３つの演算回路１０それぞれの第２電極Ｅ２の電圧の時間的な変化の他の例を示すタイミングチャートである。
【図９】実施形態の変形例２に係るニューロモーフィックデバイス３の構成の一例を示す図である。
【図１０】基板上に構成された演算回路１０の一例を示す図である。
【発明を実施するための形態】
【０００９】
＜実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。なお、本実施形態では、電気信号を伝送する導体のことを、伝送路と称して説明する。伝送路は、例えば、基板上にプリントされた導体であってもよく、線状に形成された導体等の導線等であってもよい。また、本実施形態では、電圧と称した場合、所定の基準となる電位からの電位差を意味し、基準電位についての図示及び説明を省略する。ここで、基準電位は、如何なる電位であってもよい。以下では、一例として、基準電位がグラウンド電位である場合について説明する。
【００１０】
＜演算システムの構成＞
図１は、実施形態に係る演算システム１の構成の一例を示す図である。
【００１１】
演算システム１は、スパイキングニューラルネットワークのスパイク信号を出力する。演算システム１は、演算回路１０と、制御部２０を備える。ここで、制御部２０は、演算回路１０を制御する。制御部２０は、例えば、マイコンである。なお、制御部２０は、マイコンに代えて、演算回路１０を制御可能な他の回路、他の装置であってもよい。
【００１２】
演算回路１０は、第１電極Ｅ１と、第２電極Ｅ２と、第３電極Ｅ３との３つの電極を備える。また、演算回路１０は、抵抗変化素子１１と、第１スイッチング素子Ｓ１と、第２スイッチング素子Ｓ２と、コンデンサＣを備える。
【００１３】
第１電極Ｅ１は、演算回路１０へ入力する入力信号を演算回路１０が受け付ける電極である。第１電極Ｅ１は、図示しない伝送路を介して、制御部２０に接続される。なお、第１電極Ｅ１は、制御部２０に代えて、第１電極Ｅ１に入力信号を入力可能な他の回路、他の装置等が接続される構成であってもよい。
【００１４】
第２電極Ｅ２は、演算回路１０が出力する信号を、他の回路へと出力する電極である。例えば、第２電極Ｅ２は、演算回路１０が出力するスパイク信号を、他の回路へと出力する。図１に示した例では、第２電極Ｅ２には、抵抗ＲＲ１を介して、図示しない他の回路が接続されている。なお、第２電極Ｅ２には、抵抗ＲＲ１を介さずに当該他の回路が接続される構成であってもよく、コンパレータ等の他の回路素子を介して当該他の回路が接続される構成であってもよい。また、第２電極Ｅ２には、他の演算回路１０の第２電極Ｅ２が接続される構成であってもよく、他の演算回路１０の第１電極Ｅ１が接続される構成であってもよい。また、演算回路１０は、抵抗ＲＲ１を備える構成であってもよい。
【００１５】
第３電極Ｅ３は、演算回路１０が出力する信号を、他の回路、グラウンド等へと出力する電極である。例えば、第３電極Ｅ３は、演算回路１０に入力された入力信号と、演算回路１０が備える抵抗変化素子１１の抵抗値とに応じた信号を、他の回路、グラウンド等へ出力する。図１に示した例では、第３電極Ｅ３には、抵抗ＲＲ２を介して、図示しない他の回路が接続されている。なお、第３電極Ｅ３には、抵抗ＲＲ２を介さずに当該他の回路が接続される構成であってもよく、コンパレータ等の他の回路素子を介して当該他の回路が接続される構成であってもよい。
【００１６】
抵抗変化素子１１は、抵抗を変化させることが可能な素子である。また、抵抗変化素子１１は、第１端子ＴＭ１と、第２端子ＴＭ２と、第３端子ＴＭ３との３つの端子を有する。すなわち、抵抗変化素子１１は、３端子型の素子である。以下では、一例として、抵抗変化素子１１が、第２端子ＴＭ２と第３端子ＴＭ３との間に流れる電流に応じて抵抗が変化する磁壁移動型の磁気抵抗効果素子である場合について説明する。なお、抵抗変化素子１１は、抵抗を変化させることが可能な３端子型の素子であれば、磁壁移動型の磁気抵抗効果素子に代えて、如何なる素子であってもよい。
【００１７】
ここで、磁気抵抗効果素子は、磁気抵抗効果として巨大磁気抵抗効果（Giant Magneto Resistive Effect）、トンネル磁気抵抗効果（Tunnel Magneto Resistance Effect）等を用いた素子である。また、磁気抵抗効果素子は、磁気抵抗効果素子が有する２つの強磁性層の磁化の関係によって抵抗値が変化する。磁気抵抗効果素子は、当該２つの強磁性層の磁化の関係を、スピン偏極電流によって変化させることが可能である。そして、磁壁移動型の磁気抵抗効果素子は、スピン偏極電流によって当該２つの強磁性層のうちの一方の強磁性層内における磁壁を移動させることにより、当該２つの強磁性層の磁化の関係を変化させることが可能な磁気抵抗効果素子である。
【００１８】
ここで、図２を参照し、抵抗変化素子１１の構成について説明する。図２は、抵抗変化素子１１の構成の一例を示す図である。
【００１９】
抵抗変化素子１１は、第１端子ＴＭ１と第２端子ＴＭ２と第３端子ＴＭ３との３つの端子に加えて、抵抗変化部Ｂ１と、磁化固定部Ｂ１１と、磁化固定部Ｂ１２を備える。
【００２０】
抵抗変化部Ｂ１は、２つの強磁性層を有する。抵抗変化部Ｂ１は、これら２つの強磁性層の磁化の関係によって抵抗値が変化する。具体的には、抵抗変化部Ｂ１は、強磁性層Ｌ１と、非磁性層Ｌ２と、磁気記録層Ｌ３を備える。以下では、一例として、磁気記録層Ｌ３の形状が板状の直方体である場合について説明する。なお、磁気記録層Ｌ３の形状は、これに代えて、他の形状であってもよい。
【００２１】
ここで、図２に示した三次元座標系ＢＣは、磁気記録層Ｌ３の長手方向とＸ軸方向とが一致し、磁気記録層Ｌ３の短手方向とＹ軸方向とが一致する右手系の三次元直交座標系である。すなわち、図２に示した抵抗変化素子１１は、三次元座標系ＢＣにおけるＹ軸の負方向に向かって見た場合における抵抗変化素子１１である。以下では、説明の便宜上、三次元座標系ＢＣにおけるＺ軸の正方向を上又は上方向と称し、当該Ｚ軸の負方向を下又は下方向と称して説明する。
【００２２】
抵抗変化部Ｂ１において、強磁性層Ｌ１と、非磁性層Ｌ２と、磁気記録層Ｌ３とは、図２に示したように、下から上に向かって、磁気記録層Ｌ３、非磁性層Ｌ２、強磁性層Ｌ１の順に積層される。
【００２３】
強磁性層Ｌ１は、強磁性体を含む。強磁性層Ｌ１は、抵抗変化部Ｂ１が有する２つの強磁性層のうちの一方である。強磁性層Ｌ１では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ１は、強磁性層Ｌ１において固定されている磁化の方向の一例を示す。図２に示した例では、方向Ｍ１は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。
【００２４】
また、図２に示した例では、強磁性層Ｌ１の上部には、前述の第１端子ＴＭ１が設けられている。
【００２５】
強磁性層Ｌ１を構成する強磁性材料としては、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅが挙げられる。
【００２６】
また、強磁性層Ｌ１を構成する材料は、ホイスラー合金でもよい。ホイスラー合金は、ハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、Ｘ２ＹＺの化学組成をもつ金属間化合物である。ここで、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素又は貴金属元素である。Ｙは、Ｍｎ、Ｖ、Ｃｒ、あるいはＴｉ族の遷移金属又はＸの元素種である。Ｚは、ＩＩＩ族からＶ族の典型元素である。ホイスラー合金として、例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＦｅＧａ、Ｃｏ２ＭｎＳｉ、Ｃｏ２Ｍｎ１−ａＦｅａＡｌｂＳｉ１−ｂ、Ｃｏ２ＦｅＧｅ１−ｃＧａｃ等が挙げられる。
【００２７】
強磁性層Ｌ１の磁化をＸＹ面に沿った方向に配向させる（強磁性層Ｌ１を面内磁化膜にする）場合は、例えば、ＮｉＦｅを用いることが好ましい。当該ＸＹ平面は、三次元座標系ＢＣにおけるＸ軸及びＹ軸の両方に平行な平面のことである。一方、強磁性層Ｌ１の磁化をＺ軸に沿った方向に配向させる（強磁性層Ｌ１を垂直磁化膜にする）場合は、例えば、Ｃｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜等を用いることが好ましい。当該Ｚ軸は、三次元座標系ＢＣにおけるＺ軸のことである。
【００２８】
また、強磁性層Ｌ１の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。強磁性層Ｌ１の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、強磁性層Ｌ１の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、強磁性層Ｌ１の磁化は、外部からの影響を受けにくくなる。
【００２９】
非磁性層Ｌ２には、公知の材料を用いることができる。例えば、非磁性層Ｌ２が絶縁体から構成される場合（すなわち、非磁性層Ｌ２がトンネルバリア層である場合）、その材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、及び、ＭｇＡｌ２Ｏ４等を用いることができる。なお、非磁性層Ｌ２には、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等が用いられてもよい。非磁性層Ｌ２が金属から構成される場合、その材料としては、Ｃｕ、Ａｕ、Ａｇ等を用いることができる。さらに、非磁性層Ｌ２が半導体から構成される場合、その材料としては、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ２、ＣｕＧａＳｅ２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２等を用いることができる。
【００３０】
磁気記録層Ｌ３は、強磁性体を含む。磁気記録層Ｌ３は、抵抗変化部Ｂ１が有する２つの強磁性層のうちの他方である。磁気記録層Ｌ３は、内部に磁壁ＤＷを有する。磁壁ＤＷは、磁気記録層Ｌ３内において磁化の方向が互いに反対方向を向いている磁区ＭＲ１と磁区ＭＲ２との境界である。すなわち、磁気記録層Ｌ３は、磁区ＭＲ１と磁区ＭＲ２との２つの磁区を内部に有している。図２に示した矢印の方向Ｍ２は、磁区ＭＲ１における磁化の方向の一例を示す。図２に示した例では、方向Ｍ２は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。図２に示した矢印の方向Ｍ３は、磁区ＭＲ２における磁化の方向の一例を示す。図２に示した例では、方向Ｍ３は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。
【００３１】
また、磁気記録層Ｌ３が有する端部のうちの磁区ＭＲ１側の端部の下部には、磁化固定部Ｂ１１が設けられている。そして、磁化固定部Ｂ１１の下部には、前述の第２端子ＴＭ２が設けられている。
【００３２】
磁気記録層Ｌ３を構成する強磁性材料としては、強磁性層Ｌ１と同様のものを用いることができる。なお、磁気記録層Ｌ３を構成する強磁性材料は、強磁性層Ｌ１を構成可能な強磁性材料のうち強磁性層Ｌ１を構成する強磁性材料と異なる強磁性材料であってもよい。
【００３３】
磁化固定部Ｂ１１は、強磁性体を含む。磁化固定部Ｂ１１では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ４は、磁化固定部Ｂ１１において固定されている磁化の方向（又は当該スピンの方向）の一例を示す。図２に示した例では、方向Ｍ４は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。
【００３４】
磁化固定部Ｂ１１を構成する材料は、強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。
【００３５】
磁化固定部Ｂ１１の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。磁化固定部Ｂ１１の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、磁化固定部Ｂ１１の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、磁化固定部Ｂ１１の磁化は、外部からの影響を受けにくくなる。
【００３６】
また、磁気記録層Ｌ３が有する端部のうちの磁区ＭＲ２側の端部の下部には、磁化固定部Ｂ１２が設けられている。そして、磁化固定部Ｂ１２の下部には、前述の第３端子ＴＭ３が設けられている。
【００３７】
磁化固定部Ｂ１２は、強磁性体を含む。磁化固定部Ｂ１２では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ５は、磁化固定部Ｂ１２において固定されている磁化の方向の一例を示す。図２に示した例では、方向Ｍ５は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。
【００３８】
磁化固定部Ｂ１２を構成する材料は、強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。
【００３９】
磁化固定部Ｂ１２の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。磁化固定部Ｂ１２の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、磁化固定部Ｂ１２の磁化の方向は、反強磁性層によってより強く保持される。そのため、磁化固定部Ｂ１２の磁化は、外部からの影響を受けにくくなる。
【００４０】
このように、磁気記録層Ｌ３と第２電極Ｅ２との間に磁化固定部Ｂ１１が配置されているため、第２端子ＴＭ２から磁化固定部Ｂ１１、磁気記録層Ｌ３を順に介して第３端子ＴＭ３へ電流が流された場合、磁気記録層Ｌ３には、第３端子ＴＭ３から第２端子ＴＭ２に向かって磁化固定部Ｂ１１の磁化の方向Ｍ４と同じ方向にスピン偏極された電子が流れる。具体的には、第２端子ＴＭ２の電位よりも第３端子ＴＭ３の電位が低くなるように第２端子ＴＭ２と第３端子ＴＭ３との間に電圧が印加された場合、磁気記録層Ｌ３には、第２端子ＴＭ２側から第３端子ＴＭ３側に向かって当該電子が流れる。
【００４１】
また、磁気記録層Ｌ３と第３端子ＴＭ３との間に磁化固定部Ｂ１２が配置されているため、第３端子ＴＭ３から磁化固定部Ｂ１２、磁気記録層Ｌ３を順に介して第２端子ＴＭ２へ電流が流された場合、磁気記録層Ｌ３には、第３端子ＴＭ３から第２端子ＴＭ２に向かって磁化固定部Ｂ１２の磁化の方向Ｍ５と同じ方向にスピン偏極された電子が流れる。具体的には、第２端子ＴＭ２の電位よりも第３端子ＴＭ３の電位が高くなるように第２端子ＴＭ２と第３端子ＴＭ３との間に電圧が印加された場合、磁気記録層Ｌ３には、第３端子ＴＭ３側から第２端子ＴＭ２側に向かって当該電子が流れる。
【００４２】
ここで、磁気記録層Ｌ３内における磁壁ＤＷの位置が移動した場合、磁気記録層Ｌ３の内部において、磁区ＭＲ１が占める体積と磁区ＭＲ２が占める体積との比率が変化する。図２に示した例では、強磁性層Ｌ１の磁化の方向Ｍ１は、磁区ＭＲ１の磁化の方向Ｍ２と同じ方向であり、磁区ＭＲ２の磁化の方向Ｍ３と反対の方向である。
【００４３】
三次元座標系ＢＣにおけるＺ軸の負方向に向かって抵抗変化部Ｂ１を見た場合において強磁性層Ｌ１と磁区ＭＲ１とが重なる面積は、三次元座標系ＢＣにおけるＸ軸の正方向に磁壁ＤＷが移動した場合、広くなる。その結果、当該場合、抵抗変化素子１１の抵抗値は、磁気抵抗効果によって低くなる。一方、当該面積は、当該Ｘ軸の負方向に磁壁ＤＷが移動した場合、狭くなる。その結果、当該場合、抵抗変化素子１１の抵抗値は、磁気抵抗効果によって高くなる。なお、抵抗変化素子１１の抵抗値は、強磁性層Ｌ１に電気的に接続された第１端子ＴＭ１から第２端子ＴＭ２に流れる電流に対して抵抗として振る舞う抵抗変化部Ｂ１の抵抗値のことである。また、抵抗変化素子１１の抵抗値は、強磁性層Ｌ１に電気的に接続された第１端子ＴＭ１から第３端子ＴＭ３に流れる電流に対して抵抗として振る舞う抵抗変化部Ｂ１の抵抗値のことでもある。
【００４４】
磁気記録層Ｌ３を構成する強磁性材料としては、強磁性層Ｌ１と同様のものを用いることができる。また、磁気記録層Ｌ３は、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも１つの元素を有することが好ましい。また、磁気記録層Ｌ３として垂直磁化を用いる場合には、例えば、磁気記録層Ｌ３を構成する強磁性材料としては、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料が挙げられる。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は、飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流を下げることができる。また、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、磁壁ＤＷの移動速度を抑えることができる。
【００４５】
ここで、前述した通り、抵抗変化部Ｂ１では、磁壁ＤＷは、第２端子ＴＭ２と第３端子ＴＭ３との間に電流が流されることによって移動する。この電流は、電流値が一定の電流であってもよく、パルス電流であってもよい。
【００４６】
すなわち、電流が第３端子ＴＭ３から第２端子ＴＭ２へ流された場合、磁区ＭＲ２は、磁区ＭＲ１の方向へ広がる。その結果、磁壁ＤＷは、磁区ＭＲ１の方向へ移動する。一方、この一例では、電流が第２端子ＴＭ２から第３端子ＴＭ３へ流された場合、磁区ＭＲ１は、磁区ＭＲ２の方向へ広がる。その結果、磁壁ＤＷは、磁区ＭＲ２の方向へ移動する。
【００４７】
このように、抵抗変化部Ｂ１では、第２端子ＴＭ２と第３端子ＴＭ３との間に流される電流の方向（すなわち、磁気記録層Ｌ３に流される電流の方向）、強度に応じて、磁壁ＤＷの位置が移動し、抵抗変化素子１１の抵抗値が変化する。
【００４８】
図１に戻る。このような構成の抵抗変化素子１１の第１端子ＴＭ１には、前述した通り、伝送路を介して第１電極Ｅ１が接続される。なお、第１端子ＴＭ１と第１電極Ｅ１との間には、本実施形態において説明する演算回路１０の機能を損なわない限り、抵抗、コンデンサ等の回路素子が接続される構成であってもよい。また、第１端子ＴＭ１と第１電極Ｅ１との間には、本実施形態において説明する演算回路１０の機能を損なわない限り、他の回路、他の装置が接続される構成であってもよい。
【００４９】
第１スイッチング素子Ｓ１は、制御部２０により制御される。なお、第１スイッチング素子Ｓ１は、制御部２０に代えて、第１スイッチング素子Ｓ１を制御可能な他の回路、他の装置により制御される構成であってもよい。また、第１スイッチング素子Ｓ１は、伝送路を介して、第２電極Ｅ２と第２端子ＴＭ２との間に接続される。より具体的には、第１スイッチング素子Ｓ１は、伝送路を介して第２電極Ｅ２と接続されるとともに、伝送路を介して第２端子ＴＭ２と接続される。すなわち、第１スイッチング素子Ｓ１は、第２電極Ｅ２と第２端子ＴＭ２との間の通電状態を変化させるスイッチング素子である。第１スイッチング素子Ｓ１の状態がオン状態である場合、第２電極Ｅ２と第２端子ＴＭ２との間の通電状態、電気的に接続された状態となる。一方、第１スイッチング素子Ｓ１の状態がオフ状態である場合、第２電極Ｅ２と第２端子ＴＭ２との間の通電状態は、電気的に接続されていない状態となる。
【００５０】
以下では、一例として、第１スイッチング素子Ｓ１が、電界効果トランジスタである場合について説明する。当該場合、第１スイッチング素子Ｓ１のソース端子は、伝送路を介して第２電極Ｅ２と接続される。また、当該場合、第１スイッチング素子Ｓ１のドレイン端子は、伝送路を介して第２端子ＴＭ２と接続される。また、当該場合、第１スイッチング素子Ｓ１のゲート端子は、伝送路を介して、制御部２０と接続される。なお、図１では、図が煩雑になるのを防ぐため、当該ゲート端子と制御部２０との間を接続する伝送路については、省略している。また、第１スイッチング素子Ｓ１は、電界効果トランジスタに代えて、バイポーラトランジスタ等の他のトランジスタであってもよく、トランジスタと異なる他のスイッチング素子であってもよい。
【００５１】
第１スイッチング素子Ｓ１が電界効果トランジスタである場合、第１スイッチング素子Ｓ１の状態がオン状態であることは、第１スイッチング素子Ｓ１のソース端子と、第１スイッチング素子Ｓ１のドレイン端子との間の通電状態が、電気的に接続された状態であることを示す。また、当該場合、第１スイッチング素子Ｓ１の状態がオフ状態であることは、第１スイッチング素子Ｓ１のソース端子と、第１スイッチング素子Ｓ１のドレイン端子との間の通電状態が、電気的に接続されていない状態であることを示す。
【００５２】
第２スイッチング素子Ｓ２は、制御部２０により制御される。なお、第２スイッチング素子Ｓ２は、制御部２０に代えて、第２スイッチング素子Ｓ２を制御可能な他の回路、他の装置により制御される構成であってもよい。また、第２スイッチング素子Ｓ２は、伝送路を介して、第３電極Ｅ３と第３端子ＴＭ３との間に接続される。より具体的には、第２スイッチング素子Ｓ２は、伝送路を介して第３電極Ｅ３と接続されるとともに、伝送路を介して第３端子ＴＭ３と接続される。すなわち、第２スイッチング素子Ｓ２は、第３電極Ｅ３と第３端子ＴＭ３との間の通電状態を変化させるスイッチング素子である。第２スイッチング素子Ｓ２の状態がオン状態である場合、第３電極Ｅ３と第３端子ＴＭ３との間の通電状態、電気的に接続された状態となる。一方、第２スイッチング素子Ｓ２の状態がオフ状態である場合、第３電極Ｅ３と第３端子ＴＭ３との間の通電状態は、電気的に接続されていない状態となる。
【００５３】
以下では、一例として、第２スイッチング素子Ｓ２が、電界効果トランジスタである場合について説明する。当該場合、第２スイッチング素子Ｓ２のソース端子は、伝送路を介して第３電極Ｅ３と接続される。また、当該場合、第２スイッチング素子Ｓ２のドレイン端子は、伝送路を介して第３端子ＴＭ３と接続される。また、当該場合、第２スイッチング素子Ｓ２のゲート端子は、伝送路を介して、制御部２０と接続される。なお、図１では、図が煩雑になるのを防ぐため、当該ゲート端子と制御部２０との間を接続する伝送路については、省略している。また、第２スイッチング素子Ｓ２は、電界効果トランジスタに代えて、バイポーラトランジスタ等の他のトランジスタであってもよく、トランジスタと異なる他のスイッチング素子であってもよい。
【００５４】
第２スイッチング素子Ｓ２が電界効果トランジスタである場合、第２スイッチング素子Ｓ２の状態がオン状態であることは、第２スイッチング素子Ｓ２のソース端子と、第２スイッチング素子Ｓ２のドレイン端子との間の通電状態が、電気的に接続された状態であることを示す。また、当該場合、第２スイッチング素子Ｓ２の状態がオフ状態であることは、第２スイッチング素子Ｓ２のソース端子と、第２スイッチング素子Ｓ２のドレイン端子との間の通電状態が、電気的に接続されていない状態であることを示す。
【００５５】
コンデンサＣは、伝送路を介して、第２端子ＴＭ２と第１スイッチング素子Ｓ１との間を接続する伝送路と、グラウンドとの間に接続される。より具体的には、コンデンサＣが有する２つの端子のうちの一方の端子は、当該伝送路と接続される。そして、コンデンサＣが有する２つの端子のうちの他方の端子は、グラウンドに接地される。
【００５６】
ここで、このような構成の演算回路１０が行う動作について説明する。そこで、以下では、説明の便宜上、演算回路１０において、第１スイッチング素子Ｓ１の状態がオフ状態であり、且つ、第２スイッチング素子Ｓ２の状態がオフ状態であることを、演算回路１０の状態が第１状態であると称して説明する。また、以下では、説明の便宜上、演算回路１０において、第１スイッチング素子Ｓ１の状態がオン状態であり、且つ、第２スイッチング素子Ｓ２の状態がオフ状態であることを、演算回路１０の状態が第２状態であると称して説明する。また、以下では、説明の便宜上、演算回路１０において、第１スイッチング素子Ｓ１の状態がオフ状態であり、且つ、第２スイッチング素子Ｓ２の状態がオン状態であることを、演算回路１０の状態が第３状態であると称して説明する。
【００５７】
演算回路１０は、演算回路１０の状態が第１状態である場合において、第１電極Ｅ１に入力信号が入力されると、コンデンサＣが充電される。本実施形態において、第１電極Ｅ１へのある入力信号の入力は、当該入力信号に応じた電圧の第１電極Ｅ１への印加を意味する。当該場合において第１電極Ｅ１に当該入力信号が入力された場合、第１電極Ｅ１に印加された電圧に応じて、第１電極Ｅ１からコンデンサＣへと電流が流れる。これにより、コンデンサＣは、充電される（すなわち、コンデンサＣに電荷が蓄積される）。そのため、例えば、当該入力信号がスパイキングニューラルネットワークにおける複数の入力パラメータのうちの１つを示す信号であった場合、コンデンサＣには、当該入力パラメータに応じたスパイク信号を発生させるために必要な電荷が蓄積される。
【００５８】
また、演算回路１０は、演算回路１０の状態が第１状態である場合、且つ、コンデンサＣが充電された状態である場合（コンデンサＣに蓄積された電荷がゼロではない場合）において、第１電極Ｅ１に入力信号が入力されていない状態で演算回路１０の状態が第１状態から第２状態に変えられると、コンデンサＣの放電電流に応じた信号を第２電極Ｅ２から出力する。スパイキングニューラルネットワークでは、当該信号が、前述のスパイク信号として扱われる。なお、演算回路１０の状態が第１状態から第２状態に変えられる場合、第２スイッチング素子Ｓ２の状態がオフ状態に保たれたまま、第１スイッチング素子Ｓ１の状態がオフ状態からオン状態に変えられる。
【００５９】
ここで、図３は、演算回路１０において第２電極Ｅ２から出力される信号の波形の一例を示す図である。図３に示したグラフの縦軸は、電圧を示す。また、当該グラフの横軸は、当該横軸の原点が示すタイミングからの経過時間を示す。そして、当該グラフに示された波形は、抵抗変化素子１１の抵抗値が０．５ＭΩであり、且つ、第１電極Ｅ１に入力された入力信号がパルス幅１０ｎｓ、波高値が０．５Ｖのパルス信号であった場合において充電されたコンデンサＣの放電電流に応じた当該信号の波形である。
【００６０】
また、図４は、演算回路１０において第２電極Ｅ２から出力される信号の波形の他の例を示す図である。図４に示したグラフの縦軸は、電圧を示す。また、当該グラフの横軸は、当該横軸の原点が示すタイミングからの経過時間を示す。そして、当該グラフに示された波形は、抵抗変化素子１１の抵抗値が０．５ＭΩであり、且つ、第１電極Ｅ１に入力された入力信号がパルス幅３０ｎｓ、波高値が０．５Ｖのパルス信号であった場合において充電されたコンデンサＣの放電電流に応じた当該信号の波形である。
【００６１】
また、図５は、演算回路１０において第２電極Ｅ２から出力される信号の波形の更に他の例を示す図である。図５に示したグラフの縦軸は、電圧を示す。また、当該グラフの横軸は、当該横軸の原点が示すタイミングからの経過時間を示す。そして、当該グラフに示された波形は、抵抗変化素子１１の抵抗値が１ＭΩであり、且つ、第１電極Ｅ１に入力された入力信号がパルス幅３０ｎｓ、波高値が０．５Ｖのパルス信号であった場合において充電されたコンデンサＣの放電電流に応じた当該信号の波形である。
【００６２】
図３〜図５に示した通り、演算回路１０は、コンデンサＣを備えることにより、コンデンサＣの放電電流に応じた信号を、スパイキングニューラルネットワークにおけるスパイク信号として第２電極Ｅ２から出力することができる。
【００６３】
以上のように、演算回路（上記において説明した例では、演算回路１０）は、第１端子（上記において説明した例では、第１端子ＴＭ１）と第２端子（上記において説明した例では、第２端子ＴＭ２）と第３端子（上記において説明した例では、第３端子ＴＭ３）との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子（上記において説明した例では、抵抗変化素子１１）と、第１端子と接続される第１電極（上記において説明した例では、第１電極Ｅ１）と、第２電極（上記において説明した例では、第２電極Ｅ２）と、第３電極（上記において説明した例では、第３電極Ｅ３）と、第２電極と第２端子との間に接続される第１スイッチング素子（上記において説明した例では、第１スイッチング素子Ｓ１）と、第３電極と第３端子との間に接続される第２スイッチング素子（上記において説明した例では、第２スイッチング素子Ｓ２）と、第２端子と第１スイッチング素子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサ（上記において説明した例では、コンデンサＣ）と、を備える。これにより、演算回路は、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現することができる。
【００６４】
また、演算回路は、第１スイッチング素子の状態と第２スイッチング素子の状態との両方がオフ状態である場合において、第１電極に入力信号が入力されると、コンデンサが充電される、構成が用いられてもよい。
【００６５】
また、演算回路は、第１スイッチング素子の状態と第２スイッチング素子の状態との両方がオフ状態である場合、且つ、コンデンサが充電された状態である場合において、第１電極に入力信号が入力されていない状態で第２スイッチングの状態がオフ状態に保たれたまま第１スイッチング素子の状態がオン状態に変えられると、コンデンサの放電電流に応じた信号を第２電極から出力する、構成が用いられてもよい。
【００６６】
＜実施形態の変形例１＞
以下、図６を参照し、実施形態の変形例１について説明する。なお、実施形態の変形例１では、実施形態と同様な構成部に対して同じ符号を付して説明を省略する。また、以下では、一例として、演算回路１０が前述の抵抗ＲＲ１を備える場合について説明する。この場合、演算回路１０の第２電極Ｅ２は、抵抗ＲＲ１が有する２つの端子のうちの一方である。そして、抵抗ＲＲ１が有する２つの端子のうちの他方は、伝送路を介して第１スイッチング素子Ｓ１のソース端子と接続されている。また、以下では、一例として、抵抗ＲＲ１の抵抗値が、抵抗変化素子１１の抵抗値よりも２〜３桁程度小さい場合について説明する。図６は、実施形態の変形例１に係るニューロモーフィックデバイス２の構成の一例を示す図である。
【００６７】
実施形態の変形例１に係るニューロモーフィックデバイス２は、実施形態に係る演算回路１０を複数備えたアレイ回路ＭＡと、図示しない１つ以上の制御部２０Ａを備える。ここで、制御部２０Ａは、演算回路１０を制御する。制御部２０Ａは、例えば、マイコンである。なお、制御部２０Ａは、マイコンに代えて、演算回路１０を制御可能な他の回路、他の装置であってもよい。
【００６８】
ここで、ニューロモーフィックデバイス２では、各演算回路１０の制御は、１つの制御部２０Ａが行ってもよく、複数の制御部２０Ａが行ってもよい。以下では、一例として、各演算回路１０の制御が、１つの制御部２０Ａにより行われる場合について説明する。すなわち、この一例では、ニューロモーフィックデバイス２は、１つの制御部２０Ａを備える。また、この一例では、各演算回路１０の第１電極Ｅ１は、制御部２０Ａと接続されている。これにより、制御部２０Ａは、各演算回路１０の第１電極Ｅ１に対して、入力信号を入力することができる。また、この一例では、ニューロモーフィックデバイス２において、各演算回路１０の第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２それぞれのゲート端子は、制御部２０Ａと接続される。これにより、制御部２０Ａは、各演算回路１０の状態を、第１状態〜第３状態のいずれかの状態に変化させることができる。なお、図６では、図が煩雑になるのを防ぐため、制御部２０Ａを省略している。また、複数の演算回路１０のうちの一部又は全部の制御は、制御部２０Ａに代えて、他の回路、他の装置等によって行われてもよい。
【００６９】
図６に示した例では、アレイ回路ＭＡは、マトリクス状に配置された８つの演算回路１０を備えている。アレイ回路ＭＡは、例えば、集積回路化されたアナログ積和演算器の一部である。このようなアナログ積和演算器を備えたニューロモーフィックデバイス２（すなわち、アレイ回路ＭＡを備えたニューロモーフィックデバイス２）は、スパイキングニューラルネットワークの演算をアナログ的に行うことができる。
【００７０】
アレイ回路ＭＡでは、マトリクス状に配置された８つの演算回路１０のうち、各列の方向に並ぶ４つの演算回路１０それぞれの第２電極Ｅ２は、伝送路を介して互いに接続されている。以下では、このような伝送路を、第１列方向伝送路と称して説明する。すなわち、アレイ回路ＭＡは、第１列方向伝送路を２つ有する。２つの第１列方向伝送路それぞれの出力端からは、各列の方向に並ぶ４つの演算回路１０それぞれの第２電極Ｅ２から出力されるスパイク信号が出力される。このため、２つの第１列方向伝送路それぞれの出力端には、コンパレータ等の他の回路に接続される。そして、当該他の回路によって、当該出力端から出力されたスパイク信号に応じた処理が行われる。当該処理は、例えば、スパイキングニューラルネットワークに関する処理である。
【００７１】
ここで、図７は、アレイ回路ＭＡのある第１列方向伝送路に接続された３つの演算回路１０それぞれの第２電極Ｅ２の電圧の時間的な変化の一例を示すタイミングチャートである。以下では、説明の便宜上、当該第１列方向伝送路を、対象伝送路と称して説明する。また、以下では、説明の便宜上、当該３つの演算回路１０のうちの１つ目の演算回路１０を、第１演算回路と称して説明する。また、以下では、説明の便宜上、当該３つの演算回路１０のうちの２つ目の演算回路１０を、第１演算回路と称して説明する。また、以下では、説明の便宜上、当該３つの演算回路１０のうちの３つ目の演算回路１０を、第１演算回路と称して説明する。そして、以下では、一例として、第１演算回路、第２演算回路、第３演算回路それぞれの第２電極Ｅ２が、対象伝送路の入力端から対象伝送路の出力端に向けて順に並んで接続されている場合について説明する。
【００７２】
図７には、更に、対象伝送路の出力端の電圧の時間的な変化を示すタイミングチャートと、第１演算回路〜第３演算回路それぞれの第１電極Ｅ１の電圧の時間的な変化を示すタイミングチャートとを併せて示している。
【００７３】
図７に示した領域Ｒ１は、第１演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。
図７に示した領域Ｒ２は、第２演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。
図７に示した領域Ｒ３は、第３演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。
図７に示した領域Ｒ４は、対象伝送路の出力端の電圧の時間的な変化を示すタイミングチャートを含む領域である。
【００７４】
領域Ｒ１に示したタイミングチャートＩＳ１は、第１演算回路の第１電極Ｅ１の電圧の時間的な変化の一例を示す。また、領域Ｒ１に示したタイミングチャートＯＳ１は、第１演算回路の第２電極Ｅ２の電圧の時間的な変化の一例を示す。
また、領域Ｒ２に示したタイミングチャートＩＳ２は、第２演算回路の第１電極Ｅ１の電圧の時間的な変化の一例を示す。また、領域Ｒ２に示したタイミングチャートＯＳ２は、第２演算回路の第２電極Ｅ２の電圧の時間的な変化の一例を示す。
また、領域Ｒ３に示したタイミングチャートＩＳ３は、第３演算回路の第１電極Ｅ１の電圧の時間的な変化の一例を示す。また、領域Ｒ３に示したタイミングチャートＯＳ３は、第３演算回路の第２電極Ｅ２の電圧の時間的な変化の一例を示す。
また、領域Ｒ４に示したタイミングチャートＯＳ４は、対象伝送路の出力端の電圧の時間的な変化の一例を示す。
【００７５】
また、図７に示した期間ＴＳ１１及び期間ＴＳ１２は、制御部２０Ａにより第１演算回路の第１電極Ｅ１に入力信号が入力されている期間を示す。なお、図７に示したように、期間ＴＳ１２は、期間ＴＳ１１よりも後の期間である。
また、図７に示した期間ＴＳ２１及び期間ＴＳ２２は、制御部２０Ａにより第２演算回路の第１電極Ｅ１に入力信号が入力されている期間を示す。なお、図７に示したように、期間ＴＳ２２は、期間ＴＳ２１よりも後の期間である。
また、図７に示した期間ＴＳ３１及び期間ＴＳ３２は、制御部２０Ａにより第３演算回路の第１電極Ｅ１に入力信号が入力されている期間を示す。なお、図７に示したように、期間ＴＳ３２は、期間ＴＳ３１よりも後の期間である。
【００７６】
また、図７に示したタイミングＴ１〜タイミングＴ５の５つのタイミングのそれぞれは、第１演算回路〜第３演算回路それぞれの第１スイッチング素子Ｓ１の状態をオフ状態からオン状態へと制御部２０Ａが変化させたタイミングである。制御部２０Ａは、当該５つのタイミングのそれぞれにおいて、第１演算回路〜第３演算回路それぞれの第１スイッチング素子Ｓ１の状態を、所定時間が経過するまでの期間、オン状態とする。そして、制御部２０Ａは、所定時間が経過したタイミングにおいて、第１スイッチング素子Ｓ１の状態をオフ状態に戻す。これにより、当該期間内において、第１演算回路〜第３演算回路それぞれの第２電極Ｅ２からは、コンデンサＣの放電電流に応じたスパイク信号が出力される。なお、前述した通り、この一例では、抵抗ＲＲ１の抵抗値が抵抗変化素子１１の抵抗値よりも２〜３桁程度小さい。このため、第１演算回路〜第３演算回路それぞれについて、第１電極Ｅ１に入力信号が入力された状態のまま第１スイッチング素子Ｓ１の状態がオン状態となったとしても、図７に示したように、スパイク信号は、第２電極Ｅ２から出力される。
【００７７】
ここで、図７に示したように、タイミングＴ１において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号は、重畳されて、対象伝送路の出力端から出力される。タイミングチャートＯＳ４においてタイミングＴ１からタイミングＴ２までの期間内に現われているスパイク信号は、タイミングＴ１において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が重畳された信号である。
【００７８】
また、タイミングＴ１からタイミングＴ２までの期間のうちの一部の期間においても、制御部２０Ａは、第１演算回路〜第３演算回路のそれぞれについて、第１電極Ｅ１に入力信号を入力している。このため、当該期間内において、第１演算回路〜第３演算回路のそれぞれのコンデンサＣは、充電される。タイミングＴ２において、第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が現われている理由は、当該期間内にコンデンサＣに蓄積された電荷が放電電流として出力されたからである。
【００７９】
図７に示したように、タイミングＴ２において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号は、重畳されて、対象伝送路の出力端から出力される。タイミングチャートＯＳ４においてタイミングＴ２からタイミングＴ３までの期間内に現われているスパイク信号は、タイミングＴ２において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が重畳された信号である。
【００８０】
また、タイミングＴ２からタイミングＴ３までの期間内において第１電極Ｅ１に入力信号が入力されている演算回路１０は、第３演算回路のみである。このため、タイミングＴ３においてスパイク信号を出力している演算回路１０は、第３演算回路のみである。
【００８１】
図７に示したように、タイミングＴ３において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号（図７に示した例では、第３演算回路の第２電極Ｅ２から出力されたスパイク信号のみ）は、重畳されて、対象伝送路の出力端から出力される。タイミングチャートＯＳ４においてタイミングＴ３からタイミングＴ４までの期間内に現われているスパイク信号は、タイミングＴ３において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が重畳された信号である。
【００８２】
また、タイミングＴ３からタイミングＴ４までの期間のうちの少なくとも一部の期間においても、制御部２０Ａは、第１演算回路〜第３演算回路のそれぞれについて、第１電極Ｅ１に入力信号を入力している。このため、当該期間内において、第１演算回路〜第３演算回路のそれぞれのコンデンサＣは、充電される。このため、タイミングＴ４において、第１演算回路〜第３演算回路それぞれの第２電極Ｅ２からは、スパイク信号が出力されている。
【００８３】
図７に示したように、タイミングＴ４において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号は、重畳されて、対象伝送路の出力端から出力される。タイミングチャートＯＳ４においてタイミングＴ４からタイミングＴ５までの期間内に現われているスパイク信号は、タイミングＴ４において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が重畳された信号である。
【００８４】
そして、タイミングＴ４からタイミングＴ５までの期間のうちの一部の期間においても、制御部２０Ａは、第１演算回路〜第３演算回路のそれぞれについて、第１電極Ｅ１に入力信号を入力している。このため、当該期間内において、第１演算回路〜第３演算回路のそれぞれのコンデンサＣは、充電される。タイミングＴ５において、第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が現われている理由は、当該期間内にコンデンサＣに蓄積された電荷が放電電流として出力されたからである。
【００８５】
図７に示したように、タイミングＴ５において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号は、重畳されて、対象伝送路の出力端から出力される。タイミングチャートＯＳ４においてタイミングＴ５から後の期間内に現われているスパイク信号は、タイミングＴ５において第１演算回路〜第３演算回路それぞれの第２電極Ｅ２から出力されたスパイク信号が重畳された信号である。
【００８６】
以上のように、図７に示した例では、制御部２０Ａは、第１演算回路〜第３演算回路それぞれの第１スイッチング素子Ｓ１を、互いに同期させて制御している。その結果、ニューロモーフィックデバイス２は、タイミングチャートＯＳ４に示すように、第１演算回路〜第３演算回路それぞれから出力されるスパイク信号を重畳した信号を、対象伝送路の出力端から出力することができる。すなわち、ニューロモーフィックデバイス２は、スパイキングニューラルネットワークにおいて、各ニューロンに対応する演算回路１０から出力されたスパイク信号を重畳し、重畳して得られた信号に応じた処理を行うことができる。ここで、図７のタイミングチャートＯＳ４に示した「Ｆｉｒｅ  Ｔｈｒｅｓｈｏｌｄ」は、当該信号についての閾値の一例を示す。例えば、ニューロモーフィックデバイス２は、対象出力端に接続したコンパレータ等によって、当該信号の大きさが当該閾値を超えたか否かを判定することができる。そして、ニューロモーフィックデバイス２は、判定した結果に応じた処理を行うことができる。
【００８７】
なお、制御部２０は、図８に示すように、第１演算回路〜第３演算回路それぞれの第１スイッチング素子Ｓ１を、互いに同期させずに制御する構成であってもよい。
【００８８】
図８は、アレイ回路ＭＡのある第１列方向伝送路に接続された３つの演算回路１０それぞれの第２電極Ｅ２の電圧の時間的な変化の他の例を示すタイミングチャートである。
【００８９】
図８に示した領域Ｒ５は、第１演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。領域Ｒ５には、図７に示したタイミングチャートＩＳ１とともに、タイミングチャートＯＳ５が示されている。タイミングチャートＯＳ５は、第１演算回路の第２電極Ｅ２の電圧の時間的な変化の他の例を示す。
【００９０】
また、図８に示した領域Ｒ６は、第２演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。領域Ｒ６には、図７に示したタイミングチャートＩＳ２とともに、タイミングチャートＯＳ６が示されている。タイミングチャートＯＳ６は、第２演算回路の第２電極Ｅ２の電圧の時間的な変化の他の例を示す。
【００９１】
また、図８に示した領域Ｒ７は、第３演算回路の第１電極Ｅ１及び第２電極Ｅ２の電圧の時間的な変化を示すタイミングチャートを含む領域である。領域Ｒ７には、図７に示したタイミングチャートＩＳ３とともに、タイミングチャートＯＳ７が示されている。タイミングチャートＯＳ７は、第３演算回路の第２電極Ｅ２の電圧の時間的な変化の他の例を示す。
【００９２】
また、図８に示した領域Ｒ８は、対象出力端の電圧の時間的な変化を示すタイミングチャートを含む領域である。領域Ｒ８には、タイミングチャートＯＳ８が示されている。タイミングチャートＯＳ８は、対象出力端の電圧の時間的な変化の他の例を示す。
【００９３】
ここで、タイミングチャートＯＳ５では、スパイク信号は、期間ＴＳ１１が終了するタイミングと、期間ＴＳ１２が終了するタイミングとのそれぞれにおいて第１演算回路の第２電極Ｅ２から出力されている。これはすなわち、制御部２０が、第１演算回路の第１電極Ｅ１への入力信号の入力を終了するタイミングと同期して、第１演算回路の第１スイッチング素子Ｓ１を制御していることを意味する。具体的には、これは、制御部２０が、当該タイミングにおいて、第１スイッチング素子Ｓ１の状態を第１状態から第２状態へと変化させていることを意味する。
【００９４】
タイミングチャートＯＳ６でも、スパイク信号は、期間ＴＳ２１が終了するタイミングと、期間ＴＳ２２が終了するタイミングとのそれぞれにおいて第２演算回路の第２電極Ｅ２から出力されている。また、タイミングチャートＯＳ７でも、スパイク信号は、期間ＴＳ３１が終了するタイミングと、期間ＴＳ３２が終了するタイミングとのそれぞれにおいて第３演算回路の第２電極Ｅ２から出力されている。
【００９５】
このように、制御部２０は、第１演算回路〜第３演算回路のそれぞれについて、演算回路１０の第１電極Ｅ１への入力信号の入力を終了するタイミングと同期して、演算回路１０の第１スイッチング素子Ｓ１を制御する構成であってもよい。換言すると、制御部２０は、第１演算回路〜第３演算回路それぞれの第１スイッチング素子Ｓ１を、互いに同期させずに制御する構成であってもよい。この場合、例えば、ニューロモーフィックデバイス２は、スパイキングニューラルネットワークにおいて、ある情報（又は、ある入力信号）に対して感度が高い演算回路１０の第２電極Ｅ２から出力されるスパイク信号を重畳して対象伝送路の出力端から出力することができる。このようなスパイク信号の重畳は、より人間の脳において行われている処理に近いとも考えることができる。このため、演算回路１０及び演算回路１０を備えるニューロモーフィックデバイス２は、人間の脳が行う処理を、より高いレベルで模倣したスパイキングニューラルネットワークを実現することができる。
【００９６】
図６に戻る。２つの第１列方向伝送路それぞれの入力端には、図６において図示しない制御部２０が接続されている。これにより、制御部２０は、各演算回路１０の第２電極Ｅ２にパルス信号等の信号を入力することにより、各演算回路１０それぞれの抵抗値を変化させることができる。
【００９７】
なお、図６に示したアレイ回路ＭＡでは、マトリクス状に配置された８つの演算回路１０のうち、各列の方向に並ぶ４つの演算回路１０それぞれの第３電極Ｅ３は、グラウンドに接地されている。すなわち、これらの第３電極Ｅ３は、各演算回路１０において、抵抗変化素子１１の抵抗値を変化させるための電流を第２電極Ｅ２と第３電極Ｅ３との間に流すために使用される。なお、図６に示したアレイ回路ＭＡでは、当該８つの演算回路１０のうち、各列の方向に並ぶ４つの演算回路１０それぞれの第３電極Ｅ３は、他の回路に接続される構成であってもよい。
【００９８】
ここで、本実施形態に係る演算回路１０、及び本実施形態に係るニューロモーフィックデバイス２（又はアレイ回路ＭＡ）は、それぞれの演算回路１０について、第２電極Ｅ２と第３電極Ｅ３との間に電流を流すことで抵抗変化素子１１の抵抗を変化させることにより、例えば、ＳＴＤＰ（Spike-Timing Dependent synaptic Plasticity）学習を構成（又は実現）することができる。ＳＴＤＰ学習は、ｐｒｅシナプスとｐｏｓｔシナプスとの間に印加される電位差とその時間差によって、入力信号系列の正負の因果関係をシナプスが獲得するメカニズムを模倣した機械学習のモデルである。具体的には抵抗変化素子の抵抗値を、印加される電位差と時間差によって変化させるものであり、本実施形態に係る演算回路１０、及び本実施形態に係るニューロモーフィックデバイス２（又はアレイ回路ＭＡ）は、このようなＳＴＤＰ学習を、第２電極Ｅ２と第３電極Ｅ３に適切な信号を与えることによって構成（又は実現）することが可能である。
【００９９】
以上のように、ニューロモーフィックデバイス（上記において説明した例では、ニューロモーフィックデバイス２）は、演算回路（上記において説明した例では、演算回路１０）を複数備える。これにより、ニューロモーフィックデバイスは、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現することができる。
【０１００】
また、ニューロモーフィックデバイスでは、複数の演算回路のうちの少なくとも一部の演算回路それぞれの第２電極は、互いに接続されている、構成が用いられてもよい。
【０１０１】
また、ニューロモーフィックデバイスは、複数の演算回路のそれぞれの第１スイッチング素子を制御する制御部（上記において説明した例では、制御部２０）を備え、制御部は、複数の演算回路のそれぞれの第１スイッチング素子を、互いに同期させて制御する、構成が用いられてもよい。
【０１０２】
また、ニューロモーフィックデバイスは、複数の演算回路のそれぞれの第１スイッチング素子を制御する制御部を備え、制御部は、複数の演算回路のそれぞれの第１スイッチング素子を、互いに同期させずに制御する、構成が用いられてもよい。
【０１０３】
また、ニューロモーフィックデバイスでは、制御部は、複数の演算回路のそれぞれについて、演算回路の第１電極に入力される入力信号に応じて、演算回路の第１スイッチング素子を制御する、構成が用いられてもよい。
【０１０４】
なお、上記において説明したニューロモーフィックデバイス２のアレイ回路ＭＡでは、各演算回路１０には、制御部２０Ａが１つずつ接続されている構成であってもよい。すなわち、アレイ回路ＭＡでは、各演算回路１０は、それぞれに接続された制御部２０Ａにより制御されてもよい。また、アレイ回路ＭＡでは、複数の演算回路１０のうちの少なくとも一部は、制御部２０Ａに代えて、他の回路、他の装置により制御されてもよい。
【０１０５】
また、上記において説明したニューロモーフィックデバイス２は、アレイ回路ＭＡに加えて、他の接続態様によって互いに接続された複数の演算回路１０を備える構成であってもよい。
【０１０６】
＜実施形態の変形例２＞
以下、図９を参照し、実施形態の変形例２について説明する。なお、実施形態の変形例２では、実施形態、及び実施形態の変形例と同様な構成部に対して同じ符号を付して説明を省略する。図９は、実施形態の変形例２に係るニューロモーフィックデバイス３の構成の一例を示す図である。
【０１０７】
実施形態の変形例２に係るニューロモーフィックデバイス３は、実施形態に係る演算回路１０を複数備えたアレイ回路ＭＡ２と、図示しない１つ以上の制御部２０Ｂを備える。ここで、制御部２０Ｂは、演算回路１０を制御する。制御部２０Ｂは、例えば、マイコンである。なお、制御部２０Ｂは、マイコンに代えて、演算回路１０を制御可能な他の回路、他の装置であってもよい。
【０１０８】
ここで、ニューロモーフィックデバイス３では、各演算回路１０の制御は、１つの制御部２０Ｂが行ってもよく、複数の制御部２０Ｂが行ってもよい。以下では、一例として、各演算回路１０の制御が、１つの制御部２０Ｂにより行われる場合について説明する。すなわち、この一例では、ニューロモーフィックデバイス３は、１つの制御部２０Ｂを備える。また、この一例では、各演算回路１０の第１電極Ｅ１は、制御部２０Ｂと接続されている。これにより、制御部２０Ｂは、各演算回路１０の第１電極Ｅ１に対して、入力信号を入力することができる。また、この一例では、ニューロモーフィックデバイス３において、各演算回路１０の第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２それぞれのゲート端子は、制御部２０Ｂと接続される。これにより、制御部２０Ｂは、各演算回路１０の状態を、第１状態〜第３状態のいずれかの状態に変化させることができる。なお、図９では、図が煩雑になるのを防ぐため、制御部２０Ｂを省略している。また、複数の演算回路１０のうちの一部又は全部の制御は、制御部２０Ｂに代えて、他の回路、他の装置等によって行われてもよい。
【０１０９】
図９に示した例では、アレイ回路ＭＡ２は、マトリクス状に配置された４つの演算回路１０を備えている。図９では、当該４つの演算回路１０のそれぞれを、演算回路１０Ａ、演算回路１０Ｂ、演算回路１０Ｃ、演算回路１０Ｄとして示している。アレイ回路ＭＡ２は、例えば、集積回路化されたアナログ積和演算器の一部である。このようなアナログ積和演算器を備えたニューロモーフィックデバイス３（すなわち、アレイ回路ＭＡ２を備えたニューロモーフィックデバイス２）は、スパイキングニューラルネットワークの演算をアナログ的に行うことができる。
【０１１０】
アレイ回路ＭＡ２では、演算回路１０Ａの第２電極Ｅ２は、伝送路を介して、演算回路１０Ｂの第１電極Ｅ１と接続されている。また、アレイ回路ＭＡ２では、演算回路１０Ｂの第２電極Ｅ２は、伝送路を介して、演算回路１０Ｃの第１電極Ｅ１と接続されている。また、アレイ回路ＭＡ２では、演算回路１０Ｃの第２電極Ｅ２は、伝送路を介して、演算回路１０Ｄの第１電極Ｅ１と接続されている。これにより、ニューロモーフィックデバイス３では、スパイキングニューラルネットワークにおけるあるニューロンに対応する演算回路１０から出力されたスパイク信号が、他のニューロンに対応する演算回路１０の入力信号として用いられる。これにより、ニューロモーフィックデバイス３は、より複雑な処理をスパイキングニューラルネットワークに行わせることができる。
【０１１１】
なお、上記において説明したニューロモーフィックデバイス３は、アレイ回路ＭＡ２に加えて、他の接続態様によって互いに接続された複数の演算回路１０を備える構成であってもよい。
【０１１２】
以上のように、ニューロモーフィックデバイス（上記において説明した例では、ニューロモーフィックデバイス３）は、演算回路（上記において説明した例では、演算回路１０）を複数備える。これにより、ニューロモーフィックデバイスは、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現することができる。
【０１１３】
また、ニューロモーフィックデバイスでは、複数の演算回路に含まれる第１演算回路（上記において説明した例では、例えば、演算回路１０Ａ）の第２電極は、複数の演算回路に含まれる第２演算回路（上記において説明した例では、例えば、演算回路１０Ｂ）の第１電極と接続される、構成が用いられてもよい。
【０１１４】
＜演算回路の構成方法＞
以下、図１０を参照し、上記において説明した演算回路１０の構成方法について説明する。ここで、以下では、説明の便宜上、伝送路、回路素子等が積層される板状の半導体製（例えば、シリコン製）の部材を基板と称して説明する。
【０１１５】
図１０に示した例では、演算回路１０は、抵抗変化素子１１と、第１スイッチング素子Ｓ１と、第２スイッチング素子Ｓ２と、コンデンサＣとが基板上に積層された集積回路である。すなわち、演算回路１０は、例えば、抵抗変化素子１１と、第１スイッチング素子Ｓ１と、第２スイッチング素子Ｓ２と、コンデンサＣとが１つの（又は複数の）基板上に積層されて構成される。図１０は、基板上に構成された演算回路１０の一例を示す図である。また、図１０は、基板上に構成された演算回路１０の切断面の一例を示す断面図である。なお、図１０では、基板上に積層された演算回路１０の構造を明確に示すため、基板上に積層されている部材のうち演算回路１０に含まれていない部材を省略している。当該部材は、例えば、基板上に積層されている各種の回路素子、伝送路等のことである。
【０１１６】
以下では、説明の便宜上、基板と直交する方向のうち基板から基板上に積層された各層に向かう方向を上と称し、基板と直交する方向のうち基板上に積層された各層から基板に向かう方向を下と称して説明する。図１０に示した矢印は、図１０における上下を示す。
【０１１７】
また、以下では、一例として、第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２のそれぞれが、ＰＮＰ型の電界効果トランジスタである場合について説明する。
【０１１８】
図１０に示した層ＬＹ１は、基板そのものである。層ＬＹには、４つのＰ型の半導体ＰＳＣが互いに離間するように埋め込まれている。図１０では、これら４つのＰ型の半導体ＰＳＣのそれぞれを、半導体ＰＳＣ１、半導体ＰＳＣ２、半導体ＰＳＣ３、半導体ＰＳＣ４のそれぞれによって示している。
【０１１９】
図１０に示した層ＬＹ２は、絶縁層である。層ＬＹ２は、層ＬＹ１の上に積層されている。なお、層ＬＹ１と層ＬＹ２との間には、他の層が含まれる構成であってもよい。層ＬＹ２には、半導体ＰＳＣ１と半導体ＰＳＣ２とのそれぞれと接触するように、Ｎ型の半導体ＮＳＣ１が埋め込まれている。また、層ＬＹ２には、半導体ＰＳＣ３と半導体ＰＳＣ４とのそれぞれと接触するように、Ｎ型の半導体ＮＳＣ２が埋め込まれている。
【０１２０】
また、層ＬＹ２には、半導体ＮＳＣ１の上にＰ型の半導体ＰＳＣ５が積層されるように、半導体ＰＳＣ５が埋め込まれている。また、層ＬＹ２には、半導体ＮＳＣ２の上にＰ型の半導体ＰＳＣ６が積層されるように、半導体ＰＳＣ６が埋め込まれている。また、半導体ＰＳＣ５及び半導体ＰＳＣ６のそれぞれは、層ＬＹ３等の他の層と接触しないように、層ＬＹ２に埋め込まれている。
【０１２１】
図１０に示した層ＬＹ３は、配線層である。層ＬＹ３は、層ＬＹ２の上に積層されている。なお、層ＬＹ２と層ＬＹ３との間には、他の層が含まれる構成であってもよい。
【０１２２】
図１０に示した層ＬＹ４は、絶縁層である。層ＬＹ４は、層ＬＹ３の上に積層されている。なお、層ＬＹ３と層ＬＹ４との間には、他の層が含まれる構成であってもよい。
【０１２３】
図１０に示した層ＬＹ５は、絶縁層である。層ＬＹ５は、層ＬＹ４の上に積層されている。なお、層ＬＹ４と層ＬＹ５との間には、他の層が含まれる構成であってもよい。層ＬＹ５には、層ＬＹ４と層ＬＹ６とのそれぞれと接触するように、抵抗変化素子１１の磁気記録層Ｌ３が埋め込まれている。
【０１２４】
図１０に示した層ＬＹ６は、絶縁層である。層ＬＹ６は、層ＬＹ５の上に積層されている。なお、層ＬＹ５と層ＬＹ６との間には、他の層が含まれる構成であってもよい。層ＬＹ６には、層ＬＹ５に埋め込まれた磁気記録層Ｌ３と接触するように、２つの非磁性層Ｌ２が互いに離間するように埋め込まれている。図１０では、これら２つの非磁性層Ｌ２のそれぞれを、非磁性層Ｌ２１と非磁性層Ｌ２２のそれぞれによって示している。また、層ＬＹ６には、非磁性層Ｌ２２の上に積層するように、且つ、層ＬＹ７塗接触するように、強磁性層Ｌ１が埋め込まれている。
【０１２５】
図１０に示した層ＬＹ７は、絶縁層である。層ＬＹ７は、層ＬＹ６の上に積層されている。なお、層ＬＹ６と層ＬＹ７との間には、他の層が含まれる構成であってもよい。
【０１２６】
図１０に示した層ＬＹ８は、配線層である。層ＬＹ８は、層ＬＹ７の上に積層されている。なお、層ＬＹ７と層ＬＹ８との間には、他の層が含まれる構成であってもよい。
【０１２７】
そして、図１０に示した例では、ビアＶ１が層ＬＹ２を貫通することにより、半導体ＰＳＣ１と層ＬＹ３とが接続されている。また、当該例では、ビアＶ２が層ＬＹ２を貫通することにより、半導体ＰＳＣ４と層ＬＹ３とが接続されている。
【０１２８】
また、図１０に示した例では、ビアＶ３が層ＬＹ２〜層ＬＹ４を貫通することにより、半導体ＰＳＣ２と磁気記録層Ｌ３が有する部位のうち前述の磁区ＭＲ１に対応する部位の端部とが接続されている。また、当該例では、ビアＶ４が層ＬＹ２〜層ＬＹ４を貫通することにより、半導体ＰＳＣ３と磁気記録層Ｌ３が有する部位のうち前述の磁区ＭＲ２に対応する部位の端部とが接続されている。
【０１２９】
また、図１０に示した例では、ビアＶ５が層ＬＹ２〜層ＬＹ７を貫通することにより、半導体ＰＳＣ５と層ＬＹ８とが接続されている。また、当該例では、ビアＶ６が層ＬＹ２〜層ＬＹ７を貫通することにより、半導体ＰＳＣ６と層ＬＹ８とが接続されている。
【０１３０】
また、図１０に示した例では、ビアＶ７が層ＬＹ７を貫通することにより、強磁性層Ｌ１と層ＬＹ８とが接続されている。また、当該例では、ビアＶ８が層ＬＹ６〜層ＬＹ８を貫通することにより、非磁性層Ｌ２１と図示しないグラウンドとが接続されている。
【０１３１】
このように、図１０に示した例では、演算回路１０は、基板上において、磁気記録層Ｌ３と、非磁性層Ｌ２２を介して磁気記録層Ｌ３に接続された強磁性層Ｌ１が積層されて構成されている。そして、当該例では、演算回路１０は、磁気記録層Ｌ３の両端のうちの一端に第２端子ＴＭ２として機能するビアＶ３と、磁気記録層Ｌ３の両端のうちの他端に第３端子ＴＭ３として機能するビアＶ４とを有する。そして、当該例では、磁気記録層Ｌ３の上に、互いに離間して配置されている２つの非磁性層、すなわち、非磁性層Ｌ２１と非磁性層Ｌ２２とが積層されている。この場合、非磁性層Ｌ２１は、コンデンサＣとして機能する。すなわち、当該場合、演算回路１０では、コンデンサＣが有する２つの極板のうちの一方は、抵抗変化素子１１の外周部の一部である。これにより、演算回路１０は、製造コストの増加を抑制することができるとともに、製造を容易にすることができる。
【０１３２】
なお、図１０に示した演算回路１０において、非磁性層Ｌ２１は、磁気記録層Ｌ３の下側に積層される構成であってもよい。また、図１０に示した演算回路１０における絶縁層は、非磁性層Ｌ２１及び非磁性層Ｌ２２の材質と同じ材質であってもよい。
【０１３３】
以上のように、演算回路は、抵抗変化素子と、第１スイッチング素子と、第２スイッチング素子と、コンデンサとが基板（上記において説明した例では、層ＬＹ１）上に積層された集積回路である。これにより、演算回路は、例えば、演算回路を複数備えるニューロモーフィックデバイスを小型化することができる。
なお、実施形態に係る演算回路の他の態様は、第１端子と、第２端子と、第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子と接続される第１電極と、前記第２端子と接続される第２電極と、前記第１端子と接続される第３電極と、前記第２電極と前記第２端子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサと、を備える。
また、実施形態に係る演算回路の他の態様は、第１端子と、第２端子と、第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子と接続される第１電極と、第２電極と、第３電極と、前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、を備え、前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方の状態がオフ状態である場合において、前記第１電極に入力信号が入力されると、前記第１スイッチング素子の寄生容量が充電され、前記第１スイッチング素子の状態と前記第２スイッチング素子の状態との両方がオフ状態である場合、且つ、前記寄生容量が充電された状態である場合において、前記第２スイッチング素子の状態がオフ状態に保たれたまま前記第１スイッチング素子の状態がオン状態に変えられると、前記寄生容量の放電電流に応じた信号を前記第２電極から出力する。
【符号の説明】
【０１３４】
１  演算システム
２、３  ニューロモーフィックデバイス
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ  演算回路
１１  抵抗変化素子
２０、２０Ａ、２０Ｂ  制御部
Ｂ１  抵抗変化部
Ｂ１１、Ｂ１２  磁化固定部
ＢＣ  三次元座標系
Ｃ  コンデンサ
ＤＷ  磁壁
Ｅ１  第１電極
Ｅ２  第２電極
Ｅ３  第３電極
Ｌ１  強磁性層
Ｌ２  非磁性層
Ｌ３  磁気記録層
Ｌ２１、Ｌ２２  非磁性層
ＭＡ、ＭＡ２  アレイ回路
ＲＲ１、ＲＲ２  抵抗
ＭＲ１、ＭＲ２  磁区
Ｓ１  第１スイッチング素子
Ｓ２  第２スイッチング素子
ＴＭ１  第１端子
ＴＭ２  第２端子
ＴＭ３  第３端子
【要約】
第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子と接続される第１電極と、第２電極と、第３電極と、前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、前記第２端子と前記第１スイッチング素子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサと、を備える演算回路。【図１】
0006892026.tif 000002
【図２】
0006892026.tif 000003
【図３】
0006892026.tif 000004
【図４】
0006892026.tif 000005
【図５】
0006892026.tif 000006
【図６】
0006892026.tif 000007
【図７】
0006892026.tif 000008
【図８】
0006892026.tif 000009
【図９】
0006892026.tif 000010
【図１０】
0006892026.tif 000011