(57)【特許請求の範囲】
【請求項１】
第１主面及び前記第１主面の反対側の第２主面を有する半導体基板と、
前記半導体基板における前記第１主面側に形成された第１導電型を有する第１半導体層と、
前記半導体基板における、前記第１半導体層及び前記第２主面の間に形成された前記第１導電型とは異なる導電型である第２導電型を有する第２半導体層と、
前記半導体基板で光電変換により発生した電荷を、前記第１半導体層及び前記第２半導体層においてアバランシェ増倍する増倍領域と、
前記第１主面に平行な方向において前記第１半導体層と並んで形成された回路領域と、
前記回路領域に形成された１以上の分離トランジスタと、
前記第１半導体層及び前記回路領域の間に形成された分離領域と、
前記第１半導体層上に形成された１以上の第１コンタクトと、
前記第１コンタクト及び前記分離トランジスタのソースを接続する第１配線と、
前記分離トランジスタのドレインに接続され、前記半導体基板で光電変換により発生した電荷のうち、第１の電荷を読み出す読み出し回路と、を備える
光検出器。
【請求項２】
さらに、前記第２主面に形成された第２コンタクトを有し、
前記第１半導体層及び前記第２半導体層の間で光電変換により発生した電荷のうち、前記第１の電荷とは極性が異なる第２の電荷は、前記第２コンタクトを介して、前記半導体基板の外部に流れる
請求項１に記載の光検出器。
【請求項３】
前記分離領域は、ポテンシャルによって前記第１半導体層及び前記回路領域を分離する
請求項１又は２に記載の光検出器。
【請求項４】
前記ポテンシャルは、前記アバランシェ増倍により発生した電荷による前記第１半導体層の電圧変化よりも大きい
請求項３に記載の光検出器。
【請求項５】
前記分離領域は、空乏化されている
請求項１〜４のいずれか１項に記載の光検出器。
【請求項６】
前記第１半導体層及び前記分離領域が形成された領域には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）は、形成されていない
請求項１〜５のいずれか１項に記載の光検出器。
【請求項７】
前記第２半導体層の不純物濃度は、深さ方向へ向かうにつれて増加する
請求項１〜６のいずれか１項に記載の光検出器。
【請求項８】
前記第２半導体層は、前記第１主面の全面に形成されている
請求項１〜７のいずれか１項に記載の光検出器。
【請求項９】
前記第２半導体層の不純物濃度分布は、
前記第１主面に平行な方向において、略一定である
請求項７又は８に記載の光検出器。
【請求項１０】
さらに、前記回路領域に形成された少なくとも１つの第１ウェルを備え、
前記第１ウェルは、前記第１導電型であり、前記第１ウェルと前記第２半導体層との境界において、前記第１半導体層よりも不純物濃度が低い
請求項７〜９のいずれか１項に記載の光検出器。
【請求項１１】
前記第１ウェルは、前記第１半導体層よりも前記第２主面側まで形成されている
請求項１０に記載の光検出器。
【請求項１２】
前記第２半導体層の不純物濃度分布は、
前記第１主面から前記第２主面に向かって、濃度勾配が急峻となる
請求項７〜１１のいずれか１項に記載の光検出器。
【請求項１３】
前記第１半導体層と前記第２半導体層との界面は、前記第２半導体層の上面の一部よりも、前記第２主面側に形成されている
請求項１〜１２のいずれか１項に記載の光検出器。
【請求項１４】
前記第１半導体層と前記第２半導体層との界面を含む領域において、前記第１半導体層の不純物濃度は、前記第２半導体層の不純物濃度より大きい
請求項１〜１３のいずれか１項に記載の光検出器。
【請求項１５】
前記第２半導体層の不純物濃度は、１０１６ｃｍ−３以上である
請求項１〜１４のいずれか１項に記載の光検出器。
【請求項１６】
前記第１半導体層の不純物濃度は、深さ方向に向かうにつれて増加する領域を有する
請求項１〜１５のいずれか１項に記載の光検出器。
【請求項１７】
前記第１半導体層は、前記半導体基板の第１主面と接する、第２導電型層を含む
請求項１〜１６のいずれか１項に記載の光検出器。
【請求項１８】
前記光検出器は、複数の前記第１コンタクトと、複数の前記第１コンタクトのいずれかにそれぞれ接続された複数の前記分離トランジスタと、を備え、
複数の前記分離トランジスタは、１つの前記回路領域内に形成されている
請求項１〜１７のいずれか１項に記載の光検出器。
【請求項１９】
複数の前記分離トランジスタのうち、少なくとも２つの分離トランジスタは、前記読み出し回路を共有する
請求項１８に記載の光検出器。
【請求項２０】
少なくとも２つの前記分離トランジスタは、前記読み出し回路と接続されるドレインを共有する
請求項１８又は１９に記載の光検出器。
【請求項２１】
平面視において、前記第１半導体層は、Ｍ（Ｍは２以上の自然数）回回転対称性を有するＮ（Ｎは３以上の自然数）角形内に、Ｍ回回転対称性を保持するように、Ｎ個形成され、
前記回路領域は、
前記Ｍ回回転対称性を有するＮ角形の回転対称中心に形成され、
前記回路領域内には、Ｎ個の前記分離トランジスタが形成される
請求項１〜２０のいずれか１項に記載の光検出器。
【請求項２２】
前記読み出し回路は、前記回路領域内に、
前記分離トランジスタのドレインに接続され、前記分離トランジスタを介して前記第１半導体層をリセットするリセットトランジスタと、
前記分離トランジスタからの出力信号を読み出すソースフォロワトランジスタと、
前記ソースフォロワトランジスタと接続された選択トランジスタと、を備える
請求項１〜２１のいずれか１項に記載の光検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光検出器に関する。
【背景技術】
【０００２】
近年、医療、通信、バイオ、化学、監視、車載、放射線検出等多岐に渡る分野において、高感度な光検出器が利用されている。高感度化のための手段の一つとして、アバランシェフォトダイオード（Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏ  Ｄｉｏｄｅ；以下、ＡＰＤともいう）が用いられている。ＡＰＤは、光電変換層に入射された光が光電変換されることで発生した信号電荷を、アバランシェ降伏を用いて増倍することで光の検出感度を高めたフォトダイオードである。ＡＰＤを用いることで、わずかなフォトンの数でも検出可能となる。【０００３】
例えば、ＡＰＤが用いられたフォトンカウンティング型の光検出器（例えば、特許文献１参照）及び高感度イメージセンサ（例えば、特許文献２参照）が考案されている。【０００４】
また、例えば、ＡＰＤの構造の一例として、リーチスルー型のＡＰＤが開示されている（例えば、特許文献２及び特許文献３参照）。【０００５】
また、光電変換層を厚くしても、アバランシェ降伏電圧を増大させない構成が考案されている（例えば、特許文献４参照）。【０００６】
この構成では、光電変換層にビルトインポテンシャル勾配を形成することで、電荷がドリフトするため、アバランシェ降伏電圧を増大せずに光電変換膜を厚くすることが可能となる。【０００７】
また、ＡＰＤで検出した電荷を読み出す回路の自由度を高めるために、画素と画素回路とを近接して配置する構造が提案されている（例えば、特許文献５及び特許文献６参照）。【０００８】
また、ＡＰＤアレイを形成したウエハと、インターフェース回路を備えた別のウエハとを接合することで、回路自由度を向上させる構造が提案されている（例えば、特許文献７参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００８／００４５４７号
【特許文献２】国際公開第２０１４／０９７５１９号
【特許文献３】特開２０１５−５７５２号公報
【特許文献４】米国特許出願公開第２０１６／０１６３９０６号明細書
【特許文献５】特開２００４−３６３４３７号公報
【特許文献６】特開２００４−３１９５７６号公報
【特許文献７】米国特許第８０９３６２４号明細書
【特許文献８】米国特許第９１７８１００号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本開示は、感度の高い光検出器を提供する。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本開示の一態様に係る光検出器は、第１主面及び前記第１主面の反対側の第２主面を有する半導体基板と、前記半導体基板における前記第１主面側に形成された第１導電型を有する第１半導体層と、前記半導体基板における、前記第１半導体層及び前記第２主面の間に形成された前記第１導電型とは異なる導電型である第２導電型を有する第２半導体層と、前記半導体基板で光電変換により発生した電荷を、前記第１半導体層及び前記第２半導体層においてアバランシェ増倍する増倍領域と、前記第１主面に平行な方向において前記第１半導体層と並んで形成された回路領域と、前記回路領域に形成された１以上の分離トランジスタと、前記第１半導体層及び前記回路領域の間に形成された分離領域と、前記第１半導体層上に形成された１以上の第１コンタクトと、前記第１コンタクト及び前記分離トランジスタのソースを接続する第１配線と、前記分離トランジスタのドレインに接続され、前記半導体基板で光電変換により発生した電荷のうち、第１の電荷を読み出す読み出し回路と、を備える。【００１２】
このような構成によれば、光電変換層で光発生した電荷の内、第１導電型のキャリアである第１の電荷は、光電変換層内でドリフトされ、増倍領域へ入り、アバランシェ増倍を起こす。光電変換により発生した電荷は、アバランシェ増倍により増幅されるため、入射光の強度が小さい場合にも、光検出をすることができる。つまり、このような構成によれば、光検出器の感度（つまり、受光感度）を向上させることができる。【００１３】
例えば、特許文献７に開示されている構成は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで製造することができない。【００１４】
一方、本開示の一態様に係る光検出器によれば、同一の半導体基板内に、ＡＰＤと分離トランジスタ等の画素回路とを形成できるため、一般的なＣＭＯＳプロセスで製造することができる。これにより、本開示の一態様に係る光検出器は、より低コストで製造される。【００１５】
また、例えば、前記光検出器は、さらに、前記第２主面に形成された第２コンタクトを有し、前記第１半導体層及び前記第２半導体層の間で光電変換により発生した電荷のうち、前記第１の電荷とは極性が異なる第２の電荷は、前記第２コンタクトを介して、前記半導体基板の外部に流れる。【００１６】
このような構成によれば、光電変換及びアバランシェ増倍により発生した第２導電型のキャリアである第２の電荷は、半導体基板の裏面側である第２主面に位置する第２コンタクトを介して、光検出器の外部に排出される。【００１７】
本開示の一態様に係る光検出器によれば、光検出時に信号として利用しない第２の電荷を、半導体基板裏面を介して短時間で排出できるため、半導体基板裏面（例えば、第１半導体層及び第２半導体層）の電圧の時間変化、及び、位置による不均一を低減することができる。これにより、光検出効率の空間的および時間的なばらつきを抑制することができる。【００１８】
例えば、特許文献８に開示されている構造では、アノードとカソードとが同一面上に配置されるため、アバランシェ増倍時の電荷のドリフト方向と、電荷排出時に電荷が運動する方向が逆方向であり、電荷排出までの時間が長くなり、検出効率が低下する。【００１９】
また、例えば、前記分離領域は、ポテンシャルによって前記第１半導体層及び前記回路領域を分離する。【００２０】
このような構成によれば、分離領域を狭めることができ、開口率の向上と画素微細化とが可能となる。また、溝等を形成することで分離領域を形成する場合と比較して、簡便に形成できる。【００２１】
また、例えば、前記ポテンシャルは、前記アバランシェ増倍により発生した電荷による前記第１半導体層の電圧変化よりも大きい。【００２２】
このような構成によれば、第１半導体層で電圧変化が生じた場合においても、分離領域によって第１半導体層と回路領域とを電気的に分離できる。【００２３】
また、例えば、前記分離領域は、空乏化されている。【００２４】
本開示の一態様に係る光検出器によれば、第１半導体層と回路領域とは、分離領域によって分離される。分離領域を空乏化することで、第１半導体層と回路領域とを短い分離幅で分離しつつ、分離領域の電界を緩和することが可能となる。これにより、本開示の一態様に係る光検出器は、受光感度を確保しつつ、微細化することができる。そのため、本開示の一態様に係る光検出器によれば、開口率が向上されるため、光感度が向上される。【００２５】
また、例えば、前記第１半導体層及び前記分離領域が形成された領域には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又は前記第１コンタクトは、形成されていない。【００２６】
このような構成によれば、特許文献４に開示されている構造とは異なり、分離領域上には、ＳＴＩ及び第１コンタクトが形成されていない。そのため、暗電流が抑制される。【００２７】
また、例えば、前記第２半導体層は、平面視で、前記第１半導体層と同一の形状、又は、前記第１半導体層よりも広い。【００２８】
このような構成によれば、アバランシェ増倍領域が拡大されるため、光検出器の光感度は、より向上される。【００２９】
また、例えば、前記第２半導体層は、前記第１主面の全面に形成されている。【００３０】
このような構成によれば、アバランシェ増倍領域がさらに拡大されるため、光検出器の光感度は、より向上される。【００３１】
特許文献４及び特許文献８のように、分離領域にコンタクトを設ける場合には、アバランシェ増倍領域端部の電界集中を防ぐために、アバランシェ増倍領域を拡大できない。【００３２】
特許文献４では、ｅｎｒｉｃｈｅｄ  ｒｅｇｉｏｎをａｎｏｄｅ  ｒｅｇｉｏｎよりも狭く形成しなければならず、増倍領域を拡大できない。【００３３】
また、特許文献８では、アバランシェ増倍領域端部の電界集中を防ぐために、アバランシェ増倍領域とコンタクトとの間にガードリングを設けるため、アバランシェ増倍領域を拡大できない。【００３４】
また、例えば、前記第２半導体層の不純物濃度は、深さ方向へ向かうにつれて増加する。【００３５】
アバランシェ増倍領域に積層して設けられた光電変換層は、厚くする必要があるが、特許文献１、特許文献２、及び、特許文献３に開示されている構造では、光電変換層を厚くした場合に、アバランシェ降伏電圧が高くなる。また、特許文献５に開示されている構造では、配線にアバランシェ降伏電圧以上の高電圧を印加する必要がある。【００３６】
一方、本開示の一態様に係る光検出器によれば、アバランシェ降伏電圧を増大せずに、光電変換膜を厚くできるので、低いアバランシェ降伏電圧と高い受光感度とを両立できる。【００３７】
また、例えば、前記第２半導体層の不純物濃度分布は、前記第１主面に平行な方向において、略一定である。【００３８】
このような構成によれば、分離領域におけるポテンシャルが、半導体基板表面に対して水平方向において変動が小さくなり、アバランシェ増倍領域の電界が均一化される。これにより、アバランシェ増倍領域をより拡大することができるため、光感度は、より向上される。【００３９】
また、例えば、本開示の一態様に係る光検出器は、さらに、前記回路領域に形成された少なくとも１つの第１ウェルを備え、前記第１ウェルは、前記第１導電型であり、前記第１ウェルと前記第２半導体層との境界において、前記第１半導体層よりも不純物濃度が低い。【００４０】
このような構成によれば、第１ウェルに発生する電界及び電流を低減することができる。そのため、消費電力は、低減される。【００４１】
また、例えば、前記第１ウェルは、前記第１半導体層よりも前記第２主面側まで形成されている。【００４２】
このような構成によれば、第１ウェルに発生する電界をより低減できる。そのため、消費電力は、より低減される。【００４３】
また、例えば、前記第２半導体層の不純物濃度分布は、前記第１主面から前記第２主面に向かって、濃度勾配が急峻となる。【００４４】
このような構成によれば、深い領域で発生した電荷を、より高速にドリフトさせることができる。そのため、本開示の一態様に係る光検出器が受光してから読み出し回路が電荷を読み出すまでの応答時間は、より短縮され、且つ、応答時間のばらつきが低減される。【００４５】
また、例えば、前記第１半導体層と前記第２半導体層との界面は、前記第２半導体層の上面の一部よりも、前記第２主面側に形成されている。【００４６】
このような構成によれば、アバランシェ降伏電圧のばらつきは、低減される。【００４７】
また、例えば、前記第１半導体層と前記第２半導体層との界面を含む領域において、前記第１半導体層の不純物濃度は、前記第２半導体層の不純物濃度より大きい。【００４８】
このような構成によれば、アバランシェ降伏電圧のばらつきは、より低減される。【００４９】
また、例えば、前記第２半導体層の不純物濃度は、１０１６ｃｍ−３以上である。【００５０】
このような構成によれば、アバランシェ降伏電圧を５０Ｖ以下にすることができる。【００５１】
また、例えば、前記第１半導体層の不純物濃度は、深さ方向に向かうにつれて増加する領域を有する。【００５２】
このような構成によれば、第１半導体層のＳｉ−ＳｉＯ２界面（第１主面）で発生した電荷は、アバランシェ増倍領域から離れる方向にドリフトされる。そのため、ＤＣＲ（Ｄａｒｋ  Ｃｏｕｎｔ  Ｒａｔｅ）は、低減される。【００５３】
また、例えば、前記第１半導体層は、前記半導体基板の第１主面と接する、第２導電型層を含む。【００５４】
このような構成によれば、ＤＣＲは、さらに軽減される。【００５５】
また、例えば、本開示の一態様に係る光検出器は、複数の前記第１コンタクトと、複数の前記第１コンタクトのいずれかにそれぞれ接続された複数の前記分離トランジスタと、を備え、複数の前記分離トランジスタは、１つの前記回路領域内に形成されている。【００５６】
このような構成によれば、本開示の一態様に係る光検出器は、回路領域を縮小できるため、開口率は、より向上され，微細化が可能となる。【００５７】
また、例えば、前記複数の分離トランジスタのうち、少なくとも２つの分離トランジスタは、前記読み出し回路を共有する。【００５８】
このような構成によれば、本開示の一態様に係る光検出器は、回路領域をより縮小できるため、開口率は、さらに向上され、微細化が可能となる。【００５９】
また、例えば、少なくとも２つの前記分離トランジスタは、前記読み出し回路と接続されるドレインを共有する。【００６０】
このような構成によれば、回路領域をより縮小できるため、開口率は、さらに向上され、微細化が可能となる。【００６１】
また、例えば、平面視において、前記第１半導体層は、Ｍ（Ｍは２以上の自然数）回回転対称性を有するＮ（Ｎは３以上の自然数）角形内に、Ｍ回回転対称性を保持するように、Ｎ個形成され、前記回路領域は、前記Ｍ回回転対称性を有するＮ角形の回転対称中心に形成され、前記回路領域内には、Ｎ個の前記分離トランジスタが形成される。【００６２】
このような構成によれば、繰り返し周期内に含まれる画素間で感度のばらつきは、低減される。そのため、本開示の一態様に係る光検出器によって撮像された画像の画質は、向上される。【００６３】
また、例えば、前記読み出し回路は、前記回路領域内に、前記分離トランジスタのドレインに接続され、前記分離トランジスタを介して前記第１半導体層をリセットするリセットトランジスタと、前記分離トランジスタからの出力信号を読み出すソースフォロワトランジスタと、前記ソースフォロワトランジスタと接続された選択トランジスタと、を備える。【００６４】
このような構成によれば、画素ごとに信号を増幅することができる。そのため、Ｓ／Ｎ比は、向上される。【００６５】
また、本開示の一態様に係る光検出器は、第１主面及び前記第１主面の反対側の第２主面を有する半導体基板と、前記半導体基板における前記第１主面側に形成された第１導電型を有する第１半導体層と、前記半導体基板における、前記第１半導体層及び前記第２主面の間に形成された前記第１導電型とは異なる導電型である第２導電型を有する第２半導体層と、前記半導体基板で光電変換により発生した電荷を、前記第１半導体層及び前記第２半導体層においてアバランシェ増倍する増倍領域と、少なくとも２つの前記増倍領域を分離する分離領域と、を備える。【００６６】
このような構成によれば、光電変換層で光発生した電荷は、光電変換層内でドリフトされ、増倍領域へ入り、アバランシェ増倍を起こす。光電変換により発生した電荷は、アバランシェ増倍により増幅されるため、入射光の強度が小さい場合にも、光検出をすることができる。つまり、このような構成によれば、光検出器の感度（つまり、受光感度）を向上させることができる。【００６７】
また、このような構成によれば、分離領域にコンタクト又はＳＴＩを形成する必要がなくなり、分離領域を狭めることができる。そのため、光検出器は、増倍領域の面積を拡大し、光感度が向上される。【００６８】
また、例えば、前記光検出器は、さらに、前記第２主面に形成された第２コンタクトを備え、前記第１半導体層及び前記第２半導体層の間で光電変換により発生した第１の電荷及び前記第１の電荷とは極性が異なる第２の電荷のうちの一方は、前記第２コンタクトを介して、前記半導体基板の外部に流れる。【００６９】
このような構成によれば、例えば、光電変換及びアバランシェ増倍により発生した第２導電型のキャリアである第２の電荷は、半導体基板の裏面側である第２主面に位置するコンタクトを介して、光検出器の外部に排出される。そのため、半導体基板裏面の電圧の時間変化、及び、位置による不均一を低減することができる。これにより、光検出器の光検出効率の空間的及び時間的なばらつきは、抑制される。【００７０】
また、例えば、前記分離領域は、ポテンシャルによって少なくとも２つの前記増倍領域を分離する。【００７１】
このような構成によれば、特許文献４及び特許文献８のように、分離領域にコンタクト又はＳＴＩを形成する場合に比べて、分離領域を狭め、開口率を向上することで、光感度を高めることができる。【００７２】
また、例えば、前記ポテンシャルは、前記アバランシェ増倍により発生した電荷による前記第１半導体層の電圧変化よりも大きい。【００７３】
このような構成によれば、第１半導体層で電圧変化が生じた場合においても、分離領域によって２つの増倍領域を電気的に分離できるため、オーバーフローによる電気的な混色は発生しない。【００７４】
また、例えば、前記分離領域は、空乏化されている。【００７５】
このような構成によれば、分離領域を空乏化することで、２つの増倍領域を、より短い分離幅で分離しつつ、分離領域の電界を緩和することが可能となる。これにより、本開示の一態様に係る光検出器は、開口率が向上し、光感度を高めることができる。また、受光感度を確保しつつ、微細化することができるようになる。そのため、本開示の一態様に係る光検出器によれば、開口率が向上される。【００７６】
また、例えば、前記第１半導体層及び前記分離領域が形成された領域には、ＳＴＩ及び前記コンタクトは、形成されていない。【００７７】
このような構成によれば、半導体基板表面の欠陥準位密度を低減することができ、暗電流の発生は、抑制され得る。【００７８】
また、例えば、前記第２半導体層は、平面視で、前記第１半導体層と同一の形状、又は、前記第１半導体層よりも広い。【００７９】
このような構成によれば、アバランシェ増倍領域が拡大され、光検出器の光感度は、より向上される。【００８０】
また、例えば、前記光検出器は、さらに、前記第１半導体層を複数備え、前記第２半導体層は、平面視で複数の前記第１半導体層と重なるように連続して前記半導体基板に形成される。【００８１】
このような構成によれば、アバランシェ増倍領域がさらに拡大されるため、光検出器の光感度は、より向上される。【００８２】
特許文献４及び特許文献８のように、分離領域にコンタクトを設ける場合には、アバランシェ増倍領域端部の電界集中を防ぐために、アバランシェ増倍領域を拡大できない。【００８３】
また、特許文献４では、ｅｎｒｉｃｈｅｄ  ｒｅｇｉｏｎをａｎｏｄｅ  ｒｅｇｉｏｎよりも狭く形成しなければならず、増倍領域を拡大できない。【００８４】
また、特許文献８では、アバランシェ増倍領域端部の電界集中を防ぐために、アバランシェ増倍領域とコンタクトとの間にガードリングを設けるため、アバランシェ増倍領域を拡大できない。【００８５】
また、例えば、前記第２半導体層の不純物濃度は、深さ方向へ向かうにつれて増加する。【００８６】
アバランシェ増倍領域に積層して設けられた光電変換層は、厚くする必要があるが、特許文献１、特許文献２、及び、特許文献３に開示されている構造では、光電変換層を厚くした場合に、アバランシェ降伏電圧が高くなる。また、特許文献５に開示されている構造では、配線にアバランシェ降伏電圧以上の高電圧を印加する必要がある。【００８７】
一方、本開示の一態様に係る光検出器によれば、アバランシェ降伏電圧を増大せずに、光電変換膜を厚くできるので、低いアバランシェ降伏電圧と高い受光感度とを両立できる。【００８８】
また、例えば、前記第２半導体層の不純物濃度分布は、前記第１主面に平行な方向において、略一定である。【００８９】
このような構成によれば、分離領域におけるポテンシャルが、半導体基板表面に対して水平方向において変動が小さくなり、アバランシェ増倍領域の電界が均一化される。これにより、アバランシェ増倍領域をより拡大することができるため、光感度をより向上できる。
【発明の効果】
【００９０】
本開示によれば、感度の高い光検出器を提供できる。
【図面の簡単な説明】
【００９１】
【図１】図１は、本開示の実施の形態１に係る光検出器を示す平面図である。
【図２】図２は、図１のＩＩ−ＩＩ線における、本開示の実施の形態１に係る光検出器を示す断面図である。
【図３】図３は、図２のＩＩＩＡ−ＩＩＩＡ線上及びＩＩＩＢ−ＩＩＩＢ線上における、本開示の実施の形態１に係る光検出器のポテンシャルを示す図である。
【図４】図４は、図２のＩＩＩＣ−ＩＩＩＣ線上における、本開示の実施の形態１に係る光検出器のポテンシャルを示す図である。
【図５】図５は、本開示の実施の形態１に係る光検出器の回路構成例を示す図である。
【図６】図６は、本開示の実施の形態１に係る光検出器の変形例を示す断面図である。
【図７】図７は、図６のＶＩＩＡ−ＶＩＩＡ線上、ＶＩＩＢ−ＶＩＩＢ線上、及び、ＶＩＩＣ−ＶＩＩＣ線上における、本開示の実施の形態１に係る光検出器の変形例のポテンシャルを示す図である。
【図８】図８は、本開示の実施の形態２に係る光検出器を示す平面図である。
【図９】図９は、図８のＩＸ−ＩＸ線における、本開示の実施の形態２に係る光検出器を示す断面図である。
【図１０】図１０は、図９のＸＡ−ＸＡ線及びＸＢ−ＸＢ線上における、本開示の実施の形態２に係る光検出器のポテンシャルを示す図である。
【図１１】図１１は、図９のＸＡ−ＸＡ線上における、本開示の実施の形態２に係る光検出器の不純物濃度プロファイルを示す図である。
【図１２】図１２は、図９のＸＡ−ＸＡ線上における、本開示の実施の形態２に係る光検出器の不純物濃度プロファイルの変形例を示す図である。
【図１３】図１３は、本開示の実施の形態２に係る光検出器の電流電圧特性の一例を示す図である。
【図１４】図１４は、本開示の実施の形態２に係る光検出器によるアバランシェ降伏電圧のばらつき低減効果の一例を説明するための図である。
【図１５】図１５は、本開示の実施の形態２に係る光検出器の変形例１を示す平面図である。
【図１６】図１６は、図１５のＸＶＩ−ＸＶＩ線における、本開示の実施の形態２に係る光検出器の変形例１を示す断面図である。
【図１７】図１７は、図１６のＸＶＩＩＡ−ＸＶＩＩＡ線上における、本開示の実施の形態２に係る光検出器の変形例１の不純物濃度プロファイルを示す図である。
【図１８】図１８は、本開示の実施の形態２に係る光検出器の変形例２を示す平面図である。
【図１９】図１９は、図１８のＸＩＸ−ＸＩＸ線における、本開示の実施の形態２に係る光検出器の変形例２を示す断面図である。
【図２０】図２０は、図１９のＸＸＡ−ＸＸＡ線上における、本開示の実施の形態２に係る光検出器の変形例２の不純物濃度プロファイルを示す図である。
【図２１】図２１は、本開示の実施の形態２に係る光検出器の変形例３を示す平面図である。
【図２２】図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線における、本開示の実施の形態３に係る光検出器の変形例３を示す断面図である。
【図２３】図２３は、本開示に係る光検出器の画素の配置レイアウトの第１例を示す平面図である。
【図２４】図２４は、本開示に係る光検出器の画素の配置レイアウトの第２例を示す平面図である。
【図２５】図２５は、本開示に係る光検出器の画素の配置レイアウトの第３例を示す平面図である。
【図２６】図２６は、本開示に係る光検出器の画素の配置レイアウトの第４例を示す平面図である。
【図２７】図２７は、本開示に係る光検出器の画素の配置レイアウトの第５例を示す平面図である。
【図２８】図２８は、本開示に係る光検出器の画素の配置レイアウトの第６例を示す平面図である。
【図２９】図２９は、本開示に係る光検出器の画素の配置レイアウトの第７例を示す平面図である。
【図３０】図３０は、本開示に係る光検出器の画素の配置レイアウトの第８例を示す平面図である。
【図３１】図３１は、本開示に係る光検出器の画素の配置レイアウトの第９例を示す平面図である。
【図３２】図３２は、本開示に係る光検出器の画素の配置レイアウトの第１０例を示す平面図である。
【図３３】図３３は、本開示に係る光検出器の画素の配置レイアウトの第１１例を示す平面図である。
【図３４】図３４は、本開示に係る光検出器の画素の配置レイアウトの第１２例を示す平面図である。
【図３５】図３５は、図３４のＸＸＸＶ−ＸＸＸＶ線における、本開示に係る光検出器の画素の配置レイアウトの第１２例を示す断面図である。
【図３６】図３６は、本開示に係る光検出器の回路構成の変形例１を示す図である。
【図３７】図３７は、本開示に係る光検出器の回路構成の変形例１における画素アレイの一例を示す平面図である。
【図３８】図３８は、本開示に係る光検出器の回路構成の変形例１における駆動シーケンスの一例を示す図である。
【図３９】図３９は、本開示に係る光検出器の回路構成の変形例２を示す図である。
【図４０】図４０は、本開示に係る光検出器の回路構成の変形例２における画素アレイの一例を示す平面図である。
【図４１】図４１は、本開示に係る光検出器の回路構成の変形例２における画素アレイの別の一例を示す平面図である。
【図４２】図４２は、本開示に係る光検出器の回路構成の変形例２における駆動シーケンスの一例を示す図である。
【図４３】図４３は、本開示に係る光検出器のパッケージの第１例を示す断面図である。
【図４４】図４４は、本開示に係る光検出器のパッケージの第２例を示す断面図である。
【図４５】図４５は、本開示に係る光検出器のパッケージの第３例を示す断面図である。
【図４６】図４６は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図４７】図４７は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図４８】図４８は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図４９】図４９は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図５０】図５０は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図５１】図５１は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図５２】図５２は、本開示に係る光検出器の製造工程を説明するための断面図である。
【図５３】図５３は、本開示の実施の形態３に係る光検出器を示す平面図である。
【図５４】図５４は、図５３のＬＩＶ−ＬＩＶ線における、本開示の実施の形態３に係る光検出器を示す断面図である。
【図５５】図５５は、図５４のＬＶＡ−ＬＶＡ線上及びＬＶＢ−ＬＶＢ線上における、本開示の実施の形態３に係る光検出器のポテンシャルを示す図である。
【図５６】図５６は、図５４のＬＶＣ−ＬＶＣ線上における、本開示の実施の形態３に係る光検出器のポテンシャルを示す図である。
【図５７】図５７は、本開示の実施の形態３に係る光検出器の変形例１を示す断面図である。
【図５８】図５８は、本開示の実施の形態３に係る光検出器の変形例２を示す断面図である。
【図５９】図５９は、図５８のＬＩＸＡ−ＬＩＸＡ線上、ＬＩＸＢ−ＬＩＸＢ線上、及び、ＬＩＸＣ−ＬＩＸＣ線上における、本開示の実施の形態３に係る光検出器の変形例２のポテンシャルを示す図である。
【発明を実施するための形態】
【００９２】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、構成要素、構成要素の配置位置及び接続形態、並びに、工程（ステップ）及び工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００９３】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。
【００９４】
また、本開示に係る光検出器は、複数の実施の形態を組合せることも可能である。
【００９５】
また、以下の実施の形態において、略水平方向等の「略」を用いた表現を用いている。例えば、略一致は、完全に一致とすることを意味するだけでなく、実質的に一致する、すなわち、例えば数％程度の差異を含むことも意味する。
【００９６】
また、本明細書中での電圧の値は、グラウンドを基準とするとして記載している。
【００９７】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。本明細書では、半導体基板を基準として第１主面が設けられた側を「上方」、第２主面が設けられた側を「下方」としている。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００９８】
また、本明細書において、「深さ方向」という用語は、絶対的な空間認識における方向を指すものではなく、積層構造における積層方向により規定される用語として用いる。本明細書において、「深さ方向」とは、半導体基板における第１主面の法線に平行な方向であって、当該第１主面から、半導体基板における第２主面へ向かう方向である。
【００９９】
なお、本明細書において、「平面視」とは、光電変換層の受光面の法線方向から見ることを示す。また、以降、本明細書において「上（上方）」、「浅い」等の表現は、断面図におけるエピタキシャル層の第１主面側を示し、「下（下方）」、「深い」等の表現は、断面図におけるエピタキシャル層の第２主面側を示す。
【０１００】
（実施の形態１）
まず、図１及び図２を参照しながら、実施の形態１に係る光検出器の構造を説明する。
【０１０１】
図１は、本開示の実施の形態１に係る光検出器１００を示す平面図である。図２は、図１のＩＩ−ＩＩ線における、本開示の実施の形態１に係る光検出器１００を示す断面図である。
【０１０２】
なお、図１及び図２においては、光検出器１００が備える構成要素のうち、第１半導体層１０１、分離領域１０３、第１ウェル１０４（回路領域）、第２ウェル１０５（回路領域）、分離トランジスタ２０１、第１配線２０３、及び、読み出し回路４０７（図５参照）の一部である列信号線等の光検出器１００が備える画素６を示し、光検出器１００の構成の一部を省略して図示している。例えば、図１においては、分離トランジスタ２０１のゲートと接続される配線等の一部の構成要素の図示を省略している。なお、以降の説明における他図においても、本開示に係る光検出器の構成の一部を省略して図示している場合がある。
【０１０３】
実施の形態１に係る光検出器１００は、ＡＰＤ（Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）を用いた光検出センサであり、エピタキシャル層１と半導体基板層３とを有する半導体基板６００と、配線層２とを備える。具体的には、光検出器１００は、第２導電型のエピタキシャル層１と、半導体基板６００（具体的には、エピタキシャル層１）の第１主面Ｓ１上に形成された配線層２と、半導体基板６００の裏面側に形成された半導体基板層３と、を備える。なお、本明細書では、エピタキシャル層と、当該エピタキシャル層を成長させるための成長基板である半導体基板層とを合わせて半導体基板と呼称する。
【０１０４】
また、光検出器１００は、分離トランジスタ２０１が配置される回路領域と、分離トランジスタ２０１のドレインに接続され、第１半導体層１０１及び第２半導体層１０２の間で光電変換により発生した電荷のうち、第１の電荷を読み出す読み出し回路４０７（図５参照）と、を備える。
【０１０５】
エピタキシャル層１は、少なくとも１つの第１導電型の第１半導体層１０１と、第２導電型の第２半導体層１０２と、第１導電型の第１ウェル１０４と、第２導電型の第２ウェル１０５と、第１半導体層１０１と第１ウェル１０４の間に形成され、第２導電型を有する分離領域１０３と、第２ウェル１０５内に形成された第１導電型の分離トランジスタ２０１と、を含む層である。
【０１０６】
回路領域は、例えば、第１導電型を有する第１ウェル１０４と、第２導電型を有する第２ウェル１０５と、を備える領域である。分離トランジスタ２０１は、例えば、第１導電型である。
【０１０７】
これにより、光検出器１００の受光感度は、向上される。また、このような構成によれば、光検出器１００における回路の設計自由度は、向上される。
【０１０８】
第１半導体層１０１は、半導体基板６００の第１主面Ｓ１側に形成された第１導電型を有する。第１半導体層１０１上には、分離トランジスタ２０１等と電気的に接続するための電極である第１コンタクト２０２が形成されている。
【０１０９】
第２半導体層１０２は、第１半導体層１０１及び半導体基板層３の間に形成されている。また、第２半導体層１０２は、第１導電型と逆の導電型である第２導電型を有する。第２半導体層１０２は、第１半導体層１０１との間で光電変換した電荷をアバランシェ増倍する。
【０１１０】
第１ウェル１０４は、半導体基板層３の第１主面Ｓ１に平行な方向において、第１半導体層１０１と並んで形成されている。第１ウェル１０４は、１以上の分離トランジスタ２０１等の回路が形成される回路領域である。
【０１１１】
配線層２は、第１半導体層１０１の第１主面Ｓ１に形成された電極である第１コンタクト２０２と、第１コンタクト２０２と分離トランジスタ２０１のソースとを電気的に接続する金属配線である第１配線２０３と、を含む層である。
【０１１２】
半導体基板層３は、エピタキシャル層１を形成するために用いられる成長基板である。半導体基板層３は、エピタキシャル層１を形成するための成長面Ｓ２及び成長面Ｓ２の反対側の第２主面Ｓ３を有する。半導体基板層３の裏面であり、且つ半導体基板６００の裏面である第２主面Ｓ３には、裏面電極である第２コンタクト２０４が形成されている。半導体基板層３に裏面バイアスＶｂａｃｋが印加されると、半導体基板層３を介して、エピタキシャル層１の成長面Ｓ２側の電圧は、Ｖｂａｃｋに固定される。
【０１１３】
なお、第２ウェル１０５は、グラウンドに電気的に接続される。また、実施の形態１に係るトランジスタとは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、又は、バイポーラトランジスタ等であり、種類は限定されない。
【０１１４】
第１半導体層１０１と第２半導体層１０２との間には、エピタキシャル層１の第１主面Ｓ１に略平行である増倍領域３０１が形成される。
【０１１５】
増倍領域３０１は、受光した光（図２に示すｈν）を光電変換することで生成した電荷をアバランシェ増倍によって増倍させる領域である。
【０１１６】
増倍領域３０１の電界の大きさは、例えば、３〜５×１０５Ｖ／ｃｍであり、第１半導体層１０１及び第２半導体層１０２の不純物濃度は、例えば、１０１６ｃｍ−３〜１０２０ｃｍ−３であり、エピタキシャル層１の不純物濃度は、例えば、１０１４ｃｍ−３〜１０１６ｃｍ−３である。
【０１１７】
また、この場合、増倍領域３０１の深さ方向でのポテンシャル変化量は、例えば、２０Ｖとなる。
【０１１８】
なお、本明細書の各図において、受光する光（つまり、入射光）をｈνと記載している。
【０１１９】
増倍領域３０１の下に積層された光電変換層３０２で光電変換により発生した第２導電型の電荷のキャリアである第２の電荷は、ドリフトによって増倍領域３０１に到達すると、アバランシェ増倍により、キャリア数が１倍〜１０万倍に増倍される。この際に、光電変換及びアバランシェ増倍により発生した第１導電型のキャリアである第１の電荷は、第１半導体層１０１に蓄積される。また、光電変換及びアバランシェ増倍により発生した第２の電荷は、第２コンタクト２０４までドリフトされ、光検出器１００の外側に排出される。つまり、第１半導体層１０１及び第２半導体層１０２の間で光電変換により発生した電荷のうち、第１の電荷とは極性が異なる第２の電荷は、第２コンタクト２０４を介して、半導体基板層３の外部に流れる。
【０１２０】
ここで、第２コンタクト２０４は、第２主面Ｓ３全面に形成されていることが望ましい。第２コンタクト２０４は、第２導電型の半導体層（第２半導体層１０２）、又は、裏面（つまり、第２主面Ｓ３）に形成された導電性の材料である。特に、エピタキシャル層１を成長させるための成長基板である半導体基板層３を第２コンタクト２０４として用いてもよい。また、第２コンタクト２０４は、第２導電型の半導体層を不純物拡散、又は、イオン注入等の方法を用いたキャリア密度の調整によって、形成されてもよい。
【０１２１】
また、基板の第１主面側にコンタクトを形成し、半導体基板を通じて第２コンタクトに電圧を印加するような場合も本発明に含まれる。
【０１２２】
これにより、信号として利用しない第２の電荷は、短時間の間に光検出器１００の外側に排出される。そのため、光検出器１００内部での電圧の時間変化及び空間的な不均一の発生を抑制できることから、光検出効率が向上される。
【０１２３】
また、第１半導体層１０１に蓄積された第１の電荷は、半導体基板６００（具体的には、第１半導体層１０１及び第２半導体層１０２）で光電変換により発生した電荷を読み出すための分離トランジスタ２０１をオンにすることで、読み出し回路４０７（図５参照）に転送され、信号として処理される。これにより、光検出器１００は、入射光を検出する。
【０１２４】
なお、第１導電型を正の導電型（つまり、Ｐ型）とし、第２導電型を負の導電型（つまり、Ｎ型）とする構造でもよいが、第１の導電型は、負の導電型であり、第２の導電型は、正の導電型であるとよい。言い換えると、第１の電荷は、電子であり、第２の電荷は、正孔であるとよい。
【０１２５】
電子のイオン化率は、正孔のイオン化率に比べて大きいため、アバランシェ増倍を起こしやすい。そのため、このような構成とすることで、光検出器１００の受光感度は、向上される。
【０１２６】
ここで、分離領域１０３、第１ウェル１０４、第２ウェル１０５の内部、及び、第２ウェル１０５の下部で光電変換により発生した電荷は、受光感度に寄与しない。そのため、分離領域１０３、第１ウェル１０４、及び、第２ウェル１０５は、小さく形成され、且つ、増倍領域３０１が広く形成されるとよい。
【０１２７】
特に、実施の形態１に係る光検出器１００においては、分離領域１０３上には、コンタクト（具体的には、第１コンタクト２０２）及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）が形成されず、且つ、分離領域１０３が空乏化され不定電位となっている。具体的には、第１半導体層１０１及び分離領域１０３が形成された領域には、ＳＴＩは、形成されていない。
【０１２８】
これにより、分離領域１０３の幅を縮めることができるため、光検出器１００の開口率を向上させることができる。
【０１２９】
特に、分離領域１０３の横方向（第１主面Ｓ１に平行な方向）の空乏層幅（すなわち、分離領域１０３の幅の半分程度）よりも増倍領域３０１の縦方向（第１主面Ｓ１に垂直な方向）の空乏層の幅の方が広い方が好ましい。このような構成によれば、増倍領域３０１の端部における電界集中が緩和されやすく、電界強度が均一化されやすい。そのため、アバランシェ増倍させる領域を拡大して、光感度を向上させやすくできる。
【０１３０】
また、分離領域１０３の幅は、例えば、０．１μｍ〜１μｍであり、不純物濃度は、１０１５ｃｍ−３〜１０１８ｃｍ−３である。分離領域１０３の電位は、第１半導体層１０１の電位、第１ウェル１０４の電位、及び、裏面バイアスＶｂａｃｋによって決定される。
【０１３１】
ここで、第１半導体層１０１と分離領域１０３との電位差Ｖが小さいと、飽和電子数が小さくなり、隣接画素への電荷漏れ出しが発生しやすくなる。一方、第１半導体層１０１と分離領域１０３との電位差Ｖが大きいと、デバイス表面（例えば、第１主面Ｓ１）に発生する電界が大きくなり、暗電流及びダークカウントが増大する課題がある。そのため、第１半導体層１０１と分離領域１０３との電位差は、０．１Ｖから１０Ｖ程度の範囲であることが好ましい。
【０１３２】
また、実施の形態１での光入射面は、エピタキシャル層１の第１主面Ｓ１面である。
【０１３３】
これにより、裏面加工等の特殊なプロセスを使用する必要がなく、コストを低減できる。特に、近赤外光等の長波長の光は、吸収係数が低く、半導体基板層３近傍まで減衰しないため、光電変換層３０２がエピタキシャル層１の第１主面Ｓ１から離れた領域に形成されていても、第１主面Ｓ１付近に形成されている場合と比較した受光感度はほとんど変化しない。例えば、波長が近赤外領域での太陽光のスペクトル強度が極小を取る９４０ｎｍの光に対するＳｉ（シリコン）の吸収係数は、１％／μｍであるため、光電変換層３０２が第１主面Ｓ１から１μｍ深くに形成されていても、受光感度の低下は１％である。
【０１３４】
なお、配線層２中の、増倍領域３０１上に光導波路を設け、さらに、配線層２上にマイクロレンズを設けてもよい。これにより、集光効率を向上させることができる。
【０１３５】
また、第１半導体層１０１と分離トランジスタ２０１のソースとは、分離領域１０３上を通る第１配線２０３によって接続されている。分離トランジスタ２０１のドレインは、読み出し回路４０７（図５参照）に接続され、接続した複数の画素回路（例えば、分離トランジスタ２０１）を同一のウェル（例えば、第２ウェル１０５）内に形成することによって、回路領域の面積を縮小し、開口率を向上することができる。なお、図１及び図２には、分離トランジスタ２０１のドレインが列信号線に接続される例を示している。
【０１３６】
続いて、図３及び図４を参照しながら、第１の電荷のポテンシャルについて説明する。
【０１３７】
図３は、図２のＩＩＩＡ−ＩＩＩＡ線及びＩＩＩＢ−ＩＩＩＢ線上における、本開示の実施の形態１に係る光検出器１００のポテンシャルを示す図である。図４は、図２のＩＩＩＣ−ＩＩＩＣ線上における、本開示の実施の形態１に係る光検出器１００のポテンシャルを示す図である。
【０１３８】
なお、図３に示す実線は、図２中のＩＩＩＡ−ＩＩＩＡ線上でのポテンシャルであり、第１半導体層１０１と増倍領域３０１と光電変換層３０２とにおけるポテンシャルである。
【０１３９】
第１半導体層１０１は、分離トランジスタ２０１をオンすることで、読み出し回路４０７（図５参照）に接続され、読み出し回路４０７（図５参照）の電源電圧Ｖｄｄに固定される。一方、エピタキシャル層１の成長面Ｓ２側は、半導体基板層３を介して、Ｖｂａｃｋに固定される。
【０１４０】
光電変換層３０２は空乏化され、増倍領域３０１へ電荷をドリフトするポテンシャル勾配が形成されているとよい。
【０１４１】
光電変換層３０２を空乏化する場合、光電変換層３０２のポテンシャル変化量は、例えば、光電変換層３０２の厚みが５μｍの場合には、２０Ｖ、光電変換層３０２の厚みが１５μｍの場合には、４０Ｖ程度である。
【０１４２】
なお、以降、本明細書では、増倍領域３０１にアバランシェ増倍を起こす閾値電圧が印加された際の、第１コンタクト２０２と第２コンタクト２０４との電圧差を、アバランシェ降伏電圧と呼ぶ。この場合、例えば、光電変換層３０２の厚み５μｍでは、アバランシェ降伏電圧は４０Ｖである。
【０１４３】
図３に示すように、ＩＩＩＡ−ＩＩＩＡ線上、ＩＩＩＢ−ＩＩＩＢ線上でのポテンシャルは、深さ方向に向かうにつれて、Ｖｂａｃｋに近づく。一方、第１主面Ｓ１側に向かうにつれてＩＩＩＡ−ＩＩＩＡ線上、ＩＩＩＢ−ＩＩＩＢ線上でのポテンシャルは増大する。ＩＩＩＡ−ＩＩＩＡ線上のポテンシャルは、Ｖｄｄに近づく。ＩＩＩＢ−ＩＩＩＢ線上のポテンシャルは第１主面Ｓ１では空乏化し、電位不定とすることが好ましい。
【０１４４】
図４に示すように、第１半導体層１０１は、Ｖｄｄにバイアスされ、第１ウェル１０４もまた、Ｖｄｄにバイアスされるが、分離領域１０３が空乏化し、不定電位となっているため、第１半導体層１０１と第１ウェル１０４は電気的に分離される。なお、第１半導体層１０１と分離領域１０３との間の電位差は、Ｖｄｄ〜１０Ｖであるとよい。
【０１４５】
光検出器１００は、上記の構成により、分離領域１０３を微細化し、増倍領域３０１を拡大でき、受光感度が向上される。
【０１４６】
例えば、特許文献４のように、分離領域１０３を空乏化せず、コンタクトを設ける場合、電気的な分離を確保しつつ、且つ、エピタキシャル層１に略平行な方向（つまり、第１主面Ｓ１に平行な方向）の電界を緩和するには、典型的には、第１主面Ｓ１に平行な方向に１μｍ以上の分離幅が必要である。
【０１４７】
それに対して、実施の形態１に係る光検出器１００では、分離領域１０３は、空乏化されている。分離領域１０３を空乏化する効果により、第１半導体層１０１と分離領域１０３との間の電界は、低減される。そのため、分離幅を０．１μｍ〜１μｍまで狭めることができる。つまり、光検出器１００は、小型化され得る。
【０１４８】
続いて、図５を参照しながら、実施の形態１に係る光検出器１００の回路構成について説明する。
【０１４９】
図５は、本開示の実施の形態１に係る光検出器１００の回路構成例を示す図である。なお、図５においては、読み出し回路４０７は、垂直信号線４０４と、水平走査回路４０８と、バッファアンプ４０９とに接続されている例を示している。また、図５においては、ＡＰＤ４０１及び転送トランジスタ４０２は、１つしか示していないが、行列状に形成されることで、アレイ化されていてもよい。
【０１５０】
図５に示すように、光検出器１００は、ＡＰＤ４０１と、転送トランジスタ４０２と、水平信号線４０３と、垂直信号線４０４と、垂直走査回路４０６と、読み出し回路４０７と、水平走査回路４０８と、バッファアンプ４０９とを備える。
【０１５１】
ＡＰＤ４０１は、図２に示す、第１半導体層１０１、増倍領域３０１、及び、光電変換層３０２を含むＡＰＤである。
【０１５２】
ＡＰＤ４０１で光電変換されて蓄積された信号電荷である第１の電荷は、垂直走査回路４０６によって選択した行の転送トランジスタ４０２をオンすることで、図１に示す列信号線２０５及び垂直信号線４０４を介して、読み出し回路４０７に転送される。転送トランジスタ４０２は、例えば、図２に示す分離トランジスタ２０１で構成されている。読み出し回路４０７に転送された第１の電荷は、バッファアンプ４０９を経て、後段の信号処理回路（図示せず）に出力される。信号処理回路でホワイトバランス等の信号処理が施された後にディスプレイ（図示せず）、メモリ（図示せず）等に転送され、例えば、画像化される。
【０１５３】
裏面バイアスＶｂａｃｋは、アバランシェ降伏電圧以上の電圧Ｖａ（例えば、−２０Ｖ）、又はアバランシェ降伏電圧以下の電圧Ｖｎ（例えば、−１０Ｖ）を切り替えて、選択的にＡＰＤ４０１に電圧を印加することができる回路を備えていることが好ましい。
【０１５４】
こうすることで、例えば、撮像する対象の照度が高い場合にはＶｎを印加し、撮像する対象の照度が低い場合には、Ｖａを印加して撮像を行うことで、１つのＡＰＤ４０１に１光子から数光子が入射する極めて暗い照度から、１００００光子以上入射する、一般的なカメラで撮像できる照度までの撮像に対応可能となる。
【０１５５】
また、フレームごとに印加電圧をＶａとＶｎとを切り替えて撮像し、画像を合成することで、ダイナミックレンジの広い動画を撮像することも可能となる。
【０１５６】
以上のように、実施の形態１に係る光検出器１００は、第１主面Ｓ１及び第１主面Ｓ１の反対側の第２主面Ｓ３を有する半導体基板６００と、半導体基板６００における第１主面Ｓ１側に形成された第１導電型を有する第１半導体層１０１と、半導体基板６００における、第１半導体層１０１及び第２主面Ｓ３の間に形成された第１導電型とは異なる導電型である第２導電型を有する第２半導体層１０２と、半導体基板６００で光電変換により発生した電荷を、第１半導体層１０１及び第２半導体層１０２においてアバランシェ増倍する増倍領域３０１と、を備える。また、光検出器１００は、第１主面Ｓ１に平行な方向において第１半導体層１０１と並んで形成された回路領域（具体的には、第１ウェル１０４及び第２ウェル１０５）と、当該回路領域に形成された１以上の分離トランジスタ２０１と、第１半導体層１０１及び当該回路領域の間に形成された分離領域１０３と、第１半導体層１０１上に形成された１以上の第１コンタクト２０２と、第１コンタクト２０２及び分離トランジスタ２０１のソースを接続する第１配線２０３と、分離トランジスタ２０１のドレインに接続され、第１半導体層１０１及び第２半導体層１０２の間で光電変換により発生した電荷のうち、第１の電荷を読み出す読み出し回路４０７と、を備える。
【０１５７】
このような構成によれば、第１半導体層１０１と第１ウェル１０４とは、分離領域１０３によって電気的に分離される。これにより、光検出器１００は、受光感度を確保しつつ、微細化することができる。そのため、光検出器１００によれば、開口率が向上される。
【０１５８】
＜変形例＞
図６は、本開示の実施の形態１に係る光検出器の変形例１を示す断面図である。
【０１５９】
変形例に係る光検出器１００ｃは、光検出器１００とは異なるエピタキシャル層１ｉを画素６３に備える。具体的には、エピタキシャル層１ｉは、エピタキシャル層１とは第２半導体層１０２ｃの平面視におけるサイズが異なる。より具体的には、変形例に係る光検出器１００ｃは、光検出器１００とは、第２半導体層１０２ｃの断面視における幅が異なる。言い換えると、変形例に係る光検出器１００ｃは、第１主面Ｓ１に平行な方向において、光検出器１００とは、第２半導体層１０２ｃの幅が異なる。
【０１６０】
このように、例えば、第２半導体層１０２ｃは、平面視で、第１半導体層１０１と同一の形状、又は、第１半導体層１０１よりも広い。また、第２半導体層１０２ｃは、複数の画素６３で共有されていてもよい。
【０１６１】
このような構成によれば、半導体基板６０２の第１主面Ｓ１に略平行な方向に対して、電界がより均一になり、増倍領域３０１がより広く形成される。具体的には、第２半導体層１０２ｃは、第１半導体層１０１よりも広くなる。これにより、光検出器１００ｃは、開口率がさらに向上されるため、光感度がさらに高められ得る。
【０１６２】
図７は、図６のＶＩＩＡ−ＶＩＩＡ線上、ＶＩＩＢ−ＶＩＩＢ線上、及び、ＶＩＩＣ−ＶＩＩＣ線上における、光検出器１００ｃのポテンシャルを示す図である。
【０１６３】
図７に示すように、第１半導体層１０１において、第１主面Ｓ１に平行な方向に位置が変化しても、ポテンシャルの変化の仕方がほぼ変わらないことがわかる。そのため、半導体基板６０２の第１主面Ｓ１に略平行な方向に対して、電界がより均一になり、増倍領域３０１がより広く形成される。具体的には、第２半導体層１０２ｃは、第１半導体層１０１よりも広くなる。これにより、光検出器１００ｃは、開口率がさらに向上されるため、光感度がさらに高められ得る。
【０１６４】
（実施の形態２）
続いて、図８及び図９を参照しながら、実施の形態２に係る光検出器の構造を説明する。
【０１６５】
なお、実施の形態２に係る光検出器の説明においては、実施の形態１に係る光検出器と実質的に同一の構成要素においては、同一の符号を付し、説明を一部省略又は簡略化する場合がある。
【０１６６】
また、実施の形態２に係る光検出器の周辺回路構成は、例えば、図５に示す、実施の形態１に係る光検出器１００の回路構成と同様でよく、説明を省略する。
【０１６７】
図８は、本開示の実施の形態２に係る光検出器１００ａを示す平面図である。図９は、図８のＩＸ−ＸＩ線における、本開示の実施の形態２に係る光検出器１００ａを示す断面図である。
【０１６８】
実施の形態２に係る光検出器１００ａが備える画素６ａが有する第２半導体層１０２ａは、第１半導体層１０１ａの下面から成長面Ｓ２まで形成され、エピタキシャル層１ａの深さ方向に不純物濃度の濃度勾配を有する。
【０１６９】
エピタキシャル層１ａは、成長面Ｓ２側では第１主面Ｓ１より高濃度となるように、不純物濃度が徐々に増大するように形成されている。ここで、徐々に増大とは、不純物濃度が深さ方向に一定又は単調増加することを指し、不純物濃度が一定となる領域を含んでいる場合、又は、不純物濃度がステップ状に増加する場合も含まれる。
【０１７０】
光電変換層３０２で光電変換により発生した第１の電荷は、ビルトインポテンシャルによって、増倍領域３０１にドリフトされ、増倍領域３０１においてアバランシェ増倍される。
【０１７１】
また、図９に示すように、第２半導体層１０２ａは、半導体基板層３の第１主面Ｓ１の全面を覆うように形成されている。具体的には、第２半導体層１０２ａは、半導体基板（つまりエピタキシャル層１ａ及び半導体基板層３）における、第１主面Ｓ１に平行な方向に、全面に広がって形成されている。言い換えると、第２半導体層１０２ａは、半導体基板層３の成長面Ｓ２の全面を覆うように形成されている。
【０１７２】
これにより、第２半導体層１０２ａ中の電界がエピタキシャル層１ａの第１主面Ｓ１と略垂直となるため、第１の電荷の横方向（つまり、第１主面Ｓ１に平行な方向）への移動を低減できる。そのため、光検出器１００ａは、高感度化される。また、光検出器１００ａは、低混色化される。
【０１７３】
続いて、図１０を参照しながら、第１の電荷のポテンシャルについて説明する。
【０１７４】
図１０は、図９のＸＡ−ＸＡ線及びＸＢ−ＸＢ線上における、本開示の実施の形態２に係る光検出器１００ａのポテンシャルを示す図である。なお、図１０に示す実線は、図９中のＸＡ−ＸＡ線上でのポテンシャルであり、第１半導体層１０１ａと増倍領域３０１と光電変換層３０２とにおけるポテンシャルである。
【０１７５】
図１０に示すように、光電変換層３０２における第１の電荷のポテンシャル勾配は、ビルトインポテンシャルによって形成される。そのため、光電変換層３０２の上下方向の両端で、ポテンシャルは、ほぼ変化しない。
【０１７６】
これにより、アバランシェ降伏電圧は、増倍領域３０１の上下方向の両端のポテンシャルの差と一致する。このようなポテンシャルを有することで、特許文献２及び特許文献３に記載されるような、従来の構成例であるリーチスルー型のＡＰＤに比べて、アバランシェ降伏電圧は、低減される。
【０１７７】
例えば、第１半導体層１０１の不純物濃度は、１０１９ｃｍ−３であり、増倍領域３０１での第２半導体層１０２の不純物濃度は、１０１６ｃｍ−３以上である。
【０１７８】
これにより、アバランシェ降伏電圧は、２０Ｖに低減される。
【０１７９】
また、エピタキシャル層１の第１主面Ｓ１に略平行な面内では、第１の電荷のポテンシャルは略一定となる。
【０１８０】
これにより、光電変換層３０２内で、ＸＡ−ＸＡ線上と、ＸＢ−ＸＢ線上との第１の電荷のポテンシャルが一致する。そのため、ＸＢ−ＸＢ線上の不純物濃度プロファイル（不純物濃度分布）を、増倍領域３０１より浅い領域での不純物濃度のプロファイルのみで制御できるため、分離領域１０３のポテンシャルばらつきを簡便に低減できる。これにより、光検出器１００ａの歩留まりは、向上される。
【０１８１】
また、画素６ａをアレイ化した、ＡＰＤイメージセンサを製造する場合に、画素６ａ間での暗電流及びダークカウントのばらつきは、低減される。そのため、画素６ａを複数備える光検出器１００ａによれば、ばらつきの少ない画像を出力することができる。
【０１８２】
特に、分離領域１０３の横方向（第１主面Ｓ１に平行な方向）の空乏層幅（すなわち、分離領域１０３の幅の半分程度）よりも増倍領域３０１の縦方向（第１主面Ｓ１に垂直な方向）の空乏層の幅の方が広い方が好ましい。このような構成によれば、増倍領域３０１の端部における電界集中が緩和されやすく、電界強度が均一化されやすい。そのため、アバランシェ増倍させる領域を拡大して、光感度を向上させやすくできる。
【０１８３】
続いて、図１１及び図１２を参照しながら、光検出器１００ａの不純物濃度について説明する。
【０１８４】
図１１は、図９のＸＡ−ＸＡ線上における、本開示の実施の形態２に係る光検出器１００ａの不純物濃度プロファイルを示す図である。
【０１８５】
第１半導体層１０１ａでは、第１主面Ｓ１が空乏化しないように、第１主面Ｓ１近傍は高濃度の不純物濃度で形成され、深さ方向に向かうにつれて、増倍領域３０１において不純物濃度が低下する。また、第１半導体層１０１ａと第２半導体層１０２ａとの間では、ＰＮ接合が形成される。
【０１８６】
一方、第２半導体層１０２ａでは、深さ方向に向かうにつれて、不純物濃度が徐々に増加する。
【０１８７】
これにより、第１の電荷を光電変換層３０２から増倍領域３０１にドリフトさせることができる。
【０１８８】
また、このような不純物濃度プロファイルの場合、第１半導体層１０１ａの不純物濃度は、第２半導体層１０２ａの不純物濃度より大きく、且つ、第２半導体層１０２ａは、第１半導体層１０１よりも浅いことが望ましい。具体的には、第１半導体層１０１ａと第２半導体層１０２ａとの界面は、第２半導体層１０２ａの上面の一部よりも、第２主面Ｓ３側に形成されている。
【０１８９】
また、第１半導体層１０１ａと第２半導体層１０２ａとの界面を含む領域において、第１半導体層１０１ａの不純物濃度は、第２半導体層１０２ａの不純物濃度より大きい。
【０１９０】
また、増倍領域３０１内での第２半導体層１０２ａの不純物濃度の濃度勾配は、光電変換層３０２内での第２半導体層１０２ａの不純物濃度の濃度勾配よりも小さいとよい。具体的には、第２半導体層１０２ａの不純物濃度の勾配は、エピタキシャル層１ａの表面である第１主面Ｓ１側に比べて、半導体基板層３の裏面側である第２主面Ｓ３側で、より急峻となっている。
【０１９１】
これらの構成によれば、アバランシェ降伏電圧が第１半導体層１０１ａの濃度及び深さに依存しにくくなる。そのため、アバランシェ降伏電圧のばらつきは、低減される。また、これにより、光検出器１００ａの受光感度のばらつきは、低減される。
【０１９２】
また、第２半導体層１０２の不純物濃度の濃度勾配は、エピタキシャル層１ａの深い領域で大きく、エピタキシャル層１ａの浅い領域で小さいとよい。具体的には、第２半導体層１０２ａの不純物濃度の勾配は、エピタキシャル層１ａの表面である第１主面Ｓ１側に比べて、半導体基板層３の裏面側である第２主面Ｓ３側で、より急峻となっている。
【０１９３】
これにより、光電変換層３０２の深い領域で発生した第１の電荷は、より高速でドリフトさせ、光電変換層３０２の浅い領域で発生した第１の電荷は、より低速でドリフトさせることができる。そのため、応答時間のばらつきは、低減される。また、混色は、より低減される。
【０１９４】
また、第２半導体層１０２ａの不純物濃度分布は、エピタキシャル層１ａの第１主面Ｓ１に平行な方向において、略一定であるとよい。
【０１９５】
このような構成によれば、分離領域１０３におけるポテンシャルは、より安定化される。
【０１９６】
図１２は、図９のＸＡ−ＸＡ線上における、本開示の実施の形態２に係る光検出器１００ａの不純物濃度プロファイルの変形例を示す図である。
【０１９７】
図１２に示す不純物濃度分布では、図１１に示す不純物濃度分布とは異なり、第１半導体層１０１ａの不純物濃度は、エピタキシャル層１ａの表面から深さ方向に対して一度増加し、さらに、深さ方向に向かうにつれて減少する。このように、第１半導体層１０１ａの不純物濃度は、深さ方向に向かうにつれて増加する領域を有する。
【０１９８】
これにより、エピタキシャル層１ａの第１主面Ｓ１で発生した電荷が増倍領域３０１まで熱拡散することを抑制できる。そのため、このような不純物濃度分布によれば、暗電流及びダークカウントは、より低減できる。
【０１９９】
続いて、図１３及び図１４を参照しながら、画素６ａをアレイ化した場合の光検出器１００ａの電流電圧特性について説明する。
【０２００】
図１３は、本開示の実施の形態２に係る光検出器１００ａの電流電圧特性の一例を示す図である。図１４は、本開示の実施の形態２に係る光検出器１００ａによるアバランシェ降伏電圧のばらつき低減効果の一例を説明するための図である。
【０２０１】
図１４に示すように、実施の形態２に係る光検出器１００ａでは、アバランシェ降伏電圧は、光電変換層３０２の厚みに依存しない。アバランシェ降伏電圧は、例えば、２４Ｖである。
【０２０２】
一方、特許文献２、及び、特許文献３に開示されている構成であるリーチスルー型のＡＰＤでは、図１４に示す比較例のように、光電変換層３０２の厚みが５μｍの場合（図１３に示す比較例１）、アバランシェ降伏電圧は、３７Ｖであり、光電変換層３０２の厚みが１５μｍの場合（図１３に示す比較例２）、アバランシェ降伏電圧は、６４Ｖである。
【０２０３】
このように、実施の形態２に係る光検出器１００ａでは、アバランシェ降伏電圧を低減できる。
【０２０４】
実施の形態２では、光電変換層３０２の厚みが５μｍの場合も１５μｍの場合も、アバランシェ降伏電圧は、２４Ｖであり、アバランシェ降伏電圧の標準偏差は、０．１５Ｖである。一方、特許文献２及び特許文献３の構成であるリーチスルー型のＡＰＤでは、光電変換層３０２の厚みが５μｍの場合には、アバランシェ降伏電圧は、３７Ｖであり、アバランシェ降伏電圧の標準偏差は、０．６２Ｖである。また、光電変換層３０２の厚みが１５μｍの場合には、アバランシェ降伏電圧は、６４Ｖであり、アバランシェ降伏電圧の標準偏差は、４．７Ｖである。
【０２０５】
このように、実施の形態２に係る光検出器１００ａによれば、アバランシェ降伏電圧のばらつきを低減できる。そのため、複数の画素６ａをアレイ化した場合に、各画素６ａの受光感度のばらつきは、低減される。さらに、実施の形態２に係る光検出器１００ａによれば、歩留まりがより向上される。また、実施の形態２に係る光検出器１００ａによれば、製造コストを低減できる。
【０２０６】
ここで、第１ウェル１０４は、第１導電型であり、第１ウェル１０４と第１半導体層１０１との境界において、第１半導体層１０１よりも不純物濃度が低いとよい。
【０２０７】
このような構成によれば、第１ウェル１０４に発生する電界及び電流を低減することができる。そのため、光検出器１００を駆動した際の消費電力は、低減される。
【０２０８】
また、第１ウェル１０４は、第１半導体層１０１よりも第２主面Ｓ３側まで形成されているとよい。
【０２０９】
このような構成によれば、第１ウェル１０４に発生する電界をより低減できる。そのため、消費電力は、より低減される。
【０２１０】
なお、第１ウェル１０４は浅い領域をヒ素、深い領域をリンで形成するとよい。ヒ素に比べてリンの熱拡散係数が大きいため、熱処理によってリンが拡散し、第２半導体層１０２、１０２ａと第１ウェル１０４との境界で、第１ウェル１０４の濃度が低下し、電界強度が低下する。これにより、第１ウェル１０４に流れる電流が低減し、消費電力が低減できる。
【０２１１】
［エピタキシャル層及び半導体層の変形例］
続いて、図１５〜図２２を参照しながら、実施の形態２に係る光検出器１００ａのエピタキシャル層及び半導体層の変形例について説明する。
【０２１２】
＜変形例１＞
図１５は、本開示の実施の形態２に係る光検出器１００ａの変形例１を示す平面図である。図１６は、図１５のＸＶＩ−ＸＶＩ線における、本開示の実施の形態２に係る光検出器１００ａの変形例１を示す断面図である。図１７は、図１６のＸＶＩＩＡ−ＸＸＩＩＡ線上における、本開示の実施の形態２に係る光検出器１００ａの変形例１の不純物濃度プロファイルを示す図である。
【０２１３】
図１６に示すように、実施の形態２に係る光検出器１００ａの変形例１の画素６ｃにおけるエピタキシャル層１ｃは、実施の形態２に係る光検出器１００ａの画素６ａの構成に、さらに、第４半導体層１０７を備える。
【０２１４】
第４半導体層１０７は、第１半導体層１０１ａと第２半導体層１０２ａとの間に形成されている。また、第４半導体層１０７は、第２導電型を有する。
【０２１５】
また、図１７に示すように、第４半導体層１０７は、増倍領域３０１において、第２半導体層１０２ａより高濃度の不純物濃度を有する。この場合、第４半導体層１０７は、空乏化されているとよい。
【０２１６】
このような構成によれば、増倍領域３０１に発生する電界が大きくなる。そのため、アバランシェ降伏電圧は、さらに低減される。
【０２１７】
＜変形例２＞
図１８は、本開示の実施の形態２に係る光検出器１００ａの変形例２を示す平面図である。図１９は、図１８のＸＩＸ−ＸＩＸ線における、本開示の実施の形態２に係る光検出器１００ａの変形例２を示す断面図である。図２０は、図１９のＸＸＡ−ＸＸＡ線上における、本開示の実施の形態２に係る光検出器１００ａの変形例２の不純物濃度プロファイルを示す図である。
【０２１８】
図１９に示すように、実施の形態３に係る光検出器１００ａの変形例２の画素６ｄは、変形例１の画素６ｃと同様に、第４半導体層１０７ａを備える。
【０２１９】
第１半導体層１０１ｂの下には、第４半導体層１０７ａ及び分離領域１０３が形成されている。第４半導体層１０７ａ及び分離領域１０３の下には、第２半導体層１０２ｂが形成されている。つまり、画素６ｄのエピタキシャル層１ｄにおいては、第１半導体層１０１ｂと第２半導体層１０２ｂとは、直接接触しないように形成されている。
【０２２０】
また、図２０に示すように、第４半導体層１０７ａは、増倍領域３０１において、第２半導体層１０２ｂより高濃度の不純物濃度を有する。
【０２２１】
このような構成によってもまた、増倍領域３０１に発生する電界が大きくなる。そのため、アバランシェ降伏電圧は、さらに低減される。
【０２２２】
＜変形例３＞
図２１は、本開示の実施の形態２に係る光検出器の変形例３を示す平面図である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線における、本開示の実施の形態２に係る光検出器の変形例３を示す断面図である。
【０２２３】
光検出器１００３は、エピタキシャル層１ｇが有する第１半導体層１０１ｃに、第１半導体層１０１ｃとは導電型の異なる層である第２導電型層７００を有する。具体的には、光検出器１００３は、半導体基板６０１における増倍領域３０１より第１主面Ｓ１側に位置する第１半導体層１０１ｃ内部に第２導電型の第２導電型層７００を有する。より具体的には、第１半導体層１０１ｃは、半導体基板６０１の第１主面Ｓ１と接する、第２導電型層７００を含む。
【０２２４】
第２導電型層７００は、コンタクト７０１（電極）と接続されており、コンタクト７０１を介して電圧が印加される。第２導電型層７００には、第１半導体層１０１ｃよりも低い電圧が印加される。つまり、第２導電型層７００と第１半導体層１０１ｃとは、逆バイアスの関係になる。ここで、第２導電型層７００と第１半導体層１０１ｃとには、ブレークダウンが発生しない程度の逆バイアスが加わる。これにより、第１主面Ｓ１に存在する欠陥で発生した電荷は、コンタクト７０１から半導体基板６０１の外部に排出される。そのため、ノイズの原因である暗電流及びダークカウント（ＤＣＲ）が、低減され得る。
【０２２５】
［画素アレイ］
続いて、図２３〜図３５を参照しながら、本開示に係る光検出器が備える画素をアレイ化した際の画素アレイの配置レイアウトについて説明する。なお、図２３〜３５においては、画素アレイが有する第１半導体層、分離トランジスタ、及び、垂直信号線等の構成要素を図示し、画素アレイの構成要素の一部の図示を省略している。また、図２３〜図３５に示す画素アレイには、上述した画素６、６３、６ａ、６ｃ、及び、６ｄのいずれが採用されてもよい。つまり、図２３〜図３５で説明する画素アレイは、実施の形態１に係る光検出器１００、実施の形態２に係る光検出器１００ａ及びその変形例のいずれに採用されてもよい。
【０２２６】
また、図２３〜図３３においては、説明のために、機能として同一の構成要素に、同一の符号を付している場合がある。例えば、第１半導体層は、各画素アレイにおいて形状が異なる場合においても、全て符号を１０１として説明している。分離トランジスタ、垂直信号線等の他の構成要素に関しても、それぞれ共通の符号を付して説明する場合がある。また、図３４及び図３５においては、第１半導体層は、第１半導体層１０１ａとして図示している。
【０２２７】
＜第１例＞
図２３は、本開示に係る光検出器の画素の配置レイアウトの第１例を示す平面図である。
【０２２８】
図２３示す画素アレイ１０では、第１半導体層１０１、第１ウェル１０４、第２ウェル１０５、及び、分離トランジスタ２０１がそれぞれ少なくとも２つ以上含まれる。１つの第２ウェル１０５には、１つの分離トランジスタ２０１が含まれる。
【０２２９】
また、隣接する第１半導体層１０１の間は、分離領域１０３によって分離されている。分離領域１０３は、空乏化されている。
【０２３０】
ここで、隣接する第１半導体層１０１の間と、第１半導体層１０１と第１ウェル１０４との間で、分離領域１０３のポテンシャルを略一致させるとよい。
【０２３１】
また、隣接する第１半導体層１０１の間の幅と、第１半導体層１０１と第１ウェル１０４との間の幅を略一致させるとよい。特に、第１半導体層１０１と第１ウェル１０４とを同一マスクで形成することで、第１半導体層１０１と第１ウェル１０４との位置ずれを低減でき、画素ごとの暗電流のばらつきは、低減される。
【０２３２】
＜第２例＞
図２４は、本開示に係る光検出器の画素の配置レイアウトの第２例を示す平面図である。
【０２３３】
図２４に示す画素アレイ１１は、４つの異なる第１半導体層１０１に接続された４つの分離トランジスタ２０１を備える。４つの分離トランジスタ２０１は、同一の第２ウェル１０５内に形成される。
【０２３４】
これにより、第２ウェル１０５の面積を縮小できる、そのため、第１半導体層１０１の面積をより広く形成することができるため、開口率は、向上され、且つ、受光感度は、向上される。
【０２３５】
＜第３例＞
図２５は、本開示に係る光検出器の画素の配置レイアウトの第３例を示す平面図である。
【０２３６】
図２５に示す画素アレイ１２は、４つの異なる第１半導体層１０１に接続された４つの分離トランジスタ２０１を備える。４つの分離トランジスタ２０１は、ドレインを共有している。このように、少なくとも２つの分離トランジスタ２０１は、読み出し回路４０７（例えば、図５参照）と接続されるドレインを共有する。
【０２３７】
これにより、第２ウェル１０５の面積は、より縮小することができる。そのため、第１半導体層１０１の面積をより広く形成することができるため、開口率は、より向上され、且つ、受光感度は、より向上される。
【０２３８】
＜第４例＞
図２６は、本開示に係る光検出器の画素の配置レイアウトの第４例を示す平面図である。
【０２３９】
図２６に示す画素アレイ１３は、平面視で五角形の第１半導体層１０１を有する。
【０２４０】
これにより、例えば、第３例に示すような、第１半導体層１０１が平面視で６つの角を有する形状と比較して、第１半導体層１０１を形成する際に使用されるレジストの形状が安定する。そのため、第１半導体層１０１を形成した際の形状の誤差は、低減される。これにより、受光感度のばらつきは、より低減される。
【０２４１】
＜第５例＞
図２７は、本開示に係る光検出器の画素の配置レイアウトの第５例を示す平面図である。
【０２４２】
図２７に示す画素アレイ１４は、平面視で円形の第１半導体層１０１を有する。
【０２４３】
これにより、第１半導体層１０１の端部での電界集中を軽減でき、エッジブレークダウンは、抑制される。
【０２４４】
なお、第１半導体層１０１の平面視形状は、上記で示した四角形、五角形、円形に限定するものではない。第１半導体層１０１の平面視形状は、例えば、楕円でもよいし、三角形でもよい。
【０２４５】
＜第６例＞
図２８は、本開示に係る光検出器の画素の配置レイアウトの第６例を示す平面図である。
【０２４６】
図２８に示す画素アレイ１５は、図２５に示す画素アレイ１２を、９つ有する。つまり、画素アレイ１５は、６×６のマトリクス状に配置された画素を有する画素アレイである。
【０２４７】
このような構成によれば、第２ウェル１０５は、それぞれ第１半導体層１０１を２つ挟んで形成される。これにより、垂直信号線４０４を２画素おきに集約できるため、配線による入射光の反射を低減することができる。そのため、受光感度は、向上される。
【０２４８】
＜第７例＞
図２９は、本開示に係る光検出器の画素の配置レイアウトの第７例を示す平面図である。
【０２４９】
図２９に示す画素アレイ１６は、図２５に示す画素アレイ１２を７つと、画素アレイ１２が有する４つの画素のうちの隣り合う２つの組を４つと、を有する。具体的には、画素アレイ１６において、異なる垂直信号線４０４に接続されており、且つ、隣あう２つの画素アレイ１２は、１画素分だけ垂直信号線４０４の延在方向にずれて配置されている。つまり、平面視において、複数の第２ウェル１０５は、千鳥状に配置されている。
【０２５０】
このような構成によれば、第６例と同様に、第２ウェル１０５は、それぞれ第１半導体層１０１を２つ挟んで形成される。これにより、垂直信号線４０４を２画素おきに集約できるため、配線による入射光の反射を低減することができる。そのため、受光感度は、向上される。また、同一行内又は同一列内で、左下、右上、左上、右下、が欠けた画素が四画素周期で並ぶため、行ごと又は列ごとに受光感度の差が生じにくくなる。
【０２５１】
＜第８例＞
図３０は、本開示に係る光検出器の画素の配置レイアウトの第８例を示す平面図である。
【０２５２】
図３０に示す画素アレイ１７は、平面視において正六角形となっている。当該正六角形の中心には、分離トランジスタ２０１が形成される第１ウェル１０４及び第２ウェル１０５が形成されている。また、平面視において、第１ウェル１０４及び第２ウェル１０５は、それぞれ略台形の６つの第１半導体層１０１によって囲まれている。つまり、画素アレイ１７は、いわゆるハニカム構造を有する。
【０２５３】
特に、６つの第１半導体層１０１に接続された６つの分離トランジスタ２０１は、同一の第２ウェル１０５内に形成される。言い換えると、画素アレイ１７は、６回回転対称の図形の回転中心に、第２ウェル１０５が形成されている。
【０２５４】
このように、本開示に係る光検出器は、複数の第１コンタクト２０２と、複数の第１コンタクト２０２のいずれかにそれぞれ接続された複数の分離トランジスタ２０１と、を備える場合、複数の分離トランジスタ２０１は、１つの回路領域（例えば、第１ウェル１０４及び第２ウェル１０５）内に形成されているとよい。
【０２５５】
このような構成によれば、本開示の一態様に係る光検出器は、より微細化される。
【０２５６】
また、本開示に係る光検出器が複数の分離トランジスタ２０１を備える場合、複数の分離トランジスタ２０１のうち、少なくとも２つの分離トランジスタ２０１は、読み出し回路４０７を共有するとよい。
【０２５７】
このような構成によれば、本開示の一態様に係る光検出器は、より微細化される。
【０２５８】
なお、図２５〜図２７に示す第３例〜第５例では、４回回転対称の図形の回転中心に、第２ウェル１０５が形成されている。
【０２５９】
これらのように、本開示に係る画素アレイは、Ｍ回回転対称性を有するＮ角形を繰り返し周期とし、第１半導体層１０１は、Ｎ角形の内部にＭ回回転対称性を保持するように、Ｎ個形成され、第１ウェル１０４及び第２ウェル１０５は、Ｎ角形の回転対称中心の周辺に形成される。なお、Ｎは３以上の自然数であり、Ｍは、２以上の自然数である。例えば、画素アレイ１１〜１４は、Ｎ＝Ｍ＝４であり、画素アレイ１７は、Ｎ＝Ｍ＝６である。
【０２６０】
このように、平面視において、第１半導体層１０１は、Ｍ（Ｍは２以上の自然数）回回転対称性を有するＮ（Ｎは３以上の自然数）角形内に、Ｍ回回転対称性を保持するように、Ｎ個形成されるとよい。この場合、回路領域（第１ウェル１０４及び第２ウェル１０５）は、回転対称性を有するＮ角形の回転対称中心に形成され、当該回路領域内には、Ｎ個の分離トランジスタ２０１が配置されるとよい。
【０２６１】
これにより、本開示に係る光検出器が備える各画素が平面視において対称な形状を保つことができるので、読み出し回路４０７等を介して読み出された電荷に基づいて形成される画像の変形等は、抑制される。特に、Ｎを大きくする程、共通の第１ウェル１０４及び第２ウェル１０５に形成される分離トランジスタ２０１の数が増えるので、Ｎは、より大きく設定されるとよい。
【０２６２】
また、対称性の観点から、Ｎ＝Ｍであるとよく、正多角形を繰り返し周期とするとよい。ここで、無限の平面を埋め尽くすことができる正多角形の内、辺の数が最大の図形は、正六角形であるため、繰り返し周期を正六角形とするハニカム構造（Ｎ＝Ｍ＝６）がよりよい。
【０２６３】
＜第９例＞
図３１は、本開示に係る光検出器の画素の配置レイアウトの第９例を示す平面図である。
【０２６４】
図３１に示す画素アレイ１８は、画素アレイ１７を７つ有する。
【０２６５】
このような構成によれば、本開示に係る光検出器が備える各画素が対称な形状を保つことができるので、読み出し回路４０７等を介して読み出された電荷に基づいて形成される画像の変形等は、抑制される。また、画素をより密に配置することができるため、画素アレイ１８の構成によれば、より微細化される。
【０２６６】
＜第１０例＞
図３２は、本開示に係る光検出器の画素の配置レイアウトの第１０例を示す平面図である。
【０２６７】
図３２に示す画素アレイ１９は、平面視において、第１ウェル１０４及び第２ウェル１０５が行状に形成されている。また、第２ウェル１０５内には、複数の分離トランジスタ２０１が形成されている。第１ウェル１０４及び第２ウェル１０５が行状に並んで形成されていることで、第１ウェル１０４、第２ウェル１０５、及び、分離領域１０３の面積は、低減される。これにより、第１半導体層１０１の平面視における面積は、増大され得る。そのため、画素アレイ１９によれば、開口率は、より向上され、且つ、受光感度は、より向上される。
【０２６８】
＜第１１例＞
図３３は、本開示に係る光検出器の画素の配置レイアウトの第１１例を示す平面図である。
【０２６９】
図３３に示す画素アレイ２０は、平面視において、第１ウェル１０４及び第２ウェル１０５が行状に形成されている。また、第２ウェル１０５内には、複数の分離トランジスタ２０１が形成されている。特に、第１ウェル１０４又は第２ウェル１０５と紙面上下に隣接する列の第１半導体層１０１に接続された分離トランジスタ２０１は、同一の第２ウェル１０５内に配置される。第１ウェル１０４及び第２ウェル１０５が行状に並んで形成されることで、第１ウェル１０４、第２ウェル１０５、及び、分離領域１０３の面積は、低減され得る。これにより、第１半導体層１０１の平面視における面積は、増大され得る。そのため、画素アレイ１９によれば、開口率は、より向上され、且つ、受光感度は、より向上される。
【０２７０】
＜第１２例＞
図３４は、本開示に係る光検出器の画素の配置レイアウトの第１２例を示す平面図である。図３５は、図３４のＸＸＸＶ−ＸＸＸＶ線における、本開示に係る光検出器の画素の配置レイアウトの第１２例を示す断面図である。
【０２７１】
図３４及び図３５に示す画素アレイ２２は、２行２列で配置された、３つの画素と１つの第１ウェル１０４及び第２ウェル１０５とを有する。
【０２７２】
これにより、画素アレイに含まれる画素数が膨大になることで、回路を形成するための領域を広く確保する必要があり、且つ、第１ウェル１０４及び第２ウェル１０５の面積を縮小できない場合においても、受光感度は、低減されにくくなる。特に、信号処理によって、第１ウェル１０４及び第２ウェル１０５が形成される領域で信号を補完し、画像として出力するためのデバイスが、第１ウェル１０４及び第２ウェル１０５が形成される領域に配置されてもよい。
【０２７３】
［回路構成の変形例１］
続いて、図３６〜図３８を参照しながら、本開示の一態様に係る光検出器の回路構成の変形例１について説明する。
【０２７４】
図５に示される光検出器１００の回路構成では、画素アレイ９に、垂直走査回路４０６、水平走査回路４０８、読み出し回路４０７、及び、バッファアンプ４０９が接続されている。しかしながら、本開示に係る光検出器は、図５に示す回路構成に、特に限定されない。
【０２７５】
図３６は、本開示に係る光検出器１００ｄの回路構成の変形例１を示す図である。図３７は、本開示に係る光検出器１００ｄの回路構成の変形例１における画素６ｆを有する画素アレイ２３の一例を示す平面図である。図３８は、本開示に係る光検出器１００ｄの回路構成の変形例１における駆動シーケンスの一例を示す図である。
【０２７６】
なお、図３６〜図３８で説明する回路構成は、実施の形態１に係る光検出器１００、実施の形態２に係る光検出器１００ａ、及びその変形例のいずれに採用されてもよい。
【０２７７】
また、図３６及び図３７においては、説明のために、機能として同一の構成要素に、同一の符号を付している場合がある。例えば、第１半導体層は、実施の形態１に係る光検出器１００が備える第１半導体層１０１と形状が場合においても、第１半導体層１０１として説明している。第１ウェル、第２ウェル等の他の構成要素に関しても、それぞれ共通の符号を付して説明する場合がある。また、光検出器１００ｄが備える画素アレイ２１には、例えば、図２３〜図３５に示す画素アレイ１０〜２０、２２が採用される。
【０２７８】
なお、図３８の（ａ）は、リセットトランジスタ４１０のゲート電圧の時間変化を示し、図３８の（ｂ）は、選択トランジスタ４１２のゲート電圧の時間変化を示す。
【０２７９】
図３６及び図３７に示すように、回路構成の変形例１における光検出器１００ｄは、読み出し回路４０７と、ＡＰＤをリセットするリセットトランジスタ４１０と、第１の電荷を増幅するソースフォロワトランジスタ４１１と、選択した列の信号を垂直信号線４０４に転送する選択トランジスタ４１２と、浮遊拡散容量４１３とを備える。ここで、分離トランジスタ２０１は、ソースフォロワトランジスタ４１１に対応する。
【０２８０】
また、図３７に示すように、リセットトランジスタ４１０と、ソースフォロワトランジスタ４１１と、選択トランジスタ４１２とは、平面視において第２ウェル１０５内に形成される。
【０２８１】
図３７に示すように、リセットトランジスタ４１０のソースと、ソースフォロワトランジスタ４１１のゲートとは、配線により接続されている。また、ソースフォロワトランジスタ４１１のソースと選択トランジスタ４１２のドレインとは、共有されている。また、選択トランジスタ４１２のソースは、垂直信号線４０４に接続されている。
【０２８２】
これらの構成によれば、第１の電荷による信号は、画素６ｆ内で増幅される。そのため、後段の回路ノイズの影響は、低減される。
【０２８３】
なお、ソースフォロワトランジスタ４１１のソースと選択トランジスタ４１２のドレインとは、共有されていなくてもよい。
【０２８４】
図３８は、読み出し回路４０７の駆動方法の一例である。
【０２８５】
まず、リセットトランジスタ４１０をオンにし、第１半導体層１０１をＶｄｄにリセットする。
【０２８６】
その後、リセットトランジスタ４１０をオフにし、選択トランジスタ４１２をオンにし、ソースフォロワトランジスタ４１１を介して、ＡＰＤの電位を読み出す。この時の信号は、後段に位置するメモリ等の回路（図示せず）に保存される。
【０２８７】
リセットトランジスタ４１０をオフにしてから露光時間Δｔが経過した後、選択トランジスタ４１２をオンにし、ソースフォロワトランジスタ４１１を介して、ＡＰＤの電位を読み出し、リセット直後の信号との差分を取る。
【０２８８】
これにより、信号に重畳したバックグラウンドノイズは、除去される。
【０２８９】
［回路構成の変形例２］
続いて、図３９〜図４２を参照しながら、本開示の一態様に係る光検出器の回路構成の変形例について説明する。
【０２９０】
図５に示される光検出器１００の回路構成では、画素アレイ９に、垂直走査回路４０６、水平走査回路４０８、読み出し回路４０７、及び、バッファアンプ４０９が接続されている。しかしながら、本開示に係る光検出器は、図５に示す回路構成に、特に限定されない。
【０２９１】
図３９は、本開示に係る光検出器１００ｂの回路構成の変形例２を示す図である。図４０は、本開示に係る光検出器１００ｂの回路構成の変形例２における画素６ｅを有する画素アレイ２３の一例を示す平面図である。図４１は、本開示に係る光検出器１００ｂの回路構成の別の変形例２における画素６ｅを有する画素アレイ２３ａの一例を示す平面図である。図４２は、本開示に係る光検出器１００ｂの回路構成の変形例２における駆動シーケンスの一例を示す図である。
【０２９２】
なお、図４２の（ａ）は、リセットトランジスタ４１０のゲート電圧の時間変化を示し、図４２の（ｂ）は、転送トランジスタ４０２のゲート電圧の時間変化を示し、図４２の（ｃ）は、選択トランジスタ４１２のゲート電圧の時間変化を示す。
【０２９３】
なお、図３９〜図４２で説明する回路構成は、実施の形態１に係る光検出器１００、実施の形態２に係る光検出器１００ａ、及びその変形例のいずれに採用されてもよい。
【０２９４】
また、図４０及び図４１においては、説明のために、機能として同一の構成要素に、同一の符号を付している場合がある。例えば、第１半導体層は、実施の形態１に係る光検出器１００が備える第１半導体層１０１と形状が場合においても、第１半導体層１０１として説明している。第１ウェル、第２ウェル等の他の構成要素に関しても、それぞれ共通の符号を付して説明する場合がある。また、光検出器１００ｂが備える画素アレイ２３又は画素アレイ２３ａには、例えば、図２３〜図３５に示す画素アレイ１０〜２０、２２が採用される。
【０２９５】
図３９及び図４０に示すように、回路構成の変形例における光検出器１００ｂは、読み出し回路４０７と、分離トランジスタ２０１のドレインをリセットするリセットトランジスタ４１０と、第１の電荷を増幅するソースフォロワトランジスタ４１１と、選択した列の信号を垂直信号線４０４に転送する選択トランジスタ４１２と、浮遊拡散容量４１３とを備える。
【０２９６】
また、図４０に示すように、リセットトランジスタ４１０と、ソースフォロワトランジスタ４１１と、選択トランジスタ４１２とは、平面視において第２ウェル１０５内に形成される。
【０２９７】
なお、分離トランジスタ２０１は、図４０に示す画素アレイ２３のように、紙面左右両側に位置する第１半導体層１０１のそれぞれと電気的に接続されてもよいし、図４１に示す画素アレイ２３ａのように、紙面左右両側に位置する第１半導体層１０１の一方とのみ電気的に接続されてもよい。
【０２９８】
図４１に示すように、分離トランジスタ２０１のドレインと、リセットトランジスタ４１０のソースと、ソースフォロワトランジスタ４１１のゲートとは、配線により接続されている。また、ソースフォロワトランジスタ４１１のソースと選択トランジスタ４１２のドレインとは、共有されている。また、選択トランジスタ４１２のソースは、垂直信号線４０４に接続されている。
【０２９９】
これらの構成によれば、第１の電荷による信号は、画素６ｅ内で増幅される。そのため、後段の回路ノイズの影響は、低減される。
【０３００】
なお、ソースフォロワトランジスタ４１１のソースと選択トランジスタ４１２のドレインとは、共有されていなくてもよい。
【０３０１】
また、図４０に示すように、２つの分離トランジスタ２０１は、ドレインを共有している。分離トランジスタ２０１のドレインと、リセットトランジスタ４１０のソースと、ソースフォロワトランジスタ４１１のゲートとは、配線により接続されている。また、ソースフォロワトランジスタ４１１のソースと選択トランジスタ４１２のドレインとは、共有されている。また、選択トランジスタ４１２のソースは、垂直信号線４０４に接続されている。
【０３０２】
これらの構成によれば、第１の電荷による信号は、画素６ｅ内で増幅される。そのため、後段の回路ノイズの影響は、低減される。
【０３０３】
図４２は、読み出し回路４０７の駆動方法の一例であり、相関二重サンプリングの駆動を示す。
【０３０４】
まず、リセットトランジスタ４１０（図４２の（ａ））と転送トランジスタ４０２（図４２の（ｂ））とをオンにし、第１半導体層１０１をＶｄｄにリセットする。
【０３０５】
その後、リセットトランジスタ４１０と転送トランジスタ４０２とをオフにし、選択トランジスタ４１２（図４２の（ｃ））をオンにする。この時の信号は、後段に位置するメモリ等の回路（図示せず）に保存される。
【０３０６】
リセットトランジスタ４１０と転送トランジスタ４０２とをオフにしてから露光時間Δｔが経過した後、分離トランジスタ２０１をオンにすることで、第１半導体層１０１に蓄積された第１の電荷は、浮遊拡散容量４１３に転送される。
【０３０７】
その後、選択トランジスタ４１２をオンにし、ソースフォロワトランジスタ４１１を介して、浮遊拡散容量４１３の電位を読み出し、リセット直後の信号との差分を取る。
【０３０８】
これにより、信号に重畳したバックグラウンドノイズは、除去される。
【０３０９】
［パッケージ］
続いて、図４３〜図４５を参照しながら、本開示に係る光検出器のパッケージ構成について説明する。
【０３１０】
なお、図４３〜図４５で説明するパッケージ構成は、実施の形態１に係る光検出器１００、実施の形態２に係る光検出器１００ａ及びその変形例のいずれに採用されてもよい。なお、図４３〜図４５には、一例として、図９に示す画素６ａがパッケージに配置された例について示している。
【０３１１】
また、図４３〜図４５は、例えば、図８のＩＸ−ＩＸ線に対応する断面を示す断面図である。
【０３１２】
＜第１例＞
図４３は、本開示に係る光検出器３０の第１例を示す断面図である。
【０３１３】
光検出器３０は、画素６ａと、パッケージＰＫＧ１とを備える。
【０３１４】
パッケージＰＫＧ１は、画素６ａが実装されるパッケージである。ＰＫＧ１は、外部商用電源等の外部の電源Ｂと電気的に接続される金属板５０１を備える。
【０３１５】
金属板５０１は、パッケージＰＫＧ１の母材となる樹脂材料等の成型物上に形成され、半導体基板層３の第２主面Ｓ３に接触して接続されている。金属板５０１は、アバランシェ増倍により発生した電荷を排出できるように、半導体基板層３とオーミック接触している必要がある。また、金属板５０１のサイズは、より小さいとよい。特に、パッケージＰＫＧ１上の金属板５０１と半導体基板層３との間の接触抵抗は、０．１Ω〜１０Ω程度である必要がある。これを実現するために、金属板５０１に用いる金属の種類としては、Ａｇ、Ａｕ、Ｃｕ、Ａｌ、Ｔａ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｓｉ等であるとよい。
【０３１６】
図４３に示すように、光検出器３０は、パッケージＰＫＧ１上の金属板５０１から直接半導体基板層３に電圧が印加される構成であるとよい。
【０３１７】
これにより、半導体基板層３の第２主面Ｓ３前面に裏面バイアスＶｂａｃｋを印加することができる。そのため、光検出器３０によれば、印加される電圧を均一化でき、光検出器３０をイメージセンサに利用した場合には、画質のばらつきが抑制される。
【０３１８】
＜第２例＞
図４４は、本開示に係る光検出器３１の第２例を示す断面図である。
【０３１９】
光検出器３１は、光検出器３０と、半導体基板層３の厚さのみが異なる。
【０３２０】
ここで、光検出器３１は、半導体基板層３を薄くし、且つ、画素６ａを透過した光をパッケージＰＫＧ１の金属板５０１で反射させる構成であるとよい。
【０３２１】
これにより、金属板５０１で反射した光である反射光を、第１半導体層１０１ａ及び第２半導体層１０２ａによって光電変換させることができる。この光電変換によって発生した電荷もまた、信号として検出することができる。そのため、光検出器３１の受光感度は、より向上される。特に、近赤外光に対するシリコンの吸収係数は小さく、画素６ａを透過する光が多い。例えば、光検出器３１は、９４０ｎｍのピーク波長を有する光を検出する場合に、エピタキシャル層１ａ及び半導体基板層３の厚みが１０μｍであるとき、入射した光のうちの８０％の光が光電変換されずに画素６ａを透過する。そのため、図４４の構成とすることで、金属板５０１で反射した光を再度光電変換することができるので、受光感度を１．８倍に向上することができる。
【０３２２】
なお、半導体基板層３には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。この場合、半導体基板層３の裏面研磨等の加工なしに、エピタキシャル層１ａと半導体基板層３とを薄くすることができる。そのため、半導体基板層３の裏面（第２主面Ｓ３）の加工ダメージがなく、半導体基板層３の裏面から発生するノイズが低減するため、低ノイズ化することができる。
【０３２３】
＜第３例＞
図４５は、本開示に係る光検出器３２のパッケージＰＫＧ２の第３例を示す断面図である。
【０３２４】
光検出器３２は、画素６ａと、パッケージＰＫＧ２と、を備える。パッケージＰＫＧ２は、金属板５０１ａと、金属線５０１ｂと、を備える。
【０３２５】
画素６ａは、パッケージＰＫＧ２の母材となる樹脂材料等の成型物上に、配線層２が下になるように配置されている。つまり、光検出器３２は、裏面照射型（Ｂａｃｋ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ／ＢＳＩ）の光検出器である。
【０３２６】
半導体基板層３の第２主面Ｓ３には、透明な電極である透明金属４が形成されている。透明金属４としては、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等が採用される。
【０３２７】
また、配線層２の下には、画素６ａを補強するために、支持基板５が接合されている。画素６ａは、支持基板５を介してパッケージＰＫＧ２に接合されている。支持基板５の材料は、特に限定されないが、例えば、金属基板、セラミック基板等が採用される。
【０３２８】
電源Ｂは、金属板５０１ａ及び金属線５０１ｂを介して、透明金属４と電気的に接続されている。つまり、裏面バイアスＶｂａｃｋは、電源Ｂから、パッケージＰＫＧ２が有する金属板５０１ａ及び金属線５０１ｂを介して透明金属４に与えられる。
【０３２９】
金属板５０１ａ及び金属線５０１ｂの材料は、特に限定されないが、例えば、Ａｇ、Ａｕ、Ｃｕ、Ａｌ、Ｔａ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｓｉ等が採用される。
【０３３０】
（製造方法）
続いて、図４６〜図５２を参照しながら、本開示に係る光検出器の製造方法について説明する。
【０３３１】
図４６〜図５２は、本開示に係る光検出器の製造方法を説明するための断面図である。
【０３３２】
図４６に示すように、まず、成長基板７０２上にエピタキシャル層７０３を形成する。成長基板７０２は、例えば、第２導電型のＳｉ基板であり、Ｓｉ基板上でエピタキシャル成長させたＳｉからなるエピタキシャル層７０３を形成する。
【０３３３】
次に、エピタキシャル層７０３にボロンを注入することで、第２半導体層７０４を形成する。
【０３３４】
図４７に示すように、次に、エピタキシャル層７０３にリンまたはヒ素のいずれか、あるいは両方を注入することで、第２半導体層７０４上に第１半導体層７０５を形成する。
【０３３５】
図４８に示すように、次に、第１半導体層７０５及び第２半導体層７０４と隣り合う位置で、エピタキシャル層７０３の上面（図４８の紙面上側）にウェル７０６を形成する。ウェル７０６には、例えば、図２に示す第１ウェル１０４及び第２ウェル１０５等の画素領域が形成される。
【０３３６】
図４９に示すように、次に、ウェル７０６上にゲート電極７０７を形成する。ゲート電極７０７に採用される材料は、例えば、ポリシリコン、アルミニウム、Ｔｉ等である。
【０３３７】
図５０に示すように、次に、エピタキシャル層７０３の表面に、絶縁膜７０８を形成する。絶縁膜７０８の形成には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法と、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法とが用いられる。
【０３３８】
図５１に示すように、次に、ウェル７０６と接続されるコンタクト７０９（電極）を形成し、且つ、第１半導体層７０５と接続されるコンタクト７０９を形成する。コンタクト７０９に採用される材料は、例えば、Ｗ、Ｔｉ、ＴｉＮ、Ｎｉ等であるコンタクト７０９の形成には、例えば、リソグラフィと、ドライエッチングと、金属ＣＶＤ法と、ＣＭＰ法とが用いられる。
【０３３９】
図５２に示すように、次に、ウェル７０６と接続されたコンタクト７０９と、第１半導体層７０５に接続されたコンタクト７０９とを接続する第１配線７１０を形成し、さらに、図５１に示す絶縁膜７０８を厚くした絶縁膜７１１を形成することで、エピタキシャル層７０３の上面に配線層（例えば、図２に示す配線層２）を形成する。
【０３４０】
なお、図４６〜図５２に示す本開示に係る光検出器の製造工程には、例えば、一般的なデュアルダマシン法が採用される。デュアルダマシン法は、例えば、薄く絶縁膜７０８を形成するＣＶＤ法と、薄く形成した絶縁膜７０８に溝を形成するリソグラフィ及びドライエッチングと、コンタクト７０９を形成するＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＣＶＤ法と、第１配線７１０を形成するＣｕめっき法と、さらに絶縁膜７０８を厚くすることで絶縁膜７１１を形成するＣＭＰ法とを含む成膜方法である。
【０３４１】
（実施の形態３）
続いて、図５３〜図５６を参照しながら、実施の形態３に係る光検出器の構造を説明する。
【０３４２】
なお、実施の形態３に係る光検出器の説明においては、実施の形態１及び２に係る光検出器と実質的に同一の構成要素においては、同一の符号を付し、説明を一部省略又は簡略化する場合がある。
【０３４３】
図５３は、本開示の実施の形態１に係る光検出器１０００を示す平面図である。図５４は、図５３のＬＩＶ−ＬＩＶ線における、本開示の実施の形態３に係る光検出器１０００を示す断面図である。
【０３４４】
なお、図５３及び図５４においては、光検出器１０００が備える構成要素のうち、第１半導体層１０１、分離領域１０３０（第１分離領域）、及び、第１配線２０３の一部である列信号線等の光検出器１０００が備える画素６０を示し、光検出器１０００の構成の一部を省略して図示している。例えば、図５３においては、第１配線２０３と接続される配線等の一部の構成要素の図示を省略している。なお、以降の説明における他図においても、本開示に係る光検出器の構成の一部を省略して図示している場合がある。
【０３４５】
実施の形態３に係る光検出器１０００は、ＡＰＤ（Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）を用いた光検出センサであり、エピタキシャル層（半導体基板）１ｈと半導体基板層３とを有する半導体基板６０００と、配線層２とを備える。具体的には、光検出器１０００は、第２導電型のエピタキシャル層１ｈと、半導体基板６０００（より具体的には、エピタキシャル層１ｈ）の第１主面Ｓ１上に形成された配線層２と、エピタキシャル層１ｈの裏面側に形成された半導体基板層３と、を備える。
【０３４６】
半導体基板６０００は、エピタキシャル層１ｈと、半導体基板層３とを有する。
【０３４７】
エピタキシャル層１ｈは、少なくとも１つの第１導電型の第１半導体層１０１と、第２導電型の第２半導体層１０２と、エピタキシャル層１ｈで光電変換により発生した電荷を、第１半導体層１０１及び第２半導体層１０２においてアバランシェ増倍する増倍領域３０１と、少なくとも２つの増倍領域３０１を分離する分離領域１０３０と、を備える。
【０３４８】
第１半導体層１０１は、エピタキシャル層１ｈの第１主面Ｓ１側に形成された第１導電型を有する半導体層である。第１半導体層１０１上には、第１コンタクト２０２が形成されている。
【０３４９】
第２半導体層１０２は、第１半導体層１０１及び半導体基板層３の間に形成されている。また、第２半導体層１０２は、第１導電型と逆の導電型である第２導電型を有する。第２半導体層１０２は、第１半導体層１０１との間で光電変換した電荷をアバランシェ増倍する。
【０３５０】
配線層２は、第１半導体層１０１の第１主面Ｓ１に形成された電極である第１コンタクト２０２と、金属配線である第１配線２０３と、を含む層である。
【０３５１】
半導体基板層３は、エピタキシャル層１ｈを形成するために用いられる成長基板である。半導体基板層３は、エピタキシャル層１ｈを形成するための成長面Ｓ２及び成長面Ｓ２の反対側の第２主面Ｓ３を有する。半導体基板層３の裏面、つまり、半導体基板６０００の裏面である第２主面Ｓ３には、裏面電極である第２コンタクト２０４が形成されている。半導体基板層３に裏面バイアスＶｂａｃｋが印加されると、半導体基板層３を介して、エピタキシャル層１の成長面Ｓ２側の電圧は、Ｖｂａｃｋに固定される。
【０３５２】
第１半導体層１０１と第２半導体層１０２との間には、エピタキシャル層１の第１主面Ｓ１に略平行である増倍領域３０１が形成される。
【０３５３】
増倍領域３０１は、受光した光（図５４に示すｈν）を光電変換することで生成した電荷をアバランシェ増倍によって増倍させる領域である。
【０３５４】
増倍領域３０１の電界の大きさは、例えば、３〜５×１０５Ｖ／ｃｍであり、第１半導体層１０１及び第２半導体層１０２の不純物濃度は、例えば、１０１６ｃｍ−３〜１０２０ｃｍ−３であり、エピタキシャル層１の不純物濃度は、例えば、１０１４ｃｍ−３〜１０１６ｃｍ−３である。
【０３５５】
また、この場合、増倍領域３０１の深さ方向でのポテンシャル変化量は、例えば、２０Ｖとなる。
【０３５６】
なお、本明細書の各図において、本開示に係る光検出器が受光する光（つまり、入射光）をｈνと記載している。
【０３５７】
増倍領域３０１の下に積層された光電変換層３０２で光電変換により発生した第２導電型の電荷のキャリアである第２の電荷は、ドリフトによって増倍領域３０１に到達すると、アバランシェ増倍により、キャリア数が１倍〜１０万倍に増倍される。この際に、光電変換及びアバランシェ増倍により発生した第１導電型のキャリアである第１の電荷は、第１半導体層１０１に蓄積される。また、光電変換及びアバランシェ増倍により発生した第２の電荷は、第２コンタクト２０４までドリフトされ、光検出器１０００の外側に排出される。つまり、第１半導体層１０１及び第２半導体層１０２の間で光電変換により発生した電荷のうち、第１の電荷とは極性が異なる第２の電荷は、第２コンタクト２０４を介して、半導体基板層３の外部に流れる。
【０３５８】
ここで、第２コンタクト２０４は、第２主面Ｓ３全面に形成されていることが望ましい。第２コンタクト２０４は、第２導電型の半導体層（第２半導体層１０２）、又は、裏面（つまり、第２主面Ｓ３）に形成された導電性の材料である。
【０３５９】
例えば、第２コンタクト２０４には、エピタキシャル層１ｈを成長させるための成長基板である半導体基板層３が用いられてもよい。或いは、第２コンタクト２０４は、第２導電型の半導体層を不純物拡散、又は、イオン注入等の方法を用いたキャリア密度の調整によって、形成されてもよい。
【０３６０】
また、半導体基板６０００の第１主面Ｓ１側に形成された図示しないコンタクトから、半導体基板６０００を介して第２コンタクト２０４へ電圧を印加してもよい。
【０３６１】
これにより、信号として利用しない第２の電荷は、短時間の間に光検出器１０００の外側に排出される。そのため、光検出器１０００内部での電圧の時間変化及び空間的な不均一の発生を抑制できることから、光検出効率が向上される。
【０３６２】
また、第１半導体層１０１に蓄積された第１の電荷は、半導体基板６０００が有する第１半導体層１０１及び第２半導体層１０２から、第１コンタクト２０２を介して、読み出し回路４０７（例えば、図１２参照）に転送され、信号として処理される。これにより、光検出器１０００は、入射光を検出する。
【０３６３】
なお、読み出し回路４０７の構成は、特に限定されない。読み出し回路４０７は、例えば、カレントアンプ又はＡＤ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換回路である。
【０３６４】
なお、第１導電型を正の導電型（つまり、Ｐ型）とし、第２導電型を負の導電型（つまり、Ｎ型）とする構造でもよいが、第１の導電型は、負の導電型であり、第２の導電型は、正の導電型であるとよい。言い換えると、第１の電荷は、電子であり、第２の電荷は、正孔であるとよい。
【０３６５】
電子のイオン化率は、正孔のイオン化率に比べて大きいため、アバランシェ増倍を起こしやすい。そのため、このような構成とすることで、光検出器１０００の受光感度は、向上される。
【０３６６】
特に、実施の形態１に係る光検出器１０００においては、分離領域１０３０上には、コンタクト及び／又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）が形成されず、且つ、分離領域１０３０が空乏化され不定電位となっている。具体的には、第１半導体層１０１及び分離領域１０３０が形成された領域には、ＳＴＩは、形成されていない。
【０３６７】
これにより、分離領域１０３０の幅を縮めることができるため、光検出器１００の開口率を向上させることができる。
【０３６８】
特許文献４及びおよび特許文献８等に記載のＳＰＡＤ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）では、分離領域にコンタクトが形成されるため、アバランシェ増倍領域の端で、半導体基板の表面に水平な方向の電界が発生し、アバランシェ増倍領域の端に電界が集中する。この電界集中を防ぐために、いわゆるガードリング構造を形成し、電界を緩和するため、分離領域が広くなり、その分だけ増倍領域が縮小する。
【０３６９】
一方、本実施の形態では、分離領域１０３にＳＴＩ又はコンタクトが形成されていないため、ガードリングがなくとも、横方向の電界を抑制できる。これにより、電界集中が無いため、増倍領域３０１を拡大し、光感度を向上できる。
【０３７０】
特に、分離領域１０３０の横方向（第１主面Ｓ１に平行な方向）の空乏層幅（すなわち、分離領域１０３０の幅の半分程度）よりも増倍領域３０１の縦方向（第１主面Ｓ１に垂直な方向）の空乏層の幅の方が広い方が好ましい。このような構成によれば、増倍領域３０１の端部における電界集中が緩和されやすく、電界強度が均一化されやすい。そのため、アバランシェ増倍させる領域を拡大して、光感度を向上させやすくできる。
【０３７１】
また、分離領域１０３０の幅は、例えば、０．１μｍ〜１μｍであり、不純物濃度は、１０１５ｃｍ−３〜１０１８ｃｍ−３である。分離領域１０３０の電位は、第１半導体層１０１の電位及び、裏面バイアスＶｂａｃｋによって決定される。
【０３７２】
ここで、第１半導体層１０１と分離領域１０３０との電位差が小さいと、飽和電子数が小さくなり、隣接画素への電荷漏れ出しが発生しやすくなり、第１半導体層１０１と分離領域１０３０との電位差が大きいと、デバイス表面（例えば、第１主面Ｓ１）に発生する電界が大きくなり、暗電流及びダークカウント（ＤＣＲ）が増大する課題がある。そのため、第１半導体層１０１と分離領域１０３０との電位差は、０．１〜１０Ｖ程度とすることが好ましい。
【０３７３】
また、実施の形態３での光入射面は、エピタキシャル層１ｈの第１主面Ｓ１面である。
【０３７４】
これにより、裏面加工等の特殊なプロセスを使用する必要がなく、コストを低減できる。特に、近赤外光等の長波長の光は、吸収係数が低く、半導体基板層３近傍まで減衰しないため、光電変換層３０２がエピタキシャル層１ｈの第１主面Ｓ１から離れた領域に形成されていても、第１主面Ｓ１付近に形成されている場合と比較した受光感度はほとんど変化しない。例えば、波長が近赤外領域での太陽光のスペクトル強度が極小を取る９４０ｎｍの光に対するＳｉ（シリコン）の吸収係数は、１％／μｍであるため、光電変換層３０２が第１主面Ｓ１から１μｍ深くに形成されていても、受光感度の低下は１％である。
【０３７５】
なお、配線層２中の、増倍領域３０１上に光導波路を設け、さらに、配線層２上にマイクロレンズを設けてもよい。これにより、集光効率を向上させることができる。
【０３７６】
続いて、図５５及び図５６を参照しながら、第１の電荷のポテンシャルについて説明する。
【０３７７】
図５５は、図５４のＬＶＡ−ＬＶＡ線及びＬＶＢ−ＬＶＢ線上における、本開示の実施の形態３に係る光検出器１０００のポテンシャルを示す図である。図５６は、図５５のＬＶＣ−ＬＶＣ線上における、本開示の実施の形態３に係る光検出器１０００のポテンシャルを示す図である。
【０３７８】
なお、図５５に示す実線は、図５４中のＬＶＡ−ＬＶＡ線上でのポテンシャルであり、第１半導体層１０１と増倍領域３０１と光電変換層３０２とにおけるポテンシャルである。
【０３７９】
第１半導体層１０１は、読み出し回路４０７（例えば、図５参照）に接続され、少なくとも一時的には読み出し回路４０７の電源電圧Ｖｄｄに固定される。一方、エピタキシャル層１の成長面Ｓ２側は、半導体基板層３を介して、Ｖｂａｃｋに固定される。
【０３８０】
なお、光電変換層３０２は、空乏化され、且つ、増倍領域３０１へ電荷をドリフトするポテンシャル勾配が形成されているとよい。
【０３８１】
光電変換層３０２を空乏化する場合、光電変換層３０２のポテンシャル変化量は、例えば、光電変換層３０２の厚みが５μｍの場合には、２０Ｖ程度であり、光電変換層３０２の厚みが１５μｍの場合には、４０Ｖ程度である。
【０３８２】
なお、以降、本明細書では、増倍領域３０１にアバランシェ増倍を起こす閾値電圧が印加された際の、第１コンタクト２０２と第２コンタクト２０４との電圧差を、アバランシェ降伏電圧と呼ぶ。この場合、例えば、光電変換層３０２の厚みが５μｍでは、アバランシェ降伏電圧は４０Ｖである。
【０３８３】
図５５に示すように、ＬＶＡ−ＬＶＡ線上、及び、ＬＶＢ−ＬＶＢ線上でのポテンシャルは、深さ方向に向かうにつれて、つまり、深さが大きい程、Ｖｂａｃｋに近づく。一方、第１主面Ｓ１側に向かうにつれて、つまり、深さが浅い程、ＬＶＡ−ＬＶＡ線上、及び、ＬＶＢ−ＬＶＢ線上でのポテンシャルは、増大する。例えば、ＬＶＡ−ＬＶＡ線上のポテンシャルは、Ｖｄｄに近づく。なお、ＬＶＢ−ＬＶＢ線上のポテンシャルは、第１主面Ｓ１では空乏化し、電位不定とすることが好ましい。
【０３８４】
図５６に示すように、隣り合う第１半導体層１０１のそれぞれは、Ｖｄｄにバイアスされる。また、隣り合う第１半導体層１０１の間に位置する分離領域１０３０が空乏化し、不定電位となっているため、隣り合う第１半導体層１０１は、電気的に分離される。なお、第１半導体層１０１と分離領域１０３０との間の電位差は、０．１〜１０Ｖであるとよい。
【０３８５】
このように、分離領域１０３０は、ポテンシャルによって隣り合う２つの第１半導体層１０１、つまり、隣り合う増倍領域３０１を分離する。また、分離領域１０３０のポテンシャルは、分離領域１０３０が空乏化されていることで、アバランシェ増倍により発生した電荷による第１半導体層１０１の電圧変化よりも大きくなっている。
【０３８６】
光検出器１０００は、上記の構成により、分離領域１０３０を微細化し、増倍領域３０１を拡大でき、受光感度が向上される。
【０３８７】
例えば、特許文献４のように、分離領域１０３０を空乏化せず、コンタクトを設ける場合、電気的な分離を確保しつつ、且つ、エピタキシャル層１に略平行な方向（つまり、第１主面Ｓ１に平行な方向）の電界を緩和するには、典型的には、第１主面Ｓ１に平行な方向に１μｍ以上の分離幅が必要である。
【０３８８】
それに対して、実施の形態３に係る光検出器１０００では、分離領域１０３０は、空乏化されている。分離領域１０３０を空乏化する効果により、第１半導体層１０１と分離領域１０３０との間の電界は、低減される。そのため、分離幅を０．１μｍ〜１μｍまで狭めることができる。つまり、光検出器１０００によれば、増倍領域３０１の面積を拡大することで開口率を高めることができるため、光感度が向上され得る。
【０３８９】
以上説明したように、実施の形態３に係る光検出器１０００は、第１主面Ｓ１及び第１主面Ｓ１の反対側の第２主面Ｓ３を有する半導体基板６０００と、半導体基板６０００における第１主面Ｓ１側に形成された第１導電型を有する第１半導体層１０１と、半導体基板６０００における、第１半導体層１０１及び第２主面Ｓ３の間に形成された第１導電型とは異なる導電型である第２導電型を有する第２半導体層１０２と、半導体基板６０００で光電変換により発生した電荷を、第１半導体層１０１及び第２半導体層１０２においてアバランシェ増倍する増倍領域３０１と、少なくとも２つの増倍領域３０１を分離する分離領域１０３０と、を備える。
【０３９０】
このような構成によれば、分離領域１０３０を狭めることができる。そのため、光検出器１０００は、小型化され得る。
【０３９１】
また、このような構成によれば、光電変換層３０２で光発生した電荷は、光電変換層３０２内でドリフトされ、増倍領域３０１へ入り、アバランシェ増倍を起こす。光電変換により発生した電荷は、アバランシェ増倍により増幅されるため、入射光の強度が小さい場合にも、光検出をすることができる。つまり、このような構成によれば、光検出器１０００の感度（つまり、受光感度）を向上させることができる。
【０３９２】
また、例えば、光検出器１０００は、さらに、第２主面Ｓ３に形成された第２コンタクト２０４を備える。第１半導体層１０１及び第２半導体層１０２の間で光電変換により発生した第１の電荷及び第１の電荷とは極性が異なる第２の電荷のうちの一方は、第２コンタクト２０４を介して、半導体基板６０００の外部に流れる。
【０３９３】
このような構成によれば、例えば、光電変換及びアバランシェ増倍により発生した第２導電型のキャリアである第２の電荷は、半導体基板６０００の裏面側である第２主面Ｓ３に位置する第２コンタクト２０４を介して、光検出器１０００の外部に排出される。そのため、半導体基板６０００裏面の電圧の時間変化、及び、位置による不均一を低減することができる。これにより、光検出器１０００の光検出効率の空間的及び時間的なばらつきは、抑制される。
【０３９４】
また、例えば、分離領域１０３０は、ポテンシャルによって隣り合う２つの増倍領域３０１を分離する。
【０３９５】
このような構成によれば、溝等を形成することで分離領域１０３０を形成する場合と比較して、開口率を向上し、光感度を向上できる。また、暗電流及びＤＣＲは、低減され得る。
【０３９６】
また、例えば、分離領域１０３０のポテンシャルは、アバランシェ増倍により発生した電荷による第１半導体層１０１の電圧変化よりも大きい。
【０３９７】
このような構成によれば、第１半導体層１０１で電圧変化が生じた場合においても、分離領域１０３０によって隣り合う第１半導体層１０１を電気的に分離できる。
【０３９８】
また、例えば、分離領域１０３０は、空乏化されている。
【０３９９】
このような構成によれば、分離領域１０３０を空乏化することで、２つの増倍領域３０１を短い分離幅で分離しつつ、分離領域１０３０の電界を緩和することが可能となる。これにより、光検出器１０００は、受光感度を確保しつつ、微細化することができる。そのため、光検出器１０００によれば、開口率が向上される。また、分離領域１０３が空乏化されていることにより、増倍領域３０１に電界が集中することが抑制される。そのため、従来の光検出器では必要とされていたガードリングを増倍領域３０１の周囲に形成する必要がなくなる。そのため、光検出器１０００は、分離領域１０３０をさらに狭め、開口率を向上し、光感度を向上できる。また、画素６０を微細化しても光感度が落ちにくくなるので、微細化されやすくなる。
【０４００】
また、例えば、第１半導体層１０１及び分離領域１０３０が形成された領域には、ＳＴＩ及びコンタクトは、形成されていない。
【０４０１】
このような構成によれば、暗電流の発生は、抑制され得る。
【０４０２】
（変形例）
続いて、実施の形態３に係る光検出器１０００の変形例について説明する。なお、変形例の説明においては、光検出器１０００との差異点を中心に説明し、実質的に同様の構成については同様の符号を付し、説明を一部簡略化又は省略する場合がある。
【０４０３】
＜変形例１＞
図５７は、本開示の実施の形態３に係る光検出器の変形例１を示す断面図である。
【０４０４】
変形例１に係る光検出器１００１は、光検出器１０００とは異なるエピタキシャル層１ｅを画素６１に備える。具体的には、エピタキシャル層１ｅは、エピタキシャル層１ｈとは第２半導体層１０２０の平面視におけるサイズが異なる。より具体的には、変形例１に係る光検出器１００１は、光検出器１０００とは、第２半導体層１０２０の断面視における幅が異なる。言い換えると、変形例１に係る光検出器１００１は、第１主面Ｓ１に平行な方向において、光検出器１０００とは、第２半導体層１０２０の幅が異なる。
【０４０５】
本実施の形態では、断面視において、第２半導体層１０２０の幅（紙面横方向）は、第１半導体層１０１と略同一となっている。
【０４０６】
このように、例えば、第２半導体層１０２０は、平面視で、第１半導体層１０１と同一の形状、又は、第１半導体層１０１よりも広い。
【０４０７】
このような構成によれば、半導体基板６０００の第１主面Ｓ１に略平行な方向に対して、電界がより均一になり、アバランシェ増倍領域（増倍領域３０１）がより広く形成される。具体的には、増倍領域３０１は、断面視で、第１半導体層１０１と同一の幅、又は、第１半導体層１０１よりも幅が広くなる。これにより、開口率をさらに向上させることができ、光感度をさらに高めることができる。
【０４０８】
＜変形例２＞
図５８は、本開示の実施の形態３に係る光検出器の変形例２を示す断面図である。
【０４０９】
変形例２に係る光検出器１００２は、光検出器１０００とは異なるエピタキシャル層１ｆを画素６２に備える。具体的には、エピタキシャル層１ｆは、エピタキシャル層１ｈとは第２半導体層１０２０ａの平面視におけるサイズが異なる。より具体的には、変形例２に係る光検出器１００２は、第２半導体層１０２０ａが平面視でエピタキシャル層１ｆの全面に広がっている。言い換えると、例えば、光検出器１００２は、第１半導体層１０１を複数備え、第２半導体層１０２０ａは、平面視で複数の第１半導体層１０１と重なるように連続して半導体基板６００１に形成される。
【０４１０】
図５９は、図５８のＬＩＸＡ−ＬＩＸＡ線上、ＬＩＸＢ−ＬＩＸＢ線上、及び、ＬＩＸＣ−ＬＩＸＣ線上における、光検出器１００２のポテンシャルを示す図である。
【０４１１】
図５９に示すように、第１半導体層１０１において、第１主面Ｓ１に平行な方向に位置が変化しても、ポテンシャルの変化の仕方がほぼ変わらないことがわかる。そのため、半導体基板６００１の第１主面Ｓ１に略平行な方向に対して、電界がより均一になり、増倍領域３０１がより広く形成される。具体的には、増倍領域３０１は、第１半導体層１０１よりも広くなる。これにより、開口率をさらに向上させることができ、光感度をさらに高めることができる。
【０４１２】
なお、本実施の形態３と、実施の形態１及び／又は実施の形態２で記載した発明の内容とを組み合わせたものも本発明の範疇である。
【０４１３】
具体的には、本実施の形態３においても、第２半導体層１０２、１０２０、１０２０ａの濃度が半導体基板６０００、６００１の第１主面Ｓ１から、第２主面Ｓ３に向けて徐々に増加する構成を取ってもよい。また、第２半導体層１０２、１０２０、１０２０ａは、エピタキシャル成長によって形成されてもよい。実施の形態１及び２に示した任意の回路構成及びレイアウトは、実施の形態３に対しても適用されてよい。
【０４１４】
（その他）
以上、本開示の実施の形態に係る光検出器について、実施の形態１、実施の形態２、実施の形態３及び各変形例に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、又は異なる実施の形態における構成要素を組み合わせて構築される形態も、一つ又は複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０４１５】
本開示に係る光検出器は、微弱な光を検出できる受光感度の高いＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等に適用できる。
【符号の説明】
【０４１６】
１、１ａ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ  エピタキシャル層
２  配線層
３  半導体基板層
４  透明金属
５  支持基板
６、６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６０、６１、６２、６３  画素
９〜２０、２１、２２、２３、２３ａ  画素アレイ
３０〜３２、１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１０００、１００１、１００２、１００３  光検出器
１０１、１０１ａ、１０１ｂ、１０１ｃ  第１半導体層
１０２、１０２ａ、１０２ｂ、１０２０、１０２０ａ  第２半導体層
１０３、１０３０  分離領域
１０４  第１ウェル（回路領域）
１０５  第２ウェル（回路領域）
１０７、１０７ａ  第４半導体層
２０１  分離トランジスタ
２０２  第１コンタクト
２０３  第１配線
２０４  第２コンタクト
２０５  列信号線
３０１  増倍領域
３０２  光電変換層
４０１  ＡＰＤ
４０２  転送トランジスタ
４０３  水平信号線
４０４  垂直信号線
４０６  垂直走査回路
４０７  読み出し回路
４０８  水平走査回路
４０９  バッファアンプ
４１０  リセットトランジスタ
４１１  ソースフォロワトランジスタ
４１２  選択トランジスタ
４１３  浮遊拡散容量
５０１、５０１ａ  金属板
５０１ｂ  金属線
６００、６０１、６０２、６０００、６００１  半導体基板
７００  第２導電型層
７０１  コンタクト
７０２  成長基板
７０３  エピタキシャル層
７０４  第２半導体層
７０５  第１半導体層
７０６  ウェル
７０７  ゲート電極
７０８、７１１  絶縁膜
７０９  コンタクト
７１０  第１配線
Ｂ  電源
Ｓ１  第１主面
Ｓ２  成長面
Ｓ３  第２主面
ＰＫＧ１、ＰＫＧ２  パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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