(57)【特許請求の範囲】
【請求項１】
ｐＳＲＡＭと、
前記ｐＳＲＡＭに接続されたコントローラと、
を含み、メモリ装置がバーストリード操作またはバーストライト操作を開始した時、前記コントローラが、複数のページ開始アドレスを前記ｐＳＲＡＭに提供し、且つ前記ｐＳＲＡＭが、前記複数のページ開始アドレスを受信した順序に基づいて、前記バーストリード操作または前記バーストライト操作を実行するメモリ装置。
【請求項２】
前記コントローラが、さらに、外部コマンドを前記ｐＳＲＡＭに提供するように構成され、前記外部コマンドが、コマンドアドレスを含み、
前記メモリ装置が前記バーストリード操作または前記バーストライト操作を開始した時、前記コマンドアドレス内のアドレス空間ビットの値およびページアクセスビットの値に基づいて、前記ｐＳＲＡＭ内のメモリアレイにおいて前記バーストリード操作または前記バーストライト操作を実行するかどうかを判断する請求項１に記載のメモリ装置。
【請求項３】
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作がメモリアレイアクセスであると判断し、且つ前記コマンドアドレス内のページアクセスビットの値に基づいて、前記メモリアレイアクセスがページアクセスであると判断した時、前記ｐＳＲＡＭが、前記複数のページ開始アドレスを受信した順序に基づいて、前記バーストリード操作または前記バーストライト操作を実行する請求項２に記載のメモリ装置。
【請求項４】
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作がレジスタアクセスであると判断した時、前記ｐＳＲＡＭが、前記レジスタアクセスを行い、
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作がメモリアレイアクセスであると判断した時、前記ｐＳＲＡＭが、前記コマンドアドレス内のページアクセスビットに基づいて、前記メモリアレイアクセスがページアクセスであるかどうかを判断し、
前記コマンドアドレス内のページアクセスビットに基づいて、前記メモリアレイアクセスが前記ページアクセスであると判断した時、前記ｐＳＲＡＭが、前記複数のページ開始アドレスに基づいて、順番に前記ページアクセスを行い、
前記複数のページ開始アドレスの全てが前記ページアクセスを実行するために使用された後、前記ｐＳＲＡＭが、前記メモリアレイアクセスを行う請求項２に記載のメモリ装置。
【請求項５】
前記ｐＳＲＡＭが、
前記コントローラに接続され、前記コントローラから外部コマンドと外部アドレスを受信するように構成された入出力回路と、
前記入出力回路に接続され、前記入出力回路から前記外部コマンドを受信して、前記外部コマンドをデコードし、外部リードライト信号とバーストリードライト信号を提供するように構成されたコマンドデコーダと、
前記入出力回路と前記コマンドデコーダに接続され、前記入出力回路から前記外部アドレスを受信し、前記コマンドデコーダから前記外部リードライト信号と前記バーストリードライト信号を受信するとともに、前記外部リードライト信号と前記バーストリードライト信号に基づいて、順番に前記外部アドレス内の前記複数のページ開始アドレスをラッチして、バーストアドレスをメモリアレイに出力し、且つ前記バーストアドレスに基づいて、順番に前記メモリアレイに対してバーストリード操作またはバーストライト操作を実行するように構成されたアドレスラッチデコード回路と、
前記コマンドデコーダと前記アドレスラッチデコード回路に接続され、前記バーストアドレスを受信して、前記バーストアドレスに基づいて、順番に前記バーストリード操作または前記バーストライト操作を実行するように構成されたメモリアレイと、
を含む請求項１に記載のメモリ装置。
【請求項６】
前記アドレスラッチデコード回路が、
前記コマンドデコーダから前記外部リードライト信号を受信するように構成された直列接続された複数の入力インジケータと、
それぞれ前記複数の入力インジケータに接続され、前記入出力回路から前記複数のページ開始アドレスを含む外部アドレスを受信するように構成された複数のラッチと、
それぞれ前記複数のラッチに接続され、前記コマンドデコーダから前記バーストリードライト信号を受信するように構成された直列接続された複数の出力インジケータと、
を含み、前記複数の入力インジケータが、前記外部リードライト信号に基づいて、前記外部アドレス内の複数のページ開始アドレスを順番に前記複数のラッチにラッチするために使用される複数のラッチ入力制御信号を生成し、且つ前記複数の出力インジケータが、前記バーストリードライト信号に基づいて、前記ラッチが、ラッチした前記外部アドレス内の複数のページ開始アドレスを順番に前記バーストアドレスとして出力できるようにするために使用される複数のラッチ出力制御信号を生成する請求項５に記載のメモリ装置。
【請求項７】
前記複数のラッチが、前記複数のラッチ入力制御信号および前記複数のラッチ出力制御信号に基づいて、前記外部アドレスをラッチしてバーストアドレスを出力するために使用され、前記バーストアドレスが、順番に、且つ連続して前記外部アドレス内の複数のページ開始アドレスを前記メモリアレイに提供するように構成された請求項６に記載のメモリ装置。
【請求項８】
ｐＳＲＡＭおよびコントローラを含むメモリ装置に適用され、
バーストリード操作またはバーストライト操作を開始した時、複数のページ開始アドレスを提供するとともに、前記複数のページ開始アドレスを受信した順序に基づいて、前記バーストリード操作または前記バーストライト操作を実行するステップを含むバーストリード／ライト方法。
【請求項９】
前記コントローラが、さらに、外部コマンドを前記ｐＳＲＡＭに提供するように構成され、前記外部コマンドが、コマンドアドレスを含み、
前記バーストリード操作または前記バーストライト操作を開始した時、前記コマンドアドレス内のアドレス空間ビットの値およびページアクセスビットの値に基づいて、前記ｐＳＲＡＭ内のメモリアレイにおいて前記バーストリード操作または前記バーストライト操作を実行するかどうかを判断する請求項６に記載のバーストリード／ライト方法。
【請求項１０】
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作がメモリアレイアクセスであると判断し、且つ前記コマンドアドレス内のページアクセスビットに基づいて、前記メモリアレイアクセスがページアクセスであると判断した時、前記複数のページ開始アドレスを受信した順序に基づいて、前記バーストリード操作または前記バーストライト操作を実行する請求項９に記載のバーストリード／ライト方法。
【請求項１１】
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作がレジスタアクセスであると判断した時、前記レジスタアクセスを行い、
前記コマンドアドレス内のアドレス空間ビットの値に基づいて、前記バーストリード操作または前記バーストライト操作が前記メモリアレイアクセスであると判断した時、前記コマンドアドレス内のページアクセスビットの値に基づいて、前記メモリアレイアクセスがページアクセスであるかどうかを判断し、
前記コマンドアドレス内のページアクセスビットの値に基づいて、前記メモリアレイアクセスが前記ページアクセスであると判断した時、前記複数のページ開始アドレスを取り込み、
前記複数のページ開始アドレスの全てが取り込まれた後、前記メモリアレイアクセスを行う請求項９に記載のバーストリード／ライト方法。
【請求項１２】
前記ｐＳＲＡＭが、入出力回路、コマンドデコーダ、アドレスラッチデコード回路、およびメモリアレイを含み、
前記入出力回路により、前記コントローラから外部コマンドと外部アドレスを受信し、
前記コマンドデコーダにより、前記入出力回路から前記外部コマンドを受信して、前記外部コマンドをデコードし、外部リードライト信号とバーストリードライト信号を提供し、
前記アドレスラッチデコード回路により、前記入出力回路から前記外部アドレスを受信し、前記コマンドデコーダから前記外部リードライト信号と前記バーストリードライト信号を受信するとともに、前記外部リードライト信号と前記バーストリードライト信号に基づいて、順番に外部アドレス内の前記複数のページ開始アドレスをラッチして、バーストアドレスをメモリアレイに出力し、且つ前記バーストアドレスに基づいて、順番に前記メモリアレイに対してバーストリード操作またはバーストライト操作を実行し、
前記メモリアレイにおいては、前記バーストアドレスを受信して、前記バーストアドレスに基づいて、順番に前記バーストリード操作または前記バーストライト操作を実行する請求項８に記載のバーストリード／ライト方法。
【請求項１３】
前記アドレスラッチデコード回路が、直列接続された複数の入力インジケータ、複数のラッチ、および直列接続された複数の出力インジケータを含み、
前記複数の入力インジケータにより、前記コマンドデコーダから前記外部リードライト信号を受信し、
前記複数のラッチにより、前記入出力回路から外部アドレスを受信し、
複数の出力インジケータにより、前記コマンドデコーダから前記バーストリードライト信号を受信し、
前記複数の入力インジケータにより、前記外部リードライト信号に基づいて、前記外部アドレス内の複数のアドレスを順番に前記ラッチにラッチするために使用されるラッチ入力制御信号を生成し、
前記複数の出力インジケータにより、前記バーストリードライト信号に基づいて、前記ラッチが、ラッチした前記外部アドレス内の複数のアドレスを順番に前記バーストアドレスとして出力できるようにするために使用されるラッチ出力制御信号を生成する請求項１２に記載のバーストリード／ライト方法。
【請求項１４】
前記複数のラッチが、前記複数のラッチ入力制御信号および前記複数のラッチ出力制御信号に基づいて、前記外部アドレスをラッチしてバーストアドレスを出力し、前記バーストアドレスが、順番に、且つ連続して前記外部アドレス内の複数のアドレスを提供する請求項１３に記載のバーストリード／ライト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関するものであり、特に、メモリ装置およびそのバーストリード／ライト方法に関するものである。
【背景技術】
【０００２】
近年、狭帯域IoT（NB-IoT=Narrowband- Internet of Things）、ウェアラブルデバイスやモバイルディスプレイは、アクセスのスループット（throughput）の高いＬＰＣメモリ（low pin count memory）に対して需要がある。しかし、現存するＬＰＣメモリ（例えば、HyperRAM）は、高速スループットのアクセスはサポートしていない。一方、ＳＤＲＡＭ（Synchronous Dynamic Random-Access Memory, SDRAM）はページモード（page mode）やバンクインタリーブモード（bank-interleave mode）により高速スループット機能をサポートする。
【０００３】
周知の技術において、マイクロコントローラユニット（Micro Controller Unit, MCU）は、ｐＳＲＡＭ（pseudo Static Random Access Memory）に読み出しトランザクション（read transaction）と書き込みトランザクション（write transaction）を発信する。読み出しトランザクションに関しては、レジスタ空間（register space）において定義された待ち時間（latency period）の後、読み出しデータがＤＱバス上に出力される。書き込みトランザクションに関しては、待ち時間の後、書き込みデータがｐＳＲＡＭに伝送される。
【０００４】
しかしながら、スタンバイモード（standby mode）に入らない場合、周知の技術は、読み出しアドレスと書き込みアドレスを更新することができない。これは、読み出しまたは書き込みが一旦開始されると、ＤＱバスは、データ信号に占有されるため、ｐＳＲＡＭにその他のアドレスとコマンドを入力することができないためである。その結果、データ伝送効率とアクセススループットが低くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明では、バーストリードおよびバーストライトを開始した時に、複数のページ開始アドレスを提供して、スタンバイモードに入らずにバーストアクセスのアドレス空間を更新することで、バーストアクセス効率を上げるためのメモリ装置およびそのバーストリード／ライト方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、ｐＳＲＡＭおよびコントローラを含むメモリ装置を提供する。コントローラは、前記ｐＳＲＡＭに接続される。メモリ装置がバーストリード操作またはバーストライト操作を開始した時、コントローラは、複数のページ開始アドレスをｐＳＲＡＭに提供し、且つｐＳＲＡＭは、複数のページ開始アドレスを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行する。
【０００７】
本発明の別の実施形態は、ｐＳＲＡＭおよびコントローラを含むメモリ装置に適用するバーストリード／ライト方法を提供する。バーストリード／ライト方法は、バーストリード操作またはバーストライト操作を開始した時、複数のページ開始アドレスを提供するとともに、複数のページ開始アドレスを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行することを含む。
【発明の効果】
【０００８】
以上のように、本発明の実施形態において、上述したメモリ装置およびバーストリード／ライト方法は、バーストリードまたはバーストライトを開始した時に、複数のページ開始アドレスをｐＳＲＡＭに提供するため、ｐＳＲＡＭは、バーストリードコマンドサイクルまたはバーストライトコマンドサイクルにおいて、従来例のようにスタンバイモードを経る必要が無くなるため、複数のページ開始アドレスに連続してアクセスすることができ、その結果DQバスのデータ占有率の向上が実現でき、バーストアクセス効率を上げることができる。
【０００９】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１０】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【００１１】
【図１】本発明の１つの実施形態のメモリ装置の概略図である。
【図２】本発明の１つの実施形態のｐＳＲＡＭの回路ブロック図である。
【図３】本発明の１つの実施形態のコマンドビットの判断フロー図である。
【図４】本発明の１つの実施形態のアドレスラッチデコード回路の回路ブロック図である。
【図５】本発明の１つの実施形態のページアクセス順序のシーケンス図である。
【図６】本発明の１つの実施形態のバーストリード／ライト方法のフロー図である。
【発明を実施するための形態】
【００１２】
図１を参照すると、メモリ装置１０は、ｐＳＲＡＭ１１０およびコントローラ１２０を含むことができ、コントローラ１２０は、ｐＳＲＡＭ１１０に接続される。異なる実施形態において、メモリ装置１０は、フラッシュメモリ（Flash memory）、強誘電体メモリ（Ferroelectric Random Access Memory, FRAM）、ＥＥＰＲＯＭ（Electrically-Erasable Programmable Read-Only Memory, EEPROM）、またはその他のメモリであってもよい。
【００１３】
１つの実施形態において、ｐＳＲＡＭ１１０は、１つのＤＲＡＭ（Dynamic Random Access Memory, DRAM）をコアとし、ＳＲＡＭ（Static Random Access Memory, SRAM）をインターフェースとして構成される。
【００１４】
設計の要求に基づいて、コントローラ１２０は、中央処理装置（Central Processing Unit，CPU）、またはその他のプログラム可能なマイクロプロセッサ（Microprocessor）、デジタル信号プロセッサ（Digital Signal Processor，DSP）、プログラマブルコントローラ、特殊用途向け集積回路（Application Specific Integrated Circuit，ASIC）、またはその他の類似素子、あるいは上述した素子の組み合わせであってもよい。
【００１５】
１つの実施形態において、メモリ装置１０がバーストリード操作（burst read operation）またはバーストライト操作（burst write operation）を開始した時、コントローラ１２０は、複数のページ開始アドレス（page starting address）をｐＳＲＡＭ１１０に提供する。ｐＳＲＡＭ１１０は、複数のページ開始アドレスを受信し、且つｐＳＲＡＭ１１０は、複数のページ開始アドレスを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行する。具体的に説明すると、ページ開始アドレスは、ｐＳＲＡＭ１１０内のメモリアレイのページバーストアドレスの開始アドレスに対して読み出しまたは書き込みを行うために使用される。バーストリード操作は、ページ開始アドレスに基づいて、メモリ内のバーストアドレス範囲でバーストリードするために使用され、バーストライト操作は、ページ開始アドレスに基づいて、書き込みデータをメモリ内のバーストアドレス範囲でバーストライトするために使用される。
【００１６】
例を挙げて説明すると、メモリ装置１０がバーストリード操作またはバーストライト操作を開始した時、コントローラ１２０は、ページ開始アドレスＡ０〜ＡＮをｐＳＲＡＭ１１０に提供する。ｐＳＲＡＭ１１０は、順番にページ開始アドレスＡ０〜ＡＮを受信し、且つｐＳＲＡＭ１１０は、ページ開始アドレスＡ０〜ＡＮを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行する。つまり、まず、ページ開始アドレスＡ０に対してバーストリード操作またはバーストライト操作を実行してから、次にページ開始アドレスＡ１に対してバーストリード操作またはバーストライト操作を実行し、ページ開始アドレスＡＮに対してバーストリード操作またはバーストライト操作を実行するまで、同様の操作を行う。Ｎの数は、設計の要求に基づいて決定されるため、本発明ではこれを限定しない。
【００１７】
図２を参照すると、ｐＳＲＡＭ１１０は、入出力回路２１０、コマンドデコーダ２２０、アドレスラッチデコード回路２３０、およびメモリアレイ２４０を含む。１つの実施形態において、ｐＳＲＡＭ１１０は、さらに、その他の回路、例えば、データパス回路（data path circuit）を含んでもよく、本発明はこれに限定されない。
【００１８】
入出力回路２１０は、周知の入出力回路（ＩＯ回路（IO circuit））、またはその他のインターフェース回路であってもよく、１つの実施形態において、入出力回路２１０は、コントローラ１２０に接続され、且つ入出力回路２１０は、コントローラ１２０から外部コマンドＥＣＭＤと外部アドレスＥＡＤＤを受信して、外部コマンドＥＣＭＤをコマンドデコーダ２２０に提供し、且つ外部アドレスＥＡＤＤをアドレスラッチデコード回路２３０に提供する。この外部アドレスＥＡＤＤは、ページ開始アドレスＡ０〜ＡＮを含む。
【００１９】
コマンドデコーダ２２０は、入出力回路２１０に接続され、コマンドデコーダ２２０は、外部コマンドＥＣＭＤを受信するとともに、外部コマンドＥＣＭＤをデコードして、外部リードライト信号ＥＲＷとバーストリードライト信号ＢＲＷをアドレスラッチデコード回路２３０に提供するために使用される。１つの実施形態において、コマンドデコーダ２２０は、周知のコマンドデコーダまたはその他のデコード回路であってもよい。
【００２０】
アドレスラッチデコード回路２３０は、入出力回路２１０とコマンドデコーダ２２０に接続され、アドレスラッチデコード回路２３０は、入出力回路２１０から外部アドレスＥＡＤＤを受信し、コマンドデコーダ２２０から外部リードライト信号ＥＲＷとバーストリードライト信号ＢＲＷを受信するとともに、外部リードライト信号ＥＲＷとバーストリードライト信号ＢＲＷに基づいて、順番に外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮをラッチして、バーストアドレスＢＡＤＤをメモリアレイ２４０に提供し、且つバーストアドレスＢＡＤＤ内のページ開始アドレスＡ０〜ＡＮに基づいて、順番にメモリアレイ２４０に対してバーストリード操作またはバーストライト操作を実行するために使用される。Ｎの数は、設計の要求に基づいて決定されるため、本発明ではこれを限定しない。
【００２１】
メモリアレイ２４０は、コマンドデコーダ２２０とアドレスラッチデコード回路２３０に接続され、メモリアレイ２４０は、バーストアドレスＢＡＤＤを受信して、バーストアドレスＢＡＤＤ内のページ開始アドレスＡ０〜ＡＮに基づいて、順番にバーストリード操作またはバーストライト操作を実行する。１つの実施形態において、メモリアレイ２４０は、周知のセンスアンプ、Ｘデコーダ、Yデコーダ、およびメモリセルアレイであってもよく、本発明はこれに限定されない。
【００２２】
図１、図２、および図３を参照すると、コントローラ１２０は、さらに、外部コマンドＥＣＭＤをｐＳＲＡＭ１１０に提供するように構成される。外部コマンドＥＣＭＤは、コマンドアドレスＣＡを含み、コマンドアドレスＣＡは、アドレス空間ビットＡＳとページアクセスビットＰを含む。１つの実施形態において、コマンドアドレスＣＡは、さらに、リード／ライトビット（read or write bit）、バーストタイプビット（burst type bit）等を含んでもよく、本発明はこれに限定されない。
【００２３】
図３を参照すると、ステップＳ３１０において、メモリ装置１０は、バーストリード操作またはバーストライト操作を開始する。続いて、ステップＳ３２０において、メモリ装置１０は、コマンドアドレスＣＡ内のアドレス空間ビットＡＳの値に基づいて、バーストリード操作またはバーストライト操作がレジスタアクセスまたはメモリアレイアクセスであると判断する。アドレス空間ビットＡＳの値が１の時、ステップＳ３３０に進む。アドレス空間ビットＡＳの値が０の時、ステップＳ３４０に進む。ステップＳ３３０において、ｐＳＲＡＭ１１０は、レジスタアクセス（register access）を行い、レジスタアクセスは、メモリ装置１０内のレジスタ（図示せず）に対してアクセスを行う。ステップＳ３４０において、ｐＳＲＡＭ１１０は、コマンドアドレスＣＡ内のページアクセスビットＰに基づいて、メモリアレイアクセスがページアクセス（page access）であるかどうかを判断する。ページアクセスビットＰの値が１の時、ｐＳＲＡＭ１１０は、受信したページ開始アドレスＡ０に続いて、次のページ開始アドレスＡ１を受信して、再度ステップＳ３４０を１回実行する。この動作を繰り返して必要なページアドレスを取り込み、最後に取り込むページアドレスANを取り込む際にページアクセスビットＰの値を０に設定する。ページアクセスビットＰの値が０の時、ステップＳ３５０に進む。続いて、ステップＳ３５０において、ｐＳＲＡＭ１１０は、メモリアレイアクセス（memory array access）を行い、メモリアレイアクセスは、ｐＳＲＡＭ１１０内のメモリアレイ２４０に対してアクセスを行う。
【００２４】
言い換えると、メモリ装置１０がバーストリード操作またはバーストライト操作を開始した時、メモリ装置１０は、アドレス空間ビットＡＳの値およびページアクセスビットＰの間に基づいて、ｐＳＲＡＭ１１０内のメモリアレイ２４０においてバーストリード操作またはバーストライト操作を実行するかどうかを判断する。
【００２５】
コマンドアドレスＣＡ内のアドレス空間ビットＡＳの値に基づいて、バーストリード操作またはバーストライト操作が前記メモリアレイアクセス（つまり、図５のコマンドアドレスＣＡ内のＡＳ＝０）であると判断し、且つコマンドアドレスＣＡ内のページアクセスビットＰに基づいて、メモリアレイアクセスがページアクセス（つまり、図５のコマンドアドレスＣＡ内のＰ＝１）であると判断した時、ｐＳＲＡＭ１１０は、ページ開始アドレスＡ０〜ＡＮに基づいて、順番にバーストリード操作またはバーストライト操作を実行する。
【００２６】
コマンドアドレスＣＡ内のアドレス空間ビットＡＳの値に基づいて、バーストリード操作またはバーストライト操作がレジスタアクセスである、つまり、アドレス空間ビットＡＳ＝１であると判断した時、ｐＳＲＡＭ１１０は、レジスタアクセスを行う。コマンドアドレスＣＡ内のアドレス空間ビットＡＳの値に基づいて、バーストリード操作またはバーストライト操作がメモリアレイアクセスである、つまり、アドレス空間ビットＡＳ＝０であると判断した時、ｐＳＲＡＭ１１０は、コマンドアドレスＣＡ内のページアクセスビットＰに基づいて、メモリアレイアクセスがページアクセスであるかどうかを判断する。コマンドアドレスＣＡ内のページアクセスビットＰに基づいて、メモリアレイアクセスがページアクセスである、つまり、ページアクセスビットＰ＝１であると判断した時、ｐＳＲＡＭ１１０は、ページ開始アドレスＡ０〜ＡＮを順番に取り込む。ページ開始アドレスANを取り込む際にページアクセスビットＰ＝０とし、ｐＳＲＡＭ１１０は、メモリアレイアクセスを開始する。
【００２７】
図４を参照すると、アドレスラッチデコード回路２３０は、入力インジケータ４１０＿０〜４１０＿Ｎ、ラッチ４２０＿０〜４２０＿Ｎ、および出力インジケータ４３０＿０〜４３０＿Ｎを含む。
【００２８】
入力インジケータ４１０＿０〜４１０＿Ｎは、直列的に接続される。具体的に説明すると、入力インジケータ４１０＿１は、入力インジケータ４１０＿０に接続され、入力インジケータ４１０＿Ｎに接続されるまで、同様に接続される。入力インジケータ４１０＿０は、コマンドデコーダ２２０から外部リードライト信号ＥＲＷを受信する。
【００２９】
ラッチ４２０＿０〜４２０＿Ｎは、それぞれ入力インジケータ４１０＿０〜４１０＿Ｎに接続される。具体的に説明すると、ラッチ４２０＿０は、入力インジケータ４１０＿０に接続され、ラッチ４２０＿１は、入力インジケータ４１０＿１に接続され、ラッチ４２０＿Ｎが入力インジケータ４１０＿Ｎに接続されるまで、同様に接続される。ラッチ４２０＿０〜４２０＿Ｎは、出入力回路２１０から、ページ開始アドレスＡ０〜ＡＮを含む外部アドレスＥＡＤＤを受信する。
【００３０】
出力インジケータ４３０＿０〜４３０＿Ｎは、直列的に接続される。具体的に説明すると、出力インジケータ４３０＿１は、出力インジケータ４３０＿０に接続され、出力インジケータ４３０＿Ｎに接続されるまで、同様に接続される。出力インジケータ４３０＿０〜４３０＿Ｎは、それぞれラッチ４２０＿０〜４２０＿Ｎに接続され、出力インジケータ４３０＿０は、ラッチ４２０＿０に接続され、出力インジケータ４３０＿１は、ラッチ４２０＿１に接続され、出力インジケータ４３０＿Ｎがラッチ４２０＿Ｎに接続されるまで、同様に接続される。出力インジケータ４３０＿０〜４３０＿Ｎは、コマンドデコーダ２２０からバーストリードライト信号ＢＲＷを受信する。
【００３１】
１つの実施形態において、入力インジケータ４１０＿０〜４１０＿Ｎは、外部リードライト信号ＥＲＷに基づいて、ラッチ入力制御信号ＬＩＮ＿０〜ＬＩＮ＿Ｎを生成し、ラッチ入力制御信号ＬＩＮ＿０〜ＬＩＮ＿Ｎは、外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮを順番にラッチ４２０＿０〜４２０＿Ｎにラッチ（latch）するために使用される。出力インジケータ４３０＿０〜４３０＿Ｎは、バーストリードライト信号ＢＲＷに基づいて、ラッチ出力制御信号ＬＯＵＴ＿０〜ＬＯＵＴ＿Ｎを生成し、ラッチ出力制御信号ＬＯＵＴ＿０〜ＬＯＵＴ＿Ｎは、ラッチ４２０＿０〜４２０＿Ｎが、ラッチした外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮを順番にラッチアドレスＡＤＤＬ０、ラッチアドレスＡＤＤＬ１、…ラッチアドレスＡＤＤＬＮとして出力できるようにするとともに、バーストアドレスＢＡＤＤとして出力して、ページ開始アドレスＡ０〜ＡＮを順番にメモリアレイ２４０に出力できるようにするために使用される。
【００３２】
１つの実施形態において、ラッチ４２０＿０〜４２０＿Ｎは、ラッチ入力制御信号ＬＩＮ＿０〜ＬＩＮ＿Ｎおよびラッチ出力制御信号ＬＯＵＴ＿０〜ＬＯＵＴ＿Ｎに基づいて、外部アドレスＥＡＤＤをラッチしてバーストアドレスＢＡＤＤを出力するために使用され、バーストアドレスＢＡＤＤは、順番に、且つ連続して外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮをメモリアレイ２４０に提供して、バーストリード操作またはバーストライト操作を行うために使用される。
【００３３】
詳しく説明すると、図４および図５を同時に参照するとわかるように、チップ選択信号/ＣＳは、読み出したいチップを選択するために使用される。本実施形態において、チップ選択信号/ＣＳが低論理レベルになると、メモリ装置１０は、チップ選択信号/ＣＳが選択したチップに対して、バーストリード操作またはバーストライト操作を開始する。バーストリード操作またはバーストライト操作を開始した時、コマンドアドレスＣＡ内のアドレス空間ビットＡＳの値およびページアクセスビットＰの値に基づいて、ｐＳＲＡＭ１１０内のメモリアレイ２４０においてバーストリード操作またはバーストライト操作を実行するかどうかを判断する。アドレス空間ビットＡＳが０で、且つページアクセスビットＰが１の時、ｐＳＲＡＭ１１０は、外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮを取り込む。入力インジケータ４１０＿０〜４１０＿Ｎは、外部リードライト信号ＥＲＷに基づいて、ラッチ入力制御信号ＬＩＮ＿０〜ＬＩＮ＿Ｎを生成し、ラッチ入力制御信号ＬＩＮ＿０〜ＬＩＮ＿Ｎは、外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮを順番にラッチ４２０＿０〜４２０＿Ｎにラッチするために使用される。出力インジケータ４３０＿０〜４３０＿Ｎは、バーストリードライト信号ＢＲＷに基づいて、ラッチ出力制御信号ＬＯＵＴ＿０〜ＬＯＵＴ＿Ｎを生成し、ラッチ出力制御信号ＬＯＵＴ＿０〜ＬＯＵＴ＿Ｎは、ラッチ４２０＿０〜４２０＿Ｎが、ラッチした外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮを順番にラッチアドレスＡＤＤＬ０、ラッチアドレスＡＤＤＬ１、…ラッチアドレスＡＤＤＬＮとして出力できるようにするとともに、ラッチアドレスＡＤＤＬ０、ラッチアドレスＡＤＤＬ１、…ラッチアドレスＡＤＤＬＮをバーストアドレスＢＡＤＤとして出力して、ページ開始アドレスＡ０〜ＡＮを順番にメモリアレイ２４０に出力できるようにするために使用される。このバーストアドレスＢＡＤＤは、順番に、且つ連続して外部アドレスＥＡＤＤ内のページ開始アドレスＡ０〜ＡＮをメモリアレイ２４０に提供する。説明すべきこととして、図５の複数の灰色の箇所は、未確定状態（Don’t care）である。
【００３４】
図６を参照すると、ステップＳ６１０において、メモリ装置がバーストリード操作またはバーストライト操作を開始した時、コントローラは、複数のページ開始アドレスをｐＳＲＡＭに提供する。続いて、ステップＳ６２０において、ｐＳＲＡＭは、複数のページ開始アドレスを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行する。
【００３５】
以上のように、本発明の実施形態において、上述したメモリ装置およびバーストリード／ライト方法は、バーストリードまたはバーストライトを開始した時に、複数のページ開始アドレスをｐＳＲＡＭに提供するため、ｐＳＲＡＭは、バーストリードコマンドサイクルまたはバーストライトコマンドサイクルにおいて複数のページ開始アドレスにアクセスすることができ、バーストアクセス効率を上げることができる。それにより、データ伝送効率およびアクセススループットを向上させ、システム機能を改善することができる。
【００３６】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適度かつ妥当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【００３７】
１０  メモリ装置
１１０  ｐＳＲＡＭ
１２０  コントローラ
２１０  入出力回路
２２０  コマンドデコーダ
２３０  アドレスラッチデコード回路
２４０  メモリアレイ
４１０＿０、４１０＿１、４１０＿Ｎ  入力インジケータ
４２０＿０、４２０＿１、４２０＿Ｎ  ラッチ
４３０＿０、４３０＿１、４３０＿Ｎ  出力インジケータ
ＥＣＭＤ  外部コマンド
ＥＡＤＤ  外部アドレス
ＥＲＷ  外部リードライト信号
ＢＲＷ  バーストリードライト信号
ＢＡＤＤ  バーストアドレス
ＡＳ  アドレス空間ビット
Ｐ  ページアクセスビット
ＬＩＮ＿０、ＬＩＮ＿１、ＬＩＮ＿Ｎ  ラッチ入力制御信号
ＬＯＵＴ＿０、ＬＯＵＴ＿１、ＬＯＵＴ＿Ｎ  ラッチ出力制御信号
ＡＤＤＬ０、ＡＤＤＬ１、ＡＤＤＬＮ  ラッチされたアドレス
/ＣＳ  チップ選択信号
ＣＡ  コマンドアドレス
Ａ０、Ａ１、ＡＮ  ページ開始アドレス
Ｓ３１０、Ｓ３２０、Ｓ３３０、Ｓ３４０、Ｓ３５０、Ｓ６１０、Ｓ６２０  ステップ
【要約】
【課題】バーストリードおよびバーストライトを開始した時に、複数のページ開始アドレスを提供して、バーストアクセス効率を上げることのできるメモリ装置およびそのバーストリード／ライト方法を提供する。
【解決手段】メモリ装置は、ｐＳＲＡＭおよびコントローラを含む。コントローラは、外部コマンドをｐＳＲＡＭに提供するように構成される。メモリ装置がバーストリード操作またはバーストライト操作を開始した時、コントローラは、複数のページ開始アドレスをｐＳＲＡＭに提供し、且つｐＳＲＡＭは、複数のページ開始アドレスを受信した順序に基づいて、バーストリード操作またはバーストライト操作を実行する。
【選択図】図６【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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