(57)【特許請求の範囲】
【請求項１】
記憶ユニットであって、前記記憶ユニットはラッチを備え、前記ラッチは第１記憶ビットを提供し、前記記憶ユニットは更に第１ＭＯＳトランジスタを備え、
前記第１ＭＯＳトランジスタのゲートが前記第１記憶ビットに接続され、前記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、前記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、前記第１読み出し線が読み出しワード線であり、前記第２読み出し線が読み出しビット線であり、第２状態では、前記第２読み出し線が読み出しワード線であり、前記第１読み出し線が読み出しビット線であり、
前記ラッチは更に第２記憶ビットを提供し、前記記憶ユニットは更に第２ＭＯＳトランジスタを備え、前記第２ＭＯＳトランジスタのゲートが前記第２記憶ビットに接続され、前記第２ＭＯＳトランジスタのソースが前記第１読み出し線に接続され、前記第２ＭＯＳトランジスタのドレインが前記第２読み出し線に接続される、
記憶ユニット。
【請求項２】
前記第１ＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがＰＭＯＳトランジスタである、または、前記第１ＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがＮＭＯＳトランジスタである、請求項１に記載の記憶ユニット。
【請求項３】
前記第１状態および前記第２状態は２つの異なる読み出し状態である、請求項１または２に記載の記憶ユニット。
【請求項４】
前記記憶ユニットは、制御信号に従って、前記第１読み出し線および前記第２読み出し線を読み出しワード線および読み出しビット線のうちの一方として設定するように構成される、請求項１から３の何れか一項に記載の記憶ユニット。
【請求項５】
前記記憶ユニットは、
前記制御信号に従って、前記第１読み出し線を前記読み出しワード線として設定し、前記第２読み出し線を前記読み出しビット線として設定するか、または、
前記制御信号に従って、前記第１読み出し線を前記読み出しビット線として設定し、前記第２読み出し線を前記読み出しワード線として設定する
ように構成される、請求項４に記載の記憶ユニット。
【請求項６】
前記記憶ユニットは、
前記制御信号が第１シーケンスであるときに、前記第１読み出し線を前記読み出しワード線として設定し、前記第２読み出し線を前記読み出しビット線として設定すること、
前記制御信号が第２シーケンスであるときに、前記第１読み出し線を前記読み出しビット線として設定し、前記第２読み出し線を前記読み出しワード線として設定すること
を行うように構成される、請求項５に記載の記憶ユニット。
【請求項７】
前記第１シーケンスの長さが１ｂｉｔであり、前記第２シーケンスの長さが１ｂｉｔであり、前記第１シーケンスが０であり前記第２シーケンスが１であるか、または、前記第１シーケンスが１であり前記第２シーケンスが０である、請求項６に記載の記憶ユニット。
【請求項８】
スタティックランダムアクセスメモリであって、前記スタティックランダムアクセスメモリは複数の記憶ユニットを備え、前記複数の記憶ユニットの各々はラッチを有し、前記ラッチは第１記憶ビットを提供し、前記複数の記憶ユニットの各々は更に第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタのゲートが前記第１記憶ビットに接続され、前記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、前記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、前記第１読み出し線が読み出しワード線であり、前記第２読み出し線が読み出しビット線であり、第２状態では、前記第２読み出し線が読み出しワード線であり、前記第１読み出し線が読み出しビット線であり、
前記複数の記憶ユニットは、同数の行および列を有する長方形の記憶アレイを形成し、
前記記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線に接続され、
前記記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線に接続され、
前記ラッチは更に第２記憶ビットを提供し、前記複数の記憶ユニットの各々は更に第２ＭＯＳトランジスタを有し、前記第２ＭＯＳトランジスタのゲートが前記第２記憶ビットに接続され、前記第２ＭＯＳトランジスタのソースが前記第１読み出し線に接続され、前記第２ＭＯＳトランジスタのドレインが前記第２読み出し線に接続される、
スタティックランダムアクセスメモリ。
【請求項９】
前記複数の記憶ユニットの各々が制御信号に接続され、
前記制御信号が第１シーケンスである場合は、前記複数の記憶ユニットの各々が前記第１状態にあると見なされる、または、
前記制御信号が第２シーケンスである場合は、前記複数の記憶ユニットの各々が前記第２状態にあると見なされる、
請求項８に記載のスタティックランダムアクセスメモリ。
【請求項１０】
前記第１シーケンスの長さが１ｂｉｔであり、前記第２シーケンスの長さが１ｂｉｔであり、前記第１シーケンスが０であり前記第２シーケンスが１であるか、または、前記第１シーケンスが１であり前記第２シーケンスが０である、請求項９に記載のスタティックランダムアクセスメモリ。
【請求項１１】
前記スタティックランダムアクセスメモリは更に、
第１デコーダと、第２デコーダと、第１ワード線ドライバと、第２ワード線ドライバと、第１読み出し増幅器と、第２読み出し増幅器と、位相反転器と
を備え、
前記制御信号は前記第１デコーダのイネーブル端、前記第１ワード線ドライバのイネーブル端、および前記第１読み出し増幅器のイネーブル端に接続され、
前記第１デコーダの入力端がアドレス値を入力し、前記第１デコーダの第１出力端が行番号を出力し、前記第１デコーダの第２出力端が列番号を出力し、前記第１デコーダの前記第１出力端は前記第１読み出し増幅器の制御端に接続され、前記第１読み出し増幅器の入力端が前記第１読み出し線に接続され、前記第１デコーダの前記第２出力端は前記第１ワード線ドライバの制御端に接続され、前記第１ワード線ドライバの出力端が前記第２読み出し線に接続され、前記第１読み出し増幅器の前記制御端は、前記第１読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、前記第１ワード線ドライバの前記制御端は、前記第１ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、
前記制御信号は前記位相反転器の入力端に接続され、前記位相反転器の出力端が前記第２デコーダのイネーブル端、前記第２ワード線ドライバのイネーブル端、および前記第２読み出し増幅器のイネーブル端に接続され、
前記第２デコーダの入力端がアドレス値を入力し、前記第２デコーダの第１出力端が行番号を出力し、前記第２デコーダの第２出力端が列番号を出力し、前記第２デコーダの前記第１出力端は前記第２読み出し増幅器の制御端に接続され、前記第２読み出し増幅器の入力端が前記第２読み出し線に接続され、前記第２デコーダの前記第２出力端は前記第２ワード線ドライバの制御端に接続され、前記第２ワード線ドライバの出力端が前記第１読み出し線に接続され、前記第２読み出し増幅器の前記制御端は、前記第２読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、前記第２ワード線ドライバの前記制御端は、前記第２ワード線ドライバの少なくとも１つの出力端を制御して前記第１論理状態を出力するように構成される、
請求項９または１０に記載のスタティックランダムアクセスメモリ。
【請求項１２】
前記スタティックランダムアクセスメモリは更に、
デコーダと、ワード線ドライバと、読み出し増幅器と、前記記憶アレイの行数と同数の第１セレクタと、前記記憶アレイの列数と同数の第２セレクタと
を備え、
前記デコーダの入力端がアドレス値を入力し、前記デコーダの第１出力端が行番号を出力し、前記デコーダの第２出力端が列番号を出力し、前記デコーダの前記第１出力端は前記ワード線ドライバの制御端に接続され、前記ワード線ドライバの前記制御端は、前記ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、前記デコーダの前記第２出力端は前記読み出し増幅器の制御端に接続され、前記読み出し増幅器の前記制御端は、前記読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、
前記制御信号は前記第１セレクタの制御端および前記第２セレクタの制御端に接続され、
前記第１セレクタの第１ポートが前記第１読み出し線に接続され、前記第１セレクタの第２ポートが前記第２読み出し線に接続され、前記第１セレクタの第３ポートが前記ワード線ドライバの出力端に接続され、前記第１セレクタの制御端が、前記第１セレクタの前記第１ポートを制御して前記第１セレクタの前記第３ポートに接続するか、または、前記第１セレクタの前記第２ポートを制御して前記第１セレクタの前記第３ポートに接続するように構成され、
前記第２セレクタの第１ポートが前記第２読み出し線に接続され、前記第２セレクタの第２ポートが前記第１読み出し線に接続され、前記第２セレクタの第３ポートが前記読み出し増幅器の入力端に接続され、前記第２セレクタの前記制御端は、前記第２セレクタの前記第１ポートを制御して前記第２セレクタの前記第３ポートに接続するか、または、前記第２セレクタの前記第２ポートを制御して前記第２セレクタの前記第３ポートに接続するように構成される、
請求項９または１０に記載のスタティックランダムアクセスメモリ。
【請求項１３】
前記第１状態および前記第２状態は２つの異なる読み出し状態である、請求項８から１２の何れか一項に記載のスタティックランダムアクセスメモリ。
【請求項１４】
スタティックランダムアクセスメモリであって、前記スタティックランダムアクセスメモリは複数の記憶ユニットを備え、前記複数の記憶ユニットの各々はラッチを有し、前記ラッチは第１記憶ビットを提供し、前記複数の記憶ユニットの各々は更に第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタのゲートが前記第１記憶ビットに接続され、前記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、前記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、前記第１読み出し線が読み出しワード線であり、前記第２読み出し線が読み出しビット線であり、第２状態では、前記第２読み出し線が読み出しワード線であり、前記第１読み出し線が読み出しビット線であり、
前記複数の記憶ユニットは、同数の行および列を有する長方形の記憶アレイを形成し、
前記記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線に接続され、
前記記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線に接続され、
前記複数の記憶ユニットの各々が制御信号に接続され、
前記制御信号が第１シーケンスである場合は、前記複数の記憶ユニットの各々が前記第１状態にあると見なされる、または、
前記制御信号が第２シーケンスである場合は、前記複数の記憶ユニットの各々が前記第２状態にあると見なされ、
前記スタティックランダムアクセスメモリは更に、
第１デコーダと、第２デコーダと、第１ワード線ドライバと、第２ワード線ドライバと、第１読み出し増幅器と、第２読み出し増幅器と、位相反転器と
を備え、
前記制御信号は前記第１デコーダのイネーブル端、前記第１ワード線ドライバのイネーブル端、および前記第１読み出し増幅器のイネーブル端に接続され、
前記第１デコーダの入力端がアドレス値を入力し、前記第１デコーダの第１出力端が行番号を出力し、前記第１デコーダの第２出力端が列番号を出力し、前記第１デコーダの前記第１出力端は前記第１読み出し増幅器の制御端に接続され、前記第１読み出し増幅器の入力端が前記第１読み出し線に接続され、前記第１デコーダの前記第２出力端は前記第１ワード線ドライバの制御端に接続され、前記第１ワード線ドライバの出力端が前記第２読み出し線に接続され、前記第１読み出し増幅器の前記制御端は、前記第１読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、前記第１ワード線ドライバの前記制御端は、前記第１ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、
前記制御信号は前記位相反転器の入力端に接続され、前記位相反転器の出力端が前記第２デコーダのイネーブル端、前記第２ワード線ドライバのイネーブル端、および前記第２読み出し増幅器のイネーブル端に接続され、
前記第２デコーダの入力端がアドレス値を入力し、前記第２デコーダの第１出力端が行番号を出力し、前記第２デコーダの第２出力端が列番号を出力し、前記第２デコーダの前記第１出力端は前記第２読み出し増幅器の制御端に接続され、前記第２読み出し増幅器の入力端が前記第２読み出し線に接続され、前記第２デコーダの前記第２出力端は前記第２ワード線ドライバの制御端に接続され、前記第２ワード線ドライバの出力端が前記第１読み出し線に接続され、前記第２読み出し増幅器の前記制御端は、前記第２読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、前記第２ワード線ドライバの前記制御端は、前記第２ワード線ドライバの少なくとも１つの出力端を制御して前記第１論理状態を出力するように構成される、
スタティックランダムアクセスメモリ。
【請求項１５】
スタティックランダムアクセスメモリであって、前記スタティックランダムアクセスメモリは複数の記憶ユニットを備え、前記複数の記憶ユニットの各々はラッチを有し、前記ラッチは第１記憶ビットを提供し、前記複数の記憶ユニットの各々は更に第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタのゲートが前記第１記憶ビットに接続され、前記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、前記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、前記第１読み出し線が読み出しワード線であり、前記第２読み出し線が読み出しビット線であり、第２状態では、前記第２読み出し線が読み出しワード線であり、前記第１読み出し線が読み出しビット線であり、
前記複数の記憶ユニットは、同数の行および列を有する長方形の記憶アレイを形成し、
前記記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線に接続され、
前記記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線に接続され、
前記複数の記憶ユニットの各々が制御信号に接続され、
前記制御信号が第１シーケンスである場合は、前記複数の記憶ユニットの各々が前記第１状態にあると見なされる、または、
前記制御信号が第２シーケンスである場合は、前記複数の記憶ユニットの各々が前記第２状態にあると見なされ、
前記スタティックランダムアクセスメモリは更に、
デコーダと、ワード線ドライバと、読み出し増幅器と、前記記憶アレイの行数と同数の第１セレクタと、前記記憶アレイの列数と同数の第２セレクタと
を備え、
前記デコーダの入力端がアドレス値を入力し、前記デコーダの第１出力端が行番号を出力し、前記デコーダの第２出力端が列番号を出力し、前記デコーダの前記第１出力端は前記ワード線ドライバの制御端に接続され、前記ワード線ドライバの前記制御端は、前記ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、前記デコーダの前記第２出力端は前記読み出し増幅器の制御端に接続され、前記読み出し増幅器の前記制御端は、前記読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、
前記制御信号は前記第１セレクタの制御端および前記第２セレクタの制御端に接続され、
前記第１セレクタの第１ポートが前記第１読み出し線に接続され、前記第１セレクタの第２ポートが前記第２読み出し線に接続され、前記第１セレクタの第３ポートが前記ワード線ドライバの出力端に接続され、前記第１セレクタの制御端が、前記第１セレクタの前記第１ポートを制御して前記第１セレクタの前記第３ポートに接続するか、または、前記第１セレクタの前記第２ポートを制御して前記第１セレクタの前記第３ポートに接続するように構成され、
前記第２セレクタの第１ポートが前記第２読み出し線に接続され、前記第２セレクタの第２ポートが前記第１読み出し線に接続され、前記第２セレクタの第３ポートが前記読み出し増幅器の入力端に接続され、前記第２セレクタの前記制御端は、前記第２セレクタの前記第１ポートを制御して前記第２セレクタの前記第３ポートに接続するか、または、前記第２セレクタの前記第２ポートを制御して前記第２セレクタの前記第３ポートに接続するように構成される、
スタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１７年９月４日に中国国家知識財産権局に出願された「ＳＴＯＲＡＧＥ  ＵＮＩＴ  ＡＮＤ  ＳＴＡＴＩＣ  ＲＡＮＤＯＭ  ＡＣＣＥＳＳ  ＭＥＭＯＲＹ」と題する中国特許出願第２０１７１０７８５４１０．５号に基づく優先権を主張するものであり、この中国特許出願がそのまま参照により本明細書に組み込まれる。
【０００２】
本発明は、記憶装置の分野、特に、記憶ユニットおよびスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＳＲＡＭ）に関する。
【背景技術】
【０００３】
図１は、従来のＳＲＡＭの記憶ユニットの概略構造図である。この記憶ユニットは一般的な６トランジスタユニットであり、６つの金属酸化膜半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＭＯＳ）電界効果トランジスタを含む。ＭＯＳ電界効果トランジスタは略してＭＯＳトランジスタと呼ばれる。図１を参照すると、この記憶ユニットは、２つの反転ゲートと２つのＭＯＳトランジスタとを含む。２つの反転ゲートは４つのＭＯＳトランジスタを含む。この図における２つの反転ゲートは、データを記憶するように構成されるラッチを形成する。この図における２つのＭＯＳトランジスタは、ゲーティングアクセス用に構成される。２つの反転ゲートを環状に接続することにより形成されるラッチは、０および１という２つの安定状態を有する。ＡおよびＢは、逆の状態にある２つの記憶ビットである。例えば、記憶ビットＡが論理値の０である場合は、記憶ビットＢが論理値の１である、または、記憶ビットＡが論理値の１である場合は、記憶ビットＢが論理値の０である。ワード線（ｗｏｒｄ＿ｌｉｎｅ、ＷＬ）を使用して記憶ユニットへのゲーティングアクセスを制御し、ビット線（ｂｉｔ＿ｌｉｎｅ、ＢＬ）を使用して記憶ユニットでの読み出し／書き込みを実行する。読み出しはＷＬをプルアップし、ＢＬからビットを読み出すことであるが、書き込みはＷＬをプルアップし、ＢＬをプルアップまたはプルダウンすることである。ＢＬの駆動能力が記憶ユニットの駆動能力より高いことから、元の状態が強制的に上書きされる。図１では、ｂｉｔおよびｎｂｉｔの両方がビット線を表している。ビット線ｂｉｔは、記憶ビットＡのデータを読み出すために使用され、ビット線ｎｂｉｔは、記憶ビットＢのデータを読み出すために使用される。２つのビット線を使用することにより記憶ユニットから読み出されたデータは、逆の状態を有する。
【０００４】
図２は、従来のＳＲＡＭの記憶アレイの概略図である。記憶アレイは、図１に示す３×３記憶ユニットを含む。データが従来のＳＲＡＭから読み出される場合は通常、特定アドレスのデータのみを読み出すことができる。行列対角線に対して当該アドレスと対称になっているアドレスのデータを取得する必要がある場合は、ＳＲＡＭの周辺デジタル回路のコードにアルゴリズムを書き込んで処理することによりデータを処理する必要がある。この方式では、速度が低くなり、電力消費および作業負荷が比較的高くなる。
【発明の概要】
【０００５】
本発明の複数の実施形態が、記憶ユニットおよびスタティックランダムアクセスメモリを提供する。その結果、読み出しワード線と読み出しビット線とが入れ替え可能になり、行列対角線に対して当該アドレスと対称になっているアドレスのデータが取得され得る。このようにして、速度が遅くなり、電力消費および作業負荷の両方が相対的に高くなる。
【０００６】
第１態様によれば、記憶ユニットが提供される。記憶ユニットはラッチを含み、ラッチは第１記憶ビットを提供する。記憶ユニットは更に第１ＭＯＳトランジスタを含む。第１ＭＯＳトランジスタのゲートが第１記憶ビットに接続され、第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、第１ＭＯＳトランジスタのドレインが第２読み出し線に接続される。第１状態では、第１読み出し線が読み出しワード線であり、第２読み出し線が読み出しビット線である。第２状態では、第２読み出し線が読み出しワード線であり、第１読み出し線が読み出しビット線である。
【０００７】
本発明のこの実施形態では、記憶ビットを提供できるラッチの従来の構造に基づいてＭＯＳトランジスタが追加される。ＭＯＳトランジスタのゲートが記憶ビットに接続され、ＭＯＳトランジスタのソースおよびドレインが、第１読み出し線および第２読み出し線にそれぞれ接続される。ＭＯＳトランジスタの特徴に基づいて、第１読み出し線および第２読み出し線のうちのどちらか一方が読み出しビット線として使用されてよく、他方が読み出しワード線として使用されることで、読み出しワード線と読み出しビット線とは入れ替え可能である。アルゴリズムをコードに書き込む代わりに、最下層のハードウェア記憶ユニットを変更して、行列対角線に対して特定アドレスと対称になっているアドレスのデータを迅速に取得する。この形態のＳＲＡＭはハードウェアアクセラレータと同等である。アルゴリズムをデジタル回路のコードに書き込むことに比べて、記憶ユニットを変更すると、システム速度を大幅に上げ、電力消費および作業負荷を大幅に減らすことができる。通常、転置読み出しを完了するには１つまたは２つの周期（クロック周期）が必要とされるが、アルゴリズムがデジタル回路のコードに書き込まれる場合は数千周期が必要とされることがある。
【０００８】
ある考えられる実装では、第１ＭＯＳトランジスタがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタである。
【０００９】
ある考えられる実装では、ラッチが更に第２記憶ビットを提供する。記憶ユニットは更に第２ＭＯＳトランジスタを含む。第２ＭＯＳトランジスタのゲートが第２記憶ビットに接続され、第２ＭＯＳトランジスタのソースが第１読み出し線に接続され、第２ＭＯＳトランジスタのドレインが第２読み出し線に接続される。この実装によれば、一対のＭＯＳトランジスタを使用することにより、逆の状態にある２つの記憶ビットのデータが別々に読み出される。これによって、データ読み出し精度を上げることができる。
【００１０】
ある考えられる実装では、第１ＭＯＳトランジスタがＮＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＰＭＯＳトランジスタである、または、第１ＭＯＳトランジスタがＰＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＮＭＯＳトランジスタである。
【００１１】
第２態様によれば、スタティックランダムアクセスメモリが提供される。スタティックランダムアクセスメモリは複数の記憶ユニットを含む。記憶ユニットはラッチを含み、ラッチは第１記憶ビットを提供する。記憶ユニットは更に第１ＭＯＳトランジスタを含む。第１ＭＯＳトランジスタのゲートが第１記憶ビットに接続され、第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、第１ＭＯＳトランジスタのドレインが第２読み出し線に接続される。第１状態では、第１読み出し線が読み出しワード線であり、第２読み出し線が読み出しビット線である。第２状態では、第２読み出し線が読み出しワード線であり、第１読み出し線が読み出しビット線である。複数の記憶ユニットは同数の行および列を有する長方形の記憶アレイを形成し、当該記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線に接続され、当該記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線に接続される。
【００１２】
本発明のこの実施形態では、記憶ビットを提供できるラッチの従来の構造に基づいて、ＭＯＳトランジスタがスタティックランダムアクセスメモリの記憶ユニットに追加される。ＭＯＳトランジスタのゲートが記憶ビットに接続され、ＭＯＳトランジスタのソースおよびドレインが、第１読み出し線および第２読み出し線にそれぞれ接続される。ＭＯＳトランジスタの特徴に基づいて、第１読み出し線および第２読み出し線のうちのどちらか一方が読み出しビット線として使用されてよく、他方が読み出しワード線として使用されることで、読み出しワード線と読み出しビット線とは入れ替え可能である。アルゴリズムをコードに書き込む代わりに、最下層のハードウェア記憶ユニットを変更して、行列対角線に対して特定アドレスと対称になっているアドレスのデータを迅速に取得する。この形態のＳＲＡＭはハードウェアアクセラレータと同等である。アルゴリズムをデジタル回路のコードに書き込むことに比べて、記憶ユニットを変更すると、システム速度を大幅に上げ、電力消費および作業負荷を大幅に減らすことができる。通常、転置読み出しを完了するには１つまたは２つの周期（クロック周期）が必要とされるが、アルゴリズムがデジタル回路のコードに書き込まれる場合は数千周期が必要とされることがある。
【００１３】
ある考えられる実装では、第１ＭＯＳトランジスタがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタである。
【００１４】
ある考えられる実装では、ラッチが更に第２記憶ビットを提供する。記憶ユニットは更に第２ＭＯＳトランジスタを含む。第２ＭＯＳトランジスタのゲートが第２記憶ビットに接続され、第２ＭＯＳトランジスタのソースが第１読み出し線に接続され、第２ＭＯＳトランジスタのドレインが第２読み出し線に接続される。この実装によれば、一対のＭＯＳトランジスタを使用することにより、逆の状態にある２つの記憶ビットのデータが別々に読み出される。これによって、データ読み出し精度を上げることができる。
【００１５】
ある考えられる実装では、第１ＭＯＳトランジスタがＮＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＰＭＯＳトランジスタである、または、第１ＭＯＳトランジスタがＰＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＮＭＯＳトランジスタである。
【００１６】
ある考えられる実装では、各記憶ユニットが制御信号に接続される。制御信号が第１シーケンスである場合は、記憶ユニットが第１状態にあると見なされる、または、制御信号が第２シーケンスである場合は、記憶ユニットが第２状態にあると見なされる。この実装によれば、制御信号は、記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００１７】
ある考えられる実装では、第１シーケンスの長さが１ｂｉｔであり、第２シーケンスの長さが１ｂｉｔであり、第１シーケンスが０であり第２シーケンスが１であるか、または、第１シーケンスが１であり第２シーケンスが０である。この実装によれば、１ｂｉｔ制御信号は、記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００１８】
ある考えられる実装では、スタティックランダムアクセスメモリが更に、第１デコーダと、第２デコーダと、第１ワード線ドライバと、第２ワード線ドライバと、第１読み出し増幅器と、第２読み出し増幅器と、位相反転器とを含み、制御信号が、第１デコーダのイネーブル端、第１ワード線ドライバのイネーブル端、および第１読み出し増幅器のイネーブル端に接続され、第１デコーダの入力端がアドレス値を入力し、第１デコーダの第１出力端が行番号を出力し、第１デコーダの第２出力端が列番号を出力し、第１デコーダの第１出力端が第１読み出し増幅器の制御端に接続され、第１読み出し増幅器の入力端が第１読み出し線に接続され、第１デコーダの第２出力端が第１ワード線ドライバの制御端に接続され、第１ワード線ドライバの出力端が第２読み出し線に接続され、第１読み出し増幅器の制御端が、第１読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、第１ワード線ドライバの制御端が、第１ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、制御信号が位相反転器の入力端に接続され、位相反転器の出力端が、第２デコーダのイネーブル端、第２ワード線ドライバのイネーブル端、および第２読み出し増幅器のイネーブル端に接続され、第２デコーダの入力端がアドレス値を入力し、第２デコーダの第１出力端が行番号を出力し、第２デコーダの第２出力端が列番号を出力し、第２デコーダの第１出力端が第２読み出し増幅器の制御端に接続され、第２読み出し増幅器の入力端が第２読み出し線に接続され、第２デコーダの第２出力端が第２ワード線ドライバの制御端に接続され、第２ワード線ドライバの出力端が第１読み出し線に接続され、第２読み出し増幅器の制御端が、第２読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、第２ワード線ドライバの制御端が、第２ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成される。この実装によれば、２グループのデコーダ、ワード線ドライバ、および読み出し増幅器が設定される。２グループのデコーダ、ワード線ドライバ、および読み出し増幅器は、異なる経路を有する。制御信号を使用して２グループのデコーダ、ワード線ドライバ、および読み出し増幅器のうちの１つを作動するよう制御することで、読み出しワード線と読み出しビット線とは入れ替えられる。
【００１９】
ある考えられる実装では、スタティックランダムアクセスメモリが更に、デコーダと、ワード線ドライバと、読み出し増幅器と、記憶アレイの行数と同数の第１セレクタと、記憶アレイの列数と同数の第２セレクタとを含み、デコーダの入力端がアドレス値を入力し、デコーダの第１出力端が行番号を出力し、デコーダの第２出力端が列番号を出力し、デコーダの第１出力端がワード線ドライバの制御端に接続され、ワード線ドライバの制御端が、ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、デコーダの第２出力端が読み出し増幅器の制御端に接続され、読み出し増幅器の制御端が、読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、制御信号が第１セレクタの制御端および第２セレクタの制御端に接続され、第１セレクタの第１ポートが第１読み出し線に接続され、第１セレクタの第２ポートが第２読み出し線に接続され、第１セレクタの第３ポートがワード線ドライバの出力端に接続され、第１セレクタの制御端が、第１セレクタの第１ポートを制御して第１セレクタの第３ポートに接続するか、または、第１セレクタの第２ポートを制御して第１セレクタの第３ポートに接続するように構成され、第２セレクタの第１ポートが第２読み出し線に接続され、第２セレクタの第２ポートが第１読み出し線に接続され、第２セレクタの第３ポートが読み出し増幅器の入力端に接続され、第２セレクタの制御端が、第２セレクタの第１ポートを制御して第２セレクタの第３ポートに接続するか、または、第２セレクタの第２ポートを制御して第２セレクタの第３ポートに接続するように構成される。この実装によれば、回路接続モードを切り替えるようにセレクタを制御することで、読み出しワード線と読み出しビット線とが入れ替えられる。
【００２０】
第３態様によれば、チップが提供される。チップは第２態様に係るスタティックランダムアクセスメモリを含む。
【００２１】
ある考えられる実装では、チップが、畳み込みニューラルネットワークで畳み込みカーネルを分解するように構成される。
【図面の簡単な説明】
【００２２】
【図１】従来のＳＲＡＭの記憶ユニットの概略構造図である。
【００２３】
【図２】従来のＳＲＡＭの記憶アレイの概略図である。
【００２４】
【図３】本発明のある実施形態に係るＳＲＡＭの記憶ユニットの概略構造図である。
【００２５】
【図４】本発明のある実施形態に係る別のＳＲＡＭの記憶ユニットの概略構造図である。
【００２６】
【図５】本発明のある実施形態に係る更に別のＳＲＡＭの記憶ユニットの概略構造図である。
【００２７】
【図６】本願のある実施形態に係る従来の読み出しでの記憶ユニットによる読み出しの概略図である。
【００２８】
【図７】本願のある実施形態に係る従来の読み出しでの記憶アレイによる読み出しの概略図である。
【００２９】
【図８】本発明のある実施形態に係る転置読み出しでの記憶ユニットによる読み出しの概略図である。
【００３０】
【図９】本発明のある実施形態に係る転置読み出しでの記憶アレイによる読み出しの概略図である。
【００３１】
【図１０】本願のある実施形態に係る制御回路の概略図である。
【００３２】
【図１１】本発明のある実施形態に係る別の制御回路の概略図である。
【００３３】
【図１２】画像行列および畳み込みカーネル行列の概略図である。
【００３４】
【図１３】５×５画像行列と３×３畳み込みカーネル行列との間の畳み込み計算の概略図である。
【発明を実施するための形態】
【００３５】
本発明の実施形態は記憶ユニットを提供する。記憶ユニットはラッチを含み、ラッチは第１記憶ビットを提供する。記憶ユニットは更に第１ＭＯＳトランジスタを含む。第１ＭＯＳトランジスタのゲートが第１記憶ビットに接続され、第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、第１ＭＯＳトランジスタのドレインが第２読み出し線に接続される。第１状態では、第１読み出し線が読み出しワード線であり、第２読み出し線が読み出しビット線である、または、第２状態では、第２読み出し線が読み出しワード線であり、第１読み出し線が読み出しビット線である。
【００３６】
ラッチは、以下に限定されるわけではないが、２つの反転ゲートを環状に接続することにより形成されるラッチであってよい。一般的な記憶ユニットに含まれるラッチに基づいて、当該ラッチに対応する元のビット線および元のワード線は、もはやデータの読み出しに使用されていない。
【００３７】
第１ＭＯＳトランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタであり得ることが理解できる。
【００３８】
ある例では、ラッチが更に第２記憶ビットを提供する。記憶ユニットは更に第２ＭＯＳトランジスタを含む。第２ＭＯＳトランジスタのゲートが第２記憶ビットに接続され、第２ＭＯＳトランジスタのソースが第１読み出し線に接続され、第２ＭＯＳトランジスタのドレインが第２読み出し線に接続される。この実装によれば、一対のＭＯＳトランジスタを使用することにより、逆の状態にある２つの記憶ビットのデータが別々に読み出される。これによって、データ読み出し精度を上げることができる。
【００３９】
ある例では、第１ＭＯＳトランジスタがＮＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＰＭＯＳトランジスタである、または、第１ＭＯＳトランジスタがＰＭＯＳトランジスタであり、第２ＭＯＳトランジスタがＮＭＯＳトランジスタである。
【００４０】
本発明のこの実施形態では、記憶ビットを提供できるラッチの従来の構造に基づいてＭＯＳトランジスタが追加される。ＭＯＳトランジスタのゲートが記憶ビットに接続され、ＭＯＳトランジスタのソースおよびドレインが、第１読み出し線および第２読み出し線にそれぞれ接続される。ＭＯＳトランジスタの特徴に基づいて、第１読み出し線および第２読み出し線のうちのどちらか一方が読み出しビット線として使用されてよく、他方が読み出しワード線として使用されることで、読み出しワード線と読み出しビット線とは入れ替え可能である。アルゴリズムをコードに書き込む代わりに、最下層のハードウェア記憶ユニットを変更して、行列対角線に対して特定アドレスと対称になっているアドレスのデータを迅速に取得する。この形態のＳＲＡＭはハードウェアアクセラレータと同等である。アルゴリズムをデジタル回路のコードに書き込むことに比べて、記憶ユニットを変更すると、システム速度を大幅に上げ、電力消費および作業負荷を大幅に減らすことができる。通常、転置読み出しを完了するには１つまたは２つの周期（クロック周期）が必要とされるが、アルゴリズムがデジタル回路のコードに書き込まれる場合は数千周期が必要とされることがある。
【００４１】
図３は、本発明のある実施形態に係るＳＲＡＭの記憶ユニットの概略構造図である。従来技術の４つのＭＯＳトランジスタの構造に基づいて２つの反転ゲートが設計される場合は、本発明のこの実施形態における記憶ユニットが７トランジスタユニットとして見なされてよい。この図に示す円形のＭＯＳトランジスタが従来の６トランジスタユニットに追加されることで、ＳＲＡＭは、従来の読み出しモードおよび転置読み出しモードという２つのモードを有する。
【００４２】
以下では、図３に示す記憶ユニットの構造について具体的に説明する。記憶ユニットは、第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタと、第３ＭＯＳトランジスタと、第４ＭＯＳトランジスタと、第５ＭＯＳトランジスタ３１と、第６ＭＯＳトランジスタ３２（第５ＭＯＳトランジスタおよび第６ＭＯＳトランジスタは、書き込みＭＯＳトランジスタとも呼ばれる）と、第７ＭＯＳトランジスタ３３とを含む。
【００４３】
第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタ、および第４ＭＯＳトランジスタは、図３に示されていない。第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタは第１反転ゲート３４を形成し、第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタは第２反転ゲート３５を形成する。第１反転ゲート３４および第２反転ゲート３５はヘッドツーテール方式で接続されてラッチを形成する。第１反転ゲート３４の出力端が第１記憶ビットＱであり、第２反転ゲート３５の出力端が第２記憶ビット
【数１】
0006919950.tif 000002
である。
【００４４】
第５ＭＯＳトランジスタ３１のソースおよびドレインのうちの一方が、第２記憶ビット
【数２】
0006919950.tif 000003
に接続され、第６ＭＯＳトランジスタ３２のソースおよびドレインのうちの一方が、第１記憶ビットＱに接続される。第５ＭＯＳトランジスタ３１のゲートおよび第６ＭＯＳトランジスタ３２のゲートが書き込みワード線（ｗｒｉｔｅ  ｗｏｒｄ  ｌｉｎｅ、ＷＷＬ）に接続され、第５ＭＯＳトランジスタ３１のソースおよびドレインのうちの他方が、第１書き込みビット線（ｗｒｉｔｅ  ｂｉｔ  ｌｉｎｅ、ＷＢＬ）に接続され、第６ＭＯＳトランジスタ３２のソースおよびドレインのうちの他方が、第２書き込みビット線（ｗｒｉｔｅ  ｂｉｔ  ｌｉｎｅ  ｎｅｇａｔｅ、ＷＢＬＮ）に接続される。第２書き込みビット線の論理状態が第１書き込みビット線の論理状態とは逆であることから、本発明のこの実施形態では、第１書き込みビット線をＷＢＬで表し、第２書き込みビット線をＷＢＬＮで表す。データが記憶ユニットに書き込まれると、書き込みワード線を使用することにより第５ＭＯＳトランジスタ３１および第６ＭＯＳトランジスタ３２を導通させる。例えば、書き込みワード線ＷＷＬが論理値の１である場合は、第１書き込みビット線ＷＢＬの論理状態がデータの論理状態であり、データが第２記憶ビット
【数３】
0006919950.tif 000004
に書き込まれる、または、第２書き込みビット線ＷＢＬＮの論理状態がデータの論理状態であり、データが第１記憶ビットＱに書き込まれる。
【００４５】
第１状態および第２状態は２つの異なる読み出し状態を区別するために使用されるに過ぎず、本発明のこの実施形態では第１状態および第２状態が限定されないことが理解できる。例えば、第１状態では、第１読み出し線が読み出しワード線であり、第２読み出し線が読み出しビット線である、または、第２状態では、第２読み出し線が読み出しワード線であり、第１読み出し線が読み出しビット線である。代替的に、第１状態では、第２読み出し線が読み出しワード線であり、第１読み出し線が読み出しビット線である、または、第２状態では、第１読み出し線が読み出しワード線であり、第２読み出し線が読み出しビット線である。
【００４６】
第７ＭＯＳトランジスタ３３のゲートが第１記憶ビットＱおよび第２記憶ビット
【数４】
0006919950.tif 000005
のうちの一方に接続され、第７ＭＯＳトランジスタ３３のソースおよびドレインのうちの一方が第１読み出し線Ｌ１に接続され、第７ＭＯＳトランジスタ３３のソースおよびドレインのうちの他方が第２読み出し線Ｌ２に接続される。記憶ユニットが第１読み出し状態である場合は、第１読み出し線Ｌ１が読み出しビット線（ＲＢＬ＿Ｈ（Ｈは第１読み出し状態を識別するために使用され、第１読み出し状態は略して第１状態と呼ばれ得る））であり、第２読み出し線Ｌ２が読み出しワード線（ＲＷＬ＿Ｈ）である。記憶ユニットが第２読み出し状態である場合は、第１読み出し線Ｌ１が読み出しワード線（ＲＷＬ＿Ｖ（Ｖは第２読み出し状態を識別するために使用され、第２読み出し状態は略して第２状態と呼ばれ得る））であり、第２読み出し線Ｌ２が読み出しビット線（ＲＢＬ＿Ｖ）である。データが記憶ユニットから読み出されると、読み出しワード線（ＲＷＬ＿ＨまたはＲＷＬ＿Ｖ）は論理値の１に設定され、第１記憶ビットＱおよび第２記憶ビット
【数５】
0006919950.tif 000006
のうちの一方に記憶されるデータが読み出しビット線（ＲＢＬ＿ＨまたはＲＢＬ＿Ｖ）から読み出される。
【００４７】
第１読み出し状態は従来の読み出しと呼ばれることがあり、第２読み出し状態は転置読み出しと呼ばれることがある。ＷＢＬおよびＷＢＬＮは正の書き込みビット線および負の書き込みビット線であり、記憶されたデータを書き込むために使用される。ＷＷＬは書き込みワード線であり、記憶されたデータが書き込まれるときのゲーティングアクセスに使用される。ＲＢＬ＿Ｈは、従来の読み出しで使用される読み出しビット線であり、記憶されたデータを読み出すために使用される。ＲＷＬ＿Ｈは、従来の読み出しで使用される読み出しワード線であり、記憶されたデータが読み出されるときのゲーティングアクセスに使用される。ＲＷＬ＿Ｖは、転置読み出しで使用される読み出しワード線であり、記憶されたデータが読み出されるときのゲーティングアクセスに使用される。ＲＢＬ＿Ｖは、転置読み出しで使用される読み出しビット線であり、記憶されたデータを読み出すために使用される。従来の読み出しで使用される読み出しビット線は、転置読み出しで使用される読み出しワード線であり、従来の読み出しで使用される読み出しワード線は、転置読み出しで使用される読み出しビット線である。Ｑおよび
【数６】
0006919950.tif 000007
は記憶ビットである。周辺回路については１ビット（ｂｉｔ）の制御信号、例えば、Ｔ＿ＥＮが設定されてよく、Ｔ＿ＥＮを使用することにより、読み出しモードが従来の読み出しであるか転置読み出しであるかが制御される。
【００４８】
図３では、第７ＭＯＳトランジスタ３３がＮＭＯＳトランジスタである。
【００４９】
本発明の別の実施形態では、図４の記憶ユニットに示す通り、図３の第７ＭＯＳトランジスタ３３がＰＭＯＳトランジスタと置き換えられてよい。
【００５０】
本発明の更に別の実施形態では、図５の記憶ユニットに示す通り、図３または図４に示す記憶ユニットに基づいてＭＯＳトランジスタが更に追加されてよい。記憶ユニットは更に第８ＭＯＳトランジスタ３６を含む。第８ＭＯＳトランジスタ３６のゲートが第１記憶ビットＱおよび第２記憶ビット
【数７】
0006919950.tif 000008
のうちの他方に接続される（例えば、第７ＭＯＳトランジスタ３３が第１記憶ビットＱに接続されると、第８ＭＯＳトランジスタ３６は第２記憶ビット
【数８】
0006919950.tif 000009
に接続される）。第８ＭＯＳトランジスタ３６のソースおよびドレインのうちの一方が第１読み出し線Ｌ１に接続され、第８ＭＯＳトランジスタ３６のソースおよびドレインのうちの他方が第２読み出し線Ｌ２に接続される（例えば、第８ＭＯＳトランジスタ３６のソースは第１読み出し線Ｌ１に接続され、第８ＭＯＳトランジスタ３６のドレインは第２読み出し線Ｌ２に接続される）。図５を参照すると、第７ＭＯＳトランジスタ３３はＰＭＯＳトランジスタであり、第８ＭＯＳトランジスタ３６はＮＭＯＳトランジスタである。代替的に、第７ＭＯＳトランジスタ３３はＮＭＯＳトランジスタであってよく、第８ＭＯＳトランジスタ３６はＰＭＯＳトランジスタであってよいことが理解できる。この実装によれば、逆の状態にある２つの記憶ビットのデータを別々に読み出すために、一対のＭＯＳトランジスタが使用される。これによって、データ読み出し精度を上げることができる。
【００５１】
ある考えられる実装では、記憶ユニットは制御信号に接続される。制御信号が第１シーケンスである場合は、記憶ユニットが第１読み出し状態であり、具体的には、Ｌ１が読み出しビット線であり、Ｌ２が読み出しワード線であり、制御信号を使用してＬ２のレベルをプルアップするよう周辺回路を制御することで、Ｌ１からデータを読み出す、または、制御信号が第２シーケンスである場合は、記憶ユニットが第２読み出し状態であり、具体的には、Ｌ１が読み出しワード線であり、Ｌ２が読み出しビット線であり、制御信号を使用してＬ１のレベルをプルアップするよう周辺回路を制御することで、Ｌ２からデータを読み出す。この実装によれば、制御信号は、記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００５２】
ある考えられる実装では、第１シーケンスの長さが１ｂｉｔであり、第２シーケンスの長さが１ｂｉｔであり、第１シーケンスが０であり第２シーケンスが１であるか、または、第１シーケンスが１であり第２シーケンスが０である。この実装によれば、１ｂｉｔ制御信号は、記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００５３】
本発明のある実施形態は更にスタティックランダムアクセスメモリを提供する。スタティックランダムアクセスメモリは、上記の複数の記憶ユニット（例えば、図３、図４、または図５に示す記憶ユニット）を含む。複数の記憶ユニットは、同数の行および列を有する長方形の記憶アレイを形成する。記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線を有し、記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線を有する。以下の説明では、図３に示す記憶ユニットのみを説明のための例として使用する。他の記憶ユニットにより形成されるスタティックランダムアクセスメモリも同様であるため、詳細については説明しない。
【００５４】
本発明のこの実施形態では、従来の記憶ユニットの構造に基づいて、スタティックランダムアクセスメモリの記憶ユニットにＭＯＳトランジスタが追加され、新たに追加されたＭＯＳトランジスタは第７ＭＯＳトランジスタである。第７ＭＯＳトランジスタのゲートが記憶ビットに接続されることから、ＭＯＳトランジスタのソースおよびドレインが第１読み出し線および第２読み出し線にそれぞれ接続される。ＭＯＳトランジスタの特徴に基づいて、第１読み出し線および第２読み出し線のうちのどちらか一方が読み出しビット線として使用されてよく、他方が読み出しワード線として使用されることで、読み出しワード線と読み出しビット線とは入れ替え可能である。アルゴリズムをコードに書き込む代わりに、最下層のハードウェア記憶ユニットを変更して、行列対角線に対して特定アドレスと対称になっているアドレスのデータを迅速に取得する。この形態のＳＲＡＭはハードウェアアクセラレータと同等である。アルゴリズムをデジタル回路のコードに書き込むことに比べて、記憶ユニットを変更すると、システム速度を大幅に上げ、電力消費および作業負荷を大幅に減らすことができる。通常、転置読み出しを完了するには１つまたは２つの周期（クロック周期）が必要とされるが、アルゴリズムがデジタル回路のコードに書き込まれる場合は数千周期が必要とされることがある。
【００５５】
ある例では、各記憶ユニットが制御信号に接続される。制御信号が第１シーケンスである場合は、記憶ユニットが第１読み出し状態である、または、制御信号が第２シーケンスである場合は、記憶ユニットが第２読み出し状態である。この実装によれば、制御信号は、スタティックランダムアクセスメモリの記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００５６】
ある例では、第１シーケンスの長さが１ｂｉｔであり、第２シーケンスの長さが１ｂｉｔであり、第１シーケンスが０であり第２シーケンスが１であるか、または、第１シーケンスが１であり第２シーケンスが０である。この実装によれば、１ｂｉｔ制御信号は、スタティックランダムアクセスメモリの記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。本発明のこの実施形態では、制御信号が１ｂｉｔである例のみを説明に使用する。
【００５７】
図６は、従来の読み出しでの記憶ユニットによる読み出しの概略図である。データが読み出されるとき、制御信号Ｔ＿ＥＮ＝０である場合は、制御信号が制御回路を駆動して、Ｌ２のレベルをプルアップし、Ｌ１から当該データを読み出す。この場合は、ＳＲＡＭ読み出しモードが従来の読み出しであり、垂直線が読み出しビット線ＲＢＬ＿Ｈであり、水平線が読み出しワード線ＲＷＬ＿Ｈである。読み出しワード線ＲＷＬ＿Ｈは１のままである。ノードＱに記憶される値が０であり、かつ、追加されたＭＯＳトランジスタがオフにされる場合は、読み出しビット線ＲＢＬ＿Ｈから読み出されるデータが０である。ノードＱに記憶される値が１であり、かつ、追加されたＭＯＳトランジスタがオンにされる場合は、読み出しビット線ＲＢＬ＿Ｈから読み出されるデータが１である。図７は、従来の読み出しでの記憶アレイによる読み出しの概略図である。ワード線番号が０であり、かつ、ビット線番号が２である、記憶ユニットに記憶されたデータを読み出す必要があると仮定して、（ＲＢＬ＿Ｈ２、ＲＷＬ＿Ｈ０）内のデータが読み出される、すなわち、１行目の右端の記憶ユニット内のデータが読み出される。
【００５８】
図８は、転置読み出しでの記憶ユニットによる読み出しの概略図である。データが読み出されるとき、制御信号Ｔ＿ＥＮ＝１である場合は、制御信号が制御回路を駆動して、Ｌ１のレベルをプルアップし、Ｌ２から当該データを読み出す。この場合は、ＳＲＡＭ読み出しモードが転置読み出しであり、水平線が読み出しビット線ＲＢＬ＿Ｖになり、垂直線が読み出しワード線ＲＷＬ＿Ｖになる。本発明のこの実施形態では、記憶アレイの外側の論理回路から送信されるワード線およびビット線の値は変更されないが、ワード線およびビット線が変更され、具体的には、ワード線とビット線とが入れ替えられる。図９は、転置読み出しでの記憶アレイによる読み出しの概略図である。図９に示す通り、ワード線番号が０であり、かつ、ビット線番号が２である、記憶ユニットに記憶されたデータを引き続き読み出す必要があると仮定して、この場合は（ＲＢＬ＿Ｖ２、ＲＷＬ＿Ｖ０）内のデータが読み出される、すなわち、１列目の一番上の記憶ユニットに記憶されたデータが読み出され、行列対角線に対して図７における従来の読み出しでの記憶ユニットと対称になっている記憶ユニット内のデータが読み出される。このように、記憶アレイの対角線に対して、ある記憶アドレスと対称になっている記憶アドレスのデータを１つの周期（すなわち、１つのクロック周期）でのみ読み出すことによって、システム速度を大幅に上げ、電力消費および作業負荷を大幅に減らすことができる。
【００５９】
ある考えられる実装では、各記憶ユニットが制御信号に接続される。制御信号が第１シーケンスである場合は、記憶ユニットが第１読み出し状態である、または、制御信号が第２シーケンスである場合は、記憶ユニットが第２読み出し状態である。この実装によれば、制御信号は、スタティックランダムアクセスメモリの記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００６０】
ある考えられる実装では、第１シーケンスの長さが１ｂｉｔであり、第２シーケンスの長さが１ｂｉｔであり、第１シーケンスが０であり第２シーケンスが１であるか、または、第１シーケンスが１であり第２シーケンスが０である。この実装によれば、１ｂｉｔ制御信号は、スタティックランダムアクセスメモリの記憶ユニットの読み出し状態の切り替えを制御するために使用される。これは簡単かつ迅速である。
【００６１】
本発明のこの実施形態では、制御信号は、スタティックランダムアクセスメモリを第１読み出し状態と第２読み出し状態との間で切り替えるよう、記憶アレイの外側の制御回路を制御するために使用され得る。
【００６２】
図１０は、本願のある実施形態に係る制御回路の概略図である。記憶アレイに加えて、スタティックランダムアクセスメモリは、第１デコーダ１００１、第２デコーダ１００２、第１ワード線ドライバ１００３、第２ワード線ドライバ１００４、第１読み出し増幅器１００５、第２読み出し増幅器１００６、および位相反転器１００７といった構造の制御回路を含む。制御信号Ｔ＿ＥＮは、第１デコーダ１００１のイネーブル端（ａ１）、第１ワード線ドライバ１００３のイネーブル端（ａ１）、および第１読み出し増幅器１００５のイネーブル端（ａ１）に接続される。第１デコーダ１００１の入力端（ａ２）がアドレス値を入力し、第１デコーダ１００１の第１出力端（ａ３）が行番号を出力し、第１デコーダ１００１の第２出力端（ａ４）が列番号を出力する。第１デコーダ１００１の第１出力端（ａ３）は第１読み出し増幅器１００５の制御端（ａ３）に接続され、第１読み出し増幅器１００５の入力端（ａ１０、ａ１１、およびａ１２）が第１読み出し線（すなわち、垂直線Ｌ１０、Ｌ１１、およびＬ１２）に接続される。第１デコーダ１００１の第２出力端（ａ４）は第１ワード線ドライバ１００３の制御端（ａ４）に接続され、第１ワード線ドライバ１００３の出力端（ａ２０、ａ２１、およびａ２２）が第２読み出し線（すなわち、水平線、Ｌ２０、Ｌ２１、およびＬ２２）に接続される。第１読み出し増幅器１００５の制御端（ａ３）は、第１読み出し増幅器１００５を制御して少なくとも１つの入力端（ａ１０、ａ１１、およびａ１２）のデータに対する増幅処理を実行するように構成され、第１ワード線ドライバ１００３の制御端（ａ４）は、第１ワード線ドライバ１００３の少なくとも１つの出力端（ａ２０、ａ２１、およびａ２２）を制御して論理値の１を出力するように構成される。制御信号は位相反転器１００７の入力端に接続され、位相反転器１００７の出力端が第２デコーダ１００２のイネーブル端（ｂ１）、第２ワード線ドライバ１００４のイネーブル端（ｂ１）、および第２読み出し増幅器１００６のイネーブル端（ｂ１）に接続される。第２デコーダ１００２の入力端（ｂ２）がアドレス値を入力し、第２デコーダ１００２の第１出力端（ｂ３）が行番号を出力し、第２デコーダ１００２の第２出力端（ｂ４）が列番号を出力する。第２デコーダ１００２の第１出力端（ｂ３）は第２読み出し増幅器１００６の制御端（ｂ３）に接続され、第２読み出し増幅器１００６の入力端（ｂ２０、ｂ２１、およびｂ２２）が第２読み出し線（すなわち、水平線Ｌ２０、Ｌ２１、およびＬ２２）に接続される。第２デコーダ１００２の第２出力端（ｂ４）は第２ワード線ドライバ１００４の制御端（ｂ４）に接続され、第２ワード線ドライバ１００４の出力端（ｂ１０、ｂ１１、およびｂ１２）が第１読み出し線（すなわち、垂直線Ｌ１０、Ｌ１１、およびＬ１２）に接続される。第２読み出し増幅器１００６の制御端（ｂ３）は、第２読み出し増幅器１００６を制御して少なくとも１つの入力端（ｂ２０、ｂ２１、およびｂ２２）のデータに対する増幅処理を実行するように構成され、第２ワード線ドライバ１００４の制御端（ｂ４）は、第２ワード線ドライバ１００４の少なくとも１つの出力端（ｂ１０、ｂ１１、およびｂ１２）を制御して論理値の１を出力するように構成される。この実装によれば、２グループのデコーダ、ワード線ドライバ、および読み出し増幅器が設定される。２グループのデコーダ、ワード線ドライバ、および読み出し増幅器は、異なる経路を有する。制御信号を使用して２グループのデコーダ、ワード線ドライバ、および読み出し増幅器のうちの１つを作動するよう制御することで、読み出しワード線と読み出しビット線とは入れ替えられる。
【００６３】
図１１は、本発明のある実施形態に係る別の制御回路の概略図である。記憶アレイに加えて、スタティックランダムアクセスメモリは、デコーダ１１０１、ワード線ドライバ１１０２、読み出し増幅器１１０３、記憶アレイの行数と同数の第１セレクタ１１０４、および記憶アレイの列数と同数の第２セレクタ１１０５といった構造の制御回路を含む。デコーダ１１０１の入力端（ｃ１）がアドレス値を入力し、デコーダ１１０１の第１出力端（ｃ２）が行番号を出力し、デコーダ１１０１の第２出力端（ｃ３）が列番号を出力する。デコーダ１１０１の第１出力端（ｃ２）はワード線ドライバ１１０２の制御端（ｃ２）に接続され、ワード線ドライバ１１０２の制御端（ｃ２）は、ワード線ドライバ１１０２の少なくとも１つの出力端（ｃ１０、ｃ１１、およびｃ１２）を制御して論理値の１を出力するように構成され、デコーダ１１０１の第２出力端（ｃ３）は読み出し増幅器１１０３の制御端（ｃ３）に接続され、読み出し増幅器１１０３の制御端（ｃ３）は、読み出し増幅器１１０３を制御して少なくとも１つの入力端（ｃ２０、ｃ２１、およびｃ２２）のデータに対する増幅処理を実行するように構成される。制御信号Ｔ＿ＥＮは、第１セレクタ１１０４の制御端（ｋ０）および第２セレクタ１１０５の制御端（ｋ０）に接続される。第１セレクタ１１０４の第１ポート（ｋ１）が第１読み出し線（すなわち、垂直線Ｌ１０、Ｌ１１、およびＬ１２）に接続され（例えば、上から下まで３つの第１セレクタ１１０４の第１ポート（ｋ１）が、Ｌ１０、Ｌ１１、およびＬ１２にそれぞれ接続され）、第１セレクタ１１０４の第２ポート（ｋ２）が第２読み出し線（すなわち、水平線Ｌ２０、Ｌ２１、およびＬ２２）に接続され（例えば、上から下まで３つの第１セレクタ１１０４の第２ポート（ｋ２）が、Ｌ２０、Ｌ２１、およびＬ２２にそれぞれ接続され）、第１セレクタ１１０４の第３ポート（ｋ３）がワード線ドライバ１１０２の出力端（ｃ１０、ｃ１１、およびｃ１２）に接続される（例えば、上から下まで３つの第１セレクタ１１０４の第３ポート（ｋ３）が、ｃ１０、ｃ１１、およびｃ１２にそれぞれ接続される）。第１セレクタ１１０４の制御端（ｋ０）は、第１セレクタ１１０４の第１ポート（ｋ１）を制御して第１セレクタ１１０４の第３ポート（ｋ３）に接続するか、または、第１セレクタ１１０４の第２ポート（ｋ２）を制御して第１セレクタ１１０４の第３ポート（ｋ３）に接続するように構成される。第２セレクタ１１０５の第１ポート（ｋ１）が第２読み出し線（すなわち、水平線Ｌ２０、Ｌ２１、およびＬ２２）に接続され、第２セレクタ１１０５の第２ポート（ｋ２）が第１読み出し線（すなわち、垂直線Ｌ１０、Ｌ１１、およびＬ１２）に接続され、第２セレクタ１１０５の第３ポート（ｋ３）が読み出し増幅器１１０３の入力端（ｃ２０、ｃ２１、およびｃ２２）に接続される（例えば、左から右まで３つの第２セレクタ１１０５の第１ポート（ｋ３）が、ｃ２０、ｃ２１、およびｃ２２にそれぞれ接続される）。第２セレクタ１１０５の制御端（ｋ０）は、第２セレクタ１１０５の第１ポート（ｋ１）を制御して第２セレクタ１１０５の第３ポート（ｋ３）に接続するか、または、第２セレクタ１１０５の第２ポート（ｋ２）を制御して第２セレクタ１１０５の第３ポート（ｋ３）に接続するように構成される。この実装によれば、制御信号Ｔ＿ＥＮを使用して回路接続モードを切り替えるようセレクタを制御することで、読み出しワード線と読み出しビット線とが入れ替えられる。
【００６４】
本発明の実施形態では、スタティックランダムアクセスメモリは、特定の機能を有するチップに配設されてもよいし、上述のチップから独立していてもよい。チップは、大量の高速行列計算が実行されるチップであってよい。例えば、人工知能の分野では、畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ、ＣＮＮ）チップ上でカスタマイズされたＳＲＡＭを使用して、畳み込みカーネルを迅速に分解することができる。本発明の実施形態におけるＳＲＡＭは、幾つかの暗号化チップ上のＳＲＡＭとして使用されてもよい。
【００６５】
以下では、ＣＮＮチップ上でカスタマイズされたＳＲＡＭの幾つかの効果について説明する。
【００６６】
チップの知能によって、標準的な単一命令・複数データ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ｄａｔａ、ＳＩＭＤ）ストリームに基づいて、ＣＮＮの特殊な多重化機構によりバス上のデータ通信を更に減らすことができる。超大型ニューラルネットワークにとって多重化の概念は非常に重要である。これらのモデルの中高レベルの畳み込みカーネルについては、畳み込みカーネルのパラメータ量が３×３×５１２に達することがある。これらの超大型畳み込みカーネルを効果的なハードウェアへと適切に分解することが研究に値する課題となる。
【００６７】
本発明のこの実施形態で述べる転置読み出しでＳＲＡＭを使用することにより、具体的には、データ読み出し中にビット線とワード線とが入れ替えられ得る場合は、畳み込みネットワークでの更なるデータ処理を割愛することができ、ＣＮＮの処理電力消費を減らすことができ、大きな畳み込み構造に対して基盤となるハードウェアの概念を提供することができる。
【００６８】
畳み込みネットワークという名前は「畳み込み」演算に由来している。畳み込みの基本的な目的は、入力画像から特徴を抽出することにある。畳み込みとは、小さな正方行列内のデータを使用することにより画像特徴を把握することで画素間の空間的関係が保持され得ることを意味する。上記の通り、各画像が画素値の行列である。５×５画像を考慮すると、当該画像の画素値は０および１である。図１２では、左側の行列が画像行列であり、当該画像行列は階調画像の特殊なケース（従来の階調画像の画素値は０から２５５である）であり、右側の行列が畳み込みカーネル行列であり、当該畳み込みカーネル行列は３×３行列である。図１３は、５×５画像行列と３×３畳み込みカーネル行列との間の畳み込み計算の概略図である。左側の画像行列における各３×３部分行列に３×３畳み込みカーネル行列を乗算し、次に、全ての位置における乗算結果を加算することにより取得された値を新たな行列、すなわち、図１３における右側の行列に置く。行列は、元の画像行列および元の畳み込みカーネル行列に対する畳み込み演算が実行された後に生成される新たな画像行列である。
【００６９】
図１２または図１３の３×３行列は、「フィルタ」、「畳み込みカーネル」、または「特徴検出器」とも呼ばれる。元の画像上でフィルタをスライドさせ、行列同士を乗算することにより取得される行列は、「畳み込み特徴」、「励起マッピング」、または「特徴マッピング」と呼ばれる。フィルタは元の入力画像の特徴検出器である。画像が行列として見なされ、当該画像および複数の異なる畳み込みカーネル行列に対する畳み込み演算が実行された後に新たな画像が取得される。複数の異なる畳み込みカーネル行列に対する畳み込み演算を実行すると、複数の異なる効果が生まれる。畳み込みカーネルは分解される。例えば、対角線に対して対称になっている二次元畳み込みカーネルが、２つの一次元畳み込みカーネルに分解される。画像行列（Ａで表す）および二次元畳み込みカーネル行列（Ｃで表す）に対して実行される畳み込み計算は、およそ、当該画像行列および２つの一次元畳み込みカーネル行列（Ｓ１およびＳ２で表す）に対して実行される畳み込み計算であってよい。すなわち、
【数９】
0006919950.tif 000010
は畳み込み演算のシンボル）である。
【００７０】
Ｓ１およびＳ２を二次元畳み込みカーネル行列Ｃの代わりに用いることは、畳み込みカーネルの分解と呼ばれる。Ｓ１およびＳ２は、二次元行列Ｃの対角線に対して対称になっている一次元行列である。
【００７１】
従来のＳＲＡＭが使用され、かつ、畳み込みカーネルを分解する必要がある場合は、行列対角線に対して特定アドレスと対称になっているアドレスのデータを直接取得することができず、ＳＲＡＭ周辺デジタル回路のコードにアルゴリズムを書き込むことによりデータを処理する必要がある。本発明の実施形態におけるＳＲＡＭが畳み込みニューラルネットワークチップに適用されることで、畳み込みカーネルを迅速に分解することができ、畳み込みカーネルを頻繁に分解するという電力消費を大幅に減らすことができ、演算の速度を大幅に上げることができる。
【００７２】
上述の具体的な実施形態では、本発明の目的、技術的解決策、および利点について更に詳細に説明した。上述の説明は本発明の具体的な実装に過ぎず、本発明の保護範囲を限定することを意図するものではないことを理解されたい。本発明の技術的解決策に基づいて行われる修正、同等の置き換え、または改良は何れも、本発明の保護範囲に含まれるものとする。
（項目１）
記憶ユニットであって、上記記憶ユニットはラッチを備え、上記ラッチは第１記憶ビットを提供し、上記記憶ユニットは更に第１ＭＯＳトランジスタを備え、
上記第１ＭＯＳトランジスタのゲートが上記第１記憶ビットに接続され、上記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、上記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、上記第１読み出し線が読み出しワード線であり、上記第２読み出し線が読み出しビット線であり、第２状態では、上記第２読み出し線が読み出しワード線であり、上記第１読み出し線が読み出しビット線である、
記憶ユニット。
（項目２）
上記第１ＭＯＳトランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタである、項目１に記載の記憶ユニット。
（項目３）
上記ラッチは更に第２記憶ビットを提供し、上記記憶ユニットは更に第２ＭＯＳトランジスタを備え、上記第２ＭＯＳトランジスタのゲートが上記第２記憶ビットに接続され、上記第２ＭＯＳトランジスタのソースが上記第１読み出し線に接続され、上記第２ＭＯＳトランジスタのドレインが上記第２読み出し線に接続される、項目２に記載の記憶ユニット。
（項目４）
上記第１ＭＯＳトランジスタがＮＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタがＰＭＯＳトランジスタである、または、上記第１ＭＯＳトランジスタがＰＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタがＮＭＯＳトランジスタである、項目３に記載の記憶ユニット。
（項目５）
スタティックランダムアクセスメモリであって、上記スタティックランダムアクセスメモリは複数の記憶ユニットを備え、上記記憶ユニットはラッチを有し、上記ラッチは第１記憶ビットを提供し、上記記憶ユニットは更に第１ＭＯＳトランジスタを有し、
上記第１ＭＯＳトランジスタのゲートが上記第１記憶ビットに接続され、上記第１ＭＯＳトランジスタのソースが第１読み出し線に接続され、上記第１ＭＯＳトランジスタのドレインが第２読み出し線に接続され、第１状態では、上記第１読み出し線が読み出しワード線であり、上記第２読み出し線が読み出しビット線であり、第２状態では、上記第２読み出し線が読み出しワード線であり、上記第１読み出し線が読み出しビット線であり、
上記複数の記憶ユニットは、同数の行および列を有する長方形の記憶アレイを形成し、
上記記憶アレイにおける同じ行の記憶ユニットが同じ第１読み出し線に接続され、
上記記憶アレイにおける同じ列の記憶ユニットが同じ第２読み出し線に接続される、
スタティックランダムアクセスメモリ。
（項目６）
上記第１ＭＯＳトランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタである、項目５に記載のスタティックランダムアクセスメモリ。
（項目７）
上記ラッチは更に第２記憶ビットを提供し、上記記憶ユニットは更に第２ＭＯＳトランジスタを有し、上記第２ＭＯＳトランジスタのゲートが上記第２記憶ビットに接続され、上記第２ＭＯＳトランジスタのソースが上記第１読み出し線に接続され、上記第２ＭＯＳトランジスタのドレインが上記第２読み出し線に接続される、項目６に記載のスタティックランダムアクセスメモリ。
（項目８）
上記第１ＭＯＳトランジスタが上記ＮＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタが上記ＰＭＯＳトランジスタである、または、上記第１ＭＯＳトランジスタが上記ＰＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタが上記ＮＭＯＳトランジスタである、項目７に記載のスタティックランダムアクセスメモリ。
（項目９）
上記記憶ユニットの各々が制御信号に接続され、
上記制御信号が第１シーケンスである場合は、上記記憶ユニットが上記第１状態にあると見なされる、または、
上記制御信号が第２シーケンスである場合は、上記記憶ユニットが上記第２状態にあると見なされる、
項目５から８の何れか一項に記載のスタティックランダムアクセスメモリ。
（項目１０）
上記第１シーケンスの長さが１ｂｉｔであり、上記第２シーケンスの長さが１ｂｉｔであり、上記第１シーケンスが０であり上記第２シーケンスが１であるか、または、上記第１シーケンスが１であり上記第２シーケンスが０である、項目９に記載のスタティックランダムアクセスメモリ。
（項目１１）
上記スタティックランダムアクセスメモリは更に、
第１デコーダと、第２デコーダと、第１ワード線ドライバと、第２ワード線ドライバと、第１読み出し増幅器と、第２読み出し増幅器と、位相反転器と
を備え、
上記制御信号は上記第１デコーダのイネーブル端、上記第１ワード線ドライバのイネーブル端、および上記第１読み出し増幅器のイネーブル端に接続され、
上記第１デコーダの入力端がアドレス値を入力し、上記第１デコーダの第１出力端が行番号を出力し、上記第１デコーダの第２出力端が列番号を出力し、上記第１デコーダの上記第１出力端は上記第１読み出し増幅器の制御端に接続され、上記第１読み出し増幅器の入力端が上記第１読み出し線に接続され、上記第１デコーダの上記第２出力端は上記第１ワード線ドライバの制御端に接続され、上記第１ワード線ドライバの出力端が上記第２読み出し線に接続され、上記第１読み出し増幅器の上記制御端は、上記第１読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、上記第１ワード線ドライバの上記制御端は、上記第１ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、
上記制御信号は上記位相反転器の入力端に接続され、上記位相反転器の出力端が上記第２デコーダのイネーブル端、上記第２ワード線ドライバのイネーブル端、および上記第２読み出し増幅器のイネーブル端に接続され、
上記第２デコーダの入力端がアドレス値を入力し、上記第２デコーダの第１出力端が行番号を出力し、上記第２デコーダの第２出力端が列番号を出力し、上記第２デコーダの上記第１出力端は上記第２読み出し増幅器の制御端に接続され、上記第２読み出し増幅器の入力端が上記第２読み出し線に接続され、上記第２デコーダの上記第２出力端は上記第２ワード線ドライバの制御端に接続され、上記第２ワード線ドライバの出力端が上記第１読み出し線に接続され、上記第２読み出し増幅器の上記制御端は、上記第２読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、上記第２ワード線ドライバの上記制御端は、上記第２ワード線ドライバの少なくとも１つの出力端を制御して上記第１論理状態を出力するように構成される、
項目９または１０に記載のスタティックランダムアクセスメモリ。
（項目１２）
上記スタティックランダムアクセスメモリは更に、
デコーダと、ワード線ドライバと、読み出し増幅器と、上記記憶アレイの行数と同数の第１セレクタと、上記記憶アレイの列数と同数の第２セレクタと
を備え、
上記デコーダの入力端がアドレス値を入力し、上記デコーダの第１出力端が行番号を出力し、上記デコーダの第２出力端が列番号を出力し、上記デコーダの上記第１出力端は上記ワード線ドライバの制御端に接続され、上記ワード線ドライバの上記制御端は、上記ワード線ドライバの少なくとも１つの出力端を制御して第１論理状態を出力するように構成され、上記デコーダの上記第２出力端は上記読み出し増幅器の制御端に接続され、上記読み出し増幅器の上記制御端は、上記読み出し増幅器を制御して少なくとも１つの入力端のデータに対する増幅処理を実行するように構成され、
上記制御信号は上記第１セレクタの制御端および上記第２セレクタの制御端に接続され、
上記第１セレクタの第１ポートが上記第１読み出し線に接続され、上記第１セレクタの第２ポートが上記第２読み出し線に接続され、上記第１セレクタの第３ポートが上記ワード線ドライバの出力端に接続され、上記第１セレクタの制御端が、上記第１セレクタの上記第１ポートを制御して上記第１セレクタの上記第３ポートに接続するか、または、上記第１セレクタの上記第２ポートを制御して上記第１セレクタの上記第３ポートに接続するように構成され、
上記第２セレクタの第１ポートが上記第２読み出し線に接続され、上記第２セレクタの第２ポートが上記第１読み出し線に接続され、上記第２セレクタの第３ポートが上記読み出し増幅器の入力端に接続され、上記第２セレクタの上記制御端は、上記第２セレクタの上記第１ポートを制御して上記第２セレクタの上記第３ポートに接続するか、または、上記第２セレクタの上記第２ポートを制御して上記第２セレクタの上記第３ポートに接続するように構成される、
項目９または１０に記載のスタティックランダムアクセスメモリ。
（項目１３）
ラッチと、書き込みＭＯＳトランジスタと、書き込みワード線と、書き込みビット線と、第１読み出し線と、第２読み出し線とを備える記憶ユニットであって、上記ラッチは第１記憶ビットおよび第２記憶ビットを提供し、上記書き込みビット線は、上記書き込みＭＯＳトランジスタを使用することにより上記第１記憶ビットおよび上記第２記憶ビットに接続され、上記書き込みワード線は上記書き込みＭＯＳトランジスタのゲートに接続されて、上記書き込みＭＯＳトランジスタのオンおよびオフを制御し、上記記憶ユニットは更に第１ＭＯＳトランジスタを備え、上記第１ＭＯＳトランジスタのゲートが上記第１記憶ビットに接続され、上記第１ＭＯＳトランジスタのソースが上記第１読み出し線に接続され、上記第１ＭＯＳトランジスタのドレインが上記第２読み出し線に接続される、
記憶ユニット。
【図１】
0006919950.tif 000011
【図２】
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【図３】
0006919950.tif 000013
【図４】
0006919950.tif 000014
【図５】
0006919950.tif 000015
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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