(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、
前記第１端子に接続された入力線と、
前記第２端子に接続され、前記第２端子と基準電位との間にあるコンデンサと、
前記第３端子に接続された第１スイッチング素子と、
前記第１スイッチング素子を介して、前記第３端子に接続された配線と、
前記配線の第１端に接続された第２スイッチング素子と、
前記配線の第２端に接続された第３スイッチング素子と、を備える、演算回路。
【請求項２】
前記抵抗変化素子は、前記第２端子と前記第３端子との間に流れるパルス電流に応じて、前記第１端子と前記第３端子との間の抵抗値が変化する、請求項１に記載の演算回路。
【請求項３】
前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する制御部を有し、
前記制御部は、
前記入力線から入力信号が入力されている間、前記第１スイッチング素子をオフにし、
前記コンデンサに電荷が蓄積された後に前記第１スイッチング素子をオンにする、請求項１又は２に記載の演算回路。
【請求項４】
前記第１スイッチング素子をオンにすることで前記第３端子から出力される信号は、前記抵抗変化素子の抵抗値と前記入力信号とによって決定される、請求項３に記載の演算回路。
【請求項５】
前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する制御部を有し、
前記制御部は、
前記第１スイッチング素子と前記第２スイッチング素子とをオンにし、
前記コンデンサに電荷が蓄積された後に、前記第２スイッチング素子をオフ、前記第３スイッチング素子をオンにする、請求項１〜４のいずれか一項に記載の演算回路。
【請求項６】
前記第１スイッチング素子と前記第２スイッチング素子との間に抵抗体を備える、請求項１〜５のいずれか一項に記載の演算回路。
【請求項７】
前記入力線と前記第１端子との間に、第４スイッチング素子をさらに備える、請求項１〜６のいずれか一項に記載の演算回路。
【請求項８】
前記コンデンサが有する２つの極板のうちの一方は、前記抵抗変化素子の外周部の一部である、請求項１〜７のうちいずれか一項に記載の演算回路。
【請求項９】
前記配線に、前記入力線、前記抵抗変化素子、前記コンデンサ、前記第１スイッチング素子を含むユニットが複数接続されている、請求項１〜８のいずれか一項に記載の演算回路。
【請求項１０】
前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する制御部を有し、
前記制御部は、複数の前記ユニットのうちの少なくとも一部の前記ユニットの前記第１スイッチング素子を、互いに同期させて制御する、請求項９に記載の演算回路。
【請求項１１】
前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する制御部を有し、
前記制御部は、複数の前記ユニットのうちの少なくとも一部の前記ユニットの前記第１スイッチング素子を、互いに同期させずに制御する、請求項９に記載の演算回路。
【請求項１２】
前記抵抗変化素子は、磁壁移動型素子であり、
前記磁壁移動型素子は、
前記第２端子と前記第３端子を繋ぐ磁気記録層と、
前記磁気記録層に積層された非磁性層と、
前記磁気記録層と前記非磁性層を挟む強磁性層と、を備える、請求項１〜１１のいずれか一項に記載の演算回路。
【請求項１３】
請求項１〜１２のいずれか一項に記載の演算回路と、
前記演算回路の前記入力線に接続された入力回路と、
前記演算回路の前記第２スイッチング素子に接続された充電回路と、
前記演算回路の前記第３スイッチング素子に接続された出力回路と、を備える、ニューロモーフィックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算回路及びニューロモーフィックデバイスに関する。
【背景技術】
【０００２】
ニューラルネットワークの演算を行うニューロモーフィックデバイスの電力性能の改善を目的として、神経系モデルについての研究、開発が行われている。そのような神経系モデルとしては、スパイキングニューラルネットワーク（ＳＮＮ；Spiking Neural Network）等を挙げることができる。【０００３】
スパイキングニューラルネットワークを実現する方法として、２端子型の抵抗変化素子を用いて実現する方法が知られている（特許文献１参照）。ここで、当該抵抗変化素子は、抵抗を変化させることが可能な２端子型の素子であり、例えば、ＰＣＭ（Phase Change Memory）等である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１８−５０８９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、従来、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現する方法は、知られていなかった。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子に接続された入力線と、前記第２端子に接続され、前記第２端子と基準電位との間にあるコンデンサと、前記第３端子に接続された第１スイッチング素子と、前記第１スイッチング素子を介して、前記第３端子に接続された配線と、前記配線の第１端に接続された第２スイッチング素子と、前記配線の第２端に接続された第３スイッチング素子と、を備える、演算回路である。
【発明の効果】
【０００７】
本発明によれば、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現することができる演算回路及びニューロモーフィックデバイスを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る演算回路の最小単位の一例を示す図である。
【図２】第１実施形態にかかるニューロモーフィックデバイスの一例を示す図である。
【図３】演算回路において第３端子から出力される信号の波形の一例を示す図である。
【図４】演算回路において第３端子から出力される信号の波形の他の例を示す図である。
【図５】演算回路において第３端子から出力される信号の波形の更に他の例を示す図である。
【図６】演算回路の一つの配線に接続された複数のユニットにおける電圧の時間的な変化の一例を示すタイミングチャートである。
【図７】演算回路の一つの配線に接続された複数のユニットにおける電圧の時間的な変化の一例を示すタイミングチャートである。
【図８】第１実施形態にかかる抵抗変化素子の一例を示す図である。
【図９】基板上に構成された演算回路１の一例を示す図である。
【発明を実施するための形態】
【０００９】
＜第１実施形態＞
以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
【００１０】
＜演算回路＞
図１は、第１実施形態に係る演算回路の最小単位の一例を示す図である。
【００１１】
演算回路１は、スパイキングニューラルネットワークのスパイク信号を出力する。演算回路１は、例えば、抵抗変化素子１１と入力線ｗ１と配線ｗ２と第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４とコンデンサＣとを備える。
【００１２】
抵抗変化素子１１は、抵抗を変化させることが可能な素子である。また、抵抗変化素子１１は、第１端子ＴＭ１と第２端子ＴＭ２と第３端子ＴＭ３との３つの端子を有する。すなわち、抵抗変化素子１１は、３端子型の素子である。抵抗変化素子１１は、例えば、磁壁移動素子である。磁壁移動素子は、磁壁移動型の磁気抵抗効果素子であり、詳細を後述する。抵抗変化素子は、磁壁移動素子に限られず、その他の３端子型の抵抗変化素子でもよい。
【００１３】
入力線ｗ１は、入力信号が伝わる伝送路である。配線ｗ２は、充電信号及び出力信号が伝わる伝送路である。伝送路は、半導体集積回路上に形成された金属配線でも、基板上にプリントされた導体でも、線状に形成された銅線でもよい。入力線ｗ１は、抵抗変化素子１１の第１端子ＴＭ１に接続される。入力線ｗ１は、第１端子ＴＭ１に接続される。配線ｗ２は、第１スイッチング素子Ｓ１を介して第３端子ＴＭ３に接続される。
【００１４】
第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４は、電流の流れを制御するスイッチング素子である。スイッチング素子がオン状態になると、スイッチング素子は通電状態となり、電気的に接続される。スイッチング素子がオフ状態になると、スイッチング素子は切断状態となり、電気的に切断される。スイッチング素子は、例えば、電界効果型トランジスタ、バイポーラトランジスタ、オボニック閾値スイッチ等である。以下、スイッチング素子が電界効果型トランジスタの例を基に説明する。
【００１５】
第１スイッチング素子Ｓ１は、第３端子ＴＭ３と配線ｗ２との間に接続されている。例えば、第１スイッチング素子Ｓ１のソースは第３端子ＴＭ３に接続され、第１スイッチング素子Ｓ１のドレインは配線ｗ２に接続され、第１スイッチング素子Ｓ１のゲートは後述する制御部２０に接続される。
【００１６】
第２スイッチング素子Ｓ２は、配線ｗ２の第１端に接続されている。例えば、第２スイッチング素子Ｓ２のソースは後述する充電回路１３に接続され、第２スイッチング素子Ｓ２のドレインは配線ｗ２に接続され、第２スイッチング素子Ｓ２のゲートは後述する制御部２０に接続される。
【００１７】
第３スイッチング素子Ｓ３は、配線ｗ２の第２端に接続されている。例えば、第３スイッチング素子Ｓ３のソースは配線ｗ２に接続され、第３スイッチング素子Ｓ３のドレインは後述する出力回路１４に接続され、第３スイッチング素子Ｓ３のゲートは後述する制御部２０に接続される。
【００１８】
第４スイッチング素子Ｓ４は、入力線ｗ１と第１端子ＴＭ１との間に接続されている。例えば、第４スイッチング素子Ｓ４のソースは入力線ｗ１に接続され、第４スイッチング素子Ｓ４のドレインは第１端子ＴＭ１に接続され、第４スイッチング素子Ｓ４のゲートは後述する制御部２０に接続される。第４スイッチング素子Ｓ４は無くてもよい。また第４スイッチング素子Ｓ４に変えて、抵抗体を設置してもよい。
【００１９】
コンデンサＣは、第２端子ＴＭ２及び基準電位との間にある。コンデンサＣの一方の極板は第２端子ＴＭ２に接続され、他方の極板は基準電位に接地される。基準電位は、例えば、グラウンドである。
【００２０】
＜ニューロモーフィックデバイス＞
図２は、第１実施形態にかかるニューロモーフィックデバイス１００の一例を示す図である。図２に示すニューロモーフィックデバイス１００は、図１に示す演算回路１の最小単位を含む。
【００２１】
図２に示すニューロモーフィックデバイス１００は、演算回路１０と入力回路１２と充電回路１３と出力回路１４とを備える。
【００２２】
ニューロモーフィックデバイス１００における演算回路１０は、複数の抵抗変化素子１１と、複数の入力線ｗ１と、複数の配線ｗ２と、複数の第１スイッチング素子Ｓ１と、複数の第２スイッチング素子Ｓ２と、複数の第３スイッチング素子Ｓ３と、複数の第４スイッチング素子Ｓ４と、複数のコンデンサＣと、制御部２０とを備える。
【００２３】
演算回路１０は、入力線ｗ１、抵抗変化素子１１、コンデンサＣ、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４からなるユニットＵを複数有する。一つの配線ｗ２には、複数のユニットＵが接続されている。演算回路１０において、複数の抵抗変化素子１１は、行列状に配列している。一つの入力線ｗ１には、複数の抵抗変化素子１１が接続され、一つの配線ｗ２にも複数の抵抗変化素子１１が接続されている。
【００２４】
制御部２０は、例えば、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４に接続される。制御部２０は、例えば、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４のゲートに接続される。制御部２０は、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４のオン、オフを制御する。制御部２０は、例えば、半導体集積回路上に設けられた制御回路部、あるいはマイコンである。制御部２０は、演算回路１０を制御可能な他の回路、他の装置であってもよい。
【００２５】
入力回路１２は、入力線ｗ１に入力される入力信号を生み出す回路である。入力回路１２は、例えば、ニューロモーフィックデバイスにおける前の階層のニューロンである。
【００２６】
充電回路１３は、抵抗変化素子１１の抵抗を変えるパルス電流を生み出す電荷をコンデンサＣに蓄積するための回路である。充電回路１３は、例えば、電源である。充電回路１３は、電源と第２スイッチング素子Ｓ２との間に、抵抗体を有してもよい。抵抗体によりコンデンサＣへの充電速度を制御できる。抵抗体は、第２スイッチング素子Ｓ２と第１スイッチング素子Ｓ１との間にもうけられても良い。
【００２７】
出力回路１４は、コンデンサＣに蓄積された電荷が出力される回路である。出力回路１４は、例えば、検出器である。出力回路１４は、スパイク信号を検出する。
【００２８】
＜ニューロモーフィックデバイスの動作＞
次いで、図２に示すニューロモーフィックデバイス１００の動作について説明する。まず一つのユニットＵからスパイク信号を出力する出力動作について説明する。
【００２９】
まず、第１スイッチング素子Ｓ１をオフ、第２スイッチング素子Ｓ２をオフ、第４スイッチング素子Ｓ４をオンにする。第３スイッチング素子Ｓ３は、オンでもオフでもよい。この状態で入力回路１２から入力信号を入力する。入力信号は、第４スイッチング素子Ｓ４及び抵抗変化素子１１を介してコンデンサＣに至り、コンデンサＣが充電される。コンデンサＣに蓄積される電荷量は、抵抗変化素子１１の抵抗値と入力信号の大きさとによって決定される。例えば、当該入力信号がスパイキングニューラルネットワークにおける複数の入力パラメータのうちの１つを示す信号であった場合、コンデンサＣには、当該入力パラメータと抵抗変化素子１１の抵抗値に応じたスパイク信号を発生させるために必要な電荷が蓄積される。
【００３０】
コンデンサＣに十分電荷が蓄積された後に、第４スイッチング素子Ｓ４をオフにすると、コンデンサＣは電荷が蓄積された状態を維持する。
【００３１】
次いで、第１スイッチング素子Ｓ１をオンにする。第３スイッチング素子Ｓ３がオフの場合は、同時に第３スイッチング素子Ｓ３もオンにする。第１スイッチング素子Ｓ１がオンになると、コンデンサＣに蓄積された電荷は、出力回路１４に流れる。コンデンサＣからは、放電電流に応じた信号が出力される。スパイキングニューラルネットワークでは、当該信号が、前述のスパイク信号として扱われる。
【００３２】
ここで、図３は、ニューロモーフィックデバイス１００において一つのユニットＵから出力されるスパイク信号の波形の一例を示す図である。図３に示したグラフは、縦軸は電圧で、横軸は原点が示すタイミングからの経過時間である。図３のスパイク信号は、抵抗変化素子１１の抵抗値が０．５ＭΩであり、入力信号がパルス幅１０ｎｓ、波高値が０．５Ｖのパルス信号であった場合のスパイク信号である。
【００３３】
また図４は、ニューロモーフィックデバイス１００において一つのユニットＵから出力されるスパイク信号の波形の一例を示す図である。図４に示したグラフは、縦軸は電圧で、横軸は原点が示すタイミングからの経過時間である。図４のスパイク信号は、抵抗変化素子１１の抵抗値が０．５ＭΩであり、入力信号がパルス幅３０ｎｓ、波高値が０．５Ｖのパルス信号であった場合のスパイク信号である。
【００３４】
また図５は、ニューロモーフィックデバイス１００において一つのユニットＵから出力されるスパイク信号の波形の一例を示す図である。図５に示したグラフは、縦軸は電圧で、横軸は原点が示すタイミングからの経過時間である。図５のスパイク信号は、抵抗変化素子１１の抵抗値が１ＭΩであり、入力信号がパルス幅３０ｎｓ、波高値が０．５Ｖのパルス信号であった場合のスパイク信号である。
【００３５】
図３〜図５に示した通り、ニューロモーフィックデバイス１００は、コンデンサＣの放電電流に応じた信号を、スパイキングニューラルネットワークにおけるスパイク信号として出力できる。また図３〜図５に示した通り、抵抗変化素子１１の抵抗値、入力信号のパルス幅及び波高値に応じて、出力されるスパイク信号は変化する。第３端子ＴＭ３から出力されるスパイク信号は、抵抗変化素子１１の抵抗値と入力信号とによって決定される。
【００３６】
ここまで、一つのユニットＵからのスパイク信号の出力動作について説明した。次いで、スパイク信号を変化させるためのパラメータの一つである抵抗変化素子１１の抵抗値を変える書き込み動作について説明する。抵抗変化素子１１の抵抗値は、例えば、第２端子ＴＭ２と第３端子ＴＭ３との間に流れるパルス電流に応じて変化する。抵抗変化素子１１の抵抗値とは、具体的には、スパイク信号に影響を及ぼす第１端子ＴＭ１と第２端子ＴＭ２との間の抵抗値である。
【００３７】
まず図２に示す第１スイッチング素子Ｓ１をオン、第２スイッチング素子Ｓ２をオン、第３スイッチング素子Ｓ３をオフ、第４スイッチング素子Ｓ４をオフにする。この場合、充電回路１３とコンデンサＣとが接続され、コンデンサＣが充電される。
【００３８】
演算回路１０が第４スイッチング素子４を有さない場合は、例えば、抵抗変化素子１１の第１端子ＴＭ１と第２端子ＴＭ２との間の抵抗を、第２端子ＴＭ２と第３端子ＴＭ３との間の抵抗より大きくする。第１端子ＴＭ１と第２端子ＴＭ２との間の抵抗を大きくすることで、コンデンサＣに充電された電荷が入力回路１２側に放電されることが防止される。
【００３９】
また第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２との間、又は、第２スイッチング素子Ｓ２と充電回路１３との間に抵抗体を設けると、コンデンサＣへの充電が緩やかになる。コンデンサＣへの充電速度が速いと、第２端子ＴＭ２と第３端子ＴＭ３との間にパルス電流が流れる。第２端子ＴＭ２と第３端子ＴＭ３との間に流れるパルス電流は、抵抗変化素子１１の抵抗値を変化させる。抵抗変化素子１１の抵抗値は、後述するコンデンサＣからの放電により制御する。コンデンサＣへの充電時にパルス電流が生じると、抵抗変化素子１１の抵抗値が予期せぬ変動をする。コンデンサＣへの充電を緩やかにすることで、コンデンサＣへの充電時にパルス電流が生じることが避けられる。また充電回路１３に充電速度を制御できる電源を用いてもよい。
【００４０】
コンデンサＣに十分電荷が蓄積された後に、第１スイッチング素子Ｓ１をオフにすると、コンデンサＣは電荷が蓄積された状態を維持する。この際、第２スイッチング素子Ｓ２もオフにする。
【００４１】
次いで、第１スイッチング素子Ｓ１及び第３スイッチング素子Ｓ３をオンにする。第１スイッチング素子Ｓ１がオンになると、コンデンサＣに蓄積された電荷は、出力回路１４に流れる。この際、第２端子ＴＭ２と第３端子ＴＭ３との間にパルス電流が流れる。第２端子ＴＭ２と第３端子ＴＭ３との間にパルス電流が流れると、抵抗変化素子１１の抵抗値が変化する。
【００４２】
以上のように、ニューロモーフィックデバイス１００は、スパイク信号を生み出すことができ、３端子型の抵抗変化素子を用いたスパイキングニューラルネットワークを実現できる。またコンデンサＣからの放電を利用して、抵抗変化素子１１の抵抗値を変えることもでき、出力されるスパイク信号の波形を変えることができる。スパイク信号発生時のスパイクで、抵抗変化素子１１が予期せぬ変動をおこさないためには、第１端子ＴＭ１と第２端子ＴＭ２との間の抵抗の方が、第２端子ＴＭ２と第３端子ＴＭ３との間の抵抗より大きくすることが望ましい。その結果、スパイク信号の電流値と、書き込み動作時の放電パルスの大きさに差をつけることができ、誤書き込み動作を防ぐことができる。第１端子ＴＭ１と第２端子ＴＭ２との間の抵抗は、第２端子ＴＭ２と第３端子ＴＭ３との間の抵抗の１０倍以上が望ましく、更には１００倍以上が望ましい。
【００４３】
上述のように、一つのユニットＵから一つのスパイク信号を生み出すことができる。また図２に示すように、配線ｗ２に複数のユニットＵが接続されている場合、それぞれのユニットＵの第１スイッチング素子Ｓ１の動作を、制御部２０で制御することで、様々なスパイク信号を生み出すことができる。それぞれのユニットＵの第１スイッチング素子Ｓ１の動作は、制御部２０によって同期させてもよいし、同期させなくてもよい。以下、同じ配線ｗ２に接続された３つのユニットを第１ユニット、第２ユニット、第３ユニットと称する。
【００４４】
図６は、配線ｗ２に接続されている複数のユニットＵの第１スイッチング素子Ｓ１の動作を同期させた場合のタイミングチャートである。タイミングチャートは、第１端子ＴＭ１及び第３端子ＴＭ３の電圧の時間的な変化を示す。図６に示す領域Ｒ１は、第１ユニットのタイミングチャートである。図６に示す領域Ｒ２は、第２ユニットのタイミングチャートである。図６に示す領域Ｒ３は、第３ユニットのタイミングチャートである。図６に示す領域Ｒ４は、出力回路１４に出力される出力電圧の時間的変化を示すタイミングチャートである。
【００４５】
タイミングチャートＩＳ１，ＩＳ２，ＩＳ３はそれぞれ、それぞれのユニットの第１端子ＴＭ１の電圧の時間的な変化の一例を示す。またタイミングチャートＯＳ１，ＯＳ２，ＯＳ３はそれぞれ、それぞれのユニットの第３端子ＴＭ３の電圧の時間的な変化の一例を示す。またタイミングチャートＯＳ４は、出力回路１４に出力される出力電圧の時間的変化の一例を示す。
【００４６】
図６に示した期間ＴＳ１１，ＴＳ１２は、第１ユニットの第１端子ＴＭ１に入力信号が入力されている期間を示す。図６に示したように、期間ＴＳ１２は、期間ＴＳ１１よりも後の期間である。
また、図６に示した期間ＴＳ２１及び期間ＴＳ２２は、第２ユニットの第１端子ＴＭ１に入力信号が入力されている期間を示す。図６に示したように、期間ＴＳ２２は、期間ＴＳ２１よりも後の期間である。
図６に示した期間ＴＳ３１及び期間ＴＳ３２は、第３ユニットの第１端子ＴＭ１に入力信号が入力されている期間を示す。図６に示したように、期間ＴＳ３２は、期間ＴＳ３１よりも後の期間である。
【００４７】
図６に示したタイミングＴ１〜タイミングＴ５の５つのタイミングのそれぞれは、第１ユニットから第３ユニットのそれぞれの第１スイッチング素子Ｓ１の状態をオフ状態からオン状態へと変化させたタイミングである。制御部２０は、当該５つのタイミングのそれぞれにおいて、第１ユニットから第３ユニットのそれぞれの第１スイッチング素子Ｓ１を、所定時間が経過するまでの期間、オフ状態とする。制御部２０は、所定時間が経過したタイミングにおいて、第１スイッチング素子Ｓ１の状態をオンにする。これにより、当該期間内において、第１ユニットから第３ユニットのそれぞれからは、コンデンサＣの放電電流に応じたスパイク信号が出力される。配線ｗ２の抵抗値を抵抗変化素子１１の抵抗値より２〜３桁程度小さくすることで、第１端子ＴＭ１に入力信号が入力された状態のまま第１スイッチング素子Ｓ１の状態がオン状態となったとしても、スパイク信号が出力される。
【００４８】
図６に示したように、第１ユニットから第３ユニットのそれぞれから出力されたスパイク信号は、重畳されて出力される。タイミングチャートＯＳ４に生じるスパイク信号は、第１ユニットから第３ユニットのそれぞれから出力されたスパイク信号が重畳された信号である。
【００４９】
すなわち、ニューロモーフィックデバイス１００は、スパイキングニューラルネットワークにおいて、各ニューロンに対応するユニットＵから出力されたスパイク信号を重畳し、重畳して得られた信号に応じた処理を行うことができる。ここで、図６のタイミングチャートＯＳ４に示した「Ｆｉｒｅ  Ｔｈｒｅｓｈｏｌｄ」は、当該信号についての閾値の一例を示す。例えば、ニューロモーフィックデバイス１００は、対象出力端に接続したコンパレータ等によって、当該信号の大きさが当該閾値を超えたか否かを判定することができる。そして、ニューロモーフィックデバイス１００は、判定した結果に応じた処理を行うことができる。
【００５０】
図７は、配線ｗ２に接続されている複数のユニットＵの第１スイッチング素子Ｓ１の動作を一部で同期させなかった場合のタイミングチャートである。図７に示す領域Ｒ５は、第１ユニットのタイミングチャートである。図７に示す領域Ｒ６は、第２ユニットのタイミングチャートである。図７に示す領域Ｒ７は、第３ユニットのタイミングチャートである。図７に示す領域Ｒ８は、出力回路１４に出力される出力電圧の時間的変化を示すタイミングチャートである。
【００５１】
タイミングチャートＩＳ１，ＩＳ２，ＩＳ３はそれぞれ、それぞれのユニットの第１端子ＴＭ１の電圧の時間的な変化の一例を示す。またタイミングチャートＯＳ５，ＯＳ６，ＯＳ７はそれぞれ、それぞれのユニットの第３端子ＴＭ３の電圧の時間的な変化の一例を示す。またタイミングチャートＯＳ８は、出力回路１４に出力される出力電圧の時間的変化の一例を示す。
【００５２】
ここで、タイミングチャートＯＳ５では、期間ＴＳ１１が終了するタイミングと、期間ＴＳ１２が終了するタイミングとのそれぞれにおいて、スパイク信号が第１ユニットから出力されている。これはすなわち、制御部２０が、第１ユニットの第１端子ＴＭ１への入力信号の入力を終了するタイミングと同期して、第１ユニットの第１スイッチング素子Ｓ１を制御していることを意味する。具体的には、これは、制御部２０が、当該タイミングにおいて、第１スイッチング素子Ｓ１の状態を第１状態から第２状態へと変化させていることを意味する。
【００５３】
タイミングチャートＯＳ６でも、期間ＴＳ２１が終了するタイミングと、期間ＴＳ２２が終了するタイミングとのそれぞれにおいて、スパイク信号が第２ユニットから出力されている。また、タイミングチャートＯＳ７でも、期間ＴＳ３１が終了するタイミングと、期間ＴＳ３２が終了するタイミングとのそれぞれにおいて、スパイク信号が第３ユニットから出力されている。
【００５４】
このように、制御部２０は、第１ユニットから第３ユニットのそれぞれについて、演算回路１０の第１端子ＴＭ１への入力信号の入力を終了するタイミングと同期して、演算回路１０の第１スイッチング素子Ｓ１を制御する構成であってもよい。換言すると、制御部２０は、第１ユニットから第３ユニットのそれぞれの第１スイッチング素子Ｓ１を、互いに同期させずに制御する構成であってもよい。この場合、例えば、ニューロモーフィックデバイス１００は、スパイキングニューラルネットワークにおいて、ある情報（又は、ある入力信号）に対して感度が高いユニットＵから出力されるスパイク信号を重畳して対象伝送路の出力端から出力することができる。このようなスパイク信号の重畳は、より人間の脳において行われている処理に近いとも考えることができる。このため、ニューロモーフィックデバイス１００は、人間の脳が行う処理を、より高いレベルで模倣したスパイキングニューラルネットワークを実現することができる。
【００５５】
＜抵抗変化素子の具体例＞
また抵抗変化素子１１の一例である磁壁移動型の磁気抵抗効果素子について説明する。磁気抵抗効果素子は、磁気抵抗効果として巨大磁気抵抗効果（Giant Magneto Resistive Effect）、トンネル磁気抵抗効果（Tunnel Magneto Resistance Effect）等を用いた素子である。磁気抵抗効果素子は、磁気抵抗効果素子が有する２つの強磁性層の磁化の関係によって抵抗値が変化する。磁気抵抗効果素子は、例えば、当該２つの強磁性層の磁化の関係を、スピン偏極電流によって変化させることが可能である。そして、磁壁移動型の磁気抵抗効果素子は、スピン偏極電流によって当該２つの強磁性層のうちの一方の強磁性層内における磁壁を移動させることにより、当該２つの強磁性層の磁化の関係を変化させることが可能な磁気抵抗効果素子である。
【００５６】
図８は、抵抗変化素子１１の構成の一例を示す図である。抵抗変化素子１１は、第１端子ＴＭ１と第２端子ＴＭ２と第３端子ＴＭ３との３つの端子に加えて、抵抗変化部Ｂ１と磁化固定部Ｂ１１と磁化固定部Ｂ１２とを備える。
【００５７】
抵抗変化部Ｂ１は、２つの強磁性層を有する。抵抗変化部Ｂ１は、これら２つの強磁性層の磁化の関係によって抵抗値が変化する。具体的には、抵抗変化部Ｂ１は、強磁性層Ｌ１と非磁性層Ｌ２と磁気記録層Ｌ３とを備える。以下では、一例として、磁気記録層Ｌ３の形状が板状の直方体である場合について説明する。なお、磁気記録層Ｌ３の形状は、これに代えて、他の形状であってもよい。
【００５８】
図８に示した三次元座標系ＢＣは、磁気記録層Ｌ３の長手方向とＸ軸方向とが一致し、磁気記録層Ｌ３の短手方向とＹ軸方向とが一致する右手系の三次元直交座標系である。図８に示した抵抗変化素子１１は、三次元座標系ＢＣにおけるＹ軸の負方向に向かって見た場合における抵抗変化素子１１である。以下では、説明の便宜上、三次元座標系ＢＣにおけるＺ軸の正方向を上又は上方向と称し、当該Ｚ軸の負方向を下又は下方向と称して説明する。
【００５９】
抵抗変化部Ｂ１において、強磁性層Ｌ１と、非磁性層Ｌ２と、磁気記録層Ｌ３とは、図８に示したように、下から上に向かって、磁気記録層Ｌ３、非磁性層Ｌ２、強磁性層Ｌ１の順に積層される。
【００６０】
強磁性層Ｌ１は、強磁性体を含む。強磁性層Ｌ１は、抵抗変化部Ｂ１が有する２つの強磁性層のうちの一方である。強磁性層Ｌ１では、磁化の方向が固定されている。図８に示した矢印の方向Ｍ１は、強磁性層Ｌ１において固定されている磁化の方向の一例を示す。図８に示した例では、方向Ｍ１は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。
【００６１】
図８に示した例では、強磁性層Ｌ１の上部には、前述の第１端子ＴＭ１が設けられている。第１端子ＴＭ１は、例えば、電極である。
【００６２】
強磁性層Ｌ１を構成する強磁性材料は、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等である。強磁性層Ｌ１は、例えば、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅである。
【００６３】
強磁性層Ｌ１は、ホイスラー合金を含んでもよい。ホイスラー合金は、ハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、ＸＹＺ又はＸ２ＹＺの化学組成をもつ金属間化合物である。Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素又は貴金属元素である。Ｙは、Ｍｎ、Ｖ、Ｃｒ、あるいはＴｉ族の遷移金属又はＸの元素である。Ｚは、ＩＩＩ族からＶ族の典型元素である。ホイスラー合金は、例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＦｅＧａ、Ｃｏ２ＭｎＳｉ、Ｃｏ２Ｍｎ１−ａＦｅａＡｌｂＳｉ１−ｂ、Ｃｏ２ＦｅＧｅ１−ｃＧａｃである。
【００６４】
強磁性層Ｌ１の磁化をＸＹ面に沿った方向に配向させる（強磁性層Ｌ１を面内磁化膜にする）場合、例えば、強磁性層Ｌ１をＮｉＦｅとする。当該ＸＹ平面は、三次元座標系ＢＣにおけるＸ軸及びＹ軸の両方に平行な平面のことである。一方、強磁性層Ｌ１の磁化をＺ軸に沿った方向に配向させる（強磁性層Ｌ１を垂直磁化膜にする）場合、例えば、強磁性層Ｌ１をＣｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜とする。当該Ｚ軸は、三次元座標系ＢＣにおけるＺ軸のことである。
【００６５】
強磁性層Ｌ１は、非磁性層Ｌ２と反対側の面に、反強磁性層ＡＦ１からなるピニング層を備えてもよい。反強磁性層ＡＦ１の材料としては、ＩｒＭｎ、ＰｔＭｎ等を用いることができる。
【００６６】
強磁性層Ｌ１の構造は、シンセティック構造でもよい。シンセティック構造は、強磁性層Ｌ１の非磁性層Ｌ２と反対側の面に、非磁性層、強磁性層が積層される。シンセティック構造をなす２つの強磁性層の磁化が反強磁性カップリングすることで、強磁性層Ｌ１の磁化が強く保持される。
【００６７】
非磁性層Ｌ２には、公知の材料を用いることができる。例えば、非磁性層Ｌ２が絶縁体から構成される場合（すなわち、非磁性層Ｌ２がトンネルバリア層である場合）、その材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、及び、ＭｇＡｌ２Ｏ４等を用いることができる。非磁性層Ｌ２は、上記の材料のＡｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等が用いられてもよい。非磁性層Ｌ２が金属から構成される場合、その材料としては、Ｃｕ、Ａｕ、Ａｇ等を用いることができる。さらに、非磁性層Ｌ２が半導体から構成される場合、その材料としては、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ２、ＣｕＧａＳｅ２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２等を用いることができる。
【００６８】
磁気記録層Ｌ３は、強磁性体を含む。磁気記録層Ｌ３は、抵抗変化部Ｂ１が有する２つの強磁性層のうちの他方である。磁気記録層Ｌ３は、内部に磁壁ＤＷを有する。磁壁ＤＷは、磁気記録層Ｌ３内において磁化の方向が互いに反対方向を向いている磁区ＭＲ１と磁区ＭＲ２との境界である。すなわち、磁気記録層Ｌ３は、磁区ＭＲ１と磁区ＭＲ２との２つの磁区を内部に有している。図８に示した矢印の方向Ｍ２は、磁区ＭＲ１における磁化の方向の一例を示す。図８に示した例では、方向Ｍ２は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。図８に示した矢印の方向Ｍ３は、磁区ＭＲ２における磁化の方向の一例を示す。図８に示した例では、方向Ｍ３は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。
【００６９】
磁気記録層Ｌ３が有する端部のうちの磁区ＭＲ１側の端部の下部には、磁化固定部Ｂ１１が設けられている。磁化固定部Ｂ１１の下部には、前述の第２端子ＴＭ２が設けられている。第２端子ＴＭ２は、例えば、電極、ビア配線である。
【００７０】
磁気記録層Ｌ３を構成する強磁性材料としては、強磁性層Ｌ１と同様のものを用いることができる。磁気記録層Ｌ３を構成する強磁性材料は、強磁性層Ｌ１を構成可能な強磁性材料のうち強磁性層Ｌ１を構成する強磁性材料と異なる強磁性材料であってもよい。磁気記録層Ｌ３は、例えば、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも１つの元素を有することが好ましい。また、磁気記録層Ｌ３として垂直磁化を用いる場合には、例えば、磁気記録層Ｌ３を構成する強磁性材料としては、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料が挙げられる。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は、飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流を下げることができる。また、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、素子の安定性をあげることができる。また、磁壁ＤＷの移動速度を抑えることができる。
【００７１】
磁化固定部Ｂ１１は、強磁性体を含む。磁化固定部Ｂ１１では、磁化の方向が固定されている。図８に示した矢印の方向Ｍ４は、磁化固定部Ｂ１１において固定されている磁化の方向（又は当該スピンの方向）の一例を示す。図８に示した例では、方向Ｍ４は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。
【００７２】
磁化固定部Ｂ１１を構成する材料は、強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。磁化固定部Ｂ１１は、シンセティック構造でもよい。
【００７３】
磁気記録層Ｌ３が有する端部のうちの磁区ＭＲ２側の端部の下部には、磁化固定部Ｂ１２が設けられている。磁化固定部Ｂ１２の下部には、前述の第３端子ＴＭ３が設けられている。第２端子ＴＭ２は、例えば、電極、ビア配線である。
【００７４】
磁化固定部Ｂ１２は、強磁性体を含む。磁化固定部Ｂ１２では、磁化の方向が固定されている。図８に示した矢印の方向Ｍ５は、磁化固定部Ｂ１２において固定されている磁化の方向の一例を示す。図８に示した例では、方向Ｍ５は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。
【００７５】
磁化固定部Ｂ１２を構成する材料は、強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。磁化固定部Ｂ１２は、シンセティック構造でもよい。
【００７６】
第２端子ＴＭ２から磁化固定部Ｂ１１、磁気記録層Ｌ３を順に介して第３端子ＴＭ３へ電流が流された場合、磁気記録層Ｌ３には、第３端子ＴＭ３から第２端子ＴＭ２に向かって磁化固定部Ｂ１２の磁化の方向Ｍ５と同じ方向にスピン偏極された電子が流れる。具体的には、第２端子ＴＭ２の電位よりも第３端子ＴＭ３の電位が低くなるように第２端子ＴＭ２と第３端子ＴＭ３との間に電圧が印加された場合、磁気記録層Ｌ３には、第３端子ＴＭ３側から第２端子ＴＭ２側に向かって当該電子が流れる。
【００７７】
これに対し、第３端子ＴＭ３から磁化固定部Ｂ１２、磁気記録層Ｌ３を順に介して第２端子ＴＭ２へ電流が流された場合、磁気記録層Ｌ３には、第２端子ＴＭ２から第３端子ＴＭ３に向かって磁化固定部Ｂ１１の磁化の方向Ｍ４と同じ方向にスピン偏極された電子が流れる。具体的には、第２端子ＴＭ２の電位よりも第３端子ＴＭ３の電位が高くなるように第２端子ＴＭ２と第３端子ＴＭ３との間に電圧が印加された場合、磁気記録層Ｌ３には、第２端子ＴＭ２側から第３端子ＴＭ３側に向かって当該電子が流れる。
【００７８】
磁気記録層Ｌ３内における磁壁ＤＷの位置が移動した場合、磁気記録層Ｌ３の内部において、磁区ＭＲ１が占める体積と磁区ＭＲ２が占める体積との比率が変化する。図８に示した例では、強磁性層Ｌ１の磁化の方向Ｍ１は、磁区ＭＲ１の磁化の方向Ｍ２と同じ方向であり、磁区ＭＲ２の磁化の方向Ｍ３と反対の方向である。
【００７９】
三次元座標系ＢＣにおけるＺ軸の負方向に向かって抵抗変化部Ｂ１を見た場合において強磁性層Ｌ１と磁区ＭＲ１とが重なる面積は、三次元座標系ＢＣにおけるＸ軸の正方向に磁壁ＤＷが移動した場合、広くなる。その結果、当該場合、抵抗変化素子１１の抵抗値は、磁気抵抗効果によって低くなる。一方、当該面積は、当該Ｘ軸の負方向に磁壁ＤＷが移動した場合、狭くなる。その結果、当該場合、抵抗変化素子１１の抵抗値は、磁気抵抗効果によって高くなる。
【００８０】
ここで、前述した通り、抵抗変化部Ｂ１では、磁壁ＤＷは、第２端子ＴＭ２と第３端子ＴＭ３との間にパルス電流が流されることによって移動する。
【００８１】
すなわち、電流が第３端子ＴＭ３から第２端子ＴＭ２へ流された場合、磁区ＭＲ１は、磁区ＭＲ２の方向へ広がる。その結果、磁壁ＤＷは、磁区ＭＲ２の方向へ移動する。一方、この一例では、電流が第２端子ＴＭ２から第３端子ＴＭ３へ流された場合、磁区ＭＲ２は、磁区ＭＲ１の方向へ広がる。その結果、磁壁ＤＷは、磁区ＭＲ１の方向へ移動する。
【００８２】
このように、抵抗変化部Ｂ１では、第２端子ＴＭ２と第３端子ＴＭ３との間に流される電流の方向（すなわち、磁気記録層Ｌ３に流される電流の方向）、強度に応じて、磁壁ＤＷの位置が移動し、抵抗変化素子１１の抵抗値が変化する。
【００８３】
＜演算回路の構成方法＞
図９は、基板Ｓｕｂ上に構成された演算回路１の一例を示す図である。上述のように、演算回路１は、例えば、抵抗変化素子１１と入力線ｗ１と配線ｗ２と第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３とコンデンサＣとを備える。
【００８４】
基板Ｓｕｂは、例えば、半導体基板である。第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４は、基板Ｓｕｂ上に形成される。第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４は、当該断面には図示されず、例えばＹ方向のいずれかの位置にある。
【００８５】
第１スイッチング素子Ｓ１は、例えば、ビア配線Ｖ１によって配線ｗ２に接続される。また第１スイッチング素子Ｓ１は、例えば、ビア配線Ｖ２によって抵抗変化素子１１に接続される。配線ｗ２は、例えば、ｙ方向に延びる。第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３は、配線ｗ２のｙ方向の異なる位置で、例えば、ビア配線によって配線ｗ２に接続される。配線ｗ２、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３の周囲は絶縁層９１で覆われる。
【００８６】
絶縁層９１は、多層配線の配線間や素子間を絶縁する層間絶縁膜である。絶縁層９１は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣ）、窒化クロム、炭窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯｘ）等である。
【００８７】
抵抗変化素子１１は、例えば、ビア配線Ｖ２によって第１スイッチング素子Ｓ１に接続される。抵抗変化素子１１は、例えば、前述の磁壁移動素子である。抵抗変化素子１１は、絶縁層９０で覆われている。絶縁層９０は、絶縁層９１と同様である。
【００８８】
抵抗変化素子１１の強磁性層Ｌ１には入力線ｗ１が接続されている。抵抗変化素子１１の磁気記録層Ｌ３には、絶縁層Ｌ４と極板Ｌ５が接続されている。絶縁層Ｌ４及び極板Ｌ５は、Ｘ方向において、ビア配線Ｖ２が接続される端部と反対側の端部に接続されている。
【００８９】
絶縁層Ｌ４は、コンデンサＣとして機能する。コンデンサＣが有する２つの極板のうちの一方は、抵抗変化素子１１の外周部の一部である。すなわち、極板Ｌ５と対向する磁気記録層Ｌ３の外周部が、コンデンサＣの極板として機能する。磁気記録層Ｌ３の外周部がコンデンサＣの極板として機能すると、部品点数が減り、製造コストの増加を抑制することができるとともに、製造を容易にすることができる。またニューロモーフィックデバイスを小型化することができる。
【符号の説明】
【００９０】
１，１０  演算回路
１１  抵抗変化素子
１２  入力回路
１３  充電回路
１４  出力回路
２０  制御部
１００  ニューロモーフィックデバイス
Ｃ  コンデンサ
ＤＷ  磁壁
Ｌ１  強磁性層
Ｌ２  非磁性層
Ｌ３  磁気記録層
Ｌ５  極板
Ｓ１  第１スイッチング素子
Ｓ２  第２スイッチング素子
Ｓ３  第３スイッチング素子
Ｓ４  第４スイッチング素子
ＴＭ１  第１端子
ＴＭ２  第２端子
ＴＭ３  第３端子
Ｕ  ユニット
ｗ１  入力線
ｗ２  配線
【要約】
第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子に接続された入力線と、前記第２端子に接続され、前記第２端子と基準電位との間にあるコンデンサと、前記第３端子に接続された第１スイッチング素子と、前記第１スイッチング素子を介して、前記第３端子に接続された配線と、前記配線の第１端に接続された第２スイッチング素子と、前記配線の第２端に接続された第３スイッチング素子と、を備える、演算回路。【図１】
0006841393.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006841393.tif 000007
【図７】
0006841393.tif 000008
【図８】
0006841393.tif 000009
【図９】
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