(57)【特許請求の範囲】
【請求項１】
高耐圧ゲート駆動回路を作製するための高耐圧島が形成されている半導体基板と、
前記高耐圧島を包囲し、前記高耐圧島の周囲に形成された空乏型ＭＯＳデバイスを備え、前記空乏型ＭＯＳデバイスのゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極がハイサイド電源端子に接続されている、高耐圧接合端子と、
コレクタ電極とベース電極とが短絡し、コレクタ電極がローサイド電源端子に接続されており、エミッタ電極が前記空乏型ＭＯＳデバイスのゲート電極に接続されているバイポーラトランジスタと、
を備えた集積回路チップ。
【請求項２】
前記高耐圧島が四角形をしており、前記空乏型ＭＯＳデバイスが、前記高耐圧島において隣接する３つの辺に形成されていることを特徴とする請求項１に記載の集積回路チップ。
【請求項３】
前記高耐圧島において前記３つの辺を除く４つ目の辺に、高耐圧レベルシフトデバイスが形成されていることを特徴とする請求項２に記載の集積回路チップ。
【請求項４】
前記空乏型ＭＯＳデバイスは、
前記半導体基板に形成された、隣接する、第１の導電タイプを有する第１のウェル領域と、第２の導電タイプを有する第２のウェル領域と、
前記第１のウェル領域に形成された、第１の導電タイプを有するアクティブ領域と、
前記第２のウェル領域に形成された、第２の導電タイプを有するドレイン電極および第３のウェル領域と、
前記第３のウェル領域に形成された、第２の導電タイプを有するソース電極と、
前記半導体基板に形成されており、かつ、前記第１の導電タイプを有するアクティブ領域、前記第２の導電タイプを有するドレイン電極、および前記第２の導電タイプを有するソース電極の間に位置する分離構造と、
前記第２の導電タイプを有するドレイン電極と前記第２の導電タイプを有するソース電極との間の分離構造上に形成されたポリシリコンフィールドプレートと、
を備えることを特徴とする請求項１に記載の集積回路チップ。
【請求項５】
前記空乏型ＭＯＳデバイスは、
前記第１のウェル領域と前記半導体基板との間に形成された、第１の導電タイプを有する第１の埋め込み層と、
前記第３のウェル領域と前記半導体基板との間に形成された、第２の導電タイプを有する第２の埋め込み層と、
をさらに備えることを特徴とする請求項４に記載の集積回路チップ。
【請求項６】
前記空乏型ＭＯＳデバイスが、
前記第１の導電タイプのアクティブ領域、前記第２の導電タイプを有するドレイン電極、前記第２の導電タイプを有するソース電極、および前記ポリシリコンフィールドプレートを覆う第１の誘電体層と、
前記第１の誘電体層に形成された、導電性材料が充填されたコンタクトホールと、
前記第１の導電タイプを有するアクティブ領域、前記第２の導電タイプを有するドレイン電極、前記第２の導電タイプを有するソース電極、および前記ポリシリコンフィールドプレートに、前記コンタクトホールを介して接続されている金属リードと、
をさらに備え、
前記第２の導電タイプを有するドレイン電極と前記ポリシリコンフィールドプレートとが、同一の金属リードに接続されていることを特徴とする請求項４に記載の集積回路チップ。
【請求項７】
前記バイポーラトランジスタが、前記半導体基板において前記高耐圧接合端子の外に位置する領域中に形成されていることを特徴とする請求項１に記載の集積回路チップ。
【請求項８】
高耐圧ゲート駆動回路を作製するための高耐圧島を形成する半導体基板を提供することと、
前記半導体基板に高耐圧接合端子を形成することであって、前記高耐圧接合端子が、前記高耐圧島を包囲し、前記高耐圧島の周囲に形成された空乏型ＭＯＳデバイスを備え、前記空乏型ＭＯＳデバイスのゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極が集積回路チップのハイサイド電源端子に接続されている、前記高耐圧接合端子を形成することと、
前記半導体基板にバイポーラトランジスタを形成することであって、前記バイポーラトランジスタのコレクタ電極がベース電極と短絡するとともに前記集積回路チップのローサイド電源端子に接続されており、前記バイポーラトランジスタのエミッタ電極が前記空乏型ＭＯＳデバイスのゲート電極に接続されている、前記バイポーラトランジスタを形成することと、
を含む、集積回路チップの作製方法。
【請求項９】
前記高耐圧島が四角形をしており、前記空乏型ＭＯＳデバイスが、前記高耐圧島において隣接する３つの辺に形成されていることを特徴とする請求項８に記載の方法。
【請求項１０】
前記高耐圧島において前記３つの辺を除く４つ目の辺に高耐圧レベルシフトデバイスを形成することを特徴とする請求項９に記載の方法。
【請求項１１】
前記空乏型ＭＯＳデバイスを形成するステップは、
隣接する、第１の導電タイプを有する第１のウェル領域と、第２の導電タイプを有する第２のウェル領域とを、前記半導体基板に形成することと、
第１の導電タイプを有するアクティブ領域を前記第１のウェル領域に形成することと、
第２の導電タイプを有するドレイン電極および第３のウェル領域を前記第２のウェル領域に形成することと、
第２の導電タイプを有するソース領域を前記第３のウェル領域に形成することと、
前記第１の導電タイプを有するアクティブ領域と、前記第２の導電タイプを有するドレイン電極と、前記第２の導電タイプを有するソース領域との間に分離構造を形成することと、
前記第２の導電タイプを有するドレイン電極と前記第２の導電タイプを有するソース領域との間の分離構造上にポリシリコンフィールドプレートを形成することと、
を含むことを特徴とする請求項８に記載の方法。
【請求項１２】
前記高耐圧接合端子に空乏型ＭＯＳデバイスを形成する前記ステップが、
第１の導電タイプを有する第１の埋め込み層を前記第１のウェル領域と前記半導体基板との間に形成することと、
第２の導電タイプを有する第２の埋め込み層を前記第３のウェル領域と前記半導体基板との間に形成することと、
をさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記空乏型ＭＯＳデバイスを形成するステップは、
前記第１の導電タイプのアクティブ領域、前記第２の導電タイプを有するドレイン電極、前記第２の導電タイプを有するソース領域、および前記ポリシリコンフィールドプレートを覆う第１の誘電体層を形成することと、
導電性材料が充填されたコンタクトホールを前記第１の誘電体層に形成することと、
前記第１の導電タイプを有するアクティブ領域、前記第２の導電タイプを有するドレイン電極、前記第２の導電タイプを有するソース領域、および前記ポリシリコンフィールドプレートに、前記コンタクトホールを介して接続されている金属リードを形成することと、
をさらに含み、
前記第２の導電タイプを有するドレイン電極と前記ポリシリコンフィールドプレートとが、同一の金属リードに接続されていることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記バイポーラトランジスタが、前記半導体基板において前記高耐圧接合端子の外に位置する領域中に形成されていることを特徴とする請求項８に記載の方法。
【請求項１５】
請求項１に記載の集積回路チップと、抵抗と、ブートストラップコンデンサと、第１のパワートランジスタと、第２のパワートランジスタとを備え、前記集積回路チップのローサイド電源端子が前記抵抗を介して動作電源に接続されており、前記ブートストラップコンデンサの第１の端子が前記集積回路チップのハイサイド電源端子に接続されており、前記ブートストラップコンデンサの第２の端子が前記集積回路チップのフローティング電源端子に接続されており、前記第１のパワートランジスタのゲート電極が前記集積回路チップのハイサイド出力に接続されており、前記第１のパワートランジスタのソース電極が前記動作電源に接続されており、前記第１のパワートランジスタのドレイン電極が前記集積回路チップの前記フローティング電源端子と前記第２のパワートランジスタのドレイン電極とに接続されており、前記第２のパワートランジスタのゲート電極が前記集積回路チップのローサイド出力に接続されており、前記第２のパワートランジスタのソース電極が前記集積回路チップの接地端子に接続されているゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体技術の分野に関し、具体的には、集積回路チップおよびその作製方法、ゲート駆動回路に関する。
【背景技術】
【０００２】
図１Ａは、高耐圧集積回路チップ１０ａ、抵抗Ｒ１、ブートストラップダイオードＤ１、ブートストラップコンデンサＣ１、第１のパワートランジスタＰ１、および第２のパワートランジスタＰ２を備えた、高耐圧集積回路チップ（ＨＶＩＣ）を用いて形成されたゲート駆動回路１００ａを示している。高耐圧集積回路チップ１０ａは、ローサイド電源端子ＶＣＣ、ハイサイド電源端子ＶＢ、フローティング電源端子ＶＳ、ハイサイド出力ＨＯ、ローサイド出力ＬＯおよび接地端子ＣＯＭを有しており、各デバイスの接続は図１Ａに示す通りである。回路動作時にＶＳの電圧が低電圧と高電圧の間で周期的に変動するが、フローティング電源端子ＶＳが低レベルである場合には、ローサイド電源端子ＶＣＣがブートストラップダイオードＤ１を介してブートストラップコンデンサＣ１を充電してその電位をＶＣＣに近付け、ハイサイド電源ＶＢに給電する。ＶＳ端の電圧が高電圧まで変動した場合には、ブートストラップコンデンサに貯められた電荷の作用によってＶＳ電圧がＶＣＣ電圧を超え、ダイオードが逆阻止状態に入り、このとき、ブートストラップコンデンサＣ１両端のＶＢとＶＳとの間の電圧差が依然としてＶＣＣに略等しいことによって、ハイサイド制御回路に給電する。そのため、ブートストラップ（ｂｏｏｔｓｔｒａｐ）ダイオードは高電圧を受けなければならず、通常は、個別デバイスを外付けする方式を採用して実現する。
【０００３】
従来の高耐圧集積回路は、外付けの方式を採用して電圧ブートストラップを実現してハイサイド回路に給電するため、応用システム回路の設計に対して、複雑性と、デバッグの困難とコストとを増やしていた。そして、通常の集積プロセスプラットフォームは、集積された適切なブートストラップダイオードを提供することが困難であるため、集積された標準デバイスを、ＨＶＩＣのブートストラップダイオードとして用いることができない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このことから、集積回路チップおよびその作製方法、ゲート駆動回路を提供する必要がある。
【課題を解決するための手段】
【０００５】
高耐圧ゲート駆動回路を作製するための高耐圧島が形成されている半導体基板と、
前記高耐圧島を包囲し、空乏型ＭＯＳデバイスが形成されており、前記空乏型ＭＯＳデバイスのゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極が前記集積回路チップのハイサイド電源端子に接続されている高耐圧接合端子と、
コレクタ電極とベース電極とが短絡するとともに前記集積回路チップの電源端子に接続されており、エミッタ電極が前記空乏型ＭＯＳデバイスのゲート電極に接続されているバイポーラトランジスタと、
を備えた集積回路チップが提供される。
【０００６】
本明細書の１つまたは複数の実施例の詳細については、以下の図面および説明において提示する。本明細書の他の特徴、目的、および利点については、明細書、図面および特許請求の範囲によって明確になるであろう。
【０００７】
もう１つの態様では、
高耐圧ゲート駆動回路を作製するための高耐圧島を形成する半導体基板を提供することと、
前記半導体基板に高耐圧接合端子を形成することであって、前記高耐圧接合端子が、前記高耐圧島を包囲し、空乏型ＭＯＳデバイスを形成し、前記空乏型ＭＯＳデバイスのゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極が前記集積回路チップのハイサイド電源端子に接続されている、前記高耐圧接合端子を形成することと、
前記半導体基板にバイポーラトランジスタを形成することであって、前記バイポーラトランジスタのコレクタ電極がベース電極と短絡するとともに前記集積回路チップの電源端子に接続されており、前記バイポーラトランジスタのエミッタ電極が前記空乏型ＮＭＯＳデバイスのゲート電極に接続されている、前記バイポーラトランジスタを形成することと、
を含む、集積回路チップの作製方法をさらに提供する。
【０００８】
さらにもう１つの態様では、上記集積回路チップと、抵と抗、ブートストラップコンデンサと、第１のパワートランジスタと、第２のパワートランジスタとを備え、前記集積回路チップの電源端子が抵抗を介して動作電源に接続されており、前記ブートストラップコンデンサの第１の端子が前記集積回路チップのハイサイド電源端子に接続されており、前記ブートストラップコンデンサの第２の端子が前記集積回路チップのフローティング電源端子に接続されており、前記第１のパワートランジスタのゲート電極が前記集積回路チップのハイサイド出力に接続されており、前記第１のパワートランジスタのソース電極が前記動作電源に接続されており、前記第１のパワートランジスタのドレイン電極が前記集積回路チップの前記フローティング電源端子と前記第２のパワートランジスタのドレイン電極とに接続されており、前記第２のパワートランジスタのゲート電極が前記集積回路チップのローサイド出力に接続されており、前記第２のパワートランジスタのソース電極が前記集積回路チップの接地端子に接続されているゲート駆動回路をさらに提供する。
【０００９】
本明細書の実施例中の技術的特徴をより明確に説明するため、以下、実施例の説明において使用する図面について簡単に説明する。もちろん、下記の説明に関する図面は本明細書のいくつかの実施例であるに過ぎず、当業者にとっては、創造的な労働を行わない前提の下で、これらの図面に基づいて他の実施例の図面を得ることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】従来技術におけるゲート駆動回路の模式的回路図
【図１Ｂ】本発明の一実施形態によるゲート駆動回路の模式的回路図
【図２Ａ】従来技術における集積回路チップの高耐圧島と高耐圧接合端子の模式的平面図
【図２Ｂ】本発明の一実施形態による高耐圧島と高耐圧接合端子の模式的平面図
【図３Ａ】図２Ａに示す集積回路チップの高耐圧接合端子の、Ａ−Ａ方向に沿った断面図
【図３Ｂ】図２Ｂに示す集積回路チップの高耐圧接合端子の、Ｂ−Ｂ方向に沿った断面図
【図４】本発明の一実施形態による集積回路チップの作製方法の模式的ステップフローチャート
【発明を実施するための形態】
【００１１】
本発明についてよりよく理解してもらえるように、以下の説明において、大量の具体的な詳細を提供する。しかしながら、当業者にとって自明なのは、１つまたは複数のこれらの詳細がなくても本発明は実施可能である、という点である。他の例においては、本発明の特徴がぼかされないように、本分野の従来技術であるいくつかの技術的特徴について説明していない。
【００１２】
理解すべきなのは、本発明は様々な形式で実施可能であり、ここで提示された実施例に限定されるように解釈すべきではない、という点である。逆に、これらの実施例を提供することによって、開示は徹底的かつ完全なものとなり、本発明の範囲を当業者に完全に伝達される。添付図面では、特徴を明確に表現するため、層と領域のサイズならびに相対的サイズが誇張されることがある。同じ参照符号は一貫して同じ要素を表す。
【００１３】
理解すべきなのは、要素または層について、「…上にある」、「…に隣接する」、他の要素または層に「接続されている」または「結合されている」と表現される場合、直接的に他の要素または層の上にあり得て、それに隣接し得て、他の要素もしくは層に接続され得てもしくは結合され得て、または、介在する要素または層が存在し得る、という点である。逆に、要素について、「…上に直接ある」、「…に直接隣接する」、他の要素または層に「直接接続される」または「直接結合されている」と表現される場合には、介在する要素または層は存在しない。理解すべきなのは、第１、第２、第３等の用語を使って、種々の要素、部品、領域、層および／または部分を説明することができるが、これらの要素、部品、領域、層および／または部分はこれらの用語により制限されない、という点である。これらの用語は、１つの要素、部品、領域、層または部分を、もう１つの要素、部品、領域、層または部分と区別するために用いられるに過ぎない。従って、以下で検討する第１の要素、部品、領域、層または部分は、本発明の教示から逸脱しない範囲において、第２の要素、部品、領域、層または部分として表され得る。
【００１４】
例えば、「…の下に」、「…の下方に」、「下方の」、「…の下にある」、「…の上にある」、「上方の」などの、空間に関する用語は、ここで、説明しやすいために使用されるものであり、図中に示された１つの要素または特徴と他の要素または特徴との関係を説明するものである。理解すべきなのは、空間に関する用語には、図中に示す方向以外に、使用中および操作中のデバイスの様々な方向をさらに含む意図がある、という点である。例えば、図面中のデバイスがひっくり返されると、元々、「他の要素の下方にある」または「その下にある」または「その下に」という用語によって説明された要素または特徴は、他の要素または特徴の「上」にあることになる。従って、「…の下方に」、「…の下にある」という例示的な用語は、上と下という２つの方向を含み得る。デバイスが別の方向に向けられる（９０°転回されるまたは他の方向に向けられる）場合に、ここで使用される空間に関する説明用語は相応に解釈されるべきである。
【００１５】
本明細書で使用される用語の目的は具体的な実施例を説明することのみにあり、本発明の制限とはならない。本明細書で使用する場合、単数形の「１」、「１つ」および「前記／当該」は、前後の文が他の方式を明示していない限り、複数形も含むことも意図している。また、「構成する」および／または「含む」という用語について、本明細書において使用されるときに、言及する特徴、整数、ステップ、操作、要素および／または部品が確かに存在するが、１つ以上の他の特徴、整数、ステップ、操作、要素、部品および／またはグループの存在または追加を排除しないことを理解すべきである。「および／または」という用語は、明細書で使用されるとき、列記された項目に関連するあらゆるすべての組み合わせを含むように使用される。
【００１６】
本発明をよく理解してもらうため、本発明が提案する技術的特徴を詳しく説明できるように、以下の説明においては詳細な構造およびステップを提示する。本発明の好ましい実施例について次のように詳細に説明するが、本発明は、詳細に説明される実施の形態以外に、他の実施の形態を有していてもよい。
【実施例１】
【００１７】
前述した問題を解決するために、本実施例は、集積回路チップと、当該集積回路チップを使用して形成するゲート駆動回路とを提案する。当該集積回路チップの内部にブートストラップデバイスが形成されているため、外付けブートストラップダイオードを使用する必要がなかなる。そのため、外付けブートストラップダイオードの使用によって応用システム回路にもたす、設計が複雑であり、デバッグが困難であり、かつ、コストが高いという問題を克服している。高耐圧の空乏性ＮＭＯＳデバイスを設計することによって、当該デバイスと高耐圧集積回路の高耐圧島とが一体化され、チップのレイアウト面積を実質的に増加させずに済むとともに、当該デバイスを使用可能な回路構造を提供することにより、本実施例の目的は実現される。
【００１８】
以下、図１Ｂ〜図３Ｂを参照しながら、本発明の一実施形態による集積回路チップと、当該集積回路チップを使用して形成されているブートストラップ回路とについて説明する。
【００１９】
まず、図１Ｂに示すように、本実施例はブートストラップ回路１００ｂを開示している。ブートストラップ回路１００ｂには、使用する集積回路チップ１０ｂの内部にバイポーラトランジスタＱ１および高耐圧の空乏型ＮＭＯＳデバイスＮ１が形成されている。
【００２０】
図１Ｂに示すゲート駆動回路の接続関係は次の通りである。前記バイポーラトランジスタＱ１のコレクタ電極とベース電極とが短絡するとともに、前記集積回路チップ１０ｂのローサイド電源端子ＶＣＣに接続されており、前記バイポーラトランジスタＱ１のエミッタ電極が前記空乏型ＭＯＳデバイスＮ１のゲート電極に接続されており、前記空乏型ＭＯＳデバイスＮ１のゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極が前記集積回路チップ１０ｂのハイサイド電源端子ＶＢに接続されている。前記集積回路チップ１０ｂのローサイド電源端子ＶＣＣが抵抗Ｒ１を介して動作電源（例えば電圧６００Ｖの外部動作電源）に接続されており、前記集積回路チップ１０ｂのハイサイド電源端子ＶＢがブートストラップコンデンサＣ１の第１の端子に接続されており、前記集積回路チップ１０ｂのフローティング電源端子ＶＳが前記ブートストラップコンデンサＣ１の第２の端子に接続されており、前記集積回路チップ１０ｂのハイサイド出力ＨＯが第１のパワートランジスタＰ１のゲート電極に接続されており、前記第１のパワートランジスタＰ１のソース電極が前記動作電源に接続されており、前記第１のパワートランジスタＰのドレイン電極が前記集積回路チップ１０ｂの前記フローティング電源端子ＶＳおよび第２のパワートランジスタＰ２のドレイン電極に接続されており、前記集積回路チップ１０ｂのローサイド出力ＬＯが第２のパワートランジスタＰ２のゲート電極に接続されており、前記第２のパワートランジスタＰ２のソース電極が前記集積回路チップ１０ｂの接地端子ＣＯＭに接続されている。
【００２１】
図１Ｂに示すゲート駆動回路１００ｂがブートストラップを実現する原理は次の通りである。動作時に集積回路チップ１０ｂのＶＳ端のレベルが低レベルと高電圧との間で周期的に変動する。ＶＳ端が低レベルであるときには、バイポーラトランジスタＱ１が順方向導通状態にあり、空乏型高耐圧ＮＭＯＳデバイスＮ１が開放状態にあることにより、動作電源がＶＢおよびＶＳの両端の間に接続されたブートストラップコンデンサＣ１を充電する。ＶＳ端が高電圧へ変動するときには、ＶＢ端はブートストラップコンデンサＣ１の作用で電圧が同期して上昇し、ＶＳ端の電位がＶＣＣ端を超えたときには、バイポーラトランジスタＱ１が逆バイアス阻止に入り、ＶＳ端の電圧がさらに上昇した後、空乏型高耐圧ＮＭＯＳデバイスＮ１が基板バイアス効果のため阻止状態に変わる。このように、本発明が提供するデバイス（すなわち集積回路チップ１０ｂ）を用いれば図１Ｂのゲート駆動回路を構成することができ、外付けされる個別のブートストラップダイオードを取り除くことができる。
【００２２】
理解すべきなのは、集積回路チップ１０ｂは通常、制御回路と、ローサイド駆動回路と、ハイサイド駆動回路と、制御回路のローサイド制御信号をハイサイド駆動回路に伝達するレベルシフト回路とを備える、という点である。ハイサイド駆動回路は、チップまたは半導体基板の高耐圧島に形成されており、電位が変動電位であり、通常は、高耐圧接合端子で包囲されることで高電圧に耐え、ハイサイド駆動回路とローサイド駆動回路とを分離する役割を果たす。本実施例中の高耐圧集積回路チップ１０ｂのバイポーラトランジスタＱ１が集積回路チップの低電圧領域に作製されるとともに、高耐圧の空乏型ＮＭＯＳデバイスＮ１が集積回路チップの高耐圧島の高耐圧接合端子として用いられることにより、レイアウト面積を実質的に増加させない。
【００２３】
バイポーラトランジスタＱ１はＢＣＤプロセスプラットフォームの標準バイポーラトランジスタで実現可能であり、ここでは過剰の説明をしない。次に、図２Ａ〜図３Ｂを参照しながら、本実施例の集積回路チップ１０ｂの高耐圧島および高耐圧接合端子について説明するとともに、現在の高耐圧集積回路チップ１０ａの高耐圧島および高耐圧接合端子の構造に合わせて、両者の違いを説明する。
【００２４】
まず、図２Ａおよび図２Ｂを参照すると、図２Ａは、通常の高耐圧島と高耐圧接合端子の模式的平面図であり、図２Ｂは、本実施例が提案する高耐圧島と高耐圧接合端子の模式的平面図である。図２Ａに示す従来の高耐圧島（例示的には四角形）１０１ａは高耐圧接合端子（例示的には四角形）１０２ａに包囲されている。通常、高耐圧接合端子１０２ａの１辺に、例えば図２Ａ中の１０３ａの部分に、ＬＤＭＯＳデバイスなどのレベルシフトデバイスが２つ集積されており、高耐圧接合端子１０２ａの他の３辺に、例えば図２Ａ中の１０４ａに、通常の耐圧接合端子があり、高耐圧島の耐圧性を確保する。図２Ｂは、本実施例が提案する高耐圧島１０１ｂを示しており、高耐圧接合端子１０２ｂの３辺１０４ｂに空乏型高耐圧ＮＭＯＳデバイスが集積されており、かつ、高耐圧接合端子のもう１辺に２つの高耐圧レベルシフトデバイス１０３ｂが同様に集積されている。図２Ｂから分かるように、本実施例は、通常の高耐圧島においてデバイスのない３辺の高耐圧接合端子を利用し、これらの３辺の高耐圧接合端子に高耐圧の空乏型ＮＭＯＳデバイスを設けるため、追加的な面積は必要ない。
【００２５】
続いて、図３Ａおよび図３Ｂに示すように、図３Ａは、通常の高耐圧接合端子の構造概略図であり、図２Ａの断面位置Ａ−Ａに対応している。基本構造は、Ｐ型基板１０３、Ｐ型基板１０３に位置するＰ型埋め込み層１０４と深型Ｎ埋め込み層１０５と、および、Ｐ型埋め込み層１０４と深型Ｎ埋め込み層１０５との上に位置するかつエピタキシャル成長後に作製されたＰウェル（Ｐトラップとも呼ばれている）１０６と高耐圧のＮウェル（Ｎトラップとも呼ばれている）１０７と、を備える。高耐圧のＮウェル１０７はドリフト領域として用いられ、高耐圧のＮウェル１０７に低電圧のＮウェル１０８が形成されている。Ｐ＋アクティブ領域１１０ａは、Ｐウェル１０６に形成されており、Ｐウェルを引き出してＰ基板に接続するために用いられ、低電圧のＮウェル１０８にＮ＋アクティブ領域１１０ｂを形成し、Ｎウェルを引き出すために用いられる。つまり、高耐圧島の電位ＶＢ端においては、Ｐ＋アクティブ領域１１ａとＮ＋アクティブ領域１１０ｂとの間および他の隣接領域（図示せず）との間に、フィールド酸化層などの分離構造１０９が形成されており、Ｐ＋アクティブ領域１１０ａとＮ＋アクティブ領域１１０ｂとの間の分離構造１０９上にポリシリコンフィールドプレート１１１が形成されている。要素１１２ａは、Ｐ＋アクティブ領域端を引き出すと同時にポリシリコンフィールドプレート１１１を引き出す金属リードであり、要素１１２ｂは、Ｎ＋アクティブ領域を接続して高耐圧島電位（すなわちハイサイド電源端子ＶＢ）を引き出す金属リードである。金属リードと、対応する領域とを接続するために、金属リードと基板との間に、誘電体層と、導電性材料が充填されたスルーホールとが形成されている。
【００２６】
図３Ｂは、本実施例が開示する高耐圧空乏ＮＭＯＳデバイスの構造である。その構造は、図２Ｂの断面位置Ｂ−Ｂに対応しており、基本構造がＰ型基板１０３を含み、Ｐ型基板１０３にＰ型埋め込み層１０４と深型Ｎ埋め込み層１０５とが形成されている。Ｐ型埋め込み層１０４と深型Ｎ埋め込み層１０５との上に、Ｐウェル１０６と高耐圧のＮウェル１０７とが形成されている。高耐圧のＮウェル１０７はドリフト領域として用いられ、高耐圧のＮウェル１０７には低電圧のＮウェル１０８が形成されている。Ｐウェルを引き出してＰ基板に接続するためのＰ＋アクティブ領域１１０ａがＰウェル１０６に形成されている。Ｎウェルを引き出すためのＮ＋ソース領域１１０ｂを低電圧のＮウェル１０８に形成する。高耐圧のＮウェルを引き出し、すなわち空乏型ＮＭＯＳデバイスのドレイン電極を形成するためのＮ＋ドレイン電極１１０ｃが、高耐圧のＮウェルにさらに形成されている。Ｐ＋アクティブ領域１１０ａ、Ｎ＋ソース領域１１０ｂとＮ＋ドレイン電極１１０ｃとの間、および、隣接領域（図示せず）との間に、フィールド酸化層などの分離構造１０９が形成されている。Ｎ＋ドレイン電極１１０ｃとＮ＋ソース領域１１０ｂとの間の分離構造１０９上にポリシリコンフィールドプレート１１１が形成されている。金属リード１１２ａはスルーホールを介してＰ＋アクティブ領域に電気的に接続されており、金属リード１１２ｂは、Ｎ＋ソース領域１１０ｂに電気的に接続されており、ハイサイド電源端子ＶＢに電気的に接続されるために用いられる。金属リード１１２ｃは、高耐圧空乏ＮＭＯＳデバイスのドレイン電極およびゲート電極の金属リードであり、ドレイン電極とゲート電極とを短絡させる方式によれば充電電流を高めることができる。
【００２７】
図３Ａと図３Ｂとの比較から、本実施例の高耐圧の空乏型ＮＭＯＳデバイスＮ１はドレイン電極の注入を追加するとともに、一部の金属リードの接続方式を変更するだけなので、標準プロセスプラットフォームの従来の階層を採用して作製することが完全に可能であり、追加的なコストが増えないことが分かる。
【００２８】
さらに説明すると、図２Ｂにおける高耐圧接合端子１０４ｂについて、その断面に示す構造は図３Ｂにも示す構造である。すなわち、１つの高耐圧島について、高耐圧接合端子に１つの空乏型ＭＯＳデバイスが形成されており、当該空乏型ＭＯＳデバイスの幅が、高耐圧接合端子の３つの辺１０４ｂの長さの和である。
【００２９】
本実施例による集積回路チップおよびブートストラップ回路は、チップ内部の高耐圧接合端子に空乏型ＭＯＳデバイスを形成するため、高電圧を受けることができ、従って、ブートストラップデバイスとして用いることができる。これにより、ブートストラップ回路を形成する際に外付けブートストラップダイオードを使用する必要をなくし、チップの集積度を高め、周辺回路を簡略化することができるため、コストを低減し、信頼性を高めることができる。しかも、集積されたブートストラップデバイスのためには追加的なプロセスが不要であり、標準プロセスとの互換性がある。
【実施例２】
【００３０】
本実施例は集積回路チップの作製方法を提案する。集積回路チップの作製方法は、図４に示すように、高耐圧ゲート駆動回路を作製するための高耐圧島を形成する半導体基板を提供するステップ４０１を含む。
【００３１】
ここで、半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、もしくは他のＩＩＩ−Ｖ化合物半導体などの材料のうち少なくとも１種であってよく、これらの半導体が構成する多層構造等、または、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコン・ゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）およびゲルマニウム・オン・インシュレータ（ＧｅＯＩ）等であってもよい。半導体基板上に、例えばＮＭＯＳおよび／またはＰＭＯＳ等のデバイスが形成されていてよい。同様に、半導体基板にさらに導電性要素が形成されていてよく、導電性要素は、トランジスタのゲート電極、ソース電極またはドレイン電極であってよく、トランジスタに電気的に接続されている金属相互接続構造等であってもよい。
【００３２】
前記高耐圧島および高耐圧ゲート駆動回路は、本分野で一般的な、フォトリソグラフィ、注入、エッチング等の方法によって、具体的な回路レイアウトおよび設計に基づいて作製することができるが、ここでは過剰の説明をしない。
【００３３】
ステップ４０２において、前記半導体基板に、前記高耐圧島を取り囲む空乏型ＭＯＳデバイスを形成する。前記空乏型ＭＯＳデバイスは前記高耐圧島の高耐圧接合端子として用いられ、前記空乏型ＭＯＳデバイスのゲート電極とドレイン電極とが短絡し、前記空乏型ＭＯＳデバイスのソース電極が前記集積回路チップのハイサイド電源端子に接続されている。
【００３４】
１つの実施例では、前記高耐圧接合端子／空乏型ＭＯＳデバイスと高耐圧島のレイアウトは図２Ｂに示す通りに、高耐圧島と高耐圧接合端子は四角形をし、前記高耐圧島において３つの連続する辺に前記空乏型ＭＯＳデバイスを形成する。例示的には、前記高耐圧島の残りの１辺に、例えばＬＤＭＯＳデバイスなどの高耐圧レベルシフトデバイスを形成する。
【００３５】
１つの実施例では、前記空乏型ＭＯＳデバイスは、下記のステップで完成することができる。
まず、隣接する、第１の導電タイプを有する第１のウェル領域（トラップ領域とも呼ばれている）と、第２の導電タイプを有する第２のウェル領域とを、前記半導体基板に形成する。前記第１の導電タイプは例えばＰ型であり、前記第２の導電タイプは例えばＮ型である。
続いて、前記半導体基板に、第１の導電タイプを有する第１の埋め込み層と第２の導電タイプを有する第２の埋め込み層とを形成する。
続いて、前記半導体基板にエピタキシャル層を形成し、前記エピタキシャル層に、第１の導電タイプを有する第１のウェル領域と第２の導電タイプを有する第２の高耐圧ウェル領域とを作製し、そして、前記第２の高耐圧ウェル領域に、第２の導電タイプを有する第３の低電圧ウェル領域を作製する。
続いて、前記エピタキシャル層に、フィールド酸素などの分離構造を形成することでアクティブ領域を画成する。
続いて、第１の導電タイプを有するアクティブ領域を前記第１のウェル領域に形成し、第２の導電タイプを有するドレイン電極が前記第２のウェル領域に形成し、第２の導電タイプを有するソース領域が前記第３のウェル領域に形成する。
続いて、前記第２の導電タイプを有するドレイン電極と前記第２の導電タイプを有するソース領域との間の分離構造上にポリシリコンフィールドプレートを形成する。
続いて、前記第１の導電タイプのアクティブ領域と、前記第２の導電タイプを有するドレイン電極と、前記第２の導電タイプを有するソース領域と、前記ポリシリコンフィールドプレートとを覆う第１の誘電体層を形成する。
続いて、導電性材料が充填されたコンタクトホール（ｃｏｎｔａｃｔ）を前記第１の誘電体層に形成する。
続いて、前記第１の導電タイプのアクティブ領域、前記第２の導電タイプを有するドレイン電極、前記第２の導電タイプを有するソース領域、および前記ポリシリコンフィールドプレートに、前記コンタクトホールを介して接続されている金属リードを形成し、前記第２の導電タイプを有するドレイン電極と前記ポリシリコンフィールドプレートとが、同一の金属リードに接続されている。
【００３６】
ステップ４０３において、コレクタ電極とベース電極とが短絡するとともに前記集積回路チップのローサイド電源端子に接続されており、エミッタ電極が前記空乏型ＮＭＯＳデバイスのゲート電極に接続されているバイポーラトランジスタを、前記半導体基板に形成する。
【００３７】
理解すべきなのは、前記バイポーラトランジスタが、前記半導体基板中の、前記高耐圧接合端子の外に位置する領域中に形成されている、という点である。
【００３８】
これにより、本発明の実施例による集積回路チップの作製方法のプロセスステップが完了する。理解すべきなのは、本実施例の集積回路チップの作製方法は、上記ステップを含むだけでなく、バイポーラトランジスタおよび低電圧駆動回路、制御回路を作製するステップなど、他の必要なステップを上記ステップの前、中、または後にさらに含むことができる、という点である。
【００３９】
理解すべきなのは、上記各ステップは、本発明の実施例による集積回路チップの作製方法に含まれるステップを説明しているに過ぎず、ステップの順序を表してはおらず、言及されている各ステップは、前後して行うか、もしくは同時に行うことが可能である、という点である。
【００４０】
本実施例による集積回路チップの作製方法は、チップ内部の高耐圧接合端子に空乏型ＭＯＳデバイスを形成するため、高電圧を受けることができ、従って、ブートストラップデバイスとして用いることができる。これにより、ブートストラップ回路を形成する際に外付けブートストラップダイオードを使用する必要をなくし、チップの集積度を高め、周辺回路を簡略化することができるため、コストを低減し、信頼性を高めることができる。しかも、集積されたブートストラップデバイスのためには追加的なプロセスが不要であり、標準プロセスとの互換性がある。
【００４１】
本発明については、すでに上記実施例を用いて説明したが、理解すべきなのは、上記実施例は、例示および説明という目的に用いられるものに過ぎず、説明された実施例の範囲内に本発明を制限しようとするものではない、という点である。また、本発明は上記実施例に限定されず、本発明の教示に基づいて、より多くの変形や変更を行うこともでき、これらの変形や変更はいずれも、本発明が保護を請求しようとする範囲にあるという点について、当業者は理解可能である。本発明の保護範囲は、添付の特許請求の範囲およびその均等範囲により規定される。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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