(57)【特許請求の範囲】
【請求項１】
主面に溝が形成された基板と、
前記溝の底部に配置された部分を有する第１導電型のドリフト領域と、
前記ドリフト領域と接続して前記溝の一方の側面に配置された第２導電型のウェル領域と、
前記ドリフト領域と離間して、前記溝の前記側面において前記ウェル領域の表面に配置された第１導電型の第１半導体領域と、
前記溝の内部に前記ドリフト領域を介して前記ウェル領域と対向して配置された第１導電型の第２半導体領域と、
前記ウェル領域及び前記第１半導体領域のそれぞれの上面にまたがって開口部が形成されて前記溝の深さ方向に延伸するゲートトレンチの内部に配置され、前記ウェル領域と対向するゲート電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記ドリフト領域が、前記溝の前記側面から前記溝の底部に亘って連続的に配置され、
前記ウェル領域が、前記溝の前記側面で前記ドリフト領域の表面に配置されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板が、絶縁性基板であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ドリフト領域の前記溝の底部に配置された部分が、前記側面の延伸する前記溝の長手方向に沿って第１導電型領域と第２導電型領域を交互に配置した構造を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ドリフト領域の前記溝の底部に配置された部分が、前記溝の深さ方向に沿って第１導電型領域と第２導電型領域を積層した構造を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１半導体領域と第２半導体領域の間に流れる主電流が遮断されるオフ状態において、前記第１導電型領域と前記第２導電型領域の境界に形成されるｐｎ接合から伸びる空乏層によって前記第１導電型領域と前記第２導電型領域が空乏化するように、前記第１導電型領域と前記第２導電型領域の不純物濃度が設定されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記溝の前記側面において前記第１半導体領域の表面に配置され、前記第１半導体領域と電気的に接続された第１の主電極と、
前記第１の主電極と対向して前記溝の内部に配置され、前記第２半導体領域と電気的に接続された第２の主電極と、
前記第１の主電極と前記第２の主電極の間に前記溝の内部を埋め込んで配置された分離絶縁膜と
を更に備え、
前記分離絶縁膜の前記第１の主電極と前記第２の主電極で挟まれた部分が、前記溝の前記側面と並行に延在する分割溝によって分割されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
基板の主面に溝を形成する工程と、
前記溝の底部に配置された部分を有する第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域と接続させて、前記溝の一方の側面に第２導電型のウェル領域を形成する工程と、
前記ドリフト領域と離間させて、前記溝の前記側面において前記ウェル領域の表面に第１導電型の第１半導体領域を形成する工程と、
前記ドリフト領域を介して前記ウェル領域と対向させて、前記溝の内部に第１導電型の第２半導体領域を形成する工程と、
前記ウェル領域及び前記第１半導体領域のそれぞれの上面にまたがって開口部が形成されて前記溝の深さ方向に延伸するゲートトレンチを形成する工程と、
前記ゲートトレンチの内部に前記ウェル領域と対向するゲート電極を形成する工程と
を含み、
前記基板に不純物をイオン注入することにより前記ドリフト領域を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記基板に不純物をイオン注入することにより、前記ウェル領域、前記第１半導体領域及び前記第２半導体領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ドリフト領域を、前記溝の前記側面から前記溝の底部に亘って連続的に形成し、
前記ドリフト領域の前記溝の前記側面に形成される部分、前記溝の前記側面において前記ドリフト領域の表面に形成される前記ウェル領域、及び、前記ウェル領域の表面に形成される前記第１半導体領域を、前記溝の開口部から前記溝の前記側面に向けて斜めに不純物を打ち込むイオン注入により形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】  半導体装置の性能を向上するための技術開発が進められている。例えば、単位セルの寸法を縮小して耐圧−オン抵抗のトレードオフ特性を改善するために、半導体基板の表面層の一部に形成したトレンチの底部にドレイン領域を形成し、トレンチの側面をドリフト領域とする半導体装置が開示されている（特許文献１参照。）。この半導体装置では、トレンチの内部に埋設された導電体の上にドレイン電極が設けられている。そして、ベース領域及びソース領域は非トレンチ部の半導体基板の表面層に形成され、ドレイン領域とソース領域がゲート電極を挟んで配置された構造である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１８１３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  ソース領域とドレイン領域がゲート電極を挟んで配置された構造では、ソース領域の直下の領域がトランジスタ動作に寄与しない。このため、トランジスタのチップ面積が有効に使用されず、余分な面積が必要になるという問題があった。【０００５】  本発明は、上記課題に鑑みてなされたものであり、その目的は、トランジスタのチップ面積を抑制できる半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】  本発明の一態様に係る半導体装置は、基板に形成された溝の底部に配置されたドリフト領域、溝の側面に積層されたウェル領域及びソース領域、溝の内部に配置されたドレイン領域を備え、ウェル領域とソース領域の上面にまたがって開口部が形成された溝の深さ方向に延伸するゲートトレンチの内部にゲート電極が配置されていることを要旨とする。【０００７】  本発明の他の態様に係る半導体装置の製造方法は、基板に形成された溝の底部にドリフト領域を形成する工程、溝の側面にウェル領域とソース領域を積層する工程、溝の内部にドレイン領域を構成する工程を含み、ウェル領域とソース領域の上面にまたがって開口部が形成された溝の深さ方向に延伸するゲートトレンチの内部にゲート電極を形成することを要旨とする。
【発明の効果】
【０００８】  本発明によれば、トランジスタのチップ面積を抑制できる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図２】本発明の第１の実施形態に係る半導体装置の主電流の電流経路を示す、図１のＩＩ−ＩＩ方向に沿った断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の空乏層の広がりを説明するための模式図である。
【図４】本発明の第１の実施形態に係る半導体装置のゲートトレンチを示す模式的な平面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その７）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その８）。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その９）。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１０）。
【図１５】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す模式的な斜視図である。
【図１６】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。
【図１９】本発明の第３の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である。
【図２１】本発明の第４の実施形態に係る半導体装置の構成を示す模式的な斜視図である。
【発明を実施するための形態】
【００１０】  以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１１】  （第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、主面に溝１００が形成された基板１０と、基板１０にそれぞれ形成されたドリフト領域２０、ウェル領域３０、第１半導体領域４０、第２半導体領域５０を備える。
【００１２】  ドリフト領域２０は第１導電型であり、溝１００の底部に配置された部分を有する。なお、図１に示した実施形態では、ドリフト領域２０が、溝１００の一方の側面（以下において「第１の側面」という。）から溝１００の底部に亘って連続的に配置されている。
【００１３】  ウェル領域３０は第２導電型であり、ドリフト領域２０と接続して溝１００の第１の側面に配置されている。図１に示したウェル領域３０は、溝１００の第１の側面でドリフト領域２０の表面に配置されると同時に、溝１００の底部においてウェル領域３０の下端がドリフト領域２０と接続している。
【００１４】  第１半導体領域４０は第１導電型であり、溝１００の第１の側面においてウェル領域３０の表面に配置されている。第１半導体領域４０は、ドリフト領域２０と離間して配置されるように、ウェル領域３０の外縁を超えないようにウェル領域３０の表面に配置されている。したがって、図１に示すように、第１半導体領域４０の下端は、ウェル領域３０の下端よりも上方に位置している。
【００１５】  第２半導体領域５０は第１導電型であり、溝１００の内部に、ドリフト領域２０を介してウェル領域３０と対向して配置されている。第２半導体領域５０は、ウェル領域３０と離間した位置でドリフト領域２０と接続している。図２に示した第２半導体領域５０は、第１の側面と対向する溝１００の側面（以下において「第２の側面」という。）に近接して、ドリフト領域２０と隣接して溝１００の底部に配置されている。
【００１６】  なお、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。
【００１７】  上記のように、図１に示す半導体装置は、溝１００の第１の側面に、ドリフト領域２０、ウェル領域３０及び第１半導体領域４０が第１の側面の面法線方向（以下において、溝１００の「短手方向」という。）に沿って積層されている。そして、ドリフト領域２０、ウェル領域３０及び第１半導体領域４０のそれぞれの上面にまたがって開口部が形成されて溝１００の深さ方向に延伸する複数のゲートトレンチが形成され、ゲートトレンチの内壁面にゲート絶縁膜６５が配置されている。ゲートトレンチは、溝１００の底部に配置されたドリフト領域２０に達するように形成される。
【００１８】  図１に示すように、ゲート絶縁膜６５はドリフト領域２０、ウェル領域３０及び第１半導体領域４０に亘って短手方向に連続的に形成されている。ゲートトレンチの内部には、ゲート絶縁膜６５を介してウェル領域３０と対向するゲート電極６０が配置されている。
【００１９】  図１に示す半導体装置は、第１半導体領域４０と電気的に接続された第１の主電極７０と、第２半導体領域５０と電気的に接続する第２の主電極８０を更に備える。第１の主電極７０は、溝１００の第１の側面において第１半導体領域４０の表面に配置されている。第２の主電極８０は、第１の主電極７０と対向して溝１００の第２の側面に配置され、第２の主電極８０の下端が溝１００の底部で第２半導体領域５０と接している。
【００２０】  第１の主電極７０は、オン状態において半導体装置を流れる主電流の電流経路の一方の端部である。第２の主電極８０は、電流経路の他方の端部である。半導体装置の主電流は、第１半導体領域４０、ウェル領域３０、ドリフト領域２０及び第２半導体領域５０を介して、第１の主電極７０と第２の主電極８０の間を流れる。
【００２１】  図１に示した半導体装置は、詳細を後述するように、電流経路の途中に配置されたゲート電極６０に所定の電圧を印加することによって主電流が制御され、トランジスタとして動作する。以下では、第１半導体領域４０をソース領域、第１の主電極７０をソース電極、第２半導体領域５０をドレイン領域、第２の主電極８０をドレイン電極として、半導体装置を説明する。
【００２２】  溝１００の内部は、分離絶縁膜９０によって埋め込まれている。つまり、溝１００の底部に配置されたドリフト領域２０の上方や、ソース電極７０とドレイン電極８０との間に、分離絶縁膜９０が配置されている。この分離絶縁膜９０によって、ドリフト領域２０の上方に配置されたソース電極７０とドリフト領域２０とが絶縁分離されている。図１では、半導体装置の構造をわかりやすくするために、分離絶縁膜９０を透過して半導体装置を示している。つまり、分離絶縁膜９０は外縁のみを示している（以下、斜視図において同様。）
【００２３】  なお、溝１００の外側、即ち図示を省略したドリフト領域２０の側面部分の外側とドレイン電極８０の外側は、基板１０の溝１００が形成されていない領域である。
【００２４】  図１に示すドリフト領域２０の溝１００の底部に配置された部分は、基板１０の主面と平行に溝１００が延伸する方向に沿って、第１導電型領域であるｎ型ドリフト領域２１と第２導電型領域であるｐ型ドリフト領域２２を交互に配置した構造である。つまり、図１に示した半導体装置は、溝１００が延伸する方向（以下において、溝１００の「長手方向」という。）に沿って複数のｐｎ接合が一定の周期で配列されたスーパージャンクション構造（ＳＪ構造）を有する。ＳＪ構造の半導体装置では、ドリフト領域２０のｎ型の不純物の濃度を高くしたｎ型ドリフト領域２１を主電流が流れ、オン抵抗を下げることができる。一方、逆バイアス時ではｐｎ接合から伸びる空乏層によってｎ型ドリフト領域２１とｐ型ドリフト領域２２が空乏化されて、高耐圧が確保される。
【００２５】  図１に示した半導体装置では、オン状態においてゲート絶縁膜６５と接するウェル領域３０にチャネル領域が形成される。以下に、図１に示した半導体装置の基本的な動作について説明する。
【００２６】  オン動作において、ソース電極７０の電位を基準として、ドレイン電極８０に正の電位を印加した状態でゲート電極６０の電位を制御することにより、半導体装置がトランジスタとして機能する。即ち、ゲート電極６０とソース電極７０間の電圧を所定の閾値電圧以上にすることにより、ゲート電極６０の側面のウェル領域３０のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となり、ドレイン電極８０とソース電極７０の間に主電流が流れる。このとき、ウェル領域３０には基板１０の主面と平行な方向に沿って主電流が流れる。図２に、オン状態における半導体装置の主電流の電流経路を矢印Ｉで示す。
【００２７】  一方、オフ動作では、ゲート電極６０とソース電極７０の間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
【００２８】  また、オフ状態では、ウェル領域３０とドリフト領域２０との間のｐｎ接合からドレイン領域５０に向かって空乏層が広がる。この時、図３に矢印で示すように、ｎ型ドリフト領域２１とｐ型ドリフト領域２２との界面からも空乏層２００が広がる。ある程度まで逆方向電圧が大きくなると、ｎ型ドリフト領域２１とｐ型ドリフト領域２２がともに完全に空乏した状態（ピンチオフ状態）となる。
【００２９】  ｎ型ドリフト領域２１とｐ型ドリフト領域２２がピンチオフ状態になることにより、ｎ型ドリフト領域２１とｐ型ドリフト領域２２の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
【００３０】  図１に示した半導体装置では、溝１００の底部に配置したドリフト領域２０の上方にソース領域４０やソース電極７０が配置されている。このため、ソース電極とドレイン電極がゲート電極を挟んで配置された構造とは異なり、ソース電極７０の直下の領域は活性領域であり、トランジスタ動作に寄与しない領域とはならない。したがって、図１に示した半導体装置によれば、トランジスタ動作に寄与しない領域が削減され、チップ面積を抑制することができる。
【００３１】  また、ソース領域４０及びウェル領域３０が溝１００の第１の側面に配置され、溝１００の深さ方向にゲートトレンチが形成されている。このため、オン状態において、チャネル領域の端部が溝１００の第１の側面に沿って深さ方向に延在する。即ち、溝１００の開口部から溝１００の底部に至るゲート幅でチャネル領域が形成される。このようにチャネル領域を広く形成することができるため、オン抵抗を低減することができる。
【００３２】  更に、溝１００の内部で第１の側面に沿ってソース領域４０を形成し、ソース領域４０が溝１００の深さ方向に延在している。このため、溝１００の第１の側面に沿って形成されるソース領域４０とソース電極７０とのコンタクト部分を、溝１００の深さ方向に広げることができる。これにより、基板１０の主面と平行にソース領域４０とソース電極７０とのコンタクト部分を形成する場合と比べて、チップ面積を増大させることなく、コンタクト面積を広くすることができる。したがって、ソース領域４０とソース電極７０のコンタクト抵抗を低減させて、オン抵抗を低くすることができる。
【００３３】  また、図１に示した半導体装置は、溝１００の第１の側面にドリフト領域２０を配置した構造である。このため、ゲート絶縁膜６５と対向するウェル領域３０にチャネル電荷を誘起させて半導体装置をオン状態にした際に、図４に破線Ａで囲んで示した領域においてドリフト領域２０とゲート絶縁膜６５との境界に蓄積電荷が生じる。この蓄積電荷による電流経路がウェル領域３０に形成されるチャネル領域と平行に形成されることによって、半導体装置のチャネル領域の抵抗成分を低減する効果を得ることができる。
【００３４】  なお、基板１０には絶縁性基板が好適に使用される。絶縁性基板を使用することにより、同一の基板１０に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板１０と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、「絶縁性を有する」基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。
【００３５】  例えば、絶縁性を有する炭化珪素（ＳｉＣ）を基板１０に使用する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０として使用できる。
【００３６】  基板１０にＳｉＣ基板を使用することにより、基板１０の絶縁性を高く、且つ熱伝導率を高くできる。このため、基板１０の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷やすことができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のとき主電流による発熱を効率良く発散させることができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を実現し易く、高い耐圧の半導体装置を実現できる。
【００３７】  以下に、図面を参照して、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
【００３８】  先ず、ノンドープの炭化珪素絶縁半導体である基板１０の主面に、溝１００を形成する。溝１００の深さは、例えば１０μｍ〜２０μｍ程度であり、短手方向の幅は、例えば１０μｍ程度である。
【００３９】  エッチング法によって溝１００を形成するために、基板１０の主面に所定の形状のマスク材１１１を形成する（図５参照。）。マスク材１１１として、例えばシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。そして、マスク材１１１上のフォトレジスト材をパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィ技術を用いる。パターニングされたフォトレジスト材をマスクにして、マスク材１１１をエッチングする。エッチング法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチングなどのドライエッチング法を用いる。次に、フォトレジスト材を酸素プラズマや硫酸などで除去する。このようにして形成したマスク材１１１をエッチングマスクとして、ドライエッチング法によって基板１０を選択的にエッチングし、図５に示すように溝１００を形成する。
【００４０】  マスク材１１１を除去した後、ドリフト領域２０の溝１００の第１の側面１１に沿った部分（以下において、ドリフト領域２０の「側面部分」という。）をイオン注入などにより形成する。例えば、図６に矢印で示すように、溝１００の開口部から第１の側面に向けて斜め上方から第１導電型の不純物を打ち込むイオン注入によりドリフト領域２０の側面部分を形成する。このとき、溝１００の第１の側面に対する不純物を打ち込む角度を溝１００の深さ及び短手方向の幅から決まるアスペクト比に応じて設定することによって、溝１００の第１の側面にのみ不純物を打ち込むことができる。これにより、溝１００の第１の側面にドリフト領域２０の側面部分が形成される。斜め上方から不純物を打ち込むため、ドリフト領域２０の側面部分の下端が溝１００の底部よりも下方に達している。
【００４１】  次いで、ドリフト領域２０の溝１００の底部に配置された部分（以下において、ドリフト領域２０の「底部分」という。）のｎ型ドリフト領域２１を形成する。例えば図７に示すように、溝１００の底部でｎ型ドリフト領域２１とする領域を露出させたマスク材１１２を、フォトリソグラフィ技術を用いて形成する。そして、マスク材１１２をマスクとして第１導電型の不純物を打ち込むイオン注入によって、基板１０の上部にｎ型ドリフト領域２１を選択的に形成する。このとき、基板１０の主面の面法線方向よりも第１の側面に向けて少し傾けて不純物を打ち込むことにより、ドリフト領域２０の側面部分の下方にも不純物が打ち込まれ、ドリフト領域２０の側面部分と底部分が相互に接続される。その後、マスク材１１２を除去する。
【００４２】  次に、ドリフト領域２０と接続させて、溝１００の第１の側面にウェル領域３０をイオン注入などによって形成する。例えば、図８に矢印で示すように、溝１００の開口部から第１の側面に向けて斜め上方から第２導電型の不純物を打ち込むイオン注入により、ドリフト領域２０の側面部分に重ねてウェル領域３０を形成する。このとき、溝１００の第１の側面に対する不純物を打ち込む角度を溝１００の深さ及び短手方向の幅から決まるアスペクト比に応じて設定することによって、溝１００の第１の側面にのみ不純物を打ち込むことができる。これにより、溝１００の第１の側面にウェル領域３０が形成される。
【００４３】  斜め上方から不純物を打ち込むため、ウェル領域３０の下端が溝１００の底部よりも下方に達している。なお、ウェル領域３０がドリフト領域２０を突き抜けないように、イオン注入の条件を調整する。ウェル領域３０の不純物濃度は、例えば１Ｅ１５／ｃｍ３〜１Ｅ１９／ｃｍ３程度である。
【００４４】  そして、ドリフト領域２０の底部分のｐ型ドリフト領域２２を形成する。例えば図９に示すように、溝１００の底部のｐ型ドリフト領域２２とする領域を露出させたマスク材１１３を形成し、マスク材１１３をマスクとして第２導電型の不純物を打ち込むイオン注入によって、基板１０の上部にｐ型ドリフト領域２２を選択的に形成する。これにより、溝１００の長手方向に沿ってｎ型ドリフト領域とｐ型ドリフト領域が交互に配置されたドリフト領域２０の底部分が形成される。その後、マスク材１１３を除去する。
【００４５】  ここまでの工程におけるイオン注入では、例えば、第１導電型のｎ型不純物として窒素（Ｎ）を用い、第２導電型のｐ型不純物としてアルミニウム（Ａｌ）やボロン（Ｂ）を用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。
【００４６】
ところで、オフ状態でＳＪ構造を完全に空乏化させて高い耐圧を得るためには、ｐ型のドリフト領域のｐ型不純物の総量とｎ型のドリフト領域のｎ型不純物の総量との比を１近傍に設定する必要がある。このため、ｎ型ドリフト領域２１のｎ型不純物の濃度Ｎｄ、ｐ型ドリフト領域２２のｐ型不純物の濃度Ｎａ、ｎ型ドリフト領域２１の幅Ｗｎ、ｐ型ドリフト領域２２の幅Ｗｐが以下の式（１）を満たすことにより、高い耐圧を得られる：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ  ・・・（１）
幅Ｗｎと幅Ｗｐは、ｎ型ドリフト領域２１とｐ型ドリフト領域２２が繰り返し配列される方向の幅である。式（１）を満足するように、ｎ型ドリフト領域２１とｐ型ドリフト領域２２の不純物濃度がそれぞれ設定される。
【００４７】  上記の条件を満たすドリフト領域２０を有するＳＪ構造の半導体装置によれば、オフ状態でｎ型ドリフト領域２１とｐ型ドリフト領域２２が空乏化されてドリフト領域２０の単位面積の耐圧を増大させることができる。なお、ドリフト領域２０の不純物濃度は、例えば１Ｅ１５／ｃｍ３〜１Ｅ１９／ｃｍ３程度である。
【００４８】  次に、溝１００の第１の側面においてウェル領域３０の表面にソース領域４０を形成する。例えば、図１０に矢印で示すように、溝１００の開口部から第１の側面に向けて斜め上方から第１導電型の不純物を打ち込むイオン注入により、ウェル領域３０の形成された領域にソース領域４０を形成する。このとき、溝１００の第１の側面に対する不純物を打ち込む角度を溝１００の深さ及び短手方向の幅から決まるアスペクト比に応じて設定することによって、溝１００のウェル領域３０にのみ不純物を打ち込む。ソース領域４０の不純物濃度は、例えば１Ｅ１８／ｃｍ３〜１Ｅ２１／ｃｍ３程度とする。
【００４９】  なお、ソース領域４０はドリフト領域２０と離間させて形成する。そのために、ソース領域４０を形成するイオン注入での不純物の打ち込み角度を、ウェル領域３０を形成するイオン注入での不純物の打ち込み角度よりも浅くする。これにより、ソース領域４０の下端がウェル領域３０の下端よりも上方になり、ソース領域４０がウェル領域３０の外側にはみ出すことを防止できる。
【００５０】  次いで、ドリフト領域２０を介してウェル領域３０と対向させて、溝１００の内部にドレイン領域５０を形成する。ドレイン領域５０は、ウェル領域３０と離間した位置でドリフト領域２０と接続する。例えば、図１１に示すように所定の領域を露出させて形成したマスク材１１４をマスクにして第１導電型の不純物を打ち込むイオン注入によって、溝１００の底部にドレイン領域５０を選択的に形成する。ドレイン領域５０の不純物濃度は、例えば１Ｅ１８／ｃｍ３〜１Ｅ２１／ｃｍ３程度である。
【００５１】  その後、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
【００５２】  次に、図１２に示すように、ドリフト領域２０の側面部分、ウェル領域３０及びソース領域４０のそれぞれの上面にまたがって開口部が形成され、溝１００の深さ方向に延伸するゲートトレンチ６００を形成する。例えば、基板１０の上面に形成したマスク材をフォトリソグラフィ技術によってパターニングし、エッチングによってゲートトレンチ６００を形成する。ゲートトレンチ６００は、ドリフト領域２０の側面部分、ウェル領域３０及びソース領域４０に達する幅で、ドリフト領域２０に達する深さまで形成される。
【００５３】
次いで、ゲートトレンチ６００の内壁面にゲート絶縁膜６５を形成する。例えば、ゲートトレンチ６００の内壁面を酸化してゲート絶縁膜６５を形成する。ゲート絶縁膜６５の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で１１００℃程度の温度に基板１０を加熱する。ゲート絶縁膜６５を形成した後、ウェル領域３０とゲート絶縁膜６５との界面における界面準位を低減するために、窒素、アルゴン、Ｎ2Ｏなどの雰囲気中で１０００℃程度のアニールを行ってもよい。また、直接ＮＯかＮ2Ｏ雰囲気中での熱酸化も可能である。その場合の温度は１１００℃〜１４００℃が好適である。ゲート絶縁膜６５の厚さは数十ｎｍ程度である。
【００５４】  次に、図１３に示すようにゲートトレンチ６００の内部にゲート電極６０を形成する。ゲート電極６０は、ゲート絶縁膜６５を介してウェル領域３０と対向する。ゲート電極６０の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜をゲート電極６０に使用する場合を説明する。
【００５５】  ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さを、ゲートトレンチ６００の開口部の長手方向の幅の２分の１よりも大きな値にする。ゲートトレンチ６００の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲートトレンチ６００をポリシリコン膜によって完全に埋めることができる。例えば、ゲートトレンチ６００の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リンＰＯＣｌ３中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜が形成され、ゲート電極６０に導電性を持たせる。
【００５６】  次に、ポリシリコン膜をエッチングして平坦化する。エッチング法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲートトレンチ６００の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲートトレンチ６００についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量は１．５μｍにするのがよい。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題ない。
【００５７】  その後、図１４に示すように、基板１０の上面に分離絶縁膜９０を堆積させ、溝１００を分離絶縁膜９０で埋め込む。分離絶縁膜９０には一般的にシリコン酸化膜が好適に使用され、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００５８】  分離絶縁膜９０の上面に形成したレジスト膜（図示せず）をフォトリソグラフィ技術などによってパターニングし、このレジスト膜をマスクにしてソース電極７０及びドレイン電極８０を形成する領域の分離絶縁膜９０を選択的に除去する。この分離絶縁膜９０を選択的に除去する工程により、ソース電極７０とコンタクトするソース領域４０のコンタクト面と、ドレイン電極８０とコンタクトするドレイン領域５０のコンタクト面が露出したコンタクトホールが分離絶縁膜９０に形成される。コンタクトホールを形成するエッチング法として、フッ酸を用いたウェットエッチング法や反応性イオンエッチングなどのドライエッチング法を用いることができる。その後、レジスト膜を酸素プラズマや硫酸などで除去する。
【００５９】
そして、分離絶縁膜９０に形成されたコンタクトホールを埋め込んで、図１に示したようにソース電極７０及びドレイン電極８０を形成する。ソース電極７０及びドレイン電極８０は金属膜とするのが一般的である。ソース電極７０とドレイン電極８０の材料には、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材を使用できる。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層をソース電極７０やドレイン電極８０に使用してもよい。
【００６０】  ソース電極７０及びドレイン電極８０は、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより全面に金属材を堆積させた後、パターニングしたレジスト膜をマスクにしたドライエッチング法によって金属材をエッチングして形成してもよい。また、メッキプロセスによって分離絶縁膜９０に形成したコンタクトホールを金属材で埋め込んで、ソース電極７０及びドレイン電極８０を形成してもよい。
【００６１】  以上により、図１に示した半導体装置が完成する。上記では、絶縁性の基板１０に不純物をイオン注入することによりドリフト領域２０を形成した。これにより、エピタキシャル成長の工程が不要になり、製造コストを抑制することができる。
【００６２】  同様に、ウェル領域３０、ソース領域４０及びドレイン領域５０を、不純物を基板１０にイオン注入して形成することにより、エピタキシャル成長によって形成する場合と比較して、製造コストを低減できる。
【００６３】  また、ドリフト領域２０の側面部分、この側面部分の表面に形成されるウェル領域３０、及び、ウェル領域３０の表面に形成されるソース領域４０を、溝１００の開口部から第１の側面に向けて斜めに不純物を打ち込むイオン注入により形成する。これにより、製造コストを抑制すると同時に、第１の側面のみにこれらの領域を形成することができる。
【００６４】  ＜変形例＞
図１５に示す第１の実施形態の変形例に係る半導体装置は、ドリフト領域２０が溝１００の底部のみに配置されている。つまり、溝１００の第１の側面にドリフト領域２０を配置していない点が、図１に示す半導体装置と異なる。
【００６５】  図１５に示すように、溝１００の第１の側面に配置されたウェル領域３０の下端が、溝１００の底部においてドリフト領域２０と接続している。また、ゲートトレンチの開口部がウェル領域３０及び第１半導体領域４０のそれぞれの上面にまたがって形成され、ゲートトレンチの内部にゲート絶縁膜６５及びゲート電極６０が配置されている。ゲートトレンチは、溝１００の深さ方向に延伸してウェル領域３０を貫通し、下端がドリフト領域２０に達するように形成されている。
【００６６】  図１５に示す半導体装置によれば、溝１００の第１の側面にドリフト領域２０を形成しないため、製造工程が短縮されると同時に製造コストを抑制できる。
【００６７】  図１５に示した半導体装置においても、ソース電極７０の直下の領域がトランジスタ動作に寄与しない領域とはならず、チップ面積を抑制できる。また、オン状態においてチャネル領域が溝１００の深さ方向に沿って形成されるため、オン抵抗を低減することができる。更に、ソース領域４０が溝１００の深さ方向に延在しているため、ソース領域４０とソース電極７０のコンタクト抵抗を抑制できる。
【００６８】  なお、本発明の実施形態に係る半導体装置は、図１５に示すように、ドリフト領域２０をＳＪ構造としなくてもよい。即ち、ドリフト領域２０の底部分を単一の層によって形成してもよい。
【００６９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図１６に示すように、溝１００の底部において、ドリフト領域２０が、溝１００の深さ方向に沿ってｎ型ドリフト領域２１とｐ型ドリフト領域２２を交互に積層した構造を有する。溝１００の長手方向については、ｎ型ドリフト領域２１とｐ型ドリフト領域２２を交互に配置した構造の第１の実施形態とは異なり、ｎ型ドリフト領域２１とｐ型ドリフト領域２２のそれぞれは全面に連続的に配置されている。その他の構成については、図１に示した第１の実施形態と同様である。
【００７０】  図１６に示した半導体装置は、図１に示した半導体装置と同様に動作する。即ち、ゲート電極６０とソース電極７０間の電圧を所定の閾値電圧以上にすることにより、ゲート電極６０の側面のウェル領域３０のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となる。オフ動作では、ゲート電極６０とソース電極７０の間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
【００７１】  オフ状態では、溝１００の厚さ方向に沿って積層されたｎ型ドリフト領域２１とｐ型ドリフト領域２２との界面から空乏層が広がる。そして、ｎ型ドリフト領域２１とｐ型ドリフト領域２２がピンチオフ状態となることにより、ｎ型ドリフト領域２１とｐ型ドリフト領域２２の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
【００７２】  以下に、図面を参照して、第２の実施形態に係る半導体装置の製造方法の例を説明する。
【００７３】  第１の実施形態において図５を参照して説明した方法と同様に、基板１０に溝１００を形成する。基板１０には、ノンドープの炭化珪素絶縁半導体の基板などを使用する。
【００７４】  そして、フォトリソグラフィ技術などを用いてパターニングしたマスク材２１１をマスクにしたイオン注入により、図１７に示すようにドリフト領域２０の側面部分及びｎ型ドリフト領域２１を形成する。即ち、溝１００の第１の側面に対して斜め上方から不純物を打ち込むイオン注入によって、溝１００の第１の側面にドリフト領域２０の側面部分を形成する。そして、基板１０の主面に不純物を打ち込むイオン注入によって、溝１００の底部にｎ型ドリフト領域２１を形成する。
【００７５】  マスク材２１１を除去した後、新たに形成したマスク材２１２をマスクにしたイオン注入により、図１８に示すように、ウェル領域３０及びｐ型ドリフト領域２２を形成する。即ち、溝１００の第１の側面に対して斜め上方から不純物を打ち込むイオン注入によって、溝１００の第１の側面にドリフト領域２０の側面部分と積層させてウェル領域３０を形成する。そして、基板１０の主面に不純物を打ち込むイオン注入によって、溝１００の底部にｎ型ドリフト領域２１と積層させてｐ型ドリフト領域２２を形成する。
【００７６】  その後、第１の実施形態において図１０〜図１４を参照して説明した方法と同様にして、ソース領域４０、ドレイン領域５０、ゲート絶縁膜６５、ゲート電極６０、分離絶縁膜９０、ソース電極７０及びドレイン電極８０を形成する。これにより、図１６に示した半導体装置が完成する。
【００７７】  第２の実施形態に係る半導体装置によれば、上記の製造方法で説明したように、ドリフト領域２０の側面部分とｎ型ドリフト領域２１を形成するためのマスク材が１つでよい。また、ウェル領域３０とｐ型ドリフト領域２２を形成するためのマスク材が１つでよい。このため、製造コストを低減することができる。また、第１の実施形態と同様に、ソース電極７０の直下の領域がトランジスタ動作に寄与しない領域とはならず、チップ面積を抑制できる。そして、オン状態においてチャネル領域が溝１００の深さ方向に沿って形成されため、オン抵抗を低減することができる。更に、ソース領域４０を溝１００の深さ方向に延在させることによってソース領域４０とソース電極７０のコンタクト抵抗を抑制できる。
【００７８】  なお、ｎ型ドリフト領域２１を形成する工程とｐ型ドリフト領域２２を形成する工程を繰り返すことにより、ｎ型ドリフト領域２１とｐ型ドリフト領域２２を交互に積層してもよい。これにより、溝１００の深さ方向に沿って複数のｐｎ接合が一定の周期で配列されたＳＪ構造が構成される。この構成により、半導体装置の耐圧をより向上させることができる。他は、第１の実施形態と実質的に同様であるので、重複した説明を省略する。
【００７９】  （第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図１９に示すように、ソース電極７０とドレイン電極８０の間に溝１００の内部を埋め込んで配置された分離絶縁膜９０に、溝１００の第１の側面と並行に延在する分割溝９００が形成されている。分割溝９００によって、分離絶縁膜９０のソース電極７０とドレイン電極８０で挟まれた部分が分割されている。つまり、図１９に示した半導体装置は、分割溝９００によってソース電極７０とドレイン電極８０との間で分離絶縁膜９０が分離されている点が図１に示した半導体装置と異なる。その他の構成については、図１に示した第１の実施形態と同様である。
【００８０】  図１９に示した半導体装置では、分離絶縁膜９０に分割溝９００を形成してソース電極７０とドレイン電極８０との間に空間を設けることにより、ソース電極７０とドレイン電極８０との間の寄生容量（Ｃｄｓ）を低減することができる。このため、半導体装置のスイッチング動作において、出力容量（Ｃｏｓｓ）での電荷の充放電に伴うスイッチング損失を抑制することができる。
【００８１】  寄生容量（Ｃｄｓ）を低減するために、分割溝９００の深さは、少なくともソース電極７０とドレイン電極８０の対向する領域に、分割溝９００が形成されているように設定する。例えば、分割溝９００の底部がソース電極７０の下端よりも下方になるように、分割溝９００を形成する。
【００８２】  なお、ソース電極７０とドレイン電極８０との間で分離絶縁膜９０に少しでも空間が形成されていれば、寄生容量（Ｃｄｓ）を低減することができる。例えば、幅が数百ｎｍ〜１μｍ程度の分割溝９００を形成する。
【００８３】  分離絶縁膜９０に分割溝９００を形成するには、ドライエッチング法などを使用できる。例えば図２０に示すように、分離絶縁膜９０を形成した後、分離絶縁膜９０の上面に形成したレジスト膜３１１をフォトリソグラフィ技術によってパターニングし、分割溝９００を形成する領域のレジスト膜３１１を除去する。そして、レジスト膜３１１をマスクにしたドライエッチング法によって、分離絶縁膜９０を選択的にエッチングして分割溝９００を形成する。他は、第１の実施形態と実質的に同様であるので、重複した説明を省略する。
【００８４】  （第４の実施形態）
本発明の第４の実施形態に係る半導体装置は、図２１に示すように、１つの溝１００に第１〜第３の実施形態に係る半導体装置と同様の構成の２つの半導体装置が形成されている。
【００８５】  即ち、互いに対向する第１の側面と第２の側面の間で溝１００の中央部分の底部にドレイン領域５０が配置され、ドレイン領域５０の上面にドレイン電極８０が配置されている。そして、２つの半導体装置が、溝１００の第１の側面と第２の側面にそれぞれのソース領域４０を配置して、集積されている。
【００８６】  図２１に示した半導体装置は、ドレイン領域５０及びドレイン電極８０を共通とする２つの半導体装置を含むユニット構造１を構成している。ユニット構造１によれば、１つの溝１００について溝１００の短手方向に沿って２つの半導体装置を配置して、集積度を向上させることができる。
【００８７】  なお、図２１には１つのユニット構造１のみを示しているが、それぞれのユニット構造１のゲート電極６０を共通にして溝１００の短手方向に沿って複数のユニット構造１を連結してもよい。他は、第１〜第３の実施形態と実質的に同様であるので、重複した説明を省略する。
【００８８】  （その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８９】  例えば、上記では基板１０にＳｉＣ基板を使用する例を説明したが、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる基板１０を使用してもよい。バンドギャップの広い半導体材料には、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどがある。
【００９０】  また、ゲート電極６０にｎ型のポリシリコン膜を使用する例を説明したが、ｐ型のポリシリコン膜を使用してもよい。また、他の半導体材料をゲート電極６０に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、第２導電型のポリ炭化珪素、ＳｉＧｅ、Ａｌなどをゲート電極６０の材料に使用することができる。
【００９１】  なお、ゲート絶縁膜６５にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜６５に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層体をゲート絶縁膜６５に使用してもよい。ゲート絶縁膜６５にシリコン窒化膜を使用する場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。
【００９２】  また、第１半導体領域４０をソース領域、第２半導体領域５０をドレイン領域として説明したが、第１半導体領域４０をドレイン領域、第２半導体領域５０をソース領域として半導体装置を構成してもよい。
【００９３】  このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
【産業上の利用可能性】
【００９４】  本発明の半導体装置及び半導体装置の製造方法は、２つの主電極の間を流れる主電流を制御する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００９５】  １０…基板
２０…ドリフト領域
２１…ｎ型ドリフト領域
２２…ｐ型ドリフト領域
３０…ウェル領域
４０…第１半導体領域
５０…第２半導体領域
６０…ゲート電極
６５…ゲート絶縁膜
７０…第１の主電極
８０…第２の主電極
９０…分離絶縁膜
【図１】
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【図２】
0006950816.tif 000003
【図３】
0006950816.tif 000004
【図４】
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【図５】
0006950816.tif 000006
【図６】
0006950816.tif 000007
【図７】
0006950816.tif 000008
【図８】
0006950816.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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