(57)【特許請求の範囲】
【請求項１】
基材層が積層されて形成される積層体、当該積層体の内部に設けられた内部素子、前記積層体の外面に設けられた第１端子電極、第２端子電極及び基準電位電極を備え、
前記内部素子は第１コイル、第２コイル、第１キャパシタ及び第２キャパシタを含み、
前記第１コイル及び前記第２コイルは、前記基材層の積層方向に巻回軸を有し、コイル開口が互いに重なって磁界結合し、
前記第１キャパシタ及び前記第２キャパシタは、それぞれ前記積層体の前記第１コイル及び前記第２コイルの形成層範囲とは異なる層に配置され、
前記第１コイル及び前記第２コイルは差動接続され、
前記第１コイル及び前記第２コイルの直列回路に前記第２キャパシタが並列接続され、
前記第１キャパシタは、前記第１コイルと前記第２コイルとの接続位置と、前記基準電位電極との間に接続され、
前記第１コイルと前記第２コイルとの結合により生じる相互インダクタンスと、前記第１キャパシタとで第１減衰極が形成され、
前記直列回路と前記第２キャパシタとの並列接続回路によって第２減衰極が形成された、
フィルタ素子。
【請求項２】
前記第２減衰極は前記第１減衰極より高周波数側にある、
請求項１に記載のフィルタ素子。
【請求項３】
前記第２コイルは前記第１コイルに比べて、前記第１キャパシタ及び前記第２キャパシタより離れた位置に配置され、
前記第２コイルのインダクタンスは前記第１コイルのインダクタンスより大きい、
請求項１又は２に記載のフィルタ素子。
【請求項４】
基材層が積層されて形成される積層体、当該積層体の内部に設けられた内部素子、前記積層体の外面に設けられた第１端子電極、第２端子電極及び基準電位電極を備え、
前記内部素子は第１コイル、第２コイル、第１キャパシタ及び第２キャパシタを含み、
前記第１コイル及び前記第２コイルは、前記基材層の積層方向に巻回軸を有し、コイル開口が互いに重なって磁界結合し、
前記第１キャパシタ及び前記第２キャパシタは、それぞれ前記積層体の前記第１コイル及び前記第２コイルの形成層範囲とは異なる層に配置され、
前記第１コイル及び前記第２コイルは差動接続され、
前記第１コイル及び前記第２コイルの直列回路に前記第２キャパシタが並列接続され、
前記第１キャパシタは、前記第１コイルと前記第２コイルとの接続位置と、前記基準電位電極との間に接続され、
前記第２コイルは前記第１コイルに比べて、前記第１キャパシタ及び前記第２キャパシタより離れた位置に配置され、
前記第２コイルのインダクタンスは前記第１コイルのインダクタンスより大きい、
フィルタ素子。
【請求項５】
前記第１キャパシタのキャパシタンスは前記第２キャパシタのキャパシタンスより大きく、
前記第１キャパシタは前記第２キャパシタに比べて前記第１コイル及び前記第２コイルから離れた位置に配置される、
請求項１から４のいずれかに記載のフィルタ素子。
【請求項６】
前記第１端子電極と前記基準電位電極との間、又は前記第２端子電極と前記基準電位電極との間に接続され、前記第１端子電極又は前記第２端子電極に接続される回路とのインピーダンスを整合させる第３キャパシタを備える、
請求項１から５のいずれかに記載のフィルタ素子。
【請求項７】
前記第１端子電極と前記基準電位電極との間、又は前記第２端子電極と前記基準電位電極との間に接続され、前記第１端子電極又は前記第２端子電極に接続される回路とのインピーダンスを整合させる第３キャパシタを備え、
前記第３キャパシタは、前記第２端子電極と前記基準電位電極との間に接続され、前記第１減衰極及び前記第２減衰極より高い周波数域を減衰させる、
請求項１又は２に記載のフィルタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基材層の積層体内にコイル及びキャパシタを備えて構成されるフィルタ素子に関する。
【背景技術】
【０００２】
従来、基材層の積層体内にコイル導体及びキャパシタ電極を設けることによって、ＬＣフィルタ素子が構成されている。【０００３】
例えば特許文献１には、基材層が積層されてなる積層体にインダクタ及びキャパシタが形成されることによって構成されるフィルタ素子が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１３１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のフィルタ素子においては、コイル（トランス）とキャパシタとが積層方向に配置され、トランスの１次コイルと２次コイルとは逆結合していて、キャパシタの一端が１次コイルと２次コイルとの間の接点に接続されていて、他端がグランドに接続されている。この構成により、全体としてローパスフィルタとして作用する。また、１次コイルと２次コイルとの接続点からシャントにつながる経路に生じる相互インダクタンスＭとキャパシタとで減衰極が形成される。【０００６】
しかし、このような従来のフィルタ素子においては、相互インダクタンスＭとキャパシタとで形成される減衰極の減衰量が大きくとれず、不十分な場合があった。また、減衰帯域幅が不十分な場合があった。【０００７】
そこで、本発明の目的は、減衰帯域の減衰量が確保された、又は減衰帯域の帯域幅が確保されたフィルタ素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のフィルタ素子は、
基材層が積層されて形成される積層体、当該積層体の内部に設けられた内部素子、前記積層体の外面に設けられた第１端子電極、第２端子電極及び基準電位電極を備え、
前記内部素子は第１コイル、第２コイル、第１キャパシタ及び第２キャパシタを含み、
前記第１コイル及び前記第２コイルは、前記基材層の積層方向に巻回軸を有し、コイル開口が互いに重なって磁界結合し、
前記第１キャパシタ及び前記第２キャパシタは、前記積層体の前記第１コイル及び前記第２コイルの形成層範囲とは異なる層に、前記積層方向に配置され、
前記第１コイル及び前記第２コイルは差動接続され、
前記第１コイル及び前記第２コイルの直列回路に前記第２キャパシタが並列接続され、
前記第１キャパシタは前記第１コイルと前記第２コイルとの接続位置と、前記基準電位電極との間に接続される。
【発明の効果】
【０００９】
本発明によれば、第１コイルと前記第２コイルとの結合により生じる相互インダクタンスと、第１キャパシタとで第１減衰極が形成されるだけでなく、第１コイルと第２コイルの直列回路と第２キャパシタとの並列接続回路によって第２減衰極が形成されるので、減衰量の大きな、又は減衰帯域の広い、減衰特性を有するフィルタ素子が得られる。
【図面の簡単な説明】
【００１０】
【図１】図１は第１の実施形態に係るフィルタ素子１０１の斜視図である。
【図２】図２はフィルタ素子１０１の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。
【図３】図３はフィルタ素子１０１のＸ−Ｚ面に平行な所定面での断面図である。
【図４】図４（Ａ）はフィルタ素子１０１の回路図である。図４（Ｂ）はフィルタ素子１０１の等価回路図である。
【図５】図５は、フィルタ素子１０１の周波数特性を示す図である。
【図６】図６は第２の実施形態に係るフィルタ素子の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。
【図７】図７（Ａ）は、第２の実施形態に係るフィルタ素子１０２の回路図である。図７（Ｂ）はフィルタ素子１０２の等価回路図である。
【図８】図８は、フィルタ素子１０２の周波数特性を示す図である。
【図９】図９は、一部の構成が異なるフィルタ素子１０２の周波数特性を示す図である。
【図１０】図１０は、第３キャパシタＣ３の接続位置が図７（Ａ）とは異なるフィルタ素子の回路図である。
【図１１】図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）は、第３の実施形態に係る各フィルタ素子の周波数特性を示す図である。
【発明を実施するための形態】
【００１１】
《第１の実施形態》
図１は第１の実施形態に係るフィルタ素子１０１の斜視図である。このフィルタ素子１０１は、基材層が積層されて形成される直方体形状の積層体１、この積層体１の内部に設けられた内部素子、積層体１の外面に設けられた第１端子電極Ｅ１１、第２端子電極Ｅ１２、第３端子電極Ｅ１３及び第４端子電極Ｅ１４を備える。第３端子電極Ｅ１３は本発明に係る「基準電位電極」に相当する。上記内部素子は第１端子電極Ｅ１１と第２端子電極Ｅ１２との間に接続されるコイル及びキャパシタを含む。フィルタ素子１０１はその実装面Ｂが回路基板等に実装される。図１においては、積層体１の各辺に平行な軸をＸ，Ｙ，Ｚ軸として座標軸を表している。
【００１２】
図２はフィルタ素子１０１の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。図３はフィルタ素子１０１のＸ−Ｚ面に平行な所定面での断面図である。
【００１３】
基材層Ｓ１は最上層の基材層であり、基材層Ｓ１３は最下層の基材層である。基材層Ｓ２〜Ｓ１２は、最上層の基材層Ｓ１と最下層の基材層Ｓ１３との間にある基材層である。基材層Ｓ１３には、第１端子電極Ｅ１１、第２端子電極Ｅ１２、第３端子電極Ｅ１３及び第４端子電極Ｅ１４が形成されている。基材層Ｓ２〜Ｓ１２には側部端子電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が形成されている。各基材層に形成されている側部端子電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は同一符号の端子電極同士で導通する。また、側部端子電極Ｅ２１は基材層Ｓ１３に形成されている第１端子電極Ｅ１１に導通し、側部端子電極Ｅ２２は基材層Ｓ１３に形成されている第２端子電極Ｅ１２に導通し、側部端子電極Ｅ２３は基材層Ｓ１３に形成されている第３端子電極Ｅ１３に導通し、側部端子電極Ｅ２４は基材層Ｓ１３に形成されている第４端子電極Ｅ１４に導通する。
【００１４】
基材層Ｓ２，Ｓ３，Ｓ４には第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３がそれぞれ形成されている。また、基材層Ｓ６，Ｓ７，Ｓ８には第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３がそれぞれ形成されている。図２において破線はビア導体による接続関係を示している。
【００１５】
第２コイル導体Ｌ２１の第１端は側部端子電極Ｅ２２に接続されている。基材層Ｓ２には、第２コイル導体Ｌ２１の第２端と第２コイル導体Ｌ２２の第１端とを接続するビア導体が形成されている。また、基材層Ｓ３には、第２コイル導体Ｌ２２の第２端と第２コイル導体Ｌ２３の第１端とを接続するビア導体が形成されている。第２コイル導体Ｌ２３の第２端は側部端子電極Ｅ２４に接続されている。上記第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３及びビア導体によって第２コイルＬ２が構成される。
【００１６】
第１コイル導体Ｌ１１の第１端は側部端子電極Ｅ２４に接続されている。基材層Ｓ６には、第１コイル導体Ｌ１１の第２端と第２コイル導体Ｌ２２の第１端とを接続するビア導体が形成されている。また、基材層Ｓ７には、第１コイル導体Ｌ１２の第２端と第１コイル導体Ｌ１３の第１端とを接続するビア導体が形成されている。第１コイル導体Ｌ１３の第２端は側部端子電極Ｅ２１に接続されている。上記第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３及びビア導体によって第１コイルＬ１が構成される。
【００１７】
Ｚ軸に平行方向に視て、上記第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３のコイル開口と上記第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３のコイル開口とは重なるので（巻回軸が揃っているので）、第１コイルＬ１と第２コイルＬ２とは磁界結合する。
【００１８】
基材層Ｓ９，Ｓ１０には、キャパシタ電極Ｃ２１，Ｃ２２がそれぞれ形成されている。このキャパシタ電極Ｃ２１，Ｃ２２によってキャパシタＣ２が構成される。
【００１９】
基材層Ｓ９には、グランド電極Ｇ２が形成されていて、基材層Ｓ１０にはキャパシタ電極Ｃ１２が形成されていて、基材層Ｓ１１には、グランド電極Ｇ１が形成されていて、基材層Ｓ１２にはキャパシタ電極Ｃ１１が形成されている。このグランド電極Ｇ１，Ｇ２とキャパシタ電極Ｃ１１，Ｃ１２とによってキャパシタＣ１が構成される。
【００２０】
第２コイルＬ２は第１コイルＬ１に比べて、第１キャパシタＣ１及び第２キャパシタＣ２より、積層方向（Ｚ軸方向）に離れた位置に配置されている。そして、第２コイルＬ２のインダクタンスは第１コイルＬ１のインダクタンスより大きい。この例では、第１コイルＬ１のコイル巻回数は第２コイルＬ２のコイル巻回数より少し多いが、第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３の方が第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３より各キャパシタ電極から離れているので、上述のとおり、第２コイルＬ２のインダクタンスは第１コイルＬ１のインダクタンスより大きい。
【００２１】
ここで、図３に示すように、第１コイルＬ１により生じる磁界の強さをＨ１、第２コイルＬ２により生じる磁界の強さをＨ２で表す。また、第２コイルＬ２により生じる第２コイルＬ２の中央高さにおける中心部の磁界の強さを＋３、第１コイルＬ１により生じる第１コイルＬ１の中央高さにおける中心部の磁界の強さを−２、キャパシタ電極Ｃ２１，Ｃ２２，Ｃ１２の高さ付近における磁界の強さを＋１、として、それら磁界の大きさを概略的に表す。図３に示すように、上記磁界の強さＨ１とＨ２との合成強さは、第２コイルＬ２の中央高さにおける中心部で＋２、第１コイルＬ１の中央高さにおける中心部で０、キャパシタ電極Ｃ２１，Ｃ２２，Ｃ１２付近で０である。
【００２２】
このように、第１コイルＬ１による生じる磁束の向きと、第２コイルＬ２による生じる磁束の向きとは逆であり、かつ、キャパシタ電極に近い側の第１コイルＬ１に比べて、遠い側の第２コイルＬ２が発生する磁界が強いと、キャパシタ電極Ｃ２１，Ｃ２２，Ｃ１２付近での磁界は抑制される。その結果、キャパシタ電極Ｃ２１，Ｃ２２，Ｃ１２等に生じる渦電流が抑制され、第１コイルＬ１及び第２コイルＬ２のインダクタンスの低下が抑制される。
【００２３】
本実施形態では、第１キャパシタＣ１のキャパシタンスは第２キャパシタＣ２のキャパシタンスより大きい。つまり、グランド電極Ｇ１，Ｇ２及びキャパシタ電極Ｃ１１，Ｃ１２の面積は、キャパシタ電極Ｃ２１，Ｃ２２の面積より大きい。そして、第１キャパシタＣ１は第２キャパシタＣ２に比べて第１コイルＬ１及び第２コイルＬ２から離れた位置に配置されている。そのため、第１コイルＬ１及び第２コイルＬ２による磁束を遮る、キャパシタ電極やグランド電極等の平面導体の実効的な面積は小さく、上記渦電流は効果的に抑制される。
【００２４】
積層体１の各基材層Ｓ１〜Ｓ１３は、感光性絶縁ペースト及び感光性導電ペーストのスクリーン印刷、露光及び現像によって形成され、これら基材層の積層形成によって積層体１は形成される。
【００２５】
具体的には、感光性絶縁ペースト層をスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像する。これにより外部電極用の開口やビアホール等を有する絶縁基材パターンを形成する。また、感光性導電ペーストをスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像することによって導体パターンを形成する。この絶縁基材パターン及び導体パターンの積層によって、マザー積層体を得る。その後、このマザー積層体を個片に分断することによって多数の積層体１を得る。各外部電極の表面には、はんだ付け性向上、導電率向上、耐環境性向上を目的として、例えばNi / Auめっきを施す。
【００２６】
上記積層体１の形成方法はこれに限らない。例えば、導体パターン形状に開口したスクリーン版による導体ペーストを印刷し積層する工法でもよい。また、絶縁基材に導体箔を貼付し、導体箔のパターンニングによって各基材層の導体パターンを形成してもよい。外部電極の形成方法についてもこれに限らず、例えば、積層した素体に対する導体ペーストのディッピングやスパッタリング法によって、積層体１の底面及び側面に外部電極を形成してもよく、さらに、その表面にめっき加工を施してもよい。
【００２７】
図４（Ａ）はフィルタ素子１０１の回路図である。図４（Ｂ）はフィルタ素子１０１の等価回路図である。図４（Ａ）において、シリーズ接続された第１コイルＬ１及び第２コイルＬ２と、シャント接続されたキャパシタＣ１とによってＴ型フィルタが構成されている。また、第１コイルＬ１及び第２コイルＬ２の直列回路に第２キャパシタＣ２が並列接続されて、本発明に係る「並列接続回路」が構成されている。
【００２８】
第１コイルＬ１は、図２に示した第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３によって構成され、第２コイルＬ２は第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３によって構成される。第１キャパシタＣ１はグランド電極Ｇ１，Ｇ２とキャパシタ電極Ｃ１１，Ｃ１２とによって構成され、第２キャパシタＣ２は上記キャパシタ電極Ｃ２１，Ｃ２２によって構成される。
【００２９】
図４（Ａ）、図４（Ｂ）において、第１端子Ｔ１は上記第１端子電極Ｅ１１に相当し、第２端子Ｔ２は上記第２端子電極Ｅ１２に相当する。また、基準電位端子ＴＧは上記第４端子電極Ｅ１４に相当する。この回路は、基準電位端子ＴＧが基準電位（グランド電位）に接続され、第１端子Ｔ１及び第２端子Ｔ２に不平衡信号を入出力するフィルタ回路として作用する。第１端子Ｔ１、第２端子Ｔ２には、それぞれインピーダンスが例えば５０Ωの回路が接続される。
【００３０】
図４（Ａ）に示す第１コイルＬ１と第２コイルＬ２とは、上記基材層の積層方向に巻回軸を有し、コイル開口が互いに重なって磁界結合し、第１コイルＬ１及び第２コイルＬ２は互いの巻回方向が逆関係で直列接続されている。つまり、第１コイルＬ１と第２コイルＬ２とは差動接続されている。ここで、第１コイルＬ１のインダクタンスをＬ１、第２コイルＬ２のインダクタンスをＬ２、第１コイルＬ１と第２コイルＬ２との結合による相互インダクタンスをＭで表すと、図４（Ｂ）に示すとおり、２つのシリーズ接続素子のインダクタンスは（Ｌ１−Ｍ），（Ｌ２−Ｍ）、シャント接続素子のインダクタンスはＭで表すことができる。このシャント接続された、インダクタンスＭと第１キャパシタＣ１とで構成されるＬＣ直列回路によって第１減衰極が形成される。
【００３１】
図４（Ｂ）において、互いに磁界結合する第１コイルＬ１と第２コイルＬ２との直列回路のインダクタンスは（Ｌ１−Ｍ）＋（Ｌ２−Ｍ）＝Ｌ１＋Ｌ２−２Ｍである。この直列回路と第２キャパシタＣ２とでＬＣ並列回路が構成され、このＬＣ並列回路によって第２減衰極が形成される。
【００３２】
図５は、本実施形態のフィルタ素子１０１の周波数特性を示す図である。図５は反射係数Ｓ１１及び透過係数Ｓ２１の周波数特性を示す図である。ここで、図４（Ａ）に示した各素子の値は次のとおりである。
【００３３】
Ｌ１：９．３ｎＨ
Ｌ２：１１．６ｎＨ
Ｃ１：１．６ｐＦ
Ｃ２：０．２ｐＦ
ｋ：０．６  （第１コイルＬ１と第２コイルＬ２との結合係数）
図５において、減衰極Ｐ１はインダクタンスＭと第１キャパシタＣ１とで構成されるＬＣ直列回路による上記第１減衰極であり、減衰極Ｐ２は、第１コイルＬ１及び第２コイルＬ２の直列回路と第２キャパシタＣ２との並列接続回路による上記第２減衰極である。
【００３４】
図５に示す例では、９００ＭＨｚにおける挿入損失は０．４０８ｄＢであり、遮断周波数が１．３ＧＨｚであり、１．５ＧＨｚ〜５ＧＨｚの広帯域に亘って−１０ｄＢ以下の減衰特性が得られている。
【００３５】
本実施形態によれば、第１コイルＬ１と第２コイルＬ２との結合により生じる相互インダクタンスと、第１キャパシタＣ１とで第１減衰極Ｐ１が形成されるだけでなく、第１コイルＬ１と第２コイルＬ２の直列回路と第２キャパシタＣ２との並列接続回路による第２減衰極Ｐ２が第１減衰極Ｐ１より高周波数側に形成されるので、減衰帯域の広い減衰特性を有するフィルタ素子が得られる。また、第１減衰極Ｐ１は急峻であるので、通過域と遮断域との境界を急峻にできる。一方、上記並列接続回路による第２減衰極Ｐ２は比較的緩いので、減衰域を広帯域に亘って減衰させることができる。
【００３６】
《第２の実施形態》
第２の実施形態では、第３のキャパシタを備えるフィルタ素子の例について示す。
【００３７】
図６は第２の実施形態に係るフィルタ素子の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。第１の実施形態において図２に示した例とは、基材層Ｓ９，Ｓ１０に形成される導体パターンが異なる。第２の実施形態では、基材層Ｓ９に形成されるキャパシタ電極Ｃ２１は側部端子電極Ｅ２１に導通している。また、基材層Ｓ１０に形成されるキャパシタ電極Ｃ２２は側部端子電極Ｅ２２に導通している。
【００３８】
図６において、グランド電極Ｇ１，Ｇ２とキャパシタ電極Ｃ１１，Ｃ１２とによってキャパシタＣ１が構成される。また、キャパシタ電極Ｃ２１，Ｃ２２によってキャパシタＣ２が構成される。さらに、キャパシタ電極Ｃ２２とグランド電極Ｇ１とによってキャパシタＣ３が構成される。その他は第１の実施形態で示したとおりである。
【００３９】
図７（Ａ）は、第２の実施形態に係るフィルタ素子１０２の回路図である。図７（Ｂ）はフィルタ素子１０２の等価回路図である。図７（Ａ）において、シリーズ接続された第１コイルＬ１及び第２コイルＬ２と、シャント接続されたキャパシタＣ１とによってＴ型フィルタが構成されている。また、第１コイルＬ１及び第２コイルＬ２の直列回路に第２キャパシタＣ２が並列接続されて、本発明に係る「並列接続回路」が構成されている。さらに、フィルタ素子１０２は、第２端子Ｔ２と基準電位端子ＴＧとの間に接続された第３キャパシタＣ３を備えている。
【００４０】
第１の実施形態で示したフィルタ素子１０１と同様に、インダクタンスＭと第１キャパシタＣ１とで構成されるＬＣ直列回路によって第１減衰極が形成され、第１コイルＬ１と第２コイルＬ２との直列回路と第２キャパシタＣ２とのＬＣ並列回路によって第２減衰極が形成される。
【００４１】
第３キャパシタＣ３は第１減衰極及び第２減衰極より高い周波数域を減衰させる。また、この第３キャパシタＣ３は、第２端子Ｔ２に接続される回路のインピーダンスとフィルタ素子１０２のインピーダンスとを整合させるための整合回路を兼ねている。
【００４２】
図８は、本実施形態のフィルタ素子１０２の周波数特性を示す図である。図８は反射係数Ｓ１１及び透過係数Ｓ２１の周波数特性を示す図である。ここで、図７（Ａ）に示した各素子の値は次のとおりである。
【００４３】
Ｌ１：９．３ｎＨ
Ｌ２：１１．６ｎＨ
Ｃ１：１．６ｐＦ
Ｃ２：０．２ｐＦ
Ｃ３：０．５ｐＦ
ｋ：０．６
図８において、減衰極Ｐ１はインダクタンスＭと第１キャパシタＣ１とで構成されるＬＣ直列回路による第１減衰極であり、減衰極Ｐ２は、第１コイルＬ１及び第２コイルＬ２の直列回路と第２キャパシタＣ２との並列接続回路による第２減衰極である。
【００４４】
図９は、第３キャパシタＣ３のキャパシタンスを上記の例から変更したときのフィルタ素子１０２の周波数特性を示す図である。図９に示す特性は、第３キャパシタＣ３のキャパシタンスを２ｐＦとしたときの例である。
【００４５】
図８と図５とを対比すれば明らかなように、３．５ＧＨｚ以上の周波数帯で減衰量が増大している。これは第３キャパシタＣ３の作用効果である。つまり、第１コイルＬ１及び第２コイルＬ２と第３キャパシタＣ３とによるＬＣ回路で、３．５ＧＨｚ以上の周波数帯が減衰されている。
【００４６】
図９は、第３キャパシタＣ３のキャパシタを大きくして、第１コイルＬ１及び第２コイルＬ２と第３キャパシタＣ３とによるＬＣ回路の遮断周波数を低くすることにより、１．５ＧＨｚ以上の減衰量をさらに大きくした例である。ただし、第３キャパシタＣ３のキャパシタンスを大きくしすぎると、このフィルタ素子１０２に接続される回路とのインピーダンス整合がとれなくなって、挿入損失が増大してしまう。図８に示す例では、９００ＭＨｚにおける挿入損失は０．３６５ｄＢであり、図９に示す例では、９００ＭＨｚにおける挿入損失は０．５１６ｄＢである。
【００４７】
したがって、挿入損失と減衰量との兼ね合いにより、第３キャパシタＣ３のキャパシタンスを定めることが好ましい。
【００４８】
図１０は、第３キャパシタＣ３の接続位置が図７（Ａ）とは異なるフィルタ素子の回路図である。図１０の例では、第１端子Ｔ１と基準電位端子ＴＧとの間に第３キャパシタＣ３が接続されている。この第３キャパシタＣ３は、第１端子Ｔ１に接続される回路のインピーダンスと、このフィルタ素子のインピーダンスとを整合させるための整合回路として作用する。
【００４９】
《第３の実施形態》
第３の実施形態では、第１減衰極Ｐ１と第２減衰極Ｐ２とを近接させることによって、第１減衰極Ｐ１近傍の減衰量を大きくしたフィルタ素子の例を示す。
【００５０】
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１１（Ｄ）は、第２の実施形態で図７（Ａ）に示したフィルタ素子１０２における第２キャパシタＣ２の値を変えたときのフィルタ素子の透過係数の周波数特性を示している。図１１（Ａ）は第２キャパシタＣ２が無い状態での比較例としての特性であり、図１１（Ｂ）は第２キャパシタＣ２が０．１ｐＦであるときの特性であり、図１１（Ｃ）は第２キャパシタＣ２が０．２ｐＦであるときの特性であり、図１１（Ｄ）は第２キャパシタＣ２が０．３ｐＦであるときの特性である。図１１（Ｃ）の例は図８に示した例と同じである。
【００５１】
このように、第１コイルＬ１及び第２コイルＬ２の直列回路と第２キャパシタＣ２との並列接続回路による第２減衰極Ｐ２は、第２キャパシタＣ２のキャパシタンスによって定まる。そして、この第２減衰極Ｐ２を第１減衰極Ｐ１に近づけることによって、第１減衰極Ｐ１の高周波側の帯域の減衰量を大きくすることができる。
【００５２】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００５３】
Ｂ…実装面
Ｃ１…第１キャパシタ
Ｃ１１，Ｃ１２…キャパシタ電極
Ｃ２…第２キャパシタ
Ｃ２１，Ｃ２２…キャパシタ電極
Ｃ３…第３キャパシタ
Ｅ１１…第１端子電極
Ｅ１２…第２端子電極
Ｅ１３…第３端子電極（基準電位電極）
Ｅ１４…第４端子電極
Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４…側部端子電極
Ｇ１，Ｇ２…グランド電極
Ｌ１…第１コイル
Ｌ１１，Ｌ１２，Ｌ１３…第１コイル導体
Ｌ２…第２コイル
Ｌ２１，Ｌ２２，Ｌ２３…第２コイル導体
Ｍ…相互インダクタンス
Ｐ１…第１減衰極
Ｐ２…第２減衰極
Ｓ１〜Ｓ１３…基材層
Ｔ１…第１端子
Ｔ２…第２端子
ＴＧ…基準電位端子
１…積層体
１０１，１０２…フィルタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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